(57)【要約】  ＥＭＩノイズの低減が実現可能な半導体装置を提供する。そこで、例えば、コア回路部ＣＲＢＫを形成するための第１領域と、第１領域内の第１電源電圧配線（ＬＮＶＤ１）と、第１電源電圧生成回路（ＶＲＥＧ）と、第１領域外の第１電源パッド（ＰＤｖｃｌ）と、ＬＮＶＤ１とＰＤｖｃｌとを接続する第２電源電圧配線ＬＮＶＤ２と、オンチップコンデンサＣＣとを備える。ＰＤｖｃｌには外付けコンデンサが接続される。ＣＣは、ＬＮＶＤ２の一部の区間よりなる上部電極ＵＰＮと、基準電源電圧ＶＳＳが供給される下部電極ＬＷＮとを持つ。ＬＮＶＤ１上の第１電源電圧（ＶＤＤ）は、ＵＰＮを経由してＰＤｖｃｌに印加される。
2015083289.tif 000002
【特許請求の範囲】
【請求項１】
一つの半導体基板で構成される半導体装置であって、
所定の処理を実行するコア回路部を形成するための第１領域と、
前記第１領域内に配置され、前記コア回路部に第１電源電圧を供給するための第１電源電圧配線と、
外部からの電源電圧を用いて前記第１電源電圧を生成する第１電源電圧生成回路と、
前記第１領域外に配置され、外付けのコンデンサを接続するための第１電源パッドと、
前記第１電源パッドと前記第１電源電圧配線とを接続する第２電源電圧配線と、
前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持つオンチップコンデンサと、を有し、
前記第１電源電圧配線上の前記第１電源電圧は、前記第１電極を経由して前記第１電源パッドに印加される、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電源電圧配線は、前記第１領域と前記第１電源パッドとの間を結ぶ最短経路の近辺に配置される、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電源電圧配線上の前記第１電源電圧は、前記第１電極を必ず経由して前記第１電源パッドに印加される、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
さらに、前記半導体基板を封止するパーケージを備え、
前記パーケージは、前記第１電源パッドに接続される第１電源端子を有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１電極と前記第１電源パッドとの間に位置する前記第２電源電圧配線のノードには、さらに、静電破壊防止用の保護回路が接続される、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記オンチップコンデンサは、前記半導体基板上の複数層のメタル配線層と、同一のメタル配線層内で各メタル配線間を分離するメタル配線間絶縁膜と、異なるメタル配線層間を分離する層間絶縁膜とを用いて形成される、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記オンチップコンデンサは、
前記半導体基板内に形成され、前記第２電極となるウエルと、
前記ウエル上に形成される絶縁膜と、
前記絶縁膜上に形成され、前記第１電極となるゲート配線と、を備える半導体装置。
【請求項８】
一つの半導体基板で構成される半導体装置であって、
所定の処理を実行するコア回路部を形成するための第１領域と、
前記第１領域内に配置され、前記コア回路部に第１電源電圧を供給するための第１電源電圧配線と、
外部からの電源電圧を用いて前記第１電源電圧を生成する第１電源電圧生成回路と、
前記第１領域外に配置され、外付けのコンデンサを接続するための第１電源パッドと、
前記第１電源パッドと前記第１電源電圧配線とを接続する第２電源電圧配線と、
前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持つオンチップコンデンサと、を有し、
前記第１および第２電極は、前記半導体基板上の複数層のメタル配線層で形成され、
前記第１電極は、前記第２電源電圧配線の一部の区間の両端となる第１および第２ノードの間で、並んで第１方向に延伸する複数の第１メタル配線を有し、
前記第２電極は、並んで前記第１方向に延伸し、前記複数の第１メタル配線に対して絶縁膜を挟んで所定の間隔で配置される複数の第２メタル配線を有する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記複数の第１および第２メタル配線を前記第１方向と直交する第２方向の断面で見た場合に、前記第１メタル配線と前記第２メタル配線は、前記複数層のメタル配線層の同じ層内で絶縁膜を挟んで交互に配置され、前記複数層のメタル配線層の層方向で絶縁膜を挟んで交互に配置される、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記オンチップコンデンサは、前記第１領域と前記第１電源パッドとの間を結ぶ最短経路の近辺に配置される、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１電源電圧配線上の前記第１電源電圧は、前記第１電極を必ず経由して前記第１電源パッドに印加される、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１電源電圧配線は、
前記第１領域の外周部に沿って配置されるメイン電源電圧配線と、
前記メイン電源電圧配線から分岐して網目状に配置されるサブ電源電圧配線と、を備え、
前記第１電極の一端は、前記メイン電源電圧配線に接続され、
前記第１電極の他端は、前記第１電源パッドに接続される、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
さらに、前記半導体基板を封止するパーケージを備え、
前記パーケージは、前記第１電源パッドに接続される第１電源端子を有する、半導体装置。
【請求項１４】
一つの半導体基板で構成される半導体装置であって、
所定の処理を実行するコア回路部を形成するための第１領域と、
前記第１領域内に配置され、前記コア回路部に第１電源電圧を供給するための第１電源電圧配線と、
外部からの電源電圧を用いて前記第１電源電圧を生成する第１電源電圧生成回路と、
前記第１領域外に配置され、外付けのコンデンサを接続するための第１電源パッドと、
前記第１電源パッドと前記第１電源電圧配線とを接続する第２電源電圧配線と、
前記第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持つオンチップコンデンサと、を有し、
前記オンチップコンデンサは、
前記半導体基板内に形成される第１導電型のウエルと、
前記ウエル内に形成され、前記ウエルよりも高い不純物濃度を持つ前記第１導電型の第１半導体領域と、
前記ウエル上に形成される絶縁膜と、
前記絶縁膜上に形成されるゲート配線と、
前記ゲート配線の両端部の上にそれぞれ形成される第１および第２コンタクト層と、を備え、
前記ゲート配線は、前記第１電極を構成し、
前記ウエルは、前記第１半導体領域に前記基準電源電圧が供給されることで前記第２電極を構成する、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１電源電圧配線は、
前記第１領域の外周部に沿って配置されるメイン電源電圧配線と、
前記メイン電源電圧配線から分岐して網目状に配置されるサブ電源電圧配線と、を備え、
前記第１コンタクト層は、前記メイン電源電圧配線に接続され、
前記第２コンタクト層は、前記第１電源パッドに接続される、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１電源電圧配線上の前記第１電源電圧は、前記第１電極を必ず経由して前記第１電源パッドに印加される、半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１導電型は、ｎ型である、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記ゲート配線は、メタルゲートで形成される、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
さらに、前記半導体基板を封止するパーケージを備え、
前記パーケージは、前記第１電源パッドに接続される第１電源端子を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、マイクロコンピュータ等の半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、各単位セルの周辺に電源電位配線と接地電位配線とを配置し、電源電位配線と接地電位配線とその間の絶縁膜とで構成されるデカップリングキャパシタによって電源ノイズを低減する技術が記載されている。特許文献２には、電源端子パッドに接続される外周電源配線と、内部回路と外周電源配線との間に設けられる内部回路用の電源配線（電源電位用、接地電位用）とを備え、外周電源配線と内部回路用の電源配線が１箇所のみで接続される構成が示されている。この内部回路用の電源配線（電源電位用）と電源配線（接地電位用）は、近接して配置されることでＲＣフィルタを構成し、内部回路が発生したＥＭＩノイズを減衰する。【０００３】
特許文献３には、外部からの電源電圧および接地電圧が印加される内部回路用電源端子および共通グランド端子と、内部回路用電源端子からの配線上に挿入される保護回路と、内部回路用電源端子からの配線と共通グランド端子からの配線との間に接続されるバイパスコンデンサとを備えた構成が示されている。バイパスコンデンサは、ＭＯＳトランジスタのゲート容量、または配線間の容量で構成可能であることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３００７６５号公報
【特許文献２】特開２００９−２８３７９２号公報
【特許文献３】特開２０１１−２１６５９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、マイクロコンピュータ等を代表とする半導体装置では、プロセスの微細化に伴い高速化および内部電源電圧の低電圧化が進んでおり、電源ノイズの対策やＥＭＣ（Electro Magnetic Compatibility）ノイズの対策がより重要性を増してきている。内部電源電圧の低電圧化に容易に対応するためには、半導体装置内に所定の内部電源電圧を生成するための電源レギュレータ回路を設けることが有益となる。このような電源レギュレータ回路を内蔵した半導体装置では、例えば、内部回路（以下、コア回路とも呼ぶ）内のある回路でラッシュ電流が生じた場合、内部電源電圧に電源ノイズが生じ、コア回路内の別の回路等で誤動作が生じる恐れがある。【０００６】
内部電源電圧の安定化を図るためには、内部電源電圧を半導体装置の外部に引き出し、その引き出した先に外部のバイパスコンデンサを接続するような方式を用いることが考えられる。しかしながら、本発明者等の検討によって、このような方式を用いた場合、この引き出した先の電源端子でのＥＭＣノイズ（具体的にはＥＭＩノイズ（エミッションノイズ））の発生が問題となり得ることが見い出された。具体的に説明すると、外部のバイパスコンデンサを効率的に作用させるためには、コア回路と電源端子との間の電源経路上のインピーダンスをより低減する方が望ましい。その反面、このインピーダンスを低減するほど、コア回路で生じた電源ノイズが電源端子に伝達され易くなり、電源端子でのエミッションノイズが増大する恐れがある。【０００７】
こうした中、特許文献１〜特許文献３の技術が知られている。これらの技術は、いずれも、前述したような内部電源電圧を電源端子に引き出すような方式を用いたものではなく、電源端子が電源電圧の供給元の端子となっている。このため、前提が異なっているが、仮に当該方式に対して特許文献１〜特許文献３と同様な技術を応用した場合であっても以下のような問題が生じる恐れがある。【０００８】
例えば、特許文献１には、半導体装置のコア回路内に存在する電源電位配線と接地電位配線によって、電源ノイズを低減する技術が示されている。しかしながら、このようなコア回路内での配線間容量のみでは、コア回路内で生じる電源ノイズを十分に低減できない場合がある。その対策として、前述したように、コア回路内の内部電源電圧を電源端子に引き出すような方式を用いることが考えられるが、この場合、結局、電源端子でのエミッションノイズの問題が生じてしまう。【０００９】
また、特許文献２には、外部電源が供給される電源端子とコア回路とを接続する電源配線の全ての区間をＲＣフィルタとして作用させる技術が示されている。当該技術を用いた場合、ＲＣフィルタの特性を十分に確保するためには、電源端子とコア回路との間に長い電源配線が必要となる。そうすると、コア回路から電源端子に向けたＥＭＩノイズ（エミッションノイズ）は低減できるが、その反面、コア回路内で生じた電源ノイズをどのように低減するかが問題となる。仮に、電源端子に対して外部のバイパスコンデンサを接続した場合、当該バイパスコンデンサは、電源端子とコア回路との間の長い電源配線により、効率的に作用し難い。【００１０】
特許文献３には、外部電源が供給される電源端子とコア回路との間の電源経路上にオンチップのバイパスコンデンサを接続した構成が示されている。ただし、バイパスコンデンサを、一般的なＭＯＳトランジスタのゲート容量や配線間の容量で構成した場合、バイパスコンデンサとしての作用が十分に得られず、コア回路内で生じる電源ノイズを十分に低減できない場合がある。その結果、結局、電源端子でのＥＭＩノイズ（エミッションノイズ）の問題が生じてしまう。【００１１】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態による半導体装置は、一つの半導体基板で構成される。当該半導体装置は、所定の処理を実行するコア回路部を形成するための第１領域と、第１領域内に配置される第１電源電圧配線と、第１電源電圧生成回路と、第１領域外に配置される第１電源パッドと、第１電源電圧配線と第１電源パッドとを接続する第２電源電圧配線と、オンチップコンデンサとを有する。第１電源電圧配線は、コア回路部に第１電源電圧を供給する。第１電源電圧生成回路は、外部からの電源電圧を用いて第１電源電圧を生成する。第１電源パッドは、外付けのコンデンサを接続するためのパッドである。オンチップコンデンサは、第２電源電圧配線の一部の区間よりなる第１電極と、基準電源電圧が供給される第２電極とを持つ。そして、第１電源電圧配線上の第１電源電圧は、第１電極を経由して第１電源パッドに印加される。
【発明の効果】
【００１３】
前記一実施の形態によれば、ＥＭＩノイズ（エミッションノイズ）の低減が実現可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体装置において、その全体の概略構成例を示す平面図である。
【図２】図１の半導体装置を搭載した配線基板の概略構成例を示す平面図である。
【図３】図１の半導体装置において、その主要部の概略構成例を示す模式図である。
【図４】図３の半導体装置において、その効果の一例を説明する図である。
【図５】（ａ）は、図３におけるオンチップコンデンサを模式的に表す回路記号であり、（ｂ）は、（ａ）の比較例となる回路記号である。
【図６】図１の半導体装置において、その電源レギュレータ回路およびその周辺を含めた等価回路の一例を示す回路図である。
【図７】図１の半導体装置において、その電源レギュレータ回路周りの実際の構成例を示す回路ブロック図である。
【図８】図３の半導体装置において、その半導体チップ内でのオンチップコンデンサの概略的な配置構成例を示す平面図である。
【図９】図３の半導体装置において、そのオンチップコンデンサの各種構造例を示す概略図である。
【図１０】（ａ）は、本発明の実施の形態２による半導体装置において、そのオンチップコンデンサの模式的なレイアウト構成例を示す平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’間の構造例を示す断面図である。
【図１１】図８のオンチップコンデンサ周りの詳細なレイアウト構成例を示す平面図であり、図１０（ａ）および図１０（ｂ）のオンチップコンデンサをその周辺を含めてより詳細に示す図である。
【図１２】図１１における静電破壊防止用の保護回路の詳細な構成例を示す回路図である。
【図１３】図１０（ａ）および図１０（ｂ）のオンチップコンデンサにおける一部の構造例を模式的に示す立体図である。
【図１４】図１１のオンチップコンデンサにおけるＢ−Ｂ’間の構造例を示す断面図である。
【図１５】本発明の実施の形態３による半導体装置において、図８のオンチップコンデンサ周りの詳細なレイアウト構成例を示す平面図である。
【図１６】（ａ）は、図１５の単位オンチップコンデンサにおけるＣ−Ｃ’間の構造例を示す断面図であり、（ｂ）は、図１５の単位オンチップコンデンサにおけるＤ−Ｄ’間の構造例を示す断面図である。
【図１７】（ａ）は、図１６（ａ）を簡略的に表した断面構造およびその等価回路の一例を示す図であり、（ｂ）は、（ａ）の比較例となる断面構造およびその等価回路の一例を示す図である。
【図１８】図１６（ａ）および図１６（ｂ）のオンチップコンデンサにおいて、そのゲート配線として用いられるメタルゲートの構造例を示す断面図である。
【図１９】（ａ）、（ｂ）および（ｃ）は、図１および図２の半導体装置において、内部電源電圧用の外部端子に接続される外付けコンデンサの効果の一例を説明する図である。
【図２０】図１および図２の半導体装置において、内部電源電圧用の外部端子に接続される外付けコンデンサを用いた場合の問題点の一例を説明する図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
《半導体装置全体の概略構成》
図１は、本発明の実施の形態１による半導体装置において、その全体の概略構成例を示す平面図である。図１には、半導体装置の一例として、一つの半導体基板で構成される半導体チップＣＨＰが示される。ＣＨＰは、例えば、マイクロコンピュータ等である。ＣＨＰは、外周部に外部入出力領域（ＩＯ領域）ＩＯＢＫを備え、その内部にコア回路部ＣＲＢＫと、アナログ回路部ＡＮＧＢＫと、電源レギュレータ回路ＶＲＥＧと、クロック生成回路部ＣＫＢＫを備える。ＩＯＢＫには、複数のパッドＰＤが配置される。ＰＤの中には、電源電圧ＶＣＣ用のパッドＰＤｖｃｃ、基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）用のパッドＰＤｖｓｓ、内部電源電圧ＶＤＤ用のパッドＰＤｖｃｌが含まれる。
【００１９】
アナログ回路部ＡＮＧＢＫは、例えば、アナログ・ディジタル変換回路やディジタル・アナログ変換回路を代表とする各種アナログ回路が含まれる。図示は省略するが、例えば、ＡＮＧＢＫには、パッドＰＤから電源が直接供給される。電源レギュレータ回路ＶＲＥＧは、パッドＰＤｖｃｃからの電源電圧ＶＣＣとパッドＰＤｖｓｓからの基準電源電圧ＶＳＳを受けて、内部電源電圧ＶＤＤを生成する。特に限定はされないが、ＶＣＣは２．７Ｖ〜５．５Ｖ等であり、ＶＤＤは１．１Ｖ〜１．８Ｖ等である。クロック生成回路部ＣＫＢＫは、例えば、水晶発振回路やＰＬＬ（phase locked loop）回路等を含み、半導体チップＣＨＰ内で用いる各種クロック信号を生成する。
【００２０】
コア回路部ＣＲＢＫは、電源レギュレータ回路ＶＲＥＧから供給される内部電源電圧ＶＤＤによって所定の処理を実行し、プロセスの微細化が適用される回路部である。ＣＲＢＫは、フラッシュメモリ等の不揮発性メモリＲＯＭと、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリＲＡＭと、プロセッサ回路ＣＰＵと、タイマ回路やシリアル通信回路等の各種周辺回路ＰＥＲＩを備える。また、ＣＲＢＫは、外周部に沿って配置されるメイン電源電圧配線ＭＬＶＣＭと、ＭＬＶＣＭから分岐して網目状に配置されるサブ電源電圧配線ＭＬＶＣＳを備える。ＭＬＶＣＳは、通常、ＭＬＶＣＭよりも細い配線で形成される。
【００２１】
メイン電源電圧配線ＭＬＶＣＭは、電源レギュレータ回路ＶＲＥＧの出力に接続され、内部電源電圧ＶＤＤが供給される。ＣＲＢＫ内の各回路は、ＭＬＶＣＳに適宜接続され、ＶＲＥＧからＭＬＶＣＭおよびＭＬＶＣＳを介してＶＤＤが供給される。また、ＭＬＶＣＭは、内部電源電圧ＶＤＤ用のパッドＰＤｖｃｌに接続される。ＰＤｖｃｌは、ＶＤＤの安定化を図るためのパッドであり、ＰＤｖｃｌと基準電源電圧ＶＳＳ用のパッドＰＤｖｓｓとの間には、半導体チップＣＨＰの外部に設けられる外付けコンデンサＣＥが接続される。ＣＥは、例えば、０．１μＦ〜１μＦ等の容量値を持つ積層セラミックコンデンサ等である。なお、図示は省略するが、ＣＨＰは、実際には、ＶＤＤ用の電源電圧配線（ＭＬＶＣＭ，ＭＬＶＣＳ）と同様に、メイン基準電源電圧配線とサブ基準電源電圧配線を含むＶＳＳ用の基準電源電圧配線も備える。メイン基準電源電圧配線は、ＰＤｖｓｓに接続される。
【００２２】
図２は、図１の半導体装置を搭載した配線基板の概略構成例を示す平面図である。図２に示す配線基板ＢＤ上には、半導体装置の一例となるＩＣパッケージＩＣＰが実装される。ＩＣＰは、図１の半導体チップＣＨＰをパッケージ（例えば樹脂）ＰＫＧによって封止したものである。ＩＣＰは、ＣＨＰのパッドＰＤｖｃｃ，ＰＤｖｓｓ，ＰＤｖｃｌにそれぞれ接続される外部端子（例えばリード）ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｃｌを備える。ここでは、代表として、パッド（第１電源パッド）ＰＤｖｃｌと外部端子（第１電源端子）ＰＮｖｃｌとの間の接続箇所が示されており、ＰＤｖｃｌはボンディングワイヤＢＷを介してＰＮｖｃｌに接続されている。ＢＤは、ＰＮｖｃｃ，ＰＮｖｓｓ，ＰＮｖｃｌにそれぞれ接続される各配線パターンに加えて、ＰＮｖｃｌの配線パターンとＰＮｖｓｓの配線パターンの間に実装される外付けコンデンサＣＥを備える。
【００２３】
例えば、コア回路部ＣＲＢＫにおけるプロセスの微細化に伴い、内部電源電圧ＶＤＤの低電圧化が進んでいる。この低電圧化に容易に対応するためには、図１および図２のように、半導体チップＣＨＰ（ＩＣパッケージＩＣＰ）内に電源レギュレータ回路ＶＲＥＧを備えることが有益となる。ただし、この場合、ＶＲＥＧからの内部電源電圧ＶＤＤに生じる電源ノイズを低減することが求められる。そこで、ここでは、ＶＤＤをパッドＰＤｖｃｌおよび外部端子ＰＮｖｃｌを介して外部に引き出し、そこにバイパスコンデンサとして作用する外付けコンデンサＣＥを接続することで電源ノイズの低減を図っている。
【００２４】
《外付けコンデンサの効果および問題点》
図１９（ａ）、図１９（ｂ）および図１９（ｃ）は、図１および図２の半導体装置において、内部電源電圧用の外部端子に接続される外付けコンデンサの効果の一例を説明する図である。図１９（ａ）に示すように、コア回路部ＣＲＢＫの消費電流は、その内部の各回路の動作に伴い高い周波数で小さく変動し、これに加えて、各回路の動作・非動作の切り替えに伴い低い周波数で大きく変動する。これに伴い、ＣＲＢＫ内の電源配線（メイン電源電圧配線ＭＬＶＣＭおよびサブ電源電圧配線ＭＬＶＣＳ）上の内部電源電圧ＶＤＤは、図１９（ｂ）に示すように、高い周波数での小さな変動成分と、低い周波数での大きな変動成分を持つ。
【００２５】
例えば、フラッシュメモリ（ＲＯＭ）等が非動作から高速動作を開始した瞬間では、図１９（ａ）に示すように大きなラッシュ電流が流れ、これに伴い、図１９（ｂ）に示すようにＶＤＤの急激な低下が生じる場合がある。ＶＤＤの急激な低下は、コア回路部ＣＲＢＫ内の各回路に対して誤動作を引き起こす恐れがある。また、図示は省略するが、逆に、寄生インダクタ成分等によって、急激な電流変動に伴いＶＤＤの急激な上昇が生じる場合もある。ＶＤＤの急激な上昇は、各回路の信頼性に影響を及ぼすと共に、消費電流の増加を招く恐れがある。
【００２６】
図１９（ｂ）における高い周波数での小さな変動成分は、コア回路部ＣＲＢＫ内の寄生容量およびＣＲＢＫ内に積極的に形成されるコンデンサ等によってある程度低減される。また、低い周波数での大きな変動成分は、そのレベルが小さい場合には、電源レギュレータ回路ＶＲＥＧのフィードバック特性によってある程度低減される。ただし、この低減の程度は、十分とは言えず、さらに、ＣＲＢＫ内の容量・コンデンサやＶＲＥＧのフィードバック特性のみでは、前述したようなＶＤＤの急激な低下・上昇を抑制することは困難となる。また、このような問題は、半導体装置の高速化が進むほどより顕著となる。
【００２７】
そこで、図１および図２に示したような外付けコンデンサＣＥを用いることが有益となる。ＣＥが効率的に作用する条件では、図１９（ｃ）に示すように、高い周波数での小さな変動成分および低い周波数での大きな変動成分を共に十分に低減することができ、特に、ＶＤＤの急激な低下・上昇に対して大きな抑制効果が得られる。ただし、このような効果は、ＣＥがバイパスコンデンサとして効率的に作用することが前提となる。
【００２８】
図２０は、図１および図２の半導体装置において、内部電源電圧用の外部端子に接続される外付けコンデンサを用いた場合の問題点の一例を説明する図である。前述したように、外付けコンデンサＣＥをバイパスコンデンサとして効率的に作用させるためには、図２０において、コア回路部ＣＲＢＫと外部端子ＰＮｖｃｌとの間のインピーダンス（ここでは簡易的に抵抗Ｒ’で表す）が低いほど望ましい。その反面、ＣＲＢＫで発生した電源ノイズＮＳは、インピーダンス（Ｒ’）が低いほどＰＮｖｃｌに伝達され易くなる。その結果、ＰＮｖｃｌから生じるＥＭＩノイズ（エミッションノイズ）も増大され易くなる。簡略化して説明すると、ＣＥの直列等価抵抗（ＥＳＲ）等を基準としてインピーダンス（Ｒ’）の比率が低くなるほどＥＭＩノイズ（エミッションノイズ）が増大し得る。
【００２９】
《半導体装置（本実施の形態の主要部）の概略構成》
図２０で述べたような問題を解決するため、図３のような構成例を用いることが有益となる。図３は、図１の半導体装置において、その主要部の概略構成例を示す模式図である。図３に示す半導体チップＣＨＰは、電源レギュレータ回路（第１電源電圧生成回路）ＶＲＥＧとコア回路部ＣＲＢＫに加えてオンチップコンデンサＣＣを備える。ＣＲＢＫは、ＣＲＢＫ内に配置され、ＣＲＢＫ内の各回路に内部電源電圧（第１電源電圧）ＶＤＤを供給するための電源電圧配線（第１電源電圧配線）ＬＮＶＤ１を備える。電源電圧配線（第１電源電圧配線）ＬＮＶＤ１は、図１におけるメイン電源電圧配線ＭＬＶＣＭおよびサブ電源電圧配線ＭＬＶＣＳに該当する。
【００３０】
電源レギュレータ回路（第１電源電圧生成回路）ＶＲＥＧは、パッドＰＤｖｃｃに供給される外部からの電源電圧ＶＣＣを用いて前述した内部電源電圧（第１電源電圧）ＶＤＤを生成する。パッド（第１電源パッド）ＰＤｖｃｌは、コア回路部ＣＲＢＫの外部に配置され、前述したように、外付けコンデンサＣＥを接続するためのパッドである。パッド（第１電源パッド）ＰＤｖｃｌと電源電圧配線（第１電源電圧配線）ＬＮＶＤ１との間は、ＣＲＢＫの外部に配置された電源電圧配線（第２電源電圧配線）ＬＮＶＤ２で接続される。オンチップコンデンサＣＣは、基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）が供給される下部電極（第２電極）ＬＷＮと、上部電極（第１電極）ＵＰＮとを持つ。ＬＷＮとＵＰＮの間には絶縁膜ＩＳが設けられる。ここで、ＣＣは、ＬＮＶＤ２の一部の区間をＵＰＮとしている。
【００３１】
電源レギュレータ回路（第１電源電圧生成回路）ＶＲＥＧによって生成された内部電源電圧（第１電源電圧）ＶＤＤは、コア回路部ＣＲＢＫの電源電圧配線（第１電源電圧配線）ＬＮＶＤ１に供給され、更に、ＬＮＶＤ１上のＶＤＤは、オンチップコンデンサＣＣの上部電極（第１電極）ＵＰＮを経由してパッド（第１電源パッド）ＰＤｖｃｌに印加される。ＣＲＢＫは、等価的に、ＬＮＶＤ１と基準電源電圧ＶＳＳ用の配線との間に接続された電流源ＣＳとして表すことができる。ＣＳの電流値は、ＣＲＢＫの処理内容に応じて頻繁に変動する。ＬＮＶＤ１およびＶＳＳ用の配線は、実際には寄生抵抗成分等を持っているため、ＶＤＤおよびＶＳＳでは、このＣＳの電流値の変動に応じて電源ノイズが発生する。
【００３２】
《半導体装置（本実施の形態の主要部）の主な効果》
図４は、図３の半導体装置において、その効果の一例を説明する図である。図４では、コア回路部ＣＲＢＫとオンチップコンデンサＣＣの上部電極との間が所定のインピーダンス（ここでは簡易的に抵抗Ｒ１で表す）で接続され、ＣＣの上部電極と外部端子ＰＮｖｃｌとの間が所定の所定のインピーダンス（ここでは簡易的に抵抗Ｒ２で表す）で接続されている。ここで、インピーダンス（Ｒ１）は、インピーダンス（Ｒ２）に比べて十分に低くなるように設計される。実際の設計では、インピーダンス（Ｒ２）は、例えば図２のボンディングワイヤＢＷ等に伴い元々高めの値となるため、インピーダンス（Ｒ１）をできるだけ低くするような設計を行えばよい。その結果、ＣＲＢＫで生じた電源ノイズＮＳは、低いインピーダンス（Ｒ１）に伴いＣＣがバイパスコンデンサとして効率的に作用するため、ＣＣの上部電極の箇所で大きく低減される。
【００３３】
一方、外付けコンデンサＣＥは、インピーダンス（Ｒ１）が低いことからバイパスコンデンサとしてある程度作用すると共に、ここでは、二次電池としても作用する。オンチップコンデンサＣＣの上部電極で大きく低減された電源ノイズは、高いインピーダンス（Ｒ２）を介して更に低減され、二次電池（バイパスコンデンサ）が接続された外部端子ＰＮｖｃｌに伝達される。その結果、ＰＮｖｃｌで生じるＥＭＩノイズ（エミッションノイズ）を大きく低減することが可能となる。また、この際には、オンチップコンデンサＣＣおよび外付けコンデンサＣＥ（特にオンチップコンデンサＣＣ）により、コア回路部ＣＲＢＫ内で生じる電源ノイズも低減でき、図２０の場合と異なり、電源ノイズの低減とＥＭＩノイズ（エミッションノイズ）の低減とを両立させることが可能になる。
【００３４】
さらに、図３で述べたように、電源電圧配線（第２電源電圧配線）ＬＮＶＤ２の一部の区間を上部電極（第１電極）ＵＰＮとするオンチップコンデンサＣＣを用いることで、次に説明するように、前述したＥＭＩノイズ（エミッションノイズ）の低減効果や電源ノイズの低減効果をより高めることが可能になる。図５（ａ）は、図３におけるオンチップコンデンサを模式的に表す回路記号であり、図５（ｂ）は、図５（ａ）の比較例となる回路記号である。
【００３５】
図３の構造を持つオンチップコンデンサＣＣを用いることで、コア回路部ＣＲＢＫ内で生じる電源ノイズは、必ず上部電極（第１電極）ＵＰＮを経由してパッドＰＤｖｃｌ（外部端子ＰＮｖｃｌ）に伝達されることになる。これは、例えば図５（ａ）に示すような回路記号で表すことができる。図５（ａ）に示すＣＣは、３個のノードＮ１〜Ｎ３を持ち、例えば、Ｎ３を基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）として、Ｎ１から入力された内部電源電圧ＶＤＤをＮ２から出力する。この際に、ＵＰＮは、このＮ１からＮ２に向けたＶＤＤの電源電圧配線であると共に、コンデンサの電極でもある。
【００３６】
これに対して、図５（ｂ）に示す比較例となるオンチップコンデンサＣＣ’は、２個のノードＮ３，Ｎ４を持ち、Ｎ３を基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）として、Ｎ４を内部電源電圧ＶＤＤの電源電圧配線に並列に接続する構成となっている。図５（ｂ）の回路記号は、例えば、一般的なＭＯＳトランジスタ容量等に対応する。すなわち、一般的なＭＯＳトランジスタ容量は、例えば、メタル配線上のあるノード（Ｎ４）にコンタクト層の一端を接続し、当該コンタクト層の他端をゲート電極に接続したような構造を持つ。
【００３７】
図５（ｂ）において、ノードＮ４には、図示は省略しているが、厳密には、抵抗成分が存在する。そうすると、図４（ｂ）のオンチップコンデンサＣＣ’では、電源ノイズを含んだ内部電圧電圧ＶＤＤは、インピーダンスが低い電源電圧配線をそのまま素通りするため、ＣＣ’がバイパスコンデンサとして効率的に作用しない事態が起こり得る。言い換えれば、実効的にバイパスコンデンサとして作用する容量値は、ＣＣ’が持つ容量値の一部となる恐れがある。ＣＣ’を効率的に作用させるためには、ＣＣ’が持つ容量値をより大きくする（例えばＣＣ’の回路面積を大きくする）必要がある。
【００３８】
一方、図５（ａ）のオンチップコンデンサＣＣを用いると、電源ノイズを含んだ内部電源電圧ＶＤＤは、必然的に上部電極（第１電極）ＵＰＮを通過することになるため、ＣＣがバイパスコンデンサとして効率的に作用する。言い換えれば、ＣＣが持つ容量値と、バイパスコンデンサとして作用する実効的な容量値が同等となる。これにより、ＣＣを用いることで、例えば、オンチップコンデンサＣＣ’と同じ効果をＣＣ’が持つ容量値よりも小さい容量値で得ることが可能になる。また、ＣＣとＣＣ’の容量値が同じ場合、ＣＣを用いることで、バイパスコンデンサとして作用する実効的な容量値をＣＣ’よりも大きくすることが可能になる。すなわち、より小さい面積でより効率的なオンチップコンデンサを実現することが可能になる。
【００３９】
なお、バイパスコンデンサは、例えば、内部電源電圧ＶＤＤに生じている所定の周波数成分を持つ電源ノイズをコンデンサのインピーダンス特性（１／（周波数×容量値））を利用して基準電源電圧ＶＳＳ側にバイパスすることで電源ノイズを低減する機能を持つ。バイパスコンデンサとしての効果を高めるためには、その容量値をある程度大きくすることと、バイパスコンデンサの電極をノイズ発生源に対して低インピーダンスで接続することが有益となる。
【００４０】
《電源レギュレータ回路周りの概略構成》
図６は、図１の半導体装置において、その電源レギュレータ回路およびその周辺を含めた等価回路の一例を示す回路図である。図６に示す電源レギュレータ回路ＶＲＥＧは、リニアレギュレータであり、アンプ回路ＡＭＰｖとＰＭＯＳトランジスタＭＰｖを備えている。ＭＰｖは、ソースに電源電圧ＶＣＣが供給され、ドレインから内部電圧電圧ＶＤＤを出力する。ＡＭＰｖは、２入力の一方に参照電圧Ｖｒｅｆが印加され、２入力の他方にＶＤＤ（ＭＰｖのドレイン）が帰還され、ＶＤＤがＶｒｅｆに一致するようにＭＰｖのゲート電圧を制御する。
【００４１】
参照電圧Ｖｒｅｆは、参照電圧生成回路ＶＲＥＦＧによって生成される。ＶＲＥＦＧは、バンドギャップリファレンス回路ＢＧＲと、アンプ回路ＡＭＰｒと、ＰＭＯＳトランジスタＭＰｒと、可変抵抗ＲＶを備えている。ＭＰｒは、ソースに電源電圧ＶＣＣが供給され、ドレインからＶｒｅｆを出力する。ＲＶは、ＭＰｒのドレインの電圧（Ｖｒｅｆ）と基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）の間を所定の比率で抵抗分圧し、プロセスの製造ばらつき等を補正する所謂トリミング抵抗として機能する。抵抗分圧の比率は、例えば図１の不揮発性メモリＲＯＭ内に予め格納されている。ＡＭＰｒは、２入力の一方にＢＧＲの出力電圧が印加され、２入力の他方にＲＶ内の抵抗分圧ノードの電圧が帰還され、抵抗分圧ノードの電圧がＢＧＲの出力電圧に一致するようにＭＰｒのゲート電圧を制御する。
【００４２】
電源レギュレータ回路ＶＲＥＧによって生成された内部電源電圧ＶＤＤは、電源電圧配線ＬＮＶＤを介してコア回路部ＣＲＢＫに供給され、更に、オンチップコンデンサＣＣを介してパッドＰＤｖｃｌにも印加される。また、パッドＰＤｖｓｓからは基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）が供給され、当該ＶＳＳ（ＧＮＤ）は、基準電源電圧配線ＬＮＶＳを介して半導体チップＣＨＰ内部の各部に供給される。ＬＮＶＤとＬＮＶＳの間には、オンチップコンデンサＣＣに加えて容量ＣＰが接続される。
【００４３】
容量ＣＰは、例えば、図１に示した網目状のサブ電源電圧配線ＭＬＶＣＳと図示しないサブ基準電源電圧配線と間の配線容量や、コア回路部ＣＲＢＫを構成する各トランジスタの拡散層の容量等に該当する。また、場合によっては、ＣＲＢＫ内で積極的に形成したコンデンサも含む。このようなＣＰ、外付けコンデンサＣＥ、ならびに電源レギュレータ回路ＶＲＥＧのフィードバック特性によって、図１９で述べたように、高い周波数および低い周波数を持つ電源ノイズをある程度は低減できる。ただし、ＣＰだけでは、例えば、ｎＦオーダ程度の容量値しか得られず、容量値が不足する場合があり、また、ＣＥに関しては、図２０で述べたような問題が生じ得る。そこで、オンチップコンデンサＣＣを設けることが有益となる。
【００４４】
図７は、図１の半導体装置において、その電源レギュレータ回路周りの実際の構成例を示す回路ブロック図である。図６のような電源レギュレータ回路ＶＲＥＧは、図７に示すように、実際には、半導体チップＣＨＰ内に適宜分散して複数配置される。すなわち、複数のＶＲＥＧは、電源電圧ＶＣＣと１個の参照電圧生成回路ＶＲＥＦＧからの参照電圧Ｖｒｅｆとを受けてそれぞれ内部電源電圧ＶＤＤを生成し、当該ＶＤＤを共通の電源電圧配線ＬＮＶＤに出力する。ＶＲＥＧの数は、各ＶＲＥＧの電流供給能力とコア回路部ＣＲＢＫの消費電流に応じて定められる。また、この複数のＶＲＥＧは、例えば、図１におけるＣＲＢＫの外周部に沿って適宜分散して配置されたり、場合によってはＣＲＢＫ内にも配置されてもよい。
【００４５】
《オンチップコンデンサの配置》
図８は、図３の半導体装置において、その半導体チップ内でのオンチップコンデンサの概略的な配置構成例を示す平面図である。図８において、半導体チップＣＨＰ内には、コア回路部ＣＲＢＫの形成領域（第１領域）が配置される。また、当該第１領域（ＣＲＢＫ）の外周部に沿って、メイン電源電圧配線ＭＬＶＣＭおよびメイン基準電源電圧配線ＭＬＧＣＭとが配置される。ＭＬＶＣＭ，ＭＬＧＣＭは、それぞれ、ここではリング状の形状を持ち、ＣＲＢＫを囲むように配置される。ＭＬＶＣＭで囲まれる領域の内側には、図１等で述べたように、ＭＬＶＣＭから分岐して網目状に配置されるサブ電源電圧配線ＭＬＶＣＳが配置される。同様に、ＭＬＧＣＭで囲まれる領域の内側には、ＭＬＧＣＭから分岐して網目状に配置されるサブ基準電源電圧配線ＭＬＧＣＳが配置される。ＭＬＶＣＭ，ＭＬＶＣＳは、図３の電源電圧配線（第１電源電圧配線）ＬＮＶＤ１に該当する。
【００４６】
コア回路部ＣＲＢＫの形成領域（第１領域）の外側の領域には、内部電源電圧ＶＤＤ用のパッド（第１電源パッド）ＰＤｖｃｌおよび基準電源電圧ＶＳＳ用のパッドＰＤｖｓｓが配置される。ここで、オンチップコンデンサＣＣは、ＣＲＢＫの形成領域（第１領域）とＰＤｖｃｌ，ＰＤｖｓｓとの間を結ぶ最短経路の近辺に配置される。すなわち、ＣＲＢＫの形成領域（第１領域）とＰＤｖｃｌ，ＰＤｖｓｓとの間を、特許文献２等のように意図的に迂回させた配線で接続するのではなく、実際のレイアウト上で可能な限り短い配線を用いて接続する。これにより、図４で述べたように、インピーダンス（Ｒ１）を低く設計し易くなる。
【００４７】
オンチップコンデンサＣＣでは、図３等から判るように、上部電極（第１電極）ＵＰＮの一端はメイン電源電圧配線ＭＬＶＣＭに接続され、ＵＰＮの他端はパッド（第１電源パッド）ＰＤｖｃｌに接続される。また、下部電極（第２電極）ＬＷＮの一端はメイン基準電源電圧配線ＭＬＧＣＭに接続され、ＬＷＮの他端はパッドＰＤｖｓｓに接続される。このような配置例では、例えば、メイン電源電圧配線ＭＬＶＣＭおよびサブ電源電圧配線ＭＬＶＣＳ上の内部電源電圧ＶＤＤは、コア回路部ＣＲＢＫで発生した電源ノイズも含めて、ＵＰＮを必ず経由してＰＤｖｃｌに印加される。言い換えれば、ＣＲＢＫで発生した電源ノイズがＣＣを介さずにＰＤｖｃｌに伝達されるような電源経路は存在しない。これにより、ＥＭＩノイズ（エミッションノイズ）を確実に低減することができる。
【００４８】
《オンチップコンデンサの種類》
図９は、図３の半導体装置において、そのオンチップコンデンサの各種構造例を示す概略図である。図９において、まず、メタル配線間の容量を用いたオンチップコンデンサＣＣとして、ＭＯＭ型とＭＩＭ型が挙げられる。ＭＯＭ型は、同一メタル配線層内においてメタル配線ＭＬを近接して配置することで、そのメタル配線間絶縁膜ＩＳＬｍを容量として利用し、更に、異なるメタル配線層においてＭＬを重ねて配置することで、その間の層間絶縁膜ＩＳＬｙを容量として利用する構造となる。ＭＩＭ型は、メタル配線ＭＬを薄い絶縁膜ＩＳＬを介して重ねる構造となる。
【００４９】
これらは、電極としてメタル配線ＭＬを用いるため、電極の寄生抵抗（ＥＳＲ（Equivalent Series Resistance））が小さく、バイパスコンデンサとして効率的に作用する。ＭＩＭ型は、ＭＯＭ型に比べて単位面積当たりの容量値を大きくすることが可能であるが、通常のＣＭＯＳプロセスでは実現できず、特殊なプロセスが必要とされる。このため、製造コストの面からＭＩＭ型よりもＭＯＭ型を用いる方が望ましい。ＭＯＭ型を用いた場合、半導体装置の微細化に伴い電極（メタル配線ＭＬ）間の距離が短くなるため、これによって容量値を大きくすることが可能となる。
【００５０】
次ぎに、ポリシリコン間の容量を用いたオンチップコンデンサＣＣとして、ＰＩＰ型が挙げられる。ＰＩＰ型は、下層のポリシリコン層ＰＳＬｌの上に絶縁膜ＩＳＬを搭載し、更にその上に上層のポリシリコン層ＰＳＬｕを搭載した構造となる。ＰＳＬｕの上にはシリサイド層ＳＣが形成される。ＰＩＰ型は、プロセス構造が複雑であり、また、電極となるポリシリコン（特に下層側）の寄生抵抗が大きくなる。このため、前述したＭＯＭ型の方が望ましい。
【００５１】
続いて、ＭＯＳ容量を用いたオンチップコンデンサＣＣとして、ＰＭＯＳ型とＮＭＯＳ型が挙げられる。ＰＭＯＳ型は、ｎ型のウエルＷＥＬ（ｎ−）内にソースおよびドレインとなるｐ型の拡散層ＤＦ（ｐ＋）を形成し、更に、ＷＥＬ（ｎ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。ＮＭＯＳ型は、ｐ型のウエルＷＥＬ（ｐ−）内にソースおよびドレインとなるｎ型の拡散層ＤＦ（ｎ＋）を形成し、更に、ＷＥＬ（ｐ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。なお、ＰＭＯＳ型およびＮＭＯＳ型共に、ＧＬは、例えばポリシリコンによって形成され、ＧＬの上にはシリサイド層ＳＣが形成される。
【００５２】
ＰＭＯＳ型およびＮＭＯＳ型は、単位面積当たりの容量値を大きくすることが可能であるが、電極の寄生抵抗が大きいというデメリットがある。すなわち、電極の一方は、ゲート配線ＧＬ（すなわちポリシリコン）であるため寄生抵抗が大きくなるが、当該寄生抵抗は、シリサイド層ＳＣによってある程度下げることが可能である。ただし、電極の他方は、ウエルＷＥＬ内のチャネル部分となるため、当該部分の寄生抵抗を下げることは容易ではない。このため、前述したＭＯＭ型の方が望ましい。
【００５３】
最後に、アキミュレーション容量を用いたオンチップコンデンサＣＣとして、ｐウエル型およびｎウエル型と、これらにメタルゲートを組み合わせた型とが挙げられる。ｐウエル型は、ｐ型のウエルＷＥＬ（ｐ−）内にそれよりも不純物濃度が高いｐ型の拡散層ＤＦ（ｐ＋）を形成し、更に、ＷＥＬ（ｐ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。ｎウエル型は、ｎ型のウエルＷＥＬ（ｎ−）内にそれよりも不純物濃度が高いｎ型の拡散層ＤＦ（ｎ＋）を形成し、更に、ＷＥＬ（ｎ−）上にゲート絶縁膜ＧＯＸを介してゲート配線ＧＬを搭載した構造となる。なお、ｐウエル型およびｎウエル型共に、ＧＬは、例えばポリシリコンによって形成され、ＧＬの上にはシリサイド層ＳＣが形成される。ｐウエル型およびｎウエル型は、前述したＮＭＯＳ型およびＰＭＯＳ型における拡散層の極性が変更されたような構造となっている。このような構造を、本明細書では、アキミュレーション容量と呼ぶ。
【００５４】
アキミュレーション容量は、ＰＭＯＳ型およびＮＭＯＳ型の場合と異なり、電極の他方（例えば、図６における下部電極ＬＷＮ）がウエルＷＥＬとなるため、例えばＷＥＬの面積を大きくすることで寄生抵抗を低減することが可能になる。したがって、オンチップコンデンサＣＣとして、前述したＭＯＭ型の他に当該アキミュレーション容量を用いることも有益である。ただし、アキミュレーション容量は、前述したＰＭＯＳ型およびＮＭＯＳ型の場合と同様に、電極の一方（例えば、図６における上部電極ＵＰＮ）における寄生抵抗もある程度懸念される。そこで、ｐウエル型およびｎウエル型におけるゲート配線ＧＬをメタルゲート配線ＭＧＬに置き換えた構造を用いることがより望ましい。ＭＧＬは、例えばチタン（Ｔｉ）等の金属材料を用いて形成される。
【００５５】
このように、オンチップコンデンサＣＣは、ＭＯＭ型のメタル間容量か、あるいはアキミュレーション容量であることが望ましい。これによって、ＣＣをバイパスコンデンサとして効率的に作用させることが可能になる。なお、いずれの容量を用いた場合でも、図３で述べたように、電源電圧配線（第２電源電圧配線）ＬＮＶＤ２の一部の区間がＣＣの上部電極（第１電極）ＵＰＮとなるように構成される。例えば、ＭＯＭ型を用いた場合には、メタル配線ＭＬをそのままＬＮＶＤ２の一部とすればよく、アキミュレーション容量を用いた場合には、ゲート配線ＧＬ（又はメタルゲート配線ＭＧＬ）をそのままＬＮＶＤ２の一部とすればよい。
【００５６】
以上、本実施の形態１の半導体装置を用いることで、代表的には、ＥＭＩノイズ（エミッションノイズ）の低減が実現可能になる。
【００５７】
（実施の形態２）
本実施の形態２では、実施の形態１で述べたオンチップコンデンサＣＣとしてＭＯＭ型のメタル間容量を用いる場合を例として、その詳細について説明する。
【００５８】
《オンチップコンデンサ周りの詳細［１］》
図１０（ａ）は、本発明の実施の形態２による半導体装置において、そのオンチップコンデンサの模式的なレイアウト構成例を示す平面図であり、図１０（ｂ）は、図１０（ａ）におけるＡ−Ａ’間の構造例を示す断面図である。図１０（ａ）に示すオンチップコンデンサＣＣａは、前述した図８のオンチップコンデンサＣＣとして配置される。ＣＣａは、図８に示したメイン電源電圧配線ＭＬＶＣＭおよびメイン基準電源電圧配線ＭＬＧＣＭに加えて、パッド側電源電圧配線ＭＬＶＰＭと、パッド側基準電源電圧配線ＭＬＧＰＭと、複数の分岐用電源電圧配線ＭＬＶＢと、複数の分岐用基準電源電圧配線ＭＬＧＢを備える。ＭＬＶＣＭ，ＭＬＧＣＭ，ＭＬＶＰＭ，ＭＬＧＰＭは、同一方向に並んで延伸する。複数のＭＬＶＢ，ＭＬＧＢは、ＭＬＶＣＭ，ＭＬＧＣＭ，ＭＬＶＰＭ，ＭＬＧＰＭの延伸方向と交差する方向（第１方向）に並んで延伸する。
【００５９】
複数の分岐用電源電圧配線（第１メタル配線）ＭＬＶＢは、一端がメイン電源電圧配線（第１ノード）ＭＬＶＣＭに共通に接続され、他端がパッド側電源電圧配線（第２ノード）ＭＬＶＰＭに共通に接続される。複数の分岐用基準電源電圧配線（第２メタル配線）ＭＬＧＢは、一端がメイン基準電源電圧配線ＭＬＧＣＭに共通に接続され、他端がパッド側基準電源電圧配線ＭＬＧＰＭに共通に接続される。複数のＭＬＧＢは、複数のＭＬＶＢに対して絶縁膜（図示せず）を挟んで所定の間隔で配置される。複数のＭＬＶＢ，ＭＬＧＢのそれぞれは、例えば、ＭＬＶＣＭ，ＭＬＧＣＭ，ＭＬＶＰＭ，ＭＬＧＰＭよりも細い配線で形成れる。ＭＬＶＰＭは、電源電圧配線ＭＬＶＰを介してパッドＰＤｖｃｌに接続され、ＭＬＧＰＭは、基準電源電圧配線ＭＬＧＰを介してパッドＰＤｖｓｓに接続される。
【００６０】
図１０（ａ）のオンチップコンデンサＣＣａは、図１０（ｂ）に示すように、半導体基板（図示せず）上の複数層のメタル配線層と、同一のメタル配線層内で各メタル配線間を分離するメタル配線間絶縁膜と、異なるメタル配線層間を分離する層間絶縁膜とを用いて形成される。この例では、上層に向けて順に配置される第１メタル配線層Ｍ１〜第５メタル配線層Ｍ５に同一のレイアウトルール（すなわち最小配線幅や最小配線間ピッチのルールが同じ）が適用されるものとして、ＣＣａは、当該Ｍ１〜Ｍ５と、メタル配線間絶縁膜ＩＳＬｍと、層間絶縁膜ＩＳＬｙとを用いて形成される。
【００６１】
図１０（ｂ）において、複数層のメタル配線層（Ｍ１〜Ｍ５）の同じ層内では、各分岐用電源電圧配線（第１メタル配線）ＭＬＶＢと、各分岐用基準電源電圧配線（第２メタル配線）ＭＬＧＢは、メタル配線間絶縁膜ＩＳＬｍを挟んで交互に配置される。さらに、複数層のメタル配線層（Ｍ１〜Ｍ５）の層方向においても、各ＭＬＶＢと各ＭＬＧＢは、層間絶縁膜ＩＳＬｙを挟んで交互に配置される。前述した図３を参照して、複数のＭＬＶＢは上部電極（第１電極）ＵＰＮを構成し、複数のＭＬＧＢは下部電極（第２電極）ＬＷＮを構成する。特に、限定はされないが、ＭＬＶＢとＭＬＧＢは、同一のメタル配線層内において、レイアウトルール上の最小配線間ピッチで形成される。
【００６２】
また、図１０（ａ）において、電源電圧配線ＭＬＶＰは、例えば、第７メタル配線層（Ｍ７）で形成され、最上層に形成されたパッドＰＤｖｃｌに接続される。基準電源電圧配線ＭＬＧＰは、例えば、第６メタル配線層（Ｍ６）で形成され、Ｍ７を介して最上層に形成されたパッドＰＤｖｓｓに接続される。各分岐用電源電圧配線（第１メタル配線）ＭＬＶＢおよびパッド側電源電圧配線（第２ノード）ＭＬＶＰＭと、各分岐用基準電源電圧配線（第２メタル配線）ＭＬＧＢおよびパッド側基準電源電圧配線ＭＬＧＰＭは、例えば図１０（ｂ）のように、第１メタル配線層Ｍ１〜第５メタル配線層Ｍ５を用いて適宜形成される。この場合、ＭＬＶＰＭとＭＬＶＰ、ならびにＭＬＧＰＭとＭＬＧＰは、それぞれ、コンタクト層を介して適宜接続される。
【００６３】
このように、図１０（ａ）のオンチップコンデンサＣＣａは、パッドＰＤｖｃｌ，ＰＤｖｓｓとコア回路部側のメイン電源電圧配線ＭＬＶＣＭおよびメイン基準電源電圧配線ＭＬＧＣＭとの間を略最短の配線で接続する構成となっている。更に、この配線の一部の区間（すなわち、各分岐用電源電圧配線ＭＬＶＢおよび各分岐用基準電源電圧配線ＭＬＧＢ）を、ＣＣａの電極として併用する構成となっている。これによって、前述した図４において、インピーダンス（Ｒ１）が低い状態を実現でき、ＣＣａをバイパスコンデンサとして効率的に作用させることが可能になる。また、ＭＬＶＣＭおよびＭＬＧＣＭ間で生じた電源ノイズがＰＤｖｃｌ，ＰＤｖｓｓに伝達される際には、ＣＣａを必ず経由することになるため、ＰＤｖｃｌ，ＰＤｖｓｓにおけるＥＭＩ（エミッションノイズ）を十分に低減することが可能になる。
【００６４】
図１１は、図８のオンチップコンデンサ周りの詳細なレイアウト構成例を示す平面図であり、図１０（ａ）および図１０（ｂ）のオンチップコンデンサをその周辺を含めてより詳細に示す図である。図１１には、前述した図８における領域ＡＲ１の詳細が示されている。図１１の例では、図８のコア回路部ＣＲＢＫの形成領域（第１領域）の一部を外周側から内側に向けて凹状に削り、この凹状の領域に図１０（ａ）に示したようなオンチップコンデンサＣＣａが配置されている。これによって、半導体チップＣＨＰのサイズの増大を防止しつつ、十分な容量値を持つＣＣａを形成可能にしている。
【００６５】
また、パッドＰＤｖｃｌ，ＰＤｖｓｓは、それぞれ、図１１に示すように、外部入出力領域（ＩＯ領域）ＩＯＢＫ内の各セルＣＥＬ内に形成される。各ＣＥＬは、パッドに加えて、静電破壊防止用の保護回路ＥＳＤＢを備えている。例えば、パッド（第１電源パッド）ＰＤｖｃｌを備えたＣＥＬ内のＥＳＤＢは、オンチップコンデンサＣＣａの上部電極（第１電極）（ここでは分岐用電源電圧配線ＭＬＶＢ）と、パッド（第１電源パッド）ＰＤｖｃｌとの間に位置する電源電圧配線ＭＬＶＰのノードに接続される。なお、例えば、外部入出力データ信号用のパッドＰＤｉｏを備えたＣＥＬは、ＥＳＤＢに加えて入出力バッファ回路ＩＯＢも備えている。
【００６６】
図１２は、図１１における静電破壊防止用の保護回路の詳細な構成例を示す回路図である。図１２に示す保護回路ＥＳＤＢは、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１、抵抗Ｒ１０，Ｒ１１、コンデンサＣ１、クランプ用ＮＭＯＳトランジスタＭＮｃｐ、および寄生ダイオードＤ１，Ｄ２を備える。例えば、パッドＰＤｖｓｓにサージ電圧が印加された場合、Ｄ１を介してパッドＰＤｖｃｌとＰＤｖｓｓとの間がクランプされる。また、例えば、ＰＤｖｃｌにサージ電圧が印加された場合、これに応じてＭＰ１のソース電圧が急激に上昇するのに対して、ＭＰ１のゲート電圧はＣ１およびＲ１０の時定数に応じて徐々に上昇する。この徐々に上昇している期間では、ＭＰ１がオンとなり、これに応じてＭＮｃｐもオンとなり、ＰＤｖｃｌとＰＤｖｓｓとの間がクランプされる。
【００６７】
このように、保護回路ＥＳＤＢ内には、図１２に示すようなコンデンサＣ１が設けられる場合や、あるいは、パッドＰＤｖｃｌからの配線とパッドＰＤｖｓｓからの配線との間に更にコンデンサが設けられるような場合もある。ただし、これらのコンデンサは、例えば、一般的なＭＯＳトランジスタ容量等で実現され、本実施の形態によるオンチップコンデンサＣＣとは異なる。すなわち、一般的なＭＯＳトランジスタ容量等では、図５でも述べたように、例えば、ＰＤｖｃｌからの配線の一部の区間をコンデンサの電極とする構造ではなく、当該配線上のノードから分岐した先にコンデンサの電極が接続されるような構造となる。
【００６８】
図１３は、図１０（ａ）および図１０（ｂ）のオンチップコンデンサにおける一部の構造例を模式的に示す立体図である。図１３の例では、まず、電源電圧配線に関し、第１メタル配線層Ｍ１内に、コア回路部側のメイン電源電圧配線ＭＬＶＣＭを櫛、複数の分岐用電源電圧配線ＭＬＶＢｍ１を歯とし、櫛から複数の歯が分岐するような櫛歯状の電源電圧配線が配置される。一方、第２メタル配線層Ｍ２内には、パッド側電源電圧配線ＭＬＶＰＭを櫛、複数の分岐用電源電圧配線ＭＬＶＢｍ２を歯とする櫛歯状の電源電圧配線が配置される。更に、Ｍ２内には、Ｍ１内のＭＬＶＣＭと同じＸＹ座標を備えた層間接続用の電源電圧配線が配置される。
【００６９】
当該第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線は、第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に１ピッチだけシフトさせ、加えて、歯のＸ軸方向の長さをＭ１内の歯と比べて短くしたような形状を持つ。ここでは、１ピッチを、同一メタル配線層内で互いに隣接する分岐用電源電圧配線ＭＬＶＢと分岐用基準電源電圧配線ＭＬＧＢとの間隔としている。
【００７０】
第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線では、櫛から分岐した複数の歯の先端部分にコンタクト層ＣＴｖｄ２の一端が接続され、第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線では、歯の櫛からの分岐点と、これに隣接する歯の当該櫛からの分岐点との間の中間位置にＣＴｖｄ２の他端が接続される。さらに、Ｍ１内の櫛歯状の電源電圧配線では、櫛上の所定の位置（ここでは複数の歯の分岐点）にコンタクト層ＣＴｖｄ１の一端が接続され、Ｍ２内では、層間接続用の電源電圧配線にＣＴｖｄ１の他端が接続される。
【００７１】
以降同様にして、奇数のメタル配線層には、第１メタル配線層Ｍ１内の櫛歯状の電源電圧配線と同じＸＹ座標を持つ櫛歯状の電源電圧配線が配置される。偶数のメタル配線層には、第２メタル配線層Ｍ２内の櫛歯状の電源電圧配線および層間接続用の電源電圧配線と同じＸＹ座標を持つ櫛歯状の電源電圧配線および層間接続用の電源電圧配線が配置される。そして、これらの各電源電圧配線は、前述した各コンタクト層ＣＴｖｄ１，ＣＴｖｄ２と同じＸＹ座標を持つＣＴｖｄ１，ＣＴｖｄ２で適宜接続される。
【００７２】
次に、基準電源電圧配線に関し、奇数のメタル配線層内には、前述した奇数のメタル配線層内の櫛歯状の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に１ピッチだけシフトさせたようなＸＹ座標を持つ櫛歯状の基準電源電圧配線が配置される。同様に、偶数のメタル配線層内にも、前述した偶数のメタル配線層内の櫛歯状および層間接続用の電源電圧配線をＹ軸対称に折り返し、更に、歯のＸＹ座標をＹ軸方向に１ピッチだけシフトさせたようなＸＹ座標を持つ櫛歯状および層間接続用の基準電源電圧配線が配置される。そして、これらの各基準電源電圧配線は、前述したコンタクト層ＣＴｖｄ１，ＣＴｖｄ２の場合と同様にして、偶数と奇数のメタル配線層で接続箇所が異なるコンタクト層ＣＴｖｓ１，ＣＴｖｓ２を介して適宜接続される。この例ように、コンタクト層（又はビア）の打ち変えを適宜行うことで、図１０（ａ）および図１０（ｂ）に示したようなオンチップコンデンサＣＣａが実現可能になる。
【００７３】
図１４は、図１１のオンチップコンデンサにおけるＢ−Ｂ’間の構造例を示す断面図である。ここでは、図１３のような立体構造を持つオンチップコンデンサを適用した場合を例とする。図１４では、半導体基板ＳＵＢの上層に向けて、順に、第１メタル配線層Ｍ１、第２メタル配線層Ｍ２、…、第７メタル配線層Ｍ７が設けられる。Ｍ１〜Ｍ７内では、例えば銅（Ｃｕ）等を用いたメタル配線が適宜形成される。Ｍ１〜Ｍ７内の各メタル配線は、それぞれ、層間絶縁膜ＩＳＬ１〜ＩＳＬ６を介して絶縁される。Ｍ１，Ｍ３，Ｍ５内には、それぞれ図１０で述べた第１方向に延伸する分岐用電源電圧配線ＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５が形成される。また、当該Ｍ１，Ｍ３，Ｍ５によって挟まれるＭ２，Ｍ４内には、第１方向に延伸する分岐用基準電源電圧配線ＭＬＧＢｍ２，ＭＬＧＢｍ４が形成される。
【００７４】
分岐用電源電圧配線ＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５の一端は、コア回路部側のメイン電源電圧配線ＭＬＶＣＭに対応する共通接続部を介して共通に接続される。当該共通接続部は、ＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５の一端部分に加えて、第２メタル配線層Ｍ２、第４メタル配線層Ｍ４、第６メタル配線層Ｍ６および第７メタル配線層Ｍ７に形成された各メタル配線、ならびに各メタル配線を接続するコンタクト層ＣＴｖｄ１を含んでいる。同様に、ＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５の他端は、パッド側電源電圧配線ＭＬＶＰＭに対応する共通接続部を介して共通に接続される。当該共通接続部は、ＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５の一端部分に加えて、Ｍ２、Ｍ４、Ｍ６およびＭ７に形成された各メタル配線、および各メタル配線を接続するコンタクト層ＣＴｖｄ２を含んでいる。
【００７５】
一方、分岐用基準電源電圧配線ＭＬＧＢｍ２，ＭＬＧＢｍ４の一端は、コア回路部側のメイン基準電源電圧配線ＭＬＧＣＭに対応する共通接続部を介して共通に接続される。当該共通接続部は、ＭＬＧＢｍ２，ＭＬＧＢｍ４の一端部分に加えて、第１メタル配線層Ｍ１、第３メタル配線Ｍ３、第５メタル配線層Ｍ５および第６メタル配線層Ｍ６に形成された各メタル配線、および各メタル配線を接続するためのコンタクト層ＣＴｖｓ１を含んでいる。なお、Ｍ１，Ｍ３，Ｍ５の各メタル配線およびＣＴｖｓ１は、図１３から判るように、実際には、図１４の紙面上の手前側または奥行き側に配置される。
【００７６】
また、パッド側電源電圧配線ＭＬＶＰＭに隣接して、パッド側基準電源電圧配線ＭＬＧＰＭが配置される。ＭＬＧＰＭは、第１メタル配線層Ｍ１〜第６メタル配線層Ｍ６に形成された各メタル配線、および各メタル配線を接続するためのコンタクト層ＣＴｖｓ２を含んでいる。なお、ＣＴｖｓ２は、図１３から判るように、実際には、図１４の紙面上の手前側または奥行き側に配置される。メイン基準電源電圧配線ＭＬＧＣＭは、図１３から判るように、第１メタル配線層Ｍ１、第３メタル配線層Ｍ３および第５メタル配線層Ｍ５に形成された図示しないメタル配線を介してＭＬＧＰＭに接続されることになる。
【００７７】
パッド側電源電圧配線ＭＬＶＰＭの一部となる第７メタル配線層Ｍ７上のメタル配線は、図１１に示した電源電圧配線ＭＬＶＰに連結する。パッド側基準電源電圧配線ＭＬＧＰＭの一部となる第６メタル配線層Ｍ６上のメタル配線は、図示しない箇所で図１１に示した基準電源電圧配線ＭＬＧＰに連結する。なお、図１０（ａ）および図１０（ｂ）に示したようなオンチップコンデンサＣＣａは、図１３の構造以外に様々な構造で実現することができるため、これに応じて、図１４の断面構造も適宜変わり得る。ただし、各分岐用電源電圧配線（ここではＭＬＶＢｍ１，ＭＬＶＢｍ３，ＭＬＶＢｍ５）と各分岐用基準電源電圧配線（ここではＭＬＧＢｍ２，ＭＬＧＢｍ４）が層方向において交互に配置される点は変わらない。
【００７８】
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べたような各種効果に加えて、バイパスコンデンサとして効率的に作用するオンチップコンデンサを実現することが可能になり、代表的には、ＥＭＩノイズ（エミッションノイズ）の低減等が図れる。
【００７９】
（実施の形態３）
本実施の形態３では、実施の形態１で述べたオンチップコンデンサＣＣとしてアキミュレーション容量を用いる場合を例として、その詳細について説明する。
【００８０】
《オンチップコンデンサ周りの詳細［２］》
図１５は、本発明の実施の形態３による半導体装置において、図８のオンチップコンデンサ周りの詳細なレイアウト構成例を示す平面図である。図１５には、前述した図８における領域ＡＲ１の詳細が示されている。図１５のレイアウト構成例では、前述した図１１の場合と同様に、図８のコア回路部ＣＲＢＫの形成領域（第１領域）の一部を外周側から内側に向けて凹状に削り、この凹状の領域にオンチップコンデンサＣＣｂが配置されている。ただし、ＣＣｂは、図１１のＣＣａと異なり、アキミュレーション容量で構成され、更に、複数の単位オンチップコンデンサＣＣｂ［１］〜ＣＣｂ［ｎ］で構成される。
【００８１】
単位オンチップコンデンサＣＣｂ［１］〜ＣＣｂ［ｎ］は、それぞれ、ゲート配線ＧＬを含んでいる。各ＧＬは、詳細は後述するが、メイン電源電圧配線ＭＬＶＣＭとパッド側電源電圧配線ＭＬＶＰＭとの間を並列に接続する電源電圧配線であると共に、オンチップコンデンサＣＣｂの上部電極でもある。なお、ＣＣｂをＣＣｂ［１］〜ＣＣｂ［ｎ］に分割しているのは、ＧＬのレイアウト制約によるものであり、仮に、ゲート幅（Ｗ）が広いＧＬを形成できるのであれば、必ずしも分割する必要はない。
【００８２】
また、ここでは、便宜上、図１１と比較して、メイン電源電圧配線ＭＬＶＣＭとメイン基準電源電圧配線ＭＬＧＣＭとの位置関係が入れ替わっている。これは、後述する図１６（ａ）の構造に整合させるためである。ただし、例えば、図１１の位置関係のまま、ＭＬＶＣＭ，ＭＬＧＣＭからパッド（ＰＤｖｃｌ等）側に向けて一旦配線を引き出し、その引き出した先で位置関係を入れ替えるようなことも容易に可能であるため、前述した位置関係の違いは本質的な違いではない。これ以外の構成に関しては、図１１の場合と同様であるため詳細な説明は省略する。
【００８３】
図１６（ａ）は、図１５の単位オンチップコンデンサにおけるＣ−Ｃ’間の構造例を示す断面図であり、図１６（ｂ）は、図１５の単位オンチップコンデンサにおけるＤ−Ｄ’間の構造例を示す断面図である。図１６（ａ）において、半導体基板ＳＵＢ内には、ｎ型のウエルＷＥＬ（ｎ−）が形成される。ＷＥＬ（ｎ−）内には、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層ＤＦ１（ｎ＋）が形成される。２個のＤＦ１（ｎ＋）によって挟まれる領域には、２個のＤＦ１（ｎ＋）にそれぞれ隣接して２個の素子分離用絶縁膜ＳＴＩ１が配置される。
【００８４】
ウエルＷＥＬ（ｎ−）内において２個の素子分離用絶縁膜ＳＴＩ１で挟まれる領域の上部には、ゲート絶縁膜ＧＯＸを介してゲート配線ＧＬが形成される。ＧＬは、ゲート層ＧＴに位置し、例えばポリシリコン層とシリサイド層の積層構造等で形成される。ＧＯＸは、例えば、二酸化ケイ素（ＳｉＯ２）等で形成される。シリサイド層は、例えば、タングステン（Ｗ）や、モリブデン（Ｍｏ）や、チタン（Ｔｉ）等を用いて形成される。
【００８５】
ゲート配線ＧＬの両端部は、それぞれ、コンタクト層ＣＴｇを介して第１メタル配線層Ｍ１内の２個のメタル配線に接続され、当該２個のメタル配線は、それぞれ、コンタクト層ＣＴ１を介して第２メタル配線層Ｍ２内の２個のメタル配線に接続される。当該Ｍ２における２個のメタル配線の一方はメイン電源電圧配線ＭＬＶＣＭの一部となり、他方はパッド側電源電圧配線ＭＬＶＰＭの一部となる。また、２個の拡散層ＤＦ１（ｎ＋）は、それぞれ、コンタクト層ＣＴｄを介してＭ１内の２個のメタル配線に接続される。当該Ｍ１における２個のメタル配線の一方は、メイン基準電源電圧配線ＭＬＧＣＭの一部となり、他方はパッド側基準電源電圧配線ＭＬＧＰＭの一部となる。なお、メタル配線は、例えば銅（Ｃｕ）等を用いて形成される。
【００８６】
図１６（ｂ）において、半導体基板ＳＵＢ内には、ｎ型のウエルＷＥＬ（ｎ−）が形成される。ＷＥＬ（ｎ−）内には、ＷＥＬ（ｎ−）よりも不純物濃度が高い２個のｎ型の拡散層ＤＦ２（ｎ＋）が形成される。また、ＷＥＬ（ｎ−）内には、この２個のＤＦ２（ｎ＋）を挟むように、２個のＤＦ２（ｎ＋）にそれぞれ隣接して２個の素子分離用絶縁膜ＳＴＩ２が配置される。ＷＥＬ（ｎ−）内において２個のＤＦ２（ｎ＋）で挟まれる領域の上部には、ゲート絶縁膜ＧＯＸを介してゲート配線ＧＬが形成される。２個のＤＦ２（ｎ＋）は、それぞれ、コンタクト層ＣＴｄを介してＭ１内の２個のメタル配線に接続される。特に限定はされないが、当該Ｍ１における２個のメタル配線の一方は、メイン基準電源電圧配線ＭＬＧＣＭから引き出したメイン基準電源電圧配線ＭＬＧＣＭｂ（図１５では省略）であり、他方は、パッド側基準電源電圧配線ＭＬＧＰＭから引き出したパッド側基準電源電圧配線ＭＬＧＰＭｂ（図１５では省略）である。
【００８７】
《アキミュレーション容量の等価回路》
図１７（ａ）は、図１６（ａ）を簡略的に表した断面構造およびその等価回路の一例を示す図であり、図１７（ｂ）は、図１７（ａ）の比較例となる断面構造およびその等価回路の一例を示す図である。図１６（ａ）および図１６（ｂ）に示したように、ウエルＷＥＬ（ｎ−）には、基準電源電圧配線および拡散層ＤＦ１（ｎ＋），ＤＦ２（ｎ＋）を介して基準電源電圧ＶＳＳ（接地電源電圧ＧＮＤ）が供給される。そこで、図１７（ａ）のオンチップコンデンサＣＣｂでは、ウエルＷＥＬをＶＳＳに接続している。例えば、図３を参照して、図１７（ａ）におけるＷＥＬは、ＣＣｂの下部電極（第２電極）ＬＷＮとなり、図１７（ａ）におけるゲート配線ＧＬは、ＣＣｂの上部電極（第１電極）ＵＰＮとなる。
【００８８】
図１７（ａ）に示すように、メイン電源電圧配線ＭＬＶＣＭから印加される電源ノイズを含んだ内部電源電圧ＶＤＤは、コンタクト層ＣＴ１，ＣＴｇを介してゲート配線ＧＬの一端に到達し、ＧＬを経由したのち、ＧＬの他端からＣＴｇ，ＣＴ１を介してパッド側電源電圧配線ＭＬＶＰＭに到達する。この際に、ＣＴｇ，ＣＴ１は、ある程度の寄生抵抗成分および寄生インダクタ成分を持っているため、等価回路ではインダクタと抵抗の直列回路で表される。また、ＧＬは、ある程度の寄生抵抗成分を持っており、等価回路では抵抗で表される。ただし、このような寄生成分が存在するものの、ＶＤＤの供給経路はＧＬしか存在しないため、ＶＤＤは、オンチップコンデンサＣＣｂの上部電極となるＧＬを必ず経由する。このため、ＣＣｂは、バイパスコンデンサとして効率的に作用する。
【００８９】
一方、比較例となる図１７（ｂ）のオンチップコンデンサＣＣｂ’は、図１７（ａ）における第１メタル配線層Ｍ１内の２個のメタル配線がＭ１内のメタル配線ＭＬ１を介して共通に接続されたような構造を備えている。このような構造は、図５（ｂ）に示したような回路記号に対応する。この場合、メイン電源電圧配線ＭＬＶＣＭから印加される電源ノイズを含んだ内部電源電圧ＶＤＤは、その大部分が当該ＭＬ１を介する経路でパッド側電源電圧配線ＭＬＶＰＭに到達することになる。このため、ＣＣｂ’は、ＣＣｂに比べてバイパスコンデンサとしての作用が弱まる。
【００９０】
《メタルゲートの構造》
図１８は、図１６（ａ）および図１６（ｂ）のオンチップコンデンサにおいて、そのゲート配線として用いられるメタルゲートの構造例を示す断面図である。ゲート配線ＧＬは、内部電源電圧ＶＤＤの電源電圧配線であると共にコンデンサの電極でもあるため、実施の形態１の図４等でも述べたように、バイパスコンデンサとしての効果をより高めるためには、寄生抵抗成分がより小さい方が望ましい。そこで、ゲート配線ＧＬは、例えば、ポリシリコン層とシリサイド層の積層構造よりも、図１８に示すようなメタルゲートの構造で形成される方がより望ましい。
【００９１】
図１８に示すゲート配線ＧＬ（メタルゲート配線ＭＧＬ）は、ゲート絶縁膜ＧＯＸ側から順に３個の層（Ｇ１，Ｇ２，ＳＣ）が積層された構造を備える。例えば、層Ｇ１は窒化チタン（ＴｉＮ）で形成され、層Ｇ２はポリシリコンで形成され、シリサイド層ＳＣはニッケルプラチナを用いて形成される。ＳＣは、その他にも、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）のいずれか一つを用いて形成されてもよい。また、ＧＯＸは、高誘電率ゲート絶縁膜（所謂Ｈｉｇｈ−ｋ）で形成される。具体的には、例えば、酸化ランタン（Ｌａ２Ｏ３）を導入した酸化ハフニウム（ＨｆＯ２）や、酸化ハフニウムシリケートや、酸窒化ハフニウムシリケート等が挙げられる。
【００９２】
なお、コア回路部ＣＲＢＫ内の各トランジスタでは、プロセスの微細化や動作速度の高速化が進むにつれて、このようなメタルゲートが用いられる傾向にある。また、プロセスの微細化や動作速度の高速化が進むと、ノイズ（電源ノイズ、ＥＭＩノイズ）の影響もより顕在化する傾向にある。したがって、ＣＲＢＫ内の各トランジスタとオンチップコンデンサＣＣａの両方でメタルゲートを適用することがより望ましい。この際には、ＣＲＢＫ内の各トランジスタにおいてメタルゲートを形成する際に、それと同一のプロセス工程内で併せてＣＣａ内のメタルゲートを形成することで、製造コストの低減等が図れる。
【００９３】
以上、本実施の形態３の半導体装置を用いることで、実施の形態１で述べたような各種効果に加えて、バイパスコンデンサとして効率的に作用するオンチップコンデンサを実現することが可能になり、代表的には、ＥＭＩノイズ（エミッションノイズ）の低減等が図れる。特に、メタルゲートを用いた場合には、電極の寄生抵抗値が小さいことに加えて絶縁膜の容量値も大きいため、バイパスコンデンサとしての作用をより高めることができる。
【００９４】
なお、図１６（ａ）および図１６（ｂ）の例では、ウエルとしてｎ型のウエルを用いたが、場合によってはｐ型のウエルを用いることも可能である。すなわち、図９に示したｐウエル型の構造を用いることも可能である。ただし、ｎ型のウエルの方がｐ型のウエルよりも寄生抵抗値が小さいため、電極の低抵抗化を図る観点からはｎ型のウエルを用いる方が望ましい。また、このウエルの低抵抗化を図る観点から、例えば、図１５において、オンチップコンデンサＣＣｂの領域に位置することになるウエルの面積をできるだけ大きくすることも有益である。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００９６】
例えば、ここでは、半導体装置として、マイクロコンピュータを例に説明したが、勿論、マイクロコンピュータに限定されるものではなく、ノイズ対策が必要な各種半導体製品に対して同様に適用可能である。
【符号の説明】
【００９７】
ＡＭＰ  アンプ回路
ＡＮＧＢＫ  アナログ回路部
ＡＲ  領域
ＢＤ  配線基板
ＢＧＲ  バンドギャップリファレンス回路
ＢＷ  ボンディングワイヤ
Ｃ  コンデンサ
ＣＣ，ＣＣ’  オンチップコンデンサ
ＣＥ  外付けコンデンサ
ＣＥＬ  セル
ＣＨＰ  半導体チップ
ＣＫＢＫ  クロック生成回路部
ＣＰ  容量
ＣＰＵ  プロセッサ回路
ＣＲＢＫ  コア回路部
ＣＳ  電流源
ＣＴ  コンタクト層
Ｄ  寄生ダイオード
ＤＦ  拡散層
ＥＳＤＢ  保護回路
Ｇ  層
ＧＬ  ゲート配線
ＧＯＸ  ゲート絶縁膜
ＧＴ  ゲート層
ＩＣＰ  ＩＣパッケージ
ＩＯＢ  入出力バッファ回路
ＩＯＢＫ  外部入出力領域
ＩＳ，ＩＳＬ  絶縁膜
ＬＮＶＤ  電源電圧配線
ＬＮＶＳ  基準電源電圧配線
ＬＷＮ  下部電極
Ｍ  メタル配線層
ＭＧＬ  メタルゲート配線
ＭＬ  メタル配線
ＭＬＧＢ  分岐用基準電源電圧配線
ＭＬＧＣＭ  メイン基準電源電圧配線
ＭＬＧＣＳ  サブ基準電源電圧配線
ＭＬＧＰ  基準電源電圧配線
ＭＬＧＰＭ  パッド側基準電源電圧配線
ＭＬＶＢ  分岐用電源電圧配線
ＭＬＶＣＭ  メイン電源電圧配線
ＭＬＶＣＳ  サブ電源電圧配線
ＭＬＶＰ  電源電圧配線
ＭＬＶＰＭ  パッド側電源電圧配線
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
Ｎ  ノード
ＮＳ  電源ノイズ
ＰＤ  パッド
ＰＥＲＩ  各種周辺回路
ＰＫＧ  パッケージ
ＰＮ  外部端子
ＰＳＬ  ポリシリコン層
Ｒ，Ｒ’  抵抗
ＲＡＭ  揮発性メモリ
ＲＯＭ  不揮発性メモリ
ＲＶ  可変抵抗
ＳＣ  シリサイド層
ＳＴＩ  素子分離用絶縁膜
ＳＵＢ  半導体基板
ＵＰＮ  上部電極
ＶＣＣ  電源電圧
ＶＤＤ  内部電源電圧
ＶＲＥＦＧ  参照電圧生成回路
ＶＲＥＧ  電源レギュレータ回路
ＶＳＳ  基準電源電圧
Ｖｒｅｆ  参照電圧
ＷＥＬ  ウエル
【図１】
2015083289.tif 000003
【図２】
2015083289.tif 000004
【図３】
2015083289.tif 000005
【図４】
2015083289.tif 000006
【図５】
2015083289.tif 000007
【図６】
2015083289.tif 000008
【図７】
2015083289.tif 000009
【図１２】
2015083289.tif 000010
【図１３】
2015083289.tif 000011
【図２０】
2015083289.tif 000012
【図８】
2015083289.tif 000013
【図９】
2015083289.tif 000014
【図１０】
2015083289.tif 000015
【図１１】
2015083289.tif 000016
【図１４】
2015083289.tif 000017
【図１５】
2015083289.tif 000018
【図１６】
2015083289.tif 000019
【図１７】
2015083289.tif 000020
【図１８】
2015083289.tif 000021
【図１９】
2015083289.tif 000022
【国際調査報告】
2015083289.tif 000023
2015083289.tif 000024
2015083289.tif 000025
2015083289.tif 000026