(57)【要約】  画像表示装置（１００）は、変換用アナログ信号発生部（１０１）を備える。ヒストグラム値出力部（２０６ａ，２０６ｂ）は、１ラインの各画素の画像データが有するヒストグラム値データを出力する。累積加算器（２１０ａ，２１０ｂ）は、ヒストグラム値データを累積加算する。累積加算値は、複数のアナログスイッチ（１０７1〜１０７n）のうちオフされたアナログスイッチ数を示す。ランプ信号データ生成部（２１３）は、オフされたアナログスイッチ数の大小に起因する負荷変動によって、ランプ信号の電圧変動を抑圧するように、累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成する。ＤＡ変換部（２１４）は、ランプ信号データをアナログ信号のランプ信号に変換して、複数のアナログスイッチ（１０７1〜１０７n）に供給する。
2015040971.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、
前記複数のゲート線に順次に画素選択信号を供給して、前記画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動部と、
前記複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、
表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持部と、
各水平走査期間の最初の時点で黒レベルと白レベルとのいずれか一方のレベルから開始し、各水平走査期間の終了直前の時点で他方のレベルに達するような、時間の経過とともにレベルが変化する傾斜を有し、かつ、前記傾斜が前記複数のアナログスイッチのうちオフとされたアナログスイッチの数に対応して可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、前記ランプ信号を前記複数のアナログスイッチに共通に供給し、前記１ライン分の各画素の画像データを前記ランプ信号に同期させて前記保持部に供給する変換用アナログ信号発生部と、
水平走査期間ごとに、水平走査期間の開始時に前記複数のアナログスイッチを同時にオンに制御して前記複数のアナログスイッチを介して前記複数のデータ線に前記ランプ信号を供給し、前記保持部で保持された前記１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値と最大の階調値とうちの一方から他方まで順次に変化する第１のカウンタ値とを画素単位で比較し、比較結果が一致を示したときに前記複数のアナログスイッチのうち一致を示した画素に対応して設けられたアナログスイッチのみを次の水平走査期間の開始時までオフに制御し、オフに制御された前記アナログスイッチに接続された前記データ線を介して、前記画素に、オフに制御される直前の前記ランプ信号の電位をサンプルホールドさせて画像表示させる制御部と、
を備え、
前記変換用アナログ信号発生部は、
水平走査期間ごとに、前記１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部と、
前記ヒストグラム値データを累積加算して、前記複数のアナログスイッチのうちオフされたアナログスイッチ数を示す累積加算値を算出する累積加算器と、
前記オフされたアナログスイッチ数の大小に起因する負荷変動によって、前記ランプ信号の電圧変動を抑圧するように、前記累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成部と、
前記ランプ信号データをアナログ信号の前記ランプ信号に変換して、前記複数のアナログスイッチに供給するＤＡ変換部と、
前記ＤＡ変換部から出力される前記ランプ信号に同期して、前記１ラインの各画素の画像データを遅延して前記保持部に供給する遅延部と、
を有することを特徴とする画像表示装置。
【請求項２】
前記ランプ信号データ生成部は、
前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
前記カウンタが発生した前記第２のカウンタ値と、前記累積加算器が算出した前記累積加算値とがアドレスとして入力され、前記ランプ信号データを出力するデータ生成器と、
を有することを特徴とする請求項１記載の画像表示装置。
【請求項３】
前記データ生成器は、前記ランプ信号データとして、前記表示用デジタル映像信号のデガンマを実施する非線形の傾斜特性を示すランプ信号データを出力することを特徴とする請求項２記載の画像表示装置。
【請求項４】
前記ランプ信号データ生成部は、
前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
前記複数のアナログスイッチの総数をｎ、前記複数のアナログスイッチのうち、所定のタイミングでオフとされたアナログスイッチ数をｓ（ただし、０≦ｓ≦ｎ）、前記ＤＡ変換部内のバッファの出力インピーダンスをＺ0、前記アナログスイッチ１個当たりの入力インピーダンスをＺ1としたとき、Ｚ1／｛（ｎ−ｓ）Ｚ0＋Ｚ1｝で表される負荷変動率を補正するための負荷変動補正データを生成する負荷変動補正データ生成部と、
前記カウンタが発生した前記第２のカウンタ値と、前記負荷変動補正データ生成部が生成した前記負荷変動補正データとを乗算して、乗算結果を前記ランプ信号データとして出力する乗算器と、
を有することを特徴とする請求項１記載の画像表示装置。
【請求項５】
前記ランプ信号データ生成部は、
前記表示用デジタル映像信号の水平同期信号によりリセットされ、所定周波数のクロックをカウントして、前記第１のカウンタ値と同期した第２のカウンタ値を発生するカウンタと、
前記複数のアナログスイッチの総数をｎ、前記複数のアナログスイッチのうち、所定のタイミングでオフとされたアナログスイッチ数をｓ（ただし、０≦ｓ≦ｎ）、前記ＤＡ変換部内のバッファの出力インピーダンスをＺ0、前記アナログスイッチ１個当たりの入力インピーダンスをＺ1としたとき、Ｚ1／｛（ｎ−ｓ）Ｚ0＋Ｚ1｝で表される負荷変動率を補正するための負荷変動補正データを生成する負荷変動補正データ生成部と、
前記カウンタが発生した前記第２のカウンタ値がアドレスとして入力され、前記アドレスに応じて、前記表示用デジタル映像信号のデガンマの実施、または、前記画素が有する液晶素子の電圧−透過率特性を補正するための補正データを生成するデータ生成器と、
前記データ生成器が生成した前記補正データと前記負荷変動補正データを乗算して、乗算結果を前記ランプ信号データとして出力する乗算器と、
を有することを特徴とする請求項１記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、デジタル映像信号をランプ信号などを使ってデジタル−アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で表示素子を駆動して画像表示を行う画像表示装置に関する。
【背景技術】
【０００２】
近年、画像表示装置として液晶を用いた表示パネル装置（液晶表示装置）の躍進が著しい。液晶表示装置は、ビデオカメラのビューファインダや液晶表示パネル、自動車用のテレビや、ナビゲーションシステムの表示パネル、ノート型パソコンのディスプレイ等に広く使われている。【０００３】
液晶表示装置は、本来アナログ映像信号を表示する装置である。高精細度、高画質の液晶表示装置の駆動回路は、非常に大規模で、多数のチップを必要とし、かつ精度の高い回路が必要とされる。表示パネルのコストの制約は、表示画質を決定する大きな要素の一つとなっている。【０００４】
近年、周辺回路のデジタル化が進み、それに伴い、映像信号としてデジタルデータを液晶素子に入力するのがシステム全体として好都合である。そこで、表示パネルのコストの制約を満足するためにも、回路規模を増大させずに高画質化を実現するために、デジタル映像信号をアナログ映像信号に変換するＤＡ変換回路を備える画像表示装置が提案されている（特許文献１参照）。【０００５】
特許文献１記載の従来の画像表示装置では、１ラインの画素数に等しい数のビデオスイッチ（アナログスイッチ）を各水平走査期間の初めで同時にすべてオンとし、黒から白までの全映像信号の成分を持った単純な１水平走査期間周期のランプ信号を、アナログスイッチを介してデータ線に供給する。【０００６】
カウンタが所定周波数のクロックでカウントし、１水平走査期間内で最小値から最大値まで順次変化するカウンタ値を出力する。【０００７】
コンパレータは、１水平走査期間内で表示される映像信号の各画素のデジタルデータとカウンタのカウンタ値とを画素単位で比較して、一致パルスを出力する。コンパレータに対応して設けられたアナログスイッチは、一致パルスによって、一致パルス出力時点以降継続してオフとされる。【０００８】
アナログスイッチのオフ時点直前のランプ信号のレベルがサンプルホールドされて、画素に供給される。これによって、デジタルデータの映像信号がアナログ映像信号へと変換される。【０００９】
特許文献１記載の液晶表示装置は、基準となるランプ信号に基づいて、デジタルデータに応じた所定の電圧をサンプルホールドする方式である。【００１０】
特許文献１記載の液晶表示装置は、回路規模を増大させずに高画質化を実現できるという利点を有する。【００１１】
しかしながら、表示する絵柄によっては複数の画素で同時に同じ電圧をサンプルホールドしたり、あるいは、全くサンプルホールドされない電圧があったりして、ランプ信号に対する負荷状態が大きく変化することが多い。よって、負荷状態の変化によって、表示画像にストリーキングと称される階調劣化を発生させてしまうという課題がある。【００１２】
図１５Ａ，図１５Ｂは、元画像と階調劣化が生じた表示画像の一例を示す。図１５Ａに示す元画像は、黒背景であるイメージ１ａ上に５０%グレー階調のボックス（イメージ２ａ）と、イメージ２ａと同一階調であり、かつ、水平方向に長いボックス（イメージ３ａ）とが配置された画像である。図１５Ａにおいては、５０％グレー階調であるイメージ２ａ及び３ａを白で表現している。【００１３】
この元画像を液晶表示装置で表示すると、図１５Ｂに示すような画像が表示される。図１５Ｂに示す表示画像は、黒背景であるイメージ１ｂ上にグレー階調のボックス（イメージ２ｂ）と、イメージ２ｂと本来同一階調であるにもかかわらず、若干明るさが暗い水平方向に長いボックス（イメージ３ｂ）とが配置された画像となる。【００１４】
表示画像が図１５Ｂのようになるのは、イメージ３ｂの方がイメージ２ｂよりもグレー階調の水平方向の幅が広いため、１水平走査期間で同時にオフになっているアナログスイッチの数が少ないためである。【００１５】
その原因を図１６及び図１７を用いて説明する。図１６は、特許文献１記載の液晶表示装置の要部の一例の等価回路図を示す。図１６において、変換用アナログ信号発生回路の出力等価回路１６１は、デジタルデータのランプ信号データをアナログ信号のランプ信号に変換するＤＡ変換器の内部のバッファとその出力インピーダンスＺ0を示す。変換用アナログ信号発生回路の出力側にはｎ個のアナログスイッチが並列に接続されている。【００１６】
ここで、ｎ個のアナログスイッチは画面水平方向の画素数に対応しており、各水平走査期間の始めにすべてオンとされる。【００１７】
デジタル映像信号の各画素値と１水平走査期間内で最小値から最大値までカウントアップするｎ個のカウンタ（図示せず）のカウンタ値とが比較される。カウンタは、両者が一致したときに一致パルスを出力する。一致パルスによって、カウンタ値が一致したカウンタに対応した画素位置のアナログスイッチが次の水平走査期間の始めまでの期間オフとされる。【００１８】
アナログスイッチは、１水平走査期間の最初に最小階調値から開始して１水平走査期間の終了直前に最大階調値に達するレベルのランプ信号をオフ時にサンプリングし、サンプリングしたランプ信号電圧を、対応する画素回路に出力する。【００１９】
図１６において、各アナログスイッチの等価回路１６２は、１個のアナログスイッチと入力インピーダンスＺ1との直列回路で表される。Ｖ0はデジタルデータのランプ信号データからアナログ信号のランプ信号を生成するＤＡ変換器内のバッファの出力電圧、Ｖ1はＤＡ変換器から出力されてｎ個のアナログスイッチへ共通に供給されるアナログのランプ信号の入力電圧である。【００２０】
ここで、あるタイミングで同時にオフになっているアナログスイッチの数をｓ個としたときのアナログスイッチの入力電圧Ｖ1（ｓ）は次の式（１）で表せる。式（１）において、０≦ｓ≦ｎである。
Ｖ1（ｓ）＝［Ｚ1／｛（ｎ−ｓ）Ｚ0＋Ｚ1｝］Ｖ0    …（１）【００２１】
図１５Ｂに示す黒い背景（イメージ１ｂ）はＶ0＝０であるので、式（１）によれば、アナログスイッチの入力電圧Ｖ1は０ボルトである。【００２２】
Ｚ0＝１、Ｚ1＝１００、ｎ＝２５６とし、図１５Ｂに示す５０%グレー階調のイメージ２ｂの水平幅を６４画素、５０%グレー階調のイメージ３ｂの水平幅を１２８画素とする。このとき、イメージ２ｂ表示時に同時にオフとされるアナログスイッチ数ｓは１９２（＝２５６−６４）、イメージ３ｂの表示時に同時にオフとされるアナログスイッチ数ｓは１２８（＝２５６−１２８）となる。
オフとされるアナログスイッチ数ｓをアナログスイッチオフ数ｓと称する場合がある。【００２３】
５０％グレーの画像のときの本来のバッファ出力電圧Ｖ0は０.５であるとする。【００２４】
このとき、式（１）から、イメージ２ｂの表示時のアナログスイッチの入力電圧Ｖ1(192)は０.３０５、イメージ３ｂの表示時のアナログスイッチの入力電圧Ｖ1(128)は０.２１９である。【００２５】
従って、本来同一階調で表示されるべきイメージ２ｂとイメージ３ｂとは、水平方向のグレー階調のイメージの水平幅が互いに異なることから同時にオフとされるアナログスイッチ数ｓが異なり、その結果、上記のように階調差が生じる。【００２６】
また、イメージ２ｂ及び３ｂのいずれの表示も、入力電圧Ｖ1は０.５（５０％）となるべきであるが、低い階調表示となることが分かる。【００２７】
以上から、１ライン表示期間（１水平走査期間）におけるアナログスイッチオフ数ｓに応じてバッファ負荷が変動し、階調劣化が生じることが分かる。【００２８】
図１７は、アナログスイッチオフ数ｓに対する入力電圧Ｖ1（ｓ）の変化を示すグラフを示す。図１７に示すグラフは、Ｖ0＝０.５、Ｚ0＝１、Ｚ1＝１００のときのグラフである。このグラフから、アナログスイッチオフ数ｓが多くなるほど、アナログスイッチの入力電圧Ｖ1（ｓ）は、表示すべき本来の階調を示す値となっていくことが分かる。【００２９】
上記の課題を解決するために、特許文献２記載の画像表示装置は、次のように構成されている。特許文献２記載の画像表示装置には、画素部の一画素列に対応した数のダミー画素を設けられている。ダミー画素が接続されている１本の信号線には、ランプ信号線を介して供給されるランプ信号による上記信号線の寄生容量の充電電流が流される。【００３０】
画像表示装置は、充電電流を検出する少なくとも１つの電流検出部と、複数のアナログスイッチ（ビデオスイッチ）とランプ信号線との各接続点にそれぞれ一端が接続された配線を備える。画像表示装置は、その配線に、電流検出部により検出された充電電流を流す複数のダミー負荷を備える。【００３１】
特許文献２記載の画像表示装置では、オフになったアナログスイッチに接続されたデータ線に流れていた充電電流と同じ値の電流を、オフになったアナログスイッチに対応したダミー負荷に流すことで、ランプ信号線の電流変化を精度よく補償することができる。その結果、特許文献２記載の画像表示装置では、ランプ信号線の電圧変動を精度よく抑圧することができる。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開平６−１７８２３８号公報
【特許文献２】特開２０１１−５３６４４号公報
【発明の概要】
【００３３】
しかしながら、特許文献２に記載の液晶表示装置では、液晶素子にダミー画素を設ける必要がある。ダミー画素を設けると、液晶表示素子の内部回路部の増大が画素の高密度化を妨げるばかりでなく、回路増大に伴う歩留まり低下、さらにはコストアップとなる課題がある。
【００３４】
それに加えて、ダミー画素のばらつきによっては精度よく階調劣化を抑制することができない。液晶表示素子を一旦設計した後では、ダミー画素のばらつきを抑制することもできないため、階調性に優れた高画質表示ができない可能性がある。
【００３５】
実施形態は、ダミー画素を設けることなく階調劣化（波形妨害）を抑制でき、階調性に優れた高画質表示が可能な画像表示装置を提供することを目的とする。
【００３６】
実施形態の一態様によれば、複数のデータ線と複数のゲート線とが交差する交差部にそれぞれ配列された複数の画素からなる画素部と、前記複数のゲート線に順次に画素選択信号を供給して、前記画素部の各画素を１ラインの画素単位で順次に選択する垂直方向駆動部と、前記複数のデータ線に１対１に対応してそれぞれ接続された複数のアナログスイッチと、表示用デジタル映像信号における１ライン分の各画素の画像データを保持する保持部と、各水平走査期間の最初の時点で黒レベルと白レベルとのいずれか一方のレベルから開始し、各水平走査期間の終了直前の時点で他方のレベルに達するような、時間の経過とともにレベルが変化する傾斜を有し、かつ、前記傾斜が前記複数のアナログスイッチのうちオフとされたアナログスイッチの数に対応して可変制御されて非線形の傾斜を示す傾斜波であるランプ信号を生成し、前記ランプ信号を前記複数のアナログスイッチに共通に供給し、前記１ライン分の各画素の画像データを前記ランプ信号に同期させて前記保持部に供給する変換用アナログ信号発生部と、水平走査期間ごとに、水平走査期間の開始時に前記複数のアナログスイッチを同時にオンに制御して前記複数のアナログスイッチを介して前記複数のデータ線に前記ランプ信号を供給し、前記保持部で保持された前記１ライン分の各画素の画像データと、１水平走査期間内で最小の階調値と最大の階調値とうちの一方から他方まで順次に変化する第１のカウンタ値とを画素単位で比較し、比較結果が一致を示したときに前記複数のアナログスイッチのうち一致を示した画素に対応して設けられたアナログスイッチのみを次の水平走査期間の開始時までオフに制御し、オフに制御された前記アナログスイッチに接続された前記データ線を介して、前記画素に、オフに制御される直前の前記ランプ信号の電位をサンプルホールドさせて画像表示させる制御部とを備え、前記変換用アナログ信号発生部は、水平走査期間ごとに、前記１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部と、前記ヒストグラム値データを累積加算して、前記複数のアナログスイッチのうちオフされたアナログスイッチ数を示す累積加算値を算出する累積加算器と、前記オフされたアナログスイッチ数の大小に起因する負荷変動によって、前記ランプ信号の電圧変動を抑圧するように、前記累積加算値に応じて傾斜の程度が可変制御された非線形の傾斜を示すランプ信号データを生成するランプ信号データ生成部と、前記ランプ信号データをアナログ信号の前記ランプ信号に変換して、前記複数のアナログスイッチに供給するＤＡ変換部と、前記ＤＡ変換部から出力される前記ランプ信号に同期して、前記１ラインの各画素の画像データを遅延して前記保持部に供給する遅延部とを有することを特徴とする画像表示装置が提供される。
【００３７】
実施形態の画像表示装置によれば、ダミー画素を設けることなく階調劣化（波形妨害）を抑制でき、階調性に優れた高画質表示が可能となる。
【図面の簡単な説明】
【００３８】
【図１Ａ】図１Ａは、一実施の形態の画像表示装置を示すブロック図である。
【図１Ｂ】図１Ｂは、画素の一例の構成図である。
【図２】図２は、一実施の形態の画像表示装置の概略動作を説明するためのタイミングチャートである。
【図３】図３は、図１Ａ中の変換用アナログ信号発生部の具体的な構成例を示すブロック図である
【図４】図４は、図３に示す変換用アナログ信号発生部の概略動作を説明するためのタイミングチャートである。
【図５】図５は、図３中のヒストグラムメモリ及び累積加算器の動作を説明するためのタイミングチャートである。
【図６】図６は、奇数ラインの画像データ入力期間における入力画像データの階調とヒストグラム値と累積加算値とを示す図である。
【図７】図７は、負荷変動率とアナログスイッチオフ数との関係の一例を示す図である。
【図８】図８は、負荷変動補正データとアナログスイッチオフ数との関係の一例を示す図である。
【図９】図９は、一実施の形態の画像表示装置の表示画像の一例を示す図である。
【図１０Ａ】図１０Ａは、図９に示す表示画像におけるイメージ１Ｃの負荷変動率を示す図である。
【図１０Ｂ】図１０Ｂは、図９に示す表示画像におけるイメージ２Ｃの負荷変動率を示す図である。
【図１０Ｃ】図１０Ｃは、図９に示す表示画像におけるイメージ３Ｃの負荷変動率を示す図である。
【図１１Ａ】図１１Ａは、図９に示す表示画像におけるイメージ１Ｃを表示するときのランプ信号データを示す図である。
【図１１Ｂ】図１１Ｂは、図９に示す表示画像におけるイメージ２Ｃを表示するときのランプ信号データを示す図である。
【図１１Ｃ】図１１Ｃは、図９に示す表示画像におけるイメージ３Ｃを表示するときのランプ信号データを示す図である。
【図１２】図１２は、図３中のランプ信号データ生成部の第１構成例を示すブロック図である。
【図１３】図１３は、図３中のランプ信号データ生成部の第２構成例を示すブロック図である。
【図１４】図１４は、図３中のランプ信号データ生成部の第３構成例を示すブロック図である。
【図１５Ａ】図１５Ａは、従来の画像表示装置に表示する元画像の一例を示す図である。
【図１５Ｂ】図１５Ｂは、図１５Ａに示す元画像を従来の画像表示装置に表示した表示画像を示す図である。
【図１６】図１６は、変換用アナログ信号発生回路の出力部とアナログスイッチの等価回路の一例を示す図である。
【図１７】図１７は、従来の画像表示装置におけるアナログスイッチオフ数とアナログスイッチの入力電圧対との関係の一例を示す図である。
【発明を実施するための形態】
【００３９】
一実施の形態について図面を参照して説明する。図１Ａは一実施の形態の画像表示装置を示すブロック図、図１Ｂは画素の一例を示す構成図である。
【００４０】
本実施の形態の画像表示装置１００は、反射型液晶プロジェクタなどに用いる液晶表示装置である。
【００４１】
画像表示装置１００は、変換用アナログ信号発生部１０１、駆動パルス生成部１０２、シフトレジスタ回路１０３、１ラインラッチ回路１０４、階調カウンタ１０５、コンパレータ１０６1〜１０６n、アナログスイッチ１０７1〜１０７n、画素部１０８、垂直駆動回路１０９を備える。
【００４２】
変換用アナログ信号発生部１０１には、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。
【００４３】
変換用アナログ信号発生部１０１は、後述する所定の処理を施して、互いに同期した表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを発生する。
【００４４】
表示用デジタル映像信号ＳＶＤはシフトレジスタ回路１０３に供給され、ランプ信号ＶＲＥＦはランプ信号線Ｌｓを介してアナログスイッチ１０７1〜１０７nの入力端子に供給される。
【００４５】
ランプ信号ＶＲＥＦは、黒レベル及び白レベルのうち一方のレベルから開始して１水平走査期間の終了時点直前には他方のレベルに達するように１水平走査期間周期でレベルが漸次変化する傾斜波である。
【００４６】
駆動パルス生成部１０２には、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。駆動パルス生成部１０２は、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとに同期した駆動信号を生成し、垂直駆動回路１０９に供給する。
【００４７】
シフトレジスタ回路１０３は、供給される表示用デジタル映像信号ＳＶＤを画素単位で順次シフトする。１ラインラッチ回路１０４は、シフトレジスタ回路１０３から並列に出力されるデジタル映像信号（以下、画素データともいう）を、１ライン単位で一時保持する。
【００４８】
シフトレジスタ回路１０３及び１ラインラッチ回路１０４は、表示用デジタル映像信号ＳＶＤにおける１ライン分の各画素の画像データを保持する保持部を構成している。
【００４９】
階調カウンタ１０５は、デジタル映像信号ＩＤの同期信号に同期した所定周波数のクロックＣＫをカウントし、１ライン周期で一巡し、かつ、表示階調の最小値から最大値まで変化するカウンタ値ＱＤ（基準階調データ）を出力する。
【００５０】
ｎ個のコンパレータ１０６1〜１０６nは、画素部１０８の水平方向のｎ個の画素ごとに対応して設けられており、階調カウンタ１０５のカウンタ値ＱＤと、１ラインラッチ回路１０４からの１ラインのｎ個の画素データとを比較し、両者が一致したときに一致パルスを出力する。
【００５１】
アナログスイッチ１０７1〜１０７nは、コンパレータ１０６1〜１０６n、及び、画素部１０８の水平方向のｎ個の画素ごとにそれぞれ対応して設けられている。アナログスイッチ１０７1〜１０７nは、水平走査期間ごとに、水平走査期間の開始時に同時にオンに制御され、ランプ信号ＶＲＥＦを、データ線Ｄ1〜Ｄnを介して、対応して設けられた、画素部１０８の垂直方向のｍ個の画素に供給する。
【００５２】
画素部１０８は、画面水平方向の画素数ｎ個、画面垂直方向の画素数ｍ個（すなわち、ｍ行ｎ列）の２次元マトリクス状に配置された画素から構成されている。
【００５３】
画素部１０８は、同じ垂直方向のｍ個の画素単位でｎ本のデータ線Ｄ1〜Ｄnに別々に接続されており、また、同じ水平方向のｎ個の画素単位でｍ本のゲート線Ｇ1〜Ｇmに別々に接続されている。
【００５４】
すなわち、画素部１０８は、ｎ本のデータ線Ｄ1〜Ｄnとｍ本のゲート線Ｇ1〜Ｇmとが交差する各交差部にそれぞれ設けられた、ｎ×ｍ個の画素からなる。
【００５５】
各画素としては、例えば図１Ｂに示す構成の画素１１０を用いることができる。図１Ｂにおいて、画素１１０はデータ線Ｄとゲート線Ｇとが交差する交差部に設けられた、画素選択トランジスタＱ、信号保持容量Ｃｓ、液晶素子１１１から構成されている。
【００５６】
データ線Ｄとは、図１Ａのデータ線Ｄ1〜Ｄnのうちの任意の１本であり、ゲート線Ｇとは、図１Ａのゲート線Ｇ1〜Ｇmのうちの任意の１本である。
【００５７】
画素選択トランジスタＱは、ゲートがゲート線Ｇに接続され、ドレインがデータ線Ｄに接続され、ソースが信号保持容量Ｃｓの非接地側端子と液晶素子１１１の画素駆動電極ＰＥとに接続されている。
【００５８】
画素１１０は、ゲート線Ｇを介して入力される画素選択信号（ゲート信号）により画素選択トランジスタＱがオンされて選択される。画素１１０には、アナログスイッチ１０７1〜１０７nのうち対応して設けられた１個のアナログスイッチに接続されたデータ線Ｄを介してランプ信号が入力される。
【００５９】
画素１１０は、アナログスイッチがオフされた時点でサンプリングされたランプ信号（すなわち、ＤＡ変換されたアナログ映像信号）を、画素選択トランジスタＱを介して信号保持容量Ｃｓに書き込み保持した後、液晶素子１１１の画素駆動電極ＰＥに印加するよう構成されている。
【００６０】
表示素子の一例としての液晶素子１１１は、互いに対向して配置された画素駆動電極ＰＥと、共通電圧Ｖcomが印加される共通電極（透明電極）ＣＥとの間に液晶層ＬＣＭが挟持された構造を有する。
【００６１】
液晶素子１１１は、画素駆動電極ＰＥをアナログ映像信号電圧（ここでは、サンプリングされたランプ信号電圧）に応じた電圧で駆動することで液晶層ＬＣＭの光透過率を制御し、映像を表示する。
【００６２】
垂直駆動回路１０９は垂直方向駆動部を構成しており、駆動信号が入力される。垂直駆動回路１０９は、ｍ本のゲート線Ｇ1〜Ｇmに、水平同期信号ＨＤに同期した１水平走査期間（１Ｈ）単位で１本ずつ順次に画素選択信号を供給して、画素部１０８の同じ水平方向のｎ個の画素を同時に選択することを繰り返す。これによって、垂直駆動回路１０９は、１フレーム期間で全画素を選択する。
【００６３】
次に、図１Ａに示す画像表示装置１００の概略動作について図２のタイミングチャートを参照して説明する。
【００６４】
変換用アナログ信号発生部１０１は、図２の（ａ）に示す水平同期信号ＨＤに同期した、図２の（ｂ）に示す複数ビットの画素データが時系列的に合成された表示用デジタル映像信号ＳＶＤと、図２の（ｉ）に示す１水平走査期間周期のランプ信号ＶＲＥＦとを発生する。
【００６５】
シフトレジスタ回路１０３は、入力された表示用デジタル映像信号ＳＶＤを図２の（ｃ）に示すシフトクロックＳＣＬＫに基づいてシフトして１ライン分ずつ順次展開する。
【００６６】
１ラインラッチ回路１０４は、シフトレジスタ回路１０３で１ライン分の表示用デジタル映像信号ＳＶＤの展開が終了した時点で、シフトレジスタ回路１０３から並列に出力される１ライン分のｎ個の画素データを、図２の（ｄ）に模式的に示すように一時保持する。１ラインラッチ回路１０４は、画素データを保持した後、コンパレータ１０６1〜１０６nの第１のデータ入力端子に供給する。
【００６７】
階調カウンタ１０５は、図２の（ｅ）に示すクロックＣＫをカウントして、図２の（ｆ）に示すように、複数の階調値が水平走査期間内で最小値から最大値まで順次に変化するカウント値ＱＤを水平走査期間ごとに出力する。階調カウンタ１０５は、カウント値ＱＤをコンパレータ１０６1〜１０６nの第２のデータ入力端子に共通に供給する。
【００６８】
コンパレータ１０６1〜１０６nは、第１のデータ入力端子に画素単位に供給される画素データと、第２のデータ入力端子に共通に供給されるカウント値ＱＤとを互いに独立して比較し、両者が一致したときに一致パルスを出力する。
【００６９】
コンパレータ１０６1〜１０６nは、アナログスイッチ１０７1〜１０７nのうち、対応して設けられたアナログスイッチに、一致パルスを供給してオフとする。
階調カウンタ１０５及びコンパレータ１０６1〜１０６nは、アナログスイッチの制御部を構成している。
【００７０】
アナログスイッチ１０７1〜１０７nには、図２の（ｇ）に示すスイッチスタートパルスが入力され、各水平走査期間の開始時点ごとにすべて同時にオンとされる。
なお、スイッチスタートパルス、クロックＣＫ、シフトクロックＳＣＬＫ、ランプ信号ＶＲＥＦは、すべて水平同期信号ＨＤに同期している。
【００７１】
その後、アナログスイッチ１０７1〜１０７nは、コンパレータ１０６1〜１０６nのうち対応して設けられたコンパレータから出力された一致パルスによりオフとされる。
【００７２】
図２の（ｈ）は、アナログスイッチ１０７1〜１０７nのうちのある１つのアナログスイッチの開閉タイミングを示しており、ハイレベルはオン期間、ローレベルはオフ期間を模式的に示している。
【００７３】
すなわち、図２の（ｈ）は、ハイレベルからローレベルに変化した時点で、当該アナログスイッチが一致パルスを受けてオフとなったことを示している。
【００７４】
ここでは、図２の（ｈ）に開閉タイミングが示されているアナログスイッチは、そのアナログスイッチが設けられた画素列に対応した１画素の階調値が、ある１ラインではカウント値ＱＤがｊのときにオフとされ、次の１ラインではカウント値ＱＤがｋのときにオフとされる。
【００７５】
アナログスイッチ１０７1〜１０７nに接続されたデータ線の電位は、アナログスイッチ１０７1〜１０７nのオン期間中は入力されるランプ信号ＶＲＥＦに応じて徐々に高くなっていく。
【００７６】
アナログスイッチがオフとなった時点以降、次の水平走査期間の開始まではオフ状態が継続されるため、データ線にはアナログスイッチがオフとなる直前の図２の（ｉ）に白丸で示すランプ信号ＶＲＥＦの電位がサンプリング保持される。
【００７７】
サンプリング保持された電位は、そのデータ線を介して接続された画素部１０８内の垂直方向に配列されたｍ個の画素のうち、そのときにゲート線Ｇ1〜Ｇmで選択されている１画素の信号保持容量Ｃｓに保持される。
【００７８】
このとき保持されたランプ信号ＶＲＥＦの電圧は、その画素のデジタル映像信号の画素値（階調レベル）に対応している。すなわち、入力された表示用デジタル映像信号ＳＶＤの画素データは、アナログ映像信号に変換されて画素の信号保持容量Ｃｓに蓄積される。
【００７９】
このようにして、各画素にはアナログスイッチ１０７1〜１０７nがオフになる直前の時点のランプ信号ＶＲＥＦの電圧が、それぞれの画素の信号保持容量Ｃｓで次のフレームまで保持されて、それぞれの画素の液晶素子が駆動される。
【００８０】
画像表示装置１００において、アナログスイッチ１０７1〜１０７nがオフになるタイミング、すなわちランプ信号の電圧をサンプリング保持するタイミングはそのときに表示しようとする映像信号の絵柄によって異なり、すべて同時の場合もあれば互いに異なる場合もある。
【００８１】
オフになる順序も固定されているわけではない。黒レベル（液晶層の光透過率ゼロ相当）から白レベル（液晶層の光透過率１００％相当）へ向かって漸次レベルが変化するランプ信号ＶＲＥＦを入力した場合であれば、黒側のレベルを表示しようとする画素に繋がるアナログスイッチから順にオフになる。絵柄によってその都度オフになる順番は異なる。
【００８２】
画像表示装置１００は、ランプ信号を用いたＤＡ変換方式の動作により直線性がよいなどの特長を有する。画像表示装置１００は、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号データ生成部の負荷変動に起因するランプ信号の電圧変動による階調劣化（波形妨害）を高精度に抑圧するために、変換用アナログ信号発生部１０１を設けている。
【００８３】
次に、変換用アナログ信号発生部１０１の構成及び動作について詳細に説明する。
【００８４】
図３は、変換用アナログ信号発生部１０１の具体的な構成例を示すブロック図、図４は、図３の概略動作説明用タイミングチャートを示す。なお、図４の（ａ）〜（ｄ）と（ｅ）〜（ｒ）とは便宜上、時間軸を変えて図示してある。
【００８５】
図３に示すように、変換用アナログ信号発生部１０１には、表示すべきデジタル映像信号ＩＤ、垂直同期信号ＶＤ、水平同期信号ＨＤ、クロックＣＬＫが入力される。
【００８６】
変換用アナログ信号発生部１０１は、奇数ラインランプ信号データ生成部２０１Ａ、偶数ラインランプ信号データ生成部２０１Ｂ、１ビットラインカウンタ２０２、アドレスカウンタ２０３、ＮＯＴ回路２０４、画像データセレクタ２１１、ヒストグラム値セレクタ２１２、ランプ信号データ生成部２１３、ＤＡ変換部２１４を有する。
【００８７】
変換用アナログ信号発生部１０１は、表示用デジタル映像信号ＳＶＤとランプ信号ＶＲＥＦとを生成して出力する。
【００８８】
奇数ラインランプ信号データ生成部２０１Ａは、奇数１ラインデータメモリ２０５ａ（以下、データメモリ２０５ａ）、奇数ラインヒストグラムメモリ２０６ａ（以下、ヒストグラムメモリ２０６ａ）、ＡＮＤ回路２０７ａ、加算器２０８ａ、スイッチ２０９ａ、奇数ライン累積加算器２１０ａを有する。
【００８９】
ヒストグラムメモリ２０６ａは、水平走査期間ごとに、奇数ラインの１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部である。
【００９０】
偶数ラインランプ信号データ生成部２０１Ｂは、奇数ラインランプ信号データ生成部２０１Ａと同様の構成である。
【００９１】
偶数ラインランプ信号データ生成部２０１Ｂは、偶数１ラインデータメモリ２０５ｂ（以下、データメモリ２０５ｂ）、偶数ラインヒストグラムメモリ２０６ｂ（以下、ヒストグラムメモリ２０６ｂ）、ＡＮＤ回路２０７ｂ、加算器２０８ｂ、スイッチ２０９ｂ、偶数ライン累積加算器２１０ｂを有する。
【００９２】
ヒストグラムメモリ２０６ｂは、水平走査期間ごとに、偶数ラインの１ラインの各画素の画像データが有する階調値のヒストグラム値を検出して、ヒストグラム値データを出力するヒストグラム値出力部である。
【００９３】
なお、データメモリ２０５ａ及び２０５ｂ、並びに、ヒストグラムメモリ２０６ａ及び２０６ｂは、書き込みと読み出しを独立に実行できるデュアルポートメモリである。
【００９４】
ここで、奇数ラインと偶数ラインとに処理を分けるのは、ヒストグラムを生成するのに１ラインの期間が必要であり、この期間はヒストグラムが確定していないためである。
【００９５】
すなわち、奇数ライン側処理及び偶数ライン側処理のうち一方の側の処理でヒストグラム値を生成している間は、もう一方の側の処理でヒストグラム値を読み出し、これを１ラインごとに交互に切り換えるためである。
【００９６】
データメモリ２０５ａ及び２０５ｂは、ヒストグラム生成で生じる１ライン分の時間遅延にタイミングを合わせるために用いられる。
【００９７】
１ビットラインカウンタ２０２には、図４の（ｂ）に示す垂直同期信号ＶＤと、図４の（ｃ）及び（ｇ）に示す水平同期信号ＨＤとが供給される。１ビットラインカウンタ２０２は、図４の（ａ）及び（ｅ）に示す入力デジタル映像信号の画像データＩＤが、奇数ライン画像データID(1)，ID(3)，…であるか、偶数ライン画像データID(2)，ID(4)，…であるかを示す判定信号LINEを生成する。
【００９８】
図４の（ｄ）及び（ｈ）に示すように、判定信号LINEは、一例として、画像データが奇数ラインの場合“１”、偶数ラインの場合“０”とする。
【００９９】
１ビットラインカウンタ２０２は、判定信号LINEをライトイネーブル信号として、データメモリ２０５ａ及びヒストグラムメモリ２０６ａの各ライトイネーブル端子WEに供給する。
【０１００】
ＮＯＴ回路２０４は判定信号LINEを極性反転し、極性反転した信号をライトイネーブル信号としてデータメモリ２０５ｂ及びヒストグラムメモリ２０６ｂの各ライトイネーブル端子WEに供給する。
【０１０１】
ＡＮＤ回路２０７ａは、判定信号LINEと水平同期信号ＨＤとを論理積演算して、ヒストグラムメモリ２０６ａ及び奇数ライン累積加算器２１０ａの各クリア端子CLRにクリア信号としてそれぞれ供給する。
【０１０２】
ＡＮＤ回路２０７ｂは、ＮＯＴ回路２０４で判定信号LINEを極性反転した信号と水平同期信号ＨＤとを論理積演算して、ヒストグラムメモリ２０６ｂ及び偶数ライン累積加算器２１０ｂの各クリア端子CLRにクリア信号としてそれぞれ供給する。
【０１０３】
アドレスカウンタ２０３は、水平同期信号ＨＤと図４の（ｆ）に示すクロックＣＬＫとから画像データＩＤに同期した、図４の（ｉ）に模式的に示すカウンタ値ＡＣを生成する。
【０１０４】
アドレスカウンタ２０３は、カウンタ値ＡＣをデータメモリ２０５ａ及び２０５ｂの各書き込みアドレス端子WADRSと読み出しアドレス端子RADRSにそれぞれ供給する。
【０１０５】
データメモリ２０５ａ及び２０５ｂは、ライトイネーブル信号が“１”のとき、端子WDATAに入力される画像データＩＤを書き込み、ライトイネーブル信号が“０”のとき、書き込まれている画像データを端子RDATAから読み出す。
【０１０６】
データメモリ２０５ａ及び２０５ｂには、前述したように互いに逆極性で、奇数ラインのとき“１”、偶数ラインのとき“０”であるライトイネーブル信号が供給される。
【０１０７】
よって、データメモリ２０５ａは、奇数１ラインの画像データを書き込み、その奇数１ラインの画像データを、図４の（ｊ）に模式的に示すように、次の偶数１ライン入力期間に読み出す。
【０１０８】
データメモリ２０５ｂは偶数１ラインの画像データを書き込み、その偶数ラインの画像データを、図４の（ｎ）に模式的に示すように、次の奇数１ライン入力期間に読み出す。
【０１０９】
画像データセレクタ２１１は、セレクト端子SELに供給される判定信号LINEが“０”のとき、端子Ａに供給されているデータメモリ２０５ａから読み出された奇数１ラインの画像データID_ODDを選択して出力する。
【０１１０】
画像データセレクタ２１１は、判定信号LINEが“１”のとき、端子Ｂに供給されているデータメモリ２０５ｂから読み出された偶数１ラインの画像データID_EVENを選択して出力する。
【０１１１】
これにより、画像データセレクタ２１１は、図４の（ｑ）に模式的に示すように、入力画像データＩＤの奇数１ライン入力期間は偶数１ラインの画像データを選択し、偶数１ライン入力期間は奇数１ラインの画像データを選択する。
【０１１２】
画像データセレクタ２１１は、選択した画像データを、表示用デジタル映像信号ＳＶＤとして、図１Ａのシフトレジスタ回路１０３に供給する。
【０１１３】
データメモリ２０５ａ及び２０５ｂと画像データセレクタ２１１からなる構成は１ライン遅延回路（遅延部）であって、奇数ラインと偶数ラインを選択的に出力する機能を有する。
【０１１４】
データメモリ２０５ａ及び２０５ｂと画像データセレクタ２１１よりなる遅延部は、ＤＡ変換部２１４から出力されるランプ信号ＶＲＥＦに同期して、１ラインの各画素の画像データを遅延して、シフトレジスタ回路１０３及び１ラインラッチ回路１０４よりなる保持部に供給する。
【０１１５】
ヒストグラムメモリ２０６ａは、データメモリ２０５ａが奇数１ラインの画像データの書き込み中の期間、１ライン分のヒストグラムを書き込む。ヒストグラムメモリ２０６ｂは、データメモリ２０５ｂが偶数１ラインの画像データ書き込み中の期間、１ライン分のヒストグラムを書き込む。
【０１１６】
加算器２０８ａ，２０８ｂは、ヒストグラムメモリ２０６ａ，２０６ｂの端子RDATAより出力された読み出しデータに“１”を加算して、端子WDATAに供給する。
【０１１７】
つまり、ヒストグラムメモリ２０６ａ及び２０６ｂは、入力画像データＩＤが書き込みアドレス端子WADRSに供給され、加算器２０８ａ，２０８ｂがヒストグラムメモリ２０６ａ，２０６ｂからの読み出しデータに“１”を加算した値をヒストグラムメモリ２０６ａ及び２０６ｂに書き込むことでヒストグラム値を生成する。
【０１１８】
ヒストグラムメモリ２０６ａ，２０６ｂからの読み出しデータは、書き込みアドレス端子WADRSに供給された入力画像データＩＤの画素の階調に対応したアドレスに記憶されていた値である。
【０１１９】
ヒストグラムメモリ２０６ａ及び２０６ｂは、クリア信号により１ライン書き込み開始前に、以前記憶した別ラインのヒストグラム値がすべてクリアされる。
【０１２０】
ヒストグラムメモリ２０６ａ及び２０６ｂの読み出しアドレス端子RADRSには、スイッチ２０９ａ，２０９ｂを介して互いに逆論理値の読み出しアドレス信号が供給され、書き込みを行わない各ラインで読み出し動作が行われる。
【０１２１】
奇数ライン累積加算器２１０ａは、ＡＮＤ回路２０７ａからの１水平走査期間（１Ｈ）周期の信号によりクリアされた後、ヒストグラムメモリ２０６ａの端子RDATAから１Ｈ内で順次に読み出される、図４の（ｋ）に模式的に示す奇数ラインの複数のヒストグラム値HISTD_ODDを累積加算する。
【０１２２】
奇数ライン累積加算器２１０ａは、図４の（ｍ）に模式的に示すように、算出した累積加算値HISTADD_ODDを出力する。
【０１２３】
偶数ライン累積加算器２１０ｂは、ＡＮＤ回路２０７ｂからの１Ｈ周期の信号によりクリアされた後、ヒストグラムメモリ２０６ｂの端子RDATAから１Ｈ内で順次に読み出される、図４の（ｏ）に模式的に示す偶数ラインの複数のヒストグラム値HISTD_EVENを累積加算する。
【０１２４】
偶数ライン累積加算器２１０ｂは、図４の（ｐ）に模式的に示すように、算出した累積加算値HISTADD_EVENを出力する。
【０１２５】
ヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“０”のとき、端子Ａに供給されている奇数ライン累積加算器２１０ａから読み出された図４の（ｍ）に示す奇数ラインの累積加算値HISTADD_ODDを選択して出力する。
【０１２６】
ヒストグラム値セレクタ２１２は、判定信号LINEが“１”のとき、端子Ｂに供給されている偶数ライン累積加算器２１０ｂから読み出された図４の（ｐ）に示す偶数ラインの累積加算値HISTADD_EVENを選択して出力する。
【０１２７】
これにより、ヒストグラム値セレクタ２１２は、図４の（ｒ）に模式的に示すように、画像データセレクタ２１１から出力されている１ラインの画像データと同じラインのヒストグラム値を示すヒストグラム値データHISTDを出力する。
【０１２８】
なお、図４の（ｒ）において、HISTD(1)で示すａ１，ｂ１，ｃ１，ｄ１，…は、奇数ライン画像データID(1)の各階調の出現頻度（ヒストグラム値）である。HISTD(2)で示すａ２，ｂ２，ｃ２，ｄ２，…は、偶数ライン画像データID(2)の各階調の出現頻度（ヒストグラム値）である。
【０１２９】
次に、ヒストグラムメモリ２０６ａ及び２０６ｂ、奇数ライン累積加算器２１０ａ及び偶数ライン累積加算器２１０ｂの動作を、図５のタイミングチャートを参照してさらに詳細に説明する。
【０１３０】
図５の（ａ）に示す入力画像データＩＤは、垂直同期信号（垂直リセット信号）ＶＤ、図５の（ｃ）に示す水平同期信号（水平リセット信号）ＨＤ、及び、図５の（ｂ）に示すクロックＣＬＫに同期している。
【０１３１】
図５の（ｄ）は、図３の１ビットラインカウンタ２０２より出力される判定信号LINEを示している。ここでは、判定信号LINEは、入力画像データＩＤが奇数ラインの画像データID(11)のとき“１”、偶数ラインの画像データID(12)のとき“０”である。
【０１３２】
アドレスカウンタ２０３は、図５の（ｅ）に示すように、一例として、１Ｈ期間内で“０”から“７”まで１ずつカウントアップしてカウンタ値ＡＣを出力する。アドレスカウンタ２０３は、１Ｈごとにカウントアップを繰り返す。ここでは、説明を簡単にするため、１Ｈ期間の画像データ数（水平画素数）を“８”としている。
【０１３３】
判定信号LINEが“１”である奇数ラインの画像データ入力期間では、ヒストグラムメモリ２０６ａは奇数ラインのヒストグラムを生成する。
【０１３４】
この期間では、ヒストグラムメモリ２０６ａの書き込みイネーブル端子WEには、図５の（ｈ）に示すように、判定信号LINE“１”がライトイネーブル信号として入力される。
【０１３５】
ヒストグラムメモリ２０６ａの読み出しアドレス端子RADRSには、端子“１”側に接続されたスイッチ２０９ａを介して、図５の（ｊ）に模式的に示すように、図５の（ａ）に示す奇数ラインの入力画像データID(11)が入力される。
【０１３６】
ヒストグラムメモリ２０６ａの書き込みアドレス端子WADRSには、図５の（ｉ）に模式的に示す入力画像データID(11)の画素値が書き込みアドレスとして入力される。ヒストグラムメモリ２０６ａは、入力画像データID(11)の画素値を書き込みアドレスとして、端子WDATAに供給される図５の（ｍ）に模式的に示す加算器２０８ａからのデータを書き込む。
【０１３７】
ヒストグラムメモリ２０６ａの端子RDATAから読み出されるデータは、図５の（ｋ）に示すように、データが読み出される以前に、書き込みアドレス端子WADRSに入力されたその書き込みアドレスが選択された回数を示す。
【０１３８】
よって、ヒストグラムメモリ２０６ａに書き込まれる書き込みデータは、端子RDATAから読み出された、書き込みアドレスが選択された回数を示すデータに加算器２０８ａで“１”を加算した値のデータである。
【０１３９】
すなわち、入力画像データID(11)の１ラインの８つの画素が、例えば図５の（ａ）に示すように、２，５，３，２，７，２，５，３の各画素値（階調）で順番に入力されるとき、ヒストグラムメモリ２０６ａは、それぞれの階調を示すアドレスを書き込みアドレス及び読み出しアドレスとして選択する。
【０１４０】
ヒストグラムメモリ２０６ａは、選択した書き込みアドレス及び読み出しアドレスの回数に“１”を加算した値を書き込む。
【０１４１】
ヒストグラムメモリ２０６ａのクリア端子CLRには、ＡＮＤ回路２０７ａより水平同期信号ＨＤがクリア信号として入力される。
【０１４２】
ヒストグラムメモリ２０６ａに書き込まれたアドレス０〜７の書き込みデータ値（ヒストグラム値）は、クリア信号によって、図５の（ｇ）に示すように、水平同期信号ＨＤの立ち上がりエッジですべて０にクリアされる。
【０１４３】
従って、ヒストグラムメモリ２０６ａにおけるアドレス０〜７の書き込みデータ値は、最初はすべて“０”である。
【０１４４】
図５の（ｋ）に示すように、最初から３つの入力画素値に対応した読み出しアドレス２，５，３からはデータ値“０”が読み出される。
【０１４５】
図５の（ｍ）に示すように、アドレス２，５，３のデータ値“０”に“１”が加算されて、ヒストグラムメモリ２０６ａには、アドレス２，５，３のデータ値“１”がそれぞれ書き込まれる。
【０１４６】
続く４番目の画素値に対応した読み出しアドレス２からは以前に書き込まれた“１”が読み出され、それに“１”を加算して“２”がアドレス２に上書きされる。
【０１４７】
以下、同様にして、１ラインの画素入力後には図５の（ｎ）に示すように、アドレス２の書き込みデータ値が“３”、アドレス３，５の各書き込みデータ値が“２”、アドレス７の書き込みデータ値が“１”で、それ以外のアドレス０，１，４，６は“０”となる。
【０１４８】
つまり、ヒストグラムメモリ２０６ａには、階調値をアドレスとし、アドレスに書き込まれたデータ値を階調の累計値とする、奇数ラインの８つの画素の階調ごとの累計値であるヒストグラム値HISTD_Qが記憶されることになる。
【０１４９】
このようにして、ヒストグラムメモリ２０６ａは、判定信号LINEが“１”であるとき、奇数ラインの入力画像データの各階調のヒストグラム値HISTD_ODDを生成する。
【０１５０】
続いて、判定信号LINEが“０”である偶数ラインの画像データ入力期間では、ヒストグラムメモリ２０６ａの上記の動作と同様の動作により、ヒストグラムメモリ２０６ｂは偶数ラインの入力画像データの各階調のヒストグラム値HISTD_EVENを生成する。
【０１５１】
これと同時に、ヒストグラムメモリ２０６ａは、“１”のライトイネーブル信号が供給されないので読み出し動作のみを行い、直前の奇数ラインの画像データ入力期間に記憶したヒストグラム値HISTD_ODDを用いて負荷変動を補正する。
【０１５２】
偶数ラインの画像データ入力期間では、スイッチ２０９ａが端子“０”側に切り換え接続される。よって、ヒストグラムメモリ２０６ａの端子RADRSには、図５の（ｊ）及び（ｆ）に示すように、図５の（ｅ）に示すカウンタ値ＡＣがスイッチ２０９ａを介して読み出しアドレスとして供給される。
【０１５３】
これにより、ヒストグラムメモリ２０６ａは、水平同期信号をリセットとし、１ずつインクリメントするカウンタ値ＡＣの値を読み出しアドレスとする。ヒストグラムメモリ２０６ａは、図５の（ｎ）に示す奇数ラインの画像データ入力期間に記憶したヒストグラム値HISTD_ODDを、図５の（ｋ）に示すように順次に出力する。
【０１５４】
ヒストグラム値HISTD_ODDは、アドレス２から読み出される階調値“２”が３、アドレス３，５からそれぞれ読み出される階調値“３”，“５”がそれぞれ２、アドレス７から読み出される階調値“７”が１で、それ以外の階調値“０”，“１”，“４”，“６”は０である。
【０１５５】
なお、ヒストグラム値は１ライン遅延しており、この期間に対応した奇数ラインの画像データも、データメモリ２０５ａから１ライン遅延されてID_ODDとして出力される。
【０１５６】
奇数ライン累積加算器２１０ａの端子INDATAには、ヒストグラムメモリ２０６ａから読み出された図５の（ｋ）に示す奇数ラインの階調のヒストグラム値HISTD_ODDが入力される。奇数ライン累積加算器２１０ａは、ヒストグラム値HISTD_ODDを累積加算し、図５の（ｏ）に示す累積加算値HISTADD_ODDを端子EXDATAから出力する。
【０１５７】
この累積加算値HISTADD_ODDは、その時点でオフされているアナログスイッチの数ｓを示している。
【０１５８】
以上説明した奇数ラインの画像データ入力期間における入力画像データID(11)の階調（データレベル）と、ヒストグラム値HISTD_ODDと、累積加算値HISTADD_ODDとをまとめると図６に示すとおりとなる。
【０１５９】
偶数ラインの画像データ入力期間においては、偶数ラインランプ信号データ生成部２０１Ｂによって、奇数ラインの画像データ入力期間と同様の動作が行われる。このときの動作は１Ｈ期間奇数ラインの動作とずれているだけであり、その動作は容易に類推できるのでその詳細な説明は省略する。
【０１６０】
ヒストグラムメモリ２０６ｂは、偶数ラインのヒストグラム値HISTD_EVENを出力し、偶数ライン累積加算器２１０ｂは偶数ラインのオフされているアナログスイッチ数ｓを示す累積加算値HISTADD_EVENを出力する。
【０１６１】
ヒストグラムメモリ２０６ａ及び２０６ｂは、ランプ信号を１Ｈ期間内で最も低い階調レベルから最も高い階調レベル方向へ波形を変化させる場合は、最も低い階調０のヒストグラム値から最も高い階調のヒストグラム値の方向の順で水平同期信号に同期して出力する。
【０１６２】
逆に、ヒストグラムメモリ２０６ａ及び２０６ｂは、ランプ信号を１Ｈ期間内で最も高い階調レベルから最も低い階調レベル方向へ波形を変化させる場合は、最も高い階調のヒストグラム値から最も低い階調のヒストグラム値の方向の順で水平同期信号に同期して出力する。
以下の説明ではランプ信号の波形は前者の場合であるとする。
【０１６３】
図３に示すヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“０”のとき、図５の（ｐ）に模式的に示すように、端子Ａに供給されている奇数ライン累積加算器２１０ａから出力された奇数ラインの累積加算値HISTADD_ODDを選択してヒストグラム値データHISTDとして出力する。
【０１６４】
この期間では、画像データセレクタ２１１からは、図５の（ｑ）に模式的に示すように、同じ奇数ラインの画像データID_ODDが出力される。
【０１６５】
また、ヒストグラム値セレクタ２１２は、セレクト端子SELに供給される判定信号LINEが“１”のとき、端子Ｂに供給されている偶数ライン累積加算器２１０ｂから出力された偶数１ラインの累積加算値HISTADD_EVENを選択してヒストグラム値データHISTDとして出力する。
【０１６６】
図３に示すランプ信号データ生成部２１３には、ヒストグラム値セレクタ２１２から選択されて出力されたヒストグラム値データHISTDと、クロックＣＬＫと、水平同期信号ＨＤとが供給される。
【０１６７】
ランプ信号データ生成部２１３は、１Ｈ期間の最初で最小の階調値から開始して１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜の程度が累積加算値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号データＶＲＥＦＤを生成する。
【０１６８】
ＤＡ変換部２１４は、バッファを内蔵しており、デジタル信号であるランプ信号データＶＲＥＦＤをクロックＣＬＫに基づきアナログ信号のランプ信号ＶＲＥＦに変換する。ＤＡ変換部２１４は、図１Ａに示すランプ信号線Ｌｓ介して、ランプ信号ＶＲＥＦをアナログスイッチ１０７1〜１０７nにそれぞれ供給する。
【０１６９】
ランプ信号データ生成部２１３は、傾斜の程度が累積加算値に応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号データＶＲＥＦＤを生成する。よって、変換用アナログ信号発生部１０１は、ＤＡ変換部２１４の出力インピーダンスと、アナログスイッチ１０７1〜１０７nを代表とする入力インピーダンスとでダイナミックに生じる負荷変動に起因するランプ信号の電圧変動を抑圧する。
【０１７０】
ランプ信号の電圧変動の抑圧について具体的に説明する。ＤＡ変換部２１４及びアナログスイッチ１０７1〜１０７nからなる回路部の等価回路は従来と同様に図１６で表される。ここで、図３に示すＤＡ変換部２１４内のバッファの出力インピーダンスをＺ0、図１Ａに示すアナログスイッチ１０７1〜１０７n１個当たりの入力インピーダンスをＺ1とし、入力された階調を表示するためにオフされるアナログスイッチの数をｓとすると、負荷変動率は次式で表される。
負荷変動率＝Ｖ1（ｓ）／Ｖ0＝Ｚ1／｛（ｎ−ｓ）Ｚ0＋Ｚ1｝  …（２）
【０１７１】
式（２）において、０≦ｓ≦ｎであり、Ｖ0はＤＡ変換部２１４内のバッファの出力電圧、Ｖ1（ｓ）はＤＡ変換部２１４からランプ信号線Ｌｓを介してｎ個のアナログスイッチへ供給されるランプ信号電圧である。
【０１７２】
図７は、負荷変動率とアナログスイッチオフ数ｓとの関係の一例のグラフを示す。Ｚ0＝１、Ｚ1＝１００、アナログスイッチの総数ｎ＝２５６とした場合、式（２）の負荷変動率は、図７に示すように、アナログスイッチオフ数ｓに応じて非線形的に変化する。
【０１７３】
負荷変動率はアナログスイッチオフ数ｓが少なくなるほど小さくなる。なお、上記のパラメータは視覚的に分かりやすいように設定したもので、実際のパラメータとは異なる場合がある。
【０１７４】
図７に示す負荷変動率は、アナログスイッチオフ数ｓに対して非線形に変化するものであることを示している。
【０１７５】
画像表示装置１００におけるランプ信号データ生成部２１３は、ヒストグラムメモリ２０６ａ，２０６ｂから得られる各階調の対象画素数（ヒストグラム値）の累計加算値が示すアナログスイッチオフ数ｓに応じて、負荷変動率に対応した図８に示す負荷変動補正データを乗じたランプ信号データＶＲＥＦＤを生成する。
【０１７６】
ランプ信号データＶＲＥＦＤは、アナログ波形としたときのランプ信号ＶＲＥＦがヒストグラム値に応じて可変制御されて非線形の傾斜を示す、デジタルデータである。
【０１７７】
図８に示す負荷変動補正データは、例えば式（３）によって求められる。
負荷変動補正データ＝｛（ｎ−ｓ）Ｚ0＋Ｚ1｝／Ｚ1  …（３）
負荷変動補正データは、式（２）に示す負荷変動率の逆数で求められる。負荷変動補正データは、負荷変動に基づく補正を行うことができるデータ値であればよく、式（３）に限定されない。
【０１７８】
以上の動作によって、本実施形態の画像表示装置１００によれば、表示用デジタル映像信号のそれぞれのラインで、各階調の画像数に応じてダイナミックに変化するランプ信号データ生成部２１３の負荷変動に起因するランプ信号ＶＲＥＦの電圧変動による階調劣化を抑圧することができる。
【０１７９】
次に、ランプ信号データ生成部２１３における負荷変動を補正したランプ信号データＶＲＥＦＤの生成動作について、図９，図１０Ａ〜図１０Ｂ，図１１Ａ〜図１１Ｂを参照して、さらに具体的かつ詳細に説明する。
【０１８０】
画像表示装置１００は、図９に示すように、黒背景であるイメージ１ｃ上に５０％グレー階調の水平画素数６４画素のボックス（イメージ２ｃ）と５０％グレー階調の水平画素数１２８画素のボックス（イメージ３ｃ）とが上下に隣接配置された画像を表示するものとする。なお、水平方向の全画素数ｎは２５６であるものとする。
【０１８１】
図９においても、５０％グレー階調であるイメージ２ａ及び３ａを白で表現している。図９に示す画像は、図１５Ａに示す元画像と同一の画像である。
【０１８２】
図１０Ａ，図１０Ｂ，図１０Ｃは、それぞれ、イメージ１ｃ，２ｃ，３ｃにおける負荷変動率Ｆを、カウンタ値ＱＤと入力電圧Ｖ1との関係によって示している。図１１Ａ，図１１Ｂ，図１１Ｃは、それぞれ、イメージ１ｃ，２ｃ，３ｃにおけるランプ信号データＶＲＥＦＤの傾斜の状態を、カウンタ値ＱＤと入力電圧Ｖ1との関係によって示している。
【０１８３】
図１０Ａ〜図１０Ｃ及び図１１Ａ〜図１１Ｃの横軸に示すカウンタ値ＱＤは、図１Ａの階調カウンタ１０５より出力され、水平画素数２５６に対応して値“０”から“２５５”まで１Ｈ内でクロック周期に同期して１ずつ増加する。
【０１８４】
ランプ信号データ生成部２１３は、負荷変動補正を行わない場合は、１Ｈ内で、最小階調値の黒レベル（液晶層の光透過率ゼロ相当）を示す０Ｖから最大階調値の白レベル（液晶層の光透過率１００％相当）を示す１Ｖまで時間の経過と共に直線的に変化する傾斜を有する１Ｈ周期の三角波であるランプ信号を発生する。
式（２）及び式（３）において、Ｚ0＝１、Ｚ1＝１００とする。
【０１８５】
黒背景であるイメージ１ｃの１ライン表示時には、水平方向のすべての２５６画素が階調値“０”であるので、カウンタ値ＱＤが“０”のとき全水平画素に対応した２５６個のアナログスイッチがすべて同時にオフとなる。
【０１８６】
このため、その後、カウンタ値ＱＤが“２５５”まで変化する１Ｈ期間、２５６個のアナログスイッチはオフ状態を継続する。このときの負荷変動率Ｆ(255)は図１０Ａに示すように“１”となる（負荷変動なし）。
【０１８７】
ここで、負荷変動率Ｆ(255)は100/{(256-256)×1＋100}で表される。このイメージ１ｃの１ライン表示時には、負荷変動がないので、ランプ信号データ生成部２１３は図１１Ａに示すように０Ｖから１Ｖまでカウンタ値ＱＤの値の変化に応じて直線的に増加する傾斜を有する三角波のランプ信号データＶＲＥＦＤを生成する。
【０１８８】
次に、水平幅が短い方の５０％グレー階調のイメージ２ｃの１ライン表示時には、１ラインの２５６画素のうち５０％グレー階調の画素が６４画素、残りの黒背景の階調の画素が１９２画素である。
【０１８９】
このため、水平走査期間開始直後のカウンタ値ＱＤが“０”のとき黒背景の階調の１９２画素に対応した１９２個のアナログスイッチが同時にオフとなり、残りの６４画素に対応した６４個のアナログスイッチはオンとされている。
【０１９０】
その後、５０％の階調値を示すカウンタ値ＱＤが“１２８”となると、５０％の画素値とカウンタ値とが一致する。すると、コンパレータ１０６1〜１０６nから出力される一致パルスにより残りの６４個のアナログスイッチがオフとされ、オフ直前のランプ信号（三角波）の５０％階調値を示す０.５Ｖがサンプリングされる。この時点で２５６個すべてのアナログスイッチがオフとなる。
【０１９１】
従って、イメージ２ｃ表示時には図１０Ｂに示すように、カウンタ値ＱＤが“０”〜“１２７”の期間の負荷変動率Ｆ(192)は式（２）より０.６１０（＝100/{(256-192)×1＋100}）となり、カウンタ値ＱＤが“１２８”〜“２５５”では１となる。
【０１９２】
図１０Ｂでは、負荷変動率Ｆは、カウンタ値ＱＤが“０”〜“１２７”では傾き０．６１０、カウンタ値ＱＤが“１２８”〜“２５５”では傾き１の非線形な直線となる。
【０１９３】
そこで、ランプ信号データ生成部２１３は負荷変動率Ｆ(192)を補正するための負荷変動補正値Ｈを式（３）により生成してカウンタ値ＱＤの値の変化に応じて図１１ＢにIで示すように変化する傾斜を有するランプ信号データＶＲＥＦＤを生成する。
【０１９４】
なお、カウンタ値ＱＤが“１２８”〜“２５５”では負荷変動率はＦ(255)（＝１）であるので、ランプ信号データＶＲＥＦＤの傾斜は図１１ＢにIIで示すように１となる。
【０１９５】
このように、ランプ信号データ生成部２１３は、図１１Ｂに示す非線形の傾斜を有するランプ信号データＶＲＥＦＤを生成する。
【０１９６】
次に、水平幅が長い方の５０％グレー階調のイメージ３ｃの１ライン表示時には、１ラインの２５６画素のうち５０％グレー階調の画素が１２８画素、残りの黒背景の階調の画素が１２８画素である。
【０１９７】
このため、水平走査期間開始直後のカウンタ値ＱＤが“０”のとき黒背景の階調の１２８画素に対応した１２８個のアナログスイッチが同時にオフとなり、残りの１２８画素に対応した１２８個のアナログスイッチはオンとされている。
【０１９８】
その後、５０％の階調値を示すカウンタ値ＱＤが“１２８”となると、５０％の画素値とカウンタ値とが一致する。すると、コンパレータ１０６1〜１０６nから出力される一致パルスにより残りの１２８個のアナログスイッチがオフとされ、オフ直前のランプ信号（三角波）の５０％階調値を示す０.５Ｖがサンプリングされる。この時点で２５６個すべてのアナログスイッチがオフとなる。
【０１９９】
従って、イメージ３ｃ表示時には図１０Ｃに示すように、カウンタ値ＱＤが“０”〜“１２７”の期間の負荷変動率Ｆ(128)は式（２）より０.４３９（＝100/{(256-128)×1＋100}）となり、カウンタ値ＱＤが“１２８”〜“２５５”では１となる。
【０２００】
図１０Ｃでは、負荷変動率Ｆは、カウンタ値ＱＤが“０”〜“１２７”では傾き０．４３９、カウンタ値ＱＤが“１２８”〜“２５５”では傾き１の非線形な直線となる。
【０２０１】
そこで、ランプ信号データ生成部２１３は負荷変動率Ｆ(128)を補正するための負荷変動補正値Ｈを式（３）により生成してカウンタ値ＱＤの値の変化に応じて図１１ＣにIIIで示すように変化する傾斜を有するランプ信号データＶＲＥＦＤを生成する。
【０２０２】
なお、カウンタ値ＱＤが“１２８”〜“２５５”では負荷変動率はＦ(255)（＝１）であるので、ランプ信号データＶＲＥＦＤの傾斜は図１１ＣにIVで示すように１となる。
【０２０３】
このように、ランプ信号データ生成部２１３は、図１１Ｃに示す非線形の傾斜を有するランプ信号データＶＲＥＦＤを生成する。図１１ＢのIで示す部分の傾斜と図１１ＣのIIIで示す部分の傾斜とは、傾斜の程度が異なる。
【０２０４】
本実施の形態では、負荷変動補正を行ってランプ信号データＶＲＥＦＤに基づくランプ信号を生成している。よって、ランプ信号ＶＲＥＦをサンプルホールドして得られるイメージ２ｃ，３ｃの表示画像は、従来の図１５Ｂの表示画像におけるイメージ２ｂ，３ｂと比較して、階調劣化が抑えられて本来の５０％グレー階調に近い階調表示が可能になる。
【０２０５】
次に、図３中のランプ信号データ生成部２１３の具体的な構成例について説明する。
【０２０６】
（ランプ信号生成部の第１構成例）
図１２は、ランプ信号データ生成部２１３の第１構成例のブロック図を示す。図１２に示す第１構成例のランプ信号データ生成部２１３Ａは、カウンタ３０１及びデータ生成器３０２から構成される。カウンタ３０１は、クロックＣＬＫをカウントアップまたはカウントダウンし、水平同期信号ＨＤによりリセットされることで、１水平走査期間内で最小階調から最大階調までを示すカウンタ値を生成する。
【０２０７】
クロックＣＬＫは図２の（ｅ）、図４の（ｆ）に示すクロックであり、カウンタ３０１は、図１Ａの階調カウンタ１０５が出力するカウンタ値ＱＤ（第１のカウンタ値）と同期するカウンタ値ＱＤ（第２のカウンタ値）を出力する。
【０２０８】
データ生成器３０２には、図３のヒストグラム値セレクタ２１２から出力されたヒストグラム値データHISTDと、カウンタ３０１のカウンタ値ＱＤとがアドレスとして入力される。データ生成器３０２は、ヒストグラム値データHISTDとカウンタ値ＱＤとに対応したデジタル信号であるランプ信号データＶＲＥＦＤを出力する。
【０２０９】
データ生成器３０２は、ルックアップテーブル（ＬＵＴ）により構成することができる。アドレスとして入力されるヒストグラム値データHISTDは、カウンタ値ＱＤの値ごとにその時点のアナログスイッチオフ数ｓを示している。よって、データ生成器３０２は、負荷変動補正した傾斜特性の三角波のランプ信号データＶＲＥＦＤを生成することができる。
【０２１０】
データ生成器３０２は、カウンタ値ＱＤが示す三角波の補正、表示用デジタル映像信号のデガンマの実施、液晶素子の電圧−透過率特性（ＶＴ特性）の補正のうちの少なくとも１つの特性を付加したランプ信号データ（ＬＵＴデータ）を記憶している。
【０２１１】
データ生成器３０２は、生成したランプ信号データＶＲＥＦＤを図３のＤＡ変換部２１４に供給する。
【０２１２】
図７に示した負荷変動率特性が特に非線形であり、負荷変動率が急峻に立ち上がると、表示画像には階調の段差が視認される。第１構成例のランプ信号データ生成部２１３Ａは、階調の段差が視認される程度が許容できない場合に用いるのに好適である。
【０２１３】
また、第１構成例のランプ信号データ生成部２１３Ａは、階調データが単調増加関数のうちの単なる三角波ではなく、表示用デジタル映像信号のデガンマも実施する非線形性を持たせる場合や、液晶素子のＶＴ特性を一挙にまとめて補正する場合に最適な構成である。
【０２１４】
アナログスイッチ１０７1〜１０７nのインピーダンスがばらつき、ヒストグラム値とは非線形のバッファ負荷となった場合でも、第１構成例のランプ信号データ生成部２１３Ａは、アナログスイッチ１０７1〜１０７nの負荷特性に合わせたＬＵＴデータとすることで、種々のケースに対応できる。
【０２１５】
ランプ信号データ生成部２１３Ａは、階調劣化を効果的に抑制することができる。
【０２１６】
（ランプ信号生成部の第２構成例）
図１３は、ランプ信号データ生成部２１３の第２構成例のブロック図を示す。図１３中、図１２と同一構成部分には同一符号を付してある。図１３に示す第２構成例のランプ信号データ生成部２１３Ｂは、図１２のデータ生成器３０２の代わりに乗算器３０４を用い、負荷変動補正データ生成部３０３を追加した構成である。
【０２１７】
負荷変動補正データ生成部３０３は、例えばＬＵＴから構成される。負荷変動補正データ生成部３０３には、ヒストグラム値データHISTDがアドレスとして入力される。負荷変動補正データ生成部３０３は、図８に示す特性の負荷変動補正データを生成して乗算器３０４に供給する。
【０２１８】
負荷変動補正データ生成部３０３を構成するＬＵＴは、アドレスとして入力されるヒストグラム値データHISTDが示すアナログスイッチオフ数ｓに対応したデータ値の負荷変動補正データを出力する。
【０２１９】
乗算器３０４は、負荷変動補正データを乗算値とし、カウンタ３０１からのカウンタ値ＱＤを被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図３のＤＡ変換部２１４に供給する。
【０２２０】
ランプ信号データＶＲＥＦＤは、前述したように１Ｈ期間の最初で最小の階調値から開始して１Ｈ期間の終了直前で最大の階調値を示す傾斜波であり、かつ、その傾斜の程度がヒストグラム値データHISTDに応じて可変制御された非線形の傾斜を示すデジタル値のランプ信号である。
【０２２１】
第２構成例のランプ信号データ生成部２１３Ｂは、水平画素数ｎがそれほど多くない場合や、アナログスイッチ１０７1〜１０７nの入力インピーダンスＺ1に対して、ＤＡ変換部２１４内のバッファの出力インピーダンスＺ0が十分に小さい（すなわち、Ｚ0≪Ｚ1）場合に有効である。
【０２２２】
また、ＬＵＴではなく乗算器３０４を用いてランプ信号データＶＲＥＦＤを生成しているので、構成を簡略化でき、低コストで負荷変動抑制効果を得ることができる。
【０２２３】
（ランプ信号生成部の第３構成例）
図１４は、ランプ信号データ生成部２１３の第３構成例のブロック図を示す。図１４中、図１３と同一構成部分には同一符号を付し、その説明を省略する。
【０２２４】
図１４に示すランプ信号データ生成部２１３Ｃは、ランプ信号データ生成部２１３Ａと２１２Ｂとを組み合わせた構成である。ランプ信号データ生成部２１３Ｃは、乗算器３０６によって、データ生成器３０５から出力されるＬＵＴデータと負荷変動補正データ生成部３０３から出力される負荷変動補正データとを乗算する。
【０２２５】
データ生成器３０５は、ＬＵＴにより構成されている。データ生成器３０５には、カウンタ３０１からのカウンタ値ＱＤがアドレスとして入力される。データ生成器３０５は、表示用デジタル映像信号のデガンマの実施、または、液晶素子のＶＴ特性を補正するためのＬＵＴデータ（補正データ）を記憶している。
【０２２６】
乗算器３０６は、負荷変動補正データを乗算値とし、データ生成器３０５からのＬＵＴデータを被乗算値として乗算を行い、その乗算結果をランプ信号データＶＲＥＦＤとして図３のＤＡ変換部２１４に供給する。
【０２２７】
ランプ信号データ生成部２１３Ｃは、液晶素子のＶＴ特性の補正、デガンマを実施するとともに、負荷変動がアナログスイッチオフ数ｓに対して略線形とみなせる場合に有効な構成である。
【０２２８】
液晶素子のＶＴ特性の補正、デガンマによる補正は一般的に各階調に対して非線形である。ランプ信号データ生成部２１３Ｃは、補正パラメータが必要な場合、２.２乗、１.８乗、２.６乗という映像コンテンツで異なる信号ガンマ値をキャンセルするための補正値（デガンマ特性）を適宜変更する場合に有効な構成である。補正パラメータとは、例えば、生産時の液晶膜厚ばらつきで生じる表示素子単位で異なる補正パラメータである。
【０２２９】
ランプ信号データ生成部２１３Ｃは、データ生成器３０５で上記の補正を行い、後段の乗算器３０６でデータ生成器３０５から出力されたＬＵＴデータと負荷変動補正データとを乗算することによって、負荷変動を抑制する。
【０２３０】
ランプ信号データ生成部２１３Ｃは、ＬＵＴのメモリ容量を大幅に削減し、低コスト、装置の小型化が図れる構成である。
【０２３１】
以上説明した本実施形態の画像表示装置１００によれば、ランプ信号を用いたＤＡ変換方式の画像表示装置において、ダミー画素を画素内に設けることなく、表示用デジタル映像信号の各ライン単位でダイナミックに変動するランプ信号データ生成部２１３の負荷変動に起因するランプ信号ＶＲＥＦの電圧変動による階調劣化（波形妨害）を高精度に抑圧できる。
【０２３２】
本実施形態の画像表示装置１００によれば、表示素子のアナログスイッチ特性のばらつきに応じてその抑制効果を調整することで階調性に優れた高画質表示ができる。
【０２３３】
本実施形態の画像表示装置１００によれば、ダミー画素を画素内に設ける必要がないので、回路増大に伴う歩留まり低下を回避することができ、コストアップを低減させることができる。
【０２３４】
なお、本発明は以上の実施形態に限定されるものではなく、種々の変形が可能である。例えば、ランプ信号は１水平走査期間内で最大階調値のレベルから最小階調値のレベルまで変化する傾斜波であってもよい。
【０２３５】
この場合は、カウンタ値も最大階調値のカウンタ値から最小階調値のカウンタ値までダウンカウントする構成とすればよい。
【０２３６】
本発明は液晶表示素子以外の同様な表示素子を用いた画像表示装置であってもよく、ＤＡ変換方式にて画像表示を行う画像表示装置であればよい。
【産業上の利用可能性】
【０２３７】
本発明は、ＤＡ変換方式にて画像表示を行う任意の画像表示装置に利用できる。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
2015040971.tif 000025
【国際調査報告】
2015040971.tif 000026
2015040971.tif 000027
2015040971.tif 000028
2015040971.tif 000029