(57)【要約】  画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。本願の概要は、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポートを有し、セル中央に、たとえば、Ｎウエル領域を配し、その両側に、Ｐウエル領域を配するものである。
2015019411.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１導電型を有する第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２導電型を有する第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成す第５のビット線および第６のビット線。
【請求項２】
請求項１に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
【請求項３】
請求項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
【請求項４】
請求項３に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
【請求項５】
請求項４に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
【請求項６】
請求項２に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴ、前記第２のドライバＭＩＳＦＥＴ、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、前記第３のアクセスＭＩＳＦＥＴ、前記第４のアクセスＭＩＳＦＥＴ、前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴよりも閾値電圧が高い。
【請求項７】
請求項２に記載の半導体集積回路装置において、前記第３のアクセスＭＩＳＦＥＴと前記第５のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係と、前記第４のアクセスＭＩＳＦＥＴと前記第６のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係は、相互に反転している。
【請求項８】
請求項４に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ；
（ｄ２５）前記第１のプルアップＭＩＳＦＥＴおよび前記第２のプルアップＭＩＳＦＥＴの他方の端子に接続され、前記長辺と直交する方向に延在し、第１層埋め込み配線から構成された電源供給配線。
【請求項９】
請求項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ、
ここで、各メモリセル領域を構成する全てのＭＩＳＦＥＴは、Ｆｉｎ型ＦＥＴで構成されている。
【請求項１０】
請求項９に記載の半導体集積回路装置において、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
【請求項１１】
請求項９に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴおよび前記第２のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
【請求項１２】
請求項２に記載の半導体集積回路装置において：
（ｘ１）各メモリセル領域の前記第３のビット線および前記第４のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第３のビット線および前記第４のビット線は、異なるものであり；
（ｘ２）各メモリセル領域の前記第５のビット線および前記第６のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第５のビット線および前記第６のビット線は、異なるものである。
【請求項１３】
請求項１２に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２６）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２７）当該メモリセル領域の上下方向に隣接するメモリセル領域内に於いて前記長辺と平行な方向に延在し、この隣接メモリセル領域および当該メモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２８）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域および当該メモリセル領域の上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴを制御する第３のワード線。
【請求項１４】
請求項３に記載の半導体集積回路装置において、前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域および前記第４のアクティブ領域の幅は、等しい。
【請求項１５】
以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成さない第５のビット線および第６のビット線。
【請求項１６】
請求項１５に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
【請求項１７】
請求項１６に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
【請求項１８】
請求項１７に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
【請求項１９】
請求項１８に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
【請求項２０】
請求項１６に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２３）当該メモリセル領域内において前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２４）当該メモリセル領域と上下方向に隣接するメモリセル領域の境界領域又はその近傍に於いて前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２５）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、このメモリセル領域と上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴを制御する第３のワード線；
（ｄ２６）当該メモリセル領域と上下方向に隣接するメモリセル領域内において前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第６のアクセスＭＩＳＦＥＴを制御する第４のワード線。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路および、これを有するデバイスに適用することができるものである。
【背景技術】
【０００２】
日本特開２０１１−１７１７５３号公報（特許文献１）、これに対応する米国特許第６５３５４５３号公報（特許文献２）、日本特開２００３−２９７９５３号公報（特許文献３）、これに対応する米国特許第８２３８１４２号公報（特許文献４）または、日本特開２００２−４３４４１号公報（特許文献５）は、マルチポートＳＲＡＭに関するものである。そこには、差動型デュアルポート（Ｄｕａｌ  Ｐｏｒｔ）、または二つの分離型シングルエンドリードポート（Ｓｉｎｇｌｅ  Ｅｎｄｅｄ  Ｒｅａｄ  Ｐｏｒｔ）を有するトリプルポート（Ｔｒｉｐｌｅ  Ｐｏｒｔ）のＳＲＡＭ回路、セルの中央部をＮ型ウエル領域とし、その両側にＰ型ウエル領域を配置するＳＲＡＭレイアウト等が開示されている。【０００３】
日本特開２００８−２１１０７７号公報（特許文献６）は、同様に、マルチポートＳＲＡＭに関するものである。そこには、各種のトリプルポートのＳＲＡＭ回路および、これらに対応するセルレイアウトが開示されている。【０００４】
日本特開２０１１−３５３９８号公報（特許文献７）または、これに対応する米国特許第８００９４６３号公報（特許文献８）は、同様に、マルチポートＳＲＡＭに関するものである。そこには、デュアルポートのＳＲＡＭのセルレイアウトの例として、ビット線間に、これらと平行に、それぞれ接地線を配置する例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１７１７５３号公報
【特許文献２】米国特許第６５３５４５３号公報
【特許文献３】特開２００３−２９７９５３号公報
【特許文献４】米国特許第８２３８１４２号公報
【特許文献５】特開２００２−４３４４１号公報
【特許文献６】特開２００８−２１１０７７号公報
【特許文献７】特開２０１１−３５３９８号公報
【特許文献８】米国特許第８００９４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
たとえば、画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないなどの問題があることが明らかとなった。【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。【０００９】
すなわち、本願の一実施の形態の概要は、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポート（トランスミッションゲートベース）を有し、セル中央に、たとえば、Ｎウエル領域を配し、その両側に、Ｐウエル領域を配するものである。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。【００１１】
すなわち、前記本願の一実施の形態によれば、セルの占有面積を大幅に増やすことなく、複数の高速書き込み＆読み出しポートを確保することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップのレイアウトの概要を説明するためのチップ上面全体図である。
【図２】図１の埋め込みＳＲＡＭ領域ＥＭとデジタル信号処理回路領域ＤＳＰの関係の一例を説明するための回路ブロック図である。
【図３】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明するための図１のメモリセル領域ＭＣの模式的回路図である。
【図４】図３に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。
【図５】図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図６】図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図７】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図８】図７のＸ−Ｘ’断面に対応するデバイス断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明するための図７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ−Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。
【図１２】図１１のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。
【図１３】図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図１４】図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図１５】図１１に対応する読み出し回路（書き込み回路も併記）の一例を示す模式回路図である。
【図１６】図１２の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。
【図１７】図１６に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明するための図１１に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。
【図１９】図１８のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。
【図２０】図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図２１】図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図２２】図１８に対応する読み出し回路の一例を示す模式回路図（Ｃポート系シングルエンドビット線）である。
【図２３】図１８に対応する読み出し回路の一例を示す模式回路図（Ｄポート系シングルエンドビット線）である。
【図２４】図１９の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。
【図２５】図２４に対応する拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図２６】図２４に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図２７】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図２８】図２７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図２９】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。
【図３０】図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図３１】図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。
【図３２】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図３３】図３２のＦＩＮ型ＭＩＦＥＴの立体形状の一例を示すデバイス斜視図である。
【図３４】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣの模式的回路図である。
【図３５】図３４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図３６】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明するため図３４に対応する図１のメモリセル領域ＭＣの模式的回路図である。
【図３７】図３６対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。
【図３８】本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのアウトラインを説明するための埋め込みＳＲＡＭ領域ＥＭの模式的回路構成図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要等
１−１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１４】
１．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１導電型を有する第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２導電型を有する第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成す第５のビット線および第６のビット線。
【００１５】
２．前記項１に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
【００１６】
３．前記項２に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
【００１７】
４．前記項３に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
【００１８】
５．前記項３または４に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
【００１９】
６．前記項２から５のいずれか一つに記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴ、前記第２のドライバＭＩＳＦＥＴ、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、前記第３のアクセスＭＩＳＦＥＴ、前記第４のアクセスＭＩＳＦＥＴ、前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴよりも閾値電圧が高い。
【００２０】
７．前記項２から６のいずれか一つに記載の半導体集積回路装置において、前記第３のアクセスＭＩＳＦＥＴと前記第５のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係と、前記第４のアクセスＭＩＳＦＥＴと前記第６のアクセスＭＩＳＦＥＴの前記短辺に沿った方向の平面的位置関係は、相互に反転している。
【００２１】
８．前記項２から７のいずれか一つに記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ；
（ｄ２５）前記第１のプルアップＭＩＳＦＥＴおよび前記第２のプルアップＭＩＳＦＥＴの他方の端子に接続され、前記長辺と直交する方向に延在し、第１層埋め込み配線から構成された電源供給配線。
【００２２】
９．前記項２から８のいずれか一つに記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２３）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のプルアップＭＩＳＦＥＴ；
（ｄ２４）前記データ記憶部であって、前記第１のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のプルアップＭＩＳＦＥＴ、
ここで、各メモリセル領域を構成する全てのＭＩＳＦＥＴは、Ｆｉｎ型ＦＥＴで構成されている。
【００２３】
１０．前記項９に記載の半導体集積回路装置において、前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
【００２４】
１１．前記項９に記載の半導体集積回路装置において、前記第１のドライバＭＩＳＦＥＴおよび前記第２のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴは、Ｆｉｎ型並列ＦＥＴで構成されている。
【００２５】
１２．前記項１から１１のいずれか一つに記載の半導体集積回路装置において：
（ｘ１）各メモリセル領域の前記第３のビット線および前記第４のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第３のビット線および前記第４のビット線は、異なるものであり；
（ｘ２）各メモリセル領域の前記第５のビット線および前記第６のビット線と、前記長辺と直交する方向において、このメモリセル領域に隣接するメモリセル領域の前記第５のビット線および前記第６のビット線は、異なるものである。
【００２６】
１３．前記項１２に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２６）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２７）当該メモリセル領域の上下方向に隣接するメモリセル領域内に於いて前記長辺と平行な方向に延在し、この隣接メモリセル領域および当該メモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２８）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、当該メモリセル領域および当該メモリセル領域の上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴを制御する第３のワード線。
【００２７】
１４．前記項３から１３のいずれか一つに記載の半導体集積回路装置において、前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域および前記第４のアクティブ領域の幅は、等しい。
【００２８】
１５．以下を含む半導体集積回路装置：
（ａ）第1の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第1の主面側に設けられた埋め込みＳＲＡＭ領域；
（ｃ）前記ＳＲＡＭ領域内に設けられたメモリセル配置領域；
（ｄ）前記メモリセル配置領域内にマトリクス状に設けられた多数のメモリセル領域、
ここで、各メモリセル領域は、平面的に見て長辺および短辺を有する長方形形状を有し、以下を含む：
（ｄ１）前記長辺に関して、中央部に設けられた第１のウエル領域；
（ｄ２）前記長辺に関して、前記第１のウエル領域の両側に設けられた第２のウエル領域および第３のウエル領域；
（ｄ３）前記長辺と直交する方向に延在し、相互に相補的な対を成す第１のビット線および第２のビット線；
（ｄ４）前記長辺と直交する方向に延在し、相互に相補的な対を成す第３のビット線および第４のビット線；
（ｄ５）前記長辺と直交する方向に延在し、相互に相補的な対を成さない第５のビット線および第６のビット線。
【００２９】
１６．前記項１５に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ６）データ記憶部；
（ｄ７）前記データ記憶部に設けられた第１の記憶ノード；
（ｄ８）前記データ記憶部に設けられ、前記第１の記憶ノードと相補的な第２の記憶ノード；
（ｄ９）前記データ記憶部であって、前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続された第１のドライバＭＩＳＦＥＴ；
（ｄ１０）前記データ記憶部であって、前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続された第２のドライバＭＩＳＦＥＴ；
（ｄ１１）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第１のビット線に接続された第１のアクセスＭＩＳＦＥＴ；
（ｄ１２）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第２のビット線に接続された第２のアクセスＭＩＳＦＥＴ；
（ｄ１３）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第３のビット線に接続された第３のアクセスＭＩＳＦＥＴ；
（ｄ１４）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第４のビット線に接続された第４のアクセスＭＩＳＦＥＴ；
（ｄ１５）前記第２のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第１の記憶ノードに接続され、他方が前記第５のビット線に接続された第５のアクセスＭＩＳＦＥＴ；
（ｄ１６）前記第３のウエル領域に設けられ、そのソースドレイン端子の一方が、前記第２の記憶ノードに接続され、他方が前記第６のビット線に接続された第６のアクセスＭＩＳＦＥＴ。
【００３０】
１７．前記項１６に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ１７）前記第１のドライバＭＩＳＦＥＴおよび前記第１のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第１のアクティブ領域；
（ｄ１８）前記第３のアクセスＭＩＳＦＥＴおよび前記第５のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第２のアクティブ領域；
（ｄ１９）前記第２のドライバＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第３のアクティブ領域；
（ｄ２０）前記第４のアクセスＭＩＳＦＥＴおよび前記第６のアクセスＭＩＳＦＥＴが形成され、その長手方向が前記長辺と直交する方向に、前記第２のウエル領域内に延在する長方形形状を有する第４のアクティブ領域。
【００３１】
１８．前記項１７に記載の半導体集積回路装置において、各メモリセル領域は、更に以下を有する：
（ｄ２１）前記第１のアクティブ領域と前記第２のアクティブ領域の不純物領域を相互に連結する第１のローカルインタコネクト；
（ｄ２２）前記第３のアクティブ領域と前記第４のアクティブ領域の不純物領域を相互に連結する第２のローカルインタコネクト。
【００３２】
１９．前記項１７または１８に記載の半導体集積回路装置において、前記第１のアクティブ領域の幅は、前記第２のアクティブ領域の幅よりも広く、前記第３のアクティブ領域の幅は、前記第４のアクティブ領域の幅よりも広い。
【００３３】
２０．前記項１６に記載の半導体集積回路装置において、各メモリセル領域または、その上下に隣接するいずれかのメモリセル領域は、更に以下を有する：
（ｄ２３）当該メモリセル領域内において前記長辺と平行な方向に延在し、当該メモリセル領域の前記第１のアクセスＭＩＳＦＥＴおよび前記第２のアクセスＭＩＳＦＥＴを制御する第１のワード線；
（ｄ２４）当該メモリセル領域と上下方向に隣接するメモリセル領域の境界領域又はその近傍に於いて前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第３のアクセスＭＩＳＦＥＴおよび前記第４のアクセスＭＩＳＦＥＴを制御する第２のワード線；
（ｄ２５）当該メモリセル領域内に於いて前記長辺と平行な方向に延在し、このメモリセル領域と上下方向に隣接するメモリセル領域の前記第５のアクセスＭＩＳＦＥＴを制御する第３のワード線；
（ｄ２６）当該メモリセル領域と上下方向に隣接するメモリセル領域内において前記長辺と平行な方向に延在し、これらのメモリセル領域の前記第６のアクセスＭＩＳＦＥＴを制御する第４のワード線。
【００３４】
１−２．本願における記載形式、基本的用語、用法の説明
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３５】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３６】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００３７】
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
【００３８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３９】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００４２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４３】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４４】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み（長方形についても同じ）、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００４５】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００４６】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００４７】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００４８】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４９】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００５０】
６．本願に於いて、「（メモリセルに関して）データ記憶部」とは、ＳＲＡＭメモリセルの内、データを保持する部分であって、アクセスＭＩＳＦＥＴ、ワード線、ビット線等を除いた部分を言う。
【００５１】
また、「ローカルインタコネクト」とは、通常のコンタクト用のタングステンプラグ等を比較的長めにレイアウトしたものであって、半導体基板上の二つ以上の不純物領域等の間の相互接続配線（いわゆる第０層配線）として使用されているものを言う。
【００５２】
更に、「（長方形のものについて）幅」とは、短辺方向の幅、すなわち、長辺（長手方向）と直交する幅を言う。通常、短辺の長さに等しい。
【００５３】
また、「（メモリセルについて）高さ」とは、ほぼ長方形のメモリセルの場合は、短辺の長さを言う。具体的には、ビット線の延在方向に沿って測ったメモリセルの幅である。
【００５４】
「（メモリセルについて）上下方向」とは、ビット線の延在方向である。
【００５５】
「（閾値電圧について）高いまたは低い」とは、その値の符号が同じであることを前提として、その絶対値が大きいとき「高い」といい、その逆のとき、「低い」という。
【００５６】
「プレーナゲート型ＭＩＳＦＥＴ」と異なり、３次元的なチャネル構造を有するＭＩＳＦＥＴに、「ＦＩＮ型ＭＩＳＦＥＴ」等と呼ばれるものがあるが、類似の構造が種々あり、分類も区区である。従って、本願に於いては、狭義のフィン（ＦＩＮ）型、パイゲート（Ｐｉ−Ｇａｔｅ）型、オメガゲート（Ω−Ｇａｔｅ）型、トライゲート（Ｔｒｉ−Ｇａｔｅ）型、全周ゲート（Ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ）型等を含めて、広い意味で、「ＦＩＮ型ＭＩＳＦＥＴ」と呼ぶこととする。
【００５７】
これに関して「ＦＩＮ型並列ＭＩＳＦＥＴ」とは、複数のＦＩＮ型ＭＩＳＦＥＴを並列接続して、一つのＭＩＳＦＥＴのように使用するものを言う。特に、並列でないものを区別するときは、「ＦＩＮ型非並列ＭＩＳＦＥＴ」という。
【００５８】
２．実施の形態の詳細
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６０】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００６１】
２−１．本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップ等の説明（主に図１および図２）
このセクションで示すチップレイアウト等は、セクション（２−２）で説明するセルレイアウトを適用する半導体集積回路装置の一例であり、これ以外の形態でも、種々利用できることはいうまでもない。以下では、主に、埋め込み型（Ｅｍｂｅｄｄｅｄ）ＳＲＡＭを例にとり、具体的に説明するが、以下の各種の例は、汎用ＳＲＡＭすなわち、専用ＳＲＡＭ等の非埋め込み型ＳＲＡＭにも適用できることは言うまでもない。
【００６２】
また、ここで示すチップレイアウト等は、以下の全ての基本例および変形例の基礎となるものであるから、以下の変形例等に於いては、その説明は、原則として繰り返さない。
【００６３】
以下では、トランスミッションゲート型アクセス（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｇａｔｅ  Ｂａｓｅｄ  Ａｃｃｅｓｓ）ＭＩＳＦＥＴ構成のマルチポート（Ｍｕｌｔｉ−ｐｏｒｔ）メモリセル、すなわち、非分離型（Ｎｏｎ−Ｉｓｏｌａｔｅｄ）マルチポートメモリセルを例にとり具体的に説明する。しかし、分離型リードポート（Ｉｓｏｌａｔｅｄ  Ｒｅａｄ−ｐｏｒｔ）等を有するマルチポートメモリセル等にも適用できることは言うまでもない。このトランスミッションゲート型アクセスＭＩＳＦＥＴ構成のマルチポートメモリセルは、任意のポート（差動ポートに関して）を書き込みに使用できるメリットを有する。一方、分離型リードポートを有するものは、集積度が高いほか、同時に同一のセルに書き込みおよび読み出しのためのアクセスの可能性を有する。
【００６４】
図１は本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップのレイアウトの概要を説明するためのチップ上面全体図である。図２は図１の埋め込みＳＲＡＭ領域ＥＭとデジタル信号処理回路領域ＤＳＰの関係の一例を説明するための回路ブロック図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置における半導体チップの一例であるメモリ混載ロジックチップ等を説明する。
【００６５】
図１に示すように、ＳＲＡＭ混載ロジックチップ２（半導体基板）の第１の主面１ａまたは表面（デバイス面）上には、たとえば、画像等に関するアナログ信号を処理するアナログ回路領域ＡＲが設けられている。同様に、チップ２の第１の主面１ａ上には、デジタル論理処理を行うロジック回路領域ＬＲが設けられている。このロジック回路領域ＬＲ内には、たとえば、デジタル信号を処理するデジタル信号処理回路領域ＤＳＰが設けられている。更に、チップ２の第１の主面１ａ上には、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路を収容する埋め込みＳＲＡＭ領域ＥＭが設けられている。この例に於いては、ＳＲＡＭ領域ＥＭには、３ポート構成のＳＲＡＭ回路（「３ポートＳＲＡＭ回路」という）が収容されている。
【００６６】
埋め込みＳＲＡＭ領域ＥＭは、メモリアレー領域ＭＡとメモリ周辺回路領域ＰＲに分けることができる。このメモリアレー領域ＭＡ（メモリセル配置領域）には、多数のメモリセル領域ＭＣ（ＭＣ１）がマトリクス状に配列されている。更に、メモリアレー領域ＭＡには、横方向に各メモリセル領域ＭＣを制御するための多数のワード線ＷＬ（Ｗｏｒｄｌｉｎｅ）が横断しており、縦方向には、データの読み出し、または書き込みのための多数のビット線ＢＬ（Ｂｉｔｌｉｎｅ）が縦断している。
【００６７】
メモリ周辺回路領域ＰＲには、ワード線ＷＬ等を制御する行制御回路ＲＣおよびビット線ＢＬを介して、データの読み出しや書き込みを制御する列制御回路領域ＣＣが設けられている。
【００６８】
次に、図１におけるデジタル信号処理回路領域ＤＳＰと３ポートＳＲＡＭ回路ＥＭとの関係の一例を図２に示す。図２に示すように、たとえば、３ポートＳＲＡＭ回路ＥＭに収納されていたデータＡがＡポートＰＡを介して読み出され、それと、ＢポートＰＢを介して読み出されたデータＢが、デジタル信号処理回路領域ＤＳＰにおいて、デジタル演算処理されて、データＣとなり、それが、ＣポートＰＣを介して、３ポートＳＲＡＭ回路ＥＭに収納される。通常、画像処理等に於いては、このような一連のプロセスが高速で繰り返される。
【００６９】
２−２．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）の説明（主に図３から図６）
このセクションでは、セクション（２−１）で説明した点を踏まえて、セクション（２−３）以降で説明する変形例の基礎となる全相補ビット線構成３ポートＳＲＡＭのセルレイアウトを説明する。
【００７０】
また、ここでは、完全ＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の標準６トランジスタＳＲＡＭメモリセルをベースとし、これに、トランスファＭＩＳＦＥＴをアクセストランジスタとして付加してポートを増設した（トランスファゲートベースマルチポート）３ポート埋め込みＳＲＡＭを説明する。しかし、メモリセルは、他の種類のＳＲＡＭセルでも良いことは言うまでもない。また、ポートの数は、３に限らず、４以上でも、２でも良い。
【００７１】
なお、セクション（２−１０）から（２−１２）以外で使用するＭＩＳＦＥＴは、基本的に全て、プレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型であるが、全部又は一部に、Ｆｉｎ型ＭＩＳＦＥＴを使用してもよいことは言うまでもない。
【００７２】
また、以下では、説明を明確にするために、埋め込みメモリ領域に関しては、３層メタル配線構造を例に取り具体的に説明するが、配線層の総数は、４層以上であっても、それ以外であっても良い。なお、以下の例に於いては、埋め込み配線は、ダマシン方式等による銅系埋め込み配線であるが、銅系埋め込み配線に限らず、銀系やその他の埋め込み配線でもよい。また、配線系は、埋め込み配線に限らず、アルミニウム系配線のように、非埋め込み配線でもよい。
【００７３】
図３は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明するための図１のメモリセル領域ＭＣの模式的回路図である。図４は図３に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図５は図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図６は図４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭの基本的セルレイアウト（全相補ビット線構成３ポート）を説明する。
【００７４】
まず、図３に基づいて、メモリセルＭＣの回路的な構成を説明する（このメモリセルは、一般に「完全ＣＭＯＳセル」等と呼ばれるものである）。図３に示すように、メモリセル領域ＭＣ（ＭＣ１）のデータ記憶部ＳＰには、Ｐチャネル型プルアップ（Ｐｕｌｌ  Ｕｐ）ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノード（Ｎｏｄｅ）ＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、第１のドライバＭＩＳＦＥＴすなわちＮチャネル型ドライバ（Ｄｒｉｖｅｒ）ＭＩＳＦＥＴ（ＤＮ１１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、第２のドライバＭＩＳＦＥＴすなわちＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のゲート電極は、正記憶ノードＳＮに接続されている。
【００７５】
メモリセル領域ＭＣ内の行方向（Ｘ軸方向または、横方向）には、Ａポートワード（Ｐｏｒｔ  Ｗｏｒｄ）線ＷＬＡ１、Ｂポートワード線ＷＬＢ１およびＣポートワード線ＷＬＣ１が設けられている。Ａポートワード線ＷＬＡ１には、第１及び第２のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ１には、第３及び第４のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４）のゲート電極が接続されている。更に、Ｃポートワード線ＷＬＣ１には、第５及び第６のアクセスＭＩＳＦＥＴすなわちＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５、ＡＮ１６）のゲート電極が接続されている。
【００７６】
一方、メモリセル領域ＭＣ内の列方向（Ｙ軸方向、縦方向または上下方向）には、Ａポート（Ｐｏｒｔ）正（Ｔｒｕｅ）ビット線ＢＬＡ（第１のビット線）および、これと相補的な対を成すＡポート反転（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビット線ＢＬＡＢ（第２のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮ（第１の記憶ノード）と接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢ（第２の記憶ノード）と接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
【００７７】
また、メモリセル領域ＭＣ内の列方向には、Ｂポート正ビット線ＢＬＢ（第３のビット線）および、これと相補的な対を成すＢポート反転ビット線ＢＬＢＢ（第４のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
【００７８】
更に、メモリセル領域ＭＣ内の列方向には、Ｃポート正ビット線ＢＬＣ（第５のビット線）および、これと相補的な対を成すＣポート反転ビット線ＢＬＣＢ（第６のビット線）が設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
【００７９】
次に、図３に対応する具体的平面レイアウトの一例を図４、図５及び図６により説明する。図４、図５及び図６に示すように、この例に於いては、メモリアレー領域ＭＡ（図１）は、横長の長方形のメモリセル領域ＭＣ１（ＭＣ）を周期的にマトリクス状に敷き詰めた構造となっている（レイアウトの都合により、一部に反転等の操作を含む場合がある）。以下レイアウトの基本的な考え方をまとめると以下のごとくである。すなわち、
（１）メモリセル領域ＭＣ１の中央部に、第１及び第２のプルアップＭＩＳＦＥＴすなわちＰチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）を形成するためのＮ型ウエル領域４ｎ（第１導電型の第１のウエル領域）を配置する。そして、この例に於いては、Ｎ型ウエル領域４ｎの左側に、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１３、ＡＮ１５）を形成するためのＰ型ウエル領域４ｐ（第２導電型の第２のウエル領域）を配置する。同様に、Ｎ型ウエル領域４ｎの右側に、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２、ＡＮ１４、ＡＮ１６）を形成するためのもう一つのＰ型ウエル領域４ｐ（第２導電型の第３のウエル領域）を配置する。なお、左右のＰ型ウエル領域４ｐは、相互に連結されていても良い。
【００８０】
（２）Ｐ型ソースドレイン領域等が形成されるアクティブ領域１８ｐ１、１８ｐ２は、この例では、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｎ型ウエル領域４ｎ内に配置されている。Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２の内、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１３、ＡＮ１５）を形成するためのアクティブ領域１８ｎ１は、この例では、一体の凹部を含む複雑な多角形形状を有し、左側のＰ型ウエル領域４ｐに設けられている。一方、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２、ＡＮ１４、ＡＮ１６）を形成するためのアクティブ領域１８ｎ２は、この例では、一体の凹部を含む複雑な多角形形状を有し、右側のＰ型ウエル領域４ｐに設けられている。
【００８１】
（３）各ゲート電極１６は、対応するアクティブ領域１８ｎ１、１８ｎ２、１８ｐ１、１８ｐ２を横断するように、横方向に延在している。
【００８２】
（４）この例に於いては、メモリセル領域ＭＣ１内の比較的短い相互接続は、主に、第１層埋め込み配線Ｍ１によって形成されている。第１層埋め込み配線Ｍ１は、たとえば、シングルダマシン方式により形成されている。また、この例においては、第１層埋め込み配線Ｍ１は、上下の導電層間の仲介メタル層としても利用されている。
【００８３】
（５）各ゲート電極１６、第１層埋め込み配線Ｍ１等と、対応するアクティブ領域１８ｎ１、１８ｎ２、１８ｐ１、１８ｐ２（その部分のソースドレイン領域）とのコンタクトは、コンタクト部６（具体的には、例えば、タングステンプラグ）を介して、取られている。
【００８４】
（６）各ビット線ＢＬＡ、ＢＬＢ、ＢＬＣ、ＢＬＡＢ、ＢＬＢＢ、ＢＬＣＢ、電源配線Ｖｄｄ、接地配線Ｖｓｓ、たとえばロジック回路用の信号配線等の内、埋め込みＳＲＡＭ領域ＥＭ上を通過するもの等の第２層スルー（Ｔｈｒｏｕｇｈ）配線ＴＷ２１、ＴＷ２２等の縦方向の比較的長い配線は、この例では、第２層埋め込み配線Ｍ２によって形成されている。第２層埋め込み配線Ｍ２は、たとえば、デュアルダマシン方式により形成されている。また、この例においては、第２層埋め込み配線Ｍ２は、上下の導電層間の仲介メタル層としても利用されている。
【００８５】
また、この例では、第２層埋め込み配線Ｍ２による接地配線Ｖｓｓを近接するビット線間に配し、シールド効果を持たせている。
【００８６】
更に、この例では、メモリセル中央部のＮ型ウエル領域上に於いて、第２層埋め込み配線Ｍ２によるＳＲＡＭ領域とは直接関係のない信号配線等の第２層スルー（Ｔｈｒｏｕｇｈ）配線を電源配線と平行に走らせている。このことにより、比較的下層の配線を縦断信号線として使用できるメリットを有する。
【００８７】
（７）各第１層埋め込み配線Ｍ１と第２層埋め込み配線Ｍ２間は、１−２層間ビア２１によって、相互に接続されている。
【００８８】
（８）各ワード線ＷＬＡ１、ＷＬＢ１、ＷＬＣ１は、この例では、第３層埋め込み配線Ｍ３によって形成されている。第３層埋め込み配線Ｍ３は、たとえば、デュアルダマシン方式により形成されている。
【００８９】
（９）各第２層埋め込み配線Ｍ２と第３層埋め込み配線Ｍ３間は、２−３層間ビア２２によって、相互に接続されている。
【００９０】
以上説明したように、埋め込み型３ポートＳＲＡＭにおいて、横長長方形メモリセル領域の中央部に、Ｎウエル領域を配置し、両側にＰウエル領域を配置するとともに、各ポートを差動ビット線構成としたので、チップ占有面積の増大を最小限に抑えつつ、各ポート（トランスミッションゲートベース）について、高速の書き込み、および、読み出し特性を確保することができる。
【００９１】
２−３．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）の説明（主に図７および図８）
このセクションでは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例を説明する。
【００９２】
以下の例は、基本的に図１から図６で説明したものと同じであり、以下に於いては原則として、異なる部分のみを説明する。このことは、以下の他の変形例に於いても同じである。
【００９３】
この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−５）から（２−１２）の一つ又は、複数と組み合わせることができる。
【００９４】
図７は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図８は図７のＸ−Ｘ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例１（アクティブ領域等幅型３ポート）を説明する。
【００９５】
このレイアウトは、基本的に図３から図６で説明したものと同じであるが、図７及び図８に示すように、Ｐ型ウエル領域４ｐ内のアクティブ領域の形状が異なっており、図８に詳述するようなＬＩＣ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）が用いられている点が異なる。すなわち、
（１）Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４は、この例では、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４（それぞれ、第２のアクティブ領域、第４のアクティブ領域、第１のアクティブ領域および第３のアクティブ領域）の幅は、等しくされている。これにより、リソグラフィが容易となる。
【００９６】
（２）アクティブ領域１８ｎ１、１８ｎ３およびアクティブ領域１８ｎ２、１８ｎ４が相互に分離した結果、これらを相互接続するものとして、ＬＩＣすなわち、ローカルインタコネクト８ａ、８ｂ（それぞれ、第１のローカルインタコネクトおよび第２のローカルインタコネクト）が使用されている。
【００９７】
次に、図７のＸ−Ｘ’断面を図８に示す。図８に示すように、チップ２（図１）は、たとえば、Ｐ型単結晶シリコン半導体基板１ｓ上に形成されており、たとえば、その上部には、Ｐ型ウエル領域４ｐが設けられており、その表面には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域３が設けられている。ＳＴＩ領域３のない半導体基板１ｓの表面は、アクティブ領域となっており、その一部には、高濃度Ｎ型ソースドレイン領域５ｎが設けられている。
【００９８】
半導体基板１ｓの表面１ａ（裏面１ｂと反対の面）上には、たとえば、酸化シリコン系絶縁膜等から構成されたプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜７が形成されており、その中にはローカルインタコネクト８、すなわち、タングステンプラグ９（Ｔｕｎｇｓｔｅｎ  Ｐｌｕｇ）が埋め込まれている。プリメタル絶縁膜７およびローカルインタコネクト８の上には、たとえば、酸化シリコン系絶縁膜等（たとえば、非多孔質系Ｌｏｗ−ｋ絶縁膜）による第１層層間絶縁膜１０が形成されており、その中には、たとえば、銅系の第１層埋め込み配線Ｍ１が埋め込まれている。なお、ローカルインタコネクト８（タングステンプラグ９）と高濃度Ｎ型ソースドレイン領域５ｎは、（基板またはゲート電極との）コンタクト部６に於いて、相互に電気的に接続されている。第１層層間絶縁膜１０および第１層埋め込み配線Ｍ１の上には、たとえば、酸化シリコン系絶縁膜等（たとえば、多孔質系Ｌｏｗ−ｋ絶縁膜）による上層多層配線層１２が形成されている。
【００９９】
以上説明したように、各メモリセルを構成するＮチャネル型ＭＩＳＦＥＴ（この例ではプレーナゲート型）を形成するアクティブ領域を基本的に全て、縦長の長方形とし、その幅を等しくしたので、微細加工が容易になるメリットを有する。
【０１００】
また、複数のアクティブ領域間の相互接続にローカルインタコネクトを利用したので、第１層埋め込み配線等を谷離予で切るメリットを有する。
【０１０１】
なお、アクティブ領域の等幅化は、Ｎチャネル型ＭＩＳＦＥＴばかりでなく、各メモリセルを構成するＰチャネル型ＭＩＳＦＥＴにも適用しても良い。すなわち、すなわち、各メモリセルを構成するＰチャネル型ＭＩＳＦＥＴ（この例ではプレーナゲート型）を形成するアクティブ領域を基本的に全て、縦長の長方形とし、その幅を、Ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域の幅と等しくする。このようにすると、微細加工が更に容易になるメリットを有する。
【０１０２】
なお、図４等の例と比較すると、図７等の例では、Ｐ型ウエル領域内のアクティブ領域が、比較的簡単で矩形構造（幅や長さとは無関係に）をしているので、微細加工に適している。また、長さ（縦方向）が同一にされているので、この点でも、微細加工に適している。
【０１０３】
２−４．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）の説明（主に図９）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−３）で説明した例の変形例と見ることもできる。ここで説明する例は、基本的に、セクション（２−３）で説明した例と同じであるから、以下では原則として、異なる部分のみを説明する。
【０１０４】
この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−５）から（２−９）の一つ又は、複数と組み合わせることができる。
【０１０５】
図９は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明するための図７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例２（Ａポート系Ｎチャネル型ＭＩＳＦＥＴアクティブ領域幅広型３ポート）を説明する。
【０１０６】
この例は、図７及び図８で説明したものと基本的に同じである。しかし、この例では図９に示すように、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）を形成するアクティブ領域１８ｎ３、１８ｎ４の幅が、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）を形成するアクティブ領域１８ｎ１、１８ｎ２の幅よりも広くなっている点が異なる。
【０１０７】
以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴのアクティブ領域の幅をＢおよびＣポート系のＮチャネル型ＭＩＳＦＥＴのアクティブ領域の幅よりも広くすることにより、Ａポート系のドライバトランジスタやアクセストランジスタの駆動能力が向上するため、読み出し、および書き込み速度が向上する。また、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）特性の向上が期待できる。
【０１０８】
２−５．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ−Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）の説明（主に図１０）
このセクションで説明する例は、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例である。ここで説明する例は、基本的に、セクション（２−１）および（２−２）で説明した例と同じであるから、以下では原則として、異なる部分のみを説明する。
【０１０９】
この例の特徴は、セルを構成する複数のＮチャネル型ＭＩＳＦＥＴの一部の閾値電圧を相対的に高くしている点にある。一方、これ以外の例では、第一義的には、セルを構成する複数のＮチャネル型ＭＩＳＦＥＴの閾値電圧は、基本的に同一レベルにされている。しかし、この例と同じように、閾値電圧に各種のモードで、差を設けるようにしてもよい。なお、この例では、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）の閾値電圧を相対的に高くするモードを具体的に説明するが、それ以外のＭＩＳＦＥＴの組み合わせで閾値電圧を相対的に高くするモードでも良いことは言うまでもない。
【０１１０】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−４）およびセクション（２−６）から（２−１２）の一つ又は、複数と組み合わせることができる。
【０１１１】
図１０は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ−Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明するための図５に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例３（Ａポート系高Ｖｔｈ−Ｂ＆Ｃポート系低Ｖｔｈ型３ポート）を説明する。
【０１１２】
この例は、図３から図６で説明したものと基本的に同じであるが、図１０に示すように、Ｐ型ウエル領域４ｐを、閾値電圧が相対的に高い高Ｖｔｈ領域ＨＶｔｈ１、ＨＶｔｈ２と、閾値電圧が相対的に低い低Ｖｔｈ領域ＬＶｔｈ１、ＬＶｔｈ２に区分した点が異なる。すなわち、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２）およびＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）の閾値電圧を相対的に高くし、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）の閾値電圧を相対的に低くするのである。
【０１１３】
以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴの閾値電圧をＢおよびＣポート系のＮチャネル型ＭＩＳＦＥＴの閾値電圧よりも、相対的に高く設定したので、Ａポート系のリーク電流を低減できるとともに、ＢおよびＣポート系を相対的に高速読み出し、および高速書き込みとすることができる。
【０１１４】
２−６．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）の説明（主に図１１から図１７）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−３）で説明した例の変形例と見ることもできる。
【０１１５】
ここに説明する例は、図７及び図８で説明したものと基本的に同じであるので、以下では、原則として異なる部分のみを説明する。
【０１１６】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−５）およびセクション（２−７）から（２−１２）の一つ又は、複数と組み合わせることができる。
【０１１７】
図１１は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。図１２は図１１のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図１３は図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図１４は図１２に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。図１５は図１１に対応する読み出し回路（書き込み回路も併記）の一例を示す模式回路図である。図１６は図１２の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。図１７は図１６に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例４（低高さセル構造３ポート）を説明する。
【０１１８】
図１１に示すように、この例では、Ｂポート系およびＣポート系のビット線ペアをセル１列あたりに２組配線して、Ｂポート系ワード線とＣポート系ワード線（各第２のワード線である）をセル２行に対して、１本ずつ配線し、インタリーブ接続する。一方、Ａポート系ワード線（第１のワード線）は、セル１行に対して、独立して１本配線し、Ａポート系ビット線ペアは、各列に対して、１組とする。すなわち、Ｂポート系およびＣポート系のビット線ペアを倍に増やすことで、ワード線を１本減らしているのである。これは、横長のメモリセルを考慮すると、たとえ、縦に走るビット線が大幅に増えても、横に走るワード線を減らした方が占有面積の点で有利だからである。
【０１１９】
図１１は、基本的に図３の回路を上下方向に３個並べたものであるが、レイアウト、配線の引き回し、充填効率の観点で一部に上下又は左右の反転操作を伴う場合がある。
【０１２０】
以下に、図３の場合と同様に説明すると、以下の通りである。
【０１２１】
図１１に示すように、メモリセル領域ＭＣ１のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ１２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ１２）のゲート電極は、正記憶ノードＳＮに接続されている。
【０１２２】
メモリセル領域ＭＣ１内の行方向には、Ａポートワード線ＷＬＡ１（第１のワード線）およびＢポートワード線ＷＬＢ１（第２のワード線）が設けられている。Ａポートワード線ＷＬＡ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１４）のゲート電極が接続されている。更に、下側のメモリセル領域内に設けられたＣポートワード線ＷＬＣ１（第３のワード線）には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５、ＡＮ１６）のゲート電極が接続されている。
【０１２３】
一方、メモリセル領域ＭＣ１内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
【０１２４】
また、メモリセル領域ＭＣ１内の列方向には、Ｂポート正ビット線ＢＬＢ０および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
【０１２５】
更に、メモリセル領域ＭＣ１内の列方向には、Ｃポート正ビット線ＢＬＣ０および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
【０１２６】
同様に、メモリセル領域ＭＣ２のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２１、Ｐ２２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ２２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ２２）のゲート電極は、正記憶ノードＳＮに接続されている。
【０１２７】
メモリセル領域ＭＣ２内の行方向には、Ａポートワード線ＷＬＡ２およびＣポートワード線ＷＬＣ２が設けられている。Ａポートワード線ＷＬＡ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２１、ＡＮ２２）のゲート電極が接続されている。同様に、Ｃポートワード線ＷＬＣ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２５、ＡＮ２６）のゲート電極が接続されている。更に、下側のメモリセル領域ＭＣ１内に設けられたＢポートワード線ＷＬＢ１には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３、ＡＮ２４）のゲート電極が接続されている。
【０１２８】
一方、メモリセル領域ＭＣ２内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
【０１２９】
また、メモリセル領域ＭＣ２内の列方向には、Ｂポート正ビット線ＢＬＢ１および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ１Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢ１と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ１Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
【０１３０】
更に、メモリセル領域ＭＣ２内の列方向には、Ｃポート正ビット線ＢＬＣ１および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ１Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ１と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ１Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
【０１３１】
同様に、メモリセル領域ＭＣ３のデータ記憶部ＳＰには、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３１、Ｐ３２）が設けられており、これらのソースドレイン端子の一方が、それぞれ電源配線Ｖｄｄに接続されており、他方が、それぞれ正記憶ノードＳＮおよび反転記憶ノードＳＮＢに接続されている。正記憶ノードＳＮには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３１）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。一方、反転記憶ノードＳＮＢには、Ｎチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３２）のソースドレイン端子の一方が接続されており、他方が接地配線Ｖｓｓに接続されている。ここで、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３１）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３１）のゲート電極は、反転記憶ノードＳＮＢに接続されており、Ｐチャネル型プルアップＭＩＳＦＥＴ（Ｐ３２）およびＮチャネル型ドライバＭＩＳＦＥＴ（ＤＮ３２）のゲート電極は、正記憶ノードＳＮに接続されている。
【０１３２】
メモリセル領域ＭＣ３内の行方向には、Ａポートワード線ＷＬＡ３およびＢポートワード線ＷＬＢ２が設けられている。Ａポートワード線ＷＬＡ３には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３１、ＡＮ３２）のゲート電極が接続されている。同様に、Ｂポートワード線ＷＬＢ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３３、ＡＮ３４）のゲート電極が接続されている。更に、下側のメモリセル領域ＭＣ２１内に設けられたＣポートワード線ＷＬＣ２には、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３５、ＡＮ３６）のゲート電極が接続されている。
【０１３３】
一方、メモリセル領域ＭＣ３内の列方向には、Ａポート正ビット線ＢＬＡおよび、これと相補的な対を成すＡポート反転ビット線ＢＬＡＢが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３１）のソースドレイン端子の一方は、Ａポート正ビット線ＢＬＡと接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３２）のソースドレイン端子の一方は、Ａポート反転ビット線ＢＬＡＢと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、相補型のＡポート（相補型書き込み＆読み出しポート）を構成している。
【０１３４】
また、メモリセル領域ＭＣ３内の列方向には、Ｂポート正ビット線ＢＬＢ０および、これと相補的な対を成すＢポート反転ビット線ＢＬＢ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３３）のソースドレイン端子の一方は、Ｂポート正ビット線ＢＬＢ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３４）のソースドレイン端子の一方は、Ｂポート反転ビット線ＢＬＢ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＢポート（相補型書き込み＆読み出しポート）を構成している。
【０１３５】
更に、メモリセル領域ＭＣ３内の列方向には、Ｃポート正ビット線ＢＬＣ０および、これと相補的な対を成すＣポート反転ビット線ＢＬＣ０Ｂが設けられている。Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３５）のソースドレイン端子の一方は、Ｃポート正ビット線ＢＬＣ０と接続されており、他方は、正記憶ノードＳＮと接続されている。一方、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ３６）のソースドレイン端子の一方は、Ｃポート反転ビット線ＢＬＣ０Ｂと接続されており、他方は、反転記憶ノードＳＮＢと接続されており、これらにより、このセルに関して相補型のＣポート（相補型書き込み＆読み出しポート）を構成している。
【０１３６】
以上のように、Ｂ，Ｃポート系について言えば、上下に隣接するメモリセルに於いて、各ビット線対は、相互に異なっている。言い換えれば、各Ｂ，Ｃポート系ビット線対は、上下方向に並ぶメモリセルに関して、一つおきに同一となる。
【０１３７】
これに対応して、一つのメモリセルに設けられたワード線は、一つは、Ａポート系ワード線であり、もう一方は、上下方向に隣接するメモリセルごとに、Ｂポート系ワード線とＣポート系ワード線が交互に入れ替わっている。
【０１３８】
しかし、各メモリセルについて、同一系統のポートに係るアクセスＭＩＳＦＥＴは、同一系統のポートに係るワード線によって制御されている点は、他の例と同一である。
【０１３９】
このレイアウトは、基本的に図７で説明したものと同じであるが、図１２から図１４に示すように、メモリセル領域ＭＣ１についてみると、ワード線とビット線に関して、以下のように異なるところがある。すなわち、
（１）各ビット線ＢＬＡ、ＢＬＢ０、ＢＬＢ１、ＢＬＣ０、ＢＬＣ１、ＢＬＡＢ、ＢＬＢ０Ｂ、ＢＬＢ１Ｂ、ＢＬＣ０Ｂ、ＢＬＣ１Ｂ、電源配線Ｖｄｄ、接地配線Ｖｓｓ等は、第２層埋め込み配線Ｍ２によって形成されている。更に、たとえばロジック回路用の信号配線等の内、埋め込みＳＲＡＭ領域ＥＭ上を通過するもの等の第２層スルー（Ｔｈｒｏｕｇｈ）配線ＴＷ２１、ＴＷ２２等の縦方向の比較的長い配線は、第２層埋め込み配線Ｍ２によって形成されている。第２層埋め込み配線Ｍ２は、たとえば、デュアルダマシン方式により形成されている。また、この例においては、第２層埋め込み配線Ｍ２は、上下の導電層間の仲介メタル層としても利用されている。
【０１４０】
（２）各ワード線ＷＬＡ１、ＷＬＢ１は、この例では、第３層埋め込み配線Ｍ３によって形成されている。第３層埋め込み配線Ｍ３は、たとえば、デュアルダマシン方式により形成されている。
【０１４１】
次に、この例のＳＲＡＭのセルレイアウトの意義の理解を助けるために、図１５により、Ｂポート（ＣポートはＢポートと等価であり、Ａポートは、標準的なものである）を例にとり、簡単に、読み出し及び書き込み動作を説明する。図１５に示すように、メモリセルＭＣ１からの読み出し時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となり、メモリセルＭＣ１の情報が、Ｂポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに読み出される。そして、アドレスデータＡＤによって、列デコーダ回路ＣＤが制御され、Ｂポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに読み出された情報は、列デコーダ回路ＣＤを介して、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに伝えられる。正データ線ＤＬおよび反転データ線ＤＬＢ上の情報は、たとえば、ラッチ型センスアンプ等のセンスアンプＳＡＬによって増幅される。センスアンプＳＡＬによって増幅された情報は、データ出力制御回路ＲＢによって、たとえば、シングルエンドの信号とされ、読み出しデータ信号ＲＳとしてＳＲＡＭ回路ＥＭの外部に出力される。
【０１４２】
メモリセルＭＣ１へ書き込む時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となるとともに、シングルエンドの書き込み情報ＷＳがＳＲＡＭ回路ＥＭの外部から入力され、データ入力制御回路ＷＢを介して、書き込み駆動回路ＷＤに供給される。書き込み駆動回路ＷＤは、書き込み情報ＷＳをフルスイングの相補書き込み対信号として、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに供給する。この書き込み信号は、列デコーダ回路ＣＤを介して、それぞれＢポート正ビット線ＢＬＢ０およびＢポート反転ビットＢＬＢ０Ｂに伝えられ、メモリセルＭＣ１に書き込まれる。
【０１４３】
同様に、メモリセルＭＣ２からの読み出し時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となり、メモリセルＭＣ２の情報が、Ｂポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに読み出される。そして、アドレスデータＡＤによって、列デコーダ回路ＣＤが制御され、Ｂポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに読み出された情報は、列デコーダ回路ＣＤを介して、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに伝えられる。正データ線ＤＬおよび反転データ線ＤＬＢ上の情報は、たとえば、ラッチ型センスアンプ等のセンスアンプＳＡＬによって増幅される。センスアンプＳＡＬによって増幅された情報は、データ出力制御回路ＲＢによって、たとえば、シングルエンドの信号とされ、読み出しデータ信号ＲＳとしてＳＲＡＭ回路ＥＭの外部に出力される。
【０１４４】
メモリセルＭＣ２へ書き込む時には、先ず、Ｂポートワード線ＷＬＢ１がアクティブ状態となるとともに、シングルエンドの書き込み情報ＷＳがＳＲＡＭ回路ＥＭの外部から入力され、データ入力制御回路ＷＢを介して、書き込み駆動回路ＷＤに供給される。書き込み駆動回路ＷＤは、書き込み情報ＷＳをフルスイングの相補書き込み対信号として、それぞれ正データ線ＤＬおよび反転データ線ＤＬＢに供給する。この書き込み信号は、列デコーダ回路ＣＤを介して、それぞれＢポート正ビット線ＢＬＢ１およびＢポート反転ビットＢＬＢ１Ｂに伝えられ、メモリセルＭＣ２に書き込まれる。
【０１４５】
次に、図１１に対応して、上下方向に並んだ３個のメモリセル領域ＭＣ１、ＭＣ２、ＭＣ３に関する平面レイアウト図である図１６及び図１７に基づいて、図１２から図１４に基づいて説明したレイアウトに関して、補足的な説明を行う。図１６及び図１７（図１１参照）に示すように、レイアウトの基本的考え方は、以下の通りである。すなわち、
（１）あるメモリセルを制御するワード線のうち、１本は、たとえば、下方に隣接するメモリセルにあるので、メモリセルの幅と同程度の長さの縦方向の配線（この例では、第２層埋め込み配線Ｍ２）を必要とする。従って、たとえば、メモリセル領域ＭＣ２を例に取り説明するとすれば、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ２３、ＡＮ２４）のゲート電極は、たとえば、第２層埋め込み配線Ｍ２を介してメモリセル領域ＭＣ１にあるＢポートワード線ＷＬＢ１に接続されている。
【０１４６】
以上説明したように、Ｂポート系ビット線ペアおよびＣポート系ビット線ペアをそれぞれ２組用意し、Ｂポート系ワード線およびＣポート系ワード線をメモリセル２行に対して、１本ずつ用意して、それらをインタリーブ接続している。このことにより、横方向に走るメタルワード線（第３層埋め込み配線）が１行あたり、２本となるので、セル高さ（Ｃｅｌｌ  Ｈｅｉｇｈｔ）の低減に有効である。
【０１４７】
２−７．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）の説明（主に図１８から図２６）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−６）で説明した例の変形例と見ることもできる。
【０１４８】
この例は、基本的にセクション（２−６）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１４９】
この例は、種々の例と組み合わせ可能であるが、たとえば、セクション（２−３）から（２−５）、（２−８）および（２−１０）から（２−１２）の各例の一つ又は複数と組み合わせることが可能である。
【０１５０】
図１８は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明するための図１１に対応する図１のメモリセル領域ＭＣ（縦方向すなわち、ビット線方向に３セル分を表示）の模式的回路図である。図１９は図１８のメモリセル領域ＭＣ１とその周辺の拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図２０は図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図２１は図１９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。図２２は図１８に対応する読み出し回路の一例を示す模式回路図（Ｃポート系シングルエンドビット線）である。図２３は図１８に対応する読み出し回路の一例を示す模式回路図（Ｄポート系シングルエンドビット線）である。図２４は図１９の範囲を上方向の隣接する３個のセルまで拡張して示した拡大平面レイアウト図（ただし、第２層埋め込み配線までを表示）である。図２５は図２４に対応する拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図２６は図２４に対応する拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例５（部分シングルエンドビット線構成４ポート）を説明する。
【０１５１】
この例は、基本的に、図１１で説明したものと同じであるが、図１８に示すように、図１１におけるＣポート正ビット線ＢＬＣ０、ＢＬＣ１（正論理）がシングルエンド化されるとともに、Ｃポート反転ビット線ＢＬＣ０Ｂ、ＢＬＣ１Ｂがシングルエンド化され、Ｄポート反転ビット線ＢＬＤ０Ｂ、ＢＬＤ１Ｂ（負論理）となっている点が異なる。ここで、シングルエンドポート（Ｃポート、Ｄポート）は、読み出し専用ポートとなる。
【０１５２】
言い換えれば、この例では、Ａポート系ビット線（第１及び第２のビット線）およびＢポート系ビット線（第３及び第４のビット線）は、それぞれ相互に対を成すビット線対である。一方、Ｃポート系ビット線（第５のビット線）およびＤポート系ビット線（第６のビット線）は、それぞれ相互に対を成さないビット線である。
【０１５３】
次に、この例における単位メモリセル領域ＭＣの平面レイアウトを図１９（図１２に対応）から図２１および図２４から図２６に示す。他のセクションと同様に、メモリセルに関して、上下方向、上又は下というときは、ビット線の延在方向を指す。
【０１５４】
図１９から図２１に示すように、図１２から図１４等と異なり、たとえば、メモリセル領域ＭＣ１については、ワード線ＷＬＡ１、ＷＬＣ１（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ１（第３のワード線）は、上方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ１は、メモリセル領域ＭＣ１内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＣ１は、このメモリセル及び下方のメモリセルのＣポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ１は、このメモリセル及び上方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、下方のメモリセル領域内には、これらのワード線と平行に、ワード線ＷＬＤ１（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＤ１は、このメモリセルおよび下方のメモリセルのＤポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ１内のアクセストランジスタは、これらの４本のワード線によって制御されている。
【０１５５】
同様に、たとえば、メモリセル領域ＭＣ２については、ワード線ＷＬＡ２、ＷＬＤ２（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ１（第３のワード線）は、下方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ２は、メモリセル領域ＭＣ２内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＤ２は、このメモリセル及び上方のメモリセルのＤポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ１は、このメモリセル及び下方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、上方のメモリセル領域ＭＣ３内には、これらのワード線と平行に、ワード線ＷＬＣ２（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＣ２は、このメモリセルおよび上方のメモリセルのＣポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ２内のアクセストランジスタは、これらの４本のワード線によって制御されている。
【０１５６】
同様に、たとえば、メモリセル領域ＭＣ３については、ワード線ＷＬＡ３、ＷＬＣ２（それぞれ、第１のワード線及び第２のワード線）が横断しており、ワード線ＷＬＢ２（第３のワード線）は、上方のセル境界上近傍を境界に沿って延在している。ここで、ワード線ＷＬＡ３は、メモリセル領域ＭＣ３内のＡポート系のアクセストランジスタを制御しており、ワード線ＷＬＣ２は、このメモリセル及び下方のメモリセルのＣポート系のアクセストランジスタを制御している。一方、ワード線ＷＬＢ２は、このメモリセル及び上方のメモリセルのＢポート系のアクセストランジスタを制御している。更に、下方のメモリセル領域ＭＣ２内には、これらのワード線と平行に、ワード線ＷＬＤ２（第４のワード線）がセルを横断するように設けられている。ここで、ワード線ＷＬＤ２は、このメモリセルおよび下方のメモリセルのＤポート系のアクセストランジスタを制御している。すなわち、メモリセル領域ＭＣ３内のアクセストランジスタは、これらの４本のワード線によって制御されている。
【０１５７】
次に、読み出し動作について簡単に説明する。これらの動作は、基本的に図１５について説明したものと同様であるので、主に、相違している部分を説明する。すなわち、差動ポートであるポートＡおよびポートＢについては、図１５について説明したものと全く同一である。異なっているのは、図２２及び図２３に示すように、シングルエンドポートであるポートＣおよびポートＤである。
【０１５８】
図２２に示すように、ポートＣの読み出し動作については、アドレス信号ＡＤに基づいて、列制御回路領域ＣＤがＣポート正ビット線ＢＬＣ０、ＢＬＣ１のいずれかを選択する。正データ線ＤＬに読み出された情報は、シングルエンドセンスアンプＳＡＳで増幅され、データ出力制御回路ＲＢに出力され、そこで、ラッチ等され、読み出し信号ＲＳとして、埋め込みＳＲＡＭ領域ＥＭ（図１）の外部に出力される。
【０１５９】
同様に、図２３に示すように、ポートＤの読み出し動作については、アドレス信号ＡＤに基づいて、列制御回路領域ＣＤがＤポート反転ビット線ＢＬＤ０Ｂ、ＢＬＤ１Ｂのいずれかを選択する。反転データ線ＤＬＢに読み出された情報は、シングルエンドセンスアンプＳＡＳで増幅され、データ出力制御回路ＲＢに出力され、そこで、ラッチ等され、反転された後、読み出し信号ＲＳとして、埋め込みＳＲＡＭ領域ＥＭ（図１）の外部に出力される。
【０１６０】
以上説明したように、Ｂ、Ｃポート系ビット線の多重化とＢ、Ｃポート系ワード線のインタリーブ接続に、更に、Ｃポート系ビット線対の分割により、シングルエンドビット線構成としたＣポート系ビット線およびＤポート系ビット線としたので、ワード線の数がセルあたり、２．５本となる。従って、セクション（２−６）と比較して、若干のセル面積の増大と引き換えに、２個の高速の差動ポート（書き込み＆読み出しポート）を確保したまま、２個のシングルエンド型ポート（読み出し専用ポート）を追加することができる。
【０１６１】
２−８．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）の説明（主に図２７および図２８）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−４）で説明した例の変形例と見ることもできる。
【０１６２】
この例は、基本的にセクション（２−４）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１６３】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−３）から（２−７）およびセクション（２−９）から（２−１２）の一つ又は、複数と組み合わせることができる。
【０１６４】
図２７は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図２８は図２７に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例６（第１層電源縦配線構成３ポート）を説明する。
【０１６５】
この例は、基本的に図９で説明したものと同じであるが、図２７及び図２８に示すように、第１層埋め込み配線Ｍ１で相互接続していた部分の一部をＬＩＣ（８ａ、８ｂ、８ｃ、８ｄ）で代替させることにより、各メモリセル領域ＭＣ１の中央部における電源配線Ｖｄｄ（電源供給配線）を第１層埋め込み配線Ｍ１で構成している点が特徴となっている。
【０１６６】
以上説明したように、Ｎ型ウエル領域４ｎ（第１導電型ウエル領域）の中央部に、第１層埋め込み配線による電源配線を縦に通しているので、その周辺部分に於いて、第２層埋め込み配線を信号配線等に自由に使用できるメリットを有する。
【０１６７】
２−９．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）の説明（主に図２９から図３１）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例である。
【０１６８】
この例は、基本的にセクション（２−１）および（２−２）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１６９】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−８）およびセクション（２−１０）から（２−１２）の一つ又は、複数と組み合わせることができる。
【０１７０】
図２９は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（第３層埋め込み配線までを表示）である。図３０は図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図３１は図２９に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（主に第２層埋め込み配線Ｍ２および第３層埋め込み配線Ｍ３を表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例７（Ｂ＆Ｃポート系アクセスＭＩＳＦＥＴ相互上下反転３ポート）を説明する。
【０１７１】
この例は、基本的に、図４から図６で説明したものと同じであるが、図２９から図３１に示すように、各メモリセル領域ＭＣ１について、Ｎチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１３、ＡＮ１５）とＮチャネル型アクセスＭＩＳＦＥＴ（ＡＮ１４、ＡＮ１６）の上下の位置関係が相互に反転している点が特徴となっている。
【０１７２】
以上説明したように、Ｂポート系およびＣポート系のアクセストランジスタの位置を一方のＰ型ウエル領域（第２導電型ウエル領域）において、上下反転しているので、Ｂポート系およびＣポート系のビット線ペアの負荷容量バランスを良好にすることができる。
【０１７３】
２−１０．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）の説明（主に図３２および図３３）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−３）で説明した例の変形例と見ることもできる。
【０１７４】
この例は、基本的にセクション（２−３）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１７５】
なお、この例では、ＦＩＮ型ＭＩＳＦＥＴとして、バルク方式を例に取り具体的に説明するが、ＳＯＩ方式等でも良いことは言うまでもない。ただし、バルク方式は、プロセスが簡単であるメリットを有する。このことは、以下のセクションでも同じである。
【０１７６】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−９）の一つ又は、複数と組み合わせることができる。
【０１７７】
図３２は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明するための図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。図３３は図３２のＦＩＮ型ＭＩＦＥＴの立体形状の一例を示すデバイス斜視図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（ＦＩＮ基本型３ポート）を説明する。
【０１７８】
この例は、図３２に示すように、図７と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
【０１７９】
更に、図３３に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２、ＡＮ１１、ＡＮ１２、ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６）および各Ｐチャネル型ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）が、ＦＩＮ型ＭＩＳＦＥＴとされている点が付加的な特徴である。ここで、Ｐチャネル型ＭＩＳＦＥＴ（Ｐ１１、Ｐ１２）は、それぞれ第１及び第２のプルアップＭＩＳＦＥＴである。図３３に示すように、典型的なＦＩＮ型ＭＩＳＦＥＴ（この例では、バルク方式）においては、単結晶シリコン基板１ｓの表面に、たとえば、ＳＴＩ領域３（素子分離領域）で区画されたアクティブ領域１８があり、その上部が、フィン１７（Ｆｉｎ）となっている。フィン１７と直交する方向にゲート絶縁膜１５を介して、ゲート電極１６がまたいでおり、この両側のフィン１７の部分が、それぞれソース領域１７ｓおよびドレイン領域１７ｄとなっている。
【０１８０】
このように、ＦＩＮ型ＭＩＳＦＥＴでは、見かけ上のアクティブ領域の幅は、狭くなっているが、実効的には、両側面も寄与するので、比較的広い実効的なアクティブ領域の幅（すなわち、ゲート幅）を確保することができる。なお、この例では、単に「アクティブ領域の幅」というときは、「見かけ上の幅」すなわち、「アクティブ領域の平面的な幅」を指すものとする。
【０１８１】
この例では、アクティブ領域の幅およびフィンの高さは、Ｎチャネル型ＭＩＳＦＥＴおよびＰチャネル型プルアップＭＩＳＦＥＴともに同じである。これは、その方が、ＦＩＮ型トランジスタの構造上、微細加工が容易だからである。
【０１８２】
また、Ｐチャネル型プルアップＭＩＳＦＥＴのソースドレイン領域にＳｉＧｅ等を適用する場合は、アクティブ領域の幅およびフィンの高さをＮチャネル型ＭＩＳＦＥＴと同じにしても駆動能力上、遜色がないからである。また、以下の説明するように、Ｐチャネル型プルアップＭＩＳＦＥＴの駆動能力を上げたい場合には、並列化することもできる。
【０１８３】
なお、アクティブ領域の幅およびフィンの高さは、それぞれ、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型プルアップＭＩＳＦＥＴで異ならせても良いことは言うまでもない。
【０１８４】
以上説明したように、各メモリセルを構成するＮチャネル型ＭＩＳＦＥＴおよびＰチャネル型ＭＩＳＦＥＴ（プルアップＭＩＳＦＥＴに限らない）をＦＩＮ型ＭＩＳＦＥＴとしたので、駆動能力を確保した上で、微細化が可能となる。
【０１８５】
２−１１．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）の説明（主に図３４および図３５）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−１０）で説明した例の変形例と見ることもできる。
【０１８６】
この例は、基本的にセクション（２−１０）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１８７】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−９）の一つ又は、複数と組み合わせることができる。
【０１８８】
更に、この例では、Ａポート系のＮチャネル型ＭＩＳＦＥＴ（なお、ドライバは全ポートに共通）の全部を並列化する例を説明するが、並列化は、次のセクションに示すように、Ａポート系のＮチャネル型ＭＩＳＦＥＴの一部であってもよいし、他の系統のポートに属するＮチャネル型ＭＩＳＦＥＴの全部又は一部であってもよい。また、Ｐチャネル型ＭＩＳＦＥＴを並列化してもよい。
【０１８９】
また、並列化の列数は、ここでは、２列の場合を例に取り具体的に説明するが、２列に限らず、３列以上であっても良い。
【０１９０】
図３４は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明するための図３に対応する図１のメモリセル領域ＭＣの模式的回路図である。図３５は図３４に対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例８（データ記憶部Ｎチャネル型ＭＩＳＦＥＴ総並列ＦＩＮ型３ポート）を説明する。
【０１９１】
この例は、図３２と基本的に同じであるが、図３４及び図３５に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＤＮ１１、ＤＮ１２、ＡＮ１１、ＡＮ１２）が、並列型ＭＩＳＦＥＴとされている点が付加的な特徴である。
【０１９２】
また、この例でも、図３２と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３１、１８ｎ３２、１８ｎ４１、１８ｎ４２は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
【０１９３】
以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型ＭＩＳＦＥＴの全てを並列化（複数並列、この例では２本）したので、ＦＩＮプロセスとの整合性を確保しつつ、Ａポート系のＮチャネル型ＭＩＳＦＥＴの駆動能力を向上させることができる。これにより、Ａポート系の書き込み、及び、読み出しの更なる高速化が可能となる。また、Ａポート系からの書き込みマージンを向上させることができる。
【０１９４】
２−１２．本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）の説明（主に図３６および図３７）
このセクションで説明するものは、セクション（２−１）および（２−２）で説明した例のセルレイアウトに関する変形例に属するが、直接的には、セクション（２−１１）で説明した例の変形例と見ることもできる。
【０１９５】
この例は、基本的にセクション（２−１１）で説明したものと同じであるので、以下では、原則として異なる部分のみを説明する。
【０１９６】
また、この例は、各種の例と組み合わせ可能でるが、たとえば、セクション（２−２）から（２−９）の一つ又は、複数と組み合わせることができる。
【０１９７】
図３６は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明するため図３４に対応する図１のメモリセル領域ＭＣの模式的回路図である。図３７は図３６対応する図１のメモリセル領域ＭＣの拡大平面レイアウト図（１−２層間ビア２１までを表示）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのセルレイアウトに関する変形例９（Ａポート系アクセスＭＩＳＦＥＴ並列ＦＩＮ型３ポート）を説明する。
【０１９８】
この例は、図３４及び図３５と基本的に同じであるが、図３６及び図３７に示すように、各Ｎチャネル型ＭＩＳＦＥＴ（ＡＮ１１、ＡＮ１２）が、並列型ＭＩＳＦＥＴとされている点が付加的な特徴である。
【０１９９】
また、この例でも、図３５と同様に、Ｎ型ソースドレイン領域等が形成されるアクティブ領域１８ｎ１、１８ｎ２、１８ｎ３１、１８ｎ３２、１８ｎ４１、１８ｎ４２は、それぞれ縦長の長方形形状をしており、幾何学的にＳＴＩ領域３（素子分離領域）によって相互に分離されて、Ｐ型ウエル領域４ｐ内に縦長に配置されている。そして、この例に於いては、各アクティブ領域１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ４の平面的な幅は、等しくされている。これにより、リソグラフィが容易となる。
【０２００】
以上説明したように、各メモリセルを構成するＡポート系のＮチャネル型アクセスＭＩＳＦＥＴのみを並列化（複数並列、この例では２本）したので、Ａポート系からの書き込みマージンを向上させることができる。また、並列化は、Ｎチャネル型アクセスＭＩＳＦＥＴのみであり、セクション（２−１１）の例と比べて、スタンバイリーク電流の増大を抑制することができる。
【０２０１】
２−１３．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３８）
図３８は本願の前記一実施の形態の半導体集積回路装置における埋め込みＳＲＡＭのアウトラインを説明するための埋め込みＳＲＡＭ領域ＥＭの模式的回路構成図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０２０２】
（１）埋め込み型マルチポートＳＲＡＭの技術的課題等：
先に説明したように、画像情報等を処理するチップにおいては、デジタル信号処理回路等のロジック回路とともに、マルチポートのＳＲＡＭを混載することが行われている。その際、たとえば、３ポートであれば、１ポートを差動書き込み＆読み出しポートとして、２ポートをシングルエンド読み出し専用ポートとするものがある。しかし、本願発明者が検討したところによると、この構成では、埋め込みＳＲＡＭの占有面積は小さくなるものの、書き込み＆読み出しポートが一つに限られるほか、シングルエンド読み出しでは、差動読み出しほどの高速読み出し特性は期待できないとの問題があることが明らかとなった。
【０２０３】
（２）前記一実施の形態の半導体集積回路装置のアウトラインの説明（主に図３８参照）：
そこで、前記一実施の形態の半導体集積回路装置のマルチポート埋め込みＳＲＡＭのメモリセルにおいては、図３８に示すような構成としている。すなわち、埋め込みＳＲＡＭのメモリセル構造に於いて、３個の差動書き込み＆読み出しポートを有し、セル中央に、たとえば、Ｎウエル領域（または、第１導電型のウエル領域）を配し、その両側に、Ｐウエル領域（または、第２導電型のウエル領域）を配するものである。具体的には、図３８に示すように、埋め込みＳＲＡＭ領域ＥＭ内には、３対のビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢが列ごとに設けられている。また、埋め込みＳＲＡＭ領域ＥＭ内のメモリセル配置領域ＭＡには、このビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢの延在方向と、その長辺（ＳＬ）が直交するように、マトリクス状に多数のメモリセル領域ＭＣが配置されている。すなわち、３対のビット線ＢＬＡ、ＢＬＡＢ、ＢＬＢ、ＢＬＢＢ、ＢＬＣ、ＢＬＣＢは、メモリセル領域ＭＣの短辺ＳＳに沿うように延在している。そして、各メモリセル領域ＭＣの中央部は、たとえば、Ｎ型ウエル領域４ｎ（第１導電型ウエル領域）とされており、その両側は、Ｐ型ウエル領域４ｐ（第２導電型ウエル領域）とされている。
【０２０４】
このことにより、セルの占有面積を大幅に増やすことなく、複数の高速書き込み＆読み出しポートを確保することができる。
【０２０５】
２−１４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２０６】
例えば、前記実施の形態に於いては、簡潔性を確保するために、デバイスの縦構造（主として平面レイアウト以外の構造）については、プレーナゲート（セクション（２−１０）から（２−１２）以外）に関しては、ゲートファーストプロセスを想定して具体的に説明したが、ゲートラストプロセスでも、それらの中間的なプロセスによるものでも良いことは言うまでもない。
【０２０７】
また、ソースドレイン構造についても、簡素化して示したが、エレベイテッドソースドレイン（Ｅｌｅｖａｔｅｄ  Ｓｏｕｒｃｅ  Ｄｒａｉｎ）領域を有するものでも良いことは言うまでもない。
【０２０８】
更に、Ｐチャネル型ＭＩＳＦＥＴに関しては、簡潔性を確保するために、Ｓｉ系のソースドレイン領域を有するものを想定して説明したが、Ｓｉ系のソースドレイン領域を有するものでも、ＳｉＧｅ系のソースドレイン領域を有するものでも良いことは言うまでもない。
【０２０９】
また、前記実施の形態に於いては、半導体基板として、Ｐ型単結晶シリコン基板を例に取り具体的に説明したが、必要に応じて、Ｎ型単結晶シリコン基板でも、Ｐ型、Ｎ型またはイントリンシック型等の単結晶シリコン基板でもよいことは言うまでもない。
【０２１０】
更に、半導体基板は、単結晶基板に限らず、ＳＯＩ基板でもよいことは言うまでもない。
【０２１１】
なお、前記実施の形態に於いては、主に、３ポート（差動３ポート）および４ポート（差動２ポート＋シングルエンド２ポート）を例に取り具体的に説明したが、その他のポート構成を有するマルチポート埋め込みＳＲＡＭにも適用できることは言うまでもない。ただし、ここの示した構成によれば、特に、チップ占有面積を極端に増加させることなく、画像等の処理に適した高速ポートを複数有するマルチポート埋め込みＳＲＡＭとすることができるメリットを有する。
【産業上の利用可能性】
【０２１２】
前記実施の形態で説明した技術は、半導体集積回路装置および、これを用いた電子装置等に広く適用することができる。
【符号の説明】
【０２１３】
１ａ  （集積回路チップまたは半導体基板の）第１の主面または表面（デバイス面）
１ｂ  （集積回路チップまたは半導体基板の）第１の主面または裏面
１ｓ  Ｐ型単結晶シリコン領域（半導体基板の基板領域）
２  半導体チップ（集積回路チップまたは半導体基板）
３  ＳＴＩ領域（素子分離領域）
４ｎ  Ｎ型ウエル領域（第１導電型ウエル領域）
４ｐ  Ｐ型ウエル領域（第２導電型ウエル領域）
５ｎ  高濃度Ｎ型ソースドレイン領域
６  （基板またはゲート電極との）コンタクト部
７  プリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜
８、８ａ、８ｂ、８ｃ、８ｄ  ＬＩＣ（Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）
９  タングステンプラグ（Ｔｕｎｇｓｔｅｎ  Ｐｌｕｇ）
１０  第１層層間絶縁膜
１２  上層多層配線層
１５  ゲート絶縁膜
１６  ゲート電極
１７  フィン（Ｆｉｎ）
１７ｄ  フィンのドレイン領域
１７ｓ  フィンのソース領域
１８  アクティブ領域
１８ｎ１、１８ｎ２、１８ｎ３、１８ｎ２１、１８ｎ３２、１８ｎ４、１８ｎ４１、１８ｎ４２  Ｎ型ソースドレイン領域等が形成されるアクティブ領域
１８ｐ１、１８ｐ２  Ｐ型ソースドレイン領域等が形成されるアクティブ領域
２１  １−２層間ビア
２２  ２−３層間ビア
ＡＤ  アドレスデータ（アドレス信号）
ＡＮ１１、ＡＮ１２、ＡＮ１３、ＡＮ１４、ＡＮ１５、ＡＮ１６、ＡＮ２１、ＡＮ２２、ＡＮ２３、ＡＮ２４、ＡＮ１２５、ＡＮ２６、ＡＮ３１、ＡＮ３２、ＡＮ３３、ＡＮ３４、ＡＮ３５、ＡＮ３６  Ｎチャネル型アクセスＭＩＳＦＥＴ
ＡＲ  アナログ回路領域
ＢＬ  ビット線（Ｂｉｔｌｉｎｅ）
ＢＬＡ  Ａポート（Ｐｏｒｔ）正（Ｔｒｕｅ）ビット線
ＢＬＡＢ  Ａポート反転（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ビット線
ＢＬＢ、ＢＬＢ０、ＢＬＢ１  Ｂポート正ビット線
ＢＬＢ０Ｂ、ＢＬＢ１Ｂ、ＢＬＢＢ  Ｂポート反転ビット線
ＢＬＣ、ＢＬＣ０、ＢＬＣ１  Ｃポート正ビット線
ＢＬＣ０Ｂ、ＢＬＣ１Ｂ、ＢＬＣＢ  Ｃポート反転ビット線
ＢＬＤ０Ｂ、ＢＬＤ１Ｂ  Ｄポート反転ビット線
ＣＣ  列制御回路領域
ＣＤ  列デコーダ回路領域（または列デコーダ回路）
ＤＬ  正データ線
ＤＬＢ  反転データ線
ＤＮ１１、ＤＮ１２、ＤＮ２１、Ｄ２２、ＤＮ３１、Ｄ３２  Ｎチャネル型ドライバ（Ｄｒｉｖｅｒ）ＭＩＳＦＥＴ
ＤＳＰ  デジタル信号処理回路領域
ＥＭ  埋め込みＳＲＡＭ領域（または、ＳＲＡＭ回路）
ＨＶｔｈ１、ＨＶｔｈ２  高Ｖｔｈ領域
ＬＲ  論理回路領域
ＬＶｔｈ１、ＬＶｔｈ２  低Ｖｔｈ領域
Ｍ１  第１層埋め込み配線
Ｍ２  第２層埋め込み配線
Ｍ３  第３層埋め込み配線
ＭＡ  メモリアレー領域（メモリセル配置領域）
ＭＣ、ＭＣ１、ＭＣ２、ＭＣ３  メモリセル領域（メモリセル）
ＭＳ２  第２層配線メタルスペーサ
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２  Ｐチャネル型プルアップ（Ｐｕｌｌ  Ｕｐ）ＭＩＳＦＥＴ
ＰＡ  Ａポート
ＰＢ  Ｂポート
ＰＣ  Ｃポート
ＰＲ  メモリ周辺回路領域
ＲＢ  データ出力制御回路
ＲＣ  行制御回路
ＲＳ  読み出しデータ（読み出し信号）
ＳＡＬ  ラッチ型センスアンプ（センスアンプ）
ＳＡＳ  シングルエンド型センスアンプ
ＳＬ  長方形メモリセル領域の長辺
ＳＮ  正記憶ノード
ＳＮＢ  反転記憶ノード
ＳＰ  メモリセル領域のデータ記憶部
ＳＳ  長方形メモリセル領域の短辺
ＴＷ２１、ＴＷ２２、ＴＷ２３  第２層スルー（Ｔｈｒｏｕｇｈ）配線
Ｖｄｄ  電源配線、電源又は電源電位
Ｖｓｓ  接地配線、接地又は接地電位
ＷＢ  データ入力制御回路
ＷＤ  書き込み駆動回路
ＷＬ  ワード線（Ｗｏｒｄｌｉｎｅ）
ＷＬＡ１、ＷＬＡ２、ＷＬＡ３  Ａポートワード（Ｐｏｒｔ  Ｗｏｒｄ）線
ＷＬＢ１、ＷＬＢ２  Ｂポートワード線
ＷＬＣ１、ＷＬＣ２  Ｃポートワード線
ＷＬＤ１、ＷＬＤ２  Ｄポートワード線
ＷＳ  入力データ
【図１】
2015019411.tif 000003
【図２】
2015019411.tif 000004
【図３】
2015019411.tif 000005
【図４】
2015019411.tif 000006
【図５】
2015019411.tif 000007
【図６】
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【図７】
2015019411.tif 000009
【図８】
2015019411.tif 000010
【図９】
2015019411.tif 000011
【図１０】
2015019411.tif 000012
【図１１】
2015019411.tif 000013
【図１２】
2015019411.tif 000014
【図１３】
2015019411.tif 000015
【図１４】
2015019411.tif 000016
【図１５】
2015019411.tif 000017
【図１６】
2015019411.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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