(57)【要約】  半導体装置は、ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極Ｇであるｐ型不純物を有する第１シリコン片Ｇ１と、ｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極Ｇであるｎ型不純物を有する第２シリコン片Ｇ２と、第１シリコン片Ｇ１と第２シリコン片Ｇ２の間に介在する絶縁膜ＩＦ１を有する。そして、第１シリコン片Ｇ１、絶縁膜ＩＦ１および第２シリコン片Ｇ２の表面には連続的にシリサイド膜が形成され、第１シリコン片Ｇ１と第２シリコン片Ｇ２とはシリサイド膜ＳＩＬで電気的に接続されている。絶縁膜ＩＦ１により不純物の相互拡散が防止できる。
2015083273.tif 000002
【特許請求の範囲】
【請求項１】
主面を有し、前記主面の第１方向において、素子分離領域と、前記素子分離領域に隣接して配置された第１活性領域と第２活性領域とを有する半導体基板と、
前記素子分離領域において、前記半導体基板の前記主面に形成された絶縁膜からなる素子分離膜と、
前記第１活性領域において、前記半導体基板の前記主面に形成された第１ゲート絶縁膜と、
前記第２活性領域において、前記半導体基板の前記主面に形成された第２ゲート絶縁膜と、
前記第１活性領域において、前記第１ゲート絶縁膜上に形成され、第１導電型の不純物を含有する第１シリコン片と、
前記第２活性領域において、前記第２ゲート絶縁膜上に形成され、第１導電型とは反対の導電型である第２導電型の不純物を含有する第２シリコン片と、
前記素子分離膜上に位置し、前記第１シリコン片と前記第２シリコン片との間に介在する絶縁膜と、
前記第１シリコン片、前記絶縁膜および前記第２シリコン片の表面に連続的に形成された第１導体膜と、
を有し、
前記第１シリコン片および前記第２シリコン片は、前記第１導体膜により電気的に接続されている、半導体装置。
【請求項２】
主面を有し、前記主面の第１方向において、素子分離領域と、前記素子分離領域に隣接して配置された第１活性領域と第２活性領域とを有する半導体基板と、
前記素子分離領域において、前記半導体基板の前記主面に形成された絶縁膜からなる素子分離膜と、
前記第１活性領域において、前記半導体基板の前記主面に形成された第１ゲート絶縁膜と、
前記第２活性領域において、前記半導体基板の前記主面に形成された第２ゲート絶縁膜と、
前記第１活性領域において、前記第１ゲート絶縁膜上に形成され、第１導電型の不純物を含有する第１シリコン片と、
前記第２活性領域において、前記第２ゲート絶縁膜上に形成され、第１導電型とは反対の導電型である第２導電型の不純物を含有する第２シリコン片と、
前記素子分離領域において、前記素子分離膜上に形成された第３シリコン片と、
前記第１シリコン片と前記第３シリコン片との間に介在する第１絶縁膜と、
前記第２シリコン片と前記第３シリコン片との間に介在する第２絶縁膜と、
前記第１シリコン片、前記第２シリコン片および前記第３シリコン片の各々の表面に連続的に形成された第１導体膜と、
を有し、
前記第１シリコン片、前記第２シリコン片および前記第３シリコン片は、前記第１導体膜により電気的に接続されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１導体膜は、シリサイド膜からなる、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１方向と直交する第２方向において、前記第１シリコン片および前記第２シリコン片の各々は、互いに等しい第１の幅を有する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１活性領域において、前記第１シリコン片の両側に形成された前記第１導電型の第１半導体領域および第２半導体領域と、
前記第２活性領域において、前記第２シリコン片の両側に形成された前記第２導電型の第３半導体領域および第４半導体領域と、
を有する、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第２方向において、前記第３シリコン片の幅は、前記第１の幅である、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２方向において、前記第１絶縁膜と前記第２絶縁膜とは、前記第１の幅を有する、半導体装置。
【請求項８】
請求項３に記載の半導体装置において、更に、
前記第１導体膜上に形成され、第１開口を有する層間絶縁膜と、
前記第１開口内に形成された第２導体膜と、
を有し、
前記第２導体膜は、前記第１導体膜と電気的に接続されており、
平面視において、前記第１開口は、前記第３シリコン片に重なっている、半導体装置。
【請求項９】
請求項２に記載の半導体装置において、更に、
前記第３シリコン片と前記素子分離膜との間に形成された第３絶縁膜と、
前記前記第３絶縁膜と前記素子分離膜との間に形成された第４シリコン片と、
を有する、半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第４シリコン片の膜厚は、前記第３シリコン片の膜厚よりも小である、半導体装置。
【請求項１１】
（ａ）主面を有し、前記主面の第１方向において、素子分離領域と、前記素子分離領域に隣接して配置された第１活性領域と第２活性領域とを有する半導体基板を準備する工程、
（ｂ）前記素子分離領域において、前記半導体基板の前記主面に絶縁膜からなる素子分離膜を形成する工程、
（ｃ）前記第１活性領域において、前記半導体基板の前記主面に第１ゲート絶縁膜、前記第２活性領域において、前記半導体基板の前記主面に第２ゲート絶縁膜を形成する工程、
（ｄ）前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前記素子分離膜上に第１シリコン膜を形成する工程、
（ｅ）前記素子分離領域において、前記第１シリコン膜に、前記第１方向と直交する第２方向に延在するスリットを形成する工程、
（ｆ）前記スリットの内壁に第１絶縁膜を形成する工程、
（ｇ）前記第１絶縁膜上に第２シリコン膜を形成し、前記スリットを埋める工程、
（ｈ）前記第１活性領域に位置する前記第１シリコン膜を覆う第１マスクを用いて、前記第２活性領域における前記第１シリコン膜にｎ型不純物を導入する工程、
（ｉ）前記第２活性領域に位置する前記第１シリコン膜を覆う第２マスクを用いて、前記第１活性領域における前記第１シリコン膜にｐ型不純物を導入する工程、
（ｊ）前記半導体基板に対する熱処理工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、前記工程（ｈ）又は工程（ｉ）の後に、
（ｋ）前記第１シリコン膜並びに前記第２シリコン膜をパターニングすることにより、前記第１活性領域上において、前記第２方向に第１の幅を持って、前記第１方向に延在する第１シリコン片と、前記第２活性領域上において、前記第２方向に前記第１の幅を持って、前記第１方向に延在する第２シリコン片と、前記素子分離領域上において、前記第２方向に前記第１の幅を持って、前記第１方向に延在する第３シリコン片とを形成する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、前記工程（ｋ）の後に、
（ｌ）前記第１シリコン片、前記第２シリコン片および前記第３シリコン片の表面にシリサイド膜を形成する工程、
を有し、
前記第１シリコン片、前記第２シリコン片および前記第３シリコン片は、前記シリサイド膜で電気的に接続されている、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、前記工程（ｇ）の後であって、前記工程（ｈ）および工程（ｉ）の前に、
（ｍ）前記第１シリコン膜並びに前記第２シリコン膜をパターニングすることにより、前記第１活性領域上において、前記第２方向に第１の幅を持って、前記第１方向に延在する第１シリコン片と、前記第２活性領域上において、前記第２方向に前記第１の幅を持って、前記第１方向に延在する第２シリコン片と、前記素子分離領域上において、前記第２方向に前記第１の幅を持って、前記第１方向に延在する第３シリコン片とを形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、前記工程（ｍ）の後に、
（ｎ）前記第１シリコン片、前記第２シリコン片および前記第３シリコン片の表面にシリサイド膜を形成する工程、
を有し、
前記第１シリコン片、前記第２シリコン片および前記第３シリコン片は、前記シリサイド膜で電気的に接続されている、半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、更に、
前記シリサイド膜を覆う層間絶縁膜を形成する工程、
平面視において、前記第３シリコン片に重なるように前記層間絶縁膜に開口を形成する工程、
前記開口に導電膜を形成する工程、
前記層間絶縁膜上に、前記導電膜に電気的に接続された金属配線層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）における前記スリットは、前記素子分離膜に達する深さを有する、半導体装置の製造方法。
【請求項１８】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）の後において、前記素子分離膜上に前記第１シリコン膜が残っており、前記工程（ｆ）では、前記スリットの底面にも前記第１絶縁膜が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを異なる導電型のシリコン膜で構成した、いわゆるデュアルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できる。
【背景技術】
【０００２】
近年の相補型ＭＩＳＦＥＴを有する半導体層においては、デュアルゲート構造が広く採用されている。デュアルゲート構造は、ｎチャネル型ＭＩＳＦＥＴのゲート電極（ｎ型ゲート電極）をｎ型の多結晶シリコン膜で構成し、ｐチャネル型ＭＩＳＦＥＴのゲート電極（ｐ型ゲート電極）をｐ型の多結晶シリコン膜で構成している。デュアルゲート構造では、特に、ｐチャネル型ＭＩＳＦＥＴを表面チャネル構造とすることで、短チャネル効果を抑制することができるので、ｐチャネル型ＭＩＳＦＥＴの微細化を実現できる。【０００３】
しかしながら、デュアルゲート構造の相補型ＭＩＳＦＥＴでは、従来より、ｐ型ゲート電極中の不純物とｎ型ゲート電極中の不純物の相互拡散に起因する問題が顕在化しており、それに対する特許出願がされている。【０００４】
特開２００８−２８８４０２号公報（特許文献１）には、一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するために、平面視において、ｐ型ゲート電極とｎ型ゲート電極の境界部分に切り欠きを設け、境界部分の幅をゲート電極部分の幅より狭く（細く）した構造が開示されている。また、ゲート電極の上面に凹部を形成し、ゲート電極とコンタクトプラグとの接触抵抗を低減させる技術が開示されている。【０００５】
特開２００２−７６１３９号公報（特許文献２）には、ＷＳｉ２層を介する不純物の相互拡散を防止するために、ｐ型不純物を含有する多結晶シリコン膜とｎ型不純物を含有する多結晶シリコン膜の境界領域においてＷＳｉ２層を除去した構造が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８４０２号公報
【特許文献２】特開２００２−７６１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年のデュアルゲート構造の相補型ＭＩＳＦＥＴを有する半導体装置（半導体チップ）では、微細化、高集積化を実現するために、ｐ型およびｎ型ゲート電極のゲート長方向の寸法がプロセスにおける最小加工寸法となっている部分が多々あるため、平面視において、ｐ型およびｎ型ゲート電極の境界部分に切り欠きを設けることが困難となっている。【０００８】
また、相補型ＭＩＳＦＥＴを構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴとの境界領域（分離領域）の幅を、従来構造より、狭くする必要が有る。そのため、ｐ型ゲート電極中の不純物とｎ型ゲート電極中の不純物の相互拡散によって、ゲート電極の空乏化が起こり、しきい値電圧が上昇するという問題がより顕在化している。【０００９】
デュアルゲート構造の相補型ＭＩＳＦＥＴにおいて、しきい値の上昇を抑制し、信頼性の高い半導体装置を提供することが望まれる。【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、ｐチャネル型ＭＩＳＦＥＴのゲート電極であるｐ型不純物を有する第１シリコン片と、ｎチャネル型ＭＩＳＦＥＴのゲート電極であるｎ型不純物を有する第２シリコン片と、第１シリコン片と第２シリコン片の間に介在する絶縁膜を有する。そして、第１シリコン片、絶縁膜および第２シリコン片の表面には連続的にシリサイド膜が形成され、第１シリコン片と第２シリコン片とはシリサイド膜で電気的に接続されている。
【発明の効果】
【００１２】
一実施の形態によれば、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態であるインバータ回路を示す回路図である。
【図２】一実施の形態であるインバータ回路のレイアウト構成例を示す平面図である。
【図３】一実施の形態である半導体装置の要部断面図である。
【図４】一実施の形態である半導体装置の製造工程を示す要部断面図である。
【図５】図４に続く半導体装置の製造工程を示す要部断面図である。
【図６】図５と同じ半導体装置の製造工程中の要部平面図である。
【図７】図５に続く半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部平面図である。
【図１３】図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態２に係る半導体装置の要部断面図である。
【図１９】実施の形態３に係る半導体装置の要部断面図である。
【図２０】実施の形態３に係る半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１におけるインバータ回路の等価回路図である。図２は、本実施の形態１のインバータ回路のレイアウト構成例を示す平面図である。インバータ回路は、ｐ型ゲート電極を有するｐチャネル型ＭＩＳＦＥＴとｎ型ゲート電極を有するｎチャネル型ＭＩＳＦＥＴからなるデュアルゲート構造の相補型ＭＩＳＦＥＴにより構成されている。図３は、本実施の形態の半導体装置の要部断面図であり、図２のＡ−Ａ断面、Ｂ−Ｂ断面、およびＣ−Ｃ断面を並べて図示している。Ｂ−Ｂ断面は、ｐチャネル型ＭＩＳＦＥＴ１Ｐのチャネル長方向の断面であり、Ｃ−Ｃ断面は、ｎチャネル型ＭＩＳＦＥＴ２Ｎのチャネル長方向の断面である。Ａ−Ａ断面は、ゲート電極Ｇに沿ったｐチャネル型ＭＩＳＦＥＴ１Ｐおよびｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート幅方向の断面である。Ａ−Ａ断面において、ｐチャネル型ＭＩＳＦＥＴ１Ｐおよびｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート幅は圧縮して表示している。
【００１６】
図１に示すように、インバータ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に直列に接続されたｐチャネル型ＭＩＳＦＥＴ１Ｐとｎチャネル型ＭＩＳＦＥＴ２Ｎにより構成されている。ｐチャネル型ＭＩＳＦＥＴ１Ｐが電源電位ＶＤＤ側に接続され、ｎチャネル型ＭＩＳＦＥＴ２Ｎが基準電位ＶＳＳ側に接続される。ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極とｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極とは電気的に接続されており、これらのゲート電極がインバータ回路の入力ＩＮとなっている。一方、インバータ回路の出力ＯＵＴは、ｐチャネル型ＭＩＳＦＥＴ１Ｐとｎチャネル型ＭＩＳＦＥＴ２Ｎの接続部位となっている。
【００１７】
次に、図２を用いて、インバータ回路のレイアウト構成について説明する。図２に示すように、半導体基板主面には、第１方向において、アクティブ領域ＡＣ１とアクティブ領域ＡＣ２が並んで配置されており、アクティブ領域ＡＣ１とアクティブ領域ＡＣ２を横切るようにゲート電極Ｇが第１方向に延在している。このゲート電極Ｇが、インバータ回路の入力となっている。アクティブ領域ＡＣ１とアクティブ領域ＡＣ２の各々を囲むように素子分離領域ＩＳＯが配置されており、素子分離領域ＩＳＯでは、半導体基板主面に素子分離膜ＳＴが配置されている。
【００１８】
アクティブ領域ＡＣ１はｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域となっており、アクティブ領域ＡＣ２はｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域となっている。アクティブ領域ＡＣ１のうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ１Ｐのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。さらに、アクティブ領域ＡＣ２のうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ２Ｎのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。
【００１９】
ｐチャネル型ＭＩＳＦＥＴ１Ｐのドレイン領域はプラグ導体層を介してドレイン配線ＤＬ１に電気的に接続されており、このドレイン配線ＤＬ１は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ１Ｐのソース領域はプラグ導体層を介してソース配線ＳＬ１に電気的に接続されており、このソース配線ＳＬ１がインバータ回路の出力配線ＯＵＴＬに接続されている。
【００２０】
ｎチャネル型ＭＩＳＦＥＴ２Ｎのドレイン領域はプラグ導電層を介してドレイン配線ＤＬ２に接続されており、このドレイン配線ＤＬ２がインバータ回路の出力配線ＯＵＴＬに接続されている。一方、ｎチャネル型ＭＩＳＦＥＴ２Ｎのソース領域はプラグ導体層を介してソース配線ＳＬ２に接続されており、ソース配線ＳＬ２は、基準電位を供給する基準配線ＶＳＳＬに電気的に接続されている。
【００２１】
ｐチャネル型ＭＩＳＦＥＴ１Ｐが形成されるアクティブ領域ＡＣ１とｎチャネル型ＭＩＳＦＥＴ２Ｎが形成されるアクティブ領域ＡＣ２との間の素子分離領域ＩＳＯにおいて、ゲート電極Ｇはプラグ導電層を介して入力配線ＩＮＬに接続されている。
【００２２】
次に、図２も参照しながら、主に図３を用いて本実施の形態の半導体装置を説明する。
【００２３】
ｐ型シリコンからなる半導体基板ＳＢの表面には、ｎチャネル型ＭＩＳＦＥＴ２Ｎを形成するためのｐ型ウエル領域ＰＷと、ｐチャネル型ＭＩＳＦＥＴ１Ｐを形成するためのｎ型ウエル領域ＮＷが形成されている。ｐチャネル型ＭＩＳＦＥＴ１Ｐは、ｎ型ウエル領域ＮＷの表面のアクティブ領域ＡＣ１に形成されており、ｎチャネル型ＭＩＳＦＥＴ２Ｎは、ｐ型ウエル領域ＰＷの表面のアクティブ領域ＡＣ２に形成されている。アクティブ領域ＡＣ１およびアクティブ領域ＡＣ２の各々の周囲には、素子分離領域ＩＳＯが配置されており、素子分離領域ＩＳＯの半導体基板ＳＢの主面には素子分離膜ＳＴが形成されている。つまり、アクティブ領域ＡＣ１およびアクティブ領域ＡＣ２の各々は、その周囲を素子分離膜ＳＴによって囲まれている。素子分離膜ＳＴは、例えば、酸化シリコン膜で構成されている。
【００２４】
アクティブ領域ＡＣ１にはｐチャネル型ＭＩＳＦＥＴ１Ｐが形成されており、そのゲート電極Ｇは、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩＰを介して形成された第１シリコン片Ｇ１で構成されている。第１シリコン片Ｇ１は、第１方向において、アクティブ領域ＡＣ１から素子分離膜ＳＴ上まで延びている。第１シリコン片Ｇ１は、例えば、ボロン（Ｂ）等のｐ型（第1導電型）不純物を含む多結晶シリコン膜で構成されており、ｐ型の導体膜である。第１シリコン片Ｇ１の表面には、シリサイド膜ＳＩＬが形成されている。ｐチャネル型ＭＩＳＦＥＴ１Ｐのソース領域およびドレイン領域は、比較的低濃度のｐ型半導体領域ＰＭと比較的高濃度のｐ型半導体領域ＰＨとで構成されており、高濃度のｐ型半導体領域ＰＨの表面にはシリサイド膜ＳＩＬが形成されている。ゲート電極Ｇである第１シリコン片Ｇ１の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサ膜ＯＦＳと、サイドウォールＳＷが形成されている。低濃度のｐ型半導体領域ＰＭは、サイドウォールＳＷの下部に位置しており、さらに、ゲート電極Ｇである第１シリコン片Ｇ１と高濃度のｐ型半導体領域ＰＨとの間に位置している。
【００２５】
ゲート絶縁膜ＧＩＰは、例えば、酸化シリコン膜で形成されるが、その他に酸窒化シリコン膜、酸化ハフニウム等のハフニウム系絶縁膜でも良い。サイドウォールＳＷは、例えば、酸化シリコン膜からなるが、酸化シリコン膜と窒化シリコン膜との積層構造であっても良い。また、シリサイド膜ＳＩＬは、例えば、プラチナニッケルシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜等である。
【００２６】
アクティブ領域ＡＣ２にはｎチャネル型ＭＩＳＦＥＴ２Ｎが形成されており、そのゲート電極Ｇは、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩＮを介して形成された第２シリコン片Ｇ２で構成されている。第２シリコン片Ｇ２は、第１方向において、アクティブ領域ＡＣ２から素子分離膜ＳＴ上まで延びている。第２シリコン片Ｇ２は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型（第２導電型）不純物を含む多結晶シリコン膜で構成されており、ｎ型の導体膜である。第２シリコン片Ｇ２の表面には、シリサイド膜ＳＩＬが形成されている。ｎチャネル型ＭＩＳＦＥＴ２Ｎのソース領域およびドレイン領域は、比較的低濃度のｎ型半導体領域ＮＭと比較的高濃度のｎ型半導体領域ＮＨとで構成されており、高濃度のｎ型半導体領域ＮＨの表面にはシリサイド膜ＳＩＬが形成されている。ゲート電極Ｇである第２シリコン片Ｇ２の側壁には、例えば、酸化シリコン膜からなるオフセットスペーサ膜ＯＦＳと、サイドウォールＳＷが形成されている。低濃度のｎ型半導体領域ＮＭは、サイドウォールＳＷの下部に位置しており、さらに、ゲート電極Ｇである第２シリコン片Ｇ２と高濃度のｎ型半導体領域ＮＨとの間に位置している。ここで、ゲート絶縁膜ＧＩＮは、ゲート絶縁膜ＧＩＰと同様の膜が適用可能である。また、サイドウォールＳＷ、シリサイド膜ＳＩＬは、ｐチャネル型ＭＩＳＦＥＴと同様の膜が適用可能である。
【００２７】
また、図３において、ゲート電極Ｇを覆う層間絶縁膜ＺＺは、例えば、酸化シリコン膜、または、窒化シリコン膜と酸化シリコン膜との積層膜からなる。層間絶縁膜ＺＺ内に形成されたプラグ導体層ＰＬＧは、例えば、タングステン膜、または、窒化チタン膜とタングステン膜の積層膜からなる。プラグ導体層ＰＬＧに接続された入力配線ＩＮＬ、ドレイン配線ＤＬ１、ソース配線ＳＬ１、ソース配線ＳＬ２およびドレイン配線ＤＬ２は、例えば、アルミニウム膜、タングステン膜、銅膜等の金属配線膜からなる。
【００２８】
次に、図２のＡ−Ａ断面について、図３を用いて説明する。半導体基板ＳＢの主面には、素子分離膜ＳＴと、素子分離膜ＳＴに隣接して、素子分離膜ＳＴの両側に位置するアクティブ領域ＡＣ１およびアクティブ領域ＡＣ２が配置されている。ｐチャネル型ＭＩＳＦＥＴ１Ｐが形成されるアクティブ領域ＡＣ１には、ゲート絶縁膜ＧＩＰを介してｐ型の導体膜である第１シリコン片Ｇ１が配置されている。そして、ｎチャネル型ＭＩＳＦＥＴ２Ｎが形成されるアクティブ領域ＡＣ２には、ゲート絶縁膜ＧＩＮを介してｎ型の導体膜である第２シリコン片Ｇ２が配置されている。さらに、素子分離膜ＳＴ上には、例えば、多結晶シリコン膜からなる第３シリコン片Ｇ３が配置されており、第１シリコン片Ｇ１と第３シリコン片Ｇ３との間には、例えば、酸化シリコン膜からなる第１絶縁膜ＩＦ１が介在している。同様に、第２シリコン片Ｇ２と第３シリコン片Ｇ３との間には、例えば、酸化シリコン膜からなる第２絶縁膜ＩＦ２が介在している。第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２は、素子分離膜ＳＴ上に位置している。第１シリコン片Ｇ１、第1絶縁膜ＩＦ１、第２シリコン片Ｇ２、第２絶縁膜ＩＦ２および第３シリコン片Ｇ３の表面（上面）には、シリサイド膜ＳＩＬからなる導体膜が連続的に形成されており、このシリサイド膜ＳＩＬにより、第１シリコン片Ｇ１と第２シリコン片Ｇ２とは電気的に接続されている。第１シリコン片Ｇ１、第３シリコン片Ｇ３、および第２シリコン片Ｇ２の表面に形成されたシリサイド膜ＳＩＬは、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を乗り越えて互いに接続されている。その結果、第１シリコン片Ｇ１、第1絶縁膜ＩＦ１、第２シリコン片Ｇ２、第２絶縁膜ＩＦ２および第３シリコン片Ｇ３の表面に一体的なシリサイド膜ＳＩＬが形成されている。第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２の膜厚は、１〜１００Åであり、不純物の拡散を防止でき、かつ、隣接するシリコン片の間をシリサイド膜ＳＩＬで接続するのに十分薄い。また、第３シリコン片Ｇ３の膜厚は、第１シリコン片Ｇ１および第２シリコン片Ｇ２の膜厚とほぼ等しくしており、第１シリコン片Ｇ１または第２シリコン片Ｇ２と第３シリコン片Ｇ３とがシリサイド膜ＳＩＬで接続されやすい。つまり、第３シリコン片Ｇ３は、第１シリコン片Ｇ１と第２シリコン片Ｇ２とをシリサイド膜ＳＩＬで接続するための接続領域とも言える。
【００２９】
また、図２に示したように、第２方向における第１シリコン片Ｇ１、第２シリコン片Ｇ２および第３シリコン片Ｇ３の幅は等しい。また、第２方向における第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２の幅は、第１シリコン片Ｇ１、第２シリコン片Ｇ２および第３シリコン片Ｇ３の幅と等しい。なお、図２において、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２は、線で表している。
【００３０】
また、図３において、ゲート電極Ｇは、第１シリコン片Ｇ１、第２シリコン片Ｇ２、第２シリコン片Ｇ３、第１絶縁膜ＩＦ１、第２絶縁膜ＩＦ２およびシリサイド膜ＳＩＬからなり、層間絶縁膜ＺＺで覆われている。層間絶縁膜ＺＺ上には入力配線ＩＮＬが配置されており、ゲート電極Ｇと入力配線ＩＮＬとは１つのプラグ導体層ＰＬＧで電気的に接続されている。第１シリコン片Ｇ１と第２シリコン片Ｇ２とが、シリサイド膜ＳＩＬで電気的に接続されているので、１つのプラグ導体層ＰＬＧで入力配線ＩＮＬに接続することが可能となっている。しかも、このプラグ導体層ＰＬＧは、素子分離膜ＳＴ上および第３シリコン片Ｇ３上に位置しており、平面視で、素子分離膜ＳＴおよび第３シリコン片Ｇ３と重なっている。つまり、第１シリコン片Ｇ１および第２シリコン片Ｇ２にプラグ導体層ＰＬＧとの接続領域を設ける必要がないので、相補型ＭＩＳＦＥＴを小型化することが可能となっている。また、第１シリコン片Ｇ１と第２シリコン片Ｇ２とを電気的に接続するための接続領域である第３シリコン片Ｇ３の上にプラグ導体層ＰＬＧを配置しているので、相補型ＭＩＳＦＥＴを小型化することが可能となっている。もちろん、プラグ導体層ＰＬＧは、平面視で、第３シリコン片Ｇ３に重なっていることが必須であるが、完全に第３シリコン片Ｇ３上に位置している必要はなく、一部分が第１シリコン片Ｇ１または第２シリコン片Ｇ２と重なっても良い。
【００３１】
図３のＡ−Ａ断面、つまり図２の第１方向における第１シリコン片Ｇ１と第２シリコン片Ｇ２との間隔は、非常に小さく（狭く）することができる。例えば、半導体装置の製造プロセスの最小加工寸法とほぼ同一とすることが可能となる。なぜなら、ｐ型第１シリコン片Ｇ１とｎ型の第２シリコン片との間の不純物相互拡散は、非常に薄い第１絶縁膜ＩＦ１または第２絶縁膜ＩＦ２により防止することができる。第３シリコン片Ｇ３は、第１シリコン片Ｇ１と第２シリコン片Ｇ２との間がシリサイド膜ＳＩＬで電気的に接続されるのに十分な高さを有していれば良く、第１方向の長さの制約は特にないからである。
【００３２】
また、第３シリコン片Ｇ３および第２絶縁膜ＩＦ２を省略しても良い。その場合、ｐ型第１シリコン片Ｇ１とｎ型の第２シリコン片との間の不純物相互拡散は、第１絶縁膜ＩＦ１により防止することができる。第１絶縁膜ＩＦ１の厚さは、第１シリコン片Ｇ１上のシリサイド膜ＳＩＬと第２シリコン片Ｇ２上のシリサイド膜ＳＩＬとが第１絶縁膜上でつながるのに十分な薄さで良く、前述のとおり、１〜１００Åである。相補型ＭＩＳＦＥＴの小型化を実現するために、プラグ導体層ＰＬＧは、平面視において、第１絶縁膜ＩＦ１と重なっていることが必須であり、一部が第１シリコン片Ｇ１または第２シリコン片Ｇ２と重なっていても良い。
【００３３】
図４〜図１７は、図３に示した本実施の形態の半導体装置の製造工程中の要部断面図並びに要部平面図である。図４〜図１７のうち、図６および図１２が平面図であり、他の図面は断面図である。図４、５、７〜１１、１３〜１７の断面図には、図３で説明したとおり、図２のＡ−Ａ断面、Ｂ−Ｂ断面、およびＣ−Ｃ断面を並べて図示している。
【００３４】
図４は、半導体基板ＳＢ上に第１シリコン膜ＰＳ１を形成する工程である。図２で説明した配置を有する素子分離膜ＳＴ、アクティブ領域ＡＣ１、およびアクティブ領域ＡＣ２、並びに、ｎ型ウエル領域ＮＷ、ｐ型ウエル領域ＰＷ、ゲート絶縁膜ＧＩＰおよびゲート絶縁膜ＧＩＮが形成された半導体基板ＳＢを準備した後、半導体基板ＳＢ上に第１シリコン膜ＰＳ１を堆積する。第１シリコン膜ＰＳ１は、ＣＶＤ（Chemical Vapor Deposition）法にて形成された多結晶シリコン膜（ポリシリコン膜）であり、膜厚１５０〜２５０ｎｍ程度である。
【００３５】
図５は、図４に続く、第１シリコン膜ＰＳ１にスリットＳＬＴを形成する工程である。第１シリコン膜ＰＳ１上に第１開口ＯＰ１を有する第１フォトレジスト膜ＰＲ１を形成し、第１フォトレジスト膜ＰＲ１をマスクに第１シリコン膜ＰＳ１にドライエッチングを施すことにより、第１シリコン膜ＰＳ１にスリットＳＬＴを形成する。第１フォトレジスト膜ＰＲ１は、例えば、アクリル系樹脂からなる。スリットＳＬＴは、深さ方向において、第１シリコン膜ＰＳ１を貫通している。ドライエッチング終了後に第1フォトレジスト膜ＰＲ１を除去する。具体的には、例えば、酸素ガスを用いたプラズマアッシング処理により第１フォトレジスト膜ＰＲ１を除去した後に、アンモニア過水または硫酸過水などにより洗浄を行い第１フォトレジスト膜ＰＲ１の残留物を除去する。
【００３６】
図６は、図５のスリットＳＬＴの形状を示す要部平面図である。図６では、図２で説明したゲート電極Ｇを破線で示している。スリットＳＬＴは、ｐチャネル型ＭＩＳＦＥＴ１Ｐが形成されるアクティブ領域ＡＣ１とｎチャネル型ＭＩＳＦＥＴ２Ｎが形成されるアクティブ領域ＡＣ２との間の素子分離膜ＳＴ上に位置しており、第１方向における幅Ｗ１を持って第２方向に延びている。第１方向におけるスリットＳＬＴの幅Ｗ１は、第１方向における素子分離膜ＳＴの幅Ｗ２よりも小であり、スリットＳＬＴは第１方向において素子分離膜ＳＴからはみ出すことはない。一方、第２方向において、スリットＳＬＴは、ゲート電極Ｇの長さＬよりも大であり、ゲート電極Ｇを貫通するように延びている。この段階で、アクティブ領域ＡＣ１上のゲート電極Ｇとアクティブ領域ＡＣ２上のゲート電極ＧとはスリットＳＬＴにより分断されている。なお、第１方向におけるスリットＳＬＴの幅Ｗ１は、スリットＳＬＴを開口できる最小の寸法とすることができるので、半導体装置の製造プロセスの最小加工寸法とすることができる。
【００３７】
図７は、図５に続く、絶縁膜ＩＦおよび第２シリコン膜ＰＳ２の形成工程を示す要部断面図である。図７では、Ａ−Ａ断面のみを示し、Ｂ−Ｂ断面およびＣ−Ｃ断面は省略している。図７に示すように、第１シリコン膜ＰＳ１の上面（主面、表面）およびスリット部分の第１シリコン膜ＰＳ１の側壁（側面、端面）に絶縁膜ＩＦを形成する。絶縁膜ＩＦは、その膜厚が１〜１００Åの酸化シリコン膜からなる。酸化シリコン膜は、熱酸化法またはＣＶＤ法により形成するが、前述の第１フォトレジスト膜ＰＲ１の洗浄工程で第１シリコン膜ＰＳ１の表面に形成される自然酸化膜（酸化シリコン膜）を単独で用いても良い。また、自然酸化膜と熱酸化法による酸化シリコン膜の積層構造または自然酸化膜とＣＶＤ法による酸化シリコン膜の積層構造にしても良い。その後、スリットＳＬＴ内および第１シリコン膜ＰＳ１上（詳細には、絶縁膜ＩＦ上）に第２シリコン膜ＰＳ２を堆積する。第２シリコン膜ＰＳ２は、ＣＶＤ法にて形成された多結晶シリコン膜（ポリシリコン膜）あるいは非晶質シリコン膜(アモルファスシリコン膜)、あるいはこれらにＧｅを含んだシリコンゲルマニウム膜であり、スリットＳＬＴを完全に埋めるような膜厚で形成する。つまり、スリットＳＬＴの第１方向の幅がＷ１なので、第２シリコン膜ＰＳ２の膜厚はＷ１/２以上とする。
【００３８】
図８は、図７に続く、第２シリコン膜ＰＳ２および絶縁膜ＩＦの除去工程を示す要部断面図である。図８でも、Ａ−Ａ断面のみを示し、Ｂ−Ｂ断面およびＣ−Ｃ断面は省略している。第２シリコン膜ＰＳ２に対してドライエッチングを施し、スリットＳＬＴ内に第２シリコン膜ＰＳ２を選択的に残し、第１シリコン膜ＰＳ１上の第２シリコン膜ＰＳ２は除去する。このドライエッチングに際し、第１シリコン膜ＰＳ１上の絶縁膜ＩＦは、エッチングストッパとして機能させる。つまり、絶縁膜ＩＦを構成する酸化シリコン膜のエッチングレートに対して、第２シリコン膜ＰＳ２のエッチングレートが大となる条件でエッチングを行う。具体的には、例えば、Ｂｒ２、ＨＢｒなどのドライエッチングガスを用いることで酸化シリコン膜のエッチングレートに対して、多結晶シリコン膜からなる第２シリコン膜ＰＳ２のエッチングレートを大にすることができる。その後、第１シリコン膜ＰＳ１上の絶縁膜ＩＦを選択的に除去することで、図８に示した構造が得られる。つまり、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上に位置する第１シリコン膜ＰＳ１と第２シリコン膜ＰＳ２との間には第１絶縁膜ＩＦ１が介在し、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上に位置する第１シリコン膜ＰＳ１と第２シリコン膜ＰＳ２との間には第２絶縁膜ＩＦ２が介在する。スリットＳＬＴ内に選択的に残した第２シリコン膜ＰＳ２の膜厚は、第１シリコン膜ＰＳ１の膜厚とほぼ等しい。図７および図８を用いて説明した工程を経た後、Ｂ−Ｂ断面およびＣ−Ｃ断面は、図４に示した構造となっている。
【００３９】
図９は、図８に続く、第１シリコン膜ＰＳ１に対するｐ型不純物導入工程を示す要部断面図である。第２フォトレジスト膜ＰＲ２は、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）を覆い、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）を開口するパターンを有する。Ａ−Ａ断面から明らかなように第２フォトレジスト膜ＰＲ２の端部は、第２シリコン膜ＰＳ２上に位置しており、図２では、この第２フォトレジスト膜ＰＲ２の端部を破線ＰＰ−ＰＰで示している。この第２フォトレジスト膜ＰＲ２の開口部に位置する第１シリコン膜ＰＳ１にｐ型不純物を導入する。ｐ型不純物は、例えば、ボロンであり、そのドーズ量は５×１０１５ｃｍ−２程度である。したがって、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上に位置する第１シリコン膜ＰＳ１にはｐ型不純物が導入される。そして、Ａ−Ａ断面における第２シリコン膜ＰＳ２の一部にもｐ型不純物が導入される。ｐ型不純物導入後に第２フォトレジスト膜ＰＲ２を除去する。
【００４０】
図１０は、図９に続く、第１シリコン膜ＰＳ１に対するｎ型不純物導入工程を示す要部断面図である。第３フォトレジスト膜ＰＲ３は、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）を覆い、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）を開口するパターンを有する。Ａ−Ａ断面から明らかなように第３フォトレジスト膜ＰＲ３の端部は、第２シリコン膜ＰＳ２上に位置しており、図２では、この第３フォトレジスト膜ＰＲ３の端部を破線ＮＮ−ＮＮで示している。この第３フォトレジスト膜ＰＲ３の開口部に位置する第１シリコン膜ＰＳ１にｎ型不純物を導入する。ｎ型不純物は、例えば、リンであり、そのドーズ量は５×１０１５ｃｍ−２程度である。したがって、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上に位置する第１シリコン膜ＰＳ１にはｎ型不純物が導入される。そして、Ａ−Ａ断面における第２シリコン膜ＰＳ２の一部にもｎ型不純物が導入される。ｎ型不純物導入後に第３フォトレジスト膜ＰＳ３を除去する。
【００４１】
ここでは、ｐ型不純物導入工程をｎ型不純物導入工程に先行する例で説明したが、この順序は逆でも構わない。つまり、ｎ型不純物導入工程をｐ型不純物導入工程に先行しても構わない。
【００４２】
第３フォトレジスト膜ＰＳ３を除去した後に、半導体基板ＳＢに対して熱処理を施す。この熱処理により、第１シリコン膜ＰＳ１中に導入されたｐ型不純物であるボロンとｎ型不純物であるリンが活性化される。この熱処理によって、ｐ型不純物とｎ型不純物は拡散するが、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上のｐ型不純物を含む第１シリコン膜ＰＳ１とｎ型不純物を含む第２シリコン膜ＰＳ２の間には第１絶縁膜ＩＦ１が介在しており、不純物の相互拡散は防止される。また、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上のｎ型不純物を含む第１シリコン膜ＰＳ１とｐ型不純物を含む第２シリコン膜ＰＳ２の間には第２絶縁膜ＩＦ２が介在しており、不純物の相互拡散は防止される。もちろん、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上のｐ型不純物を含む第１シリコン膜ＰＳ１とｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上のｎ型不純物を含む第１シリコン膜ＰＳ１との間には、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２が介在しているので、不純物の相互拡散は防止される。第１絶縁膜ＩＦ１または第２絶縁膜ＩＦ２だけでも、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上の第１シリコン膜ＰＳ１とｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上の第１シリコン膜ＰＳ１との間の不純物の相互拡散を防止することができる。
【００４３】
このように、第２シリコン膜ＰＳ２にはｐ型不純物とｎ型不純物の両方が導入され、熱処理によりｐ型不純物およびｎ型不純物が第２シリコン膜ＰＳ２内に拡散するので、第２シリコン膜ＰＳ２の導電型を特定するのは容易ではない。したがって、図９以降の第２シリコン膜ＰＳ２のハッチングは、図７で示した第２シリコン膜ＰＳ２の形成時のハッチングのままとしている。
【００４４】
図１１は、図１０に続く、ゲート電極Ｇのパターニング工程を示す要部断面図であり、図１２は、パターニングされたゲート電極Ｇの平面図である。図示しないフォトレジスト膜をマスクに第１シリコン膜ＰＳ１、第２シリコン膜ＰＳ２、第１絶縁膜ＩＦ１、および第２絶縁膜ＩＦ２にドライエッチングを施すことにより、ゲート電極Ｇを形成する。図示しないがフォトレジスト膜のパターンは、図１２のゲート電極Ｇの形状と等しい。ゲート電極Ｇは、第１シリコン片Ｇ１、第２シリコン片Ｇ２、第２シリコン片Ｇ３、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を有しており、第１シリコン片Ｇ１、第２シリコン片Ｇ２、第２シリコン片Ｇ３、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２の各々は第２方向において長さＬを有する。第１シリコン片Ｇ１は、ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極となり、第２シリコン片Ｇ２は、ｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極となる。
【００４５】
図１３は、図１１に続く、オフセットスペーサ膜ＯＦＳの形成工程を示す要部断面図である。ゲート電極Ｇ、具体的には、第１シリコン片Ｇ１および第２シリコン片Ｇ２の上面および側面を覆うように、例えば、ＡＬＤ（Atomic Layer Deposition）法により酸化シリコン膜を堆積する。ＡＬＤ法は、４００〜５００℃の温度で２時間程度を要するため、半導体基板ＳＢに対する熱負荷の観点では厳しい工程の一つである。その後、堆積した酸化シリコン膜に異方性エッチングを施すことにより第１シリコン片Ｇ１および第２シリコン片Ｇ２の側壁にオフセットスペーサ膜ＯＦＳを形成する。
【００４６】
図１４は、図１３に続く、低濃度のｐ型半導体領域ＰＭ、低濃度のｎ型半導体領域ＮＭおよびサイドウォールＳＷの形成工程を示す要部断面図である。まず、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）において、第１シリコン片Ｇ１およびオフセットスペーサ膜ＯＦＳで覆われていない半導体基板ＳＢの主面にｐ型不純物、例えば、フッ化ボロンを導入することにより、低濃度のｐ型半導体領域ＰＭを形成する。フッ化ボロンはイオン打ち込み法により導入し、ドーズ量は、例えば、５×１０１４ｃｍー２である。次に、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）において、第１シリコン片Ｇ１およびオフセットスペーサ膜ＯＦＳで覆われていない半導体基板ＳＢの主面にｎ型不純物、例えば、ヒ素を導入することにより、低濃度のｎ型半導体領域ＮＭを形成する。ヒ素はイオン打ち込み法により導入し、ドーズ量は、例えば、５×１０１４ｃｍー２である。なお、低濃度のｐ型半導体領域ＰＭ形成工程と低濃度のｎ型半導体領域ＮＭ形成工程は、逆であっても良い。イオン打ち込みされたｐ型不純物およびｎ型不純物の活性化並びにイオン打ち込みによる半導体基板ＳＢの欠陥修復の為に、半導体基板ＳＢに熱処理を施す。この熱処理は、例えば、９００〜１０００℃、０．５ｓｅｃのランプアニールである。次に、半導体基板ＳＢ上に、例えば、ＣＶＤ法により酸化シリコン膜を堆積し、その酸化シリコン膜に異方性エッチングを施すことにより、ゲート電極Ｇの側壁にサイドウォールＳＷを形成する。つまり、第１シリコン片Ｇ１および第２シリコン片Ｇ２の側壁にオフセットスペーサ膜ＯＦＳを介してサイドウォールＳＷが形成される。サイドウォールＳＷは、酸化シリコン膜の単層膜に限らず、例えば、酸化シリコン膜と窒化シリコン膜との積層膜でも良い。
【００４７】
図１５は、図１４に続く、高濃度のｎ型半導体領域ＮＨの形成工程を示す要部断面図である。第４フォトレジスト膜ＰＲ４は、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）を覆い、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）を開口するパターンを有する。第４フォトレジスト膜ＰＲ４は第３フォトレジスト膜ＰＲ３と同様のパターンを有する。第４フォトレジスト膜ＰＲ４をマスクとしてｎ型不純物を半導体基板ＳＢ表面にイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）において、第２シリコン片Ｇ２、オフセットスペーサ膜ＯＦＳおよびサイドウォールＳＷで覆われていない領域に高濃度のｎ型半導体領域ＮＨを形成する。この第４フォトレジスト膜ＰＲ４の開口は、第２シリコン片Ｇ２の全体および第３シリコン片Ｇ３の一部を露出しているため、第２シリコン片Ｇ２の全体および第３シリコン片Ｇ３の一部にもｎ型不純物が導入される。ｎ型不純物は、例えば、ヒ素であり、そのドーズ量は５×１０１５ｃｍ−２程度である。ｎ型不純物導入後に第４フォトレジスト膜ＰＳ４を除去する。
【００４８】
図１６は、図１５に続く、高濃度のｐ型半導体領域ＰＨの形成工程を示す要部断面図である。第５フォトレジスト膜ＰＲ５は、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）を覆い、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）を開口するパターンを有する。第５フォトレジスト膜ＰＲ５は第２フォトレジスト膜ＰＲ２と同様のパターンを有する。第５フォトレジスト膜ＰＲ５をマスクとしてｐ型不純物を半導体基板ＳＢ表面にイオン打ち込みすることにより、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）において、第１シリコン片Ｇ１、オフセットスペーサ膜ＯＦＳおよびサイドウォールＳＷで覆われていない領域に高濃度のｐ型半導体領域ＰＨを形成する。この第５フォトレジスト膜ＰＲ５の開口は、第１シリコン片Ｇ１の全体および第３シリコン片Ｇ３の一部を露出しているため、第１シリコン片Ｇ１の全体および第３シリコン片Ｇ３の一部にもｐ型不純物が導入される。ｐ型不純物は、例えば、ボロンであり、そのドーズ量は５×１０１５ｃｍ−２程度である。ｐ型不純物導入後に第５フォトレジスト膜ＰＳ５を除去する。
【００４９】
ここでは、高濃度のｎ型半導体領域ＮＨの形成工程を高濃度のｐ型半導体領域ＰＨの形成工程に先行して説明したが、高濃度のｐ型半導体領域ＰＨの形成工程を高濃度のｎ型半導体領域ＮＨの形成工程に先行して実施しても良い。
【００５０】
図１５を用いて説明したｎ型不純物導入工程および図１６を用いて説明したｐ型不純物導入工程の後に、導入した不純物の活性化の為に、半導体基板ＳＢに熱処理を施す。この熱処理は、例えば、１０００〜１１００℃、０．５ｓｅｃのランプアニールである。この熱処理により、半導体基板ＳＢ表面にイオン打ち込みされたｐ型不純物およびｎ型不純物が活性化する。同時に、この熱処理によって、ゲート電極Ｇに導入されたｐ型不純物とｎ型不純物が拡散するが、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上のｐ型不純物を含む第１シリコン片Ｇ１とｎ型不純物を含む第３シリコン片Ｇ３の間には第１絶縁膜ＩＦ１が介在しており、不純物の相互拡散は防止される。また、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上のｎ型不純物を含む第２シリコン片Ｇ２とｐ型不純物を含む第３シリコン片Ｇ３の間には第２絶縁膜ＩＦ２が介在しており、不純物の相互拡散は防止される。もちろん、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上のｐ型不純物を含む第１シリコン片Ｇ１とｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上のｎ型不純物を含む第２シリコン片Ｇ２との間には、少なくとも、第１絶縁膜ＩＦ１または第２絶縁膜ＩＦ２が介在しているので、不純物の相互拡散は防止される。
【００５１】
図１７は、図１６に続く、シリサイド膜ＳＩＬの形成工程を示す要部断面図である。半導体基板ＳＢ主面上にプラチナを添加したニッケル膜であるプラチナニッケル膜を、例えば、スパッタリング法を用いて形成する。その後、半導体基板ＳＢに５５０℃程度の熱処理を施すことで、プラチナニッケル膜とシリコンからなる半導体基板およびプラチナニッケル膜と多結晶シリコン膜との間でシリサイド反応をさせて、シリサイド膜ＳｉＬを形成する。その後、シリサイド反応が発生しなかった部分のプラチナニッケル膜を除去することにより、高濃度のｐ型半導体領域ＰＨ、高濃度のｎ型半導体領域ＮＨ、第１シリコン片Ｇ１、第２シリコン片Ｇ２および第３シリコン片Ｇ３上にプラチナニッケルシリサイドからなるシリサイド膜ＳｉＬが形成される。図１７のＡ−Ａ断面において、第１シリコン片Ｇ１、第２シリコン片Ｇ２および第３シリコン片Ｇ３は、それらの表面に形成されたシリサイド膜ＳＩＬにより互いに電気的に接続される。第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２は、その膜厚が薄いため、第１シリコン片Ｇ１、第２シリコン片Ｇ２および第３シリコン片Ｇ３の表面に形成されたシリサイド膜ＳＩＬは、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２を越えて一体的（連続的）に形成される。第３シリコン片Ｇ３の膜厚を、第１シリコン片Ｇ１および第２シリコン片Ｇ２の膜厚とほぼ等しくしておくと、シリサイド膜ＳＩＬを一体的（連続的）に形成するうえで有効となる。
【００５２】
この後、ｐチャネル型ＭＩＳＦＥＴ１Ｐおよびｎチャネル型ＭＩＳＦＥＴ２Ｎを覆うように層間絶縁膜ＺＺを形成する。層間絶縁膜ＺＺは、例えば、プラズマＣＶＤ法により形成した酸化シリコン膜からなる。図示しないが、層間絶縁膜ＺＺに複数の開口を形成し、その開口内を選択的に導体膜で埋めることにより、プラグ導体層ＰＬＧを形成する。次に、層間絶縁膜ＺＺ上に金属配線膜を堆積し、この金属配線膜を所望のパターンに加工する。このようにして、図３に示した半導体装置が完成する。
【００５３】
本実施の形態では、第１シリコン膜ＰＳ１に対するｐ型不純物導入工程およびｎ型不純物導入工程を、第１シリコン膜ＰＳ１にスリットＳＬＴを形成する工程、絶縁膜ＩＦおよび第２シリコン膜ＰＳ２の形成工程、および第２シリコン膜ＰＳ２および絶縁膜ＩＦの除去工程の後に実施し、その後に熱処理（活性化）をする例で説明した。しかしながら、先に、第１シリコン膜ＰＳ１に対するｐ型不純物導入工程およびｎ型不純物導入工程を実施し、次に、第１シリコン膜ＰＳ１にスリットＳＬＴを形成する工程、絶縁膜ＩＦおよび第２シリコン膜ＰＳ２の形成工程、および第２シリコン膜ＰＳ２および絶縁膜ＩＦの除去工程を実施する。その後で、第１シリコン膜ＰＳ１に導入したｐ型不純物およびｎ型不純物を活性化するための熱処理をしても良い。この場合、第２シリコン膜ＰＳ２の形成工程、第２シリコン膜ＰＳ２および絶縁膜ＩＦの除去工程を第１シリコン膜ＰＳ１に導入したｐ型不純物およびｎ型不純物を活性化するための熱処理の後で実施しても構わない。
【００５４】
本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極Ｇである第１シリコン片Ｇ１に多量のｐ型不純物を、そして、ｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極Ｇである第２シリコン片Ｇ２に多量のｎ型不純物を導入することで、ゲート電極Ｇの空乏化を極力低減し、より高性能の半導体装置を提供するものである。その為に、第１シリコン片Ｇ１には、２つの工程で高濃度のｐ型不純物を導入している。その一つは、図９を用いて説明した第１シリコン膜ＰＳ１に対するｐ型不純物導入工程であり、他の一つは、図１６を用いて説明した高濃度のｐ型半導体領域ＰＨの形成工程である。また、第２シリコン片Ｇ２にも、２つの工程で高濃度のｎ型不純物を導入しており、その一つは、図１０を用いて説明した第１シリコン膜ＰＳ１に対するｎ型不純物導入工程であり、他の一つは、図１５を用いて説明した高濃度のｎ型半導体領域ＮＨの形成工程である。しかしながら、前述の第１シリコン膜ＰＳ１に対するｐ型不純物導入工程および第１シリコン膜ＰＳ１に対するｎ型不純物導入工程は省略することも可能である。
【００５５】
本実施の形態は、デュアルゲート構造の相補型ＭＩＳＦＥＴをインバータ回路に適用した例で説明したが、デュアルゲート構造の相補型ＭＩＳＦＥＴを有する回路であればどのような回路にも適用できることは言うまでもない。例えば、ＳＲＡＭメモリセルを構成する負荷用ｐチャネル型ＭＩＳＦＥＴと駆動用ｎチャネル型ＭＩＳＦＥＴに適用しても良い。
【００５６】
次に、本実施の形態の主要な特徴と効果について説明する。
【００５７】
本実施の形態の主要な特徴は、ｐ型不純物を有する第１シリコン片Ｇ１とｎ型不純物を有する第２シリコン片Ｇ２との間に絶縁膜ＩＦを介在させるものである。この特徴により第１シリコン片Ｇ１と第２シリコン片Ｇ２間の不純物の相互拡散を防止でき、相補型ＭＩＳＦＥＴのしきい値電圧の上昇を抑制できる。また、オン電流の低下を抑制できる。また、ｐチャネル型ＭＩＳＦＥＴ１Ｐとｎチャネル型ＭＩＳＦＥＴ２Ｎの分離幅（Ｗ２）を低減することができる。
【００５８】
また、第１シリコン片Ｇ１、絶縁膜ＩＦおよび第２シリコン片Ｇ２の表面に連続的に形成されたシリサイド膜により、第１シリコン片Ｇ１と第２シリコン片Ｇ２とは電気的に接続されている。したがって、第１シリコン片Ｇ１と第２シリコン片Ｇ２とを電気的に接続するために第１シリコン片Ｇ１と第２シリコン片Ｇ２の各々にプラグ導体層を接続する必要がなく、半導体装置の集積度向上が図れる。
【００５９】
第１シリコン片Ｇ１と第２シリコン片Ｇ２の間に第３シリコン片Ｇ３を介在させ、第１シリコン片Ｇ１と第３シリコン片Ｇ３間に第１絶縁膜ＩＦ１を、第２シリコン片Ｇ２と第３シリコン片Ｇ３間には第２絶縁膜ＩＦ２を、夫々介在させている。したがって、第１シリコン片Ｇ１と第２シリコン片Ｇ２間の相互拡散、第１シリコン片Ｇ１と第３シリコン片Ｇ３間の相互拡散および第２シリコン片Ｇ２と第３シリコン片Ｇ３間の相互拡散が防止できる。
【００６０】
第１シリコン片Ｇ１、第１絶縁膜ＩＦ１、第３シリコン片Ｇ３、第２絶縁膜ＩＦ２および第２シリコン片Ｇ２の表面に連続的に形成されたシリサイド膜により、第１シリコン片Ｇ１と第２シリコン片Ｇ２とは電気的に接続されている。したがって、第１シリコン片Ｇ１と第２シリコン片Ｇ２とを電気的に接続するために第１シリコン片Ｇ１と第２シリコン片Ｇ２の各々にプラグ導体層を接続する必要がなく、半導体装置の集積度向上が図れる。
【００６１】
平面視において、第３シリコン片Ｇ３と重なる位置にプラグ導体層ＰＬＧを設け、ｐチャネル型ＭＩＳＦＥＴ１Ｐのゲート電極Ｇである第１シリコン片Ｇ１とｎチャネル型ＭＩＳＦＥＴ２Ｎのゲート電極Ｇである第２シリコン片Ｇ２とを、シリサイド膜ＳＩＬを介して一つのプラグ導体層ＰＬＧで金属配線膜（例えば、入力配線ＩＮＬ）に接続している。したがって、第１シリコン片Ｇ１と第２シリコン片Ｇ２の各々にプラグ導体層を接続する必要がなく、平面視において、第３シリコン片Ｇ３が配置された領域をゲート電極Ｇと金属配線膜（例えば、入力配線ＩＮＬ）との接続領域とすることができるので、半導体装置の集積度向上が図れる。
【００６２】
また、本実施の形態の半導体装置の製造方法によれば、第１シリコン膜ＰＳ１に導入したｐ型不純物およびｎ型不純物を活性化するための熱処理を実施する前に、第１シリコン膜ＰＳ１にスリットＳＬＴを形成する工程および絶縁膜ＩＦの形成工程を実施するので、第１シリコン膜ＰＳ１に導入したｐ型不純物およびｎ型不純物の相互拡散を防止することができる。
【００６３】
第１シリコン片Ｇ１、第１絶縁膜ＩＦ１、第３シリコン片Ｇ３、第２絶縁膜ＩＦ２および第２シリコン片Ｇ２からなるゲート電極Ｇを形成した後、高濃度のｐ型半導体領域ＰＨ形成用のイオン打ち込みおよび高濃度のｎ型半導体領域ＮＨ形成用のイオン打ち込みを実施する。その後で、半導体基板ＳＢ表面にイオン打ち込みされたｐ型不純物およびｎ型不純物を活性化するための熱処理をするので、熱処理の際に発生する不純物の相互拡散を防止することができる。
【００６４】
第１シリコン膜ＰＳ１に対するｐ型不純物導入工程、第１シリコン膜ＰＳ１に対するｎ型不純物導入工程、高濃度のｎ型半導体領域ＮＨの形成工程および高濃度のｐ型半導体領域ＰＨの形成工程におけるイオン打ち込み用フォトマスクの境界は、第２シリコン膜ＰＳ２または第３シリコン片Ｇ３上に位置させれば良い。さらに、第２シリコン膜ＰＳ２または第３シリコン片Ｇ３の幅は、最小加工寸法にできる。したがって、ｐチャネル型ＭＩＳＦＥＴ１Ｐとｎチャネル型ＭＩＳＦＥＴ２Ｎの分離幅（Ｗ２）を低減することができる。
【００６５】
また、図１１におけるゲート電極Ｇのパターニング工程において、スリットＳＬＴを埋める第２シリコン膜ＰＳ２の膜厚は、第１シリコン膜ＰＳ１とほぼ等しいため、高精度のパターニングが可能となる。
【００６６】
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例である。
【００６７】
図１８は、第１変形例の半導体装置の要部断面図であり、図３に対応するものであるが、Ａ−Ａ断面のみを示している。
【００６８】
図３のスリットＳＬＴを溝ＧＶ１に置き換えた点が、第１変形例の特徴であり、それ以外は上記実施の形態１の半導体装置と同様である。
【００６９】
スリットＳＬＴを溝ＧＶ１に置き換えたことにより、図１８に示すように、溝ＧＶ１の下部には第４シリコン片Ｇ４が残り、第１シリコン片Ｇ１と第２シリコン片Ｇ２とが第４シリコン片Ｇ４で繋がっている。そして第４シリコン片Ｇ４と溝ＧＶ１内を埋める第３シリコン片Ｇ３との間には第３絶縁膜ＩＦ３が形成されている。
【００７０】
本実施の形態２によれば、ｐ型不純物を有する第１シリコン片Ｇ１とｎ型不純物を有する第２シリコン片Ｇ２間の相互拡散を完全に防止することは出来ないまでも、ゲート電極Ｇの膜厚方向において拡散経路を狭くすることができるので、相互拡散を抑制できる。
【００７１】
さらに、本実施の形態２では、溝ＧＶ１が素子分離膜ＳＴ上からアクティブ領域ＡＣ１またはアクティブ領域ＡＣ２上にはみ出して形成されることが許容される。つまり、リソグラフィの重ね併せ余裕などを考慮して、素子分離膜ＳＴの幅を溝ＧＶ１の幅よりも大きくする必要はない。言い換えると、溝ＧＶ１の幅よりも素子分離膜ＳＴの幅を小さくすることが可能となり、半導体装置の微細化することができる。例えば、溝ＧＶ１がアクティブ領域ＡＣ１上にはみ出した（ずれた）場合で説明すると、入力配線ＩＮＬに所定の入力電圧が印加された場合でも、第３シリコン片Ｇ３の下には第３絶縁膜ＩＦ３および第４シリコン片Ｇ４が存在しており、アクティブ領域ＡＣ１に形成されたｐチャネル型ＭＩＳＦＥＴのしきい値に影響を与えることはないからである。
【００７２】
（実施の形態３）
本実施の形態３は、上記実施の形態１の変形例である。
【００７３】
図１９は、本実施の形態３の半導体装置の要部断面図であり、実施の形態１の図３に対応している。図３と共通する部分には同様の符号を付している。本実施の形態３が実施の形態１と異なる部分は、以下の点である。先ず、第1シリコン片Ｇ１と第２シリコン片Ｇ２間にはスリットＳＬＴではなく溝ＧＶ２が形成されており、ゲート電極Ｇは分断されておらず第1シリコン片Ｇ１と第２シリコン片Ｇ２間は、第1シリコン片Ｇ１または第２シリコン片Ｇ２よりも膜厚の薄い第４シリコン片Ｇ４で接続されている。次に、溝ＧＶ２の表面にはシリコン膜からなるエピ層ＥＰが形成されている。溝ＧＶ２の平面視における形状は、実施の形態１のスリットＳＬＴと同様である。また、ｐチャネル型ＭＩＳＦＥＴ１Ｐの高濃度のｐ型半導体領域ＰＨの表面およびｎチャネル型ＭＩＳＦＥＴ２Ｎの高濃度のｎ型半導体領域ＮＨの表面にはシリコン膜からなるエピ層ＥＰが形成されており、エピ層の表面にシリサイド膜ＳＩＬが形成されている。
【００７４】
本実施の形態３によれば、Ａ−Ａ断面において、ゲート電極Ｇの第1シリコン片Ｇ１と第２シリコン片Ｇ２の間の部分は、溝ＧＶ２が形成されたことにより、第1シリコン片Ｇ１または第２シリコン片Ｇ２の膜厚よりも薄くなっている。また、溝ＧＶ２の表面にはエピ層ＥＰが形成されているが、第４シリコン片Ｇ４とエピ層ＥＰの合計膜厚は第１シリコン片Ｇ１または第２シリコン片Ｇ２の膜厚よりも小である。従って、ｐ型不純物を有する第１シリコン片Ｇ１とｎ型不純物を有する第２シリコン片Ｇ２間の不純物相互拡散を抑制することができる。
【００７５】
以下図２０〜図２６を用いて本実施の形態３の半導体装置の製造方法を説明する。
【００７６】
図２０は、第１シリコン膜ＰＳ１への不純物導入工程並びに第１シリコン膜ＰＳ１に溝ＧＶ２を形成する工程を説明する要部断面図である。図２０は、実施の形態１の図９，図１０および図５に対応している。先ず、半導体基板ＳＢ上に第１シリコン膜ＰＳ１を堆積する。次に、図示しないフォトレジスト膜でｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）を覆い、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）上の第１シリコン膜ＰＳ１にｐ型不純物（例えば、ボロン）を導入する。次に、図示しないフォトレジスト膜でｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）を覆い、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）上の第１シリコン膜ＰＳ１にｎ型不純物（例えば、リン）を導入する。次に、第１シリコン膜ＰＳ１の表面に、エピタキシャル成長を抑制する不純物、例えば、窒素（Ｎ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）等を導入する。次に、図２０に示すように、第１フォトレジスト膜ＰＲ１をマスクに第１シリコン膜ＰＳ１にドライエッチングを施すことにより、第１シリコン膜ＰＳ１に溝ＧＶ２を形成する。溝ＧＶ２は、深さ方向において、第１シリコン膜ＰＳ１を貫通することはなく、溝ＧＶ２の底部には第４シリコン片Ｇ４が残っている。溝ＧＶ２の側面は、テーパ状に加工されており、溝ＧＶ２の上部における開口径は底部における開口径よりも大となっている。なお、前述のドライエッチングで、溝ＧＶ２部分では、エピタキシャル成長を抑制する不純物も同時に除去される。
【００７７】
図２１は、ゲート電極Ｇのパターニング工程を示す要部断面図であり、実施の形態１の図１１に対応している。図示しないフォトレジスト膜をマスクに第１シリコン膜ＰＳ１にドライエッチングを施すことにより、ゲート電極Ｇを形成する。ゲート電極Ｇは、第１シリコン片Ｇ１、第２シリコン片Ｇ２および第４シリコン片Ｇ４からなり、平面形状は、図１２から第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を取り除き、第３シリコン片Ｇ３部分が第４シリコン片Ｇ４となっている。
【００７８】
図２２は、オフセットスペーサ膜ＯＦＳ、低濃度のｐ型半導体領域ＰＭ、低濃度のｎ型半導体領域ＮＭおよびサイドウォールＳＷの形成工程を説明する要部断面図であり、実施の形態１の図１３及び図１４に対応しており、その説明も同様である。サイドウォールＳＷ形成工程において、ゲート電極Ｇの溝ＧＶ２の側壁はテーパ状に加工されているので、溝ＧＶ２の側面にはサイドウォールは形成されない。
【００７９】
図２３は、エピ層ＥＰの形成工程を示す要部断面図である。ｐチャネル型ＭＩＳＦＥＴ１Ｐの低濃度のｐ型半導体領域ＰＭ、ｎチャネル型ＭＩＳＦＥＴの低濃度のｎ型半導体領域ＮＭおよび溝ＧＶ２の表面にエピタキシャル成長法により選択的にシリコン膜からなるエピ層ＥＰを形成する。このエピタキシャル成長において、ゲート電極Ｇの第１シリコン片Ｇ１および第２シリコン片Ｇ２の表面には、エピタキシャル成長を抑制する不純物を導入しているためエピ層ＥＰは形成されない。また、溝ＧＶ２部分において、第４シリコン片Ｇ４の膜厚とエピ層ＥＰの膜厚の合計は、第１シリコン片Ｇ１または第２シリコン片Ｇ２の膜厚よりも小である。
【００８０】
図２４は、高濃度のｎ型半導体領域ＮＨの形成工程を示す要部断面図である。実施の形態１の図１５に対応している。第４フォトレジスト膜ＰＲ４をマスクとしてｎ型不純物を半導体基板ＳＢ表面にイオン打ち込みすることにより、ｎチャネル型ＭＩＳＦＥＴ２Ｎ形成領域（アクティブ領域ＡＣ２）において、第２シリコン片Ｇ２、オフセットスペーサ膜ＯＦＳおよびサイドウォールＳＷで覆われていない領域に高濃度のｎ型半導体領域ＮＨを形成する。更に、ｎチャネル型ＭＩＳＦＥＴ２Ｎの低濃度のｎ型半導体領域ＮＭの表面に形成されたエピ層ＥＰ部分にもｎ型不純物が導入される。第４フォトレジスト膜ＰＲ４から露出した第２シリコン片Ｇ２にもｎ型不純物が導入される。イオン打ち込みの不純物、濃度などは実施の形態１と同様である。
【００８１】
図２５は、高濃度のｐ型半導体領域ＰＨの形成工程を示す要部断面図である。実施の形態１の図１６に対応している。第５フォトレジスト膜ＰＲ５をマスクとしてｐ型不純物を半導体基板ＳＢ表面にイオン打ち込みすることにより、ｐチャネル型ＭＩＳＦＥＴ１Ｐ形成領域（アクティブ領域ＡＣ１）において、第１シリコン片Ｇ１、オフセットスペーサ膜ＯＦＳおよびサイドウォールＳＷで覆われていない領域に高濃度のｐ型半導体領域ＰＨを形成する。更に、ｐチャネル型ＭＩＳＦＥＴ１Ｐの低濃度のｐ型半導体領域ＰＭの表面に形成されたエピ層ＥＰ部分にもｐ型不純物が導入される。第５フォトレジスト膜ＰＲ５から露出した第１シリコン片Ｇ１にもｐ型不純物が導入される。イオン打ち込みの不純物、濃度などは実施の形態１と同様である。
【００８２】
次に、第１シリコン片Ｇ１に導入したｐ型不純物および第２シリコン片Ｇ２に導入したｎ型不純物を活性化する為に、半導体基板ＳＢに熱処理を施す。この熱処理の条件は、実施の形態１と同様である。この熱処理によって、ゲート電極Ｇに導入されたｐ型不純物とｎ型不純物は拡散するが、溝ＧＶ２部分の第４シリコン片Ｇ４とエピ層ＥＰの合計膜厚が薄いことにより、不純物の相互拡散が低減される。
【００８３】
図２６は、シリサイド膜ＳＩＬの形成工程を示す要部断面図である。実施の形態１の図１７に対応している。第１シリコン片Ｇ１、第２シリコン片Ｇ２およびエピ層ＥＰの表面にシリサイド膜ＳＩＬを形成する。シリサイド膜ＳＩＬの形成条件は、実施の形態１と同様である。
【００８４】
次に、層間絶縁膜ＺＺ、プラグ導体層ＰＬＧおよび金属配線層を形成して図１９に示した構造の半導体装置が形成される。
【００８５】
本実施の形態３によれば、実施の形態２で述べた効果を達成することができる。さらに、ｐチャネル型ＭＩＳＦＥＴ１Ｐおよびｎチャネル型ＭＩＳＦＥＴ２Ｎにエピ層ＥＰを形成する工程で、溝ＧＶ２内の第４シリコン片Ｇ４上にエピ層ＥＰを形成するので、工程を簡略化できる。
【００８６】
溝ＧＶ２内の第４シリコン片Ｇ４上にエピ層ＥＰを形成して、第４シリコン片Ｇ４と第１シリコン片Ｇ１および第２シリコン片Ｇ２との高さの差を低減でき、第１シリコン片Ｇ１と第２シリコン片Ｇ２間を接続するシリサイド膜ＳＩＬが、溝ＧＶ２部分で分断するのを防止できる。
【００８７】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記した実施の形態１〜３は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることもできる。また、ある実施の形態の構成に他の実施の形態の構成を加えることもできる。また、各実施の形態の構成の一部について、他の構成を追加・削除・置換することもできる。
【００８８】
なお、本願には、下記の発明も含まれている。
【００８９】
主面を有し、前記主面の第１方向において、素子分離領域と、前記素子分離領域に隣接して配置された第１活性領域と第２活性領域とを有する半導体基板と、
前記素子分離領域において、前記半導体基板の前記主面に形成された絶縁膜からなる素子分離膜と、
前記第１活性領域において、前記半導体基板の前記主面に形成された第１ゲート絶縁膜と、
前記第２活性領域において、前記半導体基板の前記主面に形成された第２ゲート絶縁膜と、
前記第１活性領域において、前記第１ゲート絶縁膜上に形成され、第１導電型の不純物を含有する第１シリコン片と、
前記第２活性領域において、前記第２ゲート絶縁膜上に形成され、第１導電型とは反対の導電型である第２導電型の不純物を含有する第２シリコン片と、
前記素子分離領域において、前記素子分離膜上に形成された第４シリコン片と、
前記第１シリコン片と前記第２シリコン片とは、前記第４シリコン片で接続されており、
前記第４シリコン片の膜厚は、前記第１シリコン片および前記第２シリコン片の膜厚よりも薄い、半導体装置。
【符号の説明】
【００９０】
ＡＣ１、ＡＣ２  アクティブ領域
ＥＰ  エピ層
Ｇ  ゲート電極
ＧＩＮ、ＧＩＰ  ゲート絶縁膜
ＧＶ１、ＧＶ２  溝
Ｇ１、Ｇ２、Ｇ３、Ｇ４  シリコン片
ＩＦ、ＩＦ１、ＩＦ２  絶縁膜
ＩＮ  入力
ＩＳＯ  素子分離領域
ＯＵＴ  出力
ＯＦＳ  オフセットスペーサ膜
ＮＷ、ＰＷ  ウエル領域
ＮＭ、ＮＨ、ＰＭ、ＰＨ  半導体領域
ＯＰ１  開口
ＰＬＧ  プラグ導体層
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５  フォトレジスト膜
ＰＳ１、ＰＳ２  シリコン膜
ＳＢ  半導体基板
ＳＩＬ  シリサイド膜
ＳＬＴ  スリット
ＳＴ  素子分離膜
ＳＷ  サイドウォール
ＶＤＤ  電源電位
ＶＳＳ  基準電位
ＶＤＤＬ、ＶＳＳＬ、ＩＮＬ、ＯＵＴＬ、ＤＬ１、ＳＬ１、ＤＬ２、ＳＬ２  配線
ＺＺ  層間絶縁膜
１Ｐ  ｐチャネル型ＭＩＳＦＥＴ
２Ｎ  ｎチャネル型ＭＩＳＦＥＴ
【図１】
2015083273.tif 000003
【図２】
2015083273.tif 000004
【図３】
2015083273.tif 000005
【図４】
2015083273.tif 000006
【図５】
2015083273.tif 000007
【図６】
2015083273.tif 000008
【図７】
2015083273.tif 000009
【図８】
2015083273.tif 000010
【図９】
2015083273.tif 000011
【図１０】
2015083273.tif 000012
【図１１】
2015083273.tif 000013
【図１２】
2015083273.tif 000014
【図１３】
2015083273.tif 000015
【図１４】
2015083273.tif 000016
【図１５】
2015083273.tif 000017
【図１６】
2015083273.tif 000018
【図１７】
2015083273.tif 000019
【図１８】
2015083273.tif 000020
【図１９】
2015083273.tif 000021
【図２０】
2015083273.tif 000022
【図２１】
2015083273.tif 000023
【図２２】
2015083273.tif 000024
【図２３】
2015083273.tif 000025
【図２４】
2015083273.tif 000026
【図２５】
2015083273.tif 000027
【図２６】
2015083273.tif 000028
【国際調査報告】
2015083273.tif 000029
2015083273.tif 000030