(57)【要約】  本発明による半導体素子の駆動装置は、基準端子（１）と入力端子（２）と出力端子（３）を有する半導体素子（４）の入力端子（２）に接続した第１スイッチ（５）をオンさせて半導体素子（４）をオンする手段と、半導体素子（４）の入力端子に接続されたコンデンサ（５）を介して基準端子（１）に対し入力端子（２）に逆極性電圧を印加することにより半導体素子（４）をオフさせる手段と、半導体素子（４）をオフさせた時に第１スイッチ（５）をオフさせる手段を有する。
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【特許請求の範囲】
【請求項１】
少なくとも基準端子（１）と入力端子（３）と出力端子（２）を有する半導体素子（４）の前記入力端子（３）に接続した第１スイッチ（５）をオンさせて前記半導体素子（４）をオンする手段と、
前記半導体素子（４）の前記入力端子に接続されたコンデンサ（５）を介して前記基準端子（１）に対し前記入力端子（３）に逆極性電圧を印加することにより前記半導体素子（４）をオフさせる手段と、
前記半導体素子（４）をオフさせた時に前記第１スイッチ（５）をオフさせる手段と、を有することを特徴とする半導体素子の駆動装置。
【請求項２】
前記第１スイッチ（５）と前記コンデンサ（６）が第２スイッチ（９）を介して駆動回路電源端子（８）に接続され、なおかつ、第３スイッチ（１０）を介してグランド端子（２５）に接続されていることを特徴とする請求項１に記載の半導体素子の駆動装置。
【請求項３】
前記第１スイッチ（１１）は駆動回路電源端子（８）に接続され、前記コンデンサ（６）は第２スイッチ（９）を介して前記駆動回路電源端子（８）に接続され、かつ、第３スイッチ（１０）を介してグランド端子（２５）に接続されていることを特徴とする請求項１に記載の半導体素子の駆動装置。
【請求項４】
前記コンデンサ（６）の充電に使われる駆動回路電源端子（８）と前記
半導体素子（４）の入力端子に電流を供給する駆動回路電源端子（１３）の電位が異なることを特徴とする請求項３に記載の半導体素子の駆動装置。
【請求項５】
前記第１スイッチ（５）として、ゲート端子は前記半導体素子（４）の基準端子（１）に接続され、ドレイン端子は前記半導体素子（４）の入力端子（３）に接続され、ソース端子は前記第２スイッチを介して前記駆動回路電源端子（８）に接続されるＭＯＳＦＥＴを用いたことを特徴とする請求項１に記載の半導体素子の駆動装置。
【請求項６】
前記半導体素子４の基準端子（１）と入力端子（３）の間に抵抗（１５）とダイオード（１６）を接続したことを特徴とする請求項１に記載の半導体素子の駆動装置。
【請求項７】
前記ダイオード（１６）はシリコン、前記半導体素子（４）はワイドバンドギャップ半導体で構成されていることを特徴とする請求項６に記載の半導体素子の駆動装置。
【請求項８】
前記ＭＯＳＦＥＴ（１４）のゲート端子が電圧クランプ手段（３３）を介して前記半導体素子４の基準端子（１）接続されることを特徴とする請求項５に記載の半導体素子の駆動装置。
【請求項９】
前記半導体素子４の基準端子（１）と入力端子（３）の間に、ゲート端子が前記半導体素子（４）の前記入力端子に接続されるＭＯＳＦＥＴ（１７）が接続されることを特徴とする請求項１に記載の半導体素子の駆動装置。
【請求項１０】
半導体素子のむゲート駆動回路として請求項１から請求項９のいずれか１項に記載の半導体素子の駆動装置を用いたことを特徴とするインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型ＦＥＴ(Field Effect Transistor )，ＩＧＢＴ(Insulated Gate Bipolar Transistor)、パワーＭＯＳＦＥＴ、バイポーラトランジスタなどの電力用半導体装置およびその駆動回路に関する。
【背景技術】
【０００２】
本技術分野に関連した背景技術として、特開２００７−３３６６９４号公報（特許文献１）に記載の技術が知られている。本技術による絶縁ゲート型半導体素子の駆動装置は、単一の直流電源を使用しながらも簡単な構成で、ターンオフ時の逆バイアス電圧の印加するために、絶縁ゲート型半導体素子のゲート電圧を直流電圧より低く維持するための電圧クランプ回路、ならびに、絶縁ゲート型半導体素子のオン時に充電され、オフ時に逆バイアス電圧を発生するコンデンサを備える。【０００３】
また、一般に電力用半導体素子では、高速遮断などによりコレクタ電圧あるいはドレイン電圧が急峻に立ち上がったときに、帰還容量結合によるセルフターンオン誤動作を防止してスイッチング時の無駄な消費電力を低減するために、オフ時に逆バイアス電圧すなわち負ゲート電圧を印加する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３３６６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、スイッチング時にセルフターンオン誤動作により主回路で浪費される消費電力を低減することが第一の目的である。【０００６】
セルフターンオン誤動作による誤動作防止の対策方法としては電力用半導体素子をオフする時、入力端子を十分負電圧に保つ方法があるが、本発明では、このオフ状態で入力端子を負電圧にする駆動回路を小型かつ低コスト化することが第二の目的である。【０００７】
さらに、上記従来の駆動回路では電圧クランプ回路で規定されるクランプ電圧分だけ、駆動回路電源電圧が低い電圧で駆動することになる。このため、駆動回路電源の電圧変動が変動すると、上記クランプ電圧分の変動分に加算され、ほぼ同じ変動電圧が絶縁ゲート型半導体素子の入力電圧に印加される。このため、負ゲート駆動電圧レベルの絶対値を高く設定するため、上記クランプ電圧を高くしようとすると、ゲート・ソース間電圧（バイポーラトランジスタではコレクタ・エミッタ電圧、以下同様）のばらつきが大きくなり、出力電流（バイポーラトランジスタではドレイン電流、以下同様）がばらつきやすくなる。【０００８】
特に接合ＦＥＴやバイポーラトランジスタの場合にはゲート電流（バイポーラトランジスタではベース電流、以下同様）のばらつきが大きくなるという問題がある。これに対し、駆動回路電源の変動とクランプ電圧のマージンを考慮し、入力電圧（ベース電圧またはゲート電圧）のバイアス電圧を高めに設計すると、ゲート電流やベース電流が過大に流れて、駆動回路の損失が増大するという問題があった。【０００９】
そこで、本発明の第三の目的はセルフターンオン誤動作を防止するために負ゲート駆動電圧レベルの絶対値を高く設定しても、出力電流（ドレイン電流やコレクタ電流）のばらつきが小さく、なおかつ、接合ＦＥＴや電力用バイポーラトランジスタの場合には駆動電流が過大となることを防止することにある。【００１０】
本発明は、上記のように、接合ＦＥＴ、電力用バイポーラトランジスタ、パワーＭＯＳＦＥＴ、ＩＧＢＴ等の電力半導体素子を高信頼かつ低損失に駆動する、低コストかつ小型な駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明による半導体素子の駆動装置においては、上記課題を解決するために、少なくとも基準端子と入力端子と出力端子を有する半導体素子の入力端子に接続した第１スイッチをオンさせて半導体素子をオンし、半導体素子の入力端子に接続されたコンデンサを介して基準端子に対し入力端子に逆極性電圧を印加することにより半導体素子をオフさせ、半導体素子をオフさせた時に第１スイッチをオフさせる。
【発明の効果】
【００１２】
本発明によれば、主回路での低消費電力化、駆動回路の小型・低コスト化、駆動回路での低消費電力化が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】本発明の第３実施例を示す回路図である。
【図４】本発明の第４実施例を示す回路図である。
【図５】本発明の第５実施例を示す回路図である。
【図６】本発明の第６実施例を示す回路図である。
【図７】本発明の第７実施例を示す回路図である。
【図８】本発明の第８実施例を示す回路図である。
【図９】本発明の第９実施例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例を図面を用いて説明する。なお、上述した本発明の特徴以外の特徴については、以下の説明ならびに図面の記載より明らかになるであろう。また、以下の各実施例が備える各スイッチとしては、電力用半導体素子よりも小容量のＭＯＳＦＥＴなどの半導体スイッチング素子などが用いられる。
（実施例１）
図１は、本発明の第１の実施例である半導体素子の駆動装置の回路図を示す。ここでは電力用半導体素子４として、ノーマリオフ型ＳｉＣ接合型ＦＥＴを例として説明する。なお、ＳｉＣとは、炭化珪素(Silicon Carbide)のことであり、半導体素子を構成する半導体材料の一種である。ＳｉＣは、シリコン(Si)に比べて破壊電界強度が大きいため、高耐圧かつ低損失の電力用半導体素子に適する。
【００１５】
本実施例では、基準端子１はノーマリオフ型ＳｉＣ接合型ＦＥＴ４のソース端子、入力端子２はノーマリオフ型ＳｉＣ接合型ＦＥＴ４のゲート端子、出力端子３はノーマリオフ型ＳｉＣ接合型ＦＥＴ４のドレイン端子である。ソース端子１はグランド端子２５に接続する。また、駆動回路電源端子８は、グランド端子２５に対し、例えば１５Ｖに設定する。
【００１６】
本実施例では、ノーマリオフ型接合型ＦＥＴ４をオンさせるために、スイッチ１０をオフ、スイッチ９とスイッチ５をオンさせて、ノーマリオフ型接合型ＦＥＴ４のゲート端子３に抵抗７を介してゲート電流を供給する。このとき、ＳｉＣ接合型ＦＥＴ４のゲート端子電圧は駆動回路電源端子８の電圧と抵抗７の値により設定されるが、ゲート・ソース間はＰＮ接合ダイオードであるため、駆動回路電源端子８の電圧は主に抵抗７に印加される。このとき、コンデンサ６は駆動回路電源端子８の電圧（１５Ｖ）からノーマリオフ型ＳｉＣ接合型ＦＥＴ４のゲート端子電圧（例えば２．５Ｖ）を差し引いた電圧（約１２．５Ｖ）に充電される。
【００１７】
ノーマリオフ型接合型ＦＥＴ４をオフさせるためにはスイッチ９とスイッチ５をオフさせてゲート電流を止め、更に、スイッチ１０をオンさせることにより、ノーマリオフ型接合型ＦＥＴ４のゲート端子３を、コンデンサ６の充電電圧によって負ゲート電圧駆動する。スイッチ５がオフすると、コンデンサ６の放電が抑制されるため接合型ＦＥＴ４のオフ状態を時間的に長く保持できる。
【００１８】
ノーマリオフ型ＳｉＣ接合型ＦＥＴはゲート・ソース間電圧がゼロボルトのときオフ状態になる。このため、ゲート・ソース間電圧に負電圧を印加しないとオフ状態にできないノーマリオン型ＳｉＣ接合型ＦＥＴに比べ、信頼性が高いシステムに使用できる。しかし、高速にオフさせてドレイン電圧が急峻に立ち上がるとドレイン・ゲート間の容量の影響で、ゲート端子３とソース端子１との間をゼロボルトにしていても、ノーマリオフ型ＳｉＣ接合型ＦＥＴ４には内部ゲート抵抗が存在するため、ノーマリオフ型ＳｉＣ接合型ＦＥＴ４のドレイン電流を実効的に決めている内部ゲート電圧が上昇し、ドレイン電流が流れてしまうセルフターンオン現象が発生する。このため、この無駄なドレイン電流によりノーマリオフ型ＳｉＣ接合型ＦＥＴ４のスイッチング損失が増加する。これに対し、ゲート端子を負ゲート電圧を印加することによりセルフターンオンを防止できるが、負ゲート電圧発生のための負電源を追加すると駆動回路のコストが高くなり、駆動回路のサイズも大きくなる。
【００１９】
これに対し、本実施例では、上記のように単一電源駆動回路で負電圧駆動できるため、セルフターンオンによる無駄な消費電力の抑制を低コストで小型化の駆動回路で実現できる。
【００２０】
また、駆動回路電源端子８の電圧が変動しても、その変動分は抵抗７に印加される電圧により主に吸収できる。このため、ノーマリオフ型ＳｉＣ接合型ＦＥＴ４のゲート・ソース間電圧の変動を抑えられ、この結果、出力電流の変動も抑制できる。
【００２１】
更に、ノーマリオフ型ＳｉＣ接合型ＦＥＴ４のオン状態のゲート端子電圧の変動を抑制できるため、ゲート端子電圧が過電圧となることを防止し、過大なゲート電流が流れない条件で低消費電力に駆動できる。
【００２２】
また、コンデンサ６に充電される電圧は駆動回路電源端子８の電圧と接合型ＦＥＴ４がオン状態でのゲート端子電圧で主に決定できるため、負ゲート電圧（絶対値）を大きくできる。
【００２３】
本実施例では電力用半導体素子４として、ノーマリオフ型ＳｉＣ接合型ＦＥＴを例として説明したが、バイポーラトランジスタでも同様の効果がある。また、Ｓｉデバイスなど他の半導体材料を用いたデバイスでも同様の効果があることは言うまでも無い。
（実施例２）
図２は、本発明の第２の実施例である半導体素子の駆動装置の回路図である。図１で説明した実施例１との相違点は、スイッチ５の代わりに、スイッチ１１を用い、駆動回路電源端子８からスイッチ９を介さずに接合型ＦＥＴ４のゲート端子３にゲート電流を供給していることである。
【００２４】
すなわち、本実施例では、接合型ＦＥＴ４をオンさせるために、スイッチ１０をオフさせ、かつスイッチ１１をオンさせて、接合型ＦＥＴ４のゲート端子３に抵抗７を介してゲート電流を供給する。このとき、接合型ＦＥＴ４のゲート端子電圧は駆動回路電源端子８の電圧と抵抗７の値により設定されるが、ゲート・ソース間はダイオードであるため、駆動回路電源端子８の電圧は主に抵抗７に印加される。このとき、コンデンサ６は駆動回路電源端子８の電圧（１５Ｖ）からノーマリオフ型ＳｉＣ接合型ＦＥＴ４のゲート端子電圧（例えば２．５Ｖ）を差し引いた電圧（約１２．５Ｖ）に充電される。
【００２５】
ノーマリオフ型接合型ＦＥＴ４をオフさせるためにはスイッチ１１をオフさせてゲート電流を止め、更に、スイッチ９をオフ、スイッチ１０をオンさせることにより、ノーマリオフ型接合型ＦＥＴ４のゲート端子３を負電圧駆動させる。
【００２６】
従って、本実施例の動作と効果は実施例１と同様である。
（実施例３）
図３は、本発明の第３の実施例である半導体素子の駆動装置の回路図を示す。図２で説明した実施例２との相違点はスイッチ１１の代わりに、駆動回路電源端子８より低い電位に接続される駆動回路電源端子１３と抵抗７との間に接続したスイッチ１３を用いて、接合型ＦＥＴ４のゲート端子３にゲート電流を供給していることである。このため、本実施例では、駆動回路電源端子８の電位を高くして、負ゲート電圧（絶対値）を増加することと、駆動回路電源端子１３の電位を低くして、抵抗７の消費電力を低減することを独立に実行できる。
【００２７】
その他の構成、動作と効果は実施例２と同様である。
（実施例４）
図４は、本発明の第４の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図１に示したスイッチ５の具体的手段として、ゲート端子をグランド端子２５に接続し、ソース端子をスイッチ９とスイッチ１０の間の端子に接続し、ドレイン端子を接合型ＦＥＴ４のゲート端子３側に接続したｐチャネルＭＯＳＦＥＴ１４を使用する。図４では、ソースとボディを接続したｐチャネルＭＯＳＦＥＴ１４を接続して、ｐチャネルＭＯＳＦＥＴ１４のドレイン・ボディ間の寄生ダイオードを利用している。
【００２８】
ｐチャネルＭＯＳＦＥＴ１４のボディとソースを接続させない場合には、ｐチャネルＭＯＳＦＥＴ１４のドレインとソースの間に外付けダイオードを図４に示したドレイン・ボディ間の寄生ダイオードと同じ向きにしても同様の効果が得られる。
【００２９】
図４に示した本実施例では、ｐチャネルＭＯＳＦＥＴ１４が図１に示したスイッチ５の機能を備えるため、スイッチ５並びにその駆動回路が不要になる。
【００３０】
その他の構成,動作と効果は実施例１と同様である。
（実施例５）
図５は、本発明の第５の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図４に示した実施例４において、抵抗１５とＳｉのダイオード１６の直列接続回路を接合ＦＥＴ４のゲート・ソース間に接続している。ＳｉＣ接合ＦＥＴのしきい電圧はＳｉダイオードの順方向電圧より低いため、抵抗１５は接合ＦＥＴを確実にオフさせるための短絡抵抗として機能できる。ダイオード１６は負ゲート電圧が印加されたときに抵抗１５を介してコンデンサ６が放電することを防止するために設けてある。また、本実施例では接合ＦＥＴ４のスイッチング速度を調整するための抵抗２９を設けた場合を示してあるが、なくても構わない。その他の構成,動作と効果は実施例４と同様である。
【００３１】
なお、ここで、接合ＦＥＴ４のゲート・ソース間の順方向電圧降下より、ダイオード１６の順方向電圧降下を低くすると接合ＦＥＴ４のゲート・ソース間を短絡する効果が生じる。この条件は接合ＦＥＴ４にワイドバンドギャップ半導素子を使用し、ダイオード１６にシリコン半導素子を使用することにより、容易に実現できる。
（実施例６）
図６は、本発明の第６の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図５に示した実施例５において、ＭＯＳＦＥＴ１４におけるソース端子とゲート端子の間に抵抗３４を接続すると共に、グランド端子２５とＭＯＳＦＥＴ１４のゲート端子の間に電圧クランプ要素であるツェナーダイオード３３が接続される。これにより、ｐチャネルＭＯＳＦＥＴ１４のゲート・ソース間耐圧が十分得られにくい場合でも、駆動回路電源８を高くして接合ＦＥＴ４を駆動できる。
【００３２】
その他の構成、動作と効果は実施例５と同様である。
（実施例７）
図７は、本発明の第７の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図５に示した本発明の実施例５のダイオード１６の代わりにｎチャネルＭＯＳＦＥＴ１７のドレイン・ボディ間ダイオードを用いている。ｎチャネルＭＯＳＦＥＴ１７のゲート・ソース間の電圧がしきい電圧以上になると、ｎチャネルＭＯＳＦＥＴ１７がオンして、接合ＦＥＴ４のゲート・ソース間は短絡抵抗１５により短絡される。例えば、接合ＦＥＴ４にワイドバンドギャップ半導体材料を用いた場合には、接合ＦＥＴ４のゲート・ソース間の順方向電圧降下が約２．５Ｖであるため、ｎチャネルＭＯＳＦＥＴ１７のしきい電圧は２．５Ｖ以下にすることが望ましい。
【００３３】
なお、ここで、接合ＦＥＴ４にワイドバンドギャップ半導素子を使用し、ＭＯＳＦＥＴ１７にシリコン半導体素子を使用するとＭＯＳＦＥＴ１７が十分にはオンしない場合でもＭＯＳＦＥＴ１７のドレイン・ボディ間にある寄生ダイオードが順バイアスされやすいため接合ＦＥＴ４のゲート・ソース間を短絡させやすい。
【００３４】
その他の構成、動作と効果は実施例５と同様である。
（実施例８）
図８は、本発明の第８の実施例である半導体素子の駆動装置の回路図を示す。本実施例では、図２に示したスイッチ９，１１の具体的手段として、それぞれｐチャネルＭＯＳＦＥＴ３０，３１が用いられ、かつスイッチ１０の具体的手段としてｎチャネルＭＯＳＦＥＴ３２が用いられる。本実施例ではｐチャネルＭＯＳＦＥＴ３０とｐチャネルＭＯＳＦＥＴ３１のソース端子を接続するため、図２におけるスイッチ９,１１を同時に駆動する回路が構成しやすい。また半導体集積回路（ＩＣ）のように同一チップに設けられるＭＯＳＦＥＴを使用できる。  
その他の構成,動作と効果は実施例２と同様である。
【００３５】
（実施例９）
図９は、本発明の第９の実施例であるインバータ回路を示す。本実施例では、ゲート駆動回路２０，２１に実施例１から実施例８で説明したいずれかの駆動装置が用いられる。本実施例のインバータ回路では実施例１から実施例８で説明した駆動装置により半導体素子１８,１９がオン・オフ制御される。これにより、インバータ回路の低消費電力化や小型化が可能になる。
【符号の説明】
【００３６】
１  基準端子
２  入力端子
３  出力端子
４，１８，１９半導体素子
５，９，１０，１１，１２  スイッチ
６  コンデンサ
７，１５，２９，３０，３４  抵抗
８，１３  駆動回路電源端子
１７，３０，３１，３２  ＭＯＳＦＥＴ
１６  ダイオード
２０，２１  ゲート駆動回路
２２，２３  駆動回路電源
２５  グランド端子
２６  高圧端子
２７  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014128942.tif 000008
【図７】
2014128942.tif 000009
【図８】
2014128942.tif 000010
【図９】
2014128942.tif 000011
【国際調査報告】
2014128942.tif 000012
2014128942.tif 000013