(57)【要約】  歪特性及び飽和特性の良好な並列共振回路を低消費電力で実現する。そのため、第１の電源電圧（Ｖｄｄ１）に接続された並列共振回路（２０）にて、可変抵抗部（ＶＲ）は１つのブランチ又は複数のブランチの並列接続からなり、各ブランチは抵抗（Ｒ１，Ｒ２，…，Ｒｎ）とＭＯＳスイッチ（ＳＷ１，ＳＷ２，…，ＳＷｎ）との直列回路を有する（ｎは１以上の整数）。当該ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ当該ＭＯＳスイッチの各々にバックゲート電圧を供給する第２の電源の電源電圧（Ｖｄｄ２）を、第１の電源電圧（Ｖｄｄ１）よりも高くする。
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【特許請求の範囲】
【請求項１】
インダクタ部と容量部と可変抵抗部とが並列接続され、かつ第１の電源が接続されてなる並列共振回路であって、
前記可変抵抗部は、１つのブランチ又は複数のブランチの並列接続からなり、
前記ブランチの各々は、抵抗とＭＯＳスイッチとの直列回路を有し、
前記ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ前記ＭＯＳスイッチの各々にバックゲート電圧を供給する第２の電源の電源電圧は、前記第１の電源の電源電圧よりも高いことを特徴とする並列共振回路。
【請求項２】
請求項１記載の並列共振回路において、
前記ＭＯＳスイッチの各々は、前記第１の電源の電源電圧で動作するＭＯＳトランジスタに比べて高耐圧であることを特徴とする並列共振回路。
【請求項３】
請求項１記載の並列共振回路において、
前記ＭＯＳスイッチ各々のバックゲートと前記第２の電源との間に挿入されたＥＳＤ対策用の抵抗を更に備えたことを特徴とする並列共振回路。
【請求項４】
請求項１記載の並列共振回路において、
前記ＭＯＳスイッチの各々のゲートに前記制御信号を与える制御回路は、
第３の電源の電源電圧で動作する論理回路と、
前記論理回路の出力をもとに前記第２の電源の電源電圧で動作して前記制御信号を出力するレベルシフタとを備え、
前記第３の電源の電源電圧は、前記第１の電源の電源電圧よりも高くないことを特徴とする並列共振回路。
【請求項５】
請求項１記載の並列共振回路において、
前記容量部は、可変容量部を有することを特徴とする並列共振回路。
【請求項６】
請求項５記載の並列共振回路において、
前記可変容量部は、複数のブランチを並列接続してなり、
前記可変容量部にて、前記ブランチの各々は、容量とＭＯＳスイッチとの直列回路を有することを特徴とする並列共振回路。
【請求項７】
請求項６記載の並列共振回路において、
前記第２の電源は、前記可変容量部にて、前記ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ前記ＭＯＳスイッチの各々にバックゲート電圧を供給することを特徴とする並列共振回路。
【請求項８】
請求項７記載の並列共振回路において、
前記可変容量部にて、前記ＭＯＳスイッチの各々は、前記第１の電源の電源電圧で動作するＭＯＳトランジスタに比べて高耐圧であることを特徴とする並列共振回路。
【請求項９】
請求項１記載の並列共振回路において、
差動構成であることを特徴とする並列共振回路。
【請求項１０】
請求項９記載の並列共振回路において、
前記容量部は、可変容量部を有することを特徴とする並列共振回路。
【請求項１１】
請求項１０記載の並列共振回路において、
前記可変容量部は、複数のブランチを並列接続してなり、
前記可変容量部にて、前記ブランチの各々は、ＭＯＳスイッチと当該ＭＯＳスイッチの両端にそれぞれ接続された容量との直列回路を有することを特徴とする並列共振回路。
【請求項１２】
請求項１１記載の並列共振回路において、
前記可変容量部にて、前記ブランチの各々は、前記ＭＯＳスイッチのオン抵抗を小さくするためのバイアス回路を更に有することを特徴とする並列共振回路。
【請求項１３】
請求項１０記載の並列共振回路において、
前記可変容量部は、複数のブランチを並列接続してなり、
前記可変容量部にて、前記ブランチの各々は、容量と当該容量の両端にそれぞれ接続されたＭＯＳスイッチとの直列回路を有することを特徴とする並列共振回路。
【請求項１４】
請求項１記載の並列共振回路をトランスコンダクタンス増幅器の負荷として構成したことを特徴とする増幅回路。
【請求項１５】
請求項１４記載の増幅回路を備えたことを特徴とするチューナシステム。
【請求項１６】
インダクタ部と可変容量部とが並列接続され、かつ第１の電源が接続されてなる並列共振回路であって、
前記可変容量部は、複数のブランチを並列接続してなり、
前記ブランチの各々は、容量とＭＯＳスイッチとの直列回路を有し、
前記ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ前記ＭＯＳスイッチの各々にバックゲート電圧を供給する第２の電源の電源電圧は、前記第１の電源の電源電圧よりも高いことを特徴とする並列共振回路。
【請求項１７】
請求項１６記載の並列共振回路において、
前記インダクタ部と前記可変容量部とに対して並列接続された抵抗部を更に備えたことを特徴とする並列共振回路。
【請求項１８】
請求項１７記載の並列共振回路において、
前記抵抗部は、可変抵抗部を有することを特徴とする並列共振回路。
【請求項１９】
請求項１６記載の並列共振回路をトランスコンダクタンス増幅器の負荷として構成したことを特徴とする増幅回路。
【請求項２０】
請求項１９記載の増幅回路を備えたことを特徴とするチューナシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チューナシステム等に利用される並列共振回路に関するものである。
【背景技術】
【０００２】
複数のチャンネルにより構成される送信信号を受信し、所望チャンネルを選択して復調を行うチューナシステムには低歪特性が要求される。例えば、日本の地上波デジタルテレビ放送（ＩＳＤＢ−Ｔ）は１チャンネル当たり６ＭＨｚの信号帯域で第１３チャンネル（４７３．１４３ＭＨｚ）から第５２チャンネル（７０７．１４３ＭＨｚ）までの計４０チャンネルで構成されており、チューナシステムには、各受信チャンネルにおいて妨害チャンネル入力レベルに対して５０ｄＢｃ以上の耐妨害波特性が求められる。【０００３】
こうした受信特性を実現するために、チューナシステムでは初段の低雑音増幅器において、受信チャンネルに応じて中心周波数を可変にした並列共振回路によって妨害波の除去が行われることが多い。一方で、モバイル端末向け等では低消費電力であることも重要である。【０００４】
ある従来技術によれば、インダクタ部と可変容量部と可変抵抗部とが並列接続されてなる並列共振回路をトランスコンダクタンス増幅器の負荷として増幅回路が構成される。可変抵抗部は複数のブランチを並列接続してなり、各ブランチは抵抗とＭＯＳスイッチとの直列回路を有する。可変容量部も同様に複数のブランチを並列接続してなり、各ブランチは容量とＭＯＳスイッチとの直列回路を有する（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Y. Kanazawa et al.,"A 130M to 1GHz Digitally Tunable RF LC-Tracking Filter for CMOS RF receivers", IEEE Asian Solid-State Circuits Conference, Nov. 2008, pp.469-472.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように並列共振回路をトランスコンダクタンス増幅器の負荷として増幅回路を構成した場合、増幅回路の出力電圧Ｖｏは、当該増幅回路の電源電圧Ｖｄｄに交流成分Ｖａｃが重畳されたものとなる。そして、可変抵抗部のオフ状態のＰＭＯＳスイッチのゲートにはＶｄｄが入力される。この場合の出力電圧Ｖｏとオフ状態のＰＭＯＳスイッチのゲート・ソース間電圧Ｖｇｓとの関係は、
Ｖｇｓ＝Ｖｄｄ−Ｖｏ＝Ｖｄｄ−（Ｖｄｄ＋Ｖａｃ）＝−Ｖａｃ
のようになる。【０００７】
ところが、交流成分ＶａｃがＰＭＯＳスイッチを構成するトランジスタの閾値電圧Ｖｔｈ以上になると、オフ状態のＰＭＯＳスイッチが一時的にオン状態になる。これにより、出力インピーダンスが大きく変動し、増幅回路の歪特性及び飽和特性が劣化する。また、ゲート・ソース間だけではなく、ソース・バックゲート間の寄生ダイオードに順方向バイアスが印加されることによるインピーダンスの変動も、歪特性及び飽和特性を劣化させる原因となる。そして、これらは低消費電力化のために閾値電圧Ｖｔｈの低いトランジスタを用いると、より顕著になる。【０００８】
本発明の目的は、歪特性及び飽和特性の良好な並列共振回路を低消費電力で実現することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のある観点によれば、インダクタ部と容量部と可変抵抗部とが並列接続され、かつ第１の電源が接続されてなる並列共振回路において、前記可変抵抗部は、１つのブランチ又は複数のブランチの並列接続からなり、前記ブランチの各々は、抵抗とＭＯＳスイッチとの直列回路を有し、前記ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ前記ＭＯＳスイッチの各々にバックゲート電圧を供給する第２の電源の電源電圧は、前記第１の電源の電源電圧よりも高いこととした。【００１０】
本発明の他の観点によれば、インダクタ部と可変容量部とが並列接続され、かつ第１の電源が接続されてなる並列共振回路において、前記可変容量部は、複数のブランチを並列接続してなり、前記ブランチの各々は、容量とＭＯＳスイッチとの直列回路を有し、前記ＭＯＳスイッチの各々のゲートに与えられる制御信号の電源を供給し、かつ前記ＭＯＳスイッチの各々にバックゲート電圧を供給する第２の電源の電源電圧は、前記第１の電源の電源電圧よりも高いこととした。
【発明の効果】
【００１１】
本発明によれば、ＭＯＳスイッチのゲート電圧及びバックゲート電圧を高くしたことにより、当該ＭＯＳスイッチがオフ状態を維持しやすくなるので、並列共振回路の歪特性及び飽和特性が改善する。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る並列共振回路をトランスコンダクタンス増幅器の負荷として構成した増幅回路の回路図である。
【図２】図１中の可変容量部の詳細構成例を示す回路図である。
【図３】図１中の可変容量部の他の詳細構成例を示す回路図である。
【図４】図１中の抵抗値制御回路の詳細構成例を示す回路図である。
【図５】本発明の第２の実施形態に係る並列共振回路を差動型トランスコンダクタンス増幅器の負荷として構成した増幅回路の回路図である。
【図６】図５中の可変容量部の詳細構成例を示す回路図である。
【図７】図５中の可変容量部の他の詳細構成例を示す回路図である。
【図８】図５中の可変容量部の更に他の詳細構成例を示す回路図である。
【図９】図１又は図５の増幅回路を可変増幅回路として備えたチューナシステムのブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１４】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る並列共振回路をトランスコンダクタンス増幅器の負荷として構成した増幅回路の回路図である。図１の増幅回路は、トランスコンダクタンス増幅器１０と、並列共振回路２０と、抵抗値制御回路３０とで構成される。Ｖｉｎは増幅回路の入力電圧、Ｖｏは増幅回路の出力電圧である。
【００１５】
並列共振回路２０は、インダクタ部Ｌと、可変容量部ＶＣと、可変抵抗部ＶＲとが並列接続されてなり、第１の電源の電源電圧（以下、第１の電源電圧という。）Ｖｄｄ１と、Ｖｏとの間に挿入されている。可変抵抗部ＶＲはｎ個（ｎは１以上の整数）のブランチの並列接続からなり、第１ブランチはＰＭＯＳスイッチＳＷ１と抵抗Ｒ１との直列回路からなり、第２ブランチはＰＭＯＳスイッチＳＷ２と抵抗Ｒ２との直列回路からなり、第ｎブランチはＰＭＯＳスイッチＳＷｎと抵抗Ｒｎとの直列回路からなる。ｎ本の抵抗Ｒ１，Ｒ２，…，Ｒｎの各々の抵抗値は、互いに異なる重み付けがなされている。
【００１６】
抵抗値制御回路３０は、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のゲートに与えられる制御信号を生成するように、ＥＳＤ（electro-static discharge）対策用抵抗Ｒｅｓｄを介して第２の電源の電源電圧（以下、第２の電源電圧という。）Ｖｄｄ２が供給されている。また、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のバックゲートにも、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２が供給されている。しかも、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々を構成するトランジスタは、ＥＳＤ耐性が向上するように、トランスコンダクタンス増幅器１０を構成するＭＯＳトランジスタよりも高耐圧になっている。ここに、Ｖｄｄ２＞Ｖｄｄ１であって、例えばＶｄｄ２＝３．３Ｖ、Ｖｄｄ１＝１．８Ｖである。
【００１７】
図１中に例示したように、第２ブランチのＰＭＯＳスイッチＳＷ２のみがオフ状態となるような制御信号群が抵抗値制御回路３０に与えられたものとする。増幅回路の出力電圧Ｖｏは、Ｖｄｄ１に交流成分Ｖａｃが重畳されたものとなる。したがって、オフ状態のＰＭＯＳスイッチＳＷ２のゲート・ソース間電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｄｄ２−Ｖｏ
＝Ｖｄｄ２−（Ｖｄｄ１＋Ｖａｃ）
＝−Ｖａｃ＋（Ｖｄｄ２−Ｖｄｄ１）
で表される。
【００１８】
このように、２つの電源電圧の差（Ｖｄｄ２−Ｖｄｄ１）だけＰＭＯＳスイッチＳＷ２が従来よりオンしづらくなる結果、増幅回路の歪特性及び飽和特性が改善する。また、ソース・バックゲート間の寄生ダイオードをオンさせないため、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のバックゲートもＶｄｄ２に接続している。
【００１９】
なお、ｎ本の抵抗Ｒ１，Ｒ２，…，Ｒｎの全てにＭＯＳスイッチが直列接続される必要はない。
【００２０】
図２は、図１中の可変容量部ＶＣの詳細構成例を示す回路図である。図２の可変容量部ＶＣは、Ｖｄｄ１とＶｏとの間に挿入されており、ｍ個（ｍは２以上の整数）のブランチを並列接続してなり、第１ブランチはＰＭＯＳスイッチＣＳＷ１と容量Ｃ１との直列回路からなり、第２ブランチはＰＭＯＳスイッチＣＳＷ２と容量Ｃ２との直列回路からなり、第ｍブランチはＰＭＯＳスイッチＣＳＷｍと容量Ｃｍとの直列回路からなる。ｍ個の容量Ｃ１，Ｃ２，…，Ｃｍの各々の容量値は、互いに異なる重み付けがなされている。ＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍの各々のゲートに与えられる制御信号は、容量値制御回路４０により生成される。Ｖｄｄ１は、容量値制御回路４０の電源電圧でもあり、かつＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍの各々のバックゲートにも与えられている。
【００２１】
図２の構成によれば、並列共振回路２０の可変の共振周波数を実現できる。なお、ｍ個の容量Ｃ１，Ｃ２，…，Ｃｍの全てにＭＯＳスイッチが直列接続される必要はない。
【００２２】
図３は、図１中の可変容量部ＶＣの他の詳細構成例を示す回路図である。図３では、図２に比べてＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍと容量Ｃ１，Ｃ２，…，Ｃｍとの位置が逆転している。また、容量値制御回路４０は、ＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍの各々のゲートに与えられる制御信号を生成するように、前述の抵抗値制御回路３０と同様に、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２（＞Ｖｄｄ１）が供給されている。また、ＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍの各々のバックゲートにも、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２が供給されている。しかも、ＰＭＯＳスイッチＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍの各々を構成するトランジスタは、高耐圧ＭＯＳトランジスタである。
【００２３】
図３の構成によれば、可変容量部ＶＣにおけるＭＯＳスイッチに起因した歪特性及び飽和特性の劣化を抑制できる。
【００２４】
図４は、図１中の抵抗値制御回路３０の詳細構成例を示す回路図である。図４の抵抗値制御回路３０は、第３の電源の電源電圧（以下、第３の電源電圧という。）Ｖｄｄ３で動作する論理回路３１と、論理回路３１の出力をもとにＶｄｄ２で動作してＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のゲート制御信号を出力するレベルシフタ３２とで構成される。ここに、Ｖｄｄ３≦Ｖｄｄ１であって、例えばＶｄｄ３＝１．２Ｖである。
【００２５】
図４の構成によれば、低消費電力を達成できる。なお、図３中の容量値制御回路４０も、図４と同様の構成で実現できる。
【００２６】
《第２の実施形態》
図５は、本発明の第２の実施形態に係る並列共振回路を差動型トランスコンダクタンス増幅器の負荷として構成した増幅回路の回路図である。Ｖｉｎｐ及びＶｉｎｎは増幅回路の差動入力電圧、Ｖｏｐ及びＶｏｎは増幅回路の差動出力電圧である。
【００２７】
図５では、トランスコンダクタンス増幅器１０が差動型であるのに対応して、並列共振回路２０も差動構成になっている。第１に、ＶｏｐとＶｄｄ１との間に正側のインダクタＬｐが、Ｖｄｄ１とＶｏｎとの間に負側のインダクタＬｎがそれぞれ接続されている。また、可変抵抗部ＶＲはｎ個（ｎは１以上の整数）のブランチの並列接続からなり、第１ブランチは抵抗Ｒ１ｐとＰＭＯＳスイッチＳＷ１と抵抗Ｒ１ｎとの直列回路からなり、第２ブランチは抵抗Ｒ２ｐとＰＭＯＳスイッチＳＷ２と抵抗Ｒ２ｎとの直列回路からなり、第ｎブランチは抵抗ＲｎｐとＰＭＯＳスイッチＳＷｎと抵抗Ｒｎｎとの直列回路からなる。その他の点は図１と同様であって、抵抗値制御回路３０は、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のゲートに与えられる制御信号を生成するように、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２（＞Ｖｄｄ１）が供給されている。また、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々のバックゲートにも、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２が供給されている。しかも、ＰＭＯＳスイッチＳＷ１，ＳＷ２，…，ＳＷｎの各々を構成するトランジスタは、高耐圧ＭＯＳトランジスタである。
【００２８】
図５の構成によれば、第１の実施形態の効果に加えて、差動構成の採用により２次歪特性や外乱ノイズ耐性が改善する。
【００２９】
図６は、図５中の可変容量部ＶＣの詳細構成例を示す回路図である。図６の可変容量部ＶＣは、ＶｏｐとＶｏｎとの間に挿入されており、ｍ個（ｍは２以上の整数）のブランチを並列接続してなり、第１ブランチは容量Ｃ１ｐとＮＭＯＳスイッチＣＳＷ１と容量Ｃ１ｎとの直列回路からなり、第２ブランチは容量Ｃ２ｐとＮＭＯＳスイッチＣＳＷ２と容量Ｃ２ｎとの直列回路からなり、第ｍブランチは容量ＣｍｐとＮＭＯＳスイッチＣＳＷｍと容量Ｃｍｎとの直列回路からなる。その他の点は、図２と同様である。
【００３０】
図７は、図５中の可変容量部ＶＣの他の詳細構成例を示す回路図である。ただし、第１ブランチ以外のブランチの図示を省略している。図７に示したブランチは、図６の場合と同様に容量Ｃ１ｐとＮＭＯＳスイッチＣＳＷ１と容量Ｃ１ｎとの直列回路からなるだけでなく、ＮＭＯＳスイッチＣＳＷ１のオン抵抗を小さくするためのバイアス回路を更に備えている。当該バイアス回路は、２段のインバータ４２，４３からなる論理回路４１と、２本の抵抗４４，４５とで構成される。１段目のインバータ４２の出力はＮＭＯＳスイッチＣＳＷ１のゲートに接続され、２段目のインバータ４３の出力は抵抗４４を介してＮＭＯＳスイッチＣＳＷ１のドレインに接続される。また、２段目のインバータ４３の出力は、抵抗４５を介してＮＭＯＳスイッチＣＳＷ１のソースにも接続される。ＮＭＯＳスイッチＣＳＷ１のバックゲートは、接地電圧Ｖｓｓに接続される。
【００３１】
バイアス回路の作用により、ＮＭＯＳスイッチＣＳＷ１のオン時には、ゲートがＨ電圧、ソース及びドレインがＬ電圧なので、オン抵抗が低下する。一方、ＮＭＯＳスイッチＣＳＷ１のオフ時には、ゲートがＬ電圧、ソース及びドレインがＨ電圧なので、オフ抵抗が増加する。
【００３２】
図７の構成によれば、可変容量部ＶＣにてＭＯＳスイッチのオン抵抗を小さくできることから、フィルタ特性を急峻にできる効果が得られる。また、ＭＯＳスイッチで歪特性及び飽和特性が劣化しない。
【００３３】
図８は、図５中の可変容量部ＶＣの更に他の詳細構成例を示す回路図である。図８の可変容量部ＶＣは、ＶｏｐとＶｏｎとの間に挿入されており、ｍ個（ｍは２以上の整数）のブランチを並列接続してなり、第１ブランチはＰＭＯＳスイッチＣＳＷ１ｐと容量Ｃ１とＰＭＯＳスイッチＣＳＷ１ｎとの直列回路からなり、第２ブランチはＰＭＯＳスイッチＣＳＷ２ｐと容量Ｃ２とＰＭＯＳスイッチＣＳＷ２ｎとの直列回路からなり、第ｍブランチはＰＭＯＳスイッチＣＳＷｍｐと容量ＣｍとＰＭＯＳスイッチＣＳＷｍｎとの直列回路からなる。その他の点は図３と同様であって、容量値制御回路４０は、ＰＭＯＳスイッチＣＳＷ１ｐ，ＣＳＷ２ｐ，…，ＣＳＷｍｐ；ＣＳＷ１ｎ，ＣＳＷ２ｎ，…，ＣＳＷｍｎの各々のゲートに与えられる制御信号を生成するように、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２（＞Ｖｄｄ１）が供給されている。また、ＰＭＯＳスイッチＣＳＷ１ｐ，ＣＳＷ２ｐ，…，ＣＳＷｍｐ；ＣＳＷ１ｎ，ＣＳＷ２ｎ，…，ＣＳＷｍｎの各々のバックゲートにも、ＥＳＤ対策用抵抗Ｒｅｓｄを介してＶｄｄ２が供給されている。しかも、ＰＭＯＳスイッチＣＳＷ１ｐ，ＣＳＷ２ｐ，…，ＣＳＷｍｐ；ＣＳＷ１ｎ，ＣＳＷ２ｎ，…，ＣＳＷｍｎの各々を構成するトランジスタは、高耐圧ＭＯＳトランジスタである。
【００３４】
図９は、図１又は図５の増幅回路を可変増幅回路として備えたチューナシステムのブロック図である。図９のチューナシステムは、アンテナ１と、図１又は図５の増幅回路を採用した可変増幅回路２と、ＰＬＬ（phase-locked loop）３と、ミキサ４と、ＬＰＦ（low pass filter）５と、ＡＤＣ（analog-to-digital converter）６と、ＤＳＰ（digital signal processor）７とで構成されている。図９の構成によれば、耐妨害波特性の良好なチューナシステムを実現できる。
【００３５】
以上のように、本願において開示する技術の例示として、第１及び第２の実施形態を説明した。しかしながら、本願における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。また、上記で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
【産業上の利用可能性】
【００３６】
以上説明してきたとおり、本発明に係る並列共振回路は、ＭＯＳスイッチのオフ状態を維持しやすくしたことで歪特性及び飽和特性の改善効果を有し、チューナシステムにおけるトラッキングフィルタ等として有用である。
【符号の説明】
【００３７】
１  アンテナ
２  可変増幅回路
３  ＰＬＬ
４  ミキサ
５  ＬＰＦ
６  ＡＤＣ
７  ＤＳＰ
１０  トランスコンダクタンス増幅器
２０  並列共振回路
３０  抵抗値制御回路
３１  論理回路
３２  レベルシフタ
４０  容量値制御回路
４１  論理回路
４２，４３  インバータ
４４，４５  抵抗
Ｃ１，Ｃ２，…，Ｃｍ  容量
Ｃ１ｐ，Ｃ２ｐ，…，Ｃｍｐ  容量
Ｃ１ｎ，Ｃ２ｎ，…，Ｃｍｎ  容量
ＣＳＷ１，ＣＳＷ２，…，ＣＳＷｍ  ＭＯＳスイッチ
ＣＳＷ１ｐ，ＣＳＷ２ｐ，…，ＣＳＷｍｐ  ＭＯＳスイッチ
ＣＳＷ１ｎ，ＣＳＷ２ｎ，…，ＣＳＷｍｎ  ＭＯＳスイッチ
Ｌ，Ｌｐ，Ｌｎ  インダクタ
Ｒ１，Ｒ２，…，Ｒｎ  抵抗
Ｒ１ｐ，Ｒ２ｐ，…，Ｒｎｐ  抵抗
Ｒ１ｎ，Ｒ２ｎ，…，Ｒｎｎ  抵抗
Ｒｅｓｄ  ＥＳＤ対策用抵抗
ＳＷ１，ＳＷ２，…，ＳＷｎ  ＭＯＳスイッチ
ＶＣ  可変容量部
ＶＲ  可変抵抗部
Ｖｄｄ１  第１の電源電圧（第１の電源の電源電圧）
Ｖｄｄ２  第２の電源電圧（第２の電源の電源電圧）
Ｖｄｄ３  第３の電源電圧（第３の電源の電源電圧）
【図１】
2015019523.tif 000003
【図２】
2015019523.tif 000004
【図３】
2015019523.tif 000005
【図４】
2015019523.tif 000006
【図５】
2015019523.tif 000007
【図６】
2015019523.tif 000008
【図７】
2015019523.tif 000009
【図８】
2015019523.tif 000010
【図９】
2015019523.tif 000011
【国際調査報告】
2015019523.tif 000012
2015019523.tif 000013
2015019523.tif 000014
2015019523.tif 000015