(57)【要約】  半導体装置は、基板と、基板の上に形成された窒化物半導体層と、窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極を有し、上記の順に電極が配置されたトランジスタと、窒化物半導体層上に形成されたアノード電極およびカソード電極を有し、上記の順に電極が配置されたダイオードを有し、ソース電極、ゲート電極、ドレイン電極、アノード電極およびカソード電極の順に電極が並んで配置され、トランジスタのドレイン電極と、ダイオードのアノード電極はドレイン・アノード共通電極配線によって接続され、共通電極となったトランジスタ・ダイオード対を有する。
2014196187.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたソース電極、ゲート電極およびドレイン電極を有し、上記の順に電極が配置されたトランジスタと、
前記窒化物半導体層の上に形成されたアノード電極およびカソード電極を有し、上記の順に電極が配置されたダイオードとを有し、
前記ソース電極、前記ゲート電極、前記ドレイン電極、前記アノード電極および前記カソード電極の順に電極が並んで配置され、前記トランジスタの前記ドレイン電極と、前記ダイオードの前記アノード電極はドレイン・アノード共通電極配線によって接続され、共通電極となったトランジスタ・ダイオード対を有していることを特徴とする半導体装置。
【請求項２】
前記トランジスタ・ダイオード対が、前記トランジスタの前記ソース電極と前記ダイオードの前記カソード電極を共通化するように、前記窒化物半導体層の上に周期的に繰り返されて配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極または前記カソード電極を中心として、前記トランジスタの前記電極および前記ダイオードの前記電極が対称に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トランジスタの前記ソース電極の周りを囲むように、前記トランジスタの前記ゲート電極が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ダイオードの前記カソード電極の周りを囲むように、前記ダイオードの前記アノード電極が配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記窒化物半導体層と前記トランジスタの前記ゲート電極の間に、ｐ型半導体層が備わっていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記窒化物半導体層と前記ダイオードの前記アノード電極の間に、ｐ型半導体層が備わっており、前記窒化物半導体層と前記アノード電極は電気的に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ソース電極、前記ゲート電極、前記ドレイン・アノード共通電極配線および前記カソード電極は、それぞれ電極の引き出し配線によって、前記ソース電極はソース電極パッドに、前記ゲート電極はゲート電極パッドに、前記ドレイン・アノード共通電極配線はドレイン・アノード共通電極パッドに、前記カソード電極はカソード電極パッドに接続されており、
前記ソース電極パッド、前記ゲート電極パッド、前記ドレイン・アノード共通電極パッドおよび前記カソード電極パッドのうち、少なくとも一つの電極パッドは、前記窒化物半導体層の表面から前記基板の裏面にかけて貫通するように形成された穴を介して、前記基板の裏面に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記基板の裏面に、前記ドレイン・アノード共通電極パッドまたは前記カソード電極パッドのいずれか一つの電極パッドが形成されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ソース電極、前記ゲート電極、前記ドレイン・アノード共通電極配線および前記カソード電極を有する前記トランジスタと前記ダイオードの活性領域の上に、第一の絶縁層、配線層および第二の絶縁層が、上記の順に積層され、
前記第一の絶縁層と前記第二の絶縁層は複数の開口部を備え、
前記ソース電極、前記ゲート電極、前記ドレイン・アノード共通電極配線および前記カソード電極は、前記第一の絶縁層の複数の開口部を介して、それぞれ、前記配線層の内部のソース電極配線層、ゲート電極配線層、ドレイン・アノード共通電極配線層およびカソード電極配線層と電気的に接続され、
前記配線層内部のそれぞれの配線層は、前記第二の絶縁層の複数の開口部を介して、前記第二の絶縁層の上に形成されたソース電極パッド、ゲート電極パッド、ドレイン・アノード共通電極パッドおよびカソード電極パッドに、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記ソース電極、前記ゲート電極、前記ドレイン・アノード共通電極配線および前記カソード電極のうち、少なくとも一つの電極は、前記窒化物半導体層の表面から前記基板の裏面にかけて貫通するように形成された穴を介して、前記基板の裏面に形成されている電極パッドに接続されており、残りの電極上には、第一の絶縁層、複数の配線層および第二の絶縁層が、上記の順に積層され、前記第一の絶縁層と前記第二の絶縁層には複数の開口部を備え、前記残りの電極は、前記第一の絶縁層の複数の開口部を介して、それぞれ前記配線層と電気的に接続され、前記複数の配線層はそれぞれ、前記第二の絶縁層の複数の開口部を介して、前記第二の絶縁層の上に形成された電極パッドに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
基板と、基板の上に形成された窒化物半導体層と、
前記窒化物半導体層の上に形成されたドレイン電極、ゲート電極およびソース電極を有し、上記の順に電極が配置されたトランジスタと、
前記窒化物半導体層の上に形成されたカソード電極およびアノード電極を有し、上記の順に電極が配置されたダイオードを有し、
前記トランジスタの前記ソース電極と、前記ダイオードの前記カソード電極はソース・カソード共通電極となり、前記ドレイン電極、前記ゲート電極、前記ソース・カソード共通電極および前記アノード電極の順に電極が並んで配置されたトランジスタ・ダイオード対を有していることを特徴とする半導体装置。
【請求項１３】
前記トランジスタ・ダイオード対が前記トランジスタの前記ドレイン電極と前記ダイオードの前記アノード電極を共通化するように、前記窒化物半導体層の上に周期的に繰り返されて配置されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ドレイン電極または前記アノード電極を中心として、前記トランジスタの前記電極および前記ダイオードの前記電極が対称に配置されていることを特徴とする請求項１２または１３に記載の半導体装置。
【請求項１５】
前記トランジスタの前記ドレイン電極の周りを囲むように、前記トランジスタの前記ゲート電極が配置されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記窒化物半導体層と前記トランジスタの前記ゲート電極の間にｐ型半導体層が備わっていることを特徴とする請求項１２に記載の半導体装置。
【請求項１７】
前記窒化物半導体層と前記ダイオードの前記アノード電極の間にｐ型半導体層が備わっており、前記窒化物半導体層と前記アノード電極は電気的に接触していることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記ドレイン電極、前記ゲート電極、前記ソース・カソード共通電極および前記アノード電極は、それぞれ電極の引き出し配線によって、前記ドレイン電極はドレイン電極パッドに、前記ゲート電極はゲート電極パッドに、前記ソース・カソード共通電極はソース・カソード共通電極パッドに、前記アノード電極はアノード電極パッドに接続されており、
前記ドレイン電極パッド、前記ゲート電極パッド、前記ソース・カソード共通電極パッドおよび前記アノード電極パッドのうち、少なくとも一つの電極パッドは、前記窒化物半導体層の表面から前記基板の裏面にかけて貫通するように形成された穴を介して、前記基板の裏面に形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１９】
前記ドレイン電極、前記ゲート電極、前記ソース・カソード共通電極および前記アノード電極を有する前記トランジスタと前記ダイオードの活性領域の上に、第一の絶縁層、配線層および第二の絶縁層が、上記の順に積層され、
前記第一の絶縁層と前記第二の絶縁層は複数の開口部を備え、前記ドレイン電極、前記ゲート電極、前記ソース・カソード共通電極および前記アノード電極は、前記第一の絶縁層の複数の開口部を介して、それぞれ、前記配線層の内部のドレイン電極配線層、ゲート電極配線層、ソース・カソード共通電極配線層およびアノード電極配線層と電気的に接続され、
前記配線層の内部のそれぞれの配線層は、前記第二の絶縁層の複数の開口部を介して、前記第二の絶縁層の上に形成されたドレイン電極パッド、ゲート電極パッド、ソース・カソード共通電極パッドおよびアノード電極パッドにそれぞれ電気的に接続されていることを特徴とする請求項１２または１７に記載の半導体装置。
【請求項２０】
前記ドレイン電極、前記ゲート電極、前記ソース・カソード共通電極および前記アノード電極のうち、少なくとも一つの電極は、前記窒化物半導体層の表面から前記基板の裏面にかけて貫通するように形成された穴を介して、前記基板の裏面に形成されている電極パッドに接続されており、残りの電極上には、第一の絶縁層、複数の配線層および第二の絶縁層が、上記の順に積層され、前記第一の絶縁層と前記第二の絶縁層は複数の開口部を備え、前記残りの電極は、前記第一の絶縁層の複数の開口部を介して、それぞれ前記配線層と電気的に接続され、前記複数の配線層はそれぞれ、前記第二の絶縁層の複数の開口部を介して、前記第二の絶縁層の上に形成された電極パッドに電気的に接続されていることを特徴とする請求項１２または１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、窒化物半導体層を有する半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体は、例えば窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の禁制帯幅が室温でそれぞれ３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体である。そして、III族窒化物半導体は、絶縁破壊電界が大きく且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の化合物半導体やシリコン（Ｓｉ）等と比べて大きいという特徴を有している。【０００３】
そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の化合物半導体材料を用いた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の研究開発が活発に行われている。【０００４】
ＧａＮ等の窒化物半導体材料は、ＡｌＮ又は窒化インジウム（ＩｎＮ）と、種々の混晶を得られるため、従来のＧａＡｓ等の砒素系半導体材料と同様にヘテロ接合を形成することが可能である。窒化物半導体によるヘテロ接合、例えばＡｌＧａＮとＧａＮとのヘテロ構造においては、その界面に自発分極及びピエゾ分極によって生じる高濃度かつ高移動度のキャリアが不純物をドーピングしない状態でも発生するという特徴を有する。このため、窒化物半導体を用いてトランジスタやダイオードを作製すると高速動作が可能となる。さらにトランジスタやダイオードを同一基板上に集積化すると寄生インダクタンスを減らすことができ、より高速動作および低損失動作が可能となる。【０００５】
そして、昇圧型の力率改善（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ：ＰＦＣ）回路用に、窒化物半導体を用いたトランジスタ、ダイオードを同一基板上に集積化した窒化物半導体装置として、以下の非特許文献１に記載されているものが知られている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ワンジュン・チェン他、アイ・イー・イー・イー  エレクトロン  デバイス  レターズ  第３０巻  第５冊  第４３０ページ〜第４３２ページ、２００９年５月（Ｗａｎｊｕｎ  Ｃｈｅｎ  ｅｔ  ａｌ．，  ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，  ＶＯＬ．３０，  ＮＯ．５  （ＭＡＹ  ２００９）  ４３０−４３２．）
【発明の概要】
【０００７】
以下、図１２、１３を参照しながら従来例に係る半導体装置について説明する。
【０００８】
非特許文献１に開示された窒化物半導体装置は、例えば図１２に示す昇圧型回路のように、同一基板上に個々にトランジスタとダイオードが形成され、そのトランジスタとダイオードがドレイン電極パッドとアノード電極パッドを共通化することで接続されている平面構造を有する。このため、電極配線による寄生インダクタンスが無視できない。昇圧型回路を構成する際、トランジスタ−ダイオード間のインダクタンスはトランジスタのドレイン−ソース間に瞬間的にサージ電圧を発生させるため、電極配線による寄生インダクタンスをさらに低減させる必要がある。図１３のような降圧型回路でも、トランジスタ−ダイオード間の寄生インダクタンスを減らすことで高効率動作が可能となる。
【０００９】
本開示が解決しようとする課題は、窒化物半導体層を有する半導体装置の、トランジスタ−ダイオード間の電極配線による寄生インダクタンスを低減することである。
【００１０】
上記課題を解決するために、本開示の半導体装置は、基板と、基板の上に形成された窒化物半導体層と、窒化物半導体層上に形成されたソース電極、ゲート電極およびドレイン電極を有し、上記の順に電極が配置されたトランジスタと、窒化物半導体層上に形成されたアノード電極およびカソード電極を有し、上記の順に電極が配置されたダイオードを有し、ソース電極、ゲート電極、ドレイン電極、アノード電極およびカソード電極の順に電極が並んで配置され、トランジスタのドレイン電極と、ダイオードのアノード電極はドレイン・アノード共通電極配線によって接続され、共通電極となったトランジスタ・ダイオード対を有している。
【００１１】
本開示の半導体装置によると、窒化物半導体層を備えた半導体装置において、トランジスタのドレイン電極とダイオードのアノード電極は最短距離で接続することができるので、トランジスタ・ダイオード間の寄生インダクタンスを低減することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施形態に係る半導体装置の基本構造のレイアウト図である。
【図２】図２は、第１の実施形態の実施例１に係る半導体装置のレイアウト図である。
【図３】図３は、第１の実施形態の実施例２に係る半導体装置のレイアウト図である。
【図４】図４は、図２、図３、図６の線分ＩＶ−ＩＶ’における断面図である。
【図５】図５は、図２、図３の線分Ｖ−Ｖ’における断面図である。
【図６】図６は、第１の実施形態の実施例３に係る半導体装置のレイアウト図である。
【図７】図７は、第１の実施形態の実施例３に係る半導体装置のレイアウト図である。
【図８】図８は、第１の実施形態の実施例３に係る半導体装置のレイアウト図である。
【図９】図９は、第２の実施形態に係る半導体装置の基本構造のレイアウト図である。
【図１０】図１０は、第２の実施形態の変形例１に係る半導体装置の基本構造のレイアウト図である。
【図１１】図１１は、第２の実施形態の変形例２に係る半導体装置の基本構造のレイアウト図である。
【図１２】図１２は、従来例に係る半導体装置（昇圧型回路）の回路図である。
【図１３】図１３は、従来例に係る半導体装置（降圧型回路）の回路図である。
【発明を実施するための形態】
【００１３】
以下、本開示の半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１４】
なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００１５】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について、図１〜８を参照しながら説明する。本開示に係る半導体装置の基本構造は、主に昇圧型回路に用いられるデバイス構造である。
【００１６】
図１に示すように、第１の実施形態に係る半導体装置の基本構造は、ソース電極１０３Ｂとゲート電極１０１Ｂとを共通に有するトランジスタ・ダイオード群１０８Ａとトランジスタ・ダイオード群１０８Ｂで構成される。また、ゲート電極１０１Ａ〜１０１Ｃはそれぞれソース電極１０３Ａ〜１０３Ｃの周りを囲むように配置されており、このような配置にすることにより、トランジスタのオフ時のリーク電流を低減することができる。
【００１７】
トランジスタ・ダイオード群１０８Ａは、ゲート電極１０１Ａ、１０１Ｂ、ソース電極１０３Ａ、１０３Ｂ、ドレイン電極１０４Ａ、１０４Ｂ、アノード電極１０５Ａ、１０５Ｂ、カソード電極１０６Ａで構成されている。ドレイン電極１０４Ａとアノード電極１０５Ａ、ドレイン電極１０４Ｂとアノード電極１０５Ｂはそれぞれドレイン・アノード共通電極配線１０７Ａとドレイン・アノード共通電極配線１０７Ｂとで接続されている。
【００１８】
ゲート電極１０１Ａとゲート電極１０１Ｂとの間には、ゲート電極１０１Ａ側より、ドレイン・アノード共通電極配線１０７Ａ、カソード電極１０６Ａ、ドレイン・アノード共通電極配線１０７Ｂが順に配置されている。ドレイン・アノード共通電極配線１０７Ａ内にはドレイン電極１０４Ａとアノード電極１０５Ａが配置され、ドレイン・アノード共通電極配線１０７Ｂ内にはドレイン電極１０４Ｂとアノード電極１０５Ｂが配置されている。ドレイン・アノード共通電極配線１０７Ａ内に配置されたドレイン電極１０４Ａおよびアノード電極１０５Ａは、アノード電極１０５Ａがカソード電極１０６Ａの隣になるように配置されている。また、ドレイン・アノード共通電極配線１０７Ｂに配置されたドレイン電極１０４Ｂおよびアノード電極１０５Ｂは、アノード電極１０５Ｂがカソード電極１０６Ａの隣になるように配置されている。また、各電極は長手方向が平行になるように配列されている。
【００１９】
ドレイン電極１０４Ａおよびアノード電極１０５Ａの上には絶縁膜（図示せず。図４に示す絶縁層１２４に相当）が形成されている。この絶縁膜には複数の開口部が形成されている。この絶縁膜の上にドレイン・アノード共通電極配線１０７Ａが形成され、開口部を介してドレイン・アノード共通電極配線１０７Ａとドレイン電極１０４Ａとが導通され、ドレイン・アノード共通電極配線１０７Ａとアノード電極１０５Ａとが導通されている。
【００２０】
ドレイン電極１０４Ｂおよびアノード電極１０５Ｂの上にも絶縁膜（図示せず。図４に示す絶縁層１２４に相当）が形成されている。この絶縁膜には複数の開口部が形成されている。この絶縁膜の上にドレイン・アノード共通電極配線１０７Ｂが形成され、開口部を介してドレイン・アノード共通電極配線１０７Ｂとドレイン電極１０４Ｂとが導通され、ドレイン・アノード共通電極配線１０７Ｂとアノード電極１０５Ｂとが導通されている。
【００２１】
トランジスタ・ダイオード群１０８Ａにおいて、ソース電極１０３Ａ、ドレイン電極１０４Ａおよびこれらの電極に挟まれたゲート電極１０１Ａとで第１のＦＥＴが構成され、ソース電極１０３Ｂ、ドレイン電極１０４Ｂおよびこれらの電極に挟まれたゲート電極１０１Ｂとで第２のＦＥＴが構成されている。また、カソード電極１０６Ａとアノード電極１０５Ａとで第１のショットキーダイオードが形成され、カソード電極１０６Ａとアノード電極１０５Ｂとで第２のショットキーダイオードが形成されている。また、ソース電極１０３Ａは、ゲート電極１０１Ａに囲まれており、ソース電極１０３Ｂは、ゲート電極１０１Ｂに囲まれている。
【００２２】
トランジスタ・ダイオード群１０８Ｂは、ゲート電極１０１Ｂ、１０１Ｃ、ソース電極１０３Ｂ、１０３Ｃ、ドレイン電極１０４Ｃ、１０４Ｄ、アノード電極１０５Ｃ、１０５Ｄ、カソード電極１０６Ｂで構成されている。ドレイン電極１０４Ｃとアノード電極１０５Ｃ、ドレイン電極１０４Ｄとアノード電極１０５Ｄは、それぞれドレイン・アノード共通電極配線１０７Ｃとドレイン・アノード共通電極配線１０７Ｄとで接続されている。
【００２３】
ゲート電極１０１Ｂとゲート電極１０１Ｃとの間には、ゲート電極１０１Ｂ側よりドレイン・アノード共通電極配線１０７Ｃ、カソード電極１０６Ｂ、ドレイン・アノード共通電極配線１０７Ｄが順に配置されている。ドレイン・アノード共通電極配線１０７Ｃ内にはドレイン電極１０４Ｃとアノード電極１０５Ｃが配置され、ドレイン・アノード共通電極配線１０７Ｄ内にはドレイン電極１０４Ｄとアノード電極１０５Ｄが配置されている。ドレイン・アノード共通電極配線１０７Ｃ内に配置されたドレイン電極１０４Ｃおよびアノード電極１０５Ｃは、アノード電極１０５Ｃがカソード電極１０６Ｂの隣になるように配置されている。また、ドレイン・アノード共通電極配線１０７Ｄ内に配置されたドレイン電極１０４Ｄおよびアノード電極１０５Ｄは、アノード電極１０５Ｄがカソード電極１０６Ｂの隣になるように配置されている。また、各電極は長手方向が平行になるように配列されている。
【００２４】
ドレイン電極１０４Ｃおよびアノード電極１０５Ｃの上には絶縁膜（図示せず。図４に示す絶縁層１２４に相当）が形成されている。この絶縁膜には複数の開口部が形成されている。この絶縁膜の上にドレイン・アノード共通電極配線１０７Ｃが形成され、開口部を介してドレイン・アノード共通電極配線１０７Ｃとドレイン電極１０４Ｃとが導通され、ドレイン・アノード共通電極配線１０７Ｃとアノード電極１０５Ｃとが導通されている。
【００２５】
ドレイン電極１０４Ｄおよびアノード電極１０５Ｄの上にも絶縁膜（図示せず。図４に示す絶縁層１２４に相当）が形成されている。この絶縁膜には複数の開口部が形成されている。この絶縁膜の上にドレイン・アノード共通電極配線１０７Ｄが形成され、開口部を介してドレイン・アノード共通電極配線１０７Ｄとドレイン電極１０４Ｄとが導通され、ドレイン・アノード共通電極配線１０７Ｄとアノード電極１０５Ｄとが導通されている。
【００２６】
トランジスタ・ダイオード群１０８Ｂにおいて、ソース電極１０３Ｂ、ドレイン電極１０４Ｃおよびこれらの電極に挟まれたゲート電極１０１Ｂとで第３のＦＥＴが構成され、ソース電極１０３Ｃ、ドレイン電極１０４Ｄおよびこれらの電極に挟まれたゲート電極１０１Ｃとで第４のＦＥＴが構成されている。また、カソード電極１０６Ｂとアノード電極１０５Ｃとで第３のショットキーダイオードが形成され、カソード電極１０６Ｂとアノード電極１０５Ｄとで第４のショットキーダイオードが形成されている。また、ソース電極１０３Ｃは、ゲート電極１０１Ｃに囲まれている。
【００２７】
なお、図１において第１〜第４のＦＥＴおよび第１〜第４のショットキーダイオードに対応する部分について、煩雑さを避けるため、符号を記していない。
【００２８】
この構成により、第１〜第４のＦＥＴのドレイン電極と、第１〜第４のショットキ−ダイオードのアノード電極とは、最短距離で接続されるので、ＦＥＴとダイオードの間の寄生インダクタンスが低減する効果を奏する。
【００２９】
なお、本開示の半導体装置においては、トランジスタ・ダイオード群１０８Ａ、１０８Ｂのようにトランジスタとダイオードから構成された１つのフィンガー構造が、ＧａＮ層１３２やＡｌＧａＮ層１３１などの窒化物半導体層上に周期的に繰り返し並べられ、集積化される。これによって、トランジスタのドレイン電極とダイオードのアノード電極を、電極配線を用いて最短距離で接続できるので、トランジスタ・ダイオード間の寄生インダクタンスを低減することが可能となる。
【００３０】
なお、図１に示した半導体装置は、二つのトランジスタ・ダイオード群１０８Ａ、１０８Ｂで構成されているが、本開示に係る半導体装置は二つのトランジスタ・ダイオード群で構成されるとは限らない。ゲート電極とソース電極を共通化することで、三つ以上のトランジスタ・ダイオード群でも構成可能である。
【００３１】
また、ソース電極（例えば１０３Ｂ）を中心として、トランジスタの電極（例えばゲート電極１０１Ａと１０１Ｃ、ドレイン電極１０４Ｂと１０４Ｃ）およびダイオードの電極（例えばアノード電極１０５Ｂと１０５Ｃ、カソード電極１０６Ａと１０６Ｂ）は対称に配置される。また、カソード電極（例えば１０６Ａ）を中心として、トランジスタの電極（例えばゲート電極１０１Ａと１０１Ｂ、ソース電極１０３Ａと１０３Ｂ、ドレイン電極１０４Ａと１０４Ｂ）およびダイオードの電極（例えばアノード電極１０５Ａと１０５Ｂ）は対称に配置される。
【００３２】
また図１において、ゲート電極は一つのゲート電極配線１０２で接続されているが、本開示に係る窒化物半導体装置は一つのゲート電極配線で構成されるとは限らない。状況に応じて、一つ以上のゲート電極配線で構成される。
【００３３】
（第１の実施形態の実施例１）
以下、第１の実施形態の実施例１に係る半導体装置について、図２を参照しながら説明する。
【００３４】
実施例１に係る半導体装置においては、図１に示した半導体装置の基本構造に加えて、電極配線を施した構造になっている。図１に示す構成と重複するものに関しては説明を繰り返さない。
【００３５】
図２において、カソード電極１０６Ａおよび１０６Ｂは、カソード電極配線１１０Ａ、１１０Ｂによって、カソード電極パッド１０９に接続される。ソース電極１０３Ａ、１０３Ｂ、１０３Ｃは、ソース電極配線１１２Ａ、１１２Ｂ、１１２Ｃによって、ソース電極パッド１１１に接続される。ドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃ、ドレイン・アノード共通電極配線１０７Ｄは、それぞれビアホール１１３Ａ、１１３Ｂ、１１３Ｃ、１１３Ｄ、１１３Ｅによって基板を貫通し、裏面電極（図示せず。図５の裏面電極１４１に相当）に接続され、裏面電極がドレインとアノードの共通電極パッドとなる。このように、ドレイン・アノード共通電極パッドを裏面に形成することで、デバイス表面側にある高電圧パッドがカソード電極パッドのみとなるので、ゲート電極配線と高電圧配線が交差することがなくなる。図２のデバイスレイアウト図ではゲート電極パッドが示されていないが、ゲート電極パッドは基板表面に形成され、ゲート電極配線１０２と接続される。
【００３６】
ゲート電極１０１Ａ、１０１Ｂ、１０１Ｃ、ソース電極１０３Ａ、１０３Ｂ、１０３Ｃ、ドレイン電極１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、アノード電極１０５Ａ、１０５Ｂ、１０５Ｃ、１０５Ｄ、カソード電極１０６Ａ、１０６Ｂ、ドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ、カソード電極配線１１０Ａ、１１０Ｂ、ソース電極配線１１２Ａ、１１２Ｂおよび１１２Ｃの長手方向は互いに平行である。以下、この長手方向を縦方向、長手方向に垂直な方向を横方向という。
【００３７】
ビアホール１１３Ａ、１１３Ｂおよび１１３Ｃの配列は横方向に一列に配列されている。また、ビアホール１１３Ｄおよび１１３Ｅの配列はビアホール１１３Ａ〜ビアホール１１３Ｃの配列とは別の配列で、かつドレイン・アノード共通電極配線１０７Ａに対し横方向に配列されている。
【００３８】
ここで窒化物半導体層を有する半導体装置の具体的な寸法の一例を述べる。
【００３９】
トランジスタ・ダイオード群１０８Ａにおいて、ゲート電極１０１Ａおよび１０１Ｂのゲート長方向の幅（いわゆる電極幅）はそれぞれどちらも１２μｍであり、ゲート電極１０１Ａおよび１０１Ｂの長手方向に沿った長さはそれぞれどちらも６５０μｍである。また、ソース電極１０３Ａおよび１０３Ｂの電極幅はそれぞれどちらも６μｍであり、ソース電極１０３Ａおよび１０３Ｂの電極の長手方向に沿った長さはそれぞれどちらも５００μｍである。
【００４０】
ドレイン電極１０４Ａおよび１０４Ｂの電極幅はそれぞれどちらも５μｍであり、ドレイン電極１０４Ａおよび１０４Ｂの長手方向に沿った長さはそれぞれどちらも５００μｍである。
【００４１】
アノード電極１０５Ａ、１０５Ｂの電極幅はそれぞれどちらも４μｍであり、アノード電極１０５Ａ、１０５Ｂの長手方向に沿った長さはそれぞれどちらも５００μｍである。
【００４２】
カソード電極１０６Ａの電極幅は８μｍであり、カソード電極１０６Ａの長手方向に沿った長さは５００μｍである。
【００４３】
トランジスタ・ダイオード群１０８Ｂにおける具体的な寸法は上記のトランジスタ・ダイオード群１０８Ａと同様である。
【００４４】
ドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃおよび１０７Ｄの電極幅はそれぞれすべて１２μｍである。
【００４５】
ゲート電極配線１０２の幅は５０μｍである。
【００４６】
ビアホール１１３Ａ、１１３Ｂ、１１３Ｃ、１１３Ｄおよび１１３Ｅの直径は、表面側が５０μｍであり、裏面側が３０μｍである。
【００４７】
ビアホール１１３Ａ〜ビアホール１１３Ｃの配列と、ビアホール１１３Ｄおよびビアホール１１３Ｅの配列との間隔は、５５０μｍである。また、ビアホール１１３Ａ、１１３Ｂおよび１１３Ｃの間隔は３０μｍであり、ビアホール１１３Ｄとビアホール１１３Ｅとの間隔は３５μｍである。
【００４８】
（第１の実施形態の実施例２）
以下、第１の実施形態の実施例２に係る半導体装置について図３を参照しながら説明する。
【００４９】
実施例２に係る半導体装置においては、第１の実施例と同様に、図１に示した半導体装置の基本構造に加えて、電極配線を施した構造になっている。図１に示す構成と重複するものに関しては説明を繰り返さない。
【００５０】
ドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄは、ドレイン・アノード共通電極パッド１１４に接続される。ソース電極１０３Ａ、１０３Ｂ、１０３Ｃは、それぞれソース電極配線１１６Ａ、１１６Ｂ、１１６Ｃによって、ソース電極パッド１１５に接続される。カソード電極１０６Ａ、１０６Ｂは、カソード電極配線１１７Ａ、１１７Ｂによって、それぞれビアホール１１８Ａ、１１８Ｂに接続され、基板を貫通し、裏面電極まで到達し、裏面電極がカソード電極パッドとなる。このように、カソード電極パッドを裏面に形成することで、デバイス表面側にある高電圧パッドがドレイン・アノード共通電極パッドのみとなるので、ゲート電極配線と高電圧配線が交差することがなくなる。図３のデバイスレイアウト図においても、ゲート電極パッドが示されていないが、ゲート電極パッドは基板表面に形成され、図１のゲート電極配線１０２と接続される。
【００５１】
ゲート電極１０１Ａ、１０１Ｂ、１０１Ｃ、ソース電極１０３Ａ、１０３Ｂ、１０３Ｃ、ドレイン電極１０４Ａ、１０４Ｂ、１０４Ｃ、１０４Ｄ、アノード電極１０５Ａ、１０５Ｂ、１０５Ｃ、１０５Ｄ、カソード電極１０６Ａ、１０６Ｂ、ドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄ、カソード電極配線１１７Ａ、１１７Ｂ、ソース電極配線１１６Ａ、１１６Ｂおよび１１６Ｃの長手方向は互いに平行である。以下、この長手方向を縦方向、長手方向に垂直な方向を横方向という。
【００５２】
ビアホール１１８Ａおよび１１８Ｂは、横方向に配列されている。
【００５３】
この実施例に係る窒化物半導体装置の具体的な寸法を述べるが、トランジスタ・ダイオード群１０８Ａおよび１０８Ｂに係るゲート電極１０１Ａ〜ドレイン・アノード共通電極配線１０７Ｄの電極幅、電極長さ等については第１の実施例と同様である。
【００５４】
ビアホール１１８Ａおよび１１８Ｂの直径は、表面側が５０μｍであり、裏面側が３０μｍである。
【００５５】
ビアホール１１８Ａと１１８Ｂの間隔は、３５μｍである。
【００５６】
（本開示に係る半導体装置の断面構造）
以下、第１の実施例および第２の実施例に係る半導体装置の断面構造を、図４、図５を参照しながら説明する。
【００５７】
図４に、図２、図３における線分ＩＶ−ＩＶ’における断面図を示す。このデバイスは主面を（１１１）としたＳｉよりなる基板１３４にバッファ層１３３を介して形成されたＧａＮ層１３２、ＡｌＧａＮ層１３１にトランジスタとダイオードを作製した構造となっている。
【００５８】
なお、バッファ層１３３はＡｌＮよりなり、層厚は２００ｎｍである。また、ＧａＮ層１３２の層厚は３μｍであり、ＡｌＧａＮ層１３１の層厚は１５ｎｍ、Ａｌ組成は２０％である。なお、ＡｌＧａＮ層１３１、ＧａＮ層１３２、バッファ層１３３はいずれもアンドープ層である。ここでアンドープ層とは、意図的にドープを施した層でない層のことをいう。
【００５９】
トランジスタはＡｌＧａＮ層１３１の上にｐ型半導体層１２３Ａが形成され、このｐ型半導体層１２３Ａの上にゲート電極１２２が形成される。また、ＡｌＧａＮ層１３１の上にソース電極１２０Ａおよびドレイン電極１２０Ｂが形成される。ここで、ｐ型半導体層１２３Ａとしては層厚が２００ｎｍのＭｇドープｐ型ＧａＮを用いる。なお、ＡｌＧａＮ層１３１においてソース電極１２０Ａとドレイン電極１２０Ｂ直下にはオーミックリセス１２１Ａとオーミックリセス１２１Ｂがそれぞれ形成されている。オーミックリセス１２１Ａおよびオーミックリセス１２１Ｂの深さは、ＡｌＧａＮ層１３１の表面より８０ｎｍの深さまで形成されている。オーミックリセスを形成することで、電極は２次元電子ガス濃度（Ｔｗｏ  Ｄｉｍｅｎｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２ＤＥＧ）に直接接することができるため、電極のコンタクト面積を削減できる。
【００６０】
ゲート電極１２２としてはＰｄを用い、ソース電極１２０Ａとドレイン電極１２０ＢはＴｉとＡｌとの積層構造を用いる。ゲート電極１２２とｐ型半導体層１２３Ａとはオーミック接触であり、またソース電極１２０Ａおよびドレイン電極１２０ＢもまたＡｌＧａＮ層１３１との間でオーミック接触している。
【００６１】
図５に、図２および図３における線分Ｖ−Ｖ’における断面図を示す。ビアホールの形成領域は素子分離領域１３９となっており、その上に絶縁層１３８が形成される。基板１４０の裏面に形成された裏面電極１４１と電極配線１３７はビアホールを介して接続される。
【００６２】
なお、基板１３４としては主面を（１１１）としたＳｉ以外にも主面を（００１）としたＳｉ、サファイア、ＳｉＣやスピネル（ＭｇＡｌＯ４）等を用いることができる。
【００６３】
また、ｐ型半導体層１２３Ａとしてはｐ型ＧａＮ以外にｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮまたはｐ型酸化ニッケル（ＮｉＯ）等を用いることができる。
【００６４】
また、ゲート電極１２２はｐ型半導体層１２３Ａとオーミック接触していてもよく、またショットキー接触していてもよい。オーミック接触するゲート電極１２２として、Ｎｉ意外にＰｄ等を用いるとよく、ショットキー接触するゲート電極１２２として、ＴｉやＷなどを用いることができる。
【００６５】
また、オーミックリセス１２１Ａおよびオーミックリセス１２１ＢはＧａＮ層１３２に到達していなくてもよく、またオーミックリセスを形成していなくてもよい。ソース電極１２０Ａおよびドレイン電極１２０ＢはＴｉとＡｌとの積層構造以外にＨｆとＡｌとの積層構造等を用いることができる。
【００６６】
また、ダイオードはアノード電極１２６とカソード電極１２９で構成される。アノード電極１２６は、ｐ型半導体層１２３ＢとＡｌＧａＮ層１３１を貫通し、ＧａＮ層１３２まで到達するように形成されたショットキーリセス１２７の上に形成される。ここで、ｐ型半導体層１２３Ｂとしては層厚が２００ｎｍのＭｇドープｐ型ＧａＮを用いる。アノード電極１２６はＧａＮ層１３２とショットキー接触により電気的に接触しており、Ｎｉにて形成される。カソード電極１２９はオーミックリセス１３０の上に形成され、ＴｉとＡｌとの積層構造によって形成される。ショットキーリセス１２７の周囲は、ＧａＮ層１３２、ＡｌＧａＮ層１３１の上に、ｐ型半導体層１２３Ｂを間に介して、アノード電極１２６が積層されている。
【００６７】
なお、ｐ型半導体層１２３Ｂとしては、ｐ型ＧａＮ以外にｐ型ＡｌＧａＮ、ｐ型ＩｎＧａＮ、ｐ型酸化ニッケル（ＮｉＯ）等を用いることができる。
【００６８】
また、ｐ型半導体層１２３Ｂを用いなくてもよく、その場合はＡｌＧａＮ層１３１を貫通し、ＧａＮ層１３２まで到達するように形成されたショットキーリセス１２７の上に、ｐ型半導体層１２３Ｂを介さずに、アノード電極１２６が形成された構成でもよい。
【００６９】
また、アノード電極１２６としてはＮｉ以外にＰｄ等を用いることができる。
【００７０】
また、カソード電極１２９としてはＴｉとＡｌとの積層構造以外にＨｆとＡｌとの積層構造等を用いることができる。
【００７１】
また、オーミックリセス１２１Ａ、１２１Ｂ，１３０は、ＧａＮ層１３２に到達していなくてもよい。また、必ずしもオーミックリセスを形成していなくてもよい。
【００７２】
トランジスタのソース電極１２０Ａとドレイン電極１２０Ｂ、ダイオードのアノード電極１２６とカソード電極１２９は絶縁層１２４に形成されたコンタクトホールを介して、ソース電極配線１１９、ドレイン・アノード共通電極配線１２５、カソード電極配線１２８に接続される。また、基板１３４の裏面には裏面電極１３５が形成され、デバイスの活性領域外には、イオン注入などにより素子分離領域１３６Ａ、１３６Ｂ、１３６Ｃが形成される。この素子分離領域を形成することでトランジスタ−ダイオード間のリーク電流を防ぐことができる。
【００７３】
（第１の実施形態の実施例３）
以下、第１の実施形態の実施例３に係る半導体装置について、図６〜８を参照しながら説明する。なお、図６〜図８について、煩雑さを避けるため、適宜符合を省略している。
【００７４】
図６に示された、実施例３に係る半導体装置においては、図１に示した半導体装置の基本構造に加えて、電極配線を施した構造となっている。図１に示す構成と重複するものに関しては説明を繰り返さない。
【００７５】
また、ゲート抵抗を低減するために、ゲート電極配線１４４はデバイスの周りを囲む配置にし、ゲート電極の両端とゲート電極配線１４４が接続するようにしている。図６では、ゲート電極配線１４４で囲まれた領域が一つであるが、本開示に係る半導体装置は、これ限られず、ゲート電極配線１４４で囲まれた領域を複数にする構成も可能である。また、図６における線分ＩＶ−ＩＶ’の断面構造は、図４で示した断面構造と同様であるが、本実施例３においては、図４の裏面電極１３５は形成しない。
【００７６】
図７は、図６で示したデバイス上に絶縁層を形成し、その絶縁層にコンタクトホールを形成し、一層目の電極配線と二層目の電極配線がコンタクトホールを介して接続された構造を示している。
【００７７】
図６に示したソース電極配線１４２Ａ、１４２Ｂ、１４２Ｃは、図７のコンタクトホール１４５Ａ、１４５Ｂ、１４５Ｃ、１４５Ｊ、１４５Ｋ、１４５Ｌを介して、図７の電極配線１４６Ａ、１４６Ｄに接続される。
【００７８】
図６に示したドレイン・アノード共通電極配線１０７Ａ、１０７Ｂ、１０７Ｃ、１０７Ｄは、図７のコンタクトホール１４５Ｄ、１４５Ｅ、Ｆ、１４５Ｇ、１４５Ｍ、１４５Ｎ、１４５Ｏ、１４５Ｐを介して、図７の電極配線１４６Ｂ、１４６Ｅに接続される。
【００７９】
図６に示したカソード電極配線１４３Ａと１４３Ｂは、図７のコンタクトホール１４５Ｈ、１４５Ｉ、１４５Ｑ、１４５Ｒを介して、図７の電極配線１４６Ｃ、１４６Ｆに接続される。
【００８０】
図８は、図７で示した配線構造上に絶縁層を形成し、その絶縁層にコンタクトホールを形成し、配線構造がコンタクトホールを介して電極パッドに接続された構造を示している。
【００８１】
図７に示した電極配線１４６Ａと電極配線１４６Ｄは、図８のコンタクトホール１４７Ａとコンタクトホール１４７Ｄを介して、図８のソース電極パッド１４８に接続される。
【００８２】
図７に示した電極配線１４６Ｂと電極配線１４６Ｅは、図８のコンタクトホール１４７Ｂとコンタクトホール１４７Ｅを介して、図８のドレイン・アノード共通電極パッド１４９に接続される。
【００８３】
図７に示した電極配線１４６Ｃと電極配線１４６Ｆは、図８のコンタクトホール１４７Ｃとコンタクトホール１４７Ｆを介して、図８のカソード電極パッド１５０に接続される。
【００８４】
図６に示したゲート電極配線１４４は、図８のコンタクトホール１４７Ｇを介して、図８のゲート電極パッド１５１に接続される。
【００８５】
上記構成のように、トランジスタとダイオードの活性領域上に電極パッドを形成することで、チップサイズを削減でき、かつ図１に示した第１の実施形態に係る半導体装置の基本構造と同様の効果が得られる。
【００８６】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置について、図９〜１１を参照しながら説明する。
【００８７】
本開示に係る半導体装置の基本構造は、主に降圧型回路に用いられるデバイス構造である。
【００８８】
図９に示すように、第２の実施形態に係る半導体装置の基本構造は、ドレイン電極１５４Ｂを共通に有するトランジスタ・ダイオード群１５７Ａとトランジスタ・ダイオード群１５７Ｂで構成される。
【００８９】
トランジスタ・ダイオード群１５７Ａは、ゲート電極１５２Ａ、１５２Ｂ、ドレイン電極１５４Ａ、１５４Ｂ、オーミック電極からなるソース・カソード共通電極１５５Ａ、１５５Ｂおよびショットキー電極からなるアノード電極１５６Ａで構成される。
【００９０】
トランジスタ・ダイオード群１５７Ｂは、ゲート電極１５２Ｃ、１５２Ｄ、ドレイン電極１５４Ｂ、１５４Ｃ、オーミック電極からなるソース・カソード共通電極１５５Ｃ、１５５Ｄおよびショットキー電極からなるアノード電極１５６Ｂで構成される。
【００９１】
本実施形態に係る窒化物半導体装置の基本構造は、図１に示した、第１の実施形態に係る基本構造において、ダイオードの極性とトランジスタの極性が逆になっている以外は、基本的に同じフィンガー構造をしており、第１の実施形態の各実施例と同様な形態をとることができる。よって、ここでは実施例の説明を省略する。
【００９２】
（第２の実施形態の変形例１）
以下、第２の実施形態の変形例１に係る半導体装置について、図１０を参照しながら説明する。
【００９３】
変形例１に係る半導体装置には、図９に示した第２の実施形態の基本構造と比較して、ソース・カソード共通電極１５５Ａ〜１５５Ｄとアノード電極１５６Ａ、１５６Ｂの周りを、ゲート電極１５２Ａ、１５２Ｂで囲んでいる点が異なる。このような配置にすることにより、トランジスタのオフ時のリーク電流を低減することができる。
【００９４】
本変形例１に係る半導体装置の基本構造は、図９の第２の実施形態の基本構造と同様に、図１に示した第１の実施形態に係る半導体装置の基本構造において、ダイオードの極性とトランジスタの極性が逆になっている以外は、基本的に同じフィンガー構造をしており、第１の実施形態の各実施例と同様な形態をとることができる。よって、ここでは実施例の説明を省略する。
【００９５】
（第２の実施形態の変形例２）
以下、第２の実施形態の変形例２に係る半導体装置について、図１１を参照しながら説明する。
【００９６】
変形例２に係る半導体装置は、図９に示した第２の実施形態の基本構造と比較して、ドレイン電極１５４Ａ〜１５４Ｃの周りをゲート電極１５２Ａ〜１５２Ｃで囲んでいる点が異なる。このような配置にすることにより、トランジスタのオフ時のリーク電流を低減することができる。
【００９７】
本変形例２に係る半導体装置の基本構造は、図９の第２の実施形態の基本構造と同様に、図１に示した第１の実施形態に係る半導体装置の基本構造において、ダイオードの極性とトランジスタの極性が逆になっている以外は、基本的に同じフィンガー構造をしており、第１の実施形態の各実施例と同様な形態をとることができる。よって、ここでは実施例の説明を省略する。
【００９８】
以上のように、本開示における技術の例示として、実施の形態およびその変形例を説明した。そのために、添付図面および詳細な説明を提供した。
【００９９】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１００】
また、上述の実施形態及び変形例は、本開示における技術を例示するためのものであるから、必ずしも記載した内容に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。また、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０１】
なお、各実施形態および実施例、変形例において記した、電極の幅や膜圧などの各構成要素の数値については、あくまで一例を示したものであり、これに限られるものではない。
【産業上の利用可能性】
【０１０２】
本開示に係る半導体装置は、例えば民生機器の電源回路等で用いられるＰＦＣ回路に適用でき、トランジスタ−ダイオード間の寄生インダクタンスを低減するのに効果的である。
【符号の説明】
【０１０３】
１０１Ａ，１０１Ｂ，１０１Ｃ，１２２，１５２Ａ，１５２Ｂ，１５２Ｃ    ゲート電極
１０２，１４４，１５３    ゲート電極配線
１０３Ａ，１０３Ｂ，１０３Ｃ，１２０Ａ    ソース電極
１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄ，１２０Ｂ，１５４Ａ，１５４Ｂ，１５４Ｃ    ドレイン電極
１０５Ａ，１２６，１５６Ａ，１５６Ｂ    アノード電極
１０６Ａ，１０６Ｂ，１０６Ｃ，１０６Ｄ，１２９    カソード電極
１０７Ａ，１０７Ｂ，１０７Ｃ，１０７Ｄ，１２５    ドレイン・アノード共通電極配線
１０８Ａ，１０８Ｂ，１５７Ａ，１５７Ｂ    トランジスタ・ダイオード群
１０９，１５０    カソード電極パッド
１１０Ａ，１１０Ｂ，１１７Ａ，１１７Ｂ，１２８，１４３Ａ，１４３Ｂ    カソード電極配線
１１１，１１５，１４８    ソース電極パッド
１１２Ａ，１１２Ｂ，１１２Ｃ，１１９    ソース電極配線
１１３Ａ，１１３Ｂ，１１３Ｃ，１１３Ｄ，１１３Ｅ，１１８Ａ，１１８Ｂ    ビアホール
１１４，１４９    ドレイン・アノード共通電極パッド
１１６Ａ，１１６Ｂ，１１６Ｃ，１４２Ａ，１４２Ｂ，１４２Ｃ    ソース電極配線
１２１Ａ，１２１Ｂ，１３０    オーミックリセス
１２３Ａ，１２３Ｂ    ｐ型半導体層
１２４    絶縁層
１２７    ショットキーリセス
１３１    ＡｌＧａＮ層
１３２    ＧａＮ層
１３３    バッファ層
１３４    基板
１３５    裏面電極
１３６Ａ，１３６Ｂ，１３６Ｃ，１３９    素子分離領域
１３７，１４６Ａ，１４６Ｂ，１４６Ｃ，１４６Ｄ，１４６Ｅ，１４６Ｆ    電極配線
１３８    絶縁層
１４０    基板
１４１    裏面電極
１４５Ａ，１４５Ｂ，１４５Ｃ，１４５Ｄ，１４５Ｅ，１４５Ｆ，１４５Ｇ，１４５Ｈ，１４５Ｉ，１４５Ｊ，１４５Ｋ，１４５Ｌ，１４５Ｍ，１４５Ｎ，１４５Ｏ，１４５Ｐ，１４５Ｑ，１４５Ｒ    コンタクトホール
１４７Ａ，１４７Ｂ，１４７Ｃ，１４７Ｄ，１４７Ｅ，１４７Ｆ，１４７Ｇ    コンタクトホール
１５１    ゲート電極パッド
１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄ    ソース・カソード共通電極
【図１】
2014196187.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2014196187.tif 000013
【図１２】
2014196187.tif 000014
【図１３】
2014196187.tif 000015
【国際調査報告】
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