(57)【要約】  本発明は、点灯検査工程で画素に欠陥があった場合に、その原因がＴＦＴの欠陥によるものか、有機ＥＬ発光層の欠陥によるものかを特定することを目的とする。  画像表示時に動作するトランジスタ（１１ｂ、１１ｄ）を停止させることにより、駆動用トランジスタ（１１ａ）からＥＬ素子（１５）に供給される電流を停止すると共に、トランジスタ（１１ｃ）を動作させることにより、Ｖｉｎｉ電圧をＥＬ素子（１５）に印可し、ＥＬ素子（１５）の発光状態を光学的に検出する。また、トランジスタ（１１ｃ）をオフさせると共に、トランジスタ（１１ｂ、１１ｄ）を動作させて、駆動用トランジスタ（１１ａ）からＥＬ素子（１５）に電流を供給し、ＥＬ素子（１５）の発光状態を光学的に検出する。これらの検出によって、画素の欠陥原因を特定する。
2015128920.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリックス状に配置された表示画面を有するＥＬ表示装置の製造方法であって、
前記複数の画素のそれぞれは、ＥＬ素子と、前記ＥＬ素子に電流を供給する駆動用トランジスタと、スイッチ用トランジスタとを備え、
前記ＥＬ素子は、第１電圧が印加されている第１端子と、第２端子とを有し、
前記スイッチ用トランジスタは、ゲート信号線と接続されているゲート端子と、前記第２端子と接続された第３端子と、前記第１電圧よりも高い電位を有する第２電圧が印加されている第４端子とを有し、
前記ゲート信号線にオン電圧を印加することにより、前記スイッチ用トランジスタを介して、前記第２電圧を前記第２端子に印加する電圧印加工程と、
前記ゲート信号線に前記オン電圧を印加した状態で、前記ＥＬ素子の発光を、光学的検出手段で検出する発光検出工程とを含む
ＥＬ表示装置の製造方法。
【請求項２】
さらに、
前記発光検出工程で検出した前記ＥＬ素子の発光の有無に基づいて、（１）前記ＥＬ素子、ならびに（２）前記スイッチ用トランジスタおよび前記駆動用トランジスタを含む前記ＥＬ素子以外の画素回路素子、のいずれに欠陥があるかを判定する判定工程を含む
請求項１に記載のＥＬ表示装置の製造方法。
【請求項３】
前記電圧印加工程では、前記ゲート信号線にオン電圧を印加することにより、前記スイッチ用トランジスタを介し、かつ、前記駆動用トランジスタを介さないで、前記第２電圧を前記第２端子に印加する
請求項１または２に記載のＥＬ表示装置の製造方法。
【請求項４】
さらに、
前記電圧印加工程の前に、前記表示画面に配置された全ての画素を一斉点灯させることにより、欠陥画素を検出する欠陥画素検出工程を含み、
前記判定工程では、前記欠陥画素のうち、前記発光検出工程で前記ＥＬ素子の発光を検出した欠陥画素については前記画素回路素子に欠陥原因があると判定し、前記発光検出工程で前記ＥＬ素子の発光を検出しなかった欠陥画素については前記ＥＬ素子に欠陥原因があると判定する
請求項２に記載のＥＬ表示装置の製造方法。
【請求項５】
前記ＥＬ表示装置は、
前記複数の画素の画素列ごとに配置され、前記駆動用トランジスタのゲート端子に映像信号を反映した信号電圧を伝達するためのソース信号線を備え、
前記第４端子は、隣接する画素列に配置された前記ソース信号線に接続され、
前記電圧印加工程では、前記ゲート信号線にオン電圧を印加することにより、前記スイッチ用トランジスタを介して、隣接する画素列に配置された前記ソース信号線に印加された前記第２電圧を前記第２端子に印加する
請求項１〜４のいずれか１項に記載のＥＬ表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＥＬ表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、有機ＥＬ素子をマトリックス状に備えたアクティブマトリックス（以下、ＡＭと略する場合がある）型ＥＬ表示パネル、およびそれを用いたＥＬ表示装置が商品化されている。【０００３】
ＥＬ表示パネルは、画素に複数のトランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されており、さらにトランジスタ上に有機ＥＬ発光層が形成されている。トランジスタから有機ＥＬ発光層に電流を供給することにより、ＥＬ表示パネルは発光する。【０００４】
ＥＬ表示パネルの画素に欠陥がある場合、欠陥は有機ＥＬ発光層などのＥＬ素子に欠陥がある場合と、ＴＦＴなどの画素回路に欠陥がある場合がある。【０００５】
ＥＬ表示装置の製造の欠陥検査工程などにおいて欠陥が発生している画素が検出された場合、欠陥リペア工程において、当該画素のリペアが実施される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３-２６３１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記欠陥検査工程において、欠陥の原因が有機ＥＬ発光層によるものかＴＦＴによるものか判断できなければ、欠陥リペア工程において欠陥をリペアすることは困難である。【０００８】
本開示は、欠陥画素のリペア可否およびリペア箇所の判断が可能となるＥＬ表示装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本開示の一態様に係るＥＬ表示装置の製造方法は、複数の画素がマトリックス状に配置された表示画面を有するＥＬ表示装置の製造方法であって、前記複数の画素のそれぞれは、ＥＬ素子と、前記ＥＬ素子に電流を供給する駆動用トランジスタと、スイッチ用トランジスタとを備え、前記ＥＬ素子は、第１電圧が印加されている第１端子と、第２端子とを有し、前記スイッチ用トランジスタは、ゲート信号線と接続されているゲート端子と、前記第２端子と接続された第３端子と、前記第１電圧よりも高い電位を有する第２電圧が印加されている第４端子とを有し、前記ゲート信号線にオン電圧を印加することにより、前記スイッチ用トランジスタを介して、前記第２電圧を前記第２端子に印加する電圧印加工程と、前記ゲート信号線に前記オン電圧を印加した状態で、前記ＥＬ素子の発光を、光学的検出手段で検出する発光検出工程とを含むことを特徴とするものである。
【発明の効果】
【００１０】
ＥＬ表示パネルの製造工程では、パネルが正常に点灯するかを検査する点灯検査が実施される。本発明によれば、点灯検査でＥＬ表示パネルの欠陥が、有機ＥＬ発光層の欠陥によるものか、ＴＦＴの欠陥によるものかを切り分ける事ができ、欠陥のリペア箇所、リペア可否の判断が可能となる。よって、欠陥のリペアを的確に実施できるので、パネル製造の歩留まりを向上させ、製造コストを抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態に係るＥＬ表示ディスレイの外観図である。
【図２】図２は、実施の形態に係るＥＬ表示装置の構成図である。
【図３】図３は、実施の形態に係るＥＬ表示装置における画素回路の例を示した図である。
【図４】図４は、実施の形態に係る画素回路の非発光期間を表す回路図である。
【図５】図５は、実施の形態に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。
【図６】図６は、実施の形態に係る画素回路のオフセットキャンセル補正期間を表す回路図である。
【図７】図７は、実施の形態に係る画素回路の書き込み期間を表す回路図である。
【図８】図８は、実施の形態に係る画素回路の発光期間を表す回路図である。
【図９】図９は、実施の形態に係るＥＬ表示装置の製造方法を説明する図である。
【図１０】図１０は、実施の形態に係るＥＬ表示装置の欠陥の判定方法の説明する図である。
【図１１】図１１は、実施の形態に係る他の画素回路の検査（製造）方法について説明する図である。
【図１２】図１２は、ＥＬ表示装置の発光素子の構造を説明する図である。
【発明を実施するための形態】
【００１２】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したＥＬ表示装置に関し、以下の問題が生じることを見出した。
【００１３】
特許文献１に記載されたＥＬ表示装置の画素回路では、ＥＬ素子または画素のトランジスタに直接に電圧などを印加することができない。また、欠陥の原因が有機ＥＬ発光層によるものかＴＦＴによるものか判別できないため、リペアの方法を決定することができない。
【００１４】
（実施の形態）
以下、図面を参照しながら、実施の形態を説明する。
【００１５】
有機ＥＬディスプレイの構成について、図１を用いて説明する。図１は、本実施の形態における有機ＥＬディスプレイの外観の一例を示す外観図である。本実施の形態における有機ＥＬディスプレイは、表示画面２０を有するＥＬ表示パネル２１を備える。
【００１６】
本発明の実施の形態に係るＥＬ表示パネル２１では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色からなるＥＬ素子がマトリックス状に形成されている。
【００１７】
画素位置に対応して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）からなるカラーフィルターを形成することができる。なお、カラーフィルターは、ＲＧＢに限定されるものではない、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）色の画素を形成してもよい。また、白（Ｗ）の画素を形成してもよい。つまり、表示画面にＲ、Ｇ、Ｂ、Ｗ画素がマトリックス状に配置されている。
【００１８】
なお、Ｒ、Ｇ、Ｂの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各ＲＧＢのＥＬ素子１５に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、ＲＧＢのＥＬ素子１５の劣化速度を同一にすることができる。劣化速度を同一にすれば、ＥＬ表示パネル２１のホワイトバランスずれが発生しない。
【００１９】
また、必要に応じて、白（Ｗ）の画素を形成する。つまり、画素は、Ｒ、Ｇ、Ｂ、Ｗから構成される。Ｒ、Ｇ、Ｂ、Ｗに構成することにより、高輝度化が可能となる。また、Ｒ、Ｇ、Ｂ、Ｇとする構成も例示される。
【００２０】
ＥＬ表示パネル２１のカラー化は、マスク蒸着により行うが、本発明の実施の態様は、これに限定されるものではない。たとえば、青色発光のＥＬ層を形成し、発光する青色光を、Ｒ、Ｇ、Ｂの色変換層（ＣＣＭ：カラーチェンジミディアムズ）でＲ、Ｇ、Ｂ光に変換してもよい。
【００２１】
なお、ＥＬ表示パネル２１の光出射面には、円偏光板（円偏光フィルム）（図示せず）を配置することができる。偏光板と位相フィルムを一体したものは円偏光板（円偏光フィルム）と呼ばれる。
【００２２】
［１．構成］
［１−１．発光画素構成］
図１２は、発光画素の構造の一例を概略的に示す断面図である。
【００２３】
図１２に記載された発光画素２１５は、基板２０２と、駆動回路層３０１と、発光層３０２と、透明封止膜３１０とを備える。
【００２４】
本実施の形態に係るＥＬ表示パネル２１は、発光画素２１５がマトリックス状に配置された表示画面２０を有するＥＬ表示装置である。
【００２５】
基板２０２は、複数の発光画素２１５が行列状に配置される板状の部材であり、例えば、ガラス基板である。なお、基板２０２は、樹脂からなるフレキシブル基板などを用いることも可能である。基板２０２の表面には、薄膜トランジスタ（ＴＦＴ）を含む駆動回路層３０１が形成される。なお、図１に示したトップエミッション構造の場合には、基板２０２は透明である必要はないので、非透明の基板、例えば、シリコン基板を用いることもできる。
【００２６】
駆動回路層３０１は、基板２０２の上に形成された駆動トランジスタ（図３でのトランジスタ１１ａ）と、コンデンサ（図３でのコンデンサ１９ａ）と、選択トランジスタ（図３でのトランジスタ１１ｂ）とを備える。駆動回路層３０１は、平坦化膜により、その上面の平担性が確保されている。
【００２７】
発光層３０２は、後述する図３に示すＥＬ素子１５を構成する層であり、陽極３６１と、正孔注入層３６２と、正孔輸送層３６３と、有機発光層３６４と、バンク層３６５と、電子注入層３６６と、透明陰極３６７とを備える。
【００２８】
図１２に示された発光画素２１５は、トップエミッション構造であり、発光層３０２に電圧を印加すると、有機発光層３６４で光が生じ、透明陰極３６７および透明封止膜３１０を通じて光が上方に出射する。また、有機発光層３６４で生じた光のうち下方に向かったものは、陽極３６１で反射され、透明陰極３６７および透明封止膜３１０を通じて光が上方に出射する。
【００２９】
陽極３６１は、駆動回路層３０１の平坦化膜の表面上に積層され、透明陰極３６７に対して正の電圧を発光層３０２に印加する電極である。陽極３６１を構成する陽極材料としては、例えば、反射率の高い金属であるＡｌ、Ａｇ、またはそれらの合金が好ましい。また、陽極３６１の厚さは、例えば、１００〜３００ｎｍである。
【００３０】
正孔注入層３６２は、陽極３６１の表面上に形成され、正孔を安定的に、又は正孔の生成を補助して、有機発光層３６４へ正孔を注入する機能を有する。これにより、発光層３０２の駆動電圧が低電圧化され、正孔注入の安定化により素子が長寿命化される。正孔注入層３６２の材料としては、例えばＰＥＤＯＴ（ポリエチレンジオキシチオフェン）などを用いることができる。また、正孔注入層３６２の膜厚は、例えば、１０ｎｍ〜１００ｎｍ程度である。
【００３１】
正孔輸送層３６３は、正孔注入層３６２の表面上に形成され、正孔注入層３６２から注入された正孔を有機発光層３６４内へ効率良く輸送し、有機発光層３６４と正孔注入層３６２との界面での励起子の失活防止をし、さらには電子をブロックする機能を有する。正孔輸送層３６３としては、例えば、生じた正孔を分子間の電荷移動反応により伝達する性質を有する有機高分子材料であり、例えば、トリフェルアミン、ポリアニリンなどが挙げられる。また、正孔輸送層３６３の厚さは、例えば、５〜５０ｎｍ程度である。
【００３２】
なお、正孔輸送層３６３は、その隣接層である正孔注入層３６２や有機発光層３６４の材料により、省略される場合がある。
【００３３】
有機発光層３６４は、正孔輸送層３６３の表面上に形成され、正孔と電子が注入され再結合されることにより励起状態が生成され発光する機能を有する。有機発光層３６４としては、低分子有機材料だけでなく、インクジェットやスピンコートのような湿式製膜法で製膜できる発光性の高分子有機材料も適用される。高分子有機材料の特徴としては、デバイス構造が簡単であること、膜の信頼性に優れ、低電圧駆動のデバイスであることも挙げることができる。芳香環または縮合環のような共役系を持った高分子あるいはπ共役系高分子は蛍光性を有することから、有機発光層３６４を構成する高分子有機材料として用いることができる。有機発光層３６４を構成する高分子発光材料としては、例えば、ポリフェニレンビニレン（ＰＰＶ）またはその誘導体（ＰＰＶ誘導体）、ポリフルオレン（ＰＦＯ）またはその誘導体（ＰＦＯ誘導体）、ポリスピロフルオレン誘導体などを挙げることができる。また、ポリチオフェンまたはその誘導体を用いることも可能である。
【００３４】
バンク層３６５は、駆動回路層３０１または陽極３６１の表面上に形成され、湿式製膜法を用いて形成される正孔輸送層３６３および有機発光層３６４を所定の領域に形成するバンクとしての機能を有する。バンク層３６５に用いられる材料は、無機物質および有機物質のいずれであってもよいが、有機物質の方が、一般的に、撥水性が高いので、より好ましく用いることができる。このような材料の例としては、ポリイミド、ポリアクリルなどの樹脂が挙げられる。バンク層３６５の厚さは、例えば、１００〜３０００ｎｍ程度である。
【００３５】
電子注入層３６６は、有機発光層３６４の上に形成され、有機発光層３６４への電子注入の障壁を低減し発光層３０２の駆動電圧を低電圧化すること、励起子失活を抑制する機能を有する。これにより、電子注入を安定化し素子を長寿命化すること、透明陰極３６７との密着を強化し発光面の均一性を向上させ素子欠陥を減少させることが可能となる。電子注入層３６６は、特に限定されるものではないが、好ましくはバリウム、アルミニウム、フタロシアニン、フッ化リチウム、さらに、バリウム−アルミニウム積層体などからなる。電子注入層３６６の厚さは、例えば、２〜５０ｎｍ程度である。
【００３６】
透明陰極３６７は、電子注入層３６６の表面上に積層され、陽極３６１に対して負の電圧を発光層３０２に印加し、電子を素子内（特に有機発光層３６４）に注入する機能を有する。透明陰極３６７としては、特に限定されるものではないが、透過率の高い物質および構造を用いることが好ましい。これにより、発光効率が高いトップエミッション有機ＥＬ素子を実現することができる。透明陰極３６７の構成としては、特に限定されるものではないが、金属酸化物層が用いられる。この金属酸化物層としては、特に限定されるものではないが、インジウム錫酸化物（以下、ＩＴＯと記す）、あるいはインジウム亜鉛酸化物（以下、ＩＺＯと記す）からなる層が用いられる。また、透明陰極３６７の厚さは、例えば、５〜２００ｎｍ程度である。
【００３７】
透明封止膜３１０は、透明陰極３６７の表面上に形成され、水分から素子を保護する機能を有する。また、透明封止膜３１０は、透明であることが要求される。透明封止膜３１０は、例えば、ＳｉＮ、ＳｉＯＮ、または有機膜からなる。また、透明封止膜３１０の厚さは、例えば、２０〜５０００ｎｍ程度である。
【００３８】
以上説明した発光画素２１５の構造により、ＥＬ表示パネル２１は、アクティブマトリクス型のＥＬ表示装置としての機能を有する。
【００３９】
後述する図３に示す画素回路において、ゲート信号線１７ａに走査信号が入力され、トランジスタ１１ｂをオン状態にすると、ソース信号線１８を介して供給された信号電圧に対応した電圧がコンデンサ１９ａに書き込まれる。そして、コンデンサ１９ａに書き込まれた信号電圧に対応した保持電圧は、１フレーム期間を通じて保持され、この保持電圧により、トランジスタ１１ａのコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流がＥＬ素子１５のアノードに供給される。さらに、ＥＬ素子１５のアノードに供給された駆動電流は、ＥＬ素子１５のカソードへと流れる。これにより、ＥＬ素子１５が発光し画像として表示される。このとき、ＥＬ素子１５のアノードには、信号電圧に対応した順バイアス電圧が印加されていることになる。
【００４０】
なお、上述した発光画素の回路構成は、図３に記載された回路構成に限定されない。トランジスタ１１ｂ、トランジスタ１１ａは、信号電圧に応じた駆動電流をＥＬ素子１５に流すために必要な回路構成要素であるが、上述した形態に限定されない。また、上述した回路構成要素に、別の回路構成要素が付加される場合も、本開示に係る有機ＥＬ表示装置の発光画素回路に含まれる。
【００４１】
［１−２．全体構成］
図２は、実施の形態に係るＥＬ表示装置の電気的な構成を示したブロック図である。図２に示したように、本実施の形態に係るＥＬ表示装置は、画素１６がマトリックス状に配置されて構成された表示画面２０と、表示画面２０の画素行ごとに配置されたゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄと、表示画面２０の画素列ごとに配置されたソース信号線１８と、表示画面２０の周辺回路である、ゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄを駆動するゲートドライバ回路（ゲートドライバＩＣ）１２ａおよび１２ｂと、映像信号をソース信号線１８に出力するソースドライバ回路（ソースドライバＩＣ）１４と、ゲートドライバ回路１２ａおよび１２ｂおよびソースドライバ回路１４などを制御する制御回路（図示せず）を具備する。表示画面２０は、外部から画像表示装置へ入力された映像信号に基づいて画像を表示する。
【００４２】
ゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄは、ゲートドライバ回路１２ａおよび１２ｂの少なくとも一方に接続され、各画素行に属する画素１６に接続されている。ゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄは、各画素行に属する画素１６に信号電圧を書き込むタイミングを制御する機能や、画素１６に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。
【００４３】
ゲートドライバ回路１２ａおよび１２ｂは、ゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄの少なくともいずれかに接続されており、ゲート信号線１７ａ、１７ｂ、１７ｃおよび１７ｄに選択信号を出力することにより、画素１６の有するトランジスタの導通（オン）および非導通（オフ）を制御する機能を有する駆動回路である。
【００４４】
例えば、後述する図３の画素回路において、ゲート信号線１７ａにオン電圧が印加されると、トランジスタ１１ｂがオンし、ソース信号線１８に印加された映像信号が画素１６に印加される。
【００４５】
ゲートドライバ回路１２ａおよび１２ｂは、それぞれ、表示画面２０の左右に配置されている。図２に示した実施の態様では、ゲート信号線１７ａおよび１７ｂの両端には、表示画面２０の左右に配置されたゲートドライバ回路１２ａおよび１２ｂが接続されている。ゲート信号線１７ｃおよび１７ｄの片側には、表示画面２０の左側に配置されたゲートドライバ回路１２ａが接続されている。ゲートドライバ回路１２ａおよび１２ｂは、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）（図示せず）に実装されている。特に、ゲート信号線１７ａ（ゲート信号線ＧＳ）は、両方のゲートドライバ回路１２ａおよび１２ｂに接続されているのがよい。
【００４６】
ソース信号線１８は、表示画面２０の画素列ごと、すなわち画素列数分が設けられており、ソースドライバ回路１４に接続され、各画素列に属する画素１６に接続されている。
【００４７】
ソースドライバ回路１４は、ソース信号線１８の一端に接続されており、映像信号を出力して、ソース信号線１８を介して画素１６へ映像信号を供給あるいは印加する機能を有する駆動回路である。ソースドライバ回路１４は、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）（図示せず）に実装されている。
【００４８】
図示を省略した制御回路は、ゲートドライバ回路１２ａおよび１２ｂ、ソースドライバ回路１４の制御を行う機能を有する制御回路である。制御回路は、各ＥＬ素子１５の補正データなどが記憶されたメモリ（図示せず）を備え、メモリに書き込まれた補正データ等を読み出し、外部から入力された映像信号を、その補正データに基づいて補正して、ソースドライバ回路１４へと出力するように構成することもできる。
【００４９】
図２に示した画像表示装置では、オン電圧（Ｖｏｎ）は、複数種類が必要となる場合があり、オフ電圧（Ｖｏｆｆ）も複数電圧が必要となる場合がある。その他、画素回路の構成に応じて、イニシャル電圧（Ｖｉｎｉ）、リファレンス電圧（Ｖｒｅｆ）などが必要である。
【００５０】
［１−３．画素構成］
図３は、実施の形態に係るＥＬ表示装置における画素回路の例を示した図である。なお、図３などにおいて、画素１６は１画素のみを図示している。実際には画素１６は表示画面２０にマトリックス状に配置されている。図３に示した画素回路は、ＥＬ素子１５と、ＥＬ素子１５に駆動電流を供給するためのトランジスタ１１ａと、トランジスタ１１ｄと、トランジスタ１１ｂと、トランジスタ１１ｃと、トランジスタ１１ｅと、コンデンサ１９ａとを備える。表示画面２０には、ＥＬ素子１５を有する画素がマトリックス状に配置されている。
【００５１】
トランジスタ１１ａは、ドレイン端子が第１のスイッチ用トランジスタ１１ｄを介して第１電源線であるアノード電圧Ｖｄｄに電気的に接続され、ソース端子がＥＬ素子１５のアノード端子に電気的に接続された駆動用トランジスタである。トランジスタ１１ａは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流としてＥＬ素子１５に供給する。トランジスタ１１ａは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【００５２】
ＥＬ素子１５は、第２端子であるアノード端子がトランジスタ１１ａのソース端子に電気的に接続され、第１端子であるカソード端子が第２電源線に電気的に接続された発光素子である。第２電源線の電圧は、第１電圧であるカソード電圧Ｖｓｓとなっている。ＥＬ素子１５は、トランジスタ１１ａにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線１８に印加された映像信号を、トランジスタ１１ｂで画素１６に印加することにより決定する。
【００５３】
トランジスタ１１ｄは、ゲート端子がゲート信号線１７ｂに電気的に接続され、ソース端子がトランジスタ１１ａのドレイン端子に電気的に接続され、ドレイン端子が第１電源線であるアノード電圧Ｖｄｄに電気的に接続された第１のスイッチ用トランジスタである。ゲート信号線１７ｂにオン電圧が印加されると、トランジスタ１１ｄがオンし、トランジスタ１１ａからの発光駆動電流がＥＬ素子１５に供給される。なお、トランジスタ１１ｄは、トランジスタ１１ａのソース端子とＥＬ素子１５のアノード端子との間に配置または形成されてもよい。
【００５４】
トランジスタ１１ｂは、ゲート端子がゲート信号線１７ａに電気的に接続され、ソース端子がトランジスタ１１ａのゲート端子に電気的に接続され、ドレイン端子がソース信号線１８に電気的に接続された第２のスイッチ用トランジスタである。
【００５５】
トランジスタ１１ｃは、ゲート端子がゲート信号線１７ｄに電気的に接続され、第３端子であるソース端子がＥＬ素子１５のアノード端子（第２端子）およびトランジスタ１１ａのソース端子に電気的に接続され、第４端子であるドレイン端子には第２電圧であるイニシャル電圧（初期化電圧、Ｖｉｎｉ）が印加あるいは供給される第３のスイッチ用トランジスタである。トランジスタ１１ｃは、イニシャル電圧（Ｖｉｎｉ）をトランジスタ１１ａのソース端子およびコンデンサ１９ａの一方電極に印加するタイミングを決定する機能を有する。
【００５６】
トランジスタ１１ｅは、ゲート端子がゲート信号線１７ｃに電気的に接続され、ソース端子がトランジスタ１１ａのゲート端子に電気的に接続され、ドレイン端子にはリファレンス電圧（参照電圧、Ｖｒｅｆ）が印加あるいは供給される第４のスイッチ用トランジスタである。トランジスタ１１ｅは、リファレンス電圧（Ｖｒｅｆ）をトランジスタ１１ａのゲート端子に印加するタイミングを決定する機能を有する。
【００５７】
ここで、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、トランジスタ１１ａとトランジスタ１１ｄとの間に、第５のトランジスタが配置されていても、トランジスタ１１ａとトランジスタ１１ｄとは電気的に接続されている。なお、本明細書においては、接続を電気的に接続の意味として使用する場合がある。
【００５８】
トランジスタ１１ａ〜１１ｅのチャンネル間は双方向であるため、ソース端子およびドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子とは入れ替えてもよい。また、ソース端子、ドレイン端子を、第１の端子、第２の端子などとしてもよい。
【００５９】
また、駆動用のトランジスタ１１ａおよびスイッチ用のトランジスタ１１ｂ〜１１ｅを含むトランジスタは、薄膜トランジスタ（ＴＦＴ）として説明しているが、これに限定するものではない。トランジスタは、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。
【００６０】
また、トランジスタなどは、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
【００６１】
なお、トランジスタ１１ａ〜１１ｅは、ｎ型およびｐ型のいずれのトランジスタであっても、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を採用することが好ましい。
【００６２】
また、トランジスタ１１ａ〜１１ｅは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ）、アモルファスシリコン（ＡＳ： Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）で形成したもののうち、いずれでもよい。
【００６３】
図３では、画素を構成するすべてのトランジスタはｎ型で構成している。しかし、本発明は、画素のトランジスタをｎ型で構成することのみに限定するものではない。ｎ型のみで構成してもよいし、ｐ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて構成してもよい。また、トランジスタ１１ａをｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成してもよい。
【００６４】
トランジスタはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子１５から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
【００６５】
ゲート信号線１７ａ〜１７ｄまたはソース信号線１８、もしくはゲート信号線１７ａ〜１７ｄおよびソース信号線１８の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できるからである。
【００６６】
ゲートドライバ回路１２ａおよび１２ｂが駆動（制御）するゲート信号線１７ａ〜１７ｄは、低インピーダンス化すること好ましい。したがって、ゲート信号線１７ａ〜１７ｄの構成あるいは構造に関しても同様である。
【００６７】
特に、低温ポリシリコンＬＴＰＳを採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。
【００６８】
ゲート信号線１７ａ〜１７ｄまたはソース信号線１８などの配線は、トランジスタ１１ａ〜１１ｅが透明アモルファス酸化物半導体ＴＡＯＳの場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。
【００６９】
図３に示した画素回路において、コンデンサ１９ａは、第１電極がトランジスタ１１ａのゲート端子に電気的に接続され、第２電極がトランジスタ１１ａのソース端子に電気的に接続されたコンデンサである。
【００７０】
コンデンサ１９ａは、まず、定常状態においてトランジスタ１１ａのゲート・ソース電極間電位（ソース信号線１８の電位）を、トランジスタ１１ｂが導通している状態で記憶する。その後、トランジスタ１１ｂがオフ状態となっても、コンデンサ１９ａの電位が確定されるのでトランジスタ１１ａのゲート電圧が確定される。
【００７１】
なお、コンデンサ１９ａは、ソース信号線１８、ゲート信号線１７ａ〜１７ｄにオーバーラップするように（重なるように）形成または配置されている。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
【００７２】
画素電極（例えば、図１２に示された陽極３６１）は、ソース信号線１８、ゲート信号線１７ａ〜１７ｄに形成された絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）の上に形成される。
【００７３】
図２のＥＬ表示装置において、図３の画素回路を採用した場合には、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ、参照電圧（Ｖｒｅｆ）および初期化電圧（Ｖｉｎｉ）は、それぞれ、全画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、トランジスタ１１ａの閾値電圧にＥＬ素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより電圧発生回路（図示せず）の出力電圧の種類が減り、回路がより簡易になる。
【００７４】
図３の画素回路では、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉ、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。
【００７５】
図３の画素回路においては、図２に示したように、ゲート信号線１７ａおよびゲート信号線１７ｂが、２つのゲートドライバ回路１２ａおよび１２ｂに接続されているのがよい。これは、以下の理由による。
【００７６】
ゲート信号線１７ａは、トランジスタ１１ｂに接続されている。トランジスタ１１ｂは、映像信号を画素１６に書き込むトランジスタであり、トランジスタ１１ｂを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａは、２つのゲートドライバ回路１２ａおよび１２ｂで駆動することにより、高スルーレート動作を実現できる。なお、一例として、ゲートドライバ回路１２ａは、表示画面２０の左側に配置され、ゲートドライバ回路１２ｂは、表示画面２０の右側に配置される。
【００７７】
ゲート信号線１７ｂは、トランジスタ１１ｄに接続されている。トランジスタ１１ｄは、トランジスタ１１ａのオフセットキャンセル動作を実施するトランジスタであり、トランジスタ１１ｄを高速のオンオフ（高スルーレート動作）をさせる必要があるからである。ゲート信号線１７ａおよび１７ｂは、２つのゲートドライバ回路１２ａおよび１２ｂで駆動する（両側駆動）ことにより、高スルーレート動作を実現できる。したがって、欠陥検査においても、検査対象の画素の画面位置に依存せず、良好に画素欠陥位置を検出できる。また、高速な欠陥検査を実現できる。
【００７８】
ゲート信号線１７ｃおよび１７ｄは、１つのゲートドライバ回路１２ａが接続されている。ゲート信号線１７ｃには、トランジスタ１１ｅが接続されている。トランジスタ１１ｅは、リファレンス電圧Ｖｒｅｆをトランジスタ１１ａに印加する機能を有する。
【００７９】
ゲート信号線１７ｄには、トランジスタ１１ｃが接続されている。トランジスタ１１ｃは、イニシャル電圧Ｖｉｎｉをトランジスタ１１ａのソース端子に印加する機能を有する。イニシャル電圧Ｖｉｎｉを印加するためのトランジスタをオンオフする動作は、低スルーレートで十分である。
【００８０】
したがって、ゲート信号線１７ｃおよび１７ｄは、１つのゲートドライバ回路１２ａで駆動しても、実用上、十分な性能を得ることができる。
【００８１】
なお、図４のように、ゲート信号線１７ａ〜１７ｄを、２つのゲートドライバ回路１２ａおよび１２ｂで駆動してもよく、図３に示された回路と同様に、アノード電圧Ｖｄｄ＞リファレンス電圧Ｖｒｅｆ＞カソード電圧Ｖｓｓ＞イニシャル電圧Ｖｉｎｉとなる関係にすることが好ましい。
【００８２】
具体的には、一例として、アノード電圧Ｖｄｄ＝１０〜１８（Ｖ）、リファレンス電圧Ｖｒｅｆ＝１．５〜３（Ｖ）、カソード電圧Ｖｓｓ＝０．５〜２．５（Ｖ）、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。
【００８３】
［１−４．画素回路動作］
次に、図４〜図８などを用いて、図３の画素回路の動作を説明する。
【００８４】
［１−４−１．非発光期間］
図３の画素回路において、トランジスタ１１ｄがオン状態のとき、ＥＬ素子１５にアノード電圧Ｖｄｄから電流が供給され、ＥＬ素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄからトランジスタ１１ａを通してＥＬ素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、ＥＬ素子１５が駆動電流Ｉｄに応じた輝度で発光する。
【００８５】
図４は、実施の形態に係る画素回路の非発光期間を表す回路図である。図４に図示するように、トランジスタ１１ｄをオフ状態にすることにより、ＥＬ素子１５に流れる電流が遮断され、ＥＬ素子１５の発光が停止する（非発光）。
【００８６】
［１−４−２．オフセットキャンセル補正準備期間］
図５は、実施の形態に係る画素回路のオフセットキャンセル補正準備期間を表す回路図である。オフセットキャンセル補正の準備期間では、トランジスタ１１ｅがオンし、リファレンス電圧Ｖｒｅｆがトランジスタ１１ａのゲート端子に印加され、トランジスタ１１ｃがオンし、イニシャル電圧ＶｉｎｉがＥＬ素子１５のアノード端子に印加される。これにより、トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆになる。また、トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆよりも十分に低いイニシャル電圧Ｖｉｎｉにある。
【００８７】
ここで、イニシャル電圧Ｖｉｎｉについては、トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、当該トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆに、また、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
【００８８】
［１−４−３．オフセットキャンセル補正期間］
図６は、実施の形態に係る画素回路のオフセットキャンセル補正期間を表す回路図である。図６に示すように、ゲート信号線１７ｂに選択電圧（オン電圧）が印加され、トランジスタ１１ｄがオンすると、トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。また、トランジスタ１１ｃをオフ状態にする。すると、トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが当該トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９ａに書き込まれる。
【００８９】
ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９ａに書き込む期間をオフセットキャンセル補正期間と呼んでいる。
【００９０】
なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９ａ側に流れ、ＥＬ素子１５側には流れないようにするために、ＥＬ素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。したがって、Ｖｓｓ  ＞  Ｖｉｎｉとしておく。たとえば、Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）が例示される。
【００９１】
次に、図７に図示するように、トランジスタ１１ｄおよび１１ｅをオフ状態にする。このとき、トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓがトランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。
【００９２】
［１−４−４．書き込み期間］
図７に示すように、ソース信号線１８にソースドライバ回路１４から映像信号電圧Ｖｓｉｇが印加される。ゲート信号線１７ａに選択電圧が印加されることにより、トランジスタ１１ｂが導通状態になって映像信号電圧Ｖｓｉｇが、画素１６のトランジスタ１１ａのゲート端子に印加される。本実施の形態において、ＥＬ素子１５はＥＬ素子であり、また、このとき、ＥＬ素子１５はカットオフ状態（ハイインピーダンス状態）にあるために、コンデンサ（Ｃｅｌと呼ぶ）とみなすことができる。
【００９３】
したがって、トランジスタ１１ａのゲート端子に印加された映像信号電圧Ｖｓｉｇは、コンデンサ１９ａの容量Ｃｓと発光素子の容量Ｃｅｌとで分圧されて、トランジスタ１１ａのゲート−ソース端子間に印加される。コンデンサ１９ａの容量Ｃｓに比較して発光素子の容量Ｃｅｌは小さいため、映像信号電圧Ｖｓｉｇの多くが、トランジスタ１１ａのゲート−ソース端子間に印加される。
【００９４】
なお、本実施の形態において、ＥＬ素子１５を容量Ｃｅｌとして利用するとしたが、これに限定するものではない。ＥＬ素子１５に並列に、別途コンデンサを形成してもよいことは言うまでもない。
【００９５】
［１−４−５．発光期間］
図８は、実施の形態に係る画素回路の発光期間を表す回路図である。図８示すように、トランジスタ１１ｄがオンすることにより、トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。アノード電圧Ｖｄｄの印加により、電流Ｉｄが流れ始める。電流Ｉｄに比例して、ＥＬ素子１５が発光する。
【００９６】
以上のようにして、各画素１６におけるトランジスタ１１ａに対してオフセットキャンセル補正が実施され、各画素が点灯、非点灯制御される。
【００９７】
［１−５．検査方法］
図９は、実施の形態に係るＥＬ表示装置の製造方法を説明する図である。
【００９８】
通常の点灯検査では、１−４で示した画素回路動作でＥＬ表示装置の検査を行うのに対し、図９に示すように、トランジスタ１１ａ、１１ｂ、１１ｄおよび１１ｅをオフ状態にし、トランジスタ１１ｃのみをオンさせ、トランジスタ１１ｃのドレイン端子にＶｉｎｉを印加し、ＥＬ素子１５を発光させる。
【００９９】
トランジスタ１１ｃをオンさせることにより、電圧Ｖｉｎｉがトランジスタ１１ｃを介してＥＬ素子１５のアノード端子に印加される。ＥＬ素子１５が正常であれば、ＥＬ素子１５のアノード端子に印加された電圧Ｖｉｎｉにより、ＥＬ素子１５は点灯する。ここで、Ｖｉｎｉ電圧とカソード電圧Ｖｓｓとの電位差が、ＥＬ素子１５に電流が流れる電圧となる。よって、一例として、カソード電圧Ｖｓｓが＋２（Ｖ）であれば、Ｖｉｎｉ電圧は、＋５（Ｖ）以上に設定される。
【０１００】
つまり、ゲート信号線１７ａにオン電圧を印加することにより、トランジスタ１１ｃを介して、電圧ＶｉｎｉをＥＬ素子１５のアノード端子に印加する（電圧印加工程）。
【０１０１】
通常、オフセットキャンセル動作時では、イニシャル電圧Ｖｉｎｉ＝０〜−３（Ｖ）である。これに対して、図９の検査時には、カソード電圧Ｖｓｓは、＋２〜８（Ｖ）に設定される。カソード電圧Ｖｓｓが＋２（Ｖ）であれば、検査時のＶｉｎｉ電圧は、４〜１０（Ｖ）に設定される。そのため、本実施例では、イニシャル電圧Ｖｉｎｉは２つの電圧（オフセットキャンセル動作と検査時（製造時）を設定できるように構成している。
【０１０２】
また、検査（製造）時において、イニシャル電圧Ｖｉｎｉは、手動で可変できるように構成している。イニシャル電圧Ｖｉｎｉを高くすれば、ＥＬ素子１５に流れる電流が大きくなり、イニシャル電圧Ｖｉｎｉを低くすれば、ＥＬ素子１５に流れる電流が小さくなる。したがって、イニシャル電圧Ｖｉｎｉの調整とＥＬ素子１５の発光輝度の相関性を光学的に確認することにより、ＥＬ素子１５の良否、性能を判定あるいは判断できる。
【０１０３】
また、ＥＬ素子１５の色（たとえば、赤、緑、青）によって、発光輝度特性、ＥＬ素子１５の端子電圧が異なる。本実施例では、ＥＬ素子１５の色（赤、緑、青）に対応して、独立してイニシャル電圧Ｖｉｎｉを設定できるように構成している。以上は、赤色のＥＬ素子、緑色のＥＬ素子、青色のＥＬ素子にそれぞれに接続されているトランジスタ１１ｃを独立にし、赤色のＥＬ素子用のイニシャル電圧Ｖｉｎｉ（Ｒ）、緑色のＥＬ素子用のイニシャル電圧Ｖｉｎｉ（Ｇ）、青色のＥＬ素子用のイニシャル電圧Ｖｉｎｉ（Ｂ）を独立して電圧調整あるいは設定できるように構成することにより実現できることは言うまでもない。
【０１０４】
以上のように、トランジスタ１１ｃをオンして、イニシャル電圧ＶｉｎｉをＥＬ素子１５に印加しても、対応するＥＬ素子１５が発光しない場合は、ＥＬ素子１５に短絡欠陥が発生していることが多い。したがって、ＥＬ素子１５の不良（欠陥）を検出でき、画素欠陥の要因がＥＬ素子１５の不良であると判定できる。また、想定される輝度よりも輝度が低い場合、ＥＬ素子に微小なピンホールが発生していることを検出あるいは判断できる。
【０１０５】
つまり、ゲート信号線１７ａにオン電圧を印加した状態で、ＥＬ素子１５の発光を、光学的検出手段で検出する（発光検出工程）。そして、発光検出工程でＥＬ素子１５の発光を検出しなかった欠陥画素についてはＥＬ素子１５に欠陥原因があると判定する。
【０１０６】
また、トランジスタ１１ｃのゲート端子に接続されたゲート信号線１７ｄを１画素行ずつ選択し、１画素行ずつ、トランジスタ１１ｃをオンさせていけば、１画素行ごとにＥＬ素子１５に欠陥が発生している画素行位置を特定できる。また、同時に、アノードあるいはカソード端子に流れる電流の変化あるいは値を取得することにより、欠陥の程度も検出あるいは判断できる。
【０１０７】
図９の状態において、ゲート信号線１７ｄのオン電圧またはオフ電圧を変化させることにより、トランジスタの欠陥も検出できる。たとえば、オフ電圧を−１５（Ｖ）から−５（Ｖ）に変化させても、検査対象の画素の輝度が変化しないのであれば、画素回路のトランジスタのいずれかに欠陥が発生していることを検出あるいは判断できる。
【０１０８】
たとえば、ゲート信号線１７ｄのオン電圧を低下させても、ＥＬ素子１５の発光状態が変化しないのであれば、トランジスタ１１ｄあるいは他の画素位置に欠陥が発生していることを判定または判断できる。さらに、ゲート信号線１７ｄが常時オフ状態であっても、ＥＬ素子１５が発光状態であれば、トランジスタ１１ｄあるいは他の画素位置に欠陥が発生していることを判定または判断できる。
【０１０９】
また、イニシャル電圧Ｖｉｎｉを変化させても、ＥＬ素子１５の発光状態が変化しないのであれば、トランジスタ１１ｄあるいは他の画素位置に欠陥が発生していることを判定または判断できる。
【０１１０】
以上のように、インシャル電圧Ｖｉｎｉの電圧の大きさ、トランジスタ１１ｄのオンオフ状態、ゲート信号線１７ｄのオンオフ電圧の大きさを、調整あるいは変更もしくは設定することにより、対応する画素のトランジスタの欠陥、ＥＬ素子１５の欠陥を検出あるいは特定することができる。
【０１１１】
以上のように、通常動作させるトランジスタを停止してＥＬ素子１５を発光させることにより、トランジスタに依存しない点灯検査を実施することができる。また、画素内のトランジスタなどの欠陥および欠陥位置を検出することができる。
【０１１２】
［１−６．トランジスタとＥＬ素子欠陥の判定］
画素の欠陥は、ＴＦＴに関するものと、有機ＥＬ発光素子に関するものがある。
【０１１３】
ＴＦＴと有機ＥＬ発光素子のいずれに欠陥が発生しているかを判別し、レーザートリミングにより欠陥位置を切り離すなどを実施することにより、不良パネルを良品化できる。
【０１１４】
図１０は、実施の形態に係るＥＬ表示装置の欠陥の判定方法の説明する説明図である。
【０１１５】
図１０に示すように、ＥＬ表示パネル２１の点灯検査工程において、従来の点灯検査方法（通常駆動検査）で画素１６に欠陥がない場合は良品であり、画素１６に欠陥がある場合は図９に示すトランジスタ１１ｃのみをオン状態にしてイニシャル電圧ＶｉｎをＥＬ素子に印加して発光させる検査（Ｖｉｎｉ点灯検査）を実施する。
【０１１６】
上記１−５で示したように、Ｖｉｎｉ点灯検査において画素欠陥が検出された場合には、有機ＥＬ発光素子の欠陥であると判定でき、有機ＥＬ発光素子のリペアを実施すれば良品化することができる。一方、Ｖｉｎｉ点灯検査において画素欠陥が検出されなかった場合には、ＴＦＴの欠陥であると判定することができ、ＴＦＴのリペアを実施すれば良品化することができる。
【０１１７】
つまり、まず、上記Ｖｉｎｉ点灯検査の前に、表示画面２０に配置された全ての画素１６を一斉点灯させることにより、欠陥画素を検出する（欠陥画素検出工程）。
【０１１８】
次に、ゲート信号線１７ａにオン電圧を印加した状態で、ＥＬ素子１５の発光を、光学的検出手段で検出する（発光検出工程）。
【０１１９】
次に、発光検出工程で検出したＥＬ素子１５の発光の有無に基づいて、ＥＬ素子１５およびトランジスタのいずれに欠陥があるかを判定する（判定工程）。より具体的には、判定工程では、上記欠陥画素のうち、発光検出工程でＥＬ素子１５の発光を検出した欠陥画素については、ＥＬ素子１５以外の画素回路素子であるトランジスタ（ＴＦＴ）に欠陥原因があると判定し、発光検出工程でＥＬ素子１５の発光を検出しなかった欠陥画素についてはＥＬ素子１５に欠陥原因があると判定する。
【０１２０】
［１−７．他の画素回路への実施例］
［１−７−１．他の画素回路］
図１１では、２つの画素１６ａおよび１６ｂを図示している。実際には、画素１６ａおよび１６ｂは表示画面２０にマトリックス状に配置されている。
【０１２１】
図１１に示した画素１６ａおよび１６ｂのそれぞれには、ＥＬ素子１５と、ＥＬ素子１５に駆動電流を供給するための駆動用のトランジスタ１１ａと、トランジスタ１１ｄと、トランジスタ１１ｂと、トランジスタ１１ｃと、コンデンサ１９ａとを備える。
【０１２２】
トランジスタ１１ａは、ドレイン端子がトランジスタ１１ｄを介して第１電源線であるアノード電圧Ｖｄｄに電気的に接続され、ソース端子がトランジスタ１１ｄのドレイン端子に接続された駆動用トランジスタである。トランジスタ１１ｄのドレイン端子は、トランジスタ１１ａのソース端子と接続され、トランジスタ１１ｄのソース端子はＥＬ素子１５のアノード端子に電気的に接続されている。
【０１２３】
トランジスタ１１ａは、ゲート端子−ソース端子間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流としてＥＬ素子１５に供給する。トランジスタ１１ａは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【０１２４】
ＥＬ素子１５は、アノード端子がトランジスタ１１ａのソース端子に電気的に接続され、カソード端子が第２電源線であるカソード電圧Ｖｓｓに電気的に接続された発光素子である。ＥＬ素子１５は、トランジスタ１１ａにより信号電流が流れることにより、信号電流の大きさに基づいて発光する。信号電流の大きさは、ソース信号線１８に印加された映像信号がトランジスタ１１ｃを介して画素１６ａまたは１６ｂに印加されることにより決定される。
【０１２５】
トランジスタ１１ｂは、ドレイン端子がトランジスタ１１ａのソース端子と接続され、ソース端子が、ソース信号線１８に接続された第２のスイッチ用トランジスタである。たとえば、画素１６ａのトランジスタ１１ｃのドレイン端子はソース信号線１８ａに接続され、画素１６ａのトランジスタ１１ｂのソース端子はソース信号線１８ｂに接続されている。また、画素１６ｂのトランジスタ１１ｃのドレイン端子はソース信号線１８ｂに接続され、画素１６ｂのトランジスタ１１ｂのソース端子はソース信号線１８ｃに接続されている。
【０１２６】
トランジスタ１１ｃは、ソース端子がトランジスタ１１ａのゲート端子と接続されている。トランジスタ１１ｃは、ソース信号線に印加されて映像信号を、トランジスタ１１ａのゲート端子に印加する。コンデンサ１９ａは、トランジスタ１１ａのゲート端子とソース端子との間に接続されている。
【０１２７】
トランジスタ１１ｄは、ゲート端子がゲート信号線１７ｃに電気的に接続された第１のスイッチ用トランジスタである。ゲート信号線１７ｃにオン電圧が印加されると、トランジスタ１１ｄがオンし、トランジスタ１１ａからの発光駆動電流がＥＬ素子１５に供給される。なお、トランジスタ１１ｄは、トランジスタ１１ａのドレイン端子とアノード電圧Ｖｄｄ端子との間に配置または形成されてもよい。
【０１２８】
トランジスタ１１ｃは、ゲート端子がゲート信号線１７ａに電気的に接続され、ソース端子がトランジスタ１１ａのゲート端子と電気的に接続され、ドレイン端子がソース信号線１８と電気的に接続された第３のスイッチ用トランジスタである。ゲート信号線１７ａにオン電圧が印加されると、ソース信号線１８に印加されている映像信号がトランジスタ１１ａのゲート端子に印加される。
【０１２９】
画素１６ａのトランジスタ１１ｂは、ゲート端子がゲート信号線１７ｂ１に電気的に接続され、画素１６ｂのトランジスタ１１ｂは、ゲート端子がゲート信号線１７ｂ２に電気的に接続されている。つまり、隣接する画素のトランジスタ１１ｂは、異なるゲート信号線に接続されている。
【０１３０】
なお、トランジスタ１１ａ〜１１ｄのチャンネル間は双方向であるため、ソース端子およびドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子とを入れ替えてもよい。また、ソース端子、ドレイン端子を、第１の端子、第２の端子などとしてもよい。
【０１３１】
コンデンサ１９ａは、まず、定常状態においてトランジスタ１１ａのゲート・ソース電極間電圧（ソース信号線の電位）を、トランジスタ１１ｂが導通している状態で記憶する。その後、トランジスタ１１ｂがオフ状態となっても、コンデンサ１９ａの電位が確定されるのでトランジスタ１１ａのゲート電圧が確定される。
【０１３２】
トランジスタ１１ｂは、トランジスタ１１ａの特性を読み出すトランジスタである。画素１６ａのトランジスタ１１ａの特性を読み出す時は、トランジスタ１１ｄをオフ状態にし、トランジスタ１１ｂをオン状態にする。また、ソース信号線１８ｂには、ソースドライバ回路１４の出力は接続しない（ハイインピーダンス状態にする）。トランジスタ１１ａのチャンネル間を流れる電流は、トランジスタ１１ｂのチャンネル間を介して、ソース信号線１８ｂに出力される。ソース信号線１８ｂに流れる電流を測定することにより、トランジスタ１１ａの特性を測定あるいは評価できる。
【０１３３】
［１−７−２．他の画素回路での検査（製造）方法］
図１１に示された、実施の形態に係る他の画素回路の検査（製造）方法について説明する。
【０１３４】
以下、説明を容易にするため、画素１６ａについて説明をする。なお、画素１６ａについて説明する事項は、画素１６ｂあるいは表示画面２０にマトリックス状に配置された他の画素についても適用される。
【０１３５】
図１１の画素回路構成では、トランジスタ１１ｃをオフ状態にし、トランジスタ１１ｄおよび１１ｂをオンさせ、トランジスタ１１ｂのソース端子に検査電圧Ｖｓｇ（ｊ＋１）を印加する。なお、Ｖｓｇ（ｊ＋１）は検査電圧である。この検査電圧は、図９に示された回路では、インシャル電圧Ｖｉｎｉに相当する。
【０１３６】
トランジスタ１１ｂをオンさせることにより、Ｖｓｇ（ｊ＋１）電圧がトランジスタ１１ｂおよび１１ｄを介してＥＬ素子１５のアノード端子に印加される（電圧印加工程）。ＥＬ素子１５が正常であれば、ＥＬ素子１５のアノード端子に印加されたＶｓｇ（ｊ＋１）電圧により、ＥＬ素子１５は点灯する。Ｖｓｇ（ｊ＋１）電圧とカソード電圧Ｖｓｓとの電位差に応じた電流が、ＥＬ素子１５に流れる。一例として、カソード電圧Ｖｓｓが＋２（Ｖ）であれば、Ｖｓｇ（ｊ＋１）電圧は、＋５（Ｖ）以上に設定される。
【０１３７】
図７の画素構成では、Ｖｓｉｇ電圧は映像信号電圧であり、ソースドライバ回路１４（図示せず）から、映像信号がソース信号線１８に印加される。
【０１３８】
これに対して、図１１においても、Ｖｓｇ電圧（Ｖｓｇ（ｊ）、Ｖｓｇ（ｊ＋１）、Ｖｓｇ（ｊ＋２）・・・・・）は、映像信号電圧である。つまり、ソースドライバ回路１４から映像信号電圧をソース信号線１８ａ〜１８ｃに印加し、ＥＬ素子１５の検査を行う。もしくは、ソース信号線１８ａ〜１８ｃにプローブ（図示せず）を圧接し、各ソース信号線に検査電圧を印加する。つまり、画素１６ａに属するトランジスタ１１ｂのドレイン端子は、隣接する画素列に配置されたソース信号線１８ｂに接続され、上記電圧印加工程では、ゲート信号線１８ａにオン電圧を印加することにより、トランジスタ１１ｂを介して、ソース信号線１８ｂに印加された第２電圧である検査電圧をＥＬ素子１５のアノード端子に印加する。
【０１３９】
検査（製造）時において、Ｖｓｇ電圧は、手動で可変できるように構成している。Ｖｓｇ電圧を高くすれば、ＥＬ素子１５に流れる電流が大きくなり、Ｖｓｇ電圧を低くすれば、ＥＬ素子１５に流れる電流が小さくなる。したがって、Ｖｓｇ電圧の調整とＥＬ素子１５の発光輝度の相関性を光学的に確認することにより、ＥＬ素子１５の良否、性能を判定あるいは判断できる。
【０１４０】
なお、ＥＬ素子１５の色（赤、緑、青）によって、発光輝度特性、ＥＬ素子１５の端子電圧は異なる。本実施例では、ＥＬ素子１５の色（赤、緑、青）に対応して、独立してＶｓｇ電圧を設定できるように構成する。Ｖｓｇ電圧をソースドライバ回路１４で出力する場合は、この操作は容易である。
【０１４１】
以上のように、トランジスタ１１ｂおよび１１ｄをオンして、Ｖｓｇ電圧をＥＬ素子１５に印加しても、対応するＥＬ素子１５が発光しない場合は、ＥＬ素子１５に短絡欠陥が発生していることが多い。したがって、ＥＬ素子１５の不良（欠陥）を検出でき、画素欠陥の要因がＥＬ素子１５の不良であると判定できる。
【０１４２】
また、画素１６ａのトランジスタ１１ｂおよび画素１６ｂのトランジスタ１１ｂのゲート端子のそれぞれに接続されたゲート信号線１７ｂ１および１７ｂ２を同時にあるいは交互に１画素行ずつ選択する。この動作により、トランジスタ１１ｂおよび１１ｄをオンさせていけば、１画素行ごとにＥＬ素子１５に欠陥が発生している画素行位置を特定できる。
【０１４３】
また、図１１の状態において、ゲート信号線１７ｂ１および１７ｂ２に印加されるオン電圧またはオフ電圧を変化させることにより、トランジスタの欠陥も検出できる。
【０１４４】
たとえば、ゲート信号線１７ｂ１のオン電圧を低下させても、画素１６ａのＥＬ素子１５の発光状態が変化しないのであれば、画素１６ａのトランジスタ１１ｂあるいは他の画素位置に欠陥が発生していることを判定または判断できる。さらに、ゲート信号線１７ｄに常時オフ状態であっても、ＥＬ素子１５が発光状態であれば、トランジスタ１１ｄあるいは他の画素位置に欠陥が発生していることを判定または判断できる。また、Ｖｓｇ電圧を変化させても、ＥＬ素子１５の発光状態が変化しないのであれば、トランジスタ１１ａ、１１ｄあるいは他の画素位置に欠陥が発生していることを判定または判断できる。
【０１４５】
以上のように、Ｖｓｇ電圧の大きさ、トランジスタ１１ｂおよび１１ｄのオンオフ状態、ゲート信号線１７ｂ１、１７ｂ２および１７ｃのオンオフ電圧の大きさを、調整あるいは変更もしくは設定することにより、対応する画素のトランジスタの欠陥、ＥＬ素子１５の欠陥を検出あるいは特定することができる。
【０１４６】
以上のように、通常動作させるトランジスタを停止してＥＬ素子１５を発光させることにより、トランジスタに依存しない点灯検査を実施することができる。また、画素内のトランジスタなどの欠陥を検出することができる。
【産業上の利用可能性】
【０１４７】
本開示は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイの製造方法および検査方法に有用である。
【符号の説明】
【０１４８】
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ    トランジスタ（ＴＦＴ）
１２ａ、１２ｂ    ゲートドライバ回路
１４    ソースドライバ回路
１５    ＥＬ素子
１６、１６ａ、１６ｂ    画素
１７ａ、１７ｂ、１７ｃ、１７ｄ    ゲート信号線
１８、１８ａ、１８ｂ、１８ｃ    ソース信号線
１９ａ    コンデンサ
２０    表示画面
２１    ＥＬ表示パネル
２０２    基板
２１５    発光画素
３０１    駆動回路層
３０２    発光層
３１０    透明封止膜
３６１    陽極
３６２    正孔注入層
３６３    正孔輸送層
３６４    有機発光層
３６５    バンク層
３６６    電子注入層
３６７    透明陰極
【図１】
2015128920.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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