(57)【要約】  本開示の送信装置は、第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含むドライバと、第１の電源電圧と正の相関がある第２の電源電圧が供給され、第１のトランジスタのゲートを駆動する第１のプリドライバと、第３の電源電圧が供給され、第２のトランジスタのゲートを駆動する第２のプリドライバと、第１の電源電圧、第２の電源電圧、および第３の電源電圧を生成する電源電圧生成部とを備える。
2015198804.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、前記出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含むドライバと、
前記第１の電源電圧と正の相関がある第２の電源電圧が供給され、前記第１のトランジスタのゲートを駆動する第１のプリドライバと、
第３の電源電圧が供給され、前記第２のトランジスタのゲートを駆動する第２のプリドライバと、
前記第１の電源電圧、前記第２の電源電圧、および前記第３の電源電圧を生成する電源電圧生成部と
を備えた送信装置。
【請求項２】
前記ドライバは、前記第１のトランジスタを複数有するとともに、前記第２のトランジスタを複数有し、
複数の前記第１のトランジスタのうちのオンオフするトランジスタを選択するとともに、複数の前記第２のトランジスタのうちのオンオフするトランジスタを選択する制御部をさらに備えた
請求項１に記載の送信装置。
【請求項３】
前記第１のプリドライバは、複数の前記第１のトランジスタのうちのオンオフするトランジスタのゲートに対して、前記第２の電源電圧または接地電圧を選択的に供給するとともに、それ以外のトランジスタのゲートに対して前記接地電圧を供給し、
前記第２のプリドライバは、複数の前記第２のトランジスタのうちのオンオフするトランジスタのゲートに対して、前記第３の電源電圧または前記接地電圧を選択的に供給するとともに、それ以外のトランジスタのゲートに対して前記接地電圧を供給する
請求項２に記載の送信装置。
【請求項４】
前記電源電圧生成部は、前記第２の電源電圧および前記第３の電源電圧を調整可能に構成された
請求項１に記載の送信装置。
【請求項５】
前記第３の電源電圧は、前記第１の電源電圧と正の相関がある
請求項１に記載の送信装置。
【請求項６】
前記第１の電源電圧は、前記第２の電源電圧よりも低い
請求項１に記載の送信装置。
【請求項７】
前記第３の電源電圧は、前記第２の電源電圧よりも低い
請求項６に記載の送信装置。
【請求項８】
前記電源電圧生成部は、
第１の端子が接地され、第２の端子が第１のノードに接続された第１の抵抗素子と、
第１の端子が前記第１のノードに接続され、第２の端子が第２のノードに接続された第１の可変抵抗素子と、
第１の端子が前記第２のノードに接続され、第２の端子が第３のノードに接続された第２の可変抵抗素子と、
前記第３のノードに接続された電流源と、
前記第１のノードの電圧に基づいて前記第１の電源電圧を生成し、前記第３のノードの電圧に基づいて前記第２の電源電圧を生成し、前記第２のノードの電圧に基づいて前記第３の電源電圧を生成するアンプ部と
を有する
請求項１に記載の送信装置。
【請求項９】
前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方または双方を選択的にオン状態にするように駆動する
請求項２に記載の送信装置。
【請求項１０】
前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方または双方を選択的にオフ状態にするように駆動する
請求項２に記載の送信装置。
【請求項１１】
前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方を選択的にオン状態にするように駆動する
請求項２に記載の送信装置。
【請求項１２】
送信装置と
受信装置と
を備え、
前記送信装置は、
第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、前記出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含むドライバと、
前記第１の電源電圧と正の相関がある第２の電源電圧が供給され、前記第１のトランジスタのゲートを駆動する第１のプリドライバと、
第３の電源電圧が供給され、前記第２のトランジスタのゲートを駆動する第２のプリドライバと、
前記第１の電源電圧、前記第２の電源電圧、および前記第３の電源電圧を生成する電源電圧生成部と
を有する
通信システム。
【請求項１３】
前記送信装置は、画像データを取得して送信するイメージセンサであり、
前記受信装置は、前記画像データを受信して、その画像情報に基づいて所定の処理を行うプロセッサである
請求項１２に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。
【背景技術】
【０００２】
近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。【０００３】
このようなデータのやりとりに用いられる通信システムに関して、様々な技術が開示されている。例えば、特許文献１には、２つのＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）を有するプッシュプル回路を用いてドライバを構成した送信装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２４９９４５号公報
【発明の概要】
【０００５】
ところで、一般に、通信システムでは、高い通信性能が望まれており、さらなる通信性能の向上が期待されている。
【０００６】
したがって、通信性能を高めることができる送信装置および通信システムを提供することが望ましい。
【０００７】
本開示の一実施の形態における送信装置は、ドライバと、第１のプリドライバと、第２のプリドライバと、電源電圧生成部とを備えている。ドライバは、第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含んでいる。第１のプリドライバは、第１の電源電圧と正の相関がある第２の電源電圧が供給され、第１のトランジスタのゲートを駆動するものである。第２のプリドライバは、第３の電源電圧が供給され、第２のトランジスタのゲートを駆動するものである。電源電圧生成部は、第１の電源電圧、第２の電源電圧、および第３の電源電圧を生成するものである。
【０００８】
本開示の一実施の形態における通信システムは、送信装置と、受信装置とを備えている。送信装置は、ドライバと、第１のプリドライバと、第２のプリドライバと、電源電圧生成部とを有している。ドライバは、第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含んでいる。第１のプリドライバは、第１の電源電圧と正の相関がある第２の電源電圧が供給され、第１のトランジスタのゲートを駆動するものである。第２のプリドライバは、第３の電源電圧が供給され、第２のトランジスタのゲートを駆動するものである。電源電圧生成部は、第１の電源電圧、第２の電源電圧、および第３の電源電圧を生成するものである。
【０００９】
本開示の一実施の形態における送信装置および通信システムでは、ドライバの第１のトランジスタは第１のプリドライバにより駆動され、ドライバの第２のトランジスタは第２のプリドライバにより駆動される。その際、ドライバに供給される第１の電源電圧は、第１のプリドライバに供給される第２の電源電圧と、正の相関を有している。
【００１０】
本開示の一実施の形態における送信装置および通信システムによれば、第１の電源電圧と第２の電源電圧とが正の相関を有するようにしたので、通信性能を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。
【図２】図１に示した送信部の一構成例を表すブロック図である。
【図３】図２に示した出力部の一構成例を表す回路図である。
【図４】図２に示したレギュレータの一構成例を表す回路図である。
【図５】図１に示した受信部の一構成例を表すブロック図である。
【図６】図５に示した受信部の一動作例を表す説明図である。
【図７】図３に示した出力部の一動作例を表す説明図である。
【図８】図３に示した出力部の他の動作例を表す説明図である。
【図９】比較例に係る出力部の一動作例を表す説明図である。
【図１０】変形例に係る送信部の一構成例を表すブロック図である。
【図１１】変形例に係る通信システムの一構成例を表すブロック図である。
【図１２】図１１に示した送信部の一構成例を表すブロック図である。
【図１３】図１２に示した出力部の一構成例を表す回路図である。
【図１４】一実施の形態に係る送信装置が適用されたスマートフォンの外観構成を表す斜視図である。
【図１５】一実施の形態に係る送信装置が適用されたアプリケーションプロセッサの一構成例を表すブロック図である。
【図１６】一実施の形態に係る送信装置が適用されたイメージセンサの一構成例を表すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本開示の一実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
【００１３】
＜１．実施の形態＞
［構成例］
図１は、実施の形態に係る送信装置が適用された通信システムの一構成例を表すものである。通信システム１は、３つの電圧を用いてデータのやり取りを行うものである。通信システム１は、送信装置１０と、受信装置７０とを備えている。
【００１４】
送信装置１０は、送信データ生成部１９と、送信部１１，１２とを有している。送信データ生成部１９は、送信データを生成し、その送信データを２つに分けて、送信部１１，１２にそれぞれ供給するものである。送信部１１は、データレーンＤＬ１を介して受信装置７０に対してデータを送信するものであり、送信部１２はデータレーンＤＬ２を介して受信装置７０に対してデータを送信するものである。具体的には、送信部１１は、３つの信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを用いて、受信装置７０に対してデータを送信し、送信部１２は、３つの信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを用いて、受信装置７０に対してデータを送信するようになっている。これらの信号を伝送する伝送路１０１Ａ〜１０１Ｃ，１０２Ａ〜１０２Ｃの特性インピーダンスは、この例では５０［Ω］程度である。
【００１５】
図２は、送信部１１の一構成例を表すものである。なお、送信部１２についても同様である。送信部１１は、シリアライザ２１〜２３と、エンコーダ３１と、クロック生成部３７と、出力部４１〜４３と、インピーダンス設定部３８と、レギュレータ３９とを有している。
【００１６】
シリアライザ２１は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ１をシリアル信号に変換するものであり、シリアライザ２２は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ２をシリアル信号に変換するものであり、シリアライザ２３は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ３をシリアル信号に変換するものである。
【００１７】
エンコーダ３１は、シリアライザ２１，２２，２３から供給された信号およびクロック信号ＣＬＫ２に基づいて、所定のエンコード処理を行い、信号Ｓ３１，Ｓ３２，Ｓ３３を生成するものである。信号Ｓ３１は、後述するように、出力端子ＴoutＡの電圧を、３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、低レベル電圧ＶＬ）のうちのいずれに設定するかを、出力部４１に対して指示する信号である。同様に、信号Ｓ３２は、出力端子ＴoutＢの電圧を３つの電圧のうちのいずれに設定するかを、出力部４２に対して指示する信号であり、信号Ｓ３３は、出力端子ＴoutＣの電圧を３つの電圧のうちのいずれに設定するかを、出力部４３に対して指示する信号である。その際、エンコーダ３１は、出力端子ＴoutＡの電圧と、出力端子ＴoutＢの電圧と、出力端子ＴoutＣの電圧とが、互いに異なる電圧になるように、信号Ｓ３１，Ｓ３２，Ｓ３３を生成するようになっている。
【００１８】
クロック生成部３７は、クロック信号ＴｘＣＬＫに基づいて、クロック信号ＣＬＫ１，ＣＬＫ２を生成するものである。クロック生成部３７は、例えば位相同期回路（ＰＬＬ；Phase Locked Loop）を用いて構成されるものである。
【００１９】
出力部４１は、信号Ｓ３１に基づいて信号ＳＩＧ１Ａを生成するものであり、出力部４２は、信号Ｓ３２に基づいて信号ＳＩＧ１Ｂを生成するものであり、出力部４３は、信号Ｓ３３に基づいて信号ＳＩＧ１Ｃを生成するものである。この出力部４１〜４３には、レギュレータ３９から、電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１が供給される。この例では、電源電圧ＶＤＤ２１は、電源電圧ＶＤＤ２２よりも高く、電源電圧ＶＤＤ２２は、電源電圧ＶＤＤ１よりも高いものである。また、出力部４１〜４３は、後述するように、制御信号ＺＣＴＬに基づいて、出力インピーダンスを調整する機能をも有している。
【００２０】
図３は、出力部４１の一構成例を表すものである。出力部４２，４３についても同様である。出力部４１は、出力制御部５１と、プリドライバ部５２，５３と、ドライバ５４とを有している。
【００２１】
出力制御部５１は、信号Ｓ３１および制御信号ＺＣＴＬに基づいて、信号ＵＰＮ［０］〜ＵＰＮ［６３］，ＤＮＮ［０］〜ＤＮＮ［６３］を生成するものである。以下、信号ＵＰＮ［０］〜ＵＰＮ［６３］のうちの任意の１つを指し示すものとして信号ＵＰＮを適宜使用し、同様に、信号ＤＮＮ［０］〜ＤＮＮ［６３］のうちの任意の１つを指し示すものとして信号ＤＮＮを適宜使用する。
【００２２】
プリドライバ５２は、信号ＵＰＮ［０］〜ＵＰＮ［６３］に基づいて、信号ＵＰ［０］〜ＵＰ［６３］を生成するものである。このプリドライバ５２は、インバータＩＵ［０］〜ＩＵ［６３］を有している。インバータＩＵ［０］は、信号ＵＰＮ［０］を反転して信号ＵＰ［０］を生成するものである。インバータＩＵ［１］は、信号ＵＰＮ［１］を反転して信号ＵＰ［１］を生成するものであり、インバータＩＵ［２］は、信号ＵＰＮ［２］を反転して信号ＵＰ［２］を生成するものである。インバータＩＵ［３］〜ＩＵ［６３］についても同様である。プリドライバ５２には、電源電圧ＶＤＤ２１と、接地電圧ＶＳＳ２が供給される。電源電圧ＶＤＤ２１は、レギュレータ３９から供給され、接地電圧ＶＳＳ２は、例えば、送信装置１０の外部から供給される。信号ＵＰ［０］〜ＵＰ［６３］は、電源電圧ＶＤＤ２１と接地電圧ＶＳＳ２との間で遷移するものである。
【００２３】
プリドライバ５３は、信号ＤＮＮ［０］〜ＤＮＮ［６３］に基づいて、信号ＤＮ［０］〜ＤＮ［６３］を生成するものである。このプリドライバ５３は、インバータＩＤ［０］〜ＩＤ［６３］を有している。インバータＩＤ［０］は、信号ＤＮＮ［０］を反転して信号ＤＮ［０］を生成するものである。インバータＩＤ［１］は、信号ＤＮＮ［１］を反転して信号ＤＮ［１］を生成するものであり、インバータＩＤ［２］は、信号ＤＮＮ［２］を反転して信号ＤＮ［２］を生成するものである。インバータＩＤ［３］〜ＩＤ［６３］についても同様である。プリドライバ５３には、電源電圧ＶＤＤ２２と、接地電圧ＶＳＳ２が供給される。電源電圧ＶＤＤ２２は、レギュレータ３９から供給され、接地電圧ＶＳＳ２は、例えば、送信装置１０の外部から供給される。信号ＤＮ［０］〜ＤＮ［６３］は、電源電圧ＶＤＤ２２と接地電圧ＶＳＳ２との間で遷移するものである。
【００２４】
ドライバ５４は、信号ＵＰ［０］〜ＵＰ［６３］，ＤＮ［０］〜ＤＮ［６３］に基づいて、出力端子ＴoutＡの電圧を設定するものである。ドライバ５４は、トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］を有している。トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］は、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタＭＵ［０］のドレインには電源電圧ＶＤＤ１が供給され、ゲートには信号ＵＰ［０］が供給され、ソースは出力端子ＴoutＡに接続されている。トランジスタＭＵ［１］のドレインには電源電圧ＶＤＤ１が供給され、ゲートには信号ＵＰ［１］が供給され、ソースは出力端子ＴoutＡに接続されている。トランジスタＭＵ［２］のドレインには電源電圧ＶＤＤ１が供給され、ゲートには信号ＵＰ［２］が供給され、ソースは出力端子ＴoutＡに接続されている。トランジスタＭＵ［３］〜ＭＵ［６３］についても同様である。トランジスタＭＵ［０］〜ＭＵ［６３］のバックゲートには、例えば接地電圧ＶＳＳ１を供給することができる。なお、これに限定されるものではなく、例えば、トランジスタＭＵ［０］〜ＭＵ［６３］のバックゲートに、例えば電源電圧ＶＤＤ１を供給してもよいし、例えば、接地電圧ＶＳＳ１以上電源電圧ＶＤＤ１以下の任意の電圧を供給してもよい。また、例えば、バックゲートを、トランジスタのソースに接続してもよい。トランジスタＭＤ［０］のドレインは出力端子ＴoutＡに接続され、ゲートには信号ＤＮ［０］が供給され、ソースには接地電圧ＶＳＳ１が供給されている。トランジスタＭＤ［１］のドレインは出力端子ＴoutＡに接続され、ゲートには信号ＤＮ［１］が供給され、ソースには接地電圧ＶＳＳ１が供給されている。トランジスタＭＤ［２］のドレインは出力端子ＴoutＡに接続され、ゲートには信号ＤＮ［２］が供給され、ソースには接地電圧ＶＳＳ１が供給されている。トランジスタＭＤ［３］〜ＭＤ［６３］についても同様である。トランジスタＭＤ［０］〜ＭＤ［６３］のバックゲートには、例えば接地電圧ＶＳＳ１を供給することができる。なお、これに限定されるものではなく、例えば、トランジスタＭＤ［０］〜ＭＤ［６３］のバックゲートに、例えば、接地電圧ＶＳＳ１以上電源電圧ＶＤＤ１以下の任意の電圧を供給してもよい。電源電圧ＶＤＤ１は、レギュレータ３９から供給され、接地電圧ＶＳＳ１は、例えば、送信装置１０の外部から供給される。この接地電圧ＶＳＳ１は、送信装置１０内において、抵抗値が十分に小さくなるようにレイアウトされた配線を介して供給される。以下、トランジスタＭＵ［０］〜ＭＵ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＵを適宜使用し、同様に、トランジスタＭＤ［０］〜ＭＤ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＤを適宜使用する。
【００２５】
この構成により、出力部４１は、信号Ｓ３１に基づいて、出力端子ＴoutＡの電圧を、３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、低レベル電圧ＶＬ）のうちの１つに設定する。具体的には、出力端子ＴoutＡを高レベル電圧ＶＨに設定する場合には、出力制御部５１は、例えば、信号ＵＰＮ［０］〜ＵＰＮ［６３］のうちの一部（例えばＮ個）を低レベルにするとともに残りを高レベルにし、信号ＤＮＮ［０］〜ＤＮＮ［６３］の全部を高レベルする。これにより、ドライバ５４では、トランジスタＭＵ［０］〜ＭＵ［６３］のうちの、低レベルであるＮ個の信号ＵＰＮに対応するＮ個のトランジスタＭＵがオン状態になる。これにより、出力端子ＴoutＡは高レベル電圧ＶＨに設定される。また、出力端子ＴoutＡを低レベル電圧ＶＬに設定する場合には、出力制御部５１は、例えば、信号ＤＮＮ［０］〜ＤＮＮ［６３］のうちの一部（例えばＮ個）を低レベルにするとともに残りを高レベルにし、信号ＵＰＮ［０］〜ＵＰＮ［６３］の全部を高レベルする。これにより、ドライバ５４では、トランジスタＭＤ［０］〜ＭＤ［６３］のうちの、低レベルであるＮ個の信号ＤＮＮに対応するＮ個のトランジスタＭＤがオン状態になる。これにより、出力端子ＴoutＡは低レベル電圧ＶＬに設定される。また、出力端子ＴoutＡを中レベル電圧ＶＭに設定する場合には、出力制御部５１は、例えば、信号ＵＰＮ［０］〜ＵＰＮ［６３］のうちの一部（Ｎ／２個）を低レベルにするとともに残りを高レベルにし、信号ＤＮＮ［０］〜ＤＮＮ［６３］のうちの一部（Ｎ／２個）を低レベルにするとともに残りを高レベルにする。これにより、ドライバ５４では、トランジスタＭＵ［０］〜ＭＵ［６３］のうちの、低レベルであるＮ／２個の信号ＵＰＮに対応するＮ／２個のトランジスタＭＵがオン状態になるとともに、トランジスタＭＤ［０］〜ＭＤ［６３］のうちの、低レベルであるＮ／２個の信号ＤＮＮに対応するＮ／２個のトランジスタＭＤがオン状態になる。これにより、ドライバ５４では、Ｎ／２個のトランジスタＭＵとＮ／２個のトランジスタＭＤとがオン状態になり、テブナン終端が実現され、出力端子ＴoutＡは中レベル電圧ＶＭに設定される。
【００２６】
また、出力部４１は、制御信号ＺＣＴＬに基づいて、トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］のうち、オン状態にするトランジスタの数Ｎを変更する機能をも有している。これにより、出力部４１では、ドライバ５４内の各素子の特性が製造時にばらついた場合でも、ドライバ５４の出力インピーダンスの調整を行い、伝送路１０１Ａ〜１０１Ｃ，１０２Ａ〜１０２Ｃの特性インピーダンス（この例では５０［Ω］）に合わせることができる。これにより、送信装置１０では、例えば、反射などにより波形が乱れるおそれを低減することができ、通信性能を高めることができるようになっている。
【００２７】
インピーダンス設定部３８は、制御信号ＺＣＴＬを介して、出力部４１〜４３の出力インピーダンスを設定するものである。出力部４１〜４３の出力インピーダンスは、例えば、送信装置１０の出荷前に調整され、調整後の設定がこのインピーダンス設定部３８に格納されるようになっている。なお、これに限定されるものではなく、例えば、送信装置１０にキャリブレーション回路を設け、このキャリブレーション回路が、出力部４１〜４３の出力インピーダンスを調整するようにしてもよい。
【００２８】
レギュレータ３９は、送信装置１０の外部から供給された電源電圧ＶＤＤ３に基づいて、電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１を生成するものである。
【００２９】
図４は、レギュレータ３９の一構成例を表すものである。レギュレータ３９は、定電流源６１と、可変抵抗素子６２，６３と、抵抗素子６４と、アンプ６５〜６７とを有している。定電流源６１は、所定の電流Ｉrefを生成するものであり、一端には電源電圧ＶＤＤ３が供給され、他端は可変抵抗素子６２の一端およびアンプ６５に接続されている。可変抵抗素子６２は、抵抗値を変更可能に構成されたものであり、一端は定電流原６１の他端およびアンプ６５に接続され、他端は可変抵抗素子６３の一端およびアンプ６６に接続されている。可変抵抗素子６３は、可変抵抗素子６２と同様に抵抗値を変更可能に構成されたものであり、一端は可変抵抗素子６２の他端およびアンプ６６に接続され、他端は抵抗素子６４の一端およびアンプ６７に接続されている。可変抵抗素子６２，６３の抵抗値は、例えば、送信装置１０の出荷前に調整されるようになっている。なお、これに限定されるものではなく、例えば、送信装置１０にキャリブレーション回路を設け、このキャリブレーション回路が、可変抵抗素子６２，６３の抵抗値を調整するようにしてもよい。抵抗素子６４の一端は、可変抵抗素子６３の他端およびアンプ６７に接続され、他端には接地電圧ＶＳＳ３が供給されている。接地電圧ＶＳＳ３は、例えば、送信装置１０の外部から供給されるものであり、送信装置１０内において、抵抗値が十分に小さくなるようにレイアウトされた配線を介して供給される。アンプ６５は、可変抵抗素子６２の一端等の電圧に基づいて電源電圧ＶＤＤ２１を生成するものである。アンプ６５は、この例では演算増幅器を用いて構成されるものであり、正入力端子は可変抵抗素子６２の一端等に接続され、負入力端子は出力端子に接続されている。すなわち、アンプ６５は、いわゆるボルテージフォロワとして機能するものである。アンプ６６は、可変抵抗素子６３の一端等の電圧に基づいて電源電圧ＶＤＤ２２を生成するものである。アンプ６６は、この例では、アンプ６５と同様に演算増幅器を用いて構成されるものであり、正入力端子は可変抵抗素子６３の一端等に接続され、負入力端子は出力端子に接続されている。アンプ６７は、抵抗素子６４の一端等の電圧に基づいて電源電圧ＶＤＤ１を生成するものである。アンプ６７は、この例では、アンプ６５，６６と同様に演算増幅器を用いて構成されるものであり、正入力端子は抵抗素子６４の一端等に接続され、負入力端子は出力端子に接続されている。
【００３０】
この構成により、レギュレータ３９は、電源電圧ＶＤＤ１と、電源電圧ＶＤＤ１よりも高い電源電圧ＶＤＤ２２と、電源電圧ＶＤＤ２２よりも高い電源電圧ＶＤＤ２１とを生成することができるようになっている。また、レギュレータ３９では、電源電圧ＶＤＤ２１と電源電圧ＶＤＤ１とが正の相関を有し、電源電圧ＶＤＤ２２と電源電圧ＶＤＤ１とが正の相関を有するようにすることができる。すなわち、例えば、抵抗素子６４の抵抗値が、製造時にばらついて大きい値になった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに高くなり、抵抗素子６４の抵抗値が、製造時にばらついて小さい値になった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに小さくなる。同様に、例えば、電流Ｉrefが、製造時にばらついて大きくなった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに高くなり、電流Ｉrefが小さい値になった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに小さくなる。また、例えば、電流Ｉrefが、電源電圧ＶＤＤ３や温度に応じて大きくなった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに高くなり、電流Ｉrefが、電源電圧ＶＤＤ３や温度に応じて小さい値になった場合には、電源電圧ＶＤＤ１，ＶＤＤ２１，ＶＤＤ２２はともに小さくなる。このように、電源電圧ＶＤＤ２１と電源電圧ＶＤＤ１とが正の相関を有し、電源電圧ＶＤＤ２２と電源電圧ＶＤＤ１とが正の相関を有するようになっている。
【００３１】
受信部７１は、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを受信するものであり、受信部７２は、信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを受信するものである。
【００３２】
図５は、受信部７１の一構成例を表すものである。なお、受信部７２についても同様である。受信部７１は、抵抗素子８１〜８３と、アンプ８４〜８６と、クロック生成部８７と、デコーダ８８と、シリアライザ９１〜９３とを有している。
【００３３】
抵抗素子８１〜８３は、通信システム１の終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子８１の一端は入力端子ＴinＡなどに接続されるとともに信号ＳＩＧ１Ａが供給され、他端は抵抗素子８２，８３の他端に接続されている。抵抗素子８２の一端は入力端子ＴinＢなどに接続されるとともに信号ＳＩＧ１Ｂが供給され、他端は抵抗素子８１，８３の他端に接続されている。抵抗素子８３の一端は入力端子ＴinＣなどに接続されるとともに信号ＳＩＧ１Ｃが供給され、他端は抵抗素子８１，８２の他端に接続されている。
【００３４】
アンプ８４，８５，８６は、それぞれ、正入力端子における信号と負入力端子における信号の差分に応じた信号を出力するものである。アンプ８４の正入力端子は、アンプ８６の負入力端子、抵抗素子８１の一端、および入力端子ＴinＡに接続されるとともに信号ＳＩＧ１Ａが供給され、負入力端子は、アンプ８５の正入力端子、抵抗素子８２の一端、および入力端子ＴinＢに接続されるとともに信号ＳＩＧ１Ｂが供給される。アンプ８５の正入力端子は、アンプ８４の負入力端子、抵抗素子８２の一端、および入力端子ＴinＢに接続されるとともに信号ＳＩＧ１Ｂが供給され、負入力端子は、アンプ８６の正入力端子、抵抗素子８３の一端、および入力端子ＴinＣに接続されるとともに信号ＳＩＧ１Ｃが供給される。アンプ８６の正入力端子は、アンプ８５の負入力端子、抵抗素子８３の一端、および入力端子ＴinＣに接続されるとともに信号ＳＩＧ１Ｃが供給され、負入力端子は、アンプ８４の正入力端子、抵抗素子８１の一端、および入力端子ＴinＡに接続されるとともに信号ＳＩＧ１Ａが供給される。
【００３５】
この構成により、アンプ８４は、信号ＳＩＧ１Ａと信号ＳＩＧ１Ｂとの差分に応じた信号を出力し、アンプ８５は、信号ＳＩＧ１Ｂと信号ＳＩＧ１Ｃとの差分に応じた信号を出力し、アンプ８６は、信号ＳＩＧ１Ｃと信号ＳＩＧ１Ａとの差分に応じた信号を出力するようになっている。
【００３６】
図６は、アンプ８４，８５，８６の一動作例を表すものである。この例では、信号ＳＩＧ１Ａは高レベル電圧ＶＨであり、信号ＳＩＧ１Ｂは低レベル電圧ＶＬであり、信号ＳＩＧ１Ｃは中レベル電圧ＶＭである。この場合には、入力端子ＴinＡ、抵抗素子８１、抵抗素子８２、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ８４の正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分は正になるため、アンプ８４は“１”を出力する。また、アンプ８５の正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分は負になるため、アンプ８５は“０”を出力する。また、アンプ８６の正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分は負になるため、アンプ８６は“０”を出力するようになっている。
【００３７】
ここで、プリドライバ５２は、本開示における「第１のプリドライバ」の一具体例に対応する。プリドライバ５３は、本開示における「第２のプリドライバ」の一具体例に対応する。レギュレータ３９は、本開示における「電源電圧生成部」の一具体例に対応する。電源電圧ＶＤＤ１は、本開示における「第１の電源電圧」の一具体例に対応する。電源電圧ＶＤＤ２１は、本開示における「第２の電源電圧」の一具体例に対応する。電源電圧ＶＤＤ２２は、本開示における「第３の電源電圧」の一具体例に対応する。出力制御部５１は、本開示における「制御部」の一具体例に対応する。
【００３８】
［動作および作用］
続いて、本実施の形態の通信システム１の動作および作用について説明する。
【００３９】
（全体動作概要）
まず、図１などを参照して、通信システム１の全体動作概要を説明する。送信装置１０において、送信データ生成部１９は、送信データを生成し、その送信データを２つに分けて、送信部１１，１２にそれぞれ供給する。送信部１１は、受信部７１に対して信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを送信し、送信部１２は、受信部７２に対して信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを送信する。例えば、送信部１１において、シリアライザ２１は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ１をシリアル信号に変換し、シリアライザ２２は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ２をシリアル信号に変換し、シリアライザ２３は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡ３をシリアル信号に変換する。エンコーダ３１は、シリアライザ２１，２２，２３から供給された信号およびクロック信号ＣＬＫ２に基づいて、所定のエンコード処理を行い、信号Ｓ３１，Ｓ３２，Ｓ３３を生成する。出力部４１は、信号Ｓ３１に基づいて信号ＳＩＧ１Ａを生成し、出力部４２は、信号Ｓ３２に基づいて信号ＳＩＧ１Ｂを生成し、出力部４３は、信号Ｓ３３に基づいて信号ＳＩＧ１Ｃを生成する。レギュレータ３９は、電源電圧ＶＤＤ３に基づいて電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１を生成し、これらの電源電圧を出力部４１〜４３に供給する。受信装置７０において、受信部７１は、信号ＳＩＧ１Ａ，ＳＩＧ１Ｂ，ＳＩＧ１Ｃを受信し、受信部７２は、信号ＳＩＧ２Ａ，ＳＩＧ２Ｂ，ＳＩＧ２Ｃを受信する。
【００４０】
（出力部４１〜４３の詳細動作）
例えば、出力部４１では、出力制御部５１は、信号Ｓ３１および制御信号ＺＣＴＬに基づいて、信号ＵＰＮ［０］〜ＵＰＮ［６３］，ＤＮＮ［０］〜ＤＮＮ［６３］を生成する。プリドライバ５２は、信号ＵＰＮ［０］〜ＵＰＮ［６３］に基づいて、ＵＰ［０］〜ＵＰ［６３］を生成する。プリドライバ５３は、信号ＤＮＮ［０］〜ＤＮＮ［６３］に基づいて、ＤＮ［０］〜ＤＮ［６３］を生成する。ドライバ５４は、信号ＵＰ［０］〜ＵＰ［６３］，ＤＮ［０］〜ＤＮ［６３］に基づいて、出力端子ＴoutＡの電圧を設定する。
【００４１】
レギュレータ３９は、電源電圧ＶＤＤ２１を生成してプリドライバ５２に供給し、電源電圧ＶＤＤ２２を生成してプリドライバ５３に供給し、電源電圧ＶＤＤ１を生成してドライバ５４に供給する。その際、レギュレータ３９は、電源電圧ＶＤＤ２１と電源電圧ＶＤＤ１とが正の相関を有し、電源電圧ＶＤＤ２２と電源電圧ＶＤＤ１とが正の相関を有するように、電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１を生成する。
【００４２】
図７は、電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１がともに高い場合の、出力部４１における各ノードの電圧を表すものである。なお、この図では、説明の便宜上、プリドライバ５２のインバータＩＵ［０］と、プリドライバ５３のインバータＩＤ［０］と、ドライバ５４のトランジスタＭＵ［０］，ＭＤ［０］のみを示している。この例では、電源電圧ＶＤＤ２１を、通常時の電圧Ｖ２１よりも電圧ΔＶ２１だけ高くし（ＶＤＤ２１＝Ｖ２１＋ΔＶ２１）、電源電圧ＶＤＤ２２を、通常時の電圧Ｖ２２よりも電圧ΔＶ２２だけ高くし（ＶＤＤ２２＝Ｖ２２＋ΔＶ２２）、電源電圧ＶＤＤ１を、通常時の電圧Ｖ１よりも電圧ΔＶ１だけ高くしている（ＶＤＤ１＝Ｖ１＋ΔＶ１）。
【００４３】
出力制御部５１が、低レベルの信号ＵＰＮ［０］を出力するとともに、高レベルの信号ＤＮＮ［０］を出力するとき、図７に示したように、信号ＵＰ［０］は高レベルになり、信号ＤＮ［０］は低レベルになる。このとき、信号ＵＰ［０］の電圧はＶ２１＋ΔＶ２１になり、信号ＤＮ［０］の電圧はＶＳＳ２になる。これにより、トランジスタＭＵ［０］のドレインには電圧（Ｖ１＋ΔＶ１）が供給され、ゲートには電圧（Ｖ２１＋ΔＶ２１）が供給される。すなわち、この場合には、トランジスタＭＵ［０］のドレイン電圧、ゲート電圧、およびソース電圧が、通常時よりもともに高くなる。その際、トランジスタＭＵ［０］のゲート・ソース間電圧Ｖgsはさほど変化しない。これにより、このトランジスタＭＵ［０］の出力インピーダンスのずれを抑えることができる。この例では、トランジスタＭＵ［０］について説明したが、オン状態になっているその他のトランジスタＭＵについても同様である。これにより、ドライバ５４の出力インピーダンスのばらつきを抑えることができる。
【００４４】
図８は、電源電圧ＶＤＤ２１，ＶＤＤ２２，ＶＤＤ１がともに低い場合の、出力部４１における各ノードの電圧を表すものである。この例では、電源電圧ＶＤＤ２１を、通常時の電圧Ｖ２１よりも電圧ΔＶ２１だけ低くし（ＶＤＤ２１＝Ｖ２１−ΔＶ２１）、電源電圧ＶＤＤ２２を、通常時の電圧Ｖ２２よりも電圧ΔＶ２２だけ低くし（ＶＤＤ２２＝Ｖ２２−ΔＶ２２）、電源電圧ＶＤＤ１を、通常時の電圧Ｖ１よりも電圧ΔＶ１だけ低くしている（ＶＤＤ１＝Ｖ１−ΔＶ１）。
【００４５】
信号ＵＰ［０］が高レベルであり、信号ＤＮ［０］が低レベルである場合、信号ＵＰ［０］の電圧はＶ２１−ΔＶ２１になり、信号ＤＮ［０］の電圧はＶＳＳ２になる。これにより、トランジスタＭＵ［０］のドレインには電圧（Ｖ１−ΔＶ１）が供給され、ゲートには電圧（Ｖ２１−ΔＶ２１）が供給される。すなわち、この場合には、トランジスタＭＵ［０］のドレイン電圧、ゲート電圧、およびソース電圧が、通常時よりもともに低くなる。その際、トランジスタＭＵ［０］のゲート・ソース間電圧Ｖgsはさほど変化しない。これにより、このトランジスタＭＵ［０］の出力インピーダンスのずれを抑えることができ、その結果、ドライバ５４の出力インピーダンスのばらつきを抑えることができる。
【００４６】
次に、比較例として、電源電圧ＶＤＤ２１，ＶＤＤ２２が高く、電源電圧ＶＤＤ１が低くなる場合の例を示す。
【００４７】
図９は、電源電圧ＶＤＤ２１，ＶＤＤ２２が高く、電源電圧ＶＤＤ１が低い場合の例を表すものである。この例では、電源電圧ＶＤＤ２１を、通常時の電圧Ｖ２１よりも電圧ΔＶ２１だけ高くし（ＶＤＤ２１＝Ｖ２１＋ΔＶ２１）、電源電圧ＶＤＤ２２を、通常時の電圧Ｖ２２よりも電圧ΔＶ２２だけ高くし（ＶＤＤ２２＝Ｖ２２＋ΔＶ２２）、電源電圧ＶＤＤ１を、通常時の電圧Ｖ１よりも電圧ΔＶ１だけ低くしている（ＶＤＤ１＝Ｖ１−ΔＶ１）。
【００４８】
信号ＵＰ［０］が高レベルであり、信号ＤＮ［０］が低レベルである場合、信号ＵＰ［０］の電圧はＶ２１＋ΔＶ２１になり、信号ＤＮ［０］の電圧はＶＳＳ２になる。これにより、トランジスタＭＵ［０］のドレインには電圧（Ｖ１−ΔＶ１）が供給され、ゲートには電圧（Ｖ２１＋ΔＶ２１）が供給される。すなわち、この場合には、トランジスタＭＵ［０］のドレイン電圧が低くなり、一方、ゲート電圧が高くなる。この場合には、トランジスタＭＵ［０］のゲート・ソース間電圧Ｖgsが低くなり、このトランジスタＭＵ［０］の出力インピーダンスが大きくなり、その結果、ドライバ５４の出力インピーダンスのずれが大きくなってしまうおそれがある。
【００４９】
このように、この比較例では、電源電圧ＶＤＤ２１，ＶＤＤ２２が高く、電源電圧ＶＤＤ１が低くなったときに、ドライバ５４の出力インピーダンスが大きくなる。このような出力インピーダンスのずれは、例えば、トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］のうち、オン状態にするトランジスタの数Ｎを変更することにより調整をした場合、調整範囲が足りずに、十分に調整しきれないおそれがある。その場合には、信号ＳＩＧ１Ａ〜ＳＩＧ１Ｃ，ＳＩＧ２Ａ〜ＳＩＧ２Ｃの波形が乱れ、通信性能が低下するおそれがある。
【００５０】
一方、本実施の形態では、電源電圧ＶＤＤ２１と電源電圧ＶＤＤ１とが正の相関を有し、電源電圧ＶＤＤ２２と電源電圧ＶＤＤ１とが正の相関を有するようにしたので、レギュレータ３９内の各素子の特性のばらつきに起因して、ドライバ５４の出力インピーダンスがばらつくおそれを低減することができる。これにより、通信システム１では、通信性能を高めることができる。
【００５１】
また、出力部４１では、トランジスタＭＵを駆動するプリドライバ５２の電源電圧ＶＤＤ２１と、トランジスタＭＤを駆動するプリドライバ５３の電源電圧ＶＤＤ２２とが互いに異なるようにした。さらに、レギュレータ３９では、可変抵抗素子６２，６３を設け、これらの電源電圧ＶＤＤ２１，ＶＤＤ２２を調整できるようにした。これにより、ドライバ５４のトランジスタＭＵ，ＭＤのゲート・ソース間電圧Ｖgsを調整することができ、ドライバ５４の出力インピーダンスの調整を行うことができる。その結果、通信システム１では、通信性能を高めることができる。
【００５２】
また、送信装置１０では、ドライバ５４の出力インピーダンスを調整する方法を複数設けた。すなわち、ドライバ５４において、トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］のうち、オン状態にするトランジスタの数Ｎを変更できるようにし、レギュレータ３９において、電源電圧ＶＤＤ２１，ＶＤＤ２２を調整できるようにした。これにより、ドライバ５４の出力インピーダンスを調整する際の自由度を高めることができる。その結果、通信システム１では、より適切なインピーダンスマッチングを実現することができ、通信性能を高めることができる。
【００５３】
［効果］
以上のように本実施の形態では、電源電圧ＶＤＤ２１と電源電圧ＶＤＤ１とが正の相関を有し、電源電圧ＶＤＤ２２と電源電圧ＶＤＤ１とが正の相関を有するようにしたので、通信性能を高めることができる。
【００５４】
本実施の形態では、プリドライバ５２の電源電圧ＶＤＤ２１と、トランジスタＭＤを駆動するプリドライバ５３の電源電圧ＶＤＤ２２とが互いに異なるようにするとともに、これらの電源電圧ＶＤＤ２１，ＶＤＤ２２を調整できるようにしたので、通信性能を高めることができる。
【００５５】
［変形例１］
上記実施の形態では、出力端子ＴoutＡなどを中レベル電圧ＶＭに設定する際に、ドライバ５４においてテブナン終端を実現したが、これに限定されるものではない。これに代えて、例えば、ドライバ５４においてハイインピーダンス状態を実現してもよい。具体的には、出力端子ＴoutＡを中レベル電圧ＶＭに設定する場合に、出力制御部５１は、例えば、信号ＵＰＮ［０］〜ＵＰＮ［６３］，ＤＮＮ［０］〜ＤＮＮ［６３］の全てを高レベルにする。これにより、ドライバ５４では、トランジスタＭＵ［０］〜ＭＵ［６３］，ＭＤ［０］〜ＭＤ［６３］の全てがオフ状態になり、出力インピーダンスはハイインピーダンスになる。このとき、出力端子ＴoutＢ，ＴoutＣのうちの一方は高レベル電圧ＶＨに設定され、他方は低レベル電圧ＶＬに設定されるので、出力端子ＴoutＡの電圧は、受信部７１等の抵抗素子８１〜８３を介して、中レベル電圧ＶＭに設定される。このように構成しても、上記実施の形態に係る通信システム１と同様の効果を得ることができる。
【００５６】
［変形例２］
上記実施の形態では、インピーダンス設定部３８が、３つの出力部４１〜４３に対して制御信号ＺＣＴＬを供給したが、これに限定されるものではなく、これに代えて、例えば、図１０に示す送信部１１Ｂのように、インピーダンス設定部３８Ｂが、出力部４１に対して制御信号ＺＣＴＬ１を供給し、出力部４２に対して制御信号ＺＣＴＬ２を供給し、出力部４３に対して制御信号ＺＣＴＬ３を供給してもよい。このように構成することにより、例えば、出力部４１〜４３に対して、互いに異なるインピーダンス設定を行うことができる。
【００５７】
［変形例３］
上記実施の形態では、３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、低レベル電圧ＶＬ）を用いてデータのやり取りを行うようにしたが、これに限定されるものではない。これに代えて、例えば４つ以上の電圧を用いてデータのやりとりを行うようにしてもよいし、２つの電圧を用いてデータのやり取りを行うようにしてもよい。以下に、２つの電圧（高レベル電圧ＶＨおよび低レベル電圧ＶＬ）を用いてデータのやり取りを行う場合について詳細に説明する。
【００５８】
図１１は、本変形例に係る通信システム２の一構成例を表すものである。送信装置１１０は、送信データ生成部１１９と、送信部１１１とを有している。送信データ生成部１１９は、送信データを生成して、その送信データを送信部１１１に供給するものである。送信部１１１は、信号ＳＩＧＡ，ＳＩＧＢを用いて、受信装置１７０の受信部１７１に対してデータを送信するものである。信号ＳＩＧＡ，ＳＩＧＢは差動信号を構成するものである。これらの信号を伝送する伝送路１０３Ａ，１０３Ｂの特性インピーダンスは、この例では５０［Ω］程度である。
【００５９】
図１２は、送信部１１１の一構成例を表すものである。送信部１１１は、シリアライザ１２１と、出力部１４１とを有している。シリアライザ１２１は、クロック信号ＣＬＫ１に基づいて、パラレル信号ＴｘＤＡＴＡをシリアル信号に変換し、信号Ｓ１２１を生成するものである。出力部１４１は、信号Ｓ１２１に基づいて信号ＳＩＧＡ，ＳＩＧＢを生成するものである。
【００６０】
図１３は、出力部１４１の一構成例を表すものである。出力部１４１は、出力制御部１５１と、プリドライバ部１５２，１５３と、ドライバ１５４とを有している。
【００６１】
出力制御部１５１は、信号Ｓ１２１および制御信号ＺＣＴＬに基づいて、信号ＳＡ［０］〜ＳＡ［６３］，ＳＢ［０］〜ＳＢ［６３］を生成するものである。以下、信号ＳＡ［０］〜ＳＡ［６３］のうちの任意の１つを指し示すものとして信号ＳＡを適宜使用し、同様に、ＳＢ［０］〜ＳＢ［６３］のうちの任意の１つを指し示すものとして信号ＳＢを適宜使用する。
【００６２】
プリドライバ１５２は、信号ＳＡ［０］〜ＳＡ［６３］，ＳＢ［０］〜ＳＢ［６３］に基づいて、信号ＵＰＡ［０］〜ＵＰＡ［６３］，ＵＰＢ［０］〜ＵＰＢ［６３］を生成するものである。このプリドライバ１５２は、インバータＩＵＡ［０］〜ＩＵＡ［６３］，ＩＵＢ［０］〜ＩＵＢ［６３］を有している。インバータＩＵＡ［０］は、信号ＳＡ［０］を反転して信号ＵＰＡ［０］を生成するものである。インバータＩＵＡ［１］〜ＩＵＡ［６３］についても同様である。インバータＩＵＢ［０］は、信号ＳＢ［０］を反転して信号ＵＰＢ［０］を生成するものである。インバータＩＵＢ［１］〜ＩＵＢ［６３］についても同様である。プリドライバ１５２には、電源電圧ＶＤＤ２１と、接地電圧ＶＳＳ２が供給される。
【００６３】
プリドライバ１５３は、信号ＳＡ［０］〜ＳＡ［６３］，ＳＢ［０］〜ＳＢ［６３］に基づいて、信号ＤＮＡ［０］〜ＤＮＡ［６３］，ＤＮＢ［０］〜ＤＮＢ［６３］を生成するものである。このプリドライバ１５３は、インバータＩＤＡ［０］〜ＩＤＡ［６３］，ＩＤＢ［０］〜ＩＤＢ［６３］を有している。インバータＩＤＡ［０］は、信号ＳＢ［０］を反転して信号ＤＮＡ［０］を生成するものである。インバータＩＤＡ［１］〜ＩＤＡ［６３］についても同様である。インバータＩＤＢ［０］は、信号ＳＡ［０］を反転して信号ＤＮＢ［０］を生成するものである。インバータＩＤＢ［１］〜ＩＤＢ［６３］についても同様である。プリドライバ１５３には、電源電圧ＶＤＤ２２と、接地電圧ＶＳＳ２が供給される。
【００６４】
ドライバ１５４は、信号ＵＰＡ［０］〜ＵＰＡ［６３］，ＤＮＡ［０］〜ＤＮＡ［６３］に基づいて、出力端子ＴoutＡの電圧を設定するとともに、信号ＵＰＢ［０］〜ＵＰＢ［６３］，ＤＮＢ［０］〜ＤＮＢ［６３］に基づいて、出力端子ＴoutＢの電圧を設定するものである。ドライバ１５４は、トランジスタＭＵＡ［０］〜ＭＵＡ［６３］，ＭＵＢ［０］〜ＭＵＢ［６３］，ＭＤＡ［０］〜ＭＤＡ［６３］，ＭＤＢ［０］〜ＭＤＢ［６３］を有している。トランジスタＭＵＡ［０］のドレインには電源電圧ＶＤＤ１が供給され、ゲートには信号ＵＰＡ［０］が供給され、ソースは出力端子ＴoutＡに接続されている。トランジスタＭＵＡ［１］〜ＭＵＡ［６３］についても同様である。トランジスタＭＤＡ［０］のドレインは出力端子ＴoutＡに接続され、ゲートには信号ＤＮＡ［０］が供給され、ソースには接地電圧ＶＳＳ１が供給されている。トランジスタＭＤＡ［１］〜ＭＤＡ［６３］についても同様である。トランジスタＭＵＢ［０］のドレインには電源電圧ＶＤＤ１が供給され、ゲートには信号ＵＰＢ［０］が供給され、ソースは出力端子ＴoutＢに接続されている。トランジスタＭＵＢ［１］〜ＭＵＢ［６３］についても同様である。トランジスタＭＤＢ［０］のドレインは出力端子ＴoutＢに接続され、ゲートには信号ＤＮＢ［０］が供給され、ソースには接地電圧ＶＳＳ１が供給されている。トランジスタＭＤＢ［１］〜ＭＤＢ［６３］についても同様である。以下、トランジスタＭＵＡ［０］〜ＭＵＡ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＵＡを適宜使用し、トランジスタＭＤＡ［０］〜ＭＤＡ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＤＡを適宜使用する。同様に、トランジスタＭＵＢ［０］〜ＭＵＢ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＵＢを適宜使用し、トランジスタＭＤＢ［０］〜ＭＤＢ［６３］のうちの任意の１つを指し示すものとしてトランジスタＭＤＢを適宜使用する。
【００６５】
この構成により、出力部１４１は、信号Ｓ１２１に基づいて、出力端子ＴoutＡ，ＴoutＢの電圧を設定する。具体的には、出力端子ＴoutＡを高レベル電圧ＶＨに設定し、出力端子ＴoutＢを低レベル電圧ＶＬに設定する場合には、出力制御部１５１は、例えば、信号ＳＡ［０］〜ＳＡ［６３］のうちの一部（例えばＮ個）を低レベルにするとともに残りを高レベルにし、信号ＳＢ［０］〜ＳＢ［６３］の全部を高レベルする。これにより、ドライバ１５４では、トランジスタＭＵＡ［０］〜ＭＵＡ［６３］のうちの、低レベルであるＮ個の信号ＳＡに対応するＮ個のトランジスタＭＵＡがオン状態になり、トランジスタＭＤＢ［０］〜ＭＤＢ［６３］のうちの、低レベルであるＮ個の信号ＳＡに対応するＮ個のトランジスタＭＤＢがオン状態になる。これにより、出力端子ＴoutＡは高レベル電圧ＶＨに設定され、出力端子ＴoutＢは低レベル電圧ＶＬに設定される。また、出力端子ＴoutＡを低レベル電圧ＶＬに設定し、出力端子ＴoutＢを高レベル電圧ＶＨに設定する場合には、出力制御部１５１は、例えば、信号ＳＢ［０］〜ＳＢ［６３］のうちの一部（例えばＮ個）を低レベルにするとともに残りを高レベルにし、信号ＳＡ［０］〜ＳＡ［６３］の全部を高レベルする。これにより、ドライバ１５４では、トランジスタＭＤＡ［０］〜ＭＤＡ［６３］のうちの、低レベルであるＮ個の信号ＳＢに対応するＮ個のトランジスタＭＤＡがオン状態になり、トランジスタＭＵＢ［０］〜ＭＵＢ［６３］のうちの、低レベルであるＮ個の信号ＳＢに対応するＮ個のトランジスタＭＵＢがオン状態になる。これにより、出力端子ＴoutＡは低レベル電圧ＶＬに設定され、出力端子ＴoutＢは高レベル電圧ＶＨに設定される。
【００６６】
また、出力部１４１は、上記実施の形態に係る出力部４１と同様に、制御信号ＺＣＴＬに基づいて、トランジスタＭＵＡ［０］〜ＭＵＡ［６３］，ＭＵＢ［０］〜ＭＵＢ［６３］，ＭＤＡ［０］〜ＭＤＡ［６３］，ＭＤＢ［０］〜ＭＤＢ［６３］のうち、オン状態にするトランジスタの数Ｎを変更することができるようになっている。
【００６７】
このように構成しても、上記実施の形態に係る通信システム１と同様の効果を得ることができる。
【００６８】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【００６９】
＜２．適用例＞
次に、上記実施の形態および変形例で説明した送信装置の適用例について説明する。
【００７０】
図１４は、上記実施の形態等の送信装置が適用されるスマートフォン７００（多機能携帯電話）の外観を表すものである。このスマートフォン７００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の送信装置が適用されている。
【００７１】
図１５は、スマートフォン７００に用いられるアプリケーションプロセッサ７１０の一構成例を表すものである。アプリケーションプロセッサ７１０は、ＣＰＵ（Central Processing Unit）７１１と、メモリ制御部７１２と、電源制御部７１３と、外部インタフェース７１４と、ＧＰＵ（Graphics Processing Unit）７１５と、メディア処理部７１６と、ディスプレイ制御部７１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース７１８とを有している。ＣＰＵ７１１、メモリ制御部７１２、電源制御部７１３、外部インタフェース７１４、ＧＰＵ７１５、メディア処理部７１６、ディスプレイ制御部７１７は、この例では、システムバス７１９に接続され、このシステムバス７１９を介して、互いにデータのやり取りをすることができるようになっている。
【００７２】
ＣＰＵ７１１は、プログラムに従って、スマートフォン７００で扱われる様々な情報を処理するものである。メモリ制御部７１２は、ＣＰＵ７１１が情報処理を行う際に使用するメモリ９０１を制御するものである。電源制御部７１３は、スマートフォン７００の電源を制御するものである。
【００７３】
外部インタフェース７１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部９０２およびイメージセンサ８１０と接続されている。無線通信部９０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ８１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。
【００７４】
ＧＰＵ７１５は、画像処理を行うものである。メディア処理部７１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部７１７は、ＭＩＰＩインタフェース７１８を介して、ディスプレイ９０４を制御するものである。ＭＩＰＩインタフェース７１８は画像信号をディスプレイ９０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース７１８には、例えば、上記実施の形態等の送信装置が適用される。
【００７５】
図１６は、イメージセンサ８１０の一構成例を表すものである。イメージセンサ８１０は、センサ部８１１と、ＩＳＰ（Image Signal Processor）８１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ８１３と、ＣＰＵ８１４と、ＲＡＭ（Random Access Memory）８１５と、ＲＯＭ（Read Only Memory）８１６と、電源制御部８１７と、Ｉ2Ｃ（Inter-Integrated Circuit）インタフェース８１８と、ＭＩＰＩインタフェース８１９とを有している。これらの各ブロックは、この例では、システムバス８２０に接続され、このシステムバス８２０を介して、互いにデータのやり取りをすることができるようになっている。
【００７６】
センサ部８１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ８１２は、センサ部８１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ８１３は、ＩＳＰ８１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ８１４は、プログラムに従ってイメージセンサ８１０の各ブロックを制御するものである。ＲＡＭ８１５は、ＣＰＵ８１４が情報処理を行う際に使用するメモリである。ＲＯＭ８１６は、ＣＰＵ８１４において実行されるプログラムを記憶するものである。電源制御部８１７は、イメージセンサ８１０の電源を制御するものである。Ｉ2Ｃインタフェース８１８は、アプリケーションプロセッサ７１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ８１０は、アプリケーションプロセッサ７１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ８１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース８１９は、画像信号をアプリケーションプロセッサ７１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。このＭＩＰＩインタフェース８１９には、例えば、上記実施の形態等の送信装置が適用される。
【００７７】
以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００７８】
例えば、上記の実施の形態等では、６４個のトランジスタＭＵ［０］〜ＭＵ［６３］および６４個のトランジスタＭＤ［０］〜ＭＤ［６４］を設けたが、これに限定されるものではなく、これに代えて、６３個以下または６５個以上のトランジスタを設けてもよい。
【００７９】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００８０】
なお、本技術は以下のような構成とすることができる。
【００８１】
（１）第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、前記出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含むドライバと、
前記第１の電源電圧と正の相関がある第２の電源電圧が供給され、前記第１のトランジスタのゲートを駆動する第１のプリドライバと、
第３の電源電圧が供給され、前記第２のトランジスタのゲートを駆動する第２のプリドライバと、
前記第１の電源電圧、前記第２の電源電圧、および前記第３の電源電圧を生成する電源電圧生成部と
を備えた送信装置。
【００８２】
（２）前記ドライバは、前記第１のトランジスタを複数有するとともに、前記第２のトランジスタを複数有し、
複数の前記第１のトランジスタのうちのオンオフするトランジスタを選択するとともに、複数の前記第２のトランジスタのうちのオンオフするトランジスタを選択する制御部をさらに備えた
前記（１）に記載の送信装置。
【００８３】
（３）前記第１のプリドライバは、複数の前記第１のトランジスタのうちのオンオフするトランジスタのゲートに対して、前記第２の電源電圧または接地電圧を選択的に供給するとともに、それ以外のトランジスタのゲートに対して前記接地電圧を供給し、
前記第２のプリドライバは、複数の前記第２のトランジスタのうちのオンオフするトランジスタのゲートに対して、前記第３の電源電圧または前記接地電圧を選択的に供給するとともに、それ以外のトランジスタのゲートに対して前記接地電圧を供給する
前記（２）に記載の送信装置。
【００８４】
（４）前記電源電圧生成部は、前記第２の電源電圧および前記第３の電源電圧を調整可能に構成された
前記（１）から（３）のいずれかに記載の送信装置。
【００８５】
（５）前記第３の電源電圧は、前記第１の電源電圧と正の相関がある
前記（１）から（４）のいずれかに記載の送信装置。
【００８６】
（６）前記第１の電源電圧は、前記第２の電源電圧よりも低い
前記（１）から（５）のいずれかに記載の送信装置。
【００８７】
（７）前記第３の電源電圧は、前記第２の電源電圧よりも低い
前記（６）に記載の送信装置。
【００８８】
（８）前記電源電圧生成部は、
第１の端子が接地され、第２の端子が第１のノードに接続された第１の抵抗素子と、
第１の端子が前記第１のノードに接続され、第２の端子が第２のノードに接続された第１の可変抵抗素子と、
第１の端子が前記第２のノードに接続され、第２の端子が第３のノードに接続された第２の可変抵抗素子と、
前記第３のノードに接続された電流源と、
前記第１のノードの電圧に基づいて前記第１の電源電圧を生成し、前記第３のノードの電圧に基づいて前記第２の電源電圧を生成し、前記第２のノードの電圧に基づいて前記第３の電源電圧を生成するアンプ部と
を有する
前記（１）から（７）のいずれかに記載の送信装置。
【００８９】
（９）前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方または双方を選択的にオン状態にするように駆動する
前記（２）または（３）に記載の送信装置。
【００９０】
（１０）前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方または双方を選択的にオフ状態にするように駆動する
前記（２）または（３）に記載の送信装置。
【００９１】
（１１）前記第１のプリドライバおよび前記第２のプリドライバは、複数の前記第１のトランジスタのうちの所定数のトランジスタおよび複数前記第２のトランジスタのうちの所定数のトランジスタの一方を選択的にオン状態にするように駆動する
前記（２）または（３）に記載の送信装置。
【００９２】
（１２）送信装置と
受信装置と
を備え、
前記送信装置は、
第１の電源電圧が供給されたドレインと、出力端子に導かれたソースと、ゲートとを有する第１のトランジスタと、前記出力端子に導かれたドレインと、接地されたソースと、ゲートを有する第２のトランジスタとを含むドライバと、
前記第１の電源電圧と正の相関がある第２の電源電圧が供給され、前記第１のトランジスタのゲートを駆動する第１のプリドライバと、
第３の電源電圧が供給され、前記第２のトランジスタのゲートを駆動する第２のプリドライバと、
前記第１の電源電圧、前記第２の電源電圧、および前記第３の電源電圧を生成する電源電圧生成部と
を有する
通信システム。
【００９３】
（１３）前記送信装置は、画像データを取得して送信するイメージセンサであり、
前記受信装置は、前記画像データを受信して、その画像情報に基づいて所定の処理を行うプロセッサである
前記（１２）に記載の通信システム。
【００９４】
本出願は、日本国特許庁において２０１４年６月２６日に出願された日本特許出願番号２０１４−１３１６０５号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００９５】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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