(57)【要約】  一実施の形態による半導体装置（ＳＰ１）は、配線基板２の基材層（２ＣＲ）と半導体チップ（３）との間に、基材層と密着するソルダレジスト膜（第１絶縁層、ＳＲ１）、ソルダレジスト膜および半導体チップと密着する樹脂体（第２絶縁層、４）が積層されている。また、ソルダレジスト膜の線膨張係数は基材層の線膨張係数以上であり、ソルダレジスト膜の線膨張係数は樹脂体の線膨張係数以下であり、かつ、基材層の線膨張係数は樹脂体の線膨張係数よりも小さいものである。上記構成により、温度サイクル負荷に起因する半導体装置の損傷を抑制し、信頼性を向上させることができる。
2015045089.tif 000002
【特許請求の範囲】
【請求項１】
基材層、前記基材層の第１面に形成された複数の第１端子、および前記基材層の前記第１面を覆う第１絶縁層、を備える配線基板と、
表面、前記表面の反対側の裏面、および前記表面に形成された複数のボンディングパッドを有し、前記第１絶縁層上に搭載された半導体チップと、
前記配線基板と前記半導体チップの間に配置され、前記第１絶縁層および前記半導体チップのそれぞれに密着する第２絶縁層と、
を含み、
前記複数の第１端子のそれぞれは、前記第１絶縁層に形成された第１開口部から露出しており、
前記配線基板の前記基材層および前記第１絶縁層のそれぞれは、複数のフィラ粒子と、ガラス繊維を含有する樹脂と、から成り、
前記第１絶縁層の線膨張係数は前記基材層の線膨張係数以上であり、かつ、前記第１絶縁層の線膨張係数は前記第２絶縁層の線膨張係数以下であり、かつ、前記基材層の線膨張係数は前記第２絶縁層の線膨張係数よりも小さい、半導体装置。
【請求項２】
請求項１において、
前記半導体チップは、前記表面側が前記配線基板の前記第１面側と対向した状態で、前記複数のボンディングパッドと電気的に接続された複数の突起電極を介して前記配線基板に搭載され、
前記複数の突起電極と前記複数の第１端子との接続部分、および前記第１絶縁層の前記第１開口部内は、前記第２絶縁層により封止される、半導体装置。
【請求項３】
請求項２において、
前記複数の突起電極は、前記複数のボンディングパッド上に形成され、複数の半田材を介して前記複数の第１端子と電気的に接続され、
前記複数の突起電極は、前記複数の半田材とは異なる材料で形成されている、半導体装置。
【請求項４】
請求項３において、
前記複数の第１端子のそれぞれは、前記第１開口部内に形成される先端辺を有するボンド部を有し、
平面視において、前記複数の突起電極は前記複数の第１端子が有するボンド部の先端辺とそれぞれ重なる、半導体装置。
【請求項５】
請求項２において、
前記複数の第１端子のそれぞれは、
前記第１開口部内に形成されるボンド部と、
前記ボンド部から前記第１絶縁層に向かって延在し、一部が前記第１絶縁層に覆われる配線部と、
を有し、
前記配線部は、前記ボンド部と前記第１絶縁層に覆われた前記配線部の一部との間に、延在方向が変化する変曲点を有する、半導体装置。
【請求項６】
請求項５において、
前記配線部の延在方向と直交する方向の幅は、前記ボンド部の幅よりも小さい、半導体装置。
【請求項７】
請求項３において、
前記複数の突起電極は、前記複数のボンディングパッド上に形成された複数の下地導電膜を介して前記複数のボンディングパッドと接続され、
前記複数の突起電極は、前記複数の下地導電膜を介して前記複数のボンディングパッド上に形成される、半導体装置。
【請求項８】
請求項１において、
前記配線基板は、前記複数の第１端子、前記第１面とは反対側の前記基材層の第２面に形成され、前記複数の第１端子とそれぞれ電気的に接続された複数の第２端子、前記基材層の前記第２面を覆う第３絶縁層 、および前記第３絶縁層に形成され、前記複数の第２端子のそれぞれを露出させる第２開口部、を備え、
前記第３絶縁層は、複数のフィラ粒子、およびガラス繊維を含有する樹脂で形成され、
前記第３絶縁層の線膨張係数は前記基材層の線膨張係数以上である、半導体装置。
【請求項９】
基材層、前記基材層の第１面に形成された複数の第１端子、および前記基材層の前記第１面を覆う第１絶縁層、を備える配線基板と、
表面、前記表面の反対側の裏面、前記表面に形成された複数のボンディングパッド、および前記複数のボンディングパッド上にそれぞれ形成された複数の突起電極、を備え、前記表面が前記配線基板の前記第１面と対向した状態で、前記複数の突起電極を介して前記配線基板に搭載される半導体チップと、
前記複数の突起電極と前記複数の第１端子とをそれぞれ接続する複数の半田材と、
前記配線基板と前記半導体チップの間に配置され、前記複数の突起電極と前記複数の第１端子との接続部分、および前記第１絶縁層に形成された第１開口部内を封止する第２絶縁層と、
を含み、
前記複数の第１端子のそれぞれは、前記第１絶縁層の前記第1開口部から露出しており、
前記複数の第１端子のそれぞれは、前記第１開口部内に形成される先端辺を有するボンド部を有し、
前記複数の突起電極のそれぞれは、平面視において、前記ボンド部の前記先端辺と重なっている、半導体装置。
【請求項１０】
請求項９において、
前記複数の第１端子のそれぞれは、
前記ボンド部から前記第１絶縁層に向かって延在し、一部が前記第１絶縁層に覆われる配線部を有し、
前記配線部は、前記ボンド部と前記第１絶縁層に覆われた前記配線部の一部との間に、延在方向が変化する変曲点を有する、半導体装置。
【請求項１１】
請求項１０において、
前記配線部の延在方向と直交する方向の幅は、前記ボンド部の前記先端辺に沿った方向の幅よりも小さい、半導体装置。
【請求項１２】
請求項９において、
前記複数の突起電極は、前記複数のボンディングパッド上に形成された複数の下地導電膜を介して前記複数のボンディングパッド上に形成される、半導体装置。
【請求項１３】
以下の工程を有する半導体装置の製造方法：
（ａ）基材層、前記基材層の第１面に形成された複数の第１端子、および前記基材層の前記第１面を覆う第１絶縁層、を備える配線基板を準備する工程；
（ｂ）表面、前記表面の反対側の裏面、前記表面に形成された複数のボンディングパッド、および前記表面側に形成され、前記複数のボンディングパッドとそれぞれ電気的に接続された複数の突起電極、を備える半導体チップを準備する工程；
（ｃ）前記（ａ）工程および前記（ｂ）工程の後、前記半導体チップの前記表面が前記配線基板の前記第１面と対向するように、前記半導体チップを前記配線基板に搭載し、前記複数の突起電極と前記複数の第１端子とを電気的に接続する工程；
（ｄ）前記（ｃ）工程の後、前記配線基板と前記半導体チップの間に樹脂を供給し、前記第１絶縁層および前記半導体チップのそれぞれに密着する第２絶縁層を形成する工程；
ここで、
前記複数の第１端子のそれぞれは、前記第１絶縁層に形成された第1開口部から露出しており、
前記配線基板の前記基材層および前記第１絶縁層のそれぞれは、複数のフィラ粒子と、ガラス繊維を含有する樹脂と、から成り、
前記第１絶縁層の線膨張係数は前記基材層の線膨張係数以上であり、かつ、前記第１絶縁層の線膨張係数は前記第２絶縁層の線膨張係数以下であり、かつ、前記基材層の線膨張係数は前記第２絶縁層の線膨張係数よりも小さい。
【請求項１４】
請求項１３において、
前記（ａ）工程で準備する配線基板の前記複数の第１端子の露出面には、複数の第１半田材がそれぞれ形成されており、
前記（ｂ）工程で準備する前記半導体チップの前記複数の突起電極の先端面には、複数の第２半田材がそれぞれ形成されており、
前記（ｃ）工程では、前記複数の第１半田材と前記複数の第２半田材を加熱して一体化させることにより、前記複数の突起電極と前記複数の第１端子とを電気的に接続する、半導体装置の製造方法。
【請求項１５】
請求項１４において、
前記（ａ）工程で準備する前記配線基板の前記複数の第１端子のそれぞれは、
前記第１開口部内に形成される先端辺を有するボンド部と、
前記ボンド部から前記先端辺とは反対の方向に向かって延在し、一部が前記第１絶縁層に覆われた配線部と、
を有し、
前記（ｃ）工程では、平面視において、前記複数の突起電極が、前記複数の第１端子の先端辺とそれぞれ重なった状態で前記半導体チップを固定する、半導体装置の製造方法。
【請求項１６】
請求項１４において、
前記（ａ）工程で準備する前記配線基板の前記複数の第１端子のそれぞれは、
前記第１開口部内に形成されるボンド部と、
前記ボンド部から前記第１絶縁層に向かって延在し、一部が前記第１絶縁層に覆われる配線部と、
を有し、
前記配線部は、前記ボンド部と前記第１絶縁層に覆われた部分との間に、延在方向が変化する変曲点を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、配線基板のソルダレジスト膜上に樹脂体を介して半導体チップが搭載された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特開２０１３−１２６４８号公報（特許文献１）には、配線基板のソルダレジスト膜上にアンダフィル樹脂を介して半導体チップが搭載された半導体装置およびその製造方法が記載されている。特許文献１では、ソルダレジスト膜から露出するボンディングリードの幅狭部上に突起電極を配置して、半田材を介して接続することが記載されている。【０００３】
また、特開２０００−７７４７１号公報（特許文献２）には、ソルダレジスト膜から露出するボンディングリード（導体パターン）の幅が大きい部分に、突起電極（バンプ）を配置して、半田材を介して接続することが記載されている。【０００４】
また、特開２００７−２６６１３６号公報（特許文献３）には、配線基板の上面および下面に形成されたソルダレジスト層のそれぞれに、ガラスクロスが含まれていることで、配線基板の力学的な強度を強化することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１２６４８号公報
【特許文献２】特開２０００−７７４７１号公報
【特許文献３】特開２００７−２６６１３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば上記特許文献１の図２に示されるように、ＢＧＡ（Ball Grid Array）型の半導体装置は、配線基板と、この配線基板上に搭載される半導体チップと、この半導体チップを保護（あるいは固定）する樹脂体等で構成される。また、半導体チップが搭載される配線基板は、基材層と、この基材層の表裏面に形成された配線層と、この配線層を覆うソルダレジスト膜を備えている。【０００７】
このように、１つの半導体装置は複数種の材料で構成されている。また、各材料の熱膨張率も様々である。言い換えると、各材料の熱膨張率は、互いに同じとは限らない。【０００８】
そのため、このような半導体装置に、温度上昇、温度低下が繰り返される温度サイクル負荷が印加されると、半導体装置を構成する各材料の接続界面等に応力が発生し、半導体装置の信頼性低下の原因になることが判った。【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態による半導体装置は、配線基板の基材層と半導体チップとの間に、上記基材層と密着する第１絶縁層、上記第１絶縁層および上記半導体チップと密着する第２絶縁層が積層されている。また、上記第１絶縁層の線膨張係数は上記基材層の線膨張係数以上であり、上記第１絶縁層の線膨張係数は上記第２絶縁層の線膨張係数以下であり、かつ、上記基材層の線膨張係数は上記第２絶縁層の線膨張係数よりも小さいものである。
【発明の効果】
【００１１】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態である半導体装置のチップ搭載面側の全体構造を示す平面図である。
【図２】図１に示す半導体装置の実装面（反対面）側を示す平面図である。
【図３】図１のＡ−Ａ線に沿った断面図である。
【図４】図１に示す半導体チップおよび樹脂体を取り除き、配線基板のチップ搭載面側を示す平面図である。
【図５】図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。
【図６】図３に示す半導体チップと配線基板とを電気的に接続する部分の拡大断面図である。
【図７】図６に示す断面に対応する拡大平面図である。
【図８】図１〜図７を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図９】図８に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。
【図１０】図９のＡ−Ａ線に沿った拡大断面図である。
【図１１】図８に示すウエハ準備工程で準備する半導体ウエハを示す平面図である。
【図１２】図１１に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。
【図１３】図１２に示す複数のパッド上に下地金属膜および突起電極を形成した状態を示す拡大断面図である。
【図１４】図１３に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図である。
【図１５】図１４に示すマスクを取り除いた状態を示す拡大断面図である。
【図１６】図１５に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【図１７】図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。
【図１８】配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。
【図１９】図１８のＡ−Ａ線に沿った拡大断面図である。
【図２０】図１９に示す半田材が一体化した状態を示す拡大断面図である。
【図２１】図１７に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。
【図２２】図２１に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
【図２３】図８に示す個片化工程において、多数個取りの配線基板を個片化する様子を示す断面図である。
【図２４】図６に示す半導体装置に対する変形例を示す拡大断面図である。
【図２５】図６に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図２６】図７に示す半導体装置に対する変形例を示す拡大平面図である。
【図２７】図３に示す半導体装置に対する変形例を示す拡大平面図である。
【図２８】図２７に示す半導体チップと配線基板とを電気的に接続する部分の拡大断面図である。
【図２９】図７に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図３０】図７に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図３１】図６に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図３２】図６に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図３３】図３に示す半導体装置に対する他の変形例を示す拡大断面図である。
【図３４】図６に対する比較例である半導体装置の拡大断面図である。
【発明を実施するための形態】
【００１３】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１４】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、シリコン・ゲルマニウム（ＳｉＧｅ）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１５】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１６】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１７】
また、本願では、上面、あるいは下面という用語を用いる場合があるが、半導体パッケージの実装態様には、種々の態様が存在するので、半導体パッケージを実装した後、例えば上面が下面よりも下方に配置される場合もある。本願では、半導体チップの素子形成面側の平面を表面、表面の反対側の面を裏面として記載する。また、配線基板のチップ搭載面側の平面を上面あるいは表面、上面の反対側に位置する面を下面として記載する。
【００１８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１９】
＜半導体装置＞
まず、本実施の形態の半導体装置ＳＰ１の概要構成について、図１〜図５を用いて説明する。図１は本実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。また、図２は、図１に示す半導体装置の実装面（反対面）側を示す平面図である。また、図３は、図１のＡ−Ａ線に沿った断面図である。また、図４は、図１に示す半導体チップおよび樹脂体を取り除き、配線基板のチップ搭載面側を示す平面図である。また、図５は、図１に示す半導体チップの表面（配線基板との対向面）側を示す平面図である。
【００２０】
なお、図２〜図５では、見易さのため、端子数を少なくして、以下で説明する数値例よりも大きく示している。端子（パッド３ＰＤやボンディングフィンガ２ＢＦ、あるいは半田ボールＳＢなど）の数は、図２〜図５に示す態様には限定されない。例えば、パッド３ＰＤ、ボンディングフィンガ２ＢＦ、半田ボールＳＢなどの端子の数が、それぞれ１００個〜１０，０００個程度の半導体装置に適用することができる。また、図５では、パッド３ＰＤおよび突起電極３ＢＰの平面視における構造を示すため、複数のパッド３ＰＤのうちの２個分を拡大した、部分拡大平面図も合わせて示している。
【００２１】
本実施の形態の半導体装置ＳＰ１は、配線基板２、配線基板２上に搭載された半導体チップ３（図１、図３参照）、および配線基板２と半導体チップ３の間に形成された樹脂体（絶縁層、アンダフィル材、封止材、接着材、ダイボンド材）４を有する。
【００２２】
配線基板２は、図３に示すように、半導体チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｓ（図１〜図３参照）を有し、図２および図３に示すように平面視において四角形の外形形状を成す。図１および図２に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１２ｍｍ〜６０ｍｍ程度の四角形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜１．３ｍｍ程度である。
【００２３】
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、チップ搭載面である上面２ａ側と実装面である下面２ｂ側を電気的に接続する複数の配線層（図２に示す例では２層）を有する。配線基板２は、上面（面、第１面、主面、ボンディングフィンガ形成面）２ＣＲａおよび上面２ＣＲａの反対側に位置する下面（面、第２面、主面、ランド形成面）２ＣＲｂを有し、例えば、ガラス繊維（繊維材料）に樹脂を含浸させたプリプレグからなる基材層（コア層、絶縁層）２ＣＲを備える。基材層２ＣＲの上面２ＣＲａおよび下面２ＣＲｂには、それぞれ配線層が形成される。
【００２４】
基材層２ＣＲの上面２ＣＲａに形成される配線層には、複数の導体パターンが形成されており、この導体パターンには、図３に示すように半導体チップ３と配線基板２とを電気的に接続するための端子である複数のボンディングフィンガ（端子、電極、内部インタフェース端子）２ＢＦが含まれる。ボンディングフィンガ２ＢＦの詳細構造は、後述する。また、基材層２ＣＲの下面２ＣＲｂに形成される配線層には、複数の導体パターンが形成されており、この導体パターンには、図３に示すように半導体装置ＳＰ１の外部端子である複数の半田ボールＳＢが接続される端子である複数のランド（端子、電極、外部インタフェース端子、外部端子）２ＬＤが含まれる。
【００２５】
ボンディングフィンガ２ＢＦやランド２ＬＤなどの導体パターンは、例えばめっき法により形成された金属膜であって、例えば銅（Ｃｕ）を主体とする金属で構成されている。また、ボンディングフィンガ２ＢＦやランド２ＬＤなどの導体パターンの厚さ（膜厚）は、例えば５μｍ〜３０μｍ程度である。
【００２６】
なお、図２では、本願の技術的思想を判りやすく説明するため、配線層構造を単純化し、２層構造の配線基板２を取り上げて説明するが、配線層の数は２層には限定されず、例えば、３層以上であっても良い。３層以上の配線層を有する配線基板に係る変形例については後述する。
【００２７】
また、基材層２ＣＲの上面２ＣＲａには、樹脂を含む絶縁層であるソルダレジスト膜（絶縁層）ＳＲ１が形成され、上面２ＣＲａの大部分は、ソルダレジスト膜ＳＲ１に覆われている。また、図４に示すように、ソルダレジスト膜ＳＲ１には開口部Ｓｋ１が形成され、開口部Ｓｋ１において、複数のボンディングフィンガ２ＢＦのそれぞれの一部がソルダレジスト膜ＳＲ１から露出している。図４に示す例では、開口部Ｓｋ１は複数のボンディングフィンガ２ＢＦに跨って形成されている。言い換えれば、複数のボンディングフィンガ２ＢＦのそれぞれの一部は、一つの開口部Ｓｋ１において一括してソルダレジスト膜ＳＲ１から露出している。
【００２８】
また、基材層２ＣＲの下面２ＣＲｂには、樹脂を含む絶縁層であるソルダレジスト膜（絶縁層）ＳＲ２が形成され、下面２ＣＲｂの大部分は、ソルダレジスト膜ＳＲ２に覆われている。また、図３に示すように、ソルダレジスト膜ＳＲ２には複数の開口部Ｓｋ２が形成され、開口部Ｓｋ２において、複数のランド２ＬＤのそれぞれの一部がソルダレジスト膜ＳＲ２から露出している。図３に示す例では、開口部Ｓｋ２は複数のランド２ＬＤのそれぞれに対応して形成されている。言い換えれば、複数のボンディングフィンガ２ＢＦには、それぞれ個別に開口部Ｓｋ２が形成され、複数の開口部Ｓｋ２において複数のボンディングフィンガ２ＢＦのそれぞれがソルダレジスト膜ＳＲ２から露出している。
【００２９】
ソルダレジスト膜ＳＲ１およびソルダレジスト膜ＳＲ２の詳細な構造は後述するが、本実施の形態では、ソルダレジスト膜ＳＲ１およびソルダレジスト膜ＳＲ２のそれぞれは、ガラス繊維に、複数のフィラ粒子および樹脂を含浸させることで形成されている。また、ソルダレジスト膜ＳＲ１およびソルダレジスト膜ＳＲ２の厚さ（膜厚）は、導体パターンを覆っている部分の厚さが、５μｍ〜３５μｍ程度になっている。
【００３０】
また、基材層２ＣＲの上面２ＣＲａ側の配線層と、下面２ＣＲｂ側の配線層は、上面２ＣＲａと下面２ＣＲｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）内にそれぞれ形成された複数のスルーホール配線２ＴＷを介して、互いに、かつ、電気的に接続されている。スルーホール配線２ＴＷは、例えば、めっき法により形成され、ボンディングフィンガ２ＢＦやランド２ＬＤなどの導体パターンと同様に、例えば銅（Ｃｕ）を主体とする金属で構成されている。
【００３１】
また、図３に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＳＰ１を図示しない実装基板に実装する際に、実装基板側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。言い換えれば、半田ボールＳＢは半導体装置ＳＰ１の外部端子である。
【００３２】
半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材や、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【００３３】
また、図２に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。言い換えると、複数の半田ボールＳＢは、配線基板２の下面２ｂの辺に沿って、かつ、複数列に亘って配置されている。また、複数の半田ボールＳＢが接合される複数のランド２ＬＤも行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【００３４】
また、図１および図３に示すように、半導体装置ＳＰ１は、配線基板２上に搭載される半導体チップ３を有する。半導体チップ３は、表面（主面、上面）３ａ（図３参照）、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｓを備える。また、図１に示すように半導体チップ３は、平面視において配線基板２よりも平面積が小さい四角形の外形形状で形成されている。図１に示す例では、半導体チップ３は、四つの側面３ｓのそれぞれが、配線基板２の四つの側面２ｓのそれぞれに沿って延びるように配線基板２の上面２ａの中央部に搭載されている。
【００３５】
また、図５に示すように、半導体チップ３は、表面３ａ側に形成された複数のパッド（ボンディングパッド）３ＰＤを備える。図５に示す例では、複数のパッド３ＰＤは、表面３ａの周縁部に、かつ、表面３ａの各辺に沿って（側面３ｓに沿って）形成されている。また、図３に示す例では、半導体チップ３は、表面３ａ側が配線基板２の上面２ａ側と対向した状態で、複数の突起電極３ＢＰを介して配線基板２上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
【００３６】
半導体チップ３（詳しくは、半導体チップ３の基材である半導体基板）は、例えばシリコン（Ｓｉ）から成る。また、表面３ａには、半導体チップ３の基材および配線を覆う絶縁膜３Ｆが形成されており、絶縁膜３Ｆには複数の開口部３Ｆｋが形成されている。複数のパッド３ＰＤのそれぞれの表面は、この絶縁膜３Ｆに形成された開口部３Ｆｋにおいて、絶縁膜３Ｆから露出している。また、複数のパッド３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
【００３７】
また、図３および図５に示すように、複数のパッド３ＰＤのそれぞれには、突起電極（導電性部材）３ＢＰが接続される。半導体チップ３の複数のパッド３ＰＤと、配線基板２の複数のボンディングフィンガ２ＢＦは、複数の突起電極３ＢＰを介してそれぞれ互いに、かつ、電気的に接続されている。突起電極３ＢＰは、半導体チップ３の表面３ａ上に突出するように形成された金属部材である。言い換えれば、突起電極３ＢＰは、半導体チップ３に形成された回路と配線基板のボンディングフィンガ２ＢＦとを電気的に接続するための導電性部材である。
【００３８】
突起電極３ＢＰとしては、以下のような構成を例示できる。例えば、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜が形成されたピラーバンプ（柱状電極）が突起電極３ＢＰとして利用可能である。また例えば、ボールボンディング技術を利用して溶融した金属がパッド３ＰＤに接合されたスタッドバンプが突起電極３ＢＰとして利用可能である。また例えば、半田材自身を突起電極３ＢＰとして用いる半田バンプが突起電極３ＢＰとして利用可能である。本実施の形態では、代表例として、突起電極３ＢＰがピラーバンプである場合を取り上げて説明する。
【００３９】
また、図３に示すように半導体チップ３と配線基板２の間には、樹脂体４が配置される。樹脂体４は、半導体チップ３の表面３ａと配線基板２の上面２ａの間の空間を塞ぐように配置される。言い換えれば、樹脂体４は、配線基板２のソルダレジスト膜ＳＲ１および半導体チップ３の表面３ａの両方に密着する。
【００４０】
また、樹脂体４は、絶縁性（非導電性）の材料から成り、半導体チップ３と配線基板２とを電気的に接続する部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰの接合部を封止するように樹脂体４を配置することで、半導体チップ３と配線基板２の電気的な接続部分を保護することができる。また、樹脂体４が配線基板２および半導体チップ３に密着することで、突起電極３ＢＰの接続部分に発生する応力を分散させることができる。樹脂体４は、例えば、エポキシ系の樹脂中にシリカ（ＳｉＯ２）などのフィラ粒子を混合し、熱硬化させることにより形成される。
【００４１】
＜半導体チップと配線基板の間の構造の詳細＞
次に、図３に示す半導体チップ３と配線基板２の間の構造の詳細について説明する。図６は、図３に示す半導体チップと配線基板とを電気的に接続する部分の拡大断面図である。また、図３４は、図６に対する比較例である半導体装置の拡大断面図である。また、図７は、図６に示す断面に対応する拡大平面図である。なお、図７では、図６に示す突起電極３ＢＰとボンディングフィンガ２ＢＦとの平面視における位置関係を判りやすくするため、図６に示す半導体チップ３および樹脂体４の図示を省略する。また、図７では、突起電極３ＢＰおよび半田材ＳＤ１は、二点鎖線を付して示している。
【００４２】
図６に示すように、配線基板２の端子であるボンディングフィンガ２ＢＦは、基材層２ＣＲの上面２ＣＲａに形成されている。また、基材層２ＣＲの上面２ＣＲａ上には、ソルダレジスト膜ＳＲ１が形成され、ボンディングフィンガ２ＢＦの一部（開口部Ｓｋ１の外部に形成された部分）は、ソルダレジスト膜ＳＲ１で覆われている。また、ボンディングフィンガ２ＢＦのうち、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１内に形成されている部分は、ソルダレジスト膜ＳＲ１から露出する。
【００４３】
言い換えれば、図７に示すように、複数のボンディングフィンガ２ＢＦのそれぞれは、突起電極３ＢＰを接続する部分であるボンド部ＢＦ１を有している。ボンド部ＢＦ１は、開口部Ｓｋ１内に形成され、ソルダレジスト膜ＳＲ１から露出する。また、複数のボンディングフィンガ２ＢＦのそれぞれは、ボンド部ＢＦ１に接続される配線部ＢＦ２を有している。配線部ＢＦ２は、ボンド部ＢＦ１との接続部分からソルダレジスト膜ＳＲ１に向かって延ばされている。また、配線部ＢＦ２の一部は、開口部Ｓｋ１の外側に形成され、ソルダレジスト膜ＳＲ１で覆われている。
【００４４】
また、本実施の形態では、配線部ＢＦ２はボンド部ＢＦ１の一方の側面に連結され、その反対側の側面には配線部ＢＦ２は接続されていない。つまり、ボンド部ＢＦ１は、配線部ＢＦ２が連結された側面の反対側にボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔを有する。
【００４５】
また、図７に示す例では、ボンド部ＢＦ１の平面形状は四角形、特に詳しくは、長方形になっている。ボンド部ＢＦ１の幅Ｗ１に相当する短辺方向の長さは、例えば、１０μｍ〜４０μｍ程度である。また、ボンド部ＢＦ１の長辺方向の長さは、例えば５０μｍ〜７０μｍ程度である。また、図７に示す例では、配線部ＢＦ２の幅Ｗ２は、ボンド部ＢＦ１の幅Ｗ１よりも小さく、例えば、５μｍ〜４０μｍ程度である。ただし、図７に対する変形例として、ボンド部ＢＦ１の幅Ｗ１と配線部ＢＦ２の幅Ｗ２を同じ値にする場合もある。さらには、ボンド部ＢＦ１の幅Ｗ１よりも、配線部ＢＦ２の幅Ｗ２を大きい値にする場合もある。
【００４６】
また、半導体チップ３の電極であるパッド３ＰＤは、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、表面３ａ側に積層される複数の配線層を有し、複数の配線層のうちの最上層（図６に示す例ではフェイスダウン実装方式なので、図６の場合はもっとも下側の配線層）にパッド３ＰＤが形成される。半導体チップ３の表面３ａは、絶縁膜３Ｆに覆われ、パッド３ＰＤは絶縁膜３Ｆに形成された開口部３Ｆｋにおいて、絶縁膜３Ｆから露出している。図６に示す例では、絶縁膜３Ｆは、絶縁膜３Ｆ１と絶縁膜３Ｆ２とを積層した積層膜である。絶縁膜３Ｆ１は、例えば酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などの無機絶縁膜（パッシベーション膜）である。また絶縁膜３Ｆ２は、例えばポリイミド樹脂などの樹脂絶縁膜である。なお、絶縁膜３Ｆには、種々の変形例があり、例えば、絶縁膜３Ｆ２を形成しない場合もある。
【００４７】
また、半導体チップ３のパッド３ＰＤは、導電性部材を介して配線基板２のボンディングフィンガ２ＢＦと電気的に接続されている。図６に示す例では、上記導電性部材には、突起電極３ＢＰが含まれる。本実施の形態の突起電極３ＢＰは、例えば銅（Ｃｕ）から成り、角柱を成す柱状電極である。詳細には、突起電極３ＢＰは、図５に示すように、平面視において、角部が面取り加工された四角形を成すように形成されている。なお、柱状電極の形状は、角柱型には限定されず、例えば、円柱形に形成することもできる。
【００４８】
図５および図７に示す柱状の突起電極３ＢＰの平面視における一辺の長さは、２５μｍ〜３５μｍ程度である。また、図６に示す突起電極３ＢＰの高さ（下地金属膜３ＵＢとの接合界面から先端面ＢＰｔまでの距離）は、２７μｍ〜４０μｍ程度である。
【００４９】
柱状の突起電極３ＢＰは、パッド３ＰＤ上に、下地金属膜（アンダーバンプメタル）３ＵＢを介して形成されている。下地金属膜３ＵＢは、例えばアルミニウムから成るパッド３ＰＤと銅から成る突起電極３ＢＰとの接続性（例えば電気的特性や接続強度）を向上させるための金属膜であって、例えばニッケル（Ｎｉ）などの金属材料で構成される。
【００５０】
また、突起電極３ＢＰとボンディングフィンガ２ＢＦは、導電性部材である半田材ＳＤ１を介して電気的に接続されている。半田材ＳＤ１は、例えば図３を用いて説明した半田ボールＳＢと同様に、鉛フリー半田を用いることができる。突起電極３ＢＰとボンディングフィンガ２ＢＦを電気的に接続する導電性部材として半田材ＳＤ１を用いることは以下の点で好ましい。すなわち、半田材および非接続部を、半田材ＳＤ１が有する半田成分の融点よりも高い温度まで加熱し、その後冷却すると、被接続対象物との接合界面に合金層が形成される。半田成分の融点よりも高い温度まで加熱した後、冷却する処理はリフロー処理と呼ばれ、多数の端子がある場合でも、多数の端子について一括して処理することができる。また、多数の端子について一括処理を行った場合でも、半田材ＳＤ１と被接続対象物との接続界面に合金層が形成されるので、必要な接続強度が確保し易い。
【００５１】
また、半導体チップ３と配線基板２とを電気的に接続する部分の周辺、すなわち、図６に示す例では、パッド３ＰＤ、下地金属膜３ＵＢ、突起電極３ＢＰ、半田材ＳＤ１、およびボンディングフィンガ２ＢＦのソルダレジスト膜ＳＲ１からの露出部分の周辺は、樹脂体４に封止されている。
【００５２】
ここで、樹脂体４が封止体として機能するためには、半導体チップ３との密着界面、および配線基板２との密着界面の剥離を抑制する必要がある。しかし、樹脂体４を構成する樹脂材料（例えばエポキシ樹脂を主体とする樹脂）と半導体チップ３（特に半導体基板を構成するシリコン）は、熱膨張率の違いが大きい。このため熱膨張率の差が大きい密着界面に、温度上昇、温度低下が繰り返される温度サイクル負荷が印加されると、密着界面に応力が発生し、剥離等が発生する原因になる。詳しくは、熱膨張率には、直線方向の膨張率の指標である線膨張係数と、３次元空間における膨張率の指標である体積膨張係数とがあるが、温度サイクル負荷に起因する応力の発生原因としては、線膨張係数の違いが大きく影響する。
【００５３】
そこで、樹脂体４には、上記したように、例えばシリカなど、線膨張係数の値がシリコンに近いフィラ粒子が混合される。例えば、フィラ粒子の混合割合は、５０ｗｔ％（重量割合）以上が好ましく、５０ｗｔ％〜８０ｗｔ％程度でフィラ粒子が混合される。半導体チップ３の線膨張係数は約４ｐｐｍ（parts per million）程度である。これに対して、本実施の形態では、樹脂体４に５０ｗｔ％以上のフィラ粒子を混合させることで、樹脂体４の線膨張係数は、例えば、２５ｐｐｍ〜３０ｐｐｍ程度になっている。このように、樹脂体４の線膨張係数を半導体チップ３の線膨張係数に近づけることで、半導体チップ３と樹脂体４との密着界面の剥離を抑制できる。
【００５４】
ところが、本願発明者が検討した所、単に、樹脂体４の線膨張係数を低減するのみでは、以下のような課題があることが判った。本願発明者は、完成した半導体パッケージ（検査体）に対して、加熱処理と冷却処理を繰り返し行う温度サイクル試験において、下記の課題を見出した。しかし、下記課題が発生するのは、温度サイクル試験を実施した場合に限らず、半導体パッケージを実装した後、実使用環境における温度サイクル負荷によっても生じると考えられる。以下に、本願発明者の検討により見出された課題について詳細に説明する。
【００５５】
本実施の形態では、上記したように、配線基板２の上面２ａの大部分は、ソルダレジスト膜ＳＲ１に覆われている。したがって、ソルダレジスト膜ＳＲ１の線膨張係数が大きければ、温度サイクル負荷に起因して、樹脂体４とソルダレジスト膜ＳＲ１との密着界面において、剥離が生じる懸念がある。
【００５６】
例えば、図３４に示す半導体装置Ｈ１の場合、ソルダレジスト膜ＳＲｈに混合されるフィラ粒子の割合は、例えば３０ｗｔ％以下程度である。また、ガラス繊維は混合されていない。この場合、ソルダレジスト膜ＳＲｈの線膨張係数は、５００ｐｐｍ〜１０００ｐｐｍ程度（すなわち、０．０５％〜０．１％程度）であり、樹脂体４の線膨張係数に対して１０倍以上の値になる。
【００５７】
また、図３４に示すように、ソルダレジスト膜ＳＲｈに開口部Ｓｋ１が形成されている場合、温度サイクル負荷に起因して開口部Ｓｋ１の端部に応力が集中し、図３４に模式的に示すように、樹脂体４にクラックＣＬＫ１が生じる場合がある。本願発明者の検討によれば、クラックＣＬＫ１は、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１の開口端部（エッジ部）を起点として発生する場合が多い。
【００５８】
また、このクラックＣＬＫ１が発生すると、その発生箇所の近傍に進展し、進展先の導体パターン、例えば図３４に示す例では、ボンディングフィンガ２ＢＦの一部あるいは半導体チップ３の表面３ａ側に積層された配線層の一部が損傷する場合がある。
【００５９】
また、クラックＣＬＫ１が生じない場合でも、以下のような課題が発生することが判った。すなわち、ソルダレジスト膜ＳＲｈの線膨張係数が大きい場合、ソルダレジスト膜ＳＲｈによってボンディングフィンガ２ＢＦがソルダレジスト膜ＳＲｈの方向に引っ張られる。図３４では、ボンディングフィンガ２ＢＦがソルダレジスト膜ＳＲ１に引っ張られる方向に矢印ＳＴ１を付して模式的に示している。図３４に示す矢印ＳＴ１の方向に引っ張り力が発生すると、半田材ＳＤ１とボンディングフィンガ２ＢＦとの接合部には、接合界面を剥離させる方向に力が作用する。そして、このような力が繰り返し作用すると、半導体チップ３と配線基板２を電気的に接続する部分のうちの一部の接続界面において剥離が生じることが判った。詳しくは、半田材ＳＤ１とボンディングフィンガ２ＢＦとの接続界面、半田材ＳＤ１と突起電極３ＢＰの接続界面、突起電極３ＢＰと下地金属膜３ＵＢの接続界面、あるいは下地金属膜３ＵＢとパッド３ＰＤや絶縁膜３Ｆとの接続界面のうちのいずれか一か所または複数個所で、接続界面の剥離が生じることが判った。
【００６０】
また、温度サイクル負荷に対する半導体パッケージ全体の耐久性を向上させるためには、単にソルダレジスト膜ＳＲｈの線膨張係数を小さくするのみではなく、積層された各部材の線膨張係数のバランスを考慮する必要があることが判った。例えば、ソルダレジスト膜ＳＲｈの線膨張係数が、基材層２ＣＲの線膨張係数よりも小さくした場合、ソルダレジスト膜ＳＲｈと基材層２ＣＲとの接続界面において、温度サイクル負荷に起因する剥離が生じる場合がある。また、ソルダレジスト膜ＳＲｈの線膨張係数を小さくするため、ガラス繊維（繊維材料）ＧＣ（図６参照）を過剰に混合させると、ソルダレジスト膜ＳＲｈの加工性が低下する。このため、例えば開口部Ｓｋ１を精度よく形成することが難しくなる。
【００６１】
そこで、本願発明者は、さらに検討し、本実施の形態の構成を見出した。すなわち、本実施の形態では、ソルダレジスト膜ＳＲ１には、複数のフィラ粒子が含まれている。また、ソルダレジスト膜ＳＲ１には、図６に模式的に示すように、ガラス繊維ＧＣが含まれている。ソルダレジスト膜ＳＲ１にガラス繊維ＧＣを混合することで、ソルダレジスト膜ＳＲ１の線膨張係数を小さくすることができる。
【００６２】
本実施の形態では、ソルダレジスト膜ＳＲ１に複数のフィラ粒子、およびガラス繊維を混合させることで、ソルダレジスト膜ＳＲ１の線膨張係数の値を調整している。すなわち、理想的には、樹脂体４、ソルダレジスト膜ＳＲ１、基材層２ＣＲの順に、線膨張係数の値が順次小さくなることが好ましい。さらには、樹脂体４、ソルダレジスト膜ＳＲ１、ボンディングフィンガ２ＢＦ、基材層２ＣＲの順に、線膨張係数の値が順次小さくなることがより好ましい。
【００６３】
また、ソルダレジスト膜ＳＲ１の線膨張係数と樹脂体４の線膨張係数は同じでも良い。ただし、この場合には、ソルダレジスト膜ＳＲ１の線膨張係数は基材層２ＣＲの線膨張係数よりも大きくなっている必要がある。
【００６４】
また、ソルダレジスト膜ＳＲ１の線膨張係数と基材層２ＣＲの線膨張係数は同じでも良い。ただし、この場合には、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数よりも小さくなっている必要がある。
【００６５】
上記の線膨張係数の関係をまとめると、以下の通りになる。すなわち、ソルダレジスト膜ＳＲ１の線膨張係数は基材層２ＣＲの線膨張係数以上であり、かつ、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数以下であり、かつ、基材層２ＣＲの線膨張係数は樹脂体４の線膨張係数よりも小さい。
【００６６】
言い換えると、基材層２ＣＲの線膨張係数をα１、ソルダレジスト膜ＳＲ１の線膨張係数をα２、樹脂体４の線膨張係数をα３とすると、
α１≦α２＜α３      ・・・（式１）
α１＜α２≦α３      ・・・（式２）
上記（式１）または上記（式２）の関係を満たす。
【００６７】
図６に示す例では、半導体チップ３（詳しくは、半導体チップ３が備える半導体基板）の線膨張係数は、約４ｐｐｍ程度である。また、半導体チップ３およびソルダレジスト膜ＳＲ１に密着する樹脂体４の線膨張係数は、２５ｐｐｍ〜３０ｐｐｍである。また、ソルダレジスト膜ＳＲ１の線膨張係数は１５ｐｐｍ〜３０ｐｐｍの範囲で、かつ、樹脂体４の線膨張係数の値以下である。また、基材層２ＣＲの線膨張係数は、１０〜１５ｐｐｍで、かつ、ソルダレジスト膜ＳＲ１の線膨張係数の値以下である。
【００６８】
上記構成により、線膨張係数が異なる複数の部材が積層された半導体装置ＳＰ１に温度サイクル負荷が印加された場合でも、各絶縁層の接続界面の剥離を抑制できる。このため、半導体装置の信頼性を向上させることができる。
【００６９】
また、ボンディングフィンガ２ＢＦの線膨張係数は１５ｐｐｍ〜１７ｐｐｍの範囲で、かつ、ソルダレジスト膜ＳＲ１の線膨張係数の値以下である。ボンディングフィンガ２ＢＦの線膨張係数とソルダレジスト膜ＳＲ１との線膨張係数が上記の関係を満たせば、ボンディングフィンガ２ＢＦに密着する絶縁層の密着界面の剥離を抑制できるので、さらに好ましい。
【００７０】
本実施の形態において、ソルダレジスト膜ＳＲ１にガラス繊維ＧＣを混合させるのは、ソルダレジスト膜ＳＲ１の線膨張係数を効率的に低下させるためである。ソルダレジスト膜ＳＲ１にフィラ粒子を混入させることで、上記（式１）または上記（式２）の関係を満たすことができれば、繊維材料を混合しない変形例も考えられる。しかし、ガラス繊維ＧＣを混合せずに上記（式１）または上記（式２）の関係を満たすことは難しい。一方、ソルダレジスト膜ＳＲ１にガラス繊維ＧＣを含めれば、上記（式１）または上記（式２）の関係を比較的容易に満たすことができる。
【００７１】
なお、上記（式１）または上記（式２）の関係を満たすソルダレジスト膜ＳＲ１を採用することで、図３４を用いて説明した課題のうち、半導体チップ３と配線基板２を電気的に接続する部分のうちの一部の接続界面において生じる剥離も抑制できるが、この課題をより確実に解決する手段として、本実施の形態の半導体装置ＳＰ１では、さらに以下の構成も備えている。
【００７２】
すなわち、図６に示すように本実施の形態では、突起電極３ＢＰが、ボンディングフィンガ２ＢＦの延在方向の先端と厚さ方向に重なる位置に接続されている。詳しくは、図７に示すように、複数のボンディングフィンガ２ＢＦのそれぞれは、突起電極３ＢＰが半田材ＳＤ１を介して接続される部分であるボンド部ＢＦ１を有している。ボンド部ＢＦ１は、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１内に配置され、平面視におけるボンディングフィンガ２ＢＦの延在方向（図７に示す例ではＸ方向）の先端に位置する先端面（先端辺）ＢＦｔを有する。なお、図６に示すように、先端面ＢＦｔは、ボンディングフィンガ２ＢＦの延在方向（図６ではＸ方向）の先端に位置する側面であるが、図７に示すような平面視においては、辺として考えることができる。したがって、本実施の形態の説明では、先端面（先端辺）ＢＦｔと併記して示す場合がある。
【００７３】
また、複数のボンディングフィンガ２ＢＦのそれぞれは、ボンド部ＢＦ１から先端面（先端辺）ＢＦｔとは反対の方向に向かって延在し、一部がソルダレジスト膜ＳＲ１に覆われた配線部ＢＦ２を有している。そして、平面視において、複数の突起電極３ＢＰは複数のボンディングフィンガ２ＢＦが有するボンド部ＢＦ１の先端面（先端辺）ＢＦｔとそれぞれ重なる。
【００７４】
本実施の形態のように、突起電極３ＢＰとボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔとが厚さ方向に重なるように配置する、換言すれば、突起電極３ＢＰの一部がボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔから迫り出すように半導体チップ３を配置（搭載）することで、突起電極３ＢＰの直下に配置される半田材ＳＤ１の量が増加する。詳しくは、半田材ＳＤ１のうち、ボンディングフィンガ２ＢＦの先端面ＢＦｔを覆う部分の厚さ（ボンディングフィンガ２ＢＦの延在方向（図６ではＸ方向）の厚さ）を大きくできる。半田材ＳＤ１は、ボンディングフィンガ２ＢＦや突起電極３ＢＰを構成する主要な金属材料（例えば銅）よりも低弾性な材料である。図６に矢印ＳＴ２を付して模式的に示すように、温度サイクル負荷に起因して、ボンディングフィンガ２ＢＦをソルダレジスト膜ＳＲ１の方向に引っ張る、引っ張り力が発生した場合、本実施の形態の場合でも、突起電極３ＢＰの接続部分の周辺に応力が発生する。
【００７５】
しかし、本実施の形態の場合、突起電極３ＢＰの下方に配置される半田材ＳＤ１のうち、図６に示す先端面ＢＦｔを覆う部分の量が増加する。そして、先端面ＢＦｔを覆う部分を含めた半田材ＳＤ１が弾性変形することにより、応力を緩和することができる。言い換えれば、温度サイクル負荷により、応力集中が発生しやすい先端面（先端辺）ＢＦｔの近傍における半田材ＳＤ１の配置量を多くすることで、半田材ＳＤ１の弾性変形機能により、応力集中を抑制できる。
【００７６】
また、本実施の形態の場合、上記したように、ソルダレジスト膜ＳＲ１の線膨張係数は基材層２ＣＲの線膨張係数以上であり、かつ、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数以下であり、かつ、基材層２ＣＲの線膨張係数は樹脂体４の線膨張係数よりも小さい。このため、半導体装置ＳＰ１に温度サイクル負荷が印加された場合に発生する引っ張り力（図６の矢印ＳＴ２で示す力）は、図３４に示す半導体装置Ｈ１に温度サイクル負荷が印加された場合に発生する引っ張り力（図３４の矢印ＳＴ１で示す力）よりも小さい。したがって、半導体装置ＳＰ１は、半導体装置Ｈ１と比較して、半導体チップ３と配線基板２を電気的に接続する部分のうちの一部の接続界面において剥離が生じる現象を抑制できる。
【００７７】
また、図７に示すように、本実施の形態では、ボンド部ＢＦ１の幅（ボンディングフィンガ２ＢＦの延在方向と直交する方向の長さ）Ｗ１が、配線部ＢＦ２の幅（ボンディングフィンガ２ＢＦの延在方向と直交する方向の長さ）Ｗ２よりも大きい。このようにボンド部ＢＦ１の幅Ｗ１を配線部ＢＦ２の幅Ｗ２よりも大きくすることで、ボンド部ＢＦ１と半田材ＳＤ１との接合面積を大きくできる。このため、半田材ＳＤ１とボンディングフィンガ２ＢＦとの接合強度が向上する。ただし、図示は省略するが、本実施の形態に対する変形例としては、ボンド部ＢＦ１の幅Ｗ１と配線部ＢＦ２の幅Ｗ２を同じにすることもできる。さらには、配線部ＢＦ２の幅Ｗ２をボンド部ＢＦ１の幅Ｗ１よりも大きい値にすることもできる。
【００７８】
また、図４に示す例では、ボンディングフィンガ２ＢＦの配線部ＢＦ２は、開口部Ｓｋ１内に形成されたボンド部ＢＦ１から配線基板２の周縁部に向かって（言い換えれば、側面２ｓに向かって）延在する。しかし、変形例としては、開口部Ｓｋ１内に形成されたボンド部ＢＦ１から、配線基板２の上面２ａの中心に向かって内側に配線部ＢＦ２を延在させることもできる。また、本実施の形態に対する更なる変形例として、一つの開口部Ｓｋ１において複数のボンド部ＢＦ１を複数列で配列することもできる。この変形例については、後述する。
【００７９】
また、本実施の形態では、チップ搭載面側のソルダレジスト膜ＳＲ１について、ガラス繊維ＧＣを含ませる実施態様について説明した。一方、図３に示す実装面側のソルダレジスト膜ＳＲ２は、半導体チップ３と配線基板２とを電気的に接続する部分とは、直接的な関係がないので、ガラス繊維ＧＣ（図６参照）を含ませずに形成することもできる。ただし、配線基板２の反り変形を抑制する観点からは、ソルダレジスト膜ＳＲ１とソルダレジスト膜ＳＲ２の線膨張係数を揃えることが好ましい。したがって、ソルダレジスト膜ＳＲ２には、ソルダレジスト膜ＳＲ１と同様にガラス繊維ＧＣを含んでいることが好ましい。また、ソルダレジスト膜ＳＲ２の線膨張係数は、基材層２ＣＲの線膨張係数以上であり、ソルダレジスト膜ＳＲ１の線膨張係数と同程度であることが好ましい。本実施の形態では、図３に示すソルダレジスト膜ＳＲ２の線膨張係数は、１０ｐｐｍ〜３０ｐｐｍの範囲内で、かつ、基材層２ＣＲの線膨張係数以上の値になっている。
【００８０】
＜半導体装置の製造方法＞
次に、図１〜図７を用いて説明した半導体装置ＰＫ１の製造工程について説明する。半導体装置ＳＰ１は、図８に示すフローに沿って製造される。図８は、図１〜図７を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【００８１】
＜基板準備工程＞
まず、図８に示す基板準備工程では、図９および図１０に示す配線基板２０を準備する。図９は、図８に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図１０は図９のＡ−Ａ線に沿った拡大断面図である。なお、図１０では、ボンディングフィンガ２ＢＦの露出面に形成された半田材ＳＤ２を示すため、ボンディングフィンガ２ＢＦの周辺の拡大図も示している。また、図１０では、実装面側のソルダレジスト膜ＳＲ２がガラス繊維ＧＣを含んでいることを明示するため、ソルダレジスト膜ＳＲ２と基材層２ＣＲとの接着界面の一部の拡大図も示している。
【００８２】
図９に示すように、本工程で準備する配線基板２０は、枠部（枠体）２０ｂの内側に複数の製品形成領域２０ａを備えている。詳しくは、複数（図９では２７個）の製品形成領域２０ａが行列状に配置されている。配線基板２０は、図３に示す配線基板２に相当する複数の製品形成領域２０ａと、各製品形成領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数の製品形成領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
【００８３】
なお、本実施の形態では、多数個取り基板を用いた半導体装置の製造方法について説明するが、変形例としては、個片で形成された配線基板２（図３参照）に対して半導体チップ３を搭載することもできる。この場合、図８に示す個片化工程を省略できる。
【００８４】
図１０に示すように各製品形成領域２０ａには、図１〜図７を用いて説明した配線基板２の構成部材がそれぞれ形成されている。詳しくは、配線基板２０は、上面２ＣＲａおよび上面２ＣＲａの反対側の下面２ＣＲｂを有する基材層２ＣＲを備えている。基材層２ＣＲは、ガラス繊維ＧＣに、フィラ粒子を混合させた樹脂を含浸させた後、加熱して熱硬化性樹脂成分を硬化させることにより得られる。
【００８５】
また、配線基板２０の各製品形成領域２０ａは、基材層２ＣＲの上面２ＣＲａ上に形成される複数のボンディングフィンガ２ＢＦ、下面２ＣＲｂに配置される複数のランド２ＬＤ、および複数のボンディングフィンガ２ＢＦとランド２ＬＤを電気的に接続する複数のスルーホール配線２ＴＷを備えている。
【００８６】
また、基材層２ＣＲの上面２ＣＲａには、図６を用いて説明した、ガラス繊維ＧＣ、複数のフィラ粒子、および樹脂を含む絶縁層であるソルダレジスト膜（絶縁層）ＳＲ１が形成される。基材層２ＣＲの上面２ＣＲａの大部分は、ソルダレジスト膜ＳＲ１に覆われている。ソルダレジスト膜ＳＲ１は、ガラス繊維ＧＣにフィラ粒子を混合させた樹脂を含浸させた後、硬化させることにより得られる。ガラス繊維ＧＣに含浸させる樹脂が、例えばエポキシなどの熱硬化性樹脂成分を含んでいる場合、ソルダレジスト膜ＳＲ１を形成した後、加熱することで、硬化させることができる。
【００８７】
また、図４に示すように、ソルダレジスト膜ＳＲ１には開口部Ｓｋ１が形成され、開口部Ｓｋ１において、複数のボンディングフィンガ２ＢＦのそれぞれの一部がソルダレジスト膜ＳＲ１から露出している。図４に示す例では、開口部Ｓｋ１は複数のボンディングフィンガ２ＢＦに跨って形成されている。言い換えれば、複数のボンディングフィンガ２ＢＦのそれぞれの一部は、一つの開口部Ｓｋ１において一括してソルダレジスト膜ＳＲ１から露出する。開口部Ｓｋ１の形成方法は、例えば、フォトリソグラフィ技術を用いたエッチング処理により形成することができる。ただし、本実施の形態では、ソルダレジスト膜ＳＲ１にガラス繊維ＧＣ（図１０参照）が含まれている。したがって、ガラス繊維ＧＣの一部を除去し、精度よく開口部Ｓｋ１を形成する観点からは、レーザを照射することにより開口部Ｓｋ１を形成することが好ましい。
【００８８】
また、基材層２ＣＲの下面２ＣＲｂには、樹脂を含む絶縁層であるソルダレジスト膜（絶縁層）ＳＲ２が形成され、下面２ＣＲｂの大部分は、ソルダレジスト膜ＳＲ２に覆われている。また、図３に示すように、ソルダレジスト膜ＳＲ２には複数の開口部Ｓｋ２が形成され、開口部Ｓｋ２において、複数のランド２ＬＤのそれぞれの一部がソルダレジスト膜ＳＲ２から露出している。図３に示す例では、開口部Ｓｋ２は複数のランド２ＬＤのそれぞれに対応して形成されている。言い換えれば、複数のボンディングフィンガ２ＢＦには、それぞれ個別に開口部Ｓｋ２が形成され、複数の開口部Ｓｋ２において複数のボンディングフィンガ２ＢＦのそれぞれがソルダレジスト膜ＳＲ２から露出している。
【００８９】
上記したように、本実施の形態では、ソルダレジスト膜ＳＲ２にも、ガラス繊維ＧＣが含まれている。ソルダレジスト膜ＳＲ２は、ソルダレジスト膜ＳＲ１と同様に形成することができる。また、開口部Ｓｋ２は、開口部Ｓｋ１と同様に、エッチング処理により形成することもできるが、精度よく開口部Ｓｋ２を形成する観点からは、レーザを照射することで、ソルダレジスト膜ＳＲ２の一部を除去する方法が好ましい。
【００９０】
また、配線基板２０が備える導体パターン（ボンディングフィンガ２ＢＦ、ランド２ＬＤおよびスルーホール配線２ＴＷ）はそれぞれ銅（Ｃｕ）を主成分とする金属材料で形成される。本実施の形態では、これらの導体パターンを形成する工法として、例えば、サブトラクト法やセミアディティブ法などの工法を用いて形成する。このような方法によれば、図７に例示したような、ボンド部ＢＦ１および配線部ＢＦ２が形成できる。なお、各導体パターンの形成順序は、まず、スルーホール配線２ＴＷを形成した後、スルーホール配線２ＴＷに接続させるボンディングフィンガ２ＢＦおよびランド２ＬＤを形成する。ボンディングフィンガ２ＢＦとランド２ＬＤの形成順序の前後は限定されない。
【００９１】
また、ソルダレジスト膜ＳＲ１およびソルダレジスト膜ＳＲ２は、上記導体パターンが形成された後で形成される。その後、開口部Ｓｋ１を形成して、複数のボンディングフィンガ２ＢＦを開口部Ｓｋ１内で露出させる。また、複数の開口部Ｓｋ２を形成して、複数のランド２ＬＤのそれぞれを開口部Ｓｋ２において露出させる。
【００９２】
また、複数のボンディングフィンガ２ＢＦのソルダレジスト膜ＳＲ１からの露出部分には、複数の半田材ＳＤ２が予め塗布されている。この半田材ＳＤ２は、図６に示す半田材ＳＤ１の原料である。図８に示す半導体チップ搭載工程の前に、ボンディングフィンガ２ＢＦのボンド部ＢＦ１の露出面にあらかじめ半田材ＳＤ２を形成しておくことにより、半導体チップ搭載工程において、突起電極３ＢＰ（図６参照）側に形成された半田材（詳細は後述する）の濡れ性を向上させることができる。半田材ＳＤ２は、種々の形成方法により形成できるが、例えば、めっき法で形成することができる。また、半田材ＳＤ２を形成するタイミングは、ソルダレジスト膜ＳＲ１に開口部Ｓｋ１を形成した後が好ましい。この場合、ソルダレジスト膜ＳＲ１に覆われた部分には、半田材ＳＤ２が形成されない。
【００９３】
＜半導体チップ準備工程＞
図８に示す半導体チップ準備工程では、図５に示す半導体チップ３を準備する。図１１は、図８に示すウエハ準備工程で準備する半導体ウエハを示す平面図、図１２は、図１１に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。また、図１３は、図１２に示す複数のパッド上に下地金属膜および突起電極を形成した状態を示す拡大断面図、図１４は、図１３に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図である。また、図１５は、図１４に示すマスクを取り除いた状態を示す拡大断面図、図１６は、図１５に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
【００９４】
図５に示す半導体チップ３は、例えば以下のように製造される。まず、図８に示すウエハ準備工程では、図１１に示すウエハ（半導体ウエハ）ＷＨを準備する。本工程で準備するウエハＷＨは、図１１に示すように略円形の平面形状を有する表面３ａおよび表面３ａの反対側に位置する裏面３ｂを有している。また、ウエハＷＨは、複数のチップ領域（デバイス領域）ＷＨａを有し、各チップ領域ＷＨａが、それぞれ図５に示す半導体チップ３に相当する。また、隣り合うチップ領域ＷＨａの間には、スクライブライン（スクライブ領域）ＷＨｂが形成されている。スクライブラインＷＨｂは格子状に形成され、ウエハＷＨの表面３ａを複数のチップ領域ＷＨａに区画する。また、スクライブラインＷＨｂには、チップ領域ＷＨａ内に形成される半導体素子などが正しく形成されているか否かを確認するためのＴＥＧ（Test Element Group）やアライメントマークなどの導体パターンが複数形成されている。
【００９５】
本工程で準備するウエハＷＨには、例えばシリコン（Ｓｉ）から成る半導体基板の主面（素子形成面）に例えばトランジスタなどの複数の半導体素子（図示は省略）が形成されている。また、半導体基板の半導体素子形成面上には複数の配線層（図示は省略）が積層され、最上層には、これら複数の配線層と電気的に接続される複数のパッド３ＰＤが形成されている。複数のパッド３ＰＤは、配線層に形成された複数の配線を介して複数の半導体素子と、それぞれ電気的に接続されている。つまり、本工程で準備するウエハＷＨには、予め半導体基板の半導体素子形成面上に集積回路が形成されている。また、半導体チップ３の表面３ａは、例えば酸化ケイ素（ＳｉＯ２）やポリイミド樹脂などの絶縁膜３Ｆにより覆われているが、複数のパッド３ＰＤ上において、表面３ａを覆うように開口部３Ｆｋが形成されている。そして、開口部３Ｆｋにおいて、パッド３ＰＤが絶縁膜３Ｆから露出している。
【００９６】
次に、図８に示す突起電極形成工程では、図１３に示すように複数のパッド３ＰＤ上にそれぞれ金属膜を堆積させて突起電極３ＢＰを形成する。本実施の形態では、図１３に示すようにウエハＷＨの表面３ａ上にマスクＭＳを配置（固定）する。そして、突起電極３ＢＰを形成する位置に貫通孔（開口部）ＭＳｈを形成する。貫通孔ＭＳｈは、例えばフォトリソグラフィ技術やエッチング技術を用いて形成することができる。
【００９７】
続いて貫通孔ＭＳｈ内に金属膜を堆積させて突起電極３ＢＰを形成する。本実施の形態では、例えばニッケル膜などの下地金属膜３ＵＢを堆積させた後、銅膜を堆積させて、突起電極３ＢＰを形成する。金属膜を堆積させる方法は、特に限定されず、例えばめっき法により堆積させることができる。このように、金属膜を堆積させることにより下地金属膜３ＵＢと突起電極３ＢＰを形成する場合、突起電極３ＢＰとパッド３ＰＤを接合する際に、パッド３ＰＤに加わるストレスを低減することができる。
【００９８】
特に、ボールボンディング方式など、突起電極をパッドに圧着（熱圧着を含む）する方式と比較すると、めっき法で形成する本実施の形態の方法の方がストレスを低減できる。このため、突起電極形成時のチップ領域ＷＨａの破損に起因する信頼性低下を抑制することができる。また、マスクＭＳに複数の貫通孔ＭＳｈが形成された状態で金属膜を堆積させることで、複数（多数）の突起電極３ＢＰを一括して形成することができる。このため、突起電極３ＢＰを効率的に形成することができる。また、ウエハＷＨを分割する前に突起電極３ＢＰを形成するので、複数のチップ領域ＷＨａに一括して突起電極３ＢＰを形成する事ができる。このため、突起電極３ＢＰを効率的に形成することができる。このようにマスクＭＳの貫通孔ＭＳｈ内に金属膜を堆積させて形成した突起電極は、柱型の立体形状を備えた柱状電極となる。また、突起電極３ＢＰの平面形状は、貫通孔ＭＳｈの開口形状に応じて形成される。例えば、本実施の形態では、四つの角部が面取りされて曲線になっている四角形（四辺形）の開口形状になっている。ただし、柱状電極の形状には種々の変形例があり、例えば円柱形にすることができる。
【００９９】
次に図８に示す半田材形成工程では、図１４に示すように突起電極３ＢＰの先端面ＢＰｔ上にそれぞれ半田膜を堆積させて半田材ＳＤ３を形成する（取り付ける）。本実施の形態では、前記した突起電極形成工程で貫通孔ＭＳｈ（図１３参照）の途中まで金属膜を堆積し、その後引き続いて（マスクＭＳを取り除くことなく）半田膜を堆積させる。このため、例えば銅膜を堆積させた後、引き続き半田膜を堆積させれば、半田膜を形成する前に銅膜に酸化膜が形成されることを抑制できる。したがって、半田材ＳＤ３と突起電極３ＢＰの接合界面の接合強度を向上させることができる。また、本工程で突起電極３ＢＰの先端面ＢＰｔを半田材ＳＤ３で覆うことにより、先端面ＢＰｔが大気に曝露することを防止できるので、先端面ＢＰｔに酸化膜が形成され難い状態を維持することができる。したがって、半田材ＳＤ３と突起電極３ＢＰの接合界面の接合強度を向上させることができる。この結果、半田材ＳＤ３と先端面ＢＰｔの接合界面の接合強度を向上させることができる。なお、突起電極３ＢＰの酸化をより確実に抑制するためには、突起電極３ＢＰの先端面ＢＰｔにニッケル（Ｎｉ）膜を形成してもよい。ただし、ニッケル膜を形成する場合、ニッケルメッキ膜を形成するためのめっきの工程数（工程時間）が増えるため、本実施の形態のように、突起電極３ＢＰの先端面ＢＰｔに半田材ＳＤ３を直接形成することが好ましい。
【０１００】
次に、マスクＭＳ（図１４参照）を取り除き、洗浄を行うと、図１５に示すように、突起電極３ＢＰの側面が露出する。この状態では半田材ＳＤ３は突起電極３ＢＰと同様に四角柱の形状であるが、熱処理（加熱処理）を施し、半田材ＳＤ３の少なくとも一部を溶融させると、図１６に示すように、半田材ＳＤ３の形状が溶融半田の表面張力の影響により変形し、ドーム形状となる。このように熱処理を施すと、突起電極３ＢＰの先端面ＢＰｔと半田材ＳＤ３をしっかりと接合することができる。また、図１６に示すようにドーム形状とした方が、半田材ＳＤ３が安定するため、突起電極からの脱落や損傷を抑制できる。
【０１０１】
以上の各工程により、複数のパッド３ＰＤの表面（上面）上に複数の突起電極３ＢＰが形成（接合）され、かつ、複数の突起電極３ＢＰの先端面ＢＰｔに複数の半田材ＳＤ３が形成されたウエハＷＨが得られる。
【０１０２】
次に、複数の突起電極３ＢＰが形成されたウエハＷＨの表面にバックグラインド用のテープを貼り付け、ウエハＷＨの裏面を研磨（研削）することで、所望の厚さのウエハＷＨを取得する。なお、準備するウエハＷＨの厚さがウエハの準備段階において既に薄い場合、あるいは、薄くする必要が無い場合には、この研削工程を削除できる。
【０１０３】
次に、図８に示す分割工程では、図１６に示すウエハＷＨをチップ領域ＷＨａ毎に分割（個片化）し、図５に示す半導体チップ３を複数個取得する。本工程では、図１２に示すスクライブラインＷＨｂに沿ってウエハＷＨを切断し、分割する。切断方法は特に限定されないが、ダイシングブレード（回転刃）を用いた切断方法やレーザを照射する切断方法を用いることができる。
【０１０４】
＜半導体チップ搭載工程＞
図８に示す半導体チップ搭載工程では、図１７に示すように半導体チップ３を配線基板２０上に搭載する。本実施の形態では、半導体チップ３の表面３ａが配線基板２０の上面２ａと対向するように配線基板２０上に配置し、複数のボンディングフィンガ２ＢＦと複数のパッド３ＰＤを電気的に接続する。図１７は、図１２に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図１８は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図１９は、図１８のＡ−Ａ線に沿った拡大断面図である。また、図２０は、図１９に示す半田材が一体化した状態を示す拡大断面図である。
【０１０５】
本工程では、まず、図１７に示すように、半導体チップ３の表面３ａが配線基板２０の上面２ａと対向するように配線基板２０上に配置する（半導体チップ配置工程）。この時、図１８に示すように、複数の突起電極３ＢＰが、複数のボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔとそれぞれ重なるように半導体チップ３と配線基板２０との平面的な位置関係を調整する。言い換えれば、図１９に示すように、突起電極３ＢＰの先端面ＢＰｔに取り付けられた半田材ＳＤ３が、ボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔと厚さ方向に重なるように半導体チップ３を配線基板２０上に位置合わせして配置する。
【０１０６】
上記したように、本実施の形態では、突起電極３ＢＰの下方に配置される半田材ＳＤ１のうち、ボンディングフィンガ２ＢＦの先端面ＢＦｔを覆う部分の量を増加させることで、温度サイクル負荷に起因して、突起電極３ＢＰの周辺に発生する応力を緩和させる。本工程において、複数の突起電極３ＢＰと複数のボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔとが厚さ方向に重なるように位置合わせができれば、突起電極３ＢＰの下方に配置される半田材ＳＤ１のうち、ボンディングフィンガ２ＢＦの先端面ＢＦｔを覆う部分の量を増加させることができる。
【０１０７】
言い換えれば、半田材ＳＤ１のうち、ボンディングフィンガ２ＢＦの先端面ＢＦｔを覆う部分の厚さ（ボンディングフィンガ２ＢＦの延在方向（図１８および図１９ではＸ方向）の厚さ）を大きくできる。さらに言い換えれば、突起電極３ＢＰの直下に配置される半田材ＳＤ１の量を増加させることができる。
【０１０８】
次に、図１９に示す半導体チップ３と配線基板２の距離を近づけて、半田材ＳＤ２と半田材ＳＤ３を接触（当接）させる。この時、半田材ＳＤ３が、半田材ＳＤ２のうち、ボンディングフィンガ２ＢＦの先端面ＢＦｔを覆う部分と厚さ方向に重なるように接触させる。また、複数のボンディングフィンガ２ＢＦのそれぞれにおいて、半田材ＳＤ２と半田材ＳＤ３を接触させるためには、半田材ＳＤ２または半田材ＳＤ３の少なくとも一方が、接触後に変形する程度の硬さになるまで、予め加熱されていることが好ましい。
【０１０９】
次に、半田材ＳＤ２および半田材ＳＤ３が融点以上になるまでさらに加熱する（加熱工程（熱処理工程、リフロー工程）。加熱温度は、半田材ＳＤ２および半田材ＳＤ３の融点により変化するが、錫−銀（Ｓｎ−Ａｇ）系の鉛フリー半田を採用した場合は、２３０℃〜３００℃で加熱する。本工程では、半田材ＳＤ２と半田材ＳＤ３を接触させた状態で加熱するので、例えば半導体チップ３を加熱すれば、半田材ＳＤ３からの熱伝達により半田材ＳＤ２を加熱することができる。そして、半田材ＳＤ２および半田材ＳＤ３がそれぞれ溶融すると、半田材ＳＤ２と半田材ＳＤ３が一体化する。つまり、半田材ＳＤ２および半田材ＳＤ３が、所謂、「濡れた」状態となる。そして、一体化させた後で、溶融半田を冷却することにより、図２０に示す半田材ＳＤ１が形成される。
【０１１０】
また、図１９に示す半田材ＳＤ２と半田材ＳＤ３が一体化すると、一体化した溶融半田の表面張力により、物理的に安定な形状となるように変形する。すなわち、球形に類似した形状になる。つまり、本工程では、平面視において複数の突起電極３ＢＰが、複数のボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔとそれぞれ重なった状態で半導体チップ３が固定される。
【０１１１】
本実施の形態のように、突起電極３ＢＰの一部がボンディングフィンガ２ＢＦと厚さ方向に重ならない位置に存在している場合、その部分の直下（突起電極３ＢＰと基材層２ＣＲの上面２ＣＲａとの間の空間）には、図１９に示すように半田材ＳＤ１が厚く形成される。つまり、突起電極３ＢＰの直下のうち、ボンディングフィンガ２ＢＦと重ならない部分における半田材ＳＤ１の量を増加させることができる。この結果、温度サイクル負荷に起因して、突起電極３ＢＰの周辺に発生する応力を緩和させることができる。
【０１１２】
＜封止工程＞
次に、図８に示す封止工程では、図２１に示すように、半導体チップ３の表面３ａと、配線基板２０の上面２ａの間に樹脂体４を供給して、パッド３ＰＤとボンディングフィンガ２ＢＦとを電気的に接続する部分を封止する。図２１は、図１７に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。
【０１１３】
本工程では、例えば半導体チップ３の側面３ｓの外側に樹脂供給用のノズルＮＺ１を配置して、液状またはペースト状の樹脂４ｐを半導体チップ３の表面３ａと、配線基板２０の上面２ａの間に供給する。樹脂４ｐには、熱硬化性樹脂成分および複数のフィラ粒子が含有する。
【０１１４】
半導体チップ３の表面３ａと、配線基板２０の上面２ａの間に供給された樹脂４ｐは、毛細管現象により、半導体チップ３の表面３ａと、配線基板２０の上面２ａの空間に広がる。そして、樹脂４ｐを加熱して樹脂４ｐに含まれる熱硬化性樹脂成分を硬化させれば、図２０に示すパッド３ＰＤ、下地金属膜３ＵＢ、突起電極３ＢＰ、半田材ＳＤ１、およびボンディングフィンガ２ＢＦの各接合部は樹脂体４により一括して封止される。
【０１１５】
このように、パッド３ＰＤとボンディングフィンガ２ＢＦの接続部を樹脂体４により封止することで、接続部にかかる応力を、樹脂体４に分散させることができるので、パッド３ＰＤとボンディングフィンガ２ＢＦの接続信頼線を向上させる観点から好ましい。
【０１１６】
また、樹脂体４と半導体チップ３の接着強度を向上させる観点からは、樹脂体４を半導体チップ３の周囲にも形成し、樹脂体４の一部が、半導体チップ３の側面３ｓの少なくとも一部を覆うフィレットを形成することが好ましい。樹脂体４の周縁部にフィレットが形成されれば、樹脂体４は、半導体チップ３の表面３ａおよび複数の側面３ｓのそれぞれに接着することになるので、接着強度が向上する。
【０１１７】
また、上記のように樹脂体４を半導体チップ３の周囲にも形成する場合、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１は、樹脂体４により塞がれる。このため、例えば、図６に示すように開口部Ｓｋ１の開口端部が、樹脂体４に封止された構造になる。
【０１１８】
また、本実施の形態では、樹脂体４に複数のフィラ粒子を含有させることにより、樹脂体４の線膨張係数は、例えば、２５ｐｐｍ〜３０ｐｐｍ程度になっており、半導体チップ３の線膨張係数（例えば４ｐｐｍ）との差を低減している。このため、樹脂体４と半導体チップ３の密着界面において、温度サイクル負荷に起因する剥離が発生することを抑制できる。
【０１１９】
また、硬化後の樹脂体４の線膨張係数は、上記したように、樹脂体４に密着するソルダレジスト膜ＳＲ１の線膨張係数以上であり、かつ、基材層２ＣＲの線膨張係数よりも大きい。このため、樹脂体４にフィラ粒子を混合することで、樹脂体４の線膨張係数を低下させた場合でも、ソルダレジスト膜ＳＲ１と樹脂体４の密着界面において、温度サイクル負荷に起因する剥離が発生することを抑制できる。
【０１２０】
なお、本実施の形態で説明する技術は、半導体チップ搭載工程の後で樹脂体４を形成する製造方法に限って適用されるものではなく、種々の変形例を適用できる。例えば、本実施の形態に対する変形例として、半導体チップ搭載工程の前に、半導体チップを搭載する予定領域（チップ搭載領域）にペースト状またはフィルム状の樹脂を形成しておく方法がある。この場合、半導体チップ搭載工程では、予め形成した樹脂を貫いて突起電極３ＢＰとボンディングフィンガ２ＢＦとを電気的に接続し、その後、樹脂を硬化させて樹脂体４を形成する。つまり、封止工程では、樹脂を供給せず、加熱硬化処理を行うことになる。
【０１２１】
＜ボールマウント工程＞
次に、図８に示すボールマウント工程では、図２２に示すように、配線基板２０の下面２ｂに形成された複数のランド２ＬＤに複数の半田ボールＳＢを接合する。図２２は、図２１に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。本工程では、図２２に示すように配線基板２０の下面２ｂにおいて露出する複数のランド２ＬＤのそれぞれの上に半田ボールＳＢを配置した後、加熱することで複数の半田ボールＳＢとランド２ＬＤを接合する。本工程により、複数の半田ボールＳＢは、配線基板２０を介して半導体チップ３と電気的に接続される。ただし、本実施の形態で説明する技術は、半田ボールＳＢを接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボールＳＢを形成せず、ランド２ＬＤを露出させた状態、あるいはランド２ＬＤに半田ボールＳＢよりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。
【０１２２】
＜個片化工程＞
次に、図８に示す個片化工程では、配線基板２０を製品形成領域２０ａ毎（図９参照）に分割する。図２３は、図８に示す個片化工程において、多数個取りの配線基板を個片化する様子を示す断面図である。
【０１２３】
本工程では、図９に示すダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０を切断し、製品形成領域２０ａ毎に個片に分割し、図１に示す半導体装置を複数個取得する。図２３に示す例では、配線基板２０を固定する治具ＤＣｄに固定した状態で、ダイシングブレード（回転刃）ＤＣｂを用いて配線基板２０のダイシングライン２０ｃを切削することで、切断する。
【０１２４】
以上の各工程により、図１〜図７を用いて説明した半導体装置ＳＰ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
【０１２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、上記に例示的に示した変形例の他、その要旨を逸脱しない範囲で、種々変更可能であることはいうまでもない。以下、上記実施の形態に対する変形例について、例示的に説明する。
【０１２６】
＜変形例１＞
まず、上記実施の形態では、温度サイクル負荷に起因して発生する応力の影響による半導体装置の信頼性低下を抑制する方法として、ソルダレジスト膜ＳＲ１にガラス繊維ＧＣを含有させて、ソルダレジスト膜ＳＲ１の線膨張係数を調整する技術（以下線膨張係数調整技術と記載する）について説明した。
【０１２７】
また、上記実施の形態では、図６に矢印ＳＴ２を付して示す引っ張り力により、図６に示すパッド３ＰＤとボンディングフィンガ２ＢＦとを電気的に接続する導電性部材の接合界面で、剥離や損傷が発生する現象およびその解決策を説明した。すなわち、ボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔが突起電極３ＢＰと厚さ方向に重なる状態で、突起電極３ＢＰとボンディングフィンガ２ＢＦとが、半田材ＳＤ１を介して電気的に接続される技術（以下、突起電極レイアウト技術と記載する）を説明した。
【０１２８】
上記実施の形態では、線膨張係数調整技術と突起電極レイアウト技術を組み合わせて適用する実施態様について説明したが、変形例として、線膨張係数調整技術と突起電極レイアウト技術のそれぞれを別々に適用することもできる。
【０１２９】
例えば、図２４に示す半導体装置ＳＰ２は、突起電極３ＢＰがボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔと厚さ方向に重なっていない点で、図６に示す半導体装置ＳＰ１と相違する。つまり、半導体装置ＳＰ２は、上記した線膨張係数調整技術を独立して適用し、上記した突起電極レイアウト技術を適用していない実施態様である。
【０１３０】
半導体装置ＳＰ２の場合、ソルダレジスト膜ＳＲ１には、ガラス繊維ＧＣが含まれる。また、ソルダレジスト膜ＳＲ１の線膨張係数は基材層２ＣＲの線膨張係数以上であり、かつ、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数以下であり、かつ、基材層２ＣＲの線膨張係数は樹脂体４の線膨張係数よりも小さい。
【０１３１】
したがって、図２４に矢印ＳＴ２を付して示す引っ張り力が温度サイクル負荷に起因して発生した場合でも、図２４に示す引っ張り力の大きさは、図３４に矢印ＳＴ１を付して示す引っ張り力よりも小さい。したがって、半導体装置ＳＰ２は、半導体装置Ｈ１と比較して、半導体チップ３と配線基板２を電気的に接続する部分のうちの一部の接続界面において剥離が生じる現象を抑制できる。
【０１３２】
また、図２５に示す半導体装置ＳＰ３は、チップ搭載面側に形成される、ソルダレジスト膜ＳＲ３に図６に示すガラス繊維ＧＣなどの繊維材料が含まれていない点で、図６に示す半導体装置ＳＰ１と相違する。つまり、半導体装置ＳＰ３は、上記した突起電極レイアウト技術を独立して適用し、上記した線膨張係数調整技術を適用していない実施態様である。
【０１３３】
半導体装置ＳＰ３の場合、ソルダレジスト膜ＳＲ１に繊維材料が含まれないので、ソルダレジスト膜ＳＲ３の線膨張係数は、図６に示すソルダレジスト膜ＳＲ１の線膨張係数よりも大きい。例えばソルダレジスト膜ＳＲ３の線膨張係数は、５００ｐｐｍ〜１０００ｐｐｍになっている。したがって、ソルダレジスト膜ＳＲ３の線膨張係数は、樹脂体４の線膨張係数、および基材層２ＣＲの線膨張係数のそれぞれよりも大きい値になっている。
【０１３４】
したがって、半導体装置ＳＰ３に温度サイクル負荷が印加された時に発生する引っ張り力は、図２５に矢印ＳＴ２を付して示すように、大きくなる。しかし、半導体装置ＳＰ３は、突起電極３ＢＰがボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔと厚さ方向に重なる。このため、突起電極３ＢＰの下方に配置される半田材ＳＤ１のうち、先端面ＢＦｔを覆う部分の量は、図３４に示す半導体装置Ｈ１と比較して、増加させることができる。したがって、先端面ＢＦｔを覆う部分を含めた半田材ＳＤ１が弾性変形することにより、応力を緩和することができる。
【０１３５】
つまり、図２５に示す半導体装置ＳＰ３は、図３４に示す半導体装置Ｈ１と比較すると、温度サイクル負荷が印加された時に、パッド３ＰＤとボンディングフィンガ２ＢＦとを電気的に接続する導電性部材の接合界面で、剥離や損傷が発生することを抑制できる。
【０１３６】
図２４に示す半導体装置ＳＰ２および図２５に示す半導体装置ＳＰ３は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１３７】
＜変形例２＞
また、上記実施の形態で説明した突起電極レイアウト技術とは別の方法で、パッド３ＰＤとボンディングフィンガ２ＢＦとを電気的に接続する導電性部材の接合界面の剥離や損傷を抑制する方法もある。図２６に示す半導体装置ＳＰ４は、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１内においてソルダレジスト膜ＳＲ１から露出するボンディングフィンガ２ＢＦの配線部ＢＦ３の形状が図７に示す半導体装置ＳＰ１とは異なる。また、図２６に示す半導体装置ＳＰ４は、突起電極３ＢＰがボンディングフィンガ２ＢＦの先端面（先端辺）ＢＦｔと厚さ方向に重なっていない点で、図６に示す半導体装置ＳＰ１と相違する。
【０１３８】
図２６に示すように、半導体装置ＳＰ４の複数のボンディングフィンガ２ＢＦのそれぞれは、開口部Ｓｋ１内に配置されるボンド部ＢＦ１と、ボンド部ＢＦ１からソルダレジスト膜ＳＲ１に向かって延在し、一部がソルダレジスト膜ＳＲ１に覆われる配線部ＢＦ３と、を有する。
【０１３９】
ここで、複数の配線部ＢＦ３のそれぞれは、ボンド部ＢＦ１とソルダレジスト膜ＳＲ１に覆われた配線部ＢＦ３の一部との間に、延在方向が変化する変曲点ＦＰを有する。変曲点ＦＰは、配線部ＢＦ３の延在方向を変化させるために曲がっている部分であって、例えば図２６に示すように、配線部ＢＦ３の途中が折れ曲がっている屈曲構造の他、曲線的に曲がった構造であっても良い。
【０１４０】
半導体装置ＳＰ４に温度サイクル負荷が印加された場合、ソルダレジスト膜ＳＲ１にボンディングフィンガ２ＢＦが引っ張られることにより生じる引っ張り力は、図２６に矢印ＳＴ２を付して示すように、配線部ＢＦ３の延在方向に沿って生じる。一方、ボンディングフィンガ２ＢＦのボンド部ＢＦ１の近傍において、引っ張り力による応力集中が発生しやすい部分は、先端面（先端辺）ＢＦｔの周辺部分である。また、引っ張り力のうち、突起電極３ＢＰおよびボンディングフィンガ２ＢＦなどの導電性部材の接合界面の剥離の原因となる成分は、先端面（先端辺）ＢＦｔの延在方向に対して直交する方向（図２６ではＸ方向）の引っ張り力成分である。
【０１４１】
そこで、図２６に示す半導体装置ＳＰ４のように、ボンド部ＢＦ１と、ソルダレジスト膜ＳＲ１に覆われた配線部ＢＦ３の一部との間に、延在方向が変化する変曲点ＦＰを形成すると、矢印ＳＴ２として示す引っ張り力は、ボンド部ＢＦ１の先端面（先端辺）の近傍において、矢印ＳＴ３で示す引っ張り力成分と、矢印ＳＴ４で示す引っ張り力成分に分解される。つまり、引っ張り力のうち、突起電極３ＢＰおよびボンディングフィンガ２ＢＦなどの導電性部材の接合界面の剥離の原因となる成分（矢印ＳＴ３で示す成分）を低減することができる。
【０１４２】
このように、図２６に示す変形例では、突起電極３ＢＰおよびボンディングフィンガ２ＢＦなどの導電性部材の接合界面の剥離の原因となる引っ張り力成分を低減できるので、当該接合界面の剥離や損傷を抑制できる。
【０１４３】
また、配線部ＢＦ３が、ボンド部ＢＦ１とソルダレジスト膜ＳＲ１に覆われた配線部ＢＦ３の一部との間に、延在方向が変化する変曲点ＦＰを有する場合、図２６に矢印ＳＴ２で示す引っ張り力が発生した時に、配線部ＢＦ３が、例えばバネのように弾性変形しやすくなる。そして配線部ＢＦ３が、弾性変形すれば、ボンド部に伝達される引っ張り力をさらに低減することができる。
【０１４４】
また、配線部ＢＦ３をバネのように弾性変形させる観点からは、配線部ＢＦ３の延在方向と直交する方向の幅が狭い方が好ましい。細長い金属パターンの方が弾性変形し易いからである。したがって、図２６に示すように、配線部ＢＦ３の幅（配線部ＢＦ３の延在方向と直交する方向の長さ）Ｗ２が、ボンド部ＢＦ１の幅（先端面（先端辺）ＢＦｔに沿った方向の長さ）Ｗ１よりも小さい場合、配線部ＢＦ３が弾性変形しやすくなる観点から好ましい。
【０１４５】
図２６に示す半導体装置ＳＰ４は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１４６】
また、図２６では、ガラス繊維ＧＣ（図６参照）を含有する、ソルダレジスト膜ＳＲ１を使用する実施態様について説明した。つまり、線膨張係数調整技術と、ボンド部ＢＦ１とソルダレジスト膜ＳＲ１に覆われた配線部ＢＦ３の一部との間に、延在方向が変化する変曲点ＦＰを設ける技術（以下、配線部曲げ技術と記載する）を組み合わせた実施態様について説明した。しかし、上記した配線部曲げ技術は、線膨張係数調整技術や突起電極レイアウト技術と組み合わせずに、独立して適用することができる。この場合、図２６に示すソルダレジスト膜ＳＲ１を、図２５に示すソルダレジスト膜ＳＲ３に置き換えることになる。
【０１４７】
また、図２６では、突起電極３ＢＰがボンディングフィンガ２ＢＦのボンド部ＢＦ１の先端面（先端辺）ＢＦｔと厚さ方向に重ならない実施態様について説明した。しかし、上記した配線部曲げ技術は、突起電極レイアウト技術と組み合わせて使用することができる。この場合、突起電極３ＢＰおよびボンディングフィンガ２ＢＦなどの導電性部材の接合界面の剥離を抑制する効果は、さらに向上する。
【０１４８】
また、上記した配線部曲げ技術、線膨張係数調整技術、および突起電極レイアウト技術の全てを組み合わせた場合、突起電極３ＢＰおよびボンディングフィンガ２ＢＦなどの導電性部材の接合界面の剥離を抑制する効果は、さらに向上する。
【０１４９】
＜変形例３＞
また、上記実施の形態では、技術的思想を理解し易くするため、基材層２ＣＲの上面２ＣＲａと下面２ＣＲｂにそれぞれ配線層が形成された、２層配線層構造の配線基板２の例を取り上げて説明した。しかし、配線層の数は２層には限定されず、３層以上の多層構造の配線基板にも適用できる。
【０１５０】
例えば、図２７に示す半導体装置ＳＰ５では、基材層２ＣＲの上面２ＣＲａに、例えばビルドアップ工法により形成された絶縁層である、ビルドアップ層（基材層）２ＢＵ１が積層されている。また、基材層２ＣＲの下面２ＣＲｂに、例えばビルドアップ工法により形成された絶縁層である、ビルドアップ層（基材層）２ＢＵ２が積層されている。そして、基材層２ＣＲの上面２ＣＲａ、下面２ＣＲｂ、ビルドアップ層２ＢＵ１の上面２ＢＵ１ａ、ビルドアップ層２ＢＵ２の下面２ＢＵ２ｂにそれぞれ配線層が形成されている。つまり、半導体装置ＳＰ５が有する配線基板２Ａは、４層の配線層が積層された多層配線基板である。
【０１５１】
配線基板２Ａの場合、端子であるボンディングフィンガ２ＢＦは、ビルドアップ層２ＢＵ１の上面２ＢＵ１ａに形成されている。また、ビルドアップ層２ＢＵ１の上面２ＢＵ１ａ上には、ソルダレジスト膜ＳＲ１が形成され、ボンディングフィンガ２ＢＦの一部（開口部Ｓｋ１の外部に形成された部分）は、ソルダレジスト膜ＳＲ１に覆われている。また、ボンディングフィンガ２ＢＦのうち、ソルダレジスト膜ＳＲ１の開口部Ｓｋ１内に形成されている部分は、ソルダレジスト膜ＳＲ１から露出する。
【０１５２】
また、半導体装置ＳＰ５の外部端子である複数の半田ボールＳＢが接合される複数のランド２ＬＤは、ビルドアップ層２ＢＵ２の下面２ＢＵ２ｂに形成されている。また、ビルドアップ層２ＢＵ２の下面２ＢＵ２ｂ上には、ソルダレジスト膜ＳＲ２が形成され、複数のランド２ＬＤは、ソルダレジスト膜ＳＲ２に形成された複数の開口部Ｓｋ２のそれぞれにおいて、ソルダレジスト膜ＳＲ２から露出する。
【０１５３】
また、複数のボンディングフィンガ２ＢＦと複数のランド２ＬＤとは、ビルドアップ層２ＢＵ１やビルドアップ層２ＢＵ２を厚さ方向に導通させる複数のビア配線２ＶＡ、および基材層２ＣＲを厚さ方向に導通させる複数のスルーホール配線２ＴＷを介して、それぞれ電気的に接続されている。
【０１５４】
なお、本変形例では、厚さ方向の中央に配置されるコア絶縁層を基材層２ＣＲと記載し、基材層２ＣＲに密着する絶縁層は、ビルドアップ層２ＢＵ１、またはビルドアップ層２ＢＵ２と記載するが、ビルドアップ層２ＢＵ１およびビルドアップ層２ＢＵ２のそれぞれも、配線基板の基材層に含まれる。
【０１５５】
上記実施の形態で説明した線膨張係数調整技術は、樹脂体４の線膨張係数と、樹脂体４に密着するソルダレジスト膜ＳＲ１の線膨張係数と、ソルダレジスト膜ＳＲ１に密着する樹脂体４とは反対側の絶縁層（下地絶縁層）の線膨張係数と、の関係が重要である。したがって、半導体装置ＳＰ５のように多層配線基板である配線基板２Ａを用いている場合には、樹脂体４の線膨張係数と、ソルダレジスト膜ＳＲ１の線膨張係数と、チップ搭載面側のビルドアップ層２ＢＵ１の線膨張係数と、の関係が重要になる。
【０１５６】
すなわち、図２８に示すように半導体装置ＳＰ５の配線基板２Ａが備えるビルドアップ層２ＢＵ１、およびソルダレジスト膜ＳＲ１は、それぞれガラス繊維ＧＣを含んでいる。そして、ソルダレジスト膜ＳＲ１の線膨張係数はビルドアップ層２ＢＵ１の線膨張係数以上であり、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数以下であり、かつ、ビルドアップ層２ＢＵ１の線膨張係数は樹脂体４の線膨張係数よりも小さい。
【０１５７】
言い換えると、ビルドアップ層２ＢＵ１の線膨張係数をα１、ソルダレジスト膜ＳＲ１の線膨張係数をα２、樹脂体４の線膨張係数をα３とすると、
α１≦α２＜α３      ・・・（式１）
α１＜α２≦α３      ・・・（式２）
上記（式１）または上記（式２）の関係を満たす。
【０１５８】
上記構成により、線膨張係数が異なる複数の部材が積層された半導体装置ＳＰ５に温度サイクル負荷が印加された場合でも、各絶縁層の接続界面の剥離を抑制できる。このため、半導体装置の信頼性を向上させることができる。
【０１５９】
また、図２７および図２８に示す半導体装置ＳＰ５のさらなる変形例として、上記した突起電極レイアウト技術や配線部曲げ技術を、それぞれ独立して、あるいはそれぞれを組み合わせて適用することができる。
【０１６０】
図２７および図２８に示す半導体装置ＳＰ５は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１６１】
＜変形例４＞
また、上記実施の形態では、技術的思想を理解し易くするため、図７に示すように、開口部Ｓｋ１内に複数のボンディングフィンガ２ＢＦで配置される例を説明した。しかし、ボンディングフィンガ２ＢＦの配列は図７に示す態様以外に、種々の変形例がある。
【０１６２】
例えば、図２９に示す半導体装置ＳＰ６のように、開口部Ｓｋ１内に、複数のボンディングフィンガ２ＢＦが複数列に亘って配置される変形例がある。この場合、複数のボンディングフィンガ２ＢＦのうち、配線基板２の外周側に配置されるボンディングフィンガ２ＢＦの配線部ＢＦ２は、配線基板２の上面２ａの周縁部に向かって延在し、内周側に配置されるボンディングフィンガ２ＢＦの配線部ＢＦ２は、配線基板２の上面２ａの中央部に向かって延在する。
【０１６３】
また、半導体装置ＳＰ６のように、ボンディングフィンガ２ＢＦを複数列で形成する場合、端子の配置密度を向上させて配線基板２の平面積を低減する観点から、所謂、千鳥状にボンディングフィンガ２ＢＦを配列することが好ましい。千鳥配置とは、平面視において、第１列目（例えば図２９の紙面右側の列）の複数のボンディングフィンガ２ＢＦの位置と、第２列目（例えば図２９の紙面左側の列）の位置が交互にずれるように配置する配列方法である。詳しくは、千鳥配置とは、第１列目のボンド部ＢＦ１の先端面（先端辺）ＢＦｔが、第２列目の複数のボンディングフィンガ２ＢＦのうち、隣り合うボンディングフィンガ２ＢＦの間の隙間と対向するように、第１列目および第２列目の複数のボンディングフィンガ２ＢＦを交互にずらして配置する配列方法である。
【０１６４】
また、例えば、図３０に示す半導体装置ＳＰ７のように、ボンディングフィンガ２ＢＦが図６に示す先端面（先端辺）ＢＦｔを有さず、ボンド部ＢＦ１の延在方向の両端に配線部ＢＦ２が接続される変形例もある。半導体装置ＳＰ７のように、ボンディングフィンガ２ＢＦのボンド部ＢＦ１の両端に配線部ＢＦ２を接続すると、配線基板２の上面２ａの周縁部または中央部のどちらにも引き出し配線を延ばすことができる。したがって、配線設計の自由度が向上する。
【０１６５】
また、図２９に示す半導体装置ＳＰ６や図３０に示す半導体装置ＳＰ７のさらなる変形例として、上記した突起電極レイアウト技術や配線部曲げ技術を、それぞれ独立して、あるいはそれぞれを組み合わせて適用することができる。ただし、図３０に示す半導体装置ＳＰ８の場合は、ボンド部ＢＦ１の両端に配線部ＢＦ２が接続されるため、平面視において突起電極３ＢＰとボンド部ＢＦ１の位置関係をずらしても、ボンド部ＢＦ１の側面を覆う半田材ＳＤ１量を十分に増加させることが難しい。したがって、半導体装置ＳＰ７の場合は、上記した突起電極レイアウト技術を適用せず、突起電極３ＢＰとボンディングフィンガ２ＢＦのボンド部ＢＦ１の中央部が対向するような位置関係で突起電極３ＢＰとボンディングフィンガ２ＢＦのボンド部ＢＦ１とを接続することが好ましい。
【０１６６】
図２９に示す半導体装置ＳＰ６および図３０に示す半導体装置ＳＰ７は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１６７】
＜変形例５＞
また、上記実施の形態では、半導体チップ３と配線基板２とを電気的に接続する導電性部材として、パッド３ＰＤ上に下地金属膜３ＵＢを介して柱状の突起電極３ＢＰを形成し、突起電極３ＢＰとボンディングフィンガ２ＢＦとを、半田材ＳＤ１を介して電気的に接続する実施態様について説明した。しかし、半導体チップ３と配線基板２とを電気的に接続する導電性部材には種々の変形例がある。
【０１６８】
例えば図示は省略するが、図６に示す下地金属膜３ＵＢが形成されない変形例がある。
【０１６９】
また、例えば、図３１に示す半導体装置ＳＰ８のように、突起電極３ＢＰとして、ワイヤボンディング技術を応用して形成されるスタッドバンプ３ＢＰｓを用いる変形例がある。図３１に記載されるスタッドバンプ３ＢＰｓは、ボールボンディング技術、すなわち、ワイヤの先端を溶融させてボール部を形成した後、ボール部を被接合部に圧着して接合する接合方法により形成される。例えば、スタッドバンプ３ＢＰｓを金で形成すれば、半田材ＳＤ１と突起電極３ＢＰとの接合部では、金と半田の合金層が形成され、接合強度を向上させることができる。
【０１７０】
このスタッドバンプ３ＢＰｓを形成する工程は、図８に示す突起電極形成工程において半導体ウエハを分割する前に行うことができる。また、スタッドバンプ３ＢＰｓを金で形成する場合には、半導体チップ準備工程に含まれる半田材形成工程を省略できる。
【０１７１】
また、半導体装置ＳＰ８のように、突起電極３ＢＰをスタッドバンプ３ＢＰｓにした場合にも、上記した線膨張係数調整技術、突起電極レイアウト技術、および配線部曲げ技術のいずれか一つを独立して適用できる。また、線膨張係数調整技術、突起電極レイアウト技術、および配線部曲げ技術のうちの二つ以上を組み合わせて適用できる。
【０１７２】
なお、スタッドバンプ３ＢＰｓは、ボールボンディングを行う時に使用する治具である、キャビティ（図示は省略）により成形され、余分なワイヤを切断することで形成される。したがって、図６に示す柱状の突起電極３ＢＰのような先端面ＢＰｔは明確には形成されない場合が多い。半導体装置ＳＰ８の構造において、上記した突起電極レイアウト技術を適用する場合には、図３１に示すスタッドバンプ３ＢＰｓの少なくとも一部がボンディングフィンガ２ＢＦの先端面ＢＦｔと厚さ方向に重なっていれば、先端面ＢＦｔを覆う半田材ＳＤ１の量を増加させることができる。
【０１７３】
また、例えば、図３２に示す半導体装置ＳＰ９のように、突起電極３ＢＰとして、半田材ＳＤ１を利用する変形例がある。半導体装置ＳＰ９は、半導体チップ３の表面３ａ上に再配線層を積層して、パッド３ＰＤと厚さ方向に重ならない位置に、突起電極３ＢＰである半田材ＳＤ１を配置することが可能な半導体パッケージである。
【０１７４】
半導体装置ＳＰ９は、半導体チップのパッド３ＰＤに再配線３ＲＤが接続され、再配線３ＲＤに下地金属膜３ＵＢを介して半田材ＳＤ１が接続されている。再配線３ＲＤは、平面視における半田材ＳＤ１をパッド３ＰＤとは異なる位置に変換するための配線である。突起電極３ＢＰとパッド３ＰＤとの間に再配線３ＲＤを介在させることで、半導体チップ３のインタフェース端子である突起電極３ＢＰの位置を、例えば行列状に配置することもできる。
【０１７５】
半導体装置ＳＰ９が有する再配線層は、半導体ウエハを個片化して半導体チップ３を取得する前に、半導体ウエハに集積回路を形成する工程を利用して形成される。このため、半導体装置ＳＰ９のような半導体パッケージは、ＷＰＰ（Wafer Process Package）と呼ばれる。
【０１７６】
一方、ＷＰＰタイプの半導体パッケージが搭載される配線基板２は、上記実施の形態と同様な構造でも良いが、半田材ＳＤ１の接続部分毎に、開口部Ｓｋ１を形成する場合が多い。また、図３２に示すように、配線基板２側の端子であるボンディングフィンガ（ボンディングパッド）２ＢＦのボンド部の先端面ＢＦｔが、ソルダレジスト膜ＳＲ１で覆われる。ソルダレジスト膜ＳＲ１で端子の周縁部が覆われた構造は、ＳＭＤ（Solder Mask Defined）構造と呼ばれる。
【０１７７】
半導体装置ＳＰ９の場合、ＳＭＤ構造になっているので、上記した突起電極レイアウト技術、および配線曲げ技術は適用することが困難である。しかし、線膨張係数調整技術は適用可能である。すなわち、ソルダレジスト膜ＳＲ１の線膨張係数は基材層２ＣＲの線膨張係数以上であり、ソルダレジスト膜ＳＲ１の線膨張係数は樹脂体４の線膨張係数以下であり、かつ、基材層２ＣＲの線膨張係数は樹脂体４の線膨張係数よりも小さい。このため、樹脂体４に図３４に示すようなクラックＣＬＫ１が発生することを抑制できる。また、クラックＣＬＫ１が進展することで、ボンディングフィンガ２ＢＦが損傷することを抑制できる。
【０１７８】
半導体装置ＳＰ９の製造方法では、図８に示す突起電極形成工程の前に再配線層形成工程を行う。再配線工程では、図３２に示す再配線３ＲＤを含む再配線層が形成される。また、図８に示す突起電極形成工程では、半田材ＳＤ１から成る突起電極３ＢＰが形成され、半導体チップ準備工程に含まれる半田材形成工程は省略される。
【０１７９】
図３１に示す半導体装置ＳＰ８および図３２に示す半導体装置ＳＰ９は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１８０】
また、例えば、図３３に示す半導体装置ＳＰ１０のように、半導体チップ３の裏面３ｂと配線基板２の上面２ａとが対向するように半導体チップ３を配線基板２上に搭載する、所謂、フェイスアップ実装方式の変形例がある。
【０１８１】
半導体装置ＳＰ１０のようにフェイスアップ実装方式で半導体チップ３を搭載する場合、半導体チップ３のパッド３ＰＤと配線基板２のボンディングフィンガ２ＢＦとは、導電性部材であるワイヤＢＷを介して電気的に接続される。また、半導体装置ＳＰ１０の場合、樹脂体４は、半導体チップ３と配線基板２を電気的に接続する部分（すなわちワイヤＢＷ）を封止する機能は有していない。樹脂体４には、半導体チップ３を配線基板２に接着固定する接着材としての機能が要求される。また、ワイヤＢＷでパッド３ＰＤとボンディングフィンガ２ＢＦを接続する場合、ワイヤループ形状を形成する必要があるので、ボンディングフィンガ２ＢＦのボンド部は、半導体チップ３を搭載した領域よりも周縁部側に配置され、半導体チップ３の間にある程度の距離が必要になる。したがって、図３３に示すように、フェイスアップ実装方式の半導体装置ＳＰ１０の場合、開口部Ｓｋ１内に樹脂体４が埋め込まれない場合が多い。
【０１８２】
したがって、上記実施の形態で説明した課題のうち、図３４に示すクラックＣＬＫ１が発生する課題は発生し難い。また、図３４を用いて説明した、ボンディングフィンガ２ＢＦがソルダレジスト膜ＳＲ１の方向に引っ張られることで、接合部に応力が発生する現象は発生する。しかし、ワイヤＢＷは上記実施の形態で説明した突起電極３ＢＰよりも延在距離が長いので、ワイヤＢＷ自身が変形することにより、ある程度の応力は緩和できる。したがって、上記した突起電極レイアウト技術および配線部曲げ技術は、フリップチップ接続方式により半導体チップ３を配線基板２に搭載する場合に、特に大きな効果が得られる技術である。
【０１８３】
ただし、温度サイクル負荷に起因して、樹脂体４とソルダレジスト膜ＳＲ１との密着界面において、剥離が生じる懸念がある、という課題については、半導体装置ＳＰ１０の場合も生じる可能性がある。また、樹脂体４は、半導体チップ３を接着固定する部材なので、配線基板２から剥離すると、半導体装置ＳＰ１０の信頼性低下の原因になる。そこで、上記した線膨張係数調整技術を適用することが好ましい。
【０１８４】
また、図３３に示す半導体装置ＳＰ１０は、複数のワイヤＢＷを封止して保護する必要があるので、半導体チップ３および複数のワイヤＢＷを封止する封止体（樹脂体）５が形成される。ソルダレジスト膜ＳＲ１の開口部Ｓｋ１内は、この封止体５により塞がれる。
【０１８５】
また、図３３に示す半導体装置ＳＰ１０製造方法は、図８に示す工程とは、以下の点が異なる。すなわち、半導体準備工程において、突起電極形成工程および半田材形成工程が省略される。また、半導体チップ工程において、接着材としての樹脂体４を介して、半導体チップ３が配線基板２の上面２ａ上にフェイスアップ実装方式で搭載される。また、半導体チップ搭載工程と封止工程の間に、半導体チップ３と配線基板２とを電気的に接続する、ワイヤボンディング工程が追加される。また、封止工程では、半導体チップ３および複数のワイヤＢＷを覆うように樹脂を供給し、封止体５を形成する。
【０１８６】
図３３に示す半導体装置ＳＰ１０は、上記した相違点を除き、上記実施の形態で説明した半導体装置ＳＰ１と同様なので、重複する説明は省略する。
【０１８７】
＜変形例６＞
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【０１８８】
また、実施の形態やその変形例で説明した半導体装置および半導体装置の製造方法について技術的思想を抽出すれば、下記のように表現することができる。
【０１８９】
〔付記１〕
基材層、前記基材層の第１面に形成された複数の第１端子、および前記基材層の前記第１面を覆う第１絶縁層、を備える配線基板と、
表面、前記表面の反対側の裏面、前記表面に形成された複数のボンディングパッド、および前記複数のボンディングパッド上にそれぞれ形成された複数の突起電極、を備え、前記表面が前記配線基板の前記第１面と対向した状態で、前記複数の突起電極を介して前記配線基板に搭載される半導体チップと、
前記複数の突起電極と前記複数の第１端子とをそれぞれ接続する複数の半田材と、
前記配線基板と前記半導体チップの間に配置され、前記複数の突起電極と前記複数の第１端子との接続部分、および前記第１絶縁層に形成された第１開口部内を封止する第２絶縁層と、
を含み、
前記複数の第１端子のそれぞれは、前記第１絶縁層に形成された前記第1開口部から露出しており、
前記複数の第１端子のそれぞれは、
前記第１開口部内に形成されるボンド部と、
前記ボンド部から前記第１絶縁層に向かって延在し、一部が前記第１絶縁層に覆われる配線部と、
を有し、
前記配線部は、前記ボンド部と前記第１絶縁層に覆われた部分との間に、延在方向が変化する変曲点を有する、半導体装置。
【０１９０】
〔付記２〕
以下の工程を有する半導体装置の製造方法：
（ａ）基材層、前記基材層の第１面に形成された複数の第１端子、および前記基材層の前記第１面を覆う第１絶縁層、を備える配線基板を準備する工程；
（ｂ）表面、前記表面の反対側の裏面、前記表面に形成された複数のボンディングパッド、および前記半導体チップの前記表面側に形成され、前記複数のボンディングパッドとそれぞれ電気的に接続された複数の突起電極、を備える半導体チップを準備する工程；
（ｃ）前記（ａ）工程および前記（ｂ）工程の後、前記半導体チップを、第２絶縁層を介して前記配線基板の前記第１面側に搭載する工程；
ここで、
前記複数の第１端子のそれぞれは、前記第１絶縁層に形成された第1開口部から露出しており、
前記配線基板の前記基材層および前記第１絶縁層のそれぞれは、複数のフィラ粒子と、ガラス繊維を含有する樹脂と、から成り、
前記第１絶縁層の線膨張係数は前記基材層の線膨張係数以上であり、かつ、前記第１絶縁層の線膨張係数は前記第２絶縁層の線膨張係数以下であり、かつ、前記基材層の線膨張係数は前記第２絶縁層の線膨張係数よりも小さい。
【符号の説明】
【０１９１】
２、２Ａ  配線基板
２ａ  上面（面、主面、チップ搭載面）
２Ａ  配線基板
２ｂ  下面（面、主面、実装面）
２ＢＦ  ボンディングフィンガ（端子、電極、内部インタフェース端子、ボンディングパッド）
２ＢＵ１、２ＢＵ２  ビルドアップ層（基材層）
２ＢＵ１ａ  上面
２ＢＵ２ｂ  下面
２ＣＲ  基材層（コア層、絶縁層）
２ＣＲａ  第１面、主面、ボンディングフィンガ形成面）
２ＣＲｂ  第２面、主面、ランド形成面）
２ＬＤ  複数のランド（端子、電極、外部インタフェース端子、外部端子）
２ｓ  側面
２ＴＷ  スルーホール配線
２ＶＡ  ビア配線
３  半導体チップ
３ａ  表面（主面、上面）
３ｂ  裏面（主面、下面）
３ＢＰ  突起電極（導電性部材、ピラーバンプ、スタッドバンプ、半田バンプ）
３ＢＰｓ  スタッドバンプ
３Ｆ、３Ｆ１、３Ｆ２  絶縁膜
３Ｆｋ  開口部
３ＰＤ  パッド（ボンディングパッド、電極、電極パッド）
３ＲＤ  再配線
３ｓ  側面
３ＵＢ  下地金属膜（アンダーバンプメタル）
４  樹脂体（絶縁層、アンダフィル材、封止材、接着材、ダイボンド材）
４ｐ  樹脂
５  封止体（樹脂体）
２０  配線基板（多数個取り基板）
２０ａ  製品形成領域
２０ｂ  枠部（枠体）
２０ｃ  ダイシングライン（ダイシング領域）
ＢＦ１  ボンド部（ボンディング部）
ＢＦ２、ＢＦ３  配線部
ＢＦｔ  先端面（先端辺）
ＢＰｔ  先端面
ＢＷ  ワイヤ（導電性部材、金属線）
ＣＬＫ１  クラック
ＤＣｂ  ダイシングブレード（回転刃）
ＤＣｄ  治具
ＦＰ  変曲点
ＧＣ  ガラス繊維（繊維材料）
Ｈ１  半導体装置
ＭＳ  マスク
ＭＳｈ  貫通孔（開口部）
ＮＺ１  外側に樹脂供給用のノズル
ＰＫ１  半導体装置
ＳＢ  半田ボール（半田材、外部端子、電極、外部電極）
ＳＤ１、ＳＤ２、ＳＤ３  半田材
Ｓｋ１、Ｓｋ２  開口部
ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４、ＳＰ５、ＳＰ６、ＳＰ７、ＳＰ８、ＳＰ９、ＳＰ１０、Ｈ１  半導体装置（半導体パッケージ）
ＳＲ１、ＳＲ２、ＳＲｈ  ソルダレジスト膜（絶縁層）
ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４  矢印（引っ張り力）
Ｗ１、Ｗ２  幅（長さ）
ＷＨ  ウエハ（半導体ウエハ）
ＷＨａ  チップ領域（デバイス領域）
ＷＨｂ  スクライブライン（スクライブ領域）
【図１】
2015045089.tif 000003
【図２】
2015045089.tif 000004
【図３】
2015045089.tif 000005
【図４】
2015045089.tif 000006
【図６】
2015045089.tif 000007
【図７】
2015045089.tif 000008
【図８】
2015045089.tif 000009
【図１０】
2015045089.tif 000010
【図１１】
2015045089.tif 000011
【図１２】
2015045089.tif 000012
【図１３】
2015045089.tif 000013
【図１４】
2015045089.tif 000014
【図１５】
2015045089.tif 000015
【図１６】
2015045089.tif 000016
【図１７】
2015045089.tif 000017
【図１８】
2015045089.tif 000018
【図１９】
2015045089.tif 000019
【図２０】
2015045089.tif 000020
【図２１】
2015045089.tif 000021
【図２２】
2015045089.tif 000022
【図２４】
2015045089.tif 000023
【図２５】
2015045089.tif 000024
【図２６】
2015045089.tif 000025
【図２７】
2015045089.tif 000026
【図２８】
2015045089.tif 000027
【図２９】
2015045089.tif 000028
【図３０】
2015045089.tif 000029
【図３１】
2015045089.tif 000030
【図３２】
2015045089.tif 000031
【図３３】
2015045089.tif 000032
【図３４】
2015045089.tif 000033
【図５】
2015045089.tif 000034
【図９】
2015045089.tif 000035
【図２３】
2015045089.tif 000036
【国際調査報告】
2015045089.tif 000037
2015045089.tif 000038
2015045089.tif 000039