(57)【要約】 ダイナミックに遅延時間を変更することが可能であり、かつ、小型な遅延回路を構成する。プローブは、音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数の容量３０３に蓄積し、それら容量３０３に蓄積した電荷を順に出力するアナログメモリ部２０５を有する。アナログメモリ部２０５は、電荷の蓄積時において、反射波の遅延時間を長くする制御信号Ｃｔｌｓ＿lが入力された際に、予め設定された期間、２以上の容量３０３に同じ電荷を蓄積する、あるいは電荷の出力時において、制御信号Ｃｔｌｏ＿ｌが入力された際に、予め設定された期間、１つの容量３０３に蓄積された電荷を出力する。
2015128974.tif 000002
【特許請求の範囲】
【請求項１】
音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数のメモリ素子に蓄積し、前記メモリ素子に蓄積した前記電荷を順に出力する遅延部を有し、
前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を長くする第１の制御信号が入力された際に、予め設定された期間、２以上の前記メモリ素子に同じ電荷を蓄積する、あるいは前記電荷の出力時において、前記第１の制御信号が入力された際に、予め設定された期間、１つの前記メモリ素子に蓄積された電荷を出力する、超音波プローブ。
【請求項２】
請求項１記載の超音波プローブにおいて、
前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を短くする第２の制御信号が入力された際に、予め設定された期間、１つの前記メモリ素子に同一の前記電荷を蓄積する、あるいは前記電荷の出力時において、前記第２の制御信号が入力された際に、予め設定された期間、前記メモリ素子からの電荷を出力しない、超音波プローブ。
【請求項３】
超音波を送信し、音響インピーダンスの差異によって生じる前記超音波の反射波を受信する複数の送受信部を具備し、
前記送受信部は、前記反射波に対応する電圧レベルを蓄積し、蓄積した前記電圧レベルを順に出力する遅延部を備え、
前記遅延部は、
書き込み制御信号に基づいて、前記反射波に対応する電圧レベルを蓄積し、読み出し制御信号に基づいて、蓄積した前記電圧レベルを出力する電圧蓄積出力部と、
前記書き込み制御信号および前記読み出し制御信号を生成する制御信号生成部と、
を有し、
前記制御信号生成部は、遅延時間を可変する遅延時間制御信号が入力された際に、前記遅延時間制御信号に応じて、前記書き込み制御信号または前記読み出し制御信号の出力周期を可変して前記反射波を遅延させる遅延時間を可変する、超音波プローブ。
【請求項４】
請求項３記載の超音波プローブにおいて、
前記電圧蓄積出力部は、
前記反射波に対応する電圧レベルを蓄積する複数のメモリ素子と、
前記書き込み制御信号に基づいて、前記メモリ素子に前記電圧レベルを蓄積させる複数の第１のスイッチと、
前記読み出し制御信号に基づいて、前記メモリ素子に蓄積された前記電圧レベルを出力する複数の第２のスイッチと、
を有する、超音波プローブ。
【請求項５】
請求項４記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、２以上の前記メモリ素子に同じ電圧レベルが蓄積させるように前記第１のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。
【請求項６】
請求項４記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第２のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。
【請求項７】
請求項４記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第１のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。
【請求項８】
請求項４記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１以上の前記メモリ素子から前記電圧レベルが出力されないように前記第２のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。
【請求項９】
請求項３記載の超音波プローブにおいて、
前記電圧蓄積出力部に入力される前記反射波は、差動入力信号であり、
前記電圧蓄積出力部は、
前記差動入力信号の電圧レベルを蓄積する複数のメモリ素子と、
前記書き込み制御信号に基づいて、前記差動入力信号の電圧レベルを前記メモリ素子に蓄積させる複数の第１のスイッチ部と、
前記読み出し制御信号に基づいて、前記メモリ素子が蓄積した前記電圧レベルを出力する第２のスイッチ部と、
前記第２のスイッチ部から出力される前記電圧レベルに対応する信号を出力するオペアンプと、
を有する、超音波プローブ。
【請求項１０】
請求項９記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第１の遅延時間制御信号を有し、
前記制御信号生成部は、前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、２以上の前記メモリ素子に同じ電圧レベルが蓄積させるように前記第１のスイッチ部を制御する前記読み出し制御信号を生成する、または前記第１の遅延時間制御信号が入力された際に、前記第１の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第２のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。
【請求項１１】
請求項９記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第２の遅延時間制御信号を有し、
前記制御信号生成部は、前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第１のスイッチ部を制御する前記書き込み制御信号を生成する、または前記第２の遅延時間制御信号が入力された際に、前記第２の遅延時間制御信号の入力期間に応じて、１以上の前記メモリ素子から前記電圧レベルが出力されないように前記第２のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。
【請求項１２】
請求項９記載の超音波プローブにおいて、
さらに、前記電圧蓄積出力部は、前記メモリ素子に前記電圧レベルが蓄積される前に、前記メモリ素子をリセットするリセットスイッチを有する、超音波プローブ。
【請求項１３】
請求項１〜１２のいずれか１項に記載の超音波プローブを有する、超音波撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波プローブおよびそれを用いた超音波撮像装置に関し、特に、超音波プローブに入力される超音波信号のダイナミックな遅延に有効な技術に関する。
【背景技術】
【０００２】
超音波撮像装置は、Ｘ線診断装置、あるいはＭＲＩ（Ｍａｇｎｅｔｉｃ  Ｒｅｓｏｎａｎｃｅ  Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さく、また、超音波プローブを体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置である。【０００３】
具体的には、超音波撮像装置は、超音波プローブに内蔵されている複数の振動素子それぞれに駆動信号を供給することで超音波を被検体内に送信する。そして、超音波撮像装置は、生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波プローブが受信した反射波に基づいて、超音波画像を生成する。【０００４】
ここで、超音波撮像装置においては、超音波画像の画質向上のために、複数の振動素子に供給する駆動信号や複数の振動素子それぞれから得られる反射波信号に対して、遅延時間の制御が行われている。【０００５】
具体的には、超音波撮像装置は、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子に供給する駆動信号のタイミングを制御することで、被検体の所定の焦点にビームフォームした超音波を送信する。【０００６】
そして、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子において時間的に異なって受信された所定の焦点からの信号をそれぞれの時間を合わせて加算、すなわち整相加算する。これにより、超音波撮像装置は、焦点のあった１本の受信信号を生成する。このように、所定の焦点からの信号のそれぞれを合わせるため、アナログ、あるいはデジタルの遅延回路が必要とされている。【０００７】
例えば、特許文献１には、キャパシタバンクに所定のタイミングでエコー信号電流を蓄積し、遅延時間を与える構成が開示されている。また、特許文献２には、エコー信号のサンプルからライトポインタやリードポインタにより好ましい遅延時間で電流信号を生成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１０６９３１号公報
【特許文献２】特表２００９−５２８１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
二次元の断層画像でなく、三次元の立体画像を得るために、振動子（トランスデューサ）を二次元アレイ状に並べる二次元探触子においては、数千から一万チャンネルの振動子を用いる。【００１０】
このような二次元探触子では、全ての振動子を本体装置に接続することは、ケーブルの本数の制約などから現実的ではなく、探触子ヘッド内においてチャンネル数を減らす処理が必要となる。従って、アナログ信号を遅延させて、加算する電子回路が必要となる。【００１１】
また、一次元探触子においても、アナログ信号を遅延させて加算することによりケーブル本数や、アナログ／デジタル変換器の数を減らすことができ、低コスト化、小型化が可能となる。このため、アナログ信号を遅延させて加算する電子回路が求められる。【００１２】
探触子ヘッド内にアナログ信号を遅延させる回路を搭載する場合、その回路を小型に構成する必要がある。これは数千から一万チャンネルもの振動子に接続される回路を、探触子ヘッドの中に実装する必要があるためである。また、受信ビームの焦点を各振動子で精度よく合わせるためには、各回路により与える遅延時間を、時間的に変えていくことが求められる。【００１３】
遅延時間を変える構成としては、例えば、複数の遅延回路を設け、それぞれ別の遅延時間で動作させておき、あるタイミングにおいて使用する遅延回路を切り替える構成が考えられる。【００１４】
このような構成の場合、あるひとつの回路が動作している間に、別の回路に別の遅延時間を設定でき、ダイナミックに遅延時間を変更する際に、出力に接続される回路を切り替えて使用することにより、遅延時間を変更することができる。【００１５】
しかしながら、このような回路では、同様な遅延回路が複数必要となり、大きな面積を要する回路が必要となる。よって、超音波プローブが大型化してしまい、コストも高くなってしまうという問題がある。【００１６】
本発明の目的は、ダイナミックに遅延時間を変更することが可能であり、かつ、小型な遅延回路を構成することのできる技術を提供することにある。【００１７】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１９】
代表的な超音波プローブは、遅延部を有する。遅延部は、音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数のメモリ素子に蓄積し、メモリ素子に蓄積した電荷を順に出力する。【００２０】
そして、遅延部は、電荷の蓄積時において、反射波の遅延時間を長くする第１の制御信号が入力された際に、予め設定された期間、２以上のメモリ素子に同じ電荷を蓄積する。または、電荷の出力時において、第１の制御信号が入力された際に、予め設定された期間、１つのメモリ素子に蓄積された電荷を出力する。【００２１】
また、代表的な超音波プローブにおける遅延部は、電荷の蓄積時において、反射波の遅延時間を短くする第２の制御信号が入力された際に、予め設定された期間、１つのメモリ素子に同一の電荷を蓄積する。あるいは電荷の出力時において、第２の制御信号が入力された際に、予め設定された期間、メモリ素子からの電荷を出力しない。【００２２】
さらに、前記超音波プローブを用いた超音波撮像装置にも適用するものである。
【発明の効果】
【００２３】
（１）超音波プローブにおける超音波信号の遅延時間をダイナミックに変更する遅延回路を小型化することができる。【００２４】
（２）上記（１）により、超音波プローブを小型化することができる。【００２５】
（３）また、上記（１）により、超音波プローブのコストを低減することができる。
【図面の簡単な説明】
【００２６】
【図１】本実施の形態１における超音波撮像装置の一例を示す構成図である。
【図２】図１のプローブが有する１素子回路の構成の一例を示すブロック図である。
【図３】図２の１素子回路が有するアナログメモリ部およびデジタル回路の一例を示すブロック図である。
【図４】図３のアナログメモリ部の動作の一例を示すタイミングチャートである。
【図５】図３のアナログメモリ部において遅延時間をダイナミックに可変する際の一例を示すタイミングチャートである。
【図６】図３のアナログメモリ部において書き込み側の制御信号を用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。
【図７】図３のアナログメモリ部において読み出し側の制御信号を用いることによって遅延時間を長く変更する際の一例を示すタイミングチャートである。
【図８】図３のアナログメモリ部において読み出し側の制御信号を用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。
【図９】図３の書き込み制御信号生成回路の一例を示すブロック図である。
【図１０】図９の論理回路の回路構成の一例を示す説明図である。
【図１１】図３の読み出し制御信号生成回路の一例を示すブロック図である。
【図１２】図１１の論理回路の回路構成の一例を示す説明図である。
【図１３】本実施の形態２によるアナログメモリ部５および加算回路における回路構成の一例を示す説明図である。
【図１４】図１３のスイッチ・容量部におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。
【図１５】図１３のスイッチ・容量部におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。
【図１６】図１３のアナログメモリ部が有するスイッチ・容量部における他の構成例を示す説明図である。
【図１７】図１６のスイッチ・容量部が有するリセット用のスイッチを動作させるリセット制御信号を生成するリセット制御信号生成回路の一例を示した説明図である。
【図１８】図１７のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
【図１９】図１７のリセット制御信号生成回路の他の例を示した説明図である。
【図２０】図１９のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
【図２１】図１３のアナログメモリ部における回路構成の他例を示す説明図である。
【図２２】図２１のスイッチ・容量部におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。
【図２３】図２１のスイッチ・容量部におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。
【図２４】図２１のスイッチ・容量部におけるリセット時の等価回路の一例を示す説明図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３２】
以下、実施の形態を詳細に説明する。
【００３３】
（実施の形態１）
図１は、本実施の形態１における超音波撮像装置の一例を示す構成図である。
【００３４】
超音波撮像装置は、図１に示すように、プローブ１００および本体装置１０６を有する。また、プローブ１００は、複数のサブアレイ１０１ａ，１０１ｂ，・・・、および制御信号生成部となるデジタル回路１０５を備える。
【００３５】
サブアレイ１０１は、複数の１素子回路１０２ａ，１０２ｂ，・・・、加算回路１０３、およびバッファ１０４をそれぞれ有する。サブアレイ１０１は、例えば１２８個設けられる。１素子回路１０２は、８×８＝６４個程度がマトリクス状に配列された構成からなる。
【００３６】
本体装置１０６は、複数のアナログフロントエンド回路（図１では、ＡＦＥと示す）１０７ａ，１０７ｂ，・・・を有する。アナログフロントエンド回路１０７は、１個のサブアレイ１０１に対して１個それぞれ設けられている。なお、以下、添え字のａ，ｂ，ｃ，・・・は同一の構成要素であることを示し、特に必要のない場合は省略する。
【００３７】
図２は、図１のプローブ１００が有する１素子回路１０２の構成の一例を示すブロック図である。
【００３８】
送受信部である１素子回路１０２は、図示するように、トランスデューサ２０１、送信部２０３、送受分離部２０２、受信アナログフロントエンド部（図２では、受信ＡＦＥと示す）２０４、および電圧蓄積出力部であるアナログメモリ部２０５から構成されている。また、デジタル回路１０５およびアナログメモリ部２０５によって、遅延部が構成される。
【００３９】
送信部２０３から出力された信号は、送受分離部２０２によって分離され、トランスデューサ２０１に与えられる。トランスデューサ２０１からは、超音波信号が出力される。また、トランスデューサ２０１出力されて反射した超音波信号は、トランスデューサ２０１で受信される。
【００４０】
トランスデューサ２０１が受信した超音波信号は、送受分離部２０２によって分離されて受信アナログフロントエンド部２０４に入力される。受信アナログフロントエンド部２０４では、受信した信号を増幅およびフィルタリングなどの処理を行う。
【００４１】
受信アナログフロントエンド部２０４から出力された信号は、アナログメモリ部２０５に入力される。このアナログメモリ部２０５は、デジタル回路１０５から出力される制御信号に基づいて、アナログ入力信号をサンプリングしてメモリに蓄積し、ある遅延時間の後に出力する。
【００４２】
遅延時間を設定する制御信号は、デジタル回路で本体装置１０６からの基準クロックおよび制御データに基づいて設定される。アナログメモリ部２０５から出力された信号は、１素子回路１０２から加算回路１０３に出力され、該加算回路１０３にて加算される。
【００４３】
加算回路１０３によって加算された信号は、図１のバッファ１０４を介して本体装置１０６のアナログフロントエンド回路に送られる。
【００４４】
図３は、図２の１素子回路１０２が有するアナログメモリ部２０５およびデジタル回路１０５の一例を示すブロック図である。
【００４５】
アナログメモリ部２０５は、図示するように、メモリ素子となる容量３０３ａ，３０３ｂ，３０３ｃ，・・・、第１のスイッチとなるスイッチ３０２ａ，３０２ｂ，３０２ｃ，・・・、第２のスイッチとなるスイッチ３０４ａ，３０４ｂ，３０４ｃ，・・・、およびバッファ３０１を有する。また、デジタル回路１０５は、書き込み制御信号生成回路３０５、読み出し制御信号生成回路３０６、およびデコード回路３０７を有する。
【００４６】
バッファ３０１の出力部には、スイッチ３０２の一端が共通接続されている。スイッチ３０２の他端には、スイッチ３０４の一端、および容量３０３の一方の接続部がそれぞれ接続されている。
【００４７】
また、容量３０３の他方の接続部には、基準電位ＶＳＳが接続されている。スイッチ３０４の他端は、共通接続されており、この共通接続部がアナログメモリ部２０５の出力部となる。
【００４８】
スイッチ３０２の制御端子には、書き込み制御信号生成回路３０５から出力される書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓｎがそれぞれ入力されるように接続されている。書き込み制御信号生成回路３０５は、本体装置１０６から出力される基準クロックに基づいて、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓｎを生成する。
【００４９】
スイッチ３０４の制御端子には、読み出し制御信号生成回路３０６から出力される読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏｎがそれぞれ入力されるように接続されている。読み出し制御信号生成回路３０６は、本体装置１０６から出力される基準クロックに基づいて、読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏｎを生成する。
【００５０】
受信アナログフロントエンド部２０４から出力されるアナログ入力信号Ｖｉｎは、バッファ３０１によって増幅、あるいはインピーダンス変換された後、スイッチ３０２を介して容量３０３に入力されて、アナログ入力信号Ｖｉｎに対応する電荷が蓄積される。
【００５１】
容量３０３に蓄積された電荷は、スイッチ３０４を介して出力信号Ｖｏｕｔとしてアナログメモリ部２０５の出力部から出力される。
【００５２】
アナログメモリ部２０５は、遅延生成回路となる。アナログメモリ部２０５では、複数個の容量３０３を並列に接続し、アナログ入力信号Ｖｉｎをサンプリングして容量に順に格納し、格納した信号を所定の時間の後に順に出力していく動作を行う。なお、バッファ３０１は前段の受信アナログフロントエンド部２０４の回路と兼用してもよい。
【００５３】
容量３０３に信号を充電するタイミングは、スイッチ３０２により制御され、容量３０３から信号を出力するタイミングは、スイッチ３０４により制御される。スイッチ３０２の動作を制御する書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓｎは、デジタル回路１０５の書き込み制御信号生成回路３０５にて生成される。スイッチ３０４の動作を制御する読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏｎは、デジタル回路１０５の読み出し制御信号生成回路３０６にて生成される。
【００５４】
デコード回路３０７は、本体装置１０６から出力される制御データをデコードし、そのデコード結果を制御信号として、書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６に出力する。
【００５５】
デコード回路３０７から出力される制御信号は、制御信号Ｃｔｌｓ＿ｌ、制御信号Ｃｔｌｓ＿ｓ、制御信号Ｃｔｌｏ＿ｌ、および制御信号Ｃｔｌｏ＿ｓを有する。これら制御信号Ｃｔｌｓ＿ｌ、制御信号Ｃｔｌｓ＿ｓ、制御信号Ｃｔｌｏ＿ｌ、および制御信号Ｃｔｌｏ＿ｓは、遅延時間制御信号となる。また、制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｏ＿ｌは、第１の制御信号であり、制御信号Ｃｔｌｓ＿ｓ，Ｃｔｌｏ＿ｓは、第２の制御信号である。
【００５６】
制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｓ＿ｓは、書き込み制御信号生成回路３０５に出力され、制御信号Ｃｔｌｏ＿ｌ，Ｃｔｌｏ＿ｓは、読み出し制御信号生成回路３０６に出力される。
【００５７】
制御信号Ｃｔｌｓ＿ｌは、アナログメモリ部２０５による書き込み側の遅延時間が長くなるように設定する信号である。制御信号Ｃｔｌｓ＿ｓは、アナログメモリ部２０５による書き込み側の遅延時間が短くなるように設定する信号である。
【００５８】
制御信号Ｃｔｌｏ＿ｌは、アナログメモリ部２０５による読み出し側の遅延時間が長くなるように設定する信号である。制御信号Ｃｔｌｏ＿ｓは、アナログメモリ部２０５による読み出し側の遅延時間が短くなるように設定する信号である。
【００５９】
書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６は、デコード回路３０７から出力される制御信号に基づいて、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓｎならびに読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏｎを生成する。
【００６０】
図４は、図３のアナログメモリ部２０５の動作の一例を示すタイミングチャートである。
【００６１】
図４において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、書き込み制御信号生成回路３０５と読み出し制御信号生成回路３０６とに入力される基準クロック、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓｎ、および読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏｎにおける各信号タイミングを示している。
【００６２】
スイッチ３０２ａは、図３に示すように書き込み制御信号Ｃｔｌｓ１により制御される。ここで、書き込み制御信号Ｃｔｌｓ１がハイレベルの場合にスイッチ３０２ａがオンとなることを示すが、この極性に限定されるものではない。
【００６３】
スイッチ３０２ａがオンの時に容量３０３ａにアナログ入力信号Ｖｉｎに対応する電荷が蓄積される。スイッチ３０２ａがオンからオフに変わったタイミングでのアナログ入力信号の値が容量３０３ａに蓄積される（図４の４０１ａ）。
【００６４】
容量３０３ａに蓄積された電荷は、スイッチ３０４ａがオンの状態で出力信号Ｖｏｕｔに出力される（図４の４０２ａ）。スイッチ３０４ａのオン／オフのタイミングは、制御信号Ｃｔｌｏ１にて制御される。すなわち、書き込み制御信号Ｃｔｌｓ１のタイミングにおいて容量３０３ａにサンプリングされた信号が、制御信号Ｃｔｌｏ１がオンのタイミングにて出力信号Ｖｏｕｔとして出力される。
【００６５】
他の並列に並べられている容量３０３ｂ，３０３ｃ，・・・にも同様に、それぞれ書き込み制御信号Ｃｔｌｓ２，Ｃｔｌｓ３，・・・のタイミングによってアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、制御信号Ｃｔｌｏ２，Ｃｔｌｏ３，・・・のオンのタイミングにて蓄積された電荷に対応する信号が出力信号Ｖｏｕｔとして出力される。
【００６６】
このように、書き込み制御信号Ｃｔｌｓにてサンプリングされた信号が、制御信号Ｃｔｌｏによって出力されるため、アナログ入力信号Ｖｉｎと比較して、出力信号Ｖｏｕｔは、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏの遅延時間分、遅延された信号が出力される。
【００６７】
前述したように、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏは、書き込み制御信号生成回路３０５および読み出し制御信号生成回路３０６にてそれぞれ生成される。遅延時間は、例えば基準クロックのクロック周期Ｔｃｌｋを１単位とし、その整数倍の遅延時間を設定する。すなわち、クロックによる遅延時間Ｔｄｃ＝Ｍ・Ｔｃｌｋの遅延時間を生成する。ここでＭは整数である。
【００６８】
超音波信号の受信時には、生体内で反射して戻ってくる超音波信号を精度よく受信するために、焦点の位置を時間的に移動させながら受信する必要がある。プローブ１００内の回路では、焦点を動的に変化させるため、超音波信号の受信中に遅延時間をダイナミックに変える必要がある。具体的には、遅延時間を設定されている時間と比較し、延ばしたり、縮めたりする必要がある。
【００６９】
そこで、ダイナミックに遅延時間を変える際の動作について、図５〜図８を用いて説明する。
【００７０】
図５は、図３のアナログメモリ部２０５において遅延時間をダイナミックに可変する際の一例を示すタイミングチャートである。
【００７１】
図５において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｓ＿ｌ、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏ６における各信号タイミングを示している。
【００７２】
まず、書き込み制御信号Ｃｔｌｓ２によりサンプリングされた図５の信号５０１ａは、所定の遅延時間の後、制御信号Ｃｔｌｏ２により出力される（図５の５０２ａ）。
【００７３】
ここで、書き込み側の制御信号Ｃｔｌｓを制御して遅延時間を長くする際には、同一の入力信号Ｖｉｎを複数の容量３０３にて書き込みする。遅延時間を長くする制御信号Ｃｔｌｓ＿ｌがデコード回路３０７から出力された場合には、複数の書き込み制御信号Ｃｔｌｓが同時にハイレベルとなり、複数のスイッチ３０２が同時にオンする。
【００７４】
この場合では、制御信号Ｃｔｌｓ３，Ｃｔｌｓ４が同時にハイレベルとなるように制御信号Ｃｔｌｓ＿ｌが出力された例を示している。これによって、入力信号Ｖｉｎの信号（図５の５０１ｂ）を２つの容量３０３ｃ，３０３ｄにサンプリングする。
【００７５】
容量３０３ｃに蓄えられたデータは、読み出し制御信号Ｃｔｌｏ３がオンのタイミングで出力される（図５の５０２ｂ）。
【００７６】
また、容量３０３ｄに蓄えられたデータは、読み出し制御信号Ｃｔｌｏ４がオンのタイミングで出力される（図５の５０２ｃ）。容量３０３ｃ，３０３ｄに蓄積されている信号は、同一のタイミングの信号（図５の５０１ｂ）であるため、同一の信号を時間を変えて出力したことになる。
【００７７】
書き込み制御信号Ｃｔｌｓ５によりサンプリングされた図５の信号５０１ｃは、読み出し制御信号Ｃｔｌｏ５により出力される（図５の５０２ｄ）。遅延時間を長くする制御信号Ｃｔｌｓ＿ｌが出力される前と比べて、同一のタイミングの信号を２サンプル分出力することとなるため、遅延時間を長くすることができる。
【００７８】
書き込み制御信号を制御する場合には、データを書き込んでいない容量のデータを読みだすことがないよう、遅延時間を変化させる場合でも信号を容量に書き込むように制御を行う。また、遅延時間を変更した際にも、信号を出力しており、切り替え時の雑音の影響も少ない。
【００７９】
なお、本実施の形態１では、同時に２つの容量に信号をサンプリングするとして説明したが、サンプリングする容量の個数は、これに限るものではない。同時に３つやそれ以上の数の容量に信号をサンプリングしてもよい。  
【００８０】
図６は、図３のアナログメモリ部２０５において書き込み側の制御信号Ｃｔｌｓを用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。
【００８１】
図６において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｓ＿ｓ、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏ６における各信号タイミングを示している。
【００８２】
前述したように、遅延時間を短く変更する場合は、制御信号Ｃｔｌｓ＿ｓにより制御を行う。まず、書き込み制御信号Ｃｔｌｓ１により入力信号Ｖｉｎが容量３０３ａにサンプリングされる（図６の６０１ａ）。サンプリングされた信号は、所定の遅延時間の後、読み出し制御信号Ｃｔｌｏ１のタイミングで出力される（図６の６０２ａ）。
【００８３】
制御信号Ｃｔｌｓ＿ｓが入力された際には、遅延時間を短くするように、制御信号Ｃｔｌｓを制御する。すなわち、制御信号Ｃｔｌｓ＿ｓが入力された際には、書き込み制御信号Ｃｔｌｓのパルス幅を長くするように制御を行う。
【００８４】
具体的には、例えば、書き込み制御信号Ｃｔｌｓ２のパルス幅を基準クロックの２倍の幅にする。この場合、書き込み制御信号Ｃｔｌｓ２により制御され、容量３０３ｂには、書き込み制御信号Ｃｔｌｓ２の立ち下がりの直前の信号（図６の６０１ｃ）が蓄積される。容量３０３ｂに蓄積された信号は、読み出し制御信号Ｃｔｌｏ２のタイミングで出力される（図６の６０２ｂ）。
【００８５】
また、読み出し制御信号Ｃｔｌｓ３によって容量３０３ｃにサンプリングされた信号は、読み出し制御信号Ｃｔｌｏ３のタイミングにより出力される。制御信号Ｃｔｌｓ＿ｓによって書き込み制御信号Ｃｔｌｓ２のパルス幅を長くしたことにより、その後の遅延時間は、それまでと比較し、短くすることができる。また、容量３０３に充電するバッファ３０１の出力を電圧出力とすることにより、パルス幅を長くしても特性に影響が出ないようにすることができる。
【００８６】
図７は、図３のアナログメモリ部２０５において読み出し側の制御信号Ｃｔｌｏを用いることによって遅延時間を長く変更する際の一例を示すタイミングチャートである。
【００８７】
図７において、上方から下方にかけては、アナログメモリ部２０５に入力されるアナログ入力信号Ｖｉｎ、アナログメモリ部２０５から出力される出力信号Ｖｏｕｔ、基準クロック、デコード回路３０７から出力される制御信号Ｃｔｌｏ＿ｌ、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓ６、および読み出し制御信号Ｃｔｌｏ１〜Ｃｔｌｏ６における各信号タイミングを示している。
【００８８】
読み出し側の制御信号を変えて、遅延時間を長く変更する場合は、制御信号Ｃｔｌｏ＿ｌにより制御をおこなう。書き込み制御信号Ｃｔｌｓ２により入力信号Ｖｉｎが容量３０３ｂにサンプリングされる（図７の７０１ａ）。
【００８９】
サンプリングされた信号は、所定の遅延時間の後、制御信号Ｃｔｌｏ２のタイミングにて出力される（図７の７０２ａ）。また、書き込み制御信号Ｃｔｌｓ３により入力信号Ｖｉｎが容量３０３ｃにサンプリングされる（図７の７０１ｂ）。
【００９０】
制御信号Ｃｔｌｏ＿ｌが入力された際には、遅延時間を長くするように、制御信号Ｃｔｌｏを制御する。すなわち、制御信号Ｃｔｌｏ＿ｌが読み出し制御信号生成回路３０６に入力された際には、制御信号Ｃｔｌｏのパルス幅を長くするように制御を行う。
【００９１】
具体的には、例えば、読み出し制御信号Ｃｔｌｏ３のパルス幅を基準クロックの２倍程度の幅にする。この場合、容量３０３ｃに蓄積された信号は、読み出し制御信号Ｃｔｌｏ３のタイミングにて出力されるが、その出力される時間が基準クロックの２クロック分の時間となる（図７の７０２ｂ、７０２ｃ）。
【００９２】
従って、同一のデータを複数サンプル分出力することができる。後段の回路をハイインピーダンスで受ける回路にし、基準クロックに同期させて複数回サンプリングすることにより、複数サンプルの信号を出力することができる。
【００９３】
このように制御信号Ｃｔｌｏ＿ｌに基づいて、読み出し制御信号Ｃｔｌｏ３のパルス幅を長くしたことにより、その後の遅延時間は、それまでと比較し、長くすることができる。
【００９４】
図８は、図３のアナログメモリ部２０５において読み出し側の制御信号Ｃｔｌｏを用いることによって遅延時間を短く変更する際の一例を示すタイミングチャートである。図８の各信号は、図７と同様であるので、説明は省略する。
【００９５】
読み出し側の制御信号を変えて遅延時間を短く変更する場合は、制御信号Ｃｔｌｏ＿ｓにより制御を行う。書き込み制御信号Ｃｔｌｓ１により入力信号Ｖｉｎが容量３０３ａにサンプリングされる（図８の８０１ａ）。
【００９６】
サンプリングされた信号は、所定の遅延時間の後、読み出し制御信号Ｃｔｌｏ１のタイミングにて出力される（図８の８０２ａ）。また、書き込み制御信号Ｃｔｌｓ２，Ｃｔｌｓ３により入力信号Ｖｉｎが容量３０３ｂ，３０３ｃにそれぞれサンプリングされる（図８の７０１ｂ，７０１ｃ）。
【００９７】
制御信号Ｃｔｌｏ＿ｌが読み出し制御信号生成回路３０６に入力された際には、遅延時間を短くするように制御する。すなわち、制御信号Ｃｔｌｏ＿ｌが、読み出し制御信号Ｃｔｌｏに入力された際には、読み出し制御信号Ｃｔｌｏの出力をひとつ飛ばし、次の読み出し制御信号をオンさせる。
【００９８】
具体的には、読み出し制御信号生成回路３０６は、読み出し制御信号Ｃｔｌｏ２を出力することなく、読み出し制御信号Ｃｔｌｏ３を出力する。この場合、容量３０３ｂに蓄積された信号は、出力信号としては出力されない。そのタイミングにて、容量３０３ｃに蓄積された信号が出力される。
【００９９】
従って、サンプリングしたデータをひとつ飛ばして出力することになる。読み出し制御信号を制御する場合には、同時に複数の容量３０３からの信号を読み出すと出力がぶつかってしまい、期待していないデータとなるため、遅延時間を変化させる場合でも同時には複数の容量３０３のデータを読み出すことがないように制御を行う。
【０１００】
図９は、図３の書き込み制御信号生成回路３０５の一例を示すブロック図である。
【０１０１】
書き込み制御信号生成回路３０５は、図９に示すように、論理回路９０１ａ，９０１ｂ，９０１ｃ，…、ノンオーバラップバッファ（図９ではＮＯＢＵＦと示す）９０２ａ，９０２ｂ，９０２ｃ，…から構成されている。
【０１０２】
論理回路９０１には、基準クロックと制御信号Ｃｔｌｓ＿ｓ，Ｃｔｌｓ＿ｌがそれぞれ入力され、それに基づいて、読み出し制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，Ｃｔｌｓ３，…を出力する。
【０１０３】
また、図１０は、図９の論理回路９０１ｃの回路構成の一例を示す説明図である。
【０１０４】
なお、図１０は、代表として論理回路９０１ｃの回路構成を示すが、他の論理回路９０１においても、同様の構成である。
【０１０５】
論理回路９０１ｃは、論理積回路であるＡＮＤ回路９０３、否定論理和回路であるＮＯＲ回路９０４，９０５、およびフリップフロップ９０６を有する。
【０１０６】
論理回路９０１の基本的な動作は、フリップフロップ９０６により、入力された信号を１クロック遅らせて出力する。
【０１０７】
ダイナミックに遅延時間を変化させない場合には、書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，Ｃｔｌｓ３，…の順にハイレベルが出力される制御信号が移動していく。そして、ハイレベルの制御信号Ｃｔｌｓ＿ｌが入力された際は、前段の論理回路と、２段前の論理回路の出力のＮＯＲ（否定論理和）をとり、フリップフロップ９０６の入力に反映させる。
【０１０８】
このようにすることで、２つの連続した論理回路９０１から同時にハイレベルが出力する。また、ハイレベルの制御信号Ｃｔｌｓ＿ｓが入力された場合は、フリップフロップ９０６の出力をホールドする動作をする。これによって、書き込み制御信号Ｃｔｌｓが出力されるパルス幅を延ばす。
【０１０９】
論理回路９０１からの出力は、ＮＯＢＵＦ９０２を通して書き込み制御信号Ｃｔｌｓとして出力される。このＮＯＢＵＦ９０２は、容量３０３に充電する際の書き込み制御信号Ｃｔｌｓの切り替わり時に、同時にスイッチ３０２がオンしないように、ノンオーバーラップ期間を設ける回路である。ＮＯＢＵＦ９０２によってノンオーバーラップ化された信号にてスイッチ３０２を制御する。
【０１１０】
このような構成の書き込み制御信号生成回路３０５を用いることにより、遅延時間をダイナミックに変化させる書き込み制御信号Ｃｔｌｓを生成することができる。
【０１１１】
図１１は、図３の読み出し制御信号生成回路３０６の一例を示すブロック図である。
【０１１２】
読み出し制御信号生成回路３０６は、図示するように、論理回路１００１ａ，１００１ｂ，１００１ｃ，…、ノンオーバラップバッファ（図１１ではＮＯＢＵＦと示す）１００２ａ，１００２ｂ，１００２ｃ，…によって構成されている。
【０１１３】
論理回路１００１には、基準クロックおよび制御信号Ｃｔｌｏ＿ｓ，Ｃｔｌｏ＿ｌがそれぞれ入力され、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，Ｃｔｌｏ３，…を出力する。
【０１１４】
図１２は、図１１の論理回路１００１ｃの回路構成の一例を示す説明図である。
【０１１５】
なお、図１２においても、代表として論理回路１００１ｃの回路構成を示すが、他の論理回路１００１においても、同様の構成である。
【０１１６】
論理回路１００１ｃは、図示するように、セレクタ１００３、インバータ１００４、否定論理和回路であるＮＯＲ回路１００５、およびフリップフロップ１００６を有する。
【０１１７】
論理回路１００１の基本的な動作は、フリップフロップ１００６により、入力された信号を１クロック遅らせて出力する。
【０１１８】
ダイナミックに遅延時間を変化させない場合は、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，Ｃｔｌｏ３…の順にハイレベルが出力される制御信号が移動していく。制御信号Ｃｔｌｏ＿ｓの電圧レベル、あるいは極性により、セレクタ１００３に入力された前段の論理回路１００１と、２段前の論理回路１００１の出力のいずれかを選択する。
【０１１９】
遅延時間を短くする場合は、ハイレベルの制御信号Ｃｔｌｏ＿ｓが入力され、２段前の論理回路１００１の出力が選択される。読み出し制御信号Ｃｔｌｏの出力としては、読み出し制御信号がひとつ飛ばされた出力となる。
【０１２０】
また、制御信号Ｃｔｌｏ＿ｌにハイレベルが入力された場合は、フリップフロップ１００６の出力をホールドする動作をすることにより、読み出し制御信号Ｃｔｌｏが出力されるパルス幅を延ばすことを行う。
【０１２１】
論理回路１００１からの出力は、ＮＯＢＵＦ１００２を通して読み出し制御信号Ｃｔｌｏとして出力される。
【０１２２】
このような構成の読み出し制御信号生成回路３０６を用いることにより、遅延時間をダイナミックに変化させる読み出し制御信号Ｃｔｌｏを生成することができる。
【０１２３】
先に述べたように、遅延時間を変更するための制御データは、図１の本体装置１０６からプローブ１００が有するデジタル回路１０５に送信され、必要に応じてデジタル回路１０５の図３に示すデコード回路３０７によってデコードなどの処理を行った後、図３に示す書き込み制御信号生成回路３０５や読み出し制御信号生成回路３０６に与えられる。
【０１２４】
このようにして、複数の容量３０３に同一のデータを書き込むか、または１部の容量３０３の読み出し時間を長くすることにより、遅延時間を長くすることができる。また、１部の容量３０３への書き込み時間を長くするか、またはデータ読み出し時に１部の容量３０３からのデータ読み出しを実行しないことにより、遅延時間を短くすることができる。
【０１２５】
このように、遅延時間の切り替えを同一の容量列へのデータの書き込み、読み出し制御を用いて実施するため、アナログメモリ部２０５のみで遅延時間の切り替えを実施することができる。このため、ダイナミックな遅延時間の変更を小面積な回路にて実現することが可能となる。
【０１２６】
アナログメモリ部２０５による遅延回路の出力は、図２の加算回路１０３にて加算され、図示しないバッファなどを通して本体装置１０６に送られる。本体装置１０６では、プローブ１００からの信号を、図１に示すアナログフロントエンド回路１０７にて、受信する。
【０１２７】
アナログフロントエンド回路１０７は、図示しない低雑音増幅器、プログラマブルゲイン増幅器、アンチエイリアシングフィルタ、およびアナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ  to  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）などから構成される。プローブ１００からの信号を増幅、およびフィルタ処理し、デジタル信号に変換する。
【０１２８】
アナログ／デジタル変換器のサンプリングに用いるクロックは、例えば本体装置１０６からプローブ１００に送信した基準クロックと同じ発振源から生成したクロックを用いる。
【０１２９】
サブアレイ１０１の各１素子回路１０２の遅延回路の出力は、基準クロックに同期して出力されるため、アナログ／デジタル変換器でも、この基準クロックに同期させてデジタル変換を行う。
【０１３０】
なお、必要に応じて、基準クロックを逓倍、あるいは分周したクロックを用いてもよい。また、ケーブルでの遅延時間を考慮し、アナログ／デジタル変換する位相をずらしてもよい。
【０１３１】
プローブ１００におけるアナログメモリ部２０５では、基準クロックに同期して信号を出力する。従って、基準クロックの立ち上がり／立ち下がりのタイミングでスパイク状のノイズが発生する。
【０１３２】
本体装置１０６側のアナログ／デジタル変換器で基準クロックに同期させてサンプリングすることにより、クロックエッジでのノイズを避けてデジタル化することができる。アナログ／デジタル変換器によりデジタル化された信号は、デジタル整相などの信号処理を行い、超音波画像を表示する。
【０１３３】
なお、本実施の形態１では、アナログ信号を記憶する素子として容量を用い、その容量に蓄積される電荷を用いてアナログ信号を記憶する構成として説明したが、これに限るものではない。
【０１３４】
例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒr）などのトランジスタを用いて電流としてアナログ信号を記憶してもよい。電流としてアナログ信号を記憶する場合は、容量の場合と比較し、消費電力が大きくなる一方、占有面積を削減できるメリットがある。
【０１３５】
なお、図２の加算回路１０３では、全ての１素子回路１０２の出力を加算する必要はなく、複数ブロックに分けてそれぞれ加算する構成としてもよい。例えば、１９２チャンネル、すなわち１素子回路１０２が１９２個の場合には、４チャンネルずつ加算し、加算後の出力を４８本得る構成でもよい。あるいは、８１９２チャンネルの１素子回路１０２の信号を８×８アレイの６４チャンネル分ずつ加算し、１２８本の出力を得るなどでもよい。この信号は、プローブ１００から本体装置１０６にケーブルにて接続され、送信される。
【０１３６】
また、各アナログメモリ部２０５の出力信号に対し、低域通過フィルタをそれぞれ設ける構成としてもよい。例えば、クロック周期の雑音を除去できるフィルタとすると、クロック周期の雑音を落とすことができる。また、加算回路１０３の出力に対して同様の低域通過フィルタを設けてもよい。また、受信アナログフロントエンド部２０４の出力に、帯域制限を行うための容量を接続しておいてもよい。
【０１３７】
このように、複数チャンネルの信号を遅延させ、加算することによりトランスデューサの素子数に対し、出力する信号の数を削減することができる。これにより、ケーブルの本数の削減やアナログ信号をデジタル信号に変換するＡ／Ｄ変換器の数が削減でき低コスト化が可能となる。
【０１３８】
また、２次元のトランスデューサアレイにおいては、全てのチャンネルの信号をプローブから本体に接続するのは非現実的であるが、本実施の形態のように、高精度に遅延させて加算することで現実的なケーブルの本数でプローブと装置本体とを接続することが可能となる。また、ダイナミックに遅延時間を変更することにより、より焦点の合った受信データを得ることができる。
【０１３９】
それによって、超音波撮像装置の小型を実現することが可能となり、該超音波撮像装置のコストを低減することができる。
【０１４０】
書き込み制御信号Ｃｔｌｓおよび読み出し制御信号Ｃｔｌｏは、デジタル回路１０５で生成され、各１素子回路１０２ａ，１０２ｂ，…に接続される。各１素子回路１０２に接続される制御信号は、別の配線であってもよいが、共通化してもよい。
【０１４１】
具体的には、例えば、遅延時間は、書き込み制御信号Ｃｔｌｓと読み出し制御信号Ｃｔｌｏの差で与えられるため、片側の制御信号を全ての１素子回路で共通化してもよい。読み出し制御信号Ｃｔｌｏを各１素子回路で共通化した場合、書き込み制御信号Ｃｔｌｓを各１素子回路で変え、各１素子回路で異なる遅延時間を生成する。制御信号を共通化することにより、配線数を減らすことができ、小面積化を可能とすることができる。
【０１４２】
あるいは、二次元に配置された１素子回路に対し、例えば、長軸方向において、書き込み制御信号Ｃｔｌｓを共通化し、短軸方向には、読み出し制御信号を共通化してもよい。この場合、各１素子回路に接続する配線数を減らすことができ、小面積化することができる。
【０１４３】
本実施の形態では、書き込み制御信号および読み出し制御信号のいずれを用いても遅延時間を長くしたり、短くしたりすることができるため、このように配線を共有した場合であっても、そのいずれかを選択することによりダイナミックに遅延時間を変更することができる。
【０１４４】
なお、本実施の形態１では、受信回路側に遅延回路となるアナログメモリ部２０５を入れる構成を説明したが、送信側に遅延回路を用いてもよい。また、遅延回路を送信側と受信側で共有し、送信時と受信時とで切り替えて使用する構成でもよい。
【０１４５】
（実施の形態２）
前記実施の形態１では、図３に示すように、アナログメモリ部２０５において、対グランド（基準電位ＶＳＳ）に接地された容量３０３にアナログ信号を蓄積する回路構成について説明したが、アナログメモリ部２０５の構成は、これに限るものではない。
【０１４６】
そこで、本実施の形態２では、アナログメモリ部２０５の他の構成について説明する。
【０１４７】
アナログメモリ部２０５の他の構成としては、例えば対グランドでなくオペアンプの仮想接地に対して容量を充電する、シングルエンドでなく差動化する、リセット期間を設けるなどの回路構成などが考えられる。
【０１４８】
また、オープンループの回路でなくクローズドループの回路にすることにより、出力電圧の精度を向上することが可能となる。
【０１４９】
図１３は、本実施の形態２によるアナログメモリ部２０５および加算回路１０３における回路構成の一例を示す説明図である。
【０１５０】
アナログメモリ部２０５は、図１３に示すように、オペアンプ１１０１、スイッチ・容量部１１０２ａ，１１０２ｂ，・・・によって構成されている。また、加算回路１０３は、複数の電荷加算部SSによって構成されている。スイッチ・容量部１１０２は、容量１１０３、スイッチ１１０４ｐ，１１０４ｎ，１１０５ｐ，１１０５ｎにより構成されている。
【０１５１】
ここで、スイッチの添え字のｐ，ｎは、差動回路のプラス側、マイナス側であることを示し、特に必要のない場合は省略する。また、電荷加算部１１０９は、容量１１０６ａ，１１０６ｂ、スイッチ１１０７ａ，１１０７ｂ，１１０８ａ，１１０８ｂから構成される。
【０１５２】
アナログメモリ部２０５は、複数のスイッチ・容量部を並列に接続して、サンプリングおよび蓄積し、所定の遅延時間の後、出力を行う回路である。ここで、差動信号Ｖｉｎｐ，Ｖｉｎｎは、受信アナログフロントエンド部２０４から出力される信号である。また、オペアンプ１１０１の正（＋）側入力部に入力される電圧Ｖｃｍは、基準電圧である。
【０１５３】
図１４は、図１３のスイッチ・容量部１１０２におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。また、図１５は、図１３のスイッチ・容量部１１０２におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。
【０１５４】
サンプル時には、スイッチ１１０４がオンとなり、スイッチ１１０５がオフとなる。従って、容量１１０３は、入力差動信号の間に接続され、入力差動信号に対応する電荷が容量１１０３に蓄積される。
【０１５５】
所定の遅延時間が経過して蓄積されたデータを出力する際には、スイッチ１１０５がオンとなる。容量１１０３とオペアンプ１１０１とによりフィードバック回路が構成され、サンプル時において、容量１１０３に蓄積された電荷に対応する信号が出力信号Ｖｏｕｔとして出力される。
【０１５６】
遅延されて出力された出力信号Ｖｏｕｔは、加算回路１０３が有する電荷加算部１１０９にて電荷として蓄積される。電荷加算部１１０９は、例えば基準クロックの２倍の周期のクロックにて動作を行う。第１のフェーズでは、スイッチ１１０７ａがオンし、スイッチ１１０８ａがオフし、容量１１０６ａに出力電圧Ｖｏｕｔに対応する信号を電荷として蓄積する。同時に、スイッチ１１０７ｂがオフし、スイッチ１１０８ｂがオンし、容量１１０６ｂに蓄積された電荷が、図１のバッファ１０４の入力部に接続されるＶａｄｄに出力される。
【０１５７】
第２のフェーズでは、スイッチ１１０７ａがオフし、スイッチ１１０８ａがオンし、容量１１０６ａに蓄積された電荷が、図１のバッファ１０４の入力部に接続される端子Ｖａｄｄに出力される。
【０１５８】
同時に、スイッチ１１０７ｂがオンし、スイッチ１１０８ｂがオフし、容量１１０６ｂには、出力信号Ｖｏｕｔに対応する信号が電荷として蓄積される。このように２つのフェーズで遅延された信号Ｖｏｕｔを電荷として蓄積、出力を繰り返す動作を行う。
【０１５９】
このように電荷として信号を出力することにより、加算回路１０３では、各１素子回路１０２の出力信号を加算する際に配線を直結すれば、電荷の平均化がなされ、信号が加算される。特別な加算回路を用いることなく、配線の接続のみで加算できるため小面積化を可能とすることができる。
【０１６０】
電荷加算部１１０９のスイッチを動作させる制御信号は、遅延させた信号を出力させるスイッチ１１０５がオンからオフに変わる直前にサンプリングを行う。このようなタイミングとすることでスイッチング時に生じるノイズを除外し、正確に信号をサンプリングすることができる。
【０１６１】
遅延時間は、容量にサンプリングするタイミングを決めるスイッチ１１０４の制御信号と、容量から出力するタイミングを決めるスイッチ１１０５の制御信号の時間差で決まる。
【０１６２】
スイッチ１１０４の制御信号としては、前記実施の形態１において説明した書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…を用いる。また、スイッチ１１０５の制御信号としてが、読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…を用いる。ダイナミックに遅延時間を切り替える際には、制御信号Ｃｔｌｓ，Ｃｔｌｏを変えることにより、遅延時間を長くしたり、短くしたりする。
【０１６３】
本実施の形態のように、入力信号を差動信号として容量にサンプリングすることにより、アナログ信号を精度よくサンプリングし、遅延させることができる。特に、差動回路にすることにより歪みを抑制することができる。また、オペアンプを用いたクローズドループ回路を構成してサンプリングした信号をホールドすることにより、高精度な信号を得ることができる。
【０１６４】
さらに、スイッチを制御する制御信号に遅延時間を設けることにより、アナログ信号を遅延させることができる。制御信号をダイナミックに変えることにより、遅延時間をダイナミックに変更することができる。
【０１６５】
また、電荷加算部１１０９により、電荷の蓄積と出力を基準クロック単位で繰り返すことにより、読み出し制御信号を長くした場合においても、基準クロックに同期した出力を得ることができる。
【０１６６】
図１６は、図１３のアナログメモリ部２０５が有するスイッチ・容量部１１０２における他の構成例を示す説明図である。
【０１６７】
この場合、スイッチ・容量部１１０２は、図１６に示すように、容量１１０３およびスイッチ１１０４ｐ，１１０４ｎ，１１０５ｐ，１１０５ｎ，１２０１によって構成される。図１３に示した構成と比べ、スイッチ１２０１が新たに追加されている。このスイッチ１２０１はリセット用スイッチとして用いられる。
【０１６８】
スイッチ１１０４ｐ，１１０４ｎの制御端子には、書き込み制御信号Ｃｔｌｓがそれぞれ入力され、１１０５ｐ，１１０５ｎの制御端子には、読み出し制御信号Ｃｔｌｏがそれぞれ入力される。また、スイッチ１２０１の制御端子には、リセット制御信号Ｃｔｌｒが入力される。
【０１６９】
よって、スイッチ１１０４ｐ，１１０４ｎは、書き込み制御信号Ｃｔｌｓによってオン／オフが制御される。１１０５ｐ，１１０５ｎは、読み出し制御信号Ｃｔｌｏによってオン／オフが制御される。スイッチ１２０１は、リセット制御信号Ｃｔｌｒによってオン／オフが制御される。
【０１７０】
アナログメモリにデータを蓄える際に、初期状態に依存して蓄積する電荷に変化が生じる。従って、データを蓄える前、あるいはデータを出力した後にリセットすることが望ましい。
【０１７１】
ダイナミックに遅延時間を変えない場合は、サンプルするタイミングおよび出力するタイミングが固定であり、周期的であるため、周期的なリセットを実施すればよい。
【０１７２】
具体的には、ｎ番目の容量の書き込み制御信号および読み出し制御信号を、それぞれ書き込み制御信号Ｃｔｌｓ＜ｎ＞、読み出し制御信号Ｃｔｌｏ＜ｎ＞とし、スイッチ１２０１を動作させる信号をリセット制御信号Ｃｔｌｒ＜ｎ＞とするものとする。
【０１７３】
このような場合、リセット制御信号Ｃｔｌｒ＜ｎ＞には、１つ前の容量の書き込み制御信号Ｃｔｌｓ＜ｎ−１＞を用いればよい。あるいは、１つ後の容量の読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞を用いればよい。
【０１７４】
先の示した実施の形態のように、ダイナミックに遅延時間を変える場合は、リセット制御信号として、書き込み制御信号や読み出し制御信号をそのまま用いることはできない。そこで、ダイナミックに遅延時間を変える場合の、リセット制御信号を生成する技術について説明する。
【０１７５】
図１７は、図１６のスイッチ・容量部１１０２が有するリセット用のスイッチ１２０１を動作させるリセット制御信号を生成するリセット制御信号生成回路の一例を示した説明図である。
【０１７６】
リセット制御信号生成回路は、書き込み制御信号を用いてリセット制御信号を生成する回路であり、例えばアナログメモリ部２０５などに設けられる。リセット制御信号生成回路は、図１７に示すように、インバータ遅延部１２０２、論理和回路であるＯＲ回路１２０３、および論理積回路であるＡＮＤ回路１２０４によって構成されている。
【０１７７】
インバータ遅延部１２０２は、複数のインバータを直列接続した構成からなる。インバータ遅延部１２０２の入力部には、書き込み制御信号Ｃｔｌｓ＜ｎ＞が入力され、その出力部には、ＡＮＤ回路１２０４の一方の入力部が接続されている。
【０１７８】
ＯＲ回路１２０３の一方の入力部には、１つ前の書き込み制御信号Ｃｔｌｓ＜ｎ−１＞が入力されるように接続されており、該ＯＲ回路１２０３の他方の入力部には、２つ前の書き込み制御信号Ｃｔｌｓ＜ｎ−１＞は入力されるように接続されている。
【０１７９】
ＯＲ回路１２０３の出力部には、ＡＮＤ回路１２０４の他方の入力部が接続されている、該ＡＮＤ回路１２０４の出力からは、リセット制御信号Ｃｔｌｒ＜ｎ＞が出力される。
【０１８０】
また、図１８は、図１７のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
【０１８１】
図１８において、上方から下方にかけては、基準クロック、制御信号Ｃｔｌｓ＿ｌ，Ｃｔｌｓ＿ｓ、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓ７、および読み出し制御信号Ｃｔｌｒ１〜Ｃｔｌｒ７の信号タイミングを示している。
【０１８２】
まず、容量にサンプリングする前にリセットを行うため、１段前および２段前の制御信号Ｃｔｌｓ＜ｎ−１＞，Ｃｔｌｓ＜ｎ−２＞のＯＲ（論理和）を取る。
【０１８３】
また、ダイナミックに遅延時間を変える際には、Ｃｔｌｓ＜ｎ＞とＣｔｌｓ＜ｎ−１＞が同時にハイレベルとなる場合があるため、Ｃｔｌｓ＜ｎ＞をインバータ遅延部１２０２によって反転し、ＯＲ回路１２０３の出力とのＡＮＤ（論理積）を取ってリセット制御信号Ｃｔｌｒ＜ｎ＞を生成する。これは、制御信号Ｃｔｌｓ＜ｎ＞がハイレベルの状態では、入力信号Ｖｉｎをサンプリングする必要があるためリセット用のスイッチ１２０１をオンしてはならないためである。
【０１８４】
また、スイッチ１１０４を制御して信号をサンプリングした後に、リセット用のスイッチ１２０１がオンしないことを保証するため、Ｃｔｌｓ＜ｎ＞は、インバータ遅延部１２０２にて遅延させる。このようにすることでグリッジを防ぐことができ、サンプリングした電荷を保つことができる。
【０１８５】
図１９は、図１７のリセット制御信号生成回路の他の例を示した説明図である。
【０１８６】
この場合、リセット制御信号生成回路は、読み出し制御信号を用いてリセット制御信号を生成する。リセット制御信号生成回路は、図１９に示すように、ＯＲ（論理和）回路１２０５によって構成されている。
【０１８７】
図２０は、図１９のリセット制御信号生成回路における各部の信号タイミングの一例を示すタイミングチャートである。
【０１８８】
図２０において、上方から下方にかけては、基準クロック、制御信号Ｃｔｌｏ＿ｌ，Ｃｔｌｏ＿ｓ、書き込み制御信号Ｃｔｌｓ１〜Ｃｔｌｓ７、および読み出し制御信号Ｃｔｌｒ１〜Ｃｔｌｒ７の信号タイミングを示している。
【０１８９】
この場合、図２０のリセット制御信号生成回路は、容量にサンプリングされたデータを出力した後に容量に蓄えられたデータのリセットを行う。具体的には、１段、および２段後の読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞，Ｃｔｌｏ＜ｎ＋２＞のＯＲ（論理和）を取り、リセット制御信号Ｃｔｌｒ＜ｎ＞を生成する。
【０１９０】
ダイナミックに遅延時間を変える場合には、読み出し制御信号Ｃｔｌｏ＜ｎ＋１＞が出力されない場合があるため、このように２つの制御信号のＯＲ（論理和）を取り、リセットがかかることを保証する。
【０１９１】
回路構成としては、図１９に示す読み出し制御信号を用いて生成する回路が簡単でありメリットがある。一方、読み出し直後にリセットした場合は、リセット後、再度信号をサンプリングするまでに時間があり、この間に容量カップリングなどで蓄積されるノイズとなりうる電荷を考慮すると、直前にリセットすることが望ましい。この場合、図１７に示す書き込み制御信号を用いてリセット制御信号を生成することにメリットがある。
【０１９２】
（実施の形態３）
本実施の形態３では、前記実施の形態２の図１３に示したアナログメモリ部２０５の他の構成について説明する。
【０１９３】
図２１は、図１３のアナログメモリ部２０５における回路構成の他例を示す説明図である。
【０１９４】
アナログメモリ部２０５は、図２１に示すように、オペアンプ１５０１およびスイッチ・容量部１５１０ａ，１５１０ｂ，・・・によって構成されている。また、スイッチ・容量部１５１０は、容量１５０２ｐ，１５０２ｎ、およびスイッチ１５０３ｐ，１５０３ｎ，１５０４ｐ，１５０４ｎ，１５０５ｐ，１５０５ｎ，１５０６ｐ，１５０６ｎ，１５０７ｐ，１５０７ｎから構成される。
【０１９５】
ここで、添え字のｐ，ｎは、差動回路のプラス側、マイナス側であることを示し、特に必要のない場合は省略する。実施の形態２の回路と比べ、完全差動化した回路構成であり、コモンモードの雑音に強いという特性を有する。差動信号Ｖｉｎｐ，Ｖｉｎｎは、作動信号の入力信号である。コモン電圧Ｖｃｍは、基準電圧である。
【０１９６】
スイッチ・容量部１５１０ａにおいて、スイッチ１５０４ｎ，１５０４ｐ，１５０５ｐ，１５０５ｎの一端には、コモン電圧Ｖｃｍが供給されるように接続されている。スイッチ１５０３ｐの一端には、作動信号Ｖｉｎｐが入力され、スイッチ１５０３ｎの一端には、作動信号Ｖｉｎｎが入力されるように接続されている。
【０１９７】
スイッチ１５０３ｐの他端には、スイッチ１５０７ｐの一端、スイッチ１５０５ｐの他端、および容量１５０２ｐの一端がそれぞれ接続されている。容量１５０２ｐの他端には、スイッチ１５０６ｐの一端、およびスイッチ１５０４ｐの他端がそれぞれ接続されている。スイッチ１５０５ｎの他端には、スイッチ１５０３ｎの他端、スイッチ１５０７ｎの一端、および容量１５０２ｎの一端がそれぞれ接続されている。容量１５０２ｎの他端には、スイッチ１５０４ｎの他端およびスイッチ１５０６ｎの一端が接続されている。
【０１９８】
スイッチ１５０６ｐの他端は、オペアンプ１５０１の一方の入力部に接続され、スイッチ１５０６ｎの他端は、オペアンプ１５０１の他方の入力部に接続されている。スイッチ１５０７ｐの他端には、オペアンプ１５０１の一方の出力部に接続されている。スイッチ１５０７ｎの他端には、オペアンプの他方の出力部に接続されている。
【０１９９】
オペアンプ１５０１の一方の出力部は、差動出力信号Ｖｏｕｔｐを出力する出力端子であり、該オペアンプ１５０１の他方の出力部は、差動出力信号Ｖｏｕｔｎを出力する出力端子である。
【０２００】
なお、ここでは、スイッチ・容量部１５１０ａの接続関係について説明したが、他のスイッチ・容量部１５１０についても同様の接続関係となっている。
【０２０１】
図２２は、図２１のスイッチ・容量部１５１０におけるアナログメモリのサンプル時の等価回路の一例を示す説明図である。図２３は、図２１のスイッチ・容量部１５１０におけるアナログメモリのホールド時の等価回路の一例を示す説明図である。図２４は、図２１のスイッチ・容量部１５１０におけるリセット時の等価回路の一例を示す説明図である。
【０２０２】
スイッチ・容量部１５１０のサンプル時には、スイッチ１５０３，１５０４がそれぞれオンとなり、スイッチ１５０５，１５０６，１５０７がそれぞれオフとなる。従って、容量１５０２は、差動信号Ｖｉｎｐ，Ｖｉｎｎとコモン電圧Ｖｃｍの間に接続される。
【０２０３】
サンプル時には、差動信号Ｖｉｎｐ，Ｖｉｎｎに対応する電荷が容量１５０２に蓄積される。ホールド時には、スイッチ１５０３，１５０４，１５０５がオフとなり、スイッチ１５０６，１５０７がオンとなる。
【０２０４】
容量１５０２とオペアンプ１５０１とによりフィードバック回路が構成され、サンプル時に容量１５０２に蓄積された電荷に対応する信号が、差動出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力される。また、容量に蓄積された信号をリセットする際には、スイッチ１５０４，１５０５がオンとなる。
【０２０５】
遅延時間は、容量にサンプリングするタイミングを決めるスイッチ１５０４の書き込み制御信号と、容量から出力するタイミングを決めるスイッチ１５０６およびスイッチ１５０７の読み出し制御信号の時間差で決まる。
【０２０６】
スイッチ１５０３およびスイッチ１５０４の動作制御信号としては、例えば前記実施の形態１にて示した書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…を用いる。また、スイッチ１５０６およびスイッチ１５０７の動作制御信号としては、同じく前記実施の形態１にて示した読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…を用いる。
【０２０７】
これら書き込み制御信号Ｃｔｌｓ１，Ｃｔｌｓ２，…、および読み出し制御信号Ｃｔｌｏ１，Ｃｔｌｏ２，…は、図３に示す書き込み８制御信号生成回路３０５および読み出し制御信号生成回路３０６にてそれぞれ生成する。
【０２０８】
また、ダイナミックに遅延時間を切り替える際には、前記実施の形態１と同様に、制御信号生成回路３０５および読み出し制御信号生成回路３０６に入力される制御信号Ｃｔｌｓ，Ｃｔｌｏを変えることにより、遅延時間を長くしたり、短くしたりする。
【０２０９】
このように、スイッチ・容量部１５１０を差動入力差動出力の回路とすることにより、アナログ入力信号を精度よくサンプリングし、遅延させることができ、また、コモンモードの雑音に強い回路とすることができる。
【０２１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２１１】
なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【０２１２】
また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。
【符号の説明】
【０２１３】
１００  プローブ
１０１  サブアレイ
１０２  １素子回路
１０３  加算回路
１０４  バッファ
１０５  デジタル回路
１０６  本体装置
１０７  アナログフロントエンド回路
２０１  トランスデューサ
２０２  送受分離部
２０３  送信部
２０４  受信アナログフロントエンド部
２０５  アナログメモリ部
３０１  バッファ
３０２  スイッチ
３０３  容量
３０４  スイッチ
３０５  制御信号生成回路
３０６  制御信号生成回路
３０７  デコード回路
９０１  論理回路
９０２  ノンオーバラップバッファ
９０３  ＡＮＤ回路
９０４  ＮＯＲ回路
９０６  フリップフロップ
１００１  論理回路
１００２  ノンオーバラップバッファ
１００３  セレクタ
１００４  インバータ
１００５  ＮＯＲ回路
１００６  フリップフロップ
１１０１  オペアンプ
１１０２  スイッチ・容量部
１１０３  容量
１１０４  スイッチ
１１０５  スイッチ
１１０６  容量
１１０７  スイッチ
１１０８  スイッチ
１１０９  電荷加算部
１２０１  スイッチ
１２０２  インバータ遅延部
１２０３  ＯＲ回路
１２０４  ＡＮＤ回路
１２０５  ＯＲ回路
１５０１  オペアンプ
１５１０  スイッチ・容量部
１５０２  容量
１５０３  スイッチ
１５０４  スイッチ
１５０５  スイッチ
１５０６  スイッチ
１５０７  スイッチ
【図１】
2015128974.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2015128974.tif 000016
【図１５】
2015128974.tif 000017
【図１６】
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【図１７】
2015128974.tif 000019
【図１８】
2015128974.tif 000020
【図１９】
2015128974.tif 000021
【図２０】
2015128974.tif 000022
【図２１】
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【図２２】
2015128974.tif 000024
【図２３】
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【図２４】
2015128974.tif 000026
【国際調査報告】
2015128974.tif 000027
2015128974.tif 000028
2015128974.tif 000029
2015128974.tif 000030