(57)【要約】【課題】リファレンス信号と同期した信号を得るために、デジタル信号をアナログ信号に変換して電圧制御発振器に与えて制御する同期回路を備えた基準信号発生装置において、リファレンス信号を取得できないホールドオーバー制御時の量子化誤差の累積の問題を解決する。【解決手段】基準周波数発生装置１０は、位相同期回路２５と、制御部１１と、を備える。位相同期回路２５は、リファレンス信号に基づいて得られた制御信号に よって、発振部２７が出力する基準信号を制御する。制御部１１は、リファレンス信号を取得できなくなると、自走用制御信号を生成して発振部２７を制御す る。発振部２７は、入力された離散値に応じて発振する。制御部１１の後段には、制御部１１の自走用制御信号を変調するデジタル型のデルタシグマ変調器１５ が配置される。【選択図】図１
2016093004.tif 000002
【特許請求の範囲】
【請求項１】
リファレンス信号に基づいて得られた制御信号によって発振部が出力する基準信号を制御する同期回路と、
前記リファレンス信号を取得できなくなると、自走用制御信号を生成して前記発振部を制御する制御部と、
を備え、
前記発振部は、入力された離散値に応じて発振するように構成され、
前記制御部の後段には、前記制御部の自走用制御信号を変調するデジタル型の変調器が配置され、
前記変調器は、入力値を前記発振部の分解能と等しい分解能で量子化するとともに、量子化分解能未満の値に応じて、隣り合う２つの離散値の出現頻度が変化するように出力値を出力することを特徴とする基準信号発生装置。
【請求項２】
請求項１に記載の基準信号発生装置であって、
前記発振部は、Ｄ／Ａコンバータと、前記Ｄ／Ａコンバータの後段に配置されたアナログ型の発振器と、を備えることを特徴とする基準信号発生装置。
【請求項３】
請求項１に記載の基準信号発生装置であって、
前記発振部は、デジタル型の発振器を備えることを特徴とする基準信号発生装置。
【請求項４】
請求項１から３までの何れか一項に記載の基準信号発生装置であって、
前記変調器は、デルタシグマ変調器であることを特徴とする基準信号発生装置。
【請求項５】
請求項１から４までの何れか一項に記載の基準信号発生装置であって、
前記変調器のサンプリング周期は、前記発振部の制御周期と等しいことを特徴とする基準信号発生装置。
【請求項６】
請求項１から４までの何れか一項に記載の基準信号発生装置であって、
前記変調器のサンプリング周期は、前記発振部の制御周期と異なることを特徴とする基準信号発生装置。
【請求項７】
請求項６に記載の基準信号発生装置であって、
前記変調器がオーバーサンプリングを行うことを特徴とする基準信号発生装置。
【請求項８】
請求項２に記載の基準信号発生装置であって、
前記変調器及び前記Ｄ／Ａコンバータは前記同期回路に配置され、
前記同期回路は、
前記変調器の前段に配置されて当該変調器に前記制御信号を出力するデジタル型のループフィルタと、
前記Ｄ／Ａコンバータの後段かつ前記発振器の前段に配置されたフィルタと、
を備えることを特徴とする基準信号発生装置。
【請求項９】
請求項８に記載の基準信号発生装置であって、
前記変調器がオーバーサンプリングを行うことを特徴とする基準信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号がリファレンス信号に同期するように発振部を制御する基準信号発生装置に関する。
【背景技術】
【０００２】
例えば携帯電話の基地局やデジタル放送の送信局等では、信号を送信するタイミングや周波数の同期を行うために必要とされる高精度な基準周波数信号（基準信 号）を、基準周波数発生装置（基準信号発生装置）を用いて供給することが行われている。そして、この種の基準周波数発生装置の中には、ＧＮＳＳ受信機から 得られる高精度なリファレンス信号に出力信号が同期するように電圧制御発振器を制御し、上記基準周波数信号を出力させるものがある。【０００３】
この電圧制御発振器は、入力される制御電圧に応じて異なる周波数を発生するように構成されており、例えば、水晶振動子を共振器として用いたアナログ型のものを挙げることができる。【０００４】
上記の構成において、ＧＮＳＳ受信機は、ＧＮＳＳ衛星の位置、障害物、妨害電波、ＧＮＳＳアンテナの故障等の様々な原因により、ＧＮＳＳ衛星からの信号を 受信できず、リファレンス信号を生成できなくなることがある。そこで、リファレンス信号を取得できなくなっても基準周波数信号を継続して出力するための自 走制御機能を備えた基準周波数発生装置が提案されている。この基準周波数発生装置は、リファレンス信号を取得できている状況では、電圧制御発振器を制御す るために用いたデータを記憶できるようになっている。そして、リファレンス信号を得ることができなくなると、記憶されている過去のデータに基づいて前記電 圧制御発振器を自走制御（ホールドオーバー制御）することで、長時間にわたって高精度の基準周波数信号を出力することができる。【０００５】
この種の基準信号発生装置は、例えば特許文献１に開示されている。特許文献１の基準周波数発生装置は、長大な時定数のデジタルフィルタを用いたＰＬＬ回路 を備えるとともに、Ｄ／Ａ変換器によって変換されたアナログ直流電圧が電圧制御型水晶発振器の電圧制御入力端へ供給される構成になっている。また、特許文 献１の基準周波数発生装置は、経時変化による周波数の変動を補正して自走時の電圧制御発振器の制御を行うことができるように構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２７１４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の構成はＤ／Ａコンバータを備えており、設定データをアナログ直流電圧に変換して、電圧制御発振器を制御する構成になっている。しかしながら、 このようにデジタル信号をＤ／Ａコンバータでアナログ信号に変換して発振器を制御する場合、上記のホールドオーバー制御時における信号のタイミング精度を 劣化させる要因として、Ｄ／Ａコンバータによる量子化誤差の影響を無視することができない。【０００８】
上記のＤ／Ａコンバータの量 子化誤差は、電圧制御発振器の周波数を変位させる。ホールドオーバー制御時の信号のタイミング精度は、当該周波数の変位により影響を受け、この影響が時間 の経過とともに累積されることで劣化の度合いを強めていく。従って、長時間のホールドオーバー制御がされた場合において、信号のタイミング精度を大幅に劣 化させる原因となっていた。【０００９】
本発明は以上の事情に鑑みてされたものであり、その目的は、リファレンス信号と同期した信号 を得るために、デジタル信号をアナログ信号に変換して電圧制御発振器に与えて制御する同期回路を備えた基準信号発生装置において、リファレンス信号を取得 できないホールドオーバー制御時の量子化誤差の累積の問題を解決することにある。
【課題を解決するための手段及び効果】
【００１０】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
【００１１】
本発明の観点によれば、以下の構成の基準信号発生装置が提供される。即ち、この基準信号発生装置は、同期回路と、制御部と、を備える。前記同期回路は、リ ファレンス信号に基づいて得られた制御信号によって発振部が出力する基準信号を制御する。前記制御部は、前記リファレンス信号を取得できなくなると、自走 用制御信号を生成して前記発振部を制御する。発振部は、入力された離散値に応じて発振するように構成される。前記制御部の後段には、前記制御部の自走用制 御信号を変調するデジタル型の変調器が配置される。前記変調器は、入力値を前記発振部の分解能と等しい分解能で量子化するとともに、量子化分解能未満の値 に応じて、隣り合う２つの離散値の出現頻度が変化するように出力値を出力する。
【００１２】
これにより、リファレンス信号を取得でき ないために自走用制御信号による発振部の制御（自走制御）を行う状況下で、変調器は、２つのうち一方の離散値が出力されることで発生する量子化誤差の累積 を、他方の離散値が出力されることで打ち消すことができる。従って、自走制御における量子化誤差の累積を解消できるので、自走制御が長時間にわたっても、 信号のタイミング精度を極めて良好に維持することができる。この結果、低分解能の発振部を用いてもタイミング精度が良好になるので、基準信号発生装置のコ ストを効果的に低減することができる。
【００１３】
前記の基準信号発生装置においては、前記発振部は、Ｄ／Ａコンバータと、前記Ｄ／Ａコンバータの後段に配置されたアナログ型の発振器と、を備えるように構成することができる。
【００１４】
この場合、低分解能のＤ／Ａコンバータを用いてもタイミング精度が良好になるので、基準信号発生装置のコストを効果的に低減することができる。
【００１５】
前記の基準信号発生装置においては、前記発振部は、デジタル型の発振器を備えるように構成することもできる。
【００１６】
この場合、低分解能のデジタル型の発振器を用いてもタイミング精度が良好になるので、基準信号発生装置のコストを効果的に低減することができる。
【００１７】
前記の基準信号発生装置においては、前記変調器は、デルタシグマ変調器であることが好ましい。
【００１８】
これにより、前回までの量子化誤差の累積を考慮しながら量子化を行うので、量子化誤差の累積を安定してゼロ付近に留めることができる。従って、信号のタイミング精度を良好に維持することができる。
【００１９】
前記の基準信号発生装置においては、前記変調器のサンプリング周期は、前記発振部の制御周期と等しくなるように構成することができる。
【００２０】
この場合、サンプリング周期を異ならせるための特別な構成を設ける必要がないので、構成を簡素化できる。
【００２１】
前記の基準信号発生装置においては、前記変調器のサンプリング周期は、前記発振部の制御周期と異なるように構成することもできる。
【００２２】
この場合、より柔軟な処理が可能になる。
【００２３】
前記の基準信号発生装置においては、前記変調器がオーバーサンプリングを行うように構成することが好ましい。
【００２４】
この場合、データを多く取得することができるので、より複雑な処理が可能になる。
【００２５】
前記の基準信号発生装置においては、以下の構成とすることが好ましい。即ち、前記変調器及び前記Ｄ／Ａコンバータは前記同期回路に配置される。前記同期回 路は、デジタル型のループフィルタと、フィルタと、を備える。前記デジタル型のループフィルタは、前記変調器の前段に配置されて当該変調器に前記制御信号 を出力する。前記フィルタは、前記Ｄ／Ａコンバータの後段かつ前記発振器の前段に配置される。
【００２６】
これにより、Ｄ／Ａコン バータによる量子化誤差の影響による電圧制御発振器の周波数の位相雑音の劣化をフィルタによってカットすることで、良好に改善することができる。従って、 低分解能のＤ／Ａコンバータを用いても位相雑音を良好に抑制できるので、基準信号発生装置のコストを効果的に低減することができる。
【００２７】
前記の基準信号発生装置においては、前記変調器がオーバーサンプリングを行うことが好ましい。
【００２８】
これにより、Ｄ／Ａコンバータによる量子化誤差の影響による電圧制御発振器の周波数の位相雑音の劣化を、変調器によるオーバーサンプリングによって高周波領域にシフトさせた上で例えばローパスフィルタによってカットすることで、顕著に改善することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態に係る基準周波数発生装置を示すブロック図。
【図２】デルタシグマ変調器の構成を示すブロック図。
【図３】本実施形態と従来の構成とで、ホールドオーバー制御中における量子化誤差の累積値の推移を比較して示す表。
【図４】ホールドオーバー制御中において、周波数調整値が一定である場合の量子化誤差の累積値の推移を示すグラフ。
【図５】ホールドオーバー制御中において、周波数調整値が直線的に増加する場合の量子化誤差の累積値の推移を示すグラフ。
【図６】第２実施形態の基準周波数発生装置を示すブロック図。
【図７】従来の構成において、１６ビットと１２ビットのそれぞれのＤ／Ａコンバータを用いた場合の位相雑音を示すグラフ。
【図８】１２ビットのＤ／Ａコンバータを用いて、デルタシグマ変調器におけるサンプリング周波数を異ならせた場合の位相雑音を示すグラフ。
【図９】１２ビットのＤ／Ａコンバータを用いて、デルタシグマ変調器におけるオーバーサンプリングとローパスフィルタを組み合わせた構成における位相雑音を示すグラフ。
【発明を実施するための形態】
【００３０】
次に図面を参照して本発明の実施の形態について説明する。図１は、第１実施形態の基準周波数発生装置１０を示すブロック図である。図２は、デルタシグマ変調器１５の構成を示すブロック図である。
【００３１】
本発明の第１実施形態に係る基準周波数発生装置（基準信号発生装置）１０は、携帯電話の基地局、地上デジタル放送の送信局及び ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ）通信設備等に用いられるものであり、接 続されるユーザ側の機器に、基準周波数信号及び基準タイミングパルスを提供するものである。
【００３２】
図１に示すように、第１実施 形態の基準周波数発生装置１０は、電圧制御発振器（発振器）１７と、分周器１８と、位相比較器１２と、ループフィルタ（位相差信号変換器）１３と、スイッ チ回路１４と、デルタシグマ変調器１５と、Ｄ／Ａコンバータ１６と、制御部１１と、を備える。
【００３３】
基準周波数発生装置１０に は、ＧＰＳ受信機２０とＧＰＳアンテナ２１からなるＧＰＳ受信部が接続されており、このＧＰＳ受信部は基準周波数発生装置１０にリファレンス信号を供給す る。より具体的には、ＧＰＳ受信機２０は、ＧＰＳアンテナ２１がＧＰＳ衛星から受信した電波に含まれる測位用信号に基づいて、前記リファレンス信号として の１ＰＰＳ信号（１秒周期信号）を生成し、基準周波数発生装置１０に出力するよう構成されている。図１に示すように、ＧＰＳ受信機２０で生成されて基準周 波数発生装置１０に供給された１ＰＰＳ信号は、制御部１１及び位相比較器１２に入力される。
【００３４】
電圧制御発振器１７は、水晶 振動子を共振器として使用したＶＣＸＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒ）であり、外部から印加されるアナ ログ信号（具体的には、電圧のレベル）によって、出力する周波数を変更可能に構成されている。
【００３５】
この電圧制御発振器１７によって出力された基準周波数信号は、外部のユーザ側のシステムへ出力されるとともに、分周器１８に入力される。
【００３６】
本実施形態の電圧制御発振器１７は、いわゆる恒温槽付水晶発振器（Ｏｖｅｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒ、ＯＸＣＯ）と して構成されている。ただし、他の高精度な発振器、例えば温度補償水晶発振器（Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｃｒｙｓｔａｌ   Ｏｓｃｉｌｌａｔｏｒ、ＴＣＸＯ）として構成されても良い。また、水晶発振器ではなく例えば原子発振器として構成されても良い。
【００３７】
分周器１８は、デジタル型の分周器として構成されており、電圧制御発振器１７から入力される基準周波数信号を分周して高い周波数から低い周波数に変換し、 得られた位相比較用信号を位相比較器１２へ出力するように構成されている。例えば、電圧制御発振器１７が出力する基準周波数が１０ＭＨｚである場合、分周 器１８は、電圧制御発振器１７が出力する１０ＭＨｚの信号を分周比１／１０００００００で分周して、１Ｈｚの位相比較用信号を生成する。また、この分周器 １８の出力信号は、１ＰＰＳのタイミングパルス信号として基準周波数発生装置１０から出力される。
【００３８】
位相比較器１２は、１ＰＰＳ信号と、分周器１８で分周された前記位相比較用信号と、の位相差を検出し、その位相差に基づく信号（位相差信号）を出力する。位相比較器１２が出力した位相差信号は、ループフィルタ１３に入力される。
【００３９】
ループフィルタ１３は、前記位相差信号の電圧レベルを時間的に平均化して制御電圧信号（制御信号）に変換する。この制御電圧信号は、スイッチ回路１４を介してデルタシグマ変調器１５に入力される。
【００４０】
デルタシグマ変調器１５は、ループフィルタ１３から入力される制御電圧信号をデルタシグマ変調し、変調後の制御電圧信号をＤ／Ａコンバータ１６に出力する。なお、デルタシグマ変調器１５の構成については詳述する。
【００４１】
Ｄ／Ａコンバータ１６は、デルタシグマ変調器１５が出力するデジタル信号である制御電圧信号を入力し、当該制御電圧信号に応じたアナログ電圧を電圧制御発 振器１７に出力する。電圧制御発振器１７は、当該アナログ電圧に対応する周波数の信号を出力する。本実施形態では、このＤ／Ａコンバータ１６及び電圧制御 発振器１７により、入力された離散値に応じて発振する発振部２７が構成されている。
【００４２】
以上のＰＬＬループにより、電圧制御 発振器１７の出力周波数は、前記位相比較用信号の位相が１ＰＰＳ信号の位相と一致するように適宜調整される。また、このループフィルタ１３からの制御電圧 信号は制御部１１にも送信されており、制御部１１は、この制御電圧信号を時系列で記憶することができる。
【００４３】
制御部１１は、 基準周波数発生装置１０の各部の制御を行うためのものであり、演算部としてのＣＰＵ及び記憶部としてのメモリ等からなるマイクロコンピュータとして構成さ れている。この構成で、制御部１１は、ＧＰＳ受信機２０から前記１ＰＰＳ信号が供給されているか否かを監視する。そして、１ＰＰＳ信号が供給されていると 判断した場合は、制御部１１は切換制御信号をスイッチ回路１４に送信し、ループフィルタ１３と電圧制御発振器１７とを、デルタシグマ変調器１５及びＤ／Ａ コンバータ１６を介して接続させる。
【００４４】
スイッチ回路１４によって、ループフィルタ１３の信号がデルタシグマ変調器１５及び Ｄ／Ａコンバータ１６を介して電圧制御発振器１７に出力されることで、位相同期回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、ＰＬＬ回路、同期回路）２５の ループが形成され、リファレンス信号としての１ＰＰＳ信号に基準周波数信号が同期するように電圧制御発振器１７が制御される。なお、以下の説明では、この ように基準周波数発生装置１０が１ＰＰＳ信号を取得でき、それに基づいて基準周波数信号を出力している状態を「定常状態」と称することがある。
【００４５】
次に、ＧＰＳ受信機２０がＧＰＳ衛星からの信号を受信できず、１ＰＰＳ信号を生成できなくなった場合の制御について説明する。制御部１１は、１ＰＰＳ信号 が入力断を検出すると、当該制御部１１と電圧制御発振器１７とを接続させるための切換制御信号をスイッチ回路１４に送信し、ホールドオーバー制御（自走制 御）に移行する。このホールドオーバー制御では、ループフィルタ１３から出力される制御電圧信号に代わって、制御部１１が生成する自走用制御電圧信号がデ ルタシグマ変調器１５及びＤ／Ａコンバータ１６を介して電圧制御発振器１７に出力されるように、スイッチ回路１４が切り換えられる。なお、前記入力断と は、１ＰＰＳ信号のパルスがＨｉ側あるいはＬｏｗ側に固定される現象と、１ＰＰＳが正確でないタイミングで信号を出し続ける現象と、の両方を意味する。
【００４６】
前述したように、制御部１１にはループフィルタ１３が出力する制御電圧信号が入力されている。そして、制御部１１は、ＧＰＳ受信機２０から１ＰＰＳ信号が 得られている状態（前記定常状態）では、ループフィルタ１３から電圧制御発振器１７に出力される制御電圧信号の値を所定の時間間隔をおいて反復して取得 し、時系列で記憶するように構成されている。
【００４７】
なお、電圧制御発振器１７の制御電圧対発振周波数特性（以下、Ｆ−Ｖ特性と 称する）は、時間が経過するに従って僅かに変化する。これを考慮して、制御部１１は、上記のように時系列で記憶された一連の制御電圧信号の値から、電圧制 御発振器１７のＦ−Ｖ特性の経時変化を推定する。従って、前記定常状態は、基準周波数発生装置１０が電圧制御発振器１７の経時変化を学習している状態とい うこともできる。この推定結果は、１ＰＰＳ信号の供給が失われたときに電圧制御発振器１７に与えるべき自走用制御電圧信号の値を決定する際に用いられる。
【００４８】
次に、図２を参照して、デルタシグマ変調器１５について説明する。このデルタシグマ変調器１５は、入力値をＤ／Ａコンバータ１６の分解能と等しい分解能で 量子化するとともに、量子化分解能未満の値に応じて、隣り合う２つの離散値の出現頻度が変化するように出力値を出力する。
【００４９】
デルタシグマ変調器１５は、減算器３１と、積分器３２と、量子化器３３と、遅延素子３４と、を備えている。なお、デルタシグマ変調器１５はデジタル式のデ ルタシグマ変調器１５とされており、減算器３１、積分器３２、量子化器３３、及び遅延素子３４は、何れもデジタル回路により構成されている。
【００５０】
減算器３１には、スイッチ回路１４から入力された信号（制御電圧信号）と、遅延素子３４で記憶された１クロック前の量子化器３３の出力と、が入力され、当 該減算器３１は、両者の差を計算して積分器３２に出力する。従って、積分器３２に出力される値には、量子化器３３による量子化誤差が含まれている。
【００５１】
積分器３２は、減算器３１の出力を積算する。これにより、積分器３２には、量子化誤差が次々と加算（累積）されることになる。積分器３２は、積算値を量子化器３３に出力する。
【００５２】
量子化器３３は、デジタルのマルチレベル量子化器として構成されており、その量子化ビット数は、Ｄ／Ａコンバータ１６と同一のビット数とされている。量子 化器３３は、入力された信号を量子化して離散的な値にするとともに、量子化後の値を、Ｄ／Ａコンバータ１６に出力する。また、量子化後の値は遅延素子３４ に記憶される。
【００５３】
以上のように構成されるデルタシグマ変調器１５は、入力を量子化器３３において量子化する時に、前回の量 子化で発生した誤差（前回以前の誤差の累積）を含めた形で量子化を行い、その結果を出力することになる。従って、Ｄ／Ａコンバータ１６を通じて電圧制御発 振器１７に与えられる制御信号の量子化誤差を極めて小さく抑えることができる。
【００５４】
なお、基準周波数発生装置１０に１ＰＰＳ 信号が入力されている定常状態では、Ｄ／Ａコンバータ１６における量子化誤差が多少累積しても、量子化誤差による周波数の変位を打ち消して信号が１ＰＰＳ に同期するようにループフィルタ１３が電圧制御発振器１７を制御するので、殆ど問題はない。従って、上記のデルタシグマ変調器１５が奏する効果は、特に、 基準周波数発生装置１０が１ＰＰＳ信号の供給を失って、ホールドオーバー制御を長時間行わなければならない場面で有効である。
【００５５】
以下、本実施形態のデルタシグマ変調器１５による効果について具体的に説明する。
【００５６】
最初に、デルタシグマ変調器１５を備えない従来の電圧制御発生器において、本実施形態及び従来の構成のそれぞれにおける量子化誤差の累積値がどの程度の大 きさになり得るのかを、計算により説明する。ここでは、例として、周波数変動幅が１０００ｐｐｂであるＯＣＸＯが採用された基準周波数発生装置において、 ホールドオーバー制御が２４時間継続された場合を考える。
【００５７】
ＯＣＸＯに電圧を出力するＤ／Ａコンバータの分解能が１６ビットである場合と１２ビットである場合のそれぞれについて説明すると、１６ビットの場合は、量子化分解能は、１０００［ｐｐｂ］／２16＝０．０１５［ｐｐｂ／ＬＳＢ］となる。１２ビットの場合は、同様に計算して、０．２４４［ｐｐｂ／ＬＳＢ］となる。
【００５８】
量子化誤差の最大値は、量子化分解能の１／２である。従って、最悪の量子化誤差が２４時間継続して発生した場合の信号のタイミング誤差を求めると、Ｄ／Ａ コンバータ１６が１６ビットであるときのタイミング誤差は、上記の量子化分解能の半分に２４時間の秒数である８６４００秒を乗じることで計算でき、 ０．６６［ｕｓｅｃ］となる。１２ビットの場合のタイミング誤差は、同様に計算して、１０．５５［ｕｓｅｃ］となる。
【００５９】
従って、安価な１２ビットのＤ／Ａコンバータを用いた場合、ホールドオーバー制御時におけるタイミング誤差の目安である、２４時間につき±１０ｕｓｅｃ以 下を満たすことができない。なお、上記の基準は、基準周波数発生装置におけるメンテナンス作業（例えば、ＧＰＳアンテナの交換）には一定の時間が必要なこ とを考慮し、２４時間が経過しても、ＣＤＭＡの通信規格で要求されるタイミング精度である±１０ｕｓｅｃ以下を維持できるという意味である。
【００６０】
また、いわゆる第３世代携帯電話の通信規格（３Ｇ）を更に高速化させた通信規格であるＬＴＥのうち、時分割方式（ＴＤＤ）では、出力信号の周波数誤差 が±１．５ｕｓｅｃ以下であるタイミング精度が要求されている。従って、このような通信設備に基準周波数信号を供給する場合、高精度である１６ビットの Ｄ／Ａコンバータを用いた場合でも、量子化誤差の累積（２４時間で０．６６ｕｓｅｃ）を軽視することはできない。また、将来の通信方式の変遷に伴い、基準 周波数発生装置１０に要求されるタイミング精度が一層厳しくなる可能性もある。
【００６１】
一方、デルタシグマ変調器１５を用いた本 実施形態では、詳細は後述するが、量子化誤差の累積値は量子化分解能を上回ることがない。従って、２４時間のホールドオーバー制御を行った場合でも、タイ ミング誤差は、１６ビットのＤ／Ａコンバータ１６を用いた場合で０．０１５［ｎｓｅｃ］となり、１２ビットのＤ／Ａコンバータ１６を用いた場合で ０．２４４［ｎｓｅｃ］となる。従って、１０００倍以上の良好な精度が得られることになり、本発明の効果は歴然である。
【００６２】
次に、本実施形態及び従来の構成において、ホールドオーバー制御中に量子化誤差の累積値が具体的にどのように推移するかを計算により説明する。
【００６３】
ここでは、基準周波数発生装置１０が１ＰＰＳ信号の供給を失ってホールドオーバー制御を行う時に、制御部１１が電圧制御発振器１７に与えるべき周波数調整 値が１２．３５であったとするが、Ｄ／Ａコンバータ１６は、整数部分の分解能しかなかったとする。このとき、デルタシグマ変調器１５を備える本実施形態の 基準周波数発生装置１０と、従来の構成とで、Ｄ／Ａコンバータ１６に与えられる周波数調整値（ＤＡＣ値）、量子化誤差、量子化誤差累積値を図３に示す。な お、図３のＨＯ時間とは、ホールドオーバーを開始した時点からの経過時間（ホールドオーバー制御の継続時間）を示している。また、デルタシグマ変調器１５ のサンプリング周波数は１Ｈｚとする。
【００６４】
図３で示すように、従来の構成では、Ｄ／Ａコンバータに与える周波数調整値として １種類の離散値（１２）しか出力されないので、量子化誤差の累積値が０．３５ずつ線形的に増加する。一方、本実施形態のようにデルタシグマ変調を使用する と、１２．３５を挟んで隣り合う２つの離散値（１２と１３）が、適宜切り替わりながら出力される。また、この２つの離散値が出力値に表れる頻度は、量子化 分解能未満の値（０．３５）に応じて定まる。
【００６５】
更にいえば、デルタシグマ変調器１５は、前回までの量子化誤差の累積を考慮しながら量子化を行う。この結果、量子化誤差の累積値の変動範囲は、量子化単位（ＬＳＢ）である１を超えない範囲に留まる。
【００６６】
なお、図４のグラフは、本実施形態と従来の構成とで、ホールドオーバー制御を開始してから１０００秒分の量子化誤差累積値の変化を示している。このグラフ から分かるように、本実施形態の構成は、量子化誤差を極めて良好に抑えることができる。従って、本実施形態の基準周波数発生装置１０は、ホールドオーバー 制御時の出力信号のタイミング精度（即ち、基準周波数発生装置１０から出力される基準周波数信号及びタイミングパルス信号のタイミング精度）を大幅に改善 することができる。
【００６７】
なお、図３及び図４の計算結果は、電圧制御発振器１７に与えるべき周波数調整値が固定である場合を示 すものである。一方、上述したように、ホールドオーバー制御中において、自走用制御電圧信号に対しては、経時変化に基づく補正、及び温度に基づく補正が行 われるため、制御電圧信号が変化し得る。これを考慮して、制御部１１が電圧制御発振器１７に与えるべき周波数調整値が、ホールドオーバー制御の開始時点で は１２．３５であり、１０００秒後に１３．３５となるように直線的に増加する場合を考える。
【００６８】
この計算結果を図５のグラフに示す。図５で分かるように、量子化誤差累積値は、ホールドオーバー制御の継続時間に対して、２次関数的に増減する。これは、周波数調整値が１次関数で増加するためである。
【００６９】
図５の場合は、電圧制御発振器１７に与えるべき周波数調整値がＤ／Ａコンバータ１６の分解能を超えて変化している。従って、量子化誤差はプラスになったり マイナスになったりするので、従来の構成における量子化誤差の累積値は図４の場合と比較して小さくなり、ゼロを中心としてある程度の範囲内を変動する。
【００７０】
量子化誤差がゼロを中心にして一様分散（例えば、連続型一様分布）になっていると仮定すると、従来の構成においても、量子化誤差の累積値はゼロになると考 えられる。しかしながら、周波数調整値が量子化単位に比べて十分に大きい場合でも、通常は、上記のような一様な分散となるためには長い時間が必要である。 従って、従来の構成は、長期間のホールドオーバー制御によって量子化誤差が一様な分散になったとしても、そのような状況になる前のタイミングで、累積誤差 が相当に大きくなり、出力信号のタイミング精度が相当に悪化する時間帯が生じてしまうと考えられる。
【００７１】
一方、本実施形態によれば、図４の場合と同様に、量子化誤差の累積値の変動範囲は、量子化単位（ＬＳＢ）である１を超えない範囲に収まる。従って、本実施形態は、ホールドオーバー制御時の出力信号のタイミング精度を長期間にわたって極めて良好に維持することができる。
【００７２】
なお、タイミング精度の改善の観点からいえば、ホールドオーバー時間内の量子化誤差の累積値をゼロにすれば良いので、デルタシグマ変調器１５のサンプリン グ周期は、電圧制御発振器１７の制御周期と同様である１秒に１回で十分である。言い換えれば、デルタシグマ変調器１５で良く行われるオーバーサンプリング は必要なく、量子化誤差を次のサンプリングで累積するだけで良い。更に言えば、デルタシグマ変調器１５のサンプリング周期を発振部２７の制御周期より遅く しても、ホールドオーバー中の量子化誤差の累積を小さくする効果を十分に発揮させることができる。
【００７３】
以上に説明したよう に、本実施形態の基準周波数発生装置１０は、位相同期回路２５と、制御部１１と、を備える。位相同期回路２５は、リファレンス信号に基づいて得られた制御 電圧信号によって、発振部２７が出力する基準信号を制御する。制御部１１は、リファレンス信号を取得できなくなると、自走用制御信号を生成して発振部２７ を制御する。発振部２７は、入力された離散値に応じて発振するように構成される。制御部１１の後段には、制御部１１の自走用制御信号を変調するデジタル型 のデルタシグマ変調器１５が配置される。デルタシグマ変調器１５は、入力値を発振部２７の分解能（Ｄ／Ａコンバータ１６の分解能）と等しい分解能で量子化 するとともに、量子化分解能未満の値に応じて、隣り合う２つの離散値の出現頻度が変化するように出力値を出力する。
【００７４】
これ により、ホールドオーバー制御が行われている状況下で、デルタシグマ変調器１５は、２つのうち一方の離散値が出力されることで発生する量子化誤差の累積 を、他方の離散値が出力されることで打ち消すことができる。従って、ホールドオーバー制御における量子化誤差の累積を解消できるので、ホールドオーバー制 御が長時間にわたっても、信号のタイミング精度を極めて良好に維持することができる。この結果、低分解能の発振部２７を用いてもタイミング精度が良好にな るので、基準周波数発生装置１０のコストを効果的に低減することができる。
【００７５】
次に、第２実施形態を説明する。図６は、第２実施形態の基準周波数発生装置１０ｘを示すブロック図である。なお、本実施形態の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
【００７６】
即ち、上述した特許文献１では、デジタルＰＬＬ回路が採用されており、Ｄ／Ａコンバータを介して電圧制御型水晶発振器を制御する構成になっている。しかし ながら、この構成は、Ｄ／Ａコンバータによる量子化誤差の影響で発振器の位相雑音が劣化してしまう。特に、Ｄ／Ａコンバータとして低分解能のものが用いら れた場合に位相雑音が大きく劣化してしまうため、これを回避するには高分解能なＤ／Ａコンバータを用いざるを得ず、装置の低コスト化が困難になっていた。
【００７７】
この第２実施形態の基準周波数発生装置１０ｘは、上記の課題を解決しようとするものである。具体的には、この基準周波数発生装置１０ｘの位相同期回路２５ においては、Ｄ／Ａコンバータ１６の後段、かつ電圧制御発振器１７の前段に、ローパスフィルタ（フィルタ）１９が配置されている。
【００７８】
本実施形態の構成では、（上記の第１実施形態と同様に、）デジタル型のＰＬＬ回路である位相同期回路２５において、ループフィルタ１３が出力する制御電圧 信号に対して、デルタシグマ変調器１５による変調が与えられる。そして、本実施形態では、デルタシグマ変調器１５においてオーバーサンプリングが行われ る。
【００７９】
一般的に、デルタシグマ変調器によってオーバーサンプリングが行われる場合、量子化誤差に対する伝達関数は、低周波 領域では小さく、高周波領域では大きいことが知られている。そのため、デルタシグマ変調器１５の出力信号の量子化ノイズ成分は高周波領域へ偏る。従って、 位相雑音の劣化領域が高周波領域に移動することになる。
【００８０】
そして、本実施形態の基準周波数発生装置１０ｘでは、デルタシグ マ変調器１５とローパスフィルタ１９の組合せにより、上記のように高周波領域に移動した劣化領域を、ローパスフィルタ１９によって改善する。これにより、 デジタル型のＰＬＬ回路からＤ／Ａコンバータ１６を介して電圧制御発振器１７を制御する場合の位相雑音を良好に抑制することができる。
【００８１】
なお、第２実施形態においては、デルタシグマ変調器１５におけるオーバーサンプリングの周波数を高くすると、位相雑音の劣化領域をより高い周波数の領域に移動させることができるため、更に好ましい。
【００８２】
次に、本実施形態の位相雑音軽減効果に関して、本願発明者が行った２つの実験について説明する。
【００８３】
１つ目の実験を説明する。即ち、本願発明者は、従来の構成（即ち、図６からデルタシグマ変調器１５とローパスフィルタ１９を省略した構成）において、 Ｄ／Ａコンバータの分解能による位相雑音の変化を調べた。具体的には、リファレンス信号としての１ＰＰＳ信号に位相同期回路をロックさせた状態（上記の定 常状態）において、Ｄ／Ａコンバータの分解能が１６ビットと１２ビットの場合の両方において、位相雑音を計測した。
【００８４】
この 結果を図７に示す。なお、図７以降のグラフには、Ｄ／Ａコンバータに与える値（制御値）を固定した場合の位相雑音が併せて示されている。このようにＤ／Ａ コンバータに与える値を固定した場合は、電圧制御発振器のそのままの特性が現れると考えることができるから、位相雑音を考察するときの比較対象として好適 である。
【００８５】
図７のグラフを見ると、Ｄ／Ａコンバータの分解能が１６ビットの場合は位相雑音が比較的小さいが、１２ビットの場合は、低周波帯域（〜１０2Ｈｚ）において位相雑音の劣化がみられる。このように、Ｄ／Ａコンバータの分解能が低いと、低周波帯域での位相雑音の劣化が大きくなることがわかる。
【００８６】
２つ目の実験を説明する。即ち、本願発明者は、デルタシグマ変調器１５だけを備えた構成（即ち、図６からローパスフィルタ１９を省略した構成）において、 Ｄ／Ａコンバータの分解能を１２ビットに固定し、また、デルタシグマ変調器１５におけるオーバーサンプリングを行わない場合（１Ｈｚでサンプリングする場 合）、１００Ｈｚでオーバーサンプリングする場合、１０００Ｈｚでオーバーサンプリングする場合のそれぞれにおいて、位相雑音を計測した。
【００８７】
この結果を図８に示す。図８によれば、オーバーサンプリング周波数を１００Ｈｚ、１０００Ｈｚと大きくするに従って、周波数オフセットの低周波帯域で位相雑音が改善し、一方で、高周波領域で位相雑音が劣化することがわかる。
【００８８】
なお、図９には、デルタシグマ変調器１５に加えてローパスフィルタ１９を備え、デルタシグマ変調器１５において１０００Ｈｚでオーバーサンプリングした場合の位相雑音の計測結果が示されている。
【００８９】
図９に示すように、デルタシグマ変調器１５とローパスフィルタ１９の組合せによって位相雑音を大きく改善し、電圧制御発振器のそのままの特性に良好に近づけることができたことがわかる。
【００９０】
なお、基準周波数発生装置の用途等によっては、特定の周波数領域（例えば、図７で示す１０Ｈｚ〜１００Ｈｚの領域）における位相雑音の改善が特に要求され る場合も考えられる。この場合、ローパスフィルタ１９（バンドパスフィルタであってもよい）のみを備えれば十分なことも考えられるので、デルタシグマ変調 器１５がオーバーサンプリングしないように構成しても良い。ただし、低周波の位相雑音を改善する場合はローパスフィルタの時定数を大きくする必要がある が、それにも限界がある。従って、このような場合には、デルタシグマ変調器１５がオーバーサンプリングを行うようにして、低周波領域の位相雑音の劣化を高 周波領域にシフトさせることが好適である。
【００９１】
以上のように、本実施形態では、デルタシグマ変調器１５のサンプリング周波数とローパスフィルタ１９（あるいはバンドパスフィルタ）の通過帯域の組合せによって、位相雑音特性を柔軟にコントロールすることができ、この点で大きな技術的意義があるということができる。
【００９２】
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。
【００９３】
制御部１１からの自走用制御信号を変調する変調器は、上記の実施形態に示すようなデルタシグマ変調器１５に限定されない。例えば、Ｄ／Ａコンバータ１６の 分解能が１で、電圧制御発振器１７に与えるべき周波数調整値（変調器への入力）が１２．３５であるならば、１２、１２、１３、１２、１２、１３、・・・の ように、２つの離散値からなり、１２が出力される確率が６５％、１３が出力される確率が３５％となるような数列を生成して出力する変調器であっても良い。
【００９４】
デルタシグマ変調器１５は、位相同期回路２５に含まれなくても良く、例えば、制御部１１とスイッチ回路１４との間に配置されても良い。また、ループフィル タ１３からの信号を変換するために同期回路に配置されるＤ／Ａコンバータと、制御部１１からの信号を変換するためのＤ／Ａコンバータとが、別々に設けられ ても良い。
【００９５】
上記実施形態において、発振部２７は、Ｄ／Ａコンバータ１６と、その後段に配置されたアナログ型の電圧制御発 振器１７と、を備えている。しかしながら、これに代えて、発振部をデジタル入力の発振器として構成しても良い。即ち、本発明は、デジタル型の発振器に対し ても、当該デジタル入力のビット分解能以下の入力値をデルタシグマ変調で与えることで適用することができる。
【００９６】
基準周波数発生装置１０，１０ｘが出力する基準信号は、上述のように１０ＭＨｚの周波数信号及び１ＰＰＳのタイミングパルス信号に限定されず、他の様々な形式の信号を出力するように変更することができる。
【符号の説明】
【００９７】
１０，１０ｘ  基準周波数発生装置（基準信号発生装置）
１１  制御部
１３  ループフィルタ
１５  デルタシグマ変調器（変調器）
１６  Ｄ／Ａコンバータ
１７  電圧制御発振器（アナログ型の発振器）
１９  ローパスフィルタ
２５  位相同期回路（同期回路）
２７  発振部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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