(57)【要約】  パワー半導体素子（１００）は、第１ゲート電極と第１ドレイン電極と第１ソース電極とを有するメイントランジスタ（１０１）と、第２ゲート電極と第２ドレイン電極と第２ソース電極とを有するセンサトランジスタ（１０２）と、第３ゲート電極と第３ドレイン電極と第３ソース電極とを有するゲートスイッチトランジスタ（１０３）とを備え、第１ゲート電極と第２ゲート電極と第３ドレイン電極とが接続され、第１ドレイン電極と第２ドレイン電極とが接続され、第１ソース電極と第２ソース電極とが、センサ抵抗（１０４）を介して接続され、第１ソース電極と第３ソース電極とが接続され、第２ソース電極と第３ゲート電極とが、スイッチ抵抗（１０５）を介して接続され、メイントランジスタ（１０１）、センサトランジスタ（１０２）及びゲートスイッチトランジスタ（１０３）は、窒化物半導体で形成されている。
2014155959.tif 000002
【特許請求の範囲】
【請求項１】
第１ゲート電極と第１ドレイン電極と第１ソース電極とを有するメイントランジスタと、
第２ゲート電極と第２ドレイン電極と第２ソース電極とを有するセンサトランジスタと、
第３ゲート電極と第３ドレイン電極と第３ソース電極とを有するゲートスイッチトランジスタと、
センサ抵抗と、
スイッチ抵抗とを備え、
前記第１ゲート電極と前記第２ゲート電極と前記第３ドレイン電極とが接続され、
前記第１ドレイン電極と前記第２ドレイン電極とが接続され、
前記第１ソース電極と前記第２ソース電極とが、前記センサ抵抗を介して接続され、
前記第１ソース電極と前記第３ソース電極とが接続され、
前記第２ソース電極と前記第３ゲート電極とが、前記スイッチ抵抗を介して接続され、
前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、窒化物半導体で形成されている
パワー半導体素子。
【請求項２】
前記パワー半導体素子は、さらに、
前記第３ゲート電極と前記第３ソース電極との間に挿入されているコンデンサを備える
請求項１記載のパワー半導体素子。
【請求項３】
前記パワー半導体素子は、さらに、
前記第１ゲート電極及び前記第３ドレイン電極と前記第２ゲート電極との間に挿入されている第１抵抗を備える
請求項１又は２記載のパワー半導体素子。
【請求項４】
前記パワー半導体素子は、さらに、
前記第１ドレイン電極と前記第２ドレイン電極との間に挿入されている第２抵抗を備える
請求項１〜３のいずれか１項に記載のパワー半導体素子。
【請求項５】
前記メイントランジスタのオン電圧又は前記ゲートスイッチトランジスタのオン電圧は３Ｖ以下である
請求項１〜４のいずれか１項に記載のパワー半導体素子。
【請求項６】
前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、ゲートインジェクション型のトランジスタである
請求項１〜５のいずれか１項に記載のパワー半導体素子。
【請求項７】
前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、
基板上に形成されたＧａＮ層と、
前記ＧａＮ層上に形成されたＡｌＧａＮ層と、
前記ＡｌＧａＮ層上に形成された第１、第２及び第３ゲートコンタクト層とを備え、
前記第１、第２及び第３ゲート電極は、それぞれ前記第１、第２及び第３ゲートコンタクト層上に形成され、
前記第１ソース電極及び前記第１ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第１ゲートコンタクト層を挟む位置に形成され、
前記第２ソース電極及び前記第２ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第２ゲートコンタクト層を挟む位置に形成され、
前記第３ソース電極及び前記第３ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第３ゲートコンタクト層を挟む位置に形成され、
前記センサ抵抗及び前記スイッチ抵抗は、前記第１、第２及び第３ゲートコンタクト層と同一の層で形成されている
請求項６記載のパワー半導体素子。
【請求項８】
前記ゲートコンタクト層の材料は、ｐ＋のＡｌＧａＮである
請求項７記載のパワー半導体素子。
【請求項９】
前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、
前記センサトランジスタ又は前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、
前記複数の第１サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第１電極は、前記複数の第２サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第２電極に、互いに独立した複数の配線で接続されている
請求項１〜８のいずれか１項に記載のパワー半導体素子。
【請求項１０】
前記センサ抵抗及び前記スイッチ抵抗の一方と、前記第１ゲート電極、前記第１ドレイン電極、前記第１ソース電極、前記第２ゲート電極、前記第２ドレイン電極、前記第２ソース電極、前記第３ゲート電極、前記第３ドレイン電極及び前記第３ソース電極の一つとの距離は、１００ミクロンメートル以下である
請求項９記載のパワー半導体素子。
【請求項１１】
前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、
前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、
前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、
前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、
前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、
前記メイントランジスタと前記センサトランジスタとは、前記第１方向に並んで配置されており、
前記センサ抵抗は、複数の第１サブ抵抗を含み、
前記複数の第１サブ抵抗の各々は、前記第１方向に並んで配置された第１ソースサブ電極と第２ソースサブ電極との間に配置されており、
前記メイントランジスタと前記ゲートスイッチトランジスタとは、前記第２方向に並んで配置されており、
前記第３ドレイン電極、前記第３ゲート電極及び前記第３ソース電極は、前記第２方向に並んで配置されるとともに、各々が前記第１方向に延在し、
前記スイッチ抵抗の一端は、前記ゲートスイッチトランジスタ側の端部に配置されている第２ソース電極の前記第１サブ抵抗が接続されていない側の端部に接続されており、
前記スイッチ抵抗の他端は、前記第３ゲート電極の前記センサトランジスタが配置されている側の端部に接続されている
請求項１〜８のいずれか１項に記載のパワー半導体素子。
【請求項１２】
前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、
前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、
前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、
前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、
前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、
前記メイントランジスタと前記センサトランジスタとは、前記第１方向に並んで配置されており、
前記センサ抵抗は、複数の第１サブ抵抗を含み、
前記スイッチ抵抗は、複数の第２サブ抵抗を含み、
前記ゲートスイッチトランジスタは、複数の第３サブトランジスタを含み、
二つの第１サブトランジスタと、当該二つの第１サブトランジスタと前記第１方向に並んで配置されている二つの第２サブトランジスタと、当該二つの第１サブトランジスタと当該二つの第２サブトランジスタとの間に配置されている、一つの第１サブ抵抗、一つの第２サブ抵抗及び一つの第３サブトランジスタとで構成されるユニットが、複数個前記第２方向に並んで配置されている
請求項１〜８のいずれか１項に記載のパワー半導体素子。
【請求項１３】
前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、
前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、
前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第３サブトランジスタを含み、
前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、
前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、
前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第３サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第３ドレインサブ電極、第３ゲートサブ電極、及び第３ソースサブ電極を含み、
前記複数の第３サブトランジスタは、前記第２方向に並んで配置されており、
前記メイントランジスタと前記センサトランジスタとは、前記第２方向に並んで配置されており、
前記メイントランジスタと前記ゲートスイッチトランジスタとは、前記第１方向に並んで配置されている
請求項１〜８のいずれか１項に記載のパワー半導体素子。
【請求項１４】
前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、
前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、
前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第３サブトランジスタを含み、
前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、
前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、
前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、
前記複数の第３サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第３ドレインサブ電極、第３ゲートサブ電極、及び第３ソースサブ電極を含み、
前記複数の第３サブトランジスタは、前記第２方向に並んで配置されており、
前記メイントランジスタと前記センサトランジスタと前記ゲートスイッチトランジスタとは、前記第２方向に並んで配置されている
請求項１〜８のいずれか１項に記載のパワー半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子に関する。
【背景技術】
【０００２】
インバータシステムなど電力の変換及び制御を行うため等に設計された半導体をパワー半導体と呼ぶ。高電圧、かつ大電流を制御するパワー半導体には、大きな電力を効率よく使用できることが求められる。そのため、パワー半導体は、非常に高い電圧が印加された場合でも破壊することなく、リーク電流を小さく保つ必要がある。この印加できる電圧を耐圧と呼ぶ。【０００３】
例えば、家庭用冷暖房器に使用されるモータは１ｋＷ出力である。そのため、冷暖房器に用いるパワー半導体は、例えば、１００Ｖ以上の電圧、及び１０Ａの電流に耐える必要がある。さらに、パワー半導体スイッチング素子は電流経路を制御するため、その経路での損失が極力小さい必要がある。そのため、パワー半導体スイッチング素子のオン抵抗は極力小さい必要がある。【０００４】
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、又はＳｉＣを用いたスイッチング素子などの多種のパワー半導体スイッチング素子が存在する。このうち、窒化物半導体（例えば、窒化ガリウム（ＧａＮ））を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、次世代の素子として研究が活発に行われている（例えば、非特許文献１を参照。）。【０００５】
ＦＥＴなどのパワー半導体スイッチング素子は、ソース端子、ドレイン端子、及びゲート端子を有し、ゲート端子に印加される電圧によって、ドレイン−ソース端子間の抵抗が制御される。ゲート電圧がオン電圧（Ｖｔｈ）以上になることで、ドレイン−ソース端子間がオフ（絶縁）からオン（短絡）に切り替わる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３７１０９００号公報
【特許文献２】特開平９−０１８３１０号公報
【非特許文献】
【０００７】
【非特許文献１】ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、２００５年、５２巻、９号、ｐ．１９６３−１９６８
【非特許文献２】Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２０１２  ２４ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ、ｐ６１−ｐ６４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このような、窒化物半導体を用いたパワー半導体素子に対しても、過電流及び過電圧に対する保護が望まれている。【０００９】
そこで、本発明は、過電流保護機能を有する、窒化物半導体を用いたパワー半導体素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の一態様に係るパワー半導体素子は、第１ゲート電極と第１ドレイン電極と第１ソース電極とを有するメイントランジスタと、第２ゲート電極と第２ドレイン電極と第２ソース電極とを有するセンサトランジスタと、第３ゲート電極と第３ドレイン電極と第３ソース電極とを有するゲートスイッチトランジスタと、センサ抵抗と、スイッチ抵抗とを備え、前記第１ゲート電極と前記第２ゲート電極と前記第３ドレイン電極とが接続され、前記第１ドレイン電極と前記第２ドレイン電極とが接続され、前記第１ソース電極と前記第２ソース電極とが、前記センサ抵抗を介して接続され、前記第１ソース電極と前記第３ソース電極とが接続され、前記第２ソース電極と前記第３ゲート電極とが、前記スイッチ抵抗を介して接続され、前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、窒化物半導体で形成されている。【００１１】
なお、これらの全般的または具体的な態様は、システム、方法、又は集積回路で実現されてもよく、システム、方法、及び集積回路の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１２】
本発明は、過電流保護機能を有する、窒化物半導体を用いたパワー半導体素子を提供できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態の参考例に係るパワー半導体素子の回路図である。
【図２】図２は、実施の形態の参考例に係るパワー半導体素子の回路の配置図である。
【図３】図３は、実施の形態１に係るパワー半導体素子の回路図である。
【図４】図４は、実施の形態１に係るパワー半導体素子の動作を示す図である。
【図５】図５は、実施の形態２に係るパワー半導体素子の平面図である。
【図６Ａ】図６Ａは、実施の形態２に係るパワー半導体素子の断面模式図である。
【図６Ｂ】図６Ｂは、実施の形態２に係るパワー半導体素子の断面模式図である。
【図６Ｃ】図６Ｃは、実施の形態２に係るパワー半導体素子の断面模式図である。
【図７】図７は、実施の形態２の変形例１に係るパワー半導体素子の平面図である。
【図８】図８は、実施の形態２の変形例２に係るパワー半導体素子の平面図である。
【図９】図９は、実施の形態２の変形例３に係るパワー半導体素子の平面図である。
【発明を実施するための形態】
【００１４】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した、パワー半導体スイッチング素子に関し、以下の問題が生じることを見出した。
【００１５】
パワー半導体スイッチング素子は、モータなどを駆動するインバータシステムに使用される。このインバータシステムでは、時にパワー半導体スイッチング素子が耐えられる耐圧以上の電圧が印加されるなど、大きな電流がドレイン−ソース間に流れてしまう場合がある。このためインバータシステムでは、過電圧又は過電流を検知する過電流保護回路が外部に設置される。これらの付加的な回路は、システムを高価にしてしまうという課題がある。
【００１６】
さらに、近年パワー半導体スイッチング素子の高性能化及び高速化が進んでいる。これにともない、外部回路で過電流及び過電圧を検知し、パワー半導体スイッチング素子をオフにする構成では、オフするまでの時間が掛かるため、適切な過電流及び過電圧の保護が困難になってきている。
【００１７】
これに対して、この過電流又は過電圧を検知し、パワー半導体スイッチング素子をオフする過電流保護回路をパワー半導体スイッチング素子に集積化した構造などが提案されている（例えば、非特許文献２、特許文献１及び特許文献２を参照。）。
【００１８】
以下、参考例として、ＩＧＢＴの過電流保護回路の一例とその動作について、図１を用いて説明する。
【００１９】
図１に示すパワー半導体素子５００は、パワー半導体スイッチング素子であるメイントランジスタ５０１と、このメイントランジスタ５０１に流れる過電流を検知するとともに、メイントランジスタ５０１を保護する過電流保護回路５１０とを備える。メイントランジスタ５０１は、ゲート端子５０６、コレクタ端子５０７、及びエミッタ端子５０８を有する。
【００２０】
過電流保護回路５１０は、メイントランジスタ５０１に流れる過電流を検知するセンサトランジスタ５０２と、過電流が検知された場合にメイントランジスタ５０１のゲートをオフするためのゲートスイッチトランジスタ５０３と、センサ抵抗５０４と、スイッチ抵抗５０５とを含む。
【００２１】
メイントランジスタ５０１のコレクタとセンサトランジスタ５０２のコレクタとが接続されており、メイントランジスタ５０１のゲートとセンサトランジスタ５０２のゲートとが接続されている。センサトランジスタ５０２のエミッタは、センサ抵抗５０４を介してメイントランジスタ５０１のエミッタに接続されている。
【００２２】
つまり、メイントランジスタ５０１がオンの時、センサトランジスタ５０２もオンする。メイントランジスタ５０１のコレクタとエミッタとの間に大きな電圧が印加され、メイントランジスタ５０１のコレクタ−エミッタ間に大電流が流れた場合、センサトランジスタ５０２にも電流が流れる。また、メイントランジスタ５０１とセンサトランジスタ５０２とはカレントミラー回路を形成しているため、メイントランジスタ５０１とセンサトランジスタ５０２とのサイズ比に応じた比の電流が、メイントランジスタ５０１とセンサトランジスタ５０２とに流れる。この時、センサトランジスタ５０２のエミッタの電圧はセンサ抵抗５０４が存在するため、センサ抵抗５０４に流れる電流とセンサ抵抗５０４の抵抗値と積で表される。過電流保護回路５１０は、この電圧をモニターすることで過電流を検知する。
【００２３】
センサトランジスタ５０２のエミッタは、ゲートスイッチトランジスタ５０３のゲートに接続されている。よって、ゲートスイッチトランジスタ５０３は、センサトランジスタ５０２のエミッタ電圧に応じてオン又はオフする。このゲートスイッチトランジスタ５０３のドレインはメイントランジスタ５０１のゲートに接続されており、ゲートスイッチトランジスタ５０３のソースはメイントランジスタ５０１のエミッタに接続されている。よって、ゲートスイッチトランジスタ５０３がオンすることで、メイントランジスタ５０１がオフする。
【００２４】
このような構成により、過電流保護回路５１０は、メイントランジスタ５０１の過電流を検知し、メイントランジスタ５０１をオフできる。
【００２５】
ここで、ＩＧＢＴのゲート駆動電圧は１５Ｖ程度であり、ゲートスイッチトランジスタ５０３のオン電圧は３Ｖ程度である。よって、過電流検知時には、センサトランジスタ５０２のゲート−エミッタ電圧は１２Ｖ（＝１５Ｖ−３Ｖ）であり、センサトランジスタ５０２はオン状態が維持される。
【００２６】
ここで、窒化物半導体はＩＧＢＴと動作原理が異なるので、パワー半導体スイッチング素子として窒化物半導体を用いたトランジスタを用いる場合には、窒化物半導体に適した過電流保護回路を構成する必要がある。
【００２７】
また、これらの回路では、例えば、図２に示すように、チップ内において、メイントランジスタ５０１、センサトランジスタ５０２、及びゲートスイッチトランジスタ５０３が各領域に分かれて形成されている。つまり、各トランジスタが、それぞれ個別のユニットとして形成されており、各トランジスタが離れて配置されている。
【００２８】
上記技術で説明したような図１の回路を用いて、過電流保護回路と、窒化物パワースイッチング素子とを集積化しようとした場合、以下の課題があることを本発明者は見出した。
【００２９】
図１に示す回路を、窒化物半導体トランジスタを用いて構成した場合、窒化物半導体トランジスタのゲート駆動電圧は３Ｖ程度であるので、ゲートスイッチトランジスタ５０３のオン電圧が１．５Ｖの場合、センサトランジスタ５０２のゲート−ソース電圧は１．５Ｖ（３Ｖ−１．５Ｖ）である。よって、センサトランジスタ５０２がオフしてしまい、電流を検知できない。また、図１に示す回路では、一度、過電流が検知されて、メイントランジスタ５０１のゲートがオフすると、センサトランジスタ５０２のオン状態が維持される。よって、メイントランジスタ５０１が長時間オフしたままとなり、復帰時間が長いという問題がある。ここで、過電流は非常に短い期間のみ発生し、長い期間、過電流が流れ続ける状況は少ない。また、長時間、過電流が流れる場合には、外部駆動システムの過電流保護機能で対処できるので、パワー半導体素子においてこのような場合に対応する必要はない。さらに、メイントランジスタ５０１がオフすることで、センサトランジスタ５０２に大きな電流が流れる。これにより、センサトランジスタ５０２が破壊又はセンサトランジスタ５０２に大きな損失が発生するという第１の課題を本発明者は見出した。
【００３０】
また、上記のような過電流保護回路を実現するためには、抵抗素子を形成する必要がある。そのためのプロセスが増えてしまうためコストが高くなるという第２の課題があることを本発明者は見出した。
【００３１】
また、上記の過電流保護回路を用いて、高速にパワー半導体スイッチング素子のオン及びオフを制御するためにはこれらの過電流保護回路とパワー半導体スイッチング素子とが集積化される必要がある。ここで、図２に示すように、各回路が離れて形成されると各配線にインダクタ成分が付加される。例えば、図１に示すインダクタ５１１〜５１３が各配線に付加される。これにより、高速動作が実現できない、及びノイズが発生するという第３の課題が生じることを本発明者は見出した。
【００３２】
つまり、メイントランジスタ５０１の内部又はメイントランジスタ５０１を構成するエレメント近傍に抵抗素子を集積する必要がある。
【００３３】
ここで、抵抗素子は、例えば、ＷＳｉ等を材料として、熱拡散工程等により作製される。しかしながら、この材料が不純物となることで、メイントランジスタ５０１の特性を悪化させる。よって、抵抗素子を、メイントランジスタ５０１のゲート近傍に設置することが困難である。また、この抵抗素子を作製するプロセスにおいて、コンタクト領域、及びエッチバック工程等が必要である。そして、この抵抗素子として機能する抵抗配線は切断されやすいため、当該抵抗配線を微細化できない。このような理由により、メインのトランジスタのゲート近傍に抵抗素子を作製することが困難である。
【００３４】
本実施の形態では、過電流保護回路が集積されたパワー半導体素子であって、温度依存性が少なく、高速で安定した動作を、安価に実現できるパワー半導体素子について説明する。
【００３５】
本発明の一態様に係るパワー半導体素子は、第１ゲート電極と第１ドレイン電極と第１ソース電極とを有するメイントランジスタと、第２ゲート電極と第２ドレイン電極と第２ソース電極とを有するセンサトランジスタと、第３ゲート電極と第３ドレイン電極と第３ソース電極とを有するゲートスイッチトランジスタと、センサ抵抗と、スイッチ抵抗とを備え、前記第１ゲート電極と前記第２ゲート電極と前記第３ドレイン電極とが接続され、前記第１ドレイン電極と前記第２ドレイン電極とが接続され、前記第１ソース電極と前記第２ソース電極とが、前記センサ抵抗を介して接続され、前記第１ソース電極と前記第３ソース電極とが接続され、前記第２ソース電極と前記第３ゲート電極とが、前記スイッチ抵抗を介して接続され、前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、窒化物半導体で形成されている。
【００３６】
この構成によれば、過電流保護機能を有する、窒化物半導体を用いたパワー半導体素子を実現できる。また、当該パワー半導体素子は、過電流を検知して回路保護動作を行った後、短い時間で動作を回復できる。
【００３７】
例えば、前記パワー半導体素子は、さらに、前記第３ゲート電極と前記第３ソース電極との間に挿入されているコンデンサを備えてもよい。
【００３８】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。さらに、コンデンサの容量値を調整することで、過電流検知時にメイントランジスタがオフしている期間を調整できる。
【００３９】
例えば、前記パワー半導体素子は、さらに、前記第１ゲート電極及び前記第３ドレイン電極と前記第２ゲート電極との間に挿入されている第１抵抗を備えてもよい。
【００４０】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００４１】
例えば、前記パワー半導体素子は、さらに、前記第１ドレイン電極と前記第２ドレイン電極との間に挿入されている第２抵抗を備えてもよい。
【００４２】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００４３】
例えば、前記メイントランジスタのオン電圧又は前記ゲートスイッチトランジスタのオン電圧は３Ｖ以下であってもよい。
【００４４】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００４５】
例えば、前記メイントランジスタ及び前記センサトランジスタ及び前記ゲートスイッチトランジスタは、ゲートインジェクション型のトランジスタであってもよい。
【００４６】
例えば、前記メイントランジスタ、前記センサトランジスタ及び前記ゲートスイッチトランジスタは、基板上に形成されたＧａＮ層と、前記ＧａＮ層上に形成されたＡｌＧａＮ層と、前記ＡｌＧａＮ層上に形成された第１、第２及び第３ゲートコンタクト層とを備え、前記第１、第２及び第３ゲート電極は、それぞれ前記第１、第２及び第３ゲートコンタクト層上に形成され、前記第１ソース電極及び前記第１ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第１ゲートコンタクト層を挟む位置に形成され、前記第２ソース電極及び前記第２ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第２ゲートコンタクト層を挟む位置に形成され、前記第３ソース電極及び前記第３ドレイン電極は、前記ＡｌＧａＮ層上、かつ前記第３ゲートコンタクト層を挟む位置に形成され、前記センサ抵抗及び前記スイッチ抵抗は、前記第１、第２及び第３ゲートコンタクト層と同一の層で形成されていてもよい。
【００４７】
この構成によれば、安価なパワー半導体素子を実現できる。また温度による特性の変化が少ないパワー半導体素子を実現できる。
【００４８】
例えば、前記ゲートコンタクト層の材料は、ｐ＋のＡｌＧａＮであってもよい。
【００４９】
この構成によれば、安価なパワー半導体素子を実現できる。
【００５０】
例えば、前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、前記センサトランジスタ又は前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、前記複数の第１サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第１電極は、前記複数の第２サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第２電極に、互いに独立した複数の配線で接続されていてもよい。
【００５１】
この構成によれば、高速で安定した過電流保護機能を有するパワー半導体素子を実現できる。さらに、小さな面積で、過電流保護機能を有するパワー半導体素子を実現できる。
【００５２】
例えば、前記センサ抵抗及び前記スイッチ抵抗の一方と、前記第１ゲート電極、前記第１ドレイン電極、前記第１ソース電極、前記第２ゲート電極、前記第２ドレイン電極、前記第２ソース電極、前記第３ゲート電極、前記第３ドレイン電極及び前記第３ソース電極の一つとの距離は、１００ミクロンメートル以下であってもよい。
【００５３】
この構成によれば、高速で安定した過電流保護機能を有するパワー半導体素子を実現できる。さらに、小さな面積で、過電流保護機能を有するパワー半導体素子を実現できる。また、各素子の温度差が少ないパワー半導体素子を実現できる。
【００５４】
例えば、前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、前記メイントランジスタと前記センサトランジスタとは、前記第１方向に並んで配置されており、前記センサ抵抗は、複数の第１サブ抵抗を含み、前記複数の第１サブ抵抗の各々は、前記第１方向に並んで配置された第１ソースサブ電極と第２ソースサブ電極との間に配置されており、前記メイントランジスタと前記ゲートスイッチトランジスタとは、前記第２方向に並んで配置されており、前記第３ドレイン電極、前記第３ゲート電極及び前記第３ソース電極は、前記第２方向に並んで配置されるとともに、各々が前記第１方向に延在し、前記スイッチ抵抗の一端は、前記ゲートスイッチトランジスタ側の端部に配置されている第２ソース電極の前記第１サブ抵抗が接続されていない側の端部に接続されており、前記スイッチ抵抗の他端は、前記第３ゲート電極の前記センサトランジスタが配置されている側の端部に接続されていてもよい。
【００５５】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００５６】
例えば、前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、前記メイントランジスタと前記センサトランジスタとは、前記第１方向に並んで配置されており、前記センサ抵抗は、複数の第１サブ抵抗を含み、前記スイッチ抵抗は、複数の第２サブ抵抗を含み、前記ゲートスイッチトランジスタは、複数の第３サブトランジスタを含み、二つの第１サブトランジスタと、当該二つの第１サブトランジスタと前記第１方向に並んで配置されている二つの第２サブトランジスタと、当該二つの第１サブトランジスタと当該二つの第２サブトランジスタとの間に配置されている、一つの第１サブ抵抗、一つの第２サブ抵抗及び一つの第３サブトランジスタとで構成されるユニットが、複数個前記第２方向に並んで配置されていてもよい。
【００５７】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００５８】
例えば、前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第３サブトランジスタを含み、前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第３サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第３ドレインサブ電極、第３ゲートサブ電極、及び第３ソースサブ電極を含み、前記複数の第３サブトランジスタは、前記第２方向に並んで配置されており、前記メイントランジスタと前記センサトランジスタとは、前記第２方向に並んで配置されており、前記メイントランジスタと前記ゲートスイッチトランジスタとは、前記第１方向に並んで配置されていてもよい。
【００５９】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００６０】
例えば、前記メイントランジスタは、互いに並列に接続された複数の第１サブトランジスタを含み、前記センサトランジスタは、互いに並列に接続された複数の第２サブトランジスタを含み、前記ゲートスイッチトランジスタは、互いに並列に接続された複数の第３サブトランジスタを含み、前記複数の第１サブトランジスタの各々は、前記パワー半導体素子を平面視した場合に、各々が第１方向に延在するとともに、前記第１方向と直交する第２方向に並んで配置された第１ドレインサブ電極、第１ゲートサブ電極、及び第１ソースサブ電極を含み、前記複数の第１サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第２サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第２ドレインサブ電極、第２ゲートサブ電極、及び第２ソースサブ電極を含み、前記複数の第２サブトランジスタは、前記第２方向に並んで配置されており、前記複数の第３サブトランジスタの各々は、各々が前記第１方向に延在するとともに、前記第２方向に並んで配置された第３ドレインサブ電極、第３ゲートサブ電極、及び第３ソースサブ電極を含み、前記複数の第３サブトランジスタは、前記第２方向に並んで配置されており、前記メイントランジスタと前記センサトランジスタと前記ゲートスイッチトランジスタとは、前記第２方向に並んで配置されていてもよい。
【００６１】
この構成によれば、高速で安定動作が可能な過電流保護機能を有するパワー半導体素子を実現できる。
【００６２】
なお、これらの全般的または具体的な態様は、システム、方法、又は集積回路で実現されてもよく、システム、方法、及び集積回路の任意な組み合わせで実現されてもよい。
【００６３】
以下、実施の形態について、図面を参照しながら具体的に説明する。
【００６４】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００６５】
（実施の形態１）
本実施の形態では、過電流保護回路を有する、窒化物半導体を用いたパワー半導体素子の回路構成について説明する。
【００６６】
図３は、過電流保護回路を有するパワー半導体素子１００の回路図である。図３に示すパワー半導体素子１００は、窒化物半導体を用いたパワー半導体スイッチング素子であるメイントランジスタ１０１と、過電流保護回路１１０とを備える。
【００６７】
過電流保護回路１１０は、メイントランジスタ１０１に流れる過電流を検知するとともに、メイントランジスタ１０１を保護する。この過電流保護回路１１０は、センサトランジスタ１０２、ゲートスイッチトランジスタ１０３、センサ抵抗１０４、第１センサ抵抗１３１、第２センサ抵抗１３２、スイッチ抵抗１０５、保持コンデンサ１２５、ゲート端子１０６、ドレイン端子１０７及びソース端子１０８を備える。
【００６８】
なお、以下では、メイントランジスタ１０１の、ゲート、ドレイン、及びソースを、それぞれ第１ゲート電極、第１ドレイン電極、及び第１ソース電極とも呼ぶ。センサトランジスタ１０２のゲート、ドレイン、及びソースを、それぞれ第２ゲート電極、第２ドレイン電極、及び第２ソース電極とも呼ぶ。ゲートスイッチトランジスタ１０３のゲート、ドレイン、及びソースを、それぞれ第３ゲート電極、第３ドレイン電極、及び第３ソース電極とも呼ぶ。
【００６９】
ゲート端子１０６はメイントランジスタ１０１の第１ゲート電極に接続されている。ドレイン端子１０７はメイントランジスタ１０１の第１ドレイン電極に接続されている。ソース端子１０８はメイントランジスタの１０１の第１ソース電極に接続されている。
【００７０】
メイントランジスタ１０１の第１ゲート電極は、第１センサ抵抗１３１を介して、センサトランジスタ１０２の第２ゲート電極に接続されている。メイントランジスタ１０１の第１ドレイン電極は、第２センサ抵抗１３２を介して、センサトランジスタ１０２の第２ドレイン電極に接続されている。メイントランジスタ１０１の第１ソース電極は、センサ抵抗１０４を介して、センサトランジスタ１０２の第２ソース電極に接続されている。
【００７１】
保持コンデンサ１２５（コンデンサ）は、ゲートスイッチトランジスタ１０３の第３ゲート電極と第３ソース電極との間に挿入されている。第１センサ抵抗１３１（第１抵抗）は、第１ゲート電極１１６及び第３ドレイン電極１５７と第２ゲート電極１４６との間に挿入されている。第２センサ抵抗１３２（第２抵抗）は、第１ドレイン電極１１７と第２ドレイン電極１４７との間に挿入されている。
【００７２】
ゲートスイッチトランジスタ１０３の第３ドレイン電極は、メイントランジスタ１０１の第１ゲート電極に接続されている。ゲートスイッチトランジスタ１０３の第３ソース電極は、メイントランジスタ１０１の第１ソース電極に接続さている。ゲートスイッチトランジスタ１０３の第３ゲート電極は、スイッチ抵抗１０５を介して、センサトランジスタ１０２の第２ソース電極に接続されている。
【００７３】
ここで、メイントランジスタ１０１、センサトランジスタ１０２、及びゲートスイッチトランジスタ１０３は、窒化物半導体で形成されている。具体的には、これらのトランジスタは、ゲートインジェクション型の窒化物半導体トランジスタである。なお、ゲートインジェクション型の窒化物半導体トランジスタの構造については後述する。
【００７４】
つまり、メイントランジスタ１０１、センサトランジスタ１０２、及びゲートスイッチトランジスタ１０３は、図１に示すメイントランジスタ５０１、センサトランジスタ５０２、及びゲートスイッチトランジスタ５０３（ＩＧＢＴ）とは動作原理が異なる。よって、図３に示す回路は、図１に示す回路と動作原理が異なる。
【００７５】
図４は、メイントランジスタ１０１のドレイン電流（Ｉｄ）に対するセンサトランジスタ１０２のソース電圧（Ｖｏｕｔ）及びセンサトランジスタ１０２のソース−ゲート間電圧（Ｖｉｎ−Ｖｏｕｔ）を示すグラフである。
【００７６】
ここで、センサトランジスタ１０２は、ソースフォロワとして動作する。よって、センサトランジスタ１０２のソース電圧（Ｖｏｕｔ）はドレイン電流（Ｉｄ）に比例して増加する。これにより、過電流保護回路１１０は、このソース電圧（Ｖｏｕｔ）を用いてメイントランジスタ１０１のドレイン電流（Ｉｄ）を検知できている。
【００７７】
しかしながら、ドレイン電流又はセンサ抵抗１０４に流れる電流が増加するにつれ、センサトランジスタ１０２のソース電圧が増加するため、センサトランジスタ１０２のソース−ゲート間電圧が減少する。そしてセンサトランジスタ１０２のソース−ゲート間電圧が、センサトランジスタ１０２のオン電圧（Ｖｔｈ）より小さくなると、センサトランジスタ１０２がオフする。このように、過電流保護回路１１０は、メイントランジスタ１０１のドレイン電流がある値以上の電流になる、つまりメイントランジスタ１０１に過電流が流れた場合に、センサトランジスタ１０２のドレイン電流を抑えることができる。このように、過電流保護回路１１０は、図１に示す過電流保護回路５１０とは異なる特徴を有する。
【００７８】
また、過電流保護回路１１０では、一度、過電流が検出されると、ゲートスイッチトランジスタ１０３がオンとなると同時にセンサトランジスタ１０２がオフとなるので、回復時間が非常に短い。また、メイントランジスタ１０１がオフした直後に、センサトランジスタ１０２がオフするので、センサトランジスタ１０２に大きな電流が流れることがない。
【００７９】
また、過電流保護回路１１０では、スイッチ抵抗１０５、保持コンデンサ１２５、及びゲートスイッチトランジスタ１０３のサイズ等を調整することで、過電流検出時にゲートスイッチトランジスタ１０３がオンしている期間、つまり、ゲートスイッチトランジスタ１０３がオンしてからオフするまでの時間を調整できる。
【００８０】
なお、スイッチ抵抗１０５として配線抵抗を用いてもよい。つまり、スイッチ抵抗１０５は、専用の抵抗素子でなくてもよい。
【００８１】
また、図３に示す過電流保護回路１１０は、一例であり、カレントミラー構成など、その他の過電流検出回路、ゲートスイッチ回路、又は過電流保護回路の構成を用いてもよい。
【００８２】
また、パワー半導体素子１００は、第１センサ抵抗１３１、第２センサ抵抗１３２及び保持コンデンサ１２５の全て又は一部を備えなくてもよい。
【００８３】
（実施の形態２）
本実施の形態では、実施の形態１で説明したパワー半導体素子１００のレイアウト（平面図）及び断面構造について説明する。
【００８４】
図５は、本実施の形態に係るパワー半導体素子１００の平面模式図である。本実施の形態に係るパワー半導体素子１００は、ゲート端子１０６、ドレイン端子１０７、ソース端子１０８を有するメイントランジスタ１０１と、過電流を検出するためのセンサトランジスタ１０２と、過電流時にメイントランジスタ１０１をオフするためのゲートスイッチトランジスタ１０３と、センサ抵抗１０４と、スイッチ抵抗１０５とを備える。
【００８５】
メイントランジスタ１０１は、第１ゲート電極１１６、第１ドレイン電極１１７及び第１ソース電極１１８を備える。センサトランジスタ１０２は、第２ゲート電極１４６、第２ドレイン電極１４７及び第２ソース電極１４８を備える。ゲートスイッチトランジスタ１０３は、第３ゲート電極１５６、第３ドレイン電極１５７及び第３ソース電極１５８を備える。ゲート端子１０６、ドレイン端子１０７、及びソース端子１０８は、それぞれメイントランジスタ１０１の第１ゲート電極１１６、第１ドレイン電極１１７、及び第１ソース電極１１８に接続されている。
【００８６】
なお、各素子の接続関係は、図３と同様である。また、以下では、簡単化のため、パワー半導体素子１００が、第１センサ抵抗１３１、第２センサ抵抗１３２及び保持コンデンサ１２５を備えない場合を例に説明する。
【００８７】
メイントランジスタ１０１は、長方形の第１ソース電極１１８と、長方形の第１ドレイン電極１１７と、第１ソース電極１１８及び第１ドレイン電極１１７の間に配置されている長方形の第１ゲート電極１１６とを備える。これらの電極は、第１方向（紙面の上下方向）に沿って延在している。言い換えると、第１方向は、各電極の長手方向である。また、以下では、第１方向と直交する方向（紙面の左右方向）を第２方向と呼ぶ。ここで、第１方向及び第２方向は、パワー半導体素子１００を平面視した場合の方向である。
【００８８】
メイントランジスタ１０１の第１方向の一方（図３では上方向）に、センサトランジスタ１０２が形成されている。つまり、メイントランジスタ１０１とセンサトランジスタ１０２とは、第１方向（上下方向）に並んで配置されている。
【００８９】
センサトランジスタ１０２は、長方形の第２ソース電極１４８と、長方形の第２ドレイン電極１４７と、第２ソース電極１４８及び第２ドレイン電極１４７の間に配置されている長方形の第２ゲート電極１４６とを備える。また、これらの電極の向きはメイントランジスタ１０１の電極の向きと同様である。つまり、これらの電極の長手方向は第１方向である。
【００９０】
メイントランジスタ１０１の第１ドレイン電極１１７と、センサトランジスタ１０２の第２ソース電極１４８との間にはセンサ抵抗１０４が形成されている。
【００９１】
ここで、メイントランジスタ１０１は、互いに並列に接続された複数の第１サブトランジスタで構成される。各第１サブトランジスタは、各々第１ゲート電極１１６（第１ゲートサブ電極）、第１ドレイン電極１１７（第１ドレインサブ電極）及び第１ソース電極１１８（第１ソースサブ電極）を有する。また、複数の第１サブトランジスタは、第２方向（左右方向）に並んで配置されている。また、複数の第１サブトランジスタは、配置順で交互に左右反転されている。ある第１サブトランジスタは、一方に隣接する第１サブトランジスタと第１ドレイン電極１１７が共用されており、他方に隣接する第１サブトランジスタと第１ソース電極１１８が共用されている。
【００９２】
同様に、センサトランジスタ１０２は、互いに並列に接続された複数の第２サブトランジスタで構成される。また、これらの第２サブトランジスタの配置は、メイントランジスタ１０１を構成する複数の第１サブトランジスタの配置と同様である。つまり、各第２サブトランジスタは、各々第２ゲート電極１４６（第２ゲートサブ電極）、第２ドレイン電極１４７（第２ドレインサブ電極）及び第２ソース電極１４８（第２ソースサブ電極）を有する。複数の第２サブトランジスタは、第２方向（左右方向）に並んで配置されている。また、複数の第２サブトランジスタは、配置順で交互に左右反転されている。ある第２サブトランジスタは、一方に隣接する第２サブトランジスタと第２ドレイン電極１４７が共用されており、他方に隣接する第２サブトランジスタと第２ソース電極１４８が共用されている。
【００９３】
また、センサ抵抗１０４は複数の第１サブ抵抗で構成されている。各第１サブ抵抗は、第１方向に並んで配置された一つの第１ドレイン電極１１７と一つの第２ソース電極１４８との間に配置されている。
【００９４】
また、一つの第１サブトランジスタと、当該第１サブトランジスタの上方向に配置された一つの第２サブトランジスタと、当該第１及び第２サブトランジスタの間に配置されている一つの第１サブ抵抗とで１ユニットが構成される。そして、このユニットが、第２方向（左右方向）に、複数個並んで配置されている。また、複数のユニットは、配置順で交互に左右反転されている。あるユニットは、一方に隣接するユニットと第１ドレイン電極１１７及び第２ドレイン電極１４７が共用されており、他方に隣接するユニットと第１ソース電極１１８、第２ソース電極１４８及び第１サブ抵抗（センサ抵抗１０４）が共用されている。
【００９５】
また、複数のユニットに含まれる、複数の第１ゲート電極１１６は互いに接続され、複数の第１ドレイン電極１１７は互いに接続され、複数の第１ソース電極１１８は互いに接続されている。
【００９６】
また、複数のユニットに含まれる、複数の第２ゲート電極１４６は互いに接続され、複数の第２ドレイン電極１４７は互いに接続されている。
【００９７】
また、同一のユニットに含まれる第１ゲート電極１１６及び第２ゲート電極１４６は接続されている。同一のユニットに含まれる第１ドレイン電極１１７及び第２ドレイン電極１４７は接続されている。同一のユニットに含まれる第１ソース電極１１８及び第２ソース電極１４８は、同一のユニットに含まれる第１サブ抵抗（センサ抵抗１０４）を介して接続されている。
【００９８】
メイントランジスタ１０１の第２方向の一方（右方向）にゲートスイッチトランジスタ１０３が形成されている。つまり、メイントランジスタ１０１とゲートスイッチトランジスタ１０３とは、第２方向（左右方向）に並んで配置されている。
【００９９】
ゲートスイッチトランジスタ１０３は、長方形の第３ソース電極１５８と、長方形の第３ドレイン電極１５７と、第３ソース電極１５８及び第３ドレイン電極１５７の間に配置されている長方形の第３ゲート電極１５６とを備える。また、これらの電極の向きはメイントランジスタ１０１の電極の向きと同様である。つまり、これらの電極の長手方向は第１方向である。言い換えると、第３ドレイン電極１５７、第３ゲート電極１５６及び第３ソース電極１５８は、第２方向に並んで配置されるとともに、各々が第１方向に延在している。
【０１００】
また、第３ソース電極１５８は、ゲートスイッチトランジスタ１０３に隣接する、メイントランジスタ１０１の第１サブトランジスタ（右端の第１サブトランジスタ）の第１ソース電極１１８と共用されている。
【０１０１】
スイッチ抵抗１０５は、センサトランジスタ１０２の上側かつゲートスイッチトランジスタ１０３が配置される側であって、ゲートスイッチトランジスタ１０３の上側に配置されている。このスイッチ抵抗１０５の一端は、センサトランジスタ１０２の第２ソース電極１４８のセンサ抵抗１０４が接続されていない側の端部（上端部）に接続されている。またスイッチ抵抗１０５の他端は、ゲートスイッチトランジスタ１０３の第３ゲート電極１５６の一端（上端）に接続されている。言い換えると、スイッチ抵抗１０５の一端は、ゲートスイッチトランジスタ１０３側の端部に配置されている第２ソース電極１４８の第１サブ抵抗が接続されていない側の端部に接続されている。スイッチ抵抗１０５の他端は、第３ゲート電極１５６のセンサトランジスタ１０２が配置されている側の端部に接続されている。
【０１０２】
ゲートスイッチトランジスタ１０３の第３ドレイン電極１５７とメイントランジスタ１０１の第１ゲート電極１１６とが接続されている。
【０１０３】
図５に示す配置を用いることで、パワー半導体素子１００を構成する最小単位内に、センサトランジスタ１０２、ゲートスイッチトランジスタ１０３、センサ抵抗１０４及びスイッチ抵抗１０５を含む過電流保護回路１１０を形成することができる。
【０１０４】
ここで、「メイントランジスタ内部に集積」又は「最小単位内に集積」とは、各トランジスタが複数個のサブトランジスタで形成されており、異なるトランジスタの個々のサブトランジスタが、複数の配線を介して互いに接続されていることを意味する。つまり、図２に示す例では、メイントランジスタ５０１のゲート、ドレイン、ソースの各端子と、当該各端子に電気接続されるセンサトランジスタ５０２又はゲートスイッチトランジスタ５０３の各端子とがそれぞれ単数の配線で接続されている。一方、本実施の形態では、メイントランジスタ１０１の各端子と、当該各端子に電気接続される他のトランジスタの各端子との複数の組のうち少なくとも一部の組に含まれる２つの端子が、複数の配線で接続されている。言い換えると、サブトランジスタ（又はユニット）ごとに対応する端子を接続するための配線が設けられている。
【０１０５】
つまり、メイントランジスタ１０１は、互いに並列に接続された複数の第１サブトランジスタを含む。センサトランジスタ１０２又はゲートスイッチトランジスタ１０３は、互いに並列に接続された複数の第２サブトランジスタを含む。複数の第１サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第１電極は、複数の第２サブトランジスタの複数のゲート電極、複数のソース電極又は複数のドレイン電極である複数の第２電極に、互いに独立した複数の配線で接続されている。
【０１０６】
具体的には、メイントランジスタ１０１の複数の第１ゲート電極１１６と、センサトランジスタ１０２の複数の第２ゲート電極１４６とは、複数の配線で接続されている。つまり、一つの第１ゲート電極１１６と一つの第２ゲート電極１４６との組ごとに、当該第１ゲート電極１１６と当該第２ゲート電極１４６との間に設けられ、当該第１ゲート電極１１６と当該第２ゲート電極１４６とを接続する一つの配線が設けられている。同様に、メイントランジスタ１０１の複数の第１ドレイン電極１１７と、センサトランジスタ１０２の複数の第２ドレイン電極１４７とは、複数の配線で接続されている。また、メイントランジスタ１０１の複数の第１ソース電極１１８と、センサトランジスタ１０２の複数の第２ソース電極１４８とは、複数の配線及び複数の第１サブ抵抗（センサ抵抗１０４）を介して接続されている。
【０１０７】
また、センサ抵抗１０４及びスイッチ抵抗１０５の少なくとも一方は、メイントランジスタ１０１、センサトランジスタ１０２又はゲートスイッチトランジスタ１０３のゲート電極、ドレイン電極又はソース電極に近接配置されている。例えば、センサ抵抗１０４及びスイッチ抵抗１０５の少なくとも一方と、上記ゲート電極、ドレイン電極又はソース電極との距離は、１００ミクロンメートル以下である。
【０１０８】
以上により、本実施の形態に係るパワー半導体素子は、各トランジスタが近接して設置されているため、各配線間の遅延を低減できる。また、当該パワー半導体素子は、寄生インダクタ及び寄生キャパシタを低減できるので、高速に過電流保護機能を動作させることができる。さらに、各トランジスタが近接しているため、ノイズの影響、及び温度差による特性への影響を低減できる。また、各回路を接続する配線が短いので、効率よく各素子を配置することができる。これにより、安価なパワー半導体素子を実現できる。
【０１０９】
以下、本実施の形態に係るパワー半導体素子の断面構造を説明する。
【０１１０】
図６Ａは、本実施の形態に係るパワー半導体スイッチング素子（メイントランジスタ１０１、センサトランジスタ１０２及びゲートスイッチトランジスタ１０３）の断面模式図である。また、図６Ｂ及び図６Ｃは、抵抗素子（センサ抵抗１０４及びスイッチ抵抗１０５）の断面模式図である。例えば、図６Ａは図５に示すＡ０−Ａ１断面に対応し、図６Ｂは図５に示すＢ０−Ｂ１断面に対応し、図６Ｃは図５に示すＣ０−Ｃ１断面に対応する。
【０１１１】
本実施の形態に係るパワー半導体素子は、ＧａＮ基板（図示せず）と、ＧａＮ基板上に形成されたバッファ層（図示せず）と、その上に形成されたＧａＮエピタキシャル層１２１（ＧａＮ層）と、その上に形成されたＡｌＧａＮ層１２２とを備える。
【０１１２】
パワー半導体素子のトランジスタが形成される領域においては、図６Ａのように、ＡｌＧａＮ層１２２の上に、金又は銅材料等の金属で形成された第１ソース電極１１８及び第１ドレイン電極１１７が形成されている。第１ドレイン電極１１７と第１ソース電極１１８との間、かつ、ＧａＮエピタキシャル層１２１の上に、ｐ＋のＡｌＧａＮ（ｐ型ＡｌＧａＮ）で形成されたゲートコンタクト層１２３が形成されている。ゲートコンタクト層１２３の上に金属材料で形成された第１ゲート電極１１６が形成されている。
【０１１３】
つまり、ＡｌＧａＮ層１２２上に、メイントランジスタ１０１、センサトランジスタ１０２及びゲートスイッチトランジスタ１０３の各々に含まれる第１、第２及び第３ゲートコンタクト層１２３が形成されている。第１ゲート電極１１６、第２ゲート電極１４６及び第３ゲート電極１５６は、それぞれ第１、第２及び第３ゲートコンタクト層１２３上に形成されている。第１ソース電極１１８及び第１ドレイン電極１１７は、ＡｌＧａＮ層１２２上、かつ第１ゲートコンタクト層１２３を挟む位置に形成されている。第２ソース電極１４８及び第２ドレイン電極１４７は、ＡｌＧａＮ層１２２上、かつ第２ゲートコンタクト層１２３を挟む位置に形成されている。第３ソース電極１５８及び第３ドレイン電極１５７は、ＡｌＧａＮ層１２２上、かつ第３ゲートコンタクト層１２３を挟む位置に形成されている。
【０１１４】
また、センサ抵抗１０４及びスイッチ抵抗１０５は、図６Ｂ及び図６Ｃに示すように、ＡｌＧａＮ層１２２上に形成されたｐ＋のＡｌＧａＮの抵抗層１２４を用いて形成されている。
【０１１５】
図６Ａと図６Ｂ及び図６Ｃとを比べると分かるように、本実施の形態に係るパワー半導体素子において、トランジスタのゲートコンタクト層１２３と抵抗層１２４とに同じｐ＋のＡｌＧａＮが用いられている。つまり、センサ抵抗１０４及びスイッチ抵抗１０５は、第１、第２及び第３ゲートコンタクト層１２３と同一の層で形成されている。言い換えると、ゲートコンタクト層１２３と抵抗層１２４とは同一の材料で形成されており、同一工程で形成される。
【０１１６】
これにより、抵抗素子を形成するための、余分なプロセスが不要である。このため、過電流保護回路を集積化したパワー半導体素子を安価に作製できる。
【０１１７】
また、抵抗素子の材料としてｐ＋のＡｌＧａＮが用いられている。この材料は、不純物としてのメイントランジスタ１０１の特性への影響が少ない。このため、メイントランジスタ１０１の近傍に抵抗素子を配置することができる。
【０１１８】
さらに、抵抗素子の作製に、ゲートコンタクト層１２３の作製と同じプロセスを用いることができるので微細パターンの抵抗素子を作製できる。また、抵抗層１２４にｐ＋のＡｌＧａＮのエピ抵抗を用いているため、金属抵抗では必要である上部レイヤへのコンタクトが不要になる。これにより、メイントランジスタ１０１の近傍に抵抗素子を配置できる。また、コンタクトが不要であることにより、コンタクト部での凹凸に起因する配線の断絶を防ぐこと、又は、断絶を防ぐために使用される広い領域が不要となる。
【０１１９】
さらに、金属抵抗で必要であったエッチバック工程等のプロセスが不要となり、小さい領域に微細抵抗パターンを形成できる。
【０１２０】
また、メイントランジスタ１０１のゲート近傍は非常に高温になる。よって、金属抵抗では抵抗値が変化するため、金属抵抗をメイントランジスタ１０１のゲート近傍に配置できなかった。また、シリコン半導体のエピ抵抗も温度依存性がある。一方で、窒化物半導体のエピ抵抗は、ワイドバンドギャップを有するために温度依存性が低い。よって、窒化物半導体のエピ抵抗は、ゲートの近くに配置できる。
【０１２１】
このような構造を用いることで、図５に示すパターン配置を実現することができる。
【０１２２】
なお、図６Ａでは第１ゲート電極１１６と第１ソース電極１１８との間の距離と、第１ゲート電極１１６と第１ドレイン電極１１７との間の距離とは略等しいが、等しくなくてもよい。
【０１２３】
また、メイントランジスタ１０１、センサトランジスタ１０２、及びゲートスイッチトランジスタ１０３において、ゲート電極とドレイン電極との間隔が、それぞれ異なってもよい。同様に、メイントランジスタ１０１、センサトランジスタ１０２、及びゲートスイッチトランジスタ１０３のゲート電極とソース電極との間隔は、それぞれ異なってもよい。
【０１２４】
また、ここでは、センサ抵抗１０４及びスイッチ抵抗１０５に抵抗層１２４を用いる例を述べたが、同様の方法により第１センサ抵抗１３１及び第２センサ抵抗１３２を生成してもよい。
【０１２５】
また、図６Ｂ及び図６Ｃでは、抵抗層１２４は、ＡｌＧａＮ層１２２の上に形成されているが、ゲートコンタクト層１２３と同様に、ＧａＮエピタキシャル層１２１の上に形成されてもよい（ＡｌＧａＮ層１２２を貫通してもよい）。
【０１２６】
また、図６Ａでは、ゲートコンタクト層１２３は、ＧａＮエピタキシャル層１２１の上に形成されている（ＡｌＧａＮ層１２２を貫通している）が、抵抗層１２４と同様に、ＡｌＧａＮ層１２２の上に形成されていてもよい。
【０１２７】
また、抵抗材料は、ｐ＋のＡｌＧａＮ以外の材料であってもよい。また、ゲートコンタクト層１２３のｐ＋のＡｌＧａＮと、抵抗層１２４のｐ＋のＡｌＧａＮとの不純物の濃度が異なってもよいし、層厚が異なってもよい。さらに、抵抗層１２４の上部に他の材料の抵抗層が形成されてもよい。
【０１２８】
また、上記説明では、ＧａＮエピタキシャル層１２１上にＡｌＧａＮ層１２２が形成されているが、その間又は、ＡｌＧａＮ層１２２の上にその他の組成の材料で形成された層が形成されてもよい。
【０１２９】
以下、トランジスタ配置の変形例を説明する。
【０１３０】
図７は、本実施の形態の変形例１に係るパワー半導体素子の平面模式図である。
【０１３１】
図７に示す配置例は、図５に示す配置例に対して、主にゲートスイッチトランジスタ１０３及びスイッチ抵抗１０５の位置が異なる。具体的には、ゲートスイッチトランジスタ１０３及びスイッチ抵抗１０５が、第１方向に並んで形成されているメイントランジスタ１０１とセンサトランジスタ１０２との間に形成される。
【０１３２】
なお、メイントランジスタ１０１の配置及び構成は図５と同様である。つまり、図５と同様に、メイントランジスタ１０１は、互いに並列に接続された複数の第１サブトランジスタで構成される。
【０１３３】
メイントランジスタ１０１の第１方向（上側）に、センサトランジスタ１０２が形成されている。つまり、メイントランジスタ１０１とセンサトランジスタ１０２とは、第１方向に並んで配置されている。なお、センサトランジスタ１０２の配置及び構成は図５と同様である。つまり、図５と同様に、センサトランジスタ１０２は、互いに並列に接続された複数の第２サブトランジスタで構成される。
【０１３４】
メイントランジスタ１０１の第１ドレイン電極１１７と、センサトランジスタ１０２の第２ソース電極１４８との間にはセンサ抵抗１０４が配置されている。センサ抵抗１０４は複数の第１サブ抵抗で構成されている。各第１サブ抵抗は、第１方向に並んで配置されている一つの第１ドレイン電極１１７と一つの第２ソース電極１４８との間に形成されている。
【０１３５】
第１方向に並んで配置されているメイントランジスタ１０１とセンサトランジスタ１０２との間にゲートスイッチトランジスタ１０３が形成されている。このゲートスイッチトランジスタ１０３は、複数の第３サブトランジスタで構成される。各第３サブトランジスタは、第１方向に並んで配置されている一つの第１サブトランジスタと一つの第２サブトランジスタとの間に形成されている。
【０１３６】
各第３サブトランジスタは、各々第３ゲート電極１５６、第３ドレイン電極１５７及び第３ソース電極１５８を有する。また、複数の第３サブトランジスタは、第２方向（左右方向）に並んで配置されている。
【０１３７】
また、二つの第１サブトランジスタと、当該第１サブトランジスタの上方向に配置された二つの第２サブトランジスタと、当該第１及び第２サブトランジスタの間に配置されている一つの第１サブ抵抗、第２サブ抵抗及び第３サブトランジスタとで１ユニットが構成される。そして、このユニットが、第２方向（左右方向）に、複数個（図７では３個）並んで配置されている。隣接する二つのユニットで、第１ドレイン電極１１７及び第２ドレイン電極１４７が共用されている。
【０１３８】
また、複数のユニットに含まれる、複数の第１ゲート電極１１６は互いに接続され、複数の第１ドレイン電極１１７は互いに接続され、複数の第１ソース電極１１８は互いに接続されている。
【０１３９】
また、複数のユニットに含まれる、複数の第２ゲート電極１４６は互いに接続され、複数の第２ドレイン電極１４７は互いに接続されている。
【０１４０】
また、同一のユニットに含まれる二つの第１ゲート電極１１６と、二つの第２ゲート電極１４６と、第３ドレイン電極１５７とは接続されている。同一のユニットに含まれる二つの第１ドレイン電極１１７及び二つの第２ドレイン電極１４７は接続されている。
【０１４１】
同一のユニットに含まれる第１ソース電極１１８及び第２ソース電極１４８は、同一のユニットに含まれる第１サブ抵抗（センサ抵抗１０４）を介して接続されている。同一のユニットに含まれる第１ソース電極１１８及び第３ソース電極１５８は接続されている。同一のユニット含まれる第２ソース電極１４８及び第３ゲート電極１５６は、第２サブ抵抗（スイッチ抵抗１０５）を介して接続されている。
【０１４２】
また、メイントランジスタ１０１の各端子と、対応する他のトランジスタの各端子との複数の組のうち少なくとも一部の組に含まれる２つの端子は、複数の配線で接続されている。言い換えると、サブトランジスタ（又はユニット）ごとに対応する端子を接続する配線が設けられている。
【０１４３】
具体的には、複数の第１ゲート電極１１６と複数の第２ゲート電極１４６と複数の第３ドレイン電極１５７とは、複数の配線で接続されている。複数の第１ドレイン電極１１７と複数の第２ドレイン電極１４７とは、複数の配線で接続されている。複数の第１ソース電極１１８と複数の第３ソース電極１５８とは、複数の配線で接続されている。複数の第１ソース電極１１８及び複数の第３ソース電極１５８と、複数の第２ソース電極１４８とは、複数の配線及び複数の第１サブ抵抗（センサ抵抗１０４）を介して接続されている。複数の第２ソース電極１４８と複数の第３ゲート電極１５６とは、複数の配線及び複数の第２サブ抵抗（スイッチ抵抗１０５）を介して接続されている。
【０１４４】
このような構造とすることで、１ユニット単位で、過電流保護回路をパワースイッチング素子の内部に集積できる。
【０１４５】
以下、本実施の形態の変形例２に係る配置例を説明する。図８は、本実施の形態の変形例２に係るパワー半導体素子の平面模式図である。
【０１４６】
図８に示す配置例では、メイントランジスタ１０１とゲートスイッチトランジスタ１０３とが第１方向（上下方向）に並んで配置されている。また、センサトランジスタ１０２は、メイントランジスタ１０１と第２方向（左右方向）に並んで配置されている。
【０１４７】
なお、メイントランジスタ１０１の配置及び構成は図５と同様である。つまり、図５と同様に、メイントランジスタ１０１は、互いに並列に接続された複数の第１サブトランジスタで構成される。
【０１４８】
メイントランジスタ１０１の第２方向（右側）に、センサトランジスタ１０２が形成されている。なお、センサトランジスタ１０２の配置及び構成は図５と同様である。つまり、図５と同様に、センサトランジスタ１０２は、互いに並列に接続された複数の第２サブトランジスタで構成される。
【０１４９】
メイントランジスタ１０１の第１方向（下側）にゲートスイッチトランジスタ１０３が形成されている。このゲートスイッチトランジスタ１０３は、互いに並列に接続された複数の第３サブトランジスタで構成される。各第３サブトランジスタは、各々が第１方向に延在するとともに、第２方向に並んで配置された第３ドレイン電極１５７（第３ドレインサブ電極）、第３ゲート電極１５６（第３ゲートサブ電極）、及び第３ソース電極１５８（第３ソースサブ電極）を含む。
【０１５０】
センサ抵抗１０４の一端は第２ソース電極１４８に接続されており、他端は、第１ソース電極１１８及び第３ソース電極１５８に接続されている。
【０１５１】
スイッチ抵抗１０５の一端は第２ソース電極１４８に接続されており、他端は第３ゲート電極１５６に接続されている。
【０１５２】
また、メイントランジスタ１０１の各端子と、対応する他のトランジスタの各端子との複数の組のうち少なくとも一部の組に含まれる２つの端子は、複数の配線で接続されている。言い換えると、サブトランジスタ（又はユニット）ごとに対応する端子を接続する配線が設けられている。
【０１５３】
具体的には、複数の第１ソース電極１１８と複数の第３ソース電極１５８とは、複数の配線で接続されている。
【０１５４】
このような構造とすることで、図５及び図７に示す配置例と同等の特性及び効果が得られる。
【０１５５】
以下、本実施の形態の変形例３に係る配置例を説明する。図９は、本実施の形態の変形例３に係るパワー半導体素子の平面模式図である。
【０１５６】
図９に示す配置例では、メイントランジスタ１０１とゲートスイッチトランジスタ１０３とセンサトランジスタ１０２とがこの順に第２方向（左右方向）に並んで配置されている。
【０１５７】
なお、メイントランジスタ１０１の配置及び構成は図８と同様である。つまり、図８と同様に、メイントランジスタ１０１は、互いに並列に接続された複数の第１サブトランジスタで構成される。
【０１５８】
メイントランジスタ１０１の第２方向（右側）にゲートスイッチトランジスタ１０３が形成されている。なお、ゲートスイッチトランジスタ１０３の配置及び構成は図８と同様である。つまり、図８と同様に、このゲートスイッチトランジスタ１０３は、複数の第３サブトランジスタで構成される。
【０１５９】
ゲートスイッチトランジスタ１０３の第２方向（右側）に、センサトランジスタ１０２が形成されている。なお、センサトランジスタ１０２の配置及び構成は図８と同様である。つまり、図８と同様に、センサトランジスタ１０２は、互いに並列に接続された複数の第２サブトランジスタで構成される。
【０１６０】
センサ抵抗１０４の一端は第２ソース電極１４８に接続されており、他端は、第１ソース電極１１８及び第３ソース電極１５８に接続されている。
【０１６１】
スイッチ抵抗１０５の一端は第２ソース電極１４８に接続されており、他端は第３ゲート電極１５６に接続されている。
【０１６２】
このような構造とすることで、図５、図７及び図８に示す配置例と同等の特性及び効果が得られる。
【０１６３】
以上、本発明の実施の形態に係るパワー半導体素子について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１６４】
例えば、上記説明では、パワー半導体スイッチング素子として窒化ガリウムを用いたＦＥＴを用いる例を説明したが、その他の材料又は構造のデバイスを用いてもよい。なお、実施の形態１に係る過電流保護回路１１０は、動作ゲート電圧及びオン電圧が低いデバイスを用いた過電流保護回路として有効である。例えば、過電流保護回路１１０は、オン電圧（閾値電圧）が、３Ｖ以下のパワー半導体スイッチング素子を用いた過電流保護回路に有効である。また、動作ゲート電圧とオン電圧との差が小さいデバイスを用いた過電流保護回路として有効である。
【０１６５】
また、上記説明では、過電流保護回路１１０に含まれる抵抗素子を、ゲートコンタクト層１２３を用いて形成する例を述べたが、パワー半導体スイッチング素子が用いられる全ての回路にこの技術を適用できる。
【０１６６】
つまり、本実施の形態の一態様に係るパワー半導体素子は、窒化物半導体で形成されているパワー半導体スイッチング素子と、抵抗素子とを含む。
【０１６７】
前記パワー半導体スイッチング素子は、基板上に形成されたＧａＮエピタキシャル層１２１と、ＧａＮエピタキシャル層１２１上に形成されたＡｌＧａＮ層１２２と、ＡｌＧａＮ層１２２上に形成されたゲートコンタクト層１２３と、ゲートコンタクト層１２３上に形成されたゲート電極（例えば、第１ゲート電極１１６）と、ＡｌＧａＮ層１２２上、かつゲートコンタクト層１２３を挟む位置に形成されているドレイン電極及びソース電極（例えば、第１ドレイン電極１１７及び第１ソース電極１１８）とを備える。上記抵抗素子は、ゲートコンタクト層１２３を用いて形成されている。言い換えると、上記抵抗素子は、ゲートコンタクト層１２３と同一の層で形成されている。
【０１６８】
また、上記実施の形態に係るパワー半導体素子は典型的には１チップの集積回路であるＬＳＩとして実現される。
【０１６９】
また、上記平面図及び断面図は模式図である。例えば、これらの図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０１７０】
また、上記回路図に示す回路構成は、一例であり、本実施の形態は上記回路構成に限定されない。つまり、上記回路構成と同様に、本実施の形態の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本実施の形態に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接（他の素子を介さずに）接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
【０１７１】
また、上記で用いた数字は、全て本実施の形態を具体的に説明するために例示するものであり、本実施の携帯は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本実施の形態を具体的に説明するために例示するものであり、本実施の形態は例示された材料に制限されない。また、構成要素間の接続関係は、本実施の形態を具体的に説明するために例示するものであり、本実施の形態の機能を実現する接続関係はこれに限定されない。
【０１７２】
以上、一つまたは複数の態様に係るパワー半導体素子について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０１７３】
本発明は、パワー半導体素子に適用でき、高パワー用の電子部品等として有効である。
【符号の説明】
【０１７４】
１００、５００  パワー半導体素子
１０１、５０１  メイントランジスタ
１０２、５０２  センサトランジスタ
１０３、５０３  ゲートスイッチトランジスタ
１０４、５０４  センサ抵抗
１０５、５０５  スイッチ抵抗
１０６、５０６  ゲート端子
１０７  ドレイン端子
１０８  ソース端子
１１０、５１０  過電流保護回路
１１６  第１ゲート電極
１１７  第１ドレイン電極
１１８  第１ソース電極
１２１  ＧａＮエピタキシャル層
１２２  ＡｌＧａＮ層
１２３  ゲートコンタクト層
１２４  抵抗層
１２５  保持コンデンサ
１３１  第１センサ抵抗
１３２  第２センサ抵抗
１４６  第２ゲート電極
１４７  第２ドレイン電極
１４８  第２ソース電極
１５６  第３ゲート電極
１５７  第３ドレイン電極
１５８  第３ソース電極
５０７  コレクタ端子
５０８  エミッタ端子
５１１、５１２、５１３  インダクタ
【図１】
2014155959.tif 000003
【図２】
2014155959.tif 000004
【図３】
2014155959.tif 000005
【図４】
2014155959.tif 000006
【図５】
2014155959.tif 000007
【図６Ａ】
2014155959.tif 000008
【図６Ｂ】
2014155959.tif 000009
【図６Ｃ】
2014155959.tif 000010
【図７】
2014155959.tif 000011
【図８】
2014155959.tif 000012
【図９】
2014155959.tif 000013
【国際調査報告】
2014155959.tif 000014
2014155959.tif 000015
2014155959.tif 000016
2014155959.tif 000017
2014155959.tif 000018