(57)【要約】本発明は、プログラム電圧を低減しつつ、プログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようにすることを目的とする。本発明の抵抗変化素子は、第１の絶縁膜に埋め込まれ、前記第１の絶縁膜を覆う第２の絶縁膜の有する開口部によって上面が前記第１の絶縁膜から露出した、金属イオンを供給する第１の電極と、前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜と、前記抵抗変化膜の上面に接する第２の電極と、を有し、前記開口部の幅は前記第１の電極の上面の幅よりも大きく、前記開口部の端部は前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して設けられている。
2016084349.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜に埋め込まれ、前記第１の絶縁膜を覆う第２の絶縁膜の有する開口部によって上面が前記第１の絶縁膜から露出した、金属イオンを供給する第１の電極と、
前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜と、
前記抵抗変化膜の上面に接する第２の電極と、を有し、
前記開口部の幅は、前記第１の電極の上面の幅よりも大きく、
前記開口部の端部は、前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して設けられている、抵抗変化素子。
【請求項２】
前記第１の電極は、半導体集積回路の多層銅配線内の銅配線を有し、
前記開口部は、前記銅配線の幅方向で対向する辺の双方を含む上面の一部を露出させる、請求項１記載の抵抗変化素子。
【請求項３】
前記第１の電極は、半導体集積回路の多層銅配線内の銅プラグを有し、
前記開口部は、前記銅プラグの上面全体を露出させる、請求項１記載の抵抗変化素子。
【請求項４】
前記開口部は、前記第１の電極の上面に連続する前記第１の電極の側面を露出させる、請求項１から３の内の１項記載の抵抗変化素子。
【請求項５】
前記第１の電極は、複数である、請求項１から４の内の１項記載の抵抗変化素子。
【請求項６】
前記マージンは、前記開口部の位置ずれを許容する、請求項１から５の内の１項記載の抵抗変化素子。
【請求項７】
第１の絶縁膜に埋め込まれた金属イオンを供給する第１の電極を形成し、
前記第１の絶縁膜と前記第１の電極とを被覆する第２の絶縁膜を形成し、
前記第２の絶縁膜に前記第１の電極の上面を露出させる開口部を、前記開口部の幅は前記第１の電極の上面の幅よりも大きく、前記開口部の端部は前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して、開口し、
前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜を形成し、
前記抵抗変化膜の上面に接する第２の電極を形成する、抵抗変化素子の製造方法。
【請求項８】
前記第１の電極は、半導体集積回路の多層銅配線内の銅配線を有し、
前記開口部は、前記銅配線の幅方向で対向する辺の双方を含む上面の一部を露出させる、請求項７記載の抵抗変化素子の製造方法。
【請求項９】
前記第１の電極は、半導体集積回路の多層銅配線内の銅プラグを有し、
前記開口部は、前記銅プラグの上面全体を露出させる、請求項７記載の抵抗変化素子の製造方法。
【請求項１０】
請求項１から６の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属イオン移動と電気化学反応を利用した金属析出型の抵抗変化素子とこれを用いた半導体装置に関する。
【背景技術】
【０００２】
抵抗変化膜中における金属イオン移動と電気化学反応を利用した抵抗変化素子は、銅電極、抵抗変化膜、不関電極の３層から構成されている。銅電極は電極としての役割の他に、抵抗変化膜に金属イオンを供給するための役割を果たす。不関電極の材料は、抵抗変化膜中に金属イオンを供給しない金属である。また、不関電極とは、反応に寄与しない電極との意味である。銅電極を接地して、不関電極に負電圧を印加すると、銅電極の金属が金属イオンになって抵抗変化膜に溶解する。そして、抵抗変化膜中の金属イオンが抵抗変化膜中に金属になって析出し、析出した金属により銅電極と不関電極を接続する金属架橋が形成される。金属架橋で銅電極と不関電極が電気的に接続することで、抵抗変化素子が高抵抗状態から低抵抗状態へと変化する。【０００３】
一方、上記低抵抗状態にある抵抗変化素子の銅電極を接地して、不関電極に正電圧を印加すると、金属架橋が抵抗変化膜に溶解し、金属架橋の一部が切れる。これにより、銅電極と不関電極との金属架橋による電気的接続がなくなり、抵抗変化素子が高抵抗状態に戻る。なお、電気的接続が完全に切れる前の段階から銅電極および不関電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記高抵抗状態から低抵抗状態にするには、再び不関電極に負電圧を印加すればよい。【０００４】
当該抵抗変化素子をプログラマブルデバイスの配線切り替えスイッチに用いることが、非特許文献１に提案されている。この抵抗変化素子を用いれば、他の型のスイッチに比べて、スイッチ面積が１／３０に縮小し、スイッチ抵抗が１／４０に低減するだけでなく、抵抗変化素子の配線層への作り込みが可能となる。そのため、チップ面積の縮小と配線遅延の改善が期待される。【０００５】
当該抵抗変化素子を集積回路中に製造する方法が、特許文献１および特許文献２に開示されている。【０００６】
特許文献１は、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献１によれば、銅多層配線の内の１つの銅配線を抵抗変化素子の銅電極とし、銅配線が抵抗変化素子の銅電極を兼ねるようにする。これにより、抵抗変化素子の小型化による高密度化を実現するとともに、工程数を簡略化することができる。通常の銅ダマシン配線プロセスに、２つのフォトマスクを用いたプロセスを追加するだけで抵抗変化素子を搭載することができ、低コスト化を同時に達成することができる。さらに、銅配線によって構成される最先端のデバイスの内部にも抵抗変化素子を搭載して、装置の性能を向上させることができる。【０００７】
特許文献１の図３によれば、絶縁性バリア膜をドライエッチングすることにより、第１配線の一部に通じる開口部を形成し、露出した第１配線を被覆するように抵抗変化素子膜が堆積される。次に、第１上部電極および第２上部電極が形成され、抵抗変化素子の構成が形成される。【０００８】
特許文献２は、同じく、抵抗変化素子を銅多層配線中に集積化する方法を開示している。特許文献２の図１７において、絶縁性バリア膜に開口部を設け、銅配線（第１配線５ａ、５ｂ）の上面の一部を露出させ、銅配線上に抵抗変化素子膜、第１上部電極および第２上部電極が形成される。ここでは、銅配線の１つの端部が露出するように開口部が設けられ、この端部と抵抗変化素子膜とが接している。【０００９】
図１４は、特許文献２の図１１に開示された抵抗変化素子の断面構造を示す。第１の抵抗変化素子は、第１銅配線５ａ’と抵抗変化膜９’と上部電極１０’とから構成される。第２の抵抗変化素子は、第１銅配線５ｂ’と抵抗変化膜９’と上部電極１０’とから構成される。第１銅配線５ａ’、５ｂ’は、各々、上面以外はバリアメタル６ａ’、６ｂ’で覆われ、層間絶縁膜４’に埋め込まれている。第１銅配線５ａ’、５ｂ’の上面は、バリア絶縁膜７’で覆われ、バリア絶縁膜７’に設けられた開口部２６’（図１５に記載）を通じて抵抗変化膜９’と接している。【００１０】
抵抗変化膜９’は、バリア絶縁膜７’の開口部２６’を被覆し、一部はバリア絶縁膜７’の上面と接している。抵抗変化膜９’は上部電極１０’と接している。上部電極１０’は、表面がバリアメタル２０’で覆われた銅のプラグ１９’と接している。プラグ１９’は第２銅配線１８’と接している。プラグ１９’および第２銅配線１８’は層間絶縁膜１５’に埋め込まれ、第２銅配線１８’の上面はバリア絶縁膜２１’で被覆されている。【００１１】
図１５は、図１４の構造を作製する過程において、バリア絶縁膜７’を開口した工程の断面図と平面図である。開口部２６’を形成する工程において、抵抗変化膜９’と第１銅配線５ａ’の接触面積と、抵抗変化膜９’と第１銅配線５ｂ’の接触面積とが等しいことが望ましい。【００１２】
図１４の構造による電気的な特性および開口部の写真が非特許文献２に開示されている。非特許文献２の電気的特性によると、２組の抵抗変化素子は相補型素子（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ａｔｏｍ  Ｓｗｉｔｃｈ、ＣＡＳ）と呼ばれ、プログラム電圧を低減しつつ、高いオフ時信頼性を得ることに成功している。プログラム電圧とは、抵抗変化素子の抵抗が高抵抗状態から低抵抗状態へ変化する際の電圧であり、２Ｖ以下が望ましい。また、抵抗変化素子を非特許文献１にあるプログラマブルロジックへ応用する場合には、集積回路の動作電圧（例えば１Ｖ）が印加されても、抵抗の変化が起きないことが必要である。つまり、高抵抗状態にある抵抗変化素子に、動作電圧に相当する１Ｖを集積回路の寿命である１０年間印加しても、低抵抗状態に変化しないオフ時信頼性が必要である。相補型素子は、この課題に対して、以下の方法により解決が図られている。【００１３】
金属析出型の抵抗変化素子は、バイポーラ特性を備えている。高抵抗状態にある２つの抵抗変化素子を逆向きに直列接続し、両端に電圧を印加する場合を考える。ここで、２つの抵抗変化素子を逆向きに直列接続するとは、各抵抗変化素子の２つの不関電極同士、あるは２つの銅電極同士を接続することを指す。図１４では、不関電極である上部電極１０’を共通化、すなわち接続している。この両端、すなわち、第１銅配線５ａ’と第２銅配線５ｂ’との間に電圧を印加すると、電圧の極性に関わらず、２つの抵抗変化素子の内の一方には、抵抗変化を起こさない極性の電圧が印加されている。この構成において、集積回路の動作電圧１Ｖの印加においても高抵抗状態が１０年以上維持できることが報告されている（非特許文献２の図１６）。【００１４】
また、この直列接続した素子をプログラムする際には、各々の抵抗変化素子に独立に電圧を印加することで、２Ｖ程度の低電圧で抵抗が変化することが報告されている（非特許文献２の図９（ａ））。プログラム電圧の低減には、第１銅配線５ａ’および第１銅配線５ｂ’の端部が抵抗変化膜９’に接していることも寄与している。抵抗変化膜が銅配線の平坦部に接する特許文献１の構造（特許文献１の図１）に比べて、端部に接している図１４の構造の方が、プログラム電圧が低い。銅配線の端部では、銅の形状が先鋭化している。このように電極が先鋭化すると、電界集中が発生する。すなわち、先鋭化した構造によって電界が強められ、銅イオンの生成や移動が活性化し、低いプログラム電圧が実現されている。【００１５】
抵抗変化素子とこれを用いた半導体装置に関連する技術は、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７にも開示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】国際公開第２０１０／０７９８２７号
【特許文献２】国際公開第２０１１／１５８８２１号
【特許文献３】特開２００８−２４４０９０号公報
【特許文献４】特開２０１２−０９４７５９号公報
【特許文献５】特開２０１３−０８４７７８号公報
【特許文献６】国際公開第２００７／０９１３２６号
【特許文献７】国際公開第２０１２／０４２８２８号
【非特許文献】
【００１７】
【非特許文献１】Ｓ．Ｋａｅｒｉｙａｍａ，ｅｔ  ａｌ．，“Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．４０，ＮＯ．１，ｐｐ．１６８−１７６、２００５．
【非特許文献２】Ｍ．Ｔａｄａ，Ｔ．Ｓａｋａｍｏｔｏ，ｅｔ  ａｌ．，“Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ，  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ａｔｏｍ  Ｓｗｉｔｃｈ  （ＣＡＳ）  ｗｉｔｈ  Ｌｏｗ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｖｏｌｔａｇｅ  Ｅｍｂｅｄｄｅｄ  ｉｎ  Ｃｕ  ＢＥＯＬ  ｆｏｒ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ”，ＩＥＤＭ，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．６８９−６９２，２０１１．
【発明の概要】
【発明が解決しようとする課題】
【００１８】
プログラム電圧は、また、銅配線と抵抗変化膜の接触面積にも依存する。接触する面積が大きいほど、銅架橋が接続される確率が高まるため、プログラム電圧は低くなる。また、高抵抗状態におけるリーク電流も接触面積に依存する。これらのことから、銅配線と抵抗変化膜の接触面積は、抵抗変化素子間で等しいことが求められる。【００１９】
非特許文献２の図７の開口部の写真では、開口部に露出する２つの銅配線の上面の面積がほぼ等しくなっている。このように、露出した銅配線の面積を一定に保つには、開口部の位置を決めるリソグラフィの精度を高める必要がある。現状の精度は１０ｎｍから５０ｎｍ程度である。よって、銅配線の幅が１００ｎｍ以下になると、図１６に示すように、開口部２６’の位置ずれにより開口部２６’に露出する銅配線の面積のバラツキが顕著になる。図１６は、開口部２６’が紙面に向かって左側にずれている場合の例である。抵抗変化素子の微細化に伴い、このずれの影響が大きくなるため、プログラム電圧や高抵抗状態におけるリーク電流のバラツキが問題となる。【００２０】
特許文献１から特許文献７、および、非特許文献１、２に開示された技術には、このバラツキを解決するための構造や方法についての開示や示唆はなく、プログラム電圧や高抵抗状態におけるリーク電流のバラツキを低減することはできていない。【００２１】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようにすることである。
【課題を解決するための手段】
【００２２】
本発明による抵抗変化素子は、第１の絶縁膜に埋め込まれ、前記第１の絶縁膜を覆う第２の絶縁膜の有する開口部によって上面が前記第１の絶縁膜から露出した、金属イオンを供給する第１の電極と、前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜と、前記抵抗変化膜の上面に接する第２の電極と、を有し、前記開口部の幅は前記第１の電極の上面の幅よりも大きく、前記開口部の端部は前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して設けられている。【００２３】
本発明による抵抗変化素子の製造方法は、第１の絶縁膜に埋め込まれた金属イオンを供給する第１の電極を形成し、前記第１の絶縁膜と前記第１の電極とを被覆する第２の絶縁膜を形成し、前記第２の絶縁膜に前記第１の電極の上面を露出させる開口部を、前記開口部の幅は前記第１の電極の上面の幅よりも大きく、前記開口部の端部は前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して、開口し、前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜を形成し、前記抵抗変化膜の上面に接する第２の電極を形成する。【００２４】
本発明による半導体装置は、本発明の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置である。
【発明の効果】
【００２５】
本発明によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。
【図２】本発明の第１の実施形態の抵抗変化素子を用いた半導体装置の構成を示すブロック図である。
【図３】本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。
【図４】本発明の第２の実施形態の抵抗変化素子の構造を説明するための断面図と平面図である。
【図５】本発明の第２の実施形態の抵抗変化素子の構造を説明するための断面図である。
【図６Ａ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図６Ｂ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図６Ｃ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図６Ｄ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図６Ｅ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図６Ｆ】本発明の第２の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図７】本発明の第３の実施形態の抵抗変化素子の構造を示す断面図である。
【図８】本発明の第３の実施形態の抵抗変化素子の構造を説明するための断面図と平面図である。
【図９】本発明の第４の実施形態の抵抗変化素子の構造を示す断面図である。
【図１０】本発明の第４の実施形態の抵抗変化素子の構造を説明するための断面図と平面図である。
【図１１Ａ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｂ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｃ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｄ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｅ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｆ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｇ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１１Ｈ】本発明の第４の実施形態の抵抗変化素子の製造方法を示す断面図である。
【図１２】本発明の第５の実施形態の抵抗変化素子の構造を示す断面図である。
【図１３】本発明の第５の実施形態の抵抗変化素子の構造を説明するための断面図と平面図である。
【図１４】特許文献２に開示された抵抗変化素子の構造を示す断面図である。
【図１５】特許文献２に開示された抵抗変化素子の構造を説明するための断面図と平面図である。
【図１６】特許文献２に開示された抵抗変化素子の構造を説明するための平面図である。
【発明を実施するための形態】
【００２７】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１は、第１の絶縁膜１０１に埋め込まれ、第１の絶縁膜１０１を覆う第２の絶縁膜１０２の有する開口部１０３によって上面が第１の絶縁膜１０１から露出した、金属イオンを供給する第１の電極１０４を有する。さらに、開口部１０３を覆って第１の電極１０４の上面に接する金属析出型の抵抗変化膜１０５を有する。さらに、抵抗変化膜１０５の上面に接する第２の電極１０６を有する。さらに、開口部１０３の幅は、第１の電極１０４の上面の幅よりも大きく、開口部１０３の端部は、開口部１０３の端部が対向する第１の電極１０４の上面の端部からのマージン１０７を有して設けられている。
【００２８】
本実施形態の抵抗変化素子１の製造方法は、第１の絶縁膜１０１に埋め込まれた金属イオンを供給する第１の電極１０４を形成する工程と、第１の絶縁膜１０１と第１の電極１０４とを被覆する第２の絶縁膜１０２を形成する工程とを有する。さらに、第２の絶縁膜１０２に第１の電極１０４の上面を露出させる開口部１０３を開口する工程を有する。このとき、開口部１０３の幅は第１の電極１０４の上面の幅よりも大きく、開口部１０３の端部は、開口部１０３の端部が対向する第１の電極１０４の上面の端部からのマージン１０７を有する。さらに、開口部１０３を覆って第１の電極１０４の上面に接する金属析出型の抵抗変化膜１０５を形成する工程と、抵抗変化膜１０５の上面に接する第２の電極１０６を形成する工程とを有する。
【００２９】
図２は、本実施形態の抵抗変化素子１を組み込んだ半導体装置の構造を示すブロック図である。本実施形態の半導体装置は、抵抗変化素子１を、多層銅配線を有する半導体集積回路３０の前記多層銅配線中に組み込んだ半導体装置２である。
【００３０】
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
（第２の実施形態）
図３は、本発明の第２の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１ａは、抵抗変化膜９に金属イオンを供給する電極である第１銅配線５と、バリア絶縁膜７と、抵抗変化膜９と、抵抗変化膜９に金属イオンを供給しない不関電極である上部電極１０とを含む。
【００３１】
半導体集積回路の多層銅配線中の第１銅配線５は、側面と底面とをバリアメタル６で覆われ、層間絶縁膜４に埋め込まれている。第１銅配線５の上面は、バリア絶縁膜７の開口部を通して抵抗変化膜９と接している。抵抗変化膜９は上部電極１０と接している。上部電極１０は、バリアメタル２０に底面と側面とを覆われたプラグ１９と接続している。プラグ１９は、第２銅配線１８と接続している。第２銅配線１８の側面およびプラグ１９と接しない底面は、バリアメタル２０で覆われている。第２銅配線１８、プラグ１９、上部電極１０および抵抗変化膜９は層間絶縁膜１５に埋め込まれている。層間絶縁膜１５および第２銅配線１８はバリア絶縁膜２１で覆われている。
【００３２】
図４は、抵抗変化素子１ａのバリア絶縁膜７の開口部２６ａの位置を説明するための断面図（Ａ−Ａ’断面）と平面図である。第１銅配線５および層間絶縁膜４を被覆しているバリア絶縁膜７の一部をエッチングによって取り除き開口部２６ａを設ける。開口部２６ａは、第１銅配線５の幅方向で対向する辺の双方を含む第１銅配線５の上面の一部を露出させるように設けられる。このとき、開口部２６ａの幅は第１銅配線５の上面の幅よりも大きい。さらに、開口部２６ａの端部は、開口部２６ａの端部が対向する第１銅配線５の上面の幅方向の端部からマージン２５を有して設けられる。このマージン２５により、開口部２６ａの位置がずれても、第１銅配線５の露出した上面の面積を一定とすることができる。
【００３３】
なお、実際の製造工程において開口部２６ａの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００３４】
図５は、抵抗変化素子１ａの開口部２６ａのバリエーションを説明するための断面図である。図５に示すように、バリア絶縁膜７の開口部２６ａをエッチングによって取り除く際に、層間絶縁膜４およびバリアメタル６をさらにエッチングしてオーバーエッチング部２７を設け、第１銅配線５の側面を露出させてもよい。第１銅配線５の側面が露出することで、先鋭化した角部を有する下部電極が得られる。第１銅配線５に電圧を印加すると、先鋭化した角部は電界集中が発生する。この構造によりプログラム電圧をさらに低減することができる。
【００３５】
抵抗変化素子１ａの構造は、以下の材料を用いることにより作製することができる。
【００３６】
シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）上に、層間絶縁膜４は形成される。層間絶縁膜４と層間絶縁膜１５はシリコンと酸素の化合物でよく、より好適には、シリコンと酸素の化合物に任意の量の水素、フッ素、または炭素を添加した低誘電率絶縁膜が好ましい。
【００３７】
バリア絶縁膜７とバリア絶縁膜２１は、各々、第１銅配線５を含む層間絶縁膜４上と、第２銅配線１８を含む層間絶縁膜１５上に形成される。バリア絶縁膜７とバリア絶縁膜２１は、製造中および製造後に、銅配線に含まれる銅の酸化を防ぐだけでなく、銅が層間絶縁膜に拡散するのを防ぐ効果を有する。バリア絶縁膜７とバリア絶縁膜２１としては、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン、およびそれらの積層構造を用いることができる。
【００３８】
バリアメタル６とバリアメタル２０は、例えば、窒化タンタルやタンタル、およびこれらの積層膜でよい。バリアメタル６とバリアメタル２０は、配線やプラグの銅が層間絶縁膜中へ拡散するのを防ぐ効果を有する。なお、窒化タンタルやタンタルの厚さは５ｎｍから３０ｎｍ程度でよい。
【００３９】
第１銅配線５の材料は、抵抗変化膜９に金属イオンを供給できる金属であり、半導体集積回路の配線材料である、銅とすることが好ましい。プラグ１９および第２銅配線１８の材料は銅が好ましい。
【００４０】
抵抗変化膜９は、酸化タンタル、酸化チタンなどの酸化物や、硫化銅、硫化銀などのカルコゲナイド材料とすることができる。プログラマブルロジック用のスイッチング素子としては酸化物が好ましく、特に酸化タンタルが好適である。酸化物が適しているのは、スイッチング時の電圧がロジック電圧よりも高いためである。さらに、酸化タンタルが好ましいのはスイッチングの繰り返し回数が１０００回以上の耐久性を有し信頼性が高いためである。イオン伝導層である抵抗変化膜９の厚さは５ｎｍから２０ｎｍ程度が好ましい。厚さが５ｎｍ以下であると、トンネル電流やショットキー電流のためにオフ時にリーク電流が発生する。一方、厚さが２０ｎｍ以上であると、スイッチングの電圧が１０Ｖ以上となって必要な電圧が大きくなる。
【００４１】
上部電極１０には、抵抗変化膜９において拡散やイオン伝導しにくい金属を用いる。上部電極１０は、抵抗変化膜９の金属成分（例えばタンタル）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。上部電極１０には、例えば、ルテニウム、プラチナおよびルテニウム合金を用いることができる。
【００４２】
抵抗変化素子１ａの構造は、以下の製造工程（図６Ａ〜図６Ｆ）により作製することができる。
【００４３】
[工程１]（層間絶縁膜の形成：図６Ａ）  シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）を用意する。前記基板上に、層間絶縁膜４としてシリコン窒化膜を化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤと略す）法により形成する。
【００４４】
[工程２]（配線の形成：図６Ｂ）  フォトリソグラフィ技術およびエッチング技術を用いて、第１銅配線５が埋設される開口部を層間絶縁膜４に形成する。形成した開口部にバリアメタル６、および銅シード層をＣＶＤ法により形成する。バリアメタル６は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度で、少量の不純物、例えばアルミニウムを含有させる。次に、銅シード層上に銅の電解メッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はケミカル・メカニカル・ポリッシング（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰと略す）法により削り取る。
【００４５】
さらに、層間絶縁膜４と第１銅配線５とバリアメタル６とを覆うバリア絶縁膜７として、５０ｎｍの厚さを有する炭窒化シリコンをスパッタ法またはＣＶＤ法により形成する。
【００４６】
さらに、熱処理を行い、銅シード層中の不純物を第１銅配線５全体に拡散させる。この熱処理により第１銅配線５のエレクトロマイグレーション耐性が向上する。また、第１銅配線５とバリアメタル６とはバリア絶縁膜７に覆われているため、熱処理中の銅配線に含まれる銅の酸化を防ぐことができ、製造歩留まりを高くすることができる。
【００４７】
[工程３]（バリア絶縁膜の開口：図６Ｃ）  バリア絶縁膜７の開口部２６ａを、フォトリソグラフィ技術およびエッチング技術を用いて形成する。開口部２６ａは、第１銅配線５の幅方向で対向する辺の双方を含む、第１銅配線５の上面の一部を露出させるように形成される。このとき、開口部２６ａの幅は第１銅配線５の上面の幅よりも大きい。さらに、開口部２６ａの端部は、開口部２６ａの端部が対向する第１銅配線５の上面の幅方向の端部からマージン２５を有して設けられる。このマージン２５により、開口部２６ａの位置がずれても、第１銅配線５の露出した上面の面積を一定とすることができ、製造歩留まりを高めることができる。
【００４８】
開口部２６ａの位置ずれの原因としては、開口部２６ａの位置を決める際のフォトリソグラフィの精度が挙げられる。よって、マージン２５をフォトリソグラフィの精度が保証される範囲以上とすることが好ましい。フォトリソグラフィの精度とは、例えば、ステッパなどの露光機の目合わせ精度である。なお、製造工程において開口部２６ａの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００４９】
[工程４]（抵抗変化膜および上部電極の形成：図６Ｄ）  抵抗変化膜９として酸化タンタルを厚さ１５ｎｍで、上部電極１０としてルテニウムを厚さ５０ｎｍで、スパッタ法またはＣＶＤ法により形成する。フォトリソグラフィ技術およびエッチング技術を用いて、開口部２６ａを覆い、かつ、バリア絶縁膜７の一部を覆う形状に抵抗変化膜９および上部電極１０を加工する。
【００５０】
[工程５]（層間絶縁膜の形成：図６Ｅ）  層間絶縁膜１５として、ＣＶＤ法によりシリコン酸化膜を形成する。ここで、抵抗変化膜９や上部電極１０による段差のために、シリコン酸化膜の表面には段差が存在するため、ＣＭＰ法によりこの段差を平坦化する。層間絶縁膜１５の厚さは６００ｎｍ程度でよい。
【００５１】
[工程６]（接続プラグと配線の形成：図６Ｆ）  フォトリソグラフィ技術およびエッチング技術を用いて、プラグ１９および第２銅配線１８が埋設される開口部を層間絶縁膜１５に形成する。形成した開口部にバリアメタル２０、および銅の一部となる銅シード層をスパッタ法またはＣＶＤ法により形成する。バリアメタル６は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外に形成された不要なバリアメタルおよび銅はＣＭＰ法により削り取り、プラグ１９および第２銅配線１８を形成する。次に、スパッタ法またはＣＶＤ法により、バリア絶縁膜２１となる５０ｎｍの厚さを有する炭窒化シリコンを形成する。
【００５２】
なお、上記の製造方法では、各層の材質や厚さは、抵抗変化素子としての機能を有する範囲において、様々に変形を行うことが可能である。
【００５３】
本実施形態の半導体装置は、抵抗変化素子１ａを組み込んだ半導体装置である。すなわち、抵抗変化素子１ａは、シリコン基板上に半導体製造工程を用いて形成された、トランジスタなどの半導体素子等を含み多層銅配線を有する、プログラマブルロジックなどの半導体集積回路の多層銅配線中に組み込まれている。さらに、本半導体装置は、当該半導体集積回路を保護するパッケージを有していてもよい。
【００５４】
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
（第３の実施形態）
図７は、本発明の第３の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１ｂは、抵抗変化膜９に金属イオンを供給する電極である第１銅配線５ａおよび第１銅配線５ｂと、バリア絶縁膜７と、抵抗変化膜９と、抵抗変化膜９に金属イオンを供給しない不関電極である上部電極１０とを含む。
【００５５】
半導体集積回路の多層銅配線中の第１銅配線５ａおよび第１銅配線５ｂは、各々、側面と底面とをバリアメタル６ａおよびバリアメタル６ｂで覆われ、層間絶縁膜４に埋め込まれている。第１の銅配線５ａ、５ｂの上面は、バリア絶縁膜７の開口部を通して抵抗変化膜９と接している。抵抗変化膜９は上部電極１０と接している。上部電極１０は、バリアメタル２０に覆われたプラグ１９と接続している。プラグ１９は、第２銅配線１８と接続している。第２銅配線１８の側面およびプラグ１９と接しない底面は、バリアメタル２０で覆われている。第２銅配線１８、プラグ１９、上部電極１０および抵抗変化膜９は層間絶縁膜１５に埋め込まれ、層間絶縁膜１５および第２銅配線１８はバリア絶縁膜２１で覆われている。
【００５６】
図８は、バリア絶縁膜７の開口部２６ｂの形成位置を説明するための断面図（Ｂ−Ｂ’断面）と平面図である。第１銅配線５ａ、５ｂおよび層間絶縁膜４を被覆しているバリア絶縁膜７の一部を、エッチングによって取り除き開口部２６ｂを設ける。開口部２６ｂは、第１銅配線５ａ、５ｂの、各々の、幅方向で対向する辺の双方を含む、第１銅配線５ａ、５ｂの上面の一部を露出させるように設けられる。このとき、開口部２６ｂの幅は、第１銅配線５ａ、５ｂを並べた上面の幅よりも大きい。さらに、開口部２６ｂの端部は、開口部２６ｂの端部が対向する第１銅配線５ａ、５ｂの上面の幅方向の端部からマージン２５を有して設けられる。このマージン２５により、開口部２６ｂの位置がずれても、第１銅配線５ａ、５ｂの露出した上面の面積を一定とすることができる。
【００５７】
なお、実際の製造工程において開口部２６ｂの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００５８】
本実施形態の抵抗変化素子１ｂでは、第１銅配線５ａ−抵抗変化膜９−上部電極１０、および、第１銅配線５ｂ−抵抗変化膜９−上部電極１０のそれぞれの組み合わせにより２つの抵抗変化素子が形成され、上部電極１０が共通である相補型スイッチ（ＣＡＳ）となっている。
【００５９】
本実施形態の抵抗変化素子１ｂは、第２の実施形態の材料および製造方法を用いることにより作製することができる。
【００６０】
本実施形態の半導体装置は、抵抗変化素子１ｂを組み込んだ半導体装置である。すなわち、抵抗変化素子１ｂは、シリコン基板上に半導体製造工程を用いて形成された、トランジスタなどの半導体素子等を含み多層銅配線を有する、プログラマブルロジックなどの半導体集積回路の多層銅配線中に組み込まれている。さらに、本半導体装置は、当該半導体集積回路を保護するパッケージを有していてもよい。
【００６１】
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
（第４の実施形態）
図９は、本発明の第４の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１ｃは、抵抗変化膜９に金属イオンを供給する電極であるプラグ２８と、バリア絶縁膜７と、抵抗変化膜９と、抵抗変化膜９に金属イオンを供給しない不関電極である上部電極１０とを含む。
【００６２】
半導体集積回路の多層銅配線中の第１銅配線５は、側面と底面とがバリアメタル６で覆われ、層間絶縁膜４ａに埋め込まれている。また、第１銅配線５の上面の一部は、バリア絶縁膜３の開口部を通してプラグ２８と接続している。プラグ２８は側面と底面とがバリアメタル２９で覆われ、層間絶縁膜４ｂに埋め込まれている。プラグ２８はバリア絶縁層７に形成された開口部を通じて抵抗変化膜９と接している。
【００６３】
抵抗変化膜９は上部電極１０と接している。上部電極１０は、バリアメタル２０に覆われたプラグ１９と接続している。プラグ１９は、第２銅配線１８と接続している。第２銅配線１８の側面およびプラグ１９と接しない底面は、バリアメタル２０で覆われている。第２銅配線１８、プラグ１９、上部電極１０および抵抗変化膜９は層間絶縁膜１５の中に埋め込まれ、層間絶縁膜１５および第２銅配線１８はバリア絶縁膜２１で覆われている。
【００６４】
図１０は、開口部２６ｃの形成位置を説明するための断面図（Ｃ−Ｃ’断面）と平面図である。プラグ２８の上面および層間絶縁膜４ｂを被覆しているバリア絶縁膜７の一部をエッチングによって取り除き開口部２６ｃを設ける。開口部２６ｃは、プラグ２８の上面全体が露出するように設けられる。このとき、開口部２６ｃの幅はプラグ２８の上面の幅よりも大きい。さらに、開口部２６ｃの端部は、開口部２６ｃの端部が対向するプラグ２８の上面の端部からマージン２５を有して設けられる。このマージン２５により、開口部２６ｃの位置がずれても、プラグ２８の露出した上面の面積を一定とすることができる。
【００６５】
なお、図１０のマージン２５は、図１０で示した開口部２６ｃの幅方向に対して垂直方向に設けることもできる。また、実際の製造工程において開口部２６ｃの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００６６】
抵抗変化素子１ｃの構造は、以下の材料を用いることにより作製することができる。
【００６７】
シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）上に、層間絶縁膜４ａ、４ｂ、１５は形成される。層間絶縁膜４ａと層間絶縁膜４ｂと層間絶縁膜１５とはシリコンと酸素の化合物でよく、より好適には、シリコンと酸素の化合物に任意の量の水素、フッ素、または炭素を添加した低誘電率絶縁膜が好ましい。
【００６８】
バリア絶縁膜３とバリア絶縁膜７とバリア絶縁膜２１とは、各々、第１銅配線５とプラグ２８と第２銅配線１８を含む、層間絶縁膜４ａと層間絶縁膜４ｂと層間絶縁膜１５の上に形成される。バリア絶縁膜は、製造中および製造後に、銅配線やプラグに含まれる銅の酸化を防ぐだけでなく、銅が層間絶縁膜に拡散するのを防ぐ効果を有する。バリア絶縁膜には、例えば、炭化シリコン、炭窒化シリコン、窒化シリコン、およびそれらの積層構造を用いることができる。
【００６９】
バリアメタル６、バリアメタル２０、およびバリアメタル２９は、例えば、窒化タンタル、タンタルやこれらの積層構造でよい。窒化タンタルやタンタルの厚さは５から３０ｎｍ程度でよい。バリアメタルは、銅配線やプラグの銅が層間絶縁膜中へ拡散するのを防ぐ効果を有する。
【００７０】
プラグ２８の材料は、抵抗変化膜９に金属イオンを供給できる金属であり、また、集積回路の配線材料として銅が広く用いられていることから、銅が好ましい。第１銅配線５、プラグ１９および第２銅配線１８の材料は銅が好ましい。
【００７１】
抵抗変化膜９は、酸化タンタル、酸化チタンなどの酸化物や、硫化銅、硫化銀などのカルコゲナイド材料とすることができる。プログラマブルロジック用のスイッチング素子としては前記の酸化物が好ましく、特に酸化タンタルが好適である。酸化物が適しているのは、スイッチング時の電圧がロジック電圧よりも高いためである。さらに、酸化タンタルが好ましいのはスイッチングの繰り返し回数が１０００回以上の耐久性を有し信頼性が高いためである。イオン伝導層である抵抗変化膜９の厚さは５ｎｍから２０ｎｍ程度が好ましい。厚さが５ｎｍ以下であると、トンネル電流やショットキー電流のためにオフ時にリーク電流が発生する。一方、厚さが２０ｎｍ以上であると、スイッチングの電圧が１０Ｖ以上となって必要な電圧が大きくなる。
【００７２】
上部電極１０には、抵抗変化膜９において拡散やイオン伝導しにくい金属が用いられる。上部電極１０は、抵抗変化膜９の金属成分（例えばタンタル）よりも酸化の自由エネルギーの絶対値が小さい金属材料とすることが好ましい。上部電極１０には、例えば、ルテニウム、プラチナおよびルテニウム合金を用いることができる。
【００７３】
抵抗変化素子１ｃの構造は、以下の製造工程（図１１Ａ〜図１１Ｈ）により作製することができる。
【００７４】
[工程１]（層間絶縁膜の形成：図１１Ａ）  シリコン基板上に半導体製造工程を用いて形成されたトランジスタなどの半導体素子等を含む基板（図示省略）を用意する。前記基板上に、層間絶縁膜４ａとしてシリコン窒化膜をＣＶＤ法により形成する。
【００７５】
[工程２]（配線の形成：図１１Ｂ）  フォトリソグラフィ技術およびエッチング技術を用いて、第１銅配線５が埋設される開口部を層間絶縁膜４ａに形成する。形成した開口部にバリアメタル６、および銅シード層をＣＶＤ法により形成する。バリアメタル６は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度で、少量の不純物、例えばアルミニウムを含有させる。次に、銅シード層上に銅の電解メッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はＣＭＰ法により削り取る。
【００７６】
次に、層間絶縁膜４ａと第１銅配線５とバリアメタル６とを覆うバリア絶縁膜３として、５０ｎｍの厚さを有する炭窒化シリコンをスパッタ法またはＣＶＤ法により形成する。次に、熱処理を行い、銅シード層中の不純物を第１銅配線５全体に拡散させる。この熱処理により第１銅配線５のエレクトロマイグレーション耐性が向上する。
【００７７】
[工程３]（層間絶縁膜の形成：図１１Ｃ）  ＣＶＤ法により層間絶縁膜４ｂとなるシリコン酸化膜を形成する。
【００７８】
[工程４]（プラグの形成：１１Ｄ）  フォトリソグラフィ技術およびエッチング技術を用いて、プラグ２８が埋設される開口部を層間絶縁膜４ｂに形成する。形成した開口部にバリアメタル２９、および銅シード層をＣＶＤ法により形成する。バリアメタル２９は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚さは４００ｎｍから６００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はＣＭＰ法により削り取り、プラグ２８を形成する。次に、層間絶縁膜４ｂとプラグ２８とバリアメタル２９とを覆うバリア絶縁膜７として、５０ｎｍの厚さを有する炭窒化シリコンをスパッタ法またはＣＶＤ法により形成する。
【００７９】
[工程５]（バリア絶縁膜の開口：図１１Ｅ）  バリア絶縁膜７の開口部２６ｃを、フォトリソグラフィ技術およびエッチング技術を用いて形成する。開口部２６ｃは、プラグ２８の上面全体を露出させるように形成される。このとき、開口部２６ｃの幅はプラグ２８の上面の幅よりも大きい。さらに、開口部２６ｃの端部は、開口部２６ｃの端部が対向するプラグ２８の上面の端部からマージン２５を有して設けられる。このマージン２５により、開口部２６ｃの位置がずれても、プラグ２８の露出した上面の面積を一定とすることができ、製造歩留まりを高めることができる。
【００８０】
開口部２６ｃの位置ずれの原因としては、開口部２６ｃの位置を決める際のフォトリソグラフィの精度が挙げられる。よって、マージン２５をフォトリソグラフィの精度が保証される範囲以上とすることが好ましい。フォトリソグラフィの精度とは、例えば、ステッパなどの露光機の目合わせ精度である。なお、製造工程において開口部２６ｃの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００８１】
[工程６]（抵抗変化膜および上部電極の形成：図１１Ｆ）  抵抗変化膜９として酸化タンタルを厚さ１５ｎｍで、上部電極１０としてルテニウムを厚さ５０ｎｍで、スパッタ法またはＣＶＤ法により形成する。フォトリソグラフィ技術およびエッチング技術を用いて、開口部２６ａを覆い、かつ、バリア絶縁膜７の一部を覆う形状に抵抗変化膜９および上部電極１０を加工する。
【００８２】
[工程７]（層間絶縁膜の形成：図１１Ｇ）  層間絶縁膜１５として、ＣＶＤ法によりシリコン酸化膜を形成する。ここで、抵抗変化膜９や上部電極１０による段差のために、シリコン酸化膜の表面には段差が存在するため、ＣＭＰ法により平坦化する。層間絶縁膜１５の厚さは６００ｎｍ程度でよい。
【００８３】
[工程８]（接続プラグと配線の形成：図１１Ｈ）  フォトリソグラフィ技術およびエッチング技術を用いて、プラグ１９および第２銅配線１８が埋設される開口部を層間絶縁膜１５に形成する。形成した開口部にバリアメタル２０、および銅の一部となる銅シード層をスパッタ法またはＣＶＤ法により形成する。バリアメタル６は、厚さ１０ｎｍの窒化タンタルとすることができる。銅シード層の厚さは１０ｎｍから１００ｎｍ程度でよい。次に、銅シード層上に銅のメッキを行う。銅の厚さは８００ｎｍから１２００ｎｍ程度でよい。さらに、開口部外の不要なバリアメタルおよび銅はＣＭＰ法により削り取り、プラグ１９および第２銅配線１８を形成する。次に、スパッタ法またはＣＶＤ法により、バリア絶縁膜２１となる５０ｎｍの厚さを有する炭窒化シリコンを形成する。
【００８４】
なお、上記の製造方法では、各層の材質や厚さは、抵抗変化素子としての機能を有する範囲において、様々に変形を行うことが可能である。
【００８５】
本実施形態の半導体装置は、抵抗変化素子１ｃを組み込んだ半導体装置である。すなわち、抵抗変化素子１ｃは、シリコン基板上に半導体製造工程を用いて形成された、トランジスタなどの半導体素子等を含み多層銅配線を有する、プログラマブルロジックなどの半導体集積回路の多層銅配線中に組み込まれている。さらに、本半導体装置は、当該半導体集積回路を保護するパッケージを有していてもよい。
【００８６】
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
（第５の実施形態）
図１２は、本発明の第５の実施形態の抵抗変化素子の構造を示す断面図である。本実施形態の抵抗変化素子１ｄは、抵抗変化膜９に金属イオンを供給する電極であるプラグ２８ａ、プラグ２８ｂと、バリア絶縁膜７と、抵抗変化膜９と、抵抗変化膜９に金属イオンを供給しない不関電極である上部電極１０とを含む。
【００８７】
半導体集積回路の多層銅配線中の第１銅配線５ａ、第１銅配線５ｂは、各々、側面および底面がバリアメタル６ａ、バリアメタル６ｂで覆われ、層間絶縁膜４ａに埋め込まれている。また、第１銅配線５ａの上面の一部は、バリア絶縁膜３の開口部を通してプラグ２８ａと接続している。第１銅配線５ｂの上面の一部は、バリア絶縁膜３の開口部を通してプラグ２８ｂと接続している。プラグ２８ａ、プラグ２８ｂは、各々、側面および底面がバリアメタル２９ａ、バリアメタル２９ｂで覆われ、層間絶縁膜４ｂに埋め込まれている。プラグ２８ａ、プラグ２８ｂは、バリア絶縁層７に形成された開口部を通じて抵抗変化膜９と接している。
【００８８】
抵抗変化膜９は上部電極１０と接している。上部電極は、バリアメタル２０に覆われたプラグ１９と接続している。プラグ１９は、第２銅配線１８と接続している。第２銅配線１８の側面およびプラグ１９と接しない底面は、バリアメタル２０で覆われている。第２銅配線１８、プラグ１９、上部電極１０および抵抗変化膜９は層間絶縁膜１５の中に埋め込まれ、層間絶縁膜１５および第２銅配線１８はバリア絶縁膜２１で覆われている。
【００８９】
図１３は、開口部２６ｄの形成位置を説明するための断面図（Ｄ−Ｄ’断面）と平面図である。プラグ２８ａ、プラグ２８ｂの上面および層間絶縁膜４ｂを被覆しているバリア絶縁膜７の一部を、エッチングによって取り除き開口部２６ｄを設ける。開口部２６ｄは、プラグ２８ａ、プラグ２８ｂの上面全体が露出するように設けられる。さらに、開口部２６ｄの端部は、開口部２６ｄの端部が対向するプラグ２８ａとプラグ２８ｂの上面の端部から、マージン２５を有して設けられる。このマージン２５により、開口部２６ｄの位置がずれても、プラグ２８ａ、プラグ２８ｂの露出した上面の面積を一定とすることができる。
【００９０】
なお、図１３のマージン２５は、図１３で示した開口部２６ｄの幅方向に対して垂直方向に設けることもできる。また、実際の製造工程において開口部２６ｄの角部が丸みを帯びる場合には、この丸みを考慮した大きさにマージン２５を設定することができる。
【００９１】
本実施形態の抵抗変化素子１ｄでは、プラグ２８ａ−抵抗変化膜９−上部電極１０、および、プラグ２８ｂ−抵抗変化膜９−上部電極１０のそれぞれの組み合わせにより２つの抵抗変化素子が形成され、上部電極１０が共通である相補型スイッチ（ＣＡＳ）となっている。
【００９２】
本実施形態の抵抗変化素子１ｄは、第４の実施形態の材料および製造方法を用いることにより作製することができる。
【００９３】
本実施形態の半導体装置は、抵抗変化素子１ｄを組み込んだ半導体装置である。すなわち、抵抗変化素子１ｄは、シリコン基板上に半導体製造工程を用いて形成された、トランジスタなどの半導体素子等を含み多層銅配線を有する、プログラマブルロジックなどの半導体集積回路の多層銅配線中に組み込まれている。さらに、本半導体装置は、当該半導体集積回路を保護するパッケージを有していてもよい。
【００９４】
本実施形態によれば、プログラム電圧を低減しつつプログラム電圧および高抵抗状態のリーク電流のバラツキを低減した金属析出型の抵抗変化素子を、高い歩留まりで製造できるようになる。
【００９５】
本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００９６】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００９７】
付記
（付記１）
第１の絶縁膜に埋め込まれ、前記第１の絶縁膜を覆う第２の絶縁膜の有する開口部によって上面が前記第１の絶縁膜から露出した、金属イオンを供給する第１の電極と、
前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜と、
前記抵抗変化膜の上面に接する第２の電極と、を有し、
前記開口部の幅は、前記第１の電極の上面の幅よりも大きく、
前記開口部の端部は、前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して設けられている、抵抗変化素子。
（付記２）
前記第１の電極は、半導体集積回路の多層銅配線内の銅配線を有し、
前記開口部は、前記銅配線の幅方向で対向する辺の双方を含む上面の一部を露出させる、付記１記載の抵抗変化素子。
（付記３）
前記第１の電極は、半導体集積回路の多層銅配線内の銅プラグを有し、
前記開口部は、前記銅プラグの上面全体を露出させる、付記１記載の抵抗変化素子。
（付記４）
前記開口部は、前記第１の電極の上面に連続する前記第１の電極の側面を露出させる、付記１から３の内の１項記載の抵抗変化素子。
（付記５）
前記第１の電極は、複数である、付記１から４の内の１項記載の抵抗変化素子。
（付記６）
前記マージンは、前記開口部の位置ずれを許容する、付記１から５の内の１項記載の抵抗変化素子。
（付記７）
前記マージンは、フォトリソグラフィの精度が保証される範囲以上とする、付記１から６の内の１項記載の抵抗変化素子。
（付記８）
前記第２の電極は、ルテニウムもしくはプラチナを含む、付記１から７の内の１項記載の抵抗変化素子。
（付記９）
第１の絶縁膜に埋め込まれた金属イオンを供給する第１の電極を形成し、
前記第１の絶縁膜と前記第１の電極とを被覆する第２の絶縁膜を形成し、
前記第２の絶縁膜に前記第１の電極の上面を露出させる開口部を、前記開口部の幅は前記第１の電極の上面の幅よりも大きく、前記開口部の端部は前記開口部の端部が対向する前記第１の電極の上面の端部からのマージンを有して、開口し、
前記開口部を覆って前記第１の電極の上面に接する金属析出型の抵抗変化膜を形成し、
前記抵抗変化膜の上面に接する第２の電極を形成する、抵抗変化素子の製造方法。
（付記１０）
前記第１の電極は、半導体集積回路の多層銅配線内の銅配線を有し、
前記開口部は、前記銅配線の幅方向で対向する辺の双方を含む上面の一部を露出させる、付記９記載の抵抗変化素子の製造方法。
（付記１１）
前記第１の電極は、半導体集積回路の多層銅配線内の銅プラグを有し、
前記開口部は、前記銅プラグの上面全体を露出させる、付記９記載の抵抗変化素子の製造方法。
（付記１２）
前記開口部は、前記第１の電極の上面に連続する前記第１の電極の側面を露出させる、付記９から１１の内の1項記載の抵抗変化素子の製造方法。
（付記１３）
前記第１の電極は複数である、付記９から１２の内の1項記載の抵抗変化素子の製造方法。
（付記１４）
前記マージンは、前記開口部の位置ずれを許容する、付記９から１３の内の1項記載の抵抗変化素子の製造方法。
（付記１５）
前記マージンは、フォトリソグラフィの精度が保証される範囲以上とする、付記９から１４の内の1項記載の抵抗変化素子の製造方法。
（付記１６）
前記第２の電極は、ルテニウムもしくはプラチナを含む、付記９から１５の内の1項記載の抵抗変化素子の製造方法。
（付記１７）
付記１から８の内の１項記載の抵抗変化素子を、多層銅配線を有する半導体集積回路の前記多層銅配線内に組み込んだ半導体装置。
【００９８】
この出願は、２０１４年１１月２５日に出願された日本出願特願２０１４−２３７４５２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００９９】
本発明は、半導体装置への利用、特に、金属析出型の抵抗変化素子を用いた半導体装置であるプログラマブルデバイスやメモリなどへの利用が可能である。
【符号の説明】
【０１００】
１、１ａ、１ｂ、１ｃ、１ｄ    抵抗変化素子
２    半導体装置
３、７、７’、２１、２１’    バリア絶縁膜
４、４’、４ａ、４ｂ、１５、１５’    層間絶縁膜
５、５ａ、５ｂ、５ａ’、５ｂ’    第１銅配線
６、６ａ、６ｂ、６ａ’、６ｂ’、２０、２０’、２９、２９ａ、２９ｂ    バリアメタル
９、９’    抵抗変化膜
１０、１０’    上部電極
１８、１８’    第２銅配線
１９、１９’、２８、２８ａ、２８ｂ    プラグ
２５    マージン
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６’    開口部
２７    オーバーエッチング部
３０    半導体集積回路
１０１    第１の絶縁膜
１０２    第２の絶縁膜
１０３    開口部
１０４    第１の電極
１０５    抵抗変化膜
１０６    第２の電極
１０７    マージン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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