(57)【要約】  ＳｉＣ基板を用いたＭＯＳＦＥＴにおいては、熱酸化による機械的応力の印加により、表面に炭素過剰層が形成され、チャネルキャリアの移動度を劣化させる課題がある。本発明では、（１）炭素間結合を含む層が除去されていること、（２）堆積法によりゲート絶縁膜が形成されていること、（３）結晶表面と絶縁膜界面に低温短時間の界面処理が施されていることである。これにより特性劣化を引き起こす炭素過剰層を実質的に消滅させるとともに、酸化膜および酸窒化膜への界面処理を施すことで、ダングリングボンドを実効的に消滅させることができる。
2014155651.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置において、
前記チャネル領域表面とゲート絶縁膜の界面が、炭素を高濃度に含まない終端処理層を介して形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置において、
前記チャネル領域表面には炭素間結合を備え、その単位平面あたりの密度が、４ｘ１０１２ｃｍ−２以下であることを特徴とする炭化珪素半導体装置。
【請求項３】
請求項２において、
前記チャネル領域とゲート絶縁膜との界面に、厚さが１ｎｍより薄い界面終端層を備えることを特徴とする炭化珪素半導体装置。
【請求項４】
請求項２において、
前記界面終端層が、シリコン酸窒化物であることを特徴とする炭化珪素半導体装置。
【請求項５】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置の製造方法において、
前記ソース領域及びチャネル領域の表面を熱酸化する第１工程と、
前記第１工程でチャネル領域表面に生じた炭素間結合を除去する第２工程と、
前記第２工程でチャネル領域表面の上に堆積法によりゲート酸化膜を形成する第３工程と、
窒素を含む酸化雰囲気、１０００℃以下で、堆積したゲート酸化膜とチャネル領域との界面の未反応結合手を終端させる第４工程とを有する炭化珪素半導体装置の製造方法。
【請求項６】
請求項５において、
前記第２工程は水素を用いた気相エッチングであることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
請求項５において、窒素を含む酸化雰囲気は一酸化窒素を含むことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
４Ｈの結晶性を備えたＳｉＣを用いて作ったＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度が理論予測より低くなることが知られている。【０００３】
ＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル移動度が低くなる原因として、チャネル界面における界面準位や表面粗さ、フォノン散乱の影響、あるいは、固定電荷に基づくクーロン散乱の影響が主要因として考えられてきている。なかでも、ゲート絶縁膜（二酸化シリコン）を形成するため、ＳｉＣ表面を熱酸化すると、ＳｉＣと二酸化シリコンとの界面層としてチャネル表面付近に過剰な炭素を含む層（以下、ここでは炭素過剰層と表記する）が形成され、これが、反転層チャネルでのキャリア移動度を低下させることが知られている（非特許文献１参照）。この炭素過剰層が生成される原因について、酸化による機械的応力がＳｉＣ結晶に印加されることによるものであることが、長川等によって報告されている（非特許文献２参照）。図１に、炭素過剰層の生成機構の説明図を示す。酸化により酸素が結晶中のシリコンと結合すると、界面付近の結晶層に歪みが生じることにより、界面下のＳｉＣ結晶中の炭素原子同士が近づき、炭素間（Ｃ−Ｃ）結合を作ることで安定化する。この結合が安定なため、形成された炭素間結合は、その後のプロセスを経ても残り続けることで、炭素過剰層を形成している。チャネル界面付近に存在する炭素間結合は、トラップ準位を作り、また、電位ポテンシャルを歪ませることで、移動度劣化を引き起こす。【０００４】
この４Ｈの結晶性を備えたＳｉＣ結晶表面を熱酸化した際、界面付近に炭素間結合ができることは、岡田等がＸ線光電子分光法を用いた分析により報告している（非特許文献３、４参照）。酸化によって界面２ｎｍ以下の領域にシリコン−炭素結合の１０％を超える多数の炭素間結合が存在していることが示されている。また、この炭素過剰層が形成された場合、高倍率透過型電子顕微鏡を用いて界面の結晶構造を解析することによって、この変化をみることができる。シリコン基板上にゲート絶縁膜を形成し、その界面を同様な方法で観察すると、原子１ステップ程度の範囲でシリコンと酸化膜の界面が形成されることが知られている。これに対して、ＳｉＣと酸化膜界面では、炭素間結合により結晶構造が歪むため、界面領域が２乃至３ステップに広がって観察される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔ．  Ｚｈｅｌｅｖａ，  ｅｔ  ａｌ．，  “Ｔｒａｎｓｉｔｉｏｎ  ｌａｙｅｒｓ  ａｔ  ｔｈｅ  ＳｉＯ２／ＳｉＣ  ｉｎｔｅｒｆａｃｅ”，  Ａｐｐｌｙ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ９３，  ０２２１０８  （２００８）
【非特許文献２】Ｋ．  Ｃｈｏｋａｗａ  ｅｔ  ａｌ．，  “Ａ  Ｎｅｗ−Ｔｙｐｅ  ｏｆ  Ｃ−Ｃ  Ｄｅｆｅｃｔ  Ｇｅｎｅｒａｔｉｏｎ  ａｔ  ａ  ４Ｈ−ＳｉＣ／ＳｉＯ２  Ｉｎｔｅｒｆａｃｅ  ｂｙ  Ｏｘｉｄａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｃｏｍｐｒｅｓｓｉｖｅ  Ｓｔｒａｉｎ，”  ９  Ｅｕｒｏｐｅａｎ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ  （ＥＣＳＣＲＭ２０１２），  Ｗｅ６−３，  ２０１２．
【非特許文献３】岡田葉月  他、SiO2/SiC界面構造の角度分解光電子分光法による評価、2012年春季応用物理学会、17a-DP5-1
【非特許文献４】岡田葉月  他、硬Ｘ線光電子分光法によるSiO2/4H-SiC構造の酸化膜中の炭素分布の推定、2012年応用物理学会学術講演会、11p-PB2-8
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上の従来技術は、単にＳｉＣと二酸化シリコンとの界面には、高濃度の炭素過剰層（炭素間結合）が存在するため、優れた動作特性を持つＳｉＣＭＯＳＦＥＴを実現することができなかったことを述べているのみで、半導体装置を製造する際に、どのような解決プロセスがあるのか、どの程度炭素間結合を減らせば特性劣化が抑制できるのか何ら示すものではない。【０００７】
本発明の目的は、炭素間結合に伴う特性劣化を実用レベルまで小さく抑えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
まず、本発明者らは、４Ｈの結晶性を備えたＳｉＣ結晶の（０００１）面シリコン面をＭＯＳＦＥＴのチャネル表面とし、チャネル表面のシリコンの密度を計測した。その結果、４ｘ１０１４cm−２程度であった。そして、実用的な意味で素子特性上影響のある炭素過剰層は、その１％程度以下に抑え込むことが有効であることを実験的に確かめた。その結果として、炭素間結合（密度）として４ｘ１０１２ｃｍ−２以下を目標に、この程度にまで抑えることができれば、炭化珪素半導体装置の特性劣化を実質上無視できる程度に小さく抑えることができることがわかる。【０００９】
これまでのアプローチでも炭素結合密度を下げることは可能である。しかし、炭素間結合（密度）が増加しない方法では膜質が悪くなるため、実用的ではない。【００１０】
つまり、炭素間結合（密度）として４ｘ１０１２ｃｍ−２以下にするといっても、ゼロにしようとするものではなく、特性劣化を事実上無視できる程度に小さく抑えようとするものである。
【発明の効果】
【００１１】
本発明によれば炭化珪素半導体装置のオン抵抗を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】炭素過剰層の生成機構の説明図。
【図２】ＳｉＣ界面での終端機構の説明図。
【図３】実施例１に係るＳｉＣ半導体素子を説明する平面配置図。
【図４】実施例１に係るＳｉＣ半導体素子を説明する平面配置図。
【図５】実施例１に係るＳｉＣ半導体素子を説明する平面配置図。
【図６】実施例１に係るＳｉＣ半導体素子を説明する平面配置図。
【図７】実施例１に係るＳｉＣ半導体素子を説明する平面配置図。
【図８】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図９】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１０】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１１】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１２】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１３】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１４】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１５】実施例１に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１６】実施例２に係るＳｉＣ半導体素子を説明する平面配置図。
【図１７】実施例２に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１８】実施例２に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図１９】実施例２に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２０】実施例２に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２１】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２２】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２３】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２４】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２５】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２６】実施例３に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２７】実施例４に係るＳｉＣ半導体素子を説明する平面配置図。
【図２８】実施例４に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図２９】実施例４に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図３０】実施例４に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図３１】実施例４に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図３２】実施例４に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図３３】実施例５に係るＳｉＣ半導体素子の配置を説明する平面配置図。
【図３４】実施例５に係るＳｉＣ半導体素子の配置を説明する平面配置図。
【図３５】実施例５に係るＳｉＣ半導体素子の製造方法を説明するための断面工程図。
【図３６】窒素終端処理時における温度とＣ−Ｃ結合量の関係を示すグラフである。
【発明を実施するための形態】
【００１３】
上述の通り、本発明の特徴は、４Ｈの結晶性を備えたＳｉＣ結晶の（０００１）面シリコン面をＭＯＳＦＥＴのチャネル表面とし、炭素過剰層に４ｘ１０１２ｃｍ−２以下の炭素間結合（密度）を設けているものである。
【００１４】
この構造を実現するために、本発明者らは、ゲート絶縁膜を形成するプロセスを次の３つのアプローチで実現した。
（１）ゲート絶縁膜を形成する前に炭素間結合を含む層を除去すること
（２）化学堆積法によりゲート絶縁膜を形成すること
（３）結晶表面と絶縁膜との界面に低温短時間の窒化終端処理をすること
以下、本発明の構成要素の基本的な働きを説明する。
（１）ゲート絶縁膜を形成する前に炭素間結合を含む層を形成し、除去すること
ＳｉＣで高い特性の活性層を実現するためには、高温の活性化熱処理工程が必要であるので、機械的応力の印加は避けられない。そのため、特性必然的に炭素過剰層が形成されることになる（図１参照）。そこで、この炭素過剰層を除去する。一般に、化学反応を主体としたエッチング技術では、エッチング除去後の基板にダメージを与えないことが知られている。例えばＳｉＣ表面のエッチングでは、水素を用いた気相エッチングにより、ダメージを与えることなくエッチングできる。この炭素過剰層は２ｎｍ以下と考えられることから、１０ｎｍ程度のエッチング除去を行うことで影響を取り除くことができる。
（２）化学堆積法によりゲート絶縁膜を形成すること
炭素過剰層のない結晶基板上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてシリコン酸化膜を堆積する。例えば、ＳｉＨ４にＮ２Ｏを酸化材として加えることでＳｉＯ２を堆積することができる。この方法の堆積では、基板表面の熱酸化する場合に比べ、基板結晶に機械的応力を与えないため、炭素過剰層は形成されない。
（３）結晶表面と絶縁膜との界面に低温短時間の窒化終端処理をすること
４Ｈの結晶性を備えたＳｉＣのシリコン面をチャネルとするＭＯＳＦＥＴの場合、結晶表面に酸化膜を堆積した場合、結晶表面のシリコン原子の不対電子による多数の未結合手（ダングリングボンド）が残留するため、多くの界面トラップや界面準位などが発生する。そこで、シリコン酸化膜を堆積したのち、例えば一酸化窒素（ＮＯ）を加熱して表面処理すると、一酸化窒素が堆積膜中を透過し基板界面の処理を行うことができる。すなわち、界面にシリコン−酸素結合やシリコン−窒素結合を形成することで、シリコン酸化膜やシリコン酸窒化膜を形成することができる。通常の基板表面の酸化反応で、すでに存在している結合を切断し、より安定な結合をつくるのとは異なり、界面ダングリングボンドが反応活性なため、この反応は、ダングリングボンドを単に終端する様子に近い状況になる。その様子を模式的に図２に示した。通常「終端」は、ダングリングボンドに水素原子などが結合することで、不対電子対をなくす様な反応状態を意味するが、ここでは、基板接合を切断することなくダングリングボンドをなくすという広義の意味で「終端」という表現を用いることにする。結合した酸素は、例えば堆積膜中のシリコンと結合し、シリコン酸化膜となって安定化する。また、基板のシリコンと結合した窒素と結合することでシリコン酸窒化膜を形成して安定化する。この反応をより有効に促進するには、界面付近に堆積するシリコン酸化膜のシリコン組成比を理想化学量論比状態（Ｓｔｏｉｃｈｉｏｍｅｔｒｙ）よりシリコン濃度を増やした、シリコンリッチな状態にしておくことが有効である。また、一部ダングリングボンドは、シリコン−窒素結合を作り、終端される。そのため、界面準位の生成などを引き起こすことがない。図２では、シリコン酸化膜堆積後のＳｉＣ界面の様子を模式的に示している。破線より上側がＣＶＤ膜（堆積したシリコン酸化膜）、下側がＳｉＣ基板である。ＳｉＣ表面のシリコンダングリングボンドに酸素や窒素が結合していく様子を示している。また、ダングリングボンドと結合した酸素や窒素がＣＶＤ膜中のＳｉと結合することで安定化する様子を示している。このように酸素は堆積している酸化膜中のシリコンと結合するため、結晶構造を歪ませることなくダングリングボンドのない界面を形成することができる。こうしたダングリングボンドの終端処理は、再表面上での反応のため、形成される膜厚は２乃至３原子層、物理的な厚さとして５Ａ（オングストローム）程度で行われることになる。
【００１５】
この酸化膜や酸窒化膜による界面の終端処理層を形成することで、ダングリングボンドは実効的に消滅させることができる。
【００１６】
上記（１）として、水素を用いた気相エッチングを用い、（２）で５０ｎｍのシリコン酸窒化膜をＣＶＤで堆積形成し、（３）で一酸化窒素雰囲気、３０分だけ複数の温度で窒素終端処理を行なった場合の炭素間結合の関係を求めたものを図３６に示す。１３５０℃で炭素過剰層に３１ｘ１０１２ｃｍ−２となり、１３００℃で炭素過剰層に２５ｘ１０１２ｃｍ−２となり、１２００℃で炭素過剰層に１７ｘ１０１２ｃｍ−２となった。そして、１０００℃の場合、炭素過剰層の炭素間結合を５ｘ１０１２ｃｍ−２以下に抑え込むことができることがわかった。以下の実施例で示すように、さらに加熱時間を１０分以下にすることで、炭素過剰層の炭素間結合を４ｘ１０１２ｃｍ−２以下に抑えることができることがわかった。
【実施例１】
【００１７】
以下、実施例１について、図面を参照して詳細に説明する。図３から図７は、プレーナプロセスを用いてＭＯＳＦＥＴを形成する場合の、各層の代表的な平面配置を示すレイアウト図である。図３は正方形の基本セルを用いた例、また、図４は長方形の基本セルを用いた例である。いずれにおいても、太線で示した１５００はゲート電極、ソース拡散層電極１２００、Ｐウェル１１１０への給電のためのＰ＋拡散層１１６０、ソースおよびウェルへのコンタクト孔５２００が置かれている。図は基本セルをアレイ状に配置した様子を示しているが、いずれにおいても同様な素子の代表的な断面が、Ａ−Ａ断面に現れてくる。図５はその他の平面レイアウトを示したものである。図３では、ゲート電極が縦横に直交するように配置されている。この場合、縦横の交点では、対角にゲート長の長くなる問題がある。図５に示したように一列置きにゲートの配置をずらすことで、直交する領域は現れず、対角長の長い領域が生じないようにすることができる。また、図６に示したように、縦横比が異なる長方形を基本セルとすることができる。この場合、複数のコンタクトを置くことができるため、コンタクトの導通不良による製造歩留り低下を軽減することができる。図６では、コンタクトの様子をわかるようにするため、ソース拡散層は省略して示した。また図７では、複数コンタクトを形成する際ソース拡散層とのコンタクト面積を大きくさせたものである。これにより、基本セルにおいて、大きな電流パスを確保することができる。これら図５−７のＡ−Ａ断面は、図３のＡ−Ａ断面と同じ構造が現れることからわかるように、平面レイアウトの違いだけのため、同じ製造工程を用いることができる。以下、Ａ−Ａ断面による図８から図１５を用いて製造工程を説明する。ここでは、ＮＭＯＳを用いて説明するが、もちろん不純物の導電型を変えることでＰＭＯＳも同様に形成することができる。【００１８】
まず、Ｎ型不純物を高濃度に含んだＳｉＣ基板１０１上に低濃度ｎ型不純物を含んだエピタキシャル層１０２を形成する。具体的には、Ｎ型の不純物は、たとえば、窒素であり、不純物濃度は１×１０１８〜１×１０２１ｃｍ−３の範囲である。ここでは、４Ｈ−ＳｉＣ基板１０１のＳｉ面を用いている。【００１９】
このＳｉＣ基板１０１上にＳｉＣ基板１０１よりも低濃度にＮ型不純物が注入されたＳｉＣのＮ−型のエピタキシャル層１０２がエピタキシャル成長されている。このｎ−型のエピタキシャル層１０１の不純物濃度はＳｉＣ半導体素子の素子定格に依存するが、たとえば、１×１０１４〜１×１０１７ｃｍ−３の範囲である。以上の工程を経て、ＳｉＣエピタキシャル基板が完成する。（図８）【００２０】
１０２層に、Ｐ型不純物であるアルミニウム（Ａｌ）をイオン打ち込みしたＰ型ウェル層１１０を形成する。Ｐウェル層の深さは０．５〜２μｍと深く、通常、注入エネルギーが数百ｋｅＶから数ＭｅＶとなる。そのため、図３の１１１０パターンによりマスクとしてはＳｉＯ２（酸化珪素）などのハードマスクを用いるのが一般的である。まず、ＳｉＯ２膜をプラズマＣＶＤ（化学気相成長）装置によって、１〜３μｍ程度堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスクをＳｉＣエピタキシャル基板１０２上に形成される。この時、ＳｉＣ半導体素子の終端部において、Ｐウェル層が形成されない部分は、マスクで覆い、終端での耐圧構造を形成する。例えば公知のＦＬＲ（Ｆｌｏａｔｉｎｇ  ｆｉｅｌｄ  Ｌｉｍｉｔｅｄ  Ｒｉｎｇ）構造などを用いることができる。終端部の構造としては、他の構造でもよい。たとえば、ＪＴＥ(Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｔｉｏｎ)構造がある。続いて、イオン注入でＰウェル層１１０を形成する。不純物はたとえばＢ（ボロン）やＡｌ（アルミニウム）である。不純物濃度は、たとえば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。【００２１】
さらにＰウェル層１１０の電位を固定するために、図３の１１６０パターンによりＰ＋層１６０を設ける。まず、プラズマＣＶＤ装置によって、ＳｉＯ２膜を堆積させる。次にポジレジストを塗布、露光、現像し、所望のボディ層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスクをＳｉＣエピタキシャル基板上に形成する。続いて、イオン注入でＰ＋層１６０を形成する。不純物はたとえばＡｌである。不純物濃度は、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である。【００２２】
次に、ソース電極となるＮ＋層２００を図３の１２００パターンにより設ける。まず、プラズマＣＶＤ装置によって、ＳｉＯ２膜を堆積させる。次にポジレジストを塗布、露光、現像し、所望のソース層の形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスクをＳｉＣエピタキシャル基板上に形成する。続いて、イオン注入でＮ＋層２００を形成する。不純物はたとえば窒素である。不純物濃度は、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である。【００２３】
次に、ＳｉＣ半導体素子の周囲に終端のためガードリングを設ける。まず、プラズマＣＶＤ装置によって、ＳｉＯ２膜を堆積させる。次にポジレジストを塗布、露光、現像し、所望のガードリングの形状のレジストパターンを形成する。その後、ＳｉＯ２膜をドライエッチングによって加工、レジスト除去をすることによって、パターニングされたマスクをＳｉＣエピタキシャル基板上に形成する。続いて、イオン注入でガードリングを形成する。不純物はたとえば窒素である。不純物濃度は、たとえば、１×１０１９〜１×１０２１ｃｍ−３の範囲である。この時、不純物プロファイルは所望の素子定格を得るために設計することができる。【００２４】
ここで、チャネル領域表面に不純物をイオン打ち込みすることで、ＭＯＳＦＥＴのしきい値を所望のものに設定することができる。例えばしきい値を低くし、大きな電流を得る場合には、１１０表面にＮ型不純物を（例えば窒素）導入する。従来構造では、低い界面移動度を向上させるため、１１０層に含まれるＰ型不純物に比べ多量のＮ型不純物を打ち込み、表面近傍では１１０層はＮ型に反転させた、いわゆる「埋め込みチャネル」型の構造が用いられていた。埋め込みチャネルでは、キャリアが通常の反転層チャネルに比べて比較的基板内部を流れるため、界面の影響が低くできる特徴を生かしたものである。しかし、しきい値が低くなり誤動作し易くなること、オフ状態でのリーク電流が多いこと、また、ゲートによるチャネル制御性が劣化すること、さらには、短チャネル化が困難なことやスイッチング特性が劣化することが知られている。本発明構造では、良好な界面特性を得られることから、反転層にチャネルを形成しても、移動度劣化などが起きない。そのため、チャネルのＰ型不純物濃度を高めることで、高いしきい値の素子を得ることができる。また、ゲート絶縁膜厚を薄くすると、しきい値が低くなるため、誤動作しないように十分高いしきい値を確保することが困難であった。しかし、本発明構造によれば、こうした問題を生じないため、しきい値およびゲート絶縁膜厚の設計自由度を大きくすることができる。【００２５】
以下ここでは、最初にＮ型反転していないものを用いて説明するが、本発明方式は、埋め込みチャネル型のものでも同様に適用することができる。【００２６】
表面側の不純物を導入後、裏面にＮ型不純物を高濃度に導入することで高濃度層１０４を形成し、裏面に作られるドレイン電極コンタクトの寄生抵抗を下げることができる。不純物はたとえば窒素である。不純物濃度は、たとえば、１×１０２０〜１×１０２１ｃｍ−３の範囲である。【００２７】
全ての不純物注入後、注入した不純物の活性化を行う。ＳｉＣの活性化熱処理には、１５００℃以上の温度が要求される。しかし、１５００℃以上を超えるとＳｉＣ基板表面からＳｉ原子や注入した不純物の離脱が起きる。また、表面平坦性が劣化してしまう。そこで、ＳｉＣエピタキシャル基板の表面と裏面を活性化熱処理前に炭素膜を被覆する。炭素膜はプラズマＣＶＤ装置によって、ＳｉＣエピタキシャル基板の表面と裏面に３０ｎｍ程度堆積させる。この炭素膜を被覆した後、１５００℃以上の高温で数分間活性化熱処理を行う。活性化熱処理後、被覆した炭素膜は酸素プラズマ処理で除去する。（図９）【００２８】
自然酸化膜を除去して超高真空状態で基板表面を露出させた後、高温１３００℃で水素ガスに曝すことで気相エッチングを行い、基板表面を２０ｎｍ程度除去する。この時、ここまでの工程中で形成された炭素過剰層は同時に除去される。この水素エッチは、下地層にダメージがあると部分的なエッチングがおこり、基板表面に凹凸を形成することが知られている。そのため、チャネルとなる領域に凹凸を作ることは移動度を劣化させるため、望ましくない。そこで、図９で説明したチャネルとなるＰウェル層１１０を形成する際、少なくとも基板表面付近では、アルミニウムに比べ軽いボロンをチャネルへのドーパントとすることで、イオン打ち込み時に基板結晶に与える影響を低減することができる。そのため、ボロンを用いることで表面平坦性に優れた素子を形成することができる。【００２９】
水素エッチングを行う前に、基板表面を５ｎｍ程度の熱酸化し、酸化膜をフッ酸を用いた洗浄液によりエッチングすることで、基板表面の洗浄を行うこともできる。この犠牲酸化工程により、基板表面に炭素過剰層が形成されるが、その後、水素エッチング工程により除去することができる。【００３０】
ＳｉＨ４とＮ２Ｏを原料ガスとし、７００℃のＣＶＤ法によりゲート絶縁膜となるシリコン酸化膜９００を５０ｎｍ堆積する。通常ＳｉＣ結晶表面を酸化するには、１２００℃程度の温度を用いられるため、この温度は、ＳｉＣにとって十分に低温と言える。（図１０）【００３１】
ＣＶＤ法により酸化膜堆積後、１０００℃、１００秒間、一酸化窒素（ＮＯ）に曝すことで、界面の終端行う。終端層を９９９で示した。ＣＶＤ法により堆積したシリコン酸化膜は熱酸化膜に比べ膜密度が低いため、酸化材となるＮＯが透過し、界面に残るダングリングボンドと結合させることができる。また、この熱処理を行うことで、短時間ではあるが膜中の未反応結合などの不安定なサイトが酸化等の修復を受け、堆積膜の膜質を改質することもできる。（図１１）【００３２】
リンを５ｘ１０２０ｃｍ−３の濃度でin-situドーピングした多結晶シリコンを３００ｎｍ堆積する。図３のゲートパターン１５００を用いてパターニングし、異方性エッチングすることでゲート電極を形成する。（図１２）【００３３】
層間絶縁膜９５０を５００ｎｍ堆積し、図３中５２００で示したコンタクト部を開口する。開口したソース電極２００およびＰ＋拡散層１６０上にシリサイド層２１０を形成することで、金属配線とのコンタクト抵抗を低減することができる。スパッタ法により、ニッケルを５０ｎｍ堆積し、第１アニールとして、７００℃で６０秒の熱処理を加えることで、多結晶シリコン２１０とシリサイデーション反応を行う。未反応金属を硫酸と過酸化水素混合液で除去したのち、第２アニールである１０００℃６０秒の熱処理を行い、反応させることで、所望のニッケルシリサイド層２１０を形成する。（図１３）【００３４】
図では省略しているが、ゲート電極５００へのコンタクトを開口する。スパッタ法によりアルミニウムを２ミクロン堆積し、パターニングすることで、金属配線６００を形成する。アルミニウム堆積前にＴｉやＴｉＮなどのバリアメタルを堆積し、シリサイド層との間に挟むことができる。これらの配線工程および以降の工程は、既知の半導体素子プロセスを行うことにより、本発明半導体素子を得ることができる。（図１４）【００３５】
表面側の配線を形成したのち、裏面にニッケルを７０ｎｍ堆積し、レーザーアニールすることで、シリサイド層１１４を形成することができる。これにより、金属配線と半導体層の接触抵抗を低減することができる。シリサイド形成後、チタンおよびニッケルおよび金の積層膜（図中省略）をスパッタ法により形成することで、裏面、ドレイン電極の配線を完成させる。（図１５）【００３６】
基板下面１１４のドレイン電極コンタクトから高濃度層１０４、１０１およびエピ層１０２に給電され、１０２とソース電極２１０間のＰウェル１１０領域基板表面が、ゲート絶縁膜９００を介してゲート電極５００による電界効果により制御されることで、ＭＯＳＦＥＴのトランジスタ動作を果たすことができる。【００３７】
この製造工程で形成した素子では、チャネル界面は酸化工程を通ることがないため、炭素過剰層は形成されない。そのため、高移動度が実現でき、オン抵抗の低い、良好な動作特性を持った素子を得ることができる。
【実施例２】
【００３８】
図１６から図２０を用いて、その他の構造の製造方法を説明する。図１６は平面レイアウトを示したもの、また、図１７から図２０は、実施例１の図１０以降で示した製造方法に変わる製造方法および構造を示しており、図１６のＡ−Ａ断面で示したものである。実施例１で使われているソース拡散層とゲート電極がオーバーラップしている領域に、図１６の１５０１に示したパターンを用いて層間絶縁膜を挟むことで、ソース−ゲート間の耐圧を向上させ、寄生容量を低減することができる。【００３９】
図９に示した炭素過剰層除去したのち、基板全面に層間絶縁膜となるシリコン酸化膜９８０を形成する。これは、ＴＥＯＳを原料とするＣＶＤ法で３００ｎｍ堆積することで行うことができる。必要に応じて９００℃程度の焼き締めを行うことができる、この場合、全面に堆積した酸化膜であり、酸化雰囲気ではないため、機械的応力の発生は問題にならない。（図１７）【００４０】
図１６の１５０１パターンを用いて、ソース電極２００がチャネル方向に露出するように層間膜９８０を開口し、ＳｉＨ４とＮ２Ｏを原料ガスとし、７５０℃のＣＶＤ法によりゲート絶縁膜となるシリコン酸化膜９００を５０ｎｍ堆積する。チャネルを露出させる際、ウエットエッチを用いることで、基板へのダメージを避けることができる。通常ＳｉＣ結晶表面を酸化するには、１２００℃程度の温度を用いられるため、この温度は、ＳｉＣにとって十分に低温と言える。ＣＶＤ法により酸化膜堆積後、１０００℃、１００秒間、一酸化窒素（ＮＯ）に曝すことで、ＳｉＣ界面の終端処理を行う。終端層を９９９で示した。ＣＶＤ法により堆積したシリコン酸化膜は熱酸化膜に比べ膜密度が低いため、酸化材となるＮＯが透過し、界面に残るダングリングボンドと結合させることができる。また、この熱処理を行うことで、短時間ではあるが膜中の未反応結合などの不安定なサイトが酸化等の修復を受け、堆積膜の膜質を改質することもできる。【００４１】
上記製造方法は、実施例１に示したものと同様であるが、酸化膜の形成を堆積によらず行う方法もある。炭素過剰層を除去し、チャネル部を露出させた後、ＣＶＤ法により５ｎｍの多結晶シリコン層を堆積した後、ＩＳＳＧ（Ｉｎ−ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）法により、堆積した多結晶シリコンのみを酸化する。この際、ＩＳＳＧは反応性が高いため、ＳｉＣを酸化せず、ダングリングボンドのみ終端することができる。この処理の後、ＣＶＤ法によりゲート絶縁膜を堆積することで、所望の酸化膜厚さにする。このＣＶＤ膜の堆積前後においてＮＯによる界面処理を追加的に行ってもよい。（図１８）【００４２】
リンを５ｘ１０２０ｃｍ−３の濃度でin-situドーピングした多結晶シリコンを３００ｎｍ堆積する。図１６のゲートパターン１５００を用いてパターニングし、異方性エッチングすることでゲート電極を形成する。この時、加工するパターンは層間膜９８０の上に乗っているため、加工がオーバーエッチになっても基板面にダメージを与えない。ここでは、十分なオーバーエッチを行い、酸化膜９００まで加工された様子を示している。層間絶縁膜９５０を５００ｎｍ堆積し、図１６中５２００で示したコンタクト部を開口する。開口したソース電極２００およびＰ＋拡散層１６０上にシリサイド層２１０を形成することで、金属配線とのコンタクト抵抗を低減することができる。スパッタ法により、ニッケル６１０を５０ｎｍ堆積し、第１アニールとして、７００℃で６０秒の熱処理を加えることで、多結晶シリコン２１０とシリサイデーション反応を行う。未反応金属を硫酸と過酸化水素混合液で除去したのち、第２アニールである１０００℃６０秒の熱処理を行い、反応させることで、所望のニッケルシリサイド層２１０を形成する。（図１９）【００４３】
図１４および図１５で示した配線工程を行うことで、所望の素子構造を得ることができる。（図２０）【００４４】
この構造では、ゲート加工を容易にし、寄生容量を低減できる効果がある。
【実施例３】
【００４５】
これまで、炭素過剰層の除去をウエハ全面で行う例を示してきたが、チャネル界面のみ除去することもできる。その製造方法を図２１から図２６を用いて説明する。【００４６】
図８から図９に示した工程により、不純物拡散層を形成する。（図２１）【００４７】
ＣＶＤ法により多結晶シリコン５０１を４００ｎｍ堆積後、シリコン酸化膜９７１を１００ｎｍ堆積する。図１６の１５０１を用いてパターニングする。（図２２）【００４８】
シリコン酸化膜９６０を５０ｎｍ堆積し、異方性を持ったドライエッチ加工することで、積層した５０１および９７１側面にサイドウォール９６０を形成する。開口した拡散層２００および１６０上にシリサイド２１０を形成する。この工程は、図１３で示したものと同様である。（図２３）【００４９】
シリコン酸化膜９５０を７００ｎｍ堆積後、ＣＭＰ（Ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、多結晶シリコン５０１の上部が露出するまで平坦化する。露出した多結晶シリコン５０１を、フッ硝酸を用いてウエットエッチング除去し、チャネル部を露出させる。（図２４）【００５０】
露出したＳｉＣ表面を、ＳＦ６を用いて２０ｎｍエッチングすることで、炭素過剰層を除去する。以下、図１８に示したものと同様な工程をとることで、ゲート絶縁膜９００、界面処理層９９９、およびゲート電極５００を堆積することができる。その後、ＣＭＰ法により平坦化することで、ゲートパターン１５００の形状に加工することができる。（図２５）【００５１】
図１４および図１５で示した配線工程を行うことで、所望の素子構造を得ることができる。（図２６）【００５２】
この方法では、ＳｉＣ表面のチャネル部のみのエッチングで素子を形成することができる。
【実施例４】
【００５３】
実施例４は、実施例１ないし２をトレンチ型のセルに適用した場合を示したものである。従来のＤＭＯＳでは、電流が基板表面を水平方向に流れた後、Ｐウェルで挟まれた領域を流れる必要があり、大きな寄生抵抗を生じていた。トレンチゲートでは、電流がソースからドレイン電極まで縦方向にのみ流れるため、こうした寄生抵抗を生じることがなく、寄生抵抗を下げ、レイアウト面積を縮小できる利点がある。平面レイアウト例を図２７に、また、製造工程を図２８から図３２を用いて説明する。【００５４】
図２７のレイアウトでは、Ｐウェル給電部５１６０をソース電極５２００とは分けて配置している。【００５５】
Ｐウェル１１０、ソース２００、Ｐ＋拡散層１６０（図示せず）、ドレイン高濃度層１０４をイオン打ち込み法により形成し、ＣＶＤ法により１０００ｎｍのシリコン酸化膜９８０を堆積する。（図２８）【００５６】
ゲートパターン１５００により、シリコン酸化膜９８０およびＳｉＣ基板をエッチングすることで。溝を形成する。この時、Ｐウェル１１０底部より深く加工する。（図２９）【００５７】
トレンチ加工により形成された表面は、炭素過剰層がないため、図１１、図１２にある工程でゲート絶縁膜９００、終端処理層９９９、ゲート電極５００を形成し、ＣＭＰ法により平坦化することで、ゲート電極加工を行う。（図３０）【００５８】
層間絶縁膜９５０を５００ｎｍ堆積し、図２７中５２００および５１６０で示したコンタクト部を開口する。（図３１）【００５９】
実施例１と同様に、開口したコンタクト部にシリサイド２１０を形成し、ゲート電極へのコンタクト（図示せず）を開口したのち、実施例１と同様に配線工程を行うことで所望の素子を得ることができる。（図３２）【００６０】
本実施例により、トレンチ型のパワーＭＯＳＦＥＴでも、界面処理層を持った素子を形成することができる。
【実施例５】
【００６１】
本発明構造を用いたインバーターを構成する際、ＭＯＳＦＥＴと組み合わせることで必要となるダイオードを、ＭＯＳＦＥＴと同時に形成することができる。【００６２】
先ず、図３３に本実施例の構造を用いたＭＯＳＦＥＴ素子のレイアウトを示す。ここでは基本セルと外周の配置例を示したものである。アレイ状の基本セルの外周に、２重のガードバンド１１１５が配置されている。このガードバンドにより終端部の電界を緩和させている。図３４では、図３３に示した素子終端部のガードバンドの外側に、ショットキーバリアダイオードを形成する例を示している。金属電極層１２５０の配置を示している。また、その外周にダイオード部の耐圧を維持するためのガードバンド１１１６が設けられている。図３４のＡ−Ａ断面の素子構造を図３５に示した。図中ＡがＭＯＳＦＥＴ領域、ＢはＭＯＳＦＥＴのガードバンド領域、Ｃはショットキーダイオード領域である。これらの素子の配置を示すため、ここでは、ゲート５００とシリサイド電極２１０を示している。また、拡散層の構成も合わせて示している。１１０はＭＯＳＦＥＴのＰウェル、１１５はＭＯＳＦＥＴのガードバンド用Ｐウェル、１１６はダイオードのガードバンド用Ｐウェル、１０５はショットキーバリアダイオード用表面Ｎ型拡散層領域、１６２はダイオード保護用Ｐ＋領域である。ここでは、それぞれ２つの保護用Ｐ＋領域のみを描いているが、この領域に公知のアレイ状に配置したショットキーバリアダイオードの構成方法を用いることができる。ダイオード金属電極２１０は、ＭＯＳＦＥＴのソース電極形成と同時に行うことができる。
【符号の説明】
【００６３】
１０１・・・４Ｈ−ＳｉＣ基板、１０２・・・ＳｉＣエピタキシャル層、１０４・・・ドレイン拡散層領域１０５、１１１・・・Ｎ型拡散層、１１０、１１５、１１６・・・Ｐウェル、１６０、１６２・・・Ｐ型拡散層、２００・・・ソース、
１１４、２１０・・・シリサイド層、５００・・・ゲート、５０１・・・多結晶シリコン、６００・・・金属配線、９００・・・ゲート絶縁膜、９９９・・・界面処理層、９５０、９６０、９７０、９８０・・・シリコン酸化膜、
１１１０・・・Ｐウェルパターン、１１１５、１１１６・・・ガードバンドパターン、１１６０・・・Ｐ＋拡散層パターン、１２００・・・ソースパターン、１５００・・・ゲートパターン、１６００・・・金属配線パターン、５１６０・・・ウェルコンタクトパターン、５２００・・・ソースコンタクトパターン、５５００・・・ゲートコンタクトパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【手続補正書】
【提出日】平成28年6月23日(2016.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、前記チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置において、
前記チャネル領域の表面と前記ゲート絶縁膜との界面が、炭素を高濃度に含まない終端処理層を介して形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、前記チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置において、
前記チャネル領域の表面には炭素間結合を備え、その単位平面あたりの密度が、４×１０１２ｃｍ−２以下であることを特徴とする炭化珪素半導体装置。
【請求項３】
請求項２において、
前記チャネル領域の表面と前記ゲート絶縁膜との界面に、厚さが１ｎｍより薄い界面終端層を備えることを特徴とする炭化珪素半導体装置。
【請求項４】
請求項３において、
前記界面終端層が、シリコン酸窒化物であることを特徴とする炭化珪素半導体装置。
【請求項５】
ソース領域及びチャネル領域が炭化珪素基板の上面に配置され、前記チャネル領域の上にゲート絶縁膜を有する炭化珪素半導体装置の製造方法において、
前記炭化珪素基板の上面に前記ソース領域及び前記チャネル領域を形成する第１工程と、
前記ソース領域及び前記チャネル領域の表面を露出させる第２工程と、
前記第２工程に続いて、前記チャネル領域の表面に生じた炭素間結合を除去する第３工程と、
前記第３工程に続いて、前記チャネル領域の表面の上に堆積法により前記ゲート絶縁膜を形成する第４工程と、
前記第４工程に続いて、窒素を含む酸化雰囲気において、１０００℃以下の温度で加熱して、前記ゲート絶縁膜と前記チャネル領域の表面との界面の未反応結合手を終端させる第５工程と、を有する炭化珪素半導体装置の製造方法。
【請求項６】
請求項５において、
前記第３工程では、水素を用いた気相エッチングを行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
請求項５において、
前記窒素を含む酸化雰囲気は、一酸化窒素を含むことを特徴とする炭化珪素半導体装置の製造方法。
【国際調査報告】
2014155651.tif 000039
2014155651.tif 000040