(57)【要約】  複数の電力用半導体素子をそれぞれオン・オフ駆動する複数の制御回路と、これらの各制御回路に設けられて動作ステータス情報を出力する複数の信号出力回路とを具備し、前記各信号出力回路は、それぞれオープンドレイン構成の信号出力端を備え、これらの各信号出力端を前記電力用半導体素子および前記制御回路を搭載した内部リードフレームにそれぞれ接続したことを特徴とする。
2014203678.tif 000002
【特許請求の範囲】
【請求項１】
複数の電力用半導体素子と、これらの半導体素子をそれぞれオン・オフ駆動する複数の制御回路と、これらの制御回路にそれぞれ設けられて動作ステータス情報を出力する複数の信号出力回路とを具備し、
前記各信号出力回路は、それぞれオープンドレイン構成の信号出力端を備え、これらの各信号出力端を前記各電力用半導体素子および前記各制御回路が搭載された回路基板の内部リードフレームにそれぞれ接続したことを特徴とする半導体モジュール。
【請求項２】
複数の電力用半導体素子と、これらの半導体素子をそれぞれオン・オフ駆動する複数の制御回路と、これらの制御回路にそれぞれ設けられて動作ステータス情報を出力する複数の信号出力回路とを具備し、
前記各信号出力回路は、それぞれオープンコレクタ構成の信号出力端を備え、これらの各信号出力端を前記各電力用半導体素子および前記各制御回路が搭載された回路基板の内部リードフレームにそれぞれ接続したことを特徴とする半導体モジュール。
【請求項３】
前記複数の信号出力回路の内の１つは、前記制御回路の内部において抵抗を介して前記信号出力端をプルアップまたはプルダウンされている請求項１または２に記載の半導体モジュール。
【請求項４】
前記複数の信号出力回路における各信号出力端がそれぞれ接続される前記内部リードフレームは、抵抗を介してプルアップまたはプルダウンされている請求項１または２に記載の半導体モジュール。
【請求項５】
前記複数の信号出力回路における信号出力端を形成した半導体素子は、前記各信号出力回路毎に互いに異なる出力抵抗値を有する請求項１または２に記載の半導体モジュール。
【請求項６】
前記複数の信号出力回路が出力する前記動作ステータス情報は、前記電力用半導体素子の異常動作を示す異常情報である請求項１または２に記載の半導体モジュール。
【請求項７】
前記各制御回路は、前記内部リードフレームに出力された前記動作ステータス情報を検出して前記電力用半導体素子の駆動を停止させる保護回路を備えている請求項１または２に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電力用半導体素子と、これらの半導体素子をそれぞれオン・オフ駆動する複数の制御回路とを備えた半導体モジュールに関する。
【背景技術】
【０００２】
複数のスイッチング素子と、これらのスイッチング素子をそれぞれオン・オフ駆動する複数の制御回路とを備えた半導体モジュールは、例えばモータ等の負荷を駆動するインバータ装置の構成部品として用いられる。図４は三相モータＭを駆動するインバータ装置に用いられる半導体モジュールＩＰＭの要部概略構成を示す図で、Ｑ１,Ｑ２〜Ｑ６は、３組のハーフブリッジ回路をそれぞれ形成する６個のスイッチング素子である。またＤ１,Ｄ２〜Ｄ６は前記各スイッチング素子Ｑ１,Ｑ２〜Ｑ６にそれぞれ逆並列に接続されたフリーホイリング・ダイオードである。【０００３】
ここで前記３組のハーフブリッジ回路は、直流電圧が印加される電源端子Ｐに共通に接続されて上アームを形成するスイッチング素子Ｑ１,Ｑ２,Ｑ３と、下アームを形成するスイッチング素子Ｑ４,Ｑ５,Ｑ６とを、それぞれ対にして直接接続して構成される。これらの各ハーフブリッジ回路は、上アームを形成するスイッチング素子Ｑ１（Ｑ２,Ｑ３）と、下アームを形成するスイッチング素子Ｑ４（Ｑ５,Ｑ６）との接続点を、前記三相モータＭにＵ(Ｖ,Ｗ)相の電力を供給する出力端子Ｌ１（Ｌ２,Ｌ３）としている。【０００４】
また前記下アームを形成するスイッチング素子Ｑ４,Ｑ５,Ｑ６の他端は、接地側端子Ｎ１,Ｎ２,Ｎ３にそれぞれ接続される。これらの接地側端子Ｎ１,Ｎ２,Ｎ３は、例えばシャント抵抗Ｒ１,Ｒ２,Ｒ３を介して接地される。尚、前記各スイッチング素子Ｑ１,Ｑ２〜Ｑ６は、制御電極であるゲートを備えたＩＧＢＴまたはＭＯＳ-ＦＥＴからなる電力用半導体素子である。このような構成の半導体モジュールＩＰＭについては、例えば特許文献１等に詳しく紹介される通りである。【０００５】
ところで前記半導体モジュールＩＰＭに設けられて前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６をそれぞれオン・オフ駆動する制御回路ＩＣ１〜ＩＣ６は、例えば図５に示すように、前記各スイッチング素子Ｑ１,Ｑ２〜Ｑ６のゲートに駆動信号を印加するドライブ回路として、出力アンプＡ１〜Ａ６を備える。また前記各制御回路ＩＣ１〜ＩＣ６は、前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６に流れる電流や動作温度等を監視して該スイッチング素子Ｑ１,Ｑ２〜Ｑ６の過電流や過熱等の異常を検出する異常検出回路ＥＤ１〜ＥＤ６をそれぞれ備える。【０００６】
そして前記半導体モジュールＩＰＭは、前記異常検出回路ＥＤ１〜ＥＤ６にて異常を検出したときには出力制御回路Ｃ１〜Ｃ６を介して前記出力アンプＡ１〜Ａ６の動作を禁止し、これによって前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６を保護するように構成されている。また同時に前記半導体モジュールＩＰＭは、前記異常検出回路ＥＤ１〜ＥＤ６にて検出された前記過電流や過熱等の異常情報を前記制御回路ＩＣ１〜ＩＣ６の動作ステータス情報として、例えばスイッチ素子Ｓ１〜Ｓ６を介して外部出力するように構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３３９４３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで上述した如く構成された半導体モジュールＩＰＭにおいては、前記制御回路ＩＣ１〜ＩＣ６の動作ステータス情報をそれぞれ外部出力するには、前記各スイッチ素子Ｓ１〜Ｓ６にそれぞれ接続した外部接続端子が必要となる。この為、前記半導体モジュールＩＰＭにおける入出力端子数の増加を招くことが否めない。そこで従来では、専ら、前記半導体モジュールＩＰＭにおける特定の制御回路ＩＣにだけ、前述した動作ステータス情報の出力機能を持たせている。更には前記複数の制御回路ＩＣ１〜ＩＣ６間で前記動作ステータス情報を相互に通知し、異常検出時には前記特定の制御回路ＩＣからだけ前記動作ステータス情報を外部出力することも提唱されている。【０００９】
このような構成を採用した場合、確かに前記半導体モジュールＩＰＭにおける入出力端子数を低減することが可能である。しかしながらこの場合、異常検出から前記動作ステータス情報を外部出力するまでに時間が掛かることが否めない。更には前記半導体モジュールＩＰＭの動作を制御する外部制御装置においては、前記半導体モジュールＩＰＭで発生した異常の種別を判定して該半導体モジュールＩＰＭの保護機能を適切に働かせるまでに時間が掛かると言う問題がある。【００１０】
本発明はこのような事情を考慮してなされたもので、その目的は、入出力端子数を増加させることなく複数の制御回路の動作ステータス情報を外部出力することが可能であり、しかも各制御回路において検出された異常に対する保護動作を速やかに起動することのできる簡易な構成の半導体モジュールを提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するべく本発明に係る半導体モジュールは、例えばＩＧＢＴやＭＯＳ-ＦＥＴからなる複数の電力用半導体素子と、これらの半導体素子をそれぞれオン・オフ駆動する複数の制御回路と、これらの制御回路にそれぞれ設けられて動作ステータス情報を入出力する複数の信号出力回路とを具備したものであって、
特に前記各信号出力回路は、それぞれオープンドレイン構成の信号出力端を備えたスイッチ素子からなり、これらの信号出力回路における前記信号出力端を、当該半導体モジュールの前記各電力用半導体素子および前記各制御回路を搭載した内部リードフレームにそれぞれ接続したことを特徴としている。
或いは前記各信号出力回路は、それぞれオープンコレクタ構成の信号出力端を備えたスイッチ素子からなり、これらの信号出力回路における前記信号出力端を、当該半導体モジュールの前記各電力用半導体素子および前記各制御回路を搭載した内部リードフレームにそれぞれ接続したことを特徴としている。【００１２】
好ましくは前記複数の信号出力回路の内の少なくとも１つは、前記制御回路の内部において抵抗を介して前記信号出力端をプルアップまたはプルダウンされたものとして構成される。また或いは前記複数の信号出力回路の各出力端子がそれぞれ接続される前記内部リードフレームを、抵抗を介してプルアップまたはプルダウンした構成としておくことも可能である。尚、前記内部リードフレームが接続された前記半導体モジュールの特定の出力端子を、該前記半導体モジュールの外部において抵抗を介してプルアップまたはプルダウンすることも勿論可能である。また前記複数の信号出力回路におけるオープンコレクタ構成またはオープンドレイン構成の信号出力端を形成したスイッチ素子は、前記各信号出力回路毎に互いに異なる出力抵抗値を有することが好ましい。【００１３】
ちなみに前記複数の信号出力回路が出力する前記動作ステータス情報は、前記電力用半導体素子の異常動作を示す異常情報である。また前記各制御回路は、前記内部リードフレームに出力された前記動作ステータス情報を検出して前記電力用半導体素子の駆動を停止させる保護回路を備えることが望ましい。
【発明の効果】
【００１４】
本発明に係る半導体モジュールによれば、前記複数の制御回路にそれぞれ設けられて前記動作ステータス情報を出力する複数の信号出力回路がオープンドレイン構成またはオープンコレクタ構成の出力端子を備え、これらの出力端子を該半導体モジュールの内部リードフレームにそれぞれ接続してワイヤード・オアされるように構成されている。従って前記複数の制御回路の数に拘わることなく、その出力端子を１つにまとめて前記各制御回路からそれぞれ出力される前記動作ステータス情報を外部出力することができる。従って外部接続用の入出力端子数の増加を招来することなく半導体モジュールを構築することが可能となる。【００１５】
しかも前記各制御回路は、その信号出力回路の出力端子をワイヤード・オア接続した前記内部リードフレームを介して自身の動作ステータス情報を外部出力すると共に、前記内部リードフレームを介して他の制御回路が外部出力した前記動作ステータス情報をそれぞれ取り込むことが可能である。従って他の制御回路において検出された異常情報を速やかに、しかも簡易に取得して適切な異常対策処理を実行することが可能である。また前記オープンドレイン構成またはオープンコレクタ構成の信号出力端を形成したスイッチ素子の出力抵抗値、即ち、スイッチ素子のオン抵抗を、前記各信号出力回路毎に互いに異なるようにすることも可能である。このようにすれば、異常検出時における前記信号出力端の電圧変化から、どの信号出力回路が異常信号である動作ステータス情報を出力したかを容易に検出することも可能となる。故に、簡易にして効果的にその異常対策機能の充実化を図ることができ、実用的利点が多大である。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体モジュールの概略構成図。
【図２】半導体モジュールに設けられる制御回路の概略構成を示す図。
【図３】図１に示す半導体モジュールのレイアウト構造を示す図。
【図４】三相モータを駆動するインバータ装置に用いられる従来一般的な半導体モジュールの出力段の構成例を示す図。
【図５】従来の半導体モジュールに設けられる制御回路の概略構成を示す図。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の一実施形態に係る半導体モジュールについて説明する。
【００１８】
図１は本発明に係る半導体モジュールＩＰＭの概略構成図である。この図１に示す半導体モジュールＩＰＭは、３組のハーフブリッジ回路を形成する６個のスイッチング素子Ｑ１,Ｑ２〜Ｑ６、および６個のフリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６を備える。更に半導体モジュールＩＰＭは、前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６を、前記各ハーフブリッジ回路毎にそれぞれ相補的にオン・オフ駆動する３個の制御回路ＩＣ１,ＩＣ２,ＩＣ３を備えて構成される。尚、ここでは３組のハーフブリッジ回路を形成する半導体モジュールＩＰＭについて説明するが、２組または４組以上のハーフブリッジ回路を形成するものであっても良い。
【００１９】
ちなみに前記６個のスイッチング素子Ｑ１,Ｑ２〜Ｑ６は、例えばＩＧＢＴからなり、基本的には２個ずつ対をなして直列に接続されて３組のハーフブリッジ回路を形成する。また前記６個のフリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６は、基本的には前述したように前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６のそれぞれに逆並列に接続されてフリーホイリング電流の経路を形成する役割を担う。
【００２０】
また前記制御回路ＩＣ１,ＩＣ２,ＩＣ３は、例えば図２にその概略構成を示すように前記ハーフブリッジ回路を形成した各スイッチング素子Ｑ１,Ｑ２〜Ｑ６の対毎に、その制御電極であるゲートに相補的に駆動信号を印加する出力アンプＡ１ｕ,Ａ１ｄ〜Ａ３ｕ,Ａ３ｄをそれぞれ備える。また前記各制御回路ＩＣ１〜ＩＣ３は、前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６に流れる電流や動作温度等を監視して該スイッチング素子Ｑ１,Ｑ２〜Ｑ６の過電流や過熱等の異常を検出する異常検出回路ＥＤ１〜ＥＤ３をそれぞれ備える。
【００２１】
更に前記各制御回路ＩＣ１,ＩＣ２,ＩＣ３は、前記異常検出回路ＥＤ１〜ＥＤ３にて異常を検出したときには後述するように保護回路としての出力制御回路Ｃ１〜Ｃ３を介して前記出力アンプＡ１ｕ,Ａ１ｄ〜Ａ３ｕ,Ａ３ｄの動作を禁止し、これによって前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６を保護するように構成されている。また同時に前記各制御回路ＩＣ１,ＩＣ２,ＩＣ３は、前記異常検出回路ＥＤ１〜ＥＤ３にてそれぞれ検出された前記過電流や過熱等の異常情報を、当該制御回路ＩＣ１〜ＩＣ３の動作ステータス情報として、例えばｎ型のＭＯＳ-ＦＥＴからなるスイッチ素子Ｓ１〜Ｓ３を主体として構成された信号出力回路ＩＯ１〜ＩＯ３を介して外部出力するように構成されている。
【００２２】
ここで前記各スイッチ素子Ｓ１〜Ｓ３は、いわゆるオープンドレイン構成の信号出力回路ＩＯ１〜ＩＯ３をそれぞれ構築したものである。そしてＭＯＳ-ＦＥＴからなる前記各スイッチ素子Ｓ１〜Ｓ３の信号出力端であるドレインは、後述する内部リードフレーム３ｃにそれぞれ接続されている。尚、前記各スイッチ素子Ｓ１〜Ｓ３が、例えばバイポーラトランジスタ等からなる場合、これらのスイッチ素子Ｓ１〜Ｓ３の信号出力端はコレクタとなる。従ってこの場合には、前記各スイッチ素子Ｓ１〜Ｓ３をオープンコレクタ構成とすれば良い。
また前記信号出力回路ＩＯ１〜ＩＯ３の中の１つ、具体的には前記信号入出力回路ＩＯ３の信号出力端は、当該制御回路ＩＣ３の内部においてプルアップ抵抗Ｒを介してその電源電圧Ｖccに接続されている。ちなみに前述した出力制御回路Ｃ１〜Ｃ３は、前記信号出力回路ＩＯ１〜ＩＯ３の各信号出力端の電圧、即ち、前記内部リードフレーム３ｃの電圧を所定の閾値電圧Ｖrefとそれぞれ比較することで前記動作ステータス情報を検出するものとなっている。
【００２３】
図３は上述したＩＧＢＴからなる複数のスイッチング素子Ｑ１,Ｑ２〜Ｑ６、前記フリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６、並びに前記制御回路ＩＣ１〜ＩＣ３を備えた半導体モジュールＩＰＭのレイアウト構造を示している。この半導体モジュールＩＰＭは、矩形状のフレーム本体１を形成する端子ケースの略中央部に設けられた、例えばＡｌ基板からなる絶縁基板２を備える。そして前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６、および前記フリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６は、前記絶縁基板２上にそれぞれ１列に並べて搭載される。また前記制御回路ＩＣ１〜ＩＣ３は、例えば接地ラインとして用いられる後述する内部リードフレーム３ａ上に並べて搭載される。
【００２４】
尚、図中３（３ａ〜３ｃ）は、導体層である複数の内部配線パターンをなす内部リードフレームであり、また４（４ａ〜４ｏ）,５（５ａ〜５ｊ）はそれぞれ外部接続用制御端子をなす複数本のリードフレームを示している。ちなみに前記フレーム本体１の一辺側に並べて設けられた前記リードフレーム４（４ａ〜４ｏ）は、前記制御回路ＩＣ１,ＩＣ２,ＩＣ３に制御信号等を入出力する役割を担う。また前記フレーム本体１の他辺側に並べて設けられた前記リードフレーム５（５ａ〜５ｊ）は、前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６がそれぞれ出力する電流を外部に供給する役割を担う。
【００２５】
そして、例えばＡu線からなるボンディング・ワイヤ７を用いて前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６、前記フリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６、並びに前記制御回路ＩＣ１〜ＩＣ３を、前記内部リードフレーム３（３ａ〜３ｃ）、および前記リードフレーム４（４ａ〜４ｏ）,５（５ａ〜５ｊ）にそれぞれ接続することで半導体モジュールＩＰＭが構成される。
【００２６】
ちなみにこの実施形態においては、図１に示すように前記複数組、例えば３組のハーフブリッジ回路における上アーム側の前記スイッチング素子Ｑ１,Ｑ２,Ｑ３の各低電位側電極であるエミッタ、および下アーム側の前記スイッチング素子Ｑ４,Ｑ５,Ｑ６の各高電位側電極であるコレクタは、図３に示すように前記複数の外部接続用出力端子としてのリードフレーム５ａ,５ｂ〜５ｊにそれぞれ個別に接続される。
【００２７】
そして図１に示すように前記各ハーフブリッジ回路の下アーム側に設けられるフリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６については、そのカソードを前記上アーム側のスイッチング素子Ｑ１,Ｑ２,Ｑ３の各エミッタにそれぞれ直列に接続している。また前記各フリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６のアノードを、前記下アーム側のスイッチング素子Ｑ４,Ｑ５,Ｑ６の各エミッタにそれぞれ接続している。
【００２８】
また上アーム側に設けられる前記フリーホイリング・ダイオードＤ１,Ｄ２,Ｄ３については、そのカソードを前記上アーム側のスイッチング素子Ｑ１,Ｑ２,Ｑ３の各コレクタにそれぞれ共通に接続している。そして前記各フリーホイリング・ダイオードＤ１,Ｄ２,Ｄ３の各アノードを、前記下アーム側のスイッチング素子Ｑ４,Ｑ５,Ｑ６の各コレクタにそれぞれ直列に接続している。
【００２９】
即ち、この例では上アーム側のスイッチング素子Ｑ１,Ｑ２,Ｑ３と下アーム側のフリーホイリング・ダイオードＤ４,Ｄ５,Ｄ６とをそれぞれ直列に接続すると共に、下アーム側のスイッチング素子Ｑ４,Ｑ５,Ｑ６と上アーム側のフリーホイリング・ダイオードＤ１,Ｄ２,Ｄ３とをそれぞれ直列に接続している。そしてこれらのスイッチング素子Ｑとフリーホイリング・ダイオードＤとからなる６組の直列回路を並列的に設けている。
【００３０】
そして前記各直列回路における前記スイッチング素子Ｑとフリーホイリング・ダイオードＤとの接続点を、図３に示すようにそれぞれ独立した６本のリードフレーム５（５ｂ,５ｃ,５ｅ,５ｆ,５ｈ,５ｉ）にそれぞれ個別に接続し、外部接続用出力端子Ｌ１＋,Ｌ１−,Ｌ２＋,Ｌ２−,Ｌ３＋,Ｌ３−として外部に導出している。これらの外部接続用出力端子Ｌ１＋,Ｌ１−,Ｌ２＋,Ｌ２−,Ｌ３＋,Ｌ３−は、例えばダブルフォワード・コンバータやインターリーブ昇圧コンバータ等を構成するに際して、上アーム側スイッチング素子Ｑ１（Ｑ２,Ｑ３）と、下アーム側のスイッチング素子Ｑ４（Ｑ５,Ｑ６）との間にコイルやトランスのインダクタンスの介装を可能とする為の配慮である。
【００３１】
また前記上アーム側の前記スイッチング素子Ｑ１,Ｑ２,Ｑ３の各コレクタ、および前記フリーホイリング・ダイオードＤ１,Ｄ２,Ｄ３の各カソードについては、互いに共通接続して前記リードフレーム５の１つ、即ち、リードフレーム５ａに接続し、電源端子Ｐとして外部に導出している。更に前記下アーム側の前記スイッチング素子Ｑ４,Ｑ５,Ｑ６の各エミッタについては、前記１０本のリードフレーム５中の別のリードフレーム５（５ｄ,５ｇ,５ｊ）にそれぞれ個別に接続し、外部接続用出力端子Ｎ１,Ｎ２,Ｎ３として外部に導出している。
【００３２】
そして図２および図３にそれぞれ示すように、前記制御回路ＩＣ１,ＩＣ２,ＩＣ３における前記信号出力回路ＩＯ１〜ＩＯ３の各信号出力端を、前記ボンディング・ワイヤ７を用いて前記内部リードフレーム３ｃにそれぞれ接続し、動作ステータス情報用出力端子ＧＰＩＯとして外部に導出している。尚、図３においては、前述した制御回路ＩＣ３に組み込まれるプルアップ抵抗Ｒに代えて、前記内部リードフレーム３ｃと電源電圧Ｖccの供給ラインとして用いられる前記内部リードフレーム３ｂとの間にプルアップ抵抗８を搭載した例を示している。
【００３３】
かくして上述した如く構成された半導体モジュールＩＰＭによれば、前記複数の制御回路ＩＣ１,ＩＣ２,ＩＣ３における前記信号出力回路ＩＯ１〜ＩＯ３を構成するＭＯＳ-ＦＥＴからなるスイッチ素子Ｓ１〜Ｓ３がそれぞれオープンドレイン構成となっている。そして前記各スイッチ素子Ｓ１〜Ｓ３の信号出力端であるドレインが、前記内部リードフレーム３ｃに接続されてプルアップ抵抗８を介して電源電圧Ｖccにプルアップされている。尚、前記信号出力回路ＩＯ１〜ＩＯ３を構成するスイッチ素子Ｓ１〜Ｓ３がバイポーラトランジスタ等である場合には、前述したようにオープンコレクタ構成とすれば良い。
【００３４】
この結果、前記制御回路ＩＣ１,ＩＣ２,ＩＣ３、具体的には信号出力回路ＩＯ１〜ＩＯ３からそれぞれ出力される前記動作ステータス情報は、前記内部リードフレーム３ｃにおいてワイヤード・オアされ、前記動作ステータス情報用出力端子ＧＰＩＯを介して外部出力される。従って前記動作ステータス情報用の出力端子として、従来のように複数個設ける必要がなく、半導体モジュールＩＰＭとしての入出力端子数の増加を招くことがない。
【００３５】
またこのようにして或る制御回路ＩＣ１（ＩＣ２,ＩＣ３）から外部出力された前記動作ステータス情報は、当該制御回路ＩＣ１（ＩＣ２,ＩＣ３）の前記出力制御回路Ｃ１（Ｃ２,Ｃ３）において検出されると共に、前記内部リードフレーム３ｃを介して他の制御回路ＩＣ２,ＩＣ３（ＩＣ１）における前記出力制御回路Ｃ２,Ｃ３（Ｃ１）においてそれぞれ検出される。この結果、前記各制御回路ＩＣ１（ＩＣ２,ＩＣ３）は、前記動作ステータス情報に従って一斉に前記出力アンプＡ１ｕ,Ａ１ｄ〜Ａ３ｕ,Ａ３ｄの動作を禁止する。
【００３６】
従って前記複数の制御回路ＩＣ１,ＩＣ２,ＩＣ３のいずれかにおいて前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６の異常が検出されたとき、前記複数のスイッチング素子Ｑ１,Ｑ２〜Ｑ６の全てが略同時に動作禁止され、その異常から速やかに保護されることになる。故に本発明によれば、上述した簡易な構成の下で各種情報の入出力用の外部接続端子数を増加させることなく、半導体モジュールＩＰＭの内部において前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６に対する前記複数の制御回路ＩＣ１,ＩＣ２,ＩＣ３による保護動作をそれぞれ確実に実行させることができる。従ってその実用的利点が多大である。
【００３７】
また前記オープンドレイン構成の信号出力端を形成したＭＯＳ-ＦＥＴからなるスイッチ素子Ｓ１〜Ｓ３のオン抵抗を、前記各信号出力回路毎に互いに異なるようにしておけば、異常検出時における前記信号出力端の電圧変化から、どの信号出力回路が動作ステータス情報を出力したかを検出することも可能となる。
【００３８】
尚、本発明は上述した実施形態に限定されるものではない。例えば前述したプルアップ抵抗については、前記半導体モジュールＩＰＭの外部において前記動作ステータス情報用出力端子ＧＰＩＯをプルアップするように設けることも可能である。またここではオープンドレイン構成のＭＯＳ-ＦＥＴからなる前記スイッチ素子Ｓ１〜Ｓ３のドレインを電源電圧Ｖccにプルアップする例について示した。しかし、例えば前記スイッチ素子Ｓ１〜Ｓ３としてｐ型のＭＯＳ-ＦＥＴを用いるような場合には、オープンドレイン構成の前記スイッチ素子Ｓ１〜Ｓ３のドレインを接地電位ＧＮＤにプルダウンするように構成しても良いことは言うまでもない。
また前記スイッチ素子Ｓ１〜Ｓ３としてバイポーラトランジスタを用いる場合には、該スイッチ素子Ｓ１〜Ｓ３をオープンコレクタ構成とすれば良いことは言うまでもない。  
【００３９】
更には前記制御回路ＩＣ１,ＩＣ２,ＩＣ３についても、例えば前記スイッチング素子Ｑ１,Ｑ２〜Ｑ６のそれぞれに対応させて設けることも可能である。また所定数の制御回路ＩＣをまとめて１チップ化することも可能である。具体的には、例えば前記スイッチング素子Ｑ１,Ｑ２,Ｑ３に対して１チップ化した１つの制御回路ＩＣ１とし、残された前記スイッチング素子Ｑ４,Ｑ５,Ｑ６に対して１チップ化した１つの制御回路ＩＣ２として構成することも可能である。
【００４０】
また半導体モジュールＩＰＭに搭載する前記スイッチング素子Ｑの数についても上述した実施形態に特定されるものではない。また前記スイッチング素子Ｑとして、パワーＭＯＳ-ＦＥＴを用いることも勿論可能である。また前記信号出力回路ＩＯ１〜ＩＯ３についても、従来より種々提唱されている回路構成のものを適宜採用可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４１】
ＩＰＭ  半導体モジュール
Ｑ１,Ｑ２〜Ｑ６  スイッチング素子（ＩＧＢＴ）
Ｄ１,Ｄ２〜Ｄ６  フリーホイリング・ダイオード
ＩＣ１,ＩＣ２,ＩＣ３  制御回路
Ｃ１〜Ｃ３  出力制御回路（保護回路）
Ａ１ｕ,Ａ１ｄ〜Ａ３ｕ,Ａ３ｄ  出力アンプ（ドライブ回路）
ＥＤ１〜ＥＤ３  異常検出回路
ＩＯ１〜ＩＯ３  信号出力回路
Ｓ１〜Ｓ３  スイッチ素子（ＭＯＳ-ＦＥＴ）
Ｒ  プルアップ抵抗
１  フレーム本体
２  絶縁基板
３（３ａ〜３ｃ）  内部リードフレーム（導体層）
４（４ａ〜４ｏ）  リードフレーム
５（５ａ〜５ｊ）  リードフレーム
７  ボンディング・ワイヤ
８  プルアップ抵抗
【図１】
2014203678.tif 000003
【図２】
2014203678.tif 000004
【図３】
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【図４】
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【図５】
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【国際調査報告】
2014203678.tif 000008
2014203678.tif 000009
2014203678.tif 000010
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