(57)【要約】安価に製造でき、高周波特性のバラツキが抑制された半導体デバイスを提供する。内部整合回路基板（１０７，１０８）が、入力端子（１０２）と半導体素子（１０６）との間の入力側の信号伝送経路、および半導体素子と出力端子（１０３）との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、入力端子に接続される外部回路の出力インピーダンスと半導体デバイスの入力インピーダンス、または出力端子に接続される外部回路の入力インピーダンスと半導体デバイスの出力インピーダンスの少なくとも一方を整合させるために設けられ、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤ（１１１）により電気的に接続される部品同士を接触した状態でパッケージ内部に配置している。
2014155974.tif 000002
【特許請求の範囲】
【請求項１】
パッケージを有する半導体デバイスであって、
パッケージ内部に配置される部品として、
パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した半導体デバイス。
【請求項２】
前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路とにより変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成するワイヤにおいて、前記半導体素子に最も近いワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
【請求項３】
前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路により変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する前記内部整合回路基板において、前記半導体素子に最も近い内部整合回路基板によって誘導性のインピーダンスへ変成された直後のワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
【請求項４】
前記内部整合回路基板は、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路に配置され、入力側のインピーダンスを整合させるための入力側内部整合回路基板と、
前記半導体素子と前記出力端子との間の出力側の信号伝送経路に配置され、出力側のインピーダンスを整合させるための出力側内部整合回路基板と、を含み、
前記半導体素子と前記入力側内部整合回路基板とが直接的または間接的に接触し、
前記出力側内部整合回路基板と前記出力端子とが直接的または間接的に接触した状態でパッケージ内部に配置されている請求項１記載の半導体デバイス。
【請求項５】
前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する特性を有するワイヤ以外の少なくとも１つのワイヤによって電気的に接続されている部品同士が、離れた状態でパッケージ内部に配置されている請求項１に記載の半導体デバイス。
【請求項６】
前記半導体素子としてトランジスタチップを有し、
前記トランジスタチップのゲートが入力端子側であって、
前記トランジスタチップのドレインが出力端子側である、請求項１から５のいずれか一項に記載の半導体デバイス。
【請求項７】
半導体デバイスの高周波特性の指標が、前記入力端子における入力端若しくは出力端、または出力端子における入力端若しくは出力端のインピーダンスの不整合損失である請求項１から６のいずれか一項に記載の半導体デバイス。
【請求項８】
半導体デバイスの高周波特性の指標が、入力端子と半導体素子との間または半導体素子と出力端子との間の信号伝送経路の伝送損失である請求項１から６のいずれか一項に記載の半導体デバイス。
【請求項９】
半導体デバイスの高周波特性の指標が、入力端子から出力端子までの電力利得である請求項１から６のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体素子を備える半導体デバイスに関し、特に、高周波信号を処理する半導体素子と整合回路とを有する半導体デバイスに関する。
【背景技術】
【０００２】
一般的に、高周波信号を処理する半導体素子の入出力インピーダンスは、当該半導体素子に接続される外部回路の入出力インピーダンスと異なっている。例えば、入出力インピーダンスの値が５０Ωの外部回路を、入出力のインピーダンスの値が５０Ωと異なる値を有する半導体素子に接続した場合には、半導体素子と外部回路との間にインピーダンスの不整合が生じる。そのため、半導体デバイスにおいては、高周波用の半導体デバイスの入力側および出力側に、外部回路とのインピーダンスの不整合を解消するために整合回路（以下、単に「整合回路」と称する）が設けられている。【０００３】
特に、半導体素子がトランジスタチップであって、その入力電力および出力電力が高い場合には、トランジスタチップのゲート幅が大きくなり、トランジスタチップのインピーダンスが非常に低くなるため、外部回路とのインピーダンスの不整合がより大きくなる。このようなトランジスタチップを含む半導体デバイスにおいては、回路構成によって整合回路損失が大きくなってしまうため、整合回路損失を小さくするために、Ｑ値の高い部品により整合回路を構成するとともに、その整合回路をパッケージの内部に配置する手法が主流になっている。【０００４】
パッケージ化された半導体デバイスの内部に設けられた内部整合回路は、波長短縮効果が期待できる高誘電率基板と、高誘電率基板の表面上に導電体パターンが形成された導電体層と、高誘電率基板の裏面上に全面にわたって形成された接地用の導電体層とを有しており、内部整合回路には容量パターンまたはマイクロストリップ線路パターンが構成されている。【０００５】
トランジスタチップと内部整合回路、および、パッケージ外部の外部回路に接続するためのリード端子と内部整合回路は、金線などのワイヤによって接続される。このワイヤに高周波信号が流れる場合、ワイヤのインダクタンスを無視できず、ワイヤのインダクタンスが内部整合回路の一部として機能する。そのため、トランジスタチップおよび内部整合回路それぞれの位置ずれ、または、トランジスタチップおよび内部整合回路の寸法公差などを原因としてワイヤの長さが変わると、半導体デバイスの高周波特性、例えば、外部回路と半導体デバイスとの接続点におけるインピーダンスの不整合に起因する損失、および／またはリード端子からトランジスタチップまでの信号伝送路における伝送損失などの高周波特性においてバラツキが生じる。【０００６】
上記のような高周波特性のバラツキを低減するために、特許文献１には、トランジスタチップおよび整合回路基板が実装される実装面に予め溝を形成し、その溝によりトランジスタチップおよび整合回路基板を位置決めする方法が開示されている。【０００７】
また、特許文献２には、回路基板が実装される実装面に凹部を予め形成し、その凹部に回路基板を埋設する方法が開示されている。【０００８】
さらに、特許文献３には、キャリアプレートの表面に形成された凸状の台座上に半導体素子を配置し、台座近傍のキャリアプレートの表面上に整合回路基板が実装される半導体デバイスにおいて、台座が逆台形形状の断面を備える（オーバーハングした側面を備える）構成が開示されている。このように構成することにより、台座が台形形状の断面を備える場合に比べて、整合回路基板の一部が台座に乗り上げた状態でキャリアプレートに実装されることを防止している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−２７５７３６
【特許文献２】特開昭６１−２２４３４４
【特許文献３】特開平３−１８５７５１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１〜３の方法は、トランジスタチップおよび整合回路基板が実装される実装面に対して溝または凹部などの位置決めのための基準部を形成する特殊な追加加工を必要とする。当然ながら、このような追加加工によって形成された基準部に基づいてトランジスタチップおよび整合回路基板が位置決めされるため、基準部を形成するための追加加工においては高い加工精度が要求される。【００１１】
また、トランジスタチップおよび整合回路基板の実装面に溝または凹部などの基準部を追加加工することにより、その加工された部分周辺の実装面の部分が歪み、トランジスタチップおよび整合回路基板が実装される実装面の部分の平面度が低下する可能性がある。その結果、実装面に対するトランジスタチップおよび整合回路基板の位置決め精度が低下する可能性がある。【００１２】
したがって、トランジスタチップおよび整合回路を高精度に位置決めして実装面に実装できるように、当該実装面に対して追加加工する場合、その加工コストは必然的に高くなり、結果として、半導体デバイスは高価になるという問題が発生する。【００１３】
そこで、本開示の態様においては、安価に製造できるとともに、高周波特性のバラツキが抑制された半導体デバイスを提供することを課題とする。
【課題を解決するための手段】
【００１４】
前述の課題を解決するために、本開示の一態様によれば、パッケージを有する半導体デバイスであって、
パッケージ内部に配置される部品として、
パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
【発明の効果】
【００１５】
本開示の態様によれば、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させる少なくとも１つのワイヤが電気的に接続する部品同士を接触させることにより、当該半導体デバイスにおけるワイヤのワイヤ長のバラツキを抑制することができる。その結果、半導体デバイスを安価に製造することが可能となり、高周波特性のバラツキが抑制された優れた特性を有する半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本開示における実施の形態１の半導体デバイスの上面図
【図２】本開示における実施の形態１の半導体デバイスの断面図
【図３】本開示における実施の形態１の半導体デバイスの等価回路図
【図４】本開示における実施の形態１の半導体デバイスの入力インピーダンスの説明図
【図５】本開示における実施の形態１のワイヤのインダクタンス値の変化とインピーダンスの不整合損失との関係を示す図
【図６】本開示における実施の形態２の半導体デバイスの上面図
【図７】本開示における実施の形態２の半導体デバイスの等価回路図
【図８】本開示における実施の形態２の半導体デバイスの出力インピーダンスの説明図
【図９】本開示における実施の形態２のワイヤのインダクタンス値の変化とインピーダンスの不整合損失との関係を示す図
【図１０】本開示における別の実施の形態を示す半導体デバイスの上面図
【発明を実施するための形態】
【００１７】
本開示に係る第１の観点の半導体デバイスは、
パッケージを有する半導体デバイスであって、
パッケージ内部に配置される部品として、
パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する少なくとも１つのワイヤにより電気的に接続される部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
このように構成された第１の観点の半導体デバイスは、低コストで製造することが可能となり、高周波特性のバラツキを抑制することができる。
【００１８】
本開示に係る第２の観点の半導体デバイスは、前記の第１の観点において、前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路とにより変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成するワイヤにおいて、前記半導体素子に最も近いワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置してもよい。
【００１９】
本開示に係る第３の観点の半導体デバイスは、前記の第１の観点において、前記半導体素子のリアクタンス成分が０以下のインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路により変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する前記内部整合回路基板において、前記半導体素子に最も近い内部整合回路基板によって誘導性のインピーダンスへ変成された直後のワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置してもよい。
【００２０】
本開示に係る第４の観点の半導体デバイスにおいては、前記の第１の観点における前記内部整合回路基板が、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路に配置され、入力側のインピーダンスを整合させるための入力側内部整合回路基板と、
前記半導体素子と前記出力端子との間の出力側の信号伝送経路に配置され、出力側のインピーダンスを整合させるための出力側整合回路基板と、を含み、
前記半導体素子と前記入力側内部整合回路基板とが直接的または間接的に接触し、
前記出力側内部整合回路基板と前記出力端子とが直接的または間接的に接触した状態でパッケージ内部に配置されてもよい。
【００２１】
本開示に係る第５の観点の半導体デバイスは、前記の第１の観点における前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性が許容値を超えて変化する特性を有するワイヤ以外の少なくとも１つのワイヤによって電気的に接続されている部品同士が、離れた状態でパッケージ内部に配置されてもよい。
【００２２】
本開示に係る第６の観点の半導体デバイスは、前記の第１から第５の観点のいずれかの観点において、前記半導体素子としてトランジスタチップを有し、
前記トランジスタチップのゲートが入力端子側であって、
前記トランジスタチップのドレインが出力端子側であってもよい。
【００２３】
本開示に係る第７の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、前記入力端子における入力端若しくは出力端、または出力端子における入力端若しくは出力端のインピーダンスの不整合損失であってもよい。
【００２４】
本開示に係る第８の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、入力端子と半導体素子との間または半導体素子と出力端子との間の信号伝送経路の伝送損失であってもよい。
【００２５】
本開示に係る第９の観点の半導体デバイスは、前記の第１から第６の観点のいずれかの観点において、半導体デバイスの高周波特性の指標が、入力端子から出力端子までの電力利得であってもよい。
【００２６】
以下、本開示の半導体デバイスに係る実施の形態として、半導体素子としてのトランジスタチップをパッケージ内に有する半導体デバイスについて、添付の図面を参照しながら説明する。なお、本開示の半導体デバイスは、以下の実施の形態に記載した半導体デバイスの構成に限定されるものではなく、以下の実施の形態において説明する技術的思想と同等の技術的思想に基づいて構成される装置を含むものである。
【００２７】
（実施の形態１）
以下、本開示に係る実施の形態１の半導体デバイスを添付の図面を参照しながら説明する。
【００２８】
図１は、実施の形態１の半導体デバイスの上面図である。図２は、図１に示す半導体デバイスの断面図である。
【００２９】
図１と図２に示すように、実施の形態１の半導体デバイスは、部品が実装されるベース部１０１と、ベース部１０１上に配置されて部品が実装される領域をベース部１０１上に明確に限定するセラミック枠体１０４と、セラミック枠体１０４上に配置された入力端子１０２および出力端子１０３とを有する。これらのベース部１０１、セラミック枠体１０４、入力端子１０２、および出力端子１０３によって構成される半導体デバイスのパッケージ内には、すなわち、ベース部１０１上においてセラミック枠体１０４によって囲まれた領域には、パッケージ内部に配置される部品として、半導体素子としてのトランジスタチップ１０６と、第１の内部整合回路基板１０７と、第２の内部整合回路基板１０８とが実装されている。実施の形態１の半導体デバイスにおいては、第１の内部整合回路基板１０７と第２の内部整合回路基板１０８が、入力端子１０２とトランジスタチップ１０６との間に設けられた入力側内部整合回路基板である。
【００３０】
ベース部１０１は、円弧形状に切り込まれた部分を有する切欠き１０５を備え、この切欠き１０５を介して他の部材にねじ止めされて、当該半導体デバイスがモジュール実装される。
【００３１】
入力端子１０２および出力端子１０３は、パッケージ外部の外部回路（図示せず）と信号をやりとりするための端子であって、外部回路とパッケージ内部の部品とを電気的に接続する。
【００３２】
トランジスタチップ１０６は、例えば、Ｓｉ−ＬＤＭＯＳ、または、ＧａＡｓ、ＧａＮなどの半導体を用いた高周波信号を増幅するための半導体チップ等によって構成されている。また、トランジスタチップ１０６は、入力端子１０２と出力端子１０３との間の信号伝送経路上に配置されている。さらに、実施の形態１におけるトランジスタチップ１０６は、その裏面が、ベース部１０１上に配置され、例えば、ペーストまたははんだ等の固着手段を介して接合されている。さらにまた、トランジスタチップ１０６のソース端子は、例えば、裏面に形成された導電体層、貫通ビア、またはワイヤなどを介してベース部１０１に電気的に接続されている。
【００３３】
第１および第２の内部整合回路基板１０７、１０８は、例えば、アルミナまたは酸化チタンなどからなる高誘電率セラミック基板の表面と裏面とに導電体層のパターンを形成することによって構成されている。
【００３４】
また、実施の形態１の半導体デバイスにおいては、第１および第２の内部整合回路基板１０７、１０８が、トランジスタチップ１０６の入力インピーダンスと、入力端子１０２に接続された外部回路の出力インピーダンスとの整合をとるために、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に配設されている。入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路において、第１の内部整合回路基板１０７がトランジスタチップ１０６側に配置され、第２の内部整合回路基板１０８が入力端子１０２側に配置されている。さらに、第１および第２の内部整合回路基板１０７、１０８は、それぞれの裏面が、例えば、導電ペースト、はんだ等によってベース部１０１に接合されている。すなわち、第１および第２の内部整合回路基板１０７、１０８のそれぞれの裏面に形成された導電体層とベース部１０１とが電気的に接続されている。
【００３５】
図１に示すように、入力端子１０２と第２の内部整合回路基板１０８の表面上の導電体層パターンとが、金線などの複数の第１のワイヤ１０９によって電気的に接続されている。
【００３６】
また、第１の内部整合回路基板１０７の表面上の導電体層パターンと第２の内部整合回路基板１０８の表面上の導電体層パターンとが、複数の第２のワイヤ１１０によって電気的に接続されている。
【００３７】
さらに、第１の内部整合回路基板１０７の表面上の導電体層パターンとトランジスタチップ１０６のゲート端子とが、複数の第３のワイヤ１１１によって電気的に接続されている。
【００３８】
そして、トランジスタチップ１０６のドレイン端子と出力端子１０３とが、複数の第４のワイヤ１１２によって電気的に接続されている。
【００３９】
また、実施の形態１の半導体デバイスは、図１に示すように、第１の内部整合回路基板１０７とトランジスタチップ１０６の部品同士が直接的に接触した状態でベース部１０１上に実装されている。
【００４０】
なお、第１の内部整合回路基板１０７とトランジスタチップ１０６のそれぞれの接触面は、それぞれの部品の外側表面であり、それぞれの外側表面における予め設定された所定位置である。実施の形態１の構成においては、第３のワイヤ１１１により接続される第１の内部整合回路基板１０７の導電体層パターンの接続箇所とトランジスタチップ１０６のゲート端子とを結ぶ直線を上から見た線に交差する面がそれぞれの部品の接触面となっている。
【００４１】
以下、実施の形態１の半導体デバイスにおいて、第３のワイヤ１１１により接続される第１の内部整合回路基板１０７とトランジスタチップ１０６が直接的に接触されて、当該半導体デバイスが構成されている理由について説明する。なお、以下の説明においては、半導体デバイスの入力端子１０２に接続される外部回路のインピーダンスを５０Ωとする。
【００４２】
図３は、図１および図２に示した実施の形態１の半導体デバイスの等価回路を示している。図３における各要素においては、図１および図２に示した実施の形態１の半導体デバイスの各構成要素の番号を付している。
【００４３】
第１、第２の内部整合回路基板１０７、１０８は、上記のように、高誘電率基板の表面と裏面とに導電体層のパターンが形成されることによって構成されているため、平行平板型の容量素子として機能する。第１、第２の内部整合回路基板１０７、１０８の裏面の導電体層と電気的に接続されたベース部１０１が接地されているため、第１、第２の内部整合回路基板１０７、１０８は、平行平板コンデンサであり、図３に示すように、並列接続された容量素子とみなすことができる。
【００４４】
また、第１〜第４のワイヤ１０９〜１１２は高周波信号（高周波電力）を伝送するため、各ワイヤ１０９〜１１２のインダクタンス成分を無視することができない。そのため、図３の等価回路に示すように、第１〜第４のワイヤ１０９〜１１２を、インダクタンスとみなしている。
【００４５】
さらに、入力端子１０２および出力端子１０３は、ベース部１０１が接地されるため、セラミック枠体１０４上のマイクロストリップ線路とみなすことができる。
【００４６】
図４は、図３の等価回路に示した複数の部品間の接続点Ａ〜Ｆそれぞれにおいて、トランジスタチップ１０６側をみたインピーダンスをスミスチャート上に示している。図４は、一例として、トランジスタチップ１０６の入力インピーダンスが（２．０００+ｊ０）Ω、信号周波数が２ＧＨｚの場合を示している。すなわち、トランジスタチップ１０６のインピーダンスにおけるリアクタンス成分は０以下となっている。
【００４７】
まず、トランジスタチップ１０６と第３のワイヤ１１１との接続点Ａからトランジスタチップ１０６側をみたインピーダンスは、トランジスタチップ１０６の入力インピーダンスそのものであるため、図４において点Ａで示す（２．０００+ｊ０）Ωであった。
【００４８】
次に、一例として、第３のワイヤ１１１のインダクタンス値が０．５ｎＨである場合、第３のワイヤ１１１と第１の内部整合回路基板１０７の整合回路との接続点Ｂからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｂで示す（２．０００+ｊ６．２８３）Ωであった。
【００４９】
また、一例として、第１の内部整合回路基板１０７の容量値が１０ｐＦである場合、第１の内部整合回路基板１０７の整合回路と第２のワイヤ１１０との接続点Ｃからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｃで示す（１８．６１４+ｊ７．６２７）Ωであった。
【００５０】
さらに、一例として、第２のワイヤ１１０のインダクタンス値が１．３ｎＨである場合、第２のワイヤ１１０と第２の内部整合回路基板１０８の整合回路との接続点Ｄからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｄで示す（１８．６１４+ｊ２３．９６４）Ωであった。
【００５１】
さらにまた、一例として、第２の内部整合回路基板１０８の容量値が２．３ｐＦである場合、第２の内部整合回路基板１０８の整合回路と第１のワイヤ１０９との接続点Ｅからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｅで示す（４８．４８４−ｊ６．８９７）Ωであった。
【００５２】
そして、一例として、第１のワイヤ１０９のインダクタンス値が０．５ｎＨである場合、第１のワイヤ１０９と入力端子１０２との接続点Ｆからトランジスタチップ１０６側をみたインピーダンスは、図４において点Ｆで示す（４８．４８４−ｊ０．６１４）Ωであり、ほぼ５０Ωであった。この５０Ωは、本例示における半導体デバイスの入力端子１０２に接続される外部回路のインピーダンスとほぼ等しく、これにより半導体デバイスと外部回路との間のインピーダンスの整合をとることができる。
【００５３】
なお、ワイヤのインダクタンス値は、ワイヤの長さ、ワイヤの本数、ワイヤ間の距離を変更することによって調整することができる。
【００５４】
また、第１および第２の内部整合回路基板１０７、１０８それぞれの容量値は、高誘電率基板の比誘電率、高誘電率基板の厚さ、その表面および裏面に形成された導電体層の面積を変更することによって調整することができる。
【００５５】
図５は、第１のワイヤ１０９、第２のワイヤ１１０、第３のワイヤ１１１のいずれか一つのインダクタンス値が、設計値に対して変化したときにおける、接続点Ｆでのインピーダンスの不整合損失を示している。図５において、横軸がワイヤ１０９〜１１１のインダクタンス値の変化を示し、縦軸が接続点Ｆでのインピーダンスの不整合損失を示している。なお、図５は、ワイヤ１０９〜１１１のインダクタンス値が設計値に対して±０．１ｎＨの範囲内で変化した場合を示している。
【００５６】
なお、ここで言う設計値とは、トランジスタチップ１０６の入力インピーダンスと、入力端子１０２に接続される外部回路の出力インピーダンスとを整合させることができる、設計上（計算上）のワイヤのインダクタンス値をいう。また、半導体デバイスの高周波特性を示す指標の一例として、接続点Ｆでのインピーダンスの不整合損失の特性が用いられている。このインピーダンスの不整合損失は、接続点Ｆでの反射係数をΓとした場合、−１０×log（１―Γ２）により、計算することができる。
【００５７】
図５に示す破線のグラフ（丸印）は、入力端子１０２と第２の内部整合回路基板１０８の整合回路とを電気的に接続する第１のワイヤ１０９のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第１のワイヤ１０９のインダクタンスが、設計値０．５ｎＨから±０．１ｎＨの範囲内で変化する場合、すなわち、半導体デバイスの製造において生じる実質的に不可避な誤差（例えば、部品の寸法公差、部品の位置決め公差など）によって実効的なインダクタンス値が０．４〜０．６ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
【００５８】
また、図５に示す点線のグラフ（四角印）は、第２の内部整合回路基板１０８の整合回路と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第２のワイヤ１１０のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第２のワイヤ１１０のインダクタンスが、設計値１．３ｎＨに対して±０．１ｎＨの範囲内で変化する場合、すなわち、実効的なインダクタンス値が１．２〜１．４ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
【００５９】
さらに、図５に示す実線のグラフ（三角印）は、第１の内部整合回路基板１０７の整合回路とトランジスタチップ１０６とを電気的に接続する第３のワイヤ１１１のインダクタンスの変化に対する接続点Ｆでのインピーダンスの不整合損失の変化を示している。具体的には、第３のワイヤ１１１のインダクタンスが、設計値０．５ｎＨに対して±０．１ｎＨの範囲内で変化する場合、すなわち、実効的なインダクタンス値が０．４〜０．６ｎＨの範囲内で変化すると想定した場合における、接続点Ｆでのインピーダンスの不整合損失の変化を示している。
【００６０】
図５に示すように、ワイヤのインダクタンス値が変化した場合、インピーダンスの不整合損失に対する影響は、第３のワイヤ１１１が他のワイヤに比べて著しく大きい。すなわち、第３のワイヤ１１１のインダクタンスのバラツキは、他のワイヤに比べて、半導体デバイスの高周波特性のバラツキに大きく寄与することが理解できる。
【００６１】
第３のワイヤ１１１のインダクタンスのバラツキは、主に、第３のワイヤ１１１の長さのバラツキによって生じる。第３のワイヤ１１１の長さのバラツキは、主に、第３のワイヤ１１１を介して互いに電気的に接続される第１の内部整合回路基板１０７とトランジスタチップ１０６との間の相対的な位置関係のバラツキを原因として生じる。
【００６２】
そこで、実施の形態１の半導体デバイスにおいては、第１の内部整合回路基板１０７とトランジスタチップ１０６との間の相対的な位置関係のバラツキを抑制するために、図１に示すように、第１の内部整合回路基板１０７とトランジスタチップ１０６とが接触した状態でベース部１０１上に配置されている。
【００６３】
具体的には、トランジスタチップ１０６、第１の内部整合回路基板１０７、および第２の内部整合回路基板１０８は、上記したように、例えば、ペーストまたははんだ等を介してベース部１０１に接合される。例えば、溶融状態のペーストをベース部１０１上に塗布し、その塗布されたペースト上に、トランジスタチップ１０６と第１の内部整合回路基板１０７とが互いに接触した状態で配置される。このように接触した状態でペーストを硬化させることにより、トランジスタチップ１０６と第１の内部整合回路基板１０７とが確実に接触した状態で半導体デバイスのパッケージ内部に配置される。
【００６４】
トランジスタチップ１０６と第１の内部整合回路基板１０７とが互いに接触した状態で半導体デバイスのパッケージ内部に配置されることにより、トランジスタチップ１０６と第１の内部整合回路基板１０７との間の相対的な位置関係のバラツキを、トランジスタチップ１０６と第１の内部整合回路基板１０７とが離れた状態でパッケージ内部に配置される場合に比べて大幅に抑制することができる。すなわち、トランジスタチップ１０６と第１の内部整合回路基板１０７のそれぞれがベース部１０１に対する位置にバラツキが生じても、トランジスタチップ１０６と第１の内部整合回路基板１０７との間の相対的な位置関係は変わらない。その結果、トランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１の長さのバラツキを抑制することができる。その結果、第３のワイヤ１１１の長さのバラツキによって生じる半導体デバイスの高周波特性のバラツキを抑制することができる。
【００６５】
実施の形態１によれば、ベース部１０１を加工することなく、すなわち安価に、高周波特性のバラツキが抑制された半導体デバイスを提供することができる。
【００６６】
（実施の形態２）
次に、本開示に係る実施の形態２の半導体デバイスについて添付の図面を参照して説明する。図６は、本開示に係る実施の形態２の半導体デバイスの上面図である。図６において、前述の実施の形態１と実質的に同一の機能、構成を有する要素には同じ番号を付与している。
【００６７】
実施の形態２の半導体デバイスにおいて、ベース部１０１、入力端子１０２、出力端子１０３、セラミック枠体１０４、トランジスタチップ１０６、第１のワイヤ１０９、第２のワイヤ１１０、および第３のワイヤ１１１における要素は、前述の実施の形態１の半導体デバイスにおける要素と機能および構成において同様であるため、実施の形態２においてそれらの説明は省略する。
【００６８】
実施の形態２の半導体デバイスにおいては、実施の形態１における第１および第２の内部整合回路基板１０７、１０８における整合回路（導電体層パターン）と同様の整合回路１０７ａ、１０８ａが１つの基板上に形成されて第３の整合回路基板６０１が構成されている。この第３の整合回路基板６０１は、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に設けられている。また、実施の形態２の半導体デバイスは、トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路上に、第４の内部整合回路基板６０２と第５の内部整合回路基板６０３とが設けられている。トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路において、第４の内部整合回路基板６０２がトランジスタチップ１０６側に配置され、第５の内部整合回路基板６０３が出力端子１０３側に配置されている。
【００６９】
また、実施の形態２の半導体デバイスにおいて、第３、第４、および第５の内部整合回路基板６０１、６０２、６０３は、その裏面が、例えば、導電ペースト、またははんだ等によってベース部１０１に接合されている。
【００７０】
第４の内部整合回路基板６０２は、例えば、アルミナまたは酸化チタンなどからなる高誘電率セラミック基板の表面に導電体層のパターンを形成するとともに、裏面全体に導電体層を形成することによって構成されている。
【００７１】
第５の内部整合回路基板６０３は、高誘電率セラミック基板の表面に導電体層のパターンを形成するとともに裏面全体に導電体層を形成することによって構成されている。具体的には、高誘電率セラミック基板の表面上に、マイクロストリップ線路として利用される主経路パターン６０３ａと、並列容量として利用されるアイランドパターン６０３ｂとが形成されている。
【００７２】
また、第４の内部整合回路基板６０２の表面上の導電体層パターンは、金線などの複数の第５のワイヤ６０４によってトランジスタチップ１０６のドレイン端子に電気的に接続されている。さらに、第４の内部整合基板６０２の表面上の導電体層パターンは、複数の第６のワイヤ６０５によって第５の内部整合回路基板６０３の主経路パターン６０３ａに電気的に接続されている。すなわち、第４の内部整合回路基板６０２の表面上の導電体層パターンは、マイクロストリップ線路として機能する。
【００７３】
第５の内部整合回路基板６０３の主経路パターン６０３ａは、複数の第７のワイヤ６０６によって出力端子１０３と電気的に接続されることにより、また、複数の第６のワイヤ６０５によって第４の内部整合回路基板６０２の表面上の導電体層パターンと電気的に接続されることにより、マイクロストリップ線路として機能する。
【００７４】
第５の内部整合回路基板６０３のアイランドパターン６０３ｂは、複数の第８のワイヤ６０７によって出力端子１０３と電気的に接続されることにより、また、第５の内部整合回路基板６０３の裏面の導電体層との間に生じる平行平板型の容量により、並列容量として機能する。
【００７５】
図７は、図６に示した実施の形態２の半導体デバイスの等価回路を示している。なお、図７においては、入力端子１０２からトランジスタチップ１０６までの入力側の信号伝送経路の回路は、前述の実施の形態１において図３に示した等価回路と同じであるため、ここでは省略している。
【００７６】
第５〜第８のワイヤ６０４〜６０７は、高周波信号を伝送するため、図７に示すように、インダクタンスとみなすことができる。
【００７７】
第４の内部整合回路基板６０２の表面上の導電体パターンは、前述したようにマイクロストリップ線路として機能する。
【００７８】
第５の内部整合回路基板６０３の主経路パターン６０３ａは、前述したようにマイクロストリップ線路として機能する。
【００７９】
第５の内部整合経路基板６０３のアイランドパターン６０３ｂは、前述したように並列容量として機能する。
【００８０】
なお、図７の等価回路に示すように、実施の形態２の半導体デバイスにおいては、出力端子１０３に電気的に接続される外部回路が、出力端子１０３に一端が接続される直列のインダクタ７０１と、このインダクタ７０１の他端に接続された並列の容量７０２とを有する。インダクタ７０１と容量７０２との接続点Ｎからトランジスタチップ１０６をみたインピーダンスが５０Ωになるように、実施の形態２の半導体デバイスは構成されている。
【００８１】
図８は、図７の等価回路に示した複数の部品間の接続点Ｇ〜Ｎそれぞれにおいて、トランジスタチップ１０６側をみたインピーダンスをスミスチャート上に示している。図８は、一例として、トランジスタチップ１０６の出力インピーダンスが（２．０００−ｊ６．０００）Ω、信号周波数が２ＧＨｚの場合を示している。すなわち、トランジスタチップ１０６のインピーダンスにおけるリアクタンス成分は０以下である負となっている。
【００８２】
まず、トランジスタチップ１０６と第５のワイヤ６０４との接続点Ｇからトランジスタチップ１０６側をみたインピーダンスは、トランジスタチップ１０６の出力インピーダンスそのものであるため、図８において点Ｇで示す（２．０００−ｊ６．０００）Ωである。
【００８３】
次に、一例として、第５のワイヤ６０４のインダクタンス値が０．１ｎＨである場合、第５のワイヤ６０４と第４の内部整合回路基板６０２の整合回路との接続点Ｈからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｈで示す（２．０００−ｊ４．７４３）Ωであった。
【００８４】
また、一例として、第４の内部整合回路基板６０２のマイクロストリップ線路の特性インピーダンスが１０Ωであって、２ＧＨｚにおける位相回転量が８°である場合、第４の内部整合回路基板６０２の整合回路と第６のワイヤ６０５との接続点Ｉからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｉで示す（１．７９１−ｊ３．１７７）Ωであった。
【００８５】
さらに、一例として、第６のワイヤ６０５のインダクタンス値が０．１ｎＨである場合、第６のワイヤ６０５と第５の内部整合回路基板６０３の整合回路との接続点Ｊからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｊで示す（１．７９１−ｊ１．９２０）Ωであった。
【００８６】
さらにまた、一例として、第５の内部整合回路基板６０３ａのマイクロストリップ線路の特性インピーダンスが５Ωであって、２ＧＨｚにおける位相回転量が３５°である場合、第５の内部整合回路基板６０３の整合回路と第７のワイヤ６０６との接続点Ｋからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｋで示す（１．５９６＋ｊ０．９３１）Ωであった。
【００８７】
加えて、一例として、第７のワイヤ６０６のインダクタンス値が０．１５ｎＨである場合、第７のワイヤ６０６と出力端子１０３との接続点Ｌからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｌで示す（１．５９６＋ｊ２．８１６）Ωであった。
【００８８】
加えてまた、一例として、第８のワイヤ６０７のインダクタンス値（図６に示す２本の第８のワイヤ６０７の合計インダクタンス値）が０．１５ｎＨであって、アイランドパターン６０３ｂの実効的な容量値が１３．５ｐＦである場合、第８のワイヤ６０７と出力端子１０３との接続点Ｍからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｍで示す（６．４５９＋ｊ０．８２３）Ωであった。
【００８９】
そして、一例として、パッケージ外部の外部回路において、直列のインダクタ７０１のインダクタンス値が１．２５ｎＨであって、並列の容量７０２の容量値が４．２ｐＦである場合、インダクタ７０１と容量７０２との接続点Ｎからトランジスタチップ１０６側をみたインピーダンスは、図８において点Ｎで示す（４８．７６１−ｊ０．７１０）Ωであった。この結果、接続点Ｎからトランジスタチップ１０６側をみたインピーダンスは、外部回路のインピーダンスである５０Ωに略等しい値となった。
【００９０】
なお、ワイヤのインダクタンス値は、ワイヤの長さ、ワイヤの本数、ワイヤ間の距離を変更することによって調整することができる。
【００９１】
また、アイランドパターン６０３ｂの容量値は、第５の内部整合回路基板６０３の高誘電率セラミック基板の比誘電率および厚さと、導電体層パターンの面積とによって調整することができる。
【００９２】
さらに、第４、第５の内部整合回路基板６０２、６０３の高誘電率セラミック基板のそれぞれの材料および厚さが同一である場合には、それぞれの整合回路（導電体層パターン）を一つの高誘電率セラミック基板上に形成してもよい。
【００９３】
図９は、第５のワイヤ６０４、第６のワイヤ６０５、および第７のワイヤ６０６のいずれか一つのインダクタンス値が、設計値に対して変化したときにおける、接続点Ｎでのインピーダンスの不整合損失を示している。図９において、横軸がワイヤ６０４〜６０６のインダクタンス値の変化を示し、縦軸が接続点Ｎでのインピーダンスの不整合損失を示している。なお、図９は、ワイヤ６０４〜６０６のインダクタンス値が設計値に対して±０．０５ｎＨの範囲内で変化した場合を示している。
【００９４】
図９に示す実線のグラフ（三角印）は、トランジスタチップ１０６のドレイン端子と第４の内部整合回路基板６０２の整合回路とを電気的に接続する第５のワイヤ６０４のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第５のワイヤ６０４のインダクタンスが、設計値０．１ｎＨから±０．０５ｎＨ変化する場合、すなわち、半導体デバイスの製造において生じる実質的に不可避な誤差（例えば、部品それぞれの寸法公差、部品の位置決め公差など）によって実効的なインダクタンス値が０．０５〜０．１５ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
【００９５】
また、図９に示す点線のグラフ（四角印）は、第４の内部整合回路基板６０２と第５の内部整合回路基板６０３（主経路パターン６０３ａ）とを電気的に接続する第６のワイヤ６０５のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第６のワイヤ６０５のインダクタンスが、設計値０．１ｎＨから±０．０５ｎＨ変化する場合、すなわち、実効的なインダクタンス値が０．０５〜０．１５ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
【００９６】
さらに、図９に示す破線のグラフ（丸印）は、第５の内部整合回路基板６０３（主経路パターン６０３ａ）と出力端子１０３とを電気的に接続する第７のワイヤ６０６のインダクタンスの変化に対する接続点Ｎでのインピーダンスの不整合損失の変化を示している。具体的には、第７のワイヤ６０６のインダクタンスが、設計値０．１５ｎＨから±０．０５ｎＨ変化する場合、すなわち、実効的なインダクタンス値が０．１〜０．２ｎＨの範囲内で変化すると想定した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。なお、図６に示したように、第７のワイヤ６０６と第８のワイヤ６０７はともに、第５の内部整合回路基板６０３の整合回路と出力端子１０３とを電気的に接続する。そのため、第５の内部整合回路基板６０３と出力端子１０３との間の位置関係が変化すると、第７のワイヤ６０６の長さが変化するとともに、第８のワイヤ６０７の長さも変化する。
【００９７】
したがって、図９に示した破線のグラフ（丸印）は、第７のワイヤ６０６のインダクタンスが変化した場合を示すとともに、同様に第８のワイヤ６０７のインダクタンスが変化した場合における、接続点Ｎでのインピーダンスの不整合損失の変化を示している。
【００９８】
図９に示すように、ワイヤのインダクタンス値が変化した場合、インピーダンスの不整合損失に対する影響は、第７のワイヤ６０６が他のワイヤに比べて大きいことが理解できる。すなわち、第７のワイヤ６０６のインダクタンスのバラツキは、他のワイヤに比べて、半導体デバイスの高周波特性のバラツキに大きく寄与する。
【００９９】
そこで、実施の形態２の場合、半導体デバイスの高周波特性に最も影響を与えるワイヤである第７のワイヤ６０６のインダクタンスのバラツキ、すなわち、ワイヤ長のバラツキを抑制するために、第５の内部整合回路基板６０３と出力端子１０３とが接触した状態で半導体デバイス内に配置されている。厳密に言えば、第５の内部整合回路基板６０３は、図６に示したように、出力端子１０３を保持するセラミック枠体１０４の所定の位置に接触した状態でベース部１０１上に配置されている。これにより、第５の内部整合回路基板６０３と出力端子１０３との間の相対的な位置関係のバラツキを抑制することができ、これらを電気的に接続する第７のワイヤ６０６の長さのバラツキを抑制することができる。その結果、第７のワイヤ６０６の長さのバラツキによって生じる半導体デバイスの高周波特性のバラツキを抑制することができる。
【０１００】
実施の形態２の半導体デバイスの構成において、図７および図８を用いて説明したように、第５の内部整合回路基板６０３の主経路パターン６０３ａと出力端子１０３との接続点Ｋにおいて、リアクタンス成分が誘導性のインピーダンスである正の状態に変成されている。したがって、この接続点Ｋの直後にある第７のワイヤ６０６により電気的に接続されている部品同士、すなわち、第５の内部整合回路基板６０３と出力端子１０３とを実質的に接触状態となるようにベース部１０５上に実装されている。すなわち、実施の形態２の半導体デバイスにおいては、半導体素子のリアクタンス成分を０以下のインピーダンスから誘導性のインピーダンスへ変成する内部整合回路基板において、半導体素子に最も近い第５の内部整合回路基板６０３によって誘導性のインピーダンスへ変成された直後の第７のワイヤ６０６が電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置している。
【０１０１】
実施の形態２の構成においては、入力端子１０２および出力端子１０３がセラミック枠体１０４に予め接合されており、入力端子１０２および出力端子１０３における各リード端子の位置がセラミック枠体１０４において精度高く位置が確定されている。また、それぞれのセラミック枠体１０４および第５の内部整合回路基板６０３はそれぞれが部品の実装位置精度よりも高い精度で形成されており、出力端子１０３における各リード端子と対応する第５の内部整合回路基板６０３における接続端子との距離が常に一定となるよう互いの接触面が形成されている。
【０１０２】
実施の形態２の構成によれば、前述の実施の形態１と同様に、ベース部１０１を加工することなく、すなわち、安価に、高周波特性のバラツキが抑制された半導体デバイスを提供することができる。
【０１０３】
なお、本開示においては、２つの実施の形態を挙げて説明したが、本発明はこれらの２つの実施の形態の構成に限定されるものではなく、本発明の技術的思想の範囲内で各種の変形が可能である。
【０１０４】
実施の形態１、２の半導体デバイスにおいては、半導体素子としてトランジスタチップ１０６を備える構成について説明したが、本発明はこのような構成に限定されるものではない。半導体素子としては、信号処理を行う、特に、高周波信号の処理を行うものであればよい。
【０１０５】
また、実施の形態１、２の半導体デバイスは、セラミック枠体を有するセラミックパッケージ型デバイスについて説明したが、本発明としては樹脂封止パッケージ型デバイスであってもよい。
【０１０６】
さらに、実施の形態１、２の半導体デバイスにおいては、ワイヤ長のバラツキに起因して半導体デバイスの高周波特性に影響を及ぼす指標として、実施の形態１の場合では、図３に示したように、第１のワイヤ１０９と入力端子１０２との接続点Ｆ（すなわち、入力端子１０２におけるトランジスタチップ１０６側の端）でのインピーダンスの不整合損失、実施の形態２では、図７に示すように、外部回路のインダクタ７０１と容量７０２との接続点Ｎでのインピーダンスの不整合損失を取り上げている。しかしながら、これらは例示であり、本発明を特定するものではない。例えば、半導体デバイスの高周波特性としては、入力端子１０２におけるトランジスタチップ１０６側とは反対側の入力端、出力端子１０３におけるトランジスタチップ１０６側の入力端、または出力端子１０３におけるトランジスタチップ１０６側とは反対側の出力端などでのインピーダンスの不整合損失の特性であってもよい。
【０１０７】
また、例えば、半導体デバイスの高周波特性の指標としては、入力端子１０２とトランジスタチップ１０６との間、またはトランジスタチップ１０６と出力端子１０３との間の信号伝送経路の伝送損失、すなわち、信号伝送経路上のワイヤと内部整合回路基板とにおける伝送損失であってもよい。さらに、半導体デバイスの高周波特性の指標としては、入力端子１０２から出力端子１０３までの電力利得、または半導体デバイスの入出力インピーダンスそのものであってもよい。すなわち、半導体デバイスの高周波特性の指標としては、ワイヤ長のバラツキによって影響を受け、高周波信号を扱う半導体デバイスの性能を左右する物理量で表現される特性であればよい。
【０１０８】
前述のように、実施の形態１の場合、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に２つの内部整合回路基板１０７、１０８が配置されている。また、実施の形態２の場合、入力端子１０２とトランジスタチップ１０６との間の入力側の信号伝送経路上に１つの第３の内部整合回路基板６０１が配置されるとともに、トランジスタチップ１０６と出力端子１０３との間の出力側の信号伝送経路上に第４、第５の内部整合回路基板６０２、６０３とが配置されている。本発明の半導体デバイスとしては、内部整合回路基板の配置がこれらの実施の形態１、２の配置に限定されるものではない。すなわち、入力端子１０２に電気的に接続される外部回路の出力インピーダンスとトランジスタチップ１０６の入力インピーダンスとの整合を取るために、それに代わってまたはそれに加えて出力端子１０３に電気的に接続される外部回路の入力インピーダンスとトランジスタチップ１０６の出力インピーダンスとの整合をとるために、入力端子１０２とトランジスタチップ１０６との間およびトランジスタチップ１０６と出力端子１０３との間の信号伝送経路上の少なくとも一方に少なくとも１つの内部整合回路基板が配置されていればよい。
【０１０９】
加えて、例えば、実施の形態１の場合には、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤがトランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１であったが、トランジスタチップ１０６と第１および第２の内部整合回路基板１０７、１０８の構成、第１〜４のワイヤ１０９〜１１２の材料および本数などの違いによって、高周波特性を最も変化させるワイヤは第３のワイヤ１１１とは異なる可能性があることは明らかである。例えば、実施の形態１の場合、トランジスタチップ１０６と第１および第２の内部整合回路基板１０７、１０８の構成が異なると、入力端子１０２と第２の内部整合回路基板１０８の整合回路とを電気的に接続する第１のワイヤ１０９が、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤとなりうる。すなわち、半導体デバイスの複数の部品を電気的に接続する複数のワイヤの中において、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤは、半導体デバイスの部品の構成によって異なることに留意すべきである。
【０１１０】
加えてまた、実施の形態１、２の場合、ワイヤ長が変化すると半導体デバイスの高周波特性を最も変化させるワイヤによって電気的に接続されている部品同士が、直接的または間接的に接触した状態で半導体デバイスのパッケージ内部に配置されている。実施の形態１の場合では、図１に示したように、第３のワイヤ１１１によって電気的に接続された第１の内部整合回路基板１０７とトランジスタチップ１０６とが直接的に接触した状態でパッケージ内に配置されている。実施の形態２の場合では、図６に示すように、第７のワイヤ６０６によって電気的に接続された第５の内部整合回路基板６０３と出力端子１０３とがセラミック枠体１０４を介して間接的に接触した状態でパッケージ内に配置されている。すなわち、実施の形態１、２の場合には、接触した状態で配置された部品が一組である例について説明している。しかし、本発明の半導体デバイスの構成としては、接触した状態で配置される部品を一組に限定するものではない。
【０１１１】
例示として、図１０においては２組の部品同士が接触した構成の半導体デバイスを示す。図１０に示す半導体デバイスにおいては、図１に示した実施の形態１と同様に、入力端子１０２とトランジスタチップ（半導体素子）１０６との間の入力側の信号伝送経路に第１および第２の内部整合回路基板１０７、１０８が設けられており、図６に示した実施の形態２と同様に、トランジスタチップ（半導体素子）１０６と出力端子１０３との間の出力側の信号伝送経路に第４および第５の内部整合回路基板６０２、６０３が設けられている。
【０１１２】
図１０に示すように、入力端子１０２とトランジスタチップ（半導体素子）１０６との間の入力側の信号伝送経路において、第１の内部整合回路基板１０７とトランジスタチップ１０６が直接的に接触した状態である。また、トランジスタチップ（半導体素子）１０６と出力端子１０３との間の出力側の信号伝送経路においては第５の内部整合回路基板６０３と出力端子１０３がセラミック枠体１０４を介在して間接的に接触した状態である。
【０１１３】
なお、図１０に示す入力側の信号伝送経路においては、半導体素子と内部整合回路基板との部品同士が直接的に接触した状態の構成例を示したが、部品同士の位置および姿勢が一義的に決まるのであれば、他の部材（例えば、スペーサなど）を介在させて、部品同士を間接的に接触してもよい。逆に、図１０に示す出力側の信号伝送経路においては、内部整合回路基板と出力端子が中間部材（セラミック枠体１０４）を介して間接的に接触した状態の構成例を示しているが、この例においては出力端子１０３と中間部材であるセラミック枠体１０４が一体的に構成されており、出力端子と内部整合回路基板との位置および姿勢が一義的に決まるため、出力端子と内部整合回路基板とは実質的に直接的に接触した状態と同じ状態である。
【０１１４】
実施の形態１の構成においては、トランジスタチップ１０６と第１の内部整合回路基板１０７の整合回路とを電気的に接続する第３のワイヤ１１１が、半導体デバイスの高周波特性における指標となる特性を最も変化させている。また、実施の形態２の構成においては、第５の内部整合回路基板６０３の整合回路と出力端子１０３とを電気的に接続する第７のワイヤ６０６が半導体デバイスの高周波特性における指標となる特性を最も変化させている。さらに、実施の形態１および２においては、第３のワイヤ１１１と第７のワイヤ６０６のみが高周波特性における指標となる特性において、許容値を超えて変化するものとして説明した。しかしながら、半導体デバイスの構成によっては、複数のワイヤ中に、ワイヤ長が変化すると半導体デバイスの高周波特性における指標となる特性の許容値を超えて変化するワイヤが複数存在する可能性がある。例えば、ある一つのワイヤのワイヤ長のバラツキによって生じるインピーダンスの不整合損失の最大値と、別の一つのワイヤのワイヤ長のバラツキによって生じるインピーダンスの不整合損失の最大値とがともに許容値を超える可能性がある。このような場合、ある一つのワイヤによって電気的に接続されている部品同士を接触した状態で半導体デバイスのパッケージに配置するとともに、別の一つのワイヤによって電気的に接続されている部品同士も接触した状態で配置してもよい。すなわち、本開示の半導体デバイスの構成においては、複数組の部品が接触配置されてもよい。
【０１１５】
また、ワイヤ長が変化すると半導体デバイスの高周波特性における指標となる特性の許容値を超えるワイヤが複数存在する場合において、少なくとも半導体素子に最も近いワイヤにより電気的に接続されている部品同士を、接続端子間の長さが一定となるように、直接的または間接的に接触させた状態でパッケージ内部に配置してもよい。
【０１１６】
なお、複数のワイヤの中においては、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性を最も変化させるワイヤがあったとしても、そのワイヤによって変化する高周波特性の指標となる特性における変化量が、きわめて小さく、許容値以下の値である場合がある。そのようなワイヤによって電気的に接続されている部品においては、必ずしも直接的または間接的に部品同士を接触させて配置する必要はない。
【０１１７】
広義には、本開示の実施の形態の半導体デバイスにおいて、複数のワイヤの中に、半導体デバイスの製造における実質的に不可避な誤差（例えば、部品の寸法公差、部品の位置決め公差など）によって生じる範囲内においてワイヤ長が変化すると、その結果として半導体デバイスの高周波特性を許容値（外部回路と半導体デバイスとの間でインピーダンスの整合をとることができる値）を超えて変化させる少なくとも１つのワイヤが存在する場合、当該ワイヤが電気的に接続する部品同士は、直接的または間接的に接触した状態で半導体デバイスのパッケージ内に配置される。
【０１１８】
これに関連して、複数のワイヤによって電気的に接続される複数の部品全てを直接的に接触した状態で半導体デバイスのパッケージ内部に配置することが考えられる。例えば、図１に示す実施の形態１の半導体デバイスの場合、入力端子１０２（セラミック枠体１０４）と第２の内部整合回路基板１０８との間、第２の内部整合回路基板１０８と第１の内部整合回路基板１０７との間、第１の内部整合回路基板１０７とトランジスタチップ１０６との間、およびトランジスタチップ１０６と出力端子１０３（セラミック枠体１０４）との間の間隙をなくし、これらの部品の全てを直接的に接触させることが考えられる。すなわち、セラミック枠体１０４の内部空間内に入力側および／または出力側の内部整合回路基板と、半導体素子とを隙間なく配置するように実装する構成が考えられる。
【０１１９】
しかしながら、入力端子から出力端子までの信号伝送経路上に存在する部品の全てにおいて、隣接する部品同士が隙間なく接触した状態でベース部上に実装されるように設計した場合、実装工程の最後においてベース部上に実装する部品が、先に実装された部品のそれぞれの寸法のバラツキによって、セラミック枠体の内部空間内の実装スペースが狭くなり、実装できない可能性がある。
【０１２０】
上記のように実装スペースが狭くなることを考慮すると、例えば、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させるワイヤ以外の少なくとも一つのワイヤによって電気的に接続されている部品同士は、隙間を有して離れた状態でパッケージ内部に配置することが好ましい。特に、ワイヤ長が変化することによる半導体デバイスの高周波特性の変化量が最も小さいワイヤによって電気的に接続されている部品同士は、離れた状態でパッケージ内部に配置されることが好ましい。
【０１２１】
実施の形態１または２の構成において説明したように、ワイヤ長が変化すると半導体デバイスの高周波特性を許容値を超えて変化させるワイヤによって電気的に接続されている部品同士は、直接的にまたは間接的に接触せることが好ましい。実施の形態１の半導体デバイスの場合には、図１に示したように、トランジスタチップ１０６と第１の内部整合回路基板１０７とが直接的に接触している。実施の形態２の半導体デバイスの場合には、図６に示すように、第５の内部整合回路基板６０３と出力端子１０３は、セラミック枠体１０４を介在して間接的に接触している。実施の形態２においては、出力端子１０３とセラミック枠体１０４とは一体的に構成されており、第５の内部整合回路基板６０３と出力端子１０３は実質的に直接的な接触状態である。
【０１２２】
すなわち、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性の許容値を超えて変化するワイヤによって接続されている２つの部品の一方に対して他方の位置および姿勢が一義的に決まればよい。したがって、例えば、図１に示す実施の形態１の場合には、トランジスタチップ１０６と第１の内部整合回路基板１０７は、一方の部品（トランジスタチップ１０６）に対して他方の部品（第１の内部整合回路基板１０７）の位置および姿勢が一義的に決まるのであれば、その他の部材（例えば、スペーサなど）を介在させて、当該ワイヤにより接続される部品同士を間接的に接触してもよい。
【０１２３】
さらにまた、実施の形態１、２の場合、図１および図６に示したように、半導体デバイスの複数の部品は、直線状に配置された例で説明したが、本発明はこのような構成に限定されるものではない。すなわち、入力端子１０２と出力端子１０３との間の信号伝送経路上に半導体素子（例えば、トランジスタチップ１０６）が設けられており、入力端子１０２と半導体素子との間および半導体素子と出力端子１０３との間の少なくとも一方に内部整合回路基板が設けられている構成であればよい。
【０１２４】
加えて、実施の形態１、２の場合、ワイヤ長が変化すると半導体デバイスの高周波特性の指標となる特性の許容値を超えて変化するワイヤによって電気的に接続されている部品同士の接触状態は、それぞれがベース部１０１にペースト、またははんだ等を介して接合されることによって維持されているが、本発明はこのような構成に限定されるものではない。本開示の半導体デバイスにおいては、例えば、互いに係合し合うことにより、部品同士の接触状態が維持される構成であればよい。
【０１２５】
なお、実施の形態１、２のように、例えば、実施の形態１のトランジスタチップ１０６と第１の内部整合回路基板１０７のように、パッケージのベース部上に塗布された溶融状態のペースト（またははんだ）上において、トランジスタチップ１０６と第１の内部整合回路基板１０７の部品間を接触させた状態で配置して、その後ペーストを硬化させる場合、ペーストが硬化するまでに部品の位置が変位し、部品間に間隙が生じることがある。しかし、ペーストが硬化するまでの部品の変位量は、ペーストの量を調整することにより、小さい一定量に制御することができる。すなわち、部品間に生じる間隙を、例えば数十μｍ程度に制御することにより、部品を実質的に接触した状態にすることができる。
【０１２６】
本開示においては、ある程度の詳細さをもって各実施の形態において説明したが、これらの実施の形態の開示内容は構成の細部において変化してしかるべきものであり、各実施の形態における要素の組合せや順序の変化は請求された本発明の範囲及び思想を逸脱することなく実現し得るものである。
【産業上の利用可能性】
【０１２７】
本開示の半導体デバイスは、高周波信号を高出力で扱う移動体通信用の基地局、あるいは電子レンジなどのマイクロ波家電等の各種電子機器に適用できる。
【符号の説明】
【０１２８】
１０１  ベース部
１０２  入力端子
１０３  出力端子
１０４  セラミック枠体
１０５  切欠き
１０６  トランジスタチップ（半導体素子）
１０７  第１の内部整合回路基板
１０８  第２の内部整合回路基板
１０９  第１のワイヤ
１１０  第２のワイヤ
１１１  第３のワイヤ
１１２  第４のワイヤ
６０１  第３の内部整合回路基板
６０２  第４の内部整合回路基板
６０３  第５の内部整合回路基板
６０４  第５のワイヤ
６０５  第６のワイヤ
６０６  第７のワイヤ
６０７  第８のワイヤ
７０１  外部回路の直列インダクタ
７０２  外部回路の並列容量
【図１】
2014155974.tif 000003
【図２】
2014155974.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成26年6月18日(2014.6.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
パッケージを有する半導体デバイスであって、
パッケージ内部に配置される部品として、
パッケージ外部の外部回路と信号をやりとりするための入力端子および出力端子と、
前記入力端子と前記出力端子との間の信号伝送経路上に配置されて信号処理を行う半導体素子と、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路、および前記半導体素子と前記出力端子との間の出力側の信号伝送経路の少なくとも一方の信号伝送経路に配置され、前記入力端子に接続される外部回路の出力インピーダンスと当該半導体デバイスの入力インピーダンス、または前記出力端子に接続される外部回路の入力インピーダンスと当該半導体デバイスの出力インピーダンスの少なくとも一方を整合させるための内部整合回路基板と、
部品間を電気的に接続して信号を伝送する複数のワイヤと、を有し、
前記内部整合回路基板は、
前記入力端子と前記半導体素子との間の入力側の信号伝送経路に配置され、入力側のインピーダンスを整合させるための入力側内部整合回路基板と、
前記半導体素子と前記出力端子との間の出力側の信号伝送経路に配置され、出力側のインピーダンスを整合させるための出力側内部整合回路基板と、を含み、
前記半導体素子と前記入力側内部整合回路基板とが直接的または間接的に接触し、
前記出力側内部整合回路基板と前記出力端子とが直接的または間接的に接触した状態でパッケージ内部に配置した半導体デバイス。
【請求項２】
前記半導体素子のリアクタンス成分が０以下の負の状態を示すインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路とにより変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下の負の状態を示すインピーダンスから正の状態を示す誘導性のインピーダンスへ変成するワイヤにおいて、前記半導体素子に最も近いワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
【請求項３】
前記半導体素子のリアクタンス成分が０以下の負の状態を示すインピーダンスを、前記ワイヤのインダクタンスと前記内部整合回路基板の整合回路により変成して、前記入力端子に接続される外部回路の出力インピーダンスまたは前記出力端子に接続される外部回路の入力インピーダンスと整合させるよう構成されており、
前記半導体素子のリアクタンス成分を０以下の負の状態を示すインピーダンスから正の状態を示す誘導性のインピーダンスへ変成する前記内部整合回路基板において、前記半導体素子に最も近い内部整合回路基板によって誘導性のインピーダンスへ変成された直後のワイヤが電気的に接続する部品同士を直接的または間接的に接触した状態でパッケージ内部に配置した請求項１記載の半導体デバイス。
【請求項４】
（削除）
【請求項５】
前記複数のワイヤにおいて、ワイヤ長が変化すると半導体デバイスの高周波特性における指標となる特性値が、前記外部回路と当該半導体デバイスとの間でインピーダンスの整合をとることができる許容値を超えない特性を有する少なくとも１つのワイヤによって電気的に接続されている部品同士が、離れた状態でパッケージ内部に配置されている請求項１に記載の半導体デバイス。
【請求項６】
前記半導体素子としてトランジスタチップを有し、
前記トランジスタチップのゲートが入力端子側であって、
前記トランジスタチップのドレインが出力端子側である、請求項１から３及び５におけるいずれか一項に記載の半導体デバイス。
【請求項７】
半導体デバイスの高周波特性の指標が、前記入力端子における入力端若しくは出力端、または出力端子における入力端若しくは出力端のインピーダンスの不整合損失である請求項１から３および５、６におけるいずれか一項に記載の半導体デバイス。
【請求項８】
半導体デバイスの高周波特性の指標が、入力端子と半導体素子との間または半導体素子と出力端子との間の信号伝送経路の伝送損失である請求項１から３および５、６におけるいずれか一項に記載の半導体デバイス。
【請求項９】
半導体デバイスの高周波特性の指標が、入力端子から出力端子までの電力利得である請求項１から３および５、６におけるいずれか一項に記載の半導体デバイス。
【国際調査報告】
2014155974.tif 000013
2014155974.tif 000014