(57)【要約】  外部電極となるめっき膜のめっき成長寸法の、異なる製品ロット間でのばらつきを抑制する。  セラミック素体（２２）の表面抵抗値と、電解めっき時の印加電荷量と、表面抵抗値を有するセラミック素体（２２）に対して上記印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法Ｌ１（またはＬ１ａ）との間の相関関係を予め把握しておく。これから電解めっきを施すことによって外部電極となるめっき膜（３３，３４）を形成しようとするセラミック素体（２２）の表面抵抗値を測定し、この表面抵抗値および目的とするめっき成長寸法Ｌ１（またはＬ１ａ）の設計値を、上述した相関関係に適用することによって、めっき時に必要とする印加電荷量を決定する。その後、めっき膜（３３，３４）を形成するため、決定された印加電荷量のもとで、セラミック素体（２２）に電解めっきを施す。
2015146758.tif 000002
【特許請求の範囲】
【請求項１】
セラミック素体と、前記セラミック素体上に形成される外部電極と、を備え、前記外部電極の少なくとも一部が、電解めっきを施すことによって形成されるめっき膜によって与えられる、セラミック電子部品を製造する方法であって、
製造しようとするセラミック電子部品について、セラミック素体の表面抵抗値と、電解めっき時の印加電荷量と、前記表面抵抗値を有する前記セラミック素体に対して前記印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法との間の相関関係を予め把握する、事前把握工程と、
これから電解めっきを施すことによって外部電極の少なくとも一部となるめっき膜を形成しようとするセラミック素体の表面抵抗値を測定する、抵抗値測定工程と、
前記抵抗値測定工程により求めた表面抵抗値および目的とするめっき成長寸法の設計値を、前記相関関係に適用することによって、めっき時に必要とする印加電荷量を決定する、印加電荷量決定工程と、
前記めっき膜を形成するため、前記印加電荷量決定工程により求めた前記印加電荷量のもとで、前記セラミック素体に電解めっきを施す、めっき工程と、
を備える、セラミック電子部品の製造方法。
【請求項２】
前記抵抗値測定工程は、同じ製品ロット内の複数のセラミック素体の中から選ばれた特定数のセラミック素体に対して実施され、前記特定数のセラミック素体についてそれぞれ測定された特定数の表面抵抗値の平均値が、前記抵抗値測定工程により求めた表面抵抗値とされ、
前記めっき工程では、同じ製品ロット内の複数のセラミック素体に対しては、前記特定数の表面抵抗値の平均値に基づいて決定された同じ印加電荷量のもとで電解めっきが施される、
請求項１に記載のセラミック電子部品の製造方法。
【請求項３】
前記セラミック素体には、めっき成長の起点となるシード電極が形成されていて、
前記めっき工程は、前記シード電極を起点としてめっき成長させるように実施される、
請求項１または２に記載のセラミック電子部品の製造方法。
【請求項４】
前記めっき工程は複数回実施され、複数回の前記めっき工程の各々について、前記印加電荷量決定工程による印加電荷量が決定され、
前記事前把握工程で把握された前記相関関係および前記抵抗値測定工程で測定された前記表面抵抗値は、複数回の前記めっき工程の各々についての印加電荷量を決定するために用いられる、
請求項１ないし３のいずれかに記載のセラミック電子部品の製造方法。
【請求項５】
前記印加電荷量決定工程の前に、前記目的とするめっき成長寸法の設計値を決定する目標値決定工程をさらに備える、請求項１ないし４のいずれかに記載のセラミック電子部品の製造方法。
【請求項６】
セラミック素体と、前記セラミック素体上に形成される外部電極と、を備え、前記外部電極の少なくとも一部が、電解めっきを施すことによって形成されるめっき膜によって与えられる、セラミック電子部品を製造する方法であって、
製造しようとするセラミック電子部品のための、それぞれが異なった表面抵抗値を示す複数のセラミック素体を用意し、前記複数のセラミック素体を用いて、セラミック素体の表面抵抗値と、電解めっき時の印加電荷量と、前記表面抵抗値を有する前記セラミック素体に対して前記印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法との間の相関関係を予め把握する、事前把握工程と、
前記事前把握工程で用いられた前記複数のセラミック素体以外のセラミック素体であって、これから電解めっきを施すことによって外部電極の少なくとも一部となるめっき膜を形成しようとするセラミック素体の表面抵抗値を測定する、抵抗値測定工程と、
目的とするめっき成長寸法の設計値を決定する目標値決定工程と、
前記抵抗値測定工程により求めた表面抵抗値および前記目標値決定工程で決定されためっき成長寸法の設計値を、前記相関関係に適用することによって、めっき時に必要とする印加電荷量を決定する、印加電荷量決定工程と、
前記めっき膜を形成するため、前記印加電荷量決定工程により求めた前記印加電荷量のもとで、前記セラミック素体に電解めっきを施す、めっき工程と、
を備える、セラミック電子部品の製造方法。
【請求項７】
前記事前把握工程で用いられた前記複数のセラミック素体と前記抵抗値測定工程で表面抵抗値が測定された前記セラミック素体とは、互いに同じ製品ロットに含まれるものである、請求項６に記載のセラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、セラミック電子部品の製造方法に関するもので、特に、電解めっきによって外部電極の少なくとも一部を形成する工程を備えるセラミック電子部品の製造方法に関するものである。
【背景技術】
【０００２】
図５には、この発明にとって興味あるセラミック電子部品１の外観が斜視図で示されている。セラミック電子部品１は、チップ状のセラミック素体２を備えている。セラミック素体２は、外形が４つの側面３、４、５および６ならびに２つの端面７および８で規定される直方体形状を有している。【０００３】
図示しないが、セラミック素体２の内部には、セラミック電子部品１の機能に応じた形態の内部導体が設けられる。たとえば、セラミック電子部品１がコイル部品である場合、セラミック素体２の内部には、コイル導体が設けられ、セラミック電子部品１が積層セラミックコンデンサである場合には、互いに対向する複数組の内部電極が設けられる。【０００４】
セラミック素体２上には、上述した内部導体に電気的に接続される外部電極９および１０が形成される。外部電極９および１０の各々の少なくとも一部、すなわち、図示の例では、外部電極９および１０の各々の表面層は、電解めっきによって形成されるめっき膜１１および１２によって与えられる。このようなめっき膜１１および１２の形成のため、図示しないが、めっき成長の起点となるシード電極がめっき膜１３および１４の下地を構成するように形成されている。【０００５】
シード電極は、たとえば、特開平１１-６７５５４号公報（特許文献１）に記載されるように、セラミック素体２の端面７および８上に導電性ペーストの焼付けによって形成される端面下地電極によって与えられたり、セラミック素体２が複数のセラミック層からなる積層構造を有する場合、セラミック層間に形成された電極層の一部を側面３〜６に露出させた側面下地電極によって与えられたりする。【０００６】
以上のようなセラミック電子部品１において、外部電極９および１０の表面層を与えるめっき膜１１および１２の各々の端縁１３および１４の各位置は、めっき膜１１および１２の各々が側面３〜６に沿ってどれだけめっき成長したかによって決まる。より詳細には、端面７側に形成されるめっき膜１１では、対向する端面８に向かって、めっきが側面３〜６に沿って、どれだけ成長したかで、端縁１３の位置が決まる。端面８側に形成されるめっき膜１２では、対向する端面７に向かって、めっきが側面３〜６に沿って、どれだけ成長したかで、端縁１４の位置が決まる。この側面３〜６に沿うめっき成長の度合い、すなわち、めっき成長寸法Ｌは、めっき成長の始端ではなく、めっき成長の終端が重要である。【０００７】
上述しためっき成長寸法Ｌを決める要素として、電解めっき時に印加される電荷量（電流値×めっき時間）がある。したがって、従来、製造しようとする製品ごとに、目的とするめっき成長寸法Ｌを得るための印加電荷量を設定し、当該製品を製造する間は、この設定された電荷量を印加して電解めっきを実施していた。しかしながら、同一製品でありながら、製品ロットが変わると、めっき成長寸法Ｌも変わるといったばらつきが、製品ロット間で生じることがあった。すなわち、製品ロット間で、めっき成長寸法Ｌにばらつきが生じていた。【０００８】
めっき成長寸法Ｌは、製品ロット間で、できるだけばらつかないことが望まれる。なぜなら、めっき成長寸法Ｌのばらつきは、セラミック電子部品１の特性のばらつきをもたらすことがあるためである。たとえば、セラミック電子部品１がコイル部品である場合、めっき成長寸法Ｌが大きすぎると、コイルにより形成される磁束とめっき膜１１および１２との干渉度合いが大きくなり、セラミック電子部品１の特性に影響を及ぼすことがある。また、めっき成長寸法Ｌのばらつきは、外観不良をもたらすことがある。【０００９】
なお、めっき成長寸法Ｌを制御する方法として、たとえば特開平７-９０６７５号公報（特許文献２）に記載された方法がある。特許文献２には、電子部品のめっき処理時にパルス電源が用いられ、パルス電源のパルス電流条件を適宜設定することにより、めっき成長寸法を制御できる技術が記載されている。【００１０】
しかしながら、特許文献２に記載の技術は、製品ロット間でのめっき成長寸法のばらつきを抑制することには向いていない。特許文献２に記載の技術によれば、目的とするめっき成長寸法に基づいて、供給すべき電流のパルス制御パラメータ（カットオフ値）を決定し、このカットオフ値の下でめっき処理を行なうようにしているにすぎず、製品ロットごとにめっき成長寸法を予測して、予測しためっき成長寸法から目的とするめっき成長寸法を得るための補正を、パルス電源のパルス電流条件において加えることは行なっていない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１-６７５５４号公報
【特許文献２】特開平７-９０６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、この発明の目的は、外部電極の少なくとも一部がめっき膜によって与えられる場合において、このめっき膜のめっき成長寸法のばらつきを抑制し得る、セラミック電子部品の製造方法を提供しようとすることである。
【課題を解決するための手段】
【００１３】
この発明は、セラミック素体と、セラミック素体上に形成される外部電極と、を備え、外部電極の少なくとも一部が、電解めっきを施すことによって形成されるめっき膜によって与えられる、セラミック電子部品を製造する方法に向けられるものであって、上述した技術的課題を解決するため、第１の局面では、次のような構成を備えることを特徴としている。【００１４】
まず、この発明に係るセラミック電子部品の製造方法は、製造しようとするセラミック電子部品について、セラミック素体の表面抵抗値と、電解めっき時の印加電荷量と、表面抵抗値を有するセラミック素体に対して上記印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法との間の相関関係を予め把握する、事前把握工程を備える。【００１５】
そして、この発明に係るセラミック電子部品の製造方法は、これから電解めっきを施すことによって外部電極の少なくとも一部となるめっき膜を形成しようとするセラミック素体の表面抵抗値を測定する、抵抗値測定工程と、この抵抗値測定工程により求めた表面抵抗値および目的とするめっき成長寸法の設計値を、上述した相関関係に適用することによって、めっき時に必要とする印加電荷量を決定する、印加電荷量決定工程とを備える。【００１６】
その後、めっき膜を形成するため、上記印加電荷量決定工程により求めた印加電荷量のもとで、セラミック素体に電解めっきを施す、めっき工程が実施される。【００１７】
電解めっきによってめっき膜を形成する場合、めっき成長寸法に対しては、セラミック素体の表面抵抗値が大きく影響する。すなわち、表面抵抗値が高くなるほど、めっき成長寸法がより短くなり、逆に、表面抵抗値が低くなるほど、めっき成長寸法がより長くなる傾向がある。この発明によれば、前述したように、セラミック素体の表面抵抗値と印加電荷量とめっき成長寸法との相関関係を予め把握しておき、その上で、めっき膜を形成しようとするセラミック素体の表面抵抗値を測定し、この表面抵抗値および目的とするめっき成長寸法の設計値を上述の相関関係に当て嵌めて求めた印加電荷量のもとで、電解めっきを施すようにしているので、めっき成長寸法のばらつきを抑制することができる。【００１８】
この発明において、好ましくは、上記抵抗値測定工程は、同じ製品ロット内の複数のセラミック素体の中から選ばれた特定数のセラミック素体に対して実施され、特定数のセラミック素体についてそれぞれ測定された特定数の表面抵抗値の平均値が、抵抗値測定工程により求めた表面抵抗値とされる。そして、めっき工程では、同じ製品ロット内の複数のセラミック素体に対しては、上記のように、特定数の表面抵抗値の平均値に基づいて決定された同じ印加電荷量のもとで電解めっきが施される。【００１９】
上記の好ましい実施形態は、同じ製品ロット内のセラミック素体については、表面抵抗値にそれほどばらつきがなく、よって、特定数の表面抵抗値の平均値に基づいて決定された同じ印加電荷量のもとで電解めっきが施されても、めっき成長寸法のばらつきの抑制を保証し得るとの推測に基づくものである。この好ましい実施形態を採用すれば、同じ製品ロット内では、印加電荷量決定工程を１回だけ実施するだけで済み、また、めっき工程では、たとえばバレルめっき法を採用するなどして、多数のセラミック素体に対して同時に電解めっきを能率的に施すことができる。【００２０】
この発明において、一実施形態では、セラミック素体には、めっき成長の起点となるシード電極が形成されていて、めっき工程は、シード電極を起点としてめっき成長させるように実施される。典型的には、シード電極は、たとえば導電性ペーストの焼付けによって形成された下地電極によって与えられる。後述するように、めっき工程が複数回実施される場合には、前のめっき工程で形成されためっき膜が、後のめっき工程でのシード電極となり得る。【００２１】
この発明において、めっき工程は複数回実施されてもよい。この場合、複数回のめっき工程の各々について、印加電荷量決定工程による印加電荷量が決定される。そして、事前把握工程で把握された相関関係および抵抗値測定工程で測定された表面抵抗値は、複数回のめっき工程の各々についての印加電荷量を決定するために用いられる。【００２２】
上記の実施形態によれば、めっき工程が複数回実施されても、各々のめっき工程において、めっき成長寸法のばらつきを抑制することができる。【００２３】
上述した印加電荷量決定工程において決定される印加電荷量は、目的とするめっき成長寸法に基づいて決定されるので、通常は、印加電荷量決定工程の前に、目的とするめっき成長寸法の設計値を決定する目標値決定工程がさらに実施される。【００２４】
この発明に係るセラミック電子部品の製造方法は、第２の局面では、次のような構成を備えることを特徴としている。【００２５】
この発明に係るセラミック電子部品の製造方法は、第２の局面では、製造しようとするセラミック電子部品のための、それぞれが異なった表面抵抗値を示す複数のセラミック素体を用意し、複数のセラミック素体を用いて、セラミック素体の表面抵抗値と、電解めっき時の印加電荷量と、表面抵抗値を有するセラミック素体に対して上記印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法との間の相関関係を予め把握する、事前把握工程を備える。【００２６】
そして、この発明に係るセラミック電子部品の製造方法は、第２の局面では、事前把握工程で用いられた複数のセラミック素体以外のセラミック素体であって、これから電解めっきを施すことによって外部電極の少なくとも一部となるめっき膜を形成しようとするセラミック素体の表面抵抗値を測定する、抵抗値測定工程と、目的とするめっき成長寸法の設計値を決定する目標値決定工程と、抵抗値測定工程により求めた表面抵抗値および目標値決定工程で決定されためっき成長寸法の設計値を、上述した相関関係に適用することによって、めっき時に必要とする印加電荷量を決定する、印加電荷量決定工程とを備える。【００２７】
その後、第１の局面の場合と同様、めっき膜を形成するため、上記印加電荷量決定工程により求めた印加電荷量のもとで、セラミック素体に電解めっきを施す、めっき工程が実施される。【００２８】
上記第２の局面に係るセラミック電子部品の製造方法において、事前把握工程で用いられた複数のセラミック素体と抵抗値測定工程で表面抵抗値が測定されたセラミック素体とは、互いに同じ製品ロットに含まれるものであることが好ましい。
【発明の効果】
【００２９】
この発明によれば、外部電極の少なくとも一部となるめっき膜について、めっき成長寸法のばらつきを抑制することができる。したがって、この発明に従って製造されるセラミック電子部品において、その特性のばらつきを抑制することができるとともに、外観不良の発生を低減することができる。
【図面の簡単な説明】
【００３０】
【図１】この発明に係る製造方法によって製造されるセラミック電子部品の一例としてのコイル部品２１を模式的に示す断面図である。
【図２】この発明の第１の実施形態を説明するためのもので、図１に示したコイル部品２１に備えるセラミック素体２２の表面抵抗値を測定している状態を示す正面図である。
【図３】図１に示したコイル部品２１に備えるセラミック素体２２に対して、バレルめっき法によって電解めっきを施している状態を図解的に示す正面図である。
【図４】この発明の第２の実施形態による製造方法において複数回実施されるめっき工程を説明するためのセラミック素体５２の正面図である。
【図５】この発明にとって興味あるセラミック電子部品１の外観を示す斜視図である。
【発明を実施するための形態】
【００３１】
図１を参照して、この発明に係る製造方法によって製造されるセラミック電子部品の構造について説明する。図１には、セラミック電子部品の一例としてのコイル部品２１が示されている。
【００３２】
コイル部品２１は、たとえばＮｉ−Ｚｎ−Ｃｕ系フェライトのような磁性体セラミックからなるチップ状のセラミック素体２２を備えている。セラミック素体２２は、外形が４つの側面２３、２４、２５および２６（側面２４は図２に示す。側面２６はセラミック素体２２の裏面側に現れる。）ならびに２つの端面２７および２８で規定される直方体形状を有している。
【００３３】
セラミック素体２２は、詳細には図示されないが、複数のセラミック層２９によって与えられる積層構造を有している。この積層構造の積層方向は、図１における左右方向に向けられる。
【００３４】
セラミック素体２２の内部には、たとえば、Ａｇ、ＣｕまたはＰｄを導電成分として含むコイル導体３０が設けられる。なお、図１では、コイル導体３０は記号的な表示をもって省略的に図示されている。コイル導体３０は、全体としてコイル状に延びるもので、実際には、セラミック層２９間に延びるライン状導体と、各ライン導体の端部に接続されながら、セラミック層２９を厚み方向に貫通する層間接続導体と、をもって構成されている。
【００３５】
セラミック素体２２上には、外部電極３１および３２が形成される。外部電極３１および３２の少なくとも各一部は、それぞれ、電解めっきによって形成されるめっき膜３３および３４によって与えられる。なお、図示したコイル部品２１では、外部電極３１および３２は、それぞれ、めっき膜３３および３４のみから構成されている。めっき膜３３および３４は、たとえば、ＮｉまたはＣｕから構成される。なお、めっき膜が複数のめっき層からなる場合については、後述する。セラミック素体２２には、めっき膜３３および３４の形成のため、めっき成長の起点となるシード電極が形成される。
【００３６】
シード電極としては、セラミック素体２２の端面２７および２８上に形成された端面下地電極３５および３６、ならびに、側面２３〜２６において端面２７および２８に対してそれぞれ平行に延びるように形成された各々複数の側面下地電極３７および３８がある。
【００３７】
端面下地電極３５および３６は、たとえば、ＡｇまたはＣｕを導電成分として含む導電性ペーストを端面２７および２８上に塗布し、これを焼き付けることによって形成される。図示した端面下地電極３５および３６は、端面２７および２８の各全面に形成されているが、全面ではなく、たとえばメッシュ状またはストライプ状に形成されてもよい。
【００３８】
側面下地電極３７および３８は、たとえば、セラミック素体２２の積層構造を与える複数のセラミック層２９となるべき複数のセラミックグリーンシートの特定のものに、側面下地電極３７および３８となるべき導電性ペースト膜を印刷しておくことによって、焼成工程を経て得られたセラミック素体２２に形成される。図示した側面下地電極３７および３８は、４つの側面２３〜２６を周回するように形成されている。
【００３９】
好ましくは、複数の側面下地電極３７相互間ならびに側面下地電極３７と端面下地電極３５とは、少なくとも１つの接続用導体３９によって電気的に接続される。同様に、複数の側面下地電極３８相互間ならびに側面下地電極３８と端面下地電極３６とは、少なくとも１つの接続用導体４０によって電気的に接続される。接続用導体３９および４０は、後述するバレルめっき法によって電解めっきを実施するとき、導電性メディアの接触によるシード電極への電気的導通状態が生じる確率を高めるように作用する。これら接続用導体３９および４０は、たとえば、セラミック素体２２の積層構造を与える複数のセラミック層２９となるべき複数のセラミックグリーンシートの特定のものに貫通孔を設け、そこに導電性ペーストを充填することによって形成される。
【００４０】
上述した側面下地電極３７および３８ならびに接続用導体３９および４０を形成するために用いられる導電性ペーストとしては、たとえば、ＡｇまたはＣｕを導電成分として含むものが用いられる。
【００４１】
前述した外部電極３１および３２を与えるめっき膜３３および３４が有するめっき成長寸法は、図１において、「Ｌ１」で示されており、そのうち側面下地電極３７および３８を起点として側面２３および２５の中央向きに形成されるめっき成長寸法は「Ｌ１ａ」で示されている。めっき膜３３および３４を電解めっきによって形成するにあたり、同一製品でありながら、製品ロットが変わると、印加電荷量が同じであっても、めっき成長寸法Ｌ１が、製品ロットごとにばらつくことがあることは前述したとおりである。
【００４２】
なお、めっき成長寸法Ｌ１は、端面下地電極３５または３６の端部を起点として、それぞれ、側面２３〜２６の中央方向に向かって成長しためっき膜３３および３４の各端縁までの長さを指す。また、めっき成長寸法Ｌ１ａは、各々複数の側面下地電極３７および３８のうち、セラミック素体２２の最も中央寄りに位置する側面下地電極３７および３８をそれぞれ起点として、側面２３〜２６の中央方向に向かって成長しためっき膜３３および３４の端縁までの長さを指す。
【００４３】
めっき成長寸法Ｌ１のばらつきの要因は、セラミック素体２２の表面比抵抗値のばらつきにあることがわかっている。すなわち、表面抵抗値が低いほど、大きなめっき成長寸法が得られる。
【００４４】
セラミック素体２２の表面比抵抗値は、もちろん、セラミック素体２２の材質によって変わる。たとえば、サーミスタ材料とフェライト材料と誘電体材料とを比べた場合、この列挙した順序で表面比抵抗値が高くなる。また、たとえばフェライト材料の中でも、その組成によって表面比抵抗が異なる。
【００４５】
また、セラミック素体２２の表面比抵抗値は、焼結度合いによっても変動する。そのため、焼成直後のセラミック素体２２において、その表面と内部とでは、表面比抵抗値が異なり、そのため、セラミック素体２２を表面研磨するか、しないか、あるいは、研磨の度合いによっても、表面比抵抗値は異なる。
【００４６】
本件発明者による実験では、セラミック素体に対して、１２Ａの電流値で６０分間の電荷量を印加する共通のめっき条件で電解めっきを施したとき、表面研磨を施さない試料では、測定端子間距離が０．３ｍｍである場合の表面抵抗値が０．６［ＴΩ］であり、２２［μｍ］のめっき成長寸法Ｌ１ａが得られたのに対し、表面研磨を施した試料では、同じ測定端子間距離での表面抵抗値が０．３［ＴΩ］であり、５５［μｍ］のめっき成長寸法Ｌ１ａが得られた。このことから、セラミック素体の表面抵抗値は、表面研磨の有無（あるいは度合い）によって左右され、かつ、めっき成長寸法は、表面抵抗値によって左右されることがわかる。
【００４７】
このようなめっき成長寸法についてのばらつきを抑制するため、この実施形態では、以下のような製造方法が採用される。
【００４８】
まず、本格的な量産に入る前に、製造しようとするコイル部品２１について、以下のような事前把握工程が実施される。
【００４９】
事前把握工程では、まず、セラミック素体２２の表面抵抗値を測定する工程が実施される。この工程では、図２に示すように、市販の高絶縁抵抗測定器のような絶縁抵抗計４１が用いられ、測定端子としての１対のプローブ４２および４３をセラミック素体２２の表面に一平面上で、たとえば側面２３上で接触させることによって、セラミック素体２２の表面抵抗値が測定される。この場合、セラミック素体２２の表面の比抵抗値を必ずしも求める必要はなく、１対のプローブ４２および４３間の距離を一定に保った上で測定した相対値としての表面抵抗値を求めれば十分である。
【００５０】
上記の表面抵抗値の測定に関して、セラミック材料のような絶縁体の表面比抵抗を測定する場合は、日本工業規格「JIS C 2525：セラミック素材の表面比抵抗の測定」に基づき、二重リング電極法にて計測するのが一般的である。二重リング電極法では、試験片形状が直径１００ｍｍ×厚み２ｍｍと決められており、かつ測定回路や測定条件（５００Ｖ印加×１分間計測）が決められている。しかしながら、この発明の対象となるセラミック電子部品の場合、寸法や形状が製品ごとに異なるため、上述したＪＩＳに基づく表面比抵抗測定方法を適用することは能率的ではない。この実施形態では、煩雑かつ高コストとも言えるＪＩＳに基づく測定方法を採用することなく、絶縁抵抗計４１による簡易な測定方法で表面抵抗値が能率的に求められる。
【００５１】
次に、事前把握工程では、上述のようにして求めた表面抵抗値を有するセラミック素体２２に対して、印加電荷量の条件を種々に変えて、電解めっきが実施される。
【００５２】
図３には、セラミック素体２２に対して、バレルめっき法によって電解めっきを施している状態が図解的に示されている。電解液４４が収容されためっき槽４５内には、矢印４６方向に回転するバレル４７が配置される。バレル４７内には、電解めっきの対象となる複数のセラミック素体２２が導電性の複数のメディア４８とともに装填される。電解液４４内には陽極４９が配置され、バレル４７内のメディア４８と接触し得るように、陰極５０が配置される。
【００５３】
バレルめっき法によれば、バレル４７が回転することによって、その中のセラミック素体２２およびメディア４８が攪拌され、この攪拌によって、シード電極としての端面下地電極３５および３６ならびに側面下地電極３７および３８へのメディア４８の接触が促進される。そして、メディア４８が接触している間、端面下地電極３５および３６ならびに側面下地電極３７および３８に通電され、これらシード電極を起点として電解めっきが進行する。
【００５４】
上述した、たとえばバレルめっき法によって電解めっきを実施し、それによって、表面抵抗値と、印加電荷量と、当該印加電荷量のもとでめっきを施したときに得られる実際のめっき成長寸法Ｌ１（図１参照）との間の相関関係を把握することが行なわれる。この相関関係によって、たとえば、製品Ａについて、セラミック素体の表面抵抗値がａ［Ω］であるとき、ｂ［μｍ］のめっき成長寸法Ｌ１を得ようとすると、ｃ［Ａ］の電流をｄ［分間］付与する印加電荷量が必要であることを予め知ることができる。なお、印加電荷量は電流値とめっき時間との積で表わされるが、印加電荷量を変えるため、電流のみを変えても、めっき時間のみを変えても、これら両方を変えてもよい。また、上述した相関関係を把握するにあたり、実際のめっき成長寸法Ｌ１の代わりに、側面下地電極３７および３８を起点として側面２３および２５の中央向きに形成されるめっき成長寸法Ｌ１ａを用いて相関関係を把握してもよい。
【００５５】
以上の事前把握工程を終えた後、コイル部品２１が本格的に量産される。事前把握工程は、通常、１種類の製品に対して、１回実施されるだけでよい。
【００５６】
なお、事前把握工程において、表面抵抗値と印加電荷量とめっき成長寸法との間の相関関係を把握するために用いられる複数のセラミック素体２２としては、意図的に、それぞれが異なった表面抵抗値を示すものを用意しなければならない。前述した、それぞれのセラミック素体２２に対する表面研磨の有無および度合いによる表面抵抗値の変更操作は、それぞれが異なった表面抵抗値を示すセラミック素体２２の準備にとって有利である。
【００５７】
コイル部品２１の量産体制下での製造にあたっては、まず、これから電解めっきを施すことによってめっき膜３３および３４を形成しようとするセラミック素体２２の表面抵抗値を測定する、抵抗値測定工程が実施される。この工程では、前述した事前把握工程の場合と同様、図２に示すように、絶縁抵抗計４１が用いられ、測定端子としての１対のプローブ４２および４３をセラミック素体２２の４つの側面２３〜２６のうちのいずれかの同じ側面に接触させることによって、セラミック素体２２の表面抵抗値が測定される。図２では、セラミック素体２２の側面２３に、プローブ４２および４３を接触させている。
【００５８】
好ましくは、この抵抗値測定工程は、同じ製品ロット内の複数のセラミック素体２２の中から選ばれた複数のセラミック素体、たとえば２０個のセラミック素体２２に対して実施され、これら２０個のセラミック素体２２についてそれぞれ測定された２０個の表面抵抗値の平均値が、抵抗値測定工程により求めた表面抵抗値とされる。
【００５９】
次に、印加電荷量決定工程が実施される。すなわち、上記抵抗値測定工程により求めた表面抵抗値および目的とするめっき成長寸法の設計値を、上述した表面抵抗値と印加電荷量とめっき成長寸法Ｌ１（またはＬ１ａ）との間の相関関係に適用することによって、めっき時に必要とする印加電荷量が決定される。
【００６０】
なお、上述した印加電荷量決定工程において決定される印加電荷量は、目的とするめっき成長寸法に基づいて決定されるので、通常は、印加電荷量決定工程の前に、目的とするめっき成長寸法の設計値を決定することが行なわれる。
【００６１】
その後、めっき膜３３および３４を形成するため、決定された上記印加電荷量のもとで、セラミック素体２２に電解めっきを施す、めっき工程が実施される。このめっき工程では、同じ製品ロット内の複数のセラミック素体２２に対しては、前述の複数のセラミック素体、ここでは２０個のセラミック素体２２について測定された表面抵抗値の平均値に基づいて決定された同じ印加電荷量のもとで電解めっきが施される。そのため、このめっき工程でも、図３に示したバレルめっき法が有利に適用される。
【００６２】
次に、製品ロットが切り替えられ、前とは異なる製品ロットのセラミック素体２２に対する電解めっき工程が開始される場合には、再び、抵抗値測定工程が実施され、この工程で求められた表面抵抗値およびめっき成長寸法Ｌ１の設計値が前述した相関関係に当て嵌められ、めっき時に必要とする印加電荷量が決定される。そして、この印加電荷量のもとで、図３に示したバレルめっき法によって、セラミック素体２２に電解めっきが施される。
【００６３】
以上のように、この実施形態によれば、セラミック素体２２の表面抵抗値と印加電荷量とめっき成長寸法Ｌ１との相関関係を予め把握しておき、その上で、めっき膜３３および３４を形成しようとするセラミック素体２２の表面抵抗値を測定し、この表面抵抗値および目的とするめっき成長寸法Ｌ１の設計値を上述の相関関係に当て嵌めて求めた印加電荷量のもとで、電解めっきを施すようにしているので、特に、異ロット間でのめっき成長寸法Ｌ１のばらつきを抑制することができる。
【００６４】
以上、この発明の対象となるセラミック電子部品として、コイル部品２１を例にとって説明した。コイル部品２１の場合、セラミック素体２２はフェライト材料からなるが、フェライト材料は、たとえば積層セラミックコンデンサの場合のセラミック素体を構成する誘電体材料より表面抵抗値が低い。よって、めっき成長寸法のばらつきの幅は、フェライト材料の方が誘電体材料よりも広くなると推測できる。この点で、この発明は、積層セラミックコンデンサに適用される場合よりも、コイル部品に適用されたとき、より意義が大きいと言える。
【００６５】
しかしながら、この発明は、コイル部品に限らず、積層セラミックコンデンサ、サーミスタ等の他のセラミック電子部品にも適用することができる。また、この発明は、外部電極の数が２つのセラミック電子部品に限らず、外部電極を３つ以上有するセラミック電子部品にも適用することができる。
【００６６】
セラミック電子部品の外部電極を得るため、めっき工程が複数回実施されることがある。たとえば、Ｎｉめっきおよびその上にＳｎめっき、あるいは、Ｃｕめっき、その上にＮｉめっきおよびさらにその上にＳｎめっきというように、めっき工程が複数回実施されることがある。この場合、複数回のめっき工程の各々について、前述した印加電荷量決定工程が実施され、印加電荷量が決定される。そして、事前把握工程で把握された相関関係および抵抗値測定工程で測定された表面抵抗値は、複数回のめっき工程の各々についての印加電荷量を決定するために用いられる。
【００６７】
図４を参照して、より具体的に説明する。図４には、１回目のめっき工程を終えた後のセラミック素体５２が示されている。セラミック素体５２の両端部には、１回目のめっき工程で形成された第１のめっき膜５３および５４が形成されている。第１のめっき膜５３および５４を形成するにあたって、この発明の特徴となる前述のめっき成長寸法のばらつきを抑制するための対策が講じられる。
【００６８】
次に、上記第１のめっき膜５３および５４をシード電極として、２回目のめっき工程が実施され、図４において点線で示すように、第２のめっき膜５５および５６が、それぞれ、第１のめっき膜５３および５４上およびセラミック素体５２の一部の領域上に形成される。この場合においても、この発明の特徴となるめっき成長寸法Ｌ２（またはＬ２ａ）のばらつきを抑制するための対策が講じられる。すなわち、事前把握工程で把握された相関関係および抵抗値測定工程で測定された表面抵抗値が、この２回目のめっき工程における印加電荷量を決定するために用いられる。
【００６９】
３回目以降のめっき工程が実施される場合にも、同様の対策が講じられる。
【００７０】
なお、上記説明では、図４おいて「５３」および「５４」で示した要素を、「めっき膜」としたが、これらを導電性ペーストの焼付けによって形成される導体膜としてもよい。この場合には、導体膜５３および５４をシード電極として、点線で示しためっき膜５５および５６が電解めっきによって形成され、このめっき膜５５および５６を形成する段階で、この発明の特徴となるめっき成長寸法Ｌ２のばらつきを抑制するための対策が講じられることになる。
【符号の説明】
【００７１】
２１  コイル部品（セラミック電子部品）
２２，５２  セラミック素体
３１，３２  外部電極
３３，３４，５３，５４，５５，５６  めっき膜
３５，３６  端面下地電極（シード電極）
３７，３８  側面下地電極（シード電極）
４１  絶縁抵抗計
４２，４３  プローブ
４４  電解液
４５  めっき槽
４７  バレル
４８  メディア
４９  陽極
５０  陰極
Ｌ１，Ｌ２  めっき成長寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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