(57)【要約】  複数のアンテナ（１１〜１４）でそれぞれ受信した信号をもとに合成出力（ＴＳ１，ＴＳ２）を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数のＰＬＬ（４１，４２）と、各々高周波受信信号を低周波信号に変換する複数のミキサ（７１〜７４）と、各ミキサ（７１〜７４）の前にて複数のＰＬＬ（４１，４２）の出力のいずれかを選択して当該各ミキサ（７１〜７４）へ供給するスイッチ回路（５１〜５４）とを設ける。
2015019524.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路であって、
各々局部発振信号を出力する複数の局部発振部と、
各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、
前記複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて、前記複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備えたことを特徴とするダイバーシティ受信回路。
【請求項２】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部の個数は、前記複数の周波数変換部の個数より少ないことを特徴とするダイバーシティ受信回路。
【請求項３】
請求項１記載のダイバーシティ受信回路において、
モノリシック半導体上に構成されたことを特徴とするダイバーシティ受信回路。
【請求項４】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されたことを特徴とするダイバーシティ受信回路。
【請求項５】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、２段以上のトランスファーゲートを有することを特徴とするダイバーシティ受信回路。
【請求項６】
請求項５記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記２段以上のトランスファーゲートの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項７】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、２段以上のトライステートインバータを有することを特徴とするダイバーシティ受信回路。
【請求項８】
請求項７記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記２段以上のトライステートインバータの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項９】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項１０】
請求項９記載のダイバーシティ受信回路において、
前記複数の局部発振部の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項１１】
請求項９記載のダイバーシティ受信回路において、
前記複数の局部発振部のうち前記スイッチ回路により選択されている局部発振部に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１２】
請求項９記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項１３】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部と前記スイッチ回路との間にそれぞれ挿入された複数の分周回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１４】
請求項１３記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項１５】
請求項１４記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項１６】
請求項１４記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路のうち前記スイッチ回路により選択されている局部発振部及び分周回路に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１７】
請求項１４記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部及び前記複数の分周回路の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項１８】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１９】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部の動作を停止するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項２０】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部は異なる周波数を発振するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイバーシティ受信回路に関するものである。
【背景技術】
【０００２】
例えば車載のテレビチューナにおいて、受信状態が時々刻々と変化する走行中においても安定して放送波を受信できるように、複数のアンテナから放送波を受信してその信号を合成するダイバーシティ受信の技術が知られている（特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２８４１９１号公報
【特許文献２】特開２００６−１９７１６８号公報
【特許文献３】特開２００７−０７４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば４つのチューナを１チップのモノリシック半導体回路に集積する場合に、ダイバーシティ受信回路中の各ブランチに独立したＰＬＬ（phase-locked loop）を局部発振部として設けることとすると、４つのＰＬＬを１チップ上に集積することになる。この場合には、個々のＰＬＬが比較的大きな面積を占めるので、チップ面積が大きくなる。また、発振周波数が互いに近似する複数のＰＬＬ間の干渉が生じる結果、スプリアスやノイズが増加し、受信感度の劣化等のリスクが増大する。【０００５】
一方、単純に複数ブランチでＰＬＬを共有する構成では、ＰＬＬを共有するブランチの周波数が同一に固定されるため、自由度が低い。【０００６】
本発明の目的は、スプリアスやノイズを低減し、受信感度等の性能を向上できる小面積のダイバーシティ受信回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数の局部発振部と、各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、当該複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備えることとしたものである。
【発明の効果】
【０００８】
本発明に係るダイバーシティ受信回路は、各ブランチに独立した局部発振部を備える構成と比べ、回路面積を削減でき、かつ干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上できる。また、スイッチ回路の切り替えにより局部発振部の選択を柔軟に行えるので、高い自由度が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
【図２】図１のダイバーシティ受信回路における状態遷移の一例を示す図である。
【図３】図１中のスイッチ回路の詳細構成例を示す回路図である。
【図４】図１中のスイッチ回路の他の詳細構成例を示す回路図である。
【図５】図１中のスイッチ回路の更に他の詳細構成例を示す回路図である。
【図６】図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
【図７】図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
【図８】図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。
【図９】図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。
【図１０】図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。
【図１１】図１のダイバーシティ受信回路の変形例を示すブロック図である。
【図１２】図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
【図１３】図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
【図１４】本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
【図１５】図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１１】
《第１の実施形態》
図１は、本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。図１のダイバーシティ受信回路は、４本のアンテナ１１〜１４でそれぞれ受信した信号をもとに合成出力ＴＳ１，ＴＳ２を得るように、テレビチューナ用のモノリシック半導体回路１００として構成されている。アンテナ１１〜１４から入力された高周波受信信号は、整合回路２１〜２４によって整合され、モノリシック半導体回路１００に入力される。モノリシック半導体回路１００では、整合された高周波信号が最初にＬＮＡ（low noise amplifier）３１〜３４で増幅される。一方、第１及び第２のＰＬＬ４１，４２で作成された局部発振信号は、スイッチ回路（ＳＷ）５１〜５４で選択され、分周回路（ＤＩＶ）６１〜６４でそれぞれ分周される。ＬＮＡ３１〜３４の出力は、分周回路６１〜６４の出力により、ミキサ（ＭＩＸ）７１〜７４にて低周波信号へと変換され、フィルタ（ＦＩＬ）８１〜８４で帯域制限され、ＡＤＣ（analog-to-digital converter）９１〜９４にてデジタル信号に変換され、復調回路（ＤＥＭＯＤ）１０１〜１０４にて復調され、ダイバー合成回路２０１にてダイバー合成され、トランスポートストリーム信号ＴＳ１，ＴＳ２として出力される。制御回路３０１は、制御入力に基づいてモノリシック半導体回路１００の各ブロックを制御するが、図１では簡略化のため特に本発明に関する第１及び第２のＰＬＬ４１，４２並びにスイッチ回路５１〜５４への制御のみ記載している。また、アンテナ１１、整合回路２１、ＬＮＡ３１、スイッチ回路５１、分周回路６１、ミキサ７１、フィルタ８１、ＡＤＣ９１、復調回路１０１により構成される部分をブランチ１とし、以下同様にしてブランチ２〜４とする。
【００１２】
第１のＰＬＬ４１の電源及び接地と、第２のＰＬＬ４２の電源及び接地とは、互いに分離されている。図１において、１１１は第１のＰＬＬ４１の電源パッド、１１２は第２のＰＬＬ４２の電源パッド、１１３は第１のＰＬＬ４１の接地パッド、１１４は第２のＰＬＬ４２の接地パッドである。
【００１３】
このように、第１の実施形態においては、スイッチ回路５１〜５４を有するため、第１及び第２のＰＬＬ４１，４２のどちらか任意出力を分周回路６１〜６４を介してミキサ７１〜７４へ伝達することができる。
【００１４】
例えば、アンテナ１１〜１４からｆＲＦ１＝４７３ＭＨｚとｆＲＦ２＝７０７ＭＨｚとの信号が入力されたとする。分周回路６１〜６４は４分周の機能を有し、第１のＰＬＬ４１は７０７ＭＨｚの４倍のｆＰＬＬ１＝２８２８ＭＨｚの信号を出力し、第２のＰＬＬ４２は４７３ＭＨｚの４倍のｆＰＬＬ２＝１８９２ＭＨｚの信号を出力するものとする。ここで、３つのスイッチ回路５１，５２，５３は第１のＰＬＬ４１の出力を選択し、１つのスイッチ回路５４は第２のＰＬＬ４２の出力を選択するとすると、
ミキサ７１〜７３の出力は、ｆＲＦ２＝７０７ＭＨｚに対し、
｜ｆＲＦ２−ｆＰＬＬ１／４｜＝｜７０７−２８２８／４｜＝０
となり、ＤＣ付近に変換される。
【００１５】
一方、ｆＲＦ１＝４７３ＭＨｚに対しては、
｜ｆＲＦ１−ｆＰＬＬ１／４｜＝｜４７３−２８２８／４｜＝２３４ＭＨｚ
となり、フィルタ８１〜８３のカットオフ周波数を例えば３ＭＨｚとすると、ｆＲＦ１を周波数変換した成分は減衰し、ｆＲＦ２を周波数変換した成分のみをＡＤＣ９１〜９３に伝達し、復調回路１０１〜１０３で復調し、ダイバー合成回路２０１にて合成する。
【００１６】
同様にして、ミキサ７４の出力は、ｆＲＦ１＝４７３ＭＨｚに対し、
｜ｆＲＦ１−ｆＰＬＬ２／４｜＝｜４７３−１８９２／４｜＝０
となり、ＤＣ付近に変換される。
【００１７】
一方、ｆＲＦ２＝７０７ＭＨｚに対しては、
｜ｆＲＦ２−ｆＰＬＬ２／４｜＝７０７−１８９２／４＝２３４ＭＨｚ
となり、フィルタ８４のカットオフ周波数が３ＭＨｚのとき、ｆＲＦ２を周波数変換した成分は減衰し、ｆＲＦ１を周波数変換した成分のみをＡＤＣ９４に伝達し、復調回路１０４で復調され、ダイバー合成回路２０１に入力される。
【００１８】
ダイバー合成回路２０１では、このようにしてｆＲＦ２＝７０７ＭＨｚを変換・復調・合成した信号をＴＳ１として出力し、ｆＲＦ１＝４７３ＭＨｚを変換・復調した信号をＴＳ２として出力する。
【００１９】
図２は、図１のダイバーシティ受信回路における状態遷移の一例を示す図である。例えばメイン画面を視聴しながら他の系列局をサーチする、といった使い方の場合、図１のダイバーシティ受信回路では、スイッチ回路５１〜５４において第１及び第２のＰＬＬ４１，４２を任意に選択できる。したがって、例えばブランチ３の感度が他のブランチに比べて悪い場合、ブランチ１、２、４を第１のＰＬＬ４１で選局しＴＳ１として出力し、メインの画面にしたまま、ブランチ３を第２のＰＬＬ４２で選局し、ＴＳ２で出力し、他局のサーチ用に用いる、といった使用法が可能である（状態（２））。
【００２０】
その後、また、ブランチ１、２、４で視聴していたＴＳ１出力のメイン視聴画面の感度が悪くなってきて、ブランチ３のＴＳ２でのサーチが完了し、ＴＳ２側の感度が上がってくると、全てをＴＳ２側のチャンネルに変更することができる（状態（４）→状態（５））。このとき、スイッチ回路５１〜５４が全て第２のＰＬＬ４２を選択するようにすれば、第１のＰＬＬ４１にて周波数設定をやり直すのではなく、第２のＰＬＬ４２の出力をそのまま用いることができ、サーチ動作選局の切替も円滑にできるメリットを有する。
【００２１】
図３は、図１中のスイッチ回路５１の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図３と同様である。図３のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートとで構成される。前者のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなる。後者のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなる。
【００２２】
図３の構成によれば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、すなわちＭＰ１及びＭＮ１がオンのとき、ＭＰ２及びＭＮ２がオフである。一方、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているとき、すなわちＭＰ２及びＭＮ２がオンのとき、ＭＰ１及びＭＮ１がオフである。
【００２３】
図４は、図１中のスイッチ回路５１の他の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図４と同様である。図４のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトランスファーゲートとで構成される。第１経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ３と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ３とからなる。第２経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ４と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ４とからなる。また、第１経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
【００２４】
図４の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＭＰ１、ＭＮ１、ＭＰ３及びＭＮ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に伝達される。一方、ＭＰ２、ＭＮ２、ＭＰ４及びＭＮ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトランスファーゲートの接続ノードを接地することができる。つまり、図４のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトランスファーゲートを用いてもよい。
【００２５】
図５は、図１中のスイッチ回路５１の更に他の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図５と同様である。図５のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトライスステートインバータＩＮＶ１，ＩＮＶ３と、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトライスステートインバータＩＮＶ２，ＩＮＶ４とで構成される。第１経路上の２段のトライスステートインバータＩＮＶ１，ＩＮＶ３は電源ＶＤＤＡ及び接地ＶＳＳＡに、第２経路上の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４は電源ＶＤＤＢ及び接地ＶＳＳＢにそれぞれ接続されている。また、第１経路にて、１段目のトライスステートインバータＩＮＶ１と２段目のトライスステートインバータＩＮＶ３との接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトライスステートインバータＩＮＶ２と２段目のトライスステートインバータＩＮＶ４との接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
【００２６】
図５の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＩＮＶ１及びＩＮＶ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に減衰することなく伝達される。一方、ＩＮＶ２及びＩＮＶ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４の接続ノードを接地することができる。つまり、図５のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトライスステートインバータを用いてもよい。
【００２７】
図６は、図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図６に示すように、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐため、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。スイッチ回路５１〜５２及び分周回路６１〜６２はＶＤＤＡ及びＶＳＳＡに固定的に接続され、スイッチ回路５３〜５４及び分周回路６３〜６４はＶＤＤＢ及びＶＳＳＢに固定的に接続される。
【００２８】
図７は、図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図７によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、スイッチ回路５１〜５４及び分周回路６１〜６４の各々のために、ＶＤＤスイッチ５１Ｄ〜５４Ｄと、ＶＳＳスイッチ５１Ｓ〜５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ〜５４Ｄ及びＶＳＳスイッチ５１Ｓ〜５４Ｓは、対応するスイッチ回路により選択されているＰＬＬに供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路と分周回路とに供給するように、スイッチ回路５１〜５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１のＶＤＤＡをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１のＶＳＳＡをスイッチ回路５１及び分周回路６１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２のＶＤＤＢをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２のＶＳＳＢをスイッチ回路５１及び分周回路６１に接続する。これにより、スイッチ回路５１〜５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１〜５４及び分周回路６１〜６４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
【００２９】
図８は、図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。図８によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、ブランチ１のスイッチ回路５１及び分周回路６１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２及び分周回路６２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３及び分周回路６３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４及び分周回路６４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１〜５４及び分周回路６１〜６４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
【００３０】
さて、図１の構成では、４ブランチのダイバーシティ受信回路にて、任意のＰＬＬの出力を選択可能な構成にしたことにより、各々のブランチに対して専用のＰＬＬが不要となり、２つのＰＬＬ４１，４２により任意のチャンネルを選択できる機能を実現可能である。一般にダイバーシティ受信回路に用いるＰＬＬは位相雑音の低いＬＣタンク型のＶＣＯ（voltage-controlled oscillator）を有し、面積を要する。したがって、ＰＬＬをブランチ数より少なくできることにより、モノリシック半導体回路１００の面積の削減、すなわちローコスト化に寄与することができる。更に、ＰＬＬの数が多くなると、その分ＰＬＬの相互の干渉のリスクが高くなるが、ＰＬＬの数を２つに削減することにより、２つのＰＬＬ４１，４２間の干渉のみに注意すればよい。
【００３１】
このとき、図１に示されるように、第１のＰＬＬ４１の電源パッド１１１及び接地パッド１１３と、第２のＰＬＬ４２の電源パッド１１２及び接地パッド１１４とを互いに分離することにより、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を低減できる。また、図１に示されるように、モノリシック半導体回路１００の互いに異なる辺の近傍に各パッド１１１〜１１４を配置することにより、配線インダクタのカップリングの影響や、半導体基板の影響も低減することができる。
【００３２】
図９は、図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。例えば片方のＰＬＬの系がサーチ動作を行っている間に同じチャンネルになった時や、２画面で両方同じチャンネルを選択したとき等に、図９の状態（３）に示されるように、視聴していた方のＰＬＬをサーチ中のブランチを含む全てのスイッチ回路５１〜５４で選択し、不使用のＰＬＬの動作を停止するように制御回路３０１にて構成しておけば、同じ周波数を受信したときの干渉の影響を低減できる。また、各々のＰＬＬの動作周波数が近いときに干渉しやすくなるので、不使用のＰＬＬを使用するＰＬＬとは異なる周波数に設定しておいてもよい。サーチに使用するブランチの数を２以上に変更することも可能である。
【００３３】
図１０は、図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。図２の状態（５）ではサーチ終了時の第２のＰＬＬ４２のチャンネルをそのまま用いることとしたが、図１０に示すように、サーチ終了後、改めて最も適切なチャンネルを第１のＰＬＬ４１で選択してもよい。このとき、第１のＰＬＬ４１を高性能、第２のＰＬＬ４２を低消費電力等と性能の異なるＰＬＬを用い、例えば２画面のうちメイン画面や通常受信をするブランチには高性能な第１のＰＬＬ４１を選択し、２画面のうちサブ画面やサーチ受信をするブランチには低消費電力の第２のＰＬＬ４２を選択することとすれば、全体の高性能と低消費電力との両立も可能である。
【００３４】
図１１は、図１のダイバーシティ受信回路の変形例を示すブロック図である。図１１では、第１のＰＬＬ４１とスイッチ回路５１〜５４との間に第１の分周回路６１が、第２のＰＬＬ４２とスイッチ回路５１〜５４との間に第２の分周回路６２がそれぞれ挿入されている。
【００３５】
図１２は、図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図１２によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、スイッチ回路５１〜５４の各々のために、ＶＤＤスイッチ５１Ｄ〜５４Ｄと、ＶＳＳスイッチ５１Ｓ〜５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ〜５４Ｄ及びＶＳＳスイッチ５１Ｓ〜５４Ｓは、対応するスイッチ回路により選択されているＰＬＬ及び分周回路に供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路に供給するように、スイッチ回路５１〜５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１及び第１の分周回路６１のＶＳＳＡをスイッチ回路５１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２及び第２の分周回路６２のＶＳＳＢをスイッチ回路５１に接続する。これにより、スイッチ回路５１〜５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１〜５４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
【００３６】
図１３は、図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図１３によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、ブランチ１のスイッチ回路５１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１〜５４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
【００３７】
《第２の実施形態》
図１４は、本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。本実施形態では、２ブランチのダイバーシティ受信回路に２つのＰＬＬ４１，４２を設けている。ブランチ１の分周回路６１及びミキサ７１の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５１が設けられ、ブランチ２の分周回路６２及びミキサ７２の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５２が設けられている。
【００３８】
図１５は、図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。スイッチ回路５１，５２の各々にて第１及び第２のＰＬＬ４１，４２の出力を任意に選択できるため、状態（１）や状態（５）等の１画面での通常受信や、状態（３）のようにサーチ中や２画面使用時において同じチャンネルを選択したときに、１つのＰＬＬで動作することにより干渉を防ぐことができる。また、状態（４）から状態（５）への遷移のように、サーチ終了したＰＬＬをそのまま通常受信に用いることにより、円滑な受信が実現できる。
【００３９】
以上のように、本願において開示する技術の例示として、第１及び第２の実施形態を説明した。しかしながら、本願における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。また、上記で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
【００４０】
例えば、上記の例では全ミキサ７１〜７４の前にスイッチ回路５１〜５４を置いているが、一部のみでも構わない。その場合でも、スイッチ回路を置いたミキサについては切り替えが可能であるため効果がある。また、図６〜図８等で電源配線及び接地配線の両方を分離した例を示しているが、片側でも構わない。
【産業上の利用可能性】
【００４１】
本発明に係るダイバーシティ受信回路は、複数の周波数の信号を受信するときの干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上し、実装面積及びチップ面積を削減できる技術として有用である。
【符号の説明】
【００４２】
１〜４  ブランチ
１１〜１４  アンテナ
２１〜２４  整合回路
３１〜３４  ＬＮＡ
４１，４２  ＰＬＬ
５１〜５４  スイッチ回路
５１Ｄ〜５４Ｄ  ＶＤＤスイッチ
５１Ｓ〜５４Ｓ  ＶＳＳスイッチ
６１〜６４  分周回路
７１〜７４  ミキサ
８１〜８４  フィルタ
９１〜９４  ＡＤＣ
１００  モノリシック半導体回路
１０１〜１０４  復調回路
１１１，１１２  電源パッド
１１３，１１４  接地パッド
２０１  ダイバー合成回路
３０１  制御回路
【図１】
2015019524.tif 000003
【図２】
2015019524.tif 000004
【図３】
2015019524.tif 000005
【図４】
2015019524.tif 000006
【図５】
2015019524.tif 000007
【図６】
2015019524.tif 000008
【図７】
2015019524.tif 000009
【図８】
2015019524.tif 000010
【図９】
2015019524.tif 000011
【図１０】
2015019524.tif 000012
【図１１】
2015019524.tif 000013
【図１２】
2015019524.tif 000014
【図１３】
2015019524.tif 000015
【図１４】
2015019524.tif 000016
【図１５】
2015019524.tif 000017
【手続補正書】
【提出日】平成27年10月23日(2015.10.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイバーシティ受信回路に関するものである。
【背景技術】
【０００２】
例えば車載のテレビチューナにおいて、受信状態が時々刻々と変化する走行中においても安定して放送波を受信できるように、複数のアンテナから放送波を受信してその信号を合成するダイバーシティ受信の技術が知られている（特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２８４１９１号公報
【特許文献２】特開２００６−１９７１６８号公報
【特許文献３】特開２００７−０７４６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば４つのチューナを１チップのモノリシック半導体回路に集積する場合に、ダイバーシティ受信回路中の各ブランチに独立したＰＬＬ（phase-locked loop）を局部発振部として設けることとすると、４つのＰＬＬを１チップ上に集積することになる。この場合には、個々のＰＬＬが比較的大きな面積を占めるので、チップ面積が大きくなる。また、発振周波数が互いに近似する複数のＰＬＬ間の干渉が生じる結果、スプリアスやノイズが増加し、受信感度の劣化等のリスクが増大する。
【０００５】
一方、単純に複数ブランチでＰＬＬを共有する構成では、ＰＬＬを共有するブランチの周波数が同一に固定されるため、自由度が低い。
【０００６】
本発明の目的は、スプリアスやノイズを低減し、受信感度等の性能を向上できる小面積のダイバーシティ受信回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数の局部発振部と、各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、当該複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備え、複数の局部発振部の電源及び接地のうち少なくとも一方は互いに分離されていることとしたものである。
【発明の効果】
【０００８】
本発明に係るダイバーシティ受信回路は、各ブランチに独立した局部発振部を備える構成と比べ、回路面積を削減でき、かつ干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上できる。また、スイッチ回路の切り替えにより局部発振部の選択を柔軟に行えるので、高い自由度が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
【図２】図１のダイバーシティ受信回路における状態遷移の一例を示す図である。
【図３】図１中のスイッチ回路の詳細構成例を示す回路図である。
【図４】図１中のスイッチ回路の他の詳細構成例を示す回路図である。
【図５】図１中のスイッチ回路の更に他の詳細構成例を示す回路図である。
【図６】図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
【図７】図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
【図８】図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。
【図９】図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。
【図１０】図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。
【図１１】図１のダイバーシティ受信回路の変形例を示すブロック図である。
【図１２】図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
【図１３】図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
【図１４】本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
【図１５】図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１１】
《第１の実施形態》
図１は、本発明の第１の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。図１のダイバーシティ受信回路は、４本のアンテナ１１〜１４でそれぞれ受信した信号をもとに合成出力ＴＳ１，ＴＳ２を得るように、テレビチューナ用のモノリシック半導体回路１００として構成されている。アンテナ１１〜１４から入力された高周波受信信号は、整合回路２１〜２４によって整合され、モノリシック半導体回路１００に入力される。モノリシック半導体回路１００では、整合された高周波信号が最初にＬＮＡ（low noise amplifier）３１〜３４で増幅される。一方、第１及び第２のＰＬＬ４１，４２で作成された局部発振信号は、スイッチ回路（ＳＷ）５１〜５４で選択され、分周回路（ＤＩＶ）６１〜６４でそれぞれ分周される。ＬＮＡ３１〜３４の出力は、分周回路６１〜６４の出力により、ミキサ（ＭＩＸ）７１〜７４にて低周波信号へと変換され、フィルタ（ＦＩＬ）８１〜８４で帯域制限され、ＡＤＣ（analog-to-digital converter）９１〜９４にてデジタル信号に変換され、復調回路（ＤＥＭＯＤ）１０１〜１０４にて復調され、ダイバー合成回路２０１にてダイバー合成され、トランスポートストリーム信号ＴＳ１，ＴＳ２として出力される。制御回路３０１は、制御入力に基づいてモノリシック半導体回路１００の各ブロックを制御するが、図１では簡略化のため特に本発明に関する第１及び第２のＰＬＬ４１，４２並びにスイッチ回路５１〜５４への制御のみ記載している。また、アンテナ１１、整合回路２１、ＬＮＡ３１、スイッチ回路５１、分周回路６１、ミキサ７１、フィルタ８１、ＡＤＣ９１、復調回路１０１により構成される部分をブランチ１とし、以下同様にしてブランチ２〜４とする。
【００１２】
第１のＰＬＬ４１の電源及び接地と、第２のＰＬＬ４２の電源及び接地とは、互いに分離されている。図１において、１１１は第１のＰＬＬ４１の電源パッド、１１２は第２のＰＬＬ４２の電源パッド、１１３は第１のＰＬＬ４１の接地パッド、１１４は第２のＰＬＬ４２の接地パッドである。
【００１３】
このように、第１の実施形態においては、スイッチ回路５１〜５４を有するため、第１及び第２のＰＬＬ４１，４２のどちらか任意出力を分周回路６１〜６４を介してミキサ７１〜７４へ伝達することができる。
【００１４】
例えば、アンテナ１１〜１４からｆＲＦ１＝４７３ＭＨｚとｆＲＦ２＝７０７ＭＨｚとの信号が入力されたとする。分周回路６１〜６４は４分周の機能を有し、第１のＰＬＬ４１は７０７ＭＨｚの４倍のｆＰＬＬ１＝２８２８ＭＨｚの信号を出力し、第２のＰＬＬ４２は４７３ＭＨｚの４倍のｆＰＬＬ２＝１８９２ＭＨｚの信号を出力するものとする。ここで、３つのスイッチ回路５１，５２，５３は第１のＰＬＬ４１の出力を選択し、１つのスイッチ回路５４は第２のＰＬＬ４２の出力を選択するとすると、
ミキサ７１〜７３の出力は、ｆＲＦ２＝７０７ＭＨｚに対し、
｜ｆＲＦ２−ｆＰＬＬ１／４｜＝｜７０７−２８２８／４｜＝０
となり、ＤＣ付近に変換される。
【００１５】
一方、ｆＲＦ１＝４７３ＭＨｚに対しては、
｜ｆＲＦ１−ｆＰＬＬ１／４｜＝｜４７３−２８２８／４｜＝２３４ＭＨｚ
となり、フィルタ８１〜８３のカットオフ周波数を例えば３ＭＨｚとすると、ｆＲＦ１を周波数変換した成分は減衰し、ｆＲＦ２を周波数変換した成分のみをＡＤＣ９１〜９３に伝達し、復調回路１０１〜１０３で復調し、ダイバー合成回路２０１にて合成する。
【００１６】
同様にして、ミキサ７４の出力は、ｆＲＦ１＝４７３ＭＨｚに対し、
｜ｆＲＦ１−ｆＰＬＬ２／４｜＝｜４７３−１８９２／４｜＝０
となり、ＤＣ付近に変換される。
【００１７】
一方、ｆＲＦ２＝７０７ＭＨｚに対しては、
｜ｆＲＦ２−ｆＰＬＬ２／４｜＝７０７−１８９２／４＝２３４ＭＨｚ
となり、フィルタ８４のカットオフ周波数が３ＭＨｚのとき、ｆＲＦ２を周波数変換した成分は減衰し、ｆＲＦ１を周波数変換した成分のみをＡＤＣ９４に伝達し、復調回路１０４で復調され、ダイバー合成回路２０１に入力される。
【００１８】
ダイバー合成回路２０１では、このようにしてｆＲＦ２＝７０７ＭＨｚを変換・復調・合成した信号をＴＳ１として出力し、ｆＲＦ１＝４７３ＭＨｚを変換・復調した信号をＴＳ２として出力する。
【００１９】
図２は、図１のダイバーシティ受信回路における状態遷移の一例を示す図である。例えばメイン画面を視聴しながら他の系列局をサーチする、といった使い方の場合、図１のダイバーシティ受信回路では、スイッチ回路５１〜５４において第１及び第２のＰＬＬ４１，４２を任意に選択できる。したがって、例えばブランチ３の感度が他のブランチに比べて悪い場合、ブランチ１、２、４を第１のＰＬＬ４１で選局しＴＳ１として出力し、メインの画面にしたまま、ブランチ３を第２のＰＬＬ４２で選局し、ＴＳ２で出力し、他局のサーチ用に用いる、といった使用法が可能である（状態（２））。
【００２０】
その後、また、ブランチ１、２、４で視聴していたＴＳ１出力のメイン視聴画面の感度が悪くなってきて、ブランチ３のＴＳ２でのサーチが完了し、ＴＳ２側の感度が上がってくると、全てをＴＳ２側のチャンネルに変更することができる（状態（４）→状態（５））。このとき、スイッチ回路５１〜５４が全て第２のＰＬＬ４２を選択するようにすれば、第１のＰＬＬ４１にて周波数設定をやり直すのではなく、第２のＰＬＬ４２の出力をそのまま用いることができ、サーチ動作選局の切替も円滑にできるメリットを有する。
【００２１】
図３は、図１中のスイッチ回路５１の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図３と同様である。図３のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間に挿入された１段のトランスファーゲートとで構成される。前者のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなる。後者のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなる。
【００２２】
図３の構成によれば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、すなわちＭＰ１及びＭＮ１がオンのとき、ＭＰ２及びＭＮ２がオフである。一方、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているとき、すなわちＭＰ２及びＭＮ２がオンのとき、ＭＰ１及びＭＮ１がオフである。
【００２３】
図４は、図１中のスイッチ回路５１の他の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図４と同様である。図４のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトランスファーゲートと、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトランスファーゲートとで構成される。第１経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ１と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ１とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＡに接続されたＰＭＯＳトランジスタＭＰ３と、バックゲートが接地ＶＳＳＡに接続されたＮＭＯＳトランジスタＭＮ３とからなる。第２経路にて、１段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ２と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ２とからなり、２段目のトランスファーゲートは、バックゲートが電源ＶＤＤＢに接続されたＰＭＯＳトランジスタＭＰ４と、バックゲートが接地ＶＳＳＢに接続されたＮＭＯＳトランジスタＭＮ４とからなる。また、第１経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトランスファーゲートと２段目のトランスファーゲートとの接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
【００２４】
図４の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＭＰ１、ＭＮ１、ＭＰ３及びＭＮ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に伝達される。一方、ＭＰ２、ＭＮ２、ＭＰ４及びＭＮ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトランスファーゲートの接続ノードを接地することができる。つまり、図４のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトランスファーゲートを用いてもよい。
【００２５】
図５は、図１中のスイッチ回路５１の更に他の詳細構成例を示す回路図である。他のスイッチ回路５２〜５４も図５と同様である。図５のスイッチ回路５１は、第１のＰＬＬ４１の出力と分周回路６１の入力との間の第１経路に挿入された２段のトライスステートインバータＩＮＶ１，ＩＮＶ３と、第２のＰＬＬ４２の出力と分周回路６１の入力との間の第２経路に挿入された２段のトライスステートインバータＩＮＶ２，ＩＮＶ４とで構成される。第１経路上の２段のトライスステートインバータＩＮＶ１，ＩＮＶ３は電源ＶＤＤＡ及び接地ＶＳＳＡに、第２経路上の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４は電源ＶＤＤＢ及び接地ＶＳＳＢにそれぞれ接続されている。また、第１経路にて、１段目のトライスステートインバータＩＮＶ１と２段目のトライスステートインバータＩＮＶ３との接続ノードは、ＮＭＯＳトランジスタＭＮ５を介して接地ＶＳＳＡに接続されている。更に、第２経路にて、１段目のトライスステートインバータＩＮＶ２と２段目のトライスステートインバータＩＮＶ４との接続ノードは、ＮＭＯＳトランジスタＭＮ６を介して接地ＶＳＳＢに接続されている。
【００２６】
図５の構成によれば、例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＩＮＶ１及びＩＮＶ３がオンとなり、ＭＮ５がオフとなって、第１のＰＬＬ４１の出力が分周回路６１に減衰することなく伝達される。一方、ＩＮＶ２及びＩＮＶ４はオフであるが、ＭＮ６をオンさせることにより、非選択である第２のＰＬＬ４２側の２段のトライスステートインバータＩＮＶ２，ＩＮＶ４の接続ノードを接地することができる。つまり、図５のスイッチ回路５１は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第１のＰＬＬ４１の出力と第２のＰＬＬ４２の出力との干渉を低減することができる。なお、３段以上のトライスステートインバータを用いてもよい。
【００２７】
図６は、図１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図６に示すように、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐため、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。スイッチ回路５１〜５２及び分周回路６１〜６２はＶＤＤＡ及びＶＳＳＡに固定的に接続され、スイッチ回路５３〜５４及び分周回路６３〜６４はＶＤＤＢ及びＶＳＳＢに固定的に接続される。
【００２８】
図７は、図１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図７によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、スイッチ回路５１〜５４及び分周回路６１〜６４の各々のために、ＶＤＤスイッチ５１Ｄ〜５４Ｄと、ＶＳＳスイッチ５１Ｓ〜５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ〜５４Ｄ及びＶＳＳスイッチ５１Ｓ〜５４Ｓは、対応するスイッチ回路により選択されているＰＬＬに供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路と分周回路とに供給するように、スイッチ回路５１〜５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１のＶＤＤＡをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１のＶＳＳＡをスイッチ回路５１及び分周回路６１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２のＶＤＤＢをスイッチ回路５１及び分周回路６１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２のＶＳＳＢをスイッチ回路５１及び分周回路６１に接続する。これにより、スイッチ回路５１〜５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１〜５４及び分周回路６１〜６４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
【００２９】
図８は、図１のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。図８によれば、第１のＰＬＬ４１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２の電源ＶＤＤＢ及び接地ＶＳＳＢとは、互いに分離されている。しかも、ブランチ１のスイッチ回路５１及び分周回路６１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２及び分周回路６２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３及び分周回路６３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４及び分周回路６４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１〜５４及び分周回路６１〜６４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
【００３０】
さて、図１の構成では、４ブランチのダイバーシティ受信回路にて、任意のＰＬＬの出力を選択可能な構成にしたことにより、各々のブランチに対して専用のＰＬＬが不要となり、２つのＰＬＬ４１，４２により任意のチャンネルを選択できる機能を実現可能である。一般にダイバーシティ受信回路に用いるＰＬＬは位相雑音の低いＬＣタンク型のＶＣＯ（voltage-controlled oscillator）を有し、面積を要する。したがって、ＰＬＬをブランチ数より少なくできることにより、モノリシック半導体回路１００の面積の削減、すなわちローコスト化に寄与することができる。更に、ＰＬＬの数が多くなると、その分ＰＬＬの相互の干渉のリスクが高くなるが、ＰＬＬの数を２つに削減することにより、２つのＰＬＬ４１，４２間の干渉のみに注意すればよい。
【００３１】
このとき、図１に示されるように、第１のＰＬＬ４１の電源パッド１１１及び接地パッド１１３と、第２のＰＬＬ４２の電源パッド１１２及び接地パッド１１４とを互いに分離することにより、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を低減できる。また、図１に示されるように、モノリシック半導体回路１００の互いに異なる辺の近傍に各パッド１１１〜１１４を配置することにより、配線インダクタのカップリングの影響や、半導体基板の影響も低減することができる。
【００３２】
図９は、図１のダイバーシティ受信回路における状態遷移の他の例を示す図である。例えば片方のＰＬＬの系がサーチ動作を行っている間に同じチャンネルになった時や、２画面で両方同じチャンネルを選択したとき等に、図９の状態（３）に示されるように、視聴していた方のＰＬＬをサーチ中のブランチを含む全てのスイッチ回路５１〜５４で選択し、不使用のＰＬＬの動作を停止するように制御回路３０１にて構成しておけば、同じ周波数を受信したときの干渉の影響を低減できる。また、各々のＰＬＬの動作周波数が近いときに干渉しやすくなるので、不使用のＰＬＬを使用するＰＬＬとは異なる周波数に設定しておいてもよい。サーチに使用するブランチの数を２以上に変更することも可能である。
【００３３】
図１０は、図１のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。図２の状態（５）ではサーチ終了時の第２のＰＬＬ４２のチャンネルをそのまま用いることとしたが、図１０に示すように、サーチ終了後、改めて最も適切なチャンネルを第１のＰＬＬ４１で選択してもよい。このとき、第１のＰＬＬ４１を高性能、第２のＰＬＬ４２を低消費電力等と性能の異なるＰＬＬを用い、例えば２画面のうちメイン画面や通常受信をするブランチには高性能な第１のＰＬＬ４１を選択し、２画面のうちサブ画面やサーチ受信をするブランチには低消費電力の第２のＰＬＬ４２を選択することとすれば、全体の高性能と低消費電力との両立も可能である。
【００３４】
図１１は、図１のダイバーシティ受信回路の変形例を示すブロック図である。図１１では、第１のＰＬＬ４１とスイッチ回路５１〜５４との間に第１の分周回路６１が、第２のＰＬＬ４２とスイッチ回路５１〜５４との間に第２の分周回路６２がそれぞれ挿入されている。
【００３５】
図１２は、図１１のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図１２によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、スイッチ回路５１〜５４の各々のために、ＶＤＤスイッチ５１Ｄ〜５４Ｄと、ＶＳＳスイッチ５１Ｓ〜５４Ｓとが設けられている。ＶＤＤスイッチ５１Ｄ〜５４Ｄ及びＶＳＳスイッチ５１Ｓ〜５４Ｓは、対応するスイッチ回路により選択されているＰＬＬ及び分周回路に供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路に供給するように、スイッチ回路５１〜５４と連動するように制御される。例えば、スイッチ回路５１が第１のＰＬＬ４１の出力を選択しているとき、ＶＤＤスイッチ５１Ｄは第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第１のＰＬＬ４１及び第１の分周回路６１のＶＳＳＡをスイッチ回路５１に接続する。逆に、スイッチ回路５１が第２のＰＬＬ４２の出力を選択しているときには、ＶＤＤスイッチ５１Ｄは第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢをスイッチ回路５１に接続し、ＶＳＳスイッチ５１Ｓは第２のＰＬＬ４２及び第２の分周回路６２のＶＳＳＢをスイッチ回路５１に接続する。これにより、スイッチ回路５１〜５４の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路５１〜５４へ接続することができるので、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を効果的に防ぐことができる。
【００３６】
図１３は、図１１のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図１３によれば、第１のＰＬＬ４１及び第１の分周回路６１の電源ＶＤＤＡ及び接地ＶＳＳＡと、第２のＰＬＬ４２及び第２の分周回路６２の電源ＶＤＤＢ及び接地ＶＳＳＢとが、互いに分離されている。しかも、ブランチ１のスイッチ回路５１は電源ＶＤＤＣ及び接地ＶＳＳＣに、ブランチ２のスイッチ回路５２は電源ＶＤＤＤ及び接地ＶＳＳＤに、ブランチ３のスイッチ回路５３は電源ＶＤＤＥ及び接地ＶＳＳＥに、ブランチ４のスイッチ回路５４は電源ＶＤＤＦ及び接地ＶＳＳＦにそれぞれ接続されており、第１のＰＬＬ４１及び第１の分周回路６１のＶＤＤＡ及びＶＳＳＡ並びに第２のＰＬＬ４２及び第２の分周回路６２のＶＤＤＢ及びＶＳＳＢから独立している。このようにスイッチ回路５１〜５４に独立した電源配線及び接地配線を用いることによっても、第１のＰＬＬ４１と第２のＰＬＬ４２との間の干渉を防ぐことができる。
【００３７】
《第２の実施形態》
図１４は、本発明の第２の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。本実施形態では、２ブランチのダイバーシティ受信回路に２つのＰＬＬ４１，４２を設けている。ブランチ１の分周回路６１及びミキサ７１の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５１が設けられ、ブランチ２の分周回路６２及びミキサ７２の前に第１及び第２のＰＬＬ４１，４２の出力のいずれかを選択するスイッチ回路５２が設けられている。
【００３８】
図１５は、図１４のダイバーシティ受信回路における状態遷移の一例を示す図である。スイッチ回路５１，５２の各々にて第１及び第２のＰＬＬ４１，４２の出力を任意に選択できるため、状態（１）や状態（５）等の１画面での通常受信や、状態（３）のようにサーチ中や２画面使用時において同じチャンネルを選択したときに、１つのＰＬＬで動作することにより干渉を防ぐことができる。また、状態（４）から状態（５）への遷移のように、サーチ終了したＰＬＬをそのまま通常受信に用いることにより、円滑な受信が実現できる。
【００３９】
以上のように、本願において開示する技術の例示として、第１及び第２の実施形態を説明した。しかしながら、本願における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。また、上記で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
【００４０】
例えば、上記の例では全ミキサ７１〜７４の前にスイッチ回路５１〜５４を置いているが、一部のみでも構わない。その場合でも、スイッチ回路を置いたミキサについては切り替えが可能であるため効果がある。また、図６〜図８等で電源配線及び接地配線の両方を分離した例を示しているが、片側でも構わない。
【産業上の利用可能性】
【００４１】
本発明に係るダイバーシティ受信回路は、複数の周波数の信号を受信するときの干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上し、実装面積及びチップ面積を削減できる技術として有用である。
【符号の説明】
【００４２】
１〜４  ブランチ
１１〜１４  アンテナ
２１〜２４  整合回路
３１〜３４  ＬＮＡ
４１，４２  ＰＬＬ
５１〜５４  スイッチ回路
５１Ｄ〜５４Ｄ  ＶＤＤスイッチ
５１Ｓ〜５４Ｓ  ＶＳＳスイッチ
６１〜６４  分周回路
７１〜７４  ミキサ
８１〜８４  フィルタ
９１〜９４  ＡＤＣ
１００  モノリシック半導体回路
１０１〜１０４  復調回路
１１１，１１２  電源パッド
１１３，１１４  接地パッド
２０１  ダイバー合成回路
３０１  制御回路
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路であって、
各々局部発振信号を出力する複数の局部発振部と、
各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、
前記複数の周波数変換部のうちの少なくとも１つの周波数変換部の前にて、前記複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備え、
前記複数の局部発振部の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項２】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部の個数は、前記複数の周波数変換部の個数より少ないことを特徴とするダイバーシティ受信回路。
【請求項３】
請求項１記載のダイバーシティ受信回路において、
モノリシック半導体上に構成されたことを特徴とするダイバーシティ受信回路。
【請求項４】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されたことを特徴とするダイバーシティ受信回路。
【請求項５】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、２段以上のトランスファーゲートを有することを特徴とするダイバーシティ受信回路。
【請求項６】
請求項５記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記２段以上のトランスファーゲートの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項７】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路は、２段以上のトライステートインバータを有することを特徴とするダイバーシティ受信回路。
【請求項８】
請求項７記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記２段以上のトライステートインバータの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項９】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項１０】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部のうち前記スイッチ回路により選択されている局部発振部に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１１】
請求項１記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項１２】
請求項１記載のダイバーシティ受信回路において、
前記複数の局部発振部と前記スイッチ回路との間にそれぞれ挿入された複数の分周回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１３】
請求項１２記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項１４】
請求項１３記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項１５】
請求項１３記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路のうち前記スイッチ回路により選択されている局部発振部及び分周回路に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１６】
請求項１３記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部及び前記複数の分周回路の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項１７】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１８】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部の動作を停止するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項１９】
請求項１記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか１つの局部発振部のみを選択し、かつ選択されていない局部発振部は異なる周波数を発振するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【国際調査報告】
2015019524.tif 000018
2015019524.tif 000019
2015019524.tif 000020
2015019524.tif 000021