(57)【要約】  半導体装置は、Ｎ型炭化珪素基板（１）のおもて面側にＮ型炭化珪素層（２）、Ｐ型領域（３）、Ｎ型ソース領域（４）、Ｐ型コンタクト領域（５）、ゲート絶縁膜（６）、ゲート電極（７）及びソース電極（８）を有する。半導体装置は、Ｎ型炭化珪素基板（１）の裏面にドレイン電極（９）を有する。半導体装置は、少なくともＮ型炭化珪素層（２）とＰ型領域（３）の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域（１０）を有する。ライフタイムキラーは、Ｎ型炭化珪素基板（１）のおもて面側に素子の表面構造を作製した後、ドレイン電極（９）を設ける前に、Ｎ型炭化珪素基板（１）の裏面側からヘリウムまたはプロトンを注入することによって、Ｎ型炭化珪素層（２）とＰ型領域（３）の底面との界面全体に導入される。このようにすることで、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。
2016039071.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板のおもて面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、
前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、
前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の裏面上に設けられたドレイン電極と、を備え、
少なくとも前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有することを特徴とする半導体装置。
【請求項２】
前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板のおもて面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、
前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、
前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の裏面上に設けられたドレイン電極と、を備え、
少なくとも前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有することを特徴とする半導体装置。
【請求項４】
前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ライフタイムキラーは、ヘリウムまたはプロトンであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型領域を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける工程と、
前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける工程と、
前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型ベース領域を有し、前記第１導電型炭化珪素層及び前記第２導電型ベース領域の表面上に第２導電型炭化珪素層を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける工程と、
前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける工程と、
前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ライフタイムキラーの導入前に、前記第１導電型炭化珪素基板の裏面を研磨して前記第１導電型炭化珪素基板の厚さを調整する工程、をさらに含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体を用いた半導体装置の一つに縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型電界効果トランジスタ）がある（例えば、特許文献１、２参照）。縦型ＭＯＳＦＥＴでは、ゲート電極にしきい値以下の電圧が印加されている場合には、オフ状態となり、ソース−ドレイン間に電流が流れないが、ゲート電極にしきい値以上の電圧が印加されると、オン状態となり、ソース−ドレイン間に電流が流れる。このように、ゲート電極に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。一方、隣り合うＮ型ソース領域とＮ型ソース領域との間の高濃度Ｐ型領域の下に、再結合中心を導入した再結合領域が形成された炭化珪素半導体装置がある（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１８７３０２号公報
【特許文献２】特開２０１３−１０２１０６号公報
【特許文献３】特開２００９−１６４４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置では、例えばＮ型炭化珪素基板及びＮ型炭化珪素層のＮ型領域と、Ｐ型領域とでできるＰＮダイオードが内蔵されている。ＭＯＳＦＥＴがオフ状態のときに、ソース電極にプラスの電位を印加し、ドレイン電極にマイナスの電圧を印加して、この内蔵ＰＮダイオードを駆動させる場合がある。しかしながら、この状態でドレイン電極にプラスの電圧を印加して内蔵ＰＮダイオードをオフさせると、蓄積キャリアが増加するため、損失の悪化と遮断電流の低下を招くという問題点がある。隣り合うＮ型ソース領域とＮ型ソース領域との間の高濃度Ｐ型領域の下に再結合領域を設けても、内蔵ＰＮダイオードの逆回復損失を十分に低減することはできない。【０００５】
この発明は、上述した従来技術による問題点を解消するため、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、以下の特徴を有する。前記第１導電型炭化珪素基板のおもて面上に、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層が設けられている。前記第１導電型炭化珪素層の表面領域の一部に第２導電型領域が設けられている。前記第２導電型領域の表面領域に第１導電型ソース領域が設けられている。前記第２導電型領域の表面領域に、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域が設けられている。前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極が設けられている。前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の上にゲート電極が設けられている。前記第１導電型炭化珪素基板の裏面上にドレイン電極が設けられている。そして、少なくとも前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有する。【０００７】
この発明によれば、少数キャリアに対する再結合中心となるライフタイムキラーが、第１導電型炭化珪素層と第２導電型領域の底面との界面全体に導入されているため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。【０００８】
また、前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする。【０００９】
この発明によれば、隣り合う第２導電型領域と第２導電型領域との間のＪｆｅｔ領域にもライフタイムキラーが導入されるため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。【００１０】
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、前記第１導電型炭化珪素基板のおもて面上に、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層が設けられている。前記第１導電型炭化珪素層の表面領域の一部に第２導電型ベース領域が設けられている。前記第１導電型炭化珪素層の表面上に第２導電型炭化珪素層が設けられている。前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域が設けられている。前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域が設けられている。前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域が設けられている。前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極が設けられている。前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の上にゲート電極が設けられている。前記第１導電型炭化珪素基板の裏面上にドレイン電極が設けられている。そして、少なくとも前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有する。【００１１】
この発明によれば、少数キャリアに対する再結合中心となるライフタイムキラーが、第１導電型炭化珪素層と第２導電型ベース領域の底面との界面全体に導入されているため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。【００１２】
また、前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする。【００１３】
この発明によれば、隣り合う第２導電型ベース領域と第２導電型ベース領域との間のＪｆｅｔ領域にもライフタイムキラーが導入されるため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。【００１４】
また、上述した発明において、前記ライフタイムキラーは、ヘリウムまたはプロトンであることを特徴とする。【００１５】
この発明によれば、ヘリウムまたはプロトンを照射することによって、炭化珪素半導体中にライフタイムキラーとなる格子欠陥を生成することができる。【００１６】
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型領域を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける。次に、前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける。そして、前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける。【００１７】
この発明によれば、素子の表面構造側に影響を及ぼさないため、素子の特性に影響を与えることがなく、ライフタイムキラー導入後のアニール工程を省略することができる。【００１８】
また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型ベース領域を有し、前記第１導電型炭化珪素層及び前記第２導電型ベース領域の表面上に第２導電型炭化珪素層を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける。次に、前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける。そして、前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける。【００１９】
この発明によれば、素子の表面構造側に影響を及ぼさないため、素子の特性に影響を与えることがなく、ライフタイムキラー導入後のアニール工程を省略することができる。【００２０】
また、上述した発明において、前記ライフタイムキラーの導入前に、前記第１導電型炭化珪素基板の裏面を研磨して前記第１導電型炭化珪素基板の厚さを調整する工程、をさらに含むことを特徴とする。【００２１】
この発明によれば、ライフタイムキラーの導入深さを容易に制御することができる。
【発明の効果】
【００２２】
本発明にかかる半導体装置及びその製造方法によれば、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。また、半導体装置に内蔵されているＰＮダイオードの破壊耐量の低下を抑えることができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の実施の形態１にかかる半導体装置を示す断面図である。
【図２】図２は、図１に示す半導体装置の平面レイアウトの一例を示す図である。
【図３】図３は、図１に示す半導体装置の製造途中の状態を示す断面図である。
【図４】図４は、図３の続きを示す断面図である。
【図５】図５は、図４の続きを示す断面図である。
【図６】図６は、本発明の実施の形態２にかかる半導体装置を示す断面図である。
【図７】図７は、図６に示す半導体装置の製造途中の状態を示す断面図である。
【図８】図８は、図７の続きを示す断面図である。
【図９】図９は、図８の続きを示す断面図である。
【図１０】図１０は、本発明の実施の形態３にかかる半導体装置を示す断面図である。
【図１１】図１１は、本発明の実施の形態４にかかる半導体装置を示す断面図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置及びその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２５】
・実施の形態１
図１は、本発明の実施の形態１にかかる半導体装置を示す断面図である。図１には、半導体装置の活性領域が示されている。活性領域には、半導体装置のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、すなわち素子構造が形成されている。活性領域は、図示しない周辺耐圧構造領域によって囲まれていてもよい。
【００２６】
図１に示すように、半導体装置は、Ｎ型炭化珪素基板１及びＮ型炭化珪素層２を備えている。Ｎ型炭化珪素基板１は、例えば炭化珪素にＮ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。Ｎ型炭化珪素基板１は、例えばドレイン領域となる。
【００２７】
Ｎ型炭化珪素層２は、Ｎ型炭化珪素基板１のおもて面上に設けられている。Ｎ型炭化珪素層２の不純物濃度は、Ｎ型炭化珪素基板１よりも低い。Ｎ型炭化珪素層２は、例えば炭化珪素にＮ型不純物がドーピングされた半導体層であってもよい。Ｎ型炭化珪素層２は、例えばＮ型のドリフト層となる。
【００２８】
半導体装置は、Ｎ型炭化珪素基板１のおもて面側に、ＭＯＳ構造として、例えばＰ型領域３、Ｎ型ソース領域４、Ｐ型コンタクト領域５、ゲート絶縁膜６、ゲート電極７及びソース電極８を備えている。半導体装置は、Ｎ型炭化珪素基板１の裏面側に、例えばドレイン電極９を備えている。半導体装置は、ライフタイムキラー導入領域１０を備えている。
【００２９】
Ｐ型領域３は、Ｎ型炭化珪素層２の表面領域の一部に設けられている。Ｐ型領域３は、Ｎ型炭化珪素層２の表面領域の別の一部を挟むように設けられている。Ｐ型領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。
【００３０】
ライフタイムキラー導入領域１０は、図１に破線で示すように、Ｐ型領域３とＮ型炭化珪素層２との界面の深さにおいて、Ｐ型領域３の底面とＮ型炭化珪素層２との界面全体に設けられている。ライフタイムキラー導入領域１０は、Ｎ型炭化珪素層２の表面から例えば０．２μｍ〜２．０μｍ程度の深さに形成されていてもよい。ライフタイムキラー導入領域１０は、Ｐ型領域３の底面とＮ型炭化珪素層２との界面、及びこの界面から例えば１０μｍ程度の深さまでのＮ型炭化珪素層２内に設けられていてもよい。ライフタイムキラー導入領域１０には、ライフタイムキラーが導入されている。ライフタイムキラーは、ライフタイムキラー導入領域１０に導入されたヘリウム（Ｈｅ）またはプロトンによってできる格子欠陥であってもよい。
【００３１】
Ｎ型ソース領域４は、Ｐ型領域３の表面領域に設けられている。Ｎ型ソース領域４は、Ｎ型炭化珪素層２の、隣り合うＰ型領域３とＰ型領域３とに挟まれる表面領域から離れて設けられている。Ｎ型ソース領域４の不純物濃度は、Ｎ型炭化珪素層２よりも高い。
【００３２】
Ｐ型コンタクト領域５は、Ｐ型領域３の表面領域において、Ｎ型ソース領域４を挟んで、Ｎ型炭化珪素層２の、隣り合うＰ型領域３とＰ型領域３とに挟まれる表面領域の反対側に設けられている。Ｐ型コンタクト領域５は、Ｐ型領域３及びＮ型ソース領域４に接する。Ｐ型コンタクト領域５の不純物濃度は、Ｐ型領域３よりも高い。
【００３３】
ゲート絶縁膜６は、Ｎ型炭化珪素層２の、Ｐ型領域３に挟まれる領域とＮ型ソース領域４とに挟まれたＰ型領域３の表面上に設けられている。
【００３４】
ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、図示しないゲートパッドに接続されている。
【００３５】
ソース電極８は、Ｎ型ソース領域４及びＰ型コンタクト領域５に接して設けられている。ソース電極８は、Ｎ型ソース領域４及びＰ型コンタクト領域５に電気的に接続されている。ソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。
【００３６】
ドレイン電極９は、Ｎ型炭化珪素基板１の裏面上に設けられている。ドレイン電極９は、Ｎ型炭化珪素基板１にオーミック接合している。
【００３７】
図２は、図１に示す半導体装置の平面レイアウトの一例を示す図である。図２において、符号１１は半導体装置のチップであり、符号１２は活性領域であり、符号１３は周辺耐圧構造領域であり、符号１４はゲートパッドである。活性領域１２には、半導体装置のＭＯＳ構造、すなわち素子構造が形成されている。周辺耐圧構造領域１３は、活性領域１２を囲むようにチップ１１の周縁部に設けられている。ゲートパッド１４は、活性領域１２内に設けられている。ゲートパッド１４の下には、Ｐ型領域３またはＰ型コンタクト領域５が設けられている。なお、ゲートパッド１４の配置は、図２に示す例に限らない。
【００３８】
・図１に示す半導体装置の製造手順の一例
図３は、図１に示す半導体装置の製造途中の状態を示す断面図である。図４は、図３の続きを示す断面図である。図５は、図４の続きを示す断面図である。図３〜図５には、活性領域の一部が示されており、周辺耐圧構造領域は省略されている。
【００３９】
図３に示すように、まず、Ｎ型の炭化珪素でできたＮ型炭化珪素基板１を用意する。このＮ型炭化珪素基板１のおもて面上に、例えばＮ型不純物をドーピングしながら炭化珪素でできたＮ型炭化珪素層２をエピタキシャル成長させる。
【００４０】
次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｎ型炭化珪素層２の表面領域の、Ｐ型領域３となる領域に、Ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｐ型領域３となるイオン注入領域の、Ｎ型ソース領域４となる領域に、Ｎ型不純物をイオン注入する。
【００４１】
次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｐ型領域３となるイオン注入領域の、Ｐ型コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、Ｐ型領域３を設けるためのイオン注入、Ｎ型ソース領域４を設けるためのイオン注入、及びＰ型コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。
【００４２】
次いで、熱処理（アニール）を行って、例えばＰ型領域３、Ｎ型ソース領域４及びＰ型コンタクト領域５となる各イオン注入領域を活性化させる。それによって、Ｐ型領域３、Ｎ型ソース領域４及びＰ型コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００４３】
次いで、Ｐ型領域３、Ｎ型ソース領域４及びＰ型コンタクト領域５が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。
【００４４】
次いで、ゲート絶縁膜６の上にゲート電極７を設ける。その後、図示しないが、半導体装置のおもて面側に層間絶縁膜を設ける。次いで、ソース電極８を形成するためのコンタクトホールをゲート絶縁膜６と層間絶縁膜を貫通するように設け、Ｎ型ソース領域４及びＰ型コンタクト領域５に接するように、ソース電極８を設ける。ここまでの状態が図３に示されている。
【００４５】
その後、図示しないが、ゲート電極７に電気的に接続するゲートパッド、及びソース電極８に電気的に接続するソースパッドを設ける。そして、素子構造全体を覆うように保護膜を設ける。
【００４６】
次いで、必要に応じて、図４に示すように、Ｎ型炭化珪素基板１の裏面を研磨してＮ型炭化珪素基板１を薄くしてもよい。例えば、Ｎ型炭化珪素基板１の厚さを、半導体装置のライフタイムキラー導入領域１０の条件によって１５μｍ〜２３０μｍ程度にしてもよい。そうすれば、それぞれのライフタイムキラー導入領域１０の条件において、ライフタイムキラーの導入深さを制御しやすくなる。
【００４７】
次いで、図５に示すように、両面マスクアライナーを用いて、Ｎ型炭化珪素基板１の裏面の、ライフタイムキラーを注入しない領域に対応する部分を、レジストまたは保護用テープで被覆する。図５に示す例の場合には、例えば隣り合うＰ型領域３とＰ型領域３との間のＪｆｅｔ領域にはライフタイムキラーを導入しないため、Ｎ型炭化珪素基板１の裏面の、Ｊｆｅｔ領域に対応する部分を、レジストまたは保護用テープで被覆する。そして、Ｎ型炭化珪素基板１の裏面から例えばヘリウムまたはプロトンを注入し、ライフタイムキラー導入領域１０を設ける。
【００４８】
ライフタイムキラー導入領域１０を設けるためにヘリウムまたはプロトンを注入する際に、イオン注入装置と同じ装置を用いて注入してもよい。そうすれば、通常の不純物拡散層と同様の精度でライフタイムキラー導入領域１０を設けることができる。注入時の基板温度は、例えば常温であってもよい。加速エネルギーは、例えば１００ＭｅＶ〜数ＧｅＶであってもよい。Ｎ型炭化珪素基板１の裏面からの注入深さは、半導体装置のライフタイムキラー導入領域１０の条件によって１５μｍ〜２３０μｍ程度であってもよい。あるいは、Ｎ型炭化珪素層２の表面から例えば０．２μｍ〜２．０μｍ程度の深さに形成されたＰＮ接合部、またはＰＮ接合部及びＰＮ接合部から１０μｍ程度の深さまでのＮ型炭化珪素層２内に、例えばヘリウムまたはプロトンを注入してもよい。
【００４９】
次いで、Ｎ型炭化珪素基板１の裏面上に、ドレイン電極９の元となる金属膜を設ける。そして、熱処理を行ってドレイン電極９を形成する。Ｎ型炭化珪素基板１とドレイン電極９はオーミック接合となる。以上のようにして、図１に示す半導体装置が完成する。
【００５０】
実施の形態１の半導体装置によれば、Ｎ型炭化珪素層２とＰ型領域３の底面との界面全体にライフタイムキラーが導入されているため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。従って、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。また、半導体装置に内蔵されているＰＮダイオードの破壊耐量の低下を抑えることができる。また、実施の形態１の製造方法によれば、Ｎ型炭化珪素基板１の裏面からヘリウムまたはプロトンを照射することによって、Ｎ型炭化珪素層２とＰ型領域３の底面との界面全体にライフタイムキラーとなる格子欠陥を容易に生成することができる。また、素子の表面構造側に影響を及ぼさないため、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈなどの素子の特性に影響を与えることがなく、ライフタイムキラー導入後のアニール工程を省略することができる。
【００５１】
なお、ライフタイムキラーを導入する際に、加速エネルギーを多段で変えてヘリウムまたはプロトンを注入するようにしてもよい。ヘリウムまたはプロトンを多段で注入した場合、再結合中心が多数存在するため、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。一方、ヘリウムまたはプロトンを多段で注入した場合、内蔵ダイオードの順方向電圧降下Ｖｆが増加することがある。これに対して、加速エネルギーを変えずに、ＰＮ接合直下のＮ型炭化珪素層２に集中的にライフタイムキラーを導入した場合には、順方向電圧降下Ｖｆの増加を抑えることができる。このように、ライフタイムキラーの導入方法を変えて最適化を図ることによって、半導体装置に内蔵されているＰＮダイオードに対する要求特性を満たすことができる。
【００５２】
・実施の形態２
図６は、本発明の実施の形態２にかかる半導体装置を示す断面図である。図６には、半導体装置の活性領域が示されている。活性領域には、半導体装置のＭＯＳ構造、すなわち素子構造が形成されている。活性領域は、図示しない周辺耐圧構造領域によって囲まれていてもよい。
【００５３】
図６に示すように、半導体装置は、Ｎ型炭化珪素基板１及びＮ型炭化珪素層２を備えている。Ｎ型炭化珪素基板１及びＮ型炭化珪素層２については、図１に示す例と同様であるため、重複する説明を省略する。
【００５４】
半導体装置は、Ｎ型炭化珪素基板１のおもて面側に、ＭＯＳ構造として、例えばＰ型領域３、Ｎ型ソース領域４、Ｐ型コンタクト領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、ライフタイムキラー導入領域１０、Ｐ型ベース領域２１、Ｐ型炭化珪素層２２及びＮ型領域２３を備えている。半導体装置は、Ｎ型炭化珪素基板１の裏面側に、例えばドレイン電極９を備えている。
【００５５】
Ｐ型ベース領域２１は、Ｎ型炭化珪素層２の表面領域の一部に設けられている。Ｐ型ベース領域２１は、Ｎ型炭化珪素層２の表面領域の別の一部を挟むように設けられている。Ｐ型ベース領域２１は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。
【００５６】
ライフタイムキラー導入領域１０は、図６に破線で示すように、Ｐ型ベース領域２１とＮ型炭化珪素層２との界面の深さにおいて、Ｐ型ベース領域２１の底面とＮ型炭化珪素層２との界面全体に設けられている。ライフタイムキラー導入領域１０は、Ｐ型ベース領域２１の底面とＮ型炭化珪素層２との界面、及びこの界面から例えば１０μｍ程度の深さまでのＮ型炭化珪素層２内に設けられていてもよい。ライフタイムキラー導入領域１０には、ライフタイムキラーが導入されている。ライフタイムキラーは、ライフタイムキラー導入領域１０に導入されたヘリウム（Ｈｅ）またはプロトンによってできる格子欠陥であってもよい。
【００５７】
Ｐ型炭化珪素層２２は、Ｎ型炭化珪素層２の表面上に設けられている。Ｐ型炭化珪素層２２は、例えば炭化珪素にＰ型不純物がドーピングされた半導体層であってもよい。
【００５８】
Ｎ型領域２３は、Ｎ型炭化珪素層２の、隣り合うＰ型ベース領域２１とＰ型ベース領域２１との間の領域の表面上に、設けられている。Ｎ型領域２３は、Ｐ型炭化珪素層２２を貫通して、Ｎ型炭化珪素層２の、隣り合うＰ型ベース領域２１とＰ型ベース領域２１との間の領域に接する。Ｎ型領域２３の不純物濃度は、Ｎ型炭化珪素基板１よりも低い。Ｎ型領域２３は、例えばＰ型炭化珪素層２２の一部の導電型を、Ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。Ｎ型領域２３は、例えばＮ型炭化珪素層２とともにＮ型のドリフト領域となる。
【００５９】
Ｐ型領域３は、Ｐ型炭化珪素層２２の一部であり、Ｐ型ベース領域２１の表面上に設けられている。Ｐ型領域３は、Ｎ型領域２３を挟むように設けられている。
【００６０】
Ｎ型ソース領域４は、Ｐ型ベース領域２１の上のＰ型領域３の表面領域に設けられている。Ｎ型ソース領域４は、Ｎ型領域２３から離れて設けられている。Ｎ型ソース領域４の不純物濃度は、Ｎ型領域２３よりも高い。
【００６１】
Ｐ型コンタクト領域５は、Ｐ型炭化珪素層２２において、Ｐ型炭化珪素層２２を貫通してＰ型ベース領域２１に接してもよい。Ｐ型コンタクト領域５は、Ｎ型領域２３から離れており、Ｎ型ソース領域４を挟んでＮ型領域２３の反対側に設けられている。Ｐ型コンタクト領域５は、Ｐ型領域３及びＮ型ソース領域４に接する。Ｐ型コンタクト領域５の不純物濃度は、Ｐ型炭化珪素層２２よりも高い。
【００６２】
ゲート絶縁膜６は、Ｐ型炭化珪素層２２において、Ｐ型領域３の、Ｎ型領域２３とＮ型ソース領域４とに挟まれた領域の表面上に設けられている。
【００６３】
ゲート電極７、ソース電極８及びドレイン電極９については、図１に示す例と同様であるため、重複する説明を省略する。図６に示す半導体装置の平面レイアウトは、図１に示す例と同様であるため、重複する説明を省略する。
【００６４】
・図６に示す半導体装置の製造手順の一例
図７は、図６に示す半導体装置の製造途中の状態を示す断面図である。図８は、図７の続きを示す断面図である。図９は、図８の続きを示す断面図である。図７〜図９には、活性領域の一部が示されており、周辺耐圧構造領域は省略されている。
【００６５】
図７に示すように、まず、Ｎ型の炭化珪素でできたＮ型炭化珪素基板１を用意する。このＮ型炭化珪素基板１のおもて面上に、例えばＮ型不純物をドーピングしながら炭化珪素でできたＮ型炭化珪素層２をエピタキシャル成長させる。
【００６６】
次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｎ型炭化珪素層２の表面領域の、Ｐ型ベース領域２１となる領域に、Ｐ型不純物をイオン注入する。次いで、Ｎ型炭化珪素層２の表面上に、Ｐ型不純物をドーピングしながら炭化珪素でできたＰ型炭化珪素層２２をエピタキシャル成長させる。このＰ型炭化珪素層２２は、Ｐ型領域３となる。
【００６７】
次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｐ型炭化珪素層２２の、Ｎ型領域２３となる領域に、Ｎ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｐ型炭化珪素層２２の、Ｎ型ソース領域４となる領域に、Ｎ型不純物をイオン注入する。
【００６８】
次いで、フォトリソグラフィ技術及びイオン注入法によって、Ｐ型炭化珪素層２２の、Ｐ型コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、Ｐ型ベース領域２１を設けるためのイオン注入、Ｎ型領域２３を設けるためのイオン注入、Ｎ型ソース領域４を設けるためのイオン注入、及びＰ型コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。
【００６９】
次いで、熱処理（アニール）を行って、例えばＰ型ベース領域２１、Ｎ型領域２３、Ｎ型ソース領域４及びＰ型コンタクト領域５となる各イオン注入領域を活性化させる。それによって、Ｐ型ベース領域２１、Ｎ型領域２３、Ｎ型ソース領域４及びＰ型コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
【００７０】
次いで、Ｐ型領域３、Ｎ型ソース領域４、Ｐ型コンタクト領域５及びＮ型領域２３が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。
【００７１】
次いで、ゲート絶縁膜６の上にゲート電極７を設ける。その後、図示しないが、半導体装置のおもて面側に層間絶縁膜を設ける。次いで、ソース電極８を形成するためのコンタクトホールをゲート絶縁膜６と層間絶縁膜を貫通するように設け、Ｎ型ソース領域４及びＰ型コンタクト領域５に接するように、ソース電極８を設ける。ここまでの状態が図７に示されている。
【００７２】
その後、図示しないが、ゲート電極７に電気的に接続するゲートパッド、及びソース電極８に電気的に接続するソースパッドを設ける。そして、素子構造全体を覆うように保護膜を設ける。
【００７３】
次いで、必要に応じて、図８に示すように、Ｎ型炭化珪素基板１の裏面を研磨してＮ型炭化珪素基板１を薄くしてもよい。Ｎ型炭化珪素基板１を薄くする場合のＮ型炭化珪素基板１の厚さについては、「・図１に示す半導体装置の製造手順の一例」において説明した通りであるため、重複する説明を省略する。Ｎ型炭化珪素基板１の厚さを調整することによって、それぞれのライフタイムキラー導入領域１０の条件において、ライフタイムキラーの導入深さを制御しやすくなる。
【００７４】
次いで、図９に示すように、両面マスクアライナーを用いて、Ｎ型炭化珪素基板１の裏面の、ライフタイムキラーを注入しない領域に対応する部分を、レジストまたは保護用テープで被覆する。図９に示す例の場合には、例えば隣り合うＰ型ベース領域２１とＰ型ベース領域２１との間のＪｆｅｔ領域にはライフタイムキラーを導入しないため、Ｎ型炭化珪素基板１の裏面の、Ｊｆｅｔ領域に対応する部分を、レジストまたは保護用テープで被覆する。
【００７５】
そして、例えばイオン注入装置と同じ装置を用いてＮ型炭化珪素基板１の裏面から例えばヘリウムまたはプロトンを注入し、ライフタイムキラー導入領域１０を設ける。注入時の基板温度、加速エネルギー、Ｎ型炭化珪素基板１の裏面からの注入深さについては、「・図１に示す半導体装置の製造手順の一例」において説明した通りであるため、重複する説明を省略する。
【００７６】
次いで、Ｎ型炭化珪素基板１の裏面上に、ドレイン電極９の元となる金属膜を設ける。そして、熱処理を行ってドレイン電極９を形成する。Ｎ型炭化珪素基板１とドレイン電極９はオーミック接合となる。以上のようにして、図６に示す半導体装置が完成する。
【００７７】
実施の形態２の半導体装置によれば、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面との界面全体にライフタイムキラーが導入されているため、内蔵ＰＮダイオードがオフする際に少数キャリアの消滅が高速化される。従って、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。また、半導体装置に内蔵されているＰＮダイオードの破壊耐量の低下を抑えることができる。また、実施の形態２の製造方法によれば、Ｎ型炭化珪素基板１の裏面からヘリウムまたはプロトンを照射することによって、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面との界面全体にライフタイムキラーとなる格子欠陥を容易に生成することができる。また、素子の表面構造側に影響を及ぼさないため、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈなどの素子の特性に影響を与えることがなく、ライフタイムキラー導入後のアニール工程を省略することができる。
【００７８】
なお、実施の形態１と同様に、ライフタイムキラーを導入する際に、加速エネルギーを多段で変えてヘリウムまたはプロトンを注入するようにしてもよい。ライフタイムキラーの導入方法を変えて最適化を図ることによって、半導体装置に内蔵されているＰＮダイオードに対する要求特性を満たすことができる。
【００７９】
・実施の形態３
図１０は、本発明の実施の形態３にかかる半導体装置を示す断面図である。図１０に示すように、実施の形態３にかかる半導体装置は、図１に示す実施の形態１にかかる半導体装置において、隣り合うＰ型領域３とＰ型領域３との間のＪｆｅｔ領域にもライフタイムキラーが導入されているものである。つまり、ライフタイムキラー導入領域１０は、Ｎ型炭化珪素層２とＰ型領域３の底面との界面と同じ深さの領域全体に設けられている。
【００８０】
図１０に示す半導体装置の製造手順は、「・図１に示す半導体装置の製造手順の一例」において説明した通りである。ただし、Ｎ型炭化珪素層２とＰ型領域３の底面との界面と同じ深さの領域全体に例えばヘリウムまたはプロトンを注入するため、Ｎ型炭化珪素基板１の裏面の、ライフタイムキラーを注入しない領域に対応する部分を、レジストまたは保護用テープで被覆する必要はない。従って、ライフタイムキラー注入用のレジストマスクを作製するためのレジスト塗布工程やフォトリソグラフィ工程が不要となり、製造プロセスが簡略化される。
【００８１】
実施の形態３の半導体装置によれば、Ｎ型炭化珪素層２とＰ型領域３の底面との界面と同じ深さの領域全体にライフタイムキラーが導入されているため、内蔵ＰＮダイオードがオフする際に、Ｎ型炭化珪素層２とＰ型領域３の底面とのＰＮ接合部及びＪｆｅｔ領域横のＰＮ接合部から注入されている少数キャリアの消滅が高速化される。従って、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。また、半導体装置に内蔵されているＰＮダイオードの破壊耐量の低下を抑えることができる。
【００８２】
なお、実施の形態１と同様に、ライフタイムキラーを導入する際に、加速エネルギーを多段で変えてヘリウムまたはプロトンを注入するようにしてもよい。ライフタイムキラーの導入方法を変えて最適化を図ることによって、半導体装置に内蔵されているＰＮダイオードに対する要求特性を満たすことができる。
【００８３】
・実施の形態４
図１１は、本発明の実施の形態４にかかる半導体装置を示す断面図である。図１１に示すように、実施の形態４にかかる半導体装置は、図６に示す実施の形態２にかかる半導体装置において、隣り合うＰ型ベース領域２１とＰ型ベース領域２１との間のＪｆｅｔ領域にもライフタイムキラーが導入されているものである。つまり、ライフタイムキラー導入領域１０は、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面との界面と同じ深さの領域全体に設けられている。
【００８４】
図１１に示す半導体装置の製造手順は、「・図６に示す半導体装置の製造手順の一例」において説明した通りである。ただし、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面との界面と同じ深さの領域全体に例えばヘリウムまたはプロトンを注入するため、Ｎ型炭化珪素基板１の裏面の、ライフタイムキラーを注入しない領域に対応する部分を、レジストまたは保護用テープで被覆する必要はない。従って、ライフタイムキラー注入用のレジストマスクを作製するためのレジスト塗布工程やフォトリソグラフィ工程が不要となり、製造プロセスが簡略化される。
【００８５】
実施の形態４の半導体装置によれば、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面との界面と同じ深さの領域全体にライフタイムキラーが導入されているため、内蔵ＰＮダイオードがオフする際に、Ｎ型炭化珪素層２とＰ型ベース領域２１の底面とのＰＮ接合部及びＪｆｅｔ領域横のＰＮ接合部から注入されている少数キャリアの消滅が高速化される。従って、半導体装置に内蔵されているＰＮダイオードの逆回復損失を低減することができる。また、半導体装置に内蔵されているＰＮダイオードの破壊耐量の低下を抑えることができる。
【００８６】
なお、実施の形態２と同様に、ライフタイムキラーを導入する際に、加速エネルギーを多段で変えてヘリウムまたはプロトンを注入するようにしてもよい。ライフタイムキラーの導入方法を変えて最適化を図ることによって、半導体装置に内蔵されているＰＮダイオードに対する要求特性を満たすことができる。
【００８７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。
【産業上の利用可能性】
【００８８】
以上のように、本発明にかかる半導体装置及びその製造方法は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴなどの半導体装置に適している。
【符号の説明】
【００８９】
１  Ｎ型炭化珪素基板
２  Ｎ型炭化珪素層
３  Ｐ型領域
４  Ｎ型ソース領域
５  Ｐ型コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  ライフタイムキラー導入領域
２１  Ｐ型ベース領域
２２  Ｐ型炭化珪素層
２３  Ｎ型領域
【図１】
2016039071.tif 000003
【図２】
2016039071.tif 000004
【図３】
2016039071.tif 000005
【図４】
2016039071.tif 000006
【図５】
2016039071.tif 000007
【図６】
2016039071.tif 000008
【図７】
2016039071.tif 000009
【図８】
2016039071.tif 000010
【図９】
2016039071.tif 000011
【図１０】
2016039071.tif 000012
【図１１】
2016039071.tif 000013
【手続補正書】
【提出日】平成28年1月25日(2016.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板のおもて面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型領域と、
前記第２導電型領域の表面領域に設けられた第１導電型ソース領域と、
前記第２導電型領域の表面領域に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の裏面上に設けられたドレイン電極と、を備え、
少なくとも前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有し、
前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする半導体装置。
【請求項２】
（削除）
【請求項３】
第１導電型炭化珪素基板と、
前記第１導電型炭化珪素基板のおもて面上に設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型炭化珪素層と、
前記第１導電型炭化珪素層の表面領域の一部に設けられた第２導電型ベース領域と、
前記第１導電型炭化珪素層の表面上に設けられた第２導電型炭化珪素層と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第１導電型炭化珪素層に接するように設けられた、前記第１導電型炭化珪素基板よりも不純物濃度の低い第１導電型領域と、
前記第２導電型炭化珪素層の表面領域に前記第１導電型領域から離れて設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型ソース領域と、
前記第２導電型炭化珪素層において前記第２導電型炭化珪素層を貫通して前記第２導電型ベース領域に接するように設けられた、前記第２導電型ベース領域よりも不純物濃度の高い第２導電型コンタクト領域と、
前記第１導電型ソース領域及び前記第２導電型コンタクト領域に接するソース電極と、
前記第２導電型炭化珪素層の、前記第１導電型領域と前記第１導電型ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第１導電型炭化珪素基板の裏面上に設けられたドレイン電極と、を備え、
少なくとも前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面全体に、ライフタイムキラーを注入したライフタイムキラー導入領域を有し、
前記ライフタイムキラー導入領域は、前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さの領域全体に設けられていることを特徴とする半導体装置。
【請求項４】
（削除）
【請求項５】
前記ライフタイムキラーは、ヘリウムまたはプロトンであることを特徴とする請求項１または３に記載の半導体装置
【請求項６】
第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型領域を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける工程と、
前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける工程と、
前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型炭化珪素基板のおもて面上に第１導電型炭化珪素層を有し、前記第１導電型炭化珪素層の表面領域の一部に第２導電型ベース領域を有し、前記第１導電型炭化珪素層及び前記第２導電型ベース領域の表面上に第２導電型炭化珪素層を有する炭化珪素半導体のおもて面側にゲート絶縁膜、ゲート電極、ソース領域及びソース電極を有する素子の表面構造を設ける工程と、
前記第１導電型炭化珪素基板の裏面側から前記第１導電型炭化珪素層と前記第２導電型ベース領域の底面との界面と同じ深さにライフタイムキラーを注入してライフタイムキラー導入領域を設ける工程と、
前記ライフタイムキラーの導入後に前記第１導電型炭化珪素基板の裏面にドレイン電極を設ける工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ライフタイムキラーの導入前に、前記第１導電型炭化珪素基板の裏面を研磨して前記第１導電型炭化珪素基板の厚さを調整する工程、をさらに含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【国際調査報告】
2016039071.tif 000014
2016039071.tif 000015
2016039071.tif 000016
2016039071.tif 000017