(57)【要約】  回路規模の縮小化を図る。  １線の通信ライン（Ｌ１）に接続して、マスタ側とスレーブ側とで双方向通信を行うシステムであり、入力クロック側トランジスタ（ＭＮ１）は、ＧＮＤと通信ライン（Ｌ１）との間に接続され、入力クロック（ｃｋ）によりスイッチングする。第１のトランジスタ（ＭＰ１）は、第１の電位と、通信ライン（Ｌ１）との間に接続され、第２のトランジスタ（ＭＰ２、ＭＰ３）は、第２の電位に一端が接続し、マスタ側抵抗（Ｒ１）は、第２のトランジスタ（ＭＰ２）の他端と第３のトランジスタ（ＭＰ３）の他端との間に接続される。第４のトランジスタ（ＭＰ４）は、第１の電位と同等または第１の電位よりも高い第３の電位と、通信ライン（Ｌ１）との間に接続され、スレーブ側抵抗（Ｒ２）は、通信ライン（Ｌ１）とＧＮＤとの間に接続される。
2016203529.tif 000002
【特許請求の範囲】
【請求項１】
１線の通信ラインを介して、スレーブ側と双方向通信を行うマスタ側データ通信装置と、
前記通信ラインを介して、前記マスタ側データ通信装置と双方向通信を行うスレーブ側データ通信装置と、
を備え、
前記マスタ側データ通信装置は、
基準電位と前記通信ラインとの間に接続され、入力クロックによりスイッチングする入力クロック側トランジスタと、
第１の電位と、前記通信ラインとの間に接続される第１のトランジスタと、
前記第１の電位よりも低い第２の電位に一端が接続される第２のトランジスタと、
前記第２の電位に一端が接続される第３のトランジスタと、
前記第２のトランジスタの他端と前記第３のトランジスタの他端との間に接続されるマスタ側抵抗と、
前記第１のトランジスタのスイッチング状態に応じて、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断する接続遮断回路と、
前記通信ラインを介して前記スレーブ側データ通信装置から送信されたデータを再生するマスタ側データ再生回路と、を含み、
前記スレーブ側データ通信装置は、
前記第１の電位と同等または前記第１の電位よりも高い第３の電位と、前記通信ラインとの間に接続される第４のトランジスタと、
前記通信ラインと前記基準電位との間に接続されるスレーブ側抵抗と、
前記通信ラインを介して前記マスタ側データ通信装置から送信されたクロックを再生するクロック再生回路と、
前記通信ラインを介して前記マスタ側データ通信装置から送信されたデータを再生するスレーブ側データ再生回路と、を含む、
ことを特徴とするデータ通信システム。
【請求項２】
前記入力クロック側トランジスタは、前記クロックが低電位レベルの場合にオンして、前記通信ライン上の電位を前記基準電位とし、
前記第１のトランジスタは、マスタ側からスレーブ側へのデータ送信時に、データ、マスタ側イネーブル信号および前記クロックが高電位レベルになると第１の条件信号によりオンされて、前記通信ライン上の電位を前記第１の電位とし、
前記第２のトランジスタは、マスタ側からスレーブ側へのデータ書き込み時に、前記データが低電位レベル、かつ前記マスタ側イネーブル信号と前記クロックとが高電位レベルになると第２の条件信号によりオンされて、前記通信ライン上の電位を前記第２の電位とし、
前記第３のトランジスタは、マスタ側がスレーブ側のデータを読み出す時に、前記マスタ側イネーブル信号が低電位レベルになると第３の条件信号によりオンされて、前記マスタ側抵抗を介して、前記第２の電位で前記通信ラインをプルアップ状態にし、
前記第４のトランジスタは、マスタ側がスレーブ側から送信されるデータを読み出す時に、データと、スレーブ側イネーブル信号および前記クロック再生回路で再生されたクロックが高電位レベルになると第４の条件信号によりオンされて、前記通信ライン上の電位を前記第３の電位とする、
ことを特徴とする請求項１記載のデータ通信システム。
【請求項３】
前記接続遮断回路は、インバータと、トランジスタとを含み、前記インバータの入力端は、前記第１のトランジスタのゲートに接続し、前記インバータの出力端は、前記トランジスタのゲートに接続し、前記トランジスタのソースは、前記マスタ側抵抗の他端と、前記第２のトランジスタのドレインと接続し、前記トランジスタのドレインは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに前記トランジスタがオフして、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
【請求項４】
前記接続遮断回路は、ダイオードを含み、前記ダイオードのアノードは、前記マスタ側抵抗の他端と、前記第２のトランジスタのドレインと接続し、前記ダイオードのカソードは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに、前記ダイオードが逆バイアス状態になって、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
【請求項５】
前記マスタ側データ再生回路は、第１のコンパレータであり、前記第１のコンパレータの一方の入力端は前記通信ラインに接続し、前記第１のコンパレータの他方の入力端には、前記第１の電位と前記第２の電位との中間電位が入力され、
前記スレーブ側データ再生回路は、第２のコンパレータであり、前記第２のコンパレータの一方の入力端は前記通信ラインに接続し、前記第２のコンパレータの他方の入力端には、前記第３の電位と前記第２の電位との中間電位が入力される、
ことを特徴とする請求項１記載のデータ通信システム。
【請求項６】
前記第４のトランジスタは、前記スレーブ側データ通信装置側に異常が発生した場合には自律的にオンして、前記通信ライン上の電位を前記第３の電位にして、前記マスタ側データ通信装置へ異常通知を行うことを特徴とする請求項１記載のデータ通信システム。
【請求項７】
前記スレーブ側データ通信装置は、正常電源で動作している場合は、前記マスタ側データ通信装置へ高電位レベルを送信し、正常電源で動作していない場合は、ＧＮＤレベルを出力し、前記マスタ側データ通信装置は、前記スレーブ側データ通信装置が該高電位レベルを送信できるか否かを判別することで、前記スレーブ側データ通信装置の電源状態を認識することを特徴とする請求項１記載のデータ通信システム。
【請求項８】
１線の通信ラインを介して、スレーブ側と双方向通信を行うデータ通信装置において、
基準電位と前記通信ラインとの間に接続され、入力クロックによりスイッチングする入力クロック側トランジスタと、
第１の電位と、前記通信ラインとの間に接続される第１のトランジスタと、
前記第１の電位よりも低い第２の電位に一端が接続される第２のトランジスタと、
前記第２の電位に一端が接続される第３のトランジスタと、
前記第２のトランジスタの他端と前記第３のトランジスタの他端との間に接続されるマスタ側抵抗と、
前記第１のトランジスタのスイッチング状態に応じて、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断する接続遮断回路と、
前記通信ラインを介してスレーブ側から送信されたデータを再生するマスタ側データ再生回路と、
を有することを特徴とするデータ通信装置。
【請求項９】
１線の通信ラインを介して、マスタ側と双方向通信を行うデータ通信装置において、
マスタ側に供給されるマスタ側電位と同等または前記マスタ側電位よりも高いスレーブ側電位と、前記通信ラインとの間に接続されるトランジスタと、
前記通信ラインと基準電位との間に接続されるスレーブ側抵抗と、
前記通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、
前記通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路と、
を有することを特徴とするデータ通信装置。
【請求項１０】
１線の通信ラインを介して、マスタ側と双方向通信を行い、物理量を検知するセンサ装置において、
マスタ側に供給されるマスタ側電位と同等または前記マスタ側電位よりも高いスレーブ側電位と、前記通信ラインとの間に接続されるトランジスタと、１線の通信ラインと基準電位との間に接続されるスレーブ側抵抗と、前記通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、前記通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路と、を含み、マスタ側と前記通信ラインを介して通信するためのインタフェース回路と、
検知した前記物理量に応じた電気信号を生成するセンサ素子と、
前記電気信号を増幅する増幅回路と、
入力されたトリミングデータを一時的に記憶する補助メモリと、
前記補助メモリに記憶されたトリミングデータを電気的な書き込み動作によって記憶する主メモリと、
前記補助メモリに記憶されたトリミングデータ、または前記主メモリに記憶されたトリミングデータにもとづいて、前記センサ素子の出力特性を調整する調整回路と、
前記主メモリの制御モードを決定する制御回路と、
を備え、
装置端子として、前記増幅回路で増幅された電気信号を外部に出力する単一の出力端子と、前記主メモリに書き込む前記トリミングデータを決定するために、トリミング用クロックを受信し、かつデータを入出力する、前記通信ラインに接続された単一の入出力インタフェース端子と、前記主メモリにデータ書き込みを行う場合の電圧印加に要する複数の電圧印加用端子とを有する、
ことを特徴とするセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、データ通信システム、データ通信装置およびセンサ装置に関する。
【背景技術】
【０００２】
１線式の双方向データ通信には、１本の通信ラインを通じて、マスタ側からスレーブ側へコマンドを送信し、スレーブ側からマスタ側へコマンド応答を返信するという形態がある。【０００３】
このようなシステム形態は、例えば、スレーブ側に相当する製品に対して、マスタ側に相当する試験機器からコマンドを送信し、スレーブ側から返信された応答をマスタ側が受信して製品の品質をチェックする、などのように製品出荷時の品質試験に利用されたりする。【０００４】
従来の１線式双方向通信技術としては、例えば、Ａ／Ｄ、Ｄ／Ａ変換を行って通信を行う技術や（特許文献１）、時間計時によって論理レベルを確定して通信を行う技術が提案されている（特許文献２）。また、第１デバイスが、第１レベルと中間レベルとを繰り返すことでクロックを第２デバイスへ送信し、第２デバイスでは、クロックの中間レベルの期間に第２レベルを出力するか否かの情報を第１デバイスに送信する技術が提案されている（特許文献３）。【０００５】
一方、双方向通信のスレーブ側に相当する従来技術としては、例えば、トリミングデータを漸次変更してセンサ出力を測定し、センサ出力を所望値にするトリミングデータを確定・記憶して、記憶したトリミングデータでセンサ出力を調整する技術が提案されている（特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−５５３１２号公報
【特許文献２】米国特許第５２１０８４６号明細書
【特許文献３】特開２０１２−１６９７４６号公報
【特許文献４】特開２００２−３１０７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の１線式双方向のデータ通信システムでは、回路規模を縮小化することが困難であった。例えば、上記の特許文献１では、Ａ／Ｄ、Ｄ／Ａ変換器を内蔵しており、また、特許文献２では、時間計時のためのタイマ回路等を追加することになるので、回路規模が増大してしまう。【０００８】
このように、従来では、マスタ側からスレーブ側へのデータ書き込み、またはマスタ側からスレーブ側のデータ読み出しといった双方向通信を実現しようとした場合、マスタ側およびスレーブ側の通信装置は、複雑な回路構成を有することになり、回路規模が増大するという欠点があった。【０００９】
本発明はこのような点に鑑みてなされたものであり、回路規模を縮小化して１線式の双方向データ通信を効率よく行うデータ通信システム、データ通信装置およびセンサ装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、１つの案では、データ通信システムが提供される。データ通信システムは、１線の通信ラインを介して、スレーブ側と双方向通信を行うマスタ側データ通信装置と、通信ラインを介して、マスタ側データ通信装置と双方向通信を行うスレーブ側データ通信装置とを備える。【００１１】
マスタ側データ通信装置は、入力クロック側トランジスタ、第１、第２、第３のトランジスタ、マスタ側抵抗、接続遮断回路およびマスタ側データ再生回路を含む。
入力クロック側トランジスタは、基準電位と通信ラインとの間に接続され、入力クロックによりスイッチングする。第１のトランジスタは、第１の電位と、通信ラインとの間に接続される。第２のトランジスタは、第１の電位よりも低い第２の電位に一端が接続される。第３のトランジスタは、第２の電位に一端が接続される。マスタ側抵抗は、第２のトランジスタの他端と第３のトランジスタの他端との間に接続される。接続遮断回路は、第１のトランジスタのスイッチング状態に応じて、第２、第３のトランジスタと通信ラインとの間の電気的接続を遮断する。マスタ側データ再生回路は、通信ラインを介してスレーブ側データ通信装置から送信されたデータを再生する。【００１２】
スレーブ側データ通信装置は、第４のトランジスタ、スレーブ側抵抗、クロック再生回路およびスレーブ側データ再生回路を含む。
第４のトランジスタは、第１の電位と同等または第１の電位よりも高い第３の電位と、通信ラインとの間に接続される。スレーブ側抵抗は、通信ラインと基準電位との間に接続される。クロック再生回路は、通信ラインを介してマスタ側データ通信装置から送信されたクロックを再生する。スレーブ側データ再生回路は、通信ラインを介してマスタ側データ通信装置から送信されたデータを再生する。【００１３】
また、１つの案では、１線の通信ラインを介して、スレーブ側と双方向通信を行うデータ通信装置が提供される。このデータ通信装置は、入力クロック側トランジスタ、第１、第２、第３のトランジスタ、マスタ側抵抗、接続遮断回路およびマスタ側データ再生回路を備える。【００１４】
入力クロック側トランジスタは、基準電位と通信ラインとの間に接続され、入力クロックによりスイッチングする。第１のトランジスタは、第１の電位と、通信ラインとの間に接続される。第２のトランジスタは、第１の電位よりも低い第２の電位に一端が接続される。第３のトランジスタは、第２の電位に一端が接続される。マスタ側抵抗は、第２のトランジスタの他端と第３のトランジスタの他端との間に接続される。接続遮断回路は、第１のトランジスタのスイッチング状態に応じて、第２、第３のトランジスタと通信ラインとの間の電気的接続を遮断する。マスタ側データ再生回路は、通信ラインを介してスレーブ側から送信されたデータを再生する。【００１５】
さらに、１つの案では、１線の通信ラインを介して、マスタ側と双方向通信を行うデータ通信装置が提供される。このデータ通信装置は、トランジスタ、スレーブ側抵抗、クロック再生回路およびスレーブ側データ再生回路を備える。【００１６】
トランジスタは、マスタ側に供給されるマスタ側電位と同等またはマスタ側電位よりも高いスレーブ側電位と、通信ラインとの間に接続される。スレーブ側抵抗は、通信ラインと基準電位との間に接続される。クロック再生回路は、通信ラインを介してマスタ側から送信されたクロックを再生する。スレーブ側データ再生回路は、通信ラインを介してマスタ側から送信されたデータを再生する。【００１７】
さらにまた、１つの案では、１線の通信ラインを介して、マスタ側と双方向通信を行い、物理量を検知するセンサ装置が提供される。センサ装置は、インタフェース回路、センサ素子、増幅回路、補助メモリ、主メモリ、調整回路および制御回路を備える。【００１８】
インタフェース回路は、マスタ側に供給されるマスタ側電位と同等またはマスタ側電位よりも高いスレーブ側電位と、通信ラインとの間に接続されるトランジスタと、１線の通信ラインと基準電位との間に接続されるスレーブ側抵抗と、通信ラインを介してマスタ側から送信されたクロックを再生するクロック再生回路と、通信ラインを介してマスタ側から送信されたデータを再生するスレーブ側データ再生回路とを含み、マスタ側と通信ラインを介して通信を行う。センサ素子は、検知した物理量に応じた電気信号を生成する。増幅回路は、電気信号を増幅する。補助メモリは、入力されたトリミングデータを一時的に記憶する。主メモリは、補助メモリに記憶されたトリミングデータを電気的な書き込み動作によって記憶する。調整回路は、補助メモリに記憶されたトリミングデータ、または主メモリに記憶されたトリミングデータにもとづいて、センサ素子の出力特性を調整する。制御回路は、主メモリの制御モードを決定する。【００１９】
また、装置端子として、増幅回路で増幅された電気信号を外部に出力する単一の出力端子と、主メモリに書き込むトリミングデータを決定するために、トリミング用クロックを受信し、かつデータを入出力する、通信ラインに接続された単一の入出力インタフェース端子と、主メモリにデータ書き込みを行う場合の電圧印加に要する複数の電圧印加用端子とを有する。
【発明の効果】
【００２０】
回路規模の縮小化が可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００２１】
【図１】データ通信システムの構成例を示す図である。
【図２】データ通信システムの構成例を示す図である。
【図３】伝送信号の波形を示す図である。
【図４】書き込みモードの動作波形を示す図である。
【図５】読み出しモードの動作波形を示す図である。
【図６】リーク電流が発生する回路構成を示す図である。
【図７】リーク電流が発生する原因を説明するための図である。
【図８】リーク電流抑止機能を持つ変形例の回路構成を示す図である。
【図９】データ通信システムの構成例を示す図である。
【図１０】システム構成例を示す図である。
【図１１】別のシステム構成例を示す図である。
【図１２】別のシステム構成例を示す図である。
【図１３】別のシステム構成例を示す図である。
【図１４】通信フォーマットを示す図である。
【図１５】別の通信フォーマットを示す図である。
【図１６】状態遷移を示す図である。
【図１７】別の状態遷移を示す図である。
【図１８】センサ装置の構成例を示す図である。
【図１９】３ビットコマンドレジスタの機能例を示す図である。
【図２０】状態遷移を示す図である。
【図２１】各状態を説明する図である。
【図２２】ＥＰＲＯＭへの書き込みモードの動作を示すタイムチャートである。
【図２３】リセットモードの動作を示すタイムチャートである。
【図２４】半導体物理量センサ装置の構成を示す図である。
【発明を実施するための形態】
【００２２】
以下、実施の形態について図面を参照して説明する。図１はデータ通信システムの構成例を示す図である。データ通信システム１は、マスタ側データ通信装置１ａと、スレーブ側データ通信装置１ｂとを備える。
【００２３】
また、マスタ側データ通信装置１ａの端子ＤＩＯと、スレーブ側データ通信装置１ｂの端子ＯＷとが、１線の通信ラインＬ１で接続されており、マスタ側データ通信装置１ａとスレーブ側データ通信装置１ｂとの間で、通信ラインＬ１を介して双方向通信が行われる。
【００２４】
マスタ側データ通信装置１ａは、ＮＭＯＳ（N channel Metal Oxide Semiconductor）トランジスタＭＮ１、ＰＭＯＳ（P channel MOS）トランジスタＭＰ１〜ＭＰ３、抵抗Ｒ１（マスタ側抵抗）、インバータＩｎｖ１、接続遮断回路１ａ−１およびマスタ側データ再生回路１ａ−２を含む。
【００２５】
なお、ＮＭＯＳトランジスタＭＮ１は、入力クロック側トランジスタに該当し、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３はそれぞれ、第１〜第３のトランジスタに該当する。
ＮＭＯＳトランジスタＭＮ１は、基準電位（ＧＮＤ）と通信ラインＬ１との間に接続され、クロックｃｋによりスイッチングする。
【００２６】
ＰＭＯＳトランジスタＭＰ１は、５Ｖ（第１の電位）と、通信ラインＬ１との間に接続される。ＰＭＯＳトランジスタＭＰ２は、３．３Ｖ（第１の電位よりも低い第２の電位）に一端（ソース）が接続する。ＰＭＯＳトランジスタＭＰ３は、３．３Ｖに一端（ソース）が接続する。
【００２７】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭＰ２の他端（ドレイン）と、ＰＭＯＳトランジスタＭＰ３の他端（ドレイン）との間に接続される。
接続遮断回路１ａ−１は、ＰＭＯＳトランジスタＭＰ１のスイッチング状態に応じて、ＰＭＯＳトランジスタＭＰ２、ＭＰ３と、通信ラインＬ１との間の電気的接続を遮断する。
【００２８】
マスタ側データ再生回路１ａ−２は、通信ラインＬ１を介してスレーブ側データ通信装置１ｂから送信されたデータを再生する。
一方、スレーブ側データ通信装置１ｂは、ＰＭＯＳトランジスタＭＰ４、抵抗Ｒ２（スレーブ側抵抗）、クロック再生回路１ｂ−１およびスレーブ側データ再生回路１ｂ−２を含む。ＰＭＯＳトランジスタＭＰ４は、第４のトランジスタに該当する。
【００２９】
ＰＭＯＳトランジスタＭＰ４は、５Ｖ（第３の電位）と、通信ラインＬ１との間に接続される。なお、スレーブ側データ通信装置１ｂに供給される第３の電位は、マスタ側データ通信装置１ａの第１の電位と同等または高い電位であり、ここでは、第１の電位（５Ｖ）と同等とした例を示している。
【００３０】
抵抗Ｒ２は、通信ラインＬ１と、ＧＮＤとの間に接続される。クロック再生回路１ｂ−１は、通信ラインＬ１を介して、マスタ側データ通信装置１ａから送信されたクロックを再生して出力する。
【００３１】
スレーブ側データ再生回路１ｂ−２は、通信ラインＬ１を介してマスタ側データ通信装置１ａから送信されたデータを再生して出力する。
ここで、ＮＭＯＳトランジスタＭＮ１は、インバータＩｎｖ１に入力されるクロックｃｋが低電位レベル（Ｌレベル）の場合にオンして、通信ラインＬ１上の電位をＧＮＤにする。
【００３２】
ＰＭＯＳトランジスタＭＰ１は、マスタ側からスレーブ側へのデータ書き込み時に、データ、マスタ側イネーブル信号およびクロックｃｋが高電位レベル（Ｈレベル）になるとＬレベルになる第１の条件信号ｒ１によりオンされて、通信ラインＬ１上の電位を５Ｖにする。
【００３３】
ＰＭＯＳトランジスタＭＰ２は、マスタ側からスレーブ側へのデータ書き込み時に、データがＬレベル、かつマスタ側イネーブル信号とクロックｃｋとがＨレベルになるとＬレベルになる第２の条件信号ｒ２によりオンされて、通信ラインＬ１上の電位を３．３Ｖにする。
【００３４】
ＰＭＯＳトランジスタＭＰ３は、マスタ側からスレーブ側のデータ読み出し時に、マスタ側イネーブル信号がＬレベルになるとＬレベルになる第３の条件信号ｒ３によりオンされて、抵抗Ｒ１を介して、通信ラインＬ１を３．３Ｖのプルアップ状態にする。
【００３５】
ＰＭＯＳトランジスタＭＰ４は、マスタ側がスレーブ側から送信されるデータを読み出す時に、データと、スレーブ側イネーブル信号およびクロック再生回路１ｂ−１で再生されたクロックがＨレベルになるとＬレベルになる第４の条件信号ｒ４によりオンされ、通信ラインＬ１上の電位を５Ｖにする。
【００３６】
このようなデータ通信システム１の構成により、１線の通信ラインＬ１を介して、マスタ側からスレーブ側へのデータ書き込み、またはマスタ側からのスレーブ側データ読み出しを効率よく行うことができ、また、回路規模を縮小化することが可能になる。
【００３７】
次にデータ通信システム１の具体的な構成例について説明する。図２はデータ通信システムの構成例を示す図である。データ通信システム１−１は、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓとを備え、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓは、１本の通信ラインＬ１で接続している。
【００３８】
マスタ側データ通信装置１０ｍは、複数の電源で動作し、図２の例では、５Ｖと３．３Ｖが動作電源になっている。スレーブ側データ通信装置１０ｓは、単電源で動作し、図２の例では、単一５Ｖが動作電源になっている（５Ｖよりも高い電圧でもよい）。また、マスタ側データ通信装置１０ｍとスレーブ側データ通信装置１０ｓとのＧＮＤは共通である。
【００３９】
マスタ側データ通信装置１０ｍは、例えば、スレーブ側データ通信装置１０ｓの試験を行う試験機器（テスタ）に相当し、スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍによって試験される製品（例えば、ＩＣ（Integrated Circuit））に相当する。
【００４０】
なお、マスタ側データ通信装置１０ｍおよびスレーブ側データ通信装置１０ｓは共に、通信インタフェース回路であって、このような試験機能などを行うために、上位には制御回路が備えられている（図１０〜図１３で後述）。
【００４１】
マスタ側データ通信装置１０ｍは、端子ＤＯ、端子ＤＥ、端子ＣＬＫ、端子ＤＩおよび端子ＤＩＯを有している。端子ＤＯ、端子ＤＥ、端子ＣＬＫ、端子ＤＩは内部端子であり、端子ＤＩＯは外部端子である。端子ＤＯは、マスタ側からスレーブ側へ送信すべきデータ（試験用のコマンド、書き込みデータなど）が入力する端子であり、端子ＤＥは、マスタ側のイネーブル信号が入力する端子である。端子ＣＬＫは、クロックが入力する端子である。
【００４２】
端子ＤＩは、スレーブ側データ通信装置１０ｓから送信されたデータが出力する端子、またはマスタ側データ通信装置１０ｍが送信したデータがフィードバックされて出力する端子である。
【００４３】
端子ＤＩＯは、通信ラインＬ１の一端と接続して、スレーブ側データ通信装置１０ｓと通信するための入出力インタフェース端子である。
また、マスタ側データ通信装置１０ｍは、構成素子として、論理素子Ｉｃ１、Ｉｃ２、インバータＩｎｖ０、Ｉｎｖ１、抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０〜ＭＰ３、コンパレータＣｍｐ１および基準電圧源Ｖｒ１を備えている。
【００４４】
なお、コンパレータＣｍｐ１と基準電圧源Ｖｒ１は、図１のマスタ側データ再生回路１ａ−２の機能を実現し、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０は、図１の接続遮断回路１ａ−１の機能を実現する（接続遮断回路１ａ−１については、図６〜図８で後述する）。
【００４５】
論理素子Ｉｃ１は、入力端ａ４〜ａ６への３入力がＨレベルの入力条件のときに出力（この出力は第１の条件信号ｒ１に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。
【００４６】
また、論理素子Ｉｃ２は、入力端ａ１への１入力がＬレベルで、入力端ａ２、ａ３への２入力がＨレベルの入力条件のときに出力（この出力は第２の条件信号ｒ２に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。なお、端子ＤＥから入力されるイネーブル信号が第３の条件信号ｒ３に該当する。
【００４７】
マスタ側データ通信装置１０ｍにおける各素子の接続関係について記すと、端子ＤＯは、論理素子Ｉｃ２の入力端ａ１と、論理素子Ｉｃ１の入力端ａ４と接続する。端子ＤＥは、論理素子Ｉｃ２の入力端ａ２、論理素子Ｉｃ１の入力端ａ５およびＰＭＯＳトランジスタＭＰ３のゲートに接続する。
【００４８】
端子ＣＬＫは、論理素子Ｉｃ２の入力端ａ３、論理素子Ｉｃ１の入力端ａ６およびインバータＩｎｖ１の入力端に接続する。端子ＤＩは、コンパレータＣｍｐ１の出力端に接続する。
【００４９】
論理素子Ｉｃ２の出力端は、ＰＭＯＳトランジスタＭＰ２のゲートに接続し、論理素子Ｉｃ１の出力端は、ＰＭＯＳトランジスタＭＰ１のゲートと、インバータＩｎｖ０の入力端と接続する。
【００５０】
ＰＭＯＳトランジスタＭＰ１のソースは、５Ｖ電源に接続する。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレイン、コンパレータＣｍｐ１の正側入力端、ＰＭＯＳトランジスタＭＰ０のドレインおよび端子ＤＩＯに接続する。
【００５１】
ＮＭＯＳトランジスタＭＮ１のゲートは、インバータＩｎｖ１の出力端に接続し、ＮＭＯＳトランジスタＭＮ１のソースは、ＧＮＤに接続する。コンパレータＣｍｐ１の負側入力端は、基準電圧源Ｖｒ１の正側端子に接続し、基準電圧源Ｖｒ１の負側端子は、ＧＮＤに接続する。
【００５２】
ＰＭＯＳトランジスタＭＰ３のソースは、３．３Ｖ電源と、ＰＭＯＳトランジスタＭＰ２のソースと接続し、ＰＭＯＳトランジスタＭＰ３のドレインは、抵抗Ｒ１の一端に接続する。
【００５３】
ＰＭＯＳトランジスタＭＰ２のドレインは、抵抗Ｒ１の他端と、ＰＭＯＳトランジスタＭＰ０のソースと接続し、ＰＭＯＳトランジスタＭＰ０のゲートは、インバータＩｎｖ０の出力端に接続する。
【００５４】
ここで、コンパレータＣｍｐ１の負側入力端に接続している基準電圧源Ｖｒ１は、５Ｖ（第１の電位）と３．３Ｖ（第２の電位）との中間電位（≒４．２Ｖ）を発生するものとする。
【００５５】
したがって、コンパレータＣｍｐ１の正側入力端への入力信号のレベルが４．２Ｖ以上の場合には、コンパレータＣｍｐ１からは、Ｈレベル（５Ｖ）の信号が出力する。また、コンパレータＣｍｐ１の正側入力端への入力信号のレベルが４．２Ｖ未満の場合には、Ｌレベル（ＧＮＤ）の信号が出力する。
【００５６】
一方、スレーブ側データ通信装置１０ｓは、端子ＩＣＤＨ、端子ＩＣＤＥ、端子ＩＣＣＬＫ、端子ＩＣＤＩおよび端子ＯＷ（one wire）を有している。端子ＩＣＤＨ、端子ＩＣＤＥ、端子ＩＣＣＬＫ、端子ＩＣＤＩは内部端子であり、端子ＯＷは外部端子である。端子ＩＣＤＨは、スレーブ側からマスタ側へ送信すべきデータ（コマンドに対するレスポンスなど）が入力する端子であり、端子ＩＣＤＥは、スレーブ側のイネーブル信号が入力する端子である。
【００５７】
端子ＩＣＣＬＫは、再生クロックが出力する端子である。端子ＩＣＤＩは、マスタ側データ通信装置１０ｍから送信されたデータが出力する端子、またはスレーブ側データ通信装置１０ｓが送信したデータがフィードバックされて出力する端子である。端子ＯＷは、通信ラインＬ１の他端と接続して、マスタ側データ通信装置１０ｍと通信するための入出力インタフェース端子である。
【００５８】
また、スレーブ側データ通信装置１０ｓは、構成素子として、論理素子Ｉｃ３、バッファＩｃ４、抵抗Ｒ２、ＰＭＯＳトランジスタＭＰ４、コンパレータＣｍｐ２および基準電圧源Ｖｒ２を備えている。
【００５９】
なお、コンパレータＣｍｐ２と基準電圧源Ｖｒ２は、図１のスレーブ側データ再生回路１ｂ−２の機能を実現し、バッファＩｃ４は、図１のクロック再生回路１ｂ−１の機能を実現する。
【００６０】
論理素子Ｉｃ３は、入力端ｂ１〜ｂ３への３入力がＨレベルの入力条件のときに出力（この出力は第４の条件信号ｒ４に該当）がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになるような、３入力１出力の論理演算回路である。
【００６１】
また、マスタ側データ通信装置１０ｍに設けられた抵抗Ｒ１と、スレーブ側データ通信装置１０ｓに設けられた抵抗Ｒ２のそれぞれの抵抗値の関係は、Ｒ１＜＜Ｒ２である。
スレーブ側データ通信装置１０ｓにおける各素子の接続関係について記すと、端子ＩＣＤＨは、論理素子Ｉｃ３の入力端ｂ１に接続し、端子ＩＣＤＥは、論理素子Ｉｃ３の入力端ｂ２に接続する。端子ＩＣＣＬＫは、論理素子Ｉｃ３の入力端ｂ３と、バッファＩｃ４の出力端と接続する。端子ＩＣＤＩは、コンパレータＣｍｐ２の出力端に接続する。
【００６２】
ＰＭＯＳトランジスタＭＰ４のゲートは、論理素子Ｉｃ３の出力端に接続し、ＰＭＯＳトランジスタＭＰ４のソースは、５Ｖ電源に接続する。ＰＭＯＳトランジスタＭＰ４のドレインは、端子ＯＷ、抵抗Ｒ２の一端、バッファＩｃ４の入力端およびコンパレータＣｍｐ２の正側入力端に接続する。
【００６３】
抵抗Ｒ２の他端は、ＧＮＤに接続し、コンパレータＣｍｐ２の負側入力端は、基準電圧源Ｖｒ２の正側端子に接続し、基準電圧源Ｖｒ２の負側端子は、ＧＮＤに接続する。
ここで、コンパレータＣｍｐ２の負側入力端に接続している基準電圧源Ｖｒ２は、５Ｖ（第３の電位）と３．３Ｖ（第２の電位）との中間電位（≒４．２Ｖ）を発生するものとする。
【００６４】
したがって、コンパレータＣｍｐ２の正側入力端への入力信号のレベルが、基準電圧の４．２Ｖ以上の場合には、コンパレータＣｍｐ２からは、Ｈレベル（５Ｖ）の信号が出力する。また、コンパレータＣｍｐ２の正側入力端への入力信号のレベルが、基準電圧の４．２Ｖ未満の場合には、Ｌレベル（ＧＮＤ）の信号が出力する。
【００６５】
次にデータ通信システム１−１の通信ラインＬ１上の伝送信号の波形について説明する。図３は伝送信号の波形を示す図である。マスタ側データ通信装置１０ｍは、クロックとデータとを合成したシリアル通信信号ｗ１を生成し、通信ラインＬ１を通じて送信する。シリアル通信信号ｗ１は、５Ｖ、３．３ＶおよびＧＮＤの３レベルを有している。
【００６６】
スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍから送信されたシリアル通信信号ｗ１を受信すると、クロックとデータとを再生する。
この場合、クロックのＨレベルは、シリアル通信信号ｗ１の５Ｖレベルまたは３．３Ｖレベルから再生され、クロックのＬレベルは、シリアル通信信号ｗ１のＧＮＤに相当する。
【００６７】
また、データのＨレベルは、シリアル通信信号ｗ１の５Ｖレベルから再生され、データのＬレベルは、シリアル通信信号ｗ１の３．３ＶレベルまたはＧＮＤに相当する。
次にマスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓへデータを書き込む場合の書き込みモードの動作について、図２と図４を用いて説明する。
【００６８】
図４は書き込みモードの動作波形を示す図である。図中の波形において、端子ＣＬＫに入力するクロックをクロックｃｋｍ、端子ＤＯに入力するデータをデータｄｍ１、端子ＤＥに入力するマスタ側イネーブル信号をイネーブル信号ｅ１とする。
【００６９】
また、端子ＩＣＣＬＫから出力される、再生されたクロックをクロックｃｋｓ、端子ＩＣＤＩから出力される、再生されたデータをデータｄｓ１、端子ＩＣＤＥに入力するスレーブ側イネーブル信号をイネーブル信号ｅ２とする。
【００７０】
なお、マスタ側からスレーブ側への書き込みモード時には、マスタ側のイネーブル信号ｅ１はＨレベルになり、スレーブ側のイネーブル信号ｅ２はＬレベルになる。
〔時間帯ｔ１、ｔ３、ｔ５、ｔ７、ｔ９〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＬレベルのとき、ＮＭＯＳトランジスタＭＮ１はオンする。したがって、端子ＤＩＯはＧＮＤにつながるから、送信すべきデータｄｍ１のレベルにかかわらず、通信ラインＬ１を流れるシリアル通信信号ｗ１は、ＧＮＤになる。
【００７１】
一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷがＧＮＤになるから、バッファＩｃ４の入力がＧＮＤになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｌレベル（ＧＮＤ）になる。
【００７２】
なお、バッファＩｃ４は、ＣＭＯＳ（Complementary MOS）素子であり、動作閾値電圧は２．５Ｖ程度である。したがって、２．５Ｖを下回る電圧が入力すれば、バッファＩｃ４の出力レベルはＧＮＤになる。
【００７３】
一方、コンパレータＣｍｐ２の正側入力端がＧＮＤになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ２は、Ｌレベルのデータｄｓ１を出力する。
〔時間帯ｔ２、ｔ６〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、データｄｍ１がＨレベル、イネーブル信号ｅ１がＨレベルになっており、スレーブ側データ通信装置１０ｓのイネーブル信号ｅ２はＬレベルになっている。
【００７４】
このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０〜ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オフ、オン、オフ、オフ、オフ）となる。したがって、端子ＤＩＯは、５Ｖ電源につながるから、シリアル通信信号ｗ１は、５Ｖレベルになる。
【００７５】
一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷが５Ｖになるから、バッファＩｃ４の入力が５Ｖになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｈレベル（５Ｖ）になる。
【００７６】
なお、バッファＩｃ４の動作閾値電圧は２．５Ｖ程度であるから、２．５Ｖを上回る電圧が入力すれば、バッファＩｃ４の出力レベルは動作電源の５Ｖになる。
一方、コンパレータＣｍｐ２の正側入力端が５Ｖになり、負側入力端の基準電圧４．２Ｖより高いから、コンパレータＣｍｐ２は、Ｈレベルのデータｄｓ１を出力する。なお、伝送遅延時間Δｔの後にＨレベルが出力されることが図中示されている。
【００７７】
〔時間帯ｔ４、ｔ８〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、データｄｍ１がＬレベル、イネーブル信号ｅ１がＨレベルになっており、スレーブ側データ通信装置１０ｓのイネーブル信号ｅ２がＬレベルになっている。
【００７８】
このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０〜ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オン、オフ、オン、オフ、オフ）となる。したがって、３．３Ｖ電源が端子ＤＩＯにつながるから、シリアル通信信号ｗ１は、３．３Ｖレベルになる。
【００７９】
一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷが３．３Ｖになるから、バッファＩｃ４の入力が３．３Ｖになり、バッファＩｃ４から出力されるクロックｃｋｓは、Ｈレベル（５Ｖ）になる。
【００８０】
なお、バッファＩｃ４の動作閾値電圧は２．５Ｖ程度であるから、上述のように２．５Ｖを上回る電圧が入力すれば、バッファＩｃ４の出力レベルは動作電源の５Ｖになる。
一方、コンパレータＣｍｐ２の正側入力端が３．３Ｖになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ２は、Ｌレベルのデータｄｓ１を出力する。
【００８１】
このように、マスタからスレーブへの書き込みモードにおいて、マスタ側のクロックがスレーブ側で再生されており、また、マスタ側のデータのＨレベルが、およそ時間帯ｔ２、ｔ６において、スレーブ側に書き込まれていることがわかる。
【００８２】
次にマスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓから送信されるデータを読みだす場合の読み出しモードの動作について、図２と図５を用いて説明する。
【００８３】
図５は読み出しモードの動作波形を示す図である。図４に示した波形と異なるものとしては、端子ＤＩから出力されるデータをデータｄｍ２、端子ＩＣＤＨに入力するデータをデータｄｓ２としている。また、端子ＤＯから入力するデータｄｍ１は、don't care（ＨレベルまたはＬレベルのいずれでも可）であるので図示していない。
【００８４】
なお、マスタ側からスレーブ側への読み出しモード時には、マスタ側のイネーブル信号ｅ１はＬレベルになり、スレーブ側のイネーブル信号ｅ２はＨレベルになる。
〔時間帯ｔ１１、ｔ１３、ｔ１５、ｔ１７、ｔ１９〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＬレベルのとき、ＮＭＯＳトランジスタＭＮ１はオンする。したがって、端子ＤＩＯはＧＮＤにつながるから、シリアル通信信号ｗ１は、ＧＮＤレベルになる。
【００８５】
一方、スレーブ側データ通信装置１０ｓでは、端子ＯＷがＧＮＤになるから、バッファＩｃ４の入力がＧＮＤになり、バッファＩｃ４の動作閾値電圧より低いから、バッファＩｃ４から出力されるクロックｃｋｓは、Ｌレベルになる。
【００８６】
また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端がＧＮＤになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ１は、Ｌレベルのデータｄｍ２を出力する。
【００８７】
〔時間帯ｔ１２、ｔ１４〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、イネーブル信号ｅ１がＬレベルになっており、スレーブ側データ通信装置１０ｓでは、データｄｓ２がＬレベル、イネーブル信号ｅ２がＨレベルになっている。
【００８８】
このとき、システム内のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０〜ＭＰ４のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４）＝（オフ、オン、オフ、オフ、オン、オフ）となる。したがって、端子ＯＷは、抵抗Ｒ１を介した、３．３Ｖのプルアップ状態になるから、シリアル通信信号ｗ１は、３．３Ｖレベルになる。
【００８９】
一方、スレーブ側データ通信装置１０ｓでは、バッファＩｃ４の入力が３．３Ｖになり、バッファＩｃ４の動作閾値電圧より高いから、クロックｃｋｓは、５Ｖレベルになる。
また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端が３．３Ｖになり、負側入力端の基準電圧４．２Ｖより低いから、コンパレータＣｍｐ１は、Ｌレベルのデータｄｍ２を出力する。
【００９０】
〔時間帯ｔ１６、ｔ１８〕マスタ側データ通信装置１０ｍでは、クロックｃｋｍがＨレベル、イネーブル信号ｅ１がＬレベルになっており、スレーブ側データ通信装置１０ｓでは、データｄｓ２がＨレベル、イネーブル信号ｅ２がＨレベルになっている。
【００９１】
このとき、マスタ側のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ０〜ＭＰ３のスイッチング状態はそれぞれ、（ＭＮ１、ＭＰ０、ＭＰ１、ＭＰ２、ＭＰ３）＝（オフ、オン、オフ、オフ、オン）となる。
【００９２】
一方、スレーブ側データ通信装置１０ｓでは、このとき、バッファＩｃ４の入力電圧は、バッファＩｃ４の動作閾値電圧よりも高い状態にあり、クロックｃｋｓは、５Ｖレベルになる。すると、スレーブ側のＰＭＯＳトランジスタＭＰ４のスイッチング状態は、オンになり、端子ＯＷは、スレーブ側の５Ｖ電源につながるから、シリアル通信信号ｗ１は、５Ｖレベルになる。
【００９３】
また、マスタ側データ通信装置１０ｍでは、コンパレータＣｍｐ１の正側入力端が５Ｖになり、負側入力端の基準電圧４．２Ｖより高いから、コンパレータＣｍｐ１は、Ｈレベルのデータｄｍ２を出力する。
【００９４】
このように、マスタからスレーブの読み出しモードにおいて、マスタ側のクロックがスレーブ側で再生されており、また、スレーブ側のデータのＨレベルが、時間帯ｔ１６、ｔ１８において、マスタ側で読み出されていることがわかる。
【００９５】
次に接続遮断回路１ａ−１における、マスタ側のリーク電流（leak current）抑止機能について説明する。データ通信システム１−１のマスタ側データ通信装置１０ｍでは、ＰＭＯＳトランジスタＭＰ２、ＭＰ３から流れる可能性のあるリーク電流を抑制する回路構成になっている。
【００９６】
最初に、リーク電流が発生する回路構成について示す。図６はリーク電流が発生する回路構成を示す図である。データ通信システム１００は、マスタ側データ通信装置１００ｍと、スレーブ側データ通信装置１０ｓを備える。
【００９７】
マスタ側データ通信装置１００ｍは、図２に示される、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０を有していない構成になっている。このため、ＰＭＯＳトランジスタＭＰ２のドレインと、抵抗Ｒ１の他端とは、直接、端子ＤＩＯに接続している。その他の構成は図２と同じである。
【００９８】
マスタ側のデータ通信装置を、図６に示すようなマスタ側データ通信装置１００ｍの構成にすると、ＰＭＯＳトランジスタＭＰ２、ＭＰ３によるリーク電流が発生するという問題がある。
【００９９】
図７はリーク電流が発生する原因を説明するための図である。ＰＭＯＳトランジスタＭＰ２、ＭＰ３の断面構造を示している。
ＰＭＯＳトランジスタＭＰ１がオン状態のとき、通信ラインＬ１を５Ｖにするような動作となる。このとき、図６のマスタ側データ通信装置１００ｍの構成では、ＰＭＯＳトランジスタＭＰ２のドレイン側電位が、３．３Ｖよりも高くなる。同様に、ＰＭＯＳトランジスタＭＰ３のドレイン側電位も、抵抗Ｒ１を介して３．３Ｖよりも高くなる。
【０１００】
このため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のボディダイオード（寄生ダイオード）Ｄｂを通じて、図７に示すような矢印方向に電流（リーク電流）が流れ、通信ラインＬ１の信号電圧が５Ｖに達しないという不具合が生じてしまう。
【０１０１】
このような不具合を改善するため、図２に示すマスタ側データ通信装置１０ｍでは、接続遮断回路１ａ−１として、インバータＩｎｖ０およびＰＭＯＳトランジスタＭＰ０を追加している。
【０１０２】
図２において、インバータＩｎｖ０の入力には、ＰＭＯＳトランジスタＭＰ１のゲートが接続し、インバータＩｎｖ０の出力を、ＰＭＯＳトランジスタＭＰ０のゲートに接続している。また、ＰＭＯＳトランジスタＭＰ０のソースは、ＰＭＯＳトランジスタＭＰ２のドレインと抵抗Ｒ１の他端と接続している。
【０１０３】
ＰＭＯＳトランジスタＭＰ０のドレインは、端子ＤＩＯ、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ１のドレインおよびコンパレータＣｍｐ１の正側入力端に接続している。
【０１０４】
このような構成にすることにより、ＰＭＯＳトランジスタＭＰ１がオン状態のとき、ＰＭＯＳトランジスタＭＰ０はオフ状態となり、通信ラインＬ１と、ＰＭＯＳトランジスタＭＰ２、ＭＰ３との間の電気的接続は遮断される（ハイインピーダンスになる）。
【０１０５】
その結果、通信ラインＬ１が５Ｖのときに、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のボディダイオードＤｂは、オンしなくなるため、リーク電流は発生せず、通信ラインＬ１は、５Ｖが正常に維持されることになる（ただし、ＰＭＯＳトランジスタＭＰ０のバックゲート電圧を５Ｖとする）。
【０１０６】
次にリーク電流抑止機能を持つ構成の変形例について説明する。上記では、インバータＩｎｖ０およびＰＭＯＳトランジスタＭＰ０を使用して、リーク電流の発生を抑止したが、ダイオードを使って同等の効果を得ることもできる。変形例は、ダイオードを使った回路構成の場合である。
【０１０７】
図８はリーク電流抑止機能を持つ変形例の回路構成を示す図である。データ通信システム１−２は、マスタ側データ通信装置１０ｍ−１と、スレーブ側データ通信装置１０ｓを備える。
【０１０８】
マスタ側データ通信装置１０ｍ−１は、図２に示される、インバータＩｎｖ０とＰＭＯＳトランジスタＭＰ０を備えておらず、その代わりに、接続遮断回路１ａ−１としてダイオードＤｉ（順方向電圧Ｖｆが例えば、０．７Ｖ）を備える構成になっている。
【０１０９】
ダイオードＤｉのアノードは、ＰＭＯＳトランジスタＭＰ２のドレインと、抵抗Ｒ１の他端と接続している。ダイオードＤｉのカソードは、ＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ１のドレイン、コンパレータＣｍｐ１の正側入力端および端子ＤＩＯに接続している。また、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のソースは、４Ｖの電源に接続されている。その他の構成は図２と同じである。
【０１１０】
このような構成にすることにより、通信ラインＬ１が５Ｖのとき、ダイオードＤｉは逆バイアスされるため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３によるリーク電流は流れなくなる。
【０１１１】
なお、ＰＭＯＳトランジスタＭＰ２、ＭＰ３がオン状態のとき、ダイオードＤｉは順バイアスとなり、順方向電圧Ｖｆ（この例では、０．７Ｖ）の電圧ドロップが発生する。このため、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のソース電圧を３．３Ｖよりも０．７Ｖ高く設定して、４．０Ｖで使用している。
【０１１２】
次にスレーブ側の異常をマスタ側へ通知するアラーム機能を有するデータ通信システムについて説明する。
図９はデータ通信システムの構成例を示す図である。データ通信システム１−３は、マスタ側データ通信装置１０ｍと、スレーブ側データ通信装置１０ｓ−１とを備える。
【０１１３】
スレーブ側データ通信装置１０ｓ−１は、新たな端子として、スレーブの異常（温度異常や電源電圧異常等）を通知するための信号が入力する端子ＡＬＭを備えている。
また、スレーブ側データ通信装置１０ｓ−１は、図２に示される、論理素子Ｉｃ３を備えておらず、その代わりに、論理素子Ｉｃ５、Ｉｃ６およびインバータＩｎｖ２を備える構成になっている。
【０１１４】
論理素子Ｉｃ５は、入力端ｂ４〜ｂ６への３入力がＨレベルの入力条件のときに出力がＬレベルになり、それ以外の入力条件のときは出力がＨレベルになる、３入力１出力の論理演算回路である。
【０１１５】
論理素子Ｉｃ６は、２入力のうちいずれか一方がＬレベルならば、出力がＬレベルになり、２入力の両方がＨレベルのときに出力がＨレベルになる、２入力１出力の論理演算回路（２入力１出力のＡＮＤ素子と等価）である。
【０１１６】
ここで、端子ＡＬＭは、インバータＩｎｖ２の入力端に接続する。端子ＩＣＤＨは、論理素子Ｉｃ５の入力端ｂ４に接続し、端子ＩＣＤＥは、論理素子Ｉｃ５の入力端ｂ５に接続し、端子ＩＣＣＬＫは、論理素子Ｉｃ５の入力端ｂ６およびバッファＩｃ４の出力端に接続している。
【０１１７】
インバータＩｎｖ２の出力端は、論理素子Ｉｃ６の一方の入力端に接続し、論理素子Ｉｃ５の出力端は、論理素子Ｉｃ６の他方の入力端に接続する。論理素子Ｉｃ６の出力端は、ＰＭＯＳトランジスタＭＰ４のゲートに接続する。その他の構成は図２と同じである。
【０１１８】
端子ＡＬＭには、スレーブ側データ通信装置１０ｓ−１の制御回路から送信されたアラーム信号ｄａｌｍが入力し、スレーブ側で異常が発生すると、アラーム信号ｄａｌｍは、Ｈレベルになる。
【０１１９】
このため、ＰＭＯＳトランジスタＭＰ４は、端子ＩＣＤＨおよび端子ＩＣＤＥのレベルにかかわらず、アラーム信号がＨレベルになるとオンし、通信ラインＬ１が５Ｖ状態になる。これにより、マスタ側データ通信装置１０ｍは、スレーブ側の異常状態をすみやかに認識することができる。
【０１２０】
次に図１０〜図１３を用いてシステム構成例について説明する。図１０はシステム構成例を示す図である。データ通信システム２−１は、マスタ側装置２０ａとスレーブ側装置３０ａとを備え、マスタ側装置２０ａとスレーブ側装置３０ａとは、通信ラインＬ１で接続される。
【０１２１】
マスタ側装置２０ａは、マスタ側制御回路２２ａと、マスタ側データ通信装置１０ｍに該当するマスタ側インタフェース回路２１ａとを備える。また、マスタ側インタフェース回路２１ａは、端子ＤＯ、ＤＥ、ＣＬＫ、ＤＩを含む。
【０１２２】
マスタ側制御回路２２ａは、データｄｍ１を端子ＤＯへ送信し、イネーブル信号ｅ１を端子ＤＥへ送信し、クロックｃｋｍを端子ＣＬＫへ送信する。マスタ側インタフェース回路２１ａは、マスタ側制御回路２２ａに向けて、端子ＤＩからデータｄｍ２を送信する。
【０１２３】
一方、スレーブ側装置３０ａは、スレーブ側制御回路３２ａと、スレーブ側データ通信装置１０ｓに該当するスレーブ側インタフェース回路３１ａとを備える。スレーブ側インタフェース回路３１ａは、端子ＩＣＤＨ、ＩＣＤＥ、ＩＣＣＬＫ、ＩＣＤＩを含む。
【０１２４】
スレーブ側制御回路３２ａは、データｄｓ２を端子ＩＣＤＨへ送信し、イネーブル信号ｅ２を端子ＩＣＤＥへ送信する。スレーブ側インタフェース回路３１ａは、スレーブ側制御回路３２ａに向けて、端子ＩＣＣＬＫからクロックｃｋｓを送信し、端子ＩＣＤＩからデータｄｓ１を送信する。
【０１２５】
図１１は、別のシステム構成例を示す図である。１線の通信ラインに対して、複数のスレーブ側装置が接続するマルチ配線タイプのシステム構成例を示している。データ通信システム２−２は、マスタ側装置２０ａとスレーブ側装置３０ａ−１〜３０ａ−ｎとを備え、マスタ側装置２０ａとスレーブ側装置３０ａ−１〜３０ａ−ｎとは、通信ラインＬ１ａで接続される。通信ラインＬ１ａは、スレーブ側でマルチ配線構成になっている。
【０１２６】
スレーブ側装置３０ａ−１は、スレーブ側インタフェース回路３１ａ−１と、スレーブ側制御回路３２ａ−１とを含む。同様に、スレーブ側装置３０ａ−ｎは、スレーブ側インタフェース回路３１ａ−ｎと、スレーブ側制御回路３２ａ−ｎとを含む。なお、制御回路側とインタフェース回路側との接続関係は図１０と同じである。
【０１２７】
図１２は、さらに別のシステム構成例を示す図である。アラーム通知機能を有する場合のシステム構成例を示している。データ通信システム２−３は、マスタ側装置２０ａとスレーブ側装置３０ｂとを備え、マスタ側装置２０ａとスレーブ側装置３０ｂとは、通信ラインＬ１で接続される。
【０１２８】
スレーブ側装置３０ｂは、スレーブ側インタフェース回路３１ｂと、スレーブ側制御回路３２ｂとを備える。スレーブ側インタフェース回路３１ｂは、端子ＩＣＤＨ、ＩＣＤＥ、ＩＣＣＬＫ、ＩＣＤＩの他に、さらに端子ＡＬＭを含む。
【０１２９】
スレーブ側制御回路３２ｂは、上位から異常通知があると、Ｈレベルのアラーム信号ｄａｌｍを端子ＡＬＭに送信する。その他の構成は図１０と同じである。
図１３は、さらに別のシステム構成例を示す図である。マスタ側をマイコンに置き替えたシステム構成例を示している。データ通信システム２−４は、マイコン２０ｂと、スレーブ側装置３０ｃとを備え、マイコン２０ｂとスレーブ側装置３０ｃとは、通信ラインＬ１で接続される。その他の構成は図１２と同じである。
【０１３０】
ここで、上記のようなシステム構成において、ＩＣの量産テスト用等に本データ通信システムを利用する場合は、マスタ側装置をテスタとし、スレーブ側装置をＩＣにして、例えば、図１１に示すようなマルチ配線接続にすることで、一括して量産テストを効率よく行うことが可能になる。
【０１３１】
また、量産テストの完了後は、通信機能は不要となり、異常出力のみスレーブ側からマスタ側へ通知されればよい。したがって、図１２、図１３に示すような構成においては、通信ラインＬ１は、異常検出を通知するためのラインとして利用されることになる。
【０１３２】
次に通信フォーマットについて説明する。図１４は通信フォーマットを示す図である。（ａ）は、Ｎビットのコマンドｃｍ１のみの通信フォーマットｆ１の場合を示している。
マスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓに対して、データ授受が不要であり、何らかの設定のみを行うような場合には、通信フォーマットｆ１が使用される。
【０１３３】
例えば、スレーブ側をリセット（初期化）させる場合、マスタ側データ通信装置１０ｍは、リセットを指示するコマンドｃｍ１をスレーブ側に送信し、スレーブ側データ通信装置１０ｓは、当該コマンドｃｍ１を受信するとリセットを実行する。
【０１３４】
（ｂ）は、Ｎビットのコマンドｃｍ１と、Ｍビットのコマンド処理用ペイロードｃｍ２とを含む通信フォーマットｆ２の場合を示している。
マスタ側データ通信装置１０ｍが、スレーブ側データ通信装置１０ｓに対して、データ授受を要するデータの書き込み／読み出しなどを行うような場合には、通信フォーマットｆ２が使用される。
【０１３５】
データ書き込みを行う場合、マスタ側データ通信装置１０ｍは、スレーブ側データ通信装置１０ｓに対して、データ書き込みを指示するコマンドｃｍ１と、書き込むべきデータが挿入されたコマンド処理用ペイロードｃｍ２とを送信する。
【０１３６】
また、データ読み出しを行う場合、マスタ側データ通信装置１０ｍは、データ読み出しを指示するコマンドｃｍ１をスレーブ側へ送信し、スレーブ側データ通信装置１０ｓは、コマンドｃｍ１を受信すると、コマンドｃｍ１の指示にもとづき読み出したデータを、コマンド処理用ペイロードｃｍ２に挿入して返信する。
【０１３７】
図１５は別の通信フォーマットを示す図である。（ａ）は、Ｎビットのコマンドｃｍ１と、Ｋビットのアドレスａｄ１とを含む通信フォーマットｆ１ａの場合を示している。（ｂ）は、Ｎビットのコマンドｃｍ１、Ｍビットのコマンド処理用ペイロードｃｍ２、およびＫビットのアドレスａｄ１を含む通信フォーマットｆ２ａの場合を示している。
【０１３８】
このような通信フォーマットｆ１ａ、ｆ２ａは、図１１に示したデータ通信システム２−２の場合に適用されるものであり、アドレスａｄ１には、スレーブ側装置３０ａ−１〜３０ａ−ｎのアドレス値（またはスレーブ側インタフェース回路３１ａ−１〜３１ａ−ｎのアドレス値）が設定される。
【０１３９】
次に状態遷移について説明する。図１６は状態遷移を示す図である。アドレスａｄ１のフィールドを有していない通信フォーマットによって、マスタとスレーブ間で通信を行う場合の状態遷移を示している。
【０１４０】
〔Ｓ１〕マスタ側装置とスレーブ側装置が起動する。
〔Ｓ２〕マスタ側装置とスレーブ側装置が、動作待ち状態（ＩＤＬＥ）に遷移する。
〔Ｓ３〕マスタ側装置とスレーブ側装置が、コマンド設定状態（ＣＭＤ）に遷移する。コマンド設定状態（ＣＭＤ）では、コマンドの設定、受付、デコード処理などが行われる。
【０１４１】
〔Ｓ４〕コマンドが例えば、ソフトウェアリセットのような場合は、コマンド設定状態（ＣＭＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
〔Ｓ５〕コマンドがデータ書き込みの場合、コマンド設定状態（ＣＭＤ）からデータ書き込み状態（ＷＴ）に遷移する。データ書き込み状態（ＷＴ）では、マスタ側データ通信装置１０ｍからスレーブ側データ通信装置１０ｓへ書き込みデータが送信される。
【０１４２】
〔Ｓ６〕データ書き込みが終了すると、データ書き込み状態（ＷＴ）から動作待ち状態（ＩＤＬＥ）に遷移する。
〔Ｓ７〕コマンドがデータ読み出しの場合、コマンド設定状態（ＣＭＤ）からデータ読み出し状態（ＲＤ）に遷移する。データ読み出し状態（ＲＤ）では、スレーブ側データ通信装置１０ｓからマスタ側データ通信装置１０ｍへ読み出しデータが送信される。
【０１４３】
〔Ｓ８〕データ読み出しが終了すると、データ読み出し状態（ＲＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
なお、上記において、コマンド設定状態（ＣＭＤ）、データ書き込み状態（ＷＴ）およびデータ読み出し状態（ＲＤ）は、各処理時間があらかじめクロック数によって決められている。このため、マスタ側およびスレーブ側の制御回路では、クロックのカウント処理を行って、状態遷移する際のタイミングを検出している。
【０１４４】
図１７は、別の状態遷移を示す図である。アドレスａｄ１のフィールドを有している通信フォーマットによって、マスタとスレーブ間で通信を行う場合の状態遷移を示している。
【０１４５】
〔Ｓ１１〕マスタ側装置とスレーブ側装置が起動する。
〔Ｓ１２〕マスタ側装置とスレーブ側装置が、動作待ち状態（ＩＤＬＥ）に遷移する。
〔Ｓ１３〕マスタ側装置とスレーブ側装置が、コマンド設定状態（ＣＭＤ）に遷移する。
【０１４６】
〔Ｓ１３ａ〕マスタ側装置とスレーブ側装置が、アドレス通信状態（ＡＤＲ）に遷移する。アドレス通信状態（ＡＤＲ）では、マスタ側装置からスレーブ側装置へ、所定アドレスが送信される。
【０１４７】
〔Ｓ１４〕アドレスが自分のものでないスレーブ側装置は、動作待ち状態（ＩＤＬＥ）に遷移する。また、コマンドが例えばソフトウェアリセットのような場合、該当アドレスを有するスレーブ側装置でリセットが行われ、動作待ち状態（ＩＤＬＥ）に遷移する。
【０１４８】
〔Ｓ１５〕コマンドがデータ書き込みの場合、該当アドレスを有するスレーブ側装置は、データ書き込み状態（ＷＴ）に遷移する。
〔Ｓ１６〕データ書き込みが終了すると、データ書き込み状態（ＷＴ）から動作待ち状態（ＩＤＬＥ）に遷移する。
【０１４９】
〔Ｓ１７〕コマンドがデータ読み出しの場合、該当アドレスを有するスレーブ側装置は、データ読み出し状態（ＲＤ）に遷移する。
〔Ｓ１８〕データ読み出しが終了すると、データ読み出し状態（ＲＤ）から動作待ち状態（ＩＤＬＥ）に遷移する。
【０１５０】
なお、上記においても、アドレス通信状態（ＡＤＲ）も処理時間があらかじめクロック数によって決められており、マスタ側およびスレーブ側の制御回路では、クロックのカウント処理を行って、アドレス通信状態（ＡＤＲ）で行う処理から他状態へ遷移する際のタイミングを検出している。
【０１５１】
以上説明したように、本発明のデータ通信システムの構成により、少ない回路規模で、１線式双方向データ通信を効率よく行うことが可能になる。
なお、上述の特許文献３に記載される図２の構成では、スレーブからマスタへのＨレベル送信ができないため、スレーブ側の電源状態を認識できない。
【０１５２】
これに対し、本発明のデータ通信システムでは、スレーブ側データ通信装置１０ｓが正常動作している場合は、スレーブ側データ通信装置１０ｓは、マスタ側データ通信装置１０ｍへＨレベルを送信できる。逆に、スレーブ側データ通信装置１０ｓの電源が落ちたり、動作電圧が低下したりした場合には、Ｈレベルを送信しない（ＧＮＤレベルの出力のみとなる）。
【０１５３】
このように、マスタ側では、スレーブ側データ通信装置１０ｓがＨレベルを送信できるか否かを判別することや、送られてきたＨレベルの電圧値をチェックすることで、スレーブ側データ通信装置１０ｓ（またはスレーブ側装置）の電源状態を認識することが可能になる。
【０１５４】
次にスレーブ側装置について詳しく説明する。なお、以降では、スレーブ側装置は、例えば、温度や圧力などの物理量を検知するセンサであるとして、センサ装置と呼んで説明する。
【０１５５】
図１８はセンサ装置の構成例を示す図である。センサ装置３０は、スレーブインタフェース回路３１、制御回路３２、補助メモリ３３、主メモリ３４、調整回路３５、センサ素子３６、増幅回路３７および異常検出部３８を備える。また、端子としては、装置電源のＶｃｃおよびＧＮＤの端子の他に、端子ＯＷ、端子Ｖｏｕｔ、端子ＥＶおよび端子ＣＧを備える。
【０１５６】
なお、センサ装置３０は、同一半導体チップ上に形成された、ＣＭＯＳプロセスにより製造される能動素子および受動素子のみで構成されている。
端子ＯＷは、上述したように、通信ラインＬ１と接続して、マスタ側データ通信装置１０ｍと通信するための入出力インタフェース端子である。端子ＯＷには、データとクロックとの合成信号が入出力する。端子Ｖｏｕｔは、センサ素子３６によって検知された結果を出力する端子である。
【０１５７】
端子ＥＶと端子ＣＧは、主メモリ３４にデータを書き込む際に使用される電圧印加用端子である。主メモリ３４は、具体的には、フローティングＭＯＳアレイで構成されるＥＰＲＯＭ（Erasable Programmable Read Only Memory）である。
【０１５８】
このため、ＥＰＲＯＭへのデータ書き込みが行われる場合、センサ装置３０の動作電源Ｖｃｃよりも高い電圧が端子ＥＶに印加され、さらに、フローティングゲートを駆動するための電圧が端子ＣＧに印加される。
【０１５９】
スレーブインタフェース回路３１は、上述のスレーブ側データ通信装置１０ｓに該当し、端子ＯＷに接続される通信ラインＬ１を介して、マスタ側装置と通信する。制御回路３２は、図１０〜図１３で上述したスレーブ側制御回路に該当する。
【０１６０】
補助メモリ３３は、端子ＯＷから入力されたデータ（トリミングデータ）を一時的に記憶する。補助メモリ３３は、シフトレジスタで構成され、例えば、４８ビットシフトレジスタで構成される。
【０１６１】
主メモリ３４は、ＥＰＲＯＭであって、補助メモリ３３に記憶されたトリミングデータを、電気的な再書き込み動作によって記憶する（以下、主メモリ３４をＥＰＲＯＭ３４と呼ぶ）。
【０１６２】
調整回路３５は、補助メモリ３３に記憶されたトリミングデータ、またはＥＰＲＯＭ３４に記憶されたトリミングデータにもとづいて、センサ素子３６の出力特性（感度）を調整する。または、増幅回路３７のオフセットやゲインなどを調整する。
【０１６３】
センサ素子３６は、検知した物理量に応じた電気信号を生成する。増幅回路３７は、センサ素子３６から出力された電気信号を増幅して端子Ｖｏｕｔを通じて外部へ出力する。異常検出部３８は、センサ装置３０で生じた異常を検出して、アラーム信号をスレーブインタフェース回路３１に送信する。
【０１６４】
ここで、補助メモリ３３では、端子ＯＷから送信された仮のトリミングデータを、スレーブインタフェース回路３１と制御回路３２を通じて受信して記憶する。調整回路３５は、補助メモリ３３に記憶された仮のトリミングデータを用いて、センサ素子３６の出力特性の調整、または増幅回路３７のオフセット、ゲイン等の調整を行う。
【０１６５】
この場合、制御回路３２では、調整回路３５に対して、複数の仮のトリミングデータを用いて、トリミング値を変更しながらセンサ素子３６の出力、または増幅回路３７の出力を測定させ、所望の出力値が得られるトリミングデータを確定する。
【０１６６】
トリミングデータが確定すると、制御回路３２は、そのトリミングデータをＥＰＲＯＭ３４に記憶させる。そして、通常の使用状態においては、ＥＰＲＯＭ３４に記憶されたトリミングデータを用いて、調整回路３５により、センサ素子３６や増幅回路３７の出力を調整する。
【０１６７】
次に制御回路３２で行われるコマンド解析について説明する。制御回路３２は、３ビットコマンドレジスタ（モード設定レジスタ）を含み、３ビットコマンドレジスタは、所定クロック数で、マスタ側から送信された３ビットのコマンドの解析を行う。
【０１６８】
図１９は３ビットコマンドレジスタの機能例を示す図である。テーブルＴ１は、３ビットコマンドレジスタ値の機能を示している。なお、Ｎｏ．２、Ｎｏ．６、Ｎｏ．７は、空きになっている。
【０１６９】
Ｎｏ．１の場合、名称が「出力」であり、マスタ側から“０００”のコマンドが送信されると、制御回路３２は、シリアルデータを出力する。
Ｎｏ．３の場合、名称が「参照」であり、マスタ側から“０１０”のコマンドが送信されると、制御回路３２は、ＥＰＲＯＭ３４の内容を補助メモリ３３であるシフトレジスタ（Ｓ．Ｒ．）にセットする。
【０１７０】
Ｎｏ．４の場合、名称が「調整」であり、マスタ側から“０１１”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）とＥＰＲＯＭ３４との内容の論理和（ＯＲ）を、センサ装置３０内のＤ／Ａコンバータに出力する。
【０１７１】
Ｎｏ．５の場合、名称が「書き込み」であり、マスタ側から“１００”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）の内容をＥＰＲＯＭ３４に書き込む。
【０１７２】
Ｎｏ．８の場合、名称が「リセット」であり、マスタ側から“１１１”のコマンドが送信されると、制御回路３２は、シフトレジスタ（Ｓ．Ｒ．）とモード設定のリセットを行う。
【０１７３】
次にＥＰＲＯＭ３４に対してトリミング制御を行う際の状態遷移について説明する。図２０は状態遷移を示す図であり、図２１は各状態を説明する図である。図２１のテーブルＴ２は、図２０の状態遷移図の中の各状態を記載したものである。なお、図２０に示される状態遷移図の“Ｎｏ．”は、図１９のテーブルＴ１中の“Ｎｏ．”に対応している。
【０１７４】
〔Ｓ２０〕センサ装置３０が電源オンする。
〔Ｓ２１〕電源投入後、制御回路３２のリセット動作により、センサ装置３０は、初期化状態（Ｉｎｉｔ）に遷移する。初期化状態（Ｉｎｉｔ）は、スレーブインタフェース回路３１を通じてのデータ入力待ち状態である。
【０１７５】
〔Ｓ２２〕制御回路３２は、コマンド解析状態になる。コマンド解析状態は、マスタ側から送信されたコマンドを解析する状態である。コマンド解析は、制御回路３２内の３ビットコマンドレジスタに設定された値に基づき、４クロックで行われる。
【０１７６】
〔Ｓ２２ａ〕制御回路３２は、４クロックでコマンド解析を行う場合に、４クロックの内の３クロックをモード設定に使用する。
〔Ｓ２２ｂ〕制御回路３２は、モードを設定すると、実行状態に遷移する。
【０１７７】
〔Ｓ２２ｃ〕実行状態は、設定されたモードに対して、次にどの状態へ遷移させるか決定する状態になる。ここでは、制御回路３２は、４クロックの内の１クロックを使用して、次に移行する状態を決定する。
【０１７８】
〔Ｓ２３〕モード設定がリセットの場合（テーブルＴ１のＮｏ．８の場合）、制御回路３２は、ソフトウェアリセットを行った後に、初期化状態（Ｉｎｉｔ）に遷移する。
〔Ｓ２４〕モード設定が、テーブルＴ１のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５のいずれかである場合、制御回路３２は、シフト状態へ遷移する。
【０１７９】
〔Ｓ２５〕シフト状態は、３ビットコマンドレジスタのレジスタ値のＮｏ．１、Ｎｏ．３、Ｎｏ．４、Ｎｏ．５の動作を実行する状態であり、補助メモリ３３である４８ビットシフトレジスタは、４８入力クロックでシフト動作を行う。
【０１８０】
Ｎｏ．１（出力）の場合は、４８ビットシフトを行ってシリアルデータを出力する。Ｎｏ．３（参照）の場合は、ＥＰＲＯＭ３４の値を４８ビットシフトレジスタに書き込んでから、４８ビットのシフト動作を行う。
【０１８１】
また、Ｎｏ．４（調整）の場合は、ＥＰＲＯＭ３４の値と、４８ビットシフト後のデータの論理和出力をＤ／Ａコンバータに出力する。
さらに、Ｎｏ．５（書き込み）の場合、ＥＰＲＯＭ３４へ４８ビットシフトレジスタの値の書き込みを行う。
【０１８２】
〔Ｓ２６〕４８ビットのシフト動作が行われ、それぞれのモードによる動作が完了すると、制御回路３２は、次の１クロックでモード設定を初期化して、初期化状態（Ｉｎｉｔ）へ移行するためのリスタート状態になる。
【０１８３】
なお、マスタ側装置が、端子ＥＶ，ＣＧへの電圧印加にもとづき、ＥＰＲＯＭ３４へデータ書き込みを行った場合や、アナログ測定が行われた場合にも、制御回路３２は、リスタート状態へ移行する。
【０１８４】
次にＥＰＲＯＭ３４への書き込みモードの動作について説明する。図２２はＥＰＲＯＭへの書き込みモードの動作を示すタイムチャートである。図中のＣＫ、ＭＯＤＥ［２：０］、ＩＤＥＮＴ、ＳＦＴＥＮおよびＣＮＴ６ＢＩＴ［５：０］の各信号は、制御回路３２内の内部信号を表している。また、図中の記号“？”は、端子ＯＷから入力された０または１のデータであることを示し、記号“ｂ”は数値が２進数であることを示している（以下同様）。
【０１８５】
クロック信号ＣＫは、スレーブインタフェース回路３１の上述の端子ＩＣＣＬＫから出力されるクロックである。モード設定信号ＭＯＤＥ［２：０］は、３ビットコマンドレジスタの値である。モード設定信号ＭＯＤＥ［２：０］の最初のデータ（図２３において、左端に示されているデータ）００１ｂは、モード設定信号ＭＯＤＥ［２：０］の初期値であり、クロック信号ＣＫが入力される毎に左へシフトされて、最小ビットには端子ＯＷから入力されたデータ（“？”で示される０または１のデータ）がシフトインされる。
【０１８６】
信号ＩＤＥＮＴは、３ビットコマンドレジスタの３ビットの書き込み動作が完了した場合はＨレベルになり、３ビットの書き込み動作が未完了の場合はＬレベルになる信号である。
【０１８７】
シフトイネーブル信号ＳＦＴＥＮは、４８ビットシフトレジスタに対して、４８クロックのシフト状態にある場合にＨレベルになり、それ以外の状態ではＬレベルになる信号である。
【０１８８】
カウント制御信号ＣＮＴ６ＢＩＴ［５：０］は、４８ビットカウントするための６ビットカウンタの値である。
なお、電圧ＥＶ、ＣＧは、端子ＥＶと端子ＣＧに印加される電圧を示しており、ＥＰＲＯＭ３４へのデータ書き込み時には、例えば、電圧ＥＶ＝９Ｖ、電圧ＣＧ＝１８Ｖになる。
【０１８９】
〔Ｓ３１〕コマンド３クロック期間において、端子ＯＷから入力されたデータにより、３ビットのコマンドが３ビットコマンドレジスタに書き込まれる。
この期間中は、３ビットの書き込み動作が未完了であるから、信号ＩＤＥＮＴはＬレベルである。また、４８ビットシフトレジスタはシフト動作ではないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタもカウント未起動なので、出力値は００ｄ（ｄは００が十進数であることを示す記号である。以下同様。）である。
【０１９０】
〔Ｓ３２〕確定１クロック期間に入ると、３ビットコマンドレジスタへの書き込み動作が完了するので、信号ＩＤＥＮＴはＨレベルになる。
〔Ｓ３３〕シフト４８クロック期間において、４８ビットシフトレジスタの４８クロックのシフト状態である。シフトイネーブル信号ＳＦＴＥＮは、信号ＩＤＥＮＴの立ち上りから１クロック遅れて、シフト動作であることが確定してからＨレベルになっている。また、カウント制御信号ＣＮＴ６ＢＩＴ［５：０］は、シフトイネーブル信号ＳＦＴＥＮの立ち上りから１クロック遅れてカウント動作が開始している。
【０１９１】
〔Ｓ３４〕ＥＰＲＯＭ書き込み端子測定期間において、カウント値が４８に達したので、電圧ＥＶ、ＣＧが印加され、モード設定信号ＭＯＤＥ［２：０］に対応するデータがＥＰＲＯＭ３４へ書き込まれる。
【０１９２】
〔Ｓ３５〕初期化１クロック期間では、次のコマンド入力のための初期化が行われる。すなわち、新たなコマンド設定がなされるので、３ビットコマンドレジスタはリセットされ、モード設定信号ＭＯＤＥ［２：０］は、次のサイクルの初期値００１ｂとなる。
【０１９３】
また、信号ＩＤＥＮＴおよびシフトイネーブル信号ＳＦＴＥＮは、次のサイクルからＬレベルになり、６ビットカウンタもリセットされて、次のサイクルからカウント値が００ｄになる。
【０１９４】
上記のタイミングチャートにおいて、ＥＰＲＯＭ３４への書き込みモードでは、Ｉｎｉｔ状態から再びＩｎｉｔ状態に戻るまでに５３クロックの動作となる。
図２３はリセットモードの動作を示すタイムチャートである。
【０１９５】
〔Ｓ４１〕モード設定信号ＭＯＤＥ［２：０］の初期値は００１ｂである。コマンド３クロック期間において、端子ＯＷから入力されたデータにより、３ビットのコマンド１１１ｂが順次３ビットコマンドレジスタに書き込まれる。
【０１９６】
３ビットの書き込み動作が未完了であるから、信号ＩＤＥＮＴはＬレベルである。また、４８ビットシフトレジスタはシフト動作ではないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタもカウント未起動なので、出力値は００ｄである。
【０１９７】
〔Ｓ４２〕確定１クロック期間に入ると、３ビットコマンドレジスタへの書き込み動作が完了するので、信号ＩＤＥＮＴはＨレベルになる。この期間で、リセットコマンドが認識される。
【０１９８】
〔Ｓ４３〕リセット期間である。３ビットコマンドレジスタはリセットされて、モード設定信号ＭＯＤＥ［２：０］は、初期値の００１ｂの値になる。また、信号ＩＤＥＮＴはＬレベルになり、４８ビットシフトレジスタも起動しないので、シフトイネーブル信号ＳＦＴＥＮはＬレベル、６ビットカウンタも起動しないのでカウント値は００ｄのままである。
【０１９９】
上記のタイミングチャートにおいて、リセットモードでは、Ｉｎｉｔ状態から再びＩｎｉｔ状態に戻るまでに４クロックの動作となる。
次にセンサ装置３０と、上述の特許文献４との構成上の差異について説明する。図２４は半導体物理量センサ装置の構成を示す図である。特許文献４の図１に示される半導体物理量センサ装置を示している。
【０２００】
特許文献４の半導体物理量センサ装置では、第１端子〜第８端子の８本の端子が設けられている。このような半導体物理量センサ装置は、例えば、自動車用圧力センサに用いた場合、圧損の低減や配管の極小化から、検出対象部位の近くで限られた空間に設置される。
【０２０１】
このため、より小型のセンサ装置が望まれるが、半導体チップの端子数により、モールドするパッケージの端子数が決まるため、小型化するためにはさらなる端子数の削減が望まれる。
【０２０２】
このような要望に対して、本発明のセンサ装置３０では、インタフェース部分にスレーブ側データ通信装置１０ｓの機能を有するスレーブインタフェース回路３１と、制御回路３２とを設けることで、端子数の削減を図っている。
【０２０３】
すなわち、図１８に示したように、電源端子のＶｃｃ、ＧＮＤの他に、端子ＯＷ、端子Ｖｏｕｔ、端子ＥＶおよび端子ＣＧを含む計６本の端子になっており、８端子から６端子への端子数の削減が図られている。
【０２０４】
ここで、センサ装置３０のスレーブインタフェース回路３１および制御回路３２は、図２４に示す半導体物理量センサ装置内の動作選択回路に対応している。
そして、センサ装置３０では、図２４に示す半導体物理量センサ装置の端子ＤＳ、ＣＬＫによるデータとクロックに対して、データとクロックを合成することで、１本の端子ＯＷで制御可能としている。また、図２４に示す半導体物理量センサ装置の端子Ｅのイネーブル信号については、制御回路３２内で生成することにしている。
【０２０５】
このように、センサ装置３０では、クロックとデータとを重畳させた、３つの電圧レベル（５Ｖ、３．３Ｖ、ＧＮＤ）によって、論理レベルのＨ／Ｌを判別し、また、ＥＰＲＯＭ３４の制御内容を決定するモードを保持するための３ビットコマンドレジスタを有する構成とした。
【０２０６】
これにより、図２４に示す半導体物理量センサ装置の端子ＤＳ、ＣＬＫ、Ｅを無くし、端子ＯＷによってマスタ側と通信することができ、端子数を削減して小型化を図ることが可能になる。このように、センサ装置３０では、ＥＰＲＯＭ３４を用いた電気的トリミングによる感度調整や温度特性調整やオフセット調整を行う際の装置として、端子数が削減された小型の装置として提供することが可能になる。
【０２０７】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【０２０８】
１  データ通信システム
１ａ  マスタ側データ通信装置
１ｂ  スレーブ側データ通信装置
Ｌ１  通信ライン
ＭＮ１  入力クロック側トランジスタ（ＮＭＯＳトランジスタ）
ＭＰ１〜ＭＰ４  第１〜第４のトランジスタ（ＰＭＯＳトランジスタ）
Ｒ１  マスタ側抵抗
Ｒ２  スレーブ側抵抗
Ｉｎｖ１  インバータ
１ａ−１  接続遮断回路
１ａ−２  マスタ側データ再生回路
１ｂ−１  クロック再生回路
１ｂ−２  スレーブ側データ再生回路
ｃｋ  クロック
ｒ１〜ｒ４  第１〜第４の条件信号
ＤＩＯ、ＯＷ  端子
【図１】
2016203529.tif 000003
【図２】
2016203529.tif 000004
【図３】
2016203529.tif 000005
【図４】
2016203529.tif 000006
【図５】
2016203529.tif 000007
【図６】
2016203529.tif 000008
【図７】
2016203529.tif 000009
【図８】
2016203529.tif 000010
【図９】
2016203529.tif 000011
【図１０】
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【図１１】
2016203529.tif 000013
【図１２】
2016203529.tif 000014
【図１３】
2016203529.tif 000015
【図１４】
2016203529.tif 000016
【図１５】
2016203529.tif 000017
【図１６】
2016203529.tif 000018
【図１７】
2016203529.tif 000019
【図１８】
2016203529.tif 000020
【図１９】
2016203529.tif 000021
【図２０】
2016203529.tif 000022
【図２１】
2016203529.tif 000023
【図２２】
2016203529.tif 000024
【図２３】
2016203529.tif 000025
【図２４】
2016203529.tif 000026
【手続補正書】
【提出日】平成29年1月12日(2017.1.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
図１８はセンサ装置の構成例を示す図である。センサ装置３０は、スレーブ側インタフェース回路３１、制御回路３２、補助メモリ３３、主メモリ３４、調整回路３５、センサ素子３６、増幅回路３７および異常検出部３８を備える。また、端子としては、装置電源のＶｃｃおよびＧＮＤの端子の他に、端子ＯＷ、端子Ｖｏｕｔ、端子ＥＶおよび端子ＣＧを備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
スレーブ側インタフェース回路３１は、上述のスレーブ側データ通信装置１０ｓに該当し、端子ＯＷに接続される通信ラインＬ１を介して、マスタ側装置と通信する。制御回路３２は、図１０〜図１３で上述したスレーブ側制御回路に該当する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正の内容】
【０１６３】
センサ素子３６は、検知した物理量に応じた電気信号を生成する。増幅回路３７は、センサ素子３６から出力された電気信号を増幅して端子Ｖｏｕｔを通じて外部へ出力する。異常検出部３８は、センサ装置３０で生じた異常を検出して、アラーム信号をスレーブ側インタフェース回路３１に送信する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
ここで、補助メモリ３３では、端子ＯＷから送信された仮のトリミングデータを、スレーブ側インタフェース回路３１と制御回路３２を通じて受信して記憶する。調整回路３５は、補助メモリ３３に記憶された仮のトリミングデータを用いて、センサ素子３６の出力特性の調整、または増幅回路３７のオフセット、ゲイン等の調整を行う。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１７４
【補正方法】変更
【補正の内容】
【０１７４】
〔Ｓ２０〕センサ装置３０が電源オンする。
〔Ｓ２１〕電源投入後、制御回路３２のリセット動作により、センサ装置３０は、初期化状態（Ｉｎｉｔ）に遷移する。初期化状態（Ｉｎｉｔ）は、スレーブ側インタフェース回路３１を通じてのデータ入力待ち状態である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１８５
【補正方法】変更
【補正の内容】
【０１８５】
クロック信号ＣＫは、スレーブ側インタフェース回路３１の上述の端子ＩＣＣＬＫから出力されるクロックである。モード設定信号ＭＯＤＥ［２：０］は、３ビットコマンドレジスタの値である。モード設定信号ＭＯＤＥ［２：０］の最初のデータ（図２３において、左端に示されているデータ）００１ｂは、モード設定信号ＭＯＤＥ［２：０］の初期値であり、クロック信号ＣＫが入力される毎に左へシフトされて、最小ビットには端子ＯＷから入力されたデータ（“？”で示される０または１のデータ）がシフトインされる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】変更
【補正の内容】
【０２０２】
このような要望に対して、本発明のセンサ装置３０では、インタフェース部分にスレーブ側データ通信装置１０ｓの機能を有するスレーブ側インタフェース回路３１と、制御回路３２とを設けることで、端子数の削減を図っている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
ここで、センサ装置３０のスレーブ側インタフェース回路３１および制御回路３２は、図２４に示す半導体物理量センサ装置内の動作選択回路に対応している。
そして、センサ装置３０では、図２４に示す半導体物理量センサ装置の端子ＤＳ、ＣＬＫによるデータとクロックに対して、データとクロックを合成することで、１本の端子ＯＷで制御可能としている。また、図２４に示す半導体物理量センサ装置の端子Ｅのイネーブル信号については、制御回路３２内で生成することにしている。
【手続補正９】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記接続遮断回路は、インバータと、トランジスタとを含み、前記インバータの入力端は、前記第１のトランジスタのゲートに接続し、前記インバータの出力端は、前記トランジスタのゲートに接続し、前記トランジスタのソースは、前記マスタ側抵抗の一端と、前記第２のトランジスタのドレインと接続し、前記トランジスタのドレインは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに前記トランジスタがオフして、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
【手続補正１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記接続遮断回路は、ダイオードを含み、前記ダイオードのアノードは、前記マスタ側抵抗の一端と、前記第２のトランジスタのドレインと接続し、前記ダイオードのカソードは、前記通信ラインに接続して、前記第１のトランジスタがオンしたときに、前記ダイオードが逆バイアス状態になって、前記第２、第３のトランジスタと前記通信ラインとの間の電気的接続を遮断することを特徴とする請求項１記載のデータ通信システム。
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
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【国際調査報告】
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