(57)【要約】  液晶パネル（１００）は、一対の基板（１０、３０）、一対の基板間に保持された液晶層（４０）、および、液晶層を囲むように設けられたシール材（４２）とを備え、シール材で囲まれた領域に複数の画素（Ｐ１、Ｐ２）がマトリクス状に形成されており、複数の画素のそれぞれは、一方の基板（１０）に設けられた酸化物半導体ＴＦＴ（５）と、一方の基板に設けられ酸化物半導体ＴＦＴに接続された画素電極（１９）とを有し、酸化物半導体ＴＦＴがオン状態からオフ状態に切り替わるときに、画素電極を用いて液晶層に印加される電圧が、引き込み電圧ΔＶｄの分だけ負の方向にレベルシフトするように構成されており、複数の画素のうちの第１の画素（Ｐ１）における引き込み電圧ΔＶｄ１が、シール材に対して第１の画素よりも遠くに位置する第２の画素（Ｐ２）における引き込み電圧ΔＶｄ２よりも小さい。
2015083639.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板、前記一対の基板間に保持された液晶層、および、前記一対の基板間において前記液晶層を囲むように設けられたシール材とを備え、前記シール材で囲まれた領域に複数の画素がマトリクス状に形成されている液晶パネルであって、
前記複数の画素のそれぞれは、
前記一対の基板のうちの一方の基板に設けられた酸化物半導体ＴＦＴと、
前記一方の基板に設けられ前記酸化物半導体ＴＦＴに接続された画素電極と
を有しており、
前記酸化物半導体ＴＦＴがオン状態からオフ状態に切り替わったときに、前記画素電極を用いて前記液晶層に印加される電圧が、引き込み電圧ΔＶｄの分だけ負の方向にレベルシフトするように構成されており、
前記複数の画素のうちの第１の画素における引き込み電圧ΔＶｄ１が、前記シール材に対して前記第１の画素よりも遠くに位置する第２の画素における引き込み電圧ΔＶｄ２よりも小さい、液晶パネル。
【請求項２】
前記第１の画素に接続された第１のゲート配線と、前記第１の画素に隣接する画素に接続され前記第１のゲート配線と平行に延びる第１の隣接ゲート配線と、
前記第２の画素に接続された第２のゲート配線と、前記第２の画素に隣接する画素に接続され前記第２のゲート配線と平行に延びる第２の隣接ゲート配線と
をさらに有し、
前記第１の画素の画素電極と前記第１の隣接ゲート線との重なり面積は、前記第２の画素の画素電極と前記第２の隣接ゲート線との重なり面積よりも小さい、請求項１に記載の液晶パネル。
【請求項３】
前記第１の画素が有する酸化物半導体ＴＦＴのチャネル幅は、前記第２の画素が有する酸化物半導体ＴＦＴのチャネル幅よりも狭い、請求項１または２に記載の液晶パネル。
【請求項４】
前記第１の画素に設けられた補助容量は、前記第２の画素に設けられた補助容量よりも大きい、請求項１から３のいずれかに記載の液晶パネル。
【請求項５】
前記第１の画素は前記シール材の近傍に位置しており、前記第２の画素は前記シール材で囲まれた領域の中央部に位置している、請求項１から４のいずれかに記載の液晶パネル。
【請求項６】
前記第１の画素と前記第２の画素との間に位置する第３の画素を有し、前記第３の画素における引き込み電圧ΔＶｄ３が、前記第１の画素における引き込み電圧ΔＶｄ１よりも大きく、かつ、前記第２の画素における引き込み電圧ΔＶｄ２よりも小さい、請求項１から５のいずれかに記載の液晶パネル。
【請求項７】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を含む、請求項１から６のいずれかに記載の液晶パネル。
【請求項８】
前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層は結晶質部分を含む、請求項７に記載の液晶パネル。
【請求項９】
請求項１から８のいずれかに記載の液晶パネルにおいて用いられるアクティブマトリクス基板であって、前記酸化物半導体ＴＦＴおよび前記画素電極が設けられた前記一方の基板であるアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体ＴＦＴを備える液晶パネルおよびアクティブマトリクス基板に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられていた。【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜を用いてＴＦＴの活性層が形成された液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。【０００４】
酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製できる高性能なアクティブ素子として、表示装置への利用が進められている。【０００５】
また、酸化物半導体の移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても、同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いれば、画素内でのＴＦＴの占有面積率を低下させ、画素開口率を向上させることができる。これによって、バックライトの光量を抑えても明るい表示を行うことが可能になり、低消費電力を実現できる。【０００６】
例えば、スマートフォンなどに用いられる小型・高精細の表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素の開口率を高くすることが容易ではない。そこで、酸化物半導体ＴＦＴを用いて画素開口率を向上させれば、小型の表示装置においても、消費電力を抑えながら高精細な画像表示を行うことができる。【０００７】
また、酸化物半導体ＴＦＴのオフリーク特性は優れており、ＴＦＴオフ期間中にも画素電圧が略一定に保たれる。このため、画像の書き換え頻度を低下させて表示を行う動作モードを利用することもできる。例えば、静止画を表示するときに、１秒に１回の頻度（１Ｈｚ）で画像データを書き換えるように動作させることができる。このような駆動方式は、休止駆動方式または低周波駆動方式などと呼ばれており、表示装置の消費電力を大幅に削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１３４４７５号公報
【特許文献２】特開平１０−２０６８２３号公報
【特許文献３】特開２００７−１２１４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
液晶パネルを直流駆動すると液晶材料の劣化が生じ、焼き付きなどの表示不良が発生することが知られている。このため、液晶表示装置は、通常、交流駆動されており、より具体的には、液晶層に印加する電圧の極性を１フレーム毎に反転させる「フレーム反転方式」によって駆動される。【００１０】
交流駆動の場合、画素電極には、対向電極に印加される対向電圧（対向電極電位）Ｖｃｏｍに対して正となるプラス電圧と、対向電圧Ｖｃｏｍに対して負となるマイナス電圧とが交互に印加される。このとき、対向電圧Ｖｃｏｍが、プラス電圧とマイナス電圧との中央レベルになるように適切に設定されていないと、同じ絶対値の信号を印加するときにも、正極性側の表示と負極性側の表示とで輝度に違いが生じることになる。フレーム単位で生じる輝度の変化は、表示画像のちらつき、すなわち、フリッカとして視認され得る。【００１１】
また、低周波数（例えば１０Ｈｚ）での明滅の繰り返しが、高周波数の場合に比べて人間の目に煩わしく感じられやすいことが知られている。このため、酸化物半導体ＴＦＴを用いて低周波駆動を行う場合には、従来の６０Ｈｚ駆動では視認されにくかったようなフレーム毎の輝度変化であっても、フリッカとして視認されやすくなる。したがって、酸化物半導体ＴＦＴを用いる液晶表示装置において、フリッカの発生をより効果的に抑えることが求められている。【００１２】
フリッカを防ぐためには対向電圧Ｖｃｏｍを適切に設定することが必要である。適切な対向電圧Ｖｃｏｍは引き込み電圧ΔＶｄを考慮して決定される。ここで、引き込み電圧ΔＶｄとは、ＴＦＴがオンからオフに切り替わった直後に発生する画素電圧のシフトであり、フィードスルー電圧または突き抜け電圧などとも呼ばれる。【００１３】
図１０に、交流駆動を行う場合の画素電圧の変化を示す。図１０からわかるように、あるフレーム（第Ｎフレーム）の水平走査期間Ｈにプラス電圧が印加された後、ＴＦＴがオフ状態になったときに、引き込み電圧ΔＶｄの分だけ画素電圧Ｖｄが負の側にシフトする。また、次の第Ｎ＋１フレームで同じ大きさのマイナス電圧を印加したときにも、プラス電圧を印加したときと同様に、画素電圧Ｖｄは引き込み電圧ΔＶｄの分だけ負の側にシフトする。【００１４】
このように、ソース電圧の極性にかかわらず、引き込み電圧ΔＶｄは画素電圧Ｖｄを負の側にシフトさせる。したがって、対向電圧Ｖｃｏｍを映像信号の中心レベルＳ１に設定せずに、そこから引き込み電圧ΔＶｄに応じた分だけ負の側にずらすように設定することによって、正極性と負極性とでの液晶層への実際の印加電圧の対称性を補償することができる。これによって、フレーム単位での輝度変化の発生を抑制することができる。【００１５】
引き込み電圧ΔＶｄは、例えば、次の式によって表すことができる。
ΔＶｄ＝Ｃｇｄ・（Ｖｇｈ−Ｖｇｌ）／（Ｃｌｃ＋Ｃｃｓ＋Ｃｇｄ＋α）【００１６】
上記の式において（Ｖｇｈ−Ｖｇｌ）は、ＴＦＴオン時の走査電圧（Ｖｇｈ）とＴＦＴオフ時の走査電圧（Ｖｇｌ）との差（ゲート電圧振幅）である。また、Ｃｌｃは液晶容量、Ｃｃｓは補助容量、Ｃｇｄはゲート・ドレイン間の寄生容量であり、αはその他の寄生容量（他の画素のＣｇｄを含む）である。【００１７】
なお、上記の式において、ゲート・ドレイン寄生容量Ｃｇｄは、信号線（データ線）に接続されている側をＴＦＴのソースとし、画素電極に接続されている側をＴＦＴのドレインとした場合におけるゲート・ドレイン間の寄生容量を意味している。ただし、一般に、ＴＦＴのソースとドレインとは反対に称されることがあり、信号線に接続されている側をドレインと呼び、画素電極に接続されている側をソースと呼ぶことがある。この場合、上記の式におけるゲート・ドレイン寄生容量Ｃｇｄは、ゲート・ソース寄生容量Ｃｇｓに対応する。【００１８】
上記の式から明らかなように、引き込み電圧ΔＶｄの大きさは、画素電極に接続されたゲート・ドレイン寄生容量Ｃｇｄに大きく左右される。このため、最適な対向電圧Ｖｃｏｍの値も、ゲート・ドレイン寄生容量Ｃｇｄに応じて変化することになる。【００１９】
一方で、ゲートドライバからの距離に応じて、ＴＦＴのチャネル幅Ｗやチャネル長Ｌを異ならせる技術が知られている（例えば、特許文献２）。ゲートドライバから遠い位置にある画素に設けられたＴＦＴのチャネル幅Ｗを増加させれば、走査信号の遅延による表示タイミングの遅れを緩和することができる。【００２０】
しかし、ＴＦＴのチャネル幅Ｗが異なると、ゲート電極とドレイン電極との重なり面積すなわち、ゲート・ドレイン間の寄生容量Ｃｇｄの大きさも異なるものとなる。この場合、画素の位置（ゲートドライバからの距離）によって引き込み電圧ΔＶｄが異なるので、例えば、ゲートドライバから遠い画素に適合するように設定された対向電圧Ｖｃｏｍは、ゲートドライバに近い画素にとっての最適値ではなくなることがある。【００２１】
この問題に対して、特許文献３には、ゲートドライバからの距離が遠いＴＦＴの寄生容量Ｃｇｄを大きくするように構成された液晶表示装置において、走査電圧Ｖｇｈの大きさを調整する技術が記載されている。特許文献３に記載の方法によれば、ゲートドライバからの距離に関わらず、表示領域全体でのフリッカの発生を防止することができるとされている。【００２２】
しかしながら、本発明者の検討により、酸化物半導体ＴＦＴを用いた場合において、長時間の駆動を行うと、従来の方法ではフリッカの発生を十分には抑制しきれず、特に、パネル周辺部においてフリッカが生じ易いことがわかった。【００２３】
本発明は上記課題を解決するために為されたものであり、酸化物半導体ＴＦＴを用いた液晶パネルにおいて表示領域の全体でフリッカの発生を抑制することを目的とする。
【課題を解決するための手段】
【００２４】
本発明の実施形態による液晶パネルは、一対の基板、前記一対の基板間に保持された液晶層、および、前記一対の基板間において前記液晶層を囲むように設けられたシール材とを備え、前記シール材で囲まれた領域に複数の画素がマトリクス状に形成されている液晶パネルであって、前記複数の画素のそれぞれは、前記一対の基板のうちの一方の基板に設けられた酸化物半導体ＴＦＴと、前記一方の基板に設けられ前記酸化物半導体ＴＦＴに接続された画素電極とを有しており、前記酸化物半導体ＴＦＴがオン状態からオフ状態に切り替わったときに、前記画素電極を用いて前記液晶層に印加される電圧が、引き込み電圧ΔＶｄの分だけ負の方向にレベルシフトするように構成されており、前記複数の画素のうちの第１の画素における引き込み電圧ΔＶｄ１が、前記シール材に対して前記第１の画素よりも遠くに位置する第２の画素における引き込み電圧ΔＶｄ２よりも小さい。【００２５】
ある実施形態において、前記第１の画素に接続された第１のゲート配線と、前記第１の画素に隣接する画素に接続され前記第１のゲート配線と平行に延びる第１の隣接ゲート配線と、前記第２の画素に接続された第２のゲート配線と、前記第２の画素に隣接する画素に接続され前記第２のゲート配線と平行に延びる第２の隣接ゲート配線とをさらに有し、前記第１の画素の画素電極と前記第１の隣接ゲート線との重なり面積は、前記第２の画素の画素電極と前記第２の隣接ゲート線との重なり面積よりも小さい。【００２６】
ある実施形態において、前記第１の画素が有する酸化物半導体ＴＦＴのチャネル幅は、前記第２の画素が有する酸化物半導体ＴＦＴのチャネル幅よりも狭い。【００２７】
ある実施形態において、前記第１の画素に設けられた補助容量は、前記第２の画素に設けられた補助容量よりも大きい。【００２８】
ある実施形態において、前記第１の画素は前記シール材の近傍に位置しており、前記第２の画素は前記シール材で囲まれた領域の中央部に位置している。【００２９】
ある実施形態において、前記第１の画素と前記第２の画素との間に位置する第３の画素を有し、前記第３の画素における引き込み電圧ΔＶｄ３が、前記第１の画素における引き込み電圧ΔＶｄ１よりも大きく、かつ、前記第２の画素における引き込み電圧ΔＶｄ２よりも小さい。【００３０】
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を含む。【００３１】
ある実施形態において、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層は結晶質部分を含む。【００３２】
本発明の実施形態によるアクティブマトリクス基板は、上記の液晶パネルにおいても散られる前記酸化物半導体ＴＦＴおよび前記画素電極が設けられた前記一方の基板である。
【発明の効果】
【００３３】
本発明の実施形態による液晶パネルによれば、酸化物半導体ＴＦＴを用いて長時間動作させた場合にも、表示領域全体でフリッカの発生を抑制することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態による液晶パネルを示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ−ｘ’線に沿った断面図である。
【図２】エージング試験における最適対向電圧の変化を示す図である。
【図３】動作時間に対する最適対向電圧の変化を示す図である。
【図４】画素の位置に応じて異なる最適対向電圧を示す図である。
【図５】実施形態１による液晶パネルが備えるＴＦＴ基板の１画素に対応する領域を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図６】実施形態２による液晶パネルが備えるＴＦＴ基板の１画素に対応する領域を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図７】実施形態３による液晶パネルが備えるＴＦＴ基板の１画素に対応する領域を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図８】本発明の実施形態に係る液晶パネルが備えるＴＦＴ基板の製造方法を示す工程断面図であり、（ａ）〜（ｄ）はそれぞれ別の工程を示す。
【図９】図８（ａ）〜（ｄ）に示すＴＦＴ基板の製造方法の続きを示す工程断面図であり、（ａ）〜（ｄ）はそれぞれ別の工程を示す。
【図１０】フレーム反転駆動を行う場合における画素電圧の推移を示す図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照しながら、本発明の実施形態による液晶パネルを説明する。以下には、縦電界モードで動作する液晶パネル（例えば、ＶＡ（Vertical Alignment）モード、ＴＮ（Twisted Nematic）モードなど）を説明するが、本発明はこれに限られず、ＦＦＳ(Fringe Field Switching)モードなどの横電界モードの液晶パネルであってもよい。
【００３６】
図１（ａ）および（ｂ）は、本発明の実施形態による液晶パネル１００を示す平面図および断面図（ｘ−ｘ’線断面図）である。液晶パネル１００は、ＴＦＴ基板１０と対向基板３０との間に液晶層４０が保持された構成を有する。液晶層４０は、その周囲に設けられたシール材４２によって、ＴＦＴ基板１０と対向基板３０との間に封止されている。
【００３７】
シール材４２で囲まれた領域は、表示に用いられる表示領域（アクティブエリア）ＲＡであり、表示領域ＲＡにおいて複数の画素Ｐ１、Ｐ２がマトリクス状に設けられている。また、表示領域ＲＡの外側には、画素が配置されない非表示領域ＲＦ（額縁領域ＲＦと呼ぶことがある）が設けられている。額縁領域ＲＦには、例えば、端子やモノリシックドライバなどが設けられる。図示する液晶パネル１００では、下辺の額縁領域ＲＦに端子領域が設けられている。
【００３８】
この構成において、シール材４２の近傍に設けられた画素（周辺画素または第１の画素という場合がある）Ｐ１では、酸化物半導体ＴＦＴの閾値電圧Ｖｔｈがシフトしやすい。これは、シール材４２を介して液晶層４０へ水分や不純物が混入するためであると考えられる。一方で、表示領域ＲＡの中央部に設けられた画素（中央画素または第２の画素という場合がある）Ｐ２では、酸化物半導体ＴＦＴの閾値電圧Ｖｔｈが周辺画素Ｐ１に比べて変動しにくい。
【００３９】
閾値電圧Ｖｔｈの変動は、例えば、酸化物半導体ＴＦＴをアニールする工程において生じる。また、閾値電圧Ｖｔｈは、エージングや長期間の動作を行うときにも変動する。この場合、経過時間が長くなるにつれて、周辺画素Ｐ１と中央画素Ｐ２とで閾値電圧Ｖｔｈのシフト量の差が拡大する。このようにして、酸化物半導体ＴＦＴの特性が周辺画素Ｐ１と中央画素Ｐ２とで異なるものとなると、長時間の駆動後には、最適対向電圧の値も周辺画素Ｐ１と中央画素Ｐ２とで大きくずれることになる。
【００４０】
図２は、温度６０℃および湿度９５％の条件下で液晶パネルを５５０時間動作させるエージング試験を行ったときの最適対向電圧の経時変化を示す図である。図２からわかるように、パネル中央部の画素Ｐ２において、最適対向電圧の経時変化は比較的小さい。一方で、パネル周辺部の画素Ｐ１において、最適対向電圧の経時変化は比較的大きい。このため、長時間経過後には、パネル中央部の画素Ｐ２に比べて、パネル周辺部の画素Ｐ１に適用されるべき対向電圧はより低いものとなる。
【００４１】
そこで、本発明者らは、周辺画素Ｐ１の構造を、中央画素Ｐ２の構造と異なるものとすることによって、周辺画素Ｐ１において初期状態での最適対向電圧を予め高く設定しておくことを考えた。より具体的には、周辺画素Ｐ１での引き込み電圧ΔＶｄ１が、中央画素Ｐ２での引き込み電圧ΔＶｄ２よりも小さくなるように画素を構成することによって、初期状態における周辺画素Ｐ１での最適対向電圧が中央画素Ｐ２の最適対向電圧よりも高い状態としておく。これにより、長時間駆動が行われ、周辺画素Ｐ１で最適対向電圧がマイナス側に比較的大きくシフトしたときにも、表示領域全体においてフリッカの発生を抑制することができることがわかった。
【００４２】
図３は、本実施形態および比較例の液晶パネルにおける、動作時間に対する最適対向電圧の変化を示す。本実施形態では、初期状態における周辺画素Ｐ１での最適対向電圧を中央画素Ｐ２での最適対向電圧よりも高く設定している。一方、破線で示す比較例では、初期状態での最適対向電圧が周辺画素と中央画素とで同じに設定されている。
【００４３】
図３からわかるように、初期状態において、周辺画素Ｐ１では、ΔＶｂだけ中央画素Ｐ２の最適対向電圧よりも予め高くなるように画素が構成されている。このため、長時間動作後にも、実際に印加される対向電圧Ｖｃｏｍ（典型的には、中央画素Ｐ２の最適対向電圧と同じになるように設定される）との差が、図に示すΔＶｃの大きさで済む。これは、比較例のように、初期状態での最適対向電圧を周辺画素と中央画素とで同じに設定した場合において長時間動作後に生じる最適対向電圧のズレΔＶａと比較して十分に小さい。なお、上記の最適対向電圧のズレ量ΔＶｂ、ΔＶｃ、ΔＶａは、ΔＶａ＝ΔＶｂ＋ΔＶｃの関係式を満たす。
【００４４】
このようにして、初期状態では周辺画素Ｐ１で最適対向電圧を敢えて高めに設定する（すなわち、中央画素Ｐ２を基準に設定される実際の対向電圧Ｖｃｏｍは、周辺画素Ｐ１では最適値よりも低いものとなる）ことによって、長時間の動作（例えば、５０００時間〜１万時間）において、フリッカの発生を表示領域全体で抑制することができる。
【００４５】
ただし、初期状態における周辺画素Ｐ１でのフリッカの発生を抑制するために、上記の最適対向電圧のズレ量ΔＶｂは、大きくなりすぎないように適切に設定されることが好ましい。ズレ量ΔＶｂは、周辺画素Ｐ１における酸化物ＴＦＴの特性変化の程度などに応じて適宜設定されてよいが、例えば、約１００ｍＶ以下に設定される。ズレ量ΔＶｂが比較的小さい場合、フレーム毎の僅かな輝度変化がフリッカとして視認されることはなく、液晶パネルの周辺領域において初期状態から良好な表示品位が実現される。
【００４６】
図４は、長時間動作において周辺部フリッカを抑制できる、初期状態での最適対向電圧を示している。図４からわかるように、周辺部（外周部）では、最適な対向電圧が中央部より高く設定されていることが好ましい。上述したように、周辺画素Ｐ１での引き込み電圧ΔＶｄ１を中央画素Ｐ２の引き込み電圧ΔＶｄ２よりも小さくすることによって、最適対向電圧を高く設定することができる。なお、引き込み電圧ΔＶｄ１を小さくする方法としては、例えば、以下の実施形態１〜３においてより詳細に説明するように、ゲート・ドレイン間寄生容量Ｃｇｄを小さくする方法や、補助容量Ｃｓを大きくする方法を採用することができる。
【００４７】
また、図４には、図１のＡ−Ａ線に対応する部分を示しているが、液晶パネル１００の各辺において、外周部と中央部とで図４に示すような最適対向電圧の関係が成り立っている。つまり、液晶パネル１００では、液晶層４０を取り囲むシール材４２からの距離が近い任意の周辺画素Ｐ１において、初期状態での最適対向電圧が比較的高くなるように（すなわち、引き込み電圧ΔＶ１が比較的小さくなるように）画素が構成されている。
【００４８】
以下、より詳細な実施形態を説明する。
【００４９】
（実施形態１）
図５（ａ）および（ｂ）は、実施形態１の液晶パネルが備えるＴＦＴ基板１０Ａの１画素に対応する領域を示す断面図および平面図である。
【００５０】
図５（ａ）および（ｂ）に示すように、ＴＦＴ基板１０Ａは、透明絶縁基板１１上に、水平方向に延びるゲート配線２と、ゲート配線２と交差する方向（典型的には垂直方向）に延びるソース配線４と、ゲート配線２およびソース配線４に接続されたＴＦＴ５とが設けられた構造を有する。
【００５１】
ＴＦＴ５は、ゲート配線２に接続されたゲート電極１２、ゲート電極１２を覆うゲート絶縁層２０、ゲート絶縁層２０を介してゲート電極１２上に設けられた典型的には島状の酸化物半導体層１６、および、酸化物半導体層１６と電気的に接続されるソース電極１４およびドレイン電極１５を含んでいる。ソース電極１４は、ソース配線４に対して接続されている。また、ソース電極１４とドレイン電極１５とは、ゲート電極１２上で離間するように配置されている。この構成において、ゲート電極１２にオン電圧が印加されたときにＴＦＴ５はオン状態となり、酸化物半導体層１６のチャネルを介してソース電極１４とドレイン電極１５とが導通する。
【００５２】
また、ＴＦＴ基板１０Ａには、ＴＦＴ５を覆うようにして、無機絶縁膜から形成されるパッシベーション層２２、有機絶縁膜から形成される平坦化層２４が設けられている。さらに、平坦化層２４の上には、ＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）などから形成される透明ＣＳ電極１８、無機絶縁膜から形成される透明絶縁層２６、ＩＴＯやＩＺＯから形成される画素電極１９が設けられている。
【００５３】
画素電極１９は、パッシベーション層２２、平坦化層２４および透明絶縁層２６を貫通するコンタクトホールを通って、ＴＦＴ５のドレイン電極１５に電気的に接続されている。また、透明ＣＳ電極１８は、画素電極１９と電気的に絶縁されており、例えば、対向基板３０（図１参照）に設けられた対向電極（図示せず）に印加される対向電圧と同じ電圧が印加されるように構成されている。この構成において、画素電極１９、透明ＣＳ電極１８、および、これらの間に介在される透明絶縁層２６によって補助容量Ｃｓが形成されている。ＴＦＴオン時において補助容量Ｃｓには電荷が蓄えられ、ＴＦＴオフ時の画素電極の電位を維持するために利用される。
【００５４】
なお、ＦＦＳモードの液晶パネルの場合、画素電極１９に複数の細長電極部分やスリットを設けるとともに、透明ＣＳ電極１８を対向電極として用いて、画素電極１９との間に、横電界または斜め電界を発生させても良い。この場合、対向基板３０に対向電極を設ける必要はない。
【００５５】
ここで、図１に示す、シール材４２の近傍に位置する周辺画素Ｐ１と、パネル中央部の中央画素Ｐ２とで構成が異なる部分を説明する。
【００５６】
図５（ｂ）の破線で囲む領域Ｃ１は、画素電極１９と、隣接ゲート配線２’との重なり部分を示している。なお、隣接ゲート配線２’とは、隣接する画素に対して設けられたゲート配線であるが、隣接ゲート配線２’と画素電極１９との重なり面積に応じて、ゲート・ドレイン寄生容量Ｃｇｄの大きさが変化する。
【００５７】
領域Ｃ１において、周辺画素Ｐ１では、画素電極１９と隣接ゲート配線２’との重なり面積が比較的小さくなるように画素が構成されている。また、シール材４２からの距離（または表示領域ＲＡの端からの距離）が遠い画素では、画素電極１９と隣接ゲート配線２’との重なり面積が大きくなるように画素が構成されている。つまり、中央画素Ｐ２では、周辺画素Ｐ１に比べて上記の重なり面積が大きく設定される。
【００５８】
重なり面積の調整は、例えば、画素電極１９の形状を、周辺画素Ｐ１と中央画素Ｐ２とで異なるものとすることによって実現することができる。具体的には、周辺画素Ｐ１において、隣接ゲート配線２’との重なり面積が小さくなるように画素電極１９をより小さく形成すればよい。このような方法によれば、各画素の開口率を異ならせることなくゲート・ドレイン寄生容量を調節することができる。ただし、他の種々の構成を採用しても良く、例えば、パネル周辺部において、ゲート配線２の線幅をパネル中央部におけるよりも細くなるようにしてもよい。
【００５９】
このようにして、画素電極１９と隣接ゲート配線２’との重なり面積を、液晶パネルの額縁領域ＲＦまたはシール材４２（図１参照）から離れるほど大きくすることによって、周辺画素Ｐ１における引き込み電圧ΔＶｄ１を、中央画素Ｐ２における引き込み電圧ΔＶｄ２よりも小さくすることができる。これにより、初期状態において、周辺画素Ｐ１での最適対向電圧が、中央画素Ｐ２での最適対向電圧よりも高くなり、図４に示したような長時間動作後の周辺フリッカを抑制することが可能な状態を実現することができる。
【００６０】
なお、上記には周辺画素Ｐ１と中央画素Ｐ２との２つの画素について説明したが、パネル周辺からパネル中央に向かって引き込み電圧ΔＶｄが段階的に変化するように、各画素のゲート・ドレイン寄生容量が調整されていてよい。この場合、周辺画素Ｐ１と中央画素Ｐ２との間に位置する画素（例えば周辺画素Ｐ１より少しパネル中央側に位置する画素）における引き込み電圧ΔＶｄ３は、周辺画素Ｐ１における引き込み電圧ΔＶｄ１より大きく、中央画素Ｐ２における引き込み電圧ΔＶｄ２より小さくなるように設定される。
【００６１】
（実施形態２）
図６（ａ）および（ｂ）は、実施形態２の液晶パネルが備えるＴＦＴ基板１０Ｂの１画素に対応する領域を示す断面図および平面図である。なお、簡単のため、実施形態１と同様の構成要素については同じ参照符号を付すとともに説明を省略する。
【００６２】
本実施形態のＴＦＴ基板１０Ｂにおいても、周辺画素Ｐ１における引き込み電圧ΔＶｄ１が、中央画素Ｐ２における引き込み電圧ΔＶｄ２よりも小さくなるように画素が構成されている。より具体的には、図６（ｂ）において破線で囲む領域Ｃ２において、周辺画素Ｐ１におけるゲート・ドレイン寄生容量Ｃｇｄが、中央画素Ｐ２におけるゲート・ドレイン寄生容量Ｃｇｄよりも小さくなるように、ＴＦＴ５のチャネル幅（ドレイン電極１５の幅）がパネル周辺部でより細くなるように設計されている。
【００６３】
ＴＦＴ５におけるゲート・ドレイン寄生容量Ｃｇｄは、ドレイン電極１５とゲート電極１２との重なり面積が小さいほど小さくなる。そこで、周辺画素Ｐ１においてドレイン電極１５の幅を中央画素Ｐ２におけるよりも狭く設定することで、ゲート・ドレイン寄生容量Ｃｇｄを小さく、すなわち、引き込み電圧ΔＶｄ１を小さくすることができる。
【００６４】
また、他の構成によって、ゲート電極１２とドレイン電極１５との重なり面積を変化させても良い。例えば、周辺画素Ｐ１においてゲート電極１２の幅をより細く形成することによって上記の重なり面積を減少させ、これによって、中央画素Ｐ２よりも寄生容量Ｃｇｄが小さくなるようにしてもよい。
【００６５】
このようにして、ＴＦＴ５のチャネル幅（またはゲート電極１２とドレイン電極１５との重なり面積）を、液晶パネルの額縁領域ＲＦまたはシール材４２（図１参照）から離れるほど大きくすることによって、パネル周辺部のＴＦＴにおける引き込み電圧ΔＶｄ１をより小さくすることができる。これにより、初期状態において、周辺画素Ｐ１での最適対向電圧が、中央画素Ｐ２での最適対向電圧よりも高くなり、図４に示したような長時間動作後の周辺フリッカを抑制することが可能な状態を実現することができる。
【００６６】
（実施形態３）
図７（ａ）および（ｂ）は、実施形態３の液晶パネルが備えるＴＦＴ基板１０Ｃの１画素に対応する領域を示す断面図および平面図である。なお、簡単のため、実施形態１および２と同様の構成要素については同じ参照符号を付すとともに説明を省略する。
【００６７】
本実施形態のＴＦＴ基板１０Ｃにおいても、周辺画素Ｐ１における引き込み電圧ΔＶｄ１が、中央画素Ｐ２における引き込み電圧ΔＶｄ２よりも小さくなるように画素が構成されている。より具体的には、図７（ａ）において破線で囲む領域Ｃ３において、周辺画素Ｐ１における補助容量Ｃｓが、中央画素Ｐ２における補助容量Ｃｓよりも大きくなるように設定されている。
【００６８】
この構成において、補助容量Ｃｓが比較的大きい周辺画素Ｐ１では、補助容量Ｃｓが比較的小さい中央画素Ｐ２に比べて寄生容量（Ｃｇｄ）の影響を受けにくくなり、その結果、引き込み電圧ΔＶｄ１が小さくなる。これにより、周辺画素Ｐ１での最適対向電圧は、中央画素Ｐ２での最適対向電圧よりも高くなる。
【００６９】
補助容量Ｃｓの大きさは、例えば、画素電極１９と、透明Ｃｓ電極１８との重なり面積を変更することで調整することができる。透明Ｃｓ電極１８は、例えば、複数の画素に共通に表示領域全体を広がるように設けられる。また、透明Ｃｓ電極１８は、各画素のＴＦＴ５、および、画素電極１９とドレイン電極１５とのコンタクト部（コンタクトホール周り）を含む領域に開口を有するように形成される。この場合、周辺画素Ｐ１における開口領域を、中央画素Ｐ２における開口領域よりも小さく形成することによって、透明Ｃｓ電極１８と画素電極１９との重なり部分を増加させ、補助容量Ｃｓを大きくすることができる。
【００７０】
また、周辺画素Ｐ１において、画素電極１９と透明Ｃｓ電極１８との間に介在する透明絶縁層２６の厚さを中央画素Ｐ２に比べて薄くすることによっても、補助容量Ｃｓを比較的大きくすることができる。
【００７１】
このようにして、画素に設けられる補助容量Ｃｓを、液晶パネルの額縁領域ＲＦまたはシール材４２（図１参照）から離れるほど小さくすることによって、パネル外周部に近いＴＦＴ程、引き込み電圧ΔＶｄ１を小さくすることができる。これにより、初期状態において、周辺画素Ｐ１での最適対向電圧が、中央画素Ｐ２での最適対向電圧よりも高くなり、図４に示したような長時間動作後の周辺フリッカを抑制することが可能な状態を実現することができる。
【００７２】
（実施形態４）
以下、図８および図９を参照しながら、実施形態１から３の液晶パネルが備えるアクティブマトリクス基板の製造方法を説明する。
【００７３】
まず、図８（ａ）に示すように、ガラスやプラスチックなどの絶縁性の透明基板１１上に、ゲート電極１２やゲート配線２（図５など）を形成する。この工程は、例えば、スパッタ法によりＴｉとＡｌの積層膜を成膜し、フォトリソ法によってパターニングを行うことによって行うことができる。なお、ゲート電極１２などを形成するための金属膜としては、例えば、下層Ｔｉ、中層Ａｌ、上層Ｔｉの３層膜を用いてもよく、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕなどの単層膜、積層膜、合金膜などを用いても良い。
【００７４】
その後、図８（ｂ）に示すように、ＣＶＤ法によって、酸化シリコン膜あるいは窒化シリコン膜、酸化窒化シリコン膜およびそれらの積層膜などの無機材料からなるゲート絶縁層２０を形成する。
【００７５】
その後、図８（ｃ）に示すように、酸化物半導体層１６を形成する。酸化物半導体層１６は、例えば、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を形成し、フォトリソ工程により、ＴＦＴ５（図８（ｄ））のチャネルとなる場所に島状の半導体層を設けることによって形成することができる。
【００７６】
ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であり、Ｉｎ、ＧａおよびＺｎの割合（組成比）は、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合に設定されている。ただし組成比は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等であってよい。
【００７７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
【００７８】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報（特許文献１）に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【００７９】
また、酸化物半導体層１６は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体などを含んでいてもよい。
【００８０】
その後、図８（ｄ）に示すように、ソース配線（図示せず）、ソース電極１４、ドレイン電極１５等が形成される。より具体的には、Ｔｉ／Ａｌ／Ｔｉ（あるいはＭｏ）からなるソース・ドレイン配線となる金属層をスパッタリングにより成膜し、配線・電極形状にパターニングすることによってソース電極１４、ドレイン電極１５等を形成することができる。これによってボトムゲート型の酸化物半導体ＴＦＴ５が得られる。
【００８１】
なお、実施形態２として説明したように、周辺画素Ｐ１と中央画素Ｐ２とでＴＦＴのチャネル幅を異ならせる場合、ドレイン電極１５を形成する工程において、ドレイン電極１５の幅が周辺画素Ｐ１でより細くなるように適切なマスクを用いてパターニングを行えばよい。
【００８２】
その後、図９（ａ）に示すように、パッシベーション層２２および平坦化層２４が酸化物半導体ＴＦＴ５上に形成される。より具体的には、ＣＶＤ法によって、酸化シリコン膜あるいは窒化シリコン膜、酸化窒化シリコン膜およびそれらの積層膜からなるパッシベーション層２２を形成し、パッシベーション層２２の上に、感光性の樹脂材料を用いて平坦化膜２４を形成する。
【００８３】
その後、図９（ｂ）に示すように、平坦化膜２４の上に透明ＣＳ電極（共通電極）１８を形成する。透明ＣＳ電極１８は、スパッタ法によってＩＴＯ膜またはＩＺＯ膜を成膜し、フォトリソ法によるパターニングを行って形成することができる。
【００８４】
透明ＣＳ電極１８は、典型的には、ＴＦＴ５およびドレイン電極１５の延長部（後にコンタクトホールが設けられる領域）に対応する領域に開口を有するように形成される。透明ＣＳ電極１８は、この開口を除いて複数の画素に共通にパネル全体に広がるように形成されていてもよい。ただし、複数の画素のそれぞれに対して透明ＣＳ電極１８を個別に設けてもよい。
【００８５】
なお、実施形態３として説明したように、周辺画素Ｐ１と中央画素Ｐ２とで補助容量Ｃｓを異ならせる場合、透明ＣＳ電極１８を形成する工程において、周辺画素Ｐ１での上記の開口部がより小さくなるように（すなわち、透明ＣＳ電極１８と画素電極１９との重なり面積が大きくなるように）、適切なマスクを用いてパターニングを行えば良い。
【００８６】
その後、図９（ｃ）に示すように、透明ＣＳ電極１８を覆う透明絶縁膜２６を形成する。透明絶縁膜２６は、ＣＶＤ法により酸化シリコン膜あるいは窒化シリコン膜、酸化窒化シリコン膜およびそれらの積層膜からなる絶縁膜を成膜することによって形成することができる。
【００８７】
その後、図９（ｄ）に示すように、透明絶縁膜２６の上に画素電極１９を形成する。画素電極１９は、ドレイン電極１５のコンタクト部を露出させるコンタクトホールを形成した後に、スパッタ法によりＩＴＯ膜またはＩＺＯ膜、ＺｎＯ膜を成膜し、フォトリソ法によるパターニングを行って形成することができる。
【００８８】
なお、実施形態１として説明したように、周辺画素Ｐ１と中央画素Ｐ２とで画素電極１９と隣接ゲート配線２’との間の寄生容量を異ならせる場合、画素電極１９を形成する工程において、周辺画素Ｐ１での隣接ゲート配線２’との重なり面積がより小さくなるように、適切なマスクを用いてパターニングを行えば良い。
【００８９】
以上、本発明の実施形態について説明したが、種々の改変が可能であることは言うまでもない。例えば、上記には、ゲート電極１２が酸化物半導体層１６の下方に位置するボトムゲート型ＴＦＴの構成を説明したが、ゲート電極１２が酸化物半導体層１６の上方に位置するトップゲート型ＴＦＴの構成としてもよい。また、ソース・ドレイン電極形成工程における酸化物半導体層１６へのエッチングダメージを防止するための保護層が、酸化物半導体層１６上に設けられていても良い。また、上記に説明した実施形態１〜３の構成は、組み合わせて用いられても良いことは言うまでもない。
【産業上の利用可能性】
【００９０】
本発明の実施形態による液晶パネルは、テレビジョン、モニタ、携帯端末用ディスプレイなど種々の表示装置・電子機器に広く利用される。
【符号の説明】
【００９１】
２  ゲート配線
４  ソース配線
５  酸化物半導体ＴＦＴ
１０、１０Ａ、１０Ｂ、１０Ｃ  ＴＦＴ基板
１１  透明基板
１２  ゲート電極
１４  ソース電極
１５  ドレイン電極
１６  酸化物半導体層
１８  透明ＣＳ電極
１９  画素電極
２０  ゲート絶縁層
２２  パッシベーション層
２４  有機絶縁層
２６  透明絶縁層
３０  対向基板
４０  液晶層
４２  シール材
１００  液晶パネル
ＲＦ  非表示領域（額縁領域）
ＲＡ  表示領域（アクティブエリア）
Ｐ１  周辺画素（第１の画素）
Ｐ２  中央画素（第２の画素）
【図１】
2015083639.tif 000003
【図２】
2015083639.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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2015083639.tif 000014
2015083639.tif 000015
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