(57)【要約】  サイリスタスイッチ（１）は、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成される。制御装置（４）は、交流電源（２）から供給される電源電圧の位相を検出する位相検出部（１０）と、静止型開閉器に開指令が与えられた場合において、位相検出部（１０）により検出される電源電圧の位相が目標位相に一致したときに、ゲート信号を遮断するように構成されたゲート信号生成部（２０）とを含む。目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定されたゲート信号の遮断を禁止する位相範囲の外側に設定される。
2016110958.tif 000002
【特許請求の範囲】
【請求項１】
交流電源と負荷との電気的接続および遮断を切替えるための静止型開閉器であって、
前記交流電源と前記負荷との間に接続され、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成されたサイリスタスイッチと、
前記サイリスタスイッチのオンオフを制御するための制御装置とを備え、
前記サイリスタスイッチは、前記制御装置から与えられるゲート信号に応答してオンする一方で、前記ゲート信号が遮断された状態において電流がゼロになるのに応じてオフするように構成され、
前記制御装置は、
前記交流電源から供給される電源電圧の位相を検出する位相検出部と、
前記静止型開閉器に開指令が与えられた場合において、前記位相検出部により検出される前記電源電圧の位相が目標位相に一致したときに、前記ゲート信号を遮断するように構成されたゲート信号生成部とを含み、
前記目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定された前記ゲート信号の遮断を禁止する位相範囲の外側に設定される、静止型開閉器。
【請求項２】
前記制御装置は、前記目標位相を設定する目標位相設定部をさらに含み、
前記目標位相設定部は、前記負荷の力率角に基づいて前記ゲート信号の遮断を禁止する位相範囲を設定するとともに、当該位相範囲の外側に前記目標位相を設定する、請求項１に記載の静止型開閉器。
【請求項３】
前記ゲート信号の遮断を禁止する位相範囲の上限および下限は、前記アームを構成する前記複数のサイリスタのすべてにおいて、導通電流が保持電流以上となるという条件を満たすように設定される、請求項１または２に記載の静止型開閉器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、静止型開閉器に関し、より特定的には、サイリスタスイッチを用いた静止型開閉器に関する。
【背景技術】
【０００２】
交流電源と負荷との電気的接続および遮断を切替えるための切替開閉器として、静止型開閉器の適用が検討されている。静止型開閉器には、一般的に、逆並列接続された一組のサイリスタによって構成されるサイリスタスイッチが用いられる。【０００３】
たとえば特開昭５５−１０３０７３号公報（特許文献１）には、複数のサイリスタを直列接続して成るサイリスタアームを逆並列接続し、この逆並列接続された一組のサイリスタアームを介して負荷に交流電力を供給するように構成されたサイリスタスイッチが開示される。特許文献１では、サイリスタアームにゲート信号を印加すると、複数のサイリスタがオンして負荷電流が流れることにより、負荷に交流電力が供給される。そして、この状態でゲート信号を遮断すると、複数のサイリスタはオフ状態になるため、負荷電流はゼロになり、負荷への電力供給が遮断される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５５−１０３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のサイリスタスイッチでは、サイリスタアームを構成する複数のサイリスタ間の素子特性のばらつきに起因して、ゲート信号を遮断する時点によっては、１つのサイリスタアーム内に、消弧するサイリスタと、点弧したままのサイリスタとが混在して現われることがある。このような場合には、点弧したままのサイリスタに不要なストレスがかかる可能性がある。そのため、ストレスによってサイリスタの劣化が促進され得る。また、ストレスが増大することでサイリスタが素子破壊に至る可能性もある。この結果、サイリスタスイッチの寿命を低下させてしまうという問題がある。【０００６】
この発明は上述のような問題点を解決するためになされたものであって、この発明の目的は、静止型開閉器において、サイリスタスイッチを構成する複数のサイリスタに不要なストレスが印加されるのを抑制することである。
【課題を解決するための手段】
【０００７】
この発明によれば、静止型開閉器は、交流電源と負荷との電気的接続および遮断を切替えるための静止型開閉器である。静止型開閉器は、交流電源と負荷との間に接続され、各々が複数のサイリスタを直列接続してなる１組のアームを逆並列に接続して構成されたサイリスタスイッチと、サイリスタスイッチのオンオフを制御するための制御装置とを備える。サイリスタスイッチは、制御装置から与えられるゲート信号に応答してオンする一方で、ゲート信号が遮断された状態において電流がゼロになるのに応じてオフするように構成される。制御装置は、交流電源から供給される電源電圧の位相を検出する位相検出部と、静止型開閉器に開指令が与えられた場合において、位相検出部により検出される電源電圧の位相が目標位相に一致したときに、ゲート信号を遮断するように構成されたゲート信号生成部とを含む。目標位相は、負荷電流の極性が切り換わるゼロクロス点を含むように設定されたゲート信号の遮断を禁止する位相範囲の外側に設定される。
【発明の効果】
【０００８】
この発明によれば、静止型開閉器において、サイリスタスイッチを構成する複数のサイリスタの消弧タイミングを揃えることができる。これにより、複数のサイリスタに不要なストレスが印加されるのを抑制することができる。この結果、サイリスタスイッチの寿命を長くすることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態に従う静止型開閉器の回路構成図である。
【図２】ゲート信号がオン状態のときのサイリスタスイッチの動作を説明するための波形図である。
【図３】ゲート信号をオフ状態に切り替えたときのサイリスタスイッチの動作の一態様を説明するための波形図である。
【図４】ゲート信号をオフ状態に切り替えたときのサイリスタスイッチの動作の他の態様を説明するための波形図である。
【図５】この発明の実施の形態に従うサイリスタスイッチの開放位相制御の概念を説明するための図である。
【図６】この発明の実施の形態に従うサイリスタスイッチの開放位相制御の概念を説明するための図である。
【図７】この発明の実施の形態に従う静止型開閉器における制御装置の制御構造を示す機能ブロック図である。
【図８】この発明の実施の形態に従うサイリスタスイッチの開放位相制御を説明するタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【００１１】
図１は、この発明の実施の形態に従う静止型開閉器の回路構成図である。
図１を参照して、静止型開閉器は、交流電源２と負荷３との電気的接続および遮断を切り替えるための開閉器であり、サイリスタスイッチ１と、制御装置４とを備える。
【００１２】
サイリスタスイッチ１は、交流電源２と負荷３との間に接続される。図１では、交流電源２の電源電圧をＶとし、サイリスタスイッチ１の端子間電圧をＶｓとし、サイリスタスイッチ１を通って負荷３に供給される電流（負荷電流）をＩとしている。なお、以下の説明では、サイリスタスイッチ１の動作の理解を容易にするために、負荷３を誘導性負荷とする。
【００１３】
サイリスタスイッチ１は、逆並列に接続された１組のサイリスタアームＴＡ１，ＴＡ２を有する。サイリスタアームＴＡ１，ＴＡ２の各々は、直列に接続された複数のサイリスタＴ１〜Ｔｎ（ｎは２以上の整数）によって構成される。各サイリスタＴ１〜Ｔｎは、制御装置４から入力（オン）されるゲート信号Ｇに応答してオンする。そして、オンされた各サイリスタＴ１〜Ｔｎは、ゲート信号Ｇが遮断（オフ）された状態において電流が０になるのに応じてオフする。以下では、サイリスタアームＴＡ１，ＴＡ２を包括的に表記する場合には、単に「サイリスタアームＴＡ」とも称し、サイリスタＴ１〜Ｔｎを包括的に表記する場合には、単に「サイリスタＴ」とも称する。
【００１４】
制御装置４は、サイリスタスイッチ１のオンオフを制御する。制御装置４は、主にＣＰＵ（Central  Processing  Unit）、メモリおよびインターフェイス回路などによって実現される。制御装置４は、上位の制御部（図示せず）から与えられる開閉指令に応答して、サイリスタスイッチ１に与えるゲート信号Ｇを生成する。制御装置４の制御構造については後述する。
【００１５】
図２は、ゲート信号Ｇがオン状態のときのサイリスタスイッチ１の動作を説明するための波形図である。
【００１６】
図２を参照して、電源電圧Ｖに対して負荷電流Ｉは、負荷の力率角φだけ位相が遅れている。負荷電流Ｉの正弦波波形における負の半サイクル期間は、サイリスタスイッチ１のサイリスタアームＴＡ２がオンする。一方、正弦波波形における正の半サイクル期間は、サイリスタアームＴＡ１がオンする。このように、ゲート信号Ｇが与えられている間は、負荷電流Ｉの極性に従って、サイリスタアームＴＡ１およびサイリスタアームＴＡ２の一方が半サイクル期間ごとに交互にオン状態となる。そのため、サイリスタスイッチ１の端子間電圧Ｖｓは略零を示している。
【００１７】
図３は、サイリスタスイッチ１を開放するためにゲート信号Ｇをオフ状態に切り替えたときのサイリスタスイッチ１の動作の一態様を説明するための波形図である。図３は、電源電圧Ｖの正の半サイクルの間、電源電圧Ｖの位相θが０の時点から位相αだけ遅れた時点でゲート信号Ｇをオフした場合における、サイリスタスイッチ１の動作を示している。
【００１８】
図３を参照して、位相αが力率角φよりも小さい場合（０＜α＜φ）には、ゲート信号Ｇをオフした時点では、負荷電流Ｉは負極性であるため、サイリスタアームＴＡ２がオンし続ける。そして、負荷電流Ｉが零点に至ったときに、サイリスタアームＴＡ２がターンオフする。このとき、サイリスタアームＴＡ１にはゲート信号Ｇが与えられていないため、サイリスタアームＴＡ１はターンオンせず、この結果、サイリスタスイッチ１は開放状態となる。サイリスタスイッチ１が開放状態となったタイミングで、サイリスタスイッチ１の端子間には正方向に電源電圧Ｖが印加される。
【００１９】
しかしながら、以下に説明するように、ゲート信号Ｇをオフする位相αによっては、サイリスタスイッチ１のサイリスタＴに不要なストレスがかかる場合がある。
【００２０】
図４は、ゲート信号Ｇをオフ状態に切り替えたときのサイリスタスイッチ１の動作の他の態様を説明するための波形図である。図４は、負荷電流Ｉの極性が切り替わるゼロクロス点でゲート信号Ｇをオフした場合（位相αが力率角φに等しい場合）における、サイリスタスイッチ１の動作を示している。
【００２１】
図４を参照して、負荷電流Ｉのゼロクロス点において、サイリスタアームＴＡ２はターンオフする。一方、ゼロクロス点でゲート信号Ｇがオフされることにより、サイリスタアームＴＡ１はターンオンしない。その結果、サイリスタスイッチ１は開放状態となり、サイリスタスイッチ１の端子間には正方向に電源電圧Ｖが印加される。
【００２２】
ここで、負荷電流Ｉのゼロクロス点の直後にゲート信号Ｇをオフした場合における、サイリスタスイッチ１の動作を考える。
【００２３】
図２に示したように、ゲート信号Ｇをオンしている場合には、負荷電流Ｉのゼロクロス点では、サイリスタアームＴＡ２がターンオフする一方で、サイリスタアームＴＡ１がターンオンする。一方、負荷電流Ｉのゼロクロス点よりも前（図３参照）、または負荷電流Ｉのゼロクロス点（図４参照）においてゲート信号Ｇをオフした場合、すなわち、位相αが力率角φ以下となる場合には、負荷電流Ｉのゼロクロス点においてサイリスタアームＴＡ１はターンオンしない。
【００２４】
しかしながら、負荷電流Ｉのゼロクロス点よりも僅かに遅れてゲート信号Ｇをオフした場合、すなわち、位相αが力率角φよりも僅かに大きい場合（α＝φ＋ε）には、負荷電流Ｉのゼロクロス点においてサイリスタアームＴＡ１がターンオンするため、サイリスタアームＴＡ１に負荷電流Ｉが流れ始めた直後にゲート信号Ｇがオフすることになる。このような場合には、以下に述べる２つの不具合が発生する可能性がある。
【００２５】
第１に、サイリスタアームＴＡ１を構成する複数のサイリスタＴ１〜Ｔｎにおいて、素子特性の差に起因して、負荷電流Ｉのゼロクロス点からゲート信号Ｇが与えられるまでの僅かな期間（φ＜θ＜α）の間に、一部のサイリスタがターンオンする一方で、残りのサイリスタがターンオンせず、オフ状態を維持するという、不揃いの状態が発生する可能性がある。このように、ターンオンのタイミングのばらつきによって、直列接続されるサイリスタＴ１〜Ｔｎに不揃いの状態が発生すると、サイリスタスイッチ１の端子間電圧Ｖｓが、オフ状態となっている一部のサイリスタに対して集中的に印加されることになる。端子間電圧Ｖｓは電源電圧Ｖに等しいため、交流電源２が高圧系統である場合には、電源電圧Ｖによってはオフ状態のサイリスタに過電圧が印加される虞がある。
【００２６】
第２に、サイリスタはゲート信号Ｇを与えてオンさせた後は負荷電流が流れるが、この負荷電流がラッチング電流以上となるサイリスタは、ゲート信号Ｇをオフした後も、次のゼロクロス点までは通弧したままとなる。その一方で、負荷電流がラッチング電流よりも小さいサイリスタは、ゲート信号Ｇをオフした時点で消弧する。ラッチング電流は素子ばらつきに起因するため、ターンオンした一部のサイリスタがゲート信号Ｇをオフしてからターンオフするまでに時間がかかってしまう。この結果、当該一部のサイリスタに発生するスイッチング損失が増加することになり、サイリスタにストレスを与えてしまう。
【００２７】
このように、負荷電流Ｉのゼロクロス点の直後にゲート信号Ｇをオフした場合には、サイリスタアームＴＡを構成するサイリスタＴに不要なストレスを与える可能性がある。このような不具合を防止するための対策として、本実施の形態に従う静止型開閉器では、サイリスタスイッチ１を開放する際に、サイリスタアームＴＡをターンオフする位相αを制御する、サイリスタスイッチ１の開放位相制御を実行する。
【００２８】
以下、本実施の形態に従うサイリスタスイッチの開放位相制御について説明する。
図５および図６は、本実施の形態に従うサイリスタスイッチ１の開放位相制御の概念を説明するための図である。
【００２９】
図５は、負荷３を純抵抗負荷とした場合における電源電圧Ｖおよび負荷電流Ｉの波形を示す図である。図５に示すように、負荷の力率角φ＝０であるため、負荷電流Ｉのゼロクロス点はθ＝０，１８０°，３６０°となっている。
【００３０】
本実施の形態では、負荷電流Ｉのゼロクロス点とその近傍の位相とを含む位相範囲内に、ゲート信号Ｇをオフすることを禁止する位相の範囲を設定する。以下の説明では、当該位相範囲を「ゲートオフ禁止帯」とも称する。図５においては、０≦θ≦β、１８０°−β≦θ≦１８０°＋β、および３６０°−β≦θ≦３６０°からなる位相範囲（図中の領域ＲＧＮ１に相当）がゲートオフ禁止帯に設定されている。
【００３１】
なお、各ゲートオフ禁止帯の上限および下限（図中の位相βに相当）は、サイリスタアームＴＡを構成する複数のサイリスタＴ１〜Ｔｎのすべてにおいて、サイリスタの導通電流が保持電流以上となるという条件を満たすように設定することが好ましい。このようにすれば、ゲートオフ禁止帯の外側の位相ではサイリスタＴ１〜Ｔｎはすべてオン状態となっている。そのため、ゲートオフ禁止帯の外側のいずれの位相でゲート信号Ｇをオフした場合であっても、サイリスタＴ１〜Ｔｎの一部に過電圧が印加されるのを回避することができる。
【００３２】
図６は、負荷３を誘導性負荷とした場合における電源電圧Ｖおよび負荷電流Ｉの波形を示す図である。図６に示すように、負荷電流Ｉのゼロクロス点は、θ＝φ（力率角），１８０°＋φとなっている。
【００３３】
負荷の力率角φが０°〜９０°の範囲である場合には、当該範囲内に負荷電流Ｉのゼロクロス点が現われる。したがって、図６では、一例として、０≦θ≦９０°および１８０°≦θ≦２７０°の位相範囲（図中の領域ＲＧＮ２に相当）がゲートオフ禁止帯に設定されている。なお、各ゲートオフ禁止帯の上限および下限は、図５（力率角φが０の場合）と同様に、サイリスタＴＡを構成するサイリスタＴ１〜Ｔｎのすべてにおいて、サイリスタの導通電流が保持電流以上となるという条件を満たすように設定することが好ましい。
【００３４】
このようにして負荷の力率角φに応じてゲートオフ禁止帯が設定されると、設定されたゲートオフ禁止帯の外側に、ゲート信号Ｇをオフする目標位相（以下、「ゲートオフ位相」とも称する）θＯＦＦが設定される。本実施の形態では、負荷３が純抵抗負荷である場合のゲートオフ禁止帯（図５参照）および負荷３が誘導性負荷である場合のゲートオフ禁止帯（図６参照）のいずれにも含まれない位相を、ゲートオフ位相θＯＦＦに設定する。図５および図６には、ゲートオフ位相θＯＦＦを１２０°，３００°（＝１８０°＋１２０°）に設定する例が示されている。
【００３５】
図７は、本実施の形態に従う静止型開閉器における制御装置４の制御構造を示す機能ブロック図である。
【００３６】
図７を参照して、制御装置４は、位相検出部１０と、ゲート信号生成部２０と、目標位相設定部４０とを含む。
【００３７】
電圧検出器６は、交流電源２の電圧（電源電圧）Ｖを検出する。電圧検出器６によって検出された電源電圧Ｖは、制御装置４内の位相検出部１０に与えられる。位相検出部１０は、電圧検出器６によって検出された電源電圧Ｖの位相θを検出する。
【００３８】
目標位相設定部４０は、外部から入力される負荷の力率角φに基づいてゲートオフ位相θＯＦＦを設定する。具体的には、目標位相設定部４０は、負荷の力率角φに基づいてゲートオフ禁止帯を設定すると、その設定したゲートオフ禁止帯の外側にゲートオフ位相θＯＦＦを設定する（図５および図６参照）。目標位相設定部４０は、設定したゲートオフ位相θＯＦＦをゲート信号生成部２０に出力する。
【００３９】
なお、図７の構成例では、電源電圧Ｖの正負の対称性から、位相検出部１０は、電源電圧Ｖの位相θを、正弦波のゼロクロス点ごとにリセットし、０°〜１８０°の範囲として扱っている。また、負荷３の力率角φが０°〜９０°の範囲である場合を想定して、目標位相設定部４０は、ゲートオフ位相θＯＦＦを１２０°に設定している。
【００４０】
ゲート信号生成部２０は、位相検出部１０によって検出された電源電圧Ｖの位相θと、目標位相設定部４０により設定されたゲートオフ位相θＯＦＦとを比較する。そして、ゲート信号生成部２０は、その比較結果に基づいてゲート信号Ｇを生成する。
【００４１】
具体的には、ゲート信号生成部２０は、比較部２２と、ワンショットパルス発生部２４と、反転（ＮＯＴ）回路２６と、論理積（ＡＮＤ）回路２８と、ＲＳフリップフロップ回路３０，３２，３４とを含む。
【００４２】
比較部２２は、電源電圧Ｖの位相θとゲートオフ位相θＯＦＦ（＝１２０°）とを比較する。位相θがゲートオフ位相θＯＦＦ以上であるとき、比較部２２は、出力信号を活性化レベルの値「１」に設定する。一方、位相θがゲートオフ位相θＯＦＦより小さいときには、比較部２２は出力信号を非活性化レベルの値「０」に設定する。
【００４３】
比較部２２の出力信号は、ワンショットパルス発生部２４に入力される。ワンショットパルス発生部２４は、比較部２２の出力信号の立上りに応答して所定のパルス幅のワンショットのパルス信号を生成する。生成されたパルス信号は、論理積回路２８の一方入力に入力される。
【００４４】
ＲＳフリップフロップ回路３２は、リセット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３２は、上位の制御部（図示せず）からサイリスタスイッチ１の開放指令を受ける。具体的には、ＲＳフリップフロップ回路３２は、セット端子Ｓにサイリスタスイッチ１の閉指令を受け、リセット端子Ｒにサイリスタスイッチ１の開指令を受ける。ＲＳフリップフロップ回路３２は、閉指令が活性化レベルのＨ（論理ハイ）レベルのとき出力端子ＱからＨレベルの信号を出力し、開指令が活性化レベルのＨレベルのとき出力端子ＱからＬ（論理ロー）レベルの信号を出力する。ＲＳフリップフロップ回路３２は、リセット優先型であるため、閉指令および開指令が共にＨレベルのとき出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３２の出力は、反転回路２６に入力されるとともに、ＲＳフリップフロップ回路３４のセット端子Ｓに入力される。
【００４５】
反転回路２６は、ＲＳフリップフロップ回路３２の出力信号を反転させる。反転回路２６の出力は、論理積回路２８の他方入力に入力される。
【００４６】
論理積回路２８は、パルス信号と、反転回路２６の出力信号（ＲＳフリップフロップ回路３２の出力の反転信号）との論理積を演算する。論理積回路２８は、閉指令がＨレベルのときにＬレベルの信号を出力する。一方、開指令がＨレベルのときには、論理積回路２８は、パルス信号がＨレベルとなる期間においてＨレベルの信号を出力する一方で、パルス信号がＬレベルとなる期間においてＬレベルの信号を出力する。なお、論理積回路２８の出力がＨレベルとなる期間は、ワンショットパルス発生部２４から出力されるパルス信号のパルス幅に相当する。
【００４７】
ＲＳフリップフロップ回路３０は、セット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３０は、セット端子Ｓに論理積回路２８の出力を受け、リセット端子ＲにＲＳフリップフロップ回路３２の出力を受ける。ＲＳフリップフロップ回路３０は、論理積回路２８の出力がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。すなわち、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるとき、ＲＳフリップフロップ回路３０は出力端子ＱからＨレベルの信号を出力する。また、ＲＳフリップフロップ回路３０は、ＲＳフリップフロップ回路３２の出力がＨレベルのとき出力端子ＱからＬレベルの信号を出力する。すなわち、閉指令がＨレベルであるとき、ＲＳフリップフロップ回路３０は出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３０は、セット優先型であるため、論理積回路２８の出力およびＲＳフリップフロップ回路３２の出力が共にＨレベルのとき出力端子ＱからＨレベルの信号を出力する。言い換えれば、ＲＳフリップフロップ回路３０は、開指令がＨレベルのとき、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに達した時点を起点とするパルス信号のパルス幅に相当する時間の範囲内において、Ｈレベルの信号を出力する。
【００４８】
ＲＳフリップフロップ回路３４は、リセット優先型のＲＳフリップフロップ回路である。ＲＳフリップフロップ回路３４は、セット端子ＳにＲＳフリップフロップ回路３２の出力を受け、リセット端子ＲにＲＳフリップフロップ回路３０の出力を受ける。ＲＳフリップフロップ回路３４は、ＲＳフリップフロップ回路３２の出力がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。すなわち、ＲＳフリップフロップ回路３２は、閉指令がＨレベルのとき出力端子ＱからＨレベルの信号を出力する。また、ＲＳフリップフロップ回路３０の出力がＨレベルのとき出力端子ＱからＬレベルの信号を出力する。すなわち、ＲＳフリップフロップ回路３４は、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるとき、出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３４は、リセット優先型であるため、ＲＳフリップフロップ回路３２の出力およびＲＳフリップフロップ回路３０の出力が共にＨレベルのとき出力端子ＱからＬレベルの信号を出力する。ＲＳフリップフロップ回路３４の出力は、ゲート信号Ｇとして、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２に与えられる。
【００４９】
以上をまとめると、ゲート信号生成部２０は、閉指令がＨレベルのときにＨレベルのゲート信号Ｇを出力する。一方、ゲート信号生成部２０は、開指令がＨレベルであり、かつ、パルス信号がＨレベルであるときにＬレベルのゲート信号Ｇを出力する。言い換えれば、ゲート信号生成部２０は、開指令がＨレベルのとき、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに達した時点を起点とするパルス信号のパルス幅に相当する時間の範囲内において、Ｌレベルのゲート信号Ｇを出力する。
【００５０】
サイリスタスイッチ１では、Ｈレベルのゲート信号Ｇに応答して、サイリスタアームＴＡ１，ＴＡ２にゲート信号Ｇが入力される一方で、Ｌレベルのゲート信号Ｇに応答してゲート信号Ｇがオフされる。
【００５１】
図８は、本実施の形態に従うサイリスタスイッチ１の開放位相制御を説明するタイミングチャートである。
【００５２】
図８を参照して、時刻ｔ０以降、ゲート信号ＧはＨレベルを示している。これにより、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２の各々にはゲート信号Ｇが与えられる。
【００５３】
制御装置４では、位相検出部１０によって検出される電源電圧Ｖの位相θと、ゲートオフ位相θＯＦＦ（たとえば１２０°）とが比較部２２によって常時比較されている。そして、比較部２２における比較結果に基づいて、電源電圧Ｖの正の半サイクルの間、および負の半サイクルの間の各々において、電源電圧Ｖの位相θがゲートオフ位相θＯＦＦに到達すると、ワンショットパルス発生部２４によって所定のパルス幅Δｔのワンショットのパルス信号が生成される。
【００５４】
ここで、時刻ｔ１にて、上位の制御部から制御装置４に対して、Ｈレベルに活性化された開指令が与えられたものとする。制御装置４において、ゲート信号生成部２０は、Ｈレベルの開指令を受けると、Ｈレベルの開指令とパルス信号とを用いて図７に示した制御処理を実行することにより、ゲート信号Ｇを生成する。これにより、図８に示すように、時刻ｔ１よりも後の時刻ｔ２において、パルス信号の立上りに応答してゲート信号ＧがＨレベルからＬレベルに遷移する。そして、ゲート信号ＧがＬレベルに遷移したことにより、サイリスタスイッチ１のサイリスタアームＴＡ１，ＴＡ２に与えられていたゲート信号Ｇがオフされる。
【００５５】
時刻ｔ２においてゲート信号Ｇがオフされたことにより、サイリスタアームＴＡ１，ＴＡ２のうち、オン状態となっている一方のサイリスタアームは、時刻ｔ２よりも後の負荷電流Ｉのゼロクロス点でターンオフする。一方、オフ状態となっている他方のサイリスタアームは、この負荷電流Ｉのゼロクロス点ではターンオンしない。その結果、サイリスタスイッチ１は開放状態となる。
【００５６】
このように本実施の形態に従う静止型開閉器によれば、負荷電流Ｉのゼロクロス点およびその近傍の位相を含むゲートオフ禁止帯の外側に、ゲートオフ位相θＯＦＦを設定する。これにより、サイリスタスイッチ１の開指令に応答してゲート信号Ｇをオフしたときに、サイリスタアームＴＡを構成するサイリスタＴに不要なストレスが加わるのを抑制することができる。この結果、サイリスタスイッチ１の故障を回避することができるため、静止型開閉器の寿命を長くすることが可能となる。
【００５７】
なお、上記の実施の形態では、制御装置４内に、サイリスタスイッチ１のゲートオフ位相θＯＦＦ（目標位相）を設定するための目標位相設定部４０を設ける構成について例示したが、目標位相設定部４０に代えて、静止型開閉器の外部からゲートオフ位相θＯＦＦの入力を受け付けるための入力部を設ける構成としてもよい。負荷の力率角φは、本発明に従う静止型開閉器が採用されるシステムの運用状況によって一義的に特定される。そのため、当該システムのユーザは、この力率角φに基づいてゲートオフ位相θＯＦＦを設定して制御装置４に入力することが可能である。
【００５８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５９】
１  サイリスタスイッチ、２  交流電源、３  負荷、４  制御装置、１０  位相検出部、２０  ゲート信号生成部、２２  比較部、２４  ワンショットパルス発生部、２６  反転回路、２８  論理積回路、３０，３２，３４  ＲＳフリップフロップ回路、４０  目標位相設定部。
【図１】
2016110958.tif 000003
【図２】
2016110958.tif 000004
【図３】
2016110958.tif 000005
【図４】
2016110958.tif 000006
【図５】
2016110958.tif 000007
【図６】
2016110958.tif 000008
【図７】
2016110958.tif 000009
【図８】
2016110958.tif 000010
【国際調査報告】
2016110958.tif 000011
2016110958.tif 000012
2016110958.tif 000013
2016110958.tif 000014