(57)【要約】  差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有し、伝送帯域の減少を抑えつつ、安定して差動クロックを伝送する。
2016079798.tif 000002
【特許請求の範囲】
【請求項１】
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、
ことを特徴とするクロック伝送回路。
【請求項２】
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする請求項１に記載のクロック伝送回路。
【請求項３】
前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
前記第３ノードは、前記共通インダクタの中間タップとして形成される、
ことを特徴とする請求項２に記載のクロック伝送回路。
【請求項４】
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする請求項２に記載のクロック伝送回路。
【請求項５】
前記負荷容量は、前記第１クロック配線および前記第２クロック配線に寄生する寄生容量を含む、
ことを特徴とする請求項４に記載のクロック伝送回路。
【請求項６】
さらに、
前記第１バッファの出力と、前記第１クロック配線の間に直列に設けられた第１容量素子と、
前記第２バッファの出力と、前記第２クロック配線の間に直列に設けられた第２容量素子と、を有する、
ことを特徴とする請求項１に記載のクロック伝送回路。
【請求項７】
さらに、
前記コモン電圧を生成するコモン電圧生成回路を有する、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
【請求項８】
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
【請求項９】
前記コモン電圧生成回路は、
前記第３バッファの出力配線に一端が接続された第１抵抗素子と、
前記第４バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第３および第４バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする請求項８に記載のクロック伝送回路。
【請求項１０】
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
【請求項１１】
前記コモン電圧生成回路は、
前記第５バッファの出力配線に一端が接続された第１抵抗素子と、
前記第６バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第５および第６バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする請求項１０に記載のクロック伝送回路。
【請求項１２】
前記コモン電圧は、前記差動クロックの中間電位に設定される、
ことを特徴とする請求項１に記載のクロック伝送回路。
【請求項１３】
前記第１バッファ、前記第２バッファおよび前記インダクタ部は、１つの半導体チップの内部に形成されている、
ことを特徴とする請求項１に記載のクロック伝送回路。
【請求項１４】
前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
ことを特徴とする請求項２に記載のクロック伝送回路。
【請求項１５】
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、クロック伝送回路と、
前記クロック伝送回路による前記差動クロックを受け取る内部回路と、を有する、
ことを特徴とする半導体集積回路。
【請求項１６】
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
前記第３ノードは、前記共通インダクタの中間タップとして形成される、
ことを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする請求項１６に記載の半導体集積回路。
【請求項１９】
前記クロック伝送回路は、さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１５乃至請求項１８のいずれか１項に記載の半導体集積回路。
【請求項２０】
前記クロック伝送回路は、さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１５乃至請求項１８のいずれか１項に記載の半導体集積回路。
【請求項２１】
前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
ことを特徴とする請求項１６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、クロック伝送回路および半導体集積回路に関する。
【背景技術】
【０００２】
クロック伝送回路は、半導体集積回路(ＬＳＩ)に用いられるクロックを、クロック発振源からクロックを使用する各回路ブロックまで伝送するためのものであり、通信用ＬＳＩやＣＰＵを始めとしてクロック信号を用いる様々なＬＳＩ等で幅広く利用されている。【０００３】
すなわち、クロック伝送回路は、例えば、クロック発振源からのクロックを、複数のバッファを介して波形を維持し、各回路ブロックまで伝送する。【０００４】
ところで、一般的に、クロック伝送回路によるクロックの伝送は、例えば、ＣＭＯＳインバータまたはＣＭＬ(Current Mode Logic)を適用して行う。ここで、クロックを伝送する配線やＣＭＯＳインバータ(バッファ)には寄生容量(負荷容量)が存在するため、クロックを伝送する場合、その負荷容量を充放電することになり、消費電流が大きくなる。例えば、ＣＭＯＳインバータを適用してクロック伝送を行う場合、消費電流は、負荷容量と周波数に比例することになる。【０００５】
さらに、近年、ＣＰＵの処理速度や通信の高速化に伴って、ＬＳＩにおける内部クロックの周波数は、数ＧＨｚまたはそれ以上に増加している。上述のように、消費電流は、周波数に比例するため、内部クロックの周波数が数ＧＨｚ以上に増加すると、クロック伝送回路による消費電流の増大が問題になって来ている。【０００６】
そこで、クロック伝送を低消費電力で行う手法として、インダクタピーキング(共鳴によるクロック分配：Resonant Clock Distribution)という手法が提案されている。なお、インダクタピーキングは、共振によるクロック伝送とも称される。【０００７】
インダクタピーキングとは、例えば、負荷容量と並列にインダクタを配置して並列共振させることにより、クロック伝送回路のバッファから見たインピーダンスを上げ、小さな負荷容量に見せてクロック伝送を行うという手法である。【０００８】
ところで、従来、インダクタピーキングを利用してクロック伝送を行うものとしては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２５２１８５号公報
【非特許文献】
【００１０】
【非特許文献１】Fukuda et al., "A 12.3mW 12.5Gb/s Complete Transceiver in 65nm CMOS," Solid-State Circuits IEEE International Conference-ISSCC, pp.368-369, February, 2010
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、インダクタピーキングを利用してクロック伝送を行うものが提案されているが、このようなクロック伝送回路では、例えば、コモン電圧(バイアス電圧)を高抵抗バイアスにより印加している。【００１２】
すなわち、コモン電圧を所望の値に設定するには、例えば、高速信号(クロック)を伝送する信号線に対して、オペアンプや抵抗によりバイアスするために、容量性または抵抗性の素子を付けることが行われている。【００１３】
このとき、伝送されるクロックに対して、できるだけ影響を与えないようにするには、高抵抗素子を介してバイアスする手法、すなわち、インピーダンスを高くしてコモン電圧を設定する手法がある。なお、インピーダンスを低くしてコモン電圧を設定すると、例えば、伝送する差動(相補)のクロックに大きな影響を与えることになるため、通常行われない。【００１４】
しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体基板内作成(半導体チップ上に形成)するため、例えば、数ｆＦ〜数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。【００１５】
また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
【課題を解決するための手段】
【００１６】
一実施形態によれば、第１バッファと、第２バッファと、インダクタ部と、を有するクロック伝送回路が提供される。前記第１バッファは、差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する。【００１７】
前記第２バッファは、前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する。前記インダクタ部は、前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加される。
【発明の効果】
【００１８】
開示のクロック伝送回路および半導体集積回路は、伝送帯域の減少を抑えつつ、安定してクロックを伝送することができるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。
【図２】図２は、図１に示すクロック伝送回路の一例を説明するための図である。
【図３】図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。
【図４】図４は、図１に示すクロック伝送回路の他の例を説明するための図である。
【図５】図５は、クロック伝送回路の第１実施例を示すブロック図である。
【図６】図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。
【図７】図７は、クロック伝送回路の第２実施例を示すブロック図である。
【図８】図８は、図７に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。
【図９】図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図である。
【図１０】図１０は、クロック伝送回路の第３実施例を示すブロック図である。
【図１１】図１１は、クロック伝送回路の第４実施例を示すブロック図である。
【図１２】図１２は、クロック伝送回路の第５実施例を示すブロック図である。
【図１３】図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２０】
まず、クロック伝送回路および半導体集積回路の実施例を詳述する前に、図１〜図４を参照してクロック伝送回路および半導体集積回路の例、並びに、その課題を説明する。図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、通信用半導体集積回路(通信用ＬＳＩ)の一例を示すものである。
【００２１】
図１に示されるように、通信用ＬＳＩ１００は、クロック伝送回路１，複数のデータ受信回路(ＲＸ)２１〜２４，複数のデータ送信回路(ＴＸ)３１〜３４およびクロック発生回路(クロック発振源：オシレータOSC)４を含む。
【００２２】
クロック発生回路４は、例えば、ＰＬＬ(Phase Locked Loop)によりクロックＣＬＫを発生してクロック伝送回路１に入力する。クロック伝送回路１は、複数のバッファ(BUF)１０１を含み、これらバッファ１０１を介して、クロックＣＬＫを各データ受信回路２１〜２４および各データ送信回路３１〜３４に伝送する。
【００２３】
データ受信回路２１(２１〜２４)は、それぞれ同様の構成を有し、例えば、バッファ２０１、フリップフロップ(FF)２０２およびスイッチ２０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ２０２およびスイッチ２０３の制御信号として利用される。
【００２４】
そして、データ受信回路２１〜２４は、それぞれ入力データ(受信信号)Ｄi1〜Ｄi4を受け取ってバッファ２０１で増幅し、クロックＣＬＫに基づくフリップフロップ２０２およびスイッチ２０３の同期回路により受信信号Ｄi1〜Ｄi4を再生する。
【００２５】
データ送信回路３１(３１〜３４)は、それぞれ同様の構成を有し、例えば、増幅器３０１、フリップフロップ３０２(FF)およびスイッチ３０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ３０２およびスイッチ３０３の制御信号として利用される。
【００２６】
そして、データ送信回路３１〜３４は、クロックＣＬＫに基づくフリップフロップ３０２およびスイッチ３０３の同期回路により処理した後、増幅器３０１で増幅して出力データ(送信信号)Ｄo1〜Ｄo4を出力する。
【００２７】
このように、クロック伝送回路１は、クロック発生回路４からのクロックＣＬＫを、クロックを使用する各データ受信回路２１〜２４(２０２，２０３)および各データ送信回路３１〜３４(３０２，３０３)に伝送する。
【００２８】
なお、図１は通信用ＬＳＩ１００を概略的に描いたものであり、実際には、クロック伝送回路１からのクロックＣＬＫは、データ受信回路およびデータ送信回路におけるフリップフロップやスイッチだけでなく、様々な回路ブロックに対して伝送される。
【００２９】
図２は、図１に示すクロック伝送回路の一例を説明するための図であり、インダクタピーキングを適用してクロック伝送を行うクロック伝送回路の一例を示すものである。図２において、参照符号１１，１２は配線(クロック配線)を示し、１１１，１１２，１２１，１２２はバッファ(BUF)を示し、１０３はインダクタを示し、そして、Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は寄生容量を示す。
【００３０】
なお、インダクタピーキングとは、前述したように、例えば、負荷容量と並列にインダクタを配置して並列共振させることで、クロック伝送回路のバッファから見たインピーダンスを上げてクロック伝送を行う手法である。
【００３１】
図２に示されるように、クロック伝送回路１は、差動(相補)のクロックＣＬＫ，／ＣＬＫを入力端子ＩＮp，ＩＮmで受け取り、バッファ１１１，１１２、クロック配線１１，１２およびバッファ１２１，１２２を介して出力端子ＯＵＴp，ＯＵＴmから出力する。
【００３２】
ここで、例えば、クロック配線１１と接地(グランド)ＧＮＤの間には、容量(寄生容量)Ｃp11およびＣp12が存在し、クロック配線１２と接地ＧＮＤの間には、容量Ｃp21およびＣp22が存在し、クロック配線１１と１２の間には、容量Ｃp30が存在している。なお、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
【００３３】
インダクタ１０３は、正論理のクロックＣＬＫを伝送するバッファ１１１と１１２の間のクロック配線１１のノードＮ11と、負論理のクロック／ＣＬＫを伝送するバッファ１２１と１２２の間のクロック配線１２のノードＮ21に接続されている。
【００３４】
すなわち、クロック配線１１と１２の間にインダクタ１０３を設けることにより、負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列共振させ、例えば、バッファ１１１，１２１から見た負荷容量の大きさを小さく見せるようになっている。
【００３５】
ここで、クロックＣＬＫの周波数をｆ、負荷容量のキャパシタンス値をＣ、そして、インダクタ１０３のインダクタンスをＬとすると、Ｌの最適値は、次の式で与えられる。
Ｌ＝１／(４π2ｆ2Ｃ)
【００３６】
このような最適値のインダクタンスＬを有するインダクタ１０３をクロック配線１１と１２の間に設けることにより、例えば、前段のバッファ１１１，１２１のサイズを縮小することができ、消費電流を低減することが可能となる。
【００３７】
ところで、例えば、１ＧＨｚよりも低い周波数のクロックを伝送するクロック伝送回路では、クロック伝送回路による消費電流が問題になることは殆どなかった。また、インダクタピーキングを適用したクロック伝送回路において、低い周波数のクロックを伝送する場合、最適なＬの値を有するインダクタ１０３をＬＳＩ(半導体基板：チップ)に形成することは、例えば、占有面積の問題から困難であった。
【００３８】
具体的に、例えば、ｆ＝０．５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝０．１μＨとなるため、チップ内での実現は難しいものであった。しかしながら、動作速度が１０倍になると、ｆ＝５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝１ｎＨとなる。
【００３９】
ここで、Ｌ＝１ｎＨのインダクタ１０３は、例えば、数１００μｍ2で実現可能である。さらに、今後のＣＰＵの処理速度や通信の高速化に伴って、より一層の高速化が見込まれるＬＳＩでは、インダクタピーキングを適用したクロック伝送回路が広く適用され得るものと考えられる。
【００４０】
図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。なお、図３では、図２における負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)は省略されている。
【００４１】
図３と前述した図２の比較から明らかなように、図３に示すクロック伝送回路１は、クロック配線１１と１２の間に直列に設けられた抵抗１５１，１５２、および、コモン電圧Ｖcmを生成するコモン電圧生成回路１４を含む。
【００４２】
抵抗１５１の一端は、クロック配線１１のノードＮ11に接続され、抵抗１５２の一端は、クロック配線１２のノードＮ21に接続され、そして、抵抗１５１および１５２の他端は、ノードＮ300において共通接続されている。そして、コモン電圧生成回路１４からのコモン電圧Ｖcmは、抵抗１５１と１５２の共通接続ノードＮ300に印加されるようになっている。
【００４３】
このように、図３に示すクロック伝送回路は、前述した高抵抗素子(１５１，１５２：例えば、数十ＫΩ〜数百ＫΩ)を介してバイアス(インピーダンスを高くしてコモン電圧を設定)する手法を適用したものに相当する。
【００４４】
しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体チップ上に形成するため、例えば、数ｆＦ〜数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。
【００４５】
また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
【００４６】
図４は、図１に示すクロック伝送回路の他の例を説明するための図である。図４に示されるように、クロック伝送回路１は、例えば、クロック発生回路４からの差動クロックＣＬＫ，／ＣＬＫをバッファ(BUF)１１０でバッファリング(例えば、波形整形および増幅)して各内部回路１a〜１hに伝送する。
【００４７】
ここで、図４の例では、差動クロックＣＬＫ，／ＣＬＫを伝送するクロック配線１１，１２における複数の内部回路１a〜１h(例えば、データ送信回路ＴＸ)に対して、それぞれインダクタ１０３a〜１０３hが設けられるようになっている。なお、内部回路１hは、例えば、データ送信回路のダミー回路としてもよい。
【００４８】
以下、クロック伝送回路および半導体集積回路の実施例を、添付図面を参照して詳述する。図５は、クロック伝送回路の第１実施例を示すブロック図である。図５と前述した図２および図３の比較から明らかなように、第１実施例のクロック伝送回路１は、コモン電圧Ｖcmを、クロック配線１１および１２の間に直列に設けたインダクタ１３１，１３２の接続ノードＮ３に印加する。
【００４９】
すなわち、差動クロックの一方の第１クロックＣＬＫは、入力端子ＩＮpから第１バッファ１１１に入力され、バッファリング(例えば、波形整形および増幅)されて第１クロック配線１１および第３バッファ１１２を介して出力端子ＯＵＴpから出力される。
【００５０】
また、差動クロックの他方の第２クロック／ＣＬＫは、入力端子ＩＮmから第２バッファ１２１に入力され、バッファリングされて第２クロック配線１２および第４バッファ１２２を介して出力端子ＯＵＴmから出力される。
【００５１】
ここで、インダクタ部１３は、第１インダクタ１３１および第２インダクタ１３２を含み、第１インダクタ１３１の一端が第１クロック配線１１の第１ノードＮ１に接続され、第２インダクタ１３２の一端が第２クロック配線１２の第２ノードＮ２に接続される。
【００５２】
第１インダクタ１３１の他端および第２インダクタ１３２の他端は、第３ノードＮ３で共通接続され、この第３ノードＮ３に対して、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmが印加されるようになっている。
【００５３】
なお、第１インダクタ１３１および第２インダクタ１３２は、同じインダクタンスを有している。また、図５において、参照符号Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、寄生容量(負荷容量)を示す。さらに、図２を参照して説明したのと同様に、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
【００５４】
そして、インダクタ１３１，１３２を負荷容量(Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列に配置して並列共振させることで、クロック伝送回路１のバッファ１１１，１２１から見たインピーダンスを上げるインダクタピーキングを利用してクロックを伝送する。
【００５５】
すなわち、第１実施例のクロック伝送回路において、コモン電圧生成回路１４で生成されるバイアス印加用のコモン電圧Ｖcmは、等しいインダクタンスのインダクタ１３１と１３２の共通接続ノードＮ３に印加される。
【００５６】
これにより、ノードＮ３は、差動クロックＣＬＫ，／ＣＬＫの差動中心となり、差動信号が現れることはなく、低インピーダンス回路や大きな寄生容量が付いた状態でも、伝送される差動クロックＣＬＫ，／ＣＬＫに悪影響を与えないようにすることができる。
【００５７】
このように、第１実施例のクロック伝送回路によれば、図３を参照して説明したような高抵抗素子を使用せず、クロック伝送回路の帯域を減少させることなく、ジッタの発生やデューティ比のずれを抑えて安定したクロック伝送を行うことができる。
【００５８】
図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。図６において、参照符号Ｌ１は、例えば、半導体チップ(半導体基板，ダイ)における一層目の導電層(金属層)を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示す。また、参照符号Ｖ１，Ｖ２は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を電気的に接続するビア(コンタクトホール)を示す。
【００５９】
図５および図６に示されるように、第１実施例のクロック伝送回路におけるインダクタ部１３は、２つのインダクタ１３１，１３２を有し、これら第１インダクタ１３１と第２インダクタ１３２は、半導体チップにおいて対称な構造となるように形成されている。
【００６０】
すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２のノードＮ１，Ｎ２に対して差動の信号(クロックＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ３は差動中心となる。そして、この差動中心のノードＮ３に対してコモン電圧Ｖcmによるバイアスが与えられる。
【００６１】
ここで、第１クロック配線１１は、例えば、第１インダクタ１３１における二層目の導電層Ｌ２の端部(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、第２インダクタ１３２における二層目の導電層Ｌ２の端部(第２ノードＮ２)に接続される。
【００６２】
また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、一層目の導電層Ｌ１で形成されたノードＮ３に印加される。なお、図６に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能である。
【００６３】
図７は、クロック伝送回路の第２実施例を示すブロック図であり、図８は、図７に示すクロック伝送回路に適用されるインダクタ(共通インダクタ１３０)の一例を説明するための図である。なお、図７において、図５に示す負荷容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、省略されており、この負荷容量の省略は、後述する図９〜図１３でも同様である。
【００６４】
図８において、参照符号Ｌ１は、例えば、半導体チップにおける一層目の導電層を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示し、そして、Ｌ３は、導電層Ｌ２の上の三層目の導電層を示す。
【００６５】
また、参照符号Ｖ11，Ｖ12，Ｖ21，Ｖ22は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を接続するビアを示し、Ｖ30は、一層目の導電層Ｌ１と三層目の導電層Ｌ３を接続するビアを示す。
【００６６】
図７および図８と前述した図５および図６の比較から明らかなように、第２実施例のクロック伝送回路１において、インダクタ部１３は、中間タップ(センタータップ：第３ノード)Ｎ30を有する１つのインダクタ(共通インダクタ)１３０とされている。
【００６７】
すなわち、共通インダクタ１３０において、図５の第１インダクタ１３１は、第１クロック配線１１の第１ノードＮ１と中間タップＮ30の間に対応し、図５の第２インダクタ１３２は、第２クロック配線１２の第２ノードＮ２と中間タップＮ30の間に対応する。
【００６８】
従って、図８に示す共通インダクタ１３０において、第１ノードＮ１から中間タップＮ30までに相当するインダクタと、第２ノードＮ２から中間タップＮ30までに相当するインダクタは、同じインダクタンスを有するようになっている。
【００６９】
なお、図８と前述した図６の比較から明らかなように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０で形成した方が、２つのインダクタ１３１，１３２を形成するよりも、占有面積を低減させることができる。
【００７０】
図７および図８に示されるように、第２実施例のクロック伝送回路におけるインダクタ部１３は、１つの共通インダクタ１３０を有し、前述した第１および第２インダクタ１３１，１３２に対応する部分は、半導体チップにおいて対称な構造とされている。
【００７１】
すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２に対応する部分のノードＮ１，Ｎ２に対して差動の信号(ＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ30は差動中心となる。そして、この差動中心のノードＮ30に対してコモン電圧Ｖcmによるバイアスが与えられる。
【００７２】
ここで、第１クロック配線１１は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の一端(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の他端(第２ノードＮ２)に接続される。
【００７３】
また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、三層目の導電層Ｌ３で形成されたノードＮ30に印加される。なお、図８に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能なのはもちろんである。
【００７４】
さらに、上述した図５および図７では、インダクタ部１３は、差動クロックＣＬＫ，／ＣＬＫが伝送される２段のバッファ１１１，１２１と１１２，１２２間に設けられているが、例えば、前述した図４のように、複数個所に設けることも可能である。例えば、図４におけるインダクタ１０３a〜１０３hとして、それぞれコモン電圧Ｖcmが印加されるインダクタ部１３を適用することができる。
【００７５】
以下に説明する図９〜図１３では、上述した第２実施例のように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０として描いているが、第１実施例のように、２つのインダクタ１３１，１３２とすることもできるのはいうまでもない。
【００７６】
図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図であり、コモン電圧生成回路１４の３つの例１４a，１４b，１４cを示すものである。
【００７７】
すなわち、コモン電圧生成回路１４aは、例えば、高電位電源線Ｖddと低電位電源線(接地線)ＧＮＤに対して直列に抵抗１４１，１４２を接続し、その抵抗分割により分圧した電圧をコモン電圧Ｖcmとして生成するものである。
【００７８】
また、コモン電圧生成回路１４bは、例えば、ＶddとＧＮＤの間に電流源１４３および抵抗１４２を直列に接続し、抵抗１４２を流れる電流によりコモン電圧Ｖcmを生成するものである。
【００７９】
さらに、コモン電圧生成回路１４cは、例えば、ＶddとＧＮＤの間に電流源１４３およびゲート／ソースを接続したトランジスタ(ｎＭＯＳトランジスタ)１４４を直列に接続し、トランジスタ１４４による電圧をコモン電圧Ｖcmとして生成するものである。なお、それぞれのコモン電圧生成回路１４a〜１４cにより生成するコモン電圧Ｖcmは、例えば、差動クロックＣＬＫ，／ＣＬＫの中間電位(コモン電位)に設定される。
【００８０】
図１０は、クロック伝送回路の第３実施例を示すブロック図であり、コモン電圧生成回路１４が、後段のバッファ(１１２，１２２)の出力をフィードバックしてコモンモード電圧Ｖcmを生成するようになっている。
【００８１】
図１０に示されるように、コモン電圧生成回路１４は、演算増幅器(オペアンプ)４０、抵抗４１，４２および容量４３，４４を含む。抵抗(第１抵抗素子)４１および容量(第３容量素子)４３は、第３バッファ１１２の出力配線(ノードＮ10)と接地線ＧＮＤの間に直列接続されている。
【００８２】
また、抵抗(第２抵抗素子)４２および容量(第３容量素子)４４は、第４バッファ１２２の出力配線(ノードＮ20)と接地線ＧＮＤの間に直列接続されている。なお、容量４３および４４は、１つの容量により形成してもよい。
【００８３】
抵抗４１，容量４３，抵抗４２および容量４４の共通接続ノードＮ４は、演算増幅器４０の非反転入力端子(＋)に入力され、演算増幅器４０の反転入力端子(−)は、出力端子に接続され、その出力端子からコモン電圧Ｖcmが出力されるようになっている。
【００８４】
すなわち、後段の第３バッファ１１２および第４バッファ１２２の出力におけるコモンモード電圧に基づいて、コモンモード電圧Ｖcmを生成してノード(中間タップ)Ｎ30にフィードバックするようになっている。なお、図１０に示すコモン電圧生成回路１４は、単なる例であり、様々な変形および変更が可能である。
【００８５】
図１１は、クロック伝送回路の第４実施例を示すブロック図であり、後段のバッファ(１１２，１２２)の出力を交流結合(AC coupling)して演算増幅器４０の出力インピーダンスを低下させずに消費電力の増加を抑えるようにしたものである。
【００８６】
第４実施例のクロック伝送回路では、第１バッファ１１１と第１クロック配線１１の間に容量(第１容量素子)１１３が設けられ、第２バッファ１２１と第２クロック配線１２の間に容量(第２容量素子)１２３が設けられている。
【００８７】
図１２は、クロック伝送回路の第５実施例を示すブロック図であり、図１０に示す第３実施例のクロック伝送回路に対して第５バッファ１１４および第６バッファ１２４を追加したものに相当する。
【００８８】
ここで、第５バッファ１１４は、第３バッファ１１２よりも小さいサイズ、すなわち、ゲート長が短いトランジスタで形成され、また、第６バッファ１２４は、第４バッファ１２２よりも小さいサイズ、すなわち、ゲート長が短いトランジスタで形成されている。なお、コモン電圧生成回路１４には、バッファ１１１および１２１の出力ではなく、バッファ１１４および１２４の出力が入力されている。
【００８９】
すなわち、第５実施例において、コモン電圧生成回路１４は、専用の小さいサイズのバッファ１１４，１２４の出力を使用してコモン電圧Ｖcmを生成するため、差動クロックＣＬＫ，／ＣＬＫを伝送するバッファ１１２，１２２の出力に悪影響を与える虞が無い。
【００９０】
ここで、コモン電圧生成回路１４用の第５および第６バッファ１１４，１２４は、差動クロックＣＬＫ，／ＣＬＫを伝送するための、負荷容量が付いたクロック配線を駆動しなくてもよいため、小さいサイズで消費電力の少ないバッファとすることができる。
【００９１】
すなわち、第５および第６バッファ１１４，１２４は、第３および第４バッファ１１２，１２２と同じものとせずに、容量特性が影響を与えない程度のシュリンクした小型のバッファで十分である。
【００９２】
このように、第５実施例のクロック伝送回路によれば、伝送される差動クロックに影響を与えることなく、コモン電圧生成回路１４からのコモン電圧Ｖcmをインダクタ１３０の中間タップ(Ｎ30)に印加することができる。
【００９３】
以上、詳述したように、本実施例のクロック伝送回路によれば、動作帯域の減少を抑えることができ、高速クロックの伝送が可能となる。さらに、本実施例のクロック伝送回路によれば、コモンモードノイズによるジッタの発生やデューティ比のずれを抑え、安定したクロック伝送を行うことが可能となる。
【００９４】
図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、本実施例のクロック伝送回路を、４入力を１出力に直列化(シリアライズ)するシリアライザ400に適用した例を示すものである。
【００９５】
図１３に示されるように、シリアライザ400は、オシレータ(OSC)401，バッファ402，インダクタ部１３，コモン電圧生成回路１４，分周回路403，フリップフロップ(FF)440〜443，460，461およびセレクタ(SEL)450，451，470およびバッファ(BUF)480を含む。ここで、オシレータ401は、例えば、図１におけるクロック発生回路４に対応し、バッファ402は、例えば、図５，図７および図９〜図１１におけるバッファ１１１および１２１に対応する。
【００９６】
バッファ402は、オシレータ401から出力される差動クロックＣＬＫ，／ＣＬＫをバッファリングしてクロック配線１１，１２に出力する。バッファ402の出力クロックは、クロック配線１１，１２を介してフリップフロップ460，461およびセレクタ470に伝送されると共に、分周回路403で分周(二分周)されてフリップフロップ440〜443およびセレクタ450，451に伝送される。
【００９７】
フリップフロップ440〜443は、それぞれ並列に入力されるデータ信号DATA<0>〜DATA<3>を、分周回路403で分周された低速クロックに基づいて取り込んで保持し、その低速クロックで制御されるセレクタ450，451を介してフリップフロップ460，461に入力される。
【００９８】
フリップフロップ460，461は、バッファ402の出力クロック(高速クロック)により、セレクタ450，451の出力を取り込んで保持し、その高速クロックで制御されるセレクタ470を介してシリアルデータに変換される。そして、セレクタ470の出力は、バッファ480によりバッファリングされ、シリアルデータ出力DATA<0-3>として出力される。
【００９９】
なお、本実施例のクロック伝送回路は、上述したシリアライザ、或いは、図１を参照して説明した通信用ＬＳＩを始めとして、様々な半導体集積回路に対して幅広く適用することができ、特に、数ＧＨｚ以上の高速クロックを適用するものに適している。
【０１００】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１０１】
１    クロック伝送回路
４，４０１    クロック発生回路(クロック発振源，オシレータ：OSC)
１１，１２    クロック配線
１３    インダクタ部
２１〜２４    データ受信回路(ＲＸ)
３１〜３４    データ送信回路(ＴＸ)
４０    演算増幅器(オペアンプ)
４１，４２    抵抗(抵抗素子)
４３，４４，１１３，１２３    容量(容量素子)
１００    半導体集積回路(通信用ＬＳＩ)
１０１，１１１，１１２，１１４，１２１，１２２，１２４，２０１，４０２，４８０    バッファ(BUF)
１０３，１３０，１３１，１３２    インダクタ
２０２，３０２，４４０〜４４３，４６０，４６１    フリップフロップ(FF)
２０３，３０３    スイッチ
４００    半導体集積回路(シリアライザ)
４０３    分周回路
４５０，４５１，４７０    セレクタ(SEL)
【図１】
2016079798.tif 000003
【図２】
2016079798.tif 000004
【図３】
2016079798.tif 000005
【図４】
2016079798.tif 000006
【図５】
2016079798.tif 000007
【図６】
2016079798.tif 000008
【図７】
2016079798.tif 000009
【図８】
2016079798.tif 000010
【図９】
2016079798.tif 000011
【図１０】
2016079798.tif 000012
【図１１】
2016079798.tif 000013
【図１２】
2016079798.tif 000014
【図１３】
2016079798.tif 000015
【手続補正書】
【提出日】平成28年5月6日(2016.5.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、クロック伝送回路および半導体集積回路に関する。
【背景技術】
【０００２】
クロック伝送回路は、半導体集積回路(ＬＳＩ)に用いられるクロックを、クロック発振源からクロックを使用する各回路ブロックまで伝送するためのものであり、通信用ＬＳＩやＣＰＵを始めとしてクロック信号を用いる様々なＬＳＩ等で幅広く利用されている。
【０００３】
すなわち、クロック伝送回路は、例えば、クロック発振源からのクロックを、複数のバッファを介して波形を維持し、各回路ブロックまで伝送する。
【０００４】
ところで、一般的に、クロック伝送回路によるクロックの伝送は、例えば、ＣＭＯＳインバータまたはＣＭＬ(Current Mode Logic)を適用して行う。ここで、クロックを伝送する配線やＣＭＯＳインバータ(バッファ)には寄生容量(負荷容量)が存在するため、クロックを伝送する場合、その負荷容量を充放電することになり、消費電流が大きくなる。例えば、ＣＭＯＳインバータを適用してクロック伝送を行う場合、消費電流は、負荷容量と周波数に比例することになる。
【０００５】
さらに、近年、ＣＰＵの処理速度や通信の高速化に伴って、ＬＳＩにおける内部クロックの周波数は、数ＧＨｚまたはそれ以上に増加している。上述のように、消費電流は、周波数に比例するため、内部クロックの周波数が数ＧＨｚ以上に増加すると、クロック伝送回路による消費電流の増大が問題になって来ている。
【０００６】
そこで、クロック伝送を低消費電力で行う手法として、インダクタピーキング(共鳴によるクロック分配：Resonant Clock Distribution)という手法が提案されている。なお、インダクタピーキングは、共振によるクロック伝送とも称される。
【０００７】
インダクタピーキングとは、例えば、負荷容量と並列にインダクタを配置して並列共振させることにより、クロック伝送回路のバッファから見たインピーダンスを上げ、小さな負荷容量に見せてクロック伝送を行うという手法である。
【０００８】
ところで、従来、インダクタピーキングを利用してクロック伝送を行うものとしては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２５２１８５号公報
【非特許文献】
【００１０】
【非特許文献１】Fukuda et al., "A 12.3mW 12.5Gb/s Complete Transceiver in 65nm CMOS," Solid-State Circuits IEEE International Conference-ISSCC, pp.368-369, February, 2010
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述したように、インダクタピーキングを利用してクロック伝送を行うものが提案されているが、このようなクロック伝送回路では、例えば、コモン電圧(バイアス電圧)を高抵抗バイアスにより印加している。
【００１２】
すなわち、コモン電圧を所望の値に設定するには、例えば、高速信号(クロック)を伝送する信号線に対して、オペアンプや抵抗によりバイアスするために、容量性または抵抗性の素子を付けることが行われている。
【００１３】
このとき、伝送されるクロックに対して、できるだけ影響を与えないようにするには、高抵抗素子を介してバイアスする手法、すなわち、インピーダンスを高くしてコモン電圧を設定する手法がある。なお、インピーダンスを低くしてコモン電圧を設定すると、例えば、伝送する差動(相補)のクロックに大きな影響を与えることになるため、通常行われない。
【００１４】
しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体基板内作成(半導体チップ上に形成)するため、例えば、数ｆＦ〜数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。
【００１５】
また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
【課題を解決するための手段】
【００１６】
一実施形態によれば、第１バッファと、第２バッファと、インダクタ部と、を有するクロック伝送回路が提供される。前記第１バッファは、差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する。
【００１７】
前記第２バッファは、前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する。前記インダクタ部は、前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加される。
【発明の効果】
【００１８】
開示のクロック伝送回路および半導体集積回路は、伝送帯域の減少を抑えつつ、安定してクロックを伝送することができるという効果を奏する。
【図面の簡単な説明】
【００１９】
【図１】図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。
【図２】図２は、図１に示すクロック伝送回路の一例を説明するための図である。
【図３】図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。
【図４】図４は、図１に示すクロック伝送回路の他の例を説明するための図である。
【図５】図５は、クロック伝送回路の第１実施例を示すブロック図である。
【図６】図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。
【図７】図７は、クロック伝送回路の第２実施例を示すブロック図である。
【図８】図８は、図７に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。
【図９】図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図である。
【図１０】図１０は、クロック伝送回路の第３実施例を示すブロック図である。
【図１１】図１１は、クロック伝送回路の第４実施例を示すブロック図である。
【図１２】図１２は、クロック伝送回路の第５実施例を示すブロック図である。
【図１３】図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。
【発明を実施するための形態】
【００２０】
まず、クロック伝送回路および半導体集積回路の実施例を詳述する前に、図１〜図４を参照してクロック伝送回路および半導体集積回路の例、並びに、その課題を説明する。図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、通信用半導体集積回路(通信用ＬＳＩ)の一例を示すものである。
【００２１】
図１に示されるように、通信用ＬＳＩ１００は、クロック伝送回路１，複数のデータ受信回路(ＲＸ)２１〜２４，複数のデータ送信回路(ＴＸ)３１〜３４およびクロック発生回路(クロック発振源：オシレータOSC)４を含む。
【００２２】
クロック発生回路４は、例えば、ＰＬＬ(Phase Locked Loop)によりクロックＣＬＫを発生してクロック伝送回路１に入力する。クロック伝送回路１は、複数のバッファ(BUF)１０１を含み、これらバッファ１０１を介して、クロックＣＬＫを各データ受信回路２１〜２４および各データ送信回路３１〜３４に伝送する。
【００２３】
データ受信回路２１(２１〜２４)は、それぞれ同様の構成を有し、例えば、バッファ２０１、フリップフロップ(FF)２０２およびスイッチ２０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ２０２およびスイッチ２０３の制御信号として利用される。
【００２４】
そして、データ受信回路２１〜２４は、それぞれ入力データ(受信信号)Ｄi1〜Ｄi4を受け取ってバッファ２０１で増幅し、クロックＣＬＫに基づくフリップフロップ２０２およびスイッチ２０３の同期回路により受信信号Ｄi1〜Ｄi4を再生する。
【００２５】
データ送信回路３１(３１〜３４)は、それぞれ同様の構成を有し、例えば、増幅器３０１、フリップフロップ３０２(FF)およびスイッチ３０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ３０２およびスイッチ３０３の制御信号として利用される。
【００２６】
そして、データ送信回路３１〜３４は、クロックＣＬＫに基づくフリップフロップ３０２およびスイッチ３０３の同期回路により処理した後、増幅器３０１で増幅して出力データ(送信信号)Ｄo1〜Ｄo4を出力する。
【００２７】
このように、クロック伝送回路１は、クロック発生回路４からのクロックＣＬＫを、クロックを使用する各データ受信回路２１〜２４(２０２，２０３)および各データ送信回路３１〜３４(３０２，３０３)に伝送する。
【００２８】
なお、図１は通信用ＬＳＩ１００を概略的に描いたものであり、実際には、クロック伝送回路１からのクロックＣＬＫは、データ受信回路およびデータ送信回路におけるフリップフロップやスイッチだけでなく、様々な回路ブロックに対して伝送される。
【００２９】
図２は、図１に示すクロック伝送回路の一例を説明するための図であり、インダクタピーキングを適用してクロック伝送を行うクロック伝送回路の一例を示すものである。図２において、参照符号１１，１２は配線(クロック配線)を示し、１１１，１１２，１２１，１２２はバッファ(BUF)を示し、１０３はインダクタを示し、そして、Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は寄生容量を示す。
【００３０】
なお、インダクタピーキングとは、前述したように、例えば、負荷容量と並列にインダクタを配置して並列共振させることで、クロック伝送回路のバッファから見たインピーダンスを上げてクロック伝送を行う手法である。
【００３１】
図２に示されるように、クロック伝送回路１は、差動(相補)のクロックＣＬＫ，／ＣＬＫを入力端子ＩＮp，ＩＮmで受け取り、バッファ１１１，１１２、クロック配線１１，１２およびバッファ１２１，１２２を介して出力端子ＯＵＴp，ＯＵＴmから出力する。
【００３２】
ここで、例えば、クロック配線１１と接地(グランド)ＧＮＤの間には、容量(寄生容量)Ｃp11およびＣp12が存在し、クロック配線１２と接地ＧＮＤの間には、容量Ｃp21およびＣp22が存在し、クロック配線１１と１２の間には、容量Ｃp30が存在している。なお、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
【００３３】
インダクタ１０３は、正論理のクロックＣＬＫを伝送するバッファ１１１と１１２の間のクロック配線１１のノードＮ11と、負論理のクロック／ＣＬＫを伝送するバッファ１２１と１２２の間のクロック配線１２のノードＮ21に接続されている。
【００３４】
すなわち、クロック配線１１と１２の間にインダクタ１０３を設けることにより、負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列共振させ、例えば、バッファ１１１，１２１から見た負荷容量の大きさを小さく見せるようになっている。
【００３５】
ここで、クロックＣＬＫの周波数をｆ、負荷容量のキャパシタンス値をＣ、そして、インダクタ１０３のインダクタンスをＬとすると、Ｌの最適値は、次の式で与えられる。
Ｌ＝１／(４π2ｆ2Ｃ)
【００３６】
このような最適値のインダクタンスＬを有するインダクタ１０３をクロック配線１１と１２の間に設けることにより、例えば、前段のバッファ１１１，１２１のサイズを縮小することができ、消費電流を低減することが可能となる。
【００３７】
ところで、例えば、１ＧＨｚよりも低い周波数のクロックを伝送するクロック伝送回路では、クロック伝送回路による消費電流が問題になることは殆どなかった。また、インダクタピーキングを適用したクロック伝送回路において、低い周波数のクロックを伝送する場合、最適なＬの値を有するインダクタ１０３をＬＳＩ(半導体基板：チップ)に形成することは、例えば、占有面積の問題から困難であった。
【００３８】
具体的に、例えば、ｆ＝０．５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝０．１μＨとなるため、チップ内での実現は難しいものであった。しかしながら、動作速度が１０倍になると、ｆ＝５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝１ｎＨとなる。
【００３９】
ここで、Ｌ＝１ｎＨのインダクタ１０３は、例えば、数１００μｍ2で実現可能である。さらに、今後のＣＰＵの処理速度や通信の高速化に伴って、より一層の高速化が見込まれるＬＳＩでは、インダクタピーキングを適用したクロック伝送回路が広く適用され得るものと考えられる。
【００４０】
図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。なお、図３では、図２における負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)は省略されている。
【００４１】
図３と前述した図２の比較から明らかなように、図３に示すクロック伝送回路１は、クロック配線１１と１２の間に直列に設けられた抵抗１５１，１５２、および、コモン電圧Ｖcmを生成するコモン電圧生成回路１４を含む。
【００４２】
抵抗１５１の一端は、クロック配線１１のノードＮ11に接続され、抵抗１５２の一端は、クロック配線１２のノードＮ21に接続され、そして、抵抗１５１および１５２の他端は、ノードＮ300において共通接続されている。そして、コモン電圧生成回路１４からのコモン電圧Ｖcmは、抵抗１５１と１５２の共通接続ノードＮ300に印加されるようになっている。
【００４３】
このように、図３に示すクロック伝送回路は、前述した高抵抗素子(１５１，１５２：例えば、数十ＫΩ〜数百ＫΩ)を介してバイアス(インピーダンスを高くしてコモン電圧を設定)する手法を適用したものに相当する。
【００４４】
しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体チップ上に形成するため、例えば、数ｆＦ〜数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。
【００４５】
また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
【００４６】
図４は、図１に示すクロック伝送回路の他の例を説明するための図である。図４に示されるように、クロック伝送回路１は、例えば、クロック発生回路４からの差動クロックＣＬＫ，／ＣＬＫをバッファ(BUF)１１０でバッファリング(例えば、波形整形および増幅)して各内部回路１a〜１hに伝送する。
【００４７】
ここで、図４の例では、差動クロックＣＬＫ，／ＣＬＫを伝送するクロック配線１１，１２における複数の内部回路１a〜１h(例えば、データ送信回路ＴＸ)に対して、それぞれインダクタ１０３a〜１０３hが設けられるようになっている。なお、内部回路１hは、例えば、データ送信回路のダミー回路としてもよい。
【００４８】
以下、クロック伝送回路および半導体集積回路の実施例を、添付図面を参照して詳述する。図５は、クロック伝送回路の第１実施例を示すブロック図である。図５と前述した図２および図３の比較から明らかなように、第１実施例のクロック伝送回路１は、コモン電圧Ｖcmを、クロック配線１１および１２の間に直列に設けたインダクタ１３１，１３２の接続ノードＮ３に印加する。
【００４９】
すなわち、差動クロックの一方の第１クロックＣＬＫは、入力端子ＩＮpから第１バッファ１１１に入力され、バッファリング(例えば、波形整形および増幅)されて第１クロック配線１１および第３バッファ１１２を介して出力端子ＯＵＴpから出力される。
【００５０】
また、差動クロックの他方の第２クロック／ＣＬＫは、入力端子ＩＮmから第２バッファ１２１に入力され、バッファリングされて第２クロック配線１２および第４バッファ１２２を介して出力端子ＯＵＴmから出力される。
【００５１】
ここで、インダクタ部１３は、第１インダクタ１３１および第２インダクタ１３２を含み、第１インダクタ１３１の一端が第１クロック配線１１の第１ノードＮ１に接続され、第２インダクタ１３２の一端が第２クロック配線１２の第２ノードＮ２に接続される。
【００５２】
第１インダクタ１３１の他端および第２インダクタ１３２の他端は、第３ノードＮ３で共通接続され、この第３ノードＮ３に対して、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmが印加されるようになっている。
【００５３】
なお、第１インダクタ１３１および第２インダクタ１３２は、同じインダクタンスを有している。また、図５において、参照符号Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、寄生容量(負荷容量)を示す。さらに、図２を参照して説明したのと同様に、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
【００５４】
そして、インダクタ１３１，１３２を負荷容量(Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列に配置して並列共振させることで、クロック伝送回路１のバッファ１１１，１２１から見たインピーダンスを上げるインダクタピーキングを利用してクロックを伝送する。
【００５５】
すなわち、第１実施例のクロック伝送回路において、コモン電圧生成回路１４で生成されるバイアス印加用のコモン電圧Ｖcmは、等しいインダクタンスのインダクタ１３１と１３２の共通接続ノードＮ３に印加される。
【００５６】
これにより、ノードＮ３は、差動クロックＣＬＫ，／ＣＬＫの差動中心となり、差動信号が現れることはなく、低インピーダンス回路や大きな寄生容量が付いた状態でも、伝送される差動クロックＣＬＫ，／ＣＬＫに悪影響を与えないようにすることができる。
【００５７】
このように、第１実施例のクロック伝送回路によれば、図３を参照して説明したような高抵抗素子を使用せず、クロック伝送回路の帯域を減少させることなく、ジッタの発生やデューティ比のずれを抑えて安定したクロック伝送を行うことができる。
【００５８】
図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。図６において、参照符号Ｌ１は、例えば、半導体チップ(半導体基板，ダイ)における一層目の導電層(金属層)を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示す。また、参照符号Ｖ１，Ｖ２は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を電気的に接続するビア(コンタクトホール)を示す。
【００５９】
図５および図６に示されるように、第１実施例のクロック伝送回路におけるインダクタ部１３は、２つのインダクタ１３１，１３２を有し、これら第１インダクタ１３１と第２インダクタ１３２は、半導体チップにおいて対称な構造となるように形成されている。
【００６０】
すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２のノードＮ１，Ｎ２に対して差動の信号(クロックＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ３は差動中心となる。そして、この差動中心のノードＮ３に対してコモン電圧Ｖcmによるバイアスが与えられる。
【００６１】
ここで、第１クロック配線１１は、例えば、第１インダクタ１３１における二層目の導電層Ｌ２の端部(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、第２インダクタ１３２における二層目の導電層Ｌ２の端部(第２ノードＮ２)に接続される。
【００６２】
また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、一層目の導電層Ｌ１で形成されたノードＮ３に印加される。なお、図６に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能である。
【００６３】
図７は、クロック伝送回路の第２実施例を示すブロック図であり、図８は、図７に示すクロック伝送回路に適用されるインダクタ(共通インダクタ１３０)の一例を説明するための図である。なお、図７において、図５に示す負荷容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、省略されており、この負荷容量の省略は、後述する図９〜図１３でも同様である。
【００６４】
図８において、参照符号Ｌ１は、例えば、半導体チップにおける一層目の導電層を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示し、そして、Ｌ３は、導電層Ｌ２の上の三層目の導電層を示す。
【００６５】
また、参照符号Ｖ11，Ｖ12，Ｖ21，Ｖ22は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を接続するビアを示し、Ｖ30は、一層目の導電層Ｌ１と三層目の導電層Ｌ３を接続するビアを示す。
【００６６】
図７および図８と前述した図５および図６の比較から明らかなように、第２実施例のクロック伝送回路１において、インダクタ部１３は、中間タップ(センタータップ：第３ノード)Ｎ30を有する１つのインダクタ(共通インダクタ)１３０とされている。
【００６７】
すなわち、共通インダクタ１３０において、図５の第１インダクタ１３１は、第１クロック配線１１の第１ノードＮ１と中間タップＮ30の間に対応し、図５の第２インダクタ１３２は、第２クロック配線１２の第２ノードＮ２と中間タップＮ30の間に対応する。
【００６８】
従って、図８に示す共通インダクタ１３０において、第１ノードＮ１から中間タップＮ30までに相当するインダクタと、第２ノードＮ２から中間タップＮ30までに相当するインダクタは、同じインダクタンスを有するようになっている。
【００６９】
なお、図８と前述した図６の比較から明らかなように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０で形成した方が、２つのインダクタ１３１，１３２を形成するよりも、占有面積を低減させることができる。
【００７０】
図７および図８に示されるように、第２実施例のクロック伝送回路におけるインダクタ部１３は、１つの共通インダクタ１３０を有し、前述した第１および第２インダクタ１３１，１３２に対応する部分は、半導体チップにおいて対称な構造とされている。
【００７１】
すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２に対応する部分のノードＮ１，Ｎ２に対して差動の信号(ＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ30は差動中心となる。そして、この差動中心のノードＮ30に対してコモン電圧Ｖcmによるバイアスが与えられる。
【００７２】
ここで、第１クロック配線１１は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の一端(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の他端(第２ノードＮ２)に接続される。
【００７３】
また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、三層目の導電層Ｌ３で形成されたノードＮ30に印加される。なお、図８に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能なのはもちろんである。
【００７４】
さらに、上述した図５および図７では、インダクタ部１３は、差動クロックＣＬＫ，／ＣＬＫが伝送される２段のバッファ１１１，１２１と１１２，１２２間に設けられているが、例えば、前述した図４のように、複数個所に設けることも可能である。例えば、図４におけるインダクタ１０３a〜１０３hとして、それぞれコモン電圧Ｖcmが印加されるインダクタ部１３を適用することができる。
【００７５】
以下に説明する図９〜図１３では、上述した第２実施例のように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０として描いているが、第１実施例のように、２つのインダクタ１３１，１３２とすることもできるのはいうまでもない。
【００７６】
図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図であり、コモン電圧生成回路１４の３つの例１４a，１４b，１４cを示すものである。
【００７７】
すなわち、コモン電圧生成回路１４aは、例えば、高電位電源線Ｖddと低電位電源線(接地線)ＧＮＤに対して直列に抵抗１４１，１４２を接続し、その抵抗分割により分圧した電圧をコモン電圧Ｖcmとして生成するものである。
【００７８】
また、コモン電圧生成回路１４bは、例えば、ＶddとＧＮＤの間に電流源１４３および抵抗１４２を直列に接続し、抵抗１４２を流れる電流によりコモン電圧Ｖcmを生成するものである。
【００７９】
さらに、コモン電圧生成回路１４cは、例えば、ＶddとＧＮＤの間に電流源１４３およびゲート／ソースを接続したトランジスタ(ｎＭＯＳトランジスタ)１４４を直列に接続し、トランジスタ１４４による電圧をコモン電圧Ｖcmとして生成するものである。なお、それぞれのコモン電圧生成回路１４a〜１４cにより生成するコモン電圧Ｖcmは、例えば、差動クロックＣＬＫ，／ＣＬＫの中間電位(コモン電位)に設定される。
【００８０】
図１０は、クロック伝送回路の第３実施例を示すブロック図であり、コモン電圧生成回路１４が、後段のバッファ(１１２，１２２)の出力をフィードバックしてコモンモード電圧Ｖcmを生成するようになっている。
【００８１】
図１０に示されるように、コモン電圧生成回路１４は、演算増幅器(オペアンプ)４０、抵抗４１，４２および容量４３，４４を含む。抵抗(第１抵抗素子)４１および容量(第３容量素子)４３は、第３バッファ１１２の出力配線(ノードＮ10)と接地線ＧＮＤの間に直列接続されている。
【００８２】
また、抵抗(第２抵抗素子)４２および容量(第３容量素子)４４は、第４バッファ１２２の出力配線(ノードＮ20)と接地線ＧＮＤの間に直列接続されている。なお、容量４３および４４は、１つの容量により形成してもよい。
【００８３】
抵抗４１，容量４３，抵抗４２および容量４４の共通接続ノードＮ４は、演算増幅器４０の非反転入力端子(＋)に入力され、演算増幅器４０の反転入力端子(−)は、出力端子に接続され、その出力端子からコモン電圧Ｖcmが出力されるようになっている。
【００８４】
すなわち、後段の第３バッファ１１２および第４バッファ１２２の出力におけるコモンモード電圧に基づいて、コモンモード電圧Ｖcmを生成してノード(中間タップ)Ｎ30にフィードバックするようになっている。なお、図１０に示すコモン電圧生成回路１４は、単なる例であり、様々な変形および変更が可能である。
【００８５】
図１１は、クロック伝送回路の第４実施例を示すブロック図であり、後段のバッファ(１１２，１２２)の出力を交流結合(AC coupling)して演算増幅器４０の出力インピーダンスを低下させずに消費電力の増加を抑えるようにしたものである。
【００８６】
第４実施例のクロック伝送回路では、第１バッファ１１１と第１クロック配線１１の間に容量(第１容量素子)１１３が設けられ、第２バッファ１２１と第２クロック配線１２の間に容量(第２容量素子)１２３が設けられている。
【００８７】
図１２は、クロック伝送回路の第５実施例を示すブロック図であり、図１０に示す第３実施例のクロック伝送回路に対して第５バッファ１１４および第６バッファ１２４を追加したものに相当する。
【００８８】
ここで、第５バッファ１１４は、第３バッファ１１２よりも小さいサイズ、すなわち、ゲート幅が短いトランジスタで形成され、また、第６バッファ１２４は、第４バッファ１２２よりも小さいサイズ、すなわち、ゲート幅が短いトランジスタで形成されている。なお、コモン電圧生成回路１４には、バッファ１１１および１２１の出力ではなく、バッファ１１４および１２４の出力が入力されている。
【００８９】
すなわち、第５実施例において、コモン電圧生成回路１４は、専用の小さいサイズのバッファ１１４，１２４の出力を使用してコモン電圧Ｖcmを生成するため、差動クロックＣＬＫ，／ＣＬＫを伝送するバッファ１１２，１２２の出力に悪影響を与える虞が無い。
【００９０】
ここで、コモン電圧生成回路１４用の第５および第６バッファ１１４，１２４は、差動クロックＣＬＫ，／ＣＬＫを伝送するための、負荷容量が付いたクロック配線を駆動しなくてもよいため、小さいサイズで消費電力の少ないバッファとすることができる。
【００９１】
すなわち、第５および第６バッファ１１４，１２４は、第３および第４バッファ１１２，１２２と同じものとせずに、容量特性が影響を与えない程度のシュリンクした小型のバッファで十分である。
【００９２】
このように、第５実施例のクロック伝送回路によれば、伝送される差動クロックに影響を与えることなく、コモン電圧生成回路１４からのコモン電圧Ｖcmをインダクタ１３０の中間タップ(Ｎ30)に印加することができる。
【００９３】
以上、詳述したように、本実施例のクロック伝送回路によれば、動作帯域の減少を抑えることができ、高速クロックの伝送が可能となる。さらに、本実施例のクロック伝送回路によれば、コモンモードノイズによるジッタの発生やデューティ比のずれを抑え、安定したクロック伝送を行うことが可能となる。
【００９４】
図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、本実施例のクロック伝送回路を、４入力を１出力に直列化(シリアライズ)するシリアライザ400に適用した例を示すものである。
【００９５】
図１３に示されるように、シリアライザ400は、オシレータ(OSC)401，バッファ402，インダクタ部１３，コモン電圧生成回路１４，分周回路403，フリップフロップ(FF)440〜443，460，461およびセレクタ(SEL)450，451，470およびバッファ(BUF)480を含む。ここで、オシレータ401は、例えば、図１におけるクロック発生回路４に対応し、バッファ402は、例えば、図５，図７および図９〜図１１におけるバッファ１１１および１２１に対応する。
【００９６】
バッファ402は、オシレータ401から出力される差動クロックＣＬＫ，／ＣＬＫをバッファリングしてクロック配線１１，１２に出力する。バッファ402の出力クロックは、クロック配線１１，１２を介してフリップフロップ460，461およびセレクタ470に伝送されると共に、分周回路403で分周(二分周)されてフリップフロップ440〜443およびセレクタ450，451に伝送される。
【００９７】
フリップフロップ440〜443は、それぞれ並列に入力されるデータ信号DATA<0>〜DATA<3>を、分周回路403で分周された低速クロックに基づいて取り込んで保持し、その低速クロックで制御されるセレクタ450，451を介してフリップフロップ460，461に入力される。
【００９８】
フリップフロップ460，461は、バッファ402の出力クロック(高速クロック)により、セレクタ450，451の出力を取り込んで保持し、その高速クロックで制御されるセレクタ470を介してシリアルデータに変換される。そして、セレクタ470の出力は、バッファ480によりバッファリングされ、シリアルデータ出力DATA<0-3>として出力される。
【００９９】
なお、本実施例のクロック伝送回路は、上述したシリアライザ、或いは、図１を参照して説明した通信用ＬＳＩを始めとして、様々な半導体集積回路に対して幅広く適用することができ、特に、数ＧＨｚ以上の高速クロックを適用するものに適している。
【０１００】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１０１】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、
ことを特徴とするクロック伝送回路。
【０１０２】
（付記２）
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする付記１に記載のクロック伝送回路。
【０１０３】
（付記３）
前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
前記第３ノードは、前記共通インダクタの中間タップとして形成される、
ことを特徴とする付記２に記載のクロック伝送回路。
【０１０４】
（付記４）
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする付記２に記載のクロック伝送回路。
【０１０５】
（付記５）
前記負荷容量は、前記第１クロック配線および前記第２クロック配線に寄生する寄生容量を含む、
ことを特徴とする付記４に記載のクロック伝送回路。
【０１０６】
（付記６）
さらに、
前記第１バッファの出力と、前記第１クロック配線の間に直列に設けられた第１容量素子と、
前記第２バッファの出力と、前記第２クロック配線の間に直列に設けられた第２容量素子と、を有する、
ことを特徴とする付記１に記載のクロック伝送回路。
【０１０７】
（付記７）
さらに、
前記コモン電圧を生成するコモン電圧生成回路を有する、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のクロック伝送回路。
【０１０８】
（付記８）
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のクロック伝送回路。
【０１０９】
（付記９）
前記コモン電圧生成回路は、
前記第３バッファの出力配線に一端が接続された第１抵抗素子と、
前記第４バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第３および第４バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする付記８に記載のクロック伝送回路。
【０１１０】
（付記１０）
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする付記１乃至付記６のいずれか１項に記載のクロック伝送回路。
【０１１１】
（付記１１）
前記コモン電圧生成回路は、
前記第５バッファの出力配線に一端が接続された第１抵抗素子と、
前記第６バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第５および第６バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする付記１０に記載のクロック伝送回路。
【０１１２】
（付記１２）
前記コモン電圧は、前記差動クロックの中間電位に設定される、
ことを特徴とする付記１に記載のクロック伝送回路。
【０１１３】
（付記１３）
前記第１バッファ、前記第２バッファおよび前記インダクタ部は、１つの半導体チップの内部に形成されている、
ことを特徴とする付記１に記載のクロック伝送回路。
【０１１４】
（付記１４）
前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
ことを特徴とする付記２に記載のクロック伝送回路。
【０１１５】
（付記１５）
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、クロック伝送回路と、
前記クロック伝送回路による前記差動クロックを受け取る内部回路と、を有する、
ことを特徴とする半導体集積回路。
【０１１６】
（付記１６）
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする付記１５に記載の半導体集積回路。
【０１１７】
（付記１７）
前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
前記第３ノードは、前記共通インダクタの中間タップとして形成される、
ことを特徴とする付記１６に記載の半導体集積回路。
【０１１８】
（付記１８）
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする付記１６に記載の半導体集積回路。
【０１１９】
（付記１９）
前記クロック伝送回路は、さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする付記１５乃至付記１８のいずれか１項に記載の半導体集積回路。
【０１２０】
（付記２０）
前記クロック伝送回路は、さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
【０１２１】
ことを特徴とする付記１５乃至付記１８のいずれか１項に記載の半導体集積回路。
（付記２１）
前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
ことを特徴とする付記１６に記載の半導体集積回路。
【符号の説明】
【０１２２】
１    クロック伝送回路
４，４０１    クロック発生回路(クロック発振源，オシレータ：OSC)
１１，１２    クロック配線
１３    インダクタ部
２１〜２４    データ受信回路(ＲＸ)
３１〜３４    データ送信回路(ＴＸ)
４０    演算増幅器(オペアンプ)
４１，４２    抵抗(抵抗素子)
４３，４４，１１３，１２３    容量(容量素子)
１００    半導体集積回路(通信用ＬＳＩ)
１０１，１１１，１１２，１１４，１２１，１２２，１２４，２０１，４０２，４８０    バッファ(BUF)
１０３，１３０，１３１，１３２    インダクタ
２０２，３０２，４４０〜４４３，４６０，４６１    フリップフロップ(FF)
２０３，３０３    スイッチ
４００    半導体集積回路(シリアライザ)
４０３    分周回路
４５０，４５１，４７０    セレクタ(SEL)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、
ことを特徴とするクロック伝送回路。
【請求項２】
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする請求項１に記載のクロック伝送回路。
【請求項３】
前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
前記第３ノードは、前記共通インダクタの中間タップとして形成される、
ことを特徴とする請求項２に記載のクロック伝送回路。
【請求項４】
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする請求項２に記載のクロック伝送回路。
【請求項５】
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載のクロック伝送回路。
【請求項６】
前記コモン電圧生成回路は、
前記第３バッファの出力配線に一端が接続された第１抵抗素子と、
前記第４バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第３および第４バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする請求項５に記載のクロック伝送回路。
【請求項７】
さらに、
前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
【請求項８】
前記コモン電圧生成回路は、
前記第５バッファの出力配線に一端が接続された第１抵抗素子と、
前記第６バッファの出力配線に一端が接続された第２抵抗素子と、
固定電位の配線に一端が接続された第３容量素子と、
前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第５および第６バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
ことを特徴とする請求項７に記載のクロック伝送回路。
【請求項９】
差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、クロック伝送回路と、
前記クロック伝送回路による前記差動クロックを受け取る内部回路と、を有する、
ことを特徴とする半導体集積回路。
【請求項１０】
前記インダクタ部は、
一端が前記第１ノードに接続された第１インダクタと、
一端が前記第２ノードに接続された第２インダクタと、を含み、
前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
前記コモン電圧は、前記第３ノードに印加される、
ことを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
ことを特徴とする請求項１０に記載の半導体集積回路。
【国際調査報告】
2016079798.tif 000016
2016079798.tif 000017