(57)【要約】  半導体装置は、第１電極１２２を含む第１表面層１１２が設けられた第１基板１０１と、第２電極１４２を含む第２表面層１３２とを有し、第２表面層１３２を第１表面層１１２と接するようにして第１基板１０１と直接接合された拡張第２基板１０２と、第１基板１０１又は第２基板１３１を貫通する貫通電極１１３とを備えている。第２表面層１３２は、第２基板１３１及び樹脂部１３５により構成された拡張第２主面１７２Ａの上に設けられている。第２基板１３１の平面サイズは、第１基板１０１の平面サイズよりも小さく、第１電極１２２と第２電極１４２とは、互いに接して接続されている。
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【特許請求の範囲】
【請求項１】
第１主面に回路素子が設けられ、前記第１主面の上に、第１電極を含む第１表面層が設けられた第１基板と、
第２主面の上に回路素子が設けられた第２基板と、前記第２基板の側面上に設けられた樹脂部と、前記第２基板及び前記第２基板の周囲の前記樹脂部により構成された拡張第２主面の上に設けられ、第２電極を含む第２表面層とを有し、前記第２表面層を前記第１表面層と接するようにして前記第１基板と直接接合された拡張第２基板と、
前記第１電極と接続され、前記第１基板を貫通するか、又は前記第２電極と接続され、前記第２基板を貫通する貫通電極とを備え、
前記第２基板の平面サイズは、前記第１基板の平面サイズよりも小さく、
前記第１電極と前記第２電極とは、互いに接して接続されている、半導体装置。
【請求項２】
前記第２基板は、第２基板本体と、前記第２基板本体と前記第２表面層との間に設けられた配線層を有し、
前記第２表面層は、再配線層である、請求項１に記載の半導体装置。
【請求項３】
前記第１基板は、第１基板本体と、前記第１基板本体と前記第１表面層との間に設けられた配線層を有し、
前記第１表面層は、再配線層である、請求項１又は２に記載の半導体装置。
【請求項４】
前記貫通電極は、前記第１基板を貫通し、
前記第１基板は、前記第２基板よりも薄い、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記貫通電極は、前記第２基板を貫通し、
前記第２基板は、前記第１基板よりも薄い、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１電極及び第２電極は、銅、アルミニウム、ニッケル又はタングステンを含む材料からなる、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１表面層は、前記第１電極を囲む第１絶縁膜を有し、
前記第２表面層は、前記第２電極を囲む第２絶縁膜を有し、
前記第１絶縁膜及び第２絶縁膜は、酸化シリコン、窒化シリコン又は感光性樹脂からなる、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１基板及び前記第２基板の少なくとも一方は、メモリ素子を含むメモリチップである、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１基板及び前記第２基板の少なくとも一方は、センサ素子を含むセンサチップである、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
それぞれが第１主面に回路素子が設けられた第１基板となる複数の第１領域を含み、前記第１主面の上に、第１電極を有する第１表面層が設けられた第１ウェハを準備する工程と、
それぞれの第２主面に回路素子が設けられ、前記第１領域よりも小さい複数のプレチップと、前記プレチップ同士の間に設けられた樹脂部と、前記プレチップ及び前記プレチップの周囲の前記樹脂部により構成された拡張第２主面の上に設けられ、第２電極を有する第２表面層とを有する第２ウェハを準備する工程と、
前記第１表面層と前記第２表面層とが直接接するように接触させて、前記第１ウェハと前記第２ウェハとを直接接合して積層ウェハを形成する工程と、
前記第１領域又は前記プレチップを貫通する貫通電極を形成する工程と、
前記貫通電極を形成する工程よりも後に、前記積層ウェハをダイシングする工程とを備え、
前記積層ウェハを形成する工程において、前記第１電極と前記第２電極とは互いに接して接続される、半導体装置の製造方法。
【請求項１１】
前記第２ウェハを準備する工程は、
前記プレチップを準備する工程と、
前記第１領域と対応する間隔をおいて前記プレチップを支持基板の上に配置する工程と、前記プレチップ同士の間に樹脂を充填して前記樹脂部を形成する工程と、
前記拡張第２主面の上に前記第２表面層を形成する工程とを含む、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体デバイスの高性能化及び高集積化に伴い、従来のシステム・オン・チップ（ＳｏＣ）のような２次元集積化ではなく、異なるチップを積層する３次元集積化への要望が高まってきている。特に、貫通電極を有する半導体チップの３次元積層技術の開発が、活発に行われている。貫通電極を有する半導体チップの３次元積層技術における大きな課題の一つに製造コストの増大がある。製造コストを低減するために、従来のチップ−チップ積層ではなく、ウェハ−ウェハ積層が注目されている。【０００３】
ウェハ−ウェハ積層を行うためには、積層する双方のウェハに設けられたチップのサイズ及びピッチが一致している必要がある。このため、例えばメモリチップ同士のようにチップサイズが揃った同種のチップを積層する場合には、ウェハ−ウェハ積層のハードルは比較的低い。一方、メモリチップとロジックチップ又はデジタルチップとアナログチップ等のように異種のチップを積層する場合には、少なくとも一方のウェハにおいてチップのサイズ及びピッチを他方のウェハと一致させるために、ウェハの一部が無駄になる。これにより、コストが増加するという問題が発生する。また、サイズ及びピッチだけでなく、電極のレイアウト等を含めてあらかじめウェハ−ウェハ積層を行うように協調設計していない場合、ウェハ−ウェハ積層をすることは困難である。【０００４】
チップを協調設計していない場合にウェハ−ウェハ積層をすることを目的として、樹脂拡張ウェハを用いる積層方法が検討されている（例えば、非特許文献１を参照。）。樹脂拡張ウェハは、一方のウェハから切り出したチップを、他方のウェハのチップピッチと一致するように支持ウェハの上に並べ直し、チップ間に樹脂を充填した後、平坦化して形成する。樹脂拡張ウェハを用いることにより、協調設計がされていない場合にもウェハ−ウェハ積層が可能になると期待される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】N. Maeda et al., Development of Ultra-Thin Chip-on-Wafer Process using Bumpless Interconnects for Three-Dimensional Memory/Logic Applications, Symposium on VLSI technology, Digest of Technical Papers, p171-172, 2012
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の樹脂拡張ウェハを用いたウェハ−ウェハ積層においては、大きい下側のチップの上に、樹脂拡張した小さいチップをフェイストゥバックで積層する。このため、下側のチップとの接続を取るための貫通電極を上側のチップの樹脂拡張部分に設けている。貫通電極を、シリコン層、樹脂層及び接着剤層等の材質が異なる複数の層を貫通して設けるため、プロセス設計が困難となる。また、下側のチップには貫通配線との接続を確保するための大面積の配線が必要であり、レイアウト設計が制約される。【０００７】
本開示の課題は、ウェハ−ウェハ積層が容易な半導体装置を実現できるようにすることである。
【課題を解決するための手段】
【０００８】
本開示の半導体装置の一態様は、第１主面に回路素子が設けられ、第１主面の上に、第１電極を含む第１表面層が設けられた第１基板と、第２主面の上に回路素子が設けられた第２基板と、第２基板の側面上に設けられた樹脂部と、第２基板及び第２基板の周囲の樹脂部により構成された拡張第２主面の上に設けられ、第２電極を含む第２表面層とを有し、第２表面層を第１表面層と接するようにして第１基板と直接接合された拡張第２基板と、第１電極と接続され、第１基板を貫通するか、又は第２電極と接続され、第２基板を貫通する貫通電極 とを備え、第２基板の平面サイズは、第１基板の平面サイズよりも小さく、第１電極と第２電極とは、互いに接して接続されている。【０００９】
半導体装置の一態様において、第２基板は、第２基板本体と、第２基板本体と第２表面層との間に設けられた配線層を有し、第２表面層は、再配線層としてもよい。【００１０】
半導体装置の一態様において、第１基板は、第１基板本体と、第１基板本体と第１表面層との間に設けられた配線層を有し、第１表面層は、再配線層としてもよい。【００１１】
半導体装置の一態様において、貫通電極は、第１基板を貫通し、第１基板は、第２基板よりも薄くてもよい。【００１２】
半導体装置の一態様において、貫通電極は、第２基板を貫通し、第２基板は、第１基板よりも薄くてもよい。【００１３】
半導体装置の一態様において、第１電極及び第２電極は、銅、アルミニウム、ニッケル又はタングステンを含む材料からなる構成としてもよい。【００１４】
半導体装置の一態様において、第１表面層は、第１電極を囲む第１絶縁膜を有し、第２表面層は、第２電極を囲む第２絶縁膜を有し、第１絶縁膜及び第２絶縁膜は、酸化シリコン、窒化シリコン又は感光性樹脂からなる構成としてもよい。【００１５】
半導体装置の一態様において、第１基板及び第２基板の少なくとも一方は、メモリ素子を含むメモリチップとしてもよい。【００１６】
半導体装置の一態様において、第１基板及び第２基板の少なくとも一方は、センサ素子を含むセンサチップとしてもよい。【００１７】
半導体装置の製造方法の一態様は、それぞれが第１主面に回路素子が設けられた第１基板となる複数の第１領域を含み、第１主面の上に、第１電極を有する第１表面層が設けられた第１ウェハを準備する工程と、それぞれの第２主面に回路素子が設けられ、第１領域よりも小さい複数のプレチップと、プレチップ同士の間に設けられた樹脂部と、プレチップ及びプレチップの周囲の樹脂部により構成された拡張第２主面の上に設けられ、第２電極を有する第２表面層とを有する第２ウェハを準備する工程と、第１表面層と第２表面層とが直接接するように接触させて、第１ウェハと第２ウェハとを直接接合して積層ウェハを形成する工程と、第１領域又はプレチップを貫通する貫通電極を形成する工程と、貫通電極を形成する工程よりも後に、積層ウェハをダイシングする工程とを備え、積層ウェハを形成する工程において、第１電極と第２電極とは互いに接して接続される。【００１８】
製造方法の一態様において、第２ウェハを準備する工程は、プレチップを準備する工程と、第１領域と対応する間隔をおいてプレチップを支持基板の上に配置する工程と、プレチップ同士の間に樹脂を充填して樹脂部を形成する工程と、拡張第２主面の上に第２表面層を形成する工程とを含んでいてもよい。
【発明の効果】
【００１９】
本開示の半導体装置及びその製造方法によれば、ウェハ−ウェハ積層が容易な半導体装置を実現できる。
【図面の簡単な説明】
【００２０】
【図１】（ａ）は一実施形態に係る半導体装置を示す断面図であり、（ｂ）は積層していない状態の第１基板を示す平面図であり、（ｃ）は積層していない状態の拡張第２基板を示す平面図である。
【図２】一実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は一実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】一実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】一実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】一実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】一実施形態に係る半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【００２１】
本開示において、基板又はウェハの「主面」とは、基板本体又はウェハ本体の主たる表面だけでなく、基板本体又はウェハ本体の上に形成された各種素子、それらを接続する配線層及び表面保護膜等を含む主たる表面全体を意味する場合がある。
【００２２】
本開示において、ＡはＢの「上」に設けられている又は形成されている等の表現は、ＡとＢとの間に他の部材が介在している場合と、ＡとＢとが接している場合との両方を含む。
【００２３】
以下の実施形態で示される数値、形状、材料、構成要素、構成要素の数、配置位置及び接続形態、ステップ、ステップの順序などは、あくまで一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号を付した構成要素については、説明の繰り返しを省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００２４】
図１（ａ）〜（ｃ）は、本実施形態の半導体装置を示している。図１（ａ）〜（ｃ）に示すように、本実施形態の半導体装置は、半導体チップである第１基板１０１と樹脂拡張半導体チップである拡張第２基板１０２とが直接接合により積層された積層半導体チップである。図１（ａ）においては半導体装置の断面を示し、図１（ｂ）においては積層されていない状態の第１基板１０１の第１主面１７１を示し、図１（ｃ）においては積層されていない状態の拡張第２基板１０２の拡張第２主面１７２Ａを示す。
【００２５】
第１基板１０１は、素子形成面である第１主面１７１の上にトランジスタ等の回路素子（図示せず）が設けられた第１基板本体１１１と、第１主面１７１の上に設けられた第１表面層１１２と、第１基板本体１１１を貫通する貫通電極１１３とを有している。第１表面層１１２は、第１主面１７１の上に設けられた第１絶縁膜１２１と、第１絶縁膜１２１に囲まれた第１電極１２２とを有している。本実施形態において第１表面層１１２は、第１基板本体１１１の上に設けられた配線層である。第１表面層１１２には、必要に応じて回路素子同士を接続する配線及び回路素子と第１電極１２２とを接続する配線等が設けられていてもよい。図１（ａ）において、第１表面層１１２は１層であるが、複数の配線層が積層された積層配線層であってもよい。
【００２６】
拡張第２基板１０２は、第２基板１３１と、第２基板１３１の側面上に設けられ、第２基板１３１を囲む樹脂部１３５と、第２基板１３１の上に設けられた第２表面層１３２とを有している。第２基板１３１は、素子形成面である第２主面１７２にトランジスタ等の回路素子（図示せず）が設けられた第２基板本体１３１Ａと、第２基板本体１３１Ａの上に設けられた保護絶縁膜１３１Ｂと、保護絶縁膜１３１Ｂに囲まれたパッド電極１３１Ｃとを有している。第２表面層１３２は、第２基板１３１の第２主面１７２及び第２主面の周囲の樹脂部１３５により構成された拡張第２主面１７２Ａの上に設けられている。第２表面層１３２は、拡張第２主面１７２Ａの上に設けられた第２絶縁膜１４１と、第２絶縁膜１４１に囲まれた第２電極１４２とを有している。
【００２７】
本実施形態において、第２表面層１３２は拡張第２主面１７２Ａの上に設けられた再配線層である。図１において、第２表面層１３２は２層であるが、何層であってもよい。第２基板１３１は、第２基板本体１３１Ａと第２基板本体１３１Ａの主面上に設けられた保護絶縁膜１３１Ｂ及びパッド電極１３１Ｃとを有し、パッド電極１３１Ｃは、ビア１４３により第２電極１４２と接続されている。第２基板本体１３１Ａとパッド電極１３１Ｃとの間に回路素子同士接続する配線及び回路素子とパッド電極１３１Ｃとを接続する配線等を含む配線層が設けられていてもよい。配線層は、１層であっても２層以上であってもよい。
【００２８】
第１基板１０１と拡張第２基板１０２とは、第１表面層１１２と第２表面層１３２との間に接着材層等を介することなく直接接合されている。直接接合とは、表面間引力を利用して２つの平滑な表面同士が、接着部材等を介することなく結合していることをいう。第１電極１２２と第２電極１４２とは互いに相対する位置に設けられている。第１電極１２２と第２電極１４２とは、はんだ、導電性接着剤又はバンプ等の接着部材を介することなく直接接して接続されており、第１電極１２２と第２電極１４２とは電気的に導通している。
【００２９】
第１電極１２２は貫通電極１１３と接続され、貫通電極１１３は第１基板本体１１１の第１主面１７１と反対側の面（裏面）に設けられた再配線１１４と接続されている。このため、第２電極１４２は、第１電極１２２及び貫通電極１１３を介して再配線１１４と接続されている。
【００３０】
本実施形態の半導体装置は、第２基板１３１の第２主面１７２の平面サイズが第１基板１０１の第１主面１７１平面サイズよりも小さい。しかし、拡張第２基板１０２は、第２基板１３１の側面上に設けられ、第２基板１３１を拡張する樹脂部１３５を有している。第２基板１３１と、第２基板１３１を囲む樹脂部１３５とにより構成された拡張第２主面１７２Ａの平面サイズは第１主面１７１の平面サイズと実質的に等しい。このため、第２基板１３１自体の面積を大きくすることなく、ウェハ−ウェハ積層が可能となる。
【００３１】
第１基板１０１と拡張第２基板１０２とはフェィストゥフェイスで積層されており、拡張第２基板１０２の第２電極１４２は、第１基板１０１の裏面に引き出されている。第２電極１４２を引き出す貫通電極１１３はシリコン基板である第１基板本体１１１に設けられている。このため、貫通電極１１３は、通常のシリコンプロセスにより形成することができ、プロセス設計が容易となる。
【００３２】
本実施形態の半導体装置は、半導体チップである第２基板１３１を樹脂により拡張して拡張第２基板１０２とし、拡張第２基板１０２の第２表面層１３２に設けられた第２電極１４２と、第１基板１０１の第１電極１２２とを接続している。このため、第２基板１３１のパッド電極１３１Ｃのレイアウトと、第１基板１０１の第１電極１２２のレイアウトとが一致していなくてもよい。また、第２基板１３１には貫通電極１１３及びこれを受ける配線を設けなくてよい。従って、第２基板１３１として積層用に協調設計していないチップを用いることが容易となる。さらに、第２主面１７２よりも広い拡張第２主面１７２Ａに第２電極１４２を配置できるため、第２電極１４２のレイアウト設計の自由度も向上する。
【００３３】
次に、本実施形態の半導体装置の製造方法について説明する。まず、図２に示すように、第１基板１０１となる複数の第１領域１０１Ａを有する第１ウェハ１１を準備する。第１ウェハ１１は、シリコン基板等からなる第１ウェハ本体１１Ａの素子形成面の上に回路素子を形成し、この後、第１ウェハ本体１１Ａの上に第１表面層１１２を形成して準備すればよい。第１表面層１１２は、第１絶縁膜１２１と、第１絶縁膜１２１から露出した第１電極１２２とを有している。第１絶縁膜１２１は、例えばシリコン酸化膜、シリコン窒化膜又は感光性樹脂からなる絶縁膜等とすることができる。第１電極１２２は、銅、アルミニウム、ニッケル若しくはタングステン又はこれらの合金等により形成することができる。第１表面層１１２は、ダマシン法、セミアディティブ法又はアルミ配線において用いられる積み上げ成膜法等の配線形成方法を用いて形成することができる。第１表面層１１２には、必要に応じて回路素子同士を接続する配線、回路素子と第１電極１２２とを接続する配線等を形成することができる。第１表面層１１２は、複数の配線層が積層された構成としてもよい。
【００３４】
次に、拡張ウェハである第２ウェハ１２を準備する。図３（ａ）〜（ｃ）は第２ウェハ１２の形成例を示している。まず、プレチップである第２基板１３１を準備する。第２基板１３１は、素子形成面の上に回路素子（図示せず）が設けられた第２基板本体１３１Ａと、第２基板本体１３１Ａの主面上に設けられた保護絶縁膜１３１Ｂ及びパッド電極１３１Ｃとを有している。第２基板１３１は、例えば以下のようにして準備すればよい。ウェハの素子形成面の上に回路素子を形成し、続いて、回路素子を形成したウェハの主面上に保護絶縁膜１３１Ｂ及びパッド電極１３１Ｃを形成する。この後、ウェハを個片化して第２基板１３１とする。第２基板本体１３１Ａと保護絶縁膜１３１Ｂ及びパッド電極１３１Ｃとの間に、必要に応じて配線層を形成してよい。
【００３５】
次に、図３（ａ）に示すように、パッド電極１３１Ｃを支持基板１５１側にして第２基板１３１を、接着材層１５２が設けられた支持基板１５１の上に配置する。接着材層１５２は、例えば除去が容易な接着剤等とすることができる。第２基板１３１の平面サイズは、第１ウェハ１１の第１領域１０１Ａよりも小さい。第２基板１３１は、第１領域１０１Ａの配置間隔（ピッチ）と一致するように、互いに間隔を置いて支持基板１５１の上に配置する。
【００３６】
次に、図３（ｂ）に示すように、第２基板１３１の間に樹脂を充填し、硬化させる。この後、第２基板１３１及び硬化させた樹脂を研磨して、第２基板１３１の間に樹脂部１３５が設けられた第２ウェハ本体１２Ａとする。
【００３７】
次に、図３（ｃ）に示すように、第２ウェハ本体１２Ａを支持基板１５１から剥離した後、第２ウェハ本体１２Ａの上に、第２絶縁膜１４１、第２電極１４２及びビア１４３を有する第２表面層１３２を形成し、第２ウェハ１２とする。第２表面層１３２は、通常の再配線層の形成方法により形成することができる。第２電極１４２は、対応する第１電極１２２の位置に合わせて形成する。第２絶縁膜１４１は、例えばシリコン酸化膜、シリコン窒化膜又は感光性樹脂からなる絶縁膜等とすることができる。第２絶縁膜１４１は第１絶縁膜１２１と同じ材料により形成することができるが、異なる材料により形成されていてもよい。第２電極１４２は、銅、アルミニウム、ニッケル若しくはタングステン又はこれらの合金等により形成することができる。第２電極１４２は第１電極１２２と同じ材料により形成することができるが、異なる材料により形成されていてもよい。
【００３８】
次に、図４に示すように第１ウェハ１１と第２ウェハ１２とを直接接合により接合して積層ウェハ１３を形成する。直接接合を行うために、第１ウェハ１１の第１表面層１１２及び第２ウェハ１２の第２表面層１３２は、化学機械研磨（ＣＭＰ）法により研磨して平坦化する。接合を容易とするために、第１表面層１１２及び第２表面層１３２は、全体として上に凸な形状としてもよい。平坦化した第１表面層１１２及び第２表面層１３２に表面処理を行った後、第１表面層１１２と第２表面層１３２とを接触させることにより、第１表面層１１２と第２表面層１３２とは、表面引力により接合される。第１表面層１１２及び第２表面層１３２の表面処理は、例えばプラズマ照射等によるダングリングボンドの導入又は水酸基若しくはアミノ基等による終端化等とすることができる。表面処理の前に、ウエット洗浄又はドライ洗浄等により表面の清浄化を行えばよい。
【００３９】
ダングリングボンドを導入した場合には、第１表面層１１２と第２表面層１３２とを接触させることにより、第１絶縁膜１２１と第２絶縁膜１４１との間においてダングリングボンド同士が結合する。水酸基又はアミノ基等を導入した場合には、第１絶縁膜１２１と第２絶縁膜１４１との間において水素結合が生じる。第１電極１２２と第２電極１４２との間には、金属結合、分子間力又は結晶構造を用いた結合等が形成されるため、第１電極１２２と第２電極１４２との間にはんだ又は接着剤を介することなく、導通させることができる。第１電極１２２と第２電極１４２とを金属結合させる場合には、第１電極１２２と第２電極１４２とを同じ材料により形成すればよい。第１ウェハ１１と第２ウェハ１２とを直接接合した後、熱処理を行ってもよい。熱処理により第１ウェハ１１と第２ウェハ１２との接合強度をさらに高めることができる。熱処理温度は４００℃以下とすることができる。
【００４０】
次に、図５に示すように積層ウェハ１３について、第１ウェハ１１の裏面側から研磨を行い、第１ウェハ本体１１Ａの厚さを薄くする。第１ウェハ１１の研磨は、グラインダー等による研磨と、ＣＭＰ法による研磨とを組み合わせて行うことができる。この後、第１ウェハ本体１１Ａを貫通する貫通電極１１３及び貫通電極１１３と接続された再配線１１４を形成する。貫通電極１１３及び再配線１１４は、通常の方法により形成することができる。貫通電極１１３を形成する前に第１ウェハ本体１１Ａの厚さを薄くすることにより、貫通電極１１３の形成が容易となる。この場合、第１ウェハ本体１１Ａの厚さを、第２ウェハ本体１２Ａよりも薄くしてかまわない。これにより、最終的に得られる積層半導体チップにおいて第１基板１０１の厚さは、第２基板１３１よりも薄くなる。なお、第１ウェハ１１と第２ウェハ１２とを積層した後に貫通電極１１３を形成する例を示したが、貫通電極１１３を形成してから第１ウェハ１１と第２ウェハ１２とを積層してもよい。
【００４１】
次に、図６に示すように第１領域１０１Ａを基準として積層ウェハ１３を個片化する。これにより、第１基板１０１と拡張第２基板１０２とが積層された積層半導体チップが得られる。
【００４２】
本実施形態においては、第２表面層１３２を樹脂により拡張した第２基板１３１の上に設けた再配線層としている。また、貫通電極１１３を第１基板１０１の側に設けている。このため、第２基板１３１に、積層半導体チップ用に協調設計されていない半導体チップを用いることが容易にできる。従って、例えば協調設計が困難な他社製の半導体チップと、自社製の半導体チップとを積層することが容易にできる。
【００４３】
本実施形態において、第１表面層１１２を第１基板本体１１１の上に設けた配線層とする例を示したが、第１表面層１１２を再配線層としてもよい。第１表面層１１２を再配線層とすることにより、第１基板１０１のレイアウト設計が容易となる。また、第２基板本体１３１Ａと第２表面層１３２との間に保護膜１３１Ｂ及びパッド電極１３１Ｃが存在する構成としたが、第２表面層１３２に配線層としての機能を持たせ、パッド電極１３１Ｃが設けられていない構成とすることも可能である。
【００４４】
本実施形態においては、第１基板１０１側に貫通電極１１３及び再配線１１４を設ける例を示した。しかし、図７に示すように、拡張第２基板１０２側に貫通電極１３３及び再配線１３４を設ける構成としてもよい。貫通電極１３３は、シリコン基板である第２基板本体１３１Ａを貫通するように設ける。貫通電極１３３を設ける場合には、貫通電極１３３を設ける前に、第２ウェハ１２を裏面側から研磨して、第２基板本体１３１Ａの厚さを薄くすればよい。この場合、第２基板１３１の厚さを、第１基板１０１よりも薄くしてかまわない。拡張第２基板１０２側に貫通電極１３３を設ける場合にも、第１表面層１１２を再配線層としてかまわない。このようにすれば、サイズが大きい第１基板１０１として積層用に設計していない半導体チップを用いることが容易にできる。また、第２基板本体１３１Ａの上にパッド電極１３１Ｃが設けられていない構成としてもよい。
【００４５】
本実施形態において、第１基板及び第２基板はどのような半導体チップとしてもよい。例えば、少なくとも一方をメモリチップとしてもよい。また、少なくとも一方をセンサを含むチップとしてもよい。第１基板と第２基板とは、異種のチップとすることができるが、同種のチップとしてもよい。
【００４６】
本実施形態の半導体装置において第１電極及び第２電極の数は必要に応じて決定すればよい。また、貫通電極及び再配線は１つしか図示されていないが、貫通電極及び再配線の数も必要に応じて決定すればよい。貫通電極及び再配線は、電気的導通を確保できればどのような形状としてもよい。例えば、基板本体に設けられた貫通孔に導電性の材料を埋め込んで形成すればよいが、貫通孔の内壁に沿って導電膜をリング状に形成した構成としてもよい。この場合、導電膜の中央部にさらに絶縁膜が埋め込まれた構成としてもよい。また、貫通電極はどのような材料を用いて形成してもよい。貫通配線及び再配線の材料として、例えば銅、ポリシリコン又はタングステン等を用いることができる。
【産業上の利用可能性】
【００４７】
本開示の半導体装置及びその製造方法は、ウェハ−ウェハ積層が容易であり、特に積層半導体チップ及びその製造方法等として有用である。
【符号の説明】
【００４８】
１１      第１ウェハ
１１Ａ    第１ウェハ本体
１２      第２ウェハ
１２Ａ    第２ウェハ本体
１３      積層ウェハ
１０１      第１基板
１０１Ａ    第１領域
１０２      第２基板
１１１      第１基板
１１２      第１表面層
１１３      貫通電極
１１４      再配線
１２１      第１絶縁膜
１２２      第１電極
１３１      第２基板
１３１Ａ    第２基板本体
１３１Ｂ    保護絶縁膜
１３１Ｃ    パッド電極
１３２      第２表面層
１３３      貫通電極
１３４      再配線
１３５      樹脂部
１４１      第２絶縁膜
１４２      第２電極
１４３      ビア
１５１      支持基板
１５２      接着材層
１７１      第１主面
１７２      第２主面
１７２Ａ    拡張第２主面
【図１】
2014196105.tif 000003
【図２】
2014196105.tif 000004
【図３】
2014196105.tif 000005
【図４】
2014196105.tif 000006
【図５】
2014196105.tif 000007
【図６】
2014196105.tif 000008
【図７】
2014196105.tif 000009
【手続補正書】
【提出日】平成27年7月13日(2015.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１主面に回路素子が設けられ、前記第１主面の上に、第１電極を含む第１表面層が設けられた第１基板と、
第２主面の上に回路素子が設けられた第２基板と、
前記第２基板の側面上に設けられた樹脂部と、
前記第２基板及び前記第２基板の周囲の前記樹脂部により構成された拡張第２主面の上に設けられ、第２電極を含む第２表面層とを有し、前記第２表面層の表面全体を前記第１表面層の表面全体と接するようにして前記第１基板と直接接合された拡張第２基板と、
前記第１電極と接続され、前記第１基板を貫通するか、又は前記第２電極と接続され、前記第２基板を貫通する貫通電極とを備え、
前記第２基板の平面サイズは、前記第１基板の平面サイズよりも小さく、
前記第１電極と前記第２電極とは、互いに接して接続されている、半導体装置。
【請求項２】
前記第２基板は、第２基板本体と、前記第２基板本体と前記第２表面層との間に設けられた配線層を有し、
前記第２表面層は、再配線層である、請求項１に記載の半導体装置。
【請求項３】
前記第１基板は、第１基板本体と、前記第１基板本体と前記第１表面層との間に設けられた配線層を有し、
前記第１表面層は、再配線層である、請求項１又は２に記載の半導体装置。
【請求項４】
前記貫通電極は、前記第１基板を貫通し、
前記第１基板は、前記第２基板よりも薄い、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記貫通電極は、前記第２基板を貫通し、
前記第２基板は、前記第１基板よりも薄い、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１電極及び第２電極は、銅、アルミニウム、ニッケル又はタングステンを含む材料からなる、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１表面層は、前記第１電極を囲む第１絶縁膜を有し、
前記第２表面層は、前記第２電極を囲む第２絶縁膜を有し、
前記第１絶縁膜及び第２絶縁膜は、酸化シリコン、窒化シリコン又は感光性樹脂からなる、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１基板及び前記第２基板の少なくとも一方は、メモリ素子を含むメモリチップである、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１基板及び前記第２基板の少なくとも一方は、センサ素子を含むセンサチップである、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
それぞれが第１主面に回路素子が設けられた第１基板となる複数の第１領域を含み、前記第１主面の上に、第１電極を有する第１表面層が設けられた第１ウェハを準備する工程と、
それぞれの第２主面に回路素子が設けられ、前記第１領域よりも小さい複数のプレチップと、前記プレチップ同士の間に設けられた樹脂部と、前記プレチップ及び前記プレチップの周囲の前記樹脂部により構成された拡張第２主面の上に設けられ、第２電極を有する第２表面層とを有する第２ウェハを準備する工程と、
前記第１表面層の表面全体と前記第２表面層の表面全体とが直接接するように接触させて、前記第１ウェハと前記第２ウェハとを直接接合して積層ウェハを形成する工程と、
前記第１領域又は前記プレチップを貫通する貫通電極を形成する工程と、
前記貫通電極を形成する工程よりも後に、前記積層ウェハをダイシングする工程とを備え、
前記積層ウェハを形成する工程において、前記第１電極と前記第２電極とは互いに接して接続される、半導体装置の製造方法。
【請求項１１】
前記第２ウェハを準備する工程は、
前記プレチップを準備する工程と、
前記第１領域と対応する間隔をおいて前記プレチップを支持基板の上に配置する工程と、
前記プレチップ同士の間に樹脂を充填して前記樹脂部を形成する工程と、
前記拡張第２主面の上に前記第２表面層を形成する工程とを含む、請求項１０に記載の半導体装置の製造方法。
【国際調査報告】
2014196105.tif 000010
2014196105.tif 000011
2014196105.tif 000012
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