(57)【要約】  窒化物半導体装置は、基板(１)と、上記基板(１)上に形成されると共に、第１窒化物半導体層(３)と、上記第１窒化物半導体層(３)とは組成が異なる第２窒化物半導体層(４)とを含み、上記第１窒化物半導体層(３)と上記第２窒化物半導体層(４)とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造(５)と、上記窒化物半導体積層構造(５)の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜(９)とを備える。
2016059889.tif 000002
【特許請求の範囲】
【請求項１】
基板(１)と、
上記基板(１)上に形成されると共に、第１窒化物半導体層(３)と、上記第１窒化物半導体層(３)とは組成が異なる第２窒化物半導体層(４)とを含み、上記第１窒化物半導体層(３)と上記第２窒化物半導体層(４)とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造(５)と、
上記窒化物半導体積層構造(５)の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜(９)と
を備えたことを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記絶縁膜(９)を構成する上記窒化シリコンは、Ｎ‐Ｈ結合量が１.０×１０２１cm−３以上である
ことを特徴とする窒化物半導体装置。
【請求項３】
請求項１または請求項２に記載の窒化物半導体装置において、
上記絶縁膜(９)を第１絶縁膜(９)とし、
上記第１絶縁膜(９)上に積層されると共に、Ｓi‐Ｈ結合量が上記第１絶縁膜(９)よりも多い窒化シリコンから成る第２絶縁膜(１５)を備えた
ことを特徴とする窒化物半導体装置。
【請求項４】
請求項３に記載の窒化物半導体装置において、
上記第１絶縁膜(９)と上記第２絶縁膜(１５)との膜厚の合計値が、２５nm以上である
ことを特徴とする窒化物半導体装置。
【請求項５】
請求項３または請求項４に記載の窒化物半導体装置において、
上記第２絶縁膜(１５)上における少なくとも一部を覆う、Ｓi‐Ｈ結合量が上記第２絶縁膜(１５)よりも少ない窒化シリコンから成る第３絶縁膜(２１)を備えた
ことを特徴とする窒化物半導体装置。
【請求項６】
請求項１から５までのいずれか一項に記載の窒化物半導体装置を製造する窒化物半導体装置の製造方法であって、
上記絶縁膜(９)を８００℃以上でアニールする
ことを特徴とする窒化物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体装置に関する。
【背景技術】
【０００２】
従来、組成の異なる複数の層からなる窒化物半導体積層構造のヘテロ界面に発生する２次元電子ガス(２ＤＥＧ)を利用した電界効果トランジスタでは、電圧印可時にオン抵抗が変動する電流コラプスと呼ばれる現象が発生するが、窒化物半導体の表面上にＳiＮ(窒化シリコン)膜を積層することで上記電流コラプスを抑制できることが知られている。ところが、上記電流コラプスを抑制する効果はＳiＮ膜の特性に影響されるため、様々な研究および開発が行われている。【０００３】
上記電流コラプスを抑制する効果が高いＳiＮ膜には、電流がリークするという欠点がある。そのために、これまで、窒化物半導体の表面上に積層するＳiＮ膜を、水素を多く含んで上記電流コラプスを抑制する役割を持った層と、水素が少なくリーク電流を抑制する役割を持った層との２層構造とする提案がなされている。【０００４】
このような２層構造のＳiＮ膜を窒化物半導体の表面上に積層した窒化物半導体装置として、特開２００８‐２０５３９２号公報(特許文献１)に開示された半導体装置がある。この特許文献１に開示された半導体装置においては、ＧaＮ電子走行層,ＡlＧaＮ電子供給層およびＧaＮ表面層を含む化合物半導体領域の表面上に、Ｓi‐ＨまたはＮ‐Ｈの濃度が高い非ストイキオメトリの第１ＳiＮ膜と、Ｓi‐ＨまたはＮ‐Ｈ結合が少なく絶縁性に優れた略ストイキオメトリの第２ＳiＮ膜とを積層させることによって、上記電流コラプスの抑制とリーク電流の抑制との両立を図っている。【０００５】
また、特開２００９‐１６４３００号公報(特許文献２)に開示されたような半導体装置がある。この特許文献２に開示された半導体装置においては、ＧaＮ電子走行層,ＡlＧaＮ電子供給層およびＧaＮ表面層を含む化合物半導体積層構造の表面上に、Ｓi‐Ｈ結合の濃度とＮ‐Ｈ結合の濃度を足した合計濃度が低くて絶縁性に優れたストイキオメトリの第１ＳiＮ膜と、Ｓi‐Ｈ結合の濃度とＮ‐Ｈ結合の濃度を足した合計濃度が高くて化合物半導体表面に対する安定化作用に優れた非ストイキオメトリの第２ＳiＮ膜とを積層させることによって、上記電流コラプスの抑制とリーク電流の抑制との両立を図っている。【０００６】
しかしながら、上記特許文献１および上記特許文献２に開示された従来の半導体装置においては、以下のような問題がある。【０００７】
すなわち、上述したように窒化物半導体を含む化合物半導体領域の表面上にＳiＮ膜を２層に積層しても、高温高電圧ストレス試験を実施するとリーク電流が増加し、スイッチングデバイスとして長時間の使用に耐えられないという問題が確認された。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８‐２０５３９２号公報
【特許文献２】特開２００９‐１６４３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、窒化物半導体層上に積層するＳiＮ膜の特性を適正化し、高温高電圧ストレス試験の歩留まりが高く、スイッチングデバイスとして長時間の使用に耐えることが可能な窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成されると共に、第１窒化物半導体層と、上記第１窒化物半導体層とは組成が異なる第２窒化物半導体層とを含み、上記第１窒化物半導体層と上記第２窒化物半導体層とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造と、
上記窒化物半導体積層構造の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜と
を備えたことを特徴としている。【００１１】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜を構成する上記窒化シリコンは、Ｎ‐Ｈ結合量が１.０×１０２１cm−３以上である。【００１２】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜を第１絶縁膜とし、
上記第１絶縁膜上に積層されると共に、Ｓi‐Ｈ結合量が上記第１絶縁膜よりも多い窒化シリコンから成る第２絶縁膜を備えている。【００１３】
また、一実施の形態の窒化物半導体装置では、
上記第１絶縁膜と上記第２絶縁膜との膜厚の合計値が、２５nm以上である。【００１４】
また、一実施の形態の窒化物半導体装置では、
上記第２絶縁膜上における少なくとも一部を覆う、Ｓi‐Ｈ結合量が上記第２絶縁膜よりも少ない窒化シリコンから成る第３絶縁膜を備えている。【００１５】
この発明の窒化物半導体装置の製造方法は、
この発明または一実施形態の窒化物半導体装置を製造する窒化物半導体装置の製造方法であって、
上記絶縁膜を８００℃以上でアニールすることを特徴としている。
【発明の効果】
【００１６】
以上より明らかなように、この発明の窒化物半導体装置は、上記窒化物半導体積層構造の表面の少なくとも一部を覆う、窒化シリコンから成る絶縁膜のＳi‐Ｈ結合量を６.０×１０２１cm−３以下にしている。したがって、本窒化物半導体装置を用いた半導体素子に対して高温高電圧ストレス試験を行った場合に、試験後のリーク電流が試験前のリーク電流の５倍を超える不良の発生を防止することができ、上記絶縁膜の特性を適正化することができる。【００１７】
すなわち、この発明によれば、スイッチングデバイスとして長時間の使用に耐えることが可能なであ窒化物半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】この発明の窒化物半導体装置としての窒化物半導体ＨＦＥＴにおける断面図である。
【図２】図１に示す窒化物半導体ＨＦＥＴの製造工程における断面図である。
【図３】図２に続く工程における断面図である。
【図４】図３に続く工程における断面図である。
【図５】図４に続く工程における断面図である。
【図６】図５に続く工程における断面図である。
【図７】高温高電圧ストレス試験の歩留まりと絶縁膜のＳi‐Ｈ結合量との関係を示す図である。
【図８】図１とは異なる窒化物半導体ＨＦＥＴにおける断面図である。
【図９】図８に示す窒化物半導体ＨＦＥＴの製造工程における断面図で図である。
【図１０】図１および図８とは異なる窒化物半導体ＨＦＥＴにおける断面図である。
【図１１】図１０に示す窒化物半導体ＨＦＥＴの製造工程における断面図である。
【図１２】図１１に続く工程における断面図である。
【図１３】図１２に続く工程における断面図である。
【図１４】図１３に続く工程における断面図である。
【図１５】絶縁膜のＳｉ−Ｈ結合量とアニール温度との関係を示す図である。
【発明を実施するための形態】
【００１９】
以下、この発明を図示の実施の形態により詳細に説明する。尚、図面において、同一の参照符号は、同一部分または相当部分を表わすものである。また、長さ,幅,厚さ,深さ等の図面上の寸法は、図面の明瞭化と簡略化のために実際の尺度から適宜変更されており、実際の相対寸法を表してはいない。
【００２０】
・第１実施の形態
図１は、本第１実施の形態の窒化物半導体装置としての窒化物半導体ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)における断面図である。
【００２１】
本実施の形態における窒化物半導体ＨＦＥＴは、図１に示すように、Ｓiからなる基板１上に、アンドープＡlＧaＮからなるバッファ層２と、アンドープＧaＮからなるチャネル層３と、アンドープＡlｘＧa１−ｘＮ(０＜ｘ＜１)からなるバリア層４が、この順序で積層されて形成されている。ＡlｘＧa１−ｘＮにおけるＡl混晶比ｘは、本実施の形態においては、ｘ＝０.１７としている。
【００２２】
上記チャネル層３とバリア層４との界面に、上記２次元電子ガスが発生する。尚、本実施の形態においては、バッファ層２とチャネル層３とバリア層４とで窒化物半導体積層構造５を構成している。尚、本実施の形態においては、バリア層４の厚みを３０nmとしている。
【００２３】
上記窒化物半導体積層構造５上に、予め設定された間隔を空けてソース電極６とドレイン電極７が形成されている。ここで、ソース電極６およびドレイン電極７は、一例としてＴi,Ａl,ＴiＮを順に積層してなるＴi/Ａl/ＴiＮで構成されている。尚、ソース電極６およびドレイン電極７は、窒化物半導体積層構造５におけるソース電極６とドレイン電極７とが形成される箇所にチャネル層３に至るリセスを形成し、電極材料をスパッタリングしてアニールすることよって、オーミックコンタクトを成すように形成されている。
【００２４】
上記窒化物半導体積層構造５上であって、且つソース電極６とドレイン電極７との間には、ゲート電極８が形成されている。このゲート電極８は、例えば、ＷＮで作製されている。
【００２５】
上記窒化物半導体積層構造５上におけるソース電極６からゲート電極８までの間、および、ゲート電極８からドレイン電極７との間に、ＳiＮ(窒化シリコン)からなる絶縁膜９が形成されている。ここで、ゲート電極８におけるソース電極６側の端部は、庇状に絶縁膜９上に延在するフィールドプレート部８aを構成している。また、ゲート電極８におけるドレイン電極７側の端部は、庇状に絶縁膜９上に延在するフィールドプレート部８bを構成している。
【００２６】
本実施の形態においては、上記絶縁膜９として、Ｓi‐Ｈ結合量が２.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が４.０×１０２１cm−３であり、屈折率が１.９１であり、比誘電率が７.２のＳiＮ膜を用いている。また、絶縁膜９の厚みを２００nmとしている。
【００２７】
詳細は後述するが、上記絶縁膜９は、高温高電圧ストレス試験によるリーク電流の増加を抑制する機能を有している。
【００２８】
尚、上記絶縁膜９の屈折率は、同じ条件で成膜した単層膜をエリプソメトリで波長６３３nmで測定することによって得られた値である。また、比誘電率は、同じ条件で成膜した単層膜をメタルで挟んで作成した構造体を、１００kＨzの周波数で測定した容量値から算出した値である。後述する実施の形態において用いる第２絶縁膜および第３絶縁膜の屈折率および比誘電率の場合も同様にして求めている。
【００２９】
また、上記絶縁膜９のＳｉ−Ｈ結合量とＮ−Ｈ結合量は、同じ条件で成膜した単層膜をＦＴ−ＩＲ(フーリエ変換赤外分光光度計)によって測定し、ピーク面積と、非特許文献(W. A. Lanford and M. J. Rand, J. Appl. Phys. 49, 2473 (1978))に記載の変換式とから算出することによって得られた値である。
【００３０】
尚、後述する実施の形態において用いる第２絶縁膜および第３絶縁膜のＳｉ−Ｈ結合量およびＮ−Ｈ結合量の場合も、絶縁膜９の場合と同様にして求めている。
【００３１】
次に、本実施の形態における窒化物半導体ＨＦＥＴの製造方法を、図２〜図７に従って説明する。
【００３２】
先ず、図２に示すように、Ｓi基板１上に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属気相成長)法を用いて、アンドープＡlＧaＮバッファ層２と、アンドープＧaＮチャネル層３と、アンドープＡlＧaＮバリア層４とを、順に形成する。
【００３３】
次に、図３に示すように、上記ＡlＧaＮバリア層４上に、絶縁膜９であるＳiＮ膜を、プラズマＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法によって成膜する。この絶縁膜９の成長温度は、一例として２２５℃としているが、１００℃〜４００℃の範囲内で他の温度に設定してもよい。
【００３４】
さらに、上記絶縁膜９上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、例えばＢＨＦ(バッファード弗酸)を用いたウェットエッチングによって、絶縁膜９に開口部１０を形成する。尚、上記ウェットエッチングに替えて、ドライエッチングによって開口部１０を形成してもよい。
【００３５】
次に、図３の状態で、例えば、８００℃で６０分のアニール(熱処理)を窒素雰囲気中で行う。このアニール処理によって、ＳiＮ膜９中の水素が脱離して、Ｓi‐Ｈ結合量が低下し、ＢＨＦによるウェットエッチングレートが低下する。このアニールによって、絶縁膜９のＳi‐Ｈ結合量が２.０×１０２１cm−３となる。
【００３６】
尚、上記絶縁膜９をアニールするための温度は、一例として８００℃としているが、絶縁膜９のＳｉ−Ｈ結合量を６.０×１０２１cm−３以下とすることを目的とするのであれば、６００℃以上としてもよい。すなわち、絶縁膜９を６００℃でアニールすれば、図１５に示すように、Ｓｉ−Ｈ結合量を６.０×１０２１cm−３以下とすることができる。このとき、絶縁膜９をアニールするための温度を８００℃以上にすれば、電流コラプスを抑制する効果も得られる。
【００３７】
次に、図４に示すように、上記絶縁膜９上および開口部１０内にＷＮをスパッタリングし、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後に、ドライエッチングを行ってゲート電極８を形成する。
【００３８】
次に、図５に示すように、上記絶縁膜９上およびゲート電極８上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、絶縁膜９およびアンドープＡlＧaＮバリア層４と、アンドープＧaＮチャネル層３の一部とを、ドライエッチングにより除去して開口部１１,１２を形成する。尚、上記ドライエッチングに替えて、ウェットエッチングによって、絶縁膜９に開口部１１,１２を形成してもよい。
【００３９】
次に、図６に示すように、上記絶縁膜９上および開口部１１,１２内に、スパッタリングによってＴi,Ａl,ＴiＮを順に積層することにより、Ｔi/Ａl/ＴiＮ積層金属膜を形成する。ここで、ＴiＮ層は、後工程からＴi/Ａl層を保護するためのキャップ層である。尚、上記スパッタリングに替えて、Ｔi,Ａlを蒸着してもよい。この後、例えば４００℃以上且つ５００℃以下で１０分間以上アニールすることによって、ＧaＮチャネル層３と上記Ｔi/Ａl/ＴiＮ積層金属膜との間にオーミックコンタクトが得られる。
【００４０】
その後、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、ドライエッチングによってソース電極６およびドレイン電極７を形成する。こうして、本窒化物半導体ＨＦＥＴが完成する。
【００４１】
発明者等は、上記窒化物半導体積層構造５上に形成する絶縁膜９について、種々検討を行った。その結果、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下のＳiＮからなる絶縁膜を用いることによって、高温高電圧ストレス試験によるリーク電流の増加を抑制できることを見出した。
【００４２】
ここで、上記高温高電圧ストレス試験とは、本窒化物半導体ＨＦＥＴが通常用いられる温度よりも高い温度に保持した状態で、且つスイッチング動作のオフ状態において、本窒化物半導体ＨＦＥＴが通常用いられるオフ電圧よりも高いオフ電圧によって一定時間継続させた後に、リーク電流の増加を評価する加速試験である。上記リーク電流の増加が抑制されて、リーク電流によるＨＦＥＴの破壊が生じないことが、本窒化物半導体ＨＦＥＴをスイッチングデバイスとして使用する際に必須とされている。
【００４３】
図７に、上記高温高電圧ストレス試験の歩留まりと、窒化物半導体上に形成される絶縁膜９のＳi‐Ｈ結合量との関係を示す。この試験は、本窒化物半導体ＨＦＥＴをオフの状態になるようゲート電圧を設定し、１８０℃の環境温度の下、ドレイン電極７に６５０Ｖの電圧を１００時間印加して行った。この試験前後においてＨＦＥＴのリーク電流を測定し、試験後のリーク電流が試験前のリーク電流の５倍を超えた素子を不良と判定し、歩留まりを算出している。
【００４４】
図７から分かるように、上記絶縁膜９として用いたＳiＮの上記Ｓi‐Ｈ結合量が６×１０２１cm−３以下のときに、高温高電圧ストレス試験の歩留まりを１００％にすることができ、スイッチングデバイスとして使用可能であることを確認できる。
【００４５】
さらに、上記絶縁膜９として用いるＳiＮは、上記ＳiＮの上記Ｎ‐Ｈ結合量を、１.０×１０２１cm−３以上にすることによって、上記高温高電圧ストレス試験において、本窒化物半導体ＨＦＥＴをオフの状態でドレイン電極７に６５０Ｖの電圧の印加時間を２００時間としても歩留りを１００％にすることができる。
【００４６】
また、上記ＳiＮからなる絶縁膜９に８００℃以上のアニールを行えば、電流コラプスを抑制する効果も得られる。
【００４７】
・第２実施の形態
図８は、本第２実施の形態の窒化物半導体ＨＦＥＴにおける断面図である。
【００４８】
本実施の形態における窒化物半導体ＨＦＥＴは、図８に示すように、上記第１の実施形態と同様の窒化物半導体積層構造５を有している。そして、窒化物半導体積層構造５上におけるソース電極６からゲート電極８までの間、および、ゲート電極８からドレイン電極７との間に形成される絶縁膜を、上記第１実施の形態における絶縁膜９と全く同じＳiＮ(窒化シリコン)からなる第１絶縁膜９と、この第１絶縁膜９上に形成されたＳiＮからなる第２絶縁膜１５とで構成されている。その他は、第１の実施形態と同様である。
【００４９】
本実施の形態においては、上記第１絶縁膜９のＳiＮ膜として、Ｓi‐Ｈ結合量が２.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が４.０×１０２１cm−３であり、屈折率が１.９１であり、比誘電率が７.２であるＳiＮ膜を用いている。また、第１絶縁膜９の厚みを１０nmとしている。
【００５０】
また、上記第２絶縁膜１５として、Ｓi‐Ｈ結合量が６.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が１.０×１０２１cm−３であり、屈折率が１.９９であり、比誘電率が７.８であるＳiＮ膜を用いている。また、第２絶縁膜１５の厚みを２００nmとしている。
【００５１】
詳細は後述するが、この第２絶縁膜１５は、本窒化物半導体ＨＦＥＴの作成工程において、第１絶縁膜９を保護する機能を有している。
【００５２】
次に、本実施の形態における窒化物半導体ＨＦＥＴの製造方法を、図２および図９に従って説明する。
【００５３】
先ず、上記第１実施の形態の場合と同様にして、図２に示すように、Ｓi基板１上に、アンドープＡlＧaＮバッファ層２、アンドープＧaＮチャネル層３、アンドープＡlＧaＮバリア層４を、順に形成する。そして、ＡlＧaＮバリア層４上に、第１実施の形態における絶縁膜９の場合と同様にして、第１絶縁膜９であるＳiＮ膜をプラズマＣＶＤ法によって成膜する。
【００５４】
引き続いて、上記第２絶縁膜１５となるＳiＮ膜を、プラズマＣＶＤ法によって成膜する。この第１絶縁膜９および第２絶縁膜１５の成長温度は、一例として２２５℃としているが、１００℃〜４００℃の範囲内で他の温度に設定してもよい。
【００５５】
次に、上記第２絶縁膜１５上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後に、例えば上記ＢＨＦを用いたウェットエッチングによって、図９に示すように第１絶縁膜９および第２絶縁膜１５に開口部１６を形成する。尚、上記ウェットエッチングに替えて、ドライエッチングによって開口部１６を形成してもよい。
【００５６】
その際に、上記第１絶縁膜９上を、この第１絶縁膜９よりもＳi‐Ｈ結合量の多い第２絶縁膜１５で覆うことによって、上記フォトリソグラフィ工程にて行われるレジスト剥離の際における薬液処理やプラズマ処理によって第１絶縁膜９が改質することを防止することができる。
【００５７】
次に、図９に示す状態において、８００℃で６０分のアニール(熱処理)を窒素雰囲気中で行う。このアニール処理によって、ＳiＮ膜中の水素が脱離して、Ｓi‐Ｈ結合量が低下し、上記ＢＨＦによるウェットエッチングレートが低下する。このアニールによって、第１絶縁膜９のＳi‐Ｈ結合量が２.０×１０２１cm−３となり、第２絶縁膜１５のＳi‐Ｈ結合量が６.０×１０２１cm−３となる。
【００５８】
次に、上記第２絶縁膜１５上および開口部１６内にＷＮをスパッタリングする。以後、上記第１実施の形態において絶縁膜９上に対して実行する工程と同じ工程を、第２絶縁膜１５上に対して実行することによって、本窒化物半導体ＨＦＥＴが完成する。
【００５９】
発明者等は、上記第１絶縁膜９上に形成する第２絶縁膜１５について検討を行った。その結果、Ｓi‐Ｈ結合量が第１絶縁膜９よりも多いＳiＮからなり、レジスト剥離の際における薬液処理やプラズマ処理に耐性のある絶縁膜を用いることによって、第１絶縁膜９を保護することができ、高温高電圧ストレス試験によるリーク電流の増加をさらに抑制できることを見出した。
【００６０】
・第３実施の形態
図１０は、本第３実施の形態の窒化物半導体ＨＦＥＴにおける断面図である。
【００６１】
本実施の形態における窒化物半導体ＨＦＥＴは、図１０に示すように、窒化物半導体積層構造５上におけるソース電極６からゲート電極８までの間、および、ゲート電極８からドレイン電極７との間に形成される絶縁膜を、上記第１実施の形態における絶縁膜９と全く同じＳiＮ(窒化シリコン)からなる第１絶縁膜９と、この第１絶縁膜９上に上記第２実施の形態における第２絶縁膜１５と同様にして形成されたＳiＮからなる第２絶縁膜１５と、この第２絶縁膜１５上に形成されたＳiＮからなる第３絶縁膜２１とで、構成している。その他は、第１の実施形態と同様である。
【００６２】
本実施の形態においては、上記第１絶縁膜９として、上記Ｓi‐Ｈ結合量が２.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が４.０×１０２１cm−３であり、屈折率が１.９１であり、比誘電率が７.２であるＳiＮ膜を用いている。また、第１絶縁膜９の厚みを１０nmとしている。
【００６３】
また、上記第２絶縁膜１５として、Ｓi‐Ｈ結合量が８.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が２.０×１０２１cm−３であり、屈折率が１.９９であり、比誘電率が７.８であるＳiＮ膜を用いている。また、第２絶縁膜１５の厚みを２０nmとしている。
【００６４】
また、上記第３絶縁膜２１として、Ｓi‐Ｈ結合量が２.０×１０２１cm−３であり、Ｎ‐Ｈ結合量が１.３×１０２２cm−３であり、屈折率が１.８７であり、比誘電率が６.８であるＳiＮ膜を用いている。また、第３絶縁膜２１の厚みを１５０nmとしている。
【００６５】
上記第３絶縁膜２１は、第２絶縁膜１５よりもＳi‐Ｈ結合量が少ないため、絶縁性が高く、ゲート電極８からのリーク電流を低減する機能を有している。
【００６６】
次に、本実施の形態における窒化物半導体ＨＦＥＴの製造方法を、図９および図１１〜図１４に従って説明する。
【００６７】
先ず、上記第１実施の形態および第２の実施の形態と同様にして、図９に示すように、Ｓi基板１上に、アンドープＡlＧaＮバッファ層２、アンドープＧaＮチャネル層３、アンドープＡlＧaＮバリア層４を、順に形成する。そして、ＡlＧaＮバリア層４上に、第１絶縁膜９となるＳiＮ膜を成膜する。引き続いて、上記第２の実施の形態と同様にして、第２絶縁膜１５となるＳiＮ膜を成膜する。この状態において、窒素雰囲気中で８００℃で６０分のアニールを行う。このアニールによって、第１絶縁膜９のＳi‐Ｈ結合量が２.０×１０２１cm−３となり、第２絶縁膜１５のＳi‐Ｈ結合量が６.０×１０２１cm−３となる。さらに、上記第２の実施の形態と同様にして、第１絶縁膜９および第２絶縁膜１５に開口部１６を形成する。以下、本実施の形態においては、開口部１６を第１開口部１６と言う。
【００６８】
次に、上記第２絶縁膜１５上に、第３絶縁膜２１となるＳiＮ膜を、プラズマＣＶＤ法によって成膜する。第３絶縁膜２１の成長温度は、一例として２２５℃としているが、１００℃〜４００℃の範囲内で他の温度に設定してもよい。
【００６９】
次に、図１１に示すように、上記第３絶縁膜２１上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、例えば上記ＢＨＦを用いたウェットエッチングによって、第３絶縁膜２１上における開口部１６の個所に第２開口部２２を形成する。
【００７０】
その場合、上記第３絶縁膜２１のウェットエッチングレートが、アニールされた第２絶縁膜１５のウェットエッチングレートよりも速いため、第２開口部２２内には第１開口部１６の縁で成る段差形状２３が形成される。
【００７１】
次に、図１１に示す状態において、６８０℃で６０分のアニール(熱処理)を窒素雰囲気中で行う。このアニール処理によって、ＳiＮ膜中の水素が脱離して、Ｓi‐Ｈ結合量が低下し、上記ＢＨＦによるウェットエッチングレートが低下する。このアニールによって、第１絶縁膜９のＳi‐Ｈ結合量が３×１０２１cm−３となり、第２絶縁膜１５のＳi‐Ｈ結合量が８×１０２１cm−３となり、第３絶縁膜２１のＳi‐Ｈ結合量が２×１０２１cm−３となるのである。
【００７２】
次に、図１２に示すように、上記第３絶縁膜２１上および第１,第２開口部１６,２２内にＷＮをスパッタリングし、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、ドライエッチングを用いてゲート電極８を形成する。
【００７３】
その際に、上記第２開口部２２には段差形状２３が形成されているため、ゲート電極８におけるソース電極６側の端部は、庇状に第３絶縁膜２１上に延在する先端部８cと、第３絶縁膜２１における第２開口部２２の開口面を覆う中間部８dとを有するフィールドプレート部８aが形成される。また、ゲート電極８におけるドレイン電極７側の端部は、庇状に第３絶縁膜２１上に延在する先端部８eと、第３絶縁膜２１における第２開口部２２の開口面を覆う中間部８fとを有するフィールドプレート部８bが形成される。
【００７４】
このフィールドプレート８a,８bは、本窒化物半導体ＨＦＥＴをスイッチングデバイスとして使用する際に、オフ時にゲート電極８近傍の窒化物半導体積層構造５や絶縁膜９,１５,２１に掛かる電界強度を緩和する機能を有している。
【００７５】
次に、図１３に示すように、上記第３絶縁膜２１上およびゲート電極８上に、一般的に用いられるフォトリソグラフィ工程によるレジストパターン形成を行った後、例えば上記ＢＨＦを用いたウェットエッチングによって、第３絶縁膜２１に開口部を形成する。引き続き、同じレジストパターンを用いて、第２絶縁膜１５,第１絶縁膜９およびアンドープＡlＧaＮバリア層４と、アンドープＧaＮチャネル層３の一部とを、ドライエッチングにより除去して開口部１１,１２を形成する。尚、第３絶縁膜２１に、上記ウェットエッチングに替えてドライエッチングによって上記開口部を形成してもよい。
【００７６】
次に、図１４に示すように、上記第３絶縁膜２１上および開口部１１,１２内に、スパッタリングによってＴi,Ａl,ＴiＮを順に積層することにより、Ｔi/Ａl/ＴiＮ積層金属膜を形成する。以後、上記第１実施の形態においてＴi/Ａl/ＴiＮ積層金属膜に対して実行する工程と同じ工程を、上記Ｔi/Ａl/ＴiＮ積層金属膜に対して実行することによってソース電極６およびドレイン電極７を形成する。こうして、本窒化物半導体ＨＦＥＴが完成する。
【００７７】
発明者等は、上記第２絶縁膜１５上に形成する第３絶縁膜２１について検討を行った。その結果、第３絶縁膜２１として、Ｓi‐Ｈ結合量が第２絶縁膜１５よりも少ないＳiＮからなる絶縁膜を用いることによって、絶縁性を高くしてゲート電極８からのリークを低減できることを見出した。また、ゲート電極８にフィールドプレート部８a,８bを形成することによって、オフ時にゲート電極８近傍の窒化物半導体積層構造５や絶縁膜９,１５,２１に掛かる電界強度を緩和でき、高温高電圧ストレス試験によるリーク電流の増加をさらに抑制できることを見出した。
【００７８】
尚、この発明は、上記各実施の形態に限定されるものではなく、上記基板や窒化物半導体積層構造５や上記各絶縁膜や各電極における素材や寸法等は、特許請求の範囲内で種々変更しても差し支えない。
【００７９】
例えば、上記各実施の形態においては、Ｓi基板を用いた窒化物半導体ＨＦＥＴについて説明した。しかしながら、この発明は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、ＧaＮ基板にＡlＧaＮ層を成長させた窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、窒化物半導体積層構造の構成として、チャネル層３とバリア層４との間にヘテロ改善層を形成してもよい。
【００８０】
また、上記各実施の形態においては、上記窒化物半導体積層構造５の構成として、ＧaＮチャネル層３を用いているが、ＧaＮチャネル層３に替えて、ＡlＧaＮバリア層４よりもバンドギャップの小さい組成を有するＡlＧaＮ層を用いてもよい。さらに、ＡlＧaＮバリア層４上に、キャップ層として、例えばＧaＮからなる約１nmの厚さの層を設けてもよい。
【００８１】
上記バリア層４の膜厚としては、一般的に２０nm〜４０nmがよく使用されるが、特に限定されるものではない。例えば、所望のシートキャリア濃度や所望の閾値電圧等を得るために、自由に設定してよい。さらに、上記各実施の形態においては、バリア層４として、混晶比ｘ＝０.１７％のＡlｘＧa１−ｘＮを用いている。しかしながら、上記２ＤＥＧを誘起し、トランジスタとして動作する結晶性であれば、特に限定されるものではない。
【００８２】
また、上記各実施の形態においては、絶縁膜９を８００℃でアニールしているが、アニールの温度は６００℃以上であればよい。絶縁膜９を６００℃以上でアニールすれば、Ｓｉ−Ｈ結合量を６.０×１０２１cm−３以下とすることができる。
【００８３】
また、上記第１実施の形態および第２実施の形態においては、絶縁膜９のアニールを開口部１６の形成後に実施している一方、上記第３実施の形態においては、絶縁膜９のアニールを開口部１６の形成前に実施しているが、第１〜第３実施形態のうちのいずれの方法でもよく、絶縁膜９を形成してから、ゲート電極またはオーミック電極のいずれかを形成するまでに、絶縁膜９のアニールを実施すればよい。
【００８４】
また、上記各実施の形態においては、上記ゲート電極８の材料としてＷＮを用いているが、上記ＷＮに限らず、例えばＴiＮやＮi/Ａu等で形成しても差し支えない。
【００８５】
また、上記各実施の形態においては、上記Ｔi/Ａl/ＴiＮを積層してソース電極６およびドレイン電極７としてのオーミック電極を形成したが、これに限らず上記キャップ層であるＴiＮは無くともよい。また、スパッタリングによってＴi/Ａlを積層した後、その上にＡu,Ａg,Ｐt等を積層してもよい。また、上記スパッタリングに替えて、上記Ｔi,Ａlを蒸着してもよい。
【００８６】
また、上記第２実施の形態および上記第３実施の形態において、上記第１絶縁膜９の膜厚は、数nm〜２０nmが望ましい。膜厚が薄すぎると、高温高電圧ストレス試験の歩留まりが低下する。これに対し、上記膜厚が厚すぎると、ウェットエッチングによってゲート電極８用の開口部１６を形成する際に、第１絶縁膜９にサイドエッチングが生じ、空隙が形成されてしまうためである。
【００８７】
さらに、上記第１絶縁膜９と第２絶縁膜１５との合計の膜厚は、２５nm〜２００nmが望ましい。膜厚が薄すぎると、レジスト剥離時の薬液処理やプラズマ処理等によって第１絶縁膜９が改質することがあるためである。これに対し、膜厚が厚すぎると、フィールドプレート８a,８bの効果が小さくなるためである。
【００８８】
また、上記第３実施の形態において、上記第３絶縁膜２１の膜厚は、１００nm〜数μmが望ましい。膜厚が薄すぎると、窒化物半導体積層構造５の表面の電界が高くなってしまうためである。これに対し、膜厚が厚すぎると、第３絶縁膜２１による応力が大きくなってウエハが反るという問題が生ずるためである。
【００８９】
以下、この発明を纏めると、この発明の窒化物半導体装置は、
基板１と、
上記基板１上に形成されると共に、第１窒化物半導体層３と、上記第１窒化物半導体層３とは組成が異なる第２窒化物半導体層４とを含み、上記第１窒化物半導体層３と上記第２窒化物半導体層４とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造５と、
上記窒化物半導体積層構造５の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜９と
を備えたことを特徴としている。
【００９０】
図７より、上記絶縁膜９として用いる上記窒化シリコンにおけるＳi‐Ｈ結合量が６×１０２１cm−３以下の場合に、高温高電圧ストレス試験の歩留まりを１００％にすることができること分かる。
【００９１】
上記構成によれば、上記窒化物半導体積層構造５の表面の少なくとも一部を覆う、窒化シリコンから成る絶縁膜９のＳi‐Ｈ結合量を６.０×１０２１cm−３以下にしている。したがって、本窒化物半導体装置を用いた半導体素子に対して高温高電圧ストレス試験を行った場合に、試験後のリーク電流が試験前のリーク電流の５倍を超える不良はなく、上記絶縁膜９の特性を適正化することができる。
【００９２】
すなわち、スイッチングデバイスとして長時間の使用に耐えることが可能な窒化物半導体装置を提供することが可能になる。
【００９３】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜９を構成する上記窒化シリコンは、屈折率が１.９５以下である。
【００９４】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜９を構成する上記窒化シリコンは、Ｎ‐Ｈ結合量が１.０×１０２１cm−３以上である。
【００９５】
この実施の形態によれば、上記絶縁膜９におけるＮ‐Ｈ結合量は、１.０×１０２１cm−３以上である。したがって、本窒化物半導体装置を用いた半導体素子に対して高温高電圧ストレス試験を、条件を厳しくして行っても、試験後のリーク電流が試験前のリーク電流の５倍を超える不良はなく、上記絶縁膜９の特性を適正化することができる。
【００９６】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜９を構成する上記窒化シリコンは、１００kＨzにおける誘電率が６よりも大きく且つ８よりも小さい。
【００９７】
また、一実施の形態の窒化物半導体装置では、
上記絶縁膜９を第１絶縁膜とし、
上記第１絶縁膜９上に積層されると共に、Ｓi‐Ｈ結合量が上記第１絶縁膜９よりも多い窒化シリコンから成る第２絶縁膜１５を備えている。
【００９８】
この実施の形態によれば、上記高温高電圧ストレス試験後のリーク電流が試験前のリーク電流の５倍を超えることがない第１絶縁膜９上に積層されている第２絶縁膜１５は、上記第１絶縁膜９よりもＳi‐Ｈ結合量が多い窒化シリコンから成る絶縁膜を用いている。したがって、第２絶縁膜１５はレジスト剥離の際における薬液処理やプラズマ処理に耐性があり、安定化作用に優れており、上記第１絶縁膜９を保護することができ、高温高電圧ストレス試験によるリーク電流の増加をさらに抑制することができる。
【００９９】
また、一実施の形態の窒化物半導体装置では、
上記第２絶縁膜１５を構成する上記窒化シリコンは、屈折率が１.９５より大きく且つ２.００より小さい。
【０１００】
また、一実施の形態の窒化物半導体装置では、
上記第１絶縁膜９と上記第２絶縁膜１５との膜厚の合計値が、２５nm以上である。
【０１０１】
この実施の形態によれば、上記第１絶縁膜９と上記第２絶縁膜１５との膜厚の合計が２５nm以上であるので、レジスト剥離時の薬液処理やプラズマ処理等によって上記第１絶縁膜９が改質することを防止できる。
【０１０２】
また、一実施の形態の窒化物半導体装置では、
上記第２絶縁膜１５上における少なくとも一部を覆う、Ｓi‐Ｈ結合量が上記第２絶縁膜１５よりも少ない窒化シリコンから成る第３絶縁膜２１を備えている。
【０１０３】
この実施の形態によれば、上記第２絶縁膜１５を覆う上記第３絶縁膜２１として、Ｓi‐Ｈ結合量が上記第２絶縁膜１５よりも少ない窒化シリコンを用いている。したがって、上記絶縁膜の絶縁性を高くして、リーク電流をさらに低減することができる。
【０１０４】
また、一実施の形態の窒化物半導体装置では、
上記第３絶縁膜２１を構成する窒化シリコンは、屈折率が１.９０以下である。
【０１０５】
また、この発明の窒化物半導体装置の製造方法は、
この発明または一実施形態の窒化物半導体装置を製造する窒化物半導体装置の製造方法であって、
上記絶縁膜９を８００℃以上でアニールすることを特徴としている。
【０１０６】
上記構成によれば、上記絶縁膜９を８００℃以上でアニールすることよって、電流コラプスを抑制することができる。
【０１０７】
また、この発明の窒化物半導体装置の製造方法は、
基板１上に、第１窒化物半導体層３とこの第１窒化物半導体層３とは組成の異なる第２窒化物半導体層４とを含む窒化物半導体積層構造５を、上記第１窒化物半導体層３と上記第２窒化物半導体層４とのヘテロ界面に２次元電子ガスが発生するように積層するステップと、
上記窒化物半導体積層構造５の表面における少なくとも一部を、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜９によって覆うステップと
を備えたことを特徴としている。
【０１０８】
上記構成によれば、上記窒化物半導体積層構造５の表面における少なくとも一部を覆う窒化シリコンから成る絶縁膜９のＳi‐Ｈ結合量を、６.０×１０２１cm−３以下に設定している。したがって、本窒化物半導体装置に対して高温高電圧ストレス試験を行った場合、試験後のリーク電流が試験前のリーク電流の５倍を超える不良はなく、上記絶縁膜９の特性を適正化することができる。
【０１０９】
すなわち、スイッチングデバイスとして長時間の使用に耐えることが可能なであ窒化物半導体装置を提供することが可能になる。
【０１１０】
また、この発明の窒化物半導体装置の製造方法は、
基板１上に、第１窒化物半導体層３とこの第１窒化物半導体層３とは組成の異なる第２窒化物半導体層４とを含む窒化物半導体積層構造５を、上記第１窒化物半導体層３と上記第２窒化物半導体層４とのヘテロ界面に２次元電子ガスが発生するように積層するステップと、
上記窒化物半導体積層構造５の表面における少なくとも一部を、屈折率が１.９５以下である窒化シリコンから成る絶縁膜９によって覆うステップと
を備えたことを特徴としている。
【０１１１】
上記構成によれば、上記窒化物半導体積層構造５の表面における少なくとも一部を覆う窒化シリコンから成る絶縁膜９の屈折率を、１.９５以下にしている。
【０１１２】
また、一実施の形態の窒化物半導体装置の製造方法では、
上記絶縁膜９を第１絶縁膜とし、この第１絶縁膜９上に、Ｓi‐Ｈ結合量が上記第１絶縁膜９より多い窒化シリコンから成る第２絶縁膜１５を積層するステップを備えている。
【０１１３】
この実施の形態によれば、上記高温高電圧ストレス試験後のリーク電流が試験前のリーク電流の５倍を超えることがない第１絶縁膜９上に、上記第１絶縁膜９よりもＳi‐Ｈ結合量が多い窒化シリコンから成る第２絶縁膜１５が積層される。したがって、上記第１絶縁膜９を保護することができ、高温高電圧ストレス試験によるリーク電流の増加をさらに抑制することができる。
【０１１４】
また、一実施の形態の窒化物半導体装置の製造方法では、
上記第２絶縁膜１５を積層するステップで積層される上記第２絶縁膜１５を構成する上記窒化シリコンは、屈折率が１.９５より大きく且つ２.００より小さい。
【０１１５】
また、一実施の形態の窒化物半導体装置の製造方法では、
上記第２絶縁膜１５上における少なくとも一部を、Ｓi‐Ｈ結合量が上記第２絶縁膜１５より少ない窒化シリコンから成る第３絶縁膜２１によって覆うステップを備えている。
【０１１６】
この実施の形態によれば、上記第２絶縁膜１５上を、Ｓi‐Ｈ結合量が上記第２絶縁膜１５よりも少ない窒化シリコンから成る上記第３絶縁膜２１で覆っている。したがって、上記絶縁膜の絶縁性を高くして、リーク電流を低減することができる。
【０１１７】
また、一実施の形態の窒化物半導体装置の製造方法では、
上記第３絶縁膜２１を積層するステップで積層される上記第３絶縁膜２１を構成する上記窒化シリコンは、屈折率が１.９０以下である。
【符号の説明】
【０１１８】
１…基板
２…アンドープＡlＧaＮバッファ層
３…アンドープＧaＮチャネル層
４…アンドープＡlＧaＮバリア層
５…窒化物半導体積層構造
６…ソース電極
７…ドレイン電極
８…ゲート電極
８a,８b…フィールドプレート部
９…絶縁膜,第１絶縁膜
１０,１１,１２,１６,２２…開口部
１５…第２絶縁膜
２１…第３絶縁膜
２３…段差形状
【図１】
2016059889.tif 000003
【図２】
2016059889.tif 000004
【図３】
2016059889.tif 000005
【図４】
2016059889.tif 000006
【図５】
2016059889.tif 000007
【図６】
2016059889.tif 000008
【図７】
2016059889.tif 000009
【図８】
2016059889.tif 000010
【図９】
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【図１０】
2016059889.tif 000012
【図１１】
2016059889.tif 000013
【図１２】
2016059889.tif 000014
【図１３】
2016059889.tif 000015
【図１４】
2016059889.tif 000016
【図１５】
2016059889.tif 000017
【手続補正書】
【提出日】平成29年3月8日(2017.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板(１)と、
上記基板(１)上に形成されると共に、第１窒化物半導体層(３)と、上記第１窒化物半導体層(３)とは組成が異なる第２窒化物半導体層(４)とを含み、上記第１窒化物半導体層(３)と上記第２窒化物半導体層(４)とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造(５)と、
上記窒化物半導体積層構造(５)の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜(９)と
を備え、
上記絶縁膜(９)を構成する上記窒化シリコンは、Ｎ‐Ｈ結合量が１.０×１０２１cm−３以上であることを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記絶縁膜(９)を第１絶縁膜(９)とし、
上記第１絶縁膜(９)上に積層されると共に、Ｓi‐Ｈ結合量が上記第１絶縁膜(９)よりも多い窒化シリコンから成る第２絶縁膜(１５)を備えた
ことを特徴とする窒化物半導体装置。
【請求項３】
請求項２に記載の窒化物半導体装置において、
上記第１絶縁膜(９)と上記第２絶縁膜(１５)との膜厚の合計値が、２５nm以上である
ことを特徴とする窒化物半導体装置。
【請求項４】
請求項２または請求項３に記載の窒化物半導体装置において、
上記第２絶縁膜(１５)上における少なくとも一部を覆う、Ｓi‐Ｈ結合量が上記第２絶縁膜(１５)よりも少ない窒化シリコンから成る第３絶縁膜(２１)を備えた
ことを特徴とする窒化物半導体装置。
【請求項５】
請求項１から４までのいずれか一項に記載の窒化物半導体装置を製造する窒化物半導体装置の製造方法であって、
上記絶縁膜(９)を８００℃以上でアニールする
ことを特徴とする窒化物半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記課題を解決するため、この発明の窒化物半導体装置は、
基板と、
上記基板上に形成されると共に、第１窒化物半導体層と、上記第１窒化物半導体層とは組成が異なる第２窒化物半導体層とを含み、上記第１窒化物半導体層と上記第２窒化物半導体層とのヘテロ界面に２次元電子ガスを発生する窒化物半導体積層構造と、
上記窒化物半導体積層構造の表面における少なくとも一部を覆う、Ｓi‐Ｈ結合量が６.０×１０２１cm−３以下である窒化シリコンから成る絶縁膜と
を備え、
上記絶縁膜を構成する上記窒化シリコンは、Ｎ‐Ｈ結合量が１.０×１０２１cm−３以上であることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
すなわち、この発明によれば、スイッチングデバイスとして長時間の使用に耐えることが可能な窒化物半導体装置を提供することが可能になる。
【国際調査報告】
2016059889.tif 000018
2016059889.tif 000019
2016059889.tif 000020
2016059889.tif 000021