(57)【要約】  薄膜トランジスタ（１００）の製造方法は、基板（１１０）の上方に酸化物半導体膜（１４１）を形成する工程と、酸化物半導体膜（１４１）上にシリコン膜（１５１）を形成する工程と、シリコン膜（１５１）をプラズマ酸化することで、（ｉ）シリコン酸化膜（１５２）を形成し、かつ、（ｉｉ）酸化物半導体膜（１４１）に酸素を供給する工程とを含む。
2015083303.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜上にシリコン膜を形成する工程と、
前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程とを含む
薄膜トランジスタの製造方法。
【請求項２】
前記シリコン膜を形成する工程では、スパッタリングによって前記シリコン膜を形成する
請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記酸化物半導体膜を形成する工程及び前記シリコン膜を形成する工程では、同一真空系内で、前記酸化物半導体膜と前記シリコン膜とを形成する
請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記シリコン膜の厚さは、５ｎｍ以下である
請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記シリコン膜の厚さは、２ｎｍ以上である
請求項１〜４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記プラズマ酸化する工程では、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマによって、前記シリコン膜をプラズマ酸化する
請求項１〜５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記薄膜トランジスタの製造方法は、さらに、
前記シリコン酸化膜上に、パターニングされたレジストを形成する工程と、
前記レジストをマスクとして用いて前記シリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、
前記レジスト及び前記酸化シリコン層をマスクとして用いて前記酸化物半導体膜をウェットエッチングする工程と、
アッシングにより前記レジストの端部を後退させる工程と、
端部が後退した前記レジストをマスクとして用いて前記酸化シリコン層をドライエッチングする工程とを含む
請求項１〜６のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記酸化物半導体膜は、透明アモルファス酸化物半導体である
請求項１〜７のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項９】
前記酸化物半導体膜は、ＩｎＧａＺｎＯである
請求項１〜８のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１０】
基板と、
前記基板の上方に形成された酸化物半導体層と、
前記酸化物半導体層上に形成された酸化シリコン層とを備え、
前記酸化シリコン層は、前記酸化物半導体層上に形成されたシリコン膜をプラズマ酸化することで形成され、
前記酸化物半導体層は、前記プラズマ酸化によって供給された酸素を含む
薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。【０００３】
近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、オフ電流が小さく、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。【０００４】
従来、ＴＦＴの酸化物半導体層に酸素を供給することで、電気特性の劣化を低減する技術が開示されている。例えば、特許文献１及び特許文献２には、酸化物半導体層の表面にプラズマ処理を施すことで、酸化物半導体層に酸素を供給する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−００４５５４号公報
【特許文献２】特開２０１１−２４９０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来の薄膜トランジスタでは、酸化物半導体層を形成した後、当該酸化物半導体層を覆う絶縁層を形成する工程中、又は、絶縁層を形成する工程の後に、プラズマ処理によって酸化物半導体層に酸素を供給する。これにより、酸化物半導体層の表面及び酸化物半導体層と絶縁層との界面の欠陥を低減する。【０００７】
しかしながら、酸化物半導体層を覆う絶縁層を形成する工程中のプラズマ処理は、酸化物半導体層の表面に損傷を与える可能性があり、プロセスの制御が困難であるという課題を有する。また、絶縁層を形成する工程の後で行うプラズマ処理は、酸化物半導体層に酸素を供給するには、酸素が絶縁層中を拡散する必要があるため処理時間がかかるという課題を生じる。【０００８】
そこで、本開示は、プラズマ処理による酸化物半導体表面への損傷を抑制すると共に、効率良く酸化物半導体層に酸素を供給することにより電気特性の劣化が十分に抑制された薄膜トランジスタ及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本開示の一態様に係る薄膜トランジスタの製造方法は、基板の上方に酸化物半導体膜を形成する工程と、前記酸化物半導体膜上にシリコン膜を形成する工程と、前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程とを含む。
【発明の効果】
【００１０】
本開示によれば、電気特性の劣化が十分に抑制された薄膜トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図３】図３は、実施の形態１に係る薄膜トランジスタの概略断面図である。
【図４Ａ】図４Ａは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図４Ｂ】図４Ｂは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図４Ｃ】図４Ｃは、実施の形態１に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図５】図５は、実施の形態１の変形例に係る連続成膜に利用できるチャンバーの構成を示す模式図である。
【図６】図６は、実施の形態２に係る薄膜トランジスタの概略断面図である。
【図７Ａ】図７Ａは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図７Ｂ】図７Ｂは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図７Ｃ】図７Ｃは、実施の形態２に係る薄膜トランジスタの製造方法を示す概略断面図である。
【発明を実施するための形態】
【００１２】
（本開示の概要）
本開示に係る薄膜トランジスタの製造方法は、基板の上方に酸化物半導体膜を形成する工程と、酸化物半導体膜上にシリコン膜を形成する工程と、シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）酸化物半導体膜に酸素を供給する工程とを含む。
【００１３】
これにより、プラズマ酸化によって形成されたシリコン酸化膜は、プラズマによって酸化物半導体表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜の物性劣化を抑制することができる。したがって、酸化物半導体膜の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタの製造方法によれば、電気特性の劣化が抑制された薄膜トランジスタを製造することができる。
【００１４】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜を形成する工程では、スパッタリングによってシリコン膜を形成してもよい。
【００１５】
スパッタリングで用いられるプラズマには水素が含まれないため、酸化物半導体膜に水素が拡散するのを防止することができる。すなわち、シリコン膜をスパッタリングする際には、一般的には、アルゴン又はクリプトンなどの希ガス元素を導入ガスとして用いて行われる。つまり、導入ガスとして水素を含むガスを用いないので、酸化物半導体膜に水素が拡散するのを防止することができ、電気特性の劣化を抑制することができる。
【００１６】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜を形成する工程及びシリコン膜を形成する工程では、同一真空系内で、酸化物半導体膜とシリコン膜とを形成してもよい。
【００１７】
これにより、同一真空系内で酸化物半導体膜とシリコン膜とを形成するので、酸化物半導体膜とシリコン膜との界面を清浄に保つことができる。したがって、電気特性の劣化をより抑制することができる。
【００１８】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜の厚さは、５ｎｍ以下であってもよい。
【００１９】
これにより、プラズマ酸化に要する時間を短くすることができるので、製造コストを低減することができる。
【００２０】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、シリコン膜の厚さは、２ｎｍ以上であってもよい。
【００２１】
これにより、プラズマ酸化によって酸素が供給された後の酸化物半導体膜が外気に曝されるのを防止するために十分な膜厚のシリコン酸化膜を形成することができる。
【００２２】
なお、本開示において、範囲を「Ａ〜Ｂ」で示したとき、当該範囲はＡ以上、Ｂ以下であることを示す。例えば、「シリコン膜の膜厚が２ｎｍ〜５ｎｍである」とは、「シリコン膜の膜厚が２ｎｍ以上、５ｎｍ以下である」ことを示す。
【００２３】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、プラズマ酸化する工程では、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマによって、シリコン膜をプラズマ酸化してもよい。
【００２４】
これにより、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマは、高密度の酸素ラジカルを生成することができ、かつ、被処理基板へのイオン入射によるダメージが少ないという利点がある。したがって、酸化物半導体膜へのダメージを低減しつつ、酸化物半導体膜へ効果的に酸素を供給することができる。
【００２５】
また、例えば、本開示に係る薄膜トランジスタの製造方法は、さらに、シリコン酸化膜上に、パターニングされたレジストを形成する工程と、レジストをマスクとして用いてシリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、レジスト及び酸化シリコン層をマスクとして用いて酸化物半導体膜をウェットエッチングする工程と、アッシングによりレジストの端部を後退させる工程と、端部が後退したレジストをマスクとして用いて酸化シリコン層をドライエッチングする工程とを含んでもよい。
【００２６】
これにより、酸化物半導体膜のウェットエッチングによって生じた酸化シリコン層の突出部分を除去することができる。
【００２７】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜は、透明アモルファス酸化物半導体であってもよい。
【００２８】
また、例えば、本開示に係る薄膜トランジスタの製造方法では、酸化物半導体膜は、ＩｎＧａＺｎＯであってもよい。
【００２９】
また、本開示に係る薄膜トランジスタは、基板と、基板の上方に形成された酸化物半導体層と、酸化物半導体層上に形成された酸化シリコン層とを備え、酸化シリコン層は、酸化物半導体層上に形成されたシリコン膜をプラズマ酸化することで形成され、酸化物半導体層は、プラズマ酸化によって供給された酸素を含む。
【００３０】
以下、薄膜トランジスタ、その製造方法、及び、薄膜トランジスタを用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３１】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００３２】
（実施の形態１）
［有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【００３３】
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００３４】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００３５】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
【００３６】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００３７】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００３８】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００３９】
ここで、画素３０における画素回路３１の回路構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【００４０】
図２に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００４１】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００４２】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００４３】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００４４】
［薄膜トランジスタ］
以下では、本実施の形態に係る薄膜トランジスタについて、図３を用いて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
【００４５】
図３は、本実施の形態に係る薄膜トランジスタ１００の概略断面図である。
【００４６】
図３に示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、酸化シリコン層１５０と、チャネル保護層１６０と、ソース電極１７０ｓと、ドレイン電極１７０ｄとを備える。
【００４７】
薄膜トランジスタ１００は、例えば、図２に示す薄膜トランジスタ３２又は３３である。すなわち、薄膜トランジスタ１００は、駆動トランジスタ又はスイッチングトランジスタとして利用できる。
【００４８】
薄膜トランジスタ１００が薄膜トランジスタ３２である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１７０ｓがソース電極３２ｓに、ドレイン電極１７０ｄがドレイン電極３２ｄに、それぞれ相当する。また、薄膜トランジスタ１００が薄膜トランジスタ３３である場合、ゲート電極１２０がゲート電極３３ｇに、ソース電極１７０ｓがソース電極３３ｓに、ドレイン電極１７０ｄがドレイン電極３３ｄに、それぞれ相当する。
【００４９】
基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
【００５０】
なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイに利用することができる。
【００５１】
ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。
【００５２】
ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
【００５３】
ゲート絶縁層１３０は、ゲート電極１２０上に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
【００５４】
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。
【００５５】
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層であり、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、２０〜２００ｎｍである。
【００５６】
酸化物半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００５７】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００５８】
なお、チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
【００５９】
酸化物半導体層１４０は、プラズマ酸化によって供給された酸素を含んでいる。例えば、後述するように酸化物半導体層１４０は、酸化シリコン層１５０側からプラズマ酸化による酸素が供給される。したがって、酸化物半導体層１４０の酸化シリコン層１５０側の領域、具体的には、バックチャネル領域には、プラズマ酸化によって供給された酸素を含んでいる。これにより、酸化物半導体層１４０の酸素欠損を抑制することができる。
【００６０】
酸化シリコン層１５０は、酸化物半導体層１４０上に形成されたシリコン膜をプラズマ酸化することで、酸化物半導体層１４０上に形成される。酸化シリコン層１５０の膜厚は、例えば、２ｎｍ〜５ｎｍである。
【００６１】
また、酸化シリコン層１５０の一部は、貫通するように開口されている。つまり、酸化シリコン層１５０には、酸化物半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。酸化物半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１７０ｓ及び１７０ｄに接続されている。
【００６２】
なお、図３に示すように、酸化物半導体層１４０の端部は、酸化シリコン層１５０からはみ出ている。つまり、平面視した場合に、酸化シリコン層１５０の面積は、酸化物半導体層１４０の面積より小さい。
【００６３】
チャネル保護層１６０は、酸化シリコン層１５０上に形成される。例えば、チャネル保護層１６０は、酸化シリコン層１５０及び酸化物半導体層１４０の端部を覆うように、酸化シリコン層１５０上、酸化物半導体層１４０の端部上、及び、ゲート絶縁層１３０上に形成される。チャネル保護層１６０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００６４】
また、チャネル保護層１６０の一部は、貫通するように開口されている。つまり、チャネル保護層１６０には、酸化物半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。当該コンタクトホールは、酸化シリコン層１５０に形成されたコンタクトホールと連続している。
【００６５】
チャネル保護層１６０は、電気絶縁性を有する材料から構成される。例えば、チャネル保護層１６０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
【００６６】
ソース電極１７０ｓ及びドレイン電極１７０ｄは、チャネル保護層１６０上に所定形状で形成される。具体的には、ソース電極１７０ｓ及びドレイン電極１７０ｄは、酸化シリコン層１５０及びチャネル保護層１６０に形成されたコンタクトホールを介して酸化物半導体層１４０に接続され、チャネル保護層１６０上において基板水平方向に離間して対向配置されている。ソース電極１７０ｓ及びドレイン電極１７０ｄは、１００ｎｍ〜５００ｎｍである。
【００６７】
ソース電極１７０ｓ及びドレイン電極１７０ｄは、導電性を有する材料からなる電極である。ソース電極１７０ｓ及びドレイン電極１７０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。
【００６８】
以上のように、本実施の形態に係る薄膜トランジスタ１００は、酸化物半導体層１４０上に２ｎｍ〜５ｎｍの酸化シリコン層１５０を備える。酸化シリコン層１５０は、酸化物半導体層１４０に酸素を供給するためのプラズマ酸化によりシリコン膜を酸化することで、形成される。
【００６９】
酸化シリコン層１５０は、プラズマによって酸化物半導体層１４０の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体層１４０が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体層１４０の物性劣化を抑制することができる。したがって、酸化物半導体層１４０の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタ１００は、電気特性の劣化を抑制することができる。
【００７０】
［薄膜トランジスタの製造方法］
続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図４Ａ〜図４Ｃを用いて説明する。図４Ａ〜図４Ｃは、本実施の形態に係る薄膜トランジスタ１００の製造方法を示す概略断面図である。
【００７１】
まず、図４Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びウェットエッチングを用いて金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００７２】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上にモリブデン膜（Ｍｏ膜）と銅膜（Ｃｕ膜）とをスパッタリングによって順に成膜する。Ｍｏ膜及びＣｕ膜の膜厚の合計は、例えば、２０ｎｍ〜５００ｎｍである。そして、フォトリソグラフィ及びウェットエッチングによってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
【００７３】
次に、図４Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、基板１１０上及びゲート電極１２０上にゲート絶縁層１３０をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって成膜する。
【００７４】
具体的には、ゲート電極１２０を覆うように基板１１０上にシリコン窒化膜とシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。
【００７５】
シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
【００７６】
次に、図４Ａの（ｃ）に示すように、基板１１０の上方、かつ、ゲート電極１２０に対向する位置に酸化物半導体膜１４１を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜１４１をスパッタリングによって成膜する。酸化物半導体膜１４１の膜厚は、例えば、２０ｎｍ〜２００ｎｍである。
【００７７】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。
【００７８】
次に、図４Ａの（ｄ）に示すように、酸化物半導体膜１４１上にシリコン膜１５１を形成する。例えば、酸化物半導体膜１４１上に、膜厚が２ｎｍ〜５ｎｍのシリコン膜１５１をスパッタリングによって形成する。スパッタリングは、例えば、ターゲット材がシリコン、導入ガスがアルゴン（Ａｒ）又はクリプトン（Ｋｒ）ガス、圧力が０．１Ｐａ〜１．０Ｐａ、パワー密度が０．０３Ｗ／ｃｍ２〜０．１１Ｗ／ｃｍ２（投入電力が２ｋＷ〜６ｋＷ）である条件で行う。
【００７９】
次に、図４Ａの（ｅ）に示すように、シリコン膜１５１をプラズマ酸化する。シリコン膜１５１をプラズマ酸化することで、図４Ａの（ｆ）に示すように、シリコン酸化膜１５２を形成し、かつ、酸化物半導体膜１４１に酸素（酸素ラジカル）を供給する。
【００８０】
具体的には、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマ（ＶＨＦプラズマ）によって、シリコン膜１５１をプラズマ酸化する。なお、表面波プラズマは、例えば、励起周波数が２．４５ＧＨｚ、５．８ＧＨｚ、２２．１２５ＧＨｚなどである。
【００８１】
表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマは、高密度の酸素ラジカルを生成することができ、被処理基板へのイオン入射によるダメージが少ないという利点がある。すなわち、酸化物半導体膜１４１へのダメージを低減しつつ、酸化物半導体膜１４１へ効果的に酸素を供給することができる。
【００８２】
なお、表面波プラズマによってシリコン膜１５１を酸化する場合、その酸化膜厚の増加速度は、酸素の拡散速度に律速される。具体的には、形成されるシリコン酸化膜の膜厚は、時間の平方根に比例して増加する。
【００８３】
このため、シリコン膜１５１が厚い場合、プラズマ酸化によりシリコン酸化膜１５２を形成するのに要する時間が増大し、製造コストの増大などの問題が生じる。したがって、例えば、シリコン膜１５１の膜厚を２ｎｍ〜５ｎｍにすることで、短時間（例えば、数十秒〜１０分程度）でプラズマ酸化を行い、酸化物半導体膜１４１へ酸素を供給することができる。このように、プラズマ酸化に要する時間を短くすることができるので、製造コストを低減することができる。
【００８４】
次に、図４Ｂの（ｇ）に示すように、シリコン酸化膜１５２上に、所定形状にパターニングされたレジスト１８０を形成する。レジスト１８０は、フォトリソグラフィによってパターニングされる。例えば、レジスト１８０の膜厚は、約２μｍである。
【００８５】
具体的には、レジスト１８０は、感光性機能分子を含む高分子化合物からなるフォトレジストを用いて形成される。フォトレジストをシリコン酸化膜１５２上に塗布後、プリベーク、露光、現像、ポストベークを順に行うことで、パターニングされたレジスト１８０を形成する。
【００８６】
次に、図４Ｂの（ｈ）に示すように、酸化物半導体膜１４１上にパターニングされた酸化シリコン層１５３を形成する。具体的には、レジスト１８０をマスクとして用いてシリコン酸化膜１５２をドライエッチングすることで、パターニングされた酸化シリコン層１５３を形成する。
【００８７】
ドライエッチングとしては、例えば、反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【００８８】
次に、図４Ｂの（ｉ）に示すように、ゲート絶縁層１３０上にパターニングされた酸化物半導体層１４０を形成する。具体的には、レジスト１８０及び酸化シリコン層１５３をマスクとして用いて酸化物半導体膜１４１をウェットエッチングすることで、酸化物半導体層１４０を形成する。
【００８９】
具体的には、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【００９０】
なお、ウェットエッチングに用いる薬液が回り込むことにより、図４Ｂの（ｉ）に示すように、酸化シリコン層１５３の端部の下方において酸化物半導体層１４０の端部が削られる。言い換えると、平面視した場合において、酸化シリコン層１５３の端部は、酸化物半導体層１４０より外方に突出している。
【００９１】
次に、図４Ｂの（ｊ）に示すように、アッシングによりレジスト１８０の端部を後退させる。例えば、酸素プラズマを発生させることで、レジスト１８０は、プラズマ中の酸素ラジカルと結合して蒸発する。したがって、レジスト１８０は、酸素プラズマに曝されている部分、すなわち、レジスト１８０の表面から蒸発して除去されるので、レジスト１８０は、端部が徐々に後退する。つまり、レジスト１８０は、アッシングによって縮退する。
【００９２】
このようにして、端部が後退したレジスト１８１が酸化シリコン層１５３上に形成される。なお、レジスト１８０は全体的に縮むので、端部が後退したレジスト１８１の膜厚は、レジスト１８０の膜厚より小さくなる。
【００９３】
なお、酸素プラズマによってアッシングする時間は、例えば、酸化シリコン層１５３の突出部分の幅によって決定される。言い換えると、アッシングする時間は、平面視した場合において、縮退したレジスト１８１が酸化物半導体層１４０と同等以下の大きさになるように決定される。
【００９４】
次に、図４Ｂの（ｋ）に示すように、端部が後退したレジスト１８１をマスクとして用いて酸化シリコン層１５３をドライエッチングすることで、酸化シリコン層１５４を形成する。これにより、酸化物半導体膜１４１のウェットエッチングによって生じた酸化シリコン層１５３の突出部分（図４Ｂの（ｉ）参照）を除去することができる。
【００９５】
次に、図４Ｃの（ｌ）に示すように、レジスト１８１を除去する。例えば、酸素プラズマを用いたアッシングによりレジスト１８１を除去する。具体的には、レジスト１８０の縮退の際より十分に長い時間でアッシングすることで、レジスト１８１を除去する。
【００９６】
次に、図４Ｃの（ｍ）に示すように、酸化物半導体層１４０の上方にチャネル保護膜１６１を形成する。例えば、酸化シリコン層１５４及び酸化物半導体層１４０を覆うようにして、酸化シリコン層１５４上、酸化物半導体層１４０上及びゲート絶縁層１３０上にチャネル保護膜１６１を形成する。
【００９７】
具体的には、全面にシリコン酸化膜をプラズマＣＶＤによって成膜することで、チャネル保護膜１６１を形成することができる。例えば、シリコン酸化膜の膜厚は、５０ｎｍ〜５００ｎｍである。シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
【００９８】
次に、図４Ｃの（ｎ）に示すように、チャネル保護膜１６１及び酸化シリコン層１５４を所定形状にパターニングすることで、パターニングされたチャネル保護層１６０及び酸化シリコン層１５０を形成する。
【００９９】
具体的には、酸化物半導体層１４０の一部を露出させるように、チャネル保護膜１６１及び酸化シリコン層１５４にコンタクトホールを形成する。例えば、チャネル保護膜１６１及び酸化シリコン層１５４の一部をエッチング除去することによってコンタクトホールを形成する。
【０１００】
具体的には、フォトリソグラフィ及びドライエッチングによって、チャネル保護膜１６１及び酸化シリコン層１５４の一部をエッチングすることにより、酸化物半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、チャネル保護膜１６１がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【０１０１】
次に、図４Ｃの（ｏ）に示すように、コンタクトホールを介して酸化物半導体層１４０に接続するように、金属膜１７１を形成する。具体的には、チャネル保護層１６０上及びコンタクトホール内に金属膜１７１を形成する。
【０１０２】
具体的には、チャネル保護層１６０上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリングによって順に成膜することで、金属膜１７１を形成する。なお、金属膜１７１の膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【０１０３】
次に、図４Ｃの（ｐ）に示すように、酸化物半導体層１４０に接続されたソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。例えば、チャネル保護層１６０に形成したコンタクトホールを埋めるようにして、チャネル保護層１６０上に所定形状のソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。
【０１０４】
具体的には、チャネル保護層１６０上及びコンタクトホール内に、互いに間隔を空けてソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。より具体的には、フォトリソグラフィ及びウェットエッチングによって、金属膜１７１をパターニングすることで、ソース電極１７０ｓ及びドレイン電極１７０ｄを形成する。なお、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
【０１０５】
以上のようにして、薄膜トランジスタ１００を製造することができる。
【０１０６】
［まとめ］
以上のように、本実施の形態に係る薄膜トランジスタの製造方法は、基板１１０の上方に酸化物半導体膜１４１を形成する工程と、酸化物半導体膜１４１上にシリコン膜１５１を形成する工程と、シリコン膜１５１をプラズマ酸化することで、（ｉ）シリコン酸化膜１５２を形成し、かつ、（ｉｉ）酸化物半導体膜１４１に酸素を供給する工程とを含む。
【０１０７】
このように、プラズマ酸化によって形成されたシリコン酸化膜１５２は、プラズマによって酸化物半導体膜１４１の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜１４１が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜１４１の物性劣化を防止することができる。つまり、シリコン酸化膜１５２によって、後続の成膜工程によるプロセスダメージを低減することができる。
【０１０８】
なお、プロセスダメージが発生した場合には、酸化物半導体膜１４１の酸素欠損密度が高くなる。例えば、酸素欠損密度の高い領域は、キャリア密度が高くなるために、寄生電流パスが生じやすくなる。言い換えると、酸素欠損密度の高い領域は、低抵抗化している。
【０１０９】
上述したように、本実施の形態に係る薄膜トランジスタの製造方法によれば、酸素欠損を抑制することができるので、酸化物半導体膜１４１において酸素欠損密度を小さくすることができる。すなわち、酸化物半導体膜１４１において、キャリアの発生源を少なくすることができ、酸化物半導体膜１４１の低抵抗化などを抑制することができる。したがって、本実施の形態によれば、電気特性の劣化が抑制された薄膜トランジスタ１００を製造することができる。
【０１１０】
なお、本実施の形態においては、酸化物半導体膜１４１を形成した後、酸化物半導体膜１４１上にシリコン膜１５１を形成するが、このとき、同一真空系内で、酸化物半導体膜１４１とシリコン膜１５１とを形成してもよい。言い換えると、酸化物半導体膜１４１とシリコン膜１５１とを連続成膜によって形成してもよい。
【０１１１】
なお、同一真空系内とは、例えば、複数の真空チャンバーを略同じ圧力下で維持することである。具体的には、同一真空系内で成膜とは、対象基板を大気圧下に曝すことなく成膜することである。
【０１１２】
例えば、ゲートバルブを介して複数の真空チャンバーを接続し、真空を維持したままで基板の搬送を行う手段を設けた真空系内で行う連続成膜処理によって、酸化物半導体膜１４１及びシリコン膜１５１を形成してもよい。
【０１１３】
具体的には、連続成膜には、図５に示すような複数のチャンバーを有する成膜装置２００を利用することができる。なお、図５は、本実施の形態の変形例に係る連続成膜に利用できるチャンバーの構成例を示す図である。
【０１１４】
図５に示す成膜装置２００は、複数のチャンバーをゲートバルブによって接続したマルチチャンバー型の成膜装置である。成膜装置２００は、２つの成膜チャンバー２１０及び２１１と、真空搬送チャンバー２２０と、各チャンバー間に設けられたゲートバルブ２３０〜２３３とを備える。
【０１１５】
成膜チャンバー２１０は、酸化物半導体膜１４１を形成するための成膜チャンバーである。したがって、例えば、成膜チャンバー２１０は、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリングを行うためのチャンバーである。
【０１１６】
成膜チャンバー２１１は、シリコン膜１５１を形成するための成膜チャンバーである。したがって、例えば、成膜チャンバー２１１は、シリコンからなるターゲット材を用いた、Ａｒ又はＫｒ雰囲気でのスパッタリングを行うためのチャンバーである。
【０１１７】
真空搬送チャンバー２２０は、基板を搬送するためのチャンバーである。真空搬送チャンバー２２０内部に設けられた搬送アームなどによって、基板は、成膜チャンバー２１０から成膜チャンバー２１１に搬送される。
【０１１８】
ゲートバルブ２３０〜２３３は、開閉式のバルブ（弁）である。ゲートバルブ２３０は、成膜チャンバー２１０に基板を配置する際に開放される。ゲートバルブ２３１及びゲートバルブ２３２は、基板を成膜チャンバー２１０から成膜チャンバー２１１に搬送する際に開放される。ゲートバルブ２３３は、基板を成膜チャンバー２１１から取り出す際に開放される。また、ゲートバルブ２３０〜２３３は、成膜チャンバー２１０及び成膜チャンバー２１１においてスパッタリングが行われている間は、閉じられている。
【０１１９】
成膜チャンバー２１０及び２１１と、真空搬送チャンバー２２０とは、同一真空系内に保たれている。すなわち、成膜チャンバー２１０に基板が配置されてから、成膜チャンバー２１１から基板が取り出されるまでの間は、各チャンバーは、同一真空系内に保たれている。
【０１２０】
すなわち、外気に曝されることなく、酸化物半導体膜１４１とシリコン膜１５１とを連続成膜することができる。したがって、酸化物半導体膜１４１とシリコン膜１５１との界面を清浄に保つことができる。つまり、酸化物半導体膜１４１を成膜した後、その表面を清浄に保ったまま、シリコン膜１５１を成膜することができる。
【０１２１】
このとき、本実施の形態では、シリコン膜１５１をＡｒ又はＫｒ雰囲気でのスパッタリングによって行う。つまり、水素を含むガスを用いないので、酸化物半導体膜１４１に水素が拡散されるのを抑制することができる。
【０１２２】
以上のように、ゲートバルブ２３０〜２３３を介して複数の成膜チャンバー２１０及び２１１を接続し、真空を維持したままで基板の搬送を行う真空搬送チャンバー２２０を設けた真空系内で行う連続成膜処理によって、酸化物半導体膜１４１及びシリコン膜１５１を形成することができる。これにより、酸化物半導体膜１４１の電気特性の劣化をより抑制することができる。
【０１２３】
なお、複数の成膜チャンバー２１０及び２１１がゲートバルブを介してインライン状に接続された場合には、真空搬送チャンバー２２０を用いずに同一真空系を構成してもよい。また、複数の真空チャンバーではなく、同一の真空チャンバーで連続成膜してもよい。例えば、同一の真空チャンバー内に基板を配置し、ターゲット材及び導入ガスなどを変更することで、同一真空系内で酸化物半導体膜１４１及びシリコン膜１５１を連続成膜することができる。
【０１２４】
（実施の形態２）
次に、実施の形態２について説明する。なお、本実施の形態に係る有機ＥＬ表示装置の構成は、実施の形態１に係る有機ＥＬ表示装置１０の構成と同様であるので、その説明は省略し、薄膜トランジスタについて説明する。
【０１２５】
［薄膜トランジスタ］
以下では、本実施の形態に係る薄膜トランジスタについて説明する。なお、本実施の形態に係る薄膜トランジスタは、トップゲート型の薄膜トランジスタである。
【０１２６】
図６は、本実施の形態に係る薄膜トランジスタ３００の概略断面図である。
【０１２７】
図６に示すように、本実施の形態に係る薄膜トランジスタ３００は、基板３１０と、ゲート電極３２０と、ゲート絶縁層３３０と、酸化物半導体層３４０と、酸化シリコン層３５０と、絶縁層３６０と、ソース電極３７０ｓと、ドレイン電極３７０ｄとを備える。
【０１２８】
薄膜トランジスタ３００は、例えば、図２に示す薄膜トランジスタ３２又は３３である。すなわち、薄膜トランジスタ３００は、駆動トランジスタ又はスイッチングトランジスタとして利用できる。
【０１２９】
薄膜トランジスタ３００が薄膜トランジスタ３２である場合、ゲート電極３２０がゲート電極３２ｇに、ソース電極３７０ｓがソース電極３２ｓに、ドレイン電極３７０ｄがドレイン電極３２ｄに、それぞれ相当する。また、薄膜トランジスタ３００が薄膜トランジスタ３３である場合、ゲート電極３２０がゲート電極３３ｇに、ソース電極３７０ｓがソース電極３３ｓに、ドレイン電極３７０ｄがドレイン電極３３ｄに、それぞれ相当する。
【０１３０】
基板３１０は、電気絶縁性を有する材料からなる基板である。例えば、基板３１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
【０１３１】
なお、基板３１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ３００をフレキシブルディスプレイに利用することができる。
【０１３２】
ゲート電極３２０は、基板３１０の上方に所定形状で形成される。例えば、ゲート電極３２０は、酸化物半導体層３４０に対向する位置に、かつ、ゲート絶縁層３３０上に形成される。ゲート電極３２０材料及び膜厚としては、実施の形態１に係るゲート電極１２０と同一の材料及び膜厚を用いることができる。
【０１３３】
ゲート絶縁層３３０は、ゲート電極３２０と酸化物半導体層３４０との間に形成される。具体的には、ゲート絶縁層３３０は、酸化シリコン層３５０上に形成される。ゲート絶縁層３３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層３３０の材料及び膜厚としては、実施の形態１に係るゲート絶縁層１３０と同一の材料及び膜厚を用いることができる。
【０１３４】
酸化物半導体層３４０は、薄膜トランジスタ３００のチャネル層であり、ゲート電極３２０に対向するように基板３１０上に形成される。例えば、酸化物半導体層３４０は、基板３１０上に島状に形成される。酸化物半導体層３４０の材料及び膜厚としては、実施の形態１に係る酸化物半導体層１４０と同一の材料及び膜厚を用いることができる。
【０１３５】
酸化物半導体層３４０は、プラズマ酸化によって供給された酸素を含んでいる。例えば、後述するように酸化物半導体層３４０は、酸化シリコン層３５０側からプラズマ酸化による酸素が供給される。したがって、酸化物半導体層３４０の酸化シリコン層３５０側の領域、具体的には、フロントチャネル領域には、プラズマ酸化によって供給された酸素を含んでいる。これにより、酸化物半導体層１４０の酸素欠損を抑制することができる。
【０１３６】
酸化シリコン層３５０は、酸化物半導体層３４０上に形成されたシリコン膜をプラズマ酸化することで、酸化物半導体層３４０上に形成される。酸化シリコン層３５０の膜厚は、例えば、２ｎｍ〜５ｎｍである。
【０１３７】
絶縁層３６０は、基板３１０上、酸化物半導体層３４０上、及び、ゲート電極３２０上に形成される。例えば、絶縁層３６０は、ゲート電極３２０と酸化物半導体層３４０の端部とを覆うように、基板３１０上、酸化物半導体層３４０上、及び、ゲート電極３２０上に形成される。絶縁層３６０の材料及び膜厚としては、実施の形態１に係るチャネル保護層１６０と同一の材料及び膜厚を用いることができる。
【０１３８】
また、絶縁層３６０の一部は、貫通するように開口されている。つまり、絶縁層３６０には、酸化物半導体層３４０の一部を露出させるためのコンタクトホールが形成されている。
【０１３９】
ソース電極３７０ｓ及びドレイン電極３７０ｄは、絶縁層３６０上に所定形状で形成される。具体的には、ソース電極３７０ｓ及びドレイン電極３７０ｄは、絶縁層３６０に形成されたコンタクトホールを介して酸化物半導体層３４０に接続され、絶縁層３６０上において基板水平方向に離間して対向配置されている。ソース電極３７０ｓ及びドレイン電極３７０ｄの材料及び膜厚としては、実施の形態１に係るソース電極１７０ｓ及びドレイン電極１７０ｄと同一の材料及び膜厚を用いることができる。
【０１４０】
以上のように、本実施の形態に係る薄膜トランジスタ３００は、酸化物半導体層３４０上に２ｎｍ〜５ｎｍの酸化シリコン層３５０を備える。酸化シリコン層３５０は、酸化物半導体層３４０に酸素を供給するためのプラズマ酸化によりシリコン膜を酸化することで、形成される。
【０１４１】
酸化シリコン層３５０は、プラズマによって酸化物半導体層３４０の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体層３４０が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体層３４０の物性劣化を抑制することができる。したがって、酸化物半導体層３４０の低抵抗化などを抑制することができる。よって、本実施の形態に係る薄膜トランジスタ３００は、電気特性の劣化を抑制することができる。
【０１４２】
これにより、本実施の形態に係る薄膜トランジスタ３００は、電気特性の劣化を抑制することができる。特に、本実施の形態では、フロントチャネル領域の低抵抗化を抑制することができるので、より電気特性の劣化を抑制することができる。
【０１４３】
［薄膜トランジスタの製造方法］
続いて、本実施の形態に係る薄膜トランジスタの製造方法について、図７Ａ〜図７Ｃを用いて説明する。図７Ａ〜図７Ｃは、本実施の形態に係る薄膜トランジスタ３００の製造方法を示す概略断面図である。
【０１４４】
まず、図７Ａの（ａ）に示すように、基板３１０を準備し、基板３１０上に酸化物半導体膜３４１を形成する。例えば、基板３１０上に酸化物半導体膜３４１をスパッタリングによって成膜する。スパッタリングの条件は、例えば、実施の形態１に係る酸化物半導体膜１４１の成膜のためのスパッタリングの条件と同一である（図４Ａの（ｃ）参照）。
【０１４５】
次に、図７Ａの（ｂ）に示すように、酸化物半導体膜３４１上にシリコン膜３５１を形成する。例えば、酸化物半導体膜３４１上に、膜厚が２ｎｍ〜５ｎｍのシリコン膜３５１をスパッタリングによって形成する。スパッタリングの条件は、例えば、実施の形態１に係るシリコン膜１５１の成膜のためのスパッタリングの条件と同一である（図４Ａの（ｄ）参照）。
【０１４６】
次に、図７Ａの（ｃ）に示すように、シリコン膜３５１をプラズマ酸化する。シリコン膜３５１をプラズマ酸化することで、図７Ａの（ｄ）に示すように、シリコン酸化膜３５２を形成し、かつ、酸化物半導体膜３４１に酸素を供給する。プラズマ酸化の条件は、例えば、実施の形態１に係るプラズマ酸化の条件と同一である（図４Ａの（ｅ）及び（ｆ）参照）。したがって、酸化物半導体膜３４１へのダメージを低減しつつ、酸化物半導体膜３４１へ効果的に酸素を供給することができる。
【０１４７】
次に、図７Ａの（ｅ）に示すように、シリコン酸化膜３５２上に、所定形状にパターニングされたレジスト３８０を形成する。レジスト３８０は、フォトリソグラフィによってパターニングされる。レジスト３８０の形成は、例えば、実施の形態１に係るレジスト１８０の形成と同一の方法で行われる（図４Ｂの（ｇ）参照）。
【０１４８】
次に、図７Ａの（ｆ）に示すように、酸化物半導体膜３４１上にパターニングされた酸化シリコン層３５３を形成する。具体的には、レジスト３８０をマスクとして用いてシリコン酸化膜３５２をドライエッチングすることで、パターニングされた酸化シリコン層３５３を形成する。シリコン酸化膜３５２のドライエッチングは、例えば、実施の形態１に係るシリコン酸化膜１５２のドライエッチングと同一の方法で行われる（図４Ｂの（ｈ）参照）。
【０１４９】
次に、図７Ｂの（ｇ）に示すように、基板３１０上にパターニングされた酸化物半導体層３４０を形成する。具体的には、レジスト３８０及び酸化シリコン層３５３をマスクとして用いて酸化物半導体膜３４１をウェットエッチングすることで、酸化物半導体層３４０を形成する。
【０１５０】
具体的には、基板３１０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層３４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【０１５１】
なお、実施の形態１と同様に、ウェットエッチングに用いる薬液が回り込むことにより、図７Ｂの（ｇ）に示すように、酸化シリコン層３５３の端部の下方において酸化物半導体層３４０の端部が削られている。言い換えると、平面視した場合において、酸化シリコン層３５３の端部は、酸化物半導体層３４０より外方に突出している。
【０１５２】
次に、図７Ｂの（ｈ）に示すように、アッシングによりレジスト３８０の端部を後退させる。つまり、レジスト３８０をアッシングにより縮退させることで、端部が後退したレジスト３８１を酸化シリコン層３５３上に形成する。端部を後退させるためのレジスト３８０のアッシングは、例えば、実施の形態１に係るレジスト１８０のアッシングと同一の方法で行われる（図４Ｂの（ｊ）参照）。
【０１５３】
次に、図７Ｂの（ｉ）に示すように、端部が後退したレジスト３８１をマスクとして用いて酸化シリコン層３５３をドライエッチングすることで、酸化シリコン層３５４を形成する。これにより、酸化物半導体膜３４１のウェットエッチングによって生じた酸化シリコン層３５３の突出部分（図７Ｂの（ｇ）参照）を除去することができる。
【０１５４】
次に、図７Ｂの（ｊ）に示すように、レジスト３８１を除去する。例えば、酸素プラズマを用いたアッシングによりレジスト３８１を除去する。具体的には、レジスト３８０の縮退の際より十分に長い時間でアッシングすることで、レジスト３８１を除去する。
【０１５５】
次に、図７Ｂの（ｋ）に示すように、酸化シリコン層３５４上にゲート絶縁膜３３１を形成する。例えば、酸化シリコン層３５４と酸化物半導体層３４０の端部とを覆うように、酸化シリコン層３５４上、酸化物半導体層３４０上、及び、基板３１０上にゲート絶縁膜３３１をプラズマＣＶＤによって成膜する。ゲート絶縁膜３３１の成膜は、例えば、実施の形態１に係るゲート絶縁層１３０の成膜と同一の方法で行われる（図４Ａの（ｂ）参照）。
【０１５６】
次に、図７Ｂの（ｌ）に示すように、ゲート絶縁膜３３１上に金属膜３２１を形成する。例えば、スパッタリングによってゲート絶縁膜３３１上に金属膜３２１を形成する。具体的には、ゲート絶縁膜３３１上にＭｏ膜とＣｕ膜とをスパッタリングによって順に成膜する。Ｍｏ膜及びＣｕ膜の膜厚の合計は、例えば、２０ｎｍ〜５００ｎｍである。
【０１５７】
次に、図７Ｃの（ｍ）に示すように、金属膜３２１、ゲート絶縁膜３３１及び酸化シリコン層３５４をパターニングすることで、ゲート電極３２０、ゲート絶縁層３３０及び酸化シリコン層３５０を形成する。例えば、ウェットエッチングによって金属膜３２１をパターニングし、かつ、ドライエッチングによってゲート絶縁膜３３１及び酸化シリコン層３５４をパターニングする。
【０１５８】
金属膜３２１のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。また、ゲート絶縁膜３３１及び酸化シリコン層３５４のドライエッチングは、例えば、反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【０１５９】
このとき、酸化物半導体層３４０の一部が露出しているために、ドライエッチングによる影響を受ける。具体的には、酸化物半導体層３４０の露出している部分は、低抵抗化する。したがって、低抵抗化した部分をソース電極又はドレイン電極との接続領域として利用することで、良好なソースコンタクト及びドレインコンタクトを実現することができる。
【０１６０】
次に、図７Ｃの（ｎ）に示すように、ゲート電極３２０上、及び、酸化物半導体層３４０上に絶縁膜３６１を形成する。例えば、ゲート電極３２０及び酸化物半導体層３４０を覆うように、基板３１０上、ゲート電極３２０上、及び、酸化物半導体層３４０上に絶縁膜３６１を形成する。絶縁膜３６１の形成は、例えば、実施の形態１に係るチャネル保護膜１６１の形成と同一の方法で行われる（図４Ｃの（ｍ）参照）。
【０１６１】
次に、図７Ｃの（ｏ）に示すように、絶縁膜３６１を所定形状にパターニングすることで、パターニングされた絶縁層３６０を形成する。具体的には、酸化物半導体層３４０の一部を露出させるように、絶縁膜３６１にコンタクトホールを形成する。例えば、絶縁膜３６１の一部をエッチング除去することによってコンタクトホールを形成する。なお、コンタクトホールの形成は、例えば、実施の形態１に係るチャネル保護膜１６１へのコンタクトホールの形成と同一の方法で行われる（図４Ｃの（ｎ）参照）。
【０１６２】
次に、図７Ｃの（ｐ）に示すように、コンタクトホールを介して酸化物半導体層３４０に接続するように、金属膜３７１を形成する。具体的には、絶縁層３６０上及びコンタクトホール内に金属膜３７１を形成する。金属膜３７１の形成は、例えば、実施の形態１に係る金属膜１７１の形成と同一の方法で行われる（図４Ｃの（ｏ）参照）。
【０１６３】
次に、図７Ｃの（ｑ）に示すように、酸化物半導体層３４０に接続されたソース電極３７０ｓ及びドレイン電極３７０ｄを形成する。例えば、絶縁層３６０に形成したコンタクトホールを埋めるようにして、絶縁層３６０上に所定形状のソース電極３７０ｓ及びドレイン電極３７０ｄを形成する。ソース電極３７０ｓ及びドレイン電極３７０ｄの形成は、例えば、実施の形態１に係るソース電極１７０ｓ及びドレイン電極１７０ｄの形成と同一の方法で行われる（図４Ｃの（ｐ）参照）。
【０１６４】
以上のようにして、薄膜トランジスタ３００を製造することができる。
【０１６５】
［まとめ］
以上のように、本実施の形態に係る薄膜トランジスタの製造方法は、基板３１０の上方に酸化物半導体膜３４１を形成する工程と、酸化物半導体膜３４１上にシリコン膜３５１を形成する工程と、シリコン膜３５１をプラズマ酸化することで、（ｉ）シリコン酸化膜３５２を形成し、かつ、（ｉｉ）酸化物半導体膜３４１に酸素を供給する工程とを含む。
【０１６６】
このように、プラズマ酸化によって形成されたシリコン酸化膜３５２は、プラズマによって酸化物半導体膜３４１の表面が損傷を受けるのを防止すると共に、プラズマ酸化によって酸素が供給された後の酸化物半導体膜３４１が外気に曝されるのを防止する。このように、プラズマによる損傷及び酸素欠損を抑制するので、酸化物半導体膜３４１の物性劣化を防止することができる。
【０１６７】
したがって、本実施の形態に係る薄膜トランジスタの製造方法によれば、酸素欠損を抑制することができるので、酸化物半導体膜３４１において酸素欠損密度を小さくすることができる。すなわち、酸化物半導体膜３４１において、キャリアの発生源を少なくすることができ、酸化物半導体膜３４１の低抵抗化などを抑制することができる。したがって、本実施の形態によれば、電気特性の劣化が抑制された薄膜トランジスタ３００を製造することができる。
【０１６８】
なお、プラズマ酸化による酸化物半導体膜３４１への供給は、シリコン酸化膜３５２を介して行われるので、酸化物半導体膜３４１のうち、シリコン酸化膜３５２側の領域に多く酸素が供給される。シリコン酸化膜３５２側の領域は、ゲート電極３２０側の領域、すなわち、フロントチャネル領域である。このように、トップゲート型の薄膜トランジスタ３００の場合、フロントチャネル領域の低抵抗化が抑制されるので、電気特性の劣化がより抑制される。
【０１６９】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態１及び２を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１７０】
例えば、各実施の形態では、プラズマ処理の例として、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマを用いたが、これに限らない。
【０１７１】
また、例えば、実施の形態１では、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタについて説明したが、ボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタでもよい。
【０１７２】
また、例えば、実施の形態１において、図４Ｃの（ｍ）及び（ｎ）に示すように、チャネル保護膜１６１を全面成膜後に、チャネル保護膜１６１にソース電極１７０ｓ及びドレイン電極１７０ｄ用のコンタクトホールを形成したが、これに限られない。例えば、酸化物半導体層１４０が露出するように予め所定形状にパターニングされたチャネル保護層１６０を形成してもよい。
【０１７３】
つまり、チャネル保護層１６０を形成する工程では、酸化物半導体層１４０の一部が露出するようにチャネル保護層１６０を形成すればよい。また、ソース電極１７０ｓ及びドレイン電極１７０ｄを形成する工程では、露出した部分で酸化物半導体層１４０に接続されるようにソース電極１７０ｓ及びドレイン電極１７０ｄを形成すればよい。
【０１７４】
酸化物半導体層１４０など所定形状にパターニングが必要な層の形成も同様である。すなわち、全面成膜後にパターニングするのではなく、予め所定形状にパターニングされた酸化物半導体層１４０を形成してもよい。他の実施の形態においても同様である。
【０１７５】
また、上記実施の形態では、酸化物半導体層に用いる酸化物半導体は、アモルファスのＩｎＧａＺｎＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体でもよい。
【０１７６】
また、上記実施の形態では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタは、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１７７】
また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１７８】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１７９】
本開示に係る薄膜トランジスタ及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置などに利用することができる。
【符号の説明】
【０１８０】
１０  有機ＥＬ表示装置
２０  ＴＦＴ基板
３０  画素
３１  画素回路
３２、３３、１００、３００  薄膜トランジスタ
３２ｄ、３３ｄ、１７０ｄ、３７０ｄ  ドレイン電極
３２ｇ、３３ｇ、１２０、３２０  ゲート電極
３２ｓ、３３ｓ、１７０ｓ、３７０ｓ  ソース電極
３４  キャパシタ
４０  有機ＥＬ素子
４１  陽極
４２  ＥＬ層
４３  陰極
５０  ゲート配線
６０  ソース配線
７０  電源配線
１１０、３１０  基板
１３０、３３０  ゲート絶縁層
１４０、３４０  酸化物半導体層
１４１、３４１  酸化物半導体膜
１５０、１５３、１５４、３５０、３５３、３５４  酸化シリコン層
１５１、３５１  シリコン膜
１５２、３５２  シリコン酸化膜
１６０  チャネル保護層
１６１  チャネル保護膜
１７１、３２１、３７１  金属膜
１８０、１８１、３８０、３８１  レジスト
２００  成膜装置
２１０、２１１  成膜チャンバー
２２０  真空搬送チャンバー
２３０、２３１、２３２、２３３  ゲートバルブ
３３１  ゲート絶縁膜
３６０  絶縁層
３６１  絶縁膜
【図１】
2015083303.tif 000003
【図２】
2015083303.tif 000004
【図３】
2015083303.tif 000005
【図４Ａ】
2015083303.tif 000006
【図４Ｂ】
2015083303.tif 000007
【図４Ｃ】
2015083303.tif 000008
【図５】
2015083303.tif 000009
【図６】
2015083303.tif 000010
【図７Ａ】
2015083303.tif 000011
【図７Ｂ】
2015083303.tif 000012
【図７Ｃ】
2015083303.tif 000013
【手続補正書】
【提出日】平成28年11月7日(2016.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上方に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜上に、厚さが５ｎｍ以下のシリコン膜を形成する工程と、
前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程と、
前記プラズマ酸化する工程の後に、前記シリコン酸化膜上に絶縁膜を形成する工程と、
前記絶縁膜の上方にゲート電極、ドレイン電極又はソース電極を形成する工程とを含む
薄膜トランジスタの製造方法。
【請求項２】
前記シリコン膜を形成する工程では、スパッタリングによって前記シリコン膜を形成する
請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記酸化物半導体膜を形成する工程及び前記シリコン膜を形成する工程では、同一真空系内で、前記酸化物半導体膜と前記シリコン膜とを形成する
請求項１又は２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記シリコン膜の厚さは、２ｎｍ以上である
請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記プラズマ酸化する工程では、表面波プラズマ、又は、励起周波数が２７ＭＨｚ以上の容量結合プラズマによって、前記シリコン膜をプラズマ酸化する
請求項１〜４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記薄膜トランジスタの製造方法は、さらに、
前記シリコン酸化膜上に、パターニングされたレジストを形成する工程と、
前記レジストをマスクとして用いて前記シリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、
前記レジスト及び前記酸化シリコン層をマスクとして用いて前記酸化物半導体膜をウェットエッチングする工程と、
アッシングにより前記レジストの端部を後退させる工程と、
端部が後退した前記レジストをマスクとして用いて前記酸化シリコン層をドライエッチングする工程とを含む
請求項１〜５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記酸化物半導体膜は、透明アモルファス酸化物半導体である
請求項１〜６のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項８】
前記酸化物半導体膜は、ＩｎＧａＺｎＯである
請求項１〜７のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項９】
基板の上方に酸化物半導体膜を形成する工程と、
前記酸化物半導体膜上にシリコン膜を形成する工程と、
前記シリコン膜をプラズマ酸化することで、（ｉ）シリコン酸化膜を形成し、かつ、（ｉｉ）前記酸化物半導体膜に酸素を供給する工程と、
前記シリコン酸化膜上に、パターニングされたレジストを形成する工程と、
前記レジストをマスクとして用いて前記シリコン酸化膜をドライエッチングすることで、パターニングされた酸化シリコン層を形成する工程と、
前記レジスト及び前記酸化シリコン層をマスクとして用いて前記酸化物半導体膜をウェットエッチングする工程と、
アッシングにより前記レジストの端部を後退させる工程と、
端部が後退した前記レジストをマスクとして用いて前記酸化シリコン層をドライエッチングする工程とを含む
薄膜トランジスタの製造方法。
【国際調査報告】
2015083303.tif 000014
2015083303.tif 000015
2015083303.tif 000016
2015083303.tif 000017