(57)【要約】  ＴＦＴ素子は、ゲート電極と、ゲート電極と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極及びドレイン電極と、ゲート電極と間隔をあけて配され、かつ、ソース電極及びドレイン電極と接するチャネル層と、ゲート電極とチャネル層との間に配され、かつ、ゲート電極及びチャネル層に接するゲート絶縁層と、を備える。また、当該ＴＦＴ素子では、チャネル層が酸化物半導体を含み、ゲート絶縁層のチャネル層と接する領域が、窒素と酸素とシリコンとを含むシリコン化合物膜であり、当該シリコン化合物膜が、窒素又は酸素の一方とシリコンとを含む膜に対して、プラズマ処理により窒素又は酸素の他方を導入することで形成されている。
2014196107.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極及びドレイン電極と、
前記ゲート電極と間隔をあけて配され、かつ、前記ソース電極及び前記ドレイン電極と接するチャネル層と、
前記ゲート電極と前記チャネル層との間に配され、かつ、前記ゲート電極及び前記チャネル層に接するゲート絶縁層と、
を備え、
前記チャネル層が酸化物半導体を含み、
前記ゲート絶縁層の前記チャネル層と接する領域が、窒素と酸素とシリコンとを含むシリコン化合物膜であり、
前記シリコン化合物膜が、窒素又は酸素の一方とシリコンとを含む膜に対して、プラズマ処理により窒素又は酸素の他方を導入することにより形成された、
薄膜トランジスタ素子。
【請求項２】
前記チャネル層が、前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に配されている、
請求項１に記載の薄膜トランジスタ素子。
【請求項３】
前記シリコン化合物膜が、シリコン酸化膜を窒化プラズマ処理することにより、又はシリコン窒化膜を酸化プラズマ処理することにより形成されたシリコン酸窒化膜である、
請求項１に記載の薄膜トランジスタ素子。
【請求項４】
前記シリコン化合物膜が窒素濃度を２×１０20ｃｍ-3以上とする層を有し、かつ、前記シリコン化合物膜中の水素濃度が２×１０21ｃｍ-3以下である、
請求項１に記載の薄膜トランジスタ素子。
【請求項５】
前記シリコン化合物膜の膜厚が６ｎｍ以上３０ｎｍ以下である、
請求項１に記載の薄膜トランジスタ素子。
【請求項６】
請求項１から請求項５のいずれかに記載の薄膜トランジスタ素子と、
前記薄膜トランジスタ素子と接続された画素部と、
を備える、
表示装置。
【請求項７】
ゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記ゲート電極と対向するチャネル層を形成し、
前記チャネル層上に、互いに間隔をあけてソース電極及びドレイン電極を形成し、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記ゲート絶縁層を形成する際に、
窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、
前記第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が上面側となるように前記ゲート絶縁層を形成する、
薄膜トランジスタ素子の製造方法。
【請求項８】
チャネル層を形成し、
前記チャネル層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記チャネル層と対向するゲート電極を形成し、
前記チャネル層上に、前記ゲート電極と間隔をあけ、かつ、互いに間隔をあけてソース電極及びドレイン電極を形成し、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記ゲート絶縁層を形成する際に、
窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、
前記第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が下面側となるように前記ゲート絶縁層を形成する、
薄膜トランジスタ素子の製造方法。
【請求項９】
前記第１の膜として、シリコン酸化膜又はシリコン窒化膜を形成し、
前記第２の膜として、前記シリコン酸化膜を窒化プラズマ処理したシリコン酸窒化膜、又は前記シリコン窒化膜を酸化プラズマ処理したシリコン酸窒化膜を形成する、
請求項７又は請求項８に記載の薄膜トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子とその製造方法及びそのような素子を備えた表示装置に関し、特に酸化物半導体を含むチャネル層を備えた薄膜トランジスタ素子の信頼性向上技術に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置や有機エレクトロルミネッセンス（ＥＬ：ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などでは、各サブピクセル単位での駆動素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）素子が広く用いられている。【０００３】
近年、ＴＦＴ素子のチャネル層に、オフ電流が少なく、アモルファス状態でも高い電子移動度を持ち、低温プロセスで形成可能な酸化亜鉛（ＺｎＯ）や酸化インジウムガリウム（ＩｎＧａＯ）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。【０００４】
この酸化物半導体をチャネル層に用いたＴＦＴ素子では、通電などのストレスにより、ＴＦＴ素子がオン状態となるゲート−ソース間電圧（しきい値電圧）が変動しやすいことが知られている。ＴＦＴ素子のしきい値電圧の経時的な変動は、表示装置の輝度制御に影響し、表示品質を悪化させるため、問題となる。【０００５】
一般的に知られているしきい値電圧の経時的変動の原因の一つは、チャネル層に隣接するゲート絶縁層の欠陥がチャネル層のキャリアをトラップ（捕獲）することである。このゲート絶縁層の欠陥は、主にＴＦＴ素子の製造過程に由来する。例えば、図１５に示すように、ゲート絶縁層９０１３の形成後のチャネル層形成において、ゲート絶縁層９０１３表面へ高エネルギーイオンが衝突すると、ゲート絶縁層９０１３表面に欠陥が発生する。【０００６】
ここで、ゲート絶縁層の欠陥発生を抑制する方法としては、ゲート絶縁層に、通常用いられるシリコン酸化膜に代えて、より緻密であるシリコン酸窒化膜を用いる技術がある。また、シリコン酸窒化膜の形成方法としては、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により直接成膜する方法が知られている（例えば特許文献１参照）。さらに、シリコン酸化膜を成膜したのち、イオン注入法により窒素を注入して、その表面をシリコン酸窒化膜とする方法が知られている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−３１８７０３号公報
【特許文献２】特開平７−８６５９３号公報
【非特許文献】
【０００８】
【非特許文献１】Ｊ．Ｌｅｅ  ｅｔ．ａｌ．、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９５、１２３５０２（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１のようにＣＶＤ法で成膜したシリコン酸窒化膜は、成膜ガスであるシランに由来して高い水素濃度を有する。酸化物半導体をチャネル層に用いたＴＦＴ素子において、このような高い水素濃度を有するシリコン酸窒化膜をゲート絶縁層に用いると、しきい値電圧が経時的に変動するという問題がある（非特許文献１参照）。【００１０】
また、特許文献２のようにイオン注入法により形成したシリコン酸窒化膜は、イオンの衝突による欠陥を有する。この場合、欠陥を回復するためにはアニールが必要となり、ＴＦＴ素子の基板材料が高耐熱性を有するものに限られるという問題がある。また、イオン注入法は、その工法面から使用できる基板の面積に制限があり、製造コストも増加するという問題がある。【００１１】
そこで、本発明の目的は、酸化物半導体をチャネル層に用いながらも、しきい値電圧の経時的変動が低減され、使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制されたＴＦＴ素子とその製造方法及びそのような素子を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様に係るＴＦＴ素子は、ゲート電極と、ゲート電極と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極及びドレイン電極と、ゲート電極と間隔をあけて配され、かつ、ソース電極及びドレイン電極と接するチャネル層と、ゲート電極とチャネル層との間に配され、かつ、ゲート電極及びチャネル層に接するゲート絶縁層と、を備え、チャネル層が酸化物半導体を含み、ゲート絶縁層のチャネル層と接する領域が、窒素と酸素とシリコンとを含むシリコン化合物膜であり、シリコン化合物膜が、窒素又は酸素の一方とシリコンとを含む膜に対して、プラズマ処理により窒素又は酸素の他方を導入することにより形成されている。
【発明の効果】
【００１３】
上記態様に係るＴＦＴ素子は、プラズマ処理によって形成された欠陥及び含有水素量の少ないシリコン化合物膜をゲート絶縁層に備える。したがって、上記態様に係るＴＦＴ素子では、酸化物半導体をチャネル層に用いながらも、しきい値電圧の変動が低減され、使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制される。
【図面の簡単な説明】
【００１４】
【図１】ＴＦＴ素子１０１の構成を示す模式断面図である。
【図２】（ａ）は、ＴＦＴ素子１０１の形成過程におけるゲート電極形成工程を示した模式断面図であり、（ｂ）は、ゲート絶縁層形成工程を示した模式断面図であり、（ｃ）は、プラズマ処理工程を示した模式断面図である。
【図３】（ａ）は、ＴＦＴ素子１０１の形成過程におけるチャネル層形成工程を示した模式断面図であり、（ｂ）は、チャネル層形成工程を示した模式断面図であり、（ｃ）は、チャネル保護層形成工程を示した模式断面図であり、（ｄ）は、ソース電極、ドレイン電極形成工程を示した模式断面図である。
【図４】（ａ）は、ＴＦＴ素子１０１の実施例においてＳＩＭＳプロファイルを測定した方向を示す模式断面図であり、（ｂ）は、窒素濃度のＳＩＭＳプロファイルを示したグラフであり、（ｃ）は、水素濃度のＳＩＭＳプロファイルを示したグラフである。
【図５】（ａ）は、比較例においてＳＩＭＳプロファイルを測定した方向を示す模式断面図であり、（ｂ）は、窒素濃度のＳＩＭＳプロファイルを示したグラフであり、（ｃ）は、水素濃度のＳＩＭＳプロファイルを示したグラフである。
【図６】（ａ）は、比較例についてのしきい値電圧の変動を示したグラフであり、（ｂ）は、実施例についてのしきい値電圧の変動を示したグラフであり、（ｃ）は、実施例についてのしきい値電圧の変動を示したグラフである。
【図７】（ａ）は、実施の形態２に係るＴＦＴ素子３０１の形成過程におけるゲート電極形成工程を示した模式断面図であり、（ｂ）は、ゲート絶縁層形成工程を示した模式断面図であり、（ｃ）は、プラズマ処理工程を示した模式断面図である。
【図８】（ａ）は、ＴＦＴ素子３０１の形成過程におけるチャネル層形成工程を示した模式断面図であり、（ｂ）は、チャネル層形成工程を示した模式断面図であり、（ｃ）は、ソース電極、ドレイン電極形成工程を示した模式断面図である。
【図９】（ａ）は、実施の形態３に係るＴＦＴ素子４０１の形成過程におけるチャネル層形成工程を示した模式断面図であり、（ｂ）は、ゲート絶縁層形成工程を示した模式断面図であり、（ｃ）は、プラズマ処理工程を示した模式断面図であり、（ｄ）は、ゲート絶縁層形成工程を示した模式断面図である。
【図１０】（ａ）は、ＴＦＴ素子４０１の形成過程におけるゲート電極形成工程を示した模式断面図であり、（ｂ）は、層間絶縁層形成工程を示した模式断面図であり、（ｃ）は、ソース電極、ドレイン電極形成工程を示した模式断面図である。
【図１１】実施の形態４に係る有機ＥＬ表示装置１の概略構成を示す模式ブロック図である。
【図１２】サブピクセル１０ａの回路構成図である。
【図１３】有機ＥＬ表示パネル１０の構成の一部を示す模式断面図である。
【図１４】比較例に係るＴＦＴ素子９０１の構成を示す模式断面図である。
【図１５】従来技術に係るチャネル層の形成工程を示す模式断面図である。
【発明を実施するための形態】
【００１５】
＜本発明の一態様の概要＞
本発明の一態様に係るＴＦＴ素子は、ゲート電極と、ゲート電極と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極及びドレイン電極と、ゲート電極と間隔をあけて配され、かつ、ソース電極及びドレイン電極と接するチャネル層と、ゲート電極とチャネル層との間に配され、かつ、ゲート電極及びチャネル層に接するゲート絶縁層と、を備え、チャネル層が酸化物半導体を含み、ゲート絶縁層のチャネル層と接する領域が、窒素と酸素とシリコンとを含むシリコン化合物膜であり、シリコン化合物膜が、窒素又は酸素の一方とシリコンとを含む膜に対して、プラズマ処理により窒素又は酸素の他方を導入することにより形成されている。
【００１６】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、チャネル層が、ゲート電極と、ソース電極及びドレイン電極との間に配されている。
【００１７】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、シリコン化合物膜が、シリコン酸化膜を窒化プラズマ処理することにより、又はシリコン窒化膜を酸化プラズマ処理することにより形成されたシリコン酸窒化膜である。
【００１８】
上記態様に係るＴＦＴ素子は、チャネル層に接するゲート絶縁層の領域に、欠陥及び含有水素量の少ないシリコン化合物膜を備える。したがって、上記態様に係るＴＦＴ素子では、チャネル層に酸化物半導体を用いながらも、しきい値電圧の経時的変動が低減される。
【００１９】
さらに、上記態様に係るＴＦＴ素子は、ゲート絶縁層の欠陥が少ないことから、アニール工程を必要とせず、基板材料に高耐熱性を有するものを用いる必要が無い。そして、上記態様に係るＴＦＴ素子では、プラズマ処理を用いるため、イオン注入法を用いた場合と比較して基板面積の制限が少なく、製造コストの増加が抑制される。
【００２０】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、シリコン化合物膜が窒素濃度を２×１０20ｃｍ-3以上とする層を有し、かつ、シリコン化合物膜中の水素濃度が２×１０21ｃｍ-3以下である。この構成により、本態様に係るＴＦＴ素子では、ゲート絶縁層の欠陥及び含有水素量が十分に低減される。したがって、しきい値電圧の経時的変動がより確実に低減される。
【００２１】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、シリコン化合物膜の膜厚が６ｎｍ以上３０ｎｍ以下である。この構成により、本態様に係るＴＦＴ素子では、キャリアがトラップされる可能性のあるゲート絶縁層中の領域の大部分が、欠陥及び含有水素量の少ないシリコン化合物膜となる。また、過剰なプラズマ処理によるシリコン化合物膜の欠陥発生が抑制される。したがって、しきい値電圧の経時的変動がより効果的に低減される。
【００２２】
また、本発明の別の態様に係る表示装置は、上記いずれかの態様に係るＴＦＴ素子と、ＴＦＴ素子と接続された画素部と、を備える。この構成により、本態様に係る表示装置は、高い性能と信頼性を有し、また製造コストの増加が抑制される。
【００２３】
また、本発明の別の態様に係るＴＦＴ素子の製造方法は、ゲート電極を形成し、ゲート電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に、ゲート電極と対向するチャネル層を形成し、チャネル層上に、互いに間隔をあけてソース電極及びドレイン電極を形成し、チャネル層を形成する際に、酸化物半導体を用いてチャネル層を形成し、ゲート絶縁層を形成する際に、窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が上面側となるようにゲート絶縁層を形成する。
【００２４】
また、本発明の別の態様に係るＴＦＴ素子の製造方法は、チャネル層を形成し、チャネル層を覆うゲート絶縁層を形成し、ゲート絶縁層上に、チャネル層と対向するゲート電極を形成し、チャネル層上に、ゲート電極と間隔をあけ、かつ、互いに間隔をあけてソース電極及びドレイン電極を形成し、チャネル層を形成する際に、酸化物半導体を用いてチャネル層を形成し、ゲート絶縁層を形成する際に、窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が下面側となるようにゲート絶縁層を形成する。
【００２５】
また、本発明の別の態様に係るＴＦＴ素子の製造方法は、上記態様において、第１の膜として、シリコン酸化膜又はシリコン窒化膜を形成し、第２の膜として、シリコン酸化膜を窒化プラズマ処理したシリコン酸窒化膜、又はシリコン窒化膜を酸化プラズマ処理したシリコン酸窒化膜を形成する。
【００２６】
上記態様に係る製造方法によると、ゲート絶縁層のチャネル層に接する領域に欠陥及び含有水素量の少ないシリコン化合物膜を形成できる。したがって、チャネル層に酸化物半導体を用いながらも、しきい値電圧の変動が低減されたＴＦＴ素子を製造することができる。
【００２７】
さらに、上記態様に係る製造方法によると、シリコン化合物膜の形成にプラズマ処理を用いるため、アニール工程を経ずにゲート絶縁層の欠陥を低減できる。したがって、基板材料が高耐熱性を有するものに制限されない。また、イオン注入法を用いる場合と比べ、基板面積の制限が少なく、製造コストの増加を抑制できる。
【００２８】
以下では、いくつかの具体例を用い、本発明に係る態様の特徴、作用及び効果について説明する。
【００２９】
＜実施の形態１＞
本発明の一態様として、実施の形態１に係るボトムゲートチャネル保護型のＴＦＴ素子１０１について説明する。
【００３０】
１．ＴＦＴ素子１０１の断面構成
ＴＦＴ素子１０１の断面構成について、図１を用いて説明する。
【００３１】
図１に示すように、ＴＦＴ素子１０１では、基板１０１１上に、ゲート電極１０１２が形成されている。さらに、ゲート電極１０１２を覆うようにゲート絶縁層１０１３が形成されている。
【００３２】
ここで、ゲート絶縁層１０１３は、第１のゲート絶縁層１０１３ａと第２のゲート絶縁層１０１３ｂを備えている。第１のゲート絶縁層１０１３ａはゲート絶縁層１０１３のＺ軸方向下部側（下面側）の層として、基板１０１１上に、ゲート電極１０１２を覆うように形成されている。第２のゲート絶縁層１０１３ｂは、ゲート絶縁層１０１３のＺ軸方向上部側（上面側）の層として、第１のゲート絶縁層１０１３ａ上に形成されている。
【００３３】
また、ゲート絶縁層１０１３上には、チャネル層１０１４がゲート電極１０１２に対応する位置に形成されている。さらに、チャネル層１０１４を覆うようにチャネル保護層１０１５が形成されている。なお、チャネル層１０１４及びチャネル保護層１０１５は、第２のゲート絶縁層１０１３ｂ上に形成されている。
【００３４】
また、チャネル保護層１０１５上には、互いに間隔をあけて配置されたソース電極１０１６ｓ及びドレイン電極１０１６ｄが形成されている。ソース電極１０１６ｓ及びドレイン電極１０１６ｄは、チャネル層１０１４上のチャネル保護層１０１５の一部に開口されたコンタクトホール内にも形成されており、チャネル層１０１４に接続されている。
【００３５】
２．各部の構成材料
ＴＦＴ素子１０１では、例えば、各構成要素を次のような材料を用いて形成することができる。
【００３６】
（１）基板１０１１
基板１０１１には、絶縁性を有する材料を用いることができる。例えば、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリイミドなどの樹脂材料、シリコンなどの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料などを用いることができる。
【００３７】
（２）ゲート電極１０１２
ゲート電極１０１２に用いる材料は、導電性を有するものであれば特に限定されない。例えば、モリブデン（Ｍｏ）、アルミニウム、銅（Ｃｕ）、タングステン、チタン、マンガン、クロムなどの金属、モリブデンタングステンなどの合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの透明導電材料を用いることができる。また、これらを積層した多層構造とすることもできる。
【００３８】
（３）ゲート絶縁層１０１３
ゲート絶縁層１０１３は、前述のとおり、第１のゲート絶縁層１０１３ａ及び第２のゲート絶縁層１０１３ｂの積層構造を有する。第１のゲート絶縁層１０１３ａは、絶縁性を有し、第２のゲート絶縁層１０１３ｂの前駆体となり得る材料を含む。当該材料は、水素の含有量が少ないものが好ましい。例えば、酸素を含むことで酸化物半導体との界面状態が良好となるシリコン酸化膜や、緻密で誘電率の高いシリコン窒化膜の単層構造若しくはこれらを積層した多層構造を用いることができる。あるいは、これらとシリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などを積層した多層構造を用いてもよい。
【００３９】
ただし、第１のゲート絶縁層１０１３ａに多層構造を用いる場合は、第２のゲート絶縁層１０１３ｂの前駆体となり得る材料からなる層を、図１のＺ軸方向における最上層とする必要がある。
【００４０】
第２のゲート絶縁層１０１３ｂには、緻密な構造を有して高エネルギーイオンの衝突に対する高い耐性を持ち、かつ酸化物半導体と良好な界面状態を形成する材料を用いることができる。例えば、シリコン酸窒化膜を用いることができる。
【００４１】
（４）チャネル層１０１４
チャネル層１０１４には、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いることができる。例えば、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を用いることができる。
【００４２】
（５）チャネル保護層１０１５
チャネル保護層１０１５には、絶縁性を有し、チャネル層１０１４をエッチングダメージから保護できる材料を用いることができる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料からなる膜や、シリコン、酸素及びカーボンを含む有機材料を主として含有する膜などの単層構造又はこれらを積層した多層構造を用いることができる。
【００４３】
（６）ソース電極１０１６ｓ及びドレイン電極１０１６ｄ
ソース電極１０１６ｓ及びドレイン電極１０１６ｄには、例えば、ゲート電極１０１２を形成するための材料と同じものを用いることができる。
【００４４】
３．ＴＦＴ素子１０１の製造方法
ＴＦＴ素子１０１の製造方法について、図２、図３を用いて説明する。
【００４５】
（１）ゲート電極１０１２の形成
まず、図２（ａ）に示すように、基板１０１１上にゲート電極１０１２を形成する。例えば、まず基板１０１１としてガラス基板を準備し、基板１０１１上にＭｏ膜及びＣｕ膜を順に積層した金属膜をスパッタリング法によって成膜する。そして、フォトリソグラフィー法及びウェットエッチング法を用いて金属膜をパターニングすることにより、ゲート電極１０１２を形成することができる。ゲート電極１０１２の膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度とすることができる。Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ2Ｏ2）及び有機酸を混合した薬液を用いて行うことができる。
【００４６】
（２）ゲート絶縁層１０１３の形成
次に、図２（ｂ）に示すように、基板１０１１上に、ゲート電極１０１２を覆い、窒素又は酸素の一方とシリコンとを含む絶縁層１０１３ｃを形成する。例えば、ゲート電極１０１２が形成された基板１０１１上にシリコン酸化膜又はシリコン窒化膜をプラズマＣＶＤ法によって成膜し、絶縁層１０１３ｃとすることができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ）とを導入ガスに用いることで成膜することができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ4）、アンモニアガス（ＮＨ3）及び窒素ガス（Ｎ2）を導入ガスに用いることで成膜することができる。絶縁層１０１３ｃの膜厚は、例えば、５０ｎｍ〜３００ｎｍとすることができる。なお、絶縁層１０１３ｃは本実施の形態における第１の膜の一態様に相当する。
【００４７】
次に、図２（ｃ）に示すように、絶縁層１０１３ｃに対して、Ｚ軸上方から窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２のゲート絶縁層１０１３ｂを形成する。これにより、下面側に第１のゲート絶縁層１０１３ａが、上面側に第２のゲート絶縁層１０１３ｂがそれぞれ形成されたゲート絶縁層１０１３を形成できる。
【００４８】
具体的には、例えば、絶縁層１０１３ｃがシリコン酸化膜である場合は、アンモニアガス又は窒素ガス雰囲気下にて窒化プラズマ処理１０１３ｐを行い、絶縁層１０１３ｃの上面側をシリコン酸窒化膜とする。これにより、シリコン酸化膜からなる第１のゲート絶縁層１０１３ａ及びシリコン酸窒化膜からなる第２のゲート絶縁層１０１３ｂを備えるゲート絶縁層１０１３を形成できる。
【００４９】
また、例えば、絶縁層１０１３ｃがシリコン窒化膜である場合は、酸素ガス（Ｏ2）雰囲気下にて酸化プラズマ処理１０１３ｐを行い、絶縁層１０１３ｃの上面側をシリコン酸窒化膜とする。これにより、シリコン窒化膜からなる第１のゲート絶縁層１０１３ａ及びシリコン酸窒化膜からなる第２のゲート絶縁層１０１３ｂを備えるゲート絶縁層１０１３を形成できる。なお、第２のゲート絶縁層１０１３ｂは本実施の形態における第２の膜の一態様に相当する。
【００５０】
（３）チャネル層１０１４の形成
次に、図３（ａ）に示すように、ゲート絶縁層１０１３上に、ゲート電極と対向するチャネル層１０１４を成膜する。例えば、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用い、酸素雰囲気でスパッタリングする。これによりチャネル層１０１４となるアモルファスＩｎＧａＺｎＯ膜を成膜できる。チャネル層１０１４の膜厚は、例えば、２０〜２００ｎｍ程度とすることができる。
【００５１】
次に、図３（ｂ）に示すように、チャネル層１０１４をフォトリソグラフィー法及びウェットエッチング法を用いてパターニングする。例えば、ＩｎＧａＺｎＯ膜のウェットエッチングは、リン酸（ＨＰＯ4）、硝酸（ＨＮＯ3）、酢酸（ＣＨ3ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【００５２】
（４）チャネル保護層１０１５の形成
次に、図３（ｃ）に示すように、チャネル層１０１４を覆うように、ゲート絶縁層１０１３上にチャネル保護層１０１５を形成する。例えば、ゲート絶縁層１０１３及びチャネル層１０１４上に、シリコン酸化膜をプラズマＣＶＤ法などによって成膜することで、チャネル保護層１０１５を形成することができる。チャネル保護層１０１５の膜厚は、例えば、５０〜５００ｎｍ程度とすることができる。
【００５３】
（５）ソース電極１０１６ｓ及びドレイン電極１０１６ｄの形成
次に、図３（ｄ）に示すように、チャネル保護層１０１５にコンタクトホールを開口した後に、チャネル保護層１０１５上に、互いに間隔をあけてソース電極１０１６ｓ及びドレイン電極１０１６ｄを形成する。ソース電極１０１６ｓ及びドレイン電極１０１６ｄは、チャネル保護層１０１５に開口されたコンタクトホール内、すなわちチャネル層１０１４上にも形成する。
【００５４】
具体的には、例えば、まず、フォトリソグラフィー法及びドライエッチング法を用いてチャネル保護層１０１５をエッチングすることにより、チャネル層１０１４のソース領域及びドレイン領域として機能する領域上に、コンタクトホールを開口する。例えば、チャネル保護層１０１５としてシリコン酸化膜を用いた場合、ドライエッチング法には、反応性イオンエッチング（ＲＩＥ）を用いることができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ4）及び酸素ガス（Ｏ2）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、設定エッチング膜厚などによって適宜設定される。
【００５５】
そして、チャネル層１０１４上に開口されたコンタクトホール内及びチャネル保護層１０１５上に、互いに間隔をあけてソース電極１０１６ｓ及びドレイン電極１０１６ｄを形成する。例えば、コンタクトホール内及びチャネル保護層１０１５上にＭｏ膜、Ｃｕ膜及びＣｕＭｎ膜が順に堆積された金属膜をスパッタリング法によって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いて金属膜をパターニングすることにより、ソース電極１０１６ｓ及びドレイン電極１０１６ｄを形成することができる。ソース電極１０１６ｓ及びドレイン電極１０１６ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ2Ｏ2）及び有機酸を混合した薬液を用いて行うことができる。
【００５６】
以上のようにして、ＴＦＴ素子１０１を製造することができる。
【００５７】
４．得られる効果
図１に示すように、ＴＦＴ素子１０１は、ゲート電極１０１２と、ゲート電極１０１２と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極１０１６ｓ及びドレイン電極１０１６ｄと、を備える。また、ＴＦＴ素子１０１は、ゲート電極１０１２と間隔をあけて配され、かつ、ソース電極１０１６ｓ及びドレイン電極１０１６ｄと接するチャネル層１０１４と、を備える。さらに、ＴＦＴ素子１０１は、ゲート電極１０１２とチャネル層１０１４との間に配され、ゲート電極１０１２及びチャネル層１０１４に接するゲート絶縁層１０１３を備える。そして、ＴＦＴ素子１０１では、チャネル層１０１４が酸化物半導体を含み、ゲート絶縁層１０１３のチャネル層１０１４と接する領域が、窒素と酸素とシリコンとを含む第２のゲート絶縁層１０１３ｂである。また、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂが、窒素又は酸素の一方とシリコンとを含む絶縁層１０１３ｃに対して、プラズマ処理により窒素又は酸素の他方を導入することにより形成されている。
【００５８】
以下では、上記構成によって得られる効果、特にＴＦＴ素子１０１が備える第２のゲート絶縁層１０１３ｂについての効果を説明する。
【００５９】
（１）構造上の効果
ｉ．欠陥発生の抑制
一般に、ゲート絶縁層１０１３のチャネル層１０１４との界面付近に存在する欠陥は、チャネル層１０１４のキャリアをトラップし、ＴＦＴ素子１０１のしきい値電圧が経時的に変動する原因となる。一方、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂが、緻密な構造を有して高エネルギーイオンの衝突に対する高い耐性を持ち、かつ酸化物半導体と良好な界面状態を形成する絶縁膜、例えば、シリコン酸窒化膜である。
【００６０】
このような第２のゲート絶縁層１０１３ｂを表面に備えることで、ＴＦＴ素子１０１の製造過程における高エネルギーイオンの衝突などによるダメージからゲート絶縁層１０１３が保護される。つまり、ゲート絶縁層１０１３のチャネル層１０１４との界面付近における欠陥の発生が抑制される。したがって、ＴＦＴ素子１０１では、しきい値電圧の経時的変動が低減される。
【００６１】
なお、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂが窒素濃度を２×１０20ｃｍ-3以上とする層を有することが好ましい。窒素濃度が２×１０20ｃｍ-3以上であることにより、スパッタリング法などによる第２のゲート絶縁層１０１３ｂへのダメージ（欠陥の発生）を抑制するのに十分なＳｉ−Ｎ結合が形成される。したがって、この場合、しきい値電圧の経時的変動がより確実に低減される。
【００６２】
また、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂの膜厚が６ｎｍ以上かつ３０ｎｍ以下であることが好ましい。膜厚が６ｎｍ以上であることにより、一般にゲート絶縁層において、キャリアをトラップする欠陥が多く分布する領域（チャネル層との界面から膜厚方向に６ｎｍ以内）を、欠陥の少ない第２のゲート絶縁層１０１３ｂとすることができる。したがって、この場合、しきい値電圧の経時的変動がより効果的に低減される。
【００６３】
さらに、膜厚が３０ｎｍ以下であることにより、過剰なプラズマ処理を防止できる。したがって、第２のゲート絶縁層１０１３ｂのチャネル層１０１４との界面が荒れ、欠陥が生じることを抑制できる。なお、一般にゲート絶縁層中の欠陥により生じる界面固定電荷が存在する領域は、ゲート絶縁層のチャネル層１０１４との界面から膜厚方向に２０ｎｍ以内である。よって、第２のゲート絶縁層１０１３ｂの膜厚は３０ｎｍ以下であれば十分である。
【００６４】
なお、第２のゲート絶縁層１０１３ｂの窒素濃度及び膜厚は、プラズマ処理の条件（使用ガス、処理時間、ガス流量、ＲＦパワー、圧力、温度、電極間隔など）により、調整することが可能である。また、第２のゲート絶縁層１０１３ｂの窒素濃度は、二次イオン質量分析法（ＳＩＭＳ）を用いて定量可能であり、第２のゲート絶縁層１０１３ｂの膜厚は、透過型電子顕微鏡（ＴＥＭ）を用いた断面解析により定量可能である。
【００６５】
ｉｉ．含有水素量の抑制
酸化物半導体をチャネル層１０１４に用いた場合、ゲート絶縁層１０１３のチャネル層１０１４との界面付近に含有する水素は、チャネル層１０１４のキャリアをトラップし、ＴＦＴ素子１０１のしきい値電圧が経時的に変動する原因となる。また、上記水素が高濃度になると、チャネル層１０１４に拡散する水素が増加し、チャネル層１０１４が導体化する原因となる。
【００６６】
ここで、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂが、プラズマ処理によって形成されている。例えば、シリコン酸化膜の表面をプラズマ処理で窒化することにより、又はシリコン窒化膜の表面をプラズマ処理で酸化することにより形成されている。
【００６７】
そのため、第２のゲート絶縁層１０１３ｂへの意図しない不純物、特に水素の混入を防止できる。すなわち、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂの水素量の増加を抑制できる。したがって、ＴＦＴ素子１０１では酸化物半導体をチャネル層に用いながらも、しきい値電圧の経時的変動やチャネル層１０１４の導体化の発生が低減し、安定した特性が得られる。
【００６８】
なお、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂ中の水素濃度が２×１０21ｃｍ-3以下であることが好ましい。水素濃度が２×１０21ｃｍ-3以下であることにより、第２のゲート絶縁層１０１３ｂ中の水素を起因とする、チャネル層１０１４のキャリアのトラップを十分低減することができる。したがって、この場合、しきい値電圧の経時的変動がより確実に抑制される。
【００６９】
第２のゲート絶縁層１０１３ｂの水素濃度は、前駆体となる絶縁層１０１３ｃの水素濃度により調整できる。例えば、シリコン酸化膜などの含有水素量の少ない絶縁膜を絶縁層１０１３ｃに用いれば良い。また、第２のゲート絶縁層１０１３ｂの水素濃度は、二次イオン質量分析法（ＳＩＭＳ）を用いて定量可能である。
【００７０】
（２）製造上の効果
シリコン酸化膜又はシリコン窒化膜をシリコン酸窒化膜にするにはイオン注入法を用いることができる。しかし、イオン注入法では、高エネルギーイオンの衝突により、形成したシリコン酸窒化膜に欠陥が生じる。この欠陥はアニールにより除去することになるが、ＴＦＴ素子のしきい値電圧の変動を十分に抑止するには、ＴＦＴ素子の基板材料に高耐熱性を有するもの、例えば高価な石英ガラスなどを用いる必要がある。
【００７１】
ここで、ＴＦＴ素子１０１では、第２のゲート絶縁層１０１３ｂが、プラズマ処理によって形成されている。プラズマ処理では、処理条件の調節により、前駆体となる絶縁層１０１３ｃへのダメージを低減し、新たな欠陥の発生を抑制することが可能である。また、プラズマによる表面処理により、絶縁層１０１３ｃの成膜方法（例えばＣＶＤ法などの低温プロセス）に起因する欠陥を埋めることが可能である。
【００７２】
つまり、第２のゲート絶縁層１０１３ｂは形成時点において十分欠陥を少なくでき、アニール工程を不要とできる。したがって、ＴＦＴ素子１０１では、基板材料の制限が少なく、例えば基板に耐熱性の低いガラスなどを用いても、しきい値電圧の経時的変動が抑制される。
【００７３】
また、プラズマ処理は、イオン注入法と比較し、ビームライン、加速電極、イオン源を高電圧に絶縁するための絶縁トランス及びそれに付随する絶縁信号ラインなどの設備が不要である。その上、プラズマ処理では、遮へい及び保護対策はチャンバー内で行えばよく、シールドルームが基本的に不要である。したがって、ＴＦＴ素子１０１は必要な処理設備及び処理に係る工数の面から、製造上のコストの増加を抑制できる。さらに、イオン注入法では対応が難しい大型基板の処理も可能であり、基板面積の制限が少ない。
【００７４】
以上のことから、ＴＦＴ素子１０１では、チャネル層に酸化物半導体を用いながらも、しきい値電圧の経時的変動が低減され、使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制される。
【００７５】
５．実施例による検証
次に、ＴＦＴ素子１０１及びその比較例について、実際に作成し、その効果について実証した内容を以下に示す。
【００７６】
（１）実施例及び比較例の構成
ＴＦＴ素子１０１の実施例（以下「実施例」とする。）と図１４に示す構造を有するＴＦＴ素子９０１の実施例（以下「比較例」とする。）の構成について、それぞれ図１と図１４の符号を用いて説明する。
【００７７】
基板１０１１、９０１１には無アルカリガラス基板を用いた。ゲート電極１０１２、９０１２にはモリブデンタングステン膜を用い、膜厚は、７５ｎｍとした。ゲート絶縁層１０１３は、第１のゲート絶縁層１０１３ａにシリコン窒化膜とシリコン酸化膜の積層膜を、第２のゲート絶縁層１０１３ｂにシリコン酸窒化膜を用いた。
【００７８】
ここで、第２のゲート絶縁層１０１３ｂは、次のように形成した。まず前駆体として、シリコン窒化膜とシリコン酸化膜をこの順に積層した絶縁層１０１３ｃを形成した。膜厚は、シリコン窒化膜では６５ｎｍ、シリコン酸化膜では８５ｎｍとした。次に絶縁層１０１３ｃの上面であるシリコン酸化膜を窒化プラズマ処理して第２のゲート絶縁層１０１３ｂとした。膜厚は２０ｎｍとした。プラズマ処理は、以下の二種類の条件を用いた。
【００７９】
ｉ．第１のプラズマ処理条件
使用ガス＝ＮＨ3
処理時間＝１２０ｓｅｃ
ガス流量＝１００ｓｃｃｍ
ＲＦパワー＝１５０Ｗ
圧力＝３Ｔｏｒｒ
温度＝４００℃
電極間隔＝５５０ｍｉｌｓ
ｉｉ．第２のプラズマ処理条件
使用ガス＝Ｎ2
処理時間＝１２０ｓｅｃ
ガス流量＝２０００ｓｃｃｍ
ＲＦパワー＝１５０Ｗ
圧力＝３Ｔｏｒｒ
温度＝４００℃
電極間隔＝５５０ｍｉｌｓ
ゲート絶縁層９０１３には、実施例の絶縁層１０１３ｃと同じ方法を用いて形成したシリコン窒化膜とシリコン酸化膜の積層膜を、窒化プラズマ処理を行わず、そのまま用いた。
【００８０】
チャネル層１０１４、９０１４には、アモルファスＩｎＧａＺｎＯ膜を用い、膜厚を６０ｎｍとした。チャネル保護層１０１５、９０１５には、シリコン酸化膜を用い、膜厚は、１２０ｎｍとした。ソース電極１０１６ｓ、９０１６ｓ及びドレイン電極１０１６ｄ、９０１６ｄには、Ｍｏ膜を用い、膜厚は、１００ｎｍとした。
【００８１】
以上のとおり、実施例と比較例の相違点は、ゲート絶縁層の形成におけるプラズマ処理の有無のみである。
【００８２】
（２）実施例及び比較例のゲート絶縁層中の窒素濃度及び水素濃度
図４と図５は、それぞれ実施例と比較例について、ＳＩＭＳを用いて測定した内容を示す。図４（ａ）の矢印Ａで示すように、実施例では、チャネル層１０１４から、第２のゲート絶縁層１０１３ｂを経て、第１のゲート絶縁層１０１３ａにかけてのプロファイルを測定している。また、図５（ａ）の矢印Ａで示すように、比較例では、チャネル層９０１４からゲート絶縁層９０１３にかけてのプロファイルを測定している。
【００８３】
図４（ｂ）と図５（ｂ）は、それぞれ実施例と比較例における窒素濃度のプロファイルである。図４（ｂ）及び図５（ｂ）に示すとおり、実施例の第２のゲート絶縁層１０１３ｂの領域では、比較例のゲート絶縁層９０１３の領域と比較して窒素濃度が高く、２×１０20ｃｍ-3以上となる層が存在する。すなわち、実施例の第２のゲート絶縁層１０１３ｂでは、プラズマ処理によって十分に窒素が添加され、欠陥の少ないシリコン酸窒化膜が形成できていることが分かる。
【００８４】
図４（ｃ）と図５（ｃ）は、それぞれ実施例と比較例における水素濃度のプロファイルである。図４（ｃ）及び図５（ｃ）に示すとおり、実施例の第２のゲート絶縁層１０１３ｂの領域では、比較例のゲート絶縁層９０１３の領域と同等の水素濃度であり、２×１０21ｃｍ-3以下となっている。すなわち、実施例の第２のゲート絶縁層１０１３ｂでは、プラズマ処理によって、含有水素量の増加を抑制しつつシリコン酸窒化膜を形成できていることが分かる。
【００８５】
（３）実施例及び比較例のしきい値電圧の経時的変動
図６は、実施例及び比較例のストレス印加前後におけるしきい値電圧の変動特性を示している。図６（ａ）は比較例についての変動特性を示し、図６（ｂ）は実施例のうち、プラズマ処理にアンモニアガスを用いたものについての変動特性を示し、図６（ｃ）は実施例のうち、プラズマ処理に窒素ガスを用いたものについての変動特性を示している。
【００８６】
また、図６の各グラフにおいて、縦軸はＴＦＴ素子のドレイン電流（Ｉds）を、横軸はＴＦＴ素子のゲート−ソース間電圧（Ｖgs）を示している。ただし、横軸の目盛については、各グラフの比較を分かりやすくするため、相対値（Ｖgs−Ｖ0）を用いており、相対値の基準Ｖ0は、各グラフにおけるＴＦＴ素子のストレス印加前のしきい値電圧である。
【００８７】
さらに、図６の各グラフにおいて、破線（９０１ａ、１０１ａ、１０１ｃ）はストレス印加前の特性を示し、実線（９０１ｂ、１０１ｂ、１０１ｄ）はストレス印加後の特性を示している。なお、用いたストレス条件は、ゲート−ソース間電圧＋２０Ｖ、ドレイン−ソース間電圧０Ｖ、温度９０℃、印加時間２０００秒である。
【００８８】
図６（ａ）に示すとおり、比較例におけるストレス印加後のしきい値電圧の変動は、＋２．２Ｖであるのに対し、図６（ｂ）及び図６（ｃ）に示すとおり、実施例におけるストレス印加後のしきい値電圧の変動は、プラズマ処理にアンモニアガスを用いたもので＋０．０５Ｖ、プラズマ処理に窒素ガスを用いたもので＋０．０４Ｖとなっている。すなわち、実施例では、しきい値電圧の変動が低減されていることが分かる。
【００８９】
したがって、ＴＦＴ素子１０１では、チャネル層１０１４に酸化物半導体を備えながらも、しきい値電圧の変動が低減されることが実証された。
【００９０】
＜実施の形態２＞
本発明の一態様として実施の形態２に係るボトムゲートチャネルエッチ型のＴＦＴ素子３０１について、図７及び図８を用いて説明する。図７及び図８は実施の形態１における図２及び図３に相当するものである。
【００９１】
１．ＴＦＴ素子３０１の断面構成
図８（ｃ）は、ＴＦＴ素子３０１の模式的な断面図を示している。図８（ｃ）に示すように、基板３０１１、ゲート電極３０１２、第１のゲート絶縁層３０１３ａ及び第２のゲート絶縁層３０１３ｂを備えたゲート絶縁層３０１３並びにチャネル層３０１４については、図１に示す実施の形態１に係るＴＦＴ素子１０１の各構成と同様である。
【００９２】
一方、図８（ｃ）に示すように、ＴＦＴ素子３０１では、ＴＦＴ素子１０１が備えるチャネル保護層１０１５を備えていない。また、ゲート絶縁層３０１３上からチャネル層３０１４上にかけて、互いに間隔をあけてソース電極３０１６ｓ及びドレイン電極３０１６ｄが直接形成されている。
【００９３】
２．ＴＦＴ素子３０１の構成材料
ＴＦＴ素子３０１は、チャネル保護層を備えない点を除いて、実施の形態１に係るＴＦＴ素子１０１と構成要素は同じであり、各構成要素の構成材料はＴＦＴ素子１０１と同様にできる。
【００９４】
３．ＴＦＴ素子３０１の製造方法
図７及び図８を用いてＴＦＴ素子３０１の製造方法を説明する。なお、特に記載がない限り、ＴＦＴ素子３０１の各構成要素の具体的な形成方法は、実施の形態１と同様である。
【００９５】
まず、図７（ａ）に示すように、基板３０１１上にゲート電極３０１２を形成し、次に、図７（ｂ）に示すように、基板３０１１上に、窒素又は酸素の一方とシリコンとを含み、ゲート電極３０１２を覆う絶縁層３０１３ｃを形成する。なお、絶縁層３０１３ｃは、本実施の形態における第１の膜の一態様に相当する。
【００９６】
次に、図７（ｃ）に示すように、絶縁層３０１３ｃに対して、Ｚ軸上方から窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２のゲート絶縁層３０１３ｂを形成する。これにより、下面側に第１のゲート絶縁層３０１３ａが、上面側に第２のゲート絶縁層３０１３ｂがそれぞれ形成されたゲート絶縁層３０１３を形成できる。なお、第２のゲート絶縁層３０１３ｂは、本実施の形態における第２の膜の一態様に相当する。
【００９７】
ここで、実施の形態と同じく、実施の形態２においても、第２のゲート絶縁層３０１３ｂが窒素濃度を２×１０20ｃｍ-3以上とする層を有し、かつ第２のゲート絶縁層３０１３ｂ中の水素濃度が２×１０21ｃｍ-3以下であることが好ましい。また、第２のゲート絶縁層３０１３ｂの膜厚が６ｎｍ以上かつ３０ｎｍ以下であることが好ましい。
【００９８】
次に、図８（ａ）に示すように、ゲート絶縁層３０１３上に、ゲート電極３０１２と対向するチャネル層３０１４を成膜し、図８（ｂ）に示すように、チャネル層３０１４をパターニングする。
【００９９】
次に、図８（ｃ）に示すように、ゲート絶縁層３０１３上からチャネル層３０１４上にかけ、互いに間隔をあけてソース電極３０１６ｓ及びドレイン電極３０１６ｄを形成する。具体的には、例えば、次のようにできる。まず、チャネル層３０１４を覆うようにゲート絶縁層３０１３上にＭｏ膜、Ｃｕ膜及びＣｕＭｎ膜が順に堆積された金属膜をスパッタリング法によって成膜する。そして、フォトリソグラフィー法及びウェットエッチング法を用いて金属膜をパターニングする。これによって、ソース電極３０１６ｓ及びドレイン電極３０１６ｄを形成することができる。
【０１００】
ソース電極３０１６ｓ及びドレイン電極３０１６ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、実施の形態１と同様にすることができる。
【０１０１】
以上のようにして、実施の形態２に係るＴＦＴ素子３０１を製造することができる。
【０１０２】
４．得られる効果
ＴＦＴ素子３０１は、ＴＦＴ素子１０１と同様の構成、すなわち、チャネル層３０１４と接するゲート絶縁層３０１３の領域に、プラズマ処理によって形成された欠陥及び含有水素量が少ない第２のゲート絶縁層３０１３ｂを備える。したがって、ＴＦＴ素子３０１では、チャネル層に酸化物半導体を用いながらも、しきい値電圧の変動が低減され、使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制される。
【０１０３】
＜実施の形態３＞
本発明の一態様として実施の形態３に係るトップゲート型のＴＦＴ素子４０１について、図９及び図１０を用いて説明する。図９及び図１０は実施の形態１における図２及び図３に相当するものである。
【０１０４】
１．ＴＦＴ素子４０１の断面構成
図１０（ｃ）は、ＴＦＴ素子４０１の模式的な断面図を示している。図１０（ｃ）に示すように、ＴＦＴ素子４０１では、基板４０１１の上に、チャネル層４０１４が形成され、その上を覆うようにゲート絶縁層４０１３が形成されている。ゲート絶縁層４０１３は、基板４０１１及びチャネル層４０１４と接する領域に第２のゲート絶縁層４０１３ｂを、第２のゲート絶縁層４０１３ｂの上面側に第１のゲート絶縁層４０１３ａを備えている。
【０１０５】
また、ゲート絶縁層４０１３上にはゲート電極４０１２が形成されており、ゲート電極４０１２を覆うようにゲート絶縁層４０１３上には層間絶縁層４０１５が形成されている。
【０１０６】
さらに、層間絶縁層４０１５上には、ソース電極４０１６ｓ及びドレイン電極４０１６ｄが形成されている。ソース電極４０１６ｓ及びドレイン電極４０１６ｄは、ゲート絶縁層４０１３及び層間絶縁層４０１５に開口されたコンタクトホール内にも形成され、チャネル層４０１４と接続されている。
【０１０７】
２．ＴＦＴ素子４０１の構成材料
ＴＦＴ素子４０１は、層間絶縁層４０１５を除いて、実施の形態１に係るＴＦＴ素子１０１と同じ構成要素を備えており、これらの構成材料はＴＦＴ素子１０１と同様にできる。また、層間絶縁層４０１５は、ＴＦＴ素子１０１におけるチャネル保護層１０１５と同様の材料を用いることができる。
【０１０８】
３．ＴＦＴ素子４０１の製造方法
図９及び図１０を用いてＴＦＴ素子４０１の製造方法を説明する。なお、特に記載がない限り、ＴＦＴ素子４０１の各構成要素の具体的な形成方法は、実施の形態１と同様である。
【０１０９】
まず、図９（ａ）に示すように、基板４０１１上にチャネル層４０１４を形成し、次に、図９（ｂ）に示すように、基板４０１１上に、窒素又は酸素の一方とシリコンとを含み、チャネル層４０１４を覆う絶縁層４０１３ｃを形成する。なお、絶縁層４０１３ｃは、本実施の形態における第１の膜の一態様に相当する。
【０１１０】
次に、図９（ｃ）に示すように、絶縁層４０１３ｃに対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２のゲート絶縁層４０１３ｂを形成する。そして、図９（ｄ）に示すように、第２のゲート絶縁層４０１３ｂ上に、第１のゲート絶縁層４０１３ａを形成する。これにより、上面側に第１のゲート絶縁層４０１３ａが、下面側に第２のゲート絶縁層４０１３ｂがそれぞれ形成されたゲート絶縁層４０１３を形成できる。なお、第２の絶縁層４０１３ｂは、本実施の形態における第２の膜の一態様に相当する。
【０１１１】
ここで、実施の形態１と同じく、実施の形態３においても、第２のゲート絶縁層４０１３ｂが窒素濃度を２×１０20ｃｍ-3以上とする領域を有し、かつ第２のゲート絶縁層４０１３ｂ中の水素濃度が２×１０21ｃｍ-3以下であることが好ましい。また、第２のゲート絶縁層４０１３ｂの膜厚が６ｎｍ以上かつ３０ｎｍ以下であることが好ましい。
【０１１２】
次に、図１０（ａ）に示すように、ゲート絶縁層４０１３上に、チャネル層４０１４と対向するゲート電極４０１２を形成し、図１０（ｂ）に示すように、ゲート絶縁層４０１３上に、ゲート電極４０１２を覆うように層間絶縁層４０１５を形成する。例えば、ゲート電極４０１２を形成したゲート絶縁層４０１３上に、シリコン酸化膜をプラズマＣＶＤ法などによって成膜することで、層間絶縁層４０１５を形成することができる。層間絶縁層４０１５の膜厚は、例えば、５０〜５００ｎｍ程度とすることができる。
【０１１３】
次に、図１０（ｃ）に示すように、ゲート絶縁層４０１３及び層間絶縁層４０１５にコンタクトホールを開口し、層間絶縁層４０１５上に、互いに間隔をあけてソース電極４０１６ｓ及びドレイン電極４０１６ｄを形成する。ソース電極４０１６ｓ及びドレイン電極４０１６ｄは、上記コンタクトホール内、すなわちチャネル層４０１４上にも形成する。また、ソース電極４０１６ｓ及びドレイン電極４０１６ｄは、ゲート電極４０１２と間隔をあけて形成される。
【０１１４】
以上のようにして、実施の形態３に係るＴＦＴ素子４０１を形成することができる。
【０１１５】
４．得られる効果
ＴＦＴ素子４０１は、ＴＦＴ素子１０１と同様に、チャネル層４０１４と接するゲート絶縁層４０１３の領域に、プラズマ処理によって形成された欠陥及び含有水素量が少ない第２のゲート絶縁層４０１３ｂを備える。したがって、ＴＦＴ素子４０１では、チャネル層に酸化物半導体を用いながらも、しきい値電圧の変動が低減され、使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制される。
【０１１６】
＜実施の形態４＞
本発明の一態様として実施の形態４に係る有機ＥＬ表示装置１について説明する。本実施の形態は、上記実施の形態１に係るＴＦＴ素子１０１を有機ＥＬ表示装置１に適用した例である。
【０１１７】
１．有機ＥＬ表示装置１の全体構成
本実施の形態に係る有機ＥＬ表示装置１の構成について図１１を用いて説明する。図１１に示すように、有機ＥＬ表示装置１は、有機ＥＬ表示パネル１０と、これに接続された駆動制御部２０から構成されている。
【０１１８】
有機ＥＬ表示パネル１０は、有機材料の電界発光現象を利用したパネルである。有機ＥＬ表示パネル１０は、例えば赤、緑、青などの発光色に対応するサブピクセル１０ａを複数備え、これらがマトリクス状に配列されて構成されている。駆動制御部２０は、４つの駆動回路２１〜２４と制御回路２５とから構成されている。ただし、有機ＥＬ表示装置１では、有機ＥＬ表示パネル１０に対する駆動制御部２０の配置については、これに限られない。
【０１１９】
２．有機ＥＬ表示パネル１０の構成
有機ＥＬ表示パネル１０の構成について、図１２の回路構成図及び図１３の模式断面図を用いて説明する。なお、図１２及び図１３では、サブピクセル１０ａ単位にて構成を示している。
【０１２０】
（１）有機ＥＬ表示パネル１０の回路構成
図１２に示すように、有機ＥＬ表示パネル１０を構成するサブピクセル１０ａは、有機ＥＬ素子ＥＬと、スイッチング用トランジスタＴｒ１と、駆動用トランジスタＴｒ２と、コンデンサＣとを備える。スイッチング用トランジスタＴｒ１は、駆動用トランジスタＴｒ２、コンデンサＣ及び駆動回路２１〜２４のいずれかにつながる信号線ＳＬ、ゲート線ＧＬと接続されている。駆動用トランジスタＴｒ２は、コンデンサＣ、スイッチング用トランジスタＴｒ１、有機ＥＬ素子ＥＬ及び外部から大電流を供給する電源線ＰＬと接続されている。
【０１２１】
この構成において、ゲート線ＧＬからの信号により、スイッチング用トランジスタＴｒ１がオン状態になると、信号線ＳＬから供給された信号電圧がコンデンサＣに蓄積され、一定期間保持される。この保持された信号電圧は駆動用トランジスタＴｒ２のコンダクタンスを決定する。また、駆動用トランジスタＴｒ２のコンダクタンスは、電源線ＰＬから有機ＥＬ素子ＥＬに供給される駆動電流を決定する。したがって、有機ＥＬ素子ＥＬは信号電圧に対応した階調の光を一定期間発する。
【０１２２】
有機ＥＬ表示パネル１０においては、このように階調制御されたサブピクセル１０ａの発光色の集合が画像として表示される。すなわち、有機ＥＬ素子ＥＬは、本実施の形態における画素部の一態様に相当する。
（２）有機ＥＬ表示パネル１０の断面構成
図１３に示すように、有機ＥＬ表示パネル１０では、基板１０１１上に、ゲート電極１０１２、チャネル層１０１４、ソース電極１０１６ｓ及びドレイン電極１０１６ｄから構成されるＴＦＴ素子２０１が形成されている。さらに、ＴＦＴ素子２０１と間隔をあけて、ゲート電極１０２２、チャネル層１０２４、ソース電極１０２６ｓ及びドレイン電極１０２６ｄから構成されるＴＦＴ素子２０２が形成されている。
【０１２３】
ここで、ＴＦＴ素子２０１は図１２に示すスイッチング用トランジスタＴｒ１に相当し、ＴＦＴ素子２０２は図１２に示す駆動用トランジスタＴｒ２に相当する。
【０１２４】
また、ゲート電極１０１２、１０２２を覆うようにゲート絶縁層１０１３が形成されている。さらに、チャネル層１０１４、１０２４を覆うようにチャネル保護層１０１５が形成されている。
【０１２５】
ここで、図示は省略するが、ゲート絶縁層１０１３は、第１のゲート絶縁層１０１３ａ及び第２のゲート絶縁層１０１３ｂから構成されている。したがって、ＴＦＴ素子２０１とＴＦＴ素子２０２は実施の形態１に係るＴＦＴ素子１０１と同様の構成を有している。
【０１２６】
また、図１２に示す回路構成と同様に、ＴＦＴ素子２０１のドレイン電極１０１６ｄは、ＴＦＴ素子２０２のゲート電極１０２２上のゲート絶縁層１０１３及びチャネル保護層１０１５の一部に開口されたコンタクトホール内にも形成されており、ゲート電極１０２２と接続されている。
【０１２７】
また、チャネル保護層１０１５上には、ソース電極１０１６ｓ、１０２６ｓ及びドレイン電極１０１６ｄ、１０２６ｄを覆うように、パッシベーション層１０３が形成されている。
【０１２８】
また、パッシベーション層１０３上には、引き出し電極１０４が形成されている。引き出し電極１０４は、ソース電極１０２６ｓ上のパッシベーション層１０３に開口されたコンタクトホールの側面に沿っても形成されており、ソース電極１０２６ｓに接続されている。さらに、引き出し電極１０４を覆うように平坦化層１０５が形成されている。
【０１２９】
また、平坦化層１０５上には、アノード１０６が形成されている。アノード１０６は、引き出し電極１０４上の平坦化層１０５の一部に開口されたコンタクトホールの側面に沿っても形成されており、引き出し電極１０４に接続されている。さらに、アノード１０６の主面上には、ホール注入層１０７が形成されている。
【０１３０】
また、平坦化層１０５、アノード１０６及びホール注入層１０７上には、発光部（サブピクセル１０ａ）に相当する領域を囲むようにバンク１０８が形成されている。さらに、ホール注入層１０７上のバンク１０８が囲むことで形成される開口部には、ホール輸送層１０９、有機発光層１１０及び電子輸送層１１１が順に形成されている。そして、バンク１０８及び電子輸送層１１１上には、カソード１１２及び封止層１１３が順に形成されている。
【０１３１】
また、封止層１１３の上方には、サブピクセル１０ａに相当する領域を含む領域にカラーフィルタ１１５が配され、カラーフィルタ１１５の周囲には遮光層１１６が配されている。さらに、封止層１１３とカラーフィルタ１１５及び遮光層１１６との間には封止樹脂層１１４が充填されて互いに接合されている。そして、カラーフィルタ１１５及び遮光層１１６の上には基板１１７が配されて構成されている。
【０１３２】
なお、有機ＥＬ表示パネル１０は、図１３のＺ軸上方側の面を画像表示面とするいわゆるトップエミッション型の表示パネルである。
【０１３３】
３．各部の構成材料
有機ＥＬ表示パネル１０では、例えば、各構成要素を次のような材料を用いて形成することができる。なお、ＴＦＴ素子２０１及びＴＦＴ素子２０２の各構成要素は、実施の形態１に係るＴＦＴ素子１０１の各構成要素と同様の材料を用いることができ、説明は省略する。
【０１３４】
（１）パッシベーション層１０３
パッシベーション層１０３には、ソース電極１０１６ｓ、１０２６ｓ及びドレイン電極１０１６ｄ、１０２６ｄとの密着性が良く、水分や酸素などに対するバリア性を有する材料を用いることができる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの単層構造又はこれらを積層した多層構造とすることができる。
【０１３５】
（２）引き出し電極１０４
引き出し電極１０４には、例えば、ゲート電極１０１２、１０２２を形成するための材料と同じものを用いることができる。
【０１３６】
（３）平坦化層１０５
平坦化層１０５には、例えば、ポリイミド、ポリアミド、アクリル系樹脂材料などの有機化合物を用いることができる。
【０１３７】
（４）アノード１０６
アノード１０６には、例えば、銀又はアルミニウムを含む金属材料を用いることができる。なお、有機ＥＬ表示パネル１０のようにトップエミッション型である場合には、その表面部が高い光反射性を有することが好ましい。
【０１３８】
（５）ホール注入層１０７
ホール注入層１０７には、例えば、銀、モリブデン、クロム、バナジウム、タングステン、ニッケル、イリジウムなどの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料を用いることができる。
【０１３９】
（６）バンク１０８
バンク１０８には、例えば、絶縁性を有する樹脂等の有機材料を用いることができる。具体例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂などがあげられる。なお、バンク１０８は、有機溶剤への耐性を有し、エッチング処理やベーク処理に対して過度に変形、変質などをしない材料で形成されることが望ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。さらに、これらの材料を用いた膜を積層した多層構造とすることもできる。
【０１４０】
（７）ホール輸送層１０９
ホール輸送層１０９は、親水基を備えない高分子化合物を用いて形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
【０１４１】
（８）有機発光層１１０
有機発光層１１０には、湿式印刷法を用いて成膜できる発光性の有機材料を用いることができる。具体的には、例えば、特許公開公報（日本国・特開平５−１６３４８８号公報）に記載の化合物、誘導体、錯体などの蛍光物質を用いることができる。
【０１４２】
（９）電子輸送層１１１
電子輸送層１１１には、例えば、オキシジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ）などを用いることができる。
【０１４３】
（１０）カソード１１２
カソード１１２は、有機ＥＬ表示パネル１０のようにトップエミッション型の場合においては、光透過性を有する材料で形成される必要がある。例えば、ＩＴＯや酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。あるいは、アルカリ金属、アルカリ土類金属やこれらのハロゲン化物を含む膜や、それらの膜と銀を含む膜を順に積層した多層構造を用いることができる。また、光取出し効率の向上を図るために、この銀を含む膜の上に透明度の高い屈折率調整層を設けることもできる。
【０１４４】
（１１）封止層１１３
封止層１１３には、水分や酸素に対するバリア性を有する材料が用いられる。また、トップエミッション型である有機ＥＬ表示パネル１０の場合においては、光透過性を有する材料を用いる必要がある。例えば、シリコン窒化膜、シリコン酸窒化膜などが用いられる。
【０１４５】
（１２）封止樹脂層１１４
封止樹脂層１１４には、封止層１１３と、カラーフィルタ１１５及び遮光層１１６とを張り合わせる接着性を有する材料が用いられる。例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂などの樹脂材料が用いられる。
【０１４６】
４．有機ＥＬ表示パネル１０の製造方法
有機ＥＬ表示パネル１０の製造方法の概略について図１３を用いて説明する。
【０１４７】
図１３に示すように、まず基板１０１１を準備し、基板１０１１上にＴＦＴ素子２０１、２０２を形成する。ＴＦＴ素子２０１、２０２の形成方法は、実施の形態１と同様にする。
【０１４８】
ここで、図１３に示すように、有機ＥＬ表示パネル１０では、ＴＦＴ素子２０１のドレイン電極１０１６ｄが、ＴＦＴ素子２０２のゲート電極１０２２に接続されている。
【０１４９】
これは、例えば次のようにできる。まず、チャネル保護層１０１５のコンタクトホール開口工程において、図１３に示すように、ゲート電極１０２２上のゲート絶縁層１０１３及びチャネル保護層１０１５の一部もエッチングし、コンタクトホールを開口する。そして、ドレイン電極１０１６ｄの形成工程において、ドレイン電極１０１６ｄをこのコンタクトホール内にも形成し、ゲート電極１０２２と接続する。
【０１５０】
次に、図１３に示すように、チャネル保護層１０１５上に、ソース電極１０１６ｓ、１０２６ｓ及びドレイン電極１０１６ｄ、１０２６ｄを覆うように、パッシベーション層１０３を形成する。また、パッシベーション層１０３には、ソース電極１０２６ｓ上の一部でコンタクトホールを開口する。パッシベーション層１０３は、例えば、プラズマＣＶＤ法やスパッタリング法などによって絶縁膜を成膜し、フォトリソグラフィー法及びエッチング法を用いてコンタクトホールを開口することで形成することができる。
【０１５１】
次に、図１３に示すように、パッシベーション層１０３上に、引き出し電極１０４を形成する。また、引き出し電極１０４は、パッシベーション層１０３に開口されたコンタクトホールの側壁に沿って形成し、ソース電極１０２６ｓに接続する。引き出し電極１０４は、例えば、スパッタリング法などによって成膜した金属膜をパターニングすることにより形成できる。
【０１５２】
次に、図１３に示すように、パッシベーション層１０３及び引き出し電極１０４上に絶縁材料からなる平坦化層１０５を形成する。また、平坦化層１０５には、引き出し電極１０４上の一部でコンタクトホールを開口する。さらに、平坦化層１０５のコンタクトホールを除く部分のＺ軸方向上面は略平坦化する。
【０１５３】
次に、図１３に示すように、平坦化層１０５上にサブピクセル１０ａ単位で区画したアノード１０６を形成する。また、アノード１０６は、平坦化層１０５に開口されたコンタクトホールの側壁に沿って形成し、引き出し電極１０４に接続する。アノード１０６は、例えば、スパッタリング法や真空蒸着法などにより金属膜を成膜し、サブピクセル１０ａ単位にエッチングすることで形成できる。
【０１５４】
次に、アノード１０６上にホール注入層１０７を形成する。図１３に示すように、ホール注入層１０７は、サブピクセル１０ａ単位で区画して形成する。ホール注入層１０７は、例えば、アルゴンガスと酸素ガスを用いたスパッタリング法により形成できる。
【０１５５】
次に、平坦化層１０５、アノード１０６及びホール注入層１０７の上にバンク１０８を形成する。バンク１０８は、例えば、まず平坦化層１０５、アノード１０６及びホール注入層１０７の上に感光性樹脂成分とフッ素成分を含む材料からなる層をスピンコート法などにより形成し、図１３に示すように各サブピクセル１０ａに対応する開口部をパターニングすることで形成できる。
【０１５６】
次に、図１３に示すようにホール注入層１０７上に、ホール輸送層１０９、有機発光層１１０及び電子輸送層１１１を順に積層形成する。ホール輸送層１０９は、例えば、有機化合物からなる膜を印刷法で成膜したのち、焼成することで形成できる。有機発光層１１０、電子輸送層１１１についても、同様にして形成できる。
【０１５７】
次に、電子輸送層１１１上にカソード１１２及び封止層１１３を順に積層形成する。図１３に示すように、カソード１１２及び封止層１１３は、バンク１０８の露出部も被覆するように全面に形成する。
【０１５８】
次に、封止層１１３上に接着樹脂材を塗布して封止樹脂層１１４を形成し、あらかじめ準備しておいたカラーフィルタ１１５、遮光層１１６及び基板１１７からなるカラーフィルタパネルを接合する。図１３に示すように、カラーフィルタパネルでは、基板１１７のＺ軸方向下面において、サブピクセル１０ａに対応した位置にカラーフィルタ１１５を、その周囲に遮光層１１６を配する。
【０１５９】
以上のようにすることで、有機ＥＬ表示パネル１０が完成する。その後、有機ＥＬ表示パネル１０に対して駆動制御部２０を付設して有機ＥＬ表示装置１を形成し（図１１を参照）、エージング処理を施すことにより有機ＥＬ表示装置１が完成する。エージング処理は、例えば、処理前におけるホール注入性に対して、ホールの移動度が１／１０以下となるまで通電を行うことでなされる。具体的には、実際の使用時における輝度の３倍以上の輝度となるように、あらかじめ規定された時間、通電処理を実行する。
【０１６０】
５．得られる効果
有機ＥＬ表示装置１が備えるＴＦＴ素子２０１、２０２は、実施の形態１に係るＴＦＴ素子１０１と同様に、チャネル層１０１４、１０２４と接するゲート絶縁層１０１３の領域に、プラズマ処理によって形成された欠陥及び含有水素量が少ない第２のゲート絶縁層（不図示）を備える。したがって、ＴＦＴ素子２０１、２０２は、チャネル層に酸化物半導体を用いながらも、しきい値電圧の変動が低減され、かつ使用できる基板材料及び基板面積の制限が少なく、製造コストの増加が抑制される。
【０１６１】
よって、このようなＴＦＴ素子２０１、２０２を備える有機ＥＬ表示装置１は、酸化物半導体の持つ高性能な電気特性を備えながら、表示品質の悪化が低減され、かつ製造コストの増加が抑制される。
【０１６２】
＜その他の事項＞
本発明は、その本質的な特徴的構成要素を除き、以上の実施の形態に何ら限定を受けるものではない。例えば、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【０１６３】
本実施の形態１では、ＴＦＴ素子１０１の第２のゲート絶縁層１０１３ｂの例示として、シリコン酸窒化膜を挙げたが、第２のゲート絶縁層１０１３ｂは純粋なシリコン酸窒化膜に限られず、シリコン酸窒化膜に、水素、窒素、酸素及びシリコンを除いた他の物質が含まれたシリコン化合物膜やシリコン化合物膜と他の物質との混合物膜とすることもできる。
【０１６４】
また、本実施の形態１では、第２のゲート絶縁層１０１３ｂの形成方法の例示として、シリコン酸化膜の窒化プラズマ処理又はシリコン窒化膜の酸化プラズマ処理を挙げたが、これに限られず、酸素とシリコンに加え、水素、窒素、酸素及びシリコンを除いた他の物質が含まれたシリコン化合物膜や、当該シリコン化合物膜と他の物質との混合物膜に、窒化プラズマ処理を行ってもよい。また、窒素とシリコンに加え、水素、窒素、酸素及びシリコンを除いた他の物質が含まれたシリコン化合物膜や、当該シリコン化合物膜と他の物質との混合物膜に、酸化プラズマ処理を行ってもよい。
【０１６５】
上記実施の形態１〜４では、ボトムゲート型のＴＦＴ素子として逆スタガ型の構成を、トップゲート型のＴＦＴ素子としてコプラナ型の構成を示したが、これに限らず、スタガ型や逆コプラナ型の構成とすることもできる。
【０１６６】
上記実施の形態４では、スイッチング用トランジスタ及び駆動用トランジスタの両方に本実施の形態１に係るＴＦＴ素子１０１の構成を用いたが、これに限らず、いずれか片方のトランジスタのみをＴＦＴ素子１０１と同様の構成としてもよい。また、ＴＦＴ素子１０１の構成に代えて、ＴＦＴ素子３０１やＴＦＴ素子４０１の構成を用いてもよい。
【０１６７】
上記実施の形態４では、図１２に示すように、一つのサブピクセル当たり、二つのトランジスタ素子を備える構成としたが、一つのサブピクセル当たりに備えるトランジスタ素子の数については、必要に応じて適宜変更することが可能である。例えば、一つのサブピクセル当たり、一つのトランジスタ素子を備えることとしてもよいし、逆に、一つのサブピクセルあたり、三つ以上のトランジスタ素子を備えることとしてもよい。
【０１６８】
上記実施の形態４では、サブピクセルをマトリクス状に配列しているが、これに限られず、例えば、赤、緑、青の３色を発光するサブピクセルを三角形の頂点に配するなどの構成も可能である。また、サブピクセルの発光色は、赤、緑、青の３色に限定されるものではなく、これら以外の構成も可能である。例えば、白１色としてもよいし、赤、緑、青、黄色の４色としてもよい。
【０１６９】
上記実施の形態１〜４で記載した各構成材料は、一例として示したものであって、適宜変更が可能である。例えば、基板にフレキシブルな材料を用い、変形可能な表示装置を構成することも可能である。また、チャネル層に用いる酸化物半導体はアモルファス状態のものに限られず、例えば、多結晶ＩｎＧａＯなどを用いることも可能である。
【０１７０】
上記実施の形態４では、有機ＥＬ表示パネル１０をトップエミッション型の構成としたが、ボトムエミッション型を採用することもできる。その場合には、各構成について、適宜の変更が可能である。
【０１７１】
上記実施の形態４では、表示装置として有機ＥＬ表示装置を一例としたが、これに限られず、液晶表示パネルを用いた液晶表示装置や電界放出表示パネルを用いた電界放出表示装置などにも適用することができる。これらの場合、有機ＥＬ素子ＥＬと同様に、液晶部や電子放出部がＴＦＴ素子と接続された画素部に相当する。また、電子ペーパなどにも適用することができる。
【０１７２】
なお、本願において使用した「上」という用語は、絶対的な空間認識における上方向（鉛直上方）を指すものではなく、積層構成における積層順を基に、相対的な位置関係により規定されるものである。また、「上方」との用語は、互いの間に間隔を空けた場合のみならず、互いに密着する場合にも適用するものである。
【産業上の利用可能性】
【０１７３】
本発明に係るＴＦＴ素子は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他ＴＦＴ素子を有する様々な電気機器に広く利用することができる。
【符号の説明】
【０１７４】
１    有機ＥＬ表示装置
１０１、２０１、２０２、３０１、４０１、９０１  ＴＦＴ素子
１０１１、３０１１、４０１１、９０１１  基板
１０１２、１０２２、３０１２、４０１２、９０１２  ゲート電極
１０１３、３０１３、４０１３、９０１３  ゲート絶縁層
１０１４、１０２４、３０１４、４０１４、９０１４  チャネル層
１０１５、９０１５  チャネル保護層
４０１５  層間絶縁層
１０１６ｓ、１０２６ｓ、３０１６ｓ、４０１６ｓ、９０１６ｓ  ソース電極
１０１６ｄ、１０２６ｄ、３０１６ｄ、４０１６ｄ、９０１６ｄ  ドレイン電極
ＥＬ  有機ＥＬ素子（画素部）
【図１】
2014196107.tif 000003
【図２】
2014196107.tif 000004
【図３】
2014196107.tif 000005
【図４】
2014196107.tif 000006
【図５】
2014196107.tif 000007
【図６】
2014196107.tif 000008
【図７】
2014196107.tif 000009
【図８】
2014196107.tif 000010
【図９】
2014196107.tif 000011
【図１０】
2014196107.tif 000012
【図１１】
2014196107.tif 000013
【図１２】
2014196107.tif 000014
【図１３】
2014196107.tif 000015
【図１４】
2014196107.tif 000016
【図１５】
2014196107.tif 000017
【手続補正書】
【提出日】平成28年9月2日(2016.9.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極と間隔をあけ、かつ、互いに間隔をあけて配されたソース電極及びドレイン電極と、
前記ゲート電極と間隔をあけて配され、かつ、前記ソース電極及び前記ドレイン電極と接するチャネル層と、
前記ゲート電極と前記チャネル層との間に配され、かつ、前記ゲート電極及び前記チャネル層に接するゲート絶縁層と、
を備え、
前記チャネル層が酸化物半導体を含み、
前記ゲート絶縁層の前記チャネル層と接する領域が、窒素と酸素とシリコンとを含むシリコン化合物膜であり、
前記シリコン化合物膜が、窒素又は酸素の一方とシリコンとを含む膜に対して、プラズマ処理により窒素又は酸素の他方を導入することにより形成され、前記シリコン化合物膜中の水素濃度が６×１０20ｃｍ-3以上、２×１０21ｃｍ-3以下である、
薄膜トランジスタ素子。
【請求項２】
前記チャネル層が、前記ゲート電極と、前記ソース電極及び前記ドレイン電極との間に配されている、
請求項１に記載の薄膜トランジスタ素子。
【請求項３】
前記シリコン化合物膜が、シリコン酸化膜を窒化プラズマ処理することにより、又はシリコン窒化膜を酸化プラズマ処理することにより形成されたシリコン酸窒化膜である、
請求項１に記載の薄膜トランジスタ素子。
【請求項４】
前記シリコン化合物膜が窒素濃度を２×１０20ｃｍ-3以上とする層を有する
請求項１に記載の薄膜トランジスタ素子。
【請求項５】
前記シリコン化合物膜の膜厚が６ｎｍ以上３０ｎｍ以下である、
請求項１に記載の薄膜トランジスタ素子。
【請求項６】
請求項１から請求項５のいずれかに記載の薄膜トランジスタ素子と、
前記薄膜トランジスタ素子と接続された画素部と、
を備える、
表示装置。
【請求項７】
ゲート電極を形成し、
前記ゲート電極を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記ゲート電極と対向するチャネル層を形成し、
前記チャネル層上に、互いに間隔をあけてソース電極及びドレイン電極を形成し、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記ゲート絶縁層を形成する際に、
窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、
前記第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が上面側となるように前記ゲート絶縁層を形成する、
薄膜トランジスタ素子の製造方法。
【請求項８】
チャネル層を形成し、
前記チャネル層を覆うゲート絶縁層を形成し、
前記ゲート絶縁層上に、前記チャネル層と対向するゲート電極を形成し、
前記チャネル層上に、前記ゲート電極と間隔をあけ、かつ、互いに間隔をあけてソース電極及びドレイン電極を形成し、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記ゲート絶縁層を形成する際に、
窒素又は酸素の一方とシリコンとを含む第１の膜を形成し、
前記第１の膜に対して窒素又は酸素の他方をプラズマ処理により導入して、窒素と酸素とシリコンとを含む第２の膜が下面側となるように前記ゲート絶縁層を形成する、
薄膜トランジスタ素子の製造方法。
【請求項９】
前記第１の膜として、シリコン酸化膜又はシリコン窒化膜を形成し、
前記第２の膜として、前記シリコン酸化膜を窒化プラズマ処理したシリコン酸窒化膜、又は前記シリコン窒化膜を酸化プラズマ処理したシリコン酸窒化膜を形成する、
請求項７又は請求項８に記載の薄膜トランジスタ素子の製造方法。
【国際調査報告】
2014196107.tif 000018
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