(57)【要約】  Ｎ型ＳｉＣ基板（１）のおもて面側に形成される低濃度のＮ型ＳｉＣ層（２）と、その表面層に選択的に形成されたＰ型領域（３）と、Ｐ型領域（３）内に形成されたＮ型ソース領域（４）と高濃度のＰ型コンタクト領域（５）と、Ｎ型ソース領域（４）からＰ型領域（３）を経由してＮ型ＳｉＣ層（２）に至る領域の上に形成されたゲート絶縁膜（６）と、ゲート絶縁膜（６）上に形成されたゲート電極（７）と、ゲート電極（７）を覆う絶縁膜（８）と、Ｐ型コンタクト領域（５）およびＮ型ソース領域（４）の表面に電気的に接続するソース電極（１１）と、Ｎ型ＳｉＣ基板（１）の裏面側に形成されたドレイン電極（１２）を備えており、絶縁膜（８）を覆う第１のバリア膜（１０）と、ゲートコンタクトホール部分に設けた第２のバリア膜（３１）との上に、それぞれ金属電極（１１，２３）を形成する。このようにすることで、ゲートコンタクトを良好にできる。
2016039073.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成される低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型ソース領域と高濃度の第２導電型コンタクト領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備え、
前記層間絶縁膜を覆う第１のバリア膜と、ゲートコンタクトホール部分に設けた第２のバリア膜とを有し、前記第１のバリア膜と前記第２のバリア膜上に、それぞれ金属電極が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のバリア膜および前記第２のバリア膜は、ＴｉＮ又はＴｉとＴｉＮの積層構造からなり、かつその表面がＴｉで覆われたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成される低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型ソース領域と高濃度の第２導電型コンタクト領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えた半導体装置の製造方法において、
前記ソース電極をＮｉシリサイド層で形成する工程と、
ソースコンタクトホールとゲートコンタクトホールを同時に形成する工程と、
前記ゲートコンタクトホールをＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板上に形成したスイッチングデバイスとして用いられる半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１３は、従来のＭＯＳＦＥＴの断面構造図である。Ｎ型炭化珪素（以後、ＳｉＣ）基板１のおもて面側にＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層に複数のＰ型領域３が形成される。Ｐ型領域３の表面には、Ｎ型ソース領域４とＰ型コンタクト領域５が形成される。また、Ｎ型ソース領域４の間のＰ型領域３とＮ型ＳｉＣ層２表面にゲート絶縁膜６を介して、第１のゲート電極７と、この第１のゲート電極７を覆うように層間絶縁膜８が形成されている。【０００３】
更に、Ｎ型ソース領域４とＰ型コンタクト領域５との表面には第１のソース電極９が形成され、第１のソース電極９の表面に第２のソース電極１１が形成される。また、ＳｉＣ基板１の裏面側にはドレイン電極１２が形成される。更に、ＳｉＣ基板１のおもて面側の酸化膜２１の上に、第２のゲート電極２２および第２のゲート金属電極２３によりゲートパッドやゲートランナーが形成されている。第２のゲート電極２２と第１のゲート電極７は繋がっており、第２のゲート金属電極２３に電圧を印加すると、第１のゲート電極７も同様の電圧となる。【０００４】
上記構造のＭＯＳＦＥＴにおいて、第２のソース電極１１に対しドレイン電極１２に正の電圧が印可された状態で第１のゲート電極７にゲート閾値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、第１のゲート電極７にゲート閾値以上の電圧を印加すると第１のゲート電極７直下のＰ型領域３表面には反転層が形成され電流が流れるため、第１のゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−０５８６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記構造のＭＯＳＦＥＴを形成する際、第１のソース電極９はコンタクト抵抗を低減するためにＮｉ（ニッケル）シリサイド層となっている。ソースコンタクトホールの形成とゲートパッドやゲートランナー部のゲートコンタクトホールを同時に形成する工程では、Ｎｉシリサイドを形成するための１０００℃程度の熱処理（以後、シンタリング）の際に、ゲートコンタクトホールにＮｉを形成していると第２のゲート電極２２を構成するポリシリコンとＮｉが反応し、ポリシリコンが劣化しもろい状態になる。【０００７】
また、ゲートコンタクト部にＮｉを形成せずにポリシリコンが剥き出しの場合でも、雰囲気中のガスと反応してポリシリコン表面が劣化し同様にもろい状態になる。このように、ポリシリコン表面が劣化すると、ゲートコンタクトが十分にとれなくなる。また、層間絶縁膜８上にＮｉの残渣が存在すると、シンタリングの際にＮｉが層間絶縁膜８内に染み込みゲート−ソース間がショートしたり絶縁耐圧を低下させる。【０００８】
この発明は、上述した従来技術による問題点を解消するため、ゲートコンタクトを良好にできることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、以下の特徴を有する。第１導電型炭化珪素基板のおもて面側に低濃度の第１導電型炭化珪素層が形成されている。前記第１導電型炭化珪素層の表面層に選択的に第２導電型領域が形成されている。前記第２導電型領域内に第１導電型ソース領域と高濃度の第２導電型コンタクト領域が形成されている。前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側にゲート電極が設けられている。前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えている。さらに、前記層間絶縁膜を覆う第１のバリア膜と、ゲートコンタクトホール部分に設けた第２のバリア膜とを有している。そして、前記第１のバリア膜と前記第２のバリア膜上に、それぞれ金属電極が形成されている。【００１０】
また、前記第１のバリア膜および前記第２のバリア膜は、ＴｉＮ又はＴｉとＴｉＮの積層構造からなり、かつその表面がＴｉで覆われたことを特徴とする。【００１１】
上記目的を達成するため、本発明の半導体装置の製造方法は、以下の特徴を有する。第１導電型炭化珪素基板のおもて面側に低濃度の第１導電型炭化珪素層が形成されている。前記第１導電型炭化珪素層の表面層に選択的に第２導電型領域が形成されている。前記第２導電型領域内に第１導電型ソース領域と高濃度の第２導電型コンタクト領域が形成されている。前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側にゲート電極が設けられている。前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えている。このような半導体装置の製造方法において、前記ソース電極をＮｉシリサイド層で形成する。次に、ソースコンタクトホールとゲートコンタクトホールを同時に形成する。さらに、前記ゲートコンタクトホールをＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う。【００１２】
上記構成によれば、ソースコンタクトの形成と同時にゲートコンタクトが形成できるとともに、ゲートコンタクトの改善とプロセスの安定化が可能になる。また、バリア膜のＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
【発明の効果】
【００１３】
本発明によれば、ゲートコンタクトを良好にできる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。
【図２】図２は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１）
【図３】図３は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２）
【図４】図４は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３）
【図５】図５は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４）
【図６】図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５）
【図７】図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。
【図８】図８は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１）
【図９】図９は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２）
【図１０】図１０は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３）
【図１１】図１１は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４）
【図１２】図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５）
【図１３】図１３は、従来のＭＯＳＦＥＴの断面構造図である。
【発明を実施するための形態】
【００１５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００１６】
［実施例１］
図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。なお、本実施例では第１導電型をＮ型、第２導電型をＰ型としているがこれを逆に形成することも可能である。
【００１７】
Ｎ型ＳｉＣ基板１のおもて面側には、低不純物濃度のＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層にＰ型領域３が複数形成されている。また、Ｐ型領域３の表面層にはＮ型ソース領域４と高不純物濃度のＰ型コンタクト領域５が形成されている。Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上にゲート絶縁膜６が形成され、ゲート絶縁膜６の上にポリシリコンにて第１のゲート電極７が形成されている。
【００１８】
更に、第１のゲート電極７を覆うように層間絶縁膜８が形成され、層間絶縁膜８を覆うようにＴｉＮ（窒化チタン）又はＴｉ（チタン）とＴｉＮの積層の第１のバリア膜１０が形成されている。Ｎ型ソース領域４とＰ型コンタクト領域５との表面には、Ｎｉシリサイドにて第１のソース電極９が形成されている。第１のバリア膜１０および第１のソース電極９の上にはＴｉとＡｌ（アルミニウム）などの金属の積層にて第２のソース電極１１が形成される。Ｎ型ＳｉＣ基板１の裏面側にはドレイン電極１２が形成されている。
【００１９】
また、Ｎ型ＳｉＣ基板１のゲート電極７が形成される素子構造とは別の領域には、酸化膜２１の上にポリシリコンにて第２のゲート電極２２が形成され、第２のゲート電極２２の上にＴｉＮ又はＴｉとＴｉＮの積層にて第２のバリア膜３１と、ＴｉとＡｌなどの金属による第２のゲート金属電極２３により、ゲートパッドや、ゲート電極とゲートパッドを繋ぐための金属層であるゲートランナーが形成されている。第２のゲート電極２２と第１のゲート電極７は繋がっており、第２のゲート金属電極２３に電圧を印加すると、第１のゲート電極７も同様の電圧となる。
【００２０】
第１のバリア膜１０は、シンタリングの際のＮｉの染み込みを防止し、素子のゲート−ソース間のショート不良を防ぐ。第２のバリア膜３１は、ゲートコンタクトホールを覆い、第１のゲート電極７のポリシリコンとの反応を抑制し、ゲートコンタクト抵抗の改善と製造プロセスを安定化させている。
【００２１】
このため、表面の金属電極の構成は箇所別に異なる構成で形成されている。ソースコンタクト部は、第１のソース電極９のＮｉシリサイド層に第２のソース電極１１のＴｉとＡｌの積層構造となっている。ゲートコンタクト部および層間絶縁膜８上は、第１のバリア膜１０のＴｉ又はＴｉ／ＴｉＮ上で第２のソース電極１１のＴｉとＡｌの積層構造となっている。
【００２２】
上記のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと同様に、ゲート電極にしきい値電圧以上の電圧を印加しＰ型領域表面に反転層を形成することでオンさせることができる。
【００２３】
図２〜図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（ａ）〜（ｆ）の順に製造する。
【００２４】
（ａ）図２に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
【００２５】
（ｂ）図３に示すように、Ｎ型ＳｉＣ基板１おもて面上において、素子構造の領域とは別の領域にゲートパッドやゲートランナー等を形成する酸化膜２１を厚さ０．５μｍ以上にて形成する。
【００２６】
（ｃ）図４に示すように、Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上に厚さ０．１μｍ前後の酸化膜にてゲート絶縁膜６を形成する。また、ゲート絶縁膜６の上に厚さ０．３μｍ以上のポリシリコンにて第１のゲート電極７を形成するとともに、酸化膜２１上に第２のゲート電極２２を形成する。
【００２７】
（ｄ）図５に示すように、第１のゲート電極７上に厚さ０．５μｍ以上の酸化膜にて層間絶縁膜８を形成し、ソースおよびゲートコンタクトホールを形成する。更に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて層間絶縁膜８を覆うように第１のバリア膜１０を形成するとともに、ゲートコンタクト部分にも第２のバリア膜３１を形成する。
【００２８】
（ｅ）図６に示すように、ソースコンタクト部分に厚さ０．０５μｍ前後のＮｉにて第１のソース電極９を形成する。
【００２９】
（ｆ）８００℃〜１２００℃の温度にてシンタリング工程を実施し、厚さ２．０μｍ以上にて第２のソース電極１１および第２のゲート金属電極２３をＴｉと金属（Ａｌなど）の積層膜にて形成する。更にＮ型ＳｉＣ基板１の裏面側にドレイン電極１２を形成して図１に示したＭＯＳＦＥＴの素子構造を得ることができる。
【００３０】
第１のバリア膜１０および第２のバリア膜３１に用いるＴｉＮは自然電位等の影響で腐食しやすいため表面を金属で覆う必要がある。この際、Ａｌなどを単層膜にて用いることも有効ではあるがカバレッジ不足等によりＴｉＮとの間に隙間ができると、この隙間の酸素によって腐食する。これを防止し、安定した品質と信頼性を確保するためにＴｉにて表面を覆う必要がある。このＴｉの形成を別途行うことも可能であるが工程増加を伴うため、上記工程（ｆ）に示した第２のソース電極１１および第２のゲート金属電極２３の形成の際に、Ｔｉを用いた積層の金属電極とすることにより、工程増加を伴わずにＴｉＮ上をＴｉで覆うことが可能になる。
【００３１】
［実施例２］
図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。実施例２が実施例１と異なる点は、第３のバリア膜３２を第１のソース電極９の上にも形成した点である。これは、第１のソース電極９のＮｉがソースコンタクト層内、層間絶縁膜８に接触せずに形成され、シンタリング時のＮｉの染み込みが無い場合に適用でき、第３のバリア膜３２をソースコンタクト部分に形成することで応力によるＴｉＮのクラック発生を抑制し素子の信頼性を向上させることができる。
【００３２】
図８〜図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（ａ）〜（ｆ）の順に製造する。
【００３３】
（ａ）図８に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
【００３４】
（ｂ）図９に示すように、Ｎ型ＳｉＣ基板１おもて面上において、素子構造の領域とは別の領域にゲートパッドやゲートランナー等を形成する酸化膜２１を厚さ０．５μｍ以上にて形成する。
【００３５】
（ｃ）図１０に示すように、Ｎ型ソース領域５からＰ型領域３を経由してＮ型ＳｉＣ層２に至る領域の上に厚さ０．１μｍ前後の酸化膜にてゲート絶縁膜６を形成する。また、ゲート絶縁膜６の上に厚さ０．３μｍ以上のポリシリコンにて第１のゲート電極７を形成するとともに、酸化膜２１上に第２のゲート電極２２を形成する。
【００３６】
（ｄ）図１１に示すように、第１のでゲート電極７上に厚さ０．５μｍ以上の酸化膜にて層間絶縁膜８を形成し、ソースおよびゲートコンタクトホールを形成する。更に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて層間絶縁膜８を覆うように第１のバリア膜１０を形成するとともに、ゲートコンタクト部分にも第２のバリア膜３１を形成する。
【００３７】
（ｅ）図１２に示すように、ソースコンタクト部分に厚さ０．０５μｍ前後のＮｉにて第１のソース電極９を形成する。更にソースコンタクト部分に厚さ０．１μｍ前後のＴｉＮの単層膜又はＴｉ／ＴｉＮの積層膜にて第３のバリア膜３２を形成する。
【００３８】
（ｆ）８００℃〜１２００℃の温度にてシンタリング工程を実施し、厚さ２．０μｍ以上にて第２のソース電極１１および第２のゲート金属電極２３をＴｉと金属（Ａｌなど）の積層膜にて形成する。更にＮ型ＳｉＣ基板１の裏面側にドレイン電極１２を形成して図７に示したＭＯＳＦＥＴの素子構造を得ることができる。
【００３９】
このように形成された実施例２のＭＯＳＦＥＴにおいても、実施例１と同様にゲートコンタクト抵抗の改善とプロセスの安定化を図るとともに、ＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
【００４０】
上記の実施例で説明したように、ソースコンタクトホールとゲートコンタクトホールを同時に形成する場合でも、その後のシンタリング時にＴｉＮやＴｉとＴｉＮの積層構造などで形成したバリア膜でゲートコンタクトホールを覆うため、ゲート電極のポリシリコンとの反応を抑制し、ゲートコンタクト抵抗の改善と製造プロセスの安定化が可能になる。ここで、電極に用いる金属は、ＭＯＳＦＥＴ使用中における電位や湿気などの影響により腐食を伴う。この際ＴｉＮ＞Ｔｉ＞Ａｌ、Ａｌ−Ｓｉの順で腐食しやすく、最も腐食しやすいＴｉＮ表面をＴｉで覆うことによりＴｉＮの腐食を防止し、コンタクト抵抗およびＭＯＳＦＥＴの特性の安定化および信頼性を向上させることができる。また、層間絶縁膜をバリア膜で覆うことにより、シンタリング時のＮｉの層間絶縁膜への染み込みを抑え、Ｎｉの残渣が存在した場合においてもゲート−ソース間のショートや絶縁耐圧の低下などの不良を抑制し特性を安定化でき、信頼性を向上させることができる。
【００４１】
これにより、ソースコンタクトの形成と同時にゲートコンタクトが形成できるとともに、ゲートコンタクトの改善とプロセスの安定化が可能になる。また、バリア膜のＴｉＮ上をＴｉで覆うことでＴｉＮの腐食を防止し安定した品質と信頼性を確保できる。
【００４２】
また、この発明は、上記縦型ＭＯＳＦＥＴに限らず、トレンチ構造のＭＯＳＦＥＴについても同様に適用することができる。
【産業上の利用可能性】
【００４３】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００４４】
１  Ｎ型炭化珪素基板
２  Ｎ型炭化珪素層
３  Ｐ型領域
４  Ｎ型ソース領域
５  Ｐ型コンタクト領域
６  ゲート絶縁膜
７  第１のゲート電極
８  層間絶縁膜
９  第１のソース電極
１０  第１のバリア膜
１１  第２のソース電極
１２  ドレイン電極
２１  酸化膜
２２  第２のゲート電極
２３  第２のゲート金属電極
３１  第２のバリア膜
３２  第３のバリア膜
【図１】
2016039073.tif 000003
【図２】
2016039073.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016039073.tif 000009
【図８】
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【図９】
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【図１０】
2016039073.tif 000012
【図１１】
2016039073.tif 000013
【図１２】
2016039073.tif 000014
【図１３】
2016039073.tif 000015
【手続補正書】
【提出日】平成28年1月8日(2016.1.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成される低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型ソース領域と高濃度の第２導電型コンタクト領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備え、
前記層間絶縁膜を覆う第１のバリア膜と、ゲートコンタクトホール部分に設けた第２のバリア膜とを有し、前記第１のバリア膜と前記第２のバリア膜上と前記ソース電極上に、それぞれ金属電極が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のバリア膜および前記第２のバリア膜は、ＴｉＮ又はＴｉとＴｉＮの積層構造からなり、かつその表面がＴｉで覆われたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成される低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に形成された第１導電型ソース領域と高濃度の第２導電型コンタクト領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型ソース領域との間の領域に接して設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記第２導電型コンタクト領域および前記第１導電型ソース領域の表面に電気的に接続するソース電極と、前記第１導電型炭化珪素基板の裏面側に形成されたドレイン電極と、を備えた半導体装置の製造方法において、
ソースコンタクトホールとゲートコンタクトホールを同時に形成する第１の工程と、
前記ゲートコンタクトホールおよび前記層間絶縁膜をＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う第２の工程と、
前記第２の工程の後に、前記ソース電極をＮｉシリサイド層で形成する第３の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記ソース電極として形成されたＮｉシリサイド層をＴｉＮ又はＴｉとＴｉＮの積層構造からなるバリア膜で覆う第４の工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【国際調査報告】
2016039073.tif 000016
2016039073.tif 000017
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