(57)【要約】  半導体装置は、複数の配線層を有する配線基板と、複数の電極を有し、上記配線基板に搭載された半導体チップと、第１電極および第２電極を有し、上記配線基板に搭載された第１コンデンサと、を含む。また、上記複数の配線層は、上記第１コンデンサの上記第１電極と電気的に接続される第１端子パッドと、上記第１コンデンサの上記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層を備える。また、上記複数の配線層は、上記第１配線層よりも上記配線基板の一層分内側に位置し、上記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層を備える。また、上記第２配線層において、上記第１導体パターンは、上記第１端子パッドおよび上記第２端子パッドのそれぞれと重なる領域に形成された開口部を有する。
2015162768.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層を有する配線基板と、
複数の電極パッドを有し、前記配線基板に搭載された半導体チップと、
第１電極および第２電極を有し、前記配線基板に搭載された第１コンデンサと、
を含み、
前記複数の配線層は、
前記第１コンデンサの前記第１電極と電気的に接続される第１端子パッドと、前記第１コンデンサの前記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層と、
前記第１配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第１導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第１開口部を有する、半導体装置。
【請求項２】
請求項１において、
前記第１コンデンサは、前記半導体チップに形成された第１回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入される、半導体装置。
【請求項３】
請求項１において、
前記半導体チップの前記複数の電極パッドは、第１の伝送速度で伝送される第１信号用の第１電極パッドと、前記第１の伝送速度よりも速い第２伝送速度で伝送される第２信号用の第２電極パッドと、を有し、
前記配線基板は、前記半導体チップの前記第１電極パッドと電気的に接続される第１ランド、および前記半導体チップの前記第２電極パッドと電気的に接続される第２ランドを有し、
前記半導体チップの前記第２電極パッドは、前記第１コンデンサを介して前記配線基板の前記第２ランドと電気的に接続される、半導体装置。
【請求項４】
請求項１において、
前記配線基板には、第３電極および第４電極を有する第２コンデンサが搭載され、
前記複数の配線層は、
前記第２コンデンサの前記第３電極と電気的に接続され、かつ、第１の電位が供給される第３端子パッドと、前記第２コンデンサの前記第４電極と電気的に接続され、かつ、前記第１の電位とは異なる第２の電位が供給される第４端子パッドと、を有する前記第１配線層と、
前記第１の電位が供給される前記第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第３端子パッドと重なる領域には、前記第１導体パターンが配置される、半導体装置。
【請求項５】
請求項４において、
前記第２コンデンサは、前記半導体チップが有する電源回路と電気的に接続され、
平面視において、前記半導体チップおよび前記第２コンデンサは、第１部材に覆われ、
前記第１コンデンサは、前記第１部材から露出する、半導体装置。
【請求項６】
請求項１において、
前記配線基板は、前記第２配線層よりもさらに内側に配置される絶縁層、前記絶縁層を貫通するスルーホール配線、および前記スルーホール配線と接続されるスルーホールランドを有するコア絶縁層を有し、
前記スルーホールランドは、第１配線層の前記第１端子パッドまたは前記第２端子パッドと電気的に接続され、
平面視において、前記スルーホールランドは、前記第１端子パッドおよび前記第２端子パッドのうちの一方または両方に重なる位置に形成される、半導体装置。
【請求項７】
請求項１において、
前記配線基板は、前記第２配線層よりもさらに内側に配置される絶縁層、前記絶縁層を貫通するスルーホール配線、および前記スルーホール配線と接続されるスルーホールランドを有するコア絶縁層を有し、
前記スルーホールランドは、第１配線層の前記第１端子パッドまたは前記第２端子パッドと電気的に接続され、
平面視において、前記スルーホールランドは、前記第１端子パッドおよび前記第２端子パッドの間に形成される、半導体装置。
【請求項８】
請求項１において、
前記第１導体パターンの前記第１開口部内には、第２導体パターンが形成される、半導体装置。
【請求項９】
請求項８において、
前記第１配線層は、第１絶縁層に覆われ、前記第１端子パッドおよび前記第２端子パッドは、前記第１絶縁層に形成された複数の端子露出用開口部において、前記第１絶縁層からそれぞれ露出し、
前記複数の端子露出用開口部は、平面視において四角形を成し、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の角部と重なる位置に配置される、半導体装置。
【請求項１０】
請求項９において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の短辺に沿って延びる、半導体装置。
【請求項１１】
請求項９において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンのそれぞれは、第１の電位が供給される前記第１導体パターンに連結される、半導体装置。
【請求項１２】
請求項１において、
前記半導体チップは、表面、前記表面側に形成された前記複数の電極パッド、および前記表面とは反対側の裏面、を有し、
前記半導体チップは、前記表面が前記配線基板と対向するように、前記配線基板に搭載され、
前記半導体チップの前記裏面は、放熱部材に覆われ、
平面視において、前記第１コンデンサは前記放熱部材から露出する、半導体装置。
【請求項１３】
請求項１において、
前記半導体チップは、表面、前記表面側に形成された前記複数の電極パッド、および前記表面とは反対側の裏面、を有し、
前記半導体チップは、前記裏面が前記配線基板と対向するように、前記配線基板に搭載され、
前記半導体チップの前記複数の電極パッドは、複数のワイヤを介して前記配線基板と電気的に接続され、
前記半導体チップおよび前記複数のワイヤは樹脂により封止され、
前記第１コンデンサは前記樹脂から露出する、半導体装置。
【請求項１４】
請求項１において、
前記複数の配線層は、
前記第２配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第２導体パターンを有する第３配線層と、
をさらに備え、
前記第３配線層において、前記第２導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第２開口部を有する、半導体装置。
【請求項１５】
配線基板と、
複数の電極パッドを有し、前記配線基板に搭載された半導体チップと、
第１電極および第２電極を有し、前記配線基板に搭載された第１コンデンサと、
前記半導体チップを覆い、かつ、前記第１コンデンサを覆わない第１部材と、
を含む、
半導体装置。
【請求項１６】
以下の工程を含む、半導体装置の製造方法：
（ａ）第１面を有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、複数の電極パッドを有する半導体チップと、第１電極および第２電極を有する第１コンデンサを、前記配線基板の前記第１面上に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記第１コンデンサが露出するように、前記半導体チップを第１部材で覆う工程；
（ｄ）前記（ｃ）工程の後、前記第１部材で覆われない前記第１コンデンサの前記第1電極と前記第２電極とを短絡させた状態で、前記第１コンデンサが接続される回路の電気的試験を行う工程。
【請求項１７】
請求項１において、
前記第１コンデンサは、前記半導体チップに形成された第１回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入される、半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記（ｄ）工程では、前記第１コンデンサの前記第１電極および前記第２電極の両方に導電性部材を押し当てることで短絡させ、
前記配線基板が有する複数の配線層は、
前記第１コンデンサの前記第１電極と電気的に接続される第１端子パッドと、前記第１コンデンサの前記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層と、
前記第１配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第１導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第１開口部を有し、
前記第１配線層の前記第１開口部内には、複数の第２導体パターンが形成され、
前記第１配線層は、第１絶縁層に覆われ、前記第１端子パッドおよび前記第２端子パッドは、前記第１絶縁層に形成された複数の端子露出用開口部において、前記第１絶縁層からそれぞれ露出し、
前記複数の端子露出用開口部は、平面視において四角形を成し、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の角部と重なる位置に配置される半導体装置の製造方法。
【請求項１９】
請求項１８において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の短辺に沿って延びる、半導体装置の製造方法。
【請求項２０】
請求項１８において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンのそれぞれは、第１の電位が供給される前記第１導体パターンに連結される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、半導体チップおよびコンデンサが搭載された配線基板を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特開２０１０−２１２７５号公報（特許文献１）には、配線基板上に半導体チップおよびチップ部品が搭載された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
マザーボードなどの配線基板上に複数の半導体装置を搭載し、この複数の半導体装置同士を電気的に接続する信号経路にコンデンサを直列で接続する技術がある。このコンデンサは、交流信号に含まれる直流成分をカットする目的で用いられ、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサと呼ばれる（以下、ＤＣカット用コンデンサと呼ぶ）。【０００５】
本願発明者は、上記のように複数の半導体装置の間で信号の入出力を行う電子装置を小型化する取組の一環として、これまで配線基板上に搭載していたＤＣカット用コンデンサを半導体装置の内部に搭載する技術について検討した。【０００６】
そして、上記検討の結果、単に半導体装置の内部にＤＣカット用のコンデンサを内蔵させた場合、コンデンサのレイアウトによっては、半導体装置の信頼性の観点から課題があることが判った。【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、複数の配線層を有する配線基板と、複数の電極を有し、上記配線基板に搭載された半導体チップと、第１電極および第２電極を有し、上記配線基板に搭載された第１コンデンサと、を含む。また、上記複数の配線層は、上記第１コンデンサの上記第１電極と電気的に接続される第１端子パッドと、上記第１コンデンサの上記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層を備える。また、上記複数の配線層は、上記第１配線層よりも上記配線基板の一層分内側に位置し、上記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層を備える。また、上記第２配線層において、上記第１導体パターンは、上記第１端子パッドおよび上記第２端子パッドのそれぞれと重なる領域に形成された開口部を有する。
【発明の効果】
【０００９】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態である半導体装置を含む電子装置の構成例を示す説明図である。
【図２】図１に示す電子装置が備える回路の構成例を示す説明図である。
【図３】図１に示す複数の半導体装置のうち、ＤＣカット用のコンデンサを内蔵する半導体装置の上面図である。
【図４】図４は、図３に示す半導体装置の下面図である。
【図５】図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。
【図６】図３のＡ−Ａ線に沿った断面図である。
【図７】図５に示す複数のコンデンサのうちの一つを示す平面図である。
【図８】図５のＡ部の拡大平面図である。
【図９】図８のＡ−Ａ線に沿った拡大断面図である。
【図１０】図９に示す配線基板のうち、最上層に配置される第１層目の配線層の構造を示す拡大平面図である。
【図１１】図１０に示す配線層の一層分内側の第２層目の配線層を示す拡大平面図である。
【図１２】図１１に示す配線層の一層分内側の第３層目の配線層を示す拡大平面図である。
【図１３】図１２に示す配線層の一層分内側の第４層目の配線層を示す拡大平面図である。
【図１４】図５のＢ部の拡大平面図である。
【図１５】図１４のＡ−Ａ線に沿った拡大断面図である。
【図１６】図１５に示す配線基板のうち、最上層に配置される第１層目の配線層の構造を示す拡大平面図である。
【図１７】図１６に示す配線層の一層分内側の第２層目の配線層を示す拡大平面図である。
【図１８】図１〜図１７を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図１９】図１８に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。
【図２０】図１９のＣ−Ｃ線に沿った断面図である。
【図２１】図１９に示す配線基板に複数のコンデンサを搭載した状態を示す平面図である。
【図２２】図２１のＣ−Ｃ線に沿った断面図である。
【図２３】図２１に示す配線基板に半導体チップを搭載した状態を示す平面図である。
【図２４】図２３のＡ−Ａ線に沿った断面図である。
【図２５】図２３に示す半導体チップを放熱板で覆った状態を示す平面図である。
【図２６】図２５のＡ−Ａ線に沿った断面図である。
【図２７】図１８に示す電気的試験工程において、ＤＣカット用のコンデンサの電極を短絡させて検査を行う状態を模式的に示す拡大断面図である。
【図２８】図３に対する変形例を示す平面図である。
【図２９】図２８のＡ−Ａ線に沿った断面図である。
【図３０】図１１に示す第２層目の配線層に対する変形例を示す拡大平面図である。
【図３１】図１１に示す第２層目の配線層に対する別の変形例を示す拡大平面図である。
【図３２】図３１に示す第２層目の配線層に対する変形例を示す拡大平面図である。
【図３３】図３１に示す第２層目の配線層に対する別の変形例を示す拡大平面図である。
【図３４】図３３に示す第２層目の配線層に対する変形例を示す拡大平面図である。
【図３５】図１４に示すコンデンサの変形例を示す拡大平面図である。
【発明を実施するための形態】
【００１１】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１２】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１３】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１４】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１６】
（実施の形態）
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す高速伝送経路ＳＧＰ２を太線により模式的に示す。
【００１７】
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１、および配線基板ＭＢ１に搭載される半導体装置ＰＫＧ２を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。
【００１８】
詳しくは、図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、複数の信号伝送経路ＳＧＰには、第１の伝送速度で電気信号が伝送される低速伝送経路ＳＧＰ１と、第１の伝送速度よりも速い第２の伝送速度で電気信号が伝送される高速伝送経路ＳＧＰ２とが含まれる。また、図２に示す例では、高速伝送経路ＳＧＰ２は、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。
【００１９】
なお、本実施の形態では、高速伝送経路ＳＧＰ２の一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、高速信号の種類は、差動信号の他、種々の変形例が適用できる。例えば、一つの信号伝送経路ＳＧＰを用いる、所謂、シングルエンド構造の場合であっても、周波数を高くすることにより、高速伝送を行うことができる。
【００２０】
また、図２に示す例では、半導体装置ＰＫＧ１が有する半導体チップＣＨＰ１には、例えば第１の伝送速度で伝送される低速信号送信用の電極（電極パッド）ＴｘＬが形成される。また、半導体チップＣＨＰ１には、例えば第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号送信用の電極（電極パッド）Ｔｘ（詳しくは、一対の差動信号が出力される電極Ｔｘｐと電極Ｔｘｎ）が形成される。
【００２１】
一方、半導体装置ＰＫＧ２が有する半導体チップＣＨＰ２には、第１の伝送速度で伝送される低速信号受信用の電極（電極パッド）ＲｘＬが形成される。また、半導体チップＣＨＰ２には、例えば第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号受信用の電極（電極パッド）Ｒｘ（詳しくは、一対の差動信号が入力される電極Ｒｘｐと電極Ｒｘｎ）が形成される。
【００２２】
そして、電極ＴｘＬと電極ＲｘＬとを電気的に接続することで、形成される低速伝送経路ＳＧＰ１では、例えば、３Ｇｂｐｓ（Gigabit per second）未満の伝送速度で、電気信号が伝送される。また、電極Ｔｘと電極Ｒｘとを電気的に接続することで形成される高速伝送経路ＳＧＰ２では、例えば、３Ｇｂｐｓ〜５０Ｇｂｐｓ程度の伝送速度で電気信号が伝送される。
【００２３】
電子装置ＥＤＶ１のように、高速で信号を伝送する場合、高速伝送経路ＳＧＰ２中にコンデンサＣＤＣを直列で接続することが好ましい。高速伝送経路ＳＧＰ２中に挿入されたコンデンサＣＤＣにより、交流信号に含まれる直流成分をカットすることができる。これにより、高速での信号の入出力を安定化させることができる。このように信号伝送経路中に直列接続で挿入され、交流信号中の直流成分をカットするコンデンサＣＤＣのことを、ＤＣ（Direct Current）カット用コンデンサ、あるいは、ＡＣ（Alternate Current）結合用コンデンサと呼ぶ（以下、ＤＣカット用コンデンサと呼ぶ）。
【００２４】
ＤＣカット用コンデンサであるコンデンサＣＤＣは、例えば、図２に示すコンデンサＣＰＳのように、電源回路中に並列接続で挿入される電源回路用のコンデンサとは区別される。図２に示すコンデンサＣＰＳは、半導体チップＣＨＰ２に基準電位（第１の電位）ＶＳＳを供給する基準電位供給経路ＶＳＰと、半導体チップＣＨＰ２に電源電位（第２の電位）ＶＤＤを供給する電源電位供給経路ＶＤＰと、の間に挿入される。コンデンサＣＰＳは、電源電位供給経路ＶＤＰに含まれるノイズ（信号）を基準電位供給経路ＶＳＰ側にバイパスして流す、バイパスコンデンサとして機能させることができる。また、コンデンサＣＰＳは、半導体チップＣＨＰ２に形成された回路に流れる電流のループ（経路距離）を小さくすることで、電源電位供給経路ＶＤＰおよび基準電位供給経路ＶＳＰに含まれるインピーダンス成分の影響を低減する、デカップリングコンデンサとして機能させることができる。また、供給された電力を消費する回路の近傍に、コンデンサＣＰＳを接続することで、瞬間的に駆動電圧が降下する現象を抑制する、バッテリとして機能させることができる。
【００２５】
上記したバイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサＣＰＳは、いずれも電源回路中に並列接続で挿入されている。一方、コンデンサＣＤＣは、信号伝送経路ＳＧＰ中に直列接続で挿入されている。このため、図２に示すように、高速伝送経路ＳＧＰ２が差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される場合には、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎに対して、コンデンサＣＤＣがそれぞれ挿入される。
【００２６】
ここで、上記したように、ＤＣカット用コンデンサであるコンデンサＣＤＣは、高速伝送経路ＳＧＰ２中に少なくとも１個以上挿入されていれば良い。したがって、例えば図１に示す配線基板ＭＢ１にコンデンサＣＤＣを搭載することもできる。しかし、ＤＣカット用コンデンサは、高速伝送経路ＳＧＰ２の数に対応して搭載する必要がある。例えば、シングルエンド構造の高速伝送経路の場合、高速伝送経路の数と同数のコンデンサＣＤＣが必要になる。また、例えば、図２に示すように、差動信号を伝送する高速伝送経路ＳＧＰ２の場合、この差動対の高速伝送経路ＳＧＰ２に対して各々１つ（計二つ）のコンデンサＣＤＣが必要になる。
【００２７】
このように多数のコンデンサＣＤＣを配線基板ＭＢ１に搭載する場合、配線基板ＭＢ１に形成された複数の配線のうち、高速伝送経路ＳＧＰ２を構成する配線のレイアウトが複雑になる。また、配線のレイアウトが複雑になることで、電子装置ＥＤＶ１の小型化が困難になる。
【００２８】
また、高速伝送経路ＳＧＰ２では、クロストークノイズを低減する観点から、高速伝送経路ＳＧＰ２を構成する配線は、図１に示す配線基板ＭＢ１の内層（半導体装置ＰＫＧ１、ＰＫＧ２の実装する端子が形成された配線層よりも内側に形成された配線層）に形成することが好ましい。しかし、配線基板ＭＢ１にコンデンサＣＤＣを搭載する場合、コンデンサＣＤＣと高速伝送経路ＳＧＰ２を電気的に接続するために、図示しないビアやスルーホールなどの積層された配線層間を電気的に接続する層間導電路を経由させる必要が生じる。ビアやスルーホールなどの層間導電路は、高速伝送経路ＳＧＰ２中におけるインピーダンス不連続を生じさせる原因になる。したがって、高速伝送経路ＳＧＰ２の電気的特性を向上させる観点からは、高速伝送経路ＳＧＰ２に含まれる層間導電路の数は低減することが好ましい。
【００２９】
そこで、本願発明者は、ＤＣカット用コンデンサであるコンデンサＣＤＣを図１に示すように半導体装置ＰＫＧ２内に搭載する技術について検討した。半導体装置ＰＫＧ２内にコンデンサＣＤＣを搭載することで、配線基板ＭＢ１に形成される配線のレイアウトを単純化することができる。これにより、配線基板ＭＢ１を小型化することができる。
【００３０】
また、半導体装置ＰＫＧ２内にコンデンサＣＤＣを搭載することで、配線基板ＭＢ１が有する高速伝送経路ＳＧＰ２に挿入される層間導電路の数を低減できる。これにより、高速伝送経路ＳＧＰ２の電気的特性を向上させることができる。
【００３１】
なお、本実施の形態では、図１に示すように、送信用の回路を有する半導体装置ＰＫＧ１と受信用の回路を有する半導体装置ＰＫＧ２のうち、受信用の回路を有する半導体装置ＰＫＧ２にコンデンサＣＤＣが搭載されている。ただし、上記したように、コンデンサＣＤＣは、高速伝送経路ＳＧＰ２中に一個以上挿入されていれば良い。したがって、図１に対する変形例として、送信用の回路を有する半導体装置ＰＫＧ１にコンデンサＣＤＣを搭載し、半導体装置ＰＫＧ２にはコンデンサＣＤＣを搭載しなくても良い。また、図１に対する別の変形例として、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２の両方にコンデンサＣＤＣを搭載することもできる。
【００３２】
＜半導体装置＞
次に、図１に示す半導体装置ＰＫＧ２を例として、半導体装置ＰＫＧ２内にコンデンサＣＤＣを搭載する実施態様について詳細に説明する。図３は、図１に示す複数の半導体装置のうち、ＤＣカット用のコンデンサを内蔵する半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す放熱板を取り除いた状態で配線基板上の半導体装置の内部構造を示す平面図である。また、図６は、図３のＡ−Ａ線に沿った断面図である。
【００３３】
なお、図３〜図６では、見易さのため、端子数を少なくして示している。また、図６では、見易さのため、図４に示す例よりも半田ボールＳＢの数を少なくして示している。端子（ボンディングパッド２ＰＤ、ランド２ＬＤ、半田ボールＳＢ）の数は、図３〜図６に示す態様には限定されない。例えば、ボンディングパッド２ＰＤ、ランド２ＬＤ、半田ボールＳＢなどの端子数が、それぞれ１００個〜１０，０００個程度の半導体装置に適用することができる。
【００３４】
まず、本実施の形態の半導体装置ＰＫＧ２の概要構成について、図３〜図６を用いて説明する。本実施の形態の半導体装置ＰＫＧ２は、配線基板ＩＴＰ、配線基板ＩＴＰに搭載された半導体チップＣＨＰ２（図５参照）、および配線基板ＩＴＰに搭載された複数のコンデンサＣＤＣを備える。
【００３５】
図６に示すように、配線基板ＩＴＰは、半導体チップＣＨＰ２が搭載された上面（面、主面、チップ搭載面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面）２ｂ、および上面２ｔと下面２ｂの間に配置された複数の側面２ｓ（図３〜図５参照）を有し、図４および図５に示すように平面視において四角形の外形形状を成す。図４および図５に示す例では、配線基板ＩＴＰの平面サイズ（平面視における寸法、上面２ｔおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１２ｍｍ〜６０ｍｍ程度の正方形または長方形を成す。また、配線基板ＩＴＰの厚さ（高さ）、すなわち、図６に示す上面２ｔから下面２ｂまでの距離は、例えば０．３ｍｍ〜１．３ｍｍ程度である。
【００３６】
配線基板ＩＴＰは、上面２ｔ側に搭載された半導体チップＣＨＰ２と、図１に示すマザーボード（実装基板）である配線基板ＭＢ１とを、電気的に接続するためのインタポーザ（中継基板）である。配線基板ＩＴＰは、チップ搭載面である上面２ｔ側と実装面である下面２ｂ側を電気的に接続する複数の配線層（図６に示す例では８層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンと、複数の経路間を絶縁する絶縁層２ｅを有する。なお、絶縁層２ｅを含まず、導体パターンのみで構成される層を、配線層とも呼ぶ。
【００３７】
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層ＳＲ１に覆われる。また、複数の配線層のうち、最も下面２ｂ側に配置される配線層ＷＬ８の大部分は、ソルダレジスト膜である絶縁層ＳＲ２に覆われる。
【００３８】
また、配線基板ＩＴＰは、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側の配線層ＷＬ４と下面２Ｃｂ側の配線層ＷＬ５とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＷを介して電気的に接続されている。
【００３９】
配線基板ＩＴＰの上面２ｔには、半導体チップＣＨＰ２と電気的に接続される複数のボンディングパッド（ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。また、配線基板ＩＴＰの下面２ｂには、半導体装置ＰＫＧ２の外部入出力端子である複数のランド２ＬＤが形成されている。複数のボンディングパッド２ＰＤと複数のランド２ＬＤは、配線基板ＩＴＰに形成された配線２ｄ、ビア２Ｖ、およびスルーホール配線２ＴＷを介して、それぞれ電気的に接続されている。
【００４０】
なお、図６に示す例では、配線基板ＩＴＰはコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図６に対する変形例としては、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁層２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＷは形成せず、各配線層は、ビア２Ｖを介して電気的に接続される。また、図６では、８層の配線層を有する配線基板ＩＴＰを例示的に示しているが、変形例としては、例えば、９層以上、あるいは７層以下の配線層を有する配線基板を用いても良い。
【００４１】
また、図６に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ２を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
【００４２】
また、図４に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図４では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図６参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＩＴＰの実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＩＴＰの実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
【００４３】
また、半導体装置ＰＫＧ２は、配線基板ＩＴＰ上に搭載される半導体チップＣＨＰ２を備えている。図６に示すように、半導体チップＣＨＰ２のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂ、および、表面３ｔと裏面３ｂとの間に位置する側面３ｓを有し、図５に示すように平面視において配線基板ＩＴＰよりも平面積が小さい四角形の外形形状を成す。図５に示す例では、半導体チップＣＨＰ２は、四つの側面３ｓのそれぞれが、配線基板ＩＴＰの四つの側面２ｓのそれぞれに沿って延びるように配線基板ＩＴＰの上面２ｔの中央部に搭載されている。
【００４４】
また、図６に示すように、半導体チップＣＨＰ２の表面３ｔ側には、複数のパッド（電極パッドボンディングパッド）３ＰＤが形成されている。複数のパッド３ＰＤは、半導体チップＣＨＰ２の表面３ｔにおいて半導体チップＣＨＰ２の表面３ｔを保護するパッシベーション膜から露出している。本実施の形態では、半導体チップＣＨＰ２の表面３ｔには、複数のパッド３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップＣＨＰ２の電極である複数のパッド３ＰＤを行列状に配置することで、半導体チップＣＨＰ２の表面３ｔを電極の配置スペースとして有効活用することができるので、半導体チップＣＨＰ２の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数のパッド３ＰＤが表面３ｔの周縁部に形成されるタイプの半導体チップに適用することもできる。
【００４５】
また、図６に示す例では、半導体チップＣＨＰ２は、表面３ｔが配線基板ＩＴＰの上面２ｔと対向配置された状態で、配線基板ＩＴＰ上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
【００４６】
また、図示は省略するが、半導体チップＣＨＰ２の主面（詳しくは、半導体チップＣＨＰ２の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数のパッド３ＰＤは、半導体チップＣＨＰ２の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
【００４７】
半導体チップＣＨＰ２（詳しくは、半導体チップＣＨＰ２の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ２の基材および配線を覆う絶縁膜が形成されており、複数のパッド３ＰＤのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数のパッド３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
【００４８】
また、図６に示すように、複数のパッド３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ２の複数のパッド３ＰＤと、配線基板ＩＴＰの複数のボンディングパッド２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ２の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、パッド３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、パッド３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ２を配線基板ＩＴＰに搭載する際には、複数のパッド３ＰＤおよび複数のボンディングパッド２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いても良い。
【００４９】
また、本実施の形態では、半導体チップＣＨＰ２は、伝送速度の異なる複数の信号が入出力される回路を備えている。図示は省略するが、半導体チップＣＨＰ２には、第１の伝送速度で第１信号が入出力される第１回路と、上記第１の伝送速度よりも速い、第２の伝送速度で第２信号が入出力される第２回路と、を備えている。第２信号としては、例えば、３Ｇｂｐｓ（Gigabit per second）〜５０Ｇｂｐｓ程度の伝送速度で、差動信号が伝送される。以下、本実施の形態において、第２信号が伝送される伝送経路を高速伝送経路と記載して説明する。また、第２の伝送速度よりも遅い第１の伝送速度で第１信号が伝送される伝送経路を低速伝送経路として説明する。なお、第１回路には、上記第１信号の他、第１回路を駆動する第１駆動電圧が供給される。また、なお、第２回路には、上記第２信号の他、第２回路を駆動する第２駆動電圧が供給される。
【００５０】
また、図６に示すように半導体チップＣＨＰ２と配線基板ＩＴＰの間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ２の表面３ｔと配線基板ＩＴＰの上面２ｔの間の空間を塞ぐように配置される。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、半導体チップＣＨＰ２と配線基板ＩＴＰの電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰと複数のボンディングパッド２ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ２と配線基板ＩＴＰの電気的接続部分に生じる応力を緩和させることができる。また、半導体チップＣＨＰ２の複数のパッド３ＰＤと複数の突起電極３ＢＰとの接合部に生じる応力についても緩和させることができる。さらには、半導体チップＣＨＰ２の半導体素子（回路素子）が形成された主面を保護することもできる。
【００５１】
また、図５に示すように、半導体装置ＰＫＧ２は、配線基板ＩＴＰ上に搭載される複数のコンデンサＣＤＣ、ＣＰＳを備えている。複数のコンデンサＣＤＣのそれぞれは、上記したように高速伝送経路ＳＧＰ２に直列接続で挿入される。コンデンサＣＤＣが高速伝送経路ＳＧＰ２に直列接続で挿入されることは、以下のように表現できる。
【００５２】
すなわち、図６に示す半導体チップＣＨＰ２が有する複数のパッド３ＰＤには、相対的に低い、第１の伝送速度で伝送される低速信号用の電極（電極パッド）ＲｘＬ（図２参照）が含まれる。また、図６に示す半導体チップＣＨＰ２が有する複数のパッド３ＰＤには、第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号用の電極（電極パッド）Ｒｘｐ、Ｒｘｎ（図２参照）が含まれる。また、図６に示す配線基板ＩＴＰが有する複数のランド２ＬＤには、相対的に低い、第１の伝送速度で伝送される低速信号用のランドＬＤＬ（図２参照）が含まれる。また、また、図６に示す配線基板ＩＴＰが有する複数のランド２ＬＤには、第１の伝送速度よりも速い第２の伝送速度で伝送される高速信号用のランドＬＤＨ（図２参照）が含まれる。
【００５３】
また、図２に示すように、電極Ｒｘｐ、Ｒｘｎのそれぞれは、コンデンサＣＤＣを介してランドＬＤＨと電気的に接続されている。詳しくは、コンデンサＣＤＣの一方の電極は、高速伝送経路ＳＧＰ２のうちの半導体チップＣＨＰ２の電極Ｒｘｐまたは電極Ｒｘｐ側に接続され、コンデンサＣＤＣの他方の電極は、高速伝送経路ＳＧＰ２のうちのランドＬＤＨ側に接続される。
【００５４】
一方、低速伝送経路ＳＧＰ１を構成する電極ＲｘＬおよびランドＬＤＬは、コンデンサを介さずに、電気的に接続される。
【００５５】
また、複数のコンデンサＣＰＳのそれぞれは、電源回路の第１の電位と第２の電位を接続するように電源回路内に並列接続で挿入される。コンデンサＣＰＳが電源回路に並列接続で挿入されることは、以下のように表現できる。
【００５６】
すなわち、図６に示す半導体チップＣＨＰ２が有する複数のパッド３ＰＤには、基準電位ＶＳＳ（図２参照）が供給される電極（電極パッド）Ｖｓ（図２参照）と、電源電位ＶＤＤ（図２参照）が供給される電極（電極パッド）Ｖｄ（図２参照）が含まれる。また、図６に示す配線基板ＩＴＰが有する複数のランド２ＬＤには、基準電位ＶＳＳが供給されるランドＬＶｓ（図２参照）と、電源電位ＶＤＤが供給されるランドＬＶｄ（図２参照）が含まれる。また、図２に示すように、コンデンサＣＰＳの一方の電極は、電極ＶｓとランドＬＶｓを接続する基準電位供給経路ＶＳＰ側に接続され、コンデンサＣＰＳの他方の電極は、電極ＶｄとランドＬＶｄとを接続する電源供給経路ＶＤＰ側に接続される。
【００５７】
上記以外のコンデンサＣＤＣ、ＣＰＳと配線基板ＩＴＰとの電気的な接続構造の詳細は後述する。
【００５８】
また、複数のコンデンサＣＤＣ、ＣＰＳには、上記したようにＤＣカット用コンデンサであるコンデンサＣＤＣと、バイパスコンデンサ、デカップリングコンデンサ、あるいはバッテリとして用いる電源回路用のコンデンサＣＰＳが含まれる。図５では、複数のコンデンサＣＤＣ、ＣＰＳのうちの一部に符号を付して示しているが、平面視において、支持枠ＳＦＲの内側に配置されるコンデンサは、全てがコンデンサＣＰＳであり、コンデンサＣＤＣは、支持枠ＳＦＲの外側に配置されている。
【００５９】
また、ＤＣカット用のコンデンサＣＤＣを支持枠ＳＦＲの外側に配置することで、図６に示すように、コンデンサＣＤＣは、放熱板ＨＳに覆われず、露出する。これにより、半導体装置ＰＫＧ２を組み立てた後、電気的試験を行う際に、直流の検査電流を流してテストを行うことが可能になる。この電気的試験の詳細は、半導体装置の製造方法を説明する際に詳細に説明する。
【００６０】
また、図６に示す例では、半導体チップＣＨＰ２の裏面３ｂには、放熱板（ヒートスプレッダ、放熱部材）ＨＳが貼り付けられている。放熱板ＨＳは、例えば、配線基板ＩＴＰよりも熱伝導率が高い金属板であって、半導体チップＣＨＰ２で発生した熱を外部に排出する機能を備えている。また、放熱板ＨＳは、接着材（放熱樹脂）ＢＤｈｓを介して半導体チップＣＨＰ２の裏面３ｂに貼り付けられている。接着材ＢＤｈｓは、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂ＵＦよりも熱伝導率が高くなっている。
【００６１】
また、図３および図６に示す例では、半導体チップＣＨＰ２の周囲には、放熱板ＨＳを支持する支持枠（スティフナリング）ＳＦＲが固定されている。放熱板ＨＳは、半導体チップＣＨＰ２の裏面３ｂおよび支持枠ＳＦＲに接着固定されている。半導体チップＣＨＰ２の周囲に金属性の支持枠ＳＦＲを固定することで、配線基板ＩＴＰの反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップＣＨＰ２の周囲を囲むように設けられた支持枠ＳＦＲに、放熱板ＨＳを接着固定することで、放熱板ＨＳの平面積を大きくすることができる。つまり放熱板ＨＳの表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップＣＨＰ２上に安定的に固定する観点から、放熱板ＨＳを支持枠ＳＦＲに接着固定することが好ましい。
【００６２】
なお、本実施の形態では、半導体チップＣＨＰ２の裏面３ｂに放熱板ＨＳが貼り付けられた実施態様を例に取り上げて説明したが、変形例としては、放熱板ＨＳを取り付けず、半導体チップＣＨＰの裏面３ｂが露出した実施態様としても良い。
【００６３】
＜配線基板とＤＣカット用コンデンサとの接続構造＞
次に、図５および図６に示す配線基板ＩＴＰとコンデンサＣＤＣ、ＣＰＳとの接続構造の詳細について説明する。図７は、図５に示す複数のコンデンサのうちの一つを示す平面図である。また、図８は、図５のＡ部の拡大平面図である。また、図９は図８のＡ−Ａ線に沿った拡大断面図である。また、図１０は、図９に示す配線基板のうち、最上層に配置される第１層目の配線層の構造を示す拡大平面図である。また、図１１は、図１０に示す配線層の一層分内側の第２層目の配線層を示す拡大平面図である。また、図１２は、図１１に示す配線層の一層分内側の第３層目の配線層を示す拡大平面図である。また、図１３は、図１２に示す配線層の一層分内側の第４層目の配線層を示す拡大平面図である。
【００６４】
なお、本実施の形態では、図５に示すＤＣカット用のコンデンサＣＤＣと、電源回路用のコンデンサＣＰＳは、同じ構造である。したがって、図７では、コンデンサＣＤＣおよびコンデンサＣＰＳの例として、１個のコンデンサを示している。また、図７では、コンデンサＣＤＣ、ＣＰＳの延在方向ＤＬ、および幅方向ＤＷについて、矢印を付して模式的に示す。
【００６５】
また、図８は、コンデンサＣＤＣの搭載面の拡大平面図であり、大部分が絶縁層ＳＲ１に覆われているが、第１層目の配線層ＷＬ１（図９参照）に形成された端子４ＰＤ１、４ＰＤ２、開口部（端子露出用開口部）ＳＲｋ、および導体プレーン２ＰＬ（図９参照）に形成された開口部ＰＬｋ１について点線を付して示す。
【００６６】
また、図９に示す第４層目の配線層ＷＬ４の下層には、図６に示すように絶縁層２ＣＲの下面２Ｃｂ側の複数の配線層が存在するが、拡大図による図示は省略する。
【００６７】
また、図１０〜図１３の各図では、図示する配線層に形成された部材は実線で示し、図示する配線層の上層または下層に形成された部材は、点線で示す。また、図８、および図１０〜図１３では、信号電流の流れる方向（言い換えれば、信号の伝送方向）について、矢印を付して模式的に示している。また、図１０〜図１３に示す各拡大平面図には、高速伝送経路の一部を構成するビア２Ｖやスルーホール配線２ＴＷ以外にも、基準電位などを供給する電源用の伝送経路用のビアやスルーホール配線が存在するが、見易さのため、図示を省略している。
【００６８】
図７に示すように、コンデンサ（チップコンデンサ）ＣＤＣ、ＣＰＳは、平面視において四角形を成す。また、コンデンサＣＤＣ、ＣＰＳは、延在方向（長手方向）ＤＬに沿って延びる二つの長辺（長側面）４ｌｓと、延在方向ＤＬに対して直交する幅方向ＤＷに沿って延びる二つの短辺（短側面）４ｓｓと、を有する。また、コンデンサＣＤＣ、ＣＰＳは、延在方向ＤＬにおいて（言い換えれば、長辺４ｌｓの延在方向において）互いに反対側の端部に配置される電極ＥＲ１、ＥＲ３および電極ＥＲ２、ＥＲ４を有する。また、コンデンサＣＤＣ、ＣＰＳは、電極ＥＲ１、ＥＲ３と電極ＥＲ２、ＥＲ４との間に挟まれる本体部４ＢＤを有し、本体部４ＢＤは、例えば、絶縁層（誘電体層）を介して、複数の導体板が積層されることにより形成されている。電極ＥＲ１、ＥＲ３および電極ＥＲ２、ＥＲ４は、対向配置される複数の導体板間に形成された容量を外部に取り出すための外部電極端子として機能する。なお、上記では、コンデンサＣＤＣ、ＣＰＳの構造の一例について説明したが、コンデンサＣＤＣ、ＣＰＳの構造には種々の変形例がある。
【００６９】
また、図５に示す複数のコンデンサＣＤＣ、ＣＰＳのうち、複数のコンデンサＣＤＣのそれぞれは、図８に示すように、配線基板ＩＴＰの上面２ｔ側に搭載される。本実施の形態では、上記した図２に示すように、高速伝送経路ＳＧＰ２は、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。このため、差動信号伝送経路ＤＳｐ、ＤＳｎのそれぞれに直列接続で挿入されるコンデンサＣＤＣは、図８に示すように互いに隣り合うように配置される。言い換えれば、差動対を構成する一対のコンデンサＣＤＣは、互いに隣り合うように配線基板ＩＴＰ上に搭載される。
【００７０】
図８に示す例では、一方のコンデンサＣＤＣの電極ＥＲ１が上記一方と対になる他方のコンデンサＣＤＣの電極ＥＲ１と隣り合うように配置され、一方のコンデンサＣＤＣの電極ＥＲ２が、上記一方と対になる他方のコンデンサＣＤＣの電極ＥＲ２と隣り合うように配置される。
【００７１】
このように、差動対を構成する一対のコンデンサＣＤＣが互いに隣り合うように搭載されることで、差動信号伝送経路ＤＳｐ、ＤＳｎ（図２参照）のインピーダンスを揃え易くなる。また、上記の通り一対のコンデンサＣＤＣが互いに隣り合うように搭載されることに加えて、図８に示すように差動対を構成する一対のコンデンサＣＤＣの、信号電流の流れ方向を揃えることで、差動信号伝送経路ＤＳｐ、ＤＳｎのインピーダンスをさらに揃え易くなる。
【００７２】
また、図９および図１０に示すように、配線基板ＩＴＰが有する複数の配線層のうち、コンデンサＣＤＣ（図９参照）の搭載面を含む第１層目の配線層ＷＬ１は、コンデンサＣＤＣの電極ＥＲ１と電気的に接続される導体パターンである端子（端子パッド、導体パターン）４ＰＤ１を有する。また、配線層ＷＬ１は、コンデンサＣＤＣの電極ＥＲ２と電気的に接続される導体パターンである端子（端子パッド、導体パターン）４ＰＤ２を有する。
【００７３】
配線層ＷＬ１が有する端子４ＰＤ１および端子４ＰＤ２は、配線層ＷＬ１を覆う絶縁層（ソルダレジスト膜）ＳＲ１（図９参照）に形成された開口部ＳＲｋにおいて、絶縁層ＳＲ１から露出する。コンデンサＣＤＣの電極ＥＲ１は、端子４ＰＤ１の絶縁層ＳＲ１からの露出部分と対向するように配置され、半田材などの導電性の接合材を介して端子４ＰＤ１と電気的に接続される。また、コンデンサＣＤＣの電極ＥＲ２は、端子４ＰＤ２の絶縁層ＳＲ１からの露出部分と対向するように配置され、半田材などの導電性の接合材ＳＤを介して端子４ＰＤ１と電気的に接続される。
【００７４】
図８に示すように、端子４ＰＤ１と端子４ＰＤ２とは、コンデンサＣＤＣの延在方向ＤＬ（図７参照）に沿って互いに対向する位置に配置される。また、上記したように、本実施の形態では、コンデンサＣＤＣは、差動信号伝送経路ＤＳｐ、ＤＳｎ（図２参照）のそれぞれに直列接続される。このため、図１０に示すように、差動対の一方を構成する端子４ＰＤ１と差動対の他方を構成する端子４ＰＤ１とが隣り合って配置される。また、差動対の一方を構成する端子４ＰＤ２と差動対の他方を構成する端子４ＰＤ２とが隣り合って配置される。
【００７５】
また、配線層ＷＬ１は、端子４ＰＤ１および端子４ＰＤ２の周囲を囲むように形成された導体パターンである、導体プレーン（ベタパターン）２ＰＬが形成されている。導体プレーン２ＰＬは、信号伝送用の配線や端子などの導体パターンが形成されていない領域に形成される導体パターンであって、基準電位（第１の電位）または電源電位（第２の電位）の供給経路の一部を構成する。導体プレーン２ＰＬは、配線基板ＩＴＰが有する複数の配線層のそれぞれに形成されている。このように各配線層に導体プレーン２ＰＬを形成すると、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制することでき、他信号からのクロストークノイズを抑制することができる。これにより、信号伝送経路のノイズ耐性を向上させることができる。特に本実施の形態のように、３Ｇｂｐｓ以上の伝送速度で信号が伝送される高速伝送経路が含まれる場合には、導体プレーンを形成することでノイズ耐性を向上させることが好ましい。
【００７６】
ノイズ耐性を向上させる目的で導体プレーン２ＰＬを形成する場合、信号伝送用の配線や端子などの導体パターンが形成されていない領域には、積極的に導体プレーン２ＰＬを形成することが好ましい。したがって、図１０に示すように、配線層ＷＬ１では、導体プレーン２ＰＬに開口部ＰＬｋ１が形成され、開口部ＰＬｋ１の内部に端子４ＰＤ１および端子４ＰＤ２が形成されている。また、開口部ＰＬｋ１の内部において、端子４ＰＤ１および端子４ＰＤ２が形成されていない部分では、一層分内側の配線層ＷＬ２（図９参照）を覆う絶縁層２ｅ２が露出している。
【００７７】
また、端子４ＰＤ１および端子４ＰＤ２には、それぞれ層間導電路であるビア２Ｖが接続される。端子４ＰＤ１および端子４ＰＤ２は、それぞれビア２Ｖを介して、配線層ＷＬ１よりも配線基板ＩＴＰの一層分内側に位置する第２層目の配線層ＷＬ２と電気的に接続される。
【００７８】
次に、図９および図１１に示すように、配線層ＷＬ１よりも配線基板ＩＴＰの一層分内側に位置する第２層目の配線層ＷＬ２は、上記した端子４ＰＤ１または端子４ＰＤ２（図９参照）と電気的に接続される、複数の配線２ｄを有する。複数の配線２ｄは、図２を用いて説明した、高速伝送経路ＳＧＰ２の一部を構成する配線である。
【００７９】
また、配線層ＷＬ２は、複数の配線２ｄが形成された領域の周囲を囲むように形成された導体プレーン２ＰＬを有する。配線層ＷＬ２が有する導体プレーン２ＰＬは、上記したように、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制する導体パターンなので、広範囲に形成される。したがって、図１１に示すように配線層ＷＬ２が有する導体プレーン２ＰＬの面積は、端子４ＰＤ１および端子４ＰＤ２の面積の合計よりも大きい。
【００８０】
また、配線層ＷＬ２が有する複数の配線２ｄおよび導体プレーン２ＰＬは、配線層ＷＬ２を覆う絶縁層２ｅ２（図９参照）に覆われる。
【００８１】
また、配線層ＷＬ２が有する導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域に形成された開口部ＰＬｋ２を有する。図１１に示す例では、開口部ＰＬｋ２の面積は、図１０に示す配線層ＷＬ１の導体プレーン２ＰＬに形成された開口部ＰＬｋ１の面積よりも大きい。また、図１１に示す例では、開口部ＰＬｋ２は２個の端子４ＰＤ１および２個の端子４ＰＤ２の全てと重なる位置に形成されている。言い換えれば、配線層ＷＬ２に形成された導体プレーン２ＰＬのうち、端子４ＰＤ１および端子４ＰＤ２と重なる領域は、全体が開口されている。また、図１１に示すように、平面視において、開口部ＰＬｋ２内には、複数の配線２ｄおよび導体パターン２ＭＰが形成されている部分を除き、図９に示す第３層目の配線層ＷＬ３を覆う絶縁層２ｅ３の上面が露出している。以下、開口部ＰＬｋ２を形成する理由について説明する。
【００８２】
上記したように、導体プレーン２ＰＬは、各配線層において、配線パターン等が形成されていない領域を覆うベタパターンであって、信号伝送経路の周囲（平面方向および厚さ方向における周囲）を囲むように導体プレーン２ＰＬを配置することにより、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制することができる。
【００８３】
ところが、本願発明者の検討によれば、端子４ＰＤ１や端子４ＰＤ２の一層分内側の配線層ＷＬ２に導体プレーン２ＰＬを配置し、端子４ＰＤ１や端子４ＰＤ２と重なる領域に開口部ＰＬｋ２を形成しない場合、導体プレーン２ＰＬと端子４ＰＤ１、４ＰＤ２の間に容量結合が生じ、伝送経路中に寄生容量が追加されることが判った。
【００８４】
高速伝送経路を構成する導体パターンのうち、端子４ＰＤ１および端子４ＰＤ２は、図９に示すようにコンデンサＣＤＣの電極ＥＲ１および電極ＥＲ２との接合面積を大きくして接続信頼性を向上させる必要があるので、引き回し配線（例えば図１１に示す配線２ｄ）のような配線幅（最小幅寸法）にすることは難しい。なお、ここで言う端子４ＰＤ１および端子４ＰＤ２の「最小幅寸法」は、例えば図８に示すＸ方向またはＹ方向における最も短い長さである。コンデンサＣＤＣの電極ＥＲ１および電極ＥＲ２との接合面積を大きくするためには、端子４ＰＤ１および端子４ＰＤ２は、図８に示すＸ方向の長さおよびＹ方向の長さのうちいずれか一方の長さであっても小さくすることは難しい。
【００８５】
このため、導体プレーン２ＰＬと端子４ＰＤ１、４ＰＤ２の間に容量結合が生じた場合、寄生容量の値は、主に厚さ方向に重なっている部分の面積に比例して大きくなる。そして、高速伝送経路を構成する端子４ＰＤ１および端子４ＰＤ２に寄生容量が追加されると、見かけ上、高速伝送経路中のインピーダンスが低下する。つまり、高速伝送経路中の一部に低インピーダンス部が追加されることにより、インピーダンス不連続が生じる。高周波信号の信号伝送経路では、伝送経路中のインピーダンス成分が、所定の値（例えば単線で５０オーム、差動で１００オーム）に近づくように配線レイアウトを設計することで、信号の反射等の特性劣化を抑制することができる。したがって、信号の伝送品質を向上させる観点から、端子４ＰＤ１や端子４ＰＤ２と導体プレーン２ＰＬとの間で生じる寄生容量の値は、出来る限り低減してインピーダンス整合を取ることが好ましい。
【００８６】
そこで、本願発明者は、コンデンサＣＤＣを半導体装置に搭載する場合に、コンデンサＣＤＣを搭載するための端子４ＰＤ１および４ＰＤ２においてインピーダンス不連続が生じることを抑制する方法を見出した。すなわち、図９および図１１に示すように、配線層ＷＬ１の一層分内側の配線層である配線層ＷＬ２が有する導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域に形成された開口部ＰＬｋ２を有する。
【００８７】
図９および図１１に示す端子４ＰＤ１、４ＰＤ２と、導体プレーン２ＰＬとの関係は、下記のように表現することもできる。すなわち、配線層ＷＬ２が有する導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域が開口されている。
【００８８】
また、開口部ＰＬｋ２内において、配線２ｄや導体パターン２ＭＰが形成されていない領域では、配線層ＷＬ２よりもさらに一層分内側の配線層ＷＬ３（図９参照）を覆う絶縁層２ｅ３が露出している。
【００８９】
また、上記したように、容量結合に起因して生じる寄生容量の値は、導体プレーン２ＰＬと端子４ＰＤ１または端子４ＰＤ２とが厚さ方向に重なっている部分の面積に比例して大きくなる。したがって、図１１に示すように、端子４ＰＤ１および端子４ＰＤ２の全体が、導体プレーン２ＰＬと厚さ方向に重なっていないことが特に好ましい。言い換えれば、図１１に示すように、端子４ＰＤ１の輪郭および端子４ＰＤ２の輪郭は、平面視において、それぞれ開口部ＰＬｋ２の開口端部（開口されている領域の周縁部）の内側に位置していることが好ましい。
【００９０】
ただし、端子４ＰＤ１および端子４ＰＤ２の一部が導体プレーン２ＰＬと厚さ方向に重なっていても、寄生容量の値を低減することはできる。例えば、端子４ＰＤ１および端子４ＰＤ２の平面積のうちの、９０％以上が導体プレーン２ＰＬと重なっていなければ、寄生容量の値を低減することができる。端子４ＰＤ１および端子４ＰＤ２の一部が配線層ＷＬ２に形成された導体プレーン２ＰＬの一部と厚さ方向に重なっている場合の変形例については後述する。
【００９１】
また、図１１に示す開口部ＰＬｋ２の形状は、配線層ＷＬ１（図１０参照）における端子４ＰＤ１および端子４ＰＤ２の形状や位置に対応していることが好ましい。図１１に示すように端子４ＰＤ１および端子４ＰＤ２と重なる領域の全体を含むように開口部ＰＬｋ２が形成されていれば、開口部ＰＬｋ２の面積がそれ以上に大きくなっても寄生容量の値は大きくは低減しない。
【００９２】
一方、導体プレーン２ＰＬは、高速伝送経路のリファレンス経路（リターンパス）として利用される場合がある。この場合、リファレンス経路と高速伝送経路の離間距離を一定に保つことが好ましい。したがって、開口部ＰＬｋ２の面積は極端に大きくない方が好ましい。例えば図１１に示すように、開口部ＰＬｋ２の開口端部の輪郭は、配線層ＷＬ１（図１０参照）における端子４ＰＤ１および端子４ＰＤ２の輪郭に沿っていることが好ましい。
【００９３】
上記の観点から、配線２ｄのレイアウトを考慮しなければ、平面視において、端子４ＰＤ１の輪郭の外側、および端子４ＰＤ２の輪郭の外側に、それぞれ個別に開口部ＰＬｋ２の開口端部が形成されていれば、開口部ＰＬｋ２の面積を低減し、かつ、寄生容量を低減できる。
【００９４】
ただし、端子４ＰＤ１および端子４ＰＤ２の離間距離によっては、図１１に示すように、端子４ＰＤ１、４ＰＤ２毎に個別に開口部ＰＬｋ２を形成することが難しい場合もある。この場合、端子４ＰＤ１と重なる領域の開口部と端子４ＰＤ２と重なる領域の開口部を連結して、図１１に示すように端子４ＰＤ１および端子４ＰＤ２と重なる領域を一括して開口する開口部ＰＬｋ２としても良い。
【００９５】
また、配線層ＷＬ２に形成された配線２ｄは導体プレーン２ＰＬと離間させる必要がある。したがって、図１１に示すように、配線２ｄが開口部ＰＬｋ２の近傍に配置される場合、開口部ＰＬｋ２と配線２ｄの間に導体プレーン２ＰＬを配置することが難しい場合もある。この場合には、図１１に示すように、複数の端子４ＰＤ１および複数の端子４ＰＤ２と重なる領域を一括して開口する開口部ＰＬｋ２としても良い。この場合、配線部のインピーダンスは、導体プレーン２ＰＬの無い箇所で若干高くなる傾向となるが、端子４ＰＤ１、４ＰＤ２の残留容量と一部相殺されるため、インピーダンス不連続が軽減されることもある。
【００９６】
また、図１１に示す導体パターン２ＭＰは、配線層ＷＬ２において導体プレーン２ＰＬと分離されている。しかし、導体パターン２ＭＰは、導体パターン２ＭＰに接続されるビア２Ｖを介して図１０に示す配線層ＷＬ１が有する導体プレーン２ＰＬ、および図１３に示す配線層ＷＬ３が有する導体プレーン２ＰＬと電気的に接続されている。したがって、導体パターン２ＭＰには、図１１に示す導体プレーン２ＰＬと同じ電位（例えば基準電位）が供給されている。この場合、導体パターン２ＭＰの面積が大きくなると、導体パターン２ＭＰと端子４ＰＤ１の間の寄生容量、あるいは導体パターン２ＭＰと端子４ＰＤ２の間の寄生容量を考慮する必要が生じる。したがって、図１１に示すように、平面視において、導体パターン２ＭＰが端子４ＰＤ１および端子４ＰＤ２と重ならないように配置することが好ましい。
【００９７】
上記のように、本実施の形態によれば、高速伝送経路の一部を構成する端子４ＰＤ１と端子４ＰＤ２は、配線層ＷＬ１に形成される。そして配線層ＷＬ１の一層分内側の配線層ＷＬ２に形成される導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域が開口されている。これにより、導体プレーン２ＰＬと端子４ＰＤ１および端子４ＰＤ２の容量結合によるインピーダンスが低下することを抑制し、高速伝送経路のノイズ耐性を向上させることができる。そして、本実施の形態の半導体装置ＰＫＧ２は、高速伝送経路のノイズ耐性を向上させることができるので、信頼性を向上させることができる。
【００９８】
次に、図９および図１２に示す第３層目の配線層ＷＬ３について説明する。配線層ＷＬ２（図９参照）よりも配線基板ＩＴＰの一層分内側に位置する第３層目の配線層ＷＬ３は、配線層ＷＬ１（図９参照）に形成された端子４ＰＤ１（図９参照）または端子４ＰＤ２（図９参照）と電気的に接続される、複数の配線２ｄ（図１２参照）を有する。複数の配線２ｄは、図２を用いて説明した、高速伝送経路ＳＧＰ２の一部を構成する配線である。
【００９９】
また、配線層ＷＬ３は、複数の配線２ｄが形成された領域の周囲を囲むように形成された導体プレーン２ＰＬを有する。配線層ＷＬ３が有する導体プレーン２ＰＬは、上記したように、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制する導体パターンなので、広範囲に形成される。したがって、図１２に示すように配線層ＷＬ２が有する導体プレーン２ＰＬの面積は、端子４ＰＤ１および端子４ＰＤ２の面積の合計よりも大きい。
【０１００】
また、配線層ＷＬ３が有する導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域に形成された開口部ＰＬｋ３を有する。図１２に示す例では、開口部ＰＬｋ２の面積は、図１０に示す配線層ＷＬ１の導体プレーン２ＰＬに形成された開口部ＰＬｋ１の面積と同程度である。
【０１０１】
また、図１２に示す例では、配線層ＷＬ３に形成された導体プレーン２ＰＬのうち、端子４ＰＤ１および端子４ＰＤ２と重なる領域は、全体が開口されている。また、図１２に示す例では、開口部ＰＬｋ３は対になる端子４ＰＤ１および端子４ＰＤ２と重なる領域毎に形成される。したがって、図１２に示す範囲では２個の開口部ＰＬｋ３が形成されている。また、図１２に示すように、平面視において、開口部ＰＬｋ３内には、複数の配線２ｄが形成されている部分を除き、図９に示す第４層目の配線層ＷＬ４を覆う絶縁層２ｅ４の上面が露出している。
【０１０２】
端子４ＰＤ１および端子４ＰＤ２に追加される寄生容量を考慮する場合、配線層ＷＬ１に最も近い配線層ＷＬ２が有する導体プレーン２ＰＬとの容量結合である。したがって、上記したように、配線層ＷＬ２の導体プレーン２ＰＬに上記したような開口部ＰＬｋ２を形成することで、寄生容量の値は大幅に低減することができる。したがって、配線層ＷＬ３はどのような配線構造であっても、図１１に示す開口部ＰＬｋ２を設けることにより、高速伝送経路のノイズ耐性を向上させることができる。
【０１０３】
しかし、上記に加えて、高速伝送経路のノイズ耐性をさらに向上させる場合には、配線層ＷＬ２よりも一層分内側の配線層である配線層ＷＬ３に形成された導体プレーン２ＰＬとの容量結合について考慮することが好ましい。特に、半導体パッケージの薄型化、および半導体装置の高機能化に伴う配線層数の増加の両方に対応するためには、各配線層の厚さは薄くなる傾向がある。導体プレーン２ＰＬと端子４ＰＤ１、４ＰＤ２の間に容量結合が生じた場合、寄生容量の値は、主に厚さ方向に重なっている部分の離間距離に反比例して大きくなる。したがって、複数の配線層それぞれの厚さが薄くなれば、寄生容量の値が大きくなりやすい。なお、本実施の形態では、例えば各配線層ＷＬ２、ＷＬ３の厚さは３０〜５０μｍである。そして、各配線層ＷＬ２、ＷＬ３に含まれる配線層（配線層ＷＬ２では導体プレーン２ＰＬおよび配線２ｄを有する層、配線層ＷＬ３では導体プレーン２ＰＬを有する層）の厚さは１０〜２０μｍであり、配線層ＷＬ２に含まれる導体パターン２ｐＬと配線層ＷＬ３に含まれる導体パターン２ＰＬとの間の絶縁層２ｅの厚さは、２０〜３０μｍである。
【０１０４】
そこで、本実施の形態では、配線層ＷＬ３に形成された導体プレーン２ＰＬのうち、端子４ＰＤ１および端子４ＰＤ２と重なる領域には、開口部ＰＬｋ３が形成される。図９および図１２に示す端子４ＰＤ１、４ＰＤ２と、配線層ＷＬ３の導体プレーン２ＰＬとの関係は、下記のように表現することもできる。すなわち、配線層ＷＬ３が有する導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域が開口されている。
【０１０５】
ただし、端子４ＰＤ１および端子４ＰＤ２の一部が導体プレーン２ＰＬと厚さ方向に重なっていても、寄生容量の値を低減することはできる。例えば、端子４ＰＤ１および端子４ＰＤ２の平面積のうちの、９０％以上が導体プレーン２ＰＬと重なっていなければ、寄生容量の値を低減することができる。
【０１０６】
また、図１２に示す開口部ＰＬｋ３の面積は、図１１に示す開口部ＰＬｋ２の面積以下であることが好ましい。上記したように、端子４ＰＤ１および端子４ＰＤ２に追加される寄生容量を考慮する場合、図１１に示す配線層ＷＬ２に形成された導体プレーン２ＰＬと端子４ＰＤ１および端子４ＰＤ２の関係が最も影響が大きい。したがって、図１２に示す開口部ＰＬｋ３の面積が開口部ＰＬｋ２の面積よりも大きい事は、寄生容量の値の低減には寄与し難い。
【０１０７】
一方、上記したように、導体プレーン２ＰＬは、高速伝送経路のリファレンス経路（リターンパス）として利用される。この場合、リターンパスと高速伝送経路の離間距離を一定に保つことが好ましい。したがって、図１２に示す開口部ＰＬｋ３の面積は、図１１に示す開口部ＰＬｋ２の面積以下であることが好ましい。
【０１０８】
ただし、図１２に示すように開口部ＰＬｋ３の周縁部に配線２ｄが形成される場合には、配線２ｄと導体プレーン２ＰＬを離間させる必要がある。したがって、配線レイアウトによっては、開口部ＰＬｋ３の面積が、図１１に示す開口部ＰＬｋ２の面積よりも大きくなる場合もある。
【０１０９】
次に、図９および図１３に示す第４層目の配線層ＷＬ４について説明する。配線層ＷＬ３（図９参照）よりも配線基板ＩＴＰの一層分内側に位置する第４層目の配線層ＷＬ４は、配線層ＷＬ１（図９参照）に形成された端子４ＰＤ１（図９参照）または端子４ＰＤ２（図９参照）と電気的に接続される、複数の配線２ｄ（図１３参照）を有する。図１３に示す例では、複数の配線２ｄは、端子４ＰＤ２と電気的に接続される。複数の配線２ｄは、図２を用いて説明した、高速伝送経路ＳＧＰ２の一部を構成する配線である。
【０１１０】
また、本実施の形態では、配線層ＷＬ４は、コア材である絶縁層２ＣＲの上面２Ｃｔ上に形成される配線層なので、配線層ＷＬ４は、絶縁層２ＣＲを貫通するスルーホール配線２ＴＷと電気的に接続されるスルーホールランドＴＨＬを有する。スルーホールランドＴＨＬは、配線層ＷＬ４において、配線２ｄと電気的に接続される。スルーホール配線２ＴＷおよびスルーホールランドＴＨＬは、図２を用いて説明した、高速伝送経路ＳＧＰ２の一部を構成する配線である。
【０１１１】
また、配線層ＷＬ４は、配線２ｄおよびスルーホールランドＴＨＬが形成された領域の周囲を囲むように形成された導体プレーン２ＰＬを有する。配線層ＷＬ４が有する導体プレーン２ＰＬは、上記したように、信号伝送時に、信号伝送経路から周囲に広がる電界および磁界の広がりを抑制する導体パターンなので、広範囲に形成される。したがって、図１３に示すように配線層ＷＬ４が有する導体プレーン２ＰＬの面積は、端子４ＰＤ１および端子４ＰＤ２の面積の合計よりも大きい。
【０１１２】
また、配線層ＷＬ４が有する導体プレーン２ＰＬは、複数の開口部ＰＬｋ４を有する。開口部ＰＬｋ４は、平面視において、配線２ｄおよびスルーホールランドＴＨＬが連結された導体パターンの輪郭に沿った形状を有している。また、個々の開口部ＰＬｋ４の面積は、端子４ＰＤ１および端子４ＰＤ２の面積の合計よりも小さい。端子４ＰＤ１および端子４ＰＤ２が形成される配線層ＷＬ１と、配線層ＷＬ４の間には、配線層ＷＬ２および配線層ＷＬ３が存在する。このため、図１３に示す例では、開口部ＰＬｋ４の面積を端子４ＰＤ１および端子４ＰＤ２の面積よりも大きくせず、配線２ｄとスルーホールランドＴＨＬが連結された導体パターンと、導体プレーン２ＰＬと、を離間するために必要な大きさに留めている。図１３に示す配線２ｄおよびスルーホールランドＴＨＬは、高速伝送経路の一部を構成する。したがって、配線２ｄとスルーホールランドＴＨＬが連結された導体パターンと、導体プレーン２ＰＬと、の離間距離を小さくすることで、リファレンス経路と高速伝送経路の離間距離を一定に保ち易くなる。
【０１１３】
ただし、各配線層の薄型化が進み、配線層ＷＬ４と配線層ＷＬ１の間での容量結合を考慮する必要がある場合には、図１３に対する変形例として開口部ＰＬｋ４の面積を、端子４ＰＤ１および端子４ＰＤ２の面積の合計以上にしても良い。この場合、例えば、図１０に示す開口部ＰＬｋ１と同様の開口部を図１３に示す配線層ＷＬ４に形成すれば良い。
【０１１４】
また、図１３に示すように、高速伝送経路の一部を構成するスルーホールＴＨＬは、平面視において、端子４ＰＤ１および端子４ＰＤ２のうちの少なくとも一方と厚さ方向に重なる位置に形成されている。図１３に示す例では、端子４ＰＤ１および端子４ＰＤ２の両方と重なっている。図１３に示す例を別の観点で表現すると以下のようになる。すなわち、スルーホールＴＨＬは、平面視において、端子４ＰＤ１および端子４ＰＤ２の間の領域を跨ぐように配置されている。
【０１１５】
図１３に示すスルーホールランドＴＨＬと図１０に示す端子４ＰＤ１とを電気的に接続する観点からは、スルーホールランドＴＨＬの形成位置は、端子４ＰＤ１および端子４ＰＤ２のうちの少なくとも一方と厚さ方向に重なる位置には限定されない。したがって、図１３に対する変形例としては、端子４ＰＤ１および端子４ＰＤ２の何れとも重ならない位置にスルーホールランドＴＨＬが形成されている変形例でも良い。
【０１１６】
しかし、配線レイアウトを単純化して、高速伝送経路の集積度を向上させる観点からは、図１３に示すように、高速伝送経路の一部を構成するスルーホールランドＴＨＬは、端子４ＰＤ１および端子４ＰＤ２のうちの少なくとも一方と厚さ方向に重なる位置に形成されていることが好ましい。
【０１１７】
上記したように高速伝送経路を構成する導体パターンのうち、図１１や図１２に示す配線２ｄのように、最小幅寸法を細くすることが難しい導体パターンの場合、厚さ方向において隣接する配線層に形成された導体プレーン２ＰＬとの間で容量結合が生じることにより生じる寄生容量について考慮することが好ましい。図１３に示すように、スルーホールランドＴＨＬは、端子４ＰＤ１や端子４ＰＤ２よりも最小幅寸法が小さいが、図１１や図１２に示す配線２ｄよりも最小幅寸法が大きくなる。したがって、図１２に示す配線層ＷＬ３において、図１３に示すスルーホールランドＴＨＬと厚さ方向に重なる位置には、導体プレーン２ＰＬを形成しないことが好ましい。
【０１１８】
ここで、図１２に示すように、配線層ＷＬ３に形成された導体プレーン２ＰＬのうち、端子４ＰＤ１および端子４ＰＤ２と重なる領域は、全体が開口されている。したがって、スルーホールランドＴＨＬが、端子４ＰＤ１および端子４ＰＤ２のうちの少なくとも一方と厚さ方向に重なる位置に形成されていれば、結果的に、スルーホールランドＴＨＬと、図１２に示す開口部ＰＬｋ３とが重なることになる。つまり、開口部ＰＬｋ３は、配線層ＷＬ３の導体プレーン２ＰＬと、端子４ＰＤ１または端子４ＰＤ２との間で生じる寄生容量を低減する機能と、配線層ＷＬ３の導体プレーン２ＰＬと、スルーホールランドＴＨＬ（図１３参照）との間で生じる寄生容量を低減する機能とを兼ねる。
【０１１９】
これにより、図１２に示す配線層ＷＬ３の導体プレーン２ＰＬに形成される開口部ＰＬｋ３の数を低減できるので、配線２ｄの引き回しに利用可能なスペースが増加する。この結果、高速伝送経路の集積度を向上させることができる。
【０１２０】
また、図１３に示すようにスルーホールランドＴＨＬが、平面視において、端子４ＰＤ１および端子４ＰＤ２の間の領域を跨ぐように配置されている場合、図１１に示す配線層ＷＬ２、図１２に示す配線層ＷＬ３、あるいは図１３に示す配線層ＷＬ４に形成された配線２ｄが端子４ＰＤ１や端子４ＰＤ２に重なり難くなる。
【０１２１】
次に、図１３に示すスルーホール配線２ＴＷは、図６に示す絶縁層２ＣＲの下面２Ｃｂ側に積層された配線層ＷＬ５、配線層ＷＬ６、配線層ＷＬ７、および配線層ＷＬ８に形成された配線および層間導電路であるビアを介してランド２ＬＤおよび半田ボールＳＢと電気的に接続される。しかし、配線層ＷＬ５と配線層ＷＬ１との間には、コア材である絶縁層２ＣＲが配置されるので、図１０に示す端子４ＰＤ１または端子４ＰＤ２との間での寄生容量の発生を考慮する必要性は、配線層ＷＬ２や配線層ＷＬ３の場合と比較して、相対的に小さい。
【０１２２】
＜配線基板と高速伝送経路に接続されないコンデンサとの接続構造＞
次に、図５に示す支持枠ＳＦＲの内側に形成された高速伝送経路には接続されない、電源回路用のコンデンサＣＰＳと配線基板ＩＴＰとの接続構造について説明する。図１４は、図５のＢ部の拡大平面図である。また、図１５は図１４のＡ−Ａ線に沿った拡大断面図である。また、図１６は、図１５に示す配線基板のうち、最上層に配置される第１層目の配線層の構造を示す拡大平面図である。また、図１７は、図１０に示す配線層の一層分内側の第２層目の配線層を示す拡大平面図である。
【０１２３】
図５に示す複数のコンデンサＣＤＣ、ＣＰＳのうち、複数のコンデンサＣＰＳのそれぞれは、図１４に示すように、配線基板ＩＴＰの上面２ｔ側に搭載される。本実施の形態では、上記した図２に示すように、コンデンサＣＰＳは、半導体チップＣＨＰ２に基準電位（第１の電位）ＶＳＳを供給する基準電位供給経路ＶＳＰと、半導体チップＣＨＰ２に電源電位（第２の電位）ＶＤＤを供給する電源電位供給経路ＶＤＰと、の間に並列接続で挿入される。つまり、コンデンサＣＰＳは、電源回路用のコンデンサであって、図２に示す高速伝送経路ＳＧＰ２には接続されない。
【０１２４】
電源回路用であるコンデンサＣＰＳのように、高速伝送経路ＳＧＰ２には接続されないコンデンサと配線基板ＩＴＰとの接続構造は、図８〜図１３を用いて説明したＤＣカット用のコンデンサＣＤＣと同様の接続構造であっても良い。ただし、高速伝送経路ＳＧＰ２には接続されないコンデンサＣＰＳの場合、コンデンサＣＰＳを接続するための導体パターンと導体プレーン２ＰＬとの間で容量結合による寄生容量が発生しても、信頼性低下の要因にはなり難い。このため、コンデンサＣＰＳに接続される電源供給経路の配線構造の場合、寄生容量を低減するための開口部ＰＬｋ２（図１１参照）や開口部ＰＬｋ３（図１２参照）を形成しなくて良い。
【０１２５】
例えば、図１５および図１６に示すように、配線基板ＩＴＰが有する複数の配線層のうち、コンデンサＣＰＳ（図１５参照）の搭載面を含む第１層目の配線層ＷＬ１は、コンデンサＣＰＳの電極ＥＲ３（図１５参照）と電気的に接続される導体パターンである端子（端子パッド、導体パターン）４ＰＤ３を有する。ただし、端子４ＰＤ３には、例えば周囲の導体プレーン２ＰＬＧと同じ基準電位（例えば接地電位）が供給されるので、導体プレーン２ＰＬＧの一部（開口部ＳＲｋにおいて露出する部分）が端子４ＰＤ３として利用される。また、配線層ＷＬ１は、コンデンサＣＰＳの電極ＥＲ４と電気的に接続される導体パターンである端子（端子パッド、導体パターン）４ＰＤ４を有する。端子４ＰＤ４は、周囲の導体プレーン２ＰＬＧと異なる電位（電源電位）が供給される端子であるため、導体プレーン２ＰＬＧに形成された開口部ＰＬｋ１の内側に、導体プレーン２ＰＬＧと離間するように形成されている。
【０１２６】
また、図１５および図１７に示すように、配線層ＷＬ２は、第１の電位が供給される導体プレーン２ＰＬＧと、第１の電位とは異なる第２の電位（電源電位）が供給される導体プレーン２ＰＬＤと、を有する。しかし、配線層ＷＬ２の導体プレーン２ＰＬＧは、端子４ＰＤ３に相当する配線層ＷＬ１（図１５参照）の導体プレーン２ＰＬＧと厚さ方向に重なっている。また、配線層ＷＬ２の導体プレーン２ＰＬＤは、端子４ＰＤ４の全体と厚さ方向に重なっている。つまり、図１１に示す開口部ＰＬｋ２に相当する開口部は形成されず、単に、導体プレーン２ＰＬＧと導体プレーン２ＰＬＤを離間させるための隙間が形成されているのみである。
【０１２７】
さらに、図１５に示すように、配線層ＷＬ３および配線層ＷＬ４では、コンデンサＣＰＳと厚さ方向に重なる領域では、上記した第１の電位または第２の電位が供給される導体プレーン２ＰＬが形成され、導体プレーン２ＰＬには開口部ＰＬｋ３（図９参照）および開口部ＰＬｋ４は形成されていない。
【０１２８】
このように、高速伝送経路ＳＧＰ２（図２参照）には接続されないコンデンサと配線基板ＩＴＰとを電気的に接続する部分では、寄生容量を低減するための開口部ＰＬｋ２（図１１参照）や開口部ＰＬｋ３（図１２参照）を形成せず、単純な構造にすることができる。このように、電源回路用のコンデンサＣＰＳについては、高速伝送経路のようなノイズ耐性を向上させる構造は必要とせず、図１４および図１５に示すように、基準電位用の導体プレーン２ＰＬＧと電源電位用の導体プレーン２ＰＬＤを対向させることができる。あるいは、基準電位用の導体プレーン２ＰＬＧと電源電位用の導体プレーン２ＰＬＤのうちのどちらか一方の導体プレーンを、他方の端子の直下まで延在させる、すなわち、開口部（抜き形状）を作らないこともできる。これにより、電源を接続するための引出しライン（スルーホール配線を含む）を無くすことができ、配線基板の設計自由度を向上することができる。この結果、電源のインダクタンスや抵抗を低減することができ、電源の特性を向上できる。
【０１２９】
なお、図示は省略するが、図２に示す低速伝送経路ＳＧＰ１のように、例えば５Ｇｂｐｓ未満の伝送速度で信号を伝送する経路では、コンデンサＣＤＣを挿入しなくても、信号の入出力の安定性は低下し難い。ただし、本実施の形態に対する変形例として、低速伝送経路ＳＧＰ１にＤＣカット用のコンデンサＣＤＣを直列接続で挿入する場合には、図８〜図１３を用いて説明した配線構造と同様な構造にすることが好ましい。すなわち、配線層ＷＬ１の一層分内側の配線層ＷＬ２に形成される導体プレーン２ＰＬは、端子４ＰＤ１および端子４ＰＤ２のそれぞれと重なる領域が開口されていることが好ましい。
【０１３０】
＜半導体装置の製造方法＞
次に、図１〜図１７を用いて説明した半導体装置ＰＫＧ２の製造工程について説明する。半導体装置ＰＫＧ２は、図１８に示すフローに沿って製造される。図１８は、図１〜図１７を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細について以下に説明する。なお、以下の製造方法の説明においては、予め製品サイズに形成された配線基板ＩＴＰを準備して、一層分の半導体装置ＰＫＧ２を製造する方法について説明する。しかし、変形例としては、複数の製品形成領域に区画された、所謂、多数個取り基板を準備して、複数の製品形成領域のそれぞれについて組立を行ったあと、製品形成領域毎に分割して複数の半導体装置を取得する、多数個取り方式にも適用できる。この場合、図１８に示すボールマウント工程の後、または電気的試験工程の後に、多数個取り基板を切断して製品形成領域毎に分割する、個片化工程が追加される。
【０１３１】
１．配線基板準備工程
まず、図１８に示す配線基板準備工程では、図１９および図２０に示す配線基板ＩＴＰを準備する。図１９は、図１８に示す配線基板準備工程で準備する配線基板のチップ搭載面側を示す平面図である。また、図２０は図１９のＣ−Ｃ線に沿った断面図である。なお、図１９では、チップ搭載領域ＤＢＡ、中央領域ＣＴＲ、および周縁領域ＰＲＰの境界を示すため、チップ搭載領域ＤＢＡおよび中央領域ＣＴＲの外縁に二点鎖線を付して示している。また、図３に示す放熱板ＨＳにより覆われる領域である中央領域ＣＴＲの明確に示すため、中央領域ＣＴＲ内にはドットパターンを付している。
【０１３２】
また、図１９に示すＡ部の拡大平面は図８に示すコンデンサＣＤＣおよび接合材ＳＤを取り除いた状態に対応し、Ｂ部の拡大平面は図１４に示すコンデンサＣＰＳおよび接合材ＳＤを取り除いた状態に対応する。また、図１９に示す配線基板ＩＴＰの下面２ｂ（図２０参照）側の平面図は、図示を省略する。本工程における配線基板ＩＴＰの下面２ｂは、図４に示す複数の半田ボールＳＢの位置において、ソルダレジスト膜である絶縁膜ＳＲ２に複数の開口部が形成され、上記開口部においてランド２ＬＤ（図２０参照）が露出した状態である。
【０１３３】
図１９に示すように、配線基板ＩＴＰは、平面視において四角形を成す上面２ｔの中央部の中央領域ＣＴＲ、および中央領域ＣＴＲの周囲を連続的に囲む周縁領域ＰＲＰを有する。中央領域ＰＲＰは、図１８に示す放熱板搭載工程で、図６に示す放熱板ＨＳによって覆われる領域である。一方、周縁領域ＰＲＰは、図６に示す放熱板ＨＳから露出する領域である。また、中央領域ＣＴＲは、図１８に示す図６に示す半導体チップ搭載工程で、半導体チップＣＨＰ２を搭載する領域であるチップ搭載領域ＤＢＡを含む。
【０１３４】
また、中央領域ＣＴＲには、複数のボンディングパッド２ＰＤ、複数の端子４ＰＤ３、および複数の端子４ＰＤ４を含む第１導体パターン群が形成されている。中央領域ＣＴＲに形成される第１導体パターン群のうち、複数のボンディングパッド２ＰＤは、図１８に示す半導体チップ搭載工程において、図６に示す突起電極３ＢＰを介して半導体チップＣＨＰ２と電気的に接続される電極端子である。また、第１導体パターン群のうちの複数の端子４ＰＤ３および複数の端子４ＰＤ４は、それぞれ図１４〜図１７を用いて説明した、電源回路用のコンデンサＣＰＳを接続するための電極端子である。
【０１３５】
なお、図１９では、ボンディングパッド２ＰＤの配列の一例として行列状に配列される例を示しているが、ボンディングパッド２ＰＤの配列には種々の変形例がある。例えば、チップ搭載領域ＤＢＡの周縁部に沿ってボンディングパッド２ＰＤを配列し、チップ搭載領域ＤＢＡの中央部には、ボンディングパッド２ＰＤを形成しなくても良い。
【０１３６】
また、配線基板ＩＴＰの上面２ｔの周縁領域ＰＲＰには、複数の端子４ＰＤ１、および複数の端子４ＰＤ２を含む第２導体パターン群が形成されている。第２導体パターン群のうちの複数の端子４ＰＤ１および複数の端子４ＰＤ２は、それぞれ図８〜図１３を用いて説明した、ＤＣカット用のコンデンサＣＤＣを接続するための電極端子である。
【０１３７】
図２０に示す配線基板ＩＴＰの配線構造は、図６および図８〜図１７を用いて既に説明したので、重複する説明は省略する。ただし、本工程では、図２０に示すように、図６に記載されている半田ボールＳＢは、接続されていない。図２０に示すように、コア材である絶縁層２ＣＲを有する配線基板ＩＴＰの製造方法は、例えば、複数のスルーホール配線２ＴＷが形成された絶縁層２ＣＲを基材として絶縁層２ＣＲの上面２Ｃｔ側と下面２Ｃｂ側に、それぞれビルドアップ工法により配線層を積層することにより製造できる。また、コア材を用いない場合には、図示しない基材上に複数の配線層を積層した後、基材を引き剥がすことにより、配線基板を製造することができる。
【０１３８】
２．コンデンサ搭載工程
次に、図１８に示すコンデンサ搭載工程では、図２１および図２２に示すように、配線基板ＩＴＰの上面２ｔ側に複数のコンデンサＣＤＣ、ＣＰＳを搭載する。図２１は、図１９に示す配線基板に複数のコンデンサを搭載した状態を示す平面図である。また、図２２は図２１のＣ−Ｃ線に沿った断面図である。なお、図２１では、図１９に示す中央領域ＣＴＲに搭載される複数のコンデンサＣＰＳの見易さのため、中央領域ＣＴＲの内部にはドットパターンを付していない。また、図２１に示すＡ部の拡大平面は図８に対応し、Ｂ部の拡大平面は図１４に対応する。
【０１３９】
本工程では、図２１および図２２に示すように、複数のコンデンサＣＤＣ、ＣＰＳを準備して（コンデンサ準備工程）、配線基板ＩＴＰ上にそれぞれ搭載する。この時、ＤＣカット用の複数のコンデンサＣＤＣは、全て周縁領域ＰＲＰに搭載される。一方、電源回路用の複数のコンデンサＣＰＳは、図２１に示す例ではすべて中央領域ＣＴＲに搭載される。なお、図２１に対する変形例としては、複数のコンデンサＣＰＳのうちの一部を周縁領域ＰＲＰに搭載しても良い。ただし、電源回路用のコンデンサＣＰＳは、電力を消費する回路の近くに配置することが好ましいので、チップ搭載領域ＤＢＡを含む中央領域ＣＴＲに搭載する方がより好ましい。
【０１４０】
本工程では、図８および図９に示すように、コンデンサＣＤＣの電極ＥＲ１は、半田材である接合材ＳＤを介して配線基板ＩＴＰの端子４ＰＤ１と接続される。また、コンデンサＣＤＣの電極ＥＲ２は、半田材である接合材ＳＤを介して配線基板ＩＴＰの端子４ＰＤ２と接続される。また、図１４および図１５に示すように、コンデンサＣＰＳの電極ＥＲ３は、半田材である接合材ＳＤを介して配線基板ＩＴＰの端子４ＰＤ３と接続される。また、コンデンサＣＰＳの電極ＥＲ４は、半田材である接合材ＳＤを介して配線基板ＩＴＰの端子４ＰＤ４と接続される。
【０１４１】
接合材ＳＤとして半田材を用いる場合には、コンデンサＣＤＣ、ＣＰＳを搭載する前に、各端子４ＰＤ１、４ＰＤ２、４ＰＤ３、４ＰＤ４のそれぞれの表面に、半田成分を含む半田材料を予め塗布し、コンデンサＣＤＣ、ＣＰＳを半田材料上に載せる。この状態で、半田材料の融点以上の温度まで加熱処理（リフロー処理）を施すことで、コンデンサＣＤＣ、ＣＰＳは端子４ＰＤ１、４ＰＤ２、４ＰＤ３、４ＰＤ４上に固定される。
【０１４２】
３．チップ搭載工程
次に、図１８に示す半導体チップ搭載工程では、図２３および図２４に示すように、配線基板ＩＴＰの上面２ｔのチップ搭載領域ＤＢＡに半導体チップＣＨＰ２を搭載する。図２３は、図２１に示す配線基板に半導体チップを搭載した状態を示す平面図である。また、図２４は図２３のＡ−Ａ線に沿った断面図である。
【０１４３】
本工程では、図２３および図２４に示すように、半導体チップＣＨＰ２を準備して（半導体チップ準備工程）、配線基板ＩＴＰのチップ搭載領域ＤＢＡ上に搭載する。図２３および図２４に示す例では、半導体チップＣＨＰ２の表面３ｔ（図２４参照）と配線基板ＩＴＰ上面２ｔが対向した状態で、所謂フェイスダウン実装方式（またはフリップチップ接続方式とも呼ぶ）により、実装する。
【０１４４】
また、本工程では、図２４に示すように半導体チップＣＨＰ２の表面３ｔ側に形成された複数のパッド３ＰＤと、配線基板ＩＴＰの複数のボンディングパッド２ＰＤとが、複数の突起電極３ＢＰを介してそれぞれ電気的に接続される。本実施の形態のように、複数のボンディングパッド２ＰＤを行列状に配置する場合、複数の突起電極３ＢＰとして半田材料を球形に成形した、半田バンプを用いる場合が多い。ただし、突起電極３ＢＰは半田バンプには限定されず、例えば、銅などの金属材料を柱状に成形した、ピラーバンプを用いても良い。
【０１４５】
また、本工程では、半導体チップＣＨＰ２と配線基板ＩＴＰの間に、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ２と配線基板ＩＴＰの電気的接続部分（複数の突起電極３ＢＰの接合部）を封止するように配置される。このように、複数の突起電極３ＢＰの接続部を封止するようにアンダフィル樹脂ＵＦを配置することで、半導体チップＣＨＰ２と配線基板ＩＴＰの電気的接続部分に生じる応力を緩和させることができる。
【０１４６】
このアンダフィル樹脂ＵＦの形成方法は、大きく分けて２種類の方法がある。第１の方法である先塗布方式では、半導体チップを搭載する前に、アンダフィル樹脂ＵＦをチップ搭載領域ＤＢＡ（図２３参照）上に配置しておく。次に、アンダフィル樹脂ＵＦの上から半導体チップＣＨＰ２を押し付けて、配線基板ＩＴＰと半導体チップＣＨＰ２を電気的に接続する。その後、アンダフィル樹脂ＵＦを硬化させて、図２４に示す構造体を得る。なお、半導体チップＣＨ２を搭載する前に樹脂材を配置する本方式の場合、上記のようなペースト状の樹脂材に限らず、フィルム状の樹脂材を用いることもできる。この場合は、「塗布」作業ではなく、「貼付」作業となる。
【０１４７】
また、第２の方法である後注入方式では、アンダフィル樹脂ＵＦを配置する前に、半導体チップＣＨＰ２と配線基板ＩＴＰを電気的に接続する。その後、半導体チップＣＨＰ２と配線基板ＩＴＰの間の隙間に液状の樹脂を注入し、硬化させることにより、図２４に示す構造体を得る。本工程では、上記した先塗布(あるいは先貼り)方式と後注入方式のいずれを用いても良い。
【０１４８】
４．放熱板搭載工程
次に、図１８に示す放熱板搭載工程では、図２５および図２６に示すように、半導体チップＣＨＰ２上に放熱板ＨＳを搭載し、半導体チップＣＨＰ２を放熱板ＨＳで覆う。図２５は、図２３に示す半導体チップを放熱板で覆った状態を示す平面図である。また、図２６は図２５のＡ−Ａ線に沿った断面図である。
【０１４９】
本工程では、図２５および図２６に示すように、放熱板ＨＳを準備して（半導体チップ準備工程）、配線基板ＩＴＰの中央領域ＣＴＲ（図２５参照）上に搭載する。これにより、図２６に示すように、半導体チップＣＨＰ２および電源回路用の複数のコンデンサＣＰＳは、放熱板ＨＳに覆われる。一方、ＤＣカット用の複数のコンデンサＣＤＣのそれぞれは、図２５に示すように放熱板ＨＳで覆われず、この放熱板ＨＳから露出する。
【０１５０】
放熱板ＨＳ取り付ける方法には種々の方法がある。例えば、図２６に示す例では、放熱板ＨＳの周縁部には支持枠ＳＦＲが取り付けられ、放熱板ＨＳは支持枠ＳＦＲを介して配線基板ＩＴＰに接着固定される。また、半導体チップＣＨＰ２の裏面３ｂには、接着材（放熱樹脂）ＢＤｈｓが塗布され、放熱板ＨＳは接着材ＢＤｈｓを介して半導体チップＣＨＰ２に接着固定される。
【０１５１】
上記とは別の方法として、支持枠ＳＦＲを配線基板ＩＴＰに接着固定しておき、固定された支持枠ＳＦＲ上に放熱板ＨＳを搭載しても良い。また、図２６に対する変形例としては、支持枠ＳＦＲを設けず、放熱板ＨＳを半導体チップＣＨＰ２に接着固定するのみの構成としても良い。
【０１５２】
なお、本実施の形態に対する変形例として、放熱板ＨＳを取り付けない場合には、本工程を省略することができる。
【０１５３】
５．ボールマウント工程
次に、図１８に示すボールマウント工程では、図４および図６に示すように、配線基板ＩＴＰの実装面である下面２ｂ側に、複数の半田ボールＳＢを取り付ける。本工程では、図４および図６に示す絶縁層ＳＲ２から露出するランド２ＬＤ上に半田ボールＳＢを配置して、リフロー処理（加熱して半田成分を溶融接合させた後、冷却する処理）を施すことにより半田ボールＳＢがランド２ＬＤに接合される。なお、図１に示す配線基板ＭＢ１と半導体装置ＰＫＧ２を電気的に接続する導電性材料として半田ボールＳＢを用いない場合、本工程は省略することもできる。あるいは、本工程において、半田ボールＳＢに代えて、ランド２ＬＤの露出面に、薄い半田膜などの金属膜を形成しても良い。
【０１５４】
６．電気的試験工程（ＤＣテスト工程）
次に、図１８に示す電気的試験工程では、半導体装置ＰＫＧ２に形成された回路の電気的な試験を行う。この電気的試験には、検査用に直流電流を流して検査を行う、ＤＣテストが含まれる。ＤＣテストには、例えば、回路の電気的な接続状態を確認する導通テストなどが含まれる。図２７は、図１８に示す電気的試験工程において、ＤＣカット用のコンデンサの電極を短絡させて検査を行う状態を模式的に示す拡大断面図である。
【０１５５】
ＤＣテストでは、上記したように、直流電流を流して検査を行うので、検査対象の回路に、ＤＣカット用のコンデンサＣＤＣが含まれている場合、検査用の電流がカットされてしまう。したがって、コンデンサＣＤＣが挿入された高速伝送経路のＤＣテストを行う際には、図２７に模式的に示すように、コンデンサＣＤＣの電極ＥＴ２と電極ＥＴ１とを短絡させた状態で、直流の検査信号ＳＧｉｎを入力する必要がある。コンデンサＣＤＣの電極ＥＴ２と電極ＥＴ１とを短絡させれば、高速伝送経路中にＤＣカット用のコンデンサＣＤＣが直列接続で挿入されていても、電極ＥＴ１側から検査信号ＳＧｏｕｔが出力され、回路全体のＤＣテストを行うことができる。
【０１５６】
ここで、図２７に示すように、コンデンサＣＤＣの電極ＥＴ２と電極ＥＴ１とを短絡させる場合、コンデンサＣＤＣの電極ＥＴ１および電極ＥＴ２の両方に容易に導電性部材を接触させることができる構造が要求される。そこで、本実施の形態では、ＤＣカット用のコンデンサＣＤＣは、図２５に示すように放熱板ＨＳに覆われない位置に配置される。この場合、コンデンサＣＤＣの電極ＥＴ１および電極ＥＴ２は露出しているので、コンデンサＣＤＣの電極ＥＴ２と電極ＥＴ１とを短絡させるための導電性部材を接触させることができる。
【０１５７】
コンデンサＣＤＣの電極ＥＴ２と電極ＥＴ１とを短絡させるための導電性部材には種々の態様がある。例えば、図２７に示す例では、樹脂フィルムの内部に導電性部材が埋め込まれた異方導電性フィルム（導電性部材）ＣＤＦをコンデンサＣＤＣの電極ＥＴ１および電極ＥＴ２の両方を覆うように押し付ける。この状態で、実装面側の半田ボールＳＢ（図６参照）側から、検査信号ＳＧｉｎを入力すれば、異方導電性フィルムＣＤＦを通過した検査信号ＳＧｏｕｔが、別の半田ボールＳＢから出力される。この場合、複数のコンデンサＣＤＣのそれぞれを一括して短絡させることができるので、ＤＣテストを効率的に行うことができる。
【０１５８】
また、図２７に対する変形例として、電極ＥＲ１および電極ＥＲ２のそれぞれに、検査用の接触端子（プローブ端子）を接触させて短絡させることもできる。
【０１５９】
＜半導体装置の実装方法＞
次に、図１を用いて、マザーボードである配線基板ＭＢ１上に半導体装置ＰＫＧ１および半導体装置ＰＫＧ２を搭載して、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とを電気的に接続する方法について説明する。
【０１６０】
図１に示すように、配線基板ＭＢ１の上面（搭載面）ＭＢｔには、半導体装置ＰＫＧ１を接続するための複数の端子ＴＭ１と、半導体装置ＰＫＧ２を接続するための複数の端子ＴＭ２とが、形成されている。半導体装置ＰＫＧ１は、外部端子である複数の半田ボールＳＢを備える。本実施の形態の半導体装置の実装方法では、半導体装置ＰＫＧ１の複数の半田ボールＳＢを、配線基板ＭＢ１の複数の端子ＴＭ１にそれぞれ接合することで、半導体装置ＰＫＧ１と配線基板ＭＢ１とを電気的に接続する。また、本実施の形態の半導体装置の実装方法では、半導体装置ＰＫＧ２の複数の半田ボールＳＢを、配線基板ＭＢ１の複数の端子ＴＭ２にそれぞれ接合することで、半導体装置ＰＫＧ２と配線基板ＭＢ１とを電気的に接続する。
【０１６１】
上記のように、半導体装置ＰＫＧ１および半導体装置ＰＫＧ２を配線基板ＭＢ１と電気的に接続することで、配線基板ＭＢ１の高速伝送経路ＳＧＰ２を介して、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続される。この時、本実施の形態では、半導体装置ＰＫＧ２にＤＣカット用のコンデンサＣＤＣが搭載されているので、配線基板ＭＢ１には、コンデンサＣＤＣは搭載されない。この結果、配線基板ＭＢ１のサイズを低減することができるので、電子装置ＥＤＶ１を小型化することができる。また、マザーボードである配線基板ＭＢ１上にＤＣカット用のコンデンサＣＤＣを搭載する必要がなくなるため、配線基板ＭＢ１上における部品搭載エリアを削減することができ、配線基板ＭＢ１の配線設計自由度を向上することができる。この結果、信号品質や電源品質を向上することができる。
【０１６２】
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６３】
＜変形例１＞
例えば、上記実施の形態では、半導体チップＣＨＰ２が配線基板ＩＴＰ上に、フェイスダウン実装方式で搭載される実施例を取り上げて説明した。しかし、変形例として、図２９に示すように、半導体チップＣＨＰ３の裏面３ｂを配線基板ＩＴＰの上面２ｔと対向させた状態で搭載する、所謂フェイスアップ実装方式で半導体チップＣＨＰ３を搭載しても良い。図２８は、図３に対する変形例を示す平面図である。また、図２９は、図２８のＡ−Ａ線に沿った断面図である。
【０１６４】
図２９に示す半導体チップＣＨＰ３は、半導体チップＣＨＰ３の電極端子である複数のパッド３ＰＤが表面３ｔの周縁部に集約して配置されている点で図６に示す半導体チップＣＨＰ２と相違する。また、半導体チップＣＨＰ３は、図６に示す複数の突起電極３ＢＰに代えて、導電性部材である複数のワイヤ３ＢＷを介して配線基板ＩＴＰと電気的に接続されている点で、図６に示す半導体チップＣＨＰ２と相違する。また、半導体チップＣＨＰ３は、フェイスアップ実装方式で配線基板ＩＴＰ上に搭載されている点で図６に示す半導体チップＣＨＰ２と相違する。上記した相違点を除き、半導体チップＣＨＰ３は、図６に示す半導体チップＣＨＰ２と同じである。
【０１６５】
また、半導体チップＣＨＰ３をフェイスアップ実装方式で配線基板ＩＴＰに搭載する場合、図１８に示す半導体チップ搭載工程の後、かつ、ボールマウント工程の前に、複数のワイヤ３ＢＷを介して半導体チップＣＨＰ３と、配線基板ＩＴＰの複数のボンディングパッド（ボンディングリード、半導体チップ接続用端子）２ＰＤとを電気的に接続する、ワイヤボンディング工程が実施される。また、半導体チップＣＨＰ３をフェイスアップ実装方式で配線基板ＩＴＰに搭載する場合、上記ワイヤボンディング工程の後、かつ、ボールマウント工程の前に、半導体チップＣＨＰ３、複数のワイヤ３ＢＷ、および複数のコンデンサＣＰＳを樹脂で封止して封止体ＭＲを形成する、封止工程が含まれる。
【０１６６】
また、図２９に示す例では、半導体チップＣＨＰ３、複数のワイヤ３ＢＷ、および複数のコンデンサＣＰＳが、樹脂からなる封止体（樹脂体）ＭＲにより封止されている点で、図６に示す例とは異なる。ただし、半導体チップおよび複数のコンデンサＣＰＳが何らかの部材（封止体ＭＲまたは図６に示す放熱板ＨＳ）により覆われている点は、図６と図２８に共通する。また、図２８においても、複数のＤＣカット用のコンデンサＣＤＣのそれぞれは、半導体チップＣＨＰ３（図２９参照）を覆う部材（封止体ＭＲ）から露出している。これにより、上記実施の形態で説明したように、電気的試験工程において、高速伝送経路中にＤＣカット用のコンデンサＣＤＣが直列接続で挿入されていても、ＤＣテストを行うことができる。
【０１６７】
図２８および図２９に示す変形例は、上記した相違点を除き、上記実施の形態で説明した実施態様と同様である。したがって、重複する説明は省略する。また、上記した相違点以外の部分については、上記実施の形態で説明した半導体チップＣＨＰ２と記載されている部分は、半導体チップＣＨＰ３に置き換えることができる。
【０１６８】
＜変形例２＞
また上記実施の形態で説明した例では、図１１に示すように、配線層ＷＬ２の導体プレーン２ＰＬは、ＤＣカット用のコンデンサを接続するための端子４ＰＤ１および端子４ＰＤ２と重なる領域の全体が開口されるように開口部ＰＬｋ２が形成される。しかし、端子４ＰＤ１および端子４ＰＤ２と重なる領域に開口部ＰＬｋ２が形成されていれば、端子４ＰＤ１または端子４ＰＤ２と重なる領域の一部に導体パターンが形成されていても、寄生容量を低減することができる。図３０〜図３３のそれぞれは、図１１に示す第２層目の配線層に対する変形例を示す拡大平面図である。
【０１６９】
図３０に示す変形例では、導体プレーン２ＰＬに形成された開口部ＰＬｋ２内に、複数の導体パターン２ＳＴが形成されている。複数の導体パターン２ＳＴは、導体プレーン２ＰＬや配線２ｄと同じ金属材料から成る。
【０１７０】
また、複数の導体パターン２ＳＴは、端子４ＰＤ１または端子４ＰＤ２を露出させるため、絶縁層ＳＲ１（図８参照）に形成された開口部ＳＲｋと重なる位置に形成される。詳しくは、開口部ＳＲｋは平面視において四角形を成し、導体パターン２ＳＴは、四角形の開口部ＳＲｋの各角部（各辺の交点）と重なる位置に形成されている。図１１に示すように、端子４ＰＤ１や端子４ＰＤ２の面積よりも大きい開口部ＰＬｋ２を形成する場合、下地の絶縁層２ｅ３が露出する部分は、絶縁層２ｅ３が導体プレーン２ＰＬに覆われている部分と比較して、構造的な強度が低い。端子４ＰＤ１または端子４ＰＤ２と重なる領域のうちの一部に、複数の導体パターン２ＳＴを形成することにより、開口部ＰＬｋ２内の強度を向上させることができる。
【０１７１】
特に、図８や図９に示すように、コンデンサＣＤＣを搭載した時に、接合材ＳＤの周縁部は、開口部ＳＲｋの周縁部と重なる。このため、上記実施の形態で説明した電気的試験工程において、図２７に示すコンデンサＣＤＣの電極ＥＲ１と電極ＥＲ２とを短絡させる際に、異方導電性フィルムＣＤＦなどでコンデンサＣＤＣを押圧すると、押圧時の圧力に起因して発生する応力が、開口部ＳＲｋの各角部と厚さ方向に重なる位置に集中し易い。あるいは、コンデンサＣＤＣを搭載した後の温度サイクル負荷により、発生した応力は、開口部ＳＲｋの各角部と厚さ方向に重なる位置に他の位置よりも集中し易い。
【０１７２】
そこで、図３０に示すように、開口部ＳＲｋの各角部と厚さ方向に重なる位置に、それぞれ導体パターン２ＳＴを配置することで、配線層ＷＬ２において、応力集中による絶縁層などの破壊を抑制することができる。
【０１７３】
また、図３１に示す別の変形例のように、導体パターン２ＳＴを開口部ＳＲｋの短辺に沿って（言い換えれば、図８に示すコンデンサＣＤＣの長辺方向に沿って）延在させても良い。この場合、図３０に示す変形例と比較して導体パターン２ＳＴの面積が増えるので、補強部材としての効果が大きくなる。ただし、導体パターン２ＳＴの面積が大きくなりすぎると、寄生容量が増大するので、端子４ＰＤ１と厚さ方向に重なる位置に形成された複数の導体パターン２ＳＴの面積の合計は、端子４ＰＤ１の面積に対して１０％未満であることが好ましい。また、端子４ＰＤ２と厚さ方向に重なる位置に形成された複数の導体パターン２ＳＴの面積の合計は、端子４ＰＤ２の面積に対して１０％未満であることが好ましい。
【０１７４】
また、図３１に対する更なる変形例として、図３２に示す別の変形例のように、開口部ＳＲｋの長辺に沿って導体パターン２ＳＴを延ばし、開口部ＳＲｋの短辺に沿っては延ばさない方法もある。この場合でも導体パターン２ＳＴがアンテナとして機能することは抑制できる。ただし、図３１の変形例と図３２の変形例とでは、開口部ＰＬｋ２内の強度を向上させる効果は、図３２に示す例の方が大きいが、寄生容量の値は、図３１に示す変形例の方が小さい。したがって、要求される補強の程度の範囲内で、導体パターン２ＳＴの面積の合計が小さくなるように導体パターン２ＳＴの延在方向を決定することが好ましい。
【０１７５】
また、導体パターン２ＳＴが高速伝送経路のノイズ源になることを抑制する観点からは、図３３に示す別の変形例のように導体パターン２ＳＴのそれぞれを、基準電位が供給される導体プレーン２ＰＬまたは導体パターン２ＭＰと連結することが好ましい。この場合、導体パターン２ＳＴの電位が安定するので、導体パターン２ＳＴに起因するノイズが発生し難い。
【０１７６】
さらに、より開口部ＰＬｋ２内の強度を向上させたい場合は、図３４に示すように、導体パターン２ＳＴを開口部ＳＲｋの周縁部に沿って環状に形成すればよい。しかしながら、この場合、環状の導体パターンがアンテナとして機能し、高速伝送経路の伝送特性に影響を及ぼす場合がある。そこで、本変形例においても、図３３のように、導体パターン２ＳＴのそれぞれを、基準電位が供給される導体プレーン２ＰＬまたは導体パターン２ＭＰと連結することが好ましい。
【０１７７】
＜変形例３＞
また上記実施の形態で説明した例では、ＤＣカット用のコンデンサおよび電源回路用のコンデンサとして同じコンデンサを用いる実施態様について説明した。しかし、ＤＣカット用のコンデンサと電源回路用のコンデンサが異なるコンデンサであっても良い。例えば、図３５に示す変形例では、コンデンサＣＰＳは、コンデンサＣＰＳの長辺方向に電極ＥＲ３および電極ＥＲ４のそれぞれが延在する。言い換えれば図３５に示す変形例のコンデンサＣＰＳは、コンデンサＣＰＳの短辺方向に沿って、電極ＥＲ３および電極ＥＲ４が対向配置される。
【０１７８】
電源減回路用のコンデンサＣＰＳが有する電極ＥＲ３、ＥＲ４のそれぞれが長辺方向に延びる場合、電極ＥＲ３と電極ＥＲ４の面積を大きくすることができる。この結果、コンデンサＣＰＳが接続される電源回路を低インダクタンス化することができる。
【０１７９】
また、図３５に示す変形例では、電源電位用の導体プレーン２ＰＬＤの一部およびグランド電位用の導体プレーン２ＰＬＧの一部を、それぞれ櫛歯状に形成し、櫛歯状に形成された部分を、端子ＥＲ３または端子ＥＲ４として利用している。
【０１８０】
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【符号の説明】
【０１８１】
２ｂ  下面（面、主面、実装面）
２Ｃｂ  下面
２ＣＲ  絶縁層（コア材、コア絶縁層）
２Ｃｔ  上面
２ｄ  配線
２ｅ、２ｅ２、２ｅ３、２ｅ４  絶縁層
２ＬＤ、ＬＤＬ、ＬＤＨ、ＬＶｄ、ＬＶｓ  ランド（端子、外部入出力端子、ボールランド）
２ＭＰ、２ＳＴ  導体パターン
２ＰＤ  ボンディングパッド（ボンディングリード、半導体チップ接続用端子）
２ＰＬ  導体プレーン（導体パターン、ベタパターン）
２ＰＬＤ  導体プレーン（電源プレーン、電源電位用導体パターン、ベタパターン）
２ＰＬＧ  導体プレーン（グランドプレーン、基準電位用導体パターン、ベタパターン）
２ｓ  側面（辺）
２ｔ  上面（面、主面、チップ搭載面）
２ＴＷ  スルーホール配線（層間導電路、コア絶縁層用層間導電路）
２Ｖ  ビア（層間導電路）
３ｂ  裏面（主面、下面）
３ＢＰ  突起電極（バンプ電極、柱状電極、導電性部材）
３ＢＷ  ワイヤ（導電性部材）
３ＰＤ  パッド（電極パッド、電極端子、ボンディングパッド）
３ｓ  側面（辺）
３ｔ  表面（主面、上面）
４ＢＤ  本体部
４ｌｓ  長辺（長側面）
４ＰＤ１、４ＰＤ２、４ＰＤ３、４ＰＤ４  端子（端子パッド、導体パターン）
４ｓｓ  沿って延びる二つの短辺（短側面）
ＨＳ  放熱板（ヒートスプレッダ、放熱部材）
ＢＤｈｓ  接着材（放熱樹脂）
ＣＤＣ  コンデンサ（ＤＣ回路用コンデンサ、チップコンデンサ）
ＣＤＦ  異方導電性フィルム（導電性部材）
ＣＨＰ１、ＣＨＰ２、ＣＨＰ３  半導体チップ
ＣＰＳ  コンデンサ（電源回路用コンデンサ、バイパスコンデンサ、デカップリングコンデンサ、バッテリ用コンデンサ、チップコンデンサ）
ＣＴＲ  中央領域（領域）
ＤＢＡ  チップ搭載領域（領域）
ＤＬ  延在方向（長手方向）
ＤＳｐ、ＤＳｎ  差動信号伝送経路
ＤＷ  幅方向
ＥＤＶ１  電子装置（電子機器）
ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４  電極（コンデンサ電極）
ＨＳ  放熱板（部材、ヒートスプレッダ、放熱部材）
ＩＴＰ  配線基板（インターポーザ）
ＭＢ１  配線基板（マザーボード、実装基板）
ＭＢｔ  上面（搭載面）
ＭＲ  封止体（樹脂体）
ＰＫＧ１、ＰＫＧ２  半導体装置
ＰＬｋ１、ＰＬｋ２、ＰＬｋ３、ＰＬｋ４  開口部
ＰＲＰ  周縁領域（領域）
Ｒｘ、ＲｘＬ、Ｒｘｎ、Ｒｘｐ、Ｔｘ、ＴｘＬ、Ｔｘｎ、Ｔｘｐ、Ｖｄ、Ｖｓ  電極（電極パッド）
ＳＢ  半田ボール（半田材、外部端子、電極、外部電極）
ＳＤ  接合材（半田材、導電性部材）
ＳＦＲ  支持枠（スティフナリング）
ＳＧｉｎ、ＳＧｏｕｔ  検査信号
ＳＧＰ  信号伝送経路
ＳＧＰ１  低速伝送経路
ＳＧＰ２  高速伝送経路
ＳＲ１、ＳＲ２  絶縁層（ソルダレジスト膜）
ＳＲｋ  開口部（端子露出用開口部）
ＴＨＬ  スルーホールランド
ＴＭ１、ＴＭ２  端子
ＵＦ  アンダフィル樹脂（絶縁性樹脂）
ＶＤＤ  電源電位（電位）
ＶＤＰ  電源電位供給経路
ＶＳＰ  基準電位供給経路
ＶＳＳ  基準電位（電位）
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８  配線層
【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２７】
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【図３５】
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【図１】
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【図６】
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【図１１】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】平成27年8月7日(2015.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の配線層を有する配線基板と、
複数の電極パッドを有し、前記配線基板に搭載された半導体チップと、
第１電極および第２電極を有し、前記配線基板に搭載された第１コンデンサと、
を含み、
前記複数の配線層は、
前記第１コンデンサの前記第１電極と電気的に接続される第１端子パッドと、前記第１コンデンサの前記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層と、
前記第１配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第１導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第１開口部を有する、半導体装置。
【請求項２】
請求項１において、
前記第１コンデンサは、前記半導体チップに形成された第１回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入される、半導体装置。
【請求項３】
請求項１において、
前記半導体チップの前記複数の電極パッドは、第１の伝送速度で伝送される第１信号用の第１電極パッドと、前記第１の伝送速度よりも速い第２伝送速度で伝送される第２信号用の第２電極パッドと、を有し、
前記配線基板は、前記半導体チップの前記第１電極パッドと電気的に接続される第１ランド、および前記半導体チップの前記第２電極パッドと電気的に接続される第２ランドを有し、
前記半導体チップの前記第２電極パッドは、前記第１コンデンサを介して前記配線基板の前記第２ランドと電気的に接続される、半導体装置。
【請求項４】
請求項１において、
前記配線基板には、第３電極および第４電極を有する第２コンデンサが搭載され、
前記複数の配線層は、
前記第２コンデンサの前記第３電極と電気的に接続され、かつ、第１の電位が供給される第３端子パッドと、前記第２コンデンサの前記第４電極と電気的に接続され、かつ、前記第１の電位とは異なる第２の電位が供給される第４端子パッドと、を有する前記第１配線層と、
前記第１の電位が供給される前記第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第３端子パッドと重なる領域には、前記第１導体パターンが配置される、半導体装置。
【請求項５】
請求項４において、
前記第２コンデンサは、前記半導体チップが有する電源回路と電気的に接続され、
平面視において、前記半導体チップおよび前記第２コンデンサは、第１部材に覆われ、
前記第１コンデンサは、前記第１部材から露出する、半導体装置。
【請求項６】
請求項１において、
前記配線基板は、前記第２配線層よりもさらに内側に配置される絶縁層、前記絶縁層を貫通するスルーホール配線、および前記スルーホール配線と接続されるスルーホールランドを有するコア絶縁層を有し、
前記スルーホールランドは、第１配線層の前記第１端子パッドまたは前記第２端子パッドと電気的に接続され、
平面視において、前記スルーホールランドは、前記第１端子パッドおよび前記第２端子パッドのうちの一方または両方に重なる位置に形成される、半導体装置。
【請求項７】
請求項１において、
前記配線基板は、前記第２配線層よりもさらに内側に配置される絶縁層、前記絶縁層を貫通するスルーホール配線、および前記スルーホール配線と接続されるスルーホールランドを有するコア絶縁層を有し、
前記スルーホールランドは、第１配線層の前記第１端子パッドまたは前記第２端子パッドと電気的に接続され、
平面視において、前記スルーホールランドは、前記第１端子パッドおよび前記第２端子パッドの間に形成される、半導体装置。
【請求項８】
請求項１において、
前記第１導体パターンの前記第１開口部内には、第２導体パターンが形成される、半導体装置。
【請求項９】
請求項８において、
前記第１配線層は、第１絶縁層に覆われ、前記第１端子パッドおよび前記第２端子パッドは、前記第１絶縁層に形成された複数の端子露出用開口部において、前記第１絶縁層からそれぞれ露出し、
前記複数の端子露出用開口部は、平面視において四角形を成し、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の角部と重なる位置に配置される、半導体装置。
【請求項１０】
請求項９において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の短辺に沿って延びる、半導体装置。
【請求項１１】
請求項９において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンのそれぞれは、第１の電位が供給される前記第１導体パターンに連結される、半導体装置。
【請求項１２】
請求項１において、
前記半導体チップは、表面、前記表面側に形成された前記複数の電極パッド、および前記表面とは反対側の裏面、を有し、
前記半導体チップは、前記表面が前記配線基板と対向するように、前記配線基板に搭載され、
前記半導体チップの前記裏面は、放熱部材に覆われ、
平面視において、前記第１コンデンサは前記放熱部材から露出する、半導体装置。
【請求項１３】
請求項１において、
前記半導体チップは、表面、前記表面側に形成された前記複数の電極パッド、および前記表面とは反対側の裏面、を有し、
前記半導体チップは、前記裏面が前記配線基板と対向するように、前記配線基板に搭載され、
前記半導体チップの前記複数の電極パッドは、複数のワイヤを介して前記配線基板と電気的に接続され、
前記半導体チップおよび前記複数のワイヤは樹脂により封止され、
前記第１コンデンサは前記樹脂から露出する、半導体装置。
【請求項１４】
請求項１において、
前記複数の配線層は、
前記第２配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第２導体パターンを有する第３配線層と、
をさらに備え、
前記第３配線層において、前記第２導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第２開口部を有する、半導体装置。
【請求項１５】
配線基板と、
複数の電極パッドを有し、前記配線基板に搭載された半導体チップと、
第１電極および第２電極を有し、前記配線基板に搭載された第１コンデンサと、
前記半導体チップを覆い、かつ、前記第１コンデンサを覆わない第１部材と、
を含む、
半導体装置。
【請求項１６】
以下の工程を含む、半導体装置の製造方法：
（ａ）第１面を有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、複数の電極パッドを有する半導体チップと、第１電極および第２電極を有する第１コンデンサを、前記配線基板の前記第１面上に搭載する工程；
（ｃ）前記（ｂ）工程の後、前記第１コンデンサが露出するように、前記半導体チップを第１部材で覆う工程；
（ｄ）前記（ｃ）工程の後、前記第１部材で覆われない前記第１コンデンサの前記第１電極と前記第２電極とを短絡させた状態で、前記第１コンデンサが接続される回路の電気的試験を行う工程。
【請求項１７】
請求項１６において、
前記第１コンデンサは、前記半導体チップに形成された第１回路に対し、電気信号を入力または出力する信号伝送経路に直列接続で挿入される、半導体装置の製造方法。
【請求項１８】
請求項１７において、
前記（ｄ）工程では、前記第１コンデンサの前記第１電極および前記第２電極の両方に導電性部材を押し当てることで短絡させ、
前記配線基板が有する複数の配線層は、
前記第１コンデンサの前記第１電極と電気的に接続される第１端子パッドと、前記第１コンデンサの前記第２電極と電気的に接続される第２端子パッドと、を有する第１配線層と、
前記第１配線層よりも前記配線基板の一層分内側に位置し、前記第１端子パッドおよび前記第２端子パッドよりも面積が大きい第１導体パターンを有する第２配線層と、
を備え、
前記第２配線層において、前記第１導体パターンは、前記第１端子パッドおよび前記第２端子パッドのそれぞれと重なる領域に形成された第１開口部を有し、
前記第１配線層の前記第１開口部内には、複数の第２導体パターンが形成され、
前記第１配線層は、第１絶縁層に覆われ、前記第１端子パッドおよび前記第２端子パッドは、前記第１絶縁層に形成された複数の端子露出用開口部において、前記第１絶縁層からそれぞれ露出し、
前記複数の端子露出用開口部は、平面視において四角形を成し、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の角部と重なる位置に配置される半導体装置の製造方法。
【請求項１９】
請求項１８において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンは、前記端子露出用開口部の短辺に沿って延びる、半導体装置の製造方法。
【請求項２０】
請求項１８において、
前記第１配線層の前記第１開口部内に形成される前記複数の第２導体パターンのそれぞれは、第１の電位が供給される前記第１導体パターンに連結される、半導体装置の製造方法。
【国際調査報告】
2015162768.tif 000038
2015162768.tif 000039
2015162768.tif 000040
2015162768.tif 000041