(57)【要約】  演算増幅回路（２００−１）の出力増幅段（２０２−１）では、第１のｎＭＯＳＦＥＴ（１０９）の第１のｐウェル（ＰＷ１）と、第２のｎＭＯＳＦＥＴ（１１０）の第２のｐウェル（ＰＷ２）とは、第４のノード（Ｎ（４））に接続される。また、第１のｐＭＯＳＦＥＴ（１０７）の第１のｎウェル（ＮＷ１）と、第２のｐＭＯＳＦＥＴ（１０８）の第２のｎウェル（ＮＷ２）とは、第５のノード（Ｎ（５））に接続される。第４のノード（Ｎ（４））と、第５のノード（Ｎ（５））とのうち少なくとも一方は、出力端子ＶＯＵＴに接続される。
2016051473.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧を出力する差動増幅段の前記第１の電圧を増幅し、出力端子から増幅された電圧を出力する出力増幅段を備えた演算増幅回路において、
前記出力増幅段は、
第１のｐウェルが形成され、短絡されたゲートとドレインとが第１のノードに接続され、ソースが第２のノードに接続された第１のｎＭＯＳＦＥＴと、
第２のｐウェルが形成され、ゲートが前記第１のノードに接続され、ドレインが第１の基準端子に接続され、ソースが前記出力端子に接続された第２のｎＭＯＳＦＥＴと、
第１のｎウェルが形成され、短絡されたゲートとドレインとが第３のノードに接続され、ソースが前記第２のノードに接続された第１のｐＭＯＳＦＥＴと、
第２のｎウェルが形成され、ゲートが前記第３のノードに接続され、ドレインが第２の基準端子に接続され、ソースが前記出力端子に接続された第２のｐＭＯＳＦＥＴと
を備え、
前記第１のｐウェルと前記第２のｐウェルとは、
第４のノードに接続され、
前記第１のｎウェルと前記第２のｎウェルとは、
第５のノードに接続され、
前記第４のノードと前記第５のノードとのうち少なくとも一方は、
前記出力端子に接続された演算増幅回路。
【請求項２】
前記出力増幅段は、さらに、
ゲートが第６のノードに接続され、ドレインが前記第１のノードに接続され、ソースが前記第１の基準端子に接続された第３のｐＭＯＳＦＥＴと、
ゲートが第７のノードに接続され、ドレインが前記第３のノードに接続され、ソースが前記第２の基準端子に接続された第３のｎＭＯＳＦＥＴと
を備え、
前記第６のノードと、前記第７のノードとの一方は、
前記第１の電圧が供給され、
前記第６のノードと、前記第７のノードとの他方は、
バイアス電圧が供給される請求項１に記載の演算増幅回路。
【請求項３】
前記第１のｎウェルと前記第２のｎウェルとは、
互いに分離され、配線層によって前記第５のノードに接続された請求項１または２に記載の演算増幅回路。
【請求項４】
前記第１のｎウェルと前記第２のｎウェルとは、
単一のｎウェルによって単一の領域として形成され、配線層によって前記第５のノードに接続された請求項１または２に記載の演算増幅回路。
【請求項５】
前記第１のｐウェルと前記第２のｐウェルとは、
第３のｎウェルにより互いに分離され、配線層によって前記第４のノードに接続された請求項１〜４のいずれか一項に記載の演算増幅回路。
【請求項６】
前記第１のｐウェルと前記第２のｐウェルとは、
単一のｐウェルによって単一の領域として形成され、配線層によって前記第４のノードに接続された請求項１〜４のいずれか一項に記載の演算増幅回路。
【請求項７】
前記差動増幅段は、
２つのｎＭＯＳＦＥＴを有する差動対を備えた請求項１〜６のいずれか一項に記載の演算増幅回路。
【請求項８】
前記差動増幅段は、
２つのｐＭＯＳＦＥＴを有する差動対を備えた請求項１〜６のいずれか一項に記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅回路に関し、特にＡＢ級プッシュプル型ソースフォロワ回路を出力増幅段として有する演算増幅回路に関する。
【背景技術】
【０００２】
演算増幅回路の、バイアス状態における消費電流を抑制し、かつ負荷を駆動する際の最大出力電流を大きくすることを可能にする技術として、演算増幅回路の出力増幅段をＡＢ級動作させる技術が実用に供されてきた（例えば非特許文献１）。ＡＢ級出力を有する演算増幅回路として、プッシュプル型ソースフォロワ回路を用いる演算増幅回路がある。従来のプッシュプル型ソースフォロワ回路を用いる演算増幅回路は、出力電圧の範囲が狭くなるという課題や、周波数特性の劣化があるという課題があった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】“ＣＭＯＳ  Ａｎａｌｏｇ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ  Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ”，ｐ．２２４，Ｐ．Ｅ．Ａｌｌｅｎ，Ｄ．Ｒ．Ｈｏｌｂｅｒｇ，Ｏｘｆｏｒｄ
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、周波数特性の劣化を抑制し、また、出力電圧の範囲が狭くなることを抑制する演算増幅回路の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明の演算増幅回路は、第１の電圧を出力する差動増幅段の前記第１の電圧を増幅し、出力端子から増幅された電圧を出力する出力増幅段を備える。
ここで、前記出力増幅段は、
第１のｐウェルが形成され、短絡されたゲートとドレインとが第１のノードに接続され、ソースが第２のノードに接続された第１のｎＭＯＳＦＥＴと、
第２のｐウェルが形成され、ゲートが前記第１のノードに接続され、ドレインが第１の基準端子に接続され、ソースが前記出力端子に接続された第２のｎＭＯＳＦＥＴと、
第１のｎウェルが形成され、短絡されたゲートとドレインとが第３のノードに接続され、ソースが前記第２のノードに接続された第１のｐＭＯＳＦＥＴと、
第２のｎウェルが形成され、ゲートが前記第３のノードに接続され、ドレインが第２の基準端子に接続され、ソースが前記出力端子に接続された第２のｐＭＯＳＦＥＴと
を備える。
前記第１のｐウェルと前記第２のｐウェルとは、
第４のノードに接続され、
前記第１のｎウェルと前記第２のｎウェルとは、
第５のノードに接続され、
前記第４のノードと前記第５のノードとのうち少なくとも一方は、
前記出力端子に接続される。
【発明の効果】
【０００６】
本発明により、周波数特性の劣化を抑制し、出力電圧の範囲の狭小化を抑制する演算増幅回路を提供できる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態１の図で、演算増幅回路２００の回路図。
【図２】実施の形態１の図で、演算増幅回路２１０の回路図。
【図３】実施の形態１の図で、演算増幅回路２００−１の回路図。
【図４】実施の形態１の図で、出力増幅段２０２−１の構成を含む基本的な回路図。
【図５】実施の形態１の図で、演算増幅回路２００−１の第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８のレイアウト形状の例を示す図。
【図６】実施の形態１の図で、演算増幅回路２００−１の第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８のレイアウト形状の別の例を示す図。
【図７】実施の形態１の図で、演算増幅回路２００−１の第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のレイアウト形状の例を示す図。
【図８】実施の形態１の図で、演算増幅回路２００−１の第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のレイアウト形状の別の例を示す図。
【図９】実施の形態１の図で、演算増幅回路２００−２の回路図。
【発明を実施するための形態】
【０００８】
実施の形態１．
以下では演算増幅回路２００，演算増幅回路２００−１を説明する。以下の説明では電圧を電圧＜ＶＯＵＴ＞のように表記し、端子を端子ＶＯＵＴのように表記する。電圧＜ＶＯＵＴ＞は端子ＶＯＵＴの電圧を意味する。また、端子の電圧は、端子の電位と同じ意味である。
【０００９】
＊＊＊演算増幅回路２００の構成の説明＊＊＊
図１は、実施の形態１の演算増幅回路２００−１の前提となる、プッシュプル型ソースフォロワ回路を有する演算増幅回路２００の回路構成を示す。プッシュプル型ソースフォロワ回路は図１の出力増幅段２０２の範囲２０２Ａが対応する。演算増幅回路２００は、非反転入力端子である差動入力端子ＶＩＰ及び反転入力端子である差動入力端子ＶＩＭ、バイアス入力端子ＶＢＩＡＳ、出力端子ＶＯＵＴを有する。演算増幅回路２００は、差動増幅段２０１と、出力増幅段２０２とを備える。差動増幅段２０１は、差動入力端子ＶＩＰと差動入力端子ＶＩＭとの電位差を増幅し、第１の電圧＜ＶＡ＞を出力する。出力増幅段２０２は、差動増幅段２０１の出力する第１の電圧＜ＶＡ＞を増幅し、増幅した電圧を、出力端子ＶＯＵＴから第２の電圧である出力電圧＜ＶＯＵＴ＞として出力する。
【００１０】
差動増幅段２０１は、ｎＭＯＳＦＥＴ１００、差動対２１１、能動負荷２２１を備える。ｎＭＯＳＦＥＴ１００は、バイアス入力端子ＶＢＩＡＳから入力されるバイアス電圧をゲートに受けてバイアス電流を生成する。差動対２１１は、ｎＭＯＳＦＥＴ１０１とｎＭＯＳＦＥＴ１０２とを備える。能動負荷２２１は、ｐＭＯＳＦＥＴ１０３とｐＭＯＳＦＥＴ１０４とを備える。
【００１１】
（１）出力増幅段２０２は、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第３のｎＭＯＳＦＥＴ１０５、第３のｐＭＯＳＦＥＴ１０６を備えている。
（２）第２のｎＭＯＳＦＥＴ１１０及び第２のｐＭＯＳＦＥＴ１０８は、ソースが出力端子ＶＯＵＴに接続されている。
（３）第１のｎＭＯＳＦＥＴ１０９は、第２のｎＭＯＳＦＥＴ１１０のレプリカである。
（４）第１のｐＭＯＳＦＥＴ１０７は、第２のｐＭＯＳＦＥＴ１０８のレプリカである。
（５）第３のｐＭＯＳＦＥＴ１０６は、差動増幅段２０１が出力する第１の電圧＜ＶＡ＞をゲートに受けて増幅する。
（６）第３のｎＭＯＳＦＥＴ１０５は、バイアス入力端子ＶＢＩＡＳから入力されるバイアス電圧をゲートに受けてバイアス電流を生成する。
【００１２】
（１）出力増幅段２０２において、第１のｎＭＯＳＦＥＴ１０９のゲート端子ＶＧＮは、第１のｎＭＯＳＦＥＴ１０９のドレイン及び第３のｐＭＯＳＦＥＴ１０６のドレインと接続される。
（２）第１のｐＭＯＳＦＥＴ１０７のゲート端子ＶＧＰは、第１のｐＭＯＳＦＥＴ１０７のドレイン及び第３のｎＭＯＳＦＥＴ１０５のドレインと接続される。
（３）第１のｎＭＯＳＦＥＴ１０９及び第１のｐＭＯＳＦＥＴ１０７のソースは、互いに接続される。
（４）第２のｎＭＯＳＦＥＴ１１０及び第２のｐＭＯＳＦＥＴ１０８は、ソースが出力端子ＶＯＵＴに接続され、ゲートがゲート端子ＶＧＮ及びゲート端子ＶＧＰに接続され、ドレインが、それぞれ電源端子ＶＤＤ及び接地端子ＶＳＳに接続される。
（５）また、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のウェル電位は、接地端子ＶＳＳから供給される。
（６）第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８のウェル電位は、電源端子ＶＤＤから供給される。
【００１３】
図１において、第１のｎＭＯＳＦＥＴ１０９及び第１のｐＭＯＳＦＥＴ１０７は、ゲート端子ＶＧＮとゲート端子ＶＧＰとの間に、第３のｎＭＯＳＦＥＴ１０５から供給されるバイアス電流に応じた以下の式（１）の電位差＜ＶＧ＞を発生させて、第２のｎＭＯＳＦＥＴ１１０及び第２のｐＭＯＳＦＥＴ１０８をバイアスする。
＜ＶＧ＞＝＜ＶＧＮ＞−＜ＶＧＰ＞              式（１）
すなわち、第１のｎＭＯＳＦＥＴ１０９及び第１のｐＭＯＳＦＥＴ１０７は、第２のｎＭＯＳＦＥＴ１１０及び第２のｐＭＯＳＦＥＴ１０８のレプリカとして機能することで、ＡＢ級動作を実現する。ここで、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のゲート幅をそれぞれＷ１０７、Ｗ１０８、Ｗ１０９、Ｗ１１０とし、ゲート長をそれぞれＬ１０７、Ｌ１０８、Ｌ１０９、Ｌ１１０とする。そして、以下に示す式（２）が成り立つ場合には、バイアス状態における第２のｎＭＯＳＦＥＴ１１０及び第２のｐＭＯＳＦＥＴ１０８に流れる電流は、第１のｎＭＯＳＦＥＴ１０９及び第１のｐＭＯＳＦＥＴ１０７に流れる電流のＮ倍となる。
（Ｗ１０８／Ｌ１０８）／（Ｗ１０７／Ｌ１０７）
＝（Ｗ１１０／Ｌ１１０）／（Ｗ１０９／Ｌ１０９）
＝Ｎ                                          式（２）
【００１４】
図１に示す構成によると、出力増幅段２０２の第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８のウェル電位は電源端子ＶＤＤに接続され、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のウェル電位はグランド電位である接地端子ＶＳＳに接続されている。これに対して、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のソース電位は、グランド電位と電源電位の間の値となる。このため、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のソース―ウェル間のｐｎ接合は逆方向にバイアスされるので、ソース―ウェル間電圧がゼロでのいわゆるゼロバイアス時に比べ、基板バイアス効果により、閾値電圧の絶対値が増加する。
【００１５】
ここで、図１に示す演算増幅回路２００が正常に動作するためには、演算増幅回路２００を構成するＭＯＳＦＥＴは、全て強反転かつ飽和領域で動作する必要がある。すなわち、ゲート―ソース間電圧が閾値電圧より大きく、ドレイン―ソース間電圧が、ゲート―ソース間電圧から閾値電圧を引いた電圧値より大きい状態で動作することが必要である。このため、ＭＯＳＦＥＴの閾値電圧が増加すると、演算増幅回路２００の出力端子ＶＯＵＴから出力する電圧の範囲が狭くなり、演算増幅回路２００を使用する上での制約が大きくなる。演算増幅回路２００の出力電圧の範囲を大きくするには、ＭＯＳＦＥＴの閾値電圧を低くする必要がある。
【００１６】
図２は、演算増幅回路２１０の回路図である。演算回路２１０は、出力増幅段２０３の構成が図１の出力増幅段２０２と異なる。閾値電圧を低くするには、図２に示す出力増幅段２０３のように、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０について、それぞれソースとウェルとを接続し、ソース―ウェル間の電位差をゼロにすることが有効である。
【００１７】
一方で、図２の出力増幅段２０３のように、ソースとウェルとを接続した場合、ウェル底面及び外周部分のｐｎ接合部分の寄生容量がソース端子に接続されることで、周波数特性が劣化する。特に第１のｐＭＯＳＦＥＴ１０７及び第１のｎＭＯＳＦＥＴ１０９のソース端子の寄生容量の増加は、出力増幅段２０２の周波数特性の劣化要因となる。
【００１８】
そこで、図３に、図１の演算増幅回路２００で生じる出力電圧の範囲の狭小化を抑制し、また図２の演算増幅回路２１０で生じる周波数特性の劣化を抑制する演算増幅回路２００−１の構成を示す。
【００１９】
＊＊＊演算増幅回路２００−１の構成の説明＊＊＊
図３は、演算増幅回路２００−１の回路図である。演算増幅回路２００−１は、第１の電圧＜ＶＡ＞を出力する差動増幅段２０１の第１の電圧＜ＶＡ＞を増幅し、出力端子ＶＯＵＴから増幅された電圧を第２の電圧として出力する出力増幅段２０２−１を備えている。図３の演算増幅回路２００−１では、プッシュプル型ソースフォロワ回路は出力増幅段２０２−１の範囲２０２Ａ−１が対応する。
【００２０】
図３では図１の演算増幅回路２００と同一の部品、構成要素には同一の符号を付した。演算増幅回路２００−１は、図１の演算増幅回路２００に対して出力増幅段２０２−１の構成が異なる。図３では、出力増幅段２０２−１の特徴であるウェルの接続状態を太い線で示す。出力増幅段２０２−１の特徴は、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８のｎウェルは出力端子ＶＯＵＴに接続し、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のｐウェルは出力端子ＶＯＵＴに接続して、ｎウェル、ｐウェルに電位を供給するという構成である。
【００２１】
図３に示す出力増幅段２０２−１は一つの具体例であり、図４に、図３の出力増幅段２０２−１の構成を含む、基本的な回路構成を示した。
【００２２】
図４は、出力増幅段２０２−１の構成を含む基本的な回路構成である。図４はウェル電位の供給方法を示す図である。図４を用いて、出力増幅段２０２−１の構成を説明する。図４では、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０、第３のｎＭＯＳＦＥＴ１０５、第３のｐＭＯＳＦＥＴ１０６を実線で示し、配線を破線で示した。
【００２３】
図４に示す出力増幅段２０２−１は、出力増幅段２０２と同様に、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０、第３のｎＭＯＳＦＥＴ１０５、第３のｐＭＯＳＦＥＴ１０６を備えている。
【００２４】
（１）第１のｎＭＯＳＦＥＴ１０９は第１のｐウェルＰＷ１が形成されている。第１のｎＭＯＳＦＥＴ１０９は、短絡されたゲートとドレインとが第１のノードＮ（１）に接続され、ソースが第２のノードＮ（２）に接続されている。図３では、第１のノードＮ（１）は、第１のｎＭＯＳＦＥＴ１０９のゲート端子ＶＧＮが対応し、第２のノードＮ（２）は、例えば、第１のｎＭＯＳＦＥＴ１０９のソース端子が対応する。
（２）第２のｎＭＯＳＦＥＴ１１０は第２のｐウェルＰＷ２が形成されている。第２のｎＭＯＳＦＥＴ１１０は、ゲートが第１のノードＮ（１）に接続され、ドレインが第１の基準端子２３１に接続され、ソースが出力端子ＶＯＵＴに接続される。図３では、第１の基準端子２３１は電源端子ＶＤＤが対応する。
（３）第１のｐＭＯＳＦＥＴ１０７は第１のｎウェルＮＷ１が形成されている。第１のｐＭＯＳＦＥＴ１０７は、短絡されたゲートとドレインとが第３のノードＮ（３）に接続され、ソースが第２のノードＮ（２）に接続されている。図３では、第３のノードＮ（３）は第１のｐＭＯＳＦＥＴ１０７のゲート端子ＶＧＰが対応する。
（４）第２のｐＭＯＳＦＥＴ１０８は第２のｎウェルＮＷ２が形成されている。第２のｐＭＯＳＦＥＴ１０８は、ゲートが第３のノードＮ（３）に接続され、ドレインが第２の基準端子２３２に接続され、ソースが出力端子ＶＯＵＴに接続されている。図３では、第２の基準端子２３２は接地端子ＶＳＳが対応する。図３では、第４のノードＮ（４）及び第５のノードＮ（５）は、出力端子ＶＯＵＴが対応する。
（５）第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、第４のノードＮ（４）に接続され、第１のｎウェルＮＷ１と第２のｎウェルＮＷ２とは、第５のノードＮ（５）に接続されている。
（６）第４のノードＮ（４）と第５のノードＮ（５）とのうち少なくとも一方は、出力端子ＶＯＵＴに接続される。つまり、図３の場合は、第４のノードＮ（４）及び第５のノードＮ（５）は出力端子ＶＯＵＴに接続しているが、この接続は例であり、第４のノードＮ（４）と第５のノードＮ（５）とのうち少なくとも一方が出力端子ＶＯＵＴに接続すればよい。第４のノードＮ（４）のみが出力端子ＶＯＵＴに接続する場合は、第５のノードＮ（５）は図１のように電源端子ＶＤＤに接続すればよい。一方、第５のノードＮ（５）のみが出力端子ＶＯＵＴに接続する場合は、第４のノードＮ（４）は図１のように接地端子ＶＳＳに接続すればよい。
（７）第３のｐＭＯＳＦＥＴ１０６は、ゲートが第６のノードＮ（６）に接続され、ドレインが第１のノードＮ（１）に接続され、ソースが第１の基準端子２３１に接続される。
図３では、第６のノードＮ（６）は、例えばｐＭＯＯＳＦＥＴ１０３のドレイン端子が対応する。
（８）第３のｎＭＯＳＦＥＴ１０５は、ゲートが第７のノードＮ（７）に接続され、ドレインが第３のノードＮ（３）に接続され、ソースが第２の基準端子２３２に接続される。図３では、第７のノードＮ（７）は、バイアス入力端子ＶＢＩＡＳが対応する。
（９）第６のノードＮ（６）と、第７のノードＮ（７）との一方は、第１の電圧＜ＶＡ＞が供給され、第６のノードＮ（６）と、第７のノードＮ（７）との他方は、バイアス電圧＜ＶＢＩＡＳ＞が供給される。図３では、第６のノードＮ（６）に第１の電圧＜ＶＡ＞が供給され、第７のノードＮ（７）にバイアス電圧＜ＶＢＩＡＳ＞が供給されるけれども、この供給は一例である。第６のノードＮ（６）にバイアス電圧＜ＶＢＩＡＳ＞が供給され、第７のノードＮ（７）に第１の電圧＜ＶＡ＞が供給される構成でも構わない。この構成は図９で後述する。
【００２５】
＊＊＊演算増幅回路２００−１の増幅方法に関する説明＊＊＊
図３に示す演算増幅回路２００−１における第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のそれぞれのゲート幅及びゲート長について式（２）が成り立つとすると、次の式（３）、式（４）が成り立つ。
｜＜ＶＧＳ１０７＞｜＝｜＜ＶＧＳ１０８＞｜    式（３）
｜＜ＶＧＳ１０９＞｜＝｜＜ＶＧＳ１１０＞｜    式（４）
ここで、＜ＶＧＳ１０７＞〜＜ＶＧＳ１１０＞は、それぞれ、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のゲート―ソース間電圧である。レプリカである第１のｐＭＯＳＦＥＴ１０７、レプリカである第１のｎＭＯＳＦＥＴ１０９のソースが接続されるノードの電位を＜ＶＳ＞とすると、式（３）、式（４）より、式（５）が成り立つ。ここで＜ＶＯＵＴ＞は出力端子ＶＯＵＴの電圧である。
＜ＶＳ＞＝＜ＶＯＵＴ＞                        式（５）
つまり、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のソース電位はいずれも出力端子ＶＯＵＴの電圧に等しくなる。
【００２６】
＊＊＊効果の説明＊＊＊
したがって、第１のｐＭＯＳＦＥＴ１０７と第２のｐＭＯＳＦＥＴ１０８とのｎウェルと、第１のｎＭＯＳＦＥＴ１０９と第２のｎＭＯＳＦＥＴ１１０とのｐウェルとを出力端子ＶＯＵＴに接続して電位を供給した場合、ソース―ウェル間の電位差はゼロとなるため、基板バイアス効果による閾値電圧の増加は抑制される。このため、図３に示す実施の形態１の演算増幅回路２００−１は、図１の演算増幅回路２００に対し、広い出力電圧範囲を有する。
【００２７】
更に、本構成とすることで、第１のｐＭＯＳＦＥＴ１０７、第１のｎ１０９のウェル底面及び外周のｐｎ接合部に存在する寄生容量が、第１のｐＭＯＳＦＥＴ１０７及び第１のｎＭＯＳＦＥＴ１０９のソース端子に接続されないため、良好な周波数特性が得られる。即ち、図３に示す演算増幅回路２００−１の構成によれば、出力増幅段２０２−１において、第１のｐＭＯＳＦＥＴ１０７のｎウェル及び第１のｎＭＯＳＦＥＴ１０９のｐウェルを出力端子ＶＯＵＴに接続し、第１のｐＭＯＳＦＥＴ１０７及び第１のｎＭＯＳＦＥＴ１０９のソース端子に寄生容量を接続しない構成である。この構成とすることで、周波数特性の劣化を伴わず、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のソース―ウェル間電圧をゼロにして閾値電圧を下げることで出力電圧範囲を広くすることが可能となる。
【００２８】
＊＊＊ウェルのレイアウトの構成方法の説明＊＊＊
次に、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８、第１のｎＭＯＳＦＥＴ１０９、第２のｎＭＯＳＦＥＴ１１０のウェルのレイアウトの構成方法を示す。まず、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８の場合を説明する。
【００２９】
図５は、第１のｐＭＯＳＦＥＴ１０７、第２のｐＭＯＳＦＥＴ１０８のウェルのレイアウトの構成方法を示す。図５に示すように、ｐ型基板に形成された第１のｎウェルＮＷ１と第２のｎウェルＮＷ２とは、互いに分離され、配線層２４０によって第５のノードＮ（５）に接続される。なお、第５のノードＮ（５）は出力端子ＶＯＵＴに接続されている。図５のように、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８は、互いに電気的に分離された第１のｎウェルＮＷ１、第２のｎウェルＮＷ２上に形成されることで、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８が実現できる。このとき、第１のｎウェルＮＷ１及び第２のｎウェルＮＷ２の電位は、配線層２４０を用いて第１のｎウェルＮＷ１及び第２のｎウェルＮＷ２が共に出力端子ＶＯＵＴに接続されることで、出力端子ＶＯＵＴから供給される。
【００３０】
図６は、ｎウェルを単一化した構成方法を示す。図６に示すように、図５に示した第１のｎウェルＮＷ１と第２のｎウェルＮＷ２とは、単一のｎウェルＮＷによって単一の領域として形成され、配線層２４０によって第５のノードＮ（５）に接続される。図６では第５のノードＮ（５）は出力端子ＶＯＵＴに接続する。図６に示すように、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８を単一のｎウェルＮＷ上に形成し、ウェルの電位は、配線層２４０を用いて単一のｎウェルＮＷを出力端子ＶＯＵＴに接続して出力端子ＶＯＵＴから供給する構成としてもよい。
【００３１】
尚、図５、図６ではｐＭＯＳＦＥＴのレイアウト形状を説明した。ｎＭＯＳＦＥＴについては、ｎ型の埋込み層やエピタキシャル層を形成し、その上にｐ型基板と電気的に分離されたｐウェルを形成することで実現することができる。このため、図５、図６のｎ及びｐの記載、及び図５、図６に関する説明文中のｎ及びｐの記載において、ｎ及びｐを、ｐ及びｎに置換すればよい。
【００３２】
図７は、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のウェルのレイアウトの構成方法を示す図であり図５に対応する。おいてｎ及びｐを、ｐ及びｎに置換した図である。図７に示すように、第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、第３のｎウェルＮＷ３により互いに分離され、また、第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、第３のｎウェルＮＷ３によってｐ型基板から分離される。第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、配線層２４０によって第４のノードＮ（４）に接続される。なお、第４のノードＮ（４）は出力端子ＶＯＵＴに接続されている。
【００３３】
図８は、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のウェルのレイアウトの構成方法に関して、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０が単一のｐウェルＰＷ上に形成された場合を示す図であり、図６に対応する。図８に示すように、図７に示した第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、単一のｐウェルＰＷによって単一の領域として形成される。単一のｐウェルＰＷは第３のｐウェルＰＷ３によってｐ型基板と分離される。単一のｐウェルＰＷは配線層２４０によって第４のノードＮ（４）に接続される。図８では第４のノードＮ（４）は出力端子ＶＯＵＴに接続する。
【００３４】
また、実施の形態１では、図３に示すように、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０、第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８の両方のウェル電位を出力端子ＶＯＵＴから供給する構成として説明を行ったが、この構成に限定されない。例えば埋込み層やエピタキシャル層が使用できず、ｎＭＯＳＦＥＴのウェルがシリコン基板と分離できない場合などは、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのいずれか一方のウェルのみ出力端子ＶＯＵＴから電位を供給する構成としてもよい。この構成は図４の説明で述べたとおりである。
【００３５】
また、ｎＭＯＳＦＥＴである第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０と、ｐＭＯＳＦＥＴである第１のｐＭＯＳＦＥＴ１０７及び第２のｐＭＯＳＦＥＴ１０８とのうち一方の組は、バイポーラトランジスタに置き換え、他方の組はＭＯＳＦＥＴのウェルに出力端子ＶＯＵＴから電位を供給する構成としてもよい。
【００３６】
また、演算増幅回路２００−１は、差動増幅段２０１の差動対２１１にｎＭＯＳＦＥＴを使用したため、出力増幅段２０２−１の第３のｐＭＯＳＦＥＴ１０６を増幅ＭＯＳＦＥＴとし、第３のｎＭＯＳＦＥＴ１０５を電流源ＭＯＳＦＥＴとした。つまり図３では、差動増幅段２０１は、２つのｎＭＯＳＦＥＴを有する差動対２１１を備えた。しかし、この構成に限定されない。
図９は、演算増幅回路２００−２の回路図である。つまり、図９に示す演算増幅回路２００−２のように、差動増幅段２０１−１は２つのｐＭＯＳＦＥＴを有する差動対２１１−１を備える構成とする。これに伴い、差動増幅段２０１−１は図３の差動増幅段２０１に対してＭＯＳＦＥＴの極性が反対になっている。例えば図９では、図３の差動増幅段２０１のｎＭＯＳＦＥＴ１００に対して、対応するｐＭＯＳＦＥＴをｐＭＯＳＦＥＴ１００−１とした。このように差動増幅段２０１−１は図３の差動増幅段２０１のｎＭＯＳＦＥＴをｐＭＯＳＦＥＴに置き換え、ｐＭＯＳＦＥＴをｎＭＯＳＦＥＴに置き換え、上下を反転した構成である。上下を反転した構成とは、言い換えれば、電源端子ＶＤＤと接地端子ＶＳＳとに関して、接続を上下逆にした構成である。図９に示すように、第３のｎＭＯＳＦＥＴ１０５のゲートは出力電圧＜ＶＡ＞を受け、第３のｐＭＯＳＦＥＴ１０６のゲートはバイアス電圧＜ＶＢＩＡＳ＞を受ける構成としてもよい。
【符号の説明】
【００３７】
Ｎ（１）  第１のノード、Ｎ（２）  第２のノード、Ｎ（３）  第３のノード、Ｎ（４）  第４のノード、Ｎ（５）  第５のノード、Ｎ（６）  第６のノード、Ｎ（７）  第７のノード、ＮＷ１  第１のｎウェル、ＮＷ２  第２のｎウェル、ＰＷ１  第１のｐウェル、ＰＷ２  第２のｐウェル、ＶＢＩＡＳ  バイアス入力端子、ＶＩＰ，ＶＩＭ  差動入力端子、ＶＯＵＴ  出力端子、ＶＧＰ  ゲート端子、ＶＧＮ  ゲート端子、ＶＤＤ  電源端子、ＶＳＳ  接地端子、＜ＶＳ＞  第１の出力電圧、２００，２００−１，２００−２，２１０  演算増幅回路、２０１，２０１−１  差動増幅段、２０２，２０２−１，２０３  出力増幅段、２１１，２１１−１  差動対、２２１，２２１−１  能動負荷、２３１  第１の基準端子、２３２  第２の基準端子、２４０  配線層、１００，１０１，１０２  ｎＭＯＳＦＥＴ、１０３，１０４  ｎＭＯＳＦＥＴ、１０５  第３のｎＭＯＳＦＥＴ、１０６  第３のｐＭＯＳＦＥＴ、１０７  第１のｐＭＯＳＦＥＴ、１０８  第２のｐＭＯＳＦＥＴ、１０９  第１のｎＭＯＳＦＥＴ、１１０  第２のｎＭＯＳＦＥＴ。
【図１】
2016051473.tif 000003
【図２】
2016051473.tif 000004
【図３】
2016051473.tif 000005
【図４】
2016051473.tif 000006
【図５】
2016051473.tif 000007
【図６】
2016051473.tif 000008
【図７】
2016051473.tif 000009
【図８】
2016051473.tif 000010
【図９】
2016051473.tif 000011
【手続補正書】
【提出日】平成28年9月28日(2016.9.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図８は、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０のウェルのレイアウトの構成方法に関して、第１のｎＭＯＳＦＥＴ１０９及び第２のｎＭＯＳＦＥＴ１１０が単一のｐウェルＰＷ上に形成された場合を示す図であり、図６に対応する。図８に示すように、図７に示した第１のｐウェルＰＷ１と第２のｐウェルＰＷ２とは、単一のｐウェルＰＷによって単一の領域として形成される。単一のｐウェルＰＷは第３のｎウェルＮＷ３によってｐ型基板と分離される。単一のｐウェルＰＷは配線層２４０によって第４のノードＮ（４）に接続される。図８では第４のノードＮ（４）は出力端子ＶＯＵＴに接続する。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2016051473.tif 000012
【国際調査報告】
2016051473.tif 000013
2016051473.tif 000014