(57)【要約】 ツェナーダイオードと該ツェナーダイオードに一定の電流を流すバイアス電流回路からなり、基準電位と電源電圧との間に介装されて前記ツェナーダイオードに所定の降伏電圧を生起する定電圧回路と、直列に接続された第１および第２の抵抗からなり、前記ツェナーダイオードに並列に接続されて前記降伏電圧を分圧して基準電圧を生成する抵抗分圧回路とを備える。特に前記抵抗分圧回路における前記ツェナーダイオードのカソード側に接続された前記第１の抵抗は抵抗温度係数を零（０）とみなし得る低温度係数抵抗体からなり、前記ツェナーダイオードのアノード側に接続された前記第２の抵抗は前記ツェナーダイオードの出力温度特性とは逆の温度特性を有する抵抗体からなる。
2014203690.tif 000002
【特許請求の範囲】
【請求項１】
ツェナーダイオード、およびこのツェナーダイオードに直列に接続されて該ツェナーダイオードに一定の電流を流すバイアス電流回路からなり、基準電位と電源電圧との間に介装されて前記ツェナーダイオードに所定の降伏電圧を生起する定電圧回路と、
直列に接続された第１および第２の抵抗からなり、前記ツェナーダイオードに並列に接続されて該ツェナーダイオードに生起された前記降伏電圧を分圧して基準電圧を生成する抵抗分圧回路とを具備し、
前記抵抗分圧回路における前記ツェナーダイオードのカソード側に接続された前記第１の抵抗は、抵抗温度係数を零（０）とみなし得る低温度係数抵抗体からなり、前記ツェナーダイオードのアノード側に接続された前記第２の抵抗は、前記ツェナーダイオードの出力温度特性とは逆の温度特性を有する抵抗体からなることを特徴とする基準電圧回路。
【請求項２】
前記バイアス電流回路は、所定のバイアス電圧が印加されて駆動されるＭＯＳ-ＦＥＴからなる請求項１に記載の基準電圧回路。
【請求項３】
請求項１に記載の基準電圧回路において、
更に前記抵抗分圧回路における前記第１および第２の抵抗の抵抗値を調整するトリミング回路を備えることを特徴とする基準電圧回路。
【請求項４】
前記トリミング回路は、直列に接続されて前記第１の抵抗を形成する複数の抵抗体を選択的にバイパスする第１のスイッチ素子群、および直列に接続されて前記第２の抵抗を形成する複数の抵抗体を選択的にバイパスする第２のスイッチ素子群からなる請求項３に記載の基準電圧回路。
【請求項５】
前記第１および第２のスイッチング素子群は、外部から与えられるトリミング制御信号に従ってそれぞれオン・オフ設定される複数のＭＯＳ-ＦＥＴからなる請求項４に記載の基準電圧回路。
【請求項６】
前記第１および第２の抵抗をそれぞれ形成する複数の抵抗体は、抵抗温度係数を零（０）とみなし得る低温度係数抵抗体と、前記ツェナーダイオードの出力温度特性とは逆の温度特性を有し、所定の温度において前記低温度係数抵抗体と同じ抵抗値を有する抵抗体との対からなり、
前記トリミング回路は、前記対をなす前記低温度係数抵抗体と前記抵抗体の一方を選択的にバイパスするものである請求項３に記載の基準電圧回路。
【請求項７】
前記低温度係数抵抗体と前記抵抗体との対は、抵抗値を異ならせて複数対設けられ、これらの対毎に前記低温度係数抵抗体と前記抵抗体の一方が選択的にバイパスされるものである請求項４に記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の変動や温度変化に拘わることなく所定の基準電圧を安定に生成することのできる簡易な構成の基準電圧回路に関する。
【背景技術】
【０００２】
所定の基準電圧を生成する基準電圧回路は、例えば比較器に設定する閾値電圧を規定する回路等として種々の電子回路に幅広く用いられる。この種の基準電圧回路として、例えば図１３に示すようにデプレッション型ＭＯＳ-ＦＥＴ１とエンハンスメント型ＭＯＳ-ＦＥＴ２とを組み合わせ、これらのＭＯＳ-ＦＥＴ１,２の閾値電圧の差を利用して基準電圧Ｖrefを生成することが提唱されている（特許文献１を参照）。しかし特許文献１に開示される基準電圧回路においては、回路素子基板上に前記エンハンスメント型ＭＯＳ-ＦＥＴ２に加えて、前記デプレッション型ＭＯＳ-ＦＥＴ１を形成する必要があるので、その製造プロセス等のコストが嵩むと言う問題がある。【０００３】
一方、図１４に示すようにカレントミラー回路を形成して定電流動作する複数のエンハンスメント型ＭＯＳ-ＦＥＴ３ａ〜３ｄと、前記ＭＯＳ-ＦＥＴ３ａ〜３ｄにそれぞれ直列接続した複数のバイポーラトランジスタ４ａ〜４ｄとを備えて構築される基準電圧回路も知られている（特許文献２を参照）。この特許文献２に開示される基準電圧回路は、前記バイポーラトランジスタ４ａ〜４ｄの各ベース・エミッタ間電圧での定電圧動作を利用することで、電源電圧Ｖccの変動に拘わりなく前記カレントミラー回路の出力から一定の基準電圧Ｖrefを生成するようにしたものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４７６５１６８号公報
【特許文献２】特開２００９−４８４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところでモータ等の交流負荷を駆動する電源装置として、例えば直列に接続されてハーフブリッジ回路を形成した第１および第２のスイッチング素子を介して入力直流電力をスイッチングし、前記ハーフブリッジ回路の中点に接続された負荷に交流電力を供給する電力変換器がある。ちなみに前記第１および第２のスイッチング素子は、例えば高耐圧のＩＧＢＴやＭＯＳ-ＦＥＴからなる。そして前記第１および第２のスイッチング素子は、例えば電源ＩＣとして実現される駆動制御回路により交互にオン駆動される。【０００６】
またこの種の前記駆動制御回路には、従来より一般的に、例えば前記スイッチング素子に流れる電流が所定値を超えたとき、前記スイッチング素子のオン駆動を禁止して前記負荷、並びに前記スイッチング素子を過電流等から保護する為の保護回路が組み込まれる。このような保護回路における前記過電流の検出閾値電圧として、前述した基準電圧Ｖrefが利用される。【０００７】
しかしながら前記第１および第２のスイッチング素子をそれぞれオン駆動する前記駆動制御回路におけるハイサイド側のドライバ回路に、例えば前述した図１４に示す構成の基準電圧回路を組み込んだ場合、次のような不具合が生じる虞がある。【０００８】
即ち、前記ハイサイド側のドライバ回路は、前記ハーフブリッジ回路の中点電圧を基準電位としてフローティング動作するように構成される。この為、前記駆動制御回路が構築される回路素子基板における前記ハイサイド側のドライバ回路を形成したハイサイド領域には、ハイサイド側のスイッチング素子のオン・オフ動作に伴って電流が流れる。するとこの電流に起因して前記回路素子基板における前記ハイサイド領域の電位が変動し、前述した如くフローティング動作するハイサイド側のドライバ回路の基準電位、ひいては該ドライバ回路の駆動電源電圧が変動する。また前記ハイサイド領域には、ハイサイド側のスイッチング素子のオン・オフ動作に伴う負電圧サージに起因する変移電流も生じ易い。すると上記電圧変動や変移電流による基準電位の変動によって前記バイポーラトランジスタ４ａ〜４ｄが誤動作するので、前記基準電圧Ｖrefが変動することが否めない。【０００９】
本発明はこのような事情を考慮してなされたもので、その目的は、デプレッション型ＭＯＳ-ＦＥＴやバイポーラトランジスタを用いることなく、電源電圧の変動や温度変化に拘わることなく一定の基準電圧を安定に生成することのできる簡易な構成の基準電圧回路を提供することにある。
【課題を解決するための手段】
【００１０】
上述した目的を達成するべく本発明に係る基準電圧回路は、ツェナーダイオード、およびこのツェナーダイオードに直列に接続されて該ツェナーダイオードに一定の電流を流すバイアス電流回路からなり、基準電位と電源電圧との間に介装されて前記ツェナーダイオードに所定の降伏電圧を生起する定電圧回路を備えると共に、直列に接続された第１および第２の抵抗からなり、前記ツェナーダイオードに並列に接続されて該ツェナーダイオードに生起された前記降伏電圧を分圧して基準電圧を生成する抵抗分圧回路を具備する。【００１１】
特に本発明に係る基準電圧回路は、前記抵抗分圧回路における前記ツェナーダイオードのカソード側に接続された前記第１の抵抗として抵抗温度係数を零（０）とみなし得る低温度係数抵抗体を用い、また前記ツェナーダイオードのアノード側に接続された前記第２の抵抗として該ツェナーダイオードの出力温度特性とは逆の温度特性を有する抵抗体を用いたことを特徴としている。【００１２】
ちなみに前記バイアス電流回路は、所定のバイアス電圧が印加されて駆動されるＭＯＳ-ＦＥＴからなる。【００１３】
また本発明に係る基準電圧回路は、更に前記抵抗分圧回路における前記第１および第２の抵抗の抵抗値を調整するトリミング回路を備えることを特徴としている。このトリミング回路は、好ましくは直列に接続されて前記第１の抵抗を形成する複数の抵抗体を選択的にバイパスする第１のスイッチ素子群、および直列に接続されて前記第２の抵抗を形成する複数の抵抗体を選択的にバイパスする第２のスイッチ素子群からなる。好ましくは前記第１および第２のスイッチング素子群は、外部から与えられるトリミング制御信号に従ってそれぞれオン・オフ設定される複数のＭＯＳ-ＦＥＴとして実現される。【００１４】
より具体的には前記第１および第２の抵抗をそれぞれ形成する複数の抵抗体を、例えば抵抗温度係数を零（０）とみなし得る低温度係数抵抗体と、前記ツェナーダイオードの出力温度特性とは逆の温度特性を有し、所定の温度において前記低温度係数抵抗体と同じ抵抗値を有する抵抗体との対として構成する。そして前記トリミング回路を、前記対をなす前記低温度係数抵抗体と前記抵抗体の一方を選択的にバイパスするように設けることが好ましい。【００１５】
好ましくは前記低温度係数抵抗体と前記抵抗体との対を、抵抗値を異ならせて複数対設け、前記トリミング回路は、これらの対毎に前記低温度係数抵抗体と前記抵抗体の一方を選択的にバイパスするように設けることが望ましい。
【発明の効果】
【００１６】
上記構成の基準電圧回路は、デプレッション型ＭＯＳ-ＦＥＴやバイポーラトランジスタを用いることなく構成されるので、その製造プロセスコストを安価に抑えることができる。またバイポーラトランジスタの誤動作に起因する従来の不具合を招来することもない。その上で前記ツェナーダイオードと、該ツェナーダイオードとは逆の温度特性を有する抵抗体とを利用し、前記低温度係数抵抗体を介して基準電圧Ｖrefを生成するので、電源電圧の変動等に拘わることなく、常に安定して一定の基準電圧Ｖrefを生成することが可能となる。従って前述した如くフローティング動作するハイサイド側の駆動回路等に本基準電圧回路を組み込んでも安定に一定の基準電圧Ｖrefを生成することができるので、前述した過電流検出等を安定に実行することが可能となる。しかもその構成が簡単であり、またトリミング回路により基準電圧Ｖrefの温度特性を容易に調整し、該基準電圧Ｖrefの温度依存性を無くすことも可能である。故にその実用的利点が多大である。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る基準電圧回路の概略構成図。
【図２】図１に示す基準電圧回路における各部の温度特性を示す図。
【図３】低温度係数抵抗体（ＬＴＣ抵抗）の温度特性を示す図。
【図４】抵抗（ＨＲ抵抗）の温度特性を示す図。
【図５】基準電圧回路の出力電圧Ｖoutである基準電圧Ｖrefの変動量ΔＶoutの温度特性を示す図。
【図６】基準電圧回路の出力電圧Ｖoutである基準電圧Ｖrefの変動量ΔＶoutを零（０）とする分圧抵抗率の理想的な温度特性を示す図。
【図７】分圧抵抗率を理想的な温度特性にしたときの基準電圧回路の出力電圧Ｖoutである基準電圧Ｖrefの変動量ΔＶoutを示す図。
【図８】分圧抵抗率を理想的な温度特性にしたときの基準電圧回路の出力電圧Ｖoutである基準電圧Ｖrefの変動特性を示す図。
【図９】本発明の第２の実施形態に係るトリミング回路を備えた基準電圧回路の概略構成図。
【図１０】トリミング回路の基本的な構成を示す図。
【図１１】トリミングの設定手順の一例を示す図。
【図１２】トリミング設定された本発明に係る基準電圧回路のシミュレーション結果を示す図。
【図１３】デプレッション型ＭＯＳ-ＦＥＴとエンハンスメント型ＭＯＳ-ＦＥＴとを用いた従来の基準電圧回路の構成例を示す図。
【図１４】エンハンスメント型ＭＯＳ-ＦＥＴとバイポーラトランジスタとを用いた従来の基準電圧回路の構成例を示す図。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態に係る基準電圧回路について説明する。
【００１９】
図１は本発明の第１の実施形態に係る基準電圧回路１０の基本構成を示す概略図で、１１はツェナーダイオード（ＺＤ）である。また１２は、前記ツェナーダイオード１１のカソードに直列に接続されて該ツェナーダイオード１１に一定の電流を流すバイアス電流回路である。このバイアス電流回路１２は、例えばゲートに所定のバイアス電圧が印加されて動作するｐチャネルのエンハンスメント型ＭＯＳ-ＦＥＴ（ＰＭ）からなる。このバイアス電流回路１２と前記ツェナーダイオード１１とからなる直列回路は、基準電位ＶＳと電源電圧ＶＢとの間に介装されて前記ツェナーダイオード１１に所定の降伏電圧Ｖzdを生起する定電圧回路１３を構成する。
【００２０】
また前記ツェナーダイオード１１に並列に接続された抵抗分圧回路１６は、直列に接続された抵抗値Ｒ１の第１の抵抗１４と、抵抗値Ｒ２の第２の抵抗１５とからなり、前記ツェナーダイオード１１に生起された降伏電圧Ｖzdを分圧して基準電圧Ｖrefを生成する役割を担う。ここで前記ツェナーダイオード１１のカソード側に接続された前記第１の抵抗１４は、抵抗温度係数を零（０）とみなし得るＬＴＣ（Low Temperature Coefficient）抵抗素子、いわゆるＬＴＣ抵抗と称される低温度係数抵抗体からなる。また前記ツェナーダイオード１１のアノード側に接続された前記第２の抵抗１５は、温度が高くなるに従って抵抗値が減少する抵抗温度係数を有した一般的なＨＲ（High Resistance）素子であって、いわゆるＨＲ抵抗と称される抵抗体からなる。
【００２１】
ちなみに前記ＨＲ抵抗は、例えば金属薄膜抵抗やメタルグレーズ抵抗として実現される。これに対して前記ＬＴＣ抵抗は、例えば一般的にはＭＯＳ-ＦＥＴのゲート電極に利用するポリシリコンをゲート酸化膜以外の領域に形成することで、該ポリシリコンを抵抗として用いるようにしたものである。この際、ポリシリコンに適宜不純物を注入することで高抵抗化が図られる。この種のＬＴＣ抵抗については、例えば特開２００８−２２７０６１号公報等に詳しく紹介される通りである。
【００２２】
ここで前記ツェナーダイオード１１、ＬＴＣ抵抗からなる前記第１の抵抗１４およびＨＲ抵抗からなる前記第２の抵抗１５の各温度特性ｆＺＤ(Ｔ),ｆＬＴＣ(Ｔ),ｆＨＲ(Ｔ)は、温度Ｔに関してそれぞれ次の一次関数で示すことができる。
ｆＺＤ(Ｔ) ＝ａｚ×Ｔ＋ｂｚ                    …(１)
ｆＬＴＣ(Ｔ)＝ａ１（ｂ１・ｓ１）×Ｔ＋ｂ１    …(２)
ｆＨＲ(Ｔ) ＝ａ２（ｂ２・ｓ２）×Ｔ＋ｂ２      …(３)
【００２３】
但し、上式においてａｚは前記ツェナーダイオード１１の温度係数、例えば３.１４[ｍＶ／℃]であり、ｂｚは前記ツェナーダイオード１１の公称降伏電圧、例えば７.１２７[Ｖ]である。またａ１はＬＴＣ抵抗からなる前記第１の抵抗１４の単位面積当たりの温度係数、例えば−０.０００５[％／℃]である。更にｂ１は前記第１の抵抗１４の公称抵抗値Ｒ１、そしてｓ１は該第１の抵抗１４の単位面積当たりの抵抗値、例えば４３０[Ω]である。
【００２４】
またａ２はＨＲ抵抗からなる前記第２の抵抗１５の単位面積当たりの温度係数、例えば−０.０１１２[％／℃]であって、ｂ２は前記第２の抵抗１５の公称抵抗値Ｒ２、そしてｓ２は該第２の抵抗１５の単位面積当たりの抵抗値、例えば１７００[Ω]である。尚、前記ツェナーダイオード１１の温度係数ａｚは、そのサイズに拘わることなく一定である。しかし前記第１の抵抗１４および前記第２の抵抗１５の各温度係数ａ１（ｂ１・ｓ１）,ａ２（ｂ２・ｓ２）は、上式に示すように各抵抗素子のディメンジョン、具体的には抵抗素子の縦横比と抵抗値によって変化する。
【００２５】
従って前記ツェナーダイオード１１に生起される降伏電圧Ｖzdは、例えば図２に示すように温度特性ｆＺＤ(Ｔ)に示されるように温度Ｔの上昇に伴って正の変化を呈する。これに対してＬＴＣ抵抗からなる前記第１の抵抗１４の抵抗値Ｒ１は、温度特性ｆＬＴＣ(Ｔ)に示されるように温度Ｔの変化に依存することなく略一定であり、その温度依存性が零（０）であるとみなすことができる。そしてＨＲ抵抗からなる前記第２の抵抗１５の抵抗値Ｒ２は、温度特性ｆＨＲ(Ｔ)に示されるように温度Ｔの上昇に伴って負の変化を呈する。換言すれば前記第２の抵抗１５は、前記ツェナーダイオード１１の正の温度特性ｆＺＤ(Ｔ)とは逆の負の温度特性ｆＨＲ(Ｔ)を有する。
【００２６】
図３は抵抗値Ｒ１が１０ｋΩおよび１００ｋΩのＬＴＣ抵抗からなる前記第１の抵抗１４の温度変化に対する実測値を示している。この図３に示す特性から、前記第１の抵抗１４の温度特性は、その抵抗値Ｒ１に拘わらず略一定であることが確認できる。
【００２７】
また図４は抵抗値Ｒ２が１０ｋΩおよび１００ｋΩのＨＲ抵抗からなる前記第２の抵抗１５の温度変化に対する実測値を示している。この図４に示す特性から、前記第２の抵抗１５の温度特性は、該第２の抵抗１５の抵抗値Ｒ２によって抵抗温度係数が変化し、抵抗値Ｒ２に反比例することが示される。
【００２８】
ここで図１に示す構成の基準電圧回路１０によって生成される基準電圧Ｖref、即ち、前記抵抗分圧回路１６の出力電圧Ｖoutは、前記ツェナーダイオード１１に生起される降伏電圧がＶzdであるから、
Ｖout＝｛Ｒ２／(Ｒ１＋Ｒ２)｝×Ｖzd    …(４)
＝Ｎ×Ｖzd
となる。但し、Ｎは前記抵抗分圧回路１６の抵抗分圧比｛Ｒ２／(Ｒ１＋Ｒ２)｝である。
【００２９】
また上記抵抗分圧比Ｎの温度係数ｆｎ(Ｔ)を
ｆｎ(Ｔ)＝ａｎ×Ｔ＋ｂｎ
とすると、前記出力電圧Ｖoutは
Ｖout＝ｆｎ(Ｔ)×Ｖzd＝ｆｎ(Ｔ)×ｆＺＤ(Ｔ)
＝(ａｎ×Ｔ＋ｂｎ)×(ａｚ×Ｔ＋ｂｚ)
＝ａｎ・ａｚ×Ｔ２＋ａｎ・ｂｚ×Ｔ
＋ｂｎ・ａｚ×Ｔ＋ｂｚ・ｂｚ    …(５)
として表わすことができる。
【００３０】
従って上記(５)式を微分して前記出力電圧Ｖoutの温度特性ｆＶｏｕｔ(Ｔ)を求めると、
ｆＶｏｕｔ(Ｔ)＝dＶout／dＴ
＝２・ａｎ・ａｚ×Ｔ＋ａｎ・ｂｚ＋ｂｎ・ａｚ
＝ａｎ(２・ａｚ×Ｔ＋ｂｚ)＋ｂｎ・ａｚ    …(６)
となる。  
【００３１】
そして前記ツェナーダイオード１１の実際の温度特性に基づいて(６)式に示す前記出力電圧Ｖoutの温度特性ｆＶｏｕｔ(Ｔ)から、複数の温度Ｔ、具体的には例えば−４０℃,０℃,２５℃,１５０℃の各温度Ｔにおける前記抵抗分圧回路１６の理想的な温度係数を算出すると、例えば次のように求められる。
【表１】
2014203690.tif 000003
【００３２】
従って前記抵抗分圧回路１６の温度係数ａｎが表１に示すように温度Ｔに応じて変化するとすれば、前記出力電圧Ｖoutは温度変化に拘わることなく一定となり、その出力電圧の誤差ΔＶoutは零（０）となる。しかし前記抵抗分圧回路１６の温度係数ａｎが前記表１に示す各温度Ｔ毎に求められた一定の値をそれぞれ持つとすれば、前記出力電圧Ｖoutの誤差ΔＶoutは、例えば図５に示すように変化することになる。
【００３３】
即ち、前記出力電圧Ｖoutの誤差ΔＶoutを零（０）とする前述した表１に示す前記抵抗分圧回路１６の理想的な温度係数ａｎは、図６に示すように温度Ｔ［℃］によって変化する。そしてその変化は、
ａｎ＝４.９２７１×１０−８×Ｔ−６.１８９７×１０−５
なる一次式に近似されるように略線形である。従って前記抵抗分圧回路１６における前記抵抗分圧比が、計算によって求められた図６に示す理想的な温度特性を呈するとすれば、前記出力電圧Ｖoutの誤差ΔＶoutは図７に示すように変化し、また前記出力電圧Ｖoutは図８に示すように変化することになる。これらの図７および図８にそれぞれ示されるように、上述した如く前記抵抗分圧回路１６の前記抵抗分圧比Ｎに理想的な温度特性ｆｎ(Ｔ)を持たせれば、誤差率を約０.４％（±０.２％）以内に抑えて前記出力電圧Ｖoutを高精度に得ることが可能となる。
【００３４】
このように本発明に係る基準電圧回路１０においては、図１に示したようにＭＯＳ-ＦＥＴからなる前記バイアス電流回路１２を介して前記ツェナーダイオード１１に一定の電流を流し、これによって該ツェナーダイオード１１に所定の降伏電圧Ｖzdを生起している。従って当該基準電圧回路１０に印加される前記基準電位ＶＳと前記電源電圧ＶＢとの電圧差である駆動電圧（ＶＢ―ＶＳ）の変化に拘わらず、前記定電圧回路１３における前記ツェナーダイオード１１は、所定の降伏電圧Ｖzdを安定に生起することになる。
【００３５】
その上で前記抵抗分圧回路１６は、前記ツェナーダイオード１１の降伏電圧Ｖzdを抵抗分圧して前記基準電圧Ｖrefを出力電圧Ｖoutとして生成する。特に前記抵抗分圧回路１６は、前述したように前記ツェナーダイオード１１の出力温度特性ｆＺＤ(Ｔ)とは逆の温度特性ｆｎ(Ｔ)を有するので、前記基準電圧Ｖrefの温度変化を相殺して、温度変化に拘わることのない一定の前記基準電圧Ｖrefを安定に生成する。この結果、当該基準電圧回路１０の温度依存性を零（０）にすることが可能となる。
【００３６】
また上述した構成によれば、従来のようにデプレッション型のＭＯＳ-ＦＥＴを用いることがないので、その製造プロセスコストを低減することができ、またバイポーラトランジスタを用いた場合のような従来の誤動作の問題も招来することもない。従って前述した電力変換器におけるハイサイド側のフローティング動作する制御回路等に本基準電圧回路１０を組み込んでも誤動作の虞がなく、幅広い動作条件下において一定の基準電圧Ｖrefを安定に生成することができる。故に各種の電子回路に幅広く適用することができる等の実用上多大なる効果が奏せられる。
【００３７】
ところで本発明に係る基準電圧回路１０を、前述した電力変換器における駆動制御回路、例えば電源ＩＣ等に組み込む場合、製造誤差に起因する前記第１および第２の抵抗１４,１５の抵抗値Ｒ１,Ｒ２に或る程度の誤差が生じることが否めない。従ってこのような製造誤差を考慮した場合、例えば図９に示すように前記抵抗分圧回路１６にトリミング回路１７を設けることが望ましい。
【００３８】
具体的には前記抵抗分圧回路１６における前記第１の抵抗１４と前記第２の抵抗１５との間、具体的にはＬＴＣ抵抗とＨＲ抵抗との間に、例えば図１０に示すように構成したトリミング回路１７を介装する。そしてこのトリミング回路１７を介して前記基準電圧Ｖrefを得るように構成する。即ち、このトリミング回路１７は、順に直列接続された抵抗値Ｒ３〜Ｒ８の第３〜第８の抵抗２１〜２６と、これらの各抵抗２１〜２６にそれぞれ並列接続されたバイパス用のＭＯＳ-ＦＥＴからなるスイッチ素子３１〜３６とからなる。
【００３９】
これらの抵抗２１〜２６の内、前記第３および第４の抵抗２１,２２はオフセット調整用のＨＲ抵抗からなり、前記バイパス用のスイッチ素子３１,３２をオフ設定することで前記第１および第２の抵抗１４,１５間に選択的に介装される。また前記第５〜第８の抵抗２３〜２６は、同じ抵抗値のＬＴＣ抵抗とＨＲ抵抗からなる２組の抵抗対からなる。これらの対をなす前記第５および第６の抵抗２３,２４、並びに前記第７および第８の抵抗２５,２６は、前述した第１および第２の抵抗１４,１５の相対的なバラツキを補正する温度係数の調整用のものである。
【００４０】
前記第５および第６の抵抗２３,２４は前記バイパス用のスイッチ素子３３,３４の相反するオン・オフ設定により、前記第１および第２の抵抗１４,１５間の前記第１の抵抗１４側に択一的に介装される。また前記第７および第８の抵抗２５,２６もまた、前記バイパス用のスイッチ素子３５,３６の相反するオン・オフ設定により、前記第１および第２の抵抗１４,１５間の前記第２の抵抗１５側に択一的に介装される。
【００４１】
ちなみに前記スイッチ素子３１,３２は、オフセット調整を指示するｎビット、例えば２ビットの制御信号ＯＦＳ-ＴＲＩＭにより、それぞれ選択的にオン・オフ設定される。また前記スイッチ素子３３〜３６は、温度係数を設定するｍビット、例えば２ビットの制御信号ＴＭＰ-ＴＲＩＭにより選択的にオン・オフ設定される。
【００４２】
より詳しくは、例えば２ビットの前記制御信号ＴＭＰ-ＴＲＩＭにおける上位１ビットは前記スイッチ素子３３のゲートに印加されると共に、ノット回路３７を介して前記スイッチ素子３４のゲートに印加される。従って前記制御信号ＴＭＰ-ＴＲＩＭの上位１ビットが［Ｈ］レベルであるとき、前記スイッチ素子３３がオン設定されてＬＴＣ抵抗からなる抵抗値Ｒ５の前記第５の抵抗２３がバイパスされる。またＨＲ抵抗Ｒ６からなる抵抗値Ｒ６の前記第６の抵抗２４が、ＬＴＣ抵抗からなる抵抗値Ｒ１の前記第１の抵抗１４に直列に介装される。
そして前記制御信号ＴＭＰ-ＴＲＩＭの上位１ビットが［Ｌ］レベルであるときには、前記スイッチ素子３４がオン設定されてＨＲ抵抗からなる抵抗値Ｒ６の前記第６の抵抗２４がバイパスされる。そしてＬＴＣ抵抗からなる抵抗値Ｒ５の前記第５の抵抗２３が、ＬＴＣ抵抗からなる抵抗値Ｒ１の前記第１の抵抗１４に直列に介装される。
【００４３】
また２ビットの前記制御信号ＴＭＰ-ＴＲＩＭにおける下位１ビットは前記スイッチ素子３５のゲートに印加されると共に、ノット回路３８を介して前記スイッチ素子３６のゲートに印加される。従って前記制御信号ＴＭＰ-ＴＲＩＭの下位１ビットが［Ｈ］レベルであるとき、前記スイッチ素子３５がオン設定されてＬＴＣ抵抗からなる抵抗値Ｒ７の前記第７の抵抗２５がバイパスされる。同時にＨＲ抵抗からなる抵抗値Ｒ８の前記第８の抵抗２６がＨＲ抵抗からなる抵抗値Ｒ２の前記第２の抵抗１５に直列に介装される。
そして前記制御信号ＴＭＰ-ＴＲＩＭの下位１ビットが［Ｌ］レベルであるときには、前記スイッチ素子３６がオン設定されてＨＲ抵抗からなる抵抗値Ｒ８の前記第８の抵抗２６がバイパスされ、ＬＴＣ抵抗からなる抵抗値Ｒ７の前記第７の抵抗２５がＨＲ抵抗からなる抵抗値Ｒ２の前記第２の抵抗１５に直列に介装される。
【００４４】
従って前記抵抗分圧回路１６における上位電圧側の抵抗は、前記制御信号ＴＭＰ-ＴＲＩＭの上位１ビットに応じて前記第１の抵抗１４に前記第５または第６の抵抗２３,２４を択一的に接続したものとなる。故に前記抵抗分圧回路１６における上位電圧側の抵抗の温度特性（抵抗温度係数）が、零（０）または前記第６の抵抗２４の温度特性（抵抗温度係数）に選択的に設定される。
【００４５】
また前記抵抗分圧回路１６における下位電圧側の抵抗は、前記制御信号ＴＭＰ-ＴＲＩＭの下位１ビットに応じて前記第２の抵抗１５に前記第７または第８の抵抗２５,２６を択一的に接続したものとして設定される。故に前記抵抗分圧回路１６における下位電圧側の抵抗の抵抗温度係数が、前記第２の抵抗１５の抵抗温度係数、または前記第２および第８の抵抗１５,２６の各抵抗温度係数を加算したものとして選択的に設定される。
【００４６】
尚、前記抵抗分圧回路１６における上位電圧側の抵抗値は、ＬＴＣ抵抗からなる前記第５の抵抗２３およびＨＲ抵抗からなる前記第６の抵抗２４の抵抗値が等しく設定されているので、前記制御信号ＴＭＰ-ＴＲＩＭによって変化することはない。また同様に前記抵抗分圧回路１６における下位電圧側の抵抗値は、ＬＴＣ抵抗からなる前記第７の抵抗２５およびＨＲ抵抗からなる前記第８の抵抗２６の抵抗値が等しく設定されているので、前記制御信号ＴＭＰ-ＴＲＩＭによって変化することはない。従って前記抵抗分圧回路１６の抵抗分圧比を変更することなく、前記制御信号ＴＭＰ-ＴＲＩＭに応じてその抵抗温度係数が変更設定される。そしてこれに伴って前記抵抗分圧回路１６の温度係数がトリミング調整されることになる。
【００４７】
尚、前記抵抗分圧回路１６の温度係数を更に細かくトリミング調整する場合には、例えば抵抗値の等しいＬＴＣ抵抗とＨＲ抵抗との対を該抵抗分圧回路１６の上位電圧側および下位電圧側にそれぞれ直列に追加するようにすれば良い。そしてこれらの抵抗対に対応させて前記制御信号ＴＭＰ-ＴＲＩＭのビット数ｍを多くし、これらの対をなすＬＴＣ抵抗およびＨＲ抵抗の一方をそれぞれ択一的に前記第１および第２の抵抗１４,１５に直列接続するように構成すれば良い。この際、前記ビット数ｍを２ｋ（ｋは自然数）とし、前記制御信号ＴＭＰ-ＴＲＩＭの各ビットに対応させて前記各抵抗対の抵抗値に、例えば２ｋ倍の重み付けを施すことにより、該制御信号ＴＭＰ-ＴＲＩＭのビット数ｍに応じて前記温度係数をきめ細かく調整することが可能となる。
【００４８】
ここで図１１を参照しながら前記温度係数のトリミング手順の一例について説明する。この温度係数のトリミングは、先ず前記基準電圧回路１０に加える電源電圧ＶＢを遮断し、該電源電圧ＶＢから基準電位ＶＳにかけて前記トリミング回路１７を含む前記抵抗分圧回路１６に電流が流れないように設定する。この状態で前記トリミング回路１７の前記出力電圧Ｖoutを得る出力端子から所定の一定電流Ｉtrmを注入して前記抵抗分圧回路１６の下位電圧側に生起される電圧Ｖtrmを測定する。
【００４９】
そしてこの電圧Ｖtrmと上記一定電流Ｉtrmとから前記抵抗分圧回路１６の下位電圧側の実抵抗値ｒ２'（＝Ｖtrm／Ｉtrm）を計測する＜ステップＳ１＞。このようにして求められる前記実抵抗値ｒ２'は、図９に示すＨＲ抵抗からなる抵抗値Ｒ２の前記第２の抵抗１５と、図１０に示すトリミング回路１７におけるＬＴＣ抵抗からなる抵抗値Ｒ７の前記第７の抵抗２５、およびＨＲ抵抗からなる抵抗値Ｒ８の前記第８の抵抗２６とからなる直列回路の抵抗値である。その上で、図９に示す基準電圧回路１０を実現する上での前記トリミング回路１７を含む前記抵抗分圧回路１６の下位電圧側に設定する抵抗の設計値ｒ２を参照する。そして前記抵抗の設計値ｒ２と前記実抵抗値ｒ２'とから、製造プロセスに起因する抵抗誤差率Ｅ（＝ｒ２'／ｒ２）を算出する＜ステップＳ２＞。
【００５０】
次いで前記ＬＴＣ抵抗とＨＲ抵抗との間の相対的なバラツキ率Ｄを求める＜ステップＳ３＞。この相対的なバラツキ率Ｄの測定は、オフセット調整用の前記２ビットの制御信号ＯＦＳ-ＴＲＩＭを［１１］に設定して前記第３および第４の抵抗２１,２２をバイパスして行われる。その上で、先ず前記２ビットの制御信号ＴＭＰ-ＴＲＩＭを［１０］に設定して上位電圧側のＬＴＣ抵抗である前記第５の抵抗２３を短絡すると共に、下位電圧側のＨＲ抵抗である前記第８の抵抗２６を短絡する。そしてこの状態で前記トリミング回路１７の前記出力電圧Ｖoutを得る出力端子から所定の一定電流Ｉtrmを注入して前記抵抗分圧回路１６の下位電圧側に生起される電圧Ｖout１を測定する。
【００５１】
更に前記２ビットの制御信号ＴＭＰ-ＴＲＩＭを［０１］に設定して上位電圧側のＨＲ抵抗からなる前記第６の抵抗２４を短絡すると共に、下位電圧側のＬＴＣ抵抗からなる前記第７の抵抗２５を短絡する。そしてこの状態で前記トリミング回路１７の前記出力電圧Ｖoutを得る出力端子から前記所定の一定電流Ｉtrmを注入して前記抵抗分圧回路１６の下位電圧側に生起される電圧Ｖout２を測定する。
【００５２】
この場合、前述したように前記第５〜第８の抵抗２３〜２６は、ＬＴＣ抵抗であるかＨＲ抵抗であるかの違いだけであり、設計値としての抵抗値は互いに等しく設定されている。従って理想的にはＬＴＣ抵抗からなる抵抗値Ｒ７の前記第７の抵抗２５とＨＲ抵抗からなる抵抗値Ｒ２の前記第２の抵抗１５との直列回路に生起される前記電圧Ｖout１、並びにＨＲ抵抗からなる抵抗値Ｒ８の前記第８の抵抗２６とＨＲ抵抗からなる抵抗値Ｒ２の前記第２の抵抗１５との直列回路に生起される前記電圧Ｖout２とは等しくなる。
【００５３】
しかし実際的には各抵抗素子の製造プロセス上のバラツキに起因して前記電圧Ｖout１と前記電圧Ｖout２とに電圧差ΔＶが発生する。換言すれば前記電圧差ΔＶは、前記第５〜第８の抵抗２３〜２６間の相対的なバラツキに起因するものである。従ってその相対バラツキ率Ｄを、例えば
Ｄ＝Ｖout１／Ｖout２
として求める。
【００５４】
しかる後、ステップＳ１で求めた前記実抵抗値ｒ２'および前記抵抗誤差率Ｅと、ステップＳ３で求めた前記ＬＴＣ抵抗とＨＲ抵抗との間の相対的なバラツキ率Ｄに従って、前記抵抗分圧回路１６における上位電圧側の実抵抗値ｒ１'を
ｒ１'＝（ｒ１／ｒ２）×ｒ２'×Ｄ
＝ｒ１×Ｅ×Ｄ
として算出する＜ステップＳ４＞。
【００５５】
但し、ここで求められる前記実抵抗値ｒ１'は、図９に示すＬＴＣ抵抗からなる抵抗値Ｒ１の前記第１の抵抗１４と、図１０に示すトリミング回路１７におけるＬＴＣ抵抗からなる抵抗値Ｒ５の前記第５の抵抗２３およびＨＲ抵抗からなる抵抗値Ｒ６の前記第６の抵抗２４との直列回路の抵抗値である。またこの実抵抗値ｒ１'の算出は、前述したように前記第５〜第８の抵抗２３〜２６がＬＴＣ抵抗であるかＨＲ抵抗であるかの違いだけであり、設計値としての抵抗値は互いに等しいことを前提として行われる。
【００５６】
次いで上述した如く求めた実抵抗値ｒ１',ｒ２'と前記出力端子に得られた前記電圧Ｖtrmとから、前記トリミング回路１７を含む前記抵抗分圧回路１６に加わる電圧Ｖzd'を
Ｖzd'＝（ｒ１'＋ｒ２'）／ｒ２'×Ｖtrm
として逆算する＜ステップＳ５＞。その上で、例えば予め回路シミュレーション結果として求められた図示しないトリミング・テーブルを参照して、上述した実抵抗値ｒ１',ｒ２'、および前記電圧Ｖtrm,Ｖzd'から前記２ビットの制御信号ＴＭＰ-ＴＲＩＭをトリミング設定値として求める＜ステップＳ６＞。
【００５７】
そして前記２ビットの制御信号ＴＭＰ-ＴＲＩＭに従って前記スイッチ素子３３〜３６を選択的にオン・オフ設定し、前記第５〜第８の抵抗２３〜２６を前記第１および第２の抵抗１４,１５間に選択的に介装して、前記温度係数に対するトリミングを実行する。具体的にはＬＴＣ抵抗からなる前記第１の抵抗１４にＬＴＣ抵抗からなる前記第５の抵抗２３またはＨＲ抵抗からなる第６の抵抗２４を選択的に直列接続する。更にＨＲ抵抗からなる前記第２の抵抗１５にＬＴＣ抵抗からなる前記第７の抵抗２５またはＨＲ抵抗からなる第８の抵抗２６を選択的に直列接続して、抵抗分圧回路１６の温度係数に対するトリミングを行う。
【００５８】
上述したトリミング回路１７を備えて構成される基準電圧回路１０によれば、抵抗分圧回路１６の抵抗分圧比Ｎの温度特性ｆｎ(Ｔ)を、前記ツェナーダイオード１１の温度特性ｆＺＤ(Ｔ)に合わせて精度良く設定することができる。この結果、前記ツェナーダイオード１１に生起される降伏電圧Ｖzdの温度変化を高精度に補償することが可能となり、温度変化に拘わることなく前記抵抗分圧回路１６の出力電圧Ｖoutを、即ち、一定の基準電圧Ｖrefを安定に得ることが可能となる。
【００５９】
図１２は、当該基準電圧回路１０に印加する電源電圧を１２Ｖ〜２４Ｖに亘って変化されたときの、前記出力電圧Ｖoutの変化を示すシミュレーション結果である。このシミュレーション結果に示されるように、電源電圧が１２Ｖ〜２４Ｖの範囲において変化する条件下において、その周囲温度が−４０℃〜１５０℃の範囲で変化しても、前記出力電圧Ｖoutは１.００１Ｖ（最小値）〜１.０１３Ｖ（最大値）の範囲で変化するに過ぎない。従って上記電源電圧および温度の変動条件において、前記出力電圧Ｖoutである、基準電圧Ｖrefの変動誤差を１.３％以下に抑えて安定的に得ることが確認できた。
【００６０】
尚、本発明は上述した実施形態に限定されるものではない。例えば前述したオフセット調整用の第３および第４の抵抗２１,２２を省略して前記トリミング回路１７を構成することも勿論可能である。また前記トリミング回路１７における前記温度係数補正用のＬＴＣ抵抗およびＨＲ抵抗の対を、更に増やしても良いことは前述した通りである。更には前記定電圧回路１３にて生成する電圧についても、その仕様に応じた降伏電圧特性を有するツェナーダイオード１１を用いれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６１】
１０  基準電圧回路
１１  ツェナーダイオード
１２  バイアス電流回路（ＭＯＳ-ＦＥＴ）
１３  定電圧回路
１４  第１の抵抗（ＬＴＣ抵抗）
１５  第２の抵抗（ＨＲ抵抗）
１６  抵抗分圧回路
１７  トリミング回路
２１〜２６  トリミング用の抵抗（ＬＴＣ抵抗，ＨＲ抵抗）
３１〜３６  スイッチ素子（ＭＯＳ-ＦＥＴ）
３７,３８  ノット回路
【図１】
2014203690.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成27年9月4日(2015.9.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
また本発明に係る基準電圧回路は、更に前記抵抗分圧回路における前記第１および第２の抵抗の抵抗値を調整するトリミング回路を備えることを特徴としている。このトリミング回路は、好ましくは直列に接続されて前記第１の抵抗を形成する複数の抵抗体を選択的にバイパスする第１のスイッチ素子群、および直列に接続されて前記第２の抵抗を形成する複数の抵抗体を選択的にバイパスする第２のスイッチ素子群からなる。好ましくは前記第１および第２のスイッチ素子群は、外部から与えられるトリミング制御信号に従ってそれぞれオン・オフ設定される複数のＭＯＳ-ＦＥＴとして実現される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
より詳しくは、例えば２ビットの前記制御信号ＴＭＰ-ＴＲＩＭにおける上位１ビットは前記スイッチ素子３３のゲートに印加されると共に、ノット回路３７を介して前記スイッチ素子３４のゲートに印加される。従って前記制御信号ＴＭＰ-ＴＲＩＭの上位１ビットが［Ｈ］レベルであるとき、前記スイッチ素子３３がオン設定されてＬＴＣ抵抗からなる抵抗値Ｒ５の前記第５の抵抗２３がバイパスされる。またＨＲ抵抗からなる抵抗値Ｒ６の前記第６の抵抗２４が、ＬＴＣ抵抗からなる抵抗値Ｒ１の前記第１の抵抗１４に直列に介装される。
そして前記制御信号ＴＭＰ-ＴＲＩＭの上位１ビットが［Ｌ］レベルであるときには、前記スイッチ素子３４がオン設定されてＨＲ抵抗からなる抵抗値Ｒ６の前記第６の抵抗２４がバイパスされる。そしてＬＴＣ抵抗からなる抵抗値Ｒ５の前記第５の抵抗２３が、ＬＴＣ抵抗からなる抵抗値Ｒ１の前記第１の抵抗１４に直列に介装される。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記第１および第２のスイッチ素子群は、外部から与えられるトリミング制御信号に従ってそれぞれオン・オフ設定される複数のＭＯＳ-ＦＥＴからなる請求項４に記載の基準電圧回路。
【国際調査報告】
2014203690.tif 000018
2014203690.tif 000019
2014203690.tif 000020
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