(57)【要約】  誤り訂正符号化器（１０）は、インタリーブ回路（３１）、符号化演算回路（３２１，３２２）及びデインタリーブ回路（３３）を備えている。インタリーブ回路（３１）は、標準速モード時に、１系統の伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列（ＩＬ１）を生成し、２倍速モード時に、２系統のうちの各系統の伝送フレームにおいてＣ／２列間隔で配列された複数列のビットに基づいて符号化前ビット系列（ＩＬ１，ＩＬ２）を生成する。符号化演算回路（３２１，３２２）は、１系統の符号化前ビット系列（ＩＬ１）または２系統の符号化前ビット系列（ＩＬ１，ＩＬ２）に誤り訂正符号化を施す。
2017042864.tif 000002
【特許請求の範囲】
【請求項１】
標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向のビット配列のフォーマットを有する複数の伝送フレームに誤り訂正符号化を施す符号化装置であって、
前記標準速モード時に前記複数の伝送フレームが１系統で入力されたときは、前記１系統の伝送フレームのビット系列の順序を並べ替える第１インタリーブ処理を実行して１系統の符号化前ビット系列を出力し、前記Ｋ倍速モード時に前記複数の伝送フレームがＫ系統の伝送フレームに分かれて入力されたときは、前記Ｋ系統の伝送フレームのビット系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の符号化前ビット系列を並列に出力するインタリーブ回路と、
前記１系統の符号化前ビット系列または前記Ｋ系統の符号化前ビット系列のいずれか一方に対して誤り訂正符号化を行う符号化演算回路群と、
前記符号化演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、
前記インタリーブ回路は、前記標準速モード時に、前記１系統の伝送フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列のビットに基づいて当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の伝送フレームの各系統の伝送フレームにおいてＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列を生成することを特徴とする符号化装置。
【請求項２】
請求項１記載の符号化装置であって、前記標準速モード時に生成される当該１系統の符号化前ビット系列の総数は、前記Ｋ倍速モード時に生成される当該Ｋ系統の符号化前ビット系列の総数と同一であることを特徴とする符号化装置。
【請求項３】
請求項１記載の符号化装置であって、前記インタリーブ回路は、前記標準速モード時に、前記Ｃ列間隔で配列された当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｃ／Ｋ列間隔で配列された当該複数列の各々からＲ行間隔でビットを順次選択することにより当該各系統の符号化前ビット系列を生成することを特徴とする符号化装置。
【請求項４】
請求項１記載の符号化装置であって、
前記インタリーブ回路は、
前記伝送フレームを一時的に記憶するインタリーブメモリと、
前記インタリーブメモリへの前記伝送フレームの書き込みを制御するインタリーブ用メモリ制御部とを含み、
前記インタリーブ用メモリ制御部は、前記標準速モード時には前記インタリーブメモリから当該１系統の符号化前ビット系列を読み出し、前記Ｋ倍速モード時には前記インタリーブメモリから当該各系統の符号化前ビット系列を読み出すことを特徴とする符号化装置。
【請求項５】
請求項１記載の符号化装置であって、前記標準速モード時に前記１系統の伝送フレームを前記インタリーブ回路に出力し、前記Ｋ倍速モード時に前記Ｋ系統の伝送フレームを前記インタリーブ回路に並列に出力する入力インタフェース回路群を更に備えることを特徴とする符号化装置。
【請求項６】
請求項１記載の符号化装置であって、
前記符号化演算回路群は、前記Ｋ倍速モード時に前記Ｋ系統の符号化前ビット系列にそれぞれ誤り訂正符号化を並列に施してＫ系統の符号化ビット系列を並列に出力する複数の符号化演算回路からなり、
前記複数の符号化演算回路のうちの１つが、前記標準速モード時に前記１系統の符号化前ビット系列に誤り訂正符号化を施して１系統の符号化ビット系列を出力し、
前記デインタリーブ回路は、前記標準速モード時に前記１系統の符号化ビット系列に対して前記第１インタリーブ処理に対応する第１デインタリーブ処理を実行して１系統のビット系列を出力し、前記Ｋ倍速モード時に前記Ｋ系統の符号化ビット系列に対して前記第２インタリーブ処理に対応する第２デインタリーブ処理を実行してＫ系統のビット系列を並列に出力することを特徴とする符号化装置。
【請求項７】
請求項６記載の符号化装置であって、
前記デインタリーブ回路は、
前記標準速モード時に前記１系統の符号化ビット系列を一時的に記憶し、前記Ｋ倍速モード時に前記Ｋ系統の符号化ビット系列を一時的に記憶するデインタリーブメモリと、
前記デインタリーブメモリへの前記１系統の符号化ビット系列または前記Ｋ系統の符号化ビット系列の書き込みを制御するデインタリーブ用メモリ制御部とを含み、
前記デインタリーブ用メモリ制御部は、前記標準速モード時には前記デインタリーブメモリに記憶されている当該１系統の符号化ビット系列からビットを選択的に読み出すことにより前記第１デインタリーブ処理を行い、前記Ｋ倍速モード時には前記デインタリーブメモリに記憶されている当該Ｋ系統の符号化ビット系列からビットを選択的に読み出すことにより前記第２デインタリーブ処理を行うことを特徴とする符号化装置。
【請求項８】
請求項６記載の符号化装置であって、前記標準速モード時に前記デインタリーブ回路から入力された当該１系統のビット系列を外部に出力し、前記Ｋ倍速モード時に前記デインタリーブ回路から入力された当該Ｋ系統のビット系列を外部に並列に出力する出力インタフェース回路群を更に備えることを特徴とする符号化装置。
【請求項９】
請求項１記載の符号化装置であって、前記伝送フレームは、ＩＴＵ−Ｔ勧告Ｇ．７０９に準拠していることを特徴とする符号化装置。
【請求項１０】
標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向の受信値配列のフォーマットを有する複数の受信フレームに誤り訂正復号を施す復号装置であって、
前記標準速モード時に前記複数の受信フレームが１系統で入力されたときは、前記１系統の受信フレームの受信値系列の順序を並べ替える第１インタリーブ処理を実行して１系統の受信値系列を出力し、前記Ｋ倍速モード時に前記複数の受信フレームがＫ系統の受信フレームに分かれて入力されたときは、前記Ｋ系統の受信フレームの受信値系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の受信値系列を並列に出力するインタリーブ回路と、
前記１系統の受信値系列または前記Ｋ系統の受信値系列のいずれか一方に対して誤り訂正復号を行う復号演算回路群と、
前記復号演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、
前記インタリーブ回路は、前記標準速モード時に、前記１系統の受信フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列の受信値に基づいて当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の受信フレームの各系統の受信フレームにおいてＣ／Ｋ列間隔で配列された複数列の受信値に基づいて当該各系統の受信値系列を生成することを特徴とする復号装置。
【請求項１１】
請求項１０記載の復号装置であって、前記標準速モード時に生成される当該１系統の受信値系列の総数は、前記Ｋ倍速モード時に生成される当該Ｋ系統の受信値系列の総数と同一であることを特徴とする復号装置。
【請求項１２】
請求項１０記載の復号装置であって、前記インタリーブ回路は、前記標準速モード時に、前記Ｃ列間隔で配列された当該複数列の各々からＲ行間隔（Ｒは正整数）で受信値を順次選択することにより当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｃ／Ｋ列間隔で配列された当該複数列の各々からＲ行間隔で受信値を順次選択することにより当該各系統の受信値系列を生成することを特徴とする復号装置。
【請求項１３】
請求項１０記載の復号装置であって、
前記インタリーブ回路は、
前記受信フレームを一時的に記憶するインタリーブメモリと、
前記インタリーブメモリへの前記受信フレームの書き込みを制御するインタリーブ用メモリ制御部とを含み、
前記インタリーブ用メモリ制御部は、前記標準速モード時には前記インタリーブメモリから当該１系統の受信値系列を読み出し、前記Ｋ倍速モード時には前記インタリーブメモリから当該各系統の受信値系列を読み出すことを特徴とする復号装置。
【請求項１４】
請求項１０記載の復号装置であって、前記標準速モード時に前記１系統の受信フレームを前記インタリーブ回路に出力し、前記Ｋ倍速モード時に前記Ｋ系統の受信フレームを前記インタリーブ回路に並列に出力する入力インタフェース回路群を更に備えることを特徴とする復号装置。
【請求項１５】
請求項１０記載の復号装置であって、
前記復号演算回路群は、前記Ｋ倍速モード時に前記Ｋ系統の受信値系列にそれぞれ誤り訂正復号を並列に施してＫ系統の復号ビット系列を並列に出力する複数の復号演算回路からなり、
前記複数の復号演算回路のうちの１つが、前記標準速モード時に前記１系統の受信値系列に誤り訂正符号化を施して１系統の復号ビット系列を出力し、
前記デインタリーブ回路は、前記標準速モード時に前記１系統の復号ビット系列に対して前記第１インタリーブ処理に対応する第１デインタリーブ処理を実行して１系統の推定ビット系列を出力し、前記Ｋ倍速モード時に前記Ｋ系統の復号ビット系列に対して前記第２インタリーブ処理に対応する第２デインタリーブ処理を実行してＫ系統の推定ビット系列を並列に出力することを特徴とする復号装置。
【請求項１６】
請求項１５記載の復号装置であって、
前記デインタリーブ回路は、
前記標準速モード時に前記１系統の復号ビット系列を一時的に記憶し、前記Ｋ倍速モード時に前記Ｋ系統の復号ビット系列を一時的に記憶するデインタリーブメモリと、
前記デインタリーブメモリへの前記１系統の復号ビット系列または前記Ｋ系統の復号ビット系列の書き込みを制御するデインタリーブ用メモリ制御部とを含み、
前記デインタリーブ用メモリ制御部は、前記標準速モード時には前記デインタリーブメモリに記憶されている当該１系統の復号ビット系列からビットを選択的に読み出すことにより前記第１デインタリーブ処理を行い、前記Ｋ倍速モード時には前記デインタリーブメモリに記憶されている当該Ｋ系統の復号ビット系列からビットを選択的に読み出すことにより前記第２デインタリーブ処理を行うことを特徴とする復号装置。
【請求項１７】
請求項１５記載の復号装置であって、前記標準速モード時に前記デインタリーブ回路から入力された当該１系統の推定ビット系列を外部に出力し、前記Ｋ倍速モード時に前記デインタリーブ回路から入力された当該Ｋ系統の推定ビット系列を外部に並列に出力する出力インタフェース回路群を更に備えることを特徴とする復号装置。
【請求項１８】
請求項１記載の符号化装置と、
前記符号化装置の出力系列を送信用の変調信号に変換する送信回路と、
を備えることを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルデータのビットの誤りを訂正するための誤り訂正技術に関し、特に、光通信などのディジタル通信に使用される誤り訂正技術に関するものである。
【背景技術】
【０００２】
誤り訂正技術は、ディジタル通信システム、情報記録システム及び計算機システムなどのシステムで発生するディジタルデータのビットの誤りを訂正する技術として広く採用されている。たとえば、光転送ネットワーク・インタフェースの仕様を定めるＩＴＵ−Ｔ勧告Ｇ．７０９（非特許文献１）では、光伝送フレームの一種であるＯＴＵｋ（Ｏｐｔｉｃａｌ  ｃｈａｎｎｅｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ−ｋ）フレームのフォーマットが規定されており、このＯＴＵｋフレームでは、クライアント信号を含むペイロードに前方誤り訂正（ＦＥＣ：Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）符号が付加されている。ここで、ＯＴＵｋにおける「ｋ」は、伝送速度に応じて定まる値であり、１から４のうちのいずれかの整数値をとる。たとえば、ＯＴＵ１フレームを用いたデータ伝送の場合、１データ系列当たり約２．５Ｇｂｉｔ／ｓの伝送速度を確保することができる。なお、１Ｇｂｉｔ／ｓは毎秒１ギガビットを意味する。ＯＴＵ４フレームを用いたデータ伝送の場合には、１データ系列当たり１００Ｇｂｉｔ／ｓ以上の伝送速度を確保することができる。【０００３】
また、前方誤り訂正の特性の改善のために、誤り訂正符号化の対象となるビット系列に対してインタリーブを行う技術も存在する。たとえば、特許文献１（特開２０１１−１４６９３２号公報）には、伝送データのビット系列の順序を並べ替えるインタリーブを行うインタリーブ回路と、このインタリーブ回路の出力に誤り訂正符号化を施す符号化演算回路と、この符号化演算回路の出力ビット系列の順序をインタリーブ前の元の順序に戻すデインタリーブ回路とを含む誤り訂正符号化器が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４６９３２号公報（たとえば、図３及び段落００４７〜００６１）
【非特許文献】
【０００５】
【非特許文献１】ＩＴＵ−Ｔ勧告Ｇ．７０９／Ｙ．１３３１，“Ｉｎｔｅｒｆａｃｅｓ  ｆｏｒ  ｔｈｅ  ｏｐｔｉｃａｌ  ｔｒａｎｓｐｏｒｔ  ｎｅｔｗｏｒｋ”
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年の通信網におけるトラフィック需要の増大に伴い、通信装置の伝送速度の向上が求められており、通信網の状態に応じて通信装置の伝送速度を切り換える必要が生ずる場合がある。この場合、その伝送速度の切り換えに応じて誤り訂正符号化の処理速度も切り換えなければならない。たとえば、１００Ｇｂｉｔ／ｓの伝送速度がその倍速の２００Ｇｂｉｔ／ｓに切り替えられる場合、２００Ｇｂｉｔ／ｓの伝送速度に合わせて誤り訂正符号化の処理速度を２倍以上に切り換える必要がある。【０００７】
しかしながら、誤り訂正符号化の処理速度の切り換えが可能となるように回路が設計されると、回路の大規模化と通信装置の高コスト化とを招くという課題があった。たとえば、１台の通信装置内に特許文献１に開示されている誤り訂正符号化器が２個実装されれば、これら２個の誤り訂正符号化器が並列に動作する動作モードと、１個の誤り訂正符号化器のみが動作する動作モードとを実現することができる。これら動作モードのうちの一方から他方へ切り換えることで、誤り訂正符号化の処理速度を２倍または１／２倍へ切り換えることができる。しかしながら、並列動作可能な２個の誤り訂正符号化器を実装することにより、回路全体が大規模化するという課題がある。【０００８】
上記に鑑みて本発明の目的は、回路規模の増大を抑制しつつ誤り訂正符号化の処理速度の切り換えを可能とする符号化装置、復号装置及び送信装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による符号化装置は、標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向のビット配列のフォーマットを有する複数の伝送フレームに誤り訂正符号化を施す符号化装置であって、前記標準速モード時に前記複数の伝送フレームが１系統で入力されたときは、前記１系統の伝送フレームのビット系列の順序を並べ替える第１インタリーブ処理を実行して１系統の符号化前ビット系列を出力し、前記Ｋ倍速モード時に前記複数の伝送フレームがＫ系統の伝送フレームに分かれて入力されたときは、前記Ｋ系統の伝送フレームのビット系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の符号化前ビット系列を並列に出力するインタリーブ回路と、前記１系統の符号化前ビット系列または前記Ｋ系統の符号化前ビット系列のいずれか一方に対して誤り訂正符号化を行う符号化演算回路群と、前記符号化演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、前記インタリーブ回路は、前記標準速モード時に、前記１系統の伝送フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列のビットに基づいて当該１系統の符号化前ビット系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の伝送フレームの各系統の伝送フレームにおいてＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列を生成することを特徴とする。【００１０】
本発明の第２の態様による復号装置は、標準速モードまたはＫ倍速モード（Ｋは２以上の整数）のいずれか一方で動作し、各々が行方向及び列方向の受信値配列のフォーマットを有する複数の受信フレームに誤り訂正復号を施す復号装置であって、前記標準速モード時に前記複数の受信フレームが１系統で入力されたときは、前記１系統の受信フレームの受信値系列の順序を並べ替える第１インタリーブ処理を実行して１系統の受信値系列を出力し、前記Ｋ倍速モード時に前記複数の受信フレームがＫ系統の受信フレームに分かれて入力されたときは、前記Ｋ系統の受信フレームの受信値系列の順序を並べ替える第２インタリーブ処理を実行してＫ系統の受信値系列を並列に出力するインタリーブ回路と、前記１系統の受信値系列または前記Ｋ系統の受信値系列のいずれか一方に対して誤り訂正復号を行う復号演算回路群と、前記復号演算回路群の出力系列に対してデインタリーブ処理を行うデインタリーブ回路とを備え、前記インタリーブ回路は、前記標準速モード時に、前記１系統の受信フレームにおいてＣ列間隔（ＣはＫの倍数）で配列された複数列の受信値に基づいて当該１系統の受信値系列を生成し、前記Ｋ倍速モード時に、前記Ｋ系統の受信フレームの各系統の受信フレームにおいてＣ／Ｋ列間隔で配列された複数列の受信値に基づいて当該各系統の受信値系列を生成することを特徴とする。【００１１】
本発明の第３の態様による送信装置は、前記第１の態様による符号化装置の出力系列を送信信号に変換する送信回路とを備えることを特徴とする。【００１２】
本発明の第４の態様による受信装置は、前記送信装置から前記送信信号を受信して前記伝送フレームに対応する受信フレームを出力する受信回路と、前記受信フレームに誤り訂正復号を施す前記復号装置とを備えることを特徴とする。
【発明の効果】
【００１３】
この発明によれば、標準速モード時には、１系統の伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列が生成される。一方、Ｋ倍速モード時には、各系統の伝送フレームにおいて、Ｃ列間隔の１／Ｋ倍、すなわちＣ／Ｋ列間隔で配列された複数列のビットに基づいて当該各系統の符号化前ビット系列が生成される。これにより、Ｋ倍速モード時の第２インタリーブ処理に必要な伝送フレームの一時記憶容量を抑制することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る実施の形態１のディジタル伝送システムの概略構成を示す機能ブロック図である。
【図２】実施の形態１の誤り訂正符号化器の概略構成を示す機能ブロック図である。
【図３】実施の形態１の誤り訂正符号化器におけるインタリーブ回路の概略構成を示す機能ブロック図である。
【図４】実施の形態１の誤り訂正符号化器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。
【図５】（Ａ），（Ｂ）は、ＯＴＵｋフレームのフォーマットを示す図である。
【図６】（Ａ）〜（Ｃ）は、実施の形態１に係る伝送フレームの構成例を示す図である。
【図７】標準速モード時に伝送される伝送フレームを示す図である。
【図８】伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図９】（Ａ），（Ｂ）は、２倍速モード時に伝送される伝送フレームを示す図である。
【図１０】２倍速モード時に伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図１１】２倍速モード時に伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図１２】標準速モード時に伝送される並列数５１２の伝送フレームを示す図である。
【図１３】（Ａ），（Ｂ）は、並列数５１２の伝送フレームの構成例を示す図である。
【図１４】標準速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図１５】（Ａ），（Ｂ）は、２倍速モード時に伝送される並列数５１２の伝送フレームを示す図である。
【図１６】２倍速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図１７】２倍速モード時に並列数５１２の伝送フレームに対して符号化前ビット系列のビットの割り当てが行われた状態を例示する図である。
【図１８】実施の形態１の誤り訂正復号器の概略構成を示す機能ブロック図である。
【図１９】実施の形態１の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。
【図２０】実施の形態１の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。
【図２１】本発明に係る実施の形態２の誤り訂正符号化器の概略構成を示す機能ブロック図である。
【図２２】実施の形態２の誤り訂正符号化器におけるインタリーブ回路の概略構成を示す機能ブロック図である。
【図２３】実施の形態２の誤り訂正符号化器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。
【図２４】実施の形態２の誤り訂正復号器の概略構成を示す機能ブロック図である。
【図２５】実施の形態２の誤り訂正復号器におけるインタリーブ回路の概略構成を示す機能ブロック図である。
【図２６】実施の形態２の誤り訂正復号器におけるデインタリーブ回路の概略構成を示す機能ブロック図である。
【図２７】本発明に係る実施の形態３のディジタル伝送システムの概略構成を示す機能ブロック図である。
【図２８】ＯＴＵｋＶフレームの構成例を示す図である。
【図２９】ＯＴＵｋＶフレームの他の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明に係る種々の実施の形態について詳細に説明する。なお、図面全体において同一符号を付された構成要素は、同一構成及び同一機能を有するものとする。
【００１６】
実施の形態１．
図１は、本発明に係る実施の形態１のディジタル伝送システム１（以下、単に「伝送システム１」という。）の概略構成を示す機能ブロック図である。図１に示される伝送システム１は、情報源２から入力された情報信号ＩＳを光信号などの変調信号に変換して通信路４に送出する送信装置Ｔｘと、通信路４を経て入力された当該変調信号を受信する受信装置Ｒｘとを備えている。情報源２は、送信装置Ｔｘに設定された伝送速度に応じて、１系統または２系統のディジタル信号を情報信号ＩＳとして誤り訂正符号化器１０に供給することができる。後述するように、本実施の形態では、情報源２は、その伝送速度が標準速度に設定されている場合には１系統のディジタル信号を供給する。一方、その伝送速度が２倍速に設定されている場合には、情報源２は、当該１系統のディジタル信号を２系統のディジタル信号に分割して誤り訂正符号化器１０に並列に供給する。なお、情報源２が送信装置Ｔｘの構成要素となるように送信装置Ｔｘの構成を変更してもよい。
【００１７】
送信装置Ｔｘは、入力された情報信号ＩＳに符号化処理を施して符号化信号ＣＳを生成する誤り訂正符号化器１０と、この誤り訂正符号化器１０の出力を送信用の変調信号に変換して通信路４に送出する送信回路と、送信制御部１４とを備えている。送信回路は、符号化信号ＣＳに送信信号点マッピング処理及びディジタル信号処理を施して１系統のディジタル送信信号を生成する送信用信号処理回路１１と、当該ディジタル送信信号をアナログ送信信号に変換するＤ／Ａ変換器（ＤＡＣ）１２と、当該アナログ送信信号に基づき変調信号を生成して通信路４に送出する変調器１３とで構成されている。伝送システム１が光伝送システムの場合、変調器１３は、たとえば、多値ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）またはＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ−Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）などの多値変調方式に従い、当該アナログ送信信号により光の強度もしくは位相またはこれらの双方を変調することで変調光を生成し、その変調光を光ファイバなどの通信路４に送出することができる。なお、多値変調方式は、所望の伝送速度を確保することができるのであれば、上記多値ＱＡＭ及びＱＰＳＫに限定されるものではない。
【００１８】
本実施の形態の送信装置Ｔｘは、情報信号ＩＳを標準速度（たとえば、１００Ｇｂｉｔ／ｓ）で送信する標準速モード、及び、情報信号ＩＳを標準速度の２倍の伝送速度（たとえば、２００Ｇｂｉｔ／ｓ）で送信する２倍速モードという２種類の動作モードを有している。送信制御部１４は、設定された伝送速度（標準速度またはその２倍速）に応じて、標準速モードまたは２倍速モードのいずれか一方で送信装置Ｔｘを動作させる。後述するように、送信装置Ｔｘが標準速モードで動作するとき、誤り訂正符号化器１０は、情報源２から１系統の情報系列を受信し、１系統の符号系列を出力する。一方、送信装置Ｔｘが２倍速モードで動作するとき、誤り訂正符号化器１０は、情報源２から２系統の情報系列を受信し、２系統の符号系列を出力する。また、送信制御部１４は、動作モードを示す情報を含む通信制御情報を送信用信号処理回路１１に供給することができる。送信用信号処理回路１１は、２系統の送信符号系列と通信制御情報とを多重化して１系統のディジタル送信信号を生成する。
【００１９】
なお、誤り訂正符号化器１０及び送信用信号処理回路１１のハードウェア構成は、たとえば、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）もしくはＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、またはこれらの組み合わせにより実現することができる。また、送信用信号処理回路１１、ＤＡＣ１２及び変調器１３は、公知のディジタル伝送システムで一般的に利用されている回路構成を有していればよい。
【００２０】
一方、受信装置Ｒｘは、送信装置Ｔｘから送出された変調信号を通信路４を介して受信する受信回路と、この受信回路の出力系列に誤り訂正復号を施して推定情報信号ＥＳを出力する誤り訂正復号器２０と、受信制御部２４とを備えている。その受信回路は、受信変調信号を復調してアナログ受信信号を出力する復調器２３と、当該アナログ受信信号をディジタル受信信号に変換するＡ／Ｄ変換器（ＡＤＣ）２２と、当該ディジタル受信信号を入力とする受信用信号処理回路２１とで構成されている。受信用信号処理回路２１は、ディジタル受信信号にディジタル信号処理、受信信号点デマッピング処理、多重分離及びフレーム同期処理などの信号処理を施して受信信号ＲＳを生成し、この受信信号ＲＳを誤り訂正復号器２０に出力する。
【００２１】
受信制御部２４は、送信装置Ｔｘの動作モード（標準速モードまたは２倍速モード）に合わせて標準速モードまたは２倍速モードのいずれか一方で受信装置Ｒｘを動作させる。また、受信用信号処理回路２１は、ディジタル受信信号から上記の通信制御情報を分離し、この通信制御情報を受信制御部２４に供給することができる。受信制御部２４は、この通信制御情報に基づいて送信装置Ｔｘの動作モードを判別することが可能である。後述するように、送信装置Ｔｘの動作モードが標準速モードのとき、送信用信号処理回路１１は、１系統の受信値系列を誤り訂正復号器２０に並列に出力する。誤り訂正復号器２０は、その１系統の受信値系列に誤り訂正復号を施して１系統の推定ビット系列を受信者３に出力する。一方、送信装置Ｔｘの動作モードが２倍速モードのときは、送信用信号処理回路１１は、２系統の受信値系列を誤り訂正復号器２０に並列に出力する。誤り訂正復号器２０は、その２系統の受信値系列に誤り訂正復号を施して２系統の推定ビット系列を受信者３に出力する。
【００２２】
なお、誤り訂正復号器２０及び受信用信号処理回路２１のハードウェア構成は、たとえば、ＤＳＰ、ＡＳＩＣもしくはＦＰＧＡまたはこれらの組み合わせにより実現することができる。また、受信用信号処理回路２１、ＡＤＣ２２及び復調器２３は、公知のディジタル伝送システムで一般的に使用されている回路構成を有していればよい。
【００２３】
次に、図２は、誤り訂正符号化器１０の概略構成を示す機能ブロック図である。図２に示されるように誤り訂正符号化器１０は、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）３０１，３０２と、インタリーブ回路３１と、互いに同じ構成を有する符号化演算回路３２１，３２２と、デインタリーブ回路３３と、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）３４１，３４２とを備えている。
【００２４】
図２には、説明の便宜上、２系統の情報系列ＩＳ１，ＩＳ２が誤り訂正符号化器１０に並列に入力される２倍速モード時の状態が示されている。標準速モード時には、一方の情報系列ＩＳ１が誤り訂正符号化器１０に入力されるが、他方の情報系列ＩＳ２は入力されない。また、インタリーブ回路３１は、送信制御部１４から供給される切換制御信号Ｓｗ１に従い、標準速モード時に第１インタリーブ処理を実行し、２倍速モード時に第２インタリーブ処理を実行するように制御される。デインタリーブ回路３３も、切換制御信号Ｓｗ１に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、２倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように制御される。
【００２５】
先ず、標準速モード時における誤り訂正符号化器１０の動作を説明する。入力Ｉ／Ｆ回路３０１は、入力された情報系列ＩＳ１に対して、たとえば入力タイミング調整処理、多重分離処理及びデスクランブル処理などの入力インタフェース処理を実行し、ＩＴＵ−Ｔ勧告Ｇ．７０９などの規格に準拠する複数の伝送フレームを構成する。これら伝送フレームのビット系列ＦＳ１はインタリーブ回路３１に出力される。伝送フレームのフォーマットについては後述する。ここで、情報系列ＩＳ１は、ＳＦＩ（Ｓｅｒｄｅｓ Ｆｒａｍｅｒ Ｉｎｔｅｒｆａｃｅ）などのインタフェース規格によるパラレル信号として入力Ｉ／Ｆ回路３０１に入力されるが、この代わりに、情報系列ＩＳ１がシリアル信号として入力Ｉ／Ｆ回路３０１に入力されてもよい。また、ビット系列ＦＳ１は、パラレル信号としてインタリーブ回路３１に供給される。なお、前述の入力インタフェース処理の内容は、特に限定されるものではない。
【００２６】
次に、インタリーブ回路３１は、入力されたビット系列ＦＳ１の順序を並べ替える第１インタリーブ処理を実行して、１系統の複数の符号化前ビット系列ＩＬ１を符号化演算回路３２１に出力する。ここで、個々の符号化前ビット系列ＩＬ１の長さ（系列長）は、符号化演算回路３２１の処理単位に合わせた固定ビット長である。第１インタリーブ処理の詳細については後述する。
【００２７】
図３は、インタリーブ回路３１の構成例を概略的に示すブロック図である。図３に示されるインタリーブ回路３１は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などのバッファメモリを含むインタリーブメモリ４０と、このインタリーブメモリ４０のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４１とで構成される。インタリーブメモリ４０は、入力されるビット系列ＦＳ１，ＦＳ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路４１は、切換制御信号Ｓｗ１に従い、標準速モード時にはインタリーブメモリ４０に記憶されているビット系列から選択的にビットを読み出すことにより１系統の符号化前ビット系列ＩＬ１を出力し、２倍速モード時にはインタリーブメモリ４０に記憶されているビット系列から選択的にビットを読み出すことにより２系統の符号化前ビット系列ＩＬ１，ＩＬ２を出力する。なお、現在の動作モードは標準速モードであるので、ビット系列ＦＳ２はインタリーブメモリ４０に入力されず、インタリーブメモリ４０から符号化前ビット系列ＩＬ２は出力されない。
【００２８】
図２を参照すると、符号化演算回路３２１は、入力された符号化前ビット系列ＩＬ１に対して誤り訂正符号化を実行して、符号語ビットを含む符号化ビット系列ＥＣ１を１系統で出力する。誤り訂正符号化方式としては、たとえば、ＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）符号、ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ）符号、畳込み符号、畳込み型ターボ符号、ブロックターボ符号（ＢＴＣ：Ｂｌｏｃｋ  Ｔｕｒｂｏ  Ｃｏｄｅ）またはＬＤＰＣ（Ｌｏｗ−Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号を用いた符号化方式を採用することができる。連接符号または積符号の使用も可能である。ただし、誤り訂正能力の高い軟判定復号が可能な誤り訂正符号が使用される場合には、特にＬＤＰＣ符号を使用することが望ましい。
【００２９】
次に、デインタリーブ回路３３は、符号化演算回路３２１から入力された符号化ビット系列ＥＣ１の順序を第１インタリーブ処理前の元の順序に戻す第１デインタリーブ処理を実行して１系統の符号化ビット系列ＤＩ１を出力する。
【００３０】
図４は、デインタリーブ回路３３の構成例を概略的に示すブロック図である。図４に示されるデインタリーブ回路３３は、ＳＤＲＡＭなどのバッファメモリを含むデインタリーブメモリ４２と、このデインタリーブメモリ４２のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４３とで構成される。デインタリーブメモリ４２は、入力される符号化ビット系列ＥＣ１，ＥＣ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路４３は、切換制御信号Ｓｗ１に従い、標準速モード時にはデインタリーブメモリ４２に記憶されているビット系列から選択的にビットを読み出すことにより１系統の符号化ビット系列ＤＩ１を出力し、２倍速モード時にはデインタリーブメモリ４２に記憶されているビット系列から選択的にビットを読み出すことにより２系統の符号化前ビット系列ＤＩ１，ＤＩ２を出力する。なお、現在の動作モードは標準速モードであるので、符号化ビット系列ＥＣ２はデインタリーブメモリ４２に入力されず、デインタリーブメモリ４２から符号化ビット系列ＤＩ２は出力されない。
【００３１】
図２を参照すると、出力Ｉ／Ｆ回路３４１は、入力された符号化ビット系列ＤＩ１に対して、たとえばスクランブル処理、多重化処理、出力タイミング調整処理などの出力インタフェース処理を実行して１系統の符号系列ＣＳ１を生成する。この符号系列ＣＳ１は、符号化信号ＣＳとして送信用信号処理回路１１に出力される。ここで、符号系列ＣＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として出力されるが、この代わりにシリアル信号として出力されてもよい。なお、前述の出力インタフェース処理の内容は、特に限定されるものではない。
【００３２】
以上に説明した標準速モード時の動作では、入力Ｉ／Ｆ回路３０２の信号の入出力、符号化演算回路３２２の信号の入出力、並びに出力Ｉ／Ｆ回路３４２の信号の入出力はなされていない。よって、標準速モード時には、消費電力の削減のために、入力Ｉ／Ｆ回路３０２、符号化演算回路３２２及び出力Ｉ／Ｆ回路３４２の動作は停止していてもよい。
【００３３】
次に、２倍速モード時における誤り訂正符号化器１０の動作を説明する。２倍速モード時には、入力Ｉ／Ｆ回路３０２、符号化演算回路３２２及び出力Ｉ／Ｆ回路３４２は、それぞれ、入力Ｉ／Ｆ回路３０１、符号化演算回路３２１及び出力Ｉ／Ｆ回路３４１と同様に動作する。
【００３４】
入力Ｉ／Ｆ回路３０１，３０２は、並列に入力された２系統の情報系列ＩＳ１，ＩＳ２に対してそれぞれ入力インタフェース処理を実行し、ＩＴＵ−Ｔ勧告Ｇ．７０９などの規格に準拠する２系統の伝送フレームをそれぞれ構成する。これら伝送フレームのビット系列ＦＳ１，ＦＳ２はインタリーブ回路３１に出力される。
【００３５】
インタリーブ回路３１は、並列に入力されたビット系列ＦＳ１，ＦＳ１の順序を並べ替える第２インタリーブ処理を実行して、２系統の符号化前ビット系列ＩＬ１，ＩＬ２をそれぞれ符号化演算回路３２１，３２２に並列に出力する。第２インタリーブ処理の詳細については後述する。
【００３６】
次に、符号化演算回路３２１，３２２は、入力された２系統の符号化前ビット系列ＩＬ１に対してそれぞれ誤り訂正符号化を実行して、符号語ビットを含む符号化ビット系列ＥＣ１，ＥＣ２を２系統で並列に出力する。
【００３７】
次に、デインタリーブ回路３３は、入力された２系統の符号化ビット系列ＥＣ１，ＥＣ２の順序を第２インタリーブ処理前の元の順序に戻す第２デインタリーブ処理を実行して２系統の符号化ビット系列ＤＩ１，ＤＩ２をそれぞれ出力Ｉ／Ｆ回路３４１，３４２に並列に出力する。そして、出力Ｉ／Ｆ回路３４１，３４２は、入力された符号化ビット系列ＤＩ１，ＤＩ２に対してそれぞれ出力インタフェース処理を実行して２系統の符号系列ＣＳ１，ＣＳ２を生成する。これら符号系列ＣＳ１，ＣＳ２は、符号化信号ＣＳとして送信用信号処理回路１１に出力される。
【００３８】
以上に説明した２倍速モード時では、誤り訂正符号化器１０は、２系統の情報系列ＩＳ１，ＩＳ２の符号化処理を並列に実行するので、標準速モード時の場合と比べて２倍の速度で符号化処理を実行することができる。以下、一方の情報系列ＩＳ１に対する、ビット系列ＦＳ１、符号化前ビット系列ＩＬ１、符号化ビット系列ＥＣ１，ＤＩ１及び符号系列ＣＳ１の系統を「系統Ａ」と呼び、他方の情報系列ＩＳ２に対する、ビット系列ＦＳ２、符号化前ビット系列ＩＬ２、符号化ビット系列ＥＣ２，ＤＩ２及び符号系列ＣＳ２の系統を「系統Ｂ」と呼ぶこととする。
【００３９】
なお、２倍速モード時には、インタリーブ回路３１は、第２インタリーブ処理により、系統Ａのビット系列ＦＳ１のビットの一部を系統Ｂの符号化前ビット系列ＩＬ２に割り当ててもよく、逆に、系統Ｂのビット系列ＦＳ２のビットの一部を系統Ａの符号化前ビット系列ＩＬ１に割り当ててもよい。このため、系統Ａにおけるビット系列ＦＳ１のビットとインタリーブ後の符号化前ビット系列ＩＬ１のビットとは、必ずしも互いに一対一で対応する必要はない。同様に、系統Ｂにおけるビット系列ＦＳ２のビットとインタリーブ後の符号化前ビット系列ＩＬ２のビットも、必ずしも互いに一対一で対応する必要はない。
【００４０】
また、誤り訂正符号化器１０の回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２は、パイプライン方式でデータを受け渡すように構成されてもよい。あるいは、これら回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２の各々は、前段または後段の回路要素から参照可能な作業用メモリ領域にアクセスしてデータの受け渡しを行うように構成されてもよい。更に、これら回路要素３０１，３０２，３１，３２１，３２２，３３，３４１，３４２の任意の回路要素間をＳＦＩなどの所定のインタフェース規格に従って接続しても構わない。
【００４１】
次に、入力Ｉ／Ｆ回路３０１，３０２で生成される伝送フレームの具体例について説明する。
【００４２】
本実施の形態の伝送フレームは、ＩＴＵ−Ｔ勧告Ｇ．７０９に準拠するＯＴＵｋフレームと等価な構造を有するものである。図５（Ａ），（Ｂ）は、ＯＴＵｋフレーム５のフォーマットを概略的に示す図であり、図６（Ａ）〜（Ｃ）は、本実施の形態で使用される伝送フレーム＃０，＃１，＃２，＃３の構成例を示す図である。
【００４３】
図５（Ａ）に示されるように、ＯＴＵｋフレーム５は、４行×（Ｃａ×１６）列のフレームサイズを有し、各列は、１行当たり１バイト（８ビット）の情報を収容する。また、ＯＴＵｋフレーム５は、制御情報を収容するＯＨ（オーバヘッド）領域５ａと、クライアント信号を示す情報系列を収容するペイロード領域５ｂと、誤り訂正符号のパリティ系列を収容するパリティ系列領域５ｃとで構成されている。ＯＨ領域５ａ及びペイロード領域５ｂの合計サイズは、４行×（Ｃｉ×１６）列である。Ｃａ＝２５５，Ｃｉ＝２３９の場合、ＯＴＵｋフレーム５のサイズは、４行×４０８０列であり、ＯＨ領域５ａ及びペイロード領域５ｂの合計サイズは、４行×３８２４列である。図５（Ｂ）の矢印で示されるように、ＯＴＵｋフレーム５のビットの伝送順序（すなわちビット系列の順序）は、列方向に沿って左端から右端へ、行方向に沿って上端から下端へ、且つ最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へと規定されている。なお、列方向は、列が配列されている方向を意味し、行方向は、行が配列されている方向を意味する。
【００４４】
図６（Ａ）に示される４個の伝送フレーム＃０〜＃３が、ＯＴＵｋフレーム５の１個分に相当する。４個の伝送フレーム＃０〜＃３は全て同一のフレーム構造を有している。各伝送フレームは、図６（Ａ），（Ｂ）に示されるように１２８行×Ｃａ列のサイズを有しており、各列は、１行当たり１ビットの情報を収容する。このような伝送フレーム＃０〜＃３の行方向サイズｎ（＝１２８）は「並列数」と呼ばれる。ＯＴＵｋフレーム５のＯＨ領域５ａに収容されるべき制御情報は、伝送フレーム＃０〜＃３の０番目の列からなる４つのＯＨ領域Ｆａに分かれて収容される。ＯＴＵｋフレーム５のペイロード領域５ｂに収容されるべき情報信号は、伝送フレーム＃０〜＃３の１番目〜（Ｃｉ−１）番目の列からなる４つの情報系列領域Ｆｂに分かれて収容される。そして、ＯＴＵｋフレーム５のパリティ系列領域５ｃに収容されるべきパリティ系列は、伝送フレーム＃０〜＃３のＣｉ番目〜（Ｃａ−１）番目の列からなる４つのパリティ系列領域Ｆｃに分かれて収容される。
【００４５】
また、図６（Ｃ）の矢印で示されるように、伝送フレーム＃０〜＃３のビットの伝送順序は、伝送フレーム＃０，＃１，＃２，＃３の順番で、各領域ごとに、行方向に沿って上端から下端へ、列方向に沿って左端から右端へと定められている。このビットの伝送順序は、ＯＴＵｋフレーム５のビットの伝送順序と対応している。
【００４６】
なお、各伝送フレームは、ＯＨ領域Ｆａ、情報系列領域Ｆｂ及びパリティ系列領域Ｆｃに区分けされているが、本発明は、この区分けに限定されるものではない。ＯＴＵｋフレーム５の論理的な構造に則っていれば、各伝送フレームの区分けは、どのような区分けになっていてもよい。たとえば、ＯＨ領域、情報系列領域、ＯＨ領域及びパリティ系列領域がこの順番で縞模様のように配列された構造を有する伝送フレームが採用されてもよい。また、ＯＴＵｋフレーム５のフレームサイズを拡張（Ｃａを２５５よりも大きく）したＯＴＵｋＶフレームについても、本実施の形態は適用可能である。ＯＴＵｋＶフレームの構造については後述する。
【００４７】
また、図６（Ｂ）の例では、各伝送フレームの並列数ｎは１２８であるが、ＯＴＵｋフレーム５の論理的な構造と整合する値であれば、どのような値に設定されてもよい。
【００４８】
次に、標準速モード時の第１インタリーブ処理の例について説明する。図７は、標準速モード時に伝送される伝送フレーム＃０，＃１，＃２，＃３，…を示す図である。図７の例では、伝送フレーム＃０，＃１，＃２，＃３，…がこの順番で連続的に伝送される様子が示されている。
【００４９】
インタリーブ回路３１は、伝送フレームの１個単位Ｑ１及び４個単位Ｑ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。たとえば、切換制御信号Ｓｗ１を通じてインタリーブ単位及びデインタリーブ単位が切り換えられるようにインタリーブ回路３１及びデインタリーブ回路３３を構成することが可能である。
【００５０】
標準速モード時のインタリーブ回路３１は、インタリーブ単位ごとに、系統Ａの伝送フレーム＃０，＃１，…においてＣ列間隔（Ｃは２の倍数）で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより系統Ａの符号化前ビット系列ＩＬ１を生成する。以下、図８を参照しつつ、Ｃ＝４及びＲ＝８の場合の第１インタリーブ処理の例を説明する。図８は、インタリーブメモリ４０に一時的に記憶された伝送フレームに対して、１系統をなす３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１のビットの割り当てが行われた状態を例示する図である。これら３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１によって１系統の符号化前ビット系列ＩＬ１が構成される。図８の例では、ｘ番目（ｘは０〜３１のうちの任意整数）の符号化前ビット系列＃Ａｘのｗ番目ビットが割り当てられた位置に対して、ラベル「＃Ａｘ−ｂｗ」が付されている。０番目の符号化前ビット系列＃Ａ０の割り当て位置は、黒枠で強調表示されている。インタリーブ回路３１では、メモリ制御回路４１は、図８に示される割り当てに従ってインタリーブメモリ４０から符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１を順次読み出すことにより第１インタリーブ処理を行う。
【００５１】
図８に示されるように、０番目〜７番目の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ７の０番目ビット＃Ａ０−ｂ０，＃Ａ１−ｂ０，…，＃Ａ７−ｂ０は、第０列の１２７行目〜１２０行目の位置に割り当てられ、８番目〜１５番目の符号化前ビット系列＃Ａ８，＃Ａ９，…，＃Ａ１５の０番目ビット＃Ａ８−ｂ０，＃Ａ９−ｂ０，…，＃Ａ１５−ｂ０は、第１列の１２７行目〜１２０行目の位置に割り当てられ、１６番目〜２３番目の符号化前ビット系列＃Ａ１６，＃Ａ１７，…，＃Ａ２３の０番目ビット＃Ａ１６−ｂ０，＃Ａ１７−ｂ０，…，＃Ａ２３−ｂ０は、第２列の１２７行目〜１２０行目の位置に割り当てられ、２４番目〜３１番目の符号化前ビット系列＃Ａ２４，＃Ａ２５，…，＃Ａ３１の０番目ビット＃Ａ２４−ｂ０，＃Ａ２５−ｂ０，…，＃Ａ３１−ｂ０は、第３列の１２７行目〜１２０行目の位置に割り当てられている。
【００５２】
また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目〜７番目の符号化前ビット系列＃Ａ０〜＃Ａ７のビットは、インタリーブ前の伝送フレームにおいて４列間隔で配列された０番目，４番目，８番目，…の列に割り当てられており、８番目〜１５番目の符号化前ビット系列＃Ａ８〜＃Ａ１５のビットは、４列間隔で配列された１番目，５番目，９番目，…の列に割り当てられており、１６番目〜２３番目の符号化前ビット系列＃Ａ１６〜＃Ａ２３のビットは、４列間隔で配列された２番目，６番目，９番目，…の列に割り当てられており、２４番目〜３１番目の符号化前ビット系列＃Ａ２４〜＃Ａ３１のビットは、４列間隔で配列された３番目，７番目，１０番目，…の列に割り当てられている。
【００５３】
インタリーブ回路３１は、上記３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１を順次符号化演算回路３２１に出力する。たとえば、インタリーブ回路３１は、０番目の符号化前ビット系列＃Ａ０−ｂ０，＃Ａ０−ｂ１，…，＃Ａ０−ｂｙ（ｙは正整数）を出力し、次に、１番目の符号化前ビット系列＃Ａ１−ｂ０，＃Ａ１−ｂ１，…，＃Ａ１−ｂｙを出力し、更に、２番目の符号化前ビット系列＃Ａ２−ｂ０，＃Ａ２−ｂ１，…，＃Ａ２−ｂｙを出力するといった処理を行う。
【００５４】
次に、２倍速モード時の第２のインタリーブ処理の例について説明する。図９（Ａ），（Ｂ）は、２倍速モード時に伝送される伝送フレーム＃０，＃１，＃２，＃３，…を示す図である。図９（Ａ），（Ｂ）の例では、伝送フレーム＃０，＃１，＃２，＃３，…が２系統の伝送フレームに分かれて伝送される。系統Ａを通じて、図９（Ａ）に示される伝送フレーム＃０，＃１，＃０，＃１，…がこの順番で伝送され、系統Ｂを通じて、図９（Ｂ）に示される伝送フレーム＃２，＃３，＃２，＃３，…がこの順番で伝送される。
【００５５】
インタリーブ回路３１は、系統Ａについては、伝送フレームの１個単位Ｓ１及び２個単位Ｓ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。系統Ｂについても、インタリーブ回路３１は、伝送フレームの１個単位Ｒ１及び２個単位Ｒ２のうちの一方から他方へインタリーブ単位を容易に切り換えることができる。たとえば、切換制御信号Ｓｗ１を通じてインタリーブ単位及びデインタリーブ単位が切り換えられるようにインタリーブ回路３１及びデインタリーブ回路３３を構成することが可能である。
【００５６】
２倍速モード時のインタリーブ回路３１は、インタリーブ単位ごとに、系統Ａの伝送フレーム＃０，＃１，…においてＣ／２列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより符号化前ビット系列ＩＬ１を生成する。また、インタリーブ回路３１は、インタリーブ単位ごとに、系統Ｂの伝送フレーム＃２，＃３，…においてＣ／２列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより符号化前ビット系列ＩＬ２を生成する。
【００５７】
図１０は、インタリーブ前の伝送フレームに対して、系統Ａをなす１６個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ１５のビットの割り当てが行われた状態を例示する図であり、図１１は、インタリーブ前の伝送フレームに対して、系統Ｂをなす１６個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ１５のビットの割り当てが行われた状態を例示する図である。図１０の例では、ｘ番目の符号化前ビット系列＃Ｂｘ（ｘは０〜１５のうちの任意整数）のｗ番目ビットが割り当てられた位置に対して、ラベル「＃Ａｘ−ｂｗ」が付されている。０番目の符号化前ビット系列＃Ａ０の割り当て位置は、黒枠で強調表示されている。同様に、図１１の例では、ｚ番目の符号化前ビット系列＃Ｂｚ（ｚは０〜１５のうちの任意整数）のｖ番目ビットが割り当てられた位置に対して、ラベル「＃Ｂｚ−ｂｖ」が付されている。０番目の符号化前ビット系列＃Ｂ０の割り当て位置は、黒枠で強調表示されている。
【００５８】
系統Ａについては、図１０に示されるように、０番目〜７番目の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ７の０番目ビット＃Ａ０−ｂ０，＃Ａ１−ｂ０，…，＃Ａ７−ｂ０は、第０列の１２７行目〜１２０行目の位置に割り当てられ、８番目〜１５番目の符号化前ビット系列＃Ａ８，＃Ａ９，…，＃Ａ１５の０番目ビット＃Ａ８−ｂ０，＃Ａ９−ｂ０，…，＃Ａ１５−ｂ０は、第１列の１２７行目〜１２０行目の位置に割り当てられている。また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目〜７番目の符号化前ビット系列＃Ａ０〜＃Ａ７のビットは、インタリーブ前の伝送フレームにおいて２列間隔で配列された０番目，２番目，４番目，…の列に割り当てられており、８番目〜１５番目の符号化前ビット系列＃Ａ８〜＃Ａ１５のビットは、２列間隔で配列された１番目，３番目，５番目，…の列に割り当てられている。また、図１０に示されるように、ｘ番目の符号化前ビット系列＃Ａｘは、当該符号化前ビット系列＃Ａｘが割り当てられた各列における８行間隔で選択されたビットで構成されてる。各列における８行間隔というビットの選択間隔は、上記した標準速モード時の各列におけるビットの選択間隔と同じである。このようなビットの割り当ては、２フレーム分のインタリーブ単位Ｓ２または１フレーム分のインタリーブ単位Ｓ１内で繰り返し行われる。
【００５９】
一方、系統Ｂについては、図１１に示されるように、０番目〜７番目の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ７の０番目ビット＃Ｂ０−ｂ０，＃Ｂ１−ｂ０，…，＃Ｂ７−ｂ０は、第０列の１２７行目〜１２０行目の位置に割り当てられ、８番目〜１５番目の符号化前ビット系列＃Ｂ８，＃Ｂ９，…，＃Ｂ１５の０番目ビット＃Ｂ８−ｂ０，＃Ｂ９−ｂ０，…，＃Ｂ１５−ｂ０は、第１列の１２７行目〜１２０行目の位置に割り当てられている。また、各符号化前ビット系列の１番目以後のビットは、０番目ビットの割り当て位置を始点として、Ｃ（＝４）列間隔で配列された列の各々においてＲ（＝８）行間隔で選択された位置に割り当てられている。たとえば、０番目〜７番目の符号化前ビット系列＃Ｂ０〜＃Ｂ７のビットは、インタリーブ前の伝送フレームにおいて２列間隔で配列された０番目，２番目，４番目，…の列に割り当てられており、８番目〜１５番目の符号化前ビット系列＃Ｂ８〜＃Ｂ１５のビットは、２列間隔で配列された１番目，３番目，５番目，…の列に割り当てられている。また、図１１に示されるように、ｚ番目の符号化前ビット系列＃Ｂｚは、当該符号化前ビット系列＃Ａｚが割り当てられた各列における８行間隔で選択されたビットで構成されてる。各列における８行間隔というビットの選択間隔は、上記した標準速モード時の各列におけるビットの選択間隔と同じである。このようなビットの割り当ては、２フレーム分のインタリーブ単位Ｒ２または１フレーム分のインタリーブ単位Ｒ１内で繰り返し行われる。
【００６０】
インタリーブ回路３１は、上記１６個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１と、上記１６個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ３１とを符号化演算回路３２１に順次並列に出力する。
【００６１】
以上に説明したように、標準速モード時のインタリーブ回路３１は、系統Ａの伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列を生成する。一方、２倍速モード時のインタリーブ回路３１は、系統Ａ，Ｂの各々の伝送フレームにおいて、そのＣ列間隔を１／２に圧縮した間隔、すなわちＣ／２列間隔で配列された複数列のビットに基づいて系統Ａ，Ｂの符号化前ビット系列を生成する。また、標準速モード時に生成される符号化前ビット系列の総数（＝３２）は、２倍速モード時に生成される符号化前ビット系列の総数（＝１６＋１６）と同一である。このようなインタリーブは、図３に示したインタリーブメモリ４０及びメモリ制御回路４１を用いて実行され、これらインタリーブメモリ４０及びメモリ制御回路４１は、系統Ａ，Ｂで共通して使用される。これにより、インタリーブに要するメモリ全体の記憶容量を比較的小さいものとすることができる。上記の例では、標準速モード時のインタリーブ単位は最大４フレーム（図７）であり、２倍速モード時のインタリーブ単位も最大４フレーム（図９（Ａ），（Ｂ））で済む。
【００６２】
なお、図８，図１０及び図１１の例では、インタリーブ単位の行数すなわち並列数ｎは１２８行であるが、本発明はこの１２８行に限定されるものではない。たとえば、並列数ｎが５１２行である場合にもインタリーブ及びデインタリーブを実行するように誤り訂正符号化器１０及び誤り訂正復号器２０を構成することが可能である。以下、並列数ｎが５１２行である場合のインタリーブ処理の例について説明する。
【００６３】
図１２は、標準速モード時に系統Ａをなす並列数５１２の伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑ，＃０ｑ，＃１ｑ，…が伝送される様子を示す図である。４個の伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑが、図５（Ａ）のＯＴＵｋフレーム１個分に相当する。図１３（Ａ），（Ｂ）は、各伝送フレーム＃ｋｑ（ｋは１〜４のうちの任意整数）の構成例を示す図である。図１３（Ａ）に示されるように、各伝送フレーム＃ｋｑは、５１２行×Ｃａ／４列のサイズを有しており、各列は、１行当たり１ビットの情報を収容する。ＯＴＵｋフレーム５のＯＨ領域５ａに収容されるべき制御情報は、伝送フレーム＃０ｑ〜＃３ｑにおける０番目の列の３８４行目〜５１１行目の領域Ｑａに分かれて収容される。また、ＯＴＵｋフレーム５のペイロード領域５ｂに収容されるべき情報信号は、伝送フレーム＃０ｑ〜＃３ｑの情報系列領域Ｑｂに分かれて収容され、ＯＴＵｋフレーム５のパリティ系列領域５ｃに収容されるべきパリティ系列は、伝送フレーム＃０ｑ〜＃３ｑのパリティ系列領域Ｑｃに分かれて収容される。図１３（Ｃ）の矢印で示されるように、伝送フレームのビットの伝送順序は、図６（Ｃ）に示した場合と同様に、行方向に沿って上端から下端へ、列方向に沿って左端から右端へと定められている。
【００６４】
図１４は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃０ｑ，＃１ｑ，＃２ｑ，＃３ｑ，…に対して、系統Ａをなす１２８個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ１２７のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または４個のいずれかに設定される。また、インタリーブ単位は、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。すなわち、５１１〜３８４行目からなる第１の区分け領域に対して、３２個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ３１が割り当てられ、３８３〜２５６行目からなる第２の区分け領域に対して、３２個の符号化前ビット系列＃Ａ３２，＃Ａ３３，…，＃Ａ６３が割り当てられ、２５５〜１２８行目からなる第３の区分け領域に対して、３２個の符号化前ビット系列＃Ａ６４，＃Ａ６５，…，＃Ａ９５が割り当てられ、１２７〜０行目からなる第４の区分け領域に対して、３２個の符号化前ビット系列＃Ａ９６，＃Ａ９７，…，＃Ａ１２７が割り当てられている。図１４では、特に符号化前ビット系列＃Ａ０，＃Ａ３２，＃Ａ６４，＃Ａ９６の割り当て位置が黒枠で強調表示されている。図１４に示されるように、各区分け領域に対するビットの割り当て方法は、図８に示した割り当て方法と同様である。
【００６５】
次に、図１５（Ａ）は、２倍速モード時に系統Ａをなす並列数５１２の伝送フレーム＃０ｑ，＃１ｑ，＃０ｑ，…が伝送される様子を示す図であり、図１５（Ｂ）は、２倍速モード時に系統Ｂをなす並列数５１２の伝送フレーム＃２ｑ，＃３ｑ，＃２ｑ，…が伝送される様子を示す図である。図１６は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃０ｑ，＃１ｑ，＃０ｑ，…に対して、系統Ａをなす６４個の符号化前ビット系列＃Ａ０，＃Ａ１，…，＃Ａ６３のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または２個のいずれかに設定される。また、２倍速モード時のインタリーブ単位は、標準速モード時の場合と同様に、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。図１６に示されるように、各区分け領域に対するビットの割り当て方法は、図１０に示した割り当て方法と同様である。
【００６６】
一方、図１７は、インタリーブメモリ４０に一時的に記憶された伝送フレーム＃２ｑ，＃３ｑ，＃２ｑ，…に対して、系統Ｂをなす６４個の符号化前ビット系列＃Ｂ０，＃Ｂ１，…，＃Ｂ６３のビットの割り当てが行われた状態を例示する図である。インタリーブ単位は、伝送フレーム１個または２個のいずれかに設定される。また、２倍速モード時のインタリーブ単位は、標準速モード時の場合と同様に、１２８行単位で４つの領域に区分けされ、各区分け領域ごとに符号化前ビット系列のビットの割り当てが行われる。図１７に示されるように、各区分け領域に対するビットの割り当て方法は、図１１に示した割り当て方法と同様である。
【００６７】
以上に説明したように並列数５１２の場合も、標準速モード時には、系統Ａの伝送フレームにおいてＣ列間隔で配列された複数列のビットに基づいて１系統の符号化前ビット系列が生成される。一方、２倍速モード時には、系統Ａ，Ｂの各々の伝送フレームにおいて、そのＣ列間隔を１／２に圧縮した間隔、すなわちＣ／２列間隔で配列された複数列のビットに基づいて系統Ａ，Ｂの符号化前ビット系列が生成される。また、標準速モード時に生成される符号化前ビット系列の総数（＝１２８）は、２倍速モード時に生成される符号化前ビット系列の総数（＝６４＋６４）と同一である。図３に示したインタリーブメモリ４０及びメモリ制御回路４１は、系統Ａ，Ｂで共通して使用されるので、インタリーブに要するメモリ全体の記憶容量を比較的小さいものとすることができる。
【００６８】
次に、図１に示した誤り訂正復号器２０について詳細に説明する。
【００６９】
図１８は、実施の形態１の誤り訂正復号器２０の概略構成を示す機能ブロック図である。図１８に示されるように誤り訂正復号器２０は、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）５０１，５０２と、インタリーブ回路５１と、互いに同じ構成を有する復号演算回路５２１，５２２と、デインタリーブ回路５３と、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）５４１，５４２とを備えている。
【００７０】
図１８には、説明の便宜上、２系統の受信系列ＲＳ１，ＲＳ２が誤り訂正復号器２０に並列に入力される２倍速モード時の状態が示されている。標準速モード時には、一方の受信系列ＲＳ１が誤り訂正復号器２０に入力されるが、他方の受信系列ＲＳ２は入力されない。また、インタリーブ回路５１は、受信制御部２４から供給される切換制御信号Ｓｗ２に従い、標準速モード時に第１インタリーブ処理を実行し、２倍速モード時に第２インタリーブ処理を実行するように制御される。この第１インタリーブ処理及び第２インタリーブ処理は、送信装置Ｔｘにおける誤り訂正符号化器１０で行われた第１インタリーブ処理及び第２インタリーブ処理と実質的に同じである。デインタリーブ回路５３も、切換制御信号Ｓｗ２に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、２倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように制御される。
【００７１】
先ず、標準速モード時における誤り訂正復号器２０の動作を説明する。入力Ｉ／Ｆ回路５０１は、入力された受信系列ＲＳ１に対して、たとえば入力タイミング調整処理、多重分離処理、デスクランブル処理及び軟入力値計算処理などの入力インタフェース処理を実行し、上記系統Ａの伝送フレームに対応する受信フレームを構成する。これら受信フレームの受信値系列ＲＦ１はインタリーブ回路５１に出力される。ここで、受信系列ＲＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として入力Ｉ／Ｆ回路５０１に入力されるが、この代わりにシリアル信号として入力Ｉ／Ｆ回路５０１に入力されてもよい。なお、前述の入力インタフェース処理の内容は、特に限定されるものではない。
【００７２】
なお、図１に示したＡＤＣ２２及び受信用信号処理回路２１にて処理される量子化受信系列が、送信１シンボル当たりｑビットに量子化されている場合、ｑ＝１のときには硬判定復号が、ｑ＞１のときには軟判定復号がそれぞれ行われる。本実施の形態は、硬判定復号と軟判定復号のどちらにも対応可能である。なお、軟判定復号の場合、誤り訂正復号器２０におけるインタリーブ及び演算処理は、基本的には量子化単位のｑビットごとにひとまとめとして取り扱われる。また、軟入力値計算処理においては、送信１シンボルあたりｑビットの量子化受信系列を、送信１シンボルあたりＱビットの軟入力値系列へ変換する。この変換は、軟判定復号に適した符号、たとえば、畳込み符号、畳込み型ターボ符号、ブロックターボ符号またはＬＤＰＣ符号などを選択した場合に必要な処理となる。硬判定復号を行う場合は、この処理は不要である。また、送信１シンボルあたりｑビットの量子化受信系列をそのまま軟入力値系列とみなして処理することが可能な場合は、当該処理は、同様に不要となる。
【００７３】
図１８を参照すると、インタリーブ回路５１は、入力された受信値系列ＲＦ１の順序を並べ替える第１インタリーブ処理を実行して、１系統の受信値系列ＲＩ１を復号演算回路５２１に出力する。図１９は、インタリーブ回路５１の構成例を概略的に示すブロック図である。図１９に示されるインタリーブ回路５１は、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６０と、このインタリーブメモリ６０のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６１とで構成される。インタリーブメモリ６０は、入力される受信値系列ＲＦ１，ＲＦ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路６１は、切換制御信号Ｓｗ２に従い、標準速モード時にはインタリーブメモリ６０に記憶されている受信値系列から選択的に受信値を読み出すことにより１系統の受信値系列ＲＩ１を出力し、２倍速モード時にはインタリーブメモリ６０に記憶されている受信値系列から選択的に受信値を読み出すことにより２系統の受信値系列ＲＩ１，ＲＩ２を出力する。なお、現在の動作モードは標準速モードであるので、受信値系列ＲＦ２はインタリーブメモリ６０に入力されず、インタリーブメモリ６０から受信値系列ＲＩ２は出力されない。
【００７４】
図１８を参照すると、復号演算回路５２１は、入力された受信値系列ＲＩ１に対して誤り訂正復号を実行して、推定語ビットを含む推定ビット系列ＤＣ１を１系統で出力する。
【００７５】
次に、デインタリーブ回路５３は、復号演算回路５２１から入力された推定ビット系列ＤＣ１の順序を第１インタリーブ処理前の元の順序に戻す第１デインタリーブ処理を実行して１系統の推定ビット系列ＲＤ１を出力する。図２０は、デインタリーブ回路５３の構成例を概略的に示すブロック図である。図２０に示されるデインタリーブ回路５３は、ＳＤＲＡＭなどのバッファメモリを含むデインタリーブメモリ６２と、このデインタリーブメモリ６２のデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６３とで構成される。デインタリーブメモリ６２は、入力される推定ビット系列ＤＣ１，ＤＣ２を所定のフレーム数分記憶可能な容量を有している。メモリ制御回路６３は、切換制御信号Ｓｗ２に従い、標準速モード時にはデインタリーブメモリ６２に記憶されている推定ビット系列から選択的にビットを読み出すことにより１系統の推定ビット系列ＲＤ１を出力し、２倍速モード時にはデインタリーブメモリ６２に記憶されている推定ビット系列から選択的にビットを読み出すことにより２系統の推定ビット系列ＲＤ１，ＲＤ２を出力する。なお、現在の動作モードは標準速モードであるので、推定ビット系列ＤＣ２はデインタリーブメモリ６２に入力されず、デインタリーブメモリ６２から推定ビット系列ＲＤ２は出力されない。
【００７６】
図１２を参照すると、出力Ｉ／Ｆ回路５４１は、入力された推定ビット系列ＲＤ１に対して、たとえばスクランブル処理、多重化処理、出力タイミング調整処理などの出力インタフェース処理を実行して１系統の推定情報系列ＥＳ１を生成する。この推定情報系列ＥＳ１は、推定情報信号ＥＳとして受信者３に出力される。ここで、推定情報系列ＥＳ１は、ＳＦＩなどのインタフェース規格によるパラレル信号として出力されるが、この代わりにシリアル信号として出力されてもよい。なお、前述の出力インタフェース処理の内容は、特に限定されるものではない。
【００７７】
以上に説明した標準速モード時の動作では、入力Ｉ／Ｆ回路５０２の信号の入出力、復号演算回路５２２の信号の入出力、並びに出力Ｉ／Ｆ回路５４２の信号の入出力はなされていない。よって、標準速モード時には、消費電力の削減のために、入力Ｉ／Ｆ回路５０２、復号演算回路５２２及び出力Ｉ／Ｆ回路５４２の動作は停止していてもよい。
【００７８】
次に、２倍速モード時における誤り訂正復号器２０の動作を説明する。２倍速モード時には、入力Ｉ／Ｆ回路５０２、復号演算回路５２２及び出力Ｉ／Ｆ回路５４２は、それぞれ、入力Ｉ／Ｆ回路５０１、復号演算回路５２１及び出力Ｉ／Ｆ回路５４１と同様に動作する。
【００７９】
入力Ｉ／Ｆ回路５０１は、受信系列ＲＳ１に対して入力インタフェース処理を実行して受信フレームを出力し、上記系統Ａの伝送フレームに対応する受信フレームを構成する。入力Ｉ／Ｆ回路５０２は、受信系列ＲＳ２に対して入力インタフェース処理を実行して受信フレームを出力し、上記系統Ｂの伝送フレームに対応する受信フレームを構成する。これら受信フレームの受信値系列ＲＦ１，ＲＦ２はインタリーブ回路５１に出力される。
【００８０】
インタリーブ回路５１は、並列に入力された受信値系列ＲＦ１，ＲＦ１の順序を並べ替える第２インタリーブ処理を実行して、２系統の受信値系列ＲＩ１，ＲＩ２をそれぞれ復号演算回路５２１，５２２に並列に出力する。
【００８１】
次に、復号演算回路５２１，５２２は、入力された２系統の受信値系列ＩＬ１に対してそれぞれ誤り訂正復号を実行して、推定語ビットを含む推定ビット系列ＤＣ１，ＤＣ２を２系統で並列に出力する。
【００８２】
次に、デインタリーブ回路５３は、入力された２系統の推定ビット系列ＤＣ１，ＤＣ２の順序を第２インタリーブ処理前の元の順序に戻す第２デインタリーブ処理を実行して２系統の推定ビット系列ＲＤ１，ＲＤ２をそれぞれ出力Ｉ／Ｆ回路５４１，５４２に並列に出力する。そして、出力Ｉ／Ｆ回路５４１，５４２は、入力された推定ビット系列ＲＤ１，ＲＤ２に対してそれぞれ出力インタフェース処理を実行して２系統の推定情報系列ＥＳ１，ＥＳ２を生成する。これら推定情報系列ＥＳ１，ＥＳ２は、推定情報信号ＥＳとして受信者３に出力される。
【００８３】
なお、誤り訂正復号器２０の回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２は、パイプライン方式でデータを受け渡すように構成されてもよい。あるいは、これら回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２の各々は、前段または後段の回路要素から参照可能な作業用メモリ領域にアクセスしてデータの受け渡しを行うように構成されてもよい。更に、これら回路要素５０１，５０２，５１，５２１，５２２，５３，５４１，５４２の任意の回路要素間をＳＦＩなどの所定のインタフェース規格に従って接続しても構わない。
【００８４】
以上に説明したように実施の形態１によれば、誤り訂正符号化器１０内の全ての回路を２並列化することをせず、誤り訂正符号化器１０のインタリーブ回路３１及びデインタリーブ回路３３を標準速モード時と２倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化器１０及び送信装置Ｔｘを提供することができる。また、この誤り訂正符号化器１０に対応する誤り訂正復号器２０においても、全ての回路を２並列化することをせず、誤り訂正復号器２０のインタリーブ回路５１及びデインタリーブ回路５３を標準速モード時と２倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正復号器２０及び受信装置Ｒｘを提供することができる。
【００８５】
実施の形態２．
図２１は、本発明に係る実施の形態２の誤り訂正符号化器１０Ｎの概略構成を示す機能ブロック図である。本実施の形態の送信装置の構成は、図１の誤り訂正符号化器１０に代えて図２１の誤り訂正符号化器１０Ｎを有する点を除いて、実施の形態１の送信装置Ｔｘの構成と同じである。
【００８６】
図２１に示されるように誤り訂正符号化器１０Ｎは、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）３０１，…，３０Ｎと、インタリーブ回路３１Ｎと、互いに同じ構成を有する符号化演算回路３２１，…，３２Ｎと、デインタリーブ回路３３Ｎと、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）３４１，…，３４Ｎとを備えている。Ｎは、３以上の整数である。
【００８７】
インタリーブ回路３１Ｎは、２系統に代えてＮ系統の入力系列にインタリーブを施すことができる点以外は、基本的に上記実施の形態１のインタリーブ回路３１と同様の構成を有している。図２２は、インタリーブ回路３１Ｎの構成例を示す機能ブロック図である。図２２に示されるように、このインタリーブ回路３１Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ４０Ｎと、このインタリーブメモリ４０Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４１Ｎとで構成される。
【００８８】
本実施の形態の送信装置は、情報信号ＩＳを標準速度（たとえば、１００Ｇｂｉｔ／ｓ）で送信する標準速モード、及び、情報信号ＩＳを標準速度のＮ倍の伝送速度（たとえば、Ｎ×１００Ｇｂｉｔ／ｓ）で送信するＮ倍速モードという動作モードを有している。本実施の形態の送信制御部は、設定された伝送速度（標準速度またはそのＮ倍速）に応じて、標準速モードまたはＮ倍速モードのいずれか一方で送信装置を動作させる。送信装置が標準速モードで動作するとき、誤り訂正符号化器１０Ｎは、情報源から１系統の情報系列を受信し、１系統の符号系列を出力する。一方、送信装置がＮ倍速モードで動作するとき、誤り訂正符号化器１０Ｎは、情報源からＮ系統の情報系列を受信し、Ｎ系統の符号系列を出力することとなる。
【００８９】
図２１には、説明の便宜上、Ｎ系統の情報系列ＩＳ１，…，ＩＳ２が誤り訂正符号化器１０Ｎに並列に入力されるＮ倍速モード時の状態が示されている。標準速モード時には、情報系列ＩＳ１のみが誤り訂正符号化器１０Ｎに入力されるが、他の情報系列は入力されない。標準速モード時のインタリーブ回路３１Ｎは、切換制御信号Ｓｗ１に従い、第１インタリーブ処理を実行する。すなわち、インタリーブ回路３１Ｎは、上記実施の形態１のインタリーブ回路３１と同様に、インタリーブ単位ごとに、１系統の伝送フレームにおいてＣ列間隔（ＣはＮの倍数）で配列されている複数列に着目し、当該複数列の各々からＲ行間隔（Ｒは正整数）でビットを順次選択することにより１系統の符号化前ビット系列ＩＬ１を生成する。
【００９０】
一方、Ｎ倍速モード時のインタリーブ回路３１Ｎは、切換制御信号Ｓｗ１に従い、第２インタリーブ処理を実行する。すなわち、インタリーブ回路３１Ｎは、Ｎ系統の各々について、インタリーブ単位ごとに、標準速モード時のＣ列間隔を１／Ｎに圧縮した間隔、すなわちＣ／Ｎ列間隔で配列されている複数列に着目し、当該複数列の各々からＲ行間隔でビットを順次選択することによりＮ系統の符号化前ビット系列ＩＬ１，…，ＩＬＮを生成する。実施の形態１の場合と同様に、標準速モード時に生成される符号化前ビット系列の総数は、Ｎ倍速モード時に生成される符号化前ビット系列の総数と同一である。
【００９１】
デインタリーブ回路３３Ｎは、２系統に代えてＮ系統の入力系列にデインタリーブを施すことができる点以外は、基本的に上記デインタリーブ回路３３と同様の構成を有している。すなわち、デインタリーブ回路３３Ｎは、切換制御信号Ｓｗ１に従い、標準速モード時には第１インタリーブ処理に対する逆変換である第１デインタリーブ処理を実行し、Ｎ倍速モード時には第２インタリーブ処理に対する逆変換である第２デインタリーブ処理を実行するように構成されている。図２３は、デインタリーブ回路３３Ｎの構成例を示す機能ブロック図である。図２３に示されるように、このデインタリーブ回路３３Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ４２Ｎと、このインタリーブメモリ４２Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路４３Ｎとで構成される。
【００９２】
一方、図２４は、本発明に係る実施の形態２の誤り訂正復号器２０Ｎの概略構成を示す機能ブロック図である。本実施の形態の受信装置の構成は、図１の誤り訂正復号器２０に代えて図２４の誤り訂正復号器２０Ｎを有する点を除いて、実施の形態１の受信装置Ｒｘの構成と同じである。
【００９３】
図２４に示されるように誤り訂正復号器２０Ｎは、互いに同じ構成を有する入力インタフェース回路（入力Ｉ／Ｆ回路）５０１，…，５０Ｎと、インタリーブ回路５１Ｎと、互いに同じ構成を有する符号化演算回路５２１，…，５２Ｎと、デインタリーブ回路５３Ｎと、互いに同じ構成を有する出力インタフェース回路（出力Ｉ／Ｆ回路）５４１，…，５４Ｎとを備えている。
【００９４】
インタリーブ回路５１Ｎは、Ｎ系統の入力系列にインタリーブを施すことができる点以外は、基本的に上記インタリーブ回路５１と同様の構成を有している。すなわち、インタリーブ回路５１Ｎは、切換制御信号Ｓｗ２に従い、標準速モード時に第１インタリーブ処理を実行し、Ｎ倍速モード時に第２インタリーブ処理を実行するように構成されている。図２５は、インタリーブ回路５１Ｎの構成例を示す機能ブロック図である。図２５に示されるように、このインタリーブ回路５１Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６０Ｎと、このインタリーブメモリ６０Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６１Ｎとで構成される。
【００９５】
また、デインタリーブ回路５３Ｎは、Ｎ系統の入力系列にデインタリーブを施すことができる点以外は、基本的に上記デインタリーブ回路５３と同様の構成を有している。すなわち、デインタリーブ回路５３Ｎは、切換制御信号Ｓｗ２に従い、標準速モード時に第１デインタリーブ処理を実行し、Ｎ倍速モード時に第２デインタリーブ処理を実行するように構成されている。図２６は、デインタリーブ回路５３Ｎの構成例を示す機能ブロック図である。図２６に示されるように、このデインタリーブ回路５３Ｎは、ＳＤＲＡＭなどのバッファメモリを含むインタリーブメモリ６２Ｎと、このインタリーブメモリ６２Ｎのデータの書き込み動作及び読み出し動作を制御するメモリ制御回路６３Ｎとで構成される。
【００９６】
以上に説明したように実施の形態２では、標準速モード時には、各系統で標準速度（＝ｓＧｂｉｔ／ｓ）でデータ伝送させる一方で、Ｎ倍速モード時には、標準速度のＮ倍（＝ｓ×ＮＧｂｉｔ／ｓ）でデータ伝送させることができる。インタリーブメモリ４０Ｎの容量は、少なくともＮフレーム以上に相当する容量とし、Ｎ個の系統各々の１フレーム以上を同時にインタリーブさせるような構成にすればよい。この場合も、実施の形態１と同様に、誤り訂正符号化器１０Ｎ内の全ての回路をＮ並列化することをせず、誤り訂正符号化器１０Ｎのインタリーブ回路３１Ｎ及びデインタリーブ回路３３Ｎを標準速モード時とＮ倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正符号化器１０Ｎ及び送信装置を提供することができる。また、この誤り訂正符号化器１０Ｎに対応する誤り訂正復号器２０Ｎにおいても、全ての回路をＮ並列化することをせず、誤り訂正復号器２０Ｎのインタリーブ回路５１Ｎ及びデインタリーブ回路５３Ｎを標準速モード時とＮ倍速モード時とで共通して使用することができる。したがって、回路規模の増大を抑制しつつ処理速度の切り換えを可能とする誤り訂正復号器２０Ｎ及び受信装置を提供することができる。
【００９７】
実施の形態３．
図２７は、本発明に係る実施の形態３のディジタル伝送システム１Ｅ（以下、単に「伝送システム１Ｅ」という。）の概略構成を示す機能ブロック図である。この伝送システム１Ｅは、送信装置Ｔｘｅ及び受信装置Ｒｘｅを備えている。送信装置Ｔｘｅの構成は、外符号化器１０Ａ及び内符号化器１０Ｂを除いて、上記実施の形態１の送信装置Ｔｘの構成と同じである。また、受信装置Ｒｘｅの構成は、外復号器１０Ａ及び内復号器１０Ｂを除いて、上記実施の形態１の受信装置Ｒｘの構成と同じである。
【００９８】
外符号化器１０Ａ及び内符号化器１０Ｂの一方または双方は、上記実施の形態１の誤り訂正符号化器１０または上記実施の形態２の誤り訂正符号化器１０Ｎと同じ構成を有している。また、外復号器１０Ａ及び内復号器１０Ｂの一方または双方は、上記実施の形態１の誤り訂正復号器２０または上記実施の形態２の誤り訂正復号器２０Ｎと同じ構成を有する。
【００９９】
したがって、本実施の形態では、誤り訂正符号化を２重連接化もしくは３重以上の連接化を行う構成とすることができる。図２８は、ＩＴＵ−Ｔ勧告Ｇ．７０９に記載されるＯＵＴｋＶフレーム５Ｖの構造を示す図である。ＯＵＴｋＶフレーム５Ｖは、外符号のパリティ系列領域５ｃと内符号のパリティ系列領域５ｄとを有している。また、図２９は、他のＯＵＴｋＶフレーム５Ｋの構造を示す図である。ＯＵＴｋＶフレーム５Ｖは、外符号のパリティ系列領域５ｃａ，５ｃｂと内符号のパリティ系列領域５ｄとを有している。本実施の形態では、このようなＯＵＴｋＶフレーム５Ｖ，５Ｅを構成して伝送することができる。
【０１００】
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これら実施の形態は本発明の例示であり、これら実施の形態以外の様々な形態を採用することもできる。たとえば、上記実施の形態１では、デインタリーブ回路３３は、入力ビット系列の順序を第１インタリーブ処理前または第２インタリーブ処理前の元の順序に完全に戻すことを想定しているが、必ずしも元の順序に完全に戻す必要が無い場合がある。たとえば、デインタリーブ回路３３に入力される符号化ビット系列ＥＣ１，ＥＣ２のビットの一部の配列が、伝送フレームを構成する符号系列ＣＳ１，ＣＳ２のビットの一部の配列と同等である場合には、当該一部の配列については、デインタリーブを実行しないように誤り訂正符号化器１０の構成を変更してもよい。また、インタリーブ前のビット系列ＦＳ１，ＦＳ２のフレーム構造と、デインタリーブ後の符号化ビット系列ＤＩ１，ＤＩ２のフレーム構造とが互いに異なる場合にも、デインタリーブ回路３３への入力ビット系列の順序を元の順序に完全に戻す必要はない。
【０１０１】
なお、上記実施の形態は、具体例に示したパラメータに制約されることはなく、誤り訂正符号化の方法、フレームフォーマットの長さ、入出力並列数及び伝送速度などを、適切に当てはめられる組み合わせであれば、適宜組み合わせることが可能であることはいうまでもない。
【０１０２】
なお、本発明の範囲内において、上記実施の形態１〜３の自由な組み合わせ、各実施の形態の任意の構成要素の変形、または各実施の形態の任意の構成要素の省略が可能である。
【産業上の利用可能性】
【０１０３】
本発明に係る符号化装置、復号装置、送信装置及び受信装置は、ディジタルデータのビットの誤りを訂正するシステムに適用可能であり、たとえば、光伝送システムなどのディジタル通信システム、情報記録システム及び計算機システムに適用可能である。また、本発明に係る符号化装置、復号装置、送信装置及び受信装置は、光伝送システムに限定されて適用されることはなく、加入者系有線通信、モバイル無線通信、衛星通信などの様々な種類の伝送システムに適用可能である。
【符号の説明】
【０１０４】
１，１Ｅ  ディジタル伝送システム、Ｔｘ，Ｔｘｅ  送信装置、Ｒｘ，Ｒｘｅ  受信装置、２  情報源、３  受信者、４  通信路、５  ＯＴＵｋフレーム、１０，１０Ｎ  誤り訂正符号化器、１１  送信用信号処理回路、１２  Ｄ／Ａ変換器（ＤＡＣ）、１３  変調器、１４  送信制御部、２０，２０Ｎ  誤り訂正復号器、２１  受信用信号処理回路、２２  Ａ／Ｄ変換器（ＡＤＣ）、２３  復調器、２４  受信制御部、３０１〜３０Ｎ  入力インタフェース回路（入力Ｉ／Ｆ回路）、３１，３１Ｎ  インタリーブ回路、３１ん  インタリーブ回路、３２１〜３２Ｎ  符号化演算回路、３３，３３Ｎ  デインタリーブ回路、３４１〜３４Ｎ  出力インタフェース回路（出力Ｉ／Ｆ回路）、４０，４０Ｎ  インタリーブメモリ、４１，４１Ｎ  メモリ制御回路、４２，４２Ｎ  デインタリーブメモリ、４３，４３Ｎ  メモリ制御回路、５０１〜５０Ｎ  入力インタフェース回路（入力Ｉ／Ｆ回路）、５１，５１Ｎ  インタリーブ回路、５２１〜５２Ｎ  復号演算回路、５３，５３Ｎ  デインタリーブ回路、５４１〜５４Ｎ  出力インタフェース回路（出力Ｉ／Ｆ回路）、６０，６０Ｎ  インタリーブメモリ、６１，６１Ｎ  メモリ制御回路、６２，６２Ｎ  デインタリーブメモリ、６３，６３Ｎ  メモリ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【国際調査報告】
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