(57)【要約】  ＳｉＣ素子の終端領域に電荷が溜まることに起因する耐圧低下を防ぎ、また、ＳｉＣ素子の終端構造の縮小化を実現する。その手段として、半導体チップの活性領域と終端領域との境界近傍において、ＭＯＳ構造と、当該ＭＯＳ構造の下のチャネル領域と、当該チャネル領域に隣接し、ソース電極に電気的に接続された拡散領域とを設ける。当該半導体チップでは、ＭＯＳ構造を構成するゲート電極をオン状態とし、当該拡散領域および当該チャネル領域に電子が供給することで、終端領域の基板内に溜まったホールを除去する。
2016021077.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の終端領域において、前記基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横の前記基板に形成され、ソース電極に電気的に接続された拡散領域と、
前記ゲート電極の下のチャネル領域と、
を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板の活性領域には、前記ソース電極と接続されているＭＯＳＦＥＴを有し、
前記基板の裏面はドレイン電極に接続されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置と、
前記ソース電極に接続されている第１端子と、
前記ドレイン電極に接続されている第２端子と、
を有する、パワーモジュール。
【請求項４】
請求項３に記載のパワーモジュールを有し、
前記第１端子と前記第２端子間に印加される電力を変換する、電力変換装置。
【請求項５】
請求項４に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、自動車。
【請求項６】
請求項４に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、鉄道車両。
【請求項７】
第１不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板の主面の反対の裏面側に形成された裏面電極と、
前記半導体基板の前記主面上に形成された、前記第１不純物濃度よりも低い第２不純物濃度を有する前記第１導電型の半導体層と、
前記半導体層の終端領域の上面に形成された、前記第１導電型とは異なる第２導電型の第１領域と、
前記第１領域と隣接して前記半導体層の上面に形成され、ソース電極と電気的に接続された前記第１導電型の第２領域と、
前記第１領域の直上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層上の活性領域に形成された半導体素子と、
を有する、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
平面視において、前記第２領域に対して前記基板の端部側の領域を除き、前記第２領域を囲むように前記半導体層の上面に形成された前記第２導電型の第３領域をさらに有し、
前記第３領域は、前記第１領域よりも不純物濃度が高く、前記ソース電極に電気的に接続されている、半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記ゲート電極は、前記第２領域に対して前記基板の端部側に設けられており、
前記ゲート電極の直下の前記半導体層の上面に、前記第２領域に隣接して形成された前記第２導電型の第３領域をさらに有し、
前記第３領域は、前記第１領域よりも不純物濃度が高く、前記ソース電極に電気的に接続されている、半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記基板および前記半導体層は、炭化ケイ素を含む、半導体装置。
【請求項１１】
請求項７に記載の半導体装置において、
前記半導体素子は、前記ソース電極と接続されているＭＯＳＦＥＴであり、
前記裏面電極はドレイン電極である、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置と、
前記ソース電極に接続されている第１端子と、
前記ドレイン電極に接続されている第２端子と、
を有する、パワーモジュール。
【請求項１３】
請求項１２に記載のパワーモジュールを有し、
前記第１端子と前記第２端子間に印加される電力を変換する、電力変換装置。
【請求項１４】
請求項１３に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、自動車。
【請求項１５】
請求項１３に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、鉄道車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
【背景技術】
【０００２】
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。【０００３】
ＳｉＣの上記の利点に着目し、ＳｉＣ基板を用いたスイッチング素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの研究開発が進められている。【０００４】
また、ＳｉＣを用いた半導体チップの耐圧を高めるために半導体チップの終端領域に形成する構造として、ガードリング、ＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）などが知られている。【０００５】
特許文献１（特開２０１２−２３１０１１号公報）には、ドリフト層上のトランジスタ領域にＩＧＢＴを設け、トランジスタ領域とその周囲の終端領域との間のドリフト層上に絶縁膜を介してダミーゲート電極を形成することが記載されている。ここでは、ダミーゲート電極に印加することで、ドリフト層内のキャリアを抜き取ることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２３１０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣ基板上にトランジスタなどを形成したパワーデバイスでは、逆バイアス印加時に終端部において空乏層が広がる。この場合、ＭＯＳＦＥＴをオフ状態としたとき、つまりブロッキング状態としたときに、半導体チップの終端部に電荷が溜まるため、長期利用した場合、耐圧が初期耐圧と比較して低下する問題がある。【０００８】
ＩＧＢＴのように動作が遅い素子を搭載したような半導体チップでは、特許文献１に記載されているように、ダミーゲート電極を設け、ダミーゲート電極の下のドリフト層内に反転層を形成することで、余剰なキャリア（ホール）を抜き取ることができる。しかし、ＭＯＳＦＥＴなどの高速スイッチング動作を行う素子を有する半導体チップに上記ダミーゲート電極を形成しても、反転層の形成が追いつかず、キャリアを除去しきれないため、耐圧低下を防ぐことができない。【０００９】
耐圧低下を防ぐために、ＦＬＲなどを有する終端領域の幅を拡げることが考えられるが、この場合、半導体チップが大きくなる問題がある。また、終端領域の面積を拡大してもキャリアは除去できず徐々に溜まるため、絶縁破壊を防ぐことはできない。【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１２】
代表的な実施の形態による半導体装置は、半導体チップの活性領域と終端領域との境界近傍において、ソースに電気的に接続された拡散領域とチャネルを伴うＭＯＳ構造を有するものである。
【発明の効果】
【００１３】
代表的な実施の形態によれば、ＳｉＣ素子の耐圧低下を防ぐことができ、また、ＳｉＣ素子を微細化することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、自動車、および鉄道車両の性能を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置の平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２のＡ−Ａ線における断面図である。
【図４】図２のＢ−Ｂ線における断面図である。
【図５】本発明の実施の形態１である半導体装置の効果を説明する断面図である。
【図６】本発明の実施の形態１である半導体装置の製造工程を示すフローである。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】本発明の実施の形態２である半導体装置の一部を拡大して示す平面図である。
【図１６】図１５のＣ−Ｃ線における断面図である。
【図１７】本発明の実施の形態３である電力変換装置の回路図である。
【図１８】本発明の実施の形態４である電力変換装置の回路図である。
【図１９】本発明の実施の形態５である電気自動車の構成を示す概略図である。
【図２０】本発明の実施の形態５である電気自動車を構成する昇圧コンバータの回路図である。
【図２１】本発明の実施の形態６である鉄道車両におけるコンバータおよびインバータを示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
【００１６】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。また、本願では、ＳｉＣ（炭化ケイ素）を含む半導体基板をＳｉＣ基板と呼ぶ場合がある。また、本願では、ＳｉＣ基板とその上に形成されたエピタキシャル層とをまとめて基板と呼ぶ場合がある。
【００１７】
（実施の形態１）
以下、本実施の形態の半導体装置である半導体チップの構造について、図１〜図５を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面図である。図２は、図１において破線で囲んだ領域を拡大して示す平面図である。図３は、図２のＡ−Ａ線における断面図である。図４は、図２のＢ−Ｂ線における断面図である。図５は、本実施の形態の半導体装置の効果を説明するために示す断面図である。
【００１８】
図１に示すように、本実施の形態の半導体装置である半導体チップＣＰは、セル構造からなる複数のＭＯＳＦＥＴをＳｉＣ基板上に搭載したものであり、平面視において矩形の形状を有している。平面視において、半導体チップＣＰの中央部の活性領域上には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッドＧＰと、ソース電圧が印加されるソースパッドＳＰとが形成されている。ソースパッドＳＰの下の活性領域には、図示はしていないが、ＭＯＳＦＥＴを構成するユニットが複数配置されている。図１では、図を分かりやすくするため、ゲートパッドＧＰおよびソースパッドＳＰにハッチングを付している。
【００１９】
半導体チップＣＰは、平面視において、活性領域を囲む終端領域を有している。終端領域は、半導体チップＣＰの４辺に沿う環状の領域である。終端領域内には、拡散領域を伴うＭＯＳ（Metal-Oxide-Semiconductor）構造を含む抜き取り領域１８と、平面視において抜き取り領域１８の外側を囲み、後述するＦＬＲ（Field Limiting Ring）を有する電界緩和領域１９とを有している。つまり、活性領域と、終端領域内の電界緩和領域１９との間に抜き取り領域１８が存在している。抜き取り領域１８の一部は、平面視においてソースパッドＳＰと重なっている。つまり、ソースパッドＳＰの端部は終端領域１Ｂと平面視において重なっている。
【００２０】
図２に、図１の破線で囲んだ領域、つまり、半導体チップＣＰの端部の１辺から活性領域に亘る領域の平面図を拡大して示す。図２に示すように、半導体チップＣＰ（図１参照）は、ドリフト層を含むエピタキシャル層２を半導体基板（図示しない）上に有している。図２では、主にエピタキシャル層２の上面を示しており、エピタキシャル層２上のゲート絶縁膜、シリサイド層、層間絶縁膜、コンタクトプラグ、パッドおよびパッシベーション膜などの図示を省略している。図２に示す構造は、ゲート電極１３、１４を除き、全てエピタキシャル層２およびエピタキシャル層２の上面に形成された各種の半導体領域である。図２では、ゲート電極１３、１４のそれぞれの輪郭を破線で示し、ゲート電極１３、１４が形成されている領域にハッチングを付している。
【００２１】
図２では、図の左側に半導体チップＣＰ（図１参照）の端部および終端領域１Ｂを示し、図の右側に、半導体チップＣＰの中央の活性領域１Ａを示している。活性領域１Ａ内には、ＭＯＳＦＥＴを構成するユニットセル２０が複数並んで配置されている。ユニットセル２０は、エピタキシャル層２内に形成され、エピタキシャル層２の上面に露出する各種の半導体領域、すなわち、ボディ領域４、ソース領域７および電位固定領域９を有している。各ユニットセル２０内では、平面視において、電位固定領域９の周囲を囲むようにソース領域７が形成され、電位固定領域９およびソース領域７の周囲を囲むようにボディ領域４が形成されている。
【００２２】
ユニットセル２０内に示す破線で囲まれた領域の内側には、ゲート電極１２が形成されておらず、電位固定領域９およびソース領域７に給電するためのコンタクトプラグ（図示しない）が形成されている。各ユニットセル２０同士の間には、ボディ領域４などが形成されていないエピタキシャル層２が介在している。ゲート電極１２は活性領域１Ａ内のエピタキシャル層２上の広い範囲を覆うように形成されており、ゲートパッドＧＰ（図１参照）に電気的に接続されている。また、上記コンタクトプラグは、ソースパッドＳＰ（図１参照）に電気的に接続されている。
【００２３】
活性領域１Ａ内の複数のユニットセル２０の一群を囲むように、ボディ領域５が形成されている。ボディ領域５は、活性領域１Ａと終端領域１Ｂとのそれぞれに重なるように形成されている。つまり、ボディ領域５は、ゲート電極１２の端部に対し、平面視において重なるように形成されている。終端領域１Ｂのボディ領域５内のエピタキシャル層２の上面には、拡散領域である複数のソース領域８と、拡散領域である電位固定領域１０とが形成されている。また、終端領域１Ｂにおいて、ソース領域８に隣接する領域であって、ソース領域８より半導体チップの端部に近い領域の直上には、ゲート絶縁膜（図示しない）を介してゲート電極１３が形成されている。本願では、このように、基板上に絶縁膜を介してゲート電極が形成されている構造をＭＯＳ構造と呼ぶ。
【００２４】
ボディ領域５および電位固定領域１０は、図１に示す半導体チップＣＰの抜き取り領域に形成された環状の半導体領域である。また、ゲート電極１３は、図１に示す半導体チップＣＰの抜き取り領域に形成された環状の半導体膜である。環状の平面レイアウトを有する電位固定領域１０は、図２に示すように、電位固定領域１０に対して半導体チップの端部側に配置された複数のソース領域８のそれぞれの周囲の大部分を囲むように形成されている。すなわち、平面視において各ソース領域８は矩形の形状を有しており、ソース領域８の辺に沿って、当該ソース領域８の近傍に電位固定領域１０が形成されている。
【００２５】
つまり、複数のソース領域８は終端領域１Ｂの延在方向に沿って並んで配置されており、当該方向において隣り合うソース領域８の相互間に、電位固定領域１０の一部が形成されている。各ソース領域８の周囲であって、各ソース領域８と電位固定領域１０との間にはボディ領域５が形成されている。特定のソース領域８と、当該ソース領域８の近傍の半導体チップの端部との間には、電位固定領域１０は形成されていない。また、終端領域１Ｂの延在方向において隣り合うソース領域８の相互間の電位固定領域１０は、ソース領域８よりも半導体チップの端部に近い領域まで延在している。ソース領域８よりも電位固定領域１０の方が、半導体チップの端部に近い。
【００２６】
ソース領域８に隣接する領域であって、ソース領域８より半導体チップの端部に近いボディ領域５の上面は、チャネルが形成される領域であり、当該領域の直上のゲート電極１３の活性領域１Ａ側の一部は、平面視においてソース領域８および電位固定領域１０に重なる。
【００２７】
ボディ領域５、ソース領域８、電位固定領域１０およびゲート電極１３よりも半導体チップの端部に近い領域である電界緩和領域１９（図１参照）内には、半導体装置の終端部の基板内における電界を緩和するため、ＦＬＲ６が複数形成されている。複数のＦＬＲ６のそれぞれは、ボディ領域４、５と同様に、エピタキシャル層２の上面に形成された半導体領域である。複数のＦＬＲ６のそれぞれは、活性領域１Ａを囲むように環状に形成されている。
【００２８】
なお、ここでは、活性領域１Ａと終端領域１Ｂとの境界をゲート電極１４の端部により規定しているが、当該境界は他の位置にあるものと考えてもよい。例えば、ボディ領域５、ソース領域８、電位固定領域１０およびゲート電極１３が形成された抜き取り領域１８（図１参照）が活性領域１Ａに含まれると考えてもよい。また、当該境界は、隣り合うボディ領域４とボディ領域５との間にあるものと考えてもよい。いずれの場合でも、抜き取り領域１８は活性領域１Ａと終端領域１Ｂとの境界近傍に形成される。また、抜き取り領域１８は、活性領域１Ａと終端領域１Ｂとの間に位置していると考えてもよい。矩形の半導体チップの１辺に沿う終端領域１Ｂの幅は、例えば２００〜３００μｍ程度である。
【００２９】
図３は、図２におけるＡ−Ａ線と重なる領域、つまり、活性領域１Ａおよび終端領域１Ｂを含み、ソース領域８（図２参照）を含まない領域における半導体チップの断面を示すものである。図３の左側には、ＳｉＣ（炭化ケイ素）ＭＯＳＦＥＴを含む半導体チップＣＰ（図１参照）の端部の終端領域１Ｂの構造を示している。また、図３の右側には、ＳｉＣＭＯＳＦＥＴを含む半導体チップＣＰの中心部の活性領域１Ａの構造を示している。つまり、図２の右側には、半導体チップＣＰにおける活性領域の複数のＳｉＣＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）の断面を示している。活性領域１Ａおよび終端領域１Ｂは、エピタキシャル層２の上面に沿って隣り合っている。
【００３０】
図３に示すように、本実施の形態の半導体装置である半導体チップは、ＳｉＣ（炭化ケイ素）からなる半導体基板であるＳｉＣ基板１を有している。ＳｉＣ基板１は、ｎ型の半導体基板である。ＳｉＣ基板１の上面上には、ＳｉＣを含み、ドリフト層を含むエピタキシャル層２が形成されている。エピタキシャル層２は、ＳｉＣ基板１よりも不純物濃度が低いｎ−型の半導体層である。ＳｉＣ基板１の下面には、不純物濃度がＳｉＣ基板１よりも高いｎ＋型の半導体領域であるドレイン領域３が形成されている。ＳｉＣ基板１、エピタキシャル層２およびドレイン領域３に導入されたｎ型の不純物は、例えばＮ（窒素）である。
【００３１】
ＳｉＣ基板１の下面に接して、ドレイン電極１７が形成されている。ドレイン電極１７はドレイン領域３に電気的に接続されている。図示はしていないが、ドレイン領域３とドレイン電極１７との間には、シリサイド層が形成されている。ドレイン電極１７は、ＳｉＣ基板１の下面側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した積層膜により構成されている。当該積層膜の厚さは、例えば０．５〜１μｍである。
【００３２】
エピタキシャル層２の上面には、ｐ−型の半導体領域であるボディ領域４および５が、互いに離間して並んで形成されている。ボディ領域４は活性領域１Ａに形成されており、ボディ領域５は終端領域１Ｂに形成されている。また、終端領域１Ｂには、ボディ領域５よりも半導体チップの端部に近い領域、つまり電界緩和領域１９（図１参照）において、ｐ−型の半導体領域であるＦＬＲ６が複数並んで配置されている。ここでは、複数のＦＬＲ６を終端領域１Ｂに形成している。ＦＬＲ６を設けることにより、ＭＯＳＦＥＴに対する逆方向電圧印加時における終端領域での電界集中を緩和することができるため、半導体チップの耐圧を高く維持することができる。なお、電界緩和のために半導体チップの終端領域１Ｂに形成する終端構造は、ＦＬＲ６に限らず、ＪＴＥ（Junction Termination Extension）、またはガードリングなどであってもよい。
【００３３】
ボディ領域４の上面の中心部には、ｎ＋型の半導体領域であるソース領域７が形成されており、ボディ領域４の上面であって、ソース領域７の中心部には、ｐ＋型の半導体領域である電位固定領域９が形成されている。ボディ領域４、５およびＦＬＲ６は、エピタキシャル層２の途中深さまで形成されており、互いに同等の深さで形成されている。電位固定領域９はボディ領域４よりも浅く形成され、ソース領域７は電位固定領域９よりも浅く形成されている。
【００３４】
終端領域１Ｂにおいて、ボディ領域５の上面には、ｐ＋型の半導体領域である電位固定領域１０が形成されている。電位固定領域１０の形成深さは、電位固定領域９と同程度であり、ボディ領域５よりも浅く形成されている。電位固定領域１０はその上面を除いて、ボディ領域５により囲まれている。電位固定領域９はボディ領域４の電位を固定するために設けられた領域であり、電位固定領域１０はボディ領域５の電位を固定するために設けられた領域である。つまり、ボディ領域４には、エピタキシャル層２上のソースパッドを含む金属膜１５から、電位固定領域９を介してソース電位が供給される。また、ボディ領域５には、エピタキシャル層２上のソースパッドを含む金属膜１５から、電位固定領域１０を介してソース電位が供給される。
【００３５】
ボディ領域４、５、ＦＬＲ６、電位固定領域９および１０に導入されたｐ型の不純物は、例えばアルミニウム（Ａｌ）である。電位固定領域９、１０の不純物濃度は、ボディ領域４、５およびＦＬＲ６よりも高い。具体的には、ボディ領域４、５およびＦＬＲ６のｐ型の不純物濃度は例えば１×１０１７〜１×１０１８ｃｍ−３であり、電位固定領域９、１０のｐ型の不純物濃度は例えば１×１０２０ｃｍ−３である。また、ソース領域７、８に導入されたｎ型の不純物は、例えば窒素（Ｎ）である。ソース領域７、８の不純物濃度は、エピタキシャル層２よりも高い。
【００３６】
エピタキシャル層２上には、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１１が形成されており、ゲート絶縁膜１１上には、例えばポリシリコン膜からなるゲート電極１２および１３が同じ高さにおいて並んで形成されている。ゲート電極１２は活性領域１Ａに形成されており、ソース領域７に隣接するエピタキシャル層２の上面に形成されたボディ領域４の直上と、隣り合う複数のボディ領域４同士の間のエピタキシャル層２の直上とに亘って形成されている。ゲート絶縁膜１１の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極１２、１３の厚さは、例えば、０．２〜０．５μｍ程度である。
【００３７】
ゲート電極１３は、終端領域１Ｂに形成されており、ボディ領域４の直上に形成されている。ゲート電極１２、１３のそれぞれの側壁および上面、並びにゲート絶縁膜１１の上面は、層間絶縁膜１４により覆われている。層間絶縁間膜１４は、例えば酸化シリコンからなる。ゲート絶縁膜１１および層間絶縁膜１４からなる積層膜には、当該積層膜の上面から下面まで貫通する複数のコンタクトホールが開口されている。活性領域１Ａのコンタクトホールの底部には、ソース領域７および電位固定領域９のそれぞれの上面が露出している。また、終端領域１Ｂのコンタクトホールの底部には、ソース領域８（図２および図４参照）および電位固定領域１０のそれぞれの上面が露出している。
【００３８】
層間絶縁膜１４上および複数のコンタクトホール内には金属膜１５が形成されている。活性領域１Ａの各コンタクトホール内に埋め込まれた金属膜１５は、ソース領域７および電位固定領域９に電気的に接続されており、ソース領域７および電位固定領域９に所定の電位を供給するコンタクトプラグとして機能する。また、終端領域１Ｂのコンタクトホール内に埋め込まれた金属膜１５は、ソース領域８（図２および図４参照）および電位固定領域１０に電気的に接続されており、ソース領域８および電位固定領域１０に所定の電位を供給するコンタクトプラグとして機能する。
【００３９】
金属膜１５は、例えば、層間絶縁膜１４上に、金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜が順に積層された積層構造を有している。また、図示はしていないが、金属膜１５からなるコンタクトプラグとエピタキシャル層２の上面との間には、シリサイド層が形成されている。
【００４０】
層間絶縁膜１４上に形成された金属膜１５の上面はソースパッドＳＰ（図１参照）を構成する。つまり、複数のＭＯＳＦＥＴのそれぞれのソース領域７および電位固定領域９は、電気的に並列に接続されており、ソースパッドＳＰに接続されている。つまり、１個のソースパッドＳＰが、複数のソース領域７に電気的に接続されている。
【００４１】
また、図示はしていないが、金属膜１５と同じ高さに形成された他の金属膜の一部が、層間絶縁膜１４を貫通してゲート電極１２に電気的に接続されており、当該他の金属膜の上面はゲートパッドＧＰ（図１参照）を構成している。上記コンタクトプラグとゲート電極１２との間には層間絶縁膜１４が介在しているため、ゲート電極１２は金属膜１５に対して絶縁されている。同様に、上記コンタクトプラグとゲート電極１３との間には層間絶縁膜１４が介在しているため、ゲート電極１３は金属膜１５に対して絶縁されている。金属膜１５は、ゲート電極１３の直上で終端しており、ＦＬＲ６の直上に金属膜１５は形成されていない。
【００４２】
ここでは、ゲート電極１３はゲート電極１２と電気的に接続されている。したがって、活性領域１ＡのＭＯＳＦＥＴの動作時において、ゲート電極１３はゲート電極１２に連動してオン状態またはオフ状態となる。例えば、ゲート電極１２、１３は、図示していない領域で互いに接続され、一体となっていてもよい。なお、ゲート電極１２および１３のそれぞれに別々の電位を供給する構成を採用してもよい。
【００４３】
終端領域１Ｂにおいて、金属膜１５の上面、側壁、および層間絶縁膜１４の上面は、例えばＳｉＯ２膜またはポリイミド膜などからなる絶縁膜であるパッシベーション膜１６により覆われている。つまり、パッシベーション膜１６は終端領域１Ｂを覆い、活性領域１Ａにおいて開口しており、活性領域１ＡのゲートパッドＧＰ（図１参照）およびソースパッドＳＰ（図１参照）はパッシベーション膜１６から露出している。
【００４４】
本実施の形態の半導体チップに形成されたｎチャネル型のＭＯＳＦＥＴは、少なくともゲート電極１２と、ソース領域７と、ドレイン領域３とを有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極１２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位が高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ−型の半導体領域であるボディ領域４内の上部に形成される。
【００４５】
つまり、ＭＯＳＦＥＴを駆動させた際の電流は、ドレイン電極１７から、ドレイン領域３、ＳｉＣ基板１、エピタキシャル層２、ボディ領域４、ソース領域７を順に流れた後、ソース電極である金属膜１５に流れる。エピタキシャル層２内では、電流はエピタキシャル層２の膜厚方向において、エピタキシャル層２の上面に向かって流れ、その後チャネル領域であるボディ領域４の上面近傍を通ってソース領域７側に流れる。
【００４６】
図４は、図２におけるＢ−Ｂ線と重なる領域、つまり、活性領域１Ａおよび終端領域１Ｂを含み、ソース領域８（図２参照）を含む領域における半導体チップの断面を示すものである。図４では、図３と同様に、図の左側に終端領域１Ｂを示し、図の右側に活性領域１Ａを示している。図４に示す構造は図３を用いて説明した構造と概ね同様であるが、抜き取り領域１８（図１参照）におけるゲート電極１３の下の電位固定領域１０の形状が、図３に示す構造と異なる。また、図４に示す構造は、抜き取り領域１８（図１参照）において、電極１３の下にソース領域８が設けられている点で、図３に示した構造と異なる。
【００４７】
すなわち、図４に示すように、ＭＯＳＦＥＴのユニットセル２０（図２参照）を構成するボディ領域４、ソース領域７および電位固定領域９は、図３に示した構造に比べて、終端領域１Ｂから離れた位置に配置されている。これに対応して、ソース領域７および電位固定領域９に接続されたコンタクトプラグも、図３に示した構造に比べて、終端領域１Ｂから離れた位置に配置されている。
【００４８】
また、終端領域１Ｂにおいて、ボディ領域５の上面には、ソース領域７と同等の深さでソース領域８が形成されている。つまり、ソース領域８の形成深さは、ボディ領域５および電位固定領域１０のいずれよりも浅い。また、ボディ領域５の上面であって、ソース領域８よりも活性領域１Ａ側に近い領域に、電位固定領域１０が形成されている。ソース領域８および電位固定領域１０は、それぞれの上面を除いて、ボディ領域５に覆われている。したがって、ソース領域８と電位固定領域１０とは、ボディ領域５を介して離間している。
【００４９】
図に示す断面において、ゲート電極１３の直下に電位固定領域１０は形成されておらず、ゲート電極１３の活性領域１Ａ側の端部の直下に、ソース領域８が形成されている。つまり、ソース領域８に隣接するボディ領域５の上面のうち、半導体チップの端部側のボディ領域５の上面、つまりチャネル領域は、平面視においてゲート電極１３と重なる。当該チャネル領域は、ソース領域８と電気的に接続されている。
【００５０】
図４に示すように、終端領域１Ｂに形成された金属膜１５からなるコンタクトプラグは、層間絶縁膜１４およびゲート絶縁膜１１を貫通して、ソース領域８および電位固定領域１０に電気的に接続されている。つまり、ソース領域８は、金属膜１５を介してソース電位が供給される拡散領域である。よって、ゲート電極１３をオン状態とし、ソース領域８に所定の電圧を印加することで、ソース領域８に隣接し、ゲート電極１３の直下においてエピタキシャル層２の上面に露出するボディ領域５には、チャネルが形成される。すなわち、ソース領域８に隣接するボディ領域５であって、ゲート電極１３の直下においてエピタキシャル層２の上面に露出するボディ領域５は、ゲート電極１３をオン状態にした際にチャネルが形成されるチャネル領域である。
【００５１】
ここでは、活性領域１ＡにＭＯＳＦＥＴを形成した例について説明したが、活性領域１Ａに形成する半導体素子は、ＩＧＢＴ、ｐｎ接合ダイオード、またはショットキーバリアダイオードでもよく、またはそれらの半導体素子を混載していてもよい。本実施の形態の半導体装置の特徴である抜き取り領域１８（図１参照）のＭＯＳ構造は、ＭＯＳＦＥＴのゲート電極１２と同様の構造を有している。このため、半導体チップ上には、抜き取り領域１８に当該ＭＯＳ構造を形成すると共に、活性領域１ＡにＭＯＳＦＥＴを設けることが製造工程上都合がよい。
【００５２】
図１〜図４を用いて説明したように、終端領域１Ｂ内の抜き取り領域１８（図１参照）には、拡散領域であるソース領域８およびＭＯＳ構造が形成されている。ゲート電極１３を含む当該ＭＯＳ構造および当該拡散領域は、終端領域１Ｂにおいて基板内に溜まったホールを取り除くために設けられたものである。以下では、図５を用いて、本実施の形態の半導体装置の効果について説明する。図５は、図３に示した断面図に、ソース領域８（図２および図４参照）を加えて示すものである。つまり、本実施の形態の半導体装置の効果を分かりやすく説明するため、図５では電位固定領域１０の上面にソース領域８を示しているが、実際には、図２に示すように電位固定領域１０とソース領域８とは互いに離間している。
【００５３】
ＳｉＣのようなワイドバンドギャップ半導体を用いた高耐圧の半導体装置では、基板にｐｎ接合を形成すると、逆バイアス印加時に半導体チップの終端部において空乏層が広がる。その結果、電荷の電気力線は当該終端部に集まり、電界集中が起こる。このため、理論耐圧より低い電圧でアバランシェ降伏、つまり絶縁破壊が起こりやすい問題がある。
【００５４】
ＳｉＣ基板およびエピタキシャル層を有する基板の主面の活性領域にｎチャネル型のＭＯＳＦＥＴを形成した場合には、ＭＯＳＦＥＴをオフ状態としたとき、つまりブロッキング状態としたときに、半導体チップの終端部にキャリア（ホール）が溜まる。オン・オフを繰り返すＭＯＳＦＥＴがオフ状態となる時間は、例えば１回につき１００μ秒程度であるが、このような半導体装置では、終端部に溜まるホールを除去できなければ、ＭＯＳＦＥＴがオフ状態となる時間の累積に応じてホールも当該終端部に累積的に溜まっていくため、半導体装置を使用し続けるうちに絶縁破壊が起こる。絶縁破壊が起これば半導体装置は耐圧を保つことができなくなるため、半導体装置は寿命を迎える。
【００５５】
ブロッキング状態を長時間維持することで、絶縁破壊が起こるまでの時間、つまり半導体装置の寿命を調べるブロッキング試験を行った場合、長期間耐圧を保つ観点から、例えばオフ状態の総時間が１０００〜１００００時間に達するまで絶縁破壊が起きないことが求められる。このような長期間の信頼性を保つために、半導体チップの端部にＦＬＲなどの終端構造を形成することで電界集中を防ぎ、さらに、当該終端構造を形成した終端領域の幅を拡げることで、終端部に溜まるホールの許容量を増大させることが考えられる。例えば、多段注入を行ってＦＬＲを形成する数を増やせば、絶縁破壊が起きるまでの時間を延ばすことができる。ブロッキング試験において１０００〜１００００時間程度耐圧を保つためには、矩形の半導体チップの１辺に沿う終端領域の幅が、例えば６００μｍ程度必要となる。
【００５６】
しかし、この場合、終端領域の幅が増大することで半導体チップが大きくなるため、半導体装置の性能が低下する問題がある。また、終端領域の幅が増大させても、逆バイアス印加時間の累積によりホールは溜まり続けるため、最終的に絶縁破壊が起こることを防ぐことはできない。
【００５７】
また、半導体チップの終端部の高電界部分に発生するホールを除去するために、基板内の電界が集中する領域の直上にＭＯＳ構造を形成することが考えられる。つまり、終端領域と活性領域（素子領域）との中間の領域の基板上に、ゲート絶縁膜を介してゲート電極を形成することが考えられる。ただし、この場合ＭＯＳ構造の横の基板上面に拡散領域は形成せず、ＭＯＳ構造を構成するゲート電極の直下にチャネルは形成されない。このようなＭＯＳ構造を設け、当該ゲート電極に電圧を印加すれば、ゲート電極の下の基板上面に反転層が形成されるため、ゲート電極の下に溜まったホールを除去することができる。
【００５８】
しかし、ＳｉＣ基板上に形成されるＭＯＳＦＥＴのように、ＩＧＢＴなどに比べて高速で動作する素子を含む半導体チップにおいては、上記のように拡散領域を伴わないＭＯＳ構造を設けても、高速動作に対して反転が追いつかず、ホールの除去が間に合わない。よって、ホールが溜まることを防ぐことができない問題がある。
【００５９】
これに対し、本実施の形態の半導体装置では、エピタキシャル層の上面に形成した拡散領域を介してチャネルに電子を供給し、ホールを除去することで絶縁破壊を防ぐことを可能としている。図５に示す本実施の形態の半導体装置において、例えばゲート電極１２、１３に０Ｖを印加し、ソース電極である金属膜１５に０Ｖを印加し、ドレイン電極１７に１５００Ｖを印加した状態は、ＭＯＳＦＥＴは動作せずオフ状態となる。このように半導体装置に逆バイアスの電圧を印加した場合、終端領域１Ｂのエピタキシャル層２内に空乏層が広がる。空乏層は例えば電位固定領域１０よりも半導体チップの端部側の領域に生じる。
【００６０】
このとき、電位固定領域１０に対して半導体チップの終端部側に隣接するボディ領域５の上面に電界が集中し、ホールが溜まる。つまり、ｐ−型領域であるボディ領域５とｐ＋型領域である電位固定領域１０との境界であって、半導体チップの終端部側の当該境界の近傍のボディ領域５の上面に電荷が蓄積される。このような電荷の蓄積を繰り返せば、その後絶縁破壊が起こるが、本実施の形態では、ゲート電極１３およびソース電極に所定の電位を供給し、ソース領域８に電子を供給することでホールを抜き出すことができる。つまり、ゲート電極１３の直下のチャネルから、ホールがソース領域８を介してソース電極側に移動することで電流が流れ、これによりチャネルに溜まっていた電荷がリセットされる。
【００６１】
すなわち、ゲート電極１３をオン状態にすると、ゲート電極１３の直下のボディ領域５の上面にチャネルが形成され、ソース電極からソース領域８に電子が供給されるため、チャネルの形成位置に溜まっていたホールは当該電子と再結合し、ソース電極側に抜き出される。このようにしてチャネルに電子を供給することで、ゲート電極１３をオン状態にする度に終端領域１Ｂのエピタキシャル層２内のホールが除去される。
【００６２】
よって、ＳｉＣＭＯＳＦＥＴのように高速動作を行う素子を有する半導体装置であっても、基板内のキャリアを除去することができるため、キャリアが溜まることによる絶縁破壊が起こることを防ぐことができる。よって、半導体チップの寿命を延ばすことができるため、半導体装置の性能を向上させることができる。
【００６３】
また、電荷が集中する領域の上にＭＯＳ構造を有さず、終端部のホールを除去することができない半導体装置では、終端領域の幅を拡げるなどして、例えば１０００〜１００００時間程度、耐圧を保つ必要がある。これに対し、本実施の形態では、高速でスイッチング動作を行う活性領域１ＡのＭＯＳＦＥＴに連動して、ゲート電極１３がオン・オフを繰り返すため、ＭＯＳＦＥＴのオフ状態であるときに終端領域にホールが溜まっても、ゲート電極１３がオン状態となる度にホールは除去される。よって、半導体チップに求められる耐圧維持の時間は、ＭＯＳＦＥＴがオフ状態となる１００μ秒程度でよい。実際には絶縁破壊に対する余裕を確保する必要があるため、ブロッキング状態において１秒程度耐圧を維持することができれば、ホールの増加により絶縁破壊が起きることを防ぐことができる。
【００６４】
つまり、本実施の形態では、終端領域１Ｂに溜まったホールを、ゲート電極１３をオン状態にする度にリセットすることができるため、逆バイアスを印加してＭＯＳＦＥＴがオフ状態となる時間の累積に応じてホールが増加することを防ぐことができる。このため、終端部のホールの増加に起因して絶縁破壊が生じる虞を排除することができる。よって、半導体装置の信頼性を高めることができる。
【００６５】
また、本実施の形態では、終端領域１Ｂの幅を拡げなくても、抜き取り領域１８（図１参照）に拡散領域を伴うＭＯＳ構造を設けることで、終端領域１Ｂに電荷が溜まることによる絶縁破壊を防ぐことができる。具体的には、矩形の半導体チップの１辺に沿う終端領域の幅を、例えば１／２または１／３程度に縮小することができる。これにより、半導体チップの大きさを縮小することができるため、半導体装置の性能を向上させることができる。また、本実施の形態の特徴である抜き取り領域１８（図１参照）の拡散領域およびＭＯＳ構造は、活性領域１ＡのＭＯＳＦＥＴを構成する拡散領域およびＭＯＳ構造と同じ構造である。したがって、終端領域の電荷を除去する抜き取り領域１８の構造を、低コストかつ簡便に実現することが可能である。
【００６６】
ここで、逆バイアス印加時に終端領域１Ｂに広がる空乏層は、電位固定領域１０よりも半導体チップの端部側の領域において生じる。空乏層がｎ＋型の半導体領域であるソース領域８に接触すると、短絡により空乏層とソース領域８とを介して電流が流れるため、ホールを除去することができない。ここで、電位固定領域１０の細い窪みの内側には、空乏層は発生しにくいため、本実施の形態では、図２に示すように、平面視において電位固定領域１０の窪み部分の内側にソース領域８を配置することで、空乏層とソース領域８とが接触することを防いでいる。つまり、平面視におけるソース領域８の４辺のうち、半導体チップの端部側の１辺側を除いてソース領域８を囲むように電位固定領域１０を形成し、隣り合うソース領域８の相互間の電位固定領域１０を半導体チップの端部側に延ばすことで、空乏層とソース領域８とが接触することを防ぐことができる。
【００６７】
ここで、ソース領域８は電位固定領域１０に完全に囲まれてはおらず、また、ソース領域８は電位固定領域１０に接していない。これは、ソース領域８は電位固定領域１０に完全に囲まれると、ゲート電極１３の下であって、ソース領域８に隣接する領域に反転層が形成されにくくなり、これによって、効率的にホールを除去することができなくなるためである。したがって、ソース領域８に隣接する領域であって、半導体チップの終端部側の領域、つまり、ホールが溜まりやすい領域には電位固定領域１０を形成しておらず、平面視において、ソース領域８の半導体チップの終端部側は電位固定領域１０に覆われていない。これにより、反転層が形成されにくくなることを防ぐことができるため、効率的にホールを除去することができる。
【００６８】
以下に、本実施の形態における半導体装置の製造方法について、図６〜図１４を用いて説明する。図６は本実施の形態の半導体装置の製造工程のフローである。図７〜図１４は、本実施の形態の半導体装置の製造工程を説明する断面図である。図７〜図１４では、図の左側に半導体チップの終端部となる終端領域１Ｂを示し、図の右側にＭＯＳＦＥＴが形成される活性領域１Ａを示す。
【００６９】
まず、図７に示すように、ｎ型のＳｉＣ基板１を準備した後、ＳｉＣ基板１の主面上に、エピタキシャル成長法によりＳｉＣのｎ−型の半導体層であり、ドリフト層を含むエピタキシャル層２を形成する（図６のステップＳ１）。また、ＳｉＣ基板の裏面には、ｎ型不純物（例えば窒素（Ｎ））を高い濃度で打ち込むことで、ｎ＋型の半導体領域であるドレイン領域３を形成する。
【００７０】
ＳｉＣ基板１にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１８〜１×１０２１ｃｍ−３である。エピタキシャル層２には、ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物（例えば窒素（Ｎ））が導入されている。エピタキシャル層２の不純物濃度は素子の定格耐圧に依存して決められ、当該不純物濃度は例えば１×１０１４〜１×１０１７ｃｍ−３である。また、エピタキシャル層２の厚さは例えば３〜８０μｍである。
【００７１】
次に、各種の不純物注入を行い、エピタキシャル層２の上面に各種の半導体領域を形成する（図６のステップＳ２）。すなわち、まず、図８に示すように、図６のステップＳ２のうちの一工程として、エピタキシャル層２の上面上に、マスクＭＰ１を形成した後、エピタキシャル層２の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。
【００７２】
これにより、終端領域１Ｂのエピタキシャル層２の上面に、ｐ−型の半導体領域であるＦＬＲ６を複数形成し、終端領域１Ｂのエピタキシャル層２の上面に、ｐ−型の半導体領域であるボディ領域５を形成し、活性領域１Ａのエピタキシャル層２の上面に、ｐ−型の半導体領域であるボディ領域４を複数形成する。すなわち、活性領域１Ａ側から終端領域１Ｂに向かう方向において、順に、複数のボディ領域４、ボディ領域５および複数のＦＬＲ６を形成する。
【００７３】
マスク２２は、活性領域１Ａのエピタキシャル層２の上面の複数の箇所、および、終端領域１Ｂのエピタキシャル層２の上面の複数の箇所を露出する膜である。マスク１０の材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。ボディ領域４、５およびＦＬＲ６のｐ型の不純物濃度は例えば１×１０１７〜１×１０１８ｃｍ−３である。ボディ領域５は、活性領域１Ａを囲む環状の半導体領域である。
【００７４】
次に、図９に示すように、図６のステップＳ２のうちの一工程として、マスク２２を除去した後、エピタキシャル層２の上面上にマスク２３を形成した後、エピタキシャル層２の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、活性領域１Ａのエピタキシャル層２の上面に、ｐ＋型の半導体領域である電位固定領域９を複数形成し、終端領域１Ｂのエピタキシャル層２の上面に、ｐ＋型の半導体領域である電位固定領域１０を形成する。マスク２３は活性領域１Ａのエピタキシャル層２の上面の複数の箇所を露出する膜である。マスク２３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。
【００７５】
電位固定領域９、１０は、ボディ領域４、５よりも浅く形成する。電位固定領域９、１０のｐ型の不純物濃度は例えば１×１０２０ｃｍ−３である。電位固定領域９は、平面視におけるボディ領域４の中央部に形成する。また、電位固定領域１０は、終端領域１Ｂのボディ領域５の上面であって、平面視におけるボディ領域５の端部から離れた位置に形成する。
【００７６】
次に、図１０に示すように、図６のステップＳ２のうちの一工程として、マスク２３を除去した後、エピタキシャル層２の上面上に、マスク２４を形成した後、エピタキシャル層２に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、ボディ領域５の上面に、ｎ＋型の半導体領域であるソース領域８を複数形成し、各電位固定領域９の上面に、ｎ＋型の半導体領域であるソース領域７を形成する。図１０では、図の断面と異なる位置であって、電位固定領域１０の奥に形成されたソース領域８の形状を破線で示している。これは、以下の説明で用いる図１１〜図１４でも同様である。
【００７７】
マスク２４の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク２４は、終端領域１Ｂの複数の箇所におけるボディ領域５の上面を露出し、活性領域１Ａの各電位固定領域９の周囲のボディ領域４の上面を露出するパターンである。ソース領域７は、平面視における電位固定領域９を囲むように形成する。複数のソース領域８は、図の奥行き方向、つまり終端領域１Ｂの延在方向に沿って並ぶように形成する。ソース領域７、８は、電位固定領域９、１０よりも浅く形成する。
【００７８】
次に、図示は省略するが、全てのマスクを除去した後、エピタキシャル層２の上面およびＳｉＣ基板１裏面を覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積した後、１５００度以上の温度で、２〜３分程度の熱処理を施す（図６のステップＳ３）。このようにしてアニールを行うことにより、ＳｉＣエピタキシャル層２の上面と、ＳｉＣ基板１の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
【００７９】
次に、図１１に示すように、エピタキシャル層２の上面上に、絶縁膜１１ａおよびｎ型のポリシリコン膜を順に形成した後、フォトリソグラフィ技術およびドライエッチング法を用いてポリシリコン膜を加工することで、ポリシリコン膜からなるゲート電極１２、１３を形成する（図６のステップＳ４）。ポリシリコン膜は、例えばＣＶＤ法により形成する。絶縁膜１１ａの厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極１２、１３の厚さは、例えば、０．２〜０．５μｍ程度である。ゲート電極１２、１３は、図示していない領域において互いに接続され、一体となっていてもよい。
【００８０】
ここでは、ソース領域８およびボディ領域５のそれぞれの端部であって、ＦＬＲ６側の端部と平面視において重なるようにゲート電極１３を形成する。ゲート電極１３は、ソース領域８に対してＦＬＲ６側においてソース領域８と隣接するボディ領域５の直上に形成される。また、活性領域１Ａでは、ソース領域７に隣接するボディ領域４の直上、およびボディ領域５に隣接するエピタキシャル層２の上面の直上に亘ってゲート電極１２を形成する。
【００８１】
次に、図１２に示すように、エピタキシャル層２の上面上に、ゲート電極１２、１３および絶縁膜１１ａを覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１４を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜１４および絶縁膜１１ａを加工することで、エピタキシャル層２の上面を露出させる。これにより、絶縁膜１１ａからなるゲート絶縁膜１１をゲート電極１２、１３のそれぞれの下に形成する。
【００８２】
上記エッチング工程により、活性領域１Ａでは、層間絶縁膜１４およびゲート絶縁膜１１を貫通するコンタクトホールが開口され、当該コンタクトホールの底部では、ソース領域７の一部および電位固定領域９のそれぞれの上面が露出する。同様に、終端領域１Ｂでは、層間絶縁膜１４およびゲート絶縁膜１１を貫通するコンタクトホールが開口され、当該コンタクトホールの底部では、ソース領域８および電位固定領域１０のそれぞれの上面の一部が露出する。また、上記工程により、図示していない領域では、層間絶縁膜１４を貫通して、ゲート電極１２の上面を露出するコンタクトホールを開口する。ゲート電極１３とゲート電極１２とが分離している場合には、上記工程により、ゲート電極１３の上面を露出するコンタクトホールも開口する。
【００８３】
次に、図示は省略するが、活性領域１Ａのコンタクトホールの底部と、終端領域１Ｂのコンタクトホールの底面とのそれぞれに、周知のサリサイド技術を用いてシリサイド層を形成する。すなわち、例えばスパッタリング法によりエピタキシャル層２上に金属（例えばニッケル（Ｎｉ））膜を堆積した後、６００〜１０００℃の熱処理を施すことにより、金属膜とエピタキシャル層２とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層を形成する。その後、反応しなかった余分な上記金属膜を除去する。
【００８４】
次に、図１３に示すように、図６のステップＳ５のうちの一工程として、上記の各コンタクトホールの内部を埋め込むように、層間絶縁膜１４上に、例えばスパッタリング法を用いて金属膜１５を形成した後、金属膜１５をフォトリソグラフィ技術およびエッチング法を用いて加工することで、金属膜１５からなるソース電極を形成する。図１３に示す金属膜１５は、ソース領域７、８、電位固定領域９および１０に電気的に接続されている。また、この工程により、図示していない領域において、ソース電極と絶縁された金属膜１５をゲート電極１２、１３に電気的に接続させて形成する。
【００８５】
金属膜１５は、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層することで形成することができる。上記エッチングでは、終端領域１Ｂの金属膜の一部であって、ゲート電極１３よりもＦＬＲ６側に形成された金属膜１５を除去する。
【００８６】
次に、図１４に示すように、ＣＶＤ法などを用いて、例えばＳｉＯ２膜またはポリイミド膜などからなる絶縁膜をエピタキシャル層２上に形成した後、フォトリソグラフィ技術およびエッチング法を用いて活性領域１Ａの当該絶縁膜を除去することにより、当該絶縁膜からなるパッシベーション膜１６を形成する。終端領域１Ｂにおいて、金属膜１５の上面、側壁、および層間絶縁膜１４の上面は、パッシベーション膜１６により覆われる。
【００８７】
つまり、パッシベーション膜１６は終端領域１Ｂを覆い、活性領域１Ａにおいて開口している。パッシベーション膜１６から露出し、ソース領域７、８に接続された金属膜１５の上面は、ソースパッドを構成している。パッシベーション膜１６から露出し、ゲート電極１２に接続された金属膜１５の上面は、ゲートパッドを構成している。ソースパッドおよびゲートパッドのそれぞれは、外部配線が電気的に接続される金属膜である。
【００８８】
続いて、図６のステップＳ５のうちの一工程として、ＳｉＣ基板１の裏面にシリサイド層（図示しない）および裏面電極であるドレイン電極１７を順に形成する。すなわち、ＳｉＣ基板１の裏面に、例えばスパッタリング法により金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、当該金属膜とＳｉＣ基板１とを反応させて、シリサイド層（図示しない）を形成する。シリサイド層はドレイン領域３の下面と接している。ドレイン電極１７は、上記シリサイド層の下面側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。
【００８９】
次に、ＳｉＣ基板を含む半導体ウエハをダイシング工程により切削して個片化することで、図１〜図４に示す本実施の形態の導体チップが完成する。当該半導体チップは、図１４に示すように、活性領域１Ａに、少なくともゲート電極１２と、ソース領域７と、ドレイン領域３とを有するＭＯＳＦＥＴを複数有している。また、当該半導体チップは、活性領域１Ａと終端領域１Ｂとの境界近傍において、エピタキシャル層２上に形成されたゲート絶縁膜１１およびゲート電極１３からなるＭＯＳ構造を有し、ＭＯＳ構造の直下のエピタキシャル層２の上面にチャネル領域を有し、当該チャネル領域に隣接する拡散領域であるソース領域８を有している。
【００９０】
本実施の形態の上記の製造方法によりＳｉＣパワー素子を形成することで、図１〜図５を用いて説明した半導体装置と同様の効果を得ることができる。また、半導体チップの主担部に溜まるホールの除去に用いられる構造、つまりゲート絶縁膜１１、ゲート電極１３、ソース領域８、電位固定領域１０およびボディ領域５は、活性領域１ＡのＭＯＳＦＥＴを構成するゲート絶縁膜１１、ゲート電極１２、ソース領域７、電位固定領域９およびボディ領域４と同じ工程により形成することができる。したがって、終端領域の電荷を除去する抜き取り領域の構造を、製造工程を増やすことなく形成することができる。よって、信頼性が高く寿命が長い半導体装置を、低コストかつ簡便に実現することが可能である。
【００９１】
（実施の形態２）
本実施の形態では、前記実施の形態１に比べて、抜き取り領域のレイアウトが異なる半導体装置について説明する。
【００９２】
以下に、図１５および図１６を用いて、本実施の形態の半導体装置について説明する。図１５は、図２と同じく本実施の形態の半導体装置の一部を拡大した平面図である。図１６は、図１５のＣ−Ｃ線における断面図である。図１５および図１６に示すように、本実施の形態の半導体装置は、電位固定領域１０およびソース領域８のレイアウトが前記実施の形態１とは違なるが、その他の構造は前記実施の形態１と同様である。
【００９３】
図１５に示すように、電位固定領域１０、ソース領域８はいずれも半導体チップの端部の辺に沿って延在し、半導体チップの中央部の活性領域１Ａを囲むように環状に形成されている。活性領域１Ａと半導体チップの端部との間の方向、つまりゲート電極１３のゲート長方向において、ソース領域８は電位固定領域１０により挟まれている。つまり、前記実施の形態１と異なり、ソース領域８は活性領域１Ａ側および半導体チップの端部側の両方において電位固定領域１０に接している。すなわち、前記実施の形態１では半導体チップの端部とソース領域８との間に電位固定領域１０は形成されていなかったが、ここでは半導体チップの端部とソース領域８との間に電位固定領域１０が形成されている。
【００９４】
平面視において、電位固定領域１０とボディ領域５との境界線は、終端領域１Ｂの延在方向に沿って直線状に延びている。また、ゲート電極１３の活性領域１Ａ側の端部はソース領域８の端部と平面視において重なっている。また、ゲート電極１３は、当該ソース領域８の端部に接する電位固定領域１０と平面視において重なり、さらに、当該電位固定領域１０と接するボディ領域５と平面視において重なっている。言い換えれば、ゲート電極１３は、半導体チップの端部側から順にエピタキシャル層２の上面に形成されたボディ領域５の一部、電位固定領域１０およびソース領域８の一部のそれぞれの直上に亘って形成されている。
【００９５】
図１５および図１６に示すように、ボディ領域５の上面において、電位固定領域１０はボディ領域５の端部から離間した位置に形成されている。また、電位固定領域１０の上面において、ソース領域８は電位固定領域１０の端部から離間した位置に形成されている。図１６に示すように、ソース領域８および電位固定領域１０には、ゲート電極１３に対して活性領域１Ａ側に形成された金属膜１５からなるコンタクトプラグが接続されている。
【００９６】
本実施の形態の半導体装置では、抜き取り領域１８（図１参照）において、ゲート電極１３を含むＭＯＳ構造と、拡散領域であるソース領域８とが形成されている。また、ゲート電極１３をオン状態とした際に電量が流れるチャネル領域は、ソース領域８に隣接し、かつゲート電極１３と平面視において重なる領域に位置する電位固定領域１０およびボディ領域５に形成される。本実施の形態の半導体装置は、前記実施の形態１において図６〜図１４を用いて説明した製造工程と同様の手順で形成することができる。
【００９７】
前記実施の形態１と同様に、本実施の形態では、逆バイアス印加時に、終端領域１Ｂにおいてボディ領域５と電位固定領域１０との境界近傍のボディ領域５の上面に溜まるホールを、ゲート電極１３をオン状態としてゲート電極１３の直下のエピタキシャル層２の上面にチャネルを形成し、ソース領域８に電子を供給することで除去する。つまり、ホールが溜まりやすい領域に反転層およびチャネルを形成することができるため、ソース領域８に供給された電子が当該ホールと再結合し、ホールはソース電極側に抜き出される。
【００９８】
これにより、ＳｉＣＭＯＳＦＥＴのように高速動作を行う素子を有する半導体装置であっても、基板内のキャリアを除去することができるため、キャリアが溜まることによる絶縁破壊が起こることを防ぐことができる。よって、半導体チップの寿命を延ばすことができるため、半導体装置の性能を向上させることができる。
【００９９】
また、本実施の形態では、終端領域１Ｂに溜まったホールを、ゲート電極１３をオン状態にする度にリセットすることができるため、逆バイアスを印加してＭＯＳＦＥＴがオフ状態となる時間の累積に応じてホールが増加することを防ぐことができる。このため、終端部のホールの増加に起因して絶縁破壊が生じる虞を排除することができる。よって、半導体装置の信頼性を高めることができる。
【０１００】
また、本実施の形態では、終端領域１Ｂの幅を拡げなくても絶縁破壊を防ぐことができる。これにより、半導体チップの大きさを縮小することができるため、半導体装置の性能を向上させることができる。また、本実施の形態の特徴である抜き取り領域１８（図１参照）の拡散領域およびＭＯＳ構造は、活性領域１ＡのＭＯＳＦＥＴを構成する拡散領域およびＭＯＳ構造と同じ構造である。したがって、終端領域の電荷を除去する抜き取り領域１８の構造を、低コストかつ簡便に実現することが可能である。
【０１０１】
逆バイアス印加時に終端領域１Ｂに広がる空乏層は、電位固定領域１０よりも半導体チップの端部側の領域において生じる。つまり、空乏層は、電位固定領域１０内には形成されにくい。ここで、空乏層がｎ＋型の半導体領域であるソース領域８に接触すると、短絡により電流が流れ、ホールを除去することができない問題がある。そこで本実施の形態では、図１５に示すように、平面視において、ソース領域８に対して半導体チップの端部側の領域を電位固定領域１０により覆うことで、終端領域１Ｂにおいて生じる空乏層とソース領域８とが接触することを防いでいる。これにより、空乏層とソース領域８との短絡に起因してホール除去ができなくなることを防いでいる。
【０１０２】
本実施の形態では、ソース領域８よりも電位固定領域１０を半導体チップの端部側に大きく延ばして形成する必要がないため、ゲート電極１３のゲート長方向における電位固定領域１０の幅を縮小することができる。また、本実施の形態では、ゲート電極１３のゲート長方向におけるソース領域８の幅を縮小させることができる。これは、前記実施の形態１と異なり、ソース領域８を断続的ではなく連続的に延在する形状で形成することができるため、幅の小さいパターンであっても十分な面積を確保することができるためである。したがって、半導体チップの大きさを縮小することができるため、半導体装置の性能を向上させることができる。
【０１０３】
（実施の形態３）
本実施の形態では、前記実施の形態１または前記実施の形態２のＳｉＣパワー素子を備えた電力変換装置について説明する。図１７は、本実施の形態の電力変換装置（インバータ）の回路図である。
【０１０４】
図１７に示すように、本実施の形態のインバータは、パワーモジュール３０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ３０４と、ダイオード３０５とをそれぞれ複数有する。各単相において、端子３０６〜３１０を介して、電源電圧Ｖｃｃと負荷（例えばモータ）３０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ３０４とダイオード３０５とが互いに逆並列に接続されており、これらの素子が上アームを構成する。また、負荷３０１の入力電位と接地電位ＧＮＤとの間にも、ＳｉＣパワーＭＩＳＦＥＴ素子３０４とダイオード３０５とが互いに逆並列に接続されており、これらの素子が下アームを構成する。
【０１０５】
つまり、負荷３０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３０４と２つのダイオード３０５とが設けられており、３相で６つのスイッチング素子３０４と６つのダイオード５とが設けられている。
【０１０６】
電源電圧Ｖｃｃは、端子３０６を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子３１０を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のソース電極に接続されている。また、負荷３０１は、端子３０７〜３０９のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のソース電極に接続され、端子３０７〜３０９のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のドレイン電極に接続されている。
【０１０７】
また、個々のＳｉＣパワーＭＩＳＦＥＴ３０４のゲート電極には、端子３１１、３１２を介して、制御回路３０３が接続されており、この制御回路３０３によってＳｉＣパワーＭＩＳＦＥＴ３０４が制御されている。したがって、本実施の形態のインバータは、制御回路３０３でパワーモジュール３０２を構成するＳｉＣパワーＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
【０１０８】
ＳｉＣパワーＭＩＳＦＥＴ３０４は、前記実施の形態１または前記実施の形態２において説明した半導体チップに形成されたＭＯＳＦＥＴである。図１７に示すように、ＳｉＣパワーＭＩＳＦＥＴ３０４内には、上記ＭＯＳＦＥＴに含まれる内蔵ｐｎダイオードが形成されている。内蔵ｐｎダイオードは、例えば図３に示す電位固定領域９およびボディ領域４を含むｐ型領域と、ドレイン領域３、ＳｉＣ基板１およびエピタキシャル層２を含むｎ型領域とのｐｎ接合により構成されている。
【０１０９】
すなわち、内蔵ｐｎダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図１７に示す各単層において、内蔵ｐｎダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。したがって、内蔵ｐｎダイオードとダイオード３０５とは並列に接続されている。ダイオード３０５は、例えば、上記ＭＯＳＦＥＴと共に半導体チップに混載されたショットキーバリアダイオードである。
【０１１０】
パワーモジュール３０２内での、ＳｉＣパワーＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣパワーＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す。
【０１１１】
前記実施の形態１または前記実施の形態２の半導体装置である半導体チップでは、終端領域の幅を縮小して活性領域を広くし、大電流化することができるため、本実施の形態では、パワーモジュール３０２の小型化および軽量化を実現することができる。よって、パワーモジュール３０２を有する電力変換装置を小型化および軽量化を実現することができる。
【０１１２】
また、前記実施の形態１および前記実施の形態２において説明したように、半導体チップの終端領域にＭＯＳ構造および拡散領域を設け、チャネルを形成することで、半導体チップの耐圧の低下を防ぐことができ、また、半導体チップを長寿命化することができる。よって、当該半導体チップに形成されたＳｉＣパワーＭＩＳＦＥＴ３０４を用いることで、本実施の形態のパワーモジュール３０２および電力変換装置の信頼性を高めることができ、また、本実施の形態のパワーモジュール３０２および電力変換装置を長寿命化することができる。
【０１１３】
また、本実施の形態の電力変換装置は、３相モータシステムとすることができる。図１７に示した負荷３０１は３相モータであり、スイッチング素子に前記実施の形態１または前記実施の形態２において説明した半導体装置を用いた電力変換装置を用いることにより、３相モータシステムの小型化を実現することができる。
【０１１４】
（実施の形態４）
本実施の形態では、前記実施の形態１または前記実施の形態２の半導体装置に形成されたＳｉＣパワーＭＩＳＦＥＴを備える電力変換装置を説明する。図１８は、本実施の形態の電力変換装置（インバータ）を示す回路図である。
【０１１５】
図１８に示すように、本実施の形態のインバータは、パワーモジュール４０２内にスイッチング素子としてＳｉＣパワーＭＩＳＦＥＴ４０４を備えている。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、これらの素子が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＩＳＦＥＴ素子４０４が接続されており、これらの素子が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。
【０１１６】
また、個々のＳｉＣパワーＭＩＳＦＥＴ３０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータでは、制御回路４０３でパワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
【０１１７】
ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態３において説明したように、内蔵ｐｎダイオードが逆並列に接続されている。本実施の形態のパワーモジュール４０２内を含むインバータは、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４にダイオード３０５（図１７参照）が接続されていない点で、前記実施の形態３と異なる。
【０１１８】
パワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４の機能について以下に説明する。ＳｉＣパワーＭＩＳＦＥＴの機能の１つとして、本実施の形態でも実施の形態３と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。本実施の形態ではさらに、ＳｉＣパワーＭＩＳＦＥＴ４０４は、前記実施の形態３のダイオード３０５（図１７参照）の役割も担う。
【０１１９】
例えば、モータのように負荷４０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ４０４をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。前記実施の形態３では、ダイオード３０５がこの役割を担う。一方、本実施の形態では、同期整流駆動を用いるので、環流電流を流す役割をＳｉＣパワーＭＩＳＦＥＴ４０４が担う。本実施の形態の同期整流駆動では、還流時にＳｉＣパワーＭＩＳＦＥＴ４０４のゲートをＯＮにし、ＳｉＣパワーＭＩＳＦＥＴ４０４を逆導通させる。
【０１２０】
したがって、還流時導通損失はダイオード３０５の特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴが共にＯＦＦとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ｐｎダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さく、例えば、前記実施の形態３のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
【０１２１】
本実施の形態では、ＳｉＣパワーＭＩＳＦＥＴ４０４に、前記実施の形態１または前記実施の形態２の半導体装置を用いることにより、パワーモジュール３０２の小型化および軽量化を実現することができる。よって、パワーモジュール３０２を有する電力変換装置を小型化および軽量化を実現することができる。また、ダイオードをＳｉＣパワーＭＩＳＦＥＴ４０４とは別に設けないため、パワーモジュール４０２をさらに小型化することができる。
【０１２２】
また、前記実施の形態１および前記実施の形態２において説明したように、半導体チップの終端領域にＭＯＳ構造および拡散領域を設け、チャネルを形成することで、半導体チップの耐圧の低下を防ぐことができ、また、半導体チップを長寿命化することができる。よって、当該半導体チップに形成されたＳｉＣパワーＭＩＳＦＥＴ４０４を用いることで、本実施の形態のパワーモジュール４０２および電力変換装置の信頼性を高めることができ、また、本実施の形態のパワーモジュール４０２および電力変換装置を長寿命化することができる。
【０１２３】
また、本実施の形態の電力変換装置は、３相モータシステムとすることができる。図１８に示した負荷４０１は３相モータであり、スイッチング素子に前記実施の形態１または前記実施の形態２において説明した半導体装置を用いた電力変換装置を用いることにより、３相モータシステムの小型化を実現することができる。
【０１２４】
（実施の形態５）
前記実施の形態３または前記実施の形態４で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図１９および図２０を用いて説明する。図１９は、本実施の形態の電気自動車の構成を示す概略図である。図２０は、本実施の形態の昇圧コンバータの回路図である。
【０１２５】
図１９に示すように、本実施の形態の電気自動車は、駆動輪５０１ａおよび駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
【０１２６】
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態３または前記実施の形態４において説明したインバータを用いる。
【０１２７】
昇圧コンバータ５０８は図２０に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前記実施の形態４で説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施の形態でも、前記実施の形態４と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置である、インバータ５０４および昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により車輪を駆動する。
【０１２８】
図１９の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
【０１２９】
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態３および前記実施の形態４の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前記実施の形態３または前記実施の形態４の３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、設計自由度の向上および軽量化を実現することができる。また、前記実施の形態３および前記実施の形態４の電力変換装置を用いることで、電気自動車の信頼性を向上させることができる。
【０１３０】
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
【０１３１】
（実施の形態６）
前記実施の形態３および前記実施の形態４の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両を図２１を用いて説明する。図２１は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。
【０１３２】
図２１に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。コンバータ６０７内の素子構成は前記実施の形態３のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、また前記実施の形態４のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。
【０１３３】
本実施の形態では、前記実施の形態４のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図２１では、前記実施の形態４で説明した制御回路の図示を省略している。また、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
【０１３４】
本実施の形態によれば、コンバータ６０７に、前記実施の形態３または前記実施の形態４の電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、前記実施の形態３または前記実施の形態４の３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、３相モータシステムを含む床下部品の小型化による低床化および軽量化を実現することができる。
【０１３５】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１３６】
例えば、前記実施の形態１および前記実施の形態２で説明した半導体チップの活性領域には、接合型電界効果トランジスタ、金属−酸化膜半導体接合電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、ｐｎダイオード、ショットキーバリアダイオード、またはジャンクションバリアショットキーダイオードなどが形成されていても構わない。
【０１３７】
また、半導体基板はＳｉＣ基板に限らず、ダイヤモンド基板、ＧａＮ基板などのワイドバンドギャップ半導体からなる基板であってもよく、また、バルクシリコン（Ｓｉ）基板であってもよい。
【産業上の利用可能性】
【０１３８】
本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたパワーモジュール、インバータ、自動車および鉄道車両に適用して有効である。
【符号の説明】
【０１３９】
１Ａ    活性領域
１Ｂ    終端領域
１    ＳｉＣ基板
２    エピタキシャル層
３    ドレイン領域
４、５    ボディ領域
６    ＦＬＲ
７、８    ソース領域
９、１０    電位固定領域
１１    ゲート絶縁膜
１２、１３    ゲート電極
１４    層間絶縁膜
１５    金属膜
１６    パッシベーション膜
１７    ドレイン電極
１８    抜き取り領域
１９    電界緩和領域
２１    ユニットセル
２２〜２４    マスク
３０１、４０１    負荷
３０２、４０２    パワーモジュール
３０３、４０３    制御回路
３０４、４０４、５１４    ＳｉＣパワーＭＩＳＦＥＴ
３０５    ダイオード
３０６〜３１２、４０５〜４１１    端子
５０１ａ、５０１ｂ    駆動輪
５０２    駆動軸
５０３    ３相モータ
５０４、５１３    インバータ
５０５    バッテリ
５０６、５０７    電力ライン
５０８    昇圧コンバータ
５０９    リレー
５１０    電子制御ユニット
５１１    リアクトル
５１２    平滑用コンデンサ
６０１    負荷
６０２    インバータ
６０４    ＳｉＣパワーＭＩＳＦＥＴ
６０７    コンバータ
６０８    キャパシタ
６０９    トランス
ＣＰ    半導体チップ
ＧＰ    ゲートパッド
ＯＷ    架線
ＰＧ    パンタグラフ
ＲＴ    線路
ＳＰ    ソースパッド
ＷＨ    車輪
【図１】
2016021077.tif 000003
【図２】
2016021077.tif 000004
【図３】
2016021077.tif 000005
【図４】
2016021077.tif 000006
【図５】
2016021077.tif 000007
【図６】
2016021077.tif 000008
【図７】
2016021077.tif 000009
【図８】
2016021077.tif 000010
【図９】
2016021077.tif 000011
【図１０】
2016021077.tif 000012
【図１１】
2016021077.tif 000013
【図１２】
2016021077.tif 000014
【図１３】
2016021077.tif 000015
【図１４】
2016021077.tif 000016
【図１５】
2016021077.tif 000017
【図１６】
2016021077.tif 000018
【図１７】
2016021077.tif 000019
【図１８】
2016021077.tif 000020
【図１９】
2016021077.tif 000021
【図２０】
2016021077.tif 000022
【図２１】
2016021077.tif 000023
【手続補正書】
【提出日】平成28年11月10日(2016.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
ボディ領域と、
半導体素子領域に位置する前記ボディ領域に挟まれた前記基板の一部であるＦＥＴ領域と、
複数存在する前記ＦＥＴ領域の中で最外周に位置する前記ＦＥＴ領域よりさらに外周に位置する前記ボディ領域と同じ導電型の終端領域と、
前記終端領域において、前記基板上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横の前記基板に形成され、ソース電極に電気的に接続された拡散領域と、
を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板の活性領域には、前記ソース電極と接続されているＭＯＳＦＥＴを有し、
前記基板の裏面はドレイン電極に接続されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置と、
前記ソース電極に接続されている第１端子と、
前記ドレイン電極に接続されている第２端子と、
を有する、パワーモジュール。
【請求項４】
請求項３に記載のパワーモジュールを有し、
前記第１端子と前記第２端子間に印加される電力を変換する、電力変換装置。
【請求項５】
請求項４に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、自動車。
【請求項６】
請求項４に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、鉄道車両。
【請求項７】
第１不純物濃度を有する第１導電型の半導体基板と、
前記半導体基板の主面の反対の裏面側に形成された裏面電極と、
前記半導体基板の前記主面上に形成された、前記第１不純物濃度よりも低い第２不純物濃度を有する前記第１導電型の半導体層と、
前記第１導電型の半導体層上に形成された、第２導電型の第１領域と、
前記第１領域に挟まれた前記第１導電型の半導体層の一部である半導体素子領域に位置する第１導電型の第２領域と、
複数存在する前記第２領域の中で、最外周に形成された前記第２領域よりさらに外周の終端領域に形成された、第２導電型の第３領域と、
前記第３領域中に形成された、ソース領域と電気的に接続された第１導電型の第４領域と、
前記第３領域および前記第４領域のそれぞれの直上にゲート絶縁膜を介して形成されたゲート電極と、
を有する、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
平面視において、前記第４領域に対して前記基板の端部側の領域を除き、前記第４領域を囲むように前記半導体層の上面に形成された第２導電型の第５領域をさらに有し、
前記第５領域は、前記第１領域よりも不純物濃度が高く、前記ソース電極に電気的に接続されている、半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記ゲート電極は、前記第４領域に対して前記基板の端部側に設けられており、
前記ゲート電極の直下の前記半導体層の上面に、前記第４領域に隣接して形成された第２導電型の第５領域をさらに有し、
前記第５領域は、前記第１領域よりも不純物濃度が高く、前記ソース電極に電気的に接続されている、半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記基板および前記半導体層は、炭化ケイ素を含む、半導体装置。
【請求項１１】
請求項７に記載の半導体装置において、
前記半導体素子は、前記ソース電極と接続されているＭＯＳＦＥＴであり、
前記裏面電極はドレイン電極である、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置と、
前記ソース電極に接続されている第１端子と、
前記ドレイン電極に接続されている第２端子と、
を有する、パワーモジュール。
【請求項１３】
請求項１２に記載のパワーモジュールを有し、
前記第１端子と前記第２端子間に印加される電力を変換する、電力変換装置。
【請求項１４】
請求項１３に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、自動車。
【請求項１５】
請求項１３に記載の電力変換装置の出力をモータに供給し、前記モータで車輪を駆動する、鉄道車両。
【国際調査報告】
2016021077.tif 000024
2016021077.tif 000025
2016021077.tif 000026
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