(57)【要約】  電力変換装置であって、複数の半導体素子を含み、前記各半導体素子をオン・オフ制御することにより、直流電力を交流電力に変換するインバータ部と、前記複数の半導体素子を制御する制御信号を出力する制御回路と、前記少なくとも１の半導体素子のドレイン・ソース間に流れる電流が過電流であることを検出し、前記検出結果を前記制御回路に通知する過電流検出回路と、前記複数の半導体素子のうち少なくとも１の半導体素子が導通状態になる場合に前記過電流検出回路を動作させる検出開始回路と、を有し、前記制御回路は、前記通知に応じて前記少なくとも１の半導体素子をオフする制御信号を出力することを特徴とする。
2015129049.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子を含み、前記各半導体素子をオン・オフ制御することにより、直流電力を交流電力に変換するインバータ部と、
前記複数の半導体素子を制御する制御信号を出力する制御回路と、
前記複数の半導体素子のうち少なくとも１の半導体素子のドレイン・ソース間に流れる電流が過電流であることを検出し、前記検出結果を前記制御回路に通知する過電流検出回路と、
前記少なくとも１の半導体素子が導通状態になる場合に前記過電流検出回路を動作させる検出開始回路と、
を有し、
前記制御回路は、前記通知に応じて前記少なくとも１の半導体素子をオフする制御信号を出力することを特徴とする電力変換装置。
【請求項２】
さらに、前記検出結果に応じて、前記過電流を抑制するために前記少なくとも１の半導体素子のゲート・ソース間電圧を低減する過電流抑制回路、を有することを特徴とする請求項１記載の電力変換装置。
【請求項３】
前記過電流抑制回路は、温度に関らず、前記過電流が流れる際における前記少なくとも１の半導体素子の電圧電流特性が、所定の範囲内になるようにゲート・ソース間電圧を調整することを特徴とする請求項２記載の電力変換装置。
【請求項４】
前記過電流検出回路における前記電流の流れる経路は、抵抗、ダイオード、及び、前記検出結果を前記制御回路に通知するカップリング素子により形成されることを特徴とする請求項１記載の電力変換装置。
【請求項５】
前記検出開始回路、前記過電流検出回路、及び、前記過電流抑制回路のうちの少なくとも１の回路は、前記制御回路と一体として形成されることを特徴とする請求項２記載の電力変換装置。
【請求項６】
前記少なくとも１の半導体素子は、ワイドギャップ半導体素子であることを特徴とする請求項１乃至５のいずれかに記載の電力変換装置。
【請求項７】
前記制御回路は、前記複数の半導体素子を、所定の時間間隔をおいて、オン・オフ制御するための制御信号を出力し、
前記少なくとも１の半導体素子は、前記通知に基づいて前記少なくとも１の半導体素子をオフする制御信号に応じて、前記所定の時間間隔内にオフされることを特徴とする請求項１記載の電力変換装置。
【請求項８】
前記検出開始回路は、トランジスタ、ダイオード、抵抗、及び、コンデンサを含み、前記トランジスタ、ダイオード、抵抗、及び、コンデンサにより設定される時間に基づいて、前記過電流検出回路、及び、前記過電流抑制回路が機能することを遅らせることを特徴とする請求項２記載の電力変換装置。
【請求項９】
検出開始回路により、制御回路からの制御信号に応じて直流電力を交流電力に変換するインバータ部に含まれる半導体素子のドレイン・ソース間に流れる電流が導通状態になる場合に過電流検出回路を動作させ、
前記過電流検出回路により、前記半導体素子のドレイン・ソース間に流れる電流が過電流であることを検出し、前記検出結果を前記制御回路に通知し、
前記制御回路により、前記通知に応じて前記少なくとも１の半導体素子をオフする制御信号を出力する、
ことを特徴とする電力変換装置の短絡保護方法。
【請求項１０】
更に、前記過電流抑制回路により、前記検出結果に応じて、前記過電流を抑制するために前記半導体素子のゲート・ソース間電圧を低減する、
ことを特徴とする請求項９記載の電力変換装置の短絡保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置、及び、電力変換装置の短絡保護方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の自己消弧型半導体を備えたパワーモジュールの短絡保護技術が知られている。具体的には、例えば、下記特許文献１には、ＩＧＢＴのコレクタ・エミッタ間を流れる電流が設定値を超えた場合に、ＶＣＥを上昇させてコレクタ電流の増加を防ぎ、その後ＩＧＢＴのゲート電圧ＶＧＥを閾値電圧より高い電圧に所定時間保持した後ＩＧＢＴをオフする短絡保護回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表ＷＯ０１−０６３７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、パワーモジュールにＧａＮ、ＳｉＣなどのワイドギャップ半導体を用いて高いキャリア周波数で駆動させる場合、温度依存性が強いことから、短絡保護や高温における安定動作などを考慮する必要がある。このようにワイドギャップ半導体には、ＩＧＢＴを用いる場合とは異なる種々の要請がある。【０００５】
そこで、本発明は、例えば、ワイドギャップ半導体を用いた場合においても、より適切に短絡保護を図ることのできる電力変換回路等を実現することを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明の１の実施形態における電力変換装置は、複数の半導体素子を含み、前記各半導体素子をオン・オフ制御することにより、直流電力を交流電力に変換するインバータ部と、前記複数の半導体素子を制御する制御信号を出力する制御回路と、前記複数の半導体素子のうち少なくとも１の半導体素子のドレイン・ソース間に流れる電流が過電流であることを検出し、前記検出結果を前記制御回路に通知する過電流検出回路と、前記少なくとも１の半導体素子が導通状態になる場合に前記過電流検出回路を動作させる検出開始回路と、を有し、前記制御回路は、前記通知に応じて前記少なくとも１の半導体素子をオフする制御信号を出力することを特徴とする。【０００７】
（２）上記（１）に記載の電力変換装置は、さらに、前記検出結果に応じて、前記過電流を抑制するために前記少なくとも１の半導体素子のゲート・ソース間電圧を低減する過電流抑制回路、を有してもよい。【０００８】
（３）上記（２）に記載の電力変換装置において、前記過電流抑制回路は、温度に関らず、前記過電流が流れる際における前記少なくとも１の半導体素子の電圧電流特性が、所定の範囲内になるようにゲート・ソース間電圧を調整してもよい。【０００９】
（４）上記（１）乃至（３）のいずれかに記載の電力変換装置において、前記過電流検出回路における前記電流の流れる経路は、抵抗、ダイオード、及び、前記検出結果を前記制御回路に通知するカップリング素子により形成されることを特徴としてもよい。【００１０】
（５）上記（２）に記載の電力変換装置において、前記検出開始回路、前記過電流検出回路、及び、前記過電流抑制回路のうちの少なくとも１の回路は、前記制御回路と一体として形成されてもよい。【００１１】
（６）上記（１）に記載の電力変換装置において、前記少なくとも１の半導体素子は、ワイドギャップ半導体素子であってもよい。【００１２】
（７）上記（１）乃至（６）のいずれかに記載の電力変換装置において、前記制御回路は、前記複数の半導体素子を、所定の時間間隔をおいて、オン・オフ制御するための制御信号を出力し、前記少なくとも１の半導体素子は、前記通知に基づいて前記少なくとも１の半導体素子をオフする制御信号に応じて、前記所定の時間間隔内にオフされてもよい。【００１３】
（８）上記（２）に記載の電力変換装置において、前記検出開始回路は、トランジスタ、ダイオード、抵抗、及び、コンデンサを含み、前記トランジスタ、ダイオード、抵抗、及び、コンデンサにより設定される時間に基づいて、前記過電流検出回路、及び、前記過電流抑制回路が機能することを遅らせてもよい。【００１４】
（９）本発明の１実施形態における電力変換装置の短絡保護方法は、検出開始回路により、制御回路からの制御信号に応じて直流電力を交流電力に変換するインバータ部に含まれる半導体素子のドレイン・ソース間に流れる電流が導通状態になる場合に過電流検出回路を動作させ、前記過電流検出回路により、前記半導体素子のドレイン・ソース間に流れる電流が過電流であることを検出し、前記検出結果を前記制御回路に通知し、前記制御回路により、前記通知に応じて前記少なくとも１の半導体素子をオフする制御信号を出力する、ことを特徴とする。【００１５】
（１０）上記（９）に記載の電力変換装置の短絡保護方法は、更に、前記過電流抑制回路により、前記検出結果に応じて、前記過電流を抑制するために前記半導体素子のゲート・ソース間電圧を低減してもよい。
【図面の簡単な説明】
【００１６】
【図１】本実施の形態における電力変換回路の概要の一例を示す図である。
【図２】本実施の形態における短絡保護回路について説明するための図である。
【図３】短絡時における過電流検出回路の電流経路の一例を示す図である。
【図４】短絡時における過電流抑制回路の電流経路の一例を示す図である。
【図５】ＧａＮを用いた半導体素子の電流電圧特性の一例を示す図である。
【図６Ａ】Ｌｏｗ側半導体素子に短絡が生じた場合のタイムチャートの一例を示す図である。
【図６Ｂ】Ｌｏｗ側半導体素子に短絡が生じた場合のタイムチャートの一例を示す図である。
【図６Ｃ】Ｌｏｗ側半導体素子に短絡が生じた場合のタイムチャートの一例を示す図である。
【図６Ｄ】Ｌｏｗ側半導体素子に短絡が生じた場合のタイムチャートの一例を示す図である。
【図７Ａ】図６との比較例を示す図である。
【図７Ｂ】図６との比較例を示す図である。
【図７Ｃ】図６との比較例を示す図である。
【図７Ｄ】図６との比較例を示す図である。
【図８Ａ】本実施の形態における効果の一例について説明するための図である。
【図８Ｂ】本実施の形態における効果の一例について説明するための図である。
【図９】本実施の形態における電力変換回路の処理のフローの概要を示す図である。
【図１０】本実施の形態における変形例について説明するための図である。
【図１１】本実施の形態における他の変形例について説明するための図である。
【図１２】本実施の形態における他の変形例について説明するための図である。
【図１３】本実施の形態における他の変形例について説明するための図である。
【図１４】本実施の形態における他の変形例について説明するための図である。
【図１５】本実施の形態における他の変形例について説明するための図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【００１８】
図１は、本実施の形態における電力変換回路の概要の一例を示す図である。図１に示すように、本実施の形態における電力変換回路１００は、制御回路１０１と、複数のゲート回路１０２と、複数の半導体素子１０３を含む。ここでは、ゲート回路１０２に短絡保護回路も含む図としている。なお、図１は、一例として、３相ブリッジ回路を含む電力変換回路１００を示すが、本実施の形態における電力変換回路１００はこれに限定されるものではない。
【００１９】
図１に示すように、電力変換回路１００においては、例えば、１の半導体素子１０３がそれぞれ直列に接続され、１組の半導体素子となる。以下、高電位側の半導体素子をＨｉｇｈ側半導体素子、低電位側の半導体素子をＬｏｗ側半導体素子とも称する。また、各半導体素子１０３には、それぞれゲート回路１０２が接続される。ここで、当該半導体素子１０３は、例えば、ＧａＮ、ＳｉＣなどのいわゆるワイドギャップ半導体素子である。なお、図１においては、電力変換回路１００は３組の半導体素子を備える構成を示すが、本実施の形態はこれに限られるものではない。また、図１においては、１組の半導体素子を点線で囲んだ例を示している。
【００２０】
ゲート回路１０２は、制御回路１０１からの制御信号に応じて半導体素子１０３のゲート回路１０２にゲート信号を出力する。そして、当該ゲート信号に応じて、当該半導体素子１０３がゲート回路１０２によりオン・オフ制御される。具体的には、制御回路１０１からの制御信号に応じて、１組の半導体素子１０３が順次オン・オフ制御されることにより、直流電力を交流電力に変換する。
【００２１】
ここで、図１においては、外部の直流電源からＰＮ端子間に直流電力が供給される。また、半導体素子１０３を含むインバータ部により変換された交流電力は、図のＵ、Ｖ、Ｗ端子に出力される。また、制御回路１０１はゲート回路１０２に制御信号を出力する。なお、上記３相ブリッジ回路等の詳細については周知であるので、詳細な説明については省略する。
【００２２】
ゲート回路１０２は、半導体素子１０３の短絡に基づく過電流を検出した場合に、制御回路１０１に当該過電流の検出を通知する短絡保護回路の機能を有する。なお、図１においては、当該通知するための信号をＦＯとして示す。また、短絡保護回路等の詳細については後述する。図１においては、ゲート回路１０２が短絡保護回路としての機能を有する場合について示したが、これに限定されるものではない。ゲート回路１０２と別に短絡保護回路を構成してもよい。更に、図１においては、半導体素子１０３毎のゲート回路１０２が短絡保護回路機能を有する構成について説明したが、１組の半導体素子１０３のうち、１の半導体素子のみに短絡保護回路機能を有する構成としてもよい。
【００２３】
図２は、本実施の形態における短絡保護回路について説明するための図である。なお、図２においては、短絡保護回路がゲート回路１０２とは別に構成される場合を示すが、上記のように、ゲート回路１０２に含まれるように構成してもよい。
【００２４】
図２に示すように、短絡保護回路は、例えば、主に、検出開始回路２０１、過電流検出回路２０２、及び、過電流抑制回路２０３を含む。以下、検出開始回路２０１、過電流検出回路２０２、及び、過電流抑制回路２０３について、順に説明する。
【００２５】
まず、検出開始回路２０１について説明する。検出開始回路２０１は、図２に示すように、例えば、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、ダイオードＤ１、コンデンンサＣ１、トランジスタＱ１等を含む。なお、図２に示した検出開始回路２０１の構成は一例であって、これに限定されるものではない。
【００２６】
検出開始回路２０１は、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）がハイ電圧の際にのみ、過電流検出回路２０２及び過電流抑制回路２０３を機能させる。
【００２７】
具体的には、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）がハイ電圧になると、ドレイン・ソース間電圧（Ｖｄｓ）が低下する。Ｖｄｓが低下した後に過電流検出回路２０２及び過電流抑制回路２０３を機能させる必要があるため、ゲート抵抗Ｒ８と抵抗Ｒ２とコンデンサＣ１による時定数分だけ遅らせて、トランジスタＱ１をオンさせ、過電流検出回路２０２及び過電流抑制回路２０３を機能させる。
【００２８】
一方、半導体素子１０３のＶｇｓがロー電圧になると、トランジスタＱ１のゲートに充電された電荷は、ダイオードＤ１、抵抗Ｒ１を経由して放電し、Ｖｄｓが上昇する前に過電流検出回路２０２及び過電流抑制回路２０３の機能を停止させる。これにより、過電流検出回路２０２及び過電流抑制回路２０３の誤動作を効果的に防止することができる。
【００２９】
過電流検出回路２０２は、図２に示すように、カップリング素子であるフォトカプラ、複数の抵抗Ｒ５乃至Ｒ７、Ｒ９、ダイオードＤ２、Ｄ４、Ｄ５、コンデンサＣ２、Ｃ３等を含む。なお、図２に示した過電流検出回路２０２の構成は一例であって、本実施の形態における過電流検出回路２０２は図２に示した構成に限定されるものではない。
【００３０】
過電流検出回路２０２は、半導体素子１０３のドレイン・ソース間に流れる電流が過電流であることを検出すると、当該過電流を検出したことを制御回路１０１に通知する。具体的には、ドレイン・ソース間に短絡が生じると、半導体素子１０３のドレイン・ソース間の電流が増加し、過電流状態となる。この場合ドレイン・ソース間電圧が上昇するためダイオードＤ６を介して半導体素子１０３に流れていた電流が流れなくなり、Ｄ２を介して、フォトカプラ側に流れるようになる。なお、過電流とは、例えば、ドレイン・ソース間に流れる予め設定された電流値よりも大きな電流値を有する電流に相当する。
【００３１】
より具体的には、電流は、図３に示した経路Ａ（点線）を流れる。ここで、経路Ａは、図３に示すように、例えば、抵抗Ｒ５、Ｒ７、ダイオードＤ２、フォトカプラにより形成される。経路Ａに電流が流れると、フォトカプラは、制御回路１０１に過電流を検出したことを通知する（図２においてはＦＯ出力として示している）。制御回路１０１は、過電流の通知を受けると、半導体素子１０３がオフするように制御信号をゲート回路１０２に出力し、半導体１０３をオフ状態にする。なお、過電流の検出レベル、つまり過電流と判断する閾値は、例えば、ダイオードＤ２の個数により調整することができる。
【００３２】
これにより、より短時間で半導体素子１０３を保護することが可能となる。具体的には、例えば、図３に示した経路Ａにおける遅れ時間は、フォトカプラのＦＯ出力で約３００ｎｓであり、制御回路１０１及びゲート回路１０２で約１００ｎｓである。つまり、遅れ時間の合計は約４００ｎｓであり、１μｓ以内で半導体素子１０３のオン状態からオフ状態にすることが可能である。また、電流検出用端子を備えた半導体素子１０３を用いる必要もない。
【００３３】
過電流抑制回路２０３について説明する。過電流抑制回路２０３は、図２に示すように、例えば、抵抗Ｒａ、Ｒｂ、Ｒｃ、トランジスタＱａ、Ｑｂを含む。また、トランジスタＱａ、Ｑｂはダーリントン接続される。なお、図２に示した過電流抑制回路２０３の構成は一例であって、本実施の形態はこれに限られるものではない。
【００３４】
過電流抑制回路２０３は、上記過電流検出回路２０２の過電流の検出に応じて、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）を低減し、電流を抑制する。
【００３５】
具体的には、例えば、図４を用いて説明する。上記のように短絡により半導体素子１０３のソース・ドレイン間の電流が増加すると、図４の経路Ａ（点線）に示すように、フォトカプラ側に電流が流れる。このとき、図４の経路Ｂ（二点鎖線）に示すように、当該電流の一部はＲｂを介して、トランジスタＱｂのゲートに流れ、トランジスタＱａ及びＱｂがオンする。
【００３６】
これにより、半導体素子１０３のゲートに充電されていた電荷は、抵抗Ｒａ、トランジスタＱａ、検出開始回路２０１のＱ１を介して放電される。また、ゲート回路１０２から半導体素子１０３に供給する電流も、同様の経路で電源グランド（ＧＮＤ）に流れるため、半導体素子１０３への電流供給を断ち、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）を低減することができる。このときの電流の経路を経路Ｃ（一点鎖線）として示す。過電流抑制回路２０３は、制御回路１０１を介することなく、直接ゲート・ソース間電圧を低減させるため、過電流検出時の制御回路１０１からのオフ制御よりも早く過電流を抑制することができる。
【００３７】
ここで、この際における半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）は、ゲート抵抗Ｒ８と、抵抗Ｒａ、トランジスタＱａ、Ｑ１の電圧降下分で決定することができる。そして、例えば、抵抗Ｒａの抵抗値を適切な値とすることで、ゲート・ソース間電圧（Ｖｇｓ）を調整し、温度による半導体素子１０３の過電流値の特性差を抑制することができる。
【００３８】
より具体的には、半導体素子１０３が図５に示すゲート・ソース間電圧（Ｖｇｓ）の特性、例えば、室温（例えば２５℃）と高温（例えば１５０℃）の特性が略同一となるポイントまでゲート・ソース間電圧（Ｖｇｓ）を低減することで、２５℃及び１５０℃の両方の温度において過電流値の特性差を抑制することができる。また、半導体素子１０３の温度に関らず、略同一のゲート・ソース間電圧（Ｖｇｓ）となるように、過電流を抑制する電流値が略同一となる特性ポイントに抵抗Ｒａの抵抗値を設定することができる。なお、図５は、ワイドギャップ半導体素子の電圧・電流特性の一例を示す。
【００３９】
次に、図６Ａ乃至Ｄを用いてより詳細に説明する。図６Ａ乃至Ｄは、図１に示した１組の半導体素子１０３のうちのＬｏｗ側半導体素子１０３が短絡し、上下短絡が発生した場合のタイムチャートの一例を示す図である。ここで、上下短絡とは、上下に直列接続された１組の半導体素子１０３が同時にオンすることによるＰＮ端子間の短絡に相当する。なお、図６Ａは、Ｈｉｇｈ側半導体素子１０３のゲート・ソース間電圧（ＶｇｓＨ）を示し、図６Ｂは、Ｌｏｗ側半導体素子１０３のゲート・ソース間電圧（ＶｇｓＬ）を示す。また。図６Ｃは、Ｌｏｗ側半導体素子１０３のドレイン・ソース間電圧（ＶｄｓＬ）を示し、図６Ｄは、Ｌｏｗ側半導体素子１０３のドレイン・ソース間電流を示す。
【００４０】
半導体素子１０３が上下短絡し、半導体素子１０３に短絡電流が流れ、規定値を超えて過電流状態になると、上記のように、過電流抑制回路２０３が動作（トランジスタＱａ及びＱｂがオン）し、Ｌｏｗ側半導体素子１０３のゲート・ソース間電圧（ＶｇｓＬ）は低下する。これにより、図６Ｄに示すように、ドレイン・ソース間電流は過電流状態から所定の電流値に抑制される。その後、過電流検出回路２０２の過電流の検出に応じて制御回路１０１は、ゲート回路１０２に停止信号を出力し、半導体素子１０３がオフとなる閾値にＶｇｓＬを低下させる。このように、図６Ｂに示すように、ＶｇｓＬの大きさは段階的に小さくなる。これにより、図６Ｄに示すように、過電流状態は抑制されるとともに、図６Ｃに示すようにＶｄｓＬのサージ電圧の発生を抑制することができる。なお、上記はＬｏｗ側半導体素子の短絡保護機能が動作した場合であり、Ｈｉｇｈ側半導体素子の短絡保護機能も同様に動作する。
【００４１】
具体的には、図６Ｃと図７Ｃと比較した場合、本実施の形態によればサージ電圧が大きく抑制されていることがわかる。なお、図７Ａ乃至Ｄは、例えば、Ｌｏｗ側半導体素子１０３のゲート・ソース間電圧（ＶｇｓＬ）を低減する過電流抑制回路２０３を有しない場合の図６Ａ乃至Ｄに対応する。図７Ａ乃至Ｄに示した場合は図６Ａ乃至Ｄに示した場合と異なり、短絡後ＶｇｓＬが低減されないため、図７Ｃに示すように、大きなサージ電圧が発生する。つまり、本実施の形態によれば、過電流抑制回路２０３が、ＶｇｓＬを低減することにより、例えば、図７Ｃに示すような大きなサージ電圧の発生を抑制することができる。
【００４２】
また、上記のように、約１μｓ以内で制御回路１０１を介して半導体素子１０３をオフすることから、図６Ａ及び図６Ｂに示すように、短絡後、ＶｇｓＨ，およびＶｇｓＬは半導体素子１０３がオフとなる閾値に低下しており、上下短絡が生じることも防止される。言い換えれば、例えば、高いキャリア周波数で半導体素子１０３を駆動するほど、デッドタイムを短くする必要がある。このような場合でも、当該デットタイム内に半導体素子１０３をオフすることが可能となるので、上下短絡を生じることなく、半導体素子１０３を停止させることができる。なお、デッドタイムとは、Ｈｉｇｈ側及びＬｏｗ側の半導体素子１０３が同時にオンにならないように設けられるものであり、ＶｇｓＨとＶｇｓＬの両者の電圧が半導体素子のオン閾値以下となる期間に相当する。
【００４３】
この点につき、半導体素子としてＩＧＢＴを用いて、比較的低いキャリア周波数で駆動した場合の電力変換回路との比較において更に説明する。図８Ａ及び８Ｂは、ＩＧＢＴを用いた場合の過電流検出時におけるＨｉｇｈ側及びＬｏｗ側半導体素子１０３のゲート・ソース間電圧（ＶｇｓＨ、ＶｇｓＬ）のタイムチャートを示す図である。具体的には、図８Ａは、ＩＧＢＴを比較的低いキャリア周波数で駆動した場合、図８Ｂは、ワイドギャップ半導体素子を高いキャリア周波数で駆動した場合において、後述するスロー（ソフト）シャットダウン処理を行った場合のタイムチャートを示す。
【００４４】
短絡発生の際、例えば短絡電流が流れている状態から短絡保護によりＬｏｗ側半導体素子１０３のゲート・ソース間電圧ＶｇｓＬを急激にオフ電圧とすると図７Ｃに示すように大きなサージ電圧が発生し、当該半導体素子１０３を破壊する場合がある。したがって、図８Ａに示すように、例えば、ＩＧＢＴを用いた場合、ＶｇｓＬを徐々にオフ電圧とするスローシャットダウン処理が行われる。
【００４５】
ここで、ＩＧＢＴを用いた半導体素子の電力変換回路は、キャリア周波数が３乃至１０ｋＨｚと比較的低いことから、図８Ａに示すように、デッドタイムは十分長い。よって、上記のように徐々にオフ電圧としたとしても、上下短絡が発生することはない。具体的には、半導体素子としてＩＧＢＴなど従来のシリコン系デバイスを用いた場合、キャリア周波数が低く、デッドタイムが長いドライブ方法を対象としたゲートドライブ回路および短絡保護回路では、図８Ａのように徐々にゲート電圧ＶｇｓＬをオフしても、ＦＯを出力する時間がデッドタイム以内であり、ＶｇｓＨがオンすることがないため上下短絡が発生しない。
【００４６】
一方、ワイドギャップ半導体素子を含むトランジスタは、ＩＧＢＴよりも高速でスイッチングするデバイスであるため、高いキャリア周波数で駆動されるような場合には図８Ｂに示すようにデットタイムがより短く設定される。したがって、ＶｇｓＬを徐々に低下させ、半導体素子１０３をオフとする閾値に達する時間がデッドタイムを越えると、ＶｇｓＨがオンとする閾値に達するため上下短絡が生じてしまう。しかしながら、本実施の形態によれば、上述したように、約１μｓ内で半導体素子１０３をオフとする、つまり、デッドタイム内でオフとすることができるので、上下短絡が生じることを防止することができる。更に、上記のように、本実施の形態によれば、ゲート電圧を抑制してからＶｇｓＬを低下させることにより、上記のようなスローシャットダウン処理を行うことなく、大きなサージ電圧の発生を抑制することができる。
【００４７】
次に、本実施の形態における電力変換回路１００の処理のフローの概要について説明する。なお、上記検出開始回路２０１、過電流検出回路２０２、過電流抑制回路２０３の動作や電流の流れ等の詳細については上述のとおりであるので、下記においては、それらの詳細については省略する。
【００４８】
図９に示すように、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）がハイ電圧となり、検出開始回路２０１は、過電流検出回路２０２及び過電流抑制回路２０３を機能させる（Ｓ１０１）。過電流検出回路２０２は、半導体素子１０３のドレイン・ソース間に流れる電流が過電流であることを検出する（Ｓ１０２）。フォトカプラは、制御回路１０１に過電流を検出したことを通知する（Ｓ１０３）。過電流抑制回路２０３は、上記過電流検出回路２０２の過電流の検出に応じて、半導体素子１０３のゲート・ソース間電圧（Ｖｇｓ）を低減し、電流を抑制する（Ｓ１０４）。制御回路１０１は、過電流の通知を受けると、半導体素子１０３がオフするように制御信号をゲート回路１０２に出力し、半導体素子を１０３をオフ状態にする（Ｓ１０５）。そして処理を終了する。なお、Ｓ１０３及びＳ１０４は、例えば、略同時に行われる。
【００４９】
本実施の形態によれば、ワイドギャップ半導体素子を含むトランジスタを用いた場合においても、より適切に短絡保護を図ることのできる電力変換回路等を実現することができる。
【００５０】
本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。例えば、図１及び図２等で示した電力変換回路１００、検出開始回路２０１、過電流検出回路２０２、及び、過電流抑制回路２０３の具体的な回路構成や、図６Ａ乃至Ｄ等で示したタイムチャート等は一例であって、本発明はこれらに限定されるものではない。
【００５１】
例えば、上記実施の形態と異なり、図１０に示すように、図２の検出開始回路２０１の抵抗Ｒ２を、抵抗Ｒ８の左側に接続してもよい。この場合において、図２の回路で半導体素子１０３のゲート電圧を０Ｖ近くまで低減させる場合、ゲート電圧Ｖｇｓの低下に伴いＱ１がオフしてしまうことを防止するために、抵抗Ｒ８の左側にＲ２を接続する。これにより、ゲート回路１０２の出力電圧によってＱ１のベースをバイアスすることができるため、Ｑ１がオフすることを防止できる。
【００５２】
また、図１１に示すように、図２の検出開始回路２０１のＱ１をバイポーラトランジスタとしてもよい。その際、ベース電圧の調整が必要な場合は、Ｒ２とＣ１の接続ポイントと、Ｑ１のベース間にツェナーダイオードＺＤ１を設け、ツェナーダイオードＺＤ１のツェナー電圧でＱ１のベース電圧を調整する。
【００５３】
更に、図１２に示すように、図１１の抵抗Ｒ２を、抵抗Ｒ８の左側に接続してもよい。この場合において、図１１の回路で半導体素子１０３のゲート電圧を０Ｖ近くまで低減させる場合、ゲート電圧Ｖｇｓの低下に伴いＱ１がオフしてしまうことを防止するため、抵抗Ｒ８の左側にＲ２を接続する。これにより、ゲート回路１０２の出力電圧によってＱ１のベースをバイアスすることができるため、Ｑ１がオフすることを防止できる。更に、例えば、図１３に示すように、図１２の回路のＲａをダイオードとしてもよい。
【００５４】
更に、図１４に示すように、図２の過電流抑制回路２０３の抵抗Ｒａをダイオードとしてもよい。この場合、抵抗Ｒａの分圧ではなく、ダイオードの順電圧降下を利用し、過電流抑制回路２０３のオン・オフ閾値、つまり所望の過電流値に応じたゲート電圧値を決定する。閾値は、ダイオードの直列数で調整することができる。抵抗を使用する場合、許容電力容量を大きくする必要があり、抵抗の実装面積が大きくなる場合があるが、ダイオードであると実装面積を大きく取る必要が無くなる。
【００５５】
更に、図１５に示すように図２の過電流抑制回路２０３の抵抗Ｒａをダイオードとし、検出開始回路２０１の抵抗Ｒ２を、抵抗Ｒ８の左側に接続してもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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