(57)【要約】  抵抗変化素子を用いた再構成回路のハードコピーを低コストで形成可能な、半導体装置、および半導体装置の製造方法を提供する。半導体装置の製造方法は、半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を用いている再構成回路チップからハードコピーを製造する、半導体装置の製造方法であって、上記再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造する。
2015198573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を備え、任意の論理演算機能が前記抵抗変化型不揮発性素子にプログラムされた再構成回路チップと、
同一の論理演算機能を有するようにハードコピーした半導体装置。
【請求項２】
前記再構成回路チップは、ロジックブロックと、スイッチブロックとを備え、
前記抵抗変化型不揮発性素子はその双方に用いられていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記スイッチブロックと前記ロジックブロックからなるロジックセルがタイル状に敷き詰められていることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記スイッチブロックはクロスバースイッチからなることを特徴とする、請求項１乃至請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記再構成回路チップの前記抵抗変化型不揮発性素子が低抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とが短絡され、前記再構成回路チップの前記抵抗変化型不揮発性素子が高抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とを電気的に絶縁されていることを特徴とする、請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記低抵抗状態にプログラムされた箇所は、少なくとも一つのビアプラグを形成することを特徴とする、請求項５に記載の半導体装置。
【請求項７】
請求項５又は請求項６に記載の半導体装置のための製造方法であって、
再構成回路のマッピング時に低抵抗状態にプログラムされた前記抵抗変化型不揮発性素子の位置を特定し、前記低抵抗状態の素子位置の前記多層配線層には少なくとも一つのビアプラグを形成して、ハードコピー時のレイアウトを形成する、半導体装置の製造方法。
【請求項８】
前記ハードコピーは、多層配線工程の一枚のマスクのみを変更して製造される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造する、請求項７又は請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記抵抗変化型不揮発性素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続され、前記上部電極はコンタクトプラグを介して上部配線と接続される構造をなしており、
ハードコピー作製時には、前記抵抗変化型不揮発性素子の製造工程を削除し、前記上部電極と上部配線を接続するビアプラグを形成するマスクを変更してハードコピーを作製する、請求項７乃至請求項９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および半導体装置の製造方法に関し、特に多層配線層の内部に抵抗変化型不揮発性素子を有するメモリやフィールドプログラマブルゲートアレイを搭載した半導体装置からの、ハードコピーの製造方法に関する。
【背景技術】
【０００２】
抵抗変化型不揮発性素子を、以下では「抵抗変化素子」と称する。シリコンデバイスを含む半導体デバイスは、Ｍｏｏｒｅの法則で知られるスケーリング則の微細化によってデバイスの集積化・低電力化が進められ、「３年で４倍の集積化を図る」というペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスの高騰、およびデバイス寸法の物理的限界が生じている。これにより、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。【０００３】
リソグラフィプロセスの高騰には、製造装置価格およびマスクセット価格の高騰が挙げられる。また、デバイス寸法の物理的限界には、動作限界および寸法ばらつき限界が挙げられる。【０００４】
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Field Programmable Gate Array）、あるいはＰＬＤ（Programmable Logic Device）と呼ばれる再書き換え可能なプログラマブルロジックデバイスが開発されている。ＦＰＧＡは、顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものであり、チップ１個からの購入が可能である。一般的なＦＰＧＡは再構成回路におけるルーティングスイッチにＳＲＡＭ（Static Random Access Memory）とパストランジスタ（もしくはフラッシュタイプのトランジスタ）を用いることが多いため、チップ面積が大きく消費電力が大きい。またチップ製造後に、チップ一つ一つにプログラミングを行う必要があり、このため、チップコストが高いという問題を有する。【０００５】
そのため、一度ＦＰＧＡで機能検証したチップが一定数必要な場合には、同一の論理演算機能をＡＳＩＣ（Application Specific Integrated Circuit）に焼き直す手法（ハードコピー、マスタースライスなどと呼ばれる）が用いられる場合がある。ハードコピーは製造工程における配線とビアプラグのレイアウトで回路機能を確定するため、チップ製造後におけるプログラミング工程が不要となり、これによりコスト低減が可能である。【０００６】
ハードコピーの手法としては、（１）再構成回路のレイアウトをそのまま使用する手法と、（２）同じ機能を実現するＡＳＩＣとして回路レイアウトを再設計する手法の二通りがある。（１）ではプログラミング工程が不要となった分だけチップコストは低いが、ハードコピー前の再構成回路に比べてチップの消費電力はほぼ同等となる。（２）ではＡＳＩＣ設計のためのコスト増加、および新規なレチクルセット分のコストがかかるがチップサイズが小さくなり、消費電力が小さくなるメリットがある。【０００７】
一方、ＦＰＧＡの消費電力を低減する手法として、多層配線層の内部に抵抗変化素子を有するタイプのＦＰＧＡが研究されており、ルーティングスイッチやメモリに抵抗変化素子を用いることができる。【０００８】
多層配線層の内部に抵抗変化素子を有するタイプのＦＰＧＡに関しては、抵抗変化素子としては、遷移金属酸化物を用いたＲｅＲＡＭ（Resistance RAM [Random Access Memory]）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（登録商標）などがある。イオン伝導体は、イオンが電界などの印加によって自由に動くことのできる固体である。【０００９】
回路の自由度を向上させる可能性の高い抵抗変化素子として、イオン伝導体中における金属イオン移動と電気化学反応とを利用したスイッチング素子が非特許文献１に開示されている。非特許文献１に開示されたスイッチング素子は、イオン伝導層と、このイオン伝導層の２つの面のそれぞれに接して設けられた第１電極および第２電極との３つ層からなる構成である。このうち、第１電極はイオン伝導層に金属イオンを供給するための役割を果たしている。第２電極からは金属イオンは供給されない。【００１０】
このスイッチング素子の動作を簡単に説明する。第１の電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。金属架橋で第１電極と第２電極が電気的に接続することで、スイッチがオン状態になる。【００１１】
一方、上記オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。なお、電気的接続が完全に切れる前の段階から第１電極および第２電極間の抵抗が大きくなったり、電極間容量が変化したりするなど電気特性が変化し、最終的に電気的接続が切れる。また、上記オフ状態からオン状態にするには、再び第１の電極を接地して第２電極に負電圧を印加すればよい。【００１２】
非特許文献１では、イオン伝導体を介して２個の電極が配置され、それらの間の導通状態を制御する２端子型のスイッチング素子の場合の構成および動作が開示されている。【００１３】
これらの抵抗変化素子を用いた再構成回路を用いることでこれまでのＦＰＧＡに比べて、チップサイズが小さくなり、消費電力も小さくすることができるようになる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】M. Tada, K. Okamoto, T. Sakamoto, M. Miyamura, N. Banno, and H. Hada, "Polymer Solid-Electrolyte (PSE) Switch Embedded on CMOS for Nonvolatile Crossbar Switch", IEEE Transactions on Electron Devices, vol. 58, no. 12, pp. 4398-4405, (2011).
【発明の概要】
【発明が解決しようとする課題】
【００１５】
一般にＡＳＩＣは専用のマスクセットが必要であるため、初期投資額（１〜２億円）が大きいという特徴を有しており、多数のチップが必要な場合には有効である。その一方で、例えば数千〜数万個程度の少数のチップが欲しい場合には、チップ製造の変動費に比べてマスクセットの固定費が高いため、チップサイズが小さいにも関わらずチップ単価がＦＰＧＡよりも高くなってしまうという問題点を有する。【００１６】
一方、ＡＳＩＣを用いずＦＰＧＡを使い続ける場合には、設計した回路を実チップでテスト検証できる、チップ１つから購入できるというメリットがある。その反面、チップ単価が高く、１万個のチップが欲しい場合には、１万個のＦＰＧＡを個々にプログラミングする必要があり、そのためのテスト費用がかさむため、チップ数が増えても低コスト化できないという課題がある。【００１７】
これに対して、抵抗変化素子を用いたタイプのＦＰＧＡは、これまでのＦＰＧＡと比較して、小面積、低消費電力というメリットはある。しかしながら、依然としてチップ一つ一つに対して少なくとも一回のプログラミングが必要であるため、必要なチップ数が多い場合には、ＡＳＩＣに比べるとテストコストが高くなるのでチップ単価は高くなるという、課題を有していた。【００１８】
したがって、いわゆるロングテールに分類される数千〜数万チップ規模が必要とされる製品において、低コストかつ低電力なチップの製造方法が求められていた。【００１９】
本発明は、抵抗変化素子を用いた再構成回路のハードコピーを低コストで形成可能な、半導体装置、および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
前記目的を達成するため、本発明に係るハードコピー半導体装置は、前記抵抗変化素子を備えた再構成回路と同じ回路構成を含み、かつ抵抗変化素子をプログラムするためのプログラム機構を含まない半導体基板下地からなり、あらかじめ所望の演算処理に必要な抵抗変化素子をプログラムする位置を同定し、半導体プロセスによって低抵抗状態の抵抗変化素子をビアプラグとして作製する。【００２１】
前記ハードコピー半導体装置は、前記抵抗変化素子を備えた再構成回路よりも微細化の進んだテクノロジーノードを用いて製造することができる。【００２２】
また、本発明に係る半導体装置の製造方法は、半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を用いている再構成回路チップからハードコピーを製造する、半導体装置の製造方法であって、
前記ハードコピーは、上記再構成回路チップを形成する半導体基板と同一の回路構成を含み、かつ抵抗変化素子をプログラムするためのプログラム機構を含まない半導体基板下地を用いて製造する。【００２３】
あるいは、前記目的を達成するための別の実施の形態としては、本発明に係るハードコピー半導体装置は、前記抵抗変化素子を備えた再構成回路と同じ半導体基板下地を用い、あらかじめマッピング時に所望の演算処理に必要な抵抗変化素子をプログラムする位置を同定し、半導体プロセスによって抵抗変化素子を形成することなく、低抵抗状態の抵抗変化素子をビアプラグとして作製する。【００２４】
前記目的を達成するため、本発明に係る半導体装置は、半導体基板上に形成された下部配線、上記下部配線の上方に形成された層間絶縁膜、上記層間絶縁膜の上方であって上記下部配線と平面的に重なる位置に形成された上部配線、および上記下部配線と上記上部配線とが平面的に重なる位置の、上記下部配線と上記層間絶縁膜との間に形成された抵抗変化素子を含む半導体装置であって、
上記下部配線と上記上部配線とが平面的に重なる位置に、抵抗変化層を有する上記抵抗変化型不揮発性素子が形成されており、
上記抵抗変化型不揮発性素子は、下部電極兼配線と、上記抵抗変化層と、上部電極とからなり、上記抵抗変化層は上記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して上記下部電極兼配線と接続され、上記上部電極はコンタクトプラグを介して上部配線と接続される構造をなしており、
上記下部配線と上記上部配線とが平面的に重なる位置のうち、第１の箇所では、上記抵抗変化型不揮発性素子が形成されておらず、下部配線と上記上部配線とが短絡している。【００２５】
また、本発明に係る半導体装置の製造方法は、半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を用いている再構成回路チップからハードコピーを製造する、半導体装置の製造方法であって、
上記再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造する。
【発明の効果】
【００２６】
本発明によれば、抵抗変化素子を用いた再構成回路のハードコピーを低コストで形成できるようになり、チップの低電力化と低コスト化を両立することができるようになる。【００２７】
さらに、抵抗変化素子を用いた再構成回路を用いて、事前に所望の演算処理が行われるかどうかを正確に動作確認することができるため、ハードコピーを行う場合の再設計コスト（Non-recurring Cost）を低減することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１実施形態の半導体装置の一構成例を模式的に示した断面図である。
【図２】図２は、図１における抵抗変化素子とその周辺部分の拡大図である。
【図３】図３は、本発明の第１実施形態の半導体装置の変形例である。
【図４】図４は、抵抗変化素子を用いた場合の再構成ロジックセルの模式図である。
【図５】図５は、再構成ロジックセルにある演算機能をマッピングした場合の抵抗変化素子のプログラミング状態の一例を示す模式図である。
【図６】図６（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図６（Ｂ）および図６（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。
【図７】図７（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図７（Ｂ）および図７（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。
【図８】図８（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図８（Ｂ）および図８（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。
【図９】図９は、抵抗変化素子を用いた再構成回路における、クロスバースイッチの適用例である。
【図１０】図１０は、図９に示した再構成回路から、本発明による手法を用いてハードコピーを作製した場合の回路図である。
【図１１】図１１（Ａ）は本発明の第２実施形態による再構成回路の素子断面を示す模式図であり、図１１（Ｂ）はハードコピー作製時の当該箇所の再構成回路の素子断面を示す模式図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態について説明する前に、本発明の概要について説明する。
【００３０】
（抵抗変化素子を有する再構成回路をハードコピーする概念）
本発明は、半導体基板上の多層配線層内に形成された抵抗変化素子を用いている再構成回路チップのハードコピーの作製方法である。本発明の一つの態様として、再構成回路チップから所望の演算機能を実現するための、構成情報を取得し、半導体基板と同一の回路構成を有する別の半導体基板下地にハードコピーを製造するものである。再構成回路チップから所望の演算機能を実現する、上記構成情報とは、例えばプログラムされる抵抗変化素子の配置によって接続、あるいは切断される配線の位置である。
【００３１】
本発明の別の態様として、半導体基板上の多層配線層内に形成された抵抗変化素子を用いている再構成回路チップのハードコピーの作製方法において、再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造してもよい。
【００３２】
これにより、抵抗変化素子を用いた再構成チップの低電力性と、ハードコピーによるプログラミングコストの削減との両立が可能となる。抵抗変化素子を用いた再構成チップを用いて予め機能検証を行い、検証された機能をハードコピーすることができるため、設計コストも低減することができるようになる。また、再構成回路チップとハードコピーは同一の半導体基板下地を用いることもできるため、ハードコピー作製時の初期コスト（レチクルセット費用）をゼロにすることができる利点もある。
【００３３】
本発明は別の態様として、上記ハードコピーの製造方法において、多層配線工程の一枚のマスクのみを変更することを特徴とする半導体装置の製造方法を提供する。ハードコピー作製時のＣＭＯＳ（Complementary Metal Oxide Semiconductor）下地は、あらかじめ再構成回路チップと同一の回路機構を有する半導体基板下地を準備しておき、不揮発抵抗変化素子を配置していた箇所にビアプラグを形成できるようにしておく。これにより、短ＴＡＴ（Turn-around-Time）で半導体装置を形成できるとともに、さまざまな演算装置をマスク１枚変更するだけで、実現することができるようになる。
【００３４】
（抵抗変化素子の使われ方の限定）
本発明は別の態様として、上記ハードコピーの製造方法において、多層配線工程の一枚のマスクのみを変更することを特徴とする半導体装置の製造方法を提供する。これにより、ハードコピー作製時のＣＭＯＳ下地は、再構成回路チップと同一の半導体基板下地を使うことができるだけでなく、既存のレチクルセットの大半を流用して形成できるため初期投資が少なくなり、チップコストの低減が可能である。
【００３５】
（抵抗変化素子の使われ方１）
本発明はさらに別の態様として、上記抵抗変化素子はルーティングスイッチ、あるいはメモリとして用いられていることを特徴とする。これらの機能は製造工程において、電気的な短絡／絶縁状態を作製することで、オン／オフ状態、あるいは０／１状態として電気的に実現することが可能である。
【００３６】
（抵抗変化素子の使われ方２）
本発明はさらに別の態様として、上記抵抗変化素子はセルトランジスタを介してプログラミングされることを特徴とする。
【００３７】
（ハードコピーの手法の基本構成）
本発明はさらに別の態様として、抵抗変化素子を用いた再構成回路のハードコピーする製造方法において、低抵抗状態にプログラムされたスイッチを電気的に短絡させ、高抵抗状態にプログラムされたスイッチを電気的に絶縁するよう、製造工程で作製する。
【００３８】
より具体的には、上記抵抗変化素子の短絡状態と絶縁状態の形成方法において、再構成回路のマッピング時に低抵抗状態にプログラムする抵抗変化素子の位置を特定する。そして、低抵抗状態の素子位置にはビアプラグを形成し、高抵抗状態の素子位置にはビアプラグを形成しないよう、ハードコピー作製時の回路レイアウトを形成する。
【００３９】
ハードコピーに用いられる半導体基板下地は、抵抗変化素子を用いた再構成回路を形成する場合と同じものを用いてもよく、あるいはプログラム機構を削除した別の半導体基板下地を用いてもよい。同じものを用いた場合は設計レイアウトを流用することができ、プログラム機構を削除したものを用いた場合にはより小面積なレイアウトを用いることができる。
【００４０】
これにより、ハードコピーでは機能を実現する接続状態はビアプラグで実現されるため、抵抗変化素子を用いた場合の信頼性に比べて格段に良くなる。例えば温度安定性に関しては、抵抗変化素子を用いた場合のチップの長期保管信頼性の保証温度は８０〜１２５℃程度であるのに対して、ハードコピーでは１８０℃まで可能となる。
【００４１】
（抵抗変化素子部を搭載したままのハードコピー方法）
本発明はさらに別の態様として、上記抵抗変化素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなる。抵抗変化層は下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して下部電極兼配線と接続されており、上部電極はコンタクトプラグを介して上部配線と接続している構成である。ハードコピー作製時には、絶縁性バリア膜に開口部を形成するマスク、もしくは上部電極と上部配線を接続するビアプラグを形成するマスクを変更し、抵抗変化素子部は抵抗変化層を除いた電極層のみを搭載した状態で回路動作を実現する。
【００４２】
（抵抗変化素子を搭載しないハードコピー方法）
本発明はさらに別の態様として、上記抵抗変化素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなる。抵抗変化層は下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して下部電極兼配線と接続されており、上部電極はコンタクトプラグを介して上部配線と接続している構成である。ハードコピー作製時には、上記抵抗変化素子の製造工程を削除し、上記上部電極と上部配線を接続するビアプラグを形成するマスクを変更する方法でハードコピーを作製する。さらに、上記半導体装置において、予め下部電極兼配線と上部配線とがビアプラグを形成できるように基板に垂直方向に重なった配置を有することを特徴とする抵抗変化素子を搭載する半導体装置である。
【００４３】
（ハードコピー作製時のセルトランジスタの切り離し）
本発明はさらに別の態様として、上記上部電極と上部配線を接続するコンタクトプラグを形成するマスクを変更する方法において、上記上部配線とセルトランジスタを接続するためのビアをハードコピー作製時に削除することを特徴とする。これによりセルトランジスタとルーティングスイッチ部、あるいはメモリ部が電気的に切り離されるため、寄生容量が低減し、チップの動作速度が向上し、消費電力が低減する。
【００４４】
以下に、本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。
【００４５】
〔第１実施形態〕
初めに、本発明の第１実施形態による半導体装置、および半導体装置の製造方法について、説明する。本発明の第１実施形態では、まず抵抗変化素子を搭載した半導体装置、およびその製造方法について説明し、どのようにハードコピーを形成するかについて説明する。
【００４６】
本発明でハードコピーを行う再構成回路は、半導体基板上に抵抗変化素子を有する。この抵抗変化素子は、金属架橋形成・消失型の抵抗変化素子であって、下部電極兼配線に銅配線を備え、銅配線上には開口部を有し、開口部にはイオン伝導層が接し、イオン伝導層の上面には上部電極を備えている。銅配線の側面と底面はバリアメタルで囲まれている。
【００４７】
図１は、本発明の第１実施形態の半導体装置の一構成例を模式的に示した断面図である。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）基板上の多層配線層内に抵抗変化素子１が搭載されている。本発明の実施形態における、再構成回路形成におけるＣＭＯＳ基板下地とは、抵抗変化素子１よりも下のレイヤを指す。
【００４８】
この半導体装置は、半導体基板の一例としてのシリコン基板１００と、シリコン基板１００上に形成されたＭＯＳＦＥＴ９９と、シリコン基板１００およびＭＯＳＦＥＴ９９上に形成された多層配線構造と、多層配線構造に組み込まれた抵抗変化素子１とを有する。
【００４９】
図１の多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸化膜１１１、１１９およびＳｉＯＣＨ膜１１２〜１１８を含む。さらに図１の多層配線構造は、これらの複数のシリコン酸化膜またはＳｉＯＣＨ膜の各膜の間に挟まれて形成されているシリコン炭窒化（ＳｉＣＮ）膜１２１〜１２８と、最上層に形成された保護膜としてのシリコン酸窒化膜１２０とを含む。
【００５０】
さらに図１の多層配線構造は、最下層のシリコン酸化膜１１１の厚さ方向に貫通して形成されたタングステンプラグ１２９を含む。さらに図１の多層配線構造は、最下層の直上の層であるＳｉＯＣＨ膜１１２の厚さ方向に貫通して形成されたＣｕ層１３４およびバリアメタル層１３３からなる銅配線１３０を含む。さらに図１の多層配線構造は、Ｃｕ層１３４およびバリアメタル層１３３からなる銅配線１３０より上層のＳｉＯＣＨ膜１１３に形成された、Ｃｕ層１３６およびバリアメタル層１３５からなる銅配線１３０を含む。さらに図１の多層配線構造は、ＳｉＯＣＨ膜１１２〜１１８の各々に形成されたデュアルダマシンパターンと、シリコン酸化膜１１９および最上層のシリコン酸窒化膜１２０にわたって形成された最上層配線とを含む。
【００５１】
タングステンプラグ１２９は、タングステン層１３２と、タングステン層１３２の側面および底面を覆うＴｉＮ層１３１と、からなる。ＳｉＯＣＨ膜１１２〜１１８の各々には、デュアルダマシン溝が形成されている。上記デュアルダマシンパターンは、このデュアルダマシン溝に埋められたＣｕ層１４０、１４２、１４４、１４６と、Ｃｕ層１４０、１４２、１４４、１４６の側面および底面を覆うＴａ／ＴａＮ膜１３９、１４１、１４３、１４５と、からなる。Ｔａ／ＴａＮ膜１３９、１４１、１４３、１４５は、バリアメタル膜である。
【００５２】
最上層配線は、シリコン酸化膜１１９および最上層のシリコン酸窒化膜１２０にわたって形成された溝状ビアに埋め込まれたＡｌ−Ｃｕ層１４８を含む。さらに最上層配線は、シリコン酸化膜１１９内におけるＡｌ−Ｃｕ層１４８の側面および底面と、シリコン酸化膜１１９とシリコン酸窒化膜１２０との間の境界面とを覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１４７を含む。さらに最上層配線は、シリコン酸窒化膜１２０内におけるＡｌ−Ｃｕ層１４８の上面を覆うバリアメタル膜としてのＴｉ／ＴｉＮ層１４９を含む。最上層配線のＴｉ／ＴｉＮ層１４７およびＴｉ／ＴｉＮ層１４９は、必要に応じて、省略することが可能である。最上層配線を構成するＡｌ−Ｃｕ層１４８の上面には、接続パッド用の凹部が形成されている。
【００５３】
最上層配線、各デュアルダマシンパターン、銅配線１３０、タングステンプラグ１２９は上下方向に整列して形成されており、最上層配線、タングステンプラグ１２９および各パターンは上層および下層の配線、プラグまたはパターンと電気的に接続されている。
【００５４】
図２は、図１における抵抗変化素子１とその周辺部分の拡大図であり、二端子スイッチを示している。開口部はバリア絶縁膜の一例としてのＳｉＣＮ膜２０７に設けられており、イオン伝導層の一例としての固体電解質膜２０９は例えば、酸化物であったり、例えば炭素、酸素、水素、シリコンを主成分とする材料からなる。抵抗変化素子２０１は、固体電解質膜２０９中に金属イオンが析出することで抵抗状態が変化する。上部電極は銅とは反応をしない不活性電極であって、例えばルテニウム（Ｒｕ）を主成分とする電極（Ｒｕ膜２１０）である。図２に示すような、例えばＴｉＮ膜２１１、やＴａＮなどの高融点窒素化合物をさらに上部に有していてもよい。上記上部電極はビアプラグ２１８を介して上部配線と接続されており、銅デュアルダマシン配線であってよい。銅デュアルダマシン配線はＴａ／ＴａＮ膜２２０などの積層バリアメタルで側面と底面が囲まれており、上面は絶縁性バリア膜、例えばＳｉＮやＳｉＣＮ膜２２１で覆われている。
【００５５】
図２では多層配線層が、半導体基板の上方に順次に積層されたＳｉＯＣＨ膜２０２、ＳｉＣＮ膜２０７、ＳｉＮ膜２１４、ＳｉＯ２膜２１７、ＳｉＯＣＨ膜２１６およびＳｉＣＮ膜２２１を備えた絶縁積層体を有している。当該多層配線層においては、ＳｉＯＣＨ膜２０２に配線溝が形成されている。該配線溝の側面および底面は、バリアメタル膜の一例としてのＴａ／ＴａＮ膜２０６で被覆されており、更に、該配線溝を埋め込むようにＴａ／ＴａＮ膜２０６の上に第１配線としてのＣｕ層２０５が形成されている。図２では、第１配線は下部配線である。また、ＳｉＮ膜２１４およびＳｉＣＮ膜２１２にコンタクトホールが形成されている。さらに、ＳｉＯＣＨ膜２１６およびＳｉＯ２膜２１７に配線溝が形成されている。該コンタクトホールと配線溝の側面および底面は、バリアメタル膜の一例としてのＴａ／ＴａＮ膜２２０によって被覆される。該コンタクトホール内でビアプラグ２１８は、Ｔａ／ＴａＮ膜２２０を介して抵抗変化素子２０１のＴｉＮ膜２１１に接触している。ビアプラグ２１８が該コンタクトホールを埋め込むように形成され、第２配線としてのＣｕ層２１９が該配線溝を埋め込むように形成されている。図２では、第２配線は上部配線である。Ｃｕ層２１９とビアプラグ２１８とは、一体となっている。
【００５６】
ＳｉＣＮ膜２０７には、Ｃｕ層２０５に連通する開口が形成されている。Ｃｕ層２０５の該開口の内部に位置する部分、ＳｉＣＮ膜２０７の該開口の側面およびＳｉＣＮ膜２０７の上面の一部を被覆するように、固体電解質膜２０９、Ｒｕ膜２１０、およびＴｉＮ膜２１１が順次に積層されている。図２の抵抗変化素子２０１は、固体電解質膜２０９、Ｒｕ膜２１０、およびＴｉＮ膜２１１を含む。このように構成された図２の二端子スイッチは、電圧または電流の印加によってオン状態またはオフ状態にスイッチングされ、プログラムされる。
【００５７】
図３は、本実施形態の半導体装置の変形例であり、三端子スイッチを示している。抵抗変化素子が直列して対向するように設置され、上部電極を共有している構造である。この構造を採用することで、絶縁状態（高抵抗状態）において、素子にロジック電圧が印加された場合のストレス電圧耐性を改善することができる特徴を有する。
【００５８】
図３の半導体装置は、多層配線層が、一対の第１配線３０５ａ、３０５ｂと、ビアプラグ３１９と、抵抗変化素子３０１とを含む。図３では、一対の第１配線３０５ａ、３０５ｂは下部配線である。一対の第１配線３０５ａ、３０５ｂは、三端子スイッチの下部電極を兼ねている。抵抗変化素子３０１は、固体電解質膜３０９、Ｒｕ膜３１０、およびＴｉＮ膜３１１が順次に積層されて形成されている。固体電解質膜３０９は、ＳｉＣＮ膜３０７の一つの開口を通じ一対の第１配線３０５ａ、３０５ｂと接続されている。該開口は、層間絶縁膜３０４と第１配線３０５ａ、３０５ｂとの間の部分に到達するように形成されている。
【００５９】
図３の多層配線層は、半導体基板の上方に順次に積層された層間絶縁膜３０２、バリア絶縁膜３０３、層間絶縁膜３０４、ＳｉＣＮ膜３０７、ＳｉＮ膜３１４、ＳｉＯ２膜３１５、層間絶縁膜３１７、ＳｉＯＣＨ膜３１６を備えた絶縁積層体を有している。当該多層配線層においては、層間絶縁膜３０４およびバリア絶縁膜３０３に一対の配線溝が形成されている。該配線溝の側面および底面は、それぞれ、バリアメタル膜３０６ａ、３０６ｂで被覆されており、更に、一対の配線溝を埋め込むように一対の第１配線３０５ａ、３０５ｂが形成されている。
【００６０】
また、ＳｉＯ２膜３１５、ＳｉＮ膜３１４およびハードマスク膜３１２にコンタクトホールが形成されている。さらに、層間絶縁膜３１７およびＳｉＯＣＨ膜３１６に配線溝が形成されている。該コンタクトホールと配線溝の側面および底面は、バリアメタル膜３２０によって被覆されている。ビアプラグ３１９が該コンタクトホールを埋め込むように形成され、第２配線３１８が該配線溝を埋め込むように形成されている。ビアプラグ３１９は、バリアメタル膜３２０を介して抵抗変化素子３０１のＴｉＮ膜３１１に接触している。第２配線３１８とビアプラグ３１９とは、一体となっている。図３では、第２配線は上部配線である。
【００６１】
ＳｉＣＮ膜３０７には、第１配線３０５ａ、３０５ｂに連通する開口が形成されている。第１配線３０５ａ、３０５ｂの該開口の内部に位置する部分、ＳｉＣＮ膜３０７の該開口の側面およびＳｉＣＮ膜３０７の上面の一部を被覆するように、固体電解質膜３０９、Ｒｕ膜３１０、およびＴｉＮ膜３１１が順次に積層されている。このように構成された三端子スイッチは、電圧または電流の印加によってオン状態またはオフ状態にスイッチングされ、プログラムされる。
【００６２】
図４は、抵抗変化素子を用いた場合の再構成ロジックセルの模式図である。図１や図２に示される半導体装置や抵抗変化素子が適用される、再構成ロジックセルの一例を示す。図４の再構成ロジックセルは、ロジックブロック４０２と、クロスバーからなるコネクションブロック４０３と、クロスバーからなるスイッチブロック４０４とを含む。コネクションブロック４０３およびスイッチブロック４０４のクロスバーの各交点には、プログラム可能な抵抗変化素子４０１が配置されている。
【００６３】
図４では、ロジックブロック４０２は、４入力１出力のＬＵＴ（Look-up-Table）を二つ備える。さらに、ロジックブロック４０２は、ＬＵＴの出力を入力するフリップフロップ（Ｄ−ＦＦ）と、ＬＵＴの出力とフリップフロップの出力とを選択して出力するマルチプレクサ（ＭＵＸ）とを備える。ルックアップテーブルは例えば、パストランジスタをツリー状に並べた構成のマルチプレクサ（ＭＵＸ）と、ツリーの端に接続されたＳＲＡＭから構成される。マルチプレクサの入力に与えた値によって、一つのＳＲＡＭの出力がマルチプレクサから出力される。
【００６４】
図５は、図４の再構成ロジックセルにある演算機能をマッピングした場合の抵抗変化素子のプログラミング状態の一例を示す模式図である。スイッチブロック４０４やコネクションブロック４０３のクロスバーブロック内の抵抗変化素子４０１は、所望の論理機能を実現するためプログラムされる。図４の抵抗変化素子は、図５に示すように低抵抗状態の抵抗変化素子５０１あるいは高抵抗状態の抵抗変化素子５０２のいずれかの状態となる。
【００６５】
実現したい回路の規模によもよるが、図４の再構成ロジックセルは複数個タイル状に敷き詰めることができる。
【００６６】
図４ではＬＵＴを二つ備える例を説明したが、二つに限定される必要はなく、四つ、六つ、八つなどであっても良い。
【００６７】
図５ではプログラムされる抵抗変化素子がクロスバーに位置する例について説明したが、電源やグラウンドへの電位固定に用いても良い。
【００６８】
つづいて、本発明の本実施形態における半導体装置、および半導体装置の製造方法について、ハードコピーの作製方法について具体的に説明する。
【００６９】
図６（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図６（Ｂ）および図６（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。再構成回路においては抵抗変化素子をプログラミングすることで、低抵抗状態（短絡状態）と高抵抗状態（絶縁状態）を形成する。
【００７０】
図６（Ａ）の再構成回路における抵抗変化素子は、図２と同様な抵抗変化素子を含む。図６（Ａ）では、半導体基板の上方に順次に積層されたＳｉＯＣＨ膜６０２、絶縁性バリア膜の一例としてのＳｉＣＮ膜６０７、ＳｉＮ膜６１４、ＳｉＯ２膜６１７、ＳｉＯＣＨ膜６１６およびＳｉＣＮ膜６２１を備えた絶縁積層体を有している。当該多層配線層においては、ＳｉＯＣＨ膜６０２に配線溝が形成されている。該配線溝の側面および底面は、バリアメタル膜の一例としてのＴａ／ＴａＮ膜６０６で被覆されており、更に、該配線溝を埋め込むようにＴａ／ＴａＮ膜６０６の上に第１配線としてのＣｕ層６０５が形成されている。図６（Ａ）では、第１配線は下部配線である。また、ＳｉＮ膜６１４およびＳｉＣＮ膜６１２にコンタクトホールが形成され、更に、ＳｉＯＣＨ膜６１６およびＳｉＯ２膜６１７に配線溝が形成されている。該コンタクトホールと配線溝の側面および底面は、バリアメタル膜の一例としてのＴａ／ＴａＮ膜６２０によって被覆される。ビアプラグ６１８が該コンタクトホールを埋め込むように形成され、第２配線としてのＣｕ層６１９が該配線溝を埋め込むように形成されている。図６（Ａ）では、第２配線は上部配線である。Ｃｕ層６１９とビアプラグ６１８とは、一体となっている。
【００７１】
ＳｉＣＮ膜６０７には、Ｃｕ層６０５に連通する開口が形成されている。Ｃｕ層６０５の該開口の内部に位置する部分、ＳｉＣＮ膜６０７の該開口の側面およびＳｉＣＮ膜６０７の上面の一部を被覆するように、固体電解質膜６０９、Ｒｕ膜６１０、およびＴｉＮ膜６１１が順次に積層されている。抵抗変化素子は、固体電解質膜６０９、Ｒｕ膜６１０、およびＴｉＮ膜６１１を含む。
【００７２】
これに対して本実施形態では、抵抗変化素子を含む再構成回路のハードコピー作製時において、抵抗変化素子の上部電極（Ｒｕ膜６１０やＴｉＮ膜６１１）に接続しているビアプラグ６１８を形成するマスクを変更する。さらに本実施形態では、抵抗変化素子の製造工程を削除する。
【００７３】
図５のスイッチブロック４０４やコネクションブロック４０３を例にとって説明すると、本実施形態によるハードコピー作製時には、クロスバーブロック内に存在する抵抗変化素子が形成されない。抵抗変化素子を形成しないので、図６（Ａ）に示される、抵抗変化素子の固体電解質膜６０９がＣｕ層６０５に連通する開口もＳｉＣＮ膜６０７に形成されないように、マスクが変更される。
【００７４】
より具体的には、図５の高抵抗状態の抵抗変化素子５０２が配置されているような、上下配線の接続を電気的に切り離す箇所（絶縁状態）では、図６（Ａ）に示されるビアプラグ６１８を形成しないように、マスクを変更する。このように変更したマスクを使用して製造すると、図６（Ｃ）に示される構造となる。上下配線間は、その間に介在するＳｉＯ２膜６１７およびＳｉＣＮ膜６０７で絶縁される。
【００７５】
図５の低抵抗状態の抵抗変化素子５０１が配置されているような、上下配線をビアプラグ６１８で接続する箇所（短絡状態）では、ビアプラグ６１８を形成するマスクでＳｉＣＮ膜６０７の開口も形成される。こうして製造すると、図６（Ｂ）に示される構造となる。上下配線間は、ビアプラグ６１８を介して接続されている。
【００７６】
こうして、上下配線をビアプラグで接続する箇所（短絡状態）と上下配線の接続を電気的に切り離す箇所（絶縁状態）とを製造工程で作り分けることができる。このようにして本実施形態によれば、抵抗変化素子を含む再構成回路のハードコピーを作製することができる。
【００７７】
作り分ける抵抗状態は、図５に示すような再構成回路でマッピングされた位置をマスクレイアウトに反映することで対応させることができる。例えば、図５の低抵抗状態の抵抗変化素子５０１が位置する箇所では、上下配線をビアプラグで接続し、高抵抗状態の抵抗変化素子５０２が位置する箇所では、上下配線の接続を電気的に切り離すように、反映させ対応させる。このハードコピーを作製する場合に、再構成回路と同じＣＭＯＳ基板を用いることにより、ビアプラグを作製するマスク１枚を変更するだけでハードコピーを作製することができるようになる。
【実施例】
【００７８】
（実施例１）
次に、第１実施形態の実施例１として、ハードコピーの作製方法に関する変形例を説明する。図７（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図７（Ｂ）および図７（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。図７（Ａ）は、図６（Ａ）の再構成回路における抵抗変化素子と同じ構成の抵抗変化素子である。同じ構成要素には同じ参照番号を付けて、説明を省略する。【００７９】
本実施例では、抵抗変化素子を含む再構成回路のハードコピー作製時においては、銅配線上に位置する絶縁性バリア膜に形成する開口部のマスクを変更し、かつ抵抗変化素子から固体電解質層を削除する。【００８０】
上下配線の接続を電気的に切り離す箇所（絶縁状態）では、図７（Ａ）に示される、Ｃｕ層６０５上に位置するＳｉＣＮ膜６０７に開口部を形成しないように、マスクを変更する。さらに、抵抗変化素子の固体電解質膜６０９を形成しない。このように変更したマスクを使用して製造すると、図７（Ｃ）に示される構造となる。図７（Ｃ）では、図７（Ａ）のＳｉＮ膜６１４も形成していない状態を示している。上下配線間は、その間に介在するＳｉＣＮ膜６０７などで絶縁される。【００８１】
上下配線をビアプラグ６１８で接続する箇所（短絡状態）では、図７（Ａ）に示されるＳｉＣＮ膜６０７の開口部を形成すると共に、抵抗変化素子の固体電解質膜６０９を形成しないようにする。これにより上下配線は、ビアプラグ６１８、Ｒｕ膜６１０、およびＴｉＮ膜６１１など電極膜を介して電気的に接続された、図７（Ｂ）に示される構造となる。この構造では図７（Ａ）と同様に、ＳｉＯ２膜６１７、ＳｉＮ膜６１４およびＳｉＣＮ膜６１２にコンタクトホールが形成されているので、ビアプラグ６１８はＴａ／ＴａＮ膜６２０を介してＴｉＮ膜６１１に接触している。【００８２】
このように本実施例では、銅配線上に位置する絶縁性バリア膜に形成する開口部のマスクを変更し、かつ抵抗変化素子から固体電解質を削除し、電極のみのプロセスでデバイスを形成する。これにより、抵抗変化素子を含む再構成回路のハードコピー作製時には、製造工程において短絡状態と絶縁状態とを作り分けることができるようになる。さらに本実施例によれば、図６（Ｂ）および図６（Ｃ）に示されるハードコピーとは異なる構造で、短絡状態と絶縁状態とを作り分けることができる。本実施例の構造の利点は、抵抗変化素子を用いた再構成回路の製造工程から変更を少なくして、ハードコピーを作ることができることである。【００８３】
（実施例２）
次に、第１実施形態の実施例２として、ハードコピーの作製方法に関する別の変形例を説明する。図８（Ａ）は再構成回路における抵抗変化素子の構成を示す断面図であり、図８（Ｂ）および（Ｃ）はハードコピー作製時の元抵抗変化素子部の構成を示す断面図である。図８（Ａ）の半導体装置は、図３と同様な抵抗変化素子を含む。【００８４】
多層配線層が、一対の第１配線８０５ａ、８０５ｂと、ビアプラグ８１９と、抵抗変化素子とを含む。図８（Ａ）では、一対の第１配線８０５ａ、８０５ｂは下部配線である。一対の第１配線８０５ａ、８０５ｂは、三端子スイッチの下部電極を兼ねている。抵抗変化素子は、固体電解質膜８０９、Ｒｕ膜８１０、およびＴｉＮ膜８１１が順次に積層されて形成されている。固体電解質膜８０９は、ＳｉＣＮ膜８０７の一つの開口を通じ一対の第１配線８０５ａ、８０５ｂと接続されている。該開口は、層間絶縁膜８０４と第１配線８０５ａ、８０５ｂとの間の部分に到達するように形成されている。【００８５】
図８（Ａ）の多層配線層は、半導体基板の上方に順次に積層された層間絶縁膜８０２、層間絶縁膜８０４、ＳｉＣＮ膜８０７、ＳｉＮ膜８１４、層間絶縁膜８１５、層間絶縁膜８１７、ＳｉＯＣＨ膜８１６を備えた絶縁積層体を有している。当該多層配線層においては、層間絶縁膜８０４に一対の配線溝が形成されている。該配線溝の側面および底面は、それぞれ、バリアメタル膜８０６ａ、８０６ｂで被覆されており、更に、一対の配線溝を埋め込むように一対の第１配線８０５ａ、８０５ｂが形成されている。【００８６】
また、ＳｉＯＣＨ膜８１６、層間絶縁膜８１７、層間絶縁膜８１５、ＳｉＮ膜８１４およびハードマスク膜８１２にコンタクトホールが形成され、更に、層間絶縁膜８１７およびＳｉＯＣＨ膜８１６に配線溝が形成されている。該コンタクトホールと配線溝の側面および底面は、バリアメタル膜８２０によって被覆されている。ビアプラグ８１９が該コンタクトホールを埋め込むように形成され、第２配線８１８が該配線溝を埋め込むように形成されている。第２配線８１８とビアプラグ８１９とは、一体となっている。図８（Ａ）では、第２配線８１８は上部配線である。【００８７】
ＳｉＣＮ膜８０７には、第１配線８０５ａ、８０５ｂに連通する開口が形成されている。第１配線８０５ａ、８０５ｂの該開口の内部に位置する部分、ＳｉＣＮ膜８０７の該開口の側面およびＳｉＣＮ膜８０７の上面の一部を被覆するように、固体電解質膜８０９、Ｒｕ膜８１０、およびＴｉＮ膜８１１が順次に積層されている。【００８８】
本実施例では、抵抗変化素子は、下部電極兼配線８０５ａ、８０５ｂと、抵抗変化層と、上部電極とからなる。抵抗変化層は、下部電極兼配線８０５ａ、８０５ｂ上に設けられた絶縁性バリア膜８０７の開口部を介して下部電極兼配線８０５ａ、８０５ｂと接続されている。上部電極はビアプラグ８１９を介して上部配線８１８と接続している。さらに、予め下部電極兼配線８０５ａ、８０５ｂと上部配線８１８とがビアプラグを形成できるように、基板に垂直方向に重なった配置を有することを特徴とする。【００８９】
図８（Ａ）に点線で示すように、上部配線８１８の外形線と下部電極兼配線８０５ａの外形線とがほぼ垂直方向に重なった配置となっており、上部配線８１８の外形線と下部電極兼配線８０５ｂの外形線とがほぼ垂直方向に重なった配置となっている。【００９０】
本実施例では、抵抗変化素子を含む再構成回路のハードコピー作製時には、上記抵抗変化素子の製造工程を削除し、抵抗変化素子の上部電極と上部配線とを接続するビアプラグを形成するマスクを変更する。これにより、製造工程において短絡状態と絶縁状態とを作り分ける。【００９１】
例えば本実施例では、図５のスイッチブロック４０４やコネクションブロック４０３のクロスバーブロック内に存在する抵抗変化素子が、ハードコピー作製時に形成されない。抵抗変化素子を形成しないので、図８（Ａ）に示される、抵抗変化素子の固体電解質膜８０９が一対の下部電極兼配線８０５ａ、８０５ｂに連通する開口部が絶縁性バリア膜８０７に形成されないように、マスクが変更される。【００９２】
上下配線の接続を電気的に切り離す箇所（絶縁状態）では、図８（Ａ）に示されるビアプラグ８１９を形成しないように、マスクを変更する。このように変更したマスクを使用して製造すると、図８（Ｃ）に示される構造となる。上下配線間は、層間絶縁膜８１５およびＳｉＣＮ膜８０７で絶縁されている。【００９３】
上下配線をビアプラグで接続する箇所（短絡状態）では、図８（Ａ）に示されるビアプラグ８１９ではなく、上部配線８１８と下部電極兼配線８０５ａ、８０５ｂとが垂直方向に重なった位置に、ビアプラグ８１９ａ、８１９ｂを形成するよう、マスクを変更する。このように変更したマスクを使用して製造すると、図８（Ｂ）に示される構造となる。ビアプラグ８１９ａ、８１９ｂを形成するマスクでＳｉＣＮ膜８０７の二つの開口も形成される。上部配線８１８はビアプラグ８１９ａを介して下部電極兼配線８０５ａに接続されており、上部配線８１８はビアプラグ８１９ｂを介して下部電極兼配線８０５ｂに接続されている。これにより、上下配線をビアプラグで接続する箇所（短絡状態）と上下配線の接続を電気的に切り離す箇所（絶縁状態）とを製造工程で作り分ける。このようにして、抵抗変化素子を含む再構成回路のハードコピーを作製することができる。【００９４】
本実施例の手法の利点は、予め抵抗変化素子を搭載した再構成チップをレイアウトする際に、ハードコピー作製時のビアプラグの接続位置を考慮して、上下配線が基板に垂直方向に重なった配置を有するよう、工夫しておくことである。これにより、ビアプラグを形成するためのマスク１枚を変更するだけで、同一のＣＭＯＳ基板を用いて、再構成回路チップとハードコピーの双方を作り分けることができるようになる。【００９５】
〔第２実施形態〕
次に、本発明の第２実施形態による半導体装置、および半導体装置の製造方法について、説明する。本実施形態では、抵抗変化素子を搭載した半導体装置からハードコピーを形成する場合において、セルトランジスタと抵抗変化素子とを接続するビアプラグを削除することで、チップの動作速度、および消費電力をさらに改善する手法について説明する。【００９６】
図９は、抵抗変化素子を用いた再構成回路における、クロスバースイッチの適用例である。この場合、二つのバイポーラ型の抵抗変化型素子９０１、９０２を直列して対向するように接続し、中間ノードにセルトランジスタ（プログラムトランジスタ）を配置している。実装する演算機能に応じて、抵抗変化素子の抵抗状態をプログラムすることで、クロスバースイッチによる信号の伝搬先を任意に変更することができる。【００９７】
図１０は、図９に示した再構成回路から本実施形態による手法を用いてハードコピーを作製した場合の回路図である。【００９８】
図９に示した再構成回路の抵抗変化素子９０１および抵抗変化素子９０２をいずれも低抵抗状態にプログラムした場合、図１０の短絡部１００１と同様な状態が得られる。図９に示した再構成回路の抵抗変化素子９０１または抵抗変化素子９０２を高抵抗状態にプログラムした場合、図１０の絶縁部１００２と同様な状態が得られる。図９に示した再構成回路のセルトランジスタ（プログラムトランジスタ）をオフ状態にした場合、トランジスタとの切り離し部１００３と同様な状態が得られる。【００９９】
図１１（Ａ）は本発明の第２実施形態による再構成回路の素子断面を示す模式図であり、図１１（Ｂ）はハードコピー作製時の当該箇所再構成回路の素子断面を示す模式図である。図１１（Ａ）は、図８（Ａ）の半導体装置と同様に、多層配線層が、一対の第１配線１１０４ａ、１１０４ｂと、ビアプラグ１１０２と、抵抗変化素子とを含む。図１１（Ａ）では、一対の第１配線１１０４ａ、１１０４ｂは下部配線である。一対の第１配線１１０４ａ、１１０４ｂは、三端子スイッチの下部電極を兼ねている。さらに図８（Ａ）の半導体装置と同様に、層間絶縁膜、ＳｉＮ膜およびハードマスク膜にコンタクトホールが形成され、ビアプラグ１１０２はバリアメタル膜を介して抵抗変化素子の上部電極に接触している。ビアプラグ１１０２が該コンタクトホールを埋め込むように形成され、第２配線１１０６が該配線溝を埋め込むように形成されている。第２配線１１０６とビアプラグ１１０２とは、一体となっている。図１１（Ａ）では、第２配線１１０６は上部配線である。【０１００】
本実施形態の抵抗変化素子を用いた再構成回路においては、中間ノードとなる上部電極は一度、ビアプラグ１１０２を介して上層配線へ引き上げられている。その先は、ビアプラグ１１０１を介して下層配線へ接続され、さらに図示しないセルトランジスタ（プログラムトランジスタ）トランジスタに接続される。言い換えると、図１１（Ａ）では、上部配線は、ビアプラグ１１０２とは別の箇所に設けられたビアプラグ１１０１を介して、下層の層間絶縁膜に形成されたビアプラグ１１０５の一端に接続されている。ビアプラグ１１０５の他端は、図示しないセルトランジスタ（プログラムトランジスタ）に接続されている。このような構造により、図９に示す二つのバイポーラ型の抵抗変化型素子９０１、９０２を直列して対向に接続し、中間ノードにセルトランジスタ（プログラムトランジスタ）が接続された回路構成が実現される。【０１０１】
本実施形態の半導体装置では、図８（Ａ）に示される半導体装置と同様に、予め下部電極兼配線としての第１配線１１０４ａ、１１０４ｂと、上部配線としての第２配線１１０６との間にビアプラグを形成できるよう、基板に対し垂直方向に重なった配置を有する。【０１０２】
次に、このような抵抗変化素子を含む再構成回路のハードコピー作製について、具体的に説明する。本実施形態では、抵抗変化素子を含む再構成回路のハードコピー作製時においては、抵抗変化素子の製造工程を削除し、抵抗変化素子の上部電極に接続しているビアプラグ１１０２のマスクを変更する。これにより、製造工程において短絡状態と絶縁状態とを作り分ける。【０１０３】
本実施形態では、図９に示される抵抗変化素子９０１、９０２が、ハードコピー作製時に形成されない。抵抗変化素子を形成しないので、図１１（Ａ）に示される、抵抗変化素子が一対の第１配線１１０４ａ、１１０４ｂに連通する開口部が絶縁性バリア膜に形成されないように、マスクが変更される。【０１０４】
図１０の絶縁部１００２は、図１１（Ａ）に示されるビアプラグ１１０２を形成しないように、マスクを変更することで実現できる（図示せず）。このように変更したマスクを使用して製造すると、図８（Ｃ）に示されるような構造となる。一対の第１配線１１０４ａ、１１０４ｂはお互いに接続されず、図１０の絶縁部１００２が実現される。【０１０５】
図１０の短絡部１００１は、図１１（Ａ）に示されるビアプラグ１１０２を形成せず、第２配線１１０６と第１配線１１０４ａ、１１０４ｂとが垂直方向に重なった位置に、ビアプラグ１１０３ａ、１１０３ｂを形成するよう、マスクを変更することで実現できる。トランジスタへ接続するビアプラグ１１０１、および抵抗変化素子の上部電極に接続するビアプラグ１１０２の双方を削除し、特に短絡状態を実現するためには、ビアプラグ１１０３ａ、１１０３ｂを形成するように、マスクを変更する。このように変更したマスクを使用して製造すると、図１１（Ｂ）の紙面右側に示されるような構造となる。ビアプラグ１１０３ａ、１１０３ｂを形成するマスクで絶縁性バリア膜の二つの開口も形成される。第２配線１１０６はビアプラグ１１０３ａを介して第１配線１１０４ａに接続されており、第２配線１１０６はビアプラグ１１０３ｂを介して第１配線１１０４ｂに接続されている。こうして、上部配線としての第２配線１１０６を経由して第１配線１１０４ａと第１配線１１０４ｂとが接続され、図１０の短絡部１００１が実現される。【０１０６】
図１０のトランジスタとの切り離し部１００３は、図１１（Ａ）に示されるビアプラグ１１０２を形成せず、かつ図１１（Ａ）のビアプラグ１１０１を形成しないように、マスクを変更することで実現できる。このように変更したマスクを使用して製造すると、図１１（Ｂ）に示される構造となる。この際、第２配線１１０６と第１配線１１０４ａ、１１０４ｂとが垂直方向に重なった位置に、ビアプラグ１１０３ａ、１１０３ｂを形成するように、マスクを変更する。これにより、第２配線１１０６は下層の層間絶縁膜に形成されたビアプラグ１１０５と絶縁されて、セルトランジスタ（プログラムトランジスタ）に接続されない。こうして、図１０のトランジスタとの切り離し部１００３が実現される。【０１０７】
本実施形態の手法によって、抵抗変化素子は短絡状態、あるいは絶縁状態のビアプラグに置き換えられる。この状態は機能をマッピングすることで明らかとなり、搭載したい演算機能に応じて変化する。【０１０８】
さらにプログラミングトランジスタに接続しているビアプラグを削除することで、ハードコピー時にセルトランジスタの寄生容量分を削減することができるので、高速動作、および低電力動作をすることができるようになる。例えば、セルトランジスタの寄生容量が１ｆＦである場合には、搭載していた抵抗変化素子数が１０Ｍｂｉｔである場合には、総量で１０ｎＦに達するため、この分のチップの消費電力の削減が可能となる。【０１０９】
本実施形態のビアプラグ１１０１、１１０２、１１０３、１１０４は、同じレイヤである。これにより、ビアプラグを作製するマスク１枚を変更するだけで、抵抗変化素子を用いた再構成回路とハードコピーとを作り分けることができるようになり、コストを低減することができるようになる。【０１１０】
以上、好適な実施形態および実施例に関連付けして本発明を説明したが、これら実施形態および実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【０１１１】
例えば、本発明におけるハードコピーを形成する半導体基板下地は、再構成回路チップと同じ、クロスバースイッチブロックとロジックブロック（例えば、Look-up-Table（ＬＵＴ））などから構成される。この半導体基板下地では、スイッチブロックの接続状態とＬＵＴの構成情報が、抵抗変化素子によって任意にプログラムされる。このとき、ハードコピーチップにおいては、同じ構成のまま、抵抗変化素子の位置にビアを形成する、しないをマスク１枚によって選択できるようにしておくことで、プログラム機構を削除した半導体基板下地を作製しておく。プログラム機構は削除されているため、抵抗変化素子をプログラムするための高耐圧トランジスタは不要となり、チップ面積を低減することができるようになる。【０１１２】
例えば、抵抗変化素子を用いた再構成回路チップは、抵抗変化素子のプログラミングのために高耐圧トランジスタを用いているため、最先端のテクノロジーノード（２８ｎｍ以降）を用いるメリットが小さい。そのため、６５〜４０ｎｍ世代のテクノロジーノードで形成する。これにより再構成回路を形成するための製造コストは低く抑えることができる。【０１１３】
一方、ハードコピーを形成する場合の半導体基板は、抵抗変化素子のプログラムのための高耐圧トランジスタが削除されていることから、微細化するほどチップサイズを小さくすることができる。これにより、４０ｎｍ世代よりも先の世代である、２８ｎｍ世代や１４ｎｍ世代を用いることができ、消費電力を低減することができるようになる。【０１１４】
例えば、本発明における抵抗変化素子は、金属架橋型の抵抗変化素子を主に説明したが、本発明は抵抗変化素子の材料に限定されるものではない。例えば、ＭＲＡＭ（Magnetic RAM）、ＰＲＡＭ（Phase change Random Access Memory）、ＲｅＲＡＭなどの抵抗変化素子を用いた回路をハードコピーする場合にも用いることができる。【０１１５】
例えば、本発明者によってなされた発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に抵抗変化素子を形勢する例について説明したが、本発明はそれに限定されるものではない。本発明を、メモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの銅配線上へも適用することができる。ここでのメモリ回路としては、例えば、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ferro Electric RAM）、ＭＲＡＭ、抵抗変化型メモリ、バイポーラトランジスタ等が挙げられる。【０１１６】
また、本発明を、半導体装置に対する、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの接合にも適用することができる。また、本発明ではスイッチ機能での実施例を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。【０１１７】
また、ハードコピーにおいては、明細書中に示したようなルーティングスイッチの構成を用いているかで確認することができる。【０１１８】
上記の実施形態または実施例の一部または全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を用いている再構成回路チップからハードコピーを製造する、半導体装置の製造方法であって、前記再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造する、半導体装置の製造方法。
（付記２）前記再構成回路チップの前記抵抗変化型不揮発性素子が低抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とを短絡させ、前記再構成回路チップの前記抵抗変化型不揮発性素子が高抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とを電気的に絶縁させるようにハードコピーを製造する、付記１に記載の半導体装置の製造方法。
（付記３）再構成回路のマッピング時に低抵抗状態にプログラムされた前記抵抗変化型不揮発性素子の位置を特定し、前記低抵抗状態の素子位置の前記多層配線層にはビアプラグを形成し、前記高抵抗状態の素子位置の前記多層配線層にはビアプラグを形成しないようにハードコピー時の回路レイアウトを形成する、付記２に記載の半導体装置の製造方法。
（付記４）前記製造されたハードコピーは前記抵抗変化型不揮発性素子を含み、前記抵抗変化型不揮発性素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続されており、前記上部電極はコンタクトプラグを介して上部配線と接続しており、ハードコピー作製時には、前記絶縁性バリア膜に開口部を形成するマスク、もしくは前記上部電極と前記上部配線を接続するビアプラグを形成するマスクを変更し、前記抵抗変化型不揮発性素子から抵抗変化層を除いて電極層のみを搭載した状態で回路動作を実現する、付記１乃至付記３のいずれか一つに記載の半導体装置の製造方法。
（付記５）前記ハードコピーは、多層配線工程の一枚のマスクのみを変更して製造される、付記１乃至付記３のいずれか一つに記載の半導体装置の製造方法。
（付記６）前記製造されたハードコピーは前記抵抗変化型不揮発性素子を含み、前記抵抗変化型不揮発性素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続されており、前記上部電極はコンタクトプラグを介して上部配線と接続しており、前記ハードコピーは、前記絶縁性バリア膜に開口部を形成するマスク、もしくは前記上部電極と前記上部配線を接続するビアプラグを形成するマスクのいずれか一つを変更して製造される、付記５に記載の半導体装置の製造方法。
（付記７）ハードコピー作製時に、前記抵抗変化型不揮発性素子から抵抗変化層を除いて電極層のみを搭載した状態で回路動作を実現する、付記６に記載の半導体装置の製造方法。
（付記８）前記抵抗変化型不揮発性素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続され、前記上部電極はコンタクトプラグを介して上部配線と接続される構造をなしており、ハードコピー作製時には、前記抵抗変化型不揮発性素子の製造工程を削除し、前記上部電極と上部配線を接続するビアプラグを形成するマスクを変更してハードコピーを作製する、付記１乃至付記５のいずれか一つに記載の半導体装置の製造方法。
（付記９）ハードコピー作製時には、前記絶縁性バリア膜に開口部を形成するマスク、もしくは前記上部電極と前記上部配線を接続するビアプラグを形成するマスクを変更し、
前記抵抗変化型不揮発性素子から抵抗変化層を除いた電極層のみを搭載した状態で回路動作を実現する、付記１乃至付記７のいずれか一つに記載の半導体装置の製造方法。
（付記１０）前記抵抗変化型不揮発性素子は、ルーティングスイッチ、あるいはメモリとして用いられている、付記１乃至付記７のいずれか一つに記載の半導体装置の製造方法。
（付記１１）前記抵抗変化型不揮発性素子はセルトランジスタを介してプログラミングされる、付記１乃至付記８のいずれか一つに記載の半導体装置の製造方法。
（付記１２）下部電極兼配線は、お互いに離間して配置され、前記抵抗変化型不揮発性素子の前記抵抗変化層を介して接続された、第１の下部電極兼配線と第２の下部電極兼配線を含み、二つのバイポーラ型の抵抗変化型不揮発性素子が直列して接続された構造体を構成しており、前記構造体の中間ノードには前記抵抗変化型不揮発性素子をプログラミングする前記セルトランジスタが接続される、付記１１に記載の半導体装置の製造方法。
（付記１３）前記上部配線とセルトランジスタを接続するためのビアをハードコピー時に削除することにより、前記上部電極と前記上部配線とを接続する前記コンタクトプラグを形成するマスクを変更する、付記１１又は付記１２に記載の半導体装置の製造方法。
（付記１４）ハードコピー作製時に、前記抵抗変化型不揮発性素子を形成するマスクを変更し、前記上部配線と前記下部電極兼配線とを短絡するビアプラグを形成する、付記１１乃至付記１３のいずれか一つに記載の半導体装置の製造方法。
（付記１５）前記上部配線と前記下部電極兼配線とを短絡するビアプラグの形成により、第１の下部電極兼配線と第２の下部電極兼配線とが前記上部配線を介して短絡される、付記１４に記載の半導体装置の製造方法。
（付記１６）半導体基板上に形成された下部配線、前記下部配線の上方に形成された層間絶縁膜、前記層間絶縁膜の上方であって前記下部配線と平面的に重なる位置に形成された上部配線、及び前記下部配線と前記上部配線とが平面的に重なる位置の、前記下部配線と前記層間絶縁膜との間に形成された抵抗変化素子を含む半導体装置であって、前記下部配線と前記上部配線とが平面的に重なる位置に、抵抗変化層を有する前記抵抗変化型不揮発性素子が形成されており、前記抵抗変化型不揮発性素子は、下部電極兼配線と、前記抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続され、前記上部電極はコンタクトプラグを介して上部配線と接続される構造をなしており、前記下部配線と前記上部配線とが平面的に重なる位置のうち、第１の箇所では、前記抵抗変化型不揮発性素子が形成されておらず、下部配線と前記上部配線とが短絡している、半導体装置。
（付記１７）前記第１の箇所とは異なる第２の箇所では、前記絶縁性バリア膜に開口部が形成されておらず、前記抵抗変化型不揮発性素子と前記下部電極兼配線とは、絶縁性バリア膜で絶縁されている、付記１６に記載の半導体装置。
（付記１８）前記抵抗変化型不揮発性素子の前記下部電極兼配線は、お互いに離間して配置され、前記抵抗変化型不揮発性素子の前記抵抗変化層を介して接続された、第１の下部電極兼配線と第２の下部電極兼配線を含み、二つのバイポーラ型の抵抗変化型不揮発性素子が直列して接続された構造体を構成している、付記１６に記載の半導体装置。
（付記１９）前記第１の箇所とは異なる第３の箇所では、前記抵抗変化型不揮発性素子が形成されておらず、前記第１の下部電極兼配線と第２の下部電極兼配線とが前記上部配線を介して短絡されている、付記１８に記載の半導体装置。
（付記２０）前記第１の箇所とは異なる第４の箇所では、前記絶縁性バリア膜に開口部が形成されておらず、前記第１の下部電極兼配線及び第２の下部電極兼配線と前記上部配線とは絶縁されている、付記１８又は付記１９に記載の半導体装置。
（付記２１）半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子のプログラム状態によって演算機能を実現する再構成回路チップから、構成情報を取得して、同一の機能を有する半導体基板を製造することを特徴とするハードコピーチップの製造方法。
（付記２２）前記再構成回路チップに搭載されているロジックブロック数と、同一のロジックブロック数を有することを特徴とする、付記２１に記載の製造方法により製造された半導体装置。
（付記２３）半導体基板上の多層配線層内に形成された抵抗変化型不揮発性素子を備え、任意の論理演算機能が前記抵抗変化型不揮発素子にプログラムされた再構成回路チップと、同一の論理演算機能を有するようにハードコピーした半導体装置。
（付記２４）前記再構成回路チップはロジックブロックと、スイッチブロックとを備え、
前記抵抗変化型不揮発性素子はその双方に用いられている、付記２３に記載の半導体装置。
（付記２５）前記スイッチブロックと前記ロジックブロックからなるロジックセルがタイル状に敷き詰められている、付記２４に記載の半導体装置。
（付記２６）前記スイッチブロックはクロスバースイッチからなる、付記２３乃至付記２５のいずれか一つに記載の半導体装置。
（付記２７）前記再構成回路チップの前記抵抗変化型不揮発性素子が低抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とが短絡され、前記再構成回路チップの前記抵抗変化型不揮発性素子が高抵抗状態にプログラムされた箇所では、平面的に重なる下部配線と上部配線とを電気的に絶縁されている、付記２３乃至付記２６のいずれか一つに記載の半導体装置。
（付記２８）前記低抵抗状態にプログラムされた箇所は、少なくとも一つのビアプラグを形成する、付記２７に記載の半導体装置。
（付記２９）付記２７又は付記２８に記載の半導体装置のための製造方法であって、
再構成回路のマッピング時に低抵抗状態にプログラムされた前記抵抗変化型不揮発性素子の位置を特定し、前記低抵抗状態の素子位置の前記多層配線層には少なくとも一つのビアプラグを形成して、ハードコピー時のレイアウトを形成する、半導体装置の製造方法。
（付記３０）前記ハードコピーは、多層配線工程の一枚のマスクのみを変更して製造される、付記２９に記載の半導体装置の製造方法。
（付記３１）前記再構成回路チップを形成する半導体基板と同一の半導体基板下地を用いてハードコピーを製造する、付記２９又は付記３０に記載の半導体装置の製造方法。
（付記３２）前記抵抗変化型不揮発性素子は、下部電極兼配線と、抵抗変化層と、上部電極とからなり、前記抵抗変化層は前記下部電極兼配線上に設けられた絶縁性バリア膜の開口部を介して前記下部電極兼配線と接続され、前記上部電極はコンタクトプラグを介して上部配線と接続される構造をなしており、
ハードコピー作製時には、前記抵抗変化型不揮発性素子の製造工程を削除し、前記上部電極と上部配線を接続するビアプラグを形成するマスクを変更してハードコピーを作製する、付記２９乃至付記３１のいずれか一つに記載の半導体装置の製造方法。【０１１９】
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。【０１２０】
この出願は、２０１４年６月２５日に出願された日本出願特願２０１４−１３０２２３号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１２１】
１、２０１、３０１、４０１、９０１、９０２    抵抗変化素子
４０２    ロジックブロック
４０３    コネクションブロック
４０４    スイッチブロック
５０１    低抵抗状態の抵抗変化素子
５０２    高抵抗状態の抵抗変化素子
１００１    短絡部
１００２    絶縁部
１００３    トランジスタとの切り離し部
【図１】
2015198573.tif 000003
【図２】
2015198573.tif 000004
【図３】
2015198573.tif 000005
【図４】
2015198573.tif 000006
【図５】
2015198573.tif 000007
【図６】
2015198573.tif 000008
【図７】
2015198573.tif 000009
【図８】
2015198573.tif 000010
【図９】
2015198573.tif 000011
【図１０】
2015198573.tif 000012
【図１１】
2015198573.tif 000013
【国際調査報告】
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2015198573.tif 000015
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