(57)【要約】  本発明は、イントラ予測回路の回路規模を増大させないことを目的とする。  角度イントラ予測を行うイントラ予測回路は、あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算する予測画素計算部１２と、予測画素計算部１２が計算した予測画素を入力画像から減算して予測誤差を計算する予測誤差計算部１３と、予測画素計算部１２が使用した参照画素を隣接する他のイントラ予測回路に供給する参照画素伝搬部１４とを含む予測コア１０を備える。
2015045271.tif 000002
【特許請求の範囲】
【請求項１】
角度イントラ予測を行うイントラ予測回路であって、  あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算する予測画素計算部と、  前記予測画素計算部が計算した予測画素を入力画像から減算して予測誤差を計算する予測誤差計算部と、  前記予測画素計算部が使用する参照画素を隣接する前記他のイントラ予測回路に供給する参照画素伝搬部とを含む予測コアを備える  ことを特徴とするイントラ予測回路。
【請求項２】
前記参照画素伝搬部は、前記予測誤差計算部に参照画素をフィードバックする回路を含む  請求項１記載のイントラ予測回路。
【請求項３】
予測ブロックの１行に含まれる画素数分の予測コアを備える  請求項１または請求項２記載のイントラ予測回路。
【請求項４】
複数の予測コアの各々に、１行分の予測画素を計算するときに、その行に対応する、計算における係数を供給する係数供給回路を備える  請求項３記載のイントラ予測回路。
【請求項５】
予測ブロックの上側および左側に隣接する参照画素と右上側に位置する参照画素を使用し、  水平方向モードの予測を行うときに、参照ブロックにおける参照画素の配列を転置する転置回路を備える  請求項１から請求項４のうちのいずれか１項に記載のイントラ予測回路。
【請求項６】
角度イントラ予測を行うイントラ予測方法であって、  あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算し、  計算した予測画素を入力画像から減算して予測誤差を計算し、  予測画素の計算に使用される参照画素を隣接する前記他のイントラ予測回路に供給する  ことを特徴とするイントラ予測方法。
【請求項７】
予測画素の計算に使用した参照画素を次の計算時に再利用する  請求項６記載のイントラ予測方法。
【請求項８】
予測ブロックの１行に含まれる画素数分の予測画素を一括して計算する  請求項６または請求項７記載のイントラ予測方法。
【請求項９】
次の行の予測画素の計算を開始するときに、計算における係数を切り替える  請求項８記載のイントラ予測方法。
【請求項１０】
予測ブロックの上側および左側に隣接する参照画素と右上側に位置する参照画素を使用し、  水平方向モードの予測を行うときに、参照ブロックにおける参照画素の配列を転置する  請求項６から請求項９のうちのいずれか１項に記載のイントラ予測方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、回路規模を増大させずにイントラ予測を行うイントラ予測回路およびイントラ予測方法に関する。
【背景技術】
【０００２】  非特許文献１には、ITU-T 勧告H.265 規格にもとづく映像符号化方式であるHEVC（High Efficiency Video Coding）が記載されている。【０００３】  HEVCでは、ディジタル化された映像の各フレームは符号化ツリーユニット（CTU:Coding Tree Unit）に分割され、ラスタスキャン順に各CTU が符号化される。各CTUは、クアッドツリー構造で、符号化ユニット（CU:Coding Unit）に分割されて符号化される。各CUは、予測ユニット（PU:Prediction Unit）に分割されて予測される。また、各CUの予測誤差は、クアッドツリー構造で、変換ユニット（TU: Transform Unit）に分割されて周波数変換される。【０００４】  CUは、イントラ予測またはフレーム間予測によって予測符号化される。以下、イントラ予測を説明する。【０００５】  イントラ予測は、符号化対象フレームの参照画像から予測画像を生成する予測である。非特許文献１では、図１２に示す３３種類の角度イントラ予測が定義されている。角度イントラ予測は、符号化対象ブロック周辺の参照画素を図１２に示す３３種類の方向のいずれかに外挿して、イントラ予測信号（予測画素）を生成する。非特許文献１では、３３種類の角度イントラ予測に加えて、符号化対象ブロック周辺の参照画素を平均するDCイントラ予測、および、符号化対象ブロック周辺の参照画素を線形補間するPlanarイントラ予測が定義されている。【０００６】  図１２において、最上位行の各矩形および最左列の各矩形は、参照画素を示す。矩形中の数字は、座標を示す。矢印は、予測方向を示す。矢印の近傍に付された数字は、予測モード（以下、モードともいう。）を示す。【０００７】  図１３を参照して、ディジタル化された映像の各フレームの各CUを入力画像としてビットストリームを出力する一般的な映像符号化装置の構成と動作を説明する。【０００８】  図１３は、一般的な映像符号化装置の一例を示すブロック図である。図１３に示す映像符号化装置は、変換部３０１、量子化部３０２、エントロピー符号化部３０３、逆量子化／逆変換部３０４、バッファ３０５、予測部３０６、および最適予測モード決定部３０７を備える。【０００９】  最適予測モード決定部３０７は、CTU毎に、符号化コストを最小とする予測モードと予測ブロックの組み合わせを決定する。【００１０】  予測部３０６は、最適予測モード決定部３０７が決定した予測モードおよび予測ブロックにもとづいて、CUの入力画像信号に対する予測信号を生成する。予測信号は、イントラ予測またはインター予測にもとづいて生成される。【００１１】  変換部３０１は、最適予測モード決定部３０７が決定したTUクアッドツリー構造にもとづいて、入力画像信号から予測信号を減じた予測誤差画像（予測誤差信号）を周波数変換する。変換部３０１は、予測誤差信号の変換符号化において、周波数変換にもとづいた４×４、８×８、１６×１６または３２×３２ブロックサイズの直交変換を使用する。具体的には、イントラCUの輝度成分の４×４TUに対して、整数演算で近似した（整数精度の）DST （Discrete Sine Transform ：離散サイン変換）を使用する。その他のTUに対して、そのブロックサイズに対応する整数演算で近似した（整数精度の）DCT （Discrete Cosine Transform ：離散コサイン変換）を使用する。【００１２】  量子化部３０２は、変換部３０１��ら供給される直交変換係数を量子化する。以下、量子化された直交変換係数を変換量子化値ということがある。逆量子化／逆変換部３０４は、変換量子化値を逆量子化する。さらに、逆量子化／逆変換部３０４は、逆量子化した直交変換係数を逆変換する。逆変換された予測誤差画像は、予測信号が加えられて、バッファ３０５に供給される。バッファ３０５は、画像を参照画像として格納する。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】ITU-T 勧告 H.265 High efficiency video coding, April 2013
【発明の概要】
【発明が解決しようとする課題】
【００１４】  予測画素[x][y] は、下記の式で計算される。下式において、r[i]，r[j]は、参照画素を示す。i ，j は、参照画素の座標を示す。>>は、右方向へのビットシフトを示す。【００１５】  予測画素[x][y] ＝（iFact × r[i] ＋ (32 − iFact) × r[j] ＋ 16） >> 5     （１）【００１６】  iFact は係数であるが、各々の行については固定的な値である。【００１７】  図１４は、予測の一例を示す説明図である。図１４は、ブロックサイズが８×８であってモード２１の場合の例である（図１４における太い矢印参照）。予測ブロック中の各数字は、参照画素の座標を示す。例えば、１：２は、 r[i] として r[1] が使用され、 r[j] として r[2] が使用されることを示す。また、図１４には、各行におけるiFact の値も示されている。さらに、 r[-4]の行と r[-5]の行で r[4] の列に相当する予測画素の計算が例示されている。【００１８】  予測部３０６は、イントラ予測を行う場合、ブロックサイズがＮ×Ｎ（Ｎ：４、８、１６または３２）であるときには、Ｎ×Ｎ回の演算を行う。また、Ｎの値に応じたイントラ予測回路が用意される。そのために、予測部３０６をハードウェア回路で実現する場合、回路規模が増大するという課題がある。【００１９】  そこで、本発明は、イントラ予測回路の回路規模を増大させないようにすることを目的とする。
【課題を解決するための手段】
【００２０】  本発明によるイントラ予測回路は、あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算する予測画素計算部と、予測画素計算部が計算した予測画素を入力画像から減算して予測誤差を計算する予測誤差計算部と、予測画素計算部が使用した参照画素を隣接する他のイントラ予測回路に供給する参照画素伝搬部とを含む予測コアを備えることを特徴とする。【００２１】  本発明によるイントラ予測方法は、あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算し、計算した予測画素を入力画像から減算して予測誤差を計算し、予測画素の計算に使用した参照画素を隣接する他のイントラ予測回路に供給することを特徴とする。
【発明の効果】
【００２２】  本発明によれば、イントラ予測回路の回路規模を増大させないようにすることができる。
【図面の簡単な説明】
【００２３】
【図１】予測の一例を示す説明図である。
【図２】行方向の参照画素と列方向の参照画素との対称性を説明するための説明図である。
【図３】イントラ予測回路の構成の概念を示す概念図である。
【図４】予測画素を生成するときに使用する参照画素の例を示す説明図である。
【図５】予測ブロックの行単位の予測処理をより詳しく説明するための説明図である。
【図６】予測画素生成処理を実行する予測画素生成回路を示すブロック図である。
【図７】イントラ予測回路の具体的構成例を示すブロック図である。
【図８】Ｎ個の予測コアを含むイントラ予測回路の構成例を示すブロック図である。
【図９】本発明によるイントラ予測回路の主要部を示すブロック図である。
【図１０】本発明によるイントラ予測回路の動作を示すフローチャートである。
【図１１】本発明による他のイントラ予測回路の主要部を示すブロック図である。
【図１２】３３種類の角度イントラ予測の例を示す説明図である。
【図１３】一般的な映像符号化装置の構成を示す説明図である。
【図１４】予測の一例を示す説明図である。
【発明を実施するための形態】
【００２４】  図１は、予測の一例を示す説明図である。図１には、モード３３の場合の予測方向および参照画素を示す説明図である。モード３３では、参照画素r[-16]〜r[0] は使用されない。また、モード１８〜３４（水平線に対して４５゜以上の角度を持つ垂直方向モード）に共通して、参照画素r[-16]〜r[-9]は使用されない。
【００２５】  同様に、モード２〜１７（水平線に対して４５゜以下の角度を持つ水平方向モード）に共通して、参照画素r[9] 〜r[16]は使用されない。
【００２６】  図２は、行方向の参照画素と列方向の参照画素との対称性を説明するための説明図である。図２において、斜線部分は、参照画素を示す。上述したように、モード２〜１７では、参照画素r[9]〜r[16]は使用されない（図２（Ａ）参照）。また、モード１８〜３４では、参照画素r[-16]〜r[-9] は使用されない（図２（Ｂ）参照）。すなわち、モード１８〜３４とモード２〜１７には、図２に示すような対称性が存在する。なお、図２には、各モードの角度も記載されている。
【００２７】  本発明では、そのような対称性に着目してイントラ予測回路の回路規模を削減する。図３は、イントラ予測回路の構成の概念を示す概念図である。
【００２８】  図３に示すように、イントラ予測回路は、イントラ予測を行うイントラ予測部１、分配器２、転置回路３、転置回路４および選択器５を備える。
【００２９】  なお、イントラ予測回路は、図１３に示された映像符号化回路に適用可能である。図１３に示された映像符号化回路に適用される場合には、予測部３０６における角度イントラ予測を行う回路として適用される。
【００３０】  分配器２は、参照画素を入力して保持する。そして、分配器２は、予測モードがモード２〜１７のいずれかである場合には、参照画素を転置回路３に供給する。分配器２は、予測モードがモード１８〜３４のいずれかである場合には、入力された参照画素をイントラ予測部１に供給する。転置回路３は、参照画素の配列を転置し、転置後の参照画素をイントラ予測部１に供給する。
【００３１】  なお、転置は、行と列とを入れ替えることを意味する。
【００３２】  イントラ予測部１は、イントラ予測を行い、予測画素を出力する。その際、イントラ予測部１は、予測モードがモード２〜１７のいずれかである場合には、予測画素を転置回路４に出力する。予測モードがモード１８〜３４のいずれかである場合には、予測画素を選択器５に出力する。転置回路４は、予測画素の配列を転置し、転置後の参照画素を選択器５に供給する。
【００３３】  選択器５は、転置回路４からの予測画素またはイントラ予測部１からの予測画素を予測ブロックとして出力する。なお、イントラ予測部１は、予測ブロックにおける行単位で予測画素を出力する。よって、選択器５は、転置回路４からの予測画素またはイントラ予測部１からの予測画素を一時保存し、１ブロック分の予測画素の入力が完了したら、予測ブロックを構成する予測画素を出力する。
【００３４】  なお、予測モードがモード２〜１７のいずれかである場合に参照画素の配列は転置されているので、イントラ予測部１は、予測モードがモード２〜１７のいずれかであるときに、モード１８〜３４のいずれかとみなして予測処理を行うことができる。すなわち、イントラ予測部１は、垂直方向モードの予測処理のみを実行すればよい。つまり、イントラ予測部１は、予測ブロックの上側に隣接する参照画素（参照画素r[1]〜r[8]）、左側に隣接する参照画素（参照画素r[-8] 〜r[0]）および右上側に位置する参照画素（参照画素r[9]〜r[16] ）のみを使用し、垂直方向モードの予測処理のみを実行する。
【００３５】  図４は、予測画素を生成するときに使用する参照画素の例を示す説明図である。図４には、予測ブロックサイズが８×８である場合が例示されている。図４（Ａ）にはモード２１の場合が例示され、図４（Ｂ）にはモード３３の場合が例示されている。
【００３６】  本実施形態では、イントラ予測部１は、予測ブロックの行単位で予測処理を実行する。図４に示すように、ある行に着目すると（最上行を除く。）、上の行で使用された参照画素は、下の行において、左、同列、右のいずれかで使用される。すなわち、左下、直下、右下のいずれかで参照される（ただし、最左列および最右列の場合を除く。）。
【００３７】  従って、図４に示す例からわかるように、予測ブロックの行単位で予測処理を実行する場合、ある行について予測処理が行われた後、次の行の予測処理を実行するときに、前の行において左、同列、右のいずれかで使用された参照画素を流用することができる。
【００３８】  図５は、予測ブロックの行単位の予測処理（演算処理）をより詳しく説明するための説明図である。なお、図５には、予測処理のための係数である「iFact 」の記載と、参照画素の伝搬のための「制御」の記載も含まれている。また、参照画素の伝搬は、具体的には、参照画素の値を出力することを意味する。
【００３９】  また、図５に示す演算処理は、図５における右上に示される３行８列の予測ブロックに関して予測処理を実行する場合の処理例である。そして、図５において、矩形で囲まれた予測画素生成処理＃２の列は、３行８列の予測ブロックにおける左から２列目に相当する。実線の矢印は、実際に参照画素が伝搬することを示す。破線の矢印は、図５における右上に示される例では参照画素は伝搬しないが、他の例において参照画素が伝搬する可能性があることを示す。
【００４０】  図５に示すように、イントラ予測部１は、１行に含まれるＮ個の要素（図５に示す例では、Ｎ＝８）を一時に処理するために、８個の処理機能を有する。それら機能を、予測画素生成処理＃１〜予測画素生成処理＃８とする。
【００４１】  第１行目について、予測画素生成処理＃１〜予測画素生成処理＃８が予測処理を実行するときに、各々の予測画素生成処理＃１〜予測画素生成処理＃８で使用される参照画素が、第２行目についての予測画素生成処理＃１〜予測画素生成処理＃８に対して伝搬されるように制御される。
【００４２】  さらに、第２行目について、予測画素生成処理＃１〜予測画素生成処理＃８が予測処理を実行するときに、各々の予測画素生成処理＃１〜予測画素生成処理＃８で使用される参照画素が、第３行目についての予測画素生成処理＃１〜予測画素生成処理＃８に対して伝搬されるように制御される。ただし、この場合には、第２行目について予測画素生成処理＃ｎ（ｎ：２〜８）で使用された参照画素は、第３行目についての予測画素生成処理＃（ｎ−１）に対して伝搬される。
【００４３】  図６は、図５に示された予測画素生成処理を実行する予測画素生成回路を示すブロック図である。図５には、２つの予測画素生成回路１１１，１１２と周辺回路（具体的には、参照画素レジスタ１２２，１２３，１２４）とが示されている。各予測画素生成回路１１１，１１２は、予測画素生成処理を実行する。すなわち、予測画素生成回路１１１および予測画素生成回路１１２は、予測画素生成処理＃１〜予測画素生成処理＃８のうちのいずれか２つの隣接する予測画素生成処理（図５において隣接する予測画素生成処理）を実行する回路である。以下、予測画素生成回路１１１に着目して説明を行うが、予測画素生成回路１１２の構成および動作は、予測画素生成回路１１１の構成および動作と同じである。
【００４４】  参照画素レジスタ１２２，１２３，１２４に参照画素が設定された後、予測画素生成回路１１１は、参照画素レジスタ１２２，１２３，１２４のうちの２つのレジスタから、予測処理で使用する参照画素を取り込む。そして、予測画素生成回路１１１は、２つの参照画素から予測画素を生成する。なお、後述するように、予測画素生成回路は、１つの参照画素レジスタから参照画素を取り込むことがある。
【００４５】  次に、具体的にはイントラ予測回路に供給されるクロック信号の次の立上がりまたは立下がりを契機して、予測画素生成回路１１１は、制御信号に従って、参照画素を、左に位置する予測画素生成回路１１２、右に位置する予測画素生成回路（図６において図示せず）および自回路（予測画素生成回路１１１）のうちの１つまたは２つに伝搬する。すなわち、参照画素の値を出力する。自回路に参照画素の値を出力することは、図６において、「自己参照ループ」として示されている。
【００４６】  なお、左に位置する予測画素生成回路１１２に対する参照画素の伝搬は、図５における予測画素生成処理＃ｎから予測画素生成処理＃（ｎ−１）に対する伝搬に相当する。自己参照ループは、図５における直下の処理への伝搬に相当する。右に位置する予測画素生成回路に対する参照画素の伝搬は、予測画素生成処理＃ｎから予測画素生成処理＃（ｎ＋１）に対する伝搬に相当する。
【００４７】  図７は、図６に示された予測画素生成回路の具体的構成例を示すブロック図である。図７には、周辺回路（具体的には、参照画素レジスタ１２２，１２３，１２４）も示されている。
【００４８】  図７に示す予測コア１００は、図６に示す予測画素生成回路の具体的実現例に相当する。予測コア１００において、左に位置する予測コア（図示せず）からの参照画素は、レジスタ１０１を経て選択器１０２に入力される。右に位置する予測コア（図示せず）からの参照画素は、レジスタ１０３を経て選択器１０４に入力される。
【００４９】  また、選択器１０２，１０４には、参照画素レジスタ１２２，１２３，１２４からの参照画素も入力される。
【００５０】  選択器１０２，１０４の出力は、予測画素計算部１０７に入力されるとともに、左右の予測コアに出力される。また、選択器１０２が出力する参照画素は、レジスタ１０５を介して選択器１０２にフィードバックされる。選択器１０４が出力する参照画素は、レジスタ１０６を介して選択器１０４にフィードバックされる。フィードバック経路は、図６における自己参照ループに相当する。
【００５１】  予測画素計算部１０７は、予測画素を生成する。予測画素は、減算器１１０に入力される。減算器１１０は、入力された入力画像の値から予測画素の値を減算して予測誤差信号を生成する。
【００５２】  図８は、Ｎ個の予測コアを含む１次元シストリックアレイ型のイントラ予測回路の構成例を示すブロック図である。図８には、Ｎ＝８の場合の構成が例示されている。
【００５３】  イントラ予測回路は、参照画素レジスタ１２１〜１２８と、８個の予測コア１００１〜１００８と、iFact 供給回路（係数供給回路）１３０と、制御回路１４０と、選択器１５１，１５２とを備える。
【００５４】  参照画素レジスタ１２１〜１２８の各々は、１つの参照画素を保持する。予測コア１００１〜１００８の構成は、図７に示された予測コア１００の構成と同じである。iFact 供給回路１３０は、予測ブロックのうち予測コア１００１〜１００８が予測処理を実行する行に対応するiFact を予測コア１００１〜１００８に供給する。iFact 供給回路１３０は、予測コア１００１〜１００８が次の行の予測画素の計算を開始するときに、iFact の値を切り替える。なお、図８に示す構成では、参照画素のフィードバック経路は、予測コア１００１〜１００８の外に設けられているが、図７に示すように、フィードバック経路は、予測コア１００１〜１００８の内部において設けられていてもよい。
【００５５】  制御回路１４０は、予測コア１００１〜１００８および選択器１５１，１５２に制御信号を与える。
【００５６】  選択器１５１には、参照画素r[-8] 〜r[0]のうち予測コア１００１が使用する参照画素が入力される（図２（Ｂ）参照）。選択器１５２には、参照画素r[1]〜r[16] のうち予測コア１００８が使用する参照画素が入力される（図２（Ｂ）参照）。なお、予測コア１００１のレジスタ１０１（図７参照）には、選択器１５１からも参照画素が入力される。予測コア１００８のレジスタ１０３（図７参照）には、選択器１５２からも参照画素が入力される。
【００５７】  次に、図８に示すイントラ予測回路の動作を説明する。
【００５８】  各予測モードにおける予測処理を開始する前に、参照画素レジスタ１２１〜１２８に、予測ブロックにおける第１行目の予測画素の生成のために使用される参照画素が設定される。図４（Ａ）に示されたモード２１の場合を例にすると、参照画素r[1]〜r[8]が、参照画素レジスタ１２１〜１２８に設定される。
【００５９】  まず、予測コア１００２〜１００７は、参照画素レジスタ１２１〜１２８に保持されている２つの参照画素を使用して第１行目の予測画素を生成する。なお、予測コア１００１は、１つの参照画素を参照画素レジスタ１２１から入力し、１つの参照画素を選択器１５１から入力する。また、予測コア１００８は、１つの参照画素を参照画素レジスタ１２８から入力し、１つの参照画素を選択器１５２から入力する。
【００６０】  図４（Ａ）に示されたモード２１の場合を例にすると、予測コア１００１は、参照画素 r[1] を参照画素レジスタ１２１から入力し、参照画素 r[0] を選択器１５１から入力する。図４（Ｂ）に示されたモード３３の場合を例にすると、予測コア１００８は、参照画素 r[8] を参照画素レジスタ１２８から入力し、参照画素 r[9] を選択器１５２から入力する。
【００６１】  予測コア１００１〜１００８において、予測画素計算部１０７は、２つの参照画素から、上記の（１）式による演算で予測画素を生成する。（１）式におけるiFact は、iFact 供給回路１３０から供給される。iFact 供給回路１３０は、一例として、使用されうるブロックサイズ、使用されうる予測モードおよび予測ブロックの行に応じた各々のiFact をあらかじめ記憶し、制御回路１４０からの予測画素生成行を特定可能な信号で特定される行に応じたiFact を出力する。なお、iFact 供給回路１３０は、そのときに用いられるブロックサイズ、予測モードおよび行に対応するiFact をその都度計算して出力するように構成されていてもよい。
【００６２】  予測画素計算部１０７による予測画素の計算（生成）に際して、選択器１０２，１０４は、予測画素計算部１０７が計算に使用する参照画素を出力するが、それらの参照画素は、隣接する予測コアにも出力されることがあり、また、予測画素計算部１０７にフィードバックされることがある（図７参照）。
【００６３】  予測コア１００１が図４（Ａ）に示されたモード２１で計算を行う場合を例にすると、予測ブロックの第２行目の処理のために、予測コア１００１（最左列に関する処理を実行する。）から予測コア１００２（最左から２番目の列に関する処理を実行する。）に対して参照画素 r[0] が伝搬され、かつ、参照画素 r[0] は、予測コア１００１内でフィードバックされる。
【００６４】  なお、ある予測コアにおける次行の処理に必要な参照画素は、隣接する他の予測コアから入手可能であり、かつ、自コアでのフィードバックでも入手可能な場合があるが、その場合には、例えば、フィードバックでの入手を優先する。
【００６５】  以後、予測コア１００１〜１００８は、第２行目以降について予測画素の生成を行うとともに、隣接する予測コアへの参照画素の伝搬または参照画素のフィードバックを行う。
【００６６】  以上に説明したように、本実施形態では、イントラ予測回路は、あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算するとともに、予測画素の計算に使用した参照画素を隣接する他のイントラ予測回路に供給したり自回路にフィードバックするので、参照画素を一々取り込むことなく予測ブロックの行単位で一括して予測画素を生成することができ、イントラ予測回路の回路規模を削減することができる。
【００６７】  また、イントラ予測回路が、水平方向モードの予測を行うときに参照ブロックにおける参照画素の配列を転置する転置回路を備えることによって、転置回路を備えていない場合に比べて、イントラ予測回路の回路規模を削減することができる。
【００６８】  なお、上記の実施形態では、ブロックサイズが８×８である場合を例にしたが、ブロックサイズが８×８以外である場合には、ブロックサイズに応じて予測コアの数を増減することによって、上記の実施形態の場合と同様にイントラ予測回路を構成することができる。
【００６９】  図９は、本発明によるイントラ予測回路の主要部を示すブロック図である。図９に示すように、イントラ予測回路は、予測画素計算部１２と、予測誤差計算部１３と、参照画素伝搬部１４とを含む予測コア１０を備える。
【００７０】  図１０は、本発明によるイントラ予測回路の動作を示すフローチャートである。図１０に示すように、予測画素計算部１２は、あらかじめ設定された参照画素または隣接する他のイントラ予測回路から入力された参照画素を用いて予測画素を計算する（ステップＳ１）。予測誤差計算部１３は、予測画素計算部１２が計算した予測画素を入力画像から減算して予測誤差を計算する（ステップＳ２）。また、参照画素伝搬部１４は、予測画素計算部１２が使用した参照画素を隣接する他のイントラ予測回路に供給する（ステップＳ３）。
【００７１】  図１１は、本発明による他のイントラ予測回路の主要部を示すブロック図である。図１１に示すように、イントラ予測回路は、予測画素計算部１２と、予測誤差計算部１３と、参照画素伝搬部１４とを含む予測コア１０に加えて、転置回路２０を備える。転置回路２０は、参照ブロックにおける参照画素の配列を転置する。
【００７２】  以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００７３】  この出願は、２０１３年９月３０日に出願された日本特許出願２０１３−２０３２７７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００７４】  １        イントラ予測部  ２        分配器  ３        転置回路  ４        転置回路  ５        選択器  １０      予測コア  １２      予測画素計算部  １３      予測誤差計算部  １４      参照画素伝搬部  ２０      転置回路  １００    予測コア  １０１，１０３，１０５，１０６  レジスタ  １０２，１０４  選択器  １０７    予測画素計算部  １１０    減算器  １１１，１１２  予測画素生成回路  １２１〜１２８  参照画素レジスタ  １３０    iFact 供給回路  １４０    制御回路  １５１，１５２  選択器  ３０１    変換部  ３０２    量子化部  ３０３    エントロピー符号化部  ３０４    逆量子化／逆変換部  ３０５    バッファ  ３０６    予測部  ３０７    最適予測モード決定部１００１〜１００８  予測コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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