(57)【要約】  第１ＩＧＢＴセル群（１２）の第１ゲート電極（８）に接続する第１ゲートランナー（１４）と第２ＩＧＢＴセル群（１３）の第２ゲート電極（９）に接続する第２ゲートランナー（１５）の間にコンデンサ（１８）を接続することで、半導体装置（１００）のターンオン、ターンオフ時のｄｉ／ｄｔを緩やかにすることができる。このようにすることで、ゲート駆動電力を小さくして、ターンオン、ターンオフ時の電流、電圧の振動を抑制できる半導体装置を提供することができる。
2016006376.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に設けられたＭＯＳ型スイッチング素子を有する活性領域と、前記活性領域を囲むように設けられた耐圧構造領域と、前記活性領域と前記耐圧構造領域との間あるいは前記活性領域間に設けられるゲートランナーと、を備えた半導体装置であって、
前記活性領域は、前記ＭＯＳ型スイッチング素子のゲート電極が前記ゲートランナーに直接接続する第１セル群と、ｄｉ／ｄｔ緩和素子を介して前記ゲートランナーに接続する第２セル群とを有していることを特徴とする半導体装置。
【請求項２】
前記ｄｉ／ｄｔ緩和素子が、コンデンサであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｄｉ／ｄｔ緩和素子が、コンデンサと並列接続される抵抗であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記コンデンサが、前記半導体基板に配置されるトレンチと、前記トレンチの内壁を被覆する絶縁膜と、前記トレンチ内に絶縁膜を介して両側に配置されるポリシリコンで形成された電極と、前記電極に挟まれて配置される誘電体と、を具備することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記コンデンサが、前記第１セル群のゲート配線および前記第２セル群のゲート配線を
電極とし、両者の間に挟まれた誘電体で構成されることを特徴とする請求項２または３に記載の半導体装置。
【請求項６】
前記ｄｉ／ｄｔ緩和素子が、逆並列接続されたダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ダイオードが、ポリシリコンで形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＭＯＳ型スイッチング素子が、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来より、回転モーターやサーボモーターの制御に不可欠なコンバーター−インバーター等の電力変換装置には、パワーダイオードや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が搭載される。【０００３】
図１２は、従来のトレンチ構造をした半導体装置６００の全体の平面図である。また、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線で切断した要部の構造を示す断面図である。この半導体装置６００は、ＩＧＢＴを例に挙げた。【０００４】
図１２および図１３において、半導体基板８３に配置されたｐコレクタ層６１上にｎバッファ層６２が配置され、ｎバッファ層６２上にｎドリフト層６３が配置される。ｎドリフト層６３の表面層にｐウェル層６４が配置される。このｐウェル層６４を貫通してｎドリフト層６３に達するトレンチ６５が配置される。トレンチ６５の内壁にゲート絶縁膜６７を介してポリシリコンが充填されゲート電極６８が配置される。トレンチ６５で挟まれたｐウェル層６４の表面層にはｎエミッタ層７０が選択的に配置される。【０００５】
ＩＧＢＴセル７２ａは、ｐコレクタ層６１、ｎバッファ層６２、ｎドリフト層６３、ｐウェル層６４、ｎエミッタ層７０およびトレンチ６５内に配置されるゲート電極６８で構成される。ｐコレクタ層６１はコレクタ電極８４に接続し、ｎエミッタ層７０はエミッタ電極８５に接続する。エミッタ電極８５とゲート電極６８は、層間絶縁膜８２で電気的に絶縁されている。ＩＧＢＴセル７２ａの集合体であるＩＧＢＴセル群７２は、ゲートランナー７４で４分割され、活性領域８６に配置される。ゲートランナー７４はゲート端子８８に接続する。【０００６】
図１４は、図１２に示した半導体装置６００の内部の等価回路図である。複数のＩＧＢＴセル７２ａが並列接続し、ゲートランナー７４はゲート端子８８に接続し、ＩＧＢＴセル群７２のコレクタ電極８４はコレクタ端子８９に接続し、ＩＧＢＴセル群７２のエミッタ電極８５はエミッタ端子９０に接続する。【０００７】
ゲート端子８８にオン信号が入力されると、各ＩＧＢＴセル７２ａは同時にオンする。微細化することでセル間隔が狭くなり、多数のセルが内蔵された高性能のＩＧＢＴ（半導体装置６００）は、電子の注入効率が大きくなり、同一のチップサイズ（半導体基板８３のサイズ）で大きなコレクタ電流を流すことができる。そのため、ターンオン時およびターンオフ時のｄｉ／ｄｔが大きくなる。【０００８】
このｄｉ／ｄｔが大きくなると、ＩＧＢＴのターンオン時およびターンオフ時の電流、電圧が振動を引き起こす。この電流電圧の振動は放射ノイズを発生し、ＩＧＢＴ自身の誤動作の他に、隣接するゲート駆動回路や電子機器を誤動作させる不都合を生じる。【０００９】
その振動を防止するために、複数の独立したゲート端子を設け、ゲート駆動回路にシフトレジスタを有し、ゲート出力信号は、順次遅れてゲート端子に入力されるものがある（例えば、下記特許文献１）。これにより、ＩＧＢＴセル群は順次遅れてターンオンまたはターンオフして、ｄｉ／ｄｔは緩やかになる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平８−３２０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の特許文献１に記載された方法では、シフトレジスタ回路が必要になり駆動回路が複雑になるという問題がある。【００１２】
この発明の目的は、上述した従来技術による問題点を解消するため、簡単な方法でターンオン時およびターンオフ時のｄｉ／ｄｔを緩やかにし、ゲート駆動電力を低減して、ターンオン、ターンオフ時の電流、電圧の振動を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決し、本発明の目的を達成するため、本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられたＭＯＳ型スイッチング素子を有する活性領域と、前記活性領域を囲むように設けられた耐圧構造領域と、前記活性領域と前記耐圧構造領域との間あるいは前記活性領域間に設けられるゲートランナーと、を有する半導体装置であって、前記活性領域は前記ＭＯＳ型スイッチング素子のゲート電極が前記ゲートランナーに直接接続する第１セル群と、ｄｉ／ｄｔ緩和素子を介して前記ゲートランナーに接続する第２セル群とを有する構成とする。【００１４】
また、本発明に係る半導体装置は、上述した発明において、前記ｄｉ／ｄｔ緩和素子が、コンデンサ、コンデンサと並列接続される抵抗、逆並列接続されたダイオードのいずれかであるのが好ましい。【００１５】
また、本発明に係る半導体装置は、上述した発明において、前記ＭＯＳ型スイッチング素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であるのが好ましい。【００１６】
また、本発明に係る半導体装置は、上述した発明において、前記コンデンサが、前記半導体基板に配置されるトレンチと、前記トレンチの内壁を被覆する絶縁膜と、前記トレンチ内に絶縁膜を介して両側に配置されるポリシリコンで形成された電極と、前記電極に挟まれた個所に配置される誘電体とを具備する構成とする。【００１７】
また、本発明に係る半導体装置は、上述した発明において、前記コンデンサが、前記第1セル群のゲート配線および前記第２セル群のゲート配線を電極とし、両者の間に挟まれた誘電体で構成されるのが好ましい。【００１８】
また、本発明に係る半導体装置は、上述した発明において、前記ダイオードが、ポリシリコンで形成されるのが好ましい。
【発明の効果】
【００１９】
この発明によれば、ターンオン時およびターンオフ時のｄｉ／ｄｔを緩やかにして、ターンオン、ターンオフ時の電流、電圧の振動を抑制でき、また、ゲート駆動電力を低減できる。
【図面の簡単な説明】
【００２０】
【図１Ａ】図１Ａは、この発明に係る実施の形態１の半導体装置１００の全体の平面図である。
【図１Ｂ】図１Ｂは、図１Ａのａ部の拡大平面図である。
【図２Ａ】図２Ａは、図１ＢのＩＩＡ−ＩＩＡで切断した要部の構造を示す断面図である。
【図２Ｂ】図２Ｂは、図１ＢのＩＩＢ−ＩＩＢで切断した要部の構造を示す断面図である。
【図３】図３は、図１ＢのＩＩＩ−ＩＩＩ線で切断した要部の構造を示す断面図である。
【図４】図４は、半導体装置１００の等価回路図である。
【図５Ａ】図５Ａは、ゲート電圧波形図である。
【図５Ｂ】図５Ｂは、ゲート端子２８、コンデンサ１８および寄生ゲート・エミッタ間容量３１の接続図である。
【図５Ｃ】図Ｃは、第１ＩＧＢＴセル群１２、第２ＩＧＢＴセル群１３およびＩＧＢＴ（半導体装置１００）のターンオン時のｄｉ／ｄｔを示す説明図である。
【図６】図６は、この発明に係る実施の形態２の半導体装置２００の全体の平面図である。
【図７】図７は、この発明に係る実施の形態３の半導体装置３００の要部の構造を示す断面図である。
【図８】図８は、この発明に係る実施の形態４の半導体装置４００の要部の構造を示す断面図である。
【図９Ａ】図９Ａは、この発明に係る実施の形態５の半導体装置５００の全体の平面図である。
【図９Ｂ】図９Ｂは、図９Ａのａ部の拡大平面図である。
【図１０】図１０は、図９ＢのＸ−Ｘで切断した要部の構造を示す断面図である。
【図１１】図１１は、半導体装置５００の等価回路図である。
【図１２】図１２は、従来のトレンチ構造をした半導体装置６００の全体の平面図である。
【図１３】図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線で切断した要部の構造を示す断面図である。
【図１４】図１４は、半導体装置６００の内部の等価回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明に係る半導体装置の好適な実施の形態について、本明細書および添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。さらに、本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００２２】
（実施の形態１）
図１〜図３は、この発明に係る実施の形態１の半導体装置の構成図である。図１Ａは、半導体装置全体の平面図である。図１Ｂは、図１Ａのａ部拡大図である。図２Ａは、図１ＢのＩＩＡ−ＩＩＡで切断した要部の構造を示す断面図である。図２Ｂは、図１ＢのＩＩＢ−ＩＩＢ線で切断した要部の構造を示す断面図である。図３は図１ＢのＩＩＩ−ＩＩＩ線で切断した要部の構造を示す断面図である。
【００２３】
図１Ａおよび図１Ｂにおいて、半導体基板２３の外周には図示しない耐圧構造領域が設けられ、その内側には第１ゲートランナー１４が配置される。活性領域２６は第１ゲートランナー１４で、例えば、４か所に分割されて配置されている。分割された各活性領域２６には長いストライプ状の４本の第１トレンチ５を有する第１ＩＧＢＴセル群１２と短いストライプ状の４本の第２トレンチ６を有する第２ＩＧＢＴセル群１３が配置されている。実施の形態１においては、第１、第２トレンチ５、６の本数を４本にしたが、これに限定されるものではない。
【００２４】
図１Ｂに示すように、第１ＩＧＢＴセル群１２の第１ゲート電極８は、第１ゲートランナー１４に接続し、第２ＩＧＢＴセル群１３の第２ゲート電極９は第２ゲートランナー１５に接続する。第１ゲートランナー１４、第２ゲートランナー１５は、ｄｉ／ｄｔ緩和素子であるコンデンサ１８のポリシリコン電極である第１電極１９、第２電極２０にそれぞれ接続する。第１ゲートランナー１４および第２ゲートランナー１５はゲート配線であり、例えばアルミニウムなどの金属で形成される。
【００２５】
第１トレンチ５、第２トレンチ６は、それぞれ集合してトレンチ群２７を形成する。トレンチ群２７は４つの個所に配置され、それぞれのトレンチ群２７は、第１ゲートランナー１４で囲まれる。第１ゲートランナー１４は、第１ＩＧＢＴセル群１２の第１ゲート電極８に接続し、また、一つのゲート端子２８に接続する。第２ゲートランナー１５は、第２ＩＧＢＴセル群１３の第２ゲート電極９に接続する。
【００２６】
後述するように、一つのトレンチ５に配置されるゲート電極８と、このトレンチの両側に配置されるｎエミッタ層１０と、それらの直下に配置されるｎドリフト層３、ｎバッファ層２およびｐコレクタ層１で一つのＩＧＢＴセルが構成される。この一つのＩＧＢＴセルが集合して第１ＩＧＢＴセル群１２になる。同様に、一つのトレンチ６に配置されるゲート電極９と、このトレンチの両側に配置されるｎエミッタ層１１と、それらの直下に配置されるｎドリフト層３、ｎバッファ層２およびｐコレクタ層１で一つのＩＧＢＴセルが構成される。この一つのＩＧＢＴセルが集合して第２ＩＧＢＴセル群１３になる。
【００２７】
第１ゲートランナー１４と第２ゲートランナー１５の間にコンデンサ１８を接続することで、ゲート端子２８に入力されたゲート入力電圧Ｖｉｎは、第２ＩＧＢＴセル群１３の第２ゲート電極９には低下したゲート電圧として伝達される。そのため、第２ＩＧＢＴセル群１３のｄｉ／ｄｔが小さくなり、その結果、ＩＧＢＴ（半導体装置１００）のターンオン、ターンオフ時のｄｉ／ｄｔが緩やかになる。ｄｉ／ｄｔが緩やかになることで、ＩＧＢＴのコレクタ・エミッタ電圧およびコレクタ電流に発生する振動を防止することができる。
【００２８】
図２Ａにおいて、ｐコレクタ層１上にｎバッファ層２が配置され、ｎバッファ層２上にｎドリフト層３が配置される。ｎドリフト層３の表面層にｐウェル層４が配置される。このｐウェル層４を貫通してｎドリフト層３に達する長い第１トレンチ５と短い第２トレンチ６が配置される。第１トレンチ５、第２トレンチ６の内壁にゲート絶縁膜７を介してポリシリコンが充填され第１ゲート電極８、第２ゲート電極９が配置される。第１トレンチ５または第２トレンチ６で挟まれたｐウェル層４の表面層には第１ｎエミッタ層１０または第２ｎエミッタ層１１が配置される。
【００２９】
第１ＩＧＢＴセル群１２は、ｐコレクタ層１、ｎバッファ層２、ｎドリフト層３、ｐウェル層４、第１ｎエミッタ層１０および第１トレンチ５に配置される第１ゲート電極８で構成される。また、第２ＩＧＢＴセル群１３はｐコレクタ層１、ｎバッファ層２、ｎドリフト層３、ｐウェル層４、第２ｎエミッタ層１１および第２トレンチ６内に配置される第２ゲート電極９で構成される。これらの第１ＩＧＢＴセル群１２と第２ＩＧＢＴセル群１３は、第１ゲートランナー１４に囲まれた活性領域２６に配置される。
【００３０】
ｐコレクタ層１はコレクタ電極２４に接続し、第１エミッタ層１０、第２第エミッタ層１１はエミッタ電極２５に接続する。エミッタ電極２５と第１ゲート電極８、第２ゲート電極９は層間絶縁膜２２で電気的に絶縁されている。
【００３１】
図２Ｂにおいて、第１トレンチ５の両側には第１ｎエミッタ層１０が配置され、第２トレンチ６の両側には第２ｎエミッタ層１１は配置されていない。また、第１ゲート電極８に接続する第１ゲートランナー１４の内側に第２ゲート電極９に接続する第２ゲートランナー１５が配置されている。第１ゲートランナー１４および第２ゲートランナー１５は層間絶縁膜２２によってｐウェル層４から電気的に絶縁されている。
【００３２】
また、第１ゲートランナー１４と第１ゲート電極８、および第２ゲートランナー１５と第２ゲート電極９は、層間絶縁膜２２に設けたコンタクトホールを介して電気的に接続されている。
【００３３】
図３において、第１ゲートランナー１４と第２ゲートランナー１５の端部近傍を含んで挟まれた個所の下に配置されるｐウェル層４を貫通してｎドリフト層３に達する第３トレンチ１６が配置され、この第３トレンチ１６の内壁に絶縁膜１７が配置される。ここでは、第３トレンチ１６の深さを第１トレンチ５、第２トレンチ６の深さと同じにしたが、ｐウェル層４内に浅い第３トレンチ１６を形成するようにしてもよい。
【００３４】
この第３トレンチ１６内に絶縁膜１７を介してコンデンサ１８を配置する。コンデンサ１８は、第１電極１９と第２電極２０およびこれらに挟まれた誘電体２１で構成される。誘電体２１としては、例えば、樹脂や絶縁体などがある。このコンデンサ１８は、図１Ａでは一つの第２ＩＧＢＴセル群１３に２個配置されている。第２ゲートランナー１５が２か所に分割されずに一つで繋がっているときには、このコンデンサ１８は一つであってもよい。
【００３５】
第１電極１９は、第１ゲートランナー１４の端部に電気的に接続し、第２電極２０は、第２ゲートランナー１５の端部に電気的に接続する。この第１電極１９、第２電極２０は、例えば、第１ゲート電極８、第２ゲート電極９と同一のポリシリコンで形成される。また、絶縁膜１７は、例えば、ゲート絶縁膜７と同一の酸化膜で形成される。このような構成にすることで、コンデンサ１８を半導体基板２３内に形成することができる。
【００３６】
図４は、図１〜図３に示す半導体装置１００の等価回路図である。図４においては、コンデンサ１８は一つとした。また、第１ＩＧＢＴセル群１２を構成するＩＧＢＴセルの第１ゲート電極８と第１ｎエミッタ層１０の間に形成される寄生ゲート・エミッタ容量３１と、第２ＩＧＢＴセル群１３を構成するＩＧＢＴセルの第１ゲート電極９と第１ｎエミッタ層１０の間に形成される寄生ゲート・エミッタ容量３１は同じであり、それぞれ点線で示した。
【００３７】
ゲート端子２８は第１ゲートランナー１４に接続し、第１ゲートランナー１４は第１ＩＧＢＴセル群１２の第１ゲート電極８に接続する。第２ゲートランナー１５は第２ＩＧＢＴセル群１３の第２ゲート電極９に接続する。第１ゲートランナー１４と第２ゲートランナー１５の間にはコンデンサ１８が接続する。コレクタ電極２４はコレクタ端子２９に電気的に接続する。エミッタ電極２５はエミッタ端子３０に接続する。
【００３８】
図５Ａ〜図５Ｃは、半導体装置１００の動作について説明した図である。図５Ａは、ゲート電圧波形図である。図５Ｂは、ゲート端子２８、コンデンサ１８および寄生ゲート・エミッタ間容量３１の接続図である。図５Ｃは第１ＩＧＢＴセル群１２、第２ＩＧＢＴセル群１３およびＩＧＢＴ（半導体装置１００）のターンオン時のｄｉ／ｄｔを示す説明図である。
【００３９】
ゲート端子２８から入力されたゲート入力電圧Ｖｉｎは、第１ゲートランナー１４を介して第１ゲート電圧Ｖｇ１として第１ＩＧＢＴセル群１２の第１ゲート電極８に入力される。このゲート入力電圧Ｖｉｎは、コンデンサ１８と第２ＩＧＢＴセル群１３の寄生ゲート・エミッタ容量３１（図５Ｂでは合計の寄生ゲート・エミッタ容量３１ａで示した）の間で分圧され、第２ゲートランナー１５を介して第２ゲート電圧Ｖｇ２として第２ゲート電極９に入力される。ゲート入力電圧Ｖｉｎの立ち上がりは早いが第１ゲート電圧Ｖｇ１、第２ゲート電圧Ｖｇ２が多少緩くなるのは配線抵抗３２のためである。
【００４０】
この分圧された低い第２ゲート電圧Ｖｇ２が第２ＩＧＢＴセル群１３の第２ゲート電極９に入力されることで、第２ＩＧＢＴセル群１３のターンオン、ターンオフ時のｄｉ／ｄｔが第１ＩＧＢＴセル群１２のｄｉ／ｄｔに比べて緩やかになる。その結果、第１ＩＧＢＴセル群１２と第２ＩＧＢＴセル群１３を合せたＩＧＢＴ（半導体装置１００）のターンオン時のｄｉ／ｄｔを緩やかにすることができる。
【００４１】
ただし、第２ゲート電圧Ｖｇ２の到達ゲート電圧Ｖｇ２ｏが第１ゲート電圧Ｖｇ１の到達ゲート電圧Ｖｇ１ｏより低くなり、第２ＩＧＢＴセル群１３の駆動が困難に場合が生じる。それを防止するために、コンデンサ１８を第２ＩＧＢＴセル群１３の寄生ゲート・エミッタ容量３１より大きくして、第２ＩＧＢＴセル群１３の第２ゲート電圧Ｖｇ２の到達電圧Ｖｇ２ｏを、第１ＩＧＢＴセル群１２に入力される第１ゲート電圧Ｖｇ１の到達電圧Ｖｇ１ｏの半分より大きくすることが好ましい。
【００４２】
コンデンサ１８の容量を大きくするほど、第２ＩＧＢＴセル群１３に入力される第２ゲート電圧Ｖｇ２の到達電圧Ｖｇ２ｏは高くなる。しかし、ターンオン、ターンオフ時のｄｉ／ｄｔが急峻になるので、第２ゲート電圧Ｖｇ２の到達電圧Ｖｇ２ｏは第１ゲート電圧Ｖｇ１の到達電圧Ｖｇ１ｏの９０％以下とするのが望ましい。第２ＩＧＢＴセル群１３の合計の寄生ゲート・エミッタ容量３１ａをｎＦオーダとすると、コンデンサ１８の容量としては数１０ｎＦ〜数１００ｎＦ程度にするとよい。
【００４３】
ＩＧＢＴセルを順次遅らせターンオン、ターンオフさせてｄｉ／ｄｔを緩やかにするために、ＩＧＢＴセル群のゲートポリシリコン配線にゲート抵抗Ｒｇを直列に挿入し、ＩＧＢＴセル群のゲート・エミッタ間に存在する各寄生ゲート・エミッタ容量Ｃｇと組み合わせ、各ゲート抵抗Ｒｇを調整して、ＣＲ時定数を順次大きくする方法があるが、この方法では、各ＩＧＢＴセル群毎にゲート抵抗を設ける必要があるため構成が複雑になり、さらにゲート抵抗で損失が発生しゲート駆動電力が大きくなるという問題がある。
【００４４】
このように、実施の形態１によれば、このようなＣＲ時定数を順次大きくする方法や、また、上述したシフトレジスタを用いる方法よりも、より簡単な構成でＩＧＢＴ（半導体装置１００）のｄｉ／ｄｔを緩やかにすることができる。さらに、このコンデンサ１８による消費電力は発生しないので、ＣＲ時定数を順次大きくする方法よりも、ゲート駆動電力を低減することができる。
【００４５】
なお、前記の半導体装置１００としてＩＧＢＴを例に挙げたが、ＭＯＳＦＥＴ（ＭＯＳゲート型電界効果トランジスタ）などであってもよい。また、半導体装置１００の材料としてはシリコンの他に、例えば、ワイドギャップ材料、例えばＳｉＣ（炭化珪素）やＧａＮ（窒化ガリウム）などであってもよい。
【００４６】
また、実施の形態１では、第１ＩＧＢＴセル群１２、第２ＩＧＢＴセル群１３の２段のＩＧＢＴセル群で説明したが、さらに段数を増やしたものであってもよい。
【００４７】
また、実施の形態１では、ＩＧＢＴセルはトレンチゲート型で説明したが、プレーナゲート型であってもよい。
【００４８】
（実施の形態２）
図６は、この発明に係る実施の形態２の半導体装置２００の全体の平面図である。実施の形態１に示した、図１〜図３の半導体装置１００との違いは、活性領域３２に形成される同一の長さのストライプのトレンチ３３を配置した点である。また、２つの第１ＩＧＢＴセル群３４を第１ゲートランナー３６で取り囲み、２つの第２ＩＧＢＴセル群３５を第２ゲートランナー３７で取り囲む構成にした点である。
【００４９】
第１ゲートランナー３６と第２ゲートランナー３７の間に図１で設けたｄｉ／ｄｔ緩和素子であるコンデンサ１８を接続する。それ以外の構成については、実施の形態１と同じである。
【００５０】
実施の形態２によれば、実施の形態１に示した半導体装置１００と同様に、より簡単な構成でＩＧＢＴ（半導体装置２００）のｄｉ／ｄｔを緩やかにすることができる。
【００５１】
（実施の形態３）
図７は、この発明に係る実施の形態３の半導体装置３００の要部の構造を示す断面図である。この断面図は、実施の形態１における図３に相当する断面図である。実施の形態１の半導体装置１００との違いは、コンデンサ１８を半導体基板２３上に層間絶縁膜２２を介して配置した点である。すなわち、図７に示すように、第１ゲートランナー１４と第２ゲートランナー１５で誘電体２１を挟んでコンデンサ１８を形成した点である。それ以外の構成については、実施の形態１または実施の形態２と同じである。
【００５２】
このように、実施の形態３によれば、実施の形態１に示した半導体装置１００と同様に、より簡単な構成でＩＧＢＴ（半導体装置３００）のｄｉ／ｄｔを緩やかにすることができる。
【００５３】
勿論、図６の構成でコンデンサを図７の構成で形成しても構わない。すなわち、実施の形態２における半導体装置２００において、実施の形態３におけるコンデンサ１８の構成を適用してもよい。
【００５４】
（実施の形態４）
図８は、この発明に係る実施の形態４の半導体装置４００の要部の構造を示す断面図である。この断面図は、実施の形態１における図３に相当する断面図である。実施の形態１の半導体装置１００との違いは、コンデンサ１８上に抵抗３８を配置し互いに並列接続してｄｉ／ｄｔ緩和素子を構成した点である。
【００５５】
コンデンサ１８のみ挿入する方法では第２ゲート電圧Ｖｇ２の到達電圧Ｖｇ２ｏが第１ゲート電圧Ｖｇ１の到達電圧Ｖｇ１ｏより低くなる。そこで、抵抗３８を接続することで、第２ゲート電圧Ｖｇ２の到達電圧Ｖｇ２ｏを第１ゲート電圧Ｖｇ１の到達電圧Ｖｇ１ｏと同じすることができる。それ以外の構成については、実施の形態１と同じである。
【００５６】
これにより、全ＩＧＢＴセル群の動作が一層安定化し、ＩＧＢＴ（半導体装置４００）の一層の安定動作を確保することができる。抵抗３８の値としては、例えば数ｋΩ〜数１００Ω程度にすると、第２ゲート電圧Ｖｇ２到達電圧ｖｇ２ｏとなる時間を遅らせてｄｉ／ｄｔを緩やかにすることができる。
【００５７】
この抵抗３８の値Ｒｏと第２ＩＧＢＴセル群１３の寄生ゲート・エミッタ容量３１の合計値Ｃｏで構成される時定数τ＝Ｒｏ×ＣｏをＩＧＢＴのコレクタ電流の立ち上がりまたは立下りのｄｉ／ｄｔとなる時間領域になる抵抗３８の値Ｒｏに設定するとよい。
【００５８】
このように、実施の形態４によれば、実施の形態１に示した半導体装置１００と同様に、より簡単な構成でＩＧＢＴ（半導体装置４００）のｄｉ／ｄｔを緩やかにすることができる。
【００５９】
勿論、図６の構成でコンデンサを図８の構成で形成しても構わない。すなわち、実施の形態２における半導体装置２００において、実施の形態４におけるコンデンサ１８および抵抗３８の構成を適用してもよい。
【００６０】
（実施の形態５）
図９および図１０は、この発明に係る実施の形態５の半導体装置５００の構成図である。図９Ａは全体の平面図である。図９Ｂは図９Ａのａ部拡大図である。図１０は図９ＢのＸ−Ｘで切断した要部の構造を示す断面図である。図１１は、図９および図１０に示す半導体装置５００の等価回路図である。
【００６１】
実施の形態１における図１〜図３の半導体装置１００との違いは、コンデンサ１８の代わりに逆並列接続されたダイオード３９が接続されている点である。この逆並列接続されたダイオード３９がｄｉ／ｄｔ緩和素子になる。第１ゲートランナー１４と第２ゲートランナー１５の間に逆並列接続されたダイオード３９を接続することで、ゲート入力電圧Ｖｉｎを第２ゲートランナー１５に遅延して伝達され、第２ＩＧＢＴセル群１５のターンオン開始時間を数ｎｓ〜数十ｎｓ程度遅延させることができる。
【００６２】
その結果、ＩＧＢＴ（半導体装置５００）のｄｉ／ｄｔを緩やかにすることができる。ダイオード３９を逆並列にするのは、ターンオン時のｄｉ／ｄｔとターンオフ時のｄｉ／ｄｔを共に緩やかにするためである。このダイオード３９は、例えばポリシリコンにｐ型不純物とｎ型不純物を拡散して作るとよい。
【００６３】
また、このダイオード３９を直列に複数段接続することで遅延時間をさらに大きくすることができる。つまり、ダイオード３９の直列数で遅延時間の調整ができる。
【００６４】
通常、ダイオード３９がオン状態になるためにはｐｎ接合に一定量のキャリアが蓄積する必要があり、その蓄積時間が遅延時間となる。したがって、遅延時間はダイオード３９のｐｎ接合の面積により制御することができる。この実施の形態５では、ダイオード３９の順方向の接合容量を利用し、第２ＩＧＢＴセル群１３のゲート電圧Ｖｇ２の立ち上がり時間を遅らせている。
【００６５】
このように、実施の形態５によれば、実施の形態１に示した半導体装置１００と同様に、より簡単な構成でＩＧＢＴ（半導体装置５００）のｄｉ／ｄｔを緩やかにすることができる。
【００６６】
この発明により、より簡単な方法でターンオン時およびターンオフ時のｄｉ／ｄｔを緩やかにし、ゲート駆動電力を低減して、ターンオン、ターンオフ時の電流、電圧の振動を抑制できる半導体装置を提供することができる。
【００６７】
以上において本発明では、ＩＧＢＴを例に説明しているが、これに限らず、ダイオードなどにも適用することができる。
【産業上の利用可能性】
【００６８】
以上のように、本発明に係る半導体装置は、コンバーター、インバーターなどの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００６９】
１    ｐコレクタ層
２    ｎバッファ層
３    ｎドリフト層
４    ｐウェル層
５、６、１６、３３  トレンチ
７    ゲート絶縁膜
８    第１ゲート電極
９    第２ゲート電極
１０    第１ｎエミッタ層
１１    第２ｎエミッタ層
１２、３４  第１ＩＧＢＴセル群
１３、３５  第２ＩＧＢＴセル群
１４、３６  第１ゲートランナー
１５、３７  第２ゲートランナー
１７    絶縁膜
１８    コンデンサ
１９    第１電極
２０    第２電極
２１    誘電体
２２    層間絶縁膜
２３    半導体基板
２４    コレクタ電極
２５    エミッタ電極
２６、３２  活性領域
２７    トレンチ群
２８    ゲート端子
２９    コレクタ端子
３０    エミッタ端子
３１    寄生ゲート・エミッタ容量
３１ａ  合計の寄生ゲート・エミッタ容量
３８    抵抗
３９    ダイオード
【図１Ａ】
2016006376.tif 000003
【図１Ｂ】
2016006376.tif 000004
【図２Ａ】
2016006376.tif 000005
【図２Ｂ】
2016006376.tif 000006
【図３】
2016006376.tif 000007
【図４】
2016006376.tif 000008
【図５Ａ】
2016006376.tif 000009
【図５Ｂ】
2016006376.tif 000010
【図５Ｃ】
2016006376.tif 000011
【図６】
2016006376.tif 000012
【図７】
2016006376.tif 000013
【図８】
2016006376.tif 000014
【図９Ａ】
2016006376.tif 000015
【図９Ｂ】
2016006376.tif 000016
【図１０】
2016006376.tif 000017
【図１１】
2016006376.tif 000018
【図１２】
2016006376.tif 000019
【図１３】
2016006376.tif 000020
【図１４】
2016006376.tif 000021
【手続補正書】
【提出日】平成27年11月5日(2015.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（削除）
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
半導体基板と、前記半導体基板に設けられたＭＯＳ型スイッチング素子を有する活性領域と、前記活性領域を囲むように設けられた耐圧構造領域と、前記活性領域と前記耐圧構造領域との間あるいは前記活性領域間に設けられるゲートランナーと、を備えた半導体装置であって、
前記活性領域は、前記ＭＯＳ型スイッチング素子のゲート電極が前記ゲートランナーに直接接続する第１セル群と、ｄｉ／ｄｔ緩和素子を介して前記ゲートランナーに接続する第２セル群とを有しており、
前記ｄｉ／ｄｔ緩和素子が、コンデンサ、または、コンデンサと並列接続される抵抗であり、
前記コンデンサが、前記半導体基板に配置されるトレンチと、前記トレンチの内壁を被覆する絶縁膜と、前記トレンチ内に絶縁膜を介して両側に配置されるポリシリコンで形成された電極と、前記電極に挟まれて配置される誘電体と、を具備することを特徴とする半導体装置。
【請求項５】
半導体基板と、前記半導体基板に設けられたＭＯＳ型スイッチング素子を有する活性領域と、前記活性領域を囲むように設けられた耐圧構造領域と、前記活性領域と前記耐圧構造領域との間あるいは前記活性領域間に設けられるゲートランナーと、を備えた半導体装置であって、
前記活性領域は、前記ＭＯＳ型スイッチング素子のゲート電極が前記ゲートランナーに直接接続する第１セル群と、ｄｉ／ｄｔ緩和素子を介して前記ゲートランナーに接続する第２セル群とを有しており、
前記ｄｉ／ｄｔ緩和素子が、コンデンサ、または、コンデンサと並列接続される抵抗であり、
前記コンデンサが、前記第１セル群のゲート配線および前記第２セル群のゲート配線を電極とし、両者の間に挟まれた誘電体で構成されることを特徴とする半導体装置。
【請求項６】
半導体基板と、前記半導体基板に設けられたＭＯＳ型スイッチング素子を有する活性領域と、前記活性領域を囲むように設けられた耐圧構造領域と、前記活性領域と前記耐圧構造領域との間あるいは前記活性領域間に設けられるゲートランナーと、を備えた半導体装置であって、
前記活性領域は、前記ＭＯＳ型スイッチング素子のゲート電極が前記ゲートランナーに直接接続する第１セル群と、ｄｉ／ｄｔ緩和素子を介して前記ゲートランナーに接続する第２セル群とを有しており、
前記ｄｉ／ｄｔ緩和素子が、逆並列接続されたダイオードであることを特徴とする半導体装置。
【請求項７】
前記ダイオードが、ポリシリコンで形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＭＯＳ型スイッチング素子が、絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項４から７のいずれか一つに記載の半導体装置。
【国際調査報告】
2016006376.tif 000022
2016006376.tif 000023