(57)【要約】  本発明は、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因した誤動作を抑制可能なレベルシフト回路を提供する。本発明は、一次側の電位系から二次側の電位系に信号伝達するレベルシフト回路であって、直列に接続された第１の抵抗と第１のスイッチング素子とを含む第１の直列回路と、直列に接続された第２の抵抗と第２のスイッチング素子とを含む第２の直列回路と、第１及び第２の直列回路のそれぞれの出力端子が入力端子に接続されたラッチ誤動作保護回路と、ラッチ誤動作保護回路から出力された信号を入力するラッチ回路と、第１の抵抗及び第１のスイッチング素子のドレイン端子間と第２の抵抗及び第２のスイッチング素子のドレイン端子間との間に接続されたコンデンサと、を備えたことを特徴とする。
2016051655.tif 000002
【特許請求の範囲】
【請求項１】
一次側の電位系から前記一次側の電位系とは異なる二次側の電位系に信号伝達するレベルシフト回路であって、
直列に接続された第１の抵抗と第１のスイッチング素子とを含む第１の直列回路であって、前記第１のスイッチング素子には前記第１のスイッチング素子をオンオフ制御する第１の入力信号が入力され、前記第１の抵抗と前記第１のスイッチング素子の接続点を出力端子とする、第１の直列回路と、
直列に接続された第２の抵抗と第２のスイッチング素子とを含む第２の直列回路であって、前記第２のスイッチング素子には前記第２のスイッチング素子をオンオフ制御する第２の入力信号が入力され、前記第２の抵抗と前記第２のスイッチング素子の接続点を出力端子とし、前記第１の入力信号及び前記第２の入力信号は同時にオンにならない、第２の直列回路と、
前記第１の直列回路の出力端子の出力及び前記第２の直列回路の出力端子の出力に応じて状態を変化させるラッチ回路と、
前記第１の直列回路の出力端子と前記第２の直列回路の出力端子との間に接続された第１のコンデンサと、
を備えたことを特徴とするレベルシフト回路。
【請求項２】
前記第１のコンデンサに並列接続された１又は複数の追加のコンデンサをさらに備え、
前記第１のコンデンサ及び前記１又は複数の追加のコンデンサはそれぞれ異なる周波数特性を有することを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のスイッチング素子及び第２のスイッチング素子は、両方ともＮチャンネル型半導体スイッチング素子であるか、又は両方ともＰチャンネル型半導体スイッチング素子であることを特徴とする請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記第１の直列回路の出力端子及び前記第２の直列回路の出力端子が入力端子に接続され、前記第１の直列回路の出力端子及び前記第２の直列回路の出力端子の出力が共にＨレベル又はＬレベルの時に出力が高インピーダンスになる、もしくは前記第１の直列回路の出力端子からの信号及び前記第２の直列回路の出力端子からの出力信号の通過をブロックするラッチ誤動作保護回路をさらに有し、該ラッチ誤動作保護回路の出力を前記ラッチ回路の入力とすることを特徴とする請求項１に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｄＶ／ｄｔノイズによる誤動作を防止するためのレベルシフト回路に関する。
【背景技術】
【０００２】
産業用モータやサーバ用電源等の制御は、ハーフブリッジ接続の半導体素子を駆動することにより行われる。それら半導体素子を駆動するためのＩＣとしてＨＶＩＣ（High Voltage IC）がある。ＨＶＩＣを利用すると、高電位系電源で駆動されるハーフブリッジ回路の上位側半導体素子と下位側半導体素子の両方を１つのＩＣで駆動することが可能となる。ＨＶＩＣは、マイコン等の制御信号を受けて上記半導体素子を駆動するための信号を出力するが、特に上位側半導体素子を低電位系の信号により駆動するためにレベルシフト回路を内蔵している。【０００３】
ＨＶＩＣ内部には、ローサイドからハイサイドに信号伝達するレベルアップシフト回路とハイサイドからローサイドに信号伝達するレベルダウンシフト回路がある。一般的に、レベルアップシフト回路はＮチャンネル型半導体スイッチング素子を用い、レベルダウンシフト回路はＰチャンネル型半導体スイッチング素子を用いる。ハーフブリッジ回路のスイッチングに伴い、ハイサイド領域の基準電位は低電位から高電位又は高電位から低電位に変動する。【０００４】
図１は、特許文献１に記載された従来のレベルシフト回路を用いた回路構成を示す。図１には、高電位側スイッチング素子１１及び低電位側スイッチング素子１２を含む出力回路１０と、高電位側駆動回路２０と、低電位側駆動回路３０と、を備えた回路が示されている。高電位側駆動回路２０は出力回路１０の高電位側スイッチング素子１１のゲート端子に接続される。低電位側駆動回路３０は出力回路１０の低電位側スイッチング素子１２のゲート端子に接続されている。【０００５】
出力回路１０は、直列に接続された高電位側スイッチング素子１１及び低電位側スイッチング素子１２で構成される。高電圧の電源１３が高電位側スイッチング素子１１を介して負荷１４に電力を供給している。負荷１４は、ハーフブリッジ回路から電圧（電力）の供給を受ける負荷である。負荷１４は、高電位側スイッチング素子１１及び低電位側スイッチング素子１２の接続点Ｖs（接続点Ｖsの電位も接続点Ｖsで表す）と接地電位との間に接続されている。【０００６】
高電位側スイッチング素子１１及び低電位側スイッチング素子１２は、両者がともにオフとなるデッドタイムを除いて、一方がオンのときに他方がオフするように相補的にオン／オフされる。低電位側スイッチング素子１２がオンのときに接続点Ｖsの電位は接地電位となり、高電位側スイッチング素子１１がオンのときに接続点Ｖsの電位は電源１３の出力電圧となる。【０００７】
高電位側駆動回路２０は、ラッチ誤動作保護回路２１と、ラッチ回路２２と、ハイサイドドライバ２３と、電源２４と、抵抗Ｒ１及びＲ２と、レベルシフトトランジスタ２５及び２６と、ダイオードＤ１及びＤ２とを含む。ラッチ誤動作保護回路２１、ラッチ回路２２、ハイサイドドライバ２３及び電源２４の低電位側電源端子は、接続点Ｖsに接続されている。【０００８】
レベルシフトトランジスタ２５のゲートには、高電位側駆動回路２０のレベルシフト回路への入力信号であるset信号が入力される。レベルシフトトランジスタ２６のゲートには、高電位側駆動回路２０のレベルシフト回路への入力信号であるreset信号が入力される。set信号は高電位側スイッチング素子１１のオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、reset信号は低電位側スイッチング素子１２のオフ期間の開始（オン期間の終了）タイミングを指示する信号である。set信号及びreset信号は、同時にオンとはならないパルス入力信号である。レベルシフトトランジスタ２５及び２６としては、Ｎチャンネル型半導体スイッチング素子を用いることができる。【０００９】
ラッチ誤動作保護回路２１は、レベルシフト出力信号setdrn（以下、setdrn信号とする）及びresdrn（以下、resdrn信号とする）を入力する。接続点Ｖsの電位変化があったとき、レベルシフトトランジスタ２５及び２６のソース・ドレイン間の寄生容量Ｃｄｓ１及びＣｄｓ２等に起因するｄｖ／ｄｔノイズと呼ばれる誤信号が発生するが、このときsetdrn信号及びresdrn信号が共にＨレベル又はＬレベルとなってラッチ回路２２に対するセット指令とリセット指令が共に有効となってしまう。ラッチ誤動作保護回路２１は、この場合に、出力を高インピーダンスするなどして、setdrn信号及びresdrn信号をそのままラッチ回路２２に伝えないようにする回路である。ラッチ誤動作保護回路２１は、ｄｖ／ｄｔノイズが発生していない状態ではsetdrn信号及びresdrn信号をそのまま通過させて出力し、ｄｖ／ｄｔノイズが発生している状態ではsetdrn信号及びresdrn信号に基づいて加工した信号（例えば、出力信号を１つとし、setdrn信号及びresdrn信号がラッチ回路２２をセットさせるものであればＨレベル、リセットさせるものであればＬレベル、変化させないものであれば出力を高インピーダンスにする等）を出力、もしくはsetdrn信号及びresdrn信号の通過をブロックなどする回路である。【００１０】
ラッチ回路２２は、ラッチ誤動作保護回路２１からの信号を入力し、その入力がＬまたはＨであるかに応じてセットまたはリセットされた値を記憶して出力する。ラッチ回路２２は、入力が高インピーダンスになると、入力が高インピーダンスになる直前に記憶した値を保持・出力する。【００１１】
ハイサイドドライバ２３の出力端子は、高電位側スイッチング素子１１のゲート端子に接続される。ハイサイドドライバ２３の出力端子は、ラッチ回路２２の出力に応じて信号ＨＯを出力し、高電位側スイッチング素子１１をオンオフ制御する。【００１２】
ダイオードＤ１及びＤ２は、アノードが接続点Ｖsに接続されている。ダイオードＤ１のカソードは、接続点Ｖsetbに接続されている。ダイオードＤ２のカソードは、が接続点Ｖrstbに接続されている。ダイオードＤ１及びＤ２は、電圧Ｖsetb及びＶrstbが電位Ｖs以下にならないようクランプし、ラッチ誤動作保護回路２１に過電圧が入力されないよう保護するためのものである。【００１３】
低電位側駆動回路３０は、低電位側スイッチング素子１２をオンオフ制御するローサイドドライバ３１と、ローサイドドライバ３１に電源を供給する電源３２とを含む。ローサイドドライバ３１は、低電位側スイッチング素子１２のオンオフを指示する信号Ｓを増幅して低電位側スイッチング素子１２のゲート端子に出力する。これにより、低電位側駆動回路３０は、ローサイドドライバ３１に入力された信号ＳがＨ（Ｈｉｇｈ）レベルのとき低電位側スイッチング素子１２をオンにし、Ｌ（Ｌｏｗ）レベルのとき低電位側スイッチング素子１２をオフにする。【００１４】
図２は、特許文献２に記載された従来のレベルシフト回路である。図２に示すレベルシフト回路は、図１に示すレベルシフト回路に対して、主にハイサイド側にある誤動作防止回路及びラッチ回路の構成が異なっている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３４２９９３７号公報
【特許文献２】特開２０１１−０４４７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
レベルシフト回路では、ハーフブリッジ回路のスイッチング動作に伴い、ハイサイド回路の基準電位である接続点Ｖsの電位Ｖsが低電位から高電位に又は高電位から低電位に急速に変動することにより、基準電圧Ｖsに対するハイサイド回路内の一部（もしくは全部）の電圧が変動するという、いわゆるｄＶ／ｄｔノイズという現象が発生する。レベルシフト回路では、このｄＶ／ｄｔノイズの影響によりハイサイド回路の出力が誤動作（論理反転）する可能性があった。ｄＶ／ｄｔノイズが発生したときに誤動作が生じ易くなる要因としては、特に回路を構成するデバイスの素子ばらつきが挙げられる。すなわち、素子ばらつきがあるとsetdrn信号及びresdrn信号におけるｄＶ／ｄｔノイズの出方が異なるため、ラッチ誤動作保護回路２１のｄＶ／ｄｔノイズが生じるときはsetdrn信号resdrn信号が共にＨレベル又はＬレベルとなるという前提がくずれてしまう。ｄＶ／ｄｔノイズによるsetdrn信号とresdrn信号の発生タイミングの差がある程度大きくなると、後から出力された誤出力信号によりラッチ回路２２の状態が決まってしまうという誤動作が生じる。ｄＶ／ｄｔノイズによる誤動作が発生すると、ハーフブリッジ回路の短絡ショートによる破壊につながるため、ｄＶ／ｄｔノイズの対する誤動作耐性が求められる。図１及び図２に示す回路では、上述のように、ｄＶ／ｄｔノイズに起因する誤動作を防止するために、フィルタ動作を行うラッチ誤動作保護回路２１をラッチ回路２２の前段に設けていた。【００１７】
ここで、ｄＶ／ｄｔノイズは、レベルシフトトランジスタ２５及び２６のオンオフに伴うノイズに加えて雷サージや他の機器のノイズ等の外来ノイズにも起因する。図１及び図２に示す従来のレベルシフト回路では、ｄＶ／ｄｔノイズが上記オンオフにのみに起因する場合は上記オンオフに伴うノイズによる影響がある程度予測可能であったため、ラッチ誤動作保護回路２１の閾値を調整することにより誤動作を防止することはできた。しかし、ｄＶ／ｄｔノイズがオンオフに伴うノイズに加えて外来ノイズに起因する場合は、外来ノイズによる影響を予測できないことから誤動作を防止することはできなかった。さらに、図１及び図２に示す回路では、外来ノイズにも対応できるようラッチ誤動作保護回路２１の機能を強化しようとすると回路面積が大きくなってしまうという欠点があった。【００１８】
本発明は、上記を鑑みてなされたものであり、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因する誤動作（論理反転）を防止するためのレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述の課題を解決するために、本発明のレベルシフト回路の一実施態様は、一次側の電位系から前記一次側の電位系とは異なる二次側の電位系に信号伝達するレベルシフト回路であって、直列に接続された第１の抵抗と第１のスイッチング素子とを含む第１の直列回路であって、前記第１のスイッチング素子には前記第１のスイッチング素子をオンオフ制御する第１の入力信号が入力され、前記第１の抵抗と前記第１のスイッチング素子の接続点を出力端子とする、第１の直列回路と、直列に接続された第２の抵抗と第２のスイッチング素子とを含む第２の直列回路であって、前記第２のスイッチング素子には前記第２のスイッチング素子をオンオフ制御する第２の入力信号が入力され、前記第２の抵抗と前記第２のスイッチング素子の接続点を出力端子とし、前記第１の入力信号及び前記第２の入力信号は同時にオンにならない、第２の直列回路と、前記第１の直列回路の出力端子の出力及び前記第２の直列回路の出力端子の出力に応じて状態を変化させるラッチ回路と、前記第１の直列回路の出力端子と前記第２の直列回路の出力端子との間に接続された第１のコンデンサと、を備えたことを特徴とする。
【発明の効果】
【００２０】
本発明に係るレベルシフト回路によると、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因した誤動作を抑制することが可能となる。【００２１】
また、本発明によると、２つの直列回路間にコンデンサを設けたことによりラッチ誤動作保護回路の機能を強化する必要がなくなるため、ラッチ誤動作保護回路面積を小さく設計することができ、回路装置全体のコンパクト化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】図１は、特許文献１に記載された従来のレベルシフト回路を示す。
【図２】図２は、特許文献２に記載された従来のレベルシフト回路を示す。
【図３】図３は、本発明の実施例１に係るレベルアップシフト回路を示す。
【図４Ａ】図４Ａは、レベルシフト回路の動作波形のタイムチャートを示す。
【図４Ｂ】図４Ｂは、レベルシフト回路の動作波形のタイムチャートを示す。
【図５】図５は、本発明の実施例２に係るレベルダウンシフト回路を示す。
【図６】図６は、本発明の実施例３に係るレベルアップシフト回路を示す。
【図７】図７は、コンデンサの周波数特性とｄＶ／ｄｔノイズ周波数との関係を示す。
【図８】図８は、複数の異なるコンデンサを追加した場合の周波数特性とｄＶ／ｄｔノイズ周波数との関係を示す。
【発明を実施するための形態】
【００２３】
（実施例１）
図３は、本発明の実施例１に係るレベルアップシフト回路の構成例を示す。図３に示されるレベルアップシフト回路では、抵抗Ｒ１及び第１のレベルシフトトランジスタ２５で構成された第１の直列回路と、抵抗Ｒ２及び第２のレベルシフトトランジスタ２６で構成された第２の直列回路との間にコンデンサＣ１が設けられている。具体的には、抵抗Ｒ１及び第１のレベルシフトトランジスタ２５のドレイン端子間の接続点（第１の直列回路の出力端子）と抵抗Ｒ２及び第２のレベルシフトトランジスタ２６のドレイン端子間の接続点（第２の直列回路の出力端子）との間にコンデンサＣ１が接続されている。図３に例示される回路は、コンデンサＣ１が設けられている点で図１に示す回路と異なっており、図１に示す回路と同様の構成についてはその説明を省略する。
【００２４】
上述したように、レベルシフト回路の誤動作は、電位Ｖsの変化に対する２つの直列回路の動作差分により発生することが知られている。例として、素子バラツキ（レベルシフトトランジスタ２５及び２６の寄生容量Ｃｄｓ１及びＣｄｓ２のバラツキなど）がある状態でｄＶ／ｄｔノイズによる誤動作が発生する場合を考える。スイッチング動作に伴うハーフブリッジ回路の出力点Ｖｓ（＝ハイサイドの基準電位）の変動がダイオードＤ１及びＤ２を介して第１及び第２の直列回路にそれぞれ伝搬してsetdrn信号及びresdrn信号にｄＶ／ｄｔノイズが発生するとき、寄生容量Ｃｄｓ１及びＣｄｓ２が発生するｄＶ／ｄｔノイズの波形に影響するため、寄生容量Ｃｄｓ１とＣｄｓ２の差により２つのsetdrn信号及びresdrn信号に位相や振幅の差異が生じ、この差異が誤動作を引き起こす。
【００２５】
本発明では、この差異を少なくする目的で、２つの直列回路間にコンデンサＣ１をカップリングしている。それにより、setdrn信号及びresdrn信号のリンギング等の振動を伴うsetdrn信号及びresdrn信号間の電位的な変動に対し、コンデンサＣ１が２つのsetdrn信号及びresdrn信号を結合して両者の間のインピーダンスを低くするように働くため、setdrn信号及びresdrn信号間の電位的な誤差を低減することができる。これにより、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因する誤動作を防止することができる。なお、第１及び第２の直列回路間はＤＣ的には結合がないため、動作上の問題はない。
【００２６】
図４Ａは図１に示すような直列回路間にコンデンサが設けられていない従来構成に係るレベルシフト回路の動作波形のタイムチャートを示し、図４Ｂは本発明の実施例１に係るレベルシフト回路の動作波形のタイムチャートを示す。図４Ａ及びＢの基準ＧＮＤ（Ｖｓ）のグラフに示すようにレベルシフトトランジスタのオンオフに伴うノイズや外来ノイズが生じると、カップリング容量がない従来のレベルシフト回路では、図４Ａに示すようにsetdrn信号及びresdrn信号間に大きな差分の変動が生じ、それにより信号ＨＯがＬレベルからＨレベルとなる誤動作が生じている。それに対し、カップリング容量を有する本発明に係るレベルシフト回路では、図４Ｂに示すようにsetdrn信号及びresdrn信号間の差分の変動が小さく抑制される。そのため、本発明に係るレベルシフト回路では、信号ＨＯがＬレベルのままとなり誤動作を抑制できている。
【００２７】
以上のように、本発明によると、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因する誤動作を防止することができる。また、本発明によると、コンデンサＣ１を設けたことによりラッチ誤動作保護回路の機能を強化する必要がなくなる。そのため、ラッチ誤動作保護回路面積を小さく設計することができ、回路装置全体のコンパクト化を図ることができる。
【００２８】
（実施例２）
図５は、本発明の実施例２に係るレベルダウンシフト回路の構成を示す。図５には、ハイサイド回路２００とローサイド回路３００とにまたがる、コンデンサＣ１を備えたレベルダウンシフト回路が示されている。
【００２９】
ハイサイド回路２００は、検出部２０１と、パルス生成部２０２と、レベルシフトトランジスタ２０３及び２０４と、を含む。ローサイド回路３００は、ラッチ誤動作保護回路３０１と、ラッチ回路３０２と、アラーム出力回路３０３と、抵抗Ｒ１及びＲ２と、ダイオードＤ１及びＤ２とを含む。レベルシフトトランジスタ２０３及び２０４としては、Ｐチャンネル型半導体スイッチング素子を用いることができる。
【００３０】
図５に示すレベルダウンシフト回路のハイサイド回路２００において、検出部２０１は、高電位側スイッチング素子の過電流、電圧低下及び過熱を検出して、検出信号を出力する。パルス生成部２０２は、検出部２０１から出力された信号に応答してパルスを生成して、set信号及びreset信号をレベルシフトトランジスタ２０３及び２０４にそれぞれ出力する。
【００３１】
図５に示すレベルダウンシフト回路のローサイド回路３００において、ラッチ誤動作保護回路３０１は、setdrn信号及びresdrn信号を入力して、所定の閾値以下のsetdrn信号及びresdrn信号をフィルタリングしてラッチ回路３０２に信号を出力する。アラーム出力回路３０３は、ラッチ回路３０２の出力に応じてアラーム信号を出力する。
【００３２】
レベルダウンシフト回路により、ハイサイドの出力（ＨＯ）で駆動する高電位側スイッチング素子の過電流検出、電圧低下検出及び過熱検出結果等をローサイドに伝えることができる。
【００３３】
図５に示されるように、レベルシフトトランジスタ２０３及び抵抗Ｒ１からなる直列回路とレベルシフトトランジスタ２０４及び抵抗Ｒ２からなる直列回路との間にコンデンサＣ１を設けることにより、本発明の実施例１に係るレベルアップシフト回路と同様に、レベルシフトトランジスタのオンオフに伴うノイズと共に外来ノイズによるｄＶ／ｄｔノイズに起因する誤動作を防止できる。また、回路装置全体のコンパクト化を図ることができる。
【００３４】
（実施例３）
図６は、本発明の実施例３に係るレベルアップシフト回路の構成例を示す。図６に示すように、実施例３に係るレベルアップシフト回路では、２つの直列回路間に、コンデンサＣ１に加えてコンデンサＣ１と周波数特性が異なるコンデンサＣ２が設けられている。
【００３５】
このように、周波数特性が異なるコンデンサを複数用いることにより、実施例１のように１つのコンデンサＣ１のみを追加した場合と比較して、インピーダンスを低くする周波数領域を広くすることが可能となり、誤動作を抑制する効果を向上することができる。
【００３６】
図７は、コンデンサの周波数特性とｄＶ／ｄｔノイズ周波数領域との関係を示す。一般に、レベルシフト回路において容量カップリングのために使用するコンデンサとしては、ｄＶ／ｄｔノイズが生じる周波数領域（ｄＶ／ｄｔノイズ周波数領域）においてインピーダンスが低くなる容量値を有するものを使用することが好ましい。
【００３７】
図８は、複数の異なるコンデンサを追加した場合の周波数特性とｄＶ／ｄｔノイズ周波数領域との関係を示す。図８には、周波数特性が異なるコンデンサＣ５及びＣ１０をそれぞれ単体で用いた場合とコンデンサＣ５及びＣ１０の合成容量を用いた場合との周波数特性とｄＶ／ｄｔノイズ周波数領域との関係が示されている。
【００３８】
図８に示されるように、周波数特性が異なるコンデンサＣ５及びＣ１０をそれぞれ単体で用いた場合、周波数を高くしていくと、コンデンサの自己共振周波数を境にインピーダンスは減少傾向（コンデンサ特性）から増加傾向（インダクタンス特性）に変わる。そのため、ｄＶ／ｄｔノイズ周波数領域をインピーダンスが低くなる範囲がカバーしきれないことから、ｄＶ／ｄｔノイズに十分に対応できない場合がある。
【００３９】
それに対し、コンデンサＣ５及びＣ１０の合成容量を用いた場合、２つの自己共振周波数間において、インピーダンスを低くすることが出来る。そのため、ｄＶ／ｄｔノイズ周波数領域においてインピーダンスが低くなる範囲をコンデンサ１つを単体で用いた場合と比較してより広く確保できるため、ｄＶ／ｄｔノイズにより対応できることとなる。
【００４０】
ここで、実施例３では、２つの直列回路間に２つのコンデンサＣ１及びＣ２を設けた構成を示したが、２以上のコンデンサをレベルシフト回路間に設けることができる。また、実施例３では、レベルアップシフト回路において２つの直列回路間に２つのコンデンサＣ１及びＣ２を設けた構成を示したが、本構成はレベルダウンシフト回路にも適用可能である。
【符号の説明】
【００４１】
１０    出力回路  
１１    高電位側スイッチング素子  
１２    低電位側スイッチング素子  
１３、２４、３２    電源  
１４    負荷  
２０    高電位側駆動回路  
２１、３０１    ラッチ誤動作保護回路  
２２、３０２    ラッチ回路  
２３    ハイサイドドライバ  
２５、２６、２０３、２０４    レベルシフトトランジスタ  
３０    低電位側駆動回路  
３１    ローサイドドライバ  
Ｒ１、Ｒ２    抵抗  
Ｄ１、Ｄ２    ダイオード  
Ｃ１、Ｃ２    コンデンサ  
２００    ハイサイド回路  
２０１    検出部  
２０２    パルス生成部  
３００    ローサイド回路  
３０３    アラーム出力回路  
【図１】
2016051655.tif 000003
【図２】
2016051655.tif 000004
【図３】
2016051655.tif 000005
【図４Ａ】
2016051655.tif 000006
【図４Ｂ】
2016051655.tif 000007
【図５】
2016051655.tif 000008
【図６】
2016051655.tif 000009
【図７】
2016051655.tif 000010
【図８】
2016051655.tif 000011
【国際調査報告】
2016051655.tif 000012
2016051655.tif 000013