(57)【要約】  通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化する技術である。電気信号伝送装置の判定帰還型等化器は、加算器４０２の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として基準値生成回路７１１に出力し、加算器４０２の出力の平均波高値を検出し、検出した平均波高値と閾値との大小関係を比較して、平均波高値が閾値より大きい場合は基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から上げて、ＤＡＣ７０６〜７１０の分解能を初期値から粗くし、平均波高値が閾値より小さい場合は基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から下げて、ＤＡＣ７０６〜７１０の分解能を初期値から細かくする平均波高値判定器８０１を有する。
2015125282.tif 000002
【特許請求の範囲】
【請求項１】
判定帰還型等化器を有する電気信号伝送装置であって、
前記判定帰還型等化器は、
受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、
前記加算器の出力の正負を判定して出力する比較器と、
前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、
入力制御信号に応じて出力の基準値を切り替える基準回路と、
フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器と、
前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器と、
前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器と、
を有する、電気信号伝送装置。
【請求項２】
請求項１記載の電気信号伝送装置において、
前記判定帰還型等化器は、
前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
【請求項３】
請求項１記載の電気信号伝送装置において、
前記平均波高値判定器は、
前記平均波高値を検出する平均波高値検出器と、
前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
を有し、
前記平均波高値検出器は、
前記加算器の出力をアナログデジタル変換するアナログデジタル変換器と、
前記アナログデジタル変換器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
前記第１の掛け算器の出力から前記平均波高値検出器の出力を引き算する引き算器と、
前記引き算器の出力を積分する、ゲインの可変機能を持つ積分器と、
前記積分器の出力を前記平均波高値検出器の出力として前記引き算器に入力して前記第１の掛け算器の出力から引き算することで前記平均波高値を検出するフィードバックループと、
を有する、電気信号伝送装置。
【請求項４】
請求項１記載の電気信号伝送装置において、
前記平均波高値判定器は、
前記平均波高値を検出する平均波高値検出器と、
前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
を有し、
前記平均波高値検出器は、
前記平均波高値検出器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
前記第１の掛け算器の出力をデジタルアナログ変換する第１のデジタルアナログ変換器と、
前記第１のデジタルアナログ変換器の出力と前記加算器の出力との大小を比較する第１の比較器と、
前記第１の比較器の出力を積分する、ゲインの可変機能を持つ積分器と、
前記積分器の出力を前記平均波高値検出器の出力として前記第１の掛け算器に入力することで前記平均波高値を検出するフィードバックループと、
を有する、電気信号伝送装置。
【請求項５】
請求項１記載の電気信号伝送装置において、
前記平均波高値判定器は、
前記平均波高値を検出する平均波高値検出器と、
前記平均波高値検出器で検出した前記平均波高値と前記閾値との大小関係を比較する第１の比較器と、
を有し、
前記平均波高値検出器は、
前記平均波高値検出器の出力と前記比較器の出力とを掛け算する第１の掛け算器と、
前記第１の掛け算器の出力をデジタルアナログ変換する第１のデジタルアナログ変換器と、
前記第１のデジタルアナログ変換器の出力と前記加算器の出力との大小を比較する第１の比較器と、
前記第１の比較器の出力を積分する、ゲインの可変機能を持つ積分器と、
前記積分器の出力に基づいて制御する制御器と、
前記制御器から出力される前記平均波高値検出器の出力を前記第１の掛け算器に入力し、前記平均波高値検出器の出力を最上位ビットから１ビットずつＨｉｇｈにしては前記平均波高値検出器の比較結果の正負を判定して前記平均波高値検出器の出力のビットを最上位ビットから１ビットずつ確定させる二分探査を行うことで前記平均波高値を検出するフィードバックループと、
を有する、電気信号伝送装置。
【請求項６】
請求項１記載の電気信号伝送装置において、
前記平均波高値判定器は、
前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを前記分解能の増減方向と逆方向に切り替えることで、前記フィルタのタップ係数収束ループのゲインの変化を抑える、電気信号伝送装置。
【請求項７】
請求項６記載の電気信号伝送装置において、
前記判定帰還型等化器は、
前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
【請求項８】
請求項１記載の電気信号伝送装置において、
前記判定帰還型等化器を有する受信機を有し、
前記受信機は、
伝送路を通じて受信した信号を高周波側の利得が高くなるように増幅する受信側等化器と、
前記受信側等化器の出力信号に対して符号間干渉成分と反射成分とをフィルタ処理する前記判定帰還型等化器と、
前記判定帰還型等化器の出力信号からエッジを検出し、クロックの位相を調整するリカバリ回路と、
前記リカバリ回路に位相を同期させるためのクロックを供給する受信側ＰＬＬ回路と、
前記判定帰還型等化器でサンプルホールドされた信号を複数の遅延信号に変換するシリアルパラレル変換器と、
を有する、電気信号伝送装置。
【請求項９】
請求項８記載の電気信号伝送装置において、
前記受信機で受信する信号を伝送路を通じて送信する送信機を有し、
前記送信機は、
送信する信号をパラレル伝送からシリアル伝送に変換するパラレルシリアル変換器と、
前記パラレルシリアル変換器の出力信号に対して低周波側のゲインを下げるように波形等化する送信側等化器と、
前記送信側等化器に位相を同期させるためのクロックを供給する送信側ＰＬＬ回路と、
を有する、電気信号伝送装置。
【請求項１０】
送信信号を送信する送信機と、前記送信機から送信された信号を伝達する伝送路と、前記伝送路を通じて伝達された信号を受信する受信機と、を有する電気信号伝送装置であって、
前記受信機は、判定帰還型等化器を有し、
前記判定帰還型等化器は、
受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、
前記加算器の出力の正負を判定して出力する比較器と、
前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、
入力制御信号に応じて出力の基準値を切り替える基準回路と、
フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器と、
前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器と、
前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器と、
を有する、電気信号伝送装置。
【請求項１１】
請求項１０記載の電気信号伝送装置において、
前記判定帰還型等化器は、
前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
【請求項１２】
請求項１０記載の電気信号伝送装置において、
前記平均波高値判定器は、
前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを前記分解能の増減方向と逆方向に切り替えることで、前記フィルタのタップ係数収束ループのゲインの変化を抑える、電気信号伝送装置。
【請求項１３】
請求項１２記載の電気信号伝送装置において、
前記判定帰還型等化器は、
前記平均波高値を検出して前記デジタルアナログ変換器の分解能を切り替え、かつ、前記フィルタ係数調整器のゲインを切り替えるまで、前記判定帰還型等化器における前記フィルタのタップ係数の更新を止める制御器をさらに有する、電気信号伝送装置。
【請求項１４】
請求項１０記載の電気信号伝送装置において、
前記送信機は第１の半導体集積回路装置で形成され、前記受信機は前記第１の半導体集積回路装置とは異なる第２の半導体集積回路装置で形成されている、電気信号伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気信号伝送装置に関する。より具体的には、高速有線伝送向け受信機およびそれに使用可能な半導体集積回路装置に関するもので、特にフィルタ係数を与えるデジタルアナログ変換器の分解能およびレンジを装置環境に適応させる判定帰還型等化器の技術に関する。
【背景技術】
【０００２】
近年、ビッグデータと呼称される大規模データから相関データを抽出する技術が注目されており、情報機器のデータ量の増加および処理能力の向上が進展している。その際に、大規模データ処理のボトルネックとなる装置内の通信速度や装置外との通信速度も同様に向上しつつある。例えば、装置外の通信では、１００Ｇ  Ｅｔｈｅｒや３２Ｇ  ＦＣなどの規格への対応が進みつつあり、１レーン当たり２５Ｇｂｐｓ、２８Ｇｂｐｓの通信速度へと高速化が進展している。【０００３】
通信の高速化により、近距離での反射の影響が顕在化し、通信路の周波数特性が線形的でなくなり、また、１ＵＩ（Unit Interval）の時間が短くなることでジッタの許容量が小さくなってきている。このため、従来、ＦＦＥ（Feed Forward Equalizer）やＣＴＬＥ（Continuous Time Linear Equalizer）を用いて波形等化を行い、符号間干渉（ＩＳＩ：Inter Symbol Interference）ジッタを改善していたが、補償しきれなくなっている。そこで、ＩＳＩジッタの改善のため、ＤＦＥ（Decision Feedback Equalizer：判定帰還型等化器）が用いられることが多くなっている（非特許文献１参照）。【０００４】
ＤＦＥは、デジタルフィルタの構成となっており、フィルタ係数をデータに掛けたタップ（Ｔａｐ）が複数個あり、それらを入力に足し合わせている。ＤＦＥは、タップの数を増やした分だけ前の信号の影響や遠くからの遅れてくる反射の影響を打ち消すことができる。周波数が高くなると波長が短くなるため、近くの反射を打ち消すためにＤＦＥのタップ数を増やす必要がでてくるので、周波数が上がるにつれてＤＦＥのタップ数は増えていく傾向にある。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】John F. Bulzacchelli and et. al., “A 28-Gb/s 4-Tap FFE/15-Tap DFE Serial Link Transceiver in 32-nm SOI CMOS Technology”, JSSC, Vol.47, No.12, December 2012
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述したようなＤＦＥを用いる技術においては、情報機器の高速化が進むと、ＤＦＥの動作速度も上昇し、ＤＦＥが等化可能な物理的な距離が同一タップ数で比較すると短くなる。そのため、同じ距離を補償するために必要なＤＦＥのタップ数は動作速度に従って増えていく傾向にあり、タップを実現するためのデジタルアナログ変換器（ＤＡＣ）の数は増えていく。さらに、機器内の通信経路は長さが様々あり、また機器によっても異なるため、ＤＡＣに要求される分解能とレンジはそれぞれの経路で異なる。そのため、複数の機器および通信経路に対応するには、分解能が細かく、レンジが広いＤＡＣを必要とし、数の多いＤＡＣの一つ一つが大きくなってしまい、面積および消費電力が増加していくという課題が発生する。【０００７】
そこで、本発明は、このような課題に鑑みてなされたものであり、その代表的な目的は、通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化する技術を提供することである。【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１０】
すなわち、代表的な電気信号伝送装置は、判定帰還型等化器を有する電気信号伝送装置である。前記判定帰還型等化器は、受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器と、前記加算器の出力の正負を判定して出力する比較器と、前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタと、入力制御信号に応じて出力の基準値を切り替える基準回路と、フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器とを有する。さらに、前記判定帰還型等化器は、前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器を有する。さらに、前記判定帰還型等化器は、前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器を有する。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。【００１２】
すなわち、代表的な効果は、通信経路に対応させてデジタルアナログ変換器の分解能とレンジを最適化することができる。この結果、判定帰還型等化器を含む半導体集積回路装置の面積および消費電力を抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態の前提技術における電気信号伝送装置の構成の一例（同一基板上での電気信号伝送装置）を示す図である。
【図２】本発明の実施の形態の前提技術における電気信号伝送装置の構成の別の一例（複数基板で中継器を用いたときの電気信号伝送装置）を示す図である。
【図３】図１および図２における電気信号伝送装置内の送信機および受信機の構成の一例を示す図である。
【図４】図３における電気信号伝送装置内の受信機において、判定帰還型等化器の基本的な構成の一例を示す図である。
【図５】本発明の実施の形態の前提技術において、（ａ）（ｂ）は判定帰還型等化器における入力インパルスと出力インパルスとの関係の一例を示す図である。
【図６】本発明の実施の形態の前提技術において、異なる伝送路における判定帰還型等化器の入力インパルスの一例を示す図である。
【図７】図３における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。
【図８】本発明の実施の形態１における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。
【図９】図８における判定帰還型等化器において、平均波高値判定器の構成の一例を示す図である。
【図１０】図８における判定帰還型等化器において、基準値生成回路の構成の一例を示す図である。
【図１１】図８における判定帰還型等化器において、平均波高値検出の動作シーケンスの一例を示す図である。
【図１２】図９における平均波高値判定器において、平均波高値検出器の構成の第１の例を示す図である。
【図１３】図９における平均波高値判定器において、平均波高値検出器の構成の第２の例を示す図である。
【図１４】図１３における平均波高値検出器において、比較器の動作の一例を示す図である。
【図１５】図９における平均波高値判定器において、平均波高値検出器の構成の第３の例を示す図である。
【図１６】図１５における平均波高値検出器において、平均波高値検出の動作シーケンスの一例を示す図である。
【図１７】図１６に続く、平均波高値検出の動作シーケンスの一例を示す図である。
【図１８】本発明の実施の形態２における電気信号伝送装置内の受信機において、判定帰還型等化器の構成の一例を示す図である。
【図１９】図１８における判定帰還型等化器において、平均波高値判定器の構成の一例を示す図である。
【図２０】図１８における判定帰還型等化器において、フィルタ係数調整器の構成の一例を示す図である。
【図２１】図２０におけるフィルタ係数調整器において、判定器の構成の一例を示す図である。
【図２２】図１８における判定帰還型等化器において、平均波高値検出の動作シーケンスの一例を示す図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
［実施の形態の概要］
まず、本発明の実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に各実施の形態の対応する構成要素および符号を付して説明する。
【００１７】
実施の形態の代表的な電気信号伝送装置は、判定帰還型等化器（ＤＦＥ３１３）を有する電気信号伝送装置である。前記判定帰還型等化器は、受信信号が入力され、前記受信信号にフィルタのタップを加算する加算器（加算器４０２）と、前記加算器の出力の正負を判定して出力する比較器（比較器４０４）と、前記比較器の出力を、入力されるクロックの周期の整数倍で遅延させるシフトレジスタ（シフトレジスタ４１０）と、入力制御信号に応じて出力の基準値を切り替える基準回路（基準値生成回路７１１）と、フィルタのタップ係数をデジタルアナログ変換するデジタルアナログ変換器（ＤＡＣ７０６〜７１０）と、前記デジタルアナログ変換器の出力と前記シフトレジスタの出力とを掛け算した前記フィルタのタップを前記加算器に出力する掛け算器（掛け算器７０１〜７０５）とを有する。さらに、前記判定帰還型等化器は、前記加算器の出力と前記比較器の出力と前記シフトレジスタの出力とが入力され、前記デジタルアナログ変換器に前記フィルタのタップ係数を出力し、前記フィルタのタップ係数をフィードバックループにより調整するフィルタ係数調整器（フィルタ係数調整器７００）を有する。さらに、前記判定帰還型等化器は、前記加算器の出力とプログラムで設定された閾値とが入力され、判定結果を制御信号として前記基準回路に出力し、前記加算器の出力の平均波高値を検出し、検出した平均波高値と前記閾値との大小関係を比較して、前記平均波高値が前記閾値より大きい場合は前記基準回路の出力の基準値をプログラムで設定された初期値から上げて、前記デジタルアナログ変換器の分解能を初期値から粗くし、前記平均波高値が前記閾値より小さい場合は前記基準回路の出力の基準値を前記プログラムで設定された初期値から下げて、前記デジタルアナログ変換器の分解能を初期値から細かくする平均波高値判定器（平均波高値判定器８０１）を有する。
【００１８】
すなわち、本発明は、上述した背景技術の課題を解決するための手段として、以下のような特徴を有する。本発明は、通信経路によって異なる判定帰還型等化器（ＤＦＥ）の入力での平均波高値を検出し、この平均波高値を元にタップ係数を加えるデジタルアナログ変換器（ＤＡＣ）のレンジと分解能を調整する機能を持つＤＦＥに関する発明である。
【００１９】
例えば、入力の信号から１ＵＩを超えて裾野が延びているＩＳＩの部分をＤＦＥで引いた残りをノイズとして、このノイズ以外の信号であるメイン信号とこのノイズとの比でジッタは計算される。平均波高値は、このメイン信号の大きさを表しており、ジッタの考え方から、この信号が大きいほどＤＡＣの量子化雑音の許容値は大きくなりＤＡＣの分解能を上げてもよくなる。逆に、この信号が小さいほどＤＡＣの量子化雑音の許容値は小さくなりＤＡＣの分解能を下げる必要がでてくる。また、ＩＳＩの裾野の高さはメイン信号が大きいほど絶対値としては大きくなる。そのため、ＤＦＥのタップ係数はＤＦＥ入力の平均波高値が大きいほど大きくなってＤＡＣのレンジが広くなり、平均波高値が小さいほど小さくなってＤＡＣのレンジが狭まる。
【００２０】
上記の検討より、本発明では、ＤＦＥの入力における平均波高値を検出し、その結果を用いることでタップ係数の必要な分解能およびレンジが求められることを利用して、タップ係数を加えるＤＡＣの分解能およびレンジを最適化する。また、ＤＡＣの分解能を変更することで、タップ係数を温度などの環境変化に応じて最適な値に適応させるループのゲインが変わってしまって収束性に影響を与える。このため、本発明では、分解能を上げた場合にループゲインを下げ、分解能を下げた場合にループゲインを上げる機能も有する。
【００２１】
以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
また、以下においては、本実施の形態の特徴を分かり易くするために、本実施の形態に対する比較例である本実施の形態の前提技術と比較して説明する。まず、本実施の形態の前提技術について説明する。
【００２３】
［本実施の形態の前提技術］
本実施の形態の前提技術における電気信号伝送装置について、図１〜図７を用いて説明する。
【００２４】
＜電気信号伝送装置＞
まず、図１および図２を用いて、本実施の形態の前提技術における電気信号伝送装置について説明する。図１および図２は、電気信号伝送装置の構成の一例を示す図であり、それぞれ、図１は同一基板上での電気信号伝送装置を示し、図２は複数基板で中継器を用いたときの電気信号伝送装置を示す。なお、図１および図２に示す電気信号伝送装置の構成は、後述する本実施の形態においても同様である。
【００２５】
図１に示す電気信号伝送装置は、同一の装置内基板１０１に搭載された高速有線伝送の装置構成例である。この電気信号伝送装置は、信号処理用半導体集積回路装置（ＡＳＩＣ）１０２と、通信用半導体集積回路装置（ＡＳＩＣ）１０３と、コネクタ１０４とを有する。
【００２６】
信号処理用半導体集積回路装置１０２は、信号処理を行うための半導体集積回路装置である。通信用半導体集積回路装置１０３は、通信を行うための半導体集積回路装置である。コネクタ１０４は、別の機器との通信を行うための接続装置である。
【００２７】
この電気信号伝送装置においては、装置内基板１０１に信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３とコネクタ１０４とが搭載されている。そして、信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３とが通信し合い、通信用半導体集積回路装置１０３はコネクタ１０４を通じて別の機器と通信を行う。
【００２８】
例えば、信号処理用半導体集積回路装置１０２から出力された信号は、通信用半導体集積回路装置１０３に送られ、コネクタ１０４を通じて外部の機器へと伝達される。逆に、外部の機器からコネクタ１０４を通じて通信用半導体集積回路装置１０３が受信した信号は、信号処理用半導体集積回路装置１０２に送られる。
【００２９】
図２に示す電気信号伝送装置は、複数（図２では２枚の例）の装置内基板２０１，２０３に搭載され、装置内伝送路基板２０２を介在した高速有線伝送の装置構成例である。この図２は、図１での通信を同一の装置内基板１０１だけではなく別々の装置内基板２０１，２０３で行い、かつ、中継器が搭載されている例を示す。
【００３０】
この電気信号伝送装置は、信号処理用半導体集積回路装置（ＡＳＩＣ）２０４と、中継器（ＬＳＩ）２０５と、中継器（ＬＳＩ）２０６と、通信用半導体集積回路装置（ＡＳＩＣ）２０７と、コネクタ２０８，２０９，２１０とを有する。中継器２０５，２０６は、信号の中継を行うための半導体集積回路装置である。
【００３１】
この電気信号伝送装置においては、信号処理用半導体集積回路装置２０４と中継器２０５とを搭載した装置内基板２０１と、装置内伝送路基板２０２とが、コネクタ２０８を介して接続されている。さらに、装置内伝送路基板２０２と、中継器２０６と通信用半導体集積回路装置２０７とコネクタ２１０とを搭載した装置内基板２０３とが、コネクタ２０９を介して接続されている。そして、図１での信号の流れと同様に、信号処理用半導体集積回路装置２０４は通信用半導体集積回路装置２０７を通じてコネクタ２１０の先に接続されている別の機器と通信を行う。
【００３２】
例えば、信号処理用半導体集積回路装置２０４から出力された信号は、中継器２０５によって中継され、コネクタ２０８と装置内伝送路基板２０２とコネクタ２０９とを通り、さらに中継器２０６によって中継されて通信用半導体集積回路装置２０７に送られる。そして、通信用半導体集積回路装置２０７からコネクタ２１０を通じて外部の機器へと伝達される。逆に、外部の機器からコネクタ２１０を通じて通信用半導体集積回路装置２０７が受信した信号は、中継器２０６に送られて中継され、コネクタ２０９と装置内伝送路基板２０２とコネクタ２０８とを通り、中継器２０５で中継されて信号処理用半導体集積回路装置２０４に送られる。
【００３３】
＜電気信号伝送装置内の送信機および受信機＞
続いて、図３を用いて、上述した電気信号伝送装置内の送信機および受信機について説明する。図３は、送信機および受信機の構成の一例を示す図である。この図３は、図１で説明した信号処理用半導体集積回路装置１０２と通信用半導体集積回路装置１０３との送信機および受信機のみを抜粋した図である。同様に、図２で説明した信号処理用半導体集積回路装置２０４と中継器２０５と中継器２０６と通信用半導体集積回路装置２０７との送信機および受信機のみを抜粋した図である。なお、図３に示す送信機および受信機の構成は、後述する本実施の形態においても同様である。
【００３４】
この送信機および受信機においては、送信側の半導体集積回路装置３０１から信号が送信され、伝送路３０２を通じて、受信側の半導体集積回路装置３０３で信号を受信する例を示している。送信側の半導体集積回路装置３０１は、送信機（ＴＸ）３０４と、信号処理部３０５とを有する。受信側の半導体集積回路装置３０３は、受信機（ＲＸ）３１０と、信号処理部３１１とを有する。
【００３５】
半導体集積回路装置３０１内の送信機３０４は、パラレルシリアル変換器（Ｐ／Ｓ）３０６、ＦＦＥ（Feed Forward Equalizer）３０７、ＰＬＬ（Phase Locked Loop）３０９から構成される。半導体集積回路装置３０３内の受信機３１０は、ＣＴＬＥ（Continuous Time Linear Equalizer）３１２、ＤＦＥ（Decision Feedback Equalizer）３１３、ＰＬＬ３１４、ＣＤＲ（Clock and Data Recovery）３１５、シリアルパラレル変換器（Ｓ／Ｐ）３１６から構成される。
【００３６】
送信機３０４において、パラレルシリアル変換器３０６は、信号処理部３０５から入力されたデータ信号をパラレル伝送からシリアル伝送に変換してＦＦＥ３０７へ出力する変換器である。ＦＦＥ３０７は、パラレルシリアル変換器３０６から入力されたデータ信号に対して低周波側のゲインを下げるように波形等化して伝送路３０２へ出力するフィードフォワード型等化器である。ＰＬＬ３０９は、位相を同期させるためのクロックをパラレルシリアル変換器３０６へ出力する回路である。
【００３７】
受信機３１０において、ＣＴＬＥ３１２は、伝送路３０２から伝達されたデータ信号を高周波側の利得が高くなるように増幅してＤＦＥ３１３へ出力する連続時間線形型等化器である。ＤＦＥ３１３は、ＣＴＬＥ３１２から入力されたデータ信号に対して符号間干渉成分と反射成分とをフィルタ処理し、ＣＤＲ３１５から入力されたクロックでサンプルホールドしてシリアルパラレル変換器３１６へ出力する判定帰還型等化器である。ＰＬＬ３１４は、位相を同期させるためのクロックをＣＤＲ３１５へ出力する回路である。ＣＤＲ３１５は、ＤＦＥ３１３から入力されたデータ信号からエッジを検出し、ＰＬＬ３１４から入力されたクロックの位相を調整して、ＤＦＥ３１３およびシリアルパラレル変換器３１６へ出力するクロック・データ再生回路である。シリアルパラレル変換器３１６は、ＤＦＥ３１３から入力されたデータ信号を複数の遅いデータ信号に変換して信号処理部３１１へ出力する変換器である。
【００３８】
半導体集積回路装置３０３内において、３１８はＣＴＬＥ３１２からＤＦＥ３１３へのＣＴＬＥ出力（データ信号）、３１９はＣＤＲ３１５からＤＦＥ３１３へのＤＦＥクロックである。
【００３９】
次に、送信機３０４での信号の流れを説明する。送信機３０４は、信号処理部３０５からデータ信号を受け取る。このデータ信号はパラレル伝送されていたものがパラレルシリアル変換器３０６において、ＰＬＬ３０９からのクロックで同期を取ってシリアル伝送に変換されて送信される。パラレルシリアル変換器３０６から出力されたデータ信号はＦＦＥ３０７において、低周波側のゲインを落とすように波形等化され、伝送路３０２へ出力される。この伝送路３０２を通ったデータ信号は、半導体集積回路装置３０３内の受信機３１０に伝達される。
【００４０】
次に、受信機３１０での信号の流れを説明する。伝送路３０２から伝達されたデータ信号はＣＴＬＥ３１２において、高周波側の利得が高くなるように増幅される。この増幅されたＣＴＬＥ出力３１８のデータ信号はＤＦＥ３１３において、符号間干渉成分と反射成分とをフィルタ処理され、ＣＤＲ３１５で位相を合わせたＤＦＥクロック３１９でサンプルホールドされる。ＣＤＲ３１５は、ＤＦＥ３１３でフィルタ処理されたデータ信号からエッジを検出し、ＰＬＬ３１４から受け取ったクロックの位相を調整する。ＤＦＥ３１３でサンプルホールドされたデータ信号は、シリアルパラレル変換器３１６に伝達されて複数の遅いデータ信号に変換され、信号処理部３１１に伝達される。信号処理部３１１は受け取ったデータ信号を送信機に送り、送信機から伝送路へ伝達され、データ信号が中継される。
【００４１】
＜判定帰還型等化器（ＤＦＥ）＞
続いて、図４〜図７を用いて、上述した電気信号伝送装置内の受信機３１０において、ＤＦＥ３１３について説明する。図４は、ＤＦＥ３１３の基本的な構成の一例を示す図である。この図４は、図３内のＤＦＥ３１３の基本的な構成として、５タップ（Ｔａｐ）のＤＦＥの例を示している。なお、ＤＦＥのタップ数は、５タップに限らず、増減が可能であり、タップ数が増減しても加算器に加えられるタップとシフトレジスタ内のフリップフロップの数が増減するだけで、構成は同様である。
【００４２】
この５タップのＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、タップ１〜５可変アンプ４０５，４０６，４０７，４０８，４０９、シフトレジスタ４１０から構成される。シフトレジスタ４１０は、フリップフロップ４１１，４１２，４１３，４１４，４１５から構成される。このＤＦＥ３１３は、ＣＴＬＥ３１２からのＣＴＬＥ出力（データ信号）３１８、ＣＤＲ３１５からのＤＦＥクロック３１９をそれぞれ入力として、シリアルパラレル変換器３１６へＤＦＥ出力データ（データ信号）４１６を出力する。
【００４３】
ＣＴＬＥ３１２で増幅されたデータ信号３１８は、加算器４０２においてタップが加算される。タップとは、１クロック前から５クロック前までのＤＦＥ出力データをそれぞれ、タップ１〜５可変アンプ４０５〜４０９によりタップ係数倍した値である。加算器４０２でタップが加算されたＤＦＥタップ加算出力（データ信号）４０１はサンプルホールド回路４０３において、ＣＤＲ３１５からのＤＦＥクロック３１９のエッジでサンプルホールドされる。さらに、サンプルホールドされたデータ信号は比較器４０４において、０以上だと＋１と判定され、０未満だと−１と判定される。
【００４４】
比較器４０４で判定されたデータ信号４１６はシフトレジスタ４１０に入力され、それぞれのフリップフロップ４１１〜４１５でＤＦＥクロック３１９に同期して遅延される。フリップフロップ４１１は１クロック分前のデータ信号をタップ係数倍するタップ１可変アンプ４０５に伝達して、１クロック分前のデータにタップ係数を掛け算する。同様に、タップ２可変アンプ４０６には２クロック分前のデータ、タップ３可変アンプ４０７には３クロック分前のデータ、タップ４可変アンプ４０８には４クロック分前のデータ、タップ５可変アンプ４０９には５クロック分前のデータがそれぞれ入力される。そして、それぞれのタップ１〜５可変アンプ４０５〜４０９は、それぞれの可変アンプのタップ係数倍して出力する。タップ１〜５可変アンプ４０５〜４０９の利得はタップ係数に相当し、それぞれがフィルタ係数調整器からの制御信号により制御されている。以上より、ＤＦＥ３１３の入力のデータ信号３１８に対する出力のデータ信号４０１は下記の式（ｏｕｔｐｕｔ／ｉｎｐｕｔ）で表され、ＤＦＥ３１３はフィルタとして機能する。
【００４５】
ｏｕｔｐｕｔ／ｉｎｐｕｔ＝
１／（１−Ｔａｐ１・Ｚ−１−Ｔａｐ２・Ｚ−２
−Ｔａｐ３・Ｚ−３−Ｔａｐ４・Ｚ−４−Ｔａｐ５・Ｚ−５）
【００４６】
このＤＦＥ３１３の入出力特性を理解しやすくするため、ＤＦＥ３１３のインパルス応答について、図５を用いて説明する。図５は、ＤＦＥ３１３における入力インパルスと出力インパルスとの関係の一例を示す図である。図５において、（ａ）は入力インパルス、（ｂ）は出力インパルスをそれぞれ示し、また、横軸は時間（ｔ）、縦軸は電圧（Ｖ）をそれぞれ示している。
【００４７】
図５（ａ）のＤＦＥの入力（データ信号３１８）に対して、ＤＦＥ入力のクロック幅を持つタップ１（５０１）、タップ２（５０２）、タップ３（５０３）、タップ４（５０４）、タップ５（５０５）が足し合わされる。その結果、図５（ｂ）のＤＦＥの出力（データ信号４０１）のように、差分が残った符号間干渉の抑えられた波形が生成される。
【００４８】
図５で示したタップはＤＦＥの入力特性で異なり、異なる伝送路における傾向について、図６を用いて説明する。図６は、異なる伝送路におけるＤＦＥの入力インパルスの一例を示す図である。図６において、横軸は時間（ｔ）、縦軸は電圧（Ｖ）をそれぞれ示しており、また、破線は長い伝送路、実線は短い伝送路をそれぞれ示している。
【００４９】
図６に示すように、入力波高値が大きいとタップは大きくなる傾向にある。図６は横軸の一目盛りがＤＦＥの１クロック分の幅となっており、頂点から１クロックずつずれた時の高さがそれぞれタップ１、タップ２、・・・に相当する。例えば、タップ１は、ＤＦＥの入力が大きい実線（短い伝送路）と比較してＤＦＥの入力の小さい破線（長い伝送路）は小さくなっている。短い伝送路において、頂点（０．１５Ｖ程度）から１クロックずれたタップ１の高さは０．１Ｖ程度である。これに対して、長い伝送路において、頂点（０．１Ｖ程度）から１クロックずれたタップ１の高さは０．０６Ｖ程度である。
【００５０】
また、ＤＦＥの入力は図６のようなインパルスの重ね合わせであるため、ＤＦＥの入力波高値が大きければ、前の信号から符号間干渉される大きさが同じであれば、ＤＦＥの入力波高値が小さいものに対してジッタの劣化量が減少する。これは、ＤＦＥの入力波高値が大きければ、ＤＦＥでタップを加えたときに残るノイズ成分によるジッタへの影響が小さくなることを言っており、ＤＦＥの入力波高値によってノイズの許容量が決まる。
【００５１】
ここで、実際のＤＦＥ３１３について、図７を用いて説明する。図７は、ＤＦＥ３１３の構成の一例を示す図である。
【００５２】
このＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、シフトレジスタ４１０、フィルタ係数調整器７００、掛け算器７０１，７０２，７０３，７０４，７０５、ＤＡＣ（Digital Analog Converter）７０６，７０７，７０８，７０９，７１０、基準値生成回路７１１から構成される。図７のように、図４に示したタップ１〜５可変アンプ４０５〜４０９は、掛け算器７０１〜７０５とＤＡＣ７０６〜７１０とで代替される。
【００５３】
このＤＦＥ３１３において、７１２は基準値生成回路７１１から各ＤＡＣ７０６〜７１０へ出力される基準値、７１３〜７１７はフィルタ係数調整器７００から各ＤＡＣ７０６〜７１０へ出力されるタップ１〜５係数コードである。また、７１８はサンプルホールド回路４０３からフィルタ係数調整器７００および比較器４０４へ出力されるＤＦＥサンプルホールド出力、７１９はシフトレジスタ４１０からフィルタ係数調整器７００および各掛け算器７０１〜７０５へ出力される遅延データ列である。
【００５４】
ＤＡＣ７０６〜７１０は、基準値生成回路７１１から基準電流または基準電圧の基準値７１２を受け取り、この基準値７１２に比例した分解能で入力データをアナログの電圧または電流に変換する。また、ＤＦＥのフィルタ係数（タップ係数）は温度や電源電圧などの環境変動で適正値が変化するため、タップ係数を適正に保つフィルタ係数調整器７００が加えられている。ＤＡＣ７０６〜７１０は、フィルタ係数調整器７００からタップ係数データであるタップ１〜５係数コード７１３〜７１７を受け取り、それぞれのデータに従った電圧または電流を出力する。ＤＡＣ７０６〜７１０の出力はそれぞれ掛け算器７０１〜７０５に入力され、それぞれ１クロック前のデータ、２クロック前のデータ、３クロック前のデータ、４クロック前のデータ、５クロック前のデータと掛け算される。そして、それぞれの掛け算されたデータは加算器４０２において、ＣＴＬＥ出力３１８の入力データと加算される。なお、シフトレジスタ４１０から掛け算器７０１〜７０５に入力されるデータが１ビットの場合、掛け算器はマルチプレクサでも実現可能である。
【００５５】
フィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６と遅延データ列７１９とが入力され、ＤＡＣ７０６〜７１０にタップ１〜５係数コード７１３〜７１７をそれぞれ出力する。このフィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６から求めた波高値と遅延データ列７１９との相関を取って平均化して各タップのタップ係数を出力する。そして、タップがかかった結果であるＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６と遅延データ列７１９とを受け取るというフィードバックループの一部となっている。そのため、タップ係数がフィルタ係数調整器７００を含んだフィードバックループにより適正値に収束する。
【００５６】
図６に示すように伝送路によってＤＦＥ３１３の入力が様々存在し、タップの大きさや許容ノイズ量が様々存在する。これは、図７でのＤＡＣ７０６〜７１０の出力範囲と分解能に影響する。例えば、ＤＦＥ３１３の入力波高値が大きい時はタップ係数が大きくなってＤＡＣ７０６〜７１０の出力範囲が大きくなり、逆に、ＤＦＥ３１３の入力波高値が小さい時は量子化雑音を抑えなくてはならないために分解能を小さくする必要がある。そのため、これらを両立すると分解能が小さく、出力範囲の大きいビット数の大きなＤＡＣ７０６〜７１０が必要となる。これは、ＤＡＣ７０６〜７１０の面積と消費電力とが増大することを言っており、伝送速度の高速化が進むにつれてタップ数が増えてくると、この影響はさらに深刻になる。
【００５７】
ここで、本発明者は、以下の点に着目する。ＤＦＥ３１３の入力波高値が大きい時は、タップ係数が大きくなるが雑音許容値も上がるため、量子化雑音が増えてもよくてＤＡＣ７０６〜７１０の分解能は粗くしてもよい。逆に、ＤＦＥ３１３の入力波高値が小さい時は、タップ係数が小さくなると同時に雑音の許容値が下がるため、量子化雑音を抑えるようにＤＡＣ７０６〜７１０の分解能を細かくする必要がある。このＤＦＥ３１３の入力波高値とＤＡＣ７０６〜７１０の分解能との関係と、有線伝送では伝送路は一度決まると固定される点とに着目する。
【００５８】
ＤＦＥ３１３の入力波高値は、伝送路によってＦＦＥ３０７やＣＴＬＥ３１２の設定を変更して波形等化することで、伝送路単体で生じる波高値の変動に比べると小さく抑えられるが、以下の課題がある。ＦＦＥ３０７やＣＴＬＥ３１２の設定は柔軟度が低いために、どうしてもＤＦＥ３１３の入力波高値は伝送路により変動してしまう。しかしながら、有線伝送では伝送路が固定であるため、時間ごとにＤＦＥ３１３の入力波高値が変動することはないので、ＤＦＥ３１３の入力波高値を検出し、その入力波高値にしたがってＤＡＣ７０６〜７１０の分解能を切り替えることが可能である。
【００５９】
そこで、検出したＤＦＥ３１３の入力波高値が大きければ、ＤＡＣ７０６〜７１０の分解能を粗くしてＤＡＣ７０６〜７１０の出力範囲を増やすように制御する。逆に、検出したＤＦＥ３１３の入力波高値が小さければ、ＤＡＣ７０６〜７１０の分解能を細かくしてＤＡＣ７０６〜７１０の出力範囲を減らすように制御する。これにより、ＤＡＣ７０６〜７１０のビット数を増やすことなく柔軟に伝送路の違いに対応可能となる。すなわち、ＤＦＥ３１３の入力波高値が大きい伝送路では、ＤＡＣ７０６〜７１０の出力範囲を広くして大きなタップ係数に対応可能とする。逆に、ＤＦＥ３１３の入力波高値が小さい伝送路では、ＤＡＣ７０６〜７１０の分解能を小さくして低い量子化雑音への要求に対応可能とする。この結果、柔軟に伝送路に対応しつつ面積や消費電力の増加を抑えることが可能となる。
【００６０】
この本発明者が着目した考え方を実現するための本実施の形態のＤＦＥ３１３について、以下において説明する。
【００６１】
［実施の形態１］
実施の形態１における電気信号伝送装置について、図８〜図１７を用いて説明する。本実施の形態１における電気信号伝送装置は、上述した本実施の形態の前提技術における電気信号伝送装置と比較して、判定帰還型等化器（ＤＦＥ）の構成および動作が異なっている。本実施の形態１では、電気信号伝送装置は上述した図１および図２に示した電気信号伝送装置、送信機および受信機は上述した図３に示した送信機および受信機と同様であるので、ここでの説明は省略する。以下においては、図７に示した前提技術のＤＦＥと異なる点を主に説明する。
【００６２】
＜実施の形態１の判定帰還型等化器（ＤＦＥ）＞
まず、図８を用いて、上述した前提技術のＤＦＥに対して、本実施の形態１のＤＦＥ３１３について説明する。図８は、本実施の形態１のＤＦＥ３１３の構成の一例を示す図である。
【００６３】
本実施の形態１のＤＦＥ３１３は、上述した前提技術の図７の構成に対して、ＤＦＥタップ加算出力４０１をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８の平均波高値を検出する平均波高値判定器８０１と、その制御回路８０３とが追加されている。平均波高値判定器８０１は、検出した平均波高値に基づいて、ＤＡＣ７０６〜７１０の分解能を決める基準値７１２を生成する基準値生成回路７１１を制御して、ＤＡＣ７０６〜７１０の分解能を切り替える機能を持つ。すなわち、本実施の形態１のＤＦＥ３１３は、加算器４０２、サンプルホールド回路４０３、比較器４０４、シフトレジスタ４１０、フィルタ係数調整器７００、掛け算器７０１〜７０５、ＤＡＣ７０６〜７１０、基準値生成回路７１１、平均波高値判定器８０１、制御回路８０３から構成される。
【００６４】
加算器４０２は、ＣＴＬＥ出力３１８にフィルタのタップを加算する加算器である。サンプルホールド回路４０３は、加算器４０２からのＤＦＥタップ加算出力４０１をサンプルホールドする回路である。比較器４０４は、サンプルホールド回路４０３からのＤＦＥサンプルホールド出力７１８の正負を判定して出力する比較器である。シフトレジスタ４１０は、比較器４０４からのＤＦＥ出力データ４１６をＤＦＥクロック３１９の周期の整数倍で遅延させるシフトレジスタである。フィルタ係数調整器７００は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とシフトレジスタ４１０からの遅延データ列７１９とが入力され、ＤＡＣ７０６〜７１０にフィルタのタップ係数を出力し、このフィルタのタップ係数をフィードバックループにより調整する調整器である。掛け算器７０１〜７０５は、ＤＡＣ７０６〜７１０の出力とシフトレジスタ４１０からの遅延データ列７１９とを掛け算したフィルタのタップを加算器４０２に出力する掛け算器である。ＤＡＣ７０６〜７１０は、フィルタのタップ係数をデジタルアナログ変換する変換器である。基準値生成回路７１１は、入力制御信号であるＤＡＣ分解能切替信号８０２に応じて出力の基準値７１２を切り替える基準回路である。
【００６５】
平均波高値判定器８０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、ＤＦＥタップ加算出力４０１の平均波高値を検出し、検出した平均波高値をプログラムで設定した閾値と比較する。平均波高値が閾値より大きければ、平均波高値判定器８０１はＤＡＣ分解能切替信号８０２のコードを上げて基準値生成回路７１１から出力される基準値７１２をプログラムで設定した初期値から上げ、ＤＡＣ７０６〜７１０の分解能を初期値から粗くする。逆に、平均波高値が閾値より小さければ、平均波高値判定器８０１はＤＡＣ分解能切替信号８０２のコードを下げて基準値生成回路７１１から出力される基準値７１２をプログラムで設定した初期値から下げ、ＤＡＣ７０６〜７１０の分解能を初期値から細かくする。
【００６６】
制御回路８０３は、平均波高値判定器８０１、フィルタ係数調整器７００を制御する制御器である。この制御のために、制御回路８０３から平均波高値判定器８０１に、平均波高値検出制御信号８０５、ＤＡＣ分解能切替閾値信号８０６、判定トリガ信号８０７、ＤＡＣ分解能切替信号初期値８０８がそれぞれ入力される。また、制御回路８０３からフィルタ係数調整器７００に、フィルタ係数調整器制御信号８０９が入力される。
【００６７】
平均波高値検出制御信号８０５は、平均波高値の検出の開始および終了を制御するための信号である。ＤＡＣ分解能切替閾値信号８０６は、ＤＡＣ７０６〜７１０の分解能を切り替える時の閾値となる信号である。判定トリガ信号８０７は、平均波高値とＤＡＣ分解能切替閾値信号８０６とを比較する時のトリガとなる信号である。ＤＡＣ分解能切替信号初期値８０８は、ＤＡＣ７０６〜７１０の分解能を切り替える時の初期値となる信号である。フィルタ係数調整器制御信号８０９は、タップ係数の更新の停止および開始を制御するための信号である。例えば、制御回路８０３は、フィルタ係数調整器制御信号８０９により、平均波高値を検出してＤＡＣ７０６〜７１０の分解能を切り替えるまではタップ係数の更新を停止する。
【００６８】
＜平均波高値判定器＞
続いて、上述したＤＦＥ３１３内の平均波高値判定器８０１について、図９を用いて説明する。図９は、平均波高値判定器８０１の構成の一例を示す図である。
【００６９】
平均波高値判定器８０１は、平均波高値検出器９０１、比較器９０２から構成される。平均波高値検出器９０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、制御回路８０３からの平均波高値検出制御信号８０５で動作を制御されて、平均波高値９０４を出力する。比較器９０２は、制御回路８０３からの判定トリガ信号８０７で動作を制御され、平均波高値９０４と制御回路８０３からのＤＡＣ分解能切替閾値信号８０６とを比較し、判定結果であるＤＡＣ分解能切替信号８０２を基準値生成回路７１１に出力する。ＤＡＣ分解能切替信号８０２は、比較後、ＤＡＣ分解能切替信号初期値８０８から値を粗くする、または細かくするように切り替える。
【００７０】
＜基準値生成回路＞
続いて、上述したＤＦＥ３１３内の基準値生成回路７１１について、図１０を用いて説明する。図１０は、基準値生成回路７１１の構成の一例を示す図である。この図１０は、基準値生成回路７１１の例として、ＤＡＣ分解能切替用基準電圧切替回路を示し、３ビットの例を示している。
【００７１】
基準値生成回路７１１は、基準電流源１００１、電流源回路１００２、電流ミラー回路１００３，１００４，１００５、スイッチ１００６，１００７，１００８、電流源回路１００９から構成される。基準電流源１００１は、バンドギャップ回路などからなる。この基準値生成回路７１１は、基準電流源１００１で生成できる基準電流（Ｉｒｅｆ）を、ダイオード接続した電流源回路１００２に流し、電流源回路１００２のゲートと各電流ミラー回路１００３〜１００５のゲートとが接続されるカレントミラーの構成となっている。
【００７２】
電流ミラー回路１００３と１００４と１００５のミラー比は１：２：４となっており、各電流ミラー回路はそれぞれスイッチ１００６〜１００８により電流源回路１００９に電流を流すか、流さないかを制御される。各スイッチ１００６〜１００８の制御信号（ＤＡＣ＿ＳＷ＜２：０＞）はＤＡＣ分解能切替信号８０２であり、この一番下のビット＜０＞がスイッチ１００６、２番目のビット＜１＞がスイッチ１００７、３番目のビット＜２＞がスイッチ１００８に接続している。そして、接続しているビットがＨｉｇｈの時は各電流ミラー回路から電流源回路１００９に電流を流し、接続しているビットがＬｏｗの時は各電流ミラー回路から電流源回路１００９に電流が流れなくなっている。そのため、ＤＡＣ分解能切替信号８０２の値により電流源回路１００９に流れる電流が変わり、各ＤＡＣ７０６〜７１０へと配る基準値７１２（電圧：ＴＡＰ＿ＢＩＡＳ）が変化して各ＤＡＣの分解能が切り替わる。
【００７３】
＜平均波高値検出の動作＞
続いて、上述したＤＦＥ３１３における平均波高値検出の動作を、図１１を用いて説明する。図１１は、平均波高値検出の動作シーケンスの一例を示す図である。
【００７４】
まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ１３０１，Ｓ１３０２）。その後、待ち時間を経て、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替えると、比較器９０２は平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ１３０３，Ｓ１３０４）。
【００７５】
比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ１３０５−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定する（Ｓ１３０７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ１３０５−Ｎｏ、Ｓ１３０６−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定する（Ｓ１３０８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ１３０６−Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定する（Ｓ１３０９）。
【００７６】
その後、制御回路８０３は、判定トリガ信号をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ１３１０，Ｓ１３１１）。
【００７７】
なお、ここでは、ＤＡＣ分解能切替信号８０２を、１、２または３に設定する場合を説明したが、１または２に設定する場合や、４以上に設定する場合などにも、判定条件による分岐数を変更することで同様に適用することができる。
【００７８】
＜平均波高値検出器の第１の例＞
続いて、上述した平均波高値判定器８０１内の平均波高値検出器９０１について、図１２を用いて説明する。図１２は、平均波高値検出器９０１の構成の第１の例を示す図である。
【００７９】
図１２に示す平均波高値検出器９０１は、ＡＤＣ（Analog Digital Converter）１１０１、掛け算器１１０２、引き算器１１０３、積分器１１０４から構成される。ＡＤＣ１１０１は、加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８をアナログデジタル変換する変換器である。掛け算器１１０２は、ＡＤＣ１１０１の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。引き算器１１０３は、掛け算器１１０２の出力であるＤＦＥ波高値１１０５から積分器１１０４の出力を引き算する引き算器である。積分器１１０４は、ゲインの可変機能を持ち、引き算器１１０３の出力を積分する積分器である。この積分器１１０４の出力を引き算器１１０３に入力して掛け算器１１０２の出力から引き算することで、平均波高値９０４を検出する。
【００８０】
この平均波高値検出器９０１において、ＤＦＥサンプルホールド出力７１８はＡＤＣ１１０１でデジタル信号に変換され、掛け算器１１０２においてＤＦＥ出力データ４１６と掛け算されて絶対値に変換され、ＤＦＥ波高値１１０５となる。掛け算器１１０２の出力側に接続された引き算器１１０３と積分器１１０４とはフィードバックループを形成している。このフィードバックループにおいて、引き算器１１０３への入力であるＤＦＥ波高値１１０５と、積分器１１０４からの出力である平均波高値９０４とが一致するように動作し、積分器１１０４は入力の平均化を行うため、ＤＦＥの平均波高値を検出することができる。このフィードバックループは、積分器１１０４のイネーブル端子（ＥＮ）に入力される平均波高値検出制御信号８０５がＨｉｇｈの間動作する。
【００８１】
＜平均波高値検出器の第２の例＞
続いて、上述した平均波高値検出器９０１の構成を変更した例として、平均波高値検出器９０１の第２の例について、図１３を用いて説明する。図１３は、平均波高値検出器９０１の構成の第２の例を示す図である。この図１３の例では、高速なＡＤＣが使えない場合の構成となっている。
【００８２】
図１３に示す平均波高値検出器９０１は、掛け算器１２０１、ＤＡＣ１２０２、比較器１２０３、掛け算器１２０４、積分器１２０５から構成される。掛け算器１２０１は、積分器１２０５の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。ＤＡＣ１２０２は、掛け算器１２０１の出力をデジタルアナログ変換する変換器である。比較器１２０３は、ＤＡＣ１２０２の出力である平均出力電圧１２０８と加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８との大小を比較する比較器である。掛け算器１２０４は、比較器１２０３の出力とＤＦＥ出力データ４１６とを掛け算する掛け算器である。積分器１２０５は、ゲインの可変機能を持ち、掛け算器１２０４の出力である波高値比較結果１２１０を積分する積分器である。この積分器１２０５の出力を掛け算器１２０１に入力することで、平均波高値９０４を検出する。
【００８３】
この平均波高値検出器９０１において、積分器１２０５の出力を掛け算器１２０１に入力し、掛け算器１２０１とＤＡＣ１２０２と比較器１２０３と掛け算器１２０４と積分器１２０５とはフィードバックループを形成している。このフィードバックループにおいて、上述した図１２と同様に、平均波高値９０４をＤＡＣ１２０２でアナログ値に変換した値と、ＤＦＥサンプルホールド出力７１８の平均値とを一致させるように動作し、ＤＦＥ３１３の平均波高値を検出することができる。
【００８４】
次に、平均波高値検出器９０１内の比較器１２０３の動作について、図１４を用いて説明する。図１４は、比較器１２０３の動作の一例を示す図である。この図１４では、ＤＦＥタップ加算出力４０１、ＤＦＥクロック３１９、ＤＦＥサンプルホールド出力７１８、ＤＦＥ出力データ４１６、掛け算器１２０４の波高値比較結果１２１０の各波形を示している。
【００８５】
図１４のように、平均波高値９０４は掛け算器１２０１によりＤＦＥ出力データ４１６に従った極性を加えられ、ＤＦＥ出力データ４１６がＨｉｇｈの時は、ＤＡＣ１２０２から平均出力電圧１２０８として中心電圧に対して正側の電圧が出力される。逆に、ＤＦＥ出力データ４１６がＬｏｗの時は、ＤＡＣ１２０２から平均出力電圧１２０８として中心電圧に対して負側の電圧が出力される。比較器１２０３は、ＤＦＥサンプルホールド出力７１８とＤＡＣ１２０２からの平均出力電圧１２０８とを比較し、ＤＦＥサンプルホールド出力７１８が大きければ−１を出力し、小さければ＋１を出力する。
【００８６】
比較器１２０３の出力とＤＦＥ出力データ４１６とを掛け算器１２０４で掛けることで、ＤＦＥサンプルホールド出力７１８が平均出力電圧１２０８の最大値と最小値との間にあれば、波高値比較結果１２１０は＋１となる。ＤＦＥサンプルホールド出力７１８が平均出力電圧１２０８の最大値と最小値との間になければ、波高値比較結果１２１０は−１となる。
【００８７】
波高値比較結果１２１０が積分器１２０５において、平均波高値検出制御信号８０５がＨｉｇｈの間積分され、その出力が掛け算器１２０１へフィードバックする。積分器１２０５は平均化を行うため、ＤＦＥサンプルホールド出力７１８の絶対値の平均が平均波高値９０４をアナログ値に変換した平均出力電圧１２０８の絶対値に一致するように動作する。
【００８８】
＜平均波高値検出器の第３の例＞
続いて、上述した平均波高値検出器９０１の構成を変更した例として、平均波高値検出器９０１の第３の例について、図１５を用いて説明する。図１５は、平均波高値検出器９０１の構成の第３の例を示す図である。この図１５の例では、二分探査を用いて平均波高値を検出する構成となっている。
【００８９】
図１５に示す平均波高値検出器９０１は、掛け算器１５０１、ＤＡＣ１５０２、比較器１５０３、掛け算器１５０４、リセット付き積分器１５０５、制御回路１５０６から構成される。掛け算器１５０１は、制御回路１５０６の出力と比較器４０４の出力であるＤＦＥ出力データ４１６とを掛け算する掛け算器である。ＤＡＣ１５０２は、掛け算器１５０１の出力をデジタルアナログ変換する変換器である。比較器１５０３は、ＤＡＣ１５０２からのＤＡＣ出力１５０８と加算器４０２の出力をサンプルホールドした結果のＤＦＥサンプルホールド出力７１８との大小を比較する比較器である。掛け算器１５０４は、比較器１５０３からの比較器出力１５０９とＤＦＥ出力データ４１６とを掛け算する掛け算器である。リセット付き積分器１５０５は、ゲインの可変機能を持ち、掛け算器１５０４からの掛け算器出力１５１０を積分する積分器である。制御回路１５０６は、積分器１５０５の出力に基づいて制御する制御器である。この制御回路１５０６の出力を掛け算器１５０１に入力してフィードバックループを形成し、二分探査を行うことで平均波高値９０４を検出する。
【００９０】
制御回路１５０６は、平均波高値検出制御信号８０５がＨｉｇｈになると動作を開始し、平均波高値９０４を最上位ビットから１ビットずつ順にＨｉｇｈにして、ＤＦＥサンプルホールド出力７１８の平均値との大小を比較（正負判定）する。この比較により、最上位ビットから１ビットずつ順に値を確定し、平均波高値９０４を検出する。平均波高値９０４は、ＤＦＥ出力データ４１６と掛け算器１５０１において掛け合わされ、ＤＡＣ１５０２においてアナログ電圧に変換される。
【００９１】
ＤＡＣ１５０２からのＤＡＣ出力１５０８は、比較器１５０３においてＤＦＥサンプルホールド出力７１８と大小を比較され、ＤＦＥサンプルホールド出力７１８がＤＡＣ出力１５０８より大きい場合は＋１が出力され、小さい場合は−１が出力される。比較器１５０３からの比較器出力１５０９は、ＤＦＥ出力データ４１６と掛け算器１５０４において掛け合わされ、ＤＦＥサンプルホールド出力７１８の絶対値がＤＡＣ出力１５０８より大きい場合は、掛け算器出力１５１０が＋１となる。ＤＦＥサンプルホールド出力７１８の絶対値がＤＡＣ出力１５０８より小さい場合は、掛け算器出力１５１０が−１となる。
【００９２】
掛け算器１５０４からの掛け算器出力１５１０は、リセット付き積分器１５０５により、この積分器１５０５のリセット端子（ＲＳＴ）に入力される制御回路１５０６からのリセット信号１５１２がＬｏｗの間積分される。積分器１５０５からの積分器出力１５１１は制御回路１５０６に入力され、一定時間後、積分器出力１５１１の正負が判定される。積分器出力１５１１が正の場合は平均波高値９０４のビットをＨｉｇｈに確定し、積分器出力１５１１が負の場合は平均波高値９０４のビットをＬｏｗに確定する。
【００９３】
次に、平均波高値検出器９０１における平均波高値検出の動作について、図１６および図１７を用いて説明する。図１６および図１７は、平均波高値検出の動作シーケンスの一例を示す図である。ここでは、平均波高値検出の例として、平均波高値９０４を３ビットの信号Ｖｒｅｆ＜２：０＞としている。
【００９４】
まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ１６０１，Ｓ１６０２）。
【００９５】
その後、平均波高値検出器９０１内の制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６０３）。その後、制御回路１５０６は、平均波高値９０４の最上位ビットＶｒｅｆ＜２＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６０４，Ｓ１６０５）。一定時間後（Ｓ１６０６、ここでは例として待ち時間を１μｓとする）、積分器出力１５１１が正であれば（Ｓ１６０７−Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜２＞をＨｉｇｈに設定する（Ｓ１６０８）。積分器出力１５１１が負であれば（Ｓ１６０７−Ｎｏ）、制御回路１５０６はＶｒｅｆ＜２＞をＬｏｗに設定する（Ｓ１６０９）。
【００９６】
次に、制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６１０）。その後、制御回路１５０６は、平均波高値９０４の２番目のビットＶｒｅｆ＜１＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６１１，Ｓ１６１２）。一定時間後（Ｓ１６１３、１μｓ）、積分器出力１５１１が正であれば（Ｓ１６１４−Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜１＞をＨｉｇｈに設定する（Ｓ１６１５）。積分器出力１５１１が負であれば（Ｓ１６１４−Ｎｏ）、制御回路１５０６はＶｒｅｆ＜１＞をＬｏｗに設定する（Ｓ１６１６）。
【００９７】
次に、制御回路１５０６は、リセット信号１５１２をＨｉｇｈにしてリセット付き積分器１５０５をリセットする（Ｓ１６１７）。その後、制御回路１５０６は、平均波高値９０４の３番目のビットＶｒｅｆ＜０＞をＨｉｇｈに設定し、リセット信号１５１２をＬｏｗに設定して、リセット付き積分器１５０５の動作を開始させる（Ｓ１６１８，Ｓ１６１９）。一定時間後（Ｓ１６２０、１μｓ）、積分器出力１５１１が正であれば（Ｓ１６２１−Ｙｅｓ）、制御回路１５０６はＶｒｅｆ＜０＞をＨｉｇｈに設定する（Ｓ１６２２）。積分器出力１５１１が負であれば（Ｓ１６２１−Ｎｏ）、制御回路１５０６はＶｒｅｆ＜０＞をＬｏｗに設定する（Ｓ１６２３）。
【００９８】
その後、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替え、比較器９０２が平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ１６２４）。比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ１６２５−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定する（Ｓ１６２７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ１６２５−Ｎｏ、Ｓ１６２６−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定する（Ｓ１６２８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ１６２６−Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定する（Ｓ１６２９）。
【００９９】
その後、制御回路８０３は判定トリガ信号８０７をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ１６３０，Ｓ１６３１）。
【０１００】
＜実施の形態１の効果＞
以上説明した本実施の形態１における電気信号伝送装置によれば、ＤＦＥ３１３は、平均波高値判定器８０１と制御回路８０３とが追加されていることで、以下のような効果を得ることができる。
【０１０１】
（１）ＤＦＥ３１３は、平均波高値判定器８０１を有することで、加算器４０２の出力に基づく平均波高値を検出し、検出した平均波高値と閾値との大小関係を比較する。比較の結果、平均波高値が閾値より大きい場合は、基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から上げて、ＤＡＣ７０６〜７１０の分解能を初期値から粗くする。これにより、ＤＡＣ７０６〜７１０の出力範囲を増やすように制御することができる。逆に、平均波高値が閾値より小さい場合は、基準値生成回路７１１の出力の基準値をプログラムで設定された初期値から下げて、ＤＡＣ７０６〜７１０の分解能を初期値から細かくする。これにより、ＤＡＣ７０６〜７１０の出力範囲を減らすように制御することができる。
【０１０２】
（２）ＤＦＥ３１３は、制御回路８０３を有することで、平均波高値を検出してＤＡＣ７０６〜７１０の分解能を切り替えるまで、ＤＦＥ３１３におけるフィルタのタップ係数の更新を止めることができる。そして、ＤＡＣ７０６〜７１０の分解能を切り替えた後は、更新を止めていたフィルタのタップ係数の更新を開始することができる。
【０１０３】
（３）平均波高値判定器８０１内の平均波高値検出器９０１は、ＡＤＣ１１０１、掛け算器１１０２、引き算器１１０３、積分器１１０４、積分器１１０４の出力から引き算器１１０３の入力へのフィードバックループを有する。このフィードバックループにより、引き算器１１０３への入力であるＤＦＥ波高値１１０５と、積分器１１０４からの出力である平均波高値９０４とが一致するように動作して平均化を行うため、ＤＦＥ３１３の平均波高値を検出することができる。
【０１０４】
（４）平均波高値判定器８０１内の平均波高値検出器９０１は、掛け算器１２０１、ＤＡＣ１２０２、比較器１２０３、積分器１２０５、積分器１２０５の出力を掛け算器１２０１の入力へのフィードバックループを有する。このフィードバックループにより、平均波高値９０４をＤＡＣ１２０２でアナログ値に変換した値と、ＤＦＥサンプルホールド出力７１８の平均値とを一致させるように動作し、ＤＦＥ３１３の平均波高値を検出することができる。この構成によれば、高速なＡＤＣが使えない場合に良好に適用することができる。
【０１０５】
（５）平均波高値判定器８０１内の平均波高値検出器９０１は、掛け算器１５０１、ＤＡＣ１５０２、比較器１５０３、積分器１５０５、制御回路１５０６、制御回路１５０６の出力を掛け算器１５０１の入力へのフィードバックループを有する。このフィードバックループにより、平均波高値９０４を上のビットから順にＨｉｇｈにして、ＤＦＥサンプルホールド出力７１８の平均値との大小を比較し、上のビットから順に値を確定し、平均波高値を検出することができる。この構成によれば、二分探査を用いて平均波高値を検出する場合に良好に適用することができる。
【０１０６】
（６）上記（１）により、ＤＡＣ７０６〜７１０の出力範囲を増やす（レンジを広くする）、または出力範囲を減らす（レンジを狭くする）ように制御することができるので、ＤＡＣ７０６〜７１０のビット数を増やすことなく柔軟に伝送路の違いに対応可能となる。すなわち、ＤＦＥ３１３の入力波高値が大きい伝送路では、ＤＡＣ７０６〜７１０の出力範囲を広くして大きなタップ係数に対応可能とする。逆に、ＤＦＥ３１３の入力波高値が小さい伝送路では、ＤＡＣ７０６〜７１０の分解能を小さくして低い量子化雑音への要求に対応可能とする。この結果、伝送路の違いに対応させてＤＡＣ７０６〜７１０の分解能とレンジを最適化することができ、柔軟に伝送路に対応しつつ面積や消費電力の増加を抑えることが可能となる。
【０１０７】
［実施の形態２］
実施の形態２における電気信号伝送装置について、図１８〜図２２を用いて説明する。本実施の形態２における電気信号伝送装置は、上述した実施の形態１における電気信号伝送装置と比較して、判定帰還型等化器（ＤＦＥ）を、ＤＡＣの分解能切替だけでなく、フィルタ係数調整器のゲイン切替を行い、タップ係数収束ループゲインを調整する方式とする点が異なっている。以下においては、上述した実施の形態１と異なる点を主に説明する。
【０１０８】
＜実施の形態２の判定帰還型等化器（ＤＦＥ）＞
まず、図１８を用いて、本実施の形態２のＤＦＥ３１３について説明する。図１８は、本実施の形態２のＤＦＥ３１３の構成の一例を示す図である。
【０１０９】
本実施の形態２のＤＦＥ３１３は、上述した実施の形態１の図８の構成に対して、平均波高値判定器８０１からフィルタ係数調整器７００に出力するゲイン切替信号１７０１が追加されている。
【０１１０】
＜平均波高値判定器＞
続いて、上述したＤＦＥ３１３内の平均波高値判定器８０１について、図１９を用いて説明する。図１９は、平均波高値判定器８０１の構成の一例を示す図である。
【０１１１】
平均波高値判定器８０１は、上述した実施の形態１の図９の構成に対して、平均波高値判定器８０１内の比較器９０２からゲイン切替信号１７０１が出力される。すなわち、本実施の形態２の平均波高値判定器８０１は、平均波高値検出器９０１、比較器９０２から構成され、この比較器９０２からフィルタ係数調整器７００に対してゲイン切替信号１７０１が出力される。なお、平均波高値検出器９０１は、上述した図１２、図１３、図１５に示した構成と同様である。
【０１１２】
＜フィルタ係数調整器＞
続いて、上述したＤＦＥ３１３内のフィルタ係数調整器７００について、図２０を用いて説明する。図２０は、フィルタ係数調整器７００の構成の一例を示す図である。
【０１１３】
フィルタ係数調整器７００は、判定器１９０１、相関器１９０２、平均化フィルタ１９０３，１９０４，１９０５，１９０６，１９０７から構成される。
【０１１４】
判定器１９０１は、ＤＦＥサンプルホールド出力７１８とＤＦＥ出力データ４１６とが入力され、波高値がプログラムなどで設定されている目標波高値より高いか低いかを判定する。判定器１９０１の構成は、図２１を用いて後述する。判定器１９０１の出力の判定結果１９０８は相関器１９０２に入力され、ＤＦＥ出力の遅延データ列７１９との相関を取る。
【０１１５】
ＤＦＥ出力データ４１６の１クロック前のデータと判定結果１９０８との相関を取ったものを平均化フィルタ１９０３に入力し、タップ１係数コード７１３を出力する。同様に、ＤＦＥ出力データ４１６の２〜５クロック前のデータと判定結果１９０８とでそれぞれ相関を取り、それらの結果をそれぞれ平均化フィルタ１９０４〜１９０７に入力して平均化し、タップ２〜５係数コード７１４〜７１７を出力する。ＤＦＥ３１３内でタップ係数はフィードバックループで収束するようになっており、判定結果１９０８の平均値が０に近づくように各タップ係数が収束する。
【０１１６】
平均化フィルタ１９０３〜１９０７はフィルタ係数調整器制御信号８０９がＨｉｇｈの間、値を更新し、平均波高値判定器８０１内の比較器９０２から出力されるゲイン切替信号１７０１が高くなると、平均化回数を増やしてゲインを下げるように動作する。逆に、ゲイン切替信号１７０１が低くなると、平均化回数を減らしてゲインを上げるように動作する。
【０１１７】
＜判定器＞
続いて、上述したフィルタ係数調整器７００内の判定器１９０１について、図２１を用いて説明する。図２１は、判定器１９０１の構成の一例を示す図である。
【０１１８】
判定器１９０１は、掛け算器２００１、ＤＡＣ２００２、比較器２００３から構成される。ＤＦＥ出力データ４１６は、プログラムなどで設定されている目標波高値と掛け算器２００１において掛け合わされ、ＤＡＣ２００２においてアナログ電圧に変換される。ＤＡＣ２００２からの出力は、比較器２００３においてＤＦＥサンプルホールド出力７１８と大小を比較され、ＤＦＥサンプルホールド出力７１８がＤＡＣ２００２の出力より大きい場合は＋１が出力され、小さい場合は−１が出力される。
【０１１９】
＜平均波高値検出の動作＞
続いて、上述したＤＦＥ３１３における平均波高値検出の動作を、図２２を用いて説明する。図２２は、平均波高値検出の動作シーケンスの一例を示す図である。
【０１２０】
まず、制御回路８０３は、フィルタ係数調整器制御信号８０９をＬｏｗとしてタップ係数の更新を止め、その後、平均波高値検出制御信号８０５をＨｉｇｈとし、平均波高値検出器９０１において平均波高値検出を開始する（Ｓ２１０１，Ｓ２１０２）。その後、待ち時間を経て、制御回路８０３が判定トリガ信号８０７をＬｏｗからＨｉｇｈに切り替えると、比較器９０２は平均波高値９０４とＤＡＣ分解能切替閾値信号８０６とを比較する（Ｓ２１０３，Ｓ２１０４）。
【０１２１】
比較の結果、平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より小さければ（Ｓ２１０５−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を１に設定し、ゲイン切替信号１７０１を１に設定する（Ｓ２１０７）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の２倍より大きく３倍より小さければ（Ｓ２１０５−Ｎｏ、Ｓ２１０６−Ｙｅｓ）、ＤＡＣ分解能切替信号８０２を２に設定し、ゲイン切替信号１７０１を２に設定する（Ｓ２１０８）。平均波高値９０４がＤＡＣ分解能切替閾値信号８０６の３倍より大きければ（Ｓ２１０６−Ｎｏ）、ＤＡＣ分解能切替信号８０２を３に設定し、ゲイン切替信号１７０１を３に設定する（Ｓ２１０９）。
【０１２２】
その後、制御回路８０３は、判定トリガ信号８０７をＬｏｗとし、フィルタ係数調整器制御信号８０９をＨｉｇｈにして、それまで更新を止めていたタップ係数の更新を開始する（Ｓ２１１０，Ｓ２１１１）。
【０１２３】
＜実施の形態２の効果＞
以上説明した本実施の形態２における電気信号伝送装置によれば、上述した実施の形態１と同様の効果（（１）〜（６））に加えて、以下のような異なる効果を得ることができる。
【０１２４】
（１１）ＤＦＥ３１３は、平均波高値判定器８０１からフィルタ係数調整器７００に出力するゲイン切替信号１７０１が追加されている。これにより、ＤＡＣ７０６〜７１０の分解能切替だけでなく、フィルタ係数調整器７００のゲイン切替を行い、タップ係数収束ループゲインを調整することができる。この結果、ＤＡＣ７０６〜７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを分解能の増減方向と逆方向に切り替えることで、フィルタのタップ係数収束ループのゲインの変化を抑えることができる。
【０１２５】
（１２）ＤＦＥ３１３は、制御回路８０３を有することで、平均波高値を検出してＤＡＣ７０６〜７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを切り替えるまで、ＤＦＥ３１３におけるフィルタのタップ係数の更新を止めることができる。そして、ＤＡＣ７０６〜７１０の分解能を切り替え、かつ、フィルタ係数調整器７００のゲインを切り替えた後は、更新を止めていたフィルタのタップ係数の更新を開始することができる。
【０１２６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、上記した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１２７】
１０１…装置内基板、１０２…信号処理用半導体集積回路装置、１０３…通信用半導体集積回路装置、１０４…コネクタ、
２０１…装置内基板、２０２…装置内伝送路基板、２０３…装置内基板、２０４…信号処理用半導体集積回路装置、２０５…中継器、２０６…中継器、２０７…通信用半導体集積回路装置、２０８…コネクタ、２０９…コネクタ、２１０…コネクタ、
３０１…半導体集積回路装置、３０２…伝送路、３０３…半導体集積回路装置、３０４…送信機、３０５…信号処理部、３０６…パラレルシリアル変換器、３０７…ＦＦＥ、３０９…ＰＬＬ、３１０…受信機、３１１…信号処理部、３１２…ＣＴＬＥ、３１３…ＤＦＥ、３１４…ＰＬＬ、３１５…ＣＤＲ、３１６…シリアルパラレル変換器、３１８…ＣＴＬＥ出力、３１９…ＤＦＥクロック、
４０１…ＤＦＥタップ加算出力、４０２…加算器、４０３…サンプルホールド回路、４０４…比較器、４０５…タップ１可変アンプ、４０６…タップ２可変アンプ、４０７…タップ３可変アンプ、４０８…タップ４可変アンプ、４０９…タップ５可変アンプ、４１０…シフトレジスタ、４１１…フリップフロップ、４１２…フリップフロップ、４１３…フリップフロップ、４１４…フリップフロップ、４１５…フリップフロップ、４１６…ＤＦＥ出力データ、
５０１…タップ１、５０２…タップ２、５０３…タップ３、５０４…タップ４、５０５…タップ５、
７００…フィルタ係数調整器、７０１…掛け算器、７０２…掛け算器、７０３…掛け算器、７０４…掛け算器、７０５…掛け算器、７０６…ＤＡＣ、７０７…ＤＡＣ、７０８…ＤＡＣ、７０９…ＤＡＣ、７１０…ＤＡＣ、７１１…基準値生成回路、７１２…基準値、７１３…タップ１係数コード、７１４…タップ２係数コード、７１５…タップ３係数コード、７１６…タップ４係数コード、７１７…タップ５係数コード、７１８…ＤＦＥサンプルホールド出力、７１９…遅延データ列、
８０１…平均波高値判定器、８０２…ＤＡＣ分解能切替信号、８０３…制御回路、８０５…平均波高値検出制御信号、８０６…ＤＡＣ分解能切替閾値信号、８０７…判定トリガ信号、８０８…ＤＡＣ分解能切替信号初期値、８０９…フィルタ係数調整器制御信号、
９０１…平均波高値検出器、９０２…比較器、９０４…平均波高値、
１００１…基準電流源、１００２…電流源回路、１００３…電流ミラー回路、１００４…電流ミラー回路、１００５…電流ミラー回路、１００６…スイッチ、１００７…スイッチ、１００８…スイッチ、１００９…電流源回路、
１１０１…ＡＤＣ、１１０２…掛け算器、１１０３…引き算器、１１０４…積分器、１１０５…ＤＦＥ波高値、
１２０１…掛け算器、１２０２…ＤＡＣ、１２０３…比較器、１２０４…掛け算器、１２０５…積分器、１２０８…平均出力電圧、１２１０…波高値比較結果、
１５０１…掛け算器、１５０２…ＤＡＣ、１５０３…比較器、１５０４…掛け算器、１５０５…リセット付き積分器、１５０６…制御回路、１５０８…ＤＡＣ出力、１５０９…比較器出力、１５１０…掛け算器出力、１５１１…積分器出力、１５１２…リセット信号、
１７０１…ゲイン切替信号、
１９０１…判定器、１９０２…相関器、１９０３…平均化フィルタ、１９０４…平均化フィルタ、１９０５…平均化フィルタ、１９０６…平均化フィルタ、１９０７…平均化フィルタ、１９０８…判定結果、
２００１…掛け算器、２００２…ＤＡＣ、２００３…比較器。
【図１】
2015125282.tif 000003
【図２】
2015125282.tif 000004
【図３】
2015125282.tif 000005
【図４】
2015125282.tif 000006
【図５】
2015125282.tif 000007
【図６】
2015125282.tif 000008
【図７】
2015125282.tif 000009
【図８】
2015125282.tif 000010
【図９】
2015125282.tif 000011
【図１０】
2015125282.tif 000012
【図１１】
2015125282.tif 000013
【図１２】
2015125282.tif 000014
【図１３】
2015125282.tif 000015
【図１４】
2015125282.tif 000016
【図１５】
2015125282.tif 000017
【図１６】
2015125282.tif 000018
【図１７】
2015125282.tif 000019
【図１８】
2015125282.tif 000020
【図１９】
2015125282.tif 000021
【図２０】
2015125282.tif 000022
【図２１】
2015125282.tif 000023
【図２２】
2015125282.tif 000024
【国際調査報告】
2015125282.tif 000025
2015125282.tif 000026
2015125282.tif 000027