(57)【要約】本発明は、膜質バラツキが小さい酸化物半導体膜を成膜することのできる薄膜トランジスタの製造方法を提供することを目的とする。本発明は、酸化物半導体層（４０）を有する薄膜トランジスタの製造方法であって、スパッタ法によって基板（１０）の上方に酸化物半導体膜（４０ａ）を成膜する工程と、酸化物半導体膜（４０ａ）を加工することによって所定形状の酸化物半導体層（４０）を形成する工程とを含み、酸化物半導体膜（４０ａ）を成膜する工程では、第１のパワー密度で第１の酸化物半導体膜（４１ａ）を成膜し、次いで、第１のパワー密度とは異なる第２のパワー密度で第１の酸化物半導体膜（４１ａ）の上に第２の酸化物半導体膜（４２ａ）を成膜する。
2015059850.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体層を有する薄膜トランジスタの製造方法であって、
スパッタ法によって基板の上方に酸化物半導体膜を成膜する工程と、
前記酸化物半導体膜を加工することによって所定形状の前記酸化物半導体層を形成する工程とを含み、
前記酸化物半導体膜を成膜する工程では、第１のパワー密度で第１の酸化物半導体膜を成膜し、次いで、第１のパワー密度とは異なる第２のパワー密度で前記第１の酸化物半導体膜の上に第２の酸化物半導体膜を成膜する、
薄膜トランジスタの製造方法。
【請求項２】
前記第２のパワー密度は、前記第１のパワー密度よりも大きい、
請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記第２のパワー密度は、前記第１のパワー密度の１１０％以上である、
請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第１の酸化物半導体膜の膜厚は、前記第２の酸化物半導体膜の膜厚よりも大きい、
請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記第１の酸化物半導体膜の膜厚は、１０ｎｍ以上であり、
前記第２の酸化物半導体膜の膜厚は、５ｎｍ以下である、
請求項４に記載の薄膜トランジスタの製造方法。
【請求項６】
前記第２の酸化物半導体膜の膜厚は、前記第１の酸化物半導体膜の膜厚よりも大きい、
請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記第１の酸化物半導体膜の膜厚は、５ｎｍ以下であり、
前記第２の酸化物半導体膜の膜厚は、１０ｎｍ以上である、
請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
前記薄膜トランジスタの製造方法は、
前記基板の上方にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記酸化物半導体膜を形成する前記工程と、
前記酸化物半導体膜を加工することによって所定形状の前記酸化物半導体層を形成する前記工程と、
前記酸化物半導体層の一部を露出させるように、前記酸化物半導体層上に絶縁層を形成する工程と、
前記酸化物半導体層の露出した部分に接続されるように、前記絶縁層上にソース電極及びドレイン電極を形成する工程とを含む、
請求項１〜７のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項９】
前記酸化物半導体膜は、透明アモルファス酸化物半導体からなる、
請求項１〜８のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記透明アモルファス酸化物半導体は、ＩｎＧａＺｎＯである、
請求項９に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。【０００３】
近年、薄膜トランジスタのチャネル層として酸化物半導体を用いる技術が検討されている。例えば、特許文献１には、スパッタ法によって酸化物半導体膜を成膜する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４０９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の方法では、酸化物半導体膜の膜質バラツキが大きく、面内均一性が悪いという問題がある。【０００６】
本開示は、膜質バラツキが小さい酸化物半導体膜を成膜することのできる薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、薄膜トランジスタの製造方法の一態様は、酸化物半導体層を有する薄膜トランジスタの製造方法であって、スパッタ法によって基板の上方に酸化物半導体膜を成膜する工程と、前記酸化物半導体膜を加工することによって所定形状の前記酸化物半導体層を形成する工程とを含み、前記酸化物半導体膜を成膜する工程では、第１のパワー密度で第１の酸化物半導体膜を成膜し、次いで、第１のパワー密度とは異なる第２のパワー密度で前記第１の酸化物半導体膜の上に第２の酸化物半導体膜を成膜することを特徴とする。
【発明の効果】
【０００８】
本開示によれば、酸化物半導体膜の膜質バラツキを小さくすることができ、面内均一性に優れた酸化物半導体膜を成膜することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１に係る薄膜トランジスタの断面図である。
【図２】図２は、実施の形態１に係る薄膜トランジスタの製造方法における各工程の断面図である。
【図３】図３は、実施の形態１における複数種の酸化物半導体膜を成膜したときのパワー密度と膜厚とを示す図である。
【図４Ａ】図４Ａは、実施の形態１における複数種の酸化物半導体膜をμ−ＰＣＤ法によって測定したときの信号強度の膜分布を示す図である。
【図４Ｂ】図４Ｂは、実施の形態１における複数種の酸化物半導体膜をμ−ＰＣＤ法によって測定したときの減衰時間τ１の膜分布を示す図である。
【図４Ｃ】図４Ｃは、実施の形態１における複数種の酸化物半導体膜をμ−ＰＣＤ法によって測定したときの減衰時間τ２の膜分布を示す図である。
【図５】図５は、実施の形態１における複数種の酸化物半導体膜の各膜における膜質バラツキを示す図である。
【図６】図６は、実施の形態１における酸化物半導体膜のパワー密度と膜質バラツキとの関係を示す図である。
【図７】図７は、実施の形態２に係る薄膜トランジスタの断面図である。
【図８】図８は、実施の形態２における複数種の酸化物半導体膜を成膜したときのパワー密度と膜厚とを示す図である。
【図９】図９は、実施の形態２における複数種の酸化物半導体膜の各膜における膜質バラツキを示す図である。
【図１０】図１０は、実施の形態２における酸化物半導体膜のパワー密度と膜質バラツキとの関係を示す図である。
【図１１】図１１は、実施の形態３に係る薄膜トランジスタの断面図である。
【図１２】図１２は、実施の形態３における複数種の酸化物半導体層における各層の酸化物半導体膜を成膜したときのパワー密度と膜厚とを示す図である。
【図１３】図１３は、実施の形態３における層構造の異なる複数の酸化物半導体層の各々の膜質バラツキを示す図である。
【図１４】図１４は、実施の形態３における層構造の異なる複数の酸化物半導体層の各々の膜質バラツキを示す図である。
【図１５】図１５は、実施の形態３における４層構造の酸化物半導体層の各々の膜質バラツキを示す図である。
【図１６】図１６は、実施の形態３における４層構造の酸化物半導体層の第１の酸化物半導体膜の膜厚依存性を示す図である。
【図１７Ａ】図１７Ａは、実施の形態３における実施例３−５の酸化物半導体層をμ−ＰＣＤ法によって測定したときの信号強度の膜分布を示す図である。
【図１７Ｂ】図１７Ｂは、実施の形態３における実施例３−５の酸化物半導体層をμ−ＰＣＤ法によって測定したときの減衰時間τ１の膜分布を示す図である。
【図１７Ｃ】図１７Ｃは、実施の形態３における実施例３−５の酸化物半導体層をμ−ＰＣＤ法によって測定したときの減衰時間τ２の膜分布を示す図である。
【図１８】図１８は、実施の形態４に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図１９】図１９は、実施の形態４に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。
【図２０】図２０は、変形例１に係る薄膜トランジスタの断面図である。
【図２１】図２１は、変形例２に係る薄膜トランジスタの断面図である。
【発明を実施するための形態】
【００１０】
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１１】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１２】
（実施の形態１）
以下、実施の形態１に係る薄膜トランジスタ１及びその製造方法について説明する。
【００１３】
［薄膜トランジスタ１の構成］
まず、実施の形態１に係る薄膜トランジスタ１の構成について、図１を用いて説明する。図１は、実施の形態１に係る薄膜トランジスタ１の断面図である。
【００１４】
図１に示すように、薄膜トランジスタ１は、酸化物半導体層をチャネル層とするＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁膜３０と、酸化物半導体層４０と、絶縁層５０と、ソース電極６０Ｓ及びドレイン電極６０Ｄとを備える。本実施の形態における薄膜トランジスタ１は、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
【００１５】
以下、本実施の形態に係る薄膜トランジスタ１の各構成要素について詳述する。
【００１６】
基板１０は、例えば、ガラス基板であるが、基板１０は、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状のフレキシブル基板であってもよい。なお、基板１０の表面にアンダーコート層を形成してもよい。
【００１７】
ゲート電極２０は、導電性材料からなる単層構造又は多層構造の電極であり、基板１０の上に所定形状で形成される。ゲート電極２０の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属若しくはこれらの合金（モリブデンタングステン等）が用いられる。なお、ゲート電極２０の材料は、これらに限らず、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェン、ポリアセチレン等の導電性高分子等を用いてもよい。
【００１８】
ゲート絶縁膜３０は、ゲート電極２０と酸化物半導体層４０との間に成膜される。例えば、ゲート絶縁膜３０は、基板１０上に形成されたゲート電極２０の上に成膜される。ゲート絶縁膜３０は、例えば、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの積層膜である。
【００１９】
酸化物半導体層４０は、薄膜トランジスタ１のチャネル層であり、ゲート電極２０と対向する位置において、ゲート絶縁膜３０上に所定形状で形成される。例えば、酸化物半導体層４０は、ゲート電極２０の上方において、ゲート絶縁膜３０上に島状に形成される。
【００２０】
酸化物半導体層４０は、第１の酸化物半導体層４１と第２の酸化物半導体層４２との積層構造である。第１の酸化物半導体層４１は、ゲート絶縁膜３０上に形成されており、第２の酸化物半導体層４２は、第１の酸化物半導体層４１の上に形成されている。
【００２１】
本実施の形態において、第１の酸化物半導体層４１の膜厚は、第２の酸化物半導体層４２の膜厚よりも大きい。言い換えると、第２の酸化物半導体層４２の膜厚は、第１の酸化物半導体層４１の膜厚よりも小さい。例えば、第１の酸化物半導体層４１の膜厚は、１０ｎｍ以上であり、第２の酸化物半導体層４２の膜厚は、５ｎｍ以下である。
【００２２】
なお、第１の酸化物半導体層４１と第２の酸化物半導体層４２とは、同じ材料を用いて成膜されているが、後述するように、成膜時のパワー密度が異なる。
【００２３】
第１の酸化物半導体層４１及び第２の酸化物半導体層４２の材料には、例えば、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。本実施の形態では、第１の酸化物半導体層４１及び第２の酸化物半導体層４２の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む酸化物であるＩｎＧａＺｎＯＸ（ＩＧＺＯ）を用いている。
【００２４】
透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるのでフレキシブル基板上に容易に形成することができる。
【００２５】
絶縁層５０は、酸化物半導体層４０を覆うようにゲート絶縁膜３０上に成膜される。絶縁層５０は、酸化物半導体層４０を保護する保護膜（チャネル保護層）として機能する。絶縁層５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００２６】
なお、シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層４０の性能劣化を抑制できる。さらに、絶縁層５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００２７】
また、絶縁層５０には、当該絶縁層５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５０の開口部を介して、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとが接続されている。
【００２８】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、酸化物半導体層４０と接続されるように、絶縁層５０の上に所定形状で形成される。具体的には、ソース電極６０Ｓ及びドレイン電極６０Ｄの各々は、絶縁層５０に形成された開口部を介して第２の酸化物半導体層４２に接続されている。また、ソース電極６０Ｓ及びドレイン電極６０Ｄは、基板水平方向に離間して対向配置されている。
【００２９】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、導電性材料からなる単層構造又は多層構造の電極である。ソース電極６０Ｓ及びドレイン電極６０Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６０Ｓ及びドレイン電極６０Ｄは、下から順に、モリブデン膜（Ｍｏ膜）、銅膜（Ｃｕ膜）及び銅マンガン合金膜（ＣｕＭｎ膜）が形成された３層構造の電極である。
【００３０】
［薄膜トランジスタ１の製造方法］
次に、実施の形態１に係る薄膜トランジスタ１の製造方法について、図２を用いて説明する。図２は、実施の形態１に係る薄膜トランジスタ１の製造方法における各工程の断面図である。
【００３１】
まず、図２の（ａ）に示すように、基板１０を準備し、基板１０の上方に所定形状のゲート電極２０を形成する。例えば、基板１０上に金属膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極２０を形成する。なお、ゲート電極２０を形成する前に、基板１０の表面にアンダーコート層を形成してもよい。
【００３２】
次に、図２の（ｂ）に示すように、ゲート電極２０の上にゲート絶縁膜３０を形成する。本実施の形態では、ゲート電極２０を覆うように基板１０上の全面にゲート絶縁膜３０を成膜した。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート電極２０を形成する。
【００３３】
ゲート絶縁膜３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。
【００３４】
ゲート絶縁膜３０は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁膜３０として、シリコン窒化膜とシリコン酸化膜とを順に成膜した積層膜を用いることができる。シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
【００３５】
次に、図２の（ｃ）に示すように、基板１０の上方に酸化物半導体膜４０ａを成膜する。具体的には、ゲート絶縁膜３０の上に、酸化物半導体膜４０ａとして第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａをスパッタ法によって成膜する。
【００３６】
この場合、まず、第１のパワー密度（電力密度）によるスパッタリングによって第１の酸化物半導体膜４１ａを成膜し、次いで、第１のパワー密度とは異なる第２のパワー密度によるスパッタリングによって第１の酸化物半導体膜４１ａの上に第２の酸化物半導体膜４２ａを成膜する。
【００３７】
本実施の形態では、下層の第１の酸化物半導体膜４１ａの膜厚が上層の第２の酸化物半導体膜４２ａの膜厚よりも大きくなるように、酸化物半導体膜４０ａを成膜している。言い換えると、第２の酸化物半導体膜４２ａの膜厚が第１の酸化物半導体膜４１ａの膜厚よりも小さくなるように、酸化物半導体膜４０ａを成膜している。例えば、第１の酸化物半導体膜４１ａの膜厚は、１０ｎｍ以上であり、第２の酸化物半導体膜４２ａの膜厚は、５ｎｍ以下である。
【００３８】
第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの材料は、いずれもＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体である。この場合、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを成膜する各工程において、ターゲット材としてＩｎ、Ｇａ及びＺｎを用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスとを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、透明アモルファスＩｎＧａＺｎＯ膜を成膜することができる。
【００３９】
第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとの成膜は、同一の真空装置内において連続して行うことができる。例えば、第１のパワー密度で第１の酸化物半導体膜４１ａを成膜した後に、パワー密度を変更して、続けて第２のパワー密度で第２の酸化物半導体膜４２ａを成膜する。この場合、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとは真空を破らずに連続成膜される。
【００４０】
第１のパワー密度から第２のパワー密度へとパワー密度を変更する場合、パワー密度がアナログ的に徐々に変化するように変更してもよいし、第１のパワー密度から第２のパワー密度へとデジタル的に切り替えるように変更してもよい。
【００４１】
また、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを連続成膜する場合、プラズマ（Ａｒプラズマ）放電を行ったまま成膜を続けると、真空チャンバー内のプラズマが安定しないことがあり、所望の膜質の酸化物半導体膜が得られない場合がある。特に、プラズマ放電を行ったままパワー密度をデジタル的に切り替えると、切り替え直後のプラズマが安定せずに、数ｎｍの酸化物半導体膜を成膜する場合、所望の膜質の酸化物半導体膜が得られないことがある。
【００４２】
したがって、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを同じチャンバー内で連続成膜する場合であっても、第１の酸化物半導体膜４１ａを成膜した後に、プラズマ放電を一旦停止させて、パワー密度を切り替えた後で、再びプラズマ放電を開始させるとよい。特に、本実施の形態では、第２の酸化物半導体膜４２ａの膜厚が５ｎｍ以下であるので、プラズマ放電を一旦停止させてパワー密度を切り替えるとよい。
【００４３】
また、本実施の形態のように、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを同じチャンバー内で真空を破らずに連続的に成膜すると、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとの界面が現われにくくなる。特に、パワー密度をアナログ的に徐々に変化させると、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとの界面が現われにくくなる。
【００４４】
したがって、この場合、酸化物半導体膜４０ａは、膜質の異なる２層（第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａ）からなる単一膜として考えることもできる。つまり、酸化物半導体膜４０ａは、バルク層（第１の酸化物半導体層４１）に対して表面層（第２の酸化物半導体層４２）が改質された層とみなすことができる。
【００４５】
なお、本実施の形態では、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを同じチャンバー内で連続的に成膜したが、これに限らない。例えば、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを別々のスパッタ装置で成膜してもよい。
【００４６】
なお、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａを成膜するときのパワー密度及び膜厚と、酸化物半導体膜４０ａの膜質との詳細な関係については、後述する。
【００４７】
次に、図２の（ｄ）に示すように、酸化物半導体膜４０ａを所定の形状に加工することによって、所定形状の酸化物半導体層４０を形成する。
【００４８】
例えば、酸化物半導体膜４０ａは、フォトリソグラフィ法及びウェットエッチング法を用いて所定形状の酸化物半導体層４０に加工することができる。具体的には、まず、酸化物半導体膜４０ａ（第２の酸化物半導体膜４２ａ）上にレジストを形成して、ゲート電極２０に対向する位置にレジストを残すように当該レジストを加工する。そして、レジストが形成されていない領域の酸化物半導体膜４０ａをエッチングによって除去する。これにより、ゲート電極２０に対向する位置に島状の酸化物半導体層４０を形成することができる。
【００４９】
なお、酸化物半導体膜４０ａがＩｎＧａＺｎＯである場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いればよい。
【００５０】
本実施の形態では、酸化物半導体膜４０ａは第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとの積層膜である。したがって、酸化物半導体膜４０ａをパターニングすることによって、第１の酸化物半導体層４１と第２の酸化物半導体層４２との積層膜として島状の酸化物半導体層４０を形成することができる。
【００５１】
なお、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを同時にパターニングしているので、第１の酸化物半導体層４１と第２の酸化物半導体層４２は同じ形状にパターニングされる。
【００５２】
次に、図２の（ｅ）に示すように、酸化物半導体層４０の上に絶縁層５０を形成する。本実施の形態では、酸化物半導体層４０を覆うようにしてゲート絶縁膜３０上の全面に絶縁層５０を成膜した。
【００５３】
絶縁層５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【００５４】
次に、酸化物半導体層４０の一部を露出させるように、絶縁層５０にコンタクトホールを形成する。本実施の形態では、絶縁層５０にコンタクトホールを形成することによって第２の酸化物半導体層４２の一部を露出させる。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層５０の一部をエッチング除去することによって、酸化物半導体層４０のソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホールを形成する。
【００５５】
例えば、絶縁層５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【００５６】
次に、図２の（ｆ）に示すように、酸化物半導体層４０に接続されたソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。例えば、絶縁層５０に形成したコンタクトホールを埋めるようにして、絶縁層５０上に所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成する。
【００５７】
本実施の形態では、ソース電極６０Ｓ及びドレイン電極６０Ｄとして、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との三層構造の電極を形成した。この場合、まず、絶縁層５０のコンタクトホールを埋めるようにして絶縁層５０上に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリング法によって順に成膜する。その後、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の積層膜をパターニングする。これにより、所定形状のソース電極６０Ｓ及びドレイン電極６０Ｄを形成することができる。
【００５８】
なお、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の積層膜のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【００５９】
以上のようにして、図１に示す構成の薄膜トランジスタ１を製造することができる。
【００６０】
［酸化物半導体膜のスパッタリング条件と膜質バラツキとの関係］
次に、本実施の形態に係る薄膜トランジスタ１の酸化物半導体膜４０ａについて、スパッタ条件と膜質バラツキとに関する実験を行ったので、以下説明する。
【００６１】
本実験では、パワー密度を変えて、複数種の酸化物半導体膜４０ａ（第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａ）をスパッタ法によって成膜して、各酸化物半導体膜４０ａの膜質バラツキを評価した。具体的な酸化物半導体膜４０ａの成膜方法は、上記と同様である。
【００６２】
また、本実験では、基板温度を室温とし、ガス流量比をＯ２／（Ａｒ＋Ｏ２）＝５％とし、酸化物半導体膜４０ａ（第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａ）としてＩｎＧａＺｎＯ４を成膜した。なお、各酸化物半導体膜４０ａの成膜条件は、パワー密度以外変更していない。
【００６３】
図３は、その複数種の酸化物半導体膜４０ａを成膜したときのパワー密度と膜厚とを示している。なお、本実施の形態では、いずれも、第１の酸化物半導体膜４１ａの膜厚ｔ１が第２の酸化物半導体膜４２ａの膜厚ｔ２よりも大きい（ｔ１＞ｔ２）場合である。
【００６４】
具体的には、図３に示すように、比較例１−１及び比較例１−２では、それぞれパワー密度を１．９、２．２（Ｗ／ｃｍ２）として６０ｎｍの第１の酸化物半導体膜４１ａのみを成膜した。
【００６５】
また、実施例１−１〜実施例１−５では、いずれもパワー密度を１．９（Ｗ／ｃｍ２）として６０ｎｍの第１の酸化物半導体膜４１ａを成膜し、その後それぞれパワー密度を、０．６２、０．９３、１．２、２．２、２．５（Ｗ／ｃｍ２）の５パターンに変えて２ｎｍの第２の酸化物半導体膜４２ａを成膜した。
【００６６】
なお、第２の酸化物半導体膜４２ａの膜厚ｔ２は、スパッタ条件をもとに想定される膜厚（想定膜厚）であり、実施例１−１〜実施例１−５における各成膜処理時間（秒）は、それぞれ、約４（秒）、約３（秒）、約２（秒）、約１（秒）、約１（秒）である。
【００６７】
このように成膜した２つの比較例（比較例１−１、比較例１−２）と５つの実施例（実施例１−１〜実施例１−５）とにおける酸化物半導体膜４０ａについて、膜質バラツキを評価した。なお、本実験では、マイクロ波光導電減衰（Ｍｉｃｒｏｗａｖｅ  Ｐｈｏｔｏ  Ｃｏｎｄｕｃｔｉｖｉｔｙ  Ｄｅｃａｙ：μ−ＰＣＤ）法で酸化物半導体膜４０ａの電気特性を測定することによって膜質バラツキを評価した。
【００６８】
具体的には、成膜した酸化物半導体膜に励起光及びマイクロ波を照射し、励起光の照射により変化する酸化物半導体膜からの反射波の最大値（ピーク値）を測定した後、励起光の照射を停止し、停止後の反射波の反射率の変化を測定した。このような測定により、反射率のピーク値（信号強度）、反射率がピーク値からピーク値の１／ｅ（ｅは自然対数の底）に減衰するのに要する時間（減衰時間τ１）、及び、反射率がピーク値の１／ｅからピーク値の１／ｅ２に減衰するのに要する時間（減衰時間τ２）を算出できる。そして、算出した信号強度及び減衰時間τ１、τ２に基づいて、酸化物半導体膜の膜質バラツキを測定する。なお、上記２種類の減衰時間のうち、反射率がピーク値からピーク値の１／ｅに減衰するのに要する時間τ１はキャリアのライフタイム（キャリア寿命）である。
【００６９】
このようなμ−ＰＣＤ法の測定原理は次の通りである。
【００７０】
酸化物半導体膜に照射された励起光は、酸化物半導体膜に吸収されて過剰キャリアを生成する。過剰キャリアの密度が増加すると、その消失速度も増え、キャリアの生成速度と消失速度とが等しくなったときに過剰キャリアの密度は一定のピーク値となる。このように過剰キャリアの生成と消失の速度が等しくなると飽和し、過剰キャリアの密度は一定の値を維持するようになるが、励起光の照射を停止すると、過剰キャリアの再結合及び消滅により、過剰キャリアが減少し、最終的には励起光を照射する前の値に戻る。
【００７１】
一方、酸化物半導体膜に照射されたマイクロ波は、酸化物半導体膜の自由キャリアの密度で決まる抵抗率に基づいた反射率で反射される。励起光の照射によって過剰キャリアが生成されると酸化物半導体膜の抵抗率が減少するため、それに伴ってマイクロ波の反射率が増加する。また、励起光の照射が停止されると、過剰キャリアの数が減少するに従って抵抗率が上昇し、マイクロ波の反射率は減少する。
【００７２】
マイクロ波の反射波の強度は、励起光の照射により測定部位に生じる過剰キャリアの影響を受けるが、その影響の度合いは、測定部位における欠陥等の程度にも依存する。つまり、酸化物半導体膜に照射されたマイクロ波の反射波の強度は、励起光の照射によって一時的に強くなった後に減衰するが、酸化物半導体膜の欠陥等が多いほど、その反射波の強度のピーク値は小さくなり、その減衰時間（ライフタイム等）も短くなる。そのため、酸化物半導体膜に照射したマイクロ波の反射波の強度は、酸化物半導体膜の膜質バラツキの指標となる。
【００７３】
つまり、μ−ＰＣＤ法によって測定した、信号強度、減衰時間τ１及び減衰時間τ２の変化を見ることによって、酸化物半導体膜の膜質バラツキ状態を判定することができる。具体的には、信号強度、減衰時間τ１及び減衰時間τ２の各々について、酸化物半導体膜の異なる位置での差が大きい場合は、膜質バラツキが大きいと判定することができる。
【００７４】
一例として、図３のうち比較例１−１及び実施例１−４の酸化物半導体膜４０ａについて、膜の位置（ポジション）に対するμ−ＰＣＤ法による測定結果を、図４Ａ、図４Ｂ及び図４Ｃに示す。図４Ａ、図４Ｂ及び図４Ｃは、それぞれ、信号強度、減衰時間τ１及び減衰時間τ２についての測定結果を示している。なお、図４Ａ、図４Ｂ及び図４Ｃでは、比較例１−１及び実施例１−４のみを示しているが、比較例１−１及び実施例１−４以外についても同様の測定を行っている。
【００７５】
その測定結果をもとに、図３に示す各比較例及び各実施例の各酸化物半導体膜４０ａについて算出した膜質バラツキを、図５及び図６に示す。なお、図５及び図６において、膜質バラツキは、信号強度、減衰時間τ１及び減衰時間τ２の各々について、全測定点中の最大値をＭＡＸとし、全測定点中の最小値をＭＩＮとして、膜質バラツキ＝（ＭＡＸ−ＭＩＮ）／（ＭＡＸ＋ＭＩＮ）として算出した。
【００７６】
また、図５及び図６では、信号強度、減衰時間τ１及び減衰時間τ２の各測定結果について、比較例１−１で規格化して、比較例１−２、実施例１−１〜実施例１−５の膜質バラツキを相対的に評価した結果を示している。
【００７７】
その結果、図５及び図６に示すように、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを異なるパワー密度で成膜して酸化物半導体膜４０ａを作製することによって、酸化物半導体膜４０ａの膜質バラツキを改善できることが分かった。
【００７８】
特に、図５に示すように、実施例１−４では、信号強度、減衰時間τ１及び減衰時間τ２の全ての指標において膜質バラツキが改善できていることが分かる。このことから、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）を、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）よりも大きくすることによって、酸化物半導体膜４０ａの膜質バラツキを大きく改善できると考えられる。
【００７９】
本願発明者らは、このように異なるパワー密度のスパッタリングで成膜した酸化物半導体膜４０ａを成膜することで膜質バラツキを改善できる点について、以下のように考察した。
【００８０】
一般的に酸化物半導体膜の膜質は、酸化物半導体膜に存在する欠陥によって劣化すると考えられる。酸化物半導体膜の欠陥には、酸素欠損や過剰酸素に起因にするものがあるが、これらの酸素欠損や過剰酸素に起因する欠陥は、酸化物半導体膜の成膜後にプラズマ処理を施すことによって、それぞれ酸化作用及び還元作用等によって低減させることができる。この場合、プラズマ処理としては、主にＣＶＤ成膜装置等で行われるＮ２ＯやＮＨ３によるプラズマ処理を行うことが考えられる。
【００８１】
一方、酸化物半導体膜に存在する欠陥は酸素欠損や過剰酸素に起因するものだけではなく、金属元素欠損（例えば、ＩＧＺＯの場合では、Ｉｎ、Ｇａ又はＺｎの欠損）に起因する欠陥も存在すると考えられる。
【００８２】
しかしながら、上記ＣＶＤ成膜装置によるプラズマ処理では、こういった金属元素欠損に起因する欠陥までも低減することができない。
【００８３】
これに対して、本実施の形態では、スパッタ法によって酸化物半導体膜を成膜しているので、金属元素欠損による欠陥も低減することが可能である。これは、スパッタリング時のプラズマ内にはターゲット材としての金属元素も含まれるので、酸素欠損や過剰酸素に起因する欠陥だけではなく、金属元素欠損に起因する欠陥も終端することができるからであると考えられる。
【００８４】
しかも、本実施の形態では、スパッタ成膜装置内で酸化物半導体膜を成膜しているので、酸化物半導体膜の欠陥の終端を、酸化物半導体膜の成膜と同じチャンバー内（ｉｎ  ｓｉｔｕ）で行うことができる。これにより、製造工程の簡略化できるとともに生産コストを低減することもできる。
【００８５】
また、酸化物半導体膜の金属元素欠損を効果的に低減させるためには、金属元素を含むプラズマ粒子束をより密度の高い状態で酸化物半導体膜にさらす必要があると考えられる。これは、パワー密度を増加させると基板に到達する粒子密度も増加することから、より高いパワー密度によって酸化物半導体膜を成膜した方が、金属元素欠損による欠陥を効率よく終端させることができるからである。
【００８６】
したがって、大小異なるパワー密度のスパッタリングで酸化物半導体膜４０ａを成膜することによって、酸化物半導体膜４０ａに存在する欠陥を効率よく終端させることができる。これにより、酸化物半導体膜４０ａの膜質を改善することができるので、基板面内における酸化物半導体膜４０ａの膜質バラツキを抑えることができる。
【００８７】
また、この効果は、比較例１−１及び比較例１−２に示すように、単に高いパワー密度で単層の酸化物半導体膜の成膜を行っても得られないことも分かる。つまり、上記効果は、異なる複数のパワー密度で酸化物半導体膜４０ａを成膜することによって得られる。
【００８８】
例えば、実施例１−１〜実施例１−４のように、第２の酸化物半導体膜４２ａを成膜するときのパワー密度を、第１の酸化物半導体膜４１ａを成膜するときのパワー密度よりも大きくすることで、酸化物半導体膜４０ａの膜質バラツキを抑えることができる。
【００８９】
これは、第２の酸化物半導体膜４２ａの想定される膜厚が５ｎｍ以下と非常に薄く、実効的な第２の酸化物半導体膜４２ａを第１の酸化物半導体膜４１ａ上に積層しているというよりも、第２の酸化物半導体膜４２ａは酸化物半導体膜４０ａの表面層として膜質の改質に寄与しているからであると考えられる。つまり、上層を成膜するときのパワー密度を上げることで、酸化物半導体膜４０ａの表面層（第２の酸化物半導体膜４２ａ）に存在する欠陥を効率よく終端させることができたからであると考えられる。
【００９０】
また、酸化物半導体膜４０ａの膜質をより効果的に改善させるには、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）は、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）の１１０％以上にするとよい。
【００９１】
但し、高いパワー密度によって酸化物半導体膜を成膜すると、高いエネルギーを持つ粒子が膜表面に衝突することによって膜表面にかえってダメージを与えることが懸念される。したがって、この影響を考慮すると、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）は、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）の１４０％以下にするとよい。
【００９２】
以上、本実施の形態に係る薄膜トランジスタ１の製造方法によれば、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを異なるパワー密度のスパッタリングによって成膜している。これにより、酸化物半導体膜４０ａの膜質バラツキを抑えることができるので、面内均一性に優れた酸化物半導体膜４０ａを成膜することができる。したがって、ＴＦＴ特性のバラツキが少ない薄膜トランジスタを製造することができる。
【００９３】
特に、本実施の形態では、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）を、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）よりも大きくしている。これにより、酸化物半導体膜４０ａの膜質をさらに改善することができ、膜質バラツキを一層抑えることができる。したがって、さらにＴＦＴ特性のバラツキが少ない薄膜トランジスタを得ることができる。
【００９４】
（実施の形態２）
次に、実施の形態２に係る薄膜トランジスタ１Ａ及びその製造方法について説明する。図７は、実施の形態２に係る薄膜トランジスタ１Ａの断面図である。
【００９５】
本実施の形態における薄膜トランジスタ１Ａが上記実施の形態１における薄膜トランジスタ１と異なる点は、第１の酸化物半導体層及び第２の酸化物半導体層の膜厚である。
【００９６】
具体的には、上記実施の形態１における酸化物半導体層４０では、上層の第２の酸化物半導体層４２の膜厚ｔ２を下層の第１の酸化物半導体層４１の膜厚ｔ１よりも小さく（薄く）していたが、本実施の形態における酸化物半導体層４０Ａでは、下層の第１の酸化物半導体層４１Ａの膜厚ｔ１の方を上層の第２の酸化物半導体層４２Ａの膜厚ｔ２よりも小さく（薄く）している。言い換えると、第２の酸化物半導体層４２Ａの膜厚を、第１の酸化物半導体層４１Ａの膜厚よりも大きく（厚く）している。
【００９７】
例えば、第１の酸化物半導体層４１Ａの膜厚は、５ｎｍ以下であり、第２の酸化物半導体層４２Ａの膜厚は、１０ｎｍ以上である。
【００９８】
なお、第１の酸化物半導体層４１Ａ及び第２の酸化物半導体層４２Ｂの膜厚以外の構成については、実施の形態１と同じである。
【００９９】
また、本実施の形態における薄膜トランジスタ１Ａは、実施の形態１における薄膜トランジスタ１と同様の製造方法によって作製することができるが、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａの膜厚が実施の形態１と異なる。
【０１００】
具体的には、上記実施の形態１における酸化物半導体膜４０ａは、上層の第２の酸化物半導体膜４２ａの膜厚ｔ２を下層の第１の酸化物半導体膜４１ａの膜厚ｔ１よりも小さく（薄く）なるように成膜したが、本実施の形態における酸化物半導体膜４０ａ（酸化物半導体層４０Ａ）は、下層の第１の酸化物半導体膜４１ａの膜厚ｔ１を上層の第２の酸化物半導体膜４２ａの膜厚ｔ２よりも小さく（薄く）なるように成膜している。
【０１０１】
なお、本実施の形態において、第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａのパワー密度の大小関係は、実施の形態１と同様である。つまり、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）を、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）よりも大きくしている。この場合、第２のパワー密度は、第１のパワー密度の１１０％以上にするとよい。
【０１０２】
次に、本実施の形態に係る薄膜トランジスタ１Ａの酸化物半導体膜４０ａについても、実施の形態１と同様にして、スパッタ条件と膜質バラツキとに関する実験を行ったので、以下説明する。
【０１０３】
本実験でも、パワー密度を変えて、複数種の酸化物半導体膜４０ａ（第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａ）をスパッタ法によって成膜して、各酸化物半導体膜４０ａの膜質バラツキを評価した。また、本実験でも、基板温度を室温とし、ガス流量比をＯ２／（Ａｒ＋Ｏ２）＝５％とし、酸化物半導体膜４０ａ（第１の酸化物半導体膜４１ａ及び第２の酸化物半導体膜４２ａ）としてＩｎＧａＺｎＯ４を成膜した。なお、各酸化物半導体膜４０ａの成膜条件は、パワー密度以外変更していない。
【０１０４】
図８は、その複数種の酸化物半導体膜４０ａを成膜したときのパワー密度と膜厚とを示している。なお、本実施の形態では、いずれも、第２の酸化物半導体膜４２ａの膜厚ｔ２が第１の酸化物半導体膜４１ａの膜厚ｔ１よりも大きい（ｔ２＞ｔ１）場合である。
【０１０５】
具体的には、図８に示すように、比較例２−１では、パワー密度を１．９（Ｗ／ｃｍ２）として６０ｎｍの第２の酸化物半導体膜４２ａのみを成膜した。
【０１０６】
また、実施例２−１〜実施例２−４では、それぞれパワー密度を０．６２、１．２、２．２、２．５（Ｗ／ｃｍ２）の４パターンで２ｎｍの第１の酸化物半導体膜４１ａを成膜し、その後いずれもパワー密度を１．９（Ｗ／ｃｍ２）に変えて６０ｎｍの第２の酸化物半導体膜４２ａを成膜した。
【０１０７】
なお、第１の酸化物半導体膜４１ａの膜厚ｔ１は、スパッタ条件をもとに想定される膜厚（想定膜厚）であり、実施例２−１〜実施例２−４における各成膜処理時間（秒）は、それぞれ、約４（秒）、約２（秒）、約１（秒）、約１（秒）である。
【０１０８】
このように成膜した比較例２−１及び実施例２−１〜２−４における酸化物半導体膜４０ａについて、実施の形態１と同様にして、μ−ＰＣＤ法の測定によって膜質バラツキを評価した。具体的には、μ−ＰＣＤ法を用いて、信号強度、減衰時間τ１及び減衰時間τ２を測定した。
【０１０９】
その測定結果をもとに、図８に示す比較例２−１及び実施例２−１〜実施例２−４の各酸化物半導体膜４０ａについて算出した膜質バラツキを、図９及び図１０に示す。なお、図９及び図１０において、膜質バラツキは、実施の形態１と同様に、膜質バラツキ＝（ＭＡＸ−ＭＩＮ）／（ＭＡＸ＋ＭＩＮ）として算出した。
【０１１０】
また、図９及び図１０では、信号強度、減衰時間τ１及び減衰時間τ２の各測定結果について、比較例２−１で規格化して、実施例２−１〜実施例２−４の膜質バラツキを相対的に評価した結果を示している。
【０１１１】
その結果、図９及び図１０に示すように、本実施の形態でも、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを異なるパワー密度で成膜して酸化物半導体膜４０ａを作製することによって、酸化物半導体膜４０ａの膜質バラツキを改善できることが分かった。
【０１１２】
つまり、実施の形態１と同様に、本実施の形態でも、スパッタ法によって酸化物半導体膜４０ａを成膜することによって、酸化物半導体膜４０ａに存在する欠陥を効率よく終端させることができる。これにより、酸化物半導体膜４０ａの膜質を改善することができるので、基板面内における酸化物半導体膜４０ａの膜質バラツキを抑えることができる。
【０１１３】
また、この効果は、比較例２−１に示すように、単に高いパワー密度で単層の酸化物半導体膜の成膜を行っても得られないことも分かる。つまり、上記効果は、異なる複数のパワー密度で酸化物半導体膜４０ａを成膜することによって得られる。
【０１１４】
また、図９に示すように、実施例２−１及び実施例２−２では、信号強度、減衰時間τ１及び減衰時間τ２の全ての指標において膜質バラツキが改善できていることが分かる。このことから、本実施の形態でも、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）を、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）よりも大きくすることによって、酸化物半導体膜４０ａの膜質バラツキを大きく改善することができる。
【０１１５】
本願発明者らは、この点について以下のように考察した。
【０１１６】
酸化物半導体膜の下地となるシリコン酸化膜（ＳｉＯＸ）等のゲート絶縁膜の表面には酸素欠損が存在する。このゲート絶縁膜の表面の酸素欠損は、チャネル層となる酸化物半導体膜との界面欠陥として、酸化物半導体膜の膜質変動に大きく影響すると考えられる。
【０１１７】
本実施の形態では、第１の酸化物半導体膜４１ａをスパッタ法で成膜しており、プラズマ中に酸素を含む。このプラズマ中の酸素がゲート絶縁膜の表面の酸素欠損の終端に寄与するので、酸化物半導体膜の表面の界面欠陥を低減することができると考えられる。
【０１１８】
しかし、高いパワー密度で第１の酸化物半導体膜４１ａを成膜すると、Ｉｎ等の原子番号の大きな金属元素の粒子が高いエネルギーでゲート絶縁膜の表面に衝突し、ゲート絶縁膜の表面に欠陥が発生して、ゲート絶縁膜の表面の酸素欠損を終端する効果が低減してしまう。したがって、上記のように金属元素の粒子がゲート絶縁膜の表面に衝突して欠陥を発生させることなく、ゲート絶縁膜の表面の酸素欠損のみを効果的に低減させるためには、第１の酸化物半導体膜４１ａの成膜、低いパワー密度で行うことが好ましい。
【０１１９】
一方、低いパワー密度のみで単層の酸化物半導体膜４０ａを成膜した場合、膜密度が小さくバルク欠陥が多い酸化物半導体膜になってしまう。つまり、膜質バラツキの大きい酸化物半導体膜になってしまう。この場合、この酸化物半導体膜で薄膜トランジスタを作製すると、閾値電圧がシフトしたり移動度が低下したりする等、ＴＦＴ特性の悪化が懸念される。
【０１２０】
したがって、第１の酸化物半導体膜４１ａを低いパワー密度で成膜した後に、これよりも高いパワー密度で第２の酸化物半導体膜４２ａを成膜するとよい。
【０１２１】
また、これらの影響を考慮すると、第１の酸化物半導体膜４１ａの膜厚は５ｎｍ以下とし、第２の酸化物半導体膜４２ａの膜厚は１０ｎｍ以上にするとよい。
【０１２２】
これにより、本実施の形態における酸化物半導体膜４０ａ（第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａ）をパターニングして酸化物半導体層４０Ａ（第１の酸化物半導体層４１Ａと第２の酸化物半導体層４２Ａ）を形成すると、実効的なチャネル層を上層の第２の酸化物半導体層４２Ａに担わせることができる。この場合、第１の酸化物半導体層４１は、実効的な層形成というよりも、むしろ酸化物半導体層４０Ａの下地となるゲート絶縁膜３０の表面改質層として機能する。
【０１２３】
なお、ゲート絶縁膜３０へのダメージや酸化物半導体層４０Ａ自身の膜質を考慮すると、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）は、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）の９０％以下にするとよい。
【０１２４】
以上、本実施の形態に係る薄膜トランジスタ１Ａの製造方法によれば、実施の形態１と同様に、第１の酸化物半導体膜４１ａと第２の酸化物半導体膜４２ａとを異なるパワー密度のスパッタリングによって成膜している。これにより、酸化物半導体膜４０ａの膜質バラツキを抑えることができるので、面内均一性に優れた酸化物半導体膜４０ａを成膜することができる。したがって、ＴＦＴ特性のバラツキが少ない薄膜トランジスタを製造することができる。
【０１２５】
特に、本実施の形態では、第１の酸化物半導体膜４１ａを成膜するときのパワー密度（第１のパワー密度）を低パワー密度とし、第２の酸化物半導体膜４２ａを成膜するときのパワー密度（第２のパワー密度）を第１のパワー密度よりも大きくしている。これにより、ゲート絶縁膜３０へのダメージを抑制しつつ、酸化物半導体膜４０ａの膜質バラツキを一層抑えることができる。したがって、さらにＴＦＴ特性のバラツキが少ないに薄膜トランジスタを得ることができる。
【０１２６】
（実施の形態３）
次に、実施の形態３に係る薄膜トランジスタ１Ｂ及びその製造方法について説明する。図１１は、実施の形態３に係る薄膜トランジスタ１Ｂの断面図である。
【０１２７】
本実施の形態における薄膜トランジスタ１Ｂが上記実施の形態１及び２における薄膜トランジスタ１及び１Ａと異なる点は、酸化物半導体層の層構造である。つまり、具体的には、上記実施の形態１及び２における酸化物半導体層４０及び４０Ａは、２層構造であったが、本実施の形態における酸化物半導体層４０Ｂは、３層構造となっている。
【０１２８】
具体的には、本実施の形態における酸化物半導体層４０Ｂは、実施の形態１における酸化物半導体層４０及び実施の形態２における酸化物半導体層４０Ａを組み合わせた構造となっている。
【０１２９】
すなわち、本実施の形態における酸化物半導体層４０Ｂは、第１の酸化物半導体層４１Ｂ、第２の酸化物半導体層４２Ｂ及び第３の酸化物半導体層４３Ｂの３層構造になっており、第１の酸化物半導体層４１Ｂ及び第２の酸化物半導体層４２Ｂは、実施の形態２における第１の酸化物半導体層４１Ａ及び第２の酸化物半導体層４２Ａに相当し、第３の酸化物半導体層４３Ｂは、実施の形態１における第２の酸化物半導体層４２に相当する。
【０１３０】
また、本実施の形態でも、第１の酸化物半導体層４１Ｂ、第２の酸化物半導体層４２Ｂ及び第３の酸化物半導体層４３Ｂをスパッタ法で成膜するときのパワー密度が異なっている。
【０１３１】
具体的には、第１の酸化物半導体層４１Ｂ、第２の酸化物半導体層４２Ｂ及び第３の酸化物半導体層４３Ｂを成膜するときのパワー密度を、それぞれＰ１、Ｐ２及びＰ３とすると、Ｐ１＜Ｐ２＜Ｐ３となっている。
【０１３２】
また、本実施の形態において、第１の酸化物半導体層４１Ｂの膜厚、第２の酸化物半導体層４２Ｂの膜厚及び第３の酸化物半導体層４３Ｂの膜厚を、それぞれ、ｔ１、ｔ２及びｔ３とすると、ｔ１＜ｔ２、かつ、ｔ３＜ｔ２となっている。
【０１３３】
例えば、第１の酸化物半導体層４１Ｂ及び第３の酸化物半導体層４３Ｂの膜厚は５ｎｍ以下であり、第２の酸化物半導体層４２Ｂの膜厚は１０ｎｍ以上である。
【０１３４】
以上、本実施の形態に係る薄膜トランジスタ１Ｂの製造方法によれば、実施の形態１及び２との両方の効果が得られる。したがって、実施の形態１及び２よりも、膜質バラツキの少ない酸化物半導体膜４０ａを得ることができる。
【０１３５】
なお、本実施の形態において、酸化物半導体層は３層としたが、これに限るものではなく、酸化物半導体層は４層以上であってもよい。
【０１３６】
ここで、酸化物半導体層の積層数に関して、実施の形態１、２と同様にして、スパッタ条件と膜質バラツキとに関する実験を行ったので、以下説明する。
【０１３７】
本実験では、酸化物半導体層（酸化物半導体膜）が、１層構造の場合、２層構造の場合、３層構造の場合及び４層構造の場合の各々について、酸化物半導体層の膜質バラツキを評価した。さらに、４層構造の場合については、最下層の酸化物半導体層の膜厚を変えて膜質バラツキを評価した。
【０１３８】
なお、本実験でも、基板温度を室温とし、ガス流量比をＯ２／（Ａｒ＋Ｏ２）＝５％とし、酸化物半導体層（酸化物半導体膜）としてＩｎＧａＺｎＯ４を成膜した。膜質バラツキは、実施の形態１、２と同様に、膜質バラツキ＝（ＭＡＸ−ＭＩＮ）／（ＭＡＸ＋ＭＩＮ）として算出した。
【０１３９】
図１２は、本実験における複数種の酸化物半導体層の各層を成膜したときのパワー密度と膜厚とを示している。
【０１４０】
図１２に示すように、比較例３−１における酸化物半導体層は、１層構造である。比較例３−１では、パワー密度を１．９（Ｗ／ｃｍ２）として９０ｎｍの第１の酸化物半導体膜のみを成膜した。
【０１４１】
実施例３−１の酸化物半導体層は、２層構造である。実施例３−１では、パワー密度を０．７７（Ｗ／ｃｍ２）として８ｎｍの第１の酸化物半導体膜を成膜し、その後、パワー密度を１．９（Ｗ／ｃｍ２）として８０ｎｍの第２の酸化物半導体膜を成膜した。
【０１４２】
実施例３−２の酸化物半導体層は、３層構造である。実施例３−２では、パワー密度を０．７７（Ｗ／ｃｍ２）として８ｎｍの第１の酸化物半導体膜を成膜し、その後、パワー密度を１．２（Ｗ／ｃｍ２）として２０ｎｍの第２の酸化物半導体膜を成膜し、さらに、その後、さらにパワー密度を１．９（Ｗ／ｃｍ２）にあげて６０ｎｍの第３の酸化物半導体膜を成膜した。
【０１４３】
実施例３−３の酸化物半導体層は、４層構造である。実施例３−３では、パワー密度を０．７７（Ｗ／ｃｍ２）として８ｎｍの第１の酸化物半導体膜を成膜し、その後、パワー密度を１．２（Ｗ／ｃｍ２）として２０ｎｍの第２の酸化物半導体膜を成膜し、さらに、その後、パワー密度を１．５（Ｗ／ｃｍ２）として３０ｎｍの第３の酸化物半導体膜を成膜し、さらにパワー密度を１．９（Ｗ／ｃｍ２）にまであげて３０ｎｍの第４の酸化物半導体膜を成膜した。
【０１４４】
実施例３−４及び実施例３−５の酸化物半導体層は、４層構造である。実施例３−４及び実施例３−５では、実施例３−３に対して、第１の酸化物半導体膜の膜厚のみを変えており、実施例３−４では５ｎｍ、実施例３−５では４ｎｍとした。
【０１４５】
このように成膜した比較例３−１及び実施例３−１〜３−５における酸化物半導体層について、実施の形態１、２と同様にして、μ−ＰＣＤ法の測定によって膜質バラツキを評価した。具体的には、μ−ＰＣＤ法を用いて、信号強度、減衰時間τ１及び減衰時間τ２を測定した。
【０１４６】
まず、図１３及び図１４に示すように、比較例３−１、実施例３−１、実施例３−２及び実施例３−３の測定結果をもとに、酸化物半導体膜の積層数と膜質バラツキとの関係について検討した。図１３及び図１４は、比較例３−１、実施例３−１、実施例３−２及び実施例３−３の層構造の異なる各酸化物半導体層について算出した膜質バラツキを示している。なお、図１３及び図１４では、信号強度、減衰時間τ１及び減衰時間τ２の各測定結果について、比較例３−１で規格化して、実施例３−１、実施例３−２及び実施例３−３の膜質バラツキを相対的に評価した結果を示している。
【０１４７】
その結果、図１３及び図１４に示すように、酸化物半導体膜の積層数を増やした方が酸化物半導体層全体としての膜質バラツキを改善できることが分かった。つまり、積層数が多い酸化物半導体層の方が膜質均一性が良いことが分かった。
【０１４８】
次に、最も膜質バラツキの少ない４層構造の酸化物半導体層について、第１の酸化物半導体の膜厚依存性を検討した。具体的には、実施例３−３、実施例３−４及び実施例３−５の測定結果をもとに検討した。図１５及び図１６は、実施例３−３、実施例３−４及び実施例３−５の４層構造の各酸化物半導体層について算出した膜質バラツキを示している。なお、図１５及び図１６では、信号強度、減衰時間τ１及び減衰時間τ２の各測定結果について、実施例３−３で規格化して、実施例３−４及び実施例３−５の膜質バラツキを相対的に評価した結果を示している。
【０１４９】
その結果、図１５及び図１６に示すように、第１の酸化物半導体膜の膜厚が薄い方が膜質バラツキを改善できることが分かった。つまり、最下層の酸化物半導体膜が薄いほど膜質均一性が良いことが分かった。
【０１５０】
なお、一例として、４層構造の酸化物半導体層のうち膜質バラツキが最も小さい実施例３−５について、膜の位置（ポジション）に対するμ−ＰＣＤ法による測定結果を、図１７Ａ、図１７Ｂ及び図１７Ｃに示す。図１７Ａ、図１７Ｂ及び図１７Ｃは、それぞれ、信号強度、減衰時間τ１及び減衰時間τ２についての測定結果を示している。実施例３−５における上記膜質バラツキは、図１７Ａ、図１７Ｂ及び図１７Ｃの測定結果をもとに算出している。
【０１５１】
（実施の形態４）
次に、上記の実施の形態１に係る薄膜トランジスタ１を表示装置に適用した例について、図１８を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
【０１５２】
図１８は、実施の形態４に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の薄膜トランジスタ１は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。
【０１５３】
図１８に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【０１５４】
本実施の形態におけるＴＦＴ基板１１０には、上記実施の形態１〜３の薄膜トランジスタ１、１Ａ又は１Ｂを用いている。ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
【０１５５】
有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁層（平坦化膜）の上に形成される。
【０１５６】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
【０１５７】
各画素１２０は、それぞれの画素回路によって駆動制御される。また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１８では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【０１５８】
ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。
【０１５９】
ここで、画素１２０における画素回路の一例について、図１９を用いて説明する。図１９は、実施の形態４に係る有機ＥＬ表示装置における画素回路の一例の構成を示す電気回路図である。なお、画素回路は、図１９に示す構成に限定されるものではない。
【０１６０】
図１９に示すように、画素回路は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
【０１６１】
第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、酸化物半導体層（図示せず）とを備える。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【０１６２】
第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、酸化物半導体層（図示せず）とを備える。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【０１６３】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【０１６４】
以上、本実施の形態におけるＴＦＴ基板１１０には、上記実施の形態１〜３の薄膜トランジスタ１、１Ａ又は１Ｂが用いられているので、ＴＦＴ特性のバラツキが少なく基板面内均一性に優れたＴＦＴアレイ基板を実現できる。したがって、表示性能に優れた有機ＥＬ表示装置を実現できる。
【０１６５】
（変形例）
以下、変形例１及び２に係る薄膜トランジスタについて説明する。
【０１６６】
（変形例１）
図２０は、変形例１に係る薄膜トランジスタ１Ｃの断面図である。
【０１６７】
図２０に示すように、本変形例に係る薄膜トランジスタ１Ｃは、ボトムゲート型、かつ、チャネルエッチ型のＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁膜３０と、酸化物半導体層４０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、絶縁層７０とを備える。
【０１６８】
本変形例において、酸化物半導体層４０は、実施の形態１における酸化物半導体層４０と同じ構成である。つまり、酸化物半導体層４０は、第１の酸化物半導体層４１と第２の酸化物半導体層４２とによって構成されている。また、酸化物半導体層４０は、ゲート電極２０に対向する位置に、かつ、ゲート絶縁膜３０上に島状に形成される。なお、酸化物半導体層４０の形成方法は、実施の形態１と同様である。
【０１６９】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、酸化物半導体層４０の両端部の各々を覆うように、酸化物半導体層４０及びゲート絶縁膜３０上に形成される。
【０１７０】
具体的には、ソース電極６０Ｓは、酸化物半導体層４０の一方の端部の上面及び側面を覆うようにして酸化物半導体層４０からゲート絶縁膜３０にわたって形成されている。一方、ドレイン電極６０Ｄは、酸化物半導体層４０の他方の端部の上面及び側面を覆うようにして酸化物半導体層４０からゲート絶縁膜３０にわたって形成されている。
【０１７１】
絶縁層５０は、パッシベーション層であり、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとを覆うようにしてゲート絶縁膜３０上に形成される。
【０１７２】
このように、上記実施の形態１では、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとの間に絶縁層５０が挿入された構成のトップコンタクト構造としたが、本変形例のように、酸化物半導体層４０の両端部がソース電極６０Ｓ及びドレイン電極６０Ｄに直接覆われた構成のサイドコンタクト構造としてもよい。
【０１７３】
以上、本変形例における薄膜トランジスタ１Ｃの製造方法によれば、実施の形態１と同様の効果が得られる。なお、本変形例は、実施の形態２及び３にも適用することができる。
【０１７４】
（変形例２）
図２１は、変形例２に係る薄膜トランジスタ１Ｄの断面図である。
【０１７５】
図２１に示すように、本変形例に係る薄膜トランジスタ１Ｃは、トップゲート型のＴＦＴであって、基板１０と、ゲート電極２０と、ゲート絶縁膜３０と、酸化物半導体層４０と、ソース電極６０Ｓ及びドレイン電極６０Ｄと、絶縁層８０とを備える。
【０１７６】
本変形例において、酸化物半導体層４０は、実施の形態１における酸化物半導体層４０と同じ構成である。つまり、酸化物半導体層４０は、第１の酸化物半導体層４１と第２の酸化物半導体層４２とによって構成されている。また、酸化物半導体層４０は、ゲート電極２０に対向する位置に形成されているが、本変形例では、基板１０の上に形成されている。なお、酸化物半導体層４０の形成方法は、実施の形態１と同様である。
【０１７７】
ゲート絶縁膜３０は、実施の形態１と同様に、ゲート電極２０と酸化物半導体層４０との間に形成されているが、本変形例では、酸化物半導体層４０を覆うようにして基板１０上に成膜されている。また、ゲート電極２０は、ゲート絶縁膜３０の上に形成されている。
【０１７８】
絶縁層８０は、層間絶縁層であり、ゲート電極２０を覆うようにしてゲート絶縁膜３０上に成膜される。
【０１７９】
絶縁層８０及びゲート絶縁膜３０の一部には、酸化物半導体層４０とソース電極６０Ｓ及びドレイン電極６０Ｄとを接続するためのコンタクトホールが形成されている。
【０１８０】
ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層８０上に所定形状で形成される。また、ソース電極６０Ｓ及びドレイン電極６０Ｄは、絶縁層８０及びゲート絶縁膜３０に形成されたコンタクトホールを介して酸化物半導体層４０に接続される。
【０１８１】
このように、上記実施の形態１及び２では、ボトムゲート型構造としたが、本変形例のようにトップゲート型構造としてもよい。
【０１８２】
以上、本変形例における薄膜トランジスタ１Ｄの製造方法によれば、実施の形態１と同様の効果が得られる。なお、本変形例は、実施の形態２及び３にも適用することができる。
【０１８３】
（その他変形例等）
以上、薄膜トランジスタ及びその製造方法について、実施の形態及び変形例に基づいて説明したが、本発明は、上記実施の形態及び変形例に限定されるものではない。
【０１８４】
例えば、上記実施の形態及び変形例では、酸化物半導体層に用いる酸化物半導体として、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）のアモルファス酸化物半導体を用いたが、これに限らず、ＩｎＧａＯ等の多結晶酸化物半導体を用いてもよい。
【０１８５】
また、上記実施の形態及び変形例では、薄膜トランジスタを用いた表示装置として有機ＥＬ表示装置について説明したが、これに限らない。例えば、上記実施の形態及び変形例における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することもできる。
【０１８６】
この場合、有機ＥＬ表示装置（有機ＥＬパネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。
【０１８７】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１８８】
ここに開示された技術は、薄膜トランジスタ及び薄膜トランジスタの製造方法として有用であり、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置又は薄膜トランジスタを用いたその他様々な電子機器等において広く利用することができる。
【符号の説明】
【０１８９】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  薄膜トランジスタ
１０  基板
２０  ゲート電極
３０  ゲート絶縁膜
４０、４０Ａ、４０Ｂ  酸化物半導体層
４０ａ  酸化物半導体膜
４１、４１Ａ、４１Ｂ  第１の酸化物半導体層
４１ａ  第１の酸化物半導体膜
４２、４２Ａ、４２Ｂ  第２の酸化物半導体層
４２ａ  第２の酸化物半導体膜
４３Ｂ  第３の酸化物半導体層
５０、７０、８０  絶縁層
６０Ｓ  ソース電極
６０Ｄ  ドレイン電極
１００  有機ＥＬ表示装置
１１０  ＴＦＴ基板
１２０  画素
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
【図１】
2015059850.tif 000003
【図２】
2015059850.tif 000004
【図３】
2015059850.tif 000005
【図４Ａ】
2015059850.tif 000006
【図４Ｂ】
2015059850.tif 000007
【図４Ｃ】
2015059850.tif 000008
【図５】
2015059850.tif 000009
【図６】
2015059850.tif 000010
【図７】
2015059850.tif 000011
【図８】
2015059850.tif 000012
【図９】
2015059850.tif 000013
【図１０】
2015059850.tif 000014
【図１１】
2015059850.tif 000015
【図１２】
2015059850.tif 000016
【図１３】
2015059850.tif 000017
【図１４】
2015059850.tif 000018
【図１５】
2015059850.tif 000019
【図１６】
2015059850.tif 000020
【図１７Ａ】
2015059850.tif 000021
【図１７Ｂ】
2015059850.tif 000022
【図１７Ｃ】
2015059850.tif 000023
【図１８】
2015059850.tif 000024
【図１９】
2015059850.tif 000025
【図２０】
2015059850.tif 000026
【図２１】
2015059850.tif 000027
【国際調査報告】
2015059850.tif 000028
2015059850.tif 000029
2015059850.tif 000030
2015059850.tif 000031