(57)【要約】  固体撮像装置（１００）は、第１画素データ（２３２Ａ）を生成する第１画素アレイ（２１１Ａ）と、第２画素データ（２３２Ｂ）を生成する第２画素アレイ（２１１Ｂ）と、第１画素アレイ（２１１Ａ）の行と、第２画素アレイ（２１１Ｂ）の行とを独立に駆動する垂直走査部（２１２）と、第１フレームにおいて第２画素アレイ（２１１Ｂ）で生成された複数の第２画素データ（２３２Ｂ）と、第１フレームの直後の第２フレームにおいて第１画素アレイ（２１１Ａ）で生成された複数の第１画素データ（２３２Ａ）とを一つの画像データ（３３４）として出力する信号処理回路（３００）とを備える。
2014103140.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を光電変換することで第１画素信号を生成する複数の第１画素が２次元状に配置されている第１画素アレイと、
前記第１画素アレイの上側又は下側に配置されており、受光した光を光電変換することで第２画素信号を生成する複数の第２画素が２次元状に配置されている第２画素アレイと、
前記第１画素アレイの列ごとに設けられており、対応する列に配置された複数の第１画素で生成された複数の前記第１画素信号が出力される複数の第１垂直信号線と、
前記第２画素アレイの列ごとに設けられており、対応する列に配置された複数の第２画素で生成された複数の前記第２画素信号が出力され、前記複数の第１垂直信号線と独立した複数の第２垂直信号線と、
前記第１画素アレイの行と、前記第２画素アレイの行とを独立に駆動する垂直走査部と、
第１フレームにおいて前記第２画素アレイで生成された複数の前記第２画素信号と、前記第１フレームの直後の第２フレームにおいて前記第１画素アレイで生成された複数の前記第１画素信号とを一つの画像信号として出力する信号処理回路とを備える
固体撮像装置。
【請求項２】
前記垂直走査部は、前記第１画素アレイ及び前記第２画素アレイにおいて、同じ方向に行をスキャンする
請求項１記載の固体撮像装置。
【請求項３】
前記垂直走査部は、前記第１画素アレイにおいて、前記第１画素アレイと前記第２画素アレイとの境界側から行をスキャンし、前記第２画素アレイにおいて、前記境界側へ向かって行をスキャンする
請求項２記載の固体撮像装置。
【請求項４】
前記信号処理回路は、
前記複数の第２画素信号を１フレーム期間保持した後に出力する第１メモリと、
前記第１メモリから出力された複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する第２メモリとを備える
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第１メモリは、１フレーム分の前記複数の第２画素信号よりも大きい記憶容量を有するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリである
請求項４記載の固体撮像装置。
【請求項６】
前記信号処理回路は、さらに、
前記第１メモリから出力される前記複数の第２画素信号と、前記第１メモリに保持される前の前記複数の第２画素信号との一方を選択し、選択された複数の第２画素信号を前記第２メモリに出力するセレクタを備え、
前記第２メモリは、前記セレクタから出力された前記複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する
請求項４又は５記載の固体撮像装置。
【請求項７】
前記信号処理回路は、さらに、
前記セレクタが前記第１メモリに保持される前の前記複数の第２画素信号を選択する場合、前記第１メモリへのクロック信号の供給を停止するクロック停止部を備える
請求項６記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置に対して、高解像度に対応するための画素数の増加、及び滑らかな動画を実現するための出力の高速化が求められている。【０００３】
図１１は、特許文献１に開示されたＣＣＤ固体撮像装置を示す図である。この固体撮像装置では、撮像領域２の受光面が４分割されている。各分割領域Ｉ〜ＩＶには、それぞれ独立した垂直転送ＣＣＤ３ＵＬ、３ＵＲ、３ＤＬ及び３ＤＲ、並びに水平転送ＣＣＤ５ＬＵ、５ＲＵ、５ＬＤ及び５ＲＤが設けられている。各分割領域Ｉ〜ＩＶで生成された信号電荷は、垂直転送ＣＣＤ３ＵＬ、３ＵＲ、３ＤＬ及び３ＤＲによって上又は下方向に転送され、その後、水平転送ＣＣＤ５ＬＵ、５ＲＵ、５ＬＤ及び５ＲＤによって右又は左方向に転送される。信号処理系（９〜１２）は、導出された４系統の出力信号間の時間的位置関係を調整して出力する。つまり、特許文献１には、高速化対応のために少なくとも水平又は垂直に画素エリアを分割して、それぞれのエリアに対して読み出し機構を設ける方法が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２２６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、ＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）では、マトリクス状に配列された複数の画素の撮像データの取り出すために、ＣＣＤ固体撮像装置とは異なり、行単位の走査を行う必要がある。さらに、固体撮像装置が機械的なシャッタを持たずに、電荷の蓄積時間だけに基づいた露光、すなわちローリングシャッタを用いる場合、撮像の際に露光を行うタイミングがライン毎に異なるとともに、画素データの読み出しが時系列になる。これにより、走査線ごとの走査に要する時間だけ蓄積時間がずれる。この結果、被写体が動く又は撮像装置が横に動いた場合に、一般的にフォーカルプレーン現象と呼ばれる画像歪みが生じる。【０００６】
ここで、ＣＭＯＳ固体撮像装置において特許文献１記載の技術のように高速化のために上下に撮像領域を２分割して同時読み出しを行う場合を考える。上下の撮像領域でスキャン方向が同じ場合において、被写体が動く又は撮像装置が横に動いた場合、中央部では、シャッタの時間差により被写体が切れて見えてしまう場合がある。また、上下の撮像領域とも中央部から外に向かってスキャン、又は、外から中央部に向かってスキャンした場合、中央部での画像取得時間の差を低減できるので、被写体が切れて見えることはない。しかしながら、この場合、中央部から外に向かう被写体の歪み方向が逆になり、中央部で被写体が折れたような、不自然な画像となる。【０００７】
したがって本開示は、動画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の一態様に係る固体撮像装置は、受光した光を光電変換することで第１画素信号を生成する複数の第１画素が２次元状に配置されている第１画素アレイと、前記第１画素アレイの上側又は下側に配置されており、受光した光を光電変換することで第２画素信号を生成する複数の第２画素が２次元状に配置されている第２画素アレイと、前記第１画素アレイの列ごとに設けられており、対応する列に配置された複数の第１画素で生成された複数の前記第１画素信号が出力される複数の第１垂直信号線と、前記第２画素アレイの列ごとに設けられており、対応する列に配置された複数の第２画素で生成された複数の前記第２画素信号が出力され、前記複数の第１垂直信号線と独立した複数の第２垂直信号線と、前記第１画素アレイの行と、前記第２画素アレイの行とを独立に駆動する垂直走査部と、第１フレームにおいて前記第２画素アレイで生成された複数の前記第２画素信号と、前記第１フレームの直後の第２フレームにおいて前記第１画素アレイで生成された複数の前記第１画素信号とを一つの画像信号として出力する信号処理回路とを備える。【０００９】
この構成によれば、当該固体撮像装置は、２つの画素アレイの画素信号を独立して読み出すことができるので、画像の読み出し速度を向上できる。さらに、当該固体撮像装置は、第１フレームの第２画素信号と、第２フレームの第１画素信号とを一つの画像信号として出力する。これにより、当該固体撮像装置は、中央部で被写体が切れて見えてしまう画像が生成されることを抑制できる。このように、当該固体撮像装置は、画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる。【００１０】
例えば、前記垂直走査部は、前記第１画素アレイ及び前記第２画素アレイにおいて、同じ方向に行をスキャンしてもよい。【００１１】
例えば、前記垂直走査部は、前記第１画素アレイにおいて、前記第１画素アレイと前記第２画素アレイとの境界側から行をスキャンし、前記第２画素アレイにおいて、前記境界側へ向かって行をスキャンしてもよい。【００１２】
例えば、前記信号処理回路は、前記複数の第２画素信号を１フレーム期間保持した後に出力する第１メモリと、前記第１メモリから出力された複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する第２メモリとを備えてもよい。【００１３】
例えば、前記第１メモリは、１フレーム分の前記複数の第２画素信号よりも大きい記憶容量を有するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリであってもよい。【００１４】
例えば、前記第１メモリから出力される前記複数の第２画素信号と、前記第１メモリに保持される前の前記複数の第２画素信号との一方を選択し、選択された複数の第２画素信号を前記第２メモリに出力するセレクタを備え、前記第２メモリは、前記セレクタから出力された前記複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持してもよい。【００１５】
この構成によれば、当該固体撮像装置は、例えば、読み出し速度が要求される動画撮影時には、第１フレームの第２画素信号と、第２フレームの第１画素信号とを一つの画像信号として出力し、静止画撮影時には、同一のフレームの第１画素信号と第２画素信号とを一つの画像信号として出力できる。【００１６】
例えば、前記信号処理回路は、さらに、前記セレクタが前記第１メモリに保持される前の前記複数の第２画素信号を選択する場合、前記第１メモリへのクロック信号の供給を停止するクロック停止部を備えてもよい。【００１７】
この構成によれば、当該固体撮像装置は、静止画撮影時の消費電力を低減できる。【００１８】
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
【発明の効果】
【００１９】
本開示は、動画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本実施の形態に係る画素の一例を示す図である。
【図２】図２は、本実施の形態に係る画素の一例を示す図である。
【図３】図３は、本実施の形態に係る画素の一例を示す図である。
【図４】図４は、本実施の形態に係る撮像素子の一例を示すブロック図である。
【図５】図５は、本実施の形態に係る固体撮像装置のブロック図である。
【図６】図６は、本実施の形態に係る画素アレイを示す図である。
【図７】図７は、本実施の形態に係る行のスキャン順を示す図である。
【図８】図８は、本実施の形態に係る撮影動作のタイミングチャートである。
【図９】図９は、本実施の形態に係るＦＩＦＯメモリの動作を示す図である。
【図１０】図１０は、本実施の形態に係る撮影動作を説明するための図である。
【図１１】図１１は、従来の固体撮像装置を示す図である。
【発明を実施するための形態】
【００２１】
以下、添付の図面を参照して本実施の形態を詳細に説明する。
【００２２】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２３】
まず、本実施の形態に係る固体撮像装置に用いられる単位画素（単位セル）の構成を説明する。
【００２４】
図１は、本実施の形態に係る固体撮像装置が備える画素２５１の構成を示す回路図である。
【００２５】
図１に示す画素２５１は、初期化時の電圧を増幅したリセット電圧と、読み出し時の電圧を増幅したリード電圧とを垂直信号線２５４に出力する。この画素２５１は、光電変換素子２５２（フォトダイオード）と、コンデンサ２６２（フローティングディフュージョン）と、リセットトランジスタ２６３と、増幅トランジスタ２６４と、選択トランジスタ２６５とを備える。
【００２６】
光電変換素子２５２は、入射した光を光電変換することで電荷を生成する。コンデンサ２６２は、光電変換素子２５２が生成した電荷を蓄積し、蓄積した電荷を電圧信号として出力する。
【００２７】
リセットトランジスタ２６３は、コンデンサ２６２の電圧を初期電圧（ここではＶＤＤ）にリセットする。転送トランジスタ２６１は、光電変換素子２５２で生成された電荷をコンデンサ２６２に供給する。増幅トランジスタ２６４は、コンデンサ２６２の電圧値に応じた電圧を出力する。選択トランジスタ２６５は、増幅トランジスタ２６４の出力端子を垂直信号線２５４に接続する。
【００２８】
なお、本実施の形態に係る固体撮像装置は、図２に示す画素２５１Ｃを用いてもよい。
【００２９】
図２に示す画素２５１Ｃは、行方向に隣接する２画素を一つの基本単位セルとする、所謂多画素１セル構成である。この画素２５１Ｃは、２個の光電変換素子２５２Ａ及び２５２Ｂと、２個の転送トランジスタ２６１Ａ及び２６１Ｂと、コンデンサ２６２と、リセットトランジスタ２６３と、増幅トランジスタ２６４と、選択トランジスタ２６５とを備える。
【００３０】
転送トランジスタ２６１Ａは、光電変換素子２５２Ａで生成された電荷をコンデンサ２６２に供給する。転送トランジスタ２６１Ｂは、光電変換素子２５２Ｂで生成された電荷をコンデンサ２６２に供給する。なお、その他の構成は、図１と同様である。
【００３１】
さらに、本実施の形態に係る固体撮像装置は、図３に示す画素２５１Ｄを用いてもよい。図３に示す画素２５１Ｄは、光電変換素子として光電変換膜を備える。この画素２５１Ｄは、増幅トランジスタ２７１と、リセットトランジスタ２７２と、選択トランジスタ２７３（アドレストランジスタ）と、光電変換素子２５２Ｃ（光電変換膜）と、これらを結線する配線とを備える。
【００３２】
増幅トランジスタ２７１のソースには、垂直方向に走る電源配線２８１が接続されている。リセットトランジスタ２７２のゲートには、水平方向に走るリセット信号線２８２が接続され、ソースには垂直方向に走るリセット電圧線２８３が接続されている。選択トランジスタ２７３のゲートには、水平方向に走るアドレス信号線２８４が接続され、ドレインには垂直方向に走る垂直信号線２５４が接続されている。
【００３３】
次に、本実施の形態に係る固体撮像装置に含まれる撮像素子の概略構成を説明する。図４は、本開示の実施の形態に係る撮像素子の全体構成を示すブロック図である。
【００３４】
この撮像素子２００は、画素アレイ２１１と、垂直走査部２１２（行選択エンコーダ）と、二つの信号処理部２１５Ａ及び２１５Ｂと、二つのＡＤ変換部２１３Ａ及び２１３Ｂ（アナログ−デジタル変換部）と、二つの水平走査部２１４Ａ及び２１４Ｂ（列選択エンコーダ）と、二つのデジタル出力部２１６Ａ及び２１６Ｂ（Ｉ／Ｆ）とを備える。
【００３５】
画素アレイ２１１は、光電変換を行う複数の画素２５１が２次元状に配置された撮像領域である。ここでは４×４の２次元状に配列された１６画素の例が示されているが、実際の総画素数は数百万個程度以上である。
【００３６】
垂直走査部２１２は、画素アレイ２１１の横１行毎に設けられた３本の制御線ＲＤＣＥＬ、ＲＳＣＥＬ及びＴＲＡＮＳに制御信号を出力する。これにより、垂直走査部２１２は、画素アレイ２１１に含まれる複数の画素２５１に対して、行単位でリセット（初期化）動作、リード（読み出し）動作、及びラインセレクト（行選択）動作を行う。
【００３７】
信号処理部２１５Ａ及び２１５Ｂは、縦１列毎に１個設けられた同一構成の複数の列信号処理回路を含む。この信号処理部２１５Ａ及び２１５Ｂは、画素アレイ２１１からの行単位の出力信号を処理し、処理結果を保持する。
【００３８】
ＡＤ変換部２１３Ａ及び２１３Ｂは、縦１列毎に１個設けられた複数の列ＡＤ変換回路を含む。このＡＤ変換部２１３Ａ及び２１３Ｂは、それぞれ信号処理部２１５Ａ及び２１５Ｂから出力される行単位の出力信号をデジタル変換し、変換結果を保持する。
【００３９】
水平走査部２１４Ａ及び２１４Ｂは、それぞれ、ＡＤ変換部２１３Ａ及び２１３Ｂに含まれる列ＡＤ変換回路を順次選択することで、複数の列ＡＤ変換回路に保持されるデジタル信号を順次出力する。
【００４０】
デジタル出力部２１６Ａ及び２１６Ｂは、それぞれ、ＡＤ変換部２１３Ａ及び２１３Ｂから出力されるデジタル信号を受け取り、当該デジタル信号に、外部に出力するために必要な変換を施したうえで出力する。
【００４１】
このように、信号処理部、ＡＤ変換部、水平走査部、及びデジタル出力部が、それぞれ画素アレイ２１１の上下に１個ずつ配置されている。画素アレイ２１１で検出された信号は上下の回路に分割されてチップ外部に読み出される。このように、２系統で信号を読み出すことで、信号読み出しの高速化を実現できる。
【００４２】
次に、本実施の形態に係る固体撮像装置１００の構成を説明する。図５は、本実施の形態に係る固体撮像装置１００の構成を示すブロック図である。この固体撮像装置１００は、例えば、撮像装置（カメラ、カメラモジュール）に用いられる。
【００４３】
図５に示す固体撮像装置１００は、撮像素子２００と、信号処理回路３００とを備える。なお、撮像素子２００と、信号処理回路３００とは、個別の半導体集積回路（ＬＳＩ）として実現されてもよいし、単一の半導体集積回路として実現されてもよい。また、信号処理回路３００に含まれる処理部の一部と、撮像素子２００とが単一の半導体集積回路として実現されてもよい。
【００４４】
撮像素子２００は、入射光を電気信号である画素データ２３２Ａ及び２３２Ｂに変換するＣＭＯＳイメージセンサである。この撮像素子２００は、画素アレイ２１１と、垂直走査部２１２と、ＡＤ変換部２１３Ａ及び２１３Ｂと、水平走査部２１４Ａ及び２１４Ｂとを備える。
【００４５】
画素アレイ２１１は、複数の光電変換素子（受光部又はフォトダイオード）を備える２次元の撮像領域である。この画素アレイ２１１は、当該画素アレイ２１１の上部（画素アレイ２１１を平面視した場合の上側）に配置された画素アレイ２１１Ａ（第１画素アレイ）と、当該画素アレイ２１１の下部（画素アレイ２１１を平面視した場合の下側）に配置された画素アレイ２１１Ｂ（第２画素アレイ）とを含む。
【００４６】
図６は、画素アレイ２１１の一部を示す拡大図である。図６に示すように、画素アレイ２１１Ａは、複数の画素２５１Ａと、複数の垂直信号線２５４Ａとを備える。
【００４７】
複数の画素２５１Ａは、画素アレイ２１１Ａに行列状に配置されている。また、図６では、所謂ベイヤ配列でＲ、Ｇ、Ｂの各画素が配置されている。各画素２５１Ａは、光電変換素子２５２と、画素回路２５３（ＡＭＰ）とを備える。例えば、画素２５１Ａ及び２５１Ｂは、図１に示す画素２５１である。つまり、画素回路２５３は、図１に示す転送トランジスタ２６１、コンデンサ２６２、リセットトランジスタ２６３、増幅トランジスタ２６４及び選択トランジスタ２６５を含む。なお、画素２５１Ａ及び２５１Ｂとして、図２又は図３に示す構成を用いてもよい。
【００４８】
垂直信号線２５４Ａ（第１垂直信号線）は、画素アレイ２１１Ａの列ごとに設けられており、対応する列に配置されている複数の画素２５１Ａにより生成された第１画素信号が出力される。
【００４９】
同様に、画素アレイ２１１Ｂは、複数の画素２５１Ｂと、複数の垂直信号線２５４Ｂとを備える。例えば、画素２５１Ｂの数及び垂直信号線２５４Ｂの数は、画素２５１Ａの数及び垂直信号線２５４Ａの数と同じである。言い換えると、画素アレイ２１１Ａ及び画素アレイ２１１Ｂは、画素アレイ２１１が上下に均等に分割された領域である。
【００５０】
複数の画素２５１Ｂは、画素アレイ２１１Ｂに行列状に配置されている。各画素２５１Ｂは、光電変換素子２５２と、画素回路２５３（ＡＭＰ）とを備える。
【００５１】
垂直信号線２５４Ｂ（第２垂直信号線）は、画素アレイ２１１Ｂの列ごとに設けられており、対応する列に配置されている複数の画素２５１Ｂにより生成された第２画素信号が出力される。
【００５２】
また、図６に示すように、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界で、垂直信号線は分断されている。言い換えると、複数の垂直信号線２５４Ａと、複数の垂直信号線２５４Ｂとは互いに独立している。
【００５３】
また、上半分の複数の画素２５１Ａで生成された画素信号は上側へ、下半分の複数の画素２５１Ｂで生成された画素信号は下側へと読み出される。
【００５４】
垂直走査部２１２は、画素アレイ２１１Ａの行と、画素アレイ２１１Ｂの行とをそれぞれ独立に駆動する。この垂直走査部２１２は、垂直シフトレジスタ２２１Ａ及び２２１Ｂ（ＶＳＲ）と、設定レジスタ２２２とを備える。垂直シフトレジスタ２２１Ａは、画素アレイ２１１Ａを駆動制御する。具体的には、垂直シフトレジスタ２２１Ａは、画素アレイ２１１Ａの行を順次選択する処理を行う。垂直シフトレジスタ２２１Ｂは、画素アレイ２１１Ｂを駆動制御する。具体的には、垂直シフトレジスタ２２１Ｂは、画素アレイ２１１Ｂの行を順次選択する処理を行う。設定レジスタ２２２は、垂直走査部２１２を制御するための設定情報を保持する。例えば、設定レジスタ２２２には、画素アレイ２１１Ａ及び２１１Ｂにおける行のスキャン順序が設定される。
【００５５】
このとき、行のスキャンの順序は、画素アレイ２１１Ａ及び２１１Ｂにおいて同じ方向である。例えば、図７に示すように、画素アレイ２１１Ａ及び画素アレイ２１１Ｂにおいて、下から上に向かう順に行が選択される。つまり、上側の画素アレイ２１１Ａでは、画素アレイ２１１の中央から上に向かって行が順次選択され、下側の画素アレイ２１１Ｂでは、画素アレイ２１１の下から中央に向かって行が順次選択される。
【００５６】
ＡＤ変換部２１３Ａは、画素アレイ２１１Ａから出力された複数の画素信号（電圧信号）を列ごとにＡＤ変換する。水平走査部２１４Ａは、ＡＤ変換により得られた１行分の画素信号を画素データ２３２Ａとしてシリアルに出力する。
【００５７】
同様に、ＡＤ変換部２１３Ｂは、画素アレイ２１１Ｂから出力された複数の画素信号（電圧信号）を列ごとにＡＤ変換する。水平走査部２１４Ｂは、ＡＤ変換により得られた１行分の画素信号を画素データ２３２Ｂとしてシリアルに出力する。
【００５８】
なお、ここでは、撮像素子２００が、デジタル信号を出力する例を述べたが、撮像素子２００は、ＡＤ変換を行わず、アナログ信号を出力してもよい。なお、上記のように撮像素子２００においてＡＤ変換を行うことで、出力の高速化を実現できる。
【００５９】
また、二つの水平走査部２１４Ａ及び２１４Ｂの駆動タイミングは、例えば、同じである。
【００６０】
また、撮像素子２００は、図４に示すように、さらに、信号処理部２１５Ａ及び２１５Ｂを備えてもよい。
【００６１】
また、スチル撮影と動画撮影とでの撮影範囲が異なる場合は、水平走査部２１４Ａ及び２１４Ｂは、行内の不要な画素データを取り除き、取り除いた後の画素データを出力する。
【００６２】
ここで、画素データ２３２Ａ及び２３２Ｂは、製造プロセスの特性、及び、撮像素子２００の汎用用途の都合により、一般的な固体撮像装置では、ここの時点で外部出力ポートから、画像処理用の別の信号処理回路に出力される。本実施の形態では、この画像処理用の信号処理回路３００と撮像素子２００とを含めて固体撮像装置１００と呼ぶ。
【００６３】
信号処理回路３００は、画素データ２３２Ａ及び２３２Ｂに対して信号処理を行うことで、画像データ３３４を生成する。また、信号処理回路３００は、第１フレームにおいて画素アレイ２１１Ｂで生成された複数の第２画素信号（画素データ２３２Ｂ）と、第１フレームの直後の第２フレームにおいて画素アレイ２１１Ａで生成された複数の第１画素信号（画素データ２３２Ａ）とを一つの画像信号（画像データ３３４）として出力する。この信号処理回路３００は、画像処理部３１１Ａ及び３１１Ｂと、メモリ３１２（第１メモリ）と、セレクタ３１３と、フレームメモリ３１４（第２メモリ）と、補正処理部３１５と、クロック停止部３１６とを備える。
【００６４】
画像処理部３１１Ａは、画素データ２３２Ａに、同期処理及びＹＣ処理などを行うことで画素データ３３１Ａを生成する。この画素データ３３１Ａは、一画面分の格納領域を持つフレームメモリ３１４へと送られ、保持される。
【００６５】
一方、画素データ２３２Ｂは、少なくともフレームメモリ３１４の１／２以上のサイズを持つメモリ３１２へ送られ、保持される。このメモリ３１２は、例えば、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリである。すなわち、メモリ３１２は、画像の一時記憶に用いられ、高速アクセスが可能で、アドレス設定が不要なことが特徴である先入れ先出し方式の読み書き可能なメモリである。また、メモリ３１２は、画素データ２３２Ｂを１フレーム期間保持した後、画素データ３３１Ｂとして出力する。つまり、メモリ３１２は、画素データ２３２Ｂを１フレーム期間遅延させることで画素データ３３１Ｂを生成する。また、メモリ３１２は、１フレーム分の画素データ２３２Ｂよりも大きい記憶容量を有する。
【００６６】
セレクタ３１３は、撮像素子２００から出力された画素データ２３２Ｂと、メモリ３１２から出力される画素データ３３１Ｂとの一方を選択し、選択された画素データ２３２Ｂを画素データ３３２Ｂとして出力する。
【００６７】
画像処理部３１１Ｂは、画素データ３３２Ｂに、同期処理及びＹＣ処理などを行うことで画素データ３３３Ｂを生成する。この画素データ３３３Ｂはフレームメモリ３１４へと送られ、保持される。
【００６８】
つまり、フレームメモリ３１４は、あるフレームの上半分の画素データ３３１Ａ（２３２Ａ）と、一つ前のフレームの下半分の画素データ３３３Ｂ（２３２Ｂ）とを一画面に対応する一つの画像データとして保持する。言い換えると、フレームメモリ３１４は、あるフレームの下半分の画素データ３３３Ｂと、一つ次のフレームの上半分の画素データ３３１Ａとを一画面に対応する一つの画像データとして保持する。
【００６９】
補正処理部３１５は、フレームメモリ３１４に格納されている一画面分の画像データに対してノイズ除去処理などを行ったうえで、再度、フレームメモリ３１４に格納する。なお、図示していないが、信号処理回路３００は、さらに、圧縮処理を行う圧縮処理部を備えてもよい。この圧縮処理部は、フレームメモリ３１４に格納されている一画面分の画像データに対して圧縮処理を行ったうえで、再度、フレームメモリ３１４に格納する。
【００７０】
一連の処理が施された画像データ３３４は、液晶ディスプレイなどの表示装置４０２へ送られる。または、画像データ３３４は、ＳＤカード等の記録媒体４０１に格納される。
【００７１】
なお、ＦＩＦＯメモリ３１２は、撮像素子２００内に搭載されていてもよい。但し、ＦＩＦＯメモリ３１２を撮像素子２００の外に搭載することで、ＦＩＦＯメモリ３１２をＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）のメモリとしても共用することができる。
【００７２】
以下、上記固体撮像装置１００の動作を説明する。図８は、連続的に画像取得を行う動画像撮影動作のタイミングチャートである。なお、以下の動作では、セレクタ３１３は、メモリ３１２の出力信号を選択している。
【００７３】
垂直同期信号ＶＤは、１フレームの同期情報を表す。水平同期信号ＨＤは１ライン（行）の同期情報を表す。
【００７４】
上部の垂直駆動信号２３１Ａは、垂直シフトレジスタ２２１Ａにより生成される、上部の画素アレイ２１１Ａの各行の駆動信号である。下部の垂直駆動信号２３１Ｂは、垂直シフトレジスタ２２１Ｂにより生成される、下部の画素アレイ２１１Ｂの各行の駆動信号である。これらの複数の垂直駆動信号２３１Ａ及び２３１Ｂは、１ＶＤ区間の中で、各行に対して１回ずつ順番に発行される。画素アレイ２１１Ａ及び画素アレイ２１１Ｂがそれぞれｍ行を有する場合、画素アレイ２１１Ａ及び画素アレイ２１１Ｂのそれぞれにおいて、１行目〜ｍ行目が順に駆動される。駆動された行の画素２５１Ａ及び２５１Ｂは、その時点までに露光及び蓄積していた画素信号を電圧信号に変換し、当該電圧信号を垂直信号線２５４Ａ及び２５４Ｂに出力する。この電圧信号は、ＡＤ変換され、ＡＤ変換後の画素データ２３２Ａ及び２３２Ｂが水平走査部２１４Ａ及び２１４Ｂから出力される。
【００７５】
なお、速度的に最も効率的に画素データを出力するためには上記のように上部の画素アレイ２１１Ａ及び下部の画素アレイ２１１Ｂの行数が同じであることが望ましいが、この行数は異なってもよい。
【００７６】
Ｎフレームにおいて、スキャンされた画素データ２３２Ａ及び２３２Ｂは、それぞれ水平走査部２１４Ａ及び２１４Ｂから信号処理回路３００へ出力される。Ｎフレームのスキャン及び撮像素子２００から信号処理回路３００へのデータ転送が完了した時点で、Ｎフレームの上部の画素データ２３２Ａは画像処理が施された後、画素データ３３１Ａとしてフレームメモリ３１４に書き込まれる。一方、Ｎフレームの下部の画素データ２３２ＢはＦＩＦＯメモリ３１２に格納されている。
【００７７】
次のＮ＋１フレームでは、Ｎ＋１フレーム目の画素スキャンが上下の画素アレイ２１１Ａ及び２１１Ｂでそれぞれ行われる。
【００７８】
このときフレームメモリ３１４には、ＦＩＦＯメモリ３１２に保持されているＮフレームの下部の画素データ２３２Ｂ（３３３Ｂ）が書き込まれていくのと同時に、Ｎ＋１フレームの上部の画素データ３３１Ａも同時に書き込まれていく。
【００７９】
また、ＦＩＦＯメモリ３１２には、図９に示される動作のように、Ｎフレームの画素データ２３２Ｂ（３３３Ｂ）がフレームメモリ３１４に転送されると同時に、Ｎ＋１フレームの下部の画素データ２３２Ｂが書き込まれていく。
【００８０】
このＦＩＦＯメモリ３１２では、読み出しと書き込みとで、同時に同じアドレスにアクセスすることができない。よって、ＦＩＦＯメモリ３１２は、１／２画面＋１アドレス以上の容量を有する必要がある。
【００８１】
Ｎ＋１フレームの処理完了時点では、フレームメモリ３１４にはＮ＋１フレームの上部の画素データ３３１Ａと、Ｎフレームの下部の画素データ３３３Ｂとが書き込まれている。
【００８２】
ただし、図８のフレームメモリ入力の１フレーム目に示されるとおり、１フレーム目に関しては上部の画素データ３３１Ａに対応する下部の画素データ３３３Ｂが無いため、上半分の画像データしか存在しない。そこで、信号処理回路３００は、１フレーム目に関しては、上部の画素データ３３１Ａをフレームメモリ３１４に格納後、当該画素データ３３１Ａを破棄し、２フレーム目から画像データ３３４の出力を行う。
【００８３】
一方、動画ではなくカメラでのメカシャッタを併用するスチル撮影時などはＦＩＦＯメモリ３１２を使用する必要は無く、下部の画素データ２３２Ｂを１フレーム遅れて出力する機構はかえって邪魔になる可能性がある。そこで、ＦＩＦＯメモリ３１２の後段にセレクタ３１３を設けている。
【００８４】
このセレクタ３１３は、ＦＩＦＯメモリ３１２から出力される画素データ３３１Ｂと、ＦＩＦＯメモリ３１２に保持される前の複数の画素データ２３２Ｂとの一方を選択し、選択された複数の画素データを、画像処理部３１１Ｂを介してフレームメモリ３１４に出力する。また、フレームメモリ３１４は、セレクタ３１３から出力された画素データ３３２Ｂ（３３３Ｂ）と、画素データ３３１Ａとを一つの画像データとして保持する。
【００８５】
具体的には、セレクタ３１３は、動画撮影モードと静止画撮影モードとのいずれかを示す動作モード信号に応じて、選択する信号を切り替える。より具体的には、セレクタ３１３は、動画撮影時には、ＦＩＦＯメモリ３１２から出力される画素データ３３１Ｂを画素データ３３２Ｂとして出力し、静止画撮影時には、撮像素子２００から出力される画素データ２３２Ｂを画素データ３３２Ｂとして出力する。このように、静止画撮影時と動画撮影時とで動作モードが切り替えられる。
【００８６】
さらに、固体撮像装置１００は、静止画撮影時には、ＦＩＦＯメモリ３１２に供給するクロック信号（メモリ用クロック）を停止（固定）してもよい。具体的には、クロック停止部３１６は、動作モード信号に応じて、動画撮影時にはＦＩＦＯメモリ３１２にクロック信号を供給し、静止画撮影時にはＦＩＦＯメモリ３１２にクロック信号を供給しない。言い換えると、クロック停止部３１６は、セレクタ３１３がＦＩＦＯメモリ３１２に保持される前の画素データ２３２Ｂを選択する場合、ＦＩＦＯメモリ３１２へのクロック信号の供給を停止する。これにより、不要な電力消費を抑えることができる。
【００８７】
また、画素アレイ２１１Ａ及び２１１Ｂにおける行のスキャン順は、設定レジスタ２２２に保持される値に応じて、変更されてもよい。例えば、垂直走査部２１２は、画素アレイ２１１Ａ及び２１１Ｂにおいて同じスキャン方向を用いるモードと、異なるスキャン方向を用いるモードを切り替えてもよい。
【００８８】
以下、図１０を用いて、固体撮像装置１００の効果を説明する。図１０に示すように、被写体は水平方向に移動している。また、上述したように、上部の画素アレイ２１１Ａ及び下部の画素アレイ２１１Ｂの両方において、下から上に行がスキャンされる。つまり、画素アレイ２１１Ａ及び画素アレイ２１１Ｂの下側では、早い時刻の画像が取得され、上側に向かうにつれ遅い時刻の画像が取得される。その結果、画素アレイ２１１Ａ及び画素アレイ２１１Ｂの各々において、被写体の移動方向に応じて被写体像が傾く。なお、撮像装置が横方向に移動した場合にも同様の現象が発生する。
【００８９】
さらに、本実施の形態のように、二つの画素アレイ２１１Ａ及び２１１Ｂにおいて、同一方向に、かつ同時にスキャンを行う場合には、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界において被写体像に大きな歪みが発生し、被写体が切れてしまう場合がある。
【００９０】
なお、上下の画素アレイ２１１Ａ及び２１１Ｂにおいて、異なる方向、つまり、共に中央（境界部分）から外に向かう方向、又は、外から中央に向かう方向に行をスキャンした場合、境界部分で画素データの取得時間を一致させることがでるので、物体が切れて見えることはない。しかしながら、この場合、画素アレイの境界を境に歪みの方向が逆になり、当該境界で被写体が折れたような、不自然な画像が生成される。
【００９１】
また、ＣＭＯＳ固体撮像装置において、動画撮影時にグローバルシャッタを動作させることは、カメラ側に非常に複雑な機構を持たせる必要がある。これにより、コストが増加するという問題が生じる。
【００９２】
これに対して、本実施の形態に係る固体撮像装置１００は、図１０に示すフレーム１の下部の画素データ２３２Ｂと、フレーム２の上部の画素データ２３２Ａとを一つの画像データ３３４として出力する。これにより、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界における被写体像の歪みを低減することができる。つまり、固体撮像装置１００は、上下の画素アレイ２１１Ａ及び２１１Ｂから同時に画素データ２３２Ａ及び２３２Ｂを読み出すことで高速化を実現できるとともに、単一の画素アレイから画素データを読み出した場合と同様の画質を維持できる。
【００９３】
なお、上記説明では、画素アレイ２１１Ａ及び画素アレイ２１１Ｂにおいて、下から上に行がスキャンされる例を述べたが、上から下に行がスキャンされてもよい。この場合、上部の画素データ２３２Ａを１フレーム遅延させることで同様の効果を実現できる。言い換えると、固体撮像装置１００は、あるフレームの画素データ２３２Ａと、その次のフレームの画素データ２３２Ｂとを一つの画像データ３３４として出力してもよい。
【００９４】
以上、本開示の実施の形態に係る固体撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
【００９５】
また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【００９６】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【００９７】
また、本開示の実施の形態に係る固体撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【００９８】
さらに、本開示は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【００９９】
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０１００】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１０１】
以上、一つまたは複数の態様に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０１０２】
本開示は、固体撮像装置に適用できる。また、本開示は、固体撮像装置を用いる、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話機器、及びスマートフォン等の各種機器に有用である。
【符号の説明】
【０１０３】
１００  固体撮像装置
２００  撮像素子
２１１、２１１Ａ、２１１Ｂ  画素アレイ
２１２  垂直走査部
２１３Ａ、２１３Ｂ  ＡＤ変換部
２１４Ａ、２１４Ｂ  水平走査部
２１５Ａ、２１５Ｂ  信号処理部
２１６Ａ、２１６Ｂ  デジタル出力部
２２１Ａ、２２１Ｂ  垂直シフトレジスタ
２２２  設定レジスタ
２３１Ａ、２３１Ｂ  垂直駆動信号
２３２Ａ、２３２Ｂ、３３１Ａ、３３１Ｂ、３３２Ｂ、３３３Ｂ  画素データ
２５１、２５１Ａ、２５１Ｂ、２５１Ｃ、２５１Ｄ  画素
２５２、２５２Ａ、２５２Ｂ、２５２Ｃ  光電変換素子
２５３  画素回路
２５４、２５４Ａ、２５４Ｂ  垂直信号線
２６１、２６１Ａ、２６１Ｂ  転送トランジスタ
２６２  コンデンサ
２６３、２７２  リセットトランジスタ
２６４、２７１  増幅トランジスタ
２６５、２７３  選択トランジスタ
２８１  電源配線
２８２  リセット信号線
２８３  リセット電圧線
２８４  アドレス信号線
３００  信号処理回路
３１１Ａ、３１１Ｂ  画像処理部
３１２  メモリ
３１３  セレクタ
３１４  フレームメモリ
３１５  補正処理部
３１６  クロック停止部
３３４  画像データ
４０１  記録媒体
４０２  表示装置
【図１】
2014103140.tif 000003
【図２】
2014103140.tif 000004
【図３】
2014103140.tif 000005
【図４】
2014103140.tif 000006
【図５】
2014103140.tif 000007
【図６】
2014103140.tif 000008
【図７】
2014103140.tif 000009
【図８】
2014103140.tif 000010
【図９】
2014103140.tif 000011
【図１０】
2014103140.tif 000012
【図１１】
2014103140.tif 000013
【手続補正書】
【提出日】平成27年6月3日(2015.6.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素信号として第１画素信号と第２画素信号を生成する固体撮像装置であって、
受光した光を光電変換することで前記第１画素信号を生成する複数の第１画素が２次元状に配置されている第１画素アレイと、
前記第１画素アレイの上側又は下側に配置されており、受光した光を光電変換することで前記第２画素信号を生成する複数の第２画素が２次元状に配置されている第２画素アレイと、
前記第１画素アレイの列ごとに設けられており、対応する列に配置された複数の第１画素で生成された複数の前記第１画素信号が出力される複数の第１垂直信号線と、
前記第２画素アレイの列ごとに設けられており、対応する列に配置された複数の第２画素で生成された複数の前記第２画素信号が出力され、前記複数の第１垂直信号線と独立した複数の第２垂直信号線と、
前記第１画素アレイの行と、前記第２画素アレイの行とを独立に駆動する垂直走査部と、
第１フレームにおいて前記第２画素アレイで生成された複数の前記第２画素信号と、前記第１フレームの直後の第２フレームにおいて前記第１画素アレイで生成された複数の前記第１画素信号とを一つの画像信号として出力する信号処理回路とを備える
固体撮像装置。
【請求項２】
前記垂直走査部は、前記第１画素アレイ及び前記第２画素アレイにおいて、同じ方向に行をスキャンする
請求項１記載の固体撮像装置。
【請求項３】
前記垂直走査部は、前記第１画素アレイにおいて、前記第１画素アレイと前記第２画素アレイとの境界側から行をスキャンし、前記第２画素アレイにおいて、前記境界側へ向かって行をスキャンする
請求項２記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、さらに、
前前記画素信号を出力する水平走査部を備え、
前記信号処理回路は、
前記水平走査部から出力された前記画素信号を切り替えるセレクタを備える
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記信号処理回路は、
前記複数の第２画素信号を１フレーム期間保持した後に出力する第１メモリと、
前記第１メモリから出力された複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する第２メモリとを備える
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第１メモリは、１フレーム分の前記複数の第２画素信号よりも大きい記憶容量を有するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリである
請求項５記載の固体撮像装置。
【請求項７】
前記信号処理回路は、さらに、
前記第１メモリから出力される前記複数の第２画素信号と、前記第１メモリに保持される前の前記複数の第２画素信号との一方を選択し、選択された複数の第２画素信号を前記第２メモリに出力するセレクタを備え、
前記第２メモリは、前記セレクタから出力された前記複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する
請求項５又は６記載の固体撮像装置。
【請求項８】
前記信号処理回路は、さらに、
前記セレクタが前記第１メモリに保持される前の前記複数の第２画素信号を選択する場合、前記第１メモリへのクロック信号の供給を停止するクロック停止部を備える
請求項７記載の固体撮像装置。
【国際調査報告】
2014103140.tif 000014
2014103140.tif 000015