(57)【要約】  本発明は、パワー半導体素子のゲート絶縁膜の耐圧特性及びドレインバイアス依存特性を改善することを目的のひとつとしている。  本発明では、第１導電型の炭化ケイ素基板と、炭化ケイ素基板よりも不純物濃度が低い第１導電型の第1半導体層と、第１半導体層上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を備え、ゲート電極は、ゲート絶縁膜に接する側に多結晶シリコンの結晶粒子の単層を有し、単層の膜厚方向の平均粒径がゲート絶縁膜の膜厚の４倍以下としたパワー半導体素子とすることで、上述の課題を解決する。
2016110990.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化ケイ素基板と、
前記炭化ケイ素基板よりも不純物濃度が低い前記第１導電型の第1半導体層と、
前記第１半導体層上に形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極と、を備え、
前記ゲート電極は、前記ゲート絶縁膜に接する側に多結晶シリコンの結晶粒の単層を有し、前記単層の膜厚方向の平均粒径が前記ゲート絶縁膜の膜厚の４倍以下であることを特徴とするパワー半導体素子。
【請求項２】
請求項１に記載のパワー半導体素子において、
前記第１半導体層上に形成され、前記ゲート絶縁膜よりも厚いフィールド絶縁膜を有し、
前記フィールド絶縁膜上にゲート電極が存在するゲート電極給電配線領域があり、
前記フィールド絶縁膜の端部に沿って前記ゲート電極給電配線領域の前記ゲート電極にメッシュ状またはスリット状の平面パターン構造を有することを特徴とするパワー半導体素子。
【請求項３】
請求項１に記載のパワー半導体素子において、
前記多結晶シリコンの結晶粒の単層の膜厚方向の平均粒径が前記ゲート絶縁膜の膜厚の２倍以下であることを特徴とするパワー半導体素子。
【請求項４】
請求項１に記載のパワー半導体素子において、
前記多結晶シリコンの結晶粒の単層の膜厚方向の平均粒径が前記ゲート絶縁膜の膜厚と略同一であることを特徴とするパワー半導体素子。
【請求項５】
請求項１に記載のパワー半導体素子において、
前記第１半導体領域内に、前記ゲート絶縁膜と接する前記第１導電型とは異なる導電型の第２導電型の第２半導体領域を有することを特徴とするパワー半導体素子。
【請求項６】
ゲート制御回路に接続される端子を有し、
前記端子に請求項１に記載のパワー半導体素子のゲート電極が電気的に接続されていることを特徴とするパワーモジュール。
【請求項７】
ゲート制御回路を有し、
前記ゲート制御回路の出力に請求項１に記載のパワー半導体素子のゲート電極が電気的に接続されていることを特徴とする電力変換装置。
【請求項８】
第１導電型の炭化ケイ素基板と、
前記炭化ケイ素基板よりも不純物濃度が低い前記第１導電型の第1半導体層と、
前記第１半導体層上に形成されているゲート絶縁膜と、
ゲート電極と、を備え、
前記ゲート電極は、ゲート絶縁膜側に多結晶シリコンの結晶粒の単層を有し、
前記ゲート絶縁膜と前記単層との間に、前記多結晶シリコンに含まれる導電型を制御する不純物に対する拡散防止膜を設けることを特徴とするパワー半導体素子。
【請求項９】
請求項８に記載のパワー半導体素子において、
前記第１半導体層上に形成され、前記ゲート絶縁膜よりも厚いフィールド絶縁膜を有し、
前記フィールド絶縁膜上にゲート電極が存在するゲート電極給電配線領域があり、
前記フィールド絶縁膜の端部に沿って前記ゲート電極給電配線領域の前記ゲート電極にメッシュ状またはスリット状の平面パターン構造を有することを特徴とするパワー半導体素子。
【請求項１０】
請求項８に記載のパワー半導体素子において、
前記第１半導体領域内に、前記ゲート絶縁膜と接する前記第１導電型とは異なる導電型の第２導電型の第２半導体領域を有することを特徴とするパワー半導体素子。
【請求項１１】
ゲート制御回路に接続される端子を有し、
前記端子に請求項８に記載のパワー半導体素子のゲート電極が電気的に接続されていることを特徴とするパワーモジュール。
【請求項１２】
ゲート制御回路を有し、
前記ゲート制御回路の出力に請求項８に記載のパワー半導体素子のゲート電極が電気的に接続されていることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体、特に珪素よりもバンドギャップの大きな半導体材料を使用した半導体素子及びそれを利用した電力制御装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電力変換装置であるインバータは、家庭用電気器具、自動車、電車、重機、電力系統制御などまで幅広く利用されている。これらインバータには主にシリコン（Si）パワー半導体である、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）、IGBT（Insulated Gate Bipolar Transistor）、ダイオードが用いられている。近年高耐圧向けのインバータに対し、炭化ケイ素（SiC）パワー半導体の応用が検討されている。炭化ケイ素はシリコンに比べ、禁制帯幅が約３倍広く、絶縁破壊電界強度が10倍、熱伝導度が3倍、飽和ドリフト速度も3倍と高いため高温、高電圧の動作環境下で高速スイッチングに適した半導体スイッチとして実用化が期待されている。【０００３】
SiCパワー半導体では、ゲート絶縁膜と、ゲート電極として導電性ポリシリコン層とが用いられる。特許文献１ないし３に開示されているように、ゲート絶縁膜と導電性ポリシリコン層は、半導体メモリの分野でも用いられる。また、特許文献４には、ゲート引き出し電極に抜きパターンが形成されているMOSFETが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９５９７３号公報
【特許文献２】特開２００５−５７０９６号公報
【特許文献３】特開平５−１２１７５４号公報
【特許文献４】特開２０１０−１８２７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリコンパワー半導体のMOS−FETやIGBTの場合、ゲート絶縁膜には酸化ケイ素（SiO2）が用いられており、通常はシリコン結晶基板を熱酸化することで形成している。これにたいして炭化ケイ素パワー半導体は、同じく酸化ケイ素を用いるものの、形成方法は熱酸化ではなく化学的気相成長法（CVD： Chemical Vapor Deposition）に頼っている。これは炭化ケイ素結晶基板の品質がシリコン結晶基板に比べて劣ることに加えて、熱酸化膜を成長させると、酸化ケイ素と炭化ケイ素の界面に炭素が析出して大幅に電気特性を低下させるためである。しかしながらCVDによるSiO2を採用しても、熱酸化膜と同等の電気特性を得ることは容易ではない。図２５に、本願発明を適用せずに比較例として作製した、すなわち炭化ケイ素基板にCVD−SiO2でゲート酸化膜を作り、その上に多結晶シリコンでゲート電極を形成したいわゆるMIS（Metal Insulator Semiconductor）キャパシタ―のTZDB（Time Zero Dielectric Breakdown）特性を示す。50nmという厚いゲート酸化膜厚さにも関わらず、ゲート電圧が40Vを越えた近辺で破壊に至る素子が多数存在する。これらはいわゆるＢモード欠陥（プロセス誘起欠陥）と呼ばれ、真性耐圧を示すＣモードと区別される。この分布は、MOSFETの製造歩留まりを下げるだけでなく、デバイスの長期信頼性の観点でも好ましくない。また、ゲート絶縁膜の絶縁特性の点においても、不利であることを本願発明者らは見出した。図２に、比較例として、本願発明を適用せずに、CDV−SiO2を使ってゲート酸化膜を作り、その上に多結晶シリコンでゲート電極を形成したSiC−MOSFETを作製することによって得られたSiC−MOSFETのゲート耐圧特性（Vgs−Ig特性）を破線で示す。ゲート電流は正バイアス側が+20Vを、負側が−15Vを越えるあたりから流れ始め、ともに±40V付近で絶縁破壊に至っている。シリコンパワーデバイスの場合、通常この膜厚では熱酸化膜の場合に破壊耐圧は±60V程度であり、ゲートリーク電流も±30Vを越えないと流れない状況であった。これをもとに従来Si−MOSFETでは、ゲートの定格電圧を±15V、最大瞬間定格電圧を±20Vに定められていた。SiC−MOSFETでは、特に負側で−15Vを越えるとリーク電流が流れ始めるため、経時的な絶縁破壊寿命が問題となることが分った。類似の問題として比較例として作製したSiC−MOSFETのゲートオフ（Vgs=0V）時のゲート電流のドレインバイアス依存性（Vds−Ig）を図３に破線で示す。本来Si−MOSFETでは、ドレイン最大定格電圧（3.3kV）までゲート電流が流れることはないが、比較例として作製したSiC−MOSFETでは、図３の破線で示したように、ドレイン電圧が1.8kVを越えるとゲート電流が流れ始め、3.3kVでは20nAに達している。最大定格電圧はスイッチング時に過渡的に掛かるのに対して、定常状態ではその半分（1.75kV）が印加される。そこでのリーク電流も30pAを越えており、先の例と同じく、経時的な絶縁破壊寿命にとって不利であることが、本願発明者らの検討により判明した。【０００６】
本発明は、ゲート絶縁膜の耐圧特性及びドレインバイアス依存特性を改善することを目的としている。ひいては、パワーモジュールおよび電力変換装置の高性能化を実現する技術を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明では、以下の（１）ないし（３）のいずれかで、上述の課題を解決する。【０００８】
（１）
第１導電型の炭化ケイ素基板と、炭化ケイ素基板よりも不純物濃度が低い第１導電型の第1半導体層と、第１半導体層上に形成されているゲート絶縁膜と、ゲート絶縁膜上に形成されているゲート電極と、を備え、ゲート電極は、ゲート絶縁膜に接する側に多結晶シリコンの結晶粒の単層を有し、該単層の膜厚方向の平均粒径がゲート絶縁膜の膜厚の４倍以下としたパワー半導体素子。【０００９】
（２）
前記（１）のパワー半導体素子において、第１半導体層上に形成され、ゲート絶縁膜よりも厚いフィールド絶縁膜を有し、フィールド絶縁膜上にゲート電極が存在するゲート電極給電配線領域があり、フィールド絶縁膜の端部に沿ってゲート電極給電配線領域のゲート電極にメッシュ状またはスリット状の平面パターン構造を有する。【００１０】
（３）
第１導電型の炭化ケイ素基板と、炭化ケイ素基板よりも不純物濃度が低い第１導電型の第1半導体層と、第１半導体層上に形成されているゲート絶縁膜と、ゲート電極と、を備え、ゲート電極は、ゲート絶縁膜側に多結晶シリコンの結晶粒の単層を有し、ゲート絶縁膜と単層との間に、多結晶シリコンに含まれる導電型を制御する不純物に対する拡散防止膜を設けたパワー半導体素子。
【発明の効果】
【００１１】
（１）の構成を採用することにより、多結晶シリコンにドープされたｎ型不純物であるリン（P）の粒界への析出量及びゲート電極とゲート酸化膜界面への析出量が低減し、製造プロセスの熱処理、及び素子の動作中におけるゲートバイアス印加によってリンがゲート酸化膜へ拡散して耐圧特性を劣化することが抑制される。【００１２】
（２）では（１）に加えて、MOSFETが配置されたセル領域の周辺に設けられたゲート電極給電配線領域において、平面サイズが大きい多結晶シリコン粒が成長し、それらの粒界に沿って過剰なリンが析出して隣接するMOSFETに影響することを防止することができる。【００１３】
（３）は、多結晶シリコンの粒界に析出したリンが、直接ゲート絶縁膜に接触しないようにすることができる。【００１４】
（１）ないし（３）のいずれかの構成を採用したSiC−MOSFETでは、前述のゲート耐圧特性が、図２の実線に示す特性に改善され、ゲート電流の立ち上がりは±20V以上となり、破壊耐圧も±60Vに達した。同様にゲートオフ時のドレイン耐圧も、図３の実線に示したように、ドレイン電圧が4kVまで達してもゲート電流が流れなくなった。本発明によりSiC−MOSFETにおいてもSi−IGBTとSi−MOSFET同様、ゲートの定格電圧を±15V、瞬間最大定格電圧を±20Vとすることが可能になった。
【図面の簡単な説明】
【００１５】
【図１】本願発明の効果を確認するためのＳｉとＳｉＣのＭＩＳキャパシタの絶縁破壊電圧分布のワイブルプロット図である。
【図２】比較例および実施例のＳｉＣ−ＭＯＳＦＥＴの絶縁耐圧特性を示す図である。
【図３】比較例および実施例のＳｉＣ−ＭＯＳＦＥＴのゲートオフ時におけるゲート電流ドレイン電圧依存性を示す図である。
【図４】ゲート電極用の多結晶シリコンの膜厚（ｎｍ）に対するＢモード密度（個／ｃｍ２）の関係を示す図である。
【図５】比較例のＴＥＭ像である。
【図６】ＭＩＳキャパシタのゲート電圧印加中の状態をエミッション顕微鏡で観察した画像である。
【図７】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図８】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図９】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１０】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１１】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１２】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１３】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１４】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１５】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１６】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１７】本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造工程中の要部断面図である。
【図１８】本発明の実施の形態２によるＳｉＣ−ＭＯＳＦＥＴのチップレイアウト図である。
【図１９】本発明の実施の形態２によるＳｉＣ−ＭＯＳＦＥＴのチップ中央付近の拡大レイアウト図である。
【図２０】本発明の実施の形態３によるＳｉＣパワーＭＯＳＦＥＴの要部断面図である。
【図２１】本発明の実施の形態４によるＳｉＣ−ＭＯＳＦＥＴを用いたインバータモジュールの構成を示す回路図である。
【図２２】本発明の実施の形態５によるインバータモジュールを用いた鉄道車両の駆動制御システムの構成を示すブロック図である。
【図２３】本発明の実施の形態５によるインバータモジュールを用いた電気自動車の駆動制御システムの構成を示すブロック図である。
【図２４】本発明の実施の形態１によるＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜付近の断面構造を示す模式図である。
【図２５】比較例および実施例のＳｉＣ−ＭＯＳＦＥＴの絶縁耐圧特性を示す図である。
【発明を実施するための形態】
【実施例１】
【００１６】
本発明の実施の形態１によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図７を用いて説明する。図７はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。【００１７】
図７に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型のＳｉＣ基板（基板）１の表面（第１主面）上に、ｎ＋型のＳｉＣ基板１よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型の半導体層２が形成されている。ｎ−型の半導体層２の厚さは、例えば５〜５０μｍ程度である。【００１８】
ｎ−型の半導体層２内には、ｎ−型の半導体層２の表面から所定の深さを有してｐ型のウェル領域（ボディ層）５が形成されている。さらに、ｐ型のウェル領域５内には、ｎ−型の半導体層２の表面から所定の深さを有し、ｐ型のウェル領域５の端部と離間してｎ＋型のソース領域６が形成されている。ｐ型のウェル領域５の半導体層２の表面からの深さは、例えば０．５〜２．０μｍ程度である。また、ｎ＋型のソース領域６の半導体層２の表面からの深さは、例えば０．１〜０．４μｍ程度である。【００１９】
さらに、ｎ−型の半導体層２の表面から所定の深さを有して、ｐ型のボディ層５内にはｐ型のボディ層５の電位を固定するｐ＋＋型の電位固定層３が形成されている。ｐ＋＋型の電位固定層３の半導体層２の表面からの深さは、例えば０．０５〜０．４μｍ程度である。さらに、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さを有して、ｎ＋型のドレイン領域４が形成されている。【００２０】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。【００２１】
ｎ＋型のＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３であり、ｎ−型の半導体層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３である。また、ｐ＋＋型の電位固定層３の不純物濃度の好ましい範囲は、例えば１×１０１９〜１×１０２１ｃｍ−３であり、ｐ型のウェル領域５の不純物濃度の好ましい範囲は、例えば１×１０１６〜１×１０１９ｃｍ−３である。また、ｎ＋型のソース領域６の不純物濃度の好ましい範囲は、例えば１×１０１７〜１×１０２１ｃｍ−３である。【００２２】
ソース領域６からウェル領域５を介してドリフト層である半導体層２へと連なる領域の基板表面には、ゲート絶縁膜７が形成され、ゲート絶縁膜７上にゲート電極となるゲート電極膜８が形成されている。ここで、図２４にゲート絶縁膜８付近の拡大図で示したように、ゲート電極膜８には、ゲート酸化膜７に接する部分が多結晶シリコンの結晶粒の単層となっており、かつ該多結晶シリコンの結晶粒の単層のゲート電極膜８の膜厚方向における平均結晶粒径Ｔ１が、ゲート酸化膜７の膜厚Ｔ２の４倍以下、より望ましくは平均結晶粒径Ｔ１がゲート酸化膜７の膜厚Ｔ２の２倍以下であるゲート電極膜下層８ａと、ゲート電極膜下層８ａより上にあるゲート電極膜上層８ｂと、が含まれる。図２４では、単層には結晶粒子８ａ−１〜４が含まれる。本実施例では、さらに望ましい例として、平均結晶粒径Ｔ１と前記多結晶シリコンの粒子の単層の膜厚方向の平均粒径が前記ゲート絶縁膜の膜厚Ｔ２を略同一とする。また、本実施例では、ゲート絶縁膜７の厚さを５０ｎｍとする。ゲート電極膜上層８ｂはゲート電極膜下層８ａと同じ多結晶シリコンで良いがその結晶粒径には制限はなく、高融点金属のシリサイドであってもよい。【００２３】
結晶粒の単層のゲート電極膜８の膜厚方向における平均結晶粒径Ｔ１とゲート酸化膜７の膜厚Ｔ２の関係が導かれる理由として、図４にゲート電極用の多結晶シリコンの結晶粒の単層の平均膜厚（ｎｍ）に対するＢモード欠陥密度（個／ｃｍ２）との関係を、前述のＭＩＳキャパシタを試験して得た結果を示す。図４の結果は、ゲート絶縁膜の厚さは５０ｎｍのものである。破線で示したＳｉ基板上ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタでは、膜厚依存性は見られないが、実線で示したＳｉＣ基板上のＭＩＳキャパシタでは、膜厚２００ｎｍ以下でＢモード欠陥密度が抑制されていることが見て取れる。また、膜厚１００ｎｍ以下では、さらに確実にＢモード欠陥密度が抑制されている。したがって、多結晶シリコンの結晶粒の単層のゲート電極膜８の膜厚方向における平均結晶粒径Ｔ１をゲート酸化膜７の膜厚Ｔ２の４倍以下に、より望ましくは平均結晶粒径Ｔ１をゲート酸化膜７の膜厚Ｔ２の２倍以下にすることで、Ｂモード欠陥、すなわちプロセス誘起欠陥を抑制することができると結論できる。よって、本実施例によればデバイスの製造歩留まりを向上させることができ、またデバイスの長期信頼性を向上させることができる。【００２４】
ゲート絶縁膜７およびゲート電極膜８は、層間絶縁膜９で覆われている。ゲート電極膜下層８ａ、およびゲート電極膜上層８ｂの導電型は、たとえばｎ＋型である。さらに、層間絶縁膜９に形成された開口部ＣＮＴの底面ではｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３が露出し、これら表面に金属シリサイド層１０が形成されている。さらに、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３は、金属シリサイド層１０を介してソース電極１１と電気的に接続され、ｎ＋型のドレイン領域４は、金属シリサイド層１２を介してドレイン電極１３と電気的に接続されている。ゲート電極８には外部からゲート電位が印加され、ソース電極１１には外部からソース電位が印加され、ドレイン電極１３には外部からドレイン電位が印加される。【００２５】
≪本願発明の効果が得られる理由についての考察≫
特許文献１および特許文献２に開示の不揮発性記憶装置（EPROM：Erasable Programmable Read Only Memory）において、浮遊ゲートを構成する多結晶シリコンが粒成長をする際、粒界にリンを析出しゲート酸化膜に凹凸をもたらすいわゆるオキサイドリッジ現象により、消去特性が低下することが述べられている。多結晶シリコン中のリンが関与している点は、本発明と似ているが、本願発明者らはオキサイドリッジが原因ではないと考えている。EPROMと本SiC−MOSFETとの違いは、前者がトンネル現象を利用してゲート酸化膜にキャリアを注入することを前提にしているのに対し、パワー半導体であるSiC−MOSFETはキャリア注入をさせない設計になる。そのため前者のゲート酸化膜厚は１〜１０nm、酸化膜に掛かる電界は5MV/cm程度であるのに対し、本実施例のSiC−MOSFETの酸化膜厚は50nmと厚い上、酸化膜に掛かる電界も2MV/cmと低い。従ってSiC−MOSFETにおいて仮にオキサイドリッジ現象が起きたとしても凹凸による電界集中効果は無視できると考えられる。【００２６】
図５に比較例として、SiC−MOSFETのゲート電極である多結晶シリコンの結晶粒の単層を３００ｎｍとした場合の、ゲート絶縁膜である５０ｎｍのSiO2との界面を高解像度断面TEM観察した写真を示した。図５に示されているように、比較例では界面に凹凸は認められないことからオキサイドリッジ現象は起きていないと結論できる。【００２７】
さらにオキサイドリッジの関与の有無を確認する次の実験を実施した。この実験では、ゲート絶縁膜にCVD−SiO2とゲート電極にポリシリコンをもつMISキャパシタを２種類作製した。ひとつはSi基板に、他方はSiC基板を用いた。それぞれのMISキャパシタについてTDDB（Time Depencent Dielectric Breakdown）試験を行って絶縁破壊に至るまでの注入電荷量を測定した。測定結果をワイブルチャートに、横軸を破壊注入電荷Qbd、縦軸を累積不良率Fとしてプロットしたものが図１である。これによればSiC基板の方は、Si基板に比べてQbdの小さい領域に裾ひき分布があることが分る。この実験が意味することは、オキサイドリッジが関係のない厚い酸化膜であっても、SiCでは耐圧の劣化が顕著に起きるということである。つまり本発明の課題はSiC−MOSFET固有の問題であり、SiC結晶の不完全性（結晶欠陥）と多結晶シリコンに含まれるリンとの相互作用の結果、絶縁耐圧特性に悪影響が及ぶことを示唆している。この推定を検証するため、図１に示したTDDB試験に使用したSiCのMISキャパシタを、ゲート電圧を上げながらエミッショ顕微鏡で発光を観察した像を図６に示す。この像によれば、ゲート電圧を上げて行くと表面に線状の発光パターンが現れ、その発光する先とゲート絶縁膜とフィールド絶縁膜との境界線が交わる点で破壊が起きることが分った。線状の発光は、SiC基板に存在するステップバンチングと呼ばれる結晶欠陥に対応していることも確認した。このことからも左記の推定は妥当なものと判断できる。【００２８】
以上のとおり、本願発明は特許文献１乃至３に開示されている技術では生じえない課題を解決するものである。【００２９】
≪ＳｉＣパワーＭＯＳＦＥＴの製造方法≫
本発明の実施の形態１によるＳｉＣパワーＭＯＳＦＥＴの製造方法について図８〜図１７を用いて工程順に説明する。図８〜図１７は、ＳｉＣパワーＭＯＳＦＥＴを示す要部断面図である。【００３０】
まず、図８に示すように、ｎ＋型の４Ｈ−ＳｉＣ基板（基板）１を用意する。ｎ＋型のＳｉＣ基板１には、ｎ型不純物が導入されている、このｎ型不純物は、例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ｎ＋型のＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型のＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。【００３１】
次に、ｎ＋型のＳｉＣ基板１の表面（第１主面）にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型のドリフト層２を形成する。エピタキシャル成長法にかえて、イオン注入法によりｎ−型のドリフト層２を形成してもよい。ｎ−型のドリフト層２には、ｎ＋型のＳｉＣ基板１の不純物濃度よりも低い濃度でｎ型不純物が導入されている。ｎ−型のドリフト層２の不純物濃度はＳｉＣパワーＭＯＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３の範囲である。また、ｎ−型のドリフト層２の厚さは、例えば５〜２０μｍである。【００３２】
次に、ｎ＋型のＳｉＣ基板１の裏面（第２主面）から所定の深さで、ｎ＋型のＳｉＣ基板１の裏面にｎ＋型のドレイン領域４を形成する。ｎ＋型のドレイン領域４の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。【００３３】
次に、図９に示すように、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ１を形成する。続いて、レジストパターンＲＰ１をマスクとして、ｎ−型のドリフト層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｎ−型のドリフト層２内にｐ型のウェル領域５を形成する。ｐ型のウェル領域５のドリフト層２の表面からの深さは、例えば０．５〜２．０μｍ程度である。また、ｐ型のウェル領域５の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３の範囲である。【００３４】
次に、図１０に示すように、レジストパターンＲＰ１を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ２を形成する。続いて、レジストパターンＲＰ２をマスクとして、ｐ型のウェル領域５にｎ型不純物、例えば窒素原子（Ｎ）またはリン原子（Ｐ）をイオン注入して、ｐ型のウェル領域５内にｎ＋型のソース領域６を形成する。ｎ＋型のソース領域６のドリフト層２の表面からの深さは、例えば０．１〜０．４μｍ程度である。【００３５】
ｐ型のウェル領域５にイオン注入されるｎ型不純物として、窒素原子（Ｎ）またはリン原子（Ｐ）を例示したが、ｎ＋型のソース領域６のドリフト層２の表面からの深さを浅くするために、浅い接合を形成することが容易であるｎ型不純物であればよい。例えば窒素分子（Ｎ２）、フッ化窒素（ＮＦ）、二フッ化窒素（ＮＦ２）、三フッ化窒素（ＮＦ３）、リン分子（Ｐ２）、ホスフィン（ＰＨ３）、フッ化リン（ＰＦ）、二フッ化リン（ＰＦ２）、または三フッ化リン（ＰＦ３）、あるいは上記ガス種の混合ガスを用いても良い。ｎ＋型のソース領域６の不純物濃度は、例えば１×１０１７〜１×１０２１ｃｍ−３の範囲である。【００３６】
次に、図１１に示すように、レジストパターンＲＰ２を除去した後、ｎ−型のドリフト層２の表面上にレジストパターンＲＰ３を形成する。レジストパターンＲＰ３には、続く工程においてｐ＋＋型の電位固定層３が形成される領域のみに開口部分が設けられている。続いて、レジストパターンＲＰ３をマスクとして、ｐ型のウェル領域５にｐ型不純物、例えばアルミニウム原子（Ａｌ）をイオン注入して、ｐ型のウェル領域５内にｐ＋＋型の電位固定層３を形成する。【００３７】
ｐ＋＋型の電位固定層３のドリフト層２の表面からの深さは、例えば０．０５〜０．２μｍ程度である。ｐ＋＋型の電位固定層３の不純物濃度は、例えば１×１０１９〜１×１０２１ｃｍ−３の範囲である。【００３８】
次に、図１２に示すように、レジストパターンＲＰ３を除去した後、ｎ−型のドリフト層２の表面にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば基板を熱酸化することで形成された酸化珪素（ＳｉＯ２）、もしくは熱ＣＶＤ（Chemical Vapor Deposition）法により形成されたＳｉＯ２、または窒化珪素（ＳｉＮ）、酸窒化珪素（ＳｉＯＮ）膜からなる。ゲート絶縁膜７の厚さは、例えば０．０１〜０．１０μｍ程度である。本実施例では、ゲート絶縁膜７の厚さは５０ｎｍとする。【００３９】
次に、ゲート絶縁膜７上に、ゲート電極膜８を形成する。ここで留意することは、ゲート電極膜８を、結晶状態の異なるゲート電極膜下層８ａとゲート電極膜上層８ｂの２つに分け、かつゲート電極下層ａの膜厚をゲート絶縁膜７の膜厚の４倍以下、望ましくは２倍以下に設定することである。実現方法には、いくつかのオプションがある。例えば、（１）リンを含む多結晶シリコン膜をＣＶＤで成膜させ、下層８ａと上層８ｂの間で一旦成長を止める。（２）多結晶シリコン膜をＣＶＤで成膜させ先ずゲート電極下層８ａ形成し、これを７００〜９００℃程度の温度でアニールして結晶化する。次に再び多結晶シリコン膜をＣＶＤで成膜させてゲート電極上層８ｂ形成する。（３）同じく多結晶シリコン膜をＣＶＤで成膜させる際に、下層８ａと上層８ｂとでリンの含有率を変える。即ち下層８ｂにはリンを含有させないか、下層８ａを上層８ｂよりもリン濃度を低くする。（４）多結晶シリコン膜をＣＶＤで成膜させて先ずゲート電極下層８ａ形成する。次に同じくＣＶＤを用いてその上に高融点金属からなるシリサイド膜を成長させてゲート電極上層８ｂを形成する。（５）多結晶シリコンにゲルマニウム（Ｇｅ）を混入してＣＶＤで成膜（ＳｉＨ４シランにＧｅＨ４ゲランを混ぜる）する。あるいは成膜後にＧｅをイオン打ち込みすることで結晶粒を小粒径化したゲート電極膜下層８ａを形成することができる。これらは製造するＳｉＣ−ＭＯＳＦＥＴの電気性能や、製造に使用する保有装置の種類に応じて適宜選択すれば良い。【００４０】
次に、図１３に示すように、ゲート電極膜８上にＲＰ４を形成する。続いて、レジストパターンＰＲ４をマスクとして、ゲート電極膜８をドライエッチング法により加工して、ゲート電極を形成する。【００４１】
次に、図１４に示すように、レジストパターンＲＰ４を除去した後、ゲート絶縁膜７およびゲート電極８を覆うように、ｎ−型のドリフト層２の表面上に、例えばプラズマＣＶＤ法により層間絶縁膜９を形成する。【００４２】
次に、図１５に示すように、層間絶縁膜９上にレジストパターンＲＰ５を形成する。続いて、レジストパターンＲＰ５をマスクとして、層間絶縁膜９およびゲート絶縁膜７をドライエッチング法により加工して、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３に達する開口部ＣＮＴを形成する。【００４３】
次に、図１６に示すように、レジストパターンＲＰ５を除去した後、開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に金属シリサイド層１０を形成する。【００４４】
金属シリサイド層１０を形成する工程では、まず、図示は省略するが、ｎ−型のドリフト層２の表面上に層間絶縁膜１０および開口部ＣＮＴの内部（側面および底面）を覆うように、例えばスパッタリング法により第１金属膜、例えばニッケル（Ｎｉ）を堆積する。この第１金属膜の厚さは、例えば０．０５μｍ程度である。続いて、５００〜９００℃のシリサイド化熱処理を施すことにより、開口部ＣＮＴの底面において第１金属膜とｎ−型のドリフト層２とを反応させて、金属シリサイド層１０、例えばニッケルシリサイド（ＮｉＳｉ）層を開口部ＣＮＴの底面に露出しているｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成する。続いて、未反応の第１金属膜をウェットエッチング法により除去する。ウェットエッチング法には、例えば硫酸過水が用いられる。【００４５】
次に、図１７に示すように、ｎ＋型のＳｉＣ基板１の裏面に、例えばスパッタリング法により第２金属膜を堆積する。この第２金属膜の厚さは、例えば０．１μｍ程度である。続いて炉体もしくはレーザー照射により８００〜１２００℃のシリサイド化熱処理を施すことにより、第２金属膜とｎ＋型のＳｉＣ基板１とを反応させて、ｎ＋型のＳｉＣ基板１の裏面側に形成されたｎ＋型のドレイン領域４を覆うように金属シリサイド層１２を形成する。続いて、金属シリサイド層１２を覆うように、ドレイン電極１３を形成する。ドレイン電極１３の厚さは、例えば０．４μｍ程度である。【００４６】
次に、図示は省略するが、レジストパターンをマスクとしたドライエッチング法により層間絶縁膜９を加工して、ゲート電極８に達する開口部を形成する。【００４７】
最後に、図７に示すように、ｎ＋型のソース領域６の一部およびｐ＋＋型の電位固定層３のそれぞれの表面に形成された金属シリサイド膜１１に達する開口部ＣＮＴ、ならびにゲート電極８に達する開口部（図示は省略）の内部を含む層間絶縁膜９上に第３金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば３〜５μｍが好ましい。続いて、第３金属膜を加工することにより、金属シリサイド層１０を介してｎ＋型のソース領域６の一部と電気的に接続するソース電極１１、およびゲート電極８と電気的に接続するゲート電極用配線（図示は省略）を形成する。その後、ゲート電極８、ソース電極１１、およびドレイン電極１３にそれぞれ外部配線が電気的に接続される。
【実施例２】
【００４８】
本発明の実施の形態２によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの平面構造について図１８および図１９を用いて説明する。図１８は本実施例のＳｉＣパワーＭＯＳＦＥＴのチップレイアウトを示している。セルアレイ領域２０には実施例１のＭＯＳＦＥＴがアレイ状に配置されている、またセルアレイ領域２０を４分割しかつ周囲を囲み、その上辺に矩形部分を有するのがフィールド絶縁膜領域３０である。先に述べた矩形部分は、ゲートパッドが配置される領域に該当する。さらにその外側には、表面にあるソース電極と裏面にあるドレイン電極との間に印加される高電圧を保持するためのターミネーション領域４０がある。そして最外周は、ｎ−型のドリフト層の電位を共通化するチャネルストッパー領域５０であり、ここでは図示しないが表面にｎ＋拡散層が形成されている。なおこのレイアウトはあくまでも一例であり、セルアレイ領域の分割の仕方及び、ゲートパッド領域の設定の仕方は設計者の恣意に任されていることは言うまでもない。ここで指摘したいのは、セルアレイ領域２０を分割し、かつこれを囲むフィールド絶縁膜領域３０の部分が、ゲート電極８へ給電を行うためのゲート電極給電配線の役割を果たしているということである。当該給電配線は、ソース電極１１と同じ層で裏打ちされているのが一般的で、前述の部分で貫通孔を介して電気的につながれている。【００４９】
図１８における十字型のフィールド絶縁膜領域３０を含むセルアレイ領域２０の中央付近の拡大レイアウト図を図１９に示す。図１９の左上から右下へハッチングされたＬ字型のパターンがフィールド絶縁膜の設けられているフィールド絶縁膜領域３０で、右上のフィールド絶縁膜がない領域はセルアレイ領域２０である。ゲート電極８はフィールド絶縁膜３０およびセルアレイ領域２０の両者を覆うように配置されている。セルアレイ領域２０では、ゲート電極８は白い矩形の部分２１の配列が抜かれたメッシュ状のパターン構造を有しており、セルアレイ領域２０の白い矩形の部分２１には、ｐ＋＋型の電位固定層３、ｎ＋型のソース領域６、金属シリサイド層１０、およびＣＮＴが設けられている。【００５０】
本実施例の特徴は、ゲート電極８のメッシュパターンをセルアレイ領域２０だけでなくフィールド絶縁膜３０へ向かって延長することである。通常前述したゲート電極給電配線は単一な平面となっており抜きパターンを有していない。この状態では、ゲート電極膜下層８ａを構成する多結晶シリコンが、平面方向に結晶粒が成長し大粒径化することが避けられない。従ってゲート電極給電配線部分では、セルアレイ領域２０よりも過剰なリン（Ｐ）が多く粒界に析出し、両者の境界部にあるＭＯＳＦＥＴのゲート酸化膜７にその内側よりも多くのリンを供給することになる。その結果、実施例１で示したゲート電極膜上層８ｂの膜厚方向の結晶粒径を小粒径にした効果を享受し難くなり、境界付近のＭＯＳＦＥＴは再び絶縁耐圧特性の劣化が顕在化しやすくなる。これを避けるためメッシュ構造をゲート電極給電配線の方まで延長すれば良く、延長した結果得られるフィールド絶縁膜端部に沿って形成される抜きパターンの繰り返しのメッシュ構造により平面方向の結晶粒成長が制限され、セルアレイ領域とその周辺全体で均一なリン析出を得ることができる。【００５１】
なお、図１９ではメッシュ構造の延長をセルピッチ１つ分としたが、事情が許す限りさらに外側へ延長しても構わないことは言うまでもない。またその形もセルアレイ領域と同じメッシュ構造である必要はなく、スリット状とすることも設計者の自由である。重要なことは、セルアレイ領域２０内の中心部と周辺部で、ゲート電極膜下層ａにおける多結晶シリコン膜の結晶粒径をできる限り均一にすることである。
【実施例３】
【００５２】
本発明の実施の形態３によるワイドバンドギャップ半導体装置を構成するｎチャネル型のＳｉＣパワーＭＯＳＦＥＴの構造について図２０を用いて説明する。図２０はＳｉＣパワーＭＯＳＦＥＴの要部断面図である。本実施例ではゲート電極膜下層８ａを構成する多結晶シリコンの結晶粒径と膜厚に制限を設けない。従ってゲート電極膜上層８ｂは必ずしも必要ではない。ただし配線抵抗を下げるためゲート電極膜上層８ｂを高融点金属シリサイドや金属にすることは設計者の自由である。その代わりに本実施例では、ゲート絶縁膜７とゲート電極８との間に拡散防止膜１５を設ける。拡散防止膜としては絶縁体であることが望ましくSi3N4、SiN、SiONが好適である。その膜厚はゲート電極膜下層ａの導電制御不純物であるリン等が、ゲート絶縁膜７へ拡散しないよう決めれば良く、望ましくは10nm以下、容量特性への影響を勘案すれば２〜３nm程度が適当である。その製造方法については、実施例１の図１１においてゲート絶縁膜７を形成した後、ＣＶＤ、真空蒸着もしくはスパッタ法により拡散防止膜１５を形成すれば良い。【００５３】
なお本実施例の拡散防止膜が機能すれば、リンの拡散による絶縁膜の絶縁特性の劣化は回避可能であるが、信頼性に関する要求仕様に応じて設計者が、本実施例に前述の実施例１並びに実施例２、または両方を組み合わせるのは自由である。
【実施例４】
【００５４】
本発明の実施の形態１乃至３によるワイドバンドギャップ半導体装置であるｎチャネル型のＳｉＣパワーＭＯＳＦＥＴを用いたインバータの構成について図２１を使い説明する。図２０は実施の形態１乃至３によるＳｉＣパワーＭＯＳＦＥＴ２０４を搭載したインバータ２０２の回路ブロック図である。図では上下アーム各１個のＳｉＣ−ＭＯＳＦＥＴ２０４が３並列で３相インバータを構成している。インバータ２０２の出力はモータ２０１に接続される。ゲート制御回路２０３の出力はパワーモジュールの端子２０５を介して各ＳｉＣ−ＭＯＳＦＥＴ２０４のゲート電極に接続される。図中のＳｉＣ−ＭＯＳＦＥＴ２０４は単一ではなく電流容量に応じて多並列にしても良い。またＳｉＣ−ＭＯＳＦＥＴ２０４に並列にダイオードが明記されているが、これはＭＯＳＦＥＴ自身のボディダイオードであっても、外付けでSiC−SBD(Schottky Barrier Diode)を設けてもよい。本実施例の特徴は、ゲート耐圧特性に優れたＳｉＣ−ＭＯＳＦＥＴ２０４を用いることで、Si−MOSFETやSi−IGBTからなるインバータと同じゲート制御回路２０３が使用できる点にある。またインバータの性能としても、従来のゲート耐圧特性の劣るSiC−MOSFETを用いたインバータに比べてノイズマージンにすぐれているので、電力制御システム全体の安定動作が期待できる。
【実施例５】
【００５５】
本発明の実施の形態４によるインバータモジュールを用いた鉄道車両の駆動システムの構成について図２２を使って説明する。図２２は実施の形態１乃至３によるＳｉＣパワーＭＯＳＦＥＴ３０４を搭載したインバータモジュールを用いて、AC−DCコンバータ３０７とDC−ACインバータ３０２を構成した回路図である。架線ＯＷからパンタグラフＰＧを経て受電した交流電力は、変圧トランス３０９を介して出圧を下げられ、コンバータ３０７により直流に変換されたのち、インバータ３０２により負荷３０１（モータ）へ供給される。【００５６】
本実施例のように、高温動作と高速スイッチングに優れたSiCスイッチング素子を使うことで、冷却系の軽減によるシステム全体の小型化と、より高速走行時への回生ブレーキ適用による省エネ効果の向上が期待できる。本実施例の特徴は、ノイズマージン低下に伴うシステムの安定稼働を犠牲にすることなくこれらのメリットを享受できる点にある。
【実施例６】
【００５７】
本発明の実施の形態６によるインバータモジュールを用いた電気自動車の駆動システムの構成について図２３を使って説明する。図２３は実施の形態１乃至３によるＳｉＣパワーＭＯＳＦＥＴを搭載したインバータモジュールを用いて、コンバータ４０８とインバータ４０４を構成したブロック図である。バッテリー４０５から得られた直流電力は、昇圧コンバータ４０８を経て高圧の直流に変換され、インバータ４０４により交流に変換されて３相モータ４０３へ供給される。３相モータ４０３は駆動軸４０２を介して駆動輪４０１ａおよび４０１に接続されている。バッテリー４０５はリレー４０９および電力ライン４０７を介して昇圧コンバータ４０８に接続され、昇圧コンバータ４０８は電力ライン４０６を介してインバータ４０４に接続されている。システム全体は、電子制御ユニット４１０で制御される。【００５８】
高温動作と高速スイッチングに優れたSiCスイッチング素子を使うことで、冷却系の軽減と高密度実装によるシステム全体の小型化と、より高速走行時への回生ブレーキ適用による省エネ効果の向上が期待できる。本実施例の特徴は、ノイズマージン低下に伴うシステムの安定稼働を犠牲にすることなくこれらのメリットを享受できる点にある。
【符号の説明】
【００５９】
１：ｎ＋型の炭化珪素（ＳｉＣ）基板（基板）、２：ｎ−型のドリフト層、３：ｐ＋＋型の電位固定層、４：ｎ＋型のドレイン領域、５：ｐ型のウェル領域（ボディ層）、６：ｎ＋型のソース領域、７：ゲート絶縁膜、８：ゲート電極（ゲート電極膜）、８ａ：ゲート電極膜下層、８ａ１〜５：結晶粒子、８ｂ：ゲート電極膜上層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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2016110990.tif 000029
2016110990.tif 000030
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