(57)【要約】半導体基板の裏面側からプロトンを注入して、半導体基板内部の欠陥に加えて、半導体基板の表面側におけるチャネル形成領域の欠陥も回復させる。これにより、ゲート閾値電圧のバラつきを低減し、逆電圧印加時の漏れ電流を低減する。裏面側において、プロトンを含むｎ型不純物領域を有する半導体基板と、半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルとを備える、半導体装置を提供する。
2016051970.tif 000002
【特許請求の範囲】
【請求項１】
裏面側において、プロトンを含むｎ型不純物領域を有する半導体基板と、
前記半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルとを備える、半導体装置。
【請求項２】
前記ｎ型不純物領域は、前記裏面側と前記表面側との間の異なる深さ位置において、キャリア濃度の複数のピークを有する、請求項１に記載の半導体装置。
【請求項３】
前記ｎ型不純物領域は、
予め定められたキャリア濃度の不純物領域を有する第１不純物領域と、
前記予め定められたキャリア濃度よりもキャリア濃度が低く、前記第１不純物領域よりも前記裏面側に設けられた第２不純物領域とを有する、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板の前記表面側にゲート電極と、前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁膜とをさらに備え、前記ゲート絶縁膜と前記半導体基板との界面には水素原子が存在する、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルを形成する段階と、
前記半導体基板の裏面側からプロトンを注入して、不純物領域を形成する段階と、
プロトンを注入した前記半導体基板を熱処理する段階と、を備える半導体装置の製造方法。
【請求項６】
前記不純物領域を形成する段階は、加速電圧と単位面積あたりの注入量とを含む注入条件を変えて、複数回に渡って異なる深さ位置にプロトンを注入する段階を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記不純物領域を形成する段階は、
予め定められたキャリア濃度の不純物領域を形成するべく、第１回目のプロトン注入をする段階と、
前記予め定められたキャリア濃度よりもキャリア濃度が低くなるよう注入条件を変えて、前記第１回目のプロトン注入よりも前記裏面側において不純物領域を形成するべく、第２回目のプロトン注入をする段階とを有する、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記不純物領域を形成する段階は、
前記第２回目のプロトン注入よりも前記裏面側において不純物領域を形成する第３回目のプロトン注入をする段階と、
前記第３回目のプロトン注入よりも前記裏面側において不純物領域を形成する第４回目のプロトン注入をする段階とをさらに有し、
第１回目、第２回目、第３回目および第４回目のプロトン注入における単位面積当たりの注入量を、それぞれＮ１、Ｎ２、Ｎ３およびＮ４とすると、Ｎ２＜Ｎ１〜Ｎ３＜Ｎ４の関係を満たす、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。【０００２】
従来、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略記する）のエミッタ電極として、バリアメタル層上にアルミニウム電極を形成することが知られている（例えば、特許文献１の段落００２７）。また、半導体基板にプロトンを注入してその後アニールすることにより、結晶欠陥が緩和されることが知られている（例えば、特許文献２）。加えて、半導体基板にプロトンを注入してその後アニールすることにより、空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）がＶＯＨ欠陥を形成し、当該ＶＯＨ欠陥が電子を供給するドナーとなることも知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２００６−０８０１１０号公報
［特許文献２］  国際公開２０１３／１００１５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
エミッタ電極に用いられるバリアメタルは、半導体基板へのプロトンの注入を遮蔽する効果を有する。それゆえ、バリアメタルを介して半導体基板へプロトンの注入および熱処理をしても、十分に欠陥が回復されない。そこで、バリアメタル形成前にエミッタ電極が設けられる半導体基板の表面側から半導体基板内へプロトンを注入して熱処理により欠陥を回復させ、かつその後に、コレクタ電極が設けられる半導体基板の裏面から半導体基板内にプロトンを注入して熱処理により欠陥を回復させることも考えられる。しかし、プロトン注入後の熱処理工程が増えると、製造コストが上昇する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体基板と、バリアメタルとを備える半導体装置を提供する。半導体基板は、裏面側において、プロトンを含むｎ型不純物領域を有してよい。バリアメタルは、半導体基板の表面側においてプロトンに対する遮蔽効果を有してよい。ｎ型不純物領域から拡散したプロトンは、半導体基板内部に残留する欠陥を回復してよい。また、ｎ型不純物領域から拡散したプロトンは、ゲート絶縁膜と半導体基板との界面のダングリングボンドを終端してよい。すなわち、ゲート絶縁膜と半導体基板との界面には水素原子が存在してよい。【０００５】
ｎ型不純物領域は、裏面側と表面側との間の異なる深さ位置において、キャリア濃度の複数のピークを有してよい。また、ｎ型不純物領域は、第１不純物領域と、第２不純物領域とを有してよい。第１不純物領域は、予め定められたキャリア濃度の不純物領域を有してよい。第２不純物領域は、予め定められたキャリア濃度よりもキャリア濃度が低くてよい。第２不純物領域、第１不純物領域よりも裏面側に設けられてよい。またｎ型不純物領域は、表面側から裏面側に向かって第１から第４の不純物領域を有してよい。第１不純物領域のキャリア濃度は第２不純物領域のキャリア濃度よりも大きく、第１不純物領域のキャリア濃度と第３不純物領域のキャリア濃度とは略等しく、第４不純物領域のキャリア濃度は第１不純物領域のキャリア濃度よりも大きくてよい。【０００６】
半導体基板の表面側にゲート電極をさらに備えてよい。また、ゲート電極と半導体基板との間に設けられたゲート絶縁膜とをさらに備えてよい。ゲート絶縁膜と半導体基板との界面には水素原子が存在してよい。【０００７】
本発明の第２の態様においては、バリアメタルを形成する段階と、不純物領域を形成する段階と、熱処理する段階と、を備える半導体装置の製造方法を提供する。バリアメタルを形成する段階は、半導体基板の表面側においてプロトンに対する遮蔽効果を有してよい。不純物領域を形成する段階では、半導体基板の裏面側からプロトンを注入してよい。熱処理する段階では、プロトンを注入した半導体基板を熱処理してよい。【０００８】
不純物領域を形成する段階は、加速電圧と単位面積あたりの注入量とを含む注入条件を変えて、複数回に渡って異なる深さ位置にプロトンを注入する段階を含んでよい。また、不純物領域を形成する段階は、第１回目のプロトン注入をする段階と、第２回目のプロトン注入をする段階とを有してよい。第１回目のプロトン注入をする段階では、予め定められたキャリア濃度の不純物領域を形成してよい。第２回目のプロトン注入をする段階では、予め定められたキャリア濃度よりもキャリア濃度が低くなるよう注入条件を変えて、第１回目のプロトン注入よりも裏面側において不純物領域を形成してよい。【０００９】
不純物領域を形成する段階は、第３回目のプロトン注入をする段階と、第４回目のプロトン注入をする段階とをさらに有してよい。第３回目のプロトン注入をする段階では、第２回目のプロトン注入よりも裏面側において不純物領域を形成してよい。第４回目のプロトン注入をする段階では、第３回目のプロトン注入よりも裏面側において不純物領域を形成してよい。第１回目、第２回目、第３回目および第４回目のプロトン注入における単位面積当たりの注入量を、それぞれＮ１、Ｎ２、Ｎ３およびＮ４とすると、Ｎ２＜Ｎ１〜Ｎ３＜Ｎ４の関係を満たしてよい。【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置１００の構成例を示す図である。
【図２】（ａ）から（ｄ）は、ＦＳ層５０における第１から第４の不純物領域を順に形成する工程を示す図である。
【図３】プロトンが注入された半導体基板９０を熱処理した後の第１から第４の不純物領域におけるキャリア濃度分布を示す図である。
【図４】ＦＳ層５０の有無に応じた漏れ電流の比較結果を示す図である。
【図５ａ】半導体基板９０の表面側にＭＯＳゲート構造３０を形成する段階を示す図である。
【図５ｂ】半導体基板９０の裏面側を研磨する段階を示す図である。
【図５ｃ】半導体基板９０の裏面側からプロトンを注入する段階を示す図である。
【図５ｄ】半導体基板９０を熱処理する段階を示す図である。
【図５ｅ】半導体基板９０の欠陥が回復した様子を模式的に示す図である。
【図５ｆ】半導体基板９０の裏面側にコレクタ層６０およびコレクタ電極７０を形成する段階を示す図である。
【図６ａ】半導体基板９０の裏面側からプロトンを注入する段階を示す図である。
【図６ｂ】半導体基板９０を熱処理する段階を示す図である。
【図６ｃ】半導体基板９０の欠陥が回復させた後に、半導体基板９０の裏面側にコレクタ層６０およびコレクタ電極７０を形成する段階を示す図である。
【図７】半導体基板９０の水素の分布を示す図である。
【発明を実施するための形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、本願明細書の説明で、１Ｅ＋１５におけるＥの記載は１０のべき乗のことであり、例えば１Ｅ＋１５とは、１×１０１５のことである。
【００１３】
図１は半導体装置１００の構成例を示す図である。図１は、ゲート電極３６を横切る方向に切断した半導体装置１００の断面を示す。なお、半導体装置１００は、複数のＩＧＢＴ素子および他の素子を有するが、図１においては１つのＩＧＢＴのみを示す。
【００１４】
半導体装置１００は、半導体基板９０の表面側にＭＯＳゲート構造３０を有し、半導体基板９０の裏面側にｐｎ接合を有する。本明細書において、半導体基板９０の表（おもて）面とはエミッタ電極２６が形成される面を指し、半導体基板９０の裏面とはコレクタ電極７０が形成される面を指す。また、表面側とは半導体基板９０の表面に近い方の面を指し、裏面側とは半導体基板９０の裏面に近い方の面を指す。例えば、第２導電型領域３４の表面側とは第２導電型領域３４と第１金属の窒化物層２２との界面であり、第２導電型領域３４の裏面側とは第２導電型領域３４とベース層４０との界面である。
【００１５】
半導体装置１００は、半導体基板９０と、半導体基板９０の表面側に設けられたエミッタ電極２６および層間絶縁膜２１と、半導体基板９０の裏面側に設けられたコレクタ電極７０とを備える。半導体基板９０は、第１導電型領域３２と、第２導電型領域３４と、ゲート電極３６と、ゲート絶縁膜３８と、ベース層４０と、ＦＳ層５０と、コレクタ層６０とを有する。
【００１６】
ＭＯＳゲート構造３０は、エミッタ電極２６と、層間絶縁膜２１と、第１導電型領域３２と、第２導電型領域３４と、ゲート電極３６と、ゲート絶縁膜３８とを有する。第２導電型領域３４のうち、ゲート絶縁膜３８との界面であって、ゲート絶縁膜３８を挟んでゲート電極３６と対向する界面は、チャネル形成領域である。チャネル形成領域とは、ゲート電極３６に、ＭＯＳゲートの閾値以上の電圧を印加したときにｎ型の反転層が形成される領域である。エミッタ電極２６は、第１金属層２０と、第１金属の窒化物層２２と、第２金属層２４とを有する。第１金属層２０および第１金属の窒化物層２２は、第２金属層２４に対するバリアメタルを構成する。バリアメタルとしての第１金属層２０および第１金属の窒化物層２２は、第２金属層２４と第１導電型領域３２とのコンタクト抵抗を低減する。またバリアメタルは、エミッタ電極２６のカバレッジを改善する。
【００１７】
本例では、第１金属層２０はチタン層であり、第１金属の窒化物層２２は窒化チタン層であり、第２金属層２４はアルミニウム層である。他の例においては、第１金属層２０はタンタル層であってよく、第１金属の窒化物層２２は窒化タンタル層であってよい。
【００１８】
バリアメタルは、金属材料が半導体基板９０へ拡散することを防ぐ機能も有する。またバリアメタルは、半導体基板９０の表面側に設けられている場合、表面側から半導体基板９０に注入されるプロトン（Ｈ＋イオン）を遮蔽する効果を有する。
【００１９】
本例のＭＯＳゲート構造３０は、いわゆるトレンチゲート構造を有する。本例において第１導電型領域３２は、ベース層４０の表面側に形成されたｎ＋型領域である。また、第２導電型領域３４は、第１導電型領域３２を囲んで、第１導電型領域３２とベース層４０とを分離するように形成されたｐ型領域である。ゲート電極３６に所定の電圧が印加されると、ゲート絶縁膜３８と第２導電型領域３４にチャネルが形成され、第１導電型領域３２とベース層４０とが導通する。これにより、ＭＯＳゲート構造３０はＭＯＳＦＥＴとして動作する。
【００２０】
ベース層４０は、第１導電型の半導体層である。本例のベース層４０は、ｎ型シリコン層である。ベース層４０は、ＭＯＳゲート構造３０がＭＯＳＦＥＴとして動作する際にドリフト層として機能する。
【００２１】
ＦＳ層５０は、第１導電型を有しており、ベース層４０の裏面側に形成される。ＦＳ層５０は、半導体基板９０の裏面側の近傍に形成される。ＦＳ層５０は、逆電圧印加時における空乏層の広がりを止めるフィールドストップ（Ｆｉｅｌｄ  Ｓｔｏｐ）層である。
【００２２】
ＦＳ層５０は、プロトンを含むｎ型不純物領域を有する。ｎ型不純物領域は、プロトンを注入して熱処理をすることにより形成されたｎ＋型の領域である。ｎ型不純物領域は、半導体基板９０の裏面側と表面側との間の異なる深さ位置において、キャリア濃度の複数のピークを有する。複数回に渡って異なる加速電圧で裏面側からプロトンを注入することにより、プロトンの注入位置を調節することができる。また、複数回に渡って異なる深さ位置に、単位面積あたりの注入量を変えてプロトンを注入することにより、プロトンの注入位置に応じて不純物濃度を調節することができる。なお、プロトン注入段階は、コレクタ層６０およびコレクタ電極７０形成段階の前に行う。
【００２３】
半導体基板９０がシリコンウェハである場合、半導体基板９０はある程度の酸素を有する。例えば、ＦＺウェハは、１Ｅ＋１５ｃｍ−３から１Ｅ＋１６ｃｍ−３程度の酸素を有する。また例えば、ＣＺウェハは、１Ｅ＋１６ｃｍ−３から１Ｅ＋１７ｃｍ−３程度の酸素を有する。なお、半導体基板９０は、プロトン注入または電子線照射等に起因して内部に空孔（Ｖ）を有する。空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）を有する半導体基板９０を熱処理（アニーリング）することにより、ＦＳ層５０にＶＯＨ欠陥が形成される。ＶＯＨ欠陥は、電子を供給するドナーとなる。
【００２４】
それゆえ、ＦＳ層５０のｎ型不純物領域はフィールドストップ層として機能する。よって、逆電圧印加時に空乏層がＦＳ層５０を超えて広がることを防ぐことができる。これにより、逆電圧印加時の漏れ電流を低減することができる。
【００２５】
なお、半導体基板９０に注入されたプロトンは、その全てがＶＯＨ欠陥の形成に寄与しない。つまり、半導体基板９０に注入されたプロトンの一部は、半導体基板９０の内部を拡散する。例えば、注入されたプロトンの一部は半導体基板９０の表面側に拡散する。
【００２６】
表面側に拡散したプロトンは、半導体基板９０内部の欠陥を回復する。例えば、裏面側から表面側に拡散したプロトンは、ゲート絶縁膜３８の近傍における第２導電型領域３４の結晶欠陥を回復することができる。つまり、ＩＧＢＴのチャネル形成領域における結晶欠陥を回復することができる。また、ゲート電極３６を設けるトレンチを形成する際に生じた、第２導電型領域３４およびベース層４０の欠陥（エッチングダメージ）も回復することができる。これにより、各ＩＧＢＴのゲート閾値電圧（Ｖｔｈ）のばらつきを低減することができる。
【００２７】
コレクタ層６０は、半導体基板９０の裏面側の端部に設けられる。コレクタ層６０は、第２導電型を有する。本例のコレクタ層６０は、ｐ＋型シリコン層である。なお、第１導電型領域３２、第２導電型領域３４、ベース層４０、ＦＳ層５０およびコレクタ層６０は、同一の材料（本例ではシリコン）で形成される。
【００２８】
コレクタ電極７０は、コレクタ層６０の裏面側に形成される。コレクタ電極７０は、例えばアルミニウムを、コレクタ層６０の裏面側に蒸着またはスパッタすることで形成される。
【００２９】
図２の（ａ）から（ｄ）は、ＦＳ層５０における第１から第４の不純物領域を形成する工程を示す図である。本例のＦＳ層５０におけるｎ型不純物領域は、第１不純物領域５１ａから第４不純物領域５１ｄを有する。なお、第１不純物領域５１ａから第４不純物領域５１ｄは例示であり、ｎ型不純物領域は５以上の不純物領域を有してもよい。第１不純物領域５１ａは、ｎ型不純物領域のうち、最も表面側に位置する。第２不純物領域５１ｂは、第１不純物領域５１ａよりも裏面側に設けられる。第３不純物領域５１ｃは第２不純物領域５１ｂよりも裏面側に設けられ、第４不純物領域５１ｄは第３不純物領域５１ｃよりも裏面側に設けられる。
【００３０】
本例では、ＭＯＳゲート構造３０を形成した後に、半導体基板９０の裏面からプロトンを注入する。まず、加速電圧１．４５ＭｅＶ、単位面積あたりの注入量１Ｅ＋＋１３／ｃｍ２で、第１回目のプロトン注入を行う。次に、加速電圧１．１０ＭｅＶ、単位面積あたりの注入量７Ｅ＋１２／ｃｍ２に注入条件を変えて、第１回目のプロトン注入よりも裏面側において、第２回目のプロトン注入を行う。第１回目の注入量を第２回目の注入量よりも多くすることにより、熱処理時に半導体基板９０の表面側に近い位置までプロトンを拡散させることができる。これにより、表面側の欠陥も回復させることができる。
【００３１】
本例では、半導体基板９０の表面側に近い位置までプロトンを拡散させて欠陥を回復させるので、第１回目のプロトンはできるだけ表面側に近い位置に注入されることが望ましい。しかし、表面側に近い位置までプロトンを注入するとそれだけ大きな加速電圧でプロトンを注入しなければならない。加速電圧が大きくなるに従い、プロトン注入による半導体基板９０の欠陥も増加する。また、加速電圧が大きくなるに従い、深さ方向において注入量がばらつくので、一定深さに注入量を制御することが困難となる。そこで、最も表面側に近い第１回目のプロトンは、例えばチャネル形成領域から裏面側に向かって２０μｍから７０μｍ程度の適切な位置に位置するように、注入すればよい。
【００３２】
続いて、加速電圧０．８２ＭｅＶ、単位面積あたりの注入量１Ｅ＋１３／ｃｍ２に注入条件を変えて、第２回目のプロトン注入よりも裏面側において、第３回目のプロトン注入を行う。最後に、加速電圧０．４０ＭｅＶ、単位面積あたりの注入量３Ｅ＋１４／ｃｍ２に注入条件を変えて、第３回目のプロトン注入よりも裏面側において、第４回目のプロトン注入を行う。このように、裏面側と表面側との間の異なる深さ位置にプロトン注入を行う。
【００３３】
プロトン注入段階では、第１回目、第２回目、第３回目および第４回目のプロトン注入における単位面積当たりの注入量を、それぞれＮ１、Ｎ２、Ｎ３およびＮ４とすると、Ｎ２＜Ｎ１〜Ｎ３＜Ｎ４の関係を満たすとしてよい。本明細書において、Ｎ１〜Ｎ３とは、Ｎ１とＮ３とが略等しいことを意味する。本例においては、Ｎ１＝Ｎ３＝１Ｅ＋１３／ｃｍ２である。プロトン注入が完了した後、半導体基板９０を熱処理して、ｎ型不純物領域である第１から第４不純物領域を形成する。これにより、ＦＳ層５０を完成させる。
【００３４】
なお、第１回目のプロトン注入における単位面積当たりの注入量Ｎ１は、Ｎ２よりも大きく、かつ注入量が１Ｅ＋１２／ｃｍ２以上で１Ｅ＋１４／ｃｍ２以下であってよく、さらに３Ｅ＋１２／ｃｍ２以上で３Ｅ＋１３／ｃｍ２以下であってよい。また、第１不純物領域５１ａは、ゲートがオフでのＩＧＢＴへの電圧印加に対して完全に空乏化してもよい。そのためには、第２導電型領域３４から第１不純物領域５１ａと第２不純物領域５１ｂとの境界までにわたるキャリア濃度の積分値が、少なくとも臨界積分濃度ｎｃよりも小さくてよく、好ましくは臨界積分濃度ｎｃの半値よりも小さくてよい。
【００３５】
ここで、臨界積分濃度ｎｃとは、以下の通りである。アバランシェ降伏が発生する電界強度の値は、臨界電界強度（Ｃｒｉｔｉｃａｌ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ  Ｓｔｒｅｎｇｔｈ）と呼ばれる。アバランシェ降伏は、半導体の構成元素と、半導体にドーピングされた不純物と、不純物の濃度とに依存する。ドナー濃度をＮＤ、臨界電界強度をＥＣとすると、シリコン（Ｓｉ）におけるインパクトイオン化係数を用いてイオン化積分をすると、臨界電界強度ＥＣは数式１で表される。
【００３６】
【数１】
2016051970.tif 000003
【００３７】
数式１からわかるように、ドナー濃度ＮＤが決まれば、臨界電界強度ＥＣは定まる。また、ポアソンの式は、１次元方向（ｘ方向とする）のみを考慮した場合、数式２で表される。
【００３８】
【数２】
2016051970.tif 000004
【００３９】
ここで、ｑは電荷素量（１．０６２×１０１５［Ｃ］）、ε０は真空の誘電率（８．８５４×１０−１４［Ｆ／ｃｍ］）、εｒは物質の比誘電率である。シリコンの場合は、εｒ＝１１．９である。ｐは正孔濃度、ｎは電子濃度、ＮＡはアクセプタ濃度である。片側階段接合でｎ型層のみを考慮するのでアクセプタが存在しない（ＮＡ＝０）とする。さらに、正孔および電子が存在しない完全空乏化された（ｎ＝ｐ＝０）空乏層を仮定すると、数式２を深さｘで積分すれば、数式３が得られる。
【００４０】
【数３】
2016051970.tif 000005
【００４１】
ｐｎ接合の位置を原点０、ｎ型層においてｐｎ接合とは反対側の位置における空乏層の端部の位置をｘ０とする。そして、空乏層全体を０からｘ０で積分すると、数式３のＥは、電界強度分布の最大値となる。これをＥｍとすると、Ｅｍは数式４で表される。
【００４２】
【数４】
2016051970.tif 000006
【００４３】
電界強度分布の最大値Ｅｍが、臨界電界強度Ｅｃに達したとすると、数式４は数式５で表される。
【００４４】
【数５】
2016051970.tif 000007
【００４５】
数式５は、両辺とも定数である。数式５の右辺は、ｎ型層において完全空乏化した範囲であるので、本明細書において記載した定義より、臨界積分濃度ｎｃと表す。これにより次の数式６を得る。数式６は、臨界積分濃度ｎｃと臨界電界強度Ｅｃとの対応を示す。このように、臨界積分濃度ｎｃは、臨界電界強度Ｅｃに対応する定数となる。
【００４６】
【数６】
2016051970.tif 000008
【００４７】
なお、上記計算においては、ドナー濃度ＮＤはｎ型層のｘ方向の濃度分布が一様であると仮定している。臨界電界強度Ｅｃはｎ型層のドナー濃度ＮＤに依存するので（数式５）、臨界積分濃度ｎｃもｎ型層のドナー濃度にＮＤに依存する。ドナー濃度ＮＤが１×１０１３（／ｃｍ３）から１×１０１５（／ｃｍ３）の範囲では、臨界積分濃度ｎｃは１．１×１０１２（／ｃｍ３）から２．０×１０１２（／ｃｍ２）となる。ドナー濃度が数桁に亘る濃度範囲であることを踏まえると、臨界積分濃度ｎｃはほぼ定数であると見なすことができる。
【００４８】
例えば、実施形態の半導体装置１００の定格電圧が１，２００Ｖの例では、ベース層４０のドナー濃度ＮＤを６．１×１０１３（／ｃｍ３）とすると、数式６から臨界積分濃度ｎｃは約１．４×１０１２（／ｃｍ２）と評価できる。また、定格電圧が６００Ｖの例では、ベース層４０のドナー濃度ＮＤを１．４×１０１４（／ｃｍ３）とすると、数式６から臨界積分濃度ｎｃは約１．５５×１０１２（／ｃｍ２）と評価できる。また、上述の臨界総不純物量の議論は、シリコンに限らず、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイアモンド、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体にも適用可能である。すなわち、数式１を導出するためにはインパクトイオン化係数に、数式２においては比誘電率に、各物質の値を用いれば良い。
【００４９】
図３は、プロトンが注入された半導体基板９０を熱処理した後の第１から第４の不純物領域におけるキャリア濃度分布を示す図である。第１不純物領域５１ａは、予め定められたキャリア濃度の不純物領域を有する。本例では、第１不純物領域５１ａは０．８Ｅ＋１５／ｃｍ３のキャリア濃度を有する。第２不純物領域５１ｂは、第１不純物領域５１ａにおける当該予め定められたキャリア濃度よりもキャリア濃度が低い。本例では、第２不純物領域５１ｂは０．７Ｅ＋１５／ｃｍ３のキャリア濃度を有する。第３不純物領域５１ｃは１．０Ｅ＋１５／ｃｍ３のキャリア濃度を有し、第４不純物領域５１ｄは５．０Ｅ＋１５／ｃｍ３超のキャリア濃度を有する。このように、ＦＳ層５０のｎ型不純物領域は、半導体基板９０の異なる深さ位置においてキャリア濃度の複数のピークを有する。
【００５０】
図４は、本例のＦＳ層５０の有無に応じた漏れ電流の比較結果を示す図である。横軸はＩＧＢＴに印加した逆電圧の大きさ（Ｖ）を示し、縦軸は漏れ電流（Ａ）を示す。プロトン注入無しとは、ＦＳ層をプロトン注入以外の手段で作成したことを示す。例えば、リンを注入することによりＦＳ層を形成した場合である。一方、プロトン注入有りとは、本例のようにプロトン注入によりＦＳ層５０を形成したことを示す。本例のＦＳ層５０を有する方が、プロトン注入以外の手段でＦＳ層を作成した場合と比較して漏れ電流が小さい。これは、熱処理時に半導体基板９０の表面側に近い位置にまでプロトンを拡散させて欠陥を回復させた結果、ゲート閾値が所定値に増加回復した効果であると考えられる。
【００５１】
図５ａから図５ｆは、半導体装置１００の製造段階を示す図である。まず、図５ａに示すように、ＭＯＳゲート構造３０を半導体基板９０の表面側に形成する。ＭＯＳゲート構造３０を形成する段階は、半導体基板９０の表面側にバリアメタルとしての第１金属層２０および第１金属の窒化物層２２を形成する段階を含む。この段階では、第１導電型領域３２、第２導電型領域３４、ならびに、ゲート電極３６およびゲート絶縁膜３８を形成する際等に生じた欠陥が、チャネル形成領域に存在する。
【００５２】
その後、図５ｂに示すように、半導体基板９０の裏面側を研磨して薄くする。さらにその後、図５ｃに示すように、半導体基板９０の裏面側からプロトンを注入して、不純物領域を形成する。先の図２に示した様に、プロトンの注入は第１回目から第４回目に分けて行う。第１回目のプロトン注入位置が半導体基板９０の表面側に最も近く、第４回目のプロトン注入位置が半導体基板９０の裏面側に最も近くなるよう、第１回目から第４回目にかけて順に加速電圧を弱くしてプロトン注入深さを調節する。第１回目から第４回目の単位面積当たりの注入量を、それぞれＮ１、Ｎ２、Ｎ３およびＮ４とすると、Ｎ２＜Ｎ１〜Ｎ３＜Ｎ４の関係を満たす。
【００５３】
その後、図５ｄに示すように、３００℃から５００℃で３０分から１０時間、半導体基板９０を熱処理する。熱処理段階において、注入されたプロトンの一部はＦＳ層５０においてＶＯＨ欠陥を形成する。また、他の一部は半導体基板９０を拡散して表面側にまで達し、ベース層４０における残量欠陥およびチャネル形成領域の欠陥を回復する。なお、プロトンは、ゲート絶縁膜３８と半導体基板９０の第２導電型領域３４との界面にも達すると考えられるので、当該界面には水素原子が存在してよい。つまり、第２導電型領域３４のシリコンのダングリングボンドがプロトンにより終端されて、シリコン‐水素結合が形成されてよい。これにより、逆電圧印加時の漏れ電流を低減し、かつ、ゲート閾値電圧（Ｖｔｈ）のばらつきを低減することができる。
【００５４】
図５ｅは、半導体基板９０の欠陥が回復した様子を模式的に示す図である。その後、図５ｆに示すように、半導体基板９０の裏面側にリン等の不純物を注入してｐ＋型シリコン層であるコレクタ層６０を形成する。続いて、アルミニウムを蒸着またはスパッタすることにより、コレクタ層６０の裏面側にコレクタ電極７０を形成する。
【００５５】
本実施例によれば、バリアメタルを形成した後において裏面側からプロトン注入を行い、その後熱処理により表面側にまでプロトンを拡散させるので、欠陥回復のための熱処理を一度だけ行えばよい。つまり、表面側および裏面側から２度に渡ってプロトン注入と熱処理とを行う必要が無い。それゆえ、２度に渡ってプロトン注入と熱処理とを行う場合と比較して、熱処理の工程数を減らし製造コストを抑えることができる。
【００５６】
図６ａから図６ｃは、半導体装置２００の製造段階を示す図である。本例は、第１金属層２０と第２金属層２４との両方に直接接触させて第１金属の窒化物層２２を設けない点、および、第１金属の窒化物層２２と第２金属層２４との間にプラグ２８を有する点で半導体装置１００と異なる。他の点は、半導体装置１００の例と同じである。本例のプラグ２８は、タングステンからなるプラグ２８であってよい。プラグ２８は、第１金属の窒化物層２２と第２金属層２４とを接続する。図６ａは、図５ｃに相当し、半導体基板９０の裏面側からプロトン注入をする段階を示す図である。図６ｂは、図５ｄに相当し、半導体基板９０を熱処理する段階を示す図である。図６ｃは、図５ｅおよび図５ｆに相当し、半導体基板９０の欠陥が回復させた後に、半導体基板９０の裏面側にコレクタ層６０およびコレクタ電極７０を形成する段階を示す図である。
【００５７】
本例においても、ＭＯＳゲート構造３０を形成した後に裏面側から図２に示すようにプロトン注入を行う。これにより、バリアメタルを適用した半導体装置２００において、逆電圧印加時の漏れ電流を低減し、ゲート閾値電圧（Ｖｔｈ）のばらつきを低減することができる。また、２度に渡ってプロトン注入と熱処理とを行う場合と比較して、熱処理の工程数を減らし製造コストを抑えることができる。なお、本明細書に記載の技術の適用は、ＩＧＢＴに限定されない。例えば、バリアメタル形成後にライフタイム制御を行う素子にも適用することができる。
【００５８】
図７は、半導体基板９０の水素の分布を示す図である。図７では、半導体装置１００の断面と、本実施形態のネットドーピング濃度分布を示す。なお、半導体装置２００も、同様のネットドーピング濃度分布と水素濃度分布とを有してよい。
【００５９】
水素が注入される深さは、最深プロトンの飛程できまる。一方、プロトン注入後の熱処理により、図７のように、最深のプロトンの飛程よりも数十μｍは、さらに深くおもて面側に拡散する。この拡散する領域を、水素拡散領域ｎｎ９５とする。この水素拡散領域ｎｎは、十分な濃度の水素でチャネル形成領域に達することが好ましい。例えば、チャネル形成領域における水素の濃度が、１Ｅ＋１４ｃｍ−３の以上であって、且つ裏面側に向かって水素の濃度が増加するような分布であってよい。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００６１】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００６２】
２０  第１金属層、２１  層間絶縁膜、２２  第１金属の窒化物層、２４  第２金属層、２６  エミッタ電極、２８  プラグ、３０  ＭＯＳゲート構造、３２  第１導電型領域、３４  第２導電型領域、３６  ゲート電極、３８  ゲート絶縁膜、４０  ベース層、５０  ＦＳ層、５１  不純物領域、６０  コレクタ層、７０  コレクタ電極、９０  半導体基板、９５  水素拡散領域ｎｎ、１００  半導体装置、２００  半導体装置
【図１】
2016051970.tif 000009
【図２】
2016051970.tif 000010
【図３】
2016051970.tif 000011
【図４】
2016051970.tif 000012
【図５ａ】
2016051970.tif 000013
【図５ｂ】
2016051970.tif 000014
【図５ｃ】
2016051970.tif 000015
【図５ｄ】
2016051970.tif 000016
【図５ｅ】
2016051970.tif 000017
【図５ｆ】
2016051970.tif 000018
【図６ａ】
2016051970.tif 000019
【図６ｂ】
2016051970.tif 000020
【図６ｃ】
2016051970.tif 000021
【図７】
2016051970.tif 000022
【手続補正書】
【提出日】平成28年1月28日(2016.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
裏面側において、プロトンを含むｎ型不純物領域を有する半導体基板と、
前記半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルとを備え、
前記ｎ型不純物領域は、
予め定められたキャリア濃度の不純物領域を有する第１不純物領域と、
前記予め定められたキャリア濃度よりもキャリア濃度が低く、前記第１不純物領域よりも前記裏面側に設けられた第２不純物領域と
を有する、半導体装置。
【請求項２】
前記ｎ型不純物領域は、前記裏面側と前記表面側との間の異なる深さ位置において、キャリア濃度の複数のピークを有する、請求項１に記載の半導体装置。
【請求項３】
（削除）
【請求項４】
前記半導体基板の前記表面側にゲート電極と、前記ゲート電極と前記半導体基板との間に設けられたゲート絶縁膜とをさらに備え、前記ゲート絶縁膜と前記半導体基板との界面には水素原子が存在する、請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の表面側においてプロトンに対する遮蔽効果を有するバリアメタルを形成する段階と、
前記半導体基板の裏面側からプロトンを注入して、不純物領域を形成する段階と、
プロトンを注入した前記半導体基板を熱処理する段階と、を備え、
前記不純物領域を形成する段階は、
予め定められたキャリア濃度の不純物領域を形成するべく、第１回目のプロトン注入をする段階と、
前記予め定められたキャリア濃度よりもキャリア濃度が低くなるよう注入条件を変えて、前記第１回目のプロトン注入よりも前記裏面側において不純物領域を形成するべく、第２回目のプロトン注入をする段階と
を有する半導体装置の製造方法。
【請求項６】
前記不純物領域を形成する段階は、加速電圧と単位面積あたりの注入量とを含む注入条件を変えて、複数回に渡って異なる深さ位置にプロトンを注入する段階を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
（削除）
【請求項８】
前記不純物領域を形成する段階は、
前記第２回目のプロトン注入よりも前記裏面側において不純物領域を形成する第３回目のプロトン注入をする段階と、
前記第３回目のプロトン注入よりも前記裏面側において不純物領域を形成する第４回目のプロトン注入をする段階とをさらに有し、
第１回目、第２回目、第３回目および第４回目のプロトン注入における単位面積当たりの注入量を、それぞれＮ１、Ｎ２、Ｎ３およびＮ４とすると、Ｎ２＜Ｎ１〜Ｎ３＜Ｎ４の関係を満たす、請求項５または６に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は、
前記半導体基板の表面側においてｐ型不純物領域と、
前記ｐ型不純物領域と前記ｎ型不純物領域との間に位置するｎ型不純物を有するベース領域と
をさらに備え、
前記ｐ型不純物領域から前記第１不純物領域までのキャリア濃度の積分値が臨界積分濃度よりも小さい
請求項４に記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜と前記ｐ型不純物領域との界面にシリコン‐水素結合を有する
請求項９に記載の半導体装置。
【請求項１１】
前記ｐ型不純物領域のチャネル形成領域から前記第１不純物領域までの長さは２０μｍ以上７０μｍ以下である
請求項９または１０に記載の半導体装置。
【請求項１２】
前記半導体基板は、前記第１不純物領域から前記ｐ型不純物領域のチャネル形成領域に渡って、１Ｅ＋１４ｃｍ−３以上の水素濃度を有する
請求項９から１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体基板のチャネル形成領域は、前記第１不純物領域に向って増加する水素濃度を有する
請求項９から１１のいずれか一項に記載の半導体装置。
【請求項１４】
バリアメタルを形成する段階の後に、前記第１回目のプロトン注入をする段階を有する
請求項５、６および８のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板の裏面側からプロトンを注入して、前記不純物領域を形成する段階の後に、プロトンを注入した前記半導体基板を熱処理する段階を有する
請求項５、６、８および１４のいずれか一項に記載の半導体装置の製造方法。
【手続補正書】
【提出日】平成28年8月31日(2016.8.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
水素が注入される深さは、最深プロトンの飛程できまる。一方、プロトン注入後の熱処理により、図７のように、最深のプロトンの飛程よりも数十μｍは、さらに深くおもて面側に拡散する。この拡散する領域を、水素拡散領域９５とする。この水素拡散領域９５は、十分な濃度の水素でチャネル形成領域に達することが好ましい。例えば、チャネル形成領域における水素の濃度が、１Ｅ＋１４ｃｍ−３の以上であって、且つ裏面側に向かって水素の濃度が増加するような分布であってよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
２０  第１金属層、２１  層間絶縁膜、２２  第１金属の窒化物層、２４  第２金属層、２６  エミッタ電極、２８  プラグ、３０  ＭＯＳゲート構造、３２  第１導電型領域、３４  第２導電型領域、３６  ゲート電極、３８  ゲート絶縁膜、４０  ベース層、５０  ＦＳ層、５１  不純物領域、６０  コレクタ層、７０  コレクタ電極、９０  半導体基板、９５  水素拡散領域、１００  半導体装置、２００  半導体装置
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2016051970.tif 000023
【国際調査報告】
2016051970.tif 000024
2016051970.tif 000025
2016051970.tif 000026
2016051970.tif 000027