(57)【要約】【課題】製造効率の高い薄膜キャパシタを提供する。【解決手段】支持基板１１０と、支持基板１１０上に形成され第１薄膜電極層１２１及び第２薄膜電極層１２２と薄膜誘電体１３０を交互に積層してなる容量形成部１４０と、第１薄膜電極層１２１と電気的に接続した第１外部電極１６１と、第２薄膜電極層１２２と電気的に接続した第２外部電極１６２とを備えた薄膜キャパシタ１００において、第１薄膜電極層１２１・第２薄膜電極層１２２と第１外部電極１６１・第２外部電極１６２との接続領域において支持基板１１０と平行な面に第１薄膜電極層１２１・第２薄膜電極層１２２が露出するよう断面階段状に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板と、支持基板上に形成された第１薄膜電極と、前記第１薄膜電極上に形成された第１薄膜誘電体と、前記第１薄膜誘電体上に形成された第２薄膜電極と、前記第２薄膜電極上に形成された第２薄膜誘電体とを少なくとも有する容量形成部と、前記第１薄膜電極と電気的に接続した第１外部電極と、前記第２薄膜電極と電気的に接続した第２外部電極と、前記支持基板と平行な面において前記第１薄膜電極の上面の一部が誘電体で覆われていない、前記第１薄膜電極と前記第１外部電極との接続領域と、前記支持基板と平行な面において前記第２薄膜電極の上面の一部が誘電体で覆われていない、前記第２薄膜電極と前記第２外部電極との接続領域とを有する薄膜キャパシタ。
【請求項２】
第１薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第２薄膜電極は容量形成部の他方の端部において誘電体で覆われておらず、  第１外部電極は容量形成部の一方の端部を被覆するよう形成され、第２外部電極は容量形成部の他方の端部を被覆するよう形成されている  ことを特徴とする請求項１記載の薄膜キャパシタ。
【請求項３】
第１薄膜電極は容量形成部に形成した第１凹部の内面において誘電体で覆われておらず、第２薄膜電極は容量形成部に形成した第２凹部の内面において誘電体で覆われておらず、  第１外部電極は少なくとも第１凹部の内面を被覆するように形成され、第２外部電極は少なくとも第２凹部の内面を被覆するように形成されている  ことを特徴とする請求項１記載の薄膜キャパシタ。
【請求項４】
支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタにおいて、  支持基板には、第１薄膜電極と電気的に接続する第１基板電極と第２薄膜電極と電気的に接続する第２基板電極が形成されており、  容量形成部は第１薄膜電極と第２薄膜電極とが交互に配置されているとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板の第１基板電極が露出するよう断面階段状に形成された第１凹部が形成され、且つ、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板の第２基板電極が露出するよう断面階段状に形成された第２凹部が形成され、  第１凹部には内面に露出する第１薄膜電極と第１基板電極とを電気的に接続する第１接続電極が形成されており、且つ、第２凹部には内面に露出する第２薄膜電極と第２基板電極とを電気的に接続する第２接続電極が形成されている  ことを特徴とする薄膜キャパシタ。
【請求項５】
第１基板電極及び第２基板電極の何れか一方又は双方は支持基板に形成された導電性のビアからなる  ことを特徴とする請求項４記載の薄膜キャパシタ。
【請求項６】
第１薄膜電極と第２薄膜電極とを厚み方向に重ね合わせてみた場合における第１薄膜電極と第２薄膜電極の重なり合う交差領域は各層で共通である  ことを特徴とする請求項１乃至５何れか１項記載の薄膜キャパシタ。
【請求項７】
容量形成部の階段形状は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより形成した  ことを特徴とする請求項１乃至６何れか１項記載の薄膜キャパシタ。
【請求項８】
容量形成部の上面に保護層が形成されている  ことを特徴とする請求項１乃至７何れか１項記載の薄膜キャパシタ。
【請求項９】
支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタの製造方法において、  支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、  容量形成部をエッチング処理することにより、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な面に第１薄膜電極が露出するよう断面階段状に加工するとともに、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極が露出するよう断面階段状に加工するステップと、  第１薄膜電極の露出部位に第１外部電極を形成するとともに、第２薄膜電極の露出部位に第２外部電極を形成するステップとを備えた  ことを特徴とする薄膜キャパシタの製造方法。
【請求項１０】
支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタの製造方法において、  支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、  容量形成部をエッチング処理することにより、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第１基板電極が露出するように断面階段状の第１の凹部を形成するとともに、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板に形成されている第２基板
電極が露出するように断面階段状の第２の凹部を形成するステップと、  第１凹部の内面に第１薄膜電極と第１基板電極とを接続する第１接続電極を形成するとともに、第２凹部の内面に第２薄膜電極と第２基板電極とを接続する第２接続電極を形成するステップとを備えた  ことを特徴とする薄膜キャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜製造プロセスにより支持基板上に薄膜電極と薄膜誘電体を交互に積層した容量形成部を有する薄膜キャパシタに関する。
【背景技術】
【０００２】
電子部品としてのキャパシタの低背化という観点から、近年、支持基板上に薄膜製造プロセスにより形成されたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の容量発生部を有する薄膜キャパシタが注目されてきている。このような薄膜キャパシタでは、高容量を得るために、容量発生部において多数の薄膜電極と薄膜誘電体とを積層化した構造が検討されている。  【０００３】
最も一般的な薄膜キャパシタの積層方法は、所望とする積層数の電極層、誘電体層を一括に成膜した後、上層から１層枚に加工を繰り返し、最終的にはピラミッド構造とするものである（特許文献１参照）。本手法を用いることにより、電極層と誘電体層との界面への異物の混入を防止して、特性的に優れた積層薄膜キャパシタが得られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４６７４６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の手法では、電極層及び誘電体層の全ての層に対して、パターニング、エッチング工程を繰り返し行わなければならず、工程負荷が大きいという課題があった。さらに、上記従来の手法では、下層に形成された電極層と外部電極との接続領域を確保するために内部電極層の層数と同数の接続箇所を設けなければならず、上層の電極面積を減少しなければならないため、交差面積（取得容量）が減少することも課題としてあった。また、ピラミッド構造に起因して、各電極層の交差面積が異なっており、さらに外部電極との接続位置が複数存在するため、積層薄膜キャパシタとしてのインピーダンス特性は、容量値の異なるキャパシタを並列接続したものと同等となっている。その結果、多数の共振点が発生してしまい、回路構成上望ましくない特性となる場合がある。  【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、製造効率の高い薄膜キャパシタを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本願発明に係る薄膜キャパシタは、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタにおいて、容量形成部は第１薄膜電極と第２薄膜電極とが薄膜誘電体を挟んで交互に配置されており、容量形成部は、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な第１薄膜電極の上面の一部が薄膜誘電体で覆われていないよう断面階段状に形成されており、且つ、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極の上面の一部が薄膜誘電体で覆われていないよう断面階段状に形成されていることを特徴とする。  【０００８】
また、本願発明に係る薄膜キャパシタの製造方法は、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を積層してなる容量形成部と、第１薄膜電極と電気的に接続した第１外部電極と、第２薄膜電極と電気的に接続した第２外部電極とを備えた薄膜キャパシタの製造方法において、支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、容量形成部をエッチング処理することにより、第１薄膜電極と第１外部電極との接続領域において支持基板と平行な面に第１薄膜電極が露出するよう断面階段状に加工するとともに、第２薄膜電極と第２外部電極との接続領域において支持基板と平行な面に第２薄膜電極が露出するよう断面階段状に加工するステップと、第１薄膜電極の露出部位に第１外部電極を形成するとともに、第２薄膜電極の露出部位に第２外部電極を形成するステップとを備えたことを特徴とする。  【０００９】
本発明によれば、第１外部電極との接続領域において容量形成部は第１薄膜電極が露出した階段状に形成されているので第１外部電極を確実に形成・接続することができる。第２外部電極についても同様である。ここで容量形成部の階段状の形成は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより得られる。このように、本発明では、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。  【００１０】
本発明の好適な態様の一例としては、第１薄膜電極は容量形成部の一方の端部に露出し、言い換えれば第１薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第２薄膜電極は容量形成部の他方の端部に露出し、言い換えれば第２薄膜電極は容量形成部の一方の端部において誘電体で覆われておらず、第１外部電極は容量形成部の一方の端部を被覆するよう形成され、第２外部電極は容量形成部の他方の端部を被覆するよう形成されていることを特徴とするものが挙げられる。また、本発明の好適な態様の他の例としては、第１薄膜電極は容量形成部に形成した第１凹部の内面に露出し、言い換えれば第１薄膜電極は容量形成部に形成した第１凹部の内面において誘電体で覆われておらず、第２薄膜電極は容量形成部に形成した第２凹部の内面に露出し、言い換えれば第２薄膜電極は容量形成部に形成した第２凹部の内面において誘電体で覆われておらず、第１外部電極は少なくとも第１凹部の内面を被覆するように形成され、第２外部電極は少なくとも第２凹部の内面を被覆するように形成されていることを特徴とするものが挙げられる。  【００１１】
また、本発明の好適な態様の一例としては、第１薄膜電極と第２薄膜電極とを厚み方向に重ね合わせてみた場合における第１薄膜電極と第２薄膜電極の重なり合う交差領域は各層で共通であることを特徴とするものが挙げられる。  【００１２】
また、本願発明に係る薄膜キャパシタは、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタにおいて、支持基板には、第１薄膜電極と電気的に接続する第１基板電極と第２薄膜電極と電気的に接続する第２基板電極が形成されており、容量形成部は第１薄膜電極と第２薄膜電極とが交互に配置されているとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板の第１基板電極が露出するよう断面階段状に形成された第１凹部が形成され、且つ、支持基板と平行な面に第２薄膜電極が露出するとともに支持基板の第２基板電極が露出するよう断面階段状に形成された第２凹部が形成され、第１凹部には内面に露出する第１薄膜電極と第１基板電極とを電気的に接続する第１接続電極が形成されており、且つ、第２凹部には内面に露出する第２薄膜電極と第２基板電極とを電気的に接続する第２接続電極が形成されていることを特徴とする。  【００１３】
また、本願は係る薄膜キャパシタの製造方法は、支持基板と、支持基板上に形成され第１薄膜電極及び第２薄膜電極と薄膜誘電体を交互に積層してなる容量形成部とを備えた薄膜キャパシタの製造方法において、支持基板上に第１薄膜電極と第２薄膜電極とが交互に配置されるよう所定形状の第１薄膜電極及び所定形状の第２薄膜電極と薄膜誘電体を交互に積層して容量形成部を形成するステップと、容量形成部をエッチング処理することにより、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第１基板電極が露出するように断面階段状の第１の凹部を形成するとともに、支持基板と平行な面に第１薄膜電極が露出するとともに支持基板に形成されている第２基板電極が露出するように断面階段状の第１の凹部を形成するステップと、第１凹部の内面に第１薄膜電極と第１基板電極とを接続する第１接続電極を形成するとともに、第２凹部の内面に第２薄膜電極と第２基板電極とを接続する第２接続電極を形成するステップとを備えたことを特徴とする。  【００１４】
本発明によれば、容量形成部に第１薄膜電極が露出した階段状に形成され且つ支持基板の第１引出電極が露出した第１凹部が形成されているので第１薄膜電極及び第１基板電極の接続を確実にすることができる。第２薄膜電極についても同様である。ここで容量形成部の階段状の形成は、積層工程において所定形状の第１薄膜電極及び第２薄膜電極を形成した後に、エッチング処理により薄膜誘電体のみを除去することにより得られる。このように、本発明では、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。
【発明の効果】
【００１５】
本発明によれば、複数の誘電体層のエッチング処理を一括に行うことができるので製造効率が向上する。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態に係る薄膜キャパシタの断面図
【図２】第１の実施の形態に係る製造工程を説明する図
【図３】第１の実施の形態に係る製造工程を説明する図
【図４】第２の実施の形態に係る薄膜キャパシタの断面図
【図５】第２の実施の形態に係る製造工程を説明する図
【図６】第２の実施の形態に係る製造工程を説明する図
【図７】第３の実施の形態に係る薄膜キャパシタの上面図及び底面図
【図８】第３の実施の形態に係る薄膜キャパシタの等価回路図
【図９】第３の実施の形態に係る薄膜キャパシタの電極層パターンを説明する図
【図１０】第３の実施の形態に係る薄膜キャパシタの電極層とビアの接続構造を説明する図
【図１１】図１０のＡ−Ａ’線断面図
【図１２】図１０のＢ−Ｂ’線断面図
【図１３】第３の実施の形態の変形例に係る薄膜キャパシタの電極層とビアの接続構造を説明する図
【図１４】図１０のＣ−Ｃ’線断面図
【図１５】第３の実施の形態の他の変形例に係る薄膜キャパシタの電極層とビアの接続構造を説明する図
【図１６】第３の実施の形態の他の変形例に係る薄膜キャパシタの等価回路図
【図１７】第３の実施の形態の他の変形例に係る薄膜キャパシタの上面図
【図１８】第３の実施の形態の他の変形例に係る薄膜キャパシタの上面図
【図１９】第４の実施の形態に係る薄膜キャパシタの構造を説明する上面図
【発明を実施するための形態】
【００１７】
（第１の実施の形態）  本発明の第１の実施の形態に係る薄膜キャパシタについて図面を参照して説明する。図１は第１の実施の形態に係る薄膜キャパシタの断面図である。なお、本願での各図は、説明の便宜上模式的に表したものであり、正確な縮尺で記載されていない点に留意されたい。  
【００１８】
本実施の形態に係る薄膜キャパシタは、単体の能動部品としてのキャパシタである。薄膜キャパシタ１００は、図１に示すように、支持基板１１０と、支持基板１１０上に形成され薄膜電極層１２０と薄膜誘電体層１３０とを交互に積層してなる容量形成部１４０と、容量形成部１４０の上面に形成され最も上層の薄膜電極層１２０を保護する保護層１５０と、薄膜電極層１２０と電気的に接続する一対の外部電極１６０とを備えている。  
【００１９】
支持基板１１０としては、例えば、石英，アルミナ，サファイア，ガラス等の絶縁性の無機材料からなる支持基板、又は、Ｓｉ等の導電性の無機材料からなる支持基板から形成してもよい。なお、支持基板１１０として導電性支持基板を用いる場合には、当該支持基板１１０上には絶縁層が形成されていることが好ましい。また支持基板１１０上には薄膜電極層１２０との接着性を向上させるために接着層が形成されていることが好ましい。あるいは、支持基板１１０としては、例えば樹脂フィルム等の有機材料からなるものを用いてもよい。ただし、薄いフィルムはハンドリングが困難であることから、樹脂フィルムをＳｉ等の平滑性の良い支持基板に仮接合させたものを用いてもよい。  
【００２０】
２つ以上の薄膜電極層１２０及び１つ以上の薄膜誘電体層１３０による容量形
成部１４０は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）と呼ばれる構造体である。  
【００２１】
薄膜電極層１２０は、第１薄膜電極層１２１と第２薄膜電極層１２２とが交互に配置されている。第１薄膜電極層１２１は、容量形成部１４０の一方の端部に露出する。第２薄膜電極層１２２は、容量形成部１４０の他方の端部に露出する。薄膜電極層１２０は、種々の導電性の材料を用いることができるが、例えばＣｕ、Ｎｉ、Ｐｔ、Ａｌ、Ｔｉ、Ｉｒ，Ｒｕ等の金属、或いはＲｕＯ２，ＩｒＯ２等の導電性を示す酸化物が用いられる。薄膜電極層１２０の成膜にはスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、蒸着、ＡＬＤ（Atomic Layer Deposition）等が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、Ｎｉを用いた。  
【００２２】
薄膜誘電体層１３０は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等の酸化物が望ましい。薄膜誘電体層１３０の成膜手法も薄膜電極層１２０と同様の手法が採用可能であり、支持基板１１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、ＺｒＯ２を用いた。  
【００２３】
容量形成部１４０の両端部は断面階段状に形成されている。より詳細には、容量形成部１４０の一方の端部は、支持基板１１０に平行な面に第１薄膜電極層１２１の上面端部が露出するような階段状に形成されている。容量形成部１４０の他方の端部は、支持基板１１０に平行な面に第２薄膜電極層１２２の上面端部が露出するような階段状に形成されている。  
【００２４】
第１薄膜電極層１２１の、容量形成部１４０の一端側に露出する端部とは反対側の端部は、容量形成部１４０内に埋設されている。ここで、複数（図１では３つ）の第１薄膜電極層１２１の埋設側端部は、容量形成部１４０の厚み方向で一致している。同様に、第２薄膜電極層１２２の、容量形成部１４０の他端側に露出する端部とは反対側の端部は、容量形成部１４０内に埋設されている。ここで、複数（図１では３つ）の第２薄膜電極層１２２の埋設側端部は、容量形成部１４０の厚み方向で一致している。これにより、第１薄膜電極層１２１と第２薄膜電極層１２２を厚み方向に重ね合わせてみた場合における、第１薄膜電極層１２１と第２薄膜電極層１２２の交差領域は、各層で共通する。したがって、薄膜キャパシタ１００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。  
【００２５】
保護層１５０は、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ＢＳＴといった無機材料またはポリイミド等の有機樹脂を用いる。なお、保護層１５０は、単一材料のみを用いても良いが、２種類以上を組み合わせてもよい。本実施の形態では、感光性ポリイミドを用いた。保護層１５０は、最も上層に位置する薄膜電極層１２０（図１の例では第２薄膜電極層１２２）の端部であって、当該薄膜電極層１２０が接続する外部電極１６０側の上面端部は被覆しておらず、他方の上面端部は被覆している。  
【００２６】
外部電極１６０は、階段状に形成された容量形成部１４０の端部において薄膜電極層１２０と電気的に接続するように形成されている。図１の例では、外部電極１６０は、容量形成部１４０の一方の端部において第１薄膜電極層１２１と電気的に接続する第１外部電極１６１と、容量形成部１４０の他方の端部において第２薄膜電極層１２２と電気的に接続する第２外部電極１６２とを備える。外部電極１６０は、容量形成部１４０の階段状になった端面から、容量形成部１４０の上面に形成された保護層１５０の上面に亘り形成されている。外部電極１６０は、例えば、Ｔｉ／Ｃｕ／Ｎｉ／Ｓｎといった数種類の材料をスパッタ、電子線蒸着、めっき等の手法を用いて成膜して形成する。本実施の形態では、シード層としてＴｉ／Ｃｕをスパッタ成膜後、電界めっきによりＮｉ及びＳｎ膜を形成した。  
【００２７】
次に本実施の形態における薄膜キャパシタ１００の製造方法について図２及び図３を参照して説明する。図２及び図３は薄膜キャパシタの製造工程を説明する図である。  
【００２８】
まず、支持基板１１０を用意し（図２（ａ））、該支持基板１１０に、ＭＩＭ構造の容量形成部１４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層１２０を支持基板１１０の全面に成膜する。（図２（ｂ））。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層１２０を所定の形状にパターンニングする（図２（ｃ））。次に、薄膜電極層１２０の上に、スパッタリング法等を使用して薄膜誘電体層１３０を形成する（図２（ｄ））。以上の工程を所定回数繰り返す（図２（ｅ）〜（ｆ））。ただし、薄膜電極層１２０は、第１薄膜電極層１２１、第２薄膜電極層１２２に対応するパターンを一層おきに替えて繰り返し形成する。これにより、薄膜電極層１２０及び薄膜誘電体層１３０を積層してなる容量形成部１４０が形成される（図３（ｇ））。なお、容量形成部１４０の最上層は第２薄膜電極層１２２である。  
【００２９】
次に、容量形成部１４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層１５０を形成する（図３（ｈ））。ここで、保護層１５０は、薄膜電極層１２０と外部電極１６０の接続領域、すなわち階段状に形成する容量形成部１４０の端部領域が開口している。  
【００３０】
次に、この状態で、すなわち保護層１５０をマスクとした状態で、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などのドライエッチング処理を行うことにより、容量形成部１４０の端部を階段状に形成する（図３（ｉ））。該エッチング処理は、誘電体材料が優先的に除去されるが、内部電極材料は削れにくいものとするよう条件を最適化する。これにより容量形成部１４０の端部は、薄膜電極層１２０の上面端部が露出した階段形状に形成される。エッチング処理の条件設定は、エッチング選択性と材料の厚みを考慮して、処理後に薄膜電極層１２０が電気的接続を形成できる厚み以上残存することであり、より具体的な条件の１つとしては「誘電体材料のエッチングレートが内部電極材料のエッチングレートより十分に大きくする」が挙げられる。ここでエッチングレートは、各材料の特性、ドライエッチング処理における、反応ガス種類（例えばＣＦ４などのフッ素系、ＢＣｌ３，Ｃｌ２などの塩素系、その他、Ｏ２、Ｈ２、Ａｒなど）、圧力、パワー、処理時間などがパラメータとなる。なお、反応性イオンエッチングは、ＲＦ電力で励起したガスプラズマと被エッチング材料とを反応させ、蒸気圧の高い反応生成物を生成させてガス化除去する手法である。従って、圧力に関しては、誘電体材料とガス元素からなる生成物の蒸気圧が電極材料とガス元素からなる生成物の蒸気圧よりも十分に高いことが条件となる。本実施形態では、内部電極材料としてＮｉ、誘電体材料としてＺｒＯ２を用い、反応ガスとしてＣＦ４を用い、誘電体材料のエッチングレートが内部電極材料のエッチングレートの１０倍程度となるようにした。これにより、薄膜誘電体層１３０は、薄膜電極層１２０の下部を除いて除去される。  
【００３１】
最後に、容量形成部１４０の両端面から保護層１５０の上面に亘って、スパッタリング法等を使用して外部電極１６０を形成して薄膜キャパシタ１００が得られる。  
【００３２】
本実施の形態に係る薄膜キャパシタ１００によれば、積層体である容量形成部１４０の形成工程では各薄膜電極層１２０の形成毎にパターンニング処理が必要であるものの、外部電極１６０との接続領域を形成する工程が１回のエッチング処理のみなので、製造効率が高いものとなる。特に、本実施の形態では、外部電極１６０との接続領域を形成する工程、換言すれば、薄膜電極層１２０を露出させる工程がダイシングなどの機械的なダメージが生じる手法ではないので高信頼性及び高容量化を図ることができる。  
【００３３】
また、本実施の形態にかかる薄膜キャパシタ１００では、第１薄膜電極層１２１と第２薄膜電極層１２２を厚み方向に重ね合わせみた場合における、第１薄膜電極層１２１と第２薄膜電極層１２２の交差領域が各層で共通するので、薄膜キャパシタ１００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。したがって、多重共振が抑えられたインピーダンス特性を有する薄膜キャパシタ１００が得られる。  
【００３４】
（第２の実施の形態）  本発明の第２の実施の形態に係る薄膜キャパシタについて図４を参照して説明する。図４は第２の実施の形態に係る薄膜キャパシタの断面図である。本実施の形態が第１の実施の形態と異なる点は外部電極の形成位置と、それに伴う外部電極と薄膜電極層との接続構造にある。その他の構造については第１の実施の形態と同様なので、ここでは相違点のみを詳述する。  
【００３５】
本実施の形態に係る薄膜キャパシタ２００は、図４に示すように、支持基板２１０と、支持基板２１０上に形成され薄膜電極層２２０と薄膜誘電体層２３０とを交互に積層してなる容量形成部２４０と、容量形成部２４０の上面に形成され最も上層の薄膜電極層２２０を保護する保護層２５０と、薄膜電極層２２０と電気的に接続する一対の外部電極２６０とを備えている。  
【００３６】
本実施の形態に係る薄膜キャパシタ２００では、第１の実施の形態とは異なり、外部電極２６０を保護層２５０の上面にのみ形成し、容量形成部２４０の端面には形成していない。このため、外部電極２６０と薄膜電極層２２０との接続領域は、容量形成部２４０の端部ではなく、端部より中央寄りになる。  
【００３７】
容量形成部２４０は、図４に示すように、第１薄膜電極層２２１と第２薄膜電極層２２２を、薄膜誘電体層２３０を介して交互に積層したものである。容量形成部２４０及び保護層２５０の積層体には、第１外部電極２６１用の第１凹部２７１と、第２外部電極２６２用の第２凹部２７２が形成されている。  
【００３８】
第１凹部２７１は、保護層２５０から支持基板２１０に向かって開口面積が小さくなっており、内面の断面形状は階段状になっている。ここで階段状の内面であって支持基板２１０と平行な面は第１薄膜電極層２２１の一部が露出している。また第１凹部２７１の底面も第１薄膜電極層２２１の一部が露出している。ここで、第１凹部２７１には第２薄膜電極層２２２は露出しない。  
【００３９】
同様に、第２凹部２７２は、保護層２５０から支持基板２１０に向かって開口面積が小さくなっており、内面の断面形状は階段状になっている。ここで階段状の内面であって支持基板２１０と平行な面は第２薄膜電極層２２２の一部が露出している。また第２凹部２７２の底面も第２薄膜電極層２２２の一部が露出している。ここで、第２凹部２７２には第１薄膜電極層２２１は露出しない。  
【００４０】
第１薄膜電極層２２１は、第２凹部２７２に露出しないような形状にパターニングされており、且つ、第２凹部２７２の周囲の形状は各層で共通となっている。同様に、第２薄膜電極層２２２は、第１凹部２７１に露出しないような形状にパターニングされており、且つ、第１凹部２７１の周囲の形状は各層で共通となっている。これにより、第１薄膜電極層２２１と第２薄膜電極層２２２を厚み方向に重ね合わせてみた場合における、第１薄膜電極層２２１と第２薄膜電極層２２２の交差領域は、各層で共通する。したがって、薄膜キャパシタ２００は、同じ容量・特性の複数のキャパシタを並列したものと等価となる。  
【００４１】
第１外部電極２６１は、第１凹部２７１を充填するとともに保護層２５０の上面に形成されている。すなわち、第１外部電極２６１は、少なくとも第１凹部２
７１の内面を被覆し、第１薄膜電極層２２１と電気的に接続している。第２外部電極２６２についても同様である。  
【００４２】
次に本実施の形態における薄膜キャパシタ２００の製造方法について図５及び図６を参照して説明する。図５及び図６は薄膜キャパシタの製造工程を説明する図である。  
【００４３】
まず、支持基板２１０を用意し（図５（ａ））、該支持基板２１０に、ＭＩＭ構造の容量形成部２４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層２２０を支持基板２１０の全面に成膜する。（図５（ｂ））。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層２２０を所定の形状にパターンニングする（図５（ｃ））。次に、薄膜電極層２２０の上に、スパッタリング法等を使用して薄膜誘電体層２３０を形成する（図５（ｄ））。以上の工程を所定回数繰り返す（図５（ｅ）〜（ｆ））。ただし、薄膜電極層２２０は、第１薄膜電極層２２１、第２薄膜電極層２２２に対応するパターンを一層おきに替えて繰り返し形成する。これにより、薄膜電極層２２０及び薄膜誘電体層２３０を積層してなる容量形成部２４０が形成される（図６（ｇ））。なお、容量形成部２４０の最上層は第２薄膜電極層２２２である。  
【００４４】
次に、容量形成部２４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層２５０を形成する（図６（ｈ））。ここで、保護層２５０は、薄膜電極層２２０と外部電極２６０の接続領域、すなわち内面が階段状である第１凹部２７１及び第２凹部２７２の形成領域が開口している。  
【００４５】
次に、この状態で、すなわち保護層２５０をマスクとした状態で、反応性イオンエッチングなどのドライエッチング処理を行うことにより、内面が階段状である第１凹部２７１及び第２凹部２７２を形成する（図６（ｉ））。これにより第１凹部２７１の内面には第１薄膜電極層２２１が露出し、第２凹部２７２の内面には第２薄膜電極層２２２が露出する。なお、エッチング処理の条件等については第１の実施の形態と同様である。  
【００４６】
最後に、第１凹部２７１及び第２凹部２７２を充填するとともに保護層２５０の上面に、スパッタリング法等を使用して外部電極２６０を形成して薄膜キャパシタ２００が得られる。  
【００４７】
本実施の形態に係る薄膜キャパシタ２００によれば、第１の実施の形態と同様の作用効果が得られる。また、本実施の形態に係る薄膜キャパシタ２００によれば、第１の実施の形態と比較して、薄膜電極層２２０と外部電極２６０との接続点から、薄膜電極層２２０の端部までの最大距離を小さくすることができるので、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を抑えることができる。  
【００４８】
なお、本実施の形態では、第１凹部２７１の底面は、第１薄膜電極層２２１となっていたが、薄膜誘電体層２３０が底面となっていてもよいし、支持基板２１０が底面、すなわち貫通孔となっていてもよい。第２凹部２７２についても同様である。  
【００４９】
（第３の実施の形態）  本発明の第３の実施の形態に係る薄膜キャパシタについて図面を参照して説明する。図７は第３の実施の形態に係る薄膜キャパシタの上面図及び底面図、図８は第３の実施の形態に係る薄膜キャパシタの等価回路、図９は第３の実施の形態に係る薄膜キャパシタの各層における薄膜電極パターンを説明する上面図である。なお、図９において（ａ）〜（ｆ）は、各薄膜電極層の上面図を支持基板側から順に説明するものである。また、図１０は第３の実施の形態に係る薄膜キャパシタの薄膜電極パターンの形状を説明する上面図であり、後述するボールバンプ端子及び接続電極を取り除いた図である。図１１及び図１２は第３の実施の形態に係る薄膜キャパシタの縦断面図であり、図１１は図１０のＡ−Ａ’線断面図、図１２は図１０のＢ−Ｂ’線断面図である。  
【００５０】
本実施の形態に係る薄膜キャパシタは、Ｓｉインターポーザに内蔵した実装形態のキャパシタである。薄膜キャパシタ３００は、図７に示すように、矩形板状の本体３０１と、本体３０１の一方の主面（上面）に形成されたボールバンプ端子３６１〜３６４とを備えている。本体３０１の他方の主面（底面）には、本体３０１の厚み方向においてボールバンプ端子３６１〜３６４と重なる位置にビア３７１〜３７４が形成・露出している。図８に示すように、ボールバンプ端子３６１〜３６４とビア３７１〜３７４とは電気的に導通し、インターポーザとしての機能を果たす。また、ボールバンプ端子３６１・ボールバンプ端子３６４・ビア３７１・ビア３７４はキャパシタ３０２の一端と接続しており、ボールバンプ端子３６２・ボールバンプ端子３６３・ビア３７２・ビア３７３はキャパシタ３０２の他端と接続している。すなわち、キャパシタ３０２の一端と接続する端子と、キャパシタ３０２の一端と接続する端子とは、本体３０１においてマトリクス状に配置されている。  
【００５１】
本体３０１は、図１１〜図１２に示すように、支持基板３１０と、支持基板３１０上に形成され薄膜電極層３２０と薄膜誘電体層３３０とを交互に積層してなる容量形成部３４０と、容量形成部３４０の上面に形成され最も上層の薄膜電極層３２０を保護する保護層３５０と、を備えている。  
【００５２】
支持基板３１０は、Ｓｉからなり、前述したように、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）である導電性のビア３７１〜３７４が形成されている。ビア３７１〜３７４は種々の導電性部材を用いることができるが、本実施の形態ではＣｕを用いた。なお、本実施の形態では、ビア３７１〜３７４は特許請求の範囲の「基板電極」に相当し、特にビア３７１とビア３７４は特許請求の範囲の「第１基板電極」に相当し、ビア３７２とビア３７３は特許請求の範囲の「第２基板電極」に相当する。  
【００５３】
２つ以上の薄膜電極層３２０及び１つ以上の薄膜誘電体層３３０による容量形成部３４０は、いわゆるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）と呼ばれる構造体である。  
【００５４】
薄膜電極層３２０は、第１薄膜電極層３２１と第２薄膜電極層３２２とが交互に配置されている。薄膜電極層３２０は、種々の導電性の材料を用いることができるが、例えばＣｕ、Ｎｉ、Ｐｔ、Ａｌ、Ｔｉ、Ｉｒ，Ｒｕ等の金属、或いはＲｕＯ２，ＩｒＯ２等の導電性を示す酸化物が用いられる。薄膜電極層３２０の成膜にはスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、蒸着、ＡＬＤ（Atomic Layer Deposition）等が採用可能であり、支持基板３１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、Ｎｉを用いた。  
【００５５】
薄膜誘電体層３３０は、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴＯ）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等の酸化物が望ましい。薄膜誘電体層３３０の成膜手法も薄膜電極層３２０と同様の手法が採用可能であり、支持基板３１０に損傷や変質等が生じない条件であれば成膜手法は不問である。本実施の形態では、ＺｒＯ２を用いた。  
【００５６】
容量形成部３４０は、第１薄膜電極層３２１と第２薄膜電極層３２２を、薄膜誘電体層３３０を介して交互に積層したものである。容量形成部３４０及び保護層３５０の積層体には、２つの第１凹部３８１と２つの第２凹部３８２が形成されている。  
【００５７】
一方の第１凹部３８１は、ボールバンプ端子３６１及びビア３７１と厚み方向に重なる位置に平面形状円形に形成されており、同様に、他方の第１凹部３８１は、ボールバンプ端子３６４及びビア３７４と厚み方向に重なる位置に平面形状円形に形成されている。第１凹部３８１は、内面の縦断面形状は階段状、立体的にみると螺旋階段状になっている。ここで階段状の内面であって支持基板３１０と平行な面は第１薄膜電極層３２１の一部が露出しているが、第２薄膜電極層３２２は露出していない。また一方の第１凹部３８１の底面にはビア３７１が露出し、他方の第１凹部３８１の底面にはビア３７４が露出している。  
【００５８】
一方の第２凹部３８２は、ボールバンプ端子３６２及びビア３７２と厚み方向に重なる位置に平面形状円形に形成されており、同様に、他方の第２凹部３８２は、ボールバンプ端子３６３及びビア３７３と厚み方向に重なる位置に平面形状円形に形成されている。第２凹部３８２は、内面の縦断面形状は階段状、立体的にみると螺旋階段状になっている。ここで階段状の内面であって支持基板３１０と平行な面は第２薄膜電極層３２２の一部が露出しているが、第１薄膜電極層３２１は露出していない。また一方の第２凹部３８２の底面にはビア３７２が露出し、他方の第２凹部３８２の底面にはビア３７３が露出している。  
【００５９】
第１薄膜電極層３２１は、図９及び図１０に示すように、第２凹部３８２に露出しないような形状にパターニングされている。また、第１薄膜電極層３２１は、第１凹部３８１に一部のみが露出するようパターニングされている。該露出の形状は、上面から第１凹部３８１をみた場合に、該凹部の上面開口形状を複数に区画し、該区画の１つに露出するようになっている。ここで複数の第１薄膜電極層３２１は、各層で互いに異なる区画に露出するように形成されている。さらに、前記区画の１つにはビア３７１，３７４の一部が露出している。本実施の形態では、図１０に示すように、３層の第１薄膜電極層３２１の一部とビア３７１の一部が露出するように、４つの扇状に区画されている。このため、第１薄膜電極層３２１は、図９に示すように、それぞれ第１凹部３８１の上面開口形状よりやや広い円形の孔が形成され、且つ、該孔の縁部から中心にむかって扇形に張り出した形状となっている。第２薄膜電極層３２２についても同様の構造となっている。  
【００６０】
第１凹部３８１には、保護層３５０の上面に亘って第１接続電極３９１が充填されている。該第１接続電極３９１により、複数の第１薄膜電極層３２１及びビア３７１，３７４が電気的に接続される。第１接続電極３９１の上面には、前述のボールバンプ端子３６１，３６４が形成されている。同様に、第２凹部３８２には、保護層３５０の上面に亘って第２接続電極３９２が充填されている。該第２接続電極３９２により、複数の第２薄膜電極層３２２及びビア３７２，３７３が電気的に接続される。第２接続電極３９２の上面には、前述のボールバンプ端子３６２，３６３が形成されている。  
【００６１】
次に本実施の形態における薄膜キャパシタ３００の製造方法について説明する。まず、ビア３７１〜３７４が形成された支持基板３１０を用意し、該支持基板３１０に、ＭＩＭ構造の容量形成部３４０を形成する。具体的には、スパッタリング法等を使用して、薄膜電極層３２０を支持基板３１０の全面に成膜する。次に、フォトリソグラフィ法によりレジストマスクを形成した後に、反応性イオンエッチングなどのドライエッチング法や、電極金属に対して溶解性を持つ薬液によるウエットエッチング法等を用いて、薄膜電極層３２０を所定の形状にパターンニングする。次に、薄膜電極層３２０の上に、スパッタリング法等を使用して薄膜誘電体層３３０を形成する。以上の工程を所定回数繰り返す。ただし、薄膜電極層３２０は、図９に示したように、各層における第１薄膜電極層３２１、第２薄膜電極層３２２に対応する所定のパターンで形成する。これにより、薄膜電極層３２０及び薄膜誘電体層３３０を積層してなる容量形成部３４０が形成される。なお、容量形成部３４０の最上層は第２薄膜電極層３２２である。  
【００６２】
次に、容量形成部３４０の上面に、感光性ポリイミドをスピンコータで塗布、露光、現像、キュアして保護層３５０を形成する。ここで、保護層３５０は、第１凹部３８１及び第２凹部３８２の形成領域が開口している。  
【００６３】
次に、この状態で、すなわち保護
層３５０をマスクとした状態で、反応性イオンエッチングなどのドライエッチング処理を行うことにより、内面が階段状である第１凹部３８２及び第２凹部３８２を形成する。これにより第１凹部３８１の内面には第１薄膜電極層３２１及びビア３７１，３７４が露出し、第２凹部３８２の内面には第２薄膜電極層３２２及びビア３７２，３７３が露出する。なお、エッチング処理の条件等については第１の実施の形態と同様である。  
【００６４】
次に、第１凹部３８１及び第２凹部３８２を充填するとともに保護層３５０の上面に、スパッタリング法等を使用して接続電極３９１，３９２を形成する。最後に、接続電極３９１，３９２にボールバンプ端子３６１〜３６４を形成して薄膜キャパシタ３００が得られる。  
【００６５】
本実施の形態に係る薄膜キャパシタ３００によれば、第１及び第２の実施の形態と同様の作用効果が得られる。  
【００６６】
なお、本実施の形態では、図１０に示すように、第１凹部３８１及び第２凹部３８２の上面開口形状を複数の扇形に区画し、各区画に第１薄膜電極層３２１、第２薄膜電極層３２２，ビア３７１〜３７４が露出するようにしているが、図１３及び図１４に示すように上面開口形状を同心円状に区画するようにしてもよい。さらに、図１５に示すように、上面開口形状の縁部から内側に向けて第１薄膜電極層３２１又は第２薄膜電極層３２２が張り出すようにしてもよい。  
【００６７】
また、本実施の形態では、図８に示すように、全てのボールバンプ端子３６１〜３６４及びビア３７１〜３７４がキャパシタ３０２に接続していたが、例えば図１６に示すように、ボールバンプ端子３６１，３６４及びビア３７１，３７４はキャパシタ３０２に接続するが、ボールバンプ端子３６２，３６２及びビア３７２，３７４はキャパシタ３０２に接続しないように構成してもよい。なお、この場合には、キャパシタ３０２の一端に接続するボールバンプ端子３６１及びビア３７１と、他端に接続するボールバンプ端子３６４及びビア３７４は、本体３０１において対角線上に位置すると好適である。  
【００６８】
また、本実施の形態では、４つのボールバンプ端子３６１〜３６４及びビア３７１〜３７４を有するものについて説明したが、さらに多数の端子及びビアを有するものであってもよい。例えば図１７に示すものは、本体３０１に１６個のボールバンプ端子３６５とビア（図示省略）を備えたものである。ここで、キャパシタの一端に接続するボールバンプ端子３６５（図１７では便宜上「＋」符号を付した）及びビアと、キャパシタの他端に接続するボールバンプ端子３６５（図１７では便宜上「−」符号を付した）及びビアとを、マトリクス状に配置すると、低ＥＳＬの観点から好適である。もっとも、図１８に示すように、キャパシタの一端に接続するボールバンプ端子３６５（図１８では便宜上「＋」符号を付した）及びビアを本体３０１の一方側に配置し、キャパシタの他端に接続するボールバンプ端子３６５（図１８では便宜上「−」符号を付した）及びビアを本体３０１の他方側に配置するようにしてもよい。  
【００６９】
また、本実施の形態では、Ｓｉの支持基板を用いたインターポーザについて例示したが、ガラス材料の支持基板を用いたインターポーザであってもよい。  
【００７０】
（第４の実施の形態）  本発明の第４の実施の形態について図１９を参照して説明する。図１９は薄膜キャパシタの上面図であり、接続電極を取り除いた上面図である。本実施の形態に係る薄膜キャパシタ４００は、プリント配線基板４０１上にＭＩＭ構造の容量形成部４１０を形成したものである。プリント配線基板４０１には、第１凹部４２１と第２凹部４２２が形成されており、第１凹部４２１，第２凹部４２２にはそれぞれ第１接続電極（図示省略），第２接続電極（図示省略）が充填されている。  
【００７１】
第１凹部４２１及び第２凹部４２２は縦断面階段状に形成されている。第１凹部４２１には容量形成部４１０を形成するそれぞれ形成層の異なる複数の第１薄膜電極層４１１が露出するとともに、第１凹部４２１の底面には第１薄膜電極層４１１と接続する第１回路パターン４３１が露出している。したがって、複数の第１薄膜電極層４１１と第１回路パターン４３１は前記第１接続電極により互いに電気的に接続される。同様に、第１凹部４２２には容量形成部４１０を形成するそれぞれ形成層の異なる複数の第２薄膜電極層４１２が露出するとともに、第２凹部４２２の底面には第２薄膜電極層４１２と接続する第２回路パターン４３２が露出している。したがって、複数の第２薄膜電極層４１２と第２回路パターン４３２は前記第２接続電極により互いに電気的に接続される。なお、容量形成部４１０の構成や製造方法等は第３の実施の形態と同様であり、プリント配線基板４０１が支持基板に相当する。また、第１回路バターン４３１及び第２回路パターン４３２は、プリント配線基板４０１に予め形成されたものであり、それぞれ特許請求の範囲の第１基板電極、第２基板電極に相当する。  
【００７２】
以上、本発明の第１〜第４の実施の形態について詳述したが、本発明はこれに限定されるものではない。例えば、上記各実施の形態で提示した誘電体、内部電極、外部電極、接続電極、基板電極等の材料、さらにエッチング処理の条件等は一例であり、他の材料・条件等であっても本発明を実施することができる。  
【００７３】
また、上記実施第１及び第２の形態では、外部電極をスパッタリングなどのドライプロセスにより形成したが、ディップ法など他の方法で形成するようにしてもよい。  
【００７４】
また、上記第３の実施の形態で詳述した薄膜電極層と接続電極との接続形態、特に、凹部内の構造については、第２の実施の形態においても適用できる。  
【００７５】
また、上記第１及び第２の実施の形態では単体受動部品としての薄膜キャパシタについて説明し、第３の実施の形態ではＳｉインターポーザとしての薄膜キャパシタについて説明し、第４の実施の形態では回路基板上に実装された薄膜キャパシタについて説明したが、ＩＣ上に実装する形態などであっても本発明を適用することができる。
【符号の説明】
【００７６】
１００，２００，３００，４００…薄膜キャパシタ、１１０，２１０，３１０…支持基板、４０１…プリント配線板、１２０，２２０，３２０…薄膜電極層、１２１，２２１，３２１，４１１…第１薄膜電極層、１２２，２２２，３２２，４１２…第２薄膜電極層、１３０，２３０…３３０…薄膜誘電体層、１４０，２４０，３４０，４１０…容量形成部、１５０，２５０，３５０…保護層、１６０，２６０…外部電極、１６１，２６１…第１外部電極、１６２，２６２…第２外部電極、２７１，３８１，４２１…第１凹部、２７２，３８２，４２２…第２凹部、３６１〜３６５…ボールバンプ端子、３７１〜３７４…ビア、３９１…第１接続電極、３９２…第２接続電極、４３１…第１回路パターン、４３２…第２回路パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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