(57)【要約】  半導体装置（３０１、３０３）は、半導体チップ群のうちの少なくとも１つを用いたものである。半導体装置は、半導体チップ群に含まれる一の半導体チップ（２０１、２０２）と、パッケージ（４０１）とを有する。一の半導体チップは、半導体チップ群のうち一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された情報記録領域（２５０）を有する。情報記録領域は、第１の識別情報に応じて選択的に溶断された複数のヒューズを有する。パッケージには、半導体チップ群のうち一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が表示されている。第１および第２の識別情報は、互いに組み合わされることによって半導体チップ群から一の半導体チップを特定し得るものである。
2016035117.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ群のうちの少なくとも１つを用いた半導体装置（３０１、３０３）であって、
前記半導体チップ群に含まれる一の半導体チップ（２０１、２０２）を備え、前記一の半導体チップは、前記半導体チップ群のうち前記一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された情報記録領域（２５０）を有し、前記情報記録領域は、前記第１の識別情報に応じて選択的に溶断された複数のヒューズを有し、前記半導体装置はさらに
前記半導体チップを封止するパッケージ（４０１）を備え、前記パッケージには、前記半導体チップ群のうち前記一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が表示されており、前記第１および第２の識別情報は、互いに組み合わされることによって前記半導体チップ群から前記一の半導体チップを特定し得るものである、半導体装置。
【請求項２】
前記半導体チップが有する前記情報記録領域は前記第１の識別情報に応じた回路パターンを有し、前記複数のヒューズおよび前記回路パターンが前記第１の識別情報を分担して記録する、請求項１に記載の半導体装置（３０３）。
【請求項３】
前記半導体チップの前記情報記録領域に電気的に接続され前記パッケージ外へ延びる少なくとも１つの情報出力電極（３６０）をさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
半導体チップ群のうちの一の半導体チップ（２０２、２０４）であって、
前記半導体チップ群のうち前記一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された第１の部分記録領域を備え、前記第１の部分記録領域は、前記第１の識別情報に応じて選択的に溶断された複数のヒューズを有し、さらに
前記半導体チップ群のうち前記一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が記録された第２の部分記録領域を備え、前記第２の部分記録領域は、前記第２の識別情報に応じてパターニングされた回路パターンを有し、前記第１および第２の識別情報は、互いに組み合わされることによって前記半導体チップ群から前記一の半導体チップを特定し得るものである、半導体チップ。
【請求項５】
前記第１および第２の部分記録領域を有する情報記録領域に電気的に接続された少なくとも１つの出力端子（２５、８３）をさらに備える、請求項４に記載の半導体チップ（２０４〜２１１）。
【請求項６】
前記情報記録領域に応じたアナログ信号を前記出力端子から出力するアナログ信号出力回路を有する、請求項５に記載の半導体チップ（２０４〜２０９、２１１）。
【請求項７】
前記アナログ信号は、電圧信号、電流信号およびパルス信号の少なくともいずれかを含む、請求項６に記載の半導体チップ（２０５〜２０９、２１１）。
【請求項８】
前記アナログ信号出力回路は、前記アナログ信号に対する比較基準としてのリファレンス信号を出力する、請求項６または７に記載の半導体チップ（２０８、２１１）。
【請求項９】
前記アナログ信号出力回路は、前記アナログ信号に対する比較基準としてのリファレンス信号を受け付ける、請求項６または７に記載の半導体チップ（２０９、２１１）。
【請求項１０】
前記情報記録領域に応じたデジタル信号を前記出力端子から出力するデジタル信号出力回路を有する、請求項５に記載の半導体チップ（２１０、２１１）。
【請求項１１】
前記出力端子は、複数の識別情報ごとに設けられたことを特徴とする、請求項５から１０のいずれか１項に記載の半導体チップ（２１１）。
【請求項１２】
半導体チップ群の各々に固有の特性である個別特性情報を管理する、半導体チップの特性情報管理方法であって、
前記半導体チップ群に対する試験によって前記個別特性情報を取得する工程（Ｓ１１０）と、
前記半導体チップ群から一の半導体チップを特定可能とするチップ識別情報の少なくとも一部を前記一の半導体チップの情報記録領域に記録する工程（Ｓ１２０）と、
前記一の半導体チップをパッケージによって封止することにより半導体装置を製造する際に、前記半導体チップの前記情報記録領域に電気的に接続され前記パッケージ外へ延びる少なくとも１つの情報出力電極を設ける工程（Ｓ２１０）と、
前記一の半導体チップに関する前記チップ識別情報と前記個別特性情報との組を特性情報蓄積装置に格納する工程（Ｓ１３０、Ｓ２３０）とを備える、半導体チップの特性情報管理方法。
【請求項１３】
前記パッケージによって封止された前記一の半導体チップの前記チップ識別情報を取得する工程を備え、前記チップ識別情報を取得する工程は、前記半導体装置の前記情報出力電極を用いて前記一の半導体チップの前記チップ識別情報の少なくとも一部を取得する工程（Ｓ５１０）を含み、さらに
前記チップ識別情報を取得する工程によって取得された前記チップ識別情報を前記特性情報蓄積装置が受け付ける工程（Ｓ６１０）と、
前記チップ識別情報を用いて前記特性情報蓄積装置が前記一の半導体チップの前記個別特性情報を検索する工程（Ｓ６２０）と、
前記個別特性情報を前記特性情報蓄積装置が出力する工程（Ｓ６３０）とをさらに備える、請求項１２に記載の半導体チップの特性情報管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体チップおよび半導体チップの特性情報管理方法に関するものである。
【背景技術】
【０００２】
典型的な半導体装置として、パッケージと、その中に封止された半導体チップとを有するものがある。たとえば、半導体装置としてのパワーモジュールのパッケージ内には半導体チップとして、トランジスタまたはダイオードなどのパワー素子を駆動する駆動回路が設けられたＩＣ(Integrated Circuit)チップが設けられる。半導体装置の製造において、それに用いられるＩＣチップのトレーサビリティが求められる場合がある。【０００３】
特開平１１−８３２７号公報（特許文献１）によれば、個々のＩＣチップを識別するための識別コードがパッケージ上に付与される。識別コードとしては、ＩＣチップの製造における半導体ウエハについての製造ロット番号および半導体ウエハ番号と、半導体ウエハ内の個々のチップについての座標位置とが用いられる。【０００４】
特開平８−２１３４６４号公報（特許文献２）によれば、ウエハ状態におけるチップの良・不良の測定結果に基づいて、チップに設けられたヒューズ素子がレーザ光線によって切断される。これにより、チップの電気的機能の良否を識別する識別情報がヒューズ素子に記録される。チップは、ヒューズ素子に記録された情報を電気的に読み出すための外部端子を有してもよい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−８３２７号公報
【特許文献２】特開平８−２１３４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特開平１１−８３２７号公報に記載されているようにパッケージ上にＩＣチップの識別コードを付与する場合、パッケージの大きさを、コードを記すのに必要な大きさよりも小さくすることができない。特に複数のＩＣチップが内蔵される場合、この問題が顕著となる。このため識別コードの付与が、パッケージの大きさを小さくする上で制約となり得た。【０００７】
上記特開平８−２１３４６４号公報に記載されているようにヒューズ素子を用いる場合、記録される情報のビット数と同じ数のヒューズが必要である。このため、情報量が多くなるとヒューズの数が膨大となるので、情報の記録のためにヒューズを溶断する加工の負担が大きくなってしまうことがあり得た。またヒューズの配置のためにより大きな領域が必要となることに起因して、半導体装置の大きさが大きくなってしまうことがあり得た。またヒューズ素子にテスト結果が記録されることから、テスト内容を増やす必要が生じた場合、対応してヒューズ素子を増やすためにＩＣチップのパターンを改める必要があり得た。【０００８】
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、パッケージの小型化に対する制約が生じることを避けつつ、半導体チップのトレーサビリティを得るための加工の負担を軽減することができる半導体装置を提供することである。また他の目的は、半導体チップのトレーサビリティを得るための加工の負担を軽減することができる半導体チップを提供することである。またさらに他の目的は、半導体チップのテスト内容の変更に対して容易に対応可能な、半導体チップの特性情報管理方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体チップ群のうちの少なくとも１つを用いたものである。半導体装置は、半導体チップ群に含まれる一の半導体チップと、パッケージとを有する。一の半導体チップは、半導体チップ群のうち一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された情報記録領域を有する。情報記録領域は、第１の識別情報に応じて選択的に溶断された複数のヒューズを有する。パッケージは半導体チップを封止している。パッケージには、半導体チップ群のうち一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が表示されている。第１および第２の識別情報は、互いに組み合わされることによって半導体チップ群から一の半導体チップを特定し得るものである。【００１０】
本発明の半導体チップは半導体チップ群のうちの一のものである。半導体チップは第１および第２の部分記録領域を有する。第１の部分記録領域には、半導体チップ群のうち一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録されている。第１の部分記録領域は、第１の識別情報に応じて選択的に溶断された複数のヒューズを有する。第２の部分記録領域には、半導体チップ群のうち一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が記録されている。第２の部分記録領域は、第２の識別情報に応じてパターニングされた回路パターンを有する。第１および第２の識別情報は、互いに組み合わされることによって半導体チップ群から一の半導体チップを特定し得るものである。【００１１】
本発明の半導体チップの特性情報管理方法は、半導体チップ群の各々に固有の特性である個別特性情報を管理するものであり、次の工程を有する。半導体チップ群に対する試験によって個別特性情報が取得される。半導体チップ群から一の半導体チップを特定可能とするチップ識別情報の少なくとも一部が一の半導体チップの情報記録領域に記録される。一の半導体チップをパッケージによって封止することにより半導体装置を製造する際に、半導体チップの情報記録領域に電気的に接続されパッケージ外へ延びる少なくとも１つの情報出力電極が設けられる。一の半導体チップに関するチップ識別情報と個別特性情報との組が特性情報蓄積装置に格納される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、半導体チップのトレーサビリティを確保するための識別情報が、半導体チップと、この半導体チップを封止するパッケージとに分けて記録される。これにより、識別情報のすべてをパッケージに表示する必要がないので、パッケージの外形設計における制約が軽減される。また識別情報のすべてを半導体チップが記録する必要がないので、半導体チップに情報を記録する負担が軽減される。【００１３】
本発明の半導体チップによれば、半導体チップのトレーサビリティを確保するための識別情報が、ヒューズおよび回路パターンに分担されて記録される。これにより、識別情報の記録に必要なヒューズの数が少なくなる。よって半導体チップに情報を記録する負担が軽減される。【００１４】
本発明の半導体チップの特性情報管理方法によれば、特性情報蓄積装置により、チップ識別情報と半導体チップの個別特性情報とを対応づけることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す斜視図である。
【図２】図１の半導体チップの構成を概略的に示す平面図である。
【図３】図１の半導体装置における識別情報の設定方法の第１の例を説明する図である。
【図４】図１の半導体装置における識別情報の設定方法の第２の例を説明する図である。
【図５】図１の半導体装置における識別情報の設定方法の第３の例を説明する図である。
【図６】本発明の実施の形態２における半導体チップの構成を概略的に示す平面図である。
【図７】本発明の実施の形態２における半導体装置の構成を概略的に示す斜視図である。
【図８】図６の半導体チップの製造方法の一工程を概略的に示す平面図である。
【図９】図８の一部拡大図である。
【図１０】図６の半導体チップにおける識別情報の設定方法の例を説明する図である。
【図１１】本発明の実施の形態３における半導体装置の構成を概略的に示す斜視図である。
【図１２】本発明の実施の形態４における半導体チップの構成を概略的に示すブロック図である。
【図１３】本発明の実施の形態５における半導体チップの構成を概略的に示す回路図である。
【図１４】本発明の実施の形態６における半導体チップの構成を概略的に示す回路図である。
【図１５】図１４の変形例を概略的に示す回路図である。
【図１６】本発明の実施の形態７における半導体チップの構成を概略的に示すブロック図である。
【図１７】図１６のＰＷＭ回路の構成を概略的に示すブロック図である。
【図１８】図１６の半導体チップにおけるパルス信号およびその生成のための信号のタイミングチャートである。
【図１９】本発明の実施の形態８における半導体チップの構成を概略的に示す回路図である。
【図２０】本発明の実施の形態９における半導体チップの構成を概略的に示す回路図である。
【図２１】本発明の実施の形態１０における半導体チップの構成を概略的に示すブロック図である。
【図２２】図２１のデジタル信号出力回路の構成を概略的に示すブロック図である。
【図２３】図２１の半導体チップにおけるパルス信号およびその生成のための信号のタイミングチャートである。
【図２４】本発明の実施の形態１１における半導体チップの構成を概略的に示すブロック図である。
【図２５】本発明の実施の形態１２における半導体チップの特性情報管理方法が適用された場合の半導体装置の製造方法の構成を概略的に示すフロー図である。
【図２６】図２５の特性情報管理方法に用いられるシステムの構成を説明するためのブロック図である。
【図２７】本発明の実施の形態１２における半導体チップの特性情報管理方法の構成を概略的に示すフロー図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
（実施の形態１）
図１を参照して、本実施の形態の半導体装置３０１は、ＩＣチップ２０１（一の半導体チップ）と、パッケージ４０１と、情報出力電極３６０と、素子電極３９０とを有する。典型的には、半導体装置３０１は電力用半導体装置であり、パッケージ４０１内にＩＧＢＴ(Insulated Gate Bipolar Transistor)、ＭＯＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)またはダイオードなどの電力用半導体素子をさらに有し、その駆動回路としての機能をＩＣチップ２０１が有する。なお、後述する他の実施の形態におけるＩＣチップも、典型的には上記のように電力用半導体素子の駆動回路としての機能を有するものであり、それを用いた電力用半導体装置を構成し得るものである。
【００１８】
さらに図２を参照して、ＩＣチップ２０１は、ＩＣチップの量産工程において製造されたＩＣチップ群（半導体チップ群）のうちの１つである。ＩＣチップ群は、たとえば数千個以上の同一仕様に基づいたＩＣチップである。ＩＣチップ群の製造工程においては複数のウエハ１０１の各々から複数のＩＣチップが製造される。具体的には、各ウエハ１０１上での半導体製造プロセス、すなわちウエハプロセスが行われた後、ダイシングラインＤＬに沿ったダイシングにより各ウエハ１０１から複数のＩＣチップが切り出される。各ＩＣチップはアセンブリプロセスによって半導体装置に組み込まれる。たとえばＩＣチップ２０１は半導体装置３０１に組み込まれる。
【００１９】
ＩＣチップ２０１は情報記録領域２５０を有する。情報記録領域２５０には、量産されたＩＣチップ群のうちＩＣチップ２０１が第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録されている。この目的で情報記録領域２５０は、第１の識別情報に応じて選択的に溶断された複数のヒューズを有する。つまり第１の識別情報は、ヒューズの選択的な溶断によって形成される電気回路によって記録されている。なおヒューズを用いた情報記録の方式については、たとえば、後述する他の実施の形態において詳述されるものを適用することができる。情報出力電極３６０は、ＩＣチップ２０１の情報記録領域２５０に電気的に接続されており、かつパッケージ４０１外へ延びている。
【００２０】
パッケージ４０１はＩＣチップ２０１を封止している。パッケージ４０１はその表面上に情報付加領域４５１を有する。情報付加領域４５１には、ＩＣチップ群のうちＩＣチップ２０１が第２の分類を基準としてどの群に属するかを表す第２の識別情報が表示されている。第２の識別情報は、たとえば、バーコードなどの符号、または文字により表示される。
【００２１】
上述した第１および第２の識別情報は、互いに組み合わされることによって、ＩＣチップ群からＩＣチップ２０１を特定し得るものである。第１および第２の識別情報の各々としては、たとえば、半導体装置３０１の製造における複数のプロセスでのロット番号の各々もしくはそれらの組み合わせ、ウエハ１０１におけるチップ位置番号、またはこれらの組み合わせの内容を用いることができる。
【００２２】
たとえば上記第１の分類は、一のウエハ１０１におけるチップ位置と、同一ウエハプロセスロットにおいて処理される複数のウエハの区別とであり、上記第２の分類は、量産のために繰り返されるウエハプロセスロットの区別である。この場合、上記第１の識別情報は、ウエハ内位置情報番号（ＷＬＣ）と、同一ウエハプロセスロットにおけるウエハ番号（ＷＮ）との組み合わせであり、上記第２の識別情報は、ウエハプロセスロットに付与された通し番号であるウエハプロセスロット番号（ＷＬＮ）である。第１および第２の情報を組み合わせると、ＩＣチップ２０１がどのウエハプロセスロットにおけるどのウエハのどの位置のものかが特定される。これによりＩＣチップ２０１は、量産されたＩＣチップ群における唯一のものに特定される。
【００２３】
あるいは第１および第２の識別情報の少なくともいずれかは、識別情報専用の内容を含んでもよい。そのような例について、以下に説明する。
【００２４】
図３を参照して、第１の例においては、上述したウエハプロセスロット番号（ＷＬＮ）の代わりに、量産のために繰り返されるアセンブリプロセスの通し番号であるアセンブリプロセスロット番号（ＡＬＮ）と、識別情報専用の内容としての補助識別番号（ＡＮ）とが用いられる。これらの対応関係の例を、以下の表に示す。
【００２５】
【表１】
2016035117.tif 000003
【００２６】
図３および表１に示すように、アセンブリロット番号（ＡＬＮ）および補助識別番号（ＡＮ）の組み合わせと、ウエハプロセスロット番号（ＷＬＮ）とを一義的に対応させることができる。つまりアセンブリロット番号（ＡＬＮ）および補助識別番号（ＡＮ）からウエハプロセスロット番号（ＷＬＮ）を特定することができる。
【００２７】
具体的には、補助識別番号（ＡＮ）は、ウエハプロセスロットごとに定められる番号であるが、ウエハプロセスロット番号（ＷＬＮ）とは異なり、異なるウエハプロセスロットに対して同一番号が周期的に重複して付与される。補助識別番号（ＡＮ）の個数は、上述したように重複した番号が付与されたウエハが同一アセンブリプロセスで扱われないようにするのに十分な個数とされる。つまり補助識別番号（ＡＮ）の個数は、同一のアセンブリプロセスにおいて扱われ得るウエハが準備されるウエハプロセスロットの個数により決定される。本例においては、補助識別番号（ＡＮ）の個数は３であり、ウエハプロセスロット番号（ＷＬＮ）に対してＡＮ＝０、１および２の値が循環して割り当てられている。
【００２８】
好ましくは、補助識別番号（ＡＮ）は第１の識別情報に含められ、アセンブリロット番号（ＡＬＮ）は第２の識別情報に含められる。すなわち、補助識別番号（ＡＮ）はＩＣチップ２０１に記録され、アセンブリロット番号（ＡＬＮ）はパッケージ４０１に表示される。この場合、第１の識別情報を、ＩＣチップ２０１に対応するアセンブリロット番号（ＡＬＮ）が決定していない時点でも定めることができる。よってその時点でＩＣチップ２０１に第１の識別情報を記録することができる。またウエハプロセスロットごとに定められる情報である補助識別番号（ＡＮ）を、アセンブリプロセス開始時まで他の方法で管理しておく必要性がなくなる。
【００２９】
この場合、ＩＣチップ２０１に記録されるものである第１の識別情報は、ウエハ内位置情報番号（ＷＬＣ）と、ウエハ番号（ＷＮ）と、補助識別番号（ＡＮ）との組み合わせである。またパッケージ４０１上に表示されるものである第２の識別情報はアセンブリプロセスロット番号（ＡＬＮ）である。
【００３０】
なおこの例においては、アセンブリプロセスにおいて１ロットあたりに処理可能なチップの個数が、ウエハプロセスロットにおける１ロットあたりのチップの個数よりも少ない。たとえば、ウエハプロセスロット番号（ＷＬＮ）：０００のＩＣチップのうち、アセンブリロット番号（ＡＬＮ）：０００のプロセスにて処理できなかったチップは、アセンブリロット番号（ＡＬＮ）：００１のプロセスにて処理される。続けてウエハプロセスロット番号（ＷＬＮ）：００１のチップが処理され、同一アセンブリロット番号（ＡＬＮ）のプロセス内にて補助識別番号（ＡＮ）が重複することはない。
【００３１】
図４を参照して、第２の例においては、アセンブリプロセスにおいて１ロットあたりに処理可能なチップの個数が、ウエハプロセスロットにおける１ロットあたりのチップの個数よりも多い。このため本例においては、同一アセンブリロット番号（ＡＬＮ）のプロセスにおいて補助識別番号（ＡＮ）が重複しないように、同一アセンブリロット番号（ＡＬＮ）にて投入されるウエハプロセスロットの個数がアセンブリプロセスにおける同時処理可能ロットの個数により制限される。たとえば、ウエハプロセスロット番号（ＷＬＮ）：０１３のチップは、アセンブリロット番号（ＡＬＮ）：０１１のプロセスにて処理能力の観点では処理可能であったとしても、同時処理可能なロットの個数を超えないように、次のアセンブリロット番号（ＡＬＮ）：０１２のプロセスにて処理される。ウエハプロセスロット番号（ＷＬＮ）：０１６のチップも、同様に、アセンブリロット番号（ＡＬＮ）：０１２ではなくアセンブリロット番号（ＡＬＮ）：０１３のプロセスにて処理される。
【００３２】
アセンブリプロセスにおける同時処理可能なロットの個数、すなわち補助識別番号（ＡＮ）の個数、はアセンブリ装置の処理能力などの制約により決まるが、ウエハプロセスロット番号（ＷＬＮ）の上限値に対して明らかに小さい。よってウエハプロセスロット番号（ＷＬＮ）の代わりに補助識別番号（ＡＮ）をＩＣチップ２０１内に付加することにより、ＩＣチップ２０１の情報記録領域２５０が必要とするヒューズの数を少なくすることができる。たとえば、ウエハプロセスロット番号（ＷＬＮ）として０００〜９９９が用いられる場合、すなわち３桁の数字が用いられる場合、仮にそれをヒューズで表すとすると、１０ビットの情報を表現可能な１０個のヒューズが必要となる。しかしながら本例においてはウエハプロセスロット番号（ＷＬＮ）の代わりに３種類の補助識別番号（ＡＮ）がヒューズで表されるので、２ビットの情報を表現可能な２個のヒューズで十分である。このため情報の記録に必要なヒューズの個数が８個削減される。
【００３３】
図５を参照して、第３の例においては、同一アセンブリロット番号（ＡＬＮ）においてウエハ内位置情報番号（ＷＬＣ）が重複することがないような製造条件が用いられ、情報量の削減を目的として第１の識別情報からウエハ番号（ＷＮ）が省略される。この製造条件は、アセンブリプロセスが１ロットあたり同時処理可能なチップの個数よりも、１ウエハあたりのチップの個数の方が多い場合に対応する。たとえば、アセンブリプロセスが１ロットあたり同時処理可能なチップの個数が３０００であり、１ウエハあたりのチップの個数が４０００の場合の例を、以下の表に示す。
【００３４】
【表２】
2016035117.tif 000004
【００３５】
上記に示すように、アセンブリロット番号（ＡＬＮ）内でウエハ内位置情報番号（ＷＬＣ）が重複することはなく、この場合は、ウエハ番号（ＷＮ）は不要である。なぜならばウエハ番号（ＷＮ）は補助識別番号（ＡＮ）およびアセンブリロット番号（ＡＬＮ）から特定可能なためである。
【００３６】
本実施の形態によれば、ＩＣチップ２０１のトレーサビリティを確保するための識別情報が、ＩＣチップ２０１と、それを封止するパッケージ４０１とに分けて記録される。これにより、識別情報のすべてをパッケージ４０１に表示する必要がないので、パッケージ４０１の外形設計における制約が軽減される。また識別情報のすべてをＩＣチップ２０１が記録する必要がないので、ＩＣチップ２０１に情報を記録する負担が軽減される。よってＩＣチップの情報記録領域２５０が記録に必要とするヒューズの数を抑えたり、情報記録領域２５０の面積を小さくしたりすることができる。
【００３７】
また情報出力電極３６０により、パッケージ４０１によって封止されたＩＣチップ２０１の情報記録領域２５０からＩＣチップ２０１の第１の識別情報を取得することができる。
【００３８】
なお本実施の形態においては半導体装置３０１が１つのＩＣチップ２０１を有する場合について説明したが、半導体装置は２つ以上のＩＣチップを有してもよい。また情報出力電極３６０の数は、１つに限定されるものではなく、必要に応じて定められ得る。また上記の情報は、番号で表される代わりに、複数の数字の組で表されたり、文字または記号を含む情報で表されたりしてもよい。たとえばウエハ内位置情報（ＷＬＣ）は、ウエハ内での位置を指定する連続番号に限定されるわけではなく、たとえば、座標値の組み合わせであってもよい。
【００３９】
（実施の形態２）
図６を参照して、本実施の形態のＩＣチップ２０２は、ＩＣチップの量産工程において製造されたＩＣチップ群のうちの一のものである。ＩＣチップ群は、たとえば数千個以上の同一仕様に基づいたＩＣチップである。ＩＣチップ２０２は複合記録領域２６０を有する。複合記録領域２６０は、第１の部分記録領域２６１と、第２の部分記録領域２６２とを有する。第１の部分記録領域２６１には、ＩＣチップ群のうちＩＣチップ２０２が第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録されている。第１の部分記録領域２６１は、第１の識別情報に応じて選択的に溶断された複数のヒューズを有する。第２の部分記録領域２６２には、ＩＣチップ群のうちＩＣチップ２０２が第２の分類を基準としてどの群に属するかを表す第２の識別情報が記録されている。第２の部分記録領域２６２は、第２の識別情報に応じてパターニングされた回路パターンを有する。第１および第２の識別情報は、互いに組み合わされることによってＩＣチップ群からＩＣチップ２０２を特定し得るものである。
【００４０】
図７を参照して、ＩＣチップ群の各々はアセンブリプロセスによって半導体装置に組み込まれる。すなわちＩＣチップ２０２は半導体装置３０２に組み込まれる。その際、パッケージ４０２によってＩＣチップ２０２が封止される。なおパッケージ４０２は、パッケージ４０１（図１）と異なり情報付加領域４５１を有しない。
【００４１】
図８を参照して、ＩＣチップ群の製造工程においては、複数のウエハ１０２の各々から複数のＩＣチップが製造される。具体的には、各ウエハ１０２上での半導体製造プロセス、すなわちウエハプロセスが行われた後、ダイシングラインＤＬに沿ったダイシングにより、各ウエハ１０２から複数のＩＣチップが切り出される。ウエハプロセスは、ステッパー装置を用いてショット領域ＳＴを単位とした複数回の投影露光を行うことにより、マスクパターンをウエハ１０２に転写するフォトリソグラフィプロセスを含む。
【００４２】
図９を参照して、ショット領域ＳＴの各々にはＩＣチップ２０２ａ〜２０２ｈ（総称して、上述したようにＩＣチップ２０２ともいう）となる部分が形成される。ＩＣチップ２０２ａ〜２０２ｈのそれぞれは、第２の部分記録領域２６２ａ〜２６２ｈ（総称して、上述したように第２の部分記録領域２６２ともいう）を有する。第２の部分記録領域２６２ａ〜２６２ｈは、マスクパターンから転写された互いに異なる回路パターンを有し、この回路パターンがショット領域ＳＴにおける位置を表すショット内位置情報(ＳＬＣ)を記録している。またＩＣチップ２０２ａ〜２０２ｈの各々の第１の部分記録領域２６１には、第１の識別情報に対応して、ウエハプロセスロット番号（ＷＬＮ）、ウエハ番号（ＷＮ）、およびショット番号（ＳＮ）が、複数のヒューズの選択的な溶断によって記録される。ショット番号（ＳＮ）は、１つのウエハ１０２においてショット領域ＳＴを特定するための番号である。
【００４３】
図１０を参照して、ウエハ番号（ＷＮ）が割り当てられた各ウエハ１０２において、ショット番号（ＳＮ）が割り当てられたショット領域ＳＴが形成される。各ショット領域ＳＴには、ショット内位置情報（ＳＬＣ）が割り当てられたＩＣチップ２０２ａ〜２０２ｈが形成される。ショット番号（ＳＮ）とショット内位置情報（ＳＬＣ）とが組み合わされることでウエハ内位置情報（ＷＬＣ）が特定され得るので、ウエハ内位置情報（ＷＬＣ）自体を記録することは不要となる。この組み合わせの例を、以下の表に示す。
【００４４】
【表３】
2016035117.tif 000005
【００４５】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００４６】
本実施の形態によれば、ＩＣチップ２０２のトレーサビリティを確保するための識別情報が、ヒューズおよび回路パターンに分担されて記録される。これにより、識別情報の記録に必要なヒューズの数が少なくなる。よって半導体チップに情報を記録する負担が軽減される。具体的には、回路パターンとしてショット内位置情報(ＳＬＣ)が記録されていることにより、ヒューズに記録される情報を、ウエハ内位置情報（ＷＬＣ）よりも情報量の小さいショット番号（ＳＮ）で済ませることができる。特に、大きなウエハ１０２が用いられることで１ウエハあたりのチップの個数が多い場合、ウエハ内位置情報（ＷＬＣ）の情報量が多くなるため、ヒューズに記録される情報を抑制する効果が大きい。たとえば、図１０および表３に示すように、ショットの個数が９４、ショット内におけるチップの個数が４４の場合、ウエハ内におけるチップの個数はこれらの積である４１３６であり、よってウエハ内位置情報（ＷＬＣ）の記録には１３ビット分のヒューズが必要である。これに対し、ショット内位置情報(ＳＬＣ)をマスクパターンにて付加する場合は、ショット番号（ＳＮ）の７ビット分のヒューズで済むので、ヒューズの数を６つ削減することができる。
【００４７】
（実施の形態３）
図１１を参照して、本実施の形態の半導体装置３０３は、ＩＣチップ２０１（図１）に代わりＩＣチップ２０２（図６）を有する。ＩＣチップ２０２が有する複合記録領域２６０（図６）は、第２の部分記録領域２６２において、実施の形態１で述べた第１の識別情報に応じた回路パターンを有する。この回路パターンと、第１の部分記録領域２６１における複数のヒューズとが、実施の形態１で述べた第１の識別情報を分担して記録する。
【００４８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００４９】
本実施の形態によれば、第１の識別情報がヒューズおよび回路パターンに分担されて記録される。これにより第１の識別情報の記録に必要なヒューズの数が少なくなる。よってＩＣチップ２０２に情報を記録する負担が軽減される。
【００５０】
本実施の形態によれば、上述した実施の形態１および２の両方の効果が得られる。上述した例でいえば、実施の形態１と同様にロット識別情報を８ビット分削減することができ、また実施の形態２と同様にチップ識別情報を６ビット分削減することができるので、合わせて１４ビット分の情報量を削減することができる。その結果、記録に必要なヒューズの数を１４個削減することができる。
【００５１】
（実施の形態４）
図１２を参照して、本実施の形態のＩＣチップ２０４（半導体チップ）は、アナログ信号出力回路２３と、出力端子２５とを有する。出力端子２５は情報記録領域２５０（図２）に電気的に接続されている。アナログ信号出力回路２３は、アルミニウム配線２４によって情報記録領域２５０に接続されており、情報記録領域２５０に応じたアナログ出力を出力端子２５から出力する。
【００５２】
なお、上記以外の構成については、ＩＣチップ２０１（実施の形態１）またはそれを用いた半導体装置３０１とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５３】
本実施の形態によれば、ＩＣチップ２０４の情報記録領域から情報を電気的に取得することができる。またＩＣチップ２０４の情報記録領域２５０に記録された情報を、アナログ出力に対する測定により取得することができる。具体的には、出力されるアナログ信号を識別情報ごとに予め設定されているアナログ値と比較することにより、識別情報を判別可能である。
【００５４】
なお情報記録領域２５０の代わりに、複合記録領域２６０（図６）が設けられてもよい。言い替えれば、本実施の形態の技術が実施の形態２または３に適用されてもよい。この場合、出力端子２５は、第１の部分記録領域２６１における複数のヒューズに対する選択的な溶断と、第２の部分記録領域２６２における回路パターンとの少なくともいずれかに応じたアナログ信号を出力することができる。後述する実施の形態５〜９についても同様である。
【００５５】
（実施の形態５）
図１３を参照して、本実施の形態のＩＣチップ２０５（半導体チップ）は、実施の形態４におけるアナログ信号出力回路２３（図１２）としてのアナログ電圧出力回路を有する。つまり本実施の形態においては、実施の形態４におけるアナログ信号として電圧信号が用いられる。
【００５６】
具体的にはＩＣチップ２０５は定電流源３２および抵抗部ＲＰを有する。抵抗部ＲＰの一方端は定電流源３２および出力端子２５の各々に接続されており、抵抗部ＲＰの他方端は接地されている。抵抗部ＲＰは、抵抗素子３３〜３７と、ヒューズｆａ〜ｆｅとを有する。抵抗素子３３〜３７は互いに直列に接続されている。ヒューズｆａ〜ｆｅは抵抗素子３３〜３７のそれぞれに並列に接続されている。抵抗素子３３〜３７のそれぞれは、たとえば、図示されているように、値Ｒを単位としてＲ〜１６Ｒの抵抗値で重み付けされている。
【００５７】
ヒューズｆａ〜ｆｅを選択的に切断することにより、定電流源３２に接続される抵抗部ＲＰにおいて実質的に機能する抵抗素子３３〜３７の組み合わせを変化させることで、所望のアナログ電圧を出力端子２５より出力させることが可能である。出力端子２５にて取得したアナログ電圧を予め識別情報ごとに設定されている電圧値と比較することで識別情報を識別可能である。正確に識別するためには、識別情報に対応したアナログ電圧を精度よく出力する必要がある。その目的で、定電流源３２のレーザ加工により定電流値の精度を向上させることで、出力電圧の精度を向上させてもよい。
【００５８】
アナログ電圧を出力するための回路は上記の構成に限定されるものではない。たとえば、抵抗部ＲＰにはヒューズが設けられずその抵抗値が固定値とされ、この抵抗部ＲＰに電流を流入させる複数の定電流源のそれぞれに設けられたヒューズが選択的に切断されてもよい。
【００５９】
なお上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６０】
（実施の形態６）
図１４を参照して、本実施の形態のＩＣチップ２０６（半導体チップ）は、実施の形態４におけるアナログ信号出力回路２３（図１２）としてのアナログ電流出力回路を有する。つまり本実施の形態においては、実施の形態４におけるアナログ信号として電流信号が用いられる。
【００６１】
具体的にはＩＣチップ２０６は、定電流源４２〜４６と、ヒューズｆａ〜ｆｅとを有する。定電流源４２〜４６のそれぞれとヒューズｆａ〜ｆｅとは互いに直列に接続されている。またこれら直列に接続された構造が、互いに並列に接続されている。定電流源４２〜４６のそれぞれは、たとえば、図示されているように、値Ｉを単位としてＩ〜１６Ｉの電流値で重み付けされている。以上により、識別情報に応じて電流を出力する可変電流源４７が構成されている。
【００６２】
ヒューズｆａ〜ｆｅを選択的に切断することにより、出力端子２５に接続される定電流源４２〜４６の組み合わせを変化させることで、所望のアナログ電流を出力することが可能である。なお識別情報をより正確に判別するために、実施の形態５と同様、定電流源４２〜４６のレーザ加工により定電流源値の精度を向上させることで、出力電流の精度を向上させてもよい。
【００６３】
図１５を参照して、アナログ電流出力回路に高耐圧ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を用いて、情報１ビットあたりの出力幅を大きく確保することで、識別情報をより正確に判別することも可能である。具体的には、可変電流源４７に、ｎ型ＭＯＳＦＥＴ４８と高耐圧ｎ型ＭＯＳＦＥＴ４９とで構成されるカレントミラー回路が接続される。外部にて出力端子２５に抵抗素子５０が接続され高電圧ＨＶを印加することにより、可変電流源４７から出力される電流を増幅して出力可能である。これにより、高精度な測定機器なしに識別情報を正確に判別可能である。
【００６４】
なお上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６５】
（実施の形態７）
図１６を参照して、本実施の形態のＩＣチップ２０７（半導体チップ）は、実施の形態４におけるアナログ信号出力回路２３（図１２）としてのパルス信号出力回路を有する。つまり本実施の形態においては、実施の形態４におけるアナログ信号としてパルス信号が用いられる。
【００６６】
具体的にはＩＣチップ２０７は、トリガ発生回路５２と、ＰＷＭ(Pulse Width Modulation)回路５３とを有することにより、トリガ発生時に所望の幅のパルスを出力することが可能である。トリガ発生回路５２は、入力された電源電圧ＶＣＣの立ち上りに同期してトリガを発生させ、所望のパルスを出力する回路である。
【００６７】
図１７を参照して、ＰＷＭ回路５３は、基準電圧生成回路５５と、三角波発振器５６と、比較器５７とを有する。基準電圧生成回路５５は情報記録領域２５０におけるヒューズの切断状況に応じて基準電圧を生成し、トリガ信号Ｔｒｇの立下りに同期してこの基準電圧を比較器５７に入力する回路である。三角波発振器５６は、トリガ信号Ｔｒｇの立下りに同期して三角波の生成を開始する回路である。比較器５７は、基準電圧生成回路５５から入力される基準電圧と、三角波発振器５６から入力される三角波とを比較することで、所望の幅のパルスＯＰｕｌｓｅを出力するものである。
【００６８】
図１８は、図１６および図１７の回路を用いて所望のパルスを発生させる場合のタイミングチャートを示している。電源電圧ＶＣＣの立ち上りに同期してトリガ信号Ｔｒｇが立ち上り、トリガ信号Ｔｒｇの立下りに同期して基準電圧Ｖｒｅｆおよび三角波Ｖｔｒｉが発生し、所望の幅ＷｐのパルスＯＰｕｌｓｅが生成される。
【００６９】
なお上記においては電源電圧ＶＣＣによりトリガ信号Ｔｒｇを発生させる例を示したが、トリガ信号Ｔｒｇの発生方法は任意の方法でよく、たとえば入力信号、またはその他回路内の信号によりトリガを発生させることも可能であり、またトリガ信号Ｔｒｇを外部から入力することも可能である。また上記においては基準電圧Ｖｒｅｆおよび三角波Ｖｔｒｉをトリガ信号Ｔｒｇの立下り後に定常的に発生させるが、トリガ信号Ｔｒｇが高い期間のみ発生させてもよい。また上記においては三角波を用いたＰＷＭ回路を示したが、定電流源およびコンデンサを用いて所望のパルスを発生させるような回路が用いられてもよい。
【００７０】
なお上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７１】
（実施の形態８）
図１９を参照して、本実施の形態のＩＣチップ２０８（半導体チップ）において、アナログ出力回路は、アナログ信号に対する比較基準としてのリファレンス信号を出力する。具体的には、アナログ電流信号に対する比較基準としての比較基準としてのリファレンス電流を出力する。前述した実施の形態６同様、出力されたアナログ信号としての電流値と、予め識別情報ごとに設定されている値とを比較することにより、識別情報が判別されるが、本実施の形態によれば、内部で生成されたリファレンス電流と、識別情報に対応した電流とを比較することで、より正確に識別情報を判別可能である。
【００７２】
この目的でＩＣチップ２０８のアナログ電流出力回路は、リファレンス用定電流源６２と、リファレンス出力端子６３とを有する。出力端子２５から出力される識別情報に対応したアナログ信号と、リファレンス出力端子６３から出力されるリファレンス信号とを比較することで、リファレンス信号に対する比率として識別情報を取得可能である。これにより正確に識別情報を判別することができる。なお、図中ではリファレンス用定電流源６２の電流値は可変電流源４７における最小位ビットの電流を出力する定電流源４６の電流値と同一とされているが、任意の電流値とされてよい。
【００７３】
なお上記以外の構成については、上述した実施の形態６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また本実施の形態においてはアナログ信号が電流である例を示したが、アナログ信号が電圧信号である場合（実施の形態５）またはパルス信号である場合（実施の形態７）においても、アナログ出力回路がリファレンス信号を出力することで、情報の読取精度を高めることができる。
【００７４】
（実施の形態９）
図２０を参照して、本実施の形態のＩＣチップ２０９（半導体チップ）におけるアナログ出力回路は、アナログ信号に対する比較基準としてのリファレンス信号を外部から受け付ける。このリファレンス信号を基にアナログ出力回路は出力信号を生成する。これによりアナログ信号から情報を読み取る精度を高めることができる。また使用者が任意のリファレンス信号を入力することで、測定されるアナログ信号の大きさを必要に応じて調整することができる。
【００７５】
この目的でＩＣチップ２０９のアナログ電流出力回路は、実施の形態６と同様のヒューズｆａ〜ｆｅと、ｐ型ＭＯＳＦＥＴ７２〜７７と、出力端子２５と、リファレンス入力端子７８とを有する。ｐ型ＭＯＳＦＥＴ７２〜７６は、実施の形態６における定電流源４２〜４６に相当する。ｐ型ＭＯＳＦＥＴ７２〜７６のそれぞれは、たとえば、図示されているように、ｐ型ＭＯＳＦＥＴのサイズＳを基準としてＳ〜１６Ｓのサイズで重み付けされている。定電流源をカレントミラー回路で構成し、リファレンス入力端子７８から入力されるリファレンス電流に対してカレントミラーを用いることにより、リファレンス電流を基に識別情報に対応した電流出力が生成される。リファレンス入力端子７８に入力される電流値と、出力端子２５から出力される電流値とを比較することで、リファレンス信号に対する比率として識別情報を取得可能である。これにより、より正確に識別情報を判別可能である。
【００７６】
上記構成においては、ｐ型ＭＯＳＦＥＴ７７のサイズＳは識別情報の最小位ビットの電流を出力するｐ型ＭＯＳＦＥＴ７６と同一とされているが、任意のサイズでよい。
【００７７】
なお上記以外の構成については、上述した実施の形態６の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。また本実施の形態においてはアナログ信号が電流である例を示したが、アナログ信号が電圧信号である場合（実施の形態５）またはパルス信号である場合（実施の形態７）においても、アナログ出力回路がリファレンス信号を受け付けることで、情報の読取精度を高めることができる。
【００７８】
（実施の形態１０）
図２１を参照して、本実施の形態のＩＣチップ２１０（半導体チップ）は、デジタル信号出力回路８２と、出力端子８３とを有する。出力端子８３はデジタル信号出力回路８２を介して情報記録領域２５０（図２）に電気的に接続されている。デジタル信号出力回路８２は、アルミニウム配線２４によって情報記録領域２５０に接続されており、情報記録領域２５０に応じたデジタル出力を出力端子２５から出力する。特に、情報量が多くアナログ信号では識別情報の識別が困難である場合は、デジタル信号にて出力することで識別情報を正確に取得可能である。
【００７９】
図２２を参照して、デジタル信号出力回路８２は、クロック発生回路８４と、マルチプレクサ８５とを有する。クロック発生回路８４は、入力される電源電圧ＶＣＣの立ち上りに同期してクロック信号を発生させる回路である。デジタル信号出力回路８２においては、情報記録領域２５０に設けられたヒューズの選択的な切断状況に対応した２進数情報を、クロック発生回路８４が発生したクロック信号ＣＬＫに同期させつつ、マルチプレクサ８５が出力する。
【００８０】
図２３は、図２１および図２２の回路を用いて所望のパルスを発生させる場合のタイミングチャートを示している。電源電圧ＶＣＣの立ち上りに同期して、識別情報がデジタル信号として出力される。たとえば、デジタル信号出力ＯＤｉｇｉｔａｌに識別情報を出力する識別情報出力期間Ｔｄとインターバル期間Ｔｉとが設けられ、識別情報出力期間Ｔｄに対してインターバル期間Ｔｉが十分に長く設定されることで、情報の任意の組からなる識別情報が出力され得る。言い替えれば、識別情報出力期間Ｔｄの各々においてマルチプレクサ８５により単位情報を出力することで、識別情報を逐次的に取得可能である。
【００８１】
なお上記においては、電源電圧ＶＣＣの立ち上りに同期してクロック信号ＣＬＫが発生するが、クロック信号ＣＬＫの発生方法は任意の方法でよく、たとえばＩＣ回路内の他の信号に同期してクロック信号ＣＬＫが発生してもよく、また外部からクロック信号ＣＬＫが入力されてもよい。また図２２では、マルチプレクサ８５を用いて識別情報が逐次的に出力されるが、デジタル出力形態は任意の形態でよく、たとえばＳＰＩ(Serial Peripheral Interface)またはＩ２Ｃ(Inter-Integrated Circuit)など一般的に周知されているシリアルバス規格を用いて出力されてもよく、あるいはパラレル通信にて出力されてもよい。
【００８２】
上記以外の構成については、ＩＣチップ２０１（実施の形態１）またはそれを用いた半導体装置３０１とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８３】
なお情報記録領域２５０の代わりに複合記録領域２６０（図６）が設けられてもよい。言い替えれば、本実施の形態の技術が実施の形態２または３に適用されてもよい。この場合、出力端子８３は、第１の部分記録領域２６１における複数のヒューズに対する選択的な溶断と、第２の部分記録領域２６２における回路パターンとの少なくともいずれかに応じたデジタル信号を出力することができる。
【００８４】
（実施の形態１１）
図２４を参照して、本実施の形態のＩＣチップ２１１（半導体チップ）は、出力端子２５および８３を有する。これにより、情報記録領域２５０のヒューズに記録された情報を、複数の出力端子に分担させて出力させることができる。具体的には、情報記録領域２５０に記録された複数の識別情報ごとに出力端子が設けられることで、識別情報ごとに任意の出力方式を取ることが可能である。図中の例では、アナログ信号出力回路２３からの出力端子２５と、デジタル信号出力回路８２からの出力端子８３とが設けられる。より一般的には、前述した実施の形態４〜１０における信号出力回路の任意の組と、そのそれぞれに対応した端子とが設けられ得る。また情報記録領域２５０の代わりに、複合記録領域２６０（図６）が設けられてもよい。
【００８５】
本実施の形態によれば、各識別情報に適した出力方式を取ることで、識別情報の読み取り効率を向上させることが可能である。また、出力方式を製品使用者の使用状況に合わせることで、製品使用の利便性を向上させることが可能である。
【００８６】
（実施の形態１２）
本実施の形態においては、ＩＣチップ群の各々に固有の特性である個別特性情報を管理する方法である、ＩＣチップ（半導体チップ）の特性情報管理方法について説明する。なお、上記各実施の形態における半導体チップ群、そのうちの特定の半導体チップ、半導体装置群、およびそのうちの特定の半導体装置のそれぞれを、以下において、ＩＣチップ群２００ｇ、ＩＣチップ２００ｐ、半導体装置群３００ｇ、および半導体装置３００ｐと総称する。
【００８７】
図２５を参照して、始めに、量産品としての半導体装置群３００ｇの製造方法について説明する。ステップＳ１０にて、まず前工程が行われる。具体的には、ステップＳ１１にて、ＩＣチップ群２００ｇの製造のためのウエハプロセスが行われる。またステップＳ１２にて、ＩＣチップ群２００ｇの各々に対する試験が行われる。ステップＳ２０にて、後工程が行われる。具体的には、ステップＳ２１にて、半導体装置アセンブリプロセスが行われる。またステップＳ２２にて、半導体装置群３００ｇの各々に対する試験が行われる。各試験においては、ＩＣチップ群２００ｇの各々の個別特性情報がチップ識別情報と関係付けられつつ特性情報蓄積装置７００に格納される。チップ識別情報は、ＩＣチップ群２００ｇから特定のＩＣチップ２００ｐ（一の半導体チップ）を特定可能とする情報である。その後、半導体装置群３００ｇはその使用者へ出荷される。
【００８８】
ステップＳ３０にて、出荷された半導体装置群３００ｇの各々が、製品として使用者に使用される。たとえば、半導体装置群３００ｇを用いて電気機器が製造される。この際に必要に応じて、特定の半導体装置３００ｐに搭載されたＩＣチップ２００ｐの個別特性情報が製品提供者に対して照会される。その目的で使用者は半導体装置３００ｐからＩＣチップ２００ｐのチップ識別情報を取得し、その内容を製品提供者に伝達する。
【００８９】
図２６を参照して、次に特性情報管理方法に関連した装置について、以下に説明する。
【００９０】
ヒューズ溶断装置５２０は、各実施の形態において説明した複数のヒューズを選択的に溶断する。溶断は、たとえばレーザ光により行い得る。表示付加装置５３０は、パッケージ上に情報付加領域４５１（図１）を付加するものであり、たとえばバーコード印字装置である。
【００９１】
ＩＣチップ試験装置６２０はＩＣチップ群２００ｇの各々を試験する。半導体装置試験装置６３０は半導体装置群３００ｇの各々を試験する。
【００９２】
特性情報蓄積装置７００は、情報受付部７１０と、データベース部７２０と、検索キー受付部７３０と、個別特性情報出力部７４０とを有する。情報受付部７１０は、チップ識別情報と個別特性情報との組を受け付ける。データベース部７２０は、情報受付部７１０が受け付けたチップ識別情報と個別特性情報との組のデータを管理する。検索キー受付部７３０は、データベース部７２０における検索のためにチップ識別情報を受け付ける。個別特性情報出力部７４０は、チップ識別情報をキーとして検索された個別特性情報を出力する。
【００９３】
情報出力電極読取装置８２０は、情報出力電極３６０（図１）を用いて、ＩＣチップ２００ｐに記録されたチップ識別情報を読み取る。表示読取装置８３０は、情報付加領域４５１（図１）を用いて、パッケージ４０１上に表示されたチップ識別情報を読み取る。
【００９４】
製品使用者側情報管理装置９００は、読み取られたチップ識別情報を特性情報蓄積装置７００の検索キー受付部７３０に渡すことにより、個別特性情報の問い合わせを行う。またそれを受けて特性情報蓄積装置７００が検索した個別特性情報の提供を受ける。製品使用者側情報管理装置９００と特性情報蓄積装置７００との間はネットワークにより接続されていることが好ましい。
【００９５】
図２７を参照して、特に特性情報管理方法に着目した場合のフローについて説明する。
【００９６】
ステップＳ１１０にて、ＩＣチップ試験装置６２０が、ＩＣチップ群２００ｇに対する試験によって個別特性情報を取得する。ステップＳ１２０にて、ヒューズ溶断装置５２０が、ＩＣチップ群２００ｇの各々の情報記録領域における複数のヒューズの選択的な溶断によって、チップ識別情報の少なくとも一部を記録する。なお、実施の形態２で説明したように、回路パターンによる記録が併用されてもよい。ステップＳ１３０にて、チップ識別情報とＩＣチップ試験装置６２０によって得られた個別特性情報との組が特性情報蓄積装置７００に格納される。
【００９７】
ステップＳ２１０にて、半導体装置群３００ｇの各々の半導体装置を製造する際に、情報出力電極３６０が設けられる。ステップＳ２２０にて、表示付加装置５３０が、パッケージ４０１上に情報付加領域４５１を付加することにより、チップ識別情報の一部をパッケージ４０１に表示する。ステップＳ２３０にて、チップ識別情報と半導体装置試験装置６３０によって得られた個別特性情報との組が特性情報蓄積装置７００に格納される。
【００９８】
ステップＳ５１０にて、情報出力電極読取装置８２０が半導体装置３００ｐにおいてパッケージ４０１によって封止されたＩＣチップ２００ｐからチップ識別情報の少なくとも一部を取得する。ステップＳ５２０にて、表示読取装置８３０がパッケージ４０１からチップ識別情報の一部を取得する。
【００９９】
ステップＳ６１０にて、特性情報蓄積装置７００が製品使用者側情報管理装置９００からチップ識別情報を受け付ける。ステップＳ６２０にて、特性情報蓄積装置７００がチップ識別情報を検索キーとして用いてデータベース部７２０においてＩＣチップ２００ｐの個別特性情報を検索する。ステップＳ６３０にて、特性情報蓄積装置７００が製品使用者側情報管理装置９００へ、ＩＣチップ２００ｐの個別特性情報を出力する。すなわち、製品使用者へ個別特性情報が提供される。
【０１００】
なお上記説明においては、実施の形態１において詳述したようにチップ識別情報の一部がＩＣチップに記録され他部がパッケージに表示される場合について説明したが、チップ識別情報の全体がＩＣチップに記録されてもよい。この場合、表示付加装置５３０、表示読取装置８３０、ステップＳ２２０およびステップＳ５２０は不要である。
【０１０１】
本実施の形態によれば、特性情報蓄積装置により、チップ識別情報と半導体チップの個別特性情報とを対応づけることができる。
【０１０２】
またＩＣチップ２００ｐについての特性情報はＩＣチップ２００ｐ自体にではなく特性情報蓄積装置７００に格納される。これにより、ＩＣチップ２００ｐは、特性情報を記録可能に構成される必要がなく、チップ識別情報さえ保持していればよい。よって、必要な特性情報に変更が生じても、ＩＣチップ群２００ｇの製造における設計変更は不要である。
【０１０３】
また、情報出力電極を用いて、製品としての半導体装置の使用者がチップ識別情報を読み取ることができる。このチップ識別情報を用いて特性情報蓄積装置における検索を行うことで、半導体チップの個別特性情報を取得することができる。これにより使用者は製品をその詳細特性を考慮しつつ使用することができる。よって製品使用の利便性が向上する。
【０１０４】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１０５】
ＤＬ  ダイシングライン、ＲＰ  抵抗部、ＳＴ  ショット領域、ｆａ〜ｆｅ  ヒューズ、２３  アナログ信号出力回路、２４  アルミニウム配線、２５，８３  出力端子、３２，４２〜４６  定電流源、３３〜３７，５０  抵抗素子、４７  可変電流源、５２  トリガ発生回路、５３  ＰＷＭ回路、５５  基準電圧生成回路、５６  三角波発振器、５７  比較器、６２  リファレンス用定電流源、６３  リファレンス出力端子、７８  リファレンス入力端子、８２  デジタル信号出力回路、８４  クロック発生回路、８５  マルチプレクサ、１０１，１０２  ウエハ、２００ｇ  ＩＣチップ群（半導体チップ群）、２００ｐ，２０１，２０２，２０２ａ〜２０２ｈ，２０４〜２１１  ＩＣチップ（半導体チップ）、２５０  情報記録領域、２６０  複合記録領域、２６１  第１の部分記録領域、２６２，２６２ａ〜２６２ｈ  第２の部分記録領域、３００ｇ  半導体装置群、３００ｐ，３０１〜３０３  半導体装置、３６０  情報出力電極、３９０  素子電極、４０１，４０２  パッケージ、４５１  情報付加領域、５２０  ヒューズ溶断装置、５３０  表示付加装置、６２０  ＩＣチップ試験装置、６３０  半導体装置試験装置、７００  特性情報蓄積装置、７１０  情報受付部、７２０  データベース部、７３０  検索キー受付部、７４０  個別特性情報出力部、８２０  情報出力電極読取装置、８３０  表示読取装置、９００  製品使用者側情報管理装置。
【図１】
2016035117.tif 000006
【図２】
2016035117.tif 000007
【図３】
2016035117.tif 000008
【図４】
2016035117.tif 000009
【図５】
2016035117.tif 000010
【図６】
2016035117.tif 000011
【図７】
2016035117.tif 000012
【図８】
2016035117.tif 000013
【図９】
2016035117.tif 000014
【図１０】
2016035117.tif 000015
【図１１】
2016035117.tif 000016
【図１２】
2016035117.tif 000017
【図１３】
2016035117.tif 000018
【図１４】
2016035117.tif 000019
【図１５】
2016035117.tif 000020
【図１６】
2016035117.tif 000021
【図１７】
2016035117.tif 000022
【図１８】
2016035117.tif 000023
【図１９】
2016035117.tif 000024
【図２０】
2016035117.tif 000025
【図２１】
2016035117.tif 000026
【図２２】
2016035117.tif 000027
【図２３】
2016035117.tif 000028
【図２４】
2016035117.tif 000029
【図２５】
2016035117.tif 000030
【図２６】
2016035117.tif 000031
【図２７】
2016035117.tif 000032
【手続補正書】
【提出日】平成27年1月20日(2015.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体チップ群のうちの少なくとも１つを用いた半導体装置（３０１、３０３）であって、
前記半導体チップ群に含まれる一の半導体チップ（２０１、２０２）を備え、前記一の半導体チップは、前記半導体チップ群のうち前記一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された情報記録領域（２５０）を有し、前記情報記録領域は、前記第１の識別情報に応じて選択的に溶断された複数のヒューズを有し、前記半導体装置はさらに
前記半導体チップを封止するパッケージ（４０１）を備え、前記パッケージには、前記半導体チップ群のうち前記一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が表示されており、前記第１および第２の識別情報は、互いに組み合わされることによって前記半導体チップ群から前記一の半導体チップを特定し得るものである、半導体装置。
【請求項２】
前記半導体チップが有する前記情報記録領域は前記第１の識別情報に応じた回路パターンを有し、前記複数のヒューズおよび前記回路パターンが前記第１の識別情報を分担して記録する、請求項１に記載の半導体装置（３０３）。
【請求項３】
前記半導体チップの前記情報記録領域に電気的に接続され前記パッケージ外へ延びる少なくとも１つの情報出力電極（３６０）をさらに備える、請求項１または２に記載の半導体装置。
【請求項４】
半導体チップ群のうちの一の半導体チップ（２０２、２０４）であって、
前記半導体チップ群のうち前記一の半導体チップが第１の分類を基準としてどの群に属するかを表す第１の識別情報が記録された第１の部分記録領域を備え、前記第１の部分記録領域は、前記第１の識別情報に応じて選択的に溶断された複数のヒューズを有し、さらに
前記半導体チップ群のうち前記一の半導体チップが第２の分類を基準としてどの群に属するかを表す第２の識別情報が記録された第２の部分記録領域を備え、前記第２の部分記録領域は、前記第２の識別情報に応じてパターニングされた回路パターンを有し、前記第１および第２の識別情報は、互いに組み合わされることによって前記半導体チップ群から前記一の半導体チップを特定し得るものである、半導体チップ。
【請求項５】
前記第１および第２の部分記録領域を有する情報記録領域に電気的に接続された少なくとも１つの出力端子（２５、８３）をさらに備える、請求項４に記載の半導体チップ（２０４〜２１１）。
【請求項６】
前記情報記録領域に応じたアナログ信号を前記出力端子から出力するアナログ信号出力回路を有する、請求項５に記載の半導体チップ（２０４〜２０９、２１１）。
【請求項７】
前記アナログ信号は、電圧信号、電流信号およびパルス信号の少なくともいずれかを含む、請求項６に記載の半導体チップ（２０５〜２０９、２１１）。
【請求項８】
前記アナログ信号出力回路は、前記アナログ信号に対する比較基準としてのリファレンス信号を出力する、請求項６または７に記載の半導体チップ（２０８、２１１）。
【請求項９】
前記アナログ信号出力回路は、前記アナログ信号に対する比較基準としてのリファレンス信号を受け付ける、請求項６または７に記載の半導体チップ（２０９、２１１）。
【請求項１０】
前記情報記録領域に応じたデジタル信号を前記出力端子から出力するデジタル信号出力回路を有する、請求項５に記載の半導体チップ（２１０、２１１）。
【請求項１１】
前記出力端子は、複数の識別情報ごとに設けられたことを特徴とする、請求項５から１０のいずれか１項に記載の半導体チップ（２１１）。
【請求項１２】
（削除）
【請求項１３】
（削除）
【国際調査報告】
2016035117.tif 000033
2016035117.tif 000034
2016035117.tif 000035
2016035117.tif 000036
2016035117.tif 000037
2016035117.tif 000038
2016035117.tif 000039
2016035117.tif 000040
2016035117.tif 000041