(57)【要約】  薄膜トランジスタ基板（１００）は、基板（１１０）の平面方向に並んで配置されるように、基板（１１０）の上方に形成されたゲート電極（１２０）及び容量（１０２）の第１電極（１２１）と、ゲート電極（１２０）上に形成されたゲート絶縁膜（１３０）と、ゲート絶縁膜（１３０）上に形成された半導体層（１４０）と、半導体層（１４０）の一部が露出するように半導体層（１４０）上及び第１電極（１２１）の上方に形成された絶縁層（１５０）と、半導体層（１４０）の露出した部分で半導体層（１４０）と接続されるように絶縁層（１５０）の上方に形成されたソース電極（１６０ｓ）及びドレイン電極（１６０ｄ）と、第１電極（１２１）に対向し、かつ、絶縁層（１５０）の上方に形成された容量（１０２）の第２電極（１６１）とを備え、ゲート電極（１２０）上方の絶縁層（１５０）の膜厚は、第１電極（１２１）の上方の絶縁層（１５０）の膜厚より大きい。
2015045213.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の平面方向に並んで配置されるように、前記基板の上方に形成されたゲート電極及び容量の第１電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層の一部が露出するように、前記半導体層上及び前記第１電極の上方に形成された絶縁層と、
前記半導体層の露出した部分で前記半導体層と接続されるように前記絶縁層の上方に形成されたソース電極及びドレイン電極と、
前記第１電極に対向し、かつ、前記絶縁層の上方に形成された前記容量の第２電極とを備え、
前記ゲート電極上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
薄膜トランジスタ基板。
【請求項２】
前記ゲート電極上方の前記絶縁層は、
第１層と、
前記第１層上に形成された第２層とを備え、
前記第１電極の上方の前記絶縁層は、前記第１層と前記第２層とのうち前記第２層のみを備える
請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記薄膜トランジスタ基板は、さらに、
前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように、前記基板と前記絶縁層との間に形成された第１配線と、
前記第１配線に対向し、かつ、前記絶縁層の上方に形成された第２配線とを備え、
前記第１配線と前記第２配線との間の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
請求項１に記載の薄膜トランジスタ基板。
【請求項４】
前記半導体層上の前記絶縁層、及び、前記第１配線と前記第２配線との間の前記絶縁層は、
第１層と、
前記第１層上に形成された第２層とを備え、
前記第１電極の上方の前記絶縁層は、前記第１層と前記第２層とのうち前記第２層のみを備える
請求項３に記載の薄膜トランジスタ基板。
【請求項５】
前記ゲート電極、前記第１電極及び前記第１配線は、前記基板上に形成され、
前記ゲート絶縁膜は、前記ゲート電極、前記第１電極及び前記第１配線上に形成され、
前記半導体層は、前記ゲート電極、前記第１電極及び前記第１配線のうち前記ゲート電極及び前記第１配線のみの上方、かつ、前記ゲート絶縁膜上に形成される
請求項３又は４に記載の薄膜トランジスタ基板。
【請求項６】
前記半導体層は、酸化物半導体層である
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
【請求項７】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項６に記載の薄膜トランジスタ基板。
【請求項８】
基板の平面方向に並んで配置されるように、前記基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、
前記ゲート電極及び前記第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、
前記半導体層の一部を露出させ、露出した部分で前記半導体層と接続されるように前記絶縁層の上方にソース電極及びドレイン電極を形成し、前記第１電極の上方、かつ、前記絶縁層の上方に前記容量の第２電極を形成する第３工程とを含み、
前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚が、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する
薄膜トランジスタ基板の製造方法。
【請求項９】
前記第２工程では、
前記ゲート電極及び前記第１電極上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
前記ゲート電極及び前記第１電極の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成する
請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第１工程では、さらに、前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように前記基板の上方に第１配線を形成し、
前記第２工程では、前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記ゲート絶縁膜、前記半導体層及び前記絶縁層を順に形成し、
前記第３工程では、さらに、前記第１配線の上方、かつ、前記絶縁層の上方に第２配線を形成し、
前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚と、前記第１配線と前記第２配線との間の前記絶縁層の膜厚とが、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する
請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記第２工程では、
前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
前記ゲート電極、前記第１電極及び前記第１配線の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成する
請求項１０に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記半導体層は、酸化物半導体層である
請求項８〜１１のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項１２に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。【０００３】
従来、薄膜トランジスタを製造する際に、ゲート絶縁膜、半導体層及びチャネル保護層を大気に触れることなく、連続的に形成する技術が開示されている（特許文献１）。これにより、半導体層へのプロセスダメージを低減し、安定な特性を有する薄膜トランジスタを製造することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０５６５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、十分に安定な特性を有する薄膜トランジスタを製造することができない。【０００６】
特許文献１に記載の薄膜トランジスタは、サイドコンタクト構造である。ソース電極及びドレイン電極と半導体層とのコンタクト領域を形成する際のエッチングにより、半導体層が一部削り取られる。このため、初期特性における閾値電圧のばらつきなどが発生する。【０００７】
また、薄膜トランジスタが表示装置に用いられる場合、薄膜トランジスタは、容量などの他の素子と同一の基板に設けられる。このとき、基板に配置される薄膜トランジスタ及び容量のサイズには制限があり、容量の大容量化が困難である。【０００８】
そこで、本開示は、容量の大容量化を達成し、かつ、より安定な特性を有し、信頼性の高い薄膜トランジスタ基板及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本開示の一態様に係る薄膜トランジスタ基板は、基板と、前記基板の平面方向に並んで配置されるように、前記基板の上方に形成されたゲート電極及び容量の第１電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体層と、前記半導体層の一部が露出するように、前記半導体層上及び前記第１電極の上方に形成された絶縁層と、前記半導体層の露出した部分で前記半導体層と接続されるように前記絶縁層の上方に形成されたソース電極及びドレイン電極と、前記第１電極に対向し、かつ、前記絶縁層の上方に形成された前記容量の第２電極とを備え、前記ゲート電極上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい。【００１０】
また、本開示の一態様に係る薄膜トランジスタ基板の製造方法は、基板の平面方向に並んで配置されるように、前記基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、前記ゲート電極及び前記第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、前記半導体層の一部を露出させ、露出した部分で前記半導体層と接続されるように前記絶縁層の上方にソース電極及びドレイン電極を形成し、前記第１電極の上方、かつ、前記絶縁層の上方に前記容量の第２電極を形成する第３工程とを含み、前記第２工程では、前記ゲート電極の上方の前記絶縁層の膜厚が、前記第１電極の上方の前記絶縁層の膜厚より大きくなるように、前記第１電極の上方の前記第２絶縁膜の少なくとも一部を除去する。
【発明の効果】
【００１１】
本開示によれば、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性の高い薄膜トランジスタ基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態に係る有機ＥＬ表示装置における画素の構成を示す平面図である。
【図３】図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。
【図４】図４は、実施の形態に係る薄膜トランジスタ基板の概略断面図である。
【図５】図５は、実施の形態に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。
【図６】図６は、比較例に係る薄膜トランジスタの概略断面図である。
【図７】図７は、比較例に係る薄膜トランジスタの製造方法を示す概略断面図である。
【図８Ａ】図８Ａは、比較例に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【図８Ｂ】図８Ｂは、実施の形態に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【図９Ａ】図９Ａは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による閾値電圧の変化を示す図である。
【図９Ｂ】図９Ｂは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験によるＳ値の変化を示す図である。
【図９Ｃ】図９Ｃは、実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による移動度の変化を示す図である。
【図１０Ａ】図１０Ａは、比較例に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【図１０Ｂ】図１０Ｂは、実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【図１１Ａ】図１１Ａは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による閾値電圧の変化を示す図である。
【図１１Ｂ】図１１Ｂは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験によるＳ値の変化を示す図である。
【図１１Ｃ】図１１Ｃは、実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による移動度の変化を示す図である。
【発明を実施するための形態】
【００１３】
（本開示の概要）
本開示に係る薄膜トランジスタ基板は、基板と、基板の平面方向に並んで配置されるように、基板の上方に形成されたゲート電極及び容量の第１電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された半導体層と、半導体層の一部が露出するように、半導体層上及び第１電極の上方に形成された絶縁層と、半導体層の露出した部分で半導体層と接続されるように絶縁層の上方に形成されたソース電極及びドレイン電極と、第１電極に対向し、かつ、絶縁層の上方に形成された容量の第２電極とを備え、ゲート電極上方の絶縁層の膜厚は、第１電極の上方の絶縁層の膜厚より大きい。
【００１４】
これにより、容量の第１電極と第２電極との間の絶縁層がゲート電極の上方の絶縁層より小さくなるので、大容量化を実現することができる。また、薄膜トランジスタ基板は、ソース電極及びドレイン電極が絶縁層の上方に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。半導体層上に形成されたチャネル保護膜の膜厚を大きくすることになるので、薄膜トランジスタは、より安定な特性を有し、信頼性が高くなる。したがって、本開示に係る薄膜トランジスタ基板は、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
【００１５】
また、本開示に係る薄膜トランジスタ基板では、ゲート電極上方の絶縁層は、第１層と、第１層上に形成された第２層とを備え、第１電極の上方の絶縁層は、第１層と第２層とのうち第２層のみを備えてもよい。
【００１６】
これにより、ゲート電極の上方の絶縁層は第１層及び第２層を備えるのに対して、容量の電極間の絶縁層は第１層を備えずに、第２層を備える。したがって、第２層の膜厚を小さくし、かつ、第１層の膜厚を大きくすることで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚を大きくすることができる。したがって、本開示に係る薄膜トランジスタは、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
【００１７】
また、本開示に係る薄膜トランジスタ基板では、薄膜トランジスタ基板は、さらに、基板の平面方向にゲート電極及び第１電極と並んで配置されるように、基板と絶縁層との間に形成された第１配線と、第１配線に対向し、かつ、絶縁層の上方に形成された第２配線とを備え、第１配線と第２配線との間の絶縁層の膜厚は、第１電極の上方の絶縁層の膜厚より大きくてもよい。
【００１８】
これにより、配線間の絶縁層を大きくすることができるので、配線の短絡を抑制することができる。したがって、本開示に係る薄膜トランジスタは、信頼性を高めることができる。
【００１９】
また、本開示に係る薄膜トランジスタ基板では、半導体層上の絶縁層、及び、第１配線と第２配線との間の絶縁層は、第１層と、第１層上に形成された第２層とを備え、第１電極の上方の絶縁層は、第１層と第２層とのうち第２層のみを備えてもよい。
【００２０】
これにより、ゲート電極の上方の絶縁層及び配線間の絶縁層は第１層及び第２層を備えるのに対して、容量の電極間の絶縁層は第１層を備えずに、第２層を備える。したがって、第２層の膜厚を小さくし、かつ、第１層の膜厚を大きくすることで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚、及び、配線間の絶縁層の膜厚を大きくすることができる。したがって、本開示に係る薄膜トランジスタは、容量の大容量化を実現し、配線の短絡を抑制することができるので、信頼性を高めることができる。
【００２１】
また、本開示に係る薄膜トランジスタ基板では、ゲート電極、第１電極及び第１配線は、基板上に形成され、ゲート絶縁膜は、ゲート電極、第１電極及び第１配線上に形成され、半導体層は、ゲート電極、第１電極及び第１配線のうちゲート電極及び第１配線のみの上方、かつ、ゲート絶縁膜上に形成されてもよい。
【００２２】
これにより、ゲート電極、第１電極及び第１配線を同一のプロセスで形成することができるので、製造工程数を削減することができる。
【００２３】
また、本開示に係る薄膜トランジスタ基板では、半導体層は、酸化物半導体層であってもよい。
【００２４】
また、本開示に係る薄膜トランジスタ基板では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。
【００２５】
これにより、半導体層が酸化物半導体層であるので、キャリア移動度を高めることができる。
【００２６】
また、本開示に係る薄膜トランジスタ基板の製造方法は、基板の平面方向に並んで配置されるように、基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、ゲート電極及び第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、半導体層の一部を露出させ、露出した部分で半導体層と接続されるように絶縁層の上方にソース電極及びドレイン電極を形成し、第１電極の上方、かつ、絶縁層の上方に容量の第２電極を形成する第３工程とを含み、第２工程では、ゲート電極の上方の絶縁層の膜厚が、第１電極の上方の絶縁層の膜厚より大きくなるように、第１電極の上方の第２絶縁膜の少なくとも一部を除去する。
【００２７】
これにより、容量の第１電極と第２電極との間の絶縁層がゲート電極の上方の絶縁層より小さくなるので、大容量化を実現することができる。また、薄膜トランジスタ基板は、ソース電極及びドレイン電極が絶縁層の上方に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。半導体層上に形成された絶縁層がチャネル保護層として機能するので、薄膜トランジスタは、より安定な特性を有し、信頼性が高くなる。
【００２８】
さらに、連続成膜により、ゲート絶縁膜、半導体層及び絶縁層を形成するので、半導体層へのプロセスダメージを低減することができ、安定な特性を有する薄膜トランジスタを製造することができる。したがって、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性が高い薄膜トランジスタ基板を製造することができる。
【００２９】
また、本開示に係る薄膜トランジスタ基板の製造方法では、第２工程では、ゲート電極及び第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、第１絶縁膜からなるゲート絶縁膜を形成し、第１電極の上方の半導体膜及び第２絶縁膜を除去することで、半導体層を形成し、ゲート電極及び第１電極の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層を形成してもよい。
【００３０】
これにより、ゲート電極の上方の絶縁層は第２絶縁膜及び第３絶縁膜を備えるのに対して、容量の電極間の絶縁層は第２絶縁膜を備えずに、第３絶縁膜を備える。したがって、膜厚が小さい第３絶縁膜を成膜し、かつ、膜厚が大きい第２絶縁膜を成膜することで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚を大きくすることができる。したがって、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性が高い薄膜トランジスタを製造することができる。
【００３１】
さらに、半導体膜と第２絶縁膜とを除去する際に共通のマスクを利用することができるので、マスクの個数及び製造工程数を削減することができる。
【００３２】
また、本開示に係る薄膜トランジスタ基板の製造方法では、第１工程では、さらに、基板の平面方向にゲート電極及び第１電極と並んで配置されるように基板の上方に第１配線を形成し、第２工程では、ゲート電極、第１電極及び第１配線上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成し、第３工程では、さらに、第１配線の上方、かつ、絶縁層の上方に第２配線を形成し、第２工程では、ゲート電極の上方の絶縁層の膜厚と、第１配線と第２配線との間の絶縁層の膜厚とが、第１電極の上方の絶縁層の膜厚より大きくなるように、第１電極の上方の第２絶縁膜の少なくとも一部を除去してもよい。
【００３３】
これにより、配線間の絶縁層を大きくすることができるので、配線の短絡を抑制することができる。したがって、信頼性が高い薄膜トランジスタ基板を製造することができる。
【００３４】
また、本開示に係る薄膜トランジスタ基板の製造方法では、第２工程では、ゲート電極、第１電極及び第１配線上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、第１絶縁膜からなるゲート絶縁膜を形成し、第１電極の上方の半導体膜及び第２絶縁膜を除去することで、半導体層を形成し、ゲート電極、第１電極及び第１配線の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層を形成してもよい。
【００３５】
これにより、ゲート電極の上方の絶縁層及び配線間の絶縁層は、第２絶縁膜及び第３絶縁膜を備えるのに対して、容量の電極間の絶縁層は第２絶縁膜を備えずに、第３絶縁膜を備える。したがって、膜厚が小さい第３絶縁膜を成膜し、かつ、膜厚が大きい第２絶縁膜を成膜することで、容量の容量値に影響を与えることなく、チャネル保護層として機能する絶縁層の膜厚、及び、配線間の絶縁層の膜厚を大きくすることができる。したがって、容量の大容量化を実現し、配線の短絡を抑制することができるので、信頼性が高い薄膜トランジスタ基板を製造することができる。
【００３６】
また、本開示に係る薄膜トランジスタ基板の製造方法では、半導体層は、酸化物半導体層であってもよい。
【００３７】
また、本開示に係る薄膜トランジスタ基板の製造方法では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。
【００３８】
これにより、半導体層が酸化物半導体層であるので、高いキャリア移動度を有する薄膜トランジスタ基板を製造することができる。
【００３９】
（実施の形態）
以下、薄膜トランジスタ基板、その製造方法、及び、薄膜トランジスタ基板を用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４０】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００４１】
［有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【００４２】
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００４３】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００４４】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
【００４５】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００４６】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００４７】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００４８】
続いて、画素３０の具体的な構成について、図２を用いて説明する。図２は、本実施の形態に係る有機ＥＬ表示装置における画素の構成を示す平面図である。
【００４９】
図２に示すように、画素３０は、薄膜トランジスタ３２及び３３と、キャパシタ３４と、有機ＥＬ素子４０とを備える。また、画素３０には、各薄膜トランジスタの電極に所定の電圧を供給するためのゲート配線５０、ソース配線６０及び電源配線７０が接続されている。
【００５０】
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置における画素回路の簡略な構成を示す電気回路図である。なお、図３は、図２に示す画素３０を簡略化した構成を示している。
【００５１】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とを備える。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００５２】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、有機ＥＬ素子４０の陽極４１及びキャパシタ３４の他端に接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００５３】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００５４】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００５５】
［薄膜トランジスタ基板］
以下では、本実施の形態に係る薄膜トランジスタ基板について説明する。なお、本実施の形態に係る薄膜トランジスタ基板は、ボトムゲート型、かつ、チャネル保護型（トップコンタクト）の薄膜トランジスタである。
【００５６】
図４は、本実施の形態に係る薄膜トランジスタ基板の概略断面図である。
【００５７】
図４に示すように、本実施の形態に係る薄膜トランジスタ基板１００は、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とを備える。薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、基板１１０上に平面方向に並んで配置されている。言い換えると、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、基板１１０の互いに異なる平面領域にそれぞれ形成されている。つまり、基板１１０を平面視した場合に、薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とは、互いに異なる領域にそれぞれ形成されている。
【００５８】
なお、図４に示す薄膜トランジスタ基板１００の断面は、例えば、図２のＡ−Ａ断面に相当する。薄膜トランジスタ１０１は、例えば、図３に示す薄膜トランジスタ３２に相当する。また、容量１０２は、例えば、図３に示すキャパシタ３４に相当する。また、配線クロスオーバー部１０３は、各種配線が重なる部分である。
【００５９】
図４に示すように、薄膜トランジスタ基板１００は、基板１１０と、ゲート電極１２０と、第１電極１２１と、第１配線１２２と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄと、第２電極１６１と、第２配線１６２とを備える。ここで、絶縁層１５０は、第１層１５１と、第２層１５２とを備える。
【００６０】
薄膜トランジスタ１０１は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０（第１層１５１及び第２層１５２）と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。容量１０２は、基板１１０と、第１電極１２１と、ゲート絶縁膜１３０と、絶縁層１５０（第２層１５２）と、第２電極１６１とを備える。配線クロスオーバー部１０３は、基板１１０と、第１配線１２２と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層１５０（第１層１５１及び第２層１５２）と、第２配線１６２とを備える。
【００６１】
基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。
【００６２】
なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ基板１００をフレキシブルディスプレイとして利用することができる。
【００６３】
ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。一例として、ゲート電極１２０は、モリブデンとタングステンとからなる合金であり、膜厚が７５ｎｍである。
【００６４】
第１電極１２１は、基板１１０上に所定形状で形成される。第１電極１２１の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
【００６５】
第１配線１２２は、基板１１０上に所定形状で形成される。第１配線１２２の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
【００６６】
なお、ゲート電極１２０、第１電極１２１及び第１配線１２２は全て、同じ材料から構成されてもよい。これにより、同一の工程でゲート電極１２０、第１電極１２１及び第１配線１２２を形成することができるので、パターニングに用いるマスクの個数及び製造工程数を削減することができる。
【００６７】
また、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の平面方向（基板１１０の主面に平行な方向）に並んで配置されるように、基板１１０上に形成される。つまり、ゲート電極１２０、第１電極１２１及び第１配線１２２は、同層に形成される。例えば、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の互いに異なる平面領域にそれぞれ形成される。
【００６８】
ゲート絶縁膜１３０は、ゲート電極１２０上に形成される。例えば、ゲート絶縁膜１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。具体的には、ゲート絶縁膜１３０は、全面成膜され、ゲート電極１２０、第１電極１２１及び第１配線１２２を覆うように、基板１１０上に形成される。
【００６９】
ゲート絶縁膜１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。一例として、ゲート絶縁膜１３０は、シリコン酸化膜及びシリコン窒化膜の積層構造であり、膜厚はそれぞれ８５ｎｍと６５ｎｍである。
【００７０】
半導体層１４０は、ゲート絶縁膜１３０上に所定形状で形成される。半導体層１４０は、薄膜トランジスタ１０１のチャネル層である。例えば、半導体層１４０は、ゲート電極１２０、第１電極１２１及び第１配線１２２のうち、ゲート電極１２０及び第１配線１２２のみの上方に形成される。言い換えると、第１電極１２１の上方には半導体層１４０は形成されない。
【００７１】
具体的には、半導体層１４０は、ゲート電極１２０に対向する位置、及び、第１配線１２２に対向する位置に、かつ、ゲート絶縁膜１３０上に形成される。例えば、ゲート電極１２０の上方及び第１配線１２２の上方において、ゲート絶縁膜１３０上に島状に形成される。
【００７２】
半導体層１４０は、例えば、酸化物半導体層である。半導体層１４０の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。一例として、半導体層１４０の膜厚は、３０ｎｍである。
【００７３】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００７４】
チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
【００７５】
絶縁層１５０は、半導体層１４０の一部が露出するように、半導体層１４０上、第１電極１２１の上方及び第１配線１２２の上方に形成される。半導体層１４０上の絶縁層１５０は、半導体層１４０を保護するチャネル保護層として機能する。第１電極１２１の上方の絶縁層１５０は、容量１０２の容量値を規定する。第１配線１２２と第２配線１６２との間の絶縁層１５０は、配線クロスオーバー部１０３における配線の短絡を防止するための絶縁層である。
【００７６】
絶縁層１５０は、第１層１５１と、第１層１５１上に形成された第２層１５２とを備える。具体的には、ゲート電極１２０の上方の絶縁層１５０、すなわち、半導体層１４０上の絶縁層１５０は、第１層１５１と第２層１５２とを備える。第１電極１２１の上方の絶縁層１５０は、第１層１５１と第２層１５２とのうち第２層１５２のみを備える。第１配線１２２と第２配線１６２との間の絶縁層１５０は、第１層１５１と第２層１５２とを備える。
【００７７】
第１層１５１は、ゲート電極１２０の上方及び第１配線１２２の上方に形成される。具体的には、第１層１５１は、半導体層１４０上に形成される。例えば、第１層１５１は、ゲート電極１２０の上方、かつ、ゲート電極１２０に対向する位置と、第１配線１２２の上方、かつ、第１配線１２２に対向する位置とに形成される。
【００７８】
つまり、第１層１５１は、ゲート電極１２０、第１電極１２１及び第１配線１２２のうち、ゲート電極１２０及び第１配線１２２のみの上方に形成される。言い換えると、第１電極１２１の上方には第１層１５１は形成されない。すなわち、第１層１５１は、半導体層１４０上のみに形成される。
【００７９】
第１層１５１は、電気絶縁性を有する材料から構成される。例えば、第１層１５１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、第１層１５１は、シリコン酸化膜であり、膜厚は１２０ｎｍである。
【００８０】
第２層１５２は、第１層１５１上に形成される。具体的には、第２層１５２は、第１層１５１を覆うように第１層１５１及びゲート絶縁膜１３０上に形成される。
【００８１】
第２層１５２は、電気絶縁性を有する材料から構成される。例えば、第２層１５２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、第２層１５２は、シリコン酸化膜であり、膜厚は１２０ｎｍである。
【００８２】
また、絶縁層１５０（第１層１５１及び第２層１５２）の一部は、貫通するように開口されている。つまり、第１層１５１及び第２層１５２には、半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。
【００８３】
このように、薄膜トランジスタ１０１及び配線クロスオーバー部１０３は、第１層１５１と第２層１５２とを備える。これに対して、容量１０２は、第１層１５１と第２層１５２とのうち第２層１５２のみを備える。つまり、容量１０２は、第１層１５１を備えない。
【００８４】
したがって、容量１０２の容量値は、第２層１５２の膜厚に依存し、第１層１５１の膜厚には依存しない。このため、第２層１５２の膜厚を小さくすることで、容量１０２を大容量化することができる。
【００８５】
一方で、薄膜トランジスタ１０１は、第１層１５１と第２層１５２とを備えるので、第１層１５１の膜厚を大きくすることで、チャネル保護層としての絶縁層１５０の膜厚を大きく保つことができる。したがって、容量１０２の容量値に影響を与えることなく、チャネル保護層の膜厚を大きくすることができるので、薄膜トランジスタ１０１の特性をより安定にすることができ、信頼性を高めることができる。
【００８６】
また、配線クロスオーバー部１０３は、第１層１５１と第２層１５２とを備えるので、第１配線１２２と第２配線１６２との間の距離は、第１層１５１の膜厚と第２層１５２の膜厚との合計になる。配線クロスオーバー部１０３では、第１配線１２２と第２配線１６２との短絡を防止するためには、配線間の距離を大きくすることが好ましい。
【００８７】
本実施の形態では、第１層１５１の膜厚を大きくすることで、容量１０２の容量値に影響を与えることなく、第１配線１２２と第２配線１６２との距離を大きくすることができる。したがって、第１配線１２２と第２配線１６２との間で短絡する可能性を低減することができる。
【００８８】
ソース電極１６０ｓ及びドレイン電極１６０ｄは、絶縁層１５０の上方に所定形状で形成される。つまり、ソース電極１６０ｓ及びドレイン電極１６０ｄは、半導体層１４０の露出した部分で半導体層１４０と接続されるように、絶縁層１５０の上方に形成される。具体的には、ソース電極１６０ｓ及びドレイン電極１６０ｄは、絶縁層１５０に形成されたコンタクトホールを介して半導体層１４０に接続され、絶縁層１５０上において基板水平方向に離間して対向配置されている。
【００８９】
ソース電極１６０ｓ及びドレイン電極１６０ｄは、導電性を有する材料からなる電極である。ソース電極１６０ｓ及びドレイン電極１６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。一例として、ソース電極１６０ｓ及びドレイン電極１６０ｄは、モリブデン膜であり、膜厚は１００ｎｍである。
【００９０】
第２電極１６１は、絶縁層１５０の上方に所定形状で形成される。つまり、第２電極１６１は、第１電極１２１に対向し、かつ、絶縁層１５０の上方に形成される。具体的には、第２電極１６１は、第１電極１２１と対向する位置に、かつ、第２層１５２上に形成される。なお、第２電極１６１の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
【００９１】
第２配線１６２は、絶縁層１５０の上方に所定形状で形成される。つまり、第２配線１６２は、第１配線１２２に対向し、かつ、絶縁層１５０の上方に形成される。具体的には、第２配線１６２は、第１配線１２２と対向する位置に、かつ、第２層１５２上に形成される。なお、第２配線１６２の材料及び膜厚としては、例えば、ゲート電極１２０と同じ材料及び膜厚を用いることができる。
【００９２】
なお、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２は全て、同じ材料から構成されてもよい。これにより、同一の工程でソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を形成することができるので、パターニングに用いるマスクの個数及び製造工程数を削減することができる。
【００９３】
［薄膜トランジスタ基板の製造方法］
続いて、本実施の形態に係る薄膜トランジスタ基板の製造方法について、図５を用いて説明する。図５は、本実施の形態に係る薄膜トランジスタ基板の製造方法を示す概略断面図である。
【００９４】
まず、図５の（ａ）に示すように、基板１１０を準備し、基板１１０の平面方向に並んで配置されるように、基板１１０の上方に所定形状のゲート電極１２０、第１電極１２１及び第１配線１２２を形成する。例えば、基板１１０上に金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極１２０、第１電極１２１及び第１配線１２２を形成する。なお、金属膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
【００９５】
次に、ゲート電極１２０、第１電極１２１及び第１配線１２２上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜１３０、半導体層１４０及び絶縁層１５０を順に形成する。なお、例えば、図５の（ａ）に示すように、第１絶縁膜はゲート絶縁膜１３０、半導体膜は半導体膜１４０ａ、第２絶縁膜は絶縁膜１５１ａである。
【００９６】
ここで、連続成膜とは、洗浄工程及び検査工程に代表される一切の工程を挟まずに、各層を連続して成膜することである。具体的には、まず、成膜装置のチャンバー内に、ゲート電極１２０、第１電極１２１及び第１配線１２２が形成された基板１１０を設置する。その後、基板１１０が大気に触れることなく、清浄な状態を維持できるように、チャンバー内を十分に減圧する。
【００９７】
十分な減圧状態（真空状態）において、まず、ゲート電極１２０、第１電極１２１及び第１配線１２２上にゲート絶縁膜１３０を成膜する。例えば、ゲート電極１２０、第１電極１２１及び第１配線１２２を覆うように、ゲート電極１２０、第１電極１２１、第１配線１２２及び基板１１０上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜とシリコン酸化膜とを順に成膜することで、ゲート絶縁膜１３０を形成する。
【００９８】
シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。例えば、アンモニアガス（ＮＨ３）を用いて温度４００℃の条件でシリコン窒化膜を成膜する。また、シリコン酸化膜は、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。
【００９９】
次に、例えば、スパッタリング法によって、ゲート絶縁膜１３０上に半導体膜１４０ａを成膜する。具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリング法によって、ゲート絶縁膜１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。
【０１００】
そして、例えば、プラズマＣＶＤ法によって半導体膜１４０ａ上に絶縁膜１５１ａを成膜する。具体的には、シランガス（ＳｉＨ４）を用いて温度３００℃の条件で半導体膜１４０ａ上にシリコン酸化膜を成膜する。
【０１０１】
このようにして、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを順に連続成膜することで、まず、ゲート絶縁膜１３０を形成する。連続成膜することで、大気中に浮遊する汚染不純物元素を極力排除して、また、レジスト液及びウェットエッチング液等の薬液に触れることなく、各層を形成することができる。
【０１０２】
なお、本実施の形態において、複数のチャンバーを備えるマルチチャンバー型の成膜装置を用いて、半導体膜１４０ａ及び絶縁膜１５１ａを大気に触れることなく、順に成膜してもよい。また、複数のチャンバーを備えるマルチチャンバー型の成膜装置を用いて、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを大気に触れることなく、順に成膜してもよい。
【０１０３】
続いて、図５の（ｂ）に示すように、絶縁膜１５１ａ上に所定形状のレジスト１７０を形成する。具体的には、ゲート電極１２０、第１電極１２１及び第１配線１２２のうちゲート電極１２０及び第１配線１２２のみの上方にレジスト１７０を、フォトリソグラフィ法によって形成する。すなわち、第１電極１２１の上方には、レジスト１７０を形成しない。
【０１０４】
次に、図５の（ｃ）に示すように、半導体膜１４０ａ及び絶縁膜１５１ａをパターニングすることで、半導体層１４０及び第１層１５１を形成する。例えば、ドライエッチング法により、レジスト１７０が形成された領域以外の絶縁膜１５１ａを除去する。さらに、ウェットエッチング法により、レジスト１７０が形成された領域以外の半導体膜１４０ａを除去する。
【０１０５】
具体的には、絶縁膜１５１ａがシリコン酸化膜である場合、ドライエッチング法として反応性イオンエッチング（ＲＩＥ）法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【０１０６】
また、半導体膜１４０ａがＩｎＧａＺｎＯである場合、ウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。このように、第１電極１２１の上方の半導体膜１４０ａ及び絶縁膜１５１ａを除去することで、半導体層１４０及び第１層１５１を形成する。半導体層１４０は、所定形状にパターニングされた半導体膜１４０ａであり、ゲート電極１２０及び第１配線１２２の上方に形成される。第１層１５１は、所定形状にパターニングされた第２絶縁膜１５１ａであり、ゲート電極１２０の上方及び第１配線１２２の上方に形成される。
【０１０７】
次に、ゲート電極１２０、第１電極１２１及び第１配線１２２の上方に第３絶縁膜を成膜することで、第２絶縁膜及び第３絶縁膜を含む絶縁層１５０を形成する。具体的には、図５の（ｄ）に示すように、第１層１５１及びゲート絶縁膜１３０上に、第２層１５２を成膜する。例えば、プラズマＣＶＤ法によって第１層１５１及びゲート絶縁膜１３０上にシリコン酸化膜を成膜する。例えば、シランガス（ＳｉＨ４）を用いて温度３００℃の条件でシリコン酸化膜を成膜する。なお、第２層１５２の成膜後、３５０℃で１ｈの熱処理（アニール処理）を行う。
【０１０８】
このように、絶縁層１５０は、ゲート電極１２０の上方及び第１配線１２２の上方では、第２絶縁膜（第１層１５１）及び第３絶縁膜（第２層１５２）を含み、第１電極１２１の上方では、第２絶縁膜（第１層１５１）を含まずに第３絶縁膜（第２層１５２）を含んでいる。つまり、絶縁層１５０は、同一のプロセスで形成された絶縁膜を含んでいる。例えば、絶縁層１５０は、全面に成膜された第３絶縁膜（第２層１５２）と、所定形状にパターニングされた第２絶縁膜（第１層１５１）とを含んでいる。
【０１０９】
次に、図５の（ｅ）に示すように、半導体層１４０の一部を露出させるように、絶縁層１５０（第１層１５１及び第２層１５２）を所定形状にパターニングする。具体的には、薄膜トランジスタ１０１の半導体層１４０の一部を露出させるように、絶縁層１５０にコンタクトホールを形成する。例えば、薄膜トランジスタ１０１の絶縁層１５０の一部をエッチング除去することによってコンタクトホールを形成する。
【０１１０】
具体的には、まず、フォトリソグラフィ法及びドライエッチング法によって絶縁層１５０の一部をエッチングすることにより、半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、第１層１５１及び第２層１５２がシリコン酸化膜である場合、ドライエッチング法としてＲＩＥ法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【０１１１】
次に、半導体層１４０に接続するソース電極１６０ｓ及びドレイン電極１６０ｄを絶縁層１５０上に形成する。例えば、絶縁層１５０に形成したコンタクトホールを埋めるようにして、絶縁層１５０上に所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。また、所定形状の第２電極１６１及び第２配線１６２を絶縁層１５０上に形成する。
【０１１２】
具体的には、絶縁層１５０上及びコンタクトホール内に、互いに間隔を空けてソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。また、絶縁層１５０上、かつ、第１電極１２１の上方に第２電極１６１を形成し、絶縁層１５０上、かつ、第１配線１２２の上方に第２配線１６２を形成する。
【０１１３】
より具体的には、絶縁層１５０上及びコンタクトホール内に、モリブデン膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法によってモリブデン膜をパターニングすることで、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を形成する。モリブデン膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
【０１１４】
最後に、図示していないが、ソース電極１６０ｓ、ドレイン電極１６０ｄ、第２電極１６１及び第２配線１６２を覆うようにパッシベーション膜（平坦化膜を）を形成する。例えば、パッシベーション膜は、シリコン酸化膜であり、膜厚は４６０ｎｍである。具体的には、シランガス（ＳｉＨ４）を用いて温度３００℃の条件のプラズマＣＶＤ法によってシリコン酸化膜をパッシベーション膜として成膜する。その後、３００℃で１ｈの熱処理（アニール処理）を行う。
【０１１５】
以上のようにして、薄膜トランジスタ基板１００を製造することができる。
【０１１６】
［比較例］
続いて、比較例に係る薄膜トランジスタについて、図６及び図７を用いて説明する。比較例に係る薄膜トランジスタは、本実施の形態に係る薄膜トランジスタ基板１００の有利な効果を示すための比較対象である。
【０１１７】
図６は、比較例に係る薄膜トランジスタの概略断面図である。
【０１１８】
図６に示すように、比較例に係る薄膜トランジスタ２００は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、半導体層１４０と、絶縁層２５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。なお、薄膜トランジスタ基板１００と実質的に同一の構成に対する重複説明を省略する場合がある。
【０１１９】
絶縁層２５０は、半導体層１４０上に形成される。例えば、絶縁層２５０は、半導体層１４０を覆うように半導体層１４０及びゲート絶縁膜１３０上に形成される。
【０１２０】
絶縁層２５０の一部は、貫通するように開口されている。つまり、絶縁層２５０には、半導体層１４０の一部を露出させるためのコンタクトホールが形成されている。半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。
【０１２１】
絶縁層２５０は、電気絶縁性を有する材料から構成される。例えば、絶縁層２５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。一例として、絶縁層２５０は、シリコン酸化膜であり、膜厚は２４０ｎｍである。
【０１２２】
続いて、比較例に係る薄膜トランジスタ２００の製造方法について、図７を用いて説明する。図７は、比較例に係る薄膜トランジスタの製造方法を示す概略断面図である。
【０１２３】
なお、図７の（ａ）に示すゲート電極１２０の形成と、ゲート絶縁膜１３０及び半導体膜１４０ａの連続成膜とは、図５の（ａ）に示すゲート電極１２０の形成と、ゲート絶縁膜１３０及び半導体膜１４０ａの連続成膜と同一であるので説明を省略する。
【０１２４】
図７の（ｂ）に示すように、半導体膜１４０ａ上に所定形状のレジスト２７０を形成する。具体的には、ゲート電極１２０の上方に、ゲート電極１２０と対向するように、フォトリソグラフィ法によってレジスト２７０を形成する。
【０１２５】
次に、図７の（ｃ）に示すように、半導体膜１４０ａをパターニングすることで、半導体層１４０を形成する。例えば、ウェットエッチング法により、レジスト２７０が形成された領域以外の半導体膜１４０ａを除去する。半導体膜１４０ａがＩｎＧａＺｎＯである場合、ウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【０１２６】
次に、図７の（ｄ）に示すように、半導体層１４０及びゲート絶縁膜１３０上に、絶縁層２５０を成膜する。例えば、プラズマＣＶＤ法によって半導体層１４０を覆うように半導体層１４０及びゲート絶縁膜１３０上にシリコン酸化膜を成膜する。
【０１２７】
次に、図７の（ｅ）に示すように、半導体層１４０の一部を露出させるように、絶縁層２５０を所定形状にパターニングする。具体的には、半導体層１４０の一部を露出させるように、絶縁層２５０にコンタクトホールを形成する。例えば、薄膜トランジスタ１０１の絶縁層の一部をエッチング除去することによってコンタクトホールを形成する。エッチング除去の方法は、上述した通りである。
【０１２８】
以上のようにして、比較例に係る薄膜トランジスタ２００を製造することができる。
【０１２９】
比較例に係る薄膜トランジスタ２００は、本実施の形態に係る薄膜トランジスタ１０１と比較して、半導体層１４０と絶縁層２５０とが連続成膜されていない点が異なっている。具体的には、比較例に係る薄膜トランジスタ２００の半導体層１４０は、レジスト２７０に曝されている。
【０１３０】
［ＰＢＴＳ試験］
続いて、比較例に係る薄膜トランジスタ２００と本実施の形態に係る薄膜トランジスタ１０１とに対して行ったＰＢＴＳ（Ｐｏｓｉｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ）試験の結果について説明する。
【０１３１】
図８Ａは、比較例に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。図８Ｂは、本実施の形態に係る薄膜トランジスタのＰＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【０１３２】
ＰＢＴＳ試験は、薄膜トランジスタ２００及び薄膜トランジスタ１０１に対して、ゲート−ソース間電圧Ｖｇｓ＝＋２０Ｖ、ドレイン−ソース間電圧Ｖｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃの条件の下で行った。
【０１３３】
図９Ａは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による閾値電圧の変化を示す図である。なお、図９Ａにおいて、丸印は、飽和領域における閾値電圧の変化量ΔＶｔｈ＿ｓａｔを示し、四角印は、線形領域における閾値電圧の変化量ΔＶｔｈ＿ｌｉｎを示している。
【０１３４】
図９Ａに示すように、比較例に係る薄膜トランジスタ２００及び本実施の形態に係る薄膜トランジスタ１０１の双方とも、ストレスの印加後において、ほとんど閾値電圧Ｖｔｈの変化は見られない。なお、これは、ゲート絶縁膜１３０を成膜した際にアンモニアガス（ＮＨ３）を用いたプラズマ処理による効果と考えられる。
【０１３５】
図９Ｂは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験によるＳ値の変化を示す図である。なお、図９Ｂにおいて、丸印は、飽和領域におけるＳ値の変化量ΔＳ＿ｓａｔを示し、四角印は、線形領域におけるＳ値の変化量ΔＳ＿ｌｉｎを示している。
【０１３６】
Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ  ｖａｌｕｅ）は、薄膜トランジスタの特性を示す値の１つである。Ｓ値が小さいほど、ゲート−ソース間電圧Ｖｇｓに対してドレイン電流Ｉｄｓは、急激に変化する。
【０１３７】
図９Ｂに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１のＳ値の変化量は、比較例に係る薄膜トランジスタ２００のＳ値の変化量よりも大きくなっている。すなわち、薄膜トランジスタ１０１のＳ値は、ストレスが印加されることによって、薄膜トランジスタ２００よりも大きく変動する。したがって、薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりも不安定な特性を有するといえる。
【０１３８】
しかしながら、例えば、図８Ａと図８Ｂとを比較して分かるように、本実施の形態に係る薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりもドレイン電流Ｉｄｓの傾きが急である。したがって、薄膜トランジスタ１０１は、比較例に係る薄膜トランジスタ２００よりも優れた伝達特性を有する。
【０１３９】
図９Ｃは、本実施の形態と比較例とに係る薄膜トランジスタのＰＢＴＳ試験による移動度の変化を示す図である。なお、図９Ｃにおいて、丸印は、飽和領域における移動度μの変化量Δμ＿ｓａｔを示し、四角印は、線形領域における移動度μの変化量Δμ＿ｌｉｎを示している。
【０１４０】
図９Ｃに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の移動度の変化量は、比較例に係る薄膜トランジスタ２００の移動度の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１の移動度は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変化しない。
【０１４１】
特に、図９Ｃに示すように、飽和領域における移動度の変動が小さくなっている。すなわち、本実施の形態に係る薄膜トランジスタ１０１には、移動度のピーク（以下、移動度曲線ピークと記載）が現れない。
【０１４２】
例えば、図８Ａに示すように、初期特性（ストレス印加前）では、比較例に係る薄膜トランジスタ２００には、ゲート−ソース間電圧Ｖｇｓ＝０．６Ｖ近辺に移動度曲線ピークが現れている。このため、ストレス印加後は、図８Ａに示すように移動度が顕著に低下している。
【０１４３】
これに対して、図８Ｂに示すように、初期特性では、本実施の形態に係る薄膜トランジスタ１０１には、移動度曲線ピークは現れない。したがって、図８Ｂに示すように、ストレス印加後に、移動度の顕著な低下は起きず、薄膜トランジスタ１０１は、安定な特性を有する。
【０１４４】
以上のように、ＰＢＴＳ試験によると、本実施の形態に係る薄膜トランジスタ１０１は、ストレスの印加後においても、閾値電圧の変化は抑制され、移動度の変化も抑制されている。特に、移動度曲線のピークが抑制され、比較例に係る薄膜トランジスタ２００に見られる移動度の顕著な低下が抑制される。このように、本実施の形態に係る薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が高い。
【０１４５】
［ＮＢＴＳ試験］
続いて、比較例に係る薄膜トランジスタ２００と本実施の形態に係る薄膜トランジスタ１０１とに対して行ったＮＢＴＳ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ）試験の結果について説明する。
【０１４６】
図１０Ａは、比較例に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。図１０Ｂは、本実施の形態に係る薄膜トランジスタのＮＢＴＳ試験による電流及び移動度とゲート電圧との関係を示す図である。
【０１４７】
ＮＢＴＳ試験は、薄膜トランジスタ２００及び薄膜トランジスタ１０１に対して、ゲート−ソース間電圧Ｖｇｓ＝−２０Ｖ、ドレイン−ソース間電圧Ｖｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃの条件の下で行った。
【０１４８】
図１１Ａは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による閾値電圧の変化を示す図である。なお、図１１Ａにおいて、丸印は、飽和領域の閾値電圧の変化量ΔＶｔｈ＿ｓａｔを示し、四角印は、線形領域の閾値電圧の変化量ΔＶｔｈ＿ｌｉｎを示している。
【０１４９】
図１１Ａに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の閾値電圧Ｖｔｈの変化量は、比較例に係る薄膜トランジスタ２００の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１の閾値電圧は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変動しない。
【０１５０】
図１１Ｂは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験によるＳ値の変化を示す図である。なお、図１１Ｂにおいて、丸印は、飽和領域におけるＳ値の変化量ΔＳ＿ｓａｔを示し、四角印は、線形領域におけるＳ値の変化量ΔＳ＿ｌｉｎを示している。
【０１５１】
図１１Ｂに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１のＳ値の変化量は、飽和領域及び線形領域のいずれにおいても、比較例に係る薄膜トランジスタ２００のＳ値の変化量よりも小さくなっている。すなわち、薄膜トランジスタ１０１のＳ値は、薄膜トランジスタ１０１を長期間使用した場合であっても、大きく変化しない。
【０１５２】
図１１Ｃは、本実施の形態と比較例とに係る薄膜トランジスタのＮＢＴＳ試験による移動度の変化を示す図である。なお、図１１Ｃにおいて、丸印は、飽和領域における移動度μの変化量Δμ＿ｓａｔを示し、四角印は、線形領域における移動度μの変化量Δμ＿ｌｉｎを示している。
【０１５３】
図１１Ｃに示すように、ストレスの印加後において、本実施の形態に係る薄膜トランジスタ１０１の移動度の変化量は、比較例に係る薄膜トランジスタ２００の移動度の変化量によりも小さくなっている。
【０１５４】
特に、図１１Ｃに示すように、飽和領域における移動度の変動が小さくなっている。すなわち、図１０Ｂに示すように、本実施の形態に係る薄膜トランジスタ１０１には、移動度曲線ピークが現れない。なお、図１０Ａに示すように、移動度曲線ピークが現れた場合、ストレス印加後には、比較例に係る薄膜トランジスタ２００の移動度は、２．６３％程度低下する。本実施の形態に係る薄膜トランジスタ１０１は、移動度曲線ピークが現れないので、移動度の低下も抑制され、安定な特性を有し、信頼性が高い。
【０１５５】
［効果など］
以上のように、本実施の形態に係る薄膜トランジスタ基板１００は、基板１１０と、基板１１０の平面方向に並んで配置されるように、基板１１０の上方に形成されたゲート電極１２０及び容量１０２の第１電極１２１と、ゲート電極１２０上に形成されたゲート絶縁膜１３０と、ゲート絶縁膜１３０上に形成された半導体層１４０と、半導体層１４０の一部が露出するように、半導体層１４０上及び第１電極１２１の上方に形成された絶縁層１５０と、半導体層１４０の露出した部分で半導体層１４０と接続されるように絶縁層１５０の上方に形成されたソース電極１６０ｓ及びドレイン電極１６０ｄと、第１電極１２１に対向し、かつ、絶縁層１５０の上方に形成された容量の第２電極１６１とを備え、ゲート電極１２０上方の絶縁層１５０の膜厚は、第１電極１２１の上方の絶縁層１５０の膜厚より大きい。
【０１５６】
具体的には、本実施の形態に係る薄膜トランジスタ基板１００は、ソース電極１６０ｓ及びドレイン電極１６０ｄが絶縁層１５０上に形成されたチャネル保護型（トップコンタクト型）のトランジスタである。したがって、半導体層１４０上に形成されたチャネル保護膜の膜厚を大きくすることになるので、薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が高くなる。
【０１５７】
また、本実施の形態に係る薄膜トランジスタ基板１００では、薄膜トランジスタ１０１の半導体層１４０上の絶縁層１５０と、配線クロスオーバー部１０３の第１配線１２２と第２配線１６２との間の絶縁層１５０は、第１層１５１と第２層１５２とを備える。これに対し、容量１０２の第１電極１２１と第２電極１６１との間の絶縁層１５０は、第１層１５１を備えずに、第２層１５２を備える。
【０１５８】
したがって、第１層１５１は、第１電極１２１と第２電極１６１との間に形成されていないので、容量１０２の容量値は、第１層１５１の膜厚に依存しない。第２層１５２の膜厚を小さくすることで、容量１０２の容量値を大きくすることができる。一方で、第１層１５１の膜厚を大きくすることで、薄膜トランジスタ１０１のチャネルの保護の機能を十分に果たし、かつ、配線クロスオーバー部１０３での配線の短絡を抑制することができる。
【０１５９】
このように、第１層１５１を厚くすることで、容量値を小さくすることなく、チャネル保護の機能を果たすとともに、配線の短絡を抑制することができ、さらに、第２層１５２を薄くすることで、容量値を大きくすることができる。
【０１６０】
また、本実施の形態に係る薄膜トランジスタ基板１００の製造方法では、連続成膜により、ゲート絶縁膜１３０、半導体層１４０及び絶縁層１５０を形成する。これにより、半導体層１４０へのプロセスダメージを低減することができるので、図８Ａ〜図１１Ｂを用いて説明したように、閾値の負シフト量、Ｓ値、移動度の変化量が低減する。これにより、薄膜トランジスタ基板１００が備える薄膜トランジスタ１０１は、より安定な特性を有し、信頼性が向上する。
【０１６１】
つまり、本実施の形態に係る薄膜トランジスタ基板１００によれば、容量の大容量化を実現し、かつ、より安定な特性を有し、信頼性を高めることができる。
【０１６２】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１６３】
例えば、上記実施の形態では、基板１１０上に薄膜トランジスタ１０１と、容量１０２と、配線クロスオーバー部１０３とを備える構成について説明したが、これに限らない。すなわち、本開示に係る薄膜トランジスタ基板は、薄膜トランジスタと容量とを備えていればよく、配線クロスオーバー部を備えていなくてもよい。言い換えると、薄膜トランジスタ基板は、第１配線及び第２配線を備えていなくてもよい。
【０１６４】
また、上記実施の形態では、絶縁層１５０は第１層１５１と第２層１５２とを含む構成について説明したが、これに限らない。本開示に係る絶縁層は、３層以上の構成でもよい。例えば、本開示に係る第１層が複数の層から構成されていてもよく、本開示に係る第２層が複数の層から構成されていてもよい。あるいは、第１層及び第２層が複数の層から構成されていてもよい。
【０１６５】
また、本開示に係る絶縁層は、単層でもよい。つまり、絶縁層は、半導体層の一部が露出するように半導体層上及び第１電極の上方に形成されていればよい。そのうえで、ゲート電極上方の絶縁層の膜厚が、第１電極上方の絶縁層の膜厚より大きければよい。
【０１６６】
例えば、図４において、第１層１５１は、第１電極１２１の上方に形成されていてもよい。このとき、エッチング除去などにより第１電極１２１の上方の第１層１５１の一部を取り除くことによって、ゲート電極１２０の上方の第１層１５１の膜厚が第１電極１２１の上方の第１層１５１の膜厚より大きくすればよい。
【０１６７】
なお、このとき、第１電極１２１の上方には半導体層１４０が形成されていてもよい。具体的には、第１電極１２１の上方、かつ、ゲート絶縁膜１３０上に、半導体層１４０及び第１層１５１が形成されていてもよい。例えば、図５に示すように、ゲート絶縁膜１３０、半導体膜１４０ａ及び絶縁膜１５１ａを連続成膜した後、第１電極１２１の上方の絶縁膜１５１ａを一部のみエッチングすればよい。
【０１６８】
また、ゲート絶縁膜１３０は、第１電極１２１及び第１配線１２２上に形成されていなくてもよい。
【０１６９】
また、基板１１０とゲート電極１２０、第１電極１２１及び第１配線１２２の間に絶縁層などを形成してもよい。つまり、ゲート電極１２０、第１電極１２１及び第１配線１２２は、基板１１０の上方に形成されればよい。
【０１７０】
また、上記実施の形態では、半導体層に用いる酸化物半導体は、アモルファスのＩｎＧａＺｎＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体、又は、シリコンなどの単結晶半導体などでもよい。
【０１７１】
また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１７２】
また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１７３】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１７４】
本開示に係る薄膜トランジスタ基板及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置に利用することができる。
【符号の説明】
【０１７５】
１０  有機ＥＬ表示装置
２０  ＴＦＴ基板
３０  画素
３１  画素回路
３２、３３、１０１、２００  薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ  ドレイン電極
３２ｇ、３３ｇ、１２０  ゲート電極
３２ｓ、３３ｓ、１６０ｓ  ソース電極
３４  キャパシタ
４０  有機ＥＬ素子
４１  陽極
４２  ＥＬ層
４３  陰極
５０  ゲート配線
６０  ソース配線
７０  電源配線
１００  薄膜トランジスタ基板
１０２  容量
１０３  配線クロスオーバー部
１１０  基板
１２１  第１電極
１２２  第１配線
１３０  ゲート絶縁膜
１４０  半導体層
１４０ａ  半導体膜
１５０、２５０  絶縁層
１５１  第１層
１５１ａ  絶縁膜
１５２  第２層
１６１  第２電極
１６２  第２配線
１７０、２７０  レジスト
【図１】
2015045213.tif 000003
【図２】
2015045213.tif 000004
【図３】
2015045213.tif 000005
【図４】
2015045213.tif 000006
【図５】
2015045213.tif 000007
【図６】
2015045213.tif 000008
【図７】
2015045213.tif 000009
【図８Ａ】
2015045213.tif 000010
【図８Ｂ】
2015045213.tif 000011
【図９Ａ】
2015045213.tif 000012
【図９Ｂ】
2015045213.tif 000013
【図９Ｃ】
2015045213.tif 000014
【図１０Ａ】
2015045213.tif 000015
【図１０Ｂ】
2015045213.tif 000016
【図１１Ａ】
2015045213.tif 000017
【図１１Ｂ】
2015045213.tif 000018
【図１１Ｃ】
2015045213.tif 000019
【手続補正書】
【提出日】平成28年11月7日(2016.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の平面方向に並んで配置されるように、前記基板の上方に形成されたゲート電極及び容量の第１電極と、
前記ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層の一部が露出するように、前記半導体層上及び前記第１電極の上方に形成された絶縁層と、
前記半導体層の露出した部分で前記半導体層と接続されるように前記絶縁層の上方に形成されたソース電極及びドレイン電極と、
前記第１電極に対向し、かつ、前記絶縁層の上方に形成された前記容量の第２電極とを備え、
前記ゲート電極上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きく、
前記ゲート電極上方の前記絶縁層は、
第１層と、
前記第１層上に形成された第２層とを備え、
前記第１電極の上方の前記絶縁層は、前記第１層と前記第２層とのうち前記第２層のみを備え、
前記第１層の膜厚は、前記第２層の膜厚より大きい
薄膜トランジスタ基板。
【請求項２】
前記薄膜トランジスタ基板は、さらに、
前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように、前記基板と前記絶縁層との間に形成された第１配線と、
前記第１配線に対向し、かつ、前記絶縁層の上方に形成された第２配線とを備え、
前記第１配線と前記第２配線との間の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記第１配線と前記第２配線との間の前記絶縁層は、
前記第１層と、
前記第２層とを備える
請求項２に記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート電極、前記第１電極及び前記第１配線は、前記基板上に形成され、
前記ゲート絶縁膜は、前記ゲート電極、前記第１電極及び前記第１配線上に形成され、
前記半導体層は、前記ゲート電極、前記第１電極及び前記第１配線のうち前記ゲート電極及び前記第１配線のみの上方、かつ、前記ゲート絶縁膜上に形成される
請求項２又は３に記載の薄膜トランジスタ基板。
【請求項５】
前記半導体層は、酸化物半導体層である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板。
【請求項６】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項５に記載の薄膜トランジスタ基板。
【請求項７】
基板の平面方向に並んで配置されるように、前記基板の上方にゲート電極及び容量の第１電極を形成する第１工程と、
前記ゲート電極及び前記第１電極上に、第１絶縁膜、半導体膜及び第２絶縁膜を順に連続成膜することで、ゲート絶縁膜、半導体層及び絶縁層を順に形成する第２工程と、
前記半導体層の一部を露出させ、露出した部分で前記半導体層と接続されるように前記絶縁層の上方にソース電極及びドレイン電極を形成し、前記第１電極の上方、かつ、前記絶縁層の上方に前記容量の第２電極を形成する第３工程とを含み、
前記第２工程では、
前記ゲート電極及び前記第１電極上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
前記ゲート電極及び前記第１電極の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成し、
前記ゲート電極の上方の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きく、
前記第２絶縁膜の膜厚は、前記第３絶縁膜の膜厚より大きい
薄膜トランジスタ基板の製造方法。
【請求項８】
前記第１工程では、さらに、前記基板の平面方向に前記ゲート電極及び前記第１電極と並んで配置されるように前記基板の上方に第１配線を形成し、
前記第２工程では、前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記ゲート絶縁膜、前記半導体層及び前記絶縁層を順に形成し、
前記第３工程では、さらに、前記第１配線の上方、かつ、前記絶縁層の上方に第２配線を形成し、
前記第２工程では、
前記ゲート電極、前記第１電極及び前記第１配線上に、前記第１絶縁膜、前記半導体膜及び前記第２絶縁膜を順に連続成膜することで、前記第１絶縁膜からなる前記ゲート絶縁膜を形成し、
前記第１電極の上方の前記半導体膜及び前記第２絶縁膜を除去することで、前記半導体層を形成し、
前記ゲート電極、前記第１電極及び前記第１配線の上方に第３絶縁膜を成膜することで、前記第２絶縁膜及び前記第３絶縁膜を含む前記絶縁層を形成し、
前記第１配線と前記第２配線との間の前記絶縁層の膜厚は、前記第１電極の上方の前記絶縁層の膜厚より大きい
請求項７に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記半導体層は、酸化物半導体層である
請求項７又は８に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項９に記載の薄膜トランジスタ基板の製造方法。
【国際調査報告】
2015045213.tif 000020
2015045213.tif 000021