(57)【要約】Ｓｉ層及び金属酸化物層を含み、前記Ｓｉ層における前記金属酸化物層側の面上のＳｉＯ２層の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体。
2016075927.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ層及び金属酸化物層を含み、前記Ｓｉ層における前記金属酸化物層側の面上のＳｉＯ２層の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体。
【請求項２】
前記Ｓｉ層と前記金属酸化物層の間に金属含有層を含む請求項１に記載の積層体。
【請求項３】
前記金属酸化物層が非晶質又は微結晶構造である請求項１又は２に記載の積層体。
【請求項４】
前記金属酸化物層の組成比（原子比）が下記式（１）〜（３）を満たす請求項１〜３のいずれかに記載の積層体。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．５  （１）
０      ≦  ｙ／（ｘ＋ｙ＋ｚ）  ≦  ０．８  （２）
０．２  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０  （３）
（式中、ｘ、ｙ及びｚは、それぞれ下記の元素から選ばれる１種以上の原子数を表す。
ｘ＝Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ
ｙ＝Ｚｎ，Ｙ，Ｓｍ，Ｃｅ，Ｎｄ
ｚ＝Ｇａ，Ａｌ）
【請求項５】
前記金属酸化物層のキャリア濃度が１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３である請求項１〜４のいずれかに記載の積層体。
【請求項６】
前記Ｓｉ層の仕事関数が３．９ｅＶ〜５．０ｅＶである請求項１〜５のいずれかに記載の積層体。
【請求項７】
前記金属含有層の仕事関数が３．５ｅＶ〜５．８ｅＶである請求項２〜６のいずれかに記載の積層体。
【請求項８】
金属層及び金属酸化物層を含み、
前記金属層が、前記金属酸化物層を構成する金属酸化物の金属とは異なる金属Ｍからなり、
前記金属層における前記金属酸化物層側の面上のＭＸＯＹ層（ｘ及びｙはそれぞれ整数）の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体。
【請求項９】
前記金属酸化物層の組成比（原子比）が下記式（１）〜（３）を満たす請求項８に記載の積層体。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．５  （１）
０      ≦  ｙ／（ｘ＋ｙ＋ｚ）  ≦  ０．８  （２）
０．２  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０  （３）
（式中、ｘ、ｙ及びｚは、それぞれ下記の元素から選ばれる１種以上の原子数を表す。
ｘ＝Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ
ｙ＝Ｚｎ，Ｙ，Ｓｍ，Ｃｅ，Ｎｄ
ｚ＝Ｇａ，Ａｌ）
【請求項１０】
請求項１〜９のいずれかに記載の積層体を含む素子。
【請求項１１】
非線形の電気伝導を有する請求項１０に記載の素子。
【請求項１２】
請求項１０又は１１に記載の素子を含む電気回路又はセンサー。
【請求項１３】
請求項１０又は１１に記載の素子を含む電器機器又は車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層体、それを含む素子、その素子を含む電気回路、電器機器及び車両に関する。
【背景技術】
【０００２】
大電流、高消費電力を実現するショットキーバリアダイオードとして、安価なＳｉウェハー基板にＳｉＣやＧａＮエピタキシャル成長させた例が開示されている（例えば特許文献１〜３）。
ＳｉＣに関しては、パワー半導体として好適な結晶構造は４Ｈ−ＳｉＣとされているが、格子の不整合が大きいため、Ｓｉ上にエピタキシャル成長させるのは極めて困難である。３Ｃ−ＳｉＣであれば、Ｓｉウェハーに微細加工を施すか、Ｓｉ（２１１）面を使用することでエピタキシャル成長できるが、パワーデバイスに適用できるほどの厚膜を得るのは困難であった。【０００３】
一方、ＧａＮは、Ｓｉと格子の不整合の点ではＳｉＣほどではないものの、ＡｌＮ等のバッファ層を介さないと結晶成長が困難である。格子定数の近いサファイア基板も有力候補であるが、縦方向に電流を流すことができず、大電流用途には使えない。
そこで、Ｓｉ等の導電性基板を用いるには、基板上にバッファ層を積層し、さらにＧａＮを結晶成長させるという工程を経る必要がある。しかしこれでも完全な結晶を得るのは困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６４６３８号公報
【特許文献２】特開２０１０−４０９７２号公報
【特許文献３】特開２０１３−２２７１９８号公報
【発明の概要】
【０００５】
本発明はこのような課題に鑑みてなされたものであり、自然酸化膜を特定の厚み以下に制御し、その上にバンドギャップの広い金属酸化物を形成することで、優れた電流−電圧特性を発揮する積層体を提供することを目的とする。
【０００６】
本発明によれば、以下の積層体等が提供される。
１．Ｓｉ層及び金属酸化物層を含み、前記Ｓｉ層における前記金属酸化物層側の面上のＳｉＯ２層の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体。
２．前記Ｓｉ層と前記金属酸化物層の間に金属含有層を含む１に記載の積層体。
３．前記金属酸化物層が非晶質又は微結晶構造である１又は２に記載の積層体。
４．前記金属酸化物層の組成比（原子比）が下記式（１）〜（３）を満たす１〜３のいずれかに記載の積層体。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．５  （１）
０      ≦  ｙ／（ｘ＋ｙ＋ｚ）  ≦  ０．８  （２）
０．２  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０  （３）
（式中、ｘ、ｙ及びｚは、それぞれ下記の元素から選ばれる１種以上の原子数を表す。
ｘ＝Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ
ｙ＝Ｚｎ，Ｙ，Ｓｍ，Ｃｅ，Ｎｄ
ｚ＝Ｇａ，Ａｌ）
５．前記金属酸化物層のキャリア濃度が１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３である１〜４のいずれかに記載の積層体。
６．前記Ｓｉ層の仕事関数が３．９ｅＶ〜５．０ｅＶである１〜５のいずれかに記載の積層体。
７．前記金属含有層の仕事関数が３．５ｅＶ〜５．８ｅＶである２〜６のいずれかに記載の積層体。
８．金属層及び金属酸化物層を含み、
前記金属層が、前記金属酸化物層を構成する金属酸化物の金属とは異なる金属Ｍからなり、
前記金属層における前記金属酸化物層側の面上のＭＸＯＹ層（ｘ及びｙはそれぞれ整数）の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体。
９．前記金属酸化物層の組成比（原子比）が下記式（１）〜（３）を満たす８に記載の積層体。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．５  （１）
０      ≦  ｙ／（ｘ＋ｙ＋ｚ）  ≦  ０．８  （２）
０．２  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０  （３）
（式中、ｘ、ｙ及びｚは、それぞれ下記の元素から選ばれる１種以上の原子数を表す。
ｘ＝Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ
ｙ＝Ｚｎ，Ｙ，Ｓｍ，Ｃｅ，Ｎｄ
ｚ＝Ｇａ，Ａｌ）
１０．１〜９のいずれかに記載の積層体を含む素子。
１１．非線形の電気伝導を有する１０に記載の素子。
１２．１０又は１１に記載の素子を含む電気回路又はセンサー。
１３．１０又は１１に記載の素子を含む電器機器又は車両。
【０００７】
本発明によれば、優れた電流−電圧特性を発揮できる積層体が提供できる。自然酸化膜を特定の厚み以下に制御し、その上にバンドギャップの広い金属酸化物を形成することで、優れた電流−電圧特性を発揮することができる。さらに、金属酸化物は安価で量産性に優れた方法で形成できるため、従来に比べて生産性を格段に向上することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属酸化物層）を示す図である。
【図２】本発明の積層体の一実施形態（Ｓｉ層／金属酸化物層）を示す図である。
【図３】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／中間金属層（金属含有層）／金属酸化物層）を示す図である。
【図４】本発明の積層体の一実施形態（Ｓｉ層／中間金属層／金属酸化物層）を示す図である。
【図５】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属酸化物層／上部金属（表面金属層））を示す図である。
【図６】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属酸化物層／上部金属／保護膜）を示す図である。
【図７】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属酸化物層（上部電極側にガードリング埋込）／上部金属／保護膜）を示す図である。
【図８】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属酸化物層（下部電極側にガードリング埋込）／上部金属／保護膜）を示す図である。
【図９】本発明の積層体の一実施形態（ＭＰＳダイオード）を示す図である。
【図１０】本発明の積層体の一実施形態（金属Ｍ層／ＭｘＯｙ層／金属酸化物層（上部電極側にガードリング埋込）／上部金属／保護膜）を示す図である。
【図１１】本発明の積層体の一実施形態（Ｓｉ層／ＳｉＯ２層／金属Ｍ層／ＭｘＯｙ層／金属酸化物層（上部電極側にガードリング埋込）／上部金属／保護膜）を示す図である。
【図１２】本発明の積層体の製造方法の一実施形態を示す図である。
【図１３】本発明の積層体の製造方法の一実施形態を示す図である。
【図１４】本発明の積層体をプレーナーゲート型パワーＭＯＳＦＥＴに用いた場合の一実施形態を示す図である。
【図１５】本発明の積層体をトレンチゲート型パワーＭＯＳＦＥＴに用いた場合の一実施形態を示す図である。
【図１６】本発明の積層体を用いたプレーナーゲート型パワーＭＯＳＦＥＴのうち、ドリフト領域に金属酸化物を用い、チャネル領域に多結晶シリコンを用いた場合の一実施形態を示す図である。
【図１７】本発明の素子を組合せて構成したモジュールの一実施形態を示す図である。
【図１８】図１７のモジュールにおいてダイオードとＭＯＳＦＥＴが、裏面金属とはんだを介して銅板に接続しており、ダイオードのＳｉウェハー側がＭＯＳＦＥＴのコレクタと接続している場合の実施形態を示す図である。
【図１９】図１７のモジュールにおいてダイオードとＭＯＳＦＥＴが、裏面金属とはんだを介して銅板に接続しており、ダイオードの酸化物半導体側がＭＯＳＦＥＴのコレクタと接続している場合の実施形態を示す図である。
【図２０】実施例１で得た９７００ｎｍのＧａ２Ｏ３膜と実施例２で得た３７００ｎｍのＧａ２Ｏ３膜のＸＲＤパターンである。
【図２１】実施例１で得た膜厚９７００ｎｍのＧａ２Ｏ３膜の電子線回折像である。
【図２２】実施例１、７、８で得た積層体のＳｉ層界面のＳｉＯ２部分のＴＥＭ像である。
【図２３】実施例１５で製造したショットキーバリアダイオードを製造プロセスを示す図である。
【発明を実施するための形態】
【０００９】
１．積層体
本発明の第１の積層体はＳｉ層及び酸化物金属層を含む。また、Ｓｉ層の金属酸化物層側の面上のＳｉＯ２層の膜厚が０．０ｎｍ〜１５．０ｎｍである。即ち、ＳｉＯ２層は存在してもよいし、しなくてもよい。
本発明の第１の積層体は、安価なＳｉ基板上に特定の厚みの自然酸化膜が存在していても、その上にバンドギャップの広い化合物半導体を形成することで、優れた電流−電圧特性を実現できる。
【００１０】
本発明の第２の積層体は金属層及び金属酸化物層を含む。ここで金属層は、金属酸化物層を構成する金属酸化物の金属とは異なる金属Ｍからなる。また、金属層の金属酸化物層側の面上のＭｘＯｙ層（ｘ及びｙはそれぞれ整数）の膜厚が０．０ｎｍ〜１５．０ｎｍである。ＭｘＯｙ層は、金属Ｍの酸化物からなる層であり、当該ＭｘＯｙ層は存在してもよいし、しなくてもよい。
本発明の第２の積層体は、第１の積層体のＳｉ層が金属Ｍ層である他は第１の積層体と同じであり、金属Ｍ層上に特定の厚みの自然酸化膜が存在していても、その上にバンドギャップの広い化合物半導体を形成することで、優れた電流−電圧特性を実現できる。
以下、本発明の第１の積層体及び本発明の第２の積層体をまとめて本発明の積層体という場合がある。
【００１１】
本発明の積層体の一実施形態を図１、２に示す。
積層体１は、本発明の積層体がＳｉＯ２層を有する場合の実施形態を示し、Ｓｉ層１０（基板）上にＳｉＯ２層２０が存在し、その上に金属酸化物層３０が形成されている。
積層体２はＳｉＯ２層を含まない場合の実施形態を示し、Ｓｉ層１０（基板）上に金属酸化物層３０が形成されている。
尚、図１及び図２は本発明の第１の積層体に対応する図面であるが、本発明の第２の積層体にも対応する。具体的には、図１及び２において、Ｓｉ層１０の代わりに金属Ｍ層とし、ＳｉＯ２層２０の代わりにＭｘＯｙ層とする。後述する図３〜９についても同様である。
以下、積層体に用いる各層について説明する。
【００１２】
（１−１）Ｓｉ層
Ｓｉ層は特に制限されず、シリコンウェハーを用いてもよいし、ガラス等の適当な基材の上にスパッタ法やＣＶＤ法によってＳｉを成膜したものを用いてもよい。また、ドーピングされていてもよい。
シリコンウェハーは単結晶及び多結晶のいずれの構造でもよい。製法に関しても、チョクラルスキー法やフローティングゾーン法等を用いることができ、従来公知のシリコンウェハー基板をそのまま用いることができる。
【００１３】
また、シリコンウェハーはドーピングの有無、種類によってｎ型、ｉ型、ｐ型が存在するが、縦方向に電流を流す上では、電気抵抗の小さいｎ型又はｐ型が好ましい。ドーパントとしては従来公知のＢ，Ｐ，Ｓｂ等を用いることができる。特に抵抗を下げたい場合は、Ａｓや赤リンをドーパントとしてもよい。
【００１４】
また、Ｓｉ層の厚みに制限はなく、通常、２００〜１０００μｍであるが、縦方向の抵抗を下げたい場合にはＣＭＰ法等により研磨してもよい。基板の反りが問題になる場合は、外周部を残したＴＡＩＫＯ型の構造を用いることができる。研磨は金属酸化物を積層する前に行ってもよいし、後に行ってもよい。
【００１５】
Ｓｉ層の仕事関数は、好ましくは３．９ｅＶ〜５．０ｅＶであり、より好ましくは４．０ｅＶ〜４．５ｅＶである。Ｓｉ層の仕事関数は、大気中光電子分光装置（例えば、理研計器ＡＣ−３）によって測定する。
【００１６】
（１−２）金属Ｍ層
金属Ｍ層を構成する金属Ｍは、金属酸化物層を構成する金属酸化物の金属と異なる金属であれば特に限定されない。金属Ｍは、例えば表面平滑性が高いものであるとよく、上に積層する金属酸化物の膜厚が１μｍを超える場合は、金属酸化物の線膨張係数に近い材料が好ましい。具体的には金属Ｍは、線膨張係数が４〜１０×１０−６Ｋ−1の範囲の金属が好ましく、当該金属としてはＴｉ、Ｃｒ、Ｎｂ、Ｍｏ及びＴａから選択される１以上の金属が挙げられる。本発明の基板に使用される酸化物の線膨張係数は、例えば５×１０−６〜８×１０−６Ｋ−１の範囲である。そのため、後工程のプロセスで加熱した場合、線膨張係数が大きく異なると反りが生じるおそれがある。具体的には、金属Ｍの線膨張係数が４×１０−６Ｋ−1よりも小さい時は金属酸化物層は圧縮応力が、金属Ｍの線膨張係数が１０×１０−６Ｋ−1よりも大きい時は引っ張り応力がかかる。
但し、金属Ｍが低融点な金属、又は反応性の高い金属である場合、積層体の製造工程等で汚染されるおそれがある。このような金属としては、Ｇａ、Ｈｇ、Ｃｓ、Ｋ，Ｎａ等が挙げられる。
金属Ｍは、金属酸化物層を構成する金属酸化物の金属とは異なるが、ここで「異なる」とは、金属Ｍと金属酸化物層の金属とが完全に異なることをいい、例えば金属酸化物層の金属が２種以上の金属からなる合金である場合、金属Ｍと合金は一部一致してもよい。
【００１７】
（２−１）ＳｉＯ２層
ＳｉＯ２層の膜厚は０．０ｎｍ以上１５．０ｎｍ以下であり、好ましくは０．０ｎｍ以上８．０ｎｍ以下であり、より好ましくは０．０ｎｍ以上４．０ｎｍ以下であり、さらに好ましくは０．０ｎｍ以上２．５ｎｍ以下であり、特に好ましくは０．０ｎｍ以上１．５ｎｍ以下である。ＳｉＯ２層の膜厚は薄い方が好ましい。
ＳｉＯ２層の膜厚は、その断面をＴＥＭ（透過型電子顕微鏡）により測定する。測定箇所は、ＳｉＯ２層が例えば四角形の場合は、対角線の交点と、交点と各頂点の中間点の計５点の視野を観察し、その視野を等間隔に１０等分する箇所で測定し、その計５５か所の平均値をＳｉＯ２層の膜厚とする。
【００１８】
一般に、シリコンウェハーの表面には自然酸化膜（ＳｉＯ２）が存在する。従って、Ｓｉ基板上に金属酸化物を積層すると、通常、Ｓｉ層と金属酸化物層の界面にＳｉＯ２膜が存在するが、ＳｉＯ２膜の厚さが１５．０ｎｍを超えると、縦方向に電流を流す場合に明確な電気抵抗成分として作用してしまう。ＳｉＯ２膜の厚さを１５．０ｎｍ以下にするためには、通常、金属酸化物層を積層する前に、予め自然酸化膜を所定量除去する必要がある。
【００１９】
自然酸化膜（ＳｉＯ２）を除去する方法としては、逆スパッタ、ドライエッチング、減圧下・還元雰囲気下でのアニーリング、フッ酸系の溶媒に浸漬する方法等が挙げられる。
また、Ｓｉ層に金属酸化物層を積層した後に、電気的な接合を確実にするためにアニール処理を行う場合、アニール温度は３００℃以下にすることが好ましい。３００℃を超えてアニールすると、金属酸化物層の酸素とＳｉとが反応し、１５．０ｎｍを超えるＳｉＯ２膜が生成する場合がある。
【００２０】
（２−２）ＭｘＯｙ層
シリコンウェハーの場合と同様に、金属Ｍ層の表面には自然酸化膜（ＭｘＯｙ）が存在し、金属酸化物層を積層する前に、予め自然酸化膜を所定量除去する必要がある。
自然酸化膜の厚さ、除去方法、金属酸化物層を積層後のアニール処理等は、ＳｉＯ２層の場合と同じである。
【００２１】
（３）金属含有層
本発明の積層体において、Ｓｉ層と金属酸化物層の間に金属含有層を設けてもよい。このようにすると、ＳｉＯ２層の厚さを０．０ｎｍ以上１５．０ｎｍ以下に制御することがより容易になる。Ｓｉ層と金属酸化物層の場合と同様に、金属Ｍ層と金属酸化物層の間にも金属含有層を設けてもよい。ＭｘＯｙ層の厚さを０．０ｎｍ以上１５．０ｎｍ以下に制御することがより容易になる。
金属含有層の厚さは、通常、５〜１００ｎｍである。
【００２２】
金属含有層を設けた積層体の実施形態を図３，４に示す。
積層体３において、Ｓｉ層１０上にＳｉＯ２層２０が存在し、その上に金属含有層２５が形成され、その上に金属酸化物層３０が形成されている。
積層体４において、Ｓｉ層１０上に金属含有層２５が形成され、その上に金属酸化物層３０が形成されている。
【００２３】
金属含有層に用いる材料は、導電性があれば特に制限されない。ここで、金属酸化物層に対してショットキー接続とするか、オーミック接続とするかによって適切な材料が異なるため、以下、説明する。
【００２４】
（３−１）金属含有層を金属酸化物層に対してショットキー接続させる場合
金属酸化物層に対してショットキー接続させるには、仕事関数が４．２ｅＶ〜５．８ｅＶ程度の金属材料が好ましく、４．４ｅＶ〜５．６ｅＶの金属材料がより好ましい。具体的には、Ｐｔ、Ａｕ、Ａｇ、Ｃｒ、Ｃｕ、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｄ、Ｒｕ等が挙げられる。単体で密着性や耐久性に問題がある場合は、必要に応じて従来公知の合金を用いてもよい。例えば、ＡｇＰｄＣｕ、ＡｇＮｄ、ＡｇＣｅ、ＭｏＷ、ＭｏＴａ，ＭｏＮｉ等は高仕事関数で耐久性に優れた合金材料である。また、金属に限るものではなく、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＩＺＯ（登録商標）等の酸化物導電体薄膜も高仕事関数電極として優れている。さらに、ＰｂＯ，ＰｔＯ，ＭｏＯ３、ＴｉＯ２などの酸化物誘電体薄膜を５ｎｍ以下で金属酸化物に接して形成すると、順方向のオン抵抗を上げずに、良好なショットキーバリアを実現することができる。
【００２５】
（３−２）金属含有層を金属酸化物層に対してオーミック接続させる場合
一方、金属酸化物層に対してオーミック特性を得るには、仕事関数が通常３．５〜４．３ｅＶであり、３．５〜４．２ｅＶ程度の金属材料が好ましく、３．６ｅＶ〜４．１ｅＶの金属材料がより好ましい。例えば、Ｈｆ，Ｉｎ，Ｍｇ，Ｚｎ，Ｔｉ，Ａｌ等の金属や、ＴｉＮ，ＭｇＡｇ，ＡｌＬｉ等の合金材料が挙げられる。仕事関数が３．５ｅＶを下回る場合は、安定性に欠ける場合が多く、注意が必要となる場合がある。仕事関数が４．２ｅＶを超えると、金属酸化物層への電子注入が阻害され、ショットキー接合になりやすいおそれがある。また、Ｔｉは密着性がよいため、同様に電子注入金属として好適である。上記のほか、金属含有層としてＩｎやＺｎを用いると、加熱により金属酸化物中の酸素と反応しても導電性が保持されるため、オーミック電極として適している。同様の理由で、ＩＴＯ、ＺｎＯ、ＳｎＯ、ＩＺＯ（登録商標）等の酸化物導電体薄膜も導電性が保持されるため、オーミック電極として適している。ただし、酸化物導電体薄膜の仕事関数は４．４ｅＶ以上が多いため、電気的に積層する酸化物半導体のフェルミレベルもそれに近い材料が好ましい。具体的には酸化物半導体を構成する材料組成はＩｎ２Ｏ３、ＺｎＯ、ＳｎＯ２を主成分とすることが好ましい。バンドギャップの広いＧａ２Ｏ３やＡｌ２Ｏ３等の酸化物材料は、酸化物半導体を構成する金属比に対して２０〜５０％に抑えると、上記酸化物導電体薄膜とオーミック接合を取りやすくなる。
金属酸化物層の上にオーミック電極を積層すると、良好な整流特性を有するダイオードを得ることができる。
【００２６】
尚、電極の仕事関数は電子注入のし易さを表す重要な指標であるが、金属酸化物層との密着性も重要である。上記の金属は単独ではマイグレーションを起こしたり、酸化したりする場合がある。例えばＡｌを用いるとヒロック等の不具合が生じやすいので、ＮｄやＣｅ等従来公知の添加金属により防止することができる。また、Ａｌに微量のＬｉを混ぜると仕事関数を大きく下げることができ、本発明のワイドギャップ金属酸化物の電子注入金属として好適である。
仕事関数は、大気中光電子分光装置（例えば、理研計器製ＡＣ−３）を用いて測定する。
【００２７】
金属含有層を金属酸化物層に対してオーミック接合させる場合は、金属酸化物がシリコン又は金属Ｍと直接接しないので、アニール温度は３００℃を超えても構わない。ただし、金属含有層の金属種によっては加熱により凹凸が発生し、絶縁破壊電界の低下を招くので、アニール温度は材料によって適宜選択される。
【００２８】
（４）金属酸化物層
金属酸化物層は、１又は２以上の金属酸化物を含む層である。金属酸化物としては、Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ、Ｚｎ，Ｙ，Ｓｍ，Ｃｅ、Ｎｄ、Ｇａ又はＡｌの酸化物等が挙げられる。
【００２９】
（４−１）原子組成
金属酸化物層を構成する金属酸化物は、下記式（１）〜（３）の原子比を満たすと好ましい。このような組成であると、高耐圧、低Ｏｎ抵抗とすることができる。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．５  （１）
０      ≦  ｙ／（ｘ＋ｙ＋ｚ）  ≦  ０．８  （２）
０．２  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０  （３）
（式中、ｘ、ｙ及びｚは、それぞれ下記の元素から選ばれる１種以上の原子数を表す。
ｘ＝Ｉｎ，Ｓｎ，Ｇｅ，Ｔｉ
ｙ＝Ｚｎ，Ｙ，Ｓｍ，Ｃｅ，Ｎｄ
ｚ＝Ｇａ，Ａｌ）
【００３０】
ｚが０．２を下回ると、金属酸化物中の酸素が脱離しやすくなり、電気的特性のバラつきの原因となる。ｘの濃度が０．５を超えると、ｘがＩｎ又はＳｎの場合は金属酸化物の絶縁性が低くなり、ショットキー接合が得にくくなるおそれがある。ｘがＧｅ又はＴｉの場合は、金属酸化物の絶縁性が高くなり、オーム損による発熱の原因となるおそれがある。
金属酸化物の組成は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）発光分析装置やＸＲＦ（（Ｘ−ｒａｙ  Ｆｌｕｏｒｅｓｃｅｎｃｅ  Ａｎａｌｙｓｉｓ，）又はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって測定する。
【００３１】
上記の組成範囲（１）及び（３）は、より好ましくはそれぞれ下記式（１’）及び（３’）で表される。
０      ≦  ｘ／（ｘ＋ｙ＋ｚ）  ≦  ０．２５  （１’）
０．３  ≦  ｚ／（ｘ＋ｙ＋ｚ）  ≦  １．０    （３’）
（式中、ｘ、ｙ及びｚは上記と同じである。）
【００３２】
（４−２）結晶構造等
金属酸化物層を構成する金属酸化物は、非晶質でも結晶質でもよく、結晶は、微結晶でも単結晶でもよいが、金属酸化物は非晶質又は微結晶構造が好ましい。単結晶でもよいが、金属酸化物を単結晶にするには、種結晶を起点として結晶成長させるか、ＭＢＥ（分子線エピタキシー）やＰＬＤ（パルスレーザー堆積）等の方法を用いる必要がある。ＳｉＯ２表面や金属表面上で結晶成長させると、結晶欠陥が発生しやすく、縦方向に電気を流すデバイスとして使用した時に、この結晶欠陥が不具合の原因となるおそれがある。ＳｉＯ２表面や金属表面上で結晶成長させる場合は、粒径が大きくなりすぎないように、加熱温度、時間等を適切に調整する必要がある。
【００３３】
一方、非晶質であれば、未結合手が存在しても結晶欠陥として存在しないため、電気特性のバラつきや大幅な特性劣化を緩和することができる。さらに金属酸化物はＳｉ半導体等の共有結合と異なりイオン結合性が強いため、未結合手によってできる準位は導電帯や充満体に近い。従って、金属酸化物は、ＳｉやＳｉＣ等と比較して、構造による移動度等の電気特性の差が小さい。金属酸化物のこのような性質を積極的に利用すると、単結晶に拘らずとも、高耐圧で信頼性の高い大電流ダイオードやスイッチング素子を高い歩留まりで提供することができる。
【００３４】
ここで、「非晶質」とは、金属酸化物層が例えば四角形の場合は、対角線の交点と、交点と各頂点の中間点の計５点を電子線回折で評価した場合に、電子線回折のスポットサイズを膜厚の８０％として得られた回折像に明確なスポットが確認できないものを言う。また、「非晶質」は一部に結晶化や微結晶化した部分がある場合も含む。一部結晶化した部分に電子線を照射すると、回折像が認められることがある。
「微結晶構造」とは、結晶粒径のサイズがサブミクロン以下であり、明解な粒界が存在しないものを言う。
「多結晶」とは、結晶粒径のサイズがミクロンサイズを超え、明解な粒界が存在するものを言う。
【００３５】
例えば、ダイオードに求められる性質は、高速スイッチングや高耐圧、低Ｏｎ抵抗であるが、本発明の積層体を用いればこれらの特性を両立することができる。本発明で用いる金属酸化物は元来バンドギャップが広く、高耐圧であるからである。また、酸素欠損によりｎ型になりやすく、ｐ型ができにくいことも高速スイッチングに向いている。
【００３６】
Ｏｎ抵抗を下げるには移動度を高める必要があるため結晶化させるとよいが、結晶粒界ができない程度に止める方がよい。結晶粒界にはしばしばポアが存在し、電界がかかった時に分極が生じ、この分極が耐圧性能を低下させるおそれがある。耐電圧の低下が著しい場合は、非晶質のままで用いる方が好ましい。非晶質として用いる場合は、金属酸化物層を形成する元素の種類にもよるが、加熱処理条件を例えば２００℃以下、１時間以内に設定すればよい。２００℃以下の低温で加熱することで、安定な非晶質状態を得ることができる。
【００３７】
金属酸化物層の室温におけるキャリア濃度は、好ましくは１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３であり、より好ましくは２×１０１４ｃｍ−３〜５×１０１６ｃｍ−３である。この範囲であれば、良好なダイオード特性を示すことができる。キャリア濃度が１×１０１４ｃｍ−３未満の場合、オン抵抗が高くなりすぎ、動作時に発熱を招き、好ましくない。キャリア濃度が１×１０１７ｃｍ−３を超えた場合、抵抗が低くなりすぎ、逆バイアス時のリーク電流が上昇するおそれがある。
【００３８】
キャリア濃度は、Ｃ−Ｖ評価によって測定する。
Ｃ−Ｖ評価は、下記式を用いて、Ｃ−２τｓＶの傾きからＮ（キャリア濃度）を求める。
Ｃ＝｛ｑεＮ／２（φ−Ｖ）｝１／２
各記号は下記を意味する。
Ｃ：金属と金属酸化物の接合容量
q：電荷素量
ε：金属酸化物の誘電率
φ：金属と金属酸化物の接合による内蔵電位
Ｖ：印加電圧
【００３９】
尚、Ｓｉ層、ＳｉＯ２層、中間金属層の何れかに接する側の金属酸化物界面は、部分的にキャリア濃度を多くすることで、オーミック特性にしやすくなる。具体的なキャリア濃度は１×１０１７ｃｍ−３〜１×１０２２ｃｍ−３以下が好ましい。キャリア濃度を多くする方法は、酸素欠損を増加させる方法やドーピング濃度を増加させる方法が挙げられる。金属Ｍ層、ＭｘＯｙ層、中間金属層の何れかに接する側の金属酸化物界面も同様である。
酸素欠損を増加させる方法としては、酸化物半導体の成膜時に、酸素が不足した状態で成膜する方法、還元雰囲気で加熱する方法等が挙げられる。
ドーピング濃度を増加させる方法は、主に多結晶の酸化物半導体を使用して、ドーパントを活性化させる方法である。例えば、Ｔｉ，Ｓｉ，Ｇｅ，Ｓｎ等の４価の元素を０．１〜１０％の範囲でターゲット材料に最初から混入させるか、イオンドーピングにより混入させ、アニールするとよい。
【００４０】
金属酸化物層の成膜方法は特に制限されず、公知の方法を用いることができる。特に膜厚を１μｍ以上にしたい場合は、スパッタリング法以外に、ドクターブレード法，射出法，押出し法，熱間加圧法等のセラミックスの製法や、イオンプレーティング法、エアルゾルデポジション法等、厚膜に適した従来公知の製法を利用することができる。
【００４１】
本発明に用いる金属酸化物の絶縁破壊電界は、通常、０．５〜３．０ＭＶ／ｃｍであり、従来のシリコン系ダイオードと比較して非常に優れた性能を有する。
例えば、単結晶のβ―Ｇａ２Ｏ３では理論的な絶縁破壊電界が８．０ＭＶ／ｃｍ以上であることが知られている（ＡＰＥＸ５−２０１２−０３５５０２）が、微小な欠陥やボイド等が存在すると大きく低下する。これは、バルク中の微小な欠陥やボイドが存在すると、電界をかけたときに分極が生じ、そこを起点に絶縁破壊しやすくなるためである。本発明で用いる酸化物半導体が非晶質又は微結晶構造である場合、原理的に微小な欠陥やボイドが存在しないため、単結晶による理論値には及ばないが、それに準ずる大きな絶縁破壊電界を歩留まりよく得ることができる。
【００４２】
金属酸化物層の膜厚は、耐圧、用途や目的に応じて異なり、６０Ｖ耐圧では０．２μｍ〜１．２μｍ、６００Ｖ耐圧では２μｍ〜１２μｍが好ましい。
【００４３】
（５）表面金属層
Ｓｉ層、ＳｉＯ２層、中間金属層の何れかと接する金属酸化物層の界面がショットキー接続の場合、金属酸化物層の上にオーミック電極を積層すると良好な整流特性を有するダイオードを得ることができる。オーミック接続とする場合の材料等の条件は上記（３−２）と同様である。また、ショットキー接続とする場合、材料等の条件は上記（３−１）と同様である。
金属Ｍ層、ＭｘＯｙ層、中間金属層の何れかと接する金属酸化物層の場合も上記と同様である。
【００４４】
表面金属層を設けた場合の実施形態を図５に示す。
積層体５において、Ｓｉ層１０、ＳｉＯ２層２０及び金属酸化物層３０の上に、表面金属層４０が設けられている。尚、表面金属層４０以外の積層体の構成については、上記で説明した通り種々の構成とすることができる。例えば、ＳｉＯ２層２０はなくてもよく、金属含有層を設けてもよい。
【００４５】
２．素子、電気回路等
本発明の積層体を含む素子は、多様な電気回路や電器機器、車両等に用いることができる。特に、ダイオードや縦型ＭＯＳＦＥＴを得るための基板として最適である。本発明の積層体を用いたダイオードは、高耐圧かつ高速スイッチングを実現できる。以下、これらについて説明する。
【００４６】
（１）ショットキーバリアダイオード
ダイオードにはその用途に応じて、ショットキーバリアダイオードと、ＰＮダイオードに２分される。一般にシリコンを用いたショットキーバリアダイオードはユニポーラであり、高速スイッチングが可能であるが耐圧に劣る。逆にシリコンを用いたＰＮダイオードはバイポーラであり、高速スイッチングは劣るが、耐圧性に優れる。
【００４７】
本発明の積層体を用いて作製したダイオードは、酸化物半導体を用いるためユニポーラであり、バンドギャップが広い。従って、シリコンでは実現の難しかった高速スイッチングと高耐圧を両立することができる。
ＳｉＣやＧａＮの場合、いずれも欠陥の少ない単結晶を効率よく得ることは困難であり、歩留まりにも問題があった。この点で本発明の積層体を用いたダイオードは製造歩留まりも高く、産業的に有効である。
【００４８】
ダイオードとしての性能や安定性をさらに高めるためには、従来公知の保護膜やガードリング構造、メサ構造、フィールドプレート構造、及びフィールドストップ構造を使用することができる。具体的には、金属酸化物層の露出部分をＳｉＯ２等でパッシベーションすることで、表面準位の形成を抑制し、電流コラプスと呼ばれる順方向電流の低下現象を低減することができる。また、金属酸化物層にガードリング層を埋め込むことで、逆方向サージ電圧が防護される電圧範囲を超えた場合に、ダイオードの破損のおそれがあるアバランシェ降伏を抑制することができる。
【００４９】
本発明に積層体の使用される金属酸化物層がｎ型である場合、ガードリング層はｐ型か、ｉ型半導体を用いることが好ましい。ガードリング層によって逆方向バイアス時に接合界面端部の電界集中を緩和することができ、耐圧を上げることができる。
ｐ型層は従来公知のｐ型半導体としてＢ，Ａｌ，Ｇａ，ＩｎをドープしたＳｉを用いてもよいし、ＮｉＯやＣｕＯ、もしくはＣｕＴＭＯ２（ＴＭ：３ｄ遷移金属）で表されるｐ型酸化物半導体を用いることができる。
また、ガードリングはその効果を上げるために、２重、３重に設計してもよい。ここでｐ型半導体は正孔を流すものではなく、高移動度は必要としない。
【００５０】
Ｓｉ層、ＳｉＯ２層、中間金属層の何れかと接する金属酸化物の界面がショットキー接続の場合は、先にガードリング層を形成し、次に金属酸化物層を積層すればよい。また、Ｓｉ層、ＳｉＯ２層、中間金属層の何れかと接する金属酸化物の界面がオーミック接続の場合は、先に金属酸化物層を成膜し、ガードリング状にエッチングした後、ｐ型もしくはｉ型半導体を成膜する。次にＣＭＰ等により表面を研摩後、オーミック接続となる表面金属層を成膜すればよい。
金属Ｍ層、ＭｘＯｙ層、中間金属層の何れかと接する金属酸化物の場合も上記と同様である。
【００５１】
これら保護膜及びガードリング層は、スパッタリング、イオンプレーティング、ＰＥＣＶＤ等の真空プロセス、印刷、塗布熱分解、ミストＣＶＤ、ゾルゲル等の湿式プロセス等、従来公知の成膜法で形成することができる。また、ガードリングに関しては所望とする領域にｐ型となるＣｕやＮｉ等の元素をイオン注入してもよい。形成にあたっては、エリアマスクを用いてもよいし、従来公知のフォトリソ法を用いることができる。パターニング技術についても、従来公知のウェットエッチング、ドライエッチングが使用できる。保護膜及びガードリング層の形成にあたっては、加工精度と材質によって適宜最適なプロセスを組み合せて実施すればよい。
【００５２】
保護膜及び／又はガードリングを設けた場合の実施形態を図６〜８に示す。
積層体６において、金属酸化物層３０及び表面金属層４０の上に、これらを覆うように保護膜５０が設けられている。積層体７において、金属酸化物層３０の上面側にガードリング６０が埋め込まれている。また、積層体８において、金属酸化物層３０の下面側にガードリング６０が埋め込まれている。
尚、積層体６〜８において、保護膜５０又はガードリング６０以外の積層体の構成については、上記で説明した通りであり、種々の構成とすることができる。
【００５３】
本発明の積層体を用いたショットキーバリアダイオードは、Ｓｉ層の接触抵抗を下げるために、Ｓｉの自然酸化膜を逆スパッタやフッ酸で除去した後に、裏面電極を積層するとよい。電気的な接触が良好な組み合わせとしては、Ｔｉ−Ｎｉ−Ａｕ，Ｔｉ−Ｎｉ−Ａｇ等の積層体や、ＳｉをドープしたＡｌ電極等が用いられる。このようにして得られたショットキーバリアダイオードはシリコンウェハー上に積層してなるため、ＳｉＣのように高硬度、高脆性ではない。よって、通常のダイシング技術により歩留りよく加工することができる。
【００５４】
（２）ＭＰＳ（Ｍｅｒｇｅｄ  Ｐｉｎ  ａｎｄ  Ｓｈｏｔｔｋｙ）ダイオード
本発明の積層体はＭＰＳダイオードに用いることができる。ＭＰＳダイオードは、Ｐｉｎダイオードの通電能力とショットキーダイオードの高速スイッチング特性の長所を両立したダイオードである。
Ｓｉ層、ＳｉＯ２層、中間金属層の何れかと接する金属酸化物の界面がショットキー接続の場合は、先にｐ層又はｉ層を積層・パターニングし、次に金属酸化物を積層すればよい。金属Ｍ層、ＭｘＯｙ層、中間金属層の何れかと接する金属酸化物も同様である。
【００５５】
本発明の積層体をＭＰＳとした場合の実施形態を図９に示す。
積層体９において、ＳｉＯ２層２０の上に、複数のｐ型半導体７０が形成されている。尚、ｐ型半導体７０以外の積層体の構成については、上記で説明した通りであり、種々の構成とすることができる。
【００５６】
また、Ｓｉ層、ＳｉＯ２層、中間金属層の何れかと接する金属酸化物の界面がオーミック接続の場合は、先に金属酸化物層を成膜し、トレンチを掘った後に、ｐ型もしくはｉ型半導体を成膜する。次にＣＭＰ等により表面を研摩後、オーミック接続となる表面金属層を成膜すればよい。
【００５７】
そして、このような構成とすることで、Ｏｎ抵抗が小さく、従来の絶縁破壊電界が大きい積層体を得ることがでる。この性質は、従来高圧化が困難だったＳｉショットキーバリアダイオードの耐圧領域（２００〜６００Ｖ）を改善する効果がある。
【００５８】
図１０は、支持基板が金属Ｍからなる場合の積層体の一実施形態を示す図である。
積層体１０は、Ｓｉ層１０がＭｏからなる金属層１２であって、ＳｉＯ２層２０がＭｏの酸化物の層２２である他は、積層体７と同じである。Ｍｏは金属酸化物の線膨張係数に近いため、金属酸化物積層後の加熱プロセスにおいて内部応力の発生を抑制することができる。例えば、金属酸化物層３０として、ＩＧＺＯ（３３：３３：３３）を使用した場合、ＩＧＺＯの線膨張係数は６．５×１０−６／Ｋに対して、Ｍｏの線膨張係数は５．１×１０−６／Ｋと近い。このため、保護膜としてＣＶＤ工程を用いてＳｉＯ２を３００℃以上の温度で形成しても、膜はがれやクラックの発生を防止することができる。一方、支持基板としてＳｉウェハーを用いた場合、Ｓｉの線膨張係数は２．８×１０−６／Ｋと、ＩＧＺＯと比較して半分以下であり、金属酸化物層の膜はがれやクラックが発生しやすい。
【００５９】
図１１の積層体１１は、ＳｉＯ２層２０及び金属酸化物層３０の間に金属層１４及び当該金属層１４を構成する金属の酸化物層２４が積層している他は、積層体７と同じである。
図１１に示すように、Ｓｉウェハー１０上に金属酸化物層３０を積層する場合は、間にバッファとなる金属層１４を挟む方がよい。この金属層は支持基板と金属酸化物の線膨張係数の違いによる応力を緩和するための層であり、その厚さは、金属酸化物層の厚さや組成によって適宜選択される。金属層の厚さは金属酸化物層以上の厚さであることが好ましい。
また、Ｓｉ以外の支持基板や、バッファ層に使用する金属は、線膨張係数がＳｉよりも大きく、金属酸化物よりも小さい材料が好ましい。具体的には、Ｍｏの他、Ｔｉ，Ｃｒ，Ｎｂ、Ｔａ等が挙げられる。
積層体１１において、ＳｉＯ２層２０及び金属層１４を構成する金属の酸化物層２４（いずれも自然酸化物層）の膜厚は、それぞれ０．０ｎｍ〜１５．０ｎｍとするとよい。
【００６０】
図１２及び１３は、それぞれ図１１の積層体１１の製造方法の一実施形態を示す図である。
図１２は、金属層１４上に形成した積層体とＳｉウェハーとを接合させることで積層体を製造している。このように製造にすることで、後工程にＳｉプロセスを適用することができ、製造上有利である。図１３は金属層１４と金属酸化物層３０の積層体とＳｉ層１０をまず接合した後、表面金属層４０，保護層５０及びガードリング６０等を積層する場合である。
接合技術には、従来公知のＳＯＩやプラズマ等がある。尚、異種金属同士の貼り合わせでは熱膨張係数の差によるワレやクラックが発生しやすくなるため、昇降温時の温度均一性を確保する必要がある。
【００６１】
本発明の素子は、好ましくは非線形の電気伝導を有する。非線形の電気伝導とは、オームの法則に従わない電気伝導をいう。
【００６２】
（３）パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）
本発明の積層体はパワーＭＯＳＦＥＴに用いることができる。パワーＭＯＳＦＥＴはキャリアの流れを酸化膜を介して電界で制御する絶縁ゲート型の電界効果トランジスタである。本発明の積層体を用いることで、電子をキャリアとするユニポーラデバイスとすることができる。
【００６３】
本発明の積層体をプレーナーゲート型パワーＭＯＳＦＥＴに用いた場合の一実施形態を図１４に示す。
図１４は金属酸化物半導体を用いた縦型ＭＯＳＦＥＴの断面図を示したものである。支持基板としてｎ型Ｓｉ（Ｓｉ層１０に対応）を使用し、Ｔｉ、Ｎｉ，Ｉｎ（金属含有層２５に対応）を介してｎ型の金属酸化物半導体（金属酸化物層３０に対応）が積層されている。ＳｉウェハーとＴｉの界面はＳｉＯ２層２０が存在しても存在しなくてもよいが、存在する場合１５ｎｍ以下が必須となる。
ｎ型Ｓｉは他方の面にはＴｉ、Ｎｉ、Ａｕ（裏面電極２６）が積層しており、当該層はドレイン電極１００（図示せず）と接している。
【００６４】
図１４において、ｎ型の金属酸化物半導体の上部はドライエッチングによりリセス（溝）を形成した後、ｐ型半導体もしくは低キャリア濃度のｎ型半導体７５を積層する。通常この領域（以下リセス領域）にはｐ型半導体が用いられるが、ワイドギャップの酸化物半導体を用いれば、ゲート８０がＯｆｆの状態でもリーク電流は小さいため、ｐ型が必須ではない。
リセス領域に形成されるｐ型半導体もしくは低キャリア濃度のｎ型半導体７５のフェルミレベルは、本発明の積層体に用いられる酸化物半導体よりも低いことが好ましい。
【００６５】
リセス領域に用いられるｐ型半導体としては、ＮｉＯ、ＰｄＯ、ＣｕＯ、ホウ素ドープシリコン等、従来公知のｐ型半導体材料が使用できる。
また、低キャリア濃度のｎ型半導体には、酸化物半導体を用いることができる。当該領域はゲートがＯｎの状態でチャネルを形成する領域のため、散乱源と成り得る遷移金属の濃度はできるだけ小さい方が好ましい。
ゲート絶縁膜１１０を介して存在するソース電極領域９０にはＷ，Ｔｉ，Ｍｏ，Ａｌ，Ｃｒ等の従来公知の低抵抗配線材料を用いることができる。また、接触抵抗を抑制するためには成膜前にＡｒプラズマ等で還元し、接触部分だけキャリア濃度を上げる処理を行ってもよい。
【００６６】
ｐ型領域、ソース電極領域ともフォトリソ技術により金属酸化物層をパターニングし、マグネトロンスパッタやプラズマＣＶＤ等の方法により形成して得られる。表面はＣＭＰ処理を行って適宜平滑にする。このようにして得たソース電極、及びｐ型もしくは低キャリア濃度ｎ型領域を具備した積層体上に絶縁膜を積層し、パターニングを行ってゲート絶縁膜とする。
【００６７】
絶縁膜を構成する材料は特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ2，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３又はＡｌＮ等の酸化物や窒化物を用いることができる。
尚、絶縁膜に要求される項目として、膜厚ムラが小さいこと、リークの原因となるピンホールが存在しないことが重要である。一般的なゲート絶縁膜としては、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３等が用いられる。
【００６８】
最後に、金属をスパッタして所望の形状にパターニングすることで、ソース・ゲート付の積層体を得ることができる。
【００６９】
また、ドレイン電極となる積層体の裏面側は、ＳｉＯ２等自然酸化膜ができる場合には、フッ酸や逆スパッタ等で除去後、Ｔｉ／Ｎｉ／Ａｕの順で金属を積層する。ここでＴｉは密着層、Ｎｉは拡散防止層、Ａｕは低抵抗層としての役割がある。
このようにして得られた縦型ＭＯＳＦＥＴは、耐圧層にワイドギャップ酸化物半導体を用いているため耐圧に優れ、Ｓｉでは困難だった６００Ｖ以上の耐圧と、高速スイッチングとを両立することができる。また、チャネル抵抗部分はゲートバイアスによるｎチャネル伝導を用いるため、キャリアは高移動度の電子であり低オン抵抗を実現することができる。
【００７０】
本発明の積層体をトレンチゲート型パワーＭＯＳＦＥＴに用いた場合の一実施形態を図１５に示す。
図１５は、酸化物半導体を用いたトレンチゲート型パワーＭＯＳＦＥＴの断面図を示したものである。本構造はプレーナー構造と比較して微細化が可能であり、チャネルの抵抗を下げることが可能である。トレンチの密度を上げてスーパージャンクション構造とすることもできる。
図１５において、ｐ型半導体もしくは低キャリア濃度のｎ型半導体７５は、リセス内ではなくｎ型金属酸化物半導体３０上に形成されている。また、ｐ型半導体もしくは低キャリア濃度のｎ型半導体７５上にはソース電極９０が形成されており、当該ソース電極９０及びｐ型半導体もしくは低キャリア濃度のｎ型半導体７５を貫通してリセスが設けられ、当該リセス内にゲート絶縁膜１１０を介してゲート８０が形成されている。これら構成以外は図１４と同じである。
【００７１】
本発明の積層体を用いたプレーナーゲート型パワーＭＯＳＦＥＴのうち、ドリフト領域に金属酸化物を用い、チャネル領域に多結晶シリコンを用いた場合の一実施形態を図１６に示す。
図１６は、ドリフト領域に金属酸化物を用い、チャネル領域に多結晶シリコンを用いることで、高耐圧と高速スイッチングを両立するパワーＭＯＳＦＥＴを示している。
【００７２】
図１６において、高ドープｎ型シリコンウェハーを基板（Ｓｉ層１０に対応）として使用し、表面を希フッ酸等で処理して自然酸化膜を除去する。次にｎ型酸化物半導体（金属酸化物層３０に対応）を成膜する。ｎ型酸化物半導体を結晶化して用いる場合は、１５０〜１４００℃の範囲でアニールするとよい。アニールの適正な範囲は酸化物半導体の構成元素に依存して適宜決められる。アニール温度が１４００℃を超えるとシリコンが溶解するおそれがある。アニール温度が１５０℃を下回ると結晶化が進行しないおそれがある。
【００７３】
アニール終了後、ｎ型酸化物半導体上にＰＥＣＶＤ等の方法でアモルファスシリコンを成膜し、パターニングを行う。パターニングはレジストを塗布後、露光、現像を行い、ハロゲン系のガスを用いてドライエッチングする。レジスト剥離後、レーザーアニール等の手法を用いて多結晶化する。次にＰＥＣＶＤ等の方法でＳｉＯ２膜１１５を成膜する。さらにこの上に金属電極をスパッタや蒸着法を用いて成膜し、ゲート電極８０の形状にパターニングする。パターニングはドライ・ウェットとも従来公知の方法が利用できるが、後述の活性化アニールを行うため、Ｗ，Ｃｒ，Ｍｏ，Ｔａ等の高融点金属が好ましい。
【００７４】
次に、このゲート電極８０越しに、イオンドーピングをｐ型Ｓｉに対して行う。イオンドーピングは絶縁膜であるＳｉＯ２膜を介したキャップ方式となるため、ドーズ量とその深さの制御はシミュレーション等で確認するとよいが、例えば、Ｐ，Ｓｂ，Ａｓ等を５０〜５００ｋｅＶの加速電圧でドーズ量が１０１３〜１０１４ｃｍ−２等の条件で行われる。このイオンドーピングはゲート電極８０をマスクとする自己整合技術を用いるため、プロセスを簡素化できるとともに、ゲート容量を減らし、高速スイッチング動作が可能になる。
【００７５】
イオンドーピング後、活性化アニールを行う。活性化アニールは電極の劣化を防止する上では、フラッシュランプアニール等の高速アニールや、レーザーアニール法が好ましい。
アニール温度は高温ほど活性化率が上昇するが、電極の劣化を生じない範囲で適宜選択される。アニール温度は６００℃〜１１００℃が好ましく、７００〜１０００℃がより好ましい。このようにして、ｐ型Ｓｉ（ｐ領域）１２０の一部をｎ型化したｎ＋領域１３０することができる。
【００７６】
続いてＳｉＯ２のソース電極に相当する部分にフォトリソを用いてコンタクトホールを形成し、最後にソース電極９０を形成する。
尚、高ドープｎ型シリコンウェハー１０には、図１４及び１５と同様にＴｉ、Ｎｉ、Ａｕ（裏面電極２６）が積層しており、当該層はドレイン電極１００（図示せず）と接している。
【００７７】
（３）モジュール
本発明の積層体を用いたＭＯＳＦＥＴは、従来のＳｉ系ＭＯＳＦＥＴと同様にボディーダイオードを内蔵するが、還流ダイオードと組み合わせて使用することもできる。
図１７は、本発明の素子を組合せて構成したモジュールの一実施形態を示す図である。パワーＭＯＳＦＥＴ、還流ダイオードともに本発明の積層体を含む素子で構成されている。このモジュールは、ＭＯＳＦＥＴ、還流ダイオードともにＳｉ層及び金属酸化物層を含み、前記Ｓｉ層における前記金属酸化物層側の面上のＳｉＯ２層の膜厚が０．０ｎｍ〜１５．０ｎｍである積層体からなるため、優れた電流―電圧特性、すなわち低いオン抵抗と高速スイッチングを両立することができる。
【００７８】
ここで、図１７の還流ダイオードは、Ｓｉ層側がオーミック接続（カソード）の場合とショットキー接続（アノード）とでは接続の向きが異なる。図１８は、図１７のモジュールにおいてダイオードとＭＯＳＦＥＴが、裏面金属とはんだを介して銅板に接続しており、ダイオードのＳｉウェハー側がＭＯＳＦＥＴのコレクタと接続している場合の実施形態を示す図である。Ｓｉ側がオーミック接続の場合は、Ｓｉ側がモジュールの銅板と接続される。また、図１９は、図１７のモジュールにおいてダイオードとＭＯＳＦＥＴが、裏面金属とはんだを介して銅板に接続しており、ダイオードの酸化物半導体側がＭＯＳＦＥＴのコレクタと接続している場合の実施形態を示す図である。Ｓｉ側がショットキー接続の場合は、表面金属層側がモジュールの銅板と接続される。
なお、モジュールの構成に当たっては、従来公知のＳｉ−ＩＧＢＴ，ＳｉＣ−ＭＯＳＦＥＴ，ＧａＮ−ＭＯＳＦＥＴの過剰キャリアを除去する目的として、本発明のダイオードと組み合わせてもよい。また、本発明のＭＯＳＦＥＴの過剰キャリアを除去する目的として、従来公知の還流ダイオードを用いてもよい。
【００７９】
上記の他、本発明の素子を用いた電気回路としては、昇圧・降圧チョッパ回路、インバータ・コンバータ回路、電源回路、スイッチングレギュレータ等が挙げられ、電器機器としては、携帯電話、パソコン、エアコン、冷蔵庫、受像機、照明器具、電磁調理器等が挙げられ、車両としては、自転車、自動車、鉄道車両等が挙げられる。さらに本発明の素子は、酸素ガスセンサー、光触媒、紫外センサー、紫外太陽電池、人体センサー、紫外ダイオード、紫外レーザー等へも使用できる。
【実施例】
【００８０】
以下、適宜図面を参照しながら本発明の実施例を説明する。本発明は、これら実施例によってなんら限定されるものではない。【００８１】
実施例１
抵抗率０．０２Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ）とスライドガラスを用意した。これらをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで１５秒処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、ＲＦ３００Ｗ、１９時間の条件でＧａ２Ｏ３を９７００ｎｍ成膜した。また、この基板をチャンバーから取り出して、電気炉によって空気中１５０℃の条件で１時間アニールした。
スライドガラス上に成膜した素子は、ＸＲＤ装置にて構造を確認した結果、非晶質であった（図２０）。また、電子線回折を確認した結果、ハローパターンが観測され、同様に非晶質であることを確認した（図２１）。ＴＥＭにて自然酸化膜の膜厚を確認したところ、２．４ｎｍであった（図２２）。【００８２】
次に、上記の基板を再度スパッタ装置にエリアマスクとともにセットした後、Ｔｉ、Ａｕの順に電極をスパッタ成膜した。
このようにして得た素子（Ｓｉ／ＳｉＯ２（自然酸化膜）／Ｇａ２Ｏ３／Ｔｉ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて評価した。評価項目は、順方向立上り電圧（Ｖｆ）、Ｏｎ電流、絶縁破壊電界（Ｖｂｄ）及びｎ値とした。尚、順方向立上り電圧（Ｖｆ）は電流密度が１０ｍＡ／ｃｍ２を超えた時の印加電圧、Ｏｎ電流は印加電圧が３Ｖの時の電流密度、絶縁破壊電界（Ｖｂｄ）はリーク電流が１０−５Ａ／ｃｍ２を超えた時の電圧とした。結果を表１に示す。【００８３】
実施例２
抵抗率０．０２Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ）とスライドガラスを用意した。これらをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで５分処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、ＲＦ３００Ｗ、６時間の条件でＧａ２Ｏ３を３７００ｎｍ成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中１５０℃の条件で１時間アニールした。
スライドガラス上に成膜した素子は、ＸＲＤ装置にて構造を確認した結果、非晶質であった（図２０）。【００８４】
上記の基板を再度スパッタ装置にエリアマスクとともにセットした後、ＭｇＡｇ、Ａｕの順に電極をスパッタ成膜した。
このようにして得た素子（Ｓｉ／ＳｉＯ２（自然酸化膜）／Ｇａ２Ｏ３／ＭｇＡｇ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて実施例１と同様に評価した。結果を表１に示す。【００８５】
実施例３
抵抗率０．０２Ω・ｃｍのｎ型多結晶Ｓｉ基板（直径４インチ）とスライドガラスを用意した。これらをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、ＲＦ３００Ｗ、１８分の条件でＧａ２Ｏ３を２００ｎｍ成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中１５０℃の条件で１時間アニールした。
スライドガラス上に成膜した素子は、ＸＲＤ装置にて構造を確認した結果、非晶質であった。【００８６】
上記の基板を再度スパッタ装置にエリアマスクとともにセットした後、Ｔｉ、Ａｕの順に電極をスパッタ成膜した。
このようにして得た素子（Ｓｉ／ＳｉＯ２（自然酸化膜）／Ｇａ２Ｏ３／Ｔｉ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて実施例１と同様に評価した。結果を表１に示す。【００８７】
実施例４
抵抗率０．０２Ω・ｃｍのｎ型多結晶Ｓｉ基板（直径４インチ）とスライドガラスを用意した。これらをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで処理し、自然酸化膜をエッチングした。次に金属酸化物として、ＲＦ３００Ｗ、９０分の条件でＩＧＯ（Ｉｎ：Ｇａ＝３０：７０）を１０００ｎｍ成膜した。
スライドガラス上に成膜した素子は、ＸＲＤ装置にて構造を確認した結果、非晶質であった。【００８８】
上記の基板を再度スパッタ装置にエリアマスクとともにセットした後、ＡｌＮｄ、Ａｕの順に電極をスパッタ成膜した。この基板をチャンバーから取り出して、電気炉で空気中２００℃、１時間の条件でアニールした。
このようにして得た素子（Ｓｉ／ＳｉＯ２（自然酸化膜）／ＩＧＯ／ＡｌＮｄ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて実施例１と同様に評価した。結果を表１に示す。【００８９】
実施例５
抵抗率０．００４Ω・ｃｍのｎ型高ドープ単結晶Ｓｉ基板（直径４インチ）とスライドガラスを用意した。これらをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで処理し、自然酸化膜の一部をエッチングした。次に金属酸化物として、ＲＦ１００Ｗ、２０時間の条件でＧＺＯ（Ｇａ：Ｚｎ＝７０：３０）を９７００ｎｍ成膜した。また、この基板をチャンバーから取り出して、電気炉で空気中１５０℃の条件で２時間アニールした。ガラス上に成膜した素子は、ＸＲＤ装置にて構造を確認した結果、非晶質であった。【００９０】
上記の基板を再度スパッタ装置にエリアマスクとともにセットした後、Ｉｎ、Ａｕの順に電極をスパッタ成膜した。この基板をチャンバーから取り出して、電気炉で空気中２００℃、１時間の条件でアニールした。
このようにして得た素子（Ｓｉ／ＳｉＯ２（自然酸化膜）／ＧＺＯ／Ｉｎ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて実施例１と同様に評価した。結果を表１に示す。【００９１】
実施例６
抵抗率０．０２Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ）を用意した。このＳｉウェハーをスパッタリング装置（ＵＬＶＡＣ製：ＣＳ−２００）に装着し、最初に逆スパッタモードで自然酸化膜をエッチングした。次にＭｏを１５ｎｍ成膜し、さらにＧａ２Ｏ３を１０００ｎｍ成膜した。この基板をチャンバーから取り出して、電気炉で空気中１５０℃の条件で１時間アニールした。
次に、残りの基板を再びチャンバーに戻し、所望のパターンを有するエリアマスクをセットした後、Ｔｉ、Ａｕの順に電極をスパッタ成膜した。
このようにして得た素子（Ｓｉ／Ｍｏ／Ｇａ２Ｏ３／Ｔｉ／Ａｕ）について、東陽テクニカ製ＳＣＳ−４２００を用いて実施例１と同様に評価した。結果を表１に示す。【００９２】
実施例７〜１４、比較例１、２
以下、Ｓｉ基板、逆スパッタ条件、金属含有層材料、金属酸化物層材料を表１のように変更しながら、実施例６と同様に積層体を作製し、各種特性を評価した。結果を表１に示す。また、実施例７、８の基板はＴＥＭ測定を行った。基板の断面図を図２２に示す。
尚、比較例２では金属酸化物層の代わりにＳｉＣ層（Ｓｉ：Ｃ（原子比）＝５０：５０）を設けた。【００９３】
実施例１５、１６、比較例３、４
基板、逆スパッタ条件、金属酸化物層材料などを表１のように変更しながら、実施例１と同様に積層体を作製し、各種特性を評価した。結果を表１に示す。尚、実施例１５及び比較例３の金属酸化物層の成膜方法である「イオンプレーティング」は、具体的には以下のように実施した。原料としてＩｎ：Ｇａ：Ｚｎ＝３３：３３：３３のＩＧＺＯタブレット（φ２０×５ｔ）を１０個、昭和真空社のイオンプレーティング装置ＳＩＰ−８００にセットし、真空引き後、電子ビームのパワーを１０ｋＷとし、酸素分圧５０％として、厚さ５０００ｎｍのＩＧＺＯ膜を得た。
また、実施例１５及び比較例３では基板としてＭｏ基板を用いた。従って、実施例１５及び比較例３で逆エッチングした自然酸化膜はＳｉＯ２層ではなくＭｏＯｘ層である。【００９４】
【表１】
2016075927.tif 000003
【００９５】
実施例１７
図２３に示すプロセスでショットキーバリアダイオードを製造した。具体的には、抵抗率０．０２Ω・ｃｍのｎ型Ｓｉ基板（直径４インチ）を用意した。このＳｉウェハーを熱酸化炉に入れて１００ｎｍの熱酸化膜を形成した。次に、レジスト塗布後、フォトマスクを用いて露光、現像、エッチングを行ってコンタクトホールを形成した。さらにその上に、Ｐｄターゲットを用いてスパッタリング法により、Ｐｄ及びＰｄＯの順にそれぞれ１０ｎｍずつ成膜した。そして、ＳｉＯ２上のＰｄ／ＰｄＯ積層部分を同心円状に残るように王水を用いてエッチングして、ガードリングを形成した。さらにその上に、酸化物半導体であるＩＧＺＯを２００ｎｍ成膜して、耐圧層を形成するとともに、Ｍｏを成膜し、最後に空気中、３００℃、１時間の条件でアニールした。Ｓｉウェハーの裏面に存在する熱酸化膜は、表面を保護膜で覆った後に、希フッ酸でエッチングして除去した。その後、Ｔｉ，Ｎｉ，Ａｕの順序で成膜した。
得られた積層体のＳｉウェハー側をショットキー接合とし、ガードリング並びに裏面電極付のショットキーバリアダイオードを得た。
このようにして得られたショットキーバリアダイオードのＳｉとＰｄの界面のＳｉＯ２の膜厚を評価したところ０．２ｎｍであった。なお、コンタクトホールは円形であり、円の中心と円に内接する正方形の各頂点の中間点の計５点を観察し、その視野を等間隔に１０等分する箇所で測定し、その計５５か所の平均値をＳｉＯ２層の膜厚とした。【００９６】
実施例１８
膜厚５００μｍ、直径４インチφのＴｉ板を支持体として準備した。このＴｉウェハー上にＩｎを５０ｎｍ成膜した。次に、酸化物半導体としてＩＧＺＯ（Ｉｎ：Ｇａ：Ｚｎ＝４０：４０：２０  ａｔ％）をスパッタ法を用いて４μｍ成膜した。次に、ＳｉＯ２膜をプラズマＣＶＤ法を用いて１００ｎｍ成膜した。このＳｉＯ２／ＩＧＺＯ／Ｉｎ／Ｔｉ積層体にレジストを塗布し、フォトマスクを用いて露光、現像後、ドライエッチングによりＳｉＯ２の一部にコンタクトホールを形成した。エッチングガスにはＣＦ４を用いた。
続いてショットキー電極として、Ｐｄを１００ｎｍ積層し、ＣＭＰによりＳｉＯ２面が現れるまで、周辺のＰｄ層を研摩した。このようにして得たダイオードのＴｉ基板側の裏面とｎ型Ｓｉ基板（直径４インチ）を、常温ウェハー接合装置にセットして接合した。
得られたショットキーダイオードは、途中にプラズマＣＶＤによる３００℃を超える工程を経るが、支持体としてインジウムガリウム亜鉛酸化物（ＩＧＺＯ）の線膨張係数に近いＴｉを用いており、反りやクラックの発生は認められなかった。ＴｉとＩＧＺＯとの界面に存在するＴｉＯ２の膜厚を実施例１７と同様の評価法で測定したところ、０．５ｎｍであった。
また、ＴｉとＳｉとを貼り合わせることにより、ダイシング、はんだづけ、アルミワイヤボンディング等の後工程は、従来のＳｉ系ショットキーダイオードの工程をそのまま使用することができ、生産上有利である。
【産業上の利用可能性】
【００９７】
本発明の積層体を含む素子は、ショットキーバリアダイオードやＭＯＳＦＥＴなどのパワーデバイスやそれらを組み合わせたモジュールとして使用できる。具体的には、インバータやコンバータ等の電力変換回路、電源回路、並びにそれらを使用した電気回路パワコン、ＩＰＭ、電器機器や車両に使用できる。またさらに、酸素ガスセンサー、光触媒、紫外センサー、紫外太陽電池、人体センサー、紫外ダイオード、紫外レーザー等にも使用できる。【００９８】
上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
本願のパリ優先の基礎となる日本出願明細書の内容を全てここに援用する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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