(57)【要約】  次世代DNAシーケンサにおいて、試薬を用いないDNAの４種塩基識別および配列解読のためのデバイスとして極めて高い感度を有するサイドゲートを具備したナノポアを有するFETセンサを集積化する方法、及びその検出感度を損なうことなく、４種塩基の電荷の相違に基づく検出電流変化を読み出せるようにするために、サイドゲートを具備したナノポアを有するFETセンサに対して、選択トランジスタ、増幅トランジスタを設けた半導体装置を提供する。
2014207877.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、
コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、
被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、
当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置。
【請求項２】
前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、
前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の前記センサがアレイ状に配置され、
前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、
選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記選択トランジスタは、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして構成され、
前記センサと前記選択トランジスタとを１個ずつ接続した組合せをアレイ状に配置して、
各センサを稼働した良否の結果に基づき、不良のセンサに接続する選択トランジスタの電荷蓄積層に電圧印加によって電荷を溜め込んで非選択状態とする構成として、
各列に複数の良センサの出力が重ならない範囲において、数行のセンサ群を一括して読み込みを可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記電荷蓄積層を設けた選択トランジスタに代えて、電荷蓄積層を設けない選択トランジスタとメモリトランジスタを直列に並べる構成としたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記選択トランジスタ、および前記増幅トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
【請求項８】
前記センサのコントロールゲートとバックゲートを形成することに代えて、被検査物が含まれた溶液内に浸漬した際に、溶液中に配置されたFETを駆動するためのゲート電極によってチャネル電流を制御するゲート無し構造としたことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記複数のセンサの各電極(ソース、ドレイン、コントロールゲート、バックゲート)からの配線を共通化せずに、各センサに対応した周辺回路へ個別に配線を形成して、選択トランジスタを設けずに、全センサを一括して検出可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
半導体基板上に絶縁膜を堆積し、
前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、
絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、
熱酸化により選択トランジスタのゲート絶縁膜を形成し、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、
層間膜、各電極部からの配線を形成し、
ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はDNAシーケンサにおいて、DNAの４種塩基識別および配列解読のためのデバイスとなる半導体を用いたセンサに関する技術である。 
【背景技術】
【０００２】
ヒトゲノムの解読以後、DNAシーケンサ(塩基配列を自動的に読み取る装置)の読み取り速度は長足の進歩を遂げている。分子生物学、医療の分野においても、DNAシーケンサの更なる機能の向上は、多方面への適用の成果が期待されている。【０００３】
次々世代DNAシーケンサを実現するアプローチとして、DNAと同程度の大きさの孔と、その両脇に電極を備えたナノポアデバイスを用いた計測方法が注目されている（非特許文献1）。一例としてDNAが孔を通過する際に、１塩基ずつスライドさせながら両脇の電極間に流れるトンネル電流の変化を観測して、塩基配列を解読しようとするものである。本方式（以下、トンネル電流方式という）の特徴はDNAを標識することなく、換言すると酵素や蛍光色素などの試薬を用いずに、電気的に塩基配列を解析できることである。そのため、試薬を用いたプロセスを削減でき、解析コストの低減や読み出しスループットの向上が期待できる。【０００４】
ナノポアデバイスの製造は、機械的強度が高いこと等から、半導体基板、半導体材料および半導体プロセスを用いる方法が注目を集めている（非特許文献2）。代表的な製法の1つとして、非特許文献2にあるように、半導体基板上に薄膜の絶縁膜の領域を設け、その中に2電極を形成し、その2電極間に電子ビームを照射してポアを形成する方法がある。電子ビームのエネルギー、照射面積、電流をコントロールすることで、10 nm以下の微細なポアを形成することが出来る。【０００５】
トンネル電流方式の課題は、微小なギャップを有する電極対を設けなくてはならないことである。非特許文献1によると電極間隔は1.25 nm程度として塩基識別の可能性を示唆している。これはDNAの太さが1 nm程度のため、1.25 nm程度のギャップ間隔の電極を用意しなければ、トンネル電流を流すことが困難であるからである。半導体プロセスを用いたパターニングでは、1.25 nm程度のギャップ電極を、加工バラつきを低減して、精度、再現性よく作成するのは困難である。【０００６】
また、電極の材料としては、金電極などの貴金属が主に検討されている。電極先端部が露出するトンネル電流方式において、電極先端部の酸化は、検出されるトンネル電流値を著しく低減させるため、耐酸化性の強い金原子などの貴金属が必要とされているのである。また溶液中に露出するため、耐腐食性の観点からも金電極などの貴金属電極が必要とされる。しかし、金原子などの貴金属は、加工が困難なことなどから通常半導体プロセスでは取り扱っていない材料であり、また通常LSIプロセスの半導体ラインにおいては金属汚染源として扱われるように、半導体プロセスとの親和性が低い。【０００７】
また、電極の厚みも非特許文献1によれば、先端部は金原子3×3個分を仮定して塩基識別の可能性を示唆している。DNAの各塩基のピッチがおよそ0.34 nmであるため、電極が0.34 nmよりも厚いと、同時に複数の塩基を流れるトンネル電流を検出してしまい、塩基配列の特定が不可能となるためである。しかしながら電極（特に金電極）は、約5 nm以下の薄膜を形成するのは一般的に難しい。約5 nm以下の薄膜形成時には、膜にならずドット状の方がエネルギー的に安定となる場合があり、薄膜形成は困難である。特に1塩基分解能(0.34nm)に匹敵する薄膜の電極形成は、ほぼ不可能である。【０００８】
また金電極は、他の金属と比べて原子の再配置や電圧印加時のエレクトロマイグレーションが起こりやすい。そのため、トンネル電流検出時に金原子の揺らぎにより測定結果の精度が損なわれてしまう。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Johan Lagerqvist, et al., NANO LETTERS (2006) Vol.6, No.4 779-782
【非特許文献２】Brian C. Gierhart, et al., SENSORS AND ACTUATORS B 132 (2008) 593-600
【非特許文献３】Bogdan Majkusiak, et al., IEEE TRANSACTION ON ELECTRON DEVICES, VOL45, NO.5, MAY 1998
【発明の概要】
【発明が解決しようとする課題】
【００１０】
背景技術に記載した課題を解決すべく、発明者らは、下記のようなセンサ構造を考案した。本明細書ではそれをナノポアFETセンサ100、若しくはポアFETセンサ100と称する。それは図1Aから図1Cに示すような構造である。符号108は絶縁膜、101はチャネル、102はコントロールゲート、103はソース、104はドレイン、105はバックゲート、106はポア(ナノサイズの細孔)、107は102〜105へのコンタクトとなる配線である。ポア106はコントロールゲート102のチャネル101側の側面と、チャネル101のコントロールゲート102側の側面との間（図1A）、若しくはチャネル101のコントロールゲート102側の端(図1B)、若しくはチャネル101のコントロールゲート102側の側面近傍でチャネル中にある(図1C)。【００１１】
図２にポア106近傍の拡大図を示す。図２に示すように、ナノポアFETセンサが、被検査対象の生体物質を含んだ溶液内へ浸漬された際に、被検査対象のDNA(200)がポアを通過する(図２中のDNA(200)の各ブロックの連なりは、塩基の連なりを表わしている)。【００１２】
ソース103-ドレイン104に、ソース電圧＜ドレイン電圧となるように電圧をかけた状態で、コントロールゲート電圧を制御することで、本デバイスはトランジスタ動作をする。いわゆるサイドゲート型のトランジスタである。トランジスタがON状態のとき、コントロールゲート側（ポア側）のチャネル側部に集中して反転層が誘起されるため、電流はコントロールゲート側のチャネル側部を流れる。反転層の厚みはコントロールゲート電圧にも依るが、極めて薄く、2-3 nm程度以下である。【００１３】
チャネル電流は、ポア106を通過するDNAの4種塩基のヌクレオチドの実効電荷量や実効電界の違いが引き起こす電界の変化によって変化し、その変化を検出することで4種塩基の識別と配列の解読を行う。DNA中の塩基の配列する間隔は約0.34 nmであるため、チャネル101側部を流れる電流の厚みを出来るだけ薄くして、1塩基単位（1ヌクレオチド単位）が引き起こす電界変化に由来した電流を検出する必要がある。そのためには、チャネル101の厚みを薄くする必要がある。【００１４】
非特許文献３では、絶縁膜(SiO2)中で挟まれたSi中の電子密度分布を計算している。特に非特許文献３中のFig.４によると、Siの厚みが10 nm以下では、電子密度分布が中心に局在することが分かる。特にSiの厚みが5 nm以下になると、電子密度分布のピークが先鋭化するため、電流値は、電子密度分布のピークの位置に来た1塩基（1ヌクレオチド）の影響を主に受けることになる。そのため1塩基の大きさ程度の識別能が得られる。また、Siの厚みが5 nm以下の領域になってくると、そもそもチャネルの厚み方向に2個以上の電子が同居することが難しくなってくる。【００１５】
図3Aに、SiO2で挟まれたシリコン中の1電子の存在確率、図3Bに、SiO2で挟まれたシリコン中の2電子の存在確率の模式図を示す。チャネル厚みが5 nm以下になってくると、図3Aで示す系のエネルギーと図3Bで示す系のエネルギー差が室温エネルギ(kBT)と同等もしくは、室温エネルギーより大きくなってくる。図3Bの状態のほうが図3Aの状態に比べて大きなエネルギー状態である。そのため室温でも、ソースから供給された電子は、チャネル厚み方向には図3Aのような1電子状態しか主にとれなくなってきて、1電子単位に相当する分解能が得られるようになってくる。よって十分な検出感度を得るにはチャネル厚みは5 nm以下が望ましい。【００１６】
以上のような構成と動作のもと、反転層効果と厚み方向における量子井戸の閉じ込め効果を利用することで、薄膜のチャネルの側壁部に擬1次元的な最細の電流パスを形成することが出来る。擬1次元的な最細の電流パスであるため、ポア中の対象物による微小な電界変化に敏感に反応する。そのため検出信号の変化比（検出感度）を高くすることが出来る。【００１７】
チャネル101の電流は、コントロールゲート102の電界で誘起される電子によるものである。従ってポア106はコントロールゲート102とチャネル101の電流パスの間に配置するのがよい。そうすることで、ポア中の対象物による電位変化がコントロールゲートとチャネル間の電界を極めて効果的に変調し、その変化をチャネル電流に反映することが出来る。ポア106は、チャネル中の側部の電流パスに近いほど検出感度を向上できる。その最たるものは、例えば図1B、図1Cのように、チャネル101側部に極めて近い場所にポア106がある構造、若しくはチャネル101側部近傍のチャネル中にポア106が形成されている構造がそれである。【００１８】
また電流パスのチャネル幅方向の広がりをさらに押さえ、よりチャネル側部に安定した一次元的な電子伝導パスを形成するために、バックゲート105に電圧を印加し、電子がよりコントロールゲート側に集中するような電界制御が有効である。【００１９】
上記デバイス(ナノポアFETセンサ100)を用いた計測のスループット向上のため、センサの集積化が望まれる。
上記デバイスの集積化を考えた際、集積効率の向上（単位面積あたりのセンサ数の向上）を考えると、各センサのソース、ドレイン、ゲートから一本ずつ独立に配線を引き出した場合、集積効率は極めて悪い。よって共通化できる配線を共通化して占有面積の低減を図ることが考えられる。そうすると図４のようなアレイ構成が一般的に思いつくところである。図４(a)は、2×2個のセンサアレイを例示している。すなわち、行方向のコントロールゲートおよびバックゲートへの配線（L5〜L8）を共通化し、列方向のソース, ドレインへの配線を共通化する。そして、上の行の信号を読み出す際（選択）、ナノポアFETセンサをNMOSで形成した場合は、L5,L6のゲート電圧をL1〜L4の電圧よりも高くし、L1-L2間,L3-L4間の電圧差を設けておくことで、ナノポアFETのチャネルに電流が流れ、DNAの検出ができ、その電流をL1,L3の配線を通って周辺回路（アンプ部など）へ送り出す。一方で、下の行のナノポアFETセンサには、L7,L8にかける電圧をL1〜L4にかける電圧よりも低くしてチャネル電流が流れないようにしておく（非選択）。こうすることで、上の行に位置するセンサからの信号のみを検出できる。上の行のセンサの信号を取得した後、次は下の行を選択して上の行を非選択とする。こうすることで、下の行のセンサで検出された信号を読み出すことができる。これを高速で繰り返すことで、集積化した4センサをもちいての検査対象物の並列計測が可能となる。2×2個のブロックをN×N個のブロックに拡張すれば、N×N個のセンサの並列計測が可能となる。【００２０】
一方で、ナノポアFETセンサ100には課題がある。図５には、NMOSタイプのナノポアFETセンサのチャネル電流のコントロールゲート電圧依存性の実験結果を示す。それぞれ、ゲート電圧を上げることでチャネル電流が流れ出す、もしくは増加するというトランジスタ特性が確認できる。図では、異なるchipごとに、ソース電流とドレイン電流の絶対値を重ね描いている。図は、同一設計の異なるチップのナノポアFETセンサである。ChipA、ChipB、ChipCのトランジスタ特性をみると、それぞれチャネル電流が流れ出すコントロールゲート電圧（しきい値電圧）が異なっている。ナノポアFETチップを試作評価の結果、しきい値電圧のばらつきが極めて大きいことが分かった。図に載せたトランジスタ特性はその一例であり、同一工程で製造したチップの中にはChipA〜ChipCよりも更にしきい値電圧が低い、若しくは高いものが多く存在する。つまり、現実的ではないゲート電圧を印加しないとONもしくはOFFしないナノポアトランジスタが存在する。【００２１】
この原因を鋭意研究し考察したところ、以下の原因と考えられた。
ナノポアFETは、薄膜チャネルのトランジスタであり、電流パスもコントロールゲート側のチャネル側面に集中するため、擬1次元的な細い電流パスがチャネル側面に流れる。そのため、チャネル側面近傍の絶縁膜中もしくは絶縁膜/チャネル界面に固定電荷が存在する場合、その固定電荷の量や場所のばらつきによって、しきい値バラつきは非常に大きくなる。図６を用いてその理由を説明する。図６の502は、チャネルの側壁部を示す。また501は、チャネル側壁近傍の絶縁膜もしくはチャネル/絶縁膜界面に存在する固定電荷を示している。また図中の矢印は、電流の流れ方を示している。いま、固定電荷を負の電荷とし、NMOSのナノポアFETを仮定すると、固定電荷の周りに電流は流れにくくなるので、図のような、固定電荷を避けたような電流の流れ方となる。チャネル膜厚が厚い場合(a)は、固定電荷の周りを流れる電流は固定電荷の影響を受けるが、そこから遠く離れたところの電流は、固定電荷の影響が少ない。よって固定電荷によるトランジスタのしきい値シフトも小さい。一方で、(b)に示すような、チャネル膜厚が薄い場合は、チャネルを通過する電流の大部分が固定電荷の影響を受けるので、固定電荷があることによるしきい値電圧の変動は大きく、固定電荷の量や場所のバラつきは、しきい値電圧のばらつきに大きく影響する。【００２２】
サイドゲートトランジスタは一般的に、ゲートとチャネルの間の絶縁膜にCVD法で堆積した絶縁膜が入り（通常のゲートがチャネル上部にあるトランジスタの場合、ゲートとチャネルの間の絶縁膜は熱酸化膜）、CVD法で堆積した絶縁膜は熱酸化膜に比べて固定電荷の量やバラつきが多い。さらにナノポアFET自体、チャネル近傍にポアを有するトランジスタであるため、ポア側壁や近傍の未結合ボンドなどが固定電荷を生成する原因となっており、固定電荷の量や場所のバラつきが大きい。よって本センサのしきい値ばらつきは非常に大きくなる。【００２３】
以上のようなナノポアFET固有の課題が、今回の実験の結果とその考察によって初めて明らかになった。
このようなナノポアFETセンサを図４(a)のように集積化した際、しきい値電圧が低くOFF特性の悪いセンサが問題である。そのセンサを非選択にしようとして、OFF電圧として設定した電圧を印加したとしても、OFFできずにそこからリーク電流が流れてきてしまう。このリーク電流は、選択しているセンサから出てくる信号と混ざるため、ノイズ要因である。
ナノポアFETセンサは、薄膜チャネルを用いているため検出電流値は小さく、その中で更に小さい4種塩基の信号差を見分ける必要がある。そのため、非選択セルからのリーク電流によるノイズは信号解析精度を深刻に低下させる。
よって課題は、ナノポアFETセンサを集積化したときに、選択したセンサからの検出電流を如何にノイズ要因を排除して読み取るかである。
【課題を解決するための手段】
【００２４】
上記課題を解決するために本発明では、絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置を構成した。【００２５】
また、上記課題を解決するために本発明では、前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする前記の半導体装置を構成した。【００２６】
また、上記課題を解決するために本発明では、前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする前記の半導体装置を構成した。【００２７】
また、上記課題を解決するために本発明では、複数の前記センサがアレイ状に配置され、前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする前記の半導体装置を構成した。【００２８】
また、上記課題を解決するために本発明では、半導体基板上に絶縁膜を堆積し、前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、熱酸化により選択トランジスタのゲート絶縁膜を形成し、ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、層間膜、各電極部からの配線を形成し、ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法を開発した。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、DNAの4種塩基の特定および配列の特定を高精度に行える。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明が提案するナノポアFETセンサの第１の構造の模式図である。
【図１Ｂ】本発明が提案するナノポアFETセンサの第２の構造の模式図である。
【図１Ｃ】本発明が提案するナノポアFETセンサの第３の構造の模式図である。
【図２】本発明が提案するナノポアFETセンサのポア近傍の拡大模式図である。
【図３Ａ】SiO2で挟まれたシリコン中の１電子の存在確率を説明する模式図である。
【図３Ｂ】SiO2で挟まれたシリコン中の２電子の存在確率を説明する模式図である。
【図４】(a)本発明が提案するナノポアFETセンサのアレイ構成例を説明する回路図である。(b) 本発明が提案するナノポアFETセンサセルを示す回路図である。
【図５】NMOSタイプのナノポアFETセンサのチャネル電流のコントロールゲート電圧依存性の実験結果を示す図である。
【図６】チャネル側面近傍の絶縁膜中もしくは絶縁膜/チャネル界面に固定電荷が存在する場合、その固定電荷の量や場所のばらつきによって、しきい値バラつきは非常に大きくなる理由を説明する図である。
【図７】実施例１の選択トランジスタを加えた回路を説明する図である。
【図８】実施例１の図７の回路をアレイ化した例を説明する図である。
【図９】(a)実施例１のナノポアFETと選択トランジスタの1セットの上面図である。(b)Ａ-Ａ’断面図である。
【図１０】実施例３の増幅トランジスタ、選択トランジスタを加えた回路を説明する図である。
【図１１】実施例３の図１０の回路をアレイ化した例を説明する図である。
【図１２】(a)実施例３のナノポアFETと選択トランジスタと増幅トランジスタの1セットの上面図である。(b)Ｂ-Ｂ’断面図である。
【図１３】実施例２の選択トランジスタを行ごとに設けた形態の回路を説明する図である。
【図１４】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図１５】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図１６】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図１７】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図１８】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図１９】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２０】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２１】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２２】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２３】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２４】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２５】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２６】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２７】実施例１の半導体装置の製造方法のプロセスを説明する図である。
【図２８】(a)実施例４の電荷蓄積層を設けた選択トランジスタと選択されるセンサを並列化した形態の回路を説明する図である。(b) 電荷蓄積層を設けた選択トランジスタの１セルを示す図である。
【図２９】実施例４の電荷蓄積層を設けた選択トランジスタに代えて、選択トランジスタT1とメモリトランジスタT3を直列に接続する形態の回路を説明する図である。
【図３０】実施例５のナノポアFETセンサのゲート無しの構造を説明する模式図である。
【図３１】実施例５の形態の回路の例を説明する図である。
【図３２】実施例５の形態の選択トランジスタと増幅トランジスタをセンサに設けた回路の例を説明する図である。
【図３３】実施例６の形態の1センサに対して1周辺信号処理回路を対応させて、同時に全センサを読み出す構成とした例を説明する図である。
【発明を実施するための形態】
【００３１】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。実施例に記載するデバイス構造および材料は、本発明の思想を具現化するための一例であり、材料および寸法などを厳密に特定するものではない。
【実施例１】
【００３２】
発明が解決しようとする課題で記載した課題を解決するためには、ナノポアFETセンサ(以下、半導体チップ上に集積化されたセル単位のナノポアFETセンサをナノポアFETと呼ぶ)のチャネル電流を吐き出すソースに直列に、スイッチング素子を設け、そのスイッチング素子のON/OFFで、集積化したナノポアFET110の選択、非選択を行うことが良い。なお以下の実施例ではすべてバックゲートがある場合を示すが、バックゲートが無い場合にも有効である。【００３３】
図７に、本発明の実施の形態の回路図の一部を示す。
図７のT1は、選択トランジスタ、601は読み出し線（ビット線）、603は選択トランジスタのゲートに電圧を印加する配線（ワード線）、602はナノポアFETのドレイン、604、605はナノポアFETのコントロールゲートならびにバックゲートに電圧を印加する配線である。【００３４】
選択トランジスタは、ナノポアFETのようなしきい値ばらつきの大きいトランジスタではなく、ゲート絶縁膜の直上にゲートを有する通常構造のFET（本明細書では垂直ゲートFETと称する）を用いる。垂直ゲートFETはこれまでの半導体プロセスの成熟により、極めて信頼性が高く、OFF特性も良く、ばらつきも少ないため、スイッチングの機能を持たせる選択トランジスタに最も好適である。図8に、図7の回路をアレイ化した例として2×2のアレイを示す。これを一般的にN×Nのアレイに拡張できることは言うまでもない。【００３５】
動作説明を図８を用いて行う。上の行を選択し、下の行を非選択にする場合の動作を説明する。本明細書の説明においては、ナノポアFETを含むすべてのFETをNMOSとして説明する。配線606、607の電圧関係を606＜607となるよう、また608、609の電圧関係を608＜609となるようにし、610、を607、609よりも高い電圧にし、611を607、609よりも高い電圧にする。こうすることで、上の行のナノポアFETならびに選択トランジスタのチャネルに検出電流が流れ、その電流はビット線606、608を通じて周辺信号処理回路へと流れる。一方で、613を606、および608よりも低い電圧にし、下の行の選択トランジスタに電流が流れないようにする。こうすることで、下の行のナノポアFETセンサのしきい値が低くOFF時にもリークしてしまうものがあっても、選択トランジスタがリーク電流を遮断するため、上の行のみのセンサの検出電流をリークによるノイズ無く検出できる。【００３６】
図９(a)に、ナノポアFETと選択トランジスタの1セットの上面図、および図９(b)に、Ａ-Ａ’断面図を示す。図９(a)は、分かりやすくするため、ナノポアFETのチャネルよりも上部に位置する絶縁膜を排除した図となっている。符号701は絶縁膜、702は配線、703はナノポアFETのドレイン、704はナノポアFETのチャネル、705はナノポアFETのソース、706は選択トランジスタのドレイン、707は選択トランジスタのソース、708は選択トランジスタのチャネル、709はナノポアFETのコントロールゲート、710はナノポアFETのバックゲート、750は選択トランジスタのゲート、760はゲート、ソース、ドレインへのコンタクト部分、106はナノポアである。縦横方向に走る配線は、図８に示す回路図に従って各電極にコンタクトを落としながら、周辺信号処理回路に繋がる。ナノポアFETセンサ100の稼働時の絶縁膜701の上部ならびに下部には、検出対象のDNAを含有した溶液が存在しており、DNAがナノポアを通過する際、チャネル電流値は４種塩基の信号差に応じた電流変化をして、その変化を読み取ることで、４種塩基の識別を行う。【００３７】
図９(b)に示すとおり、ナノポアFETの選択トランジスタには、信頼性が高く、ばらつきが少なく、OFF特性の良い垂直ゲートのFETを用いる。プロセス上は、ナノポアFETのサイドゲートトランジスタを形成するときに、その横にもう1つ同じサイドゲートトランジスタを作って、それを選択トランジスタにできれば、工程数削減につながるためコストメリットならびに製造時間短縮に繋がる。しかしながら、発明が解決しようとする課題の欄に記したとおり、薄膜のサイドゲートトランジスタはしきい値ばらつきが大きく、選択トランジスタとしては適切でないことが分かった、そのため、本実施例のように、選択トランジスタはナノポアFETと作り分けて、高信頼、低ばらつき、OFF特性良好な垂直ゲートトランジスタを用いることが有用である。【００３８】
図７に示す選択トランジスタを備えたナノポアFETセンサデバイスの製法の一例を図１４から図２７までで示す。プロセスフローは、図９(b)のＡ-Ａ’断面を用いて説明する。また各電極からの検出信号を処理するセンサアレイ外の周辺回路はセンサアレイ形成（下記プロセス）前に形成しておく。【００３９】
(1)図１４に示す通り、Si基板上901上にシリコン窒化膜902、シリコン酸化膜903を堆積する。
(2)図１５に示す通り、N型ポリシリコンを堆積し、パターニングすることでナノポアFETのソース、ドレイン領域904、および図には示されないがソース、ドレイン領域904の間に前後した対向位置にコントロールゲート、バックゲート領域を形成する。
(3)図１６に示す通り、ノンドープポリシリコンを堆積し、パターニングすることでナノポアFETのチャネル905を形成する。【００４０】
(4)図１７に示す通り、シリコン酸化膜906,908、シリコン窒化膜907,909を堆積する。
(5)図１８に示す通り、選択トランジスタが形成される部分のシリコン酸化膜906,908、シリコン窒化膜907,909をエッチングする。
(6)図１９に示す通り、N型ポリシリコンを堆積し、パターニングすることで選択トランジスタのソース、ドレイン領域910を形成する。【００４１】
(7)図２０に示す通り、ノンドープポリシリコン911を堆積し、パターニングすることで選択トランジスタのチャネルを形成する。
(8)図２１に示す通り、熱酸化により、選択トランジスタのゲート絶縁膜912を形成する。
(9)図２２に示す通り、N型ポリシリコンを堆積しパターニングすることで、選択トランジスタのゲート電極913を形成する。【００４２】
(10)図２３に示す通り、層間膜としてシリコン窒化膜914を堆積し、CMP法で平坦化する。
(11)図２４に示す通り、選択トランジスタおよびナノポアFETの各電極部にコンタクトホールを形成し、配線材料を堆積した後、CMPにより平坦化して、また配線材料を堆積した後、ナノポアFETのソースと選択トランジスタのドレインを繋ぐ配線、ナノポアFETのコントロールゲートから周辺回路へ繋がる配線、バックゲートから周辺回路へ繋がる配線、選択トランジスタのゲートから周辺回路へ繋がる配線をパターニングし形成する。【００４３】
(12)図２５に示す通り、層間膜としてシリコン窒化膜920を堆積した後、CMP法によって平坦化し、ナノポアFETのドレインから出ている配線部ならびに選択トランジスタのソースから出ている配線部の上部の絶縁膜をエッチングにより除去し、配線材料を堆積した後、CMP法によって平坦化し、その後、配線材料を堆積し、ナノポアFETのドレインから周辺回路に繋がる配線、選択トランジスタのソースから周辺回路へ繋がる配線をパターニングし形成する。
(13)図２６に示す通り、層間膜としてシリコン窒化膜921を堆積し、CMP法で平坦化する。
(14)図２７に示す通り、ナノポアを形成する近傍の上部の絶縁膜の一部をエッチング922し、裏面のSi基板をKOH水溶液でエッチングし、最後にナノポアをチャネル近傍にエッチングにより形成する。
このようにすることで、熱酸化膜をゲート酸化膜とする高信頼、低ばらつき、OFF特性良好な垂直ゲートトランジスタを、ナノポアFETの選択トランジスタとして設けることが出来る。
【実施例２】
【００４４】
図１３に示すように、選択トランジスタを行ごとに設けることもできる。例えば、最上行を選択する場合、674と637、674と638、674と639の間に電位差を設ける。ここでは、674>637、674>638、674>639とする。そして、671に674よりも高い電圧（671>674）を掛ける。また、641と642は、ナノポアFETの検出に最適なチャネル電流が流れるようなゲート電圧を印加する。このようにすることで、最上行のセンサから検出電流が流れ、それは読み出し線637,638,639を伝って周辺回路部分へ流れる。こうすることで、最上行のセンサを選択できる。【００４５】
一方、中行、最下行は、672,673のゲート電圧を672＜643、672<675、または673<646、673<676として、選択トランジスタ部分をOFFにすることで、ナノポアFETのチャネルに電流が流れないようにする。こうすることで、中行、最下行のセンサを非選択にできる。選択する行を順次中行、最下行と変えていき、その間他の行を非選択とすることで、行ごとにセンサの信号を取得できる。この方法によれば、選択トランジスタが各行に1つで済むので、センサ集積化の際の面積低減に有効である。もちろん、本実施例で説明した構成は、一般的なN×N個のセンサアレイに対して有効である。
【実施例３】
【００４６】
検出信号に対するノイズの原因は、上記実施例で述べた非選択センサからのリーク電流によるノイズのほか、読出し配線を伝って周辺信号処理回路まで検出電流が流れる間に、周辺環境の影響を拾って載るノイズもある。ナノポアFETセンサは、センサの上部ならびに下部に位置する絶縁膜の外側はDNAを含有した水溶液で満たされた状態で測定する。そのため大気中で測定する通常デバイスモジュールと違い、読出し配線近傍で溶液中のイオンの局在・非局在などが起こる結果、読出し配線に流れる検出電流にノイズが載る可能性が高くなる。【００４７】
その解決のため、ナノポアFETセンサの信号を読出し線に送るまでの間に、信号を増幅しておくことが有効である。こうすることで、読出し線で載るノイズ値よりも、検出電流量と４種塩基の検出電流差を大きくすることができ、読出し線で周辺環境の影響を拾って載るノイズを検出電流や検出電流差よりも相対的に小さくすることができる（S/N比を大きくすることができる）。その結果、計測精度が向上する。【００４８】
図１０に、増幅機構を読み出し線とナノポアFETの間に設けた構造を示す。T2が増幅トランジスタ、T1が選択トランジスタである。増幅トランジスタT2は、そのゲートがナノポアFETのソースと、配線621に繋がっている。配線621は定電圧源（例えばGround）に繋がっており、定電圧源とゲートの間には抵抗がある。この抵抗はナノポアFETで検出を行っている際のチャネル抵抗と同じくらいが望ましい。【００４９】
センサの読出し時、616と617に電位差を設ける。例えば、617＜616とする。そして、619を616および617よりも高い電圧にする。こうすることで選択トランジスタT1をONにする。また621と618の間に電位差を設ける。例えば、621＞618とする。そして620と622に、ナノポアFETに検出に最適なチャネル電流が流れるようなゲート電圧を印加する。【００５０】
620、622、617、618、621の電圧ならびに配線621に繋がる抵抗が一定の場合、ナノポアFETのチャネル抵抗は被検査対象物の種類、４種塩基の種類により変わるので、配線621に繋がる抵抗との比が変わり、それにより、丸で囲った690の部分の電位が被検査対象物の種類、４種塩基の種類により変わる。  DNA検出中にナノポアFETから検出される信号は、実施例１に記載した実験の結果(図５）から見積もって、高くても100 nAである。そして、４種塩基による電流差は、それ以下の値である。【００５１】
例えば検出電流値10 nA程度の安定した電流値でナノポアFETを駆動させる場合、増幅トランジスタT2に流れる電流値が10 nA以上になるようにすると、ナノポアFETから直接排出される検出電流量ならびに４種塩基の検出電流差よりも大きくすることができ、S/N比を大きくすることができる。【００５２】
増幅トランジスタは、そのS値（サブスレッショルド係数）が小さいほど、ゲート電圧差によるトランジスタ電流差を大きくすることができる。つまり、690部分に生じる４種塩基によって生み出された電位差を大きな電流差に変換できる。垂直ゲートトランジスタはサイドゲートトランジスタと比較し、製法上、チャネルとゲート間の絶縁膜厚を3 nm以下と非常に薄くでき、そのためS値が極めて小さい。よって、図１２に示す通り、増幅トランジスタも垂直ゲート構造で形成するのが望ましい。【００５３】
図１１に、図１０の回路をアレイ化した例として2×2のアレイを示す。これを一般的にN×Nのアレイに拡張できることは言うまでもない。
例えば上の行を選択する場合、631>623>624、631>630>629となる電圧を印加する。また632,633と625,626の電圧関係ならびに632,633と627,628の電圧関係を調整して、上の行のナノポアFETに検出電流が流れるようにする。そうすることで、増幅トランジスタのゲート電位が検出対象物ごとに変化し、そのゲート電位の変化は増幅トランジスタのチャネル電流で増幅され、選択トランジスタのチャネルを通って読み出し線623,630へ送り出される。
一方、非選択の下行は、選択トランジスタのゲート634を、623,630,625,628よりも低い電圧にしておき、ナノポアFETからの信号が読み出し線に流れないようにしておく。【００５４】
図１２(a)に、ナノポアFETと選択トランジスタと増幅トランジスタの1セットの上面図、ならびに図１２(b)に、Ｂ-Ｂ’断面図を示す。図１２(a)は、分かりやすくするため、ナノポアFETのチャネルよりも上部に位置する絶縁膜を排除した図となっている。図の701は絶縁膜、702は配線、703はナノポアFETのドレイン、704はナノポアFETのチャネル、705はナノポアFETのソース、709はナノポアFETのコントロールゲート、710はナノポアFETのバックゲート、712は増幅トランジスタのドレイン、713は増幅トランジスタのゲート、715は増幅トランジスタのソースであり選択トランジスタのドレイン、717は選択トランジスタのソース,718は選択トランジスタのゲート、106はナノポア、760はゲート、ソース、ドレインへのコンタクト部分となっている。【００５５】
縦横方向に走る配線は、例えば図１１に示す回路図に従って各電極にコンタクトを落としながら、周辺信号処理回路に繋がる。ナノポアFETセンサ100の稼働時の絶縁膜701の上部ならびに下部には、検出対象のDNAを含有した溶液が存在しており、DNAがナノポアを通過する際、チャネル電流値は４種塩基の信号差に応じた電流変化をして、その変化を読み取ることで、４種塩基の識別を行う。
【実施例４】
【００５６】
図２８に選択トランジスタと選択されるセンサを並列化した図を示す。センサは698ならびに699で表わされる。698のように、模様付きのセンサは、検査対象物に対する信号を正常に出力するセンサである。一方で、699のように白抜きで表わしたセンサは、信号を正常に出力しない不良センサである。今、図２８のように良品センサと不良センサが混在している場合、一行ごとに逐次的にセンサの信号を読出し線に送って検出していくと、不良センサの信号もまとめて検出してしまうので、延べ検出時間は不良センサの分だけ損してしまう。そこで、図２８に示す通り、一列に1つ以下だけ測定する良品センサを選び、全ての列に選ばれた良品センサを纏めて検出することが有効である。【００５７】
図２８で説明すると、破線で囲った4行を選んだ場合、1列に1つだけ検出すべき良品センサを選んでいることになっている。その4行を同時に選択すると、5つの良品センサからの信号が、読出し線649-653に出力される。一方、不良センサからの信号はノイズとなるため、カットしなくてはならない。不良センサからの信号をカットするため、センサと読み出し線の間にヒューズを設けておき、不良センサと読み出し線の間は、電流が流れないようヒューズをオフするのがよい。【００５８】
そのヒューズの役割を果たすものとして、一例として選択トランジスタを、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして、不良センサに付随する選択トランジスタにはNMOSであれば電子を溜め込んでおき、選択トランジスタがONする電圧をかけてもセンサと読み出し線の間に電流を流れなくすることが有効である。あらかじめ、各センサにアクセスして、センサから検出に適した電流が出るかどうかで、各センサの良不良を測定・記憶しておき、不良センサの選択トランジスタには、読出し線649-653とゲート655-660への電圧印加によって電荷を溜め込む。電荷の注入方法は、ゲートと読み出し線電圧差を利用してチャネルから絶縁膜にトンネル電流を流して電荷を溜め込む方法などがある。  
こうすることで、１行ごとに選択しながら逐次的に信号を読んでいくときに比べ、数行を一括して読めるので、トータルの検出時間の短縮に繋がり、スループットの向上が出来る。また、検出対象物が及ぼすセンサの信号変化の時間が短い場合、1行ごとに選択しながら逐次的に呼んでいくと、ある行のセンサを非選択にしているときに、そのセンサの信号変化を見逃す可能性がある。しかしながら本実施例のように、数行を一括して検出することで、その可能性を減らすことができる。【００５９】
本実施例で示したセンサとは、ナノポアFETに限らず、一般のセンサにも応用可能であることは、上記の説明から明らかであろう。
また、本実施例では選択トランジスタにメモリ機能も兼ね備えさせた例を示しているが、選択トランジスタとメモリトランジスタを別に設けても良い。つまり図２９に示すとおり、読み出し線とセンサの間に選択トランジスタT1とメモリトランジスタT3を直列に並べてもよい（順番は逆も可能）
【実施例５】
【００６０】
選択トランジスタ、または選択トランジスタとゲインセルを設ける構造は、ナノポアFETセンサのゲート無しの構造（図３０）にも有用である。図３０は、ナノポアFETセンサのゲート無しの構造であり、符号20,21は、溶液中に配置されたFETを駆動するためのゲート電極である。検出方法は、DNAがナノポアを通過する際にチャネル電流変化を検出するものであり、その点ではゲート付きナノポアFETセンサと同じである。ゲート付きナノポアFETセンサと違い、チャネル内をポア側に電流が集中して流れるわけではないため、ゲート付きナノポアFETセンサの方が感度は良い。一方で、チャネルは薄膜であるため、電流がポア側に集中しているゲート付きナノポアFETセンサ程ではないにしろ、しきい値バラつきが大きいことが問題となる。【００６１】
その解決のためには、これまでの実施例で示したとおり、センサごとに選択トランジスタを設けることが良い。図３１に回路図を示す。606,608は読み出し線、660は溶液中のゲート電極（図３０の20,21に相当）、610,613は選択トランジスタのゲート電極、607,609はセンサのドレイン電極である。動作方式に関してはこれまでの実施例で示してきた通りであるので、ここでは繰り返さない。【００６２】
またセンサに対して、増幅トランジスタを設けることも、実施例３で述べた理由と同様の理由で有用である。図３２に選択トランジスタと増幅トランジスタをセンサに設けた回路図を示す。670は溶液中のゲート電極（図３０の20,21に相当）、631,634は選択トランジスタのゲート電極、630,623は読み出し線、624,629は増幅トランジスタのドレインである。動作方式に関してはこれまでの実施例で示してきた通りであるので、ここでは繰り返さない。【００６３】
選択トランジスタならびに増幅トランジスタは、これまでの実施例で説明してきた理由により、垂直ゲートトランジスタで構成することがよい。
【実施例６】
【００６４】
これまで、共通に出来る電極を共通配線にしてセンサをアレイ化する方法に関して示してきた。ここでは、各センサの電極を共通化することなく、各センサのそれぞれの電極から1本ずつ周辺回路に信号を送る（つまりセンサごとに選択、非選択を逐次的に繰り返すのではなく、同時に全センサを読み出すことが出来る）センサアレイの上面レイアウトを図３３に示す。同時に全センサを読み出すことで、トータルの検出時間の短縮に繋がり、スループットの向上が出来る。また、検出対象物が及ぼすセンサの信号変化の時間が短い場合、1行ごとに選択しながら逐次的に読んでいくと、ある行のセンサを非選択にしているときに、そのセンサの信号変化を見逃す可能性がある。しかしながら本実施例のように、全センサを一括して検出することで、その可能性を減らすことができる。【００６５】
図３３の1001は１センサに対する周辺信号処理回路部分である。1002,1003,1004,
1005はナノポアFETのソース、ゲート、ドレイン、バックゲートである。1センサに対して1周辺信号処理回路部分の面積は大きい。そのため、センサ+周辺信号処理回路の面積は、周辺信号処理回路の面積が支配的となる。そのため、周辺信号処理回路を図のようにツイスト状に並べることで、センサモジュールの面積縮小を可能にする。【００６６】
なお、上記した全ての実施例において、ナノポアFETセンサをNMOSで形成した例で説明したが、同様の原理に基づき、PMOSにより形成することも可能である。
【符号の説明】
【００６７】
２０、２１  溶液中ゲート電極
１００  ナノポアFETセンサ
１０１  チャネル
１０２  コントロールゲート
１０３  ソース
１０４  ドレイン
１０５  バックゲート
１０６  ポア
１０７  コンタクト、配線
１０８  絶縁膜
１１０  ナノポアFET
２００  DNA
５０１  固定電荷
５０２  チャネル側面
６０１，６０６，６０８，６１６, ６２３，６３０、６４９、６５０、６５１、６５２、６５３、６５４，６７４，６７５，６７６  読み出し線
６０２，６０７，６０９、６２６、６２７、６３７、６３８、６３９  ナノポアFETのドレインに繋がる配線
６４０、６４３、６４６  ナノポアFETのソースに繋がる配線
６０３，６１０，６１３，６１９、６３１、６３４、６５５、６５６、６５７、６５８、６５９、６６０、６６１、６７１、６７２、６７３  選択トランジスタのゲートに繋がる配線
６０４,  ６１１，６１４，６２０、６３２、６３５、６４１、６４４，６４７  ナノポアFETのコントロールゲートに繋がる配線
６０５，６１２，６１５，６２２、６３３、６３６、６４２、６４５、６４８  ナノポアFETのバックゲートに繋がる配線
６１７、６２４、６２９増幅トランジスタのドレインに繋がる配線
６２１、６２５、６２８増幅トランジスタのゲートに繋がる配線
６６０、６７０  溶液中ゲート電極
７０１  絶縁膜
７０２  配線
７０３  ナノポアFETドレイン
７０４  ナノポアFETチャネル
７０５  ナノポアFETソース
７０６  選択トランジスタドレイン
７０７  選択トランジスタソース
７０８  選択トランジスタチャネル
７０９  ナノポアFETコントロールゲート
７１０  ナノポアFETバックゲート
７１２  増幅トランジスタドレイン
７１３  増幅トランジスタゲート
７１４  増幅トランジスタチャネル
７１５  増幅トランジスタソース
７１６  選択トランジスタチャネル
７１７  選択トランジスタソース
７１８  選択トランジスタゲート
７５０  選択トランジスタゲート
７６０  コンタクト
９０１  シリコン基板
９０２  シリコン窒化膜
９０３  シリコン酸化膜
９０４  ポリシリコン
９０５  ポリシリコン
９０６  シリコン酸化膜
９０７  シリコン窒化膜
９０８  シリコン酸化膜
９０９  シリコン窒化膜
９１０  ポリシリコン
９１１  ポリシリコン
９１２  シリコン酸化膜
９１３  ポリシリコン
９１４，９２０、９２１  絶縁膜
９１５、９１６、９１７、９１８、９１９  配線
９２１  ナノポア形成用のエッチング穴
１００１  周辺信号処理回路
１００２  ナノポアFETソース
１００３  ナノポアFETコントロールゲート
１００４  ナノポアFETドレイン
１００５  ナノポアFETバックゲート
【図１Ａ】
2014207877.tif 000003
【図１Ｂ】
2014207877.tif 000004
【図１Ｃ】
2014207877.tif 000005
【図２】
2014207877.tif 000006
【図３Ａ】
2014207877.tif 000007
【図３Ｂ】
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【図４】
2014207877.tif 000009
【図５】
2014207877.tif 000010
【図６】
2014207877.tif 000011
【図７】
2014207877.tif 000012
【図８】
2014207877.tif 000013
【図９】
2014207877.tif 000014
【図１０】
2014207877.tif 000015
【図１１】
2014207877.tif 000016
【図１２】
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【図１３】
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【図１４】
2014207877.tif 000019
【図１５】
2014207877.tif 000020
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2014207877.tif 000031
【図２７】
2014207877.tif 000032
【図２８】
2014207877.tif 000033
【図２９】
2014207877.tif 000034
【図３０】
2014207877.tif 000035
【図３１】
2014207877.tif 000036
【図３２】
2014207877.tif 000037
【図３３】
2014207877.tif 000038
【手続補正書】
【提出日】平成27年10月20日(2015.10.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、
コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、
被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、
当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置。
【請求項２】
前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、
前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の前記センサがアレイ状に配置され、
前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、
選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記選択トランジスタは、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして構成され、
前記センサと前記選択トランジスタとを１個ずつ接続した組合せをアレイ状に配置して、
各センサを稼働した良否の結果に基づき、不良のセンサに接続する選択トランジスタの電荷蓄積層に電圧印加によって電荷を溜め込んで非選択状態とする構成として、
各列に複数の良センサの出力が重ならない範囲において、数行のセンサ群を一括して読み込みを可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記電荷蓄積層を設けた選択トランジスタに代えて、電荷蓄積層を設けない選択トランジスタとメモリトランジスタを直列に並べる構成としたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記選択トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
【請求項８】
前記増幅トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記センサのコントロールゲートとバックゲートを形成することに代えて、被検査物が含まれた溶液内に浸漬した際に、溶液中に配置されたFETを駆動するためのゲート電極によってチャネル電流を制御するゲート無し構造としたことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記複数のセンサの各電極(ソース、ドレイン、コントロールゲート、バックゲート)からの配線を共通化せずに、各センサに対応した周辺回路へ個別に配線を形成して、選択トランジスタを設けずに、全センサを一括して検出可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
半導体基板上に絶縁膜を堆積し、
前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、
絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、
熱酸化により選択トランジスタのゲート絶縁膜を形成し、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、
層間膜、各電極部からの配線を形成し、
ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法。
【手続補正書】
【提出日】平成28年8月4日(2016.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁膜上にソース、ドレイン、前記ソースと前記ドレイン間を繋ぐチャネルが形成され、
コントロールゲート、またはコントロールゲートとバックゲートが前記チャネル側面側に、または前記チャネルを挟んで両側面側に絶縁膜を介して形成され、
被検査物を通過させるためのナノサイズの孔が、前記コントロールゲート側の前記チャネル側面に近接して、または前記コントロールゲート側の側面近傍の前記チャネル中に、前記絶縁膜を貫通して設けられているセンサを複数配置して、
当該センサの検出信号出力を電気的に選択/非選択可能な選択トランジスタを備えていることを特徴とする半導体装置。
【請求項２】
前記各センサのチャネル電流を出力するソースに前記選択トランジスタを個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各センサのチャネル電流を出力するソースと、および抵抗を介して定電圧源とにゲートが接続された増幅トランジスタを更に備え、
前記増幅トランジスタと前記選択トランジスタとを接続して、前記各センサと個別に接続した回路の組合せをアレイ状に配置したことを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の前記センサがアレイ状に配置され、
前記選択トランジスタをセンサアレイの行ごとに1個ずつ設けて、各行に配置された全てのセンサのドレインを共通して該当行に配置された前記選択トランジスタと接続して、
選択する行の選択トランジスタのゲートに選択の電圧を印加し、それ以外の行の選択トランジスタのゲートに非選択の電圧を印加することによって行ごとにセンサの信号を取得する制御を行う構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記選択トランジスタは、ゲートとチャネルの間に電荷蓄積層を設けたメモリトランジスタとして構成され、
前記センサと前記選択トランジスタとを１個ずつ接続した組合せをアレイ状に配置して、
各センサを稼働した良否の結果に基づき、不良のセンサに接続する選択トランジスタの電荷蓄積層に電圧印加によって電荷を溜め込んで非選択状態とする構成として、
各列に複数の良センサの出力が重ならない範囲において、数行のセンサ群を一括して読み込みを可能とする構成としたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記電荷蓄積層を設けた選択トランジスタに代えて、電荷蓄積層を設けない選択トランジスタとメモリトランジスタを直列に並べる構成としたことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記選択トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項１乃至請求項６のいずれかの請求項に記載の半導体装置。
【請求項８】
前記増幅トランジスタは、垂直ゲートトランジスタで構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項９】
前記センサのコントロールゲートとバックゲートを形成することに代えて、被検査物が含まれた溶液内に浸漬した際に、溶液中に配置されたFETを駆動するためのゲート電極によってチャネル電流を制御するゲート無し構造としたことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
半導体基板上に絶縁膜を堆積し、
前記絶縁膜上にポリシリコンを堆積して、パターニングすることにより、センサのソース、ドレイン、コントロールゲート、およびバックゲート領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることによりセンサのチャネルを形成し、
絶縁膜を堆積後、選択トランジスタを形成する領域をエッチングを行い、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのソース、ドレイン領域を形成し、
ノンドープポリシリコンを堆積し、パターニングすることにより選択トランジスタのチャネルを形成し、
熱酸化により選択トランジスタのゲート絶縁膜を形成し、
ポリシリコンを堆積して、パターニングすることにより、選択トランジスタのゲート電極を形成し、
層間膜、各電極部からの配線を形成し、
ナノポアを形成する近傍の上部の絶縁膜をエッチングし、裏面の半導体基板をエッチングし、最後にナノポアをセンサのチャネル近傍にエッチングにより形成することを特徴とする半導体装置の製造方法。
【国際調査報告】
2014207877.tif 000039
2014207877.tif 000040
2014207877.tif 000041
2014207877.tif 000042