(57)【要約】  電力変換装置の大出力化にともなうチップ温度上昇の抑制と、電力変換装置の小型化である。インバータ回路の上アームを構成する第１パワー半導体素子１ａと、インバータ回路の下アームを構成する第２パワー半導体素子１ｃと、第１パワー半導体素子１ａに電力を伝達する第１リードフレーム３と、第２パワー半導体素子１ｃに電力を伝達する第２リードフレーム４と、第１パワー半導体素子１ａに制御信号を伝達する第１ゲートリードフレーム５と、第１パワー半導体素子１ａと、第２パワー半導体素子１ｃと、第１リードフレーム３と、第２リードフレーム４と、第１ゲートリードフレーム５と、を封止する封止部材と、を備え、前記封止部材は、貫通孔が形成され、前記貫通孔の内周面には、第１ゲートリードフレームの一部が露出するとともに、第２リードフレーム４の一部が露出するパワー半導体装置。
2015104914.tif 000002
【特許請求の範囲】
【請求項１】
インバータ回路の上アームを構成する第１パワー半導体素子と、
前記インバータ回路の下アームを構成する第２パワー半導体素子と、
前記第１パワー半導体素子に電力を伝達する第１リードフレームと、
前記第２パワー半導体素子に電力を伝達する第２リードフレームと、
前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、
前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備えたパワー半導体装置の製造方法であって、
前記第１ゲートリードフレームと前記第２リードフレームが一体に形成されたリードフレームに実装された第２パワー半導体素子を前記封止部材で封止する第１工程と、
前記封止部材に貫通孔を形成するとともに、前記第１ゲートリードフレームと前記第２リードフレームを接続する接続部を切断する第２工程と、を有するパワー半導体装置の製造方法。
【請求項２】
インバータ回路の上アームを構成する第１パワー半導体素子と、
前記インバータ回路の下アームを構成する第２パワー半導体素子と、
前記第１パワー半導体素子に電力を伝達する第１リードフレームと、
前記第２パワー半導体素子に電力を伝達する第２リードフレームと、
前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、
前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備え、
前記封止部材は、貫通孔が形成され、
前記貫通孔の内周面には、前記第１ゲートリードフレームの一部が露出するとともに、前記第２リードフレームの一部が露出するパワー半導体装置。
【請求項３】
請求項２に記載のパワー半導体装置であって、
前記第１ゲートリードフレームは、前記第１リードフレームと前記第２リードフレームの間に配置されるパワー半導体装置。
【請求項４】
請求項２または３に記載のいずれかのパワー半導体装置であって、
前記貫通孔の前記内周面上の前記第１ゲートリードフレームの露出面は、前記封止部材に前記貫通孔を形成する切断面と同一面を形成し、
前記貫通孔の前記内周面上の前記第２リードフレームの露出面は、前記切断面と同一面を形成するパワー半導体装置。
【請求項５】
請求項２ないし４に記載のいずれかのパワー半導体装置であって、
前記第１ゲートリードフレームは、当該第１ゲートリードフレームの前記露出面の面積が当該第１ゲートリードフレームの前記封止部材内における断面積よりも小さくなるように、形成されるパワー半導体装置。
【請求項６】
請求項２ないし５に記載のいずれかのパワー半導体装置であって、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記第１ゲートリードフレームは、複数の前記第１パワー半導体素子の配列方向に沿って形成されるパワー半導体装置。
【請求項７】
請求項２ないし６に記載のいずれかのパワー半導体装置であって、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記第１リードフレームは、当該第１リードフレームの表面に凹み形状の溝が形成され、
前記複数の第１パワー半導体素子は、当該複数の第１パワー半導体素子の一部の前記第１パワー半導体素子が前記溝を挟んで一方側に配置されるとともに、当該複数の第１パワー半導体素子の残りの前記第１パワー半導体素子が前記溝を挟んで他方側に配置されるように、前記第１リードフレームに実装されるパワー半導体装置。
【請求項８】
請求項２ないし７に記載のいずれかパワー半導体装置と、
前記パワー半導体装置を冷却する放熱部材と、
絶縁部材と、を備えた電力変換装置であって、
前記パワー半導体装置の前記第１リードフレームは、当該第１リードフレームにおいて前記第１パワー半導体素子が配置される側とは反対側の面が前記封止部材から露出するように、配置され、
前記放熱部材は、前記絶縁部材を挟んで前記パワー半導体装置の前記第１リードフレームと対向して配置される電力変換装置。
【請求項９】
請求項８に記載の電力変換装置であって、
冷媒が流れるための冷媒流路を備え、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記パワー半導体素子は、複数の前記第１パワー半導体素子の配列方向が前記冷媒の流れる方向に沿うように、配置される電力変換装置。
【請求項１０】
請求項８または９に記載の電力変換装置であって、
前記パワー半導体装置を収納するケースを備え、
前記パワー半導体装置は、前記ケース内に充填される封止材により固定される電力変換装置。
【請求項１１】
請求項８ないし１０に記載の電力変換装置であって、
前記パワー半導体装置の前記貫通孔には、前記封止材が充填される電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ハイブリッド自動車又は電気自動車の電力変換装置、及び、電力変換装置に用いられる半導体装置に関する。
【背景技術】
【０００２】
近年のハイブリッド自動車や電気自動車用などの電力変換装置は、さらなる燃費向上のため、高出力化が求められており、大電流化並びに低損失化が進んでいる。また、電力変換装置自体の小型化が求められている。従来は、電力変換装置を構成する半導体素子の配置や半導体素子の接続方法により小型化や低熱抵抗化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３２４１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、電力変換装置の大出力化にともなうチップ温度上昇の抑制と、電力変換装置の小型化である。
【課題を解決するための手段】
【０００５】
インバータ回路の上アームを構成する第１パワー半導体素子と、前記インバータ回路の下アームを構成する第２パワー半導体素子と、前記第１パワー半導体素子に電力を伝達する第１リードフレームと、前記第２パワー半導体素子に電力を伝達する第２リードフレームと、前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備え、前記封止部材は、貫通孔が形成され、前記貫通孔の内周面には、前記第１ゲートリードフレームの一部が露出するとともに、前記第２リードフレームの一部が露出するパワー半導体装置。
【発明の効果】
【０００６】
本発明によれば、複数のパワー半導体素子を１つのゲートリードフレームで接続でき、半導体装置の大電流化と小型化が容易であり、また、モールド成形でのゲートリードフレームの変形が無く生産性が高い半導体装置を提供できる。
【図面の簡単な説明】
【０００７】
【図１】本発明による半導体装置の実施形態の一例を示す。
【図２】図１の半導体装置のリードフレームの構成を示す平面図である。
【図３】図２の右側面図である。
【図４】図１の半導体装置の外観図である。
【図５】図４の一部拡大図である。
【図６】図５のＡ−Ａ断面図である。
【図７】図５のＢ―Ｂ断面図である。
【図８】図１の半導体装置の等価回路を示す。
【図９（ａ）】図８の等価回路に流れる電流の流線を示す。
【図９（ｂ）】図８の等価回路に流れる電流の流線を示す。
【図９（ｃ）】図８の等価回路に流れる電流の流線を示す。
【図９（ｄ）】図８の等価回路に流れる電流の流線を示す。
【図１０】図２の半導体装置に流れる電流の流線を示す。
【図１１】本発明による半導体装置の製造工程の１工程図である。
【図１２】図１１以降の製造工程の１工程図である。
【図１３】図１２のＣ―Ｃ断面図である。
【図１４】図１２のＤ―Ｄ断面図である。
【図１５】図１２以降の製造工程の１工程図である。
【図１６】図４の背面図である。
【図１７】本発明による半導体装置の冷却構造の実施形態の一例を示す。
【図１８】本発明による電力変換装置の実施形態の一例を示す。
【図１９】図１８のＥ―Ｅ断面図である。
【図２０】図１８のＦ―Ｆ断面図である。
【図２１】本発明による半導体装置の別の実施形態の一例を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明に係る半導体装置並びに電力変換装置の実施の形態について説明する。なお、各図において同一要素については同一の符号を記し、重複する説明は省略する。
【０００９】
本発明の実施の形態について、図１〜９を参照して、以下説明する。
【００１０】
図１は、本発明による半導体装置４０の実施形態の一例を示す。半導体装置４０は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記載）と、ダイオード（以下、ＳＦＤと記載）により構成されるインバータ回路を備える。また、半導体装置４０は、ＩＧＢＴチップ１ａ、１ｂ、１ｃ、１ｄとＳＦＤチップ２ａ、２ｂ、２ｃ、２ｄと接続される第１リードフレーム３、第２リードフレーム４、第１ゲートリードフレーム５、第２ゲートリードフレーム６、第３リードフレーム１３を備える。
【００１１】
ＩＧＢＴチップ１ａ、１ｂ及びＳＦＤチップ２ａ、２ｂは、１列に並んで第１リードフレーム３上に接続される。ＩＧＢＴチップ１ｃ、１ｄ及びＳＦＤチップ２ｃ、２ｄは、１列に並んで第２リードフレーム４上に接続されている。ここで、第１リードフレーム３及び第２リードフレーム４において、ＩＧＢＴチップ及びＳＦＤチップの配置方向と平行な方向を、当該リードフレームの長手方向と定義する。また、前記リードフレームのチップ実装平面において、前記リードフレームの長手方向に直交する方向を短手方向と定義する。
【００１２】
第１リードフレーム３は、当該第１リードフレーム３の長手方向と第２リードフレーム４の長手方向が互いに平行になるように、配置される。第１リードフレーム３上において、ＩＧＢＴチップ１ａはＩＧＢＴチップ１ｂと隣接して配置され、ＳＦＤチップ２ａはＳＦＤチップ２ｂと隣接して配置される。第２リードフレーム４上において、ＩＧＢＴチップ１ｃはＩＧＢＴチップ１ｄと隣接して配置され、ＳＦＤチップ２ｃはＳＦＤチップ２ｄと隣接して配置される。また、第１リードフレーム３に配置されるＩＧＢＴチップ１ａ、１ｂは、第２リードフレーム４に配置されるＳＦＤチップ２ｃ、２ｄと第２リードフレーム４の短手方向に沿って配置されている。第２リードフレーム４に配置されるＩＧＢＴチップ１ｃ、１ｄは、第１リードフレーム３に配置されるＳＦＤチップ２ａ、２ｂと第１リードフレーム３の短手方向に沿って配置されている。また、第３リードフレーム１３は、第１リードフレーム３に隣接して配置される。
【００１３】
第１ゲートリードフレーム５は、第１リードフレーム３と第２リードフレーム４の間に配置される。第１ゲートリードフレーム５は、当該第１ゲートリードフレーム５の長手方向が第１リードフレーム３の長手方向と平行になるように、配置される。第１ゲートリードフレーム５は、第１リードフレーム３に実装されるＩＧＢＴチップ１ａ、１ｂと、第２リードフレーム４に実装されるＳＦＤチップ２ｃ、２ｄとの間の空間に配置される。
【００１４】
第２ゲートリードフレーム６は、第１リードフレーム３と第２リードフレーム４の間に配置される。第２ゲートリードフレーム６は、当該第２ゲートリードフレーム６の長手方向が第１リードフレーム３の長手方向と平行になるように、配置される。第２ゲートリードフレーム６は、第１リードフレーム３に実装されるＳＦＤチップ２ａ、２ｂと、第２リードフレーム４に実装されるＩＧＢＴチップ１ｃ、１ｄと、の間の空間に配置される。
【００１５】
ＩＧＢＴチップ１ａのゲート電極は、アルミワイヤ１４ａを介して第１ゲートリードフレーム５に接続される。ＩＧＢＴチップ１ａのエミッタ電極は、アルミワイヤ１４ｂを介して第１エミッタリード１０に接続される。ＩＢＧＴチップ１ｂのゲート電極は、アルミワイヤ１４ｃを介して第１ゲートリードフレーム５に接続される。
【００１６】
ＩＧＢＴチップ１ｃのゲート電極は、アルミワイヤ１４ｄを介して第２ゲートリードフレーム６に接続される。ＩＧＢＴチップ１ｃのエミッタ電極は、アルミワイヤ１４ｅを介して第２エミッタリード１２に接続される。ＩＢＧＴチップ１ｄのゲート電極は、アルミワイヤ１４ｆを介して第２ゲートリードフレーム６に接続される。
【００１７】
第１リードフレーム３は、当該第１リードフレーム３と一体に形成される第１コレクタリード９を有する。第２リードフレーム４は、当該第２リードフレーム４と一体に形成される第２コレクタリード１１を有する。
【００１８】
半導体装置４０は、サーミスタ１５を有する。サーミスタ１５は、当該サーミスタ１５のセンサー部が第１リードフレーム３上のＩＧＢＴチップ１ａ近傍に配置される。サーミスタ１５は、リード線でサーミスタリード７、８に接続される。
【００１９】
第１リードフレーム３は、第２ゲートリードフレーム６を通る仮想直線上であり、第１リードフレーム３の長手方向と平行な仮想直線上において、第２ゲートリードフレーム６と重なる領域が形成される。当該領域において、第２ゲートリードフレーム６に向かって突出する部分が形成される。
同様に、第２リードフレーム４は、第１ゲートリードフレーム５を通る仮想直線上であり、第２リードフレーム４の長手方向と平行な仮想直線上において、第１ゲートリードフレーム５と重なる領域が形成される。当該領域において、第１ゲートリードフレーム５に向かって突出する部分が形成される。詳細は、図５にて後述する。
【００２０】
図２は、図１の半導体装置のリードフレームの構成を示す平面図である。図２は、図１に示す状態に、さらに第４リードフレーム１７と、第５リードフレーム１８を接続した状態を示す。
【００２１】
第４リードフレーム１７は、ＩＧＢＴチップ１ａ、１ｂ及びＳＦＤチップ２ａ、２ｂを挟んで、第１リードフレーム３と対向して配置される。ＩＧＢＴチップ１ａ、１ｂ及びＳＦＤチップ２ａ、２ｂは、各々の一方の面が第１リードフレーム３に接続されるとともに、各々の他方の面が第４リードフレーム１７に接続される。また、第４リードフレーム１７は、当該第４リードフレーム１７の一端が半田２０を介して第２リードフレーム４に接続される。
【００２２】
第５リードフレーム１８は、ＩＧＢＴチップ１ｃ、１ｄ及びＳＦＤチップ２ｃ、２ｄを挟んで、第２リードフレーム４と対向して配置される。ＩＧＢＴチップ１ｃ、１ｄ及びＳＦＤチップ２ｃ、２ｄは、各々の一方の面が第２リードフレーム４に接続されるとともに、各々の他方の面が第５リードフレーム１８に接続される。また、第５リードフレーム１８は、当該第５リードフレーム１８の一端が半田１９を介して第３リードフレーム１３に接続される。
【００２３】
図３は、図２に示す半導体装置４０の側視図を示す。図示されるＩＧＢＴチップ１ｃ、１ｄ及びＳＦＤチップ２ｃ、２ｄは、はんだ２１を介して第２リードフレーム４及び第５リードフレーム１８に接続される。
【００２４】
図３に示される通り、第２リードフレーム４には、長手方向における略中央部において、凹み２２が形成されている。ＩＧＢＴチップ１ｃ、１ｄは、ＳＦＤチップ２ｃ、２ｄが配置される側とは凹み２２を挟んで反対側に配置される。図示されていないが、第１リードフレーム３、第１ゲートリードフレーム５、第２ゲートリードフレーム６にも同様に、凹み２２が形成されている。凹み２２は、引き抜き加工等の手法により形成される。
【００２５】
図４は、半導体装置４０の外観図である。半導体装置４０は、モールド２３によって封止されている。第１リードフレーム３及び第３リードフレーム１３は、当該リードフレームの一部がモールド２３の外部に突出し、電気接続のためのバスバー２５を形成する。同様に、第２リードフレーム４は、当該第２リードフレームの一部がモールド２３の外部に突出し、電気接続のためのバスバー２６を形成する。バスバー２６は、リードフレームの長手方向に沿って形成されるとともに、バスバー２５とは反対方向に突出する。また、ゲートピン２７も、バスバー２５、２６と同様に、モールド２３からリードフレームの長手方向に沿って突出して形成されている。ゲートピン２７は、第１ゲートリードフレーム５、第２ゲートリードフレーム６、サーミスタリード７、８、第１コレクタリード９、第１エミッタリード１０、第２コレクタリード１１、第２エミッタリード１２の一部として形成されている。
【００２６】
モールド２３は、半導体装置４０の略中央において、貫通穴２４が形成される。当該貫通穴２４について、図５ないし図７を用いて説明する。
【００２７】
図５は、図４の部分拡大図である。貫通穴２４は、第２ゲートリードフレーム６を通るとともに第１リードフレーム３の長手方向と平行な仮想直線上において、第１リードフレーム３と第２ゲートリードフレーム６の間を跨ぐように形成される。また、貫通穴２４は、第１ゲートリードフレーム５を通るとともに第２リードフレーム４の長手方向と平行な仮想直線上において、第２リードフレーム４と第１ゲートリードフレーム５の間を跨ぐように形成される。
【００２８】
第２ゲートリードフレーム６は、第１リードフレーム３の長手方向に沿って貫通孔２４に向かって先端が細く形成され、当該先端は切断面２８を形成している。第１リードフレーム３は、当該第１リードフレーム３の長手方向に沿って貫通穴２４に向かって先端が細く形成され、当該先端は切断面２９を形成している。第１ゲートリードフレーム５は、第２リードフレーム４の長手方向に沿って貫通孔２４に向かって先端が細く形成され、当該先端は切断面３０を形成している。第２リードフレーム４は、当該第２リードフレーム４の長手方向に沿って貫通穴２４に向かって先端が細く形成され、当該先端は切断面３１を形成している。
【００２９】
第２ゲートリードフレーム６の切断面２８は、第１リードフレーム３の切断面２９と対向している。第１ゲートリードフレーム５の切断面３０は、第２リードフレーム４の切断面３１と対向している。各々のリードフレームの切断面２８、２９、３０、３１は、貫通穴２４の沿面と同一面上に形成される。
【００３０】
図６は、図５のＡ―Ａ断面図である。図７は、図５のＢ―Ｂ断面図である。図示されるように、第１リードフレーム４及び第２ゲートリードフレーム５は、貫通穴２４に向かって先端が細く形成され、当該先端は切断面を形成している。貫通穴２４は、各々のリードフレームの凹み２２が形成される領域の略中央部分に形成される。また、モールド２３は、凹み２２の内側まで形成される。すなわち、モールド２３から露出するリードフレームは、チップが配置される部分よりも板厚が薄い。
【００３１】
図８は、半導体装置４０の等価回路を示す。第１リードフレーム３はプラス電位Ｐ、第４リードフレーム１７と第２リードフレーム４は中間電位ＡＣ、第３リードフレーム１３と第５リードフレーム１８はマイナス電位Ｎとなる。ＩＧＢＴチップ１ａ、１ｂ、１ｃ、１ｄはコレクタ電位に対してゲート電位を変化させることでＯＮ／ＯＦＦする。ＩＧＢＴチップ１ａ、１ｂのコレクタ電位は中間電位ＡＣとなり、ＩＧＢＴチップ１ｃ、１ｄのコレクタ電位はマイナス電位Ｎとなる。
【００３２】
以上説明した半導体装置において、第１ゲートリードフレーム５と第２ゲートリードフレーム６が第１リードフレーム３と第２リードフレーム４の間に配置されていて、且つ、第１ゲートリードフレーム５と第２ゲートリードフレーム６がＩＧＢＴ１ａ、１ｂ、１ｃ、１ｄに隣接している。これにより、ＩＧＢＴ１ａ、１ｂのゲート電極を第１ゲートリードフレーム５に接続するとともに、ＩＧＢＴ１ｃ、１ｄのゲート電極を第２ゲートリードフレーム６に接続することができる。すなわち、複数のＩＧＢＴチップのゲート信号を一本のリードフレームに電気接続することが可能である。例えば、ＩＧＢＴチップ枚数が３枚、４枚となった場合も、前述したようにＩＧＢＴチップを一列に並べることで、１つのリードフレームで電気接続することができる。よって、並列に接続されるチップ数が増加しても、ゲート信号のためのリードフレームの追加が不要であり、チップ枚数増加にともなうサイズアップが抑制される。
【００３３】
また、上アーム側のＩＧＢＴチップ１ａ、１ｂ並びにＳＦＤチップ２ａ、２ｂと、下アーム側のＩＧＢＴチップ１ｃ、１ｄ並びにＳＦＤチップ２ｃ、２ｄの間に第１ゲートリードフレーム５と第２ゲートリードフレーム６が設けられているため上アームと下アームのチップ間の熱干渉が抑制される。また、ＩＧＢＴチップ１ａ、１ｂ、１ｃ、１ｄとＳＦＤチップ２ａ、２ｂ、２ｃ、２ｄの間にも凹み２２が設けされているため同様に熱干渉が抑制される。これにより、チップ発熱時のチップの温度上昇が小さくなる。
【００３４】
また、第１リードフレーム３と第２リードフレーム６に良熱伝導材料の銅板を用いることで、第１リードフレーム５と第２リードフレーム６においてチップで発熱した熱が広がり易くなる。また、各アームのチップ枚数がＩＧＢＴチップ２枚、ＳＦＤチップ２枚と複数枚であることから、第１リードフレーム５と第２リードフレーム６の熱容量が大きい。よって、急激なチップの温度上昇が無い。
【００３５】
また、図５に示されるように、第１リードフレーム３の切断面２９と第２ゲートリードフレーム６の切断面２８とは、対向する位置に設けられており、第２リードフレーム４の切断面３１と第１ゲートリードフレーム５の切断面３０とは、対向する位置に設けられている。これは、各々が接続された状態でモールド２３によりがモールド成形され、モールド成形後の切断加工によって接続部が切断されるためである。即ち、モールド成形時において、第１ゲートリードフレーム５と第２ゲートリードフレームの先端は、第１リードフレーム３と第２リードフレーム４に接続し固定されている。よって、モールド成形時の成形圧力によるゲートリードフレームの変形が抑制される。
【００３６】
また、貫通穴２４は、図６に示されるように、リードフレームの切断面の間においては狭く、それ以外の領域においては広く、形成されている。言い換えると、リードフレームの切断部は、切断面のみがモールド２３から露出しているわけではなく、当該リードフレームの一部がモールド２３の外側貫通穴から突出するように形成されている。このように、切断されるリードフレームの一部が突出するように、貫通穴を形成することで、モールド成形後の第１ゲートリードフレーム５と第２ゲートリードフレーム６の接続部の切断加工において、接続部を上下から金型等で押さえて切断できる。よって、加工性が良く、生産性が高い。また、切断加工による切断面２８、２９、３０、３１の変形によって、モールド２３が変形することが無い。
【００３７】
図９は、図８の等価回路に流れる電流の流線を示す。図９（ａ）は、ＩＧＢＴチップ１ａ、１ｂとＳＦＤチップ２ｃ、２ｄに交互に電流が流れている状態を示す。ＩＧＢＴチップ１ａ、１ｂのＯＮ／ＯＦＦに応じて、電流は、Ｉ１とＩ２に変化する。図９（ｂ）は、ＩＧＢＴチップ１ｃ、１ｄとＳＦＤチップ２ａ、２ｂに交互に電流が流れている状態を示す。ＩＧＢＴチップ１ｃ、１ｄのＯＮ／ＯＦＦに応じて、電流は、Ｉ３とＩ４に変化する。図９（ｃ）は、図９（ａ）において、ＩＧＢＴチップ１ａ、１ｂがＯＮした時に発生するリカバリ電流Ｉ５を示す。図９（ｄ）は、図９（ｂ）において、ＩＧＢＴチップ１ｃ、１ｄがＯＮした時に発生するリカバリ電流Ｉ６を示す。
【００３８】
図１０は、半導体装置４０に流れる電流の流線を示す。電流Ｉ１、Ｉ３は、第１リードフレーム３、第４リードフレーム１７、第２リードフレーム４を介してプラス電位Ｐと中間電位ＡＣ間を流れる。電流Ｉ２、Ｉ４は、第２リードフレーム４、第５リードフレーム１８、第３リードフレーム１３を介して中間電位ＡＣとマイナス電位Ｎ間を流れる。電流Ｉ５、Ｉ６は、第１リードフレーム３、第４リードフレーム１７、第２リードフレーム４、第５リードフレーム１８、第３リードフレーム１３を介してプラス電位Ｐとマイナス電位Ｎ間を流れる。
【００３９】
以上説明した半導体装置において、電流Ｉ１〜Ｉ６は、何れのチップを通っても電流流線の長さが等しくなる。例えば、電流Ｉ１がＩＧＢＴチップ１ａとＩＧＢＴチップ１ｂのどちらを通っても、電流Ｉ１の流線の長さは等しい。これにより、並列接続されたチップ、例えばＩＧＢＴチップ１ａと１ｂやＳＦＤチップ１ａと１ｂに流れる電流の経路長は各々等しくなり、チップ間の電流アンバランスが抑制される。これは、並列接続されるチップ枚数がさらに増加しても同様の効果を得る。
【００４０】
また、電流Ｉ５、Ｉ６は、半導体装置４０の中を渦を巻くようにして流れる。これにより、渦中心には半導体装置４０に直交する磁界が発生し、隣接して配置される金属部材に磁界による渦電流が生じる。隣接して配置される金属部材としては、例えば後述するような放熱フィン（図１７の放熱フィン４２）が挙げられる。この渦電流による磁界打ち消し効果によって、電流経路のインダクタンスが低減され、リカバリ電流によるサージ電圧が低減する。
【００４１】
また、電流Ｉ１とＩ２、電流Ｉ３とＩ４は、前述したように交互に変化し流れるが、各々の流線は、例えば第１リードフレーム３と第２リードフレーム４が並列に隣接しているように、隣り合っている。これにより、電流変化の時に発生する磁界変化により相互インダクタンスが低減される。よって、ＩＧＢＴチップＯＦＦ時に発生するサージ電圧が低減する。
【００４２】
前述したようにＩＧＢＴチップ１ａ、１ｂのエミッタ電位は中間電位ＡＣであり、第２リードフレーム４と第４リードフレーム１７が同電位となる。これに対し、ＩＧＢＴチップ１ａ、１ｂのゲート信号は、第１ゲートリードフレーム５を流れる。第１ゲートリードフレーム５は、図２に示されるように、第２リードフレーム３と並列に隣接し、且つ、第４リードフレーム１７と一部が重なっている。よって、ゲート信号はエミッタ電位に囲まれ、サージ電圧や外部からのノイズの影響を受けず、耐ノイズ性が高い。同様に、ＩＧＢＴチップ１ｃ、１ｄのエミッタ電位はマイナス電位Ｎであり、第３リードフレーム１３と第５リードフレーム１８が同電位となる。これに対し、ＩＧＢＴチップ１ｃ、１ｄのゲート信号は、第２ゲートリードフレーム６を流れる。第２ゲートリードフレーム５は、第３リードフレーム１３と一部が並列に隣接し、且つ、第５リードフレーム１８と一部が重なっている。よって、ゲート信号はエミッタ電位に囲まれ、サージ電圧や外部からのノイズの影響を受けず、耐ノイズ性が高い。
【００４３】
本発明に係る半導体装置の製造方法について、図１１〜１４を参照して、以下説明する。
【００４４】
図１１は、本発明による半導体装置４０の製造工程を示す図である。第１リードフレーム３と第３リードフレーム１３、第２ゲートリードフレーム６、各リード１１、１２は、タイバー３２と３４で接続されている。同様に、第２リードフレーム４と第１ゲートリードフレーム５と各リード７、８、９、１０は、タイバー３３と３５で接続されている。また、第１リードフレーム３と第２ゲートリードフレーム６は、接続部３６で接続されている。第２リードフレーム４と第１ゲートリードフレーム５は、接続部３７で接続されている。
【００４５】
図１２は、図１１に続く製造工程を示す。半導体装置４０は、モールド２３がモールド成形されている。モールド成形において、タイバー３２〜３５と接続部３６、３７は接続した状態でモールド成形される。モールド２３は、タイバー３４とタイバー３５の間の領域に形成される。
【００４６】
図１３は、図１２のＣ―Ｃ断面における断面図である。図１４は、図１２のＤ−Ｄ断面における断面図である。第２リードフレーム４と第１ゲートリードフレーム５は、接続部３７により接続されている。また、接続部３７と同様の形状で、モールド接続部３８が存在している。
【００４７】
図１５は、図１２に続く製造工程を示す。貫通穴２４は、切断加工により形成されている。切断加工によって、接続部３６、３７とモールド接続部３８は除去される。
【００４８】
その後、タイバー３２、３３、３４、３５は切断加工によって除去され、さらに、曲げ加工によって、バスバー２５、２６とゲートピン２７が形成される（図４参照）。
【００４９】
以上説明した半導体装置の製造方法において、モールド成形時は、タイバー３２〜３５と接続部３６、３７が残存しており、全てのリードとリードフレームが接続された状態となっている。よって、各々のリード・リードフレームが分離されている状態よりも、リードとリードフレームの剛性が高い。
【００５０】
また、タイバーと接続部をモールド成形用の金型で固定することで、さらにリードとリードフレームの剛性が高くなる。これにより、モールド成形圧力によるリードとリードフレームの変形が無く、且つ、残存するタイバーと接続部、モールド成形により形成されるモールド接続部は、モールド成形後に切断加工することで除去可能である。よって、モールド成形から切断加工と連続した工程での製造が可能であり生産性が高い。
【００５１】
本発明に係る半導体装置の冷却構造について、図１６〜１７を参照して、以下説明する。
【００５２】
図１６は、半導体装置４０を図４とは反対側の視点から見た裏面図である。第１リードフレーム３と第２リードフレーム４、第３リードルレーム１３、第１ゲートリードフレーム５と第２ゲートリードフレーム６は、モールド２３の表面と同一平面上に、モールド２３から露出する冷却面を有している。また、凹み２２にはモールド２３が成形され、その内側に貫通穴２４が設けられている。
【００５３】
図１７は、本発明による半導体装置の冷却構造の一例を示す。半導体装置４０は、放熱性を有する絶縁性接着シート４１で冷却フィン４２に接着されている。半導体装置４０は、３つが並列に並んで配置され、それぞれ３相交流のＵ相、Ｖ相、Ｗ相を担う。冷却フィン４２は鍛造成形によって形成されるフィン４３を備えている。
【００５４】
以上説明した半導体装置の冷却構造において、図１６に示した半導体装置４０の冷却面が絶縁性接着シート４１で冷却フィン４２に接着されている。また、半導体装置４０の背面は、第１リードフレーム３と第２リードフレーム４、第３リードルレーム１３、第１ゲートリードフレーム５と第２ゲートリードフレーム６が冷却面として露出しているが、その外縁は、モールド２３で囲まれている。これによって、絶縁性接着シート４１をリードフレーム外縁の角部で損傷することが無く、絶縁信頼性が高い。
【００５５】
また、前述したように、貫通穴２４の切断加工時において切断面２８〜３１の変形によるモールド２３の変形が抑制されることから、半導体装置４０の冷却面は平面度が確保しやすく、絶縁性接着シート４１との密着性が良い。したがって、絶縁性接着シート接合界面において、ボイドや剥離の発生が抑制され、接合界面での熱伝導性の低下が抑えられるとともに、接合信頼性が高い。
【００５６】
冷却フィン４２とフィン４３は、例えば高熱伝導性のアルミ合金で構成される。絶縁接着シート４１は、例えばエポキシ樹脂と高熱伝導性フィラーで構成される。このため、絶縁性接着シート４１の熱伝導性は、冷却フィン４２とフィン４３並びに第１リードフレーム３と第２リードフレーム４に比べ低い。これにより、ＩＧＢＴチップ１ａ、１ｂ、１ｃ、１ｄとＳＦＤチップ２ａ、２ｂ、２ｃ、２ｄの発熱は、第１リードフレーム３と第２リードフレーム４で拡散し、絶縁性接着シート４１を介して冷却フィン４２に伝達する。よって、チップからリードフレーム間の熱容量が大きく、急激なチップの温度上昇が抑制される。
【００５７】
また、絶縁接着シート４１は、冷却フィン４２と直接接合されていることから、絶縁接着シート４２からフィン４３に流れる冷媒までの熱抵抗は小さい。これにより、チップから冷媒までのトータル熱抵抗が小さく、チップの温度上昇が小さい。
【００５８】
また、複数の半導体装置４０は、半導体装置４０の短手方向に沿って配置されている。この時フィン４３に流れる冷媒は、半導体装置４０の長手方向に沿って流れる。すなわち、フィン４３を流れる冷媒は、ＩＧＢＴチップ１ａ、１ｂ、ＳＦＤチップ２ｃ、２ｄが並んでいる方向に流れる。このように冷媒が流れることで、冷媒のチップ発熱の受熱による温度上昇、例えばＵ相半導体装置４０で温度上昇した冷媒がＶ相並びにＷ相半導体装置４０に流れることが無い。したがって、空気や油などの熱容量の小さい冷媒を用いても冷媒温度変化の影響が無くチップの温度バラツキが小さい。
【００５９】
本発明の電力変換装置の実施の形態について、図１８〜１９を参照して、以下説明する。
【００６０】
図１８は、本発明による電力変換装置６０の実施形態の一例を示す。本実施形態の電力変換装置６０は、Ｕ、Ｖ、Ｗの三相に対応する３つの半導体装置４０を有する。３つの半導体装置４０は、各々の半導体装置４０の短手方向に沿って隣接配置される。各々の半導体装置４０は、バスバー２５が同一方向を向くように、配置される。
【００６１】
半導体装置４０は、冷却フィン４２に絶縁接着シート４１で接着されている。冷却フィン４２は、高熱伝導性のアルミ合金で形成される。ケース５０は、複数の半導体装置４０を囲うように冷却フィン４２に固定される。ケース５０は、絶縁性の樹脂材料で形成される。ケース５０は、Ｎバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の固定と絶縁を兼ねたホルダー部を備える。ケース５０は、Ｎバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の外部接続のための端子台５２を備える。ケース５０は、半導体装置４０を制御するための制御装置を固定するためのボス５１を備える。
【００６２】
Ｎバスバー４４は、各々の半導体装置４０が備えるバスバー２５のうち、第３リードフレーム１３と繋がるバスバーと電気的に接続される。Ｐバスバー４５は、各々の半導体装置４０が備えるバスバー２５のうち、第１リードフレーム３と繋がるバスバーと電気的に接続される。Ｐバスバー４５は、Ｎバスバー４４と向き合うように、かつ平行に、配置される。Ｎバスバー４４及びＰバスバー４５は、ケース５０に固定される。
【００６３】
Ｕバスバー４８は、Ｕ相の半導体装置４０のバスバー２６と電気的に接続される。Ｖバスバー４７は、Ｖ相の半導体装置４０のバスバー２６と電気的に接続される。Ｗバスバー４６は、Ｗ相の半導体装置４０のバスバー２６と電気的に接続される。
【００６４】
Ｕ相の半導体装置４０の隣には、電力変換装置６０の整流用コンデンサを放電するための放電抵抗４９が配置される。Ｕ相の半導体装置４０は、図１１に示すタイバー３４、３５の一部が残され、該タイバーと放電抵抗４９が電気的に接続される。
【００６５】
図１９は、図１８のＥ―Ｅ断面における断面図である。なお、図面が煩雑になるため、断面構造を示す一部の部材にはハッチングを図示していない。半導体装置４０は、冷却フィン４２に接着されたケース５０内に配置される。また、ケース５０内に配置された半導体装置４０は、絶縁性の封止材５５４で封止される。半導体装置４０のバスバー２５、２６及びゲートピン２７は、図４に示されるように、モールド２３からリードフレームの長手方向に沿って突出し、そして図１９に示されるように、封止材５４内で屈曲し、そして封止材５４から突出する。
【００６６】
ケース５０は、モールド成形により一体に形成されたピン５３を有する。ピン５３は、バスバー２５、２６に形成された穴と嵌合し、バスバー２５、２６の位置決めの役割を奏する。また、ケース５０は、モールド成形により形成された穴を有し、ナット５７が配置される。ナット５７は、バスバー２５、Ｎバスバー４４と、電力変換装置６０の整流用コンデンサの固定に用いる。
【００６７】
バスバー２６は、Ｗバスバー４６と溶接で接合されている。半導体装置４０を挟んで冷却フィン４２と対向する領域には、制御装置５５がボス５１（図１８参照）でケース５０に固定される。制御装置５５は、はんだ５６を介してゲートピン２７と電気的に接続されている。Ｎバスバー４４とＰバスバー４５は、バスバー２５とナット５７との間に配置される。Ｎバスバー４４は、半導体装置４０の短手方向に沿って延びるとともに、ナット５７との接続部に向かって屈曲して形成される。
【００６８】
図２０は、図１９のＦ―Ｆ断面における断面図である。封止材５４は、貫通穴２４にも充填される。封止材５４は、第２リードフレーム４及び第１ゲートリードフレーム５の貫通穴２４側の突出部を覆うように形成される。
【００６９】
以上説明した電力変換装置において、半導体装置４０のバスバー２５、２６とゲートピン２７は封止材５４で封止され、貫通穴２４も同様に封止材５４で封止されている。これにより、各バスバー間と各ゲートピン間の絶縁と、バスバー並びにゲートピンと冷却フィン間、貫通穴内の各リードフレームと各ゲートリードフレーム間は封止材５４で絶縁される。よって、絶縁信頼性が高い。
【００７０】
また、封止材５４内において、各ゲートピン、バスバー間の絶縁距離、並びに、貫通穴内のゲートリードフレーム、リードフレーム間の絶縁距離は、空間絶縁距離に比べて短い。よって、半導体装置はバスバーとゲートピンが突き出している辺の長さが短く、且つ、貫通穴が小さい。
【００７１】
絶縁性接着シート４１は、半導体装置４０と同様に封止材５４で封止される。このため、絶縁性接着シートは環境による劣化、例えば吸湿による接着力の低下が無く、信頼性が高い。封止材５４は液状でケース５０に充填し硬化するが、充填前にケース５０と冷却フィン４２を接着することで、封止材５４が流れ出ることが無く、ＵＶＷ相の半導体装置４０と放電抵抗４９を同時に封止できことから、生産性が高い。
【００７２】
Ｎバスバー４４とＰバスバー４５、ＵＶＷ相半導体装置４０間の電流、例えば、Ｕ相の半導体装置４０のバスバー２５からＮバスバー４４を介して、Ｖ相の半導体装置４０のバスバー２５へと電流が流れる場合、この電流はバスバー２５とＮバスバー４４のナット５７の固定点を起点とし逆方向に流れる。これに対し、Ｎバスバー４４は、バスバー２５に平行に伸び、且つ、重なっているので、バスバーに流れる電流が対向する。さらに、Ｎバスバー４４とＰバスバー４５とがケース５０内で重なっていることから、ＮバスバーとＰバスバーのインダクタンスが低い。これにより、電力変換装置６０の整流用コンデンサがＵ、Ｖ、Ｗ相全てのバスバー２５に接続していて、例えば、その接続場所、Ｕ相バスバー２５とＶ相バスバー２５とで整流用コンデンサのインダクタンスが異なる場合においても、各半導体装置４０は、ＮバスバーとＰバスバーを介して、最もインダクタンスが低い接続場所、又は、最もインダクタンスが低くなる複数の接続箇所から電流の出し入れが可能である。よって、インダクタンスのバラツキが無く、且つ、低く、サージ電圧が低減する。
【００７３】
ケース５０は、Ｎバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の絶縁と固定を兼ねたホルダー部と、それらバスバーの端子台５２と、制御装置５５の固定用のボス５１と、ナット５７の固定穴と、ピン５３と、封止材５４の囲いを、モールド成形により一体で形成しており、生産性が高く、各々を小さくすることができる。また、半導体装置４０はピン５３によって固定位置が定まり、Ｎバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８もケース５０のホルダー部に固定され、制御装置もボス５１に固定される。よって、バスバー２５、２６とＮバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の接続部の位置ズレと、ゲートピン２７と制御装置５５の接続部の位置ズレが小さく、生産性が高い。
【００７４】
近年のハイブリッド自動車や電気自動車用などの電力変換装置は、さらなる燃費向上のため、高出力化がもとめられており、大電流化並びに低損失化が進んでいる。これにともない、チップの冷却性の向上はもちろんのこと、スイッチング速度の高速化と、高速化によるサージ電圧の発生を抑制することが必要となっている。また、大電流にともなうサイズアップも許されない。これに対し本発明の構成によれば、第１ゲートリードフレーム５と第２ゲートリードフレーム６が、第１リードフレーム３と第２リードフレーム４の間に配置されていて、且つ、ＩＧＢＴ１ａ、１ｂ、１ｃ、１ｄに隣接している。
【００７５】
また、貫通穴２４において、第１リードフレーム３と第２ゲートリードフレーム６の切断面２８と２９と、第２リードフレーム４と第１ゲートリードフレーム５の切断面３０と３１とは、対向する位置に設けられており、各々が接続した状態でモールド２３によりがモールド成形され、モールド成形後の切断加工によって接続部が切断される。以上から、ＩＧＢＴ１ａ、１ｂのゲート信号を第１ゲートリードフレーム５に、ＩＧＢＴ１ｃ、１ｄのゲート信号を第２ゲートリードフレーム６にと、複数チップのゲート信号を一本のリードフレームに電気接続することが可能であり、例えば、チップ枚数が３枚、４枚となった場合も、チップを一列に並べることで、一本のリードフレームで電気接続することができる。よって、複数枚のチップを配置することが容易で大電流化が可能であり、大電流化によるサイズアップが無い。且つ、上アーム側のＩＧＢＴチップ１ａ、１ｂ並びにＳＦＤチップ２ａ、２ｂと、下アーム側のＩＧＢＴチップ１ｃ、１ｄ並びにＳＦＤチップ２ｃ、２ｄの間に第１ゲートリードフレーム５と第２ゲートリードフレーム６が設けられているためチップ間の熱干渉が無く、チップの放熱性が高く、チップ温度の上昇が小さい。
【００７６】
また、モールド成形時において、第１ゲートリードフレーム５と第２ゲートリードフレームの先端は、第１リードフレーム３と第２リードフレーム４に接続し固定されている。よって、モールド成形時の成形圧力によるゲートリードフレームの変形が無く、生産性が高い。さらに、冷却フィン４２とフィン４３は高熱伝導性のアルミ合金で構成され、絶縁接着シート４１はエポキシ樹脂と高熱伝導性フィラーで構成されている。このため、絶縁性接着シート４１の熱伝導性は、冷却フィン４２とフィン４３並びに第１リードフレーム３と第２リードフレーム４に比べ低い。これにより、ＩＧＢＴチップ１ａ、１ｂ、１ｃ、１ｄとＳＦＤチップ２ａ、２ｂ、２ｃ、２ｄの発熱は、第１リードフレーム３と第２リードフレーム４で拡散し、絶縁性接着シート４１を介して冷却フィン４２に伝達する。よって、チップからリードフレーム間の熱容量が大きく、急激なチップの温度上昇が抑制される。
【００７７】
また、絶縁接着シート４１は冷却フィン４２と直接接合されていることから、絶縁接着シートからフィン４３に流れる冷媒までの熱抵抗は小さい。これより、チップから冷媒までのトータル熱抵抗が小さく、チップ温度の上昇が小さい。以上説明した効果によって、半導体装置のチップの温度上昇の抑制と、大電流化並びに小型化が可能である。さらに、生産性が高いことから低価格な半導体装置を供給できる。
【００７８】
また、本発明の構成によれば、半導体装置に流れる電流は、第１リードフレーム３と第４リードフレーム１７を介してプラス電位Ｐと中間電位ＡＣ間を流れる電流と、第２リードフレーム４と第５リードフレーム１８、第３リードフレーム１３を介して中間電位ＡＣとマイナス電位Ｎ間を流れる電流と、第１〜５リードフレーム３、４、１３、１７、１８を介してプラス電位Ｐとマイナス電位Ｎ間を流れる電流があり、各々の電流は何れのチップを通っても電流流線の長さが等しくなる。よって、並列接続されたチップ、例えばＩＧＢＴチップ１ａと１ｂやＳＦＤチップ１ａと１ｂに流れる電流は各々等しくなり、チップ間の電流アンバランスが無い。この結果、チップの発熱が等しくなり、チップ温度の上昇が小さい。これは、並列接続されるチップ枚数が３枚、４枚と増加しても同様の効果を得る。
【００７９】
また、第１〜５リードフレーム３、４、１３、１７、１８を介してプラス電位Ｐとマイナス電位Ｎ間を流れるリカバリ電流は半導体装置の中を渦を巻いて流れるため、渦中心に半導体装置に直交する磁界が発生する。この磁界によって放熱フィン４２には渦電流が生じインダクタンスが低減する。また、第１リードフレーム３と第２リードフレーム４が並列に隣接しているため、電流変化の時に発生する磁界変化によりインダクタンスが低減される。これらのインダクタンス低減によって、チップのスイッチング時に発生するサージ電圧が低減する。これより、チップ損失が小さく、
また、低損失な低耐圧チップが採用でき、その結果、チップ温度の上昇が小さい。さらに、ＩＧＢＴチップ１ａ、１ｂのゲート信号の第１ゲートリードフレーム５は第２リードフレーム３と並列に隣接し、且つ、第４リードフレーム１７と一部が重なっており、ＩＧＢＴチップ１ｃ、１ｄのゲート信号の第２ゲートリードフレーム５は第３リードフレーム１３と一部が並列に隣接し、且つ、第５リードフレーム１８と一部が重なっている。よって、ゲート信号はエミッタ電位に囲まれおり、サージ電圧や外部からのノイズの影響を受けず、耐ノイズ性が高い。以上説明した効果からも、半導体装置のチップの温度上昇が抑制され、また、耐ノイズ性が高い半導体装置を供給できる。
【００８０】
本発明による電力変換装置の構成によれば、半導体装置４０のバスバー２５、２６とゲートピン２７、貫通穴２４が封止材５４で封止されており、各バスバー間と各ゲートピン間の絶縁と、バスバー並びにゲートピンと冷却フィン間、貫通穴内の各リードフレームと各ゲートリードフレーム間は封止材で絶縁されている。また、封止材絶縁によって、各ゲートピンとバスバー間、並びに、貫通穴内のゲートリードフレームとリードフレーム間の絶縁距離が短く、半導体装置のバスバーとゲートピンが突き出している辺の長さが小さく、且つ、貫通穴が小さい。さらに、絶縁性接着シート４１は封止材５４で封止されており、絶縁性接着シートは環境による劣化、例えば吸湿による接着力の低下が無い。
【００８１】
また、ケース５０は、一体モールド成形によって、Ｎバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の絶縁と固定を兼ねたホルダー部と、各バスバーの端子台５２と、制御装置５５の固定用のボス５１と、ナット５７の固定穴と、半導体装置４０の位置固定のためのピン５３と、封止材５４の囲いと、ピン５３を備えている。これより、各々を小さくすることができ、また、バスバー２５、２６とＮバスバー４４、Ｐバスバー４５、Ｗバスバー４６、Ｖバスバー４７、Ｕバスバー４８の接続部の位置ズレと、ゲートピン２７と制御装置５５の接続部の位置ズレが無いので生産性が高い。封止材５４も液状でケース５０に充填し硬化することから、ＵＶＷ相の半導体装置４０と放電抵抗４９を同時に封止でき生産性が高い。以上説明した効果から、小型で信頼性が高く、且つ、生産性が高いことから低価格な電力変換装置を供給できる。
【００８２】
さらに、本発明の構成によれば、バスバー２５とＮバスバー４４並びにＰバスバー４５間を流れる電流は、ナット５７の固定点を起点とし両バスバー内を対向して流れる。また、Ｎバスバー４４とＰバスバー４５とがケース５０内で重なっていることから、ＮバスバーとＰバスバーと半導体装置間に流れる電流のインダクタンスが低い。これより、電力変換装置６０の整流用コンデンのインダクタンスが異なる場合においても、各半導体装置４０は、Ｎバスバー４４とＰバスバー４５を介して、最もインダクタンスが低いバスバー２５の接続場所、又は、最もインダクタンスが低くなる複数のバスバー２５の接続箇所から電流の出し入れが可能となる。よって、インダクタンスが低く、チップのスイッチング時に発生するサージ電圧が低減する。これより、チップ損失が小さく、また、低損失な低耐圧チップが採用でき、その結果、チップ温度の上昇が小さい。以上説明した効果から、電力変換装置のチップの温度上昇が抑制される。
【００８３】
図２１は、別の実施形態に係る半導体装置４０のリードフレーム形状を示す図である。図１に示す半導体装置４０は、第１リードフレーム３と第２ゲートリードフレーム６を接続する接続部を切断するとともに、第２リードフレーム４と第１ゲートリードフレーム５を接続する接続部を切断することで形成されている。図２１に示す半導体装置４０は、これとは異なり、第１ゲートリードフレーム５と第２ゲートリードフレーム６を接続する接続部を切断することにより形成されている。あらかじめこのような形状にリードフレームを形成することにより、リードフレームの切断部を１箇所にすることができ、加工性が向上する。また、貫通穴を小さくすることができる。本実施形態の半導体装置においても、上述の第１実施形態と同様の効果を得ることができる。
【符号の説明】
【００８４】
１ａ、１ｂ、１ｃ、１ｄ…ＩＧＢＴチップ、
２ａ、２ｂ、２ｃ、２ｄ…ＳＦＤチップ、
３…第１リードフレーム、
４…第２リードフレーム、
５…第１ゲートリードフレーム、
６…第２ゲートリードフレーム、
７…サーミスタリード、
８…サーミスタリード、
９…第１コレクタリード、
１０…第１エミッタリード、
１１…第２コレクタリード、
１２…第２エミッタリード、
１３…第３リードフレーム、
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ…アルミワイヤー、
１５…サーミスタ、
１７…第４リードフレーム、
１８…第５リードフレーム、
１９…はんだ、
２０…はんだ、
２１…はんだ、
２２…凹み、
２３…モールド、
２４…貫通穴、
２５…バスバー、
２６…バスバー、
２７…ゲートピン、
２８、２９、３０、３１…切断面、
３２、３３、３４、３５…タイバー、
３６、３７…接続部、
３８…モールド接続部、
４０…半導体装置、
４１…絶縁性接着シート、
４２…冷却フィン、４３…フィン、
４４…Ｎバスバー、
４５…Ｐバスバー、
４６…Ｗバスバー、
４７…Ｖバスバー、
４８…Ｕバスバー、
４９…放電抵抗、
５０…ケース、
５１…ボス、
５２…端子台、
５３…ピン、
５４…封止材、
５５…制御装置、
５６…はんだ、
５７…ナット、
６０…電力変換装置、
Ｐ…プラス電位、
Ｎ…マイナス電位、
ＡＣ…中間電位、
Ｉ１、Ｉ２、Ｉ３、Ｉ４…電流流線、
Ｉ５、Ｉ６…リカバリ電流流線、
Ｕ…Ｕ相、Ｖ…Ｖ相、Ｗ…Ｗ相
【図１】
2015104914.tif 000003
【図２】
2015104914.tif 000004
【図３】
2015104914.tif 000005
【図４】
2015104914.tif 000006
【図５】
2015104914.tif 000007
【図６】
2015104914.tif 000008
【図７】
2015104914.tif 000009
【図８】
2015104914.tif 000010
【図９（ａ）】
2015104914.tif 000011
【図９（ｂ）】
2015104914.tif 000012
【図９（ｃ）】
2015104914.tif 000013
【図９（ｄ）】
2015104914.tif 000014
【図１０】
2015104914.tif 000015
【図１１】
2015104914.tif 000016
【図１２】
2015104914.tif 000017
【図１３】
2015104914.tif 000018
【図１４】
2015104914.tif 000019
【図１５】
2015104914.tif 000020
【図１６】
2015104914.tif 000021
【図１７】
2015104914.tif 000022
【図１８】
2015104914.tif 000023
【図１９】
2015104914.tif 000024
【図２０】
2015104914.tif 000025
【図２１】
2015104914.tif 000026
【手続補正書】
【提出日】平成28年6月23日(2016.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インバータ回路の上アームを構成する第１パワー半導体素子と、
前記インバータ回路の下アームを構成する第２パワー半導体素子と、
前記第１パワー半導体素子に電力を伝達する第１リードフレームと、
前記第２パワー半導体素子に電力を伝達する第２リードフレームと、
前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、
前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備えたパワー半導体装置の製造方法であって、
前記第１ゲートリードフレームと前記第２リードフレームが一体に形成されたリードフレームに実装された前記第２パワー半導体素子を前記封止部材で封止する第１工程と、
前記封止部材に貫通孔を形成するとともに、前記第１ゲートリードフレームと前記第２リードフレームを接続する接続部を切断する第２工程と、を有するパワー半導体装置の製造方法。
【請求項２】
インバータ回路の上アームを構成する第１パワー半導体素子と、
前記インバータ回路の下アームを構成する第２パワー半導体素子と、
前記第１パワー半導体素子に電力を伝達する第１リードフレームと、
前記第２パワー半導体素子に電力を伝達する第２リードフレームと、
前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、
前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備え、
前記封止部材は、貫通孔が形成され、
前記貫通孔の内周面には、前記第１ゲートリードフレームの一部が露出するとともに、前記第２リードフレームの一部が露出するパワー半導体装置。
【請求項３】
請求項２に記載のパワー半導体装置であって、
前記第１ゲートリードフレームは、前記第１リードフレームと前記第２リードフレームの間に配置されるパワー半導体装置。
【請求項４】
請求項２または３に記載のいずれかのパワー半導体装置であって、
前記貫通孔の前記内周面上の前記第１ゲートリードフレームの露出面は、前記封止部材に前記貫通孔を形成する切断面と同一面を形成し、
前記貫通孔の前記内周面上の前記第２リードフレームの露出面は、前記切断面と同一面を形成するパワー半導体装置。
【請求項５】
請求項２ないし４に記載のいずれかのパワー半導体装置であって、
前記第１ゲートリードフレームは、当該第１ゲートリードフレームの露出面の面積が当該第１ゲートリードフレームの前記封止部材内における断面積よりも小さくなるように、形成されるパワー半導体装置。
【請求項６】
請求項２ないし５に記載のいずれかのパワー半導体装置であって、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記第１ゲートリードフレームは、複数の前記第１パワー半導体素子の配列方向に沿って形成されるパワー半導体装置。
【請求項７】
請求項２ないし６に記載のいずれかのパワー半導体装置であって、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記第１リードフレームは、当該第１リードフレームの表面に凹み形状の溝が形成され、
複数の前記第１パワー半導体素子は、当該複数の第１パワー半導体素子の一部の前記第１パワー半導体素子が前記溝を挟んで一方側に配置されるとともに、当該複数の第１パワー半導体素子の残りの前記第１パワー半導体素子が前記溝を挟んで他方側に配置されるように、前記第１リードフレームに実装されるパワー半導体装置。
【請求項８】
請求項２ないし７に記載のいずれかのパワー半導体装置と、
前記パワー半導体装置を冷却する放熱部材と、
絶縁部材と、を備えた電力変換装置であって、
前記パワー半導体装置の前記第１リードフレームは、当該第１リードフレームにおいて前記第１パワー半導体素子が配置される側とは反対側の面が前記封止部材から露出するように、配置され、
前記放熱部材は、前記絶縁部材を挟んで前記パワー半導体装置の前記第１リードフレームと対向して配置される電力変換装置。
【請求項９】
請求項８に記載の電力変換装置であって、
冷媒が流れるための冷媒流路を備え、
前記第１パワー半導体素子は、電気的に並列に接続された複数のパワー半導体素子により構成され、
前記パワー半導体素子は、複数の前記第１パワー半導体素子の配列方向が前記冷媒の流れる方向に沿うように、配置される電力変換装置。
【請求項１０】
請求項８または９に記載の電力変換装置であって、
前記パワー半導体装置を収納するケースを備え、
前記パワー半導体装置は、前記ケース内に充填される封止材により固定される電力変換装置。
【請求項１１】
請求項１０に記載の電力変換装置であって、
前記パワー半導体装置の前記貫通孔には、前記封止材が充填される電力変換装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
本発明の一態様によるパワー半導体装置の製造方法は、インバータ回路の上アームを構成する第１パワー半導体素子と、前記インバータ回路の下アームを構成する第２パワー半導体素子と、前記第１パワー半導体素子に電力を伝達する第１リードフレームと、前記第２パワー半導体素子に電力を伝達する第２リードフレームと、前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備えたパワー半導体装置の製造方法であって、前記第１ゲートリードフレームと前記第２リードフレームが一体に形成されたリードフレームに実装された前記第２パワー半導体素子を前記封止部材で封止する第１工程と、前記封止部材に貫通孔を形成するとともに、前記第１ゲートリードフレームと前記第２リードフレームを接続する接続部を切断する第２工程と、を有する。
本発明の一態様によるパワー半導体装置は、インバータ回路の上アームを構成する第１パワー半導体素子と、前記インバータ回路の下アームを構成する第２パワー半導体素子と、前記第１パワー半導体素子に電力を伝達する第１リードフレームと、前記第２パワー半導体素子に電力を伝達する第２リードフレームと、前記第１パワー半導体素子に制御信号を伝達する第１ゲートリードフレームと、前記第１パワー半導体素子と、前記第２パワー半導体素子と、前記第１リードフレームと、前記第２リードフレームと、前記第１ゲートリードフレームと、を封止する封止部材と、を備え、前記封止部材は、貫通孔が形成され、前記貫通孔の内周面には、前記第１ゲートリードフレームの一部が露出するとともに、前記第２リードフレームの一部が露出する。
本発明の一態様による電力変換装置は、パワー半導体装置と、前記パワー半導体装置を冷却する放熱部材と、絶縁部材と、を備え、前記パワー半導体装置の前記第１リードフレームは、当該第１リードフレームにおいて前記第１パワー半導体素子が配置される側とは反対側の面が前記封止部材から露出するように、配置され、前記放熱部材は、前記絶縁部材を挟んで前記パワー半導体装置の前記第１リードフレームと対向して配置される。
【国際調査報告】
2015104914.tif 000027
2015104914.tif 000028