(57)【要約】  内部グランドの電位変動を低減し、回路の誤動作の防止を図る。  基準電圧生成回路（１）は、分圧回路（１ａ）、トランジスタ（Ｍ１）およびコンデンサ（Ｃ１）を備える。分圧回路（１ａ）は、電源電圧（ＶＣＣ）を所定レベルに分圧して所定電圧（Ｖａ）を生成する。トランジスタ（Ｍ１）は、所定電圧（Ｖａ）がゲートに印加され、所定電圧（Ｖａ）と、自己の閾値電圧（Ｖｔｈ）とを加算した電圧を、基準電圧（Ｖｒｅｆ）としてドレインから出力する。コンデンサ（Ｃ１）は、トランジスタ（Ｍ１）のゲートとソースとをバイパスする。また、コンデンサ（Ｃ１）の一端は、トランジスタ（Ｍ１）のゲートに接続し、コンデンサ（Ｃ１）の他端は、トランジスタ（Ｍ１）のソースおよびグランドに接続する。さらに、トランジスタ（Ｍ１）のドレインには、電荷を出力する電荷出力源（２ａ）が接続される。
2016136114.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を分圧して所定電圧を生成する分圧回路と、
前記所定電圧がゲートに印加され、前記所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力するトランジスタと、
前記トランジスタのゲートとソースとをバイパスするコンデンサと、
を備え、
前記コンデンサの一端は、前記トランジスタのゲートおよび前記分圧回路の出力端に接続し、前記コンデンサの他端は、前記トランジスタのソースおよびグランドに接続し、
前記トランジスタのドレインには、発振動作にもとづいて電荷を出力する電荷出力源が接続されている、
ことを特徴とする基準電圧生成回路。
【請求項２】
前記電荷出力源は、発振回路と、前記発振回路の発振動作によって充放電を繰り返すチャージポンプと、を含むことを特徴とする請求項１記載の基準電圧生成回路。
【請求項３】
前記コンデンサは、前記トランジスタのゲートとドレインとの間にある寄生容量を介して、前記トランジスタのゲートに溜まる前記電荷を前記グランドに放出することを特徴とする請求項１記載の基準電圧生成回路。
【請求項４】
前記基準電圧の振幅をモニタするモニタ部をさらに備え、前記コンデンサは、容量可変な可変コンデンサであり、前記モニタ部は、前記基準電圧の振幅が所定値に収まるように、前記可変コンデンサの容量を調整することを特徴とする請求項１記載の基準電圧生成回路。
【請求項５】
負荷を作動させるスイッチ素子と、
発振回路と、前記発振回路の発振動作によって充放電を繰り返し、前記スイッチ素子のターンオンに要する駆動電圧まで電荷を溜めるチャージポンプとを含む電荷出力源と、
電源電圧を分圧して所定電圧を生成する分圧回路と、前記所定電圧がゲートに印加され、前記所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力するトランジスタと、前記トランジスタのゲートとソースとをバイパスするコンデンサとを含む基準電圧生成回路と、
を備え、
前記コンデンサの一端は、前記トランジスタのゲートおよび前記分圧回路の出力端に接続し、前記コンデンサの他端は、前記トランジスタのソースおよびグランドに接続し、
前記トランジスタのドレインには、前記電荷出力源が接続されている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、基準電圧生成回路および半導体装置に関する。
【背景技術】
【０００２】
近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の制御回路や保護回路などを１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。【０００３】
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。【０００４】
従来技術として、ツェナーダイオードのクランプ耐圧により電位を固定して回路の誤動作を防止する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１２／０２８７６８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源の正極と負荷との間にスイッチ素子を介在させたハイサイド型のＩＰＳでは、電源電圧から所定レベル下げた電圧を生成し、この所定レベル下げた電圧をＩＰＳ内部の回路を駆動するための内部グランドとして供給している。【０００７】
また、ＩＰＳでは、スイッチ素子をターンオンさせる際、チャージポンプでスイッチ素子の閾値電圧を超えるまで電荷を溜め、溜めた電荷をスイッチ素子のゲートに印加することで、スイッチ素子のターンオンを実行している。【０００８】
しかし、チャージポンプは、発振回路を用いてコンデンサの充放電を高速に繰り返して電荷を溜めるという動作を行っているので、この影響により、従来では、内部グランドの電位が大幅に変動してしまう可能性があった。内部グランドの電位が変動すると、回路が誤動作して品質低下を引き起こすことになる。【０００９】
本発明はこのような点に鑑みて、内部グランドの電位変動を低減し、回路の誤動作の防止を図った基準電圧生成回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、１つの案では、基準電圧生成回路が提供される。基準電圧生成回路は、分圧回路、トランジスタおよびコンデンサを備える。
分圧回路は、電源電圧を分圧して所定電圧を生成する。トランジスタは、所定電圧がゲートに印加され、所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力する。コンデンサは、トランジスタのゲートとソースとをバイパスする。また、コンデンサの一端は、トランジスタのゲートおよび分圧回路の出力端に接続し、コンデンサの他端は、トランジスタのソースおよびグランドに接続し、トランジスタのドレインには、発振動作にもとづいて電荷を出力する電荷出力源が接続されている。【００１１】
また、１つの案では、半導体装置が提供される。半導体装置は、負荷を作動させるスイッチ素子、電荷出力源、および基準電圧生成回路を備える。また、電荷出力源は、発振回路とチャージポンプとを含み、基準電圧生成回路は、分圧回路、トランジスタおよびコンデンサを含む。【００１２】
チャージポンプは、発振回路の発振動作によって充放電を繰り返し、スイッチ素子のターンオンに要する駆動電圧まで電荷を溜める。分圧回路は、電源電圧を分圧して所定電圧を生成する。トランジスタは、所定電圧がゲートに印加され、所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力する。コンデンサは、トランジスタのゲートとソースとをバイパスする。また、コンデンサの一端は、トランジスタのゲートおよび分圧回路の出力端に接続し、コンデンサの他端は、トランジスタのソースおよびグランドに接続し、トランジスタのドレインには、電荷出力源が接続されている。
【発明の効果】
【００１３】
内部グランドの電位変動を低減し、回路の誤動作の防止を図ることが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】（ａ）基準電圧生成回路の構成例を示す図である。（ｂ）動作を説明するための図である。
【図２】半導体装置の構成例を示す図である。
【図３】チャージポンプの昇圧動作を説明するための図である。
【図４】内部ＧＮＤに変動が生じる理由を説明するための図である。
【図５】半導体装置の構成例を示す図である。
【図６】内部ＧＮＤの変動を示す図である。
【図７】内部ＧＮＤの変動を示す図である。
【図８】内部ＧＮＤの変動を示す図である。
【図９】内部ＧＮＤの変動を示す図である。
【図１０】半導体装置の変形例の構成例を示す図である。
【図１１】ハイサイド型のＩＰＳの構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。
【００１６】
図１（ａ）は基準電圧生成回路の構成例を示す図である。基準電圧生成回路１は、分圧回路１ａ、トランジスタＭ１およびコンデンサＣ１を備える。
分圧回路１ａは、電源電圧ＶＣＣを所定レベルに分圧して所定電圧Ｖａを生成する。トランジスタＭ１は、所定電圧Ｖａがゲートに印加され、所定電圧Ｖａと、自己の閾値電圧Ｖｔｈとを加算した電圧を、基準電圧Ｖｒｅｆとしてドレインから出力する。
【００１７】
コンデンサＣ１は、トランジスタＭ１のゲートとソースとをバイパスする。この場合、コンデンサＣ１の一端は、トランジスタＭ１のゲートおよび分圧回路１ａの出力端に接続し、コンデンサＣ１の他端は、トランジスタＭ１のソースおよびグランドに接続する。なお、トランジスタＭ１のドレインには、電荷を出力する電荷出力源２ａが接続される。
【００１８】
図１（ｂ）は動作を説明するための図である。ここで、コンデンサＣ１が存在しない場合には、電荷出力源２ａから出力される電荷は、経路Ｌ０を流れて、トランジスタＭ１のゲートとドレインとの間にある寄生容量Ｃｐを通じて、トランジスタＭ１のゲートに電荷が溜まる。このため、電荷出力源２ａからの電荷出力の増減に応じて、基準電圧Ｖｒｅｆの電位が変動してしまう現象が生じる。
【００１９】
これに対し、コンデンサＣ１が存在する場合には、経路Ｌ１のような電荷の流れが生成されるので、トランジスタＭ１のゲートとドレインとの間にある寄生容量Ｃｐに電荷が溜まることがなく、電荷は、グランドに放出されることになる。
【００２０】
なお、コンデンサＣ１の静電容量は寄生容量Ｃｐの静電容量以上とすることが望ましい。コンデンサＣ１の静電容量を大きくするためには、チップサイズを大きくすることになるので、実装規模を抑制するためには、コンデンサＣ１の静電容量は、寄生容量Ｃｐの静電容量と同一とすることが望ましい。
【００２１】
これにより、基準電圧Ｖｒｅｆの電位変動を抑制することが可能になる。また、基準電圧Ｖｒｅｆが供給される周辺回路の誤動作を防止することが可能になる。
次に本発明の技術の詳細を説明する前に、一般的な半導体装置の構成およびその課題について図２〜図４を用いて説明する。図２は半導体装置の構成例を示す図である。図中のＧＮＤ０は、０Ｖの通常のＧＮＤを表している（以降では、グランドをＧＮＤと表記する）。
【００２２】
ＶＣＣは、外部電源電圧である。ＶＤＤは、装置内の各トランジスタが安定してターンオン駆動する際に必要な電圧であり、ＶＣＣを用いて装置内部で生成されて供給される電源電圧である。
【００２３】
また、装置内の各回路を駆動するために、電源ＶＣＣから所定レベル下げて生成される基準電圧を以降では内部ＧＮＤ（図１の基準電圧Ｖｒｅｆの相当）と表記する。
半導体装置１０は、負荷２と接続し、内部ＧＮＤ回路１１、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。半導体装置１０は、例えば、ハイサイド型のＩＰＳに適用可能である。
【００２４】
内部ＧＮＤ回路１１は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＮＭＯＳトランジスタＭ１〜Ｍ３、ＰチャネルＭＯＳＦＥＴであるＰＭＯＳトランジスタＭ４およびダイオードＤ１、Ｄ２を含む。また、スイッチ素子１４には、パワーＭＯＳＦＥＴとして、ＮＭＯＳトランジスタＭＨ１を使用している。
【００２５】
各回路素子の接続関係について、電源ＶＣＣは、ＮＭＯＳトランジスタＭ１のドレインと、ＮＭＯＳトランジスタＭ１のゲートと接続する。ＮＭＯＳトランジスタＭ１のソースは、ＮＭＯＳトランジスタＭ２のドレインと、ＮＭＯＳトランジスタＭ２のゲートと接続する。
【００２６】
ＮＭＯＳトランジスタＭ２のソースは、ＮＭＯＳトランジスタＭ３のドレインと、ＰＭＯＳトランジスタＭ４のゲートと接続する。ＮＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳトランジスタＭ３のソースと、ダイオードＤ１のアノードと接続し、ダイオードＤ１のカソードは、ＧＮＤ０に接続する。
【００２７】
電源ＶＤＤは、発振回路１２の一方の電源端子と、チャージポンプ１３の一方の電源端子と接続する。発振回路１２とチャージポンプ１３とは互いに接続し、チャージポンプ１３の出力端子は、ＮＭＯＳトランジスタＭＨ１のゲートに接続する。
【００２８】
ＮＭＯＳトランジスタＭＨ１のドレインは、電源ＶＣＣに接続し、ＮＭＯＳトランジスタＭＨ１のソースは、負荷２の一端に接続し、負荷２の他端は、ＧＮＤ０に接続する。
また、発振回路１２の他方の電源端子は、チャージポンプ１３の他方の電源端子と、ダイオードＤ２のアノードと、出力端子ＯＵＴ２と、ＰＭＯＳトランジスタＭ４のドレインと接続する。ＰＭＯＳトランジスタＭ４のソースは、ＧＮＤ０に接続し、ダイオードＤ２のカソードは、出力端子ＯＵＴ１に接続する。なお、発振回路１２およびチャージポンプ１３の他方の電源端子は、内部ＧＮＤに接続する端子になる。
【００２９】
ここで、内部ＧＮＤ回路１１のＮＭＯＳトランジスタＭ１、Ｍ２は、ソースフォロワを構成し、また、ＮＭＯＳトランジスタＭ３およびダイオードＤ１によって電流引込み部を構成している。
【００３０】
ソースフォロワを構成しているＮＭＯＳトランジスタＭ１、Ｍ２のそれぞれの閾値電圧をＶｔｈ１とすれば、図の例では、ソースフォロワは、ＮＭＯＳトランジスタＭ１、Ｍ２の２段で構成されているので、ＮＭＯＳトランジスタＭ２のソースの電位は、（ＶＤＤ−Ｖｔｈ１×２）である。
【００３１】
よって、この電圧がＶＣＣを分圧した電圧Ｖａとして出力されることになる。分圧された電圧Ｖａは、ＰＭＯＳトランジスタＭ４のゲートに印加される。したがって、ＰＭＯＳトランジスタＭ４の閾値電圧をＶｔｈとすれば、ＰＭＯＳトランジスタＭ４のドレインからは、電圧（Ｖａ＋Ｖｔｈ）が出力され、この電圧が内部ＧＮＤとして、出力端子ＯＵＴ２を介して、周辺回路に供給されることになる。
【００３２】
なお、内部ＧＮＤは、発振回路１２およびチャージポンプ１３にも供給されている。また、ソースフォロワは、この例では２段の構成としているが、所望の段数で構成してよい。
【００３３】
次に解決すべき課題について説明する。メインスイッチであるＮＭＯＳトランジスタＭＨ１がフルオンして負荷２を駆動するためには、ＮＭＯＳトランジスタＭＨ１のゲート電圧には例えば、２８Ｖの電圧印加を要する。
【００３４】
これに対し、半導体装置１０の電源電圧ＶＣＣは、例えば、１３Ｖである。このため、チャージポンプ１３は、ＶＣＣ＝１３Ｖから、ＮＭＯＳトランジスタＭＨ１をフルオンするために必要な電荷を溜めてゲート電圧を昇圧する。
【００３５】
そして、チャージポンプ１３は、ＮＭＯＳトランジスタＭＨ１のゲートに対して、昇圧したゲート電圧を印加することで、ＮＭＯＳトランジスタＭＨ１のターンオンを実行している。
【００３６】
次にチャージポンプ１３の昇圧動作の一例について説明する。図３はチャージポンプの昇圧動作を説明するための図である。チャージポンプ１３は、ＮＭＯＳトランジスタＭ１１、ダイオードＤ３およびコンデンサＣ１１、Ｃ１２を含む。
【００３７】
構成素子の接続関係を記すと、ＮＭＯＳトランジスタＭ１１のゲートには、発振回路１２の出力端が接続する。コンデンサＣ１１の一端は、電源ＶＤＤと、ダイオードＤ３のアノードに接続し、コンデンサＣ１１の他端は、ＮＭＯＳトランジスタＭ１１のドレインに接続する。
【００３８】
コンデンサＣ１２の一端は、電源ＶＤＤ、ダイオードＤ３のカソード、および図２に示すＮＭＯＳトランジスタＭＨ１のゲートに接続し、コンデンサＣ１２の他端は、ＮＭＯＳトランジスタＭ１１のソースおよび内部ＧＮＤに接続する。
【００３９】
ここで、例えば、ＮＭＯＳトランジスタＭ１１のゲートに、ＨレベルとＬレベルとが繰り返す発振信号が印加される場合、発振信号がＨレベルのとき、ＮＭＯＳトランジスタＭ１１はオンする。
【００４０】
この場合、コンデンサＣ１１に対して、電源ＶＤＤから容量が充電される（コンデンサＣ１１の端子電圧がＶＤＤまでチャージされる）。
一方、発振信号がＬレベルになると、ＮＭＯＳトランジスタＭ１１がオフし、ポイントＰ１の電位は、ＮＭＯＳトランジスタＭ１１がオンのときの電位よりも上昇する。すると、コンデンサＣ１１に充電されていた電荷が、ダイオードＤ３を介して、コンデンサＣ１２へ流れて移動することになる。
【００４１】
このとき、コンデンサＣ１２では、電源ＶＤＤによる充電と、コンデンサＣ１１から流れてきたＶＤＤ分の電荷による充電とが行われるので、ポイントＰ２の電位は、ＶＤＤの２倍まで上昇することになる。
【００４２】
このような構成によって、スイッチ素子１４であるＮＭＯＳトランジスタＭＨ１をフルオンさせるに十分な電荷を生成している。なお、ＶＣＣのｎ倍の昇圧を行う場合は、原理的には上記のような回路構成をｎ段設けることになる。
【００４３】
次に内部ＧＮＤの変動について説明する。チャージポンプ１３は、上記のように、発振回路１２を動力源に用いて、コンデンサの充放電を高速に繰り返して電荷を溜めるという動作を行っているので、この影響により、内部ＧＮＤの電位が変動するという現象が生じる。
【００４４】
図４は内部ＧＮＤに変動が生じる理由を説明するための図である。ＮＭＯＳトランジスタＭＨ１をターンオンさせるために、発振回路１２が発振し、チャージポンプ１３が作動する。
【００４５】
そして、ＮＭＯＳトランジスタＭＨ１のゲートに印加する電荷が溜まり、ＮＭＯＳトランジスタＭＨ１の閾値電圧を超えたときに、ＮＭＯＳトランジスタＭＨ１がターンオンする。
【００４６】
チャージポンプ１３は、上述のように、電荷を溜めるために充放電の高速切り替えを行う。このとき、経路Ｌ０（チャージポンプ１３稼働時に内部ＧＮＤ回路１１に対して、電荷が流れる経路）を通じて、ＰＭＯＳトランジスタＭ４のドレイン端子とゲート端子との間の寄生コンデンサＣｐを介して、ＰＭＯＳトランジスタＭ４のゲートに電荷が溜まる。
【００４７】
その結果、チャージポンプ１３から出力される電荷の増減に応じて、ＰＭＯＳトランジスタＭ４のゲート電位が変動することになる。このため、ＰＭＯＳトランジスタＭ４の導通能力が変化し、ＰＭＯＳトランジスタＭ４のドレイン電位が振動する、すなわち、内部ＧＮＤが変動することになる。
【００４８】
内部ＧＮＤが変動すると、周辺回路に対してＥＭＩ（Electro Magnetic Interference）ノイズを与えたり、また、内部ＧＮＤが供給されている回路の動作精度が低下したりして、誤動作を引き起こす原因になる。
【００４９】
なお、上述の従来技術（特許文献１）では、ツェナーダイオードのクランプ耐圧により電位を固定している。
しかし、この方法では、特定な電位を満足するように、ツェナーダイオードのクランプ耐圧の調整を要するので、クランプ耐圧を調整するためのプロセス工程数が増えることになる。また、ツェナーダイオードの製造バラツキによって、内部ＧＮＤの振動幅を十分に抑制することは困難といえる。
【００５０】
本技術はこのような点に鑑みてなされたものであり、工程数を増やさずに内部ＧＮＤ電位変動を低減し、ＥＭＩノイズの抑制および内部ＧＮＤが供給されている回路の動作精度の低下を抑制して、回路の誤動作を防ぐ基準電圧生成回路および半導体装置を提供するものである。
【００５１】
次に本発明の技術の半導体装置について説明する。図５は半導体装置の構成例を示す図である。半導体装置１０ａは、負荷２と接続し、内部ＧＮＤ回路１１ａ、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。なお、内部ＧＮＤ回路１１ａは、図１に示した基準電圧生成回路１の機能を有する。また、発振回路１２およびチャージポンプ１３は、図１に電荷出力源２ａに該当する。
【００５２】
内部ＧＮＤ回路１１ａでは、あらたな回路素子としてコンデンサ（バイパスコンデンサ）Ｃ１を有している。コンデンサＣ１の一端は、ＰＭＯＳトランジスタＭ４のゲート、ＮＭＯＳトランジスタＭ２のソースおよびＮＭＯＳトランジスタＭ３のドレインに接続する。また、コンデンサＣ１の他端は、ＰＭＯＳトランジスタＭ４のソースおよびＧＮＤ０に接続する。その他の構成は図２と同じである。
【００５３】
半導体装置１０ａは、ＰＭＯＳトランジスタＭ４のゲートとソース間に、コンデンサＣ１が追加接続されている。これにより、図４に示す経路Ｌ０が、ＰＭＯＳトランジスタＭ４のソース側、すなわち、ＧＮＤ０までバイパスされて、チャージポンプ１３稼働時の電荷が流れるあらたな経路として、経路Ｌ１が生成されることになる。
【００５４】
したがって、チャージポンプ１３が高速充放電を行っている場合、経路Ｌ１を通じ、コンデンサＣ１を介して、ＰＭＯＳトランジスタＭ４のゲートに溜まる電荷をＧＮＤ０に逃がすことができ、ＰＭＯＳトランジスタＭ４のゲートに電荷が溜まることを低減することができる。
【００５５】
このため、ＰＭＯＳトランジスタＭ４のゲート電位は、チャージポンプ１３が稼働している場合であっても、変動が抑制されて安定化する。よって、ＰＭＯＳトランジスタＭ４の導通能力の変化が抑制され、ＰＭＯＳトランジスタＭ４のドレイン電位の振動が低減される、すなわち、内部ＧＮＤの変動が低減することになる。
【００５６】
次に半導体装置１０、１０ａで生成する内部ＧＮＤ変動のシミュレーション結果について説明する。図６、図７は内部ＧＮＤの変動を示す図である。縦軸は電圧（Ｖ）、横軸は時間（μｓ）である。
【００５７】
図６の波形ｇ１は、改善前の半導体装置１０に対する内部ＧＮＤの変動のシミュレーション結果を示している。チャージポンプ１３が時間１０００（μｓ）時点で電荷を出力している。
【００５８】
また、図７の波形ｇ２は、図６に示す領域ｒ１の近傍を拡大した図である。領域ｒ１では、時間１２００〜１３００（μｓ）の時間帯での内部ＧＮＤの状態を示している。
半導体装置１０の内部ＧＮＤ（ＰＭＯＳトランジスタＭ４のドレイン電圧）は、時間１２００〜１３００（μｓ）において、最小６．９Ｖから最大７．７Ｖ付近の区間で変動しており、振動幅Ｗ１は０．８Ｖである。
【００５９】
図８、図９は内部ＧＮＤの変動を示す図である。縦軸は電圧（Ｖ）、横軸は時間（μｓ）である。図８の波形ｇ１１は、改善後の半導体装置１０ａに対する内部ＧＮＤの変動のシミュレーション結果を示している。チャージポンプ１３が時間１０００（μｓ）時点で電荷を出力している。
【００６０】
また、図９の波形ｇ１２は、図８に示す領域ｒ２の近傍を拡大した図である。領域ｒ２では、時間１２００〜１３００（μｓ）の時間帯での内部ＧＮＤの状態を示している。
半導体装置１０ａの内部ＧＮＤ（ＰＭＯＳトランジスタＭ４のドレイン電圧）は、時間１２００〜１３００（μｓ）において、最小７．０Ｖから最大７．４Ｖ付近の区間で変動しており、振動幅Ｗ２は０．４Ｖである。
【００６１】
このように、半導体装置１０ａでは、内部ＧＮＤの振動幅を、半導体装置１０の内部ＧＮＤの振動幅の半分まで抑制することができることを、シミュレーションによって確認できた。
【００６２】
次に変形例について説明する。図１０は半導体装置の変形例の構成例を示す図である。半導体装置１０ｂは、負荷２と接続し、内部ＧＮＤ回路１１ｂ、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。なお、内部ＧＮＤ回路１１ｂは、図５に示したコンデンサＣ１の代わりに可変コンデンサＣｖを含み、さらに、モニタ部１１ｂ−１を含んでいる。
【００６３】
モニタ部１１ｂ−１の入力端ａ１は、発振回路１２の他方の電源端子、チャージポンプ１３の他方の電源端子、ダイオードＤ２のアノード、端子ＯＵＴ２およびＰＭＯＳトランジスタＭ４のドレインに接続する。
【００６４】
可変コンデンサＣｖの一端は、ＰＭＯＳトランジスタＭ４のゲート、ＮＭＯＳトランジスタＭ２のソースおよびＮＭＯＳトランジスタＭ３のドレインに接続する。また、可変コンデンサＣｖの他端は、ＰＭＯＳトランジスタＭ４のソースおよびＧＮＤ０に接続する。さらに、可変コンデンサＣｖの可変容量調整端子は、モニタ部１１ｂ−１の端子ａ２に接続する。その他の構成は図５と同じである。
【００６５】
モニタ部１１ｂ−１は、内部ＧＮＤのピーク値およびボトム値をモニタし、内部ＧＮＤの振幅を求める。そして、求めた内部ＧＮＤの振幅が、あらかじめ定めた閾値内に収まるように、可変コンデンサＣｖの容量を調整する。このような構成によって、内部ＧＮＤの変動を低減することが可能になる。
【００６６】
なお、変形例の場合は、内部ＧＮＤの振幅に応じて適切なバイパスコンデンサの容量を設定することができるので、必要以上に電荷をＧＮＤ０に放出させてしまうようなことを回避することができる。
【００６７】
次に本発明の半導体装置１０ａ、１０ｂが適用されるＩＰＳの構成について説明する。図１１はハイサイド型のＩＰＳの構成例を示す図である。
ＩＰＳ３０は、負荷２、マイコン４、バッテリ５に接続している。また、ＩＰＳ３０は、ロジック回路３１、レベルシフトドライバ３２、内部電源回路３３、ＳＴ（status）回路３４、低電圧検出回路３５、短絡検出回路３６、負荷開放検出回路３７、過電流検出回路３８および過熱検出回路３９を備える。
【００６８】
さらに、ＩＰＳ３０は、負荷２を駆動するためのスイッチ素子Ｍ０を有し、スイッチ素子Ｍ０にはダイオードＤ０（ＦＷＤ：Free Wheel Diode）が接続されている（スイッチ素子Ｍ０は、上述したＮＭＯＳトランジスタＭＨ１に該当する）。
【００６９】
スイッチ素子Ｍ０がオフになる瞬間、モータ等の誘導性の負荷２からは、逆起電力が発生する。このため、スイッチ素子Ｍ０に対して、ダイオードＤ０を逆並列に接続して、このときの負荷電流を還流させる構成としている。
【００７０】
ここで、ロジック回路３１は、端子ＩＮから入力されるマイコン４からの制御信号、および各保護回路の状態検出信号を一括して認識し、スイッチ素子Ｍ０を制御するためのＯＮＢＨ（ON By H）信号を出力する。
【００７１】
レベルシフトドライバ３２は、ロジック回路３１から出力されたＯＮＢＨ信号を、スイッチ素子Ｍ０をフルオンさせるに要するレベルまで昇圧したＧＳ信号を生成し、スイッチ素子Ｍ０のゲートに印加する。なお、レベルシフトドライバ３２は、上述の発振回路１２およびチャージポンプ１３の機能を含む。
【００７２】
内部電源回路３３は、ＶＣＣ電圧より低い値から段階的に上昇させる電源電圧である内部電源を生成し、内部電源で制御が必要な回路に対して供給する。なお、内部電源回路３３は、図５、図１０に示した内部ＧＮＤ回路１１ａ、１１ｂの機能を含む。
【００７３】
ＳＴ回路３４は、スイッチ素子Ｍ０の動作状態を、ＳＴ端子を介して、マイコン４に送信する。
低電圧検出回路３５は、ＶＣＣ電圧が定格電圧より低いとき、異常信号をロジック回路３１に送信する。低電圧検出回路３５から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７４】
短絡検出回路３６は、スイッチ素子Ｍ０のソースに接続している出力端子ＯＵＴがＧＮＤにショートしたとき、異常信号をロジック回路３１に送信する。短絡検出回路３６から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７５】
負荷開放検出回路３７は、スイッチ素子Ｍ０のソースに接続する出力端子ＯＵＴがオープンになったとき、異常信号をロジック回路３１に送信する。負荷開放検出回路３７から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７６】
過電流検出回路３８は、スイッチ素子Ｍ０とカレントミラー回路を構成しているトランジスタＭｃから、スイッチ素子Ｍ０に流れる電流と同一の電流を受信する。そして、定格より異常な大電流が流れたことを検出すると、異常信号をロジック回路３１に送信する。過電流検出回路３８から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７７】
過熱検出回路３９は、スイッチ素子Ｍ０が定格より異常な高温になったとき、異常信号をロジック回路３１に送信する。過熱検出回路３９から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７８】
以上説明したように、本発明によれば、工程数を増やさずに内部ＧＮＤの電位変動を低減し、ＥＭＩノイズの抑制および内部ＧＮＤが供給されている回路の動作精度の低下を抑制して、回路の誤動作を防ぐことが可能になる。
【００７９】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００８０】
１  基準電圧生成回路
１ａ  分圧回路
２ａ  電荷出力源
Ｍ１  トランジスタ
Ｃ１  コンデンサ
Ｖａ  所定電圧
Ｖｔｈ  閾値電圧
Ｖｒｅｆ  基準電圧
Ｃｐ  寄生容量
Ｌ０、Ｌ１  電荷の流れる経路
【図１】
2016136114.tif 000003
【図２】
2016136114.tif 000004
【図３】
2016136114.tif 000005
【図４】
2016136114.tif 000006
【図５】
2016136114.tif 000007
【図６】
2016136114.tif 000008
【図７】
2016136114.tif 000009
【図８】
2016136114.tif 000010
【図９】
2016136114.tif 000011
【図１０】
2016136114.tif 000012
【図１１】
2016136114.tif 000013
【手続補正書】
【提出日】平成29年3月13日(2017.3.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、基準電圧生成回路および半導体装置に関する。
【背景技術】
【０００２】
近年、パワー半導体素子を用いたスイッチ素子と、スイッチ素子の駆動回路およびその周辺の制御回路や保護回路などを１チップ化したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。
【０００３】
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。
【０００４】
従来技術として、ツェナーダイオードのクランプ耐圧により電位を固定して回路の誤動作を防止する技術が提案されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１２／０２８７６８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電源の正極と負荷との間にスイッチ素子を介在させたハイサイド型のＩＰＳでは、電源電圧から所定レベル下げた電圧を生成し、この所定レベル下げた電圧をＩＰＳ内部の回路を駆動するための内部グランドとして供給している。
【０００７】
また、ＩＰＳでは、スイッチ素子をターンオンさせる際、チャージポンプでスイッチ素子の閾値電圧を超えるまで電荷を溜め、溜めた電荷をスイッチ素子のゲートに印加することで、スイッチ素子のターンオンを実行している。
【０００８】
しかし、チャージポンプは、発振回路を用いてコンデンサの充放電を高速に繰り返して電荷を溜めるという動作を行っているので、この影響により、従来では、内部グランドの電位が大幅に変動してしまう可能性があった。内部グランドの電位が変動すると、回路が誤動作して品質低下を引き起こすことになる。
【０００９】
本発明はこのような点に鑑みて、内部グランドの電位変動を低減し、回路の誤動作の防止を図った基準電圧生成回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、１つの案では、基準電圧生成回路が提供される。基準電圧生成回路は、分圧回路、トランジスタおよびコンデンサを備える。
分圧回路は、電源電圧を分圧して所定電圧を生成する。トランジスタは、所定電圧がゲートに印加され、所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力する。コンデンサは、トランジスタのゲートとソースとをバイパスする。また、コンデンサの一端は、トランジスタのゲートおよび分圧回路の出力端に接続し、コンデンサの他端は、トランジスタのソースおよびグランドに接続し、トランジスタのドレインには、発振動作にもとづいて電荷を出力する電荷出力源が接続されている。
【００１１】
また、１つの案では、半導体装置が提供される。半導体装置は、負荷を作動させるスイッチ素子、電荷出力源、および基準電圧生成回路を備える。また、電荷出力源は、発振回路とチャージポンプとを含み、基準電圧生成回路は、分圧回路、トランジスタおよびコンデンサを含む。
【００１２】
チャージポンプは、発振回路の発振動作によって充放電を繰り返し、スイッチ素子のターンオンに要する駆動電圧まで電荷を溜める。分圧回路は、電源電圧を分圧して所定電圧を生成する。トランジスタは、所定電圧がゲートに印加され、所定電圧と、自己の閾値電圧とを加算した電圧を、基準電圧としてドレインから出力する。コンデンサは、トランジスタのゲートとソースとをバイパスする。また、コンデンサの一端は、トランジスタのゲートおよび分圧回路の出力端に接続し、コンデンサの他端は、トランジスタのソースおよびグランドに接続し、トランジスタのドレインには、電荷出力源が接続されている。
【発明の効果】
【００１３】
内部グランドの電位変動を低減し、回路の誤動作の防止を図ることが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１４】
【図１】（ａ）基準電圧生成回路の構成例を示す図である。（ｂ）動作を説明するための図である。
【図２】半導体装置の構成例を示す図である。
【図３】チャージポンプの昇圧動作を説明するための図である。
【図４】内部ＧＮＤに変動が生じる理由を説明するための図である。
【図５】半導体装置の構成例を示す図である。
【図６】内部ＧＮＤの変動を示す図である。
【図７】内部ＧＮＤの変動を示す図である。
【図８】内部ＧＮＤの変動を示す図である。
【図９】内部ＧＮＤの変動を示す図である。
【図１０】半導体装置の変形例の構成例を示す図である。
【図１１】ハイサイド型のＩＰＳの構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。
【００１６】
図１（ａ）は基準電圧生成回路の構成例を示す図である。基準電圧生成回路１は、分圧回路１ａ、トランジスタＴ１およびコンデンサＣ１を備える。
分圧回路１ａは、電源電圧ＶＣＣを所定レベルに分圧して所定電圧Ｖａを生成する。トランジスタＴ１は、所定電圧Ｖａがゲートに印加され、所定電圧Ｖａと、自己の閾値電圧Ｖｔｈとを加算した電圧を、基準電圧Ｖｒｅｆとしてドレインから出力する。
【００１７】
コンデンサＣ１は、トランジスタＴ１のゲートとソースとをバイパスする。この場合、コンデンサＣ１の一端は、トランジスタＴ１のゲートおよび分圧回路１ａの出力端に接続し、コンデンサＣ１の他端は、トランジスタＴ１のソースおよびグランドに接続する。なお、トランジスタＴ１のドレインには、電荷を出力する電荷出力源２ａが接続される。
【００１８】
図１（ｂ）は動作を説明するための図である。ここで、コンデンサＣ１が存在しない場合には、電荷出力源２ａから出力される電荷は、経路Ｌ０を流れて、トランジスタＴ１のゲートとドレインとの間にある寄生容量Ｃｐを通じて、トランジスタＴ１のゲートに電荷が溜まる。このため、電荷出力源２ａからの電荷出力の増減に応じて、基準電圧Ｖｒｅｆの電位が変動してしまう現象が生じる。
【００１９】
これに対し、コンデンサＣ１が存在する場合には、経路Ｌ１のような電荷の流れが生成されるので、トランジスタＴ１のゲートとドレインとの間にある寄生容量Ｃｐに電荷が溜まることがなく、電荷は、グランドに放出されることになる。
【００２０】
なお、コンデンサＣ１の静電容量は寄生容量Ｃｐの静電容量以上とすることが望ましい。コンデンサＣ１の静電容量を大きくするためには、チップサイズを大きくすることになるので、実装規模を抑制するためには、コンデンサＣ１の静電容量は、寄生容量Ｃｐの静電容量と同一とすることが望ましい。
【００２１】
これにより、基準電圧Ｖｒｅｆの電位変動を抑制することが可能になる。また、基準電圧Ｖｒｅｆが供給される周辺回路の誤動作を防止することが可能になる。
次に本発明の技術の詳細を説明する前に、一般的な半導体装置の構成およびその課題について図２〜図４を用いて説明する。図２は半導体装置の構成例を示す図である。図中のＧＮＤ０は、０Ｖの通常のＧＮＤを表している（以降では、グランドをＧＮＤと表記する）。
【００２２】
ＶＣＣは、外部電源電圧である。ＶＤＤは、装置内の各トランジスタが安定してターンオン駆動する際に必要な電圧であり、ＶＣＣを用いて装置内部で生成されて供給される電源電圧である。
【００２３】
また、装置内の各回路を駆動するために、電源ＶＣＣから所定レベル下げて生成される基準電圧を以降では内部ＧＮＤ（図１の基準電圧Ｖｒｅｆの相当）と表記する。
半導体装置１０は、負荷２と接続し、内部ＧＮＤ回路１１、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。半導体装置１０は、例えば、ハイサイド型のＩＰＳに適用可能である。
【００２４】
内部ＧＮＤ回路１１は、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＮＭＯＳトランジスタＭ１〜Ｍ４、およびダイオードＤ１、Ｄ２を含む。また、スイッチ素子１４には、パワーＭＯＳＦＥＴとして、ＮＭＯＳトランジスタＭＨ１を使用している。
【００２５】
各回路素子の接続関係について、電源ＶＣＣは、ＮＭＯＳトランジスタＭ１のドレインと、ＮＭＯＳトランジスタＭ１のゲートと接続する。ＮＭＯＳトランジスタＭ１のソースは、ＮＭＯＳトランジスタＭ２のドレインと、ＮＭＯＳトランジスタＭ２のゲートと接続する。
【００２６】
ＮＭＯＳトランジスタＭ２のソースは、ＮＭＯＳトランジスタＭ３のドレインと、ＮＭＯＳトランジスタＭ４のゲートと接続する。ＮＭＯＳトランジスタＭ３のゲートは、ＮＭＯＳトランジスタＭ３のソースと、ダイオードＤ１のアノードと接続し、ダイオードＤ１のカソードは、ＧＮＤ０に接続する。
【００２７】
電源ＶＤＤは、発振回路１２の一方の電源端子と、チャージポンプ１３の一方の電源端子と接続する。発振回路１２とチャージポンプ１３とは互いに接続し、チャージポンプ１３の出力端子は、ＮＭＯＳトランジスタＭＨ１のゲートに接続する。
【００２８】
ＮＭＯＳトランジスタＭＨ１のドレインは、電源ＶＣＣに接続し、ＮＭＯＳトランジスタＭＨ１のソースは、負荷２の一端に接続し、負荷２の他端は、ＧＮＤ０に接続する。
また、発振回路１２の他方の電源端子は、チャージポンプ１３の他方の電源端子と、ダイオードＤ２のアノードと、出力端子ＯＵＴ２と、ＮＭＯＳトランジスタＭ４のドレインと接続する。ＮＭＯＳトランジスタＭ４のソースは、ＧＮＤ０に接続し、ダイオードＤ２のカソードは、出力端子ＯＵＴ１に接続する。なお、発振回路１２およびチャージポンプ１３の他方の電源端子は、内部ＧＮＤに接続する端子になる。
【００２９】
ここで、内部ＧＮＤ回路１１のＮＭＯＳトランジスタＭ１、Ｍ２は、ダイオード接続を構成し、また、ＮＭＯＳトランジスタＭ３およびダイオードＤ１によって電流引込み部を構成している。
【００３０】
ダイオード接続を構成しているＮＭＯＳトランジスタＭ１、Ｍ２のそれぞれの閾値電圧をＶｔｈ１とすれば、図の例では、ダイオード接続は、ＮＭＯＳトランジスタＭ１、Ｍ２の２段で構成されているので、ＮＭＯＳトランジスタＭ２のソースの電位は、（ＶＣＣ−Ｖｔｈ１×２）である。
【００３１】
よって、この電圧がＶＣＣを分圧した電圧Ｖａとして出力されることになる。分圧された電圧Ｖａは、ＮＭＯＳトランジスタＭ４のゲートに印加される。したがって、ＮＭＯＳトランジスタＭ４の閾値電圧をＶｔｈとすれば、ＮＭＯＳトランジスタＭ４のドレインからは、電圧（Ｖａ＋Ｖｔｈ）が出力され、この電圧が内部ＧＮＤとして、出力端子ＯＵＴ２を介して、周辺回路に供給されることになる。
【００３２】
なお、内部ＧＮＤは、発振回路１２およびチャージポンプ１３にも供給されている。また、ダイオード接続は、この例では２段の構成としているが、所望の段数で構成してよい。
【００３３】
次に解決すべき課題について説明する。メインスイッチであるＮＭＯＳトランジスタＭＨ１がフルオンして負荷２を駆動するためには、ＮＭＯＳトランジスタＭＨ１のゲート電圧には例えば、２８Ｖの電圧印加を要する。
【００３４】
これに対し、半導体装置１０の電源電圧ＶＣＣは、例えば、１３Ｖである。このため、チャージポンプ１３は、ＶＣＣ＝１３Ｖから、ＮＭＯＳトランジスタＭＨ１をフルオンするために必要な電荷を溜めてゲート電圧を昇圧する。
【００３５】
そして、チャージポンプ１３は、ＮＭＯＳトランジスタＭＨ１のゲートに対して、昇圧したゲート電圧を印加することで、ＮＭＯＳトランジスタＭＨ１のターンオンを実行している。
【００３６】
次にチャージポンプ１３の昇圧動作の一例について説明する。図３はチャージポンプの昇圧動作を説明するための図である。チャージポンプ１３は、バッファＭ１１、ダイオードＤ３ａ、Ｄ３ｂおよびコンデンサＣ１１、Ｃ１２を含む。
【００３７】
構成素子の接続関係を記すと、バッファＭ１１の入力端子には、発振回路１２の出力端が接続する。コンデンサＣ１１の一端は、バッファＭ１１の出力端子に接続し、コンデンサＣ１１の他端は、ダイオードＤ３ａのカソードおよびダイオードＤ３ｂのアノードに接続する。
【００３８】
ダイオードＤ３ａのアノードは電源ＶＤＤに接続し、コンデンサＣ１２の一端は、ダイオードＤ３ｂのカソードに接続し、コンデンサＣ１２の他端は、内部ＧＮＤに接続する。
ここで、例えば、バッファＭ１１の入力端子に、ＨレベルとＬレベルとが繰り返す発振信号が印加される場合、発振信号がＬレベルのとき、バッファＭ１１はＬレベルを出力する。
【００３９】
この場合、コンデンサＣ１１に対して、電源ＶＤＤから容量が充電される（コンデンサＣ１１の端子電圧がＶＤＤまでチャージされる）。
一方、発振信号がＨレベルになると、バッファＭ１１がＨレベルを出力し、コンデンサＣ１１に充電されていた電荷が、ダイオードＤ３ｂを介して、コンデンサＣ１２へ流れて移動することになる。
【００４０】
このとき、コンデンサＣ１２では、電源ＶＤＤによる充電と、コンデンサＣ１１から流れてきたＶＤＤ分の電荷による充電とが行われるので、ポイントＰ２の電位は、ＶＤＤの２倍まで上昇することになる。
【００４１】
このような構成によって、スイッチ素子１４であるＮＭＯＳトランジスタＭＨ１をフルオンさせるに十分な電荷を生成している。なお、ＶＣＣのｎ倍の昇圧を行う場合は、原理的には上記のような回路構成をｎ段設けることになる。
【００４２】
次に内部ＧＮＤの変動について説明する。チャージポンプ１３は、上記のように、発振回路１２を動力源に用いて、コンデンサの充放電を高速に繰り返して電荷を溜めるという動作を行っているので、この影響により、内部ＧＮＤの電位が変動するという現象が生じる。
【００４３】
図４は内部ＧＮＤに変動が生じる理由を説明するための図である。ＮＭＯＳトランジスタＭＨ１をターンオンさせるために、発振回路１２が発振し、チャージポンプ１３が作動する。
【００４４】
そして、ＮＭＯＳトランジスタＭＨ１のゲートに印加する電荷が溜まり、ＮＭＯＳトランジスタＭＨ１の閾値電圧を超えたときに、ＮＭＯＳトランジスタＭＨ１がターンオンする。
【００４５】
チャージポンプ１３は、上述のように、電荷を溜めるために充放電の高速切り替えを行う。このとき、経路Ｌ０（チャージポンプ１３稼働時に内部ＧＮＤ回路１１に対して、電荷が流れる経路）を通じて、ＮＭＯＳトランジスタＭ４のドレイン端子とゲート端子との間の寄生コンデンサＣｐを介して、ＮＭＯＳトランジスタＭ４のゲートに電荷が溜まる。
【００４６】
その結果、チャージポンプ１３から出力される電荷の増減に応じて、ＮＭＯＳトランジスタＭ４のゲート電位が変動することになる。このため、ＮＭＯＳトランジスタＭ４の導通能力が変化し、ＮＭＯＳトランジスタＭ４のドレイン電位が振動する、すなわち、内部ＧＮＤが変動することになる。
【００４７】
内部ＧＮＤが変動すると、周辺回路に対してＥＭＩ（Electro Magnetic Interference）ノイズを与えたり、また、内部ＧＮＤが供給されている回路の動作精度が低下したりして、誤動作を引き起こす原因になる。
【００４８】
なお、上述の従来技術（特許文献１）では、ツェナーダイオードのクランプ耐圧により電位を固定している。
しかし、この方法では、特定な電位を満足するように、ツェナーダイオードのクランプ耐圧の調整を要するので、クランプ耐圧を調整するためのプロセス工程数が増えることになる。また、ツェナーダイオードの製造バラツキによって、内部ＧＮＤの振動幅を十分に抑制することは困難といえる。
【００４９】
本技術はこのような点に鑑みてなされたものであり、工程数を増やさずに内部ＧＮＤ電位変動を低減し、ＥＭＩノイズの抑制および内部ＧＮＤが供給されている回路の動作精度の低下を抑制して、回路の誤動作を防ぐ基準電圧生成回路および半導体装置を提供するものである。
【００５０】
次に本発明の技術の半導体装置について説明する。図５は半導体装置の構成例を示す図である。半導体装置１０ａは、負荷２と接続し、内部ＧＮＤ回路１１ａ、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。なお、内部ＧＮＤ回路１１ａは、図１に示した基準電圧生成回路１の機能を有する。また、発振回路１２およびチャージポンプ１３は、図１に示した電荷出力源２ａに該当する。
【００５１】
内部ＧＮＤ回路１１ａでは、あらたな回路素子としてコンデンサ（バイパスコンデンサ）Ｃ１を有している。コンデンサＣ１の一端は、ＮＭＯＳトランジスタＭ４のゲート、ＮＭＯＳトランジスタＭ２のソースおよびＮＭＯＳトランジスタＭ３のドレインに接続する。また、コンデンサＣ１の他端は、ＮＭＯＳトランジスタＭ４のソースおよびＧＮＤ０に接続する。その他の構成は図２と同じである。
【００５２】
半導体装置１０ａは、ＮＭＯＳトランジスタＭ４のゲートとソース間に、コンデンサＣ１が追加接続されている。これにより、図４に示す経路Ｌ０が、ＮＭＯＳトランジスタＭ４のソース側、すなわち、ＧＮＤ０までバイパスされて、チャージポンプ１３稼働時の電荷が流れるあらたな経路として、経路Ｌ１が生成されることになる。
【００５３】
したがって、チャージポンプ１３が高速充放電を行っている場合、経路Ｌ１を通じ、コンデンサＣ１を介して、ＮＭＯＳトランジスタＭ４のゲートに溜まる電荷をＧＮＤ０に逃がすことができ、ＮＭＯＳトランジスタＭ４のゲートに電荷が溜まることを低減することができる。
【００５４】
このため、ＮＭＯＳトランジスタＭ４のゲート電位は、チャージポンプ１３が稼働している場合であっても、変動が抑制されて安定化する。よって、ＮＭＯＳトランジスタＭ４の導通能力の変化が抑制され、ＮＭＯＳトランジスタＭ４のドレイン電位の振動が低減される、すなわち、内部ＧＮＤの変動が低減することになる。
【００５５】
次に半導体装置１０、１０ａで生成する内部ＧＮＤ変動のシミュレーション結果について説明する。図６、図７は内部ＧＮＤの変動を示す図である。縦軸は電圧（Ｖ）、横軸は時間（μｓ）である。
【００５６】
図６の波形ｇ１は、改善前の半導体装置１０に対する内部ＧＮＤの変動のシミュレーション結果を示している。チャージポンプ１３が時間１０００（μｓ）時点で電荷を出力している。
【００５７】
また、図７の波形ｇ２は、図６に示す領域ｒ１の近傍を拡大した図である。領域ｒ１では、時間１２００〜１３００（μｓ）の時間帯での内部ＧＮＤの状態を示している。
半導体装置１０の内部ＧＮＤ（ＮＭＯＳトランジスタＭ４のドレイン電圧）は、時間１２００〜１３００（μｓ）において、最小６．９Ｖから最大７．７Ｖ付近の区間で変動しており、振動幅Ｗ１は０．８Ｖである。
【００５８】
図８、図９は内部ＧＮＤの変動を示す図である。縦軸は電圧（Ｖ）、横軸は時間（μｓ）である。図８の波形ｇ１１は、改善後の半導体装置１０ａに対する内部ＧＮＤの変動のシミュレーション結果を示している。チャージポンプ１３が時間１０００（μｓ）時点で電荷を出力している。
【００５９】
また、図９の波形ｇ１２は、図８に示す領域ｒ２の近傍を拡大した図である。領域ｒ２では、時間１２００〜１３００（μｓ）の時間帯での内部ＧＮＤの状態を示している。
半導体装置１０ａの内部ＧＮＤ（ＮＭＯＳトランジスタＭ４のドレイン電圧）は、時間１２００〜１３００（μｓ）において、最小７．０Ｖから最大７．４Ｖ付近の区間で変動しており、振動幅Ｗ２は０．４Ｖである。
【００６０】
このように、半導体装置１０ａでは、内部ＧＮＤの振動幅を、半導体装置１０の内部ＧＮＤの振動幅の半分まで抑制することができることを、シミュレーションによって確認できた。
【００６１】
次に変形例について説明する。図１０は半導体装置の変形例の構成例を示す図である。半導体装置１０ｂは、負荷２と接続し、内部ＧＮＤ回路１１ｂ、発振回路１２、チャージポンプ１３およびスイッチ素子１４を備えている。なお、内部ＧＮＤ回路１１ｂは、図５に示したコンデンサＣ１の代わりに可変コンデンサＣｖを含み、さらに、モニタ部１１ｂ−１を含んでいる。
【００６２】
モニタ部１１ｂ−１の入力端ａ１は、発振回路１２の他方の電源端子、チャージポンプ１３の他方の電源端子、ダイオードＤ２のアノード、端子ＯＵＴ２およびＮＭＯＳトランジスタＭ４のドレインに接続する。
【００６３】
可変コンデンサＣｖの一端は、ＮＭＯＳトランジスタＭ４のゲート、ＮＭＯＳトランジスタＭ２のソースおよびＮＭＯＳトランジスタＭ３のドレインに接続する。また、可変コンデンサＣｖの他端は、ＮＭＯＳトランジスタＭ４のソースおよびＧＮＤ０に接続する。さらに、可変コンデンサＣｖの可変容量調整端子は、モニタ部１１ｂ−１の端子ａ２に接続する。その他の構成は図５と同じである。
【００６４】
モニタ部１１ｂ−１は、内部ＧＮＤのピーク値およびボトム値をモニタし、内部ＧＮＤの振幅を求める。そして、求めた内部ＧＮＤの振幅が、あらかじめ定めた閾値内に収まるように、可変コンデンサＣｖの容量を調整する。このような構成によって、内部ＧＮＤの変動を低減することが可能になる。
【００６５】
なお、変形例の場合は、内部ＧＮＤの振幅に応じて適切なバイパスコンデンサの容量を設定することができるので、必要以上に電荷をＧＮＤ０に放出させてしまうようなことを回避することができる。
【００６６】
次に本発明の半導体装置１０ａ、１０ｂが適用されるＩＰＳの構成について説明する。図１１はハイサイド型のＩＰＳの構成例を示す図である。
ＩＰＳ３０は、負荷２、マイコン４、バッテリ５に接続している。また、ＩＰＳ３０は、ロジック回路３１、レベルシフトドライバ３２、内部電源回路３３、ＳＴ（status）回路３４、低電圧検出回路３５、短絡検出回路３６、負荷開放検出回路３７、過電流検出回路３８および過熱検出回路３９を備える。
【００６７】
さらに、ＩＰＳ３０は、負荷２を駆動するためのスイッチ素子Ｍ０を有し、スイッチ素子Ｍ０にはダイオードＤ０（ＦＷＤ：Free Wheel Diode）が接続されている（スイッチ素子Ｍ０は、上述したＮＭＯＳトランジスタＭＨ１に該当する）。
【００６８】
スイッチ素子Ｍ０がオフになる瞬間、モータ等の誘導性の負荷２からは、逆起電力が発生する。このため、スイッチ素子Ｍ０に対して、ダイオードＤ０を逆並列に接続して、このときの負荷電流を還流させる構成としている。
【００６９】
ここで、ロジック回路３１は、端子ＩＮから入力されるマイコン４からの制御信号、および各保護回路の状態検出信号を一括して認識し、スイッチ素子Ｍ０を制御するためのＯＮＢＨ（ON By H）信号を出力する。
【００７０】
レベルシフトドライバ３２は、ロジック回路３１から出力されたＯＮＢＨ信号を、スイッチ素子Ｍ０をフルオンさせるに要するレベルまで昇圧したＧＳ信号を生成し、スイッチ素子Ｍ０のゲートに印加する。なお、レベルシフトドライバ３２は、上述の発振回路１２およびチャージポンプ１３の機能を含む。
【００７１】
内部電源回路３３は、ＶＣＣ電圧より低い値から段階的に上昇させる電源電圧である内部電源を生成し、内部電源で制御が必要な回路に対して供給する。なお、内部電源回路３３は、図５、図１０に示した内部ＧＮＤ回路１１ａ、１１ｂの機能を含む。
【００７２】
ＳＴ回路３４は、スイッチ素子Ｍ０の動作状態を、ＳＴ端子を介して、マイコン４に送信する。
低電圧検出回路３５は、ＶＣＣ電圧が定格電圧より低いとき、異常信号をロジック回路３１に送信する。低電圧検出回路３５から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７３】
短絡検出回路３６は、スイッチ素子Ｍ０のソースに接続している出力端子ＯＵＴがＧＮＤにショートしたとき、異常信号をロジック回路３１に送信する。短絡検出回路３６から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７４】
負荷開放検出回路３７は、スイッチ素子Ｍ０のソースに接続する出力端子ＯＵＴがオープンになったとき、異常信号をロジック回路３１に送信する。負荷開放検出回路３７から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７５】
過電流検出回路３８は、スイッチ素子Ｍ０とカレントミラー回路を構成しているトランジスタＭｃから、スイッチ素子Ｍ０に流れる電流とミラー比の電流を受信する。そして、定格より異常な大電流が流れたことを検出すると、異常信号をロジック回路３１に送信する。過電流検出回路３８から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７６】
過熱検出回路３９は、スイッチ素子Ｍ０が定格より異常な高温になったとき、異常信号をロジック回路３１に送信する。過熱検出回路３９から送信された異常信号を受信したロジック回路３１は、スイッチ素子Ｍ０を制御するＯＮＢＨ信号をオフ信号にして出力する。
【００７７】
以上説明したように、本発明によれば、工程数を増やさずに内部ＧＮＤの電位変動を低減し、ＥＭＩノイズの抑制および内部ＧＮＤが供給されている回路の動作精度の低下を抑制して、回路の誤動作を防ぐことが可能になる。
【００７８】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００７９】
１  基準電圧生成回路
１ａ  分圧回路
２ａ  電荷出力源
Ｍ１  トランジスタ
Ｃ１  コンデンサ
Ｖａ  所定電圧
Ｖｔｈ  閾値電圧
Ｖｒｅｆ  基準電圧
Ｃｐ  寄生容量
Ｌ０、Ｌ１  電荷の流れる経路
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
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【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
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【国際調査報告】
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