(57)【要約】  ＦＦＳモードの液晶パネルのアクティブマトリクス基板は、複数のゲート線と、複数のデータ線と、スイッチング素子および画素電極を含む複数の画素回路と、これらの要素よりも上層に形成された保護絶縁膜と、保護絶縁膜の上層に形成された共通電極３０とを備える。共通電極３０は、液晶層に印加する横電界を発生させるために、画素電極に対応して複数のスリット３１を有する。共通電極３０には、データ線の配置領域の一部を含む領域に、データ線と同じ方向に延伸する部分を有するデータ線上の切り欠き３２を形成する。対向基板には、ゲート線、データ線、スイッチング素子、および、データ線上の切り欠き３２の配置領域を含む領域に対向する位置にブラックマトリクスを形成する。これにより、データ線の負荷に起因する表示不良を抑制する。
2016021319.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記共通電極は、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きを有することを特徴とする、アクティブマトリクス基板。
【請求項２】
前記共通電極は、前記スイッチング素子の前記データ線側の電極の配置領域およびチャネル領域を含む領域に形成されたスイッチング素子上の切り欠きをさらに有することを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、一体に形成されていることを特徴とする、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、前記画素回路ごとに形成されていることを特徴とする、請求項３に記載のアクティブマトリクス基板。
【請求項５】
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、前記第２方向に隣接する複数の画素回路ごとに形成されていることを特徴とする、請求項３に記載のアクティブマトリクス基板。
【請求項６】
前記データ線は複数の材料を積層して形成された配線であり、
前記複数の材料に含まれる第１材料は、前記画素電極の材料と同じであることを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項７】
前記スイッチング素子は半導体層を含み、
前記複数の材料に含まれる第２材料は、前記半導体層の材料と同じであることを特徴とする、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記共通電極は、前記画素電極に対応して、前記第１方向に延伸する複数のスリットを有することを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項９】
前記画素回路の前記第１方向の長さは、前記画素回路の前記第２方向の長さよりも長いことを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項１０】
前記スイッチング素子は、前記ゲート線に接続された制御電極と、前記データ線に接続された第１導通電極と、前記画素電極に接続された第２導通電極とを有することを特徴とする、請求項１に記載のアクティブマトリクス基板。
【請求項１１】
アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置され、ブラックマトリクスを有する対向基板とを備え、
前記アクティブマトリクス基板は、
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを含み、
前記共通電極は、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きを有し、
前記ブラックマトリクスは、前記ゲート線、前記データ線、前記スイッチング素子、および、前記データ線上の切り欠きの配置領域を含む領域に対向する位置に形成されていることを特徴とする、液晶パネル。
【請求項１２】
前記対向基板は、前記データ線上の切り欠きに対向する位置に柱スペーサを有することを特徴とする、請求項１１に記載の液晶パネル。
【請求項１３】
アクティブマトリクス基板の製造方法であって、
第１方向に延伸する複数のゲート線と、第２方向に延伸する複数のデータ線と、前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路とを形成するステップと、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きと、横電界を発生させるためのスリットとを有する共通電極を形成するステップとを備えた、アクティブマトリクス基板の製造方法。
【請求項１４】
前記データ線は、第１材料を含む複数の材料を積層して形成された配線であり、
前記ゲート線と前記データ線と前記画素回路とを形成するステップは、前記データ線のうち前記第１材料で形成された層を前記画素電極と共に形成するステップを含むことを特徴とする、請求項１３に記載のアクティブマトリクス基板の製造方法。
【請求項１５】
前記スイッチング素子は半導体層を含み、
前記複数の材料は第２材料を含み、
前記ゲート線と前記データ線と前記画素回路とを形成するステップは、前記データ線のうち前記第２材料で形成された層を前記半導体層と共に形成するステップを含むことを特徴とする、請求項１４に記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、共通電極を有するアクティブマトリクス基板、これを備えた液晶パネル、および、共通電極を有するアクティブマトリクス基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、薄型、軽量、低消費電力の表示装置として広く利用されている。液晶表示装置に含まれる液晶パネルは、アクティブマトリクス基板と対向基板を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。アクティブマトリクス基板には、複数のゲート線と、複数のデータ線と、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）および画素電極を含む複数の画素回路とが形成される。【０００３】
液晶パネルの液晶層に電界を印加する方式として、縦電界方式と横電界方式が知られている。縦電界方式の液晶パネルでは、画素電極と対向基板に形成された共通電極とを用いて液晶層に概ね縦方向の電界が印加される。横電界方式の液晶パネルでは、共通電極は画素電極と共にアクティブマトリクス基板に形成され、画素電極と共通電極を用いて液晶層に概ね横方向の電界が印加される。横電界方式の液晶パネルは、縦電界方式の液晶パネルよりも視野角が広いという利点を有する。【０００４】
横電界方式として、ＩＰＳ（In-Plane Switching）モードとＦＦＳ（Fringe Field Switching）モードが知られている。ＩＰＳモードの液晶パネルでは、画素電極と共通電極はそれぞれ櫛歯状に形成され、平面視で重ならないように配置される。ＦＦＳモードの液晶パネルでは、共通電極および画素電極のいずれか一方にスリットが形成され、画素電極と共通電極は保護絶縁膜を介して平面視で重なるように配置される。ＦＦＳモードの液晶パネルは、ＩＰＳモードの液晶パネルよりも開口率が高いという利点を有する。【０００５】
また、液晶パネルは、縦長画素を有するものと、横長画素を有するものとに分類される。Ｎ色を用いてカラー表示を行う液晶表示装置では、１個のカラー画素はＮ個の画素（サブ画素とも呼ばれる）で構成される。例えば、赤、緑および青を用いてカラー表示を行う液晶表示装置では、１個のカラー画素は赤、緑および青の３個の画素で構成される。従来の多くの液晶パネルでは、図１４に示すように、カラー画素はＮ個（ここでは、Ｎ＝３）の縦長画素に分割される。また、図１５に示すように、カラー画素をＮ個の横長画素に分割した液晶パネルも使用されている。【０００６】
横長画素を有する液晶パネルでは、縦長画素を有する液晶パネルと比べて、ゲート線の本数はＮ倍になり、データ線の本数はＮ分の１になる。一般に、データ線駆動回路は、ゲート線駆動回路よりも複雑な回路構成を有し、製造コストが高い。このため、横長画素を有する液晶パネルを用いれば、縦長画素を有する液晶パネルを用いた場合よりも駆動回路のコストを低減することができる。【０００７】
また、アクティブマトリクス基板上にゲート線駆動回路を画素回路などと一体に形成する技術（ゲートドライバモノリシック技術と呼ばれる）が、広く実用化されている。横長画素を用いたためにゲート線の本数が増加しても、ゲートドライバモノリシック技術を用いれば、ゲート線の増加に伴うゲート線駆動回路のコスト上昇を抑制することができる。一方、データ線の本数を削減することにより、アクティブマトリクス基板上に形成しにくいデータ線駆動回路の回路量を削減し、液晶表示装置のコストを低減することができる。【０００８】
横長画素を有するＦＦＳモードの液晶パネルは、例えば、特許文献１に記載されている。特許文献１には、ゲート線、データ線、ＴＦＴ、および、画素電極よりも上層に各種の形状を有する共通電極を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】日本国特開２０１３−１８２１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
横長画素を有する液晶パネルでは、縦長画素を有する液晶パネルと比べて、１本のデータ線がゲート線と交差する回数が多く、データ線の負荷（容量）が大きい。データ線の負荷が大きいと、消費電流が増大する。また、データ線の負荷が大きいと、データ線に入力した信号の鈍りが大きくなり、所定時間内に画素回路に電圧を正しく書き込めないことがある。このため、横長画素を有する液晶パネルには、輝度低下や輝度むらなどの表示不良が発生しやすいという問題がある。【００１１】
特許文献１には、データ線の負荷を削減するために、保護絶縁膜に有機膜を用いる方法が記載されている。しかしながら、この方法には、製造コストが増加し、透過率が低下するという課題がある。データ線の負荷に起因する表示不良は、横長画素を有するＦＦＳモードの液晶パネルで発生しやすいが、これに限らず、縦長画素を有する液晶パネルでも、縦電界方式の液晶パネルでも発生する。【００１２】
それ故に、本発明は、データ線の負荷に起因する表示不良を抑制したアクティブマトリクス基板、および、これを備えた液晶パネルを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の局面は、アクティブマトリクス基板であって、
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを備え、
前記共通電極は、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きを有することを特徴とする。【００１４】
本発明の第２の局面は、本発明の第１の局面において、
前記共通電極は、前記スイッチング素子の前記データ線側の電極の配置領域およびチャネル領域を含む領域に形成されたスイッチング素子上の切り欠きをさらに有することを特徴とする。【００１５】
本発明の第３の局面は、本発明の第２の局面において、
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、一体に形成されていることを特徴とする。【００１６】
本発明の第４の局面は、本発明の第３の局面において、
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、前記画素回路ごとに形成されていることを特徴とする。【００１７】
本発明の第５の局面は、本発明の第３の局面において、
前記データ線上の切り欠きと前記スイッチング素子上の切り欠きとは、前記第２方向に隣接する複数の画素回路ごとに形成されていることを特徴とする。【００１８】
本発明の第６の局面は、本発明の第１の局面において、
前記データ線は複数の材料を積層して形成された配線であり、
前記複数の材料に含まれる第１材料は、前記画素電極の材料と同じであることを特徴とする。【００１９】
本発明の第７の局面は、本発明の第６の局面において、
前記スイッチング素子は半導体層を含み、
前記複数の材料に含まれる第２材料は、前記半導体層の材料と同じであることを特徴とする。【００２０】
本発明の第８の局面は、本発明の第１の局面において、
前記共通電極は、前記画素電極に対応して、前記第１方向に延伸する複数のスリットを有することを特徴とする。【００２１】
本発明の第９の局面は、本発明の第１の局面において、
前記画素回路の前記第１方向の長さは、前記画素回路の前記第２方向の長さよりも長いことを特徴とする。【００２２】
本発明の第１０の局面は、本発明の第１の局面において、
前記スイッチング素子は、前記ゲート線に接続された制御電極と、前記データ線に接続された第１導通電極と、前記画素電極に接続された第２導通電極とを有することを特徴とする。【００２３】
本発明の第１１の局面は、液晶パネルであって、
アクティブマトリクス基板と、
前記アクティブマトリクス基板に対向して配置され、ブラックマトリクスを有する対向基板とを備え、
前記アクティブマトリクス基板は、
第１方向に延伸する複数のゲート線と、
第２方向に延伸する複数のデータ線と、
前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路と、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に形成された保護絶縁膜と、
前記保護絶縁膜の上層に形成された共通電極とを含み、
前記共通電極は、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きを有し、
前記ブラックマトリクスは、前記ゲート線、前記データ線、前記スイッチング素子、および、前記データ線上の切り欠きの配置領域を含む領域に対向する位置に形成されていることを特徴とする。【００２４】
本発明の第１２の局面は、本発明の第１１の局面において、
前記対向基板は、前記データ線上の切り欠きに対向する位置に柱スペーサを有することを特徴とする。【００２５】
本発明の第１３の局面は、アクティブマトリクス基板の製造方法であって、
第１方向に延伸する複数のゲート線と、第２方向に延伸する複数のデータ線と、前記ゲート線と前記データ線の交点に対応して配置され、それぞれがスイッチング素子および画素電極を含む複数の画素回路とを形成するステップと、
前記ゲート線、前記データ線、前記スイッチング素子、および、前記画素電極よりも上層に保護絶縁膜を形成するステップと、
前記保護絶縁膜の上層に、前記データ線の配置領域の一部を含む領域に形成され、かつ、前記第２方向に延伸する部分を有するデータ線上の切り欠きと、横電界を発生させるためのスリットとを有する共通電極を形成するステップとを備える。【００２６】
本発明の第１４の局面は、本発明の第１３の局面において、
前記データ線は、第１材料を含む複数の材料を積層して形成された配線であり、
前記ゲート線と前記データ線と前記画素回路とを形成するステップは、前記データ線のうち前記第１材料で形成された層を前記画素電極と共に形成するステップを含むことを特徴とする。【００２７】
本発明の第１５の局面は、本発明の第１４の局面において、
前記スイッチング素子は半導体層を含み、
前記複数の材料は第２材料を含み、
前記ゲート線と前記データ線と前記画素回路とを形成するステップは、前記データ線のうち前記第２材料で形成された層を前記半導体層と共に形成するステップを含むことを特徴とする。
【発明の効果】
【００２８】
本発明の第１の局面によれば、共通電極にデータ線上の切り欠きを形成することにより、データ線と共通電極との間に発生する寄生容量を削減し、データ線の負荷（容量）を削減することができる。したがって、データ線の負荷に起因する輝度低下や輝度むらなどの表示不良を防止することができる。【００２９】
本発明の第２の局面によれば、共通電極にスイッチング素子上の切り欠きを形成することにより、スイッチング素子のデータ線側の電極およびチャネル領域と共通電極との間に発生する寄生容量を削減し、データ線の負荷をさらに削減することができる。【００３０】
本発明の第３の局面によれば、２種類の切り欠きを一体に形成することにより、２種類の切り欠きを別々に形成するよりもデータ線の負荷を削減することができる。【００３１】
本発明の第４の局面によれば、画素回路ごとに切り欠きを形成することにより、共通電極の抵抗の面内ばらつきを抑制し、共通電極の電圧を場所に依存せずに一定にすることができる。【００３２】
本発明の第５の局面によれば、複数の画素回路ごとに切り欠きを形成することにより、データ線の負荷をさらに削減することができる。【００３３】
本発明の第６の局面によれば、画素電極と同じ材料で形成された層を有するデータ線を用いることにより、データ線の抵抗を低減することができる。【００３４】
本発明の第７の局面によれば、スイッチング素子の半導体層と同じ材料で形成された層を有するデータ線を用いることにより、データ線の抵抗をさらに低減することができる。【００３５】
本発明の第８の局面によれば、共通電極に第１方向に延伸するスリットを形成することにより、共通電極と画素電極を用いて液晶層に横方向の電界を印加することができる。【００３６】
本発明の第９の局面によれば、画素回路のゲート線の延伸方向の長さがデータ線の延伸方向の長さよりも長く、データ線の負荷に起因する表示不良が発生しやすい場合でも、共通電極にデータ線上の切り欠きを形成することにより、データ線の負荷を削減し、データ線の負荷に起因する表示不良を防止することができる。【００３７】
本発明の第１０の局面によれば、スイッチング素子がゲート線とデータ線と画素電極に接続されたアクティブマトリクス基板について、データ線の負荷に起因する表示不良を防止することができる。【００３８】
本発明の第１１の局面によれば、データ線上の切り欠きに対向して対向基板にブラックマトリクスを形成することにより、データ線上の切り欠きを設けたことによる配向乱れの影響を隠すことができる。【００３９】
本発明の第１２の局面によれば、データ線上の切り欠きに対向して対向基板に柱スペーサを形成することにより、柱スペーサによる配向乱れの影響を隠すために、ブラックマトリクスを余分に配置する必要がない。また、データ線が形成された部分はスイッチング素子が形成された部分と比べて平坦であるので、アクティブマトリクス基板と対向基板の間隔を安定的に一定に保つことができる。【００４０】
本発明の第１３の局面によれば、横電界を発生させるためのスリットと同じ工程でデータ線上の切り欠きを形成することにより、データ線の負荷に起因する表示不良を防止するために、データ線上の切り欠きを有する共通電極を備えたアクティブマトリクス基板を工程を増加させることなく製造することができる。【００４１】
本発明の第１４の局面によれば、データ線のある層を画素電極と共に第１材料で形成することにより、データ線の抵抗を低減したアクティブマトリクス基板を工程を増加させることなく製造することができる。【００４２】
本発明の第１５の局面によれば、データ線の他の層をスイッチング素子の半導体層と共に第２材料で形成することにより、データ線の抵抗をさらに低減したアクティブマトリクス基板を工程を増加させることなく製造することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。
【図２】図１に示すアクティブマトリクス基板の平面図である。
【図３】図１に示す液晶パネルのレイアウト図である。
【図４】図１に示すアクティブマトリクス基板の共通電極以外のパターンを示す図である。
【図５】図１に示すアクティブマトリクス基板の共通電極のパターンを示す図である。
【図６】図１に示す対向基板のパターンを示す図である。
【図７Ａ】図１に示すアクティブマトリクス基板の製造方法を示す図である。
【図７Ｂ】図７Ａの続図である。
【図７Ｃ】図７Ｂの続図である。
【図７Ｄ】図７Ｃの続図である。
【図７Ｅ】図７Ｄの続図である。
【図７Ｆ】図７Ｅの続図である。
【図７Ｇ】図７Ｆの続図である。
【図７Ｈ】図７Ｇの続図である。
【図７Ｉ】図７Ｈの続図である。
【図８】図１に示す液晶パネルの断面図である。
【図９】本発明の第２の実施形態に係るアクティブマトリクス基板のレイアウト図である。
【図１０】図９に示すアクティブマトリクス基板の共通電極のパターンを示す図である。
【図１１Ａ】本発明の第３の実施形態に係るアクティブマトリクス基板の製造方法を示す図である。
【図１１Ｂ】図１１Ａの続図である。
【図１１Ｃ】図１１Ｂの続図である。
【図１１Ｄ】図１１Ｃの続図である。
【図１１Ｅ】本発明の第３の実施形態に係るアクティブマトリクス基板に形成される要素の断面図である。
【図１２】本発明の第３の実施形態に係る液晶パネルの断面図である。
【図１３】本発明の第４の実施形態に係るアクティブマトリクス基板の共通電極のパターンを示す図である。
【図１４】縦長画素を示す図である。
【図１５】横長画素を示す図である。
【発明を実施するための形態】
【００４４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアクティブマトリクス基板を備えた液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置１は、液晶パネル２、表示制御回路３、ゲート線駆動回路４、データ線駆動回路５、および、バックライト６を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数であるとする。
【００４５】
液晶パネル２は、横長画素を有するＦＦＳモードの液晶パネルである。液晶パネル２は、アクティブマトリクス基板１０と対向基板４０を貼り合わせ、２枚の基板の間に液晶層を設けた構造を有する。対向基板４０には、ブラックマトリクス（図示せず）などが形成される。アクティブマトリクス基板１０には、ｍ本のゲート線Ｇ１〜Ｇｍ、ｎ本のデータ線Ｓ１〜Ｓｎ、（ｍ×ｎ）個の画素回路２０、および、共通電極３０（点模様部）などが形成される。アクティブマトリクス基板１０には、ゲート線駆動回路４として機能する半導体チップと、データ線駆動回路５として機能する半導体チップとが実装される。なお、図１は液晶表示装置１の構成を模式的に示すものであり、図１に記載された要素の形状は正確ではない。
【００４６】
以下、ゲート線が延伸する方向（図面では水平方向）を行方向、データ線が延伸する方向（図面では垂直方向）を列方向という。ゲート線Ｇ１〜Ｇｍは、行方向に延伸し、互いに平行に配置される。データ線Ｓ１〜Ｓｎは、列方向に延伸し、互いに平行に配置される。ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎは、（ｍ×ｎ）箇所で交差する。（ｍ×ｎ）個の画素回路２０は、ゲート線Ｇ１〜Ｇｍとデータ線Ｓ１〜Ｓｎの交差点に対応して２次元状に配置される。液晶表示装置１がＮ色を用いてカラー表示を行う場合、（ｍ×ｎ）個の画素回路２０は、列方向に（ｍ／Ｎ）個ずつ、行方向にｎ個ずつ並んだ（ｍ／Ｎ×ｎ）個のカラー画素に相当する。
【００４７】
画素回路２０は、Ｎチャネル型のＴＦＴ２１と画素電極２２を含んでいる。ｉ行ｊ列目の画素回路２０に含まれるＴＦＴ２１のゲート電極はゲート線Ｇｉに接続され、ソース電極はデータ線Ｓｊに接続され、ドレイン電極は画素電極２２に接続される。ゲート線Ｇ１〜Ｇｍ、データ線Ｓ１〜Ｓｎ、ＴＦＴ２１、および、画素電極２２よりも上層に、保護絶縁膜（図示せず）が形成される。共通電極３０は、保護絶縁膜の上層に形成される。画素電極２２と共通電極３０は、保護絶縁膜を挟んで対向する。バックライト６は、液晶パネル２の背面側に配置され、液晶パネル２の背面に光を照射する。
【００４８】
表示制御回路３は、ゲート線駆動回路４に対して制御信号Ｃ１を出力し、データ線駆動回路５に対して制御信号Ｃ２とデータ信号Ｄ１を出力する。ゲート線駆動回路４は、制御信号Ｃ１に基づきゲート線Ｇ１〜Ｇｍを駆動する。データ線駆動回路５は、制御信号Ｃ２とデータ信号Ｄ１に基づき、データ線Ｓ１〜Ｓｎを駆動する。より詳細には、ゲート線駆動回路４は、各水平期間（ライン期間）において、ゲート線Ｇ１〜Ｇｍの中から１本のゲート線を選択し、選択したゲート線にハイレベル電圧を印加する。データ線駆動回路５は、各水平期間において、データ線Ｓ１〜Ｓｎに対してデータ信号Ｄ１に応じたｎ個のデータ電圧をそれぞれ印加する。これにより１水平期間内にｎ個の画素回路２０が選択され、選択されたｎ個の画素回路２０にｎ個のデータ電圧がそれぞれ書き込まれる。
【００４９】
図２は、アクティブマトリクス基板１０の平面図である。図２には、アクティブマトリクス基板１０に形成される要素の一部が記載されている。図２に示すように、アクティブマトリクス基板１０は、対向基板４０に対向する対向領域１１と、対向基板４０に対向しない非対向領域１２とに分けられる。図２では、非対向領域１２は、対向領域１１の右側および下側に位置する。対向領域１１には、画素回路２０を配置するための表示領域１３（破線で示す領域）が設定される。対向領域１１から表示領域１３を除いた部分を額縁領域１４という。
【００５０】
表示領域１３には、（ｍ×ｎ）個の画素回路２０、ｍ本のゲート線２３、および、ｎ本のデータ線２４が形成される。（ｍ×ｎ）個の画素回路２０は、表示領域１３内に２次元状に配置される。非対向領域１２には、共通電極信号を入力するための外部端子１５が設けられる。外部端子１５から入力された共通電極信号を共通電極３０に印加するために、額縁領域１４には、ゲート線２３と同じ配線層に形成された第１共通幹配線１６と、データ線２４と同じ配線層に形成された第２共通幹配線１７とが形成される。図２では、第１共通幹配線１６は表示領域１３の上側、左側および下側に形成され、第２共通幹配線１７は表示領域１３の右側に形成されている。また、図２のＡ１部とＡ２部には、共通電極３０と第１共通幹配線１６と第２共通幹配線１７とを接続する繋ぎ換え回路（図示せず）が形成される。非対向領域１２には、ゲート線駆動回路４を実装するための実装領域１８と、データ線駆動回路５を実装するための実装領域１９とが設定される。
【００５１】
図３は、液晶パネル２のレイアウト図である。図３には、アクティブマトリクス基板１０のパターンと対向基板４０のパターンとが重ねて記載されている。図３を３枚の図面に分けて説明する。図４は、アクティブマトリクス基板１０の共通電極３０以外のパターンを示す図である。図５は、アクティブマトリクス基板１０の共通電極３０のパターンを示す図である。図６は、対向基板４０のパターンを示す図である。なお、図面の理解を容易にするために、図３では、図４に示すパターンは細線で、図６に示すパターンは太線で、図５に示すパターンは中間の太さの線で記載されている。
【００５２】
図４に示すように、ゲート線２３（左下がり斜線部）は、途中で屈折しながら行方向に延伸する。データ線２４（右下がり斜線部）は、ゲート線２３との交点近傍で屈折しながら列方向に延伸する。ゲート線２３とデータ線２４は、異なる配線層に形成される。ゲート線２３とデータ線２４の交点近傍には、ＴＦＴ２１が形成される。ゲート線２３とデータ線２４によって仕切られた領域には、画素電極２２が形成される。ＴＦＴ２１のゲート電極はゲート線２３に接続され、ソース電極はデータ線２４に接続され、ドレイン電極は画素電極２２に接続される。画素電極２２の行方向の長さは、画素電極２２の列方向の長さよりも長い。このように液晶パネル２は、ゲート線２３とデータ線２４の交点に対応して配置された複数の画素回路２０を備えている。また、画素回路２０の行方向の長さは、画素回路２０の列方向の長さよりも長い。
【００５３】
共通電極３０は、ＴＦＴ２１、画素電極２２、ゲート線２３、および、データ線２４よりも上層（すなわち、液晶層に近い側）に形成された保護絶縁膜のさらに上層に形成される。図５に示すように、共通電極３０は、以下の部分を除いて、表示領域１３の全面を覆うように形成される。共通電極３０は、画素電極２２と共に液晶層に印加する横電界を発生させるために、画素電極２２に対応して複数のスリット３１を有する。図５では、共通電極３０は、１個の画素電極２２に対応して７個のスリット３１を有する。スリット３１の行方向の長さは、列方向の長さよりも長い。スリット３１は、中間付近で屈折する。屈折したスリット３１を共通電極３０に形成することにより、液晶パネル２の視野角を広くすることができる。
【００５４】
共通電極３０は、データ線２４の配置領域の一部を含む領域に形成され、かつ、列方向に延伸する部分を有する切り欠き３２を有する。また、共通電極３０は、ＴＦＴ２１のソース電極の配置領域およびチャネル領域を含む領域に形成された切り欠き３３を有する。以下、前者を「データ線上の切り欠き」、後者を「ＴＦＴ上の切り欠き」という。データ線上の切り欠き３２は、データ線２４に沿った略長方形形状を有する。また、図５では、データ線上の切り欠き３２とＴＦＴ上の切り欠き３３とは一体に形成されており、画素回路２０ごとに形成されている。なお、共通電極３０はＴＦＴ上の切り欠き３３を有することが好ましいが、必ずしもＴＦＴ上の切り欠き３３を有する必要はない。
【００５５】
データ線上の切り欠き３２は、データ線２４の配置領域の全体を含む領域ではなく、データ線２４の配置領域の一部を含む領域に形成される。言い換えると、データ線２４の配置領域の残部には、データ線上の切り欠き３２は形成されておらず、共通電極３０が存在する。このため共通電極３０は、図５に示すブリッジ部分３４で行方向に接続された形状を有する。ブリッジ部分３４は、行方向に隣接する２個の画素電極２２がある場合に、一方の画素電極２２に対向する共通電極３０と他方の画素電極２２に対向する共通電極３０とを電気的に接続し、共通電極３０の抵抗の面内ばらつきを低減するために設けられる。
【００５６】
対向基板４０は、アクティブマトリクス基板１０に対向して配置される。図６に示すように、対向基板４０には、画素電極２２に対向する位置に開口４２を有するブラックマトリクス４１が形成される。ブラックマトリクス４１は、ＴＦＴ２１、ゲート線２３、データ線２４、および、データ線上の切り欠き３２を含む領域に対向する位置に形成される。また、ブラックマトリクス４１は、スリット３１の端部を覆うように形成される。
【００５７】
アクティブマトリクス基板１０と対向基板４０の間隔を一定に保つために、対向基板４０には柱スペーサ４３が形成される。柱スペーサ４３は、図６に示すように、データ線上の切り欠き３２に対向する位置に形成される。
【００５８】
以下、図７Ａ〜図７Ｉを参照して、アクティブマトリクス基板１０の製造方法を説明する。図７Ａ〜図７Ｉの（ａ）〜（ｄ）には、それぞれ、ゲート線２３、データ線２４、ＴＦＴ２１、および、繋ぎ換え回路を形成する過程が記載されている。なお、以下の説明において、基板上に形成される各種の膜の厚さは、膜の機能や材質などに応じて好適に決定される。膜の厚さは、例えば、１０ｎｍ〜１μｍ程度である。
【００５９】
（第１工程）ゲート層パターンの形成（図７Ａ）
ガラス基板１０１上にスパッタリング法によって、Ｔｉ（チタン）、Ａｌ（アルミニウム）、および、Ｔｉを順次成膜する。続いて、フォトリソグラフィ法とエッチングを用いてゲート層をパターニングし、ゲート線２３、ＴＦＴ２１のゲート電極１１１、第１共通幹配線１６などを形成する。ここで、フォトリソグラフィ法とエッチングを用いたパターニングとは、以下の処理をいう。まず、基板にフォトレジストを塗布する。次に、所望のパターンを有するフォトマスクを被せて基板を露光することにより、基板上にフォトマスクと同じパターンにフォトレジストを残す。次に、残したフォトレジストをマスクとして基板をエッチングすることにより、基板の表面にパターンを形成する。最後に、フォトレジストを剥離する。
【００６０】
（第２工程）半導体層の形成（図７Ｂ）
図７Ａに示す基板にＣＶＤ（Chemical Vapor Deposition ）法によって、ゲート絶縁膜となるＳｉＮｘ（窒化シリコン）膜１２１と、アモルファスＳｉ（アモルファスシリコン）膜１２２と、リンがドープされたｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。続いて、フォトリソグラフィ法とエッチングを用いて半導体層をパターニングし、ＴＦＴ２１のゲート電極１１１上に島状にアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３からなる半導体層を形成する。
【００６１】
（第３工程）ソース層パターンの形成（図７Ｃ）
図７Ｂに示す基板にスパッタリング法によって、ＭｏＮｂ（モリブデンニオブ）膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層をパターニングし、データ線２４の主導体部１３１、ＴＦＴ２１の導体部１３２、第２共通幹配線１７の主導体部１３３などを形成する。ＴＦＴ２１の導体部１３２は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程完了時点では、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域は、データ線２４の主導体部１３１と一体に形成されている。
【００６２】
（第４工程）画素電極の形成（図７Ｄ〜図７Ｇ）
図７Ｃに示す基板にスパッタリング法によって、画素電極２２となるＩＺＯ（酸化インジウム亜鉛）膜１４１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて画素電極層をパターニングする。第４工程では、画素電極２２の位置とソース層パターンの位置（ただし、ＴＦＴ２１のチャネル領域の位置を除く）にフォトレジスト１４２を残すフォトマスクが使用される。このため露光後には、画素電極２２の位置、および、ソース層パターンの位置からＴＦＴ２１のチャネル領域の位置を除いた位置にフォトレジスト１４２が残る（図７Ｄ）。フォトレジスト１４２をマスクとして、まずウェットエッチングによってＩＺＯ膜１４１とＴＦＴ２１のチャネル領域の位置に存在する導体部１３２とをエッチングし、続いてドライエッチングによってＴＦＴ２１のチャネル領域の位置に存在するｎ＋アモルファスＳｉ膜１２３をエッチングする（図７Ｅ、図７Ｆ）。図７Ｅには、導体部１３２のエッチングが完了した時点の基板が記載されている。図７Ｆには、ｎ＋アモルファスＳｉ膜１２３のエッチングが完了した時点の基板が記載されている。図７Ｆに示すように、ドライエッチングによって、ＴＦＴ２１のチャネル領域に存在するアモルファスＳｉ膜１２２の膜厚は薄くなる。最後にフォトレジスト１４２を剥離することにより、図７Ｇに示す基板が得られる。図７Ｇに示す基板では、ＴＦＴ２１のチャネル領域が形成され、ＴＦＴ２１のソース電極１４３とドレイン電極１４４は分離された状態になる。データ線２４の主導体部１３１、ＴＦＴ２１のソース電極１４３とドレイン電極１４４、および、第２共通幹配線１７の主導体部１３３の上層には、ＩＺＯ膜１４１が残る。主導体部１３１とその上層のＩＺＯ膜１４１とによって、データ線２４が形成される。主導体部１３３とその上層のＩＺＯ膜１４１とによって、第２共通幹配線１７が形成される。
【００６３】
（第５工程）保護絶縁膜の形成（図７Ｈ）
図７Ｇに示す基板にＣＶＤ法によって、保護絶縁膜となる２層のＳｉＮｘ膜１５１、１５２を順次成膜する。下層ＳｉＮｘ膜１５１の成膜条件と上層ＳｉＮｘ膜１５２の成膜条件は異なる。例えば、下層ＳｉＮｘ膜１５１には高温条件で成膜した膜密度が高い薄膜が使用され、上層ＳｉＮｘ膜１５２には低温条件で成膜した膜密度が低い厚膜が使用される。続いて、フォトリソグラフィ法とエッチングを用いて、第５工程で成膜された２層のＳｉＮｘ膜１５１、１５２、および、第２工程で成膜されたＳｉＮｘ膜１２１をパターニングする。繋ぎ換え回路を形成する位置には、図７Ｈ（ｄ）に示すように、２層のＳｉＮｘ膜１５１、１５２とＳｉＮｘ膜１２１を貫通するコンタクトホール１５３、および、２層のＳｉＮｘ膜１５１、１５２を貫通するコンタクトホール１５４が形成される。
【００６４】
（第６工程）共通電極の形成（図７Ｉ）
図７Ｈに示す基板にスパッタリング法によって、共通電極３０となるＩＺＯ膜を成膜する。続いて、フォトリソグラフィ法とエッチングを用いて共通電極層をパターニングし、共通電極３０と繋ぎ換え電極１６１を形成する。図７Ｉ（ｄ）に示すように、繋ぎ換え電極１６１は、コンタクトホール１５３の位置で第１共通幹配線１６に直接接触し、コンタクトホール１５４の位置でＩＺＯ膜１４１を介して第２共通幹配線１７の主導体部１３３に電気的に接続される。また、繋ぎ換え電極１６１は、共通電極３０と一体に形成される。したがって、繋ぎ換え電極１６１を用いて、共通電極３０と第１共通幹配線１６と第２共通幹配線１７とを電気的に接続することができる。
【００６５】
第６工程で使用されるフォトマスクは、スリット３１とデータ線上の切り欠き３２とＴＦＴ上の切り欠き３３とに対応したパターンを有する。このようなフォトマスクを用いることにより、スリット３１とデータ線上の切り欠き３２とＴＦＴ上の切り欠き３３とを有する共通電極３０を形成することができる。なお、図７Ｉ（ｂ）ではデータ線２４の上部に共通電極３０は形成されていないが、図５に示すブリッジ部分３４ではデータ線２４の上部に共通電極３０が形成される。以上に述べた第１〜第６工程を実行することにより、図７Ｉに示す断面構造を有するアクティブマトリクス基板１０を製造することができる。
【００６６】
本実施形態に係る製造方法では、第１〜第６工程において、異なるフォトマスクを用いてフォトリソグラフィ法が実行される。本実施形態に係る製造方法で使用されるフォトマスクは、全部で６枚である。なお、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３１を形成するときに、上記の材料に代えて、Ｃｕ（銅）、Ｍｏ（モリブデン）、Ａｌ、Ｔｉ、ＴｉＮ（窒化チタン）、これらの合金、あるいは、これら金属の積層膜を用いてもよい。例えば、ゲート線２３やデータ線２４の主導体部１３１の配線材料として、ＭｏＮｂの上層にＡｌ合金を積層し、さらにＡｌ合金の上層にＭｏＮｂを積層した３層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０を形成するときに、ＩＺＯに代えてＩＴＯ（酸化インジウムスズ）を用いてもよい。また、第５工程で保護絶縁膜を形成するときに、２層のＳｉＮｘ膜に代えて１層のＳｉＮｘ膜を成膜してもよい。また、ＳｉＮｘ膜に代えて、ＳｉＯｘ（酸化シリコン）膜、ＳｉＯＮ（窒化酸化シリコン）膜、あるいは、これらの積層膜を用いてもよい。
【００６７】
対向基板４０は、開口４２を有するブラックマトリクス４１をガラス基板上に形成し、その上にカラーフィルタ層とオーバーコート層を形成し、さらにデータ線上の切り欠き３２に対向する位置に柱スペーサ４３を設けることにより形成される。さらに、アクティブマトリクス基板１０の液晶層側の表面上と、対向基板４０の液晶層側の表面上には、それぞれ水平配向膜（図示せず）が設けられ、液晶分子の初期配向の方向を設定するための表面処理が施される。アクティブマトリクス基板１０と対向基板４０を対向して配置し、２枚の基板の間に液晶層を設けることにより、液晶パネル２を構成することができる。
【００６８】
図８は、液晶パネル２の断面図である。図８には、図３のＢ−Ｂ’線断面が記載されている。アクティブマトリクス基板１０は、Ｂ−Ｂ’線上では以下の構成を有する。ガラス基板１０１上にはゲート絶縁膜として機能するＳｉＮｘ膜１２１が形成され、ＳｉＮｘ膜１２１上の所定位置には画素電極２２とデータ線２４が形成される。データ線２４は、主導体部１３１とＩＺＯ膜１４１を含んでいる。ＩＺＯ膜１４１は、画素電極２２と共に上記第４工程において、主導体部１３１の上層に形成される。画素電極２２とデータ線２４よりも上層には、保護絶縁膜として機能する２層のＳｉＮｘ膜１５１、１５２が形成される。上層ＳｉＮｘ膜１５２上の所定位置には、共通電極３０が形成される。共通電極３０はデータ線上の切り欠き３２を有し、データ線２４の上部には共通電極３０は存在しない。
【００６９】
対向基板４０のガラス基板１０２の一方の面には、ブラックマトリクス４１が形成される。ガラス基板１０２のブラックマトリクス４１を形成した側の面には、カラーフィルタ層４４とオーバーコート層４５が形成される。アクティブマトリクス基板１０と対向基板４０は対向して配置され、２枚の基板の間には液晶層４６が設けられる。なお、図８では、水平配向膜は省略されている。
【００７０】
以下、本実施形態に係るアクティブマトリクス基板１０および液晶パネル２の効果を説明する。アクティブマトリクス基板１０の共通電極３０は、データ線２４の配置領域の一部を含む領域に形成された、データ線上の切り欠き３２を有する。このため、データ線２４の配置領域の一部の上部には、共通電極３０が存在しない。したがって、アクティブマトリクス基板１０によれば、データ線２４と共通電極３０の間に発生する寄生容量を削減し、データ線２４の負荷（容量）を削減することができる。よって、データ線２４の負荷に起因する輝度低下や輝度むらなどの表示不良を防止することができる。
【００７１】
また、共通電極３０は、ＴＦＴ２１のソース電極の配置領域およびチャネル領域を含む領域に形成された、ＴＦＴ上の切り欠き３３を有する。このため、ＴＦＴ２１のソース電極の配置領域およびチャネル領域の上部にも、共通電極３０は存在しない。したがって、ＴＦＴ２１のソース電極の配置領域およびチャネル領域と共通電極３０との間に発生する寄生容量を削減し、データ線２４の負荷をさらに削減することができる。よって、データ線２４の負荷に起因する表示不良をより効果的に防止することができる。
【００７２】
ＴＦＴ２１の上部に電極を設けた場合、設けた電極がＴＦＴ２１の動作に影響を及ぼすことがある。例えば、電極を設けたために、ＴＦＴ２１のオフリーク電流が増大することがある。アクティブマトリクス基板１０の共通電極３０は、ＴＦＴ上の切り欠き３３を有する。したがって、アクティブマトリクス基板１０によれば、ＴＦＴ２１のオフリーク電流を抑制することができる。
【００７３】
また、共通電極３０は、ブリッジ部分３４を有する。このため、ある画素電極２２に対向する共通電極３０と、行方向に隣接する画素電極２２に対向する共通電極３０とは、ブリッジ部分３４によって電気的に接続される。したがって、共通電極３０の抵抗の面内ばらつきを低減し、シャドーイングなどの表示不良を抑制することができる。
【００７４】
また、データ線２４の主導体部１３１の上層には、画素電極２２と同じ工程で形成されたＩＺＯ膜１４１が存在する。このようにデータ線２４は、主導体部１３１とＩＺＯ膜１４１からなる積層構造を有する。このような積層構造を用いることにより、データ線２４の抵抗を削減し、データ線２４に入力した信号の鈍りを抑制することができる。
【００７５】
アクティブマトリクス基板１０では、共通電極３０にデータ線上の切り欠き３２を設けたために、データ線２４上の信号による電界の影響を受けて、データ線２４近傍の液晶分子の配向が乱れる。配向乱れの影響を隠すために、対向基板４０のブラックマトリクス４１は、データ線上の切り欠き３２の配置領域を含む領域に対向する位置に形成される。したがって、本実施形態に係る液晶パネル２によれば、データ線上の切り欠き３２を設けたことによる配向乱れの影響（残像やコントラストの低下など）を隠すことができる。
【００７６】
なお、データ線２４近傍の領域は、元々、透過率に対する貢献度が低い（データ線２４は不透明で、この領域ではデータ線２４の厚みによる配向乱れが生じやすいため）。このため、この領域をブラックマトリクス４１で隠しても、透過率はそれほど低下しない。特に、横長画素を有する液晶パネル２では、データ線２４近傍の領域は透過率に対する貢献度が低い。
【００７７】
また、柱スペーサ４３は、データ線上の切り欠き３２に対向する位置に配置される。このため、柱スペーサ４３は、ブラックマトリクス４１によって覆われる位置に配置される（図６を参照）。したがって、本実施形態に係る液晶パネル２によれば、柱スペーサ４３による配向乱れの影響を隠すために、ブラックマトリクス４１を余分に配置する必要がない。また、データ線２４が形成された部分は、ＴＦＴ２１が形成された部分と比べて平坦である。したがって、液晶パネル２によれば、アクティブマトリクス基板１０と対向基板４０の間隔を安定的に一定に保つことができる。
【００７８】
以上に示すように、本実施形態に係るアクティブマトリクス基板１０は、第１方向（行方向）に延伸する複数のゲート線２３と、第２方向（列方向）に延伸する複数のデータ線２４と、ゲート線とデータ線の交点に対応して配置され、それぞれがスイッチング素子（ＴＦＴ２１）および画素電極２２を含む複数の画素回路２０と、ゲート線２３、データ線２４、スイッチング素子、および、画素電極２２よりも上層に形成された保護絶縁膜（ＳｉＮｘ膜１５１、１５２）と、保護絶縁膜の上層に形成された共通電極３０とを備えている。共通電極３０は、データ線２４の配置領域の一部を含む領域に形成され、かつ、第２方向に延伸する部分を有するデータ線上の切り欠き３２を有する。本実施形態に係るアクティブマトリクス基板１０によれば、共通電極３０にデータ線上の切り欠き３２を形成することにより、データ線２４の負荷（容量）を削減し、データ線２４の負荷に起因する輝度低下や輝度むらなどの表示不良を防止することができる。
【００７９】
また、共通電極３０は、スイッチング素子のデータ線側の電極（ＴＦＴ２１のソース電極）の配置領域およびチャネル領域を含む領域に形成されたスイッチング素子上の切り欠き（ＴＦＴ上の切り欠き３３）を有する。したがって、スイッチング素子のデータ線側の電極およびチャネル領域と共通電極３０との間に発生する寄生容量を削減し、データ線２４の負荷をさらに削減することができる。また、データ線上の切り欠き３２とスイッチング素子上の切り欠きとは、一体に形成されている。したがって、２種類の切り欠きを別々に形成する場合よりもデータ線２４の負荷を削減することができる。また、データ線上の切り欠き３２とスイッチング素子上の切り欠きとは、画素回路２０ごとに形成されている。したがって、共通電極３０の抵抗の面内ばらつきを抑制し、共通電極３０の電圧を場所に依存せずに一定にすることができる。また、データ線２４は複数の材料を積層して形成された配線であり、複数の材料に含まれる第１材料（ＩＺＯ）は画素電極２２の材料と同じである。このように画素電極２２と同じ材料で形成された層を有するデータ線２４を用いることにより、データ線２４の抵抗を低減することができる。
【００８０】
また、共通電極３０は、画素電極２２ごとに、第１方向に延伸する複数のスリット３１を有する。したがって、共通電極３０と画素電極２２を用いて液晶層に横方向の電界を印加することができる。また、画素回路２０の第１方向の長さは、画素回路２０の第２方向の長さよりも長い。したがって、画素回路２０のゲート線２３の延伸方向の長さがデータ線２４の延伸方向の長さよりも長く、データ線２４の負荷に起因する表示不良が発生しやすい場合でも、共通電極３０にデータ線上の切り欠き３２を形成することにより、データ線２４の負荷を削減し、データ線２４の負荷に起因する表示不良を防止することができる。また、スイッチング素子は、ゲート線２３に接続された制御電極（ゲート電極）と、データ線２４に接続された第１導通端子（ソース電極）と、画素電極２２に接続された第２導通端子（ドレイン電極）とを有する。したがって、スイッチング素子がゲート線２３とデータ線２４と画素電極２２に接続されたアクティブマトリクス基板１０について、データ線２４の負荷に起因する表示不良を防止することができる。
【００８１】
また、本実施形態に係る液晶パネル２は、アクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して配置され、ブラックマトリクス４１を有する対向基板４０とを備えている。ブラックマトリクス４１は、ゲート線２３、データ線２４、スイッチング素子、および、データ線上の切り欠き３２の配置領域を含む領域に対向する位置に形成される。このようにデータ線上の切り欠き３２に対向して対向基板４０にブラックマトリクス４１を形成することにより、データ線上の切り欠き３２を設けたことによる配向乱れの影響を隠すことができる。また、対向基板４０は、データ線上の切り欠き３２に対向する位置に柱スペーサ４３を有する。したがって、柱スペーサ４３による配向乱れの影響を隠すために、ブラックマトリクス４１を余分に配置する必要がない。また、データ線２４が形成された部分は、ＴＦＴ２１が形成された部分と比べて平坦であるので、アクティブマトリクス基板１０と対向基板４０の間隔を安定的に一定に保つことができる。
【００８２】
また、上記アクティブマトリクス基板１０の製造方法は、第１方向に延伸する複数のゲート線２３と、第２方向に延伸する複数のデータ線２４と、ゲート線２３とデータ線２４の交点に対応して配置され、それぞれがスイッチング素子および画素電極２２を含む複数の画素回路２０とを形成するステップ（第１〜第４工程）と、ゲート線２３、データ線２４、スイッチング素子、および、画素電極２２よりも上層に保護絶縁膜を形成するステップ（第５工程）と、保護絶縁膜の上層に、データ線２４の配置領域の一部を含む領域に形成され、かつ、第２方向に延伸する部分を有するデータ線上の切り欠き３２と、横電界を発生させるためのスリット３１とを有する共通電極３０を形成するステップとを備える。本実施形態に係るアクティブマトリクス基板１０の製造方法によれば、横電界を発生させるためのスリット３１と同じ工程でデータ線上の切り欠き３２を形成することにより、データ線２４の負荷に起因する表示不良を防止するために、データ線上の切り欠き３２を有する共通電極３０を備えたアクティブマトリクス基板１０を工程を増加させることなく製造することができる。
【００８３】
また、ゲート線２３とデータ線２４と画素回路２０とを形成するステップは、データ線２４のうち第１材料で形成された層（ＩＺＯ膜１４１）を画素電極２２と共に形成するステップ（第４工程）を含む。このようにデータ線２４のある層を画素電極２２と共に第１材料で形成することにより、データ線２４の抵抗を低減したアクティブマトリクス基板１０を工程を増加させることなく製造することができる。
【００８４】
（第２の実施形態）
本発明の第２の実施形態に係るアクティブマトリクス基板は、第１の実施形態とは異なる形状のＴＦＴ、画素電極、ゲート線、データ線、および、共通電極を備えている。以下、第１の実施形態との相違点を説明し、第１の実施形態との共通点については説明を省略する。
【００８５】
図９は、本実施形態に係るアクティブマトリクス基板のレイアウト図である。図１０は、本実施形態に係るアクティブマトリクス基板の共通電極のパターンを示す図である。なお、図面の理解を容易にするために、図９では、共通電極以外のパターンは細線で記載されている。
【００８６】
図９に示すように、ゲート線５３（左下がり斜線部）は、屈折することなく行方向に延伸する。データ線５４（右下がり斜線部）は、屈折することなく列方向に延伸する。ゲート線５３とデータ線５４の交点近傍には、ＴＦＴ５１（破線部）が形成される。ゲート線５３とデータ線５４によって仕切られた領域には、画素電極５２が形成される。画素電極５２の行方向の長さは、列方向の長さよりも長い。第１の実施形態と同様に、画素回路の行方向の長さは、画素回路の列方向の長さよりも長い。
【００８７】
共通電極６０は、ＴＦＴ５１、画素電極５２、ゲート線５３、および、データ線５４よりも上層に形成された保護絶縁膜のさらに上層に形成される。図１０に示すように、共通電極６０は、１個の画素電極５２に対応して３個のスリット６１を有する。共通電極６０は、データ線５４の配置領域の一部を含む領域に形成され、かつ、列方向に延伸する部分を有するデータ線上の切り欠き６２と、ＴＦＴ５１のソース電極の配置領域およびチャネル領域を含む領域に形成されたＴＦＴ上の切り欠き６３とを有する。データ線上の切り欠き６２とＴＦＴ上の切り欠き６３は一体に形成されており、画素回路ごとに形成されている。
【００８８】
第１の実施形態に係る液晶パネル２では、視野角を広くするために、共通電極３０には屈折したスリット３１が形成される。しかし、スリット３１に屈折点を設けると、スリット３１に平行なゲート線２３が長くなり、ゲート線２３の抵抗が増大する。また、スリット３１の屈折点近傍は透過率に対する貢献度が低いので、スリット３１に屈折点を設けると、液晶パネル２の透過率が低下する。
【００８９】
これに対して、本実施形態に係る液晶パネルでは、共通電極６０には直線状のスリット６１が形成される。したがって、本実施形態に係る液晶パネルによれば、ゲート線５３を短くしてゲート線５３の抵抗を小さくし、液晶パネルの透過率を高くすることができる。
【００９０】
液晶パネルの画素回路に含まれるＴＦＴのサイズは、画素サイズなどに応じて決定することができる。例えば、画素サイズが小さい場合には、ＴＦＴのサイズは小さくてもよい。このような場合には、図３〜図６に示す複雑な形状のＴＦＴ２１、画素電極２２、ゲート線２３、データ線２４、および、共通電極３０に代えて、図９に示す簡単な形状のＴＦＴ５１、画素電極５２、ゲート線５３、データ線５４、および、共通電極６０を使用することができる。
【００９１】
このように、第１の実施形態とは異なる形状のＴＦＴ５１、画素電極５２、ゲート線５３、データ線５４、および、共通電極６０を備えたアクティブマトリクス基板についても、共通電極６０にデータ線上の切り欠き６２を形成することにより、データ線５４の負荷を削減し、データ線５４の負荷に起因する表示不良を防止することができる。
【００９２】
（第３の実施形態）
本発明の第３の実施形態では、データ線上の切り欠きを有する共通電極を備えたアクティブマトリクス基板を、第１の実施形態とは異なる方法で製造する方法について説明する。本実施形態に係る製造方法では、第１の実施形態で説明した第１工程を実行し、次に以下に示す第２および第３工程を実行し、次に第１の実施形態で説明した第４〜第６工程を実行する。以下、図１１Ａ〜図１１Ｄを参照して、本実施形態に係る製造方法の第２および第３工程を説明する。なお、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
【００９３】
（第２工程）半導体層の形成（図１１Ａ）
図７Ａに示す基板にＣＶＤ法によって、ゲート絶縁膜となるＳｉＮｘ膜１２１と、アモルファスＳｉ膜１２２と、リンがドープされたｎ＋アモルファスＳｉ膜１２３とを連続して成膜する。第１の実施形態とは異なり、本実施形態では半導体層のパターニングを行わない。半導体層のパターニングは、ソース層のパターニングと共に第３工程で行われる。
【００９４】
（第３工程）ソース層パターンの形成（図１１Ｂ〜図１１Ｄ）
図１１Ａに示す基板にスパッタリング法によって、ＭｏＮｂ膜１７１を成膜する。続いて、フォトリソグラフィ法とエッチングを用いてソース層と半導体層をパターニングし、データ線２４の主導体部１３１、ＴＦＴ２１の導体部１３２、第２共通幹配線１７の主導体部１３３などを形成する。ＴＦＴ２１の導体部１３２は、ＴＦＴ２１のソース電極、ドレイン電極、および、チャネル領域の位置に形成される。第３工程では、主導体部１３１、１３３、および、導体部１３２などの位置にフォトレジスト１７２を残すフォトマスクが使用される。このため露光後には、主導体部１３１、１３３、および、導体部１３２などの位置にフォトレジスト１７２が残る（図１１Ｂ）。フォトレジスト１７２をマスクとして、まず第３工程で成膜したＭｏＮｂ膜１７１をエッチングし、次に第２工程で成膜したｎ＋アモルファスＳｉ膜１２３とアモルファスＳｉ膜１２２とを連続してエッチングする（図１１Ｃ）。これにより、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３は、ソース層とほぼ同じ形状にパターニングされる。最後にフォトレジスト１７２を剥離することにより、図１１Ｄに示す基板が得られる。図１１Ｄに示す基板では、エッチングされずに残ったＭｏＮｂ膜１７１が、データ線２４の主導体部１３１、ＴＦＴ２１の導体部１３２、および、第２共通幹配線１７の主導体部１３３などになる。図１１Ｄに示す基板は、図７Ｃに示す基板に対応する。図１１Ｄに示す基板は、データ線２４の主導体部１３１および第２共通幹配線１７の主導体部１３３の下層にアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する点で、図７Ｃに示す基板と相違する。
【００９５】
図１１Ｄに示す基板に対して、第１の実施形態で述べた第４〜第６工程を実行することにより、図１１Ｅに示す断面構造を有するアクティブマトリクス基板を製造することができる。このアクティブマトリクス基板と対向基板４０を対向して配置し、２枚の基板の間に液晶層を設けることにより、本実施形態に係る液晶パネルを構成することができる。
【００９６】
なお、本実施形態に係るアクティブマトリクス基板の製造方法において、第１工程でゲート線２３を形成するとき、および、第３工程でデータ線２４の主導体部１３１を形成するときに、Ｃｕ、Ｍｏ、Ａｌ、Ｔｉ、これらの合金、あるいは、これら金属の積層膜を用いてもよい。また、第４工程で画素電極２２を形成するとき、および、第６工程で共通電極３０を形成するときに、ＩＴＯを用いてもよい。また、第５工程で保護絶縁膜を形成するときに、１層のＳｉＮｘ膜を成膜してもよく、ＳｉＯｘ膜、ＳｉＯＮ膜、あるいは、これらの積層膜を用いてもよい。
【００９７】
図１２は、本実施形態に係る液晶パネルの断面図である。図１２には、図８と同様に、データ線２４の断面が記載されている。本実施形態に係るアクティブマトリクス基板７０は、データ線２４の主導体部１３１の下層にアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する点で、第１の実施形態に係るアクティブマトリクス基板１０と相違する。このため、アクティブマトリクス基板７０では、データ線２４の厚さが、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３の分だけ厚くなる。
【００９８】
本実施形態に係る製造方法では、第１および第３〜第６工程において異なるフォトマスクを用いてフォトリソグラフィ法が実行され、第２工程ではフォトリソグラフィ法は実行されない。本実施形態に係る製造方法で使用されるフォトマスクは、全部で５枚である。したがって、本実施形態に係る製造方法によれば、第１の実施形態に係る製造方法よりも使用するフォトマスクを１枚削減し、製造コストを低減することができる。
【００９９】
また、データ線２４の主導体部１３１の上層にはＩＺＯ膜１４１が存在し、下層にはアモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３が存在する。このようにデータ線２４は、アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３と主導体部１３１とＩＺＯ膜１４１からなる積層構造を有する。このように画素電極２２と同じ材料で形成された層（ＩＺＯ膜１４１）に加えて、スイッチング素子（ＴＦＴ２１）の半導体層と同じ材料で形成された層（アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）を有するデータ線２４を用いることにより、データ線２４の抵抗をさらに削減し、データ線２４に入力した信号の鈍りをさらに抑制することができる。
【０１００】
また、データ線２４を形成する複数の材料は第２材料（アモルファスＳｉとｎ＋アモルファスＳｉ）を含み、ゲート線２３とデータ線２４と画素回路２０とを形成するステップ（第１〜第４工程）は、データ線２４のうち第２材料で形成された層（アモルファスＳｉ膜１２２とｎ＋アモルファスＳｉ膜１２３）をスイッチング素子の半導体層と共に形成するステップ（第２および第３工程）を含む。このようにデータ線２４の他の層をスイッチング素子の半導体層と共に第２材料で形成することにより、データ線２４の抵抗をさらに低減したアクティブマトリクス基板１０を工程を増加させることなく製造することができる。
【０１０１】
（第４の実施形態）
本発明の第４の実施形態に係るアクティブマトリクス基板は、第１の実施形態とは異なる形状の共通電極を備えている。以下、第１の実施形態との相違点を説明し、第１の実施形態との共通点については説明を省略する。
【０１０２】
図１３は、本実施形態に係るアクティブマトリクス基板の共通電極のパターンを示す図である。図１３に示す共通電極８０は、１個の画素電極に対応して７個のスリット８１を有する。共通電極８０は、データ線上の切り欠き８２と、ＴＦＴ上の切り欠き８３とを有する。本実施形態では、３個のデータ線上の切り欠き８２と３個のＴＦＴ上の切り欠き８３とが一体に形成されている。共通電極８０は、列方向に隣接する３個の画素回路に対応して１個のブリッジ部分８４を有する。このように本実施形態では、データ線上の切り欠き８２とＴＦＴ上の切り欠き８３とは、列方向に隣接する３個の画素回路ごとに形成されている。
【０１０３】
共通電極８０では、第１の実施形態に係る共通電極３０よりもデータ線と重なる部分の面積が小さい。したがって、本実施形態に係るアクティブマトリクス基板によれば、データ線と共通電極８０の間の寄生容量をさらに削減し、データ線の負荷に起因する表示不良をより効果的に抑制することができる。
【０１０４】
小型の液晶パネルでは、共通電極の抵抗の面内ばらつきが表示画像の画質に与える影響は小さい。本実施形態は、小型かつ高精細（ゲート線とデータ線の交差が多い）の液晶パネルに好適に適用することができる。
【０１０５】
以上に示すように、本実施形態に係るアクティブマトリクス基板では、データ線上の切り欠き８２とスイッチング素子上の切り欠き（ＴＦＴ上の切り欠き８３）とは、第２方向（列方向）に隣接する複数の画素回路ごとに形成されている。これにより、データ線の負荷をさらに削減することができる。
【０１０６】
なお、第２および第４の実施形態に係るアクティブマトリクス基板は、第１の実施形態に係る製造方法を用いて製造してもよく、第３の実施形態に係る製造方法を用いて製造してもよい。また、ここまで、横長画素を有するＦＦＳモードの液晶パネルに本発明を適用した場合について説明してきたが、本発明は縦長画素を有する液晶パネルや、垂直配向膜と横電界を利用した垂直配向モードの液晶パネルにも適用することができる。
【産業上の利用可能性】
【０１０７】
本発明のアクティブマトリクス基板は、データ線の負荷に起因する表示不良を抑制できるという特徴を有するので、液晶パネルなどに利用することができる。本発明の液晶パネルは、液晶表示装置や、各種の電子機器の表示部として利用することができる。
【符号の説明】
【０１０８】
１…液晶表示装置
２…液晶パネル
３…表示制御回路
４…ゲート線駆動回路
５…データ線駆動回路
６…バックライト
１０、７０…アクティブマトリクス基板
１１…対向領域
１３…表示領域
２０…画素回路
２１、５１…ＴＦＴ
２２、５２…画素電極
２３、５３…ゲート線
２４、５４…データ線
３０、６０、８０…共通電極
３１、６１、８１…スリット
３２、６２、８２…データ線上の切り欠き
３３、６３、８３…ＴＦＴ上の切り欠き
３４、８４…ブリッジ部分
４０…対向基板
４１…ブラックマトリクス
４２…開口
４３…柱スペーサ
４６…液晶層
１２１、１５１、１５２…ＳｉＮｘ膜
１２２…アモルファスＳｉ膜
１２３…ｎ＋アモルファスＳｉ膜
１３１、１３３…主導体部
１４１…ＩＺＯ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2016021319.tif 000031
2016021319.tif 000032
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