(57)【要約】  光電変換素子（１０）は、半導体基板（１）と、パッシベーション膜（３）と、ｎ型非晶質半導体層（４）と、ｐ型非晶質半導体層（５）とを備える。半導体基板（１）は、両面にテクスチャ構造を有する。パッシベーション膜（３）は、半導体基板（１）の一方の表面に配置され、例えば、ｉ型非晶質シリコンからなる。ｎ型非晶質半導体層（４）およびｐ型非晶質半導体層（５）は、パッシベーション膜（３）に接して配置されるとともに、半導体基板（１）の面内方向において交互に配置される。そして、ｐ型非晶質半導体層（５）の一部は、ｎ型非晶質半導体層（４）上に配置される。ｎ型非晶質半導体層（４）は、例えば、リンを含むｎ型非晶質シリコンからなり、ｐ型非晶質半導体層（５）は、例えば、ボロンを含むｐ型非晶質シリコンからなる。
2016114271.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の面に形成されたパッシベーション膜と、
前記パッシベーション膜上に形成され、リンを含有する第１の非晶質半導体層と、
前記パッシベーション膜上に形成されるとともに前記半導体基板の面内方向において前記第１の非晶質半導体層に隣接して形成され、ボロンを含有する第２の非晶質半導体層とを備え、
前記第２の非晶質半導体層の少なくとも一部は、前記第１の非晶質半導体層上に形成されている、光電変換素子。
【請求項２】
前記第１の非晶質半導体層上に形成された第１の電極と、
前記第２の非晶質半導体層上に形成された第２の電極とを更に備え、
前記第１の電極の前記第２の非晶質半導体層側の端から前記第２の電極の前記第１の非晶質半導体層側の端までの領域をギャップ領域としたとき、前記第２の非晶質半導体層は、少なくとも前記ギャップ領域において前記第１の非晶質半導体層上に形成されている、請求項１に記載の光電変換素子。
【請求項３】
前記パッシベーション膜、前記第１の非晶質半導体層および前記第２の非晶質半導体層は、前記半導体基板の凹凸形状が形成された面上に形成されている、請求項１または請求項２に記載の光電変換素子。
【請求項４】
前記凹凸形状は、ピラミッド状のテクスチャ形状である、請求項３に記載の光電変換素子。
【請求項５】
前記テクスチャ形状のサイズは、３０μｍ未満である、請求項４に記載の光電変換素子。
【請求項６】
前記第１および第２の非晶質半導体層の少なくとも一方は、膜厚減少領域を有し、
前記膜厚減少領域は、前記第１の非晶質半導体層または前記第２の非晶質半導体層の膜厚が最大である点を第１の点とし、前記第１の非晶質半導体層または前記第２の非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、前記第１の非晶質半導体層または前記第２の非晶質半導体層の面内方向において、第１の点から第２の点までの領域である、請求項１から請求項５のいずれか１項に記載の光電変換素子。
【請求項７】
請求項１から請求項６のいずれか１項に記載の光電変換素子を備える太陽光発電システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに関する。
【背景技術】
【０００２】
従来、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている。この光電変換装置は、ヘテロ接合型太陽電池と呼ばれている。【０００３】
国際公開第２０１３／１３３００５号パンフレットに記載されているヘテロ接合型太陽電池を図４４に示す。ｎ電極１５０６、ｐ電極１５０７は、それぞれ、ｎ型非晶質半導体層１５０３およびｐ型非晶質半導体層１５０５上に形成されている。ヘテロ接合型太陽電池においては、シリコン基板中で発生した多数キャリアである電子は、ｎ型非晶質半導体層１５０３へ拡散し、ｎ電極１５０６で収集される。また、少数キャリアである正孔は、ｐ型非晶質半導体層１５０５へ拡散し、ｐ電極１５０７で収集される。【０００４】
また、図４４に示すように、ｎ型半導体層およびｐ型半導体層が半導体基板の裏面にパターニングされて形成された太陽電池を裏面接合型太陽電池と呼ぶ。
【発明の開示】
【０００５】
上記のような裏面ヘテロ接合型太陽電池を作製する場合には、裏面のｎ型半導体層とｐ型半導体層をどの様な方法でパターニングするかが問題であった。パターニング方法としては、フォトリソグラフィなどの方法が提案されてきているが、高コスト、工数増大などの問題が多かった。
【０００６】
一方、メタルマスクを用いてｎ型半導体層およびｐ型半導体層を半導体基板の裏面に形成する場合、メタルマスクと半導体基板との隙間にドーパントガスが回り込み、メタルマスクで覆われた部分にも、ｎ型半導体層またはｐ型半導体層が形成される。その結果、ｎ型半導体層とｐ型半導体層との重なりが生じ、変換効率を低下させる可能性がある。
【０００７】
そこで、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を提供する。
【０００８】
また、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を備えた太陽電池モジュールを提供する。
【０００９】
更に、この発明の実施の形態によれば、変換効率の低下を抑制可能な光電変換素子を備えた太陽光発電システムを提供する。
【００１０】
この発明の実施の形態によれば、光電変換素子は、半導体基板と、パッシベーション膜と、第１の非晶質半導体層と、第２の非晶質半導体層とを備える。パッシベーション膜は、半導体基板の一方の面に形成される。第１の非晶質半導体層は、パッシベーション膜上に形成され、リンを含有する。第２の非晶質半導体層は、パッシベーション膜上に形成されるとともに半導体基板の面内方向において第１の非晶質半導体層に隣接して形成され、ボロンを含有する。そして、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されている。
【００１１】
この発明の実施の形態による光電変換素子においては、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されている。この構成は、光電変換素子の製造工程において、第１の非晶質半導体層および第２の非晶質半導体層の順に第１および第２の非晶質半導体層が形成されたことを意味する。その結果、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止される。
【００１２】
従って、光電変換素子の変換効率の低下を抑制できる。
【００１３】
好ましくは、光電変換素子は、第１および第２の電極を更に備える。第１の電極は、第１の非晶質半導体層上に形成される。第２の電極は、第２の非晶質半導体層上に形成される。そして、第１の電極の第２の非晶質半導体層側の端から第２の電極の第１の非晶質半導体層側の端までの領域をギャップ領域としたとき、第２の非晶質半導体層は、少なくともギャップ領域において第１の非晶質半導体層上に形成されている。
【００１４】
第１の非晶質半導体層と第２の非晶質半導体層との重なりは、少なくともギャップ領域に存在するので、半導体基板の面内方向において第１の非晶質半導体層と第２の非晶質半導体層との間隔をより小さく設定可能である。
【００１５】
従って、半導体基板の表面積の利用効率を向上できる。
【００１６】
好ましくは、パッシベーション膜、第１の非晶質半導体層および第２の非晶質半導体層は、半導体基板の凹凸形状が形成された面上に形成されている。
【００１７】
凹凸形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
【００１８】
好ましくは、凹凸形状は、ピラミッド状のテクスチャ形状である。
【００１９】
ピラミッド状のテクスチャ形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
【００２０】
好ましくは、テクスチャ形状のサイズは、３０μｍ未満である。
【００２１】
テクスチャサイズが３０μｍ未満である場合、光電変換素子の逆方向飽和電流密度は、テクスチャサイズが３０μｍ以上である場合に比べて大幅に低減される。
【００２２】
従って、光電変換素子の変換効率の低下を抑制できる。
【００２３】
好ましくは、凹凸形状は、矩形形状である。
【００２４】
矩形形状の凹凸形状を有する表面に第１の非晶質半導体層および第２の非晶質半導体層を形成した場合も、パッシベーション膜とｎ型の第１の非晶質半導体層との界面へのボロンの挿入が防止され、光電変換素子における変換効率の低下を抑制できる。
【００２５】
好ましくは、第１および第２の非晶質半導体層の少なくとも一方は、膜厚減少領域を有する。膜厚減少領域は、第１の非晶質半導体層または第２の非晶質半導体層の膜厚が最大である点を第１の点とし、第１の非晶質半導体層または第２の非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、第１の非晶質半導体層または第２の非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
【００２６】
マスクを用いて第１および第２の非晶質半導体層をパッシベーション膜上にパターンニングできる。
【００２７】
また、この発明の実施の形態によれば、太陽電池モジュールは、請求項１から請求項７のいずれか１項に記載の光電変換素子を備える。
【００２８】
従って、太陽電池モジュールにおける変換効率の低下を抑制できる。
【００２９】
更に、この発明の実施の形態によれば、太陽光発電システムは、請求項１から請求項７のいずれか１項に記載の光電変換素子を備える。
【００３０】
従って、太陽光発電システムにおける変換効率の低下を抑制できる。
【００３１】
光電変換素子、太陽電池モジュールおよび太陽光発電システムにおいて、変換効率の低下を抑制できる。
【図面の簡単な説明】
【００３２】
【図１】この発明の実施の形態１による光電変換素子の構成を示す断面図である。
【図２】図１に示す電極および保護膜の拡大図である。
【図３】図１に示すｎ型非晶質半導体層の詳細な構造を示す断面図である。
【図４】図１に示すｎ型非晶質半導体層の他の詳細な構造を示す断面図である。
【図５】プラズマ装置の概略図である。
【図６】図１に示す光電変換素子の製造方法を示す第１の工程図である。
【図７】図１に示す光電変換素子の製造方法を示す第２の工程図である。
【図８】図１に示す光電変換素子の製造方法を示す第３の工程図である。
【図９】図１に示す光電変換素子の製造方法を示す第４の工程図である。
【図１０】図１に示す光電変換素子の製造方法を示す第５の工程図である。
【図１１】材料ガスおよび半導体層の隙間への回り込みを説明するための図である。
【図１２】テクスチャサイズを説明するための図である。
【図１３】ＴＯＦ−ＳＩＭＳ（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ  Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定したボロンの強度と距離との関係を示す図である。
【図１４】テクスチャの写真およびマスクとテクスチャとの間の隙間の概念を示す図である。
【図１５】ボロンの回り込み幅を説明するための図である。
【図１６】テクスチャサイズによるボロンの回り込み幅の違いを測定するためのサンプルを示す図である。
【図１７】図１６に示す分析領域におけるボロンの表面濃度のプロファイルを示す図である。
【図１８】逆方向飽和電流密度とテクスチャサイズとの関係を示す図である。
【図１９】リンの回り込み幅を測定するためのサンプルを示す図である。
【図２０】図１９に示す分析領域におけるリンの表面濃度のプロファイルを示す図である。
【図２１】ｎ型非晶質半導体層をｐ型非晶質半導体層よりも先に形成したときのｎ型非晶質半導体層およびｐ型非晶質半導体層の断面図である。
【図２２】重なり領域の光電変換素子の特性への影響を調べるサンプルの断面図である。
【図２３】図２２に示すサンプルＡ，Ｂ，Ｃ，Ｄの変換効率を示す図である。
【図２４】図１に示す光電変換素子の裏面側から見た平面図である。
【図２５】配線シートの平面図である。
【図２６】防湿耐性試験の結果を示す図である。
【図２７】テクスチャの傾斜角の概念図である。
【図２８】実施の形態２による光電変換素子の構成を示す概略図である。
【図２９】実施の形態２による別の光電変換素子の構成を示す概略図である。
【図３０】実施の形態２による更に別の光電変換素子の構成を示す断面図である。
【図３１】実施の形態３による光電変換素子の構成を示す断面図である。
【図３２】図３１に示す光電変換素子の製造方法を示す一部の工程図である。
【図３３】図３１に示す光電変換素子の製造方法を示す一部の工程図である。
【図３４】実施の形態４による光電変換素子の構成を示す断面図である。
【図３５】ピラミッド形状のテクスチャを示す写真である。
【図３６】図３４に示す半導体基板の凹凸を示す写真を示す。
【図３７】実施の形態５による光電変換素子の構成を示す断面図である。
【図３８】この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。
【図３９】この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
【図４０】図３９に示す光電変換モジュールアレイの構成を示す概略図である。
【図４１】この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
【図４２】この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
【図４３】この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
【図４４】国際公開第２０１３／１３３００５号パンフレットに記載されているヘテロ接合型太陽電池を示す断面図である。
【発明を実施するための形態】
【００３３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３４】
この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１〜５０ｎｍである結晶を含む。
【００３５】
［実施の形態１］
図１は、この発明の実施の形態１による光電変換素子の構成を示す断面図である。図１を参照して、この発明の実施の形態１による光電変換素子１０は、半導体基板１と、反射防止膜２と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７と、保護膜８とを備える。
【００３６】
半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００〜１５０μｍの厚さを有する。そして、半導体基板１は、両方の表面にテクスチャ構造が形成されている。
【００３７】
反射防止膜２は、半導体基板１の一方の表面に接して配置される。半導体基板１の表面のうち、反射防止膜３が形成された表面を「受光面」と言う。
【００３８】
パッシベーション膜３は、半導体基板１の受光面と反対側の表面（裏面）に接して配置される。
【００３９】
ｎ型非晶質半導体層４は、パッシベーション膜３に接して配置される。
【００４０】
ｐ型非晶質半導体層５は、パッシベーション膜３に接して配置されるとともに、半導体基板１の面内方向においてｎ型非晶質半導体層４に隣接して配置される。より詳しくは、ｐ型非晶質半導体層５は、パッシベーション膜３に接して配置されるとともに、一部がｎ型非晶質半導体層４上に配置される。即ち、ｐ型非晶質半導体層５は、一部がｎ型非晶質半導体層４に重なるようにパッシベーション膜３上に配置される。
【００４１】
そして、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向において交互に配置される。
【００４２】
電極６は、ｎ型非晶質半導体層４上にｎ型非晶質半導体層４に接して配置される。
【００４３】
電極７は、ｐ型非晶質半導体層５上にｐ型非晶質半導体層５に接して配置される。
【００４４】
保護膜８は、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７に接して配置される。より詳しくは、保護膜８は、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５間において、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の一部に接して配置される。そして、保護膜８は、電極６，７上に開口部８Ａを有し、電極６，７の端から電極６，７の内側へ向かって５μｍ以上の領域に形成される。
【００４５】
反射防止膜２は、例えば、窒化シリコン膜からなり、例えば、６０ｎｍの膜厚を有する。
【００４６】
パッシベーション膜３は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
【００４７】
パッシベーション膜３が非晶質シリコンの酸化物からなる場合、パッシベーション膜３は、シリコンの熱酸化膜からなっていてもよいし、プラズマＣＶＤ（Chemical Vapour Deposition）法等の気相成膜法によって形成されたシリコンの酸化物からなっていてもよい。
【００４８】
パッシベーション膜３は、例えば、１〜２０ｎｍの膜厚を有し、好ましくは、１〜３ｎｍの膜厚を有する。そして、パッシベーション膜３がシリコンの絶縁膜からなる場合、パッシベーション膜３は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態１においては、パッシベーション膜３は、ｉ型非晶質シリコンからなり、パッシベーション膜３の膜厚は、１０ｎｍに設定された。
【００４９】
ｎ型非晶質半導体層４は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。
【００５０】
ｎ型非晶質半導体層４は、ｎ型ドーパントとしてリン（Ｐ）を含む。そして、ｎ型非晶質半導体層４は、例えば、３〜５０ｎｍの膜厚を有する。
【００５１】
ｐ型非晶質半導体層５は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。
【００５２】
ｐ型非晶質半導体層５は、ｐ型ドーパントとしてボロン（Ｂ）を含む。そして、ｐ型非晶質半導体層５は、例えば、５〜５０ｎｍの膜厚を有する。
【００５３】
図２は、図１に示す電極６，７および保護膜８の拡大図である。光電変換素子１０においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、一部が重なり合っており、テクスチャ構造の上に形成されているが、図２においては、電極６，７および保護膜８の構造を明確に示すために、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の一部が重ならず、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が平坦面に形成された場合を示す。
【００５４】
図２を参照して、電極６は、導電層６ａ，６ｂからなる。
【００５５】
導電層６ａは、ｎ型非晶質半導体層４に接して配置される。導電層６ｂは、導電層６ａに接して配置される。保護膜８の開口部８Ａの幅をＬとし、電極６，７の端から開口部８Ａまでの距離をＨとした場合、導電層６ａ，６ｂは、ｎ型非晶質半導体層４の面内方向においてｎ型非晶質半導体層４の中心から両側にＨ＋Ｌ／２の範囲に形成される。幅Ｌは、例えば、２０μｍ以上であり、好ましくは、１００μｍ以上である。幅Ｌがこのような値に設定されることによって、外部配線と電極６，７との密着性を確保できるとともに、コンタクト抵抗を低下できる。また、距離Ｈは、電極６，７と保護膜８との密着性を考慮すると、例えば、５μｍ以上である。
【００５６】
電極７は、導電層７ａ，７ｂからなる。導電層７ａは、ｐ型非晶質半導体層５に接して配置される。導電層７ｂは、導電層７ａに接して配置される。導電層７ａ，７ｂは、ｐ型非晶質半導体層５の面内方向においてｐ型非晶質半導体層５の中心から両側にＨ＋Ｌ／２の範囲に形成される。
【００５７】
その結果、電極６，７の各々は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の面内方向において、２Ｈ＋Ｌの長さを有する。
【００５８】
保護膜８は、例えば、保護層８ａ，８ｂの２層構造からなる。保護膜８がｎ型非晶質半導体層４上に形成される場合、保護層８ａは、パッシベーション膜３、ｎ型非晶質半導体層４および電極６に接して配置される。保護層８ｂは、保護層８ａに接して配置される。保護膜８がｐ型非晶質半導体層５上に形成される場合、保護層８ａは、パッシベーション膜３、ｐ型非晶質半導体層５および電極７に接して配置される。保護層８ｂは、保護層８ａに接して配置される。
【００５９】
そして、ｎ型非晶質半導体層４の面内方向において、電極６の端よりもｎ型非晶質半導体層４の外側の領域をギャップ領域Ｇ１と言い、ｐ型非晶質半導体層５の面内方向において、電極７の端よりもｐ型非晶質半導体層５の外側の領域をギャップ領域Ｇ２と言う。その結果、ｎ型非晶質半導体層４の面内方向においてｎ型非晶質半導体層４の両側にギャップ領域Ｇ１が存在する。また、ｐ型非晶質半導体層５の面内方向においてｐ型非晶質半導体層５の両側にギャップ領域Ｇ２が存在する。
【００６０】
保護膜８がｎ型非晶質半導体層４および電極６に接して配置されるとともにｐ型非晶質半導体層５および電極７に接して配置される結果、半導体基板１の面内方向において隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５の領域では、ギャップ領域Ｇ（＝Ｇ１＋Ｇ２）が存在し、保護膜８は、図１に示すように、電極６，７およびギャップ領域Ｇ上に形成されることになる。そして、ｐ型非晶質半導体層５の一部は、少なくともギャップ領域Ｇにおいてｎ型非晶質半導体層５上に形成されている。
【００６１】
このギャップ領域Ｇは、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５が形成された領域において、電極６のｐ型非晶質半導体層５側の端から電極７のｎ型非晶質半導体層４側の端までの領域である。
【００６２】
そして、ギャップ領域Ｇは、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５がむき出しになった領域であり、例えば、２０μｍ〜３００μｍの幅を有する。
【００６３】
導電層６ａ，７ａの各々は、透明導電膜からなる。透明導電膜は、例えば、ＩＴＯ（Indium Tin Oxide）、ＺｎＯおよびＩＷＯ（Indium Tungsten Oxide）からなる。
【００６４】
導電層６ｂ，７ｂの各々は、金属からなる。金属は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）およびチタン（Ｔｉ）のいずれか、またはこれらの合金、またはこれらの積層膜からなる。
【００６５】
導電層６ａ，７ａとしては、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が良い透明導電膜を用いることが好ましく、導電層６ｂ，７ｂとしては、導電率が高い金属を用いることが好ましい。
【００６６】
導電層６ａ，７ａの各々の膜厚は、例えば、３〜１００ｎｍである。導電層６ｂ，７ｂの各々の膜厚は、５０ｎｍ以上であることが好ましく、実施の形態１においては、例えば、０．８μｍである。
【００６７】
なお、実施の形態１においては、電極６は、導電層６ｂのみからなっており、電極７は、導電層７ｂのみからなっていてもよい。この場合、導電層６ａ，７ａが無く、導電層６ｂ，７ｂがそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５に接する。
【００６８】
導電層６ａ，７ａが無い場合、導電層６ｂ，７ｂは、金属膜で構成されており、それぞれ、下地であるｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が高い金属であることが好ましい。例えば、導電層６ｂ，７ｂは、Ｔｉ，Ｎｉ，Ａｌ，Ｃｒ等からなり、かつ、１〜１０ｎｍ程度の膜厚を有する密着層と、Ａｌ，Ａｇ等を主成分とする光反射金属との積層構造からなる。
【００６９】
また、導電層６ｂ，７ｂは、保護膜８と接するため、保護膜８との密着性を考慮する必要がある。保護膜８として、シリコン、アルミニウム、チタンおよびジルコニア等の酸化物、シリコンおよびアルミニウムの窒化膜、シリコンおよびアルミニウムの酸窒化膜等を用いた場合、導電層６ｂ，７ｂの保護膜８側の表面は、Ａｌ、インジウム（Ｉｎ）、Ｔｉ、Ｎｉ、Ｃｕ、Ｃｒ、Ｗ、Ｃｏ、パラジウム（Ｐｄ）およびＳｎ等の金属からなることが好ましい。
【００７０】
更に、電極６，７の各々は、透明導電膜の単膜からなっていてもよい。この場合、透明導電膜は、上述したＩＴＯ等からなる。
【００７１】
保護層８ａ，８ｂの各々は、無機絶縁膜からなる。無機絶縁膜は、酸化膜、窒化膜および酸窒化膜等からなる。
【００７２】
酸化膜は、シリコン、アルミニウム、チタン、ジルコニア、ハフニウム、亜鉛、タンタルおよびイットリウム等の酸化膜からなる。
【００７３】
窒化膜は、シリコンおよびアルミニウム等の窒化膜からなる。
【００７４】
酸窒化膜は、シリコンおよびアルミニウム等の酸窒化膜からなる。
【００７５】
そして、保護層８ｂは、保護層８ａと異なる無機絶縁膜からなる。即ち、上述した無機絶縁膜の中から２種類の膜を選択して保護層８ａ，８ｂを形成する。
【００７６】
また、保護層８ａが半導体層からなり、保護層８ｂが上述した無機絶縁膜からなっていてもよい。
【００７７】
この場合、半導体層は、非晶質半導体層からなる。そして、非晶質半導体層は、非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム、非晶質シリコンカーバイド、非晶質シリコンナイトライド、非晶質シリコンオキサイド、非晶質シリコンオキシナイトライドおよび非晶質シリコンカーボンオキサイド等からなる。絶縁性が高い方が電極６，７間のリークを抑制できるため、保護層８ａは、真性の非晶質半導体層からなることが好ましい。例えば、保護層８ａは、真性の非晶質シリコンからなり、保護層８ｂは、シリコンの窒化膜からなる。
【００７８】
但し、保護層８ｂが絶縁膜からなる場合、保護層８ａは、ｎ型非晶質半導体層またはｐ型非晶質半導体層からなっていてもよい。
【００７９】
保護層８ｂは、正の固定電荷を持つ誘電体膜からなることが好ましい。正の固定電荷を持つ誘電体膜は、例えば、シリコンの窒化膜およびシリコンの酸窒化膜である。
【００８０】
半導体基板１は、ｎ型単結晶シリコンからなるので、保護層８ｂが正の固定電荷を持つ誘電体膜からなる場合、保護層８ｂは、少数キャリアである正孔に対して電界を及ぼし、ギャップ領域Ｇにおける少数キャリア（正孔）のライフタイムを長く維持することができる。
【００８１】
保護膜８は、２層構造に限らず、単層、または２層構造以上の多層構造からなっていてもよい。
【００８２】
保護膜８が単層からなる場合、保護膜８は、上述した無機絶縁膜の中から選択された１種類の膜からなる。
【００８３】
保護膜８が多層構造からなる場合、保護膜８は、上述した保護層８ａ，８ｂを多層構造の中に含む。
【００８４】
上述したように、保護膜８が２層構造からなる場合、保護層８ａを非晶質半導体層で形成し、保護層８ｂを絶縁膜で形成することによって、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５に対するパッシベーション性と、電極６，７間の絶縁性とを両立できるので、好ましい。
【００８５】
また、半導体基板１がｎ型シリコン基板からなる場合、正の固定電荷を持つ誘電体膜によって保護層８ｂを形成することにより、電界をギャップ領域に及ぼし、ギャップ領域における少数キャリア（正孔）のライフタイムを長くできるので、更に、好ましい。
【００８６】
更に、上述した無機絶縁膜が保護膜８の多層構造の中に含まれる場合、非晶質半導体層（ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）に拡散してくる水分等を防ぐ防湿効果を得ることができるので、好ましい。上述した無機絶縁膜の中でも、シリコンの窒化膜、シリコンの酸窒化膜は、他の無機絶縁膜に比べて防湿性が特に高いため、特に好ましい。そして、ｎ型シリコン基板を用いた場合には、防湿性と正の固定電荷による電界効果とを合わせて得ることができるので、光電変換素子１０の長期的な信頼性と高効率化とを両立することができる。
【００８７】
例えば、保護膜８が２層構造以上の多層膜、例えば、３層構造からなる場合、１つの保護層（ｎ型非晶質半導体層４またはｐ型非晶質半導体層５に接する保護層）が非晶質半導体層からなり、残りの２つの保護層が無機絶縁膜の中から選択された２種類の膜からなる。
【００８８】
更に、保護膜８が単層または多層からなる場合、保護膜８は、上述した無機絶縁膜上に有機物の絶縁膜等が形成された構造からなっていてもよい。
【００８９】
有機物は、例えば、イミド系樹脂、エポキシ樹脂、フッ素樹脂、ポリカーボネート、および液晶ポリマー等からなる。
【００９０】
イミド系樹脂は、例えば、ポリイミドである。フッ素樹脂は、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）である。また、有機物は、スクリーン印刷で形成されたレジストであってもよい。
【００９１】
図３は、図１に示すｎ型非晶質半導体層４の詳細な構造を示す断面図である。図３を参照して、ｎ型非晶質半導体層４は、ｎ型非晶質半導体層４の面内方向において、フラット領域ＦＴと、膜厚減少領域ＴＤとを有する。フラット領域ＦＴは、ｎ型非晶質半導体層４のうち、最も厚い膜厚を有し、かつ、膜厚がほぼ一定である部分からなる。
【００９２】
フラット領域ＦＴの両端の点をＡ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＢ点としたとき、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてＡ点からＢ点までの領域である。
【００９３】
そして、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてフラット領域ＦＴの両側に配置される。
【００９４】
ｎ型非晶質半導体層４が膜厚減少領域ＴＤを有するのは、後述するように、マスクを用いてプラズマＣＶＤ法によってｎ型非晶質半導体層４を形成するからである。膜厚減少領域ＴＤは、フラット領域ＦＴよりも薄い膜厚を有するので、膜厚減少領域ＴＤのドーパント濃度は、フラット領域ＦＴのドーパント濃度よりも高い。
【００９５】
そして、電極６は、ｎ型非晶質半導体層４のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
【００９６】
ｐ型非晶質半導体層５も、図３に示すｎ型非晶質半導体層４と同じ構造からなる。そして、電極７は、ｐ型非晶質半導体層５のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
【００９７】
その結果、キャリア（電子）がｎ型非晶質半導体層４を介して電極６へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｐ型非晶質半導体層５を介して電極７へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
【００９８】
なお、電極６は、ｎ型非晶質半導体層４の膜厚減少領域ＴＤの全体に接していてもよく、電極７は、ｐ型非晶質半導体層５の膜厚減少領域ＴＤの全体に接していてもよい。
【００９９】
図４は、図１に示すｎ型非晶質半導体層４の他の詳細な構造を示す断面図である。図４の（ａ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層４１を備え、電極６に代えて電極６１を備えていてもよい。
【０１００】
ｎ型非晶質半導体層４１において、膜厚が最大である点をＣ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＤ点とする。その結果、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向においてＣ点からＤ点までの領域である。
【０１０１】
そして、ｎ型非晶質半導体層４１は、ｎ型非晶質半導体層４１の面内方向において２つの膜厚減少領域ＴＤを有する。２つの膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向において相互に接して配置される。
【０１０２】
電極６１は、２つの膜厚減少領域ＴＤのうち、一方の膜厚減少領域ＴＤの一部と他方の膜厚減少領域ＴＤの一部とに接して配置される。
【０１０３】
光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図４の（ａ）に示すｎ型非晶質半導体層４１と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
【０１０４】
その結果、キャリア（電子）がｎ型非晶質半導体層４１を介して電極６１へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
【０１０５】
なお、電極６１は、ｎ型非晶質半導体層４１と、ｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤの全体に接して配置されていてもよい。
【０１０６】
図４の（ｂ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層６２を備え、電極６に代えて電極６２を備えていてもよい。
【０１０７】
ｎ型非晶質半導体層６２において、膜厚が最大である点をＥ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＦ点とし、膜厚の変化率の符号が負から正に変化する点をＧ点とする。
【０１０８】
その結果、膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層６２の面内方向においてＥ点からＦ点までの領域であり、膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層６２の面内方向においてＥ点からＧ点までの領域である。
【０１０９】
そして、ｎ型非晶質半導体層６２は、ｎ型非晶質半導体層６２の面内方向において２つの膜厚減少領域ＴＤ１と２つの膜厚減少領域ＴＤ２とを有する。
【０１１０】
２つの膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層６２の面内方向における膜厚分布がＧ点を通る線に対して対称になるように配置される。２つの膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層６２の面内方向において２つの膜厚減少領域ＴＤ２の両側に配置される。
【０１１１】
電極６２は、２つの膜厚減少領域ＴＤ２の全体と、一方の膜厚減少領域ＴＤ１の一部と、他方の膜厚減少領域ＴＤ１の一部とに接して配置される。
【０１１２】
光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図４の（ｂ）に示すｎ型非晶質半導体層４２と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
【０１１３】
その結果、キャリア（電子）がｎ型非晶質半導体層４２を介して電極６２へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
【０１１４】
なお、電極６２は、ｎ型非晶質半導体層４２と、ｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤ１の全体と、２つの膜厚減少領域ＴＤ２の全体とに接して配置されていてもよい。
【０１１５】
このように、光電変換素子１０は、膜厚減少領域ＴＤ（ＴＤ１，ＴＤ２）を有するｎ型非晶質半導体層およびｐ型非晶質半導体層を備える。そして、この発明の実施の形態においては、膜厚減少領域は、膜厚減少領域ＴＤ，ＴＤ１，ＴＤ２のいずれかからなる。
【０１１６】
従って、ｎ型非晶質半導体層またはｐ型非晶質半導体層の膜厚が最大である点を第１の点とし、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、膜厚減少領域は、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
【０１１７】
なお、この発明の実施の形態においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層の少なくとも一方が膜厚減少領域を有していればよい。
【０１１８】
図５は、プラズマ装置の概略図である。図５を参照して、プラズマ装置９０は、搬送室９１と、ロードロック室９２と、反応室９３，９５〜９８と、アライメント室９４とを備える。
【０１１９】
搬送室９１は、中空の円筒形状を有する。搬送室９１内には、アーム９１１が設けられる。
【０１２０】
ロードロック室９２、反応室９３，９５〜９８およびアライメント室９４は、搬送室９１の周囲に放射状に配置される。そして、ロードロック室９２、反応室９３，９５〜９８およびアライメント室９４は、搬送室９１に連結され、開閉可能なゲートバルブによって搬送室９１と仕切られている。
【０１２１】
搬送室９１、ロードロック室９２、反応室９３，９５〜９８およびアライメント室９４の各々は、排気装置（図示せず）によって真空に排気される。
【０１２２】
ロードロック室９２は、半導体基板１をプラズマ装置９０に出し入れするために用いられる。
【０１２３】
反応室９３は、シリコン窒化膜等を形成するための反応室である。アライメント室９４は、シャドーマスクを半導体基板１上に配置したり、半導体基板１の表裏を回転させるために用いられる。
【０１２４】
反応室９５は、ｉ型非晶質半導体層を形成するための反応室である。反応室９６は、ｎ型非晶質半導体層４を形成するための反応室である。反応室９７は、ｐ型非晶質半導体層５を形成するための反応室である。反応室９８は、電極を形成するための反応室である。
【０１２５】
図６から図１０は、それぞれ、図１に示す光電変換素子１０の製造方法を示す第１から第５の工程図である。
【０１２６】
光電変換素子１０は、図５に示すプラズマ装置９０を用いて製造される。
【０１２７】
図６を参照して、光電変換素子１０の製造が開始されると、バルクのシリコンからワイヤーソーによって１００〜３００μｍの厚さを有するウェハーを切り出す。そして、ウェハーの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１’を準備する（図６の工程（ａ）参照）。
【０１２８】
一般的に、テクスチャ構造を有するシリコン基板は、シリコンインゴットをワイヤーソー等によりスライスして得られるシリコン基板をエッチングすることにより製造される。
【０１２９】
遊離砥粒スライス基板を使用した単結晶シリコン型太陽電池が主流であるが、コスト削減やスライス技術の向上もあり、固定砥粒スライス基板においても同様のテクスチャ構造が形成可能である。
【０１３０】
シリコン基板のエッチングは、いずれもアルカリ性のエッチング液を用いた湿式エッチングにより行うことができる。このエッチングは、水酸化ナトリウム溶液中の場合、以下の反応式（１），（２），（３）の反応によって進行する。
【０１３１】
Ｓｉ＋２ＮａＯＨ＋Ｈ2Ｏ→Ｎａ2ＳｉＯ3＋２Ｈ2・・・（１）
２Ｓｉ＋２ＮａＯＨ＋３Ｈ2Ｏ→Ｎａ2Ｓｉ2Ｏ5＋４Ｈ2・・・（２）
３Ｓｉ＋４ＮａＯＨ＋４Ｈ2Ｏ→Ｎａ4Ｓｉ3Ｏ8＋６Ｈ2・・・（３）
シリコン基板の表面にテクスチャ構造を形成するために、通常、エッチング速度を制御したエッチング液を使用することにより異方性エッチングを行う。シリコン基板の表面へのテクスチャ構造の形成は、以下のメカニズムに基づく。シリコン基板のアルカリ水溶液によるエッチング速度は、シリコンの（１００）面が最も早く、（１１１）面が最も遅い。そのため、エッチング速度を低下させることができる特定の添加剤（以下、「エッチング抑制剤」ということもある。）をアルカリ水溶液に添加することによってテクスチャエッチングの速度を抑制すると、シリコンの（１００）面等のエッチングされ易い結晶面が優先的にエッチングされ、エッチング速度の遅い（１１１）面が表面に残存する。この（１１１）面は、（１００）面に対して約５４度の傾斜を持つためにプロセスの最終段階では（１１１）面とその等価な面で構成されるピラミッド状の凹凸構造が形成される。
【０１３２】
しかし、エッチング条件によっては、約４０〜５４度程度の傾斜を持ったテクスチャ構造が形成されることもあり、必ずしもテクスチャ構造の表面に（１１１）面が形成される訳ではない。この発明の実施の形態においても、テクスチャ構造の傾斜面が（１１１）面である必要はなく、傾斜が緩くても問題なく適用できる。
【０１３３】
通常、テクスチャ構造を形成するためのエッチング液として、水酸化ナトリウム（ＮａＯＨ）水溶液に、エッチング抑制剤としてイソプロピルアルコール（以下、「ＩＰＡ」と称する場合がある。）を添加したエッチング液が使用されている。このエッチング液を６０〜８０℃程度に加温し、（１００）面のシリコン基板を１０〜３０分間浸漬させる方法がとられてきた。
【０１３４】
また、水酸化ナトリウム又は水酸化カリウムと、添加剤としてリグニン等の特定の添加剤と、炭酸水素ナトリウム又は炭酸水素カリウムを含むエッチング液を使用することにより、微小なピラミッド構造（凹凸高さで１μｍ以下）を形成することが報告されている。このように、エッチング液の温度、処理時間、エッチング抑制剤の種類、エッチング速度、基板の種類など種々の条件を変えることで、テクスチャ構造のサイズを制御することができる。
【０１３５】
本実施の形態では、図６の工程（ａ）の後、半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１〜５ｗｔ％、イソプロピルアルコール：１〜１０ｗｔ％の水溶液）を用いてエッチングする。これによって、半導体基板１’の両面が異方性エッチングされ、ピラミッド形状のテクスチャ構造が半導体基板１’の両面に形成され、半導体基板１が得られる。（図６の工程（ｂ）参照）。
【０１３６】
その後、半導体基板１の表面を熱酸化して酸化膜１１を半導体基板１の受光面に形成するとともに保護膜２０を半導体基板１の受光面と反対側の面に形成する（図６の工程（ｃ）参照）。
【０１３７】
半導体基板１の酸化は、ウェット処理および熱酸化のいずれでもよい。ウェット酸化の場合は、例えば、半導体基板１を過酸化水素、硝酸およびオゾン水等に浸漬し、その後、ドライ雰囲気中で８００〜１０００℃で半導体基板１を加熱する。また、熱酸化の場合、例えば、酸素または水蒸気の雰囲気中で半導体基板１を９００〜１０００℃に加熱する。
【０１３８】
図６の工程（ｃ）の後、酸化膜１１上にレジストを塗布して酸化膜１１をレジストで保護し、フッ酸等を用いて保護膜２０を除去する。その後、有機溶剤等を用いてレジストを除去することにより、受光面に酸化膜１１が形成された半導体基板１が得られる（図６の工程（ｄ）参照）。
【０１３９】
図６の工程（ｄ）の後、半導体基板１をプラズマ装置９０のロードロック室９２に入れ、ロードロック室９２を真空引きする。その後、搬送室９１とロードロック室９２との間のゲートバルブＧＶ１を開け、アーム９１１によって半導体基板１をロードロック室９２から搬送室９１へ移動し、ゲートバルブＧＶ１を閉める。
【０１４０】
引き続いて、搬送室９１と反応室９３との間のゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９３へ入れ、ゲートバルブＧＶ２を閉める。
【０１４１】
そして、反応室９３において、スパッタリング法、ＥＢ（Electron Beam）蒸着およびＣＶＤ法（プラズマＣＶＤ法、Ｃａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition＝触媒化学気相成長）等）等を用いて酸化膜１１に接して窒化シリコン膜１２を形成する。これによって、反射防止膜２が半導体基板１の受光面に形成される（図７の工程（ｅ）参照）。
【０１４２】
図７の工程（ｅ）の後、ゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を反応室９３から搬送室９１へ移動し、ゲートバルブＧＶ２を閉める。そして、搬送室９１とアライメント室９４との間のゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、アライメント室９４に設けられたマニピュレータによって半導体基板１を回転し、半導体基板１の表裏を逆転させる。
【０１４３】
その後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ移動し、ゲートバルブＧＶ３を閉める。
【０１４４】
引き続いて、搬送室９１と反応室９５との間のゲートバルブＧＶ４を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９５へ入れ、ゲートバルブＧＶ４を閉める。
【０１４５】
そして、反応室９５において、ｉ型非晶質シリコンからなるパッシベーション膜３を半導体基板１の裏面上に形成する（図７の工程（ｆ）参照）。
【０１４６】
より具体的には、半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍの水素（Ｈ2）ガス、および４０ｓｃｃｍのＳｉＨ4ガスを反応室９５に流し、反応室９５の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。これによって、ｉ型非晶質シリコンからなるパッシベーション膜３が半導体基板１の裏面上に形成される。
【０１４７】
図７の工程（ｆ）の後、ゲートバルブＧＶ４を開け、アーム９１１によって半導体基板１を反応室９５から搬送室９１へ搬送し、ゲートバルブＧＶ４を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、マニピュレータによってマスク３０を半導体基板１のパシベーション膜３上に配置する（図７の工程（ｇ）参照）。
【０１４８】
マスク３０は、メタルマスクからなる。メタルマスクは、例えば、ステンレス鋼からなり、厚さが２００μｍであり、開口幅が４００μｍである。
【０１４９】
そして、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉じる。
【０１５０】
その後、ゲートバルブＧＶ５を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９６へ入れ、ゲートバルブＧＶ５を閉じる。
【０１５１】
そして、反応室９６において、半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍの水素（Ｈ2）ガス、４０ｓｃｃｍのＳｉＨ4ガス、および４０ｓｃｃｍのホスフィン（ＰＨ3）ガスを反応室９６に流し、反応室９６の圧力を４０〜１２０Ｐａに設定する。その後、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ3ガスは、水素によって希釈されており、ＰＨ3ガスの濃度は、例えば、１％である。
【０１５２】
これによって、マスク３０によって覆われていないパッシベーション膜３の領域にｎ型非晶質シリコンが堆積され、ｎ型非晶質半導体層４がパッシベーション膜３上に形成される（図８の工程（ｈ）参照）。
【０１５３】
マスク３０がパッシベーション膜３上に配置された場合、マスク３０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ2等の活性種がマスク３０とパッシベーション膜３との間の隙間に回り込み、マスク３０によって覆われた一部の領域にもｎ型非晶質半導体層４が形成される。従って、膜厚減少領域ＴＤを有するｎ型非晶質半導体層４がパッシベーション膜３上に形成される。また、マスク３０上にも、ｎ型非晶質シリコン３１が堆積する。
【０１５４】
なお、ｎ型非晶質半導体層４における膜厚減少領域ＴＤの幅および膜厚減少率は、ｎ型非晶質半導体層４を成膜するときの成膜圧力、マスク３０の厚さおよびマスク３０の開口幅を変えることによって制御される。例えば、マスク３０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
【０１５５】
図８の工程（ｈ）の後、ゲートバルブＧＶ５を開け、アーム９１１によって半導体基板１を反応室９６から搬送室９１１に搬送し、ゲートバルブＧＶ５を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１をアライメント室９４へ入れ、マニピュレータによってマスク３０に代えてマスク４０をパッシベーション膜３およびｎ型非晶質半導体層４上に配置する（図８の工程（ｉ）参照）。マスク４０は、材質、厚さおよび開口幅がマスク３０と同じである。
【０１５６】
なお、図８の工程（ｉ）においては、マスク４０は、パッシベーション膜３から離れているように図示されているが、ｎ型非晶質半導体層４の膜厚は、上述したように３〜５０ｎｍと非常に薄いので、実際には、マスク４０は、パッシベーション膜３に近接して配置されている。
【０１５７】
図８の工程（ｉ）の後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１に搬送し、ゲートバルブＧＶ３を閉める。
【０１５８】
そして、ゲートバルブＧＶ６を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９７に入れ、ゲートバルブＧＶ６を閉める。
【０１５９】
その後、反応室９７において、半導体基板１の温度を１３０〜１８０℃に設定し、０〜１００ｓｃｃｍのＨ2ガス、４０ｓｃｃｍのＳｉＨ4ガス、および４０ｓｃｃｍのジボラン（Ｂ2Ｈ6）ガスを流し、反応室９７の圧力を４０〜２００Ｐａに設定する。そして、ＲＦパワー密度が５〜１５ｍＷ／ｃｍ2である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ2Ｈ6ガスは、水素によって希釈されており、Ｂ2Ｈ6ガスの濃度は、例えば、２％である。
【０１６０】
これによって、マスク４０によって覆われていないパッシベーション膜３の領域にｐ型非晶質シリコンが堆積され、ｐ型非晶質半導体層５がパッシベーション膜３上に形成される（図８の工程（ｊ）参照）。
【０１６１】
マスク４０がパッシベーション膜３およびｎ型非晶質半導体層４上に配置された場合、マスク４０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ2等の活性種がマスク４０とパッシベーション膜３との間の隙間に回り込み、マスク４０によって覆われた一部の領域にもｐ型非晶質半導体層５が形成される。従って、膜厚減少領域ＴＤを有するｐ型非晶質半導体層５がパッシベーション膜３上に形成されるとともにｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に形成される。また、マスク４０上にも、ｐ型非晶質シリコン３２が堆積する。
【０１６２】
なお、ｐ型非晶質半導体層５における膜厚減少領域ＴＤの幅および膜厚減少率は、ｐ型非晶質半導体層５を成膜するときの成膜圧力、マスク４０の厚さおよびマスク４０の開口幅を変えることによって制御される。例えば、マスク４０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
【０１６３】
ｐ型非晶質半導体層５を堆積した後、マスク４０を除去すると、半導体基板１の面内方向に交互に配置されたｎ型非晶質半導体層４およびｐ型非晶質半導体層５がパッシベーション膜３上に形成された状態になる（図９の工程（ｋ）参照）。
【０１６４】
図９の工程（ｋ）の後、ゲートバルブＧＶ６を開け、アーム９１１によって半導体基板１を反応室９７から搬送室９１へ搬送し、ゲートバルブＧＶ６を閉める。
【０１６５】
そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１をアライメント室９４へ入れる。その後、マニピュレータによってマスク４０に代えてマスク５０をｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置する（図９の工程（ｌ）参照）。
【０１６６】
より具体的には、開口部がｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に位置するようにマスク５０を配置する。マスク５０は、材質および厚さがマスク３０と同じである。また、開口幅は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５のフラット領域ＦＴの幅と２つの膜厚減少領域ＴＤの幅との和に設定される。
【０１６７】
図９の工程（ｌ）の後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉める。
【０１６８】
その後、ゲートバルブＧＶ７を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９８へ入れ、ゲートバルブＧＶ７を閉める。
【０１６９】
そして、反応室９８において、マスク５０を介して導電層６ａ，７ａおよび導電層６ｂ，７ｂを順次堆積する。これによって、電極６，７がそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に堆積される（図９の工程（ｍ）参照）。
【０１７０】
導電層６ａ，７ａおよび導電層６ｂ，７ｂは、スパッタリング法、蒸着法、イオンプレーティング法、熱ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapour  Deposition）法、ゾルゲル法、液状にした原料を噴霧加熱する方法、およびインクジェット法等を用いて形成される。
【０１７１】
導電層６ａ，７ａは、例えば、ＩＴＯ，ＩＷＯ，ＺｎＯのいずれかであり、導電層６ｂ，７ｂは、Ｔｉ（３ｎｍ）／Ａｌ（５００ｎｍ）の２層構造からなる。
【０１７２】
ＩＴＯは、例えば、ＳｎＯ2を０．５〜４ｗｔ％ドープしたＩＴＯターゲットを、アルゴンガスまたはアルゴンガスと酸素ガスとの混合ガスを流し、２５〜２５０℃の基板温度、０．１〜１．５Ｐａの圧力、０．０１〜２ｋＷの電力でスパッタ処理を行うことによって形成される。
【０１７３】
ＺｎＯは、ＩＴＯターゲットに代えて、Ａｌを０．５〜４ｗｔ％ドープしたＺｎＯターゲットを用いて同様の条件でスパッタ処理を行うことにより形成される。
【０１７４】
Ｔｉ／Ａｌの２層構造は、ＥＢ蒸着によって形成される。
【０１７５】
また、電極６，７は、それぞれ、導電層６ａ，７ａをシード電極としてメッキ成膜法によって導電層６ｂ，７ｂを形成してもよい。この場合、導電層６ｂ，７ｂは、例えば、Ｎｉ，Ｗ，Ｃｏ，Ｔｉ，Ｃｒ、これらの合金、およびこれらの合金とＰ，Ｂとの合金のいずれかからなる。また、導電層６ｂ，７ｂ上にメッキ法でＣｕ，Ａｌ，Ｓｎ等を形成することもできる。
【０１７６】
図９の工程（ｍ）の後、ゲートバルブＧＶ７を開け、アーム９１１によって半導体基板１を反応室９８から搬送室９１へ搬送し、ゲートバルブＧＶ７を閉める。そして、ゲートバルブＧＶ３を開け、アーム９１１によって半導体基板１を搬送室９１からアライメント室９４へ入れ、マニピュレータによってマスク５０に代えてマスク６０を電極６，７上に配置する（図１０の工程（ｎ）参照）。マスク６０は、材質および厚さがマスク３０と同じである。
【０１７７】
その後、アーム９１１によって半導体基板１をアライメント室９４から搬送室９１へ搬送し、ゲートバルブＧＶ３を閉める。そして、ゲートバルブＧＶ２を開け、アーム９１１によって半導体基板１を搬送室９１から反応室９３へ入れ、ゲートバルブＧＶ２を閉める。
【０１７８】
その後、反応室９３において、保護膜８をｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に形成する。
【０１７９】
より具体的には、プラズマＣＶＤ法を用いて真性非晶質半導体膜およびシリコンの窒化膜をｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に順次堆積する。この場合、例えば、ＳｉＨ4ガスを材料ガスとして真性非晶質半導体膜を形成し、真性非晶質半導体膜の膜厚は、例えば、１０ｎｍである。また、例えば、ＳｉＨ4ガスおよびＮＨ3ガスを材料ガスとしてシリコンの窒化膜を形成し、シリコンの窒化膜の膜厚は、例えば、１２０ｎｍである。これによって、光電変換素子１０が完成する（図１０の工程（ｏ）参照）。
【０１８０】
光電変換素子１０が完成した後、ゲートバルブＧＶ２を開け、アーム９１１によって光電変換素子１０を反応室９３から搬送室９１へ搬送し、ゲートバルブＧＶ２を閉める。そして、ゲートバルブＧＶ１を開け、アーム９１１によって光電変換素子１０を搬送室９１からロードロック室９２へ入れ、ゲートバルブＧＶ１を閉める。
【０１８１】
その後、ロードロック室９２に窒素（Ｎ2）ガス等の不活性ガスを供給し、ロードロック室９２の圧力が大気圧になると、ロードロック室９２を開け、光電変換素子１０を取り出す。
【０１８２】
上述したように、光電変換素子１０は、ｎ型非晶質半導体層４を形成し、その後、ｐ型非晶質半導体層５を形成することにより製造される。その結果、光電変換素子１０は、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置された構成を有する。従って、光電変換素子１０においては、パッシベーション膜３とｎ型非晶質半導体層４との界面へのボロンの挿入が防止され、後述するように変換効率の低下が抑制される。
【０１８３】
また、上述したように、光電変換素子１０は、プラズマ装置９０を用いて製造されるので、図６の工程（ｄ）の後、半導体基板１をプラズマ装置９０に入れると、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５等をプラズマ装置９０内で連続して形成できる。
【０１８４】
その結果、半導体基板１とパッシベーション膜３との界面特性、パッシベーション膜３とｎ型非晶質半導体層４との界面特性およびパッシベーション膜３とｐ型非晶質半導体層５との界面特性を向上でき、光電変換素子１０の変換効率を向上できる。
【０１８５】
上述した製造方法においては、マスク３０，４０，５０，６０は、ステンレス鋼からなると説明したが、この発明の実施の形態においては、これに限らず、マスク３０，４０，５０，６０は、銅、ニッケル、ニッケル合金（４２アロイ、インバー材等）およびモリブデン等からなっていてもよい。また、マスク３０，４０，５０，６０は、ガラスマスク、セラミックマスクおよび有機フィルムマスク等からなっていてもよい。シリコン基板の熱膨張係数との関係および原料コストを考慮すると、マスク３０，４０，５０，６０の材料は、４２アロイが好ましい。シリコン基板の熱膨張係数との関係で言えば、ニッケルの組成が３６％程度であり、鉄の組成が６４％である場合、熱膨張係数が最も近くなり、熱膨張係数差によるアライメント誤差を最も小さくできるため、このようなマスク材を用いても良い。
【０１８６】
また、マスク３０，４０，５０，６０の厚さに関しては、生産のランニングコストを抑制する観点から、再生して多数回使用できることが好ましい。この場合、マスク３０，４０，５０，６０に付着した成膜物は、フッ酸またはＮａＯＨを用いて除去することができる。これらの再生回数を考慮すると、マスク３０，４０，５０，６０の厚さは、３０μｍ〜３００μｍが好ましい。
【０１８７】
また、上述した製造方法においては、保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を１つの反応室で連続して形成すると説明したが、この発明の実施の形態においては、これに限らず、真性非晶質半導体層を形成した後、シリコンの窒化膜をスパッタリング装置、または別のＣＶＤ装置で形成するように、１回、試料を大気に暴露してもよい。
【０１８８】
保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を、大気暴露せずに形成した場合、大気中における有機物または水分のコンタミネーションを抑制することができるため、好ましい。
【０１８９】
更に、保護膜８は、ＥＢ蒸着、スパッタリング法、レーザアブレーション法、ＣＶＤ法およびイオンプレーティング法を用いて形成されてもよい。
【０１９０】
更に、この発明の実施の形態においては、パッシベーション膜３を形成した後、Ｎ2ガスを用いたプラズマＣＶＤ法によりパッシベーション膜３を窒化し、ＳｉＯＮからなるパッシベーション膜を形成してもよい。その結果、パッシベーション膜上に形成したｐ型非晶質半導体層５中のドーパント（Ｂ）が半導体基板１へ拡散するのを抑制できる。そして、パッシベーション膜３の膜厚がトンネル電流を流すことができる膜厚であっても、ボロンの拡散を抑制できるので、好ましい。
【０１９１】
上述したように、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、マスク３０，４０を用いて半導体基板１上に堆積されるため、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５間には、ギャップ領域Ｇが形成される。そして、隣接する電極６，７間において、保護膜８が電極６，７およびギャップ領域Ｇ（ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）上に形成される。
【０１９２】
その結果、隣接する電極６，７間に、導電性の塵が付着した場合でも、短絡が防止される。
【０１９３】
従って、光電変換素子１０の信頼性を向上できる。
【０１９４】
また、電極６，７は、端から内側に向かって５μｍ以上の領域が保護膜８によって覆われている。その結果、保護膜８の開口端から水分が浸入するのを効果的に抑制することができるとともに、保護膜８のはがれを抑制でき、生産時のアライメントずれによる歩留まりの低下を防止できる。また、電極６，７が接している半導体層と電極６，７との密着性が比較的弱い場合においても、保護膜８で電極６，７を覆うことにより、電極剥がれを効果的に抑制することができるため、好ましい。つまり、非晶質半導体との密着性が乏しい電極材料であっても、保護膜８を形成することで、使用することができるようになり、電極金属の選択の範囲が広がり、特性向上が容易になるため好ましい。
【０１９５】
従来のＨＩＴ型太陽電池のように、基板表面の一面にｎ型、もしくはｐ型の非晶質半導体層とＴＣＯをほぼ全面に形成する場合において、非晶質半導体層とＴＣＯに切れ目はない。しかし、ｎ型非晶質半導体層およびｐ型非晶質半導体層をパターニングしなくてはならない裏面接合型の太陽電池の場合、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の層が、半導体基板の面内方向において交互に複数形成されるため、各層の端部が多数発生する。このような状況でピールテスト等を行うと、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の層が端部から剥がれる可能性がある。しかし、半導体基板の表面をテクスチャ化することで、アンカー効果が生まれ、ｎ型非晶質半導体層、ｐ型非晶質半導体層、ＴＣＯおよび電極等の剥がれ等を抑制しやすくなるため、より好ましく、さらに、最も剥がれやすい電極端部を保護膜によって覆うことで、剥がれをより効果的に抑制することができるため、更に好ましい。
【０１９６】
更に、ギャップ領域Ｇにおいては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、保護膜８によって覆われる。その結果、光電変換素子１０の長期安定性の効果を得ることができる。
【０１９７】
光電変換素子１０においては、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置されることを特徴とする。
【０１９８】
この特徴は、マスクを用いてｎ型非晶質半導体層４またはｐ型非晶質半導体層５を形成する際に、マスクと半導体基板１との間に存在する隙間に材料ガス（ドーパントガスを含む）が回り込み、この隙間にもｎ型非晶質半導体層４またはｐ型非晶質半導体層５が形成されることに起因する。
【０１９９】
そこで、材料ガスおよび半導体層の隙間への回り込みについて説明する。
【０２００】
図１１は、材料ガスおよび半導体層の隙間への回り込みを説明するための図である。図１１を参照して、基板表面にテクスチャが形成されているテクスチャ基板上と、ミラー基板上とに非晶質半導体層をマスクを用いて形成する場合、マスクの端Ｚより内側（マスクの下部）にΔｄだけ、半導体層およびドーパントが回り込むことが分かった。
【０２０１】
このとき、ミラー基板を用いた場合には、ミラー基板の表面の平坦性が高く、１ｎｍ以下の凹凸のみが存在するため、マスクと基板表面との隙間を非常に狭くすることができる。このため、マスクとミラー基板との間に、原料ガスおよびドーパントガスが流入し難くなるため、回り込み幅Δｄが大幅に抑制される（図１１の（ｂ）参照）。
【０２０２】
一方、テクスチャ基板では、テクスチャの存在により、基板表面に凹凸が形成されているため、マスクと基板表面との隙間がミラー基板を用いた場合に比べて大きくなることがわかった。特に前述したように、アルカリ溶液を使用し、異方性エッチングによって、シリコン基板にピラミッド状のテクスチャ構造等を形成した場合、ピラミッドの頂点付近は、空隙部分が多く、原料ガスおよびドーパントガスの回り込みを抑制し難い形状になっている。この大きくなった隙間に、原料ガスおよびドーパントガスが流入するため、回り込み幅Δｄが大きくなる（図１１の（ａ）参照）。
【０２０３】
図１２は、テクスチャサイズを説明するための図である。
【０２０４】
この発明の実施の形態において、テクスチャサイズとは、基板の主面を平面視した状態、即ち、主面に対し垂直方向から観た状態におけるサイズを意味する。図１２を参照して、実際のテクスチャは、大きさや形状が様々なピラミッド状の凹凸が形成されている。重なり合っているものや、変形したものも存在する。このため、テクスチャサイズを単純に決めることができない。そこで、この発明の実施の形態においては、テクスチャサイズは、テクスチャの外接円の直径を意味するものとする。また、テクスチャサイズは、主面の一部を１００μｍ角で抽出し、その中に含まれるピラミッド形状の斜線長ｒを長いものから２０個抽出し、その抽出した２０個の斜線長ｒの平均である平均斜線長ｒを２倍したものと定義される。
【０２０５】
テクスチャの具体例としては、主面が（１００）面であるｎ型単結晶シリコン基板に、異方性エッチングを施すことによって得られるピラミッド状（四角錐状または四角錐台状）の凹凸構造が挙げられる。ＳＥＭ（ｓｃａｎｎｉｎｇ  ｅｍｉｓｓｉｏｎ  ｍｅａｓｕｒｅｍｅｎｔ）などによる観察によって、テクスチャサイズを容易に測定できる。
【０２０６】
図１３は、ＴＯＦ−ＳＩＭＳ（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ  Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定したボロンの強度と距離との関係を示す図である。
【０２０７】
図１３において、縦軸は、ＴＯＦ−ＳＩＭＳによって測定した表面のボロンの強度を表し、横軸は、半導体基板の面内方向の距離を表す。
【０２０８】
図１３を参照して、直線ＳＬ１よりも左側の領域（距離が０〜１８０μｍである領域）は、ｐ層（ｐ型非晶質半導体層５）の形成領域であり、直線ＳＬ１よりも右側の領域（距離が１８０μｍ以上である領域）は、マスク配置領域である。
【０２０９】
テクスチャサイズが１．５μｍであるテクスチャを形成した半導体基板上にマスクを用いてｐ型非晶質半導体層５を形成した場合、ボロンの濃度は、マスクの端において、ｐ型非晶質半導体層５中のボロンの濃度よりも約４倍高くなる。
【０２１０】
そして、ボロンの濃度は、距離が１８０μｍ付近から３００μｍ付近までの領域において徐々に減少している。従って、ボロンは、マスクが配置された領域において、１２０μｍ（３００μｍ−１８０μｍ）の距離まで回り込んでいる。
【０２１１】
一方、ミラー基板上にマスクを用いてｐ型非晶質半導体層５を形成した場合も、ボロンの濃度は、マスクの端において、ｐ型非晶質半導体層５中のボロンの濃度よりも高くなる。そして、ミラー基板を用いた場合、ボロンは、マスクの配置領域において、３０〜４０μｍ程度の距離まで回り込んでいる。
【０２１２】
このように、マスクを用いてｐ型非晶質半導体層５を形成した場合、半導体基板の表面の凹凸の有無に拘わらず、ｐ型非晶質半導体層５中のボロン濃度よりも高くなるボロンの高濃度領域が存在することがわかった。
【０２１３】
また、マスクを用いてｐ型非晶質半導体層５をテクスチャ基板上に形成した場合、マスクの配置領域において、ボロンの回り込み幅が大きくなることが実証された。
【０２１４】
図１４は、テクスチャの写真およびマスクとテクスチャとの間の隙間の概念を示す図である。図１４の（ｂ）は、図１４の（ａ）に示す線ｘにおける断面図を模式的に示す図である。
【０２１５】
図１４の（ａ）を参照して、テクスチャサイズが大きくなると、１個のピラミッドの大きさの差が拡大する。例えば、領域Ｂでは、テクスチャサイズが４０μｍ程度の大きなピラミッドであるが、領域Ａでは、テクスチャサイズが１５μｍ程度である小さいピラミッドが複数個存在する。従って、領域Ａと領域Ｂとでは、テクスチャサイズの差が２５μｍとなり、テクスチャサイズの差が大きなものとなる。
【０２１６】
テクスチャサイズが大きい凹凸を形成しようとすると、上記のように、テクスチャサイズの差が大きくなるとともに、テクスチャサイズが小さいテクスチャが複数個集まった領域の存在により、図１４の（ｂ）に模式的に示すように、マスクと基板表面との間に、大きな隙間領域が生まれ、この隙間領域を利用して原料ガスおよびドーパントガスがマスクの下に回り込むようになり、回り込み幅Δｄが大きくなる。
【０２１７】
図１５は、ボロンの回り込み幅を説明するための図である。図１５の（ａ）において、ｉは、ｉ型非晶質シリコンを示し、ｎは、ｎ型非晶質シリコンを示し、ｐは、ｐ型非晶質シリコンを示す。
【０２１８】
図１５の（ａ）を参照して、ｉ型非晶質シリコンが半導体基板１上に形成され、ｎ型非晶質シリコンおよびｐ型非晶質シリコンがｉ型非晶質シリコン上に形成されている。
【０２１９】
そして、ｎ型非晶質シリコンおよびｐ型非晶質シリコンの幅方向をＸ軸とし、ｎ型非晶質シリコンおよびｐ型非晶質シリコンの長さ方向をＹ軸として、マスクを用いてｐ型非晶質シリコンを形成するときのボロンの回り込み幅のＹ軸方向における分布を模式的に示したのが図１５の（ｂ）である。
【０２２０】
図１５の（ｂ）を参照して、テクスチャサイズが大きくなると、図１４の（ｂ）に示すように、隙間領域が存在し、この隙間領域を利用して原料ガスおよびドーパントガスがマスクの下に回り込むようになるので、ボロンの回り込み幅は、Δｄ１，Δｄ３で示すように大きくなる。
【０２２１】
また、テクスチャサイズが大きくなると、隙間領域の大きな領域と、そうでない領域とが面内に形成されるため、マスクを置いたときに、図１５の（ｂ）に示すように、Ｙ軸方向に見たときに、場所によってボロンの回り込み幅が異なることがわかった。このようなボロンの回り込み幅のばらつきは、光電変換素子１０の特性の安定性および歩留まり等を考慮すると、小さい方が好ましい。隙間の大きい領域では、Δｄ１，Δｄ３で示すように、ボロンの回り込み幅が大きくなり、比較的、テクスチャサイズが揃っている領域は、図１４の（ｂ）に示すような隙間が小さいので、ボロンの回り込み幅は、Δｄ２で示すように小さくなる。従って、ボロンの回り込み幅がΔｄ１，Δｄ３である領域を抑制する必要がある。
【０２２２】
テクスチャサイズが小さくなると、１個のピラミッドの大きさの差が無くなり、図１４の（ｂ）に示す隙間領域の発生も抑制される。これによって、ボロンの回り込み幅ΔｄがＹ軸方向に比較的均一であり、かつ、ボロンの回り込み幅のばらつきが抑制された状態を形成することができる。
【０２２３】
図１６は、テクスチャサイズによるボロンの回り込み幅の違いを測定するためのサンプルを示す図である。
【０２２４】
図１６の（ａ）は、平面図であり、図１６の（ｂ）は、図１６の（ａ）に示す線ＸＶＩＢ−ＸＶＩＢにおける断面図である。また、図１６において、ｉ層は、ｉ型非晶質シリコンを示し、ｐ層は、ｐ型非晶質シリコンを示す。
【０２２５】
図１６を参照して、８ｎｍの膜厚を有するｉ型非晶質シリコンを堆積し、ｉ型非晶質シリコン上にマスクを配置してｐ型非晶質シリコンをｉ型非晶質シリコン上に堆積した。
【０２２６】
そして、分析領域において、ＴＯＦ−ＳＩＭＳを用いてボロンの表面濃度の面内分布を測定した。
【０２２７】
図１７は、図１６に示す分析領域におけるボロンの表面濃度のプロファイルを示す図である。
【０２２８】
図１７の（ａ）は、テクスチャサイズが３５μｍである場合におけるボロンの表面濃度のプロファイルを示し、図１７の（ｂ）は、テクスチャサイズが３μｍである場合におけるボロンの表面濃度のプロファイルを示す。
【０２２９】
図１７を参照して、テクスチャサイズが３５μｍである場合、ｉ層の領域に３００μｍ以上にわたって非常に高い濃度のボロンが回り込んでいるのに対し、テクスチャサイズが３μｍである場合、ｉ層領域へのボロンの回り込みが大幅に改善されている。
【０２３０】
このように、テクスチャサイズが大きくなると、ボロンの回り込みが大きくなることがわかった。
【０２３１】
光電変換素子１０においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５が半導体基板１の裏面に隣り合って配置されている。マスクを用いてｎ型非晶質半導体層４とｐ型非晶質半導体層５とを明確に分離するためには、原料ガスおよびドーパントガスの回り込みを抑制することが必要である。
【０２３２】
この回り込みが大きくなると、作製した光電変換素子のＩ−Ｖ特性における逆方向飽和電流が増大することがかわった。また、原料ガスおよびドーパントガスの回り込みにより、ｐ層とｎ層との間の電気的な絶縁性が損なわれ、リーク電流が発生することがわかった。
【０２３３】
原料ガスおよびドーパントガスの回り込みは、上述したように、テクスチャサイズに大きく依存する。
【０２３４】
そこで、テクスチャサイズによる原料ガスおよびドーパントガスの回り込みが光電変換素子のＩ−Ｖ特性に与える影響を調べるために、テクスチャサイズとＩ−Ｖ特性における逆方向飽和電流との関係を測定した。
【０２３５】
図１８は、逆方向飽和電流密度とテクスチャサイズとの関係を示す図である。図１８において、縦軸は、逆方向飽和電流密度を表し、横軸は、テクスチャサイズを表す。また、直線ｋ１，ｋ２は、フィッティング結果を示す直線である。
【０２３６】
図１８を参照して、テクスチャサイズが３０μｍ以上である場合、逆方向飽和電流密度は、４．９２×１０-3〜５．３７×１０-3（ｍＡ／ｃｍ2）であり、飽和傾向を示す。
【０２３７】
そして、テクスチャサイズが２５μｍになると、逆方向飽和電流密度は、６．１２×１０-4（ｍＡ／ｃｍ2）となる。
【０２３８】
また、テクスチャサイズが１〜１５μｍの範囲では、逆方向飽和電流密度は、２．０×１０-5〜２．１２×１０-4（ｍＡ／ｃｍ2）の範囲である。
【０２３９】
従って、テクスチャサイズが３０μｍ未満になると、逆方向飽和電流密度が１桁近く減少することがわかった。
【０２４０】
テクスチャサイズが１〜２５μｍの範囲であるとき、逆方向飽和電流密度は、直線ｋ１によってフィッティングされ、テクスチャサイズが３０μｍ以上であるとき、逆方向飽和電流密度は、直線ｋ２によってフィッティングされる。
【０２４１】
そして、直線ｋ１の傾きは、直線ｋ２の傾きと大きく異なるため、テクスチャサイズが１〜２５μｍの範囲である場合におけるテクスチャサイズと逆方向飽和電流密度との関係は、テクスチャサイズが３０μｍ以上である場合におけるテクスチャサイズと逆方向飽和電流密度との関係と大きく異なる。
【０２４２】
また、テクスチャサイズが２５μｍであるときの逆方向飽和電流密度と、テクスチャサイズが３０μｍであるときの逆方向飽和電流密度との間には、大きな段差が存在する。
【０２４３】
更に、テクスチャサイズを３０μｍから２５μｍ以下に減少させることにより、逆方向飽和電流密度は、１桁近く減少する。
【０２４４】
従って、２５μｍのテクスチャサイズは、逆方向飽和電流密度を大きく減少させるための臨界的意義を有する。つまり、２５μｍのテクスチャサイズは、逆方向飽和電流密度を１桁以上低減させるための臨界的意義を有する。
【０２４５】
以上より、この発明の実施の形態においては、テクスチャサイズは、好ましくは、３０μｍ未満であり、より好ましくは、２５μｍ以下である。
【０２４６】
なお、四角錐状または四角錐台状の凹凸構造において、四角錐状または四角錐台状の底辺の一辺の長さａをテクスチャサイズとして用いている場合、上述した２ｒは、２ｒ＝（２）1/2ａによって表される。従って、（２）1/2ａを計算した結果、３０μｍ未満であれば、一辺の長さａによって表されるテクスチャサイズは、この発明の実施の形態におけるテクスチャサイズに含まれるものとする。
【０２４７】
また、四角錐状または四角錐台状の凹凸構造において、四角錐状または四角錐台状の高さｈをテクスチャサイズとして用いている場合、上述した２ｒは、２ｈ／ｔａｎθ（θは、図２７に示すθ）によって表される。従って、２ｈ／ｔａｎθを計算した結果、３０μｍ未満であれば、高さｈによって表されるテクスチャサイズは、この発明の実施の形態におけるテクスチャサイズに含まれるものとする。
【０２４８】
図１９は、リンの回り込み幅を測定するためのサンプルを示す図である。
【０２４９】
図１９の（ａ）は、平面図であり、図１９の（ｂ）は、図１９の（ａ）に示す線ＸＩＸＢ−ＸＩＸＢにおける断面図である。また、図１９において、ｉ層は、ｉ型非晶質シリコンを示し、ｎ層は、ｎ型非晶質シリコンを示す。
【０２５０】
図１９を参照して、ｉ型非晶質シリコン上にマスクを配置し、リンを含むドーパントガスとしてＰＨ3ガスを用いてｎ型非晶質シリコンをｉ型非晶質シリコン上に堆積した。
【０２５１】
そして、分析領域において、ＴＯＦ−ＳＩＭＳを用いてリンの表面濃度の面内分布を測定した。
【０２５２】
図２０は、図１９に示す分析領域におけるリンの表面濃度のプロファイルを示す図である。
【０２５３】
図２０において、縦軸は、ＴＯＦ−ＳＩＭＳによって測定したリンの強度を表し、横軸は、距離を表す。
【０２５４】
図２０を参照して、距離が約２００〜２３０μｍの領域において、リンの濃度は、急激に減少している。
【０２５５】
従って、リンの回り込み幅は、３０μｍ程度であり、ボロンの回り込み幅に比べて非常に小さいことがわかった。
【０２５６】
また、テクスチャサイズが１．５μｍであるテクスチャ基板を用いた場合も、リンの回り込み幅は、２０〜３０μｍ程度であった。
【０２５７】
このように、リンは、ボロンのような特殊な回り込みをしないことがわかった。その結果、ドーパント種によって回り込み幅が異なることがわかった。
【０２５８】
上述したように、ドーパント種によって回り込み幅が異なる場合、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５のうち、いずれを先に形成するかが問題になる。
【０２５９】
回り込み幅が大きいボロンを含むｐ型非晶質半導体層５を先に形成した場合、ｎ型非晶質半導体層４を形成する領域に、ボロン原子およびボロン原子を含む活性種が拡散してパッシベーション膜３の表面に付着していることが想定される。
【０２６０】
従って、ｐ型非晶質半導体層５を形成した後にｎ型非晶質半導体層４を形成した場合、パッシベーション膜３とｎ型非晶質半導体層４との界面にボロン原子等が存在してパッシベーション膜３とｎ型非晶質半導体層４との界面特性に悪影響を与え、光電変換素子の変換効率を低下させる。
【０２６１】
そこで、この発明の実施の形態においては、回り込み幅が小さいリンを含むｎ型非晶質半導体層４をｐ型非晶質半導体層５よりも先に形成することにした。
【０２６２】
図２１は、ｎ型非晶質半導体層４をｐ型非晶質半導体層５よりも先に形成したときのｎ型非晶質半導体層４およびｐ型非晶質半導体層５の断面図である。
【０２６３】
図２１を参照して、シリコン基板上に形成されたパッシベーション膜上に、リンドープ層、ボロンドープ層の順でリンドープ層およびボロンドープ層を堆積した場合、ボロンドープ層の一部がリンドープ層上に形成される。即ち、ボロンドープ層とリンドープ層との重なり領域Ｒが存在する。
【０２６４】
そこで、重なり領域Ｒが光電変換素子の特性に与える影響について説明する。
【０２６５】
図２２は、重なり領域Ｒの光電変換素子の特性への影響を調べるサンプルの断面図である。
【０２６６】
図２２の（ａ）を参照して、サンプルＡは、シリコン基板の一方の表面上にパッシベーション膜、ボロンドープ層およびＴＣＯを順次積層し、シリコン基板の他方の表面上にパッシベーション膜、ｎ型層およびＴＣＯを順次積層した構造からなる。
【０２６７】
パッシベーション膜は、ｉ型非晶質シリコンからなり、ボロンドープ層は、ボロンを含むｐ型非晶質シリコンからなり、ｎ型層は、リンを含むｎ型非晶質シリコンからなる。
【０２６８】
図２２の（ｂ）を参照して、サンプルＢは、サンプルＡのパッシベーション膜とボロンドープ層との間にリンドープ層を挿入した構造からなる。リンドープ層は、リンを含むｎ型非晶質シリコンからなり、リンのドープ量は、４×１０18ｃｍ-3である。
【０２６９】
図２２の（ｃ）を参照して、サンプルＣは、サンプルＢのリンドープ層において、リンのドープ量を５×１０19ｃｍ-3に代えたものであり、その他は、サンプルＢと同じである。
【０２７０】
図２２の（ｄ）を参照して、サンプルＤは、サンプルＢのリンドープ層において、リンの単独ドープをリンおよびボロンの同時ドープに代えたものであり、その他は、サンプルＢと同じである。この場合、リンのドープ量は、５×１０19ｃｍ-3であり、ボロンのドープ量は、４×１０20ｃｍ-3である。
【０２７１】
サンプルＡは、重なり領域Ｒを有しておらず、リファレンスである。サンプルＢ，Ｃ，Ｄは、重なり領域Ｒを有する構造において、リンドープ層のドープ量を代えたものである。
【０２７２】
図２３は、図２２に示すサンプルＡ，Ｂ，Ｃ，Ｄの変換効率を示す図である。図２３を参照して、サンプルＢ，Ｃ，Ｄの変換効率は、サンプルＡの変換効率よりも高い。即ち、パッシベーション膜とボロンドープ層との間にリンドープ層を挿入した構造からなるサンプルＢ，Ｃ，Ｄの変換効率は、パッシベーション膜とボロンドープ層との間にリンドープ層を挿入しない構造からなるサンプルＡの変換効率よりも高い。
【０２７３】
従って、ボロンドープ層の下側にリンドープ層を配置しても、ボロンドープ層の下側にリンドープ層を配置しない場合に比べて、変換効率は、少なくとも低下しないことがわかった。
【０２７４】
つまり、パッシベーション膜上に、先にリンを含むドープ層を形成し、その後、リンを含むドープ層に隣り合う形でボロンを含むドープ層を形成すれば、ドーパント種の回り込みによる特性低下の影響を抑制することができることがわかった。
【０２７５】
その結果、ｐ型非晶質半導体層５の一部をｎ型非晶質半導体層４上に配置することにより、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間のギャップ領域の幅を狭くすることができるため、半導体基板１の面積を有効に利用することができるようになり、好ましい。
【０２７６】
一方、先に、ボロンを含むドープ層を形成し、その後、リンを含むドープ層を形成した場合には、Ｆ．Ｆ．（Fill Factor）が大幅に低下する特性を示し、変換効率が大きく低下した。ボロンは、上述したように、回り込み幅が、リンに比べ大きいこと、また、リンドープ層の下（パッシベーション膜とリンドープ層の間）に回り込み領域Ｒを形成した時には、Ｆ．Ｆ．の特性を落とし、変換効率を著しく低下させることが分かった。
【０２７７】
この現象は、ボロンとリンの特徴的な特性であり、この物理現象を有効に利用する場合には、上述したように、マスクを用いて、先に、リンを含むドープ層を形成し、その後、ボロンを含むドープ層を形成することが好ましい。
【０２７８】
なお、リンを含むドープ層を先に形成し、その後、ボロンを含むドープ層を形成する場合、ボロンの回り込み幅は、上述したようにテクスチャサイズに依存するが、リンドープ層の全面上にボロンドープ層を形成したサンプルＢ，Ｃ，Ｄにおいて、変換効率の低下が観測されていないので、ボロンの回り込み幅が大きくなっても、その回り込み幅の増加が変換効率を低下させることはない。従って、テクスチャサイズを規定しなくても、リンを含むドープ層を先に形成し、その後、ボロンを含むドープ層を形成する構成を採用することによって、変換効率の低下を抑制してｎ型非晶質半導体層４およびｐ型非晶質半導体層５を半導体基板１の裏面にパターンニングできる。
【０２７９】
マスクを用いて、光電変換素子を生産する場合、ウエハー上に形成されたアライメントマークなどを画像認識してマスクをウエハー上に配置するが、機械精度などの影響により、数μｍから数十μｍ程度のアライメントずれが生じる。
【０２８０】
ギャップ領域を十分に確保し、ｎ型非晶質半導体層とｐ型非晶質半導体層との干渉を抑制しても、生産時のマスクのアライメント精度などにより、ドーパントの回り込みが生じ、特性を落とすことになる。しかし、本実施の形態のように、ｐ型非晶質半導体層５を形成する前に、リンを含むｎ型非晶質半導体層４を形成することで生産時の歩留まりを大きく改善することが出来るため、より好ましい。
【０２８１】
上述したように、ボロンドープ層がリンドープ層上に配置されても、変換効率を低下させることがないので、実施の形態１においては、ｐ型非晶質半導体層５の一部をｎ型非晶質半導体層４上に配置した構造を採用することにした。
【０２８２】
図２４は、図１に示す光電変換素子１０の裏面側から見た平面図である。図２４の（ａ）を参照して、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向に交互に配置される。この場合、ｐ型非晶質半導体層５の一部は、ｎ型非晶質半導体層４上に配置される。そして、電極６，７は、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置される。その結果、隣接する電極６，７間には、ギャップ領域Ｇが形成される。
【０２８３】
図２４の（ｂ）を参照して、保護膜８は、ギャップ領域Ｇおよび半導体基板１の周辺領域上に配置される。そして、電極６，７上には、幅Ｌを有する開口部８Ａが形成される。電極６，７は、開口部８Ａを介して配線シートに接続される。
【０２８４】
なお、図２４の（ｂ）においては、半導体基板１の周辺部には、保護膜８で覆われていない領域が存在するが、光電変換素子１０においては、半導体基板１の裏面の全面を保護膜で覆い、電極６，７の一部が露出している状態が最も好ましい。
【０２８５】
図２５は、配線シートの平面図である。図２５を参照して、配線シート７０は、絶縁基材７１０と、配線材７１〜８７とを含む。
【０２８６】
絶縁基材７１０は、電気絶縁性の材質であればよく、特に限定なく用いることができる。絶縁基材７１０は、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）およびポリイミド等からなる。
【０２８７】
また、絶縁基材７１０の膜厚は、特に限定されないが、好ましくは、２５μｍ以上１５０μｍ以下である。そして、絶縁基材７１０は、１層構造であってもよく、２層以上の多層構造であってもよい。
【０２８８】
配線材７１は、バスバー部７１１と、フィンガー部７１２とを有する。フィンガー部７１２は、その一方端がバスバー部７１１に接続される。
【０２８９】
配線材７２は、バスバー部７２１と、フィンガー部７２２，７２３とを有する。フィンガー部７２２は、その一方端がバスバー部７２１に接続される。フィンガー部７２３は、バスバー部７２１に対してバスバー部７２１とフィンガー部７２２との接続部の反対側において、その一方端がバスバー部７２１に接続される。
【０２９０】
配線材７３は、バスバー部７３１と、フィンガー部７３２，７３３とを有する。フィンガー部７３２は、その一方端がバスバー部７３１に接続される。フィンガー部７３３は、バスバー部７３１に対してバスバー部７３１とフィンガー部７３２との接続部の反対側において、その一方端がバスバー部７３１に接続される。
【０２９１】
配線材７４は、バスバー部７４１と、フィンガー部７４２，７４３とを有する。フィンガー部７４２は、その一方端がバスバー部７４１に接続される。フィンガー部７４３は、バスバー部７４１に対してバスバー部７４１とフィンガー部７４２との接続部の反対側において、その一方端がバスバー部７４１に接続される。
【０２９２】
配線材７５は、バスバー部７５１と、フィンガー部７５２，７５３とを有する。フィンガー部７５２，７５３は、バスバー部７５１の長さ方向において隣接して配置され、その一方端がバスバー部７５１の同じ側においてバスバー部７５１に接続される。
【０２９３】
配線材７６は、バスバー部７６１と、フィンガー部７６２，７６３とを有する。フィンガー部７６２は、その一方端がバスバー部７６１に接続される。フィンガー部７６３は、バスバー部７６１に対してバスバー部７６１とフィンガー部７６２との接続部の反対側において、その一方端がバスバー部７６１に接続される。
【０２９４】
配線材７７は、バスバー部７７１と、フィンガー部７７２，７７３とを有する。フィンガー部７７２は、その一方端がバスバー部７７１に接続される。フィンガー部７７３は、バスバー部７７１に対してバスバー部７７１とフィンガー部７７２との接続部の反対側において、その一方端がバスバー部７７１に接続される。
【０２９５】
配線材７８は、バスバー部７８１と、フィンガー部７８２，７８３とを有する。フィンガー部７８２は、その一方端がバスバー部７８１に接続される。フィンガー部７８３は、バスバー部７８１に対してバスバー部７８１とフィンガー部７８２との接続部の反対側において、その一方端がバスバー部７８１に接続される。
【０２９６】
配線材７９は、バスバー部７９１と、フィンガー部７９２，７９３とを有する。フィンガー部７９２，７９３は、バスバー部７９１の長さ方向において隣接して配置され、その一方端がバスバー部７９１の同じ側においてバスバー部７９１に接続される。
【０２９７】
配線材８０は、バスバー部８０１と、フィンガー部８０２，８０３とを有する。フィンガー部８０２は、その一方端がバスバー部８０１に接続される。フィンガー部８０３は、バスバー部８０１に対してバスバー部８０１とフィンガー部８０２との接続部の反対側において、その一方端がバスバー部８０１に接続される。
【０２９８】
配線材８１は、バスバー部８１１と、フィンガー部８１２，８１３とを有する。フィンガー部８１２は、その一方端がバスバー部８１１に接続される。フィンガー部８１３は、バスバー部８１１に対してバスバー部８１１とフィンガー部８１２との接続部の反対側において、その一方端がバスバー部８１１に接続される。
【０２９９】
配線材８２は、バスバー部８２１と、フィンガー部８２２，８２３とを有する。フィンガー部８２２は、その一方端がバスバー部８２１に接続される。フィンガー部８２３は、バスバー部８２１に対してバスバー部８２１とフィンガー部８２２との接続部の反対側において、その一方端がバスバー部８２１に接続される。
【０３００】
配線材８３は、バスバー部８３１と、フィンガー部８３２，８３３とを有する。フィンガー部８３２，８３３は、バスバー部８３１の長さ方向において隣接して配置され、その一方端がバスバー部８３１の同じ側においてバスバー部８３１に接続される。
【０３０１】
配線材８４は、バスバー部８４１と、フィンガー部８４２，８４３とを有する。フィンガー部８４２は、その一方端がバスバー部８４１に接続される。フィンガー部８４３は、バスバー部８４１に対してバスバー部８４１とフィンガー部８４２との接続部の反対側において、その一方端がバスバー部８４１に接続される。
【０３０２】
配線材８５は、バスバー部８５１と、フィンガー部８５２，８５３とを有する。フィンガー部８５２は、その一方端がバスバー部８５１に接続される。フィンガー部８５３は、バスバー部８５１に対してバスバー部８５１とフィンガー部８５２との接続部の反対側において、その一方端がバスバー部８５１に接続される。
【０３０３】
配線材８６は、バスバー部８６１と、フィンガー部８６２，８６３とを有する。フィンガー部８６２は、その一方端がバスバー部８６１に接続される。フィンガー部８６３は、バスバー部８６１に対してバスバー部８６１とフィンガー部８６２との接続部の反対側において、その一方端がバスバー部８６１に接続される。
【０３０４】
配線材８７は、バスバー部８７１と、フィンガー部８７２とを有する。フィンガー部８７２は、その一方端がバスバー部８７１に接続される。
【０３０５】
配線材７１は、フィンガー部７１２が配線材７２のフィンガー部７２２と噛み合うように絶縁基材７１０上に配置される。
【０３０６】
配線材７２は、フィンガー部７２２が配線材７１のフィンガー部７１２と噛み合い、フィンガー部７２３が配線材７３のフィンガー部７３２と噛み合うように絶縁基材７１０上に配置される。
【０３０７】
配線材７３は、フィンガー部７３２が配線材７２のフィンガー部７２３と噛み合い、フィンガー部７３３が配線材７４のフィンガー部７４２と噛み合うように絶縁基材７１０上に配置される。
【０３０８】
配線材７４は、フィンガー部７４２が配線材７３のフィンガー部７３３と噛み合い、フィンガー部７４３が配線材７５のフィンガー部７５２と噛み合うように絶縁基材７１０上に配置される。
【０３０９】
配線材７５は、フィンガー部７５２が配線材７４のフィンガー部７４３と噛み合い、フィンガー部７５３が配線材７６のフィンガー部７６２と噛み合うように絶縁基材７１０上に配置される。
【０３１０】
配線材７６は、フィンガー部７６２が配線材７５のフィンガー部７５３と噛み合い、フィンガー部７６３が配線材７７のフィンガー部７７２と噛み合うように絶縁基材７１０上に配置される。
【０３１１】
配線材７７は、フィンガー部７７２が配線材７６のフィンガー部７６３と噛み合い、フィンガー部７７３が配線材７８のフィンガー部７８２と噛み合うように絶縁基材７１０上に配置される。
【０３１２】
配線材７８は、フィンガー部７８２が配線材７７のフィンガー部７７３と噛み合い、フィンガー部７８３が配線材７９のフィンガー部７９２と噛み合うように絶縁基材７１０上に配置される。
【０３１３】
配線材７９は、フィンガー部７９２が配線材７８のフィンガー部７８３と噛み合い、フィンガー部７９３が配線材８０のフィンガー部８０２と噛み合うように絶縁基材７１０上に配置される。
【０３１４】
配線材８０は、フィンガー部８０２が配線材７９のフィンガー部７９３と噛み合い、フィンガー部８０３が配線材８１のフィンガー部８１２と噛み合うように絶縁基材７１０上に配置される。
【０３１５】
配線材８１は、フィンガー部８１２が配線材８０のフィンガー部８０３と噛み合い、フィンガー部８１３が配線材８２のフィンガー部８２２と噛み合うように絶縁基材７１０上に配置される。
【０３１６】
配線材８２は、フィンガー部８２２が配線材８１のフィンガー部８１３と噛み合い、フィンガー部８２３が配線材８３のフィンガー部８３２と噛み合うように絶縁基材７１０上に配置される。
【０３１７】
配線材８３は、フィンガー部８３２が配線材８２のフィンガー部８２３と噛み合い、フィンガー部８３３が配線材８４のフィンガー部８４２と噛み合うように絶縁基材７１０上に配置される。
【０３１８】
配線材８４は、フィンガー部８４２が配線材８３のフィンガー部８３３と噛み合い、フィンガー部８４３が配線材８５のフィンガー部８５２と噛み合うように絶縁基材７１０上に配置される。
【０３１９】
配線材８５は、フィンガー部８５２が配線材８４のフィンガー部８４３と噛み合い、フィンガー部８５３が配線材８６のフィンガー部８６２と噛み合うように絶縁基材７１０上に配置される。
【０３２０】
配線材８６は、フィンガー部８６２が配線材８５のフィンガー部８５３と噛み合い、フィンガー部８６３が配線材８７のフィンガー部８７２と噛み合うように絶縁基材７１０上に配置される。
【０３２１】
配線材８７は、フィンガー部８７２が配線材８６のフィンガー部８６３と噛み合うように絶縁基材７１０上に配置される。
【０３２２】
配線材７１〜８７の各々は、電気導電性のものであればよく、特に限定されない。配線材７１〜８７の各々は、例えば、Ｃｕ，Ａｌ，Ａｇおよびこれらを主成分とする合金からなる。
【０３２３】
また、配線材７１〜８７の厚さは、特に限定されないが、例えば、１０μｍ以上８０μｍ以下が好適である。１０μｍ未満では、配線抵抗が高くなり、８０μｍを超えると、光電変換素子１０と貼り合わせるときに印加される熱によって配線材とシリコン基板との熱膨張係数の違いに起因してシリコン基板に反りが発生する。
【０３２４】
絶縁基材７１０の形状は、図２５に示す形状に限定されず、適宜、変更可能である。また、配線材７１〜８７の表面の一部に、Ｎｉ，Ａｕ，Ｐｔ，Ｐｄ，Ｓｎ，ＩｎおよびＩＴＯ等の導電性材料を形成してもよい。このように、配線材７１〜８７の表面の一部に、Ｎｉ等の導電性材料を形成するのは、配線材７１〜８７と光電変換素子１０の電極６，７との電気的接続を良好なものとし、配線材７１〜８７の耐候性を向上させるためである。更に、配線材７１〜８７は、単層構造であってもよく、多層構造であってもよい。
【０３２５】
電極６が配線材７１のフィンガー部７１２に接続され、電極７が配線材７２のフィンガー部７２２に接続されるように光電変換素子１０を領域ＲＥＧ１上に配置し、電極６が配線材７２のフィンガー部７２３に接続され、電極７が配線材７３のフィンガー部７３２に接続されるように光電変換素子１０を領域ＲＥＧ２上に配置される。以下、同様にして光電変換素子１０を配線材７３〜８７上に配置する。これによって、１６個の光電変換素子１０が直列に接続される。
【０３２６】
光電変換素子１０の電極６，７は、接着剤によって配線材７１〜８７に接続される。接着剤は、例えば、半田樹脂、半田、導電性接着剤、熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）および絶縁性接着剤（ＮＣＰ：Non Conductive Paste）からなる群から選択された１種類以上の接着材からなる。
【０３２７】
例えば、半田樹脂としては、タムラ科研（株）製のＴＣＡＰ−５４０１−２７等を用いることができる。
【０３２８】
絶縁性接着剤としては、エポキシ樹脂、アクリル樹脂およびウレタン樹脂等を用いることができ、熱硬化型および光硬化型の樹脂を用いることができる。
【０３２９】
導電性接着剤としては、錫およびビスマスの少なくとも一方を含む半田粒子等を用いることができる。より好ましくは、導電性接着剤は、錫と、ビスマス、インジウムおよび銀等との合金である。これにより、半田融点を抑えることができ、低温による接着プロセスが可能になる。
【０３３０】
ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に保護膜８を形成した光電変換素子１０を用いる場合には、電極６，７上の無機絶縁膜と、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上の無機絶縁膜とが存在し、これら２つの無機絶縁膜は、下地が異なる。そして、光電変換素子１０においては、下地が異なる無機絶縁膜が連続して形成されている。このような状況では、熱履歴が、下地が異なる無機絶縁膜に印加されると、下地の熱膨張係数の違いから無機絶縁膜の剥がれ等が発生する場合がある。
【０３３１】
従って、低温、特に、２００℃以下の熱プロセスが好ましく、その結果、低温で硬化し、電気的に接合できる熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルムおよび異方性導電ペーストが特に好ましい。
【０３３２】
上述したように、配線シート７０上に配置した光電変換素子１０を、ガラス基板上に配置されたエチレンビニルアセテート樹脂（ＥＶＡ樹脂）と、ＰＥＴフィルム上に配置されたＥＶＡ樹脂との間に配置する。そして、ラミネータ装置を用いて真空圧着によりガラス基板側のＥＶＡ樹脂を光電変換素子１０に圧着させるとともに、ＰＥＴフィルム側のＥＶＡ樹脂を光電変換素子１０に圧着させた状態で１２５℃に加熱し、硬化させた。これにより、ガラス基板とＰＥＴフィルムとの間で硬化したＥＶＡ樹脂中に、配線シート７０が付いた光電変換素子１０が封止されることによって太陽電池モジュールを作製することができる。
【０３３３】
［絶縁性］
光電変換素子１０において、ギャップ領域Ｇの幅、隣接する開口部８Ａ間のピッチＸおよび開口部８Ａの開口幅Ｌを変えたときの光電変換素子１０を備える太陽電池モジュールを作製した。
【０３３４】
保護膜８が無い場合には、配線シートと光電変換素子とを接合する際に、ギャップ領域Ｇにゴミ等の微笑な導電体が付着し、ｎ型非晶質半導体層に接続されたｎ電極と、ｐ型非晶質半導体層に接続されたｐ電極とが短絡する問題が発生し、歩留まりを７０％台に落とすことがわかった。
【０３３５】
このように、ｎ電極とｐ電極との間のギャップ領域の幅が狭くなると、短絡が原因となる歩留まりの低下が起こった。モジュール化した後の歩留まりの低下は、プロセス工程の最終段階であるため、金額的な損失が大きく、非常に問題である。
【０３３６】
一方、保護膜８が形成された光電変換素子１０を用いた場合には、太陽電池モジュールの歩留まりは、９０％を超えており、上記で問題となった電極間の短絡による歩留まりの低下は、見られなかった。そして、保護膜８があることにより、電極間の短絡を抑制できることがわかった。
【０３３７】
絶縁性の確保を考えると、無機絶縁膜の厚さは、２０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましい。１μｍ以上の厚膜になると、電極上の無機絶縁膜の内部応力により、無機絶縁膜の剥がれが生じることもあるため、好ましくない。
【０３３８】
保護膜８の開口部８Ａにおいては、下地の電極６，７が露出しており、電極６，７は、上述した接着剤によって配線材に接続されている。このため、開口部８Ａが狭いと、コンタクト抵抗が上昇するため、開口部８Ａの幅Ｌは、２０μｍ以上が必要であり、より好ましくは、１００μｍ以上である。通常、図１に示す電極６，７の幅は、２００μｍ以上であるため。開口部８Ａの幅Ｌは、電極６，７の幅よりも小さくなる。そして、電極６，７と配線材との接続を考慮すると、開口部８Ａは、電極６，７上にあることが好ましい。即ち、開口部８Ａの幅Ｌは、２０μｍ以上であり、電極６，７の幅よりも狭く、電極６，７上にあることが好ましい。
【０３３９】
更に、電極６の幅と電極７の幅とを比較した場合、幅が狭い電極（電極６，７のいずれか）上の開口部８Ａの幅が広いことが好ましい。このように設定することにより、コンタクト抵抗の増大を抑制できる。
【０３４０】
［防湿性］
図２６は、防湿耐性試験の結果を示す図である。図２６を参照して、ｉは、真性非晶質シリコンを表し、ｉ／ｎは、真性非晶質シリコンおよびｎ型非晶質シリコンの積層膜を表し、ｉ／ＳｉＮは、真性非晶質シリコンおよびシリコンナイトライドの積層膜を表す。
【０３４１】
また、ｉ／ｎ／ＳｉＮは、真性非晶質シリコン、ｎ型非晶質シリコンおよびシリコンナイトライドの積層膜を表し、ｉ／ＳｉＯＮは、真性非晶質シリコンおよびシリコンオキシナイトライドの積層膜を表し、ｉ／ＳｉＯ2は、真性非晶質シリコンおよび二酸化シリコンの積層膜を表し、ｉ／ＴｉＯ2は、真性非晶質シリコンおよび二酸化チタンの積層膜を表す。
【０３４２】
なお、ｎ／ＳｉＮ、ｎ／ＳｉＯＮ、ｎ／ＳｉＯ2およびｎ／ＴｉＯ2のように、ｉ層をｎ層に置き換えてもよい。
【０３４３】
また、ｎ型非晶質シリコン中におけるＰの濃度は、１×１０20ｃｍ-3である。
【０３４４】
図２６に示す非晶質半導体膜をシリコン基板上に成膜し、成膜直後に、試料の少数キャリアのライフタイムをμＰＣＤ（microwave Photo Conductivity Decay）法を用いて測定した。μＰＣＤ法では、半導体層の表面にレーザ光を照射することによって半導体層にキャリアを誘起する状態と、レーザ光の照射を停止することによって、誘起したキャリアが消失する状態とを作り出してキャリアのライフタイムを測定する。キャリア量を測定するために半導体層の表面にマイクロ波を照射してマイクロ波の反射率を測定する。
【０３４５】
その後、３日後および８日後に上記と同じ条件で少数キャリアのライフタイムを測定した。
【０３４６】
なお、図２６においては、成膜直後のライフタイムで規格化したライフタイムを示す。
【０３４７】
図２６に示すように、アモルファスシリコン等の非晶質半導体膜では、大気雰囲気中からの水分（Ｈ2Ｏ，ＯＨ基等）が拡散することで、３日後および８日後のライフタイムは、成膜直後に比べて大きく低下する（サンプル１〜サンプル４参照）。
【０３４８】
これは、次の理由による。非晶質膜は、同じ組成の単結晶膜に比べて膜密度が低く、膜中に多くのボイドを含む。非晶質膜の屈折率が結晶よりも低いのは、このボイドが多いことが原因であり、ボイドの存在が防湿性に関して、膜厚が薄い場合は、効果が得られにくいことが原因であると考えられる。数ｎｍから３０ｎｍ程度の膜厚では、外部からの水分を、非晶質半導体層が吸湿し、結晶シリコン界面のパッシベーション性を低下させるものと考えられる。
【０３４９】
一方、非晶質半導体層上にＳｉＮ，ＳｉＯＮ，ＳｉＯ2のいずれかを形成した場合、３日後および８日後のライフタイムは、成膜直後のライフタイムを維持しており、非晶質半導体層上にＴｉＯ2を形成した場合、３日後および８日後のライフタイムは、成膜直後のライフタイムから約１割程度低下するに留まっている（サンプル５〜サンプル９参照）。
【０３５０】
このように、非晶質半導体層上に無機絶縁膜（ＳｉＮ等）を形成することで、上記の吸湿を抑制し、ライフタイムの低下を抑制できることが分かった。
【０３５１】
なお、シリコン基板上に熱酸化膜（２ｎｍ）を形成した場合、ライフタイムは、８日後では、成膜直後のライフタイムに比べ約４割低下している。従って、シリコン基板の表面を真性非晶質シリコンで覆うことがライフタイムの低下を抑制する上で重要であることが分かった（サンプル５〜サンプル１０参照）。
【０３５２】
上記のように、非晶質半導体層上に無機絶縁膜を形成することにより、防湿性を確保し、パッシベーション性の経時変化を抑制できることが分かった。
【０３５３】
このような知見から、非晶質半導体層上に無機絶縁膜を形成する構造を採用することによって、電気的な絶縁性と、防湿性とを実現できる。
【０３５４】
従って、保護膜８として無機絶縁膜を採用することにより、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５との組み合わせにおいて、保護膜８の形成が、電極６，７間の短絡防止、ギャップ領域Ｇにおける防湿性向上、およびパッシベーション性の向上を同時に実現できる。
【０３５５】
また、非晶質半導体層上に無機絶縁膜を形成する２層構造によって保護膜８を構成することにより、電気的な絶縁性と、防湿性とを実現できるため、好ましい。
【０３５６】
無機絶縁膜の膜厚に関しては、防湿性を考慮すると、２０ｎｍ以上であることが好ましく、防湿性の高いシリコン窒化膜またはシリコン酸窒化膜であれば、１０ｎｍ以上であることが好ましい。
【０３５７】
電極６，７が形成されている領域に関しては、金属電極または／およびＴＣＯ電極が形成されているため、これらが防湿性を確保するので、金属電極上またはＴＣＯ電極上の保護膜８の開口部８Ａに関して防湿性を確保できる。
【０３５８】
また、電極６，７上の一部に、ギャップ領域Ｇと同様に保護膜８が形成されているため、保護膜８の下側の電極６，７の表面は、保護膜８によって保護されており、表面の酸化および変色等を合わせて防止できる。その結果、電極６，７の長期信頼性を確保できるため、好ましい。
【０３５９】
このように、電極６，７上およびギャップ領域Ｇ上に保護膜８が形成されていることが絶縁性と防湿性とを改善するために好ましい。電極６，７上の保護膜と、ギャップ領域Ｇ上の保護膜とは、必ずしても連続膜である必要はないが、連続膜として形成することでプロセスの工数を削減でき、膜質も一定で均一になるため、より好ましい。
【０３６０】
［耐熱性］
上述したように、光電変換素子１０をモジュール化する際に、導電性接着剤または絶縁性接着剤を用いて光電変換素子１０と配線シート７０とを接合する工程があり、１８０℃、２０分程度の加熱プロセスが存在する。
【０３６１】
この１８０℃、２０分の熱履歴が入る場合、ギャップ領域Ｇ、およびウェハー周辺部の非晶質半導体層上に保護膜８が存在する場合と保護膜８が存在しない場合とについて、ギャップ領域Ｇ、およびウェハー周辺部における少数キャリアのライフタイムを調べた。
【０３６２】
非晶質半導体層上に保護膜８が存在しない場合、通常、２０００μｓ程度である少数キャリアのライフタイムが７００μｓまで低下した。
【０３６３】
一方、非晶質半導体層上に保護膜８が存在する場合、少数キャリアのライフタイムは、２０００μｓの低下に留まった。
【０３６４】
このように、ギャップ領域Ｇおよびウェハー周辺部においても、保護膜８が存在することによって、ウェハー全体の少数キャリアのライフタイムが低下するのを抑制できることが分かった。
【０３６５】
また、無機絶縁膜（保護膜８）が電極６，７上にも存在し、電極６，７が無機絶縁膜の放熱を助けているため、耐熱性に関しては、より好ましい効果が得られている。
【０３６６】
従って、テクスチャが形成された基板表面においても、耐熱性の効果が得られていることがわかった。
【０３６７】
［保護膜の密着性］
テクスチャ上に保護膜８を形成した場合、保護膜８の密着性が向上する効果が確認された。保護膜８は、電極６，７上に形成されている部分と、ギャップ領域Ｇに形成されている部分とを有し、下地の材料の選択と組み合わせによっては、剥がれが生じる可能性がある。
【０３６８】
しかし、テクスチャが形成された表面では、剥がれるような下地との組み合わせであっても、密着性が大幅に改善する効果が見られた。簡単なピールテストにおいて、平坦面では剥がれるものが、テクスチャ構造に形成することで剥がれなくなるという効果が確認された。これらは、光電変換素子１０の長期信頼性にも貢献するものである。
【０３６９】
［電極浮き］
テクスチャが形成された面にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターングした光電変換素子１０と、比較例として、ミラー面を持つ基板にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターニングした光電変換素子１０−ＣＭＰを作製した。これらの光電変換素子１０，１０−ＣＭＰを１５０度、１７０度、１９０度、２１０度と温度を上げて、各々の温度で、１０分間ずつ大気中で加熱し、電極の浮き上がりを観察した。
【０３７０】
光電変換素子１０，１０−ＣＭＰにおいては、ｎ電極およびｐ電極として銀電極を非晶質半導体層上に直接形成した。
【０３７１】
ミラー基板上にｎ型非晶質半導体層とｐ型非晶質半導体層とをパターニングした光電変換素子１０−ＣＭＰでは、１９０度で加熱した際に、ｐ電極上に浮きが見られた。
【０３７２】
一方、ｎ型非晶質半導体層およびｐ型非晶質半導体層がテクスチャ上に形成された光電変換素子１０からは、電極浮きは、観測されなかった。
【０３７３】
この二つの基板への非晶質半導体層の成膜条件は同じであるが、テクスチャ上は、（１１１）面や、それに近い面方位の表面が形成されており、非晶質半導体膜の膜質が変化しているために、結果が異なっていると考えられる。（１００）面のシリコン基板では、最表面にシリコンのダングリングボンドが２本出ているのに対し、テクスチャが形成された（１１１）面では、ダングリングボンドが１本になる。このダングリングボンドの数の違いなどにより、シリコン基板表面のパッシベーション性や、成膜された非晶質半導体層の膜質、例えば、膜中の水素量、酸素量、窒素量なども変わるため、電極浮きの状態が変化するものと考えられる。
【０３７４】
ミラー面に形成した場合であっても問題はないが、高い温度による加熱においても、電極浮きを抑えられるため、歩留まりなどを考えるとテクスチャ上に形成した場合の方がより好ましい。
【０３７５】
この電極浮きに関して、上記の理由により、テクスチャの傾斜角とも相関があることが分かった。
【０３７６】
図２７は、テクスチャの傾斜角の概念図である。図２７を参照して、テクスチャの傾斜角とは、例えば、（１００）面のシリコン基板であった場合に、（１００）面の表面からテクスチャの傾斜面（１１１）との間でなす角度θとなる。もちろん、エッチング条件などにより、理論値の５４．７度から小さい方に傾斜角がずれることがある。傾斜角が３０度以上の角度を示す場合において、電極浮きの歩留まりが向上することが分かった。好ましくは、４０度以上の傾斜角度である。この電極浮きが生じると、コンタクト抵抗の上昇を引き起こし、強いては、電極剥がれに繋がり、信頼性を低下させるため、できるだけ発生する温度が高い方が好ましく、この場合、モジュール化工程におけるプロセスの自由度が増すため、より好ましい。
【０３７７】
上記においては、半導体基板１の両面にテクスチャ構造が形成されていると説明したが、実施の形態１においては、これに限らず、半導体基板１の受光面には、テクスチャ構造が形成されていなくてもよい。即ち、実施の形態１においては、半導体基板１の表面のうち、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成する面にテクスチャ構造が形成されていればよい。この場合、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成する面に形成されたテクスチャ構造のテクスチャサイズは、好ましくは、３０μｍ未満であり、より好ましくは、２５μｍ以下である。
【０３７８】
［実施の形態２］
図２８は、実施の形態２による光電変換素子の構成を示す概略図である。図２８を参照して、実施の形態２による光電変換素子１００は、図１に示す光電変換素子１０のパッシベーション膜３とｎ型非晶質半導体層４との間およびパッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９を挿入したものであり、その他は、光電変換素子１０と同じである。
【０３７９】
ｎ型非晶質半導体層９は、パッシベーション膜３に接してパッシベーション膜３上に配置される。
【０３８０】
ｎ型非晶質半導体層９は、リンをドーパントとして含む。リンのドープ量は、４×１０18ｃｍ-3〜５×１０19ｃｍ-3の範囲であれば、どのようなドープ量であってもよい。また、ｎ型非晶質半導体層９は、リンとボロンの両方を含んでいてもよい。この場合、リンのドープ量は、例えば、５×１０19ｃｍ-3であり、ボロンのドープ量は、例えば、４×１０20ｃｍ-3である。
【０３８１】
ｎ型非晶質半導体層９は、例えば、１０〜３０ｎｍの膜厚を有する。
【０３８２】
ｎ型非晶質半導体層９は、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。そして、これらの材料は、リンをドーパントとして含む。
【０３８３】
光電変換素子１００においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、ｎ型非晶質半導体層９に接してｎ型非晶質半導体層９上に配置される。
【０３８４】
その結果、ｐ型非晶質半導体層５の全体がｎ型非晶質半導体層９上に配置される。
【０３８５】
光電変換素子１００は、図６から図１０に示す工程（ａ）〜工程（ｏ）の工程（ｆ）をパッシベーション膜３およびｎ型非晶質半導体層９を半導体基板１の裏面に順次積層する工程に代えた工程図に従って製造される。従って、光電変換素子１００におけるパッシベーション膜３およびｎ型非晶質半導体層９は、マスクを用いずに半導体基板１の裏面に堆積される。
【０３８６】
光電変換素子１００は、パッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９が存在する構成を有するが、このような構成を有していても、実施の形態１において説明したように、光電変換素子の変換効率を低下させないので、光電変換素子１００は、光電変換素子１０と同様の効果を得ることができる。
【０３８７】
また、光電変換素子１００においては、パッシベーション膜３およびｎ型非晶質半導体層９を半導体基板１のほぼ全面に形成した後、マスクを配置するために、大気暴露しても、表面が、ｉ型非晶質シリコンからなるパッシベーション膜３よりも酸化の度合いが小さいｎ型非晶質半導体層９によって覆われているため、酸化抑制という観点から好ましい。
【０３８８】
図２９は、実施の形態２による別の光電変換素子の構成を示す概略図である。実施の形態２による光電変換素子は、図２９に示す光電変換素子１００Ａであってもよい。
【０３８９】
図２９を参照して、光電変換素子１００Ａは、図２８に示す光電変換素子１００のｎ型非晶質半導体層４、ｐ型非晶質半導体層５、電極６，７および保護膜８をそれぞれｎ型非晶質半導体層１０１、ｐ型非晶質半導体層１０２、電極１０３，１０４および保護膜１０５に代えたものであり、その他は、光電変換素子１００と同じである。
【０３９０】
ｎ型非晶質半導体層１０１は、ｎ型非晶質半導体層９に接して配置される。
【０３９１】
ｐ型非晶質半導体層１０２は、ｎ型非晶質半導体層９に接して配置されるとともに、半導体基板１の面内方向においてｎ型非晶質半導体層１０１に隣接して配置される。この場合、ｐ型非晶質半導体層１０２は、ｎ型非晶質半導体層１０１との重なり領域を有しない。
【０３９２】
そして、ｎ型非晶質半導体層１０１およびｐ型非晶質半導体層１０２は、半導体基板１の面内方向において所望の間隔で交互に配置される。
【０３９３】
電極１０３は、ｎ型非晶質半導体層１０１上にｎ型非晶質半導体層１０１に接して配置される。
【０３９４】
電極１０４は、ｐ型非晶質半導体層１０２上にｐ型非晶質半導体層１０２に接して配置される。
【０３９５】
保護膜１０５は、ｎ型非晶質半導体層９，１０１、ｐ型非晶質半導体層１０２および電極１０３，１０４に接して配置される。より詳しくは、保護膜１０５は、隣接するｎ型非晶質半導体層１０１およびｐ型非晶質半導体層１０２間において、ｎ型非晶質半導体層９，１０１、ｐ型非晶質半導体層１０２および電極１０３，１０４の一部に接して配置される。そして、保護膜１０５は、電極１０３，１０４上に開口部１０５Ａを有し、電極１０３，１０４の端から電極１０３，１０４の内側へ向かって５μｍ以上の領域に形成される。
【０３９６】
ｎ型非晶質半導体層１０１は、上述したｎ型非晶質半導体層４と同じ材料からなり、ｎ型非晶質半導体層４と同じ膜厚を有する。
【０３９７】
ｐ型非晶質半導体層１０２は、上述したｐ型非晶質半導体層５と同じ材料からなり、ｐ型非晶質半導体層５と同じ膜厚を有する。
【０３９８】
電極１０３は、上述した電極６と同じ材料および構造からなる。電極１０４は、上述した電極７と同じ材料および構造からなる。
【０３９９】
保護膜１０５は、上述した保護膜８と同じ材料および構造からなり、保護膜８と同じ膜厚を有する。
【０４００】
光電変換素子１００Ａは、光電変換素子１００と同じ工程図に従って製造される。この場合、図８の工程（ｉ），（ｊ）において、マスク４０と異なる開口幅を有するマスクが用いられ、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層１０１と重ならないように、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層９上に形成される。
【０４０１】
光電変換素子１００Ａと光電変換素子１００との異なる点は、光電変換素子１００Ａが、ｐ型非晶質半導体層１０２がｎ型非晶質半導体層１０１と重ならない構造を有する点である。
【０４０２】
従って、光電変換素子１００Ａは、光電変換素子１０，１００と同じ効果を有する。
【０４０３】
図３０は、実施の形態２による更に別の光電変換素子の構成を示す断面図である。実施の形態２による光電変換素子は、図３０に示す光電変換素子１００Ｂであってもよい。
【０４０４】
図３０を参照して、光電変換素子１００Ｂは、図２８に示す光電変換素子１００のｎ型非晶質半導体層４を削除したものであり、その他は、光電変換素子１００と同じである。
【０４０５】
光電変換素子１００Ｂにおいては、電極６は、ｎ型非晶質半導体層９に接してｎ型非晶質半導体層９上に配置される。保護膜８は、ｐ型非晶質半導体層５、ｎ型非晶質半導体層９、および電極６，７の一部に接して配置される。
【０４０６】
光電変換素子１００Ｂは、図６から図１０に示す工程（ａ）〜（ｏ）のうち、工程（ｇ），（ｈ）を削除した工程（ａ）〜（ｆ），（ｉ）〜（ｏ）に従って製造される。
【０４０７】
光電変換素子１００Ｂも、パッシベーション膜３とｐ型非晶質半導体層５との間にｎ型非晶質半導体層９が存在する構成を有する。
【０４０８】
従って、光電変換素子１００Ｂは、光電変換素子１０，１００と同じ効果を有する。
【０４０９】
なお、実施の形態２による光電変換素子は、図２９に示す光電変換素子１００Ａのｎ型非晶質半導体層１０１を削除した構成からなっていてもよい。この場合、電極１０３は、ｎ型非晶質半導体層９に接して配置される。このような構成を有する光電変換素子も、パッシベーション膜３とｐ型非晶質半導体層１０２との間にｎ型非晶質半導体層９が存在する構成を有するので、光電変換素子１０，１００と同じ効果を有する。
【０４１０】
実施の形態２におけるその他の説明は、実施の形態１における説明と同じである。
【０４１１】
［実施の形態３］
図３１は、実施の形態３による光電変換素子の構成を示す断面図である。図３１を参照して、実施の形態３による光電変換素子２００は、図１に示す光電変換素子１０の反射防止膜２を反射防止膜２０１に代え、パッシベーション膜３をパッシベーション膜２０２に代えたものであり、その他は、光電変換素子１０と同じである。
【０４１２】
反射防止膜２０１は、半導体基板１の受光面に接して配置される。
【０４１３】
反射防止膜２０１は、ｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造からなる。この場合、ｉ型非晶質シリコンの膜厚は、例えば、５ｎｍであり、ｎ型非晶質シリコンの膜厚は、例えば、８ｎｍであり、シリコン窒化膜の膜厚は、例えば、６０ｎｍである。
【０４１４】
パッシベーション膜２０２は、半導体基板１と、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５との間に半導体基板１、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５に接して配置される。
【０４１５】
パッシベーション膜２０２は、シリコンの絶縁膜からなる。シリコンの絶縁膜は、非晶質シリコンの酸化物、非晶質シリコンの窒化物および非晶質シリコンの酸窒化物のいずれかからなる。より具体的には、シリコンの絶縁膜は、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキシナイトライドおよびｉ型非晶質シリコンオキサイド等からなる。
【０４１６】
パッシベーション膜２０２は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態３においては、パッシベーション膜２０２の膜厚は、２ｎｍに設定された。
【０４１７】
このように、パッシベーション膜２０２をｉ型非晶質シリコンオキシナイトライドまたはｉ型非晶質シリコンナイトライドで形成することにより、パッシベーション膜２０２上に形成されるｐ型非晶質半導体層５に含まれるボロン等のドーパントが半導体基板１に拡散するのを抑制することができる。
【０４１８】
図３２および図３３は、図３１に示す光電変換素子２００の製造方法を示す一部の工程図である。
【０４１９】
光電変換素子２００は、図６から図１０に示す工程（ａ）〜工程（ｏ）の工程（ａ）〜工程（ｆ）を図３２および図３３に示す工程（ａ），（ｂ），（ｃ−１），（ｄ−１），（ｅ−１）に代えた工程図に従って製造される。
【０４２０】
図３２を参照して、光電変換素子２００の製造が開始されると、上述した工程（ａ），（ｂ）が順次実行される。
【０４２１】
そして、半導体基板１の両方の表面を上述した方法によって熱酸化し、半導体基板１の一方の表面に酸化膜１１を形成するとともに半導体基板１の他方の表面にパッシベーション膜２０２を形成する（図３２の工程（ｃ−１）参照）。そして、フッ酸等を用いて酸化膜１１を除去する（図３２の工程（ｄ−１）参照）。
【０４２２】
その後、半導体基板１をプラズマ装置９０に入れ、半導体基板１の一方の表面に反射防止膜２０１を形成する（図３３の工程（ｅ−１）参照）。
【０４２３】
反射防止膜２０１は、次の方法によって形成される。ｉ型非晶質シリコン、ｎ型非晶質シリコンおよびシリコン窒化膜をプラズマＣＶＤ法によって半導体基板１の一方の表面上に順次堆積することによって反射防止膜２０１を形成する。
【０４２４】
より具体的には、基板温度：１３０〜１８０℃、水素ガス流量：０〜１００ｓｃｃｍ、シランガス流量：４０ｓｃｃｍ、圧力：４０〜１２０Ｐａ、ＲＦパワー密度：５〜１５ｍＷ／ｃｍ2の条件下でプラズマＣＶＤ法によってｉ型非晶質シリコンを堆積する。
【０４２５】
また、ｎ型非晶質シリコンは、上記の条件において、ＰＨ3ガスを更に流してプラズマＣＶＤ法によって形成され、シリコン窒化膜は、上記の条件において、ＮＨ3ガスを更に流してプラズマＣＶＤ法によって形成される。
【０４２６】
そして、反射防止膜２０１を形成した後、図７から図１０に示す工程（ｇ）〜工程（ｏ）を順次実行することによって光電変換素子２００が完成する。
【０４２７】
この場合、図９の工程（ｍ）においては、Ｃｒ／Ａｌ＝３ｎｍ／５００ｎｍを電極６，７として形成した。
【０４２８】
また、図１０の工程（ｏ）において、４ｎｍのｉ型非晶質シリコン／８ｎｍのｎ型非晶質シリコン／６０ｎｍのシリコン酸窒化膜（ＳｉＯＮ）からなる３層構造の保護膜８を形成した。
【０４２９】
上述したように、実施の形態３においては、シリコン窒化膜は、ｉ型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、ＮＨ3ガスを追加で流すことにより、プラズマＣＶＤ法によって形成される。また、ｎ型非晶質シリコンは、ｉ型非晶質シリコンを形成したプラズマ装置と同じプラズマ装置において、ＰＨ3ガスを追加で流すことにより、プラズマＣＶＤ法によって形成される。従って、反射防止膜２０１を構成するｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造を真空雰囲気中で連続して成膜することができる。
【０４３０】
また、メタルマスクを適切な位置にアライメントし、その後、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の導電層を実施の形態１において説明した条件で成膜することにより、大気に暴露することなく真空雰囲気中で光電変換素子２００の受光面および裏面の構造を作製することができ、光電変換素子２００を製造できる。
【０４３１】
実施の形態３においては、上述したように、ｉ型非晶質シリコン／ｎ型非晶質シリコン／シリコン窒化膜の３層構造を連続して成膜して反射防止膜２０１を形成し、メタルマスクを用いてｎ型非晶質半導体層４およびｐ型非晶質半導体層５の順でｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜することが好ましい。特に、裏面のｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜する前に、受光面において、非晶質シリコン層上にシリコン窒化膜を形成しておくと、裏面にｎ型非晶質半導体層４およびｐ型非晶質半導体層５を成膜する際の熱履歴により、受光面のパッシベーション性が低下することがあるが、シリコン窒化膜がこのパッシベーション性の低下を抑制するため、好ましい。
【０４３２】
また、上述したように、保護膜８は、３層構造からなるが、３層構造からなる保護膜８を形成する場合にも、電極６，７上およびギャップ領域Ｇ上に保護膜８が形成されることが絶縁性および防湿性を改善するため、好ましい。電極６，７上の保護膜と、ギャップ領域Ｇ上の保護膜とは、必ずしも連続していなくてもよいが、連続して形成することにより、プロセス工数を削減でき、膜質も均一になるため、より好ましい。
【０４３３】
更に、光電変換素子２００においては、耐熱性に関して、実施の形態１における効果と同様の効果が得られることが分かった。
【０４３４】
更に、大気暴露することなく、電極および保護膜を形成することは、より好ましく、電極表面の酸化防止、および保護膜との密着性向上等の効果を得ることができる。
【０４３５】
なお、実施の形態３による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、および光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更のいずれかの変更と同じ変更が光電変換素子２００に適用されたものであってもよい。
【０４３６】
実施の形態３におけるその他の説明は、実施の形態１，２における説明と同じである。
【０４３７】
［実施の形態４］
図３４は、実施の形態４による光電変換素子の構成を示す断面図である。図３４を参照して、実施の形態４による光電変換素子３００は、図１に示す光電変換素子１０の半導体基板１を半導体基板３０１に代えたものであり、その他は、光電変換素子１０と同じである。
【０４３８】
半導体基板３０１は、両方の表面に矩形の凹凸を有する。半導体基板３０１についてのその他の説明は、半導体基板１の説明と同じである。
【０４３９】
図３５は、ピラミッド形状のテクスチャを示す写真である。図３６は、図３４に示す半導体基板３０１の凹凸を示す写真を示す。
【０４４０】
上述した実施の形態１から実施の形態３における半導体基板１は、図１４の（ａ）および図３５に示すように、ピラミッド形状のテクスチャ構造を有する。
【０４４１】
一方、光電変換素子３００の半導体基板３０１は、図３６に示すように矩形の凹凸を有する。
【０４４２】
この矩形の凹凸は、通常、１〜３μｍ程度の凹部および凸部を有している。そして、このような凹凸形状を基板が持っていても、上述したように、ドーパントの回り込みが発生する。
【０４４３】
テクスチャを形成した場合よりも、隙間領域等が少ないため、ドーパントの回り込み幅は、抑制されるが、矩形の凹凸を有する半導体基板３０１を用いた場合においても、実施の形態１から実施の形態３において説明した効果を得ることができる。
【０４４４】
光電変換素子３００は、図６から図１０に示す工程（ａ）〜（ｏ）に従って製造される。
【０４４５】
この場合、工程（ｂ）において、アルカリ溶液を用いた半導体基板の異方性エッチングの時間を短く設定することによって、矩形の凹凸を有する半導体基盤３０１が作製される。つまり、ピラミッド形状のテクスチャが形成される前に異方性エッチングを停止し、矩形の凹凸を半導体基板の表面に形成する。
【０４４６】
なお、実施の形態４による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更、および光電変換素子１０から光電変換素子２００への変更のいずれかの変更が光電変換素子３００に適用されたものであってもよい。
【０４４７】
実施の形態４におけるその他の説明は、実施の形態１から実施の形態３における説明と同じである。
【０４４８】
［実施の形態５］
図３７は、実施の形態５による光電変換素子の構成を示す断面図である。図３７を参照して、実施の形態５による光電変換素子４００は、図１に示す光電変換素子１０の半導体基板１を半導体基板４０１に変えたものであり、その他は、光電変換素子１０と同じである。
【０４４９】
半導体基板４０１は、受光面（反射防止膜２が形成された表面）にテクスチャ構造を有し、裏面にフラット面を有する。
【０４５０】
半導体基板４０１についてのその他の説明は、半導体基板１の説明と同じである。
【０４５１】
光電変換素子４００においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板４０１のフラット面に形成される。
【０４５２】
フラット面であっても、実際には、微小な凹凸が存在するため、上述したようにドーパントの回り込みが発生する。
【０４５３】
従って、光電変換素子４００においても、ｎ型非晶質半導体層４を形成し、その後、ｐ型非晶質半導体層５を形成することにより、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置される構造を採用する。これによって、ボロンの回り込みによる特性低下を抑制できる。
【０４５４】
光電変換素子４００は、図６から図１０に示す工程（ａ）〜（ｏ）に従って製造される。そして、工程（ｂ）において、半導体基板１’の一方の表面に保護膜（例えば、シリコン酸化膜）を形成し、半導体基板１’の他方の表面をアルカリ溶液を用いて異方性エッチングすることにより、半導体基板４０１を作製する。
【０４５５】
なお、実施の形態５による光電変換素子は、光電変換素子１０から光電変換素子１００への変更、光電変換素子１０から光電変換素子１００Ａへの変更、光電変換素子１００，１００Ａから光電変換素子１００Ｂへの変更、光電変換素子１０から光電変換素子２００への変更、および光電変換素子１０から光電変換素子３００への変更のいずれかの変更が光電変換素子４００に適用されたものであってもよい。
【０４５６】
実施の形態５におけるその他の説明は、実施の形態１から実施の形態４における説明と同じである。
【０４５７】
上記においては、半導体基板１，３０１，４０１は、ｎ型単結晶シリコンからなると説明したが、この発明の実施の形態においては、これに限らず、半導体基板１，３０１，４０１は、ｐ型単結晶シリコンからなっていてもよく、ｎ型多結晶シリコンまたはｐ型多結晶シリコンからなっていてもよい。
【０４５８】
半導体基板１，３０１，４０１がｐ型単結晶シリコンまたはｐ型多結晶シリコンからなる場合、保護膜８，１０５として負の固定電荷を有する誘電体膜（例えば、アルミニウムの酸化膜）を用いることが好ましい。これによって、少数キャリアである電子に対して電界を及ぼすことができ、半導体基板１，３０１，４０１における少数キャリアのライフタイムを長くできる。
【０４５９】
また、半導体基板１，３０１，４０１がｎ型多結晶シリコンまたはｐ型多結晶シリコンからなる場合、半導体基板１，３０１，４０１は、受光面、または受光面および裏面がドライエッチングを用いてハニカムテクスチャのようなテクスチャ構造に加工される。
【０４６０】
更に、上述した光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００においては、反射防止膜２，２０１が無くてもよく、反射防止膜２，２０１に代えて高濃度のｎ型ドーパントが拡散されたｎ+層を受光面に配置してもよく、半導体基板１，３０１，４０１と反射防止膜２，２０１との間にｎ+層を配置してもよい。
【０４６１】
なお、半導体基板１，３０１，４０１がｐ型の導電型を有する場合、ｎ+層に代えてｐ+層が用いられる。
【０４６２】
更に、上記においては、非晶質半導体層は、プラズマＣＶＤ法によって形成されると説明したが、この発明の実施の形態においては、これに限らず、非晶質半導体層は、ＣａｔＣＶＤ（触媒ＣＶＤ）法によって形成されてもよい。
【０４６３】
ＣａｔＣＶＤ（触媒ＣＶＤ）法を用いる場合、成膜条件は、例えば、基板温度：１００〜３００℃、圧力：１０〜５００Ｐａ、触媒媒体の温度（熱触媒体としてタングステンを用いた場合）：１５００〜２０００℃、ＲＦパワー密度：０．０１〜１Ｗ／ｃｍ2である。これによって、品質が高い非晶質半導体層を比較的低温、かつ、短時間で形成できる。
【０４６４】
上述した実施の形態１から実施の形態５においては、ｎ型非晶質半導体層４，１０１上に配置された電極６，１０３とｐ型非晶質半導体層５，１０２上に配置された電極７，１０４との両方およびギャップ領域Ｇ上に絶縁膜を含む保護膜８，１０５を形成した。しかし、この発明の実施の形態においては、これに限らず、絶縁膜を含む保護膜は、電極６，１０３および電極７，１０４の少なくとも一方の上と、ギャップ領域Ｇ上とに形成されていればよい。絶縁膜を含む保護膜が電極６，１０３および電極７，１０４の少なくとも一方の上と、ギャップ領域Ｇ上とに形成されていれば、電気的短絡および防湿性向上等の上記で記載した効果を得ることができるからである。より好ましくは、電極６，１０３および電極７，１０４の両方の上とギャップ領域Ｇ上とに保護膜が存在する。
【０４６５】
上述した実施の形態１から実施の形態４においては、ピラミッド形状のテクスチャまたは矩形の凹凸が表面に形成された半導体基板１，３０１上にｎ型非晶質半導体層４，１０１およびｐ型非晶質半導体層５，１０２を形成した光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００について説明し、実施の形態５においては、半導体基板４０１のフラット面上にｎ型非晶質半導体層４およびｐ型非晶質半導体層５を形成した光電変換素子４００について説明した。
【０４６６】
また、実施の形態１，３〜５においては、ｐ型非晶質半導体層５の一部がｎ型非晶質半導体層４上に配置された光電変換素子１０，２００，３００，４００について説明し、実施の形態２においては、ｐ型非晶質半導体層５，１０２の全体がｎ型非晶質半導体層９上に配置された光電変換素子１００，１００Ａ，１００Ｂについて説明した。
【０４６７】
従って、この発明の実施の形態による光電変換素子は、半導体基板と、半導体基板の一方の面に形成されたパッシベーション膜と、パッシベーション膜上に形成され、リンを含有する第１の非晶質半導体層と、パッシベーション膜上に形成されるとともに半導体基板の面内方向において第１の非晶質半導体層に隣接して形成され、ボロンを含有する第２の非晶質半導体層とを備え、第２の非晶質半導体層の少なくとも一部は、第１の非晶質半導体層上に形成されていればよい。
【０４６８】
第２の非晶質半導体層の少なくとも一部が第１の非晶質半導体層上に形成されていれば、ボロンの回り込みによる特性低下を抑制できるからである。
【０４６９】
［実施の形態６］
図３８は、この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図３８を参照して、光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
【０４７０】
複数の光電変換素子１００１は、アレイ状に配置され、直列に接続される。なお、複数の光電変換素子１００１は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
【０４７１】
そして、複数の光電変換素子１００１の各々は、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかからなる。
【０４７２】
カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。カバー１００２は、例えば、光電変換素子１００１の受光面側に設けられた透明基材（例えば、ガラス等）と、光電変換素子１００１の受光面側と反対の裏面側に設けられた裏面基材（たとえば、ガラス、樹脂シート等）と、透明基材と裏面基材との間の隙間を埋める封止材（例えば、ＥＶＡ等）とを含む。
【０４７３】
出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
【０４７４】
出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
【０４７５】
上述したように、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００は、絶縁性、防湿性および耐熱性に優れる。
【０４７６】
従って、光電変換モジュール１０００の絶縁性、防湿性および耐熱性を向上できる。
【０４７７】
なお、光電変換モジュール１０００に含まれる光電変換素子１００１の数は、２以上の任意の整数である。
【０４７８】
また、実施の形態６による光電変換モジュールは、図３８に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
【０４７９】
［実施の形態７］
図３９は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
【０４８０】
図３９を参照して、太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。
【０４８１】
接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および系統連系に接続される。
【０４８２】
光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
【０４８３】
接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
【０４８４】
パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
【０４８５】
分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
【０４８６】
電力メーター１１０５は、系統連系から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連系へ向かう方向の電力を計測する。
【０４８７】
図４０は、図３９に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。
【０４８８】
図４０を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
【０４８９】
複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。なお、複数の光電変換モジュール１１２０は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。そして、複数の光電変換モジュール１１２０の各々は、図３１に示す光電変換モジュール１０００からなる。
【０４９０】
出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
【０４９１】
出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
【０４９２】
なお、光電変換モジュールアレイ１１０１に含まれる光電変換モジュール１１２０数は、２以上の任意の整数である。
【０４９３】
太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
【０４９４】
パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
【０４９５】
分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
【０４９６】
また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連系から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
【０４９７】
太陽光発電システム１１００は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを備えている。
【０４９８】
従って、太陽光発電システム１１００の絶縁性、防湿性および耐熱性を改善できる。
【０４９９】
図４１は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
【０５００】
この実施の形態による光電変換素子を備える太陽光発電システムは、図４１に示す太陽光発電システム１１００Ａであってもよい。
【０５０１】
図４１を参照して、太陽光発電システム１１００Ａは、図３９に示す太陽光発電システム１１００に蓄電池１１０６を追加したものである、その他は、太陽光発電システム１１００と同じである。
【０５０２】
蓄電池１１０６は、パワーコンディショナー１１０３に接続される。
【０５０３】
太陽光発電システム１１００Ａにおいては、パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力の一部または全部を適切に変換して蓄電池１１０６に蓄電する。
【０５０４】
パワーコンディショナー１１０３は、その他、太陽光発電システム１１００における動作と同じ動作を行う。
【０５０５】
蓄電池１１０６は、パワーコンディショナー１１０３から受けた直流電力を蓄電する。また、蓄電池１１０６は、光電変換モジュールアレイ１１０１の発電量および／または電気機器１１１０の電力消費量の状況に応じて、蓄電した電力を、適宜、パワーコンディショナー１１０３へ供給する。
【０５０６】
このように、太陽光発電システム１１００Ａは、蓄電池１１０６を備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１１０６に蓄電された電力を電気機器１１１０に供給することができる。
【０５０７】
なお、蓄電池１１０６は、パワーコンディショナー１１０３に内蔵されていてもよい。
【０５０８】
また、実施の形態７による太陽光発電システムは、図３９，４０に示す構成または図４０，４１に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
【０５０９】
［実施の形態８］
図４２は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
【０５１０】
図４２を参照して、太陽光発電システム１２００は、サブシステム１２０１〜１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１〜１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図３９，４１に示す太陽光発電システム１１００，１１００Ａよりも規模が大きい太陽光発電システムである。
【０５１１】
パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎに接続される。
【０５１２】
変圧器１２２１は、パワーコンディショナー１２１１〜１２１ｎおよび系統連系に接続される。
【０５１３】
サブシステム１２０１〜１２０ｎの各々は、モジュールシステム１２３１〜１２３ｊ（ｊは２以上の整数）からなる。
【０５１４】
モジュールシステム１２３１〜１２３ｊの各々は、光電変換モジュールアレイ１３０１〜１３０ｉ（ｉは２以上の整数）と、接続箱１３１１〜１３１ｉと、集電箱１３２１とを含む。
【０５１５】
光電変換モジュールアレイ１３０１〜１３０ｉの各々は、図４０に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
【０５１６】
接続箱１３１１〜１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１〜１３０ｉに接続される。
【０５１７】
集電箱１３２１は、接続箱１３１１〜１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
【０５１８】
モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その
発電した直流電力をそれぞれ接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。
【０５１９】
そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
【０５２０】
サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
【０５２１】
以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
【０５２２】
パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
【０５２３】
変圧器１２２１は、パワーコンディショナー１２１１〜１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連系へ供給する。
【０５２４】
太陽光発電システム１２００は、上述したように、絶縁性、防湿性および耐熱性に優れた光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを備えている。
【０５２５】
従って、太陽光発電システム１２００の絶縁性、防湿性および耐熱性を改善できる。
【０５２６】
図４３は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
【０５２７】
この実施の形態による光電変換素子を備える太陽光発電システムは、図４３に示す太陽光発電システム１２００Ａであってもよい。
【０５２８】
図４３を参照して、太陽光発電システム１２００Ａは、図４２に示す太陽光発電システム１２００に蓄電池１２４１〜１２４ｎを追加したものであり、その他は、太陽光発電システム１２００と同じである。
【０５２９】
蓄電池１２４１〜１２４ｎは、それぞれ、パワーコンディショナー１２１１〜１２１ｎに接続される。
【０５３０】
太陽光発電システム１２００Ａにおいては、パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。また、パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎから受けた直流電力を適切に変換し、その変換した直流電力をそれぞれ蓄電池１２４１〜１２４ｎへ蓄電する。
【０５３１】
蓄電池１２４１〜１２４ｎは、サブシステム１２０１〜１２０ｎからの直流電力量に応じて、蓄電した電力をそれぞれパワーコンディショナー１２１１〜１２１ｎへ供給する。
【０５３２】
このように、太陽光発電システム１２００Ａは、蓄電池１２４１〜１２４ｎを備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１２４１〜１２４ｎに蓄電された電力を変圧器１２２１に供給することができる。
【０５３３】
なお、蓄電池１２４１〜１２４ｎは、それぞれ、パワーコンディショナー１２１１〜１２１ｎに内蔵されていてもよい。
【０５３４】
また、実施の形態８による太陽光発電システムは、図４２，４３に示す構成に限らず、光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかを用いる限り、どのような構成であってもよい。
【０５３５】
更に、実施の形態８においては、太陽光発電システム１２００，１２００Ａに含まれる全ての光電変換素子が実施の形態１〜実施の形態５による光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００である必要はない。
【０５３６】
例えば、あるサブシステム（サブシステム１２０１〜１２０ｎのいずれか）に含まれる光電変換素子の全てが実施の形態１〜実施の形態５による光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００のいずれかであり、別のサブシステム（サブシステム１２０１〜１２０ｎのいずれか）に含まれる光電変換素子の一部または全部が光電変換素子１０，１００，１００Ａ，１００Ｂ，２００，３００，４００以外の光電変換素子である場合も有り得るものとする。
【０５３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０５３８】
この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに適用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【国際調査報告】
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