(57)【要約】  半導体装置は、チェインメモリアレイＣＹを含む不揮発性メモリ部と、不揮発性メモリ部へのアクセスを制御する制御回路とを備える。制御回路は、互いに隣接して配置されるチェインメモリアレイＣＹＬを書込み領域（ＷＴ−ＡＲＥＡ）とし、書込み領域の外周に隣接して配置されるチェインメモリアレイＣＹＨを熱遮蔽領域（ＷＡＬＬ）とし、熱ディスターブの影響を低減する様に機能し、また、外部から入力された第１データへ第１演算を行い、第１データの復元方法を生成することで、第１データを書込み領域へ書き込まない。そのため、熱遮蔽領域を存在させた上で、実効的に書込み領域と熱遮蔽領域とを合わせた容量のデータを保持でき、低コスト且つ高信頼なメモリモジュールを提供できる。
2016030974.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ部と、  入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路と、を有し、  前記不揮発性メモリ部は、  第１信号線と、  前記第１信号線と交差する第２信号線と、  前記第１信号線と前記第２信号線の交点に配置されるメモリセル群と、を有し、  前記メモリセル群のそれぞれは、  Ｎ個（Ｎは１以上の整数）のメモリセルと、  前記Ｎ個のメモリセルをそれぞれ選択するＮ個のメモリセル選択線と、を有し、  前記制御回路は、  互いに隣接して配置されるメモリセル群を、第１領域とし、前記第１領域における前記メモリセル群のそれぞれにおける前記Ｎ個のメモリセルの中のＭ個（Ｍは１以上Ｎ以下の整数）に対して、第１論理レベルを一括して書込み、  前記第１領域へ前記第１論理レベルを書き込んだ後、前記第１領域に含まれるメモリセルに対して、前記第１論理レベルと異なる第２論理レベルを書き込み、  前記制御回路へ入力される第１論理アドレスに対する第１データへ、第１演算方法を行い、第２のデータを生成し、  前記第１論理アドレスに対する第１データのための第１領域内の物理アドレスが割り当てられていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、  前記制御回路は、前記第１演算方法を利用し、  前記第1データの復元方法を生成することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、  前記制御回路は、前記復元方法を前記不揮発性メモリ部へ格納することを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、  前記半導体装置は、ランダムアクセスメモリ部を含み、  前記制御回路は、前記復元方法をランダムアクセスメモリへ格納することを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、  前記半導体装置は、前記第1論理アドレスに対する前記第1データには復元処理が必要であることを示す情報を検知し、前記第1データを復元することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、  前記半導体装置は、ランダムアクセスメモリ部を含み、  前記復元処理が必要であることを示す情報は、前記ランダムアクセスメモリ部へ保持されていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、  前記第１領域の外周に隣接して配置されたメモリセル群を、第２領域とし、前記第２領域へは、前記第１論理レベルを書き込まないことを特徴とする半導体装置。
【請求項８】
不揮発性メモリ部と、  入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路と、を有し、  前記不揮発性メモリ部は、  第１信号線と、  前記第１信号線と交差する第２信号線と、  前記第１信号線と前記第２信号線の交点に配置されるメモリセル群と、を有し、  前記メモリセル群のそれぞれは、  Ｎ個（Ｎは１以上の整数）のメモリセルと、  前記Ｎ個のメモリセルをそれぞれ選択するＮ個のメモリセル選択線と、を有し、  前記制御回路は、  互いに隣接して配置されるメモリセル群を、第１領域とし、前記第１領域における前記メモリセル群のそれぞれにおける前記Ｎ個のメモリセルの中のＭ個（Ｍは１以上Ｎ以下の整数）に対して、第１論理レベルを一括して書込み、  前記第１領域へ前記第１論理レベルを書き込んだ後、前記第１領域に含まれるメモリセルに対して、前記第１論理レベルと異なる第２論理レベルを書き込み、  前記制御回路へ入力される第１論理アドレスに対する第１データと、第２論理アドレスに対する第２データへ、第２演算方法を行い、第３のデータを生成し、  前記第１論理アドレスに対する前記第１データのための第１領域内の第１物理アドレスを割り当て、前記第１データ中の前記第２論理レベルを書込み、  前記第２論理アドレスに対する前記第２データのための第１領域内の物理アドレスが割り当てられていないことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、  前記制御回路は、前記第２演算方法を利用し、  前記第1データの復元方法を生成することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、  前記制御回路は、前記復元方法を前記不揮発性メモリ部へ格納することを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、  前記半導体装置は、ランダムアクセスメモリ部を含み、  前記制御回路は、前記復元方法をランダムアクセスメモリへ格納することを特徴とする半導体装置。
【請求項１２】
不揮発性メモリ部と、  入力される論理アドレスに対して物理アドレスを割り当て、前記不揮発性メモリ部の前記物理アドレスにアクセスを行う制御回路と、を有し、  前記不揮発性メモリ部は、  第１信号線と、  前記第１信号線と交差する第２信号線と、  前記第１信号線と前記第２信号線の交点に配置されるメモリセル群と、を有し、  前記メモリセル群のそれぞれは、  Ｎ個（Ｎは１以上の整数）のメモリセルと、  前記Ｎ個のメモリセルをそれぞれ選択するＮ個のメモリセル選択線と、を有し、  前記制御回路は、  互いに隣接して配置されるメモリセル群を、第１領域とし、前記第１領域における前記メモリセル群のそれぞれにおける前記Ｎ個のメモリセルの中のＭ個（Ｍは１以上Ｎ以下の整数）に対して、第１論理レベルを一括して書込み、  前記第１領域へ前記第１論理レベルを書き込んだ後、前記第１領域に含まれるメモリセルに対して、前記第１論理レベルと異なる第２論理レベルを書き込み、前記制御回路は、前記制御回路へ入力される第３論理アドレスに対する第３データが、全て前記第１論理レベルであれば、前記第３データがオール１であるというオール１フラグ情報を第１論理レベルにし、前記第３論理アドレスに対する前記第３データのための第１領域内の物理アドレスが割り当てられていないことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、  前記オール１フラグ情報は、前記不揮発性メモリ部へ格納することを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、  前記半導体装置は、ランダムアクセスメモリ部を含み、  前記オール１フラグ情報は、前記ランダムアクセスメモリ部へ格納することを特徴とする半導体装置。
【請求項１５】
請求項１２に記載の半導体装置において、  前記制御回路は、前記第３論理アドレスに対するデータの読み出し要求が入力された場合、前記第３論理アドレスに対する前記オール１フラグ情報が第１論理レベルであれば、前記不揮発性メモリ部へアクセスすることなく、前記第３論理アドレスに対するデータを全て前記第１論理レベルにし、出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置に関し、特に不揮発性メモリ装置を備えた半導体装置に関する。
【背景技術】
【０００２】  近年、不揮発性メモリ装置として、記録材料にカルコゲナイト材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態を持つことを利用し、情報を記憶する抵抗変化型メモリの一種である。【０００３】  相変化メモリにおいては、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態とで異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く（高抵抗状態）、結晶状態では抵抗が低い（低抵抗状態）。従って、相変化メモリからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実現する。【０００４】  相変化メモリにおいては、電流により発生するジュール熱によって、相変化材料により構成されたところの相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。【０００５】  図１４は、相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。同図において、縦軸は温度を表し、横軸は時間を表す。この記憶素子に記憶情報“０”を書き込む場合には、図１４に示す様に、大電流を流して記憶素子をカルコゲナイド材料の融点Ｔａ以上に熱してから急冷する様なリセットパルスを印加する。この場合、冷却時間ｔ１を短くすることにより（例えば約１ｎｓに設定することにより）、カルコゲナイド材料は高抵抗のアモルファス（非晶質）状態となる。逆に、記憶情報“１”を書き込む場合には、記憶素子を融点Ｔａよりも低いが、結晶化温度Ｔｘ（ガラス転移点と同じかそれよりも高い）よりも高い温度領域に保つ様な十分な電流を流すようにセットパルスを長時間印加する。これにより、カルコゲナイド材料は低抵抗の多結晶状態となる。【０００６】  この相変化メモリは抵抗素子構造を小さくすると、相変化膜の状態変化に必要な電流が小さくなる。このため、相変化メモリは、原理上、微細化に向いており、研究が盛んに行われている。特許文献１および特許文献２には、３次元構造の不揮発性メモリが開示されている。【０００７】  特許文献１には、可変抵抗素子とこれに並列接続されるトランジスタとを備えたメモリセルを積層方向に向けて直列に接続した構成が示されている。また、特許文献２には、可変抵抗素子とこれに直列接続されるダイオードとを備えたメモリセルを積層方向に向けて導電線を挟んで直列に接続した構成が示されている。当該構成では、例えば２個のメモリセルの間の導電線と、２個のメモリセルの外側の２本の導電線との間に電位差を与えることで、当該２個のメモリセルに対して一括して書込み動作が行われる。【０００８】  また、特許文献３には、相変化メモリへデータを書き込んだ際に、再度そのデータを読出し、書込みが成功しているかを検証することが示されている。もし、読出したデータが、書き込んだデータと異なる場合には、再度データを書き込む。書込みが成功するまで、この動作を繰り返す書込み方法が、特許文献３には示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２０１１／０７４５４５号
【特許文献２】特開２０１１−１４２１８６号公報
【特許文献３】特開２００８−０８４５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】  本発明者らは、本願に先立ち抵抗変化型不揮発性メモリの制御方法に対する検討を行った。図１４で述べたように、相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。リセット動作、すなわち相変化膜を高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち相変化膜を低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。【００１１】  このことは、相変化メモリでは、リセット動作は高速に行うことができるが、それと比較してセット動作は低速であることを意味している。また、あるメモリセルへ書込み動作を行う際に発生するジュール熱が、その周辺のメモリセルの結晶状態に影響を及ぼし、その周辺のメモリセルの抵抗値が変動し、データを消失させる可能性がある。特に、メモリセルへのセット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すため、その周辺のメモリセルの結晶状態に大きな影響を及ぼす可能性がある。【００１２】  さらに、低コスト化を目指し相変化メモリの微細加工技術を進展させると、メモリセルへのセット動作が、周辺のメモリセルの結晶状態に及ぼす影響がより大きくなる可能性がある。【００１３】  本願発明は、上記のような課題に鑑みてなされたものである。本願発明の第１の目的は、単位時間当たりのメモリセルをセット状態にする速度を向上させること（消去データレートの高速化）が可能な半導体装置を提供することにある。本願発明の第２の目的は、セット動作における熱ディスターブによる信頼性の低下を抑制しながら、同時に低コスト化が可能な半導体装置を提供することにある。すなわち、信頼性が高く、コストが低い不揮発性メモリを備えた半導体装置を提供することにある。【００１４】  本願発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】  本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１６】  すなわち、半導体装置は、複数のメモリセルを含む不揮発性メモリ部と、外部から入力される論理アドレスに対して物理アドレスを割り当て、割り当てた物理アドレスに従って、不揮発性メモリ部をアクセスする制御回路と、を具備している。【００１７】  ここで、不揮発性メモリ部は、複数の第１信号線と、複数の第１信号線と交差する複数の第２信号線と、複数の第１信号線と複数の第２信号線との交点に配置された複数のメモリセル群とを具備している。更に、メモリセル群のそれぞれは、第１から第Ｎ（Ｎは２以上の整数）のメモリセルと、第１から第Ｎのメモリセルをそれぞれ選択するメモリセル選択線と、を有している。【００１８】  制御回路は、不揮発性メモリ部に含まれている複数のメモリセル群を、互いに隣接して配置された複数のメモリセル群を含む第１領域と、第１領域の外周の一辺に隣接して配置された第２領域と、第１領域に含まれている複数のメモリセル群のそれぞれに対して、第１論理レベルを一括して書込み、第２領域に含まれているメモリセル群に対しては、第１論理レベルへの書込みを行わない。【００１９】  制御回路は、半導体装置の外部から入力された第１データと第２データへ第１演算を行い、第３データを生成し、第３データのサイズは第２領域のサイズ以上であり、第１データは第１領域へ書込み、第２データおよび第３データは第１領域へ書き込まず、第１領域にて保持している第１データと第３データへ第２演算を行い、第２データを生成する。【００２０】  一実施の形態においては、第１論理レベルは、メモリセルのセット状態とされる。【００２１】  これにより、互いに隣接するメモリセル群に対して、同時にセット動作（消去動作）を行うことができるため、セット動作のスループット、つまり消去データレートを向上させることが可能となる。また、一括したセット動作を行う際に、第２領域は熱遮蔽領域として機能し、他のメモリセル群への熱ディスターブの影響を防ぎ、他のメモリセル群においてデータが消失することを防ぐことが可能となる。さらに、半導体装置の外部から入力された第２データは、第１領域へ書き込まないため、第１領域にて物理的に保持できるデータ量よりも、第２領域のサイズ分以上の大きなデータ量を扱うことができ、第２領域は熱遮蔽領域として機能しながらも、半導体装置のコストを低減できる。
【発明の効果】
【００２２】  本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２３】  すなわち、信頼性が高く且つコストが低い不揮発性メモリを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。
【図２】図１における制御回路の構成例を示すブロック図である。
【図３Ａ】図１における不揮発性メモリ装置の構成例を示すブロック図である。
【図３Ｂ】図３Ａにおけるチェインメモリアレイの構成例を示す回路図である。
【図４】図３Ｂのチェインメモリアレイの動作例を示す説明図である。
【図５Ａ】図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。
【図５Ｂ】図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。
【図５Ｃ】図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。
【図６】図３Ａにおける不揮発性メモリのメモリアレイのブロック構成の一例を示す図である。
【図７】図１の制御回路が行う書込み動作の一例を示す図である。
【図８Ａ】図１のランダムアクセスメモリに格納される書込みデータの一例を示す図である。
【図８Ｂ】図１のランダムアクセスメモリに格納される書込みデータの一例を示す図である。
【図９】図１のランダムアクセスメモリに格納されるブロック構成情報の一例を示す図である。
【図１０Ａ】図１のランダムアクセスメモリに格納されるアドレス変換テーブルの構成例を示す図である。
【図１０Ｂ】図１の不揮発性メモリ装置における物理ブロック内の物理アドレスの物理位置の一例を示す図である。
【図１１Ａ】図１のランダムアクセスメモリに格納されるアドレス変換テーブルの構成例を示す図である。
【図１１Ｂ】図１の不揮発性メモリ装置における物理ブロック内の物理アドレスの物理位置の一例を示す図である。
【図１１Ｃ】図１のランダムアクセスメモリに格納されるアドレス変換テーブルの構成例を示す図である。
【図１１Ｄ】図１の不揮発性メモリ装置における物理ブロック内の物理アドレスの物理位置の一例を示す図である。
【図１２Ａ】ランダムアクセスメモリＲＡＭへ格納されるデータ復元のための演算コードＡＲＩＴＨ＿ＣＯＤＥの一例である。
【図１２Ｂ】ランダムアクセスメモリＲＡＭへ格納される図１２Ａで示した演算コードＡＲＩＴＨ＿ＣＯＤＥを利用したデータ復元方法の一例である。
【図１２Ｃ】ランダムアクセスメモリＲＡＭへ格納される図１２Ａで示した演算コードＡＲＩＴＨ＿ＣＯＤＥを利用したデータ復元方法の一例である。
【図１３】図１の制御回路が行う読み出しの一例を示す図である。
【図１４】相変化材料を用いた抵抗性記憶素子の相変化に必要なパルス幅と温度との関係を示す図である。
【発明を実施するための形態】
【００２５】  以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】  さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２７】  以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２８】  実施の形態において各ブロックを構成する回路素子は特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。また、実施の形態で述べるメモリセルとしては、相変化メモリ、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｍｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような抵抗性記憶素子を用いるものとする。
【実施例１】
【００２９】  ＜情報処理システムの概要＞  図１は、本発明の一実施の形態による半導体装置において、それを適用した情報処理システムの概略構成例を示すブロック図である。図１に示す情報処理システムは、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰとメモリモジュール（半導体装置）ＮＶＭＭＤ０とを備える。情報処理装置ＣＰＵ＿ＣＰは、特に限定しないがメモリモジュールＮＶＭＭＤ０へ保存されているデータを、最小８１９２バイト単位の論理アドレス（ＬＡＤ）にて管理するホストコントローラである。情報処理装置ＣＰＵ＿ＣＰは、インターフェース信号ＨＤＨ＿ＩＦを通じ、このメモリモジュールＮＶＭＭＤ０に対してデータの読み出しや書込みを行う。メモリモジュールＮＶＭＭＤ０は、特に限定しないが、例えばＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等に該当するものである。【００３０】  情報処理装置ＣＰＵ＿ＣＰとメモリモジュール（半導体装置）ＮＶＭＭＤ０を接続する信号方式には、シリアルインターフェース信号方式、パラレルインターフェース信号方式、光インターフェース信号方式などがある。いうまでもなく、全ての方式を利用することができる。情報処理装置ＣＰＵ＿ＣＰとメモリモジュールＮＶＭＭＤ０を動作させるクロック方式には、基準クロック信号ＲＥＦ＿ＣＬＫを用いるコモンクロック方式およびソースシンクロナスクロック方式や、データ信号にクロック情報を埋め込むエンベデッドクロック方式などがある。いうまでもなく、全てのクロック方式を利用することができる。本実施例では、一例としてシリアルインターフェース信号方式ならびにエンベデッドクロック方式を用いるものとし、以下に動作を説明する。【００３１】  情報処理装置ＣＰＵ＿ＣＰから、クロック情報が埋め込まれ、シリアルデータへ変換されたリードリクエスト（ＲＱ）やライトリクエスト（ＷＱ）などがインターフェース信号ＨＤＨ＿ＩＦを通じてメモリモジュールＮＶＭＭＤ０へ入力される。リードリクエスト（ＲＱ）には論理アドレス（ＬＡＤ）、データ読み出し命令（ＲＤ）、セクタカウント（ＳＥＣ）などが含まれ、また、ライトリクエスト（ＷＱ）には論理アドレス（ＬＡＤ）、データ書込み命令（ＷＲＴ）、セクタカウント（ＳＥＣ）および書込みデータ（ＷＤＡＴＡ）などが含まれる。【００３２】  メモリモジュール（半導体装置）ＮＶＭＭＤ０は、不揮発性メモリ装置，ＮＶＭ１０〜ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、これら不揮発性メモリ装置およびランダムアクセスメモリを制御する制御回路ＭＤＬＣＴ０を備える。不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７は、例えば同じ構成および性能を備えている。【００３３】  不揮発性メモリ装置ＮＶＭ１０は〜ＮＶＭ１７には、データ、ＯＳ、アプリケーションプログラム、ブロック構成情報（ＢＬＫＣＦＧ）を格納し、さらに情報処理装置ＣＰＵ＿ＣＰのブートプログラム等が格納されている。【００３４】  ランダムアクセスメモリＲＡＭには、論理アドレス（ＬＡＤ）に対して割り当てられた不揮発性メモリ装置の物理アドレス（ＰＡＤ）を蓄えたアドレス変換テーブル（ＬＰＴＢＬ）や、不揮発性メモリ装置の物理アドレス（ＰＡＤ）が、データを書き込めない不良物理アドレスかどうかを示す情報を蓄えた不良物理アドレステーブルBADPADTBL、物理アドレスPADが複数集まった物理ブロックの消去回数値を蓄えた消去回数テーブルＥＲＳＴＢＬなどが格納される。【００３５】  ランダムアクセスメモリＲＡＭは、特に限定しないが、例えばＤＲＡＭ等である。【００３６】  電源投入直後に、メモリモジュールＮＶＭＭＤ０は、内部の不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、制御回路ＭＤＬＣＴ０の初期化の動作（所謂パワーオンリセット）を行う。さらに、メモリモジュールＮＶＭＭＤ０は、情報処理装置ＣＰＵ＿ＣＰからのリセット信号ＲＳＴＳＩＧを受けた際にも、内部の不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７と、ランダムアクセスメモリＲＡＭと、制御回路ＭＤＬＣＴ０の初期化を行う。【００３７】  図２は、図１における制御回路の構成例を示すブロック図である。図２に示す制御回路ＭＤＬＣＴ０は、インターフェース回路ＨＯＳＴ＿ＩＦと、バッファＢＵＦ０〜ＢＵＦ３と、アドレスバッファＡＤＤＢＵＦと、調停回路ＡＲＢと、情報処理回路ＭＮＧＥＲと、メモリ制御回路ＲＡＭＣ、ＮＶＣＴ０、ＮＶＣＴ１０〜ＮＶＣＴ７と、を備える。メモリ制御回路ＲＡＭＣは、図１のランダムアクセスメモリＲＡＭを直接制御し、ＮＶＣＴ１０〜ＮＶＣＴ１７は、図１の不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７をそれぞれ直接制御する。  バッファＢＵＦ０〜ＢＵＦ３は、不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７の書込みデータや読み出しデータを一時的に蓄える。アドレスバッファＡＤＤＢＵＦは情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから制御回路ＭＤＬＣＴ０へ入力したアドレスＬＡＤを一時的に蓄える。【００３８】  書込み物理アドレステーブルＮＸＰＴＢＬ、次に情報処理装置ＣＰＵ＿ＣＰより論理アドレスを伴う書込み命令を受けた際に、当該論理アドレスに対して割り当てを行う物理アドレスを蓄えたテーブルであり、特に限定しないが、ＳＲＡＭやレジスタ等によって実現される。なお、ブロック構成情報（ＢＬＫＣＦＧ）やブートプログラムは、メモリモジュールＮＶＭＭＤ０の初期設定の高速化を図るため、例えば、図２の情報処理回路ＭＮＧＥＲに直接接続される形で制御回路ＭＤＬＣＴ０内に配置することも可能である。【００３９】  図３Ａは、図１における不揮発性メモリ装置の構成例を示すブロック図であり、図３Ｂは、図３Ａにおけるチェインメモリアレイの構成例を示す回路図である。図３Ａに示す不揮発性メモリ装置は、図１の不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７のそれぞれに該当するものであり、ここでは、一例として相変化型の不揮発性メモリ（相変化メモリ）が用いられている。当該不揮発性メモリ装置は、クロック生成回路ＳＹＭＤ、ステータスレジスタＳＴＲＥＧ、イレースサイズ指定レジスタＮＶＲＥＧ、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦ、ＩＯバッファＩＯＢＵＦ、制御回路ＣＴＬＯＧ、温度センサＴＨＭＯ、データ制御回路ＤＡＴＣＴＬ、メモリバンクＢＫ０〜ＢＫ３を備える。【００４０】  各メモリバンクＢＫ０〜ＢＫ３は、メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）と、各メモリアレイにそれぞれ対応して設けられる読み書き制御ブロックＳＷＢｘ（ｘ＝０���ｍ）と、これらを制御する各種周辺回路を備える。当該各種周辺回路の中には、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴ、ロウデコーダＲＯＷＤＥＣ、カラムデコーダＣＯＬＤＥＣ、チェイン選択アドレスラッチＣＨＬＴ、チェインデコーダＣＨＤＥＣ、データ選択回路ＤＳＷ１、データバッファＤＢＵＦ０，ＤＢＵＦ１が含まれる。【００４１】  各メモリアレイＡＲＹｘ（ｘ＝０〜ｍ）は、複数のワード線ＷＬ０〜ＷＬｋと複数のビット線ＢＬ０＿ｘ〜ＢＬｉ＿ｘの交点に配置される複数のチェインメモリアレイＣＹと、複数のビット線ＢＬ０＿ｘ〜ＢＬｉ＿ｘ（ｘ＝０〜ｍ）のいずれかを選択してデータ線ＤＴｘに接続するビット線選択回路ＢＳＷｘを備える。各読み書き制御ブロックＳＷＢｘ（ｘ＝０〜ｍ）は、データ線ＤＴｘ（ｘ＝０〜ｍ）に接続されるセンスアンプＳＡｘ（ｘ＝０〜ｍ）およびライトドライバＷＤＲｘ（ｘ＝０〜ｍ）と、書込み動作時に、これらを用いてデータの検証を行う書込みデータ検証回路ＷＶｘ（ｘ＝０〜ｍ）を備える。また、図３Ａに示した不揮発性メモリ装置を動作させるインターフェースはＮＡＮＤ型フラッシュメモリインターエースやＤＲＡＭインターフェースなどのメモリインターフェースを採用すると、従来システムとのインターフェースの互換性を保つことができ、利便性が良い不揮発性メモリ装置を提供できる。【００４２】  各チェインメモリアレイＣＹは、図３Ｂに示すように、複数の相変化メモリセルＣＬ０〜ＣＬｎが直列に接続された構成を備え、その一端はチェイン選択トランジスタＴｃｈ２を介してワード線ＷＬに接続され、他端はチェイン選択トランジスタＴｃｈ０およびＴｃｈ１を介してビット線ＢＬに接続される。複数の相変化メモリセルＣＬ０〜ＣＬｎは、図示は省略するが、半導体基板に対して高さ方向に順に積層配置され、互いに直列接続される。また、各相変化メモリセルＣＬは、可変抵抗型の記憶素子Ｒと、それに並列接続されるメモリセル選択トランジスタＴｃｌを備える。記憶素子Ｒは、例えばカルコゲナイド材料で形成される。【００４３】  図３Ｂの例では、２個のチェインメモリアレイＣＹがチェイン選択トランジスタＴｃｈ２を共有しており、チェインメモリアレイ選択線ＳＬ０，ＳＬ１，ＳＬ２によって各チェインメモリアレイ内のチェイン選択トランジスタＴｃｈ０，１，２がそれぞれ制御され、これによっていずれか一方のチェインメモリアレイが選択される。また、メモリセル選択線ＬＹ（ＬＹ０〜ＬＹｎ）は、対応する相変化メモリセルのゲート電極に接続され、メモリセル選択線ＬＹによって、相変化メモリセルＣＬ０〜ＣＬｎ内のメモリセル選択トランジスタＴｃｌがそれぞれ制御され、これによって各相変化メモリセルが適宜選択される。なお、チェインメモリアレイ選択線ＳＬ０，ＳＬ１、ＳＬ２およびメモリセル選択線ＬＹ０〜ＬＹｎは、チェイン制御線ＣＨとして、図３Ａのチェイン選択アドレスラッチＣＨＬＴおよびチェインデコーダＣＨＤＥＣを介して適宜駆動される。【００４４】  次に、図３Ａの不揮発性メモリ装置の動作について簡単に説明する。図３Ａにおいて、まず、制御回路ＣＴＬＯＧは、アドレス・コマンドインターフェース回路ＡＤＣＭＤＩＦを介して制御信��ＣＴＬを受ける。制御信号ＣＴＬは、特に限定しないが、例えば、コマンド・ラッチイネーブル信号（ＣＬＥ）、チップイネーブル信号（ＣＥＢ）、アドレス・ラッチ信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、レディビジー信号（ＲＢＢ）を含み、これらの組み合わせによって、書込み命令又は読み出し命令が発行される。また、制御回路ＣＴＬＯＧは、制御信号ＣＴＬと共に、ＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯを受ける。入出力信号ＩＯには、アドレス信号が含まれており、制御回路ＣＴＬＯＧは、当該アドレス信号からロウアドレスおよびカラムアドレスを抽出する。制御回路ＣＴＬＯＧは、当該ロウアドレス、カラムアドレス、ならびに予め定められる書込み・読み出し単位等に基づいて、適宜内部アドレスを生成し、ロウアドレスラッチＲＡＤＬＴ、カラムアドレスラッチＣＡＤＬＴならびにチェイン選択アドレスラッチＣＨＬＴにそれぞれ伝送する。【００４５】  ロウデコーダＲＯＷＤＥＣは、ロウアドレスラッチＲＡＤＬＴの出力を受けてワード線ＷＬ０〜ＷＬｋの選択を行い、カラムデコーダＣＯＬＤＥＣは、カラムアドレスラッチＣＡＤＬＴの出力を受けてビット線ＢＬ０＿ｘ〜ＢＬｉ＿ｘ（ｘ＝０〜ｍ）の選択を行う。また、チェインデコーダＣＨＤＥＣは、チェイン選択アドレスラッチＣＨＬＴの出力を受けて、チェイン制御線ＣＨの選択を行う。制御信号ＣＴＬによって読み出し命令が入力された際、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹからビット線選択回路ＢＳＷ０〜ＢＳＷｍを介してデータが読み出される。当該読み出されたデータは、センスアンプＳＡ０〜ＳＡｍで増幅され、データ選択回路ＤＳＷ１を介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に伝送される。そして、データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータは、データ制御回路ＤＡＴＣＴＬおよびＩＯバッファＩＯＢＵＦを介して入出力信号ＩＯに順次伝送される。【００４６】  一方、制御信号ＣＴＬによって書込み命令が入力された際、入出力信号ＩＯには、前述したアドレス信号に続いてデータ信号が伝送され、当該データ信号は、データ制御回路ＤＡＴＣＴＬを介してデータバッファＤＢＵＦ０（又はＤＢＵＦ１）に入力される。データバッファＤＢＵＦ０（又はＤＢＵＦ１）上のデータ信号は、データ選択回路ＤＳＷ１、ライトドライバＷＤＲ０〜ＷＤＲｍおよびビット線選択回路ＢＳＷ０〜ＢＳＷｍを介して、前述したワード線、ビット線およびチェイン制御線の組み合わせによって選択されたチェインメモリアレイＣＹに書き込まれる。また、この際に、書込みデータ検証回路ＷＶ０〜ＷＶｍは、書込みを行ったデータをセンスアンプＳＡ０〜ＳＡｍを介して適宜読み出しながら書込みレベルが十分なレベルに達したかを検証し、十分なレベルに達するまでライトドライバＷＤＲ０〜ＷＤＲｍを用いて再度の書込み動作を行う。【００４７】  図４は、図３Ｂのチェインメモリアレイの動作例を示す説明図である。この図４を用いて、例えば、チェインメモリアレイＣＹ１内の相変化メモリセルＣＬ０における可変抵抗型記憶素子Ｒ０を高抵抗や低抵抗にする際の動��について説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０のみが非活性化（ＬＹ０＝Ｌｏｗ、ＬＹ１〜ＬＹｎ＝Ｈｉｇｈ）され、相変化メモリセルＣＬ０のメモリセル選択トランジスタＴｃｌ０はカットオフ状態となり、残りのメモリセルＣＬ１〜ＣＬｎのメモリセル選択トランジスタＴｃｌ１〜Ｔｃｌｎは導通状態となる。【００４８】  次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ０がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、可変抵抗型記憶素子Ｒ０、メモリセル選択トランジスタＴｃｌ１〜Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ０が図１４に示したＲｅｓｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は高抵抗となる。また、この電流Ｉ０が図１４に示したＳｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０は低抵抗となる。可変抵抗型記憶素子Ｒ０〜Ｒｎの抵抗値の違いによってデータ“１”と“０”が区別される。【００４９】  また、図３Ａで示すように複数のビット線ＢＬ０＿０、ＢＬ０＿１〜ＢＬ０＿ｍへ電流Ｉ０を流すことで、書込み速度を向上することができる。【００５０】  特に限定しないが、可変抵抗型記憶素子が低抵抗になった場合に、データ“１”が記録され、高抵抗になった場合にデータ“０”が記録されるものとする。【００５１】  なお、可変抵抗型記憶素子Ｒ０に記録されたデータを読み出す場合は、可変抵抗型記憶素子Ｒ０の抵抗値が変化しない程度に、データ書込みと同様の経路で電流が印加される。この場合、可変抵抗型記憶素子Ｒ０の抵抗値に応じた電圧値がセンスアンプ（この例では図３ＡのＳＡ０）で検出され、データ“０”および“１”が判定される。【００５２】  また、図３Ａで示すように複数のビット線ＢＬ０＿０、ＢＬ０＿１〜ＢＬ０＿ｍを通じて可変抵抗型記憶素子Ｒ０の抵抗値が変化しない程度に、データ書込みと同様の経路で電流が印加することで、複数のセンスアンプ（この例では図３ＡのＳＡ０〜ＳＡｍ）にてデータ“０”および“１”が判定され、読み出し速度を向上することができる。【００５３】  図５Ａ、図５Ｂおよび図５Ｃは、図３Ｂのチェインメモリアレイの別の動作例を示す説明図である。先ず図５Ａを用いて、１チェインメモリアレイＣＹ１内の全可変抵抗型記憶素子Ｒ０〜Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０〜ＬＹｎが非活性化（ＬＹ０〜ＬＹｎ＝Ｌｏｗ）され、メモリセルＣＬ０〜ＣＬｎのメモリセル選択トランジスタＴｃｌ０〜Ｔｃｌｎはカットオフ状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ１がワード線ＷＬ��から、チェイン選択トランジスタＴｃｈ２、可変抵抗型記憶素子Ｒ０〜Ｒｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ１が図１４に示したＳｅｔ電流パルスの形に制御されることで、可変抵抗型記憶素子Ｒ０〜Ｒｎは一括して低抵抗となる。【００５４】  次に、図５Ｂを用いて、１チェインメモリアレイＣＹ１内の全可変抵抗型記憶素子Ｒ０〜Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ１のみが活性化（ＳＬ０＝Ｌｏｗ、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェイン選択トランジスタＴｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０〜ＬＹｎが活性化（ＬＹ０〜ＬＹｎ＝Ｈｉｇｈ）され、メモリセルＣＬ０〜ＣＬｎのメモリセル選択トランジスタＴｃｌ０〜Ｔｃｌｎは導通状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ２がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、メモリセル選択トランジスタＴｃｌ０〜Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ２によるジュール熱が、可変抵抗型記憶素子Ｒ０〜Ｒｎへ伝導し、可変抵抗型記憶素子Ｒ０〜Ｒｎは一括して低抵抗となる。この電流Ｉ２は、可変抵抗型記憶素子Ｒ０〜Ｒｎが一括して低抵抗にすることができる様な値に制御される。【００５５】  次に、図５Ｃを用いて、チェインメモリアレイＣＹ０およびＣＹ１内の全可変抵抗型記憶素子Ｒ０〜Ｒｎを一括で低抵抗にする際の動作を説明する。チェインデコーダＣＨＤＥＣによって、チェインメモリアレイ選択線ＳＬ０および１が活性化（ＳＬ０、ＳＬ１＝Ｈｉｇｈ、ＳＬ２＝Ｈｉｇｈ）され、チェインメモリアレイＣＹ０およびＣＹ１双方のチェイン選択トランジスタＴｃｈ０、Ｔｃｈ１およびＴｃｈ２が導通状態となる。続いて、メモリセル選択線ＬＹ０〜ＬＹｎが活性化（ＬＹ０〜ＬＹｎ＝Ｈｉｇｈ）され、チェインメモリアレイＣＹ０およびＣＹ１双方のメモリセルＣＬ０〜ＣＬｎのメモリセル選択トランジスタＴｃｌ０〜Ｔｃｌｎは導通状態となる。次に、ワード線ＷＬ０がＨｉｇｈとなり、続いてビット線ＢＬ０がＬｏｗになると、電流Ｉ３がワード線ＷＬ０から、チェイン選択トランジスタＴｃｈ２、チェインメモリアレイＣＹ０およびＣＹ１双方のメモリセル選択トランジスタＴｃｌ０〜Ｔｃｌｎおよびチェイン選択トランジスタＴｃｈ０およびＴｃｈ１を経由してビット線ＢＬ０へ流れる。この電流Ｉ３によるジュール熱が、チェインメモリアレイＣＹ０およびＣＹ１双方の可変抵抗型記憶素子Ｒ０〜Ｒｎへ伝導し、可変抵抗型記憶素子Ｒ０〜Ｒｎは一括して低抵抗となる。電流Ｉ３の値は、チェインメモリアレイＣＹ０およびＣＹ１双方の可変抵抗型記憶素子Ｒ０〜Ｒｎを一括して低抵抗にするような値に制御される。【００５６】  以上説明したように、必要に応じて、同時に複数のチェインメモリアレイ内のメモリセルを低抵抗にすることができ、消去データレートを向上することができる。【００５７】  図６は、制御回路ＭＤＬＣＴ０が、図９のブロック構成情報（ＢＬＫＣＦＧ）を利用し、構築するメモリアレイのブロック構成の一例であり、図９のブロック構成情報（ＢＬＫＣＦＧ）の中で、ブロック情報ＢＬKＩＮＦＯが１で、消去単位情報ＥＲＳＩＮＦＯが１で、熱緩衝領域情報ＷＡＬＩＮＦＯが１の場合のメモリアレイのブロック構成の一例である。【００５８】  図９のブロック情報ＢＬKＩＮＦＯが１の場合では、一つのブロックは、９（Ｘ方向：Ｘ−ＢＬＫ）×９２１６（Ｙ方向：Ｙ−ＢＬＫ）×８（Ｚ方向：Ｚ−ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは８２９４４バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））であることを示す。【００５９】  また、図９の消去単位情報ＥＲＳＩＮＦＯは一つのブロック内のメモリセルを低抵抗にする際の、一括で低抵抗にするメモリアレイ領域を示す。消去単位情報ＥＲＳＩＮＦＯが１の場合では、８（Ｘ方向：ＸＥＲＳ）×７２（Ｙ方向：ＹＥＲＳ）×８（Ｚ方向：ＺＥＲＳ）のメモリアレイが一括で低抵抗なり、その消去データサイズは５７６バイト（＝９（Ｘ方向）×７２（Ｙ方向）×８（Ｚ方向））であることを示している。また、図９の熱緩衝領域情報ＷＡＬＩＮＦＯは、熱緩衝領域ＷＡＬＬとするメモリアレイ領域を示す。熱緩衝領域情報ＷＡＬＩＮＦＯは１の場合では、Ｘ方向に一行分だけのメモリアレイ、つまり１（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））であることを示す。【００６０】  不揮発性メモリ装置は、ブロックＢＬＫ0〜ＢＬＫkn+n-1で構成されており、それぞれのブロック内のメモリアレイＡＲＹのチェインメモリアレイＣＹＬと、チェインメモリアレイＣＹＨの配置の一例が示されている。これらの図において、チェインメモリアレイＣＹＬは、白抜きの○印で示され、チェインメモリアレイＣＹＨは、ドットで埋められた○印で示されている。以下の図面においても、チェインメモリアレイＣＹＬとチェインメモリアレイＣＹＨは同様な表示方法をする。【００６１】  図６において、図９のブロック情報ＢＬKＩＮＦＯが１の場合を利用しているので、一つのブロックは、９（Ｘ方向）×９２１６（Ｙ方向）のチェインメモリアレイにて構成され、そのサイズは８２９４４バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。このブロックが多数個配置され、図３Ａに示す不揮発性メモリのメモリアレイを構成する。【００６２】  一つのブロック内の書込み領域ＷＴ−ＡＲＥＡは、消去領域と同一で、複数のチェインメモリアレイＣＹＬが物理的に集まって形成されている領域である。【００６３】  書込み領域ＷＴ−ＡＲＥＡのサイズは７３７２８バイト（＝８（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。【００６４】  書込み領域ＷＴ−ＡＲＥＡ内のデータ領域ＤＡＴＡ−ＡＲＥＡのサイズは６５５３６バイト（＝８（Ｘ方向）×８１９２（Ｙ方向）×８（Ｚ方向））で、書込み領域ＷＴ−ＡＲＥＡ内の管理領域ＭＧ−ＡＲＥＡのサイズは８１９２バイト（＝８（Ｘ方向）×１０２４（Ｙ方向）×８（Ｚ方向））である。【００６５】  一つの論理アドレスＬＡＤのデータサイズは、８１９２バイトであり、情報処理回���ＭＮＧＥＲは、このデータＤＡＴＡに対するＥＣＣコードを生成し、不揮発性メモリのメモリアレイのブロック内の書込み領域ＷＴ−ＡＲＥＡへ、データＤＡＴＡとＥＣＣコードを書き込む。【００６６】  また、一つの物理アドレスには、一つの論理アドレスＬＡＤのデータＤＡＴＡを書き込む８１９２バイトのデータ領域ＤＡＴＡ−ＡＲＥＡと、データＤＡＴＡに対するＥＣＣコードなどを書き込む１０２４バイトの管理領域ＭＧ−ＡＲＥＡが割り当たりため、７３７２８バイトの書込み領域ＷＴ−ＡＲＥＡには、８つの論理アドレスＬＡＤに対する物理アドレスのデータが格納される。【００６７】  また、熱緩衝領域WALLは、書込み領域ＷＴ−ＡＲＥＡの外側に配置される複数のチェインメモリアレイＣＹＨが物理的に集まって形成されている領域である。【００６８】  図６において、図９の熱緩衝領域情報ＷＡＬＩＮＦＯは１の場合を利用しているので、  熱緩衝領域WALLのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））である。【００６９】  また、図６において、図９の消去単位情報ＥＲＳＩＮＦＯが１の場合を利用しているので、一度に消去するチェインメモリアレイＣＹＬのサイズは５７６バイト（＝８（Ｘ方向）ｘ７２（Ｙ方向）ｘ８（ｚ方向））である。【００７０】  また、先ず、書込み領域ＷＴ−ＡＲＥＡ（＝消去領域）内の全チェインメモリアレイＣＹＬに含まれる全メモリセルのデータは、“１”（Ｓｅｔ状態：低抵抗状態）となる。すなわち、一括消去され、次に、物理アドレスＰＡＤ毎に、“０”のデータのみが（Ｒｅｓｅｔ状態：高抵抗状態）が書き込まれる。たとえば、書込み領域ＷＴ−ＡＲＥＡサイズが７３７２８バイトで、一回の消去動作による一括消去データサイズが５７６バイトである場合、１２８回の消去動作がＹ方向と平行な方向に、順に行われ、書込み領域ＷＴ−ＡＲＥＡの全メモリセルのデータは、“１”（Ｓｅｔ状態：低抵抗状態）となる。【００７１】  熱緩衝領域WALLに対しては消去動作が行われないため、書込み領域へ消去動作を行った際の熱ディスターブによる信頼性低下の影響が、隣接するブロックへ及ぼされることは無い。さらに、熱緩衝領域WALLに対しては、“０”のデータ（Ｒｅｓｅｔ状態：高抵抗状態）も書き込まれることは無い。【００７２】  この様に、チェインメモリアレイＣＹＨを熱緩衝領域WALLとして書込み領域（＝消去領域）の周辺に配置することで、熱ディスターブによる信頼性低下を防ぐことができる。また、熱緩衝領域WALLには、データを保存しないため、一つのブロックには、８つ分の物理アドレスのデータが保存可能となる。【００７３】  図９に示すブロック構成情報ＢＬＫＣＦＧについて詳しく説明する。制御回路ＭＤＬＣＴ０内の情報処理回路ＭＮＧＥＲは、このブロック構成情報（ＢＬＫＣＦＧ）を利用し、不揮発性メモリのブロック構成を決定する。【００７４】  電源投入直後の動作において、情報処理回路ＭＮＧＥＲは、不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７へ格納されているブロック構成情報ＢＬＫＣＦＧを、調停回路ＡＲＢおよび不揮発性メモリ装置ＮＶＭ１０〜ＮＶＭ１７を介して読み出し、ブロック構成レジスタＢＬＫＣＦＧＲＥＧへ格納する。【００７５】  また、情報処��回路ＭＮＧＥＲは、ブロック構成レジスタＢＬＫＣＦＧＲＥＧへ格納されたブロック構成情報ＢＬＫＣＦＧの中で、情報処理システムが要求する信頼性やコストおよび性能に合わせて所望のブロック情報ＢＬKＩＮＦＯ、消去単位情報ＥＲＳＩＮＦＯおよび熱緩衝領域情報ＷＡＬＩＮＦＯを読み出し、揮発性メモリのブロック構成を決定する。【００７６】  さらに、ブロック構成情報ＢＬＫＣＦＧは、プログラム可能であり、様々な情報処理システムでの要求する信頼性やコストおよび性能に合わせて、ブロック構成情報ＢＬＫＣＦＧを変更することができる。【００７７】  ブロック情報ＢＬKＩＮＦＯが１の場合では、一つのブロックは、９（Ｘ方向：Ｘ−ＢＬＫ）×９２１６（Ｙ方向：Ｙ−ＢＬＫ）×８（Ｚ方向：Ｚ−ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは８２９４４バイト（＝９（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００７８】  ブロック情報ＢＬKＩＮＦＯが２の場合では、一つのブロックは、１７（Ｘ方向：Ｘ−ＢＬＫ）×９２１６（Ｙ方向：Ｙ−ＢＬＫ）×８（Ｚ方向：Ｚ−ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは１５６６７２バイト（＝１７（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００７９】  ブロック情報ＢＬKＩＮＦＯが３の場合では、一つのブロックは、３３（Ｘ方向：Ｘ−ＢＬＫ）×９２１６（Ｙ方向：Ｙ−ＢＬＫ）×８（Ｚ方向：Ｚ−ＢＬＫ）のチェインメモリアレイにて構成され、そのサイズは３０４１２８バイト（＝３３（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００８０】  消去単位情報ＥＲＳＩＮＦＯが１の場合では、８（Ｘ方向：ＸＥＲＳ）×７２（Ｙ方向：ＹＥＲＳ）×８（Ｚ方向：ＺＥＲＳ）のメモリアレイが一括で低抵抗なり、その消去データサイズは５７６バイト（＝８（Ｘ方向）×７２（Ｙ方向）×８（Ｚ方向））となる。【００８１】  消去単位情報ＥＲＳＩＮＦＯが１の場合では、１６（Ｘ方向：ＸＥＲＳ）×７２（Ｙ方向：ＹＥＲＳ）×８（Ｚ方向：ＺＥＲＳ）のメモリアレイが一括で低抵抗なり、その消去データサイズは１１５２バイト（＝１６（Ｘ方向）×７２（Ｙ方向）×８（Ｚ方向））となる。【００８２】  消去単位情報ＥＲＳＩＮＦＯが１の場合では、３２（Ｘ方向：ＸＥＲＳ）×７２（Ｙ方向：ＹＥＲＳ）×８（Ｚ方向：ＺＥＲＳ）のメモリアレイが一括で低抵抗なり、その消去データサイズは２３０４バイト（＝３２（Ｘ方向）×７２（Ｙ方向）×８（Ｚ方向））となる  熱緩衝領域情報ＷＡＬＩＮＦＯは１の場合では、一つのブロック内で、Ｘ方向に１行分だけのメモリアレイ、つまり１（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００８３】  熱緩衝領域情報ＷＡＬＩＮＦＯは２の場合では、一つのブロック内で、Ｘ方向に２行分だけのメモリアレイ、つまり２（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは１８４３２バイト（＝２（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００８４】  熱緩衝領域情報���ＡＬＩＮＦＯは２の場合では、一つのブロック内で、Ｘ方向に３行分だけのメモリアレイ、つまり３（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは２７６４８バイト（＝３（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【００８５】  ブロック情報ＢＬKＩＮＦＯが１と、熱緩衝領域情報ＷＡＬＩＮＦＯが１の組み合わせを選択した場合のブロック構成では、隣接するブロック間には熱ディスターブを防ぐために、Ｘ方向に１行分だけ熱緩衝領域ＷＡＬＬが設定される。また、８２９４４バイトのブロックの中に、９２１６バイトの熱緩衝領域ＷＡＬＬが存在するため、７３７２８バイト分が書込み領域ＷＴ−ＡＲＥＡとなり、一つのブロックの書込み領域の割合が８８．９％となる。【００８６】  上記ブロック構成よりも、熱ディスターブの影響を小さくし、信頼性を向上させる場合は、ブロック情報ＢＬKＩＮＦＯが１と、熱緩衝領域情報ＷＡＬＩＮＦＯが２の組み合わせを選択すると良い。この場合、隣接するブロック間にはＸ方向に２行分の熱緩衝領域ＷＡＬＬを設定し、より熱ディスターブの影響を小さくすることができる。【００８７】  また、ブロック情報ＢＬKＩＮＦＯが１と、熱緩衝領域情報ＷＡＬＩＮＦＯが１の組み合わせを選択した場合のブロック構成よりも低コストのブロック構成を実現するには、ブロック情報ＢＬKＩＮＦＯが２と、熱緩衝領域情報ＷＡＬＩＮＦＯが１の組み合わせを選択すると良い。この場合、１５６６７２バイトのブロックの中に、９２１６バイトの熱緩衝領域ＷＡＬＬが存在するので、１４７４５６バイト分が書込み領域ＷＴ−ＡＲＥＡとなり、一つのブロックの書込み領域の割合が９４．１％となる。【００８８】  以上説明した様に、ブロック構成情報ＢＬＫＣＦＧにより、利用する不揮発性メモリの仕様を変更し、メモリモジュールＮＶＭＭＤ０および情報処理システムが要求する仕様に対し柔軟に対応できる。【００８９】  図６では、熱緩衝領域ＷＡＬＬは熱ディスターブによる信頼性低下を防ぐための領域であり、１ブロックの容量８２９４４バイトの中で、熱緩衝領域WALLの容量９２１６バイトはデータを書き込まない領域となり、１ブロックには８つの分の物理アドレスのデータが保存できるつまり、１ブロックでは８つ分の論理アドレスに対する８つ分の物理アドレスが対応できる。【００９０】  図６に示すブロック構成において、図７〜図１２を利用し、高信頼のための熱緩衝領域ＷＡＬＬを維持しながら、熱緩衝領域ＷＡＬＬの容量分のデータを復元し、１ブロックの容量を変えずに、１ブロック内に実効的に９つ分の論理アドレスが対応可能な書込み方法について説明する。この方法によって、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックは実効的に９つの論理アドレスＬＡＤのデータに対応することができ、高信頼、大容量且つ低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【００９１】  図６に示すブロック構成では、一つの物理アドレスのサイズは９２１６バイトで、一つのブロックは、８２９４４バイト（＝９２１６バイト  ×９）となる。つまり、一つのブロックには、実効的に９つ分の物��アドレスのデータが保存可能となる。【００９２】  また、図９の熱緩衝領域情報ＷＡＬＩＮＦＯは、熱緩衝領域ＷＡＬＬとするメモリアレイ領域を示す。熱緩衝領域情報ＷＡＬＩＮＦＯは１の場合では、Ｘ方向に一行分だけのメモリアレイ、つまり１（Ｘ方向：ＸＷＡＬ）×９２１６（Ｙ方向）×８（Ｚ方向）のメモリアレイが熱緩衝領域ＷＡＬＬとして設定され、そのサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））であることを示す。【００９３】  図７は１ブロック内に実効的に９つ分の論理アドレスが対応可能な書込み方法のフローを示している。先ず図７について説明する。【００９４】  先ず、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから、制御回路ＭＤＬＣＴ０へ論理アドレスＬＡＤ０〜ＬＡＤ８への書込み要求と、これら論理アドレスＬＡＤ０〜ＬＡＤ８に対する書込みデータ（８１９２バイト／論理アドレス）が順に発生する。【００９５】  情報処理回路ＭＮＧＥＲは、メモリ制御回路ＲＡＭＣを通じてランダムアクセスメモリＲＡＭへ、順に、９つの論理アドレスＬＡＤのそれぞれに対応する８１９２バイト分のデータを書き込む（図７：Ｓｔｅｐ１）。【００９６】  次に、情報処理回路ＭＮＧＥＲは、１ブロック分のデータ（８１９２バイト×９ＬＡＤ）がランダムアクセスメモリＲＡＭへ書き込まれたかをチェックし（図７：Ｓｔｅｐ２）、もし、１ブロック分のデータが書き込まれていなければ図７のＳｔｅｐ１をおこなう。もし、１ブロック分のデータが書き込まれていれば、図７のＳｔｅｐ３を行う。【００９７】  図７のＳｔｅｐ３では、ランダムアクセスメモリＲＡＭへ書き込まれたデータを読み出し、８１９２バイトの全てのデータビットが“１”である論理アドレスのデータを探す。【００９８】  次のＳｔｅｐ４では、全てのデータビットが“１”であるデータのサイズが、一つのブロック内の熱緩衝領域ＷＡＬＬの物理サイズ９２１６バイトからスペア領域１０２４バイトを差し引いた８１９２バイト以上であるかをチェックする。【００９９】  図６のブロック構成では、一つのブロック内の熱緩衝領域ＷＡＬＬの物理サイズは９２１６バイトである。【０１００】  もし、全てのデータビットが“１”であるデータのサイズが、Ｎバイト（８１９２バイト）以上であるかをチェックする。Ｎバイト以上であれば、Ｓｔｅｐ９を行い、Ｎバイト未満であればＳｔｅｐ５を行う。【０１０１】  Ｓｔｅｐ９では、制御回路ＭＤＬＣＴ０は８１９２バイトの全てのデータビットが“１”である論理アドレスＬＡＤ以外の８つの論理アドレスＬＡＤを不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ割り当てる。【０１０２】  さらに、制御回路ＭＤＬＣＴ０はランダムアクセスメモリＲＡＭへは、８１９２バイトの全てのデータビットが“１”である論理アドレスＬＡＤに対応するオール１フラグＡ１ＦＬＧが格納されており、８１９２バイトの全てのデータビットが“１”である論理アドレスＬＡＤに対応するオール１フラグＡ１ＦＬＧを１へ設定する（図１０Ａにて説明）。【０１０３】  次の、Ｓｔｅｐ１０では、８１９２バイトの全てのデータビットが“１”である論理アドレスＬＡＤ以外の８つの論理アドレスＬＡＤに対応する���ータを不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡへの書込む。つぎのＳｅｔｐ１１では、ランダムアクセスメモリＲＡＭへ格納されているアドレス変換テーブル（ＬＰＴＢＬ）を更新する。【０１０４】  この様に、８１９２バイトの全てのデータビットが“１”である論理アドレスＬＡＤのデータは“オール１フラグＡ１ＦＬＧ＝１”で表すことができるため、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡへ割り当てる必要がない。【０１０５】  そのため、熱緩衝領域ＷＡＬＬによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対するデータに対応することができ、高信頼、大容量且つ低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０１０６】  Ｓｔｅｐ５では、ランダムアクセスメモリＲＡＭへ書き込まれた論理アドレスＬＡＤＸのデータに、演算を施すことによって、８１９２バイトの全てのデータビットが“１”となるようなオール“１”データを生成する。【０１０７】  さらに、そのオール“１”データ生成した演算方法から、対象となる論理アドレスＬＡＤＸのデータ復元方法を生成する。【０１０８】  次のＳｔｅｐ６では、Ｓｔｅｐ５で生成したデータのサイズが、Ｎバイト（８１９２バイト）以上であるかをチェックする。【０１０９】  もし、生成したデータの全てのデータビットが“１”であるデータのサイズが、Ｎバイト（８１９２バイト）以上であれば、Ｓｔｅｐ９を行い、Ｎバイト未満であればＳｔｅｐ７を行う。【０１１０】  Ｓｔｅｐ９では、演算を施された論理アドレスＬＡＤＸをランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤへ割り当て、この物理アドレスＤＰＡＤへＳｔｅｐ５で求めた論理アドレスＬＡＤＸに対応するデータの復元方法を格納する。また、論理アドレスＬＡＤＸ以外の論理アドレスＬＡＤを不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ割り当てる。【０１１１】  また、オール“１”データ生成の演算方法や、Ｓｔｅｐ５で求めた論理アドレスＬＡＤＸに対応するデータの復元方法を不揮発性メモリへ格納しても良い。【０１１２】  この演算方法や復元方法を不揮発性メモリへ格納することにより、突発的な電源遮断が生じても、データが消えないため、高信頼のメモリモジュールを提供できる。【０１１３】  この様に、演算を施された論理アドレスＬＡＤＸのデータは、ランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤへ格納された復元方法によって復元できるため、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡへ割り当てる必要がない。そのため、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、実効的に９つの論理アドレスＬＡＤに対する物理アドレスのデータに対応することができ、大容量且つ、低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０１１４】  Ｓｔｅｐ７では、８１９２バイトの全てのデータビットが“１”となるようなオール“１”データを探し出す、あるいは生成するためのブロックサイズが最大値ＢＭを超えているかをチェックする。【０１１５】  もし、ブロックサイズが最大値ＢＭを超えていれば、Ｓｔｅｐ１２を行い、超えていなければ、Ｓｔｅｐ８を行う。【０１１６】  Ｓｔｅｐ１２では、ランダムアクセスメモリＲＡＭへ書き込まれた論理アドレスＬＡＤのデータの中で、８１９２バイトの全てのデータビットが“１”となるようなオール“１”データが見つけだせなかった、あるいは生成できなかったことが判明したので、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤのみへ論理アドレスを割り当てる。【０１１７】  Ｓｔｅｐ８では、８１９２バイトの全てのデータビットが“１”となるようなオール“１”データを探し出し易くするか、あるいは生成し易くするために、ブロックサイズを大きくし、その後Ｓｔｅｐ１を再度実行する。【０１１８】  Ｓｔｅｐ４およびＳｔｅｐ6で示したNバイトはプログラム可能であり、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡへ割り当てない論理アドレスのデータサイズを示し、熱緩衝領域WALL以外にも、不良物理アドレスへも適用できる。【０１１９】  図８Ａに、ランダムアクセスメモリＲＡＭへ書き込まれた論理アドレスＬＡＤ０〜ＬＡＤ８に対応する書込みデータを示す。【０１２０】  図８ＡのＱｕｅｕｅはキュー番号を示し、ＬＡＤは論理アドレスを示し、ＤＡＴAは論理アドレスに対応する書込みデータ（８１９２バイト）を示し、ＱＶＬDは、キュー番号のデータが有効か無効かを示す。ＱＶＬDが１の場合は有効を示し、０の場合は無効を示す。【０１２１】  論理アドレスＬＡＤ０〜ＬＡＤ８のそれぞれにはデータＤａｔa０からＤａｔａ８が対応しており、その内容は、８１９１バイト目から０バイト目まで、順に、８バイト毎に１６進数で示されている。たとえば、  論理アドレスＬＡＤ０のデータＤａｔａ０は、０００１＿０００２＿０００３＿０００４・・・０００５＿０００６＿０００７＿０００８  である。また、論理アドレスＬＡＤ４のデータＤａｔａ４は、８１９２バイト全てのビットが“１”であり、論理アドレスＬＡＤ７のデータＤａｔａ７は、８１９２バイト全てのビットが“０”である。【０１２２】    図１０Ａには、図８Ａに示したデータが不揮発性メモリへ書き込まれた後に、更新されたアドレス変換テーブル（ＬＰＴＢＬ）を示す。【０１２３】  図１０Ｂは、図８Ａに示したデータが不揮発性メモリの、どの物理アドレスへ書き込まれたかを示す。【０１２４】  図１０Ａについて説明する。オール１フラグＡ１ＦＬＧは、論理アドレスＬＡＤのデータビットが全て“１”であるかを示す情報である。オール１フラグＡ１ＦＬＧが１の時、その論理アドレスＬＡＤのデータビットが全て“１”であることを示し、これ以外は、その論理アドレスＬＡＤのデータビットが全て“１”ではないことを示す。【０１２５】  Ｕｓｅｄは、その論理アドレスＬＡＤのデータが不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれたか、あるいは、その論理アドレスＬＡＤのデータを復元するための復元方法が書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれたかを示す情報である。【０１２６】  Ｕｓｅｄが１の時、その論理アドレスＬＡＤのデータが不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれたことを示す。【０１２７】  Ｕｓｅｄが１以��の時、その論理アドレスＬＡＤのデータは不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれていないことを示す。【０１２８】  ＲＥＳＴＯＲＥは、その論理アドレスＬＡＤのデータに復元処理が必要かを示す情報である。ＲＥＳＴＯＲＥが１の時、その論理アドレスＬＡＤのデータには復元処理が必要であることを示し、ＲＥＳＴＯＲＥが１以外の時、その論理アドレスＬＡＤのデータには復元処理は不要であることを示す。【０１２９】  ＲＥＦＤＥＶは、データ復元方法が、どのメモリへ保存されているかを示す情報である。ＲＥＦＤＥＶ＝１の時、データ復元方法はランダムアクセスメモリＲＡＭへ保存されており、ＲＥＦＤＥＶ＝１以外の時、データ復元方法は不揮発性メモリへ保存されていること示す。【０１３０】  ＶＬＤは、論理アドレスＬＡＤと不揮発性メモリの物理アドレスＰＡＤあるいはランダムアクセスメモリＲＡＭの物理アドレス物理アドレスDPADの対応が有効か無効かを示す情報である。ＶＬＤ＝０の場合は、論理アドレスＬＡＤと物理アドレスＰＡＤあるいは物理アドレスDPADの対応が無効であることを示す。【０１３１】  ＶＬＤ＝１の場合、論理アドレスＬＡＤと物理アドレスＰＡＤあるいは物理アドレスDPADの対応が有効であり、その論理アドレスＬＡＤのデータは、最新データであり、他の論理アドレスＬＡＤのデータ復元には利用されないことを示す。【０１３２】  ＶＬＤ＝２の場合、論理アドレスＬＡＤと物理アドレスＰＡＤあるいは物理アドレスDPADの対応が有効であり、その論理アドレスＬＡＤのデータは、最新データであり、他の論理アドレスＬＡＤのデータ復元に利用されることを示す。【０１３３】  ＶＬＤ＝３の場合、論理アドレスＬＡＤと物理アドレスＰＡＤあるいは物理アドレスDPADの対応が有効であり、その論理アドレスＬＡＤのデータは、古いデータではあるが、他の論理アドレスＬＡＤのデータ復元に利用されることを示す。【０１３４】  ＲＥＳＬＡＤは、その論理アドレスＬＡＤのデータが、どの論理アドレスＬＡＤのデータに利用されているかを示す情報である。【０１３５】  ＰＡＤ／ＤＰＡＤは、不揮発性メモリの物理アドレスあるいはランダムアクセスメモリＲＡＭの物理アドレスを示す。【０１３６】  図１０Ａの論理アドレスＬＡＤ４のオール１フラグＡ１ＦＬＧが１、ＵＳＥＤが０なので、論理アドレスＬＡＤ４のデータのビットは全て“１”であり、このデータは不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれていないことを示す。【０１３７】  また、図１０Ａの論理アドレスＬＡＤ０，１，２，３，５，６，７，８のオール１フラグＡ１ＦＬＧが０、ＵＳＥＤが１なので、これらの論理アドレスＬＡＤ０，１，２，３，５，６，７，８のデータは、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤ１８，１９，２０，２１，２２，２３，２４，２５へ書き込まれたことを示す。【０１３８】  情報処理回路ＭＮＧＥＲは、論理アドレスＬＡＤ４に対するオール１フラグＡ１ＦＬＧ＝１と、ＲＥＳＴＯＲＥ＝１を読み出すことにより、８１９２バイトの全てのビットを“１”にしたデータを生成し、論理アドレスＬＡＤ４のデータＤａｔａ４を復元することができる。��０１３９】  図１０Ｂについて説明する。図１０Ｂは、物理アドレスＰＡＤ１８，１９，２０，２１，２２，２３，２４，２５を含むチェインメモリアレイのブロックと、これら物理アドレスへ書き込まれた図８ＡのデータＤａｔａ０，１，２，３，５，６，７，８を示している。【０１４０】  物理アドレスＰＡＤ１８〜２５に対応するブロック内の領域は、Ｘ方向の０番目〜７番目かつＹ方向の０〜９２１５番目のチェインメモリアレイであり、それぞれの物理アドレスのデータサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【０１４１】  物理アドレスＰＡＤ１８〜２１へは、論理アドレスＬＡＤ０のデータＤａｔa０〜Ｄａｔａ３と，データＤａｔa０〜Ｄａｔａ３のそれぞれのＥＣＣコードＥＣＣ０〜ＥＣＣ３が保存されている。また、物理アドレスＰＡＤ２２〜２５へは、論理アドレスＬＡＤ５のデータＤａｔa５〜Ｄａｔａ８と，データＤａｔa５〜Ｄａｔａ８のそれぞれのＥＣＣコードＥＣＣ５〜ＥＣＣ８が保存されている。【０１４２】  論理アドレスＬＡＤ４のデータＤａｔa４は、不揮発性メモリへは書き込まれない。【０１４３】  以上説明した様に、報処理回路ＭＮＧＥＲは、論理アドレスＬＡＤに対するオール１フラグＡ１ＦＬＧ＝１を読み出すことにより、熱緩衝領域ＷＡＬＬの容量分のデータを高速に復元できるため、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対する物理アドレスのデータに対応することができ、大容量且つ低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０１４４】  図８Ｂに、ランダムアクセスメモリＲＡＭへ書き込まれた論理アドレスＬＡＤ９〜ＬＡＤ１７に対応する書込みデータを示す。【０１４５】  図８ＢのＱｕｅｕｅはキュー番号を示し、ＬＡＤは論理アドレスを示し、ＤＡＴAは論理アドレスに対応する書込みデータ（８１９２バイト）を示し、ＱＶＬDは、キュー番号のデータが有効か無効かを示す。ＱＶＬDが１の場合は有効を示し、０の場合は無効を示す。【０１４６】  論理アドレスＬＡＤ９〜ＬＡＤ１７のそれぞれにはデータＤａｔa９からＤａｔａ１７が対応しており、その内容は、８１９１バイト目から０バイト目まで、順に、８バイト毎に１６進数で示されている。たとえば、  論理アドレスＬＡＤ９のデータＤａｔａ９は、ＦＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ・・・ＦＦＦＦ＿ＦＦＦＦ＿ＦＦＦＦ＿１０２３  であり、８１９１バイト目〜４バイト目までのデータの全ビットが“１”であり、３バイト目〜０バイト目までのデータは１６進数で１０２３である。【０１４７】  また、論理アドレスＬＡＤ１０のデータＤａｔａ１０は、００００＿００００＿００００＿００００・・・００００＿００００＿００００＿Ｅ４７８  であり、８１９１バイト目〜４バイト目までのデータの全ビットが“０”であり、３バイト目〜０バイト目までのデータは１６進数でＥ４７８である。【０１４８】  また、論理アドレスＬＡＤ１７のデータＤａｔａ１７は８１９１バイト目〜１バイト目までのデータの全ビットが“０”であり、０バイト目までのデータは１６進数で１である。【０１４９】  ��１１Ａには、図８Ｂに示したデータが不揮発性メモリへ書き込まれた後に、更新されたアドレス変換テーブル（ＬＰＴＢＬ）を示す。【０１５０】  図１１Ｂは、図８Ｂに示したデータが不揮発性メモリの、どの物理アドレスへ書き込まれたかを示す。【０１５１】  図１１Ａの論理アドレスＬＡＤ９のオール１フラグＡ１ＦＬＧが０、ＵＳＥＤが０、ＲＥＳＴＯＲが１、ＰＡＤ／ＤＰＡＤが１２８、ＲＥＦＤＥＶが１、ＶＬＤが１となっているので、論理アドレスＬＡＤ９のデータは不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれていないことを示す。さらに論理アドレスＬＡＤ９のデータは復元する必要があり、さらに、オール１フラグＡ１ＦＬＧが０であることから、その復元方法はランダムアクセスメモリＲＡＭの物理アドレスDPAD１２８へ格納されていることが分かる。また、論理アドレスＬＡＤ１０は、オール１フラグＡ１ＦＬＧが０、ＵＳＥＤが１、ＲＥＳＴＯＲが０、ＰＡＤ／ＤＰＡＤが０、ＶＬＤが２、ＲＥＦＤＥＶが０で、ＲＥＳＬＡＤが９となっているので、論理アドレスＬＡＤ１０のデータは不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤ０へ書き込まれていることが分かる。さらに、論理アドレスＬＡＤ１０のデータは、論理アドレスＬＡＤ９のデータ復元に利用されることが分かる。【０１５２】  図１１Aでは、論理アドレスＬＡＤ９のデータ復元に、他の一つの論理アドレスのデータを利用する場合を示したが、データ復元には、復元対象となるデータに対する論理アドレス以外で、複数の論理アドレスのデータを利用しても良い。データ復元に、複数の論理アドレスのデータを利用することで、熱緩衝領域ＷＡＬＬの容量分以上のデータの復元が容易になる。【０１５３】  また、論理アドレスＬＡＤ１１，１２，１３，１４，１５，１６，１７のそれぞれのＵＳＥＤが１で、ＰＡＤ／ＤＰＡＤ０，１，２，３，４，５，６，７、なので、論理アドレスＬＡＤ１１，１２，１３，１４，１５，１６，１７のそれぞれのデータは、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤ０，１，２，３，４，５，６，７へ書き込まれたことを示す。【０１５４】  また、論理アドレスＬＡＤ９のデータの復元方法は不揮発性メモリへ格納しても良い。この復元方法を不揮発性メモリへ格納することにより、データが消えないため突発的な電源遮断に対応でき、高信頼のメモリモジュールを提供できる。【０１５５】  図１１Ｂについて説明する。図１１Ｂは、物理アドレスＰＡＤ０〜７を含むチェインメモリアレイのブロックと、これら物理アドレスへ書き込まれた図８ＢのデータＤａｔａ１０〜１７を示している。【０１５６】  物理アドレスＰＡＤ０〜７に対応するブロック内の領域は、Ｘ方向の０番目〜７番目かつＹ方向の０〜９２１５番目のチェインメモリアレイであり、それぞれの物理アドレスのデータサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【０１５７】  物理アドレスＰＡＤ０〜７へは、論理アドレスＬＡＤ１０〜１７のデータＤａｔa１０〜Ｄａｔａ１７と、それぞれのＥＣＣコードＥＣＣ１０〜ＥＣＣ１７が保存されている。論理アドレスＬＡＤ９のデータＤａｔa９は、不��発性メモリへは書き込まれない。【０１５８】  以上説明した様に、論理アドレスＬＡＤのデータビットが全て“１”ではないデータであっても、データ復元に、復元対象となるデータに対する論理アドレス以外の論理アドレスのデータを利用することで、熱緩衝領域ＷＡＬＬの容量分のデータを復元できるため、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対する物理アドレスのデータに対応することができ、大容量且つ低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０１５９】  図１１Cには、図８Ｂに示したデータが不揮発性メモリへ書き込まれた後に、更新されたアドレス変換テーブル（ＬＰＴＢＬ）の別の例を示す。【０１６０】  図１１Dは、図８Ｂに示したデータが不揮発性メモリの、どの物理アドレスへ書き込まれたかを示す別の例である。【０１６１】  図１１Cの論理アドレスＬＡＤ９〜１６に関するアドレス変換テーブル（ＬＰＴＢＬ）の、それぞれの値は図１１Aと同様である。  論理アドレスＬＡＤ１７に関するアドレス変換テーブル（ＬＰＴＢＬ）について説明する。【０１６２】  オール１フラグＡ１ＦＬＧが０、ＵＳＥＤが０、ＲＥＳＴＯＲが１、ＰＡＤ／ＤＰＡＤが１２９、ＲＥＦＤＥＶが１、ＶＬＤが１となっているので、論理アドレスＬＡＤ１７のデータは不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤへ書き込まれていないことを示す。【０１６３】  さらに論理アドレスＬＡＤ１７のデータは復元する必要があり、さらに、オール１フラグＡ１ＦＬＧが０であることから、その復元方法はランダムアクセスメモリＲＡＭの物理アドレスDPAD１２９へ格納されていることが分かる。また、論理アドレスＬＡＤ１０、１１，１２，１３，１４，１５，１６のそれぞれのＵＳＥＤが１で、ＰＡＤ／ＤＰＡＤ０，１，２，３，４，５，６、なので、論理アドレスＬＡＤ１０，１１，１２，１３，１４，１５，１６のそれぞれのデータは、不揮発性メモリの書込み領域ＷＴ−ＡＲＥＡの物理アドレスＰＡＤ０，１，２，３，４，５，６へ書き込まれたことを示す。【０１６４】  また、論理アドレスＬＡＤ９および１７のデータの復元方法は不揮発性メモリへ格納しても良い。この復元方法を不揮発性メモリへ格納することにより、データが消えないため突発的な電源遮断に対応でき、高信頼のメモリモジュールを提供できる。【０１６５】  図１１Dについて説明する。図１１Dは、物理アドレスＰＡＤ０〜７を含むチェインメモリアレイのブロックと、これら物理アドレスへ書き込まれた図８ＢのデータＤａｔａ１０〜１６を示している。【０１６６】  物理アドレスＰＡＤ０〜７に対応するブロック内の領域は、Ｘ方向の０番目〜７番目かつＹ方向の０〜９２１５番目のチェインメモリアレイであり、それぞれの物理アドレスのデータサイズは９２１６バイト（＝１（Ｘ方向）×９２１６（Ｙ方向）×８（Ｚ方向））となる。【０１６７】  物理アドレスＰＡＤ０〜６へは、論理アドレスＬＡＤ１０〜１６のデータＤａｔa１０〜Ｄａｔａ１６と、それぞれのＥＣＣコードＥＣＣ１０〜ＥＣＣ１６が保存されている。【０１６８】  また、物理アドレスＰＡＤ７へ格���されたデータを読み出す際に、エラーが生じるビット数が多いため、物理アドレスＰＡＤ７はデータを書き込めない不良物理アドレスとして、不良物理アドレステーブルBADPADTBLへ登録されている。【０１６９】  論理アドレスＬＡＤ９のデータＤａｔa９および、論理アドレスＬＡＤ１７のデータＤａｔa１７は、不揮発性メモリへは書き込まれない。【０１７０】  以上説明した様に、論理アドレスＬＡＤのデータビットが全て“１”ではないデータであり且つ、データ復元に、復元対象となるデータに対する論理アドレス以外の論理アドレスのデータを利用することなく、すなわち、物理アドレスPADへ格納されたデータを読み出すことなく、高速にデータを復元できる。【０１７１】  さらに、熱緩衝領域ＷＡＬＬのみならず不良物理アドレスの容量分のデータを復元できるため、熱ディスターブおよび不良物理アドレスによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対する物理アドレスのデータに対応することができ、大容量且つ低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０１７２】  図１２Ａは、ランダムアクセスメモリＲＡＭへ格納されるデータ復元のために用意した演算コードＡＲＩＴＨ＿ＣＯＤＥである。【０１７３】  図１２Ｂは、図１２Ａで示した演算コードＡＲＩＴＨ＿ＣＯＤＥを利用したデータ復元方法である。【０１７４】  先ず、図１２Ａを説明する。【０１７５】  演算コードＡＲＩＴＨ＿ＣＯＤＥは、４ビットの命令コードＩＣＯＤＥ、２ビットの対象データ種ＵＤＴ、１ビットの優先演算の有無ＰＲＩ、１ビットの演算終了ＥＦＬＡＧを含む。【０１７６】  命令コードＩＣＯＤＥは、１６種類の演算を用意することができる。図１２では、１２種類の演算を用意しており、残りは必要に応じて追加することができる。【０１７７】  対象データ種ＵＤＴは１０の時は、データ復元の演算に利用するデータは不揮発性メモリの物理アドレスＰＡＤに格納されていることを示し、１１の時は、データ復元の演算に利用するデータは調整データＡＤＪ＿ＤＡＴＡを利用することを示し、００あるいは０１の時は、データ復元の演算には、上記のデータを利用しないことを示す。【０１７８】  優先演算の有無ＰＲＩが０の時は、現演算を優先的に実行し、１の時は、後に続く演算を優先して実行することを示す。【０１７９】  演算終了ＥＦＬＡＧが０の時は、演算を継続し、１の時は全ての演算を終了することを示す。【０１８０】  図１２Ｂを説明する。【０１８１】  図１２Ｂは、図８Ｂで示されたデータを利用し、図７で示した書込み方法のフローのＳｔｅｐ５で生成された論理アドレスＬＡＤ９のデータＤａｔａ９の復元方法を示す。【０１８２】  図７のＳｔｅｐ５では、先ずオール“１”データを生成する演算方法を求め、さらに、論理アドレスＬＡＤ９のデータＤａｔａ９の復元方法を求める。【０１８３】  論理アドレスＬＡＤ９のデータＤａｔａ９と、ＬＡＤ１０のデータＤａｔａ１０と、調整データＡＤＪ＿ＤＡＴＡ０Ｂ６８を利用しオール“１”データを生成した際の、演算方法は以下となる。【０１８４】  （数式１）  ――――  ＡＬＬ１  ＝  ＬＡＤ９（Ｄａｔａ９）  ＋  ＬＡＤ１０（Ｄａｔａ１０）  ＋  ＡＤＪ＿ＤＡＴＡ（０Ｂ６４）  さらに、そのオール“１”データ生成した演算方法から、対象となる論理アドレスＬＡＤ９のデータＤａｔａ９の復元方法を求めると、  （数式２）  ――――  ＬＡＤ９（Ｄａｔａ９）＝  （ＡＬＬ１  −  ＡＤＪ＿ＤＡＴＡ（０Ｂ６４）  ）  −  ＬＡＤ１０（Ｄａｔa１０）となる。【０１８５】  図１２Ｂは、（数式２）を示しており、この（数式２）が、図７のＳｔｅｐ９にてランダムアクセスメモリＲＡＭの物理アドレス１２８へ格納され、図７のＳｔｅｐ１１にて更新されたアドレス変換テーブル（ＬＰＴＢＬ）が図１１Ａに示されたアドレス変換テーブル（ＬＰＴＢＬ）である。この時、論理アドレスＬＡＤ１０のデータＤａｔａ１０は、図１１Aに示されるように物理アドレスPAD０へ格納される。【０１８６】  図１２Cを説明する。図１２Cは、図８Ｂで示されたデータを利用し、図７で示した書込み方法のフローのＳｔｅｐ５で生成された論理アドレスＬＡＤ１７のデータＤａｔａ１７の復元方法を示す。【０１８７】  図７のＳｔｅｐ５では、先ずオール“１”データを生成する演算方法を求め、さらに、論理アドレスＬＡＤ１７のデータＤａｔａ１７の復元方法を求める。【０１８８】  論理アドレスＬＡＤ１７のデータＤａｔａ１７と、調整データＡＤＪ＿ＤＡＴＡ０００１を利用しオール“１”データを生成した際の、演算方法は以下となる。【０１８９】  （数式３）  ――――  ＡＬＬ１  ＝  ビット反転｛ＬＡＤ１７（Ｄａｔａ１７）｝  ＋  ＡＤＪ＿ＤＡＴＡ（０００１）  さらに、そのオール“１”データ生成した演算方法から、対象となる論理アドレスＬＡＤ１７のデータＤａｔａ１７の復元方法を求めると、  （数式４）  ――――  ＬＡＤ１７（Ｄａｔａ１７）＝  ビット反転{（ＡＬＬ１  −  ＡＤＪ＿ＤＡＴＡ（０００１）  ）}となる。【０１９０】  図１２Cは、（数式４）を示しており、この（数式４）が、図７のＳｔｅｐ９にてランダムアクセスメモリＲＡＭの物理アドレス１２９へ格納され、図７のＳｔｅｐ１１にて更新されたアドレス変換テーブル（ＬＰＴＢＬ）が図１１Cに示されたアドレス変換テーブル（ＬＰＴＢＬ）である。【０１９１】  図１３、図１０Ａ、図１０Ｂを利用し、制御回路ＭＤＬＣＴ０が行う論理アドレスＬＡＤ４のデータの読み出し方法について説明する。先ず、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから、制御回路ＭＤＬＣＴ０へ論理アドレスＬＡＤ４への読み出し要求が発生する（図１３：Ｓｔｅｐ１）。【０１９２】  次に、制御回路ＭＤＬＣＴ０は、図１０Ａのアドレス変換テーブル（ＬＰＴＢＬ）から、論理アドレスＬＡＤ４に対応するＡ１ＦＬＧ値、ＵＳＥＤ値、ＲＥＳＴＯＲＥ値、ＰＡＤ／ＤＰＡＤ値、ＶＬＤ値を読み出し（図１３：Ｓｔｅｐ２）、それぞれの値をチェックする（図１３：Ｓｔｅｐ３）。Ａ１ＦＬＧ値＝１、ＵＳＥＤ値＝０、ＲＥＳＴＯＲＥ値＝１、ＶＬＤ値＝１のため、論理アドレスＬＡＤ４のデータの全ビットが１であるＡＬＬ１データであり、不揮発性メモリへの物理アドレスＰＡＤへは書き込まれていないことが分かる。そこで、制御回路ＭＤＬＣＴ０は、８１９２バイトの全てのビットを“１”にしたＡＬＬ１データを生成し、論理アドレスＬＡＤ４のデータＤａｔａ４を復元し、��報処理装置（プロセッサ）ＣＰＵ＿ＣＰへ、ＡＬＬ１のデータを出力する（図１３：Ｓｔｅｐ４）。この時、制御回路ＭＤＬＣＴ０は、不揮発性メモリへアクセスする必要はないため、高速に低電力で、データを情報処理装置（プロセッサ）ＣＰＵ＿ＣＰへ転送することができる。【０１９３】  次に、図１３、図１０Ａ、図１０Ｂを利用し、制御回路ＭＤＬＣＴ０が行う論理アドレスＬＡＤ１のデータの読み出し方法について説明する。【０１９４】  先ず、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから、制御回路ＭＤＬＣＴ０へ論理アドレスＬＡＤ１への読み出し要求が発生する（図１３：Ｓｔｅｐ１）。【０１９５】  次に、制御回路ＭＤＬＣＴ０は図１０Ａのアドレス変換テーブル（ＬＰＴＢＬ）から、論理アドレスＬＡＤ１に対応するＡ１ＦＬＧ値、ＵＳＥＤ値、ＲＥＳＴＯＲＥ値、ＰＡＤ／ＤＰＡＤ値、ＶＬＤ値、ＲＥＦＤＥＶ値、ＲＥＳＬＡＤ値を読み出し（図１３：Ｓｔｅｐ２）、それぞれの値をチェックする（図１３：Ｓｔｅｐ３）。Ａ１ＦＬＧ値＝０、ＵＳＥＤ値＝０、ＲＥＳＴＯＲＥ値＝０、ＰＡＤ／ＤＰＡＤ値＝１９、ＶＬＤ値＝１、ＲＥＦＤＥＶ値＝０のため、  制御回路ＭＤＬＣＴ０は、不揮発性メモリの物理アドレスＰＡＤ１９からデータData１とECCコードECC1を読みだし、エラーチェックを行う。エラーが検出された場合は、ECCコードによってエラー訂正を行い、データData１を復元する（図１３：Ｓｔｅｐ５）。    次のＳｔｅｐ６では、制御回路ＭＤＬＣＴ０はＲＥＳＴＯＲＥ値が１かどうかをチェックする。ＲＥＳＴＯＲＥ値は０のため、制御回路ＭＤＬＣＴ０は不揮発性メモリの物理アドレスＰＡＤ１９から読み出したデータData１を情報処理装置（プロセッサ）ＣＰＵ＿ＣＰへ転送する（Ｓｔｅｐ８）。【０１９６】  次に、図１３、図１１Ａ、図１１Ｂを利用し、制御回路ＭＤＬＣＴ０が行う論理アドレスＬＡＤ９のデータの読み出し方法について説明する。【０１９７】  先ず、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから、制御回路ＭＤＬＣＴ０へ論理アドレスＬＡＤ９への読み出し要求が発生する（図１３：Ｓｔｅｐ１）。【０１９８】  次に、制御回路ＭＤＬＣＴ０は、図１１Ａのアドレス変換テーブル（ＬＰＴＢＬ）から、論理アドレスＬＡＤ９に対応するＡ１ＦＬＧ値、ＵＳＥＤ値、ＲＥＳＴＯＲＥ値、ＰＡＤ／ＤＰＡＤ値、ＶＬＤ値、ＲＥＦＤＥＶ値、ＲＥＳＬＡＤ値を読み出し（図１３：Ｓｔｅｐ２）、それぞれの値をチェックする（図１３：Ｓｔｅｐ３）。Ａ１ＦＬＧ値＝０、ＵＳＥＤ値＝０、ＲＥＳＴＯＲＥ値＝１、ＰＡＤ／ＤＰＡＤ値＝１２８、ＶＬＤ値＝１、ＲＥＦＤＥＶ値＝１のため、論理アドレスＬＡＤ９のデータは、全てのビットが１であるＡＬＬ１データではなく、不揮発性メモリへの物理アドレスへは書き込まれておらず、論理アドレスＬＡＤ９のデータの復元演算式がランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２８へ格納されていることがわかる。【０１９９】  次に、制御回路ＭＤＬＣＴ０はランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２８からデータを読みだす（図１３：Ｓｔｅｐ５）。次のＳｔｅｐ６では、ＲＥＳＴＯＲＥ値が１かどうかをチェックする。ＲＥＳＴＯＲＥ値は１のため、Ｓｔｅｐ７を実行する。【０��００】  Ｓｔｅｐ７では、図１２Ｂに示されているランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２８へ格納されている論理アドレスＬＡＤ９のデータ復元演算式を読み出し、このデータ復元演算式（式２）に従って、論理アドレスＬＡＤ９のデータを復元する。【０２０１】  具体的には、８１９２バイトの全てのビットが１であるＡＬＬ１データと調整データＡＤＪ＿ＤＡＴＡ（  ０Ｂ６４  ）との差ＳＵＢ１を求める。次に、差ＳＵＢ１と物理アドレスＰＡＤ１０へ格納されているデータとの差ＳＵＢ２を求め、このＳＵＢ２を情報処理装置（プロセッサ）ＣＰＵ＿ＣＰへ転送する（Ｓｔｅｐ８）。【０２０２】  この様に、復元演算式によって論理アドレスＬＡＤのデータビットが全て“１”ではないデータであっても、論理アドレスＬＡＤ９のデータは、他の論理アドレスＬＡＤ１０のデータから復元できるため、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対する物理アドレスが格納でき、無駄な容量が削減でき、低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０２０３】  次に、図１３、図１１C、図１１Dを利用し、制御回路ＭＤＬＣＴ０が行う論理アドレスＬＡＤ１７のデータの読み出し方法について説明する。【０２０４】  先ず、情報処理装置（プロセッサ）ＣＰＵ＿ＣＰから、制御回路ＭＤＬＣＴ０へ論理アドレスＬＡＤ１７への読み出し要求が発生する（図１３：Ｓｔｅｐ１）。【０２０５】  次に、制御回路ＭＤＬＣＴ０は、図１１Ａのアドレス変換テーブル（ＬＰＴＢＬ）から、論理アドレスＬＡＤ１７に対応するＡ１ＦＬＧ値、ＵＳＥＤ値、ＲＥＳＴＯＲＥ値、ＰＡＤ／ＤＰＡＤ値、ＶＬＤ値、ＲＥＦＤＥＶ値、ＲＥＳＬＡＤ値を読み出し（図１３：Ｓｔｅｐ２）、それぞれの値をチェックする（図１３：Ｓｔｅｐ３）。Ａ１ＦＬＧ値＝０、ＵＳＥＤ値＝０、ＲＥＳＴＯＲＥ値＝１、ＰＡＤ／ＤＰＡＤ値＝１２９、ＶＬＤ値＝１、ＲＥＦＤＥＶ値＝１のため、論理アドレスＬＡＤ１７のデータは、全てのビットが１であるＡＬＬ１データではなく、不揮発性メモリへの物理アドレスへは書き込まれておらず、論理アドレスＬＡＤ１７のデータの復元演算式がランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２９へ格納されていることがわかる。【０２０６】  次に、制御回路ＭＤＬＣＴ０はランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２９からデータを読みだす（図１３：Ｓｔｅｐ５）。次のＳｔｅｐ６では、ＲＥＳＴＯＲＥ値が１かどうかをチェックする。ＲＥＳＴＯＲＥ値は１のため、Ｓｔｅｐ７を実行する。【０２０７】  Ｓｔｅｐ７では、図１２Cに示されているランダムアクセスメモリＲＡＭの物理アドレスＤＰＡＤ１２９へ格納されている論理アドレスＬＡＤ１７のデータ復元演算式を読み出し、このデータ復元演算式（式４）に従って、論理アドレスＬＡＤ１７のデータを復元する。【０２０８】  具体的には、８１９２バイトの全てのビットが１であるＡＬＬ１データと調整データＡＤＪ＿ＤＡＴＡ（  ０００１  ）との差ＳＵＢ３を求める。次に、差ＳＵＢ３のデータをビット反転させたINVD３を求め、このINVD3を情報処理装置（プ��セッサ）ＣＰＵ＿ＣＰへ転送する（Ｓｔｅｐ８）。【０２０９】  この様に、復元演算式によって論理アドレスＬＡＤ１７のデータは、論理アドレスＬＡＤのデータビットが全て“１”ではないデータであっても、データ復元に、復元対象となるデータに対する論理アドレス以外の論理アドレスのデータを利用することなく、なわち、物理アドレスPADへ格納されたデータを読み出すことなく、高速にデータを復元でき、熱緩衝領域WALLによって、熱ディスターブによる信頼性低下を防ぎながら、１ブロックの容量８２９４４バイトは、９つの論理アドレスＬＡＤに対する物理アドレスが格納でき、無駄な容量が削減でき、低コストのメモリモジュール（半導体装置）ＮＶＭＭＤ０を実現できる。【０２１０】  （まとめ）  以上に説明した各実施の形態によって得られる主な効果は以下の通りである。【０２１１】  第１に、同時に複数のチェインメモリアレイＣＹ内のメモリセルを低抵抗にすることができ、消去データレートを向上することができる。【０２１２】  第２に、チェインメモリアレイＣＹの消去後、同時に複数のチェインメモリアレイＣＹ内のメモリセルへデータ“０”が書き込まれるため書き込み速度が向上することができる。【０２１３】  第３に、同時に複数のチェインメモリアレイＣＹ内のメモリセルからデータを読み出すことができるため、読み出し速度を向上することができる。【０２１４】  第４に、チェインメモリアレイＣＹ内の全てのメモリセルに対して、一旦、セット状態およびリセット状態の中の一方の状態を一括して書き込んだ後（消去後）、他方の状態を特定のメモリセルに書き込むような方式を用いることで、安定した書込み動作が実現可能となる。【０２１５】  第５に、書込み領域ＷＴ―ＡＲＥＡ間にメモリアレイＣＹＨが存在することで、熱ディスターブに影響なく、書込み領域ＷＴ―ＡＲＥＡへ高信頼にデータを書込み、保持でき、信頼性の高いメモリモジュールを提供できる。【０２１６】  第６に、半導体装置の外部から入力された第１データと、第１演算を行い、第２データを生成し、第２データは書込み領域ＷＴ―ＡＲＥＡへ書き込まないため、メモリアレイＣＹＨを存在させたままで、書込み領域ＷＴ―ＡＲＥＡにて物理的に保持できるデータ量よりも大きなデータを扱うことができ、低コスト且つ高信頼なメモリモジュールを提供できる。【０２１７】  第７に、半導体装置の外部から入力された第１データと、第１演算を行い、第２データを生成し、第２データは書込み領域ＷＴ―ＡＲＥＡへ書き込まないため、不良物理アドレスを存在させたままで、書込み領域ＷＴ―ＡＲＥＡにて物理的に保持できるデータ量よりも大きなデータを扱うことができ、低コスト且つ高信頼なメモリモジュールを提供できる。【０２１８】  第８に、メモリアレイＣＹＨをどの様に配置するかは不揮発性メモリ装置内の初期設定領域へプログラムが可能であり、メモリモジュールＮＶＭＭＤ０が要求される機能、性能及び信頼性のレベルに合わせて柔軟に対応することができる。【０２１９】  以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはい���までもない。例えば、上記した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、実施の形態においては、主に相変化メモリを代表として説明を行ったが、ＲｅＲＡＭ等を含めた抵抗変化型のメモリであれば、同様に適用して同様の効果が得られる。【０２２０】  また、実施例において、複数のメモリセルが半導体基板に対して高さ方向に順に積層して配置される３次元構造のメモリを代表として説明を行ったが、半導体基板に対して高さ方向に１つのメモリセルが配置される２次元構造のメモリにおいても同様に適用して同様の効果が得られる。
【符号の説明】
【０２２１】  ＡＤＣＭＤＩＦ…アドレス・コマンドインターフェース回路、ＡＲＢ…調停回路、ＡＲＹ…メモリアレイ、ＢＫ…メモリバンク、ＢＬ…ビット線、ＢＳＷ…ビット線選択回路、ＢＵＦ…バッファ、ＣＡＤＬＴ…カラムアドレスラッチ、ＣＨ…チェイン制御線、ＣＨＤＥＣ…チェインデコーダ、ＣＨＬＴ…チェイン選択アドレスラッチ、ＣＬ…相変化メモリセル、ＣＯＬＤＥＣ…カラムデコーダ、ＰＡＤ…物理アドレス、ＣＰＡＤ…物理アドレス、ＣＰＵ＿ＣＰ…情報処理装置（プロセッサ）、ＣＰＶＬＤ…有効フラグ、ＣＴＬＯＧ…制御回路、ＣＹ…チェインメモリアレイ、ＤＡＴＣＴＬ…データ制御回路、ＤＢＵＦ…データバッファ、ＤＳＷ…データ選択回路、ＤＴ…データ線、ＥＮＵＭ…エントリー番号、ＨＤＨ＿ＩＦ…インターフェース信号、ＨＯＳＴ＿ＩＦ…インターフェース回路、ＩＯＢＵＦ…ＩＯバッファ、ＬＡＤ…論理アドレス、ＬＲＮＧ…論理アドレス領域、ＬＰＴＢＬ…アドレス変換テーブル、ＬＹ…メモリセル選択線、ＬＹＣ…レイヤ番号、ＬＹＮ…データ書込みレイヤ情報、ＭＡＰＲＥＧ…マップレジスタ、ＭＤＬＣＴ…制御回路、ＭＮＥＲＣ…最小消去回数、ＭＮＧＥＲ…情報処理回路、ＭＮＩＰＡＤ…無効物理オフセットアドレス、ＭＮＶＰＡＤ…有効物理オフセットアドレス、ＭＸＥＲＣ…最大消去回数、ＭＸＩＰＡＤ…無効物理オフセットアドレス、ＭＸＶＰＡＤ…有効物理オフセットアドレス、ＮＶＣＴ…メモリ制御回路、ＮＶＭ…不揮発性メモリ装置、ＮＶＭＭＤ…メモリモジュール、ＮＶＲＥＧ…イレースサイズ指定レジスタ、ＮＸＬＹＣ…レイヤ番号、ＮＸＰＡＤ…書込み物理アドレス、ＮＸＰＡＤＴＢＬ…書込み物理アドレステーブル、ＮＸＰＥＲＣ…消去回数、ＮＸＰＴＢＬ…書込み物理アドレステーブル、ＮＸＰＶＬＤ…有効フラグ、ＰＳＥＧＴＢＬ…物理セグメントテーブル、ＰＡＤ…物理アドレス、ＰＡＤＴＢＬ…物理アドレステーブル、ＰＥＲＣ…消去回数、ＰＰＡＤ…物理オフセットアドレス、ＰＲＮＧ…物理アドレス領域、ＰＶＬＤ…有効フラグ、Ｒ…記憶素子、ＲＡＤＬＴ…ロウアドレスラッチ、ＲＡＭ…ランダムアクセスメモリ、ＲＡＭＣ…メモリ制御回路、ＲＥＦ＿ＣＬＫ…基準クロック信号、ＲＥＧ…レジスタ、ＲＯＷＤＥＣ…ロウデコーダ、ＲＳＴＳＩＧ…リセット信号、ＳＡ…センスアンプ、ＳＧＡＤ…物理セグメントアドレス、ＳＬ…チェインメモリアレイ選択線、ＳＴＲＥＧ…ステータスレジスタ、ＳＷＢ…読み書き制御ブロック、ＳＹＭＤ…クロック生成回路、Ｔｃｈ…チェイン選択トランジスタ、Ｔｃｌ…メモリセル選択トランジスタ、ＴＨＭＯ…温度センサ、ＴＮＩＰＡ…無効物理アドレス総数、ＴＮＶＰＡ…有効物理アドレス総数、ＷＤＲ…ライトドライバ、ＷＬ…ワード線、ＷＶ…書込みデータ検証回路。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【国際調査報告】
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