(57)【要約】  主制御回路部120Aから併用制御回路部130Aへの下り通信データDNDを第一・第二下りデータに分割し、下りクロック信号CLDと送信開始指令信号STDを用いた高速通信とし、主制御回路部120Aから直接駆動していた高速負荷108bを第一下りデータによって併用制御回路部130Aから間接高速駆動するとともに、併用制御回路部130Aに間接入力されていた低速アナログ入力信号ANLを、間接マルチプレクサ115bを介して主制御回路部120A内の多チャンネルAD変換器125の特定入力チャンネルに入力し、下り通信データDNDによってチャンネル選択を行うことによって、低速上り通信に依存しないでアナログ信号の取り込を行い、従来は主制御回路部120Aに直接入力されていた並速アナログ入力信号ANMの点数を削減して、主制御回路部の入出力端子数を削減して小型化を図る。
2016027367.tif 000002
【特許請求の範囲】
【請求項１】
マイクロプロセッサを主体とする集積回路素子である主制御回路部と、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部とが協同し、前記主制御回路部は、この主制御回路部に対し前記併用制御回路部が関与せずに直接接続された直接入力信号と、前記併用制御回路部が関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部に一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部に間接接接続された複数の電気負荷を駆動制御するよう構成された車載電子制御装置であって、
前記主制御回路部から前記併用制御回路部に送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部が発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷のうち、高頻度な制御が必要とされる高速負荷は、定期的に毎回送信される前記第一下りデータDND0によって、高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるとともに、
前記高速負荷の点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷の一部又は全部を前記第一下りデータDND0によって制御することも可能であり、
前記主制御回路部は更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサが接続される高速ＡＤ変換器であるか、又は、並速アナログセンサが接続される多チャンネルＡＤ変換器の少なくとも一方を備え、
前記間接入力信号の一部であるアナログ信号を出力する低速アナログセンサは間接マルチプレクサを介して前記多チャンネルＡＤ変換器又は前記高速ＡＤ変換器に接続され、
前記並速アナログセンサを間接入力信号として扱う場合には、当該並速アナログセンサと前記低速アナログセンサとは、拡張された間接マルチプレクサを介して前記高速ＡＤ変換器に接続され、
前記間接マルチプレクサ、又は前記拡張された間接マルチプレクサは、前記下り通信データDNDによって前記併用制御回路部の選択レジスタに送信された選択データによって、複数アナログ入力チャンネルの一つを選択する
ことを特徴とする車載電子制御装置。
【請求項２】
前記主制御回路部は、複数の開閉センサのオン/オフ状態と、複数のアナログセンサの信号電圧レベルとに応動して、直接又は前記併用制御回路部を介して間接的に複数の電気負荷を駆動制御し、
前記併用制御回路部は、論理制御回路SCNT又は補助マイクロプロセッサSCPUを主体として構成され、
前記開閉センサは、前記主制御回路部に対して直接入力される直接開閉センサと、前記併用制御回路部が関与して前記主制御回路部に対して間接入力される間接開閉センサによって構成され、
前記アナログセンサは、前記主制御回路部に対して直接入力される前記高速アナログセンサであるか、又は、前記併用制御回路部が関与して前記主制御回路部に対して間接入力される前記低速アナログセンサであるか、
若しくは、前記高速アナログセンサよりも信号電圧レベルの変動が緩慢であり、前記低速アナログセンサよりも信号電圧レベルの変動が急峻である前記並速アナログセンサによって構成され、
前記並速アナログセンサは、前記主制御回路部に対して直接入力されるか、又は前記併用制御回路部が関与して間接入力され、
前記主制御回路部は、第一PS変換器と第一SP変換器を介して前記併用制御回路部に設けられた複数のレジスタに対して前記下り通信データDNDをシリアル送信する一方で、前記併用制御回路部は、第二PS変換器と第二SP変換器を介して前記主制御回路部に対して上り通信データUPDをシリアル返信し、
前記第一下りデータDND0は、前記レジスタの中の特定のアドレス領域にある高速出力レジスタに対して、毎回送信される書込専用コマンドとなっていて、送信データとして高速間接駆動制御信号DOBとなる複数ビットのオン/オフ情報を包含し、
このオン/オフ情報によって、前記複数の電気負荷の一部又は全部であって、少なくとも高精度なオン/オフ制御タイミングが必要とされる前記高速負荷が高速間接駆動され、
前記第二下りデータDND1は、コマンド情報とアドレス情報を包含し、コマンド情報が書込指令であるときに、アドレス情報で指定された低速出力レジスタに対して、低速間接駆動制御信号DOCとなる複数ビットのオン/オフ情報を書込むか、定数設定レジスタに対して、初期設定又は可変設定される制御定数である数値データを書込み、
前記複数の電気負荷の一部である前記間接負荷は前記低速間接駆動制御信号DOCによって間接駆動され、
前記間接開閉センサによるオン/オフ信号は、前記上り通信データUPDによって前記併用制御回路部から前記主制御回路部に返信される
ことを特徴とする請求項１に記載の車載電子制御装置。
【請求項３】
前記併用制御回路部に設けられている前記選択レジスタに送信された前記選択データは、前記低速アナログセンサから入力された複数の低速アナログ入力信号ANLを間接マルチプレクサによって選択して、前記主制御回路部に設けられた前記多チャンネルＡＤ変換器、又は前記高速ＡＤ変換器の特定入力チャンネルに入力し、
前記多チャンネルＡＤ変換器は、複数入力チャンネルの選択切換回路となる内蔵マルチプレクサを備えた逐次変換型のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して前記並速アナログセンサがあればその並速アナログ入力信号ANMが入力され、前記高速ＡＤ変換器は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの入力選択指令を必要としない型式のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して、前記高速アナログセンサがあればその高速アナログ入力信号ANHが入力される
ことを特徴とする請求項２に記載車載電子制御装置。
【請求項４】
前記併用制御回路部に設けられている前記選択レジスタに送信された前記選択データは、前記並速アナログセンサから前記間接入力信号として入力された複数の並速アナログ入力信号ANMを、前記拡張された間接マルチプレクサ又は前記拡張された間接マルチプレクサの一部となる後段マルチプレクサによって選択して、前記主制御回路部に設けられた前記高速ＡＤ変換器の特定入力チャンネルに入力するとともに、
前記低速アナログセンサから入力された複数の低速アナログ入力信号ANLを、前記拡張された間接マルチプレクサを介して前記高速ＡＤ変換器の特定入力チャンネルに入力するか、又は前記拡張された間接マルチプレクサの一部となる前段マルチプレクサと前記後段マルチプレクサの所定チャンネルを経由して前記高速ＡＤ変換器の前記特定入力チャンネルに入力し、
前記高速ＡＤ変換器は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの入力選択指令を必要としない型式のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して、前記高速アナログセンサがあればその高速アナログ入力信号ANHが入力される
ことを特徴とする請求項２に記載の車載電子制御装置。
【請求項５】
前記併用制御回路部は更に、前記間接開閉センサから入力されたオン/オフ信号が入力される入力ゲートを備え、
前記上り通信データUPDは更に、前記入力ゲートから得られた前記間接開閉センサのオン/オフ信号を包含し、
前記低速アナログセンサの入力端子と、前記間接開閉センサの入力端子は個別に設けられるか、又は少なくとも一部の入力端子が共用端子となっている
ことを特徴とする請求項２から４のいずれか１項に記載の車載電子制御装置。
【請求項６】
前記共用端子には、前記間接開閉センサからの一部のオン/オフ信号、又は前記低速アナログセンサ）からの一部の低速アナログ入力のどちらか一方が接続され、
前記主制御回路部）に設けられたマイクロプロセッサCPUは、オン/オフ信号が入力されたアナログ入力チャンネルの信号電圧に対するデジタル変換値を監視して、このデジタル変換値が、第一の閾値よりも大きな第二の閾値以上であるときに、前記オン/オフ信号はオン状態であると判定し、前記第一の閾値以下であるときに前記オン/オフ信号はオフ状態であると判定する
ことを特徴とする請求項５に記載の車載電子制御装置。
【請求項７】
前記第二下りデータDND1に含まれる前記コマンド情報は更に、レジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令の少なくとも一方を包含し、
前記レジスタ一括読出指令は、前記アドレス情報には依存せずに、前記併用制御回路部内に設けられた複数の前記レジスタの記憶内容を、所定の順序で一括して報告返信するための読出指令であり、
前記レジスタアドレス単位読出指令は、当該コマンド情報に付随する前記アドレス情報に基づいて、前記併用制御回路部内に設けられた指定アドレスのレジスタの記憶内容を、報告返信するための読出指令であり、前記レジスタ一括読出指令による一括読出が行われている上り通信期間において前記レジスタアドレス単位読出指令が発生すると、上り返信を中断停止し、既に返信済のデータは主制御回路部において有効としてから、前記レジスタアドレス単位読出指令が実行開始され、
前記上り返信停止指令は、上り返信を中断停止し、既に返信済のデータは主制御回路部において有効とする指令である
ことを特徴とする請求項２から６のいずれか１項に記載の車載電子制御装置。
【請求項８】
前記併用制御回路部に設けられた定数設定レジスタは更に、異常情報レジスタを包含し、
前記異常情報レジスタには、入出力配線の一部に断線又は短絡異常が発生したとき、或いは前記第二下りデータDND1に付加された符号点検情報に基づいて判定された下り通信異常が発生したときに、当該異常情報が格納され、
前記併用制御回路部は前記異常情報レジスタに前記異常情報が格納されたときに、前記主制御回路部に対して専用回線による読出要求信号REQを発生し、
前記主制御回路部は、前記読出要求信号REQを受信したことによって、前記レジスタ一括読出指令又は前記レジスタアドレス単位読出指令を発生する
ことを特徴とする請求項７に記載の車載電子制御装置。
【請求項９】
前記併用制御回路部は、前記主制御回路部の動作状態を定期監視するための複数の質問情報を格納した質問レジスタと、これに対する前記主制御回路部からの回答情報を格納する回答レジスタと、各質問情報に対応した正解情報が格納されている正解情報レジスタを備え、
前記上り通信データUPDは、前記質問情報を包含するとともに、前記下り通信データDNDは、前記質問情報に対応して前記主制御回路部が生成する回答情報を包含し、
前記質問情報は、前記質問レジスタに格納されている複数種類の質問情報の中の一つが不規則に選択されて適用され、一旦選択された前記質問情報は複数回の上り通信データUPDに対して共通の質問情報となっていて、
前記併用制御回路部は、複数の前記質問情報の内容を変更する前に、前記回答レジスタ）に格納されている前記回答情報と、現在の質問レジスタの内容に対応した前記正解情報レジスタの内容とを比較して、前記主制御回路部の制御異常の有無を判定するとともに、
前記質問情報は、所定の回答待ち時間が経過すると質問内容が更新変更され、前回の更新変更から今回の更新変更までの経過時間が所定時間を超過していると、前記併用制御回路部によって通信異常判定が行われる
ことを特徴とする請求項７又は請求項８に記載の車載電子制御装置。
【請求項１０】
前記第二下りデータDND1の中の前記コマンド情報は更に、無効指令を包含し、
前記コマンド情報が無効指令であったときには、以下のアドレス情報とこれに対する付随データが前記併用制御回路部において無視される
ことを特徴とする請求項２から９のいずれか１項に記載の車載電子制御装置。
【請求項１１】
前記複数の電気負荷として更に、前記主制御回路部が発生する直接駆動制御信号DOAによって直接駆動される直接負荷を備え、
前記直接負荷は、スロットル弁開度を制御するモータであって、このモータは前記並速アナログセンサであるアクセルポジションセンサ及びスロットルポジションセンサの出力信号に応動して、主制御回路部によって負帰還制御が行われ、
前記高速負荷は、多気筒車載エンジンの燃料噴射用電磁弁を駆動する電磁コイル、或いは点火コイルであって、これらの高速負荷は直接開閉センサであるクランク角センサに応動して、クランク角の１度未満の誤差範囲で駆動又は停止の制御が行われ、
前記間接負荷は、ポンプ用モータ或いは電磁クラッチ又は電磁弁で代表される補機、或いは排気ガスセンサ用のヒータ、或いは負荷電源用の電磁リレーであって、その一部又は全部を前記高速負荷の中に含めることも可能であり、
前記下り通信データDNDの送信周期は２〜５μsecであって、好適な代表値は2.5μsecであるのに対し、前記上り通信データUPDの返信周期は２〜５msec、１回の返信所要時間の好適な代表値は0.4msecとなっている
ことを特徴とする請求項２から10のいずれか１項に記載の車載電子制御装置。
【請求項１２】
前記高速アナログセンサは、エンジンの振動音を測定するノックセンサであり、
前記高速ＡＤ変換器又は前記多チャンネルＡＤ変換器が、一つのアナログ入力信号をデジタル変換するのに必要とされるデジタル変換時間は、前記下り通信データDNDの１回の送信時間以下の値となっている
ことを特徴とする請求項11に記載の車載電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主制御回路部となる第一の集積回路素子と、併用制御回路部となる第二の集積回路素子とが、相互にシリアル交信を行って協働する例えば車載エンジン制御装置である車載電子制御装置の改良、特に、主制御回路部の入出力端子数を削減して小型で高速処理が可能となる車載電子制御装置に関するものである。
【背景技術】
【０００２】
主制御回路部と併用制御回路部が相互にシリアル接続されて協働する電子制御装置は広く実用されているが、この併用制御回路部の役割の一つは、主制御回路部の入出力端子は高速処理を必要とするものだけに限定した控えめの個数にしておいて、様々な適用車種に対応して、不足する低速動作の付加的な入出力信号はシリアル接続された併用制御回路部を介在させて補填することである。従って、併用制御回路部から主制御回路部に間接的接続される入出力信号は、入出力信号の伝達に対する応答遅れが問題とならない低速動作のものに限定されている。なお、併用制御回路部の更なる役割の一つは、主制御回路部の動作状態を常時監視することであるが、この監視制御は主制御回路部の制御負担を軽減するために、上り下りの通信頻度に比べると比較的低頻度に行うように工夫されている。【０００３】
例えば、下記の特許文献１「監視制御回路を有する車載電子制御装置」の図１・図２によれば、マイクロプロセッサ20を主体とし多チャンネルＡＤ変換器26を有する主制御回路部20Aは、論理回路部30aを主体とし多チャンネルAD変換器36を有する監視制御回路部30A（本願でいう併用制御回路部に相当）との間で、シリアルインタフェース回路27a・37aを介して下り通信情報DNDと上り通信情報UPDをシリアル交信し、開閉センサ及びアナログセンサを含む直接入力センサである第一の入力センサ11aと、間接入力センサである第二の入力センサ11bの動作状態に応動して、直接駆動される第一の電気負荷群12aと間接駆動される第二の電気負荷群12bを駆動制御するとともに、監視制御回路部30Aは上り通信情報UPDとして質問情報を送り、下り通信情報DNDとして得られた主制御回路部20Aからの回答情報と、監視制御回路部30Aに格納されている正解情報とを対比して、主制御回路部20Aの異常の有無を判定するようになっている。なお、図２で示されている下り通信情報DNDは例えば100ビット、上り通信情報UPDは例えば500ビットであり、通信許可周期Ｔ0は例えば５msecであるが、１回の通信所要時間は例えば0.5msec以下となる全二重ブロック通信が行われている。【０００４】
これに対し、例えば下記の特許文献２「サイクリック伝送のフレーム構成」では、高速通信データと低速通信データを混在させながら通信周期の短縮化を図る概念が開示されており、図１のＳ1は通信のスタート標識STX、Ｓ2は高速データブロック、Ｓ3はアドレスブロック、Ｓ4はアドレスブロックＳ3で指定された送信先に対応した低速データブロック、Ｓ5は通信の終了標識ETX、Ｓ6は送信データに対するエラーチェック用の付加ブロックとなっていて、ブロックＳ1〜Ｓ6を含むデータフレームＦi（ｉ＝１・２・・・）が図２の被駆動制御装置２から制御用シーケンサ１に２msec毎に順次送信され、高速データＳ2の格納先は例えば32ワードの固定アドレスの記憶装置12であるのに対し、低速データＳ4の格納先は例えば32ワード２０個分の記憶装置13に対して、順次アドレスを更新しながら送信するようになっている。従って、32ワード21個分のデータを一括送信するのに比べ、この分割送信方式によれば高速データ32ワード分を送信するのに必要な時間は2/21に削減されることになる。【０００５】
一方、この発明と関連する下記の特許文献３「アナログ・ディジタル変換器」の図１から図３によれば、図１のアナログ入力端子１から入力されたCH0〜CH7の８点のアナログ信号は、アナログ・ディジタル変換器10内のマルチプレクサ２によってどれか１点が選択され、Ａ／Ｄコンバータ４に入力されてデジタル変換が行われるとともに、拡張チャンネル選択信号６によって、外付けされたデコード回路11（図２）が有効となり、拡張アナログ入力端子12から入力されたCH20〜CH27の８点の拡張アナログ信号のどれか１点が選択され、入力チャンネルCH0を介してＡ／Ｄコンバータ４に入力されて合計15点のアナログ信号を取り扱うことができるように拡張する概念が開示されている。なお、マルチプレクサ２はチャンネル選択レジスタ20（図３）にシリアル送信された選択情報ビットｂ0〜ｂ3によって制御されるが、アナログ・ディジタル変換器10は外付けされたデコード回路11に対してビットｂ0〜ｂ3の並列信号を供給するようになっている。【０００６】
【特許文献１】特開2009-129267号公報（図１、要約、図２、段落0034から0036）
【特許文献２】特開平05-244218号公報（図１、要約、段落0007）
【特許文献３】特開平08-307269号公報（図１、要約、段落0028）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１によれば、下り通信速度が遅く、しかも下り通信周期が長いので、下り通信情報DNDによって第一の電気負荷群12aを駆動制御することができず、主制御回路部20Aの出力端子数が多くなって大型高価であり、大型化に伴って処理速度の向上が困難となる問題点がある。また、監視制御回路部30A（併用制御回路部）が多チャンネルAD変換器36を内蔵し、そのデジタル変換値を上り通信情報UPDとして返信しているので、上り通信情報UPDの返信ビット数が増大し、返信所要時間も長くなる。その結果として、第二の入力センサ群11bの中のアナログ入力信号点数を少なくすると、第一の入力センサ群11aの中のアナログ入力信号点数が増加し、主制御回路部20Aの入力端子数が増大して、小型化が推進できない問題点がある。【０００８】
前述の特許文献２は被駆動制御装置２から制御用シーケンサ１に対する上り通信データの高速返信に関するものであって、制御用シーケンサ１から被駆動制御装置２に対する下り通信による制御指令については論究されていない。特許文献２による上り通信方式を特許文献１における下り通信に適用し、その上り通信との関連を無視すると、１回の下り通信データ量を削減して、高頻度に下り通信を繰り返すことによって、特許文献１における第一の電気負荷群12aの一部は第二の電気負荷群12bに移して、主制御回路部20Aの出力端子数を削減することが可能となる。しかし、車載電子制御装置が例えば車載エンジン制御装置であって、４気筒４サイクルエンジンの燃料噴射制御、或いは点火制御を行うものである場合には、例えばエンジンが6000rpmで回転しているときにクランク軸が回転角度で１度分を通過するのに要する時間は28μsecであり、特許文献２で示されたような調歩同期式の通信では到底これに対応した高速制御を行うことができない問題点がある。【０００９】
前述の特許文献３によるアナログ・ディジタル変換器10を、特許文献１における多チャンネルAD変換器26として使用し、特許文献１における多チャンネルAD変換器36を廃止して特許文献３におけるデコード回路11を使用した場合には、特許文献１における上り通信情報UPDが大幅に削減できる特徴があるが、主制御回路部20Aは付加されたデコード回路11に対するチャンネルコントロール信号３を送信する必要があるので、主制御回路部20Aの出力端子数が増加し、これを下り通信情報DNDで送信するとした場合でも、下り通信周期が長いので低速アナログ信号しか扱えず、第一の入力センサ群11aの中のアナログ入力信号点数を削減して、主制御回路部20Aの入力端子数を削減することができない問題点がある。【００１０】
この発明は、前述のような実情に鑑みてなされたもので、この発明の第一の目的は、主制御回路部と併用制御回路部をシリアル接続した車載電子制御装置において、主制御回路部から直接出力していた高速動作の電気負荷に対する出力端子数を削減し、主制御回路部を小型安価な集積回路素子とすることである。この発明の第二の目的は、前記主制御回路部に直接入力されていたアナログ入力信号の点数を削減することができて、主制御回路部を更に小型安価な集積回路素子とすることである。
【課題を解決するための手段】
【００１１】
この発明に係る車載電子制御装置は、マイクロプロセッサを主体とする集積回路素子である主制御回路部と、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部とが協同し、前記主制御回路部は、この主制御回路部に対し前記併用制御回路部が関与せずに直接接続された直接入力信号と、前記併用制御回路部が関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部に一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部に間接接接続された複数の電気負荷を駆動制御するよう構成された車載電子制御装置であって、
前記主制御回路部から前記併用制御回路部に送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部が発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷のうち、高頻度な制御が必要とされる高速負荷は、定期的に毎回送信される前記第一下りデータDND0によって，高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるとともに、
前記高速負荷の点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷の一部又は全部を前記第一下りデータDND0によって制御することも可能である。【００１２】
そして、前記主制御回路部は更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサが接続される高速ＡＤ変換器であるか、又は、並速アナログセンサが接続される多チャンネルＡＤ変換器の少なくとも一方を備え、
前記間接入力信号の一部であるアナログ信号を出力する低速アナログセンサは間接マルチプレクサを介して前記多チャンネルAD変換器又は前記高速ＡＤ変換器に接続され、
前記並速アナログセンサを間接入力信号として扱う場合には、当該並速アナログセンサと前記低速アナログセンサとは、拡張された間接マルチプレクサを介して前記高速ＡＤ変換器に接続され、
前記間接マルチプレクサ、又は前記拡張された間接マルチプレクサは、前記下り通信データDNDによって前記併用制御回路部の選択レジスタに送信された選択データによって、複数アナログ入力チャンネルの一つを選択するようになっている。
【発明の効果】
【００１３】
以上のとおり、この発明による車載電子制御装置は、相互にシリアル信号の交信を行う主制御回路部と併用制御回路部とが協同し、主制御回路部は、主制御回路部に接続された直接入力信号と、併用制御回路部が関与する間接入力信号の動作状態に応動して、主制御回路部に直接接続された複数の電気負荷、又は併用制御回路部に間接接続された複数の電気負荷を駆動制御するよう構成された車載電子制御装置であって、
主制御回路部から併用制御回路部に送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって定期的に直列送信されて、毎回送信される第一下りデータDND0によって高速負荷に対する高速間接駆動制御が行われ、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速応答の間接負荷に対する低速間接駆動制御が行われるとともに、
間接入力信号の一部である少なくとも低速アナログセンサは、間接マルチプレクサ又は拡張された間接マルチプレクサを介して主制御回路部に設けられた高速ＡＤ変換器又は多チャンネルＡＤ変換器に接続され、このマルチプレクサは下り通信データで送信された選択データによって入力チャンネルを切換えるようになっている。【００１４】
従って、従来は主制御回路部から直接駆動制御されていた直接負荷の一部又は全部を、併用制御回路部から高速間接駆動制御することによって、主制御回路部の出力端子数を削減し、小型化を図ってより高速処理性能を向上させることができる効果がある。
また、従来は低速間接制御が行われていた間接負荷の一部又は全部を、高速間接駆動制御することによって、駆動御指令に応動して速やかに駆動/停止を行うことができる効果がある。
また、間接アナログセンサの点数を増やし、その代わりに直接アナログセンサの点数を削減することによって主制御回路部の入力端子数を削減し、小型化を図ってより高速処理性能を向上させることができる効果がある。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態１を示す図で、車載電子制御装置の全体構成ブロック図である。
【図２】この発明の実施の形態１を示す図で、図１の車載電子制御装置の部分詳細構成を例示するブロック図である。
【図３】この発明の実施の形態１を示す図で、図１の車載電子制御装置における下り通信の詳細タイムチャートである。
【図４】この発明の実施の形態１を示す図で、図１の車載電子制御装置における下り通信と上り通信の相関タイムチャートである。
【図５】この発明の実施の形態１を示す図で、図１の車載電子制御装置における動作説明用の前半フローチャートである。
【図６】この発明の実施の形態１を示す図で、図１の車載電子制御装置における動作説明用の後半フローチャートである。
【図７】この発明の実施の形態２を示す図で、車載電子制御装置の全体構成ブロック図である。
【図８】この発明の実施の形態２を示す図で、図７の車載電子制御装置における下り及び上り通信の動作説明用のフローチャートである。
【図９】この発明の実施の形態３を示す図で、車載電子制御装置の全体構成ブロック図である。
【図１０】この発明の実施の形態４を示す図で、車載電子制御装置の全体構成ブロック図である。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
この発明の実施形態１による車載電子制御装置の全体構成ブロック図である図１について、その構成を詳細に説明する。
図１において、車載電子制御装置100Aは主制御回路部120Aと併用制御回路部130Aを含み、この車載電子制御装置100Aは、図示しない電源スイッチを介して車載バッテリである外部電源101に接続され、内部の定電圧電源111を介して制御電圧Ｖccが給電されて動作するようになっている。例えばエンジンのクランク角センサ或いは車速センサである複数の直接開閉センサ102は、第一デジタル入力インタフェース回路112を介して直接入力信号DIHとして主制御回路部120Aのデジタル入力ポートに並列入力されている。例えばエンジン音を測定するノックセンサである高速アナログセンサ103は、高速アナログインタフェース回路113を介して高速アナログ信号ANHとして主制御回路部120Aの高速アナログ入力ポートに接続されている。【００１７】
例えばアクセルペダルの踏込度合を検出するアクセルポジションセンサ、或いは吸気弁開度を測定するスロットルポジションセンサ、或いは排気ガスの酸素濃度を測定する排気ガスセンサである複数の並速アナログセンサ104は、第一アナログ入力インタフェース回路114aを介して並速アナログ信号ANMとして主制御回路部120Aの並速アナログ入力ポートに並列入力されている。例えばエンジンの冷却水の水温センサ、或いは吸気温センサである複数の低速アナログセンサ105は、第二アナログ入力インタフェース回路115aを介して低速アナログ入力信号ANLとして間接マルチプレクサ115bの入力端子に並列入力されている。例えば変速機の変速段に応動するギアシフトセンサである間接開閉センサ106は、第二デジタル入力インタフェース回路116を介して間接入力信号DILとして併用制御回路部130Aのデジタル入力ポートに並列入力されている。【００１８】
例えばエンジンの吸気弁開度を制御する開弁モータである直接負荷108aは、主制御回路部120Aが発生する直接駆動制御信号DOAによって、直接出力インタフェース回路118aを介して通電駆動されるようになっている。例えば燃料噴射用電磁弁の電磁コイルであるか、或いはガソリンエンジンである場合のエンジンの点火コイルである高速負荷108bは、併用制御回路部130Aが発生する高速間接駆動制御信号DOBによって第一の間接出力インタフェース回路118bを介して高速間接駆動されるようになっている。例えば排気ガスセンサを予備加熱するヒータ、或いは油圧ポンプ、或いは空調用コンプレッサを駆動するための電磁クラッチ、あるいは各種電気負荷に対する給電用の電源リレーである複数の間接負荷109は、併用制御回路部130Aが発生する低速間接駆動制御信号DOCによって第二の間接出力インタフェース回路119を介して低速間接駆動されるようになっている。複数の電気負荷189は直接負荷108a、高速負荷108b、間接負荷109を総称したものとなっている。また、例えばプログラムツールである外部通信機器107は主制御回路部120Aに対して、シリアルインタフェース回路126を介して接続されている。【００１９】
車載電子制御装置100Aは図示しない密閉筐体に収納され、図示しないコネクタを介して外部電源101や各開閉センサ或いは各アナログセンサ、複数の電気負荷189と接続される図示しない回路基板を備え、この回路基板には一つの集積回路素子である主制御回路部120Aと、もう一つの集積回路素子である併用制御回路部130Aと、その他の回路部品である各種のインタフェース回路や定電圧電源111などが搭載されている。その他の回路部品として、主制御回路部120Aの直近温度や、定電圧電源111の直近温度を測定する温度センサがある場合には、この温度センサが発生するアナログ信号は間接マルチプレクサ115bの入力端子に接続されている。その他の回路部品として、燃料噴射用電磁弁の電磁コイルの励磁電流の立上り状況を観察する電流検出センサが設けられている場合には、この電流検出センサが発生するアナログ信号は高速アナログ入力信号ANHとして主制御回路部120Aに入力されるようになっている。なお、間接マルチプレクサ115bを併用制御回路部130A内に含めるのか、図１のとおり併用制御回路部130Aの外部に設けるのか、或いは定電圧電源111の電圧制御回路部は併用制御回路部130A内に設け、発熱部品であるパワートランジスタ部分だけを回路基板上に設置するなど、その境界線は自由に変更することができるものである。【００２０】
マイクロプロセッサCPUを主体として構成された集積回路素子である主制御回路部120Aは、例えばフラッシュッメモリである不揮発性のプログラムメモリ121と、当該プログラムメモリ121の一部領域であるか、又は電気的に読み書きが行える他の不揮発性メモリであるデータメモリ122と、揮発性のＲＡＭメモリ123と、高速ＡＤ変換器124と多チャンネルＡＤ変換器125と、下り通信用の第一ＰＳ変換器127と上り通信用の第二ＳＰ変換器128によって構成されている。高速ＡＤ変換器124は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの選択切換回路を持たない型式のものであって、高速アナログセンサ103があればその高速アナログ入力信号ANHが入力され、前述した電流検出センサがある場合には、そのアナログ信号が他の入力チャンネルに接続され、間接マルチプレクサ115bによって選択された一つの低速アナログ入力信号ANLは高速ＡＤ変換器124又は後述の多チャンネルＡＤ変換器125のどちらか一方の特定入力チャンネルに入力されるようになっている。【００２１】
多チャンネルAD変換器125は、複数入力チャンネルの選択切換回路となる内蔵マルチプレクサ125b（図２参照）を備えた逐次変換型のものであって、各入力チャンネルに対して並速アナログ入力信号ANMが入力されるとともに、間接マルチプレクサ115bによって選択された一つの低速アナログ入力信号ANLは高速ＡＤ変換器124又は多チャンネルＡＤ変換器125のどちらか一方の特定入力チャンネルに入力されるようになっている。なお、前述した高速ＡＤ変換器124は、複数の入力チャンネルに対してユーザが関与しない内蔵マルチプレクサを介して逐次変換を行って、それぞれの入力チャンネルに対応したバッファメモリに自動的にデジタル変換値が格納される型式のものであってもよい。また、高速アナログセンサ103と、並速アナログセンサ104と、低速アナログセンサ105との判別境界線は、必要とされる検出応答性によって大別されるものであるが、低速動作のものを並速として扱い、並速のものを高速として扱うことには支障はなく、センサの設置場所やワイヤハーネスの構成などによってグループ分けされることもある。【００２２】
論理制御回路部SCNTを主体として構成された集積回路素子である併用制御回路部130Aは、正解情報レジスタ131と、第一下りデータDND0によって高速間接駆動信号DOBが格納される高速出力レジスタ132と、第二下りデータDND1によって低速間接駆動信号DOCが格納される低速出力レジスタ133と、第二下りデータDND1によって運転開始時に初期設定され、運転中に学習補正されることがある可変定数である制御定数が格納される定数設定レジスタ134と、間接マルチプレクサ115bに対するチャンネル選択信号CSLとなる選択データが第一下りデータDND0又は第二下りデータDND1によって格納される選択レジスタ135と、複数の質問情報が格納され、そのうちのどれかが不規則に選択されて上り通信データUPDによって定期的に返信される質問レジスタ136aと、第二下りデータDND1によって送信された回答情報が格納される回答レジスタ136bと、下り通信用の第一ＳＰ変換器137と、上り通信用の第二ＰＳ変換器138と、間接開閉センサ106による間接入力信号DILが入力され、上り通信データUPDによって定期的に返信される入力ゲート139とによって構成されている。なお、定数設定レジスタ134としては、例えば質問情報に対する回答情報の応答遅れを判定する遅延異常判定時間、或いは併用制御回路部130Aに設けられて、主制御回路部120Aが発生するウォッチドッグ信号を監視する図示しないウォッチドッグタイマの異常判定時間などがあり、これらの制御定数は車種に対応して主制御回路部120Aのプログラムメモリ121に格納されているが、運転開始時に併用制御回路部130Aに転送されるようになっている。【００２３】
なお、主制御回路部120Aに対する質問情報は、併用制御回路部130Aから送信されるものであるが、併用制御回路部130Aから主制御回路部120Aに送信される上り通信データUPDは、全て統一して返信データであると表現する。なお、第一ＰＳ変換器127は相互に論理レベルが反転動作する２線式の差動ドライバを含み、第一ＳＰ変換器137はこれに繋がる２線式の差動レシーバを包含している。また、主制御回路部120Aは図示しない２線式の差動ドライバを介して下りクロック信号CLDを送信し、併用制御回路部130Aは図示しない２線式の差動レシーバを介して下りクロック信号CLDを受信するようになっている。また、主制御回路部120Aは図３で後述する送信開始指令信号STDを併用制御回路部130Aに送信し、併用制御回路部130Aは図３で後述する上り通信データUPDを主制御回路部120Aに返信するようになっているが、送信開始指令信号STDと上り通信データUPDとは、信号回線数を少なくするために、１本の論理信号回線となっている。【００２４】
次に、図１のものの部分詳細構成ブロック図である図２について説明する。図２において、並速アナログセンサ104は、例えば７点のアナログ検出信号を発生し、電子制御装置100A内の第一アナログ入力インタフェース回路114aを介して主制御回路部120A内の内蔵マルチプレクサ125bに並列入力されている。低速アナログセンサ105は、例えば16点のアナログ検出信号を発生し、電子制御装置100A内の第二アナログ入力インタフェース回路115aと間接マルチプレクサ115bを介して選択された１点が主制御回路部120A内の内蔵マルチプレクサ125bの特定入力チャンネルに入力されている。並速アナログ信号ANMのデジタル変換データが必要なときには、マイクロプロセッサCPUは内蔵マルチプレクサ125bに対してチャンネル選択信号を送信し、続いて多チャンネルAD変換器125に対してＡＤ変換指令を送信し、多チャンネルＡＤ変換器125からＡＤ変換完了信号を受信すると、バッファメモリ125aからデジタル変換データを読み出してＲＡＭメモリ123に格納するようになっている。【００２５】
低速アナログ信号ANLのデジタル変換データが必要なときには、マイクロプロセッサCPUはまず併用制御回路部130A内の選択レジスタ135に対して選択データを送信し、間接マルチプレクサ115bに対してチャンネル選択信号を出力し、続いて内蔵マルチプレクサ125bに対して例えば０チャンネルである特定入力チャンネル選択信号を送信し、続いて多チャンネルAD変換器125に対してＡＤ変換指令を送信し、多チャンネルＡＤ変換器125からＡＤ変換完了信号を受信すると、バッファメモリ125aからデジタル変換データを読み出してＲＡＭメモリ123に格納するようになっている。間接開閉センサ106は、例えば16点のオン/オフ検出信号を発生し、そのうちの５Ｖ系の無接点信号である８点は、入力信号電圧が０〜５Ｖである低速アナログセンサ105の16点中の８点と共通の入力端子を経由して、５Ｖ系の第二デジタルインタフェース回路116aを介して併用制御回路部130A内の入力ゲート139に入力するようになっている。間接開閉センサ106の残る８点は、専用の入力端子を経由して、ＤＣ12Ｖ系のオン/オフ信号をＤＣ５Ｖ系に変換する第二デジタルインタフェース回路116bを介して併用制御回路部130A内の入力ゲート139に入力するようになっている。【００２６】
８点の共用入力端子には低速アナログセンサ105又は間接開閉センサ106のどちらか一方のアナログ入力信号又はオン/オフ入力信号が入力されるものであって、適用車種によって低速アナログセンサ105の点数と間接開閉センサ106の点数に過不足が発生するのを調整することができるようになっている。但し、オン/オフ信号は併用制御回路部130Aからの上り通信データUPDによって受信するよりは、低速アナログ信号ANLとして受信し、そのデジタル変換データの値からオン/オフ状態を判定したほうが応答性が速くなる利点がある。なお、この実施例では共用入力端子に接続される間接開閉センサ106は５Ｖ系の無接点信号であるとしたが、これは12Ｖ系のオン/オフ信号であっても、第二アナログ入力インタフェース回路115aの入力耐圧を高めておけば問題はない。なお、高速ＡＤ変換器124の場合には、前述したとおり内蔵マルチプレクサ125bが存在せず、各入力チャンネル毎にＡＤ変換回路とそのデジタル変換値を格納するバッファメモリを備え、マイクロプロセッサCPUは入力チャンネルに対応したバッファメモリを指定して、その内容を読み出せばよいようになっている。【００２７】
次に、図１・図２のとおり構成されたこの発明の実施形態１による車載電子制御装置について、図３・図４で示すタイムチャートと、図５・図６で示すフローチャートとに基づいてその作用・動作を詳細に説明する。
まず、図１・図２において、図示しない電源スイッチが閉路すると、主制御回路部120A内のマイクロプロセッサCPUが動作を開始し、主制御回路部120Aに直接入力される直接開閉センサ102と高速アナログセンサ103と並速アナログセンサ104との動作状態と、併用制御回路部130Aが関与して主制御回路部120Aに間接入力される低速アナログセンサ105と間接開閉センサ106との動作状態と、プログラムメモリ121に格納されている入出力制御プログラムの内容とに応動して、主制御回路部120Aから直接制御される直接負荷108aと、併用制御回路部130Aを介して間接制御される高速負荷108bと低速動作の間接負荷109とが駆動制御されるようになっている。【００２８】
併用制御回路部130Aは主制御回路部120Aからの下り通信データDNDによって高速負荷108bと間接負荷109を間接駆動し、間接マルチプレクサ115bのチャンネル選択を行うとともに、定数設定レジスタ134に対して制御定数の初期設定を行い、この制御定数は運転中の学習結果に応じて適時に書き換え補正されるようになっている。主制御回路部120Aからの下り通信データDNDによって書込みされた低速出力レジスタ133と、定数設定レジスタ134と選択レジスタ135の内容と、間接開閉センサ106からの間接入力信号DILによるオン/オフ情報と、併用制御回路部130Aが発生する質問情報は、上り通信データUPDによって主制御回路部120Aに定期的に返信され、主制御回路部120Aからの下り通信データDNDには、この質問情報に対する回答情報が含まれている。【００２９】
併用制御回路部130Aが発生する質問情報は、例えば所定の数値に対する所定算式による四則演算問題であって、主制御回路部120Aはその演算結果を回答情報として送信する。併用制御回路部130Aでは正解情報レジスタ131に格納されている正解情報と、主制御回路部120Aから送信された回答情報とを対比して主制御回路部120Aが正常動作しているかどうかを判定するようになっている。質問レジスタ136aには複数の質問情報が格納されていて、併用制御回路部130Aはこれを不規則に選択して適用するが、回答待ちの制限時間は例えば100msecであり、この間は同一質問を繰り返し、制限時間100msecを超過すると次の質問情報が適用されるようになっている。【００３０】
次に、下り通信データDNDの詳細を示す図３について説明する。図３（Ａ）は、主制御回路部120Aから併用制御回路部130Aに送信される送信開始指令信号STDの波形であり、論理レベルが「Ｈ」のときは下り通信は無効であり、論理レベルが「Ｈ」から「Ｌ」に変化すると主制御回路部120Aは下り通信データDNDを送信開始し、併用制御回路部130Aはこれを受信開始する。図３（Ｂ）は、主制御回路部120Aから併用制御回路部130Aに送信される例えば40ＭＨzの下りクロック信号CLDの波形であり、送信指令開始信号STD及び下り通信データDNDは、下りクロック信号CLDの動作と同期して変化論理レベルが変化する。【００３１】
図３（Ｃ）は、下り通信データDNDの中の第一下りデータDND0の構成を示したものであり、初期ビットは以下に続く32ビットの送信データが、第一下りデータDND0であることを示すセレクションビットＳとなっていて、例えば論理レベル「Ｌ」となっている。32ビットのデータの内で、最初の24ビットは併用制御回路部130A内の高速出力レジス132に送信されるオン/オフ指令信号となっており、続く８ビットは選択レジス135に送信される選択データとなっている。これにより、24点以下の高速負荷108bを駆動することができるが、高速負荷108bが少ないときには、間接負荷109の一部を駆動するようにしてもよい。図３（Ｄ）は、第一下りデータDND0に続いて送信される第二下りデータDND1の構成を示したものであり、初期ビットは以下に続く32ビットのデータが、第二下りデータDND1であることを示すセレクションビットＳとなっていて、例えば論理レベル「Ｈ」となっている。32ビットのデータの内で、最初の３ビットは後述するコマンドデータ、続く５ビットは対象となるレジスタの番号であるアドレスデータ、続く８ビットは符号点検用のチェックサムデータ、続く16ビットはアドレスデータで指定された低速出力レジスタ133又は複数の定数設定レジスタ134のいずれか一つ、又は回答レジスタ136b対する送信データとなっている。【００３２】
従って、アドレスデータとして選択レジスタ135を指定して書込みコマンドを選択すると、第二下りデータDND1によっても選択データを送信することができ、この場合には第一下りデータDND0における選択データは不要である。なお、８ビットのチェックサムデータは、例えば16ビットの送信データの上位８ビットと下位８ビットをバイナリ加算して桁上げビットがあればこれを最下位ビットに加算したものとなっている。このチェックサムデータが第二下りデータDND1側に設けられている理由は、設定レジスタ134や低速出力レジスタ133に対する送信頻度が少なく、ノイズ誤動作などによって誤ったデータが記憶されると、更新データが再送されるまで長期間にわたって誤りデータを修正することができなくなるのを防ぐためのものである。この問題に対応して、たとえ送信データの内容に変更がなくても、所定の周期で同じデータを再送するようになっているが、実施形態２・４では送信データにサムチェックエラーが発生すると、併用制御回路部は主制御回路部に対して読出要求信号REQを発生するようになっている。【００３３】
図３（Ｅ）は、３ビットのコマンドデータの内容を示したものであり、指令コード番号が「０００」であれば、第二下りデータDND1の内容が併用制御回路部130Aにおいて無視される無効指令であり、「１００」であれば、指定したアドレスのレジスタに対する書込指令であり、「１０１」であれば指定したアドレスのレジスタに対する読出指令であり、「１１０」であれば低速出力レジスタ133と、複数の定数設定レジスタ134の全てと、選択レジスタ135と回答レジスタ136bとの内容を所定の順序で連続して読み出しするレジスタ一括読出指令であり、「１１１」は上り返信停止指令である。なお、レジスタ一括読出指令によって上り通信が開始し、返信動作中に上り返信停止指令が発生すると、返信済のデータは有効となり、未返信データを残して返信動作は停止する。また、レジスタ一括読出指令によって上り通信が開始し、返信動作中にレジスタアドレス単位の読出指令が発生すると、返信済のデータは有効となり、未返信データを残して一括返信動作は停止し、続いてレジスタアドレス単位の読出指令に基づく上り通信が開始するようになっている。【００３４】
次に、下り通信データDNDと上り通信データUPDの全体構成を示す図４について説明する。図４において、送信開始指令信号STDは、例えば2.5μsecの周期Ｔdで定期的に発生し、この期間内に第一下りデータDND0と第二下りデータDND1とがセットとなって送信される。第二下りデータDND1のコマンドデータやアドレスデータは様々に更新されるが、一括読出コマンド又はレジスタアドレス単位読出指令が送信されると、これを受信した併用制御回路部130Aは微小な遅延時間Ｔ0をおいて上り通信を開始する。上り通信データUPDの構成は、最小単位の８ビットデータに対して、論理レベル「Ｌ」のスタートビットと、パリティビットと、論理レベル「Ｈ」のストップビットである３ビットとを１フレームとして、最大で８０フレームのデーによって構成されており、総計で1040ビットのデータは、下りクロック信号CLDを1/16で分周した2.5ＭＨzのクロック信号で返信され、最大の返信所要時間Ｔmは約0.4msecとなっている。但し、上り通信の発生頻度としては周期Ｔu＝２〜５msecとなるように読出指令が発生するようになっている。      【００３５】
次に、主制御回路部120A側における通信制御動作を示すフローチャートである図５について説明する。図５において、左列（Ａ）の工程500は主制御回路部120AのマイクロプロセッサCPUが、下り及び上りの通信制御動作を開始するステップである。また、図５における右列上側（Ｂ）の工程510は第一PS変換器127が送信制御動作を開始するステップである。工程500に続く工程501は、所定周期の送信開始時期が到来したかどうか、又は現に送信中であるかどうかを判定し、送信開始時期又は送信中であればYESの判定を行って工程502へ移行し、送信時期ではなく前回の送信も完了しているときにはNOの判定を行って工程571へ移行する判定ステップである。工程502と続く工程503は、第一PS変換器127のバッファメモリに対して第一下りデータDND0と第二下りデータDND1を書込み、続く工程504では送信開始指令信号STDを発生する。工程510に続く工程511は、工程504による送信開始指令信号STDが発生したかどうかによって、未発生であればNOの判定を行って送信終了工程519へ移行して、直ちに送信開始工程510へ復帰し、再び工程511に戻る待機ステップとなっている。【００３６】
工程511がYESの判定を行うと、工程512と工程513へ順次移行して、工程502と工程503によってバッファメモリに格納されていた第一下りデータDND0と第二下りデータDND1とが第一SP変換器127から送信される。続く工程514では、所定ビット数のデータの送信が完了したかどうかを判定し、未完了であればＮＯの判定を行って工程512へ復帰し、送信完了すればYESの判定を行って送信終了工程519へ移行する。送信終了工程519では直ちに送信開始工程510へ移行して、工程511によって次回の送信開始指令信号STDの再発生を待機するようになっている。一方、工程504に続く工程505では、今回の下り通信期間が完了したかどうかを判定し、未完了であればNOの判定を行って工程571へ移行し、完了しておればYESの判定を行って工程506へ移行する。【００３７】
工程506では、工程504で発生した送信開始指令信号STDを停止し、続く工程571では工程503において読出指令を発生した経歴があるかどうかを判定し、読出指令が発生又は発生されていたときにはYESの判定を行って工程572へ移行し、読出指令が発生していなかったときにはNOの判定を行って動作終了工程579へ移行するようになっている。工程572では第二SP変換器128に対して上り通信データUPDの受信指令を発生して工程573へ移行する。一方、図５における右列下側（Ｃ）の工程560は第二SP変換器128が上り通信データUPDを受信する制御動作を開始するステップである。続く工程561は、工程572によって受信指令が発生しているかどうかを判定し、発生しておればYESの判定を行って工程562へ移行し、未発生であればNOの判定を行って受信終了工程569へ移行し、直ちに受信開始工程560を経由して工程561へ復帰する待機ステップである。【００３８】
工程562では上り通信データUPDを順次受信してバッファメモリに格納し、続く工程563では所定ビット数の上り通信データUPDの受信を完了したかどうかを判定し、未完了であればNOの判定を行って工程562へ復帰し、完了であればYESの判定を行って受信終了工程569へ移行する。一方、工程573では、上り通信データUPDの受信が完了したかどうかによって、未完了であればNOの判定を行って動作終了工程579へ移行し、完了であればYESの判定を行って工程574へ移行する。工程574では受信した上り通信データUPDを第二SP変換器128のバッファメモリからＲＡＭメモリ123に転送書込みし、続く工程575では、工程572で記憶した上りデータ受信指令を解除してから動作終了工程579へ移行する。動作終了工程579では、他の制御プログラムを実行し、次回の下り通信開始までには動作開始工程500へ復帰するようになっている。なお、工程573の判定がNOであった場合には、動作開始工程500から動作終了工程579に至る制御動作を繰り返しながら、多数の下り通信が実行されてからやがて工程573の判定がYESに変化するようになっている。【００３９】
次に、併用制御回路部130A側における通信制御動作を示すフローチャートである図６について説明する。図６において、右列（Ａ）の工程600は併用制御回路部130A内の論理制御回路SCNTが行う制御動作を、フローチャートで表現した場合の動作開始するステップである。また、図６における左列上側（Ｂ）の工程610は第一SP変換器137が、下りデータを受信開始するステップである。工程610に続く工程611は、主制御回路部120Aが発生した送信開始指令STDを受信したかどうかを判定し、YESの判定を行うと、工程612と工程613へ順次移行して、図５の工程512と工程513で送信された第一下りデータDND0と第二下りデータDND1とが第一SP変換器137のバッファメモリに受信書込みされる。続く工程614では、所定ビット数のデータの受信が完了したかどうかを判定し、未完了であればＮＯの判定を行って工程612へ復帰し、受信完了すればYESの判定を行って受信終了工程619へ移行する。受信終了工程619では直ちに受信開始工程610へ移行して、工程611によって次回の送信開始指令信号STDの受信を待機するようになっている。【００４０】
一方、工程600に続く工程601は、第一ＳＰ変換器137が発生する受信完了信号によって、今回の下りデータを受信完了したかどうかを判定し、受信完了であればYESの判定を行って工程602へ移行し、受信完了していなければNOの判定を行って工程607aへ移行する判定ステップである。工程602と続く工程603は、第一SP変換器137のバッファメモリから第一下りデータDND0と第二下りデータDND1を読み出して、所定のレジスタに格納して工程607aへ移行する。工程607aでは、工程603において回答レジスタ136bに回答情報が格納された場合に、正解情報レジスタ131の中から前回の質問情報に対応した正解情報を抽出し、今回の回答情報と比較して主制御回路部120Aが正常動作したかどうかを判定する。続く工程607bでは、質問情報を発生してからこれに対する回答情報が得られるまでの時間を計測して、回答遅延の有無を判定する。なお、工程607aと工程607bによる異常判定が複数回にわたって継続する場合には異常発生確定判定を行って、図示しない専用信号回線によってマイクロプロセッサCPUを初期化して再起動させるようになっている。続く工程608aでは、質問レジスタ136aの中から、次回の質問情報を不規則に選択決定し、続く工程608bでは、前回の質問情報の更新から所定の質問更新期間が経過したかどうかを判定し、次回の上り通信で返信する質問情報を決定する。【００４１】
工程608bに続く工程671aでは、工程603における格納データに読出指令が含まれていたかどうかを判定し、読出指令を受信していたときにはYESの判定を行って工程671bへ移行し、読出指令が発生していなかったときにはNOの判定を行って動作終了工程679へ移行するようになっている。工程671bでは、工程603における格納データに上り返信停止指令が含まれていたかどうかを判定し、停止指令を受信していないときにはNOの判定を行って工程672へ移行し、停止指令を受信していたときにはYESの判定を行って動作終了工程679へ移行するようになっている。工程672では、第二PS変換器138のバッファメモリに対して上り通信データUPDを転送書込みし、続く工程673では返信開始指令を発生して動作終了工程679へ移行する。動作終了工程679では、直ちに動作開始工程600へ移行する。【００４２】
一方、図６における左列下側（Ｃ）の工程660は第二PS変換器138が上り通信データUPDを返信する制御動作を開始するステップである。続く工程661は、工程673によって返信開始指令が発生しているかどうかを判定し、発生しておればYESの判定を行って工程662へ移行し、未発生であればNOの判定を行って返信終了工程669へ移行し、直ちに返信開始工程660を経由して工程661へ復帰する待機ステップである。工程662では上り通信データUPDを順次返信し、続く工程663では所定ビット数の上り通信データUPDの返信を完了したかどうかを判定し、未完了であればNOの判定を行って工程662へ復帰し、完了であればYESの判定を行って返信終了工程669へ移行する。【００４３】
以上の説明で明らかなとおり、この発明の実施形態１による車載電子制御装置100Aは、
マイクロプロセッサを主体とする集積回路素子である主制御回路部120Aと、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部130Aとが協同し、前記主制御回路部120Aは、この主制御回路部に対し前記併用制御回路部130Aが関与せずに直接接続された直接入力信号と、前記併用制御回路部130Aが関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部120Aに一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部130Aに間接接接続された複数の電気負荷189を駆動制御するよう構成された車載電子制御装置100Aであって、
前記主制御回路部120Aから前記併用制御回路部130Aに送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部120Aが発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷189のうち、高頻度な制御が必要とされる高速負荷108bは、定期的に毎回送信される前記第一下りデータDND0によって，高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷109は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるようになっている。【００４４】
そして、前記高速負荷108ｂの点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷109の一部又は全部を前記第一下りデータDND0によって制御することも可能であり、
前記主制御回路部120Aは更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサ103が接続される高速ＡＤ変換器124であるか、又は、並速アナログセンサ104が接続される多チャンネルＡＤ変換器125の少なくとも一方を備え、
前記間接入力信号の一部であるアナログ信号を出力する低速アナログセンサ105は間接マルチプレクサ115bを介して前記多チャンネルＡＤ変換器125又は前記高速ＡＤ変換器124に接続され、
前記間接マルチプレクサ115bは、前記下り通信データDNDによって前記併用制御回路部130Aの選択レジスタ135に送信された選択データによって、複数アナログ入力チャンネルの一つを選択するようになっている。【００４５】
前記主制御回路部120Aは、複数の開閉センサのオン/オフ状態と、複数のアナログセンサの信号電圧レベルとに応動して、直接又は前記併用制御回路部130Aを介して間接的に複数の電気負荷189を駆動制御し、
前記併用制御回路部130Aは、論理制御回路SCNTを主体として構成され、
前記開閉センサは、前記主制御回路部120Aに対して直接入力される直接開閉センサ102と、前記併用制御回路部130Aが関与して前記主制御回路部120Aに対して間接入力される間接開閉センサ106によって構成され、
前記アナログセンサは、前記主制御回路部120Aに対して直接入力される前記高速アナログセンサ103であるか、又は、前記併用制御回路部130Aが関与して前記主制御回路部120Aに対して間接入力される前記低速アナログセンサ105であるか、若しくは、前記高速アナログセンサ103よりも信号電圧レベルの変動が緩慢であり、前記低速アナログセンサ105よりも信号電圧レベルの変動が急峻である前記並速アナログセンサ104によって構成され、
前記並速アナログセンサ104は、前記主制御回路部120Aに対して直接入力されている。【００４６】
そして、前記主制御回路部120Aは、第一PS変換器127と第一SP変換器137を介して前記併用制御回路部130Aに設けられた複数のレジスタに対して前記下り通信データDNDをシリアル送信する一方で、前記併用制御回路部130Aは、第二PS変換器138と第二SP変換器128を介して前記主制御回路部120Aに対して上り通信データUPDをシリアル返信し、
前記第一下りデータDND0は、前記レジスタの中の特定のアドレス領域にある高速出力レジスタ132に対して、毎回送信される書込専用コマンドとなっていて、送信データとして高速間接駆動制御信号DOBとなる複数ビットのオン/オフ情報を包含し、
このオン/オフ情報によって、前記複数の電気負荷189の一部又は全部であって、少なくとも高精度なオン/オフ制御タイミングが必要とされる前記高速負荷108bが高速間接駆動され、
前記第二下りデータDND1は、コマンド情報とアドレス情報を包含し、コマンド情報が書込指令であるときに、アドレス情報で指定された低速出力レジスタ133に対して、低速間接駆動制御信号DOCとなる複数ビットのオン/オフ情報を書込むか、定数設定レジスタ134に対して、初期設定又は可変設定される制御定数である数値データを書込み、
前記複数の電気負荷189の一部である前記間接負荷109は前記低速間接駆動制御信号DOCによって間接駆動され、
前記間接開閉センサ106によるオン/オフ信号は、前記上り通信データUPDによって前記併用制御回路部130Aから前記主制御回路部120Aに返信されるようになっている。【００４７】
以上のとおり、この発明の請求項２に関連し、間接入力信号の一部である開閉センサのオン／オフ信号は上り通信データによって併用制御回路部から主制御回路部に返信され、間接入力信号の他の一部である間接アナログセンサによるアナログ信号電圧は、上り通信データによらないで、併用制御回路部が関与しながらも主制御回路部側に間接入力されるようになっている。
従って、高速応答を必要としない多数の開閉センサを併用制御回路部側に間接接続することによって、主制御回路部に対する入力信号点数を削減することができるとともに、全てのアナログ入力信号について、そのデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて上り通信所要時間を短縮することができ、しかも、併用制御回路部に多チャンネルAD変換器を設ける必要がない特徴がある。【００４８】
前記併用制御回路部130Aに設けられている前記選択レジスタ135に送信された前記選択データは、前記低速アナログセンサ105から入力された複数の低速アナログ入力信号ANLを間接マルチプレクサ115bによって選択して、前記主制御回路部120Aに設けられた前記多チャンネルＡＤ変換器125、又は前記高速ＡＤ変換器124の特定入力チャンネルに入力し、
前記多チャンネルAD変換器125は、複数入力チャンネルの選択切換回路となる内蔵マルチプレクサ125bを備えた逐次変換型のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して前記並速アナログセンサ104があればその並速アナログ入力信号ANMが入力され、
前記高速ＡＤ変換器124は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの入力選択指令を必要としない型式のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して、前記高速アナログセンサ103があればその高速アナログ入力信号ANHが入力されるようになっている。【００４９】
以上のとおり、この発明の請求項３に関連し、低速アナログセンサから入力た複数の低速アナログ入力信号は、間接マルチプレクサを介して主制御回路部に設けられた多チャンネルＡＤ変換器又は高速ＡＤ変換器に入力され、この間接マルチプレクサは主制御回路部から送信された選択データによって、アナログ入力チャンネルが選択されるようになっている。
従って、低速アナログ入力信号のデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて、上り通信所要時間を短縮することができるとともに、併用制御回路部に多チャンネルAD変換器を設ける必要がなく、小型安価に低速アナログ入力信号を主制御回路部に取り込むことができ、低速アナログ入力信号が上り通信に依存していないので、並速アナログ入力信号と同等の処理時間によって主制御回路部に取り込むことができる特徴がある。
また、従来は、例えば並速アナログ入力信号は最大15点、低速アナログ入力点数は最大８点としていたものを、並速アナログ入力信号は最大７点、低速アナログ入力点数は最大16点とするなど、主制御回路部に直接入力される並速アナログ入力信号の点数を削減することによって、主制御回路部の入力端子数を削減し、小型化を図ってより高速処理性能を向上させることができる特徴がある。
これは実施形態２についても同様である。【００５０】
前記併用制御回路部130Aは更に、前記間接開閉センサ106から入力されたオン/オフ信号が入力される入力ゲート139を備え、
前記上り通信データUPDは更に、前記入力ゲート139から得られた前記間接開閉センサ106のオン/オフ信号を包含し、
前記低速アナログセンサ105の入力端子と、前記間接開閉センサ106の入力端子は個別に設けられるか、又は少なくとも一部の入力端子が共用端子となっている。
以上のとおり、この発明の請求項５に関連し、低速アナログセンサと間接開閉センサの入力端子は個別端子又は共用端子となっていて、間接開閉センサのオン/オフ信号が、入力ゲートを介して上り通信データによって主制御回路部に報告返信されるようになっている。
従って、低速アナログセンサが多くて、間接開閉センサが少ないときや、逆の場合において、少ない入力端子数によって入力監視を行うことができるとともに、主制御回路部の入力端子数は増加せずに様々な周辺入力仕様のものに対応できる特徴がある。これは、後述の実施形態２から４についても同様である。【００５１】
前記共用端子には、前記間接開閉センサ106からの一部のオン/オフ信号、又は前記低速アナログセンサ105からの一部の低速アナログ入力のどちらか一方が接続され、
前記主制御回路部120Aに設けられたマイクロプロセッサCPUは、オン/オフ信号が入力されたアナログ入力チャンネルの信号電圧に対するデジタル変換値を監視して、このデジタル変換値が、第一の閾値よりも大きな第二の閾値以上であるときに、前記オン/オフ信号はオン状態であると判定し、前記第一の閾値以下であるときに前記オン/オフ信号はオフ状態であると判定するようになっている。
以上のとおり、この発明の請求項６に関連し、間接開閉センサの一部のオン/オフ信号は、上り通信データによらないで、低速アナログ入力信号として主制御回路部に取り込まれ、これをデジタル変換することによってオン/オフ信号の状態を判定することができるようになっている。
従って、間接開閉センサのオン/オフ状態を返信する上り通信の頻度を下げても、応急に監視したい間接開閉センサのオン/オフ状態は、これに対応したアナログ入力信号を監視することによって迅速に判定することができる特徴がある。
これは、後述の実施形態２から４についても同様である。【００５２】
前記第二下りデータDND1に含まれる前記コマンド情報は更に、レジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令の少なくとも一方を包含し、
前記レジスタ一括読出指令は、前記アドレス情報には依存せずに、前記併用制御回路部130A内に設けられた複数の前記レジスタの記憶内容を、所定の順序で一括して報告返信するための読出指令であり、
前記レジスタアドレス単位読出指令は、当該コマンド情報に付随する前記アドレス情報に基づいて、前記併用制御回路部130A内に設けられた指定アドレスのレジスタの記憶内容を、報告返信するための読出指令であり、前記レジスタ一括読出指令による一括読出が行われている上り通信期間において前記レジスタアドレス単位読出指令が発生すると、上り返信を中断停止し、既に返信済のデータは主制御回路部120Aにおいて有効としてから、前記レジスタアドレス単位読出指令が実行開始され、
前記上り返信停止指令は、上り返信を中断停止し、既に返信済のデータは主制御回路部120Aにおいて有効とする指令となっている。【００５３】
以上のとおり、この発明の請求項７に関連し、第二下りデータはコマンド情報としてレジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令を備えている。
従って、通常はレジスタ一括読出指令によって、併用制御回路部側の記憶データを定期的に一括読出を行い、主制御回路部側から緊急に特定記憶データの読出を行いたいときには、一旦上り返信を中断停止して再度一括読出指令を発生することによって、速やかに所望の記憶データを読み出しすることがでるとともに、望ましくは、必要とされるデータのアドレスを指定して読出指令を送信することによって所望のデータが得られるので、全データの一括報告返信に要する時間が長くなることはあっても、低速上り通信とすることによって通信制御負担が軽減される特徴がある。
これは、後述の実施形態２から４についても同様である。【００５４】
前記併用制御回路部130Aは、前記主制御回路部120Aの動作状態を定期監視するための複数の質問情報を格納した質問レジスタ136aと、これに対する前記主制御回路部120Aからの回答情報を格納する回答レジスタ136bと、各質問情報に対応した正解情報が格納されている正解情報レジスタ131を備え、
前記上り通信データUPDは、前記質問情報を包含するとともに、前記下り通信データDNDは、前記質問情報に対応して前記主制御回路部120Aが生成する回答情報を包含し、
前記質問情報は、前記質問レジスタ136aに格納されている複数種類の質問情報の中の一つが不規則に選択されて適用され、一旦選択された前記質問情報は複数回の上り通信データUPDに対して共通の質問情報となっていて、
前記併用制御回路部130Aは、複数の前記質問情報の内容を変更する前に、前記回答レジスタ136bに格納されている前記回答情報と、現在の質問レジスタ136aの内容に対応した前記正解情報レジスタ131の内容とを比較して、前記主制御回路部120Aの制御異常の有無を判定するとともに、
前記質問情報は、所定の回答待ち時間が経過すると質問内容が更新変更され、前回の更新変更から今回の更新変更までの経過時間が所定時間を超過していると、前記併用制御回路部130Aによって通信異常判定が行われるようになっている。【００５５】
以上のとおり、この発明の請求項９に関連し、併用制御回路部は所定の回答待ち時間をおいて質問情報の内容を更新し、更新する前に得られた回答情報と更新する前の質問情報に対応した正解情報とを対比して、主制御回路部の異常の有無を判定するとともに、質問情報の更新間隔が長すぎると通信異常判定を行うようになっている。
従って、上り通信の送信許可が得られなかったり、上り通信の中断処理によって、質問情報の送信が異常に遅れた場合に異常判定を行うことができる特徴がある。
また、上り通信データUPDに含まれる質問情報は、複数回の上り通信に対して同一質問とし、早期に回答情報が得られたとしても所定の時間をおいて次の質問を発生することによって、主制御回路部が毎回の下り通信で高頻度に回答情報を生成する必要がないようにして、その高速制御負担を軽減し、高速間接駆動制御を可能にする特徴がある。これは、後述の実施形態２から４についても同様である。【００５６】
前記第二下りデータDND1の中の前記コマンド情報は更に、無効指令を包含し、前記コマンド情報が無効指令であったときには、以下のアドレス情報とこれに対する付随データが前記併用制御回路部130Aにおいて無視されるようになっている。
以上のとおり、この発明の請求項10に関連し、第二下りデータのコマンド情報が無効指令を有し、第二下りデータに含まれるアドレス情報とこれに付随する送信データを無効扱いにすることができるようになっている。
従って、第二下りデータDND1は、運転開始時に多数の初期設定データを順次速やかに送信する必要があるが、常時は定期監視のための回答情報が第一下りデータDND0に比べて圧倒的に緩慢な頻度で定期的に送信されるか、又は滅多に変化しない間接負荷に対する低速間接駆動制御信号が送信されることになるので、常時は無効指令コマンドを用いることによって主制御回路部の高速制御負担を軽減し、高速間接駆動制御を可能にする特徴がある。
これは、後述の実施形態２から４についても同様である。【００５７】
前記複数の電気負荷189として更に、前記主制御回路部120Aが発生する直接駆動制御信号DOAによって直接駆動される直接負荷108aを備え、
前記直接負荷108aは、スロットル弁開度を制御するモータであって、このモータは並速アナログセンサ104であるアクセルポジションセンサ及びスロットルポジションセンサの出力信号に応動して、主制御回路部120Aによって負帰還制御が行われ、
前記高速負荷108bは、多気筒車載エンジンの燃料噴射用電磁弁を駆動する電磁コイル、或いは点火コイルであって、これらの高速負荷108bは直接開閉センサ102であるクランク角センサに応動して、クランク角の１度未満の誤差範囲で駆動又は停止の制御が行われ、
前記間接負荷109は、ポンプ用モータ或いは電磁クラッチ又は電磁弁で代表される補機、或いは排気ガスセンサ用のヒータ、或いは負荷電源用の電磁リレーであって、その一部又は全部を前記高速負荷108bの中に含めることも可能であり、
前記下り通信データDNDの送信周期は２〜５μsecであって、好適な代表値は2.5μsecであるのに対し、前記上り通信データUPDの返信周期は２〜５msec、１回の返信所要時間の好適な代表値は0.4msecとなっている。【００５８】
以上のとおり、この発明の請求項11に関連し、この発明は車載エンジン制御装置に適用され、下り通信データの送信時間は、クランク角センサの最小信号幅に関連して決定され、上り通信データの返信周期は、エンジンが1/2回転するのに要する最小時間に関連して決定されている。
従って、シリアル通信を介在させて燃料噴射制御や点火制御を行っても、制御精度に大きく影響することはなく、むしろ出力端子数の削減によって主制御回路部を小型・高速化して制御精度を確保し、安価な主制御回路部を得ることができる特徴がある。
また、オン/オフ信号の直接開閉センサと各アナログセンサは、上り通信に依存しないで、主制御回路部に入力されているので、上り通信で要求される通信速度を抑制して通信制御負担が軽減される特徴がある。
これは、後述の実施形態２から４についても同様である。【００５９】
前記高速アナログセンサ103は、エンジンの振動音を測定するノックセンサであり、
前記高速ＡＤ変換器124又は前記多チャンネルＡＤ変換器125が、一つのアナログ入力信号をデジタル変換するのに必要とされるデジタル変換時間は、前記下り通信データDNDの１回の送信時間以下の値となっている
以上のとおり、この発明の請求項12に関連し、高速ＡＤ変換器又は多チャンネルＡＤ変換器の１入力当たりのデジタル変換所要時間は下り通信データの１回の送信時間以下の値となっていて、高速ＡＤ変換器には高速アナログセンサとしてノックセンサが接続されるようになっている。
従って、高速アナログセンサは選択データによってチャンネル指定を行わなくても随時にデジタル変換値を読み出すことができるとともに、チャンネル選択が行われる並速アナログ入力信号又は低速アナログ入力信号であっても、前回の下り通信で指定されたアナログ入力信号のデジタル変換値は、次回の下り通信で指定チャンネルが変更される前に、読出しが可能となる特徴がある。
これは、後述の実施形態２から４についても同様である。【００６０】
実施の形態２．
この発明の実施形態２による車載電子制御装置の全体構成ブロック図７について、図１のものとの相違点を中心にしてその構成を説明する。なお、各図において、同一符号は同一又は相当部分を示しており、図１のものと図７のものとの主な相違点は、主制御回路部120Aに代わって主制御回路部120Bが使用されるとともに、併用制御回路部130Aに代わって併用制御回路部130Bが使用され、併用制御回路部130Bは論理制御回路SCNTから補助マイクロプロセッサSCPUに変更されていることである。また、併用制御回路部130Bには異常情報レジスタ134eが付加されて、ここに異常情報が格納されると主制御回路部120Bに対して、専用回線によって読出要求信号REQを発生するようになっている。
図７において、車載電子制御装置100Bは主制御回路部120Bと併用制御回路部130Bを主体として構成され、車載電子制御装置100Bは、図１の場合と同様に外部電源101から給電され、開閉センサ及びアナログセンサとして、複数の直接開閉センサ102と、高速アナログセンサ103と、複数の並速アナログセンサ104と、複数の低速アナログセンサ105と、複数の間接開閉センサ106とが入力され、複数の電気負荷189として、直接負荷108aと、高速負荷108bと、間接負荷109とを駆動制御するようになっている。【００６１】
車載電子制御装置100B内の定電圧電源111、第一デジタル入力インタフェース回路112、高速アナログ入力インタフェース回路113、第一アナログ入力インタフェース回路114a、第二アナログ入力インタフェース回路115a、間接マルチプレクサ115b、第二デジタル入力インタフェース回路116、直接出力インタフェース回路118a、第一の間接出力インタフェース回路118b、第二の間接出力インタフェース回路119も図１の場合と同様に構成されており、低速アナログセンサ105と間接開閉センサ106の入力回路は図２と同様に構成されている。追加された要素の一つである入出力断線/短絡異常検出回路140は、開閉センサやアナログセンサの入力配線、或いは複数の電気負荷189の出力配線の一部又は全部について断線又は短絡異常の有無を判定し、異常が検出されると異常種別コード（断線か短絡かなど）と異常発生したセンサ或いは負荷の識別番号をセットにして先入れ先出しデータテーブルに格納するものであって、このデータテーブルに格納されたデータは異常検出情報ERRとして、定数設定レジスタ134の一部領域である異常情報レジスタ134eに転送されるようになっている。【００６２】
併用制御回路部130Bは、異常情報レジスタ134eに異常検出情報ERRが格納されると、読出要求信号REQを発生して、専用信号回線を通じて主制御回路部120Bに送信し、主制御回路部120Bは読出指令を発生して、次の上り通信データUPDによって速やかに異常情報を入手することができるようになっている。異常情報レジスタ134eに書き込まれていた異常検出情報が読み出され、続いて他の異常検出情報ERRが発生すると、この異常検出情報ERRは異常情報レジスタ134eに更新書込みされ、再び読出要求信号REQを発生するようになっている。なお、異常情報レジスタ134eには、この入出力断線/短絡異常のほかに、図３（Ｄ）で示した第二下りデータDND1の中のチェックサムデータを参照し、受信データのチェックサムデータと照合して下り通信異常の有無を判定し、下り通信異常が検出されるとその異常コード番号と、第二下りデータDND1の中のアドレスデータとがセットにして書込まれるようになっている。【００６３】
前述した定電圧電源111の定電圧制御回路部や、第一デジタル入力インタフェース回路112、高速アナログ入力インタフェース回路113、第一アナログ入力インタフェース回路114a、第二アナログ入力インタフェース回路115a、間接マルチプレクサ115b、第二デジタル入力インタフェース回路116、直接出力インタフェース回路118a、第一の間接出力インタフェース回路118b、第二の間接出力インタフェース回路119の内のＤＣ５Ｖ系部分の一部又は全部と、入出力断線/短絡異常検出回路140や図示しないウォッチドッグタイマ回路やパワーオンリセット回路などの大半は併用制御回路部130Bの中に一体化されて、一つの集積回路素子として構成されるものであるが、主制御回路部は半導体メーカが主導するＡＳＩＣ（Application  Specific  Integrated  Circuit）であるのに対し、併用制御回路部は車載電子制御装置のメーカが主導するＡＳＩＣとなっている。但し、併用制御回路部130Bは一体の集積回路素子を構成する必要はなく、図示しない回路基板上に汎用の回路部品を表面実装して構成してもよいし、複数の集積回路素子として分割構成してもよいものであって、これは実施形態１から４の全てに対して同様である。【００６４】
図７のとおり構成されたこの発明の実施形態２による車載電子制御装置について、図８で示すフローチャートに基づいて、図５・図６のものとの相違点を中心にしてその作用・動作を詳細に説明する。
まず、図７において、図示しない電源スイッチが閉路すると、主制御回路部120B内のマイクロプロセッサCPUが動作を開始し、主制御回路部120Bに直接入力される直接開閉センサ102と高速アナログセンサ103と並速アナログセンサ104との動作状態と、併用制御回路部130Bが関与して主制御回路部120Bに間接入力される低速アナログセンサ105と間接開閉センサ106との動作状態と、プログラムメモリ121に格納されている入出力制御プログラムの内容とに応動して、主制御回路部120Bから直接制御される直接負荷108aと、併用制御回路部130Bを介して間接制御される高速負荷108bと低速動作の間接負荷109とが駆動制御されるようになっている。【００６５】
主制御回路部120Bから併用制御回路部130Bに送信される送信開始指令信号STD、下りクロック信号CLD、第一下りデータDND0、第二下りデータDND1と、併用制御回路部130Bから主制御回路部120Bに返信される上り通信データUPDは、図３、図４で説明したとおりである。また、併用制御回路部130Bが発生する質問情報と、主制御回路部120Bが発生する回答情報との関係も図１のものと同じである。従って、以下では併用制御回路部130Bが発生する読出要求信号REQと、これに対応する主制御回路部120Bの制御動作を図８で示すフローチャートに基づいて詳細に説明する。【００６６】
図８において、左列（Ａ）は主制御回路部120B内のマイクロプロセッサCPUの送受信制御動作に関するフローチャートであるのに対し、右列（Ｂ）は併用制御回路部130B内の補助マイクロプロセッサSCPUの制御動作に関するフローチャートとなっている。また、これらのフローチャートの中で500番台の工程は図５のものと同じであり、600番台の工程は図６のものと同じである。従って、ここでは、図５・図６とは相違する800番台の工程について説明する。工程800は、補助マイクロプロセッサSCPUが制御動作を開始するステップである。続く工程801は、異常情報レジスタ134eに異常検出情報が書き込まれたかどうかを判定し、異常発生であればYESの判定を行って工程802へ移行し、異常発生していなければNOの判定を行って工程601へ移行する判定ステップである。工程802では、読出要求信号REQを発生してから工程601へ移行する。【００６７】
一方、マイクロプロセッサCPUの送受信制御動作の開始工程500に続く工程803は、工程802によって読出要求信号REQが発生したかどうかを専用信号回線の論理レベルによって判定し、読出要求があればYESの判定を行って工程804へ移行し、読出要求がなければNOの判定を行って工程501へ移行する判定ステップである。工程804は、次回に送信される第二下りデータDND1のコマンドデータを、図３（Ｄ）（Ｅ）で説明したレジスタアドレス単位の読出指令とし、アドレスは異常情報レジスタ134eのレジスタ番号としてから工程501へ移行するステップである。その結果、工程503では異常情報レジスタ134eに対する読出指令が書込みされ、図５の工程513と図６の工程613を介して、図８の工程603においてこの読出指令が併用制御回路部130Bに送信伝達される。【００６８】
その結果、図８（Ｂ）の工程671aがYESの判定となり、工程672の上り通信データUPDにおいて異常情報レジスタ134eが指定され、図６の工程662と、図５の工程562を介して、図８（Ａ）の工程574において異常発生内容が主制御回路部120B側に返信伝達されるようになっている。一方、併用制御回路部130B側では図８（Ｂ）の工程805によって、工程802で発生した読出要求信号を解除し、続く動作終了工程879では、他の制御プログラムを実行してから所定時間内に動作開始工程800に復帰するようになっている。【００６９】
以上の説明で明らかなとおり、この発明の実施形態２による車載電子制御装置100Bは、
マイクロプロセッサを主体とする集積回路素子である主制御回路部120Bと、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部130Bとが協同し、前記主制御回路部120Bは、この主制御回路部に対し前記併用制御回路部130Bが関与せずに直接接続された直接入力信号と、前記併用制御回路部130Bが関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部120Bに一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部130Bに間接接接続された複数の電気負荷189を駆動制御するよう構成された車載電子制御装置100Bであって、
前記主制御回路部120Bから前記併用制御回路部130Bに送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部120Bが発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷189のうち、高頻度な制御が必要とされる高速負荷108bは、定期的に毎回送信される前記第一下りデータDND0によって，高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷109は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるようになっている。【００７０】
そして、前記高速負荷108ｂの点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷109の一部又は全部を前記第一下りデータDND0によって制御することも可能であり、
前記主制御回路部120Bは更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサ103が接続される高速ＡＤ変換器124であるか、又は、並速アナログセンサ104が接続される多チャンネルＡＤ変換器125の少なくとも一方を備え、
前記間接入力信号の一部であるアナログ信号を出力する低速アナログセンサ105は間接マルチプレクサ115bを介して前記多チャンネルＡＤ変換器125又は前記高速ＡＤ変換器124に接続され、
前記間接マルチプレクサ115bは、前記下り通信データDNDによって前記併用制御回路部130Aの選択レジスタ135に送信された選択データによって、複数アナログ入力チャンネルの一つを選択するようになっている。【００７１】
前記主制御回路部120Bは、複数の開閉センサのオン/オフ状態と、複数のアナログセンサの信号電圧レベルとに応動して、直接又は前記併用制御回路部130Bを介して間接的に複数の電気負荷189を駆動制御し、
前記併用制御回路部130Bは、補助マイクロプロセッサSCPUを主体として構成され、
前記開閉センサは、前記主制御回路部120Bに対して直接入力される直接開閉センサ102と、前記併用制御回路部130Bが関与して前記主制御回路部120Bに対して間接入力される間接開閉センサ106によって構成され、
前記アナログセンサは、前記主制御回路部120Bに対して直接入力される前記高速アナログセンサ103であるか、又は、前記併用制御回路部130Bが関与して前記主制御回路部120Bに対して間接入力される前記低速アナログセンサ105であるか、若しくは、前記高速アナログセンサ103よりも信号電圧レベルの変動が緩慢であり、前記低速アナログセンサ105よりも信号電圧レベルの変動が急峻である前記並速アナログセンサ104によって構成され、
前記並速アナログセンサ104は、前記主制御回路部120Bに対して直接入力されている。【００７２】
そして、前記主制御回路部120Bは、第一PS変換器127と第一SP変換器137を介して前記併用制御回路部130Bに設けられた複数のレジスタに対して前記下り通信データDNDをシリアル送信する一方で、前記併用制御回路部130Bは、第二PS変換器138と第二SP変換器128を介して前記主制御回路部120Bに対して上り通信データUPDをシリアル返信し、
前記第一下りデータDND0は、前記レジスタの中の特定のアドレス領域にある高速出力レジスタ132に対して、毎回送信される書込専用コマンドとなっていて、送信データとして高速間接駆動制御信号DOBとなる複数ビットのオン/オフ情報を包含し、
このオン/オフ情報によって、前記複数の電気負荷189の一部又は全部であって、少なくとも高精度なオン/オフ制御タイミングが必要とされる前記高速負荷108bが高速間接駆動され、
前記第二下りデータDND1は、コマンド情報とアドレス情報を包含し、コマンド情報が書込指令であるときに、アドレス情報で指定された低速出力レジスタ133に対して、低速間接駆動制御信号DOCとなる複数ビットのオン/オフ情報を書込むか、定数設定レジスタ134に対して、初期設定又は可変設定される制御定数である数値データを書込み、
前記複数の電気負荷189の一部である前記間接負荷109は前記低速間接駆動制御信号DOCによって間接駆動され、
前記間接開閉センサ106によるオン/オフ信号は、前記上り通信データUPDによって前記併用制御回路部130Bから前記主制御回路部120Bに返信されるようになっている。【００７３】
以上のとおり、この発明の請求項２に関連し、間接入力信号の一部である開閉センサのオン／オフ信号は上り通信データによって併用制御回路部から主制御回路部に返信され、間接入力信号の他の一部である間接アナログセンサによるアナログ信号電圧は、上り通信データによらないで、併用制御回路部が関与しながらも主制御回路部側に間接入力されるようになっている。
従って、実施形態１と同様に、高速応答を必要としない多数の開閉センサを併用制御回路部側に間接接続することによって、主制御回路部に対する入力信号点数を削減することができるとともに、全てのアナログ入力信号について、そのデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて上り通信所要時間を短縮することができ、しかも、併用制御回路部に多チャンネルAD変換器を設ける必要がない特徴がある。【００７４】
前記第二下りデータDND1に含まれる前記コマンド情報は更に、レジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令の少なくとも一方を包含し、
前記レジスタ一括読出指令は、前記アドレス情報には依存せずに、前記併用制御回路部130B内に設けられた複数の前記レジスタの記憶内容を、所定の順序で一括して報告返信するための読出指令であり、
前記レジスタアドレス単位読出指令は、当該コマンド情報に付随する前記アドレス情報に基づいて、前記併用制御回路部130B内に設けられた指定アドレスのレジスタの記憶内容を、報告返信するための読出指令であり、前記レジスタ一括読出指令による一括読出が行われている上り通信期間において前記レジスタアドレス単位読出指令が発生すると、上り返信を中断停止し、既に返信済のデータは主制御回路部120Bにおいて有効としてから、前記レジスタアドレス単位読出指令が実行開始され、
前記上り返信停止指令は、上り返信を中断停止し、既に返信済のデータは主制御回路部120Bにおいて有効とする指令となっている。【００７５】
以上のとおり、この発明の請求項７に関連し、第二下りデータはコマンド情報としてレジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令を備えている。
従って、実施形態１の場合と同様に、通常はレジスタ一括読出指令によって、併用制御回路部側の記憶データを定期的に一括読出を行い、主制御回路部側から緊急に特定記憶データの読出を行いたいときには、一旦上り返信を中断停止して再度一括読出指令を発生することによって、速やかに所望の記憶データを読出しすることがでるとともに、望ましくは、必要とされるデータのアドレスを指定して読出指令を送信することによって所望のデータが得られるので、全データの一括報告返信に要する時間が長くなることはあっても、低速上り通信とすることによって通信制御負担が軽減される特徴がある。【００７６】
前記併用制御回路部130Bに設けられた定数設定レジスタ134は更に、異常情報レジスタ134eを包含し、
前記異常情報レジスタ134eには、入出力配線の一部に断線又は短絡異常が発生したとき、或いは前記第二下りデータDND1に付加された符号点検情報に基づいて判定された下り通信異常が発生したときに、当該異常情報が格納され、
前記併用制御回路部130Bは前記異常情報レジスタ134eに前記異常情報が格納されたときに、前記主制御回路部120Bに対して専用回線による読出要求信号REQを発生し、
前記主制御回路部120Bは、前記読出要求信号REQを受信したことによって、前記レジスタ一括読出指令又は前記レジスタアドレス単位読出指令を発生するようになっている。
以上のとおり、この発明の請求項８に関連し、併用制御回路部は異常情報レジスタを備え異常検出時に主制御回路部に対して読出要求信号を発生し、主制御回路部からの読出指令によって異常発生情報を返信するようになっている。
従って、所定周期で発生する読出指令に依存せずに、異常発生情報を速やかに主制御回路部に報告返信することができるので、通常の読出指令間隔を広くして主制御回路部の制御負担を軽減することができる特徴がある。【００７７】
実施の形態３．
この発明の実施形態３による車載電子制御装置の全体構成ブロック図９について、図１のものとの相違点を中心にしてその構成を説明する。
なお、各図において、同一符号は同一又は相当部分を示しており、図１のものと図９のものとの主な相違点は、主制御回路部120Aに代わって主制御回路部120Cが使用されるとともに、併用制御回路部130Aに代わって併用制御回路部130Cが使用され、主制御回路部120Cは高速ＡＤ変換器124のみを備えていて、内蔵マルチプレクサ125b（図２参照）によって入力チャンネルの選択が行える多チャンネルAD変換器125を備えていない。従って、並速アナログ入力信号ANMと低速アナログ入力信号ANLは、例えば５ビットのチャンネル選択信号によって32点の入力チャンネルが選択できる拡張された間接マルチプレクサ145Cを介して高速ＡＤ変換器124の特定入力チャンネルに入力されるようになっている。【００７８】
図９において、車載電子制御装置100Cは主制御回路部120Cと併用制御回路部130Cを主体として構成され、車載電子制御装置100Cは、図１の場合と同様に外部電源101から給電され、開閉センサ及びアナログセンサとして、複数の直接開閉センサ102と、高速アナログセンサ103と、複数の並速アナログセンサ104と、複数の低速アナログセンサ105と、複数の間接開閉センサ106とが入力され、複数の電気負荷189として、直接負荷108aと、高速負荷108bと、間接負荷109とを駆動制御するようになっている。車載電子制御装置100C内の定電圧電源111、第一デジタル入力インタフェース回路112、高速アナログ入力インタフェース回路113、第一アナログ入力インタフェース回路114a、第二アナログ入力インタフェース回路115a、第二デジタル入力インタフェース回路116、直接出力インタフェース回路118a、第一の間接出力インタフェース回路118b、第二の間接出力インタフェース回路119も図１の場合と同様に構成されている。並速アナログセンサ104と低速アナログセンサ105との扱いの違いは、どちらが高頻度に間接選択レジスタ145Cによって選択されるかどうかの相違となっている。【００７９】
次に、図９のとおり構成されたこの発明の実施形態３による車載電子制御装置について、図１のものとの相違点を中心にしてその作用・動作を詳細に説明する。
まず、図９において、図示しない電源スイッチが閉路すると、主制御回路部120C内のマイクロプロセッサCPUが動作を開始し、主制御回路部120Cに直接入力される直接開閉センサ102と高速アナログセンサ103の動作状態と、併用制御回路部130Cが関与して主制御回路部120Cに間接入力されると並速アナログセンサ104と低速アナログセンサ105と間接開閉センサ106との動作状態と、プログラムメモリ121に格納されている入出力制御プログラムの内容とに応動して、主制御回路部120Cから直接制御される直接負荷108aと、併用制御回路部130Cを介して間接制御される高速負荷108bと低速動作の間接負荷109とが駆動制御されるようになっている。従って、図１では並速アナログセンサ104は主制御回路部120Aに直接入力されていたが、図９では低速アナログセンサ105と同様に拡張された間接マルチプレクサ145Cを介して間接入力されていることになる。【００８０】
主制御回路部120Cから併用制御回路部130Cに送信される送信開始指令信号STD、下りクロック信号CLD、第一下りデータDND0、第二下りデータDND1と、併用制御回路部130Cから主制御回路部120Cに返信される上り通信データUPDは、図３、図４で説明したとおりである。また、併用制御回路部130Cが発生する質問情報と、主制御回路部120Cが発生する回答情報との関係も図１のものと同じである。更に、マイクロプロセッサCPUの送受信制御動作と、これに伴う第一PS変換器127の送信動作と、第二SP変換器128の受信動作については図５で説明したとおりである。また、併用制御回路部130Cの論理制御回路SCNTの制御動作と、これに伴う第一SP変換器137の受信動作と、第二PS変換器138の返信動作については図６で説明したとおりである。【００８１】
以上の説明で明らかなとおり、この発明の実施形態３による車載電子制御装置100Cは、
マイクロプロセッサを主体とする集積回路素子である主制御回路部120Cと、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部130Cとが協同し、前記主制御回路部120Cは、この主制御回路部に対し前記併用制御回路部130Cが関与せずに直接接続された直接入力信号と、前記併用制御回路部130Cが関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部120Cに一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部130Cに間接接接続された複数の電気負荷189を駆動制御するよう構成された車載電子制御装置100Cであって、
前記主制御回路部120Cから前記併用制御回路部130Cに送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部120Cが発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷189のうち、高頻度な制御が必要とされる高速負荷108bは、定期的に毎回送信される前記第一下りデータDND0によって，高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷109は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるとともに、
前記高速負荷108ｂの点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷109の一部又は全部を前記第一下りデータDND0によって制御することも可能である。【００８２】
そして、前記主制御回路部120Cは更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサ103が接続される高速ＡＤ変換器124を備え、
前記並速アナログセンサ104と前記低速アナログセンサ105とは、拡張された間接マルチプレクサ145Cを介して前記高速ＡＤ変換器124に接続され、
前記拡張された間接マルチプレクサ145Cは、前記下り通信データDNDによって前記併用制御回路部130Cの選択レジスタ135に送信された選択データによって、複数アナログ入力チャンネルの一つを選択するようになっている。【００８３】
前記主制御回路部120Cは、複数の開閉センサのオン/オフ状態と、複数のアナログセンサの信号電圧レベルとに応動して、直接又は前記併用制御回路部130Cを介して間接的に複数の電気負荷189を駆動制御し、
前記併用制御回路部130Cは、論理制御回路SCNTを主体として構成され、
前記開閉センサは、前記主制御回路部120Cに対して直接入力される直接開閉センサ102と、前記併用制御回路部130Cが関与して前記主制御回路部120Cに対して間接入力される間接開閉センサ106によって構成され、
前記アナログセンサは、前記主制御回路部120Cに対して直接入力される前記高速アナログセンサ103であるか、又は、前記併用制御回路部130Cが関与して前記主制御回路部120Cに対して間接入力される前記低速アナログセンサ105であるか、若しくは、前記高速アナログセンサ103よりも信号電圧レベルの変動が緩慢であり、前記低速アナログセンサ105よりも信号電圧レベルの変動が急峻である前記並速アナログセンサ104によって構成され、
前記並速アナログセンサ104は、前記併用制御回路部130Cが関与して間接入力されている。【００８４】
そして、前記主制御回路部120Cは、第一PS変換器127と第一SP変換器137を介して前記併用制御回路部130Cに設けられた複数のレジスタに対して前記下り通信データDNDをシリアル送信する一方で、前記併用制御回路部130Cは、第二PS変換器138と第二SP変換器128を介して前記主制御回路部120Cに対して上り通信データUPDをシリアル返信し、
前記第一下りデータDND0は、前記レジスタの中の特定のアドレス領域にある高速出力レジスタ132に対して、毎回送信される書込専用コマンドとなっていて、送信データとして高速間接駆動制御信号DOBとなる複数ビットのオン/オフ情報を包含し、
このオン/オフ情報によって、前記複数の電気負荷189の一部又は全部であって、少なくとも高精度なオン/オフ制御タイミングが必要とされる前記高速負荷108bが高速間接駆動され、
前記第二下りデータDND1は、コマンド情報とアドレス情報を包含し、コマンド情報が書込指令であるときに、アドレス情報で指定された低速出力レジスタ133に対して、低速間接駆動制御信号DOCとなる複数ビットのオン/オフ情報を書込むか、定数設定レジスタ134に対して、初期設定又は可変設定される制御定数である数値データを書込み、
前記複数の電気負荷189の一部である前記間接負荷109は前記低速間接駆動制御信号DOCによって間接駆動され、
前記間接開閉センサ106によるオン/オフ信号は、前記上り通信データUPDによって前記併用制御回路部130Cから前記主制御回路部120Cに返信されるようになっている。【００８５】
以上のとおり、この発明の請求項２に関連し、間接入力信号の一部である開閉センサのオン／オフ信号は上り通信データによって併用制御回路部から主制御回路部に返信され、間接入力信号の他の一部である間接アナログセンサによるアナログ信号電圧は、上り通信データによらないで、併用制御回路部が関与しながらも主制御回路部側に間接入力されるようになっている。
従って、高速応答を必要としない多数の開閉センサを併用制御回路部側に間接接続することによって、主制御回路部に対する入力信号点数を削減することができるとともに、全てのアナログ入力信号について、そのデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて上り通信所要時間を短縮することができ、しかも、併用制御回路部に多チャンネルAD変換器を設ける必要がない特徴がある。【００８６】
前記併用制御回路部130Cに設けられている前記選択レジスタ135に送信された前記選択データは、前記並速アナログセンサ104から前記間接入力信号として入力された複数の並速アナログ入力信号ANMを、前記拡張された間接マルチプレクサ145Cによって選択して、前記主制御回路部120Cに設けられた前記高速ＡＤ変換器124の特定入力チャンネルに入力するとともに、
前記低速アナログセンサ105から入力された複数の低速アナログ入力信号ANLを、前記拡張された間接マルチプレクサ145Cを介して前記高速ＡＤ変換器124の特定入力チャンネルに入力に入力し、
前記高速ＡＤ変換器124は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの入力選択指令を必要としない型式のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して、前記高速アナログセンサ103があればその高速アナログ入力信号ANHが入力されるようになっている。【００８７】
以上のとおり、この発明の請求項４に関連し、主制御回路部は、高速アナログセンサから入力された高速アナログ信号が入力される高速ＡＤ変換器を備え、並速アナログセンサから入力された間接アナログ信号と、低速アナログセンサから入力された間接アナログ信号は、それぞれ拡張された間接マルチプレクサによって選択されて高速ＡＤ変換器を介して主制御回路部に取り込まれ、このマルチプレクサは主制御回路部から送信された選択データによって、アナログ入力チャンネルを選択するようになっている。
従って、並速アナログ入力信号と低速アナログ入力信号のデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて、上り通信所要時間を短縮することができるとともに、併用制御回路部に多チャンネルAD変換器を設ける必要がなく、小型安価に低速アナログ入力信号を主制御回路部に取り込むことができ、低速アナログ入力信号が上り通信に依存していないので、従来の並速アナログ入力信号と同等の処理時間によって主制御回路部に取り込むことができる特徴がある。
また、並速アナログセンサ及び低速アナログセンサから入力された複数のアナログ信号は、選択データによってチャンネル選択を行いながら主制御回路部に読み込むことができるので、主制御回路部の入出力端子数を削減して小型化を図り、高速処理性能をさらに向上させることができる特徴がある。【００８８】
以上のとおり、実施形態３による車載電子制御装置100Cは、多チャンネルＡＤ変換器を持たないので、実施形態１のものに比べて主制御回路部120Cの入力端子数が大幅に削減される特徴があるが、請求項５〜７、請求項９〜12に関する要点と特徴は、実施形態１において説明したとおりである。
即ち、この発明の請求項５に関連しては、低速アナログセンサ105と間接開閉センサ106の入力端子は個別端子又は共用端子となっていて、間接開閉センサ106のオン/オフ信号が、入力ゲート139を介して上り通信データUPDによって主制御回路部120Cに報告返信されるようになっている。
従って、低速アナログセンサが多くて、間接開閉センサが少ないときや、逆の場合において、少ない入力端子数によって入力監視を行うことができるとともに、主制御回路部の入力端子数は増加せずに様々な周辺入力仕様のものに対応できる特徴がある。これは、後述の実施形態４についても同様である。【００８９】
また、この発明の請求項６に関連しては、間接開閉センサ106の一部のオン/オフ信号は、上り通信データUPDによらないで、低速アナログ入力信号ANLとして主制御回路部120Cに取り込まれ、これをデジタル変換することによってオン/オフ信号の状態を判定することができるようになっている。
従って、間接開閉センサのオン/オフ状態を返信する上り通信の頻度を下げても、応急に監視したい間接開閉センサのオン/オフ状態は、これに対応したアナログ入力信号を監視することによって迅速に判定することができる特徴がある。
これは、後述の実施形態４についても同様である。【００９０】
また、この発明の請求項７に関連しては、第二下りデータDND1はコマンド情報としてレジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令を備えている。
従って、通常はレジスタ一括読出指令によって、併用制御回路部側の記憶データを定期的に一括読出を行い、主制御回路部側から緊急に特定記憶データの読出を行いたいときには、一旦上り返信を中断停止して再度一括読出指令を発生することによって、速やかに所望の記憶データを読出しすることがでるとともに、望ましくは、必要とされるデータのアドレスを指定して読出指令を送信することによって所望のデータが得られるので、全データの一括報告返信に要する時間が長くなることはあっても、低速上り通信とすることによって通信制御負担が軽減される特徴がある。これは、後述の実施形態４についても同様である。【００９１】
また、この発明の請求項９に関連しては、併用制御回路部130Cは所定の回答待ち時間をおいて質問情報の内容を更新し、更新する前に得られた回答情報と更新する前の質問情報に対応した正解情報とを対比して、主制御回路部120Cの異常の有無を判定するとともに、質問情報の更新間隔が長すぎると通信異常判定を行うようになっている。
従って、上り通信の送信許可が得られなかったり、上り通信の中断処理によって、質問情報の送信が異常に遅れた場合に異常判定を行うことができる特徴がある。
また、上り通信データUPDに含まれる質問情報は、複数回の上り通信に対して同一質問とし、早期に回答情報が得られたとしても所定の時間をおいて次の質問を発生することによって、主制御回路部が毎回の下り通信で高頻度に回答情報を生成する必要がないようにして、その高速制御負担を軽減し、高速間接駆動制御を可能にする特徴がある。これは、後述の実施形態４についても同様である。【００９２】
また、この発明の請求項10に関連しては、第二下りデータDND1のコマンド情報が無効指令を有し、第二下りデータDND1に含まれるアドレス情報とこれに付随する送信データを無効扱いにすることができるようになっている。
従って、第二下りデータDND1は、運転開始時に多数の初期設定データを順次速やかに送信する必要があるが、常時は定期監視のための回答情報が第一下りデータDND0に比べて圧倒的に緩慢な頻度で定期的に送信されるか、又は滅多に変化しない間接負荷に対する低速間接駆動制御信号が送信されることになるので、常時は無効指令コマンドを用いることによって主制御回路部の高速制御負担を軽減し、高速間接駆動制御を可能にする特徴がある。これは、後述の実施形態４についても同様である。【００９３】
また、この発明の請求項11に関連しては、この発明は車載エンジン制御装置に適用され、下り通信データDNDの送信時間は、クランク角センサの最小信号幅に関連して決定され、上り通信データUPDの返信周期は、エンジンが1/2回転するのに要する最小時間に関連して決定されている。
従って、シリアル通信を介在させて燃料噴射制御や点火制御を行っても、制御精度に大きく影響することはなく、むしろ出力端子数の削減によって主制御回路部を小型・高速化して制御精度を確保し、安価な主制御回路部を得ることができる特徴がある。
また、オン/オフ信号の直接開閉センサと各アナログセンサは、上り通信に依存しないで、主制御回路部に入力されているので、上り通信で要求される通信速度を抑制して通信制御負担が軽減される特徴がある。
これは、後述の実施形態４についても同様である。【００９４】
また、この発明の請求項12に関連しては、高速ＡＤ変換器124の１入力当たりのデジタル変換所要時間は下り通信データDNDの１回の送信時間以下の値となっていて、高速ＡＤ変換器124には高速アナログセンサ103としてノックセンサが接続されるようになっている。
従って、高速アナログセンサは選択データによってチャンネル指定を行わなくても随時にデジタル変換値を読み出すことができるとともに、チャンネル選択が行われる並速アナログ入力信号又は低速アナログ入力信号であっても、前回の下り通信で指定されたアナログ入力信号のデジタル変換値は、次回の下り通信で指定チャンネルが変更される前に、読出しが可能となる特徴がある。これは、後述の実施形態４についても同様である。【００９５】
実施の形態４．
この発明の実施形態４による車載電子制御装置の全体構成ブロック図10について、図９のものとの相違点を中心にしてその構成を説明する。
なお、各図において、同一符号は同一又は相当部分を示しており、図９のものと図10のものとの主な相違点は、主制御回路部120Cに代わって主制御回路部120Dが使用されるとともに、併用制御回路部130Cに代わって併用制御回路部130Dが使用され、併用制御回路部130Dは論理制御回路SCNTから補助マイクロプロセッサSCPUに変更されていることである。また、併用制御回路部130Dには異常情報レジスタ134eが付加されて、ここに異常情報が格納されると主制御回路部120Dに対して、専用回線によって読出要求信号REQを発生するようになっている。また、図９における間接マルチプレクサ145Cに代わって、図10では後段マルチプレクサ114dと、前段マルチプレクサ115dとを縦続接続して構成された間接マルチプレクサ145Dが使用されている。【００９６】
図10において、車載電子制御装置100Dは主制御回路部120Dと併用制御回路部130Dを主体として構成され、車載電子制御装置100Dは、図１・図７・図９の場合と同様に外部電源101から給電され、開閉センサ及びアナログセンサとして、複数の直接開閉センサ102と、高速アナログセンサ103と、複数の並速アナログセンサ104と、複数の低速アナログセンサ105と、複数の間接開閉センサ106とが入力され、複数の電気負荷189として、直接負荷108aと、高速負荷108bと、間接負荷109とを駆動制御するようになっている。車載電子制御装置100D内の定電圧電源111、第一デジタル入力インタフェース回路112、高速アナログ入力インタフェース回路113、第一アナログ入力インタフェース回路114a、第二アナログ入力インタフェース回路115a、第二デジタル入力インタフェース回路116、直接出力インタフェース回路118a、第一の間接出力インタフェース回路118b、第二の間接出力インタフェース回路119も図１・図７・図９の場合と同様に構成されている。【００９７】
但し、並速アナログ入力信号ANMは後段マルチプレクサ114dを介して高速AD変換器124の特定入力チャンネルに入力され、低速アナログ入力信号ANLは前段マルチプレクサ115dを介して後段マルチプレクサ114dの特定入力チャンネルに接続されている。また、後段マルチプレクサ114dと前段マルチプレクサ115dは、選択レジスタ135から出力される４ビットのチャンネル選択信号ｂ0〜ｂ3によって、それぞれが各16点のアナログ入力信号の中の一つを選択するようになっている。但し、選択レジスタ135から出力されるチップセレクト信号ｂ４が論理レベル「Ｌ」のときには、選択回路117を介して後段マルチプレクサ114d側のチャンネル選択信号ｂ0〜ｂ3を強制的に論理レベル「Ｌ」にして、特定入力チャンネルとして＃0チャンネルを指定するようになっている。なお、選択回路117の構成の仕方を変更すると、特定入力チャンネルは＃0〜＃15の任意のチャンネルにすることができる。【００９８】
追加された要素の一つである入出力断線/短絡異常検出回路140は、開閉センサやアナログセンサの入力配線、或いは複数の電気負荷189の出力配線の一部又は全部について断線又は短絡異常の有無を判定し、異常が検出されると異常種別コード（断線か短絡かなど）と異常発生したセンサ或いは負荷の識別番号をセットにして先入れ先出しデータテーブルに格納するものであって、このデータテーブルに格納されたデータは異常検出情報ERRとして、定数設定レジスタ134の一部領域である異常情報レジスタ134eに転送されるようになっている。併用制御回路部130Dは、異常情報レジスタ134eに異常検出情報ERRが格納されると、読出要求信号REQを発生して、専用信号回線を通じて主制御回路部120Dに送信し、主制御回路部120Dは読出指令を発生して、次の上り通信データUPDによって速やかに異常情報を入手することができるようになっている。異常情報レジスタ134eに書き込まれていた異常検出情報が読み出され、続いて他の異常検出情報ERRが発生すると、この異常検出情報ERRは異常情報レジスタ134eに更新書込みされ、再び読出要求信号REQを発生するようになっている。【００９９】
なお、異常情報レジスタ134eには、この入出力断線/短絡異常のほかに、図３（Ｄ）で示した第二下りデータDND1の中のチェックサムデータを参照し、受信データのチェックサムデータと照合して下り通信異常の有無を判定し、下り通信異常が検出されるとその異常コード番号と、第二下りデータDND1の中のアドレスデータとがセットにして書込まれるようになっている。また、図３（Ｄ）で示したコマンドデータとして、読出要求信号REQに応答する専用の読出指令を追加するか、又はレジスタ単位読出指令を読出要求信号REQに応答する専用指令とした場合には、この第二下りデータDND1にはアドレスデータは不要であり、自動的に異常情報レジスタ134eの内容が読み出されることになる。【０１００】
次に、図10のとおり構成されたこの発明の実施形態４による車載電子制御装置について、図９のものとの相違点を中心にしてその作用・動作を詳細に説明する。まず、図10において、図示しない電源スイッチが閉路すると、主制御回路部120D内のマイクロプロセッサCPUが動作を開始し、主制御回路部120Dに直接入力される直接開閉センサ102と高速アナログセンサ103の動作状態と、併用制御回路部130Dが関与して主制御回路部120Cに間接入力される並速アナログセンサ104と低速アナログセンサ105と間接開閉センサ106との動作状態と、プログラムメモリ121に格納されている入出力制御プログラムの内容とに応動して、主制御回路部120Dから直接制御される直接負荷108aと、併用制御回路部130Dを介して間接制御される高速負荷108bと低速動作の間接負荷109とが駆動制御されるようになっている。【０１０１】
従って、図９では並速アナログセンサ104と低速アナログセンサ105とは間接マルチプレクサ145Cを介して主制御回路部120Cに間接入力されていたが、図10では、縦続接続された後段マルチプレクサ114dと前段マルチプレクサ115dとで分担して主制御回路部120Dに間接入力されるようになっている。主制御回路部120Dから併用制御回路部130Dに送信される送信開始指令信号STD、下りクロック信号CLD、第一下りデータDND0、第二下りデータDND1と、併用制御回路部130Dから主制御回路部120Dに返信される上り通信データUPDは、図３、図４で説明したとおりである。また、併用制御回路部130Dが発生する質問情報と、主制御回路部120Dが発生する回答情報との関係も図１・図９のものと同じである。更に、マイクロプロセッサCPUの送受信制御動作と、併用制御回路部130Dの補助マイクロプロセッサSCPUの制御動作は、図８で説明したとおりである。【０１０２】
なお、併用制御回路部が補助マイクロプロセッサSCPUを有する実施形態２と実施形態４の場合では、例えば低速アナログセンサ105として燃料タンクの燃料残量検出センサと、タンク内の燃料圧力センサを含み、エンジン停止中においてタンク内の燃料圧力を監視することによって燃料の蒸散検出を行う制御が容易となり、この場合、補助マイクロプロセッサSCPUは低消費電力のソークタイマとして活用することができる特徴がある。【０１０３】
以上の説明で明らかなとおり、この発明の実施形態４による車載電子制御装置100Dは、
マイクロプロセッサを主体とする集積回路素子である主制御回路部120Dと、当該主制御回路部の外部に設けられて、相互にシリアル信号の交信を行う併用制御回路部130Dとが協同し、前記主制御回路部120Dは、この主制御回路部に対し前記併用制御回路部130Dが関与せずに直接接続された直接入力信号と、前記併用制御回路部130Dが関与する間接入力信号のそれぞれの動作状態に応動して、前記主制御回路部120Dに一部が直接接続されるか、或いは残りの一部又は全部が前記併用制御回路部130Dに間接接接続された複数の電気負荷189を駆動制御するよう構成された車載電子制御装置100Dであって、
前記主制御回路部120Dから前記併用制御回路部130Dに送信される下り通信データDNDは、固定アドレスの第一下りデータDND0と可変アドレスの第二下りデータDND1とが一組となって、前記主制御回路部120Dが発生する送信開始指令信号STDと下りクロック信号CLDに基づいて定期的に直列送信され、
前記複数の電気負荷189のうち、高頻度な制御が必要とされる高速負荷108bは、定期的に毎回送信される前記第一下りデータDND0によって，高速間接駆動制御が行われ、前記第一下りデータDND0によって毎回制御する必要のない低頻度な制御が行われる間接負荷109は、毎回送信されても指定されたアドレスによって送信対象が変化する第二下りデータDND1によって低速間接駆動制御が行われるとともに、
前記高速負荷108ｂの点数に比べて、前記第一下りデータDND0の信号点数に余裕がある場合には、前記間接負荷109の一部又は全部を前記第一下りデータDND0によって制御することも可能である。【０１０４】
そして、前記主制御回路部120Dは更に、前記直接入力信号の一部であるアナログ信号を出力する高速アナログセンサ103が接続される高速ＡＤ変換器124を備え、
前記並速アナログセンサ104と前記低速アナログセンサ105とは、拡張された間接マルチプレクサ145Dを介して前記高速ＡＤ変換器124に接続され、
前記拡張された間接マルチプレクサ145Dは、前記下り通信データDNDによって前記併用制御回路部130Dの選択レジスタ135に送信された選択データによって、複数アナログ入力チャンネルの一つを選択するようになっている。【０１０５】
前記主制御回路部120Dは、複数の開閉センサのオン/オフ状態と、複数のアナログセンサの信号電圧レベルとに応動して、直接又は前記併用制御回路部130Dを介して間接的に複数の電気負荷189を駆動制御し、
前記併用制御回路部130Dは、補助マイクロプロセッサSCPUを主体として構成され、
前記開閉センサは、前記主制御回路部120Dに対して直接入力される直接開閉センサ102と、前記併用制御回路部130Dが関与して前記主制御回路部120Dに対して間接入力される間接開閉センサ106によって構成され、
前記アナログセンサは、前記主制御回路部120Dに対して直接入力される前記高速アナログセンサ103であるか、又は、前記併用制御回路部130Dが関与して前記主制御回路部120Dに対して間接入力される前記低速アナログセンサ105であるか、若しくは、前記高速アナログセンサ103よりもセンサ出力信号の信号電圧レベルの変動が緩慢であり、前記低速アナログセンサ105よりもセンサ出力信号の信号電圧レベルの変動が急峻である前記並速アナログセンサ104によって構成され、
前記並速アナログセンサ104は、前記併用制御回路部130Dが関与して間接入力されるようになっている。【０１０６】
そして、前記主制御回路部120Dは、第一PS変換器127と第一SP変換器137を介して前記併用制御回路部130Dに設けられた複数のレジスタに対して前記下り通信データDNDをシリアル送信する一方で、前記併用制御回路部130Dは、第二PS変換器138と第二SP変換器128を介して前記主制御回路部120Dに対して上り通信データUPDをシリアル返信し、
前記第一下りデータDND0は、前記レジスタの中の特定のアドレス領域にある高速出力レジスタ132に対して、毎回送信される書込専用コマンドとなっていて、送信データとして高速間接駆動制御信号DOBとなる複数ビットのオン/オフ情報を包含し、
このオン/オフ情報によって、前記複数の電気負荷189の一部又は全部であって、少なくとも高精度なオン/オフ制御タイミングが必要とされる前記高速負荷108bが高速間接駆動され、
前記第二下りデータDND1は、コマンド情報とアドレス情報を包含し、コマンド情報が書込指令であるときに、アドレス情報で指定された低速出力レジスタ133に対して、低速間接駆動制御信号DOCとなる複数ビットのオン/オフ情報を書込むか、定数設定レジスタ134に対して、初期設定又は可変設定される制御定数である数値データを書込み、
前記複数の電気負荷189の一部である前記間接負荷109は前記低速間接駆動制御信号DOCによって間接駆動され、
前記間接開閉センサ106によるオン/オフ信号は、前記上り通信データUPDによって前記併用制御回路部130Dから前記主制御回路部120Dに返信されるうおうになっている。【０１０７】
以上のとおり、この発明の請求項２に関連し、間接入力信号の一部である開閉センサのオン／オフ信号は上り通信データによって併用制御回路部から主制御回路部に返信され、間接入力信号の他の一部である間接アナログセンサによるアナログ信号電圧は、上り通信データによらないで、併用制御回路部が関与しながらも主制御回路部側に間接入力されるようになっている。
従って、高速応答を必要としない多数の開閉センサを併用制御回路部側に間接接続することによって、主制御回路部に対する入力信号点数を削減することができるとともに、全てのアナログ入力信号について、そのデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて上り通信所要時間を短縮することができ、しかも、併用制御回路部に多チャンネルAD変換器を設ける必要がない特徴がある。【０１０８】
前記併用制御回路部130Dに設けられている前記選択レジスタ135に送信された前記選択データは、前記並速アナログセンサ104から前記間接入力信号として入力された複数の並速アナログ入力信号ANMを、前記拡張された間接マルチプレクサ145Dの一部となる後段マルチプレクサ114dによって選択して、前記主制御回路部120Dに設けられた前記高速ＡＤ変換器124の特定入力チャンネルに入力するとともに、
前記低速アナログセンサ105から入力された複数の低速アナログ入力信号ANLを、前記拡張された間接マルチプレクサ145Dの一部となる前段マルチプレクサ115dと前記後段マルチプレクサ114dの所定チャンネルを経由して前記高速ＡＤ変換器124の前記特定入力チャンネルに入力し、
前記高速ＡＤ変換器124は、１チャンネル又は複数の入力チャンネルに対応してそれぞれのＡＤ変換回路とバッファメモリを備え、複数入力チャンネルの入力選択指令を必要としない型式のものであって、前記特定入力チャンネルを除く各入力チャンネルに対して、前記高速アナログセンサ103があればその高速アナログ入力信号ANHが入力されるようになっている。【０１０９】
以上のとおり、この発明の請求項４に関連し、主制御回路部は、高速アナログセンサから入力された高速アナログ信号が入力される高速ＡＤ変換器を備え、並速アナログセンサから入力された間接アナログ信号と、低速アナログセンサから入力された間接アナログ信号は、それぞれ拡張された間接マルチプレクサによって選択されて高速ＡＤ変換器を介して主制御回路部に取り込まれ、このマルチプレクサは主制御回路部から送信された選択データによって、アナログ入力チャンネルを選択するようになっている。
従って、並速アナログ入力信号と低速アナログ入力信号のデジタル変換値を上り通信データによって送信する必要がないので、上り通信のデータ量が大幅に抑制されて、上り通信所要時間を短縮することができるとともに、併用制御回路部に多チャンネルAD変換器を設ける必要がなく、小型安価に低速アナログ入力信号を主制御回路部に取り込むことができ、低速アナログ入力信号が上り通信に依存していないので、従来の並速アナログ入力信号と同等の処理時間によって主制御回路部に取り込むことができる特徴がある。
また、並速アナログセンサ及び低速アナログセンサから入力された複数のアナログ信号は、選択データによってチャンネル選択を行いながら主制御回路部に読み込むことができるので、主制御回路部の入出力端子数を削減して小型化を図り、高速処理性能をさらに向上させることができる特徴がある。【０１１０】
前記第二下りデータDND1に含まれる前記コマンド情報は更に、レジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令の少なくとも一方を包含し、
前記レジスタ一括読出指令は、前記アドレス情報には依存せずに、前記併用制御回路部130D内に設けられた複数の前記レジスタの記憶内容を、所定の順序で一括して報告返信するための読出指令であり、
前記レジスタアドレス単位読出指令は、当該コマンド情報に付随する前記アドレス情報に基づいて、前記併用制御回路部130D内に設けられた指定アドレスのレジスタの記憶内容を、報告返信するための読出指令であり、前記レジスタ一括読出指令による一括読出が行われている上り通信期間において前記レジスタアドレス単位読出指令が発生すると、上り返信を中断停止し、既に返信済のデータは主制御回路部120Dにおいて有効としてから、前記レジスタアドレス単位読出指令が実行開始され、
前記上り返信停止指令は、上り返信を中断停止し、既に返信済のデータは主制御回路部120Dにおいて有効とする指令となっている。【０１１１】
以上のとおり、この発明の請求項７に関連し、第二下りデータはコマンド情報としてレジスタ一括読出指令と、上り返信停止指令又はレジスタアドレス単位読出指令を備えている。
従って、実施形態１〜３と同様に、通常はレジスタ一括読出指令によって、併用制御回路部側の記憶データを定期的に一括読出を行い、主制御回路部側から緊急に特定記憶データの読出を行いたいときには、一旦上り返信を中断停止して再度一括読出指令を発生することによって、速やかに所望の記憶データを読出しすることがでるとともに、望ましくは、必要とされるデータのアドレスを指定して読出指令を送信することによって所望のデータが得られるので、全データの一括報告返信に要する時間が長くなることはあっても、低速上り通信とすることによって通信制御負担が軽減される特徴がある。【０１１２】
前記併用制御回路部130Dに設けられた定数設定レジスタ134は更に、異常情報レジスタ134eを包含し、
前記異常情報レジスタ134eには、入出力配線の一部に断線又は短絡異常が発生したとき、或いは前記第二下りデータDND1に付加された符号点検情報に基づいて判定された下り通信異常が発生したときに、当該異常情報が格納され、
前記併用制御回路部130Dは前記異常情報レジスタ134eに前記異常情報が格納されたときに、前記主制御回路部120Dに対して専用回線による読出要求信号REQを発生し、
前記主制御回路部120Dは、前記読出要求信号REQを受信したことによって、前記レジスタ一括読出指令又は前記レジスタアドレス単位読出指令を発生するようになっている。【０１１３】
以上のとおり、この発明の請求項８に関連し、併用制御回路部は異常情報レジスタを備え、異常検出時に主制御回路部に対して読出要求信号を発生し、主制御回路部からの読出指令によって異常発生情報を返信するようになっている。
従って、実施形態２と同様に、所定周期で発生する読出指令に依存せずに、異常発生情報を速やかに主制御回路部に報告返信することができるので、通常の読出指令間隔を広くして主制御回路部の制御負担を軽減することができる特徴がある。【０１１４】
なお、本発明は、その発明の範囲内において、各実施の形態を適宜、変形、省略することができ、また、各実施の形態を必要に応じて組み合わせることもできる。
特に、併用制御回路部が実施形態２と４のように補助マイクロプロセッサＳＣＰＵを有する場合は，入出力断線短絡異常検出回路140のハードウエア構成を単純化して、補助マイクロプロセッサＳＣＰＵの制御プログラムによって手軽に異常検出情報ＥＲＲを生成することができるが、実施形態１と３のように併用制御回路部が補助マイクロプロセッサＳＣＰＵを持たず、論理制御回路ＳＣＮＴで構成されている場合であっても、これに適した入出力断線短絡異常検出回路を構成して、異常検出情報ＥＲＲを生成することが可能である。【０１１５】
また、この発明において使用された様々な用語について、車載電子制御装置がエンジン制御装置である場合を例として、その意味を明らかにしておく。
まず、車載電子制御装置は、主制御回路部と併用制御回路部を主体として構成され、車載電子制御装置には各種の入力センサからの入力信号が接続されるとともに、複数の電気負荷に対する制御信号を発生するようになっている。    
主制御回路部は、マイクロプロセッサと、このマイクロプロセッサと協働するプログラムメモリを主体とする集積回路素子である。
併用制御回路部は主制御回路部とシリアル接続され、主制御回路部から併用制御回路部には下り信号が送信され、併用制御回路部から主制御回路部へは上り信号が返信される。
なお、この発明の目的は前記集積回路素子の入出力端子数を削減することであって、車載電子制御装置全体の入出力端子数を削減することではない。【０１１６】
前記入力センサには、併用制御回路部が関与せずに主制御回路部に入力される直接入力センサと、併用制御回路部が関与して主制御回路部に入力される間接入力センサとがある。
また、前記入力センサにはオン/オフ動作を行う開閉センサと、アナログ信号を発生するアナログセンサとがあり、入力センサが発生する信号は入力信号ということがある。
直接開閉センサ102は、例えばエンジンのクランク角センサ、或いは車速センサのようにエンジン回転と同期して開閉動作を行い、併用制御回路部が関与せずに主制御回路部に対して直接入力信号DIHを供給するようになっている。
間接開閉センサ106は、例えば変速機のギアシフトセンサ、或いはエヤコン操作スイッチのように、エンジン回転速度や車速とは同期せず、主として人為的操作によって開閉動作を行って間接入力信号DILを発生し、併用制御回路部からの上り信号によって主制御回路部に送信されるようになっている。【０１１７】
高速アナログセンサ103は、例えばエンジン音を測定するノックセンサがあり、これはエンジンが高速回転中であっても、その１回転当たりに複数回の波形観測が行えるような高速応答性が必要となり、高速アナログセンサ103が発生する高速アナログ入力信号ANHは、集積回路素子内に設けられた高速ＡＤ変換器124によってをデジタル信号に変換してマイクロプロセッサＣＰＵに取り込むようになっている。
なお、高速ＡＤ変換器は複数入力チャンネルに対応したＡＤ変換回路とバッファメモリを備え、マイクロプロセッサは入力チャンネルの指定を行わなくても、随時読出しバッファメモリを指定するでけで、所望の入力チャンネルのデジタル変換値を取得することができるものとなっている。
低速アナログセンサ105は、例えばエンジンの冷却水の水温センサ、或いは吸気温センサであり、低速アナログセンサ105が発生する複数の間接入力信号DILは、集積回路素子の外部に設けられた間接マルチプレクサ115b・145C・145Dによって選択されて、どれか1点の間接入力信号DILが集積回路素子内に設けられた高速ＡＤ変換器124、又は多チャンネルＡＤ変換器125の特定入力チャンネルに入力されるようになっている。【０１１８】
間接マルチプレクサ115b・145C・145Dは、併用制御回路部が発生するチャンネル選択信号CSLによって、間接入力信号DILを選択するので、このようにしてマイクロプロセッサに入力される信号は併用制御回路部が関与する入力信号となっている。
なお、多チャンネルＡＤ変換器125は内蔵マルチプレクサ125bによって入力チャンネルが選択される逐次変換型のＡＤ変換器であり、複数の入力チャンネルに対して１個のＡＤ変換回路と１個のバッファメモリを備え、マイクロプロセッサによって入力チャンネルの指定が行われると、指定チャンネルのＡＤ変換が行われ、その結果が一つのバッファメモリに格納された後にマイクロプロセッサによって読出しが行われるようになっている。
従って、内蔵マルチプレクサ125bによる入力チャンネルの指定と、デジタル変換値の読出しは、併用制御回路部に依存することなく主制御回路部によって直接実行されるので、間接マルチプレクサ115b・145C・145Dを介さないで、多チャンネルAD変換器125に入力されるアナログ入力信号は直接入力信号の分類となる。【０１１９】
並速アナログセンサ104は、例えばアクセルポジションセンサ、或いはスロットルポジションセンサなどのようにエンジン回転速度の制御に関係し、並速アナログセンサ104が発生する並速アナログ信号ANMはマイクロプロセッサによって常時監視されていて、主制御回路部が多チャンネルAD変換器125を有する場合には直接アナログ入力信号としてこの多チャンネルAD変換器125の各入力チャンネルに入力されるようになっている。（実施形態１・２の場合）
但し、主制御回路部が多チャンネルAD変換器125を内蔵せず、高速ＡＤ変換器124のみを内蔵しているときには、並速アナログ信号ANMは拡張された間接マルチプレクサ145c・145Dを介して高速ＡＤ変換器124の特定入力チャンネルに入力され、複数の並速アナログ信号ANMの選択は併用制御回路部によって行われて、間接アナログ入力信号として扱われることになる。（実施形態３・４の場合）【０１２０】
並速アナログ入力信号ANMを低速アナログ入力信号ANLと同様に、拡張された間接マルチプレクサ145C・145Dによって選択される間接入力信号として扱った場合であっても、例えば７点の並速アナログ入力信号ANMのどれか一つを順次選択し、続いて例えば８点の低速アナログ入力信号ANLのどれか一つを選択し、同様の選択動作を繰り返すなかで、低速アナログ入力信号ANLの選択を順次変更するようにすれば、８順の選択動作の中で並速アナログ入力信号ANMは８回選択され、低速アナログ入力信号ANLは１回の選択が行われ、チャンネル選択信号CSLの出し方によって入力信号の取り込頻度を変更することができるようになっている。
なお、エンジンが正常運転中の場合には、並速アナログ入力信号ANMは低速アナログ入力信号ANLよりも高頻度に読出しされるものと定義されるが、エンジンの始動時においては、まずは車両状態の監視が先行し、例えば冷却水温に異常がないかどうかを確認してから実際の運転が開始される。
従って、冷却水温の変化は緩慢であるから運転中においては高頻度に監視する必要はないが、始動時にはエンジンが始動される前に様々な監視情報の読み取りを完了することができるように高速監視が行えるようになっている。【０１２１】
マイクロプロセッサによって制御される複数の電気負荷189の中で、高速負荷108bは例えば燃料噴射用電磁弁、或いは点火コイルであり、これはエンジンの１回転あたりで複数回の断続動作を行い、断続タイミングも回転角度１度を単位とする精度が求められるものであって、第一下りデータDND0によって毎回送信される高速間接駆動制御信号DOBによって駆動される。
つまり、エンジン回転と同期しているものを「高速」とし、併用制御回路部を経由しているので「間接」と名付けており、「高速負荷」は、詳しくは間接的高速駆動電気負荷と名付けるべきものを簡略表現していることになる。
間接負荷109は、例えばエヤコン用電磁クラッチ、オイルポンプ、負荷電源用リレーなどの補機であり、これはエンジン回転と同期して高速駆動されるものではないので、第二下りデータDND1によって選択送信される低速間接駆動信号DOCによって駆動される。
つまり、「間接負荷」は間接的低速駆動電気負荷と名付けるべきものの簡略表現である。【０１２２】
直接負荷108aは、例えば吸気弁開度を制御する開弁モータであり、これは併用制御回路部を経由しないで、マイクロプロセッサによって直接制御されることがある電気負荷の一例である。          
マイクロプロセッサは、アクセルポジションセンサによる弁開度の指令値と、スロットルポジションセンサによる弁開度の検出値とを比較して、目標弁開度が得られるように負帰還制御を行って直接駆動制御信号DOAを発生しているので高速応答性が必要である。  
但し、負帰還制御を主制御回路部の外部に設けらハードウエアで行うようにした場合には、マイクロプロセッサは弁開度の目標値に比例したパルス幅変調信号を第一下りデータDND0によって送信するような制御を行うことができるので、この場合は開弁モータは「高速負荷」の分類となる。【０１２３】
なお、各図中、同一符合は同一または相当部分を示す。
なお、本発明は、その発明の範囲内において、各実施の形態を適宜、変形、省略、組み合わせることができる．      
【符号の説明】
【０１２４】
100Aから100C  車載電子制御装置、
102  開閉センサ（直接開閉センサ）、
103  アナログセンサ（高速アナログセンサ）、
104  アナログセンサ（並速アナログセンサ）、
105  アナログセンサ（低速アナログセンサ）、
106  開閉センサ（間接開閉センサ）、  108a  直接負荷、
108b  高速負荷、  109  間接負荷、
114d  後段マルチプレクサ、  115b  間接マルチプレクサ、
115d  前段マルチプレクサ
120Aから120C  主制御回路部、  124  高速ＡＤ変換器、
125  多チャンネルＡＤ変換器、  125b  内蔵マルチプレクサ、
127  第一PS変換器、  128  第二SP変換器、
130Aから130C  併用制御回路部、  131  正解情報レジスタ、
132  高速出力レジスタ、  133  低速出力、
134  定数設定レジスタ、  134e  異常情報レジスタ、
135  選択レジスタ、  136a  質問レジスタ、
136b  回答レジスタ、  137  第一SP変換器、
138  第二PS変換器、  139  入力ゲート、
145C、145D  間接マルチプレクサ、  189  電気負荷、
ANH  高速アナログ入力信号、  ANL  低速アナログ入力信号、
ANM  並速アナログ入力信号、  CLD  下りクロック信号、
CPU  マイクロプロセッサ、  DND  下り通信データ、
DND0  第一下りデータ、  DND1  第二下りデータ、
DOA  直接駆動制御信号、  DOB  高速間接駆動制御信号、
DOC  低速間接駆動制御信号、  REQ  読出要求信号、
SCNT  論理制御回路、  SCPU  補助マイクロプロセッサ、
STD  送信開始指令信号、  UPD  上り通信データ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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