(57)【要約】  本開示に係るハーフブリッジ回路は、第１の端子と第３の端子との間電圧又は第１の端子と第２の端子との間電圧が閾値電圧以上の時は、第２の端子と第３の端子との間の電圧の極性に応じて第２の端子から第３の端子へ、又は第３の端子から第２の端子へ電流を流す。第３の端子から第２の端子へ電流を流した時に、第１の端子と第３の端子との間の電圧が閾値電圧以下の範囲において第１の端子と第３の端子との間への印加電圧に対して第２の端子と第３の端子との間の電圧が変化する。スイッチ素子をターンオフ制御する印加電圧は、第１の端子と第３の端子との間へ略ゼロ電圧と負バイアス電圧を切り替えて設定する。第１のスイッチ素子をターンオフ制御するための第１の端子と第３の端子との間へ印加する電圧は、第２のスイッチ素子をターンオフ制御する前に、略ゼロ電圧に切り替える。
2014115553.tif 000002
【特許請求の範囲】
【請求項１】
上アーム及び下アームを有するハーフブリッジ駆動部と、
前記上アーム及び前記下アームを制御する制御回路とを有し、
前記上アームは第１のスイッチ素子を有し、
前記下アームは第２のスイッチ素子を有し、
前記第１のスイッチ素子と前記第２のスイッチ素子は、電流を制御する第１の端子と電流を入出力する第２の端子及び第３の端子を有する半導体素子であり、
前記第１の端子と前記第３の端子との間の電圧又は前記第１の端子と前記第２の端子との間の電圧が閾値電圧以上の時は、前記第２の端子と前記第３の端子との間の電圧の極性に応じて前記第２の端子から前記第３の端子へ、又は前記第３の端子から前記第２の端子へ電流を流し、
前記第３の端子から前記第２の端子へ電流を流した時に、前記第１の端子と前記第３の端子との間の電圧が閾値電圧以下の範囲において前記第１の端子と前記第３の端子との間への印加電圧に対して前記第２の端子と前記第３の端子との間の電圧が変化し、
前記第１のスイッチ素子及び前記第２のスイッチ素子をターンオフ制御する印加電圧は、前記第１の端子と前記第３の端子との間へ略ゼロ電圧と負バイアス電圧を切り替えて設定し、
前記第１のスイッチ素子をターンオフ制御するための前記第１の端子と前記第３の端子との間へ印加する電圧は、前記第２のスイッチ素子をターンオフ制御する前に、略ゼロ電圧に切り替える
ハーフブリッジ回路。
【請求項２】
さらに、
前記上アームと前記下アームとの接続点であり、出力電圧が出力される出力端子と、
前記出力端子に接続され、前記出力電圧が印加されることよって負荷電流が流れる負荷部と、を有し、
前記負荷部は、前記負荷電流の前記出力電圧に対する周波数応答が遅く、
前記負荷電流が前記出力電圧のスイッチング動作によらず前記負荷部の一方向にのみ流れるという特性を有し、
前記第１のスイッチ素子をターンオフ制御するための前記第１の端子と前記第３の端子との間へ印加する電圧は、前記第２のスイッチ素子をターンオン制御する前に、負バイアス電圧に切り替える
請求項１に記載のハーフブリッジ回路。
【請求項３】
さらに、
前記上アームと前記下アームとの接続点であり、出力電圧が出力される出力端子と、
前記出力端子に接続され、前記出力電圧が印加されることよって負荷電流が流れる負荷部をと、有し、
前記負荷部は共振周波数を有し、前記出力電圧のスイッチング周波数が前記共振周波数より大きく、前記負荷電流の位相が前記出力電圧に対して遅れるという特性を有し、
前記第１のスイッチ素子をターンオフ制御するための前記第１の端子と前記第３の端子との間へ印加する電圧は、前記第１のスイッチ素子をターンオフ制御する前に、負バイアス電圧に切り替える
請求項１に記載のハーフブリッジ回路。
【請求項４】
前記第１のスイッチ素子は、
半導体基板の上に形成された窒化物半導体からなる積層体と、
前記積層体の上に互いに間隔をおいて形成されたドレイン端子およびソース端子と、
前記ドレイン端子とソース端子との間に形成されたゲート端子を備えたヘテロ接合電界効果トランジスタである
ことを特徴とする請求項１に記載のハーフブリッジ回路。
【請求項５】
請求項１〜４のいずれか１つに記載のハーフブリッジ回路を２つ用いて構成されたフルブリッジ回路。
【請求項６】
請求項１〜４のいずれか１つに記載のハーフブリッジ回路を３つ用いて構成された３相インバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＡＣ／ＤＣコンバータまたはインバータに用いられるハーフブリッジ回路、及びハーフブリッジ回路から構成されるフルブリッジ回路及び３相インバータ回路に関する。
【背景技術】
【０００２】
特許文献１には、例えば、ハーフブリッジ回路に関する技術が記載されている。特許文献１の図１８には、ＩＧＢＴスイッチ素子４１、４３を含んだハーフブリッジ回路が開示されている。そして、ＩＧＢＴスイッチ素子には、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）４２、４４が逆並列で接続している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９３７０５号公報
【発明の概要】
【０００４】
しかし、特許文献１に記載のハーフブリッジ回路が有するＦＷＤは、ターンオン時又はターンオフ時のスイッチングエネルギーが大きい。例えば、容量値Ｃをもつコンデンサーに電圧が０ＶからＶａになるまで電荷を充電した場合に費やされるエネルギーは（１／２）×Ｃ×Ｖａ×Ｖａである。ここで、ハーフブリッジ回路のスイッチ素子はスイッチング動作をするごとにＬレベル（０Ｖ）からＨレベル（ハーフブリッジ回路の入力電圧Ｖｄｃ）まで出力電圧が変化し、ハーフブリッジ回路は並列接続した２つのＦＷＤを有し、ＦＷＤのアノード／カソード間の寄生容量はＣａｋであるとする。この場合、ハーフブリッジ回路は、スイッチング動作をするごとに、Ｃａｋ×Ｖｄｃ×Ｖｄｃのスイッチングエネルギーが消費され、スイッチング損失の増大に繋がる。以上のような、ＦＷＤによるスイッチング損失の増大は、高周波スイッチにおいては、特に問題となる。
【０００５】
そこで、本開示は、スイッチング損失を低減することが可能なハーフブリッジ回路を提供することを目的とする。
【０００６】
本開示に係るハーフブリッジ回路は、上アーム及び下アームを有するハーフブリッジ駆動部と、上アーム及び下アームを制御する制御回路とを有する。上アームは第１のスイッチ素子を有し、下アームは第２のスイッチ素子を有する。第１のスイッチ素子と第２のスイッチ素子は、電流を制御する第１の端子と電流を入出力する第２の端子及び第３の端子を有する半導体素子である。第１の端子と第３の端子との間の電圧又は第１の端子と第２の端子との間の電圧が閾値電圧以上の時は、第２の端子と第３の端子との間の電圧の極性に応じて第２の端子から第３の端子へ、又は第３の端子から第２の端子へ電流を流す。第３の端子から第２の端子へ電流を流した時に、第１の端子と第３の端子との間の電圧が閾値電圧以下の範囲において第１の端子と第３の端子との間への印加電圧に対して第２の端子と第３の端子との間の電圧が変化する。第１のスイッチ素子及び第２のスイッチ素子をターンオフ制御する印加電圧は、第１の端子と第３の端子との間へ略ゼロ電圧と負バイアス電圧を切り替えて設定する。第１のスイッチ素子をターンオフ制御するための第１の端子と第３の端子との間へ印加する電圧は、第２のスイッチ素子をターンオフ制御する前に、略ゼロ電圧に切り替える。
【０００７】
なお、上記ハーフブリッジ回路において、「上アーム」と「下アーム」を入れ替えても、同様の機能を有するハーフブリッジ回路を提供することができ、この構成も上記ハーフブリッジ回路に包含されるものとする。
【０００８】
本開示に係るハーフブリッジ回路によると、スイッチング損失を低減することが可能となる。このスイッチング損失を低減可能なハーフブリッジ回路は、高周波スイッチにおいて、特に有用となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、ハーフブリッジ回路及び、その周辺素子の構成を示す図である。
【図２Ａ】図２Ａは、比較例としてのＭＯＳスイッチ素子の電気的特性を示す図である。
【図２Ｂ】図２Ｂは、比較例としてのＩＧＢＴスイッチ素子の電気的特性を示す図である。
【図２Ｃ】図２Ｃは、本開示の第１の実施形態および第２の実施形態におけるスイッチ素子の電気的特性を示す図である。
【図３Ａ】図３Ａは、本開示の第１の実施形態に係る第１の動作を説明する図である。
【図３Ｂ】図３Ｂは、本開示の第１の実施形態に係る第１の動作を説明する図である。
【図３Ｃ】図３Ｃは、本開示の第１の実施形態に係る第１の動作を説明する図である。
【図３Ｄ】図３Ｄは、本開示の第１の実施形態に係る第１の動作を説明する図である。
【図４Ａ】図４Ａは、本開示の第１の実施形態に係る第２の動作を説明する図である。
【図４Ｂ】図４Ｂは、本開示の第１の実施形態に係る第２の動作を説明する図である。
【図４Ｃ】図４Ｃは、本開示の第１の実施形態に係る第２の動作を説明する図である。
【図４Ｄ】図４Ｄは、本開示の第１の実施形態に係る第２の動作を説明する図である。
【図５Ａ】図５Ａは、本開示の第２の実施形態に係る動作を説明する図である。
【図５Ｂ】図５Ｂは、本開示の第２の実施形態に係る動作を説明する図である。
【図５Ｃ】図５Ｃは、本開示の第２の実施形態に係る動作を説明する図である。
【図５Ｄ】図５Ｄは、本開示の第２の実施形態に係る動作を説明する図である。
【図５Ｅ】図５Ｅは、本開示の第２の実施形態に係る動作を説明する図である。
【発明を実施するための形態】
【００１０】
（ハーフブリッジ回路の構成に関する説明）
図１は、本開示のそれぞれの実施形態に共通するハーフブリッジ回路の構成及び、その周辺素子を示す図である。
【００１１】
図１に示すように、ハーフブリッジ回路４は、上アーム１、下アーム２、制御回路３を有する。また、上アーム１は、第１の第１のスイッチ素子５とゲート回路Ｈを有し、下アーム２は、第２のスイッチ素子６とゲート回路Ｌを有している。また、ＧＤＨとＧＨ２は制御回路３から上アーム１へ、ＧＤＬとＧＬ２は制御回路３から下アーム２へ出力される制御信号である。なお、ＧＤＨは上アーム１の第１のスイッチ素子５のオン・オフを制御する信号で、ＧＤＬは下アーム２の第２のスイッチ素子６のオン・オフを制御する信号である。なお、制御信号ＧＤＨ、ＧＤＬはＬレベルでスイッチ素子をオフ、Ｈレベルでスイッチ素子をオンとする。ＧＨ２、ＧＬ２はＧＤＨ、ＧＤＬがＬレベルでスイッチ素子をオフさせる時、該スイッチ素子の制御端子電圧を略ゼロ電圧にするか負バイアス電圧にするかを制御する。本開示ではＧＨ２、ＧＬ２はＨレベルで該制御端子電圧を略ゼロ電圧、Ｌレベルで該制御端子電圧を負バイアス電圧とする。なお該制御端子電圧とは後述する第１の端子と第３の端子との間の電圧を意味する。
【００１２】
また、図１に示すように、ハーフブリッジ回路４は、２つのスイッチ素子が接続する接続点において電圧Ｖｏを有し、該接続点から負荷部７に向かって、又は負荷部７から該接続点に向かって電流ＩＬを流す構造となっている。なお、各々のスイッチ素子のゲート端子が第１の端子、入出力端子が第２の端子・第３の端子に対応する。そのため、第１のスイッチ素子５における第３の端子と第２のスイッチ素子６における第２の端子が電気的に接続し、第１のスイッチ素子５における第２の端子はＶＤＣの正極側と接続し、第２のスイッチ素子６における第３の端子はＧＮＤ接続している。
【００１３】
ここで、第１の端子は第１のスイッチ素子５、第２のスイッチ素子６に流れる電流を制御する制御端子の役割を果たす。そして、第１の端子と第３の端子との間の電圧または第１の端子と第２の端子との間の電圧が閾値電圧以上であれば第１のスイッチ素子５、第２のスイッチ素子６の電流は、第２の端子と第３の端子との間の電圧の極性に応じて、第２の端子から第３の端子へ、又は第３の端子から第２の端子へ流れる特徴を有する。
【００１４】
また、第１のスイッチ素子５、第２のスイッチ素子６は、第１の端子と第３の端子との間の電圧が閾値電圧以下の時でかつ第３の端子から第２の端子へ電流が流れるとき、第１の端子と第３の端子との間への印加電圧値に対して第２の端子と第３の端子との間の電圧値が変化するという特徴を有する。
【００１５】
（スイッチ素子に関する説明）
次に、図１において説明した本開示の実施形態におけるスイッチ素子の特徴を、図２Ａ、図２Ｂ、図２Ｃを用いてさらに詳しく説明することにする。
【００１６】
図２Ａは、比較例としてののＭＯＳスイッチ素子、図２Ｂは、比較例としてのＩＧＢＴスイッチ素子、図２Ｃは、本開示の第１の実施形態及び第２の実施形態におけるスイッチ素子のそれぞれの電気的特性を比較した図である。
【００１７】
（比較例としてのスイッチ素子に関する説明）
まず、図２Ａ、図２Ｂにおけるスイッチ素子構成図に示すように、比較例としてのスイッチ素子（従来のＭＯＳスイッチ素子及びＩＧＢＴスイッチ素子）では、構造上の理由により、寄生ダイオード又はＦＷＤがＭＯＳトランジスタ又はＩＧＢＴに逆並列に接続されている。そのため、スイッチ素子のトランジスタが持つ寄生容量と逆並列接続されたＦＷＤの寄生容量によって、ハーフブリッジ回路のスイッチング損失は増大することとなる。なお、逆並列接続された寄生ダイオード又はＦＷＤは、スイッチ素子の電気的特性にも影響を与える。
【００１８】
まず、比較例としてのＭＯＳスイッチ素子の電気的特性について、図２Ａにおける欄ａ−１、欄ａ−３を用いて説明する。欄ａ−１に示すように、Ｖｇｓ（ゲート端子とソース端子との間の電圧）がＶｔｈ（閾値電圧）よりも大きければＩｄｓ（ドレイン端子とソース端子との間の電流）を流すことが可能である。しかし、Ｉｄｓが負の場合、すなわちソース端子からドレイン端子に電流が流れる場合、ＦＷＤ又は寄生ダイオードによって、Ｉｄｓ−Ｖｄｓ特性のＶｄｓは、Ｉｄｓの値によらずＶＦ（ＦＷＤ又は寄生ダイオードの順方向電圧）でクランプされたような（Ｉｄｓの負の値によらず、Ｖｄｓは−ＶＦで固定された）形状の特性曲線となる。また、欄ａ−３に示すように、Ｉｄｓが図のように流れる場合、Ｖｇｓ＜０の領域において、ＶｄｓはＶｇｓの値によらず、−ＶＦに固定される。なお、欄ａ−１で、Ｖｇｓ＝０Ｖまたは、Ｖｇｓ＝−ＶＢの場合には、Ｉｄｓは寄生ダイオードかＦＷＤを通じて流れる。この場合、ＶｄｓはＶＦと同じとなり、Ｉｄｓの変化に対するＶｄｓの変化は、ＶＦの変化と同じになる（図２Ａの欄ａ−１、欄ａ−３参照）。
【００１９】
次に、ＩＧＢＴスイッチ素子の電気的特性について、図２Ｂにおける欄ｂ−１、欄ｂ−３を用いて説明する。ＩＧＢＴスイッチ素子は、その構造上の問題で、コレクタ端子からエミッタ端子に電流は流れるが、エミッタ端子からコレクタ端子には電流が流れない。その特性を補うために、ＩＧＢＴスイッチ素子に逆並列接続の形でＦＷＤが接続されている。欄ｂ−１に示すように、Ｖｇｅ（ゲート端子とエミッタ端子との間の電圧）がＶｔｈ（閾値電圧）よりも大きければＩｃｅ（コレクタ端子とエミッタ端子との間の電流）を流すことが可能である。しかし、ＦＷＤによって、Ｉｃｅ−Ｖｃｅ特性のＶｃｅは、Ｉｃｅの負の値によらずＶＦ（ＦＷＤの順方向電圧）でクランプされたような（Ｉｃｅの負の値によらず、Ｖｃｅは−ＶＦで固定された）形状の特性曲線となる。また、欄ｂ−３に示すように、Ｉｃｅが図のように流れる場合、ＶｃｅはＶｇｅの値によらず−ＶＦに固定される。なお、欄ｂ−１で、Ｖｇｅ＝０Ｖまたは、Ｖｇｅ＝−ＶＢの場合には、ＩｃｅはＦＷＤを通じてエミッタ端子からコレクタ端子へ流れ込む。この場合、ＶｃｅはＶＦと同じとなり、Ｉｃｅの変化に対するＶｃｅの変化はＶＦの変化と同じになる（図２Ｂの欄ｂ−１、欄ｂ−３参照）。
【００２０】
ここで、従来のＭＯＳスイッチ素子又はＩＧＢＴスイッチ素子をハーフブリッジ回路の上アーム及び下アームとして利用することを考える。このようなハーフブリッジ回路においては、ＤＴ時（上アームと下アームのスイッチ素子がオフしている状態の時）に、オフしているスイッチ素子のソース端子又はエミッタ端子に電流が流れ込む場合、オフしているスイッチ素子のＶｇｓ又はＶｇｅに依存せず、Ｖｄｓ又はＶｃｅは−ＶＦとなる。故に、誤点弧を防止するために、オフしている素子のＶｇｓ又はＶｇｅを負バイアス電圧にしても、ＤＴ時スイッチング損失は変化しないという特徴がある。一方で、該ハーフブリッジ回路は、ＦＷＤを有することにより、その寄生容量によるスイッチング損失を有することとなる。
【００２１】
（本開示の実施形態におけるスイッチ素子に関する説明）
一方、図２Ｃにおけるスイッチ素子構成図に示すように、図１におけるスイッチ素子にはＦＷＤ等の寄生容量を有する半導体素子が接続されていない。そのため、従来のＭＯＳスイッチ又はＩＧＢＴスイッチと比較して、ハーフブリッジ回路のスイッチング損失を低減することが可能となる。
【００２２】
次に、図１におけるスイッチ素子の電気的特性について、図２Ｃにおける欄ｃ−１、欄ｃ−３を用いて説明する。
【００２３】
まず、欄ｃ−１に示すように、Ｖ１３（第１の端子と第３の端子との間の電圧）がＶｔｈ（閾値電圧）よりも大きければＩ２３（第２の端子と第３の端子との間の電流）を流すことが可能である。そして、該スイッチ素子にはＦＷＤが無いため、Ｉ２３−Ｖ２３特性はＶＦによりクランプされない。つまり、第２の端子と第３の端子との間の電圧の極性に応じて、第２の端子から第３の端子へ、又は第３の端子から第２の端子へ電流を流すことが可能となる。
【００２４】
また、欄ｃ−３に示すように、該スイッチ素子は、第３の端子から第２の端子へ電流が流れる時に、Ｖ１３（第１の端子と第３の端子との間の電圧）に対してＶ２３（第２の端子と第３の端子との間の電圧）が変化する。
【００２５】
ここで、本開示の実施形態におけるスイッチ素子をハーフブリッジ回路の上アーム及び下アームとして利用することを考える。このようなハーフブリッジ回路においては、ＤＴ時に、オフしているスイッチ素子の第３の端子に電流が流れ込む場合、オフしているスイッチ素子のＶ２３は、Ｖ１３に依存する。そのため、誤点弧を防止するために、オフしている素子のＶ１３を負バイアス電圧にすると、Ｖ２３の電圧も負方向に振れることになる。そのため、ＤＴ時スイッチング損失が増大してしまうという特徴がある。一方で、該ハーフブリッジ回路は、ＦＷＤを有さないので、その分だけスイッチング損失を低減できることとなる。
【００２６】
（本開示の実施形態におけるスイッチ素子のＤＴ時スイッチング損失を低減する方法の説明）
上述したように、本開示の実施形態におけるスイッチ素子を用いたハーフブリッジ回路においては、誤点弧を防止するために、オフしているスイッチ素子のＶ１３を負バイアス電圧にするだけでは、ＤＴ時のスイッチング損失が増大してしまう。そこで、ＤＴ時のスイッチング損失を低減する方法を図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅを用いて、第１の実施形態、第２の実施形態として以下で説明する。
【００２７】
なお、明細書中で使用する「略ゼロ電圧」と「負バイアス電圧」という用語は、説明の簡略化のために用いた用語である。実際に意味している定義は以下の通りである。すなわち、「略ゼロ電圧」とは、その上限電圧をスイッチ素子の制御端子電圧の閾値電圧Ｖｔｈ以下の電圧とし、その下限電圧をＤＴ時スイッチング損失が設計上許容できる値に収まる負電圧とした電圧範囲を意味する。「負バイアス電圧」とは、その上限電圧をスイッチ素子の誤点弧を防止できるスイッチ素子がオフ時の制御端子電圧とし、その下限電圧を特に規定をしない電圧範囲を意味する。
【００２８】
（第１の実施形態）
以下で、第１の実施形態に係る第１の動作と第２の動作を説明する。なお、第１の動作の説明における、「上アーム」についての記載を「下アーム」と読み替えて、第１の動作の説明における「下アーム」についての記載を「上アーム」と読み替えると、第２の動作の説明と同様になる。
【００２９】
（第１の実施形態に係る第１の動作の説明）
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄは、本開示の第１の実施形態に係る第１の動作を説明するための図である。この第1の動作においては、ハーフブリッジ回路４の負荷部７の印加電圧に対する負荷電流ＩＬの周波数応答特性が、ハーフブリッジ回路４のスイッチング動作周波数に対して遅い。そのため、負荷電流ＩＬがハーフブリッジ回路４の出力電圧Ｖｏのスイッチング動作によらず一方向にのみ流れている。そして、Ｖｏの平均電圧が負荷部７と第１のコンデンサー８、第２のコンデンサー９との接続点電圧Ｖｃより大きい場合の動作説明図である。具体的には、図３Ａは、ハーフブリッジ回路４から負荷部７に流れる電流ＩＬの流れを示す図である。図３Ｂは、制御回路３から上アーム１及び下アーム２に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第１の端子と第３の端子との間の電圧の変化を示す図である。なお、上アーム１が有する第１のスイッチ素子５の第１の端子と第３の端子との間の電圧をＧＨ−Ｖｏとし、下アーム２が有する第２のスイッチ素子６の第１の端子と第３の端子との間の電圧をＧＬとする。図３Ｃは、図３Ｂにおける制御信号のタイミングチャートに応じた、ハーフブリッジ回路の出力電圧Ｖｏ、負荷部７を流れる負荷電流ＩＬの変化を示す図である。図３Ｄは、図３Ｂにおける制御信号のタイミングチャートに応じた、それぞれのアームが有する第２のスイッチ素子６におけるＶ２３、Ｉ２３、スイッチング損失の変化を示す図である。
【００３０】
まず、図３Ａに示すように、ハーフブリッジ回路４及びその周辺素子の構成は、図１と同様なので説明を省略する。
【００３１】
次に、本実施形態の制御回路３内の信号の生成過程について述べる。なお、制御回路３内の図面および符号の説明については省略する。
【００３２】
なおＧＤＨ、ＧＤＬ、ＧＨ２、ＧＬ２のＨレベル、Ｌレベルの機能は上述の（ハーフブリッジ回路の構成に関する説明）を参照のこと。
【００３３】
制御信号ＧＤＨとＧＬ２は、制御回路３により、図示されていない上アーム１を駆動する駆動信号ＧＤＨ０から生成される。制御信号ＧＤＨは駆動信号ＧＤＨ０を時間Ｔだけ遅延させた信号である。
【００３４】
上アーム１の第１のスイッチ素子５をターンオフさせるために、制御信号ＧＤＨのＨレベルからＬレベルの遷移は、駆動信号ＧＤＨ０がＨレベルからＬレベルに遷移してから、時間Ｔ後に起こす。制御信号ＧＤＨがＨレベルからＬレベルに遷移する時点から時間Ｔ１前に制御信号ＧＬ２はＬレベルからＨレベルに遷移する。また、上アーム１の第１のスイッチ素子５をターンオンさせるために、制御信号ＧＤＨのＬレベルからＨレベルの遷移は、駆動信号ＧＤＨ０がＬレベルからＨレベルに遷移してから、時間Ｔ後に起こす。制御信号ＧＤＨがＬレベルからＨレベルに遷移する時点から時間Ｔ２前に、制御信号ＧＬ２はＨレベルからＬレベルに遷移する。
【００３５】
制御信号ＧＤＬとＧＨ２は、制御回路３により、図示されていない下アーム２を駆動する駆動信号ＧＤＬ０から生成される。制御信号ＧＤＬは駆動信号ＧＤＬ０を時間Ｔだけ遅延させた信号である。
【００３６】
下アーム２の第２のスイッチ素子６をターンオフさせるために、制御信号ＧＤＬのＨレベルからＬレベルの遷移は、駆動信号ＧＤＬ０がＨレベルからＬレベルに遷移してから、時間Ｔ後に起こす。制御信号ＧＤＬがＨレベルからＬレベルに遷移する時点から時間Ｔ１前に、制御信号ＧＨ２はＬレベルからＨレベルに遷移する。また、下アーム２の第２のスイッチ素子６をターンオンさせるために、制御信号ＧＤＬのＬレベルからＨレベルの遷移は、駆動信号ＧＤＬ０がＬレベルからＨレベルの遷移してから、時間Ｔ後に起こす。制御信号ＧＤＬがＬレベルからＨレベルの遷移する時点から時間Ｔ２前に制御信号ＧＨ２はＨレベルからＬレベルに遷移する。
【００３７】
次に、制御回路３によるハーフブリッジ回路４への作用について説明する。図３Ｂに示すように、上アーム１が有する第１のスイッチ素子５に出力される制御信号ＧＤＨがオン状態からオフ状態にターンオフするＴ１時間前に、制御信号ＧＬ２を変化させることを考える。ここで、下アーム２のオフ状態の第２のスイッチ素子６の電流制御電圧である第１の端子と第３の端子との間の電圧ＧＬが略ゼロ電圧になるように、制御信号ＧＬ２を変化させる。そうすると、図３Ｃに示すように、制御信号ＧＬ２を変化させてからＴ１時間後のＤＴ期間（上アーム１と下アーム２の各スイッチ素子がオフしている状態が継続している期間）において、Ｖｏが略ゼロ電圧レベル以下になる。この時、下アーム２の第２のスイッチ素子６の電流制御電圧Ｖ１３（ＧＬ）が略ゼロ電圧になるので、下アーム２の第２のスイッチ素子６の電圧Ｖ２３は、略−Ｖｔｈとなる（図２Ｃにおける欄ｃ−３参照）。つまり、ＤＴ時スイッチング損失を従来のスイッチ素子（図２Ａ、図２Ｂ参照）を使った場合と同じ程度にすることが可能となる。
【００３８】
また、下アーム２の第２のスイッチ素子６のＶ１３（ＧＬ）が略ゼロ電圧を継続した場合、図３Ｂに示すように、上アーム１が有する第１のスイッチ素子５に出力される制御信号ＧＤＨがオフ状態からオン状態にターンオンする時、下アーム２が有する第２のスイッチ素子６に誤点弧が生じる恐れがある。これは以下のメカニズムが働くからである。まず第１に、上アーム１の第１のスイッチ素子５の電流制御電圧Ｖ１３（ＧＨ−Ｖｏ）が上昇することによって、上アーム１の第１のスイッチ素子５の電圧Ｖ２３が減少する。この現象は図２Ｃの欄ｃ−１の第一象限（Ｉ２３＞０，Ｖ２３＞０の領域）で、Ｉ２３がある任意の値で固定されているが、Ｖ１３が増大していった場合の結果を示している。この場合、Ｖ１３＞Ｖｔｈの特性曲線はより傾きが急になり、上述の任意の固定値Ｉ２３に対してＶ２３は、Ｖ１３の増大に伴い、減少する。以上の結果として、Ｖｏが上昇する。次に、Ｖｏが上昇すると図示されていない下アーム２の第２のスイッチ素子６の第２の端子と第１の端子との間の寄生容量により第２のスイッチ素子６のＶ１３（ＧＬ）が上昇する。その結果、誤点弧が生じる恐れがある。ここで、本実施形態においては、上アーム１が有する第１のスイッチ素子５に出力される制御信号ＧＤＨがオフ状態からオン状態にターンオンするＴ２時間前に、制御信号ＧＬ２を変化させ、下アーム２のオフ状態（下アームの第２のスイッチ素子６の電流制御電圧Ｖ１３（ＧＬ）が略ゼロ電圧の状態）の第２のスイッチ素子６の電流制御電圧Ｖ１３（ＧＬ）が負バイアス電圧になるように変化させる。この制御により、第１のスイッチ素子５がターンオンすることに伴い電圧ＧＬが略ゼロ電圧を超えることが無くなり、誤点弧が発生するのを防ぐことができるという効果がある。
【００３９】
なお、負荷電流ＩＬがハーフブリッジ回路４から負荷部７へ流れる場合、第１のスイッチ素子５、第２のスイッチ素子６が共にオフしたＤＴ時において、負荷電流ＩＬは第２のスイッチ素子６の第３の端子から第２の端子に向かって流れることとなる。
【００４０】
以上のように、本実施形態においては、ＦＷＤをスイッチ素子に並列接続しないことによりＦＷＤ等の寄生容量によるスイッチング損失を削減し、誤点弧を防止した上でなお、ＦＷＤをスイッチ素子に並列接続したのと同程度のＤＴ時スイッチング損失の低減を可能とすることができる。このことは、図３Ｄからも理解できる。
【００４１】
なお、ＦＷＤのアノード−カソード間寄生容量はスイッチ素子のＣｏｓｓ寄生出力容量とほぼ同等の大きさであるから、本開示の実施形態におけるハーフブリッジ回路は寄生容量によるスイッチング損失を、従来に比べて半減できることになる。
【００４２】
（第１の実施形態に係る第２の動作の説明）
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄは、本開示の第１の実施形態に係る第２の動作を説明するための図である。第２の動作においては、ハーフブリッジ回路４の負荷部７の印加電圧に対する負荷電流ＩＬの周波数応答特性が、ハーフブリッジ回路４のスイッチング動作周波数に対して遅い。そのため、負荷電流ＩＬがハーフブリッジ回路４の出力電圧Ｖｏのスイッチング動作によらず一方向にのみ流れている。そして、Ｖｏの平均電圧が負荷部７と第１のコンデンサー８、第２のコンデンサー９との接続点電圧Ｖｃより小さい場合の動作説明図である。具体的には、図４Ａは、負荷部７からハーフブリッジ回路４に流れる電流ＩＬの流れを示す図である。図４Ｂは、制御回路３から上アーム１及び下アーム２に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第１の端子と第３の端子との間の電圧の変化を示す図である。図４Ｃは、図４Ｂにおける制御信号のタイミングチャートに応じた、Ｖｏ、ＩＬの変化を示す図である。図４Ｄは、図４Ｂにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるＶ２３、Ｉ２３、スイッチング損失の変化を示す図である。
【００４３】
まず、図４Ａに示すように、ハーフブリッジ回路４及びその周辺素子の構成は、図１と同様なので説明を省略する。
【００４４】
次に、図４Ａに示すように、下アーム２が有する第２のスイッチ素子６に出力される制御信号ＧＤＬがオン状態からオフ状態にターンオフするＴ１時間前に、制御信号ＧＨ２を変化させることを考える。ここで、上アーム１のオフ状態の第１のスイッチ素子５の電流制御電圧Ｖ１３（ＧＨ−Ｖｏ）が略ゼロ電圧になるように、制御信号ＧＨ２を変化させる。そうすると、図４Ｃに示すように、制御信号ＧＨ２を変化させてからＴ１時間後のＤＴ期間において、Ｖｏが略Ｖｄｃ以上になる。この時、上アーム１の第１のスイッチ素子５の電流制御電圧Ｖ１３（ＧＨ−Ｖｏ）が略ゼロ電圧になるので、上アーム１の第１のスイッチ素子５のＶ２３は、略−Ｖｔｈとなる（図２Ｃにおける欄ｃ−３参照）。つまり、ＤＴ時スイッチング損失を従来のスイッチ素子（図２Ａにおけるａ列、図２Ｂにおけるｂ列で説明したスイッチ素子）を使った場合と同じ程度にすることが可能となる。
【００４５】
また、図４Ｂに示すように、下アーム２が有する第２のスイッチ素子６に出力される制御信号ＧＤＬがオフ状態からオン状態にターンオンする時、上アーム１が有する第１のスイッチ素子５に誤点弧が生じる恐れがある。これは以下のメカニズムが働くからである。まず第１に、下アーム２の第２のスイッチ素子６の電流制御電圧Ｖ１３（ＧＬ）が上昇することによって、下アーム２の第２のスイッチ素子６のＶ２３が減少する。この現象は、上述の第１の実施形態に係る第１の動作の説明で、上アーム１の第１のスイッチ素子５のＶ２３の減少と同じことなのでその説明を省略する。Ｖ２３の減少の結果、Ｖｏが下降する。次に、Ｖｏが下降するとそれに応じて上アーム１の第１のスイッチ素子５の第１の端子電圧ＧＨも下降する（ＧＨ−Ｖｏはほぼ一定値を維持しようとする。）。次に、ＧＨが下降すると、図示されていない上アーム１の第１のスイッチ素子５の第２の端子と第１の端子との間の寄生容量により、第１のスイッチ素子５のＶ２３（ＧＨ−Ｖｏ）が上昇する。この結果、誤点弧が生じる恐れがある。ここで、本実施形態においては、下アーム２が有する第２のスイッチ素子６に出力される制御信号ＧＤＬがオフ状態からオン状態にターンオンするＴ２時間前に、制御信号ＧＨ２を変化させ、上アーム１のオフ状態（上アーム１の第１のスイッチ素子５の電流制御電圧Ｖ１３（ＧＨ−Ｖｏ）が略ゼロ電圧の状態）の第１のスイッチ素子５の電流制御電圧Ｖ１３（ＧＨ−Ｖｏ）が負バイアス電圧になるように変化させる。この制御により、第２のスイッチ素子６がターンオンすることに伴い電圧ＧＨ−Ｖｏが略ゼロ電圧を超えることが無くなり、誤点弧が発生するのを防ぐことができるという効果がある。
【００４６】
なお、負荷電流ＩＬが負荷部７からハーフブリッジ回路４へ流れる場合、第１のスイッチ素子５、６が共にオフしたＤＴ時において、負荷電流ＩＬは第１のスイッチ素子５の第３の端子から第２の端子に向かって流れることとなる。
【００４７】
以上のように、本実施形態においては、ＦＷＤをスイッチ素子に並列接続しないことによりＦＷＤ等の寄生容量によるスイッチング損失を削減し、誤点弧を防止した上でなお、ＦＷＤをスイッチ素子に並列接続したのと同程度のＤＴ時スイッチング損失の低減を可能とすることができる。このことは、図４Ｄからも理解できる。
【００４８】
なお、ＦＷＤのアノード−カソード間寄生容量はスイッチ素子のＣｏｓｓ寄生出力容量とほぼ同等の大きさであるから、本開示の実施形態におけるハーフブリッジ回路は寄生容量によるスイッチング損失を、従来に比べて半減できることになる。
【００４９】
なお、上述のように、第１の動作の説明における、「上アーム」についての記載を「下アーム」と読み替えて、第１の動作の説明における「下アーム」についての記載を「上アーム」と読み替えると、第２の動作の説明と同様になることを再度、付け加えておく。
【００５０】
（第２の実施形態）
図５Ａは、ハーフブリッジ回路４と負荷部７との間を流れる電流ＩＬの流れを示す図である。図５Ｂは、ハーフブリッジ回路４の出力電圧Ｖｏと負荷電流ＩＬの関係を示した波形図である。図５Ｃは、制御回路３から上アーム１及び下アーム２に出力される制御信号のタイミングチャート及び、それぞれのアームが有するスイッチ素子の第１の端子と第３の端子との間の電圧の変化を示す図である。図５Ｄは、図５Ｃにおける制御信号のタイミングチャートに応じた、Ｖｏ、ＩＬの変化を示す図である。図５Ｅは、図５Ｃにおける制御信号のタイミングチャートに応じた、それぞれのアームが有するスイッチ素子におけるＶ２３、Ｉ２３、スイッチング損失の変化を示す図である。
【００５１】
まず、図５Ａに示すように、ハーフブリッジ回路４及びその周辺素子の構成は、図１と同様なので説明を省略する。
【００５２】
次に、本実施形態の制御回路３内の信号の生成過程について述べる。なお、制御回路３内の図面および符号の説明については省略する。
【００５３】
なおＧＤＨ、ＧＤＬ、ＧＨ２、ＧＬ２のＨレベル、Ｌレベルの機能は上述の（ハーフブリッジ回路の構成に関する説明）を参照のこと。
【００５４】
制御回路３により、制御信号ＧＤＨは図示されていない上アーム１の駆動信号ＧＤＨ０から生成される。制御回路３により、制御信号ＧＤＬは図示されていない下アーム２の駆動信号ＧＤＬ０から生成される。制御信号ＧＤＨは駆動信号ＧＤＨ０を時間Ｔだけ遅延させた信号である。制御信号ＧＤＬは駆動信号ＧＤＬ０を時間Ｔだけ遅延させた信号である。また、制御信号ＧＨ２とＧＬ２は駆動信号ＧＤＨ０とＧＤＬ０から生成される。
【００５５】
制御信号ＧＤＨのＨレベルからＬレベルへの遷移は、駆動信号ＧＤＨ０がＨレベルからＬレベルに遷移してから、時間Ｔ後に起こす。制御信号ＧＤＨがＨレベルからＬレベルに遷移する時点から時間Ｔ１前に、制御信号ＧＬ２はＬレベルからＨレベルに遷移する。また同じく、制御信号ＧＤＨがＨレベルからＬレベルに遷移する時点から時間Ｔ３前に、制御信号ＧＨ２はＨレベルからＬレベルに遷移する。但し、この制御信号ＧＨ２が変化した瞬間では、制御信号ＧＤＨはＨレベルであるので第１のスイッチ素子５の第１の端子と第３の端子との間の電圧ＧＨ−Ｖｏは正の電圧であり、略ゼロ電圧でも負バイアスでもない。制御信号ＧＤＨがＬレベルに遷移した瞬間から第１のスイッチ素子５の第１の端子と第３の端子との間の電圧ＧＨ−Ｖｏは負バイアスとなる。
【００５６】
制御信号ＧＤＬのＨレベルからＬレベルへの遷移は、駆動信号ＧＤＬ０がＨレベルからＬレベルに遷移してから、時間Ｔ後に起こす。制御信号ＧＤＬがＨレベルからＬレベルに遷移する時間Ｔ１前に制御信号ＧＨ２はＬレベルからＨレベルに遷移する。また同じく、制御信号ＧＤＬがＨレベルからＬレベルに遷移する時点から時間Ｔ３前に、制御信号ＧＬ２はＨレベルからＬレベルに遷移する。但し、この制御信号ＧＬ２が変化した瞬間では、制御信号ＧＤＬはＨレベルであるので、第２のスイッチ素子６の第１の端子と第３の端子との間の電圧ＧＬは正の電圧であり、略ゼロ電圧でも負バイアスでもない。制御信号ＧＤＬがＬレベルに遷移した瞬間から、第２のスイッチ素子６の第１の端子と第３の端子との間の電圧ＧＬは負バイアスとなる。
【００５７】
次に、制御回路３によるハーフブリッジ回路４への作用について説明する。
【００５８】
図５Ａにおいて、負荷部７の印加電圧に対する負荷電流ＩＬの周波数応答特性は、位相が遅れる特徴を有するものを想定している。そして、ハーフブリッジ回路４の出力電圧Ｖｏのスイッチング周波数が負荷部７を流れる負荷電流ＩＬの周波数特性の共振周波数又はカットオフ周波数より少しだけ大きいか又は小さい場合に、図５Ｂに示すように、負荷電流ＩＬはハーフブリッジ回路の出力電圧Ｖｏのスイッチング動作に対して遅れた位相を有することになる。図５Ｂに示すような動作をするハーフブリッジ回路は共振インバータ動作を行うハーフブリッジ回路と呼ばれる。
【００５９】
なお、図５Ｂにおいて、ＶｏがＬレベル（Ｇｎｄレベル又は略０Ｖレベル）からＨレベル（略Ｖｄｃレベル）に遷移する期間（（１）の時点から（２）の時点までの期間）においては、ＩＬは負方向すなわち負荷部７からハーフブリッジ回路４へ電流が流れている。また、ＶｏがＨレベルからＬレベルに遷移する期間（（３）の時点から（４）の時点までの期間）においては、ＩＬは正方向すなわちハーフブリッジ回路４から負荷部７へ電流が流れている。
【００６０】
ここで、（１）の時点又は（２）の時点における上アーム１の第１のスイッチ素子５と下アーム２の第２のスイッチ素子６の動作について、図５Ｃを用いて詳しく説明する。
【００６１】
まず、図５Ｃに示すように、ＶｏのＬレベルからＨレベルへの遷移（（１）の時点から（２）の時点までのＤＴ期間参照）は、下アーム２の第２のスイッチ素子６がオン状態からオフ状態にターンオフすることで生じる。その後、第１のスイッチ素子５と第２のスイッチ素子６が共にオフ状態であるＤＴ期間後に、第１のスイッチ素子５がターンオンする（（２）の時点参照）。
【００６２】
ここで、ＶｏがＬレベルからＨレベルへと遷移する際に、オフしている第１のスイッチ素子５の制御端子電圧Ｖ１３（ＧＨ−Ｖｏ）は、第１のスイッチ素子５の第１の端子と第２の端子の間にある寄生容量の影響を受ける。しかし、図５Ｃに示すように、ＶｏがＬレベルからＨレベルへと遷移（（１）の時点から（２）の時点までのＤＴ期間参照）する際に、第１のスイッチ素子５の制御電圧Ｖ１３（ＧＨ−Ｖｏ）は負電圧側に振られるので、第１のスイッチ素子５の誤点弧は生じない。
【００６３】
また、第１のスイッチ素子５のターンオン時（（２）の時点参照）の直前では、ハーフブリッジ回路４の出力電圧ＶｏはＶｄｃ＋Ｖｔｈのレベルの電圧であった。しかし、ターンオン直後において、Ｈレベルに戻ることになる。従って、第１のスイッチ素子５がターンオンすることによる出力電圧Ｖｏの変化はＶｔｈと非常に小さく、かつ、高い電圧から低い電圧へ変化するために、既にオフしている第２のスイッチ素子６は第２の端子と第１の端子との間の寄生容量による影響で誤点弧することはない。
【００６４】
また、第１のスイッチ素子５がターンオンする時のＶ２３の変化は小さく、いわゆるゼロボルト・スイッチング（ＺＶＳ）と称されるもので、ターンオン時のスイッチングエネルギーは非常に小さい。
【００６５】
次に、（３）の時点又は（４）の時点における上アーム１の第１のスイッチ素子５と下アーム２の第２のスイッチ素子６の動作について、図５Ｃを用いて詳しく説明する。
【００６６】
まず、図５Ｃに示すように、ＶｏのＨレベルからＬレベルへの遷移（（３）の時点から（４）の時点までのＤＴ期間参照）は、上アーム１の第１のスイッチ素子５がオン状態からオフ状態にターンオフすることで生じる。その後、第１のスイッチ素子５と第２のスイッチ素子６が共にオフ状態であるＤＴ期間後に、第２のスイッチ素子６がターンオンする（（４）の時点参照）。
【００６７】
ここで、ＶｏがＨレベルからＬレベルへと遷移する際に、オフしている第２のスイッチ素子６の制御端子電圧Ｖ１３（ＧＬ）は、第２のスイッチ素子６の第１の端子と第２の端子の間にある寄生容量の影響を受ける。しかし、図５Ｃに示すように、ＶｏがＨレベルからＬレベルへと遷移（（３）の時点から（４）の時点までのＤＴ期間参照）する際に、第２のスイッチ素子６の制御電圧Ｖ１３（ＧＬ）は負電圧側に振られるので、第２のスイッチ素子６の誤点弧は生じない。
【００６８】
また、第２のスイッチ素子６のターンオン時（（４）の時点参照）の直前では、ハーフブリッジ回路４の出力電圧Ｖｏは−Ｖｔｈのレベルの電圧であった。しかし、ターンオン直後において、Ｌレベルに戻ることになる。
【００６９】
従って、第２のスイッチ素子６がターンオンすることによる出力電圧Ｖｏの変化はＶｔｈと非常に小さく、かつ、低い電圧から高い電圧へ変化するために、既にオフしている第１のスイッチ素子５は第２の端子と第１の端子との間の寄生容量による影響で誤点弧することはない。
【００７０】
また、第２のスイッチ素子６がターンオンする時のＶ２３の変化は小さく、いわゆるゼロボルト・スイッチング（ＺＶＳ）と称されるもので、ターンオン時のスイッチングエネルギーは非常に小さい。
【００７１】
前述の説明からも分かるように、本実施形態に係る共振インバータ動作を行うハーフブリッジ回路は、ターンオン時のスイッチング損失が無く、誤点弧も生じない。そのため、共振インバータ動作を行うハーフブリッジ回路では、ターンオフ時のスイッチング損失とＤＴ時のスイッチング損失を検討すればよい。
【００７２】
ターンオフ時のスイッチング損失は２種類に分類することが可能である。
【００７３】
一つ目は、ハーフブリッジ回路が有するＦＷＤ等の寄生出力容量に起因する。しかし、本開示の実施形態におけるスイッチ素子にはＦＷＤが接続されていない。そのため、ＦＷＤに起因するスイッチング損失は従来に比べて低減できている。
【００７４】
二つ目は、スイッチ素子であるトランジスタに起因するトランジスタ損失である。スイッチ素子のターンオフ時に、Ｃｒｓｓ寄生容量（本開示の実施形態におけるスイッチ素子においては、第１の端子と第２の端子との間の寄生容量に相当）や第３の端子（ソース端子）のインダクタンス等を通して、トランジスタの制御端子（本開示の実施形態におけるスイッチ素子においては、第１の端子に相当）は負帰還動作を受ける。その際、トランジスタがオン状態になってしまうことがある。その結果、トランジスタ内に負荷電流ＩＬの一部が流れてしまい、トランジスタのスイッチング損失が発生する。これをトランジスタ損失と定義する。
【００７５】
トランジスタ損失を防ぐ方法として、スイッチ素子のターンオフ時に、スイッチ素子の第１の端子と第３の端子との間に負バイアス電圧（−ＶＢ）を印加する方法がある。負バイアス電圧を印加することで、Ｃｒｓｓ寄生容量やソース端子のインダクタンス等を通してトランジスタの制御端子が負帰還動作を受けたとしても、トランジスタがオン状態になることを防ぐことができる。
【００７６】
しかし、ターンオフ時のトランジスタ損失を防ぐために、スイッチ素子の第１の端子と第３の端子との間へ負バイアス電圧（−ＶＢ）を与えると、第２の端子と第３の端子との間の電圧が大きくなる。そのため、従来のスイッチ素子（図２Ａ、図２Ｂ参照）と比較して、ＤＴ時スイッチング損失が増大してしまうという問題がある。
【００７７】
この問題を解決する方法を図５Ｃ、図５Ｄを参照して、詳細に説明する。
【００７８】
前述のように、ＶｏのＬレベルからＨレベルへの遷移（（１）の時点から（２）の時点までのＤＴ期間参照）は、下アーム２の第２のスイッチ素子６がオン状態からオフ状態にターンオフすることで生じる。その後、第１のスイッチ素子５と第２のスイッチ素子６が共にオフ状態であるＤＴ期間後に、第１のスイッチ素子５がターンオンする（（２）の時点参照）。第２のスイッチ素子６がターンオフすることで、出力電圧ＶｏがＨレベルに達した際に、オフしている第１のスイッチ素子５の第３の端子から第２の端子に向かって負荷電流ＩＬが流れる。ここで、前述したように、ターンオフ時のトランジスタ損失を無くすために第１のスイッチ素子５の電圧Ｖ１３に負バイアス電圧（−ＶＢ）を与えると、第１のスイッチ素子５の電圧Ｖ２３は−（Ｖｔｈ＋ＶＢ）となる（図２Ｃの欄ｃ−１及び欄ｃ−３参照）。ＤＴ期間中、第１のスイッチ素子５の電圧Ｖ２３は−（Ｖｔｈ＋ＶＢ）であるため、負バイアス電圧（−ＶＢ）によるＤＴ時スイッチング損失が増大してしまう。
【００７９】
そこで、第２のスイッチ素子６がオフ制御される時点（時点（１）参照）よりＴ１時間前に、オフ制御されている第１のスイッチ素子５の電圧Ｖ１３（ＧＨ−Ｖｏ）が略ゼロ電圧になるように制御信号ＧＨ２を変化させる。この制御信号ＧＨ２の変化によって、第１のスイッチ素子５の電圧Ｖ２３は−Ｖｔｈとなり、ＶＢ分だけ電圧Ｖ２３は上昇する。そのため、負バイアス電圧をＶ１３に与えたことによる第１のスイッチ素子５のＤＴ時スイッチング損失の増大を防ぐことができる。
【００８０】
なお、第２のスイッチ素子６をターンオフする時点（（１）の時点参照）よりＴ３時間前に、第２のスイッチ素子６の入出力端子に出力される制御信号ＧＬ２を変化させることによって、ＧＬは負バイアス電圧（−ＶＢ）に設定される。これにより、第２のスイッチ素子６のターンオフ時のトランジスタ損失を防ぐことができる。
【００８１】
一方、前述のように、ＶｏのＨレベルからＬレベルへの遷移（（３）の時点から（４）の時点までのＤＴ期間参照）は、上アーム１の第１のスイッチ素子５がオン状態からオフ状態にターンオフすることで生じる。その後、第１のスイッチ素子５と第２のスイッチ素子６が共にオフ状態であるＤＴ期間後に、第２のスイッチ素子６がターンオンする（（４）の時点参照）。第１のスイッチ素子５がターンオフすることで、出力電圧ＶｏがＬレベルに達した際に、オフしている第２のスイッチ素子６の第３の端子から第２の端子に向かって負荷電流ＩＬが流れる。ここで、前述したように、ターンオフ時のトランジスタ損失を無くすためにＶ１３に負バイアス電圧（−ＶＢ）を与えると、第２のスイッチ素子６の電圧Ｖ２３は−（Ｖｔｈ＋ＶＢ）となる（図２Ｃの欄ｃ−１及び欄ｃ−３参照）。ＤＴ期間中、第２のスイッチ素子６の電圧Ｖ２３は−（Ｖｔｈ＋ＶＢ）であるため、負バイアス電圧（−ＶＢ）によるＤＴ時スイッチング損失が増大してしまう。
【００８２】
そこで、第１のスイッチ素子５がオフ制御される時点（時点（３）参照）よりＴ１時間前に、オフ制御されている第２のスイッチ素子６の電圧Ｖ１３（ＧＬ）が略ゼロ電圧になるように制御信号ＧＬ２を変化させる。この制御信号ＧＬ２の変化によって、第２のスイッチ素子６の電圧Ｖ２３は−Ｖｔｈとなり、ＶＢ分だけ第２のスイッチ素子６の電圧Ｖ２３は上昇する。そのため、負バイアス電圧を第２のスイッチ素子６の電圧Ｖ１３に与えたことによる第２のスイッチ素子６のＤＴ時スイッチング損失の増大を防ぐことができる。
【００８３】
なお、第１のスイッチ素子５をターンオフする時点（（３）の時点参照）よりＴ３時間前に、第１のスイッチ素子５の入出力端子に出力される制御信号ＧＨ２を変化させることによって、ＧＨ−Ｖｏは負バイアス電圧（−ＶＢ）に設定される。これにより、第１のスイッチ素子５のターンオフ時のトランジスタ損失を防ぐことができる。
【００８４】
以上のようにすることで、ターンオフ時のスイッチング損失にはトランジスタ損失は無く、寄生出力容量による損失のみとなる。このことは、図５Ｅにおける、負バイアスＶＢが無い場合のＱＨとＱＬのスイッチング損失と負バイアスＶＢが無い場合のＱＨとＱＬのスイッチング損失との比較からも分かる。なお、図５Ｃ、図５Ｄにおいて、ＧＬ２、ＧＨ２、Ｖｏの破線による波形は負バイアス電圧ＶＢが無い場合のものを示している。
【００８５】
なお、本実施形態におけるハーフブリッジ回路４の第１のスイッチ素子５、６にはＦＷＤが接続されていない。そのため、従来のハーフブリッジ回路の共振インバータに比べ、大幅にスイッチング損失が削減できる。
【００８６】
（その他）
なお、本開示のそれぞれの実施形態におけるスイッチ素子は、半導体基板の上に形成された窒化物半導体からなる半導体層積層体と、半導体層積層体の上に互いに間隔をおいて形成されたドレイン端子およびソース端子と、ドレイン端子とソース端子との間に形成されたゲート端子を備えたヘテロ接合電界効果トランジスタとしてもよい。
【００８７】
このように、スイッチ素子がヘテロ接合電界効果トランジスタで構成されることにより、寄生素子がなくなる。そのため、本開示の各実施形態において説明したスイッチ素子の機能を発揮できる。また、該スイッチ素子は高耐圧であり、オン抵抗は小さく、かつ、リカバリー電流がほとんどない理想的なスイッチ素子である。従って、高周波スイッチング動作による小型化とより高効率化を実現したハーフブリッジ回路を構成可能である。
【００８８】
また第１の実施形態、第２の実施形態においては、ＡＣ／ＤＣコンバータやインバータを構成する最小単位のスイッチング回路としてのハーフブリッジ回路を説明した。従って、本開示は、これに制限されず、２つの実施形態で用いられるハーフブリッジ回路をいくつか組み合わせて回路を構成しても構わない。具体的には、ハーフブリッジ回路を２つ用いて構成されるフルブリッジ回路、ハーフブリッジ回路を３つ用いて構成される３相インバータ回路などがある。
【産業上の利用可能性】
【００８９】
本開示は、ＡＣ／ＤＣコンバータまたはインバータ等に用いられるハーフブリッジ回路に関する発明であり、特に高周波スイッチにおいて、小型化、高効率化を実現したい場合に有用である。
【符号の説明】
【００９０】
１    上アーム
２    下アーム
３    制御回路
４    ハーフブリッジ回路
５    第１のスイッチ素子
６    第２のスイッチ素子
７    負荷部
８    第１のコンデンサー
９    第２のコンデンサー
【図１】
2014115553.tif 000003
【図２Ａ】
2014115553.tif 000004
【図２Ｂ】
2014115553.tif 000005
【図２Ｃ】
2014115553.tif 000006
【図３Ａ】
2014115553.tif 000007
【図３Ｂ】
2014115553.tif 000008
【図３Ｃ】
2014115553.tif 000009
【図３Ｄ】
2014115553.tif 000010
【図４Ａ】
2014115553.tif 000011
【図４Ｂ】
2014115553.tif 000012
【図４Ｃ】
2014115553.tif 000013
【図４Ｄ】
2014115553.tif 000014
【図５Ａ】
2014115553.tif 000015
【図５Ｂ】
2014115553.tif 000016
【図５Ｃ】
2014115553.tif 000017
【図５Ｄ】
2014115553.tif 000018
【図５Ｅ】
2014115553.tif 000019
【手続補正書】
【提出日】平成27年7月21日(2015.7.21)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４Ａ
【補正方法】変更
【補正の内容】
【図４Ａ】
2014115553.tif 000020
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５Ｃ
【補正方法】変更
【補正の内容】
【図５Ｃ】
2014115553.tif 000021
【国際調査報告】
2014115553.tif 000022
2014115553.tif 000023
2014115553.tif 000024
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