(57)【要約】  並列に接続して構成した各バリキャップ５０Ａ〜５０Ｃは、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタIIIであり、しかも各バリキャップ５０Ａ〜５０Ｃは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して形成された第２の電極となる導電体層、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域を有するとともに、各バリキャップ５０Ａ〜５０Ｃには、前記第２導電型不純物領域に、電圧が異なる複数種類の直流電圧のうちのいずれか一種を印加した状態で、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板および前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させるように構成した。
2015182363.tif 000002
【特許請求の範囲】
【請求項１】
複数のバリキャップを並列に接続して構成したバリキャップの集合体であって、
各バリキャップは、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタであり、
しかも前記各バリキャップは、
第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して形成された第２の電極となる導電体層、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域を有するとともに、
前記各バリキャップには、前記第２導電型不純物領域に、前記第１導電型半導体基板および前記第２導電型不純物領域からなるダイオードの逆方向電圧となり、かつ電圧が異なる複数種類の直流電圧のうちのいずれか一種を印加した状態で、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板および前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させるように構成したことを特徴とする集積ＭＯＳ型バリキャップ。
【請求項２】
複数のバリキャップを並列に接続して構成したバリキャップの集合体であって、
各バリキャップは、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタであり、
しかも前記各バリキャップは、
第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して形成された第２の電極となる導電体層、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域および前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に形成された第１導電型の高濃度層を有するとともに、
前記各バリキャップには、前記第２導電型不純物領域に前記第１導電型半導体基板および前記第２導電型不純物領域からなるダイオードの逆方向電圧となり、かつ電圧が異なる複数種類の直流電圧のうちのいずれか一種を印加した状態で、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板および前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させるように構成したことを特徴とする集積ＭＯＳ型バリキャップ。
【請求項３】
請求項１または請求項２に記載する集積ＭＯＳ型バリキャップにおいて、
前記各バリキャップは、同一の前記直流電圧が印加される複数個の単位バリキャップを並列に接続してなり、各単位バリキャップに接続される配線を適宜変更することで、前記制御電圧に対する任意の容量特性を有するものとしたことを特徴とする集積ＭＯＳ型バリキャップ。
【請求項４】
請求項３において、前記配線の変更を各単位バリキャップに接続されるフューズを選択的に切断することにより前記制御電圧に対する任意の容量特性を有するものとしたことを特徴とする集積ＭＯＳ型バリキャップ。
【請求項５】
請求項１〜請求項４のいずれか一つに記載する集積ＭＯＳ型バリキャップを発振周波数を規定する可変容量素子として有することを特徴とする電圧制御発振器。 
【請求項６】
請求項１〜請求項４のいずれか一つに記載する集積ＭＯＳ型バリキャップを遮断周波数を規定する可変容量素子として有することを特徴とするフィルター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積ＭＯＳ型バリキャップおよびこれを有する電圧制御発振器、フィルターに関し、特に複数種類の特性を有するバリキャップおよびこれを適用した電子機器に適用して有用なものである。
【背景技術】
【０００２】
図７は特許文献１に示すＭＯＳ型キャパシタを有する発振器を示す回路図である。同図に示す発振器は制御電圧Ｖｃにより発振周波数の制御を行うことができる電圧制御発振器（以下，ＶＣＯII（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｅｒ）とも称する）である。この種のＶＣＯIIは、外部に接続される水晶振動子１１０を接続するための外部接続端子１２１、１２２を有する。また、ＣＭＯＳインバータ１２３を有し、このＣＭＯＳインバータ１２３が、その入力側端子１２４と出力側端子１２５との間に接続されたバイアス抵抗Ｒｆ１２６と一体となって増幅回路を構成している。ＶＣＯIIの増幅回路の出力端となる出力側端子１２５と外部接続端子１２２との間には、抵抗Ｒｄ１２７が接続されている。また、外部接続端子１２２には、容量Ｃｄ１２８が接続され、その間に設けられたＣｏ容量接続端子１２９には、外付けで調整用外付け付加容量Ｃｏ１１５（必要がなければ不要）が接続されている。【０００３】
一方、外部接続端子１２１には、直流電圧を遮断する容量Ｃｐ１３０を介して容量Ｃｇ１３１、ＭＯＳ型可変容量素子としてのバリキャップ５０および抵抗Ｒ1１３３が接続され、抵抗Ｒ1１３３の他端に制御電圧Ｖｃが印加される。【０００４】
ここで、抵抗Ｒｄ１２７、水晶振動子１１０、容量Ｃｄ１２８、調整用外付け付加容量Ｃｏ１１５、容量Ｃｇ１３１、バリキャップ５０、および容量Ｃｐ１３０で共振回路を形成し、かかる共振回路が、ＣＭＯＳインバータ１２３およびバイアス抵抗Ｒｆ１２６で構成される増幅回路により駆動される。【０００５】
また、前記共振回路からの出力は、前記増幅回路の出力側に接続された水晶振動子１１０の反対側端子が接続された外部接続端子１２１から前記増幅回路の入力側端子１２４に帰還される。【０００６】
制御電圧Ｖｃは、抵抗Ｒ1１３３を介して、バリキャップ５０に印加され、バリキャップ５０の容量を制御電圧Ｖｃの直流電圧値により変化させる。【０００７】
かかるＶＣＯIIでは、前記共振回路を構成する容量Ｃｄ１２８、調整用外付け付加容量Ｃｏ１１５、容量Ｃｇ１３１、バリキャップ５０および直流遮断容量Ｃｐ１３０からなる合成容量で発振周波数ｆ０が決定される。したがって、制御電圧Ｖｃの電圧によりバリキャップ５０の容量を変化させ、これにより発振周波数ｆ０を任意の値に制御することができる。【０００８】
特許文献１に開示するバリキャップ５０は、容量可変幅を大きくして、これを適用したＶＣＯIIの周波数可変幅を大きく取れるように工夫している。詳細な構造に関しては後に詳述するが、要約すれば、例えばＰ-型半導体基板に絶縁膜を介してゲート電極を形成したＭＯＳ型キャパシタの構造において、前記Ｐ-型半導体基板の前記ゲート電極に対向する領域に近接してＮ+型不純物領域を形成するとともに、コンタクトホールを介して前記Ｎ+型不純物領域に直流電圧を印加することができるようにしたものである。前記Ｎ+型不純物領域に直流電圧を印加することで、前記ゲート電極に対向する前記Ｐ-型半導体基板の領域に強反転層が形成されることを防止して可変容量特性の飽和を回避するようにしたものである。この結果、前記Ｎ+型不純物領域に印加する電圧によりバリキャップ５０の可変容量範囲を大きくすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２５２４８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の如く特許文献１が開示するバリキャップ５０では大きな可変容量範囲を確保することができ、したがってバリキャップ５０をＶＣＯIIに適用した場合には、大きな可変周波数領域を確保することができる。【００１１】
しかしながら、バリキャップ５０の可変容量特性は所定通りに作製することができた場合でも、水晶振動子１１０の物理的特性（例えば、等価回路における回路パラメータ、電極の大きさ等）が異なる場合には、ＶＣＯIIの周波数特性も変わってしまう。すなわち、ＶＣＯIIの周波数特性におけるリニアリティが水晶振動子１１０の特性によって変わることがある。このような場合には、適用ＶＯＣ毎にばらつく特性に応じた容量特性の合わせ込みが必要になる。【００１２】
一方、比較的低周波数（例えば２０ＭＨｚ）帯で周波数を変化させるＶＣＯIIに適用する場合と、比較的高周波数（例えば１５５ＭＨｚ）帯で周波数を変化させる場合のＶＣＯIIに適用する場合とでは、例えば所望のリニアリティを得るための条件が異なるので、低周波数帯域から高周波数帯域までの普遍的な特性を備えたバリキャップを提供することが困難な場合が発生していた。【００１３】
そこで、従来のＶＣＯIIにおいて、必要な発振周波数特性を得るためには、ＭＯＳ型キャパシタであるバリキャップの特性を適用条件に応じて適宜変更する必要がある。かかる特性の変更にはＭＯＳ型キャパシタであるバリキャップのプロセス条件（例えばチャネルに対するイオンインプラ条件）を低周波数帯域用および高周波数帯域用で変えて個別に製造する必要がある。かかる個別的なプロセス条件の変更は、製造工程を複雑にする面倒な作業を行わなければならず、コストもその分高価なものとなってしまう。【００１４】
本発明は、上記従来技術に鑑み、共通かつ唯一のプロセス条件で作製された場合であっても各種の適用用途に柔軟に対応して適用した電子デバイスの所望の特性を実現し得る集積ＭＯＳ型バリキャップおよびこれを有する電圧制御発振器、フィルターを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成する本発明の第１の態様は、複数のバリキャップを並列に接続して構成したバリキャップの集合体であって、各バリキャップは、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタであり、しかも前記各バリキャップは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して形成された第２の電極となる導電体層、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域を有するとともに、前記各バリキャップには、前記第２導電型不純物領域に、前記第１導電型半導体基板および前記第２導電型不純物領域からなるダイオードの逆方向電圧となり、かつ電圧が異なる複数種類の直流電圧のうちのいずれか一種を印加した状態で、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板および前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させるように構成したことを特徴とする集積ＭＯＳ型バリキャップにある。【００１６】
本態様によれば、第２導電型不純物領域に印加する直流電圧をパラメータとして、第１の電極と第２の電極との間の制御電圧に対する容量特性を変化させることができるので、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタで、前記直流電圧の種類に応じた複数種類の容量・制御電圧特性を有する複数種類のバリキャップを容易に形成することができる。【００１７】
この結果、複数種類の容量・制御電圧特性を有するバリキャップを自由に組み合わせて所望の容量特性を有する集積ＭＯＳ型バリキャップを、容易かつ安価に提供することができる。【００１８】
本発明の第２の態様は、複数のバリキャップを並列に接続して構成したバリキャップの集合体であって、各バリキャップは、共通かつ唯一のプロセス条件で作製されたＭＯＳ型キャパシタであり、しかも前記各バリキャップは、第１の電極となる第１導電型半導体基板上に容量絶縁膜を介して形成された第２の電極となる導電体層、前記第１導電型半導体基板の前記導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域および前記第１導電型半導体基板の前記導電体層に覆いつくされるように、前記導電体層に対向する領域のみの表面近傍に形成された第１導電型の高濃度層を有するとともに、前記各バリキャップには、前記第２導電型不純物領域に前記第１導電型半導体基板および前記第２導電型不純物領域からなるダイオードの逆方向電圧となり、かつ電圧が異なる複数種類の直流電圧のうちのいずれか一種を印加した状態で、前記導電体層に制御電圧を印加することにより、前記第１の電極となる前記第１導電型半導体基板および前記第２の電極となる前記導電体層の間の容量要素としての容量値を変化させるように構成したことを特徴とする集積ＭＯＳ型バリキャップにある。【００１９】
本態様によれば、各バリキャップが、第１導電型の高濃度層を有するので、第１の態様のものよりさらに可変容量範囲が広いＭＯＳ型バリキャップとすることができる。この結果、第１の態様と同様の作用・効果をさらに顕著なものとすることができる。【００２０】
本発明の第３の態様は、第１または第２の態様に記載する集積ＭＯＳ型バリキャップにおいて、前記各バリキャップは、同一の前記直流電圧が印加される複数個の単位バリキャップを並列に接続してなり、各単位バリキャップに接続される配線を適宜変更することで、前記制御電圧に対する任意の容量特性を有するものとしたことを特徴とする集積ＭＯＳ型バリキャップにある。【００２１】
本態様によれば、配線を、例えばスイッチ手段により切替えることにより簡単に容量特性が異なるバリキャップの組み合わせを形成することができる。【００２２】
本発明の第４の態様は、第３の態様において、前記配線の変更を各単位バリキャップに接続されるフューズを選択的に切断することにより前記制御電圧に対する任意の容量特性を有するものとしたことを特徴とする集積ＭＯＳ型バリキャップにある。【００２３】
本態様によれば、フューズを、例えばレーザ光で溶断することにより簡単に容量特性が異なるバリキャップの組み合わせを形成することができる。【００２４】
本発明の第５の態様は、第１〜第４の態様のいずれか一つに記載する集積ＭＯＳ型バリキャップを発振周波数を規定する可変容量素子として有することを特徴とする電圧制御発振器にある。【００２５】
本態様によれば、異なる容量・制御電圧特性を有するバリキャップが組み合わされた集積ＭＯＳ型バリキャップを用いることで可変容量素子による発振周波数特性の最適化を容易かつ的確に実現することができる。また、例えば電圧制御発振器の水晶振動子の特性が異なる等の原因により所望の発振周波数特性を得るための容量調整も簡単かつ的確に実現することができる。【００２６】
本発明の第６の態様は、第１〜第４の態様のいずれか一つに記載する集積ＭＯＳ型バリキャップを遮断周波数を規定する可変容量素子として有することを特徴とするフィルターにある。【００２７】
本態様によれば、フィルターの遮断周波数特性の最適化を容易かつ的確に行うことができる。
【発明の効果】
【００２８】
本発明によれば、集積ＭＯＳ型バリキャップの要素であり、共通かつ唯一のプロセス条件で形成した各バリキャップの特性を、第１導電型半導体基板の導電体層に対向する領域に近接した表面近傍に形成された第２導電型不純物領域に印加する直流電圧で簡単に変更することができる。この結果、前記直流電圧が異なる複数種類のバリキャップを適宜組み合わせることにより任意の容量特性を有する集積ＭＯＳ型バリキャップを安価なコストで容易に製造することができる。【００２９】
したがって、当該集積ＭＯＳ型バリキャップを組み合わせた電子デバイスの特性、例えばＶＣＯにおける発振周波数特性の調整も容易かつ適切に行うことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態に係る集積ＭＯＳ型バリキャップを組み込んだＶＣＯを示す回路図である。
【図２】本形態におけるバリキャップを構成するＭＯＳ型キャパシタの構造を示す模式的断面図である。
【図３】バリキャップの容量値Ｃと制御電圧Ｖｃとの関係を、直流電圧Ｖ１をパラメータとして示す特性図である。
【図４】単位バリキャップの集合体としてのバリキャップのタイプ別の接続例を示す回路図である。
【図５】本形態に係るＶＣＯＩの制御電圧Ｖｃに対する発振周波数ｆ０の特性を示す特性図である。
【図６】他の形態におけるバリキャップを構成するＭＯＳ型キャパシタの構造を示す模式的断面図である。
【図７】従来技術（特許文献１）に示すＭＯＳ型キャパシタを組み込んだＶＣＯIIを示す回路図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態を図面に基づき詳細に説明する。
【００３２】
図１は本発明の実施の形態に係る集積ＭＯＳ型バリキャップIIIを組み込んだＶＣＯＩを示す回路図である。同図に示すように、本形態においては、集積ＭＯＳ型バリキャップIIIの部分、および外部接続端子１２１のみならず、外部接続端子１２２にも、直流電圧を遮断する容量Ｃｐ１３０が接続されている点を除き、他の構成は図７に示すＶＣＯIIと同様である。そこで、図７と同一部分には同一番号を付し、重複する説明は省略する。
【００３３】
図１に示すように、集積ＭＯＳ型バリキャップIIIは、並列に接続された複数個（本形態では３個）のバリキャップ５０Ａ，５０Ｂ、５０Ｃが、図中左右に分かれて対称に３組づつ計６個接続されている。これらのバリキャップ５０Ａ，５０Ｂ，５０Ｃは、共通かつ唯一のプロセス条件で作製されているが、各バリキャップ５０Ａ，５０Ｂ，５０ＣのＮ+型不純物領域（後に詳述する）には３種類の直流電圧（後に詳述する）のいずれかが印加されており、印加される直流電圧をパラメータとして異なる３種類の容量・制御電圧特性を持たせてある。容量・制御電圧特性で分ければ、第１のタイプがバリキャップ５０Ａ（以下、第１のタイプともいう）、第２のタイプがバリキャップ５０Ｂ（以下、第２のタイプともいう）、第３のタイプがバリキャップ５０Ｃ（以下、第３のタイプともいう）である。
【００３４】
図２は上記３種類のバリキャップ５０Ａ，５０Ｂ，５０Ｃ（バリキャップ５０Ａ〜５０Ｃは共通かつ唯一のプロセス条件で作製された同一構成の素子であるので、これらを併せてバリキャップ５０と表記する）を構成するＭＯＳ型キャパシタの構造を示す模式的断面図である。同図に示すように、Ｐ-型半導体基板５１には、ＭＯＳ型キャパシタを構成するポリシリコンで形成したゲート電極５３が絶縁膜５４を介して設けられている。また、Ｐ-型半導体基板５１のゲート電極５３に対向する領域に近接してＮ+型不純物領域５２が形成されている。絶縁膜５４のＮ+型不純物領域５２に対向する領域にはコンタクトホール５４ａが形成され、Ｎ+型不純物領域５２に直流電圧Ｖを印加できるようになっている。
【００３５】
バリキャップ５０では、Ｎ+型不純物領域５２が上述したようにゲート電極５３に対向する領域に近接して設けてあり、このＮ+型不純物領域５２に、Ｐ-型半導体基板５１とＮ+型不純物領域５２とからなるダイオードの逆方向電圧となる直流電圧Ｖ１を印加する。このことにより、基板表面に集まってくる少数キャリアは、逆方向にバイアスされたＮ+型不純物領域５２に吸収されて、強反転状態になりにくくなる。すなわち、逆方向にバイアスされたＮ+型不純物領域５２のおかげで、ゲート電極５３に印加する電圧の増加に対し空乏層の厚みは飽和することなく成長する。この結果、容量値Ｃの可変幅を大きく取ることが可能となる。ちなみに、バリキャップ５０の容量値Ｃは、絶縁膜５４の容量値Ｃ０と、空乏層５５の容量値との直列合成容量である。したがって、合成容量値はゲート電極５３に印加される制御電圧Ｖｃの増大とともに減少する。
【００３６】
図３はバリキャップ５０の容量値Ｃと制御電圧Ｖｃとの関係を、直流電圧Ｖ１をパラメータとして示す特性図である。図中、点線が直流電圧Ｖ１＝ＧＮＤ電位、一点鎖線がＶ１＝１．０〔Ｖ〕、二点鎖線がＶ１＝１．６５〔Ｖ〕および実線がＶ１＝３．３〔Ｖ〕の場合をそれぞれ示している。同図を参照すれば、直流電圧Ｖ１が大きくなるにつれ、容量値Ｃが飽和する制御電圧Ｖｃが大きくなり、その分可変容量領域が広くなっていることが分かる。
【００３７】
本形態におけるバリキャップ５０の第１〜第３のタイプとなる各バリキャップ５０Ａ〜５０Ｃはそれぞれが複数の単位バリキャップ５０Ａ１，５０Ｂ１，５０Ｃ１の集合体として構成されている。すなわち、図４に示すように、同一の直流電圧Ｖ１が印加されるグループ毎に、第１〜第３の各タイプを構成する単位バリキャップ５０Ａ１，５０Ｂ１，５０Ｃ１が、複数個づつ並列に接続されている。本例は、第１のグループの直流電圧Ｖ１が３．３〔Ｖ〕、第２のグループの直流電圧Ｖ１が１．６５〔Ｖ〕、第３グループの直流電圧Ｖ１が１．０〔Ｖ〕の場合であるので、各単位バリキャップ５０Ａ１，５０Ｂ１，５０Ｃ１は図３に示すいずれかの容量値・制御電圧特性を有する。また、単位バリキャップ５０Ａ１，５０Ｂ１，５０Ｃ１は、各素子に至る配線の途中に接続してあるフューズＦを選択的に切断することにより任意の特性を有する任意の合成容量値のＭＯＳ型キャパシタを構成することができる。
【００３８】
なお、各種の直流電圧Ｖ１は電源電圧Ｖｃｃおよびこの電源電圧Ｖｃｃを適宜分圧抵抗で分圧することにより好適に得ることができる。この際、電源電圧Ｖｃｃより正確な電圧値を安定的に出力する電源回路の基準電圧Ｖｒｅｆおよびこれを分圧した電圧を利用することも、勿論可能である。基準電圧Ｖｒｅｆを利用した場合の方が、直流電圧Ｖ１が安定するので、単位バリキャップ５０Ａ１，５０Ｂ１，５０Ｃ１の特性も安定させることができるので、より好ましい。
【００３９】
一方、ＶＣＯＩの発振周波数は、図５に示すように、制御電圧Ｖｃが大きくなるにつれ、すなわち容量値Ｃが小さくなるにつれ発振周波数ｆ０が高くなるが、大きな可変容量範囲を有する本形態におけるバリキャップ５０を適用した場合には、その分大きな発振周波数範囲を有するＶＣＯＩとすることができるばかりでなく、直流電圧Ｖ１の値が異なる複数種類のバリキャップ５０を適宜組み合わせることでＶＣＯＩの水晶振動子１１０等の特性のばらつき等を発生していても、例えば特性Ｃに示すような、所望のリニアリティを確保した発振周波数特性を得ることができる。特性Ｃは第１のタイプに対して、第２および第３のタイプの数を相対的に増やしたものであり、特性Ｄはさらに第３のタイプを増やすことにより得られる特性である。特性Ａは、例えば全部を第１のタイプで形成したものであり、特性Ｂは、一部を第２または第３のタイプで形成したものである。
【００４０】
一般に使用されるＶＣＯＩにおいては、制御電圧Ｖｃは単極性であり、例えば０Ｖ〜＋３Ｖあるいは＋４Ｖまでの電圧を使い、負の電圧は使用しない。したがって、この正の電圧範囲で容量の可変幅を大きく取るには、制御電圧０Ｖの時の容量を大きくすればよいことになる。この容量を大きくするには、Ｐ-型半導体基板５１の表面近傍をイオン注入などの手段により、濃いＰ型層を作り、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができるバリキャップとすれば良い。すなわち、図６に示すように、バリキャップ６０のゲート電極５３に対向する領域にＰ+型層５７を設けることにより、ゲート電極５３が０Ｖ以下での空乏層の厚みを薄く抑えることができ、制御電圧Ｖｃが０Ｖのときの容量を大きくする。かかるバリキャップ６０では、バリキャップ５０よりも、さらに大きい容量値Ｃの可変幅を取ることが可能となる。すなわち、本形態によれば、バリキャップ６０が、第１導電型の高濃度層を有するので、第１の実施の形態のものよりさらに可変容量範囲が広いＭＯＳ型バリキャップとすることができる。この結果、第１の実施の形態と同様の作用・効果をさらに顕著なものとすることができる。
【００４１】
以上、上記実施の形態における説明では、本発明のＭＯＳ型キャパシタをＰ-基板上に形成した場合について説明したが、かかるＭＯＳ型キャパシタはＰウェル上に作製することも可能であり、また、Ｎ基板やＮウェル上に上記の実施例と逆の不純物領域を形成することで、電気的に逆の極性を有するＭＯＳ型キャパシタを作ることができることは言うまでもない。
【００４２】
また、上記実施の形態では集積ＭＯＳ型バリキャップIIIをＶＣＯに適用した場合に関して示したが、これに限るものではない。例えば、遮断周波数を規定する可変容量素子とフィルターに適用することもできる。この場合には、フィルターの遮断周波数特性の最適化を容易かつ的確に行うことができる。
【産業上の利用可能性】
【００４３】
本発明は可変容量を利用する電子デバイスの製造・販売に関する産業分野において有効に利用することができる。 
【符号の説明】
【００４４】
Ｉ                                ＶＣＯ
III                                集積ＭＯＳ型バリキャップ
５０，５０Ａ，５０Ｂ，５０Ｃ、６０  バリキャップ
５０Ａ１，５０Ｂ１，５０Ｃ１        単位バリキャップ
Ｖｃ                                制御電圧
Ｖ１                                直流電圧
ｆ０                                発振周波数
【図１】
2015182363.tif 000003
【図２】
2015182363.tif 000004
【図３】
2015182363.tif 000005
【図４】
2015182363.tif 000006
【図５】
2015182363.tif 000007
【図６】
2015182363.tif 000008
【図７】
2015182363.tif 000009
【国際調査報告】
2015182363.tif 000010
2015182363.tif 000011
2015182363.tif 000012
2015182363.tif 000013