(57)【要約】  本実施形態のメモリはメモリセルアレイを含む。ワード線は、メモリセルに接続されている。ビット線は、メモリセルの電流経路の一端に接続されている。センスアンプ部は複数のビット線に接続されている。データの書き込み動作は、第１書き込みループと第２書き込みループを含む。第１書き込みループは、第１プログラム動作と第１ベリファイ動作を含む。第２書き込みループは、第２プログラム動作と第２ベリファイ動作を含む。センスアンプ部は、第１ベリファイ動作で、複数のビット線のうち少なくとも１本のビット線の電圧を放電する。センスアンプ部は、第２ベリファイ動作で、複数のビット線の電圧を保持する。
2015004712.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、  前記複数のメモリセルに接続された複数のワード線と、  前記複数のメモリセルの電流経路の一端に接続された複数のビット線と、  前記複数のビット線に接続されたセンスアンプ部とを備え、  データの書き込み動作は、第１書き込みループと第２書き込みループを含み、  前記第１書き込みループは、第１プログラム動作と第１ベリファイ動作を含み、  前記第２書き込みループは、第２プログラム動作と第２ベリファイ動作を含み、  前記センスアンプ部は、前記第１ベリファイ動作で、前記複数のビット線のうち少なくとも１本のビット線の電圧を放電し、  前記第２ベリファイ動作で、前記複数のビット線の電圧を保持することを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプ部は、前記第１ベリファイ動作において、データ検出結果の判明したメモリセルに接続された前記ビット線の電圧を、前記メモリセルのソース電圧とほぼ等しい第１の電圧に設定する第１のモードと、前記第２ベリファイ動作において、データ検出結果の判明に関わらず、前記複数のビット線の電圧を前記メモリセルのソース電圧よりも高い第２の電圧に設定する第２のモードとを有し、  前記書込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書込みループのベリファイ動作を実行し、  前記書込みループの回数が第１値に達したときに、前記センスアンプは、前記第２のモードで各前記書込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプ部は、前記第１ベリファイ動作において、データ検出結果の判明したメモリセルに接続された前記ビット線の電圧を、前記メモリセルのソース電圧とほぼ等しい第１の電圧に設定する第１のモードと、前記第２ベリファイ動作において、データ検出結果の判明に関わらず、前記複数のビット線の電圧を前記メモリセルのソース電圧よりも高い第２の電圧に設定する第２のモードとを有し、  前記メモリセルに流れる電流値が所定値を超えているときに、前記センスアンプは、前記第１のモードで各前記書込みループのベリファイ動作を実行し、  前記メモリセルに流れる電流値が所定値を下回ったときに、前記センスアンプは、前記第２のモードで各前記書込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
データの書き込みは、前記書込みループを複数回繰り返す書込みシーケンスによって実行され、  前記書込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書込みループのベリファイ動作を実行し、  前記メモリセルに流れる電流値が所定値を下回ったときに、前記センスアンプは、前記第２のモードで各前記書込みループのベリファイ動作を実行することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記センスアンプ部は、前記第１ベリファイ動作において、データ検出結果の判明したメモリセルに接続された前記ビット線の電圧を、前記メモリセルのソース電圧とほぼ等しい第１の電圧に設定する第１のモードと、前記第２ベリファイ動作において、データ検出結果の判明に関わらず、前記複数のビット線の電圧を前記メモリセルのソース電圧よりも高い第２の電圧に設定する第２のモードとを有し、  前記書込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書込みループのベリファイ動作を実行し、  書込み済みの前記メモリセルの個数が所定値に達したときに、前記センスアンプは、前記第２のモードで各前記書込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記書込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書込みループのベリファイ動作を実行し、  前記書込みループの回数が第１値に達したとき、前記複数のビット線に流れる電流値が所定値を下回ったとき、あるいは、書込み済みの前記メモリセルの個数が所定値に達したときに、前記センスアンプは、前記第２のモードで各前記書込みループのベリファイ動作を実行することを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記第１のモードの前記ベリファイ動作において、前記センスアンプは、前記ビット線ごとに前記第１の電圧または前記第２の電圧に設定することを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
複数のメモリセルを含むメモリセルアレイと、  前記複数のメモリセルに接続された複数のワード線と、  前記複数のメモリセルの電流経路の一端に接続された複数のビット線と、  前記複数のビット線に接続されたセンスアンプ部とを備え、  データの書込みは、前記メモリセルにデータを書き込む書込み動作と該メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返す書込みシーケンスによって実行され、  前記ベリファイ動作における消費電流は、基準値から第１の電流値にステップアップした後、基準電流値に戻る第１のモードと、基準値から第１の電流値にステップアップし、前記第１の電流値よりも大きな第２の電流値にステップアップし、さらに、前記第２の電流値よりも大きな第３の電流値にステップアップした後に、前記基準電流値に戻る第２のモードとを有することを特徴とする半導体記憶装置。
【請求項９】
前記書込みシーケンスの当初において、前記第１のモードで各前記書込みループのベリファイ動作が実行され、  前記書込みループの回数が所定値に達したときに、前記第２のモードで各前記書込みループのベリファイ動作が実行されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記メモリセルに流れる電流値が所定値を超えているときに、前記第１のモードで各前記書込みループのベリファイ動作が実行され、  前記メモリセルに流れる電流値が所定値を下回ったときに、前記第２のモードで各前記書込みループのベリファイ動作が実行されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記書込みシーケンスの当初において、前記第１のモードで各前記書込みループのベリファイ動作が実行され、  前記メモリセルに流れる電流値が所定値を下回ったときに、前記第２のモードで各前記書込みループのベリファイ動作が実行されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１２】
前記書込みシーケンスの当初において、前記第１のモードで各前記書込みループのベリファイ動作が実行され、  前記書込みループの回数が所定値に達したとき、あるいは、前記複数のビット線に流れる電流値が所定値を下回ったときに、前記第２のモードで各前記書込みループのベリファイ動作が実行されることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】  ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置が広く知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１３４９８４５号公報
【発明の開示】
【０００４】発明の概要  本実施形態による半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを含む。複数のワード線は、複数のメモリセルに接続されている。複数のビット線は、複数のメモリセルの電流経路の一端に接続されている。センスアンプ部は、複数のメモリセルのデータを検出する。データの書込みは、メモリセルにデータを書き込む書込み動作と該メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返す書込みシーケンスによって実行される。センスアンプは、複数のビット線に接続されている。データの書き込み動作は、第１書き込みループと第２書き込みループを含む。第１書き込みループは、第１プログラム動作と第１ベリファイ動作を含む。第２書き込みループは、第２プログラム動作と第２ベリファイ動作を含む。センスアンプ部は、第１ベリファイ動作で、複数のビット線のうち少なくとも１本のビット線の電圧を放電する。センスアンプ部は、第２ベリファイ動作で、複数のビット線の電圧を保持する。
【図面の簡単な説明】
【０００５】
【図１】図１は、第１の実施形態によるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】図２は、セルアレイ１の具体的構成を示す図である。
【図３】図３は、センスアンプ回路ＳＡの構成の一例を示す回路図である。
【図４】図４は、２ビットのデータの書込みを実行する際のメモリセルＭＣの閾値分布を示す図である。
【図５】図５は、或る書込みループのベリファイ動作におけるロックアウトモードＬＣＫおよびノーロックアウトモードＮＬＫのそれぞれのメモリの動作を示すタイミング図である。
【図６】図６は、書込みシーケンスの各段階におけるメモリセルＭＣの閾値分布を示す図である。
【図７】図７は、第１の実施形態によるモード切替えとメモリ全体の消費電流Ｉｃｃとの関係を示すタイミング図である。
【図８】図８は、第２の実施形態に従ったメモリのソース電圧調整回路２２およびセル電流検出回路２４の構成の一例を示す図である。
【図９】図９は、第２の実施形態によるロックアウトモードＬＣＫおよびノーロックアウトモードＮＬＫのそれぞれのメモリの動作を示すタイミング図である。
【発明を実施するための形態】
【０００６】  以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００７】  従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００８】（第１の実施形態）  図１は、第１の実施形態によるＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図である。本実施形態によるＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０と、ＮＡＮＤチップ１０を制御するコントローラ１１とを備えている。ＮＡＮＤチップ１０およびコントローラ１１は、マルチチップパッケージ（ＭＣＰ）として１つのパッケージに樹脂封止され得る。
【０００９】  ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、複数のメモリセルＭＣをマトリクス状に二次元配列して構成される。このメモリセルＭＣは、電荷蓄積層を備える。このメモリセルＭＣはＦＧ型のメモリセルに限定されず、例えばＭＯＮＯＳ型のメモリセルであってもよい。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３および内部電圧生成回路８は、メモリセルアレイ１に対してページ単位でデータの書込みおよび読出しを行うデータ書込み／読出し回路を構成する。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線を選択的に駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路とを備え、メモリセルアレイ１のページ単位のデータの読出しおよび書込みを行う。
【００１０】  ページバッファ３の１ページ分の読出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書込みデータがロードされる。ロウアドレス信号およびカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａおよびカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書込みまたは読出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書込み動作開始前に書込みデータをロードするために用いられる先頭カラムアドレスや、読出し動作のための先頭カラムアドレスが入力される。書込みイネーブル信号ｂＷＥまたは読出しイネーブル信号ｂＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１１】  ロジック制御回路６は、チップイネーブル信号ｂＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書込みイネーブル信号ｂＷＥ、読出しイネーブル信号ｂＲＥ等の制御信号に基づいて、コマンドまたはアドレスの入力を制御し、並びに、データの入出力を制御する。読出し動作または書込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読出し、書込みまたは消去のシーケンス制御を行う。内部圧生成回路８は、外部電源電圧ＶＣＣを受け、制御回路７により制御されて、種々の動作に必要な所定の電圧を生成する。後述するセンスアンプ用の内部電源電圧ＶＤＣは、内部圧生成回路８において生成される。
【００１２】  コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書込みおよび読出しの制御を実行する。なお、読出し制御の一部をＮＡＮＤチップ１０側で行うようにしてもよいことは言うまでもない。
【００１３】  図２は、メモリセルアレイ１の具体的構成の一例を示す図である。この例では、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３とその両端に接続された選択ゲートトランジスタＳ１，Ｓ２により、ＮＡＮＤセルユニット（ＮＡＮＤストリング）４が構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｉ−１）に接続される。即ち、ビット線ＢＬは、メモリセルＭＣの電流経路の一端に接続されている。メモリセルＭＣ０〜ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続される。
【００１４】  一つのワード線に沿う複数のメモリセルの範囲が、一括したデータ読み出しおよびデータ書き込みの単位となるページになる。また、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０〜ＢＬＫｍ−１を配列して、メモリセルアレイ１が構成されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ，ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡに接続されている。センスアンプ回路ＳＡは、ビット線ＢＬおよびワード線ＷＬにより選択されたメモリセルＭＣのデータを検出する。
【００１５】  図３は、センスアンプ回路ＳＡの構成の一例を示す回路図である。センスアンプ回路ＳＡは、ビット線ＢＬと、センスアンプ回路ＳＡの検出結果を記憶するラッチ部２００との間に接続されている。センスアンプ回路ＳＡは、Ｎ型トランジスタ１０１、１１０〜１４０、１６０、１７０と、Ｐ型トランジスタ１０２、１５０と、キャパシタＣＡＰと、ＳＡラッチ回路１８０と、を備えている。
【００１６】  Ｐ型トランジスタ１５０は、電源ＶＤＤとＳＡラッチ回路１８０との間に接続されている。トランジスタ１５０のゲートは、センスノードＳＥＮに接続されており、センスノードＳＥＮの電圧に応じた電流を流す。センスノードＳＥＮは、センスキャパシタＳＣを介して基準電圧ＶＳＳ（例えば、セルソースＣＥＬＳＲＣまたは接地電圧）に接続されている。
【００１７】  センスノードＳＥＮは、センスノードＳＥＮのプリチャージ時にオン状態となるＮ型トランジスタ１３０を介して電源電圧ＶＤＤに接続されている。これにより、センスキャパシタＳＣは、プリチャージ時に電源電圧ＶＤＤに充電される。さらに、センスノードＳＥＮは、データ検出時に、Ｎ型トランジスタ１４０、Ｎ型トランジスタ１１０を介してビット線ＢＬに接続されている。これにより、センスキャパシタＳＣからの電荷は、データ検出時にビット線ＢＬを介してメモリセルＭＣへ放電される。従って、センスノードＳＥＮの電圧は、メモリセルＭＣのデータに応じて変化する。
【００１８】  トランジスタ１５０のソースは、トランジスタ１６０を介して電源電圧ＶＤＤに接続されており、トランジスタ１５０のドレインは、ＳＡラッチ回路１８０に接続されているとともに、トランジスタ１７０を介して基準電圧ＶＳＳに接続されている。ＳＡラッチ回路１８０は、さらに、ラッチ部２００に接続されている。
【００１９】  次に、センスアンプ回路ＳＡのデータ検出動作を簡単に説明する。尚、本実施形態は、ＡＢＬ方式またはコンベンショナル方式（ビット線シールド方式）のいずれのアクセス方式を採用してもよい。ＡＢＬ方式は、ワード線につながる全メモリセルを一括アクセスする方式である。コンベンショナル方式は、ワード線に繋がるメモリセルを一つおきに（間欠的に）アクセスする方式である。即ち、コンベンショナル方式は、偶数番目のビット線に繋がるメモリセルと奇数番目のビット線に繋がるメモリセルとに交互にアクセスする方式である。
【００２０】  プリチャージ時において、トランジスタ１４０をオフにしたまま、トランジスタ１１０、１２０、１３０をオン状態にし、センスノードＳＥＮを充電する。このとき、ビット線ＢＬは、トランジスタ１１０のゲート電圧ＢＬＣの設定により所望の電圧にプリチャージされる。
【００２１】  メモリセルＭＣのデータを検出するときには、トランジスタ１３０をオフにすることによって、電源ＶＤＤがセンスノードＳＥＮから切断される。また、トランジスタ１２０のゲート電圧ＢＬＸの設定により、データ検出時のビット線ＢＬの電圧が一定に維持される。データ検出時には、トランジスタ１４０をオンにすることによって、メモリセルＭＣの導通状態に応じた電流がセンスノードＳＥＮからビット線ＢＬを介してメモリセルＭＣに流れる。メモリセルＭＣが導通状態（例えば、データ“１”）であれば、センスノードＳＥＮの電圧が低下し、トランジスタ１５０がオン状態になる。メモリセルＭＣが非導通状態（例えば、データ“０”）であれば、センスノードＳＥＮの電圧は低下せず、トランジスタ１５０はオフ状態を維持する。このとき、トランジスタ１１０がビット線ＢＬおよびメモリセルＭＣへ流れる電流を制御してセンスノードＳＥＮの電圧の低下速度を決定する。
【００２２】  トランジスタ１６０は、センスノードＳＥＮの電圧をＳＡラッチ回路１８０に伝達する。ストローブ信号ＳＴＢは、トランジスタ１６０がセンスノードＳＥＮの電圧をＳＡラッチ回路１８０に伝達するタイミングを決定する。
【００２３】  ＳＡラッチ回路１８０にラッチされたデータは、ラッチ部２００に転送される。データ転送時には、トランスファーゲート（図示せず）がオンになり、トランスファーゲートがＳＡラッチ回路１８０からラッチ部２００へデータ転送する。ラッチ部２００がデータを格納した後、トランジスタ１７０は、リセット信号ＲＳＴに基づいて、ＳＡラッチ回路１８０をリセットする。
【００２４】  Ｐ型トランジスタ１０１は、電源電圧ＶＤＤとトランジスタ１２０、１３０のドレインとの間に接続されている。Ｎ型トランジスタ１０２は、トランジスタ１２０、１４０のソースと基準電圧ＶＳＳ（例えば、セルソースＣＥＬＳＲＣ、接地電圧）との間に接続されている。トランジスタ１０１、１０２の各ゲートは、ロックアウト信号ＬＣＫを受けて動作する。ロックアウト信号ＬＣＫは、ロックアウト時に論理ハイとなる信号である。ロックアウトは、データ検出時に、データ検出の終了したカラムのビット線ＢＬの電圧を基準電圧ＶＳＳ（セルソースＣＥＬＳＲＣ、接地電圧）に固定する動作である。これにより、データ検出済みのカラムについては、ビット線ＢＬに電流が流れない。
【００２５】  ロックアウトされていないときには、ロックアウト信号ＬＣＫは論理ロウである。これにより、トランジスタ１０１がオン状態になり、トランジスタ１０２がオフ状態になる。このとき、電流は、電源電圧ＶＤＤからビット線ＢＬを介してメモリセルＭＣへ供給可能である（ノーロックアウト状態）。一方、ロックアウト時においては、ロックアウト信号ＬＣＫは論理ハイである。これにより、トランジスタ１０１がオフ状態であり、トランジスタ１０２がオン状態である。このとき、電流は、ビット線ＢＬに流れない（ロックアウト状態）。ロックアウトについては、図５を参照して後で説明する。
【００２６】  図４は、２ビットのデータの書込みを実行する際のメモリセルＭＣの閾値分布を示す図である。本実施形態によるメモリでは、１つのメモリセルＭＣに２ビットのデータを記憶する。ブロック消去によってブロック内の全てのメモリセルＭＣの閾値電圧Ｖｔは、最も低い“Ｅ（消去）”レベルとなる。その後、下位ページの書き込みでは、下位ページデータ“０”のメモリセルに対して閾値電圧を“ＬＭ”レベルに引き上げる書き込みがなされる。“Ｅ”レベルおよび“ＬＭ”レベルは、その後、書込みが行われる隣接メモリセルの影響を受けて変動し、閾値分布幅が広がる。次の上位ページの書き込みでは、上位ページデータに応じて閾値分布を更に移動させることにより、データ“１１”，“０１”，“００”，“１０”にそれぞれ対応する４つの狭い閾値分布“Ｅ”，“Ａ”，“Ｂ”，“Ｃ”を生成する。この場合、最も低い消去 ＥレベルはＥレベルのまま用いる。次に低いＡレベルは、Ｅレベルからシフトさせることによって生成される。Ｂ、Ｃレベルは、ＬＭレベルからシフトさせることによって生成される。
【００２７】  ＮＡＮＤ型フラッシュメモリは、選択メモリセルにデータを書き込む書込み動作と該選択メモリセルにデータが書き込まれたことを検証するベリファイ動作とからなる書込みループを複数回繰り返すことによってメモリセルＭＣにデータを書き込む。例えば、図４の下位ページの書込み（ＥからＬＭへの書込み）および上位ページの書込み（ＥからＡへの書込み、ＬＭからＢ、Ｃへの書込み）は、それぞれ複数の書込みループからなる一連の書込みシーケンスを実行することによって実現される。
【００２８】  各書込みループのベリファイ動作では、下位ページのデータＥ、ＬＭを検出する際、ワード線ＷＬの電圧は、ＶＬＭに設定すればよい。これにより、センスアンプＳＡは、下位ページのデータを検出することができる。
【００２９】  また、上位ページのデータＥ、Ａ、Ｂ、Ｃを検出する際、ワード線ＷＬの電圧は、ＶＡ、ＶＢ、ＶＣと順にステップアップする。ワード線ＷＬの電圧がＶＡである場合、ＥレベルのメモリセルＭＣとその他のＡ〜ＣレベルのメモリセルＭＣとが識別される。これにより、ＥレベルのメモリセルＭＣが判明する。次に、ワード線ＷＬの電圧がＶＢである場合、ＡレベルのメモリセルＭＣとその他のＢ、ＣレベルのメモリセルＭＣとが識別される。これにより、ＡレベルのメモリセルＭＣが判明する。次に、ワード線ＷＬの電圧がＶＣである場合、ＣレベルのメモリセルＭＣとＣレベルのメモリセルＭＣとが識別される。これにより、ＢレベルのメモリセルＭＣおよびＣレベルのメモリセルＭＣが判明する。このように、ワード線ＷＬの電圧をＶＡ、ＶＢ、ＶＣと変更することによって、センスアンプＳＡは、メモリセルＭＣの上位ページのデータＥ、Ａ、Ｂ、Ｃを検出することができる。
【００３０】  図５は、或る書込みループのベリファイ動作におけるロックアウトモードＬＣＫ（第１のモード）およびノーロックアウトモードＮＬＫ（第２のモード）のそれぞれのメモリの動作を示すタイミング図である。尚、図５には、上位ページのＥ〜Ｃレベルについてのタイミング図だけでなく、下位ページのＬＭレベルについてのタイミング図も合わせて示している。
【００３１】（ロックアウトモードＬＣＫの動作）  ロックアウトモードＬＣＫにおいて、ワード線ＷＬの電圧は、データを検出するために、上述のとおり、ＶＡ、ＶＢ、ＶＣとステップアップしている。
【００３２】  ｔ０〜ｔ１の期間において、ワード線ＷＬの電圧は、ＶＡに設定されている。時点ｔ０において、ワード線ＷＬに接続されたいずれのメモリセルＭＣのデータも判明していない。従って、ｔ０〜ｔ１において、いずれのビット線ＢＬもロックアウトされていない。各ビット線ＢＬの電圧は、ゲート電圧ＢＬＸに応じたセルソース線ＣＥＬＳＲＣよりも高い電圧（高レベル電圧）に設定される。各ビット線ＢＬには、ワード線ＷＬの電圧およびメモリセルＭＣのデータに応じた電流が流れる。即ち、各メモリセルＭＣにセル電流Ｉｃｅｌｌが流れる。そして、ストローブ信号ＳＴＢａが論理ハイに活性化されることによって、センスアンプＳＡがメモリセルＭＣのデータをラッチする。このとき、上述の通り、Ｅレベルのメモリセルが判明する。
【００３３】  そこで、時点ｔ１以降、センスアンプＳＡは、Ｅレベルと判明したメモリセルＭＣに接続されたビット線ＢＬの電圧を、メモリセルのソース電圧（例えば、接地電圧またはセルソースＣＥＬＳＲＣ）とほぼ等しい電圧に設定する。即ち、センスアンプＳＡは、ＥレベルのメモリセルＭＣに接続されたビット線ＢＬをロックアウトする。これにより、ビット線ＢＬの電圧とセルソースＣＥＬＳＲＣの電圧とがほぼ等しくなるので、当該書込みループのベリファイ動作において、ｔ１以降、電流はＥレベルのメモリセルＭＣへほとんど流れない。
【００３４】  一方、時点ｔ１において、Ａ〜Ｃレベルのメモリセルは未だ判明していない。従って、ｔ１〜ｔ２の期間において、センスアンプＳＡは、Ａ〜Ｃレベル（ＬＭレベル）のメモリセルＭＣに接続されたビット線ＢＬの電圧を上記高レベル電圧に維持する。
【００３５】  ｔ１〜ｔ２の期間において、ワード線ＷＬの電圧は、ＶＢに設定されている。このとき、ＥレベルのメモリセルＭＣに接続されたビット線ＢＬはロックアウトされている。従って、ＥレベルのメモリセルＭＣには、セル電流Ｉｃｅｌｌは流れない。その他のビット線ＢＬは、ロックアウトされていない。従って、Ａ〜Ｃレベル（またはＬＭレベル）のメモリセルＭＣに接続されたビット線ＢＬには、ワード線ＷＬの電圧およびメモリセルＭＣのデータに応じた電流が流れる。即ち、Ａレベル（またはＬＭレベル）のメモリセルＭＣはオン状態になるので、Ａレベル（またはＬＭレベル）のメモリセルＭＣにはセル電流Ｉｃｅｌｌが流れる。しかし、Ｂ、ＣレベルのメモリセルＭＣはオフ状態のままである。従って、Ｂ、ＣレベルのメモリセルＭＣにはセル電流Ｉｃｅｌｌは流れない。そして、ストローブ信号ＳＴＢｂが論理ハイに活性化されることによって、センスアンプＳＡがメモリセルＭＣのデータをラッチする。このとき、上述の通り、Ａレベルのメモリセルが判明する。
【００３６】  そこで、時点ｔ２以降、センスアンプＳＡは、ＥレベルのメモリセルＭＣだけでなく、Ａレベル（またはＬＭレベル）のメモリセルＭＣに接続されたビット線ＢＬの電圧を、メモリセルのソース電圧とほぼ等しい電圧に設定する。即ち、センスアンプＳＡは、ＥおよびＡレベル（またはＬＭレベル）のメモリセルＭＣに接続されたビット線ＢＬをロックアウトする。これにより、この書込みループのベリファイ動作において、ｔ２以降、電流はＥおよびＡレベル（またはＬＭレベル）のメモリセルＭＣへほとんど流れない。
【００３７】  一方、時点ｔ２において、ＢおよびＣレベルのメモリセルは未だ識別されていない。従って、ｔ２〜ｔ３の期間において、センスアンプＳＡは、ＢおよびＣレベルのメモリセルＭＣに接続されたビット線ＢＬの電圧を上記高レベル電圧に維持する。
【００３８】  ｔ２〜ｔ３の期間において、ワード線ＷＬの電圧は、ＶＣに設定されている。このとき、ＥおよびＡレベルのメモリセルＭＣに接続されたビット線ＢＬはロックアウトされている。従って、Ｅ、ＡレベルのメモリセルＭＣには、セル電流Ｉｃｅｌｌは流れない。その他のビット線ＢＬは、ロックアウトされていない。従って、ＢおよびＣレベルのメモリセルＭＣに接続されたビット線ＢＬには、ワード線ＷＬの電圧およびメモリセルＭＣのデータに応じた電流が流れる。即ち、ＢレベルのメモリセルＭＣはオン状態になるので、ＢレベルのメモリセルＭＣにはセル電流Ｉｃｅｌｌが流れる。しかし、ＣレベルのメモリセルＭＣはオフ状態のままである。従って、ＣレベルのメモリセルＭＣにはセル電流Ｉｃｅｌｌは流れない。そして、ストローブ信号ＳＴＢｃが論理ハイに活性化されることによって、センスアンプＳＡがメモリセルＭＣのデータをラッチする。このとき、上述の通り、ＢおよびＣレベルのメモリセルが判明する。即ち、時点ｔ３において、Ｅ〜Ｃレベル（またはＬＭレベル）のメモリセルＭＣが検出（識別）されたことになる。これにより、ロックアウトモードＬＣＫによるベリファイ動作が終了する。ロックアウトモードＬＣＫに設定されている場合、このベリファイ動作は、各書込みループ内において実行される。
【００３９】  図５に示すロックアウトモードＬＣＫのＩｃｅｌｌのタイミング図を参照して理解できるように、ロックアウトモードＬＣＫでは、センスアンプＳＡは、データ検出済みのメモリセルＭＣに接続されたビット線ＢＬには電流を流さない。従って、ロックアウトモードでは、ノーロックアウトモードに比べて、メモリ全体の消費電流が低減する。ベリファイ動作は、書込みシーケンスに含まれる複数の書込みループのそれぞれにおいて実行される。従って、データ検出済みのメモリセルＭＣに接続されたビット線ＢＬをロックアウトすることによって、消費電流を大きく低減させることができる。
【００４０】  一方、一部のビット線ＢＬをロックアウトすると、ロックアウトされていない他の隣接ビット線ＢＬの電圧が、隣接干渉効果によって一時的に低下する。このように一旦低下した電圧が元のレベルに戻るまでには或る程度時間がかかる。即ち、ロックアウトされたビット線に隣接するビット線ＢＬの電圧がリカバリする際に、時間がかかる。例えば、図５のｔ１の直後、Ａ〜Ｃレベル（またはＬＭレベル）に対応するビット線ＢＬの電圧は、ロックアウトされたＥレベルに対応するビット線ＢＬとの容量カップリングによって一時的に低下している。その後、暫くしてから、Ａ〜Ｃレベルに対応するビット線の電圧は、元のレベルに戻る。同様に、図５のｔ２の直後、ＢおよびＣレベルに対応するビット線ＢＬの電圧は、ロックアウトされたＥおよびＡレベルに対応するビット線ＢＬとの容量カップリングによって一時的に低下している。その後、暫くしてから、ＢおよびＣレベルに対応するビット線の電圧は、元のレベルに戻る。
【００４１】  このように、ロックアウトモードＬＣＫは、ベリファイ時間が比較的長いが、データ検出済みのメモリセルＭＣにはセル電流Ｉｃｅｌｌを流さない。従って、メモリ全体の消費電流（Ｉｃｃ）が比較的小さいという特性を有する。
【００４２】（ノーロックアウトモードＮＬＫの動作）  ノーロックアウトモードＮＬＫにおいても、ワード線ＷＬの電圧は、上述のとおり、ＶＡ、ＶＢ、ＶＣとステップアップしている。
【００４３】  ｔ０〜ｔ１におけるメモリの動作は、ロックアウトモードＬＣＫにおけるｔ０〜ｔ１における動作と同様でよい。ｔ０〜ｔ１において、Ｅレベルのメモリセルが判明する。しかし、ノーロックアウトモードＮＬＫでは、センスアンプＳＡは、Ｅレベルと判明したメモリセルＭＣに接続されたビット線ＢＬの電圧をロックアウトしない。従って、時点ｔ１以降、センスアンプＳＡは、データ検出結果の判明に関わらず、ビット線ＢＬの電圧を上記高レベル電圧に維持する。
【００４４】  ｔ１〜ｔ１２の期間において、ワード線ＷＬの電圧は、ＶＢに設定されている。ビット線ＢＬには、ワード線ＷＬの電圧およびメモリセルＭＣのデータに応じた電流が流れる。このとき、Ａレベル（またはＬＭレベル）のメモリセルＭＣだけでなく、ＥレベルのメモリセルＭＣにもセル電流Ｉｃｅｌｌが流れる。尚、Ｂ、ＣレベルのメモリセルＭＣはオフ状態のままであるので、Ｂ、ＣレベルのメモリセルＭＣにはセル電流Ｉｃｅｌｌは流れない。そして、ストローブ信号ＳＴＢｂが論理ハイに活性化されることによって、センスアンプＳＡがメモリセルＭＣのデータをラッチする。このとき、Ａレベルのメモリセルが判明する。
【００４５】  ｔ１２〜ｔ１３の期間において、ワード線ＷＬの電圧は、ＶＣに設定されている。ビット線ＢＬには、ワード線ＷＬの電圧およびメモリセルＭＣのデータに応じた電流が流れる。ＢレベルのメモリセルＭＣだけでなく、ＥおよびＡレベル（またはＬＭレベル）のメモリセルＭＣにもセル電流Ｉｃｅｌｌが流れる。尚、ＣレベルのメモリセルＭＣはオフ状態のままであるので、ＣレベルのメモリセルＭＣにはセル電流Ｉｃｅｌｌは流れない。そして、ストローブ信号ＳＴＢｃが論理ハイに活性化されることによって、センスアンプＳＡがメモリセルＭＣのデータをラッチする。このとき、ＢおよびＣレベルのメモリセルが判明する。即ち、時点ｔ１３において、Ｅ〜Ｃレベル（およびＬＭレベル）のメモリセルＭＣが検出（識別）されたことになる。これにより、ノーロックアウトモードＮＬＫによるベリファイ動作が終了する。ノーロックアウトモードＮＬＫに設定されている場合、このベリファイ動作は、各書込みループ内において実行される。
【００４６】  図５に示すノーロックアウトモードＮＬＫのＩｃｅｌｌを参照して理解できるように、ノーロックアウトモードＮＬＫでは、センスアンプＳＡは、データ検出済みか否かに関わらず、各ビット線ＢＬに電流を流す。従って、メモリ全体の消費電流（Ｉｃｃ）がロックアウトモードＬＣＫのそれよりも増大する。
【００４７】  一方、図５に示すように、ノーロックアウトモードＮＬＫでは、ビット線ＢＬの電圧は、ベリファイ動作中において高レベル電圧に維持されている。従って、ビット線ＢＬは、隣接干渉効果の影響を受けないので、ビット線ＢＬの電圧のリカバリを待つ必要がない。例えば、ノーロックアウトモードＮＬＫのｔ１〜ｔ１２の期間は、ロックアウトモードＬＣＫのｔ１〜ｔ２の期間に比べて短い。また、ノーロックアウトモードＮＬＫのｔ１２〜ｔ１３の期間は、ロックアウトモードＬＣＫのｔ２〜ｔ３の期間に比べて短い。
【００４８】  このように、ノーロックアウトモードＮＬＫは、メモリの消費電流Ｉｃｃが比較的大きいが、ベリファイ時間が比較的短いという特性を有する。
【００４９】  次に、図６（Ａ）〜図６（Ｅ）を参照して、書込みシーケンスにおけるメモリの消費電流Ｉｃｃについて説明する。
【００５０】  図６（Ａ）〜図６（Ｅ）は、書込みシーケンスの各段階におけるメモリセルＭＣの閾値分布を示す図である。図６（Ａ）〜図６（Ｅ）では、便宜的にＥレベルからＡレベルへの書込みについて示している。ベリファイレベルはＶＡである。尚、ＬＭレベルからＢまたはＣレベルへの書込みについては、図６（Ａ）〜図６（Ｅ）を参照することによって容易に推測することができるので、その説明を省略する。
【００５１】  まず、書込みシーケンスの当初、図６（Ａ）に示すように、複数のメモリセルＭＣは、Ｅレベルにあるものとする。このとき、全メモリセルＭＣはベリファイ動作時にオン状態となり、センスアンプＳＡからのセル電流Ｉｃｅｌｌを流す。
【００５２】  その後、書込みループを繰り返し実行することによって、メモリセルＭＣの閾値分布は、図６（Ｂ）〜図６（Ｄ）に示すように、Ａレベルへ次第に遷移していく。図６（Ｃ）において、複数のメモリセルＭＣの約半分がベリファイレベルＶＡを超える。即ち、メモリセルＭＣの約半分は、ベリファイ動作においてオフ状態となる。さらに、図６（Ｄ）において、複数のメモリセルＭＣのほとんどがベリファイレベルＶＡを超える。即ち、メモリセルＭＣのほとんどは、ベリファイ動作においてオフ状態となる。
【００５３】  そして、図６（Ｅ）において、複数のメモリセルＭＣの全てがベリファイレベルＶＡを超えると、全メモリセルＭＣは、ベリファイ動作においてオフ状態となる。
【００５４】  このように、書込みシーケンスの当初、全てのメモリセルＭＣがＥレベル（消去状態）であるので、ベリファイ動作時におけるセル電流Ｉｃｅｌｌの総和は、非常に大きくなる。書込みシーケンスの書込みループが繰り返され、一部のメモリセルＭＣの閾値分布が高くなると、ベリファイ動作時におけるセル電流Ｉｃｅｌｌの総和は、次第に低下していく。そして、全メモリセルＭＣがベリファイレベルＶＡを超えると、ベリファイ動作時におけるセル電流Ｉｃｅｌｌの総和は、非常に少なくなる。即ち、書込みシーケンスの開始段階において、セル電流Ｉｃｅｌｌの総和は非常に大きいが、書込みシーケンスの終了段階においては、セル電流Ｉｃｅｌｌの総和は小さい。
【００５５】  そこで、本実施形態によるメモリは、書込みシーケンスの途中で、ロックアウトモードＬＣＫとノーロックアウトモードＮＬＫとの間でモードを切り替える。
【００５６】  例えば、書込みシーケンスの開始段階においては消費電流が大きいため、センスアンプＳＡは、ロックアウトモードＬＣＬＫで動作する。即ち、センスアンプＳＡは、各書込みループのベリファイ動作において、データ（閾値レベル）の判明したメモリセルＭＣに接続されたビット線ＢＬをロックアウトする。これにより、書込みシーケンスの当初において消費電流を抑制することができる。
【００５７】  一方、書込みシーケンスの終了段階においては消費電流が小さいため、センスアンプＳＡは、ノーロックアウトモードＬＣＬＫで動作する。即ち、センスアンプＳＡは、各書込みループのベリファイ動作において、データ（閾値レベル）の判明に関わらず、メモリセルＭＣに接続されたビット線ＢＬをロックアウトしない。これにより、書込みループの時間を短縮することができる。
【００５８】  このように、消費電流の大きな書込みシーケンスの開始段階においては、ベリファイ時間の短縮よりも消費電流の削減を優先する。一方、消費電流の小さな書込みシーケンスの終了段階においては、消費電流の削減よりもベリファイ時間の短縮を優先する。これにより、本実施形態は、消費電流の抑制と書込みシーケンス時間の短縮とを両立させることができる。
【００５９】  例えば、書込みシーケンスの開始段階においては、センスアンプＳＡは、ロックアウトモードＬＣＫで動作する。このとき、セル電流Ｉｃｅｌｌは、図５に示すように、ロックアウトされた（データ検出済みの）ビット線ＢＬには流れず、ロックアウトされていない（データ未検出の）ビット線ＢＬに流す。従って、メモリの消費電流Ｉｃｃが抑制される。一方、書込みシーケンスの終了段階においては、センスアンプＳＡは、ノーロックアウトモードＮＬＫで動作する。従って、ベリファイ時間は短縮される。このとき、図６を参照して説明したように、多くのメモリセルＭＣがベリファイレベルを超えている。従って、ノーロックアウトモードＮＬＫであっても、セル電流Ｉｃｅｌｌは、後述するようにさほど大きくない。このように、本実施形態は、消費電流の抑制と書込みシーケンス時間の短縮とを両立させることができる。
【００６０】  ロックアウトモードＬＣＫからノーロックアウトモードＣＬＫへの切替えは、例えば、書込みループの回数に基づいて実行してもよい。書込みループ回数は、通常、シーケンス制御回路７によってカウントされている。従って、或る書込みシーケンスにおいて、書込みループの回数が所定値に達したときに、センスアンプＳＡは、シーケンス制御回路７からの命令を受け、ロックアウトモードＬＣＫからノーロックアウトモードＣＬＫへ切り替える。そして、センスアンプＳＡは、それ以降の書込みループにおいて、ノーロックアウトモードＣＬＫによってベリファイ動作を実行すればよい。書込みループの回数は、任意に変更することができる。
【００６１】  図７は、第１の実施形態によるモード切替えとメモリ全体の消費電流Ｉｃｃとの関係を示すタイミング図である。消費電流Ｉｃｃは、セル電流Ｉｃｅｌｌを含むメモリ全体の消費電流である。尚、ワード線ＷＬの電圧、ビット線ＢＬの電圧およびストローブＳＴＢａ〜ＳＴＢｃについては、図５を参照して説明した通りである。
【００６２】（書込みシーケンスの開始段階：ロックアウトモード）  本実施形態によれば、書込みシーケンスの当初において、センスアンプＳＡは、ロックアウトモードＬＣＫで動作する。よって、このとき図３の信号ＬＣＫは論理ロウである。この段階では、メモリセルＭＣの多くは、まだ、ＥレベルまたはＬＭレベルにある。従って、ベリファイレベル（ワード線ＬＷの電圧）がＶＡである場合、ＥレベルのメモリセルＭＣがオン状態になり、ＬＭレベルのメモリセルＭＣはオフ状態である。このとき、消費電流Ｉｃｃは、基準電流値ＩｒｅｆからＩｃｃａにステップアップする。尚、基準電流値Ｉｒｅｆは、セル電流Ｉｃｅｌｌ以外の消費電流である。
【００６３】  ｔ１以降、センスアンプＳＡは、ＥレベルのメモリセルＭＣに接続されたビット線ＢＬをロックアウトする。即ち、Ｅレベルに対応するカラムの信号ＬＣＫが論理ハイになる。その他のＬＭレベルに対応するカラムの信号ＬＣＫは論理ロウのままである。このため、ｔ１〜ｔ２において、ベリファイレベルがＶＢである場合、ＬＭレベルのメモリセルＭＣがオン状態になり、ＥレベルのメモリセルＭＣはオフ状態である。このとき、消費電流は、Ｉｃｃｂである。
【００６４】  通常、メモリセルＭＣの閾値レベルは、データのランダマイズによってほぼ均等に割り付けられる。従って、下位ページにおいて、ＥレベルのメモリセルＭＣの個数とＬＭレベルのメモリセルＭＣの個数は、ほぼ等しい。即ち、書込みシーケンスの当初において、ＥレベルのメモリセルＭＣの個数とＬＭレベルのメモリセルＭＣの個数は、ほぼ等しいと考えられる。従って、消費電流Ｉｃｃｂは、Ｉｃｃａとほぼ等しくなる。同様に、上位ページにおいても、Ｅ〜ＣレベルのメモリセルＭＣの個数は、データのランダマイズによってほぼ均等に割り付けられる。
【００６５】  ｔ２〜ｔ３において、ベリファイレベルがＶＣである場合、ＥレベルおよびＬＭレベルのメモリセルＭＣはほぼ全てオフ状態である。このとき、消費電流は、Ｉｃｃｃとなる。書込みシーケンスの当初において、上位ページの書込みは未だ進んでいない。従って、消費電流Ｉｃｃｃは、ＩｃｃａおよびＩｃｃｂよりもかなり小さく、ほぼ基準電流値Ｉｒｅｆとなる。
【００６６】  従って、メモリの消費電流Ｉｃｃは、基準電流値ＩｒｅｆからＩｃｃａ（Ｉｃｃｂ）にステップアップした後、ステップアップすることなく、基準電流値Ｉｒｅｆに戻る。但し、Ｂレベルを超えるメモリセルＭＣが多少存在する場合がある。この場合には、Ｉｃｃｃは、基準電流値Ｉｒｅｆよりわずかに高い。
【００６７】  その後、書込みループを繰り返し、書込みシーケンスが進むと、データが次第に書き込まれていく。従って、ＥレベルからＡレベルに遷移するメモリセルＭＣの個数が増える。従って、消費電流Ｉｃｃａは、書込みシーケンスが進むに従って小さくなっていく。
【００６８】  一方、書込みシーケンスが進むと、ＬＭレベルからＢレベルまたはＣレベルに遷移するメモリセルＭＣの個数が増える。従って、消費電流Ｉｃｃｃは、書込みシーケンスが進むに従って、大きくなっていく。ただし、センスアンプＳＡは、ロックアウトモードＬＣＫで動作するため、消費電流Ｉｃｃｃは、ＣレベルのメモリセルＭＣに流れるセル電流の分だけ増加する。
【００６９】  一方、ベリファイレベルＶＢにもよるが、図４に示すように、上位ページの書込みでは、ベリファイレベルＶＢを超えて書込み込まれるメモリセルＭＣの数は少ない。従って、書込みシーケンスが進んでも、消費電流Ｉｃｃｂは、さほど変化しない。
【００７０】（書込みシーケンスの終了段階：ノーロックアウトモード）  書込みシーケンスが進むと、多くのメモリセルＭＣの閾値分布がＥ〜Ｃレベルに書き込まれている。従って、ノーロックアウトモードＮＬＫに切り替わったときには、ｔ０〜ｔ１において、ＥレベルのメモリセルＭＣがオン状態になる。このときのメモリの消費電流をＩｃｃａｎとする。ｔ１〜ｔ２において、ＥおよびＡレベルのメモリセルＭＣがオン状態になる。このときのメモリの消費電流をＩｃｃｂｎとする。ｔ２〜ｔ３において、Ｅ、ＡおよびＢレベルのメモリセルＭＣがオン状態になる。このときのメモリの消費電流をＩｃｃｃｎとする。
【００７１】  ここで、上述の通りデータのランダマイズによって、Ｅ〜ＣレベルのメモリセルＭＣがほぼ４分の１ずつ振り分けられているものとすると、図７に示すように、消費電流は、Ｉｃｃａｎ、Ｉｃｃｂｎ、Ｉｃｃｃｎの順にほぼ等しい増分ΔＩで増加する。即ち、メモリの消費電流Ｉｃｃは、基準電流値ＩｒｅｆからＩｃｃａにステップアップした後、さらに、Ｉｃｃｂ（＞Ｉｃｃａ）にステップアップし、その後、さらに、Ｉｃｃｃ（＞Ｉｃｃｂ）にステップアップし、その後、基準電流値Ｉｒｅｆに戻る。
【００７２】  もし、書込みシーケンスの開始段階において、センスアンプＳＡがノーロックアウトモードＮＬＫで動作した場合、ｔ１〜ｔ０において、ＬＭレベルのメモリセルＭＣだけでなく、ＥレベルのメモリセルＭＣも全てオン状態になる。従って、図７の破線で示すように、消費電流は、Ｉｃｃｂ０のように非常に大きくなる。例えば、ｔ０〜ｔ１では、ＥレベルのメモリセルＭＣがオン状態になり、ＬＭレベルのメモリセルＭＣがオフ状態になるので、消費電流Ｉｃｃは、Ｉｃｃｂ０の２分の１となる。ｔ１〜ｔ３では、ＥおよびＬＭレベルの両方のメモリセルＭＣがオン状態になるので、消費電流Ｉｃｃは、Ｉｃｃｂ０となる。
【００７３】  これに対し、本実施形態によれば、書込みシーケンスの開始段階において、センスアンプＳＡがロックアウトモードＬＣＫで動作するので、メモリの消費電流（Ｉｃｃａ、Ｉｃｃｂ、Ｉｃｃｃ）は、非常に低く抑制される。例えば、ｔ０〜ｔ１では、ＥレベルのメモリセルＭＣがオン状態になり、ＬＭレベルのメモリセルＭＣがオフ状態になるので、消費電流Ｉｃｃは、Ｉｃｃｂ０の２分の１となる。ｔ１〜ｔ２では、ＬＭレベルのメモリセルＭＣがオン状態になり、ＥレベルのメモリセルＭＣはロックアウトされているので、消費電流Ｉｃｃは、Ｉｃｃｂ０の２分の１となる。ｔ２〜ｔ３では、ＥおよびＬＭレベルの両方のメモリセルＭＣがロックアウトされているので、消費電流Ｉｃｃは、０となる。尚、ここでは、Ｉｒｅｆ＝０としている。
【００７４】  もし、書込みシーケンスの終了段階において、センスアンプＳＡがロックアウトモードＬＣＫで動作した場合、ビット線ＢＬのリカバリのために、ベリファイ動作の期間を長くする必要がある。
【００７５】  これに対し、本実施形態によれば、書込みシーケンスの終了段階では、センスアンプＳＡはノーロックアウトモードＮＬＫに切り替えられている。ノーロックアウトモードＮＬＫは、ロックアウトモードＬＣＫよりも時間ΔＴだけ短い。従って、本実施形態は、書込みシーケンスの時間を短縮することができる。尚、Ｅ〜ＣレベルのメモリセルＭＣがほぼ４分の１ずつ振り分けられているので、消費電流Ｉｃｃｃｎは、Ｉｃｃｂ０の約４分の３程度となると考えられる。
【００７６】  このように、本実施形態は、消費電流の抑制と書込みシーケンス時間の短縮とを両立させることができる。
【００７７】（第２の実施形態）  図８は、第２の実施形態に従ったメモリのソース電圧調整回路２２およびセル電流検出回路２４の構成の一例を示す図である。第２の実施形態において、センスアンプＳＡは、ビット線ＢＬに流れる電流値（即ち、セル電流Ｉｃｅｌｌ）に応じて、ロックアウトモードＬＣＫとノーロックモードＮＬＫとを切り替える。例えば、書込みシーケンスの開始段階において、センスアンプＳＡは、ロックアウトモードＬＣＫでベリファイ動作を実行する。その後、セル電流Ｉｃｅｌｌが所定値を下回ったときに、センスアンプＳＡは、ノーロックモードＮＬＫでベリファイ動作を実行する。第２の実施形態のその他の構成および動作は、第１の実施形態の対応する構成および動作と同様でよい。セル電流Ｉｃｅｌｌの上記所定値は、任意に変更することができる。
【００７８】  以下、セル電流Ｉｃｅｌｌを測定するために用いられるソース電圧調整回路２２およびセル電流検出回路２４について説明する。
【００７９】  ソース電圧調整回路２２は、ソース線ＣＥＬＳＲＣの電圧を所定電圧に維持する回路である。ソース電圧調整回路２２は、ソース線ＣＥＬＳＲＣと同数設けられており、例えば、１ブロックに１つずつ設けられている。ソース電圧調整回路２２は、定電流源ＳＲＣＣＧ、ＮＭＯＳトランジスタＭＮ１およびオペアンプＳＲＣＡＭＰを備える。
【００８０】  定電流源ＳＲＣＣＧは、ソース線ＣＥＬＳＲＣにキーパー電流ｉＳＲＣＰＲＥを供給する機能を有する。定電流源ＳＲＣＣＧは、電源電圧ＶＤＤとソース線ＣＥＬＳＲＣとの間に接続されている。Ｎ型トランジスタＭＮ１のドレインはソース線ＣＥＬＳＲＣに接続され、ソースは基準電圧ＶＳＳに接続されている。オペアンプＳＲＣＡＭＰの２つの入力は、ソース線ＣＥＬＳＲＣおよび参照電圧ＶＲＥＦにそれぞれ接続されている。オペアンプＳＲＣＡＭＰの出力はＮ型トランジスタＭＮ１のゲートに接続されている。   セル電流検知回路２４は、セル電流Ｉｃｅｌｌの大きさを参照電流ｉＴＡＲＧＥＴの大きさと比較する回路である。セル電流検知回路２４は、ソース線ＣＥＬＳＲＣと同数設けられており、例えば、１ブロックに１つずつ設けられている。セル電流検知回路２４は、疑似ソース線ＳＲＣ＿ＭＯＮ、参照電流源ＲＥＦＣＧ、Ｎ型トランジスタＭＮ２、および、オペアンプＡＭＰを有する。疑似ソース線ＳＲＣ＿ＭＯＮには、参照電流源ＲＥＦＣＧ、Ｎ型トランジスタＭＮ２およびオペアンプＡＭＰがそれぞれ独立に接続されており、これら以外の部分からは電気的に分離されている。
【００８１】  参照電流源ＲＥＦＣＧは、電源電圧ＶＤＤと疑似ソース線ＳＲＣ＿ＭＯＮとの間に接続され、疑似ソース線ＳＲＣ＿ＭＯＮに対して参照電流ｉＴＡＲＧＥＴを供給する回路である。Ｎ型トランジスタＭＮ２のドレインは疑似ソース線ＳＲＣ＿ＭＯＮに接続され、ソースは接地電圧ＧＮＤに接続され、ゲートにはトランジスタＭＮ１のゲート電極と同じ電圧が印加される。これにより、トランジスタＭＮ２は、疑似ソース線ＳＲＣ＿ＭＯＮから基準電圧ＶＳＳに流れる電流を制御する。トランジスタＭＮ２の導電形および特性は、トランジスタＭＮ１の導電形および特性と同じである。オペアンプＡＭＰの２つの入力は、疑似ソース線ＳＲＣ＿ＭＯＮおよび参照電圧ＶＲＥＦにそれぞれ接続され、疑似ソース線ＳＲＣ＿ＭＯＮの電圧と参照電圧ＶＲＥＦとの比較結果を出力信号ＦＬＡＧとして出力する。出力信号ＦＬＡＧは、例えば、２値のデジタル信号であり、シーケンス制御回路７へ出力される。
【００８２】  次に、セル電流Ｉｃｅｌｌの検出動作について簡単に説明する。
【００８３】  トランジスタＭＮ１およびオペアンプＳＲＣＡＭＰによりセルソースＣＥＬＳＲＣの電圧はほぼ一定に保たれる。このため、セル電流Ｉｃｅｌｌは放電電流ｉＳＲＣＤＩＳとほぼ等しくなる。また、トランジスタＭＮ１、ＭＮ２の特性は等しく、かつ、それらのゲートは共通である。従って、放電電流ｉＳＲＣＤＩＳは、放電電流ｉＤＩＳと等しい。即ち、セル電流Ｉｃｅｌｌ、放電電流ｉＳＲＣＤＩＳおよび放電電流ｉＤＩＳは等しい。このため、仮に、セル電流Ｉｃｅｌｌが参照電流ｉＴＡＲＧＥＴよりも大きいと、参照電流ｉＴＡＲＧＥＴよりも放電電流ｉＤＩＳが大きくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電圧が低下し、参照電圧ＶＲＥＦよりも低くなる。この結果、 オペアンプＡＭＰの出力信号ＦＬＡＧの値は「Ｌ」となる。一方、仮に、セル電流Ｉｃｅｌｌが参照電流ｉＴＡＲＧＥＴよりも小さいと、参照電流ｉＴＡＲＧＥＴよりも放電電流ｉＤＩＳが小さくなり、疑似ソース線ＳＲＣ＿ＭＯＮの電圧が上昇し、参照電圧ＶＲＥＦよりも高くなる。この結果、オペアンプＡＭＰの出力信号ＦＬＡＧの値は「Ｈ」となる。このように、出力信号ＦＬＡＧの値により、参照電流ｉＴＡＲＧＥＴの大きさを基準として、セル電流Ｉｃｅｌｌの大きさを判定することができる。
【００８４】  図９は、第２の実施形態によるロックアウトモードＬＣＫおよびノーロックアウトモードＮＬＫのそれぞれのメモリの動作を示すタイミング図である。図９において、ワード線ＷＬ、ビット線ＢＬおよびセル電流Ｉｃｅｌｌの動作は、図５におけるそれらの動作と同様でよい。
【００８５】  第２の実施形態では、セル電流Ｉｃｅｌｌを測定するために、電流測定信号Ｖｉｍｅａｓがストローブ信号ＳＴＢａ、ＳＴＢｂの前においてパルス信号として入力されている。シーケンス制御回路７は、電流測定信号Ｖｉｍｅａｓの入力に応じて図８に示すソース電圧調整回路２２およびセル電流検出回路２４を駆動させる。これにより、シーケンス制御回路７は、各ビット線ＢＬに対応するセル電流Ｉｃｅｌｌを得る。
【００８６】  従って、第２の実施形態では、書込みシーケンスの開始段階において、セル電流Ｉｃｅｌｌが所定値としての参照電流ｉＴＡＲＧＥＴより大きい場合には、センスアンプＳＡは、ロックアウトモードＬＣＫで動作する。書込みシーケンスが進み、セル電流Ｉｃｅｌｌが参照電流ｉＴＡＲＧＥＴを下回ったときに、センスアンプＳＡは、ロックアウトモードＬＣＫからノーロックアウトモードＮＬＫへ切り替わる。このようにセル電流Ｉｃｅｌｌに応じてロックアウトモードＬＣＫとノーロックアウトモードＮＬＫとを切り替えてもよい。第２の実施形態も、第１の実施形態と同様の効果を得ることができる。
【００８７】（変形例）  未だデータ書込みが終了していないメモリセルの個数または書込みが終了したメモリセルの個数に応じて、センスアンプＳＡは、ロックアウトモードＬＣＫからノーロックアウトモードＮＬＫへ切り替わってもよい。データ書込みが終了していないメモリセルの個数は、ビットスキャンによって検出することができる。ビットスキャンは、ページバッファＰＢにラッチされた書込みデータにおいてベリファイをパスしたビット数あるいはベリファイをパスしていないビット数を検知する動作である。ページバッファＰＢにおいて、ベリファイをパスしたビットについては、Ｅレベルに変更される。従って、シーケンス制御回路７は、ページバッファＰＢのＥレベルのビットをカウントあるいはＥレベル以外のビットをカウントすることによって、ベリファイをパスしたビット数あるいはベリファイをパスしていないビット数を検知することができる。このとき、Ｅ〜Ｃレベルのビットを個別にカウントしてもよい。ベリファイをパスしたビット数が所定値に達したときに（ベリファイをパスしていないビット数が所定値を下回ったときに）、シーケンス制御回路７は、センスアンプＳＡをロックアウトモードＬＣＫからノーロックアウトモードＮＬＫへ切り替えればよい。これは、  第１および第２の実施形態および上記変形例は、組み合わせてもよい。即ち、書込みループの回数が所定値に達したとき、セル電流Ｉｃｅｌｌが所定値を下回ったとき、あるいは、書込み済みの前記メモリセルの個数が所定値に達したときに、センスアンプＳＡは、ロックアウトモードＬＣＫからノーロックアウトモードＮＬＫへ切り替わってもよい。
【００８８】  メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００８９】  本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成28年10月24日(2016.10.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のメモリセルの電流経路の一端に接続された複数のビット線と、
前記複数のビット線に接続されたセンスアンプ部と
を備え、
データの書き込み動作は、第１書き込みループと第２書き込みループを有する書き込みシーケンスを含み、
前記第１書き込みループは、第１プログラム動作と第１ベリファイ動作を含み、
前記第２書き込みループは、第２プログラム動作と第２ベリファイ動作を含み、
前記センスアンプ部は、前記第１ベリファイ動作において、データ検出結果の判明したメモリセルに接続された前記ビット線の電圧を、前記メモリセルのソース電圧とほぼ等しい第１の電圧に設定する第１のモードと、前記第２ベリファイ動作において、データ検出結果の判明に関わらず、前記複数のビット線の電圧を前記メモリセルのソース電圧よりも高い第２の電圧に設定する第２のモードとを有する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記書き込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書き込みループのベリファイ動作を実行し、
前記書き込みループの回数が第１値に達したときに、前記センスアンプは、前記第２のモードで各前記書き込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルに流れる電流値が所定値を超えているときに、前記センスアンプは、前記第１のモードで各前記書き込みループのベリファイ動作を実行し、
前記メモリセルに流れる電流値が所定値を下回ったときに、前記センスアンプは、前記第２のモードで各前記書き込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記書き込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書き込みループのベリファイ動作を実行し、
前記メモリセルに流れる電流値が所定値を下回ったときに、前記センスアンプは、前記第２のモードで各前記書き込みループのベリファイ動作を実行することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書き込みループのベリファイ動作を実行し、
書き込み済みの前記メモリセルの個数が所定値に達したときに、前記センスアンプは、前記第２のモードで各前記書き込みループのベリファイ動作を実行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記書き込みシーケンスの当初において、前記センスアンプは、前記第１のモードで各前記書き込みループのベリファイ動作を実行し、
前記書き込みループの回数が第１値に達したとき、前記複数のビット線に流れる電流値が所定値を下回ったとき、あるいは、書き込み済みの前記メモリセルの個数が所定値に達したときに、前記センスアンプは、前記第２のモードで各前記書き込みループのベリファイ動作を実行することを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記第１のモードの前記ベリファイ動作において、前記センスアンプは、前記ビット線ごとに前記第１の電圧または前記第２の電圧に設定することを特徴とする請求項２に記載の半導体記憶装置。
【請求項８】
前記第１のモードにおける消費電力は、基準電流値から第１の電流値にステップアップした後、前記基準電流値に戻り、
前記第２のモードにおける消費電力は、前記基準電流値から第１の電流値にステップアップし、前記第１の電流値よりも大きな第２の電流値にステップアップし、さらに、前記第２の電流値よりも大きな第３の電流値にステップアップした後に、前記基準電流値に戻る、
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【国際調査報告】
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