(57)【要約】より高精度に最適位相を設定する。位相調整部３０は、任意に設定された位相のクロック信号を生成する位相シフトクロック生成部３１と、位相シフトクロック生成部３１により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部３２と、変換部３２により変換されたパラレルデータの正誤を判定する判定部３３と、それぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるように位相の設定を変更し、複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を位相シフトクロック生成部３１に設定する位相制御部４０と、を備える。
2014208552.tif 000002
【特許請求の範囲】
【請求項１】
任意に設定された位相のクロック信号を生成する生成部と、
前記生成部により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部と、
前記変換部により変換された前記パラレルデータの正誤を判定する判定部と、
前記判定部による判定結果に基づいて、前記生成部により生成されるクロック信号の位相を制御する制御部と、を備え、
前記制御部は、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更し、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を前記生成部に設定することを特徴とする位相調整回路。
【請求項２】
前記制御部は、位相を第１所定角度ずつずらすように前記生成部における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を前記生成部に生成させることを特徴とする請求項１に記載の位相調整回路。
【請求項３】
前記制御部は、位相を前記第１所定角度ずらす前後で前記判定部による正誤の判定結果が異なった場合、位相を前記第１所定角度ずらす前の位相から位相を前記第１所定角度ずらした後の位相までの範囲内で、前記第１所定角度より小さい第２所定角度ずつずらすように前記生成部における位相の設定を変更することを特徴とする請求項２に記載の位相調整回路。
【請求項４】
前記制御部は、
前記複数のクロック信号の各々の位相と前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果とが対応付けられたデータを記憶する記憶部と、
前記記憶部に記憶されたデータに基づいて、前記位相の範囲及び前記最適位相を特定する特定部と、
前記特定部により前記最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する指示信号を前記生成部に出力し、前記最適位相が特定された後に、前記最適位相を設定する指示信号を前記生成部に出力する指示部と、
を備えることを特徴とする請求項１から３のいずれか一項に記載の位相調整回路。
【請求項５】
前記制御部は、前記最適位相を前記生成部に設定するまで、前記パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを前記変換部に変換させることを特徴とする請求項１から４のいずれか一項に記載の位相調整回路。
【請求項６】
記録ヘッドと、
前記記録ヘッドを駆動するヘッド駆動部と、
前記記録ヘッドの各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部と、
前記出力部から出力された前記シリアルデータをパラレルデータに変換して前記ヘッド駆動部に出力する請求項１から５のいずれか一項に記載の位相調整回路と、
を備えることを特徴とする画像形成装置。
【請求項７】
請求項１から５のいずれか一項に記載の位相調整回路による位相調整方法であって、
前記制御部が、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する工程と、
前記制御部が、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定する工程と、
前記制御部が、前記位相の範囲内の値である最適位相を前記生成部に設定する工程と、
を有することを特徴とする位相調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相調整回路、画像形成装置及び位相調整方法に関する。
【背景技術】
【０００２】
データの伝送方式として、単一のデータストリームによる逐次伝送方式（シリアル伝送方式）と複数のデータストリームを並列させた並列伝送方式（パラレル伝送方式）が広く知られている。シリアル伝送方式は、パラレル伝送方式に比して、データ伝送のための配線が少なくて済む点や、データ伝送をより高速に行うことができる点で優れている。【０００３】
このシリアル伝送方式により伝送されたシリアルデータをパラレルデータに変換する変換処理では、変換処理におけるクロック信号の位相が重要となる。以下、詳細に説明する。
シリアルデータをパラレルデータに変換する変換部におけるシリアルデータの入力タイミングとパラレルデータの出力タイミングは、所定の周期で出力されるクロック信号により同期する。言い換えれば、変換部は、クロック信号のタイミングに基づいて、複数のパラレルデータが一続きになったシリアルデータを個々のパラレルデータに分割する処理を行うことで、シリアルデータをパラレルデータに変換する。ここで、クロック信号に基づく変換部による処理のタイミングが早すぎたり遅すぎたりする場合、パラレルデータへの変換が上手くいかず、データの誤りが生じることとなる。
クロック信号に応じた処理のタイミングの決定は、クロック信号の位相に依存する。より具体的には、クロック信号の位相は、変換部の動作に係るフリップフロップやラッチ等の動作におけるデータ変更禁止時間であるセットアップ時間やホールド時間の開始及び終了タイミングを決定する要素となる。セットアップ時間やホールド時間の開始及び終了タイミングが適切であることにより、処理が正しく行われる。ここで、正しくデータ処理を行ううえで許容されるクロック信号の到着期間に対して早すぎる又は遅すぎる到着タイミングとなる側にクロック信号の位相がずれている場合、セットアップ時間違反又はホールド時間違反が生じ、処理が正しく行われない。【０００４】
変換処理におけるクロック信号の最適な位相（以下、「最適位相」と記載）は、変換部及びクロック信号の発生源を含む回路の構成、当該回路の動作環境（温度等）、当該回路に対するシリアルデータの入力タイミング等、様々な要因により変化しうる。そこで、変換処理に際して、予め定められた複数の位相パターンの中から最適位相に最も近い位相パターンを用いる位相調整回路が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−６５０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の位相調整回路は、複数の位相パターンの中から最適位相に最も近い位相パターンを用いるに過ぎないことから、位相調整の精度が低かった。このため、従来の位相調整回路では、最適位相のクロック信号による変換処理を実現することができず、セットアップ時間違反やホールド時間違反によるデータの誤りが生じることがあった。【０００７】
本発明は、より高精度に最適位相を設定することができる位相調整回路、画像形成装置及び位相調整方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明による位相調整回路は、任意に設定された位相のクロック信号を生成する生成部と、前記生成部により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する変換部と、前記変換部により変換された前記パラレルデータの正誤を判定する判定部と、前記判定部による判定結果に基づいて、前記生成部により生成されるクロック信号の位相を制御する制御部と、を備え、前記制御部は、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更し、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を前記生成部に設定することを特徴とする。【０００９】
請求項２に記載の発明は、請求項１に記載の位相調整回路であって、前記制御部は、位相を第１所定角度ずつずらすように前記生成部における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を前記生成部に生成させることを特徴とする。【００１０】
請求項３に記載の発明は、請求項２に記載の位相調整回路であって、前記制御部は、位相を前記第１所定角度ずらす前後で前記判定部による正誤の判定結果が異なった場合、位相を前記第１所定角度ずらす前の位相から位相を前記第１所定角度ずらした後の位相までの範囲内で、前記第１所定角度より小さい第２所定角度ずつずらすように前記生成部における位相の設定を変更することを特徴とする。【００１１】
請求項４に記載の発明は、請求項１から３のいずれか一項に記載の位相調整回路であって、前記制御部は、前記複数のクロック信号の各々の位相と前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果とが対応付けられたデータを記憶する記憶部と、前記記憶部に記憶されたデータに基づいて、前記位相の範囲及び前記最適位相を特定する特定部と、前記特定部により前記最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する指示信号を前記生成部に出力し、前記最適位相が特定された後に、前記最適位相を設定する指示信号を前記生成部に出力する指示部と、を備えることを特徴とする。【００１２】
請求項５に記載の発明は、請求項１から４のいずれか一項に記載の位相調整回路であって、前記制御部は、前記最適位相を前記生成部に設定するまで、前記パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを前記変換部に変換させることを特徴とする。【００１３】
請求項６に記載の発明による画像形成装置は、記録ヘッドと、前記記録ヘッドを駆動するヘッド駆動部と、前記記録ヘッドの各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部と、前記出力部から出力された前記シリアルデータをパラレルデータに変換して前記ヘッド駆動部に出力する請求項１から５のいずれか一項に記載の位相調整回路と、を備えることを特徴とする。【００１４】
請求項７に記載の発明は、請求項１から５のいずれか一項に記載の位相調整回路による位相調整方法であって、前記制御部が、それぞれ位相の異なる複数のクロック信号を生成部に生成させるように前記生成部における位相の設定を変更する工程と、前記制御部が、前記複数のクロック信号の各々に応じて前記変換部により変換されたパラレルデータの各々に対する前記判定部による正誤の判定結果に基づいて、前記変換部によって前記シリアルデータが正しくパラレルデータに変換される位相の範囲を特定する工程と、前記制御部が、前記位相の範囲の中央値に対応する最適位相を前記生成部に設定する工程と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、より高精度に最適位相を設定することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態である画像形成装置の主要構成の一例を示す図である。
【図２】ヘッドユニットの構成の一例を示す図である。
【図３】位相調整部の構成の一例を示す図である。
【図４】位相シフトクロック生成部による位相の変更例を示す図である。
【図５】初期状態の位相シフトクロック生成部により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が誤（ＮＧ）であった場合の位相の範囲及び最適位相の特定に係る具体例を示す図である。
【図６】初期状態の位相シフトクロック生成部により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が正（ＯＫ）であった場合の位相の範囲及び最適位相の特定に係る具体例を示す図である。
【図７Ａ】位相調整モードの一例を示すタイミングチャートである。
【図７Ｂ】位相調整モードから位相固定モードに切り替わる場合の一例を示すタイミングチャートである。
【図８】位相の調整に係る処理の流れの一例を示すフローチャートである。
【図９】第１所定角度及び第２所定角度を用いた位相の範囲及び最適位相の特定に係る具体例を示す図である。
【図１０】第１所定角度及び第２所定角度を用いた位相の範囲及び最適位相の特定に係る別の例を示す図である。
【図１１】デイジーチェーン接続された位相調整部、ヘッド駆動部及び記録ヘッドの一例を示す図である。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施形態について図面を用いて説明する。ただし、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１８】
図１は、本発明の一実施形態である画像形成装置１の主要構成の一例を示す図である。
画像形成装置１は、例えば、取得部２、画像処理部３、画像形成部１０、操作表示部４、中央制御部５等を備える。
【００１９】
取得部２は、画像形成装置１により形成する画像の元となる画像データを取得する。
具体的には、取得部２は、例えば、ネットワークインターフェースカード（Network Interface Card：ＮＩＣ）等の通信に係る構成を備え、通信を介して外部の機器から送信された画像データを取得する。
【００２０】
画像処理部３は、取得部２により取得された画像データに画像処理を施す。
具体的には、画像処理部３は、例えば、ＦＰＧＡ（Field-Programmable Gate Array）等のプログラマブルロジックデバイス（programmable logic device:ＰＬＤ)又はＡＳＩＣ（Application Specific Integrated Circuit）のような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路に実装された機能に応じた画像処理を行う。画像処理部３により行われる画像処理として、例えば、ＲＧＢ画像をＣＭＹＫ画像に変換する等の色変換処理、カラー画像をモノクロ画像に変換する等の階調変換処理、予め設定されたスクリーン線数に基づいて画像を網点化するスクリーン処理等が挙げられる。
【００２１】
また、画像処理部３は、データ出力部３ａを有する。データ出力部３ａは、例えば、画像処理部３を構成する回路に実装された一機能として設けられる。
データ出力部３ａは、複数の記録ヘッド２１の各々のノズルから吐出されるインクの吐出パターンに対応するシリアルデータを出力する出力部として機能する。
具体的には、データ出力部３ａは、例えば、画像処理部３により画像処理が施された画像データに対応する画像を搬送部１１により搬送される記録媒体に形成するため、複数の記録ヘッド２１の各々のノズルからインクを吐出させるタイミングや位置等を算出する。即ち、データ出力部３ａは、当該画像データに対応する画像を記録媒体に形成する際に複数の記録ヘッド２１の各々のノズルから吐出されるインクの吐出パターンを算出する。そして、データ出力部３ａは、吐出パターンを含むシリアルデータを出力する。ここで、シリアルデータは、複数の記録ヘッド２１の各々に対応して設けられた複数のヘッド駆動部２３（図２参照）に対して個別に出力されることとなるパラレルデータに対応する部分データが含まれるデータとして生成される。言い換えれば、シリアルデータは、当該シリアルデータに基づいてパラレルデータを生成することができるように生成される。
【００２２】
また、データ出力部３ａは、誤り検出用の付加データをシリアルデータに付加して出力する。
付加データは、例えば、巡回冗長検査（Cyclic Redundancy Check：ＣＲＣ）による誤り検出のためのデータであるが、一例であってこれに限られるものでない。誤り検出の具体的な方法は、適宜変更可能である。
なお、本実施形態における部分データ及び付加データは、例えば、１０ビットのデータであるが、一例であってこれに限られるものでない。部分データや付加データの具体的構成は、適宜変更可能である。
【００２３】
また、データ出力部３ａは、テスト用のシリアルデータを出力する機能を有する。
テスト用のシリアルデータは、画像データに基づいて生成されたシリアルデータとフォーマットを同じくするダミーのデータであり、テスト用のシリアルデータに応じて記録ヘッド２１のノズルが駆動されることはない。
なお、データ出力部３ａは、テスト用のシリアルデータについても、チェックデータを生成、付加する。
【００２４】
また、データ出力部３ａは、シリアルデータをパラレルデータに変換する際に用いられる所定のクロック信号（ＳＩ＿ＣＬＫ）、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）及びパラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）を出力する。
【００２５】
データ出力部３ａは、例えば、ＰＬＤ又はＡＳＩＣのような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路にデータ出力部３ａとしての機能が実装されるが、一例であってこれに限られるものでなく、適宜変更可能である。
【００２６】
画像形成部１０は、画像処理部３により画像処理が施された画像データに基づいて、記録媒体に画像を形成する。
具体的には、画像形成部１０は、例えば、複数の記録ヘッド２１が設けられたヘッドユニット２０、記録媒体を搬送する搬送部１１、搬送部１１により搬送される記録媒体に対向する位置でヘッドユニット２０を支持するキャリッジ１２等を備える。かかる画像形成部１０は、ヘッドユニット２０に設けられた複数の記録ヘッド２１のノズルからインクを吐出することで、記録媒体に画像を形成するインクジェット記録方式により画像を形成する。
【００２７】
操作表示部４は、画像形成装置１の動作に係る各種の入力及び表示出力を行う。
具体的には、操作表示部４は、例えば、図示は省略するが、タッチパネル方式の入力表示装置や、各種の選択操作や送り操作等を行うための上下左右移動キーや各種機能キー等を備え、ユーザの操作入力に対応した信号を中央制御部５に出力する。また、操作表示部４は、中央制御部５の制御下で、画像形成装置１の動作に係る各種の表示内容を入力表示装置にて表示する。
【００２８】
中央制御部５は、例えば、図示は省略するが、ＣＰＵ、ＲＡＭ、ＲＯＭ等を有し、ＲＯＭ等の記憶装置から処理内容に応じた各種のソフトウェア・プログラムやデータ等を読み出して実行することで、画像形成装置１の動作に係る各種の処理を行う。
【００２９】
次に、ヘッドユニット２０について、図２を参照してより詳細に説明する。
ヘッドユニット２０は、例えば、複数の記録ヘッド２１の他に、さらに、位相調整部３０、複数のヘッド駆動部２３等を備える。
【００３０】
位相調整部３０は、データ出力部３ａから出力されたシリアルデータをパラレルデータに変換してヘッド駆動部２３に出力する位相調整回路である。
具体的には、位相調整部３０は、データ出力部３ａから出力されたシリアルデータを取得し、取得されたシリアルデータに含まれる部分データをパラレルデータに変換して複数のヘッド駆動部２３の各々に出力する。ここで、パラレルデータをどのヘッド駆動部２３に出力するのかを決定するための処理は、所定のルールに基づいて行われる。例えば、シリアルデータに含まれる部分データの並び順と、各部分データに対応するヘッド駆動部２３の並び順とを対応させるようにしてもよいし、パラレルデータとヘッド駆動部２３との対応関係を示すデータを部分データに含ませるようにしてもよい。本発明は、その他、パラレルデータとヘッド駆動部２３との対応関係を特定可能なあらゆるルールを適宜採用することができる。
【００３１】
また、位相調整部３０は、パラレルデータの正誤を判定する機能を有する。
具体的には、位相調整部３０は、例えば、パラレルデータの誤り検出のためのチェックデータを生成する。本実施形態におけるチェックデータは、付加データとともに用いることでパラレルデータの正誤を判定するためのデータである。よって、チェックデータの具体的な態様は、付加データに係り採用されている誤り検出の方法と同一の方法に基づく。
位相調整部３０は、シリアルデータに付加された付加データと、位相調整部３０にて生成されたチェックデータとの比較結果に基づいて、パラレルデータにデータの誤りが含まれているか否か判定する。比較結果と判定結果との対応関係は、誤り検出の具体的な方法に応じる。
誤りが含まれていない場合、位相調整部３０は、正しいパラレルデータへの変換が行われたものと判定する。誤りが含まれている場合、位相調整部３０は、誤ったパラレルデータへの変換が行われたものと判定する。
また、位相調整部３０は、シリアルデータをパラレルデータに変換する際のクロック信号の位相を調整する機能を有する。位相調整部３０は、位相の調整に係り、パラレルデータにデータの誤りが含まれているか否かの判定結果を用いる。位相の調整により、位相調整部３０は、正しいパラレルデータをより確実に生成することができるようになる。
位相の調整の詳細については、後述する。
【００３２】
また、データ出力部３ａと位相調整部３０との間で各種のデータを送受信するための配線が設けられている。
具体的には、例えば、データ出力部３ａが位相調整部３０に出力するデータに対応する配線として、所定のクロック信号（ＳＩ＿ＣＬＫ）、シリアルデータ（ＳＩ＿ＤＡＴＡ）、イネーブル信号（ＤＡＴＡ＿ＥＮ）及び切り替え信号（ＳＷ）の各々に対応する配線が設けられている。また、位相調整部３０がデータ出力部３ａに出力するデータに対応する配線として、位相の調整の完了を示す完了信号（ＤＯＮＥ）に対応する配線が設けられている。
データ出力部３ａと位相調整部３０との間で各種のデータを送受信するための配線に係る具体的な技術として、例えば、ＬＶＤＳ（Low voltage differential signaling）が採用されるが、一例であってこれに限られるものでなく、適宜変更可能である。
【００３３】
複数のヘッド駆動部２３は、複数の記録ヘッド２１の各々に対応して設けられ、位相調整部３０から出力されたパラレルデータに応じて、複数の記録ヘッド２１を個別に駆動する。
具体的には、ヘッド駆動部２３は、例えば、ヘッドユニット２０に設けられた基板に配設された回路及び配線からなり、パラレルデータに含まれる、圧電素子等の圧力発生手段の駆動データに応じて記録ヘッド２１のノズルの各々に対応して設けられた圧力発生手段（例えば、圧電素子等）を駆動させるための駆動波形Ｗを生成し、圧力発生手段に出力する。圧力発生手段は、駆動波形Ｗに応じて動作し、インクをノズルから吐出する。
本実施形態では、ヘッド駆動部２３が直接記録ヘッド２１を駆動しているが、一例であってこれに限られるものでない。例えば、記録ヘッド２１に設けられた複数のノズルを駆動するための回路が記録ヘッド２１に設けられていてもよく、この場合に、ヘッド駆動部２３は、当該回路に対応した構成となる。かかる場合、ヘッド駆動部２３は、ノズルの各々に駆動信号を出力するタイミングを示す情報、ノズルの各々から吐出されるインクの量を示す情報、ラッチ信号等を含む記録ヘッド用信号を記録ヘッド２１の各々に対して出力する。また、ヘッド駆動部２３は、記録ヘッド用信号の出力とともに、記録ヘッド２１のノズルの各々を駆動するための電圧を供給する機能を有していてもよい。
また、複数のヘッド駆動部２３は、１つの回路基板にまとめて設けるようにしても良く、さらにこの回路基板に位相調整部３０を設けるようにしても良い。
【００３４】
次に、位相調整部３０について、図３を参照してより詳細に説明する。図３では便宜上、図示するヘッド駆動部２３を一つとしている。
位相調整部３０は、位相シフトクロック生成部３１、変換部３２、判定部３３、位相制御部４０等を備える。
【００３５】
位相シフトクロック生成部３１は、任意に設定された位相のクロック信号を生成する生成部として機能する。
具体的には、位相シフトクロック生成部３１は、例えば、図４に示すように、データ出力部３ａから出力された所定のクロック信号（ＳＩ＿ＣＬＫ）の位相を任意に変更する。図４では、クロック信号Ｃ１に対してΔθだけ位相を一方にずらすように位相を変更したクロック信号Ｃ２や、クロック信号Ｃ２に対してΔθだけ位相を一方にずらすように位相を変更したクロック信号Ｃ３を例示している。図４では、位相の変更の度合いをΔθで示しているが、位相シフトクロック生成部３１は、Δθを任意に変更することができる。
また、位相シフトクロック生成部３１は、当該位相シフトクロック生成部３１にて生成されたクロック信号（ＣＬＫ＿θ）を変換部３２に出力する。また、位相シフトクロック生成部３１は、クロック信号（ＣＬＫ＿θ）とともに、当該クロック信号の出力の有無を示すイネーブル信号（ＣＬＫ＿ＥＮ）を変換部３２に出力する。
位相シフトクロック生成部３１は、例えば、ＰＬＬ（phase locked loop）等の電子回路からなるが、一例であってこれに限られるものでなく、適宜変更可能である。
【００３６】
位相シフトクロック生成部３１による位相の変更の度合いは、例えば、予め定められている。
一例として、位相の変更の最小単位（位相ずらし間隔）が、２０［ｐｓｅｃ］である場合、クロック信号の位相の変更の度合いは０．７２［°］刻みとなる。
上記の一例は、本実施形態にて便宜上設定されているものであり、これに限られるものでなく、最適位相の設定に係り求められる精度に応じて、適宜変更可能である。
【００３７】
また、位相シフトクロック生成部３１の初期状態における位相の変更の度合いは、任意に設定、変更可能である。本実施形態では、初期状態の位相シフトクロック生成部３１は、位相を変更せず、所定のクロック信号（ＳＩ＿ＣＬＫ）の位相がそのまま維持されたクロック信号を生成するものとする。
【００３８】
変換部３２は、位相シフトクロック生成部３１により生成されたクロック信号に応じて、シリアルデータをパラレルデータに変換して出力する。
具体的には、変換部３２は、位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）により定められる処理のタイミングに応じて、データ出力部３ａから出力されたシリアルデータ（ＳＩ＿ＤＡＴＡ）をパラレルデータに分割する処理を行うことで、シリアルデータをパラレルデータに変換する。
また、変換部３２は、パラレルデータを出力する。また、変換部３２は、パラレルデータとともに、パラレルデータの出力の有無を示すイネーブル信号（Ｐ＿ＶＡＬＩＤ）を出力する。
【００３９】
クロック信号（ＣＬＫ＿θ）に適切な位相が設定されていることにより、当該クロック信号に応じた変換部３２による処理のタイミングが適正である場合、シリアルデータをパラレルデータに変換する処理が正しく行われ、正しいパラレルデータが得られる。一方、当該クロック信号に適切な位相が設定されていない場合、当該クロック信号に応じた変換部３２による処理のタイミングが不適正となり、パラレルデータへの変換が上手くいかず、データの誤りが生じることとなる。
【００４０】
判定部３３は、変換部３２により変換されたパラレルデータの正誤を判定する。
具体的には、判定部３３は、例えば、変換部３２により変換されて出力されたパラレルデータ（Ｐ＿ＤＡＴＡ）のチェックデータを生成する。判定部３３は、チェックデータと、シリアルデータに付加された付加データとを比較し、比較結果に基づいて、パラレルデータの正誤を判定する。
【００４１】
また、判定部３３は、パラレルデータの正誤の判定結果に応じた出力を行う。
具体的には、判定部３３は、例えば、正しいパラレルデータへの変換が行われたことを示す出力（ＯＫ）又はパラレルデータへの変換にてデータの誤りが生じたことを示す出力（ＮＧ）のいずれかを位相制御部４０に出力する。また、本実施形態では、判定部３３は、位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）の位相を示す情報と、当該位相にて変換されたパラレルデータの正誤の判定結果を示す情報（ＯＫ又はＮＧ）とを対応付けて、位相制御部４０に出力する。
「ＯＫ」又は「ＮＧ」の判定結果は、二値（１又は０）にて表すことができるので、パラレルデータの正誤の判定結果は、最低１ビットで表すことができるが、一例であってこれに限られるものでなく、適宜変更可能である。
【００４２】
位相制御部４０は、判定部３３による判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換されるように位相シフトクロック生成部３１により生成されるクロック信号の位相を制御する制御部として機能する。
位相制御部４０は、例えば、記憶部４１、特定部４２、指示部４３等を備える。
【００４３】
記憶部４１は、複数のクロック信号の各々の位相と複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶する。
具体的には、記憶部４１は、例えば、フラッシュメモリー等により構成された記憶装置を有し、判定部３３から出力された判定結果、即ち、クロック信号（ＣＬＫ＿θ）の位相を示す情報と当該位相にて変換されたパラレルデータの正誤の判定結果を示す情報（ＯＫ又はＮＧ）とが対応付けられたデータを記憶する。
【００４４】
特定部４２は、記憶部４１に記憶されたデータに基づいて、位相の範囲及び最適位相を特定する。
具体的には、特定部４２は、例えば、記憶部４１に記憶されたデータを読み出して、「ＯＫ」の判定結果と対応付けられた位相の範囲を特定する。そして、特定部４２は、特定された位相の範囲内の値を最適位相として算出する。
より具体的には、特定部４２は、例えば、特定された位相の範囲の中央値に対応する位相を最適位相とする。
【００４５】
位相の範囲及び最適位相の具体例について、図５を参照して説明する。
図５に示す例では、７２〜１４４［°］の位相の範囲内で「ＯＫ」の判定結果が得られており、それ以外の範囲で「ＮＧ」の判定結果が得られている。この場合、特定部４２は、７２〜１４４［°］の位相の範囲を「ＯＫ」の判定結果と対応付けられた位相の範囲として特定する。また、特定部４２は、７２〜１４４［°］の位相の範囲の中央値に対応する１０８［°］の位相を最適位相とする。
【００４６】
指示部４３は、特定部４２により最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を生成部（位相シフトクロック生成部３１）に生成させるように生成部における位相の設定を変更する指示信号を生成部に出力する。
【００４７】
例えば、図５に示す例の場合、位相シフトクロック生成部３１の初期状態で生成された０［°］の位相では「ＮＧ」の判定結果となることから、指示部４３は、特定部４２による最適位相の特定に必要な「ＯＫ」の判定結果が得られる位相の範囲が特定されるまで位相を逐次シフトさせる。具体的には、指示部４３は、予め定められた位相の変更の度合い（例えば、０．７２［°］）だけ位相を一方（例えば、正の方向（図５等の右側））にシフトさせるための指示信号（図３の「シフト指示」により示される信号）を逐次出力する。
【００４８】
位相シフトクロック生成部３１は、指示部４３からの指示信号に応じたクロック信号（ＣＬＫ＿θ）の位相の設定を行う。また、位相シフトクロック生成部３１は、設定が完了したことを示す信号（図３の「シフト完了」により示される信号）を位相制御部４０に出力する。
その後、位相シフトクロック生成部３１は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）を出力する。変換部３２は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）に応じて、シリアルデータをパラレルデータに変換する。判定部３３は、新たに設定された位相のクロック信号（ＣＬＫ＿θ）に応じて変換されたパラレルデータの正誤を判定する。位相制御部４０の記憶部４１は、新たに設定されたクロック信号の位相と、当該クロック信号に応じて変換部３２により変換されたパラレルデータの正誤の判定結果とを対応付けて記憶する。
新たな位相の設定に伴う各部の動作は、指示部４３から位相の設定を変更する指示信号が出力されるたびに行われる。
このように、位相制御部４０は、位相を第１所定角度（例えば、０．７２［°］）ずつずらすように生成部（位相シフトクロック生成部３１）における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を生成部に生成させる。
【００４９】
図５に示す例の場合、初期状態である０［°］から７２［°］の位相が設定されるまで、「ＮＧ」の判定結果が連続して得られる。７２［°］の位相が設定されると、「ＯＫ」の判定結果が得られる。その後、１４４［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。その後、１４４［°］を超えると、再び「ＮＧ」の判定結果が得られる。クロック信号の位相が１４４［°］を超え、再び「ＮＧ」の判定結果が得られたことで、「ＯＫ」の判定結果が得られる位相の下限（例えば、７２［°］）と上限（例えば、１４４［°］）が特定されたことになる。よって、特定部４２は、当該位相の下限と上限で示される位相の範囲（７２〜１４４［°］）を特定し、その範囲内の値（例えば、中央値である１０８［°］）を最適位相とする。
なお、図５等で示されている位相の変更の間隔はあくまで説明のための模式的なものであり、実際の位相の変更の間隔は、指示信号に応じた位相の変更の度合いに応じる。
【００５０】
指示部４３は、特定部４２により最適位相が特定された後に、最適位相を設定する指示信号を位相シフトクロック生成部３１に出力する。
具体的には、指示部４３は、最適位相が特定されるまで行っていた位相を逐次シフトさせるための指示信号の出力を終了し、最適位相を設定するための指示信号を位相シフトクロック生成部３１に出力する。図５に示す例の場合、指示部４３は、位相を１０８［°］に設定するための指示信号を出力する。
このように、位相制御部４０は、それぞれ位相の異なる複数のクロック信号を生成部（位相シフトクロック生成部３１）に生成させるように生成部における位相の設定を変更し、複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果に基づいて、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を生成部に設定する。
【００５１】
なお、上記では、初期状態の位相シフトクロック生成部３１により生成されたクロック信号（ＣＬＫ＿θ）に応じて変換されたパラレルデータの正誤の判定結果が「ＮＧ」である場合の最適位相の特定までの指示信号の出力パターンについて、図５を参照して説明したが、最適位相の特定までの指示信号の出力パターンは、これに限られない。別のパターンについて、図６を参照して説明する。
【００５２】
図６に示す例の場合、初期状態である０［°］の位相で「ＯＫ」の判定結果が得られる。この場合、指示部４３は、「ＮＧ」の判定結果が得られるまで、予め定められた位相の変更の度合い（例えば、０．７２［°］）だけ位相を一方（例えば、正の方向）にシフトさせるための指示信号を逐次出力する。
図６に示す例では、３６［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。３６［°］を超える位相が設定されると、「ＮＧ」の判定結果が得られる。これにより、一方について「ＯＫ」の判定結果が得られる位相の範囲（例えば、上限）が特定されたことになるので、指示部４３は、位相を一方（例えば、正の方向）にシフトさせるための指示信号の出力を終了する。
【００５３】
次に、指示部４３は、他方（例えば、負の方向（図６等の左側）について「ＯＫ」の判定結果が得られる位相の範囲（例えば、下限）を特定するための処理に移行する。
具体的には、指示部４３は、例えば、位相シフトクロック生成部３１の初期状態の位相から一回だけ位相を他方にシフトさせた位相（例えば、−０．７２［°］）を設定するための指示信号を出力する。当該指示信号に応じ、位相シフトクロック生成部３１に設定されている位相は、−０．７２［°］の位相となる。仮に、当該位相で「ＮＧ」の判定結果が得られた場合、他方（例えば、負の方向（図６等の左側）について「ＯＫ」の判定結果が得られる位相の範囲（例えば、下限）が特定されたこととなるので、指示部４３は、位相をシフトさせるための指示信号の出力を終了する。一方、当該位相で「ＯＫ」の判定結果が得られた場合、指示部４３は、「ＮＧ」の判定結果が得られるまで、位相を他方（例えば、負の方向）にシフトさせるための指示信号を逐次出力する。
【００５４】
図６に示す例の場合、−３６［°］の位相まで、「ＯＫ」の判定結果が連続して得られる。その後、−３６［°］を下回ると、「ＮＧ」の判定結果が得られる。よって、−３６［°］を下回るまで、位相を他方（例えば、負の方向）にシフトさせるための指示信号の出力が継続され、−３６［°］の位相が、他方について「ＯＫ」の判定結果が得られる位相の範囲であると特定される。この場合、最適位相（例えば、中央値）は０［°］となる。
このように、指示部４３は、最初に得られたパラレルデータの正誤の判定結果に応じて、より少ない指示信号の出力回数で最適位相が特定されるように、指示信号の出力パターンを変更する。
【００５５】
変換部３２、判定部３３及び位相制御部４０は、例えば、ＰＬＤ又はＡＳＩＣのような集積回路あるいはこれらの組み合わせによる回路からなり、当該回路にこれらの各部に対応する機能が実装されるが、一例であってこれに限られるものでなく、適宜変更可能である。
【００５６】
次に、最適位相の設定前後の位相調整部３０の動作について説明する。
位相調整部３０は、位相シフトクロック生成部３１に最適位相が設定されるまで、位相調整モードで動作する。位相調整モードにおいては、データ出力部３ａが、テスト用のシリアルデータを出力する。この場合、位相調整部３０は、テスト用のシリアルデータを用いて、シリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果に基づいた最適位相の特定及び最適位相の設定に係る各種の処理を行う。また、位相調整モードにおいて、パラレルデータは、ヘッド駆動部２３に出力されない。
また、位相調整部３０は、位相シフトクロック生成部３１に最適位相が設定されると、位相固定モードで動作する。位相固定モードにおいて、位相シフトクロック生成部３１の位相は最適位相で固定される。また、位相固定モードにおいては、データ出力部３ａが、画像データに基づいて生成された吐出パターンを含むシリアルデータを出力する。この場合、位相調整部３０は、当該シリアルデータをパラレルデータに変換し、ヘッド駆動部２３に出力する。複数の記録ヘッド２１の各々は、パラレルデータに応じて動作する。
位相調整部３０は、位相調整モードと位相固定モードとの切り替えのための機能を有する。具体的には、例えば、位相制御部４０は、信号（ＤＯＮＥ）の出力の有無により位相調整モードと位相固定モードとを切り替える。データ出力部３ａは、当該信号に応じて、出力するシリアルデータを切り替える。
【００５７】
より具体的には、例えば、図７Ａに示すように、ＤＯＮＥ信号が出力されていない状態である場合、データ出力部３ａが、テスト用のシリアルデータを出力する。テスト用のシリアルデータには、パラレルデータに変換されるテスト用の部分データＴＤ１、ＴＤ２、…、ＴＤｎ（例えば、ｎ＝５１２）と、付加データ（ＣＲＣ）とが含まれている。位相調整部３０は、テスト用のシリアルデータを用いて、シリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果に基づいた最適位相の特定及び最適位相の設定に係る各種の処理を行う。
位相シフトクロック生成部３１に最適位相が設定されると、図７Ｂに示すように、ＤＯＮＥ信号が出力される。この場合、データ出力部３ａは、出力するシリアルデータを、画像データに基づいて生成された、各記録ヘッド２１の吐出パターンに対応する部分データＨＤ１、ＨＤ２、…を含むシリアルデータとする。テスト用のシリアルデータから吐出パターンを含むシリアルデータへの切り替えの際には、一時的にシリアルデータの出力が行われなくなる。このとき、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）の出力の有無も、シリアルデータの出力の有無と連動する。
このように、位相制御部４０は、最適位相を位相シフトクロック生成部３１に設定するまで、パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータを変換部３２に変換させる。
【００５８】
また、位相シフトクロック生成部３１に最適位相が設定されることに伴い、位相制御部４０から判定部３３に初期化のための信号（Ｍｏｄｅ）が出力される。
また、位相シフトクロック生成部３１に最適位相が設定されることに伴い、データ出力部３ａから、パラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）が出力される。切り替え信号（ＳＷ）が出力されている場合、変換部３２は、ヘッド駆動部２３にパラレルデータを出力する。図３では、ヘッド駆動部２３に出力されるパラレルデータを「ＤＯＮＥ＿Ｐ＿ＤＡＴＡ」で示している。また、変換部３２は、ヘッド駆動部２３に対して、パラレルデータとともに、ラッチ信号（ＤＡＴＡ＿ＬＡＴ）を出力する。
【００５９】
また、位相調整モードの開始前に、位相調整部３０に設けられた図示しないＣＰＵ又はレジスタから初期化信号（ＣＴＬ＿ｓｔ）が位相制御部４０に出力される。また、当該初期化信号は、位相シフトクロック生成部３１にも出力される。初期化信号により、位相制御部４０の記憶部４１に記憶された過去の判定結果に係る記憶内容が削除される。また、初期化信号により、位相シフトクロック生成部３１は、初期状態となって、位相の設定が初期状態のもの（例えば、０［°］）となる。
なお、本実施形態では、位相制御部４０が初期化信号（ＣＴＬ＿ｓｔ）を位相シフトクロック生成部３１に出力しているが、一例であってこれに限られるものでなく、適宜変更可能である。例えば、位相調整部３０に設けられた図示しないＣＰＵ又はレジスタから直接、初期化信号（ＣＴＬ＿ｓｔ）を位相シフトクロック生成部３１に出力してもよい。
【００６０】
次に、位相の調整に係る処理の流れの一例を、図８のフローチャートを参照して説明する。
データ出力部３ａからシリアルデータの出力が開始されるまで、位相調整部３０は、位相調整モードで待機する（ステップＳ１、ステップＳ２：ＮＯ）。その後、データ出力部３ａからテスト用のシリアルデータが出力されて、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）がハイ（ＨＩＧＨ：「Ｈ」）になると（ステップＳ２：ＹＥＳ）、変換部３２が、シリアルデータをパラレルデータに変換し（ステップＳ３）、判定部３３が、パラレルデータの正誤の判定を行い（ステップＳ４）、判定結果を位相制御部４０に出力する。判定結果の出力に伴い、判定部３３は、当該判定結果が得られたクロック信号の位相を示す情報を位相制御部４０に出力する。
【００６１】
位相制御部４０の記憶部４１は、判定結果を記憶する（ステップＳ５）。ステップＳ５にて、記憶部４１は、クロック信号の位相と、当該位相のクロック信号に応じて変換部３２により変換されたパラレルデータに対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶する。
特定部４２は、記憶部４１に記憶された判定結果に基づいて位相の範囲を特定する。ここで、位相の範囲の特定に十分な判定結果が記憶部４１に記憶されておらず、位相の範囲の特定が不可能である場合（ステップＳ６：ＮＯ）、指示部４３は、位相をシフトさせるための指示信号を出力する（ステップＳ７）。ステップＳ７の後、ステップＳ３の処理に移行する。
ステップＳ７にて、位相の範囲の特定が完了し（ステップＳ６：ＹＥＳ）、位相の範囲内の値（例えば、中央値）である最適位相の特定が完了した場合、位相シフトクロック生成部３１に最適位相の設定が行われ（ステップＳ８）、位相調整部３０は、位相固定モードに移行する（ステップＳ９）。
【００６２】
以上、本実施形態の画像形成装置１によれば、変換部３２によってシリアルデータが正しくパラレルデータに変換される位相の範囲を特定し、当該位相の範囲内の値である最適位相を位相シフトクロック生成部３１に設定するので、より高精度に最適位相を設定することができることから、より適したセットアップ時間及びホールド時間でシリアルデータをパラレルデータに変換することができることとなり、シリアルデータをパラレルデータに変換する変換の精度をより高めることができる。
【００６３】
また、位相を第１所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更することでそれぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるので、位相をずらすシフト指示の繰り返しという簡易な方法によりそれぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させることができることから、簡易な方法でより高精度に最適位相を設定するための処理を実施することができる。
【００６４】
また、記憶部４１が、複数のクロック信号の各々の位相と複数のクロック信号の各々に応じて変換部３２により変換されたパラレルデータの各々に対する判定部３３による正誤の判定結果とが対応付けられたデータを記憶し、特定部４２が、記憶部４１に記憶されたデータに基づいて、位相の範囲及び最適位相を特定し、指示部４３が、特定部４２により最適位相が特定されるまで、それぞれ位相の異なる複数のクロック信号を位相シフトクロック生成部３１に生成させるように位相シフトクロック生成部３１における位相の設定を変更する指示信号を位相シフトクロック生成部３１に出力し、最適位相が特定された後に、最適位相を設定する指示信号を位相シフトクロック生成部３１に出力するので、複数のクロック信号の各々に応じて変換されたパラレルデータの正誤の判定結果に基づいて位相の範囲及び最適位相を特定し、特定された最適位相を位相シフトクロック生成部３１に設定することができることから、より高精度に最適位相を設定することができる。
【００６５】
また、最適位相を位相シフトクロック生成部３１に設定するまで、パラレルデータの誤りの有無を検出するための付加データが付加されたテスト用のシリアルデータをパラレルデータに変換部３２に変換させるので、実際に使用されるパラレルデータを得る際には既に最適位相が設定されている状態とすることができ、パラレルデータを用いる機器（例えば、記録ヘッド２１）に無駄な動作をさせることなく最適位相を設定することができる。
また、データの発信源であるデータ出力部３ａと複数のデータ転送対象となる複数のヘッド駆動部２３との間の伝送経路のうち、データ出力部３ａから分岐点となる位相調整部３０までの伝送経路において、複数のヘッド駆動部２３の全てに対するデータを含むシリアルデータをシリアル伝送方式により伝送し、位相調整部３０にてシリアルデータを複数のヘッド駆動部２３の各々に対するデータであるパラレルデータに変換する変換処理を行い、位相調整部３０から複数のヘッド駆動部２３の各々まで変換後のパラレルデータを伝送することで、シリアル伝送方式の利点を活用することができる。
【００６６】
なお、本発明の実施の形態は、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６７】
例えば、上記の実施形態における最適位相は、位相の範囲内の値のうち、中央値に対応する位相であるが、一例であってこれに限られるものでない。最適位相は、位相の範囲内の値であって、シリアルデータをパラレルデータに変換する変換の精度を確保することができる位相であればよい。
具体的には、最適位相は、例えば、特定された位相の範囲内の値のうち、位相調整回路の動作に係り生じうる各種の変動要素を考慮したうえでより確実にシリアルデータをパラレルデータに変換することができるとされた位相の範囲内の値であってもよい。各種の変動要素として、例えば、温度に応じて変化しうる位相調整回路の動作の特性（温度特性）や、位相調整回路の動作に係る各種の信号のジッター、位相調整回路の動作に係り印加される電圧のゆらぎ等が挙げられる。
具体例として、位相制御部４０は、特定された位相の範囲を１００［％］とした場合に、当該位相の範囲の中央値から±４５［％］の範囲内のいずれかの値に対応する位相を最適位相として設定するようにしてもよい。この場合、各種の変動要素を考慮して、シリアルデータをパラレルデータに変換する処理に係るセットアップ時間やホールド時間をより確実に満たすために最適位相として積極的に採用しないほうがよいとされた位相の範囲を、特定された位相の範囲の上限又は下限に近い両端の５［％］に対応する範囲とし、最適位相として設定される値の範囲から除外している。
【００６８】
また、上記では、位相の変更の最小単位に対応するクロック信号の位相の変更の度合い（０．７２［°］）を第１所定角度としているが、一例であってこれに限られるものでなく、第１所定角度は、任意に設定可能である。より大きい位相の変更の度合い（例えば、７．２［°］等）を第１所定角度としてもよい。
【００６９】
また、位相制御部４０は、位相を第１所定角度ずらす前後で判定部３３による正誤の判定結果が異なった場合、位相を第１所定角度ずらす前の位相から位相を第１所定角度ずらした後の位相までの範囲内で、第１所定角度より小さい第２所定角度ずつずらすように位相シフトクロック生成部３１における位相の設定を変更するようにしてもよい。
【００７０】
具体的には、例えば、図９、図１０に示すように、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）となるよう設定された第１所定角度を用いてもよい。この場合、指示部４３は、まず、上記の実施形態と同様のシフト指示により、位相を一方にシフトさせるための指示信号を逐次出力する。これにより、位相は、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）ずつずれることとなる。
ここで、図９に示すように、７．２［°］と１４．４［°］の間で判定結果が「ＮＧ」から「ＯＫ」に切り替わり、７２［°］と７９．２［°］との間で判定結果が「ＯＫ」から「ＮＧ」に切り替わる場合、指示部４３は、それぞれ、判定結果が切り替わる前の位相から判定結果が切り替わった後の位相まで、第１所定角度より小さい第２所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更する。図９の場合、７．９２［°］まで「ＮＧ」の判定結果が得られ、８．６４［°］から「ＯＫ」の判定結果が得られている。また、７７．７６［°］まで「ＯＫ」の判定結果が得られ、７８．４８［°］から再び「ＮＧ」の判定結果が得られている。この場合、位相の範囲は、８．６４〜７７．７６［°］と特定され、最適位相は、４３．２［°］となる。
【００７１】
また、図１０に示すように、初期状態の位相シフトクロック生成部３１により生成されたクロック信号に応じて変換されたパラレルデータの正誤の判定結果が「ＯＫ」である場合においても、第１所定角度と、第１所定角度より小さい第２所定角度とを用いることができる。
具体的には、初期状態の位相シフトクロック生成部３１により生成されたクロック信号の位相に対して一方（例えば、正の方向）に位相をずらす場合について「ＯＫ」の判定結果が得られる位相の範囲（例えば、上限）が特定されるまで、まず、位相の変更の最小単位より大きい位相の変更の度合い（例えば、７．２［°］）となるよう設定された第１所定角度を用いて、図６を参照した説明と同様のシフト指示により、位相を一方にシフトさせるための指示信号を逐次出力する。そして、判定結果が「ＯＫ」から「ＮＧ」に切り替わる前後の位相が特定された後に、判定結果が切り替わる前の位相から判定結果が切り替わった後の位相まで、第１所定角度より小さい第２所定角度（例えば、０．７２［°］）ずつずらすように位相シフトクロック生成部３１における位相の設定を変更する。
初期状態の位相シフトクロック生成部３１により生成されたクロック信号の位相に対して他方（例えば、負の方向）に位相をずらす場合についても、同様に、第１所定角度と、第１所定角度より小さい第２所定角度とを用いることができる。
なお、図９及び図１０に示す例では、第２所定角度を用いた位相の変更を、第１所定角度を用いて得られたパラレルデータの正誤の判定結果が異なった範囲内におけるより小さな位相の側から開始しているが、一例であってこれに限られるものでなく、適宜変更可能である。
【００７２】
位相を第１所定角度ずらす前後で判定部３３による正誤の判定結果が異なった場合、位相を第１所定角度ずらす前の位相から位相を第１所定角度ずらした後の位相まで、第１所定角度より小さい第２所定角度ずつずらすように位相シフトクロック生成部３１における位相の設定を変更することで、最適位相が設定されるまでの位相の設定の変更回数及び位相の設定の変更に伴い実施されるシリアルデータのパラレルデータへの変換、パラレルデータの正誤の判定、判定結果の記憶等の各種の処理の実施回数を減らすことができ、最適位相の設定に係る処理負荷をより低減することができる。
【００７３】
また、上記の実施形態では、最適位相の設定までテスト用のシリアルデータが用いられているが、これに限られるものでない。例えば、最適位相が設定されるまで、実際に使用されるシリアルデータを用いるようにしてもよい。この場合、例えば、パラレルデータの出力先の切り替えを示す切り替え信号（ＳＷ）により、最適位相が設定されるまでの間、パラレルデータの出力対象（例えば、ヘッド駆動部２３）にパラレルデータが送信されることを防止する等の対応を行うことにより、誤りを含むパラレルデータが出力対象に送信されてしまうことを防止することができる。
【００７４】
また、最適位相の設定後に、最適位相の再設定を行うようにしてもよい。
例えば、上記の実施形態において、位相固定モードに移行した後も、判定部３３によるパラレルデータの正誤の判定を継続し、「ＮＧ」の判定結果が得られた場合に、パラレルデータの出力対象（例えば、ヘッド駆動部２３）に対するパラレルデータの出力を停止させて、最適位相の設定を再度行うようにしてもよい。そして、最適位相の再設定が完了した後に、パラレルデータの出力対象に対するパラレルデータの出力を再開するようにしてもよい。この場合、何らかの手段（例えば、バッファ等）によりパラレルデータの出力の停止中のシリアルデータを保持するか、又は、シリアルデータの出力を行う構成（例えば、データ出力部３ａ）に、パラレルデータの出力の停止中のシリアルデータを再度出力させる。また、本実施形態のように、画像形成装置１のヘッド駆動部２３に対するパラレルデータの出力により画像形成が行われる場合、パラレルデータの出力の停止と再開と、画像形成に伴い動作する各部（例えば、搬送部１１等）の動作とを連動させる。
【００７５】
また、データ出力部３ａと位相調整部３０との間にメモリーを設けてもよい。例えば、ＦＩＦＯ（First In, First Out）メモリーをデータ出力部３ａと位相調整部３０との間に設けることで、データ出力部３ａによるシリアルデータの出力と位相調整部３０の変換部３２によるシリアルデータのパラレルデータへの変換とが非同期であっても動作することができるようになる。即ち、データ出力部３ａと位相調整部３０の動作周波数を個別に任意の動作周波数とすることができる。また、当該メモリーは、上記のバッファとしても機能することができる。
【００７６】
また、上記の実施形態では、シリアルデータの出力の有無を示すイネーブル信号（ＤＡＴＡ＿ＥＮ）やクロック信号の出力の有無を示すイネーブル信号（ＣＬＫ＿ＥＮ）等のイネーブル信号が、イネーブル信号により出力の有無が示されるデータと別個の配線を用いて送信されているが、一例であってこれに限られるものでない。例えば、イネーブル信号により出力の有無が示されるデータの先頭に付加されたイネーブル信号に応じて、当該データの受信対象に当該データの出力の有無が検知されるようにしてもよい。この場合、イネーブル信号のための配線を省略することができる。
【００７７】
また、上記の実施形態では、位相制御部４０が位相シフトクロック生成部３１に対して最適位相を直接設定しているが、一例であってこれに限られるものでない。例えば、位相制御部４０は、データ出力部３ａ等、シリアルデータを出力する構成に対して最適位相を示す情報を送信するようにしてもよい。この場合、シリアルデータに、当該シリアルデータをパラレルデータに変換する際に用いるクロック信号の周波数及び当該クロック信号の最適位相を示す情報が付加される。そして、位相シフトクロック生成部３１には、シリアルデータに付加されたクロック信号の周波数及び当該クロック信号の最適位相が設定される。
【００７８】
また、上記の実施形態では、判定部３３が、シリアルデータの付加データを用いてパラレルデータの正誤を判定しているが、一例であってこれに限られるものでない。例えば、判定部３３は、パラレルデータのヘッダーやフッター等が予め定められたデータの並びであるか否かに基づいてパラレルデータの正誤を判定するようにしてもよい。この場合、付加データは不要である。その他、パラレルデータの誤りを検出可能な方法であれば、現在存する他の方法又は将来開発されうる他の方法も採用可能である。
【００７９】
また、上記の実施形態では、記録ヘッド２１とヘッド駆動部２３をそれぞれ複数設けた場合について例示しているが、一例であってこれに限られるものでない。例えば、記録ヘッド２１とヘッド駆動部２３をそれぞれ１つずつ設けてもよい。
また、上記の実施形態では、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：１：ｎ（ｎ≧２）で、かつ、複数のヘッド駆動部２３が、位相調整部３０に対して並列に接続される場合について例示しているが、一例であってこれに限られるものでない。
例えば、複数のヘッド駆動部２３が、位相調整部３０に対して直列に接続されていてもよい。直列接続の場合には、位相調整部３０で変換されたパラレルデータは、位相調整部３０に直接接続された最前段のヘッド駆動部２３には直接送信されるが、以降の後段のヘッド駆動部２３には前段のヘッド駆動部２３を順次経由して送信されることになる。
このような直列接続の場合であっても、位相調整部３０により最適位相のクロック信号で変換されたパラレルデータが送信されるので、複数のヘッド駆動部２３に対して、データの誤りが生じないスキューの小さなパラレルデータを送信することができる。
また、上記の実施形態では、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：１：ｎ（ｎ≧２）である場合について例示しているが、一例であってこれに限られるものでない。
例えば、データ出力部３ａ、位相調整部３０及びヘッド駆動部２３の各構成が１：ｎ：ｎ（ｎ≧２）であってもよい。この場合、ヘッド駆動部２３と対応する位相調整部３０とを１つの回路基板にまとめて設けるようにしても良い。また、複数の位相調整部３０は、データ出力部３ａに対して並列に接続されていてもよいし、図１１の例に示すように、直列に接続（デイジーチェーン接続）されていてもよい。直列に接続することで並列に接続する場合に比べてデータ出力部３ａと複数の位相調整部３０との配線の数を減らすことができる。なお、図１１では図示を省略しているが、デイジーチェーン接続されたデータ出力部３ａと位相調整部３０との間には、図２に図示するのと同様の配線が設けられている。
例えば、位相調整部３０を設けずに、複数のヘッド駆動部２３を直列接続して各ヘッド駆動部でシリアルパラレル変換を行う場合には、データ出力部３ａから送信されたシリアルデータが複数のヘッド駆動部２３を順次経由して伝達されるために、伝送路の伝搬特性によって、直列接続の後段のヘッド駆動部２３になるほど遅延が発生し、パラレルデータへの変換処理におけるクロック信号の最適な位相がずれて変換処理の精度に悪影響を及ぼすことになる。これに対して、直列接続された複数の位相調整部３０を複数のヘッド駆動部２３の各々に対応して設けることにより、各ヘッド駆動部２３に対応して設けられた位相調整部３０でそれぞれ最適位相を高精度に設定してパラレル変換することができ、遅延による変換処理の精度低下を防止できる。
【００８０】
また、パラレルデータの出力対象は、ヘッド駆動部２３に限られるものでなく、シリアルデータをパラレルデータに変換する処理を伴うあらゆる機器に適用可能である。
【００８１】
また、シリアルデータから変換されたパラレルデータから、さらにシリアルデータを生成するようにしてもよい。この場合、例えば、いったん変換されたパラレルデータに所定の処理（例えば、データの編集）を施して、所定の処理が施されたパラレルデータをシリアルデータの伝送経路を用いて伝送するために再度シリアルデータに変換する、等の運用が考えられる。
また、上記の取得部２の具体的構成は、一例であってこれに限られるものでない。取得部２は、例えば、ハードディスクやフラッシュメモリーカード等の記憶装置を接続可能な各種のインターフェースを備えていてもよい。
その他、本発明の実施形態の具体的構成は、本発明の特徴を逸脱しない範囲内において、適宜変更可能である。
【産業上の利用の可能性】
【００８２】
この発明は、位相調整回路、画像形成装置及び位相調整方法に利用することが出来る。
【符号の説明】
【００８３】
１      画像形成装置
２      取得部
３      画像処理部
３ａ    データ出力部
４      操作表示部
５      中央制御部
１０    画像形成部
１１    搬送部
１２    キャリッジ
２０    ヘッドユニット
２１    記録ヘッド
２３    ヘッド駆動部
３０    位相調整部
３１    位相シフトクロック生成部（生成部）
３２    変換部
３３    判定部
４０    位相制御部（制御部）
４１    記憶部
４２    特定部
４３    指示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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