(57)【要約】  ビット線および非選択メモリセルの抵抗ばらつきの影響を受けることなく、リード動作の信頼性を向上する。半導体記憶装置は、情報を記憶する複数のメモリチェーンに記憶されたデータを読み出すリード回路１０１を備える。リード回路１０１は、第１の読み出しモードによって前記メモリチェーンに流れる参照電流と、前記第２の読み出しモードによって前記メモリチェーンに流れるセルリード電流とを比較して、読み出しデータを判定する。第１の読み出しモードは、メモリチェーンが有するすべての相変化素子を非選択として前記メモリチェーンにプリチャージ電圧を供給する。第２の読み出しモードは、メモリチェーンの相変化素子を選択して該メモリチェーンにプリチャージ電圧を供給する。
2016046980.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶する複数の記憶部を備えたメモリアレイと、
第１の読み出しモードおよび第２の読み出しモードを備え、前記記憶部に記憶されたデータを読み出す読み出し回路と、
を有し、
前記記憶部は、少なくとも１つのメモリセルを備え、
前記メモリセルは、
電気抵抗の違いにより、少なくとも第１の記憶状態および第２の記憶状態を有する記憶素子を具備し、
前記第１の読み出しモードは、前記記憶部のすべての前記記憶素子を非選択として前記記憶部にプリチャージ電圧を供給するモードであり、
前記第２の読み出しモードは、前記記憶部の前記記憶素子を選択して前記記憶部に前記プリチャージ電圧を供給するモードであり、
前記読み出し回路は、前記第１の読み出しモードによって前記記憶部に流れる参照電流と、前記第２の読み出しモードによって前記記憶部に流れるセルリード電流とを比較して、読み出しデータを判定する、半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記読み出し回路は、前記第１の読み出しモードおよび前記第２の読み出しモードにおいて選択された前記記憶部が接続される同一のビット線から、前記セルリード電流および前記参照電流をそれぞれ取得する、半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記読み出し回路は、前記第１の読み出しモードにおいて選択された前記記憶部に流れる電流を制限する参照抵抗を有し、前記参照抵抗によって前記参照電流を設定する、半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、
前記参照抵抗は、
第１の抵抗値を有する第１の抵抗と、
第２の抵抗値を有する第２の抵抗と、
を備え、
前記読み出し回路は、前記第１の読み出しモードによる読み出しの際に、前記第１の抵抗を用いて前記参照電流を取得し、データの消去が正しくできたかを判定する消去ベリファイの際に、前記第２の抵抗を用いて前記参照電流を取得する、半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記第１の抵抗は、前記第２の抵抗よりも高い抵抗値である、半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
さらに、前記参照抵抗は、第３の抵抗値を有する第３の抵抗を備え、
前記読み出し回路は、データの書き込みが正しくできたかを判定するライトベリファイの際に、前記第３の抵抗を用いて前記参照電流を取得する、半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記第３の抵抗値は、前記第１の抵抗よりも低い抵抗値であり、前記第２の抵抗よりも高い抵抗値である、半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記読み出し回路は、入力信号を差動増幅するセンスアンプを有し、前記センスアンプによって前記セルリード電流と前記参照電流とを比較する、半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記センスアンプは、カレントミラー回路を有し、
前記カレントミラー回路は、前記参照電流が入力される参照電流側回路に用いられるトランジスタの駆動力と、前記セルリード電流が入力されるセルリード電流側回路に用いられるトランジスタの駆動力とが異なる、半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、
前記読み出し回路は、
前記参照電流に基づいて発生する参照電圧を蓄積する参照電圧保持キャパシタと、
前記セルリード電流に基づいて発生するセルリード電圧を蓄積するセルリード電圧保持キャパシタと、
を有し、
前記読み出し回路は、前記参照電圧保持キャパシタおよび前記セルリード電圧保持キャパシタに蓄積された電圧を比較することによって前記読み出しデータを判定する、半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記読み出し回路は、前記参照電圧保持キャパシタおよび前記セルリード電圧保持キャパシタに前記プリチャージ電圧を蓄積するプリチャージ動作を行った後、前記第１の読み出しモードによって、前記プリチャージ電圧が充電された前記参照電圧保持キャパシタから前記参照電流を一定時間流した後の残りの電圧を前記参照電圧として取得し、前記プリチャージ電圧が充電された前記セルリード電圧保持キャパシタから前記参照電流を一定時間流した後の残りの電圧を前記セルリード電圧として取得して比較する、半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置において、
前記読み出し回路は、前記参照電圧保持キャパシタおよび前記セルリード電圧保持キャパシタに対するプリチャージ動作を同時に行う、半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記参照電圧保持キャパシタに蓄積される前記プリチャージ電圧と、前記セルリード電圧保持キャパシタに蓄積される前記プリチャージ電圧とは、電圧が異なる、半導体記憶装置。
【請求項１４】
請求項１１記載の半導体記憶装置において、
前記記憶素子は、相変化メモリである、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に電気的に書き換え可能な不揮発性メモリ、例えば相変化メモリ、ＲｅＲＡＭ（抵抗変化型メモリ）、ＳＴＴ−ＭＲＡＭ（スピン注入磁化反転型抵抗変化メモリ）に適用して有効な技術に関するものである。
【背景技術】
【０００２】
本技術分野の背景技術として、例えば特開２００５−３２７４０９号公報（特許文献１）がある。この公報には、課題として「誤読み出しの可能性を低減した信頼性の高いデータ読み出しモードを持つ半導体記憶装置を提供する」とあり、さらに、解決手段として「直列接続されたメモリセルの両端がそれぞれ選択トランジスタを介してデータ転送線及び基準電位線に接続されるメモリセルユニットを備え、前記メモリセルユニット内の選択メモリセルにそのデータに応じてメモリセルがオン又はオフになる読み出し電圧を印加し、残りの非選択メモリセルにそのデータによらずメモリセルがオンするパス電圧を印加し、前記選択トランジスタをオンにして、前記データ転送線と基準電位線との間の電流の有無又は大小を検出して前記選択メモリセルのデータを判定するデータ読み出しモードを有し」と記載されている（要約参照）。【０００３】
また、再公表ＷＯ２００９／０４１１８７号公報（特許文献２）には、「電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルにおいて、しきい電圧のばらつきが増大した場合にも、データを正確に判別できる半導体記憶装置及びデータ判別方法を提供することを目的とする。電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセル１を有し、書き込み回路２は、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって通常のデータを判別するための参照電流を生成し、判別する」と記載されている（要約参照）。【０００４】
さらに、特開２００６−２０２３８３号公報（特許文献３）には、「読み出し・書き込み回数に応じたストレスが与えられるダミーセル１０９，１１０を設け、該ダミーセルの相変化素子の抵抗値の変化を比較回路１１１，１１２で検出」と記載されている（要約参照）。【０００５】
また、相変化メモリを不揮発性メモリとして用いて、複数ビットをチェーン状に直列接続することで大容量の半導体記憶装置を作製する技術が知られている（例えば、特許文献４を参照）。【０００６】
この公報には、「ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。」と記載されている（要約参照）。また、段落００４４には、「このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる」と記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３２７４０９号公報
【特許文献２】再公表ＷＯ２００９／０４１１８７号公報
【特許文献３】特開２００６−２０２３８３号公報
【特許文献４】特開２０１２−６９８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者が抵抗変化型メモリ、特に相変化メモリの回路構成に関して詳細に検討したところ、下記の知見が得られた。【０００９】
メモリアレイの周辺にはリードを行うためのセンスアンプを有するリード回路部などからなる周辺回路が設けられる。ここで、大容量の半導体不揮発メモリを実現するためには、メモリチップに占めるメモリアレイ面積の割合を向上させることが必要である。すなわち、メモリアレイの個数を低減し、メモリアレイ以外の周辺回路の面積を低減することが必要である。【００１０】
ところが、メモリアレイの個数を削減するとメモリセルとセンスアンプを接続するビット線の長さが長くなり、ビット線の抵抗が高くなるという問題点が生じる。さらに、配線抵抗には、一定の抵抗ばらつきが存在するため、相変化素子の抵抗の読み出しが困難になる。【００１１】
相変化素子は、アモルファス（非晶質）状態と低抵抗の結晶状態と高抵抗を持ち、その電気抵抗の違いを用い、例えば、高抵抗状態を’０’とし、低抵抗状態を’１’として、情報を記録する。’１’から’０’にすることをライトもしくは、リセット動作とし、０’から’１’にすることを消去もしくは、セット動作とする。【００１２】
相変化素子には、ライト後にその素子抵抗が時間とともに徐々に高くなる抵抗ドリフトという現象が存在する。抵抗ドリフトの原因は、ライト後に生じる相変化材料の構造緩和であるといわれている。この抵抗ドリフトは素子抵抗が高いほど抵抗値が上昇しやすいという特徴がある。【００１３】
ところで、相変化素子の消去動作について、消去後の相変化素子の抵抗値に一定のばらつきが存在する。そのため、データ保持を高信頼に行うためには、相変化素子の消去動作を行った後には、読み出し動作を行い、相変化素子の抵抗が十分に低いことを確認することが望ましい。【００１４】
ところが、大容量化に伴うメモリアレイ数の低減により、ビット線抵抗が高くなり、さらには、そのばらつきが大きくなるため、相変化素子の抵抗が十分に低いことを確認することが困難になる。【００１５】
そのため、相変化素子の抵抗が十分に低いことを確認することができず、抵抗ドリフトにより、相変化素子の値が’１’から’０’に変わってしまうデータ反転が生じてしまい、相変化メモリの信頼性が低下する課題がある。【００１６】
本発明の目的は、リードビット線および非選択メモリセルの抵抗ばらつきの影響を受けることなく、リード動作の信頼性を向上することのできる技術を提供することにある。【００１７】
本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１９】
すなわち、代表的な半導体記憶装置は、情報を記憶する複数の記憶部を備えたメモリアレイと、第１の読み出しモードおよび第２の読み出しモードを備え、記憶部に記憶されたデータを読み出す読み出し回路と、を有する。記憶部は、少なくとも１つのメモリセルを備える。【００２０】
メモリセルは、記憶素子および選択素子を具備する。記憶素子は、電気抵抗の違いにより、少なくとも第１の記憶状態および第２の記憶状態を有する。選択素子は、記憶素子を選択する。【００２１】
第１の読み出しモードは、記憶部のすべての記憶素子を非選択として記憶部にプリチャージ電圧を供給するモードである。第２の読み出しモードは、記憶部の記憶素子を選択して記憶部にプリチャージ電圧を供給するモードである。【００２２】
そして、読み出し回路は、第１の読み出しモードによって記憶部に流れる参照電流と、第２の読み出しモードによって記憶部に流れるセルリード電流とを比較して読み出しデータを判定する。【００２３】
特に、読み出し回路は、第１の読み出しモードおよび第２の読み出しモードにおいて、選択された記憶部が接続される同一のビット線から、リード電流および参照電流をそれぞれ取得する。
【発明の効果】
【００２４】
半導体記憶装置におけるデータの読み出しの信頼性を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１による半導体記憶装置が有するメモリアレイ２０２の一部の回路構成の一例を示す説明図である。
【図２】図１のメモリアレイの周辺部に設けられるリード回路の構成の一例を示す説明図である。
【図３】本発明者が検討した半導体記憶装置におけるレイアウトの一例を示す説明図である。
【図４】本発明者が検討した半導体記憶装置におけるレイアウトの他例を示す説明図である。
【図５】ライト後の経過時間と相変化素子抵抗との変化の一例を示した説明図である。
【図６】図１のメモリアレイにおけるセルリード電流を流す際のＺ選択トランジスタのオン、オフ状態の一例を示した説明図である。
【図７】図２のリード回路におけるセルリード電流を流す際のＭＯＳのオン、オフ状態の一例を示した説明図である。
【図８】図２のリード回路によるリード動作の一例を示すタイミングチャートである。
【図９】リード時においてセンスアンプにて読み出す抵抗の内訳の一例を示す説明図である。
【図１０】本発明者が検討した図１との比較の対象となるリード回路の構成の例を示す説明図である。
【図１１】図１０のリード回路の動作例を示すタイミングチャートである。
【図１２】図２のリード回路を有する半導体記憶装置における構成の一例を示す説明図である。
【図１３】図１の相変化素子におけるライトおよび消去時における動作の一例を示す説明図である。
【図１４】本実施の形態２による半導体記憶装置が有するメモリアレイの一部の回路構成例を示す説明図である。
【図１５】図１４のメモリアレイの一部を拡大した説明図である。
【図１６】図１５のＤ−Ｄ’断面を示す模式図である。
【図１７】図１６のメモリアレイを有する半導体記憶装置に設けられるリード回路の動作例を示すタイミングチャートである。
【図１８】実施の形態３によるメモリアレイの一部の回路構成の一例を示す説明図である。
【図１９】図１８のメモリアレイを有する半導体記憶装置に設けられたリード回路の動作例を示すタイミングチャートである。
【図２０】本実施の形態４によるリード回路の構成の一例を示す説明図である。
【図２１】本実施の形態５によるリード回路の構成の一例を示す説明図である。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３１】
以下、実施の形態を詳細に説明する。
【００３２】
（実施の形態１）
〈半導体記憶装置の構成〉
半導体記憶装置は、例えば１Ｔ−１Ｒ型（１トランジスタ−１抵抗素子）並列型のメモリセルを有する。この半導体記憶装置において、選択メモリセル以外はセルリード電流と同じ経路を用いて参照電流を流すことにより、リード時の’０’と’１’の判定を行う半導体記憶装置の例を説明する。
【００３３】
図１は、実施の形態１による半導体記憶装置が有するメモリアレイ２０２の一部の回路構成の一例を示す説明図である。
【００３４】
メモリアレイ２０２は、複数のメモリチェーンＭＣから構成される。記憶部となるメモリチェーンＭＣは、選択素子ＸＭＯＳと少なくとも１個以上のメモリセルＣＥＬＬから構成される。メモリセルは、記憶素子である１個の相変化素子ＰＣＭと１個のＺ選択素子であるＺ選択トランジスタＺＭＯＳが並列に接続された構成となっている。
【００３５】
ここでは、１個の相変化素子ＰＣＭと１個のＺ選択トランジスタＺＭＯＳとが並列に接続されている例について説明するが、１個の相変化素子ＰＣＭと複数個のＺ選択トランジスタＺＭＯＳとを並列に接続することが可能であることは言うまでもない。あるいは、複数個の相変化素子ＰＣＭと１個のＺ選択トランジスタＺＭＯＳとを並列に接続すること、あるいは複数個の相変化素子ＰＣＭと複数個のＺ選択トランジスタＺＭＯＳとを並列に接続することが可能であることは言うまでもない。
【００３６】
Ｚ方向は、半導体基板であるシリコン基板と直交する方向であり、Ｘ方向とＹ方向はＺ方向と直交し、かつ、互いに直交する方向が望ましい。このようにすることでＺ方向に複数個存在するメモリセルを１回の穴開け加工により、一括して形成することが可能になり、製造コストを低減することができる。
【００３７】
Ｚ選択トランジスタＺＭＯＳのゲート電極は、複数のメモリチェーンＭＣ間で１層ごとに互いに接続されることが望ましい。例えば第０層Ｚ選択トランジスタＺＭＯＳのゲートに接続されるＺ選択線Ｚ０の電位は、どのメモリチェーンＭＣにおいても同じ電位となっている。
【００３８】
このような構成にすることで、Ｚ選択トランジスタＺＭＯＳのゲート電極の面積を低減することで半導体記憶装置２０１のチップ面積を低減して、安価な半導体記憶装置２０１を提供できる効果がある。
【００３９】
なお、Ｚ選択トランジスタのゲートに接続されるＺ選択線Ｚをビット線毎に分離し、個別に電位を制御することが可能であることは言うまでもない。また、Ｚ選択線ＺをＸ選択線Ｘ毎に分離し、個別に電位を制御することが可能であることは言うまでもない。この場合、場所ごとに最適なＺ選択トランジスタＺＭＯＳのゲート電位を制御できるため、Ｚ選択トランジスタＺＭＯＳのゲート耐圧が少なくて済み、半導体記憶装置２０１の信頼性が向上する効果がある。
【００４０】
Ｚ選択トランジスタＺＭＯＳは、縦型ＧＡＡ−ＮＭＯＳＦＥＴ（Ｇａｔｅ  Ａｌｌ  Ａｒｏｕｎｄ  ｎ−ｃｈａｎｎｅｌ  ＭＯＳＦＥＴ）を用いることが望ましい。ＰＭＯＳＦＥＴに比べて電流駆動力の高いＮＭＯＳＦＥＴを用いることでメモリチェーンＭＣに含まれる相変化素子ＰＣＭの数を増加させ、大容量の半導体記憶装置２０１を実現することができる。もちろん、ＰＭＯＳを用いることが可能であることは言うまでもない。
【００４１】
縦型ＭＯＳＦＥＴを用いることでトランジスタの大きさを４Ｆ２（Ｆは最小加工寸法）と平面ＭＯＳを用いる場合に比べて小さくすることができるため、大容量化することができる。
【００４２】
ＧＡＡ構造にすることで、平面ＭＯＳを用いた場合に比べて、ゲート幅を広くすることが可能になり、ＭＯＳの駆動力を向上させ、メモリチェーンＭＣに含まれるメモリセルの数を増やし、大容量化することができる。
【００４３】
ＰＭＯＳを用いた場合、非選択のＺ選択トランジスタのゲート電極に印加する電圧がＮＭＯＳを用いた場合に比べて低くできるため、Ｚ選択トランジスタＺＭＯＳのゲート耐圧が少なくて済み、半導体記憶装置２０１の信頼性が向上する効果がある。
【００４４】
相変化素子ＰＣＭの材料の一部としては、例えばカルコゲナイド材料、特にＧｅＳｂＴｅ合金（ゲルマニウム−アンチモン−テルル合金）を用いることができる。カルコゲナイド材料は、アモルファス（非晶質状態）と結晶状態の２つの準安定な状態を取ることが可能であり、それぞれの状態の電気抵抗の値が異なる。すなわち、アモルファスの場合は、高抵抗であり、結晶状態の場合は、低抵抗となる。その電気抵抗の違いを利用して‘０’と‘１’の値を記憶することができる。
【００４５】
アモルファスの場合を‘０’、結晶状態の場合を‘１’とする。‘０’から‘１’に書き換えることを消去、もしくはセット動作、‘１’から‘０’に書き換えることをライト、もしくはリセット動作とする。
【００４６】
相変化素子ＰＣＭに電流を流し、ジュール熱を発生させることで書き換えを行う。消去するためには、結晶化温度以上で一定時間保持することで、相変化素子を結晶化させる。ライトするためには、融点以上に加熱し、急冷することでアモルファス化（ガラス化）させる。相変化素子ＰＣＭが３値以上の値を取ることも可能であることは言うまでもない。
【００４７】
記憶素子としてすでに製品に適用されている相変化素子を用いることで開発期間を短縮することが可能であり、短期間で半導体記憶装置２０１を出荷できる効果がある。なお、本実施の形態では、相変化素子として結晶−アモルファスの相変化を行うものを例にして説明するが、結晶Ａ−結晶Ｂの相変化を行うものを用いることができるのはいうまでもない。ここで、結晶Ａと結晶Ｂは、異なる結晶構造を持つ結晶である。
【００４８】
なお、本実施の形態では、記憶素子として相変化素子を用いた場合を例にして説明するが、記憶素子としてＲｅＲＡＭやＳＴＴ−ＭＲＡＭ（スピン注入型ＭＲＡＭ）を用いることが可能であることは言うまでもない。
【００４９】
書き換え電流の少ないＲｅＲＡＭを用いることで１個のメモリチェーンＭＣに含まれる記憶素子の数を増やすことが可能になり、大容量の半導体記憶装置２０１を実現できる効果がある。また、書き換え速度の速いＳＴＴ−ＭＲＡＭを用いることでライトデータレートの大きな半導体記憶装置２０１を実現できる効果がある。
【００５０】
〈リード回路の構成および動作〉
以下、記憶素子として相変化素子を用いた場合について説明する。
【００５１】
図２は、図１のメモリアレイ２０２の周辺部に設けられるリード回路１０１の構成の一例を示す説明図である。
【００５２】
ビット線ＢＬには、リード回路１０１とライト・消去選択スイッチＰＲＯＧＳが接続されている。メモリアレイ２０２は、複数のビット線ＢＬを有することは言うまでもない。また、ライト・消去回路１０２とビット線ＢＬの間にライト・消去選択スイッチＰＲＯＧＳが設けられている。
【００５３】
読み出し回路であるリード回路１０１は、参照抵抗ＲＥＦＲ、セルリード電流選択スイッチＣＥＬＬＳ、参照電流選択スイッチＲＥＦＳ、ディスチャージスイッチＤＩＳＳ、プリチャージスイッチＰＲＥＳ、センスアンプ活性化スイッチＳＡ＿ＥＮＳ、センスアンプＳＡ、データ出力ＤＯＵＴ、セルリード電圧保持キャパシタＣCELL、および参照電圧保持キャパシタＣREFを有する。
【００５４】
参照抵抗ＲＥＦＲの値は、リード時に’０’と’１’を判定するために用いるリードしきい値にすることが望ましい。例えば１ＭΩである。参照抵抗ＲＥＦＲは、例えば拡散層抵抗を用いて形成することができる。
【００５５】
セルリード電流選択スイッチＣＥＬＬＳは、セルリード電流を生成するときに、セルリード電流選択信号ＣＥＳに基づいて、オンされる。また、参照電流選択スイッチＲＥＦＳは、参照電流を生成するときに参照電流選択信号ＲＦＳに基づいてオンされる。
【００５６】
さらに、ディスチャージスイッチＤＩＳＳは、セルリード電圧ＶCELLと参照電圧ＶREFをディスチャージし、例えば０Ｖにするときにディスチャージ信号ＤＩＳに基づいてオンされる。
【００５７】
プリチャージスイッチＰＲＥＳは、セルリード電圧ＶCELLと参照電圧ＶREFをプリチャージ電圧ＶPRE、例えば、１Ｖにするときプリチャージ信号ＰＲＥに基づいてオンされる。センスアンプ活性化スイッチＳＡ＿ＥＮＳは、セルリード電圧ＶCELLと参照電圧ＶREFをセンスアンプＳＡに入力するときにセンスアンプ活性化信号ＳＡ＿ＥＮＳに基づいてオンされる。
【００５８】
センスアンプＳＡは、入力された信号を差動増幅し、その結果をデータ出力線ＤＯＵＴに出力する。セルリード電圧保持キャパシタＣCELLと参照電圧保持キャパシタＣREFは、セルリード電圧ＶCELLと参照電圧ＶREFを保持するために用いられる。キャパシタは例えば、ゲート絶縁膜容量を用いて作製することができる。
【００５９】
ライト・消去回路１０２は、メモリセルＣＥＬＬに含まれる相変化素子ＰＣＭをライト、もしくは消去するために用いられる。なお、上述したように、回路面積を小さくなるために電圧差を増幅することが望ましいが、その他の手段、例えば、電流量で比較するなどの手段を取ることが可能であることは言うまでもない。
【００６０】
図１には、参照電流を流すときのＭＯＳのオン、オフ状態が記載されている。予め参照電圧保持キャパシタＣREFは、プリチャージ電圧ＶPREを保持している。予めプリチャージスイッチＰＲＥＳをオンして、参照電圧ＶREFをプリチャージ電圧ＶPREにする。そして、その電圧を参照電圧保持キャパシタＣREFを用いて保持する。
【００６１】
参照電圧保持キャパシタＣREFに保持された電荷は、参照電流選択スイッチＲＥＦＳがオンになることで、参照抵抗ＲＥＦＲとビット線ＢＬ、およびメモリチェーンＭＣ０を通り、ソース電極ＳＬに流れる。このときに流れる電流を参照電流とする。
【００６２】
相変化素子ＰＣＭの’０’の値が記録されたライト状態と’１’の値が記録された消去状態に比べて、Ｚ選択トランジスタＺＭＯＳがオンされた状態のＺ選択トランジスタＺＭＯＳの抵抗は、低いことが望ましい。例えば、その抵抗値は３３ｋΩである。
【００６３】
これにより、非選択状態のメモリセルＣＥＬＬにおいては、電流は主にＺ選択トランジスタＺＭＯＳに流れ、相変化素子ＰＣＭに流れる電流を低減することが可能になり、高信頼な半導体記憶装置２０１を実現することができる。
【００６４】
図１に示された状態ではＺ選択トランジスタＺＭＯＳは、メモリアレイ２０２の近傍に配置されている図示しないＺ選択線駆動回路によって選択されたＺ選択線Ｚ０，Ｚ１，Ｚ２，Ｚ３によりオンされている。よって、参照電流は、メモリチェーンＭＣ０の中において、選択素子ＸＭＯＳ０と４個のＺ選択トランジスタＺＭＯＳを主に通っている。
【００６５】
なお、リード対象の選択メモリセルは、メモリセルＣＥＬＬ２であり、リード対象でない非選択メモリセルは、メモリセルＣＥＬＬ０，ＣＥＬＬ１，ＣＥＬＬ３である。
【００６６】
続いて、セルリード電流を流す際の各ＭＯＳの動作について説明する。
【００６７】
図６は、図１のメモリアレイ２０２におけるセルリード電流を流す際のＺ選択トランジスタＺＭＯＳのオン、オフ状態の一例を示した説明図である。図７は、図２のリード回路１０１におけるセルリード電流を流す際のＭＯＳのオン、オフ状態の一例を示した説明図である。
【００６８】
セルリード電圧保持キャパシタＣCELLは、プリチャージ電圧ＶPREを保持している。予めプリチャージスイッチＰＲＥＳをオンして、セルリード電圧ＶCELLをプリチャージ電圧ＶPREにし、その電圧をセルリード電圧保持キャパシタＣCELLを用いてする。
【００６９】
セルリード電圧保持キャパシタＣCELLに保持された電荷は、セルリード電流選択スイッチＣＥＬＬＳがオンになることで、ビット線ＢＬ、メモリチェーンＭＣ０を通り、ソース電極ＳＬに流れる。このときに流れる電流をセルリード電流とする。
【００７０】
非選択状態のメモリセルＣＥＬＬ０，ＣＥＬＬ１，ＣＥＬＬ３のＺ選択トランジスタＺＭＯＳは、Ｚ選択線Ｚ０，Ｚ１，Ｚ３によりオンされている。そのため、電流は、相変化素子ＰＣＭではなく、主にＺ選択トランジスタＺＭＯＳに流れる。
【００７１】
リード対象である選択状態のメモリセルＣＥＬＬ２のＺ選択トランジスタＺＭＯＳは、Ｚ選択線Ｚ２によりオフされているため、電流は、Ｚ選択トランジスタＺＭＯＳではなく、主に相変化素子ＰＣＭに流れる。なお、Ｚ選択トランジスタＺＭＯＳのオフ抵抗は、相変化素子ＰＣＭのライト状態と消去状態の抵抗より、高いことが望ましい。
【００７２】
このようにすると、相変化素子ＰＣＭの抵抗をより精度よくリードすることが可能になり、高信頼な半導体記憶装置２０１を実現することができる。繰り返すと、メモリチェーンＭＣ０の中では、セルリード電流は、選択素子ＸＭＯＳ０とメモリセルＣＥＬＬ０，ＣＥＬＬ１，ＣＥＬＬ３では３個のＺ選択トランジスタＺＭＯＳを主に通り、メモリセルＣＥＬＬ２では、相変化素子を主に通っている。
【００７３】
上記の通り、参照電圧保持キャパシタＣREFとセルリード電圧保持キャパシタＣCELLとにそれぞれ蓄積された電荷の一部は、参照電流とセルリード電流としてソース電極に移動する。
【００７４】
その結果、当初、プリチャージ電圧ＶPREであったセルリード電圧ＶCELLと参照電圧ＶREFは、低下することとなる。一定時間、参照電流とセルリード電流をそれぞれ流したあとのセルリード電圧ＶCELLと参照電圧ＶREFをセンスアンプ活性化スイッチＳＡ＿ＥＮＳをオンさせることで、センスアンプＳＡに入力し、差動増幅させる。
【００７５】
なお、参照電流を流す時間とセルリード電流を流す時間は、同じにすることが望ましい。同じにすることでリード回路の設計が簡易になり、半導体記憶装置２０１の設計に要する期間を短縮することができる。
【００７６】
もし、選択メモリセルＣＥＬＬ２が高抵抗状態の’０’であるなら、セルリード電流は、参照電流よりも少なく、セルリード電圧ＶCELLは、参照電圧ＶREFよりも高くなる。この電圧差をセンスアンプＳＡにて増幅することで、メモリセルＣＥＬＬ２の値が’０’であると読み出すことができる。
【００７７】
一方、選択メモリセルＣＥＬＬ２が低抵抗状態の’１’であるなら、セルリード電流は、参照電流よりも多く、セルリード電圧ＶCELLは、参照電圧ＶREFよりも低くなる。この電圧差をセンスアンプＳＡによって増幅することで、メモリセルＣＥＬＬ２の値が’１’であると読み出すことができる。
【００７８】
〈リード回路の詳細な動作〉
さらに、図８を用いて詳細な説明を行う。
【００７９】
図８は、図２のリード回路１０１によるリード動作の一例を示すタイミングチャートである。図８において、上方から下方にかけては、セルリード電圧ＶCELL、参照電圧ＶREF、Ｚ選択線Ｚ２、Ｚ選択線Ｚ０，Ｚ１，Ｚ３、ディスチャージスイッチＤＩＳＳ、セルリード電流選択スイッチＣＥＬＬＳ、参照電流選択スイッチＲＥＦＳ、プリチャージスイッチＰＲＥＳ、およびセンスアンプ活性化スイッチＳＡ＿ＥＮＳにおける信号タイミングをそれぞれ示している。
【００８０】
ディスチャージスイッチＤＩＳＳをオフにし、プリチャージスイッチＰＲＥＳをオンにすることで（図８のタイミング６０１）、参照電圧保持キャパシタＣREFとセルリード電圧保持キャパシタＣCELLにプリチャージ電圧ＶPREが印加される。プリチャージは、参照電圧とリード電圧に関して、同時に行うことが望ましい。同時に行うことでそれぞれプリチャージを行う場合に比べて、プリチャージ時間を半分の時間に短縮することが可能になり、リードの高速な半導体記憶装置２０１を実現することができる。なお、個別にチャージすることが可能であることは言うまでもない。
【００８１】
さらに、リード電圧と参照電圧のプリチャージ電圧は、同じにすることが望ましい。このようにすることで設計が容易になり、設計期間を短縮することが可能になる。なお、プリチャージ電圧をそれぞれ別の電圧にすることが可能であることは言うまでもない。参照電圧のプリチャージ電圧を高くすることでプリチャージ時間を短縮し、リード速度の高速な半導体記憶装置２０１を実現することが可能である。
【００８２】
続いて、プリチャージスイッチＰＲＥＳをオフにし、参照電流選択スイッチＲＥＦＳをオンにする（図８のタイミング６０２）ことで、参照電流を流す。この動作が第１の読み出しモードとなる。参照電流は、参照電圧保持キャパシタＣREFからビット線ＢＬ、メモリチェーンＭＣ０を通って、ソース電極ＳＬに流れる。なお、Ｚ選択線Ｚ２はオンされているため、メモリチェーンＭＣ０のメモリセルＣＥＬＬ２において、電流は、主にＺ選択トランジスタＺＭＯＳを通過する。このとき、非選択のメモリチェーンＭＣ１などに電流が僅かに流れることは言うまでもない。但し、このリーク電流がメモリチェーンＭＣ０を流れる電流に比べて、比較的小さくなるようにＸ選択素子ＸＭＯＳのトランジスタ特性は調整されており、オフ電流が小さくなっている。
【００８３】
さらに、参照電流選択スイッチＲＥＦＳとＺ選択線Ｚ２をオフにして、セルリード電流選択スイッチＣＥＬＬＳをオンにすることで、セルリード電流を流す。この動作が第２の読み出しモードとなる。セルリード電流は、セルリード電圧保持キャパシタＣCELLからビット線ＢＬ、メモリチェーンＭＣ０を通って、ソース電極ＳＬに流れる。なお、Ｚ選択線Ｚ２はオフされているため、メモリチェーンＭＣ０のメモリセルＣＥＬＬ２において、電流は、主に相変化素子ＰＣＭを通過する。
【００８４】
そして、セルリード電流選択スイッチＣＥＬＬＳをオフにし、センスアンプ活性化スイッチＳＡ＿ＥＮＳをオンにする（図８のタイミング６０４）。これにより、センスアンプＳＡにより、セルリード電圧ＶCELLと参照電圧ＶREFの電位差が増幅される。この増幅された電圧を用いて、メモリセルの値が’０’であるか、’１’であるかを判定する。
【００８５】
〈課題について〉
ここで、従来技術で述べた抵抗ドリフトによる相変化メモリの信頼性の低下の課題について具体的な数値を用いて再検討する。
【００８６】
図３は、本発明者が検討した半導体記憶装置におけるレイアウトの一例を示す説明図である。図４は、本発明者が検討した半導体記憶装置におけるレイアウトの他例を示す説明図である。
【００８７】
図３に示すように、半導体記憶装置の半導体チップＣＨの大きさは、例えば１０ｍｍ×１１ｍｍであり、その面積は面積１１０ｍｍ2とする。また、メモリアレイＭＲＹの個数は４個であり、該メモリアレイＭＲＹの大きさを４ｍｍ角とし、メモリアレイＭＲＹの面積を１６ｍｍ2とする。そして、メモリアレイＭＲＹの１辺にセンスアンプが位置するものとする。この場合、メモリセルからセンスアンプまでの距離、すなわちビット線の長さは、最大４ｍｍ程度となる。リード回路５０１と列デコーダ５０２の短辺は、１ｍｍ程度と仮定した。
【００８８】
列デコーダ５０２は、列選択制御回路に加えライト回路と消去回路とを含む。また、行デコーダ５０３の短辺を０．５ｍｍとした。パッド部５０４は、半導体記憶装置を外部コントローラと接続するために用いられる。外部コントローラは、例えば、半導体記憶装置をＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）に用いる場合は、ＳＳＤコントローラになる。また、電源電圧ＶＤＤやグランド電圧ＶＳＳが供給されることは言うまでもない。
【００８９】
図４は、図３よりもメモリアレイの個数が多い場合を示している。図４の半導体記憶装置は、半導体チップＣＨの大きさが図３と同じ１０ｍｍ×１１ｍｍで面積が１１０ｍｍ2であるが、メモリアレイＭＲＹの個数が１６個となっている。
【００９０】
また、メモリアレイＭＲＹの大きさは、１．５ｍｍ×１．７５ｍｍであり、その面積は、２．６２５ｍｍ2とし、メモリアレイＭＲＹの１辺にセンスアンプが位置する場合は、メモリセルからセンスアンプまでの距離、すなわち、ビット線の長さは最大１．５ｍｍとなる。
【００９１】
なお、半導体記憶装置を製造するときに必要とされるスクライブ部やパッド部５０４として、縦横、それぞれ１ｍｍずつを割り当てている。スクライブ部は、ダイヤモンドカッタによりシリコンウエハを切断し、半導体記憶装置２０１を製造するときに、切断部となる部分である。
【００９２】
また、メモリアレイの個数が変わっても、列デコーダや行デコーダの回路構成は大きくは変わらず、短辺の幅はほぼ同じである。そのため、メモリアレイの個数が増えるとともにメモリアレイＭＲＹが半導体記憶装置に占める割合は減少する。例えば、図３に示すメモリアレイＭＲＹが４個の場合、メモリアレイＭＲＹが半導体記憶装置に占める占有率１は、下記（１）式で表される。
【００９３】
メモリアレイ占有率１＝１６ｍｍ2×４個／１１０ｍｍ2＝５８％            （１）
一方、図４に示すメモリアレイＭＲＹが１６個の場合、メモリアレイＭＲＹが半導体記憶装置２０１に占める占有率２は、下記（２）式で表される。
【００９４】
メモリアレイ占有率２＝２．６２５ｍｍ2×１６個／１１０ｍｍ2＝３８％    （２）
すなわち、メモリアレイの個数が少ないほうがメモリアレイ占有率が高く、大容量の半導体記憶装置を実現することができる。
【００９５】
一方、メモリセルとセンスアンプを接続するビット線の抵抗について検討する。
【００９６】
ビット線幅を最小加工寸法であるＦ＝３２ｎｍとし、ビット線の材質をタングステンとし、シート抵抗を３Ω／□とすると、図３に示すメモリアレイＭＲＹが４個の場合、最長４ｍｍであるビット線の最大抵抗ＲＢＬ１は、下記（３）式で表される。
【００９７】
ＲＢＬ１＝３Ω×４ｍｍ／３２ｎｍ＝３７５ｋΩ                          （３）
一方、図４に示すメモリアレイＭＲＹが１６個の場合、最長１．５ｍｍであるビット線の最大抵抗ＲＢＬ１は、下記（３）式で表される。
【００９８】
ＲＢＬ２＝３Ω×１．５ｍｍ／３２ｎｍ＝１４１ｋΩ                      （４）
すなわち、メモリアレイの個数が少ないほうがビット線抵抗が高い。また、ビット線抵抗が高い分、抵抗ばらつきの影響を強く受けることとなる。配線抵抗は、例えば１０％から４０％程度である。例えば、ビット線抵抗が３０％ばらつくと仮定すると、図３に示すメモリアレイＭＲＹが４個の場合には、１１３ｋΩ程度抵抗がばらつく。一方、図４に示すメモリアレイＭＲＹが１６個の場合には、抵抗のばらつきは４２ｋΩ程度であり、ばらつき量が少ない。なお、配線幅に関しても、ばらつきがあることは言うまでもない。
【００９９】
続いて、抵抗ドリフトに関して、さらに詳細に述べる。
【０１００】
図５は、ライト後の経過時間と相変化素子抵抗との変化の一例を示した説明図である。図５において、横軸は、ライト、もしくは消去後の経過時間であり、縦軸は、相変化素子の抵抗である。また、グラフは両対数プロットで示されている。
【０１０１】
線４０１，４０３，４０４は、消去動作後の抵抗変化をそれぞれ示す。一方、線４０２は、ライト動作後の抵抗変化を示す。消去およびライト後には、リード動作を行い、消去およびライトが成功したかを確認すると仮定する。確認のためのリードをベリファイリードとする。
【０１０２】
線４０１は、十分に低い抵抗まで消去できた場合の例であり、消去後のベリファイリードの時点、例えば消去から２０ｕｓ（マイクロ秒）後に消去ベリファイしきい値、例えば３００ｋΩより十分に低い抵抗となっている。さらに、データ保持を保証しなければならない時点（保証期間とする）、例えば、５年後においてもリードしきい値、例えば１ＭΩよりも低い抵抗となっている。そのため、保証期間の時点で読み出しを行っても正しくその値が’１’であると読み出すことができる。
【０１０３】
次に、線４０２は、ライトに成功した場合の例であり、ライト後のベリファイリードの時点でライトベリファイしきい値、例えば３ＭΩより高い抵抗となっており保証期間においてもリードしきい値よりも高い抵抗となっている。そのため、ライトから保証期間後に読み出しを行っても正しくその値が’０’であると読み出すことができる。
【０１０４】
一方、線４０３は、消去時の抵抗が比較的高い場合の例であり、保証期間において、相変化素子抵抗の値は、わずかにリードしきい値を下回っている。この場合、時間に伴う抵抗の増大は、線４０１に比べて大きくなる。
【０１０５】
さらに、線４０４は、消去時の抵抗がさらに高い場合の例であり、保証期間において、相変化素子抵抗の値は、リードしきい値を上回っている。時間に伴う抵抗の増大は、さらに大きくなり、ライトから保証期間後に読み出すと’０’であると判定され、元々の値を正しく読み出すことができない。
【０１０６】
このように、消去後の抵抗が高くなることを防ぎ、信頼性の高い相変化メモリを実現するために、消去後のベリファイリードで読みだした抵抗が消去ベリファイしきい値を上回るように消去ベリファイしきい値を設定する。
【０１０７】
そして、線４０４の消去が行われた場合には、消去後のベリファイリードを行ったときに、相変化素子抵抗が消去ベリファイしきい値以上であると判定し、再消去を行わなければならない。
【０１０８】
そのために、消去ベリファイしきい値より素子抵抗が高いか、それとも低いかを正確にリードを行うことが相変化素子の高信頼化に必要である。一方、大容量化を行うと、ビット線の抵抗とそのばらつきが大きくなり、相変化素子抵抗のリードが困難になる。すなわち、大容量化に伴い、ビット線抵抗が高くなり、相変化素子の信頼性確保が困難になる。
【０１０９】
図９は、リード時においてセンスアンプＳＡにて読み出す抵抗の内訳の一例を示す説明図である。
【０１１０】
本実施例ではメモリアレイの個数を４個、メモリアレイの大きさを４ｍｍ角、面積１６ｍｍ2として説明する。ビット線ＢＬの長さは最大４ｍｍとなる。消去状態の相変化素子抵抗は例えば１００ｋΩである。ビット線の最大抵抗は課題で述べたように例えば３７５ｋΩである。非選択メモリセルの抵抗は例えば１００ｋΩである。Ｘ選択ＭＯＳやリード回路内のオン状態のＭＯＳの抵抗を含むそのほかの抵抗は例えば３０ｋΩである。この内訳からわかるように、センスアンプで読み出す抵抗には、読み出したい相変化素子の抵抗に加えて、相対的に大きなビット線抵抗が含まれることがある。この高いビット線抵抗が相変化素子抵抗の読み出しを困難にすることがある。
【０１１１】
一方、本実施の形態のリード回路１０１においては、参照電流を流すときも、セルリード電流を流すときも、同一のビット線ＢＬを用いる。そのため、ビット線ＢＬの抵抗ばらつきの影響を受けず、安定した相変化素子抵抗の読み出しを可能にしている。
【０１１２】
図１０は、本発明者が検討した図１との比較の対象となるリード回路の構成の例を示す説明図である。
【０１１３】
図１０のリード回路が図１のリード回路と異なる点は、固定された電圧値を持つ参照電圧源ＶFREFを有し、参照電流選択スイッチＲＥＦＳとセンスアンプ活性化スイッチＳＡ＿ＥＮＳにて制御された選択素子を経由してセンスアンプＳＡに接続されているところである。
【０１１４】
図１１は、図１０のリード回路の動作例を示すタイミングチャートである。
【０１１５】
まず、ディスチャージスイッチＤＩＳＳをオフにし、プリチャージスイッチＰＲＥＳをオンにすることで（図１１のタイミング９０１）、セルリード電圧保持キャパシタＣCELLにプリチャージ電圧ＶPREが印加される。
【０１１６】
次に、プリチャージスイッチＰＲＥＳをオフにし、参照電流選択スイッチＲＥＦＳをオンにし（図１１のタイミング９０２）、参照電圧ＶREFを固定参照電圧ＶFREFにする。セルリード電流選択スイッチＣＥＬＬＳをオンにすることで、セルリード電流を流す（図１１のタイミング９０３）。
【０１１７】
セルリード電流は、セルリード電圧保持キャパシタＣCELLからビット線ＢＬ、メモリチェーンＭＣ０を通って、ソース電極ＳＬに流れる。なお、Ｚ選択線Ｚ２は、オフされているため、メモリチェーンＭＣ０のメモリセルＣＥＬＬ２において、電流は主に相変化素子ＰＣＭを通過する。
【０１１８】
続いて、セルリード電流選択スイッチＣＥＬＬＳをオフにし、センスアンプ活性化スイッチＳＡ＿ＥＮＳをオンにする（図１１のタイミング６０４）。これにより、センスアンプＳＡにより、セルリード電圧ＶCELLと参照電圧ＶREFの電位差が増幅される。この増幅された電圧を用いて、メモリセルの値が’０’であるか、’１’であるかを判定する。
【０１１９】
図１０の構成例の場合、セルリード電流を流すときは、ビット線ＢＬを用いるが、参照電圧ＶREFは、固定参照電圧ＶFREFを用い、ビット線ＢＬの抵抗により変化しない。そのため、ビット線ＢＬの抵抗ばらつきの影響を受けてしまい、安定した相変化素子抵抗の読み出しが不可能となる。
【０１２０】
例えば、ビット線ＢＬの抵抗は、１１３ｋΩばらつく。相変化素子の消去状態の抵抗の例である１００ｋΩに比べて、高く、この抵抗ばらつきの影響により、センスアンプで読み出した抵抗から、相変化素子の抵抗を判定することは困難になり、相変化素子の状態が’０’か’１’かを高信頼に判定することが不可能になる。
【０１２１】
ライトと消去は、相変化素子ＰＣＭにライト電流を流すことでジュール熱を発生させることで行う。ライト電流は、例えば４０μＡであり、消去電流は例えば２０μＡである。なお、ライトもしくは消去について、隣接するＺ選択トランジスタＺＭＯＳに電流を流すことでジュール熱を発生させることで行うことも可能である。
【０１２２】
ソース電極ＳＬの電位は、ほぼ０Ｖに保たれることが望ましい。なお、厳密に述べるとソース電極の電位は、ソース電極からＧＮＤ（グランド）端子に流れる電流による電圧降下により、ＧＮＤ端子の電位である０Ｖ程度より若干、高くなることは言うまでもない。ほぼ０Ｖに保つことで寄生容量の大きいソース電極を駆動することで生じる消費電力の増大を避けることが可能になる。
【０１２３】
〈半導体記憶装置の構成例〉
図１２は、図２のリード回路１０１を有する半導体記憶装置２０１における構成の一例を示す説明図である。なお、図１２において、メモリアレイ２０２は、簡単化のため１つだけを示している。
【０１２４】
半導体記憶装置２０１は、半導体チップの外部から電源電圧ＶＤＤとグランド電圧ＶＳＳがそれぞれ供給されており、制御信号などがデータ信号線ＤＱによりを介して通信される。
【０１２５】
入力制御信号としては、例えばチップ有効信号ＣＥ、コマンドラッチ有効信号ＣＬＥ、アドレスラッチ有効信号ＡＬＥ、クロック信号ＣＬＫ、リードライト有効信号Ｗ／Ｒ＃、およびライトプロテクト信号ＷＰ＃などがある。
【０１２６】
入出力制御信号としては、例えばデータストローブＤＱＳがあり、出力制御信号としては、例えばリードビジー信号Ｒ／Ｂ＃がある。そのほか、Ｉ／Ｏ信号電源ＶＣＣＱやＩ／Ｏ信号グランド源ＶＳＳＱなどを供給することができる。
【０１２７】
半導体記憶装置２０１は、ロウ系回路１００１、カラム系回路１００２、制御系回路１００３、電源回路１００４、メモリアレイ２０２などを備える。ロウ系回路１００１は、ビット線セレクタやセンスアンプなどを含む。カラム系回路１００２は、ロウデコーダやワード線ドライバなどを含む。制御系回路１００３は、コマンドデコーダ、制御回路、およびバッファ装置などを含む。
【０１２８】
電源回路１００４からは、ロウ系回路１００１、カラム系回路１００２、および制御系回路１００３に電源が供給される。その一部の電圧は、昇圧もしくは降圧されて、残りの電圧は、電源電圧ＶＤＤがそのまま供給される。
【０１２９】
〈相変化素子のライト／消去〉
続いて、相変化素子ＰＣＭについてライトと消去について説明する。
【０１３０】
図１３は、図１の相変化素子ＰＣＭにおけるライトおよび消去時における動作の一例を示す説明図である。
【０１３１】
ライトは、リセットパルスを相変化素子ＰＣＭに流し、ジュール熱を発生させることで行う。リセットパルスにより相変化素子ＰＣＭは、融点以上に加熱され、急冷されることによってアモルファス状態になる。リセットパルスの印加時間は、例えば８ｎｓ程度である。
【０１３２】
また、消去は、セットパルスをＺ選択トランジスタＺＭＯＳ（図１）に流し、ジュール熱を発生させることで行う。
【０１３３】
セットパルスにより相変化素子ＰＣＭは、結晶化温度以上で一定時間、例えば５００ｎｓ保持される。相変化素子ＰＣＭは、これにより結晶状態になる。結晶状態は、アモルファス状態に比べて、抵抗が低く、その抵抗の違いを利用して、例えば、低抵抗状態を’１’、高抵抗状態を’０’として、情報を記録することができる。
【０１３４】
以上により、リード回路１０１は、参照電流を流すときも、セルリード電流を流すときも、同一のビット線ＢＬを用いるので、ビット線ＢＬの抵抗ばらつきの影響を低減することができる。その結果、安定した相変化素子抵抗の読み出しを可能にすることができ、半導体記憶装置の信頼性を向上させることができる。
【０１３５】
（実施の形態２）
〈概要〉
本実施の形態２では、ライトプレート電極ＷＲを有する半導体記憶装置について説明する。ライトプレート電極ＷＲを有する構成とすることで、ライトデータレートと消去速度を高速化することができる。
【０１３６】
〈メモリアレイの構成〉
図１４は、本実施の形態２による半導体記憶装置が有するメモリアレイ２０２の一部の回路構成例を示す説明図である。
【０１３７】
メモリアレイ２０２は、図１４に示すように、複数のメモリチェーンＭＣから構成されている。メモリチェーンＭＣは、複数のメモリセルＣＥＬＬを直列に接続することで構成される。ここではメモリチェーンＭＣは、８個のメモリセルＣＥＬＬからなるものとする。
【０１３８】
メモリセルＣＥＬＬは、１個の相変化素子ＰＣＭと１個のＺ選択トランジスタＺＭＯＳとを並列に接続することで構成される。ここでは、１個の相変化素子ＰＣＭと１個のＺ選択トランジスタＺＭＯＳとが並列に接続されている例で説明するが、１個の相変化素子ＰＣＭと複数個のＺ選択トランジスタＺＭＯＳとを並列に接続することが可能であることは言うまでもない。さらに、複数個の相変化素子ＰＣＭと１個のＺ選択トランジスタＺＭＯＳとを並列に接続すること、あるいは複数個の相変化素子ＰＣＭと複数個のＺ選択トランジスタＺＭＯＳとを並列に接続することが可能であることは言うまでもない。
【０１３９】
なお、図１４では、リードビット線はＸ、方向に延伸され、Ｙ選択線と平行であるとして、説明する。メモリチェーンは、４層積層されている場合を例にする。
【０１４０】
この場合、メモリセルの積層数は、８個×４層の３２層になる。４層より多く積層したり、４層未満の積層数としたりすることが可能であるのは言うまでもない。積層数を多くすることでメモリ容量を大きくすることができるメリットがある。積層数を少なくことで製造が容易になるメリットがある。
【０１４１】
また、図１４においては、第Ｈ層のＸアドレスＩ、ＹアドレスＪのメモリチェーンをＭＣ（Ｈ）−（Ｉ）−（Ｊ）と表記する。複数のリードビット線ＲＢＬは、Ｘ方向に延伸されるとする。第Ｈ層のＹアドレスＪのリードビット線は、ＲＢＬ（Ｈ）−（Ｊ）として示す。
【０１４２】
Ｘ選択ＭＯＳとＹ選択ＭＯＳは、ダブルゲートのＭＯＳとなっており、１つのＭＯＳにつき、２つのゲート電極が存在する。さらに、ＭＯＳのチャネル膜厚が薄いため、この２つのゲート電極にともにオン電圧が印加されたときのみＭＯＳがオンする。Ｙ選択線はＹドライバＹＤＲにより駆動される。
【０１４３】
図１５は、図１４のメモリアレイの一部を拡大した説明図である。
【０１４４】
メモリチェーンＭＣは、図１５に示すように、２Ｆ間隔にて配置されている。Ｘ選択先はＹ方向に延伸されている。
【０１４５】
図１６は、図１５のＤ−Ｄ’断面を示す模式図である。この図１６は、メモリチェーンＭＣの一部が示されており、複数のＺ選択トランジスタＺＭＯＳと相変化素子ＰＣＭとが示されている。
【０１４６】
Ｚ選択トランジスタＺＭＯＳと相変化素子ＰＣＭは、シリコン酸化膜１４０６、ゲート酸化膜１４０３、シリコンチャネル１４０４、相変化材料１４０５、Ｚ選択トランジスタゲート電極１４０１、および層間絶縁膜１４０２などにより構成されている。
【０１４７】
Ｚ選択トランジスタＺＭＯＳは、縦型ＧＡＡ−ＮＭＯＳＦＥＴ（Ｇａｔｅ  Ａｌｌ  Ａｒｏｕｎｄ  ｎ−ｃｈａｎｎｅｌ  ＭＯＳＦＥＴ）を用いることが望ましい。ＰＭＯＳＦＥＴに比べて電流駆動力の高いＮＭＯＳＦＥＴを用いることで、メモリチェーンＭＣに含まれる相変化素子ＰＣＭの数を増加させ、大容量の半導体記憶装置を実現することができる。もちろん、ＰＭＯＳを用いることが可能であることは言うまでもない。
【０１４８】
縦型ＭＯＳＦＥＴを用いることで、トランジスタの大きさを４Ｆ２と平面ＭＯＳを用いる場合に比べて小さくすることができるため、大容量化することができる。ＧＡＡ構造にすることで、平面ＭＯＳを用いた場合に比べて、ゲート幅を広くすることが可能になり、ＭＯＳの駆動力を向上させ、相変化チェーンＭＣに含まれるメモリセルＣＥＬＬの数を増やし、大容量化することができる。
【０１４９】
ＰＭＯＳを用いた場合には、非選択のＺ選択トランジスタＺＭＯＳのゲート電極に印加する電圧がＮＭＯＳを用いた場合に比べて低くできるため、Ｚ選択トランジスタＺＭＯＳのゲート耐圧が少なくて済み、半導体記憶装置の信頼性が向上する効果がある。
【０１５０】
Ｘ選択素子ＸＭＯＳは、ダブルゲートのＮＭＯＳＦＥＴを用いることが望ましい。ダブルゲートのＭＯＳＦＥＴを用いることで、平面型のＭＯＳＦＥＴを用いる場合と比較して、ＭＯＳＦＥＴのゲート幅を広く取ることができる。それにより、相変化素子ＰＣＭのライトに必要な電流を確保することが容易になる。その結果、半導体記憶装置２０１の歩留まりを向上させることができる利点がある。
【０１５１】
また、ＭＯＳＦＥＴの駆動力が向上するため、メモリチェーンＭＣに含まれるメモリセルの数を増やすことができる。さらに、メモリチェーンＭＣのセル面積を４Ｆ２（Ｆは最小加工寸法）と、平面型ＭＯＳＦＥＴを用いるときの６〜８Ｆ２と比べて小さくすることができるため、大容量の半導体記憶装置を実現することができる。
【０１５２】
ダブルゲートのＮＭＯＳＦＥＴは、２個のゲート電極を持ち、両方のゲート電極にオン電圧が印加されるとＭＯＳはオン（すなわち、低抵抗状態になる）する。片方のゲート電極のみにオン電圧が印加された場合、もしくはすべてのゲート電極にオフ電圧が印加された場合には、ＭＯＳがオフ（すなわち高抵抗状態になる）する。
【０１５３】
〈ダブルゲートのＮＭＯＳＦＥＴの適用例〉
以下、ダブルゲートのＮＭＯＳＦＥＴを用いた場合について説明する。
【０１５４】
ライトプレート電極ＷＲは、ライトと消去で用いるライト電流と消去電流を供給するために用いられる。配線幅の広いライトプレート電極ＷＲを用いることにより、ライトと消去に要する大電流を安定して供給することが可能になり、高信頼の半導体記憶装置を実現することができる。
【０１５５】
〈リード回路の動作〉
続いて、リード回路１０１の動作について説明する。なお、本実施の形態２において、リード回路１０１の構成は、前記実施の形態１の図１におけるリード回路１０１と同様の構成となっている。
【０１５６】
図１７は、図１６のメモリアレイ２０２を有する半導体記憶装置に設けられるリード回路１０１の動作例を示すタイミングチャートである。
【０１５７】
図１７において、上方から下方にかけては、セルリード電圧ＶCELL、参照電圧ＶREF、Ｚ選択線Ｚ０−０、Ｚ選択線Ｚ０−１〜Ｚ０−７、ディスチャージスイッチＤＩＳＳ、セルリード電流選択スイッチＣＥＬＬＳ、参照電流選択スイッチＲＥＦＳ、プリチャージスイッチＰＲＥＳ、センスアンプ活性化スイッチＳＡ＿ＥＮＳ、Ｙ選択線Ｙ０−０，Ｙ０−１、Ｘ選択線Ｘ０−０，Ｘ０−１、およびＸ選択線Ｘ０−２における信号タイミングをそれぞれ示している。
【０１５８】
図１７では、メモリチェーンＭＣ０−０−０に含まれるＺ選択線Ｚ０−０に接続されたメモリセルを選択し、リードを行うとする。
【０１５９】
セルリード電流が流れる間、Ｙ選択線、例えばＹ０−０やＹ０−１はオフされており、リードビット線ＲＢＬとライトプレート電極ＷＲを電気的に切り離している。Ｘ選択線Ｘ０−０とＸ選択線Ｘ０−１は、それぞれオンされており、メモリチェーンＭＣ０−０−０の選択動作が行われている。一方、例えば、Ｘ選択線Ｘ０−２はオフされている。
【０１６０】
なお、セルリード電流と参照電流は、同一のビット線を経由して、電流を流す。実施の形態１と重複するリード動作の詳細については省略する。
【０１６１】
以上により、ライトプレート電極ＷＲを有する構成とすることによって、ライトデータレートと消去速度を高速化することができる。
【０１６２】
（実施の形態３）
〈概要〉
本実施の形態３においては、メモリチェーンが１個のメモリセルによって構成される半導体記憶装置について説明する。メモリチェーンを１個のメモリセルにて構成することによって、リードデータレートの高速化を実現することができる。
【０１６３】
〈メモリアレイの構成〉
図１８は、実施の形態３によるメモリアレイ２０２の一部の回路構成の一例を示す説明図である。
【０１６４】
メモリアレイ２０２が有するメモリチェーンＭＣは、図１８に示すように、１個のメモリセルＣＥＬＬとＸ選択素子ＸＭＯＳとを有する構成からなる。その他の構成については、前記実施の形態１の図１と同様であるので、説明は省略する。
【０１６５】
〈リード回路の動作〉
図１９は、図１８のメモリアレイ２０２を有する半導体記憶装置に設けられたリード回路の動作例を示すタイミングチャートである。本実施の形態３において、リード回路１０１の構成は、前記実施の形態１の図１におけるリード回路１０１と同様の構成となっている。
【０１６６】
図１９において、上方から下方にかけては、セルリード電圧ＶCELL、参照電圧ＶREF、Ｚ選択線Ｚ０、ディスチャージスイッチＤＩＳＳ、セルリード電流選択スイッチＣＥＬＬＳ、参照電流選択スイッチＲＥＦＳ、プリチャージスイッチＰＲＥＳ、およびセンスアンプ活性化スイッチＳＡ＿ＥＮＳにおける信号タイミングをそれぞれ示している。
【０１６７】
図１８に示すメモリアレイ２０２の場合、Ｚ選択線は、Ｚ選択線Ｚ０のみが存在する。Ｚ選択線Ｚ０は、参照電流を流すときはオンされ、参照電流は、Ｚ選択トランジスタＺＭＯＳを主に流れる。
【０１６８】
セルリード電流を流すときは、オフされ、該セルリード電流は、相変化素子ＰＣＭを主に流れる。セルリード電流と参照電流は、同一のビット線を経由して、電流を流す。
【０１６９】
ここで、本構成の特徴について再度確認を行う。
【０１７０】
メモリセルは、複数個、直列接続されていない。すなわち、半導体記憶装置は、「複数個直列接続された電気的書き換え可能なメモリセル」は有していない。当然、選択メモリセルと同一メモリチェーン内に非選択メモリセルは存在しないため、「そのデータによらずメモリセルがオンするパス電圧を印加する」ことはできない。さらに、非選択メモリセルが存在しないため、非選択メモリセルの電気抵抗は、存在せず、その値を低減する必要もない。
【０１７１】
以上により、リードデータレートを高速化することができる。
【０１７２】
なお、本実施の形態３において、影響を低減するのはビット線ＢＬの電気抵抗とそのばらつきである。さらに、特許文献１に記載されたＮＡＮＤ型フラッシュメモリは、１トランジスタ型のメモリであり、１トランジスタと１抵抗素子とが並列に接続された１Ｔ−１Ｒ型とは、メモリセル構成が異なる。例えば、１Ｔ−１Ｒ型では、特許文献１に記載された「そのデータに応じてメモリセルがオンまたはオフになる読み出し電圧」（要約参照）は、存在しない。
【０１７３】
（実施の形態４）
〈概要〉
本実施の形態４では、参照抵抗の値を、リード時と、ライトベリファイ時と消去ベリファイ時にて変更することを特徴とする半導体記憶装置２０１について説明する。これによって、半導体記憶装置の信頼性を高めることができる。
【０１７４】
〈リード回路の構成〉
図２０は、本実施の形態４によるリード回路１０１の構成の一例を示す説明図である。
【０１７５】
図２０に示すリード回路１０１は、図１に示すリード回路１０１の構成に、スイッチＳＷおよび該スイッチＳＷにて切り替えられる３つの参照抵抗が新たに設けられた構成となっている。
【０１７６】
３つの参照抵抗は、リード用参照抵抗ＲＥＦＲ＿ＲＥＡＤ、ライトベリファイ用参照抵抗ＲＥＦＲ＿ＷＲＩＴＥＶ、消去ベリファイ用参照抵抗ＲＥＦＲ＿ＥＲＡＳＥＶから構成されている。リード用参照抵抗ＲＥＦＲ＿ＲＥＡＤは、第１の抵抗であり、消去ベリファイ用参照抵抗ＲＥＦＲ＿ＥＲＡＳＥＶは、第２の抵抗であり、ライトベリファイ用参照抵抗ＲＥＦＲ＿ＷＲＩＴＥＶは、第３の抵抗である。
【０１７７】
これらの抵抗値は、例えば、リード用参照抵抗ＲＥＦＲ＿ＲＥＡＤが１ＭΩ程度であり、ライトベリファイ用参照抵抗ＲＥＦＲ＿ＷＲＩＴＥＶが３ＭΩ程度であり、消去ベリファイ用参照抵抗ＲＥＦＲ＿ＥＲＡＳＥＶが３００ｋΩ程度である。
【０１７８】
すなわち、ライトベリファイ用参照抵抗ＲＥＦＲ＿ＷＲＩＴＥＶの抵抗値と消去ベリファイ用参照抵抗ＲＥＦＲ＿ＥＲＡＳＥＶの抵抗値の間にリード用参照抵抗ＲＥＦＲ＿ＲＥＡＤの抵抗値を設定することで、リードマージンを確保する。
【０１７９】
なお、リード用参照抵抗ＲＥＦＲ＿ＲＥＡＤの抵抗値は、消去ベリファイ用参照抵抗ＲＥＦＲ＿ＥＲＡＳＥＶの抵抗値よりも高い。なお、参照抵抗の数が３種類に固定される必要がないことは言うまでもない。
【０１８０】
例えば、参照抵抗の値は、リード用と消去ベリファイ用の２種類にすることができる。相変化素子の抵抗ドリフトは、時間とともに上昇するため、リード用と消去ベリファイ用の２種類を用意するだけである程度の信頼性を確保することができる。
【０１８１】
参照抵抗の種類を３種類から２種類に低減することで、参照抵抗素子が半導体記憶装置２０１に占める割合を低減することが可能になり、小面積でコストの安い半導体記憶装置２０１を実現できる。
【０１８２】
さらに、参照抵抗の数は、４種類にすることが可能であることは言うまでもない。参照抵抗の値を’０’’１’判定リード時と、’１’’２’判定リード時と、’２’’３’判定リード時と、ライトベリファイ時と消去ベリファイ時で変更することにより、１個の相変化素子に１ビットより多くの値を記憶する多値動作を安定して行うことができる。
【０１８３】
参照抵抗の値をリード時と、ライトベリファイ時と消去ベリファイ時で変更することにより、ライト状態の相変化素子の抵抗値と消去状態の相変化素子の抵抗値に大きなリードマージンを設けることが可能になり、例えば、環境温度が変化したときにも安定したリード動作を行うことが可能になる。
【０１８４】
（実施の形態５）
〈概要〉
本実施の形態５においては、参照抵抗ＲＥＦＲを不要とするリード回路１０１について説明する。これによって、半導体記憶装置のチップ面積が小さく、製造コストを安価にする。
【０１８５】
〈リード回路の構成〉
図２１は、本実施の形態５によるリード回路１０１の構成の一例を示す説明図である。
【０１８６】
図２１に示すリード回路１０１は、図１のリード回路１０１から、参照抵抗ＲＥＦＲが取り除かれた構成となっている。その他の構成については、図１と同様であるので説明は、省略する。
【０１８７】
図２１に示す参照抵抗ＲＥＦＲを有しないリード回路１０１の動作について、説明する。
【０１８８】
この場合、センスアンプＳＡは、セルリード電圧ＶCELLと参照電圧ＶREFを比較し、例えば、下記（５）式および（６）式を用いて、メモリセルＣＥＬＬに記録された値の判定を行う。
【０１８９】
ＶCELL  ＞  参照電圧ＶREF×０．８  →  セルは高抵抗状態、値は’０’    （５）
ＶCELL  ≦  参照電圧ＶREF×０．８  →  セルは低抵抗状態、値は’１’    （６）
ここで、０．８倍という値はあくまでも例であり、実際にはメモリアレイの構成に応じて適切に設定することは言うまでもない。例えば、メモリアレイの大きさが小さく、ビット線抵抗が小さい場合は０．８より小さい値とすることが望ましい。
【０１９０】
センスアンプＳＡの構成に関して、センスアンプＳＡはカレントミラー回路を含むことが望ましい。カレントミラー回路を用いることで高精度に’０’と’１’の値の判定を行うことができる。
【０１９１】
このカレントミラー回路に含まれる両者の電圧を比較するときに用いるトランジスタのゲート幅を変えて駆動力を変えることにより、倍率０．８倍の例で示したセンスアンプの調整を行うことができる。
【０１９２】
なお、センスアンプＳＡの回路構成を変えるのではなく、セルリード電圧と参照電圧でプリチャージ電圧を変化させる、例えば、セルリード電圧にプリチャージする電圧を１Ｖとし、参照電圧にプリチャージする電圧を０．８Ｖにすることが可能であることは言うまでもない。さらに、セルリード電流を流す時間と参照電流を流す電流を変化させる、例えば、セルリード電流を５００ｎｓ程度流し、参照電流を４００ｎｓ程度流すことが可能であることは言うまでもない。
【０１９３】
以上により、参照抵抗を用いないことによって、参照抵抗の回路面積を削減することができる。それによって、チップ面積を小さくし、半導体記憶装置の製造コストを低減することができる。
【符号の説明】
【０１９４】
１０１  リード回路
１０２  消去回路
２０１  半導体記憶装置
２０２  メモリアレイ
５０１  リード回路
５０２  列デコーダ
５０３  行デコーダ
５０４  パッド部
１００１  ロウ系回路
１００２  カラム系回路
１００３  制御系回路
１００４  電源回路
ＭＣ  メモリチェーン
ＸＭＯＳ  選択素子
ＣＥＬＬ  メモリセル
ＰＣＭ  相変化素子
ＺＭＯＳ  Ｚ選択トランジスタ
Ｚ０〜Ｚ３  Ｚ選択線
Ｚ Ｚ選択線
Ｘ Ｘ選択線
ＢＬ  ビット線
ＰＲＯＧＳ  消去選択スイッチ
ＲＥＦＲ  参照抵抗
ＣＥＬＬＳ  セルリード電流選択スイッチ
ＲＥＦＳ  参照電流選択スイッチ
ＤＩＳＳ  ディスチャージスイッチ
ＰＲＥＳ  プリチャージスイッチ
ＳＡ＿ＥＮＳ  センスアンプ活性化スイッチ
ＳＡ        センスアンプ
ＣＣＥＬＬ  セルリード電圧保持キャパシタ
ＣＲＥＦ  参照電圧保持キャパシタ
ＣＣＥＬＬ  セルリード電圧保持キャパシタ
ＳＬ  ソース電極
ＣＨ  半導体チップ
ＭＲＹ  メモリアレイ
ＷＲ  ライトプレート電極
ＲＢＬ  リードビット線
ＹＤＲ  Ｙドライバ
ＳＷ  スイッチ
ＲＥＦＲ＿ＲＥＡＤ  リード用参照抵抗
ＲＥＦＲ＿ＷＲＩＴＥＶ  ライトベリファイ用参照抵抗
ＲＥＦＲ＿ＥＲＡＳＥＶ  消去ベリファイ用参照抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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2016046980.tif 000025