(57)【要約】  本発明は、基板上に形成されたゲート電極（２４２）と半導体層（２４４）と一対のソース−ドレイン電極（２４５ａおよび２４５ｂ）とで構成され発光素子を駆動する駆動トランジスタ（Ｔｒ２）を有する、第１の画素回路（２３０ａ）と、第１の画素回路に隣接する第２の画素回路（２３０ｂ）と、第２の画素回路の上方に形成され、第１の画素回路の駆動トランジスタの一対のソース−ドレイン電極のいずれかと電気的に接続された第２の画素電極（２４０ｂ）と、一対のソース−ドレイン電極のいずれかに電気的に接続され、半導体層の少なくともチャネル領域の全ての領域を上方から覆うように形成されたトップメタル電極（２００）とを備える画像表示装置を提供する。  当該画像表示装置は、レーザリペア処理のためのレーザー照射領域を確保しつつ、隣接する画素電極の電圧変動の影響を抑制して、表示品質を向上させることができる。
2015114721.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と前記ゲート電極上に絶縁層をはさんで形成された半導体層と前記半導体層上に形成された一対のソース−ドレイン電極とで構成され画素に配置された発光素子を駆動する駆動トランジスタを有する、第１の画素回路と、  前記第１の画素回路に隣接する第２の画素回路と、  前記第２の画素回路の上方に形成され、前記第１の画素回路の前記駆動トランジスタの前記一対のソース−ドレイン電極のいずれかと電気的に接続された画素電極と、  前記一対のソース−ドレイン電極のいずれかに電気的に接続され、前記画素電極の下方に設けられ、前記半導体層の少なくともチャネル領域の全ての領域を上方から覆うように形成されたトップメタル電極とを備える画像表示装置。
【請求項２】
前記一対のソース−ドレイン電極のうちのいずれかは、前記トップメタル電極を介して前記画素電極と接続され、  前記画素電極と接続された前記一対のソース−ドレイン電極のうちのいずれかは、上方から見たときに、隣接する２つの前記画素電極の間に、レーザ光を照射するための照射可能領域を有する請求項１に記載の画像表示装置。
【請求項３】
前記トップメタル電極は、前記一対のソース−ドレイン電極のうちソース電極として機能する電極に接続されている請求項１または２に記載の画像表示装置。
【請求項４】
前記トップメタル電極は、前記半導体層の全ての領域を上方から覆うように形成されている請求項１〜３のいずれか１項に記載の画像表示装置。
【請求項５】
前記トップメタル電極は、不透明である請求項１〜４のいずれか１項に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示は、画素毎に配置された発光素子に電流を流し画像データを表示する、画像表示装置に関する。
【背景技術】
【０００２】  特許文献１は、発光装置の改善方法に関する。特許文献１に係る発光装置における画素では、透明基板に形成された駆動トランジスタのソース領域にポリシリコンよりなる抵抗配線が接続されている。抵抗配線は、中継電極を介して、発光素子である有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子の陽極と電気的に接続されている。【０００３】  ここで、当該画素が短絡不良を有する輝点画素（欠陥画素）であるとき、当該画素を滅点化するリペア処理が行われる。リペア処理においては、欠陥画素に配置された抵抗配線にレーザ光が照射され、抵抗配線の一部又は全部が溶融される。すなわち、レーザ光の照射により欠陥画素の抵抗配線が切断され、有機ＥＬ素子への給電が遮断される。これにより、正常な画素に対して悪影響を与えることなく、効率よく輝点となっている欠陥画素を滅点化するリペア処理を行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１５２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】  ここで、リペア処理が行われることを前提とした画像表示装置では、レーザ光を照射するための照射領域と、照射領域内に設けられレーザでの切断処理が可能な配線パターンを、画素回路を成立させつつ少ない面積で効率よく配置する必要がある。最も効率良く配置するためには、ある画素に設けられた画素回路の画素電極が、これに隣接する画素に設けられた画素回路の上方に配置されるという構成が適している。【０００６】  しかしながら、この構成では、ある画素の画素電極は、その画素回路が供給する画素電流に応じて、隣接する画素の画素回路の上方に配置された画素電極の電圧を変動させ、この電圧変動が隣接する画素の画素回路、特に駆動トランジスタの特性に影響を与え、結果として表示品質を劣化させてしまう。【０００７】  本開示は、隣接する画素電極の電圧変動の影響を抑制して、表示品質を向上することを目的とする。
【課題を解決するための手段】
【０００８】  本開示の一態様に係るＥＬ画像表示装置は、基板上に形成されたゲート電極と前記ゲート電極上に絶縁層をはさんで形成された半導体層と前記半導体層上に形成された一対のソース−ドレイン電極とで構成され画素に配置された発光素子を駆動する前記駆動トランジスタを有する、第１の画素回路と、前記第１の画素回路に隣接する第２の画素回路と、前記第２の画素回路の上方に形成され、前記第１の画素回路の前記駆動トランジスタの前記一対のソース−ドレイン電極のいずれかと電気的に接続された画素電極と、前記一対のソース−ドレイン電極のいずれかに電気的に接続され、前記画素電極の下方に設けられ、前記半導体層の少なくともチャネル領域の全ての領域を上方から覆うように形成されたトップメタル電極とを備える。
【発明の効果】
【０００９】  本開示によれば、隣接する画素電極の電圧変動の影響を抑制して、表示品質を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本開示の基礎となった知見について説明するための画素の上面図である。
【図２】図２は、本開示の基礎となった知見に係る画素回路の構成を示す概略図である。
【図３】図３は、本開示の基礎となった知見に係る画素回路の構成を示す上面図である。
【図４】図４は、図３に示したＸＸ’Ｘ”線における断面図である。
【図５】図５は、実施の形態に係る画素回路の構成を示す概略図である。
【図６】図６は、実施の形態に係る画素回路の構成を示す上面図である。
【図７】図７は、図６に示したＸＸ’Ｘ”線における断面図である。
【図８】図８は、実施の形態に係る画素回路の効果について説明するための画素回路の断面概念図である。
【発明を実施するための形態】
【００１１】  以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１２】  なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００１３】  （本開示の基礎となった知見）  以下、本開示の詳細を説明する前に、本開示の基礎となった知見について説明する。
【００１４】  図１は、本開示の基礎となった知見について説明するための画素の上面図である。図１では、本開示にかかる画像表示装置である有機ＥＬディスプレイ装置において、複数の画素が行列状に配置された画素アレイの一部を示している。
【００１５】  トップエミッション構造を有する有機ＥＬディスプレイ装置において、有機ＥＬディスプレイ装置に配置された画素のボトムゲートの駆動ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）によってＥＬ素子を駆動する場合に、駆動ＴＦＴのソース−ドレイン間の短絡等に起因する輝点画素（欠陥画素）が存在することがある。この輝点画素に対して滅点化処理（リペア処理）する方法として、駆動ＴＦＴからＥＬ素子までの直流電流経路を遮断する方法がある。例えば、駆動ＴＦＴと画素電極とを接続する配線を、レーザ光を照射することにより切断する方法がある。
【００１６】  一般的に、当該画素においてＥＬ素子の画素電極は、当該画素の駆動ＴＦＴのチャネル領域を覆うように配置されるが、この構成では、当該画素の画素回路と画素電極とをつなぐ配線にレーザ光を照射しやすくするために、当該配線を各画素の画素電極の間に配置しようとすると、当該配線のパターンは、当該画素電極から一旦はみ出させて戻すように湾曲させる必要があり、パターンに必要な面積が増大し、高精細化に適さない。
【００１７】  そのため、当該画素回路と画素電極とを接続する配線にレーザ光の照射を簡便に行うための画素構成として、当該画素の駆動ＴＦＴのチャネル領域上に、隣接する画素の画素電極が配置される構成が採用されている。
【００１８】  具体的には、有機ＥＬディスプレイ装置は、複数の画素１０が行列状に配列された画素アレイを備えている。図１に示すように、画素１０は、単位画素２０を少なくとも３つ備え、各単位画素２０には少なくともＲ、Ｇ、Ｂの３色の光を発生する発光領域が配置される。
【００１９】  単位画素２０はそれぞれ、画素回路３０と、画素電極４０と、画素電極４０の上に配置された発光素子ＥＬ（図示せず）と、発光素子ＥＬの上に配置された上部電極（図示せず）とを備えている。
【００２０】  画素電極４０は、例えば、アルミニウムもしくはその合金で構成され、隣接する画素回路３０の上方に配置されている。詳細には、図１において右下に配置されている画素回路３０は、これに隣接する右上の画素回路３０の上方に配置された画素電極４０に接続されている。なお、図１では、同図に示す右下の画素回路３０の構成を分かり易く表示するために、画素電極４０を透視して示している。
【００２１】  図２は、本開示の基礎となった知見に係る単位画素２０における画素回路３０の構成を示す概略図である。
【００２２】  図２に示すように、画素回路３０は、スイッチングトランジスタＴｒ１と、駆動トランジスタＴｒ２と、画素容量Ｃｓと、発光素子ＥＬとを備えている。
【００２３】  スイッチングトランジスタＴｒ１のソース又はドレインは、有機ＥＬディスプレイ装置のＤＡＴＡ線２４に接続されている。スイッチングトランジスタＴｒ１のゲートは、ＳＣＡＮ線２６に接続されている。ＳＣＡＮ線２６からの信号によりスイッチングトランジスタＴｒ１がＯＮ状態となり、ＤＡＴＡ線２４から供給された画像信号に応じた電圧がスイッチングトランジスタＴｒ１を経由して駆動トランジスタＴｒ２のゲートに印加され、駆動トランジスタＴｒ２がＯＮ状態となる。これにより、駆動トランジスタＴｒ２のドレイン側に接続された電源ＶＤＤから、駆動トランジスタＴｒ２のソース側に接続された発光素子ＥＬに駆動トランジスタＴｒ２のゲート−ソース間電圧に応じた電流が流れ、発光素子ＥＬが発光する。
【００２４】  この画素回路を実現するための構成を図３および図４に示す。図３は、本開示の基礎となった知見に係る画素回路の構成を示す上面図である。図４は、図３に示したＸＸ’Ｘ”線における断面図である。なお、図３および図４では、発光素子ＥＬの図示を省略している。また、図３および図４では、バックチャネルエッチング型のトランジスタを例として示している。
【００２５】  本有機ＥＬディスプレイ装置では、所望の画素回路３０に接続された画素電極４０は、隣接する画素回路３０の上方に配置されている。すなわち、図３および図４に示すように、第１の画素回路３０ａと第２の画素回路３０ｂとは隣接し、第１の画素回路３０ａの上方には第１の画素電極４０ａが配置されている。第２の画素回路３０ｂの上方には第２の画素電極４０ｂが配置されている。
【００２６】  なお、第１の画素電極４０ａは、図３において、太い実線で示しているが、図３では第１の画素回路３０ａの構成を分かり易く表示するために、第１の画素電極４０ａを透視して示している。第２の画素電極４０ｂについても同様である。また、本実施の形態において、ＡＭとはアノードメタル、ＴＭとはトップメタル、ＳＤとは、ソース−ドレインを示す。
【００２７】  ここで、第１の画素回路３０ａに配置された駆動トランジスタＴｒ２のソース−ドレイン電極４５ａおよび４５ｂのうち、ソースノードとして機能するソース−ドレイン電極４５ｂは、ＡＭ−ＳＤコンタクト４８を介して第２の画素電極４０ｂに接続されている。ソース−ドレイン電極４５ｂの一部は、上方から見たときに第１の画素電極４０ａと第２の画素電極４０ｂとの間に配置される。したがって、この部分を照射可能領域５０とし、表面もしくは裏面からレーザ光を照射することによりソース−ドレイン電極４５ｂを切断して、第１の画素回路３０ａの短絡不良を解消することができる。
【００２８】  このように、リペア処理を行うことを前提として照射可能領域５０が形成された画素の構成では、第１の単位画素２０ａに隣接する第２の単位画素２０ｂに設けられた第２の画素回路３０ｂの駆動トランジスタＴｒ２のチャネル領域を覆うように、画素電極４０ｂが配置される。この構成では、第２の画素回路３０ｂの駆動トランジスタＴｒ２のバックゲート側に配置される電極である第１の画素回路３０ａに電気的に接続された第２の画素電極４０ｂが、第２の画素回路３０ｂの駆動トランジスタＴｒ２のバックゲート電極となり、第２の画素電極４０ｂの電圧により、第２の画素回路３０ｂに設けられた駆動トランジスタＴｒ２の閾値電圧Ｖｔｈが変動するバックゲート効果を発現する。その結果、第２の単位画素２０ｂの駆動トランジスタＴｒ２の状態が、第１の単位画素２０ａの発光素子の状態に影響され、表示品質が劣化するという課題が発生することとなる。
【００２９】  そこで、以下に説明するように、本開示にかかる有機ＥＬディスプレイ装置では、画素電極の電圧変動の影響を抑制して表示品質を向上する。
【００３０】  具体的には、有機ＥＬディスプレイ装置において、半導体層のチャネル領域を覆うようにバックゲートを配置し、隣接する画素回路に接続された画素電極の電圧変動の影響を遮蔽して、表示品質の向上を図る。
【００３１】  以下、本実施の形態について説明する。
【００３２】  （実施の形態）  以下、図５〜図８を用いて、本開示の実施の形態に係る有機ＥＬディスプレイ装置について説明する。
【００３３】  はじめに、有機ＥＬディスプレイ装置の構成について説明する。
【００３４】  図５は、実施の形態に係る画素回路の構成を示す概略図である。図６は、実施の形態に係る画素回路の構成を示す上面図である。図７は、図６に示した画素回路のＸＸ’Ｘ”線における断面図である。図８は、実施の形態に係る画素回路の効果について説明するための画素回路の断面図である。
【００３５】  本実施の形態に係る有機ＥＬディスプレイ装置は、図１に示した有機ＥＬディスプレイ装置とほぼ同様の構成であり、単位画素１２０の構成が異なるのみである。したがって、以下、単位画素１２０について説明する。
【００３６】  図５は、本実施の形態に係る単位画素１２０に設けられた画素回路１３０の構成を示す概略図である。
【００３７】  図５に示すように、画素回路１３０は、スイッチングトランジスタＴｒ１と、駆動トランジスタＴｒ２と、画素容量Ｃｓと、発光素子ＥＬとを備えている。
【００３８】  発光素子ＥＬは、例えばアノード及びカソードを備えるダイオード形の有機エレクトロルミネセンス（有機ＥＬ）デバイスである。所定の発光期間中、駆動トランジスタＴｒ２により、映像信号に応じたデータ電位に対応した電流が、発光素子ＥＬに供給され発光する。なお、発光素子ＥＬは有機ＥＬデバイスに限らず、一般的に電流駆動で発光する全てのデバイスでも良い。また、ここでいうアノード電極として、本実施の形態にかかる画素電極１４０が設けられている。画素電極１４０は、例えば、アルミニウムで構成されている。
【００３９】  スイッチングトランジスタＴｒ１のソースもしくはドレインの一方は、有機ＥＬディスプレイ装置のＤＡＴＡ線２４に接続されている。スイッチングトランジスタＴｒ１のソースもしくはドレインの他方は、駆動トランジスタＴｒ２のゲートに接続されている。スイッチングトランジスタＴｒ１のゲートは、ＳＣＡＮ線２６に接続されている。スイッチングトランジスタＴｒ１は、ＳＣＡＮ線２６から供給される制御信号に応じてオン状態（導通）となり、ＤＡＴＡ線２４から供給された映像信号の信号電位を画素容量Ｃｓにサンプリングする。
【００４０】  画素容量Ｃｓは、駆動トランジスタＴｒ２のゲート電極に接続されている。画素容量Ｃｓは、スイッチングトランジスタＴｒ１によりサンプリングされた映像信号の信号電位に応じて、駆動トランジスタＴｒ２のゲートに入力電圧を安定的に印加する。これにより、映像信号の信号電圧を用いて駆動トランジスタＴｒ２のオン状態を制御することが可能となる。
【００４１】  駆動トランジスタＴｒ２は、ドレインが電源ＶＤＤに接続され、ソースが発光素子ＥＬに接続されている。これにより、駆動トランジスタＴｒ２は、ゲートに印加された入力電圧に応じた出力電流を、電源ＶＤＤから発光素子ＥＬに供給する。その結果、発光素子ＥＬは、ＤＡＴＡ線２４から供給された映像信号に応じて発光する。なお、駆動トランジスタＴｒ２の構成については、後に詳述する。
【００４２】  ここで、スイッチングトランジスタＴｒ１及び駆動トランジスタＴｒ２は、Ｎチャネル型のＴＦＴである。なお、各トランジスタの導電型は上記したものに限られず、Ｎチャネル型に代えてＰチャネル型を用いてもよい。この場合、ソースとドレインは逆に配置される。また、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させてもよい。
【００４３】  この画素回路を実現するための構成を図６および図７に示す。図６は、本実施の形態に係る画素回路の構成を示す上面図である。図７は、図６に示したＸＸ’Ｘ”線における断面図である。なお、図６および図７では、発光素子ＥＬの図示を省略している。また、図６および図７では、バックチャネルエッチング型のトランジスタを例として示している。
【００４４】  本有機ＥＬディスプレイ装置では、所望の画素回路１３０に接続された画素電極１４０は、隣接する画素回路１３０の上方に配置されている。すなわち、図６および図７に示すように、第１の画素回路１３０ａと第２の画素回路１３０ｂとは隣接し、第１の画素回路１３０ａの上方には第１の画素電極１４０ａが配置されている。第２の画素回路１３０ｂの上方には第２の画素電極１４０ｂが配置されている。第１の画素回路１３０ａに配置された駆動トランジスタＴｒ２のソース−ドレイン電極１４５ａおよび１４５ｂのうち、ソースノードとして機能するソース−ドレイン電極１４５ｂは、ＴＭ−ＳＤコンタクト１４８、トップメタル電極１００およびＡＭ−ＴＭコンタクト４８ａを介して第２の画素電極１４０ｂに接続されている。これにより、駆動トランジスタＴｒ２からトップメタル電極１００を介して第１の画素電極１４０ｂへと、スムーズに電流を流すことができる。
【００４５】  なお、以下、ソースノードとして機能するソース−ドレイン電極１４５ｂをソース電極１４５ｂ、ドレインノードとして機能するソース−ドレイン電極１４５ａをドレイン電極１４５ａと呼ぶこととする。また、ソース−ドレイン電極１４５ａおよび１４５ｂのいずれをソースノードとするかについては、以下の例に限定されず、適宜変更してもよい。
【００４６】  第１の画素回路１３０ａは、図５に示したように、スイッチングトランジスタＴｒ１と、駆動トランジスタＴｒ２と、画素容量Ｃｓと、発光素子ＥＬとを備えている。
【００４７】  第１の画素回路１３０ａにおいて、駆動トランジスタＴｒ２は、図６及び図７に示すように、基板（図示せず）上に形成されたゲート電極１４２と、ゲート電極１４２上に形成されたゲート絶縁膜１４３と、ゲート絶縁膜１４３の上に形成された半導体層１４４と、半導体層１４４上およびゲート絶縁膜１４３上に形成されたドレイン電極１４５ａおよびソース電極１４５ｂとを備えている。また、駆動トランジスタＴｒ２は、ソース電極１４５ｂに電気的に接続されたトップメタル電極１００とを有している。
【００４８】  トップメタル電極１００は、例えばＣｕ、Ａｌ、Ｍｏ、Ｔｉ、Ｗ、Ａｇ、Ｎｉ、Ｍｎ等の金属もしくはそれらを含む合金や、ＩＴＯ、ＩＺＯ、ＡＺＯの酸化物導体で構成され、半導体層１４４のチャネル領域の上方を覆うように形成されている。望ましくは、トップメタル電極１００は、ＴＭ−ＳＤコンタクト１４８においてソース電極１４５ｂに接続され、ソース電極１４５ｂ側から少なくともドレイン電極１４５ａのソース電極１４５ｂ側の端部までの半導体層１４４を覆うように、半導体層１４４の上方に形成されている。トップメタル電極１００をソース側（ソース電極１４５ｂ）と接続することにより、駆動トランジスタＴｒ２のＩｄ−Ｖｄｓ特性における飽和領域特性において、ＩｄのＶｄｓ変動に対する依存性がより減少する。すなわち、電源ＶＤＤの電圧変動に対して画素電流の変動を低減させることが可能となり、表示均一性が向上する。
【００４９】  トップメタル電極１００の上には、平坦化膜１４７が形成されている。平坦化膜１４７の上には、第１の画素電極１４０ａが形成されている。なお、第１の画素電極１４０ａは、図６において、太い実線で示しているが、図６では第１の画素回路１３０ａの構成を分かり易く表示するために、第１の画素電極１４０ａを透視して示している。第２の画素電極１４０ｂについても同様である。
【００５０】  トップメタル電極１００は、ドレイン電極１４５ａおよびソース電極１４５ｂの上方に、絶縁層１４６を介して形成されている。ここで、トップメタル電極１００は、例えばソースノードとして機能するソース電極１４５ｂに、ＴＭ−ＳＤコンタクト１４８を介して電気的に接続されている。ＴＭ−ＳＤコンタクト１４８は、絶縁層１４６が形成された後、絶縁層１４６の所定位置にソース電極１４５ｂを底面とするホールが形成され、ホールの底面に配置されるソース電極１４５ｂと電気的に接続されるようにトップメタル電極１００が形成されたものである。
【００５１】  なお、トップメタル電極１００は、半導体層１４４に形成された一対のドレイン電極１４５ａおよびソース電極１４５ｂのうち、ドレイン電極１４５ａに接続されてもよいし、ソース電極１４５ｂに接続されてもよい。また、トップメタル電極１００は、半導体層１４４に形成された一対のドレイン電極１４５ａおよびソース電極１４５ｂのうち、第２の画素電極１４０ｂが接続された側のドレイン電極１４５ａおよびソース電極１４５ｂに接続されてもよいし、第２の画素電極１４０ｂが接続されていない側のドレイン電極１４５ａおよびソース電極１４５ｂに接続されてもよい。
【００５２】  なお、第２の画素回路１３０ｂについても、第１の画素回路１３０ａと同様の構成である。したがって、詳細な説明は省略する。
【００５３】  さらに、ソース電極１４５ｂは、ＴＭ−ＳＤコンタクト１４８、トップメタル電極１００およびＡＭ−ＴＭコンタクト４８ａを介して第２の画素電極１４０ｂに接続されている。ＡＭ−ＴＭコンタクト４８ａは、平坦化膜１４７が形成された後、平坦化膜１４７の所定位置にトップメタル電極１００を底面とするホールが形成され、ホールの底面に配置されるトップメタル電極１００と電気的に接続されるように第２の画素電極１４０ｂが形成されたものである。すなわち、ソース電極１４５ｂは、トップメタル電極１００を介して第２の画素電極１４０ｂに接続されている。
【００５４】  このような構成により、図７に破線矢印で示すように、駆動トランジスタＴｒ２のゲートに電圧が印加されることにより、第１の画素回路１３０ａのドレイン電極１４５ａ、半導体層１４４に形成されたチャネル領域、ソース電極１４５ｂ、トップメタル電極１００、第２の画素電極１４０ｂの順に電流が流れる経路を構成することが可能となる。これにより、第２の画素電極１４０ｂの上に、画素電極１４０ｂと上部電極１６５（図８参照）とで挟まれて配置された発光素子１６０（図８参照）に電流が流れ、発光素子１６０が発光する。
【００５５】  また、図６および図７に示すように、第１の画素電極１４０ａと第２の画素電極１４０ｂとは電気的に接続されていない。また、図７に示すように、第１の画素電極１４０ａと第２の画素電極１４０ｂとの間には、バンク１４９が設けられている。
【００５６】  また、図７に示すように、第１の画素電極１４０ａと第２の画素電極１４０ｂとの間には、照射可能領域１５０が設けられている。トップメタル電極１００の一部は、上方から見たときに第１の画素電極１４０ａと第２の画素電極１４０ｂとの間に配置される。したがって、この部分を照射可能領域１５０とすることで、例えば裏面からレーザ光を照射することにより、第１の画素電極１４０ａおよび第２の画素電極１４０ｂにダメージを与えることなく、トップメタル電極１００およびソース電極１４５ｂを切断して、第１の画素回路１３０ａの短絡不良を解消することができる。
【００５７】  以下、実施の形態に係る画素回路の効果について説明する。図８は、実施の形態に係る画素回路の効果について説明するための画素回路の断面概念図である。なお、図８では、エッチングストッパ型のトランジスタ構造について示しているが、本実施の形態にかかるトランジスタは、図７に示すようなバックチャネルエッチング型のトランジスタであってもよいし、図８に示すようなエッチングストッパ型のトランジスタであってもよい。図８に示す実線の楕円で囲む領域は、第１の画素回路２３０ａの駆動トランジスタＴｒ２、破線の楕円で囲む領域は第２の画素回路２３０ｂの駆動トランジスタＴｒ２を示している。
【００５８】  図８に示すように、駆動トランジスタＴｒ２において、トップメタル電極２００は、半導体層２４４のチャネル領域の上方を覆うように形成されている。トップメタル電極２００によって第２の画素電極２４０ｂから半導体層２４４への電界の影響を遮蔽することにより、第１の画素回路２３０ａに電気的に接続された第２の画素電極２４０ｂにかかる電圧が、第２の画素回路２３０ｂに設けられた駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに影響を及ぼすのを抑制することができる。すなわち、トップメタル電極２００は、第２の画素電極２４０ｂに対して、シールドとなり、第２の画素電極２４０ｂにかかる電圧が、第２の画素回路２３０ｂに設けられた駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに影響を及ぼすのを抑制する。これにより、駆動トランジスタＴｒ２の閾値電圧Ｖｔｈが、駆動トランジスタＴｒ２の上方の画素電極の電圧によって変動することなく、第２の単位画素２０ｂの表示品質が劣化するのを抑制することができる。
【００５９】  なお、前述した図６および図７では、トップメタル電極１００は、半導体層１４４の全ての領域の上方を覆うように形成されているが、トップメタル電極１００は、少なくとも半導体層１４４のチャネル領域の上方を覆うように形成されていればよい。
【００６０】  トップメタル電極１００が、半導体層１４４の全ての領域の上方を覆うように形成されることで、第１の画素回路１３０ａに電気的に接続された第２の画素電極１４０ｂにかかる電圧が、第２の画素回路１３０ｂに設けられた駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに影響を及ぼすのをより抑制することができる。また、トップメタル電極１００が、少なくとも半導体層１４４のチャネル領域の上方を覆うように形成されることで、トップメタル電極１００とソース−ドレイン電極１４５ａおよび１４５ｂとが半導体層１４４へのシールドとなり、第１の画素回路１３０ａに電気的に接続された第２の画素電極１４０ｂにかかる電圧が、第２の画素回路１３０ｂに設けられた駆動トランジスタＴｒ２の閾値電圧Ｖｔｈに影響を及ぼすのを抑制することができる。
【００６１】  また、トップメタル電極１００は不透明であることが望ましい。これにより、外光もしくは発光素子ＥＬによる発光が、半導体層１４４に到達しないようにする光遮蔽として機能する。その結果、半導体層１４４が光によって特性が変動することを抑制することが可能となり、画素の発光は、映像信号に応じたデータ電位に、より忠実に対応させることが可能となる。すなわち表示品位が向上する。
【００６２】  以上のように、本開示の一態様に係る有機ＥＬディスプレイ装置（画像表示装置）の駆動方法は、基板上に形成されたゲート電極と前記ゲート電極上に絶縁層をはさんで形成された半導体層と前記半導体層上に形成された一対のソース−ドレイン電極とで構成され画素に配置された発光素子を駆動する前記駆動トランジスタを有する、第１の画素回路と、前記第１の画素回路に隣接する第２の画素回路と、前記第２の画素回路の上方に形成され、前記第１の画素回路の前記駆動トランジスタの前記一対のソース−ドレイン電極のいずれかと電気的に接続された画素電極と、前記一対のソース−ドレイン電極のいずれかに電気的に接続され、前記画素電極の下方に設けられ、前記半導体層の少なくともチャネル領域の全ての領域を上方から覆うように形成されたトップメタル電極とを備える。
【００６３】  この構成によれば、トップメタル電極は、第２の画素電極に対してシールドとなり、第２の画素電極にかかる電圧が、第２の画素回路に設けられた駆動トランジスタの閾値電圧に影響を及ぼすのを抑制する。これにより、駆動トランジスタの閾値電圧が変動することなく、第２の単位画素の表示品質が劣化するのを抑制することができる。
【００６４】  また、前記一対のソース−ドレイン電極のうちのいずれかは、前記トップメタル電極を介して前記画素電極と接続され、前記画素電極と接続された前記一対のソース−ドレイン電極のうちのいずれかは、上方から見たときに、隣接する２つの前記画素電極の間に、レーザ光を照射するための照射可能領域を有するとしてもよい。
【００６５】  この構成によれば、照射可能領域に、レーザ光を照射することにより、第１の画素電極および第２の画素電極にダメージを与えることなく、ソース−ドレイン電極を切断して、第１の画素回路の短絡不良を解消することができる。
【００６６】  また、前記トップメタル電極は、前記一対のソース−ドレイン電極のうちソース電極として機能する電極に接続されているとしてもよい。
【００６７】  この構成によれば、駆動トランジスタからトップメタル電極を介して第１の画素電極へと、スムーズに電流を流すことができる。
【００６８】  また、前記トップメタル電極は、前記半導体層の全ての領域を上方から覆うように形成されているとしてもよい。
【００６９】  この構成によれば、第１の画素回路に電気的に接続された第２の画素電極にかかる電圧が、第２の画素回路に設けられた駆動トランジスタの閾値電圧Ｖｔｈに影響を及ぼすのをより抑制することができる。
【００７０】  また、前記トップメタル電極は、不透明であるとしてもよい。
【００７１】  この構成によれば、外光もしくは発光素子ＥＬによる発光が、半導体層１４４に到達しないようにする光遮蔽として機能するので、半導体層１４４が光によって特性が変動することを抑制することが可能となり、画素の発光は、映像信号に応じたデータ電位に、より忠実に対応させることが可能となる。したがって、画像表示装置の表示品位を向上することができる。
【００７２】  （他の実施の形態）  以上のように、本出願において開示する技術の例示として、実施の形態を説明した、しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【００７３】  そこで、以下、他の実施の形態をまとめて説明する。
【００７４】  例えば、本開示に係る画像表示装置における画素回路１３０は、上記した画素回路１３０に限らず、他の構成を有する画素回路１３０であってもよい。また、画素回路１３０の動作は、上記した動作に限らず、他の動作であってもよい。また、画素回路１３０における各トランジスタは、Ｐチャネル型のトランジスタであってもよいし、Ｎチャネル型のトランジスタであってもよいし、さらにその組合せであってもよい。
【００７５】  また、駆動トランジスタＴｒ２におけるトップメタル電極１００は、半導体層１４４の少なくともチャネル領域の全ての領域を上方から覆うように形成されていればよく、半導体層１４４の全ての領域を上方から覆うように形成されていてもよい。
【００７６】  また、トップメタル電極１００は、半導体層１４４に形成された一対のソース−ドレイン電極１４５ａおよび１４５ｂのうち、ソース電極として機能する電極に接続されてもよいし、ドレイン電極として機能する電極に接続されてもよい。また、トップメタル電極１００は、半導体層１４４に形成された一対のソース−ドレイン電極１４５ａおよび１４５ｂのうち、第２の画素電極１４０ｂが接続された側のソース−ドレイン電極１４５ａおよび１４５ｂに接続されてもよいし、第２の画素電極１４０ｂが接続されていない側のソース−ドレイン電極１４５ａおよび１４５ｂに接続されてもよい。
【００７７】  以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
【００７８】  したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【００７９】  また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【００８０】  本開示は、ＥＬ画像表示装置（ＥＬ表示パネル）に利用できる。具体的には、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的には、Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などに利用することができる。
【符号の説明】
【００８１】  １０  画素  ２０、１２０  単位画素  ２０ａ  第１の単位画素  ２０ｂ  第２の単位画素  ２４  ＤＡＴＡ線  ２６  ＳＣＡＮ線  ３０  画素回路  ３０ａ、１３０ａ、２３０ａ  第１の画素回路  ３０ｂ、１３０ｂ、２３０ｂ  第２の画素回路  ４０  画素電極  ４０ａ、１４０ａ、２４０ａ  第１の画素電極（画素電極）  ４０ｂ、１４０ｂ、２４０ｂ  第２の画素電極（画素電極）  ４２、１４２、２４２  ゲート電極  ４３、１４３  ゲート絶縁膜  ４４、１４４、２４４  半導体層  ４５ａ、４５ｂ  ソース−ドレイン電極  ４６、１４６、２４６  層間絶縁膜  ４７、１４７、２４７  層間絶縁膜  ４８  ＡＭ−ＳＤコンタクト  ４８ａ  ＡＭ−ＴＭコンタクト  ５０、１５０  照射可能領域  １００、２００  遮蔽電極（トップメタル電極）  １４５ａ、２４５ａ  ドレイン電極（ソース−ドレイン電極）  １４５ｂ、２４５ｂ  ソース電極（ソース−ドレイン電極）  １４８  ＴＭ−ＳＤコンタクト  １４９  バンク  １６０  発光素子  １６５  上部電極  Ｃｓ  画素容量  Ｔｒ１  スイッチングトランジスタ  Ｔｒ２  駆動トランジスタ  ＶＤＤ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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