(57)【要約】  ｐ型アノード層（２）が活性領域においてｎ−型ドリフト層（１）の表面に形成されている。ｎ型バッファ層（７）がｎ−型ドリフト層（１）の裏面に形成されている。ｎ型カソード層（８）及びｐ型カソード層（９）がｎ型バッファ層（７）の裏面に互いに横並びに形成されている。ｎ型層（１０）が活性領域と終端領域の境界領域においてｎ型バッファ層（７）の裏面にｎ型カソード層（８）及びｐ型カソード層（９）と横並びに形成されている。活性領域の端部を起点にしてｎ型層（１０）が活性領域側に張り出した距離がＷＧＲ１であり、１０μｍ≦ＷＧＲ１≦５００μｍを満たす。
2016129041.tif 000002
【特許請求の範囲】
【請求項１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層とを備え、
前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする半導体装置。
【請求項２】
前記活性領域の端部を起点にして前記ｎ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型層は、前記ｎ型カソード層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎ型層は、前記ｎ型バッファ層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ｎ型層の前記活性領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ｎ型層の前記終端領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ｎ型層の前記活性領域側の端部に前記ｎ型カソード層が隣接していることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ｎ型バッファ層の裏面に形成され、前記ｎ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接し、前記ｐ型カソード層より濃度が低いｐ型層を更に備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項９】
前記ｎ型層及び前記ｎ型カソード層は前記ｐ型カソード層よりも深さが深く、ピーク濃度が２倍以上高く、
前記ｎ型層及び前記ｎ型カソード層中に前記ｐ型カソード層の不純物が含まれることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記ｎ型層が平面視においてドット状に配置されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成され、前記ｐ型カソード層より濃度が低いｐ型層とを備え、
前記活性領域の端部を起点にして前記ｐ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
前記活性領域の端部を起点にして前記ｐ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする半導体装置。
【請求項１２】
前記ｐ型カソード層が前記ｐ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ｐ型層が平面視においてドット状に配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧パワーモジュール（≧６００Ｖ）に用いられる半導体装置に関する。
【背景技術】
【０００２】
従来のダイオードでは、薄ウェハ化プロセスの適用及びカソードプロファイルの最適化を行うことで順方向電圧降下ＶＦを低減してきた（例えば、非特許文献１参照）。ダイオードもＩＧＢＴ（Insulated Gate Bipolar Transistor）と同様に、低ＶＦ化にはウェハの薄板化が有効であるが、リカバリー時のｓｎａｐ−ｏｆｆに対する余裕度を削ることになり、素子破壊のリスクが高くなってしまう。【０００３】
高耐圧クラス向けのダイオードでは、終端領域の裏面側に形成されたｐ層によりオン状態での終端領域のキャリア濃度を下げ、リカバリー時の境界領域へのキャリア集中を抑制することでリカバリーＳＯＡ（Safe Operating Area）の向上を図ってきた（例えば、非特許文献２参照）。【０００４】
また、活性領域の裏面側に交互に繰り返し形成されたｐ型層とｎ型層により主接合に加えてカソード側の電界強度も高まってｓｎａｐ−ｏｆｆ現象が抑えられ、それによるｎ−型ドリフト層の薄板化の恩恵でトータルロスが低減できることを６００〜１７００Ｖの低〜中耐圧クラスにおいても実証してきた（例えば、非特許文献３参照）。【０００５】
一方で、耐圧を確保しながらトータルロスを低減するために、基板濃度を上げてｎ−型ドリフト層の厚みを薄く設計すると、静耐圧測定時、定格電圧を大幅に超えた降伏開始点近傍でアバランシェと同時に破壊に至る。このため、アバランシェ時の動作保証が必要な用途においては、ウェハ厚みの薄板化に限界があった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, “A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode,” Proc. ISPSD’09, pp. 140-143, Barcelona, Spain (2009)
【非特許文献２】K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, “Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode,” Proc. ISPSD’10, pp. 133-136, Hiroshima, Japan (2010)
【非特許文献３】F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, ”Great Impact of RFC Technology on Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness,” Proc. ISPSD’12, pp. 373-376, Bruges, Belgium (2012)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
静耐圧を保ちつつトータル損失を低減するためには、ウェハを薄く、比抵抗を高く設計する必要がある。しかし、そのように設計されたｐｉｎダイオードでは、リカバリー時に主接合に加えてカソード側のｎ−型層とｎ＋型層の接合部でも電界が高まり、リカバリー動作終盤にドリフト層内部に取り残されたキャリアが急激に掃き出されることによりテール電流の急激な遮断（ｓｎａｐ−ｏｆｆ）が発生する。それをトリガーとして、回路中の寄生インダクタンスＬｓの逆起電力によるサージ電圧、回路中のＬ、Ｃによる発振現象が生じるという問題があった。【０００８】
従来のｐｉｎダイオードでは、終端の裏面構造が全面ｎ＋型層であるため、オン状態から終端領域のキャリア濃度が高い。従って、ターンオフ動作時に正孔が活性領域と終端領域の境界のコンタクト端に集中し、温度が局所的に高くなる（≧８００Ｋ）ことで破壊に至るという問題があった。【０００９】
また、内部に寄生ｐｎｐバイポーラトランジスタ構造が存在するデバイスでは、同寄生構造がないデバイスに比べてオフ動作時及びターンオフ動作時のアバランシェ耐量が低下するという問題があった。【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的はターンオフ動作終焉でのｓｎａｐ−ｏｆｆ現象やそれをトリガーとする発振現象を抑制し、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる半導体装置を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、活性領域の外側に終端領域が配置された半導体装置であって、互いに対向する表面と裏面を持つｎ型ドリフト層と、前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層とを備え、前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする。
【発明の効果】
【００１２】
本発明では、活性領域と終端領域の境界領域においてｎ型バッファ層の裏面にｎ型層が形成され、ｎ型層が活性領域側に張り出した距離ＷＧＲ１が１０μｍ≦ＷＧＲ１≦５００μｍを満たす。これにより、ターンオフ動作終焉でのｓｎａｐ−ｏｆｆ現象やそれをトリガーとする発振現象を抑制し、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置を示す下面図である。
【図３】本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。
【図４】本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。
【図５】アバランシェ破壊された従来構造のサンプルを示す図である。
【図６】逆バイアス印加時の内部状態を模擬した結果を示す図である。
【図７】リカバリー特性を模擬した図である。
【図８】従来構造の正孔密度と電界強度を示す図である。
【図９】本実施の形態の正孔密度と電界強度を示す図である。
【図１０】１２００Ｖ試作ロットについて室温耐圧特性を実測した結果を示す図である。
【図１１】ｓｎａｐ−ｏｆｆ特性を示す図である。
【図１２】２次降伏開始電流及び最大可制御電流のＷＧＲ１，ＷＧＲ２依存性を示す図である。
【図１３】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置を示す下面図である。
【図１５】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１６】本発明の実施の形態３に係る半導体装置を示す下面図である。
【図１７】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図１８】本発明の実施の形態４に係る半導体装置を示す下面図である。
【図１９】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図２０】本発明の実施の形態６に係る半導体装置を示す断面図である。
【図２１】本発明の実施の形態７に係る半導体装置を示す断面図である。
【図２２】本発明の実施の形態８に係る半導体装置を示す断面図である。
【図２３】本発明の実施の形態９に係る半導体装置を示す断面図である。
【図２４】本発明の実施の形態１０に係る半導体装置を示す断面図である。
【図２５】本発明の実施の形態１１に係る半導体装置を示す断面図である。
【図２６】本発明の実施の形態１２に係る半導体装置を示す断面図である。
【図２７】本発明の実施の形態１３に係る半導体装置を示す断面図である。
【図２８】本発明の実施の形態１４に係る半導体装置を示す断面図である。
【図２９】本発明の実施の形態１５に係る半導体装置を示す断面図である。
【図３０】本発明の実施の形態１６に係る半導体装置を示す断面図である。
【図３１】本発明の実施の形態１６に係る半導体装置を示す下面図である。
【図３２】本発明の実施の形態１６に係る半導体装置の変形例を示す下面図である。
【発明を実施するための形態】
【００１４】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１５】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。活性領域の外側に終端領域が配置されている。ｎ−型ドリフト層１は互いに対向する表面と裏面を持つ。
【００１６】
ｐ型アノード層２が活性領域においてｎ−型ドリフト層１の表面に形成されている。ｐ型アノード層２の端部が活性領域の端部に一致する。典型的なｐ型ガードリング層３とチャネルストッパ層４が終端領域においてｎ−型ドリフト層１の表面に形成されている。アノード電極５が層間膜６の開口を介してｐ型アノード層２にオーミック接触している。
【００１７】
ｎ型バッファ層７がｎ−型ドリフト層１の裏面に形成されている。ｎ型カソード層８及びｐ型カソード層９がｎ型バッファ層７の裏面に互いに横並びに形成されている。ｎ型層１０が活性領域と終端領域の境界領域においてｎ型バッファ層７の裏面にｎ型カソード層８及びｐ型カソード層９と横並びに形成されている。ｎ型層１０は、ｎ型カソード層８と同じ不純物濃度を有する。カソード電極１１はｎ型カソード層８、ｐ型カソード層９及びｎ型層１０にオーミック接触している。
【００１８】
活性領域の端部を起点にしてｎ型層１０が活性領域側に張り出した距離がＷＧＲ１であり、活性領域の端部を起点にしてｎ型層１０が終端領域側に張り出した距離がＷＧＲ２であり、１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たす。
【００１９】
ここで、逆バイアス印加時に、ｐ型アノード層２の端部の衝突電離によって生成された電子正孔対のうち、電子が高電界中を通ってカソード電極１１に向かう。この時の電子の抜け道をｎ型層１０により確保することにより、寄生ｐｎｐトランジスタ動作を抑えることができる。この効果を得るためにはＷＧＲ１，ＷＧＲ２をそれぞれ数１０μｍ程度に設計することが好ましい。なお、空乏層の広がり形状を考慮すると、ＷＧＲ２をＷＧＲ１よりも大きく設計する必要がある。
【００２０】
図２は、本発明の実施の形態１に係る半導体装置を示す下面図である。チップ長辺に対して垂直に格子状にｐ型カソード層９とｎ型カソード層８のパターンを配置する。図３，４は、本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。図３ではチップ長辺に対して平行に格子状にｐ型カソード層９とｎ型カソード層８のパターンを配置する。図４ではｐ型カソード層９とｎ型カソード層８のパターンをリング状に配置する。
【００２１】
続いて、境界領域と終端領域にｐ型カソード層９が形成された従来構造と、ｎ型層１０が形成された本実施の形態とを比較する。両者とも終端領域の表面にＦＬＲ（Field Limiting Ring）構造が形成され、活性領域の裏面にｐ層とｎ層の繰り返し構造が形成されたダイオードである。
【００２２】
図５は、アバランシェ破壊された従来構造のサンプルを示す図である。アバランシェ破壊したサンプルでは何れもチップコーナー部アノード端部にＳｉ隆起が見られ、層間膜直下付近のＳｉ内に溶融痕が見つかった。この結果から、破壊メカニズムの最終段階は、過電流による熱破壊と考えられる。
【００２３】
図６は、逆バイアス印加時の内部状態を模擬した結果を示す図である。室温の耐圧特性を模擬した結果、定格電圧を大幅に超えた降伏開始点近傍で負性微分抵抗（NDR: Negative Differential Resistance）領域に入り、耐圧波形が“Ｓ”字を描いた。各電流値でのデバイス内部状態を観察した結果、ＮＤＲ領域では、コンタクト端のデバイス縦方向で電子と正孔が高密度で存在していることが分かり（バイポーラ動作）、アバランシェ破壊がコンタクト端の縦方向寄生ｐｎｐトランジスタ構造の２次降伏である可能性が示された。一方、本実施の形態ではアバランシェ破壊が改善された。これらの結果から、従来構造のアバランシェ破壊の原理は、バイポーラトランジスタの２次降伏の原理「高電界による衝突電離によって発生したキャリアがベース電流として働き、オン動作を継続する動作」と基本的に同様であるといえる。
【００２４】
図７はリカバリー特性を模擬した図である。図８は従来構造の正孔密度と電界強度を示す図であり、図９は本実施の形態の正孔密度と電界強度を示す図である。本実施の形態では従来構造に比べてサージ電圧が高い結果が得られた。サージ電圧が高まる原因を調査するためリカバリー各タイミングでの内部解析を行ったところ、従来構造では終端領域の裏面のｐ型カソード層直上で緩やかに空乏層がカソード側に伸長しているのに対し、本実施の形態では終端領域の裏面のｎ型層直上で急激に空乏層がカソード側に伸長していることが分かった。
【００２５】
また、従来構造のＵＩＳ試験を模擬したところ、電圧ピーク付近でデバイス破壊を模擬できた。各タイミングでの内部解析の結果、デバイス破壊時の内部状態が上記の逆バイアス印加時の内部状態模擬とよく似ていた。従って、活性領域と終端領域の境界領域の裏面にｎ型層を形成することで改善できることが分かった。
【００２６】
図１０は１２００Ｖ試作ロットについて室温耐圧特性を実測した結果を示す図である。終端領域の裏面にｐ型カソード層が形成された従来構造の場合、１５００Ｖ付近で降伏開始と同時に破壊された。一方、活性領域の端部の裏面にｎ型層が形成された本実施の形態の場合、狙い通りアバランシェ耐量を向上させることができた。
【００２７】
図１１はｓｎａｐ−ｏｆｆ特性を示す図である。本実施の形態のｓｎａｐ−ｏｆｆ特性評価時の電圧波形ピーク値Ｖｓｎａｐ−ｏｆｆは、Ｖｃｃ＝８５０Ｖで比較すると従来構造よりも約１００Ｖ高いが、ｐｉｎダイオードよりも３００Ｖ以上低い。従って、ＲＦＣ効果が維持できていることが分かった。
【００２８】
図１２は、２次降伏開始電流及び最大可制御電流のＷＧＲ１，ＷＧＲ２依存性を示す図である。ＷＧＲ１，ＷＧＲ２が０に近づくほど２次降伏開始電流が小さくなるが最大可制御電流は大きくなる。一方、ＷＧＲ１，ＷＧＲ２が大きくなるほど最大可制御電流は小さくなるが２次降伏開始電流が大きくなる。そこで、１０μｍ≦ＷＧＲ１≦５００μｍを満たし、１０μｍ≦ＷＧＲ２≦５００μｍを満たす必要がある。
【００２９】
以上説明したように、本実施の形態では、活性領域と終端領域の境界領域の裏面にｎ型層１０を形成することにより、寄生ｐｎｐトランジスタ動作が抑えられるため、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる。ただし、活性領域の端部では拡散層の曲率のため電界集中が起こり易く、リカバリー動作時の電圧・電流波形振動のトリガーであるデバイス内部のキャリアの急激な枯渇が先に起こりやすい。このため、ｐ型カソード層９を活性領域の端部から離すほど、リカバリー動作時の電圧・電流波形振動が起こりやすい。そこで、本実施の形態では、ｎ型層１０が活性領域側と終端領域側に張り出した距離ＷＧＲ１，ＷＧＲ２が１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすように設定する。これにより、ターンオフ動作終焉でのｓｎａｐ−ｏｆｆ現象やそれをトリガーとする発振現象を抑制することもできる。
【００３０】
実施の形態２．
図１３は、本発明の実施の形態２に係る半導体装置を示す断面図である。図１４は、本発明の実施の形態２に係る半導体装置を示す下面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
【００３１】
実施の形態３．
図１５は、本発明の実施の形態３に係る半導体装置を示す断面図である。図１６は、本発明の実施の形態３に係る半導体装置を示す下面図である。本実施の形態では終端領域にｐ型カソード層９が形成されていない。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
【００３２】
実施の形態４．
図１７は、本発明の実施の形態４に係る半導体装置を示す断面図である。図１８は、本発明の実施の形態４に係る半導体装置を示す下面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有し、終端領域にｐ型カソード層９が形成されていない。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
【００３３】
実施の形態５．
図１９は、本発明の実施の形態５に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の活性領域側の端部に幅Ｗｐ１を持ったｐ型カソード層９が隣接している。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
【００３４】
ここで、逆バイアス印加時にｐ型アノード層２の端部の衝突電離によって生成された電子正孔対のうち、電子が高電界中をカソードに向かう。ｐ型カソード層９直上のｎ型バッファ層７を迂回して活性領域内のｎ型層１０に向かう電子電流による電圧降下がｐ型カソード層９とｎ型バッファ層７間の内蔵電位Ｖｉｎを超えることによって寄生ｐｎｐトランジスタ動作が誘発される。ｎ型バッファ層７の抵抗率をρｂｕｆｆｅｒ、電子電流をＩｅとすると内蔵電位ＶｉｎはＶｉｎ＝∫ρｂｕｆｆｅｒ・Ｉｅ・ｘｄｘで与えられる。例えばＩｅが２００Ａ／ｃｍ２、ｐ型カソード層９のアクセプタ密度ＮＡが１Ｅ１７／ｃｍ３、ｎ型バッファ層７のドナー密度ＮＤが３Ｅ１６／ｃｍ３、ｎ型バッファ層７のピーク濃度Ｎｂｕｆｆｅｒが３Ｅ１６／ｃｍ２、ｎ型バッファ層７の厚みが１．５μｍ、温度が３００Ｋの場合、内蔵電位約０．７９Ｖを超えるためのＷｐ１は約５８．５μｍと導出される。これにより、寄生ｐｎｐトランジスタ動作を抑えることができる。この効果を得るためには幅Ｗｐ１を数１０μｍ程度に設計することが好ましい。
【００３５】
実施の形態６．
図２０は、本発明の実施の形態６に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の終端領域側の端部に幅Ｗｐ２を持ったｐ型カソード層９が隣接している。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。実施の形態５と同様に幅Ｗｐ２を数１０μｍ程度に設計することが好ましい。
【００３６】
実施の形態７．
図２１は、本発明の実施の形態７に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態５と同様であり、実施の形態５と同様の効果を得ることができる。
【００３７】
実施の形態８．
図２２は、本発明の実施の形態８に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態６と同様であり、実施の形態６と同様の効果を得ることができる。
【００３８】
実施の形態９．
図２３は、本発明の実施の形態９に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の活性領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態８と同様であり、実施の形態８と同様の効果を得ることができる。
【００３９】
実施の形態１０．
図２４は、本発明の実施の形態１０に係る半導体装置を示す断面図である。本実施の形態ではｐ型カソード層９より濃度が低いｐ−型層１２ａ，１２ｂがｎ型バッファ層７の裏面に形成され、それぞれｎ型層１０の活性領域側と終端領域側に隣接している。その他の構成は実施の形態８と同様であり、実施の形態８と同様の効果を得ることができる。実施の形態５と同様にｐ−型層１２ａ，１２ｂの幅Ｗｐ１，Ｗｐ２を数１０μｍ程度に設計することが好ましい。
【００４０】
実施の形態１１．
図２５は、本発明の実施の形態１１に係る半導体装置を示す断面図である。本実施の形態では、実施の形態１のｎ型層１０の代わりに、ｐ型カソード層９より濃度が低いｐ−型層１３が活性領域と終端領域の境界領域においてｎ型バッファ層７の裏面にｎ型カソード層８及びｐ型カソード層９と横並びに形成されている。活性領域の端部を起点にしてｐ−型層１３が活性領域側に張り出した距離がＷＧＲ１であり、活性領域の端部を起点にしてｐ−型層１３が終端領域側に張り出した距離がＷＧＲ２であり、１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たす。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
【００４１】
実施の形態１２．
図２６は、本発明の実施の形態１２に係る半導体装置を示す断面図である。幅Ｗｐ１，Ｗｐ２を持ったｐ型カソード層９がそれぞれｐ−型層１３の活性領域側と終端領域側に隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。実施の形態５と同様に幅Ｗｐ１，Ｗｐ２を数１０μｍ程度に設計することが好ましい。
【００４２】
実施の形態１３．
図２７は、本発明の実施の形態１３に係る半導体装置を示す断面図である。本実施の形態ではｐ−型層１３の活性領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。
【００４３】
実施の形態１４．
図２８は、本発明の実施の形態１４に係る半導体装置を示す断面図である。本実施の形態ではｐ−型層１３の終端領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。
【００４４】
実施の形態１５．
図２９は、本発明の実施の形態１５に係る半導体装置を示す断面図である。ｎ型層１０及びｎ型カソード層８はｐ型カソード層９よりも深さが深く、ピーク濃度が２倍以上高い。ｎ型層１０及びｎ型カソード層８中にｐ型カソード層９の不純物が含まれる。この構成であれば、ｐ型カソード層９を全面形成した後、ｎ型層１０及びｎ型カソード層８を部分的に打ち消して形成することができる。従って、プロセスフローが簡略化でき、パターンずれによる電気特性の影響の懸念をなくすことができる。
【００４５】
実施の形態１６．
図３０は、本発明の実施の形態１６に係る半導体装置を示す断面図である。図３１は、本発明の実施の形態１６に係る半導体装置を示す下面図である。実施の形態１〜１０のｎ型層１０が平面視において複数のリング状に配置されている。図３２は、本発明の実施の形態１６に係る半導体装置の変形例を示す下面図である。実施の形態１〜１０のｎ型層１０が平面視においてドット状に配置されている。また、実施の形態１１〜１５のｐ−型層１３が平面視において複数のリング状又はドット状に配置されていてもよい。この場合でも実施の形態１〜１５と同様の効果を得ることができる。
【００４６】
なお、上記の実施の形態に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【００４７】
また、上記の実施の形態では１２００Ｖ、１７００Ｖの低・中耐圧クラスのダイオードを例にとって説明したが、耐圧クラスに関係なく、またＩＧＢＴやＲＣ−ＩＧＢＴなど、内部に寄生バイポーラトランジスタ構造をもつ半導体装置であれば上記の効果を奏する。また、終端構造がＦＬＲの場合について説明したが、これに限らずＶＬＤ（Variable Lateral Doping）構造、ＲＥＳＵＲＦ（Reduced Surface Field）構造でも上記と同様の効果を奏する。
【符号の説明】
【００４８】
１  ｎ−型ドリフト層、２  ｐ型アノード層、７  ｎ型バッファ層、８  ｎ型カソード層、９  ｐ型カソード層、１０  ｎ型層、１２ａ，１２ｂ，１３  ｐ−型層
【図１】
2016129041.tif 000003
【図２】
2016129041.tif 000004
【図３】
2016129041.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2016129041.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【手続補正書】
【提出日】平成27年5月27日(2015.5.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層と、
前記活性領域に形成された前記ｎ型カソード層及び前記ｐ型カソード層にオーミック接触したカソード電極とを備え、
前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする半導体装置。
【請求項２】
前記活性領域の端部を起点にして前記ｎ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型層は、前記ｎ型カソード層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎ型層は、前記ｎ型バッファ層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ｎ型層の前記活性領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ｎ型層の前記終端領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ｎ型層の前記活性領域側の端部に前記ｎ型カソード層が隣接していることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ｎ型バッファ層の裏面に形成され、前記ｎ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接し、前記ｐ型カソード層より濃度が低いｐ型層を更に備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項９】
前記ｎ型層及び前記ｎ型カソード層は前記ｐ型カソード層よりも深さが深く、ピーク濃度が２倍以上高く、
前記ｎ型層及び前記ｎ型カソード層中に前記ｐ型カソード層の不純物が含まれることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記ｎ型層が平面視においてドット状に配置されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成され、前記ｐ型カソード層より濃度が低いｐ型層とを備え、
前記活性領域の端部を起点にして前記ｐ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
前記活性領域の端部を起点にして前記ｐ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする半導体装置。
【請求項１２】
前記ｐ型カソード層が前記ｐ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ｐ型層が平面視においてドット状に配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【手続補正書】
【提出日】平成29年2月23日(2017.2.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層と、
前記活性領域に形成された前記ｎ型カソード層及び前記ｐ型カソード層にオーミック接触したカソード電極とを備え、
前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする半導体装置。
【請求項２】
前記活性領域の端部を起点にして前記ｎ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎ型層は、前記ｎ型カソード層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｎ型層は、前記ｎ型バッファ層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記ｎ型層の前記活性領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ｎ型層の前記終端領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記ｎ型層の前記活性領域側の端部に前記ｎ型カソード層が隣接していることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ｎ型バッファ層の裏面に形成され、前記ｎ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接し、前記ｐ型カソード層より濃度が低いｐ型層を更に備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項９】
前記ｎ型層及び前記ｎ型カソード層は前記ｐ型カソード層よりも深さが深く、ピーク濃度が２倍以上高く、
前記ｎ型層及び前記ｎ型カソード層中に前記ｐ型カソード層の不純物が含まれることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記ｎ型層が平面視においてドット状に配置されていることを特徴とする請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
活性領域の外側に終端領域が配置された半導体装置であって、
互いに対向する表面と裏面を持つｎ型ドリフト層と、
前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成され、前記ｐ型カソード層より濃度が低いｐ型層とを備え、
前記活性領域の端部を起点にして前記ｐ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
前記活性領域の端部を起点にして前記ｐ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする半導体装置。
【請求項１２】
前記ｐ型カソード層が前記ｐ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ｐ型層が平面視においてドット状に配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る半導体装置は、活性領域の外側に終端領域が配置された半導体装置であって、互いに対向する表面と裏面を持つｎ型ドリフト層と、前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層と、前記活性領域に形成された前記ｎ型カソード層及び前記ｐ型カソード層にオーミック接触したカソード電極とを備え、前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする。
【国際調査報告】
2016129041.tif 000035
2016129041.tif 000036
2016129041.tif 000037
2016129041.tif 000038