(57)【要約】  色分解光学系と３ケ以上のローリングシャッタＣＭＯＳ撮像素子を有する撮像装置の撮像方法は、（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
2016046959.tif 000002
【特許請求の範囲】
【請求項１】
色分解光学系と３ケ以上のＣＭＯＳ撮像素子を有する撮像装置において、
Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、
出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、
概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる、
撮像方法。
【請求項２】
請求項１において、
（ａ）ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像することと、
（ｂ）ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像することと、
（ｃ）ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像することと、
（ｄ）ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像することと、
のいずれか一つを行う撮像方法。
【請求項３】
色分解光学系と３ケ以上のフォーカルプレーンシャッタであるＣＭＯＳ撮像素子を有する撮像装置であって、
Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号と奇数倍速の垂直同期周期のオフセットしない垂直同期信号とを生成し印加するタイミング回路と、
偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号に同期してＢを出力映像コマ数の整数Ｎ倍の速度で撮像するＣＭＯＳ撮像素子と、
奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＧ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＲを整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
コマ速度度変換手段含む映像信号処理回路と、
を有する撮像装置。
【請求項４】
請求項３において、
（ａ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は２倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は３倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は等速で撮像するようにされること、または、
（ｂ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は２倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は２倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は等速で撮像するようにされること、または、
（ｃ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は３倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は４倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は２倍速で撮像するようにされること、または、
（ｄ）前記タイミング回路は、ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り、前記ＲのＣＭＯＳ撮像素子は４倍速で撮像し、前記Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子は４倍速で撮像し、前記ＢのＣＭＯＳ撮像素子は２倍速で撮像するようにされること、
のいずれか一つの組合せを有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は撮像装置に関し、例えば撮像素子からの映像信号を変換して出力する機能を有する撮像装置に適用可能である。
【背景技術】
【０００２】
一般にカラーＴＶカメラでは、撮影レンズからの撮像光を色分解光学系で赤色成分・緑色成分・青色成分の三色に分解し、各色成分の被写体をそれぞれＣＣＤなどの撮像素子に撮像して得られる電気信号によって、カラーＴＶ映像を作り出している（例えば、特開２０００−２７０３４０号公報）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２７０３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
色分解光学系と撮像素子を３枚用いるテレビジョンカメラは、ズームレンズの製作を容易にするため、軸上色収差の典型値分、赤の撮像素子と青の撮像素子の軸上位置を緑の撮像素子の軸上位置からオフセットさせて色分解光学系に貼り合せてある。
そのため、３枚用ズームレンズを色分解光学系分のダミーガラス付のアダプタを介して、単板カラー撮像素子と組み合わせると、軸上色収差の典型値分、赤の撮像素子と青の撮像素子の軸上位置を緑の撮像素子の軸上位置が異なり、赤と青の変調度が劣化する。
本開示の課題は、ＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪が少なく、ダイナミックレンジが広い撮像技術を提供することにある。
【課題を解決するための手段】
【０００５】
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、色分解光学系と３ケ以上の（ローリングシャッタ）ＣＭＯＳ撮像素子を有する撮像装置の撮像方法は、（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
【発明の効果】
【０００６】
本開示によれば、ＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】第一の実施形態に係るカメラシステムの機能を示すブロック図である。
【図１Ｂ】第二の実施形態に係るカメラシステムの機能を示すブロック図である。
【図２Ａ】第一の実施例に係る撮像装置の動作を示す模式図である。
【図２Ｂ】第二の実施例に係る撮像装置の動作を示す模式図である。
【図２Ｃ】第三の実施例に係る撮像装置の動作を示す模式図である。
【図２Ｄ】第四の実施例に係る撮像装置の動作を示す模式図である。
【図２Ｅ】第一の比較例に係る撮像装置の動作を示す模式図である。
【図２Ｆ】第二の比較例に係る撮像装置の動作を示す模式図である。
【図３Ａ】第一の実施例に係る撮像装置の回路を示すブロック図である。
【図３Ｂ】第二の実施例に係る撮像装置の回路を示すブロック図である。
【図３Ｃ】第三の実施例に係る撮像装置の回路を示すブロック図である。
【図３Ｄ】第四の実施例に係る撮像装置の回路を示すブロック図である。
【図３Ｅ】第一の比較例に係る撮像装置の回路を示すブロック図である。
【図３Ｆ】第二の比較例に係る撮像装置の回路を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、実施形態、実施例、および比較例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【０００９】
第一の実施形態に係るカメラシステムの構成について図１Ａを用いて説明する。第一の実施形態に係るカメラシステム１０はレンズ１と撮像装置２Ａとを備える。撮像装置２Ａは、青（Ｂ）のＣＭＯＳ撮像素子３Ｂと、緑（Ｇ）のＣＭＯＳ撮像素子３Ｇと、赤（Ｒ）のＣＭＯＳ撮像素子３Ｒと、ＣＰＵ６と、タイミング発生回路（ＴＧ）とコマ速度変換とを含む映像信号処理回路７と、３色分解光学系８とを備える。映像信号処理回路７はＦＰＧＡとフレームメモリとで構成される。カメラシステム１０はＲＧＢの３板で撮像と同一の画素数の映像を出力する。
ＣＭＯＳ撮像素子３Ｂは、Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇは、Ｇを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｒは、Ｒを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。映像信号処理回路７のＴＧは、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及Ｇ及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号を生成する。概略同一垂直同期位相のＢ及びＧ及びＲの撮像コマの垂直有効映像を出力映像に用いる。
【００１０】
第二の実施形態に係るカメラシステムの構成について図１Ｂを用いて説明する。第二の実施形態に係るカメラシステム２０はレンズ１と撮像装置２Ｂとを備える。撮像装置２Ｂは、青（Ｂ）のＣＭＯＳ撮像素子３Ｂと、第１の緑（Ｇ１）のＣＭＯＳ撮像素子３Ｇ１と、第２の緑（Ｇ２）のＣＭＯＳ撮像素子３Ｇ１と、赤（Ｒ）のＣＭＯＳ撮像素子３Ｒと、ＣＰＵ６と、ＴＧとコマ速度変換と補間処理を含む映像信号処理回路４と、４色分解光学系５とを備える。映像信号処理回路４はＦＰＧＡとフレームメモリとで構成される。カメラシステム２０はＲＧ１Ｇ２Ｂの４板で撮像の縦横倍の画素数の映像を出力する。
ＣＭＯＳ撮像素子３Ｂは、Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇ１は、Ｇ１を出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｇ２は、Ｇ２を出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。ＣＭＯＳ撮像素子３Ｒは、Ｒを出力映像コマ数の整数Ｎ＋１以上の整数Ｍ倍の速度で撮像する。映像信号処理回路４のＴＧは、出力映像に用いるＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及Ｇ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号を生成する。概略同一垂直同期位相のＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
【００１１】
本実施形態の撮像方法では、色分解光学系と３ケ以上のＣＭＯＳ撮像素子を有する撮像装置において、前記ＣＭＯＳ撮像素子はグローバルシャッタＣＭＯＳ撮像素子だけでなく、フォーカルプレーンシャッタ（ローリングシャッタともいう）ＣＭＯＳ撮像素子でも構わなく、
（ａ）Ｂを出力映像コマ数の整数Ｎ倍の速度で撮像し、Ｇ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像し、Ｒを整数Ｎ＋１以上の整数Ｍ倍で撮像し、
（ｂ）出力映像に用いるＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの中心位相が概略同一垂直同期位相になるように、Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットし、
（ｃ）概略同一垂直同期位相のＢ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直有効映像を出力映像に用いる。
【００１２】
また、色分解光学系と３ケ以上のフォーカルプレーンシャッタであるＣＭＯＳ撮像素子を有する撮像装置では、
（ａ）Ｂ及びＧ及びＲ、又はＢ及びＧ１及びＧ２及びＲの撮像コマの垂直同期位相を偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号と奇数倍速の垂直同期周期のオフセットしない垂直同期信号とを生成し印加する手段（ＴＧ）と、
（ｂ）偶数倍速の垂直同期周期の概略半分のオフセットした垂直同期信号に同期してＢを出力映像コマ数の整数Ｎ倍の速度で撮像するＣＭＯＳ撮像素子と、
（ｃ）奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＧ又は（Ｇ１及びＧ２）を整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
（ｄ）奇数倍速の垂直同期周期のオフセットしない垂直同期信号に同期してＲを整数Ｎ＋１以上の整数Ｍ倍で撮像するＣＭＯＳ撮像素子と、
（ｅ）コマ速度度変換手段（フレームメモリ）含む映像信号処理回路と、
を有する。
【００１３】
本実施の形態によれば、放送局やプロダクションハウスに広く普及している３枚用ズームレンズと色分解光学系と３枚以上のモノクロのローリングシャッタＣＭＯＳ撮像素子を用いても、フォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
【００１４】
つまり本実施の形態によれば、ローリングシャッタＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。そのため、高価なグローバルシャッタＣＭＯＳ撮像素子だけでなく、安価で低消費電力なローリングシャッタＣＭＯＳ撮像素子を用いてもフォーカルプレーンシャッタ歪を少なく、ダイナミックレンジを広くすることができる。
【実施例１】
【００１５】
第一の実施例（実施例１）に係る撮像装置の構成と動作について図３Ａおよび図２Ａを用いて説明する。第一の実施例に係る撮像装置２Ａ１は第一の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが２倍速、Ｇが３倍速、Ｂが等速で動作する。
図３Ａに示すように、撮像装置２Ａ１はＴＧとコマ速度変換とを含む映像信号処理回路７Ａと、緑（Ｇ）の周辺回路を集積したＣＭＯＳ撮像素子（ＧのＣＭＯＳ撮像素子）３Ｇと、赤（Ｒ）の周辺回路を集積したＣＭＯＳ撮像素子（ＲのＣＭＯＳ撮像素子）３Ｒと、青（Ｂ）の周辺回路を集積したＣＭＯＳ撮像素子（ＢのＣＭＯＳ撮像素子）３Ｂとを備える。映像信号処理回路７ＡはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、三倍速のクロック（×３ＣＬＫ）と三倍速の水平同期信号（×３ＨＤ）と三倍速の垂直同期信号（×３ＶＤ）とを入力し、三倍速の映像信号（×３ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と水平同期信号（ＨＤ）と垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路７Ａは、倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、三倍速の映像信号（×３ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００１６】
図２Ａに示すように、Ｒの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、倍速のＲの撮像垂直周期は４８ｐ、３倍速のＧの撮像垂直周期は７２ｐ、等速のＢの撮像垂直周期２４ｐである。
ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：−1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを等速、Ｒを２倍速、Ｇを３倍速とすると、Ｇ：＋８ｄＢ、Ｒ：＋９ｄＢ、Ｂ：＋１０ｄＢと誤差２ｄＢでダイナミックレンジ最大である。これは、目の解像度は青が最も低く、赤が次に低く、緑が高いことを利用したものである。【００１７】
第一の実施例に係る撮像装置は、第二の実施の形態に係るカメラシステム２０において、Ｒが２倍速、Ｇ１とＧ２が３倍速、Ｂが等速で動作するようにしてもよい。【００１８】
第一の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１およびＧ２またはＧのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像するようにされる。
【実施例２】
【００１９】
第二の実施例（実施例２）に係る撮像装置の構成と動作について図３Ｂおよび図２Ｂを用いて説明する。第二の実施例に係る撮像装置２Ｂ２は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが２倍速、Ｇ１が２倍速、Ｇ２が２倍速、Ｂが等速で動作する。
図３Ｂに示すように、撮像装置２Ｂ２はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｂと、第１の緑（Ｇ１）の周辺回路を集積したＣＭＯＳ撮像素子（Ｇ１のＣＭＯＳ撮像素子）３Ｇ１と、第２の緑（Ｇ２）の周辺回路を集積したＣＭＯＳ撮像素子（Ｇ２のＣＭＯＳ撮像素子）３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣだいいちＯＳ撮像素子（ＢのＣＭＯＳ撮像素子）３Ｂとを備える。映像信号処理回路４ＢはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、倍速のクロック（×２ＣＬＫ）と倍速の水平同期信号（×２ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした倍速の映像信号（×２Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と水平同期信号（ＨＤ）と垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路４Ｂは、倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、倍速の映像信号（×２Ｇ１Ｖｉ）および倍速の映像信号（×２Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００２０】
図２Ｂに示すように、Ｒの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を６０ｐ（１秒間に６０コマ）とすると、倍速のＲの撮像垂直周期は１２０ｐ、倍速のＧ１の撮像垂直周期は１２０ｐ、倍速のＧ２の撮像垂直周期は１２０ｐ、等速のＢの撮像垂直周期６０ｐである。
ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを２倍速、Ｇ１を２倍速、Ｇ２を２倍速とすると、Ｇ：＋１１ｄＢ、Ｒ：＋９ｄＢ、Ｂ：＋１０ｄＢと誤差２ｄＢでダイナミックレンジ最大である。これは、目の解像度は青が最も低いことを利用したものである。【００２１】
第二の実施例に係る撮像装置は、第一の実施の形態に係るカメラシステム１０において、Ｒが２倍速、Ｇが２倍速、Ｂが等速で動作するようにしてもよい。【００２２】
第二の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像し、ＢのＣＭＯＳ撮像素子に等速で中心位相をそろえた垂直同期パルスを生成し送り等速で撮像するようにされる。
【実施例３】
【００２３】
第三の実施例（実施例３）に係る撮像装置の構成と動作について図３Ｃおよび図２Ｃを用いて説明する。第三の実施例に係る撮像装置２Ａ３は第一の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが３倍速、Ｇが４倍速、Ｂが２倍速で動作する。
図３Ｃに示すように、撮像装置２Ａ３はＴＧとコマ速度変換とを含む映像信号処理回路７Ｃと、ＧのＣＭＯＳ撮像素子３Ｇと、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路７ＣはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路７Ｃは、３倍速の映像信号（×３ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、４倍速の映像信号（×４ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００２４】
図２Ｃに示すように、Ｇの撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇに入力し、Ｂの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、３倍速のＲの撮像垂直周期は７２ｐ、４倍速のＧの撮像垂直周期は９６ｐ、２倍速のＢの撮像垂直周期４８ｐである。
ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：−1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを２倍速、Ｒを３倍速、Ｇを４倍速とすると、ダイナミックレンジ最大である。これは、目の解像度は青が最も低く、赤が次に低く、緑が高いことを利用したものである。【００２５】
第三の実施例に係る撮像装置は、第二の実施の形態に係るカメラシステム２０において、Ｒが３倍速、Ｇが４倍速、Ｂが２倍速で動作するようにしてもよい。【００２６】
第三の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に３倍速で中心位相をそろえた垂直同期パルスを生成し送り３倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像するようにされる。
【実施例４】
【００２７】
第四の実施例（実施例４）に係る撮像装置の構成と動作について図３Ｄおよび図２Ｄを用いて説明する。第四の実施例に係る撮像装置２Ｂ４は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが４倍速、Ｇ１が４倍速、Ｇ２が４倍速、Ｂが２倍速で動作する。
図３Ｄに示すように、撮像装置２Ｂ４はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｄと、Ｇ１のＣＭＯＳ撮像素子３Ｇ１と、Ｇ２のＣＭＯＳ撮像素子３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路４ＤはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、４倍速のクロック（×４ＣＬＫ）と４倍速の水平同期信号（×４ＨＤ）と位相をずらした４倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、４倍速のクロック（×４ＣＬＫ）と倍速の水平同期信号（×４ＨＤ）と位相をずらした倍速の垂直同期信号（Offset×４ＶＤ）とを入力し、位相をずらした４倍速の映像信号（×４Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路４Ｄは、４倍速の映像信号（×４ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、４倍速の映像信号（×４Ｇ１Ｖｉ）および４倍速の映像信号（×４Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００２８】
図２Ｄに示すように、Ｒの撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を４倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力し、Ｂの撮像コマの垂直同期位相を倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、４倍速のＲの撮像垂直周期は９６ｐ、４倍速のＧ１の撮像垂直周期は９６ｐ、４倍速のＧ２の撮像垂直周期は９５ｐ、２倍速のＢの撮像垂直周期４８ｐである。
ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを２倍速、Ｇ１を２倍速、Ｇ２を２倍速とすると、ダイナミックレンジ最大である。これは、目の解像度は青が最も低いことを利用したものである。【００２９】
第四の実施例に係る撮像装置は、第一の実施の形態に係るカメラシステム１０において、Ｒが４倍速、Ｇ１が４倍速、Ｇ２が４倍速、Ｂが２倍速で動作するようにしてもよい。【００３０】
第四の実施例に係る撮像装置は、ＲのＣＭＯＳ撮像素子に４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、Ｇ１及びＧ２又はＧのＣＭＯＳ撮像素子とに４倍速で中心位相を概略４倍速の半コマオフセットした垂直同期パルスを生成し送り４倍速で撮像し、ＢのＣＭＯＳ撮像素子に２倍速で中心位相を概略２倍速の半コマオフセットした垂直同期パルスを生成し送り２倍速で撮像するようにされる。【００３１】
＜比較例１＞
第一の比較例（比較例１）に係る撮像装置の構成と動作について図３Ｅおよび図２Ｅを用いて説明する。第一の比較例に係る撮像装置２ＡＲ１は第三の実施の形態に係るカメラシステム１０に用いられる撮像装置で、Ｒが２倍速、Ｇが２倍速、Ｂが２倍速で動作する。
図３Ｅに示すように、撮像装置２ＡＲ１はＴＧとコマ速度変換とを含む映像信号処理回路７Ｅと、ＧのＣＭＯＳ撮像素子３Ｇと、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路７ＥはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（Offset×２ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＧＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、２倍速のクロック（×２ＣＬＫ）と２倍速の水平同期信号（×２ＨＤ）と位相をずらした２倍速の垂直同期信号（Offset×２ＶＤ）とを入力し、位相をずらした２倍速の映像信号（×２ＢＶｉ）を出力する。映像信号処理回路７Ｅは、２倍速の映像信号（×２ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、２倍速の映像信号（×２ＧＶｉ）を入力し映像信号（ＧＶｏ）を出力し、２倍速の映像信号（×２ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００３２】
図２Ｅに示すように、Ｒの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇに入力し、Ｂの撮像コマの垂直同期位相を２倍速（偶数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を６０ｐ（１秒間に６０コマ）とすると、２倍速のＲの撮像垂直周期は１２０ｐ、２倍速のＧの撮像垂直周期は１２０ｐ、２倍速のＢの撮像垂直周期１２０ｐである。
ＣＭＯＳ撮像素子の実測からの換算で、Ｇ：−1ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、であるものが、Ｂを２倍速、Ｒを２倍速、Ｇを２倍速とすると、誤差１１ｄＢでダイナミックレンジは改善しない。【００３３】
＜比較例２＞
第二の比較例（比較例２）に係る撮像装置の構成と動作について図３Ｆおよび図２Ｆを用いて説明する。第四の実施例に係る撮像装置２ＢＲ２は第二の実施の形態に係るカメラシステム２０に用いられる撮像装置で、Ｒが３倍速、Ｇ１が３倍速、Ｇ２が３倍速、Ｂが等速で動作する。
図３Ｆに示すように、撮像装置２ＢＲ２はＴＧとコマ速度変換と補間処理とを含む映像信号処理回路４Ｆと、Ｇ１のＣＭＯＳ撮像素子３Ｇ１と、Ｇ２のＣＭＯＳ撮像素子３Ｇ２と、ＲのＣＭＯＳ撮像素子３Ｒと、ＢのＣＭＯＳ撮像素子３Ｂとを備える。映像信号処理回路４ＦはＦＰＧＡとフレームメモリとで構成される。
ＣＭＯＳ撮像素子３Ｒは、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３ＲＶｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ１は、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３Ｇ１Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｇ２は、３倍速のクロック（×３ＣＬＫ）と３倍速の水平同期信号（×３ＨＤ）と３倍速の垂直同期信号（×３ＶＤ）とを入力し、３倍速の映像信号（×３Ｇ２Ｖｉ）を出力する。ＣＭＯＳ撮像素子３Ｂは、等速のクロック（ＣＬＫ）と等速の水平同期信号（ＨＤ）と等速の垂直同期信号（ＶＤ）とを入力し、等速の映像信号（ＢＶｉ）を出力する。映像信号処理回路４Ｆは、３倍速の映像信号（×３ＲＶｉ）を入力し映像信号（ＲＶｏ）を出力し、３倍速の映像信号（×３Ｇ１Ｖｉ）および３倍速の映像信号（×３Ｇ２Ｖｉ）を入力し映像信号（ＧＶｏ）を出力し、等速の映像信号（ＢＶｉ）を入力し映像信号（ＢＶｏ）を出力する。【００３４】
図２Ｆに示すように、Ｒの撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｒに入力し、Ｇ１の撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｇ１に入力し、Ｇ２の撮像コマの垂直同期位相を３倍速（奇数倍速）の垂直同期周期の概略半分のオフセットした垂直同期信号をＣＭＯＳ撮像素子３Ｇ２に入力し、Ｂの撮像コマの垂直同期位相を等速（奇数倍速）の垂直同期周期の概略半分のオフセットしない垂直同期信号をＣＭＯＳ撮像素子３Ｂに入力しているので、出力映像に用いるＢ及びＧ１Ｇ２を含むＧ及びＲの撮像コマの中心位相が概略同一垂直同期位相になる。なお、映像出力垂直周期を２４ｐ（１秒間に２４コマ）とすると、３倍速のＲの撮像垂直周期は７２ｐ、３倍速のＧ１の撮像垂直周期は７２ｐ、３倍速のＧ２の撮像垂直周期は７２ｐ、等速のＢの撮像垂直周期２４ｐである。
ＣＭＯＳ撮像素子の実測値の、Ｇ１：５ｄＢ、Ｇ１：５ｄＢ、Ｒ：＋２.８ｄＢ、Ｂ：＋１０ｄＢ、から、Ｂを等速、Ｒを３倍速、Ｇ１を３倍速、Ｇ２を３倍速とすると、Ｇ１：＋１４ｄＢ、Ｇ２：＋１４ｄＢ、Ｒ：＋１３ｄＢ、Ｂ：＋１０ｄＢ、誤差４ｄＢでダイナミックレンジ最大から２ｄＢ劣化であるが許容範囲である。【００３５】
以上、本発明者によってなされた発明を実施形態および実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【符号の説明】
【００３６】
１：レンズ
２Ａ，２Ａ１，２Ａ３，２ＡＲ１：撮像装置
２Ｂ，２Ｂ２，２Ｂ４，２ＢＲ２：撮像装置
３Ｇ１：第１の緑（Ｇ１）のＣＭＯＳ撮像素子
３Ｇ２：第２の緑（Ｇ２）のＣＭＯＳ撮像素子
３Ｇ：緑（Ｇ）のＣＭＯＳ撮像素子
３Ｒ：赤（Ｒ）のＣＭＯＳ撮像素子
３Ｂ：青（Ｂ）のＣＭＯＳ撮像素子
４，４Ｂ，４Ｄ，４Ｆ：映像信号処理回路
５：４色分解光学系
６：ＣＰＵ
７，７Ａ，７Ｃ，７Ｅ：映像信号処理回路
８：３色分解光学系
１０：カメラシステム
２０：カメラシステム
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【国際調査報告】
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