(57)【要約】  ダイオードの損失とノイズを低減することを目的として、本発明の半導体素子の駆動装置は、第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを設けた半導体素子において、アノード電流が大きい時は、リカバリー直前に絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、絶縁ゲートを正電圧に保持することを特徴とする。
2015114787.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項２】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）を貫き、前記第１半導体層（ｎ-型ドリフト層）に達する絶縁ゲートと、隣り合う前記絶縁ゲート間にあり、半導体層内で前記絶縁ゲートに接し、前記他方の主表面（カソード側）に露出する第２導電型の第４半導体層（ｐ+型カソード層）と、前記第３半導体層と前記第４半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項３】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）を貫き、前記第１半導体層（ｎ-型ドリフト層）に達する絶縁ゲートと、前記第３半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項４】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に露出する第２導電型の第４半導体層（ｐ+型カソード層）と、前記第１半導体層（ｎ-型ドリフト層）と接する絶縁ゲートと、前記第３半導体層（ｎ型カソード層）と接する前記絶縁ゲートと、前記第４半導体層（ｐ+型カソード層）と接する前記絶縁ゲートと、前記第３半導体層と前記第４半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項５】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第１半導体層（ｎ-型ドリフト層）と接する絶縁ゲートと、前記第３半導体層（ｎ型カソード層）と接する前記絶縁ゲートと、前記第３半導体層と電気的に接続される電極（カソード電極）を備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体素子の駆動装置において、
アノード電流の大小のしきい値を定格電流の１／２以下とする
ことを特徴とする半導体素子の駆動装置。
【請求項７】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、前記一方の主表面に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記第３半導体層（ｎ型カソード層）に隣接して絶縁ゲートを備えた半導体素子の駆動装置であって、
アノード電流を検出する手段を備え、アノード電流が大きい時は、リカバリー直前に前記絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、前記絶縁ゲートを正電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項８】
一対の直流端子と、前記一対の直流端子間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が交流端子に接続され、上記ダイオードに、請求項１乃至７のいずれかに記載の半導体素子が使用され、
前記２直列接続された第１スイッチング素子と第２スイッチング素子と、前記第１スイッチング素子と並列接続された第１ダイオードと、前記第２スイッチング素子と並列接続された第２ダイオードと、ダイオードのアノード電流を検出する電流検出器と、前記第１スイッチング素子と前記第２スイッチング素子と前記第１ダイオードと前記第２ダイオードの、それぞれのゲートを駆動する制御回路を備える
ことを特徴とする半導体素子の駆動装置。
【請求項９】
第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（エミッタ側）に露出する第２導電型の第２半導体層（ｐ型チャネル層）と、前記一方の主表面（エミッタ側）に設けられ、主電流（コレクタ電流）をオン・オフする第１絶縁ゲートと、隣り合う前記第１絶縁ゲート間にあり、半導体層内で前記絶縁ゲートに接し、前記一方の主表面（エミッタ側）に露出する第１導電型の第５半導体層（ｎ+型エミッタ層）と、前記第２半導体層と前記第５半導体層と電気的に接続される電極（エミッタ電極）と、前記第１半導体層と隣接し、第１導電型で他方の主表面（コレクタ側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型コレクタ層）と、前記他方の主表面（コレクタ側）に設けた第２の絶縁ゲートを備えた半導体素子の駆動装置であって、
コレクタ電流を検出する手段を備え、コレクタ電流が大きい時は、ターンオフ直前に前記第２絶縁ゲートを負電圧から正電圧に切り替え、コレクタ電流が小さい時は、前記第２絶縁ゲートを負電圧に保持する
ことを特徴とする半導体素子の駆動装置。
【請求項１０】
一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記ダイオードの駆動装置が、請求項１乃至８のいずれかに記載の半導体素子の駆動装置である
ことを特徴とする電力変換装置。
【請求項１１】
一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記スイッチング素子の駆動装置が、請求項９に記載の駆動装置である
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体素子駆動装置及びそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
従来、フライホイールダイオードの導通損失とリカバリー損失を低減する技術として、アノード側にＭＯＳゲートを設けた構造と、カソード側にＭＯＳゲートを設けた構造とがあった（例えば、特許文献１および特許文献２参照）。【０００３】
また、従来、ＩＧＢＴのコレクタ側にＭＯＳゲートを設けた構造に関する技術として、スイッチング損失の低減に着目したものがあった（例えば、特許文献３、特許文献４、および特許文献５参照）。【０００４】
また、従来から、カソード側の電荷減少による振動発生のメカニズムが知られている（例えば、非特許文献１および非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−１６３４６９号公報
【特許文献２】特開２０１０−２８３１３２号公報
【特許文献３】特開２００１−３２００４９号公報
【特許文献４】特開２０１０−１２３６６７号公報
【特許文献５】特開２０１０−２５１５１７号公報
【非特許文献】
【０００６】
【非特許文献１】M. Rahimo、 et al.、 “Freewheeling Diode Reverse-Recovery Failure Modes in IGBT Application、” IEEE Trans. Industry Application、 vol. 37、 no. 2、 Mar. 2001、 pp. 661-670.
【非特許文献２】K. Nakamura、 et al.、 “Evaluation of Oscillatory Phenomena in Reverse Operation forHigh Voltage Diodes、” Proc. IEEE ISPSD’08、 May 2009、 pp. 156-159.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年の省エネルギーや新エネルギーの電力変換装置には、多くのインバータやコンバータが使われているが、低炭素社会を実現するには、それらの格段の普及が不可欠になっている。図１８は、モータ９５０を可変速制御し、省エネルギーを実現するインバータの例を示す。電源９６０からの電気エネルギーを、パワー半導体の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）７００を使って、所望の周波数の交流に変え、モータ９５０の回転数を可変速制御する。モータ９５０は３相モータで、Ｕ相９１０、Ｖ相９１１、Ｗ相９１２の入力を持つ。Ｕ相９１０の入力電力は、プラス側の電源端子９００にコレクタが繋がるＩＧＢＴ７００（以下、上アームのＩＧＢＴと言うことにする）のゲート回路８００をオンすると、供給される。一方、Ｕ相９１０の入力電力を停止するには、そのゲート回路８００をオフすればよい。これを繰り返すことにより、所望の周波数の電力をモータ９５０に供給することができる。【０００８】
ＩＧＢＴ７００には、ＩＧＢＴ７００と逆並列にフライホイールダイオード６００が接続されている。フライホイールダイオード６００は、例えば上アームのＩＧＢＴ７００がオフした場合、そのＩＧＢＴ７００に流れていた電流を、マイナス側の電源端子９０１にエミッタが繋がるＩＧＢＴ７００（以下、下アームのＩＧＢＴと言うことにする）と逆並列のフライホイールダイオード６００に転流することで、モータ９５０のコイルに貯まっているエネルギーを開放する。再び上アームのＩＧＢＴ７００をオンすると、下アームのフライホイールダイオード６００は非導通状態となり、上アームのＩＧＢＴ７００を通じてモータ９５０に電力が供給される。ＩＧＢＴ７００とフライホイールダイオード６００は導通時に導通損失を発生し、スイッチング時にスイッチング発生するので、インバータを小形化・高効率化するには、ＩＧＢＴ７００とフライホイールダイオード６００の導通損失とスイッチング損失を低減する必要がある。【０００９】
上述の通り、フライホイールダイオード６００の導通損失とリカバリー損失を低減する技術として、特許文献１と特許文献２が報告されている。特許文献１には、アノード側にＭＯＳゲートを設けた構造（特許文献１の図１から図５）と、カソード側にＭＯＳゲートを設けた構造（特許文献１の図６と図７）が記載されているが、本発明はカソード側にＭＯＳゲートを設けた構造に関する。特許文献１では、埋め込み絶縁ゲートにより、カソードからの電子注入を制御できるので、順方向電圧とリカバリー損失のトレードオフを改善できると記載されている。【００１０】
しかし、前述した特許文献１および２には、以下の課題があることを本願の発明者らは見出した。例えば、特許文献１に実施例として開示された発明（特許文献１の図６および図７参照）は、導通時にゲートに正電圧を印加し、電子蓄積層を形成することで、順方向電圧を低減する。一方、リカバリー時にはゲート電圧をゼロとすることで、カソードからの電子注入を抑制することで、リカバリー損失を低減する。【００１１】
本願の発明者らの実験によれば、アノード電流が小さいと（例えば、定格電流の１０分の１）、リカバリー時に、アノード電流とアノード電圧が振動することが分かった。振動の原因を解析したところ、ゲート電圧をゼロとすると、カソードからの電子注入が減少するため、リカバリーのテール電流期間に、カソード側に残る電子が急峻に減少し、電圧と電流の振動を引き起こすことが分かった。尚、カソード側の電荷減少による振動発生のメカニズムについては、「特許以外の文献１」と「特許以外の文献２」に詳細が記載されている。【００１２】
上記の課題を踏まえて、本発明の目的は、ダイオードの損失を増加させることなく、電流と電圧の振動（＝ノイズ）を抑制することである。
【課題を解決するための手段】
【００１３】
前記課題を解決するため、本発明の半導体素子の駆動装置は、例えば、第１導電型の第１半導体層（ｎ-型ドリフト層）と、前記第１半導体層と隣接し、一方の主表面（アノード側）に露出する第２導電型の第２半導体層（ｐ型アノード層）と、前記第１半導体層と隣接し、第１導電型で、他方の主表面（カソード側）に露出し、前記第１半導体層（ｎ-型ドリフト層）より不純物濃度が高い第３半導体層（ｎ型カソード層）と、前記他方の主表面（カソード側）に絶縁ゲートを設けた半導体素子の駆動装置であって、アノード電流が大きい時は、リカバリー直前に絶縁ゲートを正電圧から負電圧に切り替え、アノード電流が小さい時は、絶縁ゲートを正電圧に保持することを特徴とする。【００１４】
また、本発明の電力変換装置は、例えば、一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子との間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記ダイオードの駆動装置が、上記の半導体素子の駆動装置であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、低損失かつ低ノイズのダイオードを提供することができるので、半導体装置および電力変換器の高効率化、小形化、低コスト化を実現することが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１の半導体素子の断面図である。
【図２】本発明の実施例１のホール密度分布を示す図である。
【図３】本発明の実施例１の出力特性を示す図である。
【図４】本発明の実施例１の順方向電圧（Ｖｆ）とリカバリー損失（Ｅｒｒ）との関係を示す図である。
【図５ａ】本発明の実施例１の半導体素子のゲート駆動シーケンスであって、アノード電流が定格電流である場合を示す図である。
【図５ｂ】本発明の実施例１の半導体素子のゲート駆動シーケンスであって、アノード電流が小電流である場合を示す図である。
【図６ａ】従来技術におけるリカバリー波形を示す図である。
【図６ｂ】本発明におけるリカバリー波形を示す図である。
【図７】本発明の実施例１のリカバリー波形とゲート駆動シーケンスとを示す図である。
【図８】本発明の実施例２の半導体素子の断面図である。
【図９】本発明の実施例３の半導体素子の断面図である。
【図１０】本発明の実施例４の半導体素子の断面図である。
【図１１】本発明の実施例５の半導体素子の断面図である。
【図１２】本発明の実施例６の半導体素子の断面図である。
【図１３】本発明の実施例６のホール密度分布を示す図である。
【図１４】本発明の実施例６の出力特性を示す図である。
【図１５ａ】本発明の実施例６の半導体素子のゲート駆動シーケンスであって、コレクタ電流が定格電流である場合を示す図である。
【図１５ｂ】本発明の実施例６の半導体素子のゲート駆動シーケンスであって、コレクタ電流が小電流である場合を示す図である。
【図１６】本発明の実施例７の半導体素子の断面図である。
【図１７】本発明の駆動回路図である。
【図１８】電力変換器の回路構成図である。
【発明を実施するための形態】
【００１７】
本発明は、カソード側に絶縁ゲートを設けたＭＯＳ制御ダイオードにおいて、アノード電流の大きさに応じて、リカバリー時の絶縁ゲート電圧の駆動シーケンスを切り替える。
【００１８】
以下、本発明の具体的な構造および駆動方法を含む実施形態について、各実施例として図面を参照しながら詳細に説明する。
【実施例１】
【００１９】
本発明の実施例１（本発明の代表的な断面構造と駆動方法）について、以下、説明する。【００２０】
図１は、本発明の半導体素子の第１の実施例の断面図である。本実施例は、ｎ-型ドリフト層１、ｐ型アノード層３、ｎ型カソード層６、ゲート電極８、ゲート絶縁膜９、アノード電極１０、カソード電極１１、絶縁膜１２、ｐ+型カソード層１３から構成される。図中の「+」は不純物濃度が高いことを示し、「-」は不純物濃度が低いことを示す。【００２１】
本実施例の動作を簡単に説明する。導通時は、ゲート電極８をカソード電極１１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを抑制し、順方向電圧（Vf）が低下する（＝導通損失が低減する）。【００２２】
一方、リカバリー時は、ゲート電極８をカソード電極１１に対して負電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを促進し、リカバリー損失を低減する。【００２３】
次に、本実施例の動作の詳細について説明する。図２は、導通時のアノードとカソード間のホール密度分布を示す。ゲート電極にゼロボルト（図中のVg=０V）を印加すると、正電圧（図中のVg=+１５V）と比較して、カソード側のホール密度が低下する。ゲート電極に負電圧（図中のVg=-１５V）を印加すると、カソード側のホール密度がさらに低下することが分かる。これは、ゲート電極８とｎ型カソード層６の界面に、ｐ型反転層が形成され、ｐ型アノード層３から注入されたホールがｐ型反転層を経由して、カソード電極１１に排出されるからである。ゲート電極を正電圧（図中の+１５Ｖ）とすると、ｐ型反転層を経由した電流経路が消滅し、ｎ型蓄積層が形成されるので、ホールの排出が抑制され、カソード側のホール密度が増加する。【００２４】
なお、ここでは、「ｐ型反転層」という言葉を使用したが、必ずしも、ゲート負電圧の絶対値はｎ型カソード層６の「しきい値（絶対値）」を超える必要はなく、ゲート負電圧の絶対値が「しきい値（絶対値）」より低くても、ホールに対するチャネルのポテンシャルは低下するので、ホールはポテンシャルが低下したチャネル経路を通ってカソード電極１１に流れ、カソードからのホール排出は促進される。【００２５】
図３に、ゲート電極８に正電圧、ゼロボルト、負電圧を印加した場合の出力特性を示す。ゲート電極８に、正電圧を印加すると、（図２に示す通り）カソード側のホール密度が高いため、アノード電流が大きい（＝順方向電圧Vfが小さい）。ゲート電極８に、ゼロボルトを印加すると、カソード側のホール密度が下がるため、アノード電流が小さくなる（＝順方向電圧Vfが大きくなる）。ゲート電極８に、負電圧を印加すると、アノード側のホール密度がさらに下がるため、アノード電流が低減する（＝順方向電圧Vfが増加する）。【００２６】
つまり、本実施例では、ゲート電極８により、順方向電圧（Ｖｆ）が小さいダイオード（＝リカバリー損失が大きいダイオード）と、順方向電圧（Ｖｆ）が大きいダイオード（＝リカバリー損失が小さいダイオード）を時間軸で切り替えることで、導通損失とスイッチング損失のそれぞれを低減できる。【００２７】
次に、本発明による効果を説明する。図４は順方向電圧（Vf）とリカバリー損失（Err）の関係を示す。点線は従来のｐｉｎダイオードに相当する。本発明では、スイッチングの１周期の中で、ゲート電圧をダイナミックに制御することで、順方向電圧（Vf）とリカバリー損失（Err）のそれぞれを最少化するので、トレードオフ特性が改善する。【００２８】
以上、述べたように、公知例（特許文献１、特許文献２）では、順方向電圧（Vf）とリカバリー損失（Err）のトレードオフを改善し、大幅な低損失化が可能となる。しかし、本願の発明者らが、アノード電流が小さい条件で公知例のリカバリー特性を評価したところ、電圧と電流が振動するという問題があることを見出した。電圧と電流の振動は高温条件より、室温条件において顕著となった。公知例では、リカバリー損失を低減するため、リカバリー直前に、カソード側のホール密度を低減するので、カソード側の空乏層が伸びやすくなる。このため、テール電流期間にアノードから伸びる空乏層が、カソード側に残留する電荷を排出し、電圧と電流の振動を招く。カソード側の空乏層が伸びやすいと、電圧と電流の振動が発生するメカニズムについては、前述した「特許以外の文献１」に詳細が記載されている。【００２９】
この課題を解決するため、本実施例では、ダイオードのアノード電流の大きさに応じて、リカバリー直前に、ＭＯＳ制御ダイオードのゲート電圧の駆動シーケンスを切り替える。図５ａ、図５ｂに、本実施例の第１ゲート駆動シーケンスを示す。図５ａはアノード電流が定格電流、図５ｂはアノード電流が小電流のシーケンスである。ここで、小電流の定量的な定義は難しいが、一般的に定格電流の１／１０以下から１／２以下程度である。定格電流では、ＭＯＳ制御ダイオードの対アームにあるＩＧＢＴがターンオンする（＝ダイオードがリカバリーする）直前に、ＭＯＳ制御ダイオードのゲートを正電圧（電荷高注入モード）から負電圧（電荷低注入モード）に切り替え、リカバリー損失を低減する。一方、小電流では、ＭＯＳ制御ダイオードのゲートを正電圧（電荷高注入モード）に保持することで、カソード側のホール密度を高く保つ。【００３０】
本発明では、小電流では、電荷高注入モードでリカバリー動作に入るので、電荷低注入（高速）モードと比較してリカバリー損失は増加するが、小電流のリカバリー損失は、大電流と比較して小さいので、リカバリー損失の増加は無視できる。つまり、本発明によるメリット（振動抑制）は、デメリット（損失の増加）を上回る。【００３１】
図６ａ、図６ｂに、小電流リカバリー時のアノード電流とアノード電圧の波形を示す。図６ａは従来のＭＯＳ制御ダイオードのゲート駆動方法で、ゲートを正電圧（電荷高注入モード）から負電圧（電荷低注入モード）に切り替えたもの、図６ｂは本発明のＭＯＳ制御ダイオードのゲート駆動方法で、ゲートを正電圧（電荷高注入モード）に保持したものである。従来では、テール電流期間に、アノード電流が急峻に減少し、アノード電流とアノード電圧に振動が発生する。これに対し、本発明では、このような振動は発生しない。【００３２】
図７に、本発明の第２ゲート駆動シーケンスを示す。図５ａ、図５ｂの第１ゲート駆動シーケンスでは、リカバリー期間にわたり、ＭＯＳ制御ダイオードのゲートは正電圧（電荷高注入モード）を保持していたのに対して、図７では、アノード電圧が低下する（＝カソード電圧が上昇する）タイミングで、ゲートを負電圧（電荷低注入モード）に切り替える。カソード電圧が高い状態で、ゲート電極に負電圧を印加し、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成すると、ｐ+型カソード層１３からホールが注入され、アノード電流とアノード電圧の振動が抑制される。【００３３】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。【００３４】
なお、本実施例では、カソード電極が基板裏面にある「縦型素子」について述べたが、カソード電極がアノード電極と基板表面にある「横型素子」においても効果は同じである。
【実施例２】
【００３５】
本発明の実施例２（カソード側ｐ層の無い半導体素子の断面構造）について、以下、説明する。【００３６】
図８は、本発明の半導体素子の第２の実施例の断面図である。本実施例が、第１実施例と異なる点は、ｐ+型カソード層１３がないことである。本実施例でも、導通時、ゲート電極８をカソード電極１１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ型アノード層３から注入されるホールが、カソード電極１１に排出されることを抑制し、順方向電圧（Vf）が低下する（＝導通損失が低減する）。また、リカバリー時は、ゲート電極８をカソード電極１１に対して負電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｐ型反転層を形成し、ｐ型アノード層３から注入されるホールがカソード電極１１に排出されることを促進し、リカバリー損失を低減する。【００３７】
本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。【００３８】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例３】
【００３９】
本発明の実施例３（カソード側ｐ層が無くゲート電極がカソード電極側に張り出した半導体素子の断面構造）について、以下、説明する。【００４０】
図９は、本発明の半導体素子の第３の実施例の断面図である。本実施例が、第２実施例と異なる点は、カソード電極１１側のゲート電極８が、ｎ型カソード層６の表面より上（図の上下に言うと、下方向）にあることである。このような構造にすることで、ゲート電極８がｎ型カソード層６を深さ方向に覆うことになるので、ゲート電極８がｎ型カソード層６のポテンシャルを制御しやすくなり、損失低減と、振動の抑制が可能となる。【００４１】
本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。【００４２】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例４】
【００４３】
本発明の実施例４（プレーナ型ゲートの半導体素子の断面構造）について、以下、説明する。【００４４】
図１０は、本発明の半導体素子の第４の実施例の断面図である。本実施例が、第１実施例と異なる点は、ゲート電極８がトレンチ型ではなく、プレーナ型であることである。第１実施例と同様に、本実施例も損失の低減と、振動の抑制が可能となる。【００４５】
本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。【００４６】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例５】
【００４７】
本発明の実施例５（プレーナ型ゲート型でありカソード側ｐ層の無い半導体素子の断面構造）について、以下、説明する。【００４８】
図１１は本発明の半導体素子の第５の実施例の断面図である。本実施例が、第４実施例と異なる点は、ｐ+型カソード層１３がないことである。第４実施例と同様に、本実施例も損失の低減と、電圧振動の抑制が可能となる。【００４９】
本実施例においても、小電流リカバリー時に、図５ａ、図５ｂに示すように、アノード電流に応じて、ＭＯＳ制御ダイオードのゲート電圧を制御することで、アノード電圧とアノード電流の振動を抑制できる。【００５０】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の高効率化、小形化、低コスト化が可能となる。
【実施例６】
【００５１】
本発明の実施例６（ＩＧＢＴ半導体素子の断面構造）について、以下、説明する。【００５２】
これまでは、ダイオードを対象に、小電流リカバリーの電圧と電流の振動抑制を議論してきた。ＭＯＳゲートによりｎ-型ドリフト層１の電荷分布を制御し、振動を抑制するというコンセプトは、ダイオードだけでなく、ＩＧＢＴにも適用できる。ＩＧＢＴのコレクタ電圧とコレクタ電流の振動を抑制するには、空乏層が伸びる方向のコレクタ側（裏面）にＭＯＳゲートを設ける必要がある。ＩＧＢＴのコレクタ側にＭＯＳゲートを設けた構造の先行技術文献としては、上述の通り、特許文献３、特許文献４、および特許文献５がある。しかし、これらの文献においては、スイッチング損失の低減には着目しているが、振動については記載されてない。つまり、これらの文献に記載の先行技術は、ターンオフ損失を低減することのみに着目し、ＭＯＳゲートを制御する。【００５３】
図１２は、本発明の半導体素子の第６の実施例の断面図である。コレクタ側（裏面）の構造は実施例１のカソード側（裏面）と同じであるが、実施例１と異なる点は、エミッタ側にゲート電極４３を設けたことである。本実施例は、ｎ-型ドリフト層１、ｎ型コレクタ層６、ゲート電極８、ゲート絶縁膜９、絶縁膜１２、ｐ+型カソード層１３、エミッタ電極４０、コレクタ電極４１、ｐ型チャネル層４２、ゲート電極４３、ｎ+型エミッタ層４４から構成される。ゲート電極４３がコレクタ電流のオン・オフを制御し、ゲート電極８がｎ-型ドリフト層１の電荷分布を制御する。【００５４】
本実施例の動作を簡単に説明する。導通時（＝表面のゲート電極４３は正電圧の時）は、ゲート電極８をコレクタ電極４１に対して負電圧とすることで、ゲート電極８とｎ型コレクタ層６の界面にｐ型反転層を形成し、ｐ+型カソード層１３からのホール注入を促進し、オン電圧（Vce）を低下する（＝導通損失を低減する）。【００５５】
一方、ターンオフ直前（＝ゲート電極４３を正電圧からゼロボルト or 負電圧に切り替える直前）に、ゲート電極８をコレクタ電極４１に対して正電圧とすることで、ゲート電極８とｎ型カソード層６の界面にｎ型蓄積層を形成し、ｐ+型カソード層１３からのホール注入を抑制し、ターンオフ損失を低減する。【００５６】
次に、本実施例の動作の詳細について説明する。図１３は、導通時のエミッタとコレクタ間のホール密度分布を示す。ゲート電極に負電圧（図中のVg=-１５V）を印加すると、ゼロボルト（図中のVg=０V）と比較して、コレクタ側のホール密度が増加する。これは、これは、ゲート電極８とｎ型コレクタ層６の界面に、ｐ型反転層が形成され、ｐ+型カソード層１３からｎ-型ドリフト層１へのホール注入が促進されるからである。【００５７】
ゲート電極に正電圧（図中のVg=+１５V）を印加すると、ゼロボルト（図中のVg=０V）と比較して、コレクタ側のホール密度が低下する。これは、ゲート電極８とｎ型コレクタ層６の界面に、ｎ型蓄積層が形成され、ｐ+型カソード層１３からのホール注入が抑制されるからである。【００５８】
なお、ここでは、「ｐ型反転層」という言葉を使用したが、必ずしも、ゲート負電圧の絶対値はｎ型コレクタ層６の「しきい値（絶対値）」を超える必要はなく、ゲート負電圧の絶対値が「しきい値（絶対値）」より低くても、ホールに対するチャネルのポテンシャルは低下するので、ホールはポテンシャルが低下したチャネル経路を通って、ｐ+型カソード層１３からｎ-型ドリフト層１に注入される。【００５９】
図１４に、ゲート電極８に正電圧、ゼロボルト、負電圧を印加した場合の出力特性を示す。ゲート電極８に負電圧を印加すると、（図１３に示す通り）コレクタ側のホール密度が高いため、コレクタ電流が大きい（＝オン電圧が小さい）。ゲート電極８に、ゼロボルトを印加すると、コレクタ側のホール密度が下がるため、コレクタ電流が小さくなる（＝オン電圧が大きくなる）。ゲート電極８に、正電圧を印加すると、コレクタ側のホール密度がさらに下がるため、コレクタ電流が低減する（＝オン電圧が増加する）。【００６０】
つまり、本実施例では、ゲート電極８により、オン電圧が小さいＩＧＢＴ（＝ターンオフ損失が大きいＩＧＢＴ）と、オン電圧が大きいＩＧＢＴ（＝ターンオフ損失が小さいＩＧＢＴ）を時間軸で切り替えることで、導通損失とターンオフ損失のそれぞれを低減できる。【００６１】
図１５ａ、図１５ｂに、本実施例のゲート駆動シーケンスを示す。図１５ａはコレクタ電流が定格電流、図１５ｂはコレクタ電流が小電流のシーケンスである。ここで、小電流の定量的な定義は難しいが、定格電流の１／１０以下から１／２以下である。定格電流では、エミッタ側（表面）のゲート電圧をオフする（＝ＩＧＢＴのコレクタ電流をオフする）直前に、コレクタ側（裏面）のゲートを正電圧とし、電荷高注入モードから電荷低注入（高速）モードに切り替え、ターンオフ損失を低減する。一方、小電流では、コレクタ側（裏面）のゲートを負電圧（電荷高注入モード）に保持することで、コレクタ側のホール密度を高く保ち振動を抑制する。【００６２】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例７】
【００６３】
本発明の実施例７（裏面プレーナ型ゲート型のＩＧＢＴ半導体素子の断面構造）について、以下、説明する。【００６４】
図１６は本発明の半導体素子の第７の実施例の断面図である。本実施例が、第６実施例と異なる点は、ゲート電極８がトレンチ型ではなく、プレーナ型であることである。第６実施例と同様に、本実施例も損失の低減と、振動の抑制が可能となる。【００６５】
本実施例においても、IGBTの小電流ターンオフ時に、図１５ａ、図１５ｂに示すように、コレクタ電流に応じて、コレクタ側（裏面）のゲート電圧を制御することで、コレクタ電圧とコレクタ電流の振動を抑制できる。【００６６】
以上述べたように、本実施例によれば、損失と振動（＝ノイズ）を低減できるので、半導体装置と、これを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例８】
【００６７】
次に、本発明の実施例８（ダイオード駆動回路）について、以下、説明する。【００６８】
本実施例は、上述の実施例１から実施例５までの半導体素子（ＭＯＳ制御ダイオード）を駆動する回路の実施例である。図１７は、本実施例の駆動回路の回路図である。【００６９】
本実施例は、制御回路２０、ＩＧＢＴの駆動回路２１、実施例１から実施例５の半導体装置の駆動回路２２、上アームＩＧＢＴ２３、下アームＩＧＢＴ２４、上アームに適用した実施例１から実施例５の半導体装置２５、下アームに適用した実施例１から実施例５の半導体装置２６、電流検出器３０からなる。半導体装置２５と半導体装置２６の回路記号は、ダイオードの抵抗値をゲート電極により制御することを表現しており、本願の発明者らが便宜的に考案したもので、一般的な記号ではない。【００７０】
本発明では、リカバリーの直前に、ゲート電圧を変化する必要がある。しかし、リカバリーはＩＧＢＴのターンオンに伴う現象なので、ダイオードは自分自身が、いつリカバリーに入るのかを知ることはできない。つまり、ダイオードのみで考えていては、リカバリーの前に、ダイオードのゲート電圧を変化させることは難しい。【００７１】
そこで、インバータの動作から、ダイオードのリカバリーのタイミングを察知し、リカバリーの直前にゲート電極に正電圧を印加できないかを検討した。ダイオードのリカバリーは、対アーム（下アームから見た時は上アーム、上アームから見た時は下アームに相当）のＩＧＢＴがターンオンする時に生じる。よって、ＩＧＢTのゲートと対アームの実施例１のダイオードのゲートを、１つの制御回路２０で制御すれば、ＩＧＢＴがターンオンする直前（＝ダイオードがリカバリーする直前）に、制御回路２０から対アームのダイオードのゲート電圧を変化させることが可能となる。【００７２】
電流検出器３０は、ダイオードに流れる電流を検出するもので、ダイオード電流を直接検出する他に、ＩＧＢＴ電流を検出することで、間接的にダイオード電流を検出することもできる。また、モータ電流を検出することで、ダイオード電流を推定することもできる。電流検出器３０により検出したコレクタ電流の大きさに応じて、図５ａに示した定格電流と、図５ｂに示した小電流との、どちらのゲート駆動シーケンスを選択するかを、制御回路２０において決定する。【００７３】
以上述べたように、本実施例によれば、ダイオードの電流を検出し、損失と振動（＝ノイズ）を低減できるので、半導体装置とこれを用いた電力変換器の、高効率化、小形化、低コスト化が可能となる。
【実施例９】
【００７４】
本発明の実施例９（本発明のダイオードを適用した電力変換器）について、以下、説明する。【００７５】
本実施例の特徴は、フライホールダイオード６００に、実施例１から実施例５で説明したダイオードを適用した点にある。図１８のインバータ装置では、実施例１から実施例５のダイオードを適用することで、ダイオードの損失が低減され、インバータの低損失化、小形化が可能となる。
【実施例１０】
【００７６】
本発明の実施例１０（本発明のＩＧＢＴを適用した電力変換器）について、以下、説明する。【００７７】
本実施例の特徴は、ＩＧＢＴ７００に、実施例６と実施例７で説明したＩＧＢＴを適用した点にある。図１８のインバータ装置では、実施例６と実施例７のＩＧＢＴを適用することで、ダイオードの損失が低減され、インバータの低損失化、小形化が可能となる。【００７８】
なお、図１８のインバータ装置の構成は一例であって、例えば、スッチング素子とダイオードが逆並列されたものの直列組み合わせが、交流出力の相数と同数結合されたインバータ装置でも効果は同じである。【００７９】
また、本実施例では直流を交流に変換するインバータを示したが、もちろんこれに限定されるものではなく、交流を直流に変換するコンバータについても同様の効果を得られることは明らかであろう。
【符号の説明】
【００８０】
１…ｎ-型ドリフト層、
３…ｐ型チャネル層、
６…ｎ型カソード層、
８…ゲート電極、
９…ゲート絶縁膜、
１０…アノード電極、
１１…カソード電極、
１２…絶縁膜、
１３…ｐ+型カソード層、
２０…制御回路、
２１…ＩＧＢＴの駆動回路、
２２…ダイオードの駆動回路、
２３…上アームＩＧＢＴ、
２４…下アームＩＧＢＴ、
２５…上アームのダイオード、
２６…下アームのダイオード、
３０…電流検出器、
４０…エミッタ電極、
４１…コレクタ電極、
４２…ｐ型チャネル層、
４３…ゲート電極（ＩＧＢＴ）、
４４…ｎ+型エミッタ層、
６００…フライホイールダイオード、
７００…ＩＧＢＴ、
８００…ゲート回路、
９００…プラス側の電源端子、
９０１…マイナス側の電源端子、
９１０…Ｕ相、
９１１…Ｖ相、
９１２…Ｗ相、
９５０…モータ、
９６０…電源。
【図１】
2015114787.tif 000003
【図２】
2015114787.tif 000004
【図３】
2015114787.tif 000005
【図４】
2015114787.tif 000006
【図５ａ】
2015114787.tif 000007
【図５ｂ】
2015114787.tif 000008
【図６ａ】
2015114787.tif 000009
【図６ｂ】
2015114787.tif 000010
【図７】
2015114787.tif 000011
【図８】
2015114787.tif 000012
【図９】
2015114787.tif 000013
【図１０】
2015114787.tif 000014
【図１１】
2015114787.tif 000015
【図１２】
2015114787.tif 000016
【図１３】
2015114787.tif 000017
【図１４】
2015114787.tif 000018
【図１５ａ】
2015114787.tif 000019
【図１５ｂ】
2015114787.tif 000020
【図１６】
2015114787.tif 000021
【図１７】
2015114787.tif 000022
【図１８】
2015114787.tif 000023
【国際調査報告】
2015114787.tif 000024
2015114787.tif 000025
2015114787.tif 000026
2015114787.tif 000027