(57)【要約】  一実施の形態による半導体装置は、インタポーザを介して互いに電気的に接続される第１半導体部品および第２半導体部品を有する。上記インタポーザは、複数の第１信号配線経路と、上記複数の第１信号配線経路のそれぞれより経路距離が短い複数の第２信号配線経路と、を有する。また、上記第１半導体部品は、第１方向に沿って順に配列される、第１電極、第２電極、および第３電極を備える。また、上記第２半導体部品は、上記第１方向に沿って順に配列される、第４電極、第５電極、および第６電極を含む。また、上記第１電極は、上記第１信号配線経路を介して上記第４電極と接続され、上記第２電極は、上記第１信号配線経路を介して上記第５電極と接続され、上記第３電極は、上記第１信号配線経路を介して上記第６電極と接続される。
2017029767.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体部品が搭載される第１面、前記第１面の反対側に位置する第２面、および前記第１面に設けられた複数の部品接続用端子を備えるインタポーザと、
第１主面、前記第１主面と交差する第１側面、および前記第１主面に設けられた複数の第１部品電極を備え、前記第１主面と前記インタポーザの前記第１面とが対向した状態で前記インタポーザの前記第１面上に搭載される第１半導体部品と、
第２主面、前記第２主面と交差する第２側面、および前記第２主面に設けられた複数の第２部品電極を備え、前記第２主面と前記インタポーザの前記第１面とが対向し、かつ、前記第２側面と前記第１半導体部品の前記第１側面とが対向した状態で前記インタポーザの前記第１面上に搭載される第２半導体部品と、
を有し、
前記インタポーザは、
平面視において、前記第１半導体部品と重なる位置に端部を有し、前記第２半導体部品から遠ざかる方向に延びる複数の第１信号配線と、
平面視において、前記第１半導体部品と重なる位置に端部を有し、前記第２半導体部品に近づく方向に延びる複数の第２信号配線と、
平面視において、前記第２半導体部品と重なる位置に端部を有し、前記第１半導体部品から遠ざかる方向に延びる複数の第３信号配線と、
前記第１信号配線と前記第２信号配線とを電気的に接続する複数の第４信号配線と
前記複数の第１信号配線、前記複数の第３信号配線、および前記複数の第４信号配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第１信号配線経路と、
前記複数の第１信号配線、前記複数の第３信号配線および前記複数の第４信号配線を介さず、かつ、前記複数の第２信号配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第２信号配線経路と、
を備え、
前記第１半導体部品の前記複数の第１部品電極は、前記複数の第１信号配線経路に接続される複数の信号用第１電極、および前記複数の第２信号配線経路に接続される複数の信号用第２電極を有し、
前記第２半導体部品の前記複数の第２部品電極は、前記複数の第１信号配線経路を介して前記第１半導体部品の前記複数の信号用第１電極に接続される複数の信号用第３電極、および前記複数の第２信号配線経路を介して前記複数の信号用第２電極に接続される複数の信号用第４電極を有し、
前記第１半導体部品の前記複数の信号用第１電極は、平面視において、前記第１側面に近い側から遠い側に向かう第１方向に沿って配列される、第１電極、第２電極、および第３電極を含み、
前記第２半導体部品の前記複数の信号用第３電極は、平面視において、前記第２側面から遠い側から近い側に向かう前記第１方向に沿って配列される、第４電極、第５電極、および第６電極を含み、
前記第１半導体部品の前記第１電極は、前記第２半導体部品の前記第４電極と電気的に接続され、前記第１半導体部品の前記第２電極は、前記第２半導体部品の前記第５電極と電気的に接続され、前記第１半導体部品の前記第３電極は、前記第２半導体部品の前記第６電極と電気的に接続される、半導体装置。
【請求項２】
請求項１において、
前記複数の第４信号配線のそれぞれは、前記複数の第１信号配線、前記複数の第２信号配線、および前記複数の第３信号配線が形成された配線層とは異なる配線層に形成されている、半導体装置。
【請求項３】
請求項２において、
前記インタポーザは、
第１面と前記第２面との間に位置する第３面、前記第３面の反対側に位置し、かつ、前記第３面と前記第２面との間に設けられた第４面、および前記第３面および前記第４面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
前記複数のスルーホール配線は、
前記第１半導体部品の前記第１側面に近い側から遠い側に向かう第１方向に沿って配列される、第１スルーホール配線、第２スルーホール配線、および第３スルーホール配線と、
前記第２半導体部品の前記第２側面から遠い側から近い側に向かう前記第１方向に沿って配列される、第４スルーホール配線、第５スルーホール配線、および第６スルーホール配線を含み、
前記第１半導体部品の前記第１電極は、前記第１スルーホール配線および前記第４スルーホール配線を介して、前記第２半導体部品の前記第４電極と電気的に接続され、前記第１半導体部品の前記第２電極は、前記第２スルーホール配線および前記第５スルーホール配線を介して、前記第２半導体部品の前記第５電極と電気的に接続され、前記第１半導体部品の前記第３電極は、前記第３スルーホール配線および前記第６スルーホール配線を介して、前記第２半導体部品の前記第６電極と電気的に接続される、半導体装置。
【請求項４】
請求項３において、
前記インタポーザは、
前記第１面と前記コア絶縁層との間に設けられた複数の第１面側配線層と、
前記第２面と前記コア絶縁層との間に設けられた複数の第２面側配線層と、
を有し、
前記複数の第１信号配線、前記複数の第２信号配線、および前記複数の第３信号配線のそれぞれは、前記複数の第１面側配線層のうちのいずれかに形成され、
前記複数の第４信号配線のそれぞれは、前記複数の第２面側配線層のうちのいずれかに形成されている、半導体装置。
【請求項５】
請求項３において、
前記複数の第２信号配線経路のそれぞれは、前記複数のスルーホール配線には接続されていない、半導体装置。
【請求項６】
請求項１において、
前記第１半導体部品の前記複数の信号用第２電極は、平面視において、前記第１側面に近い側から遠い側に向かう第１方向に沿って配列される、第７電極、第８電極、および第９電極を含み、
前記第２半導体部品の前記複数の信号用第４電極は、平面視において、前記第２側面から近い側から遠い側に向かう第２方向に沿って配列される、第１０電極、第１１電極、および第１２電極を含み、
前記第１半導体部品の前記第７電極は、前記第２半導体部品の前記第１０電極と電気的に接続され、前記第１半導体部品の前記第８電極は、前記第２半導体部品の前記第１１電極と電気的に接続され、前記第１半導体部品の前記第９電極は、前記第２半導体部品の前記第１２電極と電気的に接続されている、半導体装置。
【請求項７】
請求項１において、
前記複数の第１信号配線は、前記インタポーザの第１配線層に配置された複数の第１配線と、前記第１配線層よりも前記インタポーザの前記第２面側に位置する第２配線層に配置された複数の第２配線と、を含み、
前記複数の第３信号配線は、前記第１配線層に配置された複数の第３配線と、前記第２配線層に配置された複数の第４配線と、を含み、
前記複数の第１信号配線経路は、前記複数の第１配線および前記複数の第４配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第１配線経路と、前記複数の第２配線および前記複数の第３配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第２配線経路と、を含み、
前記第１半導体部品の前記第１電極と、前記第２半導体部品の前記第４電極とは、前記複数の第１配線経路および前記複数の第２配線経路のうちの一方を介して電気的に接続され、
前記第１半導体部品の前記第３電極と、前記第２半導体部品の前記第６電極とは、前記複数の第１配線経路および前記複数の第２配線経路のうちの他方を介して電気的に接続されている、半導体装置。
【請求項８】
請求項７において、
前記複数の第４信号配線は、前記第２配線層よりも前記インタポーザの前記第２面側に位置する第５配線層に配置された複数の第５配線と、前記第５配線層よりも前記インタポーザの前記第２面側に位置する第６配線層に配置された複数の第６配線と、を含み、
前記第１配線経路および前記第２配線経路のうちの一方には、前記複数の第５配線が含まれ、前記第１配線経路および前記第２配線経路のうちの他方には、前記複数の第６配線が含まれている、半導体装置。
【請求項９】
請求項８において、
前記第５配線層には、前記第６配線層の前記複数の第６配線に接続される複数のビア配線が形成され、
前記複数のビア配線は、前記複数の第５配線のうちの隣り合う二本の配線の間に、前記二本の配線の延在方向に沿って並んでいる、半導体装置。
【請求項１０】
請求項８において、
前記第５配線層は、前記複数の第５配線の一方の端部が接続される複数の第１端部ビア配線、および前記複数の第５配線の他方の端部が接続される複数の第２端部ビア配線を有し、
前記第６配線層は、前記複数の第６配線の一方の端部が接続される複数の第３端部ビア配線、および前記複数の第６配線の他方の端部が接続される複数の第４端部ビア配線を有し、
前記複数の第１端部ビア配線、前記複数の第２端部ビア配線、前記複数の第３端部ビア配線、および前記複数の第４端部ビア配線のそれぞれは、第１仮想線を介して互いに対向する第１部分および第２部分を有し、
前記第１部分および前記第２部分は、前記第１方向に直交する第３方向および前記第３方向の反対の第４方向のうち、前記第３方向に沿って順に並び、
前記複数の第５配線の一方の端部は、前記複数の第１端部ビア配線のそれぞれの前記第１部分に接続され、
前記複数の第５配線の他方の端部は、前記複数の第２端部ビア配線のそれぞれの前記第２部分に接続され、
前記複数の第６配線の一方の端部は、前記複数の第３端部ビア配線のそれぞれの前記第１部分に接続され、
前記複数の第６配線の他方の端部は、前記複数の第４端部ビア配線のそれぞれの前記第２部分に接続されている、半導体装置。
【請求項１１】
請求項７において、
前記インタポーザは、
第１面と前記第２面との間に位置する第３面、前記第３面の反対側に位置し、かつ、前記第３面と前記第２面との間に設けられた第４面、および前記第３面および前記第４面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
前記複数のスルーホール配線は、
前記第１半導体部品の前記第１側面に近い側から遠い側に向かう第１方向に沿って配列される、第１スルーホール配線、第２スルーホール配線、および第３スルーホール配線と、
前記第２半導体部品の前記第２側面から遠い側から近い側に向かう前記第１方向に沿って配列される、第４スルーホール配線、第５スルーホール配線、および第６スルーホール配線を含み、
前記第１半導体部品の前記第１電極は、前記第１スルーホール配線および前記第４スルーホール配線を介して、前記第２半導体部品の前記第４電極と電気的に接続され、前記第１半導体部品の前記第２電極は、前記第２スルーホール配線および前記第５スルーホール配線を介して、前記第２半導体部品の前記第５電極と電気的に接続され、前記第１半導体部品の前記第３電極は、前記第３スルーホール配線および前記第６スルーホール配線を介して、前記第２半導体部品の前記第６電極と電気的に接続される、半導体装置。
【請求項１２】
請求項７において、
前記複数の第２信号配線は、前記第１配線層に配置された複数の第７配線と、前記第２配線層に配置された複数の第８配線と、を含み、
前記複数の第２信号配線経路は、前記複数の第７配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第３配線経路と、前記複数の第８配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第４配線経路と、を含み、
前記第１半導体部品の前記複数の信号用第２電極は、平面視において、前記第１側面に近い側から遠い側に向かう第１方向に沿って配列される、第７電極、第８電極、および第９電極を含み、
前記第２半導体部品の前記複数の信号用第４電極は、平面視において、前記第２側面から近い側から遠い側に向かう第２方向に沿って配列される、第１０電極、第１１電極、および第１２電極を含み、
前記第１半導体部品の前記第７電極は、前記複数の第３配線経路および前記複数の第４配線経路のうちの一方を介して前記第２半導体部品の前記第１０電極と電気的に接続され、
前記第１半導体部品の前記第８電極は、前記複数の第３配線経路および前記複数の第４配線経路のうちのいずれかを介して前記第２半導体部品の前記第１１電極と電気的に接続され、
前記第１半導体部品の前記第９電極は、前記複数の第３配線経路および前記複数の第４配線経路のうちの他方を介して前記第２半導体部品の前記第１２電極と電気的に接続されている、半導体装置。
【請求項１３】
請求項７において、
前記インタポーザは、
第１面と前記第２面との間に位置する第３面、前記第３面の反対側に位置し、かつ、前記第３面と前記第２面との間に設けられた第４面、および前記第３面および前記第４面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
平面視において、複数のスルーホール配線のうちの一部は、前記複数の信号用第１電極および前記複数の信号用第３電極のうちの一部と重なっている、半導体装置。
【請求項１４】
請求項１において、
前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
平面視において、前記複数の第１信号配線、前記複数の第３信号配線、および前記複数の第４信号配線がもうけられた領域では、前記複数のビア配線は、前記複数の第１信号配線、前記複数の第３信号配線、および前記複数の第４信号配線のうちの隣り合う二本の配線の間に、前記二本の配線との延在方向に沿って並んでいる、半導体装置。
【請求項１５】
請求項２において、
前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
前記複数の配線層のそれぞれにおいて、
前記複数のビア配線のうち、前記第１信号配線経路の一部分を構成する複数の第１ビア配線は、前記複数のビア配線のうち、前記第１半導体部品または前記第２半導体部品に基準電位を供給する複数の第２ビア配線の間に配置されている、半導体装置。
【請求項１６】
請求項１において、
前記第２半導体部品は、メモリ回路を有し、
前記第１半導体部品は、前記第２半導体部品の前記メモリ回路の動作を制御する制御回路、および演算処理回路を有し、
前記第１半導体部品が備える前記複数の信号用第１電極と前記複数の信号用第２電極との間には、前記第１半導体部品に電源電位を供給する第１電源電極と、前記第１半導体部品に基準電位を供給する第１基準電位電極と、が配置されている、半導体装置。
【請求項１７】
請求項１において、
第３面、前記第３面の反対側に位置する第４面、前記第３面に設けられた複数のインタポーザ接続用端子、および前記第４面に設けられた複数の外部端子を備える配線基板、を更に有し、
前記インタポーザは、前記第２面が前記配線基板の前記第３面と対向した状態で、前記配線基板の前記第３面上に搭載されている、半導体装置。
【請求項１８】
複数の半導体部品が搭載される第１面、前記第１面の反対側に位置する第２面、および前記第１面に設けられた複数の部品接続用端子を備えるインタポーザと、
第１主面、前記第１主面と交差する第１側面、および前記第１主面に設けられた複数の第１部品電極を備え、前記第１主面と前記インタポーザの前記第１面とが対向した状態で前記インタポーザの前記第１面上に搭載される第１半導体部品と、
第２主面、前記第２主面と交差する第２側面、および前記第２主面に設けられた複数の第２部品電極を備え、前記第２主面と前記インタポーザの前記第１面とが対向し、かつ、前記第２側面と前記第１半導体部品の前記第１側面とが対向した状態で前記インタポーザの前記第１面上に搭載される第２半導体部品と、
を有し、
前記インタポーザは、
第１面と前記第２面との間に設けられた第３面、前記第３面の反対側に位置し、かつ、前記第３面と前記第２面との間に設けられた第４面、および前記第３面および前記第４面のうちの一方から他方までを貫通している設けられた複数のスルーホール配線を備えるコア絶縁層と、
前記第１面と前記コア絶縁層との間に設けられた複数の第１面側配線層と、
前記第２面と前記コア絶縁層との間に設けられた複数の第２面側配線層と、
前記複数のスルーホール配線を介して前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第１信号配線経路と、
前記複数のスルーホール配線を介さずに前記第１半導体部品と前記第２半導体部品とを電気的に接続する複数の第２信号配線経路と、
を備え、
前記第１半導体部品の前記複数の第１部品電極は、前記複数の第１信号配線経路に接続される複数の信号用第１電極、および前記複数の第２信号配線経路に接続される複数の信号用第２電極を有し、
前記第２半導体部品の前記複数の第２部品電極は、前記複数の第１信号配線経路を介して前記第１半導体部品の前記複数の信号用第１電極に接続される複数の信号用第３電極、および前記複数の第２信号配線経路を介して前記複数の信号用第２電極に接続される複数の信号用第４電極を有し、
前記第１半導体部品の前記複数の信号用第１電極は、平面視において、前記第１側面に近い側から前記第１側面から遠い側に向かう第１方向に沿って配列される、第１電極、第２電極、および第３電極を含み、
前記第２半導体部品の前記複数の信号用第３電極は、平面視において、前記第２側面に近い側から前記第２側面から遠い側に向かう第２方向に沿って配列される、第４電極、第５電極、および第６電極を含み、
前記第１半導体部品の前記第１電極は、前記第２半導体部品の前記第６電極と電気的に接続され、前記第１半導体部品の前記第２電極は、前記第２半導体部品の前記第５電極と電気的に接続され、前記第１半導体部品の前記第３電極は、前記第２半導体部品の前記第４電極と電気的に接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品がインタポーザを介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１５−５０３１４号公報（特許文献１）には、配線基板のチップ搭載面に配線フィルムを張り付け、配線フィルム上に複数の半導体チップを対向配置する実施態様が記載されている。【０００３】
また、下記非特許文献１の図１には、第１の半導体部品と第２の半導体部品とが、複数のスルーホール配線を有する配線基板を介して電気的に接続された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−５０３１４号公報
【非特許文献】
【０００５】
【非特許文献１】Ｔａｉｊｉ  Ｓａｋａｉ、外９名、“Ｄｅｓｉｇｎ ａｎｄ Ｄｅｍｏｎｓｔｒａｔｉｏｎ  ｏｆ  Ｌａｒｇｅ  ２．５Ｄ  Ｇｌａｓｓ  Ｉｎｔｅｒｐｏｓｅｒ  ｆｏｒ  Ｈｉｇｈ  Ｂａｎｄｗｉｄｔｈ  Ａｐｐｌｉｃａｔｉｏｎｓ”、Ｐｒｏｃｅｅｄｉｎg  ｏｆ  ｔｈｅ  ＩＥＥＥ  ＣＰＭＴ  Ｓｙｍｐｏｓｉｕｍ  Ｊａｐａｎ  ２０１４、Ｐ．１３８−Ｐ．１４１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数の半導体部品を、インタポーザを介して互いに電気的に接続して、半導体部品間で信号伝送を行う技術がある。また、インタポーザに複数の配線層を設けると、複数の半導体部品間を接続する配線を引き回し易くなるので、配線経路の数を増やすことができる。しかし、上記した配線経路の数を増やすために、インタポーザに設けられる複数の配線の配置密度を増加させると、信号伝送の信頼性の観点から課題があることが判った。【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、インタポーザを介して互いに電気的に接続される第１半導体部品および第２半導体部品を有する。上記インタポーザは、複数の第１信号配線経路と、上記複数の第１信号配線経路のそれぞれより経路距離が短い複数の第２信号配線経路と、を有する。また、上記第１半導体部品は、第１方向に沿って順に配列される、第１電極、第２電極、および第３電極を備える。また、上記第２半導体部品は、上記第１方向に沿って順に配列される、第４電極、第５電極、および第６電極を含む。また、上記第１電極は、上記第１信号配線経路を介して上記第４電極と接続され、上記第２電極は、上記第１信号配線経路を介して上記第５電極と接続され、上記第３電極は、上記第１信号配線経路を介して上記第６電極と接続される。
【発明の効果】
【０００９】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態である半導体装置の上面図である。
【図２】図１に示す半導体装置の下面図である。
【図３】図１のＡ−Ａ線に沿った断面図である。
【図４】図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
【図５】図３に示すインタポーザの周縁部の一部の拡大断面図である。
【図６】図４に示すロジックチップとメモリチップとを接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。
【図７】図６に示す複数の電極、複数のスルーホール配線、および複数の電極間を電気的に接続する配線の平面的なレイアウトの例を模式的に示す説明図である。
【図８】図８は、図７に示す複数のスルーホール配線間を電気的に接続する配線のレイアウトの例を模式的に示す説明図である。
【図９】図５〜図８に示す半導体装置に対する変形例である半導体装置の要部を模式的に示す断面図である。
【図１０】図９に示すインタポーザが備える第１層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１１】図９に示すインタポーザが備える第２層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１２】図９に示すインタポーザが備える第３層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１３】図９に示すインタポーザが備える第４層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１４】図９に示すインタポーザが備える第５層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１５】図９に示すインタポーザが備える第６層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１６】図９に示すインタポーザが備える第７層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１７】図９に示すインタポーザが備える第８層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。
【図１８】図１６のＡ部の拡大平面図である。
【図１９】図１６および図１７に示す信号伝送用の配線のレイアウトを模式的に示す拡大平面図である。
【図２０】図４に示す半導体装置に対する変形例である半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
【図２１】図２０に示す回路構成における電源配線および基準電位配線の接続方法の例を模式的に示す説明図である。
【図２２】図２１に対する変形例を示す説明図である。
【図２３】図２１に示すロジックチップの電極の配列例を示す要部拡大断面図である。
【図２４】図２２に示すロジックチップの電極の配列例を示す要部拡大断面図である。
【図２５】図２１に対する変形例を示す断面図である。
【図２６】図１〜図２５を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【図２７】図６に対する検討例を示す説明図である。
【発明を実施するための形態】
【００１１】
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１２】
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
【００１３】
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００１４】
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００１５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
【００１６】
＜インタポーザについて＞
半導体パッケージの態様の一つとして、半導体チップ、あるいは複数の半導体チップが積層された半導体チップ積層体などの半導体部品が、配線基板上に搭載された半導体装置がある。また近年、半導体部品に対する小型化の要求、あるいは高性能化の要求に対応して、半導体部品が有する電極は高密度化する傾向にある。多数の電極が高密度で配列された半導体部品を配線基板に搭載する場合、半導体部品が備える複数の電極と配線基板が備える複数の端子とを、対向配置させて、半田などの導電性部材を介して電気的に接続する、所謂フリップチップ接続方式で搭載する場合が多い。
【００１７】
しかし、フリップチップ接続方式の場合、半導体部品が備える複数の電極の配置密度と、配線基板が備える配置密度とを一致させる必要があるが、上記複数の電極と上記複数の端子のそれぞれを対向配置させることが難しい場合がある。この対策として、半導体部品と配線基板との間にインタポーザ（中継基板）を設け、インタポーザにおいて配線の引き回しを行うことで、半導体部品と配線基板とを、インタポーザを介して電気的に接続する方法が有効である。
【００１８】
また、一つの半導体パッケージ内に複数の半導体部品を搭載し、複数の半導体部品間で信号伝送を行う技術がある。例えば、以下の説明において、例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップ（第２半導体部品）と、メモリチップのメモリ回路の動作を制御する制御回路や演算処理回路が形成されたロジックチップ（第１半導体部品）と、を有する。このように一つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。
【００１９】
本願発明者は、ＳｉＰタイプの半導体装置において、インタポーザ上に複数の半導体部品を搭載する技術について検討を行っている。以下の説明において説明する半導体装置が有するメモリチップとロジックチップとは、インタポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。
【００２０】
ＳｉＰタイプの半導体装置では、一つのパッケージ内に搭載された複数の半導体部品間で信号伝送を行う場合がある。この複数の半導体部品間を接続する複数の信号伝送経路には、複数の半導体部品間が接続されていれば、半導体パッケージの外部とは接続されていなくても良い信号伝送経路が多く含まれる。
【００２１】
この場合、複数の半導体部品間を接続する複数の信号伝送経路をインタポーザに設けることができれば、配線基板の配線の配置密度を低減させることができる。このため、配線基板の構造を単純化することができる。あるいは、信号伝送の信頼性の観点からは、信号伝送経路は短くすることが好ましい。特に、信号伝送の高速化を図る場合、信号伝送経路を短くすることにより、信号伝送の信頼性を向上させる効果が大きい。
【００２２】
ところが、半導体部品のそれぞれの端子数の増加に伴って、インタポーザに設けられる信号伝送経路の数を増加させると、インタポーザの各配線経路の引き回しが複雑化する。このため、例えば、インタポーザに形成された複数の信号伝送経路間のクロストークノイズの影響が増大する、などの理由により、信号伝送の信頼性が低下することが判った。そこで、本願発明者は、インタポーザに形成された複数の配線経路における伝送信頼性を向上させる技術について検討を行った。
【００２３】
以下、本願発明者が見出した上記課題に対する技術について、図面を用いて詳細に説明する。
【００２４】
＜半導体装置の概要＞
まず、図１〜図４を用いて本実施の形態の半導体装置の構造の概要について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ−Ａ線に沿った断面図である。また、図４は、図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
【００２５】
なお、図２および図３では、見易さのため、端子数を少なくして示している。しかし、端子の数は図２および図３に示す態様の他、種々の変形例がある。例えば、図２に示す半田ボール１１の数は、図２に示す数よりも多くても良い。特に本願では、複数の半導体チップ３０間を電気的に接続する配線経路の数を増加させた時に生じる課題を解決する技術について説明する。したがって、図３に示す複数の半導体チップ３０の端子数は、例えば、それぞれ１０００個を超えるような数である。
【００２６】
また、本実施の形態では、図３に示す配線基板１０およびインタポーザ２０Ａのそれぞれが複数の配線層を有している。しかし、図３では、見易さのため、各配線層に形成された複数の配線のうちの一部を模式的に示している。また、図４に示す例では、半導体装置ＰＫＧ１が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。
【００２７】
図１および図３に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板（パッケージ基板）１０、配線基板１０上に搭載されたインタポーザ（中継基板）２０Ａ、およびインタポーザ２０Ａ上に搭載された複数の半導体チップ（半導体部品）３０を有する。複数の半導体チップ３０は、インタポーザ２０Ａ上に並べて搭載されている。
【００２８】
なお、本実施の形態では、インタポーザ２０Ａ上に複数の半導体チップ３０が並べて搭載される例を取り上げて説明する。しかし、インタポーザ２０Ａ上に搭載される半導体部品は、半導体チップ３０には限定されず、種々の変形例がある。例えば、複数の半導体チップが積層された半導体チップ積層体（半導体部品）、あるいは、半導体チップが配線基板などの配線材に搭載された半導体パッケージ（半導体部品）をインタポーザ２０Ａ上に搭載される複数の半導体チップ３０のそれぞれ、または複数の半導体チップ３０のうちの一部と置き換えても良い。
【００２９】
詳しくは、本実施の形態では、インタポーザ２０Ａに搭載される複数の半導体部品の例として、複数の半導体部品のうちの一つが、メモリ回路を備えるメモリチップ３０Ａであり、他の一つが、上記メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂ例を取り上げて説明する。しかし、例えば、図３に示すメモリチップ３０Ａに代えて、複数枚のメモリチップが積層された積層体をインタポーザ２０Ａに搭載しても良い。また例えば、図３に示すメモリチップ３０Ａに代えて、複数枚のメモリチップ、および複数枚のメモリチップの動作を制御する制御回路を備えるコントローラチップが積層された積層体をインタポーザ２０Ａに搭載しても良い。また、複数種類の半導体チップが積層される場合、その積層順序は特に限定されない。さらに、図３に示すメモリチップ３０Ａに代えて、１枚、または複数枚のメモリチップ（およびコントローラチップ）が図示しない配線基板（パッケージ基板）に電気的に接続され、配線基板に複数の外部端子が形成されている半導体パッケージをインタポーザ２０Ａに搭載しても良い。
【００３０】
また、図２に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面１０ｂには、半導体装置ＰＫＧ１の外部端子である複数の半田ボール（外部端子）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子）１２（図３参照）に接続されている。
【００３１】
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
【００３２】
また、図３に示すように、配線基板１０は、インタポーザ２０Ａを介して複数の半導体チップ３０が搭載された上面（面、チップ搭載面）１０ｔ、上面１０ｔとは反対側の下面（面、実装面）１０ｂ、および上面１０ｔと下面１０ｂの間に配置された側面１０ｓを有する。また、配線基板１０は、図１に示すように平面視において四角形の外形形状を成す。
【００３３】
また、図３に示すように、インタポーザ２０Ａは、複数の半導体チップ（半導体部品）３０が搭載された上面（面、チップ搭載面）２０ｔ、上面２０ｔとは反対側の下面（面、実装面）２０ｂ、および上面２０ｔと下面２０ｂの間に配置された側面２０ｓを有する。また、インタポーザ２０Ａは、図１に示すように平面視において四角形の外形形状を成す。
【００３４】
また、図３に示すように、複数の半導体チップ３０のそれぞれは、表面（主面、上面）３０ｔ、表面３０ｔとは反対側の裏面（主面、下面）３０ｂ、および、表面３０ｔと裏面３０ｂとの間に位置する側面３０ｓを有する。また、複数の半導体チップ３０のそれぞれは、図１に示すように平面視において四角形の外形形状を成す。
【００３５】
本実施の形態の例では、複数の半導体チップ３０のうちの一つは、メモリ回路を備えるメモリチップ３０Ａであり、他の一つは、上記メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂである。また、本実施の形態の例では、メモリチップ３０Ａおよびロジックチップ３０Ｂのそれぞれは、インタポーザ２０Ａに直接的に接続されている。言い換えれば、メモリチップ３０Ａとインタポーザ２０Ａとの間、およびロジックチップ３０Ｂとインタポーザ２０Ａとの間には、基板や他のチップ部品が挿入されていない。
【００３６】
また、図４に示すように、本実施の形態の半導体装置ＰＫＧ１は、ロジックチップ３０Ｂとメモリチップ３０Ａとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ３０Ａは、ロジックチップ３０Ｂとの間で通信するデータを記憶する主記憶回路（記憶回路）を備えている。また、ロジックチップ３０Ｂには、メモリチップ３０Ａの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図４では、一例として演算処理回路や制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。ただし、コア回路ＣＯＲＥ１に含まれる回路は、上記以外の
回路が含まれていても良い。例えば、ロジックチップ３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、メモリチップ３０Ａの主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。
【００３７】
また、ロジックチップ３０Ｂには、外部機器４０との間で信号の入出力を行う外部インタフェース回路（入出力回路、外部入出力回路）ＩＦ１が形成されている。外部インタフェース回路ＩＦ１には、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが接続される。また、外部インタフェース回路ＩＦ１は、コア回路ＣＯＲＥ１とも接続され、コア回路ＣＯＲＥ１は、外部インタフェース回路ＩＦ１を介して外部機器４０との間で信号を伝送することができる。
【００３８】
また、ロジックチップ３０Ｂには、内部機器（例えば、メモリチップ３０Ａ）との間で信号の入出力を行う内部インタフェース回路（入出力回路、内部入出力回路）ＩＦ２が形成されている。内部インタフェース回路ＩＦ２には、データ信号を伝送するデータ線（信号線）ＤＱ、およびアドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線（信号線）ＣＭＤが接続されている。データ線ＤＱ、および制御信号線ＣＭＤは、それぞれメモリチップ３０Ａの内部インタフェース回路ＩＦ２に接続されている。
【００３９】
また、ロジックチップ３０Ｂには、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位が供給される電源回路ＤＲＶ１を備えている。図４に示す例では、電源回路ＤＲＶ１には、電源電位を供給する電源線ＶＤ１と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位は、半導体装置ＰＫＧ１の外部に設けられた電源５０から電源回路ＤＲＶ１を経由して、各回路に供給される。
【００４０】
なお、図４では、一対の電源線ＶＤ１と基準電位線ＶＳ１がロジックチップ３０Ｂに接続される例を示しているが、ロジックチップ３０Ｂに供給される電位は、上記二種類には限定されない。例えば、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの外部インタフェース回路ＩＦ１を駆動する電圧が供給される、外部インタフェース用電源回路と、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１を駆動する電圧が供給される、コア用電源回路とが含まれていても良い。また、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電圧が供給される、内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ３０Ｂには、互いに異なる複数の電源電位を供給する複数の電源線ＶＤ１が接続される。
【００４１】
また、図４に示す基準電位線ＶＳ１に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１に供給される電位は、接地電位以外の電位であっても良い。
【００４２】
ロジックチップ３０Ｂのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３０に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップ３０Ｂに図４に示す主記憶回路を形成すれば、ロジックチップ３０Ｂ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップ３０Ｂとは別の半導体チップ３０（すなわち、メモリチップ３０Ａ）に主記憶回路を形成することで、ロジックチップ３０Ｂの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ３０Ａを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。
【００４３】
また、図４に示す例では、メモリチップ３０Ａは、主記憶回路を備えている。図４では主記憶回路をメモリチップ３０Ａのコア回路（主回路）ＣＯＲＥ２として示している。ただし、コア回路ＣＯＲＥ２に含まれる回路は、主記憶回路以外の回路が含まれていても良い。
【００４４】
また、メモリチップ３０Ａには、内部機器（例えば、ロジックチップ３０Ｂ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＩＦ２が形成されている。
【００４５】
また、メモリチップ３０Ａには、コア回路ＣＯＲＥ２を駆動するための電位が供給される電源回路ＤＲＶ２を備えている。図４に示す例では、電源回路ＤＲＶ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、電源線ＶＤ１に供給される電源電位、電源線ＶＤ２に供給される電源電位、および電源線ＶＤ３に供給される電源電位は、それぞれ半導体装置ＰＫＧ１の外部に設けられた電源５０から供給される。
【００４６】
なお、図４では、一対の電源線ＶＤ２と基準電位線ＶＳ１がメモリチップ３０Ａに接続される例を示している。また、図４に示す例では、内部インタフェース回路ＩＦ２を駆動する電源電位が供給される電源線ＶＤ３、および基準電位線ＶＳ２のそれぞれを介してロジックチップ３０Ｂとメモリチップ３０Ａとが電気的に接続されている。ただし、メモリチップ３０Ａに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電源電位と、メモリチップ３０Ａの内部インタフェース回路ＩＦ２を駆動する電源電位とが、それぞれ独立して供給されても良い。
【００４７】
また、図４に示す例では、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する複数の伝送経路には、データ線ＤＱおよび制御信号線ＣＭＤの他、基準電位線ＶＳ２が含まれる。この基準電位線ＶＳ２は例えばデータ線ＤＱによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線ＶＳ２には、基準電位として例えば接地電位が供給される。基準電位線ＶＳ２および基準電位線ＶＳ１にそれぞれ接地電位を供給する場合には、基準電位線ＶＳ２と基準電位線ＶＳ１とを接続した方が、電位が安定する。したがって、図４に点線を付して示すように、基準電位線ＶＳ２と基準電位線ＶＳ１とがインタポーザ２０Ａにおいて接続されていることが好ましい。ただし、リファレンス用の基準電位線ＶＳ２は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用しても良い。
【００４８】
また、図４に示す例では、メモリチップ３０Ａに電源電位を供給する電源線ＶＤ２、およびメモリチップ３０Ａに基準電位を供給する基準電位線ＶＳ１は、それぞれロジックチップ３０Ｂを経由せずにメモリチップ３０Ａに接続されている。ただし、図４に対する変形例としては、電源線ＶＤ１および基準電位線ＶＳ１がロジックチップ３０Ｂを経由してメモリチップ３０Ａに接続されていても良い。
【００４９】
＜各部品の構成＞
次に、図１〜図４に示す半導体装置ＰＫＧ１を構成する主な部品について順に説明する。図５は、図３に示すインタポーザの周縁部の一部の拡大断面図である。
【００５０】
図１〜図５に示す配線基板１０は、半導体装置ＰＫＧ１と実装基板６０（図４参照）との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側を電気的に接続する複数の配線層（図３に示す例では８層）を有する。各配線層に設けられた、複数の配線１３は、複数の配線１３間、および隣り合う配線層間を絶縁する絶縁層１４に覆われている。
【００５１】
図３に示す配線基板１０は、積層された複数の配線層を備える、所謂、多層配線基板である。図３に示す例では、配線基板１０は上面１０ｔ側から順に、配線層Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、および配線層Ｌ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線１３などの導体パターンを有し、隣り合う導体パターンは、絶縁層１４により覆われている。ただし、配線基板１０が備える配線層の数は、図３に示す例に限定されず、例えば、８層よりも少なくても良いし、８層よりも多くても良い。
【００５２】
また、図３に示す例では、配線基板１０は、コア層（コア材、コア絶縁層、絶縁層）１４ｃを基材として、コア層１４ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層１４ｃは、配線基板１０の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。また、コア層１４ｃの上面および下面のそれぞれに積層される絶縁層１４は、例えば熱硬化性樹脂などの有機絶縁材料から成る。また、コア層１４ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。ただし、図３に対する変形例として、コア層１４ｃを有していない、所謂、コアレス基板を用いても良い。
【００５３】
また、配線基板１０は、各配線層の間に設けられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５を有する。また、配線基板１０の上面１０ｔには、複数のボンディングパッド（端子、インタポーザ搭載面側端子、電極）１６（図５参照）が形成されている。なお、配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層Ｌ１）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。
【００５４】
一方、配線基板１０の下面１０ｂには、複数のランド（外部端子、半田接続用パッド）１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図４に示す実装基板６０と半導体装置ＰＫＧ１とは、図３に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。
【００５５】
これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。
【００５６】
また、図３に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図３に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に例えばメッキ法により形成された金（Ａｕ）膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状（棒状）に形成する場合もある。
【００５７】
また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜（ソルダレジスト膜）１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。
【００５８】
また、図３に示すように、半導体装置ＰＫＧ１は、配線基板１０上に搭載されるインタポーザ２０Ａを有している。インタポーザ２０Ａは、下面２０ｂが配線基板１０の上面１０ｔと対向するように配線基板１０の上面１０ｔ上に搭載されている。インタポーザ２０Ａは、配線基板１０と複数の半導体チップ３０との間に介在する中継基板である。また、本実施の形態のインタポーザ２０Ａは、複数の半導体チップ３０同士を電気的に接続する配線経路を備えた中継基板である。言い換えれば、本実施の形態のインタポーザ２０Ａは、半導体チップ３０と配線基板１０とを電気的に接続する機能と、インタポーザ２０Ａに搭載される複数の半導体チップ３０同士を電気的に接続する機能を備えている。
【００５９】
また、図５に示すように、インタポーザ２０Ａは、積層された複数の配線層を備える、所謂、多層配線基板である。図５に示す例では、インタポーザ２０Ａは上面２０ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、および配線層Ｍ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線２２などの導体パターンを有し、隣り合う導体パターンは、絶縁層２１により覆われている。ただし、インタポーザ２０Ａが備える配線層の数は、図３に示す例に限定されず、例えば、８層よりも少なくても良いし、８層よりも多くても良い。
【００６０】
また、図５に示す例では、インタポーザ２０Ａは、コア層（コア材、コア絶縁層、絶縁層）２１ｃを基材として、コア層２１ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層２１ｃは、インタポーザ２０Ａの基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。
【００６１】
また、コア層２１ｃの上面および下面のそれぞれに積層される絶縁層２１は、例えば熱硬化性樹脂などの有機絶縁材料から成る。あるいは、絶縁層２１は、例えば二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）で形成されていても良い。無機絶縁材料で絶縁層２１を形成した場合、各配線層の下地を構成する絶縁層２１の平坦性を向上させることができるので、複数の配線２２の配線幅を小さくしたり、複数の配線２２の配置密度を配線基板１０の配線１３の配置密度より高くしたりできる。また、コア層２１ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。
【００６２】
また、インタポーザ２０Ａが備える複数の配線層は、層間導電路である、ビア配線２３やスルーホール配線２４を介して電気的に接続されている。詳しくは、コア層２１ｃは上面２１ｔおよび上面２１ｔの反対側に位置する下面２１ｂを備える。また、コア層２１ｃは、上面２１ｔおよび下面２１ｂのうちの一方から他方に向かって貫通する複数のスルーホール、および複数のスルーホールに導体を埋め込むことにより形成された複数のスルーホール配線２４を有する。この複数のスルーホール配線２４のそれぞれは、コア層２１ｃの上面２１ｔに設けられた配線層Ｍ４と、コア層２１ｃの下面２１ｂに設けられた配線層Ｍ５とを電気的に接続する層間導電路となる。
【００６３】
また、コア層２１ｃの上面２１ｔ側に積層された配線層Ｍ４、配線層Ｍ３、配線層Ｍ２、および配線層Ｍ１のそれぞれは、複数のビア配線２３を介して互いに電気的に接続されている。また、コア層２１ｃの下面２１ｂ側に積層された配線層Ｍ５、配線層Ｍ６、配線層Ｍ７、および配線層Ｍ８のそれぞれは、複数のビア配線２３を介して互いに電気的に接続されている。なお、インタポーザ２０Ａとしての形状を維持できる範囲内であれば、インタポーザ２０Ａが備える配線層の配置の変形例として、コア層２１ｃの上面２１ｔ側に積層された配線層の層数と、コア層２１ｃの下面２１ｂ側に積層された配線層の層数と、が異なっていても良い。例えば、コア層２１ｃの上面２１ｔ側に積層された配線層の層数の方がコア層２１ｃの下面２１ｂ側に積層された配線層の層数より多い場合、スルーホール配線２４を介在させない配線経路の配線層数を増加させつつ、かつインタポーザ２０Ａの厚さを薄くできる。
【００６４】
ビア配線２３は、例えば以下のように形成される。まず、下地の配線層を覆うように絶縁層２１を設けた後、絶縁層２１の一部分に開口部を設けて下地の配線層の一部分を露出させる。そしてこの開口部に導体を埋め込むことで、ビア配線２３が形成される。また、ビア配線２３を形成した後、ビア配線２３上に別の配線層を積層することで、上層の配線層と下層の配線層とが電気的に接続される。
【００６５】
また、インタポーザ２０Ａの上面１０ｔには、複数の上面端子（ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子）２５（図５参照）が形成されている。そして、複数の上面端子２５のそれぞれは、例えば半田から成るバンプ電極３５を介して半導体チップ３０の電極（表面電極、部品電極、パッド）３３と電気的に接続されている。なお、図５に示す例では、上面端子２５に接続されるビア配線２３は、上面端子２５の直下（厚さ方向に重なる位置）に形成されている。この場合、ビア配線２３と上面端子２５とを接続するためのスペースが不要になるので、複数の上面端子２５の配置密度を高くすることができる。ただし、図示は省略するが、図５に対する変形例として、上面端子２５とビア配線２３とを接続する目的で、配線層Ｍ１に上面端子２５に接続される引出配線（図示は省略）を形成し、引出配線を介してビア配線２３と上面端子２５を接続しても良い。この場合、図５に示す例と比較して、複数の上面端子２５の配置密度は低下するが、上面端子２５の加工性は向上するので、上面端子２５の加工精度を向上させることができる。
【００６６】
なお、本実施の形態では、図５に示すバンプ電極３５として半田からなるボール状の電極を用いる例を示している。しかし、バンプ電極３５の構造は種々の変形例がある。例えば、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）をバンプ電極３５として用いても良い。
【００６７】
また、インタポーザ２０Ａの下面１０ｂには、複数の下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）２６が形成されている。複数の下面端子２６のそれぞれは、例えば半田などから成るバンプ電極２７を介して配線基板１０の複数のボンディングパッド１６のそれぞれと電気的に接続されている。
【００６８】
また、図５に示す例では、下面端子２６に接続されるビア配線２３は、下面端子２６の直上（厚さ方向に重なる位置）に形成されている。この場合、ビア配線２３と下面端子２６とを接続するためのスペースが不要になるので、複数の下面端子２６の配置密度を高くすることができる。例えば、図５に示す例では、下面端子２６の表面積は、上面端子２５の表面積より大きい。ただし、図５に対する変形例としては、上記した配線層Ｍ１の変形例と同様に、下面端子２６とビア配線２３とを接続する目的で、配線層Ｍ８に下面端子２６に接続される引出配線（図示は省略）を形成し、引出配線を介してビア配線２３と下面端子２６を接続しても良い。この場合、図５に示す例と比較して、複数の下面端子２６の配置密度は低下するが、下面端子２６の加工性は向上する。
【００６９】
また、図５に示す例では、複数の上面端子２５および複数の下面端子２６のそれぞれは、絶縁膜には覆われず、絶縁層２１から露出している。ただし、図５に対する変形例としては、複数の上面端子２５を覆う絶縁膜（ソルダレジスト膜）および複数の下面端子２６を覆う絶縁膜（ソルダレジスト膜）をそれぞれ設けても良い。この場合、絶縁膜には開口部が形成され、開口部において、複数の上面端子２５および複数の下面端子２６のそれぞれの一部分が絶縁膜から露出していれば、上面端子２５にバンプ電極３５を、下面端子２６にバンプ電極２７を、それぞれ接続できる。
【００７０】
なお、インタポーザ２０Ａには上記した配線層の数の変形例の他、種々の変形例が存在する。例えば、図５に対する変形例として、コア層２１ｃを有していない、所謂、コアレス基板を用いても良い。また、図５に対する別の変形例として、珪素（Ｓｉ）などの半導体基板を基材として、半導体基板の主面上に複数の配線層を積層した、所謂、シリコンインタポーザを用いても良い。
【００７１】
ただし、複数の配線層を備える配線基板を形成する場合、複数の配線それぞれの配線幅、および複数の配線の配置間隔を低減するためには、各配線層の平坦度を向上させる必要がある。一般に、ビルドアップ工法により配線層を積層する場合、積層される配線層の数が増加する程、上層の配線層の平坦度を確保することが難しくなる。そこで、本実施の形態のように、コア層２１ｃを設け、コア層２１ｃの上面２１ｔおよび下面２１ｂにそれぞれ配線層を積層する方法は、配線層の数を増加させ、かつ、各配線層の平坦度を向上させられる点で好ましい。
【００７２】
また、図３に示すように、半導体装置ＰＫＧ１は、インタポーザ２０Ａの上面２０ｔ上に搭載される複数の半導体チップ３０を備えている。複数の半導体チップ３０のそれぞれは、図５に示すように、主面３１ｔを有するシリコン基板（基材）３１と、主面３１ｔ上に配置された配線層３２とを有する。なお、図５では、見易さのため、一層の配線層３２を示しているが、例えば、図５に示す配線層３２には、インタポーザ２０Ａの配線層Ｍ１、Ｍ２、Ｍ３よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層３２のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
【００７３】
また、複数の半導体チップ３０のそれぞれが備えるシリコン基板３１の主面３１ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層３２の複数の配線を介して表面３０ｔ側に形成された複数の電極３３と電気的に接続されている。
【００７４】
また、本実施の形態では、複数の半導体チップ３０のそれぞれは、表面３０ｔとインタポーザ２０Ａの上面２０ｔとが対向した状態で、インタポーザ２０Ａの上面２０ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ３０と、インタポーザ２０Ａとが電気的に接続される。
【００７５】
半導体チップ３０の配線層３２上には、複数の電極（表面電極、部品電極、パッド）３３が形成されている。複数の電極３３のそれぞれの一部分は、半導体チップ３０の表面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３４から露出している。そして、電極３３は、電極３３の露出部分に接続されるバンプ電極３５を介してインタポーザ２０Ａの上面端子２５と電気的に接続されている。
【００７６】
また、本実施の形態では、図４に示すように、メモリチップ３０Ａに接続される複数の伝送経路のうちの一部は、配線基板１０とは接続されず、インタポーザ２０Ａを介してロジックチップ３０Ｂに接続される。図４に示す例では、データ線ＤＱおよび制御信号線ＣＭＤは配線基板１０とは電気的に分離されている。一方、メモリチップ３０Ａに接続される複数の伝送経路のうち、メモリチップ３０Ａの回路を駆動するための電源電位を供給する電源線ＶＤ２および基準電位線ＶＳ１は、配線基板１０と電気的に接続されている。なお、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する伝送経路のうち、信号線のリファレンス用に用いる基準電位線ＶＳ２は、配線基板１０と分離されていても良い。
【００７７】
＜半導体チップ間を電気的に接続する伝送経路の詳細＞
次に、図４に示すようにロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する信号伝送経路の詳細について説明する。図６は、図４に示すロジックチップとメモリチップとを接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。また、図７は、図６に示す複数の電極、複数のスルーホール配線、および複数の電極間を電気的に接続する配線の平面的なレイアウトの例を模式的に示す説明図である。また、図８は、図７に示す複数のスルーホール配線間を電気的に接続する配線のレイアウトの例を模式的に示す説明図である。
【００７８】
なお、図６〜図８は、配線経路（信号配線経路）ＷＰ１と配線経路（信号配線経路）ＷＰ２との接続方法（配線の引出方向と電極の配列の関係）の違いを説明する模式図である。このため、図６〜図８では、ロジックチップ３０Ｂおよびメモリチップ３０Ａが備える多数の電極のうちの一部、およびこれらの電極に接続される配線経路を模式的に示している。このため、インタポーザ２０Ａが備える配線経路の数は、図６〜図８に示す例には限定されず、図６〜図８に示す例より多くても良い。
【００７９】
また、図６では、複数の配線経路ＷＰ２のそれぞれ、および複数の配線経路ＷＰ１のそれぞれが、異なる配線層で引き回された断面図になっている。しかし、一つの配線層において複数の配線経路ＷＰ２または複数の配線経路ＷＰ１が引き回されていても良い。また、図７および図８では、配線経路ＷＰ１や配線経路ＷＰ２（図７参照）の平面的な位置関係を示している。図７は、複数のスルーホール配線２４が設けられたコア層２１ｃ（図５参照）より上層側の４層分の配線層のレイアウトを示し、図８は、複数のスルーホール配線２４が設けられたコア層２１ｃより下層側の４層分の配線層のレイアウトを示している。また、図７および図８では、半導体チップ３０の位置を二点鎖線で示している。
【００８０】
また、図５に示すように、インタポーザ２０Ａの第１層目の配線層には、複数の上面端子２５が形成されており、半導体チップ３０の複数の電極３３は、複数の上面端子２５のそれぞれと対向する位置に配置されている。しかし、図７では、複数の電極３３と複数の配線経路との平面的な位置関係を示すため、複数の電極３３について実線で示している。したがって、インタポーザ２０Ａの上面２０ｔ（図５参照）では、図７に示す複数の電極３３と重なる位置に、複数の上面端子２５（図５参照）が設けられている。
【００８１】
また、以下の説明において、複数の第１グループ電極（内側電極、信号用電極、短距離接続用電極）ＧＬ１、ＧＭ１、および複数の第２グループ電極（外側電極、信号用電極、迂回接続用電極）ＧＬ２、ＧＭ２という用語を用いて説明する。上記した「第１グループ電極」および「第２グループ電極」は、以下のように区別される。すなわち、図６に示す複数の第１グループ電極ＧＬ１、ＧＭ１は、配線経路ＷＰ２を介して互いに電気的に接続される電極である。図６および図７に示すメモリチップ３０Ａが有する複数の電極３３のうち、複数の配線経路ＷＰ２に接続される複数の第１グループ電極ＧＭ１のそれぞれは、インタポーザ２０Ａの上面２０ｔ（図６参照）において、複数の第２グループ電極ＧＭ２より相対的に内側（上面２０ｔの中心側）の領域に配置される。同様に、図６および図７に示すロジックチップ３０Ｂが有する複数の電極３３のうち、複数の配線経路ＷＰ２に接続される複数の第１グループ電極ＧＬ１のそれぞれは、インタポーザ２０Ａの上面２０ｔにおいて、複数の第２グループ電極ＧＬ２より相対的に内側（上面２０ｔの中心側）の領域に配置される。このため、第１グループ電極ＧＬ１、ＧＭ１について、「内側」電極と称することもできる。一方、第２グループ電極ＧＬ２、ＧＭ２について「外側」電極と称することもできる。
【００８２】
また、図６に示す複数の第２グループ電極ＧＬ２、ＧＭ２は、後述する迂回配線経路である配線経路ＷＰ１を介して互いに電気的に接続される電極である。図６および図７に示すメモリチップ３０Ａが有する複数の電極３３のうち、複数の配線経路ＷＰ１に接続される複数の第２グループ電極ＧＭ２のそれぞれは、インタポーザ２０Ａの上面２０ｔ（図６参照）において、複数の第１グループ電極ＧＭ１より相対的に外側（上面２０ｔの周縁部側）の領域に配置される。また、図６および図７に示すロジックチップ３０Ｂが有する複数の電極３３のうち、複数の配線経路ＷＰ１に接続される複数の第２グループ電極ＧＬ２のそれぞれは、インタポーザ２０Ａの上面２０ｔにおいて、複数の第１グループ電極ＧＬ１より相対的に外側（上面２０ｔの周縁部側）の領域に配置される。このため、第２グループ電極ＧＬ２、ＧＭ２について、「外側」電極と称する。
【００８３】
ただし、全ての第１グループ電極ＧＭ１、ＧＬ１とすべての第２グループ電極ＧＭ２、ＧＬ２とが明確に区画されていなくても良い。例えば、複数の第１グループ電極ＧＭ１、ＧＬ１が配置される領域と複数の第２グループ電極ＧＭ２、ＧＬ２が配置される領域との境界において、一部の第１グループ電極ＧＭ１、ＧＬ１が一部の第２グループ電極ＧＭ２、ＧＬ２より外側に配置されていても良い。
【００８４】
上記したように、ＳｉＰ型の半導体装置の例として、本実施の形態のように、ロジックチップ３０Ｂとメモリチップ３０Ａとが一つのパッケージ内に搭載された構成がある。このような構成のＳｉＰ型の半導体装置の性能を向上させるためには、ロジックチップ３０Ｂとメモリチップ３０Ａとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば、図４に示す信号伝送経路のうち、複数のデータ線ＤＱのそれぞれは、１Ｇｂｐｓ（毎秒１ギガビット）以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある（以下、高クロック化と記載する）。
【００８５】
また、ロジックチップ３０Ｂとメモリチップ３０Ａとの間の信号伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、上記したバス幅拡大化と高クロック化を組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。
【００８６】
例えば、図４に示すメモリチップ３０Ａに、ＨＢＭ(High Bandwidth Memory)と呼ばれるメモリを用いた場合、データバス幅は、１０２４ｂｉｔ以上になる。また、各端子の単位時間当たりの伝送回数は高クロック化され、各端子当たりの転送レートは、例えばそれぞれ１Ｇｂｐｓ以上になっている。
【００８７】
このように、半導体チップ３０間を電気的に接続する信号伝送経路が多数存在する場合に、配線基板１０上にインタポーザ２０Ａを設けず、配線基板１０のみで全ての信号伝送経路の引き回しを行った場合、配線基板１０の配線構造が複雑化する。例えば、配線基板１０の配線層数が３０層を超える場合も考えられる。そこで、半導体チップ３０間を電気的に接続する信号伝送経路が多数存在する場合には、これらの信号経路を配線基板とは別に設けた中継基板（インタポーザ）の配線層で接続する方法が有効である。詳しくは、本実施の形態のように、インタポーザ２０Ａを介してロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する方法が有効である。この場合、配線基板１０に設ける信号伝送経路の数を低減できるので、配線基板１０の構造を単純化できる。そして、半導体装置ＰＫＧ１の全体を考えた時に、配線層の層数（配線基板１０の配線層数とインタポーザ２０Ａの配線層数との合計）を低減できる。
【００８８】
しかし、信号伝送経路の数が増加すると、インタポーザ２０Ａ内に多くの信号伝送経路を高密度で配置することになる。このため、信号伝送の信頼性という観点で課題が生じることが判った。例えば、信号伝送経路の経路距離が長くなると、信号波形が減衰し易くなる。また、信号伝送経路の経路距離が長くなると、異なる信号伝送経路が隣り合って並走する距離が長く成り易い。この場合、並走する信号伝送経路の間のクロストークノイズの影響が大きくなる。
【００８９】
そこで、半導体チップ３０間を電気的に接続する信号伝送経路は、出来る限り最短距離で接続するように、一方の半導体チップ３０から他方の半導体チップ３０に向かって延びる配線を利用して接続されていることが好ましい。
【００９０】
例えば、図６に示す例では、ロジックチップ３０Ｂが有する複数の電極３３のうち、側面３０ｓ１側に設けられた複数の第１グループ電極ＧＬ１と、メモリチップ３０Ａが有する複数の電極３３のうち、側面３０ｓ２側に設けられた複数の第１グループ電極ＧＬ１と、のそれぞれは、一方の半導体チップ３０から他方の半導体チップ３０に向かって延びる配線（信号配線）２２Ｂを介して電気的に接続されている。
【００９１】
以下、ロジックチップ３０Ｂの側面３０ｓ１に近い側から遠い側に向かう方向ＤＬ１に沿って順に配列される電極ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４のそれぞれと、メモリチップ３０Ａの側面３０ｓ２に近い側から遠い側に向かう方向ＤＬ２に沿って順に配列される電極ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４のそれぞれとを接続する複数の配線経路ＷＰ２を用いて詳しく説明する。
【００９２】
複数の配線経路ＷＰ２を構成する複数の配線２２Ｂのそれぞれは、ロジックチップ３０Ｂと厚さ方向に重なる位置に一方の端部を有し、メモリチップ３０Ａに向かって延びる。また、複数の配線２２Ｂのそれぞれは、メモリチップ３０Ａと重なる位置に他方の端部を備えている。言い換えれば、複数の配線２２Ｂのそれぞれは、メモリチップ３０Ａと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ３０Ｂに向かって延び、ロジックチップ３０Ｂと厚さ方向に重なる位置に他方の端部を有する。さらに言い換えれば、配線２２Ｂのそれぞれは、メモリチップ３０Ａとロジックチップ３０Ｂとの間を直線的に接続するチップ間接続配線である。なお、図７に示すように、複数の配線２２Ｂのそれぞれは、互いに隣り合う電極の間を通過するため、電極の輪郭に沿って小さく迂回する迂回部分を含んでいる。上記した「直線的に接続する」には、電極などの小さい導体パターンとの接触を回避するために導体パターンの輪郭に沿って小さく迂回する部分を有する接続経路も含まれる。
【００９３】
配線経路ＷＰ２のように、一方の半導体チップ３０の直下から他方の半導体チップ３０の直下に向かって延びる配線２２Ｂを介して電極間を接続する場合、図６に示す配線経路ＷＰ１と比較して配線経路距離を短くすることができる。このため、配線経路ＷＰ２は、配線経路ＷＰ１と比較して信号波形が減衰し難い。また、配線経路ＷＰ２は、配線経路ＷＰ１と比較して、隣り合う配線経路間でのクロストークノイズの影響を小さくできる。
【００９４】
また、図６に示す例では、配線経路ＷＰ２は、複数のスルーホール配線２４が設けられたコア層２１ｃより下層側（下面２０ｂ側）の配線層Ｍ５、配線層Ｍ６、配線層Ｍ７、および配線層Ｍ８には形成されていない。図６に示す例では、複数の配線経路ＷＰ２のそれぞれは、コア層２１ｃより上層側（上面２０ｔ側）の配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、および配線層Ｍ４のうちのいずれか一層以上に形成されている。配線経路ＷＰ２のように、コア層２１ｃよりも上層側の配線層のみで接続した場合、配線経路ＷＰ１のように、コア層２１ｃよりも下層側の配線層を経由する配線経路と比較して、配線経路距離を短くすることができる。
【００９５】
また、信号伝送の信頼性を向上させる観点からは、配線経路ＷＰ２のように、配線経路距離を短くできる配線経路の数を増やすことが好ましい。また、配線経路ＷＰ２を高密度で配置することにより、信号伝送経路の数が増加した場合であっても、配線層数の増加を抑制できる。
【００９６】
多数の配線経路ＷＰ２の配置密度を向上させるためには、複数の配線経路ＷＰ２が互いに立体的に交差（以下、立体交差と記載する）する部分を低減することが好ましい。複数の配線経路ＷＰ２が互いに立体交差する場合、立体交差する部分には、複数のビア配線と複数の配線とが密集して配置される。この場合、配線経路ＷＰ２同士の接触を回避するため、効率的な配線レイアウトが阻害され、迂回用の配線や迂回用のビア配線の数が増加する。複数の配線経路ＷＰ２が互いに立体交差する部分を低減すれば、迂回配線やビア配線の数を低減し、配線経路ＷＰ２の配置密度を向上させることができる。
【００９７】
そこで、図６に示す複数の配線経路ＷＰ２に接続される複数の第１グループ電極ＧＬ１および複数の第１グループ電極ＧＭ１は、メモリチップ３０Ａとロジックチップ３０Ｂの中間地点を基準として、線対称になるように配列されている。
【００９８】
すなわち、複数の第１グループ電極ＧＬ１の内、ロジックチップ３０Ｂの側面３０ｓ１に最も近い列に設けられた電極ＰＬ１は、複数の第１グループ電極ＧＭ１のうち、メモリチップ３０Ａの側面３０ｓ２に最も近い列に設けられた電極ＰＭ１と接続されている。また、電極ＰＬ１の隣の列に設けられた電極ＰＬ２は、電極ＰＭ１の隣の列に設けられた電極ＰＭ２と接続されている。同様に、電極ＰＬ２の隣の列に設けられた電極ＰＬ３は、電極ＰＭ２の隣の列に設けられた電極ＰＭ３と接続され、電極ＰＬ３の隣の列に設けられた電極ＰＬ４は、電極ＰＭ３の隣の列に設けられた電極ＰＭ４と接続されている。
【００９９】
言い換えれば、複数の第１グループ電極ＧＬ１および第１グループ電極ＧＭ１は、互いに対向する側面３０ｓ１および側面３０ｓ２を基準として、側面３０ｓ１および側面３０ｓ２に近い側から第１列目、第２列目・・・の順で数えた時に、ロジックチップ３０Ｂの第ｎ列目の第１グループ電極ＧＬ１と、メモリチップ３０Ａの第ｎ列目の第１グループ電極ＧＭ１とがそれぞれ電気的に接続される。以下、このような電極の配列方法および接続方法を、ミラー配列方式と記載する。
【０１００】
上記のように、ミラー配列方式で複数の第１グループ電極ＧＬ１と複数の第１グループ電極ＧＭ１とを配列した場合、複数の第１グループ電極ＧＬ１と複数の第１グループ電極ＧＭ１とをランダムに接続する場合と比較して、複数の配線経路ＷＰ２のそれぞれが、互いに立体交差し難い。このため、ミラー配列方式を採用することにより、複数の配線経路ＷＰ２は高密度で配置可能になる。
【０１０１】
ただし、信号伝送経路の数が増加すると、ミラー配列方式で設けられた配線経路ＷＰ２のみで、全ての信号伝送経路を接続することが困難になる。例えば、図７に示す複数の第１グループ電極ＧＬ１および複数の第１グループ電極ＧＭ１を見て判るように、側面３０ｓ１、３０ｓ２から遠い位置にある第１グループ電極ＧＬ１、ＧＭ１電極に接続される配線経路ＷＰ２は、相対的に側面３０ｓ１、３０ｓ２に近い位置にある第１グループ電極ＧＬ１、ＧＭ１電極の間を通るように設けられる。
【０１０２】
例えば、複数の第１グループ電極ＧＬ１のうち、第４列目の電極ＰＬ４に接続される配線経路ＷＰ２は、電極ＰＬ４より側面３０ｓ１側に配置されている複数の電極ＰＬ３の間、複数の電極ＰＬ２の間、および複数の電極ＰＬ１の間を通るように設けられている。また、複数の第１グループ電極ＧＭ１のうち、第４列目の電極ＰＭ４に接続される配線経路ＷＰ２は、電極ＰＭ４より側面３０ｓ２側に配置されている複数の電極ＰＭ３の間、複数の電極ＰＭ２の間、および複数の電極ＰＭ１の間を通るように設けられている。
【０１０３】
このため、配線経路ＷＰ２の数が増加すれば、配線経路数の増加に応じて電極間の離間距離を大きくする必要が生じる。この結果、単位面積当たりに配置可能な電極の数が低下するので、複数の配線経路ＷＰ２の配置密度が低下することになる。すなわち、全ての信号伝送経路をミラー配列方式で設けられた配線経路ＷＰ２のみで接続するには、信号伝送経路の数に限界がある。
【０１０４】
そこで、必要な信号伝送経路の数が、配線経路ＷＰ２の数の限界を超えるような場合には、複数の信号伝送経路のうちの一部は、メモリチップ３０Ａとロジックチップ３０Ｂとを直線的に接続する経路から迂回させた、迂回配線経路で接続する必要がある。図６および図７に示す例では、複数の第２グループ電極ＧＬ２と複数の第２グループ電極ＧＭ２とを電気的に接続する複数の配線経路ＷＰ１が、迂回配線経路に相当する。
【０１０５】
図６に示すように、インタポーザ２０Ａが有する複数の配線経路ＷＰ１のそれぞれは、配線（信号配線）２２Ａ、配線（信号配線）２２Ｃおよび配線（信号配線）２２Ｄを含んでいる。複数の配線経路ＷＰ１を構成する複数の配線２２Ａのそれぞれは、ロジックチップ３０Ｂと厚さ方向に重なる位置に一方の端部を有し、メモリチップ３０Ａから遠ざかる方向に向かって延びる。また、複数の配線経路ＷＰ１を構成する複数の配線２２Ｃのそれぞれは、メモリチップ３０Ａと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ３０Ｂから遠ざかる方向に向かって延びる。また、複数の配線経路ＷＰ１を構成する複数の配線２２Ｄのそれぞれは、複数の配線２２Ａが形成される配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４および複数の配線２２Ｃが形成される配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４とは異なる配線層Ｍ５、Ｍ６、Ｍ７、Ｍ８に形成され、複数の配線２２Ａと複数の配線２２Ｃとをそれぞれ電気的に接続する。
【０１０６】
複数の配線経路ＷＰ１のような迂回配線経路は、図６に示す複数の配線経路ＷＰ２が配置された部分を迂回するように配置される。このため、迂回配線経路の数を増やしても、複数の配線経路ＷＰ２のレイアウトは阻害されない。したがって、複数の配線経路ＷＰ２に加えて複数の配線経路ＷＰ１を設けることにより、インタポーザ２０Ａが備える信号伝送経路の数を増加させることができる。
【０１０７】
なお、本実施の形態に対する変形例として、複数の配線経路ＷＰ１を構成する複数の配線２２Ｄのそれぞれが、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４のうちの少なくとも一つ以上の配線層に形成されていても良い。ただし、その場合、配線経路ＷＰ２が配置された部分を迂回するための迂回経路距離が長くなる。したがって、迂回配線経路の経路距離を短くする観点からは、本実施の形態のように、複数の配線経路ＷＰ１を構成する複数の配線２２Ｄのそれぞれが、複数の配線２２Ａ、複数の配線２２Ｂ、および複数の配線２２Ｃがそれぞれ形成されている配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４とは異なる配線層Ｍ５、Ｍ６、Ｍ７、Ｍ８に形成されていることが好ましい。
【０１０８】
ここで、本願発明者は、信号伝送経路をさらに増加させるため、複数の配線経路ＷＰ１の数を増加させる方法について検討を行った。図２７は、図６に対する検討例を示す説明図である。図２７に示すインタポーザ２０Ｈでは、複数の配線経路ＷＰ１のそれぞれが、上記したミラー配列方式で接続されている点で、図６に示すインタポーザ２０Ａとは相違する。
【０１０９】
まず、本願発明者は、図２７に示すインタポーザ２０Ｈのように、迂回配線経路である複数の配線経路ＷＰ１の配置密度を向上させるため、複数の配線経路ＷＰ２に接続される複数の第２グループ電極ＧＬ２および複数の第２グループ電極ＧＭ２のそれぞれを、上記したミラー配列方式により接続する方法について検討した。インタポーザ２０Ｈの場合、全ての信号伝送経路をミラー配列方式で接続しているので、配線経路ＷＰ１および配線経路ＷＰ２の配置密度を向上させることができる。
【０１１０】
ところが、本願発明者が検討した所、迂回配線経路である配線経路ＷＰ１において、ミラー配列方式を採用すると、信号伝送の信頼性の観点で以下の課題があることが判った。すなわち、上記したミラー配列方式の場合、図２７に示すように、側面３０ｓ１および側面３０ｓ２に近い位置に設けられた電極から順に接続する。このため、複数の配線経路の経路距離は一定にならない。例えば図２７に示す例では、側面３０ｓ１に最も近い電極ＰＬ５と側面３０ｓ２に最も近い電極ＰＭ５を接続する配線経路ＷＰ１と、側面３０ｓ１から最も遠い電極ＰＬ８と側面３０ｓ２から最も遠い電極ＰＭ８を接続する配線経路ＷＰ１とでは、配線経路距離が大きく異なる。このようなミラー配列方式を採用した時の配線経路距離の差は、複数の配線経路ＷＰ２においても発生する。しかし、配線経路ＷＰ２では、元々の経路距離が短いので、経路距離の差が大きくなり難い。
【０１１１】
しかし、迂回配線経路である配線経路ＷＰ１は、配線経路ＷＰ２と比較して元々の配線経路距離が長いので、配線経路距離の差が大きく成り易い。また、図２７に示すように、配線経路ＷＰ１の経路中にスルーホール配線２４が含まれる場合、スルーホール配線２４の配置ピッチに合わせるため、迂回距離が長くなる。この結果、配線経路距離の差は、さらに大きく成り易い。
【０１１２】
そして、複数の信号伝送経路において、配線経路距離の差が大きくなると、信号伝送経路毎の伝送遅延誤差が大きくなる。デジタル信号の高速伝送経路の評価指標であるＥＹＥパターン（ＥＹＥダイアグラムとも呼ばれる）では、信号伝送経路の伝送遅延誤差が大きくなることにより、ＥＹＥ開口（Eye aperture）の幅が狭くなる。配線経路ＷＰ２のように、元々の配線経路距離が短い場合には、信号波形の減衰が少ないので、信号波形は急峻に立ち上がるため、元々のＥＹＥ開口が広い。その結果、伝搬遅延誤差によりＥＹＥ開口の幅が狭くなっても、伝送信頼性に与える影響は小さい。しかし、配線経路ＷＰ１のように、元々の配線経路距離が長い場合には、信号波形の減衰が大きいので、信号波形は、なだらかに立ち上がる。そのため、元々のＥＹＥ開口が狭い。更に、伝搬遅延誤差によりＥＹＥ開口の幅が狭くなると、伝送信頼性に与える影響が大きい。言い換えれば、伝搬遅延誤差によりＥＹＥ開口の幅が狭くなると、送信頼性低下の原因になり得る。
【０１１３】
そこで、本願発明者は、配線経路距離が相対的に長い、複数の配線経路ＷＰ１について、配線経路距離の差を小さくする技術について、検討し、図６〜図８に示す構成を見出した。
【０１１４】
すなわち、本実施の形態のインタポーザ２０Ａが有する複数の配線経路ＷＰ１は、上記したミラー配列方式にはなっていない。インタポーザ２０Ａが有する複数の配線経路ＷＰ１は、互いに接続される複数の第２グループ電極ＧＭ２と複数の第２グループ電極ＧＬ２とが、一つの方向ＤＬ１に沿って、同じ順序で配列されている。
【０１１５】
詳しくは、ロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２は、平面視において、側面３０ｓ１に近い側から遠い側に向かう方向ＤＬ１に沿って配列される、電極（第１電極）ＰＬ５、電極（第２電極）ＰＬ６、電極ＰＬ７、および電極（第３電極）ＰＬ８を含んでいる。図６および図７に示す例では、電極ＰＬ５は、最も側面３０ｓ１に近い、第１列目に配置されている。また、電極ＰＬ８は、最も側面３０ｓ１から遠い、第４列目に配置されている。
【０１１６】
また、メモリチップ３０Ａの複数の第２グループ電極ＧＭ２は、平面視において、側面３０ｓ２から遠い側から近い側に向かう方向ＤＬ１に沿って配列される、電極（第４電極）ＰＭ５、電極（第５電極）ＰＭ６、電極ＰＭ７、および電極（第６電極）ＰＭ８を含んでいる。言い換えれば、メモリチップ３０Ａの複数の第２グループ電極ＧＭ２は、平面視において、側面３０ｓ２に近い側から遠い側に向かう方向ＤＬ２に沿って配列される、電極（第６電極）ＰＭ８、電極ＰＭ７、電極（第５電極）ＰＭ６、および電極（第４電極）ＰＭ５を含んでいる。図６および図７に示す例では、電極ＰＭ５は、最も側面３０ｓ２から遠い、第４列目に配置されている。また、電極ＰＭ８は、最も側面３０ｓ２に近い、第１列目に配置されている。
【０１１７】
そして、ロジックチップ３０Ｂの電極ＰＬ５とメモリチップ３０Ａの電極ＰＭ５とは、配線経路ＷＰ１を介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ６とメモリチップ３０Ａの電極ＰＭ６とは、別の配線経路ＷＰ１を介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ７とメモリチップ３０Ａの電極ＰＭ７とは、別の配線経路ＷＰ１を介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ８とメモリチップ３０Ａの電極ＰＭ８とは、別の配線経路ＷＰ１を介して電気的に接続されている。
【０１１８】
言い換えれば、複数の第２グループ電極ＧＬ２および第２グループ電極ＧＭ２は、互いに対向する側面３０ｓ１および側面３０ｓ２を基準として、側面３０ｓ１および側面３０ｓ２に近い側から第１列目、第２列目・・・第ｍ列目の順で数えた時に、ロジックチップ３０Ｂの第ｎ列目の第２グループ電極ＧＬ２と、メモリチップ３０Ａの第（ｍ−ｎ）列目の第２グループ電極ＧＭ２とがそれぞれ電気的に接続される。このような電極の配列方法の場合、メモリチップ３０Ａの複数の第２グループ電極ＧＭ２の配列順序を、インタポーザ２０Ａの上面２０ｔに沿って平行移動させると、ロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２の配列順序と一致する。したがって、以下、上記のように、互いに接続される複数の第２グループ電極ＧＭ２と複数の第２グループ電極ＧＬ２とが、一つの方向ＤＬ１に沿って、同じ順序で配列されている電極の配列方法および接続方法を、平行移動配列方式と記載する。
【０１１９】
本実施の形態のように、迂回配線経路である配線経路ＷＰ１において、上記の平行移動配列方式を採用した場合、図６に示すように複数の配線経路ＷＰ１同士が経路の途中で互いに立体交差する。複数の配線経路ＷＰ１同士を立体交差させる方法の詳細は後述する。このように複数の配線経路ＷＰ１同士を立体交差させる場合、図６に示す配線経路ＷＰ１と図２７に示す配線経路ＷＰ１を比較すると明らかなように、複数の配線経路ＷＰ１の経路距離の差を低減できる。
【０１２０】
例えば図６において、複数の配線２２Ａのうち、配線長が最も長い配線２２Ａは、電極ＰＬ８に接続され、配線層Ｍ１（最上層配線層）で引き回される配線２２Ａである。また、複数の配線２２Ｃのうち、配線長が最も短い配線２２Ｃは、電極ＰＭ８に接続され、配線層Ｍ４（コア層２１ｃより上層の配線層のうち、最下層の配線層）で引き回される配線２２Ｃである。一方、図６に示す複数の配線２２Ａのうち、配線長が最も短い配線２２Ａは、電極ＰＬ５に接続され、配線層Ｍ４で引き回される配線２２Ａである。また、複数の配線２２Ｃのうち、配線長が最も長い配線２２Ｃは、電極ＰＭ４に接続され、配線層Ｍ１で引き回される配線２２Ｃである。
【０１２１】
本実施の形態では、配線長が最も長い配線２２Ａと配線長が最も短い配線２２Ｃとを接続して配線経路ＷＰ１のうちの一つを構成する。また、本実施の形態では、配線長が最も短い配線２２Ａと配線長が最も長い配線２２Ｃとを接続して配線経路ＷＰ１のうちの別の一つを構成する。また、図６および図８に示すように、複数の配線２２Ｄの長さは、同程度（信号伝送の信頼性を考慮して同じと見做せる程度の誤差範囲内）である。このため、本実施の形態によれば、複数の配線経路ＷＰ１のそれぞれを構成する、配線２２Ａ、配線２２Ｃ、および配線２２Ｄの総距離の等長化を図ることができる。本願発明者が、約１，０００個の信号伝送経路を備える半導体装置に適用した場合について検討した所、複数の配線経路ＷＰ１に対して、上記した平行移動配列方式を適用することにより、複数の配線経路ＷＰ１の経路距離の差を少なくとも１ｍｍ未満には抑制できることが判った。なお、本願発明者の検討によれば、例えば、図２７に示すようなミラー配列方式の場合、複数の配線経路ＷＰ１の経路距離の差は１５ｍｍ程度であった。
【０１２２】
上記の通り、本実施の形態によれば、迂回配線経路である複数の配線経路ＷＰ１に対して、上記した平行移動配列方式を適用することで、複数の配線経路ＷＰ１の等長化を図ることができる。このため、信号伝送経路毎の伝送遅延誤差を低減することができる。この結果、配線経路ＷＰ２と比較して経路距離が長い配線経路ＷＰ１における信号伝送の信頼性を向上させることができる。また、複数の配線経路ＷＰ２に加え、複数の配線経路ＷＰ１を信号伝送経路として利用できるので、信号伝送経路の数を増加させた場合でも、配線層数の増加を抑制できる。
【０１２３】
また、本実施の形態のように、複数の配線経路ＷＰ１のそれぞれに、コア層２１ｃを貫通するスルーホール配線２４が含まれている場合、スルーホール配線２４の配列にも好ましい態様がある。
【０１２４】
すなわち、図６〜図８に示すように、複数のスルーホール配線２４は、ロジックチップ３０Ｂの側面３０ｓ１に近い側から遠い側に向かう方向ＤＬ１に沿って配列される、スルーホール配線（第１スルーホール配線）ＴＬ５、スルーホール配線（第２スルーホール配線）ＴＬ６、スルーホール配線ＴＬ７、およびスルーホール配線（第３スルーホール配線）ＴＬ８を含む。また、複数のスルーホール配線２４は、メモリチップ３０Ａの側面３０ｓ２から遠い側から近い側に向かう方向ＤＬ１に沿って配列される、スルーホール配線（第４スルーホール配線）ＴＭ５、スルーホール配線（第５スルーホール配線）ＴＭ６、スルーホール配線ＴＭ７、およびスルーホール配線（第６スルーホール配線）を含む。
【０１２５】
そして、ロジックチップ３０Ｂの電極ＰＬ５とメモリチップ３０Ａの電極ＰＭ５とは、スルーホール配線ＴＬ５およびスルーホール配線ＴＭ５を介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ６とメモリチップ３０Ａの電極ＰＭ６とは、スルーホール配線ＴＬ６およびスルーホール配線ＴＭ６介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ７とメモリチップ３０Ａの電極ＰＭ７とは、スルーホール配線ＴＬ７およびスルーホール配線ＴＭ７を介して電気的に接続されている。また、ロジックチップ３０Ｂの電極ＰＬ８とメモリチップ３０Ａの電極ＰＭ８とはスルーホール配線ＴＬ８およびスルーホール配線ＴＭ８を介して電気的に接続されている。
【０１２６】
言い換えれば、複数の第２グループ電極ＧＬ２および複数のスルーホール配線２４を、側面３０ｓ１を基準として、側面３０ｓ１に近い側から第１列目、第２列目・・・第ｍ列目の順で数えた時に、ロジックチップ３０Ｂの第ｎ列目の第２グループ電極ＧＬ２と、ｎ列目のスルーホール配線２４とが電気的に接続される。また、複数のスルーホール配線２４を、側面３０ｓ２を基準として、側面３０ｓ２に近い側から第１列目、第２列目・・・第ｍ列目の順で数えた時に、メモリチップ３０Ａの第ｎ列目の第２グループ電極ＧＭ２と、ｎ列目のスルーホール配線２４とが電気的に接続される。そして、ロジックチップ３０Ｂに近いサイドの第ｎ列目のスルーホール配線２４と、メモリチップ３０Ａに近いサイドの第（ｍ−ｎ）列目のスルーホール配線２４とがそれぞれ電気的に接続される。
【０１２７】
さらに言い換えれば、本実施の形態では、複数の第２グループ電極ＧＬ２、第２グループ電極ＧＭ２、および複数のスルーホール配線２４のそれぞれは、方向ＤＬ１に沿って同じ順序で配列されている。
【０１２８】
＜複数の配線経路の立体交差の詳細＞
次に、複数の配線経路ＷＰ１を立体交差させる方法について詳細に説明する。本願で言う「配線経路の立体交差」とは、以下の態様で定義できる。まず、任意に定めた第１の配線層において、複数の第１の配線のそれぞれを介して引き回された複数の第１の配線経路（信号伝送経路）と、上記第１の配線層とは異なる第２の配線層において、複数の第２の配線のそれぞれを介して引き回された複数の第２の配線経路（信号伝送経路）と、を有するインタポーザを考える。上記第２の配線層には、上記複数の第１の配線経路に接続される複数の第１の層間導電路が配置されている。また、上記第１の配線層には、上記複数の第２の配線経路に接続される複数の第２の層間導電路が配置されている。
【０１２９】
ここで、上記第１の配線層において、上記複数の第１の配線の間に上記複数の第２の層間導電路のうちの一部または全部が配置されている時、第１の配線経路と、第２の配線経路とは、第１の配線層において立体交差している状態である。また、上記第１の配線層において、上記複数の第２の層間導電路の間に上記複数の第１の配線のうちの一部または全部が配置されている時、第１の配線経路と、第２の配線経路とは、第１の配線層において立体交差している状態である。また、上記第２の配線層において、上記複数の第２の配線の間に上記複数の第１の層間導電路のうちの一部または全部が配置されている時、第１の配線経路と、第２の配線経路とは、第２の配線層において立体交差している状態である。また、上記第２の配線層において、上記複数の第１の層間導電路の間に上記複数の第２の配線のうちの一部または全部が配置されている時、第１の配線経路と、第２の配線経路とは、第２の配線層において立体交差している状態である。
【０１３０】
また、上記した「引き回される」とは、積層された複数の配線層の内の一つの配線層において、当該配線層の一つ上層の配線層に接続される上層接続用層間導電路と、当該配線層の一つ下層の下層配線層に接続され、上層接続用層間導電路とは異なる位置に配置された下層接続用層間導電路と、が配線を介して接続された状態を言う。
【０１３１】
上記した「配線経路の立体交差」の定義は、以下のように表現することもできる。すなわち、「配線経路の立体交差」は、「一つの配線層において、ある配線経路を構成する配線が、他の配線層で引き回された他の複数の配線経路を構成する複数のビア配線の間に配置された状態」を指す。また、「配線経路の立体交差」は、「一つの配線層において、その配線層で引き回されている複数の配線経路を構成する複数の配線の間に、他の配線層で引き回された他の配線経路を構成するビア配線が配置された状態」を指す。
【０１３２】
上記した定義によれば、例えば、異なる配線層に設けられた複数の配線が、平面視に置いて互いに交わっている場合は、上記した「配線経路の立体交差」には含まれない。以下、配線経路の立体交差の具体例と、立体交差する部分での好ましい態様について、図面を用いて詳細に説明する。
【０１３３】
上記した＜半導体チップ間を電気的に接続する伝送経路の詳細＞のセクションでは、発明の技術思想を判り易くするため、図６に示すように、第１グループ電極ＧＬ１、第２グループ電極ＧＬ２、第１グループ電極ＧＭ１、および第２グループ電極ＧＭ２がそれぞれ４列ずつ設けられた場合の実施態様を説明した。本セクションでは、上記した「配線経路の立体交差」について説明するため、図１０に示すように、第１グループ電極ＧＬ１、第２グループ電極ＧＬ２、第１グループ電極ＧＭ１、および第２グループ電極ＧＭ２がそれぞれ二つのグループに分類されたインタポーザ２０Ｂを用いて説明する。ただし、以下で説明するインタポーザ２０Ａ（図６参照）とインタポーザ２０Ｂとの相違点を除き、インタポーザ２０Ｂはインタポーザ２０Ａと同様な構造になっている。このため、重複する説明は省略するが、以下で説明する相違点を除き、インタポーザ２０Ｂを上記したインタポーザ２０Ａと置き換えることができる。
【０１３４】
図９は、図５〜図８に示す半導体装置に対する変形例である半導体装置の要部を模式的に示す断面図である。また、図１０〜図１７は、図９に示すインタポーザが備える信号伝送経路のレイアウト例を模式的に示す説明図である。詳しくは、図１０は、図９に示すチップ搭載面側に位置する第１層目の配線層Ｍ１を示し、図１１は第１層目の直下の第２層目の配線層Ｍ２を示し、図１２は、第２層目の直下の第３層目の配線層Ｍ３を示し、図１３は、第３層目の直下の第４層目の配線層Ｍ４を示している。また、図１４は、第４層目の直下の第５層目の配線層Ｍ５、図１５は、第５層目の反対側に位置する第６層目の配線層Ｍ６を示している。図９に示すインタポーザ２０Ｂは、配線層Ｍ５と配線層Ｍ６の間にコア層２１ｃが設けられ、配線層Ｍ５と配線層Ｍ６は複数のスルーホール配線２４を介して接続されている。また、図１６は、第６層目の直下の第７層目の配線層Ｍ７、図１７は、第７層目の直下の第８層目の配線層Ｍ８を示している。
【０１３５】
なお、半導体チップ３０の間を電気的に接続する信号伝送経路は、主として図９に示す配線層Ｍ１〜配線層Ｍ８までに形成されているので、図９に示す配線層Ｍ９および配線層Ｍ１０の平面図は、図示を省略する。図９に示す配線層Ｍ９には、図４を用いて説明した複数の配線経路のうち、主に、電源電位を供給する電源線ＶＤ１、ＶＤ２、ＶＤ３、基準電位を供給する基準電位線ＶＳ１、ＶＳ２、あるいは、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが形成されている。また、図９に示す配線層Ｍ１０には、図５に示す配線基板１０に接続される複数の下面端子２６が形成されている。
【０１３６】
また、図９に示す半導体装置ＰＫＧ２が有するインタポーザ２０Ｂは、図５に示すインタポーザ２０Ａと同様に、配線基板１０上に搭載されている。しかし、上記したように、半導体チップ３０の間を電気的に接続する信号伝送経路は、主として図９に示す配線層Ｍ１〜配線層Ｍ８までに形成されているので、図９では図示を省略する。配線基板１０には、図４を用いて説明した複数の配線経路のうち、主に、電源電位を供給する電源線ＶＤ１、ＶＤ２、ＶＤ３、基準電位を供給する基準電位線ＶＳ１、ＶＳ２、あるいは、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが形成されている。
【０１３７】
また、図９に示すように、インタポーザ２０Ｂの第１層目の配線層Ｍ１には、複数の上面端子２５が形成されており、半導体チップ３０の複数の電極３３は、複数の上面端子２５のそれぞれと対向する位置に配置されている。しかし、図１０および図１１では、複数の電極３３と複数の配線経路との平面的な位置関係を示すため、複数の電極３３の位置を実線（複数の第１グループ電極ＧＭ１、ＧＬ１は点線）で示している。また、図１２〜図１７では、見易さのため、図１０や図１１との平面的な位置関係を理解し易くするため、図１０および図１１と同様に電極の種類を示す符号を示している。
【０１３８】
また、図９に示すインタポーザ２０Ｂの上面全体と、各配線経路の詳細を一図で示すことは困難である。そこで、図１０〜図１７では、インタポーザ２０Ｂのうち、図９に示すメモリチップ３０Ａの搭載領域周辺の一部の領域２０Ｍを紙面の上段に示し、図９に示すロジックチップ３０Ｂの搭載領域周辺の一部の領域２０Ｌを紙面の下段に示している。したがって、図１０〜図１７に両矢印を付して模式的に示すように、ロジックチップ３０Ｂ（図１０参照）の側面３０ｓ１とメモリチップ３０Ａ（図１０参照）の側面３０ｓ２は互いに対向している。
【０１３９】
また、図１０〜図１７に示す配線経路には、図４を用いて説明した複数の配線経路のうち、電源電位を供給する電源線ＶＤ１、ＶＤ２、ＶＤ３、基準電位を供給する基準電位線ＶＳ１、ＶＳ２が含まれる。このため図１０〜図１７では、信号伝送経路と電力供給経路とを識別するため、電源電位の供給経路と基準電位の供給経路に模様を付している。図１０および図１１では、電源電位を供給する電源線ＶＤ１、ＶＤ２、ＶＤ３および基準電位を供給する基準電位線ＶＳ１、ＶＳ２に対して、互いに異なるハッチングを付している。また、図１１では、電源電位を供給するおよび基準電位を供給する電極３３に対して、互いに異なるハッチングを付している。また、図１２、図１３、図１６、および図１７では、電源電位を供給するビア配線および基準電位を供給するビア配線は、塗りつぶされている。また、図１４および図１５では、図１０および図１１では、電源電位を供給するスルーホール配線２４および基準電位を供給するスルーホール配線に対して、互いに異なるハッチングを付している。
【０１４０】
図１０に示すインタポーザ２０Ｂは、図７に示すインタポーザ２０Ａよりも多列で電極３３（図９参照）が配列されている。ロジックチップ３０Ｂの複数の第１グループ電極ＧＬ１は、ロジックチップ３０Ｂの側面３０ｓ１に近い側から遠い側に向かう方向ＤＬ１に沿って順に配列される電極ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、および電極ＩＬ８を有する。また、ロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２は、ロジックチップ３０Ｂの側面３０ｓ１に近い側から遠い側に向かう方向ＤＬ１に沿って順に配列される電極ＯＬ１、ＯＬ２、ＯＬ３、ＯＬ４、ＯＬ５、ＯＬ６、ＯＬ７、および電極ＯＬ８を有する。また、メモリチップ３０Ａの複数の第１グループ電極ＧＭ１は、メモリチップ３０Ａの側面３０ｓ２に近い側から遠い側に向かう方向ＤＬ２に沿って順に配列される電極ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４、ＩＭ５、ＩＭ６、ＩＭ７、および電極ＩＭ８を有する。また、メモリチップ３０Ａの複数の第２グループ電極ＧＭ２は、メモリチップ３０Ａの側面３０ｓ２に近い側から遠い側に向かう方向ＤＬ２と逆方向である方向ＤＬ１に沿って順に配列される電極ＯＭ１、ＯＭ２、ＯＭ３、ＯＭ４、ＯＭ５、ＯＭ６、ＯＭ７、および電極ＯＭ８を有する。
【０１４１】
また、図９〜図１７に示すインタポーザ２０Ｂを用いて説明する例では、上記した「配線経路の立体交差」について説明するため、引き回される配線層の違いに応じて、図５〜図８で説明した配線経路ＷＰ１および配線経路ＷＰ２を、それぞれ二つのグループに分類している。
【０１４２】
すなわち、図１２または図１３に示すように、複数の配線経路ＷＰ１は、領域２０Ｌの配線層Ｍ３（図１２参照）に形成された複数の配線（信号配線）２２Ａ１を介して引き回される配線経路（信号配線経路）ＷＰ３と、領域２０Ｌの配線層Ｍ４（図１３参照）に形成された複数の配線（信号配線）２２Ａ２を介して引き回される配線経路（信号配線経路）ＷＰ４と、を含んでいる。
【０１４３】
また、図１２または図１３に示すように、複数の配線経路ＷＰ２は、領域２０Ｌの配線層Ｍ３（図１２参照）に形成された複数の配線（信号配線）２２Ｂ１を介して引き回される配線経路（信号配線経路）ＷＰ５と、領域２０Ｌの配線層Ｍ４（図１３参照）に形成された複数の配線２２（信号配線）Ｂ２を介して引き回される配線経路（信号配線経路）ＷＰ６と、を含んでいる。
【０１４４】
図１２〜図１７では、線の形状で上記した配線経路の種類を区別している。すなわち、配線経路ＷＰ３の一部を構成する配線２２Ａ１（図１２参照）、配線２２Ｃ２（図１３参照）、および配線２２Ｄ１（図１６参照）は実線で示している。また、配線経路ＷＰ４の一部を構成する配線（信号配線）２２Ｃ１（図１２参照）、配線２２Ａ２（図１３参照）、および配線２２（信号配線）Ｄ２（図１６参照）は一点鎖線で示している。また、配線経路ＷＰ５の一部を構成する配線２２Ｂ１（図１２参照）は点線で示している。また、配線経路ＷＰ６の一部を構成する配線２２Ｂ２（図１３参照）は配線２２Ｂ１よりも長さの長い点線で示している。
【０１４５】
また、図９に示す複数のビア配線２３も、上記と同様に、接続される配線経路に応じて分類される。すなわち、複数のビア配線２３（図９参照）は、図１２〜図１７に示すように、配線経路ＷＰ３の一部を構成するビア配線２３Ａと、配線経路ＷＰ４の一部を構成するビア配線２３Ｂと、配線経路ＷＰ５の一部を構成するビア配線２３Ｃと、配線経路ＷＰ６の一部を構成するビア配線２３Ｄと、を含んでいる。
【０１４６】
また、図１０に示すロジックチップ３０Ｂおよびメモリチップ３０Ａがそれぞれ有する複数の信号伝送用の電極３３（図９参照）は、接続される配線経路に応じて以下のように分類される。
【０１４７】
すなわち、ロジックチップ３０Ｂの複数の第１グループ電極ＧＬ１およびメモリチップ３０Ａの複数の第１グループ電極ＧＭ１は、図１２に示す配線経路ＷＰ５を介して接続される電極群ＧＲ３と、図１２および図１３に示す配線経路ＷＰ６を介して接続される電極群ＧＲ４と、を含んでいる。ロジックチップ３０Ｂの電極群ＧＲ３には、電極ＩＬ１、ＩＬ２、ＩＬ３、および電極ＩＬ４が含まれる。また、メモリチップ３０Ａの電極群ＧＲ３には、電極ＩＭ１、ＩＭ２、ＩＭ３、および電極ＩＭ４が含まれ、これらのそれぞれが配線経路ＷＰ５を介して電極ＩＬ１、ＩＬ２、ＩＬ３、および電極ＩＬ４のそれぞれに接続されている。
【０１４８】
また、ロジックチップ３０Ｂの電極群ＧＲ４には、電極ＩＬ５、ＩＬ６、ＩＬ７、および電極ＩＬ８が含まれる。また、メモリチップ３０Ａの電極群ＧＲ４には、電極ＩＭ５、ＩＭ６、ＩＭ７、および電極ＩＭ８が含まれ、これらのそれぞれが配線経路ＷＰ６を介して電極ＩＬ５、ＩＬ６、ＩＬ７、および電極ＩＬ８のそれぞれに接続されている。
【０１４９】
また、ロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２およびメモリチップ３０Ａの複数の第２グループ電極ＧＭ２は、図１２〜図１６に示す配線経路ＷＰ３を介して接続される電極群ＧＲ１と、図１２〜図１７に示す配線経路ＷＰ４を介して接続される電極群ＧＲ２と、を含んでいる。ロジックチップ３０Ｂの電極群ＧＲ１には、電極ＯＬ５、ＯＬ６、ＯＬ７、および電極ＯＬ８が含まれる。また、メモリチップ３０Ａの電極群ＧＲ１には、電極ＯＭ５、ＯＭ６、ＯＭ７、および電極ＯＭ８が含まれ、これらのそれぞれが配線経路ＷＰ３を介して電極ＯＬ５、ＯＬ６、ＯＬ７、および電極ＯＬ８のそれぞれに接続されている。また、ロジックチップ３０Ｂの電極群ＧＲ２には、電極ＯＬ１、ＯＬ２、ＯＬ３、および電極ＯＬ４が含まれる。また、メモリチップ３０Ａの電極群ＧＲ２には、電極ＯＭ１、ＯＭ２、ＯＭ３、および電極ＯＭ４が含まれ、これらのそれぞれが配線経路ＷＰ４を介して電極ＯＬ１、ＯＬ２、ＯＬ３、および電極ＯＬ４のそれぞれに接続されている。
【０１５０】
以下、図９〜図１７に示すインタポーザ２０Ｂの接続方式について説明する。まず、図１０に示すロジックチップ３０Ｂの複数の第１グループ電極ＧＬ１およびメモリチップ３０Ａの複数の第１グループ電極ＧＭ１のうち、相対的に側面３０ｓ１および側面３０ｓ２に近い位置に設けられた電極群ＧＲ３を接続する配線経路ＷＰ５（図１２参照）は、図１２に示す配線層Ｍ３に形成された配線２２Ｂ１を介して引き回される。配線２２Ｂ１は、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる位置に一方の端部（ビア配線２３Ｃ）を有し、メモリチップ３０Ａ（図１０参照）に向かって延びる。また、配線２２Ｂ１の他方の端部（ビア配線２３Ｃ）は、メモリチップ３０Ａと厚さ方向に重なる位置に存在する。図１０に示す配線層Ｍ１から図１２に示す配線層Ｍ３までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｃ（図１２参照）を介して接続されている。また、図１２に示す配線層Ｍ３よりも下層の配線層には、配線経路ＷＰ５は形成されていない。すなわち、電極群ＧＲ３を構成する複数の電極間を電気的に接続する配線経路ＷＰ５は、主に、配線層Ｍ３で引き回される。
【０１５１】
また、図１０に示すロジックチップ３０Ｂの複数の第１グループ電極ＧＬ１およびメモリチップ３０Ａの複数の第１グループ電極ＧＭ１のうち、電極群ＧＲ３と比較して側面３０ｓ１および側面３０ｓ２から遠い位置に設けられた電極群ＧＲ４を接続する配線経路ＷＰ６（図１３参照）は、図１３に示す配線層Ｍ４に形成された配線２２Ｂ２を介して引き回される。配線２２Ｂ２は、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる位置に一方の端部（ビア配線２３Ｄ）を有し、メモリチップ３０Ａ（図１０参照）に向かって延びる。また、配線２２Ｂ２の他方の端部（ビア配線２３Ｄ）は、メモリチップ３０Ａと厚さ方向に重なる位置に存在する。図１０に示す配線層Ｍ１から図１３に示す配線層Ｍ４までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｄ（図１２および図１３参照）を介して接続されている。また、図１３に示す配線層Ｍ４よりも下層の配線層には、配線経路ＷＰ６は形成されていない。すなわち、電極群ＧＲ４を構成する複数の電極間を電気的に接続する配線経路ＷＰ６は、主に、配線層Ｍ４で引き回される。
【０１５２】
つまり、図１０〜図１７に示す例では、ロジックチップ３０Ｂの複数の第１グループ電極ＧＭ１とメモリチップ３０Ａの複数の第１グループ電極ＧＭ１のそれぞれは、上記したミラー配列方式で接続されている。このため、図１０に示す配線層Ｍ１〜図１３に示す配線層Ｍ４までの各層において、複数の配線経路ＷＰ５と複数の配線経路ＷＰ６とは互いに交わらない。
【０１５３】
次に、図１０に示すロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２およびメモリチップ３０Ａの複数の第２グループ電極ＧＭ２のうち、電極群ＧＲ１を接続する配線経路ＷＰ３（図１２参照）は、図１２に示す配線層Ｍ３に形成された配線２２Ａ１、図１６に示す配線層Ｍ７に形成された配線２２Ｄ１、および図１３に示す配線層Ｍ４に形成された配線（信号配線）２２Ｃ２を介して引き回される。配線２２Ａ１は、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる位置に一方の端部（ビア配線２３Ａ）を有し、メモリチップ３０Ａ（図１０参照）から離れる方向に向かって延びる。また、配線２２Ｃ２は、メモリチップ３０Ａと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ３０Ｂ（図１０参照）から離れる方向に向かって延びる。
【０１５４】
また、図１０に示す配線層Ｍ１から図１２に示す配線層Ｍ３の配線２２Ａ１の上記一方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ａ（図１２参照）を介して接続されている。また、図１２に示す配線２２Ａ１の上記他方の端部から図１６に示す配線層Ｍ７までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ａ（図１２、図１３および図１６参照）、およびスルーホール配線２４（図１４および図１５参照）を介して接続されている。また、図１６に示すビア配線２３Ａは、配線２２Ｄ１の一方の端部になっている。
【０１５５】
また、図１６に示す配線層Ｍ７に形成されている配線２２Ｄ１は、上記一方の端部（ビア配線２３Ａ）から他方の端部（ビア配線２３Ａ）に向かって、側面３０ｓ１および側面３０ｓ２を順に跨ぐように延びる。このため、配線２２Ｄ１は、少なくとも、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる部分と、メモリチップ３０Ａ（図１０参照）と厚さ方向に重なる部分と、ロジックチップ３０Ｂおよびメモリチップ３０Ａと厚さ方向に重ならない部分と、を有している。
【０１５６】
また、図１０に示す配線層Ｍ１から図１３に示す配線層Ｍ４の配線２２Ｃ２の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ａ（図１２および図１３参照）を介して接続されている。また、図１３に示す配線２２Ｃ２の上記一方の端部から図１６に示す配線層Ｍ７の配線２２Ｄ１の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ａ（図１３および図１６参照）、およびスルーホール配線２４（図１４および図１５参照）を介して接続されている。
【０１５７】
また、図１０に示すロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２およびメモリチップ３０Ａの複数の第２グループ電極ＧＭ２のうち、電極群ＧＲ２を接続する配線経路ＷＰ４（図１２参照）は、図１２に示す配線層Ｍ３に形成された配線２２Ｃ１、図１７に示す配線層Ｍ８に形成された配線（信号配線）２２Ｄ２、および図１３に示す配線層Ｍ４に形成された配線２２Ａ２を介して引き回される。配線２２Ａ２は、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる位置に一方の端部（ビア配線２３Ａ）を有し、メモリチップ３０Ａ（図１０参照）から離れる方向に向かって延びる。また、配線２２Ｃ１は、メモリチップ３０Ａと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ３０Ｂ（図１０参照）から離れる方向に向かって延びる。
【０１５８】
また、図１０に示す配線層Ｍ１から図１３に示す配線層Ｍ４の配線２２Ａ２の上記一方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｂ（図１２参照）を介して接続されている。また、図１３に示す配線２２Ａ２の上記他方の端部から図１７に示す配線層Ｍ８までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｂ（図１２、図１３、図１６および図１７参照）、およびスルーホール配線２４（図１４および図１５参照）を介して接続されている。また、図１７に示すビア配線２３Ｂは、配線２２Ｄ２の一方の端部になっている。
【０１５９】
また、図１７に示す配線層Ｍ８に形成されている配線２２Ｄ２は、上記一方の端部（ビア配線２３Ｂ）から他方の端部（ビア配線２３Ｂ）に向かって、側面３０ｓ１および側面３０ｓ２を順に跨ぐように延びる。このため、配線２２Ｄ２は、少なくとも、ロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる部分と、メモリチップ３０Ａ（図１０参照）と厚さ方向に重なる部分と、ロジックチップ３０Ｂおよびメモリチップ３０Ａと厚さ方向に重ならない部分と、を有している。
【０１６０】
また、図１０に示す配線層Ｍ１から図１２に示す配線層Ｍ３の配線２２Ｃ１の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｂ（図１２参照）を介して接続されている。また、図１２に示す配線２２Ｃ１の上記一方の端部から図１７に示す配線層Ｍ８の配線２２Ｄ２の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線２３Ｂ（図１２、図１３、図１６および図１７参照）、およびスルーホール配線２４（図１４および図１５参照）を介して接続されている。
【０１６１】
上記の通り、電極群ＧＲ１を構成する複数の電極間を電気的に接続する配線経路ＷＰ３は、主に、配線層Ｍ３、Ｍ７および配線層Ｍ４で引き回される。また、電極群ＧＲ２を構成する複数の電極間を電気的に接続する配線経路ＷＰ４は、主に、配線層Ｍ４、Ｍ８および配線層Ｍ３で引き回される。また、電極群ＧＲ１と電極群ＧＲ２とは、上記した平行移動配列方式で接続されている。このため、インタポーザ２０Ｂのどこかで、配線経路ＷＰ３と配線経路ＷＰ４とが立体交差する。本実施の形態の例では、図１６に二点鎖線で囲んで示す配線層Ｍ７のＡ部において、配線経路ＷＰ３と配線経路ＷＰ４とが立体交差する。
【０１６２】
詳しくは、図１６のＡ部の拡大平面図である図１８に示すように、配線層Ｍ７において、配線経路ＷＰ３の一部である複数の配線２２Ｄ１の間に、配線経路ＷＰ４の一部であるビア配線２３Ｂが配置されている。あるいは、配線経路ＷＰ４の一部であるビア配線２３Ｂの間に、配線経路ＷＰ３の一部である複数の配線２２Ｄ１が配置されている。インタポーザ２０Ｂでは、配線経路が立体交差する部分をできる限り低減するように形成しているので、図１６に示すＡ部以外の部分では、配線経路が立体交差する部分は存在しない。
【０１６３】
そして、異なる配線経路が立体交差する部分では、他の部分と比較して配線経路の配置密度が高くなるので、配線経路同士の接触を回避する必要がある。しかし、配線経路同士の接触を回避するために、配線２２Ｄ１の迂回距離が長くなると、信号伝送距離の増加の原因になる。
【０１６４】
そこで、本実施の形態では、図１８に示すように、複数の配線経路ＷＰ３と複数の配線経路ＷＰ４とが互いに立体交差する部分において、複数の配線２２Ｄ１の延在方向に沿って複数のビア配線２３Ｂが並ぶように配列されている。図１８に示す例では、複数のビア配線２３Ｂは、方向ＤＬ１に沿って隣り合って延びる二本の配線２２Ｄ１の間に、一列で配置されている。また、図１８に示す例では、複数のビア配線２３Ｂを単に一列で並べるのみではスペースが不足するので、複数本の配線２２Ｄ１と一列に配置された複数個のビア配線２３Ｂとが交互に並んでいる。
【０１６５】
このように、複数の配線２２Ｄ１の延在方向に沿って複数のビア配線２３Ｂが並んでいる場合、複数の配線２２Ｄ１のそれぞれが直線的に延びるように配置できる。この結果、複数の配線経路ＷＰ３と複数の配線経路ＷＰ４とが立体交差する部分において、信号伝送経路距離が長くなることを抑制できる。
【０１６６】
なお、本実施の形態では、図１６に示す領域２０Ｌの一部分において配線経路ＷＰ３と配線経路ＷＰ４とが立体交差する実施態様を例示的に説明した。しかし、例えば、図１６に示す領域２０Ｍの一部分において配線経路ＷＰ３と配線経路ＷＰ４とが立体交差していても良い。
【０１６７】
ただし、複数の配線経路同士を立体交差させる部分での迂回距離を低減するためには、配線の配置スペースにある程度の余裕があることが好ましい。したがって、少なくとも、図１２および図１３に示す配線経路ＷＰ３が形成された配線層Ｍ３（図１２参照）および配線層Ｍ４（図１３参照）では、配線経路ＷＰ３と配線経路ＷＰ４とを立体交差させない方が良い。また、本実施の形態のように、複数のスルーホール配線２４（図９参照）を備えるコア層２１ｃ（図９参照）よりも下層（図９に示す下面２０ｂ側）であれば、コア層２１ｃの上層（図９に示す上面２０ｔ側）よりも配線スペースの余裕がある。したがって、本実施の形態のように、コア層２１ｃよりも下層の配線層Ｍ７（図１６参照）で立体交差させることが特に好ましい。
【０１６８】
また、本実施の形態では、図１２および図１３に示すように、メモリチップ３０Ａ（図１０参照）およびロジックチップ３０Ｂ（図１０参照）と厚さ方向に重なる領域では、複数のビア配線２３のそれぞれは、ジグザグに（千鳥格子状に）配列されている。千鳥格子状に配置される複数の電極３３（図１０参照）と重なる位置にビア配線２３を設けることで、配線層Ｍ３（図１２参照）や配線層Ｍ４（図１３参照）に接続するまでの配線経路距離を短くすることができる。一方、メモリチップ３０Ａおよびロジックチップ３０Ｂと厚さ方向に重ならない領域では、図１２、図１３、図１６、および図１７に示すように、複数のビア配線２３は、複数の配線の延在方向に沿って並んでいる。このメモリチップ３０Ａおよびロジックチップ３０Ｂと厚さ方向に重ならない領域は、配線経路ＷＰ１の一部分が配置されている領域である。
【０１６９】
つまり、本実施の形態では、配線経路ＷＰ１一部分が設けられた領域において、複数のビア配線２３は、複数の配線の延在方向に沿って並んでいる。詳しくは、配線経路ＷＰ１のうち、図１２に示す複数の配線２２Ａ１の一部分、複数の配線２２Ｃ１の一部分、図１３に示す複数の配線２２Ａ２の一部分、複数の配線２２Ｃ２の一部分が設けられた領域において、複数のビア配線２３は、複数の配線の延在方向に沿って並んでいる。また、図１６に示す複数の配線２２Ｄ１の全体、および図１７に示す複数の配線２２Ｄ２の全体が設けられた領域において、複数のビア配線２３は、複数の配線の延在方向に沿って並んでいる。このため、配線経路ＷＰ１を構成する複数の配線を直線的に伸ばすことができるので、複数の配線経路ＷＰ１のそれぞれの経路距離を短くできる。
【０１７０】
また、上記ビア配線２３Ａ、２３Ｂ、２３Ｃ、およびビア配線２３Ｄの説明において、複数の配線層に形成されたビア配線２３Ａ、２３Ｂ、２３Ｃ、２３Ｄが厚さ方向に互いに重なるように積層されていると記載した。しかし、図９に模式的に示すように、下層のビア配線２３の中心線上に別のビア配線２３の中心線が配置されるようなビア配線２３の積層方法の場合、製造工程が煩雑になる。このため、図１８に示すように、下層に接続されるビア配線２３と上層に接続されるビア配線２３とを隣り合って配置し、隣り合うビア配線２３間に導体パターンＣＤＰを設けて接続する方法がある。この導体パターンＣＤＰの長さが、上記した引き回し用の配線（例えば図１２に示す配線２２Ａ１）と同程度に長ければ、信号伝送経路の長さに与える影響を考慮する必要がある。しかし、図１８に示すように、互いに隣り合って形成されたビア配線２３の間を接続する程度の導体パターンＣＤＰの長さであれば、は、導体パターンＣＤＰによる信号伝送の特性上の影響は、無視できるほど小さい。
【０１７１】
ただし、図９に示すように、下層に接続されるビア配線２３の中心線上と、上層に接続されるビア配線２３の中心線と、が互いに重なる位置にビア配線２３が積層された場合、各配線層におけるビア配線２３の専有面積を低減できる。したがって、信号伝送経路の配置密度を向上させる観点からは、図９に示すように、下層のビア配線２３の中心線上に別のビア配線２３の中心線が配置される構成が好ましい。
【０１７２】
また、図１８に示すように、本実施の形態では、信号伝送経路の一部分を構成する複数のビア配線２３Ｂは、基準電位供給経路（図１８に示す基準電位線ＶＳ１、ＶＳ２）の一部分を構成するビア配線２３の間に配置されている。詳しくは、複数のビア配線２３Ｂと、複数の基準電位供給用のビア配線２３とは配線２２Ｄ１の延在方向に沿って交互に配置されている。また、図１２〜図１７のそれぞれを見て判るように、複数の配線層のそれぞれにおいて、配線経路ＷＰ１の一部分を構成するビア配線２３Ａおよびビア配線２３Ｂは、メモリチップ３０Ａ（図１０参照）およびロジックチップ３０Ｂ（図１０参照）のうちの少なくとも一方に基準電位を供給する複数のビア配線２３の間に配置されている。詳しくは、配線経路ＷＰ１の一部分を構成するビア配線２３Ａおよびビア配線２３Ｂと、複数の基準電位供給用のビア配線２３とは配線２２Ｄ１の延在方向に沿って交互に配置されている。
【０１７３】
このように、信号伝送経路用のビア配線２３Ａ、２３Ｂを基準電位供給用のビア配線２３の間に配置すると、基準電位供給用のビア配線２３を信号のリターンパスとして使用する時に、信号伝送経路とリターンパス経路の距離が近くなる。このため、信号伝送経路に対するノイズ影響を低減することができる。また、信号伝送経路用のビア配線２３Ａ、２３Ｂを基準電位供給用のビア配線２３の間に配置すると、信号伝送経路の隣に、シールド線を配置し易くなる。
【０１７４】
また、図１４および図１５と、図１０とを比較して判るように、平面視において、複数のスルーホール配線２４のうちの一部は、複数の第２グループ電極ＧＬ２（図１０参照）および複数の第２グループ電極ＧＭ２（図１０参照）のうちの一部と重なっている。上記したように、本実施の形態では、ロジックチップ３０Ｂの複数の第２グループ電極ＧＬ２およびメモリチップ３０Ａの複数の第２グループ電極ＧＭ２は、図１２〜図１６に示す配線経路ＷＰ３を介して接続される電極群ＧＲ１と、図１２〜図１７に示す配線経路ＷＰ４を介して接続される電極群ＧＲ２と、を含んでいる。
【０１７５】
このため、上記の通り、平面視において、複数のスルーホール配線２４のうちの一部は、複数の第２グループ電極ＧＬ２および複数の第２グループ電極ＧＭ２のうちの一部と重なっていても、複数の配線経路の接触を回避することができる。
【０１７６】
そして、複数のスルーホール配線２４のうちの一部が、複数の第２グループ電極ＧＬ２および複数の第２グループ電極ＧＭ２のうちの一部と重なっている場合、インタポーザ２０Ｂの上面の面積を小さくすることができる。すなわち、半導体装置ＰＫＧ１の小型化が可能になる。
【０１７７】
また、本実施の形態において、配線経路ＷＰ１を構成する配線のうち、最も長い配線は、図１６に示す配線２２Ｄ１および図１７に示す配線２２Ｄ２である。このため、配線経路ＷＰ１の等長化を検討する際には、特に、図１６に示す複数の配線２２Ｄ１および図１７に示す複数の配線２２Ｄ２のそれぞれの長さを等長化することが好ましい。
【０１７８】
そこで、本実施の形態では、図１６、図１７および図１９に示すように、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれがビア配線２３に接続される方向を工夫して、複数の配線２２Ｄ１および複数の配線２２Ｄ２の等長化を図っている。図１９は、図１６および図１７に示す信号伝送用の配線のレイアウトを模式的に示す拡大平面図である。
【０１７９】
図１６および図１７に示すように配線層Ｍ７（図１６参照）および配線層Ｍ８（図１７参照）では、複数の配線２２Ｄ１および複数の配線２２Ｄ２に接続される複数のビア配線２３は、配線の延在方向である方向ＤＬ１（または方向ＤＬ２）に沿って並ぶように配置されている。このため、複数の配線２２Ｄ１および複数の配線２２Ｄ２の全体が直線で構成されている場合、複数の配線経路が互いに接触してしまう。したがって、複数の配線経路の接触を回避するため、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれは、少なくともビア配線２３に接続される直前に部分には屈曲する部分（言い換えれば、迂回する部分）を有している必要がある。
【０１８０】
ここで、ビア配線２３に接続される方向をランダムに規定した場合、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれの迂回経路が複雑になり、長さにバラつきが生じる可能性がある。
【０１８１】
そこで、本実施の形態では、図１９に模式的に示すように、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれが、ビア配線２３に接続される方向を以下のように構成している。すなわち、
配線層Ｍ７は、複数の配線２２Ｄ１の一方の端部が接続される複数のビア配線（端部ビア配線）２３ｄ１、および複数の配線２２Ｄ１の他方の端部が接続される複数のビア配線（端部ビア配線）２３ｄ２を有している。また、配線層Ｍ８は、複数の配線２２Ｄ２の一方の端部が接続される複数のビア配線（端部ビア配線）２３ｄ３、および複数の配線２２Ｄ２の他方の端部が接続される複数のビア配線（端部ビア配線）２３ｄ４を有している。
【０１８２】
また、複数のビア配線２３ｄ１、複数のビア配線２３ｄ２、複数のビア配線２３ｄ３、および複数のビア配線２３ｄ４のそれぞれは、境界線（仮想線）ＶＬ１を介して互いに対向する部分ＶＰ１および部分ＶＰ２を有している。また、部分ＶＰ１および部分ＶＰ２は、方向ＤＬ１（または方向ＤＬ２）に直交する方向ＤＬ３および方向ＤＬ３の反対の方向ＤＬ４のうち、方向ＤＬ３に沿って順に並んでいる。
【０１８３】
また、複数の配線２２Ｄ１の一方の端部は、複数のビア配線２３ｄ１のそれぞれの前記第１部分に接続されている。また、複数の配線２２Ｄ１の他方の端部は、複数のビア配線２３ｄ２のそれぞれの前記第２部分に接続されている。また、複数の配線２２Ｄ２の一方の端部は、複数のビア配線２３ｄ３のそれぞれの部分ＶＰ１に接続されている。また、複数の配線２２Ｄ２の他方の端部は、複数のビア配線２３ｄ４のそれぞれの部分ＶＰ２に接続されている。
【０１８４】
上記のように、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれが、ビア配線２３に接続される方向を規定することで、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれの長さを等長化することができる。
【０１８５】
例えば、図１９に示す例では、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれが、二箇所の屈曲部ＢＰ１、ＢＰ２を有する。そして、屈曲部ＢＰ１からビア配線２３までの部分ＲＴ１の長さは、屈曲部ＢＰ２から部分ＢＰ２からビア配線２３までの部分ＲＴ２の長さよりも長い。しかし、複数の部分ＲＴ１の長さおよび複数の部分ＲＴ２の長さは等しくなっている。また、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれの、屈曲部ＢＰ１から屈曲部ＢＰ２までの長さは等しくなっている。したがって、複数の配線２２Ｄ１および複数の配線２２Ｄ２のそれぞれの長さは等しくなっている。
【０１８６】
＜変形例＞
本実施の形態では、実施の形態の説明中にも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。なお、以下に説明する図２０〜図２４に示す変形例では、電源を供給する経路の配置について詳しく説明するため、信号伝送経路の数は、図６に示す半導体装置ＰＫＧ１よりもさらに減らして示している。
【０１８７】
図２０は、図４に示す半導体装置に対する変形例である半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。また、図２１は、図２０に示す回路構成における電源配線および基準電位配線の接続方法の例を模式的に示す説明図である。また、図２２は、図２１に対する変形例を示す説明図である。また、図２３は、図２１に示すロジックチップの電極の配列例を示す要部拡大断面図である。また、図２４は、図２２に示すロジックチップの電極の配列例を示す要部拡大断面図である。
【０１８８】
なお、図２１〜図２４はそれぞれ断面図であるが、見易さのためにハッチングを省略している。ただし、図２３および図２４に示す電極３３については、信号伝送用の電極３３と電源電位または基準電位を供給する電極３３とで、互いに異なるハッチングを付している。また、図２１〜図２４では、信号伝送経路と電源電位や基準電位の供給経路を識別し易くするため、信号伝送経路は一点鎖線で示している（ただし、図２１および図２２に示すスルーホール配線２４は除く）。また、図２１および図２２では、図２０に示すロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧのレイアウトの例を点線で示している。
【０１８９】
図４に示す半導体装置ＰＫＧ１では、電源線ＶＤ１、電源線ＶＤ２および電源線ＶＤ３がそれぞれ独立してインタポーザ２０Ａに接続される。しかし、図２０に示す半導体装置ＰＫＧ３が有するインタポーザ２０Ｃや半導体装置ＰＫＧ４が有するインタポーザ２０Ｄには、電源線ＶＤ１からロジックチップ３０Ｂにロジックチップ３０Ｂの動作用の電源電位が供給され、電源線ＶＤ２からメモリチップ３０Ａにロジックチップ３０Ａの動作用の電源電位が供給される。また、ロジックチップ３０Ｂは、信号の電圧レベルを変換する電圧変換回路ＣＶＴを有している。電圧変換経路ＣＶＴでは、メモリチップ３０Ａとロジックチップ３０Ｂとの間で信号の入出力を行うため、電圧レベルが変換される。また、図２０に示す半導体装置ＰＫＧ３が有するインタポーザ２０Ｃや半導体装置ＰＫＧ４が有するインタポーザ２０Ｄには、基準電位線ＶＳ１から例えば接地電位などの基準電位が供給され、メモリチップ３０Ａやロジックチップ３０Ｂのそれぞれに供給される。
【０１９０】
図２１に示す半導体装置ＰＫＧ３の場合、ロジックチップ３０Ｂおよびメモリチップ３０Ａが備える電極３３の配列が、図６に示す半導体装置ＰＫＧ１や図９に示す半導体装置ＰＫＧ２と同様である。すなわち、ロジックチップ３０Ｂの側面３０ｓ１側に複数の第１グループ電極ＧＬ１および複数の第２グループ電極ＧＬ２が集約して配置され、側面３０ｓ１から離れた位置に、電源電位を供給する電源電極ＰＶＤおよび基準電位電極ＰＶＳが設けられている。また、メモリチップ３０Ａの側面３０ｓ１側に複数の第１グループ電極ＧＭ１および複数の第２グループ電極ＧＭ２が集約して配置され、側面３０ｓ１から離れた位置に、電源電位を供給する電源電極ＰＶＤおよび基準電位電極ＰＶＳが設けられている。
【０１９１】
一方、図２２に示す半導体装置ＰＫＧ４の場合、ロジックチップ３０Ｂが備える電極３３の配列が、図２１に示す半導体装置ＰＫＧ３の場合と異なる。半導体装置ＰＫＧ４のロジックチップ３０Ｂが備える複数の電極３３は以下のように配列される。半導体装置ＰＫＧ４のロジックチップ３０Ｂが備える複数の第２グループ電極ＧＬ２と複数の第１グループ電極ＧＬ１との間には、ロジックチップ３０Ｂに電源電位を供給する電源電極ＰＶＤと、ロジックチップ３０Ｂに基準電位を供給する基準電電位電極ＰＶＳと、が配置されている。
【０１９２】
上記したようにロジックチップ３０Ｂは、メモリチップ３０Ａの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図２３および図２４では、一例として演算処理回路や制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。また、図２３および図２４に示す例では、ロジックチップ３０Ｂは、信号の電圧レベルを、入出力用バッファで使用する電圧レベルと内部回路などで使用する電圧レベルとの間で相互に変換する電圧変換回路ＣＶＴを備えている。また、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１や電圧変換回路ＣＶＴと、ロジックチップ３０Ｂの電極３３とは、ロジックチップ３０Ｂの配線層３２に形成された複数の配線３６を介して接続されている。
【０１９３】
ところで、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１は、図２に示すメモリチップ３０Ａのコア回路ＣＯＲＥ２と比較して、単位面積当たりの消費電力量が大きい。このため、電力の供給量が瞬間的に不足すると、電圧降下などの現象が発生し、回路動作が不安定になる懸念がある。
【０１９４】
また、ロジックチップ３０Ｂに形成された複数の配線３６のそれぞれの断面積（配線経路の断面積）は、例えば図５に示すインタポーザ２０Ａの複数の配線２２の断面積（配線経路の断面積）より小さい。このため、配線３６による伝送距離が長くなると、電圧が低下する場合がある。
【０１９５】
ここで、電圧変換回路ＣＶＴに供給される電力について着目する。図２３に示す例では、電圧変換回路ＣＶＴと、電圧変換回路ＣＶＴに電源電位を供給するための電源電極ＰＶＤとの間には、コア回路ＣＯＲＥ１が介在している。このため、コア回路ＣＯＲＥ１での電力消費量が急激に上昇すると、電圧変換回路ＣＶＴに供給する電圧が不足する懸念がある。
【０１９６】
一方、図２４に示す例では、電圧変換回路ＣＶＴと電圧変換回路ＣＶＴに電源電位を供給するための電源電極ＰＶＤとの間には、コア回路ＣＯＲＥ１が介在していない。このため、コア回路ＣＯＲＥ１での電力需要の変化に起因して、電圧変換回路ＣＶＴに供給される電圧が低下し難い構造になっている。
【０１９７】
また、図２４に示す例では、複数の第１グループ電極ＧＬ１と複数の第２グループ電極ＧＬ２との間に電源電極ＰＶＤおよび基準電位電極ＰＶＳを設けているので、電源電極ＰＶＤおよび基準電位電極ＰＶＳから電圧変換回路ＣＶＴまでの経路距離が短い。このため、図２４に示す例によれば、電圧変換回路ＣＶＴまでの経路距離に起因する電圧降下を抑制することができる。
【０１９８】
さらに図２４に示す例では、複数の第２グループ電極ＧＬ２は、複数の電源電極ＰＶＤおよび複数の基準電位電極ＰＶＳの間に設けられている。このため、コア回路ＣＯＲＥ１に電力を供給する経路において、瞬間的に電圧降下が発生する可能性を低減できる。
【０１９９】
図２２および図２４に示す半導体装置ＰＫＧ４の場合、上記の通り、ロジックチップ３０Ｂの回路動作を安定化させる観点で好ましい。一方、図２１および図２３に示す半導体装置ＰＫＧ３の場合、複数の第１グループ電極ＧＬ１と複数の第２グループ電極ＧＬ２とが互いに隣り合うように配置されているので、図２１に示す配線経路ＷＰ１の経路距離を短くすることができる。
【０２００】
なお、上記したように、メモリチップ３０Ａの場合、単位面積当たりの消費電力量がロジックチップ３０Ｂの消費電力量よりも小さい。このため、メモリチップ３０Ａの回路に電力を供給する経路において、電圧降下が発生する懸念は、ロジックチップ３０Ｂの場合と比較して相対的に小さい。このため図２４に示す例では、半導体装置ＰＫＧ４のメモリチップ３０Ａが備える電極３３の配列は、図２１に示す半導体装置ＰＫＧ３の場合と同様である。すなわち、半導体装置ＰＫＧ４のメモリチップ３０Ａが備える複数の第２グループ電極ＧＭ２と複数の第１グループ電極ＧＭ１とは、互いに隣り合うように配置されている。これにより、図２２に示す配線経路ＷＰ１の経路距離の増加を抑制することができる。
【０２０１】
ただし、メモリチップ３０Ａの回路に電力を供給する経路において、電圧降下が発生する懸念がある場合には、ロジックチップ３０Ｂと同様に電極３３を配列しても良い。すなわち、メモリチップ３０Ａが備える複数の第２グループ電極ＧＭ２と複数の第１グループ電極ＧＭ１との間に、メモリチップ３０Ａに電源電位を供給する電源電極ＰＶＤと、メモリチップ３０Ａに基準電位を供給する基準電電位電極ＰＶＳと、が配置されていても良い。
【０２０２】
次に、上記した各実施態様に対する変形例として、例えば図２１に示すコア層２１ｃを有するインタポーザ２０Ｃに代えて、半導体基板を基材とするインタポーザを適用した実施態様について説明する。図２５は、図２１に対する変形例を示す断面図である。
【０２０３】
図２５に示すインタポーザ２０Ｅは、主面２８ｔを有するシリコン基板（基材）２８を有する点で、図２１に示すインタポーザ２０Ｃと相違する。また、インタポーザ２０Ｅは、図２１に示すコア層２１ｃおよび複数のスルーホール配線２４を有していない点で、インタポーザ２０Ｃと相違する。
【０２０４】
また、インタポーザ２０Ｅは、シリコン基板２８を厚さ方向（主面２８ｔおよび下面２０ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極２９を備えている。複数の貫通電極２９は、シリコン基板２８を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極２９のそれぞれは、一方の端部が下面端子２６に接続され、他方の端部が配線層の配線２２に接続されている。インタポーザ２０Ｅの場合、例えば電源電位の供給経路や基準電位の供給経路、あるいは、図２０に示すロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧなど、半導体チップ３０と配線基板１０（図２０参照）とを電気的に接続する経路には、貫通電極２９が介在する。
【０２０５】
インタポーザ２０Ｅは、主面２８ｔ上に配置された複数の配線層を有し、複数の配線層のそれぞれには、複数の配線経路ＷＰ１、ＷＰ２が形成されている。この点は、図２１に示すインタポーザ２０Ｃと同様である。複数の配線経路ＷＰ１および配線経路ＷＰ２は、配線基板１０（図２０参照）と電気的に分離されていて良い。このため、配線経路ＷＰ１および配線経路ＷＰ２は、複数の貫通電極２９と分離されている。
【０２０６】
また、インタポーザ２０Ｅが備える配線層は、例えば図５に示すロジックチップ３０Ｂの配線層３２のように、半導体チップ上に半導体素子と電気的に接続される配線層を形成するプロセスと同様に製造される。このため、図２１に示すインタポーザ２０Ｃが備える複数の配線よりもさらに断面積の小さい配線を、高密度で形成できる。
【０２０７】
このように、シリコン基板２８を基材として利用するインタポーザは、シリコンインタポーザと呼ばれる。上記実施の形態で説明したように、配線経路ＷＰ１の経路距離の差は、配線経路ＷＰ１の間にスルーホール配線２４が介在している時に特に大きく成り易い。
【０２０８】
しかし、シリコンインタポーザの場合であっても、上記した複数の配線経路ＷＰ２と複数の配線経路ＷＰ１とが混在している場合、複数の配線経路ＷＰ１の経路距離は長くなる。
【０２０９】
したがって、複数の配線経路ＷＰ１について上記した平行移動配列方式を採用することにより、複数の配線経路ＷＰ１の経路距離の差を低減することができる。
【０２１０】
また、図８に示す例では、複数の配線２２Ｄが図７に示す複数の配線２２Ａ、複数の配線２２Ｂ、および複数の配線２２Ｃが形成された配線層Ｍ１、Ｍ２、Ｍ３、および配線層Ｍ４と異なる配線層に形成された例を説明した。しかし、変形例として、複数の配線層２２Ｄのそれぞれが、複数の配線２２Ｂが形成された配線層と同じ配線層に形成されていても良い。
【０２１１】
この場合、複数の配線２２Ｄが、複数の配線２２Ｂと接触することを回避する必要があるので、配線２２Ｄの迂回距離はさらに大きくなる。したがって、上記した平行移動配列方式を適用することで、配線２２Ｄの経路距離の差を低減することができる。
【０２１２】
また、上記実施の形態では、インタポーザに搭載される半導体部品として半導体チップを取り上げて説明した。しかし、半導体部品の態様は、上記した半導体チップの他、種々の変形例が適用できる。例えば、上記した半導体チップ３０に代えて、複数の半導体チップが積層された半導体チップ積層体を用いても良い。また例えば、上記した半導体チップ３０に代えて、半導体チップが配線基板などの基材に搭載された半導体パッケージを用いても良い。
【０２１３】
＜半導体装置の製造方法＞
次に、図１〜図２５を用いて説明した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５の製造工程について説明する。ただし、上記した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、および半導体装置ＰＫＧ５は、インタポーザに配線層を積層する際の工程が異なる以外は同様の製造方法で製造される。したがって、以下の説明では、代表例として半導体装置ＰＫＧ１の製造方法を説明する。また、以下の説明では、製造工程の流れを示すフロー図と、図１〜図２５を必要に応じて参照しながら説明する。図２６は、図１〜図２５を用いて説明した半導体装置の製造工程の概要を示す説明図である。
【０２１４】
＜インタポーザ準備＞
まず、インタポーザ準備工程では、図５〜図８に示すインタポーザ２０Ａ、図１０〜図１７に示すインタポーザ２０Ｂ、図２１に示すインタポーザ２０Ｃ、図２２に示すインタポーザ２０Ｄ、または図２５に示すインタポーザ２０Ｅを準備する。インタポーザ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ（以下、製造工程の説明において、代表的にインタポーザ２０Ａと記載する）の製造方法は、コア層２１ｃに複数のスルーホール配線２４を形成した後、コア層２１ｃの上面２１ｔおよび下面２１ｂのそれぞれに対して複数の配線層を積層する。配線層の積層方法は、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
【０２１５】
一方、インタポーザ２０Ｅの製造方法は、半導体ウエハであるシリコン基板２８（図２５参照）を準備して、シリコン基板２８上に複数の配線層を積層する。配線層の積層方法は、例えば上記したインタポーザ２０Ａと同様に、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
【０２１６】
＜ダイボンド＞
次にダイボンド工程では、図３に示すようにインタポーザ２０Ａ上に複数の半導体チップ３０を搭載する。本工程では、複数の半導体チップ３０の表面３０ｔとインタポーザ２０Ａの上面２０ｔとがそれぞれ対向するように、複数の半導体チップ３０を順に搭載する。搭載順序は特に限定されないが、複数の半導体チップ３０の厚さに差がある場合には、相対的に厚さが薄い半導体チップ３０を先に搭載することが好ましい。
【０２１７】
例えば、本実施の形態では、メモリチップ３０Ａは一枚であるが、メモリチップ３０Ａとして複数枚のメモリチップ３０Ａが積層された積層体を用いても良い。この場合、ロジックチップ３０Ｂよりもメモリチップ３０Ａの積層体の方が、厚さが厚くなり易いので、ロジックチップ３０Ｂを先に搭載することが好ましい。
【０２１８】
また、本工程では、図６に示すように、半導体チップ３０の複数の電極３３とインタポーザ２０Ａの複数の上面端子２５とは、複数のバンプ電極３５を介して電気的に接続される。
【０２１９】
なお、図３および図５では、複数のバンプ電極３５が露出しているが、複数のバンプ電極３５の周囲を覆うように半導体チップ３０とインタポーザ２０Ａとの間にアンダフィル樹脂（図示は省略）を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極３５の周囲を覆うことで、バンプ電極３５を保護することができる。
【０２２０】
＜インタポーザ搭載＞
次にインタポーザ搭載工程では、図３に示すようにパッケージ基板である配線基板１０を準備して、複数の半導体チップ３０が搭載されたインタポーザ２０Ａを配線基板１０上に搭載する。本工程では、インタポーザ２０Ａの下面２０ｂと配線基板１０の上面１０ｔとが対向するように搭載する。
【０２２１】
また、本工程では、図５に示すように、インタポーザ２０Ａの複数の下面端子２６と配線基板１０の複数のボンディングパッド１６とは、バンプ電極２７を介して電気的に接続される。
【０２２２】
なお、図３および図５では、複数のバンプ電極２７が露出しているが、複数のバンプ電極２７の周囲を覆うようにインタポーザ２０Ａと配線基板１０との間にアンダフィル樹脂（図示は省略）を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極２７の周囲を覆うことで、バンプ電極２７を保護することができる。
【０２２３】
＜ボールマウント＞
次に、ボールマウント工程では、図３に示すように、配線基板１０の下面１０ｂに形成された複数のランド１２に、外部端子になる複数の半田ボール１１を接合する。
【０２２４】
本工程では、配線基板１０の下面１０ｂが上方を向くようにした後、配線基板１０の下面１０ｂにおいて露出する複数のランド１２のそれぞれの上に半田ボール１１を配置する。その後、複数の半田ボール１１を加熱することで複数の半田ボール１１とランド１２を接合する。本工程により、複数の半田ボール１１は、配線基板１０を介して複数の半導体チップ３０（ロジックチップ３０Ｂおよびメモリチップ３０Ａ）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール１１を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール１１を形成せず、ランド１２を露出させた状態、あるいはランド１２に半田ボール１１よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
【０２２５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２２６】
例えば、上記した半導体装置の製造方法では、半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５の製造工程の一例について説明したが、上記一例で示した製造方法の他、種々の変形例がある。例えば、上記実施の形態では、インタポーザに半導体部品（半導体チップ）を搭載した後で、配線基板上にインタポーザを搭載する製造方法について説明した。上記製造方法の他、インタポーザを配線基板に搭載した後、配線基板上に搭載されたインタポーザに対して、複数の半導体部品を搭載しても良い。あるいは、インタポーザに複数の半導体部品のうちの一部を搭載した後、配線基板にインタポーザを搭載し、残りの半導体部品は配線基板上のインタポーザに搭載しても良い。あるいは、半導体部品として複数枚の半導体チップが積層された積層体を用いる場合、インタポーザを配線基板に搭載した後、配線基板に搭載されたインタポーザ上に、複数枚の半導体チップを順次積層しても良い。
【０２２７】
また例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【符号の説明】
【０２２８】
１０  配線基板（パッケージ基板）
１０ｂ  下面（面、実装面）
１０ｓ  側面
１０ｔ  上面（面、チップ搭載面）
１１  半田ボール（外部端子）
１２  ランド（外部端子、半田接続用パッド）
１３  配線
１４  絶縁層
１４ｃ  コア層（コア材、コア絶縁層、絶縁層）
１５  ビア配線
１６  ボンディングパッド（端子、インタポーザ搭載面側端子、電極）
１７  絶縁膜（ソルダレジスト膜）
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｈ  インタポーザ（中継基板）
２０ｂ  下面（面、実装面）
２０Ｌ、２０Ｍ  領域
２０ｓ  側面
２０ｔ  上面（面、チップ搭載面）
２１  絶縁層
２１ｂ  下面
２１ｃ  コア層（コア材、コア絶縁層、絶縁層）
２１ｔ  上面
２２  配線
２２Ａ、２２Ａ１、２２Ａ２、２２Ｂ、２２Ｂ１、２２Ｂ２、２２Ｃ、２２Ｃ１、２２Ｃ２、２２Ｄ、２２Ｄ１、２２Ｄ２  配線（信号配線）
２２ｄ１、２２ｄ２、２２ｄ３、２２ｄ４  ビア配線（端部ビア配線）
２３、２３Ａ、２３Ｂ、２３Ｃ、２３Ｄ  ビア配線
２４  スルーホール配線
２５  上面端子（ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子）
２６  下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）
２７  バンプ電極
２８  シリコン基板（基材）
２８ｔ  主面
２９  貫通電極
３０  半導体チップ（半導体部品）
３０Ａ  メモリチップ
３０ｂ  裏面（主面、下面）
３０Ｂ  ロジックチップ
３０Ｂ  ロジックチップチップ
３０ｓ、３０ｓ１、３０ｓ２  側面
３０ｔ  表面（主面、上面）
３１  シリコン基板（基材）
３１ｔ  主面
３２  配線層
３３  電極（表面電極、部品電極、パッド）
３４  パッシベーション膜
３５  バンプ電極
３６  配線
４０  外部機器
５０  電源
６０  実装基板
Ａｕ  金
Ｂ２  （信号配線）
ＢＰ１、ＢＰ２  屈曲部
ＢＰ２  部分
ＣＤＰ  導体パターン
ＣＭＤ  制御信号線（信号線）
ＣＯＲＥ１、ＣＯＲＥ２  コア回路（主回路）
ＣＶＴ  電圧変換回路
Ｄ２  （信号配線）
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４  方向
ＤＱ  データ線（信号線）
ＤＲＶ１、ＤＲＶ２  電源回路
ＧＬ１、ＧＭ１  第１グループ電極（信号用電極、グループ電極）
ＧＬ２、ＧＭ２  第２グループ電極（信号用電極、グループ電極）
ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４  電極群
ＩＦ１  外部インタフェース回路（入出力回路、外部入出力回路）
ＩＦ２  内部インタフェース回路（入出力回路、内部入出力回路）
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８、ＩＭ１、ＩＭ２、ＩＭ３、ＩＭ４、ＩＭ５、ＩＭ６、ＩＭ７、ＩＭ８、ＯＬ１、ＯＬ２、ＯＬ３、ＯＬ４、ＯＬ５、ＯＬ６、ＯＬ７  、ＯＬ８、ＯＭ１、ＯＭ２、ＯＭ３、ＯＭ４、ＯＭ５、ＯＭ６、ＯＭ７、ＯＭ８、ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７、ＰＬ８、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６、ＰＭ７、ＰＭ８  電極
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０  配線層
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５  半導体装置
ＰＶＤ  電源電極
ＰＶＳ  基準電位電極
ＲＴ１、ＲＴ２  部分
ＳＩＧ  信号線
ＴＬ５、ＴＬ６、ＴＬ７、ＴＬ８、ＴＭ５、ＴＭ６、ＴＭ７、ＴＭ８  スルーホール配線
ＶＤ１、ＶＤ２、ＶＤ３、ＶＤＤ  電源線
ＶＬ１  境界線（仮想線）
ＶＰ１、ＶＰ２  部分
ＶＳ１、ＶＳ２  基準電位線
ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４ＷＰ５、ＷＰ６  配線経路（信号配線経路）
【図１】
2017029767.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2017029767.tif 000009
【図８】
2017029767.tif 000010
【図９】
2017029767.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2017029767.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2017029767.tif 000024
【図２３】
2017029767.tif 000025
【図２４】
2017029767.tif 000026
【図２５】
2017029767.tif 000027
【図２６】
2017029767.tif 000028
【図２７】
2017029767.tif 000029
【国際調査報告】
2017029767.tif 000030
2017029767.tif 000031