(57)【要約】  トランジスタを積層する高集積な半導体装置を提供する。  半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、各ボディ領域に対応する各ゲートを備えた半導体装置。
2016139755.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の第１導電型半導体層と、  前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、  前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、  前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、  前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、  前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、  前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、  前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、  前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、  前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、  前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、  前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、  前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、  前記第１のゲートと前記第４のゲートとは接続され、  前記第２のゲートと前記第３のゲートとは接続されることを特徴とする半導体装置。
【請求項２】
前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の出力端子は金属からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の出力端子は半導体からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１の柱状半導体層は、１行１列目に配置され、  前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体基板上に形成された第５の第２導電型半導体層と、  前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、  前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、  前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、  前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、  前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、  前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、  前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、  前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、  前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、  前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、  前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、  前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、  前記第５のゲートと前記第６のゲートとは接続され、  前記第７のゲートと前記第８のゲートとは接続されることを特徴とする半導体装置。
【請求項１０】
前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２の出力端子は金属からなることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第２の出力端子は半導体からなることを特徴とする請求項９に記載の半導体装置。
【請求項１４】
前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする請求項９に記載の半導体装置。
【請求項１５】
前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする請求項９に記載の半導体装置。
【請求項１６】
前記第３の柱状半導体層は、１行１列目に配置され、  前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は半導体装置に関する。
【背景技術】
【０００２】  半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。【０００３】  従来のＳＧＴを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、１本のシリコン柱からなるｎＭＯＳトランジスタと１本のシリコン柱からなるｐＭＯＳトランジスタが平面上に形成されている（例えば特許文献４を参照）。少なくとも２本のシリコン柱が平面上に形成されているため、少なくとも２本のシリコン柱分の面積が必要となる。【０００４】  従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている（例えば特許文献５を参照）。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００８−３００５５８号公報
【特許文献５】特開２０１４−５７０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】  そこで、トランジスタを積層する高集積な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】  本発明の半導体装置は、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、  前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とする。【０００８】  また、前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする。【０００９】  また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。【００１０】  また、前記第１の出力端子は金属からなることを特徴とする。【００１１】  また、前記第１の出力端子は半導体からなることを特徴とする。【００１２】  また、前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする。【００１３】  また、前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする。【００１４】  また、前記第１の柱状半導体層は、１行１列目に配置され、前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする。【００１５】  また、本発明の半導体装置は、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、  前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域��周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とする。【００１６】  また、前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする。【００１７】  また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。【００１８】  また、前記第２の出力端子は金属からなることを特徴とする。【００１９】  また、前記第２の出力端子は半導体からなることを特徴とする。【００２０】  また、前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする。【００２１】  また、前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする。【００２２】  また、前記第３の柱状半導体層は、１行１列目に配置され、前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする。
【発明の効果】
【００２３】  本発明によれば、トランジスタを積層する高集積な半導体装置を提供することができる。【００２４】  また、半導体基板上に形成された第１の第１導電型半導体層と、前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、  前記５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、前記第１のゲートと前記第４のゲートとは接続され、前記第２のゲートと前記第３のゲートとは接続されることを特徴とすることにより、トランジスタが積層されるため、高集積な半導体装置を提供することができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。【００２５】  また、半導体基板上に形成された第５の第２導電型半導体層と、前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、  前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、前記第８の��ディ領域の周囲に形成された第８のゲート絶縁膜と、前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、前記第５のゲートと前記第６のゲートとは接続され、前記第７のゲートと前記第８のゲートとは接続されることを特徴とすることにより、第３の柱状半導体層と第４の柱状半導体層双方を半導体基板上に形成することができるため、第３の柱状半導体層と第４の柱状半導体層共に基板を加工することにより得られる単結晶半導体を用いることができる。特に、ＮＡＮＤゲートであるため、ｎＭＯＳの層において、ＳＧＴを縦に積層することができる。また、ｎＭＯＳの層とｐＭＯＳの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
【図面の簡単な説明】
【００２６】
【図１】（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１−Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２−Ｙ２’線での断面図である。
【図２】（Ａ）は本発明に係る半導体装置の平面図である。（Ｂ）は（Ａ）のＸ１−Ｘ１’線での断面図である。（Ｃ）は（Ａ）のＹ１−Ｙ１’線での断面図である。（Ｄ）は（Ａ）のＹ２−Ｙ２’線での断面図である。
【発明を実施するための形態】
【００２７】  以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図１に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
【００２８】  シリコン基板１０１上に形成された第１の第１導電型シリコン層１０２と、前記シリコン層１０１上に形成された第１の柱状シリコン層１３３であって、第２の第１導電型シリコン層１０３と第１のボディ領域１０４と第３の第１導電型シリコン層１０５と第４の第１導電型シリコン層１０８と第２のボディ領域１０９と第５の第１導電型シリコン層１１０と第１の第２導電型シリコン層１１３と第３のボディ領域１１４と第２の第２導電型シリコン層１１５とが基板側からこの順に形成された前記第１の柱状シリコン層１３３と、前記第１のボディ領域１０４の周囲に形成された第１のゲート絶縁膜１０６と、前記第１のゲート絶縁膜１０６の周囲に形成された第１のゲート１０７と、  前記第２のボディ領域１０９の周囲に形成された第２のゲート絶縁膜１１１と、前記第２のゲート絶縁膜１１１の周囲に形成された第２のゲート１１２と、前記第３のボディ領域１１４の周囲に形成された第３のゲート絶縁膜１１６と、前記第３のゲート絶縁膜１１６の周囲に形成された第３のゲート１１７と、前記５の第１導電型シリコン層１１０と前記第１の第２導電型シリコン層１１３とを接続する第１の出力端子１２３と、前記第１の出力端子１２３上に形成された第２の柱状シリコン層１３４であって、第３の第２導電型シリコン層１１８と第４のボディ領域１１９と第４の第２導電型シリコン層１２０とが基板側からこの順に形成された前記第２の柱状シリコン層１３４と、前記第４のボディ領域１１９の周囲に形成された第４のゲート絶縁膜１２１と、前記第４のゲート絶縁膜１２１の周囲に形成された第４のゲート１２２と、前記第１の出力端子１２３は前記第３の第２導電型シリコン層１１８に接続されるのであって、前記第１のゲート１０７と前記第４のゲート１２２とは接続され、前記第２のゲート１１２と前記第３のゲート１１７とは接続されることを特徴とする。
【００２９】  前記第２のゲート１１２と前記第３のゲート１１７とを接続する第１のコンタクト１２４を有することが好ましい。本第１のコンタクトにより、第２のゲート１１２と第３のゲート１１７とを縦方向で接続することができるため、第２のゲート１１２と第３のゲート１１７とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
【００３０】  また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
【００３１】  また、前記第１の出力端子１２３は金属からなることが好ましい。
【００３２】  また、前記第１の出力端子１２３はシリコンであってもよい。前記第１の出力端子１２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
【００３３】  また、前記第１のゲート１０７と前記第２のゲート１１２と前記第３のゲート１１７と前記第４のゲート１２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第１のゲート絶縁膜１０６、第２のゲート絶縁膜１１１、第３のゲート絶縁膜１１６、第４のゲート絶縁膜１２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
【００３４】  また、前記第２の第２導電型シリコン層１１５と前記第４の第２導電型シリコン層１２０に接続された第１の電源供給線１２９と、を有することを特徴とする。
【００３５】  また、第１のコンタクト１２４には、入力の金属配線１２８が接続される。また、第１のゲート１０７は、コンタクト１２５、金属配線１３０、コンタクト１２７を介して第４のゲート１２２に接続されている。また、第１の出力配線は、コンタクト１２６を介して出力の金属配線１３１に接続されている。
【００３６】  また、前記第１の柱状シリコン層１３３は、１行１列目に配置され、前記第２の柱状シリコン層１３４は、１行２列目に配置されることを特徴とする。この配置により、第１のコンタクト１２４及びコンタクト１２５、１２６、１２７を４角形の頂点に配置することできる。
【００３７】  また、素子の周囲には絶縁膜１３２が形成される。
【００３８】  また、本発明の異なる実施形態について説明する。本発明の実施形態に係る半導体装置の構造を図２に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
【００３９】  シリコン基板２０１上に形成された第５の第２導電型シリコン層２０２と、前記シリコン層２０１上に形成された第３の柱状シリコン層２３３であって、第６の第２導電型シリコン層２０３と第５のボディ領域２０４と第７の第２導電型シリコン層２０５と第６の第１導電型シリコン層２０８と第６のボディ領域２０９と第７の第１導電型シリコン層２１０と第８の第１導電型シリコン層２１３と第７のボディ領域２１４と第９の第１導電型シリコン層２１５とが基板側からこの順に形成された前記第３の柱状シリコン層２３３と、前記第５のボディ領域２０４の周囲に形成された第５のゲート絶縁膜２０６と、前記第５のゲート絶縁膜２０６の周囲に形成された第５のゲート２０７と、  前記第６のボディ領域２０９の周囲に形成された第６のゲート絶縁膜２１１と、前記第６のゲート絶縁膜２１１の周囲に形成された第６のゲート２１２と、前記第７のボディ領域２１４の周囲に形成された第７のゲート絶縁膜２１６と、前記第７のゲート絶縁膜２１６の周囲に形成された第７のゲート２１７と、前記第７の第２導電型シリコン層２０５と前記第６の第１導電型シリコン層２０８とを接続する第２の出力端子２２３と、前記シリコン基板２０１上に形成された第４の柱状シリコン層２３４であって、第８の第２導電型シリコン層２１８と第８のボディ領域２１９と第９の第２導電型シリコン層２２０とが基板側からこの順に形成された前記第４の柱状シリコン層２３４と、  前記第８のボディ領域２１９の周囲に形成された第８のゲート絶縁膜２２１と、前記第８のゲート絶縁膜２２１の周囲に形成された第８のゲート２２２と、前記第２の出力端子２２３は前記第９の第２導電型シリコン層２２０に接続されるのであって、前記第５のゲート２０７と前記第６のゲート２１２とは接続され、前記第７のゲート２１７と前記第８のゲート２２２とは接続されることを特徴とする。第３の柱状シリコン層２３３と第４の柱状シリコン層２３４双方をシリコン基板上に形成することができるため、第３の柱状シリコン層２３３と第４の柱状シリコン層２３４共に基板を加工することにより得られる単結晶シリコンを用いることができる。
【００４０】  前記第５のゲート２０７と前記第６のゲート２１２とを接続する第２のコンタクト２２４を有することが好ましい。本第２のコンタクト２２４により、第５のゲート２０７と第６のゲート２１２とを縦方向で接続することができるため、第５のゲート２０７と第６のゲート２１２とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
【００４１】  また、前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする。
【００４２】  また、前記第２の出力端子２２３は金属からなることが好ましい。
【００４３】  また、前記第２の出力端子２２３はシリコンであってもよい。前記第２の出力端子２２３をシリコンとしたとき、出力端子をシリサイド化してもよい。
【００４４】  また、前記第５のゲート２０７と前記第６のゲート２１２と前記第７のゲート２１７と前記第８のゲート２２２とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第５のゲート絶縁膜２０６、第６のゲート絶縁膜２１１、第７のゲート絶縁膜２１６、第８のゲート絶縁膜２２１は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
【００４５】  また、前記第９の第１導電型シリコン層２１５に接続された第１の接地線２２９と、を有することを特徴とする。
【００４６】  また、第２のコンタクト２２４には、入力の金属配線２２８が接続される。また、第７のゲート２１７は、コンタクト２２５、金属配線２３０、コンタクト２２７を介して第８のゲート２２２に接続されている。また、第２の出力配線２２３は、コンタクト２２６を介して出力の金属配線２３１に接続されている。
【００４７】  また、前記第３の柱状シリコン層２３３は、１行１列目に配置され、前記第４の柱状シリコン層２３４は、１行２列目に配置されることを特徴とする。この配置により、第２のコンタクト２２４及びコンタクト２２５、２２６、２２７を４角形の頂点に配置することできる。
【００４８】  また、素子の周囲には絶縁膜２３２が形成される。
【００４９】  なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００５０】  例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００５１】１０１．シリコン基板１０２．第１の第１導電型シリコン層１０３．第２の第１導電型シリコン層１０４．第１のボディ領域１０５．第３の第１導電型シリコン層１０６．第１のゲート絶縁膜１０７．第１のゲート１０８．第４の第１導電型シリコン層１０９．第２のボディ領域１１０．第５の第１導電型シリコン層１１１．第２のゲート絶縁膜１１２．第２のゲート１１３．第１の第２導電型シリコン層１１４．第３のボディ領域１１５．第２の第２導電型シリコン層１１６．第３のゲート絶縁膜１１７．第３のゲート１１８．第３の第２導電型シリコン層１１９．第４のボディ領域１２０．第４の第２導電型シリコン層１２１．第４のゲート絶縁膜１２２．第４のゲート１２３．第１の出力端子１２４．第１のコンタクト１２５．コンタクト１２６．コンタクト１２７．コンタクト１２８．入力の金属配線１２９．第１の電源供給線１３０．金属配線１３１．金属配線１３２．絶縁膜１３３．第１の柱状シリコン層１３４．第２の柱状シリコン層２０１．シリコン基板２０２．第５の第２導電型シリコン層２０３．第６の第２導電型シリコン層２０４．第５のボディ領域２０５．第７の第２導電型シリコン層２０６．第５のゲート絶縁膜２０７．第５のゲート２０８．第６の第１導電型シリコン層２０９．第６のボディ領域２１０．第７の第１導電型シリコン層２１１．第６のゲート絶縁膜２１２．第６のゲート２１３．第８の第１導電型シリコン層２１４．第７のボディ領域２１５．第９の第１導電型シリコン層２１６．第７のゲート絶縁膜２１７．第７のゲート２１８．第８の第２導電型シリコン層２１９．第８のボディ領域２２０．第９の第２導電型シリコン層２２１．第８のゲート絶縁膜２２２．第８のゲート２２３．第２の出力端子２２４．第２のコンタクト２２５．コンタクト２２６．コンタクト２２７．コンタクト２２８．金属配線２２９．第１の接地線２３０．金属配線２３１．金属配線２３２．絶縁膜２３３．第３の柱状シリコン層２３４．第４の柱状シリコン層
【図１】
2016139755.tif 000003
【図２】
2016139755.tif 000004
【手続補正書】
【提出日】平成29年1月27日(2017.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の第１導電型半導体層と、
前記半導体層上に形成された第１の柱状半導体層であって、第２の第１導電型半導体層と第１のボディ領域と第３の第１導電型半導体層と第４の第１導電型半導体層と第２のボディ領域と第５の第１導電型半導体層と第１の第２導電型半導体層と第３のボディ領域と第２の第２導電型半導体層とが基板側からこの順に形成された前記第１の柱状半導体層と、
前記第１のボディ領域の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲートと、
前記第２のボディ領域の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲートと、
前記第３のボディ領域の周囲に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の周囲に形成された第３のゲートと、
前記第５の第１導電型半導体層と前記第１の第２導電型半導体層とを接続する第１の出力端子と、
前記第１の出力端子上に形成された第２の柱状半導体層であって、第３の第２導電型半導体層と第４のボディ領域と第４の第２導電型半導体層とが基板側からこの順に形成された前記第２の柱状半導体層と、
前記第４のボディ領域の周囲に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜の周囲に形成された第４のゲートと、
前記第１の出力端子は前記第３の第２導電型半導体層に接続されるのであって、
前記第１のゲートと前記第４のゲートとは接続され、
前記第２のゲートと前記第３のゲートとは接続されることを特徴とする半導体装置。
【請求項２】
前記第２のゲートと前記第３のゲートとを接続する第１のコンタクトを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の出力端子は金属からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の出力端子は半導体からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１のゲートと前記第２のゲートと前記第３のゲートと前記第４のゲートとは金属からなることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の第２導電型半導体層と前記第４の第２導電型半導体層に接続された第１の電源供給線と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１の柱状半導体層は、１行１列目に配置され、
前記第２の柱状半導体層は、１行２列目に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体基板上に形成された第５の第２導電型半導体層と、
前記半導体層上に形成された第３の柱状半導体層であって、第６の第２導電型半導体層と第５のボディ領域と第７の第２導電型半導体層と第６の第１導電型半導体層と第６のボディ領域と第７の第１導電型半導体層と第８の第１導電型半導体層と第７のボディ領域と第９の第１導電型半導体層とが基板側からこの順に形成された前記第３の柱状半導体層と、
前記第５のボディ領域の周囲に形成された第５のゲート絶縁膜と、
前記第５のゲート絶縁膜の周囲に形成された第５のゲートと、
前記第６のボディ領域の周囲に形成された第６のゲート絶縁膜と、
前記第６のゲート絶縁膜の周囲に形成された第６のゲートと、
前記第７のボディ領域の周囲に形成された第７のゲート絶縁膜と、
前記第７のゲート絶縁膜の周囲に形成された第７のゲートと、
前記第７の第２導電型半導体層と前記第６の第１導電型半導体層とを接続する第２の出力端子と、
前記半導体基板上に形成された第４の柱状半導体層であって、第８の第２導電型半導体層と第８のボディ領域と第９の第２導電型半導体層とが基板側からこの順に形成された前記第４の柱状半導体層と、
前記第８のボディ領域の周囲に形成された第８のゲート絶縁膜と、
前記第８のゲート絶縁膜の周囲に形成された第８のゲートと、
前記第２の出力端子は前記第９の第２導電型半導体層に接続されるのであって、
前記第５のゲートと前記第６のゲートとは接続され、
前記第７のゲートと前記第８のゲートとは接続されることを特徴とする半導体装置。
【請求項１０】
前記第５のゲートと前記第６のゲートとを接続する第２のコンタクトを有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２の出力端子は金属からなることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
前記第２の出力端子は半導体からなることを特徴とする請求項９に記載の半導体装置。
【請求項１４】
前記第５のゲートと前記第６のゲートと前記第７のゲートと前記第８のゲートとは金属からなることを特徴とする請求項９に記載の半導体装置。
【請求項１５】
前記第９の第１導電型半導体層に接続された第１の接地線と、を有することを特徴とする請求項９に記載の半導体装置。
【請求項１６】
前記第３の柱状半導体層は、１行１列目に配置され、
前記第４の柱状半導体層は、１行２列目に配置されることを特徴とする請求項９に記載の半導体装置。
【国際調査報告】
2016139755.tif 000005
2016139755.tif 000006