(57)【要約】  アクティブマトリクス基板（１００）は、複数の画素が設けられた表示領域（Ｒ１）と、表示領域の周囲に設けられた額縁領域（Ｒ２）とを有し、額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴ（５）が備えられており、複数の周辺回路ＴＦＴのそれぞれは、ゲート電極（１２）、ソース電極（１６）、ドレイン電極（１８）、酸化物半導体層（１４）を有しており、複数の周辺回路ＴＦＴのうちの少なくとも一部において、酸化物半導体層とソース電極との接続領域であるソース接続領域（Ｒｓ）と、酸化物半導体層とドレイン電極との接続領域であるドレイン接続領域（Ｒｄ）とが非対称に形成されている。
2015122393.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が設けられた表示領域と、前記表示領域の外側に設けられた額縁領域とを有し、前記額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴを備えたアクティブマトリクス基板であって、
前記複数の周辺回路ＴＦＴのそれぞれは、ゲート電極と、前記ゲート電極と絶縁された状態で前記ゲート電極と少なくとも部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有しており、
前記複数の周辺回路ＴＦＴのうちの少なくとも一部の周辺回路ＴＦＴにおいて、前記酸化物半導体層と前記ソース電極との接続領域であるソース接続領域と、前記酸化物半導体層と前記ドレイン電極との接続領域であるドレイン接続領域とが非対称に形成されている、アクティブマトリクス基板。
【請求項２】
前記ドレイン接続領域の幅は、前記ソース接続領域の幅よりも小さい、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記ドレイン接続領域の面積は、前記ソース接続領域の面積よりも小さい、請求項１または２に記載のアクティブマトリクス基板。
【請求項４】
前記ドレイン電極の幅は、前記ソース電極の幅よりも小さい、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に介在される絶縁層であって、前記ソース電極および前記ドレイン電極に対応する位置にソースコンタクトホールおよびドレインコンタクトホールが形成された絶縁層をさらに有し、
前記ソース電極および前記ドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホールの内部で前記酸化物半導体層に接続されており、
前記ソースコンタクトホールと前記ドレインコンタクトホールとが異なる形状を有する、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項６】
前記絶縁層の上に前記ゲート電極が設けられている、請求項５に記載のアクティブマトリクス基板。
【請求項７】
前記絶縁層の下に前記ゲート電極が設けられている、請求項５に記載のアクティブマトリクス基板。
【請求項８】
前記複数の周辺回路ＴＦＴは、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴと、前記ソース接続領域と前記ドレイン接続領域とが対称に形成されている周辺回路ＴＦＴとを含む、請求項１から７のいずれかに記載のアクティブマトリクス基板。
【請求項９】
前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴのオフ期間において、前記ドレイン電極に印加される電圧が２０Ｖ以上となるように構成されている、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
前記酸化物半導体層は、Ｉｎ、Ｇａ、および、Ｚｎからなる群から選択される少なくとも１種の元素を含んでいる、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項１１】
前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含んでおり、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む、請求項１０に記載のアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置などに用いられるアクティブマトリクス基板に関し、特に酸化物半導体ＴＦＴを備えるアクティブマトリクス基板に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられていた。【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みが行われている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜によってＴＦＴの活性層を形成する液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。【０００４】
酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成され、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製できる高性能なアクティブ素子として、表示装置などへの利用が進められている。【０００５】
また、酸化物半導体の移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いてアクティブマトリクス基板を作製すれば、画素内におけるＴＦＴの占有面積を低下させ、画素開口率を向上させることができる。これによって、バックライトの光量を抑えて明るい表示を行うことが可能になり、低消費電力を実現できる。【０００６】
特に、スマートフォンなどに用いられる小型・高精細の表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素の開口率を高くすることが容易ではない。そこで、酸化物半導体ＴＦＴを用いて画素開口率を向上させれば、消費電力を抑えながら高精細な画像の表示を行うことができる。【０００７】
また、酸化物半導体ＴＦＴのオフリーク特性は優れているので、画像の書き換え頻度を低下させて表示を行う方式を利用することもできる。例えば、静止画表示時などには、１秒に１回の頻度で画像データを書き換えるように動作させることができる。このような駆動方式は、休止駆動方式または低周波駆動方式などと呼ばれる。休止駆動方式を利用することによって、表示装置の消費電力を大幅に削減することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１３４４７５号公報
【特許文献２】国際公開第２０１１／０２４４９９号
【特許文献３】特開２０１２−７４６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
液晶表示装置用のアクティブマトリクス基板において、表示領域内の各画素にそれぞれ設けられたＴＦＴ（以下、画素ＴＦＴと呼ぶことがある）のソース電極は信号線に接続され、ドレイン電極は画素電極に接続されている。画素ＴＦＴがオンのとき、画素電極には信号線を介して画素電圧が印加される。また、画素ＴＦＴがオフの期間中、画素電圧は液晶容量Ｃｌｃや補助容量Ｃｃｓなどによって保持される。【００１０】
画素ＴＦＴでは、オフ期間中におけるドレイン電極の電位はそれほど高いものではない。このため、酸化物半導体ＴＦＴを用いれば、オフリーク電流を抑制することは比較的容易であった。【００１１】
一方で、一般的なアクティブマトリクス基板において、表示領域の外側に、接続端子や駆動回路を配置するための額縁領域が設けられている。また、額縁領域において、ゲートドライバやソースドライバなどの駆動回路を基板上にモノリシック（一体的）に形成する技術が知られている。これらのモノリシックドライバは、例えば、複数のＴＦＴ（以下、周辺回路ＴＦＴと呼ぶことがある）を用いて構成されるシフトレジスタを含んでいる。例えば特許文献２に、それぞれがゲート配線に接続された複数段のシフトレジスタを備えるモノリシックゲートドライバの構成が開示されている。【００１２】
モノリシックドライバは、画素ＴＦＴと同時に、すなわち、画素ＴＦＴを作製するプロセスを利用して作製することができる。画素ＴＦＴおよび周辺回路ＴＦＴの活性層を酸化物半導体から形成する場合、各ＴＦＴのサイズを比較的小さくできる。このため、狭い額縁領域においても、複数の周辺回路ＴＦＴを含むモノリシックドライバを設けることが可能である。このような構成によれば、従来のようにドライバ用のＩＣチップを基板上に実装する必要がなくなるので、部品点数や製造工程数を削減することが可能である。また、ドライバを狭い領域に配置することができるので、額縁領域の狭小化も図ることができる。【００１３】
ただし、周辺回路ＴＦＴとして酸化物半導体ＴＦＴを用いる場合であっても、ＴＦＴのサイズ（特にチャネル長）を小さく設計するとオフリーク特性が悪化する場合があることが本発明者によって確認された。周辺回路ＴＦＴの中には、オフ時におけるソース電位に対するドレイン電位の大きさ（ソース・ドレイン間電圧）が画素ＴＦＴの場合に比べて大きいものが含まれている。このため、周辺回路ＴＦＴでは、画素ＴＦＴでは問題にならなかったオフ時の絶縁破壊が生じ、リーク電流が増大するおそれがある。【００１４】
ＴＦＴのオフリーク特性を向上させる（すなわちＴＦＴを高耐圧化する）技術としては、例えば特許文献３に、ゲート電極とドレイン電極との重なり面積を低減するように、これらをオフセット構造とする構成が開示されている。しかし、特許文献３に記載のＴＦＴでは、高耐圧化は期待できるものの、ゲート電極とドレイン電極とがずれて配置されているために、オン電流の減少を招くおそれがある。また、補助ゲート電極を必要としているのでＴＦＴの面積の増大につながり、このような構成を周辺回路ＴＦＴに適用すると狭額縁の実現が困難になるという課題がある。【００１５】
本発明は上記課題を解決するために為されたものであり、耐圧性に優れた酸化物半導体ＴＦＴを備えるアクティブマトリクス基板を提供することをその目的とする。
【課題を解決するための手段】
【００１６】
本発明の実施形態によるアクティブマトリクス基板は、複数の画素が設けられた表示領域と、前記表示領域の外側に設けられた額縁領域とを有し、前記額縁領域において駆動回路を構成する複数の周辺回路ＴＦＴを備えたアクティブマトリクス基板であって、前記複数の周辺回路ＴＦＴのそれぞれは、ゲート電極と、前記ゲート電極と絶縁された状態で前記ゲート電極と少なくとも部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有しており、前記複数の周辺回路ＴＦＴのうちの少なくとも一部の周辺回路ＴＦＴにおいて、前記酸化物半導体層と前記ソース電極との接続領域であるソース接続領域と、前記酸化物半導体層と前記ドレイン電極との接続領域であるドレイン接続領域とが非対称に形成されている。【００１７】
ある実施形態において、前記ドレイン接続領域の幅は、前記ソース接続領域の幅よりも小さい。【００１８】
ある実施形態において、前記ドレイン接続領域の面積は、前記ソース接続領域の面積よりも小さい。【００１９】
ある実施形態において、前記ドレイン電極の幅は、前記ソース電極の幅よりも小さい。【００２０】
ある実施形態において、前記酸化物半導体層と前記ソース電極および前記ドレイン電極との間に介在される絶縁層であって、前記ソース電極および前記ドレイン電極に対応する位置にソースコンタクトホールおよびドレインコンタクトホールが形成された絶縁層をさらに有し、前記ソース電極および前記ドレイン電極は、それぞれ、前記ソースコンタクトホールおよび前記ドレインコンタクトホールの内部で前記酸化物半導体層に接続されており、前記ソースコンタクトホールと前記ドレインコンタクトホールとが異なる形状を有する。【００２１】
ある実施形態において、前記絶縁層の上に前記ゲート電極が設けられている。【００２２】
ある実施形態において、前記絶縁層の下に前記ゲート電極が設けられている。【００２３】
ある実施形態において、前記複数の周辺回路ＴＦＴは、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴと、前記ソース接続領域と前記ドレイン接続領域とが対称に形成されている周辺回路ＴＦＴとを含む。【００２４】
ある実施形態において、前記ソース接続領域と前記ドレイン接続領域とが前記非対称に形成されている周辺回路ＴＦＴのオフ期間において、前記ドレイン電極に印加される電圧が２０Ｖ以上となるように構成されている。【００２５】
ある実施形態において、前記酸化物半導体層は、Ｉｎ、Ｇａ、および、Ｚｎからなる群から選択される少なくとも１種の元素を含んでいる。【００２６】
ある実施形態において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含んでおり、前記Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は結晶質部分を含む。
【発明の効果】
【００２７】
本発明の実施形態によると、アクティブマトリクス基板に設けられた酸化物ＴＦＴにおいて高耐圧化を実現し、オフリーク電流を抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】比較例の酸化物半導体ＴＦＴの構成を示す平面図である。
【図２】本発明の実施形態１のアクティブマトリクス基板を示す平面図である。
【図３】実施形態１のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ−ｘ線に沿った断面図である。
【図４】図３（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。
【図５】ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）の場合と、ソース・ドレイン対称構造（Ｓ／Ｄ対称）の場合とにおける、オフ時の印加電圧の大きさに対するドレイン電流（リーク電流）の大きさを示すグラフである。
【図６】実施形態１のモノリシックゲートドライバを示す回路図である。
【図７】実施形態１のゲートドライバに含まれる双安定回路を示す図である。
【図８】実施形態２のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ−ｘ線に沿った断面図である。
【図９】図８（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。
【図１０】実施形態３のＴＦＴの構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のｘ−ｘ線に沿った断面図である。
【図１１】図１０（ａ）および（ｂ）に示すＴＦＴのソース接続領域およびドレイン接続領域の幅や面積の大小関係を説明するための平面図である。
【図１２】実施形態３の変形例のＴＦＴの構成を示す平面図である。
【図１３】実施形態４のＴＦＴの構成を示す平面図であり、（ａ）および（ｂ）はそれぞれ別の形態を示す。
【発明を実施するための形態】
【００２９】
以下、図面を参照しながら、本発明の実施形態によるアクティブマトリクス基板（ＴＦＴ基板）を説明するが、本発明は下記の実施形態に限定されるものではない。
【００３０】
本発明の実施形態によるアクティブマトリクス基板は、例えば、縦電界モード（例えば、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ））または横電界モード（例えば、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ））で動作する液晶表示装置において好適に用いられる。また、有機ＥＬ表示装置など他の表示装置においても好適に用いられる。また、本発明の実施形態によるアクティブマトリクス基板において形成されるＴＦＴの構造は、ＴＦＴを用いて構成されるパワーデバイス（例えば、電源回路、高電圧Ｉ／Ｏデバイスなど）にも適用可能である。
【００３１】
本発明の実施形態によるアクティブマトリクス基板には、表示領域と、表示領域外側の額縁領域とが設けられている。表示領域には複数の画素がマトリクス状に配置されており、複数の画素のそれぞれにはアクティブ素子としての画素ＴＦＴが設けられている。また、額縁領域においてモノリシックドライバを設ける場合、額縁領域にはモノリシックドライバを構成する複数の周辺回路ＴＦＴが設けられている。
【００３２】
ここで、周辺回路ＴＦＴにおいて生じ得るオフ時の絶縁破壊について説明する。図１は、額縁領域に設けられた比較例のＴＦＴ９０（周辺回路ＴＦＴ）を示す平面図である。ＴＦＴ９０は、モノリシックゲートドライバを構成するシフトレジスタに含まれているものであってよく、例えば、そのドレインがゲート配線に接続された出力バッファトランジスタであってよい。
【００３３】
ＴＦＴ９０は、ゲート電極９２と、ゲート電極９２を覆うゲート絶縁層（図示せず）と、ゲート絶縁層を介してゲート電極９２の上に重なるように設けられた島状の酸化物半導体層９４とを有している。また、酸化物半導体層９４には、ソース電極９６およびドレイン電極９８がそれぞれ接続されている。ソース電極９６およびドレイン電極９８は、これらの間にチャネル領域９４Ｃが形成されるように互いに対して離間して配置されている。
【００３４】
図１に示すように、ソース電極９６およびドレイン電極９８は、それぞれ、酸化物半導体層９４の端部を横切って直線状に延びるソースライン６およびドレインライン８の一部として設けられている。この構成において、ソースライン６と酸化物半導体層９４との接続領域（以下、ソース接続領域Ｒｓと呼ぶことがある）がＴＦＴ９０のソース電極９６に対応する領域であり、ドレインライン８と酸化物半導体層９４との接続領域（以下、ドレイン接続領域Ｒｄと呼ぶことがある）がＴＦＴ９０のドレイン電極９８に対応する領域である。ＴＦＴ９０のチャネル領域９４Ｃは、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に設けられており、そのチャネル幅は酸化物半導体層９４の幅と実質的に同等である。
【００３５】
なお、本明細書において、酸化物半導体層の幅およびチャネル幅は、ソース電極からドレイン電極に向かう方向（チャネル電流方向と呼ぶことがある）に対して直交する方向（幅方向と呼ぶことがある）における酸化物半導体層およびチャネル領域の寸法を意味するものとする。また、チャネル長とは、ソース電極からドレイン電極に向かう方向に対して平行な方向におけるチャネル領域の寸法を意味するものとする。また、ソース接続領域Ｒｓ（またはソース電極）の幅およびドレイン接続領域（またはドレイン電極）の幅という場合、上記の幅方向におけるそれぞれの寸法を意味するものとする。
【００３６】
額縁領域を狭小化するためには、複数のＴＦＴ９０を、なるべく密集して配置することが好ましい。上記のようにソース電極９６およびドレイン電極９８をソースライン６およびドレインライン８の一部として設ける構成を採用すれば、それぞれのＴＦＴ９０のサイズを小さくすることができる。このため、多数のＴＦＴ９０を比較的狭い領域に集約して配置することが可能になる。
【００３７】
しかしながら、このような構成のＴＦＴ９０は、ドレイン電極９８と酸化物半導体層９４との重なり面積が大きいので、ドレイン電極側の電位が高いときに、ＴＦＴオフ時（ゲート電圧９２に印加するゲート電圧Ｖｇが閾値電圧Ｖｔｈ未満の状態）においてソース・ドレイン間にリーク電流が流れるおそれがある。
【００３８】
ゲートドライバに含まれる周辺回路ＴＦＴには、画素ＴＦＴに比べてオフ時に高いドレイン電圧が印加されるものが含まれている。ＴＦＴ９０のオフ期間においてドレイン電極９８側に高電圧が印加された場合、酸化物半導体層９４とドレイン電極９８との間に静電容量結合が生じることで酸化物半導体層９４のチャネル領域９４Ｃが活性化され、これによって、リーク電流が増大するものと考えられる。
【００３９】
ＴＦＴのオフ時の耐圧性を向上させるためには、ＴＦＴのチャネル幅を狭くし、チャネル長を長くすることが考えられる。しかしこの場合には、オン電流が低下し易いという問題が発生する。また、チャネル長を確保するために素子サイズが大きくなるので、ゲートドライバのレイアウト面積が増加し、狭額縁化の実現が困難になる。
【００４０】
そこで、本発明者は、周辺回路ＴＦＴにおいてドレイン電極と酸化物半導体層との接続領域（ソース接続領域Ｒｓ）の幅または面積を、ソース電極と酸化物半導体層との接続領域（ドレイン接続領域Ｒｄ）の幅または面積よりも小さくすることを考えた。この構成は、例えば、ドレイン電極の幅をソース電極の幅よりも小さく設定することによって実現できる。この場合、図１に示した従来の一般的な周辺回路ＴＦＴの構成とは異なり、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとが非対称な形状を有することになる。本明細書では、このような構造をソース・ドレイン非対称構造と呼ぶことがある。
【００４１】
このようにドレイン接続領域の幅や面積をソース接続領域の幅や面積と比較して小さくすることによって、ＴＦＴのオフ時にドレイン側に高い電圧が印加されるときにも、ドレイン電位がチャネル電位へ及ぼす影響が低減され、リーク電流を抑制することができる。また、チャネル長を増加させずにリーク電流を抑制できるので、ＴＦＴのサイズを比較的小さく設計することで狭額縁化を実現できる。さらに、ソース接続領域の面積は十分に確保されており、また、チャネル長は比較的短いので、オン電流の低下も防止される。
【００４２】
なお、周辺回路ＴＦＴのうちの特に高耐圧化が必要とされるＴＦＴ（すなわちオフ時にドレイン電極に印加される電圧が比較的大きいＴＦＴ）において選択的に上記のソース・ドレイン非対称構造を適用し、その他のＴＦＴについては図１に示したようなソース・ドレイン対称構造を適用してもよい。
【００４３】
高耐圧化が必要とされるＴＦＴとしては、例えば、モノリシックゲートドライバを構成するシフトレジスタにおいて、後述するようにブートストラップによってオンとなるように設計されているＴＦＴ（例えば出力バッファトランジスタ）のゲートに対し、そのドレインが接続されている種々のＴＦＴが挙げられる。このような特定のＴＦＴのみにソース・ドレイン非対称構造を適用する場合、モノリシックゲートドライバにおいて、ソース・ドレイン非対称構造のＴＦＴと、ソース・ドレイン対称構造のＴＦＴとが混在することになる。
【００４４】
以下、本発明の実施形態によるアクティブマトリクス基板のより具体的な構成を説明する。
【００４５】
（実施形態１）
図２は、実施形態１のアクティブマトリクス基板１００の全体構成を模式的に示す平面図である。アクティブマトリクス基板１００は、表示領域Ｒ１と、表示領域Ｒ１の外側に設けられた非表示領域である額縁領域Ｒ２とを有している。図２に示す態様において、額縁領域Ｒ２は、表示領域Ｒ１の上側および左側に位置する帯状の領域として設けられている。ただし額縁領域Ｒ２は他の態様で設けられていても良く、例えば、表示領域Ｒ１の下側のみに設けられていてもよい。
【００４６】
表示領域Ｒ１において、複数の画素Ｐｘがマトリクス状に配列されている。各画素Ｐｘはスイッチング素子としての画素ＴＦＴ５０を備えている。画素ＴＦＴ５０のゲートは、水平方向（行方向）に沿って延びるゲートバスライン２に接続され、画素ＴＦＴ５０のソースは、垂直方向（列方向）に沿って延びるソースバスライン４に接続されている。また、画素ＴＦＴ５０のドレインは、画素電極に接続されている。
【００４７】
また、額縁領域Ｒ２において、ゲートドライバ１１０およびソースドライバ１２０が表示領域Ｒ１の左側および上側の帯状領域にそれぞれ設けられている。本実施形態においてゲートドライバ１１０はモノリシックゲートドライバであり、画素ＴＦＴ５０などを作製するための製造プロセスを利用して基板上に一体的に形成された回路である。なお、ソースドライバ１２０は、ゲートドライバ１１０と同様に基板上にモノリシックに形成されたドライバとして設けられていてもよいし、ＩＣチップを実装することによって設けられていてもよい。
【００４８】
ゲートドライバ１１０は、行方向に並ぶ複数の画素Ｐｘに対して共通に接続されたゲートバスライン２を介して、画素ＴＦＴ５０のゲート電極にゲート電圧Ｖｇを供給する。より詳細には、ゲートドライバ１１０は、行方向に沿って互いに平行に延びる複数のゲートバスライン２のそれぞれに対してそれぞれが接続された複数のシフトレジスタ１１２を備えており、所定のタイミングで各行の画素Ｐｘごとにゲートオン電圧Ｖｇｈを順次供給するように構成されている。
【００４９】
図３（ａ）および（ｂ）は、ゲートドライバ１１０を構成するシフトレジスタ１１２に含まれる複数のＴＦＴのうち一部のＴＦＴ５（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５は、後述するように、例えばシフトレジスタ１１２を構成する複数のＴＦＴのうちの、特に高耐圧化が求められる特定のＴＦＴであってよい。
【００５０】
本実施形態のＴＦＴ５は、絶縁基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２の上に重なるように設けられた島状の酸化物半導体層１４とを有している。また、酸化物半導体層１４の上面には、互いに離間するように設けられたソース電極１６およびドレイン電極１８が接続されており、ソース電極１６とドレイン電極１８との間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。ゲート電極１２にオン電圧Ｖｇｈが印加されたとき、ＴＦＴ５はオン状態となり、ソース電極１６とドレイン電極１８とが酸化物半導体層１４を介して電気的に導通する。
【００５１】
ＴＦＴ５において、ソース電極１６は、酸化物半導体層１４の左端部を横切って垂直方向に直線状に延びるソースライン６（図２に示すソースバスライン４）の一部として設けられている。この構成において、ソース電極１６は、ソースライン６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）に対応する部分である。また、ソース電極１６（またはソース接続領域Ｒｓ）の幅は、酸化物半導体層１４の幅と同じである。なお、本実施形態のＴＦＴ５では、酸化物半導体層１４だけでなくソースライン６の下にもゲート電極１２が存在している。
【００５２】
一方、ドレイン電極１８は、ソース電極１６とは異なり、酸化物半導体層１４の幅方向内側に収まるようにより狭い幅を有して設けられている。ドレイン電極１８は、ソース電極１６に向かって図中右から左に突き出す形状を有しており、その先端部において酸化物半導体層１４との接続領域Ｒｄが形成されている。なお、図には示さないが、ドレイン電極１８のソース電極１６側とは反対側に接続されたドレインラインがソースライン６と平行に設けられていても良い。このドレインラインは、例えば酸化物半導体層１４を覆わないように設けられるが、わずかに酸化物半導体層１４の右端部と重なっていても良い。
【００５３】
図４は、ＴＦＴ５におけるソース電極１６（またはソース接続領域Ｒｓ）の幅Ｗｓ、ドレイン電極１８（またはドレイン接続領域Ｒｄ）の幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの大小関係を説明するための図である。
【００５４】
図４に示すように、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。このようなソース・ドレイン非対称構造によって、ドレイン側に高電圧が印加される場合にもオフリーク電流を抑制することができる。
【００５５】
オン電流の低下を防止しながらオフリーク電流を効果的に抑制するために、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓの例えば０．５倍以上０．８倍以下に設定される。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓの例えば０．５倍以上０．８倍以下に設定される。
【００５６】
この構成において、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に形成される実効的なチャネル領域１４Ｃは、ソース電極１６のエッジを下底としドレイン電極１８のエッジを上底とする台形状に形成されている。このチャネル領域１４Ｃを、チャネル電流方向におけるソース・ドレイン中央部を通りチャネル電流方向に直交する直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
【００５７】
なお、上記の実効的なチャネル領域１４Ｃは、便宜上、ソース接続領域Ｒｓのエッジと、ドレイン接続領域Ｒｄのエッジと、これらの端同士を結ぶ２本の直線とによって囲まれた台形領域として説明しているが、実際には、酸化物半導体層１４における台形領域近傍の外側部分もＴＦＴ５のチャネルとして機能し得る。
【００５８】
図５は、酸化物半導体ＴＦＴにおいてソース・ドレイン非対称構造（Ｓ／Ｄ非対称：図３）を採用した場合と、ソース・ドレイン対称構造（Ｓ／Ｄ対称：図１）を採用した場合とのそれぞれについて、オフ時（Ｖｇ＝０）におけるソース電圧またはドレイン電圧の大きさに対するドレイン電流の大きさ（すなわちリーク電流の大きさ）を示す。図５の破線で示すグラフ（Ｓ／Ｄ非対称）と実線で示すグラフ（Ｓ／Ｄ対称）とを比較してわかるように、Ｓ／Ｄ非対称としたときの方がリーク電流が抑制される。
【００５９】
次に、図６および図７を参照しながら、図２に示したゲートドライバ１１０の構成例を説明する。なお、図６および図７に示すゲートドライバ１１０と同様の構成が国際公開第２０１１／０２４４９９号（特許文献２）に記載されている。参考のため、国際公開第２０１１／０２４４９９号の開示内容の全てを本明細書に援用する。
【００６０】
図６は、ゲートドライバ１１０の回路構成例を示す図である。図示するようにゲートドライバ１１０は、複数段のシフトレジスタ１１２によって構成されている。各段のシフトレジスタ１１２は、画素マトリクスの各行に対応している。
【００６１】
シフトレジスタ１１２は２ａ個の双安定回路を含んでおり、それぞれの双安定回路はトリガ信号によって２つの安定状態のうちの一方の安定状態を切り替えて出力することができるように構成されている。双安定回路のそれぞれには、４相のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子と、セット信号Ｓを受け取る入力端子と、リセット信号Ｒを受け取る入力端子と、クリア信号ＣＬＲを受け取る入力端子と、低電位の直流電圧ＶＳＳを受け取る入力端子と、状態信号Ｑを出力する出力端子とが設けられている。
【００６２】
また、額縁領域における外周部分には、ゲートクロック信号（第１ゲートクロック信号ＣＫ１、第２ゲートクロック信号ＣＫ１Ｂ、第３ゲートクロック信号ＣＫ２、および、第４ゲートクロック信号ＣＫ２Ｂ）用の幹配線、低電位の直流電圧ＶＳＳ用の幹配線、クリア信号ＣＬＲ用の幹配線が設けられている。
【００６３】
図７は、双安定回路１１２Ａ（シフトレジスタ１１２の１段分の構成）のより詳細な構成を示す回路図である。図７に示すように、双安定回路１１２Ａは、１０個の薄膜トランジスタ（ＭＡ、ＭＢ、ＭＩ、ＭＦ、ＭＪ、ＭＫ、ＭＥ、ＭＬ、ＭＮ、および、ＭＤ）と、キャパシタＣＡＰ１とを備えている。また、この双安定回路１１２Ａは、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤを受け取る入力端子、セット信号Ｓを受け取る入力端子、リセット信号Ｒを受け取る入力端子、クリア信号ＣＬＲを受け取る入力端子、および、状態信号Ｑｎを出力する出力端子ＯＵＴを備えている。
【００６４】
薄膜トランジスタＭＢのソース端子と、薄膜トランジスタＭＡのドレイン端子と、薄膜トランジスタＭＪのゲート端子と、薄膜トランジスタＭＥのドレイン端子と、薄膜トランジスタＭＬのドレイン端子と、薄膜トランジスタＭＩのゲート端子と、キャパシタＣＡＰ１の一端とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第１ノード」と称し、図において符号Ｎ１で示している。
【００６５】
また、薄膜トランジスタＭＪのドレイン端子と、薄膜トランジスタＭＫのドレイン端子と、薄膜トランジスタＭＦのソース端子と、薄膜トランジスタＭＥのゲート端子とは互いに接続されている。なお、これらが互いに接続されている配線部のことを便宜上「第２ノード」と称し、図において符号Ｎ２で示している。
【００６６】
この構成において、図左側に示す薄膜トランジスタＭＡは、クリア信号ＣＬＲがハイレベルになっているときに、第１ノードＮ１の電位をローレベルに設定する。一方で、薄膜トランジスタＭＢは、セット信号Ｓがハイレベルになっているときに、第１ノードＮ１の電位をハイレベルに設定する。
【００６７】
また、図右側に示す薄膜トランジスタＭＩは、出力バッファトランジスタとして機能し、第１ノードＮ１の電位がハイレベルになっているときに、第１クロック信号ＣＫＡの電位を出力端子に与える。また図中央上部に示す薄膜トランジスタＭＦは、第３クロック信号ＣＫＣがハイレベルになっているときに、第２ノードＮ２の電位をハイレベルにする。
【００６８】
薄膜トランジスタＭＪは、第１ノードＮ１の電位がハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。この双安定回路１１２Ａの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に、第２ノードＮ２がハイレベルとなって薄膜トランジスタＭＥがオン状態になると、第１ノードＮ１の電位が低下して薄膜トランジスタＭＩがオフ状態となる。このような現象を防止するために薄膜トランジスタＭＪが設けられている。
【００６９】
薄膜トランジスタＭＫは、第４クロック信号ＣＫＤがハイレベルになっているときに、第２ノードＮ２の電位をローレベルにする。薄膜トランジスタＭＫが設けられていなければ、選択期間以外の期間中、第２ノードＮ２の電位は常にハイレベルとなり薄膜トランジスタＭＥにバイアス電圧がかかり続ける。そうすると、薄膜トランジスタＭＥの閾値電圧が上昇し、薄膜トランジスタＭＥはスイッチとして充分に機能しなくなる。このような現象を防止するために薄膜トランジスタＭＫが設けられている。
【００７０】
薄膜トランジスタＭＥは、第２ノードＮ２の電位がハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＬは、リセット信号Ｒがハイレベルになっているときに、第１ノードＮ１の電位をローレベルにする。薄膜トランジスタＭＮは、リセット信号Ｒがハイレベルになっているときに、出力端子の電位をローレベルにする。薄膜トランジスタＭＤは、第２クロックＣＫＢがハイレベルになっているときに、出力端子ＯＵＴの電位をローレベルにする。キャパシタＣＡＰ１は、この双安定回路１１２Ａの出力端子ＯＵＴに接続されたゲートバスラインが選択されている期間中に第１ノードＮ１の電位をハイレベルに維持するための補償容量として機能する。
【００７１】
この構成において、図７に示す第１ノードＮ１は、ブートストラップにより電位が電源電圧以上にブーストされるノードである。なお、本回路構成においてブートストラップとは、出力バッファトランジスタＭＩをオンにする際に、出力バッファトランジスタＭＩのソース電位の上昇による寄生容量を介したゲート端子への電圧印加およびキャパシタＣＡＰ１への蓄電を利用して、セット信号Ｓを超える電位にゲート電圧を引き上げた状態で出力バッファトランジスタＭＩをオンにする動作を意味する。
【００７２】
第１ノードＮ１をプルダウンする薄膜トランジスタＭＡ、ＭＥ、ＭＬのドレイン側は第１ノードＮ１に接続され、ソース側はＶＳＳに接続されている。ブートストラップ動作時、第１ノードＮ１が高電圧になる際、上記の各薄膜トランジスタＭＡ、ＭＥ、ＭＬはオフ状態であり、しかもドレイン−ソース間には高電圧が印加される。このとき、各薄膜トランジスタＭＡ、ＭＥ、ＭＬのチャネル長が短くオフ耐圧が低いと正常なオフ状態が保てなくなり、その結果、第１ノードＮ１電位が低下してドライバの選択／非選択動作が破たんするおそれがある。
【００７３】
また、出力バッファトランジスタＭＩのドレイン端子には、ＤＵＴＹ比５０％のクロック信号ＣＫＡが入力されるが、この段が選択されていない場合は、クロック信号ＣＫＡを状態信号Ｑｎとして出力してはならない。このトランジスタＭＩのオフ耐圧が低い場合、非選択時にも、クロック信号ＣＫＡの電圧が状態信号Ｑｎとして出力され、誤動作の要因となる。
【００７４】
したがって、上述したような薄膜トランジスタについては高耐圧であることが求められるが、チャネル長を長くすれば薄膜トランジスタのオフ耐圧は上昇する傾向にありドライバの動作を確保しやすくなる一方で、薄膜トランジスタの面積が増加してゲートドライバのレイアウト面積が増加する。これはディスプレイパネルの外形寸法の増加につながり、デバイスの小型化の要求を満たせなくなる。
【００７５】
そこで、オフ耐圧性が求められる薄膜トランジスタについて、図３および図４を用いて説明した本実施形態のＴＦＴ５の構成（ソース・ドレイン非対称構造）を適用する。これによって、デバイスを大型化させずにオフ耐圧を向上させることができる。なお、特にオフ耐圧性を必要としない薄膜トランジスタＭＤ、ＭＦ、ＭＮなどについては、図１に示した比較例のＴＦＴ９０の構造を適用してもよい。
【００７６】
以上、モノリシックゲートドライバ１１０の例示的な構成を説明したが、他の構成を有していても良いことは言うまでもない。この場合にも、モノリシックゲートドライバにおいてオフ時にドレイン側に高電圧が印加される可能性のある任意のＴＦＴについて、上記のソース・ドレイン非対称構造を適用すればよい。例えば、オフ時にドレイン側に印加される電圧が２０Ｖ〜６０Ｖであり得るようなＴＦＴについてソース・ドレイン非対称構造を適用することが好適である。
【００７７】
以下、図３（ａ）および（ｂ）を参照しながら、本実施形態に係る周辺回路ＴＦＴ５の製造方法を説明する。この周辺回路ＴＦＴ５は、表示領域Ｒ１に設けられる画素ＴＦＴ５０（図２参照）に適用される製造プロセスを利用して作製することができる。
【００７８】
まず、基板１０上に、ゲート電極１２を形成する。より具体的には、ガラス基板上にゲート電極となる金属膜（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなど）をスパッタ装置で１００〜３００ｎｍの厚さで形成する。この金属膜は積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していてもよい。成膜後、フォトリソグラフィ法によって金属膜をパターニングすることによって、ゲート電極１２等を得ることができる。
【００７９】
次に、ゲート絶縁層２０を形成する。より具体的には、シリコン酸化膜ＳｉＯ2又はシリコン窒化膜ＳｉＮxを、プラズマＣＶＤ装置で３００〜４００℃の温度にて３００〜４００ｎｍの厚さで形成することによってゲート絶縁層２０が得られる。ゲート絶縁層２０はＳｉＯ2とＳｉＮxの積層構造を有していてもよい。
【００８０】
次に、活性層としての酸化物半導体層１４を形成する。より具体的には、酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、ＺｎＯ系半導体など）からなる薄膜をスパッタ装置で２００〜４００℃の温度にて４０〜５０ｎｍの厚さで形成する。その後、不活性アルゴンガスＡｒ（流量：１００〜３００ｓｃｃｍ）と酸素ガスＯ2（流量：５〜２０ｓｃｃｍ）をスパッタ装置に導入してもよい。なお、酸化物半導体膜は、スパッタ法ではなく、塗布プロセスで４０〜５０ｎｍの厚さで形成してもよい。成膜後、フォトリソグラフィ法によって酸化物半導体膜をパターニングし、各ＴＦＴの活性層となる島状の酸化物半導体層１４を得ることができる。酸化物半導体層１４の幅方向の寸法は例えば５μｍ〜５０μｍに設定され、チャネル電流方向の寸法は、例えば１０μｍ〜２０μｍに設定される。
【００８１】
次に、ソース・ドレイン電極１６、１８を形成する。より具体的には、金属膜（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕなど）をスパッタ装置で１００〜３００ｎｍの厚さで形成し、これをフォトリソグラフィ法によってパターニングすることによってソース・ドレイン電極１６、１８が得られる。この工程においてＴＦＴ５が完成する。なお、金属膜は、積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していても良い。
【００８２】
このとき、図４を用いて説明したように、ドレイン接続領域Ｒｄの幅および面積が、ソース接続領域Ｒｓの幅および面積よりも小さくなるように、ソース・ドレイン電極１６、１８の形状および配置を適宜選択する。このためには、フォトリソグラフィ法において、例えば感光性樹脂からなるレジストを用いて金属膜のエッチングを行う場合、レジストパターンを決めるマスクのパターンやアライメントを適切に選択すればよい。
【００８３】
具体的には、ソース接続領域Ｒｓの幅（本実施形態では酸化物半導体層１４の幅と同等）は、例えば５μｍ〜５０μｍであってよく、ドレイン接続領域Ｒｄの幅は、例えば２．５μｍ〜４０μｍであってよい。また、ソース・ドレイン間の間隔（すなわち、ＴＦＴ５のチャネル長）は、例えば５μｍ〜１５μｍであってよい。
【００８４】
その後、必要に応じてＴＦＴ５を覆う保護層としてのパッシベーション層（図示せず）を形成する。より具体的には、酸化膜ＳｉＯ2あるいは窒化膜ＳｉＮxをプラズマＣＶＤ装置で２００〜３００℃の温度にて２００〜３００ｎｍの厚さで形成する。保護層はＳｉＯ2とＳｉＮxとの積層構造を有していても良い。
【００８５】
その後、２００〜４００℃の温度にて熱処理を１〜２時間ドライエアまたは大気中で行う。この熱処理によって、ＴＦＴ５の素子特性を向上させることができる。
【００８６】
以上に説明したＴＦＴ５を作製するためのプロセスは、画素ＴＦＴ５０を作製するプロセスと共通するものであり、画素ＴＦＴ５０の対応する各構成要素も上記の各プロセスによって形成することができる。
【００８７】
なお、アクティブマトリクス基板１００を作製するためには、上記の熱処理工程の後、表示領域Ｒ１において、例えば、有機層間絶縁膜を形成する工程、透明共通電極を形成する工程、さらに絶縁層を介して画素電極を形成する工程などが行われて良い。これらの工程は公知の方法によって行うことができるのでここでは説明を省略する。
【００８８】
また、上記の酸化物半導体層１４は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、酸化物半導体層１４は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層であってもよい。
【００８９】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
【００９０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報（特許文献１）に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。
【００９１】
酸化物半導体層１４は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【００９２】
以上に説明した本実施形態のアクティブマトリクス基板１００を用いて液晶パネルを作製する場合、アクティブマトリクス基板１００とは別個に対向基板を用意し、アクティブマトリクス基板１００と対向基板との間に液晶層を設ける構成を採用すれば良い。
【００９３】
対向基板は、例えば縦電界モードの場合、ガラス基板上に透明導電膜（例えば厚さ１００ｎｍのＩＴＯ膜）から形成される対向電極を設けることによって得られる。また、カラー表示を行う場合には、対向基板に、例えばＲＧＢ３色のカラーフィルタが設けられていても良い。また、対向基板とアクティブマトリクス基板１００との間隙を維持するためのフォトスペーサが、対向基板上に設けられていても良い。なお、カラーフィルタやフォトスペーサは、アクティブマトリクス基板１００に設けられていても良い。
【００９４】
また、液晶パネルを作製するためには、例えば、アクティブマトリクス基板１００と対向基板とを、外周部に配置された環状のシール材を用いて間隙を開けて貼り合わせた後、シール材によって囲まれた基板間の空隙に液晶材料を注入すればよい。これ以外にも、対向基板上にシール材やフォトスペーサを設けた後、液晶材料を滴下し、その後、アクティブマトリクス基板１００と対向基板とを貼り合わせるようにして液晶パネルを作製しても良い。なお、１枚のマザーガラスを用いて複数の液晶パネルを製造する場合には、各液晶パネルに分割するための分断工程が行われる。
【００９５】
また、透過型の液晶表示装置を作製する場合には、上記の液晶パネルの背面（ＴＦＴ基板側）にバックライトユニットが設けられる。バックライトユニットには、拡散フィルムなどの種々の光学素子が設けられていても良い。
【００９６】
なお、画素ＴＦＴ５０において、ソース・ドレイン非対称構造を採用する例が、本出願人による国際公開第２０１４／０６９２６０号に記載されている。本実施形態のアクティブマトリクス基板１００では、周辺回路ＴＦＴ５において上記のソース・ドレイン非対称構造を適用するとともに、画素ＴＦＴ５０においてもソース・ドレイン非対称構造を適用してもよい。
【００９７】
（実施形態２）
以下、実施形態２のアクティブマトリクス基板を説明する。本実施形態２のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５２（周辺回路ＴＦＴ）において、酸化物半導体層１４の上層にゲート電極１２が配置されたトップゲート型のＴＦＴ構造が採用されている点である。なお、以下では、実施形態１のアクティブマトリクス基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
【００９８】
図８（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板において、モノリシックゲートドライバを構成するシフトレジスタが備える複数のＴＦＴのうち一部のＴＦＴ５２（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５２は、シフトレジスタを構成する複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
【００９９】
ＴＦＴ５２は、絶縁基板１０上に、バッファ層１１（例えば、厚さ１００〜３００ｎｍのＳｉＯ2膜またはＳｉＮx膜）と、島状の酸化物半導体層１４と、酸化物半導体層１４を覆うゲート絶縁層２０と、ゲート絶縁層２０を介して酸化物半導体層１４と重なるように設けられたゲート電極１２とを有している。また、ゲート電極１２を覆うように、層間絶縁層２２（例えば、厚さ２００〜３００ｎｍのＳｉＯ2膜またはＳｉＮx膜）が設けられている。
【０１００】
また、層間絶縁層２２の上には、ドレイン電極１６およびソース電極１８が設けられている。ドレイン電極１６およびソース電極１８は、ゲート絶縁層２０および層間絶縁層２２を貫通するように設けられたソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ通って酸化物半導体層１４の上面に接続されている。
【０１０１】
ＴＦＴ５２では、ソースコンタクトホールＣＨＳ内においてソース電極１６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）が形成され、ドレインコンタクトホールＣＨＤ内において、ドレイン電極１８と酸化物半導体層１４との接続領域（ドレイン接続領域Ｒｄ）が形成されている。なお、ソース電極１６およびドレイン電極１８は、幅方向に沿って延びるソースライン６およびドレインライン８の一部であってよい。
【０１０２】
ソース接続領域Ｒｓおよびドレイン接続領域Ｒｄは、酸化物半導体層１４の両端部で互いに離間するように形成されており、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。
【０１０３】
図９は、ＴＦＴ５２におけるソース接続領域Ｒｓの幅Ｗｓ、ドレイン接続領域Ｒｄの幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの大小関係を説明するための図である。
【０１０４】
図９に示すように、実施形態１のＴＦＴ５と同様に、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。さらに、実施形態１のＴＦＴ５と同様に、チャネル領域１４Ｃを中央直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
【０１０５】
実施形態１のＴＦＴ５と同様に、オン電流の低下を防止しながらオフリーク電流を効果的に抑制するために、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓの例えば０．５倍以上０．８倍以下に設定される。
【０１０６】
また、本実施形態では、酸化物半導体層１４の幅とソース接続領域Ｒｓの幅Ｗｓとが異なるものであって良い。典型的には、ソース接続領域Ｒｓの幅Ｗｓが酸化物半導体層１４の幅よりも小さくなるようにソースコンタクトホールＣＨＳの形状が決められる。ただし、ソースコンタクトホールＣＨＳの幅を酸化物半導体層１４の幅よりも大きくしても良く、この場合、ソース接続領域Ｒｓの幅Ｗｓは、酸化物半導体層１４の幅と同等のものとなる。
【０１０７】
このように、トップゲート型のＴＦＴ５２においても、ソース・ドレイン非対称構造を採用することで、ドレイン側に高電圧が印加される場合のオフリーク電流を抑制することができる。なお、本実施形態のＴＦＴ５２についても、図５に示したグラフと同様に、ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）を用いた場合に、ソース・ドレイン対称構造（Ｓ／Ｄ対称）を用いた場合よりも、オフリーク電流が低減することが確認されている。
【０１０８】
以下、図８（ａ）および（ｂ）を参照しながら、ＴＦＴ５２の製造プロセスを説明する。
【０１０９】
まず、絶縁基板１０上にバッファ層１１を形成する。バッファ層１１は、例えば、厚さ１００〜３００ｎｍのＳｉＯ2膜またはＳｉＮx膜をプラズマＣＶＤ装置で２００〜３００℃の温度にて形成することによって得られる。
【０１１０】
次に、実施形態１のＴＦＴ５と同様のプロセスによって酸化物半導体層１４を形成する。さらに、ＴＦＴ５と同様のプロセスによってゲート絶縁層２０を酸化物半導体層１４上に形成する。さらに、ＴＦＴ５と同様のプロセスによってゲート絶縁層２０を介して酸化物半導体層１４に重なるようにゲート電極１２を形成する。
【０１１１】
その後、層間絶縁層２２を形成する。より具体的には、ＳｉＯ2膜あるいはＳｉＮx膜をプラズマＣＶＤ装置を用いて２００〜３００℃の温度にて２００〜３００ｎｍの厚さで形成することによって層間絶縁層２２が得られる。層間絶縁層２２はＳｉＯ2膜とＳｉＮx膜の積層構造であってもよい。
【０１１２】
その後、フォトリソグラフィ工程とドライまたはウェットエッチングとを行うことによって層間絶縁層２２およびゲート絶縁層２０を貫通する一対のコンタクトホールＣＨＳ、ＣＨＤを形成する。このとき、ドレインコンタクトホールＣＨＤの面積および幅が、ソースコンタクトホールＣＨＳの面積および幅よりも小さくなるように、各コンタクトホールＣＨＳ、ＣＨＤを形成する。
【０１１３】
その後、ＴＦＴ５と同様のプロセスによってソース電極１６およびドレイン電極１８を形成する。ソース電極１６およびドレイン電極１８は、ソースライン６およびドレインライン８の一部として形成されてよい。ソース電極１６およびドレイン電極１８は、ソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ完全に覆うように設けられる。この工程において、ソース電極１６はソースコンタクトホールＣＨＳの内部で酸化物半導体層１４と接続されてソース接続領域Ｒｓを形成し、ドレイン電極１８はドレインコンタクトホールＣＨＤの内部で酸化物半導体層１４と接続されてドレイン接続領域Ｒｓを形成する。
【０１１４】
ソース接続領域Ｒｓの幅および面積はソースコンタクトホールＣＨＳのサイズによって決定され、ドレイン接続領域Ｒｄの幅および面積はドレインコンタクトホールＣＨＤのサイズによって決定される。上記のように各コンタクトホールのサイズを設定しているので、ドレイン接続領域Ｒｄの幅および面積はソース接続領域Ｒｓの幅および面積よりも小さいものとなる。
【０１１５】
その後、ＴＦＴ５と同様の熱処理が行われてよく、これによってＴＦＴ５２の素子特性を向上させることができる。
【０１１６】
以上に説明したＴＦＴ５２を作製するためのプロセスは、表示領域に形成される画素ＴＦＴを作製するプロセスと共通するものであり、画素ＴＦＴの対応する各構成要素も上記の各プロセスによって形成することができる。本実施形態では、周辺回路ＴＦＴ５２とともに、画素ＴＦＴもトップゲート型のＴＦＴ構造を有するように作製される。
【０１１７】
（実施形態３）
以下、実施形態３のアクティブマトリクス基板を説明する。本実施形態３のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５３（周辺回路ＴＦＴ）において、酸化物半導体層１４の上層にエッチストップ層２４が設けられている点である。なお、以下では、ＴＦＴ基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１１８】
図１０（ａ）および（ｂ）は、本実施形態のアクティブマトリクス基板において、モノリシックゲートドライバを構成するシフトレジスタが備える複数のＴＦＴのうち一部のＴＦＴ５３（周辺回路ＴＦＴ）に係る構成を示す平面図および断面図である。ＴＦＴ５３は、シフトレジスタを構成する複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
【０１１９】
ＴＦＴ５３は、絶縁基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２の上に重なるように設けられた島状の酸化物半導体層１４とを有している。
【０１２０】
また、酸化物半導体層１４の上には、ＳｉＯ2などから形成されるエッチストップ層２４が設けられている。エッチストップ層２４は、後述するソース・ドレイン形成工程において金属膜をパターニングするときに、酸化物半導体層１４のチャネル領域１４Ｃにエッチングダメージが及ぶことを防止するために設けられている。
【０１２１】
図１０（ａ）および（ｂ）に示す形態では、エッチストップ層２４は酸化物半導体層１４を全体的に覆うように設けられている。ただし、エッチストップ層２４を貫通するようにして、酸化物半導体層１４の左端部に対応する位置にソースコンタクトホールＣＨＳが形成されており、右端部に対応する位置にドレインコンタクトホールＣＨＤが形成されている。ソースコンタクトホールＣＨＳの幅および面積は、ドレインコンタクトホールＣＨＤの幅および面積よりも大きく形成されている。
【０１２２】
このソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤを通って、互いに離間するように設けられたソース電極１６およびドレイン電極１８が酸化物半導体層１４に接続されている。この構成において、ソースコンタクトホールＣＨＳ内においてソース電極１６と酸化物半導体層１４との接続領域（ソース接続領域Ｒｓ）が形成され、ドレインコンタクトホールＣＨＤ内において、ドレイン電極１８と酸化物半導体層１４との接続領域（ドレイン接続領域Ｒｄ）が形成されている。なお、ソース電極１６およびドレイン電極１８は、垂直方向に沿って延びるソースライン６およびドレインライン８の一部であってよい。
【０１２３】
ソース接続領域Ｒｓおよびドレイン接続領域Ｒｄは、酸化物半導体層１４の両端部で互いに離間するように形成されており、ソース接続領域Ｒｓとドレイン接続領域Ｒｄとの間に酸化物半導体層１４のチャネル領域１４Ｃが形成されている。
【０１２４】
図１１は、ＴＦＴ５３におけるソース接続領域Ｒｓの幅Ｗｓ、ドレイン接続領域Ｒｄの幅Ｗｄ、ソース接続領域Ｒｓの面積Ａｓ、ドレイン接続領域Ｒｄの面積Ａｄなどの関係を説明するための図である。
【０１２５】
図１１に示すように、本実施形態においても、ドレイン接続領域Ｒｄの幅Ｗｄは、ソース接続領域Ｒｓの幅Ｗｓよりも小さい。また、ドレイン接続領域Ｒｄの面積Ａｄは、ソース接続領域Ｒｓの面積Ａｓよりも小さい。さらに、実施形態２のＴＦＴ５２と同様に、チャネル領域１４Ｃを中央直線Ｃで分割したとき、ソース電極１６側の実効的なチャネル領域の面積Ａｃｓよりも、ドレイン電極１８側の実効的なチャネル領域の面積Ａｃｄの方が小さい。
【０１２６】
このように、エッチストップ層２４を有するＴＦＴ５３でソース・ドレイン非対称構造を採用することによっても、ドレイン側に高電圧が印加される場合にオフリーク電流を抑制することができる。なお、本実施形態のＴＦＴ５３についても、図５に示したグラフと同様に、ソース・ドレイン非対称構造（Ｓ／Ｄ非対称）を用いた場合に、ソース・ドレイン対称構造（Ｓ／Ｄ対称）を用いた場合よりも、オフリーク電流が低減することが確認されている。
【０１２７】
以下、図１０を参照しながらＴＦＴ５３の製造プロセスを説明する。
【０１２８】
実施形態１のＴＦＴ５と同様のプロセスによって、絶縁基板１０上に、ゲート電極１２、ゲート絶縁層２０、酸化物半導体層１４を形成する。
【０１２９】
その後、エッチストップ層２４を少なくとも酸化物半導体層１４のチャネル領域となる部分を覆うように形成する。より具体的には、ＳｉＯ2膜をプラズマＣＶＤ装置を用いて３００〜４００℃の温度にて１００〜４００ｎｍの厚さで形成し、フォトリソグラフィ法を用いてＳｉＯ2膜に一対のコンタクトホールＣＨＳ、ＣＨＤを設けることによってエッチストップ層２４を得ることができる。このとき、ドレインコンタクトホールＣＨＤの面積および幅が、ソースコンタクトホールＣＨＳの面積および幅よりも小さくなるように、各コンタクトホールＣＨＳ、ＣＨＤを形成する。
【０１３０】
その後、ＴＦＴ５と同様のプロセスによってソース電極１６およびドレイン電極１８を形成する。ソース電極１６およびドレイン電極１８は、ソースライン６およびドレインライン８の一部として、ソースコンタクトホールＣＨＳおよびドレインコンタクトホールＣＨＤをそれぞれ完全に覆うように設けられる。この工程において、ソース電極１６はソースコンタクトホールＣＨＳの内部で酸化物半導体層１４と接続されてソース接続領域Ｒｓを形成し、ドレイン電極１８はドレインコンタクトホールＣＨＤの内部で酸化物半導体層１４と接続されてドレイン接続領域Ｒｓを形成する。
【０１３１】
ソース接続領域Ｒｓの幅および面積はソースコンタクトホールＣＨＳのサイズによって決定され、ドレイン接続領域Ｒｄの幅および面積はドレインコンタクトホールＣＨＤのサイズによって決定される。上記のように各コンタクトホールのサイズを設定しているので、ドレイン接続領域Ｒｄの幅および面積はソース接続領域Ｒｓの幅および面積よりも小さいものとなる。
【０１３２】
その後、必要に応じて、実施形態１のＴＦＴ５と同様に保護層（図示せず）を設けても良い。保護層は、酸化膜ＳｉＯ2あるいは窒化膜ＳｉＮxをプラズマＣＶＤ装置で２００〜３００℃の温度にて２００〜３００ｎｍの厚さで形成する。保護膜はＳｉＯ2とＳｉＮxとの積層構造であってもよい。さらに、実施形態１のＴＦＴ５と同様の熱処理が行われてよく、これによってＴＦＴ５３の素子特性を向上させることができる。
【０１３３】
以上に説明したＴＦＴ５３を作製するためのプロセスは、表示領域に形成される画素ＴＦＴを作製するプロセスと共通するものであり、画素ＴＦＴの対応する各構成要素も上記の各プロセスによって形成することができる。本実施形態では、周辺回路ＴＦＴ５３とともに、画素ＴＦＴにもエッチストップ層２４が設けられ、酸化物半導体層におけるチャネル領域へのエッチングダメージが低減される。
【０１３４】
以下、図１２を参照して、本実施形態の変形例のアクティブマトリクス基板を説明する。
【０１３５】
図１２に示すように、変形例のアクティブマトリクス基板に設けられたＴＦＴ５３’（周辺回路ＴＦＴ）では、酸化物半導体層１４の少なくともチャネル部分１４Ｃを覆うようにエッチストップ層２４’が島状に設けられている。ただし、この島状のエッチストップ層２４’は、ソース側とドレイン側とでは異なる非対称の形状を有している。
【０１３６】
より具体的には、変形例のＴＦＴ５３’において、島状のエッチストップ層２４’は、酸化物半導体層１４のチャネル領域１４Ｃを覆うが、酸化物半導体層１４の端部を露出するように設けられている。ソース電極１６およびドレイン電極１８は、エッチストップ層２４’のそれぞれの横側エッジを覆うように形成されており、酸化物半導体層１４の露出部分において接続領域ＲｓおよびＲｄを形成している。
【０１３７】
ここで、非対称の接続領域ＲｓおよびＲｄを形成するために、エッチストップ層２４’は、ソース側とドレイン側とでは異なるエッジ形状を有している。より具体的には、ソース側では酸化物半導体層を横切る直線状のエッジが形成されているのに対し、ドレイン側では、酸化物半導体層を部分的に露出させる矩形の切り欠き部がエッジに形成されている。この切り欠き部において露出した酸化物半導体層１４に対してドレイン電極１８を接続することで、ソース側よりも幅および面積が小さいドレイン接続領域を得ることができる。
【０１３８】
（実施形態４）
以下、実施形態４のアクティブマトリクス基板を説明する。本実施形態４のアクティブマトリクス基板が、実施形態１のアクティブマトリクス基板１００と異なっている主な点は、モノリシックゲートドライバを構成する少なくとも一部のＴＦＴ５４ａ、５４ｂ（周辺回路ＴＦＴ）において、ソース側とドレイン側とで非対称な平面形状を有する酸化物半導体層１４’を用いる点である。なお、以下では、ＴＦＴ基板１００と共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
【０１３９】
図１３（ａ）は、本実施形態のアクティブマトリクス基板における周辺回路ＴＦＴ５４ａに係る構成を示す平面図である。ＴＦＴ５４ａは、モノリシックゲートドライバに含まれる複数のＴＦＴのうちの特に高耐圧化が求められる特定のＴＦＴであってよい。
【０１４０】
ＴＦＴ５４ａは、ボトムゲート型のＴＦＴであり、実施形態１のＴＦＴ５と同様に、絶縁基板上にゲート電極１２、ゲート絶縁層、酸化物半導体層１４’を有している。ここで、酸化物半導体層１４’は、チャネル幅方向に略平行な上底および下底を有する台形の平面形状を有している。
【０１４１】
ＴＦＴ５４ａにおいて、酸化物半導体層１４’の下底を覆うようにしてソースライン６がチャネル幅方向に平行に直線状に延びている。ソースライン６のうちの酸化物半導体層１４’と接続される部分がソース電極１６として機能し、この部分においてソース接続領域Ｒｓが形成されている。
【０１４２】
また、酸化物半導体層１４’の上底を覆うようにしてドレインライン８がチャネル幅方向に平行に直線状に延びている。ドレインライン８のうちの酸化物半導体層１４’と接続される部分がドレイン電極１８として機能し、この部分においてドレイン接続領域Ｒｄが形成されている。
【０１４３】
このように酸化物半導体層１４’の平面形状をソース側とドレイン側とで非対称な台形に設けることによって、ドレイン接続領域Ｒｄの幅および面積をソース接続領域Ｒｓの幅および面積よりも小さくすることができる。
【０１４４】
図１３（ｂ）は、本実施形態の変形例の周辺回路ＴＦＴ５４ｂに係る構成を示す平面図である。図１３（ｂ）に示す変形例では、酸化物半導体層１４’が、横向きのＴ字型（凸型）の平面形状を有しており、チャネル幅方向に延びるＴ字型の上辺部分がソースライン６に接続され、Ｔ字型の突き出し部分がドレインライン８に接続されている。このような構成においても、ドレイン接続領域Ｒｄの幅および面積をソース接続領域Ｒｓの幅および面積よりも小さくすることができる。
【０１４５】
以上のように酸化物半導体層１４’の形状をソース側とドレイン側とで非対称な形状とすることによって、ソースライン６とドレインライン８とを比較的近接して配置することができる。本実施形態では、酸化物半導体層１４とソース電極１６およびドレイン電極１８とを、介在する絶縁層に設けた面積の異なる一対のコンタクトホールを介して接続する（実施形態２および３）ことなく、直線状に延びるソースライン６とドレインライン８の一部をソース電極１６およびドレイン電極１８として利用することができる。したがって、酸化物半導体層１４’とソース、ドレイン電極１６、１８との間に絶縁層を設けるプロセスを省くことができ、また、素子サイズをより小さく設定することが可能になる。
【０１４６】
なお、本実施形態４のように酸化物半導体層１４’をソース・ドレイン非対称形状とする構成は、上記の実施形態１〜３で説明したＴＦＴに組み合わせて適用することも可能である。
【産業上の利用可能性】
【０１４７】
本発明の実施形態によるアクティブマトリクス基板は、例えば液晶表示装置などの表示装置において好適に用いられる。また、酸化物半導体ＴＦＴを用いて構成される種々のデバイスにおいて、高耐圧化が求められるＴＦＴのオフリーク電流を抑制するために利用され得る。
【符号の説明】
【０１４８】
２  ゲートバスライン
４  ソースバスライン
５  ＴＦＴ（周辺回路ＴＦＴ）
６  ソースライン
８  ドレインライン
１０  基板
１１  バッファ層
１２  ゲート電極
１４  酸化物半導体層
１６  ソース電極
１８  ドレイン電極
２０  ゲート絶縁層
２２  層間絶縁層
２４  エッチストップ層
１００  アクティブマトリクス基板
１１０  ゲートドライバ
１１２  シフトレジスタ
１１２Ａ  双安定回路
１２０  ソースドライバ
ＣＨＳ  ソースコンタクトホール
ＣＨＤ  ドレインコンタクトホール
Ｒ１  表示領域
Ｒ２  額縁領域
Ｒｓ  ソース接続領域
Ｒｄ  ドレイン接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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