(57)【要約】  薄膜トランジスタアレイ装置において、第１ブロック選択回路（２１）は、第１画素選択線（Ｌｓ１ｔ）と第１ブロック選択線（Ｌｋｓ１）との間の導通状態と非導通状態とを、全ての第１画素選択線（Ｌｓ１ｔ）の各々に対して一斉に切り替えて、選択レベルの設定を通じて選択された１つの行ブロックに含まれる全ての画素回路を一斉に駆動させる行ブロックごとの駆動を前記導通状態によって許容し、行ブロックごとの駆動を禁止して選択行に含まれる全ての画素回路を一斉に駆動させる選択行ごとの駆動を前記非導通状態によって許容する切替回 路を備える。
2015122365.tif 000002
【特許請求の範囲】
【請求項１】
各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、薄膜トランジスタを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つの要素選択線とを有する複数の前記行ブロックと、  １つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備える行ブロック選択回路と、  を備え、  前記行ブロック選択回路は、  全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ外部から設定するように構成されるとともに、  前記要素選択線と前記行ブロック選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路をさらに備え、  前記切替回路は、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を一斉に駆動の対象とする前記行ブロックごとの駆動を前記導通状態において許容し、前記行ブロックごとの駆動を禁止して１つの前記選択行に含まれる全ての前記要素回路を一斉に駆動させる前記選択行ごとの駆動を前記非導通状態において許容するように構成される  薄膜トランジスタアレイ装置。
【請求項２】
全ての前記選択行の各々は、複数の前記要素回路と、複数の前記要素回路の各々の前記薄膜トランジスタのゲートが並列接続する１つの前記要素選択線とを有し、  前記薄膜トランジスタアレイ装置は、  各列ブロックが複数の出力列から構成され、複数の前記出力列の各々は、全ての前記行ブロックと交差する１つのデータ線と、全ての前記要素選択線の各々と１つの前記データ線との交差する部位に位置して１つの前記データ線に並列接続する複数の前記要素回路とを有する複数の前記列ブロックと、  １つの前記列ブロックに含まれる全ての前記データ線が並列接続する列ブロック選択線を、全ての前記列ブロックの各々に対して１つずつ備える列ブロック設定回路と、を備え、  前記データ線は、自身に並列接続する複数の前記要素回路の駆動に基づく電流を出力し、  前記列ブロック選択線は、自身に並列接続する複数の前記データ線の各々の出力する電流の総和を前記列ブロックごとの電流として出力し、  前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間の導通状態と非導通状態とを、全ての前記データ線に対して一斉に切り替える出力回路をさらに備え、  前記出力回路は、前記列ブロックごとの電流を全ての前記列ブロック選択線の各々から出力させる前記列ブロックごとの出力を、前記データ線と前記列ブロック選択線との間の導通状態において許容し、前記データ線と前記列ブロック選択線との間の非導通状態において前記列ブロックごとの出力を禁止するように構成される  請求項１に記載の薄膜トランジスタアレイ装置。
【請求項３】
前記行ブロック選択回路と前記列ブロック設定回路とが並列接続する１つのブロックゲート線をさらに備え、  前記ブロックゲート線に許可レベルが設定されるとき、  前記行ブロック選択回路は、前記要素選択線と前記行ブロック選択線との間を全ての前記要素選択線に対して一斉に導通状態に設定し、かつ、  前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間を全ての前記データ線に対して一斉に導通状態に設定し、  前記ブロックゲート線に禁止レベルが設定されるとき、  前記行ブロック選択回路は、前記要素選択線と前記行ブロック選択線との間を全ての前記要素選択線に対して一斉に非導通状態に設定し、かつ、  前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間を全ての前記データ線に対して一斉に非導通状態に設定する  請求項２に記載の薄膜トランジスタアレイ装置。
【請求項４】
前記要素回路は、  保持容量と、  前記保持容量を介して接続するゲートとソースとを備え、前記保持容量の保持する電圧に応じた電流を流す駆動トランジスタと、  前記薄膜トランジスタであって、前記駆動トランジスタのゲートと前記駆動トランジスタのドレインとの間の導通状態と非導通状態とを切り替える保持トランジスタと、  前記駆動トランジスタのソースとデータ線との間の導通状態と非導通状態とを切り替える選択トランジスタと、を含み、  前記要素選択線は、前記保持トランジスタのゲートに接続する第１要素選択線であり、  前記薄膜トランジスタアレイ装置は、前記選択トランジスタのゲートに接続して、前記第１要素選択線とは異なるレベルが設定可能に構成された第２要素選択線をさらに備える  請求項１から３のいずれか１つに記載の薄膜トランジスタアレイ装置。
【請求項５】
前記行ブロックは、第１ブロックであり、  前記選択行は、第１選択行であり、  前記行ブロック選択線は、第１ブロック選択線であり、  前記行ブロック選択回路は、第１ブロック選択回路であり、  前記切替回路は、第１切替回路であり、  前記薄膜トランジスタアレイ装置は、  各第２ブロックが複数の第２選択行を含み、複数の前記第２選択行の各々は、前記要素回路と、前記選択トランジスタのゲートが接続する１つの第２要素選択線とを有する複数の前記第２ブロックと、  １つの前記第２ブロックに含まれる全ての前記第２要素選択線が並列接続する第２ブロック選択線を、全ての前記第２ブロックの各々に対して１つずつ備える第２ブロック選択回路と、をさらに備え、  前記第２ブロック選択回路は、  全ての前記第２ブロックの中から、前記第１ブロック選択回路の選択する前記第１ブロックと同じ前記要素回路を有する１つの前記第２ブロックを選択するための選択レベルを、１つの前記第２ブロック選択線ずつ外部から設定するように構成されるとともに、  前記第２要素選択線と前記第２ブロック選択線との間の導通状態と非導通状態とを、全ての前記第２要素選択線に対して一斉に切り替える第２切替回路をさらに備え、  前記第２切替回路は、前記選択された１つの前記第２ブロックに含まれる全ての前記要素回路を一斉に駆動の対象とする前記第２ブロックごとの駆動を前記導通状態において許容し、前記第２ブロックごとの駆動を禁止して１つの前記第２選択行に含まれる全ての前記要素回路を一斉に駆動させる前記第２選択行ごとの駆動を前記非導通状態において許容するように構成される  請求項４に記載の薄膜トランジスタアレイ装置。
【請求項６】
薄膜トランジスタとＥＬ素子とを含む要素回路を複数有する薄膜トランジスタアレイ装置を備え、前記薄膜トランジスタアレイ装置が請求項１から５のいずれか１つに記載の薄膜トランジスタアレイ装置である  ＥＬ装置。
【請求項７】
薄膜トランジスタとセンサ素子とを含む要素回路を複数有する薄膜トランジスタアレイ装置を備え、前記薄膜トランジスタアレイ装置が請求項１から５のいずれか１つに記載の薄膜トランジスタアレイ装置である  センサ装置。
【請求項８】
各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、薄膜トランジスタを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つの要素選択線とを有する複数の前記行ブロックと、  １つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、  を備える薄膜トランジスタアレイ装置の駆動方法であって、  前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、  全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む  薄膜トランジスタアレイ装置の駆動方法。
【請求項９】
各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、ＥＬ素子と薄膜トランジスタとを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つの要素選択線とを有する複数の前記行ブロックと、  １つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、  を備えるＥＬ装置の駆動方法であって、  前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、  全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む  ＥＬ装置の駆動方法。
【請求項１０】
各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、センサ素子と薄膜トランジスタとを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つの要素選択線とを有する複数の前記行ブロックと、  １つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、  を備えるセンサ装置の駆動方法であって、  前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、  全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む  センサ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本開示の技術は、複数の要素選択線の各々に薄膜トランジスタが接続する薄膜トランジスタアレイ装置、ＥＬ装置、センサ装置、薄膜トランジスタアレイ装置の駆動方法、ＥＬ装置の駆動方法、および、センサ装置の駆動方法に関する。
【背景技術】
【０００２】  エレクトロルミネッセンス（ＥＬ）装置は、例えば、マトリックス状に並ぶ複数のＥＬ素子を備え、複数のＥＬ素子の各々は、相互に異なる画素回路に接続している。複数の画素回路の各々は、例えば、駆動トランジスタと、駆動トランジスタのゲート‐ソース間に接続する保持容量と、保持容量の一方の電極に接続する保持トランジスタと、保持容量の他方の電極に接続する選択トランジスタとを含む。【０００３】  画素回路を構成する駆動トランジスタのドレインは、電源線を通じて電源ドライバに接続し、駆動トランジスタのソースに接続するＥＬ素子に、保持容量の保持電圧に応じた駆動電流を流す。画素回路を構成する選択トランジスタは、保持容量の有する一方の電極とデータ線とに接続し、画素回路を構成する保持トランジスタは、保持容量の有する他方の電極と駆動トランジスタのドレインとに接続している。そして、１つの選択ドライバによって選択される保持トランジスタ、および、選択トランジスタは、電源線の書込レベルとデータ線の階調レベルとの差に応じた電圧をオン状態において保持容量に書き込み、オフ状態において保持容量に保持させる（例えば、特許文献１、および、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９５８１０号公報
【特許文献２】特開２０１３−１１４０７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】  ところで、ＥＬ装置の製造工程では、通常、複数の画素回路の各々の動作がＥＬ装置ごとに検査されている。この際に、１つのＥＬ装置に含まれる画素回路の個数は、例えば、数十万個から数百万個という多数であるから、１つのＥＬ装置の備える複数の画素回路の各々が正常であるか否かを確認することに多大な時間を要している。【０００６】  本開示の技術は、複数の要素回路の各々が正常であるか否かを確認することに要する時間を短くすることが可能な薄膜トランジスタアレイ装置、ＥＬ装置、センサ装置、薄膜トランジスタアレイ装置の駆動方法、ＥＬ装置の駆動方法、および、センサ装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】  本開示の技術における薄膜トランジスタアレイ装置の一態様は、各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、薄膜トランジスタを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つ要素選択線とを有する複数の前記行ブロックを備えている。また、１つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備える行ブロック選択回路を備えている。前記行ブロック選択回路は、全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ外部から設定するように構成されている。そして、前記行ブロック選択回路は、前記要素選択線と前記行ブロック選択線との間の導通状態と非導通状態とを、全ての前記要素選択線の各々に対して一斉に切り替える切替回路をさらに備え、前記切替回路は、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を一斉に駆動の対象とする前記行ブロックごとの駆動を前記導通状態において許容し、前記行ブロックごとの駆動を禁止して前記選択行に含まれる全ての前記要素回路を一斉に駆動させる前記選択行ごとの駆動を前記非導通状態において許容するように構成される。【０００８】  本開示の技術におけるＥＬ装置の一態様は、薄膜トランジスタとＥＬ素子とを含む要素回路を複数有する薄膜トランジスタアレイ装置を備える。  本開示の技術におけるセンサ装置の一態様は、薄膜トランジスタとセンサ素子とを含む要素回路を複数有する薄膜トランジスタアレイ装置を備える。【０００９】  本開示の技術における薄膜トランジスタアレイ装置の駆動方法の一態様は、各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、薄膜トランジスタを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つ要素選択線とを有する複数の前記行ブロックと、１つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、を備える薄膜トランジスタアレイ装置の駆動方法である。そして、前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む。【００１０】  本開示の技術におけるＥＬ装置の駆動方法の一態様は、各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、ＥＬ素子と薄膜トランジスタとを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つ要素選択線とを有する複数の前記行ブロックと、１つの前記行ブロックに含まれる全��の前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、を備えるＥＬ装置の駆動方法である。そして、前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む。【００１１】  本開示の技術におけるセンサ装置の駆動方法の一態様は、各行ブロックが複数の選択行を含み、複数の前記選択行の各々は、センサ素子と薄膜トランジスタとを備える少なくとも１つの要素回路と、前記薄膜トランジスタのゲートが接続する１つの要素選択線とを有する複数の前記行ブロックと、１つの前記行ブロックに含まれる全ての前記要素選択線が並列接続する行ブロック選択線を、全ての前記行ブロックの各々に対して１つずつ備え、かつ、前記行ブロック選択線と前記要素選択線との間の導通状態と非導通状態とを、全ての前記要素選択線に対して一斉に切り替える切替回路を備える行ブロック選択回路と、を備えるセンサ装置の駆動方法である。そして、前記切替回路を駆動させて、前記行ブロック選択線と前記要素選択線との間を全ての前記要素選択線に対して導通状態にさせる工程と、全ての前記行ブロックの中から１つの前記行ブロックを選択するための選択レベルを１つの前記行ブロック選択線ずつ設定し、前記選択レベルの設定を通じて選択された１つの前記行ブロックに含まれる全ての前記要素回路を前記行ブロック選択回路に一斉に選択させる工程と、を含む。【００１２】  本開示の技術における一態様によれば、全ての要素回路の各々における駆動が、行ブロックごとの駆動と、選択行ごとの駆動とに切り替えられる。行ブロックごとの駆動によれば、１つの行ブロックに含まれる要素回路の全てが一斉に駆動される。そのため、１つの行ブロックに含まれる要素回路の全てが正常に動作する場合には、複数の要素回路の各々が正常であることが同時に確認できる。それゆえに、１つの行ブロックに含まれる複数の要素回路の各々を１つずつ駆動させる場合と比べて、正常である要素回路の特定に要する時間が短い時間で済む。また、１つの行ブロックに含まれる複数の駆動回路の一部が正常に動作しない場合には、正常に動作しない要素回路を含む行ブロックが特定される。そして、選択行ごとの駆動によれば、要素回路が正常に動作するか否かが、ブロックよりも細かい範囲で確認できるため、ブロック内において正常に動作しない要素回路の特定が容易でもある。【００１３】  本開示の技術における薄膜トランジスタアレイ装置の他の態様において、全ての前記選択行の各々は、複数の前記要素回路と、複数の前記要素回路の各々の前記薄膜トランジスタのゲートが並列接続する１つの前記要素選択線とを有している。また��各列ブロックが複数の出力列から構成され、複数の前記出力列の各々は、全ての前記行ブロックと交差する１つのデータ線と、全ての前記要素選択線の各々と１つの前記データ線との交差する部位に位置して１つの前記データ線に並列接続する複数の前記要素回路とを有する複数の前記列ブロックを備えている。また、１つの前記列ブロックに含まれる全ての前記データ線が並列接続する列ブロック選択線を、全ての前記列ブロックの各々に対して１つずつ備える列ブロック設定回路を備えている。前記データ線は、自身に並列接続する複数の前記要素回路の駆動に基づく電流を出力し、前記列ブロック選択線は、自身に並列接続する複数の前記データ線の各々の出力する電流の総和を前記列ブロックごとの電流として出力する。そして、前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間の導通状態と非導通状態とを、全ての前記データ線に対して一斉に切り替える出力回路をさらに備え、前記出力回路は、前記列ブロックごとの電流を全ての前記列ブロック選択線の各々から出力させる前記列ブロックごとの出力を、前記データ線と前記列ブロック選択線との間の導通状態において許容し、前記データ線と前記列ブロック選択線との間の非導通状態において前記列ブロックごとの出力を禁止するように構成される。【００１４】  本開示の技術における薄膜トランジスタアレイ装置の他の態様によれば、全ての要素回路の各々における出力に対して、列ブロックごとの出力と、その出力の禁止とが切り替えられる。列ブロックごとの出力によれば、１つの列ブロックに含まれる要素回路の中で、選択された１つの行ブロックに含まれる複数の要素回路の全てが一斉に駆動され、その複数の要素回路の各々の駆動に基づく電流の総和が、列ブロックごとの電流として出力される。この際に、１つの行ブロックと１つの列ブロックとの交差する部位には、依然として複数の要素回路が含まれるため、上記効果に準じた効果と同様の効果は得られる。そのうえ、１つの行ブロックに含まれる複数の要素回路の各々の出力が、列ブロックごとにまとめられるため、１つの行ブロックに含まれる複数の要素回路の各々の出力を１つの出力列ずつ出力させる場合と比べて、正常に駆動する要素回路の位置する範囲の特定に要する時間がさらに短い時間で済む。【００１５】  本開示の技術における薄膜トランジスタアレイ装置の他の態様は、前記行ブロック選択回路と前記列ブロック設定回路とが並列接続する１つのブロックゲート線をさらに備える。そして、前記ブロックゲート線に許可レベルが設定されるとき、前記行ブロック選択回路は、前記要素選択線と前記行ブロック選択線との間を全ての前記要素選択線に対して一斉に導通状態に設定し、かつ、前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間を全ての前記データ線に対して一斉に導通状態に設定する。また、前記ブロックゲート線に禁止レベルが設定されるとき、前記行ブロック選択回路は、前記要素選択線と前記行ブロック選択線との間を全ての前記要素選択線に対して一斉に非導通状態に設定し、かつ、前記列ブロック設定回路は、前記データ線と前記列ブロック選択線との間を全ての前記データ線に対して一斉に非導通状態���設定する。【００１６】  本開示の技術における薄膜トランジスタアレイ装置の他の態様によれば、ブロックゲート線に対する許可レベルの設定によって、行ブロック選択回路による行ブロックごとの駆動と、列ブロック設定回路による列ブロックごとの出力とが同じタイミングで許可される。また、ブロックゲート線に対する禁止レベルの設定によって、行ブロック選択回路による行ブロックごとの駆動と、列ブロック設定回路による列ブロックごとの出力とが、これもまた同じタイミングで禁止される。結果として、行ブロックごとの駆動と列ブロックごとの出力とを許可することが容易であって、かつ、行ブロックごとの駆動と列ブロックごとの出力とを禁止することが容易でもある。【００１７】  本開示の技術における薄膜トランジスタアレイ装置の他の態様において、前記要素回路は、保持容量と、前記保持容量を介して接続するゲートとソースとを備え、前記保持容量の保持する電圧に応じた電流を流す駆動トランジスタと、前記薄膜トランジスタであって、前記駆動トランジスタのゲートと前記駆動トランジスタのドレインとの間の導通状態と非導通状態とを切り替える保持トランジスタと、前記駆動トランジスタのソースとデータ線との間の導通状態と非導通状態とを切り替える選択トランジスタと、を含む。そして、前記要素選択線は、前記保持トランジスタのゲートに接続する第１駆動選択線であり、前記薄膜トランジスタアレイ装置は、前記選択トランジスタのゲートに接続して、前記第１要素選択線とは異なるレベルが設定可能な第２要素選択線をさらに備える。【００１８】  本開示の技術における薄膜トランジスタアレイ装置の他の態様によれば、保持トランジスタと選択トランジスタとが、別々にオン状態とオフ状態とに設定されるため、保持トランジスタが正常であるか否か、また、選択トランジスタが正常であるか否かが確認できる。【００１９】  本開示の技術における薄膜トランジスタアレイ装置の他の態様において、前記行ブロックは、第１ブロックであり、前記選択行は、第１選択行であり、前記行ブロック選択線は、第１ブロック選択線であり、前記行ブロック選択回路は、第１ブロック選択回路であり、前記切替回路は、第１切替回路であり、前記薄膜トランジスタアレイ装置は、各第２ブロックが複数の第２選択行を含み、複数の前記第２選択行の各々は、前記要素回路と、前記選択トランジスタのゲートが接続する１つの第２要素選択線とを有する複数の前記第２ブロックと、１つの前記第２ブロックに含まれる全ての前記第２要素選択線が並列接続する第２ブロック選択線を、全ての前記第２ブロックの各々に対して１つずつ備える第２ブロック選択回路と、をさらに備える。そして、前記第２ブロック選択回路は、全ての前記第２ブロックの中から、前記第１ブロック選択回路の選択する前記第１ブロックと同じ前記要素回路を有する１つの前記第２ブロックを選択するための選択レベルを、１つの前記第２ブロック選択線ずつ外部から設定するように構成されるとともに、前記第２要素選択線と前記第２ブロック選択線との間の導通状態と非導通状態とを、全ての前記第２要素選択線に対して一斉に切り替える第２切替回路をさらに備え、前記第２切替回路は、前記選択��れた１つの前記第２ブロックに含まれる全ての前記要素回路を一斉に駆動の対象とする前記第２ブロックごとの駆動を前記導通状態において許容し、前記第２ブロックごとの駆動を禁止して１つの前記第２選択行に含まれる全ての前記要素回路を一斉に駆動させる前記第２選択行ごとの駆動を前記非導通状態において許容するように構成される。【００２０】  本開示の技術における薄膜トランジスタアレイ装置の他の態様において、第１ブロック選択回路の選択する第１ブロックと、第２ブロック選択回路の選択する第２ブロックとが、相互に共通する要素回路を有する。そのため、保持トランジスタが正常であるか否か、また、選択トランジスタが正常であるか否かが、第１ブロック選択回路、および、第２ブロック選択回路によるブロック駆動によって確認できる。
【発明の効果】
【００２１】  本開示の技術によれば、複数の要素回路の各々が正常であるか否かを確認することに要する時間を短くできる。
【図面の簡単な説明】
【００２２】
【図１】本開示の技術の一実施形態におけるＥＬ装置の構成を示すブロック図である。
【図２】一実施形態におけるＥＬ装置の画素の電気的構成を示す回路図であって、ＥＬ装置の階調動作期間における各ノードのレベルと共に示す図である。
【図３】一実施形態におけるＥＬ装置の画素の電気的構成を示す回路図であって、ＥＬ装置のブロック駆動期間における各ノードのレベルと共に示す図である。
【図４】一実施形態におけるＥＬ装置のブロック駆動期間にて実行されるオフ特性の検査工程での各ノードのレベルの推移を示すタイミングチャートであって、駆動トランジスタ、および、保持トランジスタが正常なオフ特性を有するときの検出電流の推移と共に示す図である。
【図５】一実施形態におけるＥＬ装置のブロック駆動期間にて実行されるオフ特性の検査工程での各ノードのレベルの推移を示すタイミングチャートであって、保持トランジスタにオフ電流が流れるときの検出電流の推移と共に示す図である。
【図６】一実施形態におけるＥＬ装置のブロック駆動期間にて実行されるオフ特性の検査工程での各ノードのレベルの推移を示すタイミングチャートであって、駆動トランジスタにオフ電流が流れるときの検出電流の推移と共に示す図である。
【図７】一実施形態における第１ブロック選択回路、および、第２ブロック選択回路の電気的構成を示す回路図である。
【図８】一実施形態におけるデータブロック設定回路の電気的構成を示す回路図である。
【図９】一実施形態における電源ブロック選択回路の電気的構成を示す回路図である。
【図１０】変形例のＥＬ装置においてオフ特性の検査工程での各ノードのレベルの推移を示すタイミングチャートであって、選択トランジスタが正常に動作するときの駆動電流の推移と共に示す図である。
【図１１】変形例のＥＬ装置においてオフ特性の検査工程での各ノードの電位の推移を示すタイミングチャートであって、選択トランジスタにオフ電流が流れるときの検出電流の推移と共に示す図である。
【図１２】変形例のＥＬ装置においてオン特性の検査工程での各ノードの電位の推移を示すタイミングチャートであって、駆動トランジスタが正常に動作するときの検出電流の推移と共に示す図である。
【図１３】変形例のＥＬ装置においてオン特性の検査工程での各ノードの電位の推移を示すタイミングチャートであって、駆動トランジスタのオン電流が低いときの検出電流の推移と共に示す図である。
【発明を実施するための形態】
【００２３】  図１から図１３を参照して、本開示の技術を具体化した一実施形態における薄膜トランジスタアレイ装置、ＥＬ装置、センサ装置、薄膜トランジスタアレイ装置の駆動方法、ＥＬ装置の駆動方法、および、センサ装置の駆動方法を説明する。なお、図１は、ＥＬパネルと各ドライバとの接続の態様を説明する便宜上、ＥＬパネルの備える画素の数を省略して示す。
【００２４】  ［ＥＬ装置］  図１が示すように、ＥＬ装置は、ＥＬパネル１１、システムコントローラ１２、第１選択ドライバ１３、第２選択ドライバ１４、電源ドライバ１５、および、データドライバ１６を備えている。
【００２５】  ＥＬ装置の製造される製造工程は、ＥＬパネル１１の動作が検査される工程である検査工程を含む。ＥＬパネル１１の検査工程は、ＥＬパネル１１の備える複数の画素ＰＩＸが、画素ＰＩＸの集合である画素ブロックごとに検査される工程であるブロック検査工程と、画素ブロックよりも細かい１つの画素ＰＩＸごとに検査される工程である個別検査工程とを含む。
【００２６】  システムコントローラ１２、および、電源ドライバ１５は、ブロック検査工程の実施されるブロック駆動期間において、ＥＬパネル１１に接続される。これに対して、第１選択ドライバ１３、第２選択ドライバ１４、および、データドライバ１６は、ブロック駆動期間においてＥＬパネル１１に接続されず、個別検査工程の実施される個別駆動期間においてＥＬパネル１１に接続される。
【００２７】  なお、ブロック駆動期間においてＥＬパネル１１に接続する構成要素であるシステムコントローラ１２、および、電源ドライバ１５と、これらの接続する対象であるＥＬパネル１１とから薄膜トランジスタアレイ装置が構成されている。この際に、ＥＬパネル１１は、ＥＬ素子ＯＥＬが形成される前の状態であってもよいし、ＥＬ素子ＯＥＬが形成された後の状態であってもよい。
【００２８】  ［ブロックの構成］  ＥＬパネル１１は、ＥＬパネル１１の備える表示部分において、一つの方向である行方向に沿って延びるｎ本（ｎは４以上の整数）の第１画素選択線Ｌｓ１ｔを備えている。ｎ本の第１画素選択線Ｌｓ１ｔにおいて、行番号の連続するｓ本（ｓはｎの約数であって２以上の整数）の第１画素選択線Ｌｓ１ｔは、１つの第１ブロックを構成している。複数の第１ブロックの各々では、第１ブロックを構成する第１画素選択線Ｌｓ１ｔの行番号が、相互に異なる第１ブロック間において重複しないように、ｓ本の第１画素選択線Ｌｓ１ｔが１つの第１ブロックに対応付けられている。そして、ｎ本の第１画素選択線Ｌｓ１ｔの中には、ｎ／ｓ行の第１ブロックが設定されている。
【００２９】  例えば、１行目からｓ行目までの第１画素選択線Ｌｓ１ｔは、１行目の第１ブロックを構成し、ｓ＋１行目から２ｓ行目までの第１画素選択線Ｌｓ１ｔは、２行目の第１ブロックを構成している。そして、ｎ−ｓ行目からｎ行目までの第１画素選択線Ｌｓ１ｔは、ｎ／ｓ行目の第１ブロックを構成している。
【００３０】  ＥＬパネル１１は、行方向に沿って延びるｎ本の第２画素選択線Ｌｓ２ｔを備えている。ｎ本の第２画素選択線Ｌｓ２ｔにおいて、行番号の連続するｓ本の第２画素選択線Ｌｓ２ｔは、１つの第２ブロックを構成している。ｎ本の第２画素選択線Ｌｓ２ｔにおいて、複数の第２ブロックの各々では、第２ブロックを構成する第２画素選択線Ｌｓ２ｔの行番号が、相互に異なる第２ブロック間にて重複しないように、ｓ本の第２画素選択線Ｌｓ２ｔが１つの第２ブロックに対応付けられている。そして、ｎ本の第２画素選択線Ｌｓ２ｔの中には、ｎ／ｓ行の第２ブロックが設定されている。
【００３１】  例えば、１行目からｓ行目までの第２画素選択線Ｌｓ２ｔは、１行目の第２ブロックを構成し、ｓ＋１行目から２ｓ行目までの第２画素選択線Ｌｓ２ｔは、２行目の第２ブロックを構成している。そして、ｎ−ｓ行目からｎ行目までの第２画素選択線Ｌｓ２ｔは、ｎ／ｓ行目の第２ブロックを構成している。
【００３２】  ＥＬパネル１１は、行方向に沿って延びるｎ本の電源線Ｌａｔを備えている。ｎ本の電源線Ｌａｔにおいて、行番号の連続するｓ本の電源線Ｌａｔは、１つの電源ブロックを構成している。ｎ本の電源線Ｌａｔにおいて、複数の電源ブロックの各々では、電源ブロックを構成する電源線Ｌａｔの行番号が、相互に異なる電源ブロック間にて重複しないように、ｓ本の電源線Ｌａｔが１つの電源ブロックに対応付けられている。そして、ｎ本の電源線Ｌａｔの中には、ｎ／ｓ行の電源ブロックが設定されている。
【００３３】  例えば、１行目からｓ行目までの電源線Ｌａｔは、１行目の電源ブロックを構成し、ｓ＋１行目から２ｓ行目までの電源線Ｌａｔは、２行目の電源ブロックを構成している。そして、ｎ−ｓ行目からｎ行目までの電源線Ｌａｔは、ｎ／ｓ行目の電源ブロックを構成している。
【００３４】  ＥＬパネル１１は、ＥＬパネル１１の備える表示部分において、行方向と直交する方向である列方向に沿って延びるｍ本（ｍは４以上の整数）のデータ線Ｌｄを備えている。ｍ本のデータ線Ｌｄにおいて、列番号の連続するｒ本（ｒはｍの約数であって２以上の整数）のデータ線Ｌｄは、１つのデータブロックを構成している。複数のデータブロックの各々では、データブロックを構成するデータ線Ｌｄの列番号が、相互に異なるデータブロック間において重複しないように、ｒ本のデータ線Ｌｄが１つのデータブロックに対応付けられている。そして、ｍ本のデータ線Ｌｄの中には、ｍ／ｒ列のデータブロックが設定されている。
【００３５】  例えば、１列目からｒ列目までのデータ線Ｌｄは、１列目のデータブロックを構成し、ｒ＋１列目から２ｒ列目までのデータ線Ｌｄは、２列目のデータブロックを構成している。そして、ｍ−ｒ列目からｍ列目までのデータ線Ｌｄは、ｍ／ｒ列目のデータブロックを構成している。
【００３６】  ＥＬパネル１１において、ｎ本の第１画素選択線Ｌｓ１ｔの各々、および、ｎ本の第２画素選択線Ｌｓ２ｔの各々と、ｍ本のデータ線Ｌｄの各々とが、立体的に交差する部位の近傍には、画素ＰＩＸが位置している。複数の画素ＰＩＸは、ｎ行×ｍ列からなるマトリクス状に位置している。マトリックス状に位置する複数の画素ＰＩＸは、１つの選択行分の画素ＰＩＸごとに１本の第１画素選択線Ｌｓ１ｔに接続し、かつ、１つの選択行分の画素ＰＩＸごとに１本の第２画素選択線Ｌｓ２ｔに接続している。また、マトリックス状に位置する複数の画素ＰＩＸは、１つの選択行分の画素ＰＩＸごとに１本の電源線Ｌａｔに接続し、かつ、１列分の画素ＰＩＸごとに１本のデータ線Ｌｄに接続している。
【００３７】  １つの行ブロックは、１つの第１ブロックに含まれて選択行の一例である複数の第１選択行から構成され、複数の第１選択行の各々は、ｍ列の画素ＰＩＸの各々に含まれる要素回路の一例である画素回路ＤＣと、１行ｍ列の画素ＰＩＸが並列接続する１本の第１画素選択線Ｌｓ１ｔとから構成されている。
【００３８】  １つの列ブロックは、１つのデータブロックに含まれる複数の出力列から構成され、複数の出力列の各々は、ｎ行の画素ＰＩＸの各々に含まれる画素回路ＤＣと、ｎ行１列の画素ＰＩＸが並列接続する１本のデータ線Ｌｄとから構成されている。
【００３９】  ［ブロック回路の構成］  ＥＬパネル１１は、行ブロック選択回路の一例である第１ブロック選択回路２１、第２ブロック選択回路２２、列ブロック設定回路の一例であるデータブロック設定回路２３、および、電源ブロック選択回路２４を備えている。
【００４０】  ｎ本の第１画素選択線Ｌｓ１ｔの各々は、１つの第１ブロック選択回路２１に並列接続している。第１ブロック選択回路２１とシステムコントローラ１２との間には、行ブロック選択線の一例であるｎ／ｓ本の第１ブロック選択線Ｌｋｓ１が並列接続している。第１ブロック選択回路２１は、ｎ本の第１画素選択線Ｌｓ１ｔにおける複数の第１ブロックの各々を、相互に異なる１本の第１ブロック選択線Ｌｋｓ１に対応付けている。
【００４１】  第１選択ドライバ１３は、ｎ行の第１接続端子ＰＬｓ１を備え、ｎ行の第１接続端子ＰＬｓ１の各々は、相互に異なる１本の第１個別画素選択線Ｌｓ１に電気的接続している。ｎ本の第１個別画素選択線Ｌｓ１の各々は、相互に異なる１本の第１画素選択線Ｌｓ１ｔに電気的接続している。そして、第１ブロック選択回路２１と第１選択ドライバ１３との各々は、ｎ本の第１画素選択線Ｌｓ１ｔの各々に並列接続している。
【００４２】  ｎ本の第２画素選択線Ｌｓ２ｔの各々は、１つの第２ブロック選択回路２２に並列接続している。第２ブロック選択回路２２とシステムコントローラ１２との間には、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２が並列接続している。第２ブロック選択回路２２は、ｎ本の第２画素選択線Ｌｓ２ｔにおける複数の第２ブロックの各々を、相互に異なる１本の第２ブロック選択線Ｌｋｓ２に対応付けている。
【００４３】  第２選択ドライバ１４は、ｎ行の第２接続端子ＰＬｓ２を備え、ｎ行の第２接続端子ＰＬｓ２の各々は、相互に異なる１本の第２個別画素選択線Ｌｓ２に電気的接続している。ｎ本の第２個別画素選択線Ｌｓ２の各々は、相互に異なる１本の第２画素選択線Ｌｓ２ｔに電気的接続している。そして、第２ブロック選択回路２２と第２選択ドライバ１４との各々は、ｎ本の第２画素選択線Ｌｓ２ｔの各々に並列接続している。
【００４４】  ｎ本の電源線Ｌａｔの各々は、１つの電源ブロック選択回路２４に並列接続している。電源ブロック選択回路２４と電源ドライバ１５との間には、ｎ／ｓ本の電源ブロック選択線Ｌａが並列接続している。電源ブロック選択回路２４は、ｎ本の電源線Ｌａｔにおける複数の電源ブロックの各々を、相互に異なる１本の電源ブロック選択線Ｌａに対応付けている。
【００４５】  ｍ本のデータ線Ｌｄの各々は、１つのデータブロック設定回路２３に並列接続している。データブロック設定回路２３とシステムコントローラ１２との間には、列ブロック選択線の一例であるｍ／ｒ本のデータブロック設定線Ｌｋｄが並列接続している。データブロック設定回路２３は、ｍ本のデータ線Ｌｄにおける複数のデータブロックの各々を、相互に異なる１本のデータブロック設定線Ｌｋｄに対応付けている。
【００４６】  データドライバ１６は、ｍ列のデータ線端子ＰＬｄを備え、ｍ列のデータ線端子ＰＬｄの各々は、相互に異なる１本のデータ線Ｌｄに電気的接続している。そして、データブロック設定回路２３とデータドライバ１６との間には、ｍ本のデータ線Ｌｄが並列接続している。
【００４７】  ＥＬパネル１１の外部回路であるロジック電源は、第１選択レベルＨ１と第１非選択レベルＬ１とに設定されたロジック電圧を、第１ブロック選択回路２１、および、第１選択ドライバ１３に各別に供給する。第１ブロック選択回路２１は、ＥＬパネル１１のブロック駆動期間において、ｎ本の第１画素選択線Ｌｓ１ｔの各々に、第１選択レベルＨ１と第１非選択レベルＬ１とのいずれかを設定する。第１選択ドライバ１３は、ＥＬパネル１１の階調駆動期間において、ｎ本の第１個別画素選択線Ｌｓ１の各々に、第１選択レベルＨ１と第１非選択レベルＬ１とのいずれかを設定する。
【００４８】  ロジック電源は、第２選択レベルＨ２と第２非選択レベルＬ２とに設定されたロジック電圧を、第２ブロック選択回路２２、および、第２選択ドライバ１４に各別に供給する。第２ブロック選択回路２２は、ＥＬパネル１１のブロック駆動期間において、ｎ本の第２画素選択線Ｌｓ２ｔの各々に、第２選択レベルＨ２と第２非選択レベルＬ２とのいずれかを設定する。第２選択ドライバ１４は、ＥＬパネル１１の階調駆動期間において、ｎ本の第２個別画素選択線Ｌｓ２の各々に、第２選択レベルＨ２と第２非選択レベルＬ２とのいずれかを設定する。
【００４９】  第１選択レベルＨ１は、画素ＰＩＸの備える保持トランジスタにオン電流を流すレベルであればよく、また、第２選択レベルＨ２は、画素ＰＩＸの備える選択トランジスタにオン電流を流すレベルであればよく、これらは相互に同じであってもよいし、相互に異なってもよい。また、第１非選択レベルＬ１は、画素ＰＩＸの備える保持トランジスタに電流を流さないレベルであればよく、また、第２非選択レベルＬ２は、画素ＰＩＸの備える選択トランジスタに電流を流さないレベルであればよく、これらは相互に同じであってもよいし、相互に異なってもよい。
【００５０】  ＥＬパネル１１の外部回路であるアナログ電源は、基準レベルＶＥＥと表示レベルＶＤＩＳとに設定されたアナログ電圧を、データブロック設定回路２３、および、データドライバ１６に各別に供給する。データブロック設定回路２３は、ＥＬパネル１１のブロック駆動期間において、ｍ本のデータ線Ｌｄの各々に、基準レベルＶＥＥと表示レベルＶＤＩＳとに基づくレベルを設定する。データドライバ１６は、ＥＬパネル１１の階調駆動期間において、階調データに基づく階調レベルＶｄａｔａを表示レベルＶＤＩＳから生成し、ｍ本のデータ線Ｌｄの各々に階調レベルＶｄａｔａを設定する。
【００５１】  アナログ電源は、接地レベルＧＮＤとアノードレベルＶＡＮとに設定されたアナログ電圧を、電源ドライバ１５に各別に供給する。電源ドライバ１５は、ＥＬパネル１１のブロック駆動期間、および、階調駆動期間において、基準レベルＶＥＥと同じレベルである書込レベルＶｃｃｗを生成し、ｎ本の電源ブロック選択線Ｌａの各々に書込レベルＶｃｃｗを設定する。また、電源ドライバ１５は、ＥＬパネル１１のブロック駆動期間、および、階調駆動期間において、書込レベルＶｃｃｗよりもハイレベルである発光レベルＶｃｓｓをアノードレベルＶＡＮから生成し、ｎ本の電源ブロック選択線Ｌａの各々に発光レベルＶｃｓｓを設定する。
【００５２】  ［ブロック選択線とブロックゲート線］  第１ブロック選択回路２１は、ＥＬパネル１１の備えるノードＮ１２を通じて１本のブロックゲート線Ｌｓｗに電気的接続している。第２ブロック選択回路２２もまた、第１ブロック選択回路２１と同じく、ＥＬパネル１１の備えるノードＮ１２を通じて１本のブロックゲート線Ｌｓｗに電気的接続している。ブロックゲート線Ｌｓｗは、ＥＬパネル１１にブロック駆動期間を設定するための信号線であって、システムコントローラ１２に電気的接続している。システムコントローラ１２は、ブロックゲート線Ｌｓｗの電位であるレベルを、許可レベルと禁止レベルとに切り替える。
【００５３】  システムコントローラ１２は、ＥＬ装置１０のブロック駆動期間において、ブロックゲート線Ｌｓｗに許可レベルを設定する。システムコントローラ１２は、ＥＬ装置１０のブロック駆動期間以外において、ブロックゲート線Ｌｓｗに禁止レベルを設定する。
【００５４】  ブロックゲート線Ｌｓｗに許可レベルが設定されるとき、システムコントローラ１２が第１ブロック選択線Ｌｋｓ１に出力する信号に従って、第１ブロック選択回路２１はｎ本の第１画素選択線Ｌｓ１ｔの中から１つの第１ブロックを選択する。ブロックゲート線Ｌｓｗに許可レベルが設定されるとき、システムコントローラ１２が第２ブロック選択線Ｌｋｓ２に出力する信号に従って、第２ブロック選択回路２２もまた、ｎ本の第２画素選択線Ｌｓ２ｔの中から１つの第２ブロックを選択する。一方で、禁止レベルがブロックゲート線Ｌｓｗに設定されるとき、第１ブロック選択回路２１は、第１ブロックを選択する機能を停止させ、第２ブロック選択回路２２もまた、第２ブロックを選択する機能を停止させる。
【００５５】  第１ブロック選択回路２１は、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の各々に、相互に異なる１つの第１ブロックを対応付けている。例えば、１行目の第１ブロック選択線Ｌｋｓ１は、１行目の第１ブロックに対応付けられ、２行目の第１ブロック選択線Ｌｋｓ１は、２行目の第１ブロックに対応付けられている。そして、ｎ／ｓ行目の第１ブロック選択線Ｌｋｓ１は、ｎ／ｓ行目の第１ブロックに対応付けられている。
【００５６】  システムコントローラ１２は、シーケンス機能を備え、そのシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の各々に、１本ずつ、行番号順に、検査対象レベルを設定する。また、システムコントローラ１２は、ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の中で検査対象レベルに設定されていない第１ブロック選択線Ｌｋｓ１に、非検査対象レベルを設定する。
【００５７】  そして、１本の第１ブロック選択線Ｌｋｓ１に検査対象レベルが設定されるとき、第１ブロック選択回路２１は、その第１ブロック選択線Ｌｋｓ１に対応するｓ本の第１画素選択線Ｌｓ１ｔの各々に、一斉に、検査対象レベルに応じたレベルを設定する。これに対して、非検査対象レベルが第１ブロック選択線Ｌｋｓ１に設定されるとき、第１ブロック選択回路２１は、その第１ブロック選択線Ｌｋｓ１に対応するｓ本の第１画素選択線Ｌｓ１ｔの各々に、一斉に、第１非選択レベルＬ１を設定する。
【００５８】  例えば、１行目の第１ブロック選択線Ｌｋｓ１に検査対象レベルが設定されるとき、第１ブロック選択回路２１は、１行目からｓ行目までの第１画素選択線Ｌｓ１ｔの各々に、一斉に、第１選択レベルＨ１を設定する。また、例えば、１行目の第１ブロック選択線Ｌｋｓ１に別の検査対象レベルが設定されるとき、第１ブロック選択回路２１は、１行目からｓ行目までの第１画素選択線Ｌｓ１ｔの各々に、一斉に、第１選択レベルＨ１を所定期間だけ設定し、その後に、一斉に、第１非選択レベルＬ１を設定する。これに対して、２行目の第１ブロック選択線Ｌｋｓ１からｎ／ｓ行目の第１ブロック選択線Ｌｋｓ１には、非検査対象レベルが設定されて、第１ブロック選択回路２１は、ｓ＋１行目の第１画素選択線Ｌｓ１ｔからｎ行目の第１画素選択線Ｌｓ１ｔの各々に、一斉に、第１非選択レベルＬ１を設定する。
【００５９】  第２ブロック選択回路２２は、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２を介してシステムコントローラ１２に電気的接続している。第２ブロック選択回路２２は、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の各々に、相互に異なる１行の行ブロックを対応付けている。例えば、１行目の第２ブロック選択線Ｌｋｓ２は、１行目の行ブロックに対応付けられ、２行目の第２ブロック選択線Ｌｋｓ２は、２行目の行ブロックに対応付けられている。そして、ｎ／ｓ行目の第２ブロック選択線Ｌｋｓ２は、ｎ／ｓ行目の行ブロックに対応付けられている。
【００６０】  システムコントローラ１２の備えるシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の各々に、１本ずつ、行番号順に、検査対象レベルを設定する。また、システムコントローラ１２は、ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の中で検査対象レベルに設定されていない第２ブロック選択線Ｌｋｓ２に、非検査対象レベルを設定する。
【００６１】  そして、１本の第２ブロック選択線Ｌｋｓ２に検査対象レベルが設定されるとき、第２ブロック選択回路２２は、その第２ブロック選択線Ｌｋｓ２に対応するｓ本の第２画素選択線Ｌｓ２ｔの各々に、一斉に、検査対象レベルに応じたレベルを設定する。これに対して、非検査対象レベルが第２ブロック選択線Ｌｋｓ２に設定されるとき、第２ブロック選択回路２２は、その第２ブロック選択線Ｌｋｓ２に対応するｓ本の第２画素選択線Ｌｓ２ｔの各々に、一斉に、第２非選択レベルＬ２を設定する。
【００６２】  例えば、１行目の第２ブロック選択線Ｌｋｓ２に検査対象レベルが設定されるとき、第２ブロック選択回路２２は、１行目からｓ行目までの第２画素選択線Ｌｓ２ｔの各々に、一斉に、第２選択レベルＨ２を設定する。また、例えば、１行目の第２ブロック選択線Ｌｋｓ２に別の検査対象レベルが設定されるとき、第２ブロック選択回路２２は、１行目からｓ行目までの第２画素選択線Ｌｓ２ｔの各々は、一斉に、第２選択レベルＨ２を所定期間だけ設定し、その後に、一斉に、第２非選択レベルＬ２を設定する。これに対して、２行目の第２ブロック選択線Ｌｋｓ２からｎ／ｓ行目の第２ブロック選択線Ｌｋｓ２には、非検査対象レベルが設定されて、第２ブロック選択回路２２は、ｓ＋１行目の第２画素選択線Ｌｓ２ｔからｎ行目の第２画素選択線Ｌｓ２ｔの各々に、一斉に、第２非選択レベルＬ２を設定する。
【００６３】  電源ブロック選択回路２４は、ｎ／ｓ本の電源ブロック選択線Ｌａを介して電源ドライバ１５に電気的接続している。電源ブロック選択回路２４は、ｎ／ｓ本の電源ブロック選択線Ｌａの各々に、相互に異なる１行の電源ブロックを対応付けている。例えば、１行目の電源ブロック選択線Ｌａは、１行目の電源ブロックに対応付けられ、２行目の電源ブロック選択線Ｌａは、２行目の電源ブロックに対応付けられている。そして、ｎ／ｓ行目の電源ブロック選択線Ｌａは、ｎ／ｓ行目の電源ブロックに対応付けられている。
【００６４】  システムコントローラ１２の備えるシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、電源ドライバ１５の駆動を通じて、ｎ／ｓ本の電源ブロック選択線Ｌａの各々に、１本ずつ、行番号順に、検査対象レベルを設定する。また、システムコントローラ１２は、ＥＬパネル１１のブロック駆動期間において、電源ドライバ１５の駆動を通じて、ｎ／ｓ本の電源ブロック選択線Ｌａの中で検査対象レベルに設定されていない電源ブロック選択線Ｌａに、非検査対象レベルを設定する。
【００６５】  そして、１本の電源ブロック選択線Ｌａに検査対象レベルが設定されるとき、電源ブロック選択回路２４は、その電源ブロック選択線Ｌａに対応するｓ本の電源線Ｌａｔの各々に、一斉に、検査対象レベルに応じたレベルを設定する。これに対して、非検査対象レベルが電源ブロック選択線Ｌａに設定されるとき、電源ブロック選択回路２４は、その電源ブロック選択線Ｌａに対応するｓ本の電源線Ｌａｔの各々に、一斉に、基準レベルＶＥＥを設定する。
【００６６】  例えば、１行目の電源ブロック選択線Ｌａに検査対象レベルが設定されるとき、１行目からｓ行目までの電源線Ｌａｔの各々は、一斉に、書込レベルＶｃｃｗに設定される。また、例えば、１行目の電源ブロック選択線Ｌａに別の検査対象レベルが設定されるとき、１行目からｓ行目までの電源線Ｌａｔの各々は、一斉に、書込レベルＶｃｃｗに所定期間だけ設定され、その後に、一斉に、発光レベルＶｃｓｓに設定される。これに対して、２行目の電源ブロック選択線Ｌａからｎ／ｓ行目の電源ブロック選択線Ｌａには、非検査対象レベルが設定されて、ｓ＋１行目の電源線Ｌａｔからｎ行目の電源線Ｌａｔの各々には、一斉に、基準レベルＶＥＥが設定される。
【００６７】  システムコントローラ１２の備えるシーケンス機能は、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２、ｎ／ｓ本の電源ブロック選択線Ｌａの中で、検査対象レベルに設定される選択線の行番号を一致させる。そして、システムコントローラ１２の有するシーケンス機能は、第１画素選択線Ｌｓ１ｔ、第２画素選択線Ｌｓ２ｔ、および、電源線Ｌａｔにおいて、検査対象レベルに応じたレベルの設定を、行ブロックごとに同期させる。
【００６８】  データブロック設定回路２３は、第１ブロック選択回路２１、および、第２ブロック選択回路２２と同じく、ＥＬパネル１１の備えるノードＮ１２を通じて１本のブロックゲート線Ｌｓｗに電気的接続している。すなわち、第１ブロック選択回路２１、第２ブロック選択回路２２、および、データブロック設定回路２３の各々は、１本のブロックゲート線Ｌｓｗに並列接続している。
【００６９】  ブロックゲート線Ｌｓｗに許可レベルが設定されるとき、データブロック設定回路２３は、システムコントローラ１２の出力する信号に従って、ｍ本のデータ線Ｌｄの中から１つの列ブロックを選択する。ブロックゲート線Ｌｓｗに禁止レベルが設定されるとき、データブロック設定回路２３は、列ブロックを選択する機能を停止させる。
【００７０】  データブロック設定回路２３は、ｍ／ｒ本のデータブロック設定線Ｌｋｄを介してシステムコントローラ１２に電気的接続している。データブロック設定回路２３は、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に、相互に異なる１列の列ブロックを対応付けている。例えば、１列目のデータブロック設定線Ｌｋｄは、１列目の列ブロックに対応付けられ、２列目のデータブロック設定線Ｌｋｄは、２列目の列ブロックに対応付けられている。そして、ｍ／ｒ列目のデータブロック設定線Ｌｋｄは、ｍ／ｒ列目の列ブロックに対応付けられている。
【００７１】  システムコントローラ１２は、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に流れる電流を検出電流Ｉとして測定する電流測定部２３ａを備えている。システムコントローラ１２は、検出電流の測定結果と、データブロック設定線Ｌｋｄの列番号とを相互に対応付けて記憶する記憶部を備えている。
【００７２】  システムコントローラ１２の備えるシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に、一斉に、検査対象レベルを設定して、データブロック設定線Ｌｋｄに流れる電流を電流測定部２３ａに測定させる。そして、データブロック設定回路２３は、ｍ本のデータ線Ｌｄの各々に、一斉に、検査対象レベルに応じたレベルを設定する。
【００７３】  例えば、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に検査対象レベルが設定されるとき、データブロック設定回路２３は、ｍ本のデータ線Ｌｄの各々に、一斉に、黒表示に相当する階調レベルＶｄａｔＢを設定する。また、例えば、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に別の検査対象レベルが設定されるとき、データブロック設定回路２３は、ｍ本のデータ線Ｌｄの各々に、一斉に、白表示に相当する階調レベルＶｄａｔＷを設定する。また、例えば、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に別の検査対象レベルが設定されるとき、データブロック設定回路２３は、ｍ本のデータ線Ｌｄの各々に、一斉に、黒表示に相当する階調レベルＶｄａｔＢを所定期間だけ設定し、その後に、一斉に、白表示に相当する階調レベルＶｄａｔＷを設定する。
【００７４】  なお、黒表示に相当する階調レベルＶｄａｔＢは、書込レベルＶｃｃｗと同じレベルに設定されている。また、白表示に相当する階調レベルＶｄａｔＷは、書込レベルＶｃｃｗよりもローレベルであって、白表示に相当する階調レベルＶｄａｔＷと書込レベルＶｃｃｗとの差が駆動トランジスタＴ１の閾値電圧よりも十分に大きくなるように設定されている。
【００７５】  システムコントローラ１２の備えるシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、新たな第１ブロック選択線Ｌｋｓ１に検査対象レベルが設定されるごとに、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に検査対象レベルを設定して、データブロック設定線Ｌｋｄに流れる電流を測定する。そして、システムコントローラ１２の有するシーケンス機能は、検査の対象となる行ブロックの設定と、検出電流Ｉの測定とを、行ブロックごとに同期させる。
【００７６】  これによって、システムコントローラ１２は、１列目からｍ／ｒ列目までの各列ブロックにおける検出電流Ｉを、１行目の行ブロックからｎ／ｓ行目の行ブロックまで、１つの行ブロックずつ、行番号順に取得する。この際に、１つの行ブロックと１つの列ブロックとが立体的に交差する部位には、ｓ行×ｒ列の画素ＰＩＸが位置するため、システムコントローラ１２の測定するデータブロック設定線Ｌｋｄごとの検出電流Ｉは、これらｓ行×ｒ列の画素ＰＩＸから構成される画素ブロックの検査結果を代表する代表値である。そして、システムコントローラ１２は、（ｎ／ｓ）行×（ｍ／ｒ）列の代表値からなるデータをＥＬパネル１１の検査結果として記憶する。
【００７７】  ［各種ドライバの構成］  システムコントローラ１２は、ＥＬ装置１０の階調駆動期間において、外部から入力される映像信号に基づいて、第１選択ドライバ１３の駆動を制御するための第１選択制御信号ＳＣＯＮ１を生成し、第１選択制御信号ＳＣＯＮ１を第１選択ドライバ１３に入力する。
【００７８】  第１選択ドライバ１３は、システムコントローラ１２から出力される第１選択制御信号ＳＣＯＮ１をスタートパルスとして順にシフトさせるシフトレジスタを備えている。シフトレジスタは、１行目の第１画素選択線Ｌｓ１ｔに対応するシフト信号からｎ行目の第１画素選択線Ｌｓ１ｔに対応するシフト信号までを行番号順に出力する。
【００７９】  第１選択ドライバ１３は、シフト信号のレベルを第１選択レベルＨ１に変換した第１選択信号を生成する出力バッファを備えている。出力バッファは、シフト信号に対応する行の第１画素選択線Ｌｓ１ｔに、第１選択レベルＨ１に設定された第１選択信号を出力し、シフト信号に対応しない行の第１画素選択線Ｌｓ１ｔには、第１非選択レベルＬ１に設定された第１選択信号を出力する。そして、第１選択ドライバ１３は、ｎ本の第１画素選択線Ｌｓ１ｔの各々に、第１選択レベルＨ１に設定された第１選択信号を行番号順に出力して、ｎ行×ｍ列の画素ＰＩＸの各々を選択行ごとに選択する。
【００８０】  システムコントローラ１２は、ＥＬ装置１０の駆動期間において、外部から入力される映像信号に基づいて、第２選択ドライバ１４の駆動を制御するための第２選択制御信号ＳＣＯＮ２を生成し、第２選択制御信号ＳＣＯＮ２を第２選択ドライバ１４に入力する。
【００８１】  第２選択ドライバ１４は、システムコントローラ１２から出力される第２選択制御信号ＳＣＯＮ２をスタートパルスとして順にシフトさせるシフトレジスタを備えている。シフトレジスタは、１行目の第２画素選択線Ｌｓ２ｔに対応するシフト信号からｎ行目の第２画素選択線Ｌｓ２ｔに対応するシフト信号までを行番号順に出力する。
【００８２】  第２選択ドライバ１４は、シフト信号のレベルを第２選択レベルＨ２に変換した第２選択信号を生成する出力バッファを備えている。出力バッファは、シフト信号に対応する行の第２画素選択線Ｌｓ２ｔに、第２選択レベルＨ２に設定された第２選択信号を出力し、シフト信号に対応しない行の第２画素選択線Ｌｓ２ｔには、第２非選択レベルＬ２に設定された第２選択信号を出力する。そして、第２選択ドライバ１４は、ｎ本の第２画素選択線Ｌｓ２ｔの各々に、第２選択レベルＨ２に設定された第２選択信号を行番号順に出力して、ｎ行×ｍ列の画素ＰＩＸの各々を選択行ごとに選択する。
【００８３】  システムコントローラ１２は、ＥＬ装置１０の階調駆動期間において、外部から入力される映像信号に基づいて、映像信号に含まれる階調成分を映像信号から抽出し、階調成分をデジタル値である入力データに変換する。システムコントローラ１２は、ＥＬパネル１１における１つの選択行分ごとの入力データを、列番号順にデータドライバ１６に出力する。また、システムコントローラ１２は、データドライバ１６の駆動を制御するためのデータ制御信号ＳＣＯＮ４を生成し、データ制御信号ＳＣＯＮ４をデータドライバ１６に入力する。
【００８４】  データドライバ１６は、システムコントローラ１２から出力される画素ＰＩＸごとの入力データを１つの選択行分ずつ列番号順に保持する。データドライバ１６は、保持された１つの選択行分の入力データに基づいて、データ線Ｌｄごとの電位である階調レベルＶｄａｔａを生成し、ｍ本のデータ線Ｌｄの各々に階調レベルＶｄａｔａを一斉に設定する。システムコントローラ１２は、こうした階調レベルＶｄａｔａに基づく画素ＰＩＸの駆動を階調駆動期間においてデータドライバ１６に実行させる。
【００８５】  システムコントローラ１２は、ＥＬ装置１０の階調駆動期間において、外部から入力される映像信号に基づいて、電源ドライバ１５の駆動を制御するための電源制御信号ＳＣＯＮ３を生成し、その電源制御信号ＳＣＯＮ３を電源ドライバ１５に入力する。
【００８６】  電源ドライバ１５は、電源制御信号ＳＣＯＮ３に基づいて駆動されるタイミングジェネレーター、および、出力バッファを備えている。タイミングジェネレーターは、ｎ本の電源ブロック選択線Ｌａの各々に対応するタイミング信号を生成する。出力バッファは、タイミングジェネレーターの生成したタイミング信号を所定のレベルに変換して、ｎ／ｓ本の電源ブロック選択線Ｌａの各々に電源信号として出力する。
【００８７】  例えば、システムコントローラ１２は、ｉ行目（ｉは１からｎまでの整数）の画素ＰＩＸに書込動作を実行させるため、電源ドライバ１５の駆動を通じて、ｉ行の電源線Ｌａｔに対応する電源ブロック選択線Ｌａに書込レベルＶｃｃｗを設定する。また、システムコントローラ１２は、ｉ行目の画素ＰＩＸに発光動作を実行させるため、電源ドライバ１５の駆動を通じて、ｉ行の電源線Ｌａｔに対応する電源ブロック選択線Ｌａに発光レベルＶｃｓｓを設定する。
【００８８】  ［画素の構成］  次に、ＥＬパネル１１が備える画素ＰＩＸの構成について図２を参照して説明する。  図２が示すように、複数の画素ＰＩＸの各々は、電流駆動素子であるＥＬ素子ＯＥＬと、ＥＬ素子ＯＥＬを駆動するための画素回路ＤＣとを備えている。画素回路ＤＣは、駆動トランジスタＴ１と、保持トランジスタＴ２と、選択トランジスタＴ３と、保持容量Ｃｓとを備えている。なお、本実施形態では、ＥＬパネル１１の構成要素の中でＥＬ素子ＯＥＬ以外の構成要素によって薄膜トランジスタアレイ装置は構成されている。
【００８９】  駆動トランジスタＴ１は、ｎチャンネル型トランジスタであり、駆動トランジスタＴ１のゲートは、ノードＮ１を通じて保持トランジスタＴ２のソースに電気的接続している。駆動トランジスタＴ１のソースは、ノードＮ２を通じてＥＬ素子ＯＥＬのアノードに電気的接続し、駆動トランジスタＴ１のドレインは、ノードＮ３を通じて電源線Ｌａｔに電気的接続している。駆動トランジスタＴ１は、飽和領域においてゲート‐ソース間の電圧に応じた駆動電流を流す機能を有している。
【００９０】  ＥＬ素子ＯＥＬのアノードは、ノードＮ２を通じて駆動トランジスタＴ１のソースに電気的接続し、ＥＬ素子ＯＥＬのカソードには、書込レベルＶｃｃｗと同じレベルに設定されたカソード電圧が印加されている。
【００９１】  保持容量Ｃｓの有する両電極の中で第１電極は、ノードＮ１を通じて駆動トランジスタＴ１のゲートに電気的接続し、保持容量Ｃｓの有する両電極の中で第２電極は、駆動トランジスタＴ１のソースに電気的接続している。保持容量Ｃｓは、駆動トランジスタＴ１のゲートと、駆動トランジスタＴ１のソースとの間に形成される寄生容量であってもよいし、駆動トランジスタＴ１のゲートと、駆動トランジスタＴ１のソースとの間に別途備えられる容量素子であってもよいし、これらの組み合わせであってもよい。保持容量Ｃｓは、駆動トランジスタＴ１のゲート‐ソース間の電圧を保持する機能を有している。
【００９２】  保持トランジスタＴ２は、ｎチャンネル型トランジスタであり、保持トランジスタＴ２のゲートは、第１画素選択線Ｌｓ１ｔに電気的接続している。保持トランジスタＴ２のドレインは、ノードＮ２を通じて駆動トランジスタＴ１のドレインに電気的接続し、保持トランジスタＴ２のソースは、ノードＮ１を通じて駆動トランジスタＴ１のゲートに電気的接続している。
【００９３】  保持トランジスタＴ２は、第１画素選択線Ｌｓ１ｔに設定されたレベルに基づいて、駆動トランジスタＴ１をダイオード接続させるか否かを選択する機能を有している。また、保持トランジスタＴ２は、駆動トランジスタＴ１をダイオード接続させるときに、電源線Ｌａｔのレベルとデータ線Ｌｄのレベルとの差に応じた電圧を保持容量Ｃｓに保持させる機能を有している。
【００９４】  選択トランジスタＴ３は、ｎチャンネル型トランジスタであり、選択トランジスタＴ３のゲートは、第２画素選択線Ｌｓ２ｔに電気的接続している。選択トランジスタＴ３のソースは、データ線Ｌｄに電気的接続し、選択トランジスタＴ３のドレインは、ノードＮ２を通じて駆動トランジスタＴ１のソースに電気的接続している。
【００９５】  選択トランジスタＴ３は、第２画素選択線Ｌｓ２ｔに設定されたレベルに基づいて、駆動トランジスタＴ１のソースとデータ線Ｌｄとを電気的接続させるか否かを選択する機能を有している。また、選択トランジスタＴ３は、駆動トランジスタＴ１、および、保持トランジスタＴ２と協働して、電源線Ｌａｔのレベルとデータ線Ｌｄのレベルとの差に応じた電圧を保持容量Ｃｓに保持させる機能を有している。
【００９６】  ［レベル設定］  次に、システムコントローラ１２のシーケンス機能によって設定される第１画素選択線Ｌｓ１ｔ、第２画素選択線Ｌｓ２ｔ、電源線Ｌａｔ、および、データ線Ｌｄの各々の電位であるレベルを１つの画素ＰＩＸを一例として説明する。
【００９７】  システムコントローラ１２は、階調駆動期間において、第１選択ドライバ１３、第２選択ドライバ１４、電源ドライバ１５、および、データドライバ１６を駆動して、これらに、書込動作、および、発光動作を順に実行させる。
【００９８】  システムコントローラ１２は、ブロック駆動期間において、第１ブロック選択回路２１、第２ブロック選択回路２２、データブロック設定回路２３、および、電源ブロック選択回路２４を駆動して、これらに黒リセット動作、および、検出動作を順に実行させる。
【００９９】  なお、ブロック駆動期間は、ＥＬ装置の製造工程において、ＥＬ素子ＯＥＬが形成される前の薄膜トランジスタアレイ装置の検査工程に設定されてもよいし、ＥＬ素子ＯＥＬが形成された後の薄膜トランジスタアレイ装置の検査工程に設定されてもよい。本実施形態では、これらの機会の中で、ＥＬ素子ＯＥＬが形成される前の薄膜トランジスタアレイ装置の検査工程にブロック駆動期間が設定される一例を示す。また、ブロック駆動期間における検査内容の一例として、駆動トランジスタＴ１、および、保持トランジスタＴ２のオフ特性検査を示す。
【０１００】  図２が示すように、書込動作において、第１選択ドライバ１３は、まず、第１画素選択線Ｌｓ１ｔに第１選択レベルＨ１を設定して、保持トランジスタＴ２をオン状態へ遷移させる。第２選択ドライバ１４は、第２画素選択線Ｌｓ２ｔに第２選択レベルＨ２を設定して、選択トランジスタＴ３をオン状態へ遷移させる。電源ドライバ１５は、電源線Ｌａｔを書込レベルＶｃｃｗに設定する。そして、データドライバ１６は、データ線Ｌｄに階調レベルＶｄａｔａを設定する。これによって、駆動トランジスタＴ１のゲート‐ソース間電圧Ｖｇｓとして、書込レベルＶｃｃｗと階調レベルＶｄａｔａとの差に応じた電圧が、保持容量Ｃｓに書き込まれる。
【０１０１】  システムコントローラ１２は、第１選択ドライバ１３、第２選択ドライバ１４、電源ドライバ１５、および、データドライバ１６を駆動して、こうした保持容量Ｃｓへの書込動作を、１行目からｎ行目まで、１行ごとの画素ＰＩＸに行番号順に繰り返させる。
【０１０２】  発光動作において、第１選択ドライバ１３は、第１画素選択線Ｌｓ１ｔに第１非選択レベルＬ１を設定して、保持トランジスタＴ２をオフ状態へ遷移させる。第２選択ドライバ１４は、第２画素選択線Ｌｓ２ｔに第２非選択レベルＬ２を設定して、選択トランジスタＴ３をオフ状態へ遷移させる。電源ドライバ１５は、電源線Ｌａｔを発光レベルＶｃｓｓに設定する。こうしたレベルの変更によって、駆動トランジスタＴ１は、保持容量Ｃｓに書き込まれている電圧に応じた駆動電流Ｉｄを、発光レベルＶｃｓｓと基準レベルＶＥＥとの差に基づいてＥＬ素子ＯＥＬに流し、ＥＬ素子ＯＥＬを発光させる。そして、第１選択ドライバ１３、第２選択ドライバ１４、電源ドライバ１５、および、データドライバ１６は、こうしたＥＬ素子ＯＥＬの発光動作を、１行目からｎ行目まで、書込動作の終了した行から順に、選択行ごとのｍ列の画素ＰＩＸに実行させる。
【０１０３】  ブロック駆動期間において、第１選択ドライバ１３、第２選択ドライバ１４、および、データドライバ１６は、ＥＬパネル１１に接続されず、ｎ行の第１接続端子ＰＬｓ１、ｎ行の第２接続端子ＰＬｓ２、および、ｍ列のデータ線端子ＰＬｄは、それぞれ浮遊端に設定される。
【０１０４】  図３が示すように、黒リセット動作において、第１ブロック選択回路２１は、第１画素選択線Ｌｓ１ｔに第１選択レベルＨ１を設定して、保持トランジスタＴ２をオン状態へ遷移させる。第２ブロック選択回路２２は、第２画素選択線Ｌｓ２ｔに第２選択レベルＨ２を設定して、選択トランジスタＴ３をオン状態へ遷移させる。電源ドライバ１５は、電源線Ｌａｔを書込レベルＶｃｃｗに設定する。データブロック設定回路２３は、黒表示に相当する階調レベルＶｄａｔＢをデータ線Ｌｄに設定する。
【０１０５】  この際に、保持トランジスタＴ２と選択トランジスタＴ３とがオン状態である一方で、黒表示に相当する階調レベルＶｄａｔＢが、書込レベルＶｃｃｗと同じレベルである。そのため、駆動トランジスタＴ１がダイオード接続された状態である一方で、電源線Ｌａｔとデータ線Ｌｄとの間には駆動電流Ｉｄが流れない。結果として、保持トランジスタＴ２と選択トランジスタＴ３とは、階調レベルＶｄａｔＢと書込レベルＶｃｃｗとの差に相当するローレベルＬの電圧を保持容量Ｃｓに書き込む。
【０１０６】  検出動作において、第１ブロック選択回路２１は、第１画素選択線Ｌｓ１ｔに第１非選択レベルＬ１を設定して、保持トランジスタＴ２をオフ状態へ遷移させる。第２ブロック選択回路２２は、第２画素選択線Ｌｓ２ｔに第２選択レベルＨ２を設定し続けて、選択トランジスタＴ３をオン状態に維持させる。電源ドライバ１５は、電源線Ｌａｔをハイレベルである発光レベルＶｃｓｓに設定する。そして、システムコントローラ１２は、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に流れる電流を電流測定部２３ａにおいて検出電流Ｉとして計測する。
【０１０７】  図４から図６は、黒リセット動作と検出動作とにおける検出電流Ｉの推移を示すタイミングチャートであって、駆動トランジスタＴ１のオフ特性、および、保持トランジスタのオフ特性が図番ごとに相互に異なる例を示す。図４は、駆動トランジスタＴ１、および、保持トランジスタＴ２が正常なオフ特性を有するときの検出電流Ｉの推移を示すタイミングチャートである。図５は、保持トランジスタＴ２にオフ電流が流れるときの検出電流Ｉの推移を示すタイミングチャートである。図６は、駆動トランジスタＴ１にオフ電流が流れるときの検出電流Ｉの推移を示すタイミングチャートである。
【０１０８】  図４が示すように、黒リセット動作が実行される黒リセット期間Ｔｂｒｓｅｔでは、第１選択レベルＨ１、および、第２選択レベルＨ２の設定によって、保持トランジスタＴ２と選択トランジスタＴ３とがオン状態へ遷移し、保持トランジスタＴ２のオン状態への遷移に伴い、駆動トランジスタＴ１がオン状態へ遷移する。また、書込レベルＶｃｃｗ、および、黒表示に相当する階調レベルＶｄａｔＢの設定によって、階調レベルＶｄａｔＢと書込レベルＶｃｃｗとの差に相当するローレベルＬの電圧が保持容量Ｃｓに書き込まれる。
【０１０９】  検出動作が実行される検出期間Ｔｉｎｓでは、第１選択レベルＨ１、および、第２選択レベルＨ２の設定によって、保持トランジスタＴ２がオフ状態へ遷移する一方で（実線ＮＭＴ２）、選択トランジスタＴ３はオン状態を維持する。この際に、黒リセット動作によって書き込まれた保持容量Ｃｓの電圧がローレベルＬであることから、保持トランジスタＴ２のオフ状態への遷移に伴い、駆動トランジスタＴ１もオフ状態へ遷移する（実線ＮＭＴ１）。そして、発光レベルＶｃｓｓ、および、黒表示に相当する階調レベルＶｄａｔＢの設定によって、オフ状態の駆動トランジスタＴ１と、オン状態の選択トランジスタＴ３とから構成される直列回路に、発光レベルＶｃｓｓと、黒表示に相当する階調レベルＶｄａｔＢとの差に相当する順方向のバイアスが印加される。
【０１１０】  ここで、駆動トランジスタＴ１のオフ特性と保持トランジスタＴ２のオフ特性とが正常である場合には、保持容量Ｃｓに書き込まれている電圧はローレベルＬを維持し、かつ、電流測定部２３ａの検出する検出電流Iはほぼ０を示す。
【０１１１】  これに対して、図５が示すように、保持トランジスタＴ２に無視できないオフ電流が流れるとき、例えば、保持トランジスタＴ２のゲート膜に欠陥が多く含まれるとき、検出期間Ｔｉｎｓにおいて発光レベルＶｃｓｓが設定されると、保持トランジスタＴ２は、実線が示すように、オン状態と同じく導通状態を維持し続ける。そして、保持トランジスタＴ２にオフ電流が流れることに従って、黒表示に相当する階調レベルＶｄａｔＢと発光レベルＶｃｓｓとの差に相当するハイレベルＨの電圧が、保持容量Ｃｓに書き込まれる。この際に、保持容量Ｃｓに書き込まれる電圧が、駆動トランジスタＴ１の閾値電圧を越えることによって、駆動トランジスタＴ１は、オフ状態から、飽和領域で駆動するオン状態へ遷移する。結果として、保持トランジスタＴ２に無視できないオフ電流が流れるとき、発光レベルＶｃｓｓの設定以降において、保持トランジスタＴ２のオフ電流ＤＴが検出電流Ｉとして徐々に立ち上がる。
【０１１２】  また、図６が示すように、駆動トランジスタＴ１に無視できないオフ電流が流れるとき、例えば、駆動トランジスタＴ１のソース‐ドレイン間が短絡しているとき、検出期間Ｔｉｎｓにおいて発光レベルＶｃｓｓが設定されると、駆動トランジスタＴ１は、実線が示すように、オン状態と同じく導通状態を維持し続ける。結果として、駆動トランジスタＴ１に無視できないオフ電流が流れるとき、発光レベルＶｃｓｓの設定以降において、駆動トランジスタＴ１のオフ電流ＤＴが検出電流Ｉとして直ぐに立ち上がる。
【０１１３】  ここで、システムコントローラ１２は、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に流れる電流を検出電流Ｉとして測定し、その検出電流Ｉの測定結果と、データブロック設定線Ｌｋｄの列番号とを相互に対応付けて記憶する。この際に、相互に異なるｒ本のデータ線Ｌｄが１本のデータブロック設定線Ｌｋｄに並列接続するため、１本のデータブロック設定線Ｌｋｄを流れる検出電流Ｉは、ｒ列の画素ＰＩＸの各々に流れる検出電流Ｉの総和を示す。
【０１１４】  それゆえに、データブロック設定線Ｌｋｄに流れる検出電流Ｉの測定結果と、データブロック設定線Ｌｋｄの列番号とが相互に対応付けられる構成であれば、１つの列ブロックと１つの行ブロックとの交差する部位に含まれる全ての画素ＰＩＸに対し、駆動トランジスタＴ１のオフ特性が正常であるか否かを同時に確認することが可能である。また、保持トランジスタＴ２のオフ特性が正常であるか否かも同様に、１つの列ブロックと１つの行ブロックとの交差する部位に含まれる全ての画素ＰＩＸに対して同時に確認することが可能である。
【０１１５】  ［ブロック回路の詳細構成］  第１ブロック選択回路２１、第２ブロック選択回路２２、データブロック設定回路２３、および、電源ブロック選択回路２４の詳細な構成の一例について図７から図９を参照して説明する。なお、図７は、第１ブロック選択線Ｌｋｓ１、および、第２ブロック選択線Ｌｋｓ２と、ブロックゲート線Ｌｓｗとの接続の関係を説明する便宜上、第１ブロック選択回路２１と第２ブロック選択回路２２とに対して、共通する１本のブロックゲート線Ｌｓｗを示している。また、図７は、第１ブロック選択線Ｌｋｓ１と第１画素選択線Ｌｓ１ｔとの接続の関係、および、第２ブロック選択線Ｌｋｓ２と第２画素選択線Ｌｓ２ｔとの接続の関係を説明する便宜上、（）内に行番号を付して示す。図８においても同様に、データブロック設定線Ｌｋｄとデータ線Ｌｄとの接続の関係を説明する便宜上、（）内に列番号を付し、図９においても同様に、電源ブロック選択線Ｌａと電源線Ｌａｔとの接続の関係を説明する便宜上、（）内に行番号を付して示す。
【０１１６】  [第１，第２ブロック選択回路]  図７が示すように、第１ブロック選択回路２１は、第１切替回路の一例であるｎ行の第１切替トランジスタＴｓ１を備えている。ｎ行の第１切替トランジスタＴｓ１の各々は、画素ＰＩＸの備えるトランジスタと同じく、ｎチャンネル型トランジスタである。
【０１１７】  ｎ行の第１切替トランジスタＴｓ１の各々のゲートは、１本のブロックゲート線Ｌｓｗに並列接続している。ｎ行の第１切替トランジスタＴｓ１の各々のドレインにおいて、行番号が連続するｓ行の第１切替トランジスタＴｓ１の各々のドレインは、共通する１本の第１ブロック選択線Ｌｋｓ１に並列接続している。ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の各々では、１本の第１ブロック選択線Ｌｋｓ１に並列接続するｓ行の第１切替トランジスタＴｓ１の行番号が、相互に異なる第１ブロック選択線Ｌｋｓ１間において重複しないように、ｓ行の第１切替トランジスタＴｓ１がまとめて１つの第１ブロック選択線Ｌｋｓ１に対応付けられている。ｎ行の第１切替トランジスタＴｓ１の各々のソースは、相互に異なる１本の第１画素選択線Ｌｓ１ｔに電気的接続している。
【０１１８】  第２ブロック選択回路２２は、第２切替回路の一例であるｎ行の第２切替トランジスタＴｓ２を備えている。ｎ行の第２切替トランジスタＴｓ２の各々は、画素ＰＩＸの備えるトランジスタと同じく、ｎチャンネル型トランジスタである。
【０１１９】  ｎ行の第２切替トランジスタＴｓ２の各々のゲートは、第１切替トランジスタＴｓ１と同じく、１本のブロックゲート線Ｌｓｗに並列接続している。ｎ行の第２切替トランジスタＴｓ２の各々のドレインにおいて、行番号が連続するｓ行の第２切替トランジスタＴｓ２の各々のドレインは、共通する１本の第２ブロック選択線Ｌｋｓ２に並列接続している。ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の各々では、１本の第２ブロック選択線Ｌｋｓ２に並列接続するｓ行の第２切替トランジスタＴｓ２の行番号が、相互に異なる第２ブロック選択線Ｌｋｓ２間において重複しないように、ｓ行の第２切替トランジスタＴｓ２がまとめて１つの第２ブロック選択線Ｌｋｓ２に対応付けられている。ｎ行の第２切替トランジスタＴｓ２の各々のソースは、相互に異なる１本の第２画素選択線Ｌｓ２ｔに電気的接続している。
【０１２０】  例えば、１行目からｎ行目までの第１切替トランジスタＴｓ１のゲートは、共通する１本のブロックゲート線Ｌｓｗに電気的接続し、１行目からｎ行目までの第２切替トランジスタＴｓ２のゲートもまた、同じブロックゲート線Ｌｓｗに電気的接続している。
【０１２１】  １行目からｓ行目までの第１切替トランジスタＴｓ１の各々のドレインは、１行目の第１ブロックに対応付られた１本の第１ブロック選択線Ｌｋｓ１（１）に並列接続している。１行目の第１切替トランジスタＴｓ１のソースは、１行目の第１画素選択線Ｌｓ１ｔ（１）に電気的接続し、ｓ行目の第１切替トランジスタＴｓ１のソースは、ｓ行目の第１画素選択線Ｌｓ１ｔ（ｓ）に電気的接続している。
【０１２２】  １行目からｓ行目までの第２切替トランジスタＴｓ２の各々のドレインは、１行目の第１ブロックに対応付られた１本の第２ブロック選択線Ｌｋｓ２（１）に並列接続している。１行目の第２切替トランジスタＴｓ２の各々のソースは、１行目の第２画素選択線Ｌｓ２ｔ（１）に電気的接続し、ｓ行目の第２切替トランジスタＴｓ２のソースは、ｓ行目の第２画素選択線Ｌｓ２ｔ（ｓ）に電気的接続している。
【０１２３】  ｓ＋１行目から２ｓ行目までの第１切替トランジスタＴｓ１の各々のドレインは、２行目の第１ブロックに対応付られた１本の第１ブロック選択線Ｌｋｓ１（２）に並列接続している。ｓ＋１行目の第１切替トランジスタＴｓ１のソースは、ｓ＋１行目の第１画素選択線Ｌｓ１ｔ（ｓ＋１）に電気的接続し、２ｓ行目の第１切替トランジスタＴｓ１のソースは、２ｓ行目の第１画素選択線Ｌｓ１ｔ（２ｓ）に電気的接続している。
【０１２４】  ｓ＋１行目から２ｓ行目までの第２切替トランジスタＴｓ２の各々のドレインは、２行目の第２ブロックに対応付られた１本の第２ブロック選択線Ｌｋｓ２（２）に並列接続している。ｓ＋１行目の第２切替トランジスタＴｓ２のソースは、ｓ＋１行目の第２画素選択線Ｌｓ２ｔ（ｓ＋１）に電気的接続し、２ｓ行目の第２切替トランジスタＴｓ２のソースは、２ｓ行目の第２画素選択線Ｌｓ２ｔ（２ｓ）に電気的接続している。
【０１２５】  そして、ｎ−ｓ＋１行目からｎ行目までの第１切替トランジスタＴｓ１の各々のドレインは、ｎ／ｓ行目の第１ブロックに対応付られた１本の第１ブロック選択線Ｌｋｓ１（ｎ／ｓ）に並列接続している。ｎ−ｓ＋１行目の第１切替トランジスタＴｓ１のソースは、ｎ−ｓ＋１行目の第１画素選択線Ｌｓ１ｔ（ｎ−ｓ＋１）に電気的接続し、ｎ行目の第１切替トランジスタＴｓ１のソースは、ｎ行目の第１画素選択線Ｌｓ１ｔ（ｎ）に電気的接続している。
【０１２６】  ｎ−ｓ＋１行目からｎ行目までの第２切替トランジスタＴｓ２の各々のドレインは、ｎ／ｓ行目の第２ブロックに対応付られた１本の第２ブロック選択線Ｌｋｓ２（ｎ／ｓ）に並列接続している。ｎ−ｓ＋１行目の第２切替トランジスタＴｓ２のソースは、ｎ−ｓ＋１行目の第２画素選択線Ｌｓ２ｔ（ｎ−ｓ＋１）に電気的接続し、ｎ行目の第２切替トランジスタＴｓ２のソースは、ｎ行目の第２画素選択線Ｌｓ２ｔ（ｎ）に電気的接続している。
【０１２７】  そして、システムコントローラ１２が、ブロックゲート線Ｌｓｗに許可レベルを設定するとき、全ての第１切替トランジスタＴｓ１は、第１ブロック選択線Ｌｋｓ１と第１画素選択線Ｌｓ１ｔとを導通させるオン状態に一斉へ遷移する。全ての第２切替トランジスタＴｓ２もまた、第２ブロック選択線Ｌｋｓ２と第２画素選択線Ｌｓ２ｔとを導通させるオン状態に一斉へ遷移する。
【０１２８】  この状態から、例えば、１行目の第１ブロックに対応する第１ブロック選択線Ｌｋｓ１に検査対象レベルが設定されるとき、オン状態の第１切替トランジスタＴｓ１を通じて、検査対象レベルに応じたレベルが、１行目の第１画素選択線Ｌｓ１ｔ（１）からｓ行目の第１画素選択線Ｌｓ１ｔ（ｓ）までに一斉に設定される。これに対して、１行目の第１ブロックに対応する第１ブロック選択線Ｌｋｓ１に非検査対象レベルが設定されるとき、オン状態の第１切替トランジスタＴｓ１を通じて、１行目の第１画素選択線Ｌｓ１ｔ（１）からｓ行目の第１画素選択線Ｌｓ１ｔ（ｓ）までに第１非選択レベルＬ１が一斉に設定される。
【０１２９】  [データブロック回路]  図８が示すように、データブロック設定回路２３は、出力回路の一例であるｍ列の第３切替トランジスタＴｄを備えている。ｍ列の第３切替トランジスタＴｄの各々は、画素ＰＩＸの備えるトランジスタと同じく、ｎチャンネル型トランジスタである。
【０１３０】  ｍ列の第３切替トランジスタＴｄの各々のゲートは、第１切替トランジスタＴｓ１、および、第２切替トランジスタＴｓ２と同じく、ブロックゲート線Ｌｓｗに並列接続している。ｍ列の第３切替トランジスタＴｄの各々のドレインにおいて、列番号が連続するｒ列の第３切替トランジスタＴｄの各々のドレインは、共通する１本のデータブロック設定線Ｌｋｄに並列接続している。ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々では、１本のデータブロック設定線Ｌｋｄに並列接続するｒ列の第３切替トランジスタＴｄの列番号が、相互に異なるデータブロック設定線Ｌｋｄ間において重複しないように、ｒ列の第３切替トランジスタＴｄがまとめて１つのデータブロック設定線Ｌｋｄに対応付けられている。ｍ行の第３切替トランジスタＴｄの各々のソースは、相互に異なる１本のデータ線Ｌｄに電気的接続している。
【０１３１】  例えば、１列目からｒ列目までの第３切替トランジスタＴｄのゲートは、共通する１本のブロックゲート線Ｌｓｗに電気的接続している。１列目からｒ列目までの第３切替トランジスタＴｄの各々のドレインは、１列目のデータブロックに対応付られた１本のデータブロック設定線Ｌｋｄ（１）に並列接続している。１列目の第３切替トランジスタＴｄのソースは、１列目のデータ線Ｌｄ（１）に電気的接続し、ｒ列目の第３切替トランジスタＴｄのソースは、ｒ行目のデータ線Ｌｄ（ｒ）に電気的接続している。
【０１３２】  ｒ＋１列目から２ｒ列目までの第３切替トランジスタＴｄの各々のドレインは、２列目のデータブロックに対応付られた１本のデータブロック設定線Ｌｋｄ（２）に並列接続している。ｒ＋１列目の第３切替トランジスタＴｄのソースは、ｒ＋１列目のデータ線Ｌｄ（ｒ＋１）に電気的接続し、２ｒ列目の第３切替トランジスタＴｄのソースは、２ｒ列目のデータ線Ｌｄ（２ｒ）に電気的接続している。
【０１３３】  そして、ｍ−ｒ＋１列目からｍ列目までの第３切替トランジスタＴｄの各々のドレインは、ｍ／ｒ列目のデータブロックに対応付られた１本のデータブロック設定線Ｌｋｄ（ｍ／ｒ）に並列接続している。ｍ−ｒ＋１列目の第１切替トランジスタＴｓ１のソースは、ｍ−ｒ＋１列目のデータ線Ｌｄ（ｍ−ｒ＋１）に電気的接続し、ｍ列目の第３切替トランジスタＴｄのソースは、ｍ列目のデータ線Ｌｄ（ｍ）に電気的接続している。
【０１３４】  そして、システムコントローラ１２が、ブロックゲート線Ｌｓｗに許可レベルを設定するとき、全ての第３切替トランジスタＴｄは、データブロック設定線Ｌｋｄとデータ線Ｌｄとを導通させるオン状態に一斉へ遷移する。この状態から、全てのデータブロック設定線Ｌｋｄの各々に、黒表示に相当する階調レベルＶｄａｔＢが設定されるとき、オン状態の第３切替トランジスタＴｄを通じて、全てのデータ線Ｌｄの各々に、一斉に、黒表示に相当する階調レベルＶｄａｔＢが設定される。
【０１３５】  この際に、１列目のデータブロックに対応するデータブロック設定線Ｌｋｄ（１）には、１列目のデータ線Ｌｄ（１）からｒ列目のデータ線Ｌｄ（ｒ）までの各々のデータ線Ｌｄに流れる電流の合計が流れる。２列目のデータブロックに対応するデータブロック設定線Ｌｋｄ（２）には、ｒ＋１列目のデータ線Ｌｄ（ｒ＋１）から２ｒ列目のデータ線Ｌｄ（２ｒ）までの各々のデータ線Ｌｄに流れる電流の合計が流れる。ｍ／ｒ列目のデータブロックに対応するデータブロック設定線Ｌｋｄ（ｍ／ｒ）には、ｍ−ｒ＋１列名のデータ線Ｌｄ（ｍ−ｒ＋１）からｍ列目のデータ線Ｌｄ（ｍ）までの各々のデータ線Ｌｄに流れる電流の合計が流れる。そして、システムコントローラ１２の電流測定部２３ａは、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に流れる電流を測定し、データブロックごとの検出電流Ｉとして測定結果を記憶する。
【０１３６】  [電源ブロック回路]  図９が示すように、電源ブロック選択回路２４において、ｎ／ｓ本の電源ブロック選択線Ｌａの各々には、ｓ本の電源線Ｌａｔが並列接続している。例えば、１行目の電源ブロックに対応する電源ブロック選択線Ｌａには、１行目の電源線Ｌａｔ（１）からｓ行目の電源線Ｌａｔ（２）までが並列接続している。２行目の電源ブロックに対応する電源ブロック選択線Ｌａには、ｓ＋１行目の電源線Ｌａｔ（ｓ＋１）から２ｓ行目の電源線Ｌａｔ（２ｓ）までが並列接続している。そして、ｎ／ｓ行目の電源ブロックに対応する電源ブロック選択線Ｌａには、ｎ−ｓ＋１行目の電源線Ｌａｔ（ｎ−ｓ＋１）からｎ行目の電源線Ｌａｔ（ｎ）までが並列接続している。
【０１３７】  そして、システムコントローラ１２が、電源ドライバ１５を通じて、例えば、１行目の電源ブロックに対応する電源ブロック選択線Ｌａに、発光レベルＶｃｓｓを設定するとき、１行目の電源線Ｌａｔ（１）からｓ行目の電源線Ｌａｔ（ｓ）までに一斉に発光レベルＶｃｓｓが設定される。これと同時に、システムコントローラ１２が、電源ドライバ１５を通じて、２行目以降の電源ブロックに対応する電源ブロック選択線Ｌａに、書込レベルＶｃｃｗを設定するとき、ｓ＋１行目の電源線Ｌａｔ（ｓ＋１）からｎ行目の電源線Ｌａｔ（ｎ）までに一斉に書込レベルＶｃｃｗが設定される。
【０１３８】  [ＥＬ装置の作用]  薄膜トランジスタアレイ装置の駆動方法、および、ＥＬ装置の駆動方法の一例を、ブロック駆動期間に行われるブロック検査工程でのＥＬ装置の動作、および、階調駆動期間に行われるＥＬ装置の動作に基づいて説明する。
【０１３９】  [ブロック駆動期間]  まず、ブロック検査工程において、システムコントローラ１２が、ブロックゲート線Ｌｓｗに許可レベルを設定し、第１切替トランジスタＴｓ１、第２切替トランジスタＴｓ２、および、第３切替トランジスタＴｄの全てがオン状態へ遷移する。
【０１４０】  次いで、システムコントローラ１２が、１行目の行ブロックに対応する第１ブロック選択線Ｌｋｓ１、第２ブロック選択線Ｌｋｓ２、および、電源ブロック選択線Ｌａの各々に、検査対象レベルを設定する。また、システムコントローラ１２が、全てのデータブロック設定線Ｌｋｄの各々に検査対象レベルを設定する。これによって、システムコントローラ１２は、１行目の行ブロックに含まれる全ての画素回路ＤＣの各々に対して、上述の設定動作と検出動作とを実行し、１行目の行ブロックに含まれるｍ／ｒ個の画素ブロックの各々の検査結果を取得する。
【０１４１】  そして、システムコントローラ１２は、ｎ／ｓ行の行ブロックの中から１行の行ブロックを選択する行ブロックの選択を、２行目の行ブロックからｎ／ｓ行目の行ブロックまで、行番号順に繰り返し、全ての画素ブロックの各々の検査結果を取得する。これによって、画素ＰＩＸの集合である画素ブロックごとの画素ＰＩＸの検査であるブロック検査工程が終了する。
【０１４２】  なお、ブロック検査工程では、全ての画素ブロックの各々が、正常な画素ブロックであるか否かが確認され、正常な検査結果を有しない画素ブロックが認められたとき、その画素ブロックは、再検査ブロックとして取り扱われる。そして、再検査ブロックに対して、画素ブロックよりも細かい１つの画素ＰＩＸごとに検査、すなわち、個別検査工程が実施される。
【０１４３】  個別検査工程では、まず、システムコントローラ１２が、ブロックゲート線Ｌｓｗに禁止レベルを設定し、第１切替トランジスタＴｓ１、第２切替トランジスタＴｓ２、および、第３切替トランジスタＴｄの全てがオフ状態へ遷移する。
【０１４４】  次いで、システムコントローラ１２が、再検査ブロックに含まれる第１画素選択線Ｌｓ１ｔ、第２画素選択線Ｌｓ２ｔ、および、電源線Ｌａｔの各々に、検査対象レベルを設定し、かつ、全てのデータ線Ｌｄの各々に検査対象レベルを設定する。この際に、外部の測定機器の備える検査プローブが、全てのデータ線Ｌｄの各々に流れる電流を測定する。これによって、外部の測定機器は、再検査ブロックに含まれるｍ／ｒ個の画素ブロックの各々の検査結果を取得する。
【０１４５】  [階調駆動期間]  システムコントローラ１２がブロックゲート線Ｌｓｗに禁止レベルを設定するとき、第１切替トランジスタＴｓ１、第２切替トランジスタＴｓ２、および、第３切替トランジスタＴｄの全てがオフ状態へ遷移する。これによって、システムコントローラ１２は、画素ブロックごとの画素ＰＩＸの駆動を禁止して階調駆動期間を設定する。
【０１４６】  次いで、システムコントローラ１２は、１つの選択行に含まれる全ての画素ＰＩＸの各々に対する書込動作を、１行目の選択行からｎ行目の選択行まで、行番号順に実行し、書込動作の終了した選択行に対して発光動作を実行する。これによって、システムコントローラ１２は、ＥＬパネル１１に含まれる全ての画素ＰＩＸの各々に対して、書込動作と発光動作とを実行する。
【０１４７】  上記実施形態によれば、以下に列挙する効果が得られる。  （１）１つの画素ブロックに含まれる全ての画素回路ＤＣが正常に動作することが一度に確認できる。それゆえに、ｓ行×ｒ列の画素回路ＤＣの各々を１つずつ駆動させる場合と比べて、正常である画素回路ＤＣの特定に要する時間が短い時間で済む。
【０１４８】  （２）１つの行ブロックに含まれるｓ行×ｍ列の画素回路ＤＣの各々の出力が、列ブロックごとにまとめられる。そのため、ｓ行×ｍ列の画素回路ＤＣの各々の出力が、１つの出力列ずつである場合と比べて、正常に駆動する画素回路ＤＣの位置する範囲の特定に要する時間がさらに短い時間で済む。
【０１４９】  （３）ブロックゲート線Ｌｓｗに対する許可レベルの設定によって、行ブロックごとの駆動と、列ブロックごとの出力とが同じタイミングで許可される。また、ブロックゲート線Ｌｓｗに対する禁止レベルの設定によって、行ブロックごとの駆動と、列ブロックごとの出力とが、これもまた同じタイミングで禁止される。結果として、行ブロックごとの駆動と列ブロックごとの出力とを許可することが容易であって、かつ、行ブロックごとの駆動と列ブロックごとの出力とを禁止することが容易でもある。
【０１５０】  （４）１つの画素ブロックが含むｓ行×ｒ列の画素回路ＤＣの一部が正常に動作しない場合に、その画素ブロックは再検査ブロックとして取り扱われる。そして、ブロックゲート線Ｌｓｗに禁止レベルが設定されることによって、再検査ブロックにおける選択行ごとの駆動が可能になる。結果として、画素回路ＤＣが正常に動作するか否かが、画素ブロックよりも細かい範囲において確認できる。
【０１５１】  （５）システムコントローラ１２が、行ブロックごとの駆動と、列ブロックごとの出力の測定とを実行するため、これらを外部の測定機器が実行する構成と比べて、検査対象レベルの設定やその設定の同期など、画素回路ＤＣの検査において外部に求められる負荷が軽減される。
【０１５２】  なお、上記実施形態は、以下のように変更して実施することも可能である。  [検査態様]  ・画素回路ＤＣに対する検査は、駆動トランジスタＴ１のオフ特性の検査、および、保持トランジスタのオフ特性の検査に限らず、例えば、選択トランジスタＴ３のオフ特性の検査であってもよいし、駆動トランジスタＴ１のオン特性の検査であってもよい。こうした検査態様であっても、上記（１）から（５）に準じた効果は得られる。
【０１５３】  [選択トランジスタのオフ特性検査]  図１０、および、図１１は、選択トランジスタＴ３のオフ特性検査における検出電流Ｉの推移を示すタイミングチャートである。図１０は、選択トランジスタＴ３が正常なオフ特性を有するときの検出電流Ｉの推移を示すタイミングチャートである。図１１は、選択トランジスタＴ３にオフ電流が流れるときの検出電流Ｉの推移を示すタイミングチャートである。
【０１５４】  図１０が示すように、選択トランジスタＴ３のオフ特性の検査工程では、白リセット動作が実行される白リセット期間Ｔｗｒｓｅｔと、検査動作が実行される検出期間Ｔｉｎｓとが、この順に設定される。
【０１５５】  まず、白リセット期間Ｔｗｒｓｅｔにおいて、第１画素選択線Ｌｓ１ｔに第１選択レベルＨ１が設定され、かつ、第２画素選択線Ｌｓ２ｔに第２選択レベルＨ２が設定される。これによって、保持トランジスタＴ２、および、選択トランジスタＴ３は、オン状態へ遷移し、保持トランジスタＴ２のオン状態への遷移に伴い、駆動トランジスタＴ１もオン状態へ遷移する。また、電源線Ｌａｔに書込レベルＶｃｃｗが設定され、かつ、白表示に相当する階調レベルＶｄａｔＷがデータ線Ｌｄに設定される。この際に、白表示に相当する階調レベルＶｄａｔＷは、書込レベルＶｃｃｗよりも十分に低いローレベルであるから、階調レベルＶｄａｔＷと書込レベルＶｃｃｗとの差に基づく電流ＤＷが、検出電流Ｉとしてデータ線Ｌｄに流れる。そして、階調レベルＶｄａｔＷと書込レベルＶｃｃｗとの差に相当するハイレベルＨの電圧が保持容量Ｃｓに書き込まれる。
【０１５６】  次いで、検出期間Ｔｉｎｓにおいて、第２画素選択線Ｌｓ２ｔのレベルが、第２選択レベルＨ２から第２非選択レベルＬ２に変更されて、選択トランジスタＴ３がオフ状態へ遷移する。
【０１５７】  この際に、選択トランジスタＴ３のオフ特性が正常である場合には、駆動トランジスタＴ１のソースのレベルが、駆動トランジスタＴ１のドレインのレベルに近づくように、駆動トランジスタＴ１のソース‐ドレイン間に電流が流れ、また、保持容量Ｃｓに蓄積された電荷が放電される。一方で、選択トランジスタＴ３がオフ状態であるから、データ線Ｌｄに検出電流Ｉは流れない。そして、駆動トランジスタＴ１のソース‐ドレイン間の電圧が、駆動トランジスタＴ１の閾値以下になるとき、駆動トランジスタＴ１はオフ状態へ遷移し、保持容量Ｃｓに書き込まれた電圧はローレベルへ遷移する。
【０１５８】  結果として、選択トランジスタＴ３のオフ特性が正常である場合には、第２非選択レベルＬ２の設定以降において、電流測定部２３ａの検出する検出電流Iは、実線ＮＭＴ３が示すように、電流ＤＷからほぼ０へ直ぐに下がる。
【０１５９】  これに対して、図１１が示すように、選択トランジスタＴ３に無視できないオフ電流が流れるとき、検出期間Ｔｉｎｓにおいて第２非選択レベルＬ２が設定されると、まず、駆動トランジスタＴ１のソース‐ドレイン間に電流が流れ、保持容量Ｃｓに蓄積された電荷が放電される。ただし、階調レベルＶｄａｔＷに設定されるデータ線Ｌｄと、駆動トランジスタＴ１のソースとの間を、選択トランジスタＴ３が導通させるため、データ線Ｌｄには、駆動トランジスタＴ１のドレイン電流に相当する電流が流れる。そして、選択トランジスタＴ３のオン電流と、選択トランジスタＴ３のオフ電流との差分だけ、データ線Ｌｄに流れる電流が下がる。また、選択トランジスタＴ３のソース‐ドレイン間の電圧だけ、保持容量Ｃｓに書き込まれる電圧も下がる。
【０１６０】  結果として、選択トランジスタＴ３のオフ特性が正常でない場合には、第２非選択レベルＬ２の設定以降において、電流測定部２３ａの検出する検出電流Iは、選択トランジスタＴ３のオフ特性が正常である場合よりも大きく、かつ、電流ＤＷよりも小さい。
【０１６１】  [駆動トランジスタのオン特性検査]  図１２、および、図１３は、駆動トランジスタＴ１のオン特性の検査工程における検出電流Ｉの推移を示すタイミングチャートである。図１０は、選択トランジスタＴ３が正常なオフ特性を有するときの検出電流Ｉの推移を示すタイミングチャートである。図１１は、選択トランジスタＴ３にオフ電流が流れるときの検出電流Ｉの推移を示すタイミングチャートである。
【０１６２】  図１２が示すように、駆動トランジスタＴ１のオン特性の検査工程では、上述した白リセット期間Ｔｗｒｓｅｔ、オフ動作が実行されるオフ期間Ｔｏｆｆ、アノードレベルＶｅｌが設定される階調設定期間Ｔａｕｐ、および、検査動作が実行される検出期間Ｔｉｎｓが、この順に設定される。
【０１６３】  まず、オフ期間Ｔｏｆｆにおいて、第１画素選択線Ｌｓ１ｔに第１非選択レベルＬ１が設定され、かつ、第２画素選択線Ｌｓ２ｔに第２非選択レベルＬ２が設定される。これによって、保持トランジスタＴ２、および、選択トランジスタＴ３は、オフ状態へ遷移する。一方で、白リセット動作によって書き込まれたハイレベルＨの電圧を、保持容量Ｃｓが保持しているため、駆動トランジスタＴ１のみがオン状態を維持する。
【０１６４】  次いで、階調設定期間Ｔａｕｐにおいて、電源線Ｌａｔに発光レベルＶｃｓｓが設定される。また、白表示に相当する階調レベルＶｄａｔＷよりもハイレベルであって、ＥＬ素子ＯＥＬのアノードに設定されるアノードレベルＶｅｌが、データ線Ｌｄに設定される。なお、この間も、保持トランジスタＴ２、および、選択トランジスタＴ３は、オフ状態を維持し、駆動トランジスタＴ１のみがオン状態を維持する。
【０１６５】  そして、検出期間Ｔｉｎｓにおいて、第２画素選択線Ｌｓ２ｔのみが第２非選択レベルＬ２から第２選択レベルＨ２に変更され、これによって、選択トランジスタＴ３のみが、オフ状態からオン状態へ遷移する。また、保持トランジスタＴ２がオフ状態に保たれた状態で、選択トランジスタＴ３のみが、オフ状態からオン状態へ切り替えられて、電源線Ｌａｔとデータ線Ｌｄとが、駆動トランジスタＴ１、および、選択トランジスタＴ３を通じて電気的接続する。結果として、アノードレベルＶｅｌが設定されたＥＬ素子ＯＥＬに流れる電流が、検出電流Ｉとしてデータ線Ｌｄに流れる。
【０１６６】  これに対して、図１３が示すように、駆動トランジスタＴ１のオン電流が小さいとき、白リセット期間Ｔｗｒｓｅｔにおいてデータ線Ｌｄに流れる電流は、駆動トランジスタＴ１のオン特性が正常である場合よりも小さくなる。そして、白リセット動作によって保持容量Ｃｓに書き込まれる電圧も、駆動トランジスタＴ１のオン特性が正常である場合よりも低くなる。結果として、検出期間Ｔｉｎｓにおいてデータ線Ｌｄに流れる検出電流Ｉは、駆動トランジスタＴ１のオン特性が正常である場合よりも小さくなる。なお、こうした検出電流Ｉの低下は、保持容量Ｃｓにおけるリーク電流が高くなる場合においても同様に認められるため、保持容量Ｃｓの有する保持特性の検査としても利用することは可能である。
【０１６７】  [ブロック]  ・行ブロックは、第１ブロックに限らず、第２ブロックであってもよいし、電源ブロックであってもよい。例えば、行ブロックが、第２ブロックである構成であれば、１本の第２画素選択線Ｌｓ２ｔと、その第２画素選択線Ｌｓ２ｔに並列接続する複数の画素ＰＩＸとによって、１行の選択行が構成される。また、例えば、行ブロックが電源ブロックである構成であれば、１本の電源線Ｌａｔと、その電源線Ｌａｔに並列接続する複数の画素ＰＩＸとによって、１行の選択行が構成され、１本の電源ブロック選択線Ｌａとそれに並列接続する電源線Ｌａｔとの間に切替回路が設けられる。
【０１６８】  ・行ブロックを構成する選択列の数は、２以上であればよく、行ブロックごとに同じであってもよいし、行ブロックごとに相互に異なってもよいし、１つ以上の行ブロックの各々が他の複数の行ブロックと異なっていてもよい。
【０１６９】  ・列ブロックを構成する出力列の数は、２以上であればよく、列ブロックごとに同じであってもよいし、列ブロックごとに相互に異なってもよいし、１つ以上の列ブロックの各々が他の複数の列ブロックと異なっていてもよい。
【０１７０】  ・列ブロックを構成する複数の出力列の各々は、例えば、１本のデータ線と１つの画素ＰＩＸとによって構成されてもよく、また、複数の出力列の各々の備える画素ＰＩＸの個数は、出力列ごとに相互に異なってもよい。例えば、ＥＬ装置において画素ＰＩＸの並ぶ方向は、２次元方向に限らず、１次元方向であってもよく、ＥＬ装置は、複数の画素ＰＩＸが１次元方向に沿って並び、感光体ドラムに搭載された露光装置であってもよい。こうしたＥＬ装置に適用される薄膜トランジスタアレイ装置であれば、列ブロックを構成する複数の出力列の各々は、１本のデータ線と１つの画素ＰＩＸとによって構成される。
【０１７１】  [切替回路]  ・第１切替トランジスタＴｓ１のゲート、第２切替トランジスタＴｓ２のゲート、および、第３切替トランジスタの少なくとも１つは、ブロックゲート線Ｌｓｗとは異なる配線を通じてシステムコントローラ１２に接続してもよい。第１切替トランジスタＴｓ１のゲート、第２切替トランジスタＴｓ２のゲート、および、第３切替トランジスタは、相互に異なる配線を通じてシステムコントローラ１２に接続してもよい。こうした接続を有する構成であっても、第１切替トランジスタＴｓ１のゲート、第２切替トランジスタＴｓ２のゲート、および、第３切替トランジスタの各々に対し、許可レベルが同じタイミングで設定され、また、禁止レベルが同じタイミングで設定される構成であれば、上記（１）（２）に準じた効果を得ることは可能である。
【０１７２】  ・第１切替トランジスタＴｓ１、第２切替トランジスタＴｓ２、および、第３切替トランジスタの少なくとも１つは、ｐチャンネル型トランジスタであってもよい。なお、第１切替トランジスタＴｓ１、第２切替トランジスタＴｓ２、および、第３切替トランジスタのチャンネルは、画素ＰＩＸの備えるトランジスタのチャンネルと同じチャンネル型であることが好ましい。こうしたチャンネル型を備える切替トランジスタであれば、画素ＰＩＸの備えるトランジスタと、切替回路の備えるトランジスタとを同じ製造工程によって製造することが可能である。
【０１７３】  [画素回路]  ・画素回路ＤＣによって発光が制御されるＥＬ素子ＯＥＬは、例えば、有機ＥＬ素子であってもよいし、無機ＥＬ素子であってもよいし、発光ダイオードであってもよく、電流駆動素子であればよい。
【０１７４】  ・要素回路は、薄膜トランジスタとＥＬ素子ＯＥＬとを備える画素回路ＤＣに限らず、例えば、薄膜トランジスタとセンサ素子とを備えるセンサ回路であってもよく、薄膜トランジスタアレイ装置の適用される対象は、ＥＬ装置に限らず、複数のセンサ回路を備えるセンサ装置であってもよい。
【０１７５】  センサ装置は、例えば、バイオセンサ装置、温度センサ装置、照度センサ装置、および、濃度センサ装置のいずれか１つに具体化され得る。センサ素子は、センサ装置の測定する対象に合わせて、例えば、バイオセンサ素子、温度センサ素子、照度センサ素子、および、濃度センサ素子のいずれか１つに具体化され得る。
【０１７６】  すなわち、要素回路は、要素回路に接続された要素選択線が選択されることによって表示機能や測定機能を発現する構成を備えていればよい。要素回路が備えるセンサ素子は、要素回路が備える薄膜トランジスタが選択されることによって測定機能を発現する構成を備えていればよい。
【０１７７】  ・駆動トランジスタＴ１、保持トランジスタＴ２、および、選択トランジスタＴ３は、ｐチャンネル型の薄膜トランジスタであってもよい。この際に、駆動トランジスタＴ１のソースは、電源線Ｌａｔに電気的接続し、駆動トランジスタＴ１のドレインは、ＥＬ素子ＯＥＬに電気的接続する。保持トランジスタＴ２のソースは、駆動トランジスタＴ１のソースに電気的接続し、保持トランジスタＴ２のドレインは、駆動トランジスタＴ１のゲートに電気的接続する。そして、選択トランジスタＴ３のドレインは、データ線Ｌｄに電気的接続し、選択トランジスタＴ３のソースは、駆動トランジスタＴ１のドレインに電気的接続する。
【０１７８】  ・画素ＰＩＸの備える画素回路ＤＣは、上述した３Ｔｒ１Ｃ型に限らず、複数の薄膜トランジスタ間の接続の形態は、他の接続の形態であってもよい。例えば、１つの画素回路ＤＣが、２つの薄膜トランジスタである駆動トランジスタ、および、保持トランジスタと、１つの容量素子とから構成される２Ｔｒ１Ｃ型であってもよい。すなわち、画素回路において選択トランジスタＴ３が割愛される構成であってもよい。また、画素ＰＩＸの備える画素回路は、駆動トランジスタ、および、保持トランジスタを含み、かつ、４つ以上の薄膜トランジスタを有する構成であってもよい。
【０１７９】  要するに、１つの行ブロックを構成する複数の選択行の各々が、薄膜トランジスタを備える少なくとも１つの画素回路と、その薄膜トランジスタのゲートが接続する１つ画素選択線とから構成され、１つの行ブロックを構成する全ての画素選択線が１つの行ブロック選択線に並列接続する構成であればよい。
【０１８０】  [システムコントローラ]  ・システムコントローラ１２の備えるシーケンス機能は、ＥＬパネル１１のブロック駆動期間において、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に、相互に異なるタイミングで検査対象レベルを設定してもよい。例えば、システムコントローラ１２の備えるシーケンス機能は、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に、列番号順に検査対象レベルを設定して、データブロック設定線Ｌｋｄに流れる電流を、列番号順に電流測定部２３ａに測定させてもよい。この際に、システムコントローラ１２の備えるシーケンス機能は、全てのデータブロック設定線Ｌｋｄにおける検出電流Ｉの測定が終了するごとに、検査の対象となる行ブロックを切り替えて、ｍ／ｒ本のデータブロック設定線Ｌｋｄにおける検出電流Ｉの測定と、検査の対象となる行ブロックの設定とを同期させる。
【０１８１】  なお、検査の対象となる行ブロックの切り替え、および、検査の対象となる列ブロックの切り替えは、行番号順や列番号順に限らず、システムコントローラ１２や外部の測定機器において適宜変更されてもよい。
【０１８２】  ・ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の各々に、検出対象レベルと非検査対象レベルとを設定する機能は、システムコントローラ１２以外の外部の測定機器が有してもよい。なお、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の各々は、行ブロックの切り替えにかかわらず、ＥＬパネル１１のブロック駆動期間において、一定のレベルに維持されてもよい。例えば、駆動トランジスタＴ１のオフ特性の検査であれば、ｎ／ｓ本の第２ブロック選択線Ｌｋｓ２の全ては、行ブロックの切り替えにかかわらず、第２選択レベルＨ２に相当する検査対象レベルに設定され続けてもよい。
【０１８３】  ・ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の電源ブロック選択線Ｌａの各々に、書込レベルＶｃｃｗと発光レベルＶｃｓｓとを設定する機能は、これもまた、システムコントローラ１２や電源ドライバ１５以外の外部の測定機器が有してもよい。なお、ｎ／ｓ本の電源ブロック選択線Ｌａの各々は、行ブロックの切り替えにかかわらず、ＥＬパネル１１のブロック駆動期間において、一定のレベルに維持されてもよい。例えば、選択トランジスタＴ３のオフ特性の検査であれば、ｎ／ｓ本の電源ブロック選択線Ｌａの全ては、行ブロックの切り替えにかかわらず、書込レベルＶｃｃｗに相当する検査対象レベルに設定され続けてもよい。
【０１８４】  ・さらには、ＥＬパネル１１のブロック駆動期間において、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の各々に、検出対象レベルと非検査対象レベルとを設定する機能は、システムコントローラ１２以外の外部の測定機器が有してもよい。なお、第２ブロックが行ブロックの一例として設定される構成であれば、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の各々は、行ブロックの切り替えにかかわらず、ＥＬパネル１１のブロック駆動期間において、一定のレベルに維持されてもよい。例えば、選択トランジスタＴ３のオフ特性の検査であれば、ｎ／ｓ本の第１ブロック選択線Ｌｋｓ１の全ては、行ブロックの切り替えにかかわらず、第１選択レベルＨ１に相当する検査対象レベルに設定され続けてもよい。
【０１８５】  ・ＥＬパネル１１のブロック駆動期間において、ｍ／ｒ本のデータブロック設定線Ｌｋｄの各々に流れる電流を計測する機能は、システムコントローラ１２以外の外部の測定機器が有してもよい。
【０１８６】  要するに、行ブロックが、第１ブロックに設定される構成であれ、第２ブロックに設定される構成であれ、電源ブロックに設定される構成であれ、全ての行ブロックの中から選択された１行の行ブロックに含まれる全ての画素回路が、一斉に駆動の対象となる構成であればよい。なお、上記実施形態に記載のように、１本の電源ブロック選択線Ｌａに並列接続する電源線Ｌａｔの行番号が設定され、かつ、電源ブロック選択線Ｌａと電源線Ｌａｔとの間に切替回路が設けられない構成であれば、電源ブロックを構成する電源線Ｌａｔの行番号と、第１ブロックを構成する第１画素選択線Ｌｓ１ｔの行番号とを合わせることが好ましい。さらには、電源ブロックを構成する電源線Ｌａｔの行番号と、第２ブロックを構成する第２画素選択線Ｌｓ２ｔの行番号とを合わせることが好ましい。
【０１８７】  こうした行ブロックの設定であれば、電源線Ｌａｔに設定されるレベルを行ブロックごとに変更することが容易であって、選択された行ブロックの検査に際して、全ての電源線Ｌａｔに設定されるレベルを、選択される行ブロックに合わせる必要がない。また、第２画素選択線Ｌｓ２ｔに設定されるレベルを行ブロックごとに変更することが容易であって、選択された行ブロックの検査に際して、全ての第２画素選択線Ｌｓ２ｔに設定されるレベルを、選択される行ブロックに合わせる必要がない。
【０１８８】  この際に、検査対象レベルと非検査対象レベルとを設定する機能は、システムコントローラ１２以外の外部の測定機器であってもよい。そして、全ての行ブロックの中から１つの行ブロックを選択するための選択レベルを１本のブロック選択線ずつ外部から設定されるように構成され、行ブロックに含まれる全ての画素回路を一斉に駆動の対象とする行ブロックごとの駆動の許容を、切替回路が設定する構成であればよい。
【符号の説明】
【０１８９】  Ｉ…検出電流、Ｃｓ…保持容量、ＤＣ…画素回路、ＤＴ…オフ電流、Ｈ１…第１選択レベル、Ｈ２…第２選択レベル、Ｉｄ…駆動電流、Ｌ１…第１非選択レベル、Ｌ２…第２非選択レベル、Ｌａ…電源ブロック選択線、Ｌｄ…データ線、Ｔ１…駆動トランジスタ、Ｔ２…保持トランジスタ、Ｔ３…選択トランジスタ、Ｔｄ…第３切替トランジスタ、Ｌａｔ…電源線、Ｌｋｄ…データブロック設定線、Ｌｓ１…第１個別画素選択線、Ｌｓ２…第２個別画素選択線、Ｌｓｗ…ブロックゲート線、ＯＥＬ…ＥＬ素子、Ｔｏｆｆ…オフ期間、ＰＩＸ…画素、ＰＬｄ…データ線端子、Ｔｓ１…第１切替トランジスタ、Ｔｓ２…第２切替トランジスタ、ＶＡＮ…アノードレベル、ＶＥＥ…基準レベル、Ｖｅｌ…アノードレベル、Ｖｇｓ…ゲート‐ソース間電圧、Ｌｋｓ１…第１ブロック選択線、Ｌｋｓ２…第２ブロック選択線、Ｌｓ１ｔ…第１画素選択線、Ｌｓ２ｔ…第２画素選択線、ＰＬｓ１…第１接続端子、ＰＬｓ２…第２接続端子、Ｔｉｎｓ…検出期間、Ｖｃｃｗ…書込レベル、Ｖｃｓｓ…発光レベル、ＳＣＯＮ１…第１選択制御信号、ＳＣＯＮ２…第２選択制御信号、ＳＣＯＮ３…電源制御信号、ＳＣＯＮ４…データ制御信号、Ｔｂｒｓｅｔ…黒リセット期間、Ｔｗｒｓｅｔ…白リセット期間、１０…ＥＬ装置、１１…ＥＬパネル、１２…システムコントローラ、１３…第１選択ドライバ、１４…第２選択ドライバ、１５…電源ドライバ、１６…データドライバ、２１…第１ブロック選択回路、２２…第２ブロック選択回路、２３…データブロック設定回路、２３ａ…電流測定部、２４…電源ブロック選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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