(57)【要約】  半導体基板（ＳＵＢ）は、主表面に凹部（ＣＰ１）および凹部（ＣＰ２）を有している。ｎ+ソース領域（ＳＲ）とｎ+ドレイン領域（ＤＲ）とは、主表面において凹部（ＣＰ１）および凹部（ＣＰ２）を挟んでいる。ｎ+ソース領域（ＳＲ）と凹部（ＣＰ１）との間の主表面に、チャネル形成領域となるｐ-エピタキシャル領域（ＥＰ）およびｐ型ウエル領域（ＷＬ）が形成されている。ゲート電極層（ＧＥ）は、チャネル領域上にゲート絶縁膜（ＧＩ）を介在して形成され、かつ凹部（ＣＰ１）内の素子分離絶縁膜（ＳＩ）上に延びている。凹部（ＣＰ１）および凹部（ＣＰ２）は、凹部（ＣＰ１）および凹部（ＣＰ２）の各々の底部よりも主表面側に突き出した基板凸部（ＣＶ）を挟んで互いに隣合うように配置されている。
2015079511.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有し、前記主表面に第１凹部および第２凹部を有する半導体基板と、
前記第１凹部内および前記第２凹部内の各々に形成された素子分離絶縁膜と、
前記主表面において前記第１凹部および前記第２凹部を挟むように形成された一対のソース／ドレイン領域および一対のエミッタ／コレクタ領域のいずれかとなる一対の不純物領域とを備え、
前記一対の不純物領域の一方領域は第１導電型であり、さらに
前記一方領域と前記第１凹部との間の前記主表面に形成されたチャネル形成領域となる第２導電型の第１領域と、
前記第１領域上にゲート絶縁膜を介在して形成され、かつ少なくとも前記第１凹部内の前記素子分離絶縁膜上に延びるゲート電極層とを備え、
前記第１凹部および前記第２凹部は、前記第１凹部および前記第２凹部の各々の底部よりも前記主表面側に突き出した基板凸部を挟んで互いに隣合うように配置されている、半導体装置。
【請求項２】
前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
前記活性領域の前記主表面は、前記一方領域の前記主表面における第１導電型の不純物濃度よりも低い第１導電型の不純物濃度を有する、請求項１に記載の半導体装置。
【請求項３】
前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
前記活性領域の前記主表面に形成された第２導電型の第２領域をさらに備えた、請求項１に記載の半導体装置。
【請求項４】
前記第２領域は前記第１凹部および前記第２凹部よりも浅く形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２領域は前記第１凹部および前記第２凹部よりも深く形成されている、請求項３に記載の半導体装置。
【請求項６】
前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
前記活性領域の前記主表面に形成された第２導電型の第２領域と、
前記活性領域の前記主表面に形成され、かつ前記第２領域と隣接する第１導電型の第３領域とをさらに備えた、請求項１に記載の半導体装置。
【請求項７】
前記基板凸部は、前記第１凹部および前記第２凹部に挟まれた活性領域であり、
前記活性領域上に絶縁膜を介在して形成された導電層をさらに備えた、請求項１に記載の半導体装置。
【請求項８】
前記導電層は前記ゲート電極層と分離して形成されている、請求項７に記載の半導体装置。
【請求項９】
前記導電層は前記ゲート電極層と一体となるように形成されている、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば横型素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
横型高耐圧ＭＯＳ（Lateral  Diffused  Metal  Oxide  Semiconductor：ＬＤＭＯＳ）トランジスタは、たとえば特開２０１１−３６０８号公報（特許文献１）に開示されている。【０００３】
この公報に記載の半導体装置では、ｎ+埋め込み領域とｐ-エピタキシャル領域との間に形成されたｐ+埋め込み領域が形成されている。このｐ+埋め込み領域は、ｐ-エピタキシャル領域よりも高いｐ型不純物濃度を有している。これによりパンチスルーの発生が抑制され、耐圧が高く維持されている。【０００４】
また上記公報に記載の半導体装置では、ｐ-エピタキシャル領域はｐ型ボディ領域よりも低いｐ型不純物濃度を有している。これにより、ブレークダウン状態においては、ｎ型ドリフト領域とｐ-エピタキシャル領域とのｐｎ接合からｐ-エピタキシャル領域側に空乏層が広がり、高耐圧化が可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記公報に記載の半導体装置によれば、ＬＤＭＯＳトランジスタにおいて耐圧を向上させることができる。しかしながら、より優れた素子特性を有する半導体装置を提供するためには、さらなる改善の余地があった。【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置において、半導体基板は、主表面を有し、その主表面に第１凹部および第２凹部を有している。素子分離絶縁膜は、第１凹部内および第２凹部内の各々に形成されている。一対の不純物領域は、主表面において第１凹部および第２凹部を挟むように形成された一対のソース／ドレイン領域および一対のエミッタ／コレクタ領域のいずれかとなるものである。一対の不純物領域の一方領域は第１導電型である。第２導電型の第１領域は、一方領域と第１凹部との間の主表面に形成されたチャネル形成領域となるものである。ゲート電極層は、第１領域上にゲート絶縁膜を介在して形成され、かつ少なくとも第１凹部内の素子分離絶縁膜上に延びている。第１凹部および第２凹部は、第１凹部および第２凹部の各々の底部よりも主表面側に突き出した基板凸部を挟んで互いに隣合うように配置されている。
【発明の効果】
【０００９】
一実施の形態における半導体装置によれば、より優れた素子特性を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う構成を概略的に示す断面図である。
【図３】比較例における半導体装置の構成を示す概略的に示す断面図である。
【図４】図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン耐圧の変化を示す図である。
【図５】図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン抵抗の変化を示す図である。
【図６】図２および図３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオフ耐圧の変化を示す図である。
【図７】図３の構成でのオン動作でのポテンシャルを示す図である。
【図８】図２の構成でのオン動作でのポテンシャルを示す図である。
【図９】実施の形態１における半導体装置の構成の変形例を概略的に示す平面図である。
【図１０】実施の形態１における半導体装置の構成の他の変形例を概略的に示す平面図である。
【図１１】実施の形態１における半導体装置の構成のさらに他の変形例を概略的に示す平面図である。
【図１２】実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図１３】実施の形態２における半導体装置の構成の変形例を概略的に示す断面図である。
【図１４】図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン耐圧の変化を示す図である。
【図１５】図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオン抵抗の変化を示す図である。
【図１６】図２、図３、図１２および図１３の各々の構成でゲートオーバーラップ量ＧＦを変化させたときのオフ耐圧の変化を示す図である。
【図１７】図１２の構成でのオン動作でのポテンシャルを示す図である。
【図１８】図１２の構成の平面形状を概略的に示す平面図である。
【図１９】図１２の構成の平面形状の変形例を概略的に示す平面図である。
【図２０】図１２の構成の平面形状の他の変形例を概略的に示す平面図である。
【図２１】図１２の構成の平面形状のさらに他の変形例を概略的に示す平面図である。
【図２２】図１２の構成の平面形状のさらに他の変形例を概略的に示す平面図である。
【図２３】素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状を概略的に示す平面図である。
【図２４】素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状の変形例を概略的に示す平面図である。
【図２５】素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状の他の変形例を概略的に示す平面図である。
【図２６】素子分離絶縁膜の間の活性領域にｐ型領域とｎ型領域との双方が混在する構成の平面形状のさらに他の変形例を概略的に示す平面図である。
【図２７】実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図２８】実施の形態３における半導体装置の構成の変形例を概略的に示す断面図である。
【図２９】図２７の構成の平面形状を概略的に示す平面図である。
【図３０】図２７の構成の平面形状の変形例を概略的に示す平面図である。
【図３１】図２７の構成の平面形状の他の変形例を概略的に示す平面図である。
【図３２】図２７の構成の平面形状のさらに他の変形例を概略的に示す平面図である。
【図３３】図２７の構成の平面形状のさらに他の変形例を概略的に示す平面図である。
【図３４】実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図３５】実施の形態１の構成をＩＧＢＴに適用した構成を概略的に示す断面図である。
【図３６】実施の形態１の構成を双方向トランジスタに適用した構成を概略的に示す断面図である。
【図３７】実施の形態１の構成をＬＯＣＯＳに適用した構成を概略的に示す断面図である。
【図３８】実施の形態１の構成において基板凸部上に素子分離絶縁膜が形成された構成を概略的に示す断面図である。
【図３９】図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン耐圧の変化を示す図である。
【図４０】図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン抵抗の変化を示す図である。
【図４１】図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオフ耐圧の変化を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施の形態について図に基づいて説明する。
図１および図２を参照して、本実施の形態の半導体装置は、たとえばＬＤＭＯＳトランジスタＴＲを有している。この半導体装置は、半導体基板ＳＵＢと、ｎ型埋め込み層ＢＬと、ｐ-エピタキシャル領域ＥＰと、ｎ型ドリフト領域ＤＲＩと、ｐ型ウエル領域ＷＬと、ｎ+ソース領域ＳＲ（一対の不純物領域の一方領域）と、ｎ+ドレイン領域ＤＲ（一対の不純物領域の他方領域）と、ｐ+コンタクト領域ＣＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、素子分離構造と、導電層ＣＬとを主に有している。
【００１２】
主に図２を参照して、半導体基板ＳＵＢはたとえばシリコンよりなっている。この半導体基板ＳＵＢは、主表面（図中上側の面）を有している。この半導体基板ＳＵＢの内部には、ｎ型埋め込み層ＢＬが形成されている。半導体基板ＳＵＢ内であってｎ型埋め込み層ＢＬの主表面側には、ｎ型埋め込み層ＢＬとｐｎ接合を構成するようにｐ-エピタキシャル領域ＥＰが形成されている。
【００１３】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ウエル領域ＷＬとが形成されている。このｎ型ドリフト領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰとの間で主表面に沿う方向に延びるｐｎ接合を構成している。ｐ型ウエル領域ＷＬは、ｐ-エピタキシャル領域ＥＰと接するように形成されており、ｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有している。
【００１４】
素子分離構造は、たとえばＳＴＩ（Shallow  Trench  Isolation）構造を有している。このＳＴＩ構造の素子分離構造は、凹部ＣＰ１、ＣＰ２、ＣＰと、素子分離絶縁膜ＳＩとを有している。凹部ＣＰ１、ＣＰ２、ＣＰの各々は、半導体基板ＳＵＢの主表面に形成されている。素子分離絶縁膜ＳＩは、凹部ＣＰ１、ＣＰ２、ＣＰの各々の内部に埋め込むように形成されている。
【００１５】
凹部ＣＰ１（第１凹部）と凹部ＣＰ２（第２凹部）とは、ｎ型ドリフト領域ＤＲＩ内の主表面に形成されており、ｎ型ドリフト領域ＤＲＩよりも浅く形成されている。
【００１６】
ｎ+ドレイン領域ＤＲは、ｎ型ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。ｎ+ソース領域ＳＲは、ｐ型ウエル領域ＷＬとｐｎ接合を構成するようにｐ型ウエル領域ＷＬ内の半導体基板ＳＵＢの主表面に形成されている。
【００１７】
半導体基板ＳＵＢの主表面において、凹部ＣＰ１および凹部ＣＰ２を挟むようにｎ+ドレイン領域ＤＲとｎ+ソース領域ＳＲとが配置されている。半導体基板ＳＵＢの主表面において、ｎ+ドレイン領域ＤＲは凹部ＣＰ２に接している。
【００１８】
半導体基板ＳＵＢの主表面において、ｎ+ソース領域ＳＲと凹部ＣＰ１との間にはｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰとが配置されている。ｎ+ソース領域ＳＲと凹部ＣＰ１との間に挟まれたｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰとのうち半導体基板ＳＵＢの主表面に位置する部分はチャネル形成領域（第１領域）となる部分である。半導体基板ＳＵＢの主表面において、ｐ+コンタクト領域ＣＯはｎ+ソース領域ＳＲと隣接するように形成されている。
【００１９】
ゲート電極層ＧＥは、ｎ+ソース領域ＳＲと凹部ＣＰ１との間に挟まれたチャネル形成領域（ｐ型ウエル領域ＷＬとｐ-エピタキシャル領域ＥＰ）の上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、ｎ型ドリフト領域ＤＲＩの一部上にもゲート絶縁膜ＧＩを介在して位置しており、かつ凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩ上に乗り上げている。
【００２０】
ｎ+ドレイン領域ＤＲに電気的に接続するように半導体基板ＳＵＢの主表面上にはドレイン電極となる導電層ＣＬが形成されている。ｎ+ソース領域ＳＲに電気的に接続するように半導体基板ＳＵＢの主表面上にはソース電極となる導電層ＣＬが形成されている。またｐ+コンタクト領域ＣＯに電気的に接続するように半導体基板ＳＵＢの主表面上には導電層ＣＬが形成されている。
【００２１】
上記の構成において、半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２とは、凹部ＣＰ１と凹部ＣＰ２との各々の底部よりも主表面側（図中上側）に突き出した基板凸部ＣＶを挟んで互いに隣合うように配置されている。この基板凸部ＣＶ上には素子分離絶縁膜ＳＩは形成されておらず、基板凸部ＣＶの主表面は活性領域ＡＡとなっている。つまり凹部ＣＰ１と凹部ＣＰ２とは活性領域ＡＡよりなる基板凸部ＣＶにより主表面において分離されている。
【００２２】
本実施の形態においては、この活性領域ＡＡの主表面には、ｎ型ドリフト領域ＤＲＩが形成されている。このため、活性領域ＡＡの主表面は、ｎ+ソース領域ＳＲの主表面におけるｎ型不純物濃度よりも低いｎ型不純物濃度を有している、また本実施の形態においては、ゲート電極層ＧＥは活性領域ＡＡ上にまでは延びていない。
【００２３】
ｎ型ドリフト領域のｎ型不純物の濃度はたとえば１×１０16ｃｍ-3であり、ｎ+ソース領域ＳＲおよびｎ+ドレイン領域ＤＲの各々のｎ型不純物の濃度はたとえば１×１０18ｃｍ-3である。
【００２４】
図２に示す断面において、ＬＤＭＯＳトランジスタＴＲは、ｎ+ドレイン領域ＤＲを通る仮想線Ａ−Ａに対して線対称の構成を有するように形成されている。
【００２５】
主に図１を参照して、凹部ＣＰ２は、平面視において半導体基板ＳＵＢの主表面に形成されたｎ+ドレイン領域ＤＲの周囲全体を取り囲む溝として形成されている。このため凹部ＣＰ２内を埋め込む素子分離絶縁膜ＳＩも、平面視においてｎ+ドレイン領域ＤＲの周囲全体を取り囲むように形成されている。基板凸部ＣＶ（活性領域ＡＡ）は、平面視において凹部ＣＰ２の外周全体を取り囲むように形成されている。
【００２６】
また凹部ＣＰ１は、平面視において凹部ＣＰ２の外周全体を基板凸部ＣＶ（活性領域ＡＡ）を介在して取り囲む溝として形成されている。このため凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩも、平面視において凹部ＣＰ２の外周全体を基板凸部ＣＶ（活性領域ＡＡ）を介在して取り囲むように形成されている。
【００２７】
ゲート電極層ＧＥは、平面視において凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩの外周部の一部と重複しながら、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩの外周全体を取り囲むように形成されている。またｎ+ソース領域ＳＲは平面視においてゲート電極層ＧＥの外周全体を取り囲むように形成されており、ｐ+コンタクト領域ＣＯは平面視においてｎ+ソース領域ＳＲの外周全体を取り囲むように形成されている。また平面視においてｐ型ウエル領域ＷＬは、主表面にてｐ-エピタキシャル領域ＥＰの一部を挟みながらｎ型ドリフト領域ＤＲＩの周囲を取り囲んでいる。
【００２８】
次に、本実施の形態における半導体装置のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３に示す比較例と対比して図４〜図６を用いて説明する。
【００２９】
図３は、比較例の半導体装置の構成を示す断面図であり、この断面図は図２の領域Ｒ１に対応する部分を示す図である。図３を参照して、比較例の半導体装置においては、ｎ+ソース領域ＳＲとｎ+ドレイン領域ＤＲとの間に位置する凹部ＣＰが活性領域によって分離されていない。なお、これ以外の比較例の構成については図２に示す本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００３０】
図４〜図６のそれぞれは、凹部ＣＰ１内（図２）または凹部ＣＰ内（図３）を埋め込む素子分離絶縁膜ＳＩとゲート電極層ＧＥとが平面視において重複する寸法ＧＦ（ゲートオーバーラップ量：図２）を変えた場合のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の変化を示すシミュレーション結果の図である。このシミュレーションは、本実施の形態のＳＴＩ幅（図２）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとして行なわれたものである。
【００３１】
図４を参照して、本実施の形態（図中黒四角、白四角、黒丸）では、比較例（図中白丸）に対してオン耐圧を向上できることが分かった。また本実施の形態では、凹部ＣＰ１と凹部ＣＰ２との間の寸法（ＡＡ幅：図２）を大きくするほど、オン耐圧を向上できることが分かった。
【００３２】
図５を参照して、本実施の形態（図中黒四角、白四角、黒丸）では、比較例（図中白丸）に対してオン抵抗を低減できることが分かった。また本実施の形態では、凹部ＣＰ１と凹部ＣＰ２との間の寸法（ＡＡ幅：図２）を大きくするほど、オン抵抗を低減できることが分かった。
【００３３】
図６を参照して、本実施の形態（図中黒四角、白四角、黒丸）は、上記ゲートオーバーラップ量ＧＦが大きくなると比較例（図中白丸）に対してオフ耐圧を向上できることが分かった。このため、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例と同等以上のオフ耐圧が得られることが分かった。
【００３４】
次に、図４〜図６に示すオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の結果が得られた理由について図２、図３、図７および図８を用いて考察する。
【００３５】
オン耐圧は、図２に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるためｎ+ソース領域ＳＲ側からｎ+ドレイン領域ＤＲ側に空乏層が延びにくくなった分、図３に示す比較例よりも向上したものと考えられる。このことは図７、図８のポテンシャルの比較からも分かる。なお図７、図８内に示された複数の曲線は空乏層内のポテンシャル（電位）の等高線である。
【００３６】
つまり図８の本実施の形態においては凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、その基板凸部ＣＶ（活性領域ＡＡ）内にまでポテンシャルの等高線が入り込む。これにより、図８の本実施の形態では、ポテンシャルの等高線が図７の比較例よりもｎ+ドレイン領域ＤＲ側に寄る。このため図７の比較例と比べて、図８の本実施の形態においては図中の４０Ｖのポテンシャルを示す破線がｎ+ドレイン領域ＤＲ側に寄っており、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和される。このように基板凸部ＣＶ（活性領域ＡＡ）による電界緩和によってオン耐圧が向上したものと考えられる。
【００３７】
またオン抵抗は、図２に示す本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）を設けたことにより、電流の流れる領域が基板凸部ＣＶ（活性領域ＡＡ）分だけ広くなるため低下したものと考えられる。
【００３８】
またオフ耐圧は、図２に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、図３に示す比較例よりも低下したものと考えられる。ここで比較例においてゲートオーバーラップ量ＧＦを大きくすると、図３における凹部ＣＰのｎ+ドレイン領域ＤＲ側端部で電界が集中しオフ耐圧が低下するものと考えられる。これに対して本実施の形態においてゲートオーバーラップ量ＧＦを大きくすると、図２における凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和されてオフ耐圧が向上するものと考えられる。
【００３９】
次に、本実施の形態の平面視における平面構造の変形例について図９〜図１１を用いて説明する。
【００４０】
図１においては、平面視において、ｎ型ドリフト領域ＤＲＩが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲全周を取り囲む構成（平面視においてたとえば矩形の枠形状）について説明したが、図９および図１０に示すように平面視において基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲を取り囲んでいなくてもよい。
【００４１】
図９および図１０の構成においては、平面視において基板凸部ＣＶ（活性領域ＡＡ）はｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有していてもよい。平面視において、直線形状の基板凸部ＣＶ（活性領域ＡＡ）の長手方向（図中上下方向）の長さはｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図１０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
【００４２】
また図１１に示すように、平面視において複数の基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置されていてもよい。つまりｎ+ドレイン領域ＤＲの長手方向に沿って配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の間には素子分離絶縁膜ＳＩが位置している。
【００４３】
なお図９〜図１１のＩＩ−ＩＩ線に沿う断面は図２の構成に対応する。また図１１のＩＩＩ−ＩＩＩ線に沿う断面は図３の構成に対応する。
【００４４】
本実施の形態においては、図２に示すように半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶ（活性領域ＡＡ）が配置されている。このため、図４および図５に示すように、比較例（図３）と比較して、オン耐圧を向上させることが可能となるとともに、オン抵抗を低減することができる。また図６に示すように、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例（図３）と同等以上のオフ耐圧を得ることができる。
【００４５】
（実施の形態２）
図１２を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）の表面（主表面）にｐ型不純物領域ＡＲ（第２領域）が形成されている点において異なっている。このｐ型不純物領域ＡＲは、凹部ＣＰ１、ＣＰ２の底面の深さ位置よりも浅く形成されている。ｐ型不純物領域ＡＲは、ｐ+コンタクト領域ＣＯと同じ不純物濃度を有しており、ｐ+コンタクト領域ＣＯと同じ工程で形成されてもよい。
【００４６】
ｐ型不純物領域ＡＲの電位は、フローティング（浮遊電位）またはＧＮＤ（接地電位）レベルに固定されている。ｐ型不純物領域ＡＲをＧＮＤレベルに固定する手法として、半導体基板ＳＵＢの主表面の上方から導電層（図示せず）をｐ型不純物領域ＡＲに接続して、その導電層を介在してＧＮＤレベルをｐ型不純物領域ＡＲに印加することができる。
【００４７】
またｐ型不純物領域ＡＲの電位をＧＮＤレベルに固定する別の手法として、図１３に示すように、ｐ型不純物領域ＡＲがｐ-エピタキシャル領域ＥＰに達するように形成されてもよい。この場合、ｐ型不純物領域ＡＲは、凹部ＣＰ１、ＣＰ２の底面の深さ位置よりも深く形成されている。ｐ型不純物領域ＡＲは、ｐ型ウエル領域ＷＬと同じ不純物濃度を有しており、ｐ型ウエル領域ＷＬと同じ工程で形成されてもよい。
【００４８】
なお図１２および図１３に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００４９】
次に、本実施の形態における半導体装置のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３に示す比較例および図２に示す実施の形態１の構成と対比して図１４〜図１６を用いて説明する。
【００５０】
図１４〜図１６のそれぞれは、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩとゲート電極層ＧＥとが平面視において重複する寸法ＧＦ（ゲートオーバーラップ量：図２）を変えた場合のオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の変化を示すシミュレーション結果の図である。このシミュレーションは、本実施の形態のＳＴＩ幅（図２に示すＳＴＩ幅と同様）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとし、実施の形態１および本実施の形態におけるＡＡ幅を０．１１μｍとして行なわれたものである。
【００５１】
図１４を参照して、本実施の形態の図１２の構成における結果は図中白三角で示されており、本実施の形態の図１３の構成における結果は図中黒三角で示されている。本実施の形態（図中白三角、黒三角）では、図３の比較例（図中白丸）に対してオン耐圧を向上できることが分かった。また本実施の形態の図１３の構成の方が、本実施の形態の図１２の構成よりもオン耐圧を向上できることが分かった。
【００５２】
図１５を参照して、本実施の形態（図中白三角、黒三角）では、図３の比較例（図中白丸）および実施の形態１（図中黒丸）とほぼ同程度のオン抵抗となることが分かった。
【００５３】
図１６を参照して、本実施の形態の図１３の構成（図中黒三角）は、上記ゲートオーバーラップ量ＧＦが大きくなると図３の比較例（図中白丸）に対してオフ耐圧を向上できることが分かった。このため、オフ耐圧に関しては、ゲートオーバーラップ量ＧＦを調整することにより本実施の形態においても比較例と同等以上のオフ耐圧が得られることが分かった。
【００５４】
また本実施の形態の図１２の構成（図中白三角）は、図３の比較例（図中白丸）とほぼ同程度のオフ耐圧となることが分かった。またゲートオーバーラップ量ＧＦを調整すれば、本実施の形態においても比較例以上のオフ耐圧が得られることが分かった。
【００５５】
次に、図１４〜図１６に示すオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）の結果が得られた理由について図１２、図１３および図１７を用いて考察する。
【００５６】
図１２および図１３に示す本実施の形態の構成においてオン耐圧が向上する理由は、実施の形態１で説明した理由と同じである。つまり、図１２および図１３に示す本実施の形態では凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるためｎ+ドレイン領域ＤＲ側に空乏層が延びにくくなった分、オン耐圧は比較例よりも向上したものと考えられる。このことは図１７に示すポテンシャルからも分かる。
【００５７】
図１７を参照して、本実施の形態においては凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）があるため、その基板凸部ＣＶ（活性領域ＡＡ）内にまでポテンシャルの等高線が入り込む。これにより、図１７の本実施の形態では、ポテンシャルの等高線が図７の比較例よりもｎ+ドレイン領域ＤＲ側に寄る。このため図７の比較例に比べて、図１７の本実施の形態においては図中の４０Ｖのポテンシャルを示す破線がｎ+ドレイン領域ＤＲ側に寄っており、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）により電界が緩和されてオン耐圧が向上したものと考えられる。
【００５８】
またオン抵抗は、実施の形態１と同様、図１２、図１３に示す本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ（活性領域ＡＡ）を設けたことにより、電流の流れる領域が基板凸部ＣＶ（活性領域ＡＡ）分だけ広くなるため低下したものと考えられる。
【００５９】
またオフ耐圧に関しては、図１２、図１３に示す本実施の形態においては、基板凸部ＣＶ（活性領域ＡＡ）の表面に形成されたｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとの間にｐｎ接合が構成されている。このため、ｎ+ドレイン領域ＤＲ側の電界が緩和されてオフ耐圧はゲートオーバーラップ量ＧＦを変更しなくても、図３に示す比較例と近い耐圧を得ることができると考えられる。
【００６０】
次に、本実施の形態の平面視における平面構造の変形例について図１８〜図２２を用いて説明する。
【００６１】
図１８を参照して、平面視において、ｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲおよび凹部ＣＰ２の周囲全周を取り囲んでいてもよい。この構成においては、ｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）は、平面視においてたとえば矩形の枠形状を有している。
【００６２】
図１９および図２０を参照して、平面視において基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの周囲を取り囲んでいなくてもよい。図１９および図２０の構成においては、平面視において基板凸部ＣＶ（活性領域ＡＡ）はｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有していてもよい。平面視において、直線形状の基板凸部ＣＶ（活性領域ＡＡ）の長手方向（図中上下方向）の長さは、図１９に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図２０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
【００６３】
また図２１に示すように、平面視において複数の基板凸部ＣＶ（活性領域ＡＡ）がｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置されていてもよい。つまりｎ+ドレイン領域ＤＲの長手方向に沿って配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の間には素子分離絶縁膜ＳＩが位置している。
【００６４】
また図１８〜図２１に示すようにゲート電極層ＧＥは、平面視においてドレイン領域ＤＲ、基板凸部ＣＶ（活性領域ＡＡ）などの周囲全周を取り囲んでいてもよい。この構成においては、ゲート電極層ＧＥは、平面視においてたとえば矩形の枠形状を有している。
【００６５】
一方、図２２に示すように、平面視においてゲート電極層ＧＥは、ドレイン領域ＤＲ、基板凸部ＣＶ（活性領域ＡＡ）などの周囲全周を取り囲んでいなくてもよい。この構成においては、ゲート電極層ＧＥは、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って並走するように形成された直線形状の２つのゲート電極部分に分割されていてもよい。
【００６６】
またｐ型不純物領域ＡＲが表面に形成された基板凸部ＣＶ（活性領域ＡＡ）は、平面視においてｎ+ドレイン領域ＤＲの周囲全周を取り囲み、かつ外周側のｐ型ウエル領域ＷＬに達している。これにより、ｐ型不純物領域ＡＲの電位をＧＮＤレベルに固定することができる。
【００６７】
なお図１９〜図２２のＸＩＩ−ＸＩＩ線に沿う断面は図１２の構成に対応する。また図２１のＩＩＩ−ＩＩＩ線に沿う断面は図３の構成に対応する。
【００６８】
また図２３〜図２６の平面図に示すように、基板凸部ＣＶ（活性領域ＡＡ）の主表面には、ｐ型不純物領域ＡＲ（第２領域）とｎ型ドリフト領域ＤＲＩ（第３領域）とが混在していてもよい。図２３に示すように、平面視において、ｎ+ドレイン領域ＤＲの周囲全周を取り囲む基板凸部ＣＶ（活性領域ＡＡ）の主表面に、長手方向に沿ってｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に並んで形成されていてもよい。また図２４および図２５に示すように、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状の基板凸部ＣＶ（活性領域ＡＡ）の主表面に、長手方向に沿ってｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に並んで形成されていてもよい。さらに図２６に示すように、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に沿って断続的に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）にｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとが交互に形成されていてもよい。
【００６９】
なお図２３〜図２６のＩＩ−ＩＩ線に沿う断面は図２の構成に対応し、ＸＩＩ−ＸＩＩ線に沿う断面は図１２の構成に対応する。
【００７０】
本実施の形態によれば、図１２および図１３に示すように半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶ（活性領域ＡＡ）が配置されている。このため、図１４および図１５に示すように、比較例（図３）と比較して、オン耐圧を維持しながらも、オン抵抗を低減することが可能となる。
【００７１】
また本実施の形態によれば、図１２および図１３に示すように基板凸部ＣＶ（活性領域ＡＡ）に形成されたｐ型不純物領域ＡＲとｎ型ドリフト領域ＤＲＩとの間にｐｎ接合が構成されている。これにより、ドレイン側の電界が緩和されるため、ゲートオーバーラップ量ＧＦを調整しなくとも比較例と同程度のオフ耐圧を得ることができ、またゲートオーバーラップ量ＧＦを調整すれば本実施の形態においても比較例以上のオフ耐圧を得ることができる。
【００７２】
（実施の形態３）
図２７および図２８を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間の基板凸部ＣＶ（活性領域ＡＡ）の表面（主表面）上に絶縁膜ＧＩ１を介在して追加導電層ＧＥ１が形成されている点において異なっている。この追加導電層ＧＥ１は絶縁膜ＧＩ１により基板凸部ＣＶ（活性領域ＡＡ）とは電気的に絶縁されている。
【００７３】
追加導電層ＧＥ１は、図２７に示すようにゲート電極層ＧＥと分離することによりゲート電極層ＧＥと電気的に絶縁されていてもよい。図２７に示す追加導電層ＧＥ１の電位は、フローティング、ＧＮＤ、ドレイン電位、ゲート電位のいずれかであればよい。
【００７４】
また追加導電層ＧＥ１は、図２８に示すようにゲート電極層ＧＥと一体化されることによりゲート電極層ＧＥと電気的に接続され同電位（ゲート電位）とされていてもよい。
【００７５】
なお図２７および図２８に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７６】
次に、本実施の形態の平面視における平面構造の変形例について図２９〜図３３を用いて説明する。
【００７７】
図２９を参照して、この平面構造は、図１の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。追加導電層ＧＥ１は、平面視においてｎ+ドレイン領域ＤＲの周囲全周を取り囲んでおり、たとえば矩形の枠形状を有している。
【００７８】
図３０および図３１を参照して、これらの平面構造は、図９および図１０の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。追加導電層ＧＥ１は、平面視においてｎ+ドレイン領域ＤＲの長手方向と同じ方向（図中上下方向）に並走するように延びる直線形状を有している。平面視において、直線形状の追加導電層ＧＥ１の長手方向（図中上下方向）の長さは、図３０に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも長くてもよく、また図３１に示すようにｎ+ドレイン領域ＤＲの長手方向の長さよりも短くてもよい。
【００７９】
また図３２および図３３を参照して、これらの平面構造は、図１１の平面構造に、ゲート電極層ＧＥと分離した追加導電層ＧＥ１が追加された構成を有している。この追加導電層ＧＥ１は、平面視において、基板凸部ＣＶ（活性領域ＡＡ）の全体上に形成されている。１つの追加導電層ＧＥ１が、図３２に示すように平面視において長手方向（図中上下方向）に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）上に亘って配置されていてもよい。また複数の追加導電層ＧＥ１の各々が、図３３に示すように平面視において長手方向（図中上下方向）に配置された複数の基板凸部ＣＶ（活性領域ＡＡ）の各々の上に個別に配置されていてもよい。
【００８０】
図２７の構成において、追加導電層ＧＥ１の電位がＧＮＤの場合にはオフ耐圧が向上し、追加導電層ＧＥ１の電位がドレイン電圧の場合にはオン抵抗、オン耐圧が向上する。また図２７および図２８の構成において、追加導電層ＧＥ１の電位がゲート電位の場合にはオン抵抗が向上する。
【００８１】
（実施の形態４）
図３４を参照して、本実施の形態の構成は、図２に示す実施の形態１の構成と比較して、凹部ＣＰ１と凹部ＣＰ２との間に複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）が形成されている点において異なっている。複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は、たとえば２つの基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）である。２つの基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は、凹部ＣＰ３により互いに分離されている。なお凹部ＣＰ３内には、凹部ＣＰ１、ＣＰ２と同様、素子分離絶縁膜ＳＩが埋め込まれている。複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）は２つに限定されず３つ以上であってもよい。
【００８２】
なお図３４に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８３】
本実施の形態のように凹部ＣＰ１と凹部ＣＰ２との間に複数の基板凸部ＣＶ１、ＣＶ２（活性領域ＡＡ１、ＡＡ２）が形成された構成においても、実施の形態１と同様の効果が期待できる。
【００８４】
（変形例１）
上記の実施の形態１〜４においてはＬＤＭＯＳトランジスタについて説明したが、凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ、ＣＶ１、ＣＶ２（活性領域ＡＡ、ＡＡ１、ＡＡ２）が形成された構成は、図３５に示すようにＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）に適用することもできる。図３５を参照して、このＩＧＢＴは、図２に示したＬＤＭＯＳトランジスタと比較して、そのトランジスタのｎ+ドレイン領域ＤＲに代えてｐ+コレクタ領域ＣＲが形成されている点、およびＬＤＭＯＳトランジスタのｎ+ソース領域ＳＲがｎ+エミッタ領域ＥＲとして機能する点などにおいて異なっている。
【００８５】
なお図３５に示すＩＧＢＴの構成のうち上記以外の構成は、図２に示すＬＤＭＯＳトランジスタの構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８６】
（変形例２）
上記の実施の形態１〜４においてはＬＤＭＯＳトランジスタについて説明したが、凹部ＣＰ１と凹部ＣＰ２との間に基板凸部ＣＶ、ＣＶ１、ＣＶ２（活性領域ＡＡ、ＡＡ１、ＡＡ２）が形成された構成は、図３６に示すように横型双方向トランジスタに適用することもできる。図３６を参照して、この横型双方向トランジスタは、半導体基板ＳＵＢの主表面に形成された一対のｎ型ウエル領域ＤＲＩと、その一対のｎ型ウエル領域ＤＲＩの間に形成されたｐ型ウエル領域ＷＬと、一対のソース／ドレイン領域用の不純物領域ＩＰと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。
【００８７】
半導体基板ＳＵＢの内部には、ｎ型埋め込み層ＢＬが形成されている。半導体基板ＳＵＢ内であってｎ型埋め込み層ＢＬの主表面側には、ｎ型埋め込み層とｐｎ接合を構成するようにｐ-エピタキシャル領域ＥＰが形成されている。
【００８８】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの主表面側には、一対のｎ型ウエル領域ＤＲＩとｐ型ウエル領域ＷＬとが形成されている。このｎ型ウエル領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰ２との間で主表面に沿う方向に延びるｐｎ接合を構成している。ｐ型ウエル領域ＷＬは、一対のｎ型ウエル領域ＤＲＩの間に位置するよう、かつｐ-エピタキシャル領域ＥＰと接するように形成されており、ｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有している。
【００８９】
半導体基板ＳＵＢの主表面にはたとえばＳＴＩ構造を有する素子分離構造が形成されている。このＳＴＩ構造の素子分離構造は、凹部ＣＰ１、ＣＰ２、ＣＰと、素子分離絶縁膜ＳＩとを有している。凹部ＣＰ１、ＣＰ２、ＣＰの各々は、半導体基板ＳＵＢの主表面に形成されている。素子分離絶縁膜ＳＩは、凹部ＣＰ１、ＣＰ２、ＣＰの各々の内部に埋め込むように形成されている。
【００９０】
凹部ＣＰ１（第１凹部）、凹部ＣＰ２（第２凹部）および凹部ＣＰは、ｎ型ウエル領域ＤＲＩ内の主表面に形成されており、ｎ型ウエル領域ＤＲＩよりも浅く形成されている。
【００９１】
一対のソース／ドレイン領域用の不純物領域ＩＰの各々は、凹部ＣＰ２と凹部ＣＰとに挟まれる半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有している。
【００９２】
ゲート電極層ＧＥは、一対のｎ型ウエル領域ＤＲＩの間に挟まれたｐ型ウエル領域ＷＬ上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、凹部ＣＰ１内を埋め込む素子分離絶縁膜ＳＩ上に乗り上げている。一対のソース／ドレイン領域用の不純物領域ＩＰの各々に電気的に接続するように半導体基板ＳＵＢの主表面上には電極となる導電層ＣＬが形成されている。
【００９３】
上記の構成において、半導体基板ＳＵＢの主表面において、凹部ＣＰ１と凹部ＣＰ２との間には基板凸部ＣＶが配置されている。この基板凸部ＣＶ上には素子分離絶縁膜ＳＩは形成されておらず、基板凸部ＣＶの主表面は活性領域ＡＡとなっている。つまり凹部ＣＰ１と凹部ＣＰ２とは活性領域ＡＡにより主表面において分離されている。本実施の形態においては、この活性領域ＡＡの主表面には、ｎ型ウエル領域ＤＲＩが形成されている。また本実施の形態においては、ゲート電極層ＧＥは活性領域ＡＡ上にまでは延びていない。
【００９４】
上記の横型双方向トランジスタにおいても、実施の形態１〜４と同様の作用効果を得ることができる。
【００９５】
（変形例３）
上記においては素子分離構造としてＳＴＩ構造について説明したが、図３７に示すように素子分離絶縁膜ＳＩがＬＯＣＯＳ（LOCal  Oxidation  of  Silicon）法により形成されたシリコン酸化膜よりなっていてもよい。
【００９６】
なお図３７に示した構成のうち上記以外の構成は、図２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９７】
素子分離構造としてＬＯＣＯＳ法により形成されたシリコン酸化膜が用いられた場合にも、実施の形態１〜４と同様の作用効果を得ることができる。
【００９８】
（変形例４）
上記においては基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成されておらず活性領域ＡＡとなっている構成について説明したが、図３８に示すように基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成されていてもよい。具体的には、基板凸部ＣＶの上に形成された凹部ＣＰ４は凹部ＣＰ１、ＣＰ２よりも浅く形成されており、それにより凹部ＣＰ１および凹部ＣＰ２の間に基板凸部ＣＶが形成されている。
【００９９】
なお図３８に示した構成のうち上記以外の構成は、図２に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１００】
次に、図３８に示す本変形例の構成において凹部ＣＰ４の深さＤを変化させたときのオン耐圧（Ｂｖｏｎ）、オン抵抗（Ｒｓｐ）およびオフ耐圧（Ｂｖｏｆｆ）を調べた結果について、図３９〜図４１を用いて説明する。
【０１０１】
図３９〜図４１に示すシミュレーションは、本実施の形態のＳＴＩ幅（図２）および比較例のＳＴＩ幅（図３）の各々を１．７μｍとし、ゲートオーバーラップ量ＧＦを０．７μｍとし、かつ凹部ＣＰ１、ＣＰ２の深さを０．３μｍとして行なわれた。このため、図３９〜図４１の各々における凹部ＣＰ４の深さＤが０．３μｍとなる状態は図３（比較例）の状態となることを意味し、また凹部ＣＰ４の深さＤが０μｍとなる状態は図２（実施の形態１）の状態となることを意味している。
【０１０２】
図３９〜図４１を参照して、基板凸部ＣＶの上に凹部ＣＰ４を形成し、その凹部ＣＰ４に素子分離絶縁膜ＳＩを埋め込んだ場合でも、図２に示すように基板凸部ＣＶの上に凹部ＣＰ４がない構成（深さＤが０μｍ）と同様、比較例（深さＤが０．３μｍ）よりもオン耐圧を向上でき、かつオン抵抗を低減できることが分かった。また凹部ＣＰ４の深さＤが０．１５μｍ以下であれば、図２に示す構成（深さＤが０μｍ）とほぼ同じオン耐圧およびオン抵抗が得られることが分かった。
【０１０３】
このため図３８に示すように、基板凸部ＣＶの上に素子分離絶縁膜ＳＩが形成された構成においても、図２に示す構成（深さＤが０μｍ）と同様、比較例（深さＤが０．３μｍ）よりもオン耐圧を向上でき、かつオン抵抗を低減することができる。
【０１０４】
（その他）
上記の実施の形態および変形例においてはｎ型ＬＤＭＯＳトランジスタ、ｎ型双方向トランジスタ、およびｎ+エミッタ領域を有するＩＧＢＴについて説明したが、ｐ型ＬＤＭＯＳトランジスタ、ｐ型双方向トランジスタ、およびｐ+エミッタ領域を有するＩＧＢＴについても上記実施の形態の構成は同様に適用することができる。
【０１０５】
また上記実施の形態および変形例は適宜組み合わせることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０６】
ＡＡ，ＡＡ１  活性領域、ＡＲ  ｐ型不純物領域、ＢＬ  ｎ型埋め込み層、ＣＬ  導電層、ＣＯ  コンタクト領域、ＣＰ，ＣＰ１〜ＣＰ４  凹部、ＣＲ  ｐ+コレクタ領域、ＣＶ，ＣＶ１  基板凸部、ＤＲ  ｎ+ドレイン領域、ＤＲＩ  ｎ型ドリフト領域（ｎ型ウエル領域）、ＥＰ，ＥＰ２  ｐ-エピタキシャル領域、ＥＲ  ｎ+エミッタ領域、ＧＥ  ゲート電極層、ＧＥ１  追加導電層、ＧＩ  ゲート絶縁膜、ＧＩ１  絶縁膜、ＩＰ  不純物領域、ＳＩ  素子分離絶縁膜、ＳＲ  ｎ+ソース領域、ＳＵＢ  半導体基板、ＴＲ  トランジスタ、ＷＬ  ｐ型ウエル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【国際調査報告】
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