(57)【要約】  簡素な構成及び動作で、擬似スミアを効果的に抑制することが可能な固体撮像素子及び電子情報機器を提供する。固体撮像素子１は、光電変換により電荷を生成して蓄積する光電変換部と、光電変換部から転送される電荷を保持する浮遊拡散部と、光電変換部が蓄積する電荷を浮遊拡散部に転送する転送部と、浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、浮遊拡散部が保持する電荷を外部に排出するリセット部と、を各別に備える複数の画素回路部ＰＮ，ＰＯＢと、出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部２３と、を備える。少なくとも１つの画素回路部ＰＮ，ＰＯＢは、光電変換部から浮遊拡散部に転送されて保持される電荷が、ゲインが大きくなるほど小さくなるように設定される上限量を超えないように、制限するように構成されている。
2016002382.tif 000002
【特許請求の範囲】
【請求項１】
光電変換により電荷を生成して蓄積する光電変換部と、前記光電変換部から転送される電荷を保持する浮遊拡散部と、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送する転送部と、前記浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、前記浮遊拡散部が保持する電荷を外部に排出するリセット部と、を各別に備える複数の画素回路部と、
前記出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部と、を備え、
少なくとも１つの前記画素回路部は、前記光電変換部から前記浮遊拡散部に転送されて保持される電荷が、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されていることを特徴とする固体撮像素子。
【請求項２】
少なくとも１つの前記画素回路部は、
前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、
前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、
の少なくとも一方を行うように構成されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記光電変換部から転送される電荷を前記浮遊拡散部に転送する前に一時的に保持する電荷保持部を、さらに備え、
前記転送部は、前記光電変換部が蓄積する電荷を前記電荷保持部に転送する第１転送部と、前記電荷保持部が保持する電荷を前記浮遊拡散部に転送する第２転送部と、を備え、
少なくとも１つの前記画素回路部は、
前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、
前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、
前記電荷保持部が保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、
の少なくとも１つを行うように構成されていることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
少なくとも１つの前記画素回路部は、
前記転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、
前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧が与えられることを特徴とする請求項２に記載の固体撮像素子。
【請求項５】
第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
少なくとも１つの前記画素回路部は、
前記第２転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、
前記第３上限量制限動作を行う際に、前記第２転送部に前記中間電圧が与えられることを特徴とする請求項３に記載の固体撮像素子。
【請求項６】
第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
少なくとも１つの前記画素回路部は、
前記リセット部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、
前記第１上限量制限動作を行う際に、前記リセット部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられることを特徴とする請求項２〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
少なくとも１つの前記画素回路部は、
前記光電変換部が蓄積する電荷を外部に排出する排出部を備えており、
前記排出部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、
前記第２上限量制限動作を行う際に、前記排出部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられることを特徴とする請求項２〜６のいずれか１項に記載の固体撮像素子。
【請求項８】
全ての前記トランジスタは、前記第１電圧と、前記中間電圧と、前記第２電圧と、が前記制御端子に対して選択的に与えられるように構成されていることを特徴とする請求項４〜７のいずれか１項に記載の固体撮像素子。
【請求項９】
遮光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部を、さらに備えることを特徴とする請求項１〜８のいずれか１項に記載の固体撮像素子。
【請求項１０】
請求項１〜９のいずれか１項に記載の固体撮像素子を備えることを特徴とする電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の増幅型イメージセンサに代表される固体撮像素子と、当該固体撮像素子を備えた電子情報機器に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の増幅型イメージセンサは、ＣＣＤ（ChargeCoupled Device）イメージセンサ等の電荷転送型イメージセンサと比較して、低電圧動作や低消費電力、周辺回路の一体的な形成が容易、安価などの利点があるため、例えばデジタルカメラや監視カメラ、携帯電話用カメラなどの様々な電子機器に搭載されている。【０００３】
固体撮像素子は、光電変換により電荷を生成する画素回路が整列した画素アレイを備える。ここで、典型的な画素アレイについて、図面を参照して説明する。図３０は、典型的な画素アレイについて示す模式図である。【０００４】
図３０に示すように、典型的な画素アレイ１００は、画素回路がマトリクス状（行列状）に整列したものとなる。また、典型的な画素アレイ１００は、光が入射する（露光されている）有効画素の画素回路（以下、「有効画素回路」という）ＰＮのほか、遮光されているオプティカルブラックの画素回路（以下、「ＯＢ画素回路」という）ＰＯＢを備える。なお、ＯＢ画素回路ＰＯＢから得られる信号またはデータは、暗電流やノイズ等の不要な成分のみを含むものであるため、このＯＢ画素回路ＰＯＢから得られる信号またはデータは、有効画素回路ＰＮから得られる信号またはデータから暗電流やノイズ等の不要な成分を除去するためのオフセット補正処理を行う際などに利用される。【０００５】
電荷転送型イメージセンサでは、それぞれの画素回路で生成された電荷が、所定の転送方向に隣接した画素回路（例えば、図３０の画素アレイ１００内で図中の上下方向に隣接する同一列の画素回路）に順次転送された後で、当該電荷に応じた信号が順次取得される。これに対して、増幅型イメージセンサでは、任意の画素回路で生成される電荷に応じた信号を、選択的に取得することが可能である。ただし、通常の増幅型イメージセンサでは、構成及び制御の簡素化や動作の迅速化を図るなどの観点から、複数の画素回路（例えば、図３０の画素アレイ１００内で図中の左右方向に並ぶ同一行の画素回路）の信号線を共通化して、これらの複数の画素回路の単位（以下、「制御グループ」という）で動作を制御する。【０００６】
電荷転送型イメージセンサでは、一部の画素回路に強い光が入射すると、当該画素回路で過剰に生成された電荷が、転送方向に沿ってあふれ出すことで、当該転送方向に並ぶ画素回路の電荷量が全体的に多くなる。そのため、最終的に得られる画像データにおいて、転送方向に沿って白い筋（スミア）が生じる。これに対して、増幅型イメージセンサでは、一部の画素回路に強い光が入射する場合、周辺の画素回路に電荷があふれ出すこと（ブルーミング）は生じるとしても、特定の方向に沿って電荷があふれ出すことは生じないため、原則としてスミアは生じない。【０００７】
しかしながら、増幅型イメージセンサでは、一部の画素回路に強い光が入射した際、当該画素回路と同じ制御グループに属する画素回路が影響を受けることで、最終的に得られる画像データにおいて、上記のスミアのような不具合（以下、「擬似スミア」という）が生じることがある。【０００８】
この擬似スミアの発生原因について、図面を参照して説明する。図３１は、従来の固体撮像装置で生じる擬似スミアの発生原因について説明する画素回路の回路図である。図３２は、図３１に示す画素回路に弱い光が入射した場合の動作を示すタイミングチャートである。図３３は、図３１に示す画素回路に強い光が入射した場合の動作を示すタイミングチャートである。【０００９】
図３１に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、同様の回路構成を有する。有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、光電変換により電荷を生成するフォトダイオードＰＤと、フォトダイオードＰＤから転送される電荷を保持する浮遊拡散領域ＦＤと、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する転送ゲート１０１と、浮遊拡散領域ＦＤが保持する電荷量に対応した信号（電圧）を出力する出力トランジスタ１０２と、フォトダイオードＰＤ及び浮遊拡散領域ＦＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出するリセットトランジスタ１０３と、を備える。なお、図３１に示す有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、フォトダイオードＰＤが蓄積して浮遊拡散領域ＦＤが保持する電荷が電子であり、それぞれのトランジスタはＮチャネル型のＦＥＴ（Field Effect Transistor）である。【００１０】
フォトダイオードＰＤは、アノードが接地される。転送ゲート１０１は、転送制御線ＴＸに接続され、ドレインを浮遊拡散領域ＦＤ、ソースをフォトダイオードＰＤのカソードとするトランジスタのゲートを構成する。出力トランジスタ１０２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが出力信号線ＶＳに接続される。リセットトランジスタ１０３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインがリセット電源線ＶＲに接続され、ソースが浮遊拡散領域ＦＤに接続される。【００１１】
ここで、図３１に示す有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、同一の制御グループに属している。そのため、これらの画素回路ＰＮ，ＰＯＢにおいて、転送制御線ＴＸ、リセット制御線ＲＳＴ及びリセット電源線ＶＲが共通している。また、画素アレイ１００内の全ての画素回路ＰＮ，ＰＯＢにおいて、共通電源線ＶＤが共通している。【００１２】
図３１に示すように、有効画素回路ＰＮは、出力信号線ＶＳと転送制御線ＴＸとの間の寄生容量ＣＰ１を有する。また、ＯＢ画素回路ＰＯＢは、浮遊拡散領域ＦＤと転送制御線ＴＸとの間の寄生容量ＣＰ２を有する。なお、図３１では、上記の問題と特に関連する寄生容量ＣＰ１，ＣＰ２のみを図示しており、その他の寄生容量については図示を省略している。【００１３】
また、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢでは、浮遊拡散領域ＦＤをリセットした時点の出力信号線ＶＳの電圧と、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送した時点の出力信号線ＶＳの電圧と、の差分を求める相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）が行われる。そして、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢから得られるそれぞれの差分をＡ／Ｄ（Analog to Digital）変換することで、画像データを構成する有効画素及びＯＢ画素のデータが得られる。【００１４】
具体的には、図３２及び図３３に示すように、まず、期間Ｔ１０１において、リセット制御線ＲＳＴが高電圧Ｈになることでリセットトランジスタ１０３がオン状態（ゲートソース間電圧が閾値電圧よりも大きくなる状態。以下同じ。）になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤが保持する電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。次に、期間Ｔ１０２において、リセット制御線ＲＳＴが低電圧Ｌになることでリセットトランジスタ１０３がオフ状態（オン状態とは逆に、ゲートソース間電圧が閾値電圧以下となる状態であって、リーク電流等が流れる状態を含み得る。以下同じ。）になり、当該期間Ｔ１０２の終わりに、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、がそれぞれサンプリングされる。次に、期間Ｔ１０３において、転送制御線ＴＸが高電圧Ｈになることで転送ゲート１０１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤに転送される。次に、期間Ｔ１０４において、転送制御線ＴＸが低電圧Ｌになることで転送ゲート１０１がゲートを構成するトランジスタがオフ状態になり、当該期間Ｔ１０４の終わりに、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、がそれぞれサンプリングされる。この場合、有効画素回路ＰＮにおける相関二重サンプリング後の差分はＶｒＮ−ＶｓＮとなり、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分はＶｒＯＢ−ＶｓＯＢとなる。そして、このそれぞれの差分に対してＡ／Ｄ変換を行うことで、画像データを構成する有効画素及びＯＢ画素のデータが得られる。【００１５】
ここで、図３２及び図３３において、ＯＢ画素回路ＰＯＢの出力信号線ＶＳの電圧が、期間Ｔ１０４において変動している。これは、有効画素回路ＰＮにおける出力信号線ＶＳの電圧の変動が、寄生容量ＣＰ１、転送制御線ＴＸ及び寄生容量ＣＰ２を介して、ＯＢ画素回路ＰＯＢにおける浮遊拡散領域ＦＤに伝播するためである。なお、図３２及び図３３では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。【００１６】
図３２に示すように、有効画素回路ＰＮに入射する光が弱く、出力信号線ＶＳの電圧変動が小さければ、ＯＢ画素回路ＰＯＢにおける出力信号線ＶＳの電圧変動も小さくなる。そのため、相関二重サンプリング後の差分ＶｒＯＢ−ＶｓＯＢが０に近くなり、得られるＯＢ画素のデータが最小値に近くなる。なお、ＯＢ画素のデータは、上述のように遮光されたＯＢ画素回路ＰＯＢから得られるデータであるため、暗電流やノイズ等がない理想の状態では、最小値になるべきデータである。【００１７】
一方、図３３に示すように、有効画素回路ＰＮに入射する光が強く、有効画素回路ＰＮにおける出力信号線ＶＳの電圧変動が大きければ、ＯＢ画素回路ＰＯＢにおける出力信号線ＶＳの電圧変動も大きくなる。そのため、相関二重サンプリング後の差分ＶｒＯＢ−ＶｓＯＢが増大し、得られるＯＢ画素のデータも増大してしまう。【００１８】
ここで、図３３では、ＯＢ画素回路ＰＯＢに着目して説明しているが、強い光が入射した有効画素回路ＰＮと同一の制御グループに属する、強い光が入射していない他の有効画素回路ＰＮも、このＯＢ画素回路ＰＯＢと同様の影響を受ける。即ち、当該他の有効画素回路ＰＮから得られる有効画素のデータも、本来の値から増大する。したがって、強い光が入射した有効画素回路ＰＮと同一の制御グループに属する画素回路ＰＮ，ＰＯＢから得られる有効画素及びＯＢ画素のデータが、全体的に増加することになる。そして、この制御グループに沿った有効画素及びＯＢ画素のデータの増大が、画像データ中で白い（明るい）擬似スミアとして表れることになる。【００１９】
ただし、上記のように擬似スミアが生じる場合、有効画素及びＯＢ画素のデータがそれぞれ増大しているため、ＯＢ画素のデータを基準として有効画素のデータに対してオフセット補正処理を行うことによって、擬似スミアを低減または消滅させることが可能である。このオフセット補正処理について、図面を参照して説明する。図３４及び図３５は、擬似スミアが生じた場合におけるオフセット補正処理について示す模式図である。なお、図３４（ａ）及び図３５（ａ）は、オフセット補正処理前の画像データを示しており、図３４（ｂ）及び図３５（ｂ）は、オフセット補正処理後の画像データを示している。【００２０】
図３４（ａ）に例示する画像データは、画素アレイ１００の中央における有効画素回路ＰＮに強い光が入射したことで、画像データにおける当該有効画素回路ＰＮに対応する位置（中央）に高輝度領域が生じ、それによって図中の左右方向（行方向）に擬似スミアが発生したものである。このとき、図３４（ａ）に示す擬似スミアを含むＯＢ画素が黒画素となるように、擬似スミアを含む有効画素のデータに対してオフセット補正処理（例えば、有効画素のデータからＯＢ画素のデータを減算する補正処理）を行うと、図３４（ｂ）に示すように、擬似スミアを相殺して低減または消滅させることができる。【００２１】
しかしながら、上記のようなオフセット補正処理を行った場合において、擬似スミアを低減または消滅させることができず、さらには悪影響を及ぼす場合もある。図３５（ａ）に例示する画像データは、図３４（ａ）に例示する画像データと同様の位置に高輝度領域を有するものであるが、図３４（ａ）に示す画像データよりも擬似スミアが強く表れている（即ち、擬似スミアによるデータの増加量が大きい）。このような場合、上記のようなオフセット補正処理を行うと、過度に大きくなったＯＢ画素のデータを基準として有効画素が過度に補正されてしまうため、かえって周囲よりも黒い（暗い）擬似スミアが残ることがあるため、問題となる（なお、この黒い擬似スミアについては、後で図３を参照して説明する）。【００２２】
ところで、擬似スミアを抑制するために、特許文献１では、ＡＧＣゲインが所定値よりも大きく、かつ、高輝度被写体検出回路において高輝度被写体が検出された場合に、ＯＢクランプ時定数を小さくすることで、ＯＢ画素回路の出力変動を迅速に吸収して補正を行う固体撮像素子が提案されている。また、特許文献２では、垂直信号線の電位の下限を飽和電位よりわずかに下回るクリップ電位にクリップするために、画素リセット電位を基準とした電圧設定を行った上で、制御手段を構成する素子の閾値電圧に応じて補正する固体撮像素子が提案されている。【００２３】
また、特許文献３では、電子シャッタ（電荷の蓄積開始）、電荷の蓄積、電荷の読出（フォトダイオードに蓄積した電荷を浮遊拡散領域に転送）を順に行うだけでなく、電荷の読出後かつ電子シャッタ前の待機期間中において、フォトダイオードが蓄積する電荷が隣接する画素回路等にあふれ出すこと（ブルーミング）を防ぐために、フォトダイオードが蓄積する電荷の掃き捨てを行う固体撮像素子が提案されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２００９−５１６９号公報
【特許文献２】特開２００９−２７８４５４号公報
【特許文献３】特開２０１２−１９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかしながら、特許文献１で提案される固体撮像素子では、高輝度被写体を検出するための回路が別途必要になるために、構成及び動作が複雑化してしまう。さらに、この固体撮像素子では、ＯＢクランプ時定数を小さくしてもＯＢ画素回路の出力変動を吸収しきれない場合があり、そのような場合は過度な補正が行われて黒い筋（擬似スミア）が生じ得る。即ち、特許文献１で提案される固体撮像素子では、構成及び動作が複雑化するとともに、擬似スミアを効果的に抑制することが困難であるという問題がある。また、特許文献２で提案される固体撮像素子では、垂直信号線をクリップするための回路が別途必要になるために、構成及び動作が複雑化してしまう。さらに、通常撮像時に垂直信号線の電圧がクリップ電圧に近い電圧まで低下すると、クリップ回路において電流がリークするため、相関二重サンプリングが適正に行われず、得られる画像データが劣化するという問題がある。【００２６】
また、特許文献３で提案されている固体撮像素子では、待機期間中に生じるブルーミングを防止することは可能であるが、電子シャッタ後はそのまま電荷が生成及び蓄積される。そのため、強い光が入射すれば、フォトダイオードで大量の電荷が生成され、その大量の電荷は全て浮遊拡散領域に転送されてしまう。したがって、この固体撮像素子では、擬似スミアを抑制すること自体が不可能である。【００２７】
そこで、本発明は、簡素な構成及び動作で、擬似スミアを効果的に抑制することが可能な固体撮像素子及び電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するため、本発明は、光電変換により電荷を生成して蓄積する光電変換部と、前記光電変換部から転送される電荷を保持する浮遊拡散部と、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送する転送部と、前記浮遊拡散部が保持する電荷を外部に排出するリセット部と、前記浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、を各別に備える複数の画素回路部と、前記出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部と、を備え、少なくとも１つの前記画素回路部は、前記光電変換部から前記浮遊拡散部に転送されて保持される電荷が、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されていることを特徴とする固体撮像素子を提供する。【００２９】
さらに、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、の少なくとも一方を行うように構成されていてもよい。【００３０】
また、上記特徴の固体撮像素子において、前記光電変換部から転送される電荷を前記浮遊拡散部に転送する前に一時的に保持する電荷保持部を、さらに備え、前記転送部は、前記光電変換部が蓄積する電荷を前記電荷保持部に転送する第１転送部と、前記電荷保持部が保持する電荷を前記浮遊拡散部に転送する第２転送部と、を備え、少なくとも１つの前記画素回路部は、前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、前記電荷保持部が保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、の少なくとも１つを行うように構成されていてもよい。【００３１】
また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記転送部が、前記上限量を超える電荷を前記光電変換部から前記浮遊拡散部に転送し、前記リセット部が、前記光電変換部から前記浮遊拡散部に転送される電荷を排出することで、前記第２上限量制限動作を行うように構成されていてもよい。【００３２】
さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧が与えられるようにすると、好ましい。【００３３】
また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記第２転送部が、前記上限量を超える電荷を前記電荷保持部から前記浮遊拡散部に転送し、前記リセット部が、前記電荷保持部から前記浮遊拡散部に転送される電荷を排出することで、前記第３上限量制限動作を行うように構成されていてもよい。【００３４】
さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記第２転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第３上限量制限動作を行う際に、前記第２転送部に前記中間電圧が与えられるようにすると、好ましい。【００３５】
また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記リセット部が、前記上限量を超える電荷を前記浮遊拡散部から排出し、前記転送部が、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送することで、前記第１上限量制限動作を行うように構成されていてもよい。【００３６】
さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記リセット部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、前記第１上限量制限動作を行う際に、前記リセット部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられるようにすると、好ましい。【００３７】
また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記光電変換部が蓄積する電荷を外部に排出する排出部を備えており、前記排出部が、前記上限量を超える電荷を前記光電変換部から排出することで、前記第２上限量制限動作を行うように構成されていてもよい。【００３８】
さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記排出部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、前記第２上限量制限動作を行う際に、前記排出部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられるようにすると、好ましい。【００３９】
さらに、上記特徴の固体撮像素子において、全ての前記トランジスタは、前記第１電圧と、前記中間電圧と、前記第２電圧と、が前記制御端子に対して選択的に与えられるように構成されていると、好ましい。【００４０】
さらに、上記特徴の固体撮像素子において、遮光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部を、さらに備えると、好ましい。【００４１】
さらに、上記特徴の固体撮像素子において、前記トランジスタの前記制御端子に前記第２電圧が与えられる期間と、前記トランジスタの前記制御端子に前記中間電圧が与えられる期間と、を合計した期間のうち、前記トランジスタの前記制御端子に前記第２電圧が与えられる期間が９割以上を占めると、好ましい。【００４２】
さらに、上記特徴の固体撮像素子において、前記第２電圧の極性が、前記第１電圧の極性と異なると、好ましい。【００４３】
さらに、上記特徴の固体撮像素子において、前記中間電圧生成部が、前記ゲインの大きさに応じて、前記第１電圧の極性とは異なる極性の前記中間電圧を生成することがあると、好ましい。【００４４】
さらに、上記特徴の固体撮像素子において、前記上限量が、前記Ａ／Ｄ変換部が前記ゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷の下限量以上、かつ、当該下限量の１．５倍以下であると、好ましい。【００４５】
また、本発明の電子情報機器は、上記の固体撮像素子を備えることを特徴とする。
【発明の効果】
【００４６】
上記特徴の固体撮像素子及び電子情報機器によれば、光電変換部から浮遊拡散部に転送されて保持される電荷の上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部における出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散部で保持される電荷の上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。【００４７】
さらに、上記特徴の固体撮像素子及び電子情報機器によれば、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散部で保持される電荷の上限量を小さくして擬似スミアを十分に抑制する。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態に係る固体撮像素子の構成について示すブロック図。
【図２】図１に示す固体撮像素子が備える画素回路の回路図。
【図３】Ａ／Ｄ変換におけるゲインの影響の一例について示す図。
【図４】設定されたゲインが小さい場合における強い光が入射した画素回路の動作を示すタイミングチャート。
【図５】図４に示す動作を行う有効画素回路のポテンシャル図。
【図６】設定されたゲインが大きい場合における強い光が入射した画素回路の動作を示すタイミングチャート。
【図７】図６に示す動作を行う有効画素回路のポテンシャル図。
【図８】本発明の第２実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図９】図８の動作を行う有効画素回路のポテンシャル図。
【図１０】本発明の第３実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図１１】本発明の第４実施形態に係る固体撮像素子が備える画素回路の回路図。
【図１２】本発明の第４実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図１３】図１２の動作を行う有効画素回路のポテンシャル図。
【図１４】本発明の第５実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図１５】本発明の第６実施形態に係る固体撮像素子が備える画素回路の回路図。
【図１６】図１５の画素回路の一部の構成例を示す模式的な断面図。
【図１７】本発明の第６実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図１８】図１７の動作を行う有効画素回路のポテンシャル図。
【図１９】図１７の動作を行う有効画素回路のポテンシャル図。
【図２０】本発明の第７実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図２１】図２０の動作を行う有効画素回路のポテンシャル図。
【図２２】図２０の動作を行う有効画素回路のポテンシャル図。
【図２３】本発明の第９実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図２４】本発明の第１０実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。
【図２５】図２４の動作を行う有効画素回路のポテンシャル図。
【図２６】図２４の動作を行う有効画素回路のポテンシャル図。
【図２７】本発明の実施形態に係る固体撮像素子の変形例の構成について示すブロック図。
【図２８】本発明の実施形態に係る固体撮像素子の別の変形例の構成について示すブロック図。
【図２９】本発明の実施形態に係る電子情報機器の構成について示すブロック図。
【図３０】典型的な画素アレイについて示す模式図。
【図３１】従来の固体撮像装置で生じる擬似スミアの発生原因について説明する画素回路の回路図。
【図３２】図３１に示す画素回路に弱い光が入射した場合の動作を示すタイミングチャート。
【図３３】図３１に示す画素回路に強い光が入射した場合の動作を示すタイミングチャート。
【図３４】擬似スミアが生じた場合におけるオフセット補正処理について示す模式図。
【図３５】擬似スミアが生じた場合におけるオフセット補正処理について示す模式図。
【発明を実施するための形態】
【００４９】
＜＜固体撮像素子＞＞
以下、本発明の各実施形態に係る固体撮像素子について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の各実施形態に係る固体撮像素子が、電子を生成して蓄積するとともにＮチャネル型のＦＥＴを備える画素回路を複数備えたＣＭＯＳイメージセンサである場合について例示する。
【００５０】
＜第１実施形態＞
本発明の第１実施形態に係る固体撮像素子について、図面を参照して説明する。図１は、本発明の第１実施形態に係る固体撮像素子の構成について示すブロック図である。また、図２は、図１に示す固体撮像素子が備える画素回路の回路図である。
【００５１】
図１に示すように、固体撮像素子１は、画素アレイ１０と、垂直走査回路２１と、画素電源レギュレータ２２と、Ａ／Ｄ変換回路（Ａ／Ｄ変換部）２３と、ランプ波生成回路２４と、中間電圧生成回路（中間電圧生成部）２５と、制御回路２６と、水平走査回路２７と、オフセット補正処理回路（オフセット補正処理部）２８と、を備える。
【００５２】
画素アレイ１０は、マトリクス状（行列状）に整列した複数の画素回路（画素回路部）ＰＮ，ＰＯＢを備える。具体的に、画素アレイ１０は、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれを複数備える。有効画素回路ＰＮは、光が入射する（露光されている）有効画素の画素回路であり、ＯＢ画素回路ＰＯＢは、遮光されているオプティカルブラックの画素回路である。なお、図１では、図示及び説明の便宜上、画素アレイ１０が備える画素回路ＰＮ，ＰＯＢを極めて大きくかつ少なく表示している。
【００５３】
有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、いずれも図２に示す回路構成となっている。また、図３１に示したように、同一の制御グループに属する有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、少なくとも転送制御線ＴＸが共通している。なお、同一の制御グループに属する有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢにおいて、リセット制御線ＲＳＴやリセット電源線ＶＲが共通してもよい。
【００５４】
図２に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、光電変換により電荷を生成するフォトダイオード（光電変換部）ＰＤと、フォトダイオードＰＤから転送される電荷を保持する浮遊拡散領域（浮遊拡散部）ＦＤと、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する転送ゲート（転送部）１１と、浮遊拡散領域ＦＤが保持する電荷量に対応した信号（電圧）を出力する出力トランジスタ（出力部）１２と、フォトダイオードＰＤ及び浮遊拡散領域ＦＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出するリセットトランジスタ（リセット部）１３と、を備える。
【００５５】
フォトダイオードＰＤは、アノードが接地される。転送ゲート１１は、転送制御線ＴＸに接続され、ドレインが浮遊拡散領域ＦＤでありソースがフォトダイオードＰＤのカソードであるトランジスタのゲートを構成する。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが出力信号線ＶＳに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインがリセット電源線ＶＲに接続され、ソースが浮遊拡散領域ＦＤに接続される。
【００５６】
垂直走査回路２１は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢの動作を制御する信号（電圧）を出力する。上述のように、画素回路ＰＮ，ＰＯＢの動作を制御するための信号線（例えば、転送制御線ＴＸ、リセット制御線ＲＳＴ及びリセット電源線ＶＲ）は、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢ（例えば、画素アレイ１０内で図中の左右方向に並ぶ同一行の画素回路ＰＮ，ＰＯＢ）において共通しており、垂直走査回路２１がその共通する信号線に信号（電圧）を与えると、同一の制御グループに属する画素回路ＰＮ，ＰＯＢが同一のタイミングで同一の動作をするように制御される。
【００５７】
画素電源レギュレータ２２は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢに対して、動作のための電力を供給する。例えば、共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通しており、画素電源レギュレータ２２は共通電源線ＶＤに対して所定の大きさの電圧を供給する。また、画素電源レギュレータ２２は、垂直走査回路２１に対して、画素回路ＰＮ，ＰＯＢの動作を制御する電圧を生成するための電力を供給する。
【００５８】
Ａ／Ｄ変換回路２３は、出力信号線ＶＳの電圧を取得し、設定されたゲインによるＡ／Ｄ変換を行う。例えば、Ａ／Ｄ変換回路２３は、浮遊拡散領域ＦＤをリセットした時点の出力信号線ＶＳの電圧と、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送した時点の出力信号線ＶＳの電圧と、の差分を求める相関二重サンプリングを行った上で、この電圧の差分に対してＡ／Ｄ変換を行う。
【００５９】
ランプ波生成回路２４は、制御回路２６が設定するゲインに応じた傾きのランプ波（鋸波）を生成して、Ａ／Ｄ変換回路２３に与える。Ａ／Ｄ変換回路２３は、例えば、ランプ波生成回路２４から与えられるランプ波の立ち上がりからＡ／Ｄ変換対象の電圧（相関二重サンプリング後の差分）以上となるまでの時間をカウントすることによって、Ａ／Ｄ変換を行う。この場合、ゲインが小さい（ランプ波の傾きが急峻である）ほど、カウント数が少なくなることでＡ／Ｄ変換後のデータの値が小さくなる。反対に、ゲインが大きい（ランプ波の傾きが緩やかである）ほど、カウント数が多くなることでＡ／Ｄ変換後のデータの値が大きくなる。
【００６０】
中間電圧生成回路２５は、制御回路２６が設定するゲインに応じた大きさの中間電圧を生成して、垂直走査回路２１に与える。垂直走査回路２１は、中間電圧生成回路２５から与えられる中間電圧を用いて、画素回路ＰＮ，ＰＯＢが備える少なくとも一部のトランジスタの動作を制御する（詳細については後述）。
【００６１】
制御回路２６は、ゲインを設定して、当該ゲインの大きさを示す信号またはデータをランプ波生成回路２４及び中間電圧生成回路２５に対して与える。例えば、制御回路２６は、被写体が暗いほど（即ち、画素アレイ１０に入射する光が全体的に弱く、フォトダイオードＰＤで生成されて浮遊拡散領域ＦＤで保持される電荷量が少なくなるほど）、ゲインが大きくなるように設定する。また例えば、制御回路２６は、固体撮像素子１を搭載する電子情報機器のユーザが指示する通りのゲイン（例えば、ユーザが選択する「晴天」や「夜景」などの撮像モードに対応したゲインや、ユーザが直接的に数値で指定するゲインなど）を設定する。
【００６２】
水平走査回路２７は、Ａ／Ｄ変換回路２３がＡ／Ｄ変換後のデータを出力するタイミングを制御する。具体的に、水平走査回路２７は、当該データが１つずつまたは複数ずつ選択的にオフセット補正処理回路２８に対して入力されるように、Ａ／Ｄ変換回路２３における当該データの出力タイミングを制御する。
【００６３】
オフセット補正処理回路２８は、Ａ／Ｄ変換回路２３が出力するデータに対して、オフセット補正処理を行う。具体的に、オフセット補正処理回路２８は、ＯＢ画素回路ＰＯＢが出力する信号（電圧）をＡ／Ｄ変換回路２３がＡ／Ｄ変換することで得られるデータを基準として、有効画素回路ＰＮが出力する信号（電圧）をＡ／Ｄ変換回路２３がＡ／Ｄ変換することで得られるデータに対してオフセット補正処理を行う。具体的に例えば、オフセット補正処理回路２８は、ＯＢ画素回路ＰＯＢが出力する信号（電圧）のＡ／Ｄ変換後のデータを、当該ＯＢ画素回路ＰＯＢと同一の制御グループに属する有効画素回路ＰＮが出力する信号（電圧）のＡ／Ｄ変換後のデータから減算する処理を行う。
【００６４】
ここで、Ａ／Ｄ変換のゲインと擬似スミアとの関係について、図面を参照して説明する。図３は、Ａ／Ｄ変換のゲインと擬似スミアとの関係について説明する図である。なお、図３は、Ａ／Ｄ変換前の信号（電圧）と、その信号をゲイン１倍でＡ／Ｄ変換した場合に得られるデータと、ゲイン４倍でＡ／Ｄ変換した場合のデータと、を並べて示したものである。また、図３では、Ａ／Ｄ変換後のデータが２ビットであるという極めて単純な場合について例示している。
【００６５】
図３に示すように、Ａ／Ｄ変換前の電圧が、ゲインを１倍としたＡ／Ｄ変換を行った場合にデータが最小値［００］となる低レベルの場合であっても、ゲインを４倍に大きくしてＡ／Ｄ変換を行うと、データが最大値［１１］となってしまう。このように、ゲインを大きくすると、Ａ／Ｄ変換前の電圧が低レベルであったとしても、Ａ／Ｄ変換後のデータが著しく大きくなり得る。
【００６６】
したがって、ゲインを大きくすると、有効画素回路ＰＮに強い光が入射して、当該有効画素回路ＰＮと同一の制御グループに属する他の画素回路ＰＮ，ＰＯＢが出力する信号（電圧）が増大する場合（図３１及び図３３参照）に、当該画素回路ＰＮ，ＰＯＢから得られるデータが著しく増大し得る。
【００６７】
そして、上述のように、強い光が入射した有効画素回路ＰＮが他の画素回路ＰＮ，ＰＯＢに与える影響が大きくなると、その影響を良好に相殺することが困難になることから、画像データ内に擬似スミアが表れ易くなるため、問題となる（図３４及び図３５参照）。
【００６８】
以下、この問題について、引き続き図３を参照して説明する。なお、以下では、図３に示すＡ／Ｄ変換前の電圧が、強い光が入射した有効画素回路ＰＮの影響を受けたＯＢ画素回路ＰＯＢから得られる信号（電圧）の相関二重サンプリング後の差分（ＶｒＯＢ−ＶｓＯＢ、図３２及び図３３参照）であるものとする。また、それぞれのゲインにおけるＡ／Ｄ変換後のデータが、この相関二重サンプリング後の差分に対して、それぞれのゲインでＡ／Ｄ変換を行うことで得られるデータであるものとする。
【００６９】
図３に示すように、ゲイン１倍では、ＯＢ画素回路ＰＯＢから得られる上記差分のＡ／Ｄ変換後のデータは、最小値［００］になる。そのため、このデータを基準とするオフセット補正処理を行ったとしても、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータは、全く補正されないか、僅かに補正されるに過ぎない。即ち、ゲインが小さい場合は、画像データ内に擬似スミアが表れ難い（図３４参照）。
【００７０】
これに対して、ゲイン４倍では、ＯＢ画素回路から得られる上記差分のＡ／Ｄ変換後のデータは、最大値［１１］になる。そのため、このデータを基準とするオフセット補正処理を行うと、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータは大きく補正される。即ち、ゲインが大きい場合は、画像データ内に擬似スミアが表れ易くなる。特に、図３に示すような極端な例では、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータから、ＯＢ画素回路ＰＯＢから得られる上記差分のＡ／Ｄ変換後のデータである最大値［１１］を減算するオフセット補正処理が行われることになる。そのため、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータの値にかかわらず、強制的に最小値［００］に補正されてしまうため、画像データ内に黒い擬似スミアが表れてしまう（図３５参照）。
【００７１】
そこで、本発明の第１実施形態に係る固体撮像素子１では、以下説明する動作を行うように画素回路ＰＮ，ＰＯＢを構成することによって、上記のようにして発生する擬似スミアを効果的に抑制する。
【００７２】
次に、画素回路ＰＮ，ＰＯＢの具体的な動作について図面を参照して説明する。特に、ここでは、設定されたゲインが小さい場合と大きい場合の２つの相対的な例を挙げるが、本発明の第１実施形態に係る固体撮像素子１の動作は２種類に限られるものではない。
【００７３】
図４は、設定されたゲインが小さい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図５は、図４に示す動作を行う有効画素回路のポテンシャル図である。また、図６は、設定されたゲインが大きい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図７は、図６に示す動作を行う有効画素回路のポテンシャル図である。なお、図５及び図７は、有効画素回路ＰＮのポテンシャル図を示したものであるが、有効画素回路ＰＮとＯＢ画素回路ＰＯＢとは、光電変換によって生成される電荷Ｅの有無が異なるのみであるため、図５及び図７に示すポテンシャル図は、電荷Ｅの存在を除いてＯＢ画素回路ＰＯＢにも妥当する。また、図４及び図６では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【００７４】
図４〜図７では、期間Ｔ１から記載しているが、期間Ｔ１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に転送制御線ＴＸ及びリセット制御線ＲＳＴが共に高電圧Ｈ（第１電圧）になり、転送ゲート１１がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤ及びリセット電源線ＶＲを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、転送制御線ＴＸが低電圧Ｌ（第２電圧）になり、転送ゲート１１がゲートを構成するトランジスタがオフ状態になるとともに、リセット制御線ＲＳＴが中間電圧、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【００７５】
最初に、設定されたゲインが小さい場合について、図４及び図５を参照して説明する。図４及び図５に示すように、まず、期間Ｔ１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【００７６】
次に、期間Ｔ２において、リセット制御線ＲＳＴが中間電圧Ｍ１になる。この中間電圧Ｍ１は、上述の中間電圧生成部２５が生成する電圧であり、高電圧Ｈと低電圧Ｌとの間の大きさの電圧である。ここで、リセット制御線ＲＳＴが中間電圧Ｍ１になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアが、オン状態とオフ状態との間の高さまで上がる。
【００７７】
そして、当該期間Ｔ２の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【００７８】
次に、期間Ｔ３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、リセットトランジスタ１３のゲート下におけるポテンシャルバリア（即ち、浮遊拡散領域ＦＤが保持する電荷の上限量）を超える電荷Ｅは、高電圧Ｈであるリセット電源線ＶＲを介して有効画素回路ＰＮの外部に排出される。このように、ゲートに中間電圧Ｍ１が与えられると、リセットトランジスタ１３は、ソース（浮遊拡散領域ＦＤ）の電荷の変動に応じてオン状態及びオフ状態の両方の状態をとり得ることになる（以下、中間電圧がゲートに与えられる他のトランジスタについても同じ）。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないために電荷がほとんど転送されず、転送制御線ＴＸが高電圧Ｈになる影響を受けて出力信号線ＶＳの電圧が上昇する（図４参照）。
【００７９】
次に、期間Ｔ４において、転送制御線ＴＸが低電圧Ｌになると、転送ゲート１１下のポテンシャルバリアが上がって、転送ゲート１１がゲートを構成するトランジスタがオフ状態になり、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間Ｔ１４の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【００８０】
そして、Ａ／Ｄ変換回路２３は、有効画素回路ＰＮにおける相関二重サンプリング後の差分ＶｒＮ−ＶｓＮについてＡ／Ｄ変換をすることで、画像データを構成する有効画素のデータを生成する。さらに、Ａ／Ｄ変換回路２３は、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ−ＶｓＯＢについてＡ／Ｄ変換をすることで、画像データを構成するＯＢ画素のデータを生成する。
【００８１】
また、設定されたゲインが大きい場合について、図６及び図７を参照して説明する。ここで、図６及び図７に示すゲインが大きい場合における画素回路ＰＮ，ＰＯＢの動作は、図４及び図５に示すゲインが小さい場合における画素回路ＰＮ，ＰＯＢの動作と比較して、中間生成電圧の大きさが異なるのみである。そこで、ここでは、この中間生成電圧の差異に基づく動作の差異について説明する。なお、図６及び図７では、図４及び図５に示す動作との差異を明確化するために、図４及び図５に示したゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ２」の符号を付して表示している。
【００８２】
図６及び図７に示すように、大きいゲインが設定された場合、期間Ｔ２〜Ｔ４において、リセット制御線ＲＳＴが中間電圧Ｍ２になる。中間電圧Ｍ２は、中間電圧Ｍ１よりも大きい電圧である。そのため、リセットトランジスタ１３のゲート下におけるポテンシャルバリアが、中間電圧Ｍ１の場合よりもさらに小さくなる。即ち、浮遊拡散領域ＦＤが保持する電荷の上限量が、中間電圧Ｍ１の場合よりもさらに小さくなる。
【００８３】
図４〜図７に示したように、固体撮像素子１では、中間電圧生成部２５が、制御回路２６が設定するＡ／Ｄ変換のゲインが大きくなるほど、大きい中間電圧を生成する。これにより、小さいゲインが設定される場合は、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量が大きくなるが、大きいゲインが設定される場合は、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量が小さくなる。
【００８４】
図３を参照して説明したように、小さいゲインが設定される場合、画像データ内に擬似スミアが表れ難い。そのため、図４に示すように、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ−ＶｓＯＢが多少大きくなることを許容することができる。したがって、この場合は、ある程度小さい中間電圧Ｍ１を生成することで、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量をある程度大きくしても、十分に擬似スミアを抑制することができる。
【００８５】
これに対して、大きいゲインが設定される場合は、画像データ内に擬似スミアが表れ易い。そのため、図６に示すように、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ−ＶｓＯＢが可能な限り小さくすると好ましい。したがって、この場合は、大きい中間電圧Ｍ２を生成することで、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくして、擬似スミアを十分に抑制する。
【００８６】
以上のように、本発明の第１実施形態に係る固体撮像素子１では、浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【００８７】
さらに、本発明の第１実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【００８８】
＜第２実施形態＞
次に、本発明の第２実施形態に係る固体撮像素子について説明する。なお、本発明の第２実施形態に係る固体撮像素子は、上述した本発明の第１実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの動作の一部のみが異なっている。そこで、ここでは、本発明の第２実施形態に係る固体撮像素子について、上述した本発明の第１実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【００８９】
図８は、本発明の第２実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図９は、図８の動作を行う有効画素回路のポテンシャル図である。なお、図８及び図９は、設定されたゲインが大きい場合における本発明の第１実施形態に係る固体撮像素子の動作について示した図６及び図７に対応するものであり、図６及び図７と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ１１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ１２」の符号を付して表示している。また、図８では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【００９０】
図８及び図９では、期間Ｔ１１から記載しているが、期間Ｔ１１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に転送制御線ＴＸ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、転送ゲート１１がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤ及びリセット電源線ＶＲを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、転送制御線ＴＸが中間電圧Ｍ１２となり、リセット制御線ＲＳＴが低電圧Ｌになることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【００９１】
このとき、転送制御線ＴＸが中間電圧Ｍ１２となっていることから、転送ゲート１１下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、転送ゲート１１下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに浮遊拡散領域ＦＤに流れ込む。なお、設定されるゲインが小さい場合は、転送制御線ＴＸが中間電圧Ｍ１２よりも小さい中間電圧Ｍ１１となり、転送ゲート１１下におけるポテンシャルバリアは中間電圧Ｍ１２の場合よりも大きくなる。
【００９２】
そして、図８及び図９に示すように、期間Ｔ１１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【００９３】
次に、期間Ｔ１２において、リセット制御線ＲＳＴが低電圧Ｌになる。そして、当該期間Ｔ１２の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【００９４】
次に、期間Ｔ１３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、フォトダイオードＰＤから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、転送制御線ＴＸを中間電圧Ｍ１２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないために電荷がほとんど転送されず、転送制御線ＴＸが高電圧Ｈになる影響を受けて出力信号線ＶＳの電圧が上昇する（図８参照）。
【００９５】
次に、期間Ｔ１４において、転送制御線ＴＸが中間電圧Ｍ１２になると、転送ゲート１１下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間Ｔ１４の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【００９６】
以上のように、本発明の第２実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【００９７】
さらに、本発明の第２実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【００９８】
＜第３実施形態＞
次に、本発明の第３実施形態に係る固体撮像素子について説明する。なお、本発明の第３実施形態に係る固体撮像素子は、上述した本発明の第２実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第３実施形態に係る固体撮像素子について、上述した本発明の第２実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【００９９】
図１０は、本発明の第３実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図１０は、本発明の第２実施形態に係る固体撮像素子の動作について示した図８に対応するものであり、図８と同様に、ゲインが小さい場合における中間電圧に「Ｍ１１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ１２」の符号を付して表示している。また、図１０では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１００】
図１０に示すように、本発明の第３実施形態に係る固体撮像素子１では、転送制御線ＴＸが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ１２になる。特に、期間Ｔ１１〜Ｔ１４以外の期間において、転送制御線ＴＸが低電圧Ｌとなることで、転送ゲート１１がゲートを構成するトランジスタがオフ状態になる。
【０１０１】
このように、転送ゲート１１がゲートを構成するトランジスタをオフ状態にすると、転送ゲート１１下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０１０２】
なお、転送制御線ＴＸが低電圧Ｌになる期間（転送ゲート１１に低電圧Ｌが与えられる期間）と、転送制御線ＴＸが中間電圧Ｍ１１，Ｍ１２になる期間（転送ゲート１１に中間電圧Ｍ１１，Ｍ１２が与えられる期間）と、を合計した期間のうち、転送制御線ＴＸが低電圧Ｌになる期間（転送ゲート１１に低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
【０１０３】
このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ１１，Ｍ１２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
【０１０４】
＜第４実施形態＞
次に、本発明の第４実施形態に係る固体撮像素子について説明する。なお、本発明の第４実施形態に係る固体撮像素子は、上述した本発明の第１実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの構成及び動作の一部のみが異なっている。そこで、ここでは、本発明の第４実施形態に係る固体撮像素子について、上述した本発明の第１実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１０５】
図１１は、本発明の第４実施形態に係る固体撮像素子が備える画素回路の回路図である。図１１に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、フォトダイオードＰＤと、浮遊拡散領域ＦＤと、転送ゲート１１と、出力トランジスタ１２と、リセットトランジスタ１３と、出力トランジスタ１２に直列に接続される選択トランジスタ１４と、フォトダイオードＰＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出する排出トランジスタ１５と、を備える。
【０１０６】
フォトダイオードＰＤは、アノードが接地される。転送ゲート１１は、転送制御線ＴＸに接続され、ドレインが浮遊拡散領域ＦＤでありソースがフォトダイオードＰＤのカソードであるトランジスタのゲートを構成する。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが選択トランジスタ１４のドレインに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインが共通電源線ＶＤに接続され、ソースが浮遊拡散領域ＦＤに接続される。選択トランジスタ１４は、ゲートが選択制御線ＳＥＬに接続され、ソースが出力信号線ＶＳに接続される。排出トランジスタ１５は、ゲートが排出制御線ＯＦＧに接続され、ドレインが共通電源線ＶＤに接続され、ソースがフォトダイオードＰＤのカソードに接続される。
【０１０７】
ここで、例えばリセット制御線ＲＳＴ及び選択制御線ＳＥＬは、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおいて共通している。また、例えば転送制御線ＴＸ、排出制御線ＯＦＧ及び共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通している。
【０１０８】
図１２は、本発明の第４実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図１３は、図１２の動作を行う有効画素回路のポテンシャル図である。なお、図１２及び図１３は、設定されたゲインが大きい場合における本発明の第１実施形態に係る固体撮像素子の動作について示した図６及び図７に対応するものであり、図６及び図７と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ２１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ２２」の符号を付して表示している。また、図１２では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１０９】
図１２及び図１３では、期間Ｔ２１から記載しているが、期間Ｔ２１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが中間電圧Ｍ２２となることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【０１１０】
このとき、排出制御線ＯＦＧが中間電圧Ｍ２２となっていることから、排出トランジスタ１５のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、排出トランジスタ１５のゲート下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線ＯＦＧが中間電圧Ｍ２２よりも小さい中間電圧Ｍ２１となり、排出トランジスタ１５のゲート下におけるポテンシャルバリアは中間電圧Ｍ２２の場合よりも大きくなる。
【０１１１】
上記の例のような、排出トランジスタ１５を用いた電子シャッタは、浮遊拡散領域ＦＤとは独立して行うことができるため、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢについて同時に行うことができる（グローバルシャッタ）。この場合、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて、フォトダイオードＰＤから浮遊拡散領域ＦＤに対して同時に電荷Ｅが転送されることになり得るが、画素アレイ１０内における画素回路ＰＮ，ＰＯＢの選択トランジスタ１４を、制御グループ毎に順番にオン状態にすることによって、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢの信号（電圧）を取得することが可能になる。
【０１１２】
そして、図１２及び図１３に示すように、期間Ｔ２１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【０１１３】
次に、期間Ｔ２２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。
【０１１４】
次に、期間Ｔ２３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、フォトダイオードＰＤから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、排出制御線ＯＦＧを中間電圧Ｍ２２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、電荷がほとんど転送されない。
【０１１５】
次に、期間Ｔ２４において、転送制御線ＴＸが低電圧Ｌになると、転送ゲート１１下のポテンシャルバリアが上がって、転送ゲート１１がゲートを構成するトランジスタがオフ状態になり、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。
【０１１６】
次に、期間Ｔ２５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート下のポテンシャルバリアが下がって排出トランジスタ１４がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ２１〜Ｔ２５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
【０１１７】
次に、期間Ｔ２６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。そして、当該期間Ｔ２６の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【０１１８】
次に、期間Ｔ２７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【０１１９】
次に、期間Ｔ２８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ２８の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【０１２０】
次に、期間Ｔ２９において、選択制御線ＳＥＬが低電圧Ｌになると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ２６〜Ｔ２９までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
【０１２１】
次に、期間Ｔ３０において、排出制御線ＯＦＧが中間電圧Ｍ２２になると、排出トランジスタ１５のゲート下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ３０の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ３０から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ３０において排出制御線ＯＦＧが中間電圧Ｍ２２になったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図１２及び図１３に例示したように期間Ｔ２６〜Ｔ２９の動作の後に期間Ｔ３０を開始する必要はなく、期間Ｔ２６〜Ｔ２９の動作の開始前または期間Ｔ２６〜Ｔ２９の動作の途中で期間Ｔ３０を開始する制御グループがあってもよい。
【０１２２】
以上のように、本発明の第４実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【０１２３】
さらに、本発明の第４実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【０１２４】
＜第５実施形態＞
次に、本発明の第５実施形態に係る固体撮像素子について説明する。なお、本発明の第５実施形態に係る固体撮像素子は、上述した本発明の第４実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第５実施形態に係る固体撮像素子について、上述した本発明の第４実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１２５】
図１４は、本発明の第５実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図１４は、本発明の第４実施形態に係る固体撮像素子の動作について示した図１２に対応するものであり、図１２と同様に、ゲインが小さい場合における中間電圧に「Ｍ２１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ２２」の符号を付して表示している。また、図１４では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１２６】
図１４に示すように、本発明の第５実施形態に係る固体撮像素子１では、排出制御線ＯＦＧが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ２２になる。特に、期間Ｔ２１〜Ｔ２９以外の期間において、排出制御線ＯＦＧが低電圧Ｌとなることで、排出トランジスタ１５がオフ状態になる。
【０１２７】
このように、排出トランジスタ１５をオフ状態にすると、排出トランジスタ１５のゲート下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０１２８】
なお、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲートに低電圧Ｌが与えられる期間）と、排出制御線ＯＦＧが中間電圧Ｍ２１，Ｍ２２となる期間（排出トランジスタ１５のゲートに中間電圧Ｍ２１，Ｍ２２が与えられる期間）と、を合計した期間のうち、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲートに低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
【０１２９】
このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ２１，Ｍ２２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
【０１３０】
＜第６実施形態＞
次に、本発明の第６実施形態に係る固体撮像素子について説明する。なお、本発明の第６実施形態に係る固体撮像素子は、上述した本発明の第４実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの構成及び動作の一部のみ異なっている。そこで、ここでは、本発明の第６実施形態に係る固体撮像素子について、上述した本発明の第４実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１３１】
図１５は、本発明の第６実施形態に係る固体撮像素子が備える画素回路の回路図である。図１５に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、フォトダイオードＰＤと、浮遊拡散領域ＦＤと、出力トランジスタ１２と、リセットトランジスタ１３と、選択トランジスタ１４と、排出トランジスタ１５と、フォトダイオードＰＤから転送される電荷を浮遊拡散領域ＦＤに転送する前に一時的に保持するメモリ領域（電荷保持部）ＭＥＭと、フォトダイオードＰＤからメモリ領域ＭＥＭに電荷を転送する第１転送ゲート（第１転送部）１６と、メモリ領域ＭＥＭが保持する電荷を浮遊拡散領域ＦＤに転送する第２転送ゲート（第２転送部）１７と、を備える。
【０１３２】
第１転送ゲート１６及び第２転送ゲート１７は、フォトダイオードＰＤが蓄積する電荷を浮遊拡散領域ＦＤに転送させるものであるため、上述した第１〜第５実施形態に係る固体撮像素子における転送ゲート１１に相当するものと言える。ただし、第１転送ゲート１６及び第２転送ゲート１７は、個別に制御が可能であって、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する途中でメモリ領域ＭＥＭにおいて一時的に電荷を保持させ得る点で、上述した第１〜第５実施形態に係る固体撮像素子における転送ゲート１１とは異なる。
【０１３３】
フォトダイオードＰＤは、アノードが接地される。第１転送ゲート１６は、第１転送制御線ＴＲＸに接続される。第２転送ゲート１７は、第２転送制御線ＴＲＧに接続される。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが選択トランジスタ１４のドレインに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインが共通電源線ＶＤに接続され、ソースが浮遊拡散領域ＦＤに接続される。選択トランジスタ１４は、ゲートが選択制御線ＳＥＬに接続され、ソースが出力信号線ＶＳに接続される。排出トランジスタ１５は、ゲートが排出制御線ＯＦＧに接続され、ドレインが共通電源線ＶＤに接続され、ソースがフォトダイオードＰＤのカソードに接続される。
【０１３４】
ここで、例えばリセット制御線ＲＳＴ、選択制御線ＳＥＬ及び第２転送制御線ＴＲＧは、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおいて共通している。また、例えば第１転送制御線ＴＲＸ、排出制御線ＯＦＧ及び共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通している。
【０１３５】
図１６は、図１５の画素回路の一部の構成例を示す模式的な断面図である。なお、図１６は、図１５に示す画素回路における、排出トランジスタ１５から浮遊拡散領域ＦＤに至るまでの経路上の断面を示したものである。
【０１３６】
図１６に示すように、画素回路を構成する各部は、Ｎ型の基板Ｓの内部かつ上面側（図中上側、以下「上側」という）に形成されているＰ型のウェルＷに対して設けられている。基板Ｓ（ウェルＷ）の上面にはゲート酸化膜Ｘが設けられており、このゲート酸化膜Ｘの上面に、排出トランジスタのゲート１５Ｇ、第１転送ゲート１６及び第２転送ゲート１７などの各種ゲートが設けられている。
【０１３７】
フォトダイオードＰＤは、Ｐ型のウェルＷの内部に形成されるＮ型（Ｎ−）の領域を備え、当該領域に光電変換によって生成した電荷（電子）を蓄積する。なお、厳密には、カソードとなるＰ型のウェルと、アノードとなるＮ型（Ｎ−）の領域と、の組み合わせによってフォトダイオードが構成されるが、ここでは電荷が蓄積されるＮ型（Ｎ−）の領域のみを指してフォトダイオードＰＤと言う。
【０１３８】
また、フォトダイオードＰＤの上側であって基板Ｓ（ウェルＷ）の内部の上面付近には、Ｐ型（Ｐ＋）の埋込領域Ｂが形成されている。この埋込領域Ｂを形成することによって、フォトダイオードＰＤが、欠陥が多い基板Ｓの上面から離間した位置で電荷を蓄積するため、暗電流が抑制される。
【０１３９】
排出トランジスタのドレイン１５Ｄ及び浮遊拡散領域ＦＤは、基板Ｓ（ウェルＷ）の内部の上面付近に形成される、Ｎ型（Ｎ＋）の領域である。排出トランジスタのゲート１５Ｇは、ゲート酸化膜Ｘの上面であって、排出トランジスタのドレイン１５ＤとフォトダイオードＰＤとの間の領域を覆う位置に形成される。なお、フォトダイオードＰＤは、排出トランジスタのソースに相当する。
【０１４０】
メモリ領域ＭＥＭは、基板Ｓ（ウェルＷ）の内部の上面付近に形成される、Ｎ型（Ｎ）の領域である。また、メモリ領域ＭＥＭは、フォトダイオードＰＤと浮遊拡散領域ＦＤとの間の領域に設けられている。
【０１４１】
第１転送ゲート１６は、ゲート酸化膜Ｘの上面であって、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域と、メモリ領域ＭＥＭの一部または全部と、を覆う位置に形成される。また、第２転送ゲート１７は、ゲート酸化膜Ｘの上面であって、メモリ領域ＭＥＭと浮遊拡散領域ＦＤとの間の領域を覆う位置に形成される。
【０１４２】
図１７は、本発明の第６実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図１８及び図１９は、図１７の動作を行う有効画素回路のポテンシャル図である。なお、図１７、図１８及び図１９は、本発明の第４実施形態に係る固体撮像素子の動作について示した図１２及び図１３に対応するものであり、図１２及び図１３と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ３１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ３２」の符号を付して表示している。また、図１７では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１４３】
図１７、図１８及び図１９では、期間Ｔ３１から記載しているが、期間Ｔ３１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが低電圧Ｌとなることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【０１４４】
図１７、図１８及び図１９に示すように、まず、期間Ｔ３１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
【０１４５】
次に、期間Ｔ３２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。また、これと同時に、第２転送制御線ＴＲＧが中間電圧Ｍ３２になると、第２転送ゲート１７下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
【０１４６】
次に、期間Ｔ３３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
【０１４７】
次に、期間Ｔ３４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。このとき、第２転送ゲート１７下におけるポテンシャルバリア（即ち、メモリ領域ＭＥＭが保持する電荷の上限量）を超える電荷Ｅは、メモリ領域ＭＥＭから溢れて浮遊拡散領域ＦＤに排出される。なお、設定されるゲインが小さい場合は、第２制御線ＴＲＧが中間電圧Ｍ３２よりも小さい中間電圧Ｍ３１となり、第２転送ゲート１７下におけるポテンシャルバリアは中間電圧Ｍ３２の場合よりも大きくなる。
【０１４８】
次に、期間Ｔ３５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ３１〜Ｔ３５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
【０１４９】
次に、期間Ｔ３６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
【０１５０】
次に、期間Ｔ３７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【０１５１】
次に、期間Ｔ３８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ３８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【０１５２】
次に、期間Ｔ３９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、メモリ領域ＭＥＭから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、第２転送制御線ＴＲＧを中間電圧Ｍ３２にすることによって、メモリ領域ＭＥＭにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは、上述のようにメモリ領域ＭＥＭに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域ＦＤに対して電荷がほとんど転送されない。
【０１５３】
次に、期間Ｔ４０において、第２転送制御線ＴＲＧが中間電圧Ｍ３２になると、第２転送ゲート１７下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がって、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ４０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【０１５４】
次に、期間Ｔ４１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ３６〜Ｔ４１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
【０１５５】
次に、期間Ｔ４２において、排出制御線ＯＦＧが低電圧Ｌになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが上がって排出トランジスタ１５がオフ状態になり、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ４２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ４２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ４２において排出制御線ＯＦＧが低電圧Ｌになったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図１７、図１８及び図１９に例示したように期間Ｔ３６〜Ｔ４１の動作の後に期間Ｔ４２を開始する必要はなく、期間Ｔ３６〜Ｔ４１の動作の開始前または期間Ｔ３６〜Ｔ４１の動作の途中で期間Ｔ４２を開始する制御グループがあってもよい。
【０１５６】
以上のように、本発明の第６実施形態に係る固体撮像素子１では、メモリ領域ＭＥＭで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【０１５７】
さらに、本発明の第６実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【０１５８】
＜第７実施形態＞
次に、本発明の第７実施形態に係る固体撮像素子について説明する。なお、本発明の第７実施形態に係る固体撮像素子は、上述した本発明の第６実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第７実施形態に係る固体撮像素子について、上述した本発明の第６実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１５９】
図２０は、本発明の第７実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図２１及び図２２は、図２０の動作を行う有効画素回路のポテンシャル図である。なお、図２０、図２１及び図２２は、設定されたゲインが大きい場合における本発明の第６実施形態に係る固体撮像素子の動作について示した図１７、図１８及び図１９に対応するものであり、図１７、図１８及び図１９と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ４１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ４２」の符号を付して表示している。また、図２０では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１６０】
図２０、図２１及び図２２では、期間Ｔ５１から記載しているが、期間Ｔ５１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが中間電圧Ｍ４２となることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【０１６１】
このとき、排出制御線ＯＦＧが中間電圧Ｍ４２となっていることから、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線ＯＦＧが中間電圧Ｍ４２よりも小さい中間電圧Ｍ４１となり、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリアは中間電圧Ｍ４２の場合よりも大きくなる。
【０１６２】
そして、図２０、図２１及び図２２に示すように、期間Ｔ５１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
【０１６３】
次に、期間Ｔ５２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。また、これと同時に、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になる。
【０１６４】
次に、期間Ｔ５３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。このとき、フォトダイオードＰＤからメモリ領域ＭＥＭに転送される電荷Ｅは、上述のように、排出制御線ＯＦＧを中間電圧Ｍ４２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
【０１６５】
次に、期間Ｔ５４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。
【０１６６】
次に、期間Ｔ５５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ５１〜Ｔ５５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
【０１６７】
次に、期間Ｔ５６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
【０１６８】
次に、期間Ｔ５７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【０１６９】
次に、期間Ｔ５８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ５８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【０１７０】
次に、期間Ｔ５９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。なお、ＯＢ画素回路ＰＯＢでは、上述のようにメモリ領域ＭＥＭに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域ＦＤに対して電荷がほとんど転送されない。
【０１７１】
次に、期間Ｔ６０において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になり、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ６０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【０１７２】
次に、期間Ｔ６１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ５６〜Ｔ６１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
【０１７３】
次に、期間Ｔ６２において、排出制御線ＯＦＧが中間電圧Ｍ４２になると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ６２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ６２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ６２において排出制御線ＯＦＧが中間電圧Ｍ４２になったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図２０、図２１及び図２２に例示したように期間Ｔ５６〜Ｔ６１の動作の後に期間Ｔ６２を開始する必要はなく、期間Ｔ５６〜Ｔ６１の動作の開始前または期間Ｔ５６〜Ｔ６１の動作の途中で期間Ｔ６２を開始する制御グループがあってもよい。
【０１７４】
以上のように、本発明の第７実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【０１７５】
さらに、本発明の第７実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【０１７６】
＜第８実施形態＞
次に、本発明の第８実施形態に係る固体撮像素子について説明する。なお、本発明の第８実施形態に係る固体撮像素子は、上述した本発明の第７実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第８実施形態に係る固体撮像素子について、上述した本発明の第７実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１７７】
図２３は、本発明の第８実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図２３は、本発明の第７実施形態に係る固体撮像素子の動作について示した図２０に対応するものであり、図２０と同様に、ゲインが小さい場合における中間電圧に「Ｍ４１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ４２」の符号を付して表示している。また、図２３では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１７８】
図２３に示すように、本発明の第８実施形態に係る固体撮像素子１では、排出制御線ＯＦＧが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ４２になる。特に、期間Ｔ５１〜Ｔ６１以外の期間において、排出制御線ＯＦＧが低電圧Ｌとなることで、排出トランジスタ１５がオフ状態になる。
【０１７９】
このように、排出トランジスタ１５をオフ状態にすると、排出トランジスタ１５のゲート１５Ｇ下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０１８０】
なお、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲート１５Ｇに低電圧Ｌが与えられる期間）と、排出制御線ＯＦＧが中間電圧Ｍ４１，Ｍ４２となる期間（排出トランジスタ１５のゲート１５Ｇに中間電圧Ｍ４１，Ｍ４２が与えられる期間）と、を合計した期間のうち、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲート１５Ｇに低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
【０１８１】
このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ４１，Ｍ４２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
【０１８２】
＜第９実施形態＞
次に、本発明の第９実施形態に係る固体撮像素子について説明する。なお、本発明の第９実施形態に係る固体撮像素子は、上述した本発明の第６実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第９実施形態に係る固体撮像素子について、上述した本発明の第６実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
【０１８３】
図２４は、本発明の第９実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図２５及び図２６は、図２４の動作を行う有効画素回路のポテンシャル図である。なお、図２４、図２５及び図２６は、設定されたゲインが大きい場合における本発明の第６実施形態に係る固体撮像素子の動作について示した図１７、図１８及び図１９に対応するものであり、図１７、図１８及び図１９と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ５１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ５２」の符号を付して表示している。また、図２４では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
【０１８４】
図２４、図２５及び図２６では、期間Ｔ７１から記載しているが、期間Ｔ７１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが低電圧Ｌとなることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
【０１８５】
図２４、図２５及び図２６に示すように、まず、期間Ｔ７１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
【０１８６】
次に、期間Ｔ７２において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下のポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になる。また、これと同時に、リセット制御線ＲＳＴが中間電圧Ｍ５２になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
【０１８７】
次に、期間Ｔ７３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
【０１８８】
次に、期間Ｔ７４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。
【０１８９】
次に、期間Ｔ７５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ７１〜Ｔ７５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
【０１９０】
次に、期間Ｔ７６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
【０１９１】
次に、期間Ｔ７７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
【０１９２】
次に、期間Ｔ７８において、リセット制御線ＲＳＴが中間電圧Ｍ５２になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がる。そして、当該期間Ｔ７８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
【０１９３】
次に、期間Ｔ７９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、リセットトランジスタ１３のゲート下におけるポテンシャルバリア（即ち、浮遊拡散領域ＦＤが保持する電荷の上限量）を超える電荷Ｅは、共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、リセット制御線ＲＳＴが中間電圧Ｍ５２よりも小さい中間電圧Ｍ５１となり、リセットトランジスタ１３のゲート１７下におけるポテンシャルバリアは中間電圧Ｍ５２の場合よりも大きくなる。
【０１９４】
次に、期間Ｔ８０において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になり、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ８０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
【０１９５】
次に、期間Ｔ８１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ７６〜Ｔ８１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
【０１９６】
次に、期間Ｔ８２において、排出制御線ＯＦＧが低電圧Ｌになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが上がって排出トランジスタ１５がオフ状態になり、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ８２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ８２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ８２において排出制御線ＯＦＧが低電圧Ｌになったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図２４、図２５及び図２６に例示したように期間Ｔ７６〜Ｔ８１の動作の後に期間Ｔ８２を開始する必要はなく、期間Ｔ７６〜Ｔ８１の動作の開始前または期間Ｔ７６〜Ｔ８１の動作の途中で期間Ｔ８２を開始する制御グループがあってもよい。
【０１９７】
以上のように、本発明の第９実施形態に係る固体撮像素子１では、浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【０１９８】
さらに、本発明の第９実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【０１９９】
＜変形等＞
上述した各実施形態に係る固体撮像素子１は、例えば、以下のようにその一部を変形して実施することが可能である。
【０２００】
［１］  垂直走査回路２１が画素回路ＰＮ，ＰＯＢに与える中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２が、ゲインの大きさによって、負電圧となる場合があってもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図２７は、本発明の実施形態に係る固体撮像素子の変形例の構成について示すブロック図である。
【０２０１】
図２７に示す固体撮像素子１Ａは、負電圧を生成して中間電圧生成回路２５に与える負電圧生成回路２９を備えている点で、図１に示した固体撮像素子１と異なっている。この場合、中間電圧生成回路２５は、ゲインの大きさに応じて、負電圧となる中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２を生成し得ることになる。
【０２０２】
また、垂直走査回路２１が画素回路ＰＮ，ＰＯＢに与える低電圧Ｌが、負電圧となるようにしてもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図２８は、本発明の実施形態に係る固体撮像素子の別の変形例の構成について示すブロック図である。
【０２０３】
図２８に示す固体撮像素子１Ｂは、負電圧を生成して中間電圧生成回路２５及び垂直走査回路２１に与える負電圧生成回路２９を備えている点で、図１に示した固体撮像素子１と異なっている。この場合、中間電圧生成回路２５は、ゲインの大きさに応じて、負電圧となる中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２を生成し得ることになる。また、垂直走査回路２１は、負電圧生成回路２８から与えられる負電圧を、上述の低電圧Ｌとして画素回路ＰＮ，ＰＯＢに対して与えることになる。
【０２０４】
これらの変形例のように、垂直走査回路２１が、画素回路ＰＮ，ＰＯＢに対して、中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２や低電圧Ｌとして負電圧（即ち、高電圧Ｈとは極性が異なる電圧）を与え得る構成にすると、転送ゲート１１や、排出トランジスタ１５のゲート下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０２０５】
なお、負電圧とした中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２や低電圧Ｌは、図２、図１１及び図１５に示す画素回路ＰＮ，ＰＯＢ内のどのトランジスタのゲート（トランジスタ１２〜１５のそれぞれのゲート、転送ゲート１１、第１転送ゲート１６、第２転送ゲート１７）に与えてもよい。特に、上述のように、少なくとも転送ゲート１１や、排出トランジスタ１５のゲートに対して負電圧を与える構成にすると、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になるため、好ましい。
【０２０６】
［２］  本発明の第３実施形態に係る固体撮像素子は、本発明の第２実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える転送ゲート１１に低電圧Ｌを与えて、転送ゲート１１がゲートを構成するトランジスタをオフ状態にし得るものである。また、本発明の第５実施形態に係る固体撮像素子は、本発明の第４実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える排出トランジスタ１５のゲートに低電圧Ｌを与えてオフ状態にし得るものである。これらと同様に、本発明の第１実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備えるリセットトランジスタ１３のゲートに対して低電圧Ｌを与えてオフ状態にし得るように構成してもよい。
【０２０７】
また、本発明の第８実施形態に係る固体撮像素子は、本発明の第７実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える排出トランジスタ１５のゲート１５Ｇに低電圧Ｌを与えてオフ状態にし得るものである。これと同様に、本発明の第６実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備える第２転送ゲート１７に対して低電圧Ｌを与えて、第２転送ゲート１７がゲートを構成するトランジスタをオフ状態にし得るように構成してもよい。また、これらと同様に、本発明の第９実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備えるリセットトランジスタ１３のゲートに対して低電圧Ｌを与えてオフ状態にし得るように構成してもよい。
【０２０８】
［３］  電荷Ｅの上限量を小さくし過ぎると、電荷Ｅを十分に蓄積することができなくなり、Ａ／Ｄ変換後のデータが最大値を取り得なくなってしまう。また、電荷Ｅの上限量を大きくし過ぎると、擬似スミアの抑制が困難になる。
【０２０９】
そこで、電荷Ｅの上限量の設定方法（即ち、中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２の設定方法）として、Ａ／Ｄ変換回路２３が設定されたゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷の下限量以上、かつ、当該下限量の１．５倍以下にすると、好ましい。
【０２１０】
この設定方法で電荷Ｅの上限量を設定すると、Ａ／Ｄ変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
【０２１１】
［４］  設定されるゲインと中間電圧生成回路２５が生成する中間電圧との関係は、ゲインが大きいほど中間電圧が大きくなる関係性が満たされる限り、どのような関係であってもよい。例えば、ゲインが増大するにつれて中間電圧が線形的または非線形的に増大する（即ち、電荷Ｅの上限量が線形的または非線形的に増大する）関係であってもよいし、ゲインが増大するにつれて中間電圧が階段状に増大する（即ち、電荷Ｅの上限量が階段状に増大する）関係であってもよい。
【０２１２】
［５］  図２に示す画素回路について、リセット電源線ＶＲが制御グループ毎に共通していると説明したが、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢで共通するように構成してもよいし、さらにリセット電源線ＶＲを共通電源線ＶＤと共通にしてもよい（リセットトランジスタ１３のドレインを共通電源線ＶＤに接続してもよい）。ただし、リセット電源線ＶＲを画素回路ＰＮ，ＰＯＢで共通にする場合は、図１１及び図１５に示したような選択トランジスタ１４を備える構成とする。
【０２１３】
また、図１１及び図１５に示す画素回路では、リセットトランジスタ１３のドレインが共通電源線ＶＤに接続されているが、リセットトランジスタ１３のドレインを共通電源線ＶＤとは別に設けたリセット電源線ＶＲに接続してもよいし、さらに制御グループ毎でリセット電源線ＶＲが共通するように構成してもよい（第１〜第３実施形態と同様、図２参照）。
【０２１４】
［６］  図２に示す画素回路が、図１１及び図１５に示す画素回路と同様に、選択トランジスタ１４を備える構成としてもよいし、選択トランジスタ１４及び排出トランジスタ１５を備える構成としてもよい。
【０２１５】
また、図１１及び図１５に示す画素回路が、図１１に示す画素回路と同様に、選択トランジスタ１４を備えない構成としてもよい。ただし、この場合、本発明の第１〜第３実施形態に係る固体撮像素子１と同様に、画素アレイ１０内の画素回路ＰＮ，ＰＯＢが制御グループ毎に順次動作するように構成したり（図４〜図１０参照）、選択トランジスタ１４に代わる信号の選択的な出力手段を備えたりするなどの変形を行うと、好ましい。
【０２１６】
［７］  図１、図２７及び図２８では、Ａ／Ｄ変換回路２３が、ランプ波生成回路２４が生成するランプ波を用いてＡ／Ｄ変換を行う構成について例示しているが、この構成は一例に過ぎず、Ａ／Ｄ変換回路２３はどのような方法でＡ／Ｄ変換を行ってもよい。ただし、図１、図２７及び図２８に示すような、Ａ／Ｄ変換におけるゲインを容易に変更することが可能な構成であると、好ましい。
【０２１７】
［８］  図１、図２７及び図２８では、画素アレイ１０の左端にのみＯＢ画素回路ＰＯＢ（遮光膜）が設けられる構成について例示しているが、この構成は一例に過ぎず、画素アレイ１０内のどのような位置にＯＢ画素回路ＰＯＢを設けてもよい。例えば、画素アレイ１０の両端（例えば、左端及び右端）にＯＢ画素回路ＰＯＢを設けてもよいし、画素アレイ１０の全周（例えば、左端、上端、右端及び下端）にＯＢ画素回路ＰＯＢを設けてもよい。
【０２１８】
また、図１、図２７及び図２８では、画素アレイ１０内において画素回路ＰＮ，ＰＯＢがマトリクス状に整列する（図中の上下方向及び左右方向に整列する）構成について例示しているが、この構成は一例に過ぎず、画素アレイ１０内において画素回路ＰＮ，ＰＯＢがどのように整列するようにしてもよい。例えば、画素アレイ１０内において、画素回路ＰＮ，ＰＯＢが図１、図２７及び図２８の斜め方向（例えば、図中の左右方向に対して±４５°となる方向）に整列するようにしてもよい。
【０２１９】
［９］  図１の左右方向に並ぶ同一行の画素回路ＰＮ，ＰＯＢが同一の制御グループに属する場合について例示して説明したが、この制御グループの設定方法は一例に過ぎず、どのような方法で制御グループを設定してもよい。例えば、隣接せず離間した画素回路ＰＮ，ＰＯＢが同一の制御グループに含まれるようにしてもよいし、複数行の画素回路が同一の制御グループに含まれるようにしてもよいし、行以外の所定の領域の画素回路が同一の制御グループに含まれるようにしてもよい。
【０２２０】
［１０］  Ａ／Ｄ変換回路が相関二重サンプリング後の差分に対してＡ／Ｄ変換をする場合について例示して説明したが、Ａ／Ｄ変換回路２３が、画素回路ＰＮ，ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されている状態で取得した出力信号線ＶＳの信号（電圧ＶｓＮ，ＶｓＯＢ）に対して、直接的にＡ／Ｄ変換を行ってもよい。
【０２２１】
［１１］  電子を生成して蓄積するとともに、それぞれの画素回路がＮチャネル型のＦＥＴを備える固体撮像素子について例示して説明したが、本発明が適用され得る固体撮像素子は、この例の限りではない。例えば、正孔を蓄積し、それぞれの画素回路がＰチャネル型のＦＥＴを備える固体撮像素子に対しても、本発明は適用可能である。ただし、それぞれの画素回路ＰＮ，ＰＯＢが備えるトランジスタに与える電圧の極性や大小関係は、上述の例と同様の動作が行われるようにするために、適用する形態に応じて適宜変更する。
【０２２２】
［１２］  上述した各実施形態に係る固体撮像素子は、矛盾しない限り、その特徴部分を組み合わせて実施することが可能である。
【０２２３】
例えば、本発明の第１及び第９実施形態に係る固体撮像素子は、浮遊拡散領域ＦＤが保持する電荷Ｅが上限量を超えないように制限する動作（第１上限量制限動作）を行うものであり、本発明の第２〜第５、第７及び第８実施形態に係る固体撮像素子は、フォトダイオードＰＤが蓄積する電荷Ｅが上限量を超えないように制限する動作（第２上限量制限動作）を行うものであり、本発明の第６実施形態に係る固体撮像素子は、メモリ領域ＭＥＭが蓄積する電荷Ｅが上限量を超えないように制限する動作（第３上限量制限動作）を行うものであるが、これらの動作の任意の組み合わせを同時に実行し得るように構成してもよい。
【０２２４】
＜＜電子情報機器＞＞
上述の固体撮像素子１，１Ａ，１Ｂを備えた、本発明の実施形態に係る電子情報機器の構成例について、図２９を参照して説明する。図２９は、本発明の実施形態に係る電子情報機器の構成例を示すブロック図である。なお、図２９に示す電子情報機器５０は、例えば、固体撮像素子１，１Ａ，１Ｂによる撮像機能が中心的な機能となるデジタルスチルカメラやデジタルビデオカメラのような撮像装置に限られず、固体撮像素子１，１Ａ，１Ｂによる撮像機能が従たる機能となり得る携帯電話やタブレット型端末、ノートパソコンなどの各種機器であってもよい。
【０２２５】
図２９に示すように、本発明の実施形態に係る電子情報機器５０は、上述の固体撮像素子１，１Ａ，１Ｂに相当する撮像部５１と、撮像部５１上に光学像を結像するための光学部品（例えば、レンズや絞りなど）によって構成される光学系５２と、撮像部５１が生成するデータに対する各種処理（例えば、デモザイキングなど）を行って画像データを生成するＤＳＰ（Digital Signal Processor）などによって構成されるデータ処理部５３と、データ処理部５３がデータを処理する際にデータを記憶するフレームメモリ５４と、データ処理部５３が生成した画像データや操作用の画像などを表示する表示装置５５と、データ処理部５３が生成した画像データを必要に応じて記録する記録部５６と、ユーザの操作を受け付けるためのボタンやタッチパネルなどから構成される操作部５７と、電子情報機器５０が動作するための電力を供給する電源部５８と、電子情報機器５０の動作を制御する制御部５９と、上述の各部を接続するバス６０と、を備える。
【０２２６】
なお、固体撮像素子１，１Ａ，１Ｂにおける制御回路２６の一部または全部を、電子情報機器５０の制御部５９の一部としてもよい。また、オフセット補正処理を、撮像部５１（固体撮像素子１，１Ａ，１Ｂのオフセット補正処理回路２８）ではなく、データ処理部５３で行ってもよい。
【０２２７】
また、図２９に示す電子情報機器５０は、固体撮像素子１，１Ａ，１Ｂの適用例の１つに過ぎない。上述の固体撮像素子１，１Ａ，１Ｂは、電子情報機器５０とは異なる構成の電子情報機器に対しても、適用可能である。
【０２２８】
＜＜まとめ＞＞
本発明の実施形態に係る固体撮像素子１，１Ａ，１Ｂは、例えば以下のように把握され得る。
【０２２９】
本発明の実施形態に係る固体撮像素子１，１Ａ，１Ｂは、光電変換により電荷Ｅを生成して蓄積する光電変換部ＰＤと、前記光電変換部ＰＤから転送される電荷Ｅを保持する浮遊拡散部ＦＤと、前記光電変換部ＰＤが蓄積する電荷Ｅを前記浮遊拡散部ＦＤに転送する転送部１１と、前記浮遊拡散部ＦＤが保持する電荷量に対応した信号を出力する出力部１２と、前記浮遊拡散部ＦＤが保持する電荷Ｅを外部に排出するリセット部１３と、を各別に備える複数の画素回路部ＰＮ，ＰＯＢと、前記出力部１２が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部２３と、を備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送されて保持される電荷Ｅが、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されている。
【０２３０】
この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤから浮遊拡散部ＦＤに転送されて保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散部ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
【０２３１】
さらに、この固体撮像素子１，１Ａ，１Ｂでは、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散部ＦＤで保持される電荷Ｅの上限量を小さくして擬似スミアを十分に抑制する。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
【０２３２】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記浮遊拡散部ＦＤが保持する電荷Ｅが、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部ＰＤが蓄積する電荷Ｅが、前記上限量を超えないように制限する第２上限量制限動作と、の少なくとも一方を行うように構成されている。
【０２３３】
この固体撮像素子１，１Ａ，１Ｂでは、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２３４】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記光電変換部ＰＤから転送される電荷Ｅを前記浮遊拡散部ＦＤに転送する前に一時的に保持する電荷保持部ＭＥＭを、さらに備え、前記転送部は、前記光電変換部ＰＤが蓄積する電荷Ｅを前記電荷保持部ＭＥＭに転送する第１転送部１６と、前記電荷保持部ＭＥＭが保持する電荷Ｅを前記浮遊拡散部ＦＤに転送する第２転送部１７と、を備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記浮遊拡散部ＦＤが保持する電荷Ｅが、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部ＰＤが蓄積する電荷Ｅが、前記上限量を超えないように制限する第２上限量制限動作と、前記電荷保持部ＭＥＭが保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、の少なくとも１つを行うように構成されている。
【０２３５】
この固体撮像素子１，１Ａ，１Ｂでは、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２３６】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記転送部１１が、前記上限量を超える電荷Ｅを前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送し、前記リセット部１３が、前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送される電荷Ｅを排出することで、前記第２上限量制限動作を行うように構成されている。
【０２３７】
特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ１１，Ｍ１２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記転送部１１が、前記第１電圧Ｈが与えられるならばオン状態になり、前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタの制御端子１１を構成し、前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧Ｍ１１，Ｍ１２が与えられる。
【０２３８】
この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２３９】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記第２転送部１７が、前記上限量を超える電荷Ｅを前記電荷保持部ＭＥＭから前記浮遊拡散部ＦＤに転送し、前記リセット部１３が、前記電荷保持部ＭＥＭから前記浮遊拡散部ＦＤに転送される電荷Ｅを排出することで、前記第３上限量制限動作を行うように構成されている。
【０２４０】
特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ３１，Ｍ３２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記第２転送部１７が、前記第１電圧Ｈが与えられるならばオン状態になり、前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第３上限量制限動作を行う際に、前記第２転送部１７に前記中間電圧Ｍ３１，Ｍ３２が与えられる。
【０２４１】
この固体撮像素子１，１Ａ，１Ｂでは、電荷蓄積部ＭＥＭで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２４２】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記リセット部１３が、前記上限量を超える電荷Ｅを前記浮遊拡散部ＦＤから排出し、前記転送部１１が、前記光電変換部ＰＤが蓄積する電荷Ｅを前記浮遊拡散部ＦＤに転送することで、前記第１上限量制限動作を行うように構成されている。
【０２４３】
特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ１，Ｍ２，Ｍ５１，Ｍ５２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記リセット部１３が、制御端子に前記第１電圧Ｈが与えられるならばオン状態になり、前記制御端子に前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタ１３を備え、前記第１上限量制限動作を行う際に、前記リセット部１３が備える前記トランジスタの前記制御端子に前記中間電圧Ｍ１，Ｍ２，Ｍ５１，Ｍ５２が与えられる。
【０２４４】
この固体撮像素子１，１Ａ，１Ｂでは、浮遊拡散部ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２４５】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記光電変換部ＰＤが蓄積する電荷Ｅを外部に排出する排出部１５を備えており、前記排出部１５が、前記上限量を超える電荷Ｅを前記光電変換部ＰＤから排出することで、前記第２上限量制限動作を行うように構成されている。
【０２４６】
特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記排出部１５が、制御端子に前記第１電圧Ｈが与えられるならばオン状態になり、前記制御端子に前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタ１５を備え、前記第２上限量制限動作を行う際に、前記トランジスタ１５の前記制御端子に前記中間電圧Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２が与えられる。
【０２４７】
この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
【０２４８】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、全ての前記トランジスタ（トランジスタ１３，１５、転送ゲート１１がゲートを構成するトランジスタ、第２転送ゲート１７がゲートを構成するトランジスタ）は、前記第１電圧Ｈと、前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２と、前記第２電圧Ｌと、が前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に対して選択的に与えられるように構成されている。
【０２４９】
この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、光電変換部ＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、光電変換部ＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０２５０】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、遮光されている前記画素回路部ＰＯＢが出力する信号に対して前記Ａ／Ｄ変換部２３が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部ＰＮが出力する信号に対して前記Ａ／Ｄ変換部２３が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部２８を、さらに備える。
【０２５１】
この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤから浮遊拡散部ＦＤに転送されて保持される電荷の上限量を制限したことで低減されたが残存した擬似スミアを、オフセット補正処理によってさらに低減または消滅させることが可能になる。
【０２５２】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記トランジスタの前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に前記第２電圧Ｌが与えられる期間と、前記トランジスタの前記制御端子に前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２が与えられる期間と、を合計した期間のうち、前記トランジスタの前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に前記第２電圧Ｌが与えられる期間が９割以上を占める。
【０２５３】
この固体撮像素子１，１Ａ，１Ｂでは、第２電圧Ｌの代わりに中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
【０２５４】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記第２電圧Ｌの極性が、前記第１電圧Ｈの極性と異なる。
【０２５５】
この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、フォトダイオードＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０２５６】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記中間電圧生成部２５が、前記ゲインの大きさに応じて、前記第１電圧Ｈの極性とは異なる極性の前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２〜Ｍ５１，Ｍ５２を生成することがある。
【０２５７】
この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、フォトダイオードＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
【０２５８】
また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記上限量が、前記Ａ／Ｄ変換部２３が前記ゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷Ｅの下限量以上、かつ、当該下限量の１．５倍以下である。
【０２５９】
この固体撮像素子１，１Ａ，１Ｂでは、Ａ／Ｄ変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
【０２６０】
また、本発明の実施形態に係る電子情報機器５０は、上記の固体撮像素子１，１Ａ，１Ｂを備える。
【産業上の利用可能性】
【０２６１】
本発明は、ＣＭＯＳイメージセンサ等の増幅型イメージセンサに代表される固体撮像素子と、当該固体撮像素子を備えた電子情報機器に適用可能である。
【符号の説明】
【０２６２】
１，１Ａ，１Ｂ  固体撮像素子
１０    画素アレイ
１１    転送ゲート（転送部）
１２    出力トランジスタ（出力部）
１３    リセットトランジスタ（リセット部）
１４    選択トランジスタ
１５    排出トランジスタ（排出部）
１５Ｇ  ゲート
１５Ｄ  ドレイン
１６    第１転送ゲート（第１転送部）
１７    第２転送ゲート（第２転送部）
２１    垂直走査回路
２２    画素電源レギュレータ
２３    Ａ／Ｄ変換回路（Ａ／Ｄ変換部）
２４    ランプ波生成回路
２５    中間電圧生成回路（中間電圧生成部）
２６    制御回路
２７    水平走査回路
２８    オフセット補正処理回路（オフセット補正処理部）
２９    負電圧生成回路
５０    電子情報機器
５１    撮像部
５２    光学系
５３    データ処理部
５４    フレームメモリ
５５    表示部
５６    記録部
５７    操作部
５８    電源部
５９    制御部
６０    バス
ＰＮ    有効画素回路（画素回路部）
ＰＯＢ    ＯＢ画素回路（画素回路部）
ＰＤ    フォトダイオード（光電変換部）
Ｂ      埋込領域
ＦＤ    浮遊拡散領域（浮遊拡散部）
ＭＥＭ  メモリ領域（電荷保持部）
ＴＸ    転送制御線
ＴＲＸ  第１転送制御線
ＴＲＧ  第２転送制御線
ＲＳＴ  リセット制御線
ＳＥＬ  選択制御線
ＯＦＧ  排出制御線
ＶＲ    リセット電源線
ＶＤ    共通電源線
ＶＳ    信号出力線
Ｓ      基板
Ｗ      ウェル
Ｘ      ゲート絶縁膜
Ｈ      高電圧（第１電圧）
Ｌ      低電圧（第２電圧）
Ｍ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２  中間電圧
Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２  中間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【国際調査報告】
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