(57)【要約】  ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置。
2015098225.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置。
【請求項２】
前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３〜５．０の範囲である、請求項１に記載の半導体装置。
【請求項３】
前記エレクトライドの薄膜は、２．０×１０１７ｃｍ−３以上の電子密度を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記エレクトライドの薄膜の厚さは、１００ｎｍ以下である、請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記非晶質シリコン層は、前記ソース電極と前記ゲート電極の間に配置され、または
前記非晶質シリコン層は、前記ソース電極よりも前記ゲート電極から遠い側に配置される、請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置の製造方法であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップ
を有することを特徴とする半導体装置の製造方法。
【請求項７】
さらに、
（ａ）基板上に非晶質シリコン層を形成するステップと、
（ｂ）ソース電極およびドレイン電極を形成するステップと、
（ｃ）ゲート電極を形成するステップと、
を有し、
前記（ａ）のステップと前記（ｂ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
【請求項８】
さらに、
（ａ）基板上にソース電極およびドレイン電極を形成するステップと、
（ｂ）非晶質シリコン層を形成するステップと、
（ｃ）ゲート電極を形成するステップと、
を有し、
前記（ａ）のステップと前記（ｂ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
【請求項９】
さらに、
（ａ）基板上にゲート電極を形成するステップと、
（ｂ）非晶質シリコン層を形成するステップと、
（ｃ）ソース電極およびドレイン電極を形成するステップと、
を有し、
前記（ｂ）のステップと前記（ｃ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
【請求項１０】
さらに、
（ａ）基板上にゲート電極を形成するステップと、
（ｂ）ソース電極およびドレイン電極を形成するステップと、
（ｃ）非晶質シリコン層を形成するステップと、
を有し、
前記（ｂ）のステップと前記（ｃ）のステップの間に、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップを実施する、請求項６に記載の製造方法。
【請求項１１】
前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３〜５．０の範囲である、請求項６乃至１０のいずれか一つに記載の製造方法。
【請求項１２】
前記エレクトライドの薄膜は、２．０×１０１７ｃｍ−３以上の電子密度を有する、請求項６乃至１１のいずれか一つに記載の製造方法。
【請求項１３】
前記エレクトライドの薄膜の厚さは、１００ｎｍ以下である、請求項６乃至１２のいずれか一つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、絶縁基板上にソース、ドレインおよびゲート等の各電極、ならびに半導体層を成膜することにより構成された薄膜トランジスタ等の半導体装置が注目されている（例えば、特許文献１）。そのような半導体装置は、例えば、電気光学装置のような各種電子デバイス等に適用することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述のような半導体装置においては、さらなる高性能化および高機能化のため、ソース電極と半導体層の間、およびドレイン電極と半導体層の間における接触抵抗のさらなる低減が求められている。【０００５】
本発明は、このような背景に鑑みなされたものであり、本発明では、従来に比べて、高性能化および高機能化が図られた半導体装置を提供することを目的とする。また、本発明では、そのような半導体装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置が提供される。【０００７】
ここで、本発明による半導体装置では、前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３〜５．０の範囲であっても良い。【０００８】
また、本発明による半導体装置において、前記エレクトライドの薄膜は、２．０×１０１７ｃｍ−３以上の電子密度を有しても良い。【０００９】
また、本発明による半導体装置において、前記エレクトライドの薄膜の厚さは、１００ｎｍ以下であっても良い。【００１０】
また、本発明による半導体装置において、前記非晶質シリコン層は、前記ソース電極と前記ゲート電極の間に配置され、または
前記非晶質シリコン層は、前記ソース電極よりも前記ゲート電極から遠い側に配置されても良い。【００１１】
さらに、本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置の製造方法であって、
（１）前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を形成するステップ
を有することを特徴とする半導体装置の製造方法が提供される。【００１２】
ここで、本発明による製造方法は、さらに、
（ａ）基板上に非晶質シリコン層を形成するステップと、
（ｂ）ソース電極およびドレイン電極を形成するステップと、
（ｃ）ゲート電極を形成するステップと、
を有し、
前記（１）のステップは、前記（ａ）のステップと前記（ｂ）のステップの間に、実施されても良い。【００１３】
また、本発明による製造方法は、さらに、
（ａ）基板上にソース電極およびドレイン電極を形成するステップと、
（ｂ）非晶質シリコン層を形成するステップと、
（ｃ）ゲート電極を形成するステップと、
を有し、
前記（１）のステップは、前記（ａ）のステップと前記（ｂ）のステップの間に、実施されても良い。【００１４】
また、本発明による製造方法は、さらに、
（ａ）基板上にゲート電極を形成するステップと、
（ｂ）非晶質シリコン層を形成するステップと、
（ｃ）ソース電極およびドレイン電極を形成するステップと、
を有し、
前記（１）のステップは、前記（ｂ）のステップと前記（ｃ）のステップの間に、実施されても良い。【００１５】
また、本発明による製造方法は、さらに、
（ａ）基板上にゲート電極を形成するステップと、
（ｂ）ソース電極およびドレイン電極を形成するステップと、
（ｃ）非晶質シリコン層を形成するステップと、
を有し、
前記（１）のステップは、前記（ｂ）のステップと前記（ｃ）のステップの間に、実施されても良い。【００１６】
また、本発明による製造方法では、前記エレクトライドの薄膜において、アルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３〜５．０の範囲であっても良い。【００１７】
また、本発明による製造方法において、前記エレクトライドの薄膜は、２．０×１０１７ｃｍ−３以上の電子密度を有しても良い。【００１８】
また、本発明による製造方法において、前記エレクトライドの薄膜の厚さは、１００ｎｍ以下であっても良い。【００１９】
なお、本願において、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライド」を、単に「非晶質酸化物のエレクトライド」とも称し、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜」を単に「エレクトライドの薄膜」とも称する。
【発明の効果】
【００２０】
本発明では、従来に比べて、高性能化および高機能化が図られた半導体装置を提供することができる。また、本発明では、そのような半導体装置を製造する方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】従来の半導体装置の構成を概略的に示した断面図である。
【図２】非晶質酸化物のエレクトライドの概念的な構造を示した模式図である。
【図３】本発明の一実施例による半導体装置の構成を概略的に示した断面図である。
【図４】トップゲート構造−ボトムコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。
【図５】ボトムゲート構造−トップコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。
【図６】ボトムゲート構造−ボトムコンタクト方式で構成された本発明による半導体装置の一例を模式的に示した断面図である。
【図７】本発明の一実施例による半導体装置を製造する際のフローの一例を模式的に示した図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して、本発明の一実施形態について詳しく説明する。
【００２３】
まず、本発明の特徴をより良く理解するため、図１を参照して、従来の半導体装置の構成について簡単に説明する。
【００２４】
図１には、従来の半導体装置の概略的な断面を示す。
【００２５】
図１に示すように、従来の半導体装置１は、基板１０と、非晶質シリコン層５と、ソース電極２０と、ドレイン電極２２と、ゲート電極２４とを有する。
【００２６】
非晶質シリコン層５は、基板１０の上部に配置され、ソース電極２０およびドレイン電極２２は、非晶質シリコン層５の上部に配置される。ソース電極２０およびドレイン電極２２の上部には、ゲート絶縁層３０を介して、ゲート電極２４が配置される。
【００２７】
このような半導体装置１は、例えば、液晶パネルや電子ペーパーなどのような電気光学装置、および発光表示装置等に利用することができる。
【００２８】
ここで、従来の半導体装置１においては、さらなる高性能化および高機能化のため、ソース電極２０と非晶質シリコン層５の界面、およびドレイン電極１１と非晶質シリコン層５の界面における接触抵抗の低減が求められている。この界面での接触抵抗が大きくなると、半導体装置１の動作特性が低下するためである。
【００２９】
一般に、金属製のソース電極２０／ドレイン電極２２と、非晶質シリコン層５の界面での接触抵抗を抑制する際には、オーミック接合を利用することが効果的である。オーミック接合とは、非晶質シリコン層側に空間電荷層が形成されないようにして、金属と半導体を接合させた状態を意味し、この場合、金属／半導体界面に、整流性は生じなくなる（すなわち、電子は両方向に流れる）。
【００３０】
しかしながら、金属製のソース電極２０／ドレイン電極２２と非晶質シリコン層５との界面に、そのようなオーミック接合を発現させるためには、ソース電極２０／ドレイン電極２２の仕事関数を、非晶質シリコン層５の仕事関数よりも小さくする必要がある。しかしながら、通常、そのような仕事関数を有する金属材料は、あまり多くはない。また、仕事関数の低い金属は活性であり反応性が高く、他の成分と容易に反応層を形成するため、低仕事関数の金属と非晶質シリコン層とを直接接合させることが難しかった。このため、このような対応では、ソース電極２０／ドレイン電極２２の材質が大きく制限されてしまうという問題が生じる。
【００３１】
一方、金属製のソース電極２０／ドレイン電極２２の仕事関数が、非晶質シリコン層５よりも大きい場合には、金属／非晶質シリコンの界面に、ショットキー障壁が形成される。この場合、非晶質シリコン側に生じる空間電荷層をできるだけ薄くして、トンネル効果によって接触抵抗を抑制することが考えられる。しかしながら、空間電荷層を薄くするためには、非晶質シリコン層内のキャリア密度を著しく高める必要がある。従って、この方法も、現実的な対応策にはならない場合がある。
【００３２】
これに対して、本発明では、ソース電極、ドレイン電極、ゲート電極および非晶質シリコン層を有する半導体装置であって、
前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を有することを特徴とする半導体装置が提供される。
【００３３】
本発明による半導体装置は、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜が配置されるという特徴を有する。
【００３４】
ここで、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜は、半導体的な電気的特性を示し、仕事関数が比較的低いという特徴を有する。例えば、この薄膜の仕事関数は、２．４ｅＶ〜４．５ｅＶの範囲（例えば２．８ｅＶ〜３．２ｅＶ）である。また、この薄膜は、電子密度が高いという特徴を有する。薄膜の電子密度は、例えば、２．０×１０１７ｃｍ−３〜２．３×１０２１ｃｍ−３の範囲である。
【００３５】
本発明による半導体装置では、このような薄膜の存在により、前記ソース電極および前記ドレイン電極の片方または双方と前記非晶質シリコン層との間における接触抵抗を、有意に低下させることができる。このため、本発明では、従来に比べて高い動作特性を有する半導体装置を提供することができる。
【００３６】
本発明は、非晶質シリコン層の仕事関数よりソース電極の仕事関数およびドレイン電極の仕事関数が大きい場合に、より効果を奏する。
【００３７】
上述の通り、非晶質シリコン層よりもソース電極およびドレイン電極の仕事関数を低くすることで、オーミック接合を発現させることができる。しかし、仕事関数の低い金属は活性であり反応性が高く、他の成分と容易に反応層を形成するため、オーミック接合を発現させることが難しかった。本発明に係るエレクトライドの薄膜は、低い仕事関数を有しているにも関わらず、高い化学的耐久性を有しており、さらに高いキャリア密度（電子密度）を有している。そのため、非晶質シリコン層とエレクトライドの薄膜との間にオーミック接合を発現させることができ、ソース電極およびドレイン電極（金属）との間にトンネル効果を発現させることができる。その結果、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間における接触抵抗を有意に低下させることができ、従来に比べて高性能な半導体装置を提供することができる。
【００３８】
エレクトライドの薄膜の仕事関数は、非晶質シリコン層の仕事関数よりも小さいことが好ましい。非晶質シリコン層の仕事関数とエレクトライドの薄膜の仕事関数の差は、０超ｅＶ〜３．０ｅＶが好ましく、０．１ｅＶ〜２．５ｅＶがより好ましく、０．５ｅＶ〜２．０ｅＶがさらに好ましい。このような仕事関数の差を有することで、容易にオーミック接合を発現させることができ、接触抵抗を有意に低減させることができる。
【００３９】
例えば、非晶質シリコン層の仕事関数は、４．２ｅＶである。ソース電極およびドレイン電極としてアルミニウム（Ａｌ）を適用するとき、Ａｌからなるソース電極およびドレイン電極の仕事関数は４．１ｅＶである。この場合、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層とを直接接合させると、反応層を生じオーミック接合は発現させにくい。これに対して、本発明では、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜が配置される。このエレクトライドの薄膜の仕事関数は、２．４ｅＶ〜４．５ｅＶの範囲であり、例えば２．８ｅＶ〜３．２ｅＶの範囲とすることができ、非晶質シリコン層の仕事関数と比較して充分低くすることができる。しかも、このエレクトライドの薄膜は化学的に安定なため反応層を形成しにくい。また、ソース電極およびドレイン電極（金属）とエレクトライドの薄膜の界面においては、エレクトライドの薄膜の電子密度が高いため、トンネル効果により接触抵抗が低下される。このため、オーミック接合を発現させることが容易となり、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間の接触抵抗を低下させることができる。その結果、従来より高性能な半導体装置を提供することができる。
【００４０】
また、エレクトライドの薄膜における電子親和力と仕事関数の差をΔＦとし、非晶質シリコン層における電子親和力と仕事関数の差をΔＢとした場合に、ΔＦとΔＢとの差が０に近いことが好ましい。例えば、ΔＦとΔＢとの差の絶対値は０．５以下が好ましく、０．３以下がより好ましく、０がさらに好ましい。ΔＦとΔＢとの差の絶対値を極力小さくすることで、非晶質シリコン層とエレクトライドの薄膜を接合したときに、それぞれの伝導帯の底のエネルギー準位が揃うため、非晶質シリコン層とエレクトライドの薄膜との間の接触抵抗を低くすることが可能となる。エレクトライドの薄膜は、電子親和力が約２．５ｅＶであり、仕事関数が約３．０ｅＶである場合は、ΔＦは約０．５ｅＶである。非晶質シリコン層は、電子親和力が約３．９ｅＶであり、仕事関数が約４．２ｅＶ〜４．８ｅＶである場合は、ΔＢは０．３ｅＶ〜０．９ｅＶである。この場合、ΔＦとΔＢとの差は約０．４以下となり、非常に低い接触抵抗とすることができる。非晶質シリコン層とエレクトライドの薄膜との間の接触抵抗を低下させることで、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間の接触抵抗を低下させることができる。その結果、従来より高性能な半導体装置を提供することができる。
【００４１】
エレクトライドの薄膜は、高いイオン化ポテンシャルを有しても良い。このエレクトライドの薄膜のイオン化ポテンシャルは７．０ｅＶ〜９．０ｅＶであっても良く、７．５ｅＶ〜８．５ｅＶであっても良い。
【００４２】
また、エレクトライドの薄膜のイオン化ポテンシャルが、非晶質シリコン層のイオン化ポテンシャルよりも大きいことが好ましい。エレクトライドの薄膜と非晶質シリコン層のイオン化ポテンシャルの差は、１．１ｅＶ〜３．５ｅＶであっても良く、１．３ｅＶ〜３．３ｅＶであっても良く、１．６ｅＶ〜３．０ｅＶであっても良い。
【００４３】
また、エレクトライドの薄膜のイオン化ポテンシャルと仕事関数の差が、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差よりも大きいことが、より好ましい。例えば、エレクトライドの薄膜のイオン化ポテンシャル（ＩＰ）と仕事関数（ＷＦ）の差（ＩＰ−ＷＦ）を、ΔＥとする。非晶質シリコン層のイオン化ポテンシャル（ＩＰ）と仕事関数（ＷＦ）の差を、ΔＡとする。この両者の差（ΔＥ−ΔＡ）は、１．３ｅＶ〜５．８ｅＶが好ましく、２．０ｅＶ〜５．０ｅＶがより好ましく、２．５ｅＶ〜４．５ｅＶが特に好ましい。
【００４４】
例えば、本発明の半導体装置が薄膜電界効果型トランジスタの場合、トランジスタのオフ時（ゲート電圧が０、またはゲート電圧として負の電圧が印加される場合）にソース電極へホールが伝導し、オフ電流（リーク電流）が生じる場合がある。オフ電流の発生は、消費電力の増加などを引き起こすおそれがある。
【００４５】
しかし、上述のようにエレクトライドの薄膜が高いイオン化ポテンシャルを有し、さらに非晶質シリコン層に対してイオン化ポテンシャルが充分に大きく、特に非晶質シリコン層に対してイオン化ポテンシャルと仕事関数の差が充分に大きいと、優れたホールブロック効果が得られる。これは、上述のエレクトライドの薄膜のイオン化ポテンシャルの差（ΔＥ）と、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差（ΔＡ）と、の差（ΔＥ−ΔＡ）が、ホール伝導におけるエネルギー障壁となるからである。充分高いエネルギー障壁を有することで、ホール伝導をブロックでき、オフ電流を抑制することが可能となる。
【００４６】
なお、図１に示すような従来の半導体装置１において、ソース電極２０およびドレイン電極２２の片方または双方と非晶質シリコン層５との間に、ｎ型不純物元素を高濃度にドーピングした非晶質シリコン層（ｎ＋非晶質シリコン層）を設けた構成が知られている。ｎ＋非晶質シリコン層は、不純物元素のドーピング濃度に応じて、不純物元素がドーピングされていない非晶質シリコン層よりも仕事関数が小さくなるが、イオン化ポテンシャル自体は変わらない。そのため、エネルギー障壁（ｎ＋非晶質シリコン層のイオン化ポテンシャルと仕事関数の差と、非晶質シリコン層のイオン化ポテンシャルと仕事関数の差と、の差）は高くとも０．５ｅＶ程度にしかできない。
【００４７】
これに対して、ソース電極およびドレイン電極の片方または双方と非晶質シリコン層との間に、上述のような高いイオン化ポテンシャルを有するエレクトライドの薄膜を配置することで、よりオフ電流を低減することが可能となる。
【００４８】
（用語の定義について）
ここで、本発明による半導体装置に含まれる、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜」に関連する用語について説明しておく。
【００４９】
（非晶質酸化物のエレクトライド）
本願において、「カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライド」、すなわち「非晶質酸化物のエレクトライド」は、カルシウム原子、アルミニウム原子および酸素原子から構成される非晶質を溶媒とし、電子を溶質とする溶媒和からなる非晶質固体物質を意味する。非晶質酸化物中の電子は、陰イオンとして働く。電子はバイポーラロンとして存在しても良い。
【００５０】
図２には、非晶質酸化物のエレクトライドの構造を概念的に示す。
【００５１】
図２に示すように、非晶質酸化物のエレクトライド７０は、カルシウム原子、アルミニウム原子および酸素原子から構成される非晶質からなる溶媒７２中に、バイポーラロン７４と呼ばれる特徴的な部分構造が分散された状態で存在する。バイポーラロン７４は、２つのケージ７６が隣接し、さらにそれぞれのケージ７６に、電子（溶質）７８が包摂されて構成されている。ただし、非晶質酸化物の状態は上記に限られず、ひとつのケージ７６に２つの電子（溶質）７８が包接されてもよい。また、これらのケージが複数凝集した状態でもよく、凝集したケージは微結晶とみなすこともできるため、非晶質中に微結晶が含まれた状態も本発明において非晶質とみなす。
【００５２】
本発明において、非晶質酸化物のエレクトライドは、バイポーラロンのケージ構造が保持される範囲で、カルシウム原子、アルミニウム原子、酸素原子のほかに、Ｓｒ、Ｍｇ、Ｂａ、Ｓｉ、Ｇｅ、Ｇａ、Ｉｎ、およびＢからなる群から選択される１以上の原子を含んでいても良い。また、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択される１以上の原子、Ｌｉ、Ｎａ、およびＫからなる群から選択される１以上の原子、またはＣｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、およびＹｂからなる群から選択される１以上の原子を含んでいても良い、
また、本発明において、非晶質酸化物のエレクトライドは、２つのケージに包接されている２つの電子が、他の陰イオンに置換された化合物であっても良い。他の陰イオンとしては、例えば、Ｈ−、Ｈ２−、Ｈ２−、Ｏ−、Ｏ２−、ＯＨ−、Ｆ−、Ｃｌ−、およびＳ２−からなる群から選択される１以上の陰イオンが挙げられる。
【００５３】
（エレクトライドの薄膜）
エレクトライドの薄膜は、半導体的な電気的特性を示し、低い仕事関数を有する。仕事関数は２．４ｅＶ〜４．５ｅＶであっても良く、２．８ｅＶ〜３．２ｅＶであることが好ましい。また、エレクトライドの薄膜は、高いイオン化ポテンシャルを有する。イオン化ポテンシャルは７．０ｅＶ〜９．０ｅＶであっても良く、７．５ｅＶ〜８．５ｅＶであっても良い。
【００５４】
バイポーラロンは、光子エネルギーが１．５５ｅＶ〜３．１０ｅＶの可視光の範囲では光吸収がほとんどなく、４．６ｅＶ付近で光吸収を示す。従って、本発明によるエレクトライドの薄膜は、可視光において透明である。また、薄膜サンプルの光吸収特性を測定し、４．６ｅＶ付近の光吸収係数を測定することにより、薄膜サンプル中にバイポーラロンが存在するかどうか、すなわち薄膜サンプルが非晶質酸化物のエレクトライドを有するかどうかを確認することができる。
【００５５】
本発明では、エレクトライドの薄膜におけるアルミニウム原子とカルシウム原子のモル比（Ｃａ／Ａｌ）は、０．３〜５．０の範囲が好ましい。０．３以上であると、高い電子密度を保持できる。また、５．０以下であると、薄膜の耐久性に優れる。０．５５〜１．２の範囲がより好ましく、０．６〜１．００の範囲が特に好ましい。薄膜の組成分析は、ＸＰＳ法、ＥＰＭＡ法またはＥＤＸ法等により行うことができる。膜厚が１００ｎｍ以下の場合はＸＰＳ法、５０ｎｍ以上の場合はＥＰＭＡ法、３μｍ以上の場合はＥＤＸ法による分析が可能である。
【００５６】
本発明におけるエレクトライドの薄膜は、Ｘ線回折の測定をすると、ピークは観察されず、ハローのみが観察される。本発明では、エレクトライドの薄膜は、微結晶を含んでいても良い。薄膜内に微結晶が含有されているか否かは、例えば薄膜の断面ＴＥＭ（透過型電子顕微鏡）写真などから判断される。結晶状態における組成は、１２ＣａＯ・７Ａｌ２Ｏ３、ＣａＯ・Ａｌ２Ｏ３、３ＣａＯ・Ａｌ２Ｏ３等で表わされる。
【００５７】
本発明では、エレクトライドの薄膜において、前記４．６ｅＶの位置での光吸収値は、１００ｃｍ−１以上であっても良く、２００ｃｍ−１以上であっても良い。
【００５８】
本発明では、エレクトライドの薄膜は、電子密度が２．０×１０１７ｃｍ−３以上２．３×１０２１ｃｍ−３以下の範囲で電子を含むことが好ましい。電子密度は、１．０×１０１８ｃｍ−３以上がより好ましく、１×１０１９ｃｍ−３以上がさらに好ましく、１×１０２０ｃｍ−３以上が特に好ましい。
【００５９】
なお、エレクトライドの薄膜の電子密度は、ヨウ素滴定法により測定することができる。ちなみに、エレクトライドの薄膜におけるバイポーラロンの密度は、測定された電子密度を１／２倍することにより算定することができる。
【００６０】
このヨウ素滴定法は、５ｍｏｌ／ｌのヨウ素水溶液中にエレクトライドの薄膜のサンプルを浸漬し、塩酸を加えて溶解させた後、この溶液中に含まれる未反応ヨウ素の量を、チオ硫酸ナトリウムで滴定検出する方法である。この場合、サンプルの溶解により、ヨウ素水溶液中のヨウ素は、以下の反応によりイオン化する：
Ｉ２＋２ｅ−→２Ｉ−      （１）式
また、チオ硫酸ナトリウムでヨウ素水溶液を滴定した場合、
２Ｎａ２Ｓ２Ｏ３＋Ｉ２→２ＮａＩ＋Ｎａ２Ｓ４Ｏ６      （２）式
の反応により、未反応のヨウ素がヨウ化ナトリウムに変化する。最初の溶液中に存在するヨウ素量から、（２）式で滴定検出されたヨウ素量を差し引くことにより、（１）式の反応で消費されたヨウ素量が算定される。これにより、エレクトライドの薄膜のサンプル中の電子密度を測定することができる。
【００６１】
本発明では、エレクトライドの薄膜の膜厚は、これに限られるものではないが、例えば、１００ｎｍ以下であっても良く、１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましい。０．５ｎｍ以上であっても良い。
【００６２】
エレクトライドの薄膜は、ケージ中の電子のホッピング伝導により、導電性を有する。本発明によるエレクトライドの薄膜の室温での直流電気伝導率は、１０−１１Ｓ・ｃｍ−１〜１０−１Ｓ・ｃｍ−１であっても良く、また、１０−７Ｓ・ｃｍ−１〜１０−３Ｓ・ｃｍ−１であっても良い。
【００６３】
エレクトライドの薄膜は、バイポーラロン７４のほかに、部分構造として、酸素欠損に電子が一つ捕獲された、Ｆ＋センターを有することがある。Ｆ＋センターは複数のＣａ２＋イオンに１つの電子が取り囲まれて構成されており、ケージは有さない。Ｆ＋センターは３．３ｅＶを中心として、１．５５ｅＶ〜３．１０ｅＶの可視光の範囲で光吸収を有する。
【００６４】
Ｆ＋センターの濃度が５×１０１８ｃｍ−３未満であると、薄膜の透明性が高まるため、好ましい。Ｆ＋センターの濃度が、１×１０１８ｃｍ−３以下であるとより好ましく、１×１０１７ｃｍ−３以下であるとさらに好ましい。なお、Ｆ＋センターの濃度は、ＥＳＲにおける、ｇ値１．９９８の信号強度により測定できる。
【００６５】
エレクトライドの薄膜において、４．６ｅＶの光子エネルギー位置における光吸収係数に対する、３．３ｅＶの位置における光吸収係数の比は、０．３５以下であっても良い。
【００６６】
エレクトライドの薄膜は、多結晶薄膜と比較して、結晶粒界を有さないため、平坦性に優れている。本発明によるエレクトライドの薄膜の表面の自乗平均面粗さ（ＲＭＳ）は、０．１ｎｍ〜１０ｎｍであっても良く、また、０．２ｎｍ〜５ｎｍであっても良い。ＲＭＳが２ｎｍ以下であると、素子の特性が向上するため、より好ましい。また、ＲＭＳが１０ｎｍ以上であると素子の特性が低下するおそれがあるため、研磨工程などを追加する必要が生じる。上記のＲＭＳは、たとえば、原子間力顕微鏡を用いて測定することができる。
【００６７】
エレクトライドの薄膜の組成は、１２ＣａＯ・７Ａｌ２Ｏ３の化学量論比と異なっていても良く、製造の際に用いたターゲットの組成比と異なっていても良い。
【００６８】
（本発明の一実施例による半導体装置について）
次に、図３を参照して、本発明の一実施例による半導体装置について説明する。図３には、本発明の一実施例による半導体装置（第１の半導体装置）１００の断面を模式的に示す。
【００６９】
図３に示すように、第１の半導体装置１００は、基板１１０と、非晶質シリコン層１０５と、ソース電極１２０と、ドレイン電極１２２と、ゲート電極１２４とを有する。
【００７０】
非晶質シリコン層１０５は、基板１１０の上部に配置され、ソース電極１２０およびドレイン電極１２２は、非晶質シリコン層１０５の上部に配置される。ソース電極１２０およびドレイン電極１２２の上部には、ゲート絶縁層１３０を介して、ゲート電極１２４が配置される。
【００７１】
ここで、第１の半導体装置１００は、ソース電極１２０と非晶質シリコン層１０５の間、および／またはドレイン電極１２２と非晶質シリコン層１０５の間に、カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜（エレクトライドの薄膜）１５０が配置されているという特徴を有する。
【００７２】
例えば、図３の例では、ソース電極１２０と非晶質シリコン層１０５の間に、第１のエレクトライドの薄膜１５０ａが配置され、ドレイン電極１２２と非晶質シリコン層１０５の間に、第２のエレクトライドの薄膜１５０ｂが配置されている。
【００７３】
前述のように、このようなエレクトライドの薄膜１５０ａ、１５０ｂは、仕事関数が小さく、電子密度が高いという特徴を有する。
【００７４】
従って、ソース電極１２０と非晶質シリコン層１０５の間に、第１のエレクトライドの薄膜１５０ａを配置した場合、ソース電極１２０と非晶質シリコン層１０５の界面の接触抵抗を有意に抑制することができるという効果が得られる。同様に、ドレイン電極１２２と非晶質シリコン層１０５の間に、第２のエレクトライドの薄膜１５０ｂを配置した場合、ドレイン電極１２２と非晶質シリコン層１０５の界面の接触抵抗を有意に抑制することができる。
【００７５】
従って、第１の半導体装置１００は、従来に比べて有意に高い動作特性を発揮することができる。
【００７６】
（半導体装置１００の構成部材について）
次に、半導体装置１００を構成する各部材について、簡単に説明する。
【００７７】
（基板１１０）
基板１１０の材質は、特に限られない。基板１１０は、例えば、ガラス基板、セラミック基板、プラスチック基板、および樹脂基板等の絶縁基板であっても良い。
【００７８】
あるいは、基板１１０は、半導体基板および金属基板であり、表面に絶縁層が形成されていても良い。
【００７９】
（非晶質シリコン層１０５）
非晶質シリコン層１０５は、一般的な非晶質シリコンで構成されていれば良い。非晶質シリコン層１０５は、例えば、水素化非晶質シリコンで構成されても良い。また、非晶質シリコン層１０５は、真性半導体であることが好ましい。
【００８０】
（ソース電極１２０、ドレイン電極１２２）
ソース電極１２０およびドレイン電極１２２の材質は、導電性を有する限り特に限られない。ソース電極１２０およびドレイン電極１２２は、例えば、金属で構成されても良い。
ソース電極１２０およびドレイン電極１２２は、例えば、Ａｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選定された少なくとも一つの元素を含む合金であっても良い。ソース電極１２０およびドレイン電極１２２は、例えば、ＩＴＯ、アンチモン酸化物（Ｓｂ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、スズ酸化物（ＳｎＯ２）、亜鉛酸化物（ＺｎＯ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＡＺＯ（ＺｎＯ−Ａｌ２Ｏ３：アルミニウムがドーピングされた亜鉛酸化物）、ＧＺＯ（ＺｎＯ−Ｇａ２Ｏ３：ガリウムがドーピングされた亜鉛酸化物）、ＮｂドープＴｉＯ２、ＴａドープＴｉＯ２、およびＩＷＺＯ（Ｉｎ２Ｏ３−ＷＯ３−ＺｎＯ：三酸化タングステンおよび酸化亜鉛がドーピングされたインジウム酸化物）等の金属酸化物材料で構成されても良い。
【００８１】
非晶質シリコン層１０５は、仕事関数が３．５ｅＶ〜４．８ｅＶであっても良く、３．９ｅＶ〜４．５ｅＶであっても良い。
【００８２】
非晶質シリコン層１０５は、キャリア密度が１０９ｃｍ−３〜１０１９ｃｍ−３であっても良く、１０１５ｃｍ−３〜１０１８ｃｍ−３であることが好ましい。
【００８３】
（ゲート電極１２４）
ゲート電極１２４の材質は、導電性を有する限り特に限られない。
【００８４】
ゲート電極１２４は、例えばＡｌ、Ａｇ、Ａｕ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、およびＷから選ばれた元素、またはこれらの元素を成分とする金属もしくは合金、または上述した元素を組み合わせた合金等であっても良い。ゲート電極１２４は、例えば、ＩＴＯ、アンチモン酸化物（Ｓｂ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、スズ酸化物（ＳｎＯ２）、亜鉛酸化物（ＺｎＯ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＡＺＯ（ＺｎＯ−Ａｌ２Ｏ３：アルミニウムがドーピングされた亜鉛酸化物）、ＧＺＯ（ＺｎＯ−Ｇａ２Ｏ３：ガリウムがドーピングされた亜鉛酸化物）、ＮｂドープＴｉＯ２、ＴａドープＴｉＯ２、およびＩＷＺＯ（Ｉｎ２Ｏ３−ＷＯ３−ＺｎＯ：三酸化タングステンおよび酸化亜鉛がドーピングされたインジウム酸化物）等の金属酸化物材料で構成されても良い。
【００８５】
ゲート絶縁層１３０は、酸化ケイ素、窒化ケイ素、窒素を含む酸化ケイ素および酸素を含む窒化ケイ素などの無機絶縁材料や、アクリルやポリイミドなどの有機絶縁材料で構成されても良い。
【００８６】
あるいは、ゲート絶縁層１３０は、珪素と酸素との結合で骨格構造が構成され、置換基として少なくとも水素を含む有機基（例えばアルキル基、アリール基）、フルオロ基を有する材料、いわゆるシロキサン系の材料で構成されても良い。
【００８７】
ゲート絶縁層１３０は、単層であっても、２以上の層から構成されても良い。
【００８８】
（半導体装置の構造について）
図３に示した第１の半導体装置１００は、いわゆるトップゲート構造−トップコンタクト方式で構成されている。しかしながら、半導体装置を構成する各部材の配置構造は、これに限られるものではない。
【００８９】
ここで、半導体装置の構成部材の配置構造には、例えば、（ｉ）トップゲート構造−トップコンタクト方式、（ｉｉ）トップゲート構造−ボトムコンタクト方式、（ｉｉｉ）ボトムゲート構造−トップコンタクト方式、および（ｉｉｉ）ボトムゲート構造−ボトムコンタクト方式、等が存在する。
【００９０】
以下、これらの配置構造について簡単に説明する。
【００９１】
前述の図３には、トップゲート構造−トップコンタクト方式で構成された半導体装置１００の一例を示す。
【００９２】
図３に示すように、この半導体装置１００では、ゲート電極１２４は、非晶質シリコン層１０５の上部に配置されており（トップゲート構造）、ソース電極１２０およびドレイン電極１２２も、非晶質シリコン層１０５の上部に配置されている（トップコンタクト方式）。なお、半導体装置１００において、非晶質シリコン層１０５は、チャネルエッチ型であっても、チャネル保護型であっても良い。
【００９３】
次に、図４には、トップゲート構造−ボトムコンタクト方式で構成された半導体装置の一例を示す。
【００９４】
図４に示すように、この半導体装置４００は、基板４１０上に形成された非晶質シリコン層４０５と、ソース電極４２０およびドレイン電極４２２と、ゲート絶縁層４３０と、ゲート電極４２４とを有する。
【００９５】
この例では、ゲート電極４２４は、非晶質シリコン層４０５の上部に配置されている（トップゲート構造）。一方、ソース電極４２０およびドレイン電極４２２は、非晶質シリコン層４０５の下側に配置されている（ボトムコンタクト方式）。
【００９６】
なお、この図４に示した半導体装置４００の例では、ソース電極４２０と非晶質シリコン層４０５の間に、第１のエレクトライドの薄膜４５０ａが配置され、ドレイン電極４２２と非晶質シリコン層４０５の間に、第２のエレクトライドの薄膜４５０ｂが配置されている。ただし、第１のエレクトライドの薄膜４５０ａおよび第２のエレクトライドの薄膜４５０ｂの一方は、省略されても良い。
【００９７】
次に、図５には、ボトムゲート構造−トップコンタクト方式で構成された半導体素子の一例を示す。
【００９８】
図５に示すように、この半導体装置５００は、基板５１０上に、非晶質シリコン層５０５と、ソース電極５２０およびドレイン電極５２２と、ゲート絶縁層５３０と、ゲート電極５２４とを有する。
【００９９】
この例では、ゲート電極５２４は、非晶質シリコン層５０５の下側に配置されている（ボトムゲート構造）。一方、ソース電極５２０およびドレイン電極５２２は、非晶質シリコン層５０５の上側に配置されている（トップコンタクト方式）。なお、半導体装置５００において、非晶質シリコン層５０５は、チャネルエッチ型であっても、チャネル保護型であっても良い。
【０１００】
なお、この図５に示した半導体装置５００の例では、ソース電極５２０と非晶質シリコン層５０５の間に、第１のエレクトライドの薄膜５５０ａが配置され、ドレイン電極５２２と非晶質シリコン層５０５の間に、第２のエレクトライドの薄膜５５０ｂが配置されている。ただし、第１のエレクトライドの薄膜５５０ａおよび第２のエレクトライドの薄膜５５０ｂの一方は、省略されても良い。
【０１０１】
次に、図６には、ボトムゲート構造−ボトムコンタクト方式で構成された半導体素子の一例を示す。
【０１０２】
図６に示すように、この半導体装置６００は、基板６１０上に、非晶質シリコン層６０５と、ソース電極６２０およびドレイン電極６２２と、ゲート絶縁層６３０と、ゲート電極６２４とを有する。
【０１０３】
この例では、ゲート電極６２４は、非晶質シリコン層６０５の下側に配置されている（ボトムゲート構造）。一方、ソース電極６２０およびドレイン電極６２２も、非晶質シリコン層６０５の下側に配置されている（ボトムコンタクト方式）。
【０１０４】
この図６に示した半導体装置６００の例では、ソース電極６２０と非晶質シリコン層６０５の間に、第１のエレクトライドの薄膜６５０ａが配置され、ドレイン電極６２２と非晶質シリコン層６０５の間に、第２のエレクトライドの薄膜６５０ｂが配置されている。ただし、第１のエレクトライドの薄膜６５０ａおよび第２のエレクトライドの薄膜６５０ｂの一方は、省略されても良い。
【０１０５】
このように、半導体装置の構造には、各種態様が存在する。本発明における半導体装置は、これらのいかなる態様で構成されても良い。本発明における半導体装置では、これらのいずれの構成においても、ソース電極と非晶質シリコン層の界面、および／またはドレイン電極と非晶質シリコン層の界面において、接触抵抗を有意に抑制することができるという効果が得られることは明らかであろう。
【０１０６】
また、本発明において、半導体装置の種類は、特に限られない。半導体装置は、例えば、図３〜図６に示したような、薄膜トランジスタのような電界効果型トランジスタであっても良い。
【０１０７】
（本発明による半導体装置の製造方法について）
次に、図７を参照して、図３に示した第１の半導体装置１００の製造方法の一例について説明する。
【０１０８】
図７には、第１の半導体装置を製造する際のフローの一例を概略的に示す。図７に示すように、この製造方法は、
基板上に非晶質シリコン層を形成するステップ（ステップＳ１１０）と、
カルシウム原子およびアルミニウム原子を含む非晶質酸化物のエレクトライドの薄膜を成膜するステップ（ステップＳ１２０）と、
ソース電極およびドレイン電極を形成するステップ（ステップＳ１３０）と、
ゲート電極を形成するステップ（ステップＳ１４０）と、
を有する。
【０１０９】
以下、各ステップについて説明する。なお、以下の説明では、明確化のため、各部材には、図３に示した参照符号を使用する。
【０１１０】
（ステップＳ１１０）
まず、基板１１０上に、非晶質シリコン層１０５が成膜される。
【０１１１】
非晶質シリコン層１０５の成膜方法は、特に限られず、従来から実施されている方法で、基板１１０上に非晶質シリコン層１０５を成膜しても良い。
【０１１２】
非晶質シリコン層１０５は、例えば一般的なＣＶＤ法（プラズマＣＶＤ法など）、またはスパッタリング法などにより、基板１１０上に成膜される。
【０１１３】
成膜された非晶質シリコン層１０５は、所望のパターンにパターン化される。例えば、非晶質シリコン層１０５は、フォトリソグラフィー等を行うことにより、所望のパターンにパターン化することができる。
【０１１４】
（ステップＳ１２０）
次に、非晶質シリコン層１０５の上に、エレクトライドの薄膜が成膜される。このエレクトライドの薄膜は、後に、第１のエレクトライドの薄膜１５０ａおよび／または第２のエレクトライドの薄膜１５０ｂとなる。
【０１１５】
一例として、エレクトライドの薄膜の成膜方法として、
電子密度が２．０×１０１７ｃｍ−３〜２．３×１０２１ｃｍ−３の結晶質Ｃ１２Ａ７エレクトライドのターゲットを準備する工程（Ｓ１２１）と、
前記ターゲットを用いて、酸素分圧が０．１Ｐａ未満の雰囲気下で、気相蒸着法により、非晶質シリコン層上に成膜を行う工程（Ｓ１２２）と、
を有する成膜方法について説明する。
【０１１６】
（ステップＳ１２１）
まず、以降の工程Ｓ１２０で使用される成膜用のターゲットが準備される。
【０１１７】
ターゲットは、結晶質Ｃ１２Ａ７エレクトライドで構成される。
【０１１８】
（結晶質Ｃ１２Ａ７）
本願において、「結晶質Ｃ１２Ａ７」とは、１２ＣａＯ・７Ａｌ２Ｏ３の結晶、およびこれと同等の結晶構造を有する同型化合物を意味する。本化合物の鉱物名は、「マイエナイト」である。
【０１１９】
本発明における結晶質Ｃ１２Ａ７は、結晶格子の骨格により形成されるケージ構造が保持される範囲で、Ｃ１２Ａ７結晶骨格のＣａ原子および／またはＡｌ原子の一部乃至全部が他の原子に置換された化合物、ならびにケージ中のフリー酸素イオンの一部乃至全部が他の陰イオンに置換された同型化合物であっても良い。なお、Ｃ１２Ａ７は、Ｃａ１２Ａｌ１４Ｏ３３またはＣａ２４Ａｌ２８Ｏ６６と表記されることがある。
【０１２０】
同型化合物としては、これに限られるものではないが、例えば、下記の（１）〜（５）の化合物が例示される。
（１）結晶中のＣａ原子の一部乃至全部が、Ｓｒ、Ｍｇ、およびＢａからなる群から選択される一以上の金属原子に置換された同型化合物。例えば、Ｃａ原子の一部乃至全部がＳｒに置換された化合物としては、ストロンチウムアルミネートＳｒ１２Ａｌ１４Ｏ３３があり、ＣａとＳｒの混合比が任意に変化された混晶として、カルシウムストロンチウムアルミネートＣａ１２−ｘＳｒＸＡｌ１４Ｏ３３（ｘは１〜１１の整数；平均値の場合は０超１２未満の数）などがある。
（２）結晶中のＡｌ原子の一部乃至全部が、Ｓｉ、Ｇｅ、Ｇａ、Ｉｎ、およびＢからなる群から選択される一以上の原子に置換された同型化合物。例えば、Ｃａ１２Ａｌ１０Ｓｉ４Ｏ３５などが挙げられる。
（３）１２ＣａＯ・７Ａｌ２Ｏ３の結晶（上記（１）、（２）の化合物を含む）中の金属原子および／または非金属原子（ただし、酸素原子を除く）の一部が、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、およびＣｕからなる群から選択される一以上の原子、Ｌｉ、Ｎａ、およびＫからなる群から選択される一以上のアルカリ金属原子、またはＣｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、およびＹｂからなる群から選択される一以上の希土類原子と置換された同型化合物。
（４）ケージに包接されているフリー酸素イオンの一部乃至全部が、他の陰イオンに置換された化合物。他の陰イオンとしては、例えば、Ｈ−、Ｈ２−、Ｈ２−、Ｏ−、Ｏ２−、ＯＨ−、Ｆ−、Ｃｌ−、およびＳ２−からなる群から選択される一以上の陰イオンや、窒素（Ｎ）の陰イオンなどがある。
（５）ケージの骨格の酸素の一部が、窒素（Ｎ）などで置換された化合物。
【０１２１】
（結晶質Ｃ１２Ａ７エレクトライド）
本願において、「結晶質Ｃ１２Ａ７エレクトライド」とは、前述の「結晶質Ｃ１２Ａ７」において、ケージに包接されたフリー酸素イオン（ケージに包接された他の陰イオンを有する場合は、当該陰イオン）の一部乃至全部が電子に置換された化合物を意味する。
【０１２２】
結晶質Ｃ１２Ａ７エレクトライドにおいて、ケージに包接された電子は、ケージに緩く束縛され、結晶中を自由に動くことができる。このため、結晶質Ｃ１２Ａ７エレクトライドは、導電性を示す。特に、全てのフリー酸素イオンが電子で置き換えられた結晶質Ｃ１２Ａ７は、［Ｃａ２４Ａｌ２８Ｏ６４］４＋（４ｅ−）と表記されることがある。
【０１２３】
結晶質Ｃ１２Ａ７エレクトライドは、Ｃａ原子、Ａｌ原子、およびＯ原子を含み、Ｃａ：Ａｌのモル比が１３：１３〜１１：１５の範囲であり、Ｃａ：Ａｌのモル比は、１２．５：１３．５〜１１．５：１４．５の範囲であることが好ましく、１２．２：１３．８〜１１．８：１４．２の範囲であることがより好ましい。
【０１２４】
結晶質Ｃ１２Ａ７エレクトライド製のターゲットの製造方法は、特に限られない。ターゲットは、例えば、従来のバルク状の結晶質Ｃ１２Ａ７エレクトライドの製造方法を用いて製造しても良い。例えば、結晶質Ｃ１２Ａ７の焼結体を、Ｔｉ、Ａｌ、ＣａまたはＣなどの還元剤の存在下で、１１５０〜１４６０℃程度、好ましくは、１２００〜１４００℃程度に加熱処理することにより、結晶質Ｃ１２Ａ７エレクトライド製のターゲットを製造しても良い。結晶質Ｃ１２Ａ７エレクトライドの粉体を圧縮して成形した圧粉体をターゲットとして用いてもよい。結晶質Ｃ１２Ａ７の焼結体を、カーボンおよび金属アルミニウムの存在下で、焼結体と金属アルミニウムが接触しない状態に保ちながら、１２３０〜１４１５℃で加熱処理することにより、効率的に大面積の結晶質Ｃ１２Ａ７エレクトライド製のターゲットを作製できる。
【０１２５】
ここで、このターゲット、すなわち結晶質Ｃ１２Ａ７エレクトライドの電子密度は、２．０×１０１７ｃｍ−３〜２．３×１０２１ｃｍ−３の範囲である。結晶質Ｃ１２Ａ７エレクトライドの電子密度は、１×１０１８ｃｍ−３以上であることが好ましく、１×１０１９ｃｍ−３以上であることが好ましく、１×１０２０ｃｍ−３以上がより好ましく、５×１０２０ｃｍ−３以上がさらに好ましく、１×１０２１ｃｍ−３以上が特に好ましい。ターゲットを構成する結晶質Ｃ１２Ａ７エレクトライドの電子密度が高いほど、低い仕事関数を有するエレクトライドの薄膜が得られやすくなる。特に、仕事関数が３．０ｅＶ以下であるエレクトライドの薄膜を得るには、結晶質Ｃ１２Ａ７エレクトライドの電子密度は、１．４×１０２１ｃｍ−３以上がより好ましく、１．７×１０２１ｃｍ−３以上がさらに好ましく、２×１０２１ｃｍ−３以上が特に好ましい。特に、すべてのフリー酸素イオン（他の陰イオンを有する場合は当該陰イオン）が電子で置換された場合、結晶質Ｃ１２Ａ７エレクトライドの電子密度は、２．３×１０２１ｃｍ−３となる。結晶質Ｃ１２Ａ７エレクトライドの電子密度が２．０×１０１７ｃｍ−３を下回ると、成膜によって得られるエレクトライドの薄膜の電子密度が小さくなる。
【０１２６】
結晶質Ｃ１２Ａ７エレクトライドの電子密度は、光吸収測定法により、測定することができる。結晶質Ｃ１２Ａ７エレクトライドは、２．８ｅＶ付近に特有の光吸収を有するので、その吸収係数を測定することにより、電子密度を求めることができる。特に、試料が焼結体である場合は、焼結体を粉砕して、粉末としたのち、拡散反射法を用いると簡便である。
【０１２７】
得られたターゲットは、次工程でエレクトライドの薄膜を成膜する際の原料ソースとして使用される。
【０１２８】
なお、ターゲットの表面は、使用前に、機械的手段等により研磨されても良い。一般に、従来の方法で得られた結晶質Ｃ１２Ａ７エレクトライドのバルク体は、表面に、ごく薄い被膜（異物）を有する場合がある。表面にこのような被膜が形成されたターゲットをそのまま使用して、成膜処理を実施した場合、得られる薄膜の組成が所望の組成比から逸脱する可能性がある。しかしながら、ターゲット表面の研磨処理を実施しておくことにより、このような問題を有意に抑制することができる。
【０１２９】
（ステップＳ１２２）
次に、前述の工程Ｓ１２１において作製されたターゲットを用いて、気相蒸着法により、非晶質シリコン層上に成膜が行われる。
【０１３０】
本願において、「気相蒸着法」とは、物理気相成膜（ＰＶＤ）法、ＰＬＤ法、スパッタリング法、および真空蒸着法を含む、ターゲット原料を気化させてからこの原料を基板上に堆積させる成膜方法の総称を意味する。
【０１３１】
「気相蒸着法」の中でも、特に、スパッタリング法が好ましい。スパッタリング法では、大面積領域に、比較的均一に薄膜を成膜することができる。なお、スパッタリング法には、ＤＣ（直流）スパッタリング法、高周波スパッタリング法、ヘリコン波スパッタリング法、イオンビームスパッタリング法、およびマグネトロンスパッタリング法等が含まれる。
【０１３２】
以下、スパッタリング法により成膜を行う場合を例に、工程Ｓ１２２について説明する。
【０１３３】
エレクトライドの薄膜を成膜する際の被成膜基板の温度は、特に限られず、室温〜例えば７００℃までの範囲の、いかなる温度を採用しても良い。なお、エレクトライドの薄膜を成膜する際に、基板を必ずしも「積極的に」加熱する必要はないことに留意する必要がある。ただし、蒸着源の輻射熱によって、被成膜基板の温度が「付随的に」上昇する場合はあり得る。例えば、被成膜基板の温度は、５００℃以下であっても良く、２００℃以下であっても良い。
【０１３４】
被成膜基板を「積極的に」加熱しない場合、基板の材料として、例えばガラスやプラスチックのような、７００℃を超える高温側で耐熱性が低下する材料を使用することが可能になる。
【０１３５】
成膜時の酸素分圧（チャンバー内の酸素分圧）は、０．１Ｐａ未満であることが好ましい。酸素分圧は、０．０１Ｐａ以下であることが好ましく、１×１０−３Ｐａ以下であることがより好ましく、１×１０−４Ｐａ以下であることがさらに好ましく、１×１０−５Ｐａ以下であることが特に好ましい。酸素分圧が０．１Ｐａ以上になると、成膜された薄膜に酸素が取り込まれ、電子密度が低下するおそれがある。
【０１３６】
一方、成膜時の水素分圧は、０．００４Ｐａ未満であることが好ましい。０．００４Ｐａ以上であると、成膜された薄膜中に水素またはＯＨ成分が取り込まれ、エレクトライドの薄膜の電子密度が低下する可能性がある。
【０１３７】
使用されるスパッタガスとしては、特に限られない。スパッタガスは、不活性ガスまたは希ガスであっても良い。不活性ガスとしては、例えば、Ｎ２ガスが挙げられる。また、希ガスとしては、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ（アルゴン）、Ｋｒ（クリプトン）、およびＸｅ（キセノン）が挙げられる。これらは、単独で使用しても、他のガスと併用しても良い。あるいは、スパッタガスは、ＮＯ（一酸化窒素）のような還元性ガスであっても良い。
【０１３８】
スパッタガス（チャンバー内の圧力）の圧力は、特に限られず、所望の薄膜が得られるように、自由に選定することができる。特に、スパッタガス（チャンバー内の圧力）の圧力Ｐ（Ｐａ）は、基板とターゲットの間の距離をｔ（ｍ）とし、ガス分子の直径をｄ（ｍ）としたとき、
８．９×１０−２２／（ｔｄ２）＜Ｐ＜４．５×１０−２０／（ｔｄ２）    （３）式
を満たすように選定されても良い。この場合、スパッタ粒子の平均自由行程が、ターゲット〜被成膜基板間の距離とほぼ等しくなり、スパッタ粒子が残存酸素と反応することが抑制される。また、この場合、スパッタリング法の装置として、背圧が比較的高く、安価で簡易的な真空装置を用いることが可能となる。
【０１３９】
以上、スパッタリング法を例に、エレクトライドの薄膜を成膜する方法について、簡単に説明した。しかしながら、エレクトライドの薄膜の成膜方法は、これに限られるものではなく、前述の２つの工程（工程Ｓ１２１およびＳ１２２）を適宜変更したり、あるいは各種工程を追加しても良いことは明らかである。
【０１４０】
例えば、前述の工程Ｓ１２２において、スパッタリング法により、エレクトライドの薄膜の成膜を開始する前に、ターゲットに対して、プレスパッタリング処理（ターゲットのドライエッチング処理）が実施されても良い。
【０１４１】
プレスパッタリング処理を実施することにより、ターゲットの表面が清浄化され、その後の成膜処理（本成膜）において、所望の組成の薄膜を形成することが容易となる。
【０１４２】
例えば、ターゲットを長時間使用すると、ターゲットの表面に酸素が取り込まれ、ターゲットを構成する結晶質Ｃ１２Ａ７エレクトライドの電子密度が低下する場合がある。このようなターゲットを使用した場合、成膜された薄膜においても、電子密度が低下するおそれがある。また、ターゲットを長時間使用すると、ターゲット（すなわち結晶質Ｃ１２Ａ７エレクトライド）を構成する各成分のスパッタ速度の違いにより、ターゲットの組成が、最初の組成から逸脱するおそれがある。このようなターゲットを使用した場合、成膜された薄膜においても、組成が所望の値から逸脱するおそれがある。しかしながら、プレスパッタリング処理を実施することにより、このような問題が抑制される。
【０１４３】
なお、プレスパッタリング処理に使用されるガスは、本成膜の際に使用されるスパッタガスと同一であっても異なっていても良い。特に、プレスパッタリング処理に使用されるガスは、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ｎ２（窒素）、Ａｒ（アルゴン）、および／またはＮＯ（一酸化窒素）であることが好ましい。
【０１４４】
このような方法で、パターン化された非晶質シリコン層１０５の上部に、エレクトライドの薄膜が成膜される。
【０１４５】
その後、エレクトライドの薄膜を、フォトリソグラフィー処理等により、所望のパターンにパターン化することにより、第１および／または第２のエレクトライドの薄膜１５０ａ、１５０ｂを形成することができる。
【０１４６】
エレクトライドの薄膜は、パターン化した後に熱処理することが好ましい。熱処理温度は、３００℃以上が好ましく、５００℃以上がより好ましい。被膜および被成膜基板の耐えられる温度以下とし、７００℃以下が好ましい。所定の温度における保持時間は、１分〜２時間であってもよく、１０分〜１時間であってもよい。また、熱処理するタイミングは、エレクトライドの薄膜をパターン化した後でもよいし、エレクトライドの薄膜上にソース電極およびドレイン電極を形成した後（例えば図３の例）でもよいし、エレクトライドの薄膜上に非晶質シリコン層を形成した後（例えば図４の例）でもよい。熱処理することで、パターン化する際などにエレクトライドの薄膜がダメージを受けた場合に回復を図ることができる。
【０１４７】
（ステップＳ１３０）
次に、第１および／または第２のエレクトライドの薄膜１５０ａ、１５０ｂの上部に、ソース電極１２０およびドレイン電極１２２が形成される。
【０１４８】
ソース電極１２０およびドレイン電極１２２の形成には、従来より実施されている各種方法が利用できる。
【０１４９】
ソース電極１２０およびドレイン電極１２２を形成する導電層を成膜後に、膜のフォトリソグラフィー処理等を行うことにより、ソース電極１２０およびドレイン電極１２２を形成することができる。
【０１５０】
ここで、ソース電極１２０は、第１のエレクトライドの薄膜１５０ａの上に配置され、および／またはドレイン電極１２２は、第２のエレクトライドの薄膜１５０ｂの上に配置される。
【０１５１】
これにより、ソース電極１２０と非晶質シリコン層１０５の界面、および／またはドレイン電極１２２と非晶質シリコン層１０５の界面の接触抵抗が低減される。
【０１５２】
図３の断面図では、非晶質シリコン層１０５とソース電極１０２および／またはドレイン電極１２２は直接接触する部分がない例を模式的に示している。しかし、本発明においては、エレクトライドの薄膜が存在することで接触抵抗の低減を図ることができれば、非晶質シリコン層とソース電極および／またはドレイン電極とが直接接触する部分を有していても構わない。例えば、非晶質シリコン層とエレクトライドの薄膜を連続して成膜し、フォトリソグラフィー処理により一括でパターン化する。非晶質シリコン層のパターンの側面は、エレクトライドの薄膜に覆われない構成となりやすい。次に、エレクトライドの薄膜上に、ソース電極およびドレイン電極を形成する。このとき、非晶質シリコン層のパターンの側面は、ソース電極およびドレイン電極と接触する構成としても良い。
【０１５３】
（ステップＳ１４０）
次に、ソース電極１２０およびドレイン電極１２２を覆うように、ゲート絶縁膜１３０が形成される。
【０１５４】
ゲート絶縁膜１３０は、ディップ法、スピンコート法、液滴吐出法、キャスト法、スピ
ナー法、印刷法などの塗布法や、ＣＶＤ法、スパッタリング法などの方法によって成膜しても良い。
【０１５５】
その後、ゲート絶縁膜１３０上に、ゲート電極１２４が形成される。ゲート電極１２４の形成には、従来より実施されている各種方法が利用できる。例えば、ゲート電極１２４は、スパッタリング法および蒸着法等により形成されても良い。ゲート電極１２４を形成する導電層を成膜後に、膜のフォトリソグラフィー処理等を行うことにより、ゲート電極１２４を形成することができる。
【０１５６】
以上の工程により、第１の半導体装置１００を製造することができる。
【０１５７】
なお、以上の記載では、図３に示した第１の半導体装置１００を例に、本発明による半導体装置を製造する方法の一例について説明した。
【０１５８】
しかしながら、同様の方法により、半導体装置４００、半導体装置５００、さらには半導体装置６００を製造できることは、当業者には明らかである。すなわち、図７に示した各ステップの順番を変更することにより、各構成の半導体装置を製造することができる。
【産業上の利用可能性】
【０１５９】
本発明は、例えば、電気光学装置のような各種電子デバイス等に使用される半導体装置等に適用することができる。例えば、テレビなどのディスプレイ、洗濯機や冷蔵庫などの電化製品、携帯電話やコンピュータなどの情報処理機器などの電子機器に用いることができる。また、本発明の半導体装置は、自動車や各種産業機器などが具備する電子機器にも用いることができる。【０１６０】
本願は、２０１３年１２月２６日に出願した日本国特許出願２０１３−２６８３４２号に基づく優先権を主張するものであり同日本国出願の全内容を本願に参照により援用する。
【符号の説明】
【０１６１】
１      従来の半導体装置
５      非晶質シリコン層
１０    基板
２０    ソース電極
２２    ドレイン電極
２４    ゲート電極
３０    ゲート絶縁層
７０    非晶質酸化物のエレクトライド
７２    溶媒（非晶質）
７４    バイポーラロン
７６    ケージ
７８    電子（溶質）
１００    第１の半導体装置
１０５    非晶質シリコン層
１１０    基板
１２０    ソース電極
１２２    ドレイン電極
１２４    ゲート電極
１３０    ゲート絶縁層
１５０ａ、１５０ｂ  エレクトライドの薄膜
４００、５００、６００    半導体装置
４０５、５０５、６０５    非晶質シリコン層
４１０、５１０、６１０    基板
４２０、５２０、６２０    ソース電極
４２２、５２２、６２２    ドレイン電極
４２４、５２４、６２４    ゲート電極
４３０、５３０、６３０    ゲート絶縁層
４５０ａ、４５０ｂ、５５０ａ、５５０ｂ、６５０ａ、６５０ｂ    エレクトライドの薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015098225.tif 000009
【国際調査報告】
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