(57)【要約】  シリコン基板（１０１）の上に形成され、第１の窒化物半導体層（１０３）及び第２の窒化物半導体層（１０４）を有する半導体積層体（１０５）と、半導体積層体（１０５）の上に形成されたソース電極（１３０）、ドレイン電極（１１０）と、ゲート電極（１２０）とを備え、半導体積層体（１０５）は、電流ドリフト領域（１５０）と、非電流ドリフト領域（１６０）とを含み、さらに、非電流ドリフト領域（１６０）内の第２の窒化物半導体層（１０４）上に、ゲート電極（１２０）と同電位のコラプス改善電極（１４０）を備え、コラプス改善電極（１４０）と第２の窒化物半導体層（１０４）の接合面には、コラプス改善電極（１４０）から第２の窒化物半導体層（１０４）に向かって順方向となる整流作用を示すエネルギー障壁が形成されている。
2016002180.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を備え、
前記半導体積層体は、
前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、
前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を前記基板の平面視において含み、
さらに、前記非電流ドリフト領域内の前記第２の窒化物半導体層上に形成され且つ前記ゲート電極と同電位のコラプス改善電極を備え、
前記コラプス改善電極と前記第２の窒化物半導体層の接合面には、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている、
半導体装置。
【請求項２】
前記コラプス改善電極は、前記ドレイン電極と、所望のドレイン耐圧に必要な最小限の距離を離して形成されている、
請求項１に記載の半導体装置。
【請求項３】
半導体装置において、
前記コラプス改善電極が、前記ゲート電極の長手方向への延長線と、前記ドレイン電極の長手方向への延長線との間の前記非電流ドリフト領域内に形成されている、
請求項１又は２に記載の半導体装置。
【請求項４】
半導体装置において、
前記電流ドリフト領域内の前記半導体積層体は、２次元電子ガスが活性となっている低抵抗領域であり、
前記コラプス改善電極直下の前記半導体積層体も、同じく２次元電子ガスが活性となっている低抵抗領域であり、
さらに、前記コラプス改善電極と前記電流ドリフト領域の間の前記非電流ドリフト領域における前記半導体積層体においても、２次元電子ガスが活性となっている低抵抗領域が設けられている、
請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極と前記コラプス改善電極は、異なる材料から成る、
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記コラプス改善電極は、窒化物半導体層である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記コラプス改善電極は、有機半導体膜である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記コラプス改善電極は、酸化物半導体である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記コラプス改善電極は、ｐ型の導電型を有する、
請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記コラプス改善電極は、前記第２の窒化物半導体層にショットキー接触している、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項１１】
前記非電流ドリフト領域内の前記半導体積層体に、高抵抗領域と、前記高抵抗領域に囲われて、前記ドレイン電極と前記ゲート電極との間の前記電流ドリフト領域と接続される低抵抗領域とがあって、前記コラプス改善電極が、前記非電流ドリフト領域内の、前記低抵抗領域と接続して形成される、
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項１２】
前記高抵抗領域は、前記高抵抗領域の前記半導体積層体内の２次元電子ガスが不活性化されている領域であり、
前記低抵抗領域は、前記低抵抗領域の前記半導体積層体内の２次元電子ガスが活性化されている領域である、
請求項１１に記載の半導体装置。
【請求項１３】
前記コラプス改善電極と前記ゲート電極とは、同じ材料で形成されている、
請求項１１又は１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、インバータ及び電源回路等に用いられる窒化物を用いた半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。【０００３】
窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のデバイスとして注目を集めている。【０００４】
しかし、窒化物半導体を用いたＦＥＴには、いくつか課題がある。その一つが電流コラプスと呼ばれる現象である。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。【０００５】
この電流コラプスを低減する方法として、デバイスに高電圧が印加されたときにデバイス内部に生じる電界を緩和することが検討されている。例えばＦＥＴにおいてゲートフィールドプレートを形成してゲート端部の電界を緩和する方法がある（特許文献１を参照）。また、特許文献１では、電界緩和と合せてＳｉＮ保護膜を窒化物半導体層の最上層に形成することがよいとしている。これは、ＳｉＮ膜を用いて、保護膜と窒化物半導体層との界面の欠陥を減らし、強電界により欠陥にトラップされる電子を減らすためである。【０００６】
窒化物半導体を用いたＦＥＴのもう一つの課題としては、ゲート寄生容量である。ゲート寄生容量が大きいとやはり高速なスイッチングが困難となる。このゲート寄生容量を低減する方法として、ゲート抵抗直下に高抵抗層を形成する方法がある（特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】国際公開第２０１４／０４１７３１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、先行技術ではコラプス現象を抑制すること及びゲート寄生容量を低減することが、必ずしも十分ではない。【０００９】
そこで、本開示は、前記の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制するとともに、ゲート寄生容量を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本開示に係る半導体装置の一態様は、基板と、前記基板の上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、半導体積層体の上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を備え、前記半導体積層体は、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を基板の平面視において含み、さらに、前記非電流ドリフト領域内の前記第２の窒化物半導体層上に形成され且つ前記ゲート電極と同電位のコラプス改善電極を備え、前記コラプス改善電極と前記第２の窒化物半導体層の接合面には、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている。【００１１】
この構成により、コラプス改善電極を備えているため、コラプス改善電極により、捕獲された電子を吸収、もしくは電極部から注入するホールにより電子を再結合させることが可能となる。そのため、コラプス改善電極を備えていない半導体装置と比べて、ゲート電極の端部でトラップされる電子がより少なく、ゲート電極の端部の電界を緩和できるから電流コラプスの発生を回避できる。【００１２】
さらには、ゲート電極と同電位のコラプス改善電極を、非電流ドリフト領域内に形成することで、電流ドリフト領域内にまでコラプス改善電極が延設される構成に比べて、電極面積を小さくできるから、ゲート寄生容量の低減が可能である。【００１３】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、前記ドレイン電極と、所望のドレイン耐圧に必要な最小限の距離を離して形成されていてもよい。【００１４】
この構成とすることにより、コラプス改善と所望のドレイン耐圧を確保することの両立が可能となる。【００１５】
本開示の半導体装置の一態様においては、前記コラプス改善電極が、前記ゲート電極の長手方向への延長線と、前記ドレイン電極の長手方向への延長線との間の非電流ドリフト領域内に形成されていてもよい。【００１６】
この構成によれば、コラプス改善電極をより小さく形成することで、ゲート寄生容量を低減することができる。【００１７】
本開示の半導体装置の一態様においては、前記電流ドリフト領域内の前記半導体積層体は、２次元電子ガスが活性となっている低抵抗領域であり、前記コラプス改善電極直下の前記半導体積層体も、同じく２次元電子ガスが活性となっている低抵抗領域であり、さらに、前記コラプス改善電極と前記電流ドリフト領域の間の前記非電流ドリフト領域における半導体積層体においても、２次元電子ガスが活性となっている低抵抗領域が設けられていてもよい。【００１８】
この構成によれば、コラプス改善電極の直下領域及び当該直下領域から電流ドリフト領域まで、低抵抗領域であるから、高抵抗領域がいずれかに形成される場合に比べて、コラプス改善電極による捕獲された電子の吸収、もしくはコラプス改善電極からホールを注入して電子を再結合させる働きが、より効果的に発揮される。【００１９】
本開示の半導体装置の一態様においては、前記ゲート電極と前記コラプス改善電極は、異なる材料で構成されてもよい。【００２０】
この構成によれば、作製方法の選択肢を増やし、より装置の特性を向上できる。【００２１】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、窒化物半導体層であってもよい。【００２２】
この構成とすることにより、コラプス改善電極と第２の窒化物半導体層の接合面にエネルギー障壁を形成することが可能となる。【００２３】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、有機半導体膜であってもよい。【００２４】
この構成とすることにより、作製方法の選択肢を増やすことができる。【００２５】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、酸化物半導体であってもよい。【００２６】
この構成とすることにより、作製方法の選択肢を増やすことができる。【００２７】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、ｐ型の導電型を有していてもよい。【００２８】
この構成とすることにより、コラプス改善電極から、コラプス改善電極下部の半導体積層体へとホールを注入することが可能となる。そうすれば、ホールにより、トラップに捕獲された電子を再結合できるから、ホールを注入しない場合と比べて、電流コラプスをより抑制することが可能となる。【００２９】
本開示の半導体装置の一態様においては、前記コラプス改善電極が、前記第２の窒化物半導体層とショットキー接触していてもよい。【００３０】
この場合、コラプス改善電極から流れ出る電流によって、ゲート端部からコラプス改善電極の間のトラップに捕獲された電子を吸収する。これによりゲート端部の電界を緩和し、電流コラプスを抑制することが可能となる。【００３１】
本開示の半導体装置の一態様においては、前記非電流ドリフト領域内の前記半導体積層体に、高抵抗領域と、前記高抵抗領域に囲われて、前記ドレイン電極と前記ゲート電極との間の前記電流ドリフト領域と接続される低抵抗領域とがあって、前記コラプス改善電極が、前記非電流ドリフト領域内の、前記低抵抗領域と接続して形成されていてもよい。【００３２】
この構成とすることにより、コラプス改善電極が、ドレイン電界に対して高抵抗層で守られるため、高耐圧化および装置の信頼性向上が可能である。【００３３】
本開示の半導体装置の一態様においては、前記高抵抗領域は、前記高抵抗領域の半導体積層体内の２次元電子ガスが不活性化されている領域であり、前記低抵抗領域は、前記低抵抗領域の半導体積層体内の２次元電子ガスが活性化されている領域であってもよい。【００３４】
この構成とすることにより、コラプス改善電極が、２次元電子ガスと接続されるため、そうでない場合に比べて、コラプス改善効果を大きくできる。【００３５】
本開示の半導体装置の一態様においては、前記コラプス改善電極と前記ゲート電極とは、同じ材料で形成されていてもよい。【００３６】
この構成とすることにより、コラプス改善電極とゲート電極を同時に形成できるから、作製工程を簡略化できる。
【発明の効果】
【００３７】
本開示に係る半導体装置によれば、電流コラプスを抑制し、かつゲート寄生容量を低減した窒化物半導体トランジスタを構成できるため、窒化物半導体材料からなる、パワートランジスタに適用可能な半導体装置を実現できる。
【図面の簡単な説明】
【００３８】
【図１】図１は、第１の実施形態に係る半導体装置の平面図である。
【図２】図２は、第１の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図３】図３は、第１の実施形態に係る半導体装置のＣ−Ｄ断面図である。
【図４】図４は、第２の実施形態に係る半導体装置の平面図である。
【図５】図５は、第３の実施形態に係る半導体装置の平面図である。
【図６】図６は、第４の実施形態に係る半導体装置の平面図である。
【図７】図７は、第５の実施形態に係る半導体装置の平面図である。
【図８】図８は、第６の実施形態に係る半導体装置の平面図である。
【図９】図９は、第７の実施形態に係る半導体装置の平面図である。
【図１０】図１０は、第８の実施形態に係る半導体装置の平面図である。
【図１１】図１１は、第８の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図１２】図１２は、第８の実施形態に係る半導体装置のＧ−Ｈ断面図である。
【図１３】図１３は、第８の実施形態に係る半導体装置のＩ−Ｊ断面図である。
【図１４】図１４は、第９の実施形態に係る半導体装置の平面図である。
【図１５】図１５は、第９の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図１６】図１６は、第９の実施形態に係る半導体装置のＫ−Ｌ断面図である。
【図１７】図１７は、第９の実施形態に係る半導体装置のＭ−Ｎ断面図である。
【発明を実施するための形態】
【００３９】
以下、本開示に係る実施形態について、図面を参照しながら説明する。
【００４０】
（本発明の基礎となった知見）
本発明者らは、背景技術の欄において記載した半導体装置において、電流コラプス及びゲート寄生容量に関し、以下の問題が生じることを見出した。
【００４１】
まず、先行技術ではコラプス現象を十分に抑制することは困難である。
【００４２】
なぜならば、ゲートフィールドプレートだけではゲート端部の電界緩和が十分にできないからである。
【００４３】
また、パワーデバイスのスイッチング素子のように、数１００Ｖ程度もの高い電圧が印加される場合、ＳｉＮ保護膜では、ＳｉＮ保護膜と窒化物半導体層との界面の窒素欠陥を十分には低減できないため、コラプス現象を十分に抑制できない。
【００４４】
その結果、ＦＥＴがオフ状態からオン状態に移行したとき、移行直後から数μ秒までの時間におけるオン抵抗が、初期状態の数倍にもなってしまう。
【００４５】
また、先行技術ではゲート寄生容量を十分に低減することは困難である。
【００４６】
なぜならば、先行技術では、ソースリーク電流を低減するためにゲート部の面積を大きくしているため、ゲート寄生容量を十分に低減できない。
【００４７】
そこで、本発明は、前記の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制するとともに、ゲート寄生容量を低減することを目的とする。
【００４８】
（第１の実施形態）
第１の実施形態に係る半導体装置１の平面図を図１に示す。また、図１におけるＡ−Ｂ間の断面図を図２に、図１におけるＣ−Ｄ間の断面図を図３に示す。なお、ここで半導体装置１は、電界効果トランジスタ（ＦＥＴ）である。
【００４９】
この半導体装置の構成を図１〜図３を用いて説明する。
【００５０】
まず、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体積層体１０５が形成されている。この半導体積層体１０５の上に、互いに間隔をおいて、ソース電極１３０及びドレイン電極１１０が形成されている。さらにソース電極１３０及びドレイン電極１１０と間隔をおいて、第２の窒化物半導体層１０４上にゲート電極１２０が形成される。
【００５１】
ここで、ゲート電極１２０とソース電極１３０との間にゲート閾値電圧以上の電圧を印加した場合に、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路となる領域を電流ドリフト領域１５０とする。電流ドリフト領域１５０は、平面図である図１、断面図である図２および図３において、それぞれ破線で囲んだ領域で表されている。
【００５２】
また、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路とならない領域を、非電流ドリフト領域１６０とする。非電流ドリフト領域１６０は、平面図である図１、断面図である図３において、それぞれ一点鎖線で囲んだ領域で表されている。
【００５３】
さらに、非電流ドリフト領域１６０内の第２の窒化物半導体層１０４の上には、ゲート電極１２０と同電位のコラプス改善電極１４０が形成され、このコラプス改善電極１４０と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４０から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている。
【００５４】
この半導体装置の構成について、さらに詳細に説明する。
【００５５】
半導体積層体１０５は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体積層体１０５を構成する半導体層の主面の面方位は（０００１）面である。
【００５６】
バッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌ組成が２０％であるＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
【００５７】
第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり、層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
【００５８】
第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
【００５９】
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガス層１０６（２−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ、略して２ＤＥＧ）が形成されている。
【００６０】
ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４側より層厚が２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。ソース電極１３０及びドレイン電極１１０は、Ｔｉ／Ａｌでなくとも、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触をしていればよい。
【００６１】
ゲート電極１２０は第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１２０は第２の窒化物半導体層１０４に対しショットキー接触をする。ゲート電極１２０は、Ｎｉ／Ａｕでなくとも、例えばＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて第２の窒化物半導体層１０４とショットキー接触していればよい。
【００６２】
コラプス改善電極１４０は、ゲート電極１２０に対して異なる材料を用いており、ｐ型の窒化物半導体層で形成している。このｐ型の窒化物半導体層の構成は、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。このときコラプス改善電極１４０と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４０から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。
【００６３】
なお、ｐ型の窒化物半導体層であるコラプス改善電極１４０は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。コラプス改善電極１４０の幅は、ドレイン電極１１０とゲート電極１２０との間隔にもよるが、１μｍ〜３μｍ程度でよい。
【００６４】
コラプス改善電極１４０は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離して形成される。
【００６５】
また、図１の平面視による本ＦＥＴのレイアウトにおいては、半導体積層体１０５は、実質的な電流経路に相当する電流ドリフト領域１５０と、実質的な電流経路に相当しない非電流ドリフト領域１６０とに分けられる。電流ドリフト領域１５０は、主として素子のオン抵抗や耐圧を支配的に決定する領域である。また、非電流ドリフト領域１６０は、素子のオン抵抗や耐圧を支配的に決定しない領域であることを意味している。
【００６６】
電流ドリフト領域１５０内の半導体積層体１０５は、２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０の直下の半導体積層体１０５も、同じく２次元電子ガス層１０６が活性となっている低抵抗領域である。同様に、コラプス改善電極１４０と電流ドリフト領域１５０の間の非電流ドリフト領域１６０における半導体積層体１０５においても、２次元電子ガス層１０６が活性となっている低抵抗領域となっている。
【００６７】
なお、ゲート電極１２０、ソース電極１３０、ドレイン電極１１０はフィンガー構造を有しており、各電極のフィンガーの１本の長さ（図１においては紙面横方向に平行な方向の長さ）は１０μｍ〜５００μｍである。また、ソース電極１３０の電極幅（図１において紙面垂直方向の幅）は７μｍ、ドレイン電極１１０の電極幅は７μｍである。また、ゲート電極１２０の電極幅（いわゆるゲート長）は１μｍであり、コラプス改善電極１４０の電極幅は２μｍである。
【００６８】
ソース電極１３０とドレイン電極１１０との間隔（向かい合う電極端の間隔）は８．５μｍである。ゲート電極１２０は、ソース電極１３０の近い側の端より１．５μｍの位置に設けられ、ドレイン電極１１０は、ゲート電極１２０の近い側の端より６μｍの位置に設けられている。
【００６９】
次に、図１に示す電界効果トランジスタの動作について説明する。
【００７０】
前記電界効果トランジスタは、例えば次のように動作する。ドレイン電極１１０とソース電極１３０との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１２０に正の電圧を印加する。そうすると、ドレイン電極１１０からソース電極１３０へと電流（以下ドレイン電流と称する）を流すことができる。
【００７１】
ドレイン電流は、電流ドリフト領域１５０内で、ドレイン電極１１０から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス層１０６からなるチャネルを通って、ソース電極１３０へと流れる。
【００７２】
一方、ゲート電極１２０の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート電極１２０をソース電極１３０と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。
【００７３】
このように、ゲート電極１２０の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
【００７４】
このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート電極１２０にゲートしきい値電圧以上の電圧が印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流がゲート電極１２０近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や表層に生じる界面準位に、電子が捕獲される。
【００７５】
なお、Ｌ負荷の値は、例えば１０μＨ〜５ｍＨの値をとるが、半導体装置の出力や入力電圧によってその値は様々である。
【００７６】
また、スイッチング動作は、例えばインバータ用の２０ｋＨｚからＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路用の２００ｋＨｚ〜ＬＬＣ共振型コンバータ用の５００ｋＨｚ程度の周波数で行われる。印加されるドレイン電圧は、例えば直流（ＤＣ）１４０Ｖ〜４００Ｖ程度である。印加されるゲート電圧については、例えば０Ｖ（オフ時）と３．５Ｖ（オン時）の間であるが、ターンオンの瞬間やターンオフの瞬間にスパイク電圧を発生させるような印加の仕方もある。
【００７７】
従来のＦＥＴでは、電子が捕獲されたままスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子によりゲート端部への電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
【００７８】
これに対し、本開示のＦＥＴでは、ｐ型の窒化物半導体層からなり、ゲート電極１２０と同電位のコラプス改善電極１４０を設けて、ゲート電極１２０に正バイアスを印加時に、コラプス改善電極１４０から正孔を注入することで、捕獲された電子を再結合させることができる。
【００７９】
さらに詳しくは、このｐ型窒化物半導体層から成るコラプス改善電極１４０は、ｐ型窒化物半導体層と第２の窒化物半導体層とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２０に印加すると、コラプス改善電極１４０に同じ電位が印加され、コラプス改善電極１４０からソース電極１３０へと電流が流れる。このときに正孔が注入され、捕獲された電子を再結合し、コラプス抑制効果が得られる。
【００８０】
この効果について筆者らが検証したところ、６００Ｖでもオン抵抗の上昇が見られなかった。
【００８１】
なお、コラプス改善電極１４０は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、捕獲された電子がコラプス改善電極１４０に吸収され、コラプス抑制効果が得られる。
【００８２】
本半導体装置では、ゲート電極１２０と同電位のコラプス改善電極１４０を、非電流ドリフト領域１６０内に形成することで、電流ドリフト領域１５０内にまでコラプス改善電極が延設される構成に比べて、電極面積を小さくできるから、ゲート寄生容量の低減が可能である。
【００８３】
コラプス改善電極１４０は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離して形成されるから、コラプス改善と所望のドレイン耐圧を確保することの両立が可能となる。
【００８４】
電流ドリフト領域１５０内の半導体積層体１０５は、２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０直下の半導体積層体１０５も、同じく２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０と電流ドリフト領域１５０の間の非電流ドリフト領域１６０における半導体積層体１０５においても、２次元電子ガス層１０６が活性となっている低抵抗領域である。そのため、高抵抗領域がいずれかに形成される場合に比べて、コラプス改善電極１４０からホールを注入して電子を再結合させる働きが、より効果的に発揮される（ここでいう高抵抗領域とは、通常の抵抗測定における測定限界値以上の抵抗値となる領域であり、半絶縁性または絶縁性を示す）。
【００８５】
さらに本半導体装置では、コラプス改善電極１４０は、ゲート電極１２０とは異なる材料を用いており、ゲート電極１２０のＮｉ／Ａｕに対して、コラプス改善電極１４０はｐ型のＧａＮ層から成る。このように、ゲート電極とコラプス改善電極とを異なる材料で構成することにより、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【００８６】
より具体的には、例えばゲート電極とコラプス改善電極が共にｐ型のＧａＮ層から成る半導体装置に比べて、本半導体装置ではゲート電極１２０にＮｉ／Ａｕを用いているため、ゲート抵抗を小さくできる。この結果、ゲート電極１２０がｐ型のＧａＮ層から成る装置に比べて、ゲート配線をより小さくでき、ゲート寄生容量を低減できる。その結果、半導体装置をより高速でスイッチングさせることが可能となる。
【００８７】
また、ゲート電極にｐ型ＧａＮ層を用いないため、例えば第２の窒化物半導体層１０４を８０ｎｍ以上と厚く形成する場合でも、第２の窒化物半導体層１０４とｐ型ＧａＮ層から成るコラプス改善電極１４０を連続した１回のエピ成長で形成可能であり、作製工程をシンプルにできる。
【００８８】
一方でゲート電極にｐ型ＧａＮ層を用いる場合は、第２の窒化物半導体層１０４を８０ｎｍ以上に厚く形成しようとすると、第２の窒化物半導体層形成のエピ成長と、ｐ型ＧａＮ層のエピ成長の間にゲートリセス工程を入れねばならず、２回のエピ成長＋ゲートリセス工程が必要となって、複雑な工程となる欠点がある。
【００８９】
このように、ゲート電極をＮｉ／Ａｕ、コラプス改善電極をｐ型ＧａＮ層と、異なる材料で構成することにより、ゲート電極とコラプス改善電極を共にｐ型ＧａＮ層とした半導体装置に比べて、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【００９０】
（第２の実施形態）
第２の実施形態に係る半導体装置２の平面図を、図４に示す。なお、ここで半導体装置２は、ＦＥＴである。
【００９１】
図１で示したＦＥＴとの相違は、コラプス改善電極１４１の平面図における形状である。すなわちコラプス改善電極１４１は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離しながら、電流ドリフト領域１５０内で、ゲート電極１２０に近接するように形成される。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９２】
コラプス改善電極１４１を図４のように形成し、そこから正孔を注入することで、第１の実施形態に比べより多くの正孔をゲート電極１２０の端部に注入し捕獲された電子を再結合できるから、より大きなコラプス抑制効果を得ることができる。
【００９３】
（第３の実施形態）
第３の実施形態に係る半導体装置３の平面図を、図５に示す。なお、ここで半導体装置３は、ＦＥＴである。
【００９４】
図１で示したＦＥＴとの相違は、コラプス改善電極１４２の平面図における形状である。
【００９５】
すなわちコラプス改善電極１４２は、非電流ドリフト領域１６０のうち、ゲート電極１２０の長手方向への延長線と、ドレイン電極１１０の長手方向への延長線との間の非電流ドリフト領域１６０ａ内に収まるように形成される。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９６】
コラプス発生要因は、主にゲート電極１２０とドレイン電極１１０の間の電流ドリフト領域１５０内に捕獲された電子に因る。この電子をコラプス改善電極１４２から注入した正孔により再結合する。その際、コラプス改善電極１４２は、図５に示すように、ゲート電極１２０の長手方向への延長線と、ドレイン電極１１０の長手方向への延長線との間の非電流ドリフト領域１６０内に収まるように形成されればよい。このようにコラプス改善電極を最適に形成し面積を減らすことで、コラプス改善電極１４２とゲート電極１２０の面積に対応する寄生容量を小さくすることができる。
【００９７】
（第４の実施形態）
第４の実施形態に係る半導体装置４の平面図を、図６に示す。なお、半導体装置４は、ＦＥＴである。
【００９８】
図１で示したＦＥＴとの相違は、コラプス改善電極１４３が、ゲート電極１２０に対して同じ材料を用いており、すなわち第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）から成る。そしてコラプス改善電極１４３は、第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すショットキー接触をする。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９９】
このように、コラプス改善電極１４３は、ショットキー電極で形成されても構わない。この場合、ゲート電極１２０の端部に捕獲された電子はコラプス改善電極１４３に吸収され、その結果従来のＦＥＴで問題になっていた電流コラプスが起こらない。より具体的には、このショットキー電極から成るコラプス改善電極１４３は、ショットキー電極と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２０に印加すると、コラプス改善電極１４３に同じ電位が印加され、コラプス改善電極１４３からソース電極１３０へと電流が流れる。このときに、ゲート電極１２０端部を中心に捕獲された電子を、コラプス改善電極１４３により吸収することができる。これにより捕獲電子をなくし、オン抵抗の増大を防ぐと共に、電界集中を緩和できるので、本実施形態に係るＦＥＴでは、電流コラプスの発生が抑制できる。
【０１００】
また、コラプス改善電極１４３とゲート電極１２０は同じ材料から成るため、両者を一つの工程で形成可能であるから、作製プロセスを簡単にでき、製造コストをさげることができる。
【０１０１】
（第５の実施形態）
第５の実施形態に係る半導体装置５の平面図を、図７に示す。なお、ここで半導体装置５は、ＦＥＴである。
【０１０２】
図１で示したＦＥＴとの相違は、コラプス改善電極１４４をｐ型の窒化物半導体層ではなく、ｐ型の有機半導体層で形成している点である。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１０３】
ｐ型の有機半導体層でコラプス改善電極１４４を設けて、そこから正孔を注入することで、捕獲された電子を再結合することができる。
【０１０４】
この有機半導体層は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０〜１００ｎｍ程度で形成される。
【０１０５】
このように、コラプス改善電極をｐ型の窒化物半導体層ではなく、ｐ型の有機半導体層で形成することで、コラプス改善効果をより大きくしたり、製造プロセスをより簡単にできる。
【０１０６】
なお、有機半導体層は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
【０１０７】
（第６の実施形態）
第６の実施形態に係る半導体装置６の平面図を、図８に示す。なお、ここで半導体装置６は、ＦＥＴである。
【０１０８】
図１で示したＦＥＴとの相違は、コラプス改善電極１４５をｐ型の窒化物半導体層ではなく、ｐ型の酸化物半導体層で形成している点である。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１０９】
このｐ型の酸化物半導体層を設けて、そこから正孔を注入することで、捕獲された電子を再結合することができる。
【０１１０】
この酸化物半導体層は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０〜１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
【０１１１】
このように、コラプス改善電極をｐ型の窒化物半導体層ではなく、ｐ型の酸化物半導体層で形成することで、コラプス改善効果をより大きくしたり、製造プロセスをより簡単にできる。
【０１１２】
なお、酸化物半導体層は、ｐ型の導電型を有する場合で説明したが、別にｐ型でなくても構わない。
【０１１３】
（第７の実施形態）
第７の実施形態に係る半導体装置７の平面図を、図９に示す。なお、ここで半導体装置７は、ＦＥＴである。
【０１１４】
図１で示したＦＥＴとの相違は、ゲート電極１２１を、Ｎｉ／Ａｕではなくｐ型の窒化物半導体層で形成しており、さらにコラプス改善電極１４６は、ゲート電極１２１に対して異なる材料を用いており、第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）から成る。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１１５】
このように、ゲート電極は、ｐ型の窒化物半導体層で形成されでも構わない。この場合、図１で示したＮｉ／Ａｕのゲート電極１２０と比べて、ゲートリーク電流やソースリーク電流をより低減し、素子の信頼性を向上できる。
【０１１６】
さらに本半導体装置では、コラプス改善電極１４６は、ゲート電極１２１とは異なる材料を用いており、ゲート電極１２１のｐ型の窒化物半導体層に対して、コラプス改善電極１４６はＮｉ／Ａｕのショットキー電極から成る。このように、ゲート電極とコラプス改善電極を異なる材料で構成することにより、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【０１１７】
より具体的には、例えばゲート電極１２１とコラプス改善電極１４６が共にｐ型の窒化物半導体であるＧａＮ層から成る半導体装置に比べて、本半導体装置ではコラプス改善電極１４６にＮｉ／Ａｕを用いているため、コラプス改善電極１４６と第２の窒化物半導体層１０４との接合が、半導体ＰＮ接合ではなく、よりシンプルな、ショットキー接合で形成される。
【０１１８】
この結果、素子の特性ばらつきを小さくできる特長がある。
【０１１９】
（第８の実施形態）
第８の実施形態に係る半導体装置８の平面図を図１０に示す。また、図１０中のＡ−Ｂ間の断面図を図１１に、図１０中のＧ−Ｈ間の断面図を図１２に、そして図１０中のＩ−Ｊ間の断面図を図１３に示す。なお、ここで半導体装置８は、ＦＥＴである。
【０１２０】
半導体装置８の構成を図１０〜図１３を用いて説明する。
【０１２１】
まず、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体積層体１０５が形成されている。この半導体積層体１０５の上に、互いに間隔をおいて、ソース電極１３０及びドレイン電極１１０が形成されている。さらにソース電極１３０及びドレイン電極１１０と間隔をおいて、第２の窒化物半導体層１０４上にゲート電極１２２が形成される。
【０１２２】
ここで、ゲート電極１２２とソース電極１３０との間にゲート閾値電圧以上の電圧を印加した場合に、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路となる領域を電流ドリフト領域１５０とする。電流ドリフト領域１５０は、平面図である図１０、断面図である図１１において、それぞれ点線で囲まれた領域で表されている。
【０１２３】
同じく半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路とならない領域を、非電流ドリフト領域とする。非電流ドリフト領域は、平面図である図１０、断面図である図１２、断面図である図１３において、それぞれ一点鎖線で囲まれた領域で表されている。
【０１２４】
さらに、非電流ドリフト領域１６１内の第２の窒化物半導体層１０４上には、ゲート電極１２２と同電位のコラプス改善電極１４７が形成され、このコラプス改善電極１４７と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている。
【０１２５】
非電流ドリフト領域１６１内の半導体積層体１０５には、断面図である図１２と図１３に示されるように、高抵抗領域１８０と、この高抵抗領域１８０に囲われた低抵抗領域１７０とが形成されており、低抵抗領域１７０は、電流ドリフト領域１５０と接続されている。また、コラプス改善電極１４７は、非電流ドリフト領域１６１内の低抵抗領域１７０と接続して形成されている。
【０１２６】
高抵抗領域１８０では、半導体積層体１０５内の２次元電子ガスが不活性化されており、一方で、低抵抗領域１７０は、半導体積層体１０５内の２次元電子ガスが活性化されている。
【０１２７】
コラプス改善電極１４７とゲート電極１２２は、同じ材料で形成されている。
【０１２８】
この半導体装置の構成について、さらに詳細に説明する。
【０１２９】
半導体積層体１０５は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体積層体を構成する半導体層の主面の面方位は（０００１）面である。
【０１３０】
バッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
【０１３１】
第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
【０１３２】
第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
【０１３３】
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガス層１０６（２−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ、略して２ＤＥＧ）が形成されている。
【０１３４】
ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。ソース電極１３０及びドレイン電極１１０は、Ｔｉ／Ａｌでなくとも、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触をしていればよい。
【０１３５】
ゲート電極１２２はｐ型の窒化物半導体層で形成している。具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。コラプス改善電極１４７は、ゲート電極１２２と同じ材料で形成されており、ｐ型の窒化物半導体層、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。このときコラプス改善電極１４７と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。
【０１３６】
なお、ｐ型の窒化物半導体層は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。また、ゲート電極１２２の電極幅（いわゆるゲート長）及びコラプス改善電極１４７の幅は１μｍである。
【０１３７】
また、図１０の平面視による本ＦＥＴのレイアウトにおいては、半導体積層体１０５は、実質的な電流経路に相当する電流ドリフト領域１５０と、実質的な電流経路に相当しない非電流ドリフト領域１６１とに分けられる。電流ドリフト領域１５０は、主として素子のオン抵抗や耐圧を支配的に決定する領域である。また、非電流ドリフト領域１６１は、素子のオン抵抗や耐圧を支配的に決定しない領域であることを意味している。
【０１３８】
なお、ゲート電極１２０、ソース電極１３０、ドレイン電極１１０はフィンガー構造を有しており、各電極のフィンガーの１本の長さ（図１０においては紙面横方向に平行な方向の長さ）は１０μｍ〜５００μｍである。また、ソース電極１３０の電極幅（図１０において紙面垂直方向の幅）は７μｍ、ドレイン電極１１０の電極幅は７μｍである。
【０１３９】
ソース電極１３０とドレイン電極１１０との間隔（向かい合う電極端の間隔）は８．５μｍである。ゲート電極１２０は、ソース電極１３０の近い側の端より１．５μｍの位置に設けられ、ドレイン電極１１０は、ゲート電極１２０の近い側の端より６μｍの位置に設けられている。
【０１４０】
高抵抗領域１８０は、深さ方向（基板に垂直な方向）としては第２の窒化物半導体層１０４から第１の窒化物半導体層１０３の内部に至る程度に形成されている。なお、ここでいう高抵抗領域とは、通常の抵抗測定における測定限界値以上の抵抗値となる領域であり、半絶縁性または絶縁性を示す。
【０１４１】
低抵抗領域１７０は、半導体積層体１０５内の２次元電子ガス層１０７が活性となっている領域で、図１０の平面視における幅は１μｍ程度となっている。さらに低抵抗領域１７０は、ゲート電極１２２の端部から１．５μｍ程度離れたところで、電流ドリフト領域１５０と接続されている。低抵抗領域１７０は、コラプス改善電極１４７と、電流ドリフト領域１５０から１μｍ程度離れた位置で接続されるように形成される。
【０１４２】
次に、図８に示す電界効果トランジスタの動作について説明する。
【０１４３】
当該電界効果トランジスタは、例えば次のように動作する。ドレイン電極１１０とソース電極１３０との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１２２に正の電圧を印加する。そうすると、ドレイン電極１１０からソース電極１３０へと電流（以下ドレイン電流と称する）を流すことができる。
【０１４４】
ドレイン電流は、電流ドリフト領域１５０内で、ドレイン電極１１０から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス層１０６からなるチャネルを通って、ソース電極１３０へと流れる。
【０１４５】
一方、ゲート電極１２２の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート電極１２０をソース電極１３０と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。
【０１４６】
このように、ゲート電極１２２の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
【０１４７】
このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート電極１２２にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流がゲート電極１２２近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や表層に生じる界面準位に、電子が捕獲される。
【０１４８】
従来のＦＥＴでは、電子が捕獲されたままスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子によりゲート端部への電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
【０１４９】
これに対し、本開示のＦＥＴでは、ｐ型の窒化物半導体層からなり、ゲート電極１２２と同電位のコラプス改善電極１４７を設けて、ゲート電極１２２に正バイアスを印加時に、コラプス改善電極１４７から低抵抗領域１７０を介して正孔を注入することで、捕獲された電子を再結合させることができる。
【０１５０】
さらに詳しくは、このｐ型窒化物半導体層から成るコラプス改善電極１４７は、ｐ型窒化物半導体層と第２の窒化物半導体層とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２２に印加すると、コラプス改善電極１４７に同じ電位が印加され、コラプス改善電極１４７にあるｐ型窒化物半導体層から低抵抗領域１７０を介して、ソース電極１３０へと電流が流れる。このときに正孔が注入され、捕獲された電子を再結合し、コラプス抑制効果が得られる。
【０１５１】
この効果について筆者らが検証したところ、６００Ｖでもオン抵抗の上昇が見られなかった。
【０１５２】
本実施形態では、コラプス改善電極１４７が高抵抗領域１８０で囲われる構成となっているため、ドレイン高電界に対して高抵抗領域１８０で守られるから、高耐圧化および装置の信頼性向上が可能である。
【０１５３】
また、コラプス改善電極１４７が、低抵抗領域１７０（２次元電子ガス層１０７）と接続されるため、そうでない場合に比べて、コラプス改善効果を大きくできる。
【０１５４】
コラプス改善電極１４７とゲート電極１２２は、同じ材料（ｐ型の窒化物半導体層）で形成されている。このため、コラプス改善電極とゲート電極を同時に形成できるから、作製工程を簡略化できる。
【０１５５】
（第９の実施形態）
第９の実施形態に係るＦＥＴにおける半導体装置９の平面図を図１４に示す。また、図１４におけるＡ−Ｂ間の断面図を図１５に、図１４におけるＫ−Ｌ間の断面図を図１６に、そして図１４におけるＭ−Ｎ間の断面図を図１７に示す。なお、ここで半導体装置９は、ＦＥＴである。
【０１５６】
図１０で示したＦＥＴとの相違は、コラプス改善電極１４８と低抵抗領域１７１の形状である。なお、非電流ドリフト領域１６２は、上記非電流ドリフト領域１６１と同じであり、２次元電子ガス層１０８は、上記２次元電子ガス層１０６と同じであり、高抵抗領域１８１は上記高抵抗領域１８０と同じである。
【０１５７】
このような形状であっても、ゲート電極１２３に正バイアスを印加時に、コラプス改善電極１４８から低抵抗領域１７１を介して正孔を注入することで、捕獲された電子を再結合させることができるから、コラプス改善に効果が有る。
【０１５８】
フィンガー構造を含め、他の構成については、第８の実施形態で示したＦＥＴと同様である（図１０〜図１３参照）。
【０１５９】
なお、上記実施形態では、ソース電極１３０とドレイン電極１１０は、半導体積層体１０５の上に形成された例で説明したが、別に半導体積層体１０５と接触していれば、シリコン基板１０１上に形成されていても構わない。例えば、シリコン基板１０１から第２の窒化物半導体層１０４を貫通させるようなビアホールを形成し、シリコン基板の裏面およびビアホール内に金属層を形成し、当該金属層を第２の窒化物半導体層１０４表面に形成した電極と接触させるようにしてもよい。
【０１６０】
上記実施形態では、基板としてＳｉ基板を用いたが、Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ＧａＮ基板、スピネル基板、ＧａＡｓ基板等を用いることができる。また、Ｓｉ基板の主面の面方位として（１１１）面としたが、（００１）面であってもよい。また、ＧａＮ基板のような六方晶の基板の場合、主面の面方位としては（０００１）面とすることができるし、（１１−２０）面であっても（１０−１０）面であってもよい。
【０１６１】
バッファ層１０２については多層構造を構成するＡｌＮ層およびＡｌＧａＮ層の層厚やＡｌ組成比については作成される半導体装置の層構造や結晶成長条件、基板の材料等により適宜最適な層厚、Ａｌ組成が選択される。当該多層構造において、ＡｌＮ層およびＡｌＧａＮ層の層厚は、基板側において厚く、第１の窒化物半導体層１０３側において薄くすることも可能である。またＡｌＧａＮ層の組成についても基板側においてＡｌ組成比を大きくし、第１の窒化物半導体層１０３側においてＡｌ組成比を小さくすることも可能である。
【０１６２】
またバッファ層１０２は、場合によっては超格子バッファ層や単層のＡｌＮやＡｌＧａＮ、ＧａＮを用いることも可能である。
【０１６３】
上記実施形態では、バッファ層１０２の総層厚を約２．１μｍとしたが、バッファ層１０２の構成によっては約２．１μｍに限られることはない。
【０１６４】
また、バッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４は、所望のデバイス特性を有するように窒化物半導体ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）よりｘ、ｙを適宜選択することで構成してもよい。
【０１６５】
また、ゲート電極部に絶縁体層を用いた、いわゆるＭＩＳＦＥＴでもよい。なお、絶縁体層として酸化膜を用いた、いわゆるＭＯＳＦＥＴでもよいことはいうまでもない。なお、絶縁体層としては、窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）等を用いることができ、また第２の窒化物半導体層１０４を選択的に熱酸化させてできる層を用いることができる。
【０１６６】
また、ゲート電極部にリセスを形成した、リセスゲートのＦＥＴでもよい。なお、リセスの底部に絶縁層を形成し、ＭＩＳＦＥＴまたはＭＯＳＦＥＴとしてもよい。
【０１６７】
また、ゲート電極部にｐ型半導体層（例えばｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＮｉＯ等）を用い、その上にゲート電極を形成した接合型トランジスタ（ＪＦＥＴ）でもよい。      
【０１６８】
なお、上記実施形態において記載した各電極や配線の長さや幅、厚さ、面積は一例にすぎず、半導体装置の用途や目的等に合わせ様々な値をとりうる。また、上記実施形態において記載した各電極や配線の材料もまた一例にすぎず、半導体装置の用途や目的等に合わせ様々な材料を用いることができる。
【産業上の利用可能性】
【０１６９】
本発明に係る半導体装置は、窒化物半導体を用いた、電流コラプスが抑制されかつゲート寄生容量の小さい電界効果デバイスであり、インバータ又は電源回路等に用いられるパワーデバイスとして有用である。
【符号の説明】
【０１７０】
１、２、３、４、５、６、７、８、９  半導体装置
１０１    シリコン基板
１０２    バッファ層
１０３    第１の窒化物半導体層
１０４    第２の窒化物半導体層
１０５    半導体積層体
１０６、１０７、１０８    ２次元電子ガス層
１１０    ドレイン電極
１２０、１２１、１２２、１２３    ゲート電極
１３０    ソース電極
１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８    コラプス改善電極
１５０    電流ドリフト領域
１６０、１６１、１６２    非電流ドリフト領域
１７０、１７１    低抵抗領域
１８０、１８１    高抵抗領域
【図１】
2016002180.tif 000003
【図２】
2016002180.tif 000004
【図３】
2016002180.tif 000005
【図４】
2016002180.tif 000006
【図５】
2016002180.tif 000007
【図６】
2016002180.tif 000008
【図７】
2016002180.tif 000009
【図８】
2016002180.tif 000010
【図９】
2016002180.tif 000011
【図１０】
2016002180.tif 000012
【図１１】
2016002180.tif 000013
【図１２】
2016002180.tif 000014
【図１３】
2016002180.tif 000015
【図１４】
2016002180.tif 000016
【図１５】
2016002180.tif 000017
【図１６】
2016002180.tif 000018
【図１７】
2016002180.tif 000019
【手続補正書】
【提出日】平成28年11月29日(2016.11.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の下面より上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を有し、
平面視で、
前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、
前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を有し、
前記非電流ドリフト領域内の前記第２の窒化物半導体層上に、前記ゲート電極と実質的に同電位が与えられ、かつ前記ゲート電極とは不連続に形成されたコラプス改善電極を有し、
前記コラプス改善電極と前記第２の窒化物半導体層の接合面は、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向の整流作用を有するエネルギー障壁が形成されている、
半導体装置。
【請求項２】
前記コラプス改善電極は、前記ドレイン電極と、所望のドレイン耐圧に必要な最小限の距離を離して形成している、
請求項１に記載の半導体装置。
【請求項３】
前記コラプス改善電極が、
前記ゲート電極の長手方向への延長線と、
前記ドレイン電極の長手方向への延長線との間の
前記非電流ドリフト領域内に
収まるように形成される、
請求項１又は２に記載の半導体装置。
【請求項４】
平面視で、前記電流ドリフト領域内の前記半導体積層体、前記コラプス改善電極全域直下の前記半導体積層体、及び、前記コラプス改善電極と前記電流ドリフト領域の間の前記非電流ドリフト領域の前記半導体積層体は、２次元電子ガスが活性となっている、
請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ゲート電極と前記コラプス改善電極は、異なる材料から成る、
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記コラプス改善電極は、窒化物半導体層である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記コラプス改善電極は、有機半導体膜である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記コラプス改善電極は、酸化物半導体である、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記コラプス改善電極は、ｐ型の導電型である、
請求項６〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記コラプス改善電極は、前記第２の窒化物半導体層にショットキー接触している、
請求項１〜５のいずれか１項に記載の半導体装置。
【請求項１１】
基板と、
前記基板上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の下面より上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を有し、
平面視で、
前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、
前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を有し、
前記非電流ドリフト領域内の前記第２の窒化物半導体層上に、
前記ゲート電極と実質的に同電位が与えられたコラプス改善電極を有し、
前記コラプス改善電極と前記第２の窒化物半導体層の接合面は、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向の整流作用を有するエネルギー障壁が形成され、
平面視で、
前記非電流ドリフト領域内の前記半導体積層体に、
高抵抗領域と、
前記高抵抗領域に囲われ、前記ドレイン電極と前記ゲート電極との間の前記電流ドリフト領域と接続され、かつ前記コラプス改善電極と接続された低抵抗領域とを有する、
半導体装置。
【請求項１２】
平面視で、前記電流ドリフト領域内の前記半導体積層体、前記コラプス改善電極全域直下の前記半導体積層体、及び前記コラプス改善電極と前記電流ドリフト領域の間の前記非電流ドリフト領域の前記半導体積層体は、２次元電子ガスが活性となっている
請求項１１に記載の半導体装置。
【請求項１３】
前記高抵抗領域は、前記高抵抗領域の前記半導体積層体内の２次元電子ガスが不活性化されており、
前記低抵抗領域は、前記低抵抗領域の前記半導体積層体内の２次元電子ガスが活性化されている、
請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記コラプス改善電極と前記ゲート電極は、同じ材料で形成されている、
請求項１１〜１３の何れか１項に記載の半導体装置。
【請求項１５】
前記ゲート電極と前記コラプス改善電極は、異なる材料から成る、
請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記コラプス改善電極は、窒化物半導体層である、
請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１７】
前記コラプス改善電極は、有機半導体膜である、
請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１８】
前記コラプス改善電極は、酸化物半導体である、
請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１９】
前記コラプス改善電極は、ｐ型の導電型である、
請求項１６〜１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記コラプス改善電極は、前記第２の窒化物半導体層にショットキー接触している、
請求項１１〜１３のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、インバータ及び電源回路等に用いられる窒化物を用いた半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ−Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体が注目を集めている。窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）とからなる化合物半導体である。
【０００３】
窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、ドーピングなしの状態においても自発分極又はピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、高周波用及び大電力用のデバイスとして注目を集めている。
【０００４】
しかし、窒化物半導体を用いたＦＥＴには、いくつか課題がある。その一つが電流コラプスと呼ばれる現象である。電流コラプスとは、一旦デバイスをオフ状態とした後、再びオン状態とする際にドレイン電流が一定時間流れにくくなる現象である。電流コラプスの特性が悪いと高速なスイッチングが困難となり、デバイスの動作に極めて深刻な問題が生じる。
【０００５】
この電流コラプスを低減する方法として、デバイスに高電圧が印加されたときにデバイス内部に生じる電界を緩和することが検討されている。例えばＦＥＴにおいてゲートフィールドプレートを形成してゲート端部の電界を緩和する方法がある（特許文献１を参照）。また、特許文献１では、電界緩和と合せてＳｉＮ保護膜を窒化物半導体層の最上層に形成することがよいとしている。これは、ＳｉＮ膜を用いて、保護膜と窒化物半導体層との界面の欠陥を減らし、強電界により欠陥にトラップされる電子を減らすためである。
【０００６】
窒化物半導体を用いたＦＥＴのもう一つの課題としては、ゲート寄生容量である。ゲート寄生容量が大きいとやはり高速なスイッチングが困難となる。このゲート寄生容量を低減する方法として、ゲート抵抗直下に高抵抗層を形成する方法がある（特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】国際公開第２０１４／０４１７３１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、先行技術ではコラプス現象を抑制すること及びゲート寄生容量を低減することが、必ずしも十分ではない。
【０００９】
そこで、本開示は、前記の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制するとともに、ゲート寄生容量を低減することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本開示に係る半導体装置の一態様は、基板と、前記基板上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、半導体積層体の下面より上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を有し、平面視で、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を有し、前記非電流ドリフト領域内の前記第２の窒化物半導体層上に、前記ゲート電極と実質的に同電位が与えられ、かつ前記ゲート電極とは不連続に形成されたコラプス改善電極を有し、前記コラプス改善電極と前記第２の窒化物半導体層の接合面は、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向の整流作用を有するエネルギー障壁が形成されている。
【００１１】
この構成により、コラプス改善電極を備えているため、コラプス改善電極により、捕獲された電子を吸収、もしくは電極部から注入するホールにより電子を再結合させることが可能となる。そのため、コラプス改善電極を備えていない半導体装置と比べて、ゲート電極の端部でトラップされる電子がより少なく、ゲート電極の端部の電界を緩和できるから電流コラプスの発生を回避できる。
【００１２】
さらには、ゲート電極と同電位のコラプス改善電極を、非電流ドリフト領域内に形成することで、電流ドリフト領域内にまでコラプス改善電極が延設される構成に比べて、電極面積を小さくできるから、ゲート寄生容量の低減が可能である。
【００１３】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、前記ドレイン電極と、所望のドレイン耐圧に必要な最小限の距離を離して形成していてもよい。
【００１４】
この構成とすることにより、コラプス改善と所望のドレイン耐圧を確保することの両立が可能となる。
【００１５】
本開示の半導体装置の一態様においては、前記コラプス改善電極が、前記ゲート電極の長手方向への延長線と、前記ドレイン電極の長手方向への延長線との間の非電流ドリフト領域内に収まるように形成されてもよい。
【００１６】
この構成によれば、コラプス改善電極をより小さく形成することで、ゲート寄生容量を低減することができる。
【００１７】
本開示の半導体装置の一態様においては、平面視で、前記電流ドリフト領域内の前記半導体積層体、前記コラプス改善電極全域直下の前記半導体積層体、及び、前記コラプス改善電極と前記電流ドリフト領域の間の前記非電流ドリフト領域の半導体積層体は、２次元電子ガスが活性となっていてもよい。
【００１８】
この構成によれば、コラプス改善電極の直下領域及び当該直下領域から電流ドリフト領域まで、低抵抗領域であるから、高抵抗領域がいずれかに形成される場合に比べて、コラプス改善電極による捕獲された電子の吸収、もしくはコラプス改善電極からホールを注入して電子を再結合させる働きが、より効果的に発揮される。
【００１９】
本開示の半導体装置の一態様においては、前記ゲート電極と前記コラプス改善電極は、異なる材料から成ってもよい。
【００２０】
この構成によれば、作製方法の選択肢を増やし、より装置の特性を向上できる。
【００２１】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、窒化物半導体層であってもよい。
【００２２】
この構成とすることにより、コラプス改善電極と第２の窒化物半導体層の接合面にエネルギー障壁を形成することが可能となる。
【００２３】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、有機半導体膜であってもよい。
【００２４】
この構成とすることにより、作製方法の選択肢を増やすことができる。
【００２５】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、酸化物半導体であってもよい。
【００２６】
この構成とすることにより、作製方法の選択肢を増やすことができる。
【００２７】
本開示の半導体装置の一態様においては、前記コラプス改善電極は、ｐ型の導電型であってもよい。
【００２８】
この構成とすることにより、コラプス改善電極から、コラプス改善電極下部の半導体積層体へとホールを注入することが可能となる。そうすれば、ホールにより、トラップに捕獲された電子を再結合できるから、ホールを注入しない場合と比べて、電流コラプスをより抑制することが可能となる。
【００２９】
本開示の半導体装置の一態様においては、前記コラプス改善電極が、前記第２の窒化物半導体層とショットキー接触していてもよい。
【００３０】
この場合、コラプス改善電極から流れ出る電流によって、ゲート端部からコラプス改善電極の間のトラップに捕獲された電子を吸収する。これによりゲート端部の電界を緩和し、電流コラプスを抑制することが可能となる。
【００３１】
本開示の半導体装置の一態様においては、基板と、前記基板上に形成された第１の窒化物半導体層及び該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、前記半導体積層体の下面より上に、互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて、前記第２の窒化物半導体層上に形成されたゲート電極と、を有し、平面視で、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路となる電流ドリフト領域と、前記半導体積層体内で、前記ドレイン電極から前記ソース電極への実質的な電流経路とならない非電流ドリフト領域と、を有し、前記非電流ドリフト領域内の前記第２の窒化物半導体層上に、前記ゲート電極と実質的に同電位が与えられたコラプス改善電極を有し、前記コラプス改善電極と前記第２の窒化物半導体層の接合面は、前記コラプス改善電極から前記第２の窒化物半導体層に向かって順方向の整流作用を有するエネルギー障壁が形成され、平面視で、前記非電流ドリフト領域内の前記半導体積層体に、高抵抗領域と、前記高抵抗領域に囲われ、前記ドレイン電極と前記ゲート電極との間の前記電流ドリフト領域と接続され、かつ前記コラプス改善電極と接続された低抵抗領域とを有してもよい。
【００３２】
この構成とすることにより、コラプス改善電極が、ドレイン電界に対して高抵抗層で守られるため、高耐圧化および装置の信頼性向上が可能である。
【００３３】
本開示の半導体装置の一態様においては、前記高抵抗領域は、前記高抵抗領域の半導体積層体内の２次元電子ガスが不活性化されており、前記低抵抗領域は、前記低抵抗領域の半導体積層体内の２次元電子ガスが活性化されていてもよい。
【００３４】
この構成とすることにより、コラプス改善電極が、２次元電子ガスと接続されるため、そうでない場合に比べて、コラプス改善効果を大きくできる。
【００３５】
本開示の半導体装置の一態様においては、前記コラプス改善電極と前記ゲート電極は、同じ材料で形成されていてもよい。
【００３６】
この構成とすることにより、コラプス改善電極とゲート電極を同時に形成できるから、作製工程を簡略化できる。
【発明の効果】
【００３７】
本開示に係る半導体装置によれば、電流コラプスを抑制し、かつゲート寄生容量を低減した窒化物半導体トランジスタを構成できるため、窒化物半導体材料からなる、パワートランジスタに適用可能な半導体装置を実現できる。
【図面の簡単な説明】
【００３８】
【図１】図１は、第１の実施形態に係る半導体装置の平面図である。
【図２】図２は、第１の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図３】図３は、第１の実施形態に係る半導体装置のＣ−Ｄ断面図である。
【図４】図４は、第２の実施形態に係る半導体装置の平面図である。
【図５】図５は、第３の実施形態に係る半導体装置の平面図である。
【図６】図６は、第４の実施形態に係る半導体装置の平面図である。
【図７】図７は、第５の実施形態に係る半導体装置の平面図である。
【図８】図８は、第６の実施形態に係る半導体装置の平面図である。
【図９】図９は、第７の実施形態に係る半導体装置の平面図である。
【図１０】図１０は、第８の実施形態に係る半導体装置の平面図である。
【図１１】図１１は、第８の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図１２】図１２は、第８の実施形態に係る半導体装置のＧ−Ｈ断面図である。
【図１３】図１３は、第８の実施形態に係る半導体装置のＩ−Ｊ断面図である。
【図１４】図１４は、第９の実施形態に係る半導体装置の平面図である。
【図１５】図１５は、第９の実施形態に係る半導体装置のＡ−Ｂ断面図である。
【図１６】図１６は、第９の実施形態に係る半導体装置のＫ−Ｌ断面図である。
【図１７】図１７は、第９の実施形態に係る半導体装置のＭ−Ｎ断面図である。
【発明を実施するための形態】
【００３９】
以下、本開示に係る実施形態について、図面を参照しながら説明する。
【００４０】
（本発明の基礎となった知見）
本発明者らは、背景技術の欄において記載した半導体装置において、電流コラプス及びゲート寄生容量に関し、以下の問題が生じることを見出した。
【００４１】
まず、先行技術ではコラプス現象を十分に抑制することは困難である。
【００４２】
なぜならば、ゲートフィールドプレートだけではゲート端部の電界緩和が十分にできないからである。
【００４３】
また、パワーデバイスのスイッチング素子のように、数１００Ｖ程度もの高い電圧が印加される場合、ＳｉＮ保護膜では、ＳｉＮ保護膜と窒化物半導体層との界面の窒素欠陥を十分には低減できないため、コラプス現象を十分に抑制できない。
【００４４】
その結果、ＦＥＴがオフ状態からオン状態に移行したとき、移行直後から数μ秒までの時間におけるオン抵抗が、初期状態の数倍にもなってしまう。
【００４５】
また、先行技術ではゲート寄生容量を十分に低減することは困難である。
【００４６】
なぜならば、先行技術では、ソースリーク電流を低減するためにゲート部の面積を大きくしているため、ゲート寄生容量を十分に低減できない。
【００４７】
そこで、本発明は、前記の問題を解決し、窒化物半導体を用いた半導体装置の電流コラプスを抑制するとともに、ゲート寄生容量を低減することを目的とする。
【００４８】
（第１の実施形態）
第１の実施形態に係る半導体装置１の平面図を図１に示す。また、図１におけるＡ−Ｂ間の断面図を図２に、図１におけるＣ−Ｄ間の断面図を図３に示す。なお、ここで半導体装置１は、電界効果トランジスタ（ＦＥＴ）である。
【００４９】
この半導体装置の構成を図１〜図３を用いて説明する。
【００５０】
まず、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体積層体１０５が形成されている。この半導体積層体１０５の上に、互いに間隔をおいて、ソース電極１３０及びドレイン電極１１０が形成されている。さらにソース電極１３０及びドレイン電極１１０と間隔をおいて、第２の窒化物半導体層１０４上にゲート電極１２０が形成される。
【００５１】
ここで、ゲート電極１２０とソース電極１３０との間にゲート閾値電圧以上の電圧を印加した場合に、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路となる領域を電流ドリフト領域１５０とする。電流ドリフト領域１５０は、平面図である図１、断面図である図２および図３において、それぞれ破線で囲んだ領域で表されている。
【００５２】
また、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路とならない領域を、非電流ドリフト領域１６０とする。非電流ドリフト領域１６０は、平面図である図１、断面図である図３において、それぞれ一点鎖線で囲んだ領域で表されている。
【００５３】
さらに、非電流ドリフト領域１６０内の第２の窒化物半導体層１０４の上には、ゲート電極１２０と同電位のコラプス改善電極１４０が形成され、このコラプス改善電極１４０と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４０から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている。
【００５４】
この半導体装置の構成について、さらに詳細に説明する。
【００５５】
半導体積層体１０５は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体積層体１０５を構成する半導体層の主面の面方位は（０００１）面である。
【００５６】
バッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌ組成が２０％であるＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
【００５７】
第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり、層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
【００５８】
第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
【００５９】
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガス層１０６（２−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ、略して２ＤＥＧ）が形成されている。
【００６０】
ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４側より層厚が２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。ソース電極１３０及びドレイン電極１１０は、Ｔｉ／Ａｌでなくとも、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触をしていればよい。
【００６１】
ゲート電極１２０は第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）を有する。ゲート電極１２０は第２の窒化物半導体層１０４に対しショットキー接触をする。ゲート電極１２０は、Ｎｉ／Ａｕでなくとも、例えばＴｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて第２の窒化物半導体層１０４とショットキー接触していればよい。
【００６２】
コラプス改善電極１４０は、ゲート電極１２０に対して異なる材料を用いており、ｐ型の窒化物半導体層で形成している。このｐ型の窒化物半導体層の構成は、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。このときコラプス改善電極１４０と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４０から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。
【００６３】
なお、ｐ型の窒化物半導体層であるコラプス改善電極１４０は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。コラプス改善電極１４０の幅は、ドレイン電極１１０とゲート電極１２０との間隔にもよるが、１μｍ〜３μｍ程度でよい。
【００６４】
コラプス改善電極１４０は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離して形成される。
【００６５】
また、図１の平面視による本ＦＥＴのレイアウトにおいては、半導体積層体１０５は、実質的な電流経路に相当する電流ドリフト領域１５０と、実質的な電流経路に相当しない非電流ドリフト領域１６０とに分けられる。電流ドリフト領域１５０は、主として素子のオン抵抗や耐圧を支配的に決定する領域である。また、非電流ドリフト領域１６０は、素子のオン抵抗や耐圧を支配的に決定しない領域であることを意味している。
【００６６】
電流ドリフト領域１５０内の半導体積層体１０５は、２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０の直下の半導体積層体１０５も、同じく２次元電子ガス層１０６が活性となっている低抵抗領域である。同様に、コラプス改善電極１４０と電流ドリフト領域１５０の間の非電流ドリフト領域１６０における半導体積層体１０５においても、２次元電子ガス層１０６が活性となっている低抵抗領域となっている。
【００６７】
なお、ゲート電極１２０、ソース電極１３０、ドレイン電極１１０はフィンガー構造を有しており、各電極のフィンガーの１本の長さ（図１においては紙面横方向に平行な方向の長さ）は１０μｍ〜５００μｍである。また、ソース電極１３０の電極幅（図１において紙面垂直方向の幅）は７μｍ、ドレイン電極１１０の電極幅は７μｍである。また、ゲート電極１２０の電極幅（いわゆるゲート長）は１μｍであり、コラプス改善電極１４０の電極幅は２μｍである。
【００６８】
ソース電極１３０とドレイン電極１１０との間隔（向かい合う電極端の間隔）は８．５μｍである。ゲート電極１２０は、ソース電極１３０の近い側の端より１．５μｍの位置に設けられ、ドレイン電極１１０は、ゲート電極１２０の近い側の端より６μｍの位置に設けられている。
【００６９】
次に、図１に示す電界効果トランジスタの動作について説明する。
【００７０】
前記電界効果トランジスタは、例えば次のように動作する。ドレイン電極１１０とソース電極１３０との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１２０に正の電圧を印加する。そうすると、ドレイン電極１１０からソース電極１３０へと電流（以下ドレイン電流と称する）を流すことができる。
【００７１】
ドレイン電流は、電流ドリフト領域１５０内で、ドレイン電極１１０から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス層１０６からなるチャネルを通って、ソース電極１３０へと流れる。
【００７２】
一方、ゲート電極１２０の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート電極１２０をソース電極１３０と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。
【００７３】
このように、ゲート電極１２０の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
【００７４】
このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート電極１２０にゲートしきい値電圧以上の電圧が印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流がゲート電極１２０近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や表層に生じる界面準位に、電子が捕獲される。
【００７５】
なお、Ｌ負荷の値は、例えば１０μＨ〜５ｍＨの値をとるが、半導体装置の出力や入力電圧によってその値は様々である。
【００７６】
また、スイッチング動作は、例えばインバータ用の２０ｋＨｚからＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路用の２００ｋＨｚ〜ＬＬＣ共振型コンバータ用の５００ｋＨｚ程度の周波数で行われる。印加されるドレイン電圧は、例えば直流（ＤＣ）１４０Ｖ〜４００Ｖ程度である。印加されるゲート電圧については、例えば０Ｖ（オフ時）と３．５Ｖ（オン時）の間であるが、ターンオンの瞬間やターンオフの瞬間にスパイク電圧を発生させるような印加の仕方もある。
【００７７】
従来のＦＥＴでは、電子が捕獲されたままスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子によりゲート端部への電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
【００７８】
これに対し、本開示のＦＥＴでは、ｐ型の窒化物半導体層からなり、ゲート電極１２０と同電位のコラプス改善電極１４０を設けて、ゲート電極１２０に正バイアスを印加時に、コラプス改善電極１４０から正孔を注入することで、捕獲された電子を再結合させることができる。
【００７９】
さらに詳しくは、このｐ型窒化物半導体層から成るコラプス改善電極１４０は、ｐ型窒化物半導体層と第２の窒化物半導体層とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２０に印加すると、コラプス改善電極１４０に同じ電位が印加され、コラプス改善電極１４０からソース電極１３０へと電流が流れる。このときに正孔が注入され、捕獲された電子を再結合し、コラプス抑制効果が得られる。
【００８０】
この効果について筆者らが検証したところ、６００Ｖでもオン抵抗の上昇が見られなかった。
【００８１】
なお、コラプス改善電極１４０が、ｐ型の導電型である場合で説明したが、別にｐ型でなくても、ｎ型でも構わない。ｎ型の場合は、捕獲された電子がコラプス改善電極１４０に吸収され、コラプス抑制効果が得られる。
【００８２】
本半導体装置では、ゲート電極１２０と同電位のコラプス改善電極１４０を、非電流ドリフト領域１６０内に形成することで、電流ドリフト領域１５０内にまでコラプス改善電極が延設される構成に比べて、電極面積を小さくできるから、ゲート寄生容量の低減が可能である。
【００８３】
コラプス改善電極１４０は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離して形成されるから、コラプス改善と所望のドレイン耐圧を確保することの両立が可能となる。
【００８４】
電流ドリフト領域１５０内の半導体積層体１０５は、２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０直下の半導体積層体１０５も、同じく２次元電子ガス層１０６が活性となっている低抵抗領域であり、コラプス改善電極１４０と電流ドリフト領域１５０の間の非電流ドリフト領域１６０における半導体積層体１０５においても、２次元電子ガス層１０６が活性となっている低抵抗領域である。そのため、高抵抗領域がいずれかに形成される場合に比べて、コラプス改善電極１４０からホールを注入して電子を再結合させる働きが、より効果的に発揮される（ここでいう高抵抗領域とは、通常の抵抗測定における測定限界値以上の抵抗値となる領域であり、半絶縁性または絶縁性を示す）。
【００８５】
さらに本半導体装置では、コラプス改善電極１４０は、ゲート電極１２０とは異なる材料を用いており、ゲート電極１２０のＮｉ／Ａｕに対して、コラプス改善電極１４０はｐ型のＧａＮ層から成る。このように、ゲート電極とコラプス改善電極とを異なる材料で構成することにより、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【００８６】
より具体的には、例えばゲート電極とコラプス改善電極が共にｐ型のＧａＮ層から成る半導体装置に比べて、本半導体装置ではゲート電極１２０にＮｉ／Ａｕを用いているため、ゲート抵抗を小さくできる。この結果、ゲート電極１２０がｐ型のＧａＮ層から成る装置に比べて、ゲート配線をより小さくでき、ゲート寄生容量を低減できる。その結果、半導体装置をより高速でスイッチングさせることが可能となる。
【００８７】
また、ゲート電極にｐ型ＧａＮ層を用いないため、例えば第２の窒化物半導体層１０４を８０ｎｍ以上と厚く形成する場合でも、第２の窒化物半導体層１０４とｐ型ＧａＮ層から成るコラプス改善電極１４０を連続した１回のエピ成長で形成可能であり、作製工程をシンプルにできる。
【００８８】
一方でゲート電極にｐ型ＧａＮ層を用いる場合は、第２の窒化物半導体層１０４を８０ｎｍ以上に厚く形成しようとすると、第２の窒化物半導体層形成のエピ成長と、ｐ型ＧａＮ層のエピ成長の間にゲートリセス工程を入れねばならず、２回のエピ成長＋ゲートリセス工程が必要となって、複雑な工程となる欠点がある。
【００８９】
このように、ゲート電極をＮｉ／Ａｕ、コラプス改善電極をｐ型ＧａＮ層と、異なる材料で構成することにより、ゲート電極とコラプス改善電極を共にｐ型ＧａＮ層とした半導体装置に比べて、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【００９０】
（第２の実施形態）
第２の実施形態に係る半導体装置２の平面図を、図４に示す。なお、ここで半導体装置２は、ＦＥＴである。
【００９１】
図１で示したＦＥＴとの相違は、コラプス改善電極１４１の平面図における形状である。すなわちコラプス改善電極１４１は、ドレイン電極１１０と、所望のドレイン耐圧（例えば６００Ｖ）に必要な最小限の距離（６μｍ）を離しながら、電流ドリフト領域１５０内で、ゲート電極１２０に近接するように形成される。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９２】
コラプス改善電極１４１を図４のように形成し、そこから正孔を注入することで、第１の実施形態に比べより多くの正孔をゲート電極１２０の端部に注入し捕獲された電子を再結合できるから、より大きなコラプス抑制効果を得ることができる。
【００９３】
（第３の実施形態）
第３の実施形態に係る半導体装置３の平面図を、図５に示す。なお、ここで半導体装置３は、ＦＥＴである。
【００９４】
図１で示したＦＥＴとの相違は、コラプス改善電極１４２の平面図における形状である。
【００９５】
すなわちコラプス改善電極１４２は、非電流ドリフト領域１６０のうち、ゲート電極１２０の長手方向への延長線と、ドレイン電極１１０の長手方向への延長線との間の非電流ドリフト領域１６０ａ内に収まるように形成される。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９６】
コラプス発生要因は、主にゲート電極１２０とドレイン電極１１０の間の電流ドリフト領域１５０内に捕獲された電子に因る。この電子をコラプス改善電極１４２から注入した正孔により再結合する。その際、コラプス改善電極１４２は、図５に示すように、ゲート電極１２０の長手方向への延長線と、ドレイン電極１１０の長手方向への延長線との間の非電流ドリフト領域１６０内に収まるように形成されればよい。このようにコラプス改善電極を最適に形成し面積を減らすことで、コラプス改善電極１４２とゲート電極１２０の面積に対応する寄生容量を小さくすることができる。
【００９７】
（第４の実施形態）
第４の実施形態に係る半導体装置４の平面図を、図６に示す。なお、半導体装置４は、ＦＥＴである。
【００９８】
図１で示したＦＥＴとの相違は、コラプス改善電極１４３が、ゲート電極１２０に対して同じ材料を用いており、すなわち第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）から成る。そしてコラプス改善電極１４３は、第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すショットキー接触をする。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【００９９】
このように、コラプス改善電極１４３は、ショットキー電極で形成されても構わない。この場合、ゲート電極１２０の端部に捕獲された電子はコラプス改善電極１４３に吸収され、その結果従来のＦＥＴで問題になっていた電流コラプスが起こらない。より具体的には、このショットキー電極から成るコラプス改善電極１４３は、ショットキー電極と第２の窒化物半導体層１０４とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２０に印加すると、コラプス改善電極１４３に同じ電位が印加され、コラプス改善電極１４３からソース電極１３０へと電流が流れる。このときに、ゲート電極１２０端部を中心に捕獲された電子を、コラプス改善電極１４３により吸収することができる。これにより捕獲電子をなくし、オン抵抗の増大を防ぐと共に、電界集中を緩和できるので、本実施形態に係るＦＥＴでは、電流コラプスの発生が抑制できる。
【０１００】
また、コラプス改善電極１４３とゲート電極１２０は同じ材料から成るため、両者を一つの工程で形成可能であるから、作製プロセスを簡単にでき、製造コストをさげることができる。
【０１０１】
（第５の実施形態）
第５の実施形態に係る半導体装置５の平面図を、図７に示す。なお、ここで半導体装置５は、ＦＥＴである。
【０１０２】
図１で示したＦＥＴとの相違は、コラプス改善電極１４４をｐ型の窒化物半導体層ではなく、ｐ型の有機半導体層で形成している点である。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１０３】
ｐ型の有機半導体層でコラプス改善電極１４４を設けて、そこから正孔を注入することで、捕獲された電子を再結合することができる。
【０１０４】
この有機半導体層は、ペンタセン（ｐｅｎｔａｃｅｎｅ）誘導体またはテトラセン（ｔｅｔｈｒａｃｅｎｅ）誘導体またはアントラセン（ａｎｔｈｒａｃｅｎｅ）誘導体等から成るアセン（ａｃｅｎｅ）、ペリレン（ｐｅｒｙｌｅｎｅ）、ルブレン（ｒｕｂｒｅｎｅ）、フタロシアニン（ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、Ｚｎフタロシアニン等から成り、より好ましくは、テトラセンまたはＺｎフタロシアニンから成る。有機半導体層は、好ましくは、蒸着法、スパッタリング法、スピンオン法、またはゾルゲル法によって形成され、より好ましくは、抵抗加熱蒸着法またはスピンオン法で形成される。厚さは例えば数１０〜１００ｎｍ程度で形成される。
【０１０５】
このように、コラプス改善電極をｐ型の窒化物半導体層ではなく、ｐ型の有機半導体層で形成することで、コラプス改善効果をより大きくしたり、製造プロセスをより簡単にできる。
【０１０６】
なお、有機半導体層が、ｐ型の導電型である場合で説明したが、別にｐ型でなくても構わない。
【０１０７】
（第６の実施形態）
第６の実施形態に係る半導体装置６の平面図を、図８に示す。なお、ここで半導体装置６は、ＦＥＴである。
【０１０８】
図１で示したＦＥＴとの相違は、コラプス改善電極１４５をｐ型の窒化物半導体層ではなく、ｐ型の酸化物半導体層で形成している点である。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１０９】
このｐ型の酸化物半導体層を設けて、そこから正孔を注入することで、捕獲された電子を再結合することができる。
【０１１０】
この酸化物半導体層は、例えば電子ビーム蒸着で形成したニッケル（Ｎｉ）を酸化して得られた酸化ニッケル（ＮｉＯ）層から成る。厚さは例えば数１０〜１００ｎｍ程度で形成される。酸化ニッケル（ＮｉＯ）の他にも、酸化鉄（ＦｅＯ２）、酸化コバルト（ＣｏＯ２）、酸化マンガン（ＭｎＯ）、酸化銅（ＣｕＯ）等のｐ型酸化物半導体で形成することもできる。
【０１１１】
このように、コラプス改善電極をｐ型の窒化物半導体層ではなく、ｐ型の酸化物半導体層で形成することで、コラプス改善効果をより大きくしたり、製造プロセスをより簡単にできる。
【０１１２】
なお、酸化物半導体層が、ｐ型の導電型である場合で説明したが、別にｐ型でなくても構わない。
【０１１３】
（第７の実施形態）
第７の実施形態に係る半導体装置７の平面図を、図９に示す。なお、ここで半導体装置７は、ＦＥＴである。
【０１１４】
図１で示したＦＥＴとの相違は、ゲート電極１２１を、Ｎｉ／Ａｕではなくｐ型の窒化物半導体層で形成しており、さらにコラプス改善電極１４６は、ゲート電極１２１に対して異なる材料を用いており、第２の窒化物半導体層１０４側より層厚が１００ｎｍのニッケル層の上に層厚が２００ｎｍの金層が形成された構成（いわゆるＮｉ／Ａｕの構成）から成る。フィンガー構造を含め、他の構成については、第１の実施形態で示したＦＥＴと同様である（図１〜図３参照）。
【０１１５】
このように、ゲート電極は、ｐ型の窒化物半導体層で形成されでも構わない。この場合、図１で示したＮｉ／Ａｕのゲート電極１２０と比べて、ゲートリーク電流やソースリーク電流をより低減し、素子の信頼性を向上できる。
【０１１６】
さらに本半導体装置では、コラプス改善電極１４６は、ゲート電極１２１とは異なる材料を用いており、ゲート電極１２１のｐ型の窒化物半導体層に対して、コラプス改善電極１４６はＮｉ／Ａｕのショットキー電極から成る。このように、ゲート電極とコラプス改善電極を異なる材料で構成することにより、作製方法の選択肢を増やし、より半導体装置の特性を向上させることができる。
【０１１７】
より具体的には、例えばゲート電極１２１とコラプス改善電極１４６が共にｐ型の窒化物半導体であるＧａＮ層から成る半導体装置に比べて、本半導体装置ではコラプス改善電極１４６にＮｉ／Ａｕを用いているため、コラプス改善電極１４６と第２の窒化物半導体層１０４との接合が、半導体ＰＮ接合ではなく、よりシンプルな、ショットキー接合で形成される。
【０１１８】
この結果、素子の特性ばらつきを小さくできる特長がある。
【０１１９】
（第８の実施形態）
第８の実施形態に係る半導体装置８の平面図を図１０に示す。また、図１０中のＡ−Ｂ間の断面図を図１１に、図１０中のＧ−Ｈ間の断面図を図１２に、そして図１０中のＩ−Ｊ間の断面図を図１３に示す。なお、ここで半導体装置８は、ＦＥＴである。
【０１２０】
半導体装置８の構成を図１０〜図１３を用いて説明する。
【０１２１】
まず、主面の面方位が（１１１）面であり、厚さが３５０μｍのシリコン基板１０１の上にバッファ層１０２を介して、第１の窒化物半導体層１０３と、第１の窒化物半導体層１０３と比べてバンドギャップが大きい第２の窒化物半導体層１０４を有する半導体積層体１０５が形成されている。この半導体積層体１０５の上に、互いに間隔をおいて、ソース電極１３０及びドレイン電極１１０が形成されている。さらにソース電極１３０及びドレイン電極１１０と間隔をおいて、第２の窒化物半導体層１０４上にゲート電極１２２が形成される。
【０１２２】
ここで、ゲート電極１２２とソース電極１３０との間にゲート閾値電圧以上の電圧を印加した場合に、半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路となる領域を電流ドリフト領域１５０とする。電流ドリフト領域１５０は、平面図である図１０、断面図である図１１において、それぞれ点線で囲まれた領域で表されている。
【０１２３】
同じく半導体積層体１０５内で、ドレイン電極１１０からソース電極１３０への実質的な電流経路とならない領域を、非電流ドリフト領域とする。非電流ドリフト領域は、平面図である図１０、断面図である図１２、断面図である図１３において、それぞれ一点鎖線で囲まれた領域で表されている。
【０１２４】
さらに、非電流ドリフト領域１６１内の第２の窒化物半導体層１０４上には、ゲート電極１２２と同電位のコラプス改善電極１４７が形成され、このコラプス改善電極１４７と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成されている。
【０１２５】
非電流ドリフト領域１６１内の半導体積層体１０５には、断面図である図１２と図１３に示されるように、高抵抗領域１８０と、この高抵抗領域１８０に囲われた低抵抗領域１７０とが形成されており、低抵抗領域１７０は、電流ドリフト領域１５０と接続されている。また、コラプス改善電極１４７は、非電流ドリフト領域１６１内の低抵抗領域１７０と接続して形成されている。
【０１２６】
高抵抗領域１８０では、半導体積層体１０５内の２次元電子ガスが不活性化されており、低抵抗領域１７０は、半導体積層体１０５内の２次元電子ガスが活性化されている。
【０１２７】
コラプス改善電極１４７とゲート電極１２２は、同じ材料で形成されている。
【０１２８】
この半導体装置の構成について、さらに詳細に説明する。
【０１２９】
半導体積層体１０５は、例えば有機気相エピタキシャル成長法（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ、ＭＯＶＰＥ）により形成され、半導体積層体を構成する半導体層の主面の面方位は（０００１）面である。
【０１３０】
バッファ層１０２は、シリコン基板１０１の上にＡｌＮ層とＡｌＧａＮ層とからなる多層構造により構成される。バッファ層１０２の総膜厚は、約２．１μｍである。
【０１３１】
第１の窒化物半導体層１０３は電子が走行するチャネル層であり、アンドープのＧａＮよりなり層厚は１．６μｍである。なお、ここでアンドープとは、不純物を意図的に導入していないことを意味する。
【０１３２】
第２の窒化物半導体層１０４は電子供給層であり、アンドープのＡｌ０．１７Ｇａ０．８３Ｎよりなり層厚は６０ｎｍである。
【０１３３】
第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面には２次元電子ガス層１０６（２−ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｇａｓ、略して２ＤＥＧ）が形成されている。
【０１３４】
ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４側より層厚２０ｎｍのチタン層の上に層厚が２００ｎｍのアルミニウム層が形成された構成（いわゆるＴｉ／Ａｌの構成）を有する。なお、ソース電極１３０およびドレイン電極１１０は、ともに第２の窒化物半導体層１０４に対しオーミック接触をする。ソース電極１３０及びドレイン電極１１０は、Ｔｉ／Ａｌでなくとも、例えばＴｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体として第２の窒化物半導体層１０４とオーミック接触をしていればよい。
【０１３５】
ゲート電極１２２はｐ型の窒化物半導体層で形成している。具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。コラプス改善電極１４７は、ゲート電極１２２と同じ材料で形成されており、ｐ型の窒化物半導体層、具体的には層厚２００ｎｍ、不純物濃度が１×１０２０ｃｍ−３のＭｇドープｐ型ＧａＮよりなる。このときコラプス改善電極１４７と第２の窒化物半導体層１０４の接合面には、コラプス改善電極１４７から第２の窒化物半導体層１０４に向かって順方向となるような整流作用を示すエネルギー障壁が形成される。
【０１３６】
なお、ｐ型の窒化物半導体層は、ＧａＮに限られず、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）でもよく、ＩｎｙＡｌｚＧａ１−ｙ−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）でもよい。また、Ｍｇの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度でよい。また、ゲート電極１２２の電極幅（いわゆるゲート長）及びコラプス改善電極１４７の幅は１μｍである。
【０１３７】
また、図１０の平面視による本ＦＥＴのレイアウトにおいては、半導体積層体１０５は、実質的な電流経路に相当する電流ドリフト領域１５０と、実質的な電流経路に相当しない非電流ドリフト領域１６１とに分けられる。電流ドリフト領域１５０は、主として素子のオン抵抗や耐圧を支配的に決定する領域である。また、非電流ドリフト領域１６１は、素子のオン抵抗や耐圧を支配的に決定しない領域であることを意味している。
【０１３８】
なお、ゲート電極１２０、ソース電極１３０、ドレイン電極１１０はフィンガー構造を有しており、各電極のフィンガーの１本の長さ（図１０においては紙面横方向に平行な方向の長さ）は１０μｍ〜５００μｍである。また、ソース電極１３０の電極幅（図１０において紙面垂直方向の幅）は７μｍ、ドレイン電極１１０の電極幅は７μｍである。
【０１３９】
ソース電極１３０とドレイン電極１１０との間隔（向かい合う電極端の間隔）は８．５μｍである。ゲート電極１２０は、ソース電極１３０の近い側の端より１．５μｍの位置に設けられ、ドレイン電極１１０は、ゲート電極１２０の近い側の端より６μｍの位置に設けられている。
【０１４０】
高抵抗領域１８０は、深さ方向（基板に垂直な方向）としては第２の窒化物半導体層１０４から第１の窒化物半導体層１０３の内部に至る程度に形成されている。なお、ここでいう高抵抗領域とは、通常の抵抗測定における測定限界値以上の抵抗値となる領域であり、半絶縁性または絶縁性を示す。
【０１４１】
低抵抗領域１７０は、半導体積層体１０５内の２次元電子ガス層１０７が活性となっている領域で、図１０の平面視における幅は１μｍ程度となっている。さらに低抵抗領域１７０は、ゲート電極１２２の端部から１．５μｍ程度離れたところで、電流ドリフト領域１５０と接続されている。低抵抗領域１７０は、コラプス改善電極１４７と、電流ドリフト領域１５０から１μｍ程度離れた位置で接続されるように形成される。
【０１４２】
次に、図８に示す電界効果トランジスタの動作について説明する。
【０１４３】
当該電界効果トランジスタは、例えば次のように動作する。ドレイン電極１１０とソース電極１３０との間に正バイアス（以下ドレイン電圧と称する）を印加し、ゲート電極１２２に正の電圧を印加する。そうすると、ドレイン電極１１０からソース電極１３０へと電流（以下ドレイン電流と称する）を流すことができる。
【０１４４】
ドレイン電流は、電流ドリフト領域１５０内で、ドレイン電極１１０から、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４との界面近傍に形成される２次元電子ガス層１０６からなるチャネルを通って、ソース電極１３０へと流れる。
【０１４５】
一方、ゲート電極１２２の電圧をＦＥＴのゲートしきい値電圧以下にする。例えばゲート電極１２０をソース電極１３０と短絡（ショート）させる。そうすると、ドレイン電流は流れなくなる。
【０１４６】
このように、ゲート電極１２２の印加電圧をオン、オフさせることで、ＦＥＴに流れるドレイン電流を流したり止めたり、というスイッチング動作を行う。
【０１４７】
このＦＥＴのドレイン端子にインダクタ負荷（以下、Ｌ負荷という）を接続して上記スイッチング動作を行う。すると、ターンオン、及びターンオフの瞬間、ゲート電極１２２にゲートしきい値電圧以上印加された状態で、過渡的にドレイン電圧が例えば数１０Ｖから場合によっては数１００Ｖまで持ち上がる。ドレイン電流が流れるゲートバイアス条件下でこのようにドレイン電圧が増大すると、電子電流がゲート電極１２２近傍の強電界領域を流れる。すると、強電界により第２の窒化物半導体層１０４内の欠陥や表層に生じる界面準位に、電子が捕獲される。
【０１４８】
従来のＦＥＴでは、電子が捕獲されたままスイッチング動作を続けると、捕獲された電子は負電荷を帯びているのでチャネルの散乱が起こって電子移動度が下がり、オン抵抗が大きくなる。また、捕獲された電子によりゲート端部への電界集中が発生して絶縁破壊するという、所謂電流コラプスが発生する。
【０１４９】
これに対し、本開示のＦＥＴでは、ｐ型の窒化物半導体層からなり、ゲート電極１２２と同電位のコラプス改善電極１４７を設けて、ゲート電極１２２に正バイアスを印加時に、コラプス改善電極１４７から低抵抗領域１７０を介して正孔を注入することで、捕獲された電子を再結合させることができる。
【０１５０】
さらに詳しくは、このｐ型窒化物半導体層から成るコラプス改善電極１４７は、ｐ型窒化物半導体層と第２の窒化物半導体層とで形成されるエネルギー障壁の大きさ以上の電圧、例えば３Ｖ以上の電圧をゲート電極１２２に印加すると、コラプス改善電極１４７に同じ電位が印加され、コラプス改善電極１４７にあるｐ型窒化物半導体層から低抵抗領域１７０を介して、ソース電極１３０へと電流が流れる。このときに正孔が注入され、捕獲された電子を再結合し、コラプス抑制効果が得られる。
【０１５１】
この効果について筆者らが検証したところ、６００Ｖでもオン抵抗の上昇が見られなかった。
【０１５２】
本実施形態では、コラプス改善電極１４７が高抵抗領域１８０で囲われる構成となっているため、ドレイン高電界に対して高抵抗領域１８０で守られるから、高耐圧化および装置の信頼性向上が可能である。
【０１５３】
また、コラプス改善電極１４７が、低抵抗領域１７０（２次元電子ガス層１０７）と接続されるため、そうでない場合に比べて、コラプス改善効果を大きくできる。
【０１５４】
コラプス改善電極１４７とゲート電極１２２は、同じ材料（ｐ型の窒化物半導体層）で形成されている。このため、コラプス改善電極とゲート電極を同時に形成できるから、作製工程を簡略化できる。
【０１５５】
（第９の実施形態）
第９の実施形態に係るＦＥＴにおける半導体装置９の平面図を図１４に示す。また、図１４におけるＡ−Ｂ間の断面図を図１５に、図１４におけるＫ−Ｌ間の断面図を図１６に、そして図１４におけるＭ−Ｎ間の断面図を図１７に示す。なお、ここで半導体装置９は、ＦＥＴである。
【０１５６】
図１０で示したＦＥＴとの相違は、コラプス改善電極１４８と低抵抗領域１７１の形状である。なお、非電流ドリフト領域１６２は、上記非電流ドリフト領域１６１と同じであり、２次元電子ガス層１０８は、上記２次元電子ガス層１０６と同じであり、高抵抗領域１８１は上記高抵抗領域１８０と同じである。
【０１５７】
このような形状であっても、ゲート電極１２３に正バイアスを印加時に、コラプス改善電極１４８から低抵抗領域１７１を介して正孔を注入することで、捕獲された電子を再結合させることができるから、コラプス改善に効果が有る。
【０１５８】
フィンガー構造を含め、他の構成については、第８の実施形態で示したＦＥＴと同様である（図１０〜図１３参照）。
【０１５９】
なお、上記実施形態では、ソース電極１３０とドレイン電極１１０は、半導体積層体１０５の上に形成された例で説明したが、別に半導体積層体１０５と接触していれば、シリコン基板１０１上に形成されていても構わない。例えば、シリコン基板１０１から第２の窒化物半導体層１０４を貫通させるようなビアホールを形成し、シリコン基板の裏面およびビアホール内に金属層を形成し、当該金属層を第２の窒化物半導体層１０４表面に形成した電極と接触させるようにしてもよい。
【０１６０】
上記実施形態では、基板としてＳｉ基板を用いたが、Ｓｉ基板以外にもサファイア基板、ＳｉＣ基板、ＧａＮ基板、スピネル基板、ＧａＡｓ基板等を用いることができる。また、Ｓｉ基板の主面の面方位として（１１１）面としたが、（００１）面であってもよい。また、ＧａＮ基板のような六方晶の基板の場合、主面の面方位としては（０００１）面とすることができるし、（１１−２０）面であっても（１０−１０）面であってもよい。
【０１６１】
バッファ層１０２の多層構造を構成するＡｌＮ層およびＡｌＧａＮ層の層厚やＡｌ組成比については作成される半導体装置の層構造や結晶成長条件、基板の材料等により適宜最適な層厚、Ａｌ組成が選択される。当該多層構造において、ＡｌＮ層およびＡｌＧａＮ層の層厚は、基板側において厚く、第１の窒化物半導体層１０３側において薄くすることも可能である。またＡｌＧａＮ層の組成についても基板側においてＡｌ組成比を大きくし、第１の窒化物半導体層１０３側においてＡｌ組成比を小さくすることも可能である。
【０１６２】
またバッファ層１０２は、場合によっては超格子バッファ層や単層のＡｌＮやＡｌＧａＮ、ＧａＮを用いることも可能である。
【０１６３】
上記実施形態では、バッファ層１０２の総層厚を約２．１μｍとしたが、バッファ層１０２の構成によっては約２．１μｍに限られることはない。
【０１６４】
また、バッファ層１０２、第１の窒化物半導体層１０３、第２の窒化物半導体層１０４は、所望のデバイス特性を有するように窒化物半導体ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）よりｘ、ｙを適宜選択することで構成してもよい。
【０１６５】
また、ゲート電極部に絶縁体層を用いた、いわゆるＭＩＳＦＥＴでもよい。なお、絶縁体層として酸化膜を用いた、いわゆるＭＯＳＦＥＴでもよいことはいうまでもない。なお、絶縁体層としては、窒化珪素（ＳｉＮ）、窒化アルミニウム（ＡｌＮ）、酸化珪素（ＳｉＯ２）、酸窒化珪素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化チタン（ＴｉＯ２）等を用いることができ、また第２の窒化物半導体層１０４を選択的に熱酸化させてできる層を用いることができる。
【０１６６】
また、ゲート電極部にリセスを形成した、リセスゲートのＦＥＴでもよい。なお、リセスの底部に絶縁層を形成し、ＭＩＳＦＥＴまたはＭＯＳＦＥＴとしてもよい。
【０１６７】
また、ゲート電極部にｐ型半導体層（例えばｐ型ＧａＮ、ｐ型ＡｌＧａＮ、ｐ型ＮｉＯ等）を用い、その上にゲート電極を形成した接合型トランジスタ（ＪＦＥＴ）でもよい。
【０１６８】
なお、上記実施形態において記載した各電極や配線の長さや幅、厚さ、面積は一例にすぎず、半導体装置の用途や目的等に合わせ様々な値をとりうる。また、上記実施形態において記載した各電極や配線の材料もまた一例にすぎず、半導体装置の用途や目的等に合わせ様々な材料を用いることができる。
【産業上の利用可能性】
【０１６９】
本発明に係る半導体装置は、窒化物半導体を用いた、電流コラプスが抑制されかつゲート寄生容量の小さい電界効果デバイスであり、インバータ又は電源回路等に用いられるパワーデバイスとして有用である。
【符号の説明】
【０１７０】
１、２、３、４、５、６、７、８、９  半導体装置
１０１    シリコン基板
１０２    バッファ層
１０３    第１の窒化物半導体層
１０４    第２の窒化物半導体層
１０５    半導体積層体
１０６、１０７、１０８    ２次元電子ガス層
１１０    ドレイン電極
１２０、１２１、１２２、１２３    ゲート電極
１３０    ソース電極
１４０、１４１、１４２、１４３、１４４、１４５、１４６、１４７、１４８    コラプス改善電極
１５０    電流ドリフト領域
１６０、１６１、１６２    非電流ドリフト領域
１７０、１７１    低抵抗領域
１８０、１８１    高抵抗領域
【国際調査報告】
2016002180.tif 000020
2016002180.tif 000021