(57)【要約】  本技術のスイッチ素子は、第１電極および第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備え、スイッチ層は、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成されている。
2016052097.tif 000002
【特許請求の範囲】
【請求項１】
第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、
前記スイッチ層は、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成されている
スイッチ素子。
【請求項２】
前記スイッチ層は、添加元素として、ホウ素（Ｂ），炭素（Ｃ）およびケイ素（Ｓｉ）のうちの少なくとも１種を含んでいる、請求項１に記載のスイッチ素子。
【請求項３】
前記スイッチ層に含まれる窒素（Ｎ）は、３原子％以上４０原子％以下である、請求項１に記載のスイッチ素子。
【請求項４】
前記スイッチ層に含まれる酸素（Ｏ）は、３原子％以上５５原子％以下である、請求項１に記載のスイッチ素子。
【請求項５】
前記スイッチ層に含まれるケイ素（Ｓｉ）に対するゲルマニウム（Ｇｅ）の含有量は、３％以上である、請求項２に記載のスイッチ素子。
【請求項６】
前記スイッチ層に含まれる前記添加元素に対するゲルマニウム（Ｇｅ）の含有量は、１０％以上９３％以下である、請求項２に記載のスイッチ素子。
【請求項７】
前記スイッチ層の膜厚は５０ｎｍ以下である、請求項１に記載のスイッチ素子。
【請求項８】
前記スイッチ層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少させることにより再び高抵抗状態に変化する、請求項１に記載のスイッチ素子。
【請求項９】
前記第１電極および前記第２電極の間に、金属元素又は非金属元素の酸化物あるいは窒化物を含む高抵抗層を有する、請求項１に記載のスイッチ素子。
【請求項１０】
前記高抵抗層は、前記スイッチ層の前記第１電極側および前記第２電極側の少なくとも一方の面に設けられている、請求項９に記載のスイッチ素子。
【請求項１１】
記憶素子および前記記憶素子に接続されたスイッチ素子を含むメモリセルを複数備え、
前記スイッチ素子は、
第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、
前記スイッチ層は、少なくともゲルマニウム（Ｇｅ）と窒素（Ｎ）あるいは酸素（Ｏ）とからなるアモルファス材料を含んでいる
記憶装置。
【請求項１２】
前記記憶素子は前記スイッチ素子の前記第１電極および前記第２電極間に記憶層を有する、請求項１１に記載の記憶装置。
【請求項１３】
前記記憶層および前記スイッチ層は前記第１電極と前記第２電極との間に第３電極を介して積層されている、請求項１２に記載の記憶装置。
【請求項１４】
前記記憶層はテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む、請求項１２に記載の記憶装置。
【請求項１５】
複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、請求項１１に記載の記憶装置。
【請求項１６】
前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、請求項１２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電極間にスイッチ特性を有するスイッチ層を備えたスイッチ素子およびこれを備えた記憶装置に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかしながら、現行のアクセストランジスタを用いた抵抗変化型メモリでは単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較して同じ設計ルールを用いて微細化しても大容量化が困難であった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。【０００３】
一般的に、クロスポイントアレイ構造を用いた双方向メモリでは、任意のメモリセルを選択する方法として、Ｖ−Ｖ／２選択方式が採用されている。この選択方式では、選択するメモリセルには、選択電圧として電圧Ｖが印加され、その他のセルには０ＶあるいはＶ／２が印加される。なお、Ｖ／２が印加されるメモリセルは半選択セルという。【０００４】
クロスポイント型メモリでは、メモリセルの数を増やすことによって容量を大きくすることができるが、メモリセルの数が多くなるにつれて、上記Ｖ／２が印加される各半選択セルに流れる電流の総量も増える。このため、省電力且つ、大容量なクロスポイント型のメモリを実現するためには、回路に流れる最大電流を抑える必要がある。即ち、メモリセルに電圧Ｖが印加されたとき（選択時）に流れる大きな電流値（オン）と、Ｖ／２が印加されたとき（半選択時）に流れる小さな電流値（オフ）との選択比（オン／オフ比）が十分に確保されることが求められる。【０００５】
オン／オフ比は、各メモリセルを構成するメモリ素子にスイッチ素子組み合わせることによって大きくすることができる。メモリ素子としては、例えば、ＰＮダイオードや金属酸化物を用いて構成された印加電圧に対して連続的に抵抗値が変化する、所謂、閾値電圧を持たない非線形抵抗型のもの（例えば、ＭＩＭ）や、ある閾値電圧以上で抵抗値が小さくなるアバランシェダイオード等が挙げられる（例えば、非特許文献１，２参照）。この他、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch：例えば、特許文献１，２参照））が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−８６５２６号公報
【特許文献２】特開２０１０−１５７３１６号公報
【非特許文献】
【０００７】
【非特許文献１】Ｊｉｕｎ−Ｊｉａ Ｈｕａｎｇ他，2011 IEEE IEDM11-733〜736
【非特許文献２】Ｗｏｏｔａｅ Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37〜38
【発明の概要】
【０００８】
上記スイッチ素子の中でも、閾値電圧を有するアバランシェダードやオボニック閾値スイッチは、選択時および非選択時（あるいは、半選択時）に印加される電圧ＶおよびＶ／２が、閾値電圧をまたぐように設定することで選択比を大きく取りやすく、メモリ素子として組み合わせるスイッチ素子として好ましい。特に、オボニック閾値スイッチは、詳細は後述するが、ある閾値電圧以上で抵抗値が下がり見かけ上の抵抗値がマイナスとなる負性抵抗特性もしくはＳ型負性抵抗特性を有するため、より選択比を大きく取りやすい。
【０００９】
しかしながら、オボニック閾値スイッチを構成するカルコゲナイド材料は、化学的安定性および熱的安定性が低い。このため、大容量メモリを実現する際に用いられる半導体プロセス、例えば、エッチング等を用いる微細化プロセスや高温プロセスに対する耐性が低いという問題があった。
【００１０】
従って、半導体プロセスに対する安定性が高く、オン／オフ比の大きなスイッチ素子および記憶装置を提供することが望ましい。
【００１１】
本技術の一実施形態のスイッチ素子は、第１電極および第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備え、スイッチ層は、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成されたものである。
【００１２】
本技術の一実施形態の記憶装置は、記憶素子およびこれに接続された上記スイッチ素子を含むメモリセルを複数備えたものである。
【００１３】
本技術の一実施形態のスイッチ素子および一実施形態の記憶装置では、第１電極と第２電極との間に設けられたスイッチ層を、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成するようにした。上記材料は、半導体プロセスに対して親和性が高く、比較的、化学的および熱的に安定な材料であるため、半導体プロセスに対する安定性が向上する。
【００１４】
本技術の一実施形態のスイッチ素子または一実施形態の記憶装置によれば、第１電極と第２電極との間のスイッチ層を、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成するようにした。これにより、半導体プロセスに対して安定、且つ、メモリ素子の電圧印加時に流れる電流のオン／オフ比を大きくすることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】本開示の一実施の形態に係るスイッチ素子の構成を表す断面図である。
【図２Ａ】メモリ素子の電流電圧（ＩＶ）特性を表す特性図である。
【図２Ｂ】スイッチ素子の電圧変化を表す特性図である。
【図２Ｃ】メモリセルのＩＶ特性を表す特性図である。
【図３】図１に示したスイッチ素子を備えたメモリセルアレイの一例を表す斜視図である。
【図４】図３に示したメモリセルの構成を表す断面図である。
【図５Ａ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図５Ｂ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図５Ｃ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図５Ｄ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図５Ｅ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図５Ｆ】図３に示したメモリセルアレイの他の例を表す斜視図である。
【図６Ａ】本開示の変形例に係るスイッチ素子の構成の一例を表す断面図である。
【図６Ｂ】本開示の変形例に係るスイッチ素子の構成の他の例を表す断面図である。
【図６Ｃ】本開示の変形例に係るスイッチ素子の構成の他の例を表す断面図である。
【図７Ａ】図６Ｃに示したスイッチ素子を備えたメモリセルの構成の一例を表す断面図である。
【図７Ｂ】図６Ｃに示したスイッチ素子を備えたメモリセルの構成の他の例を表す断面図である。
【図７Ｃ】図６Ｃに示したスイッチ素子を備えたメモリセルの構成の他の例を表す断面図である。
【図８】本開示の実験例１−１におけるＩＶ特性図である。
【図９】本開示の実験例１−２におけるＩＶ特性図である。
【図１０】本開示の実験例２−２におけるＩＶ特性図である。
【図１１】本開示の実験例２−４におけるＩＶ特性図である。
【図１２】本開示の実験例２−１２におけるＩＶ特性図である。
【図１３】本開示の実験例２−１３におけるＩＶ特性図である。
【図１４】Ｓｉ／（Ｓｉ＋Ｇｅ）比と閾値電圧との関係を表す特性図である。
【図１５】本開示の実験３における含窒素比と閾値電圧との関係を表す特性図である。
【図１６】本開示の実験３における含酸素比と閾値電圧との関係を表す特性図である。
【図１７】本開示の実験例４−１におけるＩＶ特性図である。
【図１８】本開示の実験例４−３におけるＩＶ特性図である。
【図１９】本開示の実験例４−５におけるＩＶ特性図である。
【図２０】本開示の実験例４−６におけるＩＶ特性図である。
【図２１】本開示の実験例５−１におけるＩＶ特性図である。
【図２２】本開示の実験例５−２におけるＩＶ特性図である。
【発明を実施するための形態】
【００１６】
以下、本開示の実施の形態について、以下の順に図面を参照しつつ説明する。
１．実施の形態（電極間にＧｅとＮあるいはＯとを含むスイッチ層を設けた例）
１−１．スイッチ素子
１−２．記憶装置
２．変形例（電極間に高抵抗層を追加した例）
３．実施例
【００１７】
＜１．実施の形態＞
（１−１．スイッチ素子）
図１は、本開示の一実施の形態に係るスイッチ素子１の断面構成を表したものである。このスイッチ素子１は、例えば、図３に示した、所謂クロスポイントアレイ構造を有するメモリセルアレイ２において複数配設されたうちの任意の記憶素子（記憶素子２Ｙ；図３）を選択的に動作させるためのものである。スイッチ素子１（スイッチ素子２Ｘ；図３）は、記憶素子２Ｙ（具体的には記憶層４０）に直列に接続されており、下部電極１０（第１電極）、スイッチ層３０および上部電極２０（第２電極）をこの順に有するものである。
【００１８】
下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化チタン（ＴｉＮ）、銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）、窒化タンタル（ＴａＮ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００１９】
本実施の形態におけるスイッチ層３０は、ゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成されている。スイッチ層３０に含まれる窒素あるいは酸素は数％程度含まれていればよい。具体的には、窒素は、例えば３原子％以上４０原子％以下を含んでいることが好ましく、酸素は、例えば３原子％以上５５原子％以下を含んでいることが好ましい。これにより、スイッチ層３０は、ある閾値電圧以上で見かけ上の抵抗値がマイナスとなる負性抵抗特性を有するようになり、スイッチ素子１に印加される電圧がある値（スイッチング閾値電圧）を超えたときに、電流を数桁倍流すようになる。
【００２０】
スイッチ層３０は、この他、添加元素として、ホウ素（Ｂ），炭素（Ｃ）およびケイ素（Ｓｉ）のいずれか１種あるいは２種以上を含んでいることが好ましい。これら添加元素を用いることによって、オフ状態における電流値（オフ電流値）が減少し、メモリセルのオン／オフ比をさらに大きくすることができる。また、スイッチ層３０の膜厚は、特に限定されないが、例えば５０ｎｍ以下であることが好ましい。
【００２１】
なお、スイッチ層３０は、本開示の効果を損なわない範囲でこれら以外の元素を含んでいてもかまわない。
【００２２】
上部電極２０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもスイッチ層３０と反応しない安定な材料が好ましい。
【００２３】
本実施の形態のスイッチ素子１は、初期状態ではその抵抗値は高く（高抵抗状態（オフ状態））、電圧を印加すると、ある電圧（スイッチング閾値電圧）において低く（低抵抗状態（オン状態））なるスイッチ特性を有すると共に、負性抵抗特性を有する。また、スイッチ素子１は、印加電圧をスイッチング閾値電圧より下げる、あるいは、電圧の印加を停止すると高抵抗状態に戻るものであり、オン状態が維持されない。即ち、スイッチ素子１は、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極２０を介して電圧パルスあるいは電流パルスの印加によって、スイッチ層３０の相変化（非晶質相（アモルファス相）と結晶相）を生じないものである。
【００２４】
前述したように、メモリ（メモリセルアレイ）の大容量化は図３に示したような、交差する配線間のクロスポイント付近にメモリ素子とスイッチ素子とが積層されたメモリセルが配置されたクロスポイントアレイ構造を採用することで実現することができる。
【００２５】
メモリセルを、メモリ素子のみから構成した場合、半選択電圧Ｖ／２がメモリセルに印加されたときに流れる電流値は、メモリ素子にＶ／２の電圧が印加させたときの電流値と等しくなる。即ち、メモリ素子の抵抗状態が低い場合には大きな電流（オフ）が流れてしまうため、複数のメモリセルから構成されるクロスポイント型のメモリでは、任意のメモリセルを選択的に動作させることが難しい。
【００２６】
これに対して、メモリセルを、メモリ素子とスイッチ素子とから構成、具体的には、互いに直列に接続した構成とする場合には、半選択電圧Ｖ／２がメモリセルに印加されたときに流れる電流値は、スイッチ素子の抵抗値がメモリ素子の抵抗値よりも大きければ、小さくなる。これは、印加電圧の大部分がスイッチ素子に分圧されるからであり、即ち、半選択セルに流れるリーク電流（オフ）が低減されるようになる。また、選択電圧Ｖがメモリセルに印加されたとき、選択電圧Ｖがスイッチ素子の閾値電圧よりも大きな場合には、スイッチ素子の抵抗値が低下（スイッチ）して電流が流れるようになり（オン）、直列接続されたメモリ素子に電圧が印加されるようになる。即ち、メモリ素子の抵抗値を変化させて書き込みあるいは消去等の操作を行うことが可能となる。このように、メモリ素子とスイッチ素子とを組み合わせることにより、メモリセルの選択比（オン／オフ比）を大きくし、任意のメモリセルを選択的に動作させることが可能となる。
【００２７】
前述したカルコゲナイド材料を用いたオボニック閾値スイッチは、ある閾値電圧（スイッチング閾値電圧）以上で見かけ上の抵抗値がマイナスとなる負性抵抗特性もしくはＳ型負性抵抗特性を有するため、オン／オフ比が大きく、クロスポイント型メモリのような複数のメモリセルを備えたメモリに用いるスイッチ素子として適しているといえる。
【００２８】
負性抵抗特性を有するスイッチ素子の電流電圧（ＩＶ）特性は、スイッチ素子および既知の抵抗値を持つ負荷抵抗に対して電圧を印加し、その印加電圧を上昇させた際の電流を測定し、負荷抵抗に係る電圧を差し引くことで調べることができる。通常は、スイッチ素子に対して印加電圧を上昇させていくと電流値も上昇していく。ところが、負性抵抗を有するスイッチ素子では、ある閾値電圧以上で逆に電圧が減少していき、保持電圧と呼ばれる電圧まで下がったのち電流だけが上昇し、見かけ上の抵抗値がマイナスとなる。この負性抵抗特性は、スイッチ素子に対して電流値を上昇させていった際の電圧を測定することでも観測することができる。
【００２９】
図２Ａは、一般的なメモリ素子のＩＶ特性を表したものである。メモリ素子に印加する電圧を増加させていくと、閾値電圧（Ｖ0）に達した時点で抵抗値が高いオフ状態（Ａ）から低抵抗状態へと変化（Ｂ）し、オン状態（Ｃ）になる。また、印加する電流を減少させていくと、抵抗値は、オン状態を維持したまま電圧が減少する（Ｄ）。このように、メモリ素子は、印加電圧を低下させても変化した抵抗値が保持されるヒステリシス特性を有している。図２Ｂは、負性抵抗特性を有するスイッチ素子（Ｘ0）および負性抵抗特性を持たないスイッチ素子（Ｙ0）に印加する電流を変化させたときに印加される電圧変化を表したものである。なお、縦軸は電流値を対数で表わしている。負性抵抗特性を持たないスイッチ素子に印加する電流を増加させていくと、電圧はＹ0のように、単調に増加していく。一方、負性抵抗特性を有するスイッチ素子では、印加する電流を増加させていくと、閾値電圧（Ｖｘ0）までは電圧は単調に増加する（Ａ）が、閾値電圧（Ｖｘ0）を超えると、電圧値が減少し（Ｂ）、見かけ上抵抗値がマイナスとなる。その後、電流値を上昇させても電圧は一定のままとなる（Ｃ）。なお、スイッチ素子は、負性抵抗特性の有無にかかわらず、ヒステリシス特性を持たない。
【００３０】
図２Ｃは、図２Ａに示したＩＶ特性を有するメモリ素子と、上記図２Ｂに示した特性図を有するスイッチ素子（Ｘ0，Ｙ0）とを直列に接続してメモリセル（Ｘ，Ｙ）とし、そのＩＶ特性を表したものである。図２Ｃに示したように、メモリ素子とスイッチ素子とを組み合わせたメモリセルでは、印加電圧がある電圧（閾値電圧）に達すると急峻な電流増加がみられる。この急峻な電流増加は、メモリ素子が高抵抗状態から低抵抗状態に変化した際に生じるものであり、この急峻な電圧変化が生じる電圧が、メモリセルのスイッチング閾値電圧である。このメモリセルのスイッチング閾値電圧を選択動作電圧Ｖ（Ｖｘ，Ｖｙ；オン）、その半分の電圧を半選択電圧Ｖ／２（（Ｖ／２）ｘ，（Ｖ／２）ｙ；オフ）とし、このときの電流値（オン−オフ差）をそれぞれ比較すると、負性抵抗特性を有するスイッチ素子を用いたメモリセル（Ｘ）の方が、負性抵抗特性を持たないスイッチ素子を用いたメモリセル（Ｙ）よりもオン／オフ比が大きいことがわかる。これは、スイッチ素子の閾値電圧以上の電圧がスイッチ素子に印加されると、その負性抵抗特性によって、スイッチ素子にかかる電圧値が減少し、その分メモリ素子に印加される分圧が増加することによる。即ち、より小さな印加電圧Ｖでメモリ素子をスイッチさせることができ、加えて、半選択電圧Ｖ／２も小さくなるため、メモリセルの半選択時のリーク電流を減らすことができる。
【００３１】
このように、負性抵抗特性を有するスイッチ素子は、負性抵抗特性を持たないスイッチ素子と比較してメモリセルのオン／オフ比を向上させることが可能となる。また、非選択（あるいは半選択）メモリセルに流れるリーク電流を低減することができる。このため、クロスポイント型メモリのように、複数のメモリセルを備えたメモリのスイッチ素子として好適であり、メモリセルの数を更に増やすことによって大容量化を実現することができる。
【００３２】
しかしながら、負性抵抗特性を有する、カルコゲナイド材料を用いたスイッチ素子は、クロスポイント型メモリ等を製造する際に用いられる半導体プロセスに対する耐性が低いという問題があった。具体的には、化学的安定性が低いため、エッチング等による微細化プロセス中における損傷や、比較的低融点であるため、高温プロセスでの状態安定性が懸念される。
【００３３】
これに対して、本実施の形態のスイッチ素子１では、スイッチ層３０をゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成するようにした。ゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料は、半導体プロセスに対する親和性が高く、比較的、化学的および熱的に安定な材料である。このため、エッチング等による微細化プロセスや、高温プロセスを容易に用いることが可能となる。
【００３４】
以上のように、本実施の形態では、スイッチ層３０を、半導体プロセスに対して親和性が高い、ゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成するようにした。これにより、製造時に用いる半導体プロセスに対して化学的および熱的な安定性が向上し、信頼性が向上する。よって、大容量且つ、信頼性の高い記憶装置を提供することが可能となる。
【００３５】
（１−２．記憶装置）
記憶装置（メモリ）は、後述する記憶素子２Ｙを多数、例えば列状やマトリクス状に配列することにより構成することができる。このとき、本開示のスイッチ素子１は、スイッチ素子２Ｘとして、記憶素子２Ｙと直列に接続されており、これによりメモリセル２Ａを構成している。メモリセル２Ａは、配線を介してセンスアンプ，アドレスデコーダおよび書き込み・消去・読み出し回路等に接続される。
【００３６】
図３は、交差する配線間の交点（クロスポイント）にメモリセル２Ａを配置した、所謂クロスポイントアレイ型の記憶装置（メモリセルアレイ２）の一例を表したものである。このメモリセルアレイ２では、各メモリセル２Ａに対して、Ｙ軸方向に延伸すると共に、下部電極１０に相当する配線（例えばビット線；ＢＬ（行ライン））と、Ｘ軸方向に延伸すると共に、上部電極２０に相当する配線（例えばワード線；ＷＬ（縦ライン））とを交差するよう設けられている。このように、クロスポイントアレイ構造を用いることにより、単位セルあたりのフロア面積を小さくすることが可能であり、大容量化を実現することが可能となる。更に、ビット線，メモリセル２Ａおよびワード線から構成される単位構造がＺ軸方向に積層された３次元立体構造とすることによって、より高密度、且つ、大容量なメモリを実現することができる。なお、ビット線あるいはワード線を上下のメモリセルで共有する構造としてもよい。また、ビット線，メモリセル２Ａおよびワード線から構成される単位構造の積層間に、層間絶縁膜（図示せず）を設けてもよい。
【００３７】
メモリセル２Ａを構成する記憶素子２Ｙは、例えば、下部電極、記憶層４０および上部電極をこの順に有するものである。記憶層４０は、例えば下部電極側から抵抗変化層４２およびイオン源層４１が積層された積層構造あるいは抵抗変化層４２の単層構造によって構成されている。なお、ここではスイッチ層３０と記憶層４０との間には中間電極５０（第３電極）が設けられており、この中間電極５０がスイッチ素子２Ｘの上部電極と、記憶素子２Ｙの下部電極とを兼ねている。具体的には、メモリセル２Ａは、例えば図４に示したように、下部電極１０と上部電極２０との間に、スイッチ層３０，中間電極５０，抵抗変化層４２およびイオン源層４１がこの順に積層された構成を有する。
【００３８】
なお、上記のように、メモリセルアレイ２における下部電極１０および上部電極２０は、それぞれビット線（ＢＬ）およびワード線（ＷＬ）でもよいし、あるいは、ビット線（ＢＬ）およびワード線（ＷＬ）に挟まれるように、下部電極１０および上部電極２０を形成してもよい。図３に示したスイッチ素子２Ｘおよび記憶素子２Ｙは、具体的には、それぞれスイッチ層３０および記憶層４０に相当する。また、図３では中間電極５０を省略して指名している。
【００３９】
記憶層４０は、上記のように、例えばイオン源層４１と抵抗変化層４２との積層構造のような構成を有する、所謂抵抗変化型記憶素子（メモリ素子）であればよい。例えば遷移金属酸化物からなる抵抗変化メモリ，ＰＣＭ（相変化型メモリ）あるいはＭＲＡＭ（磁気抵抗変化型メモリ）を用いてもかまわない。
【００４０】
イオン源層４１は、電界の印加によって抵抗変化層４２内に伝導パスを形成する可動元素と、例えば遷移移金属元素（周期律表第４族〜第６族）およびカルコゲン元素を含んでいる。このため、イオン源層４１は化学的安定性や耐熱性が高い。可動元素としては、例えばＣｕなどの遷移金属元素やＡｌなどが挙げられる。その他にも，マンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ）および白金（Ｐｔ），Ｓｉ等や酸素（Ｏ）や窒素（Ｎ）を含んでいてもかまわない。
【００４１】
抵抗変化層４２は、例えば金属元素または非金属元素の酸化物あるいは窒化物によって構成されており、下部電極１０と上部電極２０との間に所定の電圧を印加した場合にその抵抗値が変化するものである。具体的には、下部電極１０と上部電極２０との間に電圧が印加されると、イオン源層４１に含まれる遷移金属元素が抵抗変化層４２内に移動して伝導パスが形成され、抵抗変化層４２は低抵抗化する。あるいは、抵抗変化層４２内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層４２は低抵抗化する。また、逆方向の電圧を印加することによって伝導パスは切断、または導電性が変化する。これにより、抵抗変化層４２は高抵抗化する。
【００４２】
なお、抵抗変化層４２に含まれる金属元素および非金属元素は必ずしもすべてが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層４２の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層４１の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ〜１０ｎｍ程度が好ましい。
【００４３】
中間電極５０は、例えば電界の印加によってカルコゲナイドを含むスイッチ層３０およびイオン源層４１中へイオンの溶解・析出等の酸化還元反応およびイオンの移動が生じにくい不活性な材料であれば特に問わない。なお、中間電極５０は必ずしも設ける必要はなく、適宜省略してもかまわない。
【００４４】
記憶素子２Ｙは、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極２０を介して電圧パルスあるいは電流パルスを印加すると、記憶層４０の電気的特性（抵抗値）が変化する抵抗変化型の記憶素子であり、これにより情報の書き込み，消去，更に読み出しが行われる。
【００４５】
具体的には、記憶素子２Ｙでは、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素（例えば、遷移金属元素）がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。なお、記憶層４０を抵抗変化層４２の単層で構成する場合には、正方向の電圧（または電流パルス）が印加される場合と、抵抗変化層４２に印加される電界よって欠陥が生成され、負方向へ電圧パルスが印加されると、欠陥は抵抗変化層内の酸素イオンや窒素イオンの移動によって修復される。
【００４６】
なお、クロスポイントアレイ型のメモリセルアレイ２は、図３に示した構造に限定されるものではない。例えば、図５Ａに示したように、ＷＬはＸ軸方向に、ＢＬはＺ軸方向に延伸すると共に、それぞれ一対のＷＬおよびＢＬが対向する交点にメモリセル２Ａを有する構造としてもよい。また、図５Ｂに示したように、Ｘ軸方向およびＺ軸方向にそれぞれ延伸するＷＬおよびＢＬの交点の両面に、それぞれメモリセル２Ａを有する構造としてもよい。更に、図５Ｃに示したように、ＢＬがＸ軸方向に、ＷＬがＺ軸方向に延伸するようにしてもよい。また、ＷＬおよびＢＬは必ずしも一方向に延伸する必要はなく、例えば、図５Ｄに示したように、ＷＬの一部がＸ軸方向あるいはＹ軸方向に延伸するような構造としてもよい。あるいは、図５Ｅに示したように、あるいは、ＷＬがＸ軸方向からＹ軸方向に連続して屈折するようにしてもよい。更にまた、図５Ｆに示したように、ＷＬを、複数のＢＬに対して、共通としてもよい。
【００４７】
なお、本実施の形態の記憶装置（メモリセルアレイ２）では、抵抗変化型の記憶素子２Ｙを用いたメモリ装置を例に説明したが、これに限らず、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【００４８】
＜２．変形例＞
図６Ａは、上記実施の形態に係る本開示の変形例としてのスイッチ素子３Ａの断面構成の一例を表したものである。このスイッチ素子３Ａは、下部電極１０と上部電極２０との間に、スイッチ層３０に加えて高抵抗層７０が設けられた点が、上記スイッチ素子１とは異なる。なお、上記実施の形態と同一の構成要素については同一符号を付してその説明は省略する。
【００４９】
高抵抗層７０は、例えば、スイッチ層３０よりも絶縁性が高く、例えば、金属元素あるいは非金属元素の酸化物や窒化物、またはこれらの混合物を含んで構成されている。
【００５０】
なお、本変形例におけるスイッチ素子３は、スイッチ層３０と高抵抗層７０とが接していればよい。ここでは、高抵抗層７０をスイッチ層３０に対して下部電極１０側に設けた例を示したが、これに限らず、スイッチ層３０に対して上部電極２０側に設けても構わない。更に、例えば、図６Ｂに示したように、スイッチ層３０に対して、下部電極１０および上部電極２０の両側、即ち、スイッチ層３０を高抵抗層７０Ａ，７０Ｂで挟むようにしてもよい。あるいは、スイッチ層３０を２層（スイッチ層３０Ａ，３０Ｂ）とし、スイッチ層３０Ａとスイッチ層３０Ｂとの間に高抵抗層７０を設けるようにしてもよい。更にまた、ここでは示していないが、スイッチ層および高抵抗層７０をそれぞれ複数組積層した多層構造としてもよい。
【００５１】
また、クロスポイントアレイ構造を有するメモリセルアレイ２において、本変形例のスイッチ素子３Ａ〜３Ｃと、記憶素子２Ｙとを直列に接続するメモリセル４としては、例えば、図７Ａ〜図７Ｃに示したような積層構造が挙げられる。ここで、図７Ａ〜図７Ｃは、図６Ｃに示したスイッチ素子３Ｃを用いたものである。図７Ａに示したメモリセル４Ａは、スイッチ層３０Ｂの上部電極側に中間電極５０を介して記憶層４０を積層したものである。図７Ｂに示したメモリセル４Ｂは、中間電極５０を省略したものである。図７Ｃに示したメモリセル４Ｃは、スイッチ層３０Ａと高抵抗層７０との間に記憶層を設けたものである。このように、スイッチ素子３と記憶素子２Ｙとを直列に接続する場合には、スイッチ層３０（スイッチ層３０Ａ，３０Ｂ），高抵抗層７０と記憶層４０との積層順は特に問わない。
【００５２】
なお、本変形例における記憶装置は、記憶層４０に、所謂ＰＣＭおよびＭＲＡＭの構成を適用した場合も同様である。
【００５３】
＜３．実施例＞
以下、本開示の具体的な実施例について説明する。
【００５４】
（実験１）
まず、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上にＧｅ−Ｎｘからなるスイッチ層３０を２０ｎｍの膜厚で成膜したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。続いて、３２０℃、２時間の熱処理およびパターニングを行ったのち、固定抵抗を直列に接続することによって特性測定用のスイッチ素子（実験例１−１，１Resistance-１Selector素子）を作製した。また、成膜チャンバー内に酸素を流した以外は同様の方法を用いて、Ｇｅ−Ｏｘからなるスイッチ層３０を有する特性測定用のスイッチ素子（実験例１−２）を作製した。実験例１−１，１−２の各層の組成については、「下部電極／スイッチ層／上部電極」の順に以下に示す。これら実験例１−１，１−２に対して、印加電圧Ｖｉｎを、０Ｖ→６Ｖ→０Ｖ→−６Ｖ→０Ｖのように変化させたＤＣループ測定を行い、スイッチ素子のみの電圧に対する電流変化（抵抗変化）を調べた。
（実験例１−１）ＴｉＮ／Ｇｅ−Ｎｘ（２０ｎｍ）／Ｗ（３０ｎｍ）
（実験例１−２）ＴｉＮ／Ｇｅ−Ｏｘ（３０ｎｍ）／Ｗ（３０ｎｍ）
【００５５】
図８および図９は、実験例１−１および実験例１−２における印加電圧と各電極に流れる電流値との関係（ＩＶ特性）を表したものである。横軸は特性測定用のスイッチ素子のみに印加された電圧Ｖｓｅｌ（印加電圧Ｖｉｎから直列抵抗にかかる電圧を引いた値）であり、縦軸は各電圧Ｖｓｅｌにおいて測定された電流値である。なお、この測定において印加電圧Ｖｉｎは主にスイッチ層３０と直列抵抗に分圧される。
【００５６】
図８からわかるように、Ｇｅ−Ｎｘからなるスイッチ層３０を備えた実験例１−１では、１．５Ｖ付近で電流がより多く流れるようになっている。これは、１．５Ｖ付近でスイッチ層３０の抵抗値が高抵抗状態から低抵抗状態にスイッチしたためであり、この抵抗値が変化する電圧をスイッチング閾値電圧という。即ち、Ｇｅ−Ｎｘからなるスイッチ層３０はスイッチング閾値電圧以上で抵抗値が下がり電流がより大きく流れるようになるスイッチ特性を有することがわかる。更に、閾値電圧を境にスイッチ素子にかかるＶｓｅｌが逆に低下しており負性抵抗特性を有することがわかる。また、このＩＶ曲線から、実験例１−１は、電流が多く流れるオン状態は維持されず、ヒステリシスを持たないことがわかった。更に、マイナス（−）側の印加電圧に対しても対称の特性を有することがわかった。これら特性は、図９から、Ｇｅ−Ｏｘからなるスイッチ層３０を有する実験例１−２も有することがわかった。即ち、ゲルマニウムと窒素あるいはゲルマニウムと酸素とを組み合わせた材料から構成されたスイッチ層３０を備えたスイッチ素子１は負性抵抗特性およびスイッチ特性を有することがわかった。
【００５７】
（実験２）
次に、スイッチ層３０をＳｉＧｅ−Ｎｘから構成し、その成膜時において流入させるガスの流量組成を変えた以外は、実験１と同様の方法を用いて以下のサンプル（実験例２−１〜２−１３）を作製した。各サンプルにおけるガスの流量組成は、アルゴン（Ａｒ）ガス流量を７５ｓｃｃｍ、窒素（Ｎ2）流量を１０ｓｃｃｍとし、Ｓｉ／（Ｓｉ＋Ｇｅ）の割合が、それぞれ０％，７％，１３％，２０％，２５％，４９％，５９％，６９％，７８％，８５％，９０％，９７％，１００％となるようにした。なお、実験例２−１〜２−１３の各層の組成については、「下部電極／スイッチ層／上部電極」の順に以下に示す。また、各サンプルにおけるスイッチ層３０および上部電極２０の膜厚は、それぞれ３０ｎｍである。これらサンプルに対して、実験１と同様にＤＣループ測定を行い、電圧に対する電流変化（抵抗変化）を調べた。
（実験例２−１）ＴｉＮ／Ｇｅ−Ｎｘ／Ｗ
（実験例２−２）ＴｉＮ／Ｓｉ７−Ｇｅ９３−Ｎｘ／Ｗ
（実験例２−３）ＴｉＮ／Ｓｉ１３−Ｇｅ８７−Ｎｘ／Ｗ
（実験例２−４）ＴｉＮ／Ｓｉ２０−Ｇｅ８０−Ｎｘ／Ｗ
（実験例２−５）ＴｉＮ／Ｓｉ２５−Ｇｅ７５−Ｎｘ／Ｗ
（実験例２−６）ＴｉＮ／Ｓｉ４９−Ｇｅ５１−Ｎｘ／Ｗ
（実験例２−７）ＴｉＮ／Ｓｉ５９−Ｇｅ４１−Ｎｘ／Ｗ
（実験例２−８）ＴｉＮ／Ｓｉ６９−Ｇｅ３１−Ｎｘ／Ｗ
（実験例２−９）ＴｉＮ／Ｓｉ７８−Ｇｅ２２−Ｎｘ／Ｗ
（実験例２−１０）ＴｉＮ／Ｓｉ８５−Ｇｅ１５−Ｎｘ／Ｗ
（実験例２−１１）ＴｉＮ／Ｓｉ９０−Ｇｅ１０−Ｎｘ／Ｗ
（実験例２−１２）ＴｉＮ／Ｓｉ９７−Ｇｅ３−Ｎｘ／Ｗ
（実験例２−１３）ＴｉＮ／Ｓｉ−Ｎｘ／Ｗ
【００５８】
図１０〜図１３は、それぞれ実験例２−２，２−６，２−１１，２−１３のＩＶ特性表わしたものである。図１３から、スイッチ層３０をＳｉ−Ｎｘのみで構成した場合には、スイッチ特性が得られないことがわかった。これに対して、図１０，図１１から、Ｇｅ−Ｎｘからなるスイッチ層３０にＳｉを加えることにより、図９と比較してオフ電流値が減少すると共に、スイッチング後の電流値との差が大きくなり、抵抗変化がより明確になることがわかった。即ち、スイッチ層３０は、Ｇｅ−Ｎｘだけでなく、ケイ素（Ｓｉ）を添加することによってスイッチ特性をより改善することができることがわかった。
【００５９】
また、図１２から、スイッチ層３０に含まれるＳｉがＳｉ＋Ｇｅに対して９０原子％以上９７原子％以下の場合には、スイッチ特性は有するものの、劣化により電圧増加時と減少時の電流値の差が大きく、繰り返し用いることは困難であることがわかった。また、図１３に示したように、Ｓｉ１００％である実験例２−１３では、スイッチ特性を示さなかった。これらのことから、Ｓｉの比率が多いものはスイッチ特性が不安定になりやすく、ばらつきが生じやすくなると考えられる。また、図１０等からＳｉが０％以上７％以下の実験例２−１，２−２では、スイッチ特性はえられるものの、このスイッチ特性による電圧変化が小さく、オフ時におけるリーク電流が比較的大きいことがわかった。
【００６０】
図１４は、実験例２−１〜２−１３のＳｉ／（Ｓｉ＋Ｇｅ）比に対するスイッチング閾値電圧をプロットしたものである。なお、スイッチ特性を持たない場合のスイッチング閾値電圧は０としている。図１４から、Ｓｉはスイッチ層３０にＳｉ＋Ｇｅに対して０％〜９７％の範囲での添加でスイッチング閾値電圧および負性抵抗特性およびスイッチ特性を有することがわかった。換言すると、Ｓｉ−Ｎｘ膜は、Ｇｅが３％以上含まれていれば負性抵抗特性およびスイッチ特性を有することがわかる。即ち、ケイ素，ゲルマニウムおよび窒素から構成されるスイッチ層３０を備えたスイッチ素子１では、Ｓｉ＋Ｇｅに対するＳｉの含有量が０％以上９７％以下で負性抵抗特性およびスイッチ特性が得られ、さらに好ましくは、Ｓｉ＋Ｇｅに対するＳｉの含有量は７％以上９０％以下となる。また、Ｇｅの比で言い換えると、Ｇｅ＋Ｓｉに対するＧｅの割合が、３％以上１００％以下で負性抵抗特性およびスイッチ特性が得られ、さらに好ましくは、Ｇｅが１０％以上９３％以下であるといえる。
【００６１】
（実験３）
次に、実験３として、スイッチ層３０を構成するＳｉとＧｅとの比率をＳｉ：Ｇｅ＝６：４とし、その成膜時において流入させるガスの流量組成を変えた以外は、実験１と同様の方法を用いて以下のサンプル（実験例３−１〜３−９）を作製した。各サンプルにおけるガスの流量組成は、アルゴン（Ａｒ）ガス流量を７５ｓｃｃｍ、窒素（Ｎ2）流量を０，２，５，７，１０，１５，２０，２５，３０ｓｃｃｍとした。同様に、スイッチ層３０を構成するＳｉとＧｅとの比率をＳｉ：Ｇｅ＝５：５とし、ガスの流量組成は、アルゴン（Ａｒ）ガス流量を７５ｓｃｃｍ、酸素（Ｏ2）流量を０，１，２，５，１０，１５，２０ｓｃｃｍとしてサンプル（実験例３−１０〜３−１６）を作製した。表１，２は、これらサンプルにおけるＮ含有量あるいはＯ含有量をそれぞれＸＰＳを用いて測定し、まとめたものである。また、これらサンプルに対して、実験１と同様にＤＣループ測定を行い、電圧に対する電流変化（抵抗変化）を調べ、各窒素（Ｎ）あるいは酸素（Ｏ）の含有量に対するスイッチング閾値電圧の変化を図１５（ＳｉＧｅ−Ｎｘ）および図１６（ＳｉＧｅ−Ｏｘ）に示した。
【００６２】
【表１】
2016052097.tif 000003
【００６３】
【表２】
2016052097.tif 000004
【００６４】
図１５から、窒素の含有量が３原子％以上４０原子％以下の範囲ではスイッチング閾値電圧が存在すると共に、電圧印加に急激に電流値が変化する負性抵抗特性およびスイッチ特性を有することがわかった。また、窒素含有量が０原子％または４３原子％ではスイッチング閾値電圧は存在せず、スイッチ特性が見られなかった。従って、ＳｉＧｅ−Ｎｘからなるスイッチ層３０において負性抵抗特性およびスイッチ特性が得られる窒素含有量は３原子％以上４０原子％以下とすることが好ましいことがわかった。一方、図１６から酸素の含有量が３原子％以上５５原子％以下の範囲ではスイッチング閾値電圧が存在すると共に、電圧印加に急激に電流値が変化する負性抵抗特性およびスイッチ特性を有することがわかった。また、酸素含有量が０原子％または６０原子％ではスイッチング閾値電圧は存在せず、スイッチ特性が見られなかった。従って、ＳｉＧｅ−Ｏｘからなるスイッチ層３０において負性抵抗特性およびスイッチ特性が得られる酸素含有量は３原子％以上５５原子％以下とすることが好ましいことがわかった。
【００６５】
（実験４）
次に、実験４として、上記実験１と同様の方法を用い、成膜チャンバー内にアルゴンガスおよび窒素ガスを流しつつ、添加元素として炭素（Ｃ）あるいはホウ素（Ｂ）、またはその両方を含むＧｅＮｘからなるスイッチ層３０を成膜し、サンプル（実験例４−１〜４−３）を作製した。また、同様に、窒素ガスの代わりに酸素ガスを成膜チャンバー内に流して、添加元素として炭素（Ｃ）あるいはホウ素（Ｂ）、またはその両方を含むＧｅＯｘからなるスイッチ層３０を成膜し、サンプル（実験例４−４）を作製した。さらに、アルゴンガスおよび窒素ガスを成膜チャンバー内に流して、添加元素としてケイ素（Ｓｉ），炭素（Ｃ）を用いたサンプル（実験例４−５）およびケイ素（Ｓｉ），ホウ素（Ｂ）を用いたサンプル（実験例４−６）を作製した。各サンプルにおけるスイッチ層３０の組成比を以下に示す。なお、スイッチ層３０および上部電極２０の膜厚は、それぞれ３０ｎｍである。これらサンプルに対して、実験１と同様にＤＣループ測定を行い、電圧に対する電流変化（抵抗変化）を調べた。図１７〜図２０は、それぞれ、実験例４−１，４−３，４−５，４−６におけるＩＶ特性を表したものであり、表３は、各サンプルにおけるスイッチング閾値電圧をまとめたものである。
（実験例４−１）ＴｉＮ／Ｃ２０−Ｇｅ８０−Ｎｘ／Ｗ
（実験例４−２）ＴｉＮ／Ｂ２５−Ｇｅ８５−Ｎｘ／Ｗ
（実験例４−３）ＴｉＮ／Ｂ５６−Ｃ−１４−Ｇｅ３０−Ｎｘ／Ｗ
（実験例４−４）ＴｉＮ／Ｂ５６−Ｃ−１４−Ｇｅ３０−Ｏｘ／Ｗ
（実験例４−５）ＴｉＮ／Ｓｉ２０−Ｃ２０−Ｇｅ６０−Ｎｘ／Ｗ
（実験例４−６）ＴｉＮ／Ｂ５−Ｓｉ４７．５−Ｇｅ４７．５−Ｎｘ／Ｗ
【００６６】
【表３】
2016052097.tif 000005
【００６７】
実験１における実験例１−１のＩＶ特製と比較すると、添加元素としてＣを用いることによって、スイッチ層３０はオフ時の電流値が下がり、スイッチング閾値電圧後の電流値との差が明確になった。また、負性抵抗特性が明確になった。実験例４−１と実験例４−３とを比較すると、添加元素として、さらにホウ素を用いることによって、オフ時の電流値が更に減少し、スイッチング閾値電圧後の電流値との差が更に上昇することがわかった。即ち、スイッチ層３０に用いる添加元素は、実験２で用いたケイ素だけでなく、さらにホウ素や炭素を用いることで、スイッチ層３０のスイッチ特性を向上させることができることがわかった。
【００６８】
また、図２０および図２１から、添加元素としてケイ素，ホウ素，炭素を２種以上混合して用いても負性抵抗特性およびスイッチ特性を改善できることがわかった。以上のことから、本開示のスイッチ層を構成するＧｅ−Ｎｘ，Ｇｅ−Ｏｘには、添加元素として、ケイ素，ホウ素，炭素をいずれか１種あるいは２種以上を組み合せて用いることによって、オフ時のリーク電流を減少させる等のスイッチ特性の更なる改善ができることがわかった。
【００６９】
なお、ケイ素と炭素とは同族元素で同じ価数を取りうるため性質が類似していると考えられる。炭素とゲルマニウムと窒素の組み合わせの混合は、ケイ素とゲルマニウムと窒素と同じ範囲で同等の効果が得られると推測できる。このことから、スイッチ層３０に添加する炭素の好ましい割合は、ケイ素と同様に、ゲルマニウムと炭素とで１００％としたとき、ゲルマニウムの割合が３〜１００％でスイッチ特性が得られるが、さらに好ましくはゲルマニウムが１０〜９３％となると考えられる。
【００７０】
また、ホウ素の価数は３であるので、ゲルマニウムに対する比としてはケイ素や炭素より多く添加されても特性改善効果を得ることができると推測される。ホウ素添加の場合は、上記のケイ素（あるいは炭素）の組成範囲に対してケイ素や炭素の一部または全てをホウ素で置換する。その場合、ケイ素（あるいは炭素）を1個置換する場合、ホウ素は４/３個置換する形となる。これにより、ホウ素とゲルマニウムと窒素の組み合わせの場合、ゲルマニウムの割合が２〜１００％でスイッチ特性が得られるが、さらに好ましくはゲルマニウムが８〜９１％であると考えられる。
【００７１】
更に、ケイ素，炭素，ホウ素の各々の添加元素が特性改善に効果があることから、これらのうち２種類以上を同時ゲルマニウムと、窒素あるいは酸素と組み合わせても添加元素による特性向上の効果が得られ、それぞれの添加元素とゲルマニウムの割合を考慮すると、窒素あるいは酸素以外の元素比で少なくともゲルマニウムが３％以上あればスイッチ特性を有し、好ましくはゲルマニウムの割合が１０〜９１％あれば添加元素による特性改善の効果がより明確に表れると推測できる。
【００７２】
（実験５）
まず、実験例５−１として、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングした。次に、成膜チャンバー内に窒素を流しながらリアクティブスパッタによってＴｉＮ上にＧｅ−Ｎｘからなるスイッチ層３０Ａを１０ｎｍの膜厚で成膜したのち、ＳｉＮｘ膜を５ｎｍの膜厚に形成して高抵抗層７０を形成した。更に、この高抵抗層７０上に、Ｇｅ−Ｎｘからなるスイッチ層３０Ａを１０ｎｍの膜厚で成膜したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。また、実験例５−２として、ＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、ＴｉＮ上にＳｉＮｘ膜を１０ｎｍの膜厚に形成して高抵抗層７０を形成した。次に、成膜チャンバー内にアルゴン（Ａｒ）および窒素（Ｎ）あるいは酸素（Ｏ）を流しながらリアクティブスパッタによってＧｅ−Ｎｘからなるスイッチ層３０を３０ｎｍの膜厚で成膜したのち、さらに、高抵抗層７０Ｂを成膜したのち、Ｗを３０ｎｍの膜厚で形成して上部電極２０とした。以下、上記実験１と同様の方法を用いてスイッチ素子３を作製した。以下に、実験例５−１および実験例５−２の各層の組成比を、「下部電極／スイッチ層／高抵抗層／スイッチ層／上部電極」（実験例５−１），「下部電極／高抵抗層／スイッチ層／高抵抗層／上部電極」（実験例５−２）の順に示す。また、実験例５−１および実験例５−２のＩＶ特性を図２１，図２２に示す。
（実験例５−１）ＴｉＮ／Ｓｉ５０−Ｇｅ５０−Ｎｘ（１０ｎｍ）／ＳｉＮｘ（５ｎｍ）／Ｓｉ５０−Ｇｅ５０−Ｎｘ（１０ｎｍ）／Ｗ（３０ｎｍ）
（実験例５−２）ＴｉＮ／ＳｉＮｘ（５ｎｍ）／Ｓｉ５０−Ｇｅ５０−Ｎｘ（１０ｎｍ）／ＳｉＮｘ（５ｎｍ）／Ｗ（３０ｎｍ）
【００７３】
図２１，２２からわかるように、下部電極１０と上部電極２０との間にスイッチ層３０のほかに高抵抗層７０を設けても、負性抵抗特性およびスイッチ特性およびスイッチング閾値電圧が存在することがわかった。
【００７４】
以上、実施の形態、変形例および実施例を挙げて本開示を説明したが、本開示は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。
【００７５】
なお、上記実施の形態、変形例および実施例に記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【００７６】
また、本技術は以下のような構成も取ることができる。
（１）第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを備え、前記スイッチ層は、少なくともゲルマニウム（Ｇｅ）と、窒素（Ｎ）あるいは酸素（Ｏ）とを含むアモルファス材料から構成されているスイッチ素子。
（２）前記スイッチ層は、添加元素として、ホウ素（Ｂ），炭素（Ｃ）およびケイ素（Ｓｉ）のうちの少なくとも１種を含んでいる、前記（１）に記載のスイッチ素子。
（３）前記スイッチ層に含まれる窒素（Ｎ）は、３原子％以上４０原子％以下である、前記（１）または（２）に記載のスイッチ素子。
（４）前記スイッチ層に含まれる酸素（Ｏ）は、３原子％以上５５原子％以下である、前記（１）乃至（３）のうちのいずれか１つに記載のスイッチ素子。
（５）前記スイッチ層に含まれるケイ素（Ｓｉ）に対するゲルマニウム（Ｇｅ）の含有量は、３％以上である、前記（２）乃至（４）のうちのいずれか１つに記載のスイッチ素子。（６）前記スイッチ層に含まれる前記添加元素に対するゲルマニウム（Ｇｅ）の含有量は、１０％以上９３％以下である、前記（２）乃至（４）のうちのいずれか１つに記載のスイッチ素子。
（７）前記スイッチ層の膜厚は５０ｎｍ以下である、前記（１）乃至（６）のうちのいずれか１つに記載のスイッチ素子。
（８）前記スイッチ層は、印加電圧を所定の閾値電圧以上とすることにより低抵抗状態に、該閾値電圧以下に減少させることにより再び高抵抗状態に変化する、前記（１）乃至（７）のうちのいずれか１つに記載のスイッチ素子。
（９）前記第１電極および前記第２電極の間に、金属元素又は非金属元素の酸化物あるいは窒化物を含む高抵抗層を有する、前記（１）乃至（８）のうちのいずれか１つに記載のスイッチ素子。
（１０）前記高抵抗層は、前記スイッチ層の前記第１電極側および前記第２電極側の少なくとも一方の面に設けられている、前記（９）に記載のスイッチ素子。
（１１）記憶素子および前記記憶素子に接続されたスイッチ素子を含むメモリセルを複数備え、前記スイッチ素子は、第１電極および前記第１電極に対向配置された第２電極と、前記第１電極と前記第２電極との間に設けられたスイッチ層とを有し、前記スイッチ層は、少なくともゲルマニウム（Ｇｅ）と窒素（Ｎ）あるいは酸素（Ｏ）とからなるアモルファス材料を含んでいる記憶装置。
（１２）前記記憶素子は前記スイッチ素子の前記第１電極および前記第２電極間に記憶層を有する、前記（１１）に記載の記憶装置。
（１３）前記記憶層および前記スイッチ層は前記第１電極と前記第２電極との間に第３電極を介して積層されている、前記（１２）に記載の記憶装置。
（１４）前記記憶層はテルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）から選ばれる少なくとも１種のカルコゲン元素を含むイオン源層と、抵抗変化層とを含む、前記（１２）または（１３）に記載の記憶装置。
（１５）複数の行ラインおよび複数の列ラインを有し、前記複数の行ラインと複数の列ラインとの各交差領域付近に前記メモリセルが配置されている、前記（１１）乃至（１４）のうちのいずれか１つに記載の記憶装置。
（１６）前記記憶層は、遷移金属酸化物からなる抵抗変化層、相変化型メモリ層、磁気抵抗変化型メモリ層のいずれかである、前記（１２）乃至（１５）のうちのいずれか１つに記載の記憶装置。
【００７７】
本出願は、日本国特許庁において２０１４年９月３０日に出願された日本特許出願番号２０１４−２０１７２２号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【００７８】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2016052097.tif 000006
【図２Ａ】
2016052097.tif 000007
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
2016052097.tif 000012
【図５Ｂ】
2016052097.tif 000013
【図５Ｃ】
2016052097.tif 000014
【図５Ｄ】
2016052097.tif 000015
【図５Ｅ】
2016052097.tif 000016
【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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