(57)【要約】  ノーマリオフ動作するIII族窒化物半導体の縦型の電界効果トランジスタにおいて、高速動作化と、ゲートフォワード電圧（Ｖｆ）の向上と、ゲートリーク電流の低減を図る。基板の上に順次形成された第１の窒化物半導体層、及び第１の窒化物半導体層上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の一部を貫いて、底部が第１の窒化物半導体層に達するリセス部とを備えている。さらにリセス部の底部、側部とｐ型の窒化物半導体層の表面の一部を覆うように順次形成された第３の窒化物半導体層、第３の窒化物半導体層よりバンドギャップが大きい第４の窒化物半導体層とを備えている。さらに基板の裏面に形成された第１のオーミック電極と、ｐ型の窒化物半導体層表面に形成されたゲート電極と、第４の窒化物半導体層の上層に形成された第２のオーミック電極を備えている。
2015004853.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、
前記ｐ型の窒化物半導体層の一部を貫いて、底部が前記第１の窒化物半導体層に達するリセス部と、
前記リセス部の底部、側部と前記ｐ型の窒化物半導体層の表面の一部を覆うように形成された第３の窒化物半導体層と、
前記第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、
前記基板の裏面に形成された第１の電極と、
前記ｐ型の窒化物半導体層の上に形成されたゲート電極と、
前記第３の窒化物半導体層もしくは前記第４の窒化物半導体層に接触した第２の電極と、を有し、
前記第３の窒化物半導体層と前記第４の窒化物半導体層とはバンドギャップ差があることを特徴とする半導体装置。
【請求項２】
前記第４の窒化物半導体層は、前記第３の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の窒化物半導体層は、前記第４の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚いことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが局所的に薄いことを特徴とする請求項２または４に記載の半導体装置。
【請求項６】
前記リセス部の側部のテーパ角度が４０〜８０度であることを特徴とする請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の窒化物半導体層と前記ｐ型の窒化物半導体層との間に第５の窒化物半導体層を有し、前記第５の窒化物半導体層の底部は、リセス部の底部よりも上層にあることを特徴とする請求項２から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特にパワートランジスタ等として用いることができるIII族の窒化物半導体装置に関する。
【背景技術】
【０００２】
III族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮが格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子のチャネル（２次元電子ガス、２ＤＥＧ）が発生し、これにより大電流動作、高速動作が可能である。これらのことからIII族窒化物半導体は、パワー電界効果トランジスタ（ＦＥＴ）やダイオード等の電子デバイスへの応用が期待されている。【０００３】
また、従来は大口径のフリースタンディングＧａＮ基板がなかったこともあり、例えばＳｉＣやサファイア、Ｓｉ基板上に作製したエピタキシャル基板を用いた横型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴ構造が一般的であった。しかし近年、大口径のフリースタンディングＧａＮ基板が実用化されつつあり、チップサイズの小型化、低コスト化が容易に実現できるため縦型のＧａＮ−ＦＥＴが実現されつつある。【０００４】
特許文献１に記載されている化合物半導体における縦型ＨＦＥＴの断面構造例を図１に示す。適宜な基板１（ｎ−ＧａＮ等）上に、チャネル層２（ｉ−ＧａＮ等）を形成し、さらにそのチャネル層２よりもバンドギャップの大きいキャリア供給層６（ＡｌＧａＮ等）をチャネル層２の側方に形成する。これにより、キャリア供給層６とチャネル層２のバンドギャップの差により２ＤＥＧ層７が発生する。キャリア供給層６の側方の基板１上に、下から絶縁層１１、ゲート電極１０、絶縁層１１を順次形成し、底面に基板１にオーミック性接触する電極８（ドレイン、もしくはソース）を形成し、チャネル層２およびキャリア供給層６の上面で２ＤＥＧ層７にオーミック性接触する電極９（ドレイン、もしくはソース）を形成する。ゲート電極は、キャリア供給層６にショットキ接触する。【０００５】
動作としては、２ＤＥＧ層７を流れる電流を、電極９に電圧を加え、ショットキバリアを介して発生する空乏層（図示せず）を変調し、オーミック性接触する電極８とオーミック性接触する電極９との間を流れる電流を制御する。この２ＤＥＧチャネルを制御することによりＦＥＴ動作させるデバイスは一般的に高電子移動度トランジスタ（ＨＥＭＴ、High  Electron  Mobility  Transistor）と言われている。特許文献１に記載されている本構造では、ゲート長がゲート電極１０の厚さで規定され、短ゲートの作成が容易であり、高速化が可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−９７９７４号公報
【発明の概要】
【０００７】
しかしながら、背景技術で記載した半導体装置をパワー分野で用いる場合はいくつか問題がある。まず、パワー分野においては、搭載する機器の安全性の観点から、半導体装置のゲート電圧が０Ｖ時にドレイン電流が流れない、ノーマリオフ動作（エンハンスメントモード動作とも言う）が求められる。しかしながら、背景技術で記した構造では、しきい値電圧（Ｖｔｈ）がキャリア供給層６の膜厚や組成に依存する。ノーマリオフ動作（Ｖｔｈ＞０Ｖ）で駆動するためには、キャリア供給層６を相当量薄くしなければならず、トレードオフとして２ＤＥＧ層７の２ＤＥＧ密度が減り、大電流化が困難となる。また、キャリア供給層６を薄くすることにより、ドレイン高電圧等の動作時にキャリア供給層６をトンネルする電流が増え、結果的にゲートリーク電流が大きくなる。また、障壁高さがショットキ接触分の電圧しかないため、フォワード電圧（Ｖｆ：順方向に掛けることが可能な電圧値）が低いにも関わらず、Ｖｔｈが高く、差分がほとんど発生せず、ドレイン電流自体をほとんど取れないという課題も発生する。
【０００８】
そこで、本発明に係る半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の一部を貫いて、底部が第１の窒化物半導体層に達するリセス部と、リセス部の底部、側部とｐ型の窒化物半導体層の表面の一部を覆うように形成された第３の窒化物半導体層とを有する。さらに第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、基板の裏面に形成された第１の電極と、ｐ型の窒化物半導体層の上に形成されたゲート電極と、第３の窒化物半導体層もしくは第４の窒化物半導体層に接触した第２の電極と、を有し、第３の窒化物半導体層と第４の窒化物半導体層とはバンドギャップ差がある。
【０００９】
これにより、ｐ型の窒化物半導体層と第３の窒化物半導体層とでｐｎ接合が形成されるのでフォワード電圧（Ｖｆ）が大幅に向上するとともに、第３の窒化物半導体層と第４の窒化物半導体層との界面に２ＤＥＧ層が形成され、ゲート電極と２ＤＥＧ層との間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させることができ、ノーマリオフ動作が容易となる。
【００１０】
また、本発明の半導体装置は、第４の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップが大きい。
【００１１】
また、本発明の半導体装置は、第３の窒化物半導体層は、第４の窒化物半導体層よりもバンドギャップが大きい。
【００１２】
また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚い。
【００１３】
これにより、バンドギャップが大きい方の窒化物半導体層をキャリア供給層にでき、リセス部の底部に沿って形成されるキャリア供給層と、ｐ型の窒化物半導体層の上層に沿って形成されるキャリア供給層の２ＤＥＧ層の濃度を局所的に増大させることができる。
【００１４】
また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが局所的に薄い。
【００１５】
これにより、リセス部の底部に沿って形成されるキャリア供給層と、ｐ型の窒化物半導体層の上層に沿って形成されるキャリア供給層の２ＤＥＧ層の濃度を局所的に減少させることができる。
【００１６】
また、本発明の半導体装置は、リセス部の側部のテーパ角度が４０〜８０度である。
【００１７】
これにより、セルフアラインでリセス部の側部に沿うキャリア供給層を薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００１８】
また、第１の窒化物半導体層とｐ型の窒化物半導体層の間に第５の窒化物半導体層を有し、第５の窒化物半導体層の底部は、リセス部の底部よりも上層にある。
【００１９】
本発明に係る半導体装置では、ゲート電極と２ＤＥＧ層の間にｐ型の半導体を挟むことにより、ショットキ接合のＭＥＳ構造と比較して、フォワード電圧（Ｖｆ）が大幅に向上すると同時に、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減し、ノーマリオフ動作が容易となる。これにより、Ｖｆとしきい値電圧（Ｖｔｈ）間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また本構造では２ＤＥＧチャネルをｐ型の半導体のエピ膜厚に依存して制御可能なため、極めて短いゲート長も容易に作製でき、高速動作が可能である。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置の断面図
【図２】本発明の第１の実施形態にかかる半導体装置の断面図
【図３】本発明の第１の実施形態の変形例１にかかる半導体装置の断面図
【図４】本発明の第１の実施形態の変形例２にかかる半導体装置の断面図
【図５】本発明の第１の実施形態の変形例３にかかる半導体装置の断面図
【図６】本発明の第２の実施形態にかかる半導体装置の断面図
【図７】本発明の第２の実施形態の変形例１にかかる半導体装置の断面図
【図８】本発明の第２の実施形態の変形例２にかかる半導体装置の断面図
【発明を実施するための形態】
【００２１】
（第１の実施形態）
図２に本発明における、第１の実施形態である、２ＤＥＧチャネルを側方から空乏する逆ＨＥＭＴ型  縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００２２】
本構造は、適宜な厚さ、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなり、面方位が（０００１）面である基板２１の上に、厚さ２μｍ程度、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなる第１のチャネル層２２がある。その上に厚さが約２００ｎｍ、Ｍｇが添加された不純物濃度が５〜１０×１０１９ｃｍ−３のｐ型ＧａＮよりなるゲート層２３を含む積層体がある。この第１のチャネル層２２や、ｐ型のゲート層２３は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板２１上に形成される。この積層体の上層からｐ型のゲート層２３を貫いて、底部が第１のチャネル層２２に達するリセス部２４があり、このリセス部２４内（リセス底部とリセス側部）とｐ型のゲート層２３表面の一部を覆うように、厚さ１００ｎｍ程度のｉ型ＧａＮよりなる第２のチャネル層２５があり、その第２のチャネル層２５を覆うように、その第２のチャネル層２５よりもバンドギャップが大きい、厚さが数ｎｍ〜数１０ｎｍ程度のｉ型Ａｌ０．１８Ｇａ０．８２Ｎよりなるキャリア供給層２６がある。ここでｉ型とは不純物をドープしていないことすなわちintrinsicであることを表す。第２のチャネル層２５の内部には、キャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が、キャリア供給層２６との界面近傍に発生する。この第２のチャネル層２５や、キャリア供給層２６は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。例えばゲート層２３の厚さが２００ｎｍとして、テーパ角を３０°とした場合、ゲート長はゲート層２３の厚さの２倍である４００ｎｍである。
【００２３】
基板２１の裏面側（図中の下方向）に基板２１にオーミック接触する電極２８があり、さらにキャリア供給層２６の上で、リセス部２４を除く領域で、キャリア供給層２６にオーミック接触する電極２９が形成されている。尚、オーミック接触する電極２８とオーミック接触する電極２９は、オーミック接触する電極２８がソース電極の時、オーミック接触する電極２９はドレイン電極、またオーミック接触する電極２８がドレイン電極の時、オーミック接触する電極２９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層２３の上方にゲート電極３０がある。
【００２４】
基板２１や、第１のチャネル層２２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、基板２１としてｎ型ＧａＮを用いた場合、第１のチャネル層２２は必ずしも必要ではなく、基板２１での上部で代用しても良い。
【００２５】
第２のチャネル層２５は、チャネルにキャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、リセス部２４の底部で下層の第１のチャネル層２２へ２ＤＥＧ層２７から電流が流れ込む際、キャリア供給層２６を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。
【００２６】
第２のチャネル層２５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない（intrinsic）状態でも結晶成長における残留不純物（主に炭素基や酸素基）のために不純物が混入し（Un-intentionally  Doped）ｎ型である。しかしながらＳｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。
【００２７】
またｐ型のゲート層２３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層２５やキャリア供給層２６の厚さは均等である必要は無く、例えば、リセス部２４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層２５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板２１の水平方向（図中の左右方向、底面）に対して、リセス部２４の側部が６０度傾いている場合、リセス部２４の側部に沿った第２のチャネル層２５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。
【００２８】
オーミック接触する電極２８とオーミック接触する電極２９は、接触する基板２１やキャリア供給層２６がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極２９は、キャリア供給層２６の上面に必ずある必要はなく、例えば、オーミックリセスによりキャリア供給層２６を掘り込み、２ＤＥＧ層２７と直接接触しても良い。また、オーミック接触する電極２８とオーミック接触する電極２９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極３０は、接触するゲート層２３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層２３にオーミック接触、ショットキ接触どちらでも良い。
【００２９】
本構造におけるＦＥＴ動作は、まずオーミック接触する電極２８をドレイン電極、オーミック接触する電極２９をソース電極とした場合、ゲート電極３０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層２３と第２のチャネル層２５との界面付近のｐｎ接合の空乏層領域が拡大し、第２のチャネル層２５内に空乏層が広がり２ＤＥＧ層２７を空乏化する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層２５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極３０を順次プラスに加えて行くと、第２のチャネル層２５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層２５内を電流が流れ出す。この流れ出す、ゲート電極３０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層２５の厚さや、Ｓｉドーピング量、ｐ型のゲート層２３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層２６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング量等の各種パラメータの制御が重要である。また、ｐ型のゲート層２３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作が可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層２３の膜厚制御も重要である。
【００３０】
本構造においては、例えば、ゲート層２３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層２６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。
【００３１】
本構造を用いることにより、ゲート電極３０と２ＤＥＧ層２７との間にゲート層２３と第２のチャネル層２５とでできるｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させ、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層２５内の２ＤＥＧ層２７を、第２のチャネル層２５とキャリア供給層２６とのバンドギャップ差により発生するバンドの障壁差を介さず、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御できる（所謂逆ＨＥＭＴ構造、もしくは逆ＨＦＥＴ構造）ため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御する構造のため、ノーマリーオフ動作を実現するにあたりキャリア供給層２６の厚さを考慮する必要がなくなる。また、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層２３により横方向から制御するため、ゲート長をｐ型のゲート層２３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。
【００３２】
なお、基板２１の材料としてはＧａＮ以外にも、ＡｌＩｎＧａＮ、ＳｉＣ、Ｓｉ、ＧａＡｓ等を用いることができる。また、基板２１の導電型についてはｎ型に限られない。例えば基板２１として半絶縁性基板や絶縁性基板を用いることができる。また、基板２１の導電型をｐ型としたならば、その上に形成される各層の導電型は反転することになるが、層構造は同様である。
【００３３】
また、基板２１のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。
【００３４】
なお、第１のチャネル層２２をｎ型のＧａＮとしたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。
【００３５】
また、第１のチャネル層２２のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。
【００３６】
なお、ゲート層２３についてはｐ型のＧａＮを用いたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。また、ゲート層２３の不純物濃度を５〜１０×１０１９ｃｍ−３としたが、その値はあくまで一例であり、その値に限定されない。
【００３７】
また、ゲート層２３のドーパントをＭｇとしたが、ｐ型の導電性を示すドーパントであればＭｇ以外の材料でも可能である。
【００３８】
また、ゲート層２３の厚さを２００ｎｍとしたが、その値はあくまで一例であり、その値に限定されない。なお、望ましいゲート層２３の厚さは、１００ｎｍ以上１μｍ以下である。
【００３９】
第２のチャネル層２５についてはｉ型ＧａＮ以外に、ｎ型ＧａＮ、ｎ型ＩｎＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。望ましい第２のチャネル層２５の厚さは、１００ｎｍ以上１μｍ以下である。
【００４０】
キャリア供給層２６は第２のチャネル層２５よりもバンドギャップが大きければよく、例えばｉ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。
【００４１】
（第１の変形例）
図３に、本発明における図２にて示した実施形態の変態である、２ＤＥＧを側方から空乏化し、キャリア供給層が一部厚い逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４２】
本構造では、図２にて示した実施形態の内、キャリア供給層４６の厚さが均一でない。具体的には、キャリア供給層４６の内、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上層に沿って形成されるキャリア供給層４６を厚くする。
【００４３】
本構造の内、リセス部４４の側部に沿う２ＤＥＧ層４７の濃度は、適宜なＶｔｈとなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部４４の側部に沿う２ＤＥＧ層４７の濃度がほとんどなくなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上層に沿って形成されるキャリア供給層４６を局所的に厚くすることにより、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上層に沿って形成されるキャリア供給層４６の２ＤＥＧ層４７の濃度を局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層４７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００４４】
本構造の内、第２のチャネル層４５とキャリア供給層４６との作製には、リセス部４４を形成後、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、例えばＭＯＣＶＤ法でリセス部４４の側部のテーパ角度（基板４１の底面（図中の左右方向）に対する、リセス部側面の角度）が急峻なリセス部４４に再成長する際、再成長条件の内、基板４１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。ＭＯＣＶＤ法においては、III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層４６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部４４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部４４の側部に沿うキャリア供給層４６を薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より低角の場合、テーパ部とリセス部４４の底部でキャリア供給層４６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より急峻にした場合、テーパ部のキャリア供給層４６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層４６の下方向に電子を集めるピエゾ電荷が効かず、テーパ部に沿う２ＤＥＧ層４７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部４４の側部のテーパ角度は、最低限２０度〜８５度、望ましくは４０〜８０度であることが望ましい。
【００４５】
（第２の変形例）
図４に、本発明における図２にて示した実施形態の変態である、２ＤＥＧを側方から空乏化し、チャネル層が一部薄い逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４６】
本構造では、図２にて示した実施形態の内、第２のチャネル層６５の厚さが均一でない。具体的には、第２のチャネル層６５の内、リセス部６４の側部に沿う第２のチャネル層６５を局所的に薄くする。
【００４７】
これにより、ｐ型のゲート層６３と、第２のチャネル層６５の内の２ＤＥＧ層６７の物理的な距離が短くなり、尚且つキャリアがリセス部６４の側部に沿う第２のチャネル層６５の内部の極薄い領域に閉じ込められるため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。
【００４８】
（第３の変形例）
図５に、本発明における図２にて示した実施形態の変態である、ＳＬ層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４９】
本構造では、図２にて示した構造の内、第１のチャネル層８２と、ｐ型のゲート層８３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Super  Lattice）層９１を設ける。
【００５０】
これにより、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。
【００５１】
尚、このＳＬ層９１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。
【００５２】
（第２の実施形態）
図６に本発明における、第２の実施形態である半導体装置すなわち２ＤＥＧチャネルを側方から空乏するＨＥＭＴ型の縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００５３】
本構造は、適宜な基板１０１（例えばｎ−ＧａＮ、ｎ−ＡｌＩｎＧａＮ、ｎ−ＳｉＣ、Ｓｉ等の基板）のｃ軸とは逆の−ｃ軸方向（基板の本来の裏面方向）に、第１のチャネル層１０２（例えばIII族窒化物半導体であるｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、その上にｐ型のゲート層１０３（例えばIII族窒化物半導体であるｐ−ＧａＮ、ｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）を含む積層体がある。この第１のチャネル層１０２や、ｐ型のゲート層１０３は、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板１０１上に形成される。この積層体の上層（図面で言う上方向）からｐ型のゲート層１０３を貫いて、底部が第１のチャネル層１０２に達するリセス部１０４がある。このリセス部１０４内（リセス底部とリセス側部）とｐ型のゲート層１０３表面の一部を覆うように、キャリア供給層１０６（例えばIII族窒化物半導体であるｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）がある。そのキャリア供給層１０６を覆うように、第２のチャネル層１０５（例えばIII族窒化物半導体であるｉ−ＧａＮ（ｉ：intrinsic）、ｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、そのキャリア供給層１０６のバンドギャップは、第２のチャネル層１０５よりもバンドギャップが大きい。第２のチャネル層１０５内には、キャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が、キャリア供給層１０６との界面近傍に発生する。尚、本構造は第１の実施形態と異なり、−ｃ軸方向へIII族窒化物半導体を積層しているため、本来、バンドギャップの大きいキャリア供給層１０６の下側に発生するはずの２ＤＥＧ層１０７は、逆に上層（図面中上側）に発生する。この第２のチャネル層１０５や、キャリア供給層１０６は、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。
【００５４】
さらに基板１０１の裏面側（図中の下方向）に基板１０１にオーミック接触する電極１０８があり、さらに第２のチャネル層１０５上で、リセス部１０４の上方でない、もしくは上方でない領域に一部でも掛かる位置に第２のチャネル層１０５にオーミック接触する電極１０９がある。尚、オーミック接触する電極１０８とオーミック接触する電極１０９は、オーミック接触する電極１０８がソース電極の時、オーミック接触する電極１０９はドレイン電極、またオーミック接触する電極１０８がドレイン電極の時、オーミック接触する電極１０９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層１０３の上方にゲート電極１１０がある。
【００５５】
基板１０１や、第１のチャネル層１０２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、第１のチャネル層１０２は、必ずしも必要ではなく、基板１０１での上部で代用しても良い。
【００５６】
第２のチャネル層１０５は、チャネルにキャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、オーミック接触する電極１０９の下層の２ＤＥＧ層１０７へ電流が流れ込む際、第２のチャネル層１０５を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。第２のチャネル層１０５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。またｐ型のゲート層１０３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層１０５やキャリア供給層１０６の厚さは均等である必要は無く、例えば、リセス部１０４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層１０５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板１０１の水平方向（図中の左右方向、底面）に対して、リセス部１０４の側部が６０度傾いている場合、リセス部１０４の側部に沿った第２のチャネル層１０５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。
【００５７】
オーミック接触する電極１０８とオーミック接触する電極１０９は、接触する基板１０１や第２のチャネル層１０５がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極１０９は、第２のチャネル層１０５の上面に必ずある必要はなく、例えば、既知のオーミックリセスにより第２のチャネル層１０５を掘り込み、２ＤＥＧ層１０７と直接接触しても良い。また、オーミック接触する電極１０８とオーミック接触する電極１０９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極１１０は、接触するｐ型のゲート層１０３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層１０３にオーミック接触、ショットキ接触どちらでも良い。
【００５８】
本構造におけるＦＥＴ動作は、まずオーミック接触する電極１０８をドレイン電極、オーミック接触する電極１０９をソース電極とした場合、ゲート電極１１０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層１０３とキャリア供給層１０６との界面付近のｐｎ接合の空乏層領域が拡大し、キャリア供給層１０６を介して第２のチャネル層１０５内に空乏層が広がり２ＤＥＧ層１０７を空乏する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層１０５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極１１０を順次プラスに加えて行くと、第２のチャネル層１０５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層１０５内を電流が流れ出す。この流れ出す、ゲート電極１１０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層１０５の厚さや、Ｓｉドーピング量、ｐ型のゲート層１０３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層１０６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング等の各種パラメータの制御が重要である。また、ｐ型のゲート層１０３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層１０３の膜厚制御も重要である。
【００５９】
本構造においては、例えば、ゲート層２３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層２６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。
【００６０】
本構造を用いることにより、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極１１０と２ＤＥＧ層１０７との間にゲート層１０３とキャリア供給層１０６とでできるｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度低減し、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層１０５内の２ＤＥＧ層１０７は図面中左方向への逃げ場が無く、薄いチャネル層に閉じ込められている。これによりゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層１０３により横方向から制御するため、ゲート長をｐ型のゲート層１０３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。
【００６１】
（第１の変形例）
図７に、本発明における図６にて示した実施形態の変態である、２ＤＥＧ層１２７を側方から空乏し、キャリア供給層１２６が一部厚いＨＥＭＴ型の縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００６２】
本構造では、図６にて示した実施形態の内、キャリア供給層１２６の厚さが均一でない。具体的には、キャリア供給層１２６の内、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上層に沿って形成されるキャリア供給層１２６を厚くする。
【００６３】
本構造の内、リセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度は、適宜なＶｔｈとなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上層に沿って形成されるキャリア供給層１２６を局所的に厚くすることにより、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上層に沿って形成されるキャリア供給層１２６の２ＤＥＧ層１２７の濃度を局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層１２７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００６４】
本構造の内、第２のチャネル層１２５とキャリア供給層１２６との作製には、リセス部１２４を形成後、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、リセス部１２４の側部のテーパ角度（基板１２１の底面（図中の左右方向）に対する、リセス部側面の角度）が急峻なリセス部１２４に再成長する際、再成長条件の内、基板１２１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層１２６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部１２４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部１２４の側部に沿うキャリア供給層１２６を薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より低角にした場合、テーパ部とリセス部１２４の底部でキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より急峻にした場合、テーパ部のキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層１２６の下方向に電子を集めるピエゾ電荷が効かず、テーパ部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部１２４の側部のテーパ角度は、最低限２０度〜８５度、望ましくは４０〜８０度であることが望ましい。
【００６５】
（第２の変形例）
図８に、本発明における図６にて示した実施形態の変態である、ＳＬ層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型の縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００６６】
本構造では、図６にて示した構造の内、第１のチャネル層１４２と、ｐ型のゲート層１４３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Super  Lattice）層１５１を設ける。
【００６７】
これにより、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。
【００６８】
尚、このＳＬ層１５１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。
【産業上の利用可能性】
【００６９】
本発明の窒化物半導体装置は、ノーマリオフ動作が容易となるので、低消費電力のデバイスの実現が可能となる。
【符号の説明】
【００７０】
１，２１，４１，６１，８１，１０１，１２１，１４１  基板
２  チャネル層
１１  絶縁層
２２，４２，６２，８２，１０２，１２２，１４２  第１のチャネル層（第１の窒化物半導体層）
２３，４３，６３，８３，１０３，１２３，１４３  ゲート層（ｐ型の窒化物半導体層）
２４，４４，６４，８４，１０４，１２４，１４４  リセス部
２５，４５，６５，８５，１０５，１２５，１４５  第２のチャネル層（第３の窒化物半導体層）
２６，４６，６６，８６，１０６，１２６，１４６  キャリア供給層（第４の窒化物半導体層）
２７，４７，６７，８７，１０７，１２７，１４７  ２ＤＥＧ層
２８，４８，６８，８８，１０８，１２８，１４８  第１の電極
２９，４９，６９，８９，１０９，１２９，１４９  第２の電極
１０，３０，５０，７０，９０，１１０，１３０，１５０  ゲート電極
９１，１５１  ＳＬ層（第５の窒化物半導体層）
【図１】
2015004853.tif 000003
【図２】
2015004853.tif 000004
【図３】
2015004853.tif 000005
【図４】
2015004853.tif 000006
【図５】
2015004853.tif 000007
【図６】
2015004853.tif 000008
【図７】
2015004853.tif 000009
【図８】
2015004853.tif 000010
【手続補正書】
【提出日】平成28年1月6日(2016.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、
前記ｐ型の窒化物半導体層の一部を貫いて、底部が前記第１の窒化物半導体層に達するリセス部と、
前記リセス部の底部、前記リセス部の側部及び前記ｐ型の窒化物半導体層の上面の一部を覆うように形成された第３の窒化物半導体層と、
前記第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、
前記基板の裏面に形成された第１の電極と、
前記ｐ型の窒化物半導体層の上面に形成されたゲート電極と、
前記第３の窒化物半導体層もしくは前記第４の窒化物半導体層に接触した第２の電極と、を有し、
前記第３の窒化物半導体層と前記第４の窒化物半導体層とはバンドギャップ差があることを特徴とする半導体装置。
【請求項２】
前記第４の窒化物半導体層は、前記第３の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の窒化物半導体層は、前記第４の窒化物半導体層よりもバンドギャップが大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚いことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第３の窒化物半導体層と前記第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが前記ｐ型の窒化物半導体層と接する箇所で局所的に薄いことを特徴とする請求項２または４に記載の半導体装置。
【請求項６】
前記リセス部の側部のテーパ角度が４０度以上８０度以下であることを特徴とする請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の窒化物半導体層と前記ｐ型の窒化物半導体層との間に第５の窒化物半導体層を有し、前記第５の窒化物半導体層の底部が前記リセス部の底部よりも上方にあることを特徴とする請求項２から６のいずれか１項に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特にパワートランジスタ等として用いることができるIII族の窒化物半導体装置に関する。
【背景技術】
【０００２】
III族窒化物半導体、特にＧａＮやＡｌＧａＮは、そのバンドギャップの広さから高い絶縁破壊電圧を有する。また、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能であり、ＡｌＧａＮとＧａＮが格子定数差から発生するピエゾ電荷とバンドギャップの差によりＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高濃度の電子のチャネル（２次元電子ガス、２ＤＥＧ）が発生し、これにより大電流動作、高速動作が可能である。これらのことからIII族窒化物半導体は、パワー電界効果トランジスタ（ＦＥＴ）やダイオード等の電子デバイスへの応用が期待されている。
【０００３】
また、従来は大口径のフリースタンディングＧａＮ基板がなかったこともあり、例えばＳｉＣやサファイア、Ｓｉ基板上に作製したエピタキシャル基板を用いた横型のＡｌＧａＮ／ＧａＮ−ＨＦＥＴ構造が一般的であった。しかし近年、大口径のフリースタンディングＧａＮ基板が実用化されつつあり、チップサイズの小型化、低コスト化が容易に実現できるため縦型のＧａＮ−ＦＥＴが実現されつつある。
【０００４】
特許文献１に記載されている化合物半導体における縦型ＨＦＥＴの断面構造例を図１に示す。適宜な基板１（ｎ−ＧａＮ等）上に、チャネル層２（ｉ−ＧａＮ等）を形成し、さらにそのチャネル層２よりもバンドギャップの大きいキャリア供給層６（ＡｌＧａＮ等）をチャネル層２の側方に形成する。これにより、キャリア供給層６とチャネル層２のバンドギャップの差により２ＤＥＧ層７が発生する。キャリア供給層６の側方の基板１上に、下から絶縁層１１、ゲート電極１０、絶縁層１１を順次形成し、底面に基板１にオーミック性接触する電極８（ドレイン、もしくはソース）を形成し、チャネル層２およびキャリア供給層６の上面で２ＤＥＧ層７にオーミック性接触する電極９（ドレイン、もしくはソース）を形成する。ゲート電極は、キャリア供給層６にショットキ接触する。
【０００５】
動作としては、２ＤＥＧ層７を流れる電流を、電極１０に電圧を加え、ショットキバリアを介して発生する空乏層（図示せず）を変調し、オーミック性接触する電極８とオーミック性接触する電極９との間を流れる電流を制御する。この２ＤＥＧチャネルを制御することによりＦＥＴ動作させるデバイスは一般的に高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と言われている。特許文献１に記載されている本構造では、ゲート長がゲート電極１０の厚さで規定され、短ゲートの作成が容易であり、高速化が可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−９７９７４号公報
【発明の概要】
【０００７】
しかしながら、背景技術で記載した半導体装置をパワー分野で用いる場合はいくつか問題がある。まず、パワー分野においては、搭載する機器の安全性の観点から、半導体装置のゲート電圧が０Ｖ時にドレイン電流が流れない、ノーマリオフ動作（エンハンスメントモード動作とも言う）が求められる。しかしながら、背景技術で記した構造では、しきい値電圧（Ｖｔｈ）がキャリア供給層６の膜厚や組成に依存する。ノーマリオフ動作（Ｖｔｈ＞０Ｖ）で駆動するためには、キャリア供給層６を相当量薄くしなければならず、トレードオフとして２ＤＥＧ層７の２ＤＥＧ密度が減り、大電流化が困難となる。また、キャリア供給層６を薄くすることにより、ドレイン高電圧等の動作時にキャリア供給層６をトンネルする電流が増え、結果的にゲートリーク電流が大きくなる。また、障壁高さがショットキ接触分の電圧しかないため、フォワード電圧（Ｖｆ：順方向に掛けることが可能な電圧値）が低いにも関わらず、Ｖｔｈが高く、差分がほとんど発生せず、ドレイン電流自体をほとんど取れないという課題も発生する。
【０００８】
そこで、本発明に係る半導体装置は、基板と、基板の上に形成された第１の窒化物半導体層と、第１の窒化物半導体層の上に形成されたｐ型の窒化物半導体層と、ｐ型の窒化物半導体層の一部を貫いて、底部が第１の窒化物半導体層に達するリセス部と、リセス部の底部、リセス部の側部及びｐ型の窒化物半導体層の上面の一部を覆うように形成された第３の窒化物半導体層とを有する。さらに第３の窒化物半導体層の上面に形成された第４の窒化物半導体層と、基板の裏面に形成された第１の電極と、ｐ型の窒化物半導体層の上面に形成されたゲート電極と、第３の窒化物半導体層もしくは第４の窒化物半導体層に接触した第２の電極と、を有し、第３の窒化物半導体層と第４の窒化物半導体層とはバンドギャップ差がある。
【０００９】
これにより、ｐ型の窒化物半導体層と第３の窒化物半導体層とでｐｎ接合が形成されるのでフォワード電圧（Ｖｆ）が大幅に向上するとともに、第３の窒化物半導体層と第４の窒化物半導体層との界面に２ＤＥＧ層が形成され、ゲート電極と２ＤＥＧ層との間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させることができ、ノーマリオフ動作が容易となる。
【００１０】
また、本発明の半導体装置は、第４の窒化物半導体層は、第３の窒化物半導体層よりもバンドギャップが大きい。
【００１１】
また、本発明の半導体装置は、第３の窒化物半導体層は、第４の窒化物半導体層よりもバンドギャップが大きい。
【００１２】
また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが大きい方の窒化物半導体層の厚さが局所的に厚い。
【００１３】
これにより、バンドギャップが大きい方の窒化物半導体層をキャリア供給層にでき、リセス部の底部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層と、ｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度を、リセス部の側部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度よりも局所的に増大させることができる。
【００１４】
また、本発明の半導体装置は、第３の窒化物半導体層と第４の窒化物半導体層とでバンドギャップが小さい方の窒化物半導体層の厚さが前記ｐ型の窒化物半導体層と接する箇所で局所的に薄い。
【００１５】
これにより、リセス部の底部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層と、ｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度を、リセス部の側部に沿って形成されるキャリア供給層に接するチャネル層内の２ＤＥＧ層の濃度よりも局所的に増加させることができる。
【００１６】
また、本発明の半導体装置は、リセス部の側部のテーパ角度が４０度以上８０度以下である。
【００１７】
これにより、セルフアラインでリセス部の側部に沿うキャリア供給層を、リセス部の底部に沿って形成されるキャリア供給層およびｐ型の窒化物半導体層の上面に沿って形成されるキャリア供給層よりも薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００１８】
また、第１の窒化物半導体層とｐ型の窒化物半導体層の間に第５の窒化物半導体層を有し、第５の窒化物半導体層の底部がリセス部の底部よりも上方にある。
【００１９】
本発明に係る半導体装置では、ゲート電極と２ＤＥＧ層の間にｐ型の半導体を挟むことにより、ショットキ接合のＭＥＳ構造と比較して、フォワード電圧（Ｖｆ）が大幅に向上すると同時に、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減し、ノーマリオフ動作が容易となる。これにより、Ｖｆとしきい値電圧（Ｖｔｈ）間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、ゲート電極と２ＤＥＧ層の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また本構造では２ＤＥＧチャネルをｐ型の半導体のエピ膜厚に依存して制御可能なため、極めて短いゲート長も容易に作製でき、高速動作が可能である。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置の断面図
【図２】本発明の第１の実施形態にかかる半導体装置の断面図
【図３】本発明の第１の実施形態の第１の変形例にかかる半導体装置の断面図
【図４】本発明の第１の実施形態の第２の変形例にかかる半導体装置の断面図
【図５】本発明の第１の実施形態の第３の変形例にかかる半導体装置の断面図
【図６】本発明の第２の実施形態にかかる半導体装置の断面図
【図７】本発明の第２の実施形態の第１の変形例にかかる半導体装置の断面図
【図８】本発明の第２の実施形態の第２の変形例にかかる半導体装置の断面図
【発明を実施するための形態】
【００２１】
（第１の実施形態）
図２に本発明における、第１の実施形態である、２ＤＥＧチャネルを側方から空乏する逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００２２】
本構造は、適宜な厚さ、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなり、面方位が（０００１）面である基板２１の上に、厚さ２μｍ程度、Ｓｉが添加された不純物濃度が１×１０１８ｃｍ−３程度かつｎ型のＧａＮよりなる第１のチャネル層２２がある。その上に厚さが約２００ｎｍ、Ｍｇが添加された不純物濃度が５〜１０×１０１９ｃｍ−３のｐ型ＧａＮよりなるゲート層２３を含む積層体がある。この第１のチャネル層２２や、ｐ型のゲート層２３は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板２１上に形成される。この積層体の上面からｐ型のゲート層２３を貫いて、底部が第１のチャネル層２２に達するリセス部２４があり、このリセス部２４内（リセス底部とリセス側部）とｐ型のゲート層２３の上面の一部を覆うように、厚さ１００ｎｍ程度のｉ型ＧａＮよりなる第２のチャネル層２５があり、その第２のチャネル層２５を覆うように、その第２のチャネル層２５よりもバンドギャップが大きい、厚さが数ｎｍ〜数１０ｎｍ程度のｉ型Ａｌ０．１８Ｇａ０．８２Ｎよりなるキャリア供給層２６がある。ここでｉ型とは不純物をドープしていないことすなわちｉｎｔｒｉｎｓｉｃであることを表す。第２のチャネル層２５の内部には、キャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が、キャリア供給層２６との界面近傍に発生する。この第２のチャネル層２５や、キャリア供給層２６は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。ここで、ゲート長は、ゲート層２３の側面と第２のチャネル層２５とが接触している部分の長さとなり、例えばゲート層２３の厚さが２００ｎｍとして、テーパ角（ゲート層２３の側面と底面とのなす角）を３０°とした場合、ゲート長はゲート層２３の厚さの２倍である４００ｎｍである。
【００２３】
基板２１の裏面側（図中の下方向）に基板２１にオーミック接触する電極２８があり、さらにキャリア供給層２６の上で、リセス部２４を除く領域で、キャリア供給層２６にオーミック接触する電極２９が形成されている。尚、オーミック接触する電極２８とオーミック接触する電極２９は、オーミック接触する電極２８がソース電極の時、オーミック接触する電極２９はドレイン電極、またオーミック接触する電極２８がドレイン電極の時、オーミック接触する電極２９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層２３の上面にゲート電極３０がある。
【００２４】
基板２１や、第１のチャネル層２２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、基板２１としてｎ型ＧａＮを用いた場合、基板２１内の上部がチャネルとして機能するので、第１のチャネル層２２は必ずしも必要ではない。
【００２５】
第２のチャネル層２５は、チャネルにキャリア供給層２６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層２７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、リセス部２４の底部で下層の第１のチャネル層２２へ２ＤＥＧ層２７から電流が流れ込む際、キャリア供給層２６を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。
【００２６】
第２のチャネル層２５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない（ｉｎｔｒｉｎｓｉｃ）状態でも結晶成長における残留不純物（主に炭素基や酸素基）のために不純物が混入し（Ｕｎ−ｉｎｔｅｎｔｉｏｎａｌｌｙ  Ｄｏｐｅｄ）ｎ型である。しかしながらＳｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。
【００２７】
またｐ型のゲート層２３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層２５やキャリア供給層２６の厚さは均等である必要は無く、例えば、リセス部２４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層２５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板２１の水平方向（図中の左右方向、底面）に対して、リセス部２４の側部が６０度傾いている場合、リセス部２４の側部に沿った第２のチャネル層２５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。
【００２８】
オーミック接触する電極２８とオーミック接触する電極２９は、接触する基板２１やキャリア供給層２６がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極２９は、キャリア供給層２６の上面に必ずある必要はなく、例えば、オーミックリセスによりキャリア供給層２６を掘り込み、２ＤＥＧ層２７と直接接触しても良い。また、オーミック接触する電極２８とオーミック接触する電極２９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極３０は、接触するゲート層２３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層２３にオーミック接触、ショットキ接触のどちらでも良い。
【００２９】
本構造におけるＦＥＴ動作は、まずオーミック接触する電極２８をドレイン電極、オーミック接触する電極２９をソース電極とした場合、ゲート電極３０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層２３と第２のチャネル層２５との界面付近のｐｎ接合の空乏層領域が拡大し、第２のチャネル層２５内に空乏層が広がり２ＤＥＧ層２７を空乏化する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層２５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極３０を順次プラスに加えて行くと、第２のチャネル層２５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層２５内を電流が流れ出す。この流れ出す、ゲート電極３０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層２５の厚さや、Ｓｉドーピング量、ｐ型のゲート層２３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層２６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング量等の各種パラメータの制御が重要である。また、ｐ型のゲート層２３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作が可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層２３の膜厚制御も重要である。
【００３０】
本構造においては、例えば、ゲート層２３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層２６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。
【００３１】
本構造を用いることにより、ゲート電極３０と２ＤＥＧ層２７との間にゲート層２３と第２のチャネル層２５とでできるｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度を低減させ、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層２５内の２ＤＥＧ層２７を、第２のチャネル層２５とキャリア供給層２６とのバンドギャップ差により発生するバンドの障壁差を介さず、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御できる（所謂逆ＨＥＭＴ構造、もしくは逆ＨＦＥＴ構造）ため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、第２のチャネル層２５の裏面側から直接２ＤＥＧ層２７を制御する構造のため、ノーマリーオフ動作を実現するにあたりキャリア供給層２６の厚さを考慮する必要がなくなる。また、ゲート電極３０と２ＤＥＧ層２７との間に上記ｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層２３により横方向から制御するため、ゲート長をｐ型のゲート層２３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。
【００３２】
なお、基板２１の材料としてはＧａＮ以外にも、ＡｌＩｎＧａＮ、ＳｉＣ、Ｓｉ、ＧａＡｓ等を用いることができる。また、基板２１の導電型についてはｎ型に限られない。例えば基板２１として半絶縁性基板や絶縁性基板を用いることができる。また、基板２１の導電型をｐ型としたならば、その上に形成される各層の導電型は反転することになるが、層構造は同様である。
【００３３】
また、基板２１のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。
【００３４】
なお、第１のチャネル層２２をｎ型のＧａＮとしたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。
【００３５】
また、第１のチャネル層２２のドーパントをＳｉとしたが、ｎ型の導電性を示すドーパントであればＳｉ以外の材料でも可能である。
【００３６】
なお、ゲート層２３についてはｐ型のＧａＮを用いたが、ＧａＮ以外にＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等を用いることができる。また、ゲート層２３の不純物濃度を５〜１０×１０１９ｃｍ−３としたが、その値はあくまで一例であり、その値に限定されない。
【００３７】
また、ゲート層２３のドーパントをＭｇとしたが、ｐ型の導電性を示すドーパントであればＭｇ以外の材料でも可能である。
【００３８】
また、ゲート層２３の厚さを２００ｎｍとしたが、その値はあくまで一例であり、その値に限定されない。なお、望ましいゲート層２３の厚さは、１００ｎｍ以上１μｍ以下である。
【００３９】
第２のチャネル層２５についてはｉ型ＧａＮ以外に、ｎ型ＧａＮ、ｎ型ＩｎＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。望ましい第２のチャネル層２５の厚さは、１００ｎｍ以上１μｍ以下である。
【００４０】
キャリア供給層２６は第２のチャネル層２５よりもバンドギャップが大きければよく、例えばｉ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＧａＮ、ｎ型ＡｌＩｎＧａＮ等を用いることができる。
【００４１】
（第１の変形例）
図３に、本発明における図２にて示した実施形態の第１の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧを側方から空乏化し、キャリア供給層が一部厚い逆ＨＥＭＴ型縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４２】
本構造では、図２にて示した実施形態の内、キャリア供給層２６の厚さが均一でない。具体的には、図３においてキャリア供給層４６の内、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６を、リセス部４４の側部に沿って形成されるキャリア供給層４６よりも厚くする。
【００４３】
本構造の内、リセス部４４の側部に沿う２ＤＥＧ層４７の濃度は、適宜なＶｔｈとなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部４４の側部に沿う２ＤＥＧ層４７の濃度がほとんどなくなるように、キャリア供給層４６の厚さや、（例えばキャリア供給層４６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部４４の底部に沿って形成されるキャリア供給層４６と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６を、リセス部４４の側部に沿って形成されるキャリア供給層４６よりも局所的に厚くすることにより、リセス部４４の底部に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７と、ｐ型のゲート層４３の上面に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７の濃度を、リセス部４４の側部に沿って形成されるキャリア供給層４６に接するチャネル層４５内の２ＤＥＧ層４７の濃度よりも局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層４７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００４４】
本構造の内、第２のチャネル層４５とキャリア供給層４６との作製には、リセス部４４を形成後、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、例えばＭＯＣＶＤ法でリセス部４４の側部のテーパ角度（基板４１の底面（図中の左右方向）に対する、リセス部４４の側部のなす角度）が急峻なリセス部４４に再成長する際、再成長条件の内、基板４１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。ＭＯＣＶＤ法においては、III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層４６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部４４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部４４の側部に沿うキャリア供給層４６を、リセス部４４の底部に沿って形成されるキャリア供給層４６およびｐ型の窒化物半導体層４３の上面に沿って形成されるキャリア供給層４６よりも薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より小さくする場合、リセス部４４の側部と底部でキャリア供給層４６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より大きくした場合、リセス部４４の側部のキャリア供給層４６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層４６の下方向に電子を集めるピエゾ電荷が効かず、リセス部４４の側部に沿う２ＤＥＧ層４７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層４６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部４４の側部のテーパ角度は、最低限２０度以上８５度以下、望ましくは４０度以上８０度以下であることが望ましい。
【００４５】
（第２の変形例）
図４に、本発明における図２にて示した第１の実施形態の第２の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧを側方から空乏化し、チャネル層が一部薄い逆ＨＥＭＴ型縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４６】
本構造では、図２にて示した実施形態の内、第２のチャネル層２５の厚さが均一でない。具体的には、図４において第２のチャネル層６５の内、リセス部６４の側部に沿う第２のチャネル層６５を、リセス部６４の底部に沿って形成されるチャネル層６５およびｐ型の窒化物半導体層６３の上面に沿って形成されるチャネル層６７よりも局所的に薄くする。
【００４７】
これにより、ｐ型のゲート層６３と、第２のチャネル層６５の内の２ＤＥＧ層６７の物理的な距離が短くなり、尚且つキャリアがリセス部６４の側部に沿う第２のチャネル層６５の内部の極薄い領域に閉じ込められるため、ゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。
【００４８】
（第３の変形例）
図５に、本発明における図２にて示した第１の実施形態の第３の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、ＳＬ（超格子、Ｓｕｐｅｒ  Ｌａｔｔｉｃｅ）層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型縦型ＦＥＴの断面構造を示す。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００４９】
本構造では、図６で示した構造に対して第１のチャネル層８２と、ｐ型のゲート層８３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Ｓｕｐｅｒ  Ｌａｔｔｉｃｅ）層９１を設けたものである。
【００５０】
これにより、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。
【００５１】
尚、このＳＬ層９１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極８８と、ゲート電極９０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。
【００５２】
（第２の実施形態）
図６に本発明における、第２の実施形態である半導体装置すなわち２ＤＥＧチャネルを側方から空乏するＨＥＭＴ型の縦型ＦＥＴの断面構造を示す。尚、本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本実施形態ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００５３】
本構造は、適宜な基板１０１（例えばｎ−ＧａＮ、ｎ−ＡｌＩｎＧａＮ、ｎ−ＳｉＣ、Ｓｉ等の基板）のｃ軸とは逆の−ｃ軸方向（基板の本来の裏面方向）に、第１のチャネル層１０２（例えばIII族窒化物半導体であるｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、その上にｐ型のゲート層１０３（例えばIII族窒化物半導体であるｐ−ＧａＮ、ｐ−ＩｎＧａＮ、ｐ−ＡｌＧａＮ、ｐ−ＡｌＩｎＧａＮ等）を含む積層体がある。この第１のチャネル層１０２や、ｐ型のゲート層１０３は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、基板１０１上に形成される。この積層体の上面からｐ型のゲート層１０３を貫いて、底部が第１のチャネル層１０２に達するリセス部１０４がある。このリセス部１０４内（リセス底部とリセス側部）とｐ型のゲート層１０３の上面の一部を覆うように、キャリア供給層１０６（例えばIII族窒化物半導体であるｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）がある。そのキャリア供給層１０６を覆うように、第２のチャネル層１０５（例えばIII族窒化物半導体であるｉ−ＧａＮ（ｉ：ｉｎｔｒｉｎｓｉｃ）、ｎ−ＧａＮ、ｎ−ＩｎＧａＮ、ｎ−ＡｌＧａＮ、ｎ−ＡｌＩｎＧａＮ等）があり、そのキャリア供給層１０６のバンドギャップは、第２のチャネル層１０５よりもバンドギャップが大きい。第２のチャネル層１０５内には、キャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が、キャリア供給層１０６との界面近傍に発生する。尚、本構造は第１の実施形態と異なり、−ｃ軸方向へIII族窒化物半導体を積層しているため、２ＤＥＧ層１０７はバンドギャップの大きいキャリア供給層１０６の上面の第２のチャネル層１０５内に発生する。この第２のチャネル層１０５や、キャリア供給層１０６は、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて形成される。
【００５４】
さらに基板１０１の裏面側（図中の下方向）に基板１０１にオーミック接触する電極１０８があり、さらに第２のチャネル層１０５上のリセス部１０４の上方でない領域にオーミック接触する電極１０９がある。尚、オーミック接触する電極１０８とオーミック接触する電極１０９は、オーミック接触する電極１０８がソース電極の時、オーミック接触する電極１０９はドレイン電極、またオーミック接触する電極１０８がドレイン電極の時、オーミック接触する電極１０９はソース電極というように、どちらがソースでもドレインでも良いとする。さらに、ｐ型のゲート層１０３の上面にゲート電極１１０がある。
【００５５】
基板１０１や、第１のチャネル層１０２は、チャネルとしての役割があるため、ある程度低い抵抗であることが望ましい。通常これらの層に用いる窒化物半導体のＧａＮは、意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜１×１０２０ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。また、基板１０１としてｎ型ＧａＮを用いた場合、基板１０１内の上部がチャネルとして機能するので、第１のチャネル層１０２は、必ずしも必要ではない。
【００５６】
第２のチャネル層１０５は、チャネルにキャリア供給層１０６との間のバンドギャップ差やピエゾ電界等により高濃度な２ＤＥＧ層１０７が発生するため、必ずしも抵抗が低い必要はない。しかしながら、オーミック接触する電極１０９の下層の２ＤＥＧ層１０７へ電流が流れ込む際、第２のチャネル層１０５を縦方向に通過する必要がある。その際の抵抗はデバイスのオン抵抗に直接影響するため、ある程度低い抵抗であることが望ましい。第２のチャネル層１０５に、例えば窒化物半導体のＧａＮを用いる場合、ＧａＮは意図的にドープしない状態でもｎ型だが、Ｓｉ等のｎ型のドーパントを例えば１×１０１６〜５×１０１８ｃｍ−３の範囲内でドーピングしてｎ型の抵抗率を調整しても良い。またｐ型のゲート層１０３は、窒化物半導体の場合、ＭｇやＺｎ等がドーピングされｐ型である。第２のチャネル層１０５やキャリア供給層１０６の厚さは均等である必要は無く、例えば、リセス部１０４の側部のみ薄い等、厚みに差があっても良いものとする。第２のチャネル層１０５の厚さの定義は、その厚さを測る場所の底面からの垂直方向への膜厚とし、例えば基板１０１の水平方向（図中の左右方向、底面）に対して、リセス部１０４の側部が６０度傾いている場合、リセス部１０４の側部に沿った第２のチャネル層１０５の厚さは、水平方向（図中の左右方向）に対して１５０度方向の厚さを言う。
【００５７】
オーミック接触する電極１０８とオーミック接触する電極１０９は、接触する基板１０１や第２のチャネル層１０５がｎ型の窒化物半導体の場合、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つもしくは２つ以上組み合わせた電極からなる。またオーミック接触する電極１０９は、第２のチャネル層１０５の上面に必ずある必要はなく、例えば、既知のオーミックリセスにより第２のチャネル層１０５を掘り込み、２ＤＥＧ層１０７と直接接触しても良い。また、オーミック接触する電極１０８とオーミック接触する電極１０９は、必ずしもオーミック接触する必要はなく、片方もしくは両方ショットキ接触しても良いものとし、その際はＴｉ、Ｎｉ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなる。また、ゲート電極１１０は、接触するｐ型のゲート層１０３がｐ型の窒化物半導体である場合、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つもしくは２つ以上組み合わせた電極からなり、ｐ型のゲート層１０３にオーミック接触、ショットキ接触のどちらでも良い。
【００５８】
本構造におけるＦＥＴ動作は、まずオーミック接触する電極１０８をドレイン電極、オーミック接触する電極１０９をソース電極とした場合、ゲート電極１１０に大きくマイナスの電圧を与えた場合、ｐ型のゲート層１０３とキャリア供給層１０６との界面付近のｐｎ接合の空乏層領域が拡大し、キャリア供給層１０６を介して第２のチャネル層１０５内に空乏層が広がり２ＤＥＧ層１０７を空乏する。この状態で、ドレイン−ソース間に電位差を加えても、第２のチャネル層１０５をゲート電圧で空乏層を広げてチャネルを遮断しているため、ドレイン電流は流れない。続いて、ゲート電極１１０を順次プラスに加えて行くと、第２のチャネル層１０５に張り出しているｐｎ接合の空乏層領域が縮小し、順次第２のチャネル層１０５内を電流が流れ出す。この流れ出す、ゲート電極１１０の電圧がしきい値電圧である。このしきい値電圧（Ｖｔｈ）を超えてゲート電圧をプラスにしていくとドレイン電流が流れ出す。このしきい値電圧がプラスの値であることがノーマリオフ動作である。ノーマリオフ動作させるためには、第２のチャネル層１０５の厚さや、Ｓｉドーピング量、ｐ型のゲート層１０３のＭｇドーピング量、Ｍｇの活性化率、キャリア供給層１０６のバンドギャップ、Ａｌ組成や膜厚、Ｓｉドーピング等の各種パラメータの制御が重要である。また、ｐ型のゲート層１０３の膜厚がほぼ実効的なゲート長となるが、薄ければ薄いほど、実効的なゲート長が小さくなり、高速動作可能となる。しかしながら、あまりに薄いと逆に短チャネル効果が発生してしまうため、ｐ型のゲート層１０３の膜厚制御も重要である。
【００５９】
本構造においては、例えば、ゲート層１０３のＭｇドーピング量を５〜１０×１０１９ｃｍ−３、キャリア供給層１０６のＡｌ組成を１８％、厚さをおおよそ２０ｎｍ以下にすることにより、本半導体装置はノーマリオフ動作することができた。
【００６０】
本構造を用いることにより、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、通常のショットキ接合のＭＥＳ構造と比較して、Ｖｆが大幅に向上すると同時に、ゲート電極１１０と２ＤＥＧ層１０７との間にゲート層１０３とキャリア供給層１０６とでできるｐｎ接合を挟むため、ｐｎ接合の空乏層が２ＤＥＧ濃度低減し、ノーマリオフ動作が容易となる。これにより、ＶｆとＶｔｈ間に電位差を大きく取ることができ、ノーマリオフ動作と大電流動作を同時に実現できる。また、特許文献１で示した従来技術の構造と異なり、第２のチャネル層１０５内の２ＤＥＧ層１０７は図面中左方向への逃げ場が無く、薄いチャネル層に閉じ込められている。これによりゲート電圧の制御性が向上し、ノーマリオフ動作がより容易となる。また、ゲート電極１１０と２ＤＥＧ層１０７の間にｐｎ接合を挟むため、ゲートリーク電流も大幅に低減することができる。また、チャネルをｐ型のゲート層１０３により横方向から制御するため、ゲート長をｐ型のゲート層１０３の厚さでほぼ決めることができる。これにより短ゲート化が容易で、高速動作可能となる。
【００６１】
（第１の変形例）
図７に、本発明における図６にて示した第２の実施形態の第１の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、２ＤＥＧ層１２７を側方から空乏し、キャリア供給層１２６が一部厚いＨＥＭＴ型の縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００６２】
本構造では、図６にて示した実施形態の内、キャリア供給層１０６の厚さが均一でない。具体的には、図７においてキャリア供給層１２６の内、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６よりも厚くする。
【００６３】
本構造の内、リセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度は、適宜なＶｔｈとなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成の調整により、変動させる。例えば本構造において、ノーマリオフ動作させる場合は、ゲート電圧が０Ｖ時にリセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなるように、キャリア供給層１２６の厚さや、（例えばキャリア供給層１２６をＡｌＧａＮとした場合）Ａｌ組成を調整する。逆に、リセス部１２４の底部に沿って形成されるキャリア供給層１２６と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６よりも局所的に厚くすることにより、リセス部１２４の底部に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７と、ｐ型のゲート層１２３の上面に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７の濃度を、リセス部１２４の側部に沿って形成されるキャリア供給層１２６に接するチャネル層１２５内の２ＤＥＧ層１２７の濃度よりも局所的に増大させることができる。その結果、ソース・ドレイン間の抵抗を下げて、デバイスのオン抵抗を低減できる。つまり、キャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整することにより、２ＤＥＧ層１２７の２ＤＥＧ濃度を局所的に大きくしたり、小さくしたりすることができ、結果として、例えばノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。
【００６４】
本構造の内、第２のチャネル層１２５とキャリア供給層１２６との作製には、リセス部１２４を形成後、ＭＯＣＶＤ法や、ＭＢＥ法等の適宜な結晶成長技術等を用いて、再成長により形成する。この際、リセス部１２４の側部のテーパ角度（基板１２１の底面（図中の左右方向）に対する、リセス部１２４の側部のなす角度）が急峻なリセス部１２４に再成長する際、再成長条件の内、基板１２１の底面に対して垂直方向（縦方向）と、水平方向（横方向）のそれぞれの成長レートに差を設けることにより、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりすることが可能となる。III族窒化物半導体の内Ａｌを含む、例えばＡｌＧａＮを成長する際、一般的に縦方向に対して横方向の成長レートが非常に遅い。そのため、キャリア供給層１２６に例えばＡｌＧａＮ（もしくはＡｌを含むIII族窒化物半導体）を用いて、リセス部１２４の側部のテーパ角度をある程度付けることにより、セルフアラインでリセス部１２４の側部に沿うキャリア供給層１２６を薄くすることができ、一回の再成長でノーマリオフ動作と低オン抵抗の両立する特性を持ったデバイスが作製可能となる。具体的に、テーパ角度を２０度より小さくした場合、リセス部１２４の側部と底部でキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚は、ほとんど変わらない。それに対して、逆にテーパ角度を８５度より大きくした場合、リセス部１２４の側部のキャリア供給層１２６（例えばＡｌＧａＮ）の膜厚はほとんど成長せず、尚且つキャリア供給層１２６の下方向に電子を集めるピエゾ電荷が効かず、リセス部１２４の側部に沿う２ＤＥＧ層１２７の濃度がほとんどなくなってしまう。このため、セルフアラインでキャリア供給層１２６の厚さを局所的に厚く調整したり、薄く調整したりするためには、リセス部１２４の側部のテーパ角度は、最低限２０度以上８５度以下、望ましくは４０度以上８０度以下であることが望ましい。
【００６５】
（第２の変形例）
図８に、本発明における図６にて示した第２の実施形態の第２の変形例にかかる半導体装置の断面構造を示す。本変形例にかかる半導体装置は、ＳＬ層を含み２ＤＥＧを側方から空乏する逆ＨＥＭＴ型の縦型ＦＥＴである。本構造は、最小の構成を示しており、これに限定を受けるものではない。また、本変形例ではIII族窒化物半導体を用いて記述しているが、本発明は、それに限定を受けるものではない。
【００６６】
本構造は、図６にて示した構造に対して、第１のチャネル層１４２と、ｐ型のゲート層１４３の間に、ＡｌＧａＮ／ＧａＮやＡｌＧａＮ／ＡｌＮ等の一般的なＳＬ（超格子、Ｓｕｐｅｒ  Ｌａｔｔｉｃｅ）層１５１を設けたものである。
【００６７】
これにより、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させて、ゲートリーク電流の低減が可能となる。
【００６８】
尚、このＳＬ層１５１は、特にＳＬ層である必要は無く、高抵抗なＡｌＧａＮ層等、オーミック接触する電極１４８と、ゲート電極１５０の間の縦耐圧を向上させる、ＡｌＮ、ＩｎＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等から含まれる単層、もしくは複数からなる層であれば良い。
【産業上の利用可能性】
【００６９】
本発明の窒化物半導体装置は、ノーマリオフ動作が容易となるので、低消費電力のデバイスの実現が可能となる。
【符号の説明】
【００７０】
１，２１，４１，６１，８１，１０１，１２１，１４１    基板
２    チャネル層
１１    絶縁層
２２，４２，６２，８２，１０２，１２２，１４２    第１のチャネル層（第１の窒化物半導体層）
２３，４３，６３，８３，１０３，１２３，１４３    ゲート層（ｐ型の窒化物半導体層）
２４，４４，６４，８４，１０４，１２４，１４４    リセス部
２５，４５，６５，８５，１０５，１２５，１４５    第２のチャネル層（第３の窒化物半導体層）
２６，４６，６６，８６，１０６，１２６，１４６    キャリア供給層（第４の窒化物半導体層）
２７，４７，６７，８７，１０７，１２７，１４７    ２ＤＥＧ層
２８，４８，６８，８８，１０８，１２８，１４８    第１の電極
２９，４９，６９，８９，１０９，１２９，１４９    第２の電極
１０，３０，５０，７０，９０，１１０，１３０，１５０    ゲート電極
９１，１５１    ＳＬ層（第５の窒化物半導体層）
【国際調査報告】
2015004853.tif 000011
2015004853.tif 000012