(57)【要約】  複合型半導体装置（１）は、第１及び第２端子（１７、１９）間に互いに直列接続されたノーマリオン型の第１ＦＥＴ（１１）及びノーマリオフ型の第２ＦＥＴ（１２）を備える。複合型半導体装置（１）は、第２ＦＥＴに並列接続された放電用スイッチング素子（１６）と、第１及び第２端子（１７、１９）間に配置され、第１端子にサージが加わったときに放電用スイッチング素子をオンさせるためのトリガ回路と、を有する保護回路を更に備える。
2015174107.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２端子間に互いに直列接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備えた複合型半導体装置において、
前記第２ＦＥＴに並列接続された放電用スイッチング素子と、前記第１及び前記第２端子間に配置され、前記第１端子にサージが加わったときに前記放電用スイッチング素子をオンさせるためのトリガ回路と、を有する保護回路を設けた
ことを特徴とする複合型半導体装置。
【請求項２】
前記トリガ回路は、前記第１端子と前記放電用スイッチング素子の制御電極との間に介在する容量成分と、前記放電用スイッチング素子の制御電極と前記第２端子との間に配置された抵抗素子と、を有する
ことを特徴とする請求項１に記載の複合型半導体装置。
【請求項３】
前記保護回路は、前記第１端子にサージが加わったときに、前記抵抗素子の発生電圧に基づき前記放電用スイッチング素子をオンさせて、前記第１端子からのサージ電流を前記第１ＦＥＴ及び前記放電用スイッチング素子を通じて前記第２端子に放電させる
ことを特徴とする請求項２に記載の複合型半導体装置。
【請求項４】
前記第２ＦＥＴを形成するためのノーマリオフ型の複数の単位ＦＥＴの一部を転用して、前記放電用スイッチング素子としての放電用ＦＥＴを形成した
ことを特徴とする請求項１〜３の何れかに記載の複合型半導体装置。
【請求項５】
前記放電用スイッチング素子としての放電用ＦＥＴの閾電圧を、前記第２ＦＥＴの閾電圧よりも高くした
ことを特徴とする請求項１〜４の何れかに記載の複合型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合型半導体装置に関する。
【背景技術】
【０００２】
ＧａＮやＳｉＣ等に代表されるワイドバンドギャップ半導体で形成されたトランジスタは、シリコン半導体で形成されたトランジスタに比べ、高速スイッチング、低オン抵抗値、低容量等の優れた特性を有している。このため、ＡＣ／ＤＣ変換器やインバータ等の電力変換装置や制御装置への適用が期待されている。【０００３】
ワイドバンドギャップ半導体で形成されたトランジスタには、閾電圧が負となるノーマリオン特性を示すものがある。但し、負のゲート電圧を用意することが回路設計上負担になることも多いため、図８のように、ノーマリオン型トランジスタであるＧａＮトランジスタ９０１とノーマリオフ型トランジスタであるＭＯＳＦＥＴ９０２とをカスコード接続して複合型半導体装置９００を形成し、全体として正のゲート電圧にて動作するような構成が好んで採用される。【０００４】
複合型半導体装置９００は、電源電圧ＶＤＤが印加されるドレイン端子９１１、グランドに接続されるソース端子９１２、及び、ゲート端子９１３を有する。ドレイン端子９１１は、ＧａＮトランジスタ９０１のドレインに接続され、ソース端子９１２は、ＭＯＳＦＥＴ９０２のソースに接続され、ＧａＮトランジスタ９０１のソース及びＭＯＳＦＥＴ９０２のドレインは共通接続される。ＧａＮトランジスタ９０１のゲートは抵抗素子９０３を介してソース端子９１２に接続され、ＭＯＳＦＥＴ９０２のゲートはゲート端子９１３に接続される。また、ＧａＮトランジスタ９０１のサブストレート端子はグランドに接続されている。【０００５】
そうすると、ＭＯＳＦＥＴ９０２が有する正の閾電圧以上のゲート電圧がゲート端子９１３に供給されたときにＭＯＳＦＥＴ９０２がオンして端子９１１及び９１２間が導通状態となる。ゲート端子９１３へのゲート電圧が該閾電圧未満の場合には、ＭＯＳＦＥＴ９０２がオフとなると共に、ＧａＮトランジスタ９０１のゲート−ソース間にもＧａＮトランジスタ９０１の閾電圧より低い電圧が発生してＧａＮトランジスタ９０１もオフし、端子９１１及び９１２間が非導通状態となる。つまり、複合型半導体装置９００は、１つのトランジスタのような動作を実現する。【０００６】
製品の形態としては、２チップ（ＧａＮトランジスタ９０１のチップとＭＯＳＦＥＴ９０２のチップ）を１つのパッケージに収めたものが多く、使用者は、通常のトランジスタを扱うように複合型半導体装置９００を使用することができる。【０００７】
一方、人体又は機械等にて帯電した静電気によるサージ、即ちＥＳＤ（Electro-Static  Discharge）サージから内部回路を保護するために、半導体デバイスや集積回路にはＥＳＤ保護回路が接続又は内蔵されていることが多い。このＥＳＤ保護回路は、ＥＳＤサージが印加されたときにのみ作動して、ＥＳＤサージ電流を速やかにグランド側に流す。これにより、ＥＳＤサージによって内部回路が破壊されることが抑制される。【０００８】
下記特許文献１及び２には、ＥＳＤサージから内部回路を保護するための構成が示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−０７２０５７号公報
【特許文献２】特開平８−０９７３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ＧａＮトランジスタ９０１のＥＳＤ耐量は、通常、ＭＯＳＦＥＴ９０２のそれに比べて低い。例えば、ＨＢＭ（Human  Body  Model）基準において、ＭＯＳＦＥＴ９０２では２ｋＶ以上のＥＳＤ耐量があるのに対し、ＧａＮトランジスタ９０１では１ｋＶ程度のＥＳＤ耐量しかない。例えば、図８において、電源電圧ＶＤＤにＥＳＤサージ（ＥＳＤによるサージ）が印加されると、ドレイン端子９１１を通じて複合型半導体装置９００にＥＳＤサージが流入する。このとき、ＧａＮトランジスタ９０１及びＭＯＳＦＥＴ９０２がオフしていると、ＥＳＤサージがＧａＮトランジスタ９０１のドレインへ流入し、流入したＥＳＤサージはＧａＮトランジスタ９０１のサブストレート端子へ向けて放電する（図９参照）。この放電によるＥＳＤサージ電流にてＧａＮトランジスタ９０１が比較的容易に破壊される。この経路によるＥＳＤサージ電流の流れを抑止することが望まれる。【００１１】
図１０は、特許文献１の開示内容に対応する保護回路を含んだ回路のブロック構成図である。図１０では、内部回路９２３に対してスイッチング素子９２６が並列接続されている。端子９２１及び９２２間にＥＳＤ等による高電圧が印加されると制御回路９２５から制御信号がスイッチング素子９２６に対して出力され、スイッチング素子９２６がオンすることによりＥＳＤサージを速やかにグランドに流して内部回路９２３を保護する。【００１２】
但し、図１０の構成では、スイッチング素子９２６とそれを制御する制御回路９２５が必要となる分、構成が複雑である。構成の複雑化は、チップ面積の増大及びコスト増大等を招く。また、印加されたＥＳＤサージによって内部回路９２３にダメージが与えられるよりも先に、制御回路９２５が動作し、更にスイッチング素子９２６がオンとなる必要があるため、保護回路の高速動作が必須となる。高速動作の必要性は設計等に様々な制約を与える。【００１３】
図１１に、特許文献２の開示内容に対応する保護回路を示す。図１１の構成において、電源電圧ＶｃｃにＥＳＤサージが加わると、ＥＳＤサージ電流がコンデンサ９４６と抵抗素子９４７の直列回路に流れて抵抗素子９４７に電圧が発生する。この発生電圧にて、コンデンサ９４６及び抵抗素子９４７間の接続点に接続されたカスコードＭＯＳＦＥＴ９４８がオンとなり、ＥＳＤサージをグランド側に流す。これにより、保護回路に並列接続された内部回路を、ＥＳＤサージによる破壊から保護することができる。【００１４】
但し、図１１の構成では、カスコート接続された２段のＭＯＳＦＥＴ構造を用いるため、動作速度が遅くなる。また、２段のＭＯＳＦＥＴ構造が必要となる分、構成が複雑である。【００１５】
複合型半導体装置では、ＧａＮトランジスタのＥＳＤ耐量が低いことを考慮しつつ、複合型半導体装置の全体のＥＳＤ耐量を高めることが肝要である。但し、コスト面からチップ面積を大きく増大させるような複雑な保護回路の追加は好ましくない。【００１６】
そこで本発明は、簡素な構成でＥＳＤサージ等に対する耐量の向上に寄与する複合型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る複合型半導体装置は、第１及び第２端子間に互いに直列接続されたノーマリオン型の第１ＦＥＴ及びノーマリオフ型の第２ＦＥＴを備えた複合型半導体装置において、前記第２ＦＥＴに並列接続された放電用スイッチング素子と、前記第１及び前記第２端子間に配置され、前記第１端子にサージが加わったときに前記放電用スイッチング素子をオンさせるためのトリガ回路と、を有する保護回路を設けたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、簡素な構成でＥＳＤサージ等に対する耐量の向上に寄与する複合型半導体装置を提供することが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る複合型半導体装置の回路図である。
【図２】本発明の第１実施形態に係り、ＥＳＤサージ電流の放電経路を説明するための図である。
【図３】本発明の第１実施形態に係るＭＯＳＥＴチップのレイアウト模式図である。
【図４】本発明の第１実施形態に係る複合型半導体装置の構造図である。
【図５】本発明の第２実施形態に係る複合型半導体装置の回路図である。
【図６】本発明の第３実施形態に係る複合型半導体装置の回路図である。
【図７】本発明の第４実施形態に係るＭＯＳＥＴチップのレイアウト模式図であって、チップ内で２種類のチャネル注入が適用される様子を示した図である。
【図８】ノーマリオン型トランジスタ及びノーマリオフ型トランジスタをカスコード接続した従来の複合型半導体装置の回路図である。
【図９】図８の複合型半導体装置にＥＳＤサージが加わったときの放電経路を説明するための図である。
【図１０】特許文献１の開示内容に対応する保護回路を含んだ回路のブロック構成図である。
【図１１】特許文献２の開示内容に対応する保護回路を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００２１】
＜第１実施形態＞
本発明の第１実施形態を説明する。図１に、第１実施形態に係る複合型半導体装置（複合型スイッチング素子）１の回路図を示す。複合型半導体装置１は、互いに直列に接続された電界効果トランジスタ（以下、ＦＥＴという）１１及び１２と、抵抗素子１３と、コンデンサ１４と、抵抗素子１５と、ＦＥＴ（放電用ＦＥＴ）１６と、ドレイン端子１７と、ゲート端子１８と、ソース端子１９と、を備える。ＦＥＴ１１、１２及び１６の夫々はＮチャネル型のＦＥＴである。
【００２２】
図示されない電源回路からの電源電圧ＶＤＤがドレイン端子１７に印加される。故に、ドレイン端子１７を電源端子と呼ぶこともできる。電源電圧ＶＤＤは、０Ｖ（ボルト）のグランド電位から見て正の電圧である。ソース端子１９は、グランド電位を有するグランドに接続される。故に、ソース端子１９をグランド端子と呼ぶこともできる。
【００２３】
ＦＥＴ１１は、ＧａＮＦＥＴ（Gallium  Nitride-Field  Effect  Transistor）、即ち窒化ガリウム半導体にて形成されたノーマリオン型のＦＥＴである。従って、ＦＥＴ１１を、以下、ＧａＮＦＥＴ１１とも表記する。ノーマリオン型のＦＥＴは、ゲート電圧が０Ｖ（ボルト）であってもオンとなる。つまり、ＧａＮＦＥＴ１１の電気的特性の１つである、ＧａＮＦＥＴ１１の閾電圧ＶTH11は負の所定値を有する。ＧａＮＦＥＴ１１は、ＧａＮＦＥＴ１１へのゲート電圧が、閾電圧ＶTH11以上であればオンとなり、閾電圧ＶTH11より低ければオフとなる。
【００２４】
ＦＥＴ１２及び１６の夫々は、絶縁ゲート型ＦＥＴ、即ちＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）であって、ノーマリオフ型のＦＥＴである。従って、ＦＥＴ１２、１６を、以下、それぞれＭＯＳＦＥＴ１２、１６とも表記する。ＭＯＳＦＥＴ１２及び１６をシリコン半導体にて形成することができる。ノーマリオフ型のＦＥＴは、ゲート電圧が０Ｖ（ボルト）であるときオフとなる。つまり、ＭＯＳＦＥＴ１２の電気的特性の１つである、ＭＯＳＦＥＴ１２の閾電圧ＶTH12は正の所定値を有し、ＭＯＳＦＥＴ１６の電気的特性の１つである、ＭＯＳＦＥＴ１６の閾電圧ＶTH16は正の所定値を有する。ＭＯＳＦＥＴ１２は、ＭＯＳＦＥＴ１２へのゲート電圧が、閾電圧ＶTH12以上であればオンとなり、閾電圧ＶTH12より低ければオフとなる。ＭＯＳＦＥＴ１６は、ＭＯＳＦＥＴ１６へのゲート電圧が、閾電圧ＶTH16以上であればオンとなり、閾電圧ＶTH16より低ければオフとなる。
【００２５】
任意のＦＥＴにおいて、ゲート電圧とは、当該ＦＥＴのソース電位を基準とするゲート電位を指す。任意のＦＥＴにおいて、オンとは、当該ＦＥＴのドレイン及びソース間が導通状態になることを指し、オフとは、当該ＦＥＴのドレイン及びソース間が非導通状態（遮断状態）になることを指す。
【００２６】
ドレイン端子１７はＧａＮＦＥＴ１１のドレインに接続され、ソース端子１９はＭＯＳＦＥＴ１２のソースに接続され、ゲート端子１８はＭＯＳＦＥＴ１２のゲートに接続される。ＧａＮＦＥＴ１１のソースとＭＯＳＦＥＴ１２のドレインは共通接続される。ＧａＮＦＥＴ１１のゲートは抵抗素子１３を介してＭＯＳＦＥＴ１２のソースに接続される。周知の如く、ＧａＮＦＥＴはゲインが大きいため発振しやすい。抵抗素子１３は、この発振を抑制するために挿入されている。但し、ＧａＮＦＥＴ１１のゲートを、抵抗素子１３を介することなく、ＭＯＳＦＥＴ１２のソースに直接接続してもよい。このように、ＧａＮＦＥＴ１１及び１２はカスコード接続されている（カスコード構成にて接続されている）。即ち、複合型半導体装置１は、ソース接地ＦＥＴとしてのＭＯＳＦＥＴ１２に対しゲート接地ＦＥＴとしてのＧａＮＦＥＴ１１を積み上げた構成を持つ。
【００２７】
ＧａＮＦＥＴ１１は、４端子型のＦＥＴであり、ドレイン、ソース及びゲートの各端子に加えて、サブストレート端子を有する。ＧａＮＦＥＴ１１のサブストレート端子は、グランドに接続されている。ＭＯＳＦＥＴ１２についても同様であり、ＭＯＳＦＥＴ１２のサブストレート端子もグランドに接続されている（即ち、ＭＯＳＦＥＴ１２において、サブストレート端子とソース端子は共通になっている）。尚、サブストレート端子は、バックゲート端子又はバルク端子などとも呼ばれる。
【００２８】
ゲート端子１８に接続された制御回路（不図示）は、ゲート端子１８を介してＭＯＳＦＥＴ１２にゲート電圧を供給し、ＭＯＳＦＥＴ１２のゲート電圧を制御することでＭＯＳＦＥＴ１２のオン、オフを制御する。ＭＯＳＦＥＴ１２がオンであるとき、ＧａＮＦＥＴ１１のゲート電圧が略０Ｖ（ボルト）になるため、ＧａＮＦＥＴ１１もオンとなる。ＭＯＳＦＥＴ１２がオフとなると、ＭＯＳＦＥＴ１２のドレイン電位が上昇し、その上昇を通じてＧａＮＦＥＴ１１のゲート電圧が閾電圧ＶTH11より低くなるとＧａＮＦＥＴ１１もオフする。結局、１つのスイッチング素子として機能する複合型半導体装置１において、ドレイン端子１７及びソース端子１９間は、ＭＯＳＦＥＴ１２がオンならオンとなり（導通状態となり）、ＭＯＳＦＥＴ１２がオフならオフとなり（非導通状態となる）。つまり、複合型半導体装置１は、１つのノーマリオフ型のＦＥＴの動作を実現する。
【００２９】
コンデンサ１４及び抵抗素子１５の直列回路がドレイン端子１７及びソース端子１９間に配置され、コンデンサ１４及び抵抗素子１５間の接続点がＭＯＳＦＥＴ１６のゲートに接続されている。より具体的には、コンデンサ１４の一端がドレイン端子１７に接続される一方で抵抗素子１５の一端がソース端子１９に接続され、コンデンサ１４の他端及び抵抗素子１５の他端がＭＯＳＦＥＴ１６のゲートに共通接続されている。ＭＯＳＦＥＴ１６はＭＯＳＦＥＴ１２に並列接続されている。つまり、ＭＯＳＦＥＴ１６のドレイン、ソースは、夫々、ＭＯＳＦＥＴ１２のドレイン、ソースに共通接続されている。尚、ＭＯＳＦＥＴ１６のゲートと抵抗素子１５との接続点をノードＡと呼ぶ。
【００３０】
コンデンサ１４、抵抗素子１５及びＦＥＴ１６によってＥＳＤ保護回路が形成され、このＥＳＤ保護回路によりＧａＮＦＥＴ１１等がＥＳＤサージから保護される。この保護動作について説明する。
【００３１】
今、ＭＯＳＦＥＴ１２がオフのときにドレイン端子１７にＥＳＤ（Electro-Static  Discharge）によるサージ（以下、ＥＳＤサージという）が加わったことを想定する。このＥＳＤサージは、例えば、複合型半導体装置１の外部の配線であって且つ電源電圧ＶＤＤが印加されるべき配線からドレイン端子１７に流入する、又は、ドレイン端子１７に直接加わる。ここで考えるＥＳＤサージは、グランド電位を基準としてドレイン端子１７の電位を上昇させるサージであるとする。
【００３２】
ドレイン端子１７にＥＳＤサージが加わると、まず図２に示す如く、ＥＳＤサージによるＥＳＤサージ電流がコンデンサ１４及び抵抗素子１５を経由する放電経路（副放電経路）Ｐ１を通過して、グランド電位を有するソース端子１９に流れ込む。放電経路Ｐ１は、印加されたＥＳＤサージによる全電流を放電するほどの能力を持たない（そのような能力を持たせることは、コンデンサ１４の容量増加等を必要とし、実用的ではない）。
【００３３】
但し、ＥＳＤサージ電流が抵抗素子１５を通過することで抵抗素子１５に電圧が発生し、抵抗素子１５での発生電圧（即ちノードＡの電圧）がＭＯＳＦＥＴ１６の閾電圧ＶTH16以上となると、ＭＯＳＦＥＴ１６がオンする。すると、今までオフしていたＧａＮＦＥＴ１１のソース電位が低下してＧａＮＦＥＴ１１がオンし、新たに図２の放電経路（主放電経路）Ｐ２がＥＳＤサージ電流の放電経路として形成される。放電経路Ｐ２は、ＧａＮＦＥＴ１１のドレイン及びソース間並びにＭＯＳＦＥＴ１６のドレイン及びソース間を経由する経路である。つまり、抵抗素子１５の発生電圧に基づきＭＯＳＦＥＴ１６がオンすると、ＧａＮＦＥＴ１１及びＭＯＳＦＥＴ１６を通じてドレイン端子１７からのＥＳＤサージ電流がソース端子１９（即ちグランド）に放電せしめられる。
【００３４】
放電経路Ｐ２の形成によって、ドレイン端子１７及びソース端子１９間のインピーダンスが低下し、ＥＳＤ耐量不足の原因であったＧａＮＦＥＴ１１のドレイン及びサブストレート端子間の電圧上昇を抑制することができる。つまり、ＧａＮＦＥＴ１１のドレイン及びサブストレート端子間におけるＥＳＤサージ電流の流れを抑制することができ、複合型半導体装置１の全体におけるＥＳＤ耐量を向上させることができる。ＥＳＤ耐量の向上に当たり、追加が必要な部品は僅かである。即ち、簡素な構成でＥＳＤ耐量を向上させることができる。
【００３５】
ところで、複合型半導体装置１を内包する回路の本来の動作において、ドレイン端子１７にはスイッチング信号が印加され、この印加によって、ドレイン端子１７の電位が変動する。例えば、当該印加によって、ドレイン端子１７での電圧値が、正の電源電圧ＶＤＤの電圧値となったり、ゼロになったりする。このスイッチング信号によっては放電経路Ｐ２が形成されず、ＥＳＤサージ印加時においてのみ放電経路Ｐ２が形成される必要がある。
【００３６】
このため、複合型半導体装置１は、下記式（１）及び（２）を満足するように形成されている。
Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）ESD  ＞  ＶTH16          …（１）
Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）SWITCH  ＜ＶTH16      …（２）
【００３７】
ここで、Ｃｘ及びＲｘは、夫々、コンデンサ１４の静電容量値及び抵抗素子１５の抵抗値を示す（図２参照）。（ｄＶ／ｄｔ）ESDは、ＥＳＤサージがドレイン端子１７に印加されたときにおける、ドレイン端子１７での単位時間当たりの電圧変化量を示す。（ｄＶ／ｄｔ）SWITCHは、ドレイン端子１７に印加されるスイッチング信号の単位時間当たりの電圧変化量、即ち、スイッチング信号がドレイン端子１７に供給されたときにおけるドレイン端子１７での単位時間当たりの電圧変化量を示す。ドレイン端子１７での単位時間当たりの電圧変化量は、電圧の増加方向の変化量、即ちドレイン端子１７での電圧増加速度と考えて良い。式（１）は、ドレイン端子１７へのＥＳＤサージの印加時にＭＯＳＦＥＴ１６がオンして放電経路Ｐ２が形成されるための条件式である。式（２）は、ドレイン端子１７へのスイッチング信号の印加時にＭＯＳＦＥＴ１６がオンしないための条件式である。
【００３８】
（ｄＶ／ｄｔ）ESDは（ｄＶ／ｄｔ）SWITCHよりも大きい。具体的には例えば、（ｄＶ／ｄｔ）SWITCHは“１×１０10［Ｖ／秒］”程度であるのに対し、（ｄＶ／ｄｔ）ESDは“１×１０11［Ｖ／秒］”程度であり、ＥＳＤサージによるドレイン端子１７の電圧変化速度はスイッチング信号のそれよりも１０倍程度速い。この数値例において例えば、静電容量値Ｃｘが０．５ｐＦ（ピコファラッド）且つ抵抗値Ｒｘが２００Ω（オーム）であるとすると、“Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）ESD”は１０Ｖ程度となる一方で“Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）SWITCH”は１Ｖ程度となるため、閾電圧ＶTH16を５Ｖ程度にしておけば上記式（１）及び（２）が満たされる。
【００３９】
図３を参照し、ＭＯＳＦＥＴ１２及び１６の形成方法を説明する。図３は、複合型半導体装置１におけるＭＯＳＦＥＴチップのレイアウト模式図である。複合型半導体装置１はパワー素子向けの半導体装置であり、ＧａＮＦＥＴ１１の低オン抵抗特性を損なわないように、ＭＯＳＦＥＴ１２のチャネル幅が相当に大きい。これを実現すべく、フィンガーと呼ばれる単位ＦＥＴをＮ本並列配置し、並列配置本数Ｎを数１０本〜数１００本にしている。各単位ＦＥＴは、自身のソース、ドレイン、ゲートを形成するソース領域Ｓ、ドレイン領域Ｄ、ゲート領域Ｇにて構成されたノーマリオフ型のＭＯＳＦＥＴである。但し、互いに隣接する２つの単位ＦＥＴ間で１つのドレイン領域Ｄ又は１つのソース領域Ｓが共有される。
【００４０】
Ｎ本の単位ＦＥＴによりＭＯＳＦＥＴ１２及び１６が形成される。Ｎ本の単位ＦＥＴのソース領域Ｓは金属配線等を介して互いに共通接続され、Ｎ本の単位ＦＥＴのドレイン領域Ｄは金属配線等を介して互いに共通接続される。仮にＭＯＳＦＥＴ１６を設けない場合には、Ｎ本の単位ＦＥＴである第１〜第Ｎの単位ＦＥＴのゲート領域Ｇを金属配線等を介して互いに共通接続することで、Ｎ本の単位ＦＥＴを１つのＭＯＳＦＥＴ１２として動作させれば足る。但し、複合型半導体装置１では、第１〜第（Ｎ−１）の単位ＦＥＴのゲート領域Ｇを金属配線等を介して互いに共通接続して複合型半導体装置１のゲート端子１８に接続する一方で、第Ｎの単位ＦＥＴのゲート領域Ｇを第１〜第（Ｎ−１）の単位ＦＥＴのゲート領域Ｇから分離してノードＡに接続する。
【００４１】
このように、ＭＯＳＦＥＴ１２を形成するためのノーマリオフ型の複数の単位ＦＥＴの一部を転用してＥＳＤ放電用のＭＯＳＦＥＴ１６を形成する。換言すれば、単一のＭＯＳＦＥＴチップ内に形成されるノーマリオフ型の複数の単位ＦＥＴの内、一部の単位ＦＥＴを用いてＭＯＳＦＥＴ１２を形成し、残りの単位ＦＥＴを用いてＭＯＳＦＥＴ１６を形成する。これにより、ＭＯＳＦＥＴ１６用の特別なチップレイアウト等を必要とすることなく、所望の動作及び構成を実現できる。結果、チップレイアウト面積増大を回避することができ、チップコスト増加が抑制される。元々フィンガー数Ｎが多いため、ＭＯＳＦＥＴ１６のために１フィンガーを割いても、複合型半導体装置１の動作や仕様値（オン抵抗値等）への影響は殆ど無い。
【００４２】
尚、複合型半導体装置１のＥＳＤ耐量の増加等を目的として、ＭＯＳＦＥＴ１６へ割り振るフィンガー数ＮMOSFET16を２以上にすることも可能である。即ち、第１〜第（Ｎ−ＮMOSFET16）の単位ＦＥＴにてＭＯＳＦＥＴ１２を形成し、且つ、第（Ｎ−ＮMOSFET16＋１）〜第Ｎの単位ＦＥＴにてＭＯＳＦＥＴ１６を形成するようにしても良い（ＮMOSFET16は、１以上且つＮ未満の任意の整数であり、例えば２又は３）。
【００４３】
図４に、複合型半導体装置１の構造図を示す。複合型半導体装置１は、図４に示される各部品を有して構成される。図４の斜線領域で示された部品は金属体４０である。金属体４０はソース端子１９に接続されてグランド電位を有する。金属体４０上に絶縁膜を介してドレイン端子１７及びゲート端子１８が固定される。また、金属体４０に対して放熱フィン１１０が固定されている。金属体４０も放熱フィン１１０の一部を形成すると考えても良い。
【００４４】
金属体４０上に、図１のＧａＮＦＥＴ１１が形成されるＧａＮＦＥＴチップ４１と、図１のＭＯＳＦＥＴ１２及び１６が形成されるＭＯＳＦＥＴチップ４２が配置される。ＭＯＳＦＥＴチップ４２内のゲート配線により、上述した如く、ＭＯＳＦＥＴチップ４２はＭＯＳＦＥＴ１２用の部分（図４の上側部分）とＭＯＳＦＥＴ１６用の部分（図４の下側部分）に分割されている。更に、ＭＯＳＦＥＴチップ４２内には、図１のコンデンサ１４及び抵抗素子１５として機能する容量素子４３及び抵抗素子４４が形成されている。容量素子４３は、ＭＯＳＦＥＴチップ４２内の２種の金属配線層と絶縁膜からなるＭＩＭ（Metal-Insulator-Metal）容量等にて形成され、抵抗素子４４は、ＭＯＳＦＥＴチップ４２内のＭＯＳＦＥＴのチャネル層に用いられる層を抵抗素子用にレイアウト配置することで形成される。また、ＧａＮＦＥＴチップ４１上に、図１の抵抗素子１３として機能する抵抗素子４５が設けられている。
【００４５】
端子１７〜１９と、部品４１〜４５によって形成されるＧａＮＦＥＴ１１、ＭＯＳＦＥＴ１２及び１６、抵抗素子１３及び１５並びにコンデンサ１４とは、金又はアルミ等にて形成されるワイヤ１０１〜１０７により、上述の接続関係で接続される。
【００４６】
具体的には、ワイヤ１０１及び１０２は、ドレイン端子１７をＧａＮＦＥＴ１１のドレインに接続するワイヤ（以下、第１電流経路ワイヤという）である。ワイヤ１０３及び１０４は、ＧａＮＦＥＴ１１のソースをＭＯＳＦＥＴ１２のドレインに接続するワイヤ（以下、第２電流経路ワイヤという）である。第１電流経路ワイヤとして２本のワイヤ１０１及び１０２を設け且つ第２電流経路ワイヤとして２本のワイヤ１０３及び１０４を設けることで、ドレイン端子１７及びソース端子１９間に流せる電流の容量増大を図っている。また、ＭＯＳＦＥＴチップ４２内のフィンガー群の内、図４の上側に配置されたフィンガー群と図４の下側に配置されたフィンガー群に均一に信号を供給することをも狙って、第１電流経路ワイヤとして２本のワイヤ１０１及び１０２を設け且つ第２電流経路ワイヤとして２本のワイヤ１０３及び１０４を設けている。勿論、複合型半導体装置１の仕様、チップサイズ等に応じて、第１及び第２電流経路ワイヤの夫々を１本又は３本以上のワイヤにて形成することも可能である。
【００４７】
ワイヤ１０５は、ドレイン端子１７を容量素子４３（コンデンサ１４）に接続するワイヤである。ワイヤ１０６は、ＭＯＳＦＥＴチップ４２に形成されるＭＯＳＦＥＴ１２のゲートをゲート端子１８に接続するワイヤである。抵抗素子４５の一端は、ＧａＮＦＥＴチップ４１内の金属配線を介して、ＧａＮＦＥＴチップ４１内のＧａＮＦＥＴ１１のゲートに接続される。抵抗素子４５の他端は、ＧａＮＦＥＴチップ４１内の金属配線とチップ４１及び４２間のワイヤ１０７を介して、ＭＯＳＦＥＴ４２チップ内のＭＯＳＦＥＴ１２及び１６のソースに接続される。
【００４８】
尚、図４には示していないが、部品４１〜４５及びワイヤ１０１〜１０７の全体並びに端子１７〜１９の各一部は、モールド用樹脂材にて取り囲まれると共にモールド用樹脂材内で固定され、端子１７〜１９の各残部及び放熱フィン１１０がモールド用樹脂材から突出している。このモールド用樹脂材は、複合型半導体装置１を収容するパッケージとして機能する。
【００４９】
＜第２実施形態＞
本発明の第２実施形態を説明する。第２実施形態並びに後述の第３及び第４実施形態は第１実施形態を基礎とする実施形態であり、第２〜第４実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２〜第４実施形態にも適用される。矛盾の無い限り、第１〜第４実施形態の内、任意の複数の実施形態を組み合わせても良い。
【００５０】
第１実施形態では、ドレイン端子１７及びノードＡ間にコンデンサ１４を設けることでドレイン端子１７及びノードＡ間に容量成分を介在させているが、容量成分を内包する任意の素子にて、ドレイン端子１７及びノードＡ間に容量成分を介在させても良い。
【００５１】
例えば、図５に示す如く、コンデンサ１４の代わりにダイオード２０を設けるようにしても良い。図５は、第２実施形態に係る複合型半導体装置１ａの回路図である。図１の複合型半導体装置１を基準として、コンデンサ１４をダイオード２０に置換することで複合型半導体装置１ａが形成される。当該置換を除き、装置１及び１ａは互いに同じものである。複合型半導体装置１ａにおいて、ダイオード２０のカソードはドレイン端子１７に接続され、ダイオード２０のアノードはＭＯＳＦＥＴ１６のゲートと抵抗素子１５との接続点（即ちノードＡ）に接続されている。
【００５２】
周知の如く、ダイオード２０のアノード及びカソード間には容量成分（寄生容量成分）が存在しているため、ダイオード２０の容量成分が図１のコンデンサ１４と同じ機能を発揮する。このため、第２実施形態においても、第１実施形態と同様の作用及び効果が得られる。また、コンデンサ１４の配置によるレイアウト面積増加を抑えることもできる。図５の構成では、ダイオード２０のアノード及びカソード間における容量成分（寄生容量成分）の静電容量値が上記“Ｃｘ”に相当する。
【００５３】
＜第３実施形態＞
本発明の第３実施形態を説明する。図６は、第３実施形態に係る複合型半導体装置１ｂの回路図である。図１の複合型半導体装置１を基準として、ツェナーダイオード２１を追加することで複合型半導体装置１ｂが形成される。当該追加を除き、装置１及び１ｂは互いに同じものである。
【００５４】
複合型半導体装置１ｂにおいて、ツェナーダイオード２１のアノードはソース端子１９に接続され、ツェナーダイオード２１のカソードはＭＯＳＦＥＴ１６のゲートと抵抗素子１５との接続点（即ちノードＡ）に接続されている。ツェナーダイオード２１におけるツェナー電圧は、ＭＯＳＦＥＴ１６の閾電圧ＶTH16より高く、ＭＯＳＦＥＴ１６のゲート−ソース間の最大定格よりも低い。ツェナーダイオード２１の設置により、ＭＯＳＦＥＴ１６のゲートに過電圧が加わることを防止できる。
【００５５】
第２実施形態で述べた技術を複合型半導体装置１ｂに適用しても良い。つまり、複合型半導体装置１ｂにおいて、コンデンサ１４をダイオード２０に置きかえることも可能である。
【００５６】
＜第４実施形態＞
本発明の第４実施形態を説明する。第４実施形態の技術を第１〜第３実施形態の何れに対しても適用できるが、以下では説明の具体化のため、第１実施形態に係る複合型半導体装置１（図１）を参照して第４実施形態の技術を説明する。
【００５７】
第１実施形態で述べたように、ドレイン端子１７に印加されるスイッチング信号によっては放電経路Ｐ２（図２参照）が形成されず、ＥＳＤサージ印加時においてのみ放電経路Ｐ２が形成される必要がある。このために、複合型半導体装置１は上記式（１）及び（２）を満足するように形成されるべきである。しかしながら、複合型半導体装置１に適用される電源回路などの動作周波数が高くなると、ドレイン端子１７へのスイッチング信号の印加によるドレイン端子１７での電圧増加速度“（ｄＶ／ｄｔ）SWITCH”が、ドレイン端子１７へのＥＳＤサージの印加によるドレイン端子１７の電圧増加速度“（ｄＶ／ｄｔ）ESD”に近づく。すると、上記式（１）及び（２）を満たすために取り得る静電容量値Ｃｘ及び抵抗値Ｒｘの範囲が狭まると共に、設計マージンの減少により、それらの値のバラツキによって誤動作が起きやすくなる。
【００５８】
例えば、ＭＯＳＦＥＴ１６の閾電圧ＶTH16が５Ｖ、静電容量値Ｃｘが０．５ｐＦ且つ抵抗値Ｒｘが２００Ωである場合において、（ｄＶ／ｄｔ）SWITCHが“１×１０10［Ｖ／秒］”から“３×１０10［Ｖ／秒］”に増大すると、“Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）SWITCH”が１Ｖから３Ｖに増大し、式（２）を満たすための、“Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）SWITCH”と閾電圧ＶTH16とのマージンが４Ｖ（＝ＶTH16−１Ｖ）から２Ｖ（＝ＶTH16−３Ｖ）に減少する。このマージンの減少により、スイッチング信号の印加時にＭＯＳＦＥＴ１６がオンとなる誤動作が生じやすくなる。
【００５９】
スイッチング信号の印加時におけるＭＯＳＦＥＴ１６の誤動作（オン）を回避すべく、静電容量値Ｃｘ及び／又は抵抗値Ｒｘを減少させる方策も考えられる。しかし、例えば抵抗値Ｒｘを２００Ωから１００Ωに減少させたならば、ＥＳＤサージによる“Ｃｘ・Ｒｘ・（ｄＶ／ｄｔ）ESD”が１０Ｖから５Ｖに減少し、ＥＳＤサージの印加時にＥＳＤ保護回路が働かない（即ちＭＯＳＦＥＴ１６がオンとならない）惧れも生じる。
【００６０】
一方で、閾電圧ＶTH12を含む複合型半導体装置１の電気的仕様は、ＥＳＤ保護回路とは別に定められるべきであり、上記マージンの確保のために閾電圧ＶTH12を任意に変更することは許されないことも多い。そこで、第４実施形態に係る複合型半導体装置１では、ＭＯＳＦＥＴ１６の閾電圧ＶTH16をＭＯＳＦＥＴ１２の閾電圧ＶTH12よりも所定量だけ高くする。例えば、上記数値例において、閾電圧ＶTH12を５Ｖにする一方で閾電圧ＶTH16を６Ｖに設定する。そうすると、上記マージンが２Ｖから３Ｖへと増加し（即ち１．５倍になり）、スイッチング信号の印加時にＭＯＳＦＥＴ１６がオンとなる誤動作を抑制することができる。
【００６１】
図７は、閾電圧ＶTH16を閾電圧ＶTH12より高める方法を説明するための図である。ＭＯＳＦＥＴの製造プロセスでは、トランジスタ領域にチャネル注入と呼ばれるイオン注入を行うことでチャネルの不純物濃度を制御し、その不純物濃度の制御を通じてＭＯＳＦＥＴの閾電圧を制御する。通常は、１つのＭＯＳＦＥＴチップに対しチャネルの不純物濃度は１種類とされるが、図７に示すように、ＭＯＳＦＥＴ１２を形成するトランジスタ領域（ドレイン領域Ｄ、ソース領域Ｓ及びゲート領域Ｇ）に対してチャネル注入６２を行う一方で、ＭＯＳＦＥＴ１６を形成するトランジスタ領域（ドレイン領域Ｄ、ソース領域Ｓ及びゲート領域Ｇ）に対してチャネル注入６２と異なるチャネル注入６６を行う。チャネル注入６２によって注入される不純物濃度は、チャネル注入６６によって注入される不純物濃度と異なる。結果、閾電圧ＶTH16を閾電圧ＶTH12より高めることが可能となる。
【００６２】
尚、閾電圧ＶTH12を任意に変更することが許されるのであれば、上記マージンの確保のために、“（ｄＶ／ｄｔ）SWITCH”の増加に合わせて、閾電圧ＶTH12及びＶTH16を互いに同じにしつつ同じ量だけ増大させても良い。閾電圧ＶTH12及びＶTH16が同じであれば、１つのＭＯＳＦＥＴチップに対しチャネルの不純物濃度を１種類にすることができ、製造プロセスが簡素となる。
【００６３】
＜変形等＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【００６４】
上述の各実施形態では、ＭＯＳＦＥＴ１２に並列接続される放電用スイッチング素子としてＭＯＳＦＥＴ１６を用いているが、放電用スイッチング素子は、ＭＯＳＦＥＴ以外の半導体スイッチング素子でも良く、例えば、接合型電界トランジスタ（以下、ＪＦＥＴという）又はバイポーラトランジスタでも良い。放電用スイッチング素子がＭＯＳＦＥＴ以外の半導体スイッチング素子である場合も、放電用スイッチング素子の制御電極は、容量成分（例えばコンデンサ１４の一端又はダイオード２０のアノード）と抵抗素子１５との接続点であるノードＡに接続される。ＭＯＳＦＥＴ及びＪＦＥＴの制御電極はゲートであり、バイポーラトランジスタの制御電極はベースである。
【００６５】
即ち、図１、図２又は図５の複合型半導体装置１、１ａ又は１ｂにおいて、放電用スイッチング素子にｎチャネルのＪＦＥＴを用いる場合、当該ＪＦＥＴのドレイン、ソース、ゲートが、夫々、ＭＯＳＦＥＴ１２のドレイン、ＭＯＳＦＥＴ１２のソース、ノードＡに接続され、放電用スイッチング素子にＮＰＮバイポーラトランジスタを用いる場合、当該ＮＰＮバイポーラトランジスタのコレクタ、エミッタ、ベースが、夫々、ＭＯＳＦＥＴ１２のドレイン、ＭＯＳＦＥＴ１２のソース、ノードＡに接続される。何れにせよ、ドレイン端子１７にＥＳＤサージが加わったときに、放電経路Ｐ１のＥＳＤサージ電流による抵抗素子１５での発生電圧に基づき放電用スイッチング素子がオンとなって放電経路Ｐ２が形成される。放電経路Ｐ２は、ＧａＮＦＥＴ１１及び放電用スイッチング素子を経由する経路である。
【００６６】
尚、当然であるが、ＭＯＳＦＥＴ以外の半導体スイッチング素子を放電用スイッチング素子にする場合、ＭＯＳＦＥＴ１２の製造プロセスとは別の製造プロセスにて放電用スイッチング素子を作成することになる。
【００６７】
また、上述の各実施形態では、ノーマリオン型のＦＥＴ１１をＧａＮＦＥＴにて形成することを前提としているが、ノーマリオン型のＦＥＴ１１は、ＧａＮＦＥＴ以外のＦＥＴ、例えば、ＳｉＣＦＥＴ（シリコンカーバイドにて形成されたＦＥＴ）であっても良い。また、ノーマリオフ型のＦＥＴ１２もＭＯＳＦＥＴに限定されない。例えば、ノーマリオフ型のＦＥＴ１２は、ショットキーゲート型ＦＥＴであっても良い。また、ＦＥＴ１１及び１２はＰチャネル型のＦＥＴであっても構わない（但し、この場合、電源電圧ＶＤＤを基準としたゲート駆動が必要になる）。
【００６８】
＜本発明の考察＞
本発明について考察する。
【００６９】
本発明の一側面に係る複合型半導体装置（１、１ａ、１ｂ）は、第１及び第２端子（１７、１９）間に互いに直列接続されたノーマリオン型の第１ＦＥＴ（１１）及びノーマリオフ型の第２ＦＥＴ（１２）を備えた複合型半導体装置において、前記第２ＦＥＴに並列接続された放電用スイッチング素子（１６）と、前記第１及び前記第２端子間に配置され、前記第１端子にサージが加わったときに前記放電用スイッチング素子をオンさせるためのトリガ回路と、を有する保護回路を設けたことを特徴とする。
【００７０】
これにより、前記第１端子にサージが加わったときに前記放電用スイッチング素子がオンとなるため、サージ電流を第１ＦＥＴ及び放電用スイッチング素子を通じて第２端子に放電させることができる。つまり、上記保護回路の搭載により、複合型半導体装置のＥＳＤサージ等による耐量を向上させることができる。ＥＳＤ耐量の向上に当たり、追加が必要な部品は僅かで済むため、簡素な構成でＥＳＤ耐量を向上させることができる。
【００７１】
尚、図１又は図６の複合型半導体装置１又は１ｂにおいて、トリガ回路は、コンデンサ１４、抵抗素子１５及びＭＯＳＦＴ１６を少なくとも含んで構成されると考えて良い。図５の複合型半導体装置１ａにおいて、トリガ回路は、ダイオード２０、抵抗素子１５及びＭＯＳＦＴ１６を少なくとも含んで構成されると考えて良い。
【００７２】
具体的には例えば、前記トリガ回路は、前記第１端子と前記放電用スイッチング素子の制御電極との間に介在する容量成分（１４、２０）と、前記放電用スイッチング素子の制御電極と前記第２端子との間に配置された抵抗素子（１５）と、を有していると良い。
【００７３】
これにより、第１端子にサージが加わったときに抵抗素子に電圧を発生させて放電用スイッチング素子をオンさせることができる。
【００７４】
より具体的には例えば、前記保護回路は、前記第１端子にサージが加わったときに、前記抵抗素子の発生電圧に基づき前記放電用スイッチング素子をオンさせて、前記第１端子からのサージ電流を前記第１ＦＥＴ及び前記放電用スイッチング素子を通じて前記第２端子に放電させると良い。
【００７５】
これにより、サージ電流が第１ＦＥＴのサブストレート端子等に流れ込むことによる第１ＦＥＴの破壊又は劣化を抑制することができる。つまり、第１ＦＥＴをサージによる破壊等から保護することができ、複合型半導体装置の全体の耐量を向上させることができる。
【００７６】
また例えば、前記複合型半導体装置（１、１ａ、１ｂ）において、前記第２ＦＥＴを形成するためのノーマリオフ型の複数の単位ＦＥＴの一部を転用して、前記放電用スイッチング素子としての放電用ＦＥＴを形成すると良い。
【００７７】
これにより、放電用スイッチング用の特別なチップレイアウト等を必要とすることなく、所望の動作及び構成を実現できる。結果、チップレイアウト面積増大を回避することができ、チップコスト増加が抑制される。
【００７８】
また例えば、前記複合型半導体装置（１、１ａ、１ｂ）において、前記放電用スイッチング素子としての放電用ＦＥＴの閾電圧を、前記第２ＦＥＴの閾電圧よりも高くしても良い。
【００７９】
これにより、前記第２ＦＥＴの閾電圧を変更することなく、不必要時に放電用ＦＥＴがオンとなる誤動作の発生を抑制することができる。
【符号の説明】
【００８０】
１、１ａ、１ｂ  複合型半導体装置
１１  ＧａＮＦＥＴ
１２、１６  ＭＯＳＦＥＴ
１３、１５  抵抗素子
１４  コンデンサ
１７  ドレイン端子
１８  ゲート端子
１９  ソース端子
２０  ダイオード
２１  ツェナーダイオード
４１  ＧａＮＦＥＴチップ
４２  ＭＯＳＦＥＴチップ
【図１】
2015174107.tif 000003
【図２】
2015174107.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2015174107.tif 000010
【図９】
2015174107.tif 000011
【図１０】
2015174107.tif 000012
【図１１】
2015174107.tif 000013
【国際調査報告】
2015174107.tif 000014
2015174107.tif 000015
2015174107.tif 000016
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