(57)【要約】  半導体装置は、半導体基板の上方に、互いに同層に形成された複数の配線（ＷＲ１１）と、複数の配線（ＷＲ１１）とそれぞれ同層に形成された複数の配線（ＷＲ１２）と、を有する。複数の配線（ＷＲ１１）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｘ軸方向と交差するＹ軸方向にピッチ（ＰＴ１１）で配列され、複数の配線（ＷＲ１２）は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチ（ＰＴ１２）で配列されている。複数の配線（ＷＲ１１）は、複数の配線（ＷＲ１２）の各々とそれぞれ電気的に接続され、ピッチ（ＰＴ１１）は、ピッチ（ＰＴ１２）よりも小さい。
2016129109.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に形成された複数の光電変換素子と、
前記第１領域で、前記半導体基板の前記主面の上方に、互いに同層に形成された複数の第１配線と、
前記半導体基板の前記主面の第２領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２配線と、
を有し、
前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
前記複数の第１配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に第１ピッチで配列され、
前記複数の第２配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に第２ピッチで配列され、
前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
前記第１ピッチは、前記第２ピッチよりも小さい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１領域および前記第２領域で、前記半導体基板の前記主面の上方に形成された複数の配線層を有し、
前記複数の配線層のうち最上層の配線層よりも下層の配線層は、前記複数の第１配線と、前記複数の第２配線と、を含む、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の第１配線の各々の前記第２方向における第１幅は、前記複数の第２配線の各々の前記第２方向における第２幅よりも狭い、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数の第１配線とそれぞれ同層に形成された複数の接続配線を有し、
前記複数の第１配線は、前記複数の接続配線の各々を介して、前記複数の第２配線の各々とそれぞれ接続されている、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記複数の接続配線の各々の前記第２方向における第３幅は、前記複数の第１配線の各々の前記第２領域側の第１端部の前記第２方向における第４幅よりも広く、かつ、前記複数の第２配線の各々の前記第１領域側の第２端部の前記第２方向における第５幅以上である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記複数の第１配線のうちいずれかの第１配線は、平面視において、前記複数の第２配線のうち、前記いずれかの第１配線と接続された第２配線よりも、前記第２方向における第２の側にずれて配置されている、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記いずれかの第１配線の前記第２領域側の第３端部のうち、前記第２方向における前記第２の側と反対側の部分は、前記いずれかの第１配線と接続された第２配線の前記第１領域側の第４端部のうち、前記第２方向における前記第２の側の部分と接触している、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記複数の接続配線のうち第１接続配線は、前記複数の第１配線のうちいずれかの第１配線と接続され、かつ、前記複数の第２配線のうちいずれかの第２配線と接続され、
前記第１接続配線の前記第２方向における第３の側の第１側面と、前記いずれかの第１配線の前記第１端部の、前記第２方向における前記第３の側の第２側面とは、同一面を形成し、
前記第１接続配線の前記第２方向における前記第３の側と反対側の第３側面と、前記いずれかの第２配線の前記第２端部の、前記第２方向における前記第３の側と反対側の第４側面とは、同一面を形成している、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記いずれかの第１配線の前記第１端部の、前記第２方向における前記第３の側と反対側の第５側面は、平面視において、前記いずれかの第２配線の前記第２端部の、前記第２方向における前記第３の側の第６側面よりも、前記第２方向における前記第３の側に配置されている、半導体装置。
【請求項１０】
請求項４記載の半導体装置において、
前記複数の接続配線のうち第２接続配線は、前記複数の第１配線のうちいずれかの第１配線と接続され、かつ、前記複数の第２配線のうちいずれかの第２配線と接続され、
前記いずれかの第１配線の前記第２領域側の第３端部の、前記第２方向における第４の側の第７側面は、平面視において、前記いずれかの第２配線の前記第１領域側の第４端部の、前記第２方向における前記第４の側と反対側の第８側面よりも、前記第２方向における前記第４の側に配置され、
前記第２接続配線の前記第２方向における前記第４の側と反対側の第９側面と、前記第８側面とは、同一面を形成し、
前記第２接続配線の前記第２方向における前記第４の側の第１０側面と、前記第７側面とは、同一面を形成している、半導体装置。
【請求項１１】
請求項４記載の半導体装置において、
互いに接続された前記第１配線、前記接続配線および前記第２配線の組では、前記接続配線の前記第２方向における第５の側の第１１側面は、前記第１配線の前記第２方向における前記第５の側の第１２側面、および、前記第２配線の前記第２方向における前記第５の側の第１３側面、のいずれとも連続し、
前記組では、前記接続配線の前記第２方向における前記第５の側と反対側の第１４側面は、前記第１配線の前記第２方向における前記第５の側と反対側の第１５側面、および、前記第２配線の前記第２方向における前記第５の側と反対側の第１６側面、のいずれとも連続している、半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記複数の第１配線と異なる層にそれぞれ形成された複数の接続配線を有し、
前記複数の第１配線は、前記複数の接続配線の各々を介して、前記複数の第２配線の各々とそれぞれ電気的に接続されている、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記複数の接続配線の各々は、前記複数の第１配線よりも下層に形成されている、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記複数の第１配線と前記複数の接続配線との間の層に形成された複数の第１電極と、
前記複数の第２配線と前記複数の接続配線との間の層に形成された複数の第２電極と、
を有し、
前記複数の第１配線は、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
前記複数の第２配線は、前記複数の第２電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
前記複数の第１電極は、平面視において、前記第２方向に第３ピッチで配列され、
前記複数の第２電極は、平面視において、前記第２方向に前記第２ピッチで配列され、
前記第３ピッチは、前記第２ピッチよりも小さい、半導体装置。
【請求項１５】
請求項１２記載の半導体装置において、
前記複数の接続配線の各々は、前記複数の第１配線よりも上層に形成されている、半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
前記第１領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第１端子部を有し、
前記複数の第１端子部は、前記複数の第１配線の各々とそれぞれ電気的に接続され、かつ、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
互いに電気的に接続された前記第１配線、前記第１端子部、前記第１電極および前記接続配線の組では、前記第１端子部は、前記第１配線よりも前記第２方向における第６の側に突出した第１突出部と、前記第１配線よりも前記第２方向における前記第６の側と反対側に突出した第２突出部と、を含み、
前記組では、前記第１端子部は、平面視において、前記接続配線と重なり、
前記組では、前記第１電極は、平面視において、前記接続配線と重なる部分の前記第１端子部に内包されている、半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
前記第１領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２端子部を有し、
前記複数の第２端子部は、前記複数の第１配線の各々とそれぞれ電気的に接続され、かつ、前記複数の第１電極の各々を介して、前記複数の接続配線の各々とそれぞれ電気的に接続され、
互いに電気的に接続された前記第１配線、前記第２端子部、前記第１電極および前記接続配線の組では、前記第２端子部は、平面視において、前記接続配線と重なり、
前記組では、前記第１電極は、平面視において、前記接続配線と重なる部分の前記第２端子部に内包され、
前記複数の第２端子部のうち、前記複数の第１配線の配列の中央部に配置された第１配線に接続された第２端子部の、前記第２方向における第６幅は、前記複数の第２端子部のうち、前記複数の第１配線の配列の端部に配置された第１配線に接続された第２端子部の、前記第２方向における第７幅よりも狭い、半導体装置。
【請求項１８】
請求項１２記載の半導体装置において、
前記複数の接続配線は、平面視において、前記第２方向に第４ピッチで配列され、
前記第４ピッチは、前記第１ピッチよりも大きく、かつ、前記第２ピッチよりも小さい、半導体装置。
【請求項１９】
半導体基板と、
前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に形成された複数の光電変換素子と、
前記第１領域で、前記半導体基板の前記主面の上方に、互いに同層に形成された複数の第１配線と、
前記半導体基板の前記主面の第２領域で、前記複数の第１配線とそれぞれ同層に形成された複数の第２配線と、
を有し、
前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
前記複数の第１配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列され、
前記複数の第２配線は、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列され、
前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
前記複数の第１配線のうち、前記複数の第１配線の配列の前記第２方向における第２の側の端部に配置された第１配線は、平面視において、前記複数の第２配線のうち、前記第１配線と接続された第２配線よりも、前記第２方向における前記第２の側と反対側にずれて配置されている、半導体装置。
【請求項２０】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面の第１領域で、前記半導体基板の前記主面に、複数の光電変換素子を形成する工程、
（ｃ）前記第１領域で、前記半導体基板の前記主面の上方に、複数の第１配線を互いに同層に形成し、前記半導体基板の前記主面の第２領域で、複数の第２配線を、前記複数の第１配線とそれぞれ同層に形成する工程、
を備え、
前記第２領域は、平面視において、第１方向における前記第１領域の第１の側に配置された領域であり、
前記（ｃ）工程は、
（ｄ）前記複数の第１配線を形成するための第１露光用パターンと、前記複数の第２配線を形成するための第２露光用パターンと、を有する露光用マスクを製造する工程、
（ｅ）前記（ｂ）工程の後、前記露光用マスクを用いてフォトリソグラフィ工程を行い、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に第１ピッチで配列された複数の第１配線を形成し、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に前記第１ピッチよりも小さい第２ピッチで配列された複数の第２配線を形成する工程、
を有し、
前記複数の第１配線は、前記複数の第２配線の各々とそれぞれ電気的に接続され、
前記（ｄ）工程は、
（ｄ１）第１平面の第３領域で、前記第１平面内の第３方向にそれぞれ延在し、かつ、前記第１平面内の方向であって、前記第３方向と交差する方向である第４方向に第３ピッチで配列された複数の第１パターンと、前記第１平面の領域であって、前記第３方向における前記第３領域の第１の側に配置された領域である第４領域で、前記第３方向にそれぞれ延在し、かつ、前記第４方向に前記第３ピッチで配列された複数の第２パターンと、を有する第１パターンデータを作成する工程、
（ｄ２）前記第１パターンデータのうち、前記第３領域に配置された部分からなる第１部分パターンデータを、切り出す工程、
（ｄ３）切り出された前記第１部分パターンデータに対して縮小処理を行い、前記第３方向にそれぞれ延在し、かつ、前記第４方向に前記第３ピッチよりも小さい第４ピッチで配列された複数の第３パターンを有する第２部分パターンデータを作成する工程、
（ｄ４）前記第２部分パターンデータを、前記第１平面の前記第３領域内の領域であって、前記第４領域から離れた領域である第５領域に貼り付け、前記第５領域に配置された前記複数の第３パターンと、前記第４領域に配置された前記複数の第２パターンと、を有する第２パターンデータを形成する工程、
（ｄ５）前記第２パターンデータの前記複数の第３パターンに基づいて形成された前記第１露光用パターンと、前記第２パターンデータの前記複数の第２パターンに基づいて形成された前記第２露光用パターンと、を有する前記露光用マスクを製造する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
デジタルカメラなどに用いられる固体撮像素子（以下、単に「撮像素子」とも称する。）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。【０００３】
このＣＭＯＳイメージセンサを備えた半導体装置としての撮像素子は、半導体基板の上面に形成された、複数の画素を有する。複数の画素は、平面視において、マトリクス状に配列され、光をそれぞれ検出する。また、これらの複数の画素の各々には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。【０００４】
特許第２６００２５０号公報（特許文献１）には、固体撮像装置において、複数の受光部上に集光部が配設される技術が開示されている。特許第３４７８７９６号公報（特許文献２）には、固体撮像装置において、光電変換領域が２次元状に配列される技術が開示されている。特許第３５５１４３７号公報（特許文献３）には、固体撮像装置において、基板上に、複数の受光部と、複数の色フィルタと、複数の集光部とが設けられる技術が開示されている。特許第４４１９６５８号公報（特許文献４）には、固体撮像装置において、複数の受光部と、複数のオンチップレンズとが設けられる技術が記載されている。特許第４００４３０２号公報（特許文献５）には、撮像素子において、受光素子と、色フィルタと、マイクロレンズから構成される画素が、マトリクス状に複数配置される技術が記載されている。特開２００７−８８８５１号公報（特許文献６）には、撮像装置において、受光素子およびマイクロレンズを有する撮像素子と、撮像レンズとを具備する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２６００２５０号公報
【特許文献２】特許第３４７８７９６号公報
【特許文献３】特許第３５５１４３７号公報
【特許文献４】特許第４４１９６５８号公報
【特許文献５】特許第４００４３０２号公報
【特許文献６】特開２００７−８８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような半導体装置としての撮像素子は、半導体基板の上方に形成された遮光膜を有する。遮光膜は、複数の画素の各々に形成されたフォトダイオードに光が適切に入射されるように、不要な光を遮光する。一方、遮光膜のうち各フォトダイオード上に位置する部分には、開口部が形成されている。【０００７】
ここで、複数の画素の配列の周辺側に配置された画素に入射される入射光は、半導体基板の上面に垂直な方向に対して傾斜した方向から入射される。このような場合、各画素に入射される光の一部が、その画素に含まれるフォトダイオードに入射されないことにより、フォトダイオードＰＤの感度の低下、すなわちシェーディングが発生する。【０００８】
このシェーディングを防止または抑制するためには、遮光膜に形成された開口部に対して、複数の画素の配列の中心側の位置を中心として縮小する縮小処理、すなわちシュリンク処理を行って、開口部をずらすことが考えられる。しかし、遮光膜の開口部に対してシュリンク処理を行うだけでは、各画素に入射される光が、半導体基板の上方の配線層であって、遮光膜とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、半導体基板の上方に、互いに同層に形成された複数の第１配線と、複数の第１配線とそれぞれ同層に形成された第２配線と、を有する。複数の第１配線は、平面視において、第１方向にそれぞれ延在し、かつ、第１方向と交差する第２方向に第１ピッチで配列され、複数の第２配線は、平面視において、第１方向にそれぞれ延在し、かつ、第２方向に第２ピッチで配列されている。複数の第１配線は、複数の第２配線の各々とそれぞれ電気的に接続され、第１ピッチは、第２ピッチよりも小さい。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置の構成を示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置の構成を示す断面図である。
【図４】実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。
【図５】実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。
【図６】実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【図７】実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【図８】実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【図９】実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【図１０】実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【図１１】配線レイアウトの設計工程および露光用マスクの製造工程の一部を示すプロセスフロー図である。
【図１２】実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【図１３】実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【図１４】実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【図１５】実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【図１６】実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【図１７】実施の形態１における第１層の配線層における配置レイアウトの他の例を示す平面図である。
【図１８】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２５】比較例の半導体装置の構成を示す断面図である。
【図２６】比較例における第１層の配線層の配線レイアウトを示す平面図である。
【図２７】実施の形態１の第１変形例における第１層の配線層の配線レイアウトの第１変形例を示す平面図である。
【図２８】実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図２９】実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３０】実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３１】実施の形態１の第１変形例における第１層の配線層の配線レイアウトのさらに他の例を示す平面図である。
【図３２】実施の形態１の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。
【図３３】実施の形態１の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３４】実施の形態１の第３変形例における第１層の配線層の配線レイアウトを示す平面図である。
【図３５】実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３６】実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３７】実施の形態１の第４変形例における第１層の配線層の配線レイアウトを示す平面図である。
【図３８】実施の形態１の第４変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図３９】実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。
【図４０】実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。
【図４１】実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【図４２】実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【図４３】実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【図４４】実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【図４５】実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【図４６】実施の形態２における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。
【図４７】実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。
【図４８】実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。
【図４９】実施の形態２の第１変形例における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。
【図５０】実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。
【図５１】実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。
【図５２】実施の形態２の第２変形例における第１層の配線層の配線レイアウトを第２層の配線層の配線レイアウトデータと重ねて示す平面図である。
【図５３】実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。
【図５４】実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。
【図５５】実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図５６】実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図５７】実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図５８】実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【図５９】実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。
【図６０】実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。
【図６１】実施の形態２の第３変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。
【図６２】実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。
【図６３】実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置としての撮像素子の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置としての撮像素子が、ＣＭＯＳイメージセンサを備えている例について説明する。
【００２０】
＜半導体装置の構成＞
まず、実施の形態１の半導体装置としての撮像素子の構成を説明する。
【００２１】
図１は、実施の形態１の半導体装置の構成を示す平面図である。図２および図３は、実施の形態１の半導体装置の構成を示す断面図である。図２は、図１のＡ−Ａ線に沿った断面図であり、図３は、図１のＢ−Ｂ線に沿った断面図である。
【００２２】
図１〜図３に示すように、本実施の形態１の半導体装置は、例えば単結晶シリコン（Ｓｉ）などからなる半導体基板ＳＢを有する。半導体基板ＳＢは、半導体基板ＳＢの主面としての上面の領域である領域ＡＲ１と、半導体基板ＳＢの主面としての上面の領域であって、領域ＡＲ１よりも半導体基板ＳＢの周辺側の領域である領域ＡＲ２と、を有する。
【００２３】
本実施の形態１の半導体装置は、領域ＡＲ１で、半導体基板ＳＢの上面に形成された、複数の画素ＰＵを有する。すなわち、領域ＡＲ１は、複数の画素ＰＵが形成された画素領域である。
【００２４】
半導体基板ＳＢの主面としての上面内で、互いに交差、好適には直交する２つの方向を、Ｘ軸方向およびＹ軸方向とする。また、半導体基板ＳＢの主面としての上面に垂直な方向を、Ｚ軸方向とする。このとき、複数の画素ＰＵは、平面視において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。
【００２５】
なお、本願明細書では、平面視において、とは、半導体基板ＳＢの主面としての上面に垂直な方向であるＺ軸方向から視た場合を意味する。
【００２６】
図示は省略するが、本実施の形態１の半導体装置としての撮像素子は、領域ＡＲ２で、半導体基板ＳＢの上面に形成された、周辺回路を有する。すなわち、領域ＡＲ２は、周辺回路が形成された周辺回路領域である。周辺回路は、半導体基板ＳＢの上面に形成され、例えば複数の画素ＰＵのスイッチングに用いられる複数のトランジスタ、および、それらの複数のトランジスタ上に形成された配線層、などを有する。
【００２７】
複数の画素ＰＵの各々は、フォトダイオードＰＤ、転送用トランジスタＴＸ、および、増幅用トランジスタ（図示せず）などを有する。また、複数の画素ＰＵの各々は、カラーフィルタＣＦ、および、マイクロレンズＭＬを有する。さらに、半導体装置は、遮光膜ＳＦ１を有する。遮光膜ＳＦ１は、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が適切に入射されるように、不要な光を遮光する。一方、遮光膜ＳＦ１のうち各フォトダイオードＰＤ上に位置する部分には、開口部ＯＰ１が形成されている。カラーフィルタＣＦは、フォトダイオードＰＤに所望の波長の光が入射されるように、その波長の光のみを透過する。マイクロレンズＭＬは、フォトダイオードＰＤに光が適切に入射されるように、光を集光する。
【００２８】
フォトダイオードＰＤは、入射光を受光して電荷に変換する光電変換素子である。転送用トランジスタＴＸは、フォトダイオードＰＤにより入射光が変換されることにより生成された電荷を転送するためのトランジスタである。フォトダイオードＰＤは、領域ＡＲ１で、半導体基板ＳＢの上面に形成されている。
【００２９】
領域ＡＲ１で、半導体基板ＳＢの上面側には、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型半導体層ＰＷが形成されている。一方、領域ＡＲ１で、ｐ型半導体層ＰＷの上層部には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体層ＮＷが、形成されている。したがって、領域ＡＲ１で、ｐ型半導体層ＰＷは、ｎ型半導体層ＮＷの直下に形成されている。ｐ型半導体層ＰＷおよびｎ型半導体層ＮＷはｐｎ接合しており、フォトダイオードＰＤを構成している。すなわち、領域ＡＲ１で、半導体基板ＳＢの上面に、複数のフォトダイオードＰＤが形成されている。
【００３０】
半導体基板ＳＢの上面には、例えば酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜ＧＩを介して、例えばポリシリコン膜からなるゲート電極ＧＥが形成されている。ゲート電極ＧＥの側面には、例えば酸化シリコン膜からなるサイドウォールＳＷが形成されている。ゲート電極ＧＥは、転送用トランジスタＴＸのゲート電極である。一方、フォトダイオードＰＤを構成するｎ型半導体層ＮＷが、転送用トランジスタＴＸのソース領域を兼ねている。
【００３１】
なお、図２および図３では、転送用トランジスタＴＸのドレイン領域の図示を省略している。また、フォトダイオードＰＤは、フォトダイオードＰＤにおいて出力した信号を増幅する増幅用トランジスタなどのトランジスタに、転送用トランジスタＴＸを介して接続されているが、ここでは転送用トランジスタＴＸのみを図示しており、素子分離領域などの図示を省略している。
【００３２】
領域ＡＲ１および領域ＡＲ２では、フォトダイオードＰＤおよび転送用トランジスタＴＸを覆うように、半導体基板ＳＢの上面上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。また、層間絶縁膜ＩＬの上面は、ＣＭＰ（Chemical Mechanical Polishing）法などにより平坦化されている。
【００３３】
なお、フォトダイオードＰＤの上面、ゲート電極ＧＥの上面、および、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷの表面には、例えば窒化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されていてもよい。このような場合には、層間絶縁膜ＩＬは、フォトダイオードＰＤ上および転送用トランジスタＴＸ上に、キャップ絶縁膜ＣＡＰを介して形成されている。
【００３４】
また、層間絶縁膜ＩＬが形成された後、層間絶縁膜ＩＬを貫通して半導体基板ＳＢに達するコンタクトプラグ（図示は省略）を複数形成することができる。この場合、コンタクトプラグの上面および層間絶縁膜ＩＬの上面が、ＣＭＰ法などにより平坦化されることになる。
【００３５】
層間絶縁膜ＩＬ上には、例えば酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜ＩＬ１が形成されている。
【００３６】
層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通する複数の配線溝が形成されている。複数の配線溝のそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に配線ＷＲ１１が形成されている。配線ＷＲ１１は上記コンタクトプラグを介して、半導体基板ＳＢの上面に形成されたフォトダイオードＰＤまたは転送用トランジスタＴＸなどの半導体素子と電気的に接続される。
【００３７】
なお、層間絶縁膜ＩＬ１および配線ＷＲ１１は、第１層の配線層ＭＬ１を構成している。
【００３８】
配線ＷＲ１１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ１１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ１１および層間絶縁膜ＩＬ１のそれぞれの上面は、ＣＭＰ法などにより平坦化されていてもよい。
【００３９】
層間絶縁膜ＩＬ１および配線ＷＲ１１上には、例えば炭素含有酸化ケイ素（ＳｉＯＣ）膜などからなる層間絶縁膜ＩＬ２が形成されている。
【００４０】
層間絶縁膜ＩＬ２の上面に複数の配線溝が形成され、また、それらの配線溝の底面に、層間絶縁膜ＩＬ２を貫通する複数のビアホール（図示は省略）が形成されている。複数の配線溝および複数のビアホールのそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に配線ＷＲ２１が形成され、複数のビアホールのそれぞれの内部にビア（図示は省略）が形成されている。配線ＷＲ２１は上記ビアを介して、配線ＷＲ１１と電気的に接続される。
【００４１】
なお、層間絶縁膜ＩＬ２、配線ＷＲ２１および上記ビア（図示は省略）は、第２層の配線層ＭＬ２を構成している。
【００４２】
配線ＷＲ２１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ２１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ２１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
層間絶縁膜ＩＬ２および配線ＷＲ２１上には、例えば炭素含有酸化ケイ素（ＳｉＯＣ）膜などからなる層間絶縁膜ＩＬ３が形成されている。
【００４３】
層間絶縁膜ＩＬ３の上面に複数の配線溝が形成されている。複数の配線溝のそれぞれの内部に例えば銅（Ｃｕ）膜が埋め込まれることにより、複数の配線溝のそれぞれの内部に遮光膜ＳＦ１が形成されている。
【００４４】
なお、領域ＡＲ２では、配線溝ＴＲ３の内部に、遮光膜と同層に配線ＷＲ３が形成されている。また、層間絶縁膜ＩＬ３、遮光膜ＳＦ１および配線ＷＲ３は、第３層の配線層ＭＬ３を構成している。
【００４５】
遮光膜ＳＦ１が、隣り合う２つの画素ＰＵの間に配置されている。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、遮光膜ＳＦ１により入射光が遮光されることを、防止または抑制することができる。なお、遮光膜ＳＦ１および層間絶縁膜ＩＬ３のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
【００４６】
なお、図１に示すように、遮光膜ＳＦ１は、領域ＡＲ１で、一体的に形成されている。そのため、遮光膜ＳＦ１には、複数の開口部ＯＰ１がＸ軸方向およびＹ軸方向にマトリクス状に形成されており、複数の開口部ＯＰ１の各々に画素ＰＵが形成されていることになる。
【００４７】
このように、本実施の形態１の半導体装置は、領域ＡＲ１およびＡＲ２で、半導体基板ＳＢの上面の上方に形成された複数の配線層ＭＬ１、ＭＬ２およびＭＬ３を有する。また、配線ＷＲ１１は、最上層の配線層ＭＬ３よりも下層の配線層ＭＬ１に含まれ、配線ＷＲ２１は、最上層の配線層ＭＬ３よりも下層の配線層ＭＬ２に含まれる。
【００４８】
なお、遮光膜ＳＦ１が最上層の配線層よりも下層の配線層に含まれてもよく、配線ＷＲ１１または配線ＷＲ２１が、遮光膜よりも上層の配線層に含まれてもよい。
【００４９】
層間絶縁膜ＩＬ３、遮光膜ＳＦ１および配線ＷＲ３上には、例えば窒化シリコン膜からなる絶縁膜ＩＬ４が形成されている。
【００５０】
隣り合う２つの画素ＰＵの間で、絶縁膜ＩＬ４上には、例えば酸化シリコン膜からなる隔壁ＢＷが形成されている。
【００５１】
隣り合う隔壁ＢＷ同士の間には、カラーフィルタＣＦが形成されている。カラーフィルタＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。
【００５２】
本実施の形態１の半導体装置である撮像素子は、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、各画素ＰＵに含まれるフォトダイオードＰＤにより入射光として受光して電荷に変換し、変換された電荷を信号情報として読みとることにより、画像情報データなどを得るものである。
【００５３】
カラーフィルタＣＦ上には、上面として凸曲面を有するマイクロレンズＭＬが形成されている。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光が透過する膜からなる。マイクロレンズＭＬは、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、フォトダイオードＰＤに集光する。
【００５４】
図３に示すように、本実施の形態１では、平面視において、各画素ＰＵのうち複数の画素ＰＵの配列の中心側の部分と隣り合う配線ＷＲ１１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。また、平面視において、各画素ＰＵのうち複数の画素ＰＵの配列の中心側の部分と隣り合う配線ＷＲ２１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。さらに、平面視において、各画素ＰＵに含まれる開口部ＯＰ１の、当該画素ＰＵに含まれるフォトダイオードＰＤに対する相対位置は、複数の画素ＰＵの配列の周辺側ほど、複数の画素ＰＵの配列の中心側にずれている。そして、同一の画素ＰＵに対しては、配線ＷＲ１１のずれ量ＤＳ１、配線ＷＲ２１のずれ量ＤＳ２、開口部ＯＰ１のずれ量ＤＳ３の順に、大きくなる。
【００５５】
＜配線レイアウト＞
次に、配線層における配線レイアウトについて説明する。以下では、第１層の配線層ＭＬ１における配線レイアウトを例示して説明するが、例えば第２層など、第１層以外の層の配線層における配線レイアウトについても、同様にすることができる。
【００５６】
図４および図５は、実施の形態１における第１層の配線層の配線レイアウトを示す平面図である。図５は、図４の領域ＲＧ１の拡大平面図である。
【００５７】
図４および図５に示すように、第１層の配線層ＭＬ１は、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を有する。複数の配線ＷＲ１１は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ１１で、第１層の配線層ＭＬ１に、互いに同層に形成されている。複数の配線ＷＲ１２は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ１２で、複数の配線ＷＲ１１とそれぞれ同層に形成されている。領域ＡＷ１２は、平面視において、Ｘ軸方向における領域ＡＷ１１の一方の側に配置された領域である。また、図４では図示を省略するが、領域ＡＷ１１には、複数の画素ＰＵ（図１参照）が形成されており、領域ＡＷ１２には、周辺回路が形成されている。
【００５８】
複数の配線ＷＲ１１は、領域ＡＷ１１で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１１で配列されている。複数の配線ＷＲ１２は、領域ＡＷ１２で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。
【００５９】
図４および図５に示す例では、第１層の配線層ＭＬ１は、複数の接続配線ＣＷ１を有する。すなわち、複数の接続配線ＣＷ１は、複数の配線ＷＲ１１とそれぞれ同層に形成されている。複数の配線ＷＲ１１は、複数の接続配線ＣＷ１の各々を介して、複数の配線ＷＲ１２とそれぞれ接続されている。このような配置により、複数の配線ＷＲ１１は、複数の配線ＷＲ１２の各々とそれぞれ電気的に接続されている。
【００６０】
複数の配線ＷＲ１２は、周辺回路に含まれる例えばトランジスタなどに接続されている。したがって、複数の配線ＷＲ１１は、複数の配線ＷＲ１２の各々を介して、周辺回路とそれぞれ接続されている。
【００６１】
図４および図５に示すように、ピッチＰＴ１１は、ピッチＰＴ１２よりも小さい。このような配置により、画素ＰＵ（図１参照）が形成された領域ＡＷ１１における、隣り合う２つの配線ＷＲ１１の間の間隔を、周辺回路が形成された領域ＡＷ１２における、隣り合う２つの配線ＷＲ１２の間の間隔よりも、短くすることができる。
【００６２】
図５に示すように、好適には、各配線ＷＲ１１の、領域ＡＷ１２側の端部ＥＰ１１の、Ｙ軸方向における幅ＷＤ１１は、複数の配線ＷＲ１２のうち、当該各配線ＷＲ１１と接続される配線ＷＲ１２の、領域ＡＷ１１側の端部ＥＰ１２の、Ｙ軸方向における幅ＷＤ１２よりも狭い。
【００６３】
後述する図１２〜図１６を用いて説明するように、領域ＡＷ１２から領域ＡＷ１３にかけて、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列された配線を有するマスクデータＤＡＴ１のうち、領域ＡＷ１３に配置された部分を切り出す。そして、切り出された部分に対して、切り出された部分内の位置（以下、「シュリンク中心位置」とも称する。）ＣＴ１１を中心として縮小処理を行った後、再び元のマスクデータＤＡＴ１に貼り付ける。これにより、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を有するマスクデータＤＡＴ１ａを、容易に作成することができる。
【００６４】
また、このような場合、複数の配線ＷＲ１１のうちいずれかの配線ＷＲ１１が、平面視において、複数の配線ＷＲ１２のうち、当該いずれかの配線ＷＲ１１と接続された配線ＷＲ１２よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれて配置されることになる。また、複数の配線ＷＲ１１のうち、複数の配線ＷＲ１１の配列のＹ軸方向における負側の端部に配置された配線ＷＲ１１は、平面視において、複数の配線ＷＲ１２のうち、当該配線ＷＲ１１と接続された配線ＷＲ１２よりも、Ｙ軸方向における正側にずれて配置されることになる。
【００６５】
なお、各配線ＷＲ１１の幅ＷＤ１１が互いに等しく、かつ、各配線ＷＲ１２の幅ＷＤ１２が互いに等しい場合には、各配線ＷＲ１１の幅ＷＤ１１が、各配線ＷＲ１２の幅ＷＤ１２よりも狭くてもよい。
【００６６】
図５に示すように、複数の接続配線ＣＷ１の各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、複数の配線ＷＲ１１のうち、当該各接続配線ＣＷ１と接続された配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１の、Ｙ軸方向における幅ＷＤ１１よりも広い。また、各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、複数の配線ＷＲ１２のうち、当該各接続配線ＣＷ１と接続された配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２の、Ｙ軸方向における幅ＷＤ１２以上である。
【００６７】
これにより、互いに異なるＹ軸方向の幅を有する配線ＷＲ１１と配線ＷＲ１２とが、Ｙ軸方向にずれて配置された場合でも、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における領域ＡＷ１２側の側面全面を、接続配線ＣＷ１と接続することができる。また、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における領域ＡＷ１１側の側面全面を、接続配線ＣＷ１と接続することができる。
【００６８】
図５に示すように、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。接続配線ＣＷ１ａの、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＣ１とし、接続配線ＣＷ１ａの、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＣ２とする。また、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＷ１１とし、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＷ１２とする。さらに、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面を、側面ＳＷ２１とし、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面を、側面ＳＷ２２とする。
【００６９】
このとき、好適には、側面ＳＣ１と、側面ＳＷ１１とは、同一面を形成し、側面ＳＣ２と、側面ＳＷ２２とは、同一面を形成する。これにより、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における領域ＡＷ１２側の側面全面を接続配線ＣＷ１ａと接続し、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における領域ＡＷ１１側の側面全面を接続配線ＣＷ１ａと接続し、かつ、接続配線ＣＷ１ａの幅ＷＣ１を最も狭くすることができる。
【００７０】
＜配線レイアウトの設計方法＞
次に、配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。以下では、初めに、最上層の配線層における配線レイアウトの設計方法を説明した後、最上層より下層の配線層における配線レイアウトの設計方法を説明する。なお、配線層以外の各層のレイアウト、例えばチップレイアウトも、同様に設計することができる。
【００７１】
図６〜図１０は、実施の形態１における最上層の配線層の配線レイアウトデータを示す平面図である。
【００７２】
まず、チップレイアウトデータを作成する。この工程では、半導体装置としての撮像素子の各製造工程で用いられるマスクデータを作成するためのチップレイアウトデータを、ＧＤＳ２ストリームデータなどとして作成する。
【００７３】
次に、図６に示すように、マスクデータを作成する。マスクサイズ効果または光近接効果（Optical Proximity Effect）により、露光用マスクとしてのレチクルの表面に形成される露光用パターンと、半導体基板上に形成されるレジストパターンとの間には、形状差が発生する。そのため、上記した形状差を補正するために、各層におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、各層のパターンデータとしてのマスクデータを作成する。このとき、最上層の配線層ＭＬ３については、図６に示すように、パターンデータとしてのマスクデータＤＡＴ３を作成する。
【００７４】
マスクデータＤＡＴ３は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。領域ＡＲ１は、複数の画素ＰＵが、例えばＸ軸方向およびＹ軸方向にマトリクス状に配列される領域、すなわち画素領域である。領域ＡＲ２は、周辺回路が形成される領域、すなわち周辺回路領域である。
【００７５】
図６に示すように、マスクデータＤＡＴ３では、領域ＡＲ１に遮光膜ＳＦ１が配置され、領域ＡＲ２に配線ＷＲ３が配置されている。また、遮光膜ＳＦ１のうち、画素ＰＵが形成される部分、すなわち光が入射される部分には、画素ＰＵに含まれるフォトダイオードＰＤ（図２参照）に光が入射されるように、画素ＰＵごとに開口部ＯＰ１が配置されている。
【００７６】
次に、図７に示すように、部分マスクデータを切り出す。この工程では、最上層の配線層ＭＬ３のマスクデータＤＡＴ３のうち、領域ＡＷ３３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ３３を、切り出す。ここで、領域ＡＷ３３は、領域ＡＲ１のうち、複数の画素ＰＵが形成される領域を含む領域である。また、領域ＡＲ１および領域ＡＲ２のうち、領域ＡＷ３３以外の領域を、領域ＡＷ３２とする。
【００７７】
遮光膜ＳＦ１のうち、領域ＡＷ３３に配置された部分を、遮光膜ＳＦ１１とする。また、遮光膜ＳＦ１のうち、領域ＡＷ３２に配置された部分を、遮光膜ＳＦ１２とする。
【００７８】
次に、図８に示すように、シュリンク処理を行う。この工程では、切り出された部分マスクデータＤＡＴ３３に対して、部分マスクデータＤＡＴ３３内の位置ＣＴ３１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された複数の開口部ＯＰ１が形成された遮光膜ＳＦ１１を有する、パターンデータとしての縮小部分マスクデータＤＡＴ３１が作成される。
【００７９】
次に、図９に示すように、縮小部分マスクデータを貼り付ける。この工程では、縮小部分マスクデータＤＡＴ３１内の位置ＣＴ３１が、領域ＡＷ３３の中心側の位置ＣＴ３２（図７参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ３１を、平面ＦＳの領域ＡＷ３３内の領域であって、領域ＡＷ３２から離れた領域である領域ＡＷ３１に貼り付ける。このとき、領域ＡＷ３１と領域ＡＷ３２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ３４である。
【００８０】
次に、図１０に示すように、隙間部分マスクデータを作成する。この工程では、隙間領域ＡＷ３４で、パターンデータとしての隙間部分マスクデータＤＡＴ３４を形成し、隙間部分マスクデータＤＡＴ３４により、隙間領域ＡＷ３４を埋め込む。これにより、縮小部分マスクデータＤＡＴ３１と、隙間部分マスクデータＤＡＴ３４と、マスクデータＤＡＴ３と、を有する、パターンデータとしてのマスクデータＤＡＴ３ａを作成する。
【００８１】
マスクデータＤＡＴ３ａは、最上層の配線層ＭＬ３における配線レイアウトデータであるので、隙間部分マスクデータＤＡＴ３４は、隙間領域ＡＷ３４全面に配置された遮光膜ＳＦ１３からなる。これにより、遮光膜ＳＦ１１、ＳＦ１２およびＳＦ１３からなる遮光膜ＳＦ１が配置される。
【００８２】
次に、最上層よりも下層の配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。
【００８３】
図１１は、配線レイアウトの設計工程および露光用マスクの製造工程の一部を示すプロセスフロー図である。図１２〜図１６は、実施の形態１における第１層の配線層の配線レイアウトデータを示す平面図である。
【００８４】
なお、以下では、第１層の配線層ＭＬ１における設計方法を例示して説明するが、例えば第２層の配線層ＭＬ２など、第１層以外の配線層における設計方法にも適用可能である。また、以下では、上記した最上層の配線層ＭＬ３における設計方法と共通の部分の説明を省略する。
【００８５】
まず、チップレイアウトデータを作成した後、図１２に示すように、マスクデータを作成する（図１１のステップＳ１）。このステップＳ１では、第１層の配線層ＭＬ１におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、第１層の配線層ＭＬ１のパターンデータとしてのマスクデータＤＡＴ１を準備する。マスクデータＤＡＴ１は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。図１２では図示しないが、複数の画素ＰＵ（図６参照）は、画素領域としての領域ＡＲ１の一部の領域である領域ＡＷ１３内に配置されている。また、領域ＡＲ１および領域ＡＲ２のうち領域ＡＷ１３以外の領域を、領域ＡＷ１２とする。
【００８６】
図１２に示すように、マスクデータＤＡＴ１では、領域ＡＲ１から領域ＡＲ２にかけて、複数の配線（配線パターン）ＷＲ１３が配置されている。複数の配線ＷＲ１３は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。すなわち、マスクデータＤＡＴ１は、領域ＡＷ１３で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ方向にピッチＰＴ１２で配列された複数の配線（配線パターン）ＷＲ１３と、領域ＡＷ１２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列された複数の配線（配線パターン）ＷＲ１３と、を有する。
【００８７】
次に、図１３に示すように、部分マスクデータを切り出す（図１１のステップＳ２）。このステップＳ２では、第１層の配線層ＭＬ１のマスクデータＤＡＴ１のうち、領域ＡＷ１３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ１３を、切り出す。
【００８８】
配線ＷＲ１３のうち、領域ＡＷ１３に配置された部分を、配線（配線パターン）ＷＲ１１とする。また、配線ＷＲ１３のうち、領域ＡＷ１２に配置された部分を、配線（配線パターン）ＷＲ１２とする。このとき、複数の配線ＷＲ１１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。また、複数の配線ＷＲ１２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１２で配列されている。
【００８９】
次に、図１４に示すように、シュリンク処理を行う（図１１のステップＳ３）。このステップＳ３では、切り出された部分マスクデータＤＡＴ１３に対して、部分マスクデータＤＡＴ１３内の位置ＣＴ１１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された複数の配線（配線パターン）ＷＲ１１からなる、パターンデータとしての縮小部分マスクデータＤＡＴ１１が作成される。複数の配線ＷＲ１１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ１１で配列されている。ピッチＰＴ１１は、ピッチＰＴ１２よりも小さい。
【００９０】
次に、図１５に示すように、縮小部分マスクデータを貼り付ける（図１１のステップＳ４）。このステップＳ４では、縮小部分マスクデータＤＡＴ１１内の位置ＣＴ１１が、領域ＡＷ１３内の位置ＣＴ１２（図１３参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ１１を、平面ＦＳの領域ＡＷ１３内の領域であって、領域ＡＷ１２から離れた領域である領域ＡＷ１１に貼り付ける。このとき、領域ＡＷ１１と領域ＡＷ１２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ１４である。
【００９１】
次に、図１６に示すように、隙間部分マスクデータを作成する（図１１のステップＳ５）。このステップＳ５では、隙間領域ＡＷ１４で、パターンデータとしての隙間部分マスクデータＤＡＴ１４を形成し、隙間部分マスクデータＤＡＴ１４により、隙間領域ＡＷ１４を埋め込む。これにより、縮小部分マスクデータＤＡＴ１１と、隙間部分マスクデータＤＡＴ１４と、マスクデータＤＡＴ１と、を有する、パターンデータとしてのマスクデータＤＡＴ１ａを作成する。
【００９２】
隙間部分マスクデータＤＡＴ１４は、複数の接続配線（配線パターン）ＣＷ１を有する。複数の接続配線ＣＷ１は、複数の配線ＷＲ１１の各々を、複数の配線ＷＲ１２の各々とそれぞれ接続する。
【００９３】
図５に示す例では、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。また、配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。一方、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を、（Ｘｐ３、Ｙｐ３）とする。また、配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を、（Ｘｐ４、Ｙｐ４）とする。
【００９４】
ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とし、第１層の配線層ＭＬ１におけるシュリンク処理における縮小倍率であるシュリンク率をαとする。このとき、配線ＷＲ１１は、配線ＷＲ１１の幅ＷＤ１１が、下記式（１）で定義される幅Ｗ１以上になるように、配置されている。
【００９５】
Ｗ１＝Ｗ００＋（１−α）×｜Ｙｐ２｜            （１）
図５に示す例では、接続配線ＣＷ１のＸ軸方向における負側およびＹ軸方向における正側（図５中左上）の角部の座標が（Ｘｐ１、Ｙｐ３）となり、接続配線ＣＷ１のＸ軸方向における正側およびＹ軸方向における負側（図５中右下）の角部の座標が（Ｘｐ４、Ｙｐ２）となるような矩形形状を発生させる。これにより、矩形形状を有する接続配線（配線パターン）ＣＷ１を容易に作成することができる。
【００９６】
言い換えれば、図５に示す例では、接続配線（配線パターン）ＣＷ１は、領域ＡＷ１１に配置された配線（配線パターン）ＷＲ１１と、領域ＡＷ１１に配置された配線（配線パターン）ＷＲ１２とを、互いにオーバーラップするように、隙間領域ＡＷ１４までそれぞれ延長することにより、作成されたものである。
【００９７】
このとき、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間のＹ軸方向におけるスペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
【００９８】
なお、配線ＷＲ１１と、配線ＷＲ１２とがオーバーラップする領域のＸ軸方向における長さを、隙間領域ＡＷ１４のＸ軸方向における長さよりも短くしてもよく、隙間領域ＡＷ１４のＸ軸方向における長さよりも長くしてもよい。このような場合にも、図５に示す場合と、同様の効果が得られる。
【００９９】
次に、露光用マスクを製造する（図１１のステップＳ６）。このステップＳ６では、マスクデータＤＡＴ１ａを用いて、露光用マスクＭＳＫを製造する。
【０１００】
後述する図２１を用いて説明するように、露光用マスクＭＳＫは、基体ＢＳと、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ１と、基体の表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ２と、を有する。露光用パターンＰＴＮ１は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の配線ＷＲ１１を形成するためのものである。また、露光用パターンＰＴＮ２は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の配線ＷＲ１２を形成するためのものである。
【０１０１】
本実施の形態１では、露光用マスクＭＳＫは、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ３を有する。露光用パターンＰＴＮ３は、マスクデータＤＡＴ１ａの複数の配線パターンに基づいて形成され、複数の接続配線ＣＷ１を形成するためのものである。
【０１０２】
また、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図１７に示す。図１７は、実施の形態１における第１層の配線層における配置レイアウトの他の例を示す平面図である。
【０１０３】
図１７に示すように、配線ＷＲ１１は、領域ＡＲ２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
【０１０４】
このとき、端部ＥＰ１１が端部ＥＰ１２よりもＹ軸方向における正側にずれている場合には、接続配線ＣＷ１のＹ軸方向における正側の側面ＳＣ１と、端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１とは、同一面を形成する。また、接続配線ＣＷ１のＹ軸方向における負側の側面ＳＣ２と、端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２とは、同一面を形成する。
【０１０５】
図１７に示す場合でも、端部ＥＰ１１、端部ＥＰ１２および接続配線ＣＷ１について、図１１〜図１６を用いて説明した設計方法と同様の設計方法により、図４に示す場合と同様に、矩形形状を有する接続配線ＣＷ１としてのつなぎパターンを容易に作成することができ、図５に示す場合と、同様の効果が得られる。
【０１０６】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図１８は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１９〜図２４は、実施の形態１の半導体装置の製造工程中における要部断面図である。なお、図１９〜図２４は、図３の断面図に対応した断面を示す。
【０１０７】
まず、フォトダイオードＰＤを形成する（図１８のステップＳ１１）。
【０１０８】
このステップＳ１１では、まず、図１９に示すように、例えば単結晶シリコン（Ｓｉ）などからなる半導体基板ＳＢを用意する。
【０１０９】
次に、図１９に示すように、画素が形成される画素領域である領域ＡＲ１（図１参照）の各々に、各画素を構成するフォトダイオードＰＤ、転送用トランジスタＴＸ、および増幅用トランジスタなどを形成する。
【０１１０】
領域ＡＲ１（図１参照）で、半導体基板ＳＢの上面側には、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型半導体層ＰＷが形成される。一方、領域ＡＲ１で、ｐ型半導体層ＰＷの上層部には、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物が導入されたｎ型半導体層ＮＷが、形成される。したがって、領域ＡＲ１で、ｐ型半導体層ＰＷは、ｎ型半導体層ＮＷの直下に形成される。ｐ型半導体層ＰＷおよびｎ型半導体層ＮＷはｐｎ接合し、フォトダイオードＰＤを構成する。すなわち、領域ＡＲ１で、半導体基板ＳＢの上面に、複数のフォトダイオードＰＤが形成される。
【０１１１】
領域ＡＲ１（図１参照）で、半導体基板ＳＢの上面には、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩを介して、例えばポリシリコン膜からなるゲート電極ＧＥが形成される。ゲート電極ＧＥの側面には、例えば酸化シリコン膜からなるサイドウォールＳＷが形成される。ゲート電極ＧＥは、転送用トランジスタＴＸのゲート電極である。一方、フォトダイオードＰＤを構成するｎ型半導体層ＮＷが、転送用トランジスタＴＸのソース領域を兼ねる。
【０１１２】
なお、図１９では、転送用トランジスタＴＸのドレイン領域の図示を省略している。また、フォトダイオードＰＤは、フォトダイオードＰＤにおいて出力した信号を増幅する増幅用トランジスタなどのトランジスタに、転送用トランジスタＴＸを介して接続されるが、ここでは転送用トランジスタＴＸのみを図示しており、素子分離領域などの図示を省略している。
【０１１３】
次に、層間絶縁膜ＩＬを形成する（図１８のステップＳ１２）。このステップＳ１２では、図２０に示すように、各画素ＰＵ（図３参照）が形成される領域で、フォトダイオードＰＤおよび転送用トランジスタＴＸなどの半導体素子を覆うように、半導体基板ＳＢの上面上に、例えば酸化シリコン膜からなる層間絶縁膜ＩＬを、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。また、層間絶縁膜ＩＬの上面を、ＣＭＰ法などにより平坦化する。
【０１１４】
なお、フォトダイオードＰＤの上面、ゲート電極ＧＥの上面、および、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷの表面に、例えば窒化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成してもよい。このような場合には、層間絶縁膜ＩＬを、フォトダイオードＰＤ上および転送用トランジスタＴＸ上に、キャップ絶縁膜ＣＡＰを介して形成する。
【０１１５】
また、層間絶縁膜ＩＬを形成した後、層間絶縁膜ＩＬを貫通して半導体基板ＳＢに達するコンタクトホール（図示は省略）を形成し、形成されたコンタクトホール内を金属膜により埋め込むことにより、コンタクトホール内に埋め込まれた金属膜からなるコンタクトプラグ（図示は省略）を複数形成することができる。この場合、コンタクトプラグの上面および層間絶縁膜ＩＬの上面を、ＣＭＰ法などにより平坦化することになる。
【０１１６】
次に、図２１および図２２に示すように、層間絶縁膜ＩＬ１および配線ＷＲ１１を形成する（ステップＳ１３）。
【０１１７】
このステップＳ１３では、まず、層間絶縁膜ＩＬ上に、例えばテトラエトキシシラン（Tetraethyl orthosilicate；ＴＥＯＳ）ガスを原料ガスとするＣＶＤ法により、酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜ＩＬ１を形成する。
【０１１８】
次いで、いわゆるシングルダマシン法を用いて、層間絶縁膜ＩＬ１の上面の配線溝ＴＲ１１に埋め込まれた配線ＷＲ１１を形成する。
【０１１９】
まず、層間絶縁膜ＩＬ１を、フォトリソグラフィ工程およびエッチング工程を行ってパターニングすることにより、隣り合う２つの画素が形成される領域の間の領域で、層間絶縁膜ＩＬ１を貫通する複数の配線溝ＴＲ１１を形成する。
【０１２０】
この層間絶縁膜ＩＬ１をパターニングする工程では、まず、層間絶縁膜ＩＬ１上に、レジスト膜ＲＦ１を形成する。次に、レジスト膜ＲＦ１を、露光用マスクＭＳＫを用いてパターン露光する。
【０１２１】
露光用マスクＭＳＫは、基体ＢＳと、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ１と、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ２と、を有する。露光用パターンＰＴＮ１は、複数の配線ＷＲ１１（図２２参照）を形成するためのものであり、露光用パターンＰＴＮ２は、複数の配線ＷＲ１２（図４参照）を形成するためのものである。また、露光用マスクＭＳＫは、基体ＢＳの表面に形成された例えば金属膜などの遮光膜からなる露光用パターンＰＴＮ３を有する。露光用パターンＰＴＮ３は、複数の接続配線ＣＷ１（図４参照）を形成するためのものである。
【０１２２】
次に、パターン露光されたレジスト膜ＲＦ１を現像することにより、図２１に示すように、領域ＡＷ１１（図４参照）で、複数の配線ＷＲ１１を形成するためのレジストパターンＲＰ１を形成し、領域ＡＷ１２（図４参照）で、複数の配線ＷＲ１２（図４参照）を形成するためのレジストパターンＲＰ２を形成する。また、隙間領域ＡＷ１４（図４参照）で、複数の接続配線ＣＷ１（図４参照）を形成するためのレジストパターンＲＰ３を形成する。
【０１２３】
次に、レジストパターンＲＰ１、ＲＰ２およびＲＰ３をエッチング用マスクとして用いて層間絶縁膜ＩＬ１をエッチングする。これにより、複数の配線ＷＲ１１を形成するための複数の配線溝ＴＲ１１と、複数の配線ＷＲ１２を形成するための複数の配線溝ＴＲ１２と、複数の接続配線ＣＷ１を形成するための複数の配線溝ＴＲ１３と、を形成する。この層間絶縁膜ＩＬ１をエッチングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ１をエッチングすることができる。
【０１２４】
その後、図２２に示すように、複数の配線溝ＴＲ１１、複数の配線溝ＴＲ１２、および、複数の配線溝ＴＲ１３のそれぞれの内部に、導電膜として例えば銅（Ｃｕ）膜を埋め込む。これにより、領域ＡＷ１１（図４参照）で、配線溝ＴＲ１１内に配線ＷＲ１１を形成し、領域ＡＷ１２（図４参照）で、配線溝ＴＲ１２内に配線ＷＲ１１と同層に配線ＷＲ１２を形成し、隙間領域ＡＷ１４（図４参照）で、配線溝ＴＲ１３内に配線ＷＲ１１と同層に接続配線ＣＷ１を形成する。配線ＷＲ１１は、上記コンタクトプラグを介して、半導体基板ＳＢの上面に形成されたフォトダイオードＰＤまたは転送用トランジスタＴＸなどの半導体素子と電気的に接続される。
【０１２５】
配線ＷＲ１１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成されることにより、複数の画素ＰＵの各々のフォトダイオードＰＤに光が入射される際に、配線ＷＲ１１により入射光が遮光されることを、防止または抑制することができる。配線ＷＲ１１および層間絶縁膜ＩＬ１のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
【０１２６】
なお、配線ＷＲ１１は、銅配線に限定されるものではなく、アルミニウム（Ａｌ）配線から形成することもできる。このような場合、まず、層間絶縁膜ＩＬ上に、アルミニウム膜からなる導電膜を形成し、導電膜上に、レジスト膜を形成する。次に、レジスト膜を露光用マスクを用いてパターン露光し、現像することにより、領域ＡＷ１１（図４参照）で、複数の配線ＷＲ１１を形成するための第１レジストパターン（図示せず）を形成し、領域ＡＷ１２（図４参照）で、複数の配線ＷＲ１２を形成するための第２レジストパターン（図示せず）を形成する。また、隙間領域ＡＷ１４（図４参照）で、複数の接続配線ＣＷ１を形成するための第３レジストパターン（図示せず）を形成する。
【０１２７】
次に、第１レジストパターン、第２レジストパターンおよび第３レジストパターンをエッチング用マスクとして用いて導電膜をエッチングする。これにより、領域ＡＷ１１（図４参照）で、半導体基板ＳＢの上方に、導電膜からなる複数の配線ＷＲ１１を互いに同層に形成し、領域ＡＷ１２（図４参照）で、導電膜からなる複数の配線ＷＲ１２を、複数の配線ＷＲ１１とそれぞれ同層に形成する。また、隙間領域ＡＷ１４（図４参照）で、導電膜からなる複数の接続配線ＣＷ１を、複数の配線ＷＲ１１とそれぞれ同層に形成する。
【０１２８】
すなわち、ステップＳ１３では、露光用マスクを用いてフォトリソグラフィ工程を行うことにより、領域ＡＷ１１で、半導体基板ＳＢの上方に、複数の配線ＷＲ１１を形成し、領域ＡＷ１２で、複数の配線ＷＲ１２を、複数の配線ＷＲ１１とそれぞれ同層に形成する。
【０１２９】
次に、図２３に示すように、層間絶縁膜ＩＬ２および配線ＷＲ２１を形成する（ステップＳ１４）。このステップＳ１４では、まず、層間絶縁膜ＩＬ１上および配線ＷＲ１１上に、例えばトリメチルシラン（ＳｉＨ（ＣＨ３）３）ガスと酸素（Ｏ２）ガスとを原料ガスとするＣＶＤ法により、炭素含有酸化ケイ素（ＳｉＯＣ）膜からなる層間絶縁膜ＩＬ２を形成する。
【０１３０】
次いで、いわゆるデュアルダマシン法を用いて、層間絶縁膜ＩＬ２の上面の配線溝ＴＲ２に埋め込まれた配線ＷＲ２１と、配線ＷＲ２１の直下において配線ＷＲ２１およびＷＲ１１を接続するビア（図示は省略）とを形成する。
【０１３１】
まず、層間絶縁膜ＩＬ２をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、層間絶縁膜ＩＬ２の上面に複数の配線溝ＴＲ２を形成し、また、それらの配線溝ＴＲ２の底面に、層間絶縁膜ＩＬ２を貫通する複数のビアホール（図示は省略）を形成する。
【０１３２】
この層間絶縁膜ＩＬ２をパターニングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ２をエッチングすることができる。
【０１３３】
その後、複数の配線溝ＴＲ２および複数のビアホールのそれぞれの内部に、例えば銅（Ｃｕ）膜を埋め込むことにより、各配線溝内の配線ＷＲ２１と、各ビアホール内のビアとを形成する。配線ＷＲ２１は、上記ビアを介して、配線ＷＲ１１と電気的に接続される。
【０１３４】
なお、層間絶縁膜ＩＬ２、配線ＷＲ２１および上記ビア（図示は省略）は、第２層の配線層ＭＬ２を構成する。
【０１３５】
配線ＷＲ２１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成される。これにより、画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、配線ＷＲ２１により入射光が遮光されることを、防止または抑制することができる。なお、配線ＷＲ２１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
【０１３６】
次に、図２４に示すように、層間絶縁膜ＩＬ３および遮光膜ＳＦ１を形成する（ステップＳ１５）。このステップＳ１５では、まず、層間絶縁膜ＩＬ２上および配線ＷＲ２１上に、例えばトリメチルシラン（ＳｉＨ（ＣＨ３）３）ガスと酸素（Ｏ２）ガスとを原料ガスとするＣＶＤ法により、炭素含有酸化ケイ素（ＳｉＯＣ）膜からなる層間絶縁膜ＩＬ３を形成する。
【０１３７】
次いで、いわゆるデュアルダマシン法を用いて、層間絶縁膜ＩＬ３の上面の配線溝に埋め込まれた配線ＷＲ３と、配線ＷＲ３の直下において配線ＷＲ３およびＷＲ２１を接続するビア（図示は省略）とを形成する。
【０１３８】
まず、層間絶縁膜ＩＬ３をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、層間絶縁膜ＩＬ３の上面に複数の配線溝ＴＲ３を形成する。この層間絶縁膜ＩＬ３をパターニングする工程では、例えばフッ化炭素（フルオロカーボン）ガスを含むガスをエッチングガスとしたドライエッチング法により、層間絶縁膜ＩＬ３をエッチングすることができる。
【０１３９】
その後、複数の配線溝ＴＲ３のそれぞれの内部に、例えば銅（Ｃｕ）膜を埋め込むことにより、各配線溝ＴＲ３内に遮光膜ＳＦ１を形成する。
【０１４０】
なお、層間絶縁膜ＩＬ３および遮光膜ＳＦ１は、最上層の配線層ＭＬ３を構成する。
【０１４１】
遮光膜ＳＦ１が、隣り合う２つの画素ＰＵ（図３参照）が形成される領域の間の領域に形成される。これにより、複数の画素ＰＵの各々に含まれるフォトダイオードＰＤに光が入射される際に、遮光膜ＳＦ１により入射光が遮光されることを、防止または抑制することができる。なお、遮光膜ＳＦ１および層間絶縁膜ＩＬ２のそれぞれの上面は、ＣＭＰ法などにより平坦化される。
【０１４２】
次に、図３に示すように、絶縁膜ＩＬ４を形成する（図１８のステップＳ１６）。このステップＳ１６では、まず、層間絶縁膜ＩＬ３上および遮光膜ＳＦ１上に、例えば窒化シリコン膜からなる絶縁膜ＩＬ４を形成する。
【０１４３】
次に、図３に示すように、隔壁ＢＷおよびカラーフィルタＣＦを形成する（図１８のステップＳ１７）。
【０１４４】
このステップＳ１７では、まず、絶縁膜ＩＬ４上に、例えば酸化シリコン膜からなる膜をＣＶＤ法により形成し、フォトリソグラフィ技術およびエッチング法を用いてパターニングする。これにより、隣り合う２つの画素ＰＵが形成される領域の間の領域で、絶縁膜ＩＬ４上に、例えば酸化シリコン膜からなる隔壁ＢＷを形成する。
【０１４５】
このステップＳ１７では、次に、隣り合う隔壁ＢＷ同士の間に、カラーフィルタＣＦを形成する。カラーフィルタＣＦは、例えば赤（Ｒ）、緑（Ｇ）および青（Ｂ）の各色に着色された膜からなる。
【０１４６】
次に、図３に示すように、マイクロレンズＭＬを形成する（図１８のステップＳ１８）。このステップＳ１８では、カラーフィルタＣＦ上に、マイクロレンズＭＬを形成する。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光が透過する膜からなる。マイクロレンズＭＬは、半導体基板ＳＢの主面側、すなわち上面側から各画素ＰＵに照射された光を、フォトダイオードＰＤに集光する。
【０１４７】
例えば隔壁ＢＷ上およびカラーフィルタＣＦ上に膜を形成した後、形成された膜を加熱して溶融させ、その膜の上面の形状を丸めることにより、マイクロレンズＭＬを形成することができる。
【０１４８】
以上により、図３に示した本実施の形態１の半導体装置が完成する。
【０１４９】
＜シェーディングについて＞
次に、シェーディングについて、比較例の半導体装置と比較しながら説明する。図２５は、比較例の半導体装置の構成を示す断面図である。図２６は、比較例における第１層の配線層の配線レイアウトを示す平面図である。図２５は、図１のＢ−Ｂ線に沿った断面図である。なお、図１のＡ−Ａ線に沿った断面図は、図２と同様である。
【０１５０】
比較例の半導体装置としての撮像素子も、実施の形態１の半導体装置の撮像素子と同様に、ＣＭＯＳイメージセンサを備えている。
【０１５１】
比較例の半導体装置としての撮像素子も、領域ＡＲ１で、半導体基板ＳＢの上面に形成された、複数の画素ＰＵを有する。複数の画素ＰＵは、平面視において、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。複数の画素ＰＵの各々は、フォトダイオードＰＤ、転送用トランジスタＴＸ、および、増幅用トランジスタ（図示せず）などを有する。フォトダイオードＰＤは、入射光を受光して電荷に変換する光電変換素子である。
【０１５２】
比較例の半導体装置でも、実施の形態１の半導体装置と同様に、複数の画素ＰＵの各々は、カラーフィルタＣＦ、および、マイクロレンズＭＬを有する。さらに、比較例の半導体装置は、実施の形態１の半導体装置と同様に、遮光膜ＳＦ１を有する。
【０１５３】
ここで、複数の画素ＰＵの各々に入射される入射光は、必ずしも半導体基板ＳＢの上面に垂直な方向から入射されるとは限らない。例えばマトリクス状に配置された複数の画素ＰＵのうち、複数の画素ＰＵの配列の周辺側に配置された画素ＰＵに入射される入射光は、半導体基板ＳＢの上面に垂直な方向に対して傾斜した方向から入射される。このような場合、各画素ＰＵに入射される光の一部が、その画素ＰＵに含まれるフォトダイオードＰＤに入射されないことにより、フォトダイオードＰＤの感度の低下、すなわちシェーディングが発生する。
【０１５４】
このシェーディングを防止または抑制するためには、マイクロレンズＭＬ、カラーフィルタＣＦ、および、遮光膜ＳＦ１の開口部ＯＰ１に対して、複数の画素ＰＵの配列の中心位置を中心として縮小する縮小処理、すなわちシュリンク処理を行って、マイクロレンズＭＬ、カラーフィルタＣＦおよび開口部ＯＰ１をずらすことが考えられる。
【０１５５】
比較例の半導体装置では、遮光膜ＳＦ１の開口部ＯＰ１、カラーフィルタＣＦ、および、マイクロレンズＭＬについては、実施の形態１と同様に、複数の画素ＰＵが配置される領域ＡＲ１内の位置を中心としてシュリンク処理が行われている。すなわち、比較例の半導体装置では、最上層の配線層ＭＬ３のマスクデータに対して、シュリンク処理が行われている。しかし、比較例の半導体装置では、実施の形態１とは異なり、第１層の配線層ＭＬ１および第２層の配線層ＭＬ２のマスクデータに対して、シュリンク処理が行われていない。したがって、図２６に示すように、複数の画素ＰＵが配置される領域ＡＲ１における配線ＷＲ１１のピッチは、周辺回路が配置される領域ＡＲ２における配線ＷＲ１２のピッチと等しい。
【０１５６】
図２５に示すように、比較例の半導体装置では、複数の画素ＰＵの配列の周辺側に配置された画素ＰＵに入射される入射光は、最上層の配線層ＭＬ３よりも下層の第２層の配線層ＭＬ２または第１層の配線層ＭＬ１に反射されるため、各画素ＰＵに含まれるフォトダイオードＰＤに適切に入射されず、依然としてシェーディングが発生する。
【０１５７】
すなわち、遮光膜ＳＦ１の開口部ＯＰ１に対してシュリンク処理を行うだけでは、各画素ＰＵに入射される光が、半導体基板ＳＢの上方の配線層であって、遮光膜ＳＦ１とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
【０１５８】
また、近年では、複数の画素ＰＵの各々が、微細化または高機能化されることに伴って、十分な光量の光がフォトダイオードＰＤに入射されるように、各画素ＰＵに含まれるフォトダイオードＰＤの面積を増加させ、遮光膜ＳＦ１の開口部ＯＰ１の面積を増加させる必要がある。一方、複数の画素ＰＵの各々が高機能化されるためには、第１層の配線層ＭＬ１に含まれる配線の本数、および、第２層の配線層ＭＬ２に含まれる配線の本数が、増加する。このような場合、比較例の半導体装置では、第１層の配線層ＭＬ１、および、第２層の配線層ＭＬ２による、入射光へのシェーディングの問題が大きくなる。
【０１５９】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、最上層の配線層ＭＬ３以外の配線層である第１層の配線層ＭＬ１のマスクデータを作成する際に、複数の画素ＰＵを含む領域ＡＷ１３内のいずれかの位置を中心としてシュリンク処理を行う。そのため、最上層の配線層ＭＬ３以外の配線層である第１層の配線層ＭＬ１において、領域ＡＷ１３内の領域ＡＷ１１に配置される配線ＷＲ１１のピッチが、領域ＡＷ１３とは異なる領域である領域ＡＷ１２に配置される配線ＷＲ１２のピッチよりも小さい。
【０１６０】
本実施の形態１では、第１層の配線層ＭＬ１のマスクデータに対して、複数の画素ＰＵが配置される領域内の位置を中心としてシュリンク処理を行う。これにより、配線ＷＲ１１のピッチを、配線ＷＲ１２のピッチよりも小さくすることができ、第１層の配線層ＭＬ１によるシェーディングを防止または抑制することができる。したがって、ＣＭＯＳイメージセンサの感度を向上させ、半導体装置の性能を向上させることができる。
【０１６１】
図１１〜図１６を用いて説明したように、例えばシュリンク処理を行う前の第１層の配線層ＭＬ１のマスクデータＤＡＴ１において、第１層の配線層ＭＬ１は、例えばＸ軸方向に延在し、かつ、Ｙ軸方向に配列された複数の配線ＷＲ１３により形成される。配線ＷＲ１３は、複数の画素ＰＵ（図３参照）が配置される領域ＡＷ１３から周辺回路が配置される領域ＡＷ１２にかけて、延在する。
【０１６２】
このような場合、部分マスクデータＤＡＴ１３が切り出される領域ＡＷ１３の外周が、複数の配線ＷＲ１３を横切る。そして、部分マスクデータＤＡＴ１３に対してシュリンク処理を行って作成された縮小部分マスクデータＤＡＴ１１を、領域ＡＷ１１に貼り付けた後、領域ＡＷ１１と領域ＡＷ１２との間の隙間領域ＡＷ１４には、マスクデータが作成されていない。したがって、隙間部分マスクデータＤＡＴ１４を作成する際に、領域ＡＷ１１と領域ＡＷ１２との間で、配線ＷＲ１１と配線ＷＲ１２とを、シュリンク処理の前後での配線ＷＲ１１のピッチの差を考慮して接続する必要がある。
【０１６３】
また、領域ＡＷ１１に配置される配線ＷＲ１１は、隙間部分マスクデータＤＡＴ１４を作成する工程（図１１のステップＳ５）を行って初めて、領域ＡＷ１２に配置される配線ＷＲ１２と電気的に接続される。そのため、配線ＷＲ１１が配線ＷＲ１２と接続されているか否かの検証を、チップレイアウトデータを作成する際に行うだけでは足りず、マスクデータＤＡＴ１ａを作成した後にも行う必要がある。
【０１６４】
本実施の形態１では、隙間部分マスクデータＤＡＴ１４に含まれる接続配線ＣＷ１の角部の座標を、領域ＡＷ１１に配置された配線ＷＲ１１の端部ＥＰ１１の角部の座標と、領域ＡＷ１２に配置された配線ＷＲ１２の端部ＥＰ１２の角部の座標と、を用いた演算により、容易に作成することができる。そのため、隙間部分マスクデータＤＡＴ１４に含まれる接続配線ＣＷ１としてのパターンの配置を演算する演算処理を、簡略化することができる。
【０１６５】
また、接続配線ＣＷ１としてのパターンを演算により自動的に作成することにより、隙間部分マスクデータＤＡＴ１４について、複数の演算による比較検証などの手法を用いることができ、隙間部分マスクデータＤＡＴ１４にデータの抜け落ちが発生しているか否かを比較的簡便に検証することができる。
【０１６６】
なお、第１層の配線層ＭＬ１以外の配線層に対してシュリンク処理を行ってもよく、ｐ型半導体層ＰＷ、ｎ型半導体層ＮＷ、または、ゲート電極ＧＥに対してシュリンク処理を行ってもよい。また、シュリンク処理される領域の各部分において、シュリンク率αを、同一の値とすることもでき、異なる値となるように調整することもできる。
【０１６７】
さらに、本実施の形態１では、切り出される領域ＡＷ１３が矩形形状を有し、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＸ軸方向における負側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続される例について説明した。しかし、切り出される領域ＡＷ１３が矩形形状を有していなくてもよい。または、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＸ軸方向における正側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続されてもよい。あるいは、配線ＷＲ１１と配線ＷＲ１２とが、領域ＡＷ１１のＹ軸方向における正側または負側の端部と、領域ＡＷ１２との間の部分の隙間領域ＡＷ１４で接続されてもよい。いずれの場合においても、本実施の形態１と同様の効果が得られる。
【０１６８】
本実施の形態１において接続配線ＣＷ１としてのパターンを作成する方法は、領域ＡＷ１１に配置される配線ＷＲ１１を領域ＡＷ１２側に延長し、領域ＡＷ１２に配置される配線ＷＲ１２を領域ＡＷ１１側に延長する方法である。そのため、接続配線ＣＷ１を有する隙間部分マスクデータＤＡＴ１４を簡便に作成することができる。また、隙間領域ＡＷ１４で、配線ＷＲ１１が延長された部分と、配線ＷＲ１２が延長された部分とを、オーバラップさせることにより、接続配線ＣＷ１としてのパターンを作成する。オーバラップした部分である接続配線ＣＷ１の幅ＷＣ１は、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した幅Ｗ００よりも大きくなるため、露光による加工精度に対する配線幅の比である、露光マージンを向上させることができる。
【０１６９】
なお、第１層の配線層ＭＬ１に含まれる配線、および、第２層の配線層ＭＬ２に含まれる配線に対して、シュリンク処理を行う場合、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との間を接続するビアに対してもシュリンク処理を行う必要がある。このような場合、シュリンク処理により、ビアの幅（直径）が狭くなる。例えば、シュリンク処理前において、ビアの幅を０．１６μｍとし、ビアに対するシュリンク率を０．９５とした場合、シュリンク処理後において、ビアの幅は、０．１５２μｍに狭くなる。このような場合、半導体装置の製造工程のうち、ビアが形成されるビアホールを形成するリソグラフィ工程において、加工寸法の加工精度に対するマージンが少なくなり、例えばビアホールが形成できない、等の不具合が発生するおそれがある。
【０１７０】
一方、本実施の形態１によれば、配線ＷＲ１１が、配線ＷＲ１１と同層に形成された接続配線ＣＷ１を介して、配線ＷＲ１２と接続される。したがって、ビアに対してシュリンク処理を行う必要がないので、ビアホールを形成するリソグラフィ工程において、加工寸法の加工精度に対するマージンを確保することができ、ビアホールを形状精度よく形成することができる。
【０１７１】
＜配線レイアウトおよびその設計方法の第１変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第１変形例について説明する。
【０１７２】
図２７は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトを示す平面図である。図２８〜図３０は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【０１７３】
本第１変形例では、領域ＡＷ１１における配線ＷＲ１１、および、領域ＡＷ１２における配線ＷＲ１２のうち、少なくとも一方が、隙間領域ＡＷ１４まで延長されて、他方と接続されている。なお、隙間領域ＡＷ１４に配置された部分が、接続配線ＣＷ１である。
【０１７４】
図２７〜図３０のいずれの例においても、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａよりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれているものとする。
【０１７５】
図２７に示す例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１が隙間領域ＡＷ１４のうち領域ＡＷ１２と接する部分まで延長され、延長された端部ＥＰ１１が、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と接触している。また、延長された部分の端部ＥＰ１１が、接続配線ＣＷ１に相当する。このとき、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
【０１７６】
図２８に示す例では、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２が隙間領域ＡＷ１４のうち領域ＡＷ１１と接する部分まで延長され、延長された端部ＥＰ１２が、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と接触している。また、延長された部分の端部ＥＰ１２が、接続配線ＣＷ１に相当する。このときも、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
【０１７７】
図２９に示す例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１が隙間領域ＡＷ１４の中央部まで延長され、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２が隙間領域ＡＷ１４のうち中央部まで延長され、延長された端部ＥＰ１１が、延長された端部ＥＰ１２と接触している。このとき、延長された部分の端部ＥＰ１１と、延長された部分の端部ＥＰ１２と、により接続配線ＣＷ１が形成される。また、配線ＷＲ１１ａの領域ＡＷ１２側の端部ＥＰ１１のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の部分は、平面視において、配線ＷＲ１２ａの領域ＡＷ１１側の端部ＥＰ１２のうち、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の部分と接触している。
【０１７８】
なお、図３０に示すように、延長された端部ＥＰ１１が、延長された端部ＥＰ１２とＸ軸方向においてオーバーラップしていてもよい。
【０１７９】
本第１変形例では、スペース幅ＳＰ１を、配線ＷＲ１１ａの端部ＥＰ１１と、配線ＷＲ１１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側に配置され、配線ＷＲ１１ａと隣り合う配線ＷＲ１１と接続された配線ＷＲ１２の端部ＥＰ１２との間の、Ｙ軸方向におけるスペース幅とする。このとき、スペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
【０１８０】
本第１変形例では、実施の形態１と同様の効果を有することに加え、配線ＷＲ１１および配線ＷＲ１２の少なくとも一方を単純に延長することにより接続配線ＣＷ１としてのパターンが配置されるため、実施の形態１に比べ、接続配線ＣＷ１としてのパターンを簡便に作成することができる。
【０１８１】
また、本第１変形例でも、実施の形態１と同様に、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図３１に示す。図３１は、実施の形態１の第１変形例における第１層の配線層の配線レイアウトのさらに他の例を示す平面図である。
【０１８２】
図３１に示すように、配線ＷＲ１１は、領域ＡＷ１２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１と、を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２と、を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
【０１８３】
図３１に示す場合でも、端部ＥＰ１１および端部ＥＰ１２の少なくとも一方が延長されることにより、端部ＥＰ１１と端部ＥＰ１２とを接続することができる。したがって、図２７〜図３０に示す場合と同様の効果が得られる。
【０１８４】
＜配線レイアウトおよびその設計方法の第２変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第２変形例について説明する。
【０１８５】
図３２は、実施の形態１の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。
【０１８６】
図３２に示すように、本第２変形例でも、複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａよりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側にずれているものとする。
【０１８７】
本第２変形例では、接続配線ＣＷ１ａのＹ軸方向における幅ＷＣ１が、配線ＷＲ１１ａのＹ軸方向における幅、および、配線ＷＲ１２ａのＹ軸方向における幅のいずれよりも狭い。
【０１８８】
なお、各配線ＷＲ１１のＹ軸方向における幅ＷＤ１１が互いに等しく、各配線ＷＲ１２のＹ軸方向における幅ＷＤ１２が互いに等しく、かつ、幅ＷＤ１１が幅ＷＤ１２よりも狭い場合には、各接続配線ＣＷ１のＹ軸方向における幅ＷＣ１は、幅ＷＤ１１以下である。
【０１８９】
図３２に示す例では、配線ＷＲ１１の端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２は、平面視において、配線ＷＲ１２の端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に配置されている。また、接続配線ＣＷ１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ１と、端部ＥＰ１２の側面ＳＷ２１とは、同一面を形成し、接続配線ＣＷ１ａのＹ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ２と、端部ＥＰ１１の側面ＳＷ１２とは、同一面を形成している。
【０１９０】
図３２に示す例で、配線ＷＲ１１ａを、シュリンク中心位置ＣＴ１１よりもＹ軸方向における負側に配置された配線ＷＲ１１とする。配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。配線ＷＲ１２ａの端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２ａの端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を（Ｘｐ３、Ｙｐ３）とする。配線ＷＲ１１ａの端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１ａの端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を（Ｘｐ４、Ｙｐ４）とする。
【０１９１】
ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とし、第１層の配線層ＭＬ１におけるシュリンク処理の縮小倍率であるシュリンク率をαとする。このとき、配線ＷＲ１１は、配線ＷＲ１１の幅ＷＤ１１が上記式（１）で定義される幅Ｗ１以上になるように、配置されている。
【０１９２】
本第２変形例では、隙間部分マスクデータＤＡＴ１４を作成する際に、接続配線ＣＷ１の左上の座標が（Ｘｐ１、Ｙｐ１）となり、右下の座標が（Ｘｐ４、Ｙｐ４）となるような矩形形状を発生させる。ここで、Ｙｐ１およびＹｐ４は、下記式（２）および下記式（３）で表される。
【０１９３】
Ｙｐ１＝Ｙｐ２＋Ｗ１
＝Ｙｐ２＋Ｗ００＋（１−α）×｜Ｙｐ２｜            （２）
Ｙｐ４＝α×Ｙｐ２                                        （３）
また、接続配線ＣＷ１の幅ＷＣ１の最小値を幅ＹＷとすれば、幅ＹＷは、下記式（４）で表される。
【０１９４】
ＹＷ＝Ｙｐ１−Ｙｐ４
＝Ｙｐ２＋Ｗ００＋（１−α）×｜Ｙｐ２｜−αＹｐ２
＝Ｗ００＋Ｙｐ２＋｜Ｙｐ２｜−α｜Ｙｐ２｜−αＹｐ２    （４）
ここで、Ｙｐ２が負の値であることから、Ｙｐ２と｜Ｙｐ２｜とは逆の極性となり、Ｙｐ２＋｜Ｙｐ２｜、および、α｜Ｙｐ２｜−αＹｐ２は各々打ち消されるため、最終的に幅ＹＷは幅Ｗ００に等しくなる。
【０１９５】
本第２変形例でも、実施の形態１と同様に、接続配線ＣＷ１としてのパターンを作成するための演算を簡便に行うことができ、実施の形態１と同様の効果を有する。
【０１９６】
なお、後述する実施の形態２の第３変形例と同様に、切り出される領域ＡＷ１３の全領域で、端部ＥＰ１１が端部ＥＰ１２からＹ軸方向にずれて突出する距離の最大値を考慮して幅Ｗ１の最大値Ｗ１ｍａｘを決定してもよい。そして、切り出される領域ＡＷ１３に配置される配線ＷＲ１１の端部ＥＰ１１の幅ＷＤ１１を、決定された幅Ｗ１の最大値Ｗ１ｍａｘ以上にしてもよい。この場合においても、本第２変形例と同様の効果が得られる。
【０１９７】
また、本第２変形例でも、実施の形態１と同様に、配線ＷＲ１１および配線ＷＲ１２の各々が、平面視において、矩形形状を有していなくてもよい。このような例を、図３３に示す。図３３は、実施の形態１の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【０１９８】
図３３に示すように、配線ＷＲ１１は、領域ＡＷ１２側の端部ＥＰ１１と、端部ＥＰ１１と接続され、Ｘ軸方向に延在する延在部ＥＸ１１と、を有し、端部ＥＰ１１のＹ軸方向における幅ＷＤ１１が、延在部ＥＸ１１のＹ軸方向における幅ＷＤ１３以上であってもよい。また、配線ＷＲ１２は、領域ＡＷ１１側の端部ＥＰ１２と、端部ＥＰ１２と接続され、Ｘ軸方向に延在する延在部ＥＸ１２と、を有し、端部ＥＰ１２のＹ軸方向における幅ＷＤ１２が、延在部ＥＸ１２のＹ軸方向における幅ＷＤ１４以上であってもよい。
【０１９９】
図３３に示す場合でも、端部ＥＰ１１、端部ＥＰ１２および接続配線ＣＷ１について、図１１〜図１６を用いて説明した設計方法と同様の設計方法により、図３２に示す場合と同様に、矩形形状を有する接続配線ＣＷ１としてのパターンを容易に作成することができ、図３２に示す場合と、同様の効果が得られる。
【０２００】
＜配線レイアウトおよびその設計方法の第３変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第３変形例について説明する。
【０２０１】
図３４は、実施の形態１の第３変形例における第１層の配線層の配線レイアウトを示す平面図である。図３５および図３６は、実施の形態１の第３変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【０２０２】
本第３変形例では、接続配線ＣＷ１は、延在部ＣＷ１１と、延在部ＣＷ１２と、接続部ＣＷ１３と、を含む。延在部ＣＷ１１は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１２は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と連続的に形成されており、Ｘ軸方向に延在する。接続部ＣＷ１３は、Ｙ軸方向に延在し、延在部ＣＷ１１、および、延在部ＣＷ１２のいずれとも接続されている。
【０２０３】
複数の接続配線ＣＷ１のうち接続配線ＣＷ１ａが、複数の配線ＷＲ１１のうち配線ＷＲ１１ａと接続され、かつ、複数の配線ＷＲ１２のうち配線ＷＲ１２ａと接続されているものとする。また、配線ＷＲ１１ａは、配線ＷＲ１２ａから、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に離れて配置されているものとする。
【０２０４】
接続配線ＣＷ１ａの延在部ＣＷ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ１１は、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ１１と、同一面を形成している。また、接続配線ＣＷ１ａの延在部ＣＷ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ１２は、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２と、同一面を形成している。
【０２０５】
接続配線ＣＷ１ａの延在部ＣＷ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ２１は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１と、同一面を形成している。また、接続配線ＣＷ１ａの延在部ＣＷ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ２２は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ２２と、同一面を形成している。
【０２０６】
接続配線ＣＷ１ａの接続部ＣＷ１３の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＣ３１は、接続配線ＣＷ１ａの延在部ＣＷ１１の側面ＳＣ１１と、同一面を形成している。また、接続配線ＣＷ１ａの接続部ＣＷ１３の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＣ３２は、接続配線ＣＷ１ａの延在部ＣＷ１２の側面ＳＣ２２と、同一面を形成している。
【０２０７】
しかし、前述したように、配線ＷＲ１１ａは、配線ＷＲ１２ａから、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に離れて配置されている。そのため、配線ＷＲ１１ａの端部ＥＰ１１の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側の側面ＳＷ１２は、配線ＷＲ１２ａの端部ＥＰ１２の、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側の側面ＳＷ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に配置されている。また、接続配線ＣＷ１ａの延在部ＣＷ１１の側面ＳＣ１２は、接続配線ＣＷ１ａの延在部ＣＷ１２の側面ＳＣ２１よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に配置されている。
【０２０８】
ここで、第１層の配線層ＭＬ１のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を幅Ｗ００とすると、接続部ＣＷ１３のＸ軸方向における幅を、幅Ｗ００とすることができる。このとき、配線ＷＲ１１を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１１としてのパターンを作成し、配線ＷＲ１２を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１２としてのパターンを作成する。また、延在部ＣＷ１１と延在部ＣＷ１２とを接続する接続部ＣＷ１３としてのパターンを、実施の形態１と同様の演算により作成することができる。
【０２０９】
本第２変形例でも、実施の形態１と同様に、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間のスペース幅ＳＰ１は、第１層の配線層ＭＬ１におけるマスクサイズ効果またはＯＰＣ処理を考慮した最少スペース幅以上である。
【０２１０】
本第３変形例では、実施の形態１と同様の効果を有することに加え、配線ＷＲ１１および配線ＷＲ１２の少なくとも一方を単純に延長することにより接続配線ＣＷ１としてのパターンが配置されるため、実施の形態１に比べ、接続配線ＣＷ１としてのパターンを簡便に作成することができる。
【０２１１】
なお、図３５に示すように、接続部ＣＷ１３のＸ軸方向における位置は、領域ＡＷ１１と領域ＡＷ１２との間のＸ軸方向における中央位置でなくてもよい。このような場合でも、図３４に示す例と同様の効果を有する。
【０２１２】
あるいは、図３６に示すように、複数の接続配線ＣＷ１の間で、接続部ＣＷ１３のＸ軸方向における位置が異なってもよい。このような場合、図３４に示す例と同様の効果を有することに加え、Ｙ軸方向に隣り合う２つの接続配線ＣＷ１の間で、接続部ＣＷ１３のＸ軸方向における位置が異なることにより、当該２つの接続配線ＣＷ１の間のスペース部は、Ｙ軸方向における両側をともに接続部ＣＷ１３によっては挟まれなくなる。そのため、露光による加工精度に対する配線幅の比である、露光マージンを向上させることができる。
【０２１３】
＜配線レイアウトおよびその設計方法の第４変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第４変形例について説明する。
【０２１４】
図３７は、実施の形態１の第４変形例における第１層の配線層の配線レイアウトを示す平面図である。図３８は、実施の形態１の第４変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。
【０２１５】
本第４変形例では、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２とを接続する接続配線ＣＷ１は、例えばＸ軸方向から傾斜した方向に、一直線状に延在する。そして、互いに接続された配線ＷＲ１１、接続配線ＣＷ１および配線ＷＲ１２の組では、接続配線ＣＷ１のＹ軸方向における正側の側面ＳＣ１は、配線ＷＲ１１のＹ軸方向における正側の側面ＳＷ１１、および、配線ＷＲ１２のＹ軸方向における正側の側面ＳＷ２１、のいずれとも連続している。また、互いに接続された配線ＷＲ１１、接続配線ＣＷ１および配線ＷＲ１２の組では、接続配線ＣＷ１のＹ軸方向における負側の側面ＳＣ２は、配線ＷＲ１１のＹ軸方向における負側の側面ＳＷ１２、および、配線ＷＲ１２のＹ軸方向における負側の側面ＳＷ２２、のいずれとも連続している。
【０２１６】
図３７に示す例で、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２の端部ＥＰ１２のＹ軸方向における正側の側面ＳＷ２１と、により形成される角部の座標を、（Ｘｐ１、Ｙｐ１）とする。また、配線ＷＲ１２の端部ＥＰ１２のＸ軸方向における正側の側面と、配線ＷＲ１２の端部ＥＰ１２のＹ軸方向における負側の側面ＳＷ２２と、により形成される角部の座標を、（Ｘｐ２、Ｙｐ２）とする。一方、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１の端部ＥＰ１１のＹ軸方向における正側の側面ＳＷ１１と、により形成される角部の座標を、（Ｘｐ３、Ｙｐ３）とする。また、配線ＷＲ１１の端部ＥＰ１１のＸ軸方向における負側の側面と、配線ＷＲ１１の端部ＥＰ１１のＹ軸方向における負側の側面ＳＷ１２と、により形成される角部の座標を、（Ｘｐ４、Ｙｐ４）とする。
【０２１７】
本第４変形例では、隙間部分マスクデータを作成する際に、接続配線ＣＷ１としてのパターンとして、上記した座標（Ｘｐ１、Ｙｐ１）、（Ｘｐ２、Ｙｐ２）、（Ｘｐ３、Ｙｐ３）および（Ｘｐ４、Ｙｐ４）で表される４点を頂点とする四辺形からなるパターンを演算により発生させる。これにより、本第４変形例では、実施の形態１と異なり、４点の座標を用いることになるものの、接続配線ＣＷ１としてのパターンを作成するための演算を簡便に行うことができ、実施の形態１と略同様の効果を有する。
【０２１８】
図３８に示すように、接続配線ＣＷ１は、延在部ＣＷ１１と、延在部ＣＷ１２と、接続部ＣＷ１３と、を含むようにしてもよい。延在部ＣＷ１１は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１２は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２と連続的に形成されており、Ｘ軸方向に延在する。延在部ＣＷ１１の領域ＡＷ１２側の端部と、延在部ＣＷ１２の領域ＡＷ１１側の端部とを接続する接続部ＣＷ１３は、例えばＸ軸方向から傾斜した方向に、一直線状に延在する。
【０２１９】
このとき、配線ＷＲ１１を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１１としてのパターンを形成し、配線ＷＲ１２を隙間領域ＡＷ１４まで延長することにより、延在部ＣＷ１２としてのパターンを形成する。また、接続部ＣＷ１３としてのパターンを、図３７に示す例と同様な演算により作成することができる。したがって、接続部ＣＷ１３として、４点を頂点とする四辺形からなるパターンを作成する点で、図３７に示す例と、同様の効果を有する。
【０２２０】
また、図３８に示す例は、接続部ＣＷ１３がＹ軸と平行か否かである点を除き、実施の形態１の第３変形例で図３４に示した例と、略同様な構成を有するものであり、図３４に示した例とも、略同様の効果を有する。
【０２２１】
（実施の形態２）
実施の形態１では、図５に示したように、シュリンク処理が行われた領域ＡＷ１１に配置された配線ＷＲ１１は、配線ＷＲ１１と同層に形成された接続配線ＣＷ１を介して、シュリンク処理が行われた領域ＡＷ１１以外の領域ＡＷ１２に同層に配置された配線ＷＲ１２と接続されていた。一方、実施の形態２では、後述する図４０を用いて説明するように、シュリンク領域が行われた領域ＡＷ２１に配置された配線ＷＲ２１は、配線ＷＲ２１と異なる層に形成された接続配線ＣＷ１を介して、シュリンク処理が行われた領域ＡＷ２１以外の領域ＡＷ２２に同層に配置された配線ＷＲ２２と接続されている。
【０２２２】
本実施の形態２の半導体装置の構成については、図１〜図３を用いて説明した実施の形態１の半導体装置の構成と同様であり、その説明を省略する。また、本実施の形態２の半導体装置の製造方法については、図１８〜図２４を用いて説明した実施の形態１の半導体装置の製造方法と同様であり、その説明を省略する。
【０２２３】
＜配線レイアウト＞
次に、配線層における配線レイアウトについて説明する。以下では、第２層の配線層ＭＬ２における配線レイアウトを例示して説明するが、例えば第１層など、第２層以外の層の配線層における配線レイアウトについても、同様にすることができる。
【０２２４】
図３９および図４０は、実施の形態２における第２層の配線層の配線レイアウトを示す平面図である。図４０は、図３９の領域ＲＧ２の拡大平面図である。
【０２２５】
図３９および図４０に示すように、第２層の配線層ＭＬ２は、複数の配線ＷＲ２１と、複数の配線ＷＲ２２と、を有する。複数の配線ＷＲ２１は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ２１で、第２層の配線層ＭＬ２に、互いに同層に形成されている。複数の配線ＷＲ２２は、半導体基板ＳＢ（図３参照）の主面としての上面の領域ＡＷ２２で、複数の配線ＷＲ２１とそれぞれ同層に形成されている。領域ＡＷ２２は、平面視において、Ｘ軸方向における領域ＡＷ２１の一方の側の領域である。また、図３９では図示を省略するが、領域ＡＷ２１には、複数の画素ＰＵ（図１参照）が形成されており、領域ＡＷ２２には、周辺回路が形成されている。
【０２２６】
複数の配線ＷＲ２１は、領域ＡＷ２１で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２１で配列されている。複数の配線ＷＲ２２は、領域ＡＷ２２で、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列されている。
【０２２７】
第１層の配線層ＭＬ１（図３参照）は、図４０に示す複数の接続配線ＣＷ１を有する。複数の配線ＷＲ２１は、複数の接続配線ＣＷ１の各々を介して、複数の配線ＷＲ２２とそれぞれ接続されている。このような配置により、複数の配線ＷＲ２１は、複数の配線ＷＲ２２の各々とそれぞれ電気的に接続されている。
【０２２８】
複数の配線ＷＲ２２は、周辺回路に含まれる例えばトランジスタなどに接続されている。したがって、複数の配線ＷＲ２１は、複数の配線ＷＲ２２の各々を介して、周辺回路と接続されている。
【０２２９】
図３９および図４０に示すように、ピッチＰＴ２１は、ピッチＰＴ２２よりも小さい。このような配置により、画素ＰＵ（図１参照）が形成された領域ＡＷ２１における、隣り合う２つの配線ＷＲ２１の間の間隔を、周辺回路が形成された領域ＡＷ２２における、隣り合う２つの配線ＷＲ２２の間の間隔よりも、短くすることができる。
【０２３０】
図４０に示すように、好適には、各配線ＷＲ２１の、領域ＡＷ２２側の端部ＥＰ２１の、Ｙ軸方向における幅ＷＤ２１は、複数の配線ＷＲ２２のうち、当該各配線ＷＲ２１と接続される配線ＷＲ２２の、領域ＡＷ２１側の端部ＥＰ２２の、Ｙ軸方向における幅ＷＤ２２よりも狭い。
【０２３１】
後述する図４１〜図４５を用いて説明するように、マスクデータＤＡＴ２のうち、領域ＡＷ２３に配置された部分を切り出し、切り出された部分に対して、切り出された部分内の位置（シュリンク中心位置）ＣＴ２１を中心として縮小処理を行った後、再び元のマスクデータＤＡＴ２に貼り付ける。これにより、複数の配線ＷＲ２１と、複数の配線ＷＲ２２と、を有するマスクデータＤＡＴ２ａを、容易に作成することができる。
【０２３２】
また、このような場合、複数の配線ＷＲ２１のうちいずれかの配線ＷＲ２１が、平面視において、複数の配線ＷＲ２２のうち、当該いずれかの配線ＷＲ２１と接続された配線ＷＲ２２よりも、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側にずれて配置されることになる。また、複数の配線ＷＲ２１のうち、複数の配線ＷＲ２１の配列のＹ軸方向における負側の端部に配置された配線ＷＲ２１は、平面視において、複数の配線ＷＲ２２のうち、当該配線ＷＲ２１と接続された配線ＷＲ２２よりも、Ｙ軸方向における正側にずれて配置されることになる。
【０２３３】
なお、各配線ＷＲ２１の幅ＷＤ２１が互いに等しく、かつ、各配線ＷＲ２２の幅ＷＤ２２が互いに等しい場合には、各配線ＷＲ２１の幅ＷＤ２１が、各配線ＷＲ２２の幅ＷＤ２２よりも狭くてもよい。
【０２３４】
複数の接続配線ＣＷ１は、複数の配線ＷＲ２１と異なる層に形成されている。本実施の形態２では、一例として、複数の接続配線ＣＷ１が、複数の配線ＷＲ２１が形成された第２層の配線層ＭＬ２よりも下層の第１層の配線層ＭＬ１に、形成されている。複数の接続配線ＣＷ１は、平面視において、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２３で配列されている。ピッチＰＴ２３を、例えばピッチＰＴ２２と等しくすることができる。
【０２３５】
複数の配線ＷＲ２１と、複数の接続配線ＣＷ１との間の層には、電極としてのビアＶＡ１が、互いに同層に複数個形成されている。複数の配線ＷＲ２２と、複数の接続配線ＣＷ１との間の層には、電極としてのビアＶＡ２が、互いに同層に複数個形成されている。複数の配線ＷＲ２１は、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。複数の配線ＷＲ２２は、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。
【０２３６】
複数のビアＶＡ１は、平面視において、Ｙ軸方向にピッチＰＴＶ１で配列されており、複数のビアＶＡ２は、平面視において、Ｙ軸方向にピッチＰＴＶ２で配列されている。ピッチＰＴＶ１およびＰＴＶ２のいずれも、ピッチＰＴ２２と等しくすることができる。
【０２３７】
第２層の配線層ＭＬ２は、複数の端子部ＰＤ２を有する。複数の端子部ＰＤ２の各々は、領域ＡＷ２１で、複数の配線ＷＲ２１とそれぞれ同層に形成されている。各端子部ＰＤ２は、各配線ＷＲ２１の領域ＡＷ２２側の端部ＥＰ２１と、接続されている。
【０２３８】
各端子部ＰＤ２は、平面視において、各接続配線ＣＷ１と重なり、各ビアＶＡ１は、平面視において、各接続配線ＣＷ１と重なる部分の各端子部ＰＤ２に内包されている。これにより、各端子部ＰＤ２を、各接続配線ＣＷ１に、各ビアＶＡ１を介して、確実に電気的に接続することができる。
【０２３９】
また、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の中央部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅は、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の端部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅よりも狭い。
【０２４０】
＜配線レイアウトの設計方法＞
次に、配線層における配線レイアウトの設計方法を、露光用マスクの製造方法を含めて説明する。なお、第２層の配線層ＭＬ２における配線レイアウトを、実施の形態１で説明した第１層の配線層ＭＬ１における配線レイアウトの設計方法と同様の方法により設計することができるので、本実施の形態２における配線レイアウトの設計方法では、実施の形態１における配線レイアウトの設計方法と異なる部分を中心に、説明する。また、本実施の形態２における最上層の配線層ＭＬ３における配線レイアウトを、実施の形態１における最上層の配線層ＭＬ３における配線レイアウトの設計方法と同様の方法により設計することができる。また、本実施の形態２における露光用マスクも、実施の形態１における露光用マスクと同様に製造することができる。
【０２４１】
図４１〜図４５は、実施の形態２における第２層の配線層の配線レイアウトデータを示す平面図である。
【０２４２】
まず、実施の形態１と同様に、チップレイアウトデータを作成した後、図１１のステップＳ１と同様の工程を行って、図４１および図４２に示すように、マスクデータを作成する。この工程では、第２層の配線層ＭＬ２におけるレイアウトデータに対して、いわゆるＯＰＣ処理と称される補正処理などを行って、第２層の配線層ＭＬ２のパターンデータとしてのマスクデータＤＡＴ２を準備する。マスクデータＤＡＴ２は、平面ＦＳの一部の領域である領域ＡＲ１と、平面ＦＳの一部の領域である領域ＡＲ２と、を有する。図４１では図示しないが、複数の画素ＰＵ（図６参照）は、画素領域としての領域ＡＲ１の一部の領域である領域ＡＷ２３内に配置されている。また、領域ＡＲ１および領域ＡＲ２のうち領域ＡＷ２３以外の領域を、領域ＡＷ２２とする。
【０２４３】
図４１は、図３９の平面図に示した配線レイアウトをシュリンク処理により作成する前の配線レイアウトを示し、図４２は、図４０の平面図に示した配線レイアウトをシュリンク処理により作成する前の配線レイアウトを示す。
【０２４４】
図４１および図４２に示すように、マスクデータＤＡＴ２では、領域ＡＲ１で、複数の配線（配線パターン）ＷＲ２１が配置されている。複数の配線ＷＲ２１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列されている。また、領域ＡＲ２で、複数の配線（配線パターン）ＷＲ２２が配置されている。複数の配線ＷＲ２２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にＰＴ２２で配列されている。すなわち、マスクデータＤＡＴ２は、領域ＡＷ２３で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ方向にピッチＰＴ２２で配列された複数の配線（配線パターン）ＷＲ２１と、領域ＡＷ２２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２２で配列された複数の配線（配線パターン）ＷＲ２２と、を有する。
【０２４５】
次に、図１１のステップＳ２と同様の工程を行って、図４３に示すように、部分マスクデータを切り出す。この工程では、第２層の配線層ＭＬ２のマスクデータＤＡＴ２のうち、領域ＡＷ２３に配置された部分からなる、パターンデータとしての部分マスクデータＤＡＴ２３を、切り出す。
【０２４６】
次に、図１１のステップＳ３と同様の工程を行って、図４４に示すように、シュリンク処理を行う。この工程では、切り出された部分マスクデータＤＡＴ２３に対して、部分マスクデータＤＡＴ２３内の位置ＣＴ２１を中心として、一定の倍率で縮小する縮小処理、すなわちシュリンク処理を行う。これにより、それぞれ縮小された配線（配線パターン）ＷＲ２１からなる、パターンデータとしての縮小部分マスクデータＤＡＴ２１が作成される。複数の配線ＷＲ２１は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向にピッチＰＴ２１で配列されている。ピッチＰＴ２１は、ピッチＰＴ２２よりも小さい。
【０２４７】
図４２に示すように、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎだけ突出している。
【０２４８】
ここで、第２層の配線層ＭＬ２におけるシュリンク処理の縮小倍率であるシュリンク率をαとし、シュリンク中心位置ＣＴ２１に対するビアＶＡ１の中心座標を（Ｘｖ、Ｙｖ）とする。また、ビアＶＡ１のＸ軸方向およびＹ軸方向における幅（ビアＶＡ１が円形形状を有するときは直径）を幅Ｖ１とし、第２層の配線層ＭＬ２に対するビアＶＡ１の位置の許容可能なずれ量、すなわちずれ量のマージンをマージンΔとする。このとき、距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｇｒｉｎは、下記式（５）および下記式（６）で定義される。
【０２４９】
Ｘｍａｒｇｉｎ＝（１−α）／α×（｜Ｘｖ｜＋０．５×Ｖ１＋Δ）    （５）
Ｙｍａｒｇｉｎ＝（１−α）／α×（｜Ｙｖ｜＋０．５×Ｖ１＋Δ）    （６）
一方、第２層の配線層ＭＬ２のマスクサイズ効果またはＯＰＣ処理を考慮した最小線幅を、幅Ｗ０とする。このとき、シュリンク処理を行った後の端子部ＰＤ２（図４０参照）のＸ軸方向における長さは、（Ｗ０＋α×（Ｘｍａｒｇｉｎ＋Δ））以上となり、Ｙ軸方向における幅が、（Ｗ０＋α×（Ｙｍａｒｇｉｎ＋Δ））以上となる。
【０２５０】
また、第２層の配線層ＭＬ２において、最小線幅を幅Ｗ０とし、最小スペース幅をスペース幅Ｓ０とする。このとき、シュリンク処理を行う前の配線ＷＲ２１としてのパターンは、下記式（７）で定義される線幅Ｗｓｈｒｉｎｋを最小線幅とし、下記式（８）で定義されるスペース幅Ｓｓｈｒｉｎｋを最小スペース幅として、配置されている。
【０２５１】
Ｗｓｈｒｉｎｋ＝１／α×Ｗ０            （７）
Ｓｓｈｒｉｎｋ＝１／α×Ｓ０            （８）
次に、図１１のステップＳ４と同様の工程を行って、図４５に示すように、縮小部分マスクデータを貼り付ける。この工程では、縮小部分マスクデータＤＡＴ２１内の位置ＣＴ２１が、領域ＡＷ２３内の位置ＣＴ２２（図４３参照）と同じ座標になるように、縮小部分マスクデータＤＡＴ２１を、平面ＦＳの領域ＡＷ２３内の領域であって、領域ＡＷ２２から離れた領域である領域ＡＷ２１に貼り付ける。このとき、領域ＡＷ２１と領域ＡＷ２２との間の領域は、マスクデータが作成されていない隙間領域ＡＷ２４である。
【０２５２】
これにより、縮小部分マスクデータＤＡＴ２１と、マスクデータＤＡＴ２と、を有する、パターンデータとしてのマスクデータＤＡＴ２ａを作成する。
【０２５３】
なお、本実施の形態２では、実施の形態１と異なり、図１１のステップＳ５と同様の工程を行わなくてもよい。また、隙間領域ＡＷ２４には、接続配線を形成しない。
【０２５４】
図４６は、実施の形態２における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。図４６に示す例では、第１層の配線層ＭＬ１は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ１１を含む。
【０２５５】
本実施の形態２では、下層の配線層である第１層の配線層ＭＬ１に含まれる接続配線ＣＷ１、ならびに、ビアＶＡ１およびＶＡ２に対しては、シュリンク処理は行われない。そのため、図４６に示すように、第２層の配線層ＭＬ２において、複数の画素ＰＵが配置される領域ＡＷ２３が切り出される場合、領域ＡＷ２３は、第１層の配線層ＭＬ１において切り出される領域ＡＷ１３よりも大きい。
【０２５６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、最上層の配線層ＭＬ３以外の配線層である第２層の配線層ＭＬ２のマスクデータを作成する際に、複数の画素ＰＵを含む領域ＡＷ２３内のいずれかの位置を中心としてシュリンク処理を行う。そのため、本実施の形態２でも、最上層の配線層ＭＬ３以外の配線層である第２層の配線層ＭＬ２において、領域ＡＷ２３内の領域ＡＷ２１に配置される配線ＷＲ２１のピッチが、領域ＡＷ２３とは異なる領域である領域ＡＷ２２に配置される配線ＷＲ２２のピッチよりも小さい。
【０２５７】
実施の形態１で比較例を用いて説明したように、遮光膜ＳＦ１の開口部ＯＰ１に対してシュリンク処理を行うだけでは、各画素ＰＵに入射される光が、半導体基板ＳＢの上方の配線層であって、遮光膜ＳＦ１とは異なる層の配線層に含まれる配線に反射されるため、シェーディングを防止または抑制することは困難である。そのため、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
【０２５８】
一方、本実施の形態２では、実施の形態１と同様に、第２層の配線層ＭＬ２のマスクデータに対して、複数の画素ＰＵが配置される領域内の位置を中心としてシュリンク処理を行う。これにより、配線ＷＲ２１のピッチを、配線ＷＲ２２のピッチよりも小さくすることができ、第２層の配線層ＭＬ２によるシェーディングを防止または抑制することができる。したがって、ＣＭＯＳイメージセンサの感度を向上させ、半導体装置の性能を向上させることができる。
【０２５９】
本実施の形態２では、部分マスクデータＤＡＴ２３が切り出される領域ＡＷ２３の外周が、複数の配線ＷＲ２１および複数の配線ＷＲ２２のいずれをも横切らない。そのため、隙間領域ＡＷ２４で部分マスクデータを作成する必要がなく、領域ＡＷ２１と領域ＡＷ２２との間で、配線ＷＲ２１と配線ＷＲ２２を、シュリンク処理の前後での配線ＷＲ２１のピッチの差を考慮した演算をせずに接続することができる。
【０２６０】
また、本実施の形態２では、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。そのため、第２層の配線層ＭＬ２におけるマスクサイズ効果またはＯＰＣ処理を考慮しない場合であって、マージンΔがΔ＝０の場合でも、ビアＶＡ１は、平面視において、シュリンク処理が行われた後の端子部ＰＤ２に内包される。
【０２６１】
本実施の形態２における配線レイアウトの設計方法によれば、チップレイアウトデータを作成する際に、配線ＷＲ２１がビアＶＡ１と電気的に接続されていることが検証されれば、シュリンク処理が行われた後も、配線ＷＲ２１がビアＶＡ１と確実に電気的に接続されていることになる。したがって、チップレイアウトデータを作成する際に、配線ＷＲ２１がビアＶＡ１と電気的に接続されているか否かの検証を行った場合には、シュリンク処理が行われた後、縮小部分マスクデータＤＡＴ２１を貼り付けてマスクデータＤＡＴ２ａを作成した後に、再び検証を行う必要がない。
【０２６２】
また、シュリンク処理が行われた後の領域ＡＷ２１内の最小線幅を、線幅Ｗｓｈｒｉｎｋ（上記式（７）参照）とし、シュリンク処理が行われた後の領域ＡＷ２１内の最小スペース幅を、スペース幅Ｓｓｈｒｉｎｋ（上記式（８）参照）としている。そのため、シュリンク処理が行われた後も、複数の配線ＷＲ２１を、第２層の配線層ＭＬ２における最小線幅と最小スペース幅を確保できるように、配置することができる。
【０２６３】
なお、第２層の配線層ＭＬ２以外の配線層に対してシュリンク処理を行ってもよく、ｐ型半導体層ＰＷ、ｎ型半導体層ＮＷ、または、ゲート電極ＧＥに対してシュリンク処理を行ってもよい。また、シュリンク処理される領域の各部分において、シュリンク率αを、同一の値とすることもでき、異なる値となるように調整することもできる。
【０２６４】
さらに、本実施の形態２では、切り出される領域ＡＷ２３が矩形形状を有し、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＸ軸方向における負側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続される例について説明した。しかし、切り出される領域ＡＷ２３が矩形形状を有していなくてもよい。または、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＸ軸方向における正側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続されてもよい。あるいは、配線ＷＲ２１と配線ＷＲ２２とが、領域ＡＷ２１のＹ軸方向における正側または負側の端部と、領域ＡＷ２２との間の部分の隙間領域ＡＷ２４で接続されてもよい。いずれの場合においても、本実施の形態２と同様の効果が得られる。
【０２６５】
＜配線レイアウトおよびその設計方法の第１変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第１変形例について説明する。本第１変形例では、複数のビアＶＡ１に対しても、シュリンク処理が行われている。
【０２６６】
図４７および図４８は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトを示す平面図である。図４７は、シュリンク処理が行われた後の配置を示し、図４８は、シュリンク処理が行われる前の配置を示す。
【０２６７】
図４７および図４８に示す例では、複数のビアＶＡ１には、複数の配線ＷＲ２１のシュリンク率と等しいシュリンク率で、シュリンク処理が行われている。そのため、図４７に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１と等しくすることができる。このとき、ピッチＰＴＶ１は、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２２よりも小さくなる。なお、ビアＶＡ２の配列のピッチＰＴＶ２は、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２と等しくすることができる。
【０２６８】
また、第１層の配線層ＭＬ１は、複数の端子部ＰＣ１を有する。複数の端子部ＰＣ１は、複数の接続配線ＣＷ１とそれぞれ同層に形成されている。各端子部ＰＣ１は、各接続配線ＣＷ１の領域ＡＷ２１側の端部と、接続されている。
【０２６９】
本第１変形例では、シュリンク処理が行われる前のビアＶＡ１のＸ軸方向およびＹ軸方向における幅（ビアＶＡ１が円形形状を有するときは直径）を、幅Ｖ１´とする。このとき、幅Ｖ１´は、下記式（９）で定義される。
【０２７０】
Ｖ１´＝１／α×Ｖ１            （９）
図４８に示すように、シュリンク処理を行う前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｘｍａｒｇｉｎ２だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｙｍａｒｇｉｎ２だけ突出している。距離Ｘｍａｒｇｉｎ２および距離Ｙｍａｇｒｉｎ２は、下記式（１０）および下記式（１１）で定義される。なお、マージンΔ´を、第２層の配線層ＭＬ２に対するビアＶＡ１の位置の許容可能なずれ量、すなわちずれ量のマージンとする。
【０２７１】
Ｘｍａｒｇｉｎ２＝（１−α）×（｜Ｘｖ｜−０．５×Ｖ１´）＋Δ´    （１０）
Ｙｍａｒｇｉｎ２＝（１−α）×（｜Ｙｖ｜−０．５×Ｖ１´）＋Δ´    （１１）
図４９は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトデータを第１層の配線層の配線レイアウトデータと重ねて示す平面図である。図４９に示す例では、第１層の配線層ＭＬ１は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ１１を含む。
【０２７２】
本第１変形例では、ビアＶＡ１は、配線ＷＲ２１と同じシュリンク率でシュリンク処理される。そのため、ビアＶＡ１が切り出される層において、複数の画素ＰＵが配置される領域である領域ＡＷＶが切り出される場合、領域ＡＷＶは、図４９に示すように、第２層の配線層ＭＬ２において切り出される領域ＡＷ２３と同じ大きさである。
【０２７３】
本第１変形例によれば、実施の形態２とは異なり、第２層の配線層ＭＬ２よりも下層に形成されるビアＶＡ１も、第２層の配線層ＭＬ２におけるシュリンク率と等しいシュリンク率でシュリンク処理が行われる。しかし、第２層の配線層ＭＬ２におけるマスクサイズ効果またはＯＰＣ処理を考慮しない場合であって、マージンΔ´が０に等しい場合でも、シュリンク処理が行われた後のビアＶＡ１は、平面視において、端部ＥＰ２１に内包される。また、シュリンク処理が行われる前のビアＶＡ１のＸ軸方向およびＹ軸方向における幅Ｖ１´は、シュリンク処理を考慮した幅としている。そのため、本第１変形例は、設計の自由度を向上させつつ、実施の形態２と同様の効果を有する。
【０２７４】
図５０および図５１は、実施の形態２の第１変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。図５０は、シュリンク処理が行われた後の配置を示し、図５１は、シュリンク処理が行われる前の配置を示す。
【０２７５】
図５０および図５１に示す例では、端子部ＰＤ２および端子部ＰＣ１が配置されている。
【０２７６】
図５０に示す例では、複数の配線ＷＲ２１のシュリンク率をシュリンク率αＭ２としたとき、複数のビアＶＡ１に対しては、シュリンク率αＭ２よりも大きいシュリンク率αＶ１で、シュリンク処理が行われている。そのため、図５０に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２よりも小さくすることができる。シュリンク率αＶ１を、例えば０．９９５とすることができ、シュリンク率αＭ２を、例えば０．９９とすることができる。
【０２７７】
図５１に示すように、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎ´だけ突出している。また、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎ´だけ突出している。一方、シュリンク処理が行われる前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｘｍａｒｇｉｎ２´だけ突出している。また、シュリンク処理が行われる前の端子部ＰＣ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側に距離Ｙｍａｒｇｉｎ２´だけ突出している。
【０２７８】
これにより、図５０および図５１に示す例も、図４７および図４８に示す例と同様の効果を有する。
【０２７９】
＜配線レイアウトおよびその設計方法の第２変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第２変形例について説明する。本第２変形例では、画素領域側で下層の配線層に形成された配線が、その下層の配線層よりも上層の配線層に形成された接続配線を介して、周辺回路領域側で下層の配線層に配置された配線と電気的に接続されている。
【０２８０】
図５２は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトを第２層の配線層の配線レイアウトデータと重ねて示す平面図である。図５３および図５４は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトを示す平面図である。図５３は、シュリンク処理が行われた後の配置を示し、図５４は、シュリンク処理が行われる前の配置を示す。
【０２８１】
図５２〜図５４に示すように、本第２変形例では、第１層の配線層ＭＬ１は、複数の配線ＷＲ１１と、複数の配線ＷＲ１２と、を含む。複数の配線ＷＲ１１は、複数の画素ＰＵが配置される領域である領域ＡＷ１１で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数の配線ＷＲ１２は、領域ＡＷ１１とは異なる領域である領域ＡＷ１２で、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。複数の配線ＷＲ１１は、第１層の配線層ＭＬ１よりも上層の第２層の配線層ＭＬ２に形成された複数の接続配線ＣＷ２の各々を介して、複数の配線ＷＲ１２の各々とそれぞれ電気的に接続されている。複数の接続配線ＣＷ２は、Ｘ軸方向にそれぞれ延在し、かつ、Ｙ軸方向に配列されている。
【０２８２】
なお、図５２に示す例では、第２層の配線層ＭＬ２は、Ｙ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列された複数の配線ＷＲ２１を含む。
【０２８３】
本第２変形例では、図５２に示すように、第１層の配線層ＭＬ１において、複数の画素ＰＵが配置される領域ＡＷ１３が切り出される場合、領域ＡＷ１３は、第２層の配線層ＭＬ２において切り出される領域ＡＷ２３よりも大きい。
【０２８４】
図５３および図５４に示す例では、第１層の配線層ＭＬ１に含まれる複数の配線ＷＲ１１に対しては、シュリンク処理が行われるが、第２層の配線層ＭＬ２に含まれる複数の接続配線ＣＷ２、および、複数の配線ＷＲ１１と複数の接続配線ＣＷ２との間の層に形成されるビアＶＡ１に対しては、シュリンク処理が行われない。
【０２８５】
すなわち、図５３および図５４に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図４０および図４２に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。
【０２８６】
図５３および図５４に示す例では、図４０および図４２に示した例における複数の配線ＷＲ２１、複数の端子部ＰＤ２および複数の配線ＷＲ２２に代えて、複数の配線ＷＲ１１、複数の端子部ＰＤ１および複数の配線ＷＲ１２が配置されている。複数の配線ＷＲ１１、複数の端子部ＰＤ１および複数の配線ＷＲ１２は、第１層の配線層ＭＬ１に配置されている。複数の配線ＷＲ１１は、領域ＡＷ１１で、Ｙ軸方向にピッチＰＴ１１で配列され、複数の配線ＷＲ１２は、領域ＡＷ１２で、Ｙ軸方向にピッチＰＴ１２で配列され、複数の接続配線ＣＷ１は、Ｙ軸方向にピッチＰＴ１３で配列されている。複数の端子部ＰＤ１の各々は、配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１に接続されている。端部ＥＰ１１のＹ軸方向における幅ＷＤ１１は、配線ＷＲ１２の領域ＡＷ１１側の端部ＥＰ１２のＹ軸方向における幅ＷＤ１２よりも狭い。
【０２８７】
また、図５３および図５４に示す例では、図４０および図４２に示した例における複数の接続配線ＣＷ１に代えて、複数の接続配線ＣＷ２が配置されている。複数の接続配線ＣＷ１は、第２層の配線層ＭＬ２に配置されている。複数の接続配線ＣＷ２は、Ｙ軸方向にピッチＰＴ１３で配列されている。複数の端子部ＰＤ１の各々は、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ２の各々とそれぞれ電気的に接続されている。また、複数の配線ＷＲ１２の各々は、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ２の各々とそれぞれ電気的に接続されている。
【０２８８】
図５４に示すように、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。また、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側と反対側に距離Ｙｍａｒｇｉｎだけ突出している。
【０２８９】
これにより、図５３および図５４に示す例も、設計の自由度を向上させつつ、実施の形態２で図４０および図４２に示した例と同様の効果を有する。
【０２９０】
図５５および図５６は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。図５５は、シュリンク処理が行われた後の配置を示し、図５６は、シュリンク処理が行われる前の配置を示す。
【０２９１】
図５５および図５６に示す例では、第１層の配線層ＭＬ１に含まれる複数の配線ＷＲ１１に加えて、複数の配線ＷＲ１１と複数の接続配線ＣＷ２との間の層に形成されるビアＶＡ１に対しても、シュリンク処理が行われる。一方、第２層の配線層ＭＬ２に含まれる複数の接続配線ＣＷ２に対しては、シュリンク処理が行われない。
【０２９２】
すなわち、図５５および図５６に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図４７および図４８に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。なお、図５５および図５６に示す例では、図４７および図４８に示した例における複数の端子部ＰＣ１に代えて、複数の端子部ＰＣ２が配置されている。複数の端子部ＰＣ２の各々は、接続配線ＣＷ２の領域ＡＷ１１側の端部に接続されている。複数の端子部ＰＣ２は、複数のビアＶＡ１の各々を介して、複数の配線ＷＲ１１の領域ＡＷ１２側の端部ＥＰ１１の各々とそれぞれ電気的に接続されている。
【０２９３】
図５６に示すように、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ２だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ２だけ突出している。
【０２９４】
これにより、図５５および図５６に示す例も、図４７および図４８に示す例と同様の効果を有する。
【０２９５】
図５７および図５８は、実施の形態２の第２変形例における第１層の配線層の配線レイアウトの他の例を示す平面図である。図５７は、シュリンク処理が行われた後の配置を示し、図５８は、シュリンク処理が行われる前の配置を示す。
【０２９６】
図５７および図５８に示す例では、端子部ＰＤ１および端子部ＰＣ２が配置されている。すなわち、図５７および図５８に示す例は、第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係が、図５０および図５１に示した例における第１層の配線層ＭＬ１と第２層の配線層ＭＬ２との関係と逆になっているものである。
【０２９７】
ただし、図５７に示す例では、図５０に示した例とは異なり、複数のビアＶＡ１のシュリンク率をシュリンク率αＶ１としたとき、複数の配線ＷＲ１１には、シュリンク率αＶ１よりも大きいシュリンク率αＭ１で、シュリンク処理が行われている。そのため、図５７に示すように、Ｙ軸方向における複数の配線ＷＲ１１の配列のピッチＰＴ１１を、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ１２の配列のピッチＰＴ１２よりも小さくすることができる。シュリンク率αＶ１を、例えば０．９９とすることができ、シュリンク率αＭ１を、例えば０．９９５とすることができる。
【０２９８】
図５８に示すように、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ´だけ突出している。また、シュリンク処理を行う前の端子部ＰＤ１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ´だけ突出している。一方、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｘｍａｒｇｉｎ２´だけ突出している。また、シュリンク処理を行う前の端子部ＰＣ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ１１側に距離Ｙｍａｒｇｉｎ２´だけ突出している。
【０２９９】
これにより、図５７および図５８に示す例も、図５０および図５１に示す例と同様の効果を有する。
【０３００】
＜配線レイアウトおよびその設計方法の第３変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第３変形例について説明する。本第３変形例では、画素領域側で上層の配線層に形成された配線が、下層の配線層に形成された接続配線を介して、周辺回路領域側で上層の配線層に配置された配線と電気的に接続されている。また、本第３変形例では、複数の端子部ＰＤ２の各々の形状を、互いに同一の形状とすることができる。
【０３０１】
図５９および図６０は、実施の形態２の第３変形例における第２層の配線層の配線レイアウトを示す平面図である。図５９は、シュリンク処理が行われた後の配置を示し、図６０は、シュリンク処理が行われる前の配置を示す。なお、図５９および図６０は、図３９の領域ＲＧ３１、ＲＧ３２およびＲＧ３３の拡大平面図である。すなわち、図５９および図６０は、配線ＷＲ２１、配線ＷＲ２２および接続配線ＣＷ１の各々について、Ｙ軸方向における配列の正側の端部に配置された配線、Ｙ軸方向における配列の中央に配置された配線、および、Ｙ軸方向における配列の負側の端部に配置された配線を示す。
【０３０２】
実施の形態２において図４０および図４２に示した例では、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出していた。また、シュリンク処理が行われる前の端子部ＰＤ２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｙｍａｒｇｉｎだけ突出していた。また、距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎが、複数の配線ＷＲ２１の各々にそれぞれ接続された複数の端子部ＰＤ２の間で互いに異なるため、複数の端子部ＰＤ２の各々の形状が、複数の端子部ＰＤ２の間で互いに異なっていた。
【０３０３】
一方、本第３変形例では、図５９に示すように、複数の端子部ＰＤ２の各々の形状が、複数の端子部ＰＤ２の間で互いに同一である。
【０３０４】
図５９に示すように、本第３変形例でも、複数の端子部ＰＤ２は、複数の配線ＷＲ２１の各々とそれぞれ電気的に接続され、かつ、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々とそれぞれ電気的に接続されている。また、互いに電気的に接続された配線ＷＲ２１、端子部ＰＤ２、ビアＶＡ１および接続配線ＣＷ１の組では、端子部ＰＤ２は、配線ＷＲ２１よりもＹ軸方向における正側に突出した突出部ＰＤ２１と、配線ＷＲ２１よりもＹ軸方向における負側に突出した突出部ＰＤ２２と、を含む。互いに電気的に接続された配線ＷＲ２１、端子部ＰＤ２、ビアＶＡ１および接続配線ＣＷ１の組では、端子部ＰＤ２は、平面視において、接続配線ＣＷ１と重なり、ビアＶＡ１は、平面視において、接続配線ＣＷ１と重なる部分の端子部ＰＤ２に内包されている。
【０３０５】
図６０に示すように、シュリンク処理が行われる前、Ｙ軸方向における複数のビアＶＡ１の配列の正側の端部に配置されたビアＶＡ１の、シュリンク中心位置ＣＴ２１に対する中心座標を（Ｘｖ、Ｙｖｕ）とする。また、Ｙ軸方向における複数のビアＶＡ１の配列の負側の端部に配置されたビアＶＡ１の、シュリンク中心位置ＣＴ２１に対する中心座標を（Ｘｖ、Ｙｖｌ）とする。
【０３０６】
シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２１は、ビアＶＡ１が配置される領域に対して、Ｘ軸方向におけるシュリンク中心位置ＣＴ２１側と反対側に距離Ｘｍａｒｇｉｎだけ突出している。
【０３０７】
一方、シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２１は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向における正側に、距離Ｙｍａｒｇｉｎｕだけ突出している。また、シュリンク処理が行われる前、各端子部ＰＤ２に含まれる突出部ＰＤ２２は、ビアＶＡ１が配置される領域に対して、Ｙ軸方向における負側に、距離Ｙｍａｒｇｉｎｌだけ突出している。
【０３０８】
ここで、距離Ｘｍａｒｇｉｎ、距離Ｙｍａｇｒｉｎｕおよび距離Ｙｍａｒｇｉｎｌの各々は、下記式（１２）〜下記式（１４）で定義される値以上の値に設定される。
【０３０９】
Ｘｍａｒｇｉｎ＝（１−α）／α×（｜Ｘｖ｜＋０．５×Ｖ１＋Δ）      （１２）
Ｙｍａｒｇｉｎｕ＝（１−α）／α×（｜Ｙｖｕ｜＋０．５×Ｖ１＋Δ）  （１３）
Ｙｍａｒｇｉｎｌ＝（１−α）／α×（｜Ｙｖｌ｜＋０．５×Ｖ１＋Δ）  （１４）
端子部ＰＤ２は、実施の形態２で図４０および図４２を用いて説明した距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎだけ突出すれば足りる。しかし、Ｙ軸方向に配列された端子部ＰＤ２の数が極めて多いため、マスクデータを作成する際に、各端子部ＰＤ２に対応したビアＶＡ１の座標を確認しながら、端子部ＰＤ２ごとに距離Ｘｍａｒｇｉｎおよび距離Ｙｍａｒｇｉｎを設定する場合、マスクデータを作成する工程が複雑になる。そこで、図５９および図６０に示すように、切り出される領域ＡＷ２３の全領域で、各端子部ＰＤ２のマージンの最大値、すなわちビアＶＡ１が配置される領域から端子部ＰＤ２が突出する距離の最大値を算出し、その最大値以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。これにより、実施の形態２が有する効果に加え、さらに、マスクデータを作成する工程を、実施の形態２に比べて簡便なものにすることができる。
【０３１０】
さらに、図６１に、図５９および図６０に示す例から派生した例を示す。図６１は、実施の形態２の第３変形例における第２層の配線層の配線レイアウトの他の例を示す平面図である。図６１は、シュリンク処理が行われる前の配置を示す。
【０３１１】
図６１に示す例では、切り出される領域ＡＷ２３が、Ｙ軸方向に５個の領域ＡＷ２３１〜領域ＡＷ２３５に分割される。また、領域ＡＷ２３１〜領域ＡＷ２３５の各々における距離Ｘｍａｒｇｉｎの最大値として、距離Ｘｍａｒｇｉｎ１〜距離Ｘｍａｒｇｉｎ５を設定し、領域ＡＷ２３１〜領域ＡＷ２３５の各々における距離Ｙｍａｒｇｉｎの最大値として、距離Ｙｍａｒｇｉｎ１〜距離Ｙｍａｒｇｉｎ５を設定する。そして、領域ＡＷ２３１〜領域ＡＷ２３５の各々で、距離Ｙｍａｒｇｉｎ１〜距離Ｙｍａｒｇｉｎ５の各々のマージン以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。
【０３１２】
このとき、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の中央部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅は、複数の端子部ＰＤ２のうち、複数の配線ＷＲ２１の配列の端部に配置された配線ＷＲ２１に接続された端子部ＰＤ２の、Ｙ軸方向における幅よりも狭くなる。
【０３１３】
切り出される領域ＡＷ２３が、例えばレイアウト設計者が容易に対応可能な数に分割され、分割された複数の領域ごとに、各端子部ＰＤ２のマージンの最大値を算出し、その最大値以上のマージンを有する同一の形状の端子部ＰＤ２を配置する。これにより、図６１に示す例でも、マスクデータを作成する工程を、図５９および図６０に示す例に比べれば少し複雑にはなるものの、実施の形態２に比べて簡便なものにすることができる。
【０３１４】
なお、図示は省略するが、実施の形態２の第１変形例、および、実施の形態２の第２変形例に対しても、本第３変形例と同様な変形例が適用可能である。
【０３１５】
＜配線レイアウトおよびその設計方法の第４変形例＞
次に、配線層における配線レイアウトおよびその設計方法の第４変形例について説明する。本第４変形例では、複数の配線ＷＲ２１および複数のビアＶＡ１に加え、複数の接続配線ＣＷ１にも、シュリンク処理が行われている。
【０３１６】
図６２および図６３は、実施の形態２の第４変形例における第２層の配線層の配線レイアウトを示す平面図である。図６２は、シュリンク処理が行われた後の配置を示し、図６３は、シュリンク処理が行われる前の配置を示す。
【０３１７】
図６２に示す例では、図５０に示した例と同様に、複数の配線ＷＲ２１のシュリンク率をシュリンク率αＭ２としたとき、複数のビアＶＡ１に対しては、シュリンク率αＭ２よりも大きいシュリンク率αＶ１で、シュリンク処理が行われている。そのため、図６２に示すように、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１を、Ｙ軸方向における複数の配線ＷＲ２１の配列のピッチＰＴ２１よりも大きくすることができる。
【０３１８】
さらに、図６２に示す例では、図５０に示した例とは異なり、複数の接続配線ＣＷ１に対しては、シュリンク率αＶ１よりも大きいシュリンク率αＭ１で、シュリンク処理が行われている。そのため、図６２に示すように、Ｙ軸方向における複数の接続配線ＣＷ１の配列のピッチＰＴ２３を、Ｙ軸方向における複数のビアＶＡ１の配列のピッチＰＴＶ１よりも大きく、かつ、Ｙ軸方向における複数の配線ＷＲ２２の配列のピッチＰＴ２２よりも小さくすることができる。
【０３１９】
また、第１層の配線層ＭＬ１は、複数の端子部ＰＣ１を有する。複数の端子部ＰＣ１は、複数の接続配線ＣＷ１とそれぞれ同層に形成されている。複数の端子部ＰＣ１の各々は、複数の接続配線ＣＷ１の各々の領域ＡＷ２１側の端部と、接続されている。
【０３２０】
図６２および図６３に示す例でも、マスクデータを作成する際に、配線ＷＲ２１、ビアＶＡ１および接続配線ＣＷ１の各々において、シュリンク率αＭ２、αＶ１およびαＭ１を考慮したマージンを設定する。これにより、シュリンク処理が行われた後も、複数の配線ＷＲ２１の各々を、複数のビアＶＡ１の各々を介して、複数の接続配線ＣＷ１の各々と電気的に接続することができ、複数の配線ＷＲ２２の各々を、複数のビアＶＡ２の各々を介して、複数の接続配線ＣＷ２の各々と電気的に接続することができる。そのため、図６２および図６３に示す例も、設計の自由度を向上させつつ、実施の形態２で図４０および図４２に示した例と同様の効果を有する。
【０３２１】
なお、図示は省略するが、実施の形態２の第１変形例、実施の形態２の第２変形例、および、実施の形態２の第３変形例に対しても、本第４変形例と同様な変形例が適用可能である。
【０３２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０３２３】
ＡＲ１、ＡＲ２  領域
ＡＷ１１〜ＡＷ１３、ＡＷ２１〜ＡＷ２３、ＡＷ２３１〜ＡＷ２３５  領域
ＡＷ１４、ＡＷ２４、ＡＷ３４  隙間領域
ＡＷ３１〜ＡＷ３３、ＡＷＶ  領域
ＢＳ  基体
ＢＷ  隔壁
ＣＡＰ  キャップ絶縁膜
ＣＦ  カラーフィルタ
ＣＴ１１、ＣＴ２１  シュリンク中心位置（位置）
ＣＴ１２、ＣＴ２２、ＣＴ３１、ＣＴ３２  位置
ＣＷ１  接続配線（配線パターン）
ＣＷ１ａ、ＣＷ２、ＣＷ２ａ  接続配線
ＣＷ１１、ＣＷ１２  延在部
ＣＷ１３  接続部
ＤＡＴ１、ＤＡＴ１ａ、ＤＡＴ２、ＤＡＴ２ａ、ＤＡＴ３、ＤＡＴ３ａ  マスクデータ
ＤＡＴ１１、ＤＡＴ２１、ＤＡＴ３１  縮小部分マスクデータ
ＤＡＴ１３、ＤＡＴ２３、ＤＡＴ３３  部分マスクデータ
ＤＡＴ１４、ＤＡＴ３４  隙間部分マスクデータ
ＤＳ１〜ＤＳ３  ずれ量
ＥＰ１１、ＥＰ１２、ＥＰ２１、ＥＰ２２  端部
ＥＸ１１、ＥＸ１２  延在部
ＦＳ  平面
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ、ＩＬ１〜ＩＬ３  層間絶縁膜
ＩＬ４  絶縁膜
ＭＬ  マイクロレンズ
ＭＬ１〜ＭＬ３  配線層
ＭＳＫ  露光用マスク
ＮＷ  ｎ型半導体層
ＯＰ１  開口部
ＰＣ１、ＰＣ２  端子部
ＰＤ  フォトダイオード
ＰＤ１、ＰＤ２  端子部
ＰＤ２１、ＰＤ２２  突出部
ＰＴ１１〜ＰＴ１３、ＰＴ２１〜ＰＴ２３  ピッチ
ＰＴＮ１〜ＰＴＮ３  露光用パターン
ＰＴＶ１、ＰＴＶ２  ピッチ
ＰＵ  画素
ＰＷ  ｐ型半導体層
ＲＦ１  レジスト膜
ＲＧ１、ＲＧ２、ＲＧ３１〜ＲＧ３３  領域
ＲＰ１〜ＲＰ３  レジストパターン
ＳＢ  半導体基板
ＳＣ１、ＳＣ１１、ＳＣ１２、ＳＣ２、ＳＣ２１、ＳＣ２２  側面
ＳＣ３１、ＳＣ３２  側面
ＳＦ１、ＳＦ１１〜ＳＦ１３  遮光膜
ＳＰ１  スペース幅
ＳＷ  サイドウォール
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２  側面
ＴＲ１１〜ＴＲ１３、ＴＲ２、ＴＲ３  配線溝
ＴＸ  転送用トランジスタ
ＶＡ１、ＶＡ２  ビア
ＷＣ１  幅
ＷＤ１１〜ＷＤ１４、ＷＤ２１、ＷＤ２２  幅
ＷＲ１１、ＷＲ１２、ＷＲ１３、ＷＲ２１、ＷＲ２２  配線（配線パターン）
ＷＲ１１ａ、ＷＲ１２ａ、ＷＲ１ａ、ＷＲ３  配線
ＷＲ２１〜ＷＲ２３、ＷＲ２ａ、ＷＲ２３、ＷＲ３  配線
【図１】
2016129109.tif 000003
【図２】
2016129109.tif 000004
【図３】
2016129109.tif 000005
【図４】
2016129109.tif 000006
【図５】
2016129109.tif 000007
【図６】
2016129109.tif 000008
【図７】
2016129109.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【国際調査報告】
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