(57)【要約】  さらなる小型化と高画質化の両立を実現することが可能な撮像素子を提供する。撮像素子は、垂直転送線２３９の各々に設けられ、トレンチ構造をなす複数の転送容量２５２と、列ソースフォロアトランジスタ２４４と、クランプスイッチ２５３と、を有し、垂直転送線２３９の各々に設けられ、第２の拡散層３１によって転送容量２５２から分離された複数のカラム読み出し回路と、転送容量２５２を介して垂直転送線２３９に接続され、列ソースフォロアトランジスタ２４４を介して垂直転送線２３９から撮像信号を出力させる列選択スイッチ２５４を有し、複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、撮像信号を転送する水平転送線２５８と、定電流源２５７と、を備える。
2016129138.tif 000002
【特許請求の範囲】
【請求項１】
二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、
前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、
前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、
前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、
前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、
前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、
前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、
を備えたことを特徴とする撮像素子。
【請求項２】
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられ、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記キャパシタは、
前記第２の拡散層に形成されたトレンチと、
前記トレンチの中に形成された第２の電極と、
前記第２の電極の中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、
前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする請求項１〜３のいずれか一つに記載の撮像素子。
【請求項５】
前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
前記回路チップに積層され、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
前記第１の電極と前記第１のトランジスタとを接続する接続部と、
を備え、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
前記画素チップに積層され、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
前記第１の電極と前記第１のトランジスタとを接続する接続部と、
を備え、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に形成され、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）撮像素子では、単位画素内の電荷電圧変換部のリセットノイズを除去するために、画素列毎に配置したノイズ除去部に、撮像信号を転送するための転送容量のみを設けた技術が知られている（特許文献１参照）。この技術によれば、画素をリセットした後に転送容量をリセットして画素の信号を出力するノイズ信号読み出し動作と、画素が蓄積する電荷を転送した後に画素の信号を出力する光ノイズ和信号読み出し動作とを行うことによって、ノイズ除去部内にサンプリング用のコンデンサを設けることなく、転送容量の容量を低く抑えつつ、ノイズ除去部の占有面積を小さくすることで、撮像素子の小型化と高画質化との両立を図ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５９６８８８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、一般的に撮像素子に対して、さらなる小型化の要望が求められている。この要望を満たすため、上述した特許文献１の場合、転送容量の容量を小さくすることで、ノイズ除去部の占有面積を小さくすることが考えられる。しかしながら、転送容量の容量をさらに小さくした場合、画像信号のノイズ除去を十分に行うことができず、高画質化を実現することが困難になるという問題点があった。【０００５】
本発明は、上記に鑑みてなされたものであって、さらなる小型化と高画質化との両立を実現することが可能な撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、を備えたことを特徴とする。【０００７】
また、本発明に係る撮像素子は、上記発明において、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられ、前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする。【０００８】
また、本発明に係る撮像素子は、上記発明において前記キャパシタは、前記第２の拡散層に形成されたトレンチと、前記トレンチの中に形成された第２の電極と、前記第２の電極の中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする。【０００９】
また、本発明に係る撮像素子は、上記発明において、前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする。【００１０】
また、本発明に係る撮像素子は、上記発明において、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、前記回路チップに積層され、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、前記第１の電極と前記第１のトランジスタとを接続する接続部と、を備え、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする。【００１１】
また、本発明に係る撮像素子は、上記発明において、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、前記画素チップに積層され、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、前記第１の電極と前記第１のトランジスタとを接続する接続部と、を備え、前記キャパシタは、前記第１の拡散層に形成されたトレンチと、前記トレンチの中に形成された誘電膜と、を有し、前記第１の電極は、前記誘電膜の内側に形成され、前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする。
【発明の効果】
【００１２】
本発明に係る撮像素子によれば、さらなる小型化と高画質化との両立を実現することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。
【図２】図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。
【図３】図３は、図２に示す第１チップの詳細な構成を示すブロック図である。
【図４】図４は、第１チップの構成を示す回路図である。
【図５】図５は、本発明の実施の形態１に係る内視鏡システムの受光部の基準電圧生成部の構成を示す回路図である。
【図６】図６は、少なくとも列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む第１チップの平面図である。
【図７】図７は、少なくとも転送容量を含む位置で第１チップを切断した断面図である。
【図８】図８は、本発明の実施の形態１の変形例１における転送容量を含む位置で切断した第１チップの断面図である。
【図９】図９は、本発明の実施の形態１の変形例２における転送容量を含む位置で切断した第１チップの断面図である。
【図１０】図１０は、本発明の実施の形態２に係る第１チップにおける列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む平面図である。
【図１１】図１１は、本発明の実施の形態２に係る転送容量を含む位置で第１チップを切断した断面図である。
【図１２】図１２は、本発明の実施の形態３に係る第１チップにおける回路チップの平面図である。
【図１３】図１３は、本発明の実施の形態３に係る第１チップにおける転送容量を含む位置で切断した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像装置を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
【００１５】
（実施の形態１）
〔内視鏡システムの構成〕
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（処理装置）と、表示装置７と、光源装置８と、を備える。
【００１６】
内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内画像を撮像して画像信号（画像データ）をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端１０１側に、体内画像の撮像を行う撮像部２０（撮像装置）が設けられ、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像部２０は、伝送ケーブル３により、操作部４を介してコネクタ部５に接続される。撮像部２０が撮像した画像の画像信号は、例えば、数ｍの長さを有する伝送ケーブル３を通り、コネクタ部５に出力される。
【００１７】
コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する画像信号に所定の信号処理を施すとともに、撮像信号をアナログ信号からデジタル信号に変換（Ａ／Ｄ変換）して画像信号としてプロセッサ６へ出力する。
【００１８】
プロセッサ６は、ＣＰＵ（Central  Processing  Unit）等を用いて構成され、コネクタ部５から出力される画像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に制御する。なお、本実施の形態１では、プロセッサ６が処理装置として機能する。
【００１９】
表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
【００２０】
光源装置８は、例えばキセノンランプや白色ＬＥＤ（Light  Emitting  Diode）等を用いて構成され、コネクタ部５、伝送ケーブル３を経由して内視鏡２の挿入部１００の先端１０１側から被検体へ向けて照明光を照射する。
【００２１】
図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各構成の詳細および内視鏡システム１内の電気信号の経路を説明する。
【００２２】
図２に示すように、撮像部２０は、第１チップ２１（撮像素子）と、第２チップ２２と、を備える。
【００２３】
第１チップ２１は、複数の単位画素が行列方向に２次元マトリクス状に配置される受光部２３と、受光部２３で光電変換された撮像信号を読み出す読み出し部２４と、コネクタ部５から入力された基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部２４に出力するタイミング生成部２５と、読み出し部２４が受光部２３から読み出した撮像信号および基準信号を増幅するバッファ２６と、を有する。なお、第１チップ２１のより詳細な構成については、図３を参照して後述する。
【００２４】
第２チップ２２は、伝送ケーブル３およびコネクタ部５を介して、第１チップ２１から出力される撮像信号をプロセッサ６へ送信する送信部として機能するバッファ２７を有する。なお、第１チップ２１と第２チップ２２に搭載される回路の組み合わせは設定の都合に合わせて適宜変更可能である。
【００２５】
また、撮像部２０は、伝送ケーブル３を介してプロセッサ６内の電源部６１で生成された電源電圧ＶＤＤをグランドＧＮＤとともに受け取る。撮像部２０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１００が設けられている。
【００２６】
コネクタ部５は、アナログ・フロント・エンド部５１（以下、「ＡＦＥ部５１」という）と、撮像信号処理部５２と、を有する。コネクタ部５は、内視鏡２（撮像部２０）とプロセッサ６とを電気的に接続し、電気信号を中継する中継処理部として機能する。コネクタ部５と撮像部２０は、伝送ケーブル３で接続され、コネクタ部５とプロセッサ６とは、コイルケーブルにより接続される。また、コネクタ部５は、光源装置８にも接続されている。
【００２７】
ＡＦＥ部５１は、撮像部２０から伝送された撮像信号を受信し、抵抗などの受動素子でインピーダンスマッチングを行った後、コンデンサで交流成分をとりだし、分圧抵抗で動作点を決定する。ＡＦＥ部５１は、撮像部２０から伝送されたアナログの撮像信号にＡ／Ｄ変換を行ってデジタルの撮像信号として撮像信号処理部５２へ出力する。
【００２８】
撮像信号処理部５２は、ＡＦＥ部５１から入力されるデジタルの撮像信号に対して、縦ライン除去やノイズ除去等の所定の信号処理を行ってプロセッサ６へ出力する。撮像信号処理部５２は、例えばＦＰＧＡ（Field  Programmable  Gate  Array）を用いて構成される。また、撮像信号処理部５２は、プロセッサ６から供給され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、各フレームのスタート位置を表す同期信号を生成して、基準クロック信号とともに、伝送ケーブル３を介して撮像部２０のタイミング生成部２５へ出力する。ここで、同期信号には、水平同期信号と垂直同期信号とが含まれる。
【００２９】
プロセッサ６は、内視鏡システム１の全体を統括的に制御する制御装置である。プロセッサ６は、電源部６１と、画像信号処理部６２と、を備える。
【００３０】
電源部６１は、電源電圧ＶＤＤを生成し、この生成した電源電圧をグランドＧＮＤとともに、コネクタ部５および伝送ケーブル３を介して、撮像部２０に供給する。
【００３１】
画像信号処理部６２は、撮像信号処理部５２で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。
【００３２】
表示装置７は、画像信号処理部６２から入力される画像信号に基づいて、撮像部２０が撮像した画像を表示する。表示装置７は、液晶や有機ＥＬ（Electro  Luminescence）等の表示パネル等を用いて構成される。
【００３３】
〔第１チップの構成〕
次に、上述した第１チップ２１の詳細な構成について説明する。図３は、図２に示す第１チップ２１の詳細な構成を示すブロック図である。図４は、第１チップ２１の構成を示す回路図である。
【００３４】
図３および図４に示すように、第１チップ２１は、受光部２３と、読み出し部２４（駆動部）と、タイミング生成部２５と、バッファ２６と、ヒステリシス回路２８と、を有する。
【００３５】
ヒステリシス回路２８は、伝送ケーブル３を介して入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２５へ出力する。
【００３６】
タイミング生成部２５は、ヒステリシス回路２８で整形された基準クロック信号および同期信号に基づき、各種駆動信号（φＴａ、φＴｂ、φＲ、φＸ、φＶＣＬ、φＨＣＬＲ、φＨＣＬＫ、φＭＵＸＳＥＬ、φＨＳＨ）を生成し、垂直走査部２４１、ノイズ除去部２４３、水平走査部２４５、マルチプレクサ２６０（以下、「ＭＵＸ２６０」という）、および基準電圧生成部２４６に供給する。
【００３７】
読み出し部２４は、垂直走査部２４１（行選択回路）と、定電流源２４２と、ノイズ除去部２４３と、列ソースフォロアトランジスタ２４４（第１のトランジスタ）と、水平走査部２４５（列選択回路）と、基準電圧生成部２４６と、を含む。
【００３８】
垂直走査部２４１は、タイミング生成部２５から供給される駆動信号（φＴ、φＲ、φＸ）に基づき、受光部２３の選択された行＜Ｎ＞（Ｎ＝０，１，２，…，ｎ−１，ｎ）に行選択信号φＴａ＜Ｎ＞、φＴｂ＜Ｎ＞、φＲ＜Ｎ＞およびφＸ＜Ｎ＞を印加して、受光部２３の各単位画素２３０を定電流源２４２で駆動し、撮像信号および画素リセット時のノイズ信号を垂直転送線２３９に転送し、ノイズ除去部２４３に出力する。
【００３９】
ノイズ除去部２４３は、各単位画素２３０の出力ばらつきと、画素リセット時のノイズ信号とを除去し、各単位画素２３０で光電変換された撮像信号を列ソースフォロアトランジスタ２４４に出力する。なお、ノイズ除去部２４３の詳細は、図４を参照して後述する。
【００４０】
水平走査部２４５は、タイミング生成部２５から供給される駆動信号（φＨＣＬＫ）に基づき、受光部２３の選択された列＜Ｍ＞（Ｍ＝０，１，２，…，ｍ−１，ｍ）に列選択信号φＨＣＬＫ＜Ｍ＞を印加し、各単位画素２３０で光電変換された撮像信号を、列ソースフォロアトランジスタ２４４を介して水平転送線２５８に転送し、マルチプレクサ２６０に出力する。
【００４１】
マルチプレクサ２６０は、タイミング生成部２５から供給される駆動信号（φＭＵＸＳＥＬ）により駆動され、水平転送線２５８を通じて入力される撮像信号と基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆ（定電圧信号）とを交互に、バッファ２６へ出力する。ここで、出力される基準電圧Ｖｒｅｆは、コネクタ部５の撮像信号処理部５２等において、撮像信号伝送時の伝送ケーブル３で重畳される同相ノイズ除去のために利用される。なお、必要に応じて、マルチプレクサ２６０の入力側にゲイン調整のためのアンプを設けてもよい。
【００４２】
バッファ２６は、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆ（定電圧信号）とを必要に応じて増幅して、交互に第２チップ２２に出力する。
【００４３】
第１チップ２１の受光部２３には、多数の単位画素２３０が二次元マトリクス状に配列される。各単位画素２３０は、光電変換素子２３１（フォトダイオード）および光電変換素子２３２と、電荷変換部２３３と、転送トランジスタ２３４（第１の転送部）および転送トランジスタ２３５と、電荷変換部リセット部２３６（トランジスタ）と、画素ソースフォロアトランジスタ２３７と、画素出力スイッチ２３８（信号出力部）と、を含む。なお、本明細書では、１または複数の光電変換素子と、それぞれの光電変換素子から信号電荷を電荷変換部２３３に転送するための転送トランジスタとを単位セルと呼ぶ。すなわち、単位セルには１または複数の光電変換素子と転送トランジスタの組が含まれ、各単位画素２３０には、１つの単位セルが含まれる。
【００４４】
光電変換素子２３１および光電変換素子２３２は、入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子２３１および光電変換素子２３２は、カソード側がそれぞれ転送トランジスタ２３４および転送トランジスタ２３５の一端側に接続され、アノード側がグランドＧＮＤに接続される。電荷変換部２３３は、浮遊拡散容量（ＦＤ）からなり、光電変換素子２３１および光電変換素子２３２で蓄積された電荷を電圧に変換する。
【００４５】
転送トランジスタ２３４および転送トランジスタ２３５は、それぞれ光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に電荷を転送する。転送トランジスタ２３４および転送トランジスタ２３５のそれぞれのゲートには、行選択信号（行選択パルス）φＴａおよびφＴｂが供給される信号線が接続され、他端側には、電荷変換部２３３に接続される。転送トランジスタ２３４および転送トランジスタ２３５は、垂直走査部２４１から信号線を介して行選択信号φＴａおよびφＴｂが供給されると、オン状態となり、光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に信号電荷を転送する。
【００４６】
電荷変換部リセット部２３６は、電荷変換部２３３を所定電位にリセットする。電荷変換部リセット部２３６は、一端側が電源電圧ＶＤＤに接続され、他端側が電荷変換部２３３に接続され、ゲートには行選択信号φＲが供給される信号線が接続される。電荷変換部リセット部２３６は、垂直走査部２４１から信号線を介して行選択信号φＲが供給されると、オン状態となり、電荷変換部２３３に蓄積された信号電荷を放出させ、電荷変換部２３３が所定電位にリセットする。
【００４７】
画素ソースフォロアトランジスタ２３７は、一端側が電源電圧ＶＤＤに接続され、他端側が画素出力スイッチ２３８の一端側に接続され、ゲートには電荷変換部２３３で電圧変換された信号（画像信号またはリセット時の信号）が入力される。
【００４８】
画素出力スイッチ２３８は、電荷変換部２３３で電圧変換された信号を垂直転送線２３９に出力する。画素出力スイッチ２３８は、他端側が垂直転送線２３９に接続され、ゲートには、行選択信号φＸが供給される信号線が接続される。画素出力スイッチ２３８は、画素出力スイッチ２３８のゲートに垂直走査部２４１から信号線を介して行選択信号φＸが供給されると、オン状態となり、画像信号またはリセット時の信号を垂直転送線２３９に転送する。
【００４９】
垂直転送線２３９は、単位画素２３０における縦ライン毎に設けられ、単位画素２３０から出力される撮像信号を転送する。
【００５０】
定電流源２４２は、垂直転送線２３９の各々に設けられる。定電流源２４２は、一端側が垂直転送線２３９に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ１が印加される。定電流源２４２は、単位画素２３０を駆動し、単位画素２３０の出力を垂直転送線２３９へ読み出す。垂直転送線２３９へ読み出された信号は、ノイズ除去部２４３に入力される。
【００５１】
ノイズ除去部２４３は、転送容量２５２（キャパシタ）と、クランプスイッチ２５３（第２のトランジスタ）と、を含む。
【００５２】
転送容量２５２は、一端側が垂直転送線２３９に接続され、他端側が列ソースフォロアトランジスタ２４４に接続される。
【００５３】
クランプスイッチ２５３は、一端側が基準電圧生成部２４６からクランプ電圧Ｖｃｌｐが供給される信号線に接続され、他端側が転送容量２５２と列ソースフォロアトランジスタ２４４間に接続され、ゲートにはタイミング生成部２５から駆動信号φＶＣＬが入力される。ノイズ除去部２４３に入力される撮像信号は、ノイズ成分を含んだ光ノイズ和信号である。
【００５４】
転送容量２５２は、タイミング生成部２５から、駆動信号φＶＣＬがクランプスイッチ２５３のゲートに入力されると、クランプスイッチ２５３がオン状態となり、基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐによりリセットされる。ノイズ除去部２４３でノイズ除去された撮像信号は、列ソースフォロアトランジスタ２４４のゲートに入力される。
【００５５】
ノイズ除去部２４３は、サンプリング用のコンデンサ（サンプリング容量）を必要としないため、転送容量２５２（ＡＣ結合コンデンサ）の容量は、列ソースフォロアトランジスタ２４４の入力容量に対する十分な容量であればよい。加えて、ノイズ除去部２４３は、サンプリング容量の無い分、第１チップ２１における占有面積を小さくすることができる。
【００５６】
列ソースフォロアトランジスタ２４４は、一端側が電源電圧ＶＤＤに接続され、他端側が列選択スイッチ２５４（第３のトランジスタ）の一端側に接続され、ゲートにはノイズ除去部２４３でノイズ除去された撮像信号が入力される。なお、本実施の形態１では、列ソースフォロアトランジスタ２４４（第１のトランジスタ）およびクランプスイッチ２５３（第２のトランジスタ）がカラム読み出し回路として機能する。
【００５７】
列選択スイッチ２５４は、一端側が列ソースフォロアトランジスタ２４４の他端側に接続され、他端側が水平転送線２５８（第２の転送線）に接続され、ゲートには水平走査部２４５から列選択信号φＨＣＬＫ＜Ｍ＞を供給するための信号線が接続される。列選択スイッチ２５４は、列＜Ｍ＞の列選択スイッチ２５４のゲートに水平走査部２４５から列選択信号φＨＣＬＫ＜Ｍ＞が供給されると、オン状態となり、列＜Ｍ＞の垂直転送線２３９の信号（ノイズ除去部２４３でノイズ除去された撮像信号）を水平転送線２５８に転送する。なお、本実施の形態１では、列選択スイッチ２５４がカラム走査回路として機能する。
【００５８】
水平リセットトランジスタ２５６は、一端側がグランドＧＮＤに接続され、他端側が水平転送線２５８に接続され、ゲートにはタイミング生成部２５から駆動信号φＨＣＬＲが入力される。水平リセットトランジスタ２５６は、タイミング生成部２５から駆動信号φＨＣＬＲが水平リセットトランジスタ２５６のゲートに入力されると、オン状態となり、水平転送線２５８をリセットする。
【００５９】
定電流源２５７は、一端側が水平転送線２５８に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ２が印加される。定電流源２５７は、撮像信号を垂直転送線２３９から水平転送線２５８へ読み出す。水平転送線２５８へ読み出された撮像信号は、サンプルホールド部２５５に入力される。
【００６０】
水平転送線２５８は、列選択スイッチ２５４の各々に接続され、列ソースフォロアトランジスタ２４４を介して撮像信号を転送する。
【００６１】
サンプルホールド部２５５は、サンプルホールドスイッチ２６２（トランジスタ）と、サンプル容量（コンデンサ）２６３と、オペアンプ２６４と、を有する。サンプルホールドスイッチ２６２は、一端側が水平転送線２５８に接続され、他端側がオペアンプ２６４の入力に接続され、水平転送線２５８を介して、撮像信号と水平リセット時のノイズ信号とが入力される。サンプル容量２６３の一端側は、サンプルホールドスイッチ２６２の他端側とオペアンプ２６４の入力とに接続され、他端側はグランドＧＮＤに接続される。オペアンプ２６４の出力は、オペアンプ２６４の反転入力端子に接続されるとともに、マルチプレクサ２６０の入力に接続される。サンプルホールド部２５５は、サンプルホールドスイッチ２６２がオフ状態になる直前の電圧をサンプル容量２６３に保持し、サンプルホールドスイッチ２６２がオフ状態になっている間は、サンプル容量２６３に保持した電圧を出力する。
【００６２】
本実施の形態１では、垂直転送線２３９からのノイズ除去後の撮像信号の読み出しと、水平リセットトランジスタ２５６による水平転送線２５８のリセットとを交互に行うことにより、列方向の撮像信号のクロストークを抑制することが可能となる。また、サンプルホールド部２５５のサンプルホールドスイッチ２６２を、ノイズ除去後の撮像信号の転送時にオン状態とし、リセット時のノイズ信号の転送時にオフ状態とすることにより、ノイズ除去後の撮像信号のみをオペアンプ２６４に出力することが可能となる。第１チップ２１がサンプルホールド部２５５を備えることにより、後段の増幅回路の帯域を半分にするとともに、レンジを抑制することができる。
【００６３】
マルチプレクサ２６０は、サンプルホールド部２５５から出力されるノイズ除去された撮像信号と、基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆとを交互に、第２チップ２２に出力する。
【００６４】
第２チップ２２では、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとの交流成分のみを、伝送ケーブル３を介して、コネクタ部５に伝送する。
【００６５】
図５は、本実施の形態１に係る内視鏡システム１の受光部２３の基準電圧生成部２４６の構成を示す回路図である。基準電圧生成部２４６（定電圧信号生成部）は、２つの抵抗２９１および２９２からなる抵抗分圧回路と、駆動信号φＶＳＨで駆動されるスイッチ２９３（トランジスタ）と、電源から独立させて、揺らぎから開放させるためのサンプリング容量２９４（コンデンサ）と、を含む。基準電圧生成部２４６は、スイッチ２９３の駆動により駆動信号φＶＳＨが駆動するタイミングで、受光部２３と同じ電源電圧ＶＤＤから基準電圧Ｖｒｅｆ（定電圧信号）と、ノイズ除去部２４３のクランプ電圧Ｖｃｌｐとを生成する。
【００６６】
基準電圧Ｖｒｅｆは、基準電圧Ｖｒｅｆとクランプ電圧Ｖｃｌｐとが同じ電源から同じタイミングで生成されるため、ノイズ除去部２４３から出力される撮像信号に対する電源揺らぎの影響を反映する。また、基準電圧Ｖｒｅｆは、伝送ケーブル３での伝送ノイズ情報を伝送中に反映する。したがって、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとを交互にコネクタ部５に伝送することにより、コネクタ部５において、相関二重サンプリング等のノイズ除去処理を行い、伝送中のノイズを除去した撮像信号を得ることができる。
【００６７】
次に、上述した列ソースフォロアトランジスタ２４４、転送容量２５２、クランプスイッチ２５３および列選択スイッチ２５４の配置について説明する。図６は、少なくとも列ソースフォロアトランジスタ２４４、転送容量２５２、クランプスイッチ２５３および列選択スイッチ２５４を含む第１チップ２１の平面図である。図７は、少なくとも転送容量２５２を含む位置で第１チップ２１を切断した断面図である。
【００６８】
図６および図７に示すように、転送容量２５２（キャパシタ）は、第１の拡散層３０に形成された第１の電極２５２ａを有するトレンチ構造をなす。また、転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、を有する。誘電膜２５２ｃは、ＳｉＯ２（酸化シリコン）、Ｓｉ３Ｎ４（窒化シリコン）、Ａｌ２Ｏ３（酸化アルミニウム）、ＨｆＯ２（酸化ハフニウム）、ＺｒＯ２（酸化ジルコニウム）、Ｔａ２Ｏ５（酸化タンタル）、ＴｉＯ２（酸化チタン）、Ｙ２Ｏ３（酸化イットリウム）およびＬａ２Ｏ３（酸化ランタン）などを用いて形成される。さらに、転送容量２５２は、第１の電極２５２ａが誘電膜２５２ｃの内側に形成されている。また、第１の拡散層３０に垂直転送線２３９が接続されている。これにより、画素出力スイッチ２３８からの撮像信号は、第１の拡散層３０に伝達される。
【００６９】
列ソースフォロアトランジスタ２４４（第１のトランジスタ）は、ゲートにトレンチ２５２ｂを介して第１の電極２５２ａが接続され、ドレインに電源電圧ＶＤＤが接続され、ソースに列選択スイッチ２５４（第３のトランジスタ）が接続される。列ソースフォロアトランジスタ２４４は、垂直転送線２３９を介して画素出力スイッチ２３８から出力された撮像信号を増幅し、この撮像信号を、列選択スイッチ２５４を介して水平転送線２５８に出力する。
【００７０】
クランプスイッチ２５３（第２のトランジスタ）は、ソースにトレンチ２５２ｂを介して第１の電極２５２ａが接続され、ドレインに基準電圧生成部２４６からクランプ電圧Ｖｃｌｐが供給される信号線が接続される。クランプスイッチ２５３は、タイミング生成部２５から、駆動信号φＶＣＬが入力されると、オン状態となり、トレンチ２５２ｂ内部の第１の電極２５２ａの電位を基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐにリセットし、垂直転送線２３９を介して画素出力スイッチ２３８から出力された撮像信号のみを列ソースフォロアトランジスタ２４４に伝達する。
【００７１】
列選択スイッチ２５４（第３のトランジスタ）は、転送容量２５２を介して垂直転送線２３９に接続され、列ソースフォロアトランジスタ２４４を介して垂直転送線２３９から撮像信号を水平転送線２５８に出力させる。
【００７２】
さらに、列ソースフォロアトランジスタ２４４およびクランプスイッチ２５３で構成されるカラム読み出し回路の各々を第２の拡散層３１によって分離する。
【００７３】
以上説明した本発明の実施の形態１によれば、転送容量２５２をトレンチ構造とすることで、小型化と高画質化との両立を実現することができる。
【００７４】
（実施の形態１の変形例１）
次に、本発明の実施の形態１の変形例１について説明する。図８は、本発明の実施の形態１の変形例１における転送容量を含む位置で切断した第１チップの断面図である。なお、本実施の形態１の変形例１において、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
【００７５】
図８に示すように第１チップ２１ｂは、上述した実施の形態１に係る転送容量２５２の垂直転送線２３９に接続される第１の電極２５２ａに換えて、第１の電極２５２ｄおよび第２の電極２５２ｅを有する。第２の電極２５２ｅは、不純物ドープ型のポリシコンを用いて形成され、トレンチ２５２ｂに埋め込むことによって形成される。誘電膜２５２ｃは、第２の電極２５２ｅの中に形成される。また、第１の電極２５２ｄは、誘電膜２５２ｃの内側に形成される。さらに、第１の電極２５２ｄは、誘電膜２５２ｃを挟んで第２の電極２５２ｅと対向する位置に設けられる。さらにまた、第１の拡散層３０は、第２の電極２５２ｅおよび垂直転送線２３９それぞれに接続される。
【００７６】
以上説明した本発明の実施の形態１の変形例１によれば、第２の拡散層３１に形成されたトレンチ２５２ｂに第２の電極２５２ｅを設けた後に、誘電膜２５２ｃおよび第１の電極２５２ｄを形成するので、高エネルギーのイオン注入機を用いることなく、深いトレンチ２５２ｂを形成することができる。
【００７７】
（実施の形態１の変形例２）
次に、本発明の実施の形態１の変形例２について説明する。図９は、本発明の実施の形態１の変形例２における転送容量を含む位置で切断した第１チップの断面図である。なお、本実施の形態１の変形例２において、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
【００７８】
図９に示す第１チップ２１ｃは、第１の拡散層３０と第２の拡散層３１とを分離する分離部材３２を有する。具体的には、第１チップ２１ｃは、シリコン酸化膜の層を有するＳＯＩ（Silicon  On  Insulator）基板を用いて構成し、トレンチ２５２ｂより深いディープトレンチを第２の拡散層３１に形成するとともに、シリコン酸化膜等の分離部材３２を注入することによって、第１の拡散層３０と第２の拡散層３１とを分離する。
【００７９】
以上説明した本実施の形態１の変形例２によれば、分離部材３２によって第１の拡散層３０と第２の拡散層３１とを分離するので、列ソースフォロアトランジスタ２４４の容量を減少させることができる。
【００８０】
（実施の形態２）
次に、本発明の実施の形態２について説明する。実施の形態２では、第１チップの構成が上述した実施の形態１に係る第１チップ２１の構成と異なる。具体的には、本実施の形態２に係る第１チップとして積層型のイメージャチップを用いる。このため、以下においては、本実施の形態２に係る第１チップの構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
【００８１】
図１０は、本発明の実施の形態２に係る第１チップにおける列ソースフォロアトランジスタ、転送容量、クランプスイッチおよび列選択スイッチを含む平面図である。図１１は、本発明の実施の形態２に係る転送容量を含む位置で第１チップを切断した断面図である。なお、図１０および図１１においては、説明を簡略化するため、単位画素２３０等の構成を省略している。
【００８２】
図１０および図１１に示す第１チップ２１ｄは、前面照射型（Front  Side  Illumination）のイメージャチップを用いて構成される。第１チップ２１ｄは、画素チップ４０と、回路チップ４１と、画素チップ４０と回路チップ４１とを電気的に接続する接続部４２（バンプ）と、接続部４２と回路チップ４１との間に設けられた第１の電極４３と、を備える。第１チップ２１ｄは、回路チップ４１、第１の電極４３、接続部４２および画素チップ４０の順に積層されて形成される。
【００８３】
回路チップ４１は、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４が配設される。
【００８４】
第１の電極４３は、列ソースフォロアトランジスタ２４４に積層して設けられ、下端側が列ソースフォロアトランジスタ２４４に接続し、上端側が接続部に接続される。
【００８５】
接続部４２は、第１の電極４３に積層して設けられ、下端側が第１の電極４３に接続され、上端側が画素チップ４０に接続される。接続部４２は、例えば金等を用いて構成される。
【００８６】
画素チップ４０は、垂直転送線２３９および転送容量２５２が配置されている。なお、画素チップ４０には、単位画素２３０（図示せず）が配置されている。転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、誘電膜２５２ｃの内側に形成された電極２５２ｆと、第１の拡散層３０を分離する第２の拡散層３１と、を有する。また、第１の拡散層３０は、垂直転送線２３９に接続される。
【００８７】
以上説明した本発明の実施の形態２によれば、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４等の回路を画素チップ４０と異なる回路チップ４１に配設したので、上述した実施の形態１に比してさらなる小型化を図ることができる。
【００８８】
なお、本発明の実施の形態２では、画素チップ内に複数の転送容量を設けてもよい。これにより、より高画質な撮像信号を得ることができる。
【００８９】
（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態３では、第１チップとして裏面照射型のイメージャチップを用いる。このため、以下においては、本実施の形態３に係る第１チップの構成について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同一の構成には同一の符号を付して説明を省略する。
【００９０】
図１２は、本発明の実施の形態３に係る第１チップにおける回路チップの平面図である。図１３は、本発明の実施の形態３に係る第１チップにおける転送容量を含む位置で切断した断面図である。なお、図１２および図１３において、説明を簡略化するため、単位画素２３０等の構成を省略している。
【００９１】
図１２および図１３に示す第１チップ２１ｅは、裏面照射型（Back  Side  Illumination）のイメージャチップを用いて構成される。第１チップ２１ｅは、画素チップ４０ａと、回路チップ４１ａと、画素チップ４０ａと回路チップ４１ａとを電気的に接続する接続部４２（バンプ）と、を備える。第１チップ２１ｅは、画素チップ４０ａ、接続部４２および回路チップ４１ａの順に積層されて形成される。
【００９２】
画素チップ４０ａは、垂直転送線２３９および転送容量２５２が配置されている。なお、画素チップ４０ａには、単位画素２３０（図示せず）が配置されている。転送容量２５２は、第１の拡散層３０に形成されたトレンチ２５２ｂと、トレンチ２５２ｂの中に形成された誘電膜２５２ｃと、誘電膜の内側に形成された第１の電極２５２ａと、第１の拡散層３０を分離する第２の拡散層３１と、を有する。また、第１の拡散層３０は、垂直転送線２３９に接続される。
【００９３】
接続部４２は、第１の電極２５２ａに積層して設けられ、下端側が第１の電極２５２ａに接続され、上端側が回路チップ４１ａに接続される。接続部４２は、例えば金等を用いて構成される。
【００９４】
回路チップ４１ａは、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４が配設される。
【００９５】
以上説明した本発明の実施の形態３によれば、列ソースフォロアトランジスタ２４４、クランプスイッチ２５３および列選択スイッチ２５４等の回路を画素チップ４０ａと異なる回路チップ４１ａに配設したので、上述した実施の形態１に比してさらなる小型化を図ることができる。
【００９６】
このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。
【符号の説明】
【００９７】
１  内視鏡システム
２  内視鏡
３  伝送ケーブル
４  操作部
５  コネクタ部
６  プロセッサ
７  表示装置
８  光源装置
２０  撮像部
２１，２１ｂ，２１ｃ，２１ｄ，２１ｅ  第１チップ
２２  第２チップ
２３  受光部
２４  読み出し部
２５  タイミング生成部
２６，２７，  バッファ
２８  ヒステリシス回路
３０  第１の拡散層
３１  第２の拡散層
３２  分離部材
４０，４０ａ  画素チップ
４１，４１ａ  回路チップ
４２  接続部
４３，２５２ａ，２５２ｄ  第１の電極
５１  ＡＦＥ部
５２  撮像信号処理部
６１  電源部
６２  画像信号処理部
２３０  単位画素
２３１，２３２  光電変換素子
２３３  電荷変換部
２３４，２３５  転送トランジスタ
２３６  電荷変換部リセット部
２３７  画素ソースフォロアトランジスタ
２３８  画素出力スイッチ
２３９  垂直転送線
２４１  垂直走査部
２４２，２５７  定電流源
２４３  ノイズ除去部
２４４  列ソースフォロアトランジスタ
２４５  水平走査部
２４６  基準電圧生成部
２５２  転送容量
２５２ｂ  トレンチ
２５２ｃ  誘電膜
２５２ｅ  第２の電極
２５２ｆ  電極
２５３  クランプスイッチ
２５４  列選択スイッチ
２５５  サンプルホールド部
２５６  水平リセットトランジスタ
２５８  水平転送線
２６０  マルチプレクサ
２６２  サンプルホールドスイッチ
２６３，２９４  サンプル容量
２６４  オペアンプ
２９１，２９２  抵抗
２９３  スイッチ
Ｃ１００  コンデンサ
【図１】
2016129138.tif 000003
【図２】
2016129138.tif 000004
【図３】
2016129138.tif 000005
【図４】
2016129138.tif 000006
【図５】
2016129138.tif 000007
【図６】
2016129138.tif 000008
【図７】
2016129138.tif 000009
【図８】
2016129138.tif 000010
【図９】
2016129138.tif 000011
【図１０】
2016129138.tif 000012
【図１１】
2016129138.tif 000013
【図１２】
2016129138.tif 000014
【図１３】
2016129138.tif 000015
【手続補正書】
【提出日】平成28年7月8日(2016.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、
前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、
前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、
を配置してなる画素チップと、
前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、
前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、
前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、
前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、
を配置してなる回路チップと、
前記画素チップと前記回路チップとの間に積層して設けられてなり、前記第１の電極と前記第１のトランジスタとを接続する接続部と、
を備えたことを特徴とする撮像素子。
【請求項２】
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられ、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記キャパシタは、
前記第２の拡散層に形成されたトレンチと、
前記トレンチの中に形成された第２の電極と、
前記第２の電極の中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、
前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
前記回路チップに積層され、前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
前記第１の電極と前記第１のトランジスタとを接続する接続部と、
を備え、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記複数の画素、前記複数の第１の転送線および前記複数のキャパシタを配置した画素チップと、
前記画素チップに積層され、前記複数のカラム読み出し回路、前記複数のカラム走査回路、前記第２の転送線および前記定電流源を配置した回路チップと、
前記第１の電極と前記第１のトランジスタとを接続する接続部と、
を備え、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に形成され、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項７】
前記接続部は、前記画素チップに積層されてなり、
前記回路チップは、前記接続部に積層されてなることを特徴とする請求項１に記載の撮像素子。
【請求項８】
前記接続部は、前記回路チップに積層されてなり、
前記画素チップは、前記接続部に積層されてなることを特徴とする請求項１に記載の撮像素子。
【手続補正書】
【提出日】平成28年12月6日(2016.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、
前記複数の画素の配置における縦ライン毎に設けられ、前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と、
前記複数の第１の転送線の各々に設けられ、第１の拡散層に形成された第１の電極を有するトレンチ構造をなす複数のキャパシタと、
を配置してなる画素チップと、
前記第１の電極にゲートが接続され、前記撮像信号を増幅する第１のトランジスタと、前記第１の電極にソースが接続され、前記キャパシタを所定の電位にリセットする第２のトランジスタと、を有し、前記複数の第１の転送線の各々に設けられ、第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路と、
前記キャパシタを介して前記第１の転送線に接続され、前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し、前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と、
前記第３のトランジスタに接続され、前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と、
前記第２の転送線に接続され、前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と、
を配置してなる回路チップと、
前記画素チップと前記回路チップとの間に積層して設けられてなり、前記第１の電極を介して、前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第１のトランジスタとを接続する接続部と、
を備えたことを特徴とする撮像素子。
【請求項２】
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられ、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記キャパシタは、
前記第２の拡散層に形成されたトレンチと、
前記トレンチの中に形成された第２の電極と、
前記第２の電極の中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記誘電膜を挟んで前記第２の電極と対向する位置に設けられ、
前記第１の拡散層は、前記第２の電極および前記第１の転送線それぞれに接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記第１の拡散層と前記第２の拡散層とを分離する分離部材をさらに備えたことを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記画素チップは、前記回路チップに積層され、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に設けられるとともに、前記第１の転送線に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項６】
前記回路チップは、前記画素チップに積層され、
前記キャパシタは、
前記第１の拡散層に形成されたトレンチと、
前記トレンチの中に形成された誘電膜と、
を有し、
前記第１の電極は、前記誘電膜の内側に形成され、
前記第１の転送線は、前記第１の拡散層に接続されていることを特徴とする請求項１に記載の撮像素子。
【請求項７】
前記接続部は、前記画素チップに積層されてなり、
前記回路チップは、前記接続部に積層されてなることを特徴とする請求項１に記載の撮像素子。
【請求項８】
前記接続部は、前記回路チップに積層されてなり、
前記画素チップは、前記接続部に積層されてなることを特徴とする請求項１に記載の撮像素子。
【国際調査報告】
2016129138.tif 000016
2016129138.tif 000017
2016129138.tif 000018
2016129138.tif 000019