(57)【要約】  本技術は、複数の画素の信号の加算を、適切に行うことができるようにする固体撮像装置、信号処理方法、及び、電子機器に関する。固体撮像装置は、光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLとを備え、共有VSLで、その共有VSLを共有している複数の画素部が出力する電気信号が加算される。本技術は、例えば、画像の撮像を行うイメージセンサ等に適用することができる。
2016052219.tif 000002
【特許請求の範囲】
【請求項１】
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備え、
前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われるように構成された
固体撮像装置。
【請求項２】
前記画素部は、FD(Floating Diffusion)を共有する共有画素である複数の画素を有し、前記画素による光電変換により得られる電気信号を出力する
請求項１に記載の固体撮像装置。
【請求項３】
前記画素部は、前記FDを利用して、そのFDを共有する2以上の画素で得られる前記電気信号を加算するFD加算を行った加算信号を出力する
請求項２に記載の固体撮像装置。
【請求項４】
前記FD加算では、前記画素部が有する複数の画素のうちの、垂直方向に並ぶ2以上の画素で得られる前記電気信号が加算される
請求項３に記載の固体撮像装置。
【請求項５】
前記画素部は、拡散層を有するトランジスタを有し、
水平方向に隣接する前記画素部の前記トランジスタの前記拡散層どうしが配線で接続され、前記配線が、前記共有VSLに接続されることで、前記水平方向に隣接する画素部が、前記共有VSLを共有する
請求項４に記載の固体撮像装置。
【請求項６】
前記トランジスタは、選択トランジスタである
請求項５に記載の固体撮像装置。
【請求項７】
前記画素部が有する前記複数の画素で得られる電気信号のそれぞれを読み出す全画素読み出し用のVSLをさらに備える
請求項６に記載の固体撮像装置。
【請求項８】
前記画素部は、拡散層を有するトランジスタを有し、
水平方向に隣接する前記画素部の前記トランジスタそれぞれの前記拡散層が１の拡散層で共用され、前記共有VSLに接続されることで、前記水平方向に隣接する画素部が、前記共有VSLを共有する
請求項４に記載の固体撮像装置。
【請求項９】
前記トランジスタは、選択トランジスタである
請求項８に記載の固体撮像装置。
【請求項１０】
前記画素部が有する前記複数の画素で得られる電気信号のそれぞれを読み出す全画素読み出し用のVSLをさらに備える
請求項９に記載の固体撮像装置。
【請求項１１】
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備える固体撮像装置
の前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算を行うこと
を含む信号処理方法。
【請求項１２】
光を集光する光学系と、
光を受光し、画像を撮像する固体撮像装置と
を備え、
前記固体撮像装置は、
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備え、
前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われるように構成された
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、固体撮像装置、信号処理方法、及び、電子機器に関し、特に、例えば、複数の画素の信号の加算を、適切に行うことができるようにする固体撮像装置、信号処理方法、及び、電子機器に関する。
【背景技術】
【０００２】
例えば、スマートフォン等の携帯機器等には、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等のイメージセンサ（固体撮像装置）が搭載され、ディジタル（スチル／ビデオ）カメラで撮像を行う場合と同等の動画機能が要請されている。そのため、イメージセンサには、画素値となる信号を高速に読み出す高速読み出しに対応することが必要になっている。【０００３】
イメージセンサにおいて、高速読み出しや信号増幅を行う場合には、画素からの信号の読み出しを間引いて行う間引き読み出し（駆動）が行われるが、間引き読み出しでは、複数の画素の信号が加算されて読み出されることがある。【０００４】
画素値となる信号を、より高速に読み出すには、より多くの画素の信号を加算することにより、より多くの画素を間引く必要がある。【０００５】
ここで、近年においては、画素サイズの微細化に伴い、画素を構成するPD(Photodiode)の開口率を最大化するために、共有画素の技術が、イメージセンサに採用されることがある。【０００６】
共有画素の技術では、複数の画素で、トランジスタやFD(Floating Diffusion)を共有することで、フォトダイオード以外の素子の面積をなるべく小さくし、PD（の開口）面積が確保される。【０００７】
複数の画素の信号を加算する技術としては、例えば、FD(Floating Diffusion)加算とSF(Source Follower)加算とがある。【０００８】
FD加算では、FDにおいて、そのFDを共有する複数の画素の信号が加算される（例えば、特許文献１を参照）。SF加算では、VSL(Vertical Signal Line)において、複数の画素の信号が加算される（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表2012-501578号公報
【特許文献２】特開2010-239317号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載のFD加算や、特許文献２に記載のSF加算では、多くの画素の信号を加算する場合に、その加算を、適切に行うことが困難であることがある。【００１１】
例えば、特許文献１に記載のFD加算によって、多くの画素の信号を加算する場合には、FDを共有する画素の数を増加する必要があるが、この場合、FDの配線が長くなり、FDの容量が増加する。その結果、FD加算によって得られる電圧の振幅が小さくなり、PDで得られた電荷を電圧に変換する変換効率が低下する。【００１２】
また、例えば、特許文献２に記載のSF加算によって、例えば、水平方向に隣接する画素の信号を加算する場合には、隣接する列のVSLどうしを、VSLの端部付近で接続することで、その隣接する列のVSL上の画素の信号どうしを加算する必要がある。そのため、VSLの配線抵抗の影響により、隣接する列のVSL上の画素の信号どうしの加算結果の精度が悪くなる。【００１３】
本技術は、このような状況に鑑みてなされたものであり、複数の画素の信号の加算を、適切に行うことができるようにするものである。
【課題を解決するための手段】
【００１４】
本技術の固体撮像装置、又は、電子機器は、光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLとを備え、前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われるように構成された固体撮像装置、又は、電子機器である。【００１５】
本技術の信号処理方法は、光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLとを備える固体撮像装置の前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算を行うことを含む信号処理方法である。【００１６】
本技術においては、光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部の、水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われる。【００１７】
なお、固体撮像装置は、独立した装置あっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１８】
本技術によれば、複数の画素の信号の加算を、適切に行うことができる。【００１９】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２０】
【図１】本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【図２】イメージセンサ２の構成例を示すブロック図である。
【図３】画素アクセス部１１の基本的な構成例を示すブロック図である。
【図４】画素部４１の構成例を示す回路図である。
【図５】イメージセンサ２の構成例を示す断面図である。
【図６】イメージセンサ２を製造する製造方法を説明する図である。
【図７】第１のSF加算の例を説明する図である。
【図８】画素アレイ部２１において、全画素読み出しと、間引き読み出しとを行う場合の転送制御線の配線の例を示す図である。
【図９】第２のSF加算を行う画素アレイ部２１の第１の詳細構成例を示す図である。
【図１０】画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合の転送制御線TRG、及び、選択制御線SELの配線の例を示す図である。
【図１１】画素アレイ部２１で行われる第２のSF加算の処理の例を説明するフローチャートである。
【図１２】水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の第１の共有方法を説明する図である。
【図１３】水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の第２の共有方法を説明する図である。
【図１４】第２のSF加算を行うイメージセンサ２のレイアウトの例を示す平面図である。
【図１５】第２のSF加算を行うイメージセンサ２のレイアウトの例を示す平面図である。
【図１６】第２のSF加算を行うイメージセンサ２のレイアウトの例を示す平面図である。
【図１７】第２のSF加算を行うイメージセンサ２のレイアウトの例を示す平面図である。
【図１８】第２のSF加算を行う画素アレイ部２１の第２の詳細構成例を示す図である。
【図１９】画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合の転送制御線TRG、及び、選択制御線SELの配線の例を示す図である。
【図２０】第２のSF加算を行う画素アレイ部２１の第３の詳細構成例を示す図である。
【発明を実施するための形態】
【００２１】
＜本技術を適用したディジタルカメラの一実施の形態＞
【００２２】
図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。
【００２３】
なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。
【００２４】
図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。
【００２５】
光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。
【００２６】
イメージセンサ２は、例えば、CMOSイメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。
【００２７】
メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。
【００２８】
信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。
【００２９】
出力部５は、信号処理部４からの画像データを出力する。
【００３０】
すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。
【００３１】
また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。
【００３２】
制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。
【００３３】
以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。
【００３４】
イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。
【００３５】
＜イメージセンサ２の構成例＞
【００３６】
図２は、図１のイメージセンサ２の構成例を示すブロック図である。
【００３７】
図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。
【００３８】
画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。
【００３９】
すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３、並びに、列制御部２４を有する。
【００４０】
画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素を有する２個以上の後述する画素部４１（図３）が少なくとも水平方向に配列されて構成される。すなわち、画素アレイ部２１は、例えば、２個以上の画素部４１が２次元に規則的に配列されて構成される。
【００４１】
画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素部４１から電気信号を読み出し、カラム処理部２３に供給する。
【００４２】
行制御部２２は、画素アレイ部２１の画素部４１（が有する画素）から電気信号の読み出すためのアクセス制御を行う。
【００４３】
カラム処理部２３は、画素アレイ部２１から供給される電気信号（電圧）のAD(Analog to Digital)変換等の処理を行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。
【００４４】
列制御部２４は、カラム処理部２３の処理によって得られた画素値を、カラムI/F部１２に供給（出力）するための制御である列制御を行う。
【００４５】
カラムI/F部１２は、ラインメモリを内蔵し、画素アクセス部１１（のカラム処理部２３）からの画素値を一時記憶することで、その画素値を受け取るインターフェースとして機能する。
【００４６】
信号処理部１３は、カラムI/F部１２に記憶された画素値を用いて、画素の並べ替えや、画素重心の補正、その他の必要な信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。
【００４７】
タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。
【００４８】
＜画素アクセス部１１の構成例＞
【００４９】
図３は、図２の画素アクセス部１１の基本的な構成例を示すブロック図である。
【００５０】
図２で説明したように、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３、並びに、列制御部２４を有する。
【００５１】
画素アレイ部２１は、２個以上の画素部４１が、例えば、２次元に規則的に配列されて構成される。
【００５２】
ここで、画素部４１は、光電変換によって電気信号を出力する複数の画素を有するが、詳細については、後述する。
【００５３】
また、図３では、画素アレイ部２１において、画素部４１は、行列状に配列されているが、画素部４１は、その他、例えば、偶数行の画素部４１が、奇数行の画素部４１に対して、画素部４１どうしの水平方向の間隔の1/2だけずれた位置になるように配列することができる。
【００５４】
画素アレイ部２１では、VSL４２が、列方向（上下方向）に配線されている。
【００５５】
ここで、画素アレイ部２１では、例えば、画素部４１の１列に対して、１本又は２本のVSL４２を配線することができる。また、画素アレイ部２１では、例えば、画素部４１の２列に対して、１本のVSL４２を配線することができる。さらに、画素アレイ部２１では、例えば、画素部４１の２列に対して、３本のVSL４２を配線することができる。
【００５６】
図３では、画素部４１の１列に対して、１本のVSL４２を配線した場合を図示してある。
【００５７】
VSL４２は、そのVSL４２に設けられた列の、各行の画素部４１に接続されている。
【００５８】
さらに、VSL４２の一端側としての、例えば、下側の端部は、カラム処理部２３に接続されている。画素部４１から読み出された電気信号は、VSL４２を介して、カラム処理部２３に供給される。
【００５９】
画素アレイ部２１では、画素部４１の各行に対して、行信号線４３が、行方向（左右方向）に配線されており、行制御部２２は、行信号線４３に制御信号を供給する（流す）ことで、各行の画素部４１に対するアクセス制御を行う。
【００６０】
カラム処理部２３は、DAC(Digital Analog Converter)５１と、1個以上のADC(AD Converter)５２とを有する。
【００６１】
DAC５１は、DA変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成し、ADC５２に供給する。
【００６２】
ADC５２は、VSL４２上の電気信号と、DAC５１から供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、電気信号のAD変換等を行う。
【００６３】
そして、ADC５２は、列制御部２４の制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。
【００６４】
ここで、VSL４２の本数（列数）をKで表すこととすると、ADC５２は、K本のVSL４２と同一のK個だけ設けることができる。この場合、K個のADC５２のうちのk番目（列目）(k=1,2,...,K)のADC５２は、k列目のVSL４２に接続され、したがって、k番目のADC５２では、k列目のVSL４２上の電気信号のAD変換等が行われる。
【００６５】
また、ADC５２は、K個のADC５２よりも少ない数だけ、すなわち、例えば、K/2個だけ設けることができる。この場合、K個のADC５２のうちのk番目(k=1,2,...,K/2)のADC５２は、2本のVSL４２に選択的に接続され、すなわち、例えば、2k-1列目のVSL４２と、2k列目のVSL４２とに選択的に接続され、その2本のVSL４２上の電気信号それぞれのAD変換等を、交互に（時分割で）行う。
【００６６】
＜画素部４１の構成例＞
【００６７】
図４は、図３の画素部４１の構成例を示す回路図である。
【００６８】
図４の画素部４１は、複数の画素としての、例えば、８個の画素を含む共有画素の構成を有している。
【００６９】
画素は、PD(Photo diode)６１とFET６２とを有し、光電変換を行い、その結果得られる電気信号（電荷）を出力する。
【００７０】
PD６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。
【００７１】
PD６１のアノードはグランド(ground)に接続され（接地され）、PD６１のカソードは、FET６２のソースに接続されている。
【００７２】
FET６２は、PD６１に蓄積された電荷を、PD６１からFD６７や６８に転送するためのトランジスタ(Tr)であり、以下、転送トランジスタ６２ともいう。
【００７３】
転送トランジスタ６２のソースは、PD６１のカソードに接続され、転送トランジスタ６２のドレインは、FD６７や６８を介して、FET６５のゲートに接続されている。
【００７４】
また、転送トランジスタ６２のゲートは、行制御線４３に接続されており、転送トランジスタ６２のゲートには、行制御線４３を介して、転送パルスTRG(#11,#12,#21,#22,#31,#32,#41,#42)が供給される。
【００７５】
ここで、画素部４１を構成する共有画素としての８個の画素は、例えば、２×４画素（横×縦）の構成に配列されていることとし、以下、その８個の画素のうちの、上からi行目の、左からj列目の画素を、画素#ijとも記載する。また、画素#ijに対する転送パルスTRGを、以下、転送パルスTRG#ijとも記載する。
【００７６】
なお、行制御部２２（図３）が、行制御線４３を介して、画素部４１を駆動（アクセス制御）するために、行制御線４３に流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。
【００７７】
画素部４１は、共有画素としての８個の画素の他、それらの画素で共有されるFET(Field Effect Transistor)６３，６４，６５、及び、６６、並びに、FD６７、及び、６８を有する。
【００７８】
FET６３及び６４は、FD６７及び６８に蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、それぞれを、リセットトランジスタ６３及び６４ともいう。
【００７９】
リセットトランジスタ６３及び６４のドレインは、電源VDDに接続されている。リセットトランジスタ６３のソースは、FD６７に接続され、リセットトランジスタ６４のソースは、FD６８に接続されている。
【００８０】
また、リセットトランジスタ６３及び６４のゲートは、行制御線４３に接続されており、リセットトランジスタ６３のゲートには、行制御線４３を介して、リセットパルスRSTが供給される。
【００８１】
FET６５は、FD６７及び６８の電圧をバッファリングするトランジスタであり、以下、増幅トランジスタ６５ともいう。
【００８２】
増幅トランジスタ６５のゲートは、FD６７及び６８に接続され、増幅トランジスタ６５のドレインは、電源VDDに接続されている。また、増幅トランジスタ６５のソースは、FET６６のドレインに接続されている。
【００８３】
FET６６は、VSL４２への電気信号（電圧）の出力を選択するためのFETであり、以下、選択トランジスタ６６ともいう。
【００８４】
選択トランジスタ６６のソースは、VSL４２に接続されている。
【００８５】
また、選択トランジスタ６６のゲートは、行制御線４３に接続されており、選択トランジスタ６６のゲートには、行制御線４３を介して、選択パルスSELが供給される。
【００８６】
ここで、画素部４１は、選択トランジスタ６６なしで構成することができる。
【００８７】
FD６７は、リセットトランジスタ６３のソースと増幅トランジスタ６５のゲートとの接続点に形成された容量として機能する領域である。FD６８は、リセットトランジスタ６４のソースと増幅トランジスタ６５のゲートとの接続点に形成された容量として機能する領域である。
【００８８】
FD６７及び６８では、そこに供給された電荷が、コンデンサの如く電圧に変換される。
【００８９】
図４では、FD６７は、４個の画素#11,#12,#21,#22で共有され、FD６８は、他の４個の画素#31,#32,#41,#42で共有されている。
【００９０】
なお、VSL４２には、画素部４１及びADC５２の他、電流源I（図３では、図示せず）が接続されており、この電流源Iと、増幅トランジスタ６５とは、SF(Source Follower)の回路を構成する。したがって、FD６７及び６８は、SFの回路を介して、ADC５２に接続される。
【００９１】
以上のように構成される画素部４１では、PD６１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択トランジスタ６６はオン状態であることとする。
【００９２】
PD６１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、行制御部２２（図３）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。
【００９３】
転送パルスTRGが一時的にHレベルになることにより、転送トランジスタ６２は、一時的に、オン状態になる。
【００９４】
転送トランジスタ６２がオン状態になると、PD６１に蓄積された電荷は、転送トランジスタ６２を介して、FD６７や６８に転送されて蓄積される。
【００９５】
行制御部２２は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットトランジスタ６３及び６４を、一時的に、オン状態にする。
【００９６】
リセットトランジスタ６３及び６４がオン状態になることにより、FD６７及び６８は、電源VDDに接続され、FD６７及び６８にある電荷は、電源VDDに掃き出されてリセットされる。
【００９７】
FD６７及び６８の電荷のリセット後、行制御部２２は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送トランジスタ６２は、一時的に、オン状態になる。
【００９８】
転送トランジスタ６２がオン状態になることにより、PD６１に蓄積された電荷は、転送トランジスタ６２を介して、リセット後のFD６７や６８に転送されて蓄積される。
【００９９】
そして、FD６７や６８に蓄積された電荷に対応する電圧（電位）が、増幅トランジスタ６５及び選択トランジスタ６６を介して、信号線電圧（電気信号）として、VSL４２上に出力される。
【０１００】
VSL４２に接続されているADC５２では、画素部４１のリセットが行われた直後の信号線電圧であるリセットレベルがAD変換される。
【０１０１】
さらに、ADC５２では、転送トランジスタ６２が一時的にオン状態になった後の信号線電圧（PD６１に蓄積され、FD６７に転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。
【０１０２】
そして、ADC５２では、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる電気信号が、画素値として、カラムI/F部１２（図２）に出力される。
【０１０３】
以上のようにして、画素部４１の画素から画素値が読み出される。
【０１０４】
画素アレイ部２１の各画素部４１が有する各画素から画素値を読み出す全画素読み出しを行う場合には、行制御部２２は、画素部４１が有する８個の画素について、例えば、転送トランジスタ６２を順番にオン状態にすることで、８個の画素から、順番に、信号を読み出す。
【０１０５】
なお、以下では、説明を簡単にするため、画素部４１（の画素）からの電気信号（以下、画素信号ともいう）の読み出しにおいて、CDSの説明は省略する。
【０１０６】
＜イメージセンサ２の構成例＞
【０１０７】
図５は、図１のイメージセンサ２の構成例を示す断面図である。
【０１０８】
イメージセンサ２は、例えば、複数の層（基板）が積層されて構成される。
【０１０９】
図５では、イメージセンサ２は、上から下方向に、基板支持材１０１、メタル／コンタクト層１０２、CS層１０３、Poly層１０４、Si層、OCCF(on chip color filter)１０６、及び、OCL(on chip lens)１０７が積層された積層構造になっている。
【０１１０】
イメージセンサ２は、例えば、裏面照射型のCMOSイメージセンサであり、基板支持材１０１は、それより下側の層を支持する。また、基板支持材１０１は、カラム処理部２３等の回路を含む。メタル／コンタクト層１０２は、配線を有する複数のメタル層D#i(I=1,2,...)、及び、下層のメタル層D#iと上層のメタル層D#i+1との配線を接続する１以上のコンタクト（ビア）層V#iを有し、メタル層D#iとコンタクト層V#iとが交互に積層されて構成される。
【０１１１】
CS層１０３は、Poly層１０２に形成された、転送トランジスタ６３及び６４等の、画素部４１を構成するFETのゲート等と、メタル／コンタクト層１０２の最下位層のメタル層D#1とを接続するコンタクト層である。
【０１１２】
Poly層１０４は、転送トランジスタ６３及び６４等の、画素部４１を構成するFETのゲートが形成された層であり、Si層１０５は、画素部４１を構成するPD６１やFD６７及び６８が形成された層である。
【０１１３】
OCCF１０６は、例えば、ベイヤ配列等の所定の配列のカラーフィルタであり、OCL１０７は、Si層１０５に形成された、画素部４１を構成するPD６１に、光を集光するレンズである。
【０１１４】
図６は、図５のイメージセンサ２を製造する製造方法を説明する図である。
【０１１５】
まず、図６のＡに示すように、メタル／コンタクト層１０２、CS層１０３、Poly層１０５、及び、Si層１０５が構成され、積層される。
【０１１６】
さらに、図６のＢに示すように、メタル／コンタクト層１０２の上層に、基板支持材１０１が形成される。
【０１１７】
そして、図６のＣに示すように、Si層１０５の下層に、OCCF１０６、及び、OCL１０７が形成され、イメージセンサ２が完成する。
【０１１８】
＜第１のSF加算＞
【０１１９】
図７は、第１のSF加算の例を説明する図である。
【０１２０】
すなわち、図７は、第１のSF加算を行う画素アレイ部２１の詳細構成例を示している。
【０１２１】
ここで、以下では、画素アレイ部２１において、２次元に配列された画素部４１のうちの、m行n列（上からm行目で、左からn列目）の画素部４１を、画素部４１ｍ，ｎとも記載する(m,n=1,2,...)。
【０１２２】
図７では、m行目の、奇数列である2n-1列目の画素部４１ｍ，２ｎ−１、及び、その次の行の画素部４１ｍ＋１，２ｎ−１、並びに、画素部４１ｍ，２ｎ−１及び４１ｍ＋１，２ｎ−１それぞれと同一行で、2n-1列に水平方向に隣接する右隣の偶数列である2n列目の画素部４１ｍ，２ｎ及び４１ｍ＋１，２ｎの４画素を、図示してある。
【０１２３】
また、以下では、イメージセンサ２のOCCF１０６の色の配列として、例えば、ベイヤ配列が採用されており、例えば、画素部４１を構成する共有画素としての８画素#11,#12,#21,#22,#31,#32,#41,#42のうちの、画素#11,#31は、R(red)の光を受光することとする。さらに、画素#12,#21,#32,#41は、G(green)の光を受光し、画素#22,#42は、B(blue)の光を受光することとする。
【０１２４】
また、以下では、画素部４１を構成する共有画素としての画素#ijのうちの、R，G，Bの光を受光する画素#ijを、それぞれ、画素#Rij，#Gij，#Bijとも記載する。
【０１２５】
さらに、以下では、画素部４１ｍ，ｎを構成する画素#Rij，#Gij，#Bijを、それぞれ、画素#Rijm,n，#Gijm,n，#Bijm,nとも記載する。
【０１２６】
図７の画素アレイ部２１では、画素部４１の１列に対して、２本のVSL４２が配線されている。
【０１２７】
以下では、n列の2本のVSLを、それぞれ、VSL４２Ａｎ及び４２Ｂｎとも記載する。
【０１２８】
例えば、2n-1列目のVSL４２Ａ２ｎ−１は、2n-1列目の、ある行mの画素部４１ｍ，２ｎ−１に接続され、2n-1列目のVSL４２Ｂ２ｎ−１は、2n-1列目の、次の行m+1の画素部４１ｍ＋１，２ｎ−１に接続されている。以下同様にして、2n-1列目のVSL４２Ａ２ｎ−１は、2n-1列目の画素部４１の、例えば、奇数行の画素部４１に接続され、2n-1列目のVSL４２Ｂ２ｎ−１は、2n-1列目の画素部４１の、例えば、偶数行の画素部４１に接続されている。
【０１２９】
さらに、図７では、2n-1列のVSL４２Ａ２ｎ−１と、その右隣の2n列のVSL４２Ａ２ｎとは、スイッチ１１１Ａ２ｎ−１を介して接続されており、2n-1列のVSL４２Ｂ２ｎ−１と、その右隣の2n列のVSL４２Ｂ２ｎとは、スイッチ１１１Ｂ２ｎ−１を介して接続されている。
【０１３０】
また、図７の画素アレイ部２１では、１列ごとに、ADC５２が設けられている。
【０１３１】
以下では、n列目のADC５２を、ADC５２ｎとも記載する。
【０１３２】
図７では、ADC５２ｎの入力側に、スイッチ１１３ｎが設けられており、そのため、例えば、2n-1列において、VSL４２Ａ２ｎ−１、及び、VSL４２Ｂ２ｎ−１は、スイッチ１１３２ｎ−１を介して、ADC５２２ｎ−１に接続される。
【０１３３】
ここで、スイッチ１１３２ｎ−１は、端子１１３Ａ２ｎ−１及び１１３Ｂ２ｎ−１を有し、スイッチ１１３２ｎ−１が端子１１３Ａ２ｎ−１を選択したときに、ADC５２２ｎ−１には、VSL４２Ａ２ｎ−１が接続され、スイッチ１１３２ｎ−１が端子１１３Ｂ２ｎ−１を選択したときに、ADC５２２ｎ−１には、VSL４２Ｂ２ｎ−１が接続される。
【０１３４】
以上のように構成される図７の画素アレイ部２１において、例えば、全画素読み出しが行われる場合には、スイッチ１１１Ａ２ｎ−１及び１１１Ｂ２ｎ−１がオフにされる。
【０１３５】
そして、m行目の画素部４１から信号を読み出すタイミングにおいては、スイッチ１１３２ｎ−１が端子１１３Ａ２ｎ−１を選択するとともに、スイッチ１１３２ｎが端子１１３Ａ２ｎを選択する。
【０１３６】
これにより、m行2n-1列の画素部４１ｍ，２ｎ−１の画素#ijで得られる画素信号は、VSL４２Ａ２ｎ−１及びスイッチ１１３２ｎ−１を介して、ADC５２２ｎ−１に供給される。また、m行2n列の画素部４１ｍ，２ｎの画素#ijで得られる画素信号は、VSL４２Ａ２ｎ及びスイッチ１１３２ｎを介して、ADC５２２ｎに供給される。
【０１３７】
一方、m+1行目の画素部４１から信号を読み出すタイミングにおいては、スイッチ１１３２ｎ−１が端子１１３Ｂ２ｎ−１を選択するとともに、スイッチ１１３２ｎが端子１１３Ｂ２ｎを選択する。
【０１３８】
これにより、m+1行2n-1列の画素部４１ｍ＋１，２ｎ−１の画素#ijで得られる画素信号は、VSL４２Ｂ２ｎ−１及びスイッチ１１３２ｎ−１を介して、ADC５２２ｎ−１に供給される。また、m+1行2n列の画素部４１ｍ＋１，２ｎの画素#ijで得られる画素信号は、VSL４２Ｂ２ｎ及びスイッチ１１３２ｎを介して、ADC５２２ｎに供給される。
【０１３９】
なお、全画素読み出しを行う場合には、画素部４１が有する８画素#ijについて、転送トランジスタ６２が順番にオンにされ、８個の画素#ijから、順番に、画素信号が読み出される。
【０１４０】
次に、図７の画素アレイ部２１において、例えば、垂直方向を1/2に間引く間引き読み出しである垂直1/2間引き読み出しが行われる場合には、画素部４１において、1行おきの垂直方向に並ぶ2個の画素の同一の色の画素信号の加算が、FD加算によって行われる。
【０１４１】
画素部４１において、2個の画素の画素信号のFD加算は、その2個の画素から、画素信号を、同時に読み出すことで行われる。
【０１４２】
ここで、例えば、画素部４１ｍ，２ｎ−１では、垂直1/2間引き読み出しのFD加算として、画素#R112n-1と#R312n-1との画素信号の加算、画素#G212n-1と#G412n-1との画素信号の加算、画素#G122n-1と#G322n-1との画素信号の加算、及び、画素#B222n-1と#B422n-1との画素信号の加算が行われる。
【０１４３】
例えば、画素#R112n-1と#R312n-1との画素信号の加算としてのFD加算は、その画素#R112n-1及び#R312n-1の転送トランジスタ６２が、同時にオンにされることで行われる。
【０１４４】
この場合、画素#R112n-1及び#R312n-1のPD６１に蓄積された電荷が、FD６７及び６８に転送されて蓄積され、その結果、そのFD６７及び６８から、増幅トランジスタ６５及び選択トランジスタ６６を介して、VSL４２Ａ２ｎ−１に出力される信号ADD(m,2n-1)は、画素#R112n-1及び#R312n-1のそれぞれから単独で読み出される画素信号を加算した加算信号となる。
【０１４５】
以上のように、FD（FD６７や６８）を利用して行われる画素信号（電荷）の加算が、FD加算である。
【０１４６】
垂直1/2間引き読み出しでは、スイッチ１１１Ａ２ｎ−１，１１１Ｂ２ｎ−１，１１３２ｎ−１、及び，１１３２ｎについては、全画素読み出しの場合と同様の（切り換え）制御が行われる。
【０１４７】
そして、画素部４１ｍ，２ｎ−１において、VSL４２Ａ２ｎ−１に出力される、FD加算によって得られる加算信号ADD(m,2n-1)は、全画素読み出しの場合と同様に、スイッチ１１３２ｎ−１を介して、ADC５２２ｎ−１に供給される。
【０１４８】
垂直1/2間引き読み出しでは、他の画素部４１でも、同様にして、FD加算が行われ、そのFD加算によって得られる加算信号が出力される。
【０１４９】
次に、図７の画素アレイ部２１において、例えば、水平方向及び垂直方向のそれぞれを1/2に間引く水平1/2垂直1/2間引き読み出しが行われる場合には、1行おきの2個の画素、及び、1列おきの2個の画素の同一の色の画素信号の加算が、FD加算とSF加算とによって行われる。
【０１５０】
すなわち、水平1/2垂直1/2間引き読み出しでは、垂直1/2間引き読み出しにおける場合と同様のFD加算が行われる。
【０１５１】
いま、例えば、Rの画素（Rを受光する画素）について、水平1/2垂直1/2間引き読み出しを行うこととすると、画素部４１ｍ，２ｎ−１では、画素#R112n-1と#R312n-1との画素信号のFD加算が行われ、画素部４１ｍ＋１，２ｎ−１では、画素#R112n-1と#R312n-1との画素信号のFD加算が行われる。
【０１５２】
さらに、画素部４１ｍ，２ｎでは、画素#R112nと#R312nとの画素信号のFD加算が行われ、画素部４１ｍ＋１，２ｎでは、画素#R112n-1と#R312n-1との画素信号のFD加算が行われる。
【０１５３】
いま、画素部４１ｍ，ｎでのFD加算の結果得られる加算信号をADD(m,n)と表すこととすると、画素部４１ｍ，２ｎ−１でのFD加算により得られる加算信号ADD(m,2n-1)は、画素部４１ｍ，２ｎ−１から、VSL４２Ａ２ｎ−１に出力される。また、画素部４１ｍ＋１，２ｎ−１でのFD加算により得られる加算信号ADD(m+1,2n-1)は、画素部４１ｍ＋１，２ｎ−１から、VSL４２Ｂ２ｎ−１に出力される。
【０１５４】
さらに、画素部４１ｍ，２ｎでのFD加算により得られる加算信号ADD(m,2n)は、画素部４１ｍ，２ｎから、VSL４２Ａ２ｎに出力される。また、画素部４１ｍ＋１，２ｎでのFD加算により得られる加算信号ADD(m+1,2n)は、画素部４１ｍ＋１，２ｎから、VSL４２Ｂ２ｎに出力される。
【０１５５】
水平1/2垂直1/2間引き読み出しでは、スイッチ１１１Ａ２ｎ−１及び１１１Ｂ２ｎ−１はオンにされる。さらに、スイッチ１１３２ｎ−１が端子１１３Ａ２ｎ−１を選択し、スイッチ１１３２ｎが端子１１３Ｂ２ｎを選択する。
【０１５６】
スイッチ１１１Ａ２ｎ−１がオンにされることにより、VSL４２Ａ２ｎ−１と４２Ａ２ｎとが接続され、その結果、VSL４２Ａ２ｎ−１に出力された、画素部４１ｍ，２ｎ−１の加算信号ADD(m,2n-1)と、VSL４２Ａ２ｎに出力された、画素部４１ｍ，２ｎの加算信号ADD(m,2n)とが、VSL４２Ａ２ｎ−１及び４２Ａ２ｎ上で加算されるSF加算が行われる。この、加算信号ADD(m,2n-1)とADD(m,2n)とのSF加算の結果得られる加算信号は、スイッチ１１３２ｎ−１を介して、ADC５２２ｎ−１に供給される。
【０１５７】
また、スイッチ１１１Ｂ２ｎ−１がオンにされることにより、VSL４２Ｂ２ｎ−１と４２Ｂ２ｎとが接続され、その結果、VSL４２Ｂ２ｎ−１に出力された、画素部４１ｍ＋１，２ｎ−１の加算信号ADD(m+1,2n-1)と、VSL４２Ｂ２ｎに出力された、画素部４１ｍ＋１，２ｎの加算信号ADD(m+1,2n)とが、VSL４２Ｂ２ｎ−１及び４２Ｂ２ｎ上で加算されるSF加算が行われる。この、加算信号ADD(m+1,2n-1)とADD(m+1,2n)とのSF加算の結果得られる加算信号は、スイッチ１１３２ｎを介して、ADC５２２ｎに供給される。
【０１５８】
ここで、図４で説明したように、VSL４２は、画素部４１の増幅トランジスタ６５と電流源I（図４）とに接続され、SFの回路を構成する。そこで、SFの回路を構成するVSL４２上で行われる、上述のような信号の加算を、SF加算という。
【０１５９】
また、上述のように、異なるVSL４２Ａ２ｎ−１と４２Ａ２ｎを、スイッチ１１３２ｎ−１を介して接続することにより行われるSF加算を、第１のSF加算ともいう。
【０１６０】
図８は、図７の画素アレイ部２１において、全画素読み出しと、垂直1/2間引き読み出しや水平1/2垂直1/2間引き読み出し等の間引き読み出しとを行う場合の転送制御線の配線の例を示す図である。
【０１６１】
ここで、転送パルスTRG#ijが流れる行制御線４３を、転送制御線TRG(#ij)とも記載する。
【０１６２】
また、転送制御線TRG(#ij)の中で、画素部４１のRの光を受光する画素#Rijの転送トランジスタ６２に接続される転送制御線TRG(#ij)を、転送制御線TRG(#Rij)とも記載する。同様に、Gの光を受光する画素#Gijの転送トランジスタ６２に接続される転送制御線TRG(#ij)を、転送制御線TRG(#Gij)とも記載し、Bの光を受光する画素#Bijの転送トランジスタ６２に接続される転送制御線TRG(#ij)を、転送制御線TRG(#Bij)とも記載する。
【０１６３】
さらに、以下では、画素部４１ｍ，ｎの選択トランジスタ６６を、選択トランジスタ６６ｎとも記載するとともに、選択パルスSELが流れる行制御線４３を、選択制御線SELとも記載する。
【０１６４】
図７の画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合には、あるm行の隣接する2列の画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎ−１に注目すると、図８に示すように、画素部４１を構成する共有画素の数に等しい8本の転送制御線TRG(#R11),TRG(#G12),TRG(#G21),TRG(#B22),TRG(#R31),TRG(#G32),TRG(#G41),TRG(#B42)が必要となる。
【０１６５】
転送制御線TRG(#R11)は画素#R11に、転送制御線TRG(#G12)は画素#G12に、転送制御線TRG(#G21)は画素#G21に、転送制御線TRG(#B22)は画素#B22に、転送制御線TRG(#R31)は画素#R31に、転送制御線TRG(#G32)は画素#G32に、転送制御線TRG(#G41)は画素#G41に、転送制御線TRG(#B42)は画素#B42に、それぞれ接続される。
【０１６６】
そして、全画素読み出しでは、画素部４１の８個の画素#R11,#G12,#G21,#B22,#R31,#G32,#G41,#B42の転送トランジスタ６２が、順番にオンにされ、これにより、画素信号が、順番に読み出される。
【０１６７】
一方、間引き読み出しでは、画素部４１の８個の画素のうちのFD加算の対象となる２個の画素の転送トランジスタ６２が、同時にオンにされる。例えば、画素#R11及び#R31それぞれの転送トランジスタ６２が、同時にオンにされる。これにより、画素#R11及び#R31の画素信号がFD加算され、そのFD加算の結果得られる加算信号が、VSL４２に出力される。
【０１６８】
例えば、画素部４１ｍ，２ｎ−１では、画素#R112n-1及び#R312n-1それぞれの転送トランジスタ６２が、同時にオンにされることで、画素#R112n-1及び#R312n-1の画素信号がFD加算され、そのFD加算の結果得られる加算信号が、選択トランジスタ６６２ｎ−１を介して、VSL４２Ａ２ｎ−１に出力される。
【０１６９】
ところで、イメージセンサ２での高速読み出しのために、間引き読み出しで間引く画素数を大にする場合には、画素信号の加算の対象とする画素の数が大になる。
【０１７０】
FD加算では、画素部４１のFD６７や６８に、電気的に接続している画素だけがFD加算の対象となるため、画素信号の加算の対象とする画素の数を大にするには、画素部４１を構成する（共有）画素の数を大にする必要がある。
【０１７１】
画素部４１を構成する画素の数を大にする場合、離れた位置の画素をFD６７や６８に接続するFD配線が長くなることや、FDの個数が増加することに起因して、画素部４１におけるFD全体の容量が大になる。
【０１７２】
いま、FDから得られる電圧をVと、FDの容量をCと、FDに蓄積された電荷をQと、それぞれ表すこととすると、式Q=CVの関係から、FDの容量Cが大である場合には、FDから取り出すことができる電圧（振幅）Vが小になり、PD６１で得られた電荷Qを電圧Vに変換する変換効率が低下する。
【０１７３】
また、図７で説明した第１のSF加算では、異なる列の画素部４１それぞれの画素信号どうしの加算、すなわち、2n-1列の画素部４１ｍ，２ｎ−１の画素信号と、その画素部４１ｍ，２ｎ−１に水平方向に隣接する2n列の画素部４１ｍ，２ｎの画素信号との加算を行うことができる。
【０１７４】
しかしながら、第１のSF加算では、間引き読み出しのために、例えば、2n-1列のVSL４２Ａ２ｎ−１と、2n列のVSL４２Ａ２ｎ−１とを接続するスイッチ１１１Ａ２ｎ−１（となるトランジスタ）が必要になる。
【０１７５】
また、2n-1列のVSL４２Ａ２ｎ−１と、2n列のVSL４２Ａ２ｎ−１とを接続するスイッチ１１１Ａ２ｎ−１は、VSL４２の配線の妨げ等とならないように、VSL４２の端部付近、すなわち、例えば、VSL４２の、ADC５２が接続されている方の端部付近に設ける必要がある。
【０１７６】
第１のSF加算では、2n-1列の画素部４１ｍ，２ｎ−１の画素信号と、2n列の画素部４１ｍ，２ｎの画素信号との加算が、2n-1列のVSL４２Ａ２ｎ−１と、2n列のVSL４２Ａ２ｎとの接続点、すなわち、VSL４２Ａ２ｎ−１及び４２Ａ２ｎの端部付近に設けられたスイッチ１１１Ａ２ｎ−１で行われる。
【０１７７】
そのため、VSL４２Ａ２ｎ−１やVSL４２Ａ２ｎの配線抵抗によって、画素部４１ｍ，２ｎ−１や画素部４１ｍ，２ｎの画素信号が変動し、第１のSF加算によって得られる加算信号の精度が悪くなることがある。
【０１７８】
そこで、画素アレイ部２１では、第２のSF加算を行うことができる。
【０１７９】
＜第２のSF加算を行う画素アレイ部２１の第１の詳細構成例＞
【０１８０】
図９は、第２のSF加算の例を説明する図である。
【０１８１】
すなわち、図９は、第２のSF加算を行う画素アレイ部２１の第１の詳細構成例を示している。
【０１８２】
図９では、m行目の、奇数列である2n-1列目の画素部４１ｍ，２ｎ−１、及び、その次の列の画素部４１ｍ，２ｎの２画素を、図示してある。
【０１８３】
図９の画素アレイ部２１では、画素部４１の２列に対して、１本のVSL４２が配線されている。
【０１８４】
以下では、2n-1列目の画素部４１ｍ，２ｎ−１と、2n列目の画素部４１ｍ，２ｎとの２列に対して配線されている１本のVSLを、VSL４２’２ｎ−１とも記載する。
【０１８５】
2n-1列目の画素部４１ｍ，２ｎ−１と、その画素部４１ｍ，２ｎ−１に水平方向に隣接する右隣の2n列目の画素部４１ｍ，２ｎとは、VSL４２’２ｎ−１に接続され、VSL４２’２ｎ−１を、いわば共有する。そこで、以下では、VSL４２’２ｎ−１を、共有VSLともいう。
【０１８６】
2n-1列目の画素部４１ｍ，２ｎ−１は、その画素部４１ｍ，２ｎ−１が有する選択トランジスタ６６２ｎ−１を介して、共有VSLであるVSL４２’２ｎ−１に接続される。
【０１８７】
同様に、2n列目の画素部４１ｍ，２ｎは、その画素部４１ｍ，２ｎが有する選択トランジスタ６６２ｎを介して、共有VSLであるVSL４２’２ｎ−１に接続される。
【０１８８】
以上のように、図９の画素アレイ部２１では、画素部４１の２列に対して、１本のVSL４２が配線されるので、VSL４２の本数は、画素部４１の列数の1/2になる。
【０１８９】
図９では、1本のVSL４２に対して、1個のADC５２が設けられている。共有VSLであるVSL４２’２ｎ−１は、ADC５２２ｎ−１に接続されている。
【０１９０】
以上のように構成される図９の画素アレイ部２１において、例えば、全画素読み出しが行われる場合には、奇数列と偶数列とのうちの、例えば、奇数列である2n-1列目の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオンにされるとともに、偶数列である2n列目の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオフにされる。
【０１９１】
これにより、VSL４２’２ｎ−１を共有している画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎのうちの、画素部４１ｍ，２ｎ−１がVSL４２’２ｎ−１に接続される。
【０１９２】
そして、画素部４１ｍ，２ｎ−１が有する８画素#ijについて、転送トランジスタ６２が順番にオンにされ、８個の画素#ijから、順番に、画素信号が読み出される。この画素信号は、画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１、及び、VSL４２’２ｎ−１を介して、ADC５２２ｎ−１に供給される。
【０１９３】
その後、奇数列である2n-1列目の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオフにされるとともに、偶数列である2n列目の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオンにされる。
【０１９４】
これにより、VSL４２’２ｎ−１を共有している画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎのうちの、画素部４１ｍ，２ｎがVSL４２’２ｎ−１に接続される。
【０１９５】
そして、画素部４１ｍ，２ｎが有する８画素#ijについて、転送トランジスタ６２が順番にオンにされ、８個の画素#ijから、順番に、画素信号が読み出される。この画素信号は、画素部４１ｍ，２ｎの選択トランジスタ６６２ｎ、及び、VSL４２’２ｎ−１を介して、ADC５２２ｎ−１に供給される。
【０１９６】
以上のように、画素部４１ｍ，２ｎ−１からVSL４２’２ｎ−１への画素信号の出力と、画素部４１ｍ，２ｎからVSL４２’２ｎ−１への画素信号の出力とは、交互に、時分割で行われる。
【０１９７】
次に、図９の画素アレイ部２１において、例えば、垂直方向を1/2に間引く間引き読み出しである垂直1/2間引き読み出しが行われる場合には、画素部４１において、1行おきの2個の画素の同一の色の画素信号の加算が、FD加算によって行われる。
【０１９８】
画素部４１において、2個の画素の画素信号のFD加算は、図７の場合と同様に、画素部４１を構成する2個の画素から、画素信号を、同時に読み出すことで行われる。
【０１９９】
なお、垂直1/2間引き読み出しでは、奇数列の画素部４１ｍ，２ｎ−１から、FD加算の結果得られる加算信号ADD(m,2n-1)としての画素信号をVSL４２’２ｎ−１に出力することと、偶数列の画素部４１ｍ，２ｎから、FD加算の結果得られる加算信号ADD(m,2n)としての画素信号をVSL４２’２ｎ−１に出力することとは、全画素読み出しの場合と同様に時分割で行われる。
【０２００】
そして、画素部４１ｍ，２ｎ−１から、FD加算の結果得られる加算信号ADD(m,2n-1)としての画素信号をVSL４２’２ｎ−１に出力する場合には、画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオンにされるとともに、画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオフにされる。
【０２０１】
一方、画素部４１ｍ，２ｎから、FD加算の結果得られる加算信号ADD(m,2n)としての画素信号をVSL４２’２ｎ−１に出力する場合には、画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオフにされるとともに、画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオンにされる。
【０２０２】
次に、図９の画素アレイ部２１において、例えば、水平1/2垂直1/2間引き読み出しが行われる場合には、1行おきの2個の画素、及び、1列おきの2個の画素の同一の色の画素信号の加算が、FD加算とSF加算とによって行われる。
【０２０３】
すなわち、水平1/2垂直1/2間引き読み出しでは、垂直1/2間引き読み出しにおける場合と同様のFD加算が行われる。
【０２０４】
いま、例えば、Rの画素（Rを受光する画素）について、水平1/2垂直1/2間引き読み出しを行うこととすると、画素部４１ｍ，２ｎ−１では、画素#R112n-1と#R312n-1との画素信号のFD加算が行われ、そのFD加算により得られる加算信号ADD(m,2n-1)が出力される。また、画素部４１ｍ，２ｎでは、画素#R112nと#R312nとの画素信号のFD加算が行われ、そのFD加算により得られる加算信号ADD(m,2n)が出力される。
【０２０５】
そして、画素部４１ｍ，２ｎ−１が出力する加算信号ADD(m,2n-1)としての画素信号と、その画素部４１ｍ，２ｎ−１の右隣の画素部４１ｍ，２ｎが出力する加算信号ADD(m,2n)としての画素信号とのSF加算が、それらの画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎが共有する共有VSLであるVSL４２’２ｎ−１で行われ、そのSF加算の結果が、ADC５２２ｎ−１に供給される。
【０２０６】
すなわち、図９の画素アレイ部２１において、SF加算が行われる場合には、共有VSLであるVSL４２’２ｎ−１を共有する奇数列の画素部４１ｍ，２ｎ−１、及び、偶数列の画素部４１ｍ，２ｎにおいて、選択トランジスタ６６２ｎ−１、及び、６６２ｎが、いずれもオンにされる。
【０２０７】
これにより、奇数列の画素部４１ｍ，２ｎ−１、及び、偶数列の画素部４１ｍ，２ｎは、いずれも、共有VSLであるVSL４２’２ｎ−１に接続され、その結果、画素部４１ｍ，２ｎ−１が出力する加算信号ADD(m,2n-1)としての画素信号と、画素部４１ｍ，２ｎが出力する加算信号ADD(m,2n)としての画素信号とを、共有VSLであるVSL４２’２ｎ−１で加算するSF加算が行われる。このSF加算により得られる加算信号は、VSL４２’２ｎ−１に接続されているADC５２２ｎ−１に供給される。
【０２０８】
ここで、上述のように、水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎが出力する画素信号を、それらの画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎが共有する共有VSLであるVSL４２’２ｎ−１で加算するSF加算を、第２のSF加算ともいう。
【０２０９】
図１０は、図９の画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合の転送制御線TRG、及び、選択制御線SELの配線の例を示す図である。
【０２１０】
図９の画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合には、VSL４２’２ｎ−１を共有する奇数列の画素部４１ｍ，２ｎ−１、及び、偶数列の画素部４１ｍ，２ｎに注目すると、図１０に示すように、画素部４１を構成する共有画素の2倍の数に等しい16本の転送制御線TRG(#R112n-1),TRG(#G122n-1),TRG(#G212n-1),TRG(#B222n-1),TRG(#R312n-1),TRG(#G322n-1),TRG(#G412n-1),TRG(#B422n-1),TRG(#R112n),TRG(#G122n),TRG(#G212n),TRG(#B222n),TRG(#R312n),TRG(#G322n),TRG(#G412n),TRG(#B422n)が必要となる。
【０２１１】
転送制御線TRG(#R112n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#R112n-1に、転送制御線TRG(#G122n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#G122n-1に、転送制御線TRG(#G212n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#G212n-1に、転送制御線TRG(#B222n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#B222n-1に、転送制御線TRG(#R312n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#R312n-1に、転送制御線TRG(#G322n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#G322n-1に、転送制御線TRG(#G412n-1)は奇数列の画素部４１ｍ，２ｎ−１の画素#G412n-1に、転送制御線TRG(#B42)は奇数列の画素部４１ｍ，２ｎ−１の画素#B422n-1に、それぞれ接続される。
【０２１２】
転送制御線TRG(#R112n)は偶数列の画素部４１ｍ，２ｎの画素#R112nに、転送制御線TRG(#G122n)は偶数列の画素部４１ｍ，２ｎの画素#G122nに、転送制御線TRG(#G212n)は偶数列の画素部４１ｍ，２ｎの画素#G212nに、転送制御線TRG(#B222n)は偶数列の画素部４１ｍ，２ｎの画素#B222nに、転送制御線TRG(#R312n)は偶数列の画素部４１ｍ，２ｎの画素#R312nに、転送制御線TRG(#G322n)は偶数列の画素部４１ｍ，２ｎの画素#G322nに、転送制御線TRG(#G412n)は偶数列の画素部４１ｍ，２ｎの画素#G412nに、転送制御線TRG(#B42)は偶数列の画素部４１ｍ，２ｎの画素#B422nに、それぞれ接続される。
【０２１３】
また、図９の画素アレイ部２１では、奇数列の画素部４１ｍ，２ｎ−１、及び、偶数列の画素部４１ｍ，２ｎに注目すると、図１０に示すように、２本の選択制御線SEL2n-1及びSEL2nが必要となる。
【０２１４】
選択制御線SEL2n-1は、奇数列の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１に接続され、選択制御線SEL2nは、偶数列の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎに接続される。
【０２１５】
図９の画素アレイ部２１において、全画素読み出しを行う場合には、奇数列及び偶数列のうちの、例えば、奇数列の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオンにされるとともに、偶数列の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオフにされる。
【０２１６】
そして、奇数列の画素部４１ｍ，２ｎ−１の８個の画素#R112n-,#G122n-1,#G212n-1,#B222n-1,#R312n-1,#G322n-1,#G412n-1,#B422n-1の転送トランジスタ６２が、順番にオンにされ、これにより、画素信号が、順番に読み出される。
【０２１７】
いまの場合、選択トランジスタ６６２ｎ−１がオンで、選択トランジスタ６６２ｎがオフになっているので、画素部４１ｍ，２ｎ−１の８個の画素#R112n-1,#G122n-1,#G212n-1,#B222n-1,#R312n-1,#G322n-1,#G412n-1,#B422n-1から読み出された画素信号は、選択トランジスタ６６２ｎ−１を介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２１８】
その後、奇数列の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１がオフにされるとともに、偶数列の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎがオンにされる。
【０２１９】
そして、偶数列の画素部４１ｍ，２ｎの８個の画素#R112n,#G122n,#G212n,#B222n,#R312n,#G322n,#G412n,#B422nの転送トランジスタ６２が、順番にオンにされ、これにより、画素信号が、順番に読み出される。
【０２２０】
いまの場合、選択トランジスタ６６２ｎ−１がオフで、選択トランジスタ６６２ｎがオンになっているので、画素部４１ｍ，２ｎの８個の画素#R112n,#G122n,#G212n,#B222n,#R312n,#G322n,#G412n,#B422nから読み出された画素信号は、選択トランジスタ６６２ｎを介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２２１】
一方、第２のSF加算を伴う間引き読み出しでは、奇数列の画素部４１ｍ，２ｎ−１の選択トランジスタ６６２ｎ−１と、偶数列の画素部４１ｍ，２ｎの選択トランジスタ６６２ｎとの両方が、オンにされる。
【０２２２】
さらに、画素部４１の８個の画素のうちのFD加算の対象となる２個の画素の転送トランジスタ６２が、同時にオンにされる。例えば、画素#R11及び#R31それぞれの転送トランジスタ６２が、同時にオンにされる。これにより、画素#R11及び#R31の画素信号がFD加算される。
【０２２３】
例えば、奇数列の画素部４１ｍ，２ｎ−１では、画素#R112n-1及び#R312n-1それぞれの転送トランジスタ６２が、同時にオンにされることで、画素#R112n-1及び#R312n-1の画素信号がFD加算され、そのFD加算の結果得られる加算信号が、選択トランジスタ６６２ｎ−１を介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２２４】
また、例えば、偶数列の画素部４１ｍ，２ｎでは、画素#R112n及び#R312nそれぞれの転送トランジスタ６２が、同時にオンにされることで、画素#R112n及び#R312nの画素信号がFD加算され、そのFD加算の結果得られる加算信号が、選択トランジスタ６６２ｎを介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２２５】
以上のように、奇数列の画素部４１ｍ，２ｎ−１から、画素#R112n-1及び#R312n-1の画素信号をFD加算した加算信号が、VSL４２’２ｎ−１に出力されるとともに、偶数列の画素部４１ｍ，２ｎから、画素#R112n及び#R312nの画素信号をFD加算した加算信号が、VSL４２’２ｎ−１に出力されることで、共有VSLであるVSL４２’２ｎ−１では、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれから出力された画素信号（加算信号）どうしのSF加算が行われる。
【０２２６】
図９の画素アレイ部２１では、上述のように、奇数列の画素部４１ｍ，２ｎ−１と、その画素部４１ｍ，２ｎ−１に水平方向に隣接する偶数列の画素部４１ｍ，２ｎとで、1本のVSL４２’２ｎ−１を共有し、そのVSL４２’２ｎ−１で、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎがそれぞれ出力する画素信号の加算である第２のSF加算を行うので、第１のSF加算を行う場合に比較して、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎがそれぞれ出力する画素信号の加算を、適切に行うことができる。
【０２２７】
すなわち、第２のSF加算によれば、画素部４１を構成する画素を増加せずに、水平方向に隣接する画素部４１の画素を対象として、画素信号の加算を行うことができるので、画素部４１を構成する（共有）画素の数を大にすることにより、画素信号の加算の対象とする画素の数を大にする場合に比較して、電荷Qを電圧Vに変換する変換効率を低下させずに、画素信号の加算の対象とする画素の数を大にした、画素信号の加算を行うことができる。
【０２２８】
また、第２のSF加算によれば、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれから出力される画素信号（加算信号）どうしの加算が、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎの近く、すなわち、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎと、共有VSLであるVSL４２’２ｎ−１との接続点で行われるので、第２のSF加算の加算結果が、第１のSF加算のように、VSL４２の配線抵抗の影響を受けて、精度が劣化することを抑制することができる。
【０２２９】
さらに、第２のSF加算を行う図９の画素アレイ部２１では、画素部４１の列数の1/2という少ない本数のVSL４２で、全画素読み出し、及び、間引き読み出しの両方を行うことができる。
【０２３０】
図１１は、図９の画素アレイ部２１で行われる第２のSF加算の処理の例を説明するフローチャートである。
【０２３１】
ステップＳ１１において、共有VSLである各VSL４２’２ｎ−１について、そのVSL４２’２ｎ−１を共有している、水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれの選択トランジスタ６６２ｎ−１及び６６２ｎの両方が、オンにされる。
【０２３２】
これにより、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎの両方が、共有VSLであるVSL４２’２ｎ−１に、電気的に接続される。
【０２３３】
ステップＳ１２において、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれの同一位置の画素の転送トランジスタ６２がオンにされる。
【０２３４】
例えば、画素部４１ｍ，２ｎ−１の画素#R112n-1、及び、画素部４１ｍ，２ｎの画素#R112nの転送トランジスタ６２がオンにされる。
【０２３５】
この場合、画素部４１ｍ，２ｎ−１の画素#R112n-1の画素信号が、選択トランジスタ６６２ｎ−１を介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２３６】
さらに、画素部４１ｍ，２ｎの画素#R112nの画素信号が、選択トランジスタ６６２ｎを介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２３７】
その結果、共有VSLであるVSL４２’２ｎ−１では、画素部４１ｍ，２ｎ−１の画素#R112n-1の画素信号と、画素部４１ｍ，２ｎの画素#R112nの画素信号とを加算する第２のSF加算が行われる。
【０２３８】
あるいは、ステップＳ１２では、例えば、画素部４１ｍ，２ｎ−１の画素#R112n-1及び#R312n-1それぞれの転送トランジスタ６２が、同時にオンにされるとともに、画素部４１ｍ，２ｎの画素#R112n及び#R312nそれぞれの転送トランジスタ６２が、同時にオンにされる。
【０２３９】
この場合、画素部４１ｍ，２ｎ−１では、画素#R112n-1及び#R312n-1の画素信号がFD加算され、そのFD加算の結果得られる加算信号が、選択トランジスタ６６２ｎ−１を介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２４０】
同様に、画素部４１ｍ，２ｎでは、画素#R112n及び#R312nの画素信号がFD加算され、そのFD加算の結果得られる加算信号が、選択トランジスタ６６２ｎを介して、共有VSLであるVSL４２’２ｎ−１に出力される。
【０２４１】
その結果、共有VSLであるVSL４２’２ｎ−１では、画素部４１ｍ，２ｎ−１の画素#R112n-1及び#R312n-1の画素信号をFD加算した加算信号と、画素部４１ｍ，２ｎの画素#R112n及び#R312nの画素信号をFD加算した加算信号とを加算する第２のSF加算が行われる。
【０２４２】
＜VSLの共有の方法＞
【０２４３】
図１２は、水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の第１の共有方法を説明する図である。
【０２４４】
すなわち、図１２は、第１の共有方法により、VSL４２’２ｎ−１を、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎで共有する場合のイメージセンサ２の詳細構成例を示す断面図である。
【０２４５】
なお、図中、図５の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２４６】
図１２においては、図５に示した基板支持層１０１ないしOCL１０７のうちの、メタル／コンタクト層１０２ないしSi層１０５を図示してある。
【０２４７】
水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の共有は、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれの選択トランジスタ６６２ｎ−１及び６６２ｎの拡散層どうしを配線１３１で接続し、その配線１３１を、VSL４２’２ｎ−１に接続することで行うことができる。
【０２４８】
すなわち、図１２において、Si層１０５には、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのドレインと、ソースとしての拡散層とが形成され、Poly層１０４には、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのゲートが形成されている。
【０２４９】
さらに、図１２では、メタル／コンタクト層１０２において、VSL４２’２ｎ−１と配線１３１とが形成されており、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのソースとしての拡散層が、配線１３１に接続されている。
【０２５０】
そして、配線１３１は、VSL４２’２ｎ−１に接続されており、これにより、選択トランジスタ６６２ｎ−１を有する画素部４１ｍ，２ｎ−１と、選択トランジスタ６６２ｎを有する画素部４１ｍ，２ｎとが、いずれも、VSL４２’２ｎ−１に接続されている（VSL４２’２ｎ−１を共有している）。
【０２５１】
図１３は、水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の第２の共有方法を説明する図である。
【０２５２】
すなわち、図１３は、第２の共有方法により、VSL４２’２ｎ−１を、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎで共有する場合のイメージセンサ２の詳細構成例を示す断面図である。
【０２５３】
なお、図中、図５又は図１２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２５４】
図１３においては、図１２と同様に、図５に示した基板支持層１０１ないしOCL１０７のうちの、メタル／コンタクト層１０２ないしSi層１０５を図示してある。
【０２５５】
水平方向に隣接する画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の共有は、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれの選択トランジスタ６６２ｎ−１及び６６２ｎのソースとしての拡散層を、１の拡散層で共用し、その拡散層を、VSL４２’２ｎ−１に接続することで行うことができる。
【０２５６】
すなわち、図１３において、Si層１０５には、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのドレインと、ソースとしての拡散層とが形成され、Poly層１０４には、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのゲートが形成されている。
【０２５７】
但し、図１３では、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのソースとしての拡散層は、１の拡散層で共用する形に形成されている。
【０２５８】
そして、図１３では、メタル／コンタクト層１０２において、VSL４２’２ｎ−１が形成されており、選択トランジスタ６６２ｎ−１及び６６２ｎそれぞれのソースとして共用されている１の拡散層が、VSL４２’２ｎ−１に接続されている。
【０２５９】
これにより、選択トランジスタ６６２ｎ−１を有する画素部４１ｍ，２ｎ−１と、選択トランジスタ６６２ｎを有する画素部４１ｍ，２ｎとが、いずれも、VSL４２’２ｎ−１に接続されている（VSL４２’２ｎ−１を共有している）。
【０２６０】
画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎによるVSL４２’２ｎ−１の共有の方法としては、図１２の第１の共有方法、及び、図１３の第２の共有方法のいずれを採用してもよい。
【０２６１】
なお、第２の共有方法では、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎそれぞれの選択トランジスタ６６２ｎ−１及び６６２ｎの拡散層を、１の拡散層で共用するので、共用しない場合に比較して、VSL４２’２ｎ−１にぶら下がる容量が小になり、イメージセンサ２の高速化を図ることができる。
【０２６２】
＜イメージセンサ２のレイアウト＞
【０２６３】
図１４、図１５、図１６、及び、図１７は、第２のSF加算を行うイメージセンサ２のレイアウトの例を示す平面図である。
【０２６４】
なお、図１４ないし図１７は、画素部４１が、２×４画素の共有画素を有する場合のレイアウトの例を示している。
【０２６５】
図１４は、Poly層１０４、CS層１０３、及び、メタル／コンタクト層１０２のD#1層のレイアウトの例を示している。
【０２６６】
図１５は、Poly層１０４、CS層１０３、並びに、メタル／コンタクト層１０２のメタル層D#2、コンタクト層V#2、及び、メタル層D#3のレイアウトの例を示している。
【０２６７】
図１６は、Poly層１０４、並びに、メタル／コンタクト層１０２のメタル層D#2、コンタクト層V#3、及び、メタル層D#3のレイアウトの例を示している。
【０２６８】
図１７は、Poly層１０４、並びに、メタル／コンタクト層１０２のメタル層D#3、コンタクト層V#4、及び、メタル層D#4のレイアウトの例を示している。
【０２６９】
図１４ないし図１７において、ドットを付した部分は、Poly層１０４に形成された画素部４１を構成するトランジスタ(FET)のゲートを表す。特に、ドットを付した略三角形が4個集まっている部分の略三角形の部分は、２×４画素の共有画素のうちの4個の共有画素のそれぞれの転送トランジスタ６２（のゲート）を表す。
【０２７０】
ドットを付した略三角形が4個集まっている部分の、縦（垂直）方向に2個分が、1個の画素部４１を構成する２×４画素の共有画素（の転送トランジスタ６２）に相当する。
【０２７１】
また、図１４ないし図１７において、右上がりの斜線を付した部分は、メタルの配線を表す。
【０２７２】
さらに、図１４ないし図１７において、小さな略正方形の部分は、CS層１０３のコンタクト又は、メタル／コンタクト層１０２のコンタクトを表す。
【０２７３】
また、図１４ないし図１７において、"VDD"は、電源（の配線）を表す。
【０２７４】
"RST1"及び"RST2"は、それぞれ、リセットトランジスタ６３及び６４（のゲート）に、リセットパルスRSTを供給するコンタクト又は配線を表し、"FD"は、FD６７又は６８を表す。
【０２７５】
"SEL"は、選択トランジスタ６６２ｎ−１又は６６２ｎ（のゲート）を表し、"SEL1"及び"SEL2"は、それぞれ、選択トランジスタ６６２ｎ−１及び６６２ｎ（のゲート）に、選択パルスSELを供給するコンタクト又は配線を表す。
【０２７６】
"Amp"は、増幅トランジスタ６５（のゲート）を表し、"VSS"は、GND(Ground)の配線を表す。
【０２７７】
"TRG1"ないし"TRG16"は、図１０に示した、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎ−１の合計で16画素の共有画素の転送トランジスタ６２（のゲート）に、転送パルスTRGを供給する配線を表す。
【０２７８】
すなわち、"TRG1"は、画素部４１ｍ，２ｎ−１の第4行第1列の画素#G412n-1に、転送パルスTRGを供給する転送制御線TRG(#G412n-1)（行制御線４３）を表し、"TRG2"は、画素部４１ｍ，２ｎ−１の第4行第2列の画素#B422n-1に、転送パルスTRGを供給する転送制御線TRG(#B422n-1)を表す。
【０２７９】
"TRG3"は、画素部４１ｍ，２ｎ−１の第3行第1列の画素#R312n-1に、転送パルスTRGを供給する転送制御線TRG(#R312n-1)を表し、"TRG4"は、画素部４１ｍ，２ｎ−１の第3行第2列の画素#G322n-1に、転送パルスTRGを供給する転送制御線TRG(#G322n-1)を表す。
【０２８０】
"TRG5"は、画素部４１ｍ，２ｎ−１の第2行第1列の画素#G212n-1に、転送パルスTRGを供給する転送制御線TRG(#G212n-1)を表し、"TRG6"は、画素部４１ｍ，２ｎ−１の第2行第2列の画素#B222n-1に、転送パルスTRGを供給する転送制御線TRG(#B222n-1)を表す。
【０２８１】
"TRG7"は、画素部４１ｍ，２ｎ−１の第1行第1列の画素#R112n-1に、転送パルスTRGを供給する転送制御線TRG(#R112n-1)を表し、"TRG8"は、画素部４１ｍ，２ｎ−１の第1行第2列の画素#B222n-1に、転送パルスTRGを供給する転送制御線TRG(#G122n-1)を表す。
【０２８２】
"TRG9"は、画素部４１ｍ，２ｎの第4行第1列の画素#G412nに、転送パルスTRGを供給する転送制御線TRG(#G412n)（行制御線４３）を表し、"TRG10"は、画素部４１ｍ，２ｎの第4行第2列の画素#B422nに、転送パルスTRGを供給する転送制御線TRG(#B422n)を表す。
【０２８３】
"TRG11"は、画素部４１ｍ，２ｎの第3行第1列の画素#R312nに、転送パルスTRGを供給する転送制御線TRG(#R312n)を表し、"TRG12"は、画素部４１ｍ，２ｎの第3行第2列の画素#G322nに、転送パルスTRGを供給する転送制御線TRG(#G322n)を表す。
【０２８４】
"TRG13"は、画素部４１ｍ，２ｎの第2行第1列の画素#G212nに、転送パルスTRGを供給する転送制御線TRG(#G212n)を表し、"TRG14"は、画素部４１ｍ，２ｎの第2行第2列の画素#B222nに、転送パルスTRGを供給する転送制御線TRG(#B222n)を表す。
【０２８５】
"TRG15"は、画素部４１ｍ，２ｎの第1行第1列の画素#R112nに、転送パルスTRGを供給する転送制御線TRG(#R112n)を表し、"TRG16"は、画素部４１ｍ，２ｎの第1行第2列の画素#B222nに、転送パルスTRGを供給する転送制御線TRG(#G122n)を表す。
【０２８６】
図１４ないし図１７において、配線"TRG1"ないし"TRG16"は、１画素の縦方向の幅に対して、4本配線されている。例えば、配線"TRG1"，"TRG2"，"TRG9"、及び、"TRG10"の4本の配線は、2×4画素の共有画素の4行目の画素の位置に形成されている。
【０２８７】
なお、図１４ないし図１７では、配線"TRG1"ないし"TRG16"のうちの、配線"TRG2"，"TRG4"，"TRG6"，"TRG8"，"TRG10"，"TRG12"，"TRG14"、及び、"TRG16"の8本は、メタル／コンタクト層１０２のメタル層D#2に配線されている。そして、残りの配線"TRG1"，"TRG3"，"TRG5"，"TRG7"，"TRG9"，"TRG11"，"TRG13"、及び、"TRG15"の8本は、メタル／コンタクト層１０２のメタル層D#3に配線されている。
【０２８８】
＜第２のSF加算を行う画素アレイ部２１の第２の詳細構成例＞
【０２８９】
図１８は、第２のSF加算を行う画素アレイ部２１の第２の詳細構成例を示す図である。
【０２９０】
なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０２９１】
図１８では、図９と同様に、m行目の、奇数列である2n-1列目の画素部４１ｍ，２ｎ−１、及び、その次の列の画素部４１ｍ，２ｎの２画素を、図示してある。
【０２９２】
図１８の画素アレイ部２１では、画素部４１の２列に対して、３本のVSL４２が配線されている。
【０２９３】
すなわち、図１８では、2n-1列目の画素部４１ｍ，２ｎ−１と、2n列目の画素部４１ｍ，２ｎとの２列に対して、共有VSLであるVSL４２’２ｎ−１の他、全画素読み出し用のVSLであるVSL４２２ｎ−１及び４２２ｎが設けられている。
【０２９４】
共有VSLであるVSL４２’２ｎ−１は、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎの両方に接続されるが、全画素読み出し用のVSLであるVSL４２２ｎ−１は、画素部４１ｍ，２ｎ−１に接続され、同じく全画素読み出し用のVSLであるVSL４２２ｎは、画素部４１ｍ，２ｎに接続される。
【０２９５】
したがって、図１８では、１列の画素部４１ｍ，ｎに対して、１本の全画素読み出し用のVSL４２ｎが設けられているとともに、水平方向に隣接する２列の画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎに対して、１本の共有VSLであるVSL４２’２ｎ−１（以下、共有VSL４２’２ｎ−１ともいう）が設けられている。
【０２９６】
さらに、図１８では、画素部４１ｍ，ｎは、２個の選択トランジスタ６６ｎ及び６６’ｎを有している。
【０２９７】
すなわち、画素部４１ｍ，２ｎ−１は、２個の選択トランジスタ６６２ｎ−１及び６６’２ｎ−１を有しており、画素部４１ｍ，２ｎは、２個の選択トランジスタ６６２ｎ及び６６’２ｎを有している。
【０２９８】
そして、画素部４１ｍ，２ｎ−１は、２個の選択トランジスタ６６２ｎ−１及び６６’２ｎ−１のうちの一方の選択トランジスタ６６２ｎ−１を介して、全画素読み出し用のVSL４２２ｎ−１に接続されているとともに、他方の選択トランジスタ６６’２ｎ−１を介して、共有VSL４２’２ｎ−１に接続されている。
【０２９９】
同様に、画素部４１ｍ，２ｎも、２個の選択トランジスタ６６２ｎ及び６６’２ｎのうちの一方の選択トランジスタ６６２ｎを介して、全画素読み出し用のVSL４２２ｎに接続されているとともに、他方の選択トランジスタ６６’２ｎを介して、共有VSL４２’２ｎ−１に接続されている。
【０３００】
また、図１８では、1本のVSL４２に対して、1個のADC５２が設けられている。すなわち、全画素読み出し用のVSL４２２ｎ−１は、ADC５２２ｎ−１に、全画素読み出し用のVSL４２２ｎは、ADC５２２ｎに、共有VSL４２’２ｎ−１は、ADC５２’２ｎ−１に、それぞれ接続されている。
【０３０１】
以上のように構成される図１８の画素アレイ部２１において、例えば、全画素読み出しが行われる場合には、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎにおいて、共有VSL４２’２ｎ−１に接続されている選択トランジスタ６６’２ｎ−１及び６６’２ｎがオフにされ、全画素読み出し用のVSL４２２ｎ−１及び４２２ｎそれぞれに接続されている選択トランジスタ６６２ｎ−１及び６６２ｎがオンにされる。
【０３０２】
これにより、各画素部４１ｍ，ｎは、選択トランジスタ６６ｎを介して、全画素読み出し用のVSL４２ｎに接続される。
【０３０３】
そして、画素部４１ｍ，ｎが有する共有画素としての８画素#ijについて、転送トランジスタ６２が順番にオンにされ、８個の画素#ijから、順番に、画素信号が読み出される。この画素信号は、画素部４１ｍ，ｎの選択トランジスタ６６ｎ、及び、VSL４２ｎを介して、ADC５２ｎに供給される。
【０３０４】
次に、図１８の画素アレイ部２１において、例えば、水平1/2垂直1/2間引き読み出しが行われる場合には、1行おきの2個の画素、及び、1列おきの2個の画素の同一の色の画素信号の加算が、FD加算とSF加算とによって行われる。
【０３０５】
すなわち、画素部４１ｍ，２ｎ−１では、画素#R112n-1と#R312n-1との画素信号のFD加算が行われ、そのFD加算により得られる加算信号ADD(m,2n-1)が出力される。また、画素部４１ｍ，２ｎでは、画素#R112nと#R312nとの画素信号のFD加算が行われ、そのFD加算により得られる加算信号ADD(m,2n)が出力される。
【０３０６】
そして、画素部４１ｍ，２ｎ−１が出力する加算信号ADD(m,2n-1)としての画素信号と、その画素部４１ｍ，２ｎ−１の右隣の画素部４１ｍ，２ｎが出力する加算信号ADD(m,2n)としての画素信号との第２のSF加算が、それらの画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎが共有する共有VSLであるVSL４２’２ｎ−１で行われ、そのSF加算の結果が、ADC５２’２ｎ−１に供給される。
【０３０７】
すなわち、図１８の画素アレイ部２１において、水平1/2垂直1/2間引き読み出しが行われる場合には、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎにおいて、それぞれ、共有VSL４２’２ｎ−１に接続されている選択トランジスタ６６’２ｎ−１及び６６’２ｎがオンにされ、全画素読み出し用のVSL４２２ｎ−１及び４２２ｎそれぞれに接続されている選択トランジスタ６６２ｎ−１及び６６２ｎがオフにされる。
【０３０８】
これにより、画素部４１ｍ，２ｎ−１が、選択トランジスタ６６’２ｎ−１を介して、共有VSL４２’２ｎ−１に接続されるとともに、画素部４１ｍ，２ｎが、選択トランジスタ６６’２ｎを介して、共有VSL４２’２ｎ−１に接続される。
【０３０９】
その結果、画素部４１ｍ，２ｎ−１が出力する加算信号ADD(m,2n-1)としての画素信号と、画素部４１ｍ，２ｎが出力する加算信号ADD(m,2n)としての画素信号とは、共有VSL４２’２ｎ−１に供給され、その共有VSL４２’２ｎ−１での加算、すなわち、第２のSF加算が行われる。この第２のSF加算により得られる加算信号は、VSL４２’２ｎ−１に接続されているADC５２’２ｎ−１に供給される。
【０３１０】
図１９は、図１８の画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合の転送制御線TRG、及び、選択制御線SELの配線の例を示す図である。
【０３１１】
図１８の画素アレイ部２１において、全画素読み出しと間引き読み出しとを行う場合には、図８の場合と同様に、8本の転送制御線TRG(#R11),TRG(#G12),TRG(#G21),TRG(#B22),TRG(#R31),TRG(#G32),TRG(#G41),TRG(#B42)が必要となる。
【０３１２】
転送制御線TRG(#R11)は画素#R11に、転送制御線TRG(#G12)は画素#G12に、転送制御線TRG(#G21)は画素#G21に、転送制御線TRG(#B22)は画素#B22に、転送制御線TRG(#R31)は画素#R31に、転送制御線TRG(#G32)は画素#G32に、転送制御線TRG(#G41)は画素#G41に、転送制御線TRG(#B42)は画素#B42に、それぞれ接続される。
【０３１３】
また、図１８の画素アレイ部２１では、画素部４１ｍ，２ｎ−１の全画素読み出し用のVSL４２２ｎ−１に接続されている選択トランジスタ６６２ｎ−１と、画素部４１ｍ，２ｎの全画素読み出し用のVSL４２２ｎに接続されている選択トランジスタ６６２ｎと同時にオンにするための選択制御線SELが必要になる。
【０３１４】
さらに、図１８の画素アレイ部２１では、画素部４１ｍ，２ｎ−１の共有VSL４２’２ｎ−１に接続されている選択トランジスタ６６’２ｎ−１と、画素部４１ｍ，２ｎの共有VSL４２’２ｎ−１に接続されている選択トランジスタ６６’２ｎと同時にオンにするための選択制御線SEL'が必要になる。
【０３１５】
図１８の画素アレイ部２１において、全画素読み出しが行われる場合には、上述したように、選択トランジスタ６６’２ｎ−１及び６６’２ｎがオフにされ、選択トランジスタ６６２ｎ−１及び６６２ｎがオンにされる。
【０３１６】
そして、画素部４１ｍ，ｎの８個の画素#R11,#G12,#G21,#B22,#R31,#G32,#G41,#B42の転送トランジスタ６２が、順番にオンにされ、これにより、画素信号が、順番に読み出される。
【０３１７】
画素部４１ｍ，ｎにおいて、画素から読み出された画素信号は、オンになっている選択トランジスタ６６ｎを介して、全画素読み出し用のVSL４２ｎに出力される。
【０３１８】
一方、図１８の画素アレイ部２１において、第２のSF加算を伴う間引き読み出し、すなわち、例えば、水平1/2垂直1/2間引き読み出しが行われる場合には、上述したように、選択トランジスタ６６’２ｎ−１及び６６’２ｎがオンにされ、選択トランジスタ６６２ｎ−１及び６６２ｎがオフにされる。
【０３１９】
さらに、画素部４１の８個の画素のうちのFD加算の対象となる２個の画素の転送トランジスタ６２が、同時にオンにされる。例えば、画素#R11及び#R31それぞれの転送トランジスタ６２が、同時にオンにされる。これにより、画素#R11及び#R31の画素信号がFD加算される。
【０３２０】
例えば、奇数列の画素部４１ｍ，２ｎ−１では、画素#R112n-1及び#R312n-1それぞれの転送トランジスタ６２が、同時にオンにされることで、画素#R112n-1及び#R312n-1の画素信号がFD加算され、そのFD加算の結果得られる加算信号ADD(m,2n-1)が、オンになっている選択トランジスタ６６’２ｎ−１を介して、共有VSL４２’２ｎ−１に出力される。
【０３２１】
また、例えば、偶数列の画素部４１ｍ，２ｎでは、画素#R112n及び#R312nそれぞれの転送トランジスタ６２が、同時にオンにされることで、画素#R112n及び#R312nの画素信号がFD加算され、そのFD加算の結果得られる加算信号ADD(m,2n)が、オンになっている選択トランジスタ６６’２ｎを介して、共有VSL４２’２ｎ−１に出力される。
【０３２２】
これにより、共有VSL４２’２ｎ−１では、画素部４１ｍ，２ｎ−１からの、画素#R112n-1及び#R312n-1の画素信号をFD加算した加算信号ADD(m,2n-1)と、画素部４１ｍ，２ｎからの、画素#R112n及び#R312nの画素信号をFD加算した加算信号ADD(m,2n)とを加算する第２のSF加算が行われる。
【０３２３】
ここで、上述のように、図９の画素アレイ部２１では、図１０で説明したように、1行の画素部４１に対して、16本の転送制御線TRG(#R112n-1),TRG(#G122n-1),TRG(#G212n-1),TRG(#B222n-1),TRG(#R312n-1),TRG(#G322n-1),TRG(#G412n-1),TRG(#B422n-1),TRG(#R112n),TRG(#G122n),TRG(#G212n),TRG(#B222n),TRG(#R312n),TRG(#G322n),TRG(#G412n),TRG(#B422n)が必要となるが、VSL４２の本数は、画素部４１の列数の1/2になる。
【０３２４】
一方、図１８の画素アレイ部２１では、VSL４２の本数は、画素部４１の列数の1/2の本数の共有VSLと、画素部４１の列数に等しい本数の全画素読み出し用のVSLとが必要となるが、1行の画素部４１に対して必要な転送制御線の本数は、図１９で説明したように、8本となる。
【０３２５】
＜第２のSF加算を行う画素アレイ部２１の第３の詳細構成例＞
【０３２６】
図２０は、第２のSF加算を行う画素アレイ部２１の第３の詳細構成例を示す図である。
【０３２７】
なお、図中、図９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０３２８】
図２０では、m行目の、水平方向に隣接する4列分の画素部４１ｍ，２ｎ−１，４１ｍ，２ｎ４１ｍ，２（ｎ＋１）−１，４１ｍ，２（ｎ＋１）の4個を、図示してある。
【０３２９】
図２０の画素アレイ部２１は、4列の画素部４１ｍ，２ｎ−１ないし４１ｍ，２（ｎ＋１）に対して、画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎで共有される共有VSL４２’２ｎ−１と、画素部４１ｍ，２（ｎ＋１）−１及び４１ｍ，２（ｎ＋１）で共有される共有VSL４２’２（ｎ＋１）−１とを接続するスイッチ１５１２ｎ−１が設けられている点で、図９の場合と相違する。
【０３３０】
スイッチ１５１２ｎ−１は、図７のスイッチ１１１Ａ２ｎ−１や１１１Ｂ２ｎ−１に相当し、第１のSF加算を行う場合にオンにされる。
【０３３１】
以上のように構成される図２０の画素アレイ部２１において、例えば、全画素読み出しや、垂直1/2間引き読み出し、水平1/2垂直1/2間引き読み出しが行われる場合には、スイッチ１５１２ｎ−１は、オフにされる。
【０３３２】
そして、以下、図９の場合と同様にして、画素信号の読み出しが行われる。
【０３３３】
図２０の画素アレイ部２１では、水平方向の画素数を1/4に間引く水平1/4間引き読み出しを行うことができる。
【０３３４】
水平1/4間引き読み出しでは、スイッチ１５１２ｎ−１が、オンにされる。
【０３３５】
そして、以下、図９において、例えば、水平1/2垂直1/2間引き読み出しが行われる場合と同様にして、画素信号の読み出しが行われる。
【０３３６】
したがって、いま、例えば、Rの画素（Rを受光する画素）について、水平1/4間引き読み出しを行うこととすると、画素部４１ｍ，２ｎ−１では、画素#R112n-1と#R312n-1との画素信号のFD加算が行われ、そのFD加算により得られる加算信号が出力される。また、画素部４１ｍ，２ｎでは、画素#R112nと#R312nとの画素信号のFD加算が行われ、そのFD加算により得られる加算信号が出力される。
【０３３７】
そして、画素部４１ｍ，２ｎ−１が出力する加算信号と、画素部４１ｍ，２ｎが出力する加算信号との第２のSF加算が、それらの画素部４１ｍ，２ｎ−１及び４１ｍ，２ｎが共有する共有VSL４２’２ｎ−１で行われ、その第２のSF加算により、加算信号(A)が得られる。
【０３３８】
また、画素部４１ｍ，２（ｎ＋１）−１では、画素#R112(n+1)-1と#R312(n+1)-1との画素信号のFD加算が行われ、そのFD加算により得られる加算信号が出力される。また、画素部４１ｍ，２（ｎ＋１）では、画素#R112(n+1)と#R312(n+1)との画素信号のFD加算が行われ、そのFD加算により得られる加算信号が出力される。
【０３３９】
そして、画素部４１ｍ，２（ｎ＋１）−１が出力する加算信号と、画素部４１ｍ，２（ｎ＋１）が出力する加算信号との第２のSF加算が、それらの画素部４１ｍ，２（ｎ＋１）−１及び４１ｍ，２（ｎ＋１）が共有する共有VSL４２’２（ｎ＋１）−１で行われ、その第２のSF加算により、第２の加算信号(B)が得られる。
【０３４０】
共有VSL４２’２ｎ−１上の第１の加算信号(A)と、共有VSL４２’２（ｎ＋１）−１上の第２の加算信号(B)とについては、オンになっているスイッチ１５１２ｎ−１を介して、第１のSF加算が行われ、その第１のSF加算によって得られる加算信号は、ADC５２２ｎ−１や５２２（ｎ＋１）−１に供給される。
【０３４１】
以上により、図２０の画素アレイ部２１では、水平方向については、4列の画素部４１ｍ，２ｎ−１，４１ｍ，２ｎ４１ｍ，２（ｎ＋１）−１，４１ｍ，２（ｎ＋１）それぞれの同一位置の画素の画素信号が加算されるので、水平方向の画素数を1/4に間引く水平1/4間引き読み出しを行うことができる。
【０３４２】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０３４３】
また、本実施の形態では、カラーフィルタ（OCCF１０６）のパターンとして、ベイヤ配列を採用したが、カラーフィルタのパターンは、ベイヤ配列に限定されるものではない。
【０３４４】
さらに、本実施の形態では、１本の共有VSL４２を、水平方向に隣接する2列の画素部４１で共有することとしたが、１本の共有VSL４２は、その他、例えば、水平方向に隣接する3列以上の画素部４１で共有することができる。
【０３４５】
また、本実施の形態では、水平方向に隣接する2列の画素部４１それぞれの選択トランジスタ６６のソースの拡散層を接続又は共用することで、隣接する2列の画素部４１において、1本のVSL４２を共有することとしたが、隣接する2列の画素部４１でのVSL４２の共有は、選択トランジスタ６６以外のトランジスタの拡散層を接続又は共用することで行うことができる。
【０３４６】
すなわち、例えば、画素部４１を選択トランジスタ６６なしで構成し、隣接する2列の画素部４１それぞれの増幅トランジスタ６５のソースの拡散層を接続又は共用するとともに、その拡散層をVSL４２に接続することで、隣接する2列の画素部４１において、1本のVSL４２を共有することができる。
【０３４７】
さらに、本実施の形態では、画素部４１の構成として、複数の画素を有する共有画素の構成を採用したが、画素部４１は、１個の画素で構成することができる。画素部４１を、１個の画素で構成する場合には、FD加算は行われない（行うことができない）。
【０３４８】
また、本実施の形態では、画素部４１の構成として、２×４画素（横×縦）の共有画素の構成を採用したが、共有画素の構成としては、２×４画素以外の、例えば、２×２画素や、２×１画素、１×２画素、４×２画素等の構成を採用することができる。
【０３４９】
さらに、本技術は、ディジタルカメラの他、PC(Personal Computer)や、携帯電話機、タブレット端末、スマートフォン、ウェアラブルカメラ、その他の画像を撮像する機能を搭載することができるあらゆる電子機器に適用することができる。
【０３５０】
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０３５１】
なお、本技術は、以下のような構成をとることができる。
【０３５２】
＜１＞
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備え、
前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われるように構成された
固体撮像装置。
＜２＞
前記画素部は、FD(Floating Diffusion)を共有する共有画素である複数の画素を有し、前記画素による光電変換により得られる電気信号を出力する
＜１＞に記載の固体撮像装置。
＜３＞
前記画素部は、前記FDを利用して、そのFDを共有する2以上の画素で得られる前記電気信号を加算するFD加算を行った加算信号を出力する
＜２＞に記載の固体撮像装置。
＜４＞
前記FD加算では、前記画素部が有する複数の画素のうちの、垂直方向に並ぶ2以上の画素で得られる前記電気信号が加算される
＜３＞に記載の固体撮像装置。
＜５＞
前記画素部は、拡散層を有するトランジスタを有し、
水平方向に隣接する前記画素部の前記トランジスタの前記拡散層どうしが配線で接続され、前記配線が、前記共有VSLに接続されることで、前記水平方向に隣接する画素部が、前記共有VSLを共有する
＜２＞ないし＜４＞のいずれかに記載の固体撮像装置。
＜６＞
前記トランジスタは、選択トランジスタである
＜５＞に記載の固体撮像装置。
＜７＞
前記画素部が有する前記複数の画素で得られる電気信号のそれぞれを読み出す全画素読み出し用のVSLをさらに備える
＜２＞ないし＜６＞のいずれかに記載の固体撮像装置。
＜８＞
前記画素部は、拡散層を有するトランジスタを有し、
水平方向に隣接する前記画素部の前記トランジスタそれぞれの前記拡散層が１の拡散層で共用され、前記共有VSLに接続されることで、前記水平方向に隣接する画素部が、前記共有VSLを共有する
＜２＞ないし＜４＞のいずれかに記載の固体撮像装置。
＜９＞
前記トランジスタは、選択トランジスタである
＜８＞に記載の固体撮像装置。
＜１０＞
前記画素部が有する前記複数の画素で得られる電気信号のそれぞれを読み出す全画素読み出し用のVSLをさらに備える
＜８＞又は＜９＞に記載の固体撮像装置。
＜１１＞
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備える固体撮像装置
の前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算を行うこと
を含む信号処理方法。
＜１２＞
光を集光する光学系と、
光を受光し、画像を撮像する固体撮像装置と
を備え、
前記固体撮像装置は、
光電変換により得られる電気信号を出力する画素部が少なくとも水平方向に配列された画素アレイ部と、
水平方向に隣接する複数の画素部で共有されるVSL(Vertical Signal Line)である共有VSLと
を備え、
前記共有VSLで、その共有VSLを共有している前記複数の画素部が出力する前記電気信号の加算が行われるように構成された
電子機器。
【符号の説明】
【０３５３】
１  光学系，  ２  イメージセンサ，  ３  メモリ，  ４  信号処理部，  ５  出力部，  ６制御部，  １１  画素アクセス部，  １２  カラムI/F部，  １３  信号処理部，  １４  タイミング制御部，  ２１  画素アレイ部，  ２２  行制御部，  ２３  カラム処理部，  ２４  列制御部，  ４１  画素部４１，  ４２  VSL，  ４３  行信号線，  ５１  DAC，  ５２  ADC，  ６１  PD，  ６２ないし６６  FET，  ６７，６８  FD，  １０１  基板支持材，  １０２  メタル／コンタクト層，  １０３  CS層，  １０４  Poly層，  １０５  Si層，  １０６  OCCF，  １０７  OCL
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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