(57)【要約】  データ書き込み装置（１）は、書き込み対象の書き込みデータ（Ｄ）に応じ、ＭＴＪ素子（Ｍ）を含む一の電流路、または、ＭＴＪ素子（Ｍ）を含む他の電流路に電流を流し、ＭＴＪ素子（Ｍ）に書き込みデータ（Ｄ）を書き込む書き込み駆動部（２０）、ＭＴＪ素子（Ｍ）への書き込みデータ（Ｄ）の書き込みを開始してから、書き込みデータ（Ｄ）に応じ、第１接続ノード、または、第２接続ノードの電圧を監視し、この一端の電圧を基に書き込みデータ（Ｄ）の書き込みが終了したことを検出し、データの書き込みが終了したことを表す書き込み終了信号（ＤＯＮＥ）を供給する書き込み終了検出部（３０）、書き込み終了検出部（３０）によって供給された書き込み終了信号（ＤＯＮＥ）に応答して、ＭＴＪ素子（Ｍ）への書き込みデータ（Ｄ）の書き込みを停止させる書き込み制御部（１０）を備える。
2015147016.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰＭＯＳトランジスタのドレイン端に第１のＮＭＯＳトランジスタのドレイン端が接続され、前記第１のＰＭＯＳトランジスタのドレイン端と前記第１のＮＭＯＳトランジスタのドレイン端とを接続する第１接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
第２のＮＭＯＳトランジスタのドレイン端に第２のＰＭＯＳトランジスタのドレイン端が接続され、前記第２のＰＭＯＳトランジスタのドレイン端と前記第２のＰＭＯＳトランジスタのドレイン端とを接続する第２接続ノードに前記記憶素子の他方の端が接続され、
書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記記憶素子と前記第２のＮＭＯＳトランジスタを含む電流路、または、前記第２のＰＭＯＳトランジスタと前記記憶素子と前記第１のＮＭＯＳトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える、
ことを特徴とする抵抗変化型記憶素子のデータ書き込み装置。
【請求項２】
前記書き込み終了検出手段は、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を供給する、
ことを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項３】
前記書き込み終了検出手段は、インバータを備え、
前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を出力する、
ことを特徴とする請求項１または２に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項４】
前記書き込み終了検出手段は、
前記書き込み手段により、前記記憶素子に第１のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第１の端の電圧が第１の閾値より小さい値から大きい値に変化したとき、及び、
前記書き込み手段により、前記記憶素子に第２のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第２の端の電圧が第２の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する、
ことを特徴とする請求項１、２または３に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項５】
前記書き込み終了検出手段は、
前記書き込み対象のデータに応じて、前記書き込み手段の第１の端の電圧と第２の端の電圧の一方を選択する手段を備える、
ことを特徴とする請求項１から４の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項６】
前記書き込み制御手段は、
第１のデータまたは第２のデータの書き込みの要求を受け付ける書き込み要求受付部と、
前記書き込み要求受付部が受け付けた前記第１のデータの書き込みの要求に従って、前記記憶素子への前記第１のデータの書き込みを前記書き込み手段に実行させる第１の書き込み制御部と、
前記書き込み要求受付部が受け付けた前記第２のデータの書き込みの要求に従って、前記記憶素子への前記第２のデータの書き込みを前記書き込み手段に実行させる第２の書き込み制御部と、を備え、
前記第１の書き込み制御部は、前記書き込み終了検出手段から供給された前記第１のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第１のデータの書き込みを停止させ、
前記第２の書き込み制御部は、前記書き込み終了検出手段から供給された前記第２のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第２のデータの書き込みを停止させる、
ことを特徴とする請求項１から５の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項７】
複数の前記記憶素子が配置され、
前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、
前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、
前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する、
ことを特徴とする請求項１から６の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、抵抗変化型記憶素子のデータ書き込み装置に関する。
【背景技術】
【０００２】
ＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子等の抵抗変化型の記憶素子は、書き込み電流が供給されると、その抵抗状態が変化する。しかし、素子毎に抵抗状態が変化するタイミングにばらつきがある。このため、抵抗変化型の記憶素子へ書き込み電流の供給には、記憶素子の抵抗状態を変化させるために十分な時間が確保される。しかし、この手法は、抵抗変化型の記憶素子の抵抗状態が変化した後も（データが書き込みが完了した後も）、記憶素子に書き込み電流を供給し続けるため、無駄な電力を消費する。【０００３】
非特許文献１から４には、抵抗変化型の記憶素子へのデータの書き込みの終了を検出する技術が開示されている。非特許文献１から３には、記憶素子に記憶されたデータを間欠的に読み出し、書き込み対象のデータが読み出された場合に書き込みの終了を検出する装置が開示されている。非特許文献４には、抵抗変化型の記憶素子の一端の電圧が、書き込み対象のデータに対応する電圧に変化した場合にデータの書き込みの終了を検出する装置が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｐ．Ｚｈｏｕ，ｅｔ  ａｌ．，“Ｅｎｅｒｇｙ  Ｒｅｄｕｃｔｉｏｎ  ｆｏｒ  ＳＴＴ−ＲＡＭ  ｕｓｉｎｇ  Ｅａｒｌｙ  Ｗｒｉｔｅ  Ｔｅｒｍｉｎａｔｉｏｎ”，ＩＣＣＡＤ，ｐ．２６４，Ｎｏｖ．２００９
【非特許文献２】Ｙ．Ｌａｋｙｓ，ｅｔ  ａｌ．，“Ｓｅｌｆ−Ｅｎａｂｌｅｄ  ”Ｅｒｒｏｒ−Ｆｒｅｅ“  Ｓｗｉｔｃｈｉｎｇ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ＭＲＡＭ  ａｎｄ  Ｌｏｇｉｃ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｍａｇｎ．Ｖｏｌ．４８，Ｎｏ．９，ｐ．２４０３，Ｎｏｖ．２０１２
【非特許文献３】Ｎ．Ｓｔｒｉｋｏｓ，ｅｔ  ａｌ．，“Ｌｏｗ−Ｃｕｒｒｅｎｔ  Ｐｒｏｂａｂｉｌｉｓｔｉｃ  Ｗｒｉｔｅｓ  ｆｏｒ  Ｐｏｗｅｒ−Ｅｆｆｉｃｉｅｎｔ  ＳＴＴ−ＲＡＭ  Ｃａｃｈｅｓ”，Ｐｒｏｃ．ＩＣＣＤ，ｐ．５１１，Ｏｃｔ．２０１３
【非特許文献４】Ｔ．Ｚｈｅｎｇ，ｅｔ  ａｌ．，“Ｖａｒｉａｂｌｅ−Ｅｎｅｒｇｙ  Ｗｒｉｔｅ  ＳＴＴ−ＲＡＭ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｗｉｔｈ  Ｂｉｔ−Ｗｉｓｅ  Ｗｒｉｔｅ−Ｃｏｍｐｌｅｔｉｏｎ  Ｍｏｎｉｔｏｒｉｎｇ”，Ｐｒｏｃ．ＩＳＬＰＥＤ，ｐ．２２９，Ｓｅｐ．２０１３
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１から３に開示された装置は、記憶素子からデータを読み出す間隔が長いと、実際にデータの書き込みが終了してからデータの書き込み終了が検出されるまでの時間差が生じ、時間差の分だけ無駄な電力を消費するという問題がある。逆に、記憶素子からデータを読み出す間隔が短いと、データの読みだし回数が増加し、消費電力が増大するという問題がある。【０００６】
また、非特許文献４に開示された装置は、記憶素子に流れる書き込み電流の方向によって、検出される電圧の変化が大きい場合と小さい場合とがある。検出される電圧の変化が小さい場合にはデータの書き込み終了の検出が正しく行われていない可能性がある。このため、非特許文献４に開示された装置は、書き込み終了の検出マージンが低いという問題がある。また、非特許文献４に開示された装置は、記憶素子の一端の電圧の変化を書き込み対象のデータ毎に検出する回路を備える必要があり、この回路にはリセット機能付きのフリップフロップ等を備えるため、回路面積が大きいという問題がある。【０００７】
本発明は、こうした実情に鑑みてなされたものであり、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減するデータ書き込み装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の抵抗変化型記憶素子のデータ書き込み装置は、
第１のＰＭＯＳトランジスタのドレイン端に第１のＮＭＯＳトランジスタのドレイン端が接続され、前記第１のＰＭＯＳトランジスタのドレイン端と前記第１のＮＭＯＳトランジスタのドレイン端とを接続する第１接続ノードに、抵抗変化型の記憶素子の一方の端が接続され、
第２のＮＭＯＳトランジスタのドレイン端に第２のＰＭＯＳトランジスタのドレイン端が接続され、前記第２のＰＭＯＳトランジスタのドレイン端と前記第２のＰＭＯＳトランジスタのドレイン端とを接続する第２接続ノードに前記記憶素子の他方の端が接続され、
書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記記憶素子と前記第２のＮＭＯＳトランジスタを含む電流路、または、前記第２のＰＭＯＳトランジスタと前記記憶素子と前記第１のＮＭＯＳトランジスタとを含む電流路に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える。【０００９】
前記書き込み終了検出手段は、例えば、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を供給する。【００１０】
前記書き込み終了検出手段は、例えば、インバータを備え、前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは閾値を下回ったときに前記書き込み終了信号を出力する。【００１１】
前記書き込み終了検出手段は、例えば、前記書き込み手段により、前記記憶素子に第１のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第１の端の電圧が第１の閾値より小さい値から大きい値に変化したとき、及び、前記書き込み手段により、前記記憶素子に第２のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第２の端の電圧が第２の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する。【００１２】
前記書き込み終了検出手段は、例えば、前記書き込み対象のデータに応じて、前記書き込み手段の第１の端の電圧と第２の端の電圧の一方を選択する手段を備える。【００１３】
前記書き込み制御手段は、例えば、第１のデータまたは第２のデータの書き込みの要求を受け付ける書き込み要求受付部と、前記書き込み要求受付部が受け付けた前記第１のデータの書き込みの要求に従って、前記記憶素子への前記第１のデータの書き込みを前記書き込み手段に実行させる第１の書き込み制御部と、前記書き込み要求受付部が受け付けた前記第２のデータの書き込みの要求に従って、前記記憶素子への前記第２のデータの書き込みを前記書き込み手段に実行させる第２の書き込み制御部と、を備え、前記第１の書き込み制御部は、前記書き込み終了検出手段から供給された前記第１のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第１のデータの書き込みを停止させ、前記第２の書き込み制御部は、前記書き込み終了検出手段から供給された前記第２のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第２のデータの書き込みを停止させる。【００１４】
例えば、複数の前記記憶素子が配置され、前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する。
【発明の効果】
【００１５】
本発明によれば、書込み終了について高い検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るデータ書き込み装置のブロック図である。
【図２】（ａ）は高抵抗状態のＭＴＪ素子の構成を示した図である。（ｂ）は低抵抗状態のＭＴＪ素子の構成を示した図である。
【図３】図１に示した書き込み制御部の回路構成を示した図である。
【図４】図１に示した書き込み駆動部及び書き込み終了検出部の回路構成を示した図である。
【図５】（ａ）はＭＴＪ素子の抵抗値の時間的変化を示したタイミングチャートである。（ｂ）はビットラインの電圧の時間的変化を示したタイミングチャートである。（ｃ）はビットラインバーの電圧の時間的変化を示したタイミングチャートである。（ｄ）はイネーブルバー信号の信号レベルの時間的変化を示したタイミングチャートである。（ｅ）は書き込み終了信号の信号レベルの時間的変化を示したタイミングチャートである。（ｆ）は書き込み電流の時間的変化を示したタイミングチャートである。
【図６】ＣＭＯＳ型のインバータの構成を示した図である。
【図７】書き込みデータ「０」を書き込む場合の書き込み制御部の動作を示した図である。
【図８】書き込みデータ「０」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。
【図９】書き込みデータ「０」が書き込まれた場合の書き込み制御部の動作を示した図である。
【図１０】書き込みデータ「１」を書き込む場合の書き込み制御部の動作を示した図である。
【図１１】書き込みデータ「１」を書き込む場合の書き込み駆動部及び書き込み終了検出部の動作を示した図である。
【図１２】書き込みデータ「１」が書き込まれた場合の書き込み制御部の動作を示した図である。
【図１３】本発明の第１の変形例に係るデータ書き込み装置の構成を示したブロック図である。
【図１４】本発明の第２の変形例に係るデータ書き込み装置の構成を示したブロック図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態に係るデータ書き込み装置を説明する。
図１に示すように、データ書き込み装置１は、メモリセルＭＣにデータを書き込む。メモリセルＭＣは１つのＭＴＪ（Magnetic Tunneling Junction：磁気トンネル接合）素子Ｍを有する。データ書き込み装置１は、書き込み対象のデータ「０」または「１」に対応する電流をＭＴＪ素子Ｍに流すことによりデータを書き込む。データ書き込み装置１は、ＭＴＪ素子Ｍの抵抗状態が変化するとデータの書き込み終了を検出し、ＭＴＪ素子Ｍへの通電を停止する。以下、書き込み対象のデータを書き込みデータＤ、ＭＴＪ素子Ｍにデータを書き込むための電流を書き込み電流Ｉという。
【００１８】
データ書き込み装置１は、書き込み制御部１０と、書き込み駆動部２０と、書き込み終了検出部３０とを備える。
【００１９】
書き込み制御部１０は、例えば、ＣＰＵ（Central Processing Unit）の演算処理回路１００から書き込みデータＤを表す信号とイネーブルバー信号／ＥＮを受け取る。さらに、書き込み制御部１０は、書き込み終了検出部３０から書き込み終了信号ＤＯＮＥを受け取る。書き込み制御部１０は、演算処理回路１００から受け取ったイネーブルバー信号／ＥＮの信号レベル、及び、書き込み終了検出部３０から受け取った書き込み終了信号ＤＯＮＥの信号レベルに応じて、有効な書き込み駆動信号ＷＲ（アクティブレベルの書き込み駆動信号ＷＲ）または無効な書き込み駆動信号ＷＲ（非アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。具体的には、書き込み制御部１０は、ロウレベルのイネーブルバー信号／ＥＮを受け取った後、ハイレベルの書き込み終了信号ＤＯＮＥを受け取るまでの間は、アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。また、書き込み制御部１０は、ハイレベルのイネーブルバー信号／ＥＮおよびハイレベルの書き込み終了信号ＤＯＮＥを受け取っている間は、非アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。
【００２０】
書き込み駆動部２０は、ビットラインＢＬ及びビットラインバー／ＢＬに接続されている。書き込み駆動部２０は、書き込み制御部１０からアクティブレベルの書き込み駆動信号ＷＲを受け取ると、書き込みデータＤに応じた方向の書き込み電流ＩをビットラインＢＬ、ビットラインバー／ＢＬに流す。これにより、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬから形成される電流パスに書き込み電流Ｉが流れ、ＭＴＪ素子Ｍに書き込みデータＤ「０」または「１」が書き込まれる。
【００２１】
ＭＴＪ素子Ｍは、図２に示すように、ピン（固定）層ＭＰ、絶縁層ＭＩ、フリー（可動）層ＭＦの３層から構成される。
ピン層ＭＰとフリー層ＭＦは強磁性体、(例えばCoFeB)、強磁性ホイスラー合金（例えばCo2FeAl、Co2MnSi）等の材料から構成される。ピン層ＭＰの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。一方、フリー層ＭＦの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
【００２２】
絶縁層ＭＩは、ピン層ＭＰとフリー層ＭＦとの間に設けられた薄膜である。絶縁層ＭＩは、例えば、酸化マグネシウム（MgO）、アルミナ（Al2O3）、スピネル単結晶（MgAl2O4）等の材料から構成される。
【００２３】
フリー層ＭＦの磁化の方向がピン層ＭＰの磁化の方向に対して相対的に変化すると、ＭＴＪ素子Ｍの抵抗値が変化する。図２（ｂ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が互いに揃っている状態（平行状態）を示す。図２（ａ）に、ピン層ＭＰとフリー層ＭＦの磁化の方向が揃っていない状態（反平行状態）を示す。ＭＴＪ素子Ｍの抵抗値は、平行状態にあるときの方が反平行状態にあるときよりも小さい。平行状態にあるＭＴＪ素子Ｍの抵抗状態を低抵抗状態、反平行状態にあるＭＴＪ素子Ｍの抵抗状態を高抵抗状態という。
【００２４】
ＭＴＪ素子Ｍの抵抗状態をスイッチさせるためには、磁化反転に必要な電流値（電流閾値）の書き込み電流ＩをＭＴＪ素子Ｍに流す。ＭＴＪ素子Ｍが高抵抗状態であるとき、フリー層ＭＦからピン層ＭＰに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが互いに揃った状態に変化する。即ち、ＭＴＪ素子Ｍは低抵抗状態にスイッチする。
【００２５】
一方、ＭＴＪ素子Ｍが低抵抗状態であるとき、ピン層ＭＰからフリー層ＭＦに電流閾値以上の書き込み電流Ｉが流れると、フリー層ＭＦの磁化の方向が反転し、フリー層ＭＦとピン層ＭＰの磁化の方向とが逆向きの状態に変化する。即ち、ＭＴＪ素子Ｍの抵抗状態は高抵抗状態にスイッチする。
【００２６】
以下の説明では、ＭＴＪ素子Ｍの低抵抗状態をデータ「０」、高抵抗状態をデータ「１」に対応付ける。つまり、メモリセルＭＣは、１ビットのデータを記憶する。ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化した場合にデータ「０」がメモリセルＭＣに書き込まれたことになる。ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化した場合にデータ「１」がメモリセルＭＣに書き込まれたことになる。
【００２７】
図１を参照する。書き込み終了検出部３０は、一対のビットラインＢＬ、ビットラインバー／ＢＬに接続されている。ＭＴＪ素子Ｍの一方の端はノードＳＮ０でビットラインＢＬに接続されている。ＭＴＪ素子Ｍの他方の端はノードＳＮ１でビットラインバー／ＢＬに接続されている。書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１のうち、書き込みデータに応じて選択した接続ノードの電圧を継続して監視する。書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１のうち選択したノードの電圧が閾値条件を満たすと、データの書き込みが終了したことを検出する。具体的には、ノードＳＮ０、ＳＮ１の電圧が、閾値を下回る状態から上回る状態に変化すると、又は閾値を上回る状態から下回る状態に変化すると、書き込み終了検出部３０は、データの書き込みが終了したことを検出する。以下、ノードＳＮ０、ＳＮ１の閾値を電圧Ｖｔｈ０、Ｖｔｈ１とする。接続ノードＳＮ０の電圧Ｖ０、接続ノードＳＮ１の電圧Ｖ１は、それぞれＭＴＪ素子Ｍの一端の電圧を表す。書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回ると、書き込みデータＤ「０」の書き込みの終了を検出する。また、書き込み終了検出部３０は、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回ると、書き込みデータＤ「１」の書き込みの終了を検出する。
【００２８】
書き込み終了検出部３０は、書き込みデータＤの書き込みの終了を検出すると、書き込みの終了を示すハイレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。書き込み終了検出部３０は、演算処理回路１００から供給されるデータＤを表す信号により、次のデータの書き込みが開始されたことを検出すると、ハイレベルの書き込み終了信号１０の供給を停止する。一方、書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を上回っている場合、または、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を下回っている場合には、ロウレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。
【００２９】
次に、図３を参照して、書き込み制御部１０の回路構成を説明する。
【００３０】
書き込み制御部１０は、制御信号供給部１１と、駆動信号供給部１２とを備える。
【００３１】
制御信号供給部１１は、演算処理回路１００から供給されたイネーブルバー信号／ＥＮと、書き込み終了検出部３０から供給された書き込み終了信号ＤＯＮＥとに応じて、データの書き込みの可否を示すハイレベルまたはロウレベルの書き込み制御信号ＷＣを駆動信号供給部１２に供給する。
【００３２】
制御信号供給部１１は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）１１１と、ＮチャネルＭＯＳＦＥＴ１１２、１１３とを備える。
【００３３】
ＰチャネルＭＯＳＦＥＴ１１１の、ソースは電源線ＶＤＤを介して電源に、ドレインはＮチャネルＭＯＳＦＥＴ１１２のドレインに、ゲートは信号線を介して演算処理回路１００に接続されている。ゲートには演算処理回路１００からイネーブルバー信号／ＥＮが入力される。
【００３４】
ＮチャネルＭＯＳＦＥＴ１１２の、ドレインはＰチャネルＭＯＳＦＥＴ１１１のドレインに、ソースはＮチャネルＭＯＳＦＥＴ１１３のドレインに、ゲートは信号線を介して書き込み終了検出部３０に接続されている。ゲートには書き込み終了検出部３０から書き込み終了信号ＤＯＮＥが入力される。
【００３５】
ＮチャネルＭＯＳＦＥＴ１１３の、ドレインはＮチャネルＭＯＳＦＥＴ１１２のソースに、ソースは接地線ＧＮＤに、ゲートは信号線を介して演算処理回路に接続されている。ゲートには演算処理回路１００からイネーブルバー信号／ＥＮが入力される。
【００３６】
ノード１１４は、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２の接続点である。ノード１１４は、信号線を介して駆動信号供給部１２のインバータ１２１に接続されている。ノード１１４の電位に応じたハイレベルまたはロウレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００３７】
演算処理回路１００が、ロウレベルのイネーブルバー信号／ＥＮを出力すると、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態になる。ロウレベルのイネーブルバー信号／ＥＮは、ＭＴＪ素子Ｍへのデータの書き込みを開始するための信号である。
【００３８】
また、書き込み終了検出部３０が、ハイレベルの書き込み終了信号ＤＯＮＥを出力すると、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。書き込み終了検出部３０は、データの書き込みの終了を検出してから、当該データと異なるデータの書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。具体的には、書き込み終了検出部３０は、データ「０」の書き込みの終了を検出してから、データ「１」の書き込みの開始を検出するまでの間、及び、データ「１」の書き込みの終了を検出してから、データ「０」の書き込みの開始を検出するまでの間、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
【００３９】
ＰチャネルＭＯＳＦＥＴ１１１，ＮチャネルＭＯＳＦＥＴ１１２がオン、ＮチャネルＭＯＳＦＥＴ１１３がオフの状態であるときを以下、初期化状態という。初期化状態のとき、電源線ＶＤＤを介して印加される電源電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１３との間の領域（ノード１１４）には電荷が蓄えられる。ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００４０】
また、書き込み終了検出部３０が、ロウレベルの書き込み終了信号ＤＯＮＥを出力すると、ＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。ロウレベルの書き込み終了信号ＤＯＮＥは、書き込みデータＤの書き込みが開始されてからＭＴＪ素子Ｍの抵抗状態が変化するまでの間、書き込み終了検出部３０から供給される。
ＰチャネルＭＯＳＦＥＴ１１１がオン、ＮチャネルＭＯＳＦＥＴ１１２、ＮチャネルＭＯＳＦＥＴ１１３がオフの状態であるとき、電源線ＶＤＤを介して印加される電源電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）には電荷が蓄えられる。ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００４１】
また、演算処理回路１００がハイレベルのイネーブルバー信号／ＥＮを出力すると、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態になる。書き込み制御信号供給部１１は、この状態で、ハイレベルの書き込み終了信号ＤＯＮＥが書き込み終了検出部３０から供給されるのを待機し、ハイレベルの書き込み終了信号ＤＯＮＥが供給されたときに即座にＭＴＪ素子Ｍへの書き込みを停止するための準備をする。演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を開始してから所定の期間（ＭＴＪ素子Ｍの抵抗状態が変化するまでの時間よりも十分短い時間、例えば数ナノ秒)、ハイレベルのイネーブルバー信号／ＥＮの出力を継続する。所定の期間が経過すると、演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を停止し、ハイレベルのイネーブルバー信号／ＥＮの出力を開始する。図５（ｄ）に示す例では、ロウレベルのイネーブルバー信号／ＥＮは、時間ｔ１から時間ｔ１’の期間、時間ｔ４から時間ｔ４’の期間、出力されている。
【００４２】
ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２がオフ、ＮチャネルＭＯＳＦＥＴ１１３がオンの状態であるとき、ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００４３】
ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態であるとき、ＰチャネルＭＯＳＦＥＴ１１１ＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）に蓄えられた電荷は接地線ＧＮＤに放電される。従って、ロウレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００４４】
駆動信号供給部１２は、演算処理回路１００から供給された書き込みデータＤを表す信号と、制御信号供給部１１から供給された書き込み制御信号ＷＣと、に応じた書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。
【００４５】
駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣが供給されている間、有効な書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。具体的には、駆動信号供給部１２は、書き込みデータＤに応じて、書き込み駆動信号ＷＲ０及び／ＷＲ０、又は、書き込み駆動信号ＷＲ１及び／ＷＲ１、の一方をアクティブレベルとし、他方を非アクティブレベルとする。
【００４６】
また、駆動信号供給部１２は、ロウレベルの書き込み制御信号ＷＣが供給されている間は、書き込みデータＤが「０」及び「１」のいずれであっても、非アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に出力する。
【００４７】
駆動信号供給部１２は、インバータ１２１、１２２、１２５、１２６と、ＮＯＲゲート１２３、１２４とを備える。
【００４８】
駆動信号供給部１２は、書き込みデータＤが「１」であり、ハイレベルの書き込み制御信号ＷＣが供給されている場合、インバータ１２１、１２２、１２５と、ＮＯＲゲート１２３とによって、ハイレベルの書き込み駆動信号ＷＲ１及びロウレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ０はロウレベル、書き込み駆動信号／ＷＲ０はハイレベルである。
【００４９】
また、駆動信号供給部１２は、書き込みデータＤが「０」であり、ハイレベルの書き込み制御信号ＷＣが供給されている場合、インバータ１２１、１２６と、ＮＯＲゲート１２４とによって、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ１はロウレベル、書き込み駆動信号／ＷＲ１はハイレベルである。
【００５０】
次に、図４を参照して、書き込み駆動部２０及び書き込み終了検出部３０の回路構成を説明する。
【００５１】
書き込み駆動部２０は、ビットライン駆動部２１と、ビットラインバー駆動部２２とを備える。
【００５２】
ビットライン駆動部２１はビットラインＢＬに接続されている。ビットラインバー駆動部２２はビットラインバー／ＢＬに接続されている。また、ビットライン駆動部２１及びビットラインバー駆動部２２は、信号線で書き込み制御部１０に接続されている。ビットライン駆動部２１及びビットラインバー駆動部２２は、書き込み制御部１０から供給された書き込み駆動信号ＷＲの信号レベルに基づいてＭＴＪ素子Ｍに書き込み電流Ｉを流す。
【００５３】
ビットライン駆動部２１は、ＰチャネルＭＯＳＦＥＴ２１１と、ＮチャネルＭＯＳＦＥＴ２１２とを備える。
【００５４】
ＰチャネルＭＯＳＦＥＴ２１１の、ソースが電源線ＶＤＤを介して電源に、ドレインがビットラインＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号／ＷＲ０が入力される。
【００５５】
ＮチャネルＭＯＳＦＥＴ２１２の、ソースが接地線ＧＮＤに、ドレインがビットラインＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号ＷＲ１が入力される。
【００５６】
ビットラインバー駆動部２２は、ＮチャネルＭＯＳＦＥＴ２２１と、ＰチャネルＭＯＳＦＥＴ２２２とを備える。
【００５７】
ＮチャネルＭＯＳＦＥＴ２２１の、ソースが接地線ＧＮＤに、ドレインがビットラインバー／ＢＬに、ゲートが信号線を介して書き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号ＷＲ０が入力される。
【００５８】
ＰチャネルＭＯＳＦＥＴ２２２の、ソースが電源線ＶＤＤを介して電源に、ドレインがビットラインバー／ＢＬに、ゲートが信号線を介して描き込み制御部１０に接続されている。ゲートには書き込み制御部１０から書き込み駆動信号／ＷＲ１が入力される。
【００５９】
書き込み制御部１０が、ロウレベルの書き込み駆動信号／ＷＲ０、ハイレベルの書き込み駆動信号ＷＲ０を出力すると、ＰチャネルＭＯＳＦＥＴ２１１及びＮチャネルＭＯＳＦＥＴ２２１はオンの状態となる。これにより、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２１１、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬ、ＮチャネルＭＯＳＦＥＴ２２１、接地線ＧＮＤの順に書き込み電流Ｉ（順方向電流）が流れる。このように、書き込みデータＤ「０」がＭＴＪ素子Ｍに書き込まれる。
【００６０】
また、書き込み制御部１０が、ハイレベルの書き込み駆動信号ＷＲ１、ロウレベルの書き込み駆動信号／ＷＲ１を出力すると、ＮチャネルＭＯＳＦＥＴ２１２及びＰチャネルＭＯＳＦＥＴ２２２はオンの状態となる。これにより、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２２２、ビットラインバー／ＢＬ、ＭＴＪ素子Ｍ、ビットラインＢＬ、ＮチャネルＭＯＳＦＥＴ２１２、接地線ＧＮＤの順に書き込み電流Ｉ（逆方向電流）が流れる。このように、書き込みデータＤ「１」がＭＴＪ素子Ｍに書き込まれる。
【００６１】
書き込み制御部１０が、ハイレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１、ハイレベルの書き込み駆動信号／ＷＲ１を出力すると、ＰチャネルＭＯＳＦＥＴ２１１及びＮチャネルＭＯＳＦＥＴ２２１、ＮチャネルＭＯＳＦＥＴ２１２及びＰチャネルＭＯＳＦＥＴ２２２はオフの状態となる。この場合にはＭＴＪ素子Ｍに書き込み電流Ｉは流れない。
【００６２】
書き込み終了検出部３０は、書き込みデータＤに応じて、ノードＳＮ０又はＳＮ１のいずれかを選択し、選択したノードの電圧に基づいてデータの書き込みの終了を検出する。そして、書き込み終了検出部３０は、書き込み終了信号ＤＯＮＥを書き込み制御部１０に出力する。
【００６３】
書き込み終了検出部３０は、インバータ３１、３２、３３、３４と、マルチプレクサ３５と、ＸＮＯＲゲート３６とを備える。
インバータ３１、３２と、インバータ３３、３４は、それぞれバッファとして機能する。
【００６４】
図５を参照する。ＭＴＪ素子Ｍにデータを書き込んだときのノードＳＮ０、ＳＮ１の電圧の変化を説明する。ここでは、あらかじめＭＴＪ素子Ｍに「１」が記憶されているものとする。
【００６５】
まず、図５（ｆ）に示すように、時間ｔ１から時間ｔ２の間、ＭＴＪ素子に「０」を書き込むための書き込み電流Ｉを流した。電流閾値以上の書き込み電流ＩがＭＴＪ素子Ｍに流れることで、ＭＴＪ素子の抵抗状態が変化し、図５（ａ）に示すように、時間ｔ２で、ＭＴＪ素子Ｍの抵抗値が低くなっている。つまり、ＭＴＪ素子Ｍへの「０」の書き込みが終了した。
【００６６】
図５（ｂ）及び（ｃ）に示すように、ノードＳＮ０の電圧Ｖ０、ノードＳＮ１の電圧Ｖ１は、時間ｔ２において、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化すると、下がる。このときの電圧の変化の度合は、ノードＳＮ０の電圧Ｖ０の方がノードＳＮ１の電圧Ｖ１よりも大きい。
【００６７】
つぎに、図５（ｆ）に示すように、時間ｔ４から時間ｔ５の間、ＭＴＪ素子に「１」を書き込むための書き込み電流Ｉを流した。図５（ａ）に示すように、時間ｔ５で、ＭＴＪ素子Ｍの抵抗値が高くなっている。つまり、ＭＴＪ素子Ｍへの「１」の書き込みが終了した。
【００６８】
図５（ｂ）及び（ｃ）に示すように、ノードＳＮ１の電圧Ｖ１、ノードＳＮ０の電圧Ｖ０は、時間ｔ５において、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化すると、上がる。なお、このときの電圧の変化の度合は、ノードＳＮ１の電圧Ｖ１の方がノードＳＮ０の電圧Ｖ０よりも大きい。
【００６９】
また、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化するときの電圧Ｖ０の最小値は、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化するときの電圧Ｖ０の最大値よりも大きい。また、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化するときの電圧Ｖ１の最小値は、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化するときの電圧Ｖ１の最大値よりも大きい。
【００７０】
これらの事象に基づき、インバータ３１には書き込みデータ「０」の書き込み終了を検出するための閾値Ｖｔｈ０が設定される。インバータ３３には書き込みデータ「１」の書き込み終了を検出するための閾値Ｖｔｈ１が設定される。
【００７１】
例えば図６に示すように、インバータ３１がＣＭＯＳ（Complementary MOS：相補型MOS）から構成された場合、ＰチャネルＭＯＳＦＥＴ３１ａ及びＮチャネルＭＯＳＦＥＴ３１ｂのサイズ（ゲート幅、ゲート長）、または、ＰチャネルＭＯＳＦＥＴ３１ａ及びＮチャネルＭＯＳＦＥＴ３１ｂに添加される不純物の濃度を調整することにより、以下の式に示されるような閾値Ｖｔｈ０がインバータ３１に設定される。
Ｖ０ｐ＜Ｖｔｈ０＜Ｖ０ａｐ
Ｖ０ａｐ：ＭＴＪ素子Ｍが高抵抗状態のときのノードＳＮ０の電圧
Ｖ０ｐ：ＭＴＪ素子Ｍが低抵抗状態のときのノードＳＮ０の電圧
インバータ３３には、以下の式に示されるような閾値Ｖｔｈ１が設定される。
Ｖ１ｐ＜Ｖｔｈ１＜Ｖ１ａｐ
Ｖ１ａｐ：ＭＴＪ素子Ｍが高抵抗状態のときのノードＳＮ１の電圧
Ｖ１ｐ：ＭＴＪ素子Ｍが低抵抗状態のときのノードＳＮ１の電圧
具体的には、閾値Ｖｔｈ０、Ｖｔｈ１は、以下の式に示されるような値とする。
Ｖｔｈ０＝(Ｖ０ａｐ＋Ｖ０ｐ）／２
Ｖｔｈ１＝(Ｖ１ａｐ＋Ｖ１ｐ）／２
【００７２】
図４を参照する。ビットラインＢＬの電圧Ｖ０（ノードＳＮ０の電圧）が閾値Ｖｔｈ０より大きい場合、インバータ３１、３２を介して、マルチプレクサ３５にハイレベルの信号が供給される。一方、ビットラインＢＬの電圧Ｖ０が閾値Ｖｔｈ０より小さい場合、マルチプレクサ３５には、ロウレベルの信号が供給される。
【００７３】
また、ビットラインＢＬの電圧Ｖ１（ノードＳＮ１の電圧）が閾値Ｖｔｈ１より小さい場合、インバータ３３、３４を介して、マルチプレクサ３５にロウレベルの信号が供給される。一方、ビットラインＢＬの電圧Ｖ１が閾値Ｖｔｈ１より大きい場合、マルチプレクサ３５には、ハイレベルの信号が供給される。
【００７４】
マルチプレクサ３５には、インバータ３２及びインバータ３４の出力信号、演算処理回路１００から供給された書き込みデータＤを表す信号が入力される。マルチプレクサ３５は、インバータ３２とインバータ３４の出力信号のうち、書き込みデータＤに対応する信号を選択してＸＮＯＲゲート３６に供給する。例えば、書き込みデータＤが「０」の場合、マルチプレクサ３５は、インバータ３２の出力信号をＸＮＯＲゲート３６に供給する。書き込みデータＤが「１」の場合、マルチプレクサ３５は、インバータ３４の出力信号をＸＮＯＲゲート３６に供給する。
【００７５】
ＸＮＯＲゲート３６は、演算処理回路１００から供給された書き込みデータＤを表す信号とマルチプレクサ３５の出力信号とを入力とするＸＮＯＲ（否定排他的論理和）を、書き込み終了信号ＤＯＮＥとして出力する。
【００７６】
書き込みデータＤが「０」（信号レベルはロウレベル）で、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を上回っていると、マルチプレクサ３５はハイレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ロウレベルの書き込み終了信号ＤＯＮＥを出力する。
【００７７】
書き込みデータＤが「０」（信号レベルはロウレベル）で、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回っていると、マルチプレクサ３５はロウレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
【００７８】
また、書き込みデータＤが「１」（信号レベルはハイレベル）で、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を下回っていると、マルチプレクサ３５はロウレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ロウレベルの書き込み終了信号ＤＯＮＥを出力する。
【００７９】
書き込みデータＤが「１」（信号レベルはハイレベル）で、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回っていると、マルチプレクサ３５はハイレベルの信号を出力する。この場合、ＸＮＯＲゲート３６は、ハイレベルの書き込み終了信号ＤＯＮＥを出力する。
このようにして、書き込み終了検出部３０から出力された書き込み終了信号ＤＯＮＥが、書き込み制御部１０に供給される。
【００８０】
以上のように構成されたデータ書き込み装置１は、演算処理回路１００から受け取った書き込みデータＤ及びイネーブルバー信号／ＥＮに基づいて、ＭＴＪ素子Ｍにデータ「０」または「１」を書き込む。
【００８１】
以下、図７から図９を参照して、データ書き込み装置１の書き込み動作を説明する。ここでは、データ「１」が記憶されているＭＴＪ素子Ｍ、即ち、高抵抗状態のＭＴＪ素子Ｍに、書き込みデータＤ「０」を書き込む例を説明する。
【００８２】
図７を参照する。演算処理回路１００はロウレベルのイネーブルバー信号／ＥＮを所定の期間出力する（データの書き込みの要求）。ロウレベルのイネーブルバー信号／ＥＮにより、制御信号供給部１１のＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態になる。書き込み終了検出部３０は、一つ前のデータの書き込みの終了を検出してからハイレベルの書き込み終了信号ＤＯＮＥを出力している。このため、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態を維持している。つまり、演算処理回路１００からのロウレベルのイネーブルバー信号／ＥＮの供給により、初期化状態（ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２がオン、ＮチャネルＭＯＳＦＥＴ１１３がオフ）となる。初期化状態では、電源線ＶＤＤの電圧によってＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１３との間の領域（ノード１４４）に電荷が蓄えられる。従って、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００８３】
さらに、駆動信号供給部１２には、演算処理回路１００から供給された書き込みデータ「０」を表す信号（ロウレベル）が入力される。駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣと書き込みデータ「０」を表す信号とが供給されると、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０（アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。なお、書き込み駆動信号ＷＲ１はロウレベル、書き込み駆動信号／ＷＲ１はハイレベルである。
【００８４】
従って、図８に示すように、ビットライン駆動部２１のＰチャネルＭＯＳＦＥＴ２１１と、ビットラインバー駆動部２２のＮチャネルＭＯＳＦＥＴ２２１はオンの状態となる。即ち、破線矢印で示す、電源線ＶＤＤ、ＰチャネルＭＯＳＦＥＴ２１１、ビットラインＢＬ、ＭＴＪ素子Ｍ、ビットラインバー／ＢＬ、ＮチャネルＭＯＳＦＥＴ２２１から形成される電流パスに書き込み電流Ｉ（順方向電流）が流れる。
【００８５】
また、このときのノードＳＮ０の電圧Ｖ０はインバータ３１の閾値Ｖｔｈ０よりも大きい。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「０」を表す信号（ロウレベル）と、マルチプレクサ３５から供給されたハイレベルの信号とが入力され、ＸＮＯＲゲート３６はロウレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、高抵抗状態の（データ「１」が記憶されている）ＭＴＪ素子Ｍに書き込みデータ「０」の書き込みが開始されたとき、書き込み終了検出部３０は、書き込み制御部１０にロウレベルの書き込み終了信号ＤＯＮＥの供給を開始する。図５（ｄ）及び（ｅ）に示すように、イネーブルバー信号／ＥＮがロウレベルとなって書き込みデータの書き込みを開始した直後、書き込み終了信号ＤＯＮＥはロウレベルとなる。
【００８６】
図７を参照する。ロウレベルの書き込み終了信号ＤＯＮＥの供給により、制御信号供給部１１のＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。一方、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態を維持する。このときも、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給され続けている。そして、駆動信号供給部１２は、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１及びハイレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給している。つまり、書き込み制御部１０は、ロウレベルの書き込み終了信号ＤＯＮＥを書き込み終了検出部３０から受け取ったときも、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
【００８７】
演算処理回路１００は、ローレベルのイネーブルバー信号／ＥＮの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号／ＥＮの供給を停止する。そして、演算処理回路１００は、ハイレベルのイネーブルバー信号の供給を開始する。ハイレベルのイネーブルバー信号／ＥＮの供給により、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態となる。一方、ＮチャネルＭＯＳＦＥＴ１１２はオフの状態を維持する。このときも、ノード１１４に蓄えられた電荷によって、ハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給され続けている。そして、駆動信号供給部１２は、ハイレベルの書き込み駆動信号ＷＲ０及びロウレベルの書き込み駆動信号／ＷＲ０、ロウレベルの書き込み駆動信号ＷＲ１及びハイレベルの書き込み駆動信号／ＷＲ１を書き込み駆動部２０に供給する。つまり、書き込み制御部１０は、ハイレベルのイネーブルバー信号／ＥＮを演算処理回路１００から受け取ったときも、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
【００８８】
そして、図８に示した高抵抗状態であるＭＴＪ素子Ｍのフリー層ＭＦからピン層ＭＰの方向に電流閾値以上の書き込み電流Ｉが流れると、ＭＴＪ素子Ｍは、図２（ｂ）に示したように低抵抗状態にスイッチする。このとき、図５（ａ）及び（ｂ）に示したように、ノードＳＮ０の電圧Ｖ０はインバータ３１の閾値Ｖｔｈ０よりも小さくなる。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「０」を表す信号（ロウレベル）と、マルチプレクサ３５から供給されたロウレベルの信号が入力される。よって、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、ＭＴＪ素子Ｍが高抵抗状態から低抵抗状態に変化したときに、書き込み終了検出部３０は、書き込み制御部１０にハイレベルの書き込み終了信号ＤＯＮＥの供給を開始する。
【００８９】
図９を参照する。ハイレベルの書き込み終了信号ＤＯＮＥの供給により、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。このとき、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態となり、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１４４）に蓄えられた電荷は接地線ＧＮＤに放電される。
【００９０】
このため、制御信号供給部１１から駆動信号供給部１２に供給される書き込み制御信号ＷＣはロウレベルとなる。従って、書き込み駆動信号ＷＲ０はロウレベル、書き込み駆動信号／ＷＲ０はハイレベルとなる。つまり、図５（ｅ）及び（ｆ）に示すように、書き込み制御部１０は、ハイレベルの書き込み終了信号ＤＯＮＥを受け取ったときに、書き込み駆動部２０に書き込み電流Ｉの供給を停止させる。以上により、ＭＴＪ素子Ｍへの書き込みデータＤ「０」の書き込みが終了する。
【００９１】
次に、図１０から図１２を参照して、データ「０」が記憶されているＭＴＪ素子Ｍ、即ち、低抵抗状態であるＭＴＪ素子Ｍに、書き込みデータＤ「１」を書き込む場合のデータ書き込み装置１の動作を説明する。書き込み電流Ｉの方向は、書き込みデータＤ「１」を書き込む場合と書き込みデータＤ「０」を書き込む場合とで向きが逆である。しかし、基本的な書き込み動作は上述の例と同様である。
【００９２】
図１０を参照する。書き込みデータＤ「０」を書き込むときと同様に、演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮを所定の期間出力する（データの書き込みの要求）。従って、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１２はオン、及びＮチャネルＭＯＳＦＥＴ１１３はオフ（初期化状態）となる。そして、ノード１１４に蓄えられた電荷によってハイレベルの書き込み制御信号ＷＣが駆動信号供給部１２に供給される。
【００９３】
さらに、駆動信号供給部１２には、演算処理回路１００から供給された書き込みデータＤ「１」を表す信号（ハイレベル）が入力される。駆動信号供給部１２は、ハイレベルの書き込み制御信号ＷＣと書き込みデータＤ「１」を表す信号の供給により、ハイレベルの書き込み駆動信号ＷＲ１及びロウレベルの書き込み駆動信号／ＷＲ１（アクティブレベルの書き込み駆動信号ＷＲ）を書き込み駆動部２０に供給する。なお、駆動信号ＷＲ０はローレベル、書き込み駆動信号／ＷＲ０はハイレベルである。
【００９４】
従って、図１１に示す破線矢印で示す、電源線ＶＤＤから、ＰチャネルＭＯＳＦＥＴ２２２、ビットラインバー／ＢＬ、ＭＴＪ素子Ｍ、ビットラインＢＬ、ＮチャネルＭＯＳＦＥＴ２１２の順に書き込み電流Ｉ（逆方向電流）が流れる。
【００９５】
また、このときのノードＳＮ１の電圧Ｖ１はインバータ３３の閾値Ｖｔｈ１よりも小さい。この場合、ＸＮＯＲゲート３６はロウレベルの書き込み終了信号ＤＯＮＥの出力を開始する。つまり、低抵抗状態の（データ「０」が記憶されている）ＭＴＪ素子Ｍに書き込みデータ「１」の書き込みが開始されたとき、書き込み終了検出部３０は、書き込み制御部１０にロウレベルの書き込み終了信号ＤＯＮＥの出力を開始する。
【００９６】
図１０を参照する。書き込み終了検出部３０からロウレベルの書き込み終了信号ＤＯＮＥが入力されると、制御信号供給部１１のＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。一方、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＭチャネルＭＯＳＦＥＴ１１３はオフの状態を維持する。このときも、書き込み制御部１０は、引き続き、アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。
【００９７】
演算処理回路１００は、ローレベルのイネーブルバー信号／ＥＮの供給を開始してから、所定の期間が経過すると、ローレベルのイネーブルバー信号／ＥＮの供給を停止する。そして、演算処理回路１００は、ハイレベルのイネーブルバー信号／ＥＮの供給を開始する。ハイレベルのイネーブルバー信号／ＥＮの供給により、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態となる。一方、ＮチャネルＭＯＳＦＥＴ１１２は、オフの状態を維持する。このときも、書き込み制御部１０は、引き続き、書き込み駆動部２０にアクティブレベルの書き込み駆動信号ＷＲを供給する。
【００９８】
そして、図１１に示した低抵抗状態であるＭＴＪ素子Ｍのピン層ＭＰからフリー層ＭＦの方向に電流閾値以上の書き込み電流Ｉが流れると、ＭＴＪ素子Ｍは、図２（ａ）に示したように高抵抗状態にスイッチする。このとき、図５（ａ）及び（ｃ）に示したように、ノードＳＮ１の電圧Ｖ１はインバータ３３の閾値Ｖｔｈ１よりも大きくなる。この場合、ＸＮＯＲゲート３６には、演算処理回路１００から供給された書き込みデータＤ「１」を表す信号（ハイレベル）と、マルチプレクサ３５から供給されたハイレベルの信号と、が入力され、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、ＭＴＪ素子Ｍが低抵抗状態から高抵抗状態に変化したときに書き込み終了検出部３０は、書き込み制御部１０にハイレベルの書き込み終了信号ＤＯＮＥの供給を開始する。
【００９９】
図１２を参照する。ハイレベルの書き込み終了信号ＤＯＮＥが書き込み制御部１０のＮチャネルＭＯＳＦＥＴ１１２のゲートに入力されると、ＮチャネルＭＯＳＦＥＴ１１２はオンの状態になる。このとき、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２とＮチャネルＭＯＳＦＥＴ１１３がオンの状態となり、ＰチャネルＭＯＳＦＥＴ１１１とＮチャネルＭＯＳＦＥＴ１１２との間の領域（ノード１１４）に蓄えられた電荷は接地線ＧＮＤに放電される。
【０１００】
図５（ｅ）及び（ｆ）に示したように、書き込み制御部１０は、ハイレベルの書き込み終了信号ＤＯＮＥを受け取ったときに、書き込み駆動部２０に書き込み電流Ｉの供給を停止させる。以上により、ＭＴＪ素子Ｍへの書き込みデータＤ「１」の書き込みが終了する。
【０１０１】
以上説明したように、本実施形態に係るデータ書き込み装置１は、書き込みデータＤに応じて、ビットラインＢＬ、ビットラインバー／ＢＬのノードＳＮ０、ＳＮ１のうちのいずれかのノードの電圧を連続的に監視する。監視対象のノードの電圧が閾値条件を満たすと、データ書き込み装置１は、ＭＴＪ素子ＭへのデータＤの書き込みの終了を検出する。このような構成により、高い書き込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
【０１０２】
上記実施形態では、ＭＴＪ素子Ｍに記憶されているデータと異なるデータの書き込みを行う場合を説明した。また、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みを行う場合には、書き込み制御部１０は演算処理回路１００からハイレベルのイネーブルバー信号／ＥＮを受け取ると、データの書き込みを終了する。
【０１０３】
ＭＴＪ素子Ｍに記憶されているデータが「０」である場合を具体的に説明する。書き込み駆動部２０によってＭＴＪ素子Ｍに書き込み電流Ｉが供給されると、書き込み終了検出部３０のＸＮＯＲゲート３６にはマルチプレクサ３５からロウレベルの信号が供給される。そのため、ＸＮＯＲゲート３６はハイレベルの書き込み終了信号ＤＯＮＥを出力する。つまり、演算処理回路１００からの要求に従って、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みを開始した場合には、書き込み終了検出部３０から書き込み制御部１０に供給される書き込み終了信号ＤＯＮＥの信号レベルはハイレベルのまま変化しない。そして、その後、演算処理回路１００から制御信号供給部１１にハイレベルのイネーブルバー信号／ＥＮが入力されると、ＰチャネルＭＯＳＦＥＴ１１１がオフ、ＮチャネルＭＯＳＦＥＴ１１２、ＮチャネルＭＯＳＦＥＴ１１３がオンの状態となる。これにより、制御信号供給部１１から駆動信号供給部１２に供給される書き込み制御信号ＷＣはロウレベルとなり、書き込み駆動部２０によるＭＴＪ素子Ｍへの書き込み電流Ｉの供給は停止する。このように、ＭＴＪ素子Ｍに記憶されているデータと同じデータの書き込みが行われた場合には、ＭＴＪ素子Ｍへの書き込み電流Ｉの供給を即座に停止できるので、無駄な電力消費を抑えることができる。さらに、所望の書込みデータに応じて自動的に電圧変化を検出するノードを切り替えるため、書込み電流の印加方向に関わらず高い書込み終了検出マージンを得ることが可能となる。
【０１０４】
なお、上記実施形態の書き込み終了検出部３０は、４つのインバータ３１、３２、３３、３４をそれぞれ２段ずつ備える。あるいは、書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１の電圧Ｖ０、Ｖ１が閾値条件を満たしたことを検出する２つのバッファをそれぞれ備えてもよい。また、書き込み終了検出部３０は、ノードＳＮ０、ＳＮ１の電圧Ｖ０、Ｖ１が閾値条件を満たしたことを検出する４つ以上のインバータをそれぞれ複数段ずつ備えてもよい。
【０１０５】
また、書き込み終了検出部３０は、ノードＳＮ０の電圧Ｖ０が閾値Ｖｔｈ０を下回ったとき、または、ノードＳＮ１の電圧Ｖ１が閾値Ｖｔｈ１を上回ったとき（ノードＳＮ０、ＳＮ１の何れかが閾値条件を満たしたとき）にハイレベルの書き込み終了信号ＤＯＮＥを出力し、それ以外はロウレベルの書き込み終了信号ＤＯＮＥを出力するのであれば、書き込み終了検出部３０の回路構成は適宜に変更可能である。この場合、インバータ３１〜３４、マルチプレクサ３５、ＸＮＯＲゲート３６を適宜に省略または他の構成に変更してもよい。また、この場合、演算処理回路１００は書き込み終了検出部３０への書き込みデータＤの供給をしなくてもよい。
【０１０６】
また、図１３に示すように、メモリセルＭＣは一対のＭＴＪ素子Ｍを備えてもよい。一対のＭＴＪ素子Ｍの抵抗状態は、相補的に設定されており、一方が高抵抗状態、他方が低抵抗状態である。一対のＭＴＪ素子Ｍの抵抗状態の組み合わせが、データＤ「１」又は「０」と対応付けられる。この場合も、データ書き込み装置１は、書き込みデータＤに応じてノードＳＮ０とＳＮ１の何れかの電圧を監視する。データ書き込み装置１は、書き込みデータＤに応じたノードの電圧が閾値条件を満たしたと判別すると、メモリセルＭＣ（一対のＭＴＪ素子Ｍ）へのデータの書き込みの終了を検出する。
【０１０７】
また、記憶回路が複数のメモリセルから構成される場合には、各メモリセルＭＣを選択するワードライン駆動部１１０をデータ書き込み装置１に備えることにより、各メモリセルＭＣについてデータの書き込みの終了を検出できる。
【０１０８】
図１４に、複数のメモリセルＭＣを有する記憶回路を示す。複数のメモリセルＭＣはマトリクス状に配置されており、書き込み駆動部２０及び書き込み終了検出部３０は、行毎に配置されている。各メモリセルＭＣにはメモリセルＭＣを個々に選択するためのワードラインＷＬＣと、複数のメモリセルＭＣをセクション毎に選択するためのワードラインＷＬＳとが接続されている。ワードライン駆動部１１０は、演算処理回路１００から書き込み対象のメモリセルＭＣの位置を示す情報（座標値等）を受け取る。ワードライン駆動部１１０は、受け取った位置を示す情報（座標値等）をデコードしてメモリセルＭＣの位置（行及び列）を特定する。ワードライン駆動部１１０は、特定したメモリセルＭＣの位置を基にメモリセルＭＣに接続されたワードラインＷＬＳ、ＷＬＣにアクティブレベルの信号を出力する。ワードライン駆動部１１０は、書き込み先のメモリセルＭＣに接続されたワードラインＷＬＳ、ＷＬＣをアクティブにすることでメモリセルＭＣを書き込み可能な状態にする。例えば、ワードライン駆動部１１０は、メモリセルＭＣ１の位置を特定した場合、メモリセルＭＣ１に接続されたワードラインＷＬＳ及びワードラインＷＬＣ１にアクティブレベルの信号を出力し、メモリセルＭＣ１を書き込み可能な状態にする。書き込み制御部１０は、特定したメモリセルＭＣの行に対応する書き込み駆動部２０にアクティブレベルの書き込み駆動信号を供給する。
【０１０９】
この状態で、書き込み駆動部２０は、上記実施形態と同様に、書き込み制御部１０から受け取ったアクティブレベルの書き込み駆動信号を基に、書き込みデータに対応する方向の書き込み電流を、ビットラインＢＬ、ビットラインバー／ＢＬに供給する。これにより、メモリセルＭＣ１のＭＴＪ素子Ｍに書き込み電流が流れ、ＭＴＪ素子Ｍに書き込みデータが書き込まれる。
【０１１０】
そして、書き込み駆動部２０と同じ行に配置された書き込み終了検出部３０では、書き込みデータ（例えばデータ「０」）に対応する接続ノード（ノードＳＮ０）の電圧が閾値（Ｖｔｈ０）を超えた場合にデータの書き込みが終了したことを検出し、ハイレベルの書き込み終了信号ＤＯＮＥを書き込み制御部１０に供給する。書き込み制御部１０は、書き込み終了検出部３０からハイレベルの書き込み終了信号ＤＯＮＥが供給された場合、書き込み駆動部２０に書き込み電流の供給を停止させる。これにより、メモリセルＭＣ１のＭＴＪ素子Ｍへのデータの書き込みが終了する。
【０１１１】
その他、書き込みデータを書き込む記憶素子は、ＭＴＪ素子に限定されず、ReRAM（Resistance Random Access Memory）等の抵抗変化型の記憶素子であればよい。
【０１１２】
以上、本発明は、上記実施形態の説明および図面によって限定されるものではなく、上記実施形態および図面に適宜変更等を加えることは可能である。
【０１１３】
本発明は、２０１４年３月２４日に出願された日本国特許出願２０１４−６０９０１号に基づく。本発明中に日本国特許出願２０１４−６０９０１号の明細書、特許請求、図面全体を参照として取り込むものとする。
【産業上の利用可能性】
【０１１４】
本発明によれば、抵抗変化型記憶素子へのデータ書き込みについて、高い書込み終了検出マージンを有し、かつ単純な回路構成によりデータ書き込み時の電力消費を低減できる。
【符号の説明】
【０１１５】
１  データ書き込み装置
１０  書き込み制御部
１１  制御信号供給部
１２  駆動信号供給部
１１１  ＰチャネルＭＯＳＦＥＴ
１１２，１１３  ＮチャネルＭＯＳＦＥＴ
１１４  ノード
１２１，１２２，１２５，１２６  インバータ
１２３，１２４  ＮＯＲゲート
２０  書き込み駆動部
２１  ビットライン駆動部
２２  ビットラインバー駆動部
２１１，２２２  ＰチャネルＭＯＳＦＥＴ
２１２，２２１  ＮチャネルＭＯＳＦＥＴ
３０  書き込み終了検出部
３１，３２，３３，３４  インバータ
３５  マルチプレクサ
３６  ＸＮＯＲゲート
ＭＣ  メモリセル
Ｍ  ＭＴＪ素子
ＭＦ  フリー層
ＭＩ  絶縁層
ＭＰ  ピン層
ＢＬ  ビットライン
／ＢＬ  ビットラインバー
ＳＮ０，ＳＮ１  ノード
ＤＯＮＥ  書き込み終了信号
ＷＲ，ＷＲ０，／ＷＲ０，ＷＲ１，／ＷＲ１  書き込み駆動信号
Ｄ  書き込みデータ
／ＥＮ  イネーブルバー信号
ＷＣ  書き込み制御信号
Ｉ  書き込み電流
【図１】
2015147016.tif 000003
【図２】
2015147016.tif 000004
【図３】
2015147016.tif 000005
【図４】
2015147016.tif 000006
【図５】
2015147016.tif 000007
【図６】
2015147016.tif 000008
【図７】
2015147016.tif 000009
【図８】
2015147016.tif 000010
【図９】
2015147016.tif 000011
【図１０】
2015147016.tif 000012
【図１１】
2015147016.tif 000013
【図１２】
2015147016.tif 000014
【図１３】
2015147016.tif 000015
【図１４】
2015147016.tif 000016
【手続補正書】
【提出日】平成27年9月11日(2015.9.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
２端子を有する抵抗変化型の記憶素子及び前記記憶素子を選択するためのＮＭＯＳトランジスタを含むメモリセルがＮ×Ｍの配列（Ｎ＞１、Ｍ＞１）として配置されており、
第１行から第Ｎ行のそれぞれの行において、Ｍ個の前記メモリセルに含まれる前記記憶素子の一方の端は、前記Ｎ×Ｍの配列として配置された前記メモリセルを行毎に選択するための選択用ＮＭＯＳトランジスタを介して、第１のＰＭＯＳトランジスタのドレイン端と第１のＮＭＯＳトランジスタのドレイン端とが接続された第１接続ノードに接続され、
第１行から第Ｎ行のそれぞれの行において、Ｍ個の前記メモリセルに含まれる前記ＮＭＯＳトランジスタの電流路の前記記憶素子に接続されていない方の端は、第２のＰＭＯＳトランジスタのドレイン端と第２のＮＭＯＳトランジスタのドレイン端とが接続された第２接続ノードに接続され、
各前記メモリセルに含まれる前記ＮＭＯＳトランジスタは前記記憶素子を列ごとに選択するためのトランジスタであり、
書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記選択用ＮＭＯＳトランジスタと前記記憶素子と前記メモリセルに含まれる前記ＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの順に電流を流し、または、前記第２のＰＭＯＳトランジスタと前記メモリセルに含まれる前記ＮＭＯＳトランジスタと前記記憶素子と前記選択用ＮＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとの順に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える、
ことを特徴とする抵抗変化型記憶素子のデータ書き込み装置。
【請求項２】
前記書き込み終了検出手段は、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を供給する、
ことを特徴とする請求項１に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項３】
前記書き込み終了検出手段は、インバータを備え、
前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を出力する、
ことを特徴とする請求項１または２に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項４】
前記書き込み終了検出手段は、
前記書き込み手段により、前記記憶素子に第１のデータが書き込まれて、前記記憶素子が、抵抗が低い状態から高い状態に変化したことにより、前記記憶素子の第１の端の電圧が第１の閾値より小さい値から大きい値に変化したとき、及び、
前記書き込み手段により、前記記憶素子に第２のデータが書き込まれて、前記記憶素子が、抵抗が高い状態から低い状態に変化したことにより、前記記憶素子の第２の端の電圧が第２の閾値より大きい値から小さい値に変化したとき、に前記書き込み終了信号を出力する、
ことを特徴とする請求項１、２または３に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項５】
前記書き込み終了検出手段は、
前記書き込み対象のデータに応じて、前記書き込み手段の第１の端の電圧と第２の端の電圧の一方を選択する手段を備える、
ことを特徴とする請求項１から４の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項６】
前記書き込み制御手段は、
第１のデータまたは第２のデータの書き込みの要求を受け付ける書き込み要求受付部と、
前記書き込み要求受付部が受け付けた前記第１のデータの書き込みの要求に従って、前記記憶素子への前記第１のデータの書き込みを前記書き込み手段に実行させる第１の書き込み制御部と、
前記書き込み要求受付部が受け付けた前記第２のデータの書き込みの要求に従って、前記記憶素子への前記第２のデータの書き込みを前記書き込み手段に実行させる第２の書き込み制御部と、を備え、
前記第１の書き込み制御部は、前記書き込み終了検出手段から供給された前記第１のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第１のデータの書き込みを停止させ、
前記第２の書き込み制御部は、前記書き込み終了検出手段から供給された前記第２のデータに対応する書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記第２のデータの書き込みを停止させる、
ことを特徴とする請求項１から５の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【請求項７】
複数の前記記憶素子が配置され、
前記各記憶素子の端部は、選択用のトランジスタを介して一対のビットラインに接続されており、
前記書き込み手段は、前記一対のビットラインを介して選択された記憶素子に前記書き込み対象のデータを書き込み、
前記書き込み終了検出手段は、前記選択された記憶素子の一端が接続された一方の前記ビットラインの電圧に基づいて、前記データの書き込みが終了したことを検出する、
ことを特徴とする請求項１から６の何れか１項に記載の抵抗変化型記憶素子のデータ書き込み装置。
【手続補正書】
【提出日】平成28年9月23日(2016.9.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するために、本発明の抵抗変化型記憶素子のデータ書き込み装置は、
２端子を有する抵抗変化型の記憶素子及び前記記憶素子を選択するためのＮＭＯＳトランジスタを含むメモリセルがＮ×Ｍの配列（Ｎ＞１、Ｍ＞１）として配置されており、
第１行から第Ｎ行のそれぞれの行において、Ｍ個の前記メモリセルに含まれる前記記憶素子の一方の端は、前記Ｎ×Ｍの配列として配置された前記メモリセルを行毎に選択するための選択用ＮＭＯＳトランジスタを介して、第１のＰＭＯＳトランジスタのドレイン端と第１のＮＭＯＳトランジスタのドレイン端とが接続された第１接続ノードに接続され、
第１行から第Ｎ行のそれぞれの行において、Ｍ個の前記メモリセルに含まれる前記ＮＭＯＳトランジスタの電流路の前記記憶素子に接続されていない方の端は、第２のＰＭＯＳトランジスタのドレイン端と第２のＮＭＯＳトランジスタのドレイン端とが接続された第２接続ノードに接続され、
各前記メモリセルに含まれる前記ＮＭＯＳトランジスタは前記記憶素子を列ごとに選択するためのトランジスタであり、
書き込み対象のデータに応じ、前記第１のＰＭＯＳトランジスタと前記選択用ＮＭＯＳトランジスタと前記記憶素子と前記メモリセルに含まれる前記ＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタとの順に電流を流し、または、前記第２のＰＭＯＳトランジスタと前記メモリセルに含まれる前記ＮＭＯＳトランジスタと前記記憶素子と前記選択用ＮＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタとの順に電流を流し、前記記憶素子にデータを書き込む書き込み手段と、
前記記憶素子へのデータの書き込みを開始してから、書き込み対象のデータに応じ、前記第１接続ノード、または、前記第２接続ノードの電圧を監視し、この一端の電圧を基に前記データの書き込みが終了したことを検出し、前記データの書き込みが終了したことを表す書き込み終了信号を供給する書き込み終了検出手段と、
前記書き込み終了検出手段によって供給された前記書き込み終了信号に応答して、前記書き込み手段による前記記憶素子への前記データの書き込みを停止させる書き込み制御手段と、を備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記書き込み終了検出手段は、例えば、前記記憶素子の一端の電圧が予め設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記書き込み終了検出手段は、例えば、インバータを備え、前記インバータは、前記記憶素子の一端の電圧が前記インバータに設定された閾値を上回ったとき、あるいは下回ったときに前記書き込み終了信号を出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
また、演算処理回路１００がハイレベルのイネーブルバー信号／ＥＮを出力すると、ＰチャネルＭＯＳＦＥＴ１１１はオフ、ＮチャネルＭＯＳＦＥＴ１１３はオンの状態になる。書き込み制御信号供給部１１は、この状態で、ハイレベルの書き込み終了信号ＤＯＮＥが書き込み終了検出部３０から供給されるのを待機し、ハイレベルの書き込み終了信号ＤＯＮＥが供給されたときに即座にＭＴＪ素子Ｍへの書き込みを停止するための準備をする。演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を開始してから所定の期間（ＭＴＪ素子Ｍの抵抗状態が変化するまでの時間よりも十分短い時間、例えば数ナノ秒)、ロウレベルのイネーブルバー信号／ＥＮの出力を継続する。所定の期間が経過すると、演算処理回路１００は、ロウレベルのイネーブルバー信号／ＥＮの出力を停止し、ハイレベルのイネーブルバー信号／ＥＮの出力を開始する。図５（ｄ）に示す例では、ロウレベルのイネーブルバー信号／ＥＮは、時間ｔ１から時間ｔ１’の期間、時間ｔ４から時間ｔ４’の期間、出力されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
また、ビットラインバー／ＢＬの電圧Ｖ１（ノードＳＮ１の電圧）が閾値Ｖｔｈ１より小さい場合、インバータ３３、３４を介して、マルチプレクサ３５にロウレベルの信号が供給される。一方、ビットラインバー／ＢＬの電圧Ｖ１が閾値Ｖｔｈ１より大きい場合、マルチプレクサ３５には、ハイレベルの信号が供給される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
図１０を参照する。書き込み終了検出部３０からロウレベルの書き込み終了信号ＤＯＮＥが入力されると、制御信号供給部１１のＮチャネルＭＯＳＦＥＴ１１２はオフの状態になる。一方、ＰチャネルＭＯＳＦＥＴ１１１はオン、ＮチャネルＭＯＳＦＥＴ１１３はオフの状態を維持する。このときも、書き込み制御部１０は、引き続き、アクティブレベルの書き込み駆動信号ＷＲを書き込み駆動部２０に供給する。
【国際調査報告】
2015147016.tif 000017
2015147016.tif 000018
2015147016.tif 000019