(57)【要約】  多層基板（１０）は、電子部品（２）と接続される部品実装電極（１２１）と、外部構造と接続される外部実装電極（１２４）と、部品実装電極（１２１）と外部実装電極（１２４）との間に連なり、積層方向に貫通導体（１４１，１４２１，１４２２，１４３）を重なり合わせた放熱部（１６）と、を備え、放熱部（１６）は、セラミックス層毎に１つの貫通導体が連なる連通部（１６１，１６２）と、セラミックス層毎に複数の貫通導体が連通部（１６１，１６２）間に連なる分岐部（１６３）と、を備え、連通部（１６１，１６２）の貫通導体と分岐部（１６３）の貫通導体とが隣り合う位置では、それぞれの貫通導体の前記積層方向から視た中心の位置が離れている。
2016052284.tif 000002
【特許請求の範囲】
【請求項１】
積層方向に積層した複数のセラミックス層と、
前記セラミックス層の表面に設けられている複数の平面導体と、
前記セラミックス層を貫通する複数の貫通導体と、
を備える多層基板であって、
電子部品と接続される部品接続部と、
外部構造と接続される外部接続部と、
前記積層方向において複数の前記貫通導体同士を一部で重なり合わせて前記部品接続部と前記外部接続部との間に電気的に導通するように連ねた放熱部と、
を備え、
前記放熱部は、
前記セラミックス層毎に１つの前記貫通導体を前記部品接続部に連ねた第１連通部と、
前記セラミックス層毎に１つの前記貫通導体を前記外部接続部に連ねた第２連通部と、
前記セラミックス層毎に複数の前記貫通導体を、前記第１連通部と前記第２連通部との間に連ねた分岐部と、
を備え、
前記第１連通部または前記第２連通部の前記貫通導体と前記分岐部の前記貫通導体とが、前記積層方向に隣り合う位置では、それぞれの前記貫通導体の前記積層方向から視た中心の位置が離れている、
多層基板。
【請求項２】
前記第１連通部、前記第２連通部、および前記分岐部のそれぞれにおいて、前記積層方向に隣り合う前記貫通導体は、前記積層方向から視た中心の位置が一致している、
請求項１に記載の多層基板。
【請求項３】
前記第１連通部または前記第２連通部の前記貫通導体と前記分岐部の前記貫通導体とが前記積層方向に隣り合う位置では、前記積層方向から視て、一方の前記貫通導体の中心の位置から、他方の前記貫通導体の中心の位置が全て離れている、
請求項１または請求項２に記載の多層基板。
【請求項４】
前記分岐部は、前記複数のセラミックス層に渡って設けられている、
請求項１乃至請求項３のいずれか１項に記載の多層基板。
【請求項５】
前記第１連通部が設けられている前記セラミックス層の層数は、前記第２連通部が設けられている前記セラミックス層の層数よりも少ない、
請求項１乃至請求項４のいずれか１項に記載の多層基板。
【請求項６】
前記放熱部は、
前記第１連通部を介して前記部品接続部に連ねた第１の前記分岐部と、
前記第２連通部を介して前記外部接続部に連ねた第２の前記分岐部と、
セラミックス層毎に１つの貫通導体を前記第１の分岐部と前記第２の分岐部との間に連ねた第３の連通部と、
を備える、請求項１乃至請求項５のいずれか１項に記載の多層基板。
【請求項７】
前記セラミックス層は、
前記貫通導体が密に配置された密部と、
前記貫通導体が疎に配置された疎部と、
を有し、
前記密部の貫通導体を連ねた第１の前記放熱部と、
前記疎部の貫通導体を連ねた第２の前記放熱部と、を更に備え、
前記第１連通部は、前記第２の放熱部よりも前記第１の放熱部でより短い、
請求項１乃至請求項６のいずれか１項に記載の多層基板。
【請求項８】
前記セラミックス層は、
前記貫通導体が密に配置された密部と、
前記貫通導体が疎に配置された疎部と、
を有し、
前記分岐部は、前記積層方向から視て、
前記密部側に配置された第１の貫通導体と、
前記疎部側に配置された第２の貫通導体と、
を有し、
前記第１の貫通導体の前記積層方向から視た断面積は、前記第２の貫通導体の前記積層方向から視た断面積よりも小さい、
請求項１乃至請求項７のいずれか１項に記載の多層基板。
【請求項９】
前記分岐部は、前記積層方向から視て、前記複数の貫通導体が対称に設けられている、
請求項１乃至請求項７のいずれか１項に記載の多層基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のセラミックス層が積層され、各セラミックス層を貫通する貫通導体により放熱部が設けられた多層基板に関する。
【背景技術】
【０００２】
多層基板は、複数のセラミックス層を積層した積層体と、積層体の表面または内部に配置される電子部品と、各セラミックス層に設けられた平面導体と、各セラミックス層を貫通する貫通導体と、を備えて構成されることがある（例えば特許文献１および２参照）。【０００３】
該多層基板の製造時には、貫通導体とセラミックス層とで収縮量に差が生じるため、基板表面の平坦性が低下することがある。そこで、特許文献１には、電子部品の実装電極に接する貫通導体を小径なものに設定し、これにより、電子部品の実装電極の平坦性を向上させる技術事項が開示されている。【０００４】
また、特許文献２には、多層基板において、動作周波数が高速な電子部品を用いる際の信号伝送路の伝送特性を向上させるために、電子部品の実装電極に導通する貫通導体を複数列に分岐させる技術事項が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４１２４２号公報
【特許文献２】特開２００２−２６７７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、多層基板においては、電子部品からの放熱性を高めるために、電子部品に接する位置から積層方向に複数の貫通導体を連続的に配置することがある。この場合にも、やはり多層基板の表面の平坦性が低下してしまうため、その改善が望まれている。【０００７】
特許文献１の構成は、放熱性の観点から視ると、電子部品の実装電極に接する貫通導体が通常よりも小径に構成されているので、該貫通導体で熱流量が制限されてしまうため、高い放熱性を期待することができない。また、平坦性の観点から視ても、貫通導体の面内中心の位置では、基板の全長（厚み）にわたって複数の貫通導体が重なっているため、突出量が過大になる恐れが強く、十分な平坦性を期待することもできない。【０００８】
また、特許文献２の構成は、放熱性の観点から視ると、分岐部分と合流部分との間に、貫通導体間を繋ぐ平面導体が介在しており、平面導体にて熱流量が大きく制限されてしまうため、やはり、高い放熱性を期待することができない。【０００９】
そこで本発明の目的は、高い放熱性と平坦性とを両立させることができる多層基板を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、積層方向に積層した複数のセラミックス層と前記セラミックス層の表面に設けられている複数の平面導体と前記セラミックス層を貫通する複数の貫通導体とを備える多層基板であって、電子部品と接続される部品接続部と、外部構造と接続される外部接続部と、前記積層方向において複数の前記貫通導体同士を一部で重なり合わせて前記部品接続部と前記外部接続部との間に電気的に導通するように連ねた放熱部と、を備え、前記放熱部は、前記セラミックス層毎に１つの前記貫通導体を前記部品接続部に連ねた第１連通部と、前記セラミックス層毎に１つの前記貫通導体を前記外部接続部に連ねた第２連通部と、セラミックス層毎に複数の前記貫通導体を、前記第１連通部と前記第２連通部との間に連ねた分岐部と、を備え、前記第１連通部または前記第２連通部の前記貫通導体と前記分岐部の前記貫通導体とが前記積層方向に隣り合う位置では、それぞれの前記貫通導体の前記積層方向から視た中心の位置が離れている。【００１１】
この構成では、連通部と分岐部との境界部分において、セラミックス層に対する収縮量の差が最も大きくなる各貫通導体の中心部分が、積層方向に重ならずに平面方向に離れるので、収縮量の差が積層方向に累積されて過大になることを防ぐことができる。その上、貫通導体間で中心部分が平面方向に離れると熱流量が小さくなる恐れがあるが、分岐部に複数の貫通導体を設けて、該複数の貫通導体を第１連通部と第２連通部との間に連ねることで、放熱経路を多重化して高い放熱性を維持することができる。したがって、高い平坦性と高い放熱性とを有する多層基板を実現することができ、多層基板に実装される電子部品を外部基板に対して略平行に支持することが容易となり、電子部品の温度上昇も防ぐ（抑制する）ことができる。【００１２】
前記第１連通部、前記第２連通部、および前記分岐部のそれぞれにおいて、前記積層方向に隣り合う前記貫通導体は前記積層方向から視た中心の位置が一致していることが好ましい。この構成では、前記第１連通部、前記第２連通部、および前記分岐部のそれぞれにおいて、貫通導体間での熱流量が小さくなることを防ぐ（抑制する）ことができる。【００１３】
前記第１連通部または前記第２連通部の前記貫通導体と前記分岐部の前記貫通導体とが隣り合う位置では、前記積層方向から視て、一方の前記貫通導体の中心の位置から、他方の前記貫通導体の中心の位置が全て離れることが好ましい。この構成では、一方の貫通導体の中心位置における変形が対向する位置のセラミックス層に製造段階で吸収されるため、一方の貫通導体の中心位置における変形量を大幅に抑制できる。【００１４】
前記分岐部は、前記複数のセラミックス層に渡って設けられていることが好ましい。これにより、第１連通部や第２連通部の積層方向の長さを抑制することができ、第１連通部や第２連通部周辺の変形量を低減できる。多層基板の表面付近のセラミックス層が基板の平坦性に及ぼす影響は特に大きいので、第１連通部や第２連通部の周辺における変形量を低減することで、基板の平坦性を効果的に改善できる。また、分岐部の周辺での変形は積層体の表面付近のセラミックス層に製造段階で吸収され易く、多層基板の平坦性を大きく損なうことが無い。【００１５】
前記第１連通部が設けられている前記セラミックス層の層数は、前記第２連通部が設けられている前記セラミックス層の層数よりも少ないことが好ましい。これにより、高い平坦性が求められる電子部品の接続面で、高い平坦性を実現することができる。【００１６】
前記放熱部は、前記第１連通部を介して前記部品接続部に連ねた第１の前記分岐部と、前記第２連通部を介して前記外部接続部に連ねた第２の前記分岐部と、セラミックス層毎に１つの貫通導体が前記第１の分岐部と前記第２の分岐部との間に連ねた第３の連通部と、を備えることが好ましい。これにより、第１の分岐部と第２の分岐部との積層方向の長さを抑制することができ、第１の分岐部と第２の分岐部との周辺での変形量を低減できる。その上、第１の分岐部によって部品接続部の平坦性を調整し、第２の分岐部によって外部接続部の平坦性を調整することができる。【００１７】
前記セラミックス層は、前記貫通導体が密に配置された密部と、前記貫通導体が疎に配置された疎部と、を有し、前記密部の貫通導体を連ねた第１の前記放熱部と、前記疎部の貫通導体を連ねた第２の前記放熱部と、を有し、前記第１連通部は、前記第２の放熱部よりも前記第１の放熱部でより短いことが好ましい。この構成においては、密部の表面は疎部の表面よりも突出しやすい傾向を有することになる。そこで、密部と疎部とのそれぞれに設ける放熱部において第１連通部や分岐部の長さを調整することで、具体的には、密部において疎部よりも第１連通部をより短くすることで、密部と疎部とで表面の突出量を均一化することができる。これにより、密部と疎部とに渡って電子部品が実装されるような場合にも、電子部品に傾きが生じることを防ぐ（抑制する）ことができる。【００１８】
前記セラミックス層は、前記貫通導体が密に配置された密部と、前記貫通導体が疎に配置された疎部と、を有し、前記分岐部は、前記積層方向から視て、前記密部側に配置された第１の貫通導体と、前記疎部側に配置された第２の貫通導体と、を有し、前記第１の貫通導体の前記積層方向から視た断面積は、前記第２の貫通導体の前記積層方向から視た断面積よりも小さいことが好ましい。この構成では、分岐部において、密部側に設けられる貫通導体と、疎部側に設けられる貫通導体との断面積を調整することで、具体的には、密部側の貫通導体において疎部側の貫通導体よりも断面積を小さくすることで、密部と疎部とで表面の突出量を均一化することができる。これにより、密部と疎部とに渡って電子部品が実装されるような場合にも、電子部品に傾きが生じることを防ぐ（抑制する）ことができる。【００１９】
前記分岐部は、前記複数の貫通導体が対称に設けられていてもよい。この場合には、分岐部に対向する位置に部品接続導体が設けられていると、部品接続導体をより平坦にすることができる。
【発明の効果】
【００２０】
本発明によれば、放熱部によって、多層基板に実装される電子部品を高い放熱性で放熱させることができる上、放熱部を設けていても基板の高い平坦性を得ることができる。したがって、多層基板に実装される電子部品に傾きが生じることを防ぐ（抑制する）ことができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る多層基板を備える基板モジュールの側面断面図である。
【図２】第１の実施形態に係る多層基板の平面図である。
【図３】多層基板の表面形状について説明する図である。
【図４】第２の実施形態に係る多層基板を備える基板モジュールの側面断面図である。
【図５】第３の実施形態に係る多層基板を備える基板モジュールの側面断面図である。
【図６】第４の実施形態に係る多層基板を備える基板モジュールの側面断面図である。
【図７】第５の実施形態に係る多層基板を備える基板モジュールの側面断面図である。
【図８】第５の実施形態に係る多層基板の製造過程での状態を例示する図である。
【図９】第６の実施形態に係る多層基板の側面断面図である。
【図１０】第７の実施形態に係る多層基板の側面断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態について図１〜７を参照して説明する。各図では、導電性を持つ部材を実直線によるハッチングで示し、絶縁性を持つ部材を非実直線によるハッチングで示す。
【００２３】
≪第１の実施形態≫
以下、本発明の第１の実施形態に係る多層基板を説明する。図１は、第１の実施形態に係る多層基板１０を備える基板モジュール１の側面断面図である。
【００２４】
基板モジュール１は、多層基板１０と、電子部品２と、はんだフィレット３と、を備えている。ここでは、電子部品２は、コンデンサやコイル、抵抗チップなどの受動部品であり、はんだフィレット３を介して多層基板１０の表面にはんだ実装されている。なお、電子部品２としては、受動部品の他、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）やＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＰＡＣＫＡＧＥ）型などの能動部品（ＩＣチップなど）を採用することもできる。また、電子部品２は、多層基板１０の内部に設けられる内蔵部品であってもよく、封止樹脂で多層基板に封止されるような構成であってもよい。電子部品２の例としては、パワーアンプ（ＰＡ）や、弾性波フィルタなどがある。
【００２５】
多層基板１０は、積層体１１と、部品実装電極１２１，１３１と、外部実装電極１２４，１３４と、内部平面導体１３２，１３３と、貫通導体１４１，１４２１，１４２２，１４３，１５１，１５２，１５３と、を備えている。
【００２６】
積層体１１は、複数のセラミックス層１１１，１１２，１１３を備え、一方主面側から他方主面側にかけて、セラミックス層１１１，１１２，１１３をこの順に積層して構成されている。
【００２７】
部品実装電極１２１，１３１は、セラミックス層１１１の一方主面側の表面、即ち、積層体１１の一方主面に設けられた平面導体からなり、電子部品２がはんだフィレット３を介して接合されている。貫通導体１４１，１５１は、複数のセラミックス層の一部である一方主面側にあるセラミックス層１１１を貫通して設けられており、部品実装電極１２１，１３１に一方主面側の端部で導通されている。
【００２８】
内部平面導体１３２は、積層体１１の内部に位置し、セラミックス層１１２の一方主面側の表面、即ち、セラミックス層１１１とセラミックス層１１２との界面に設けられた平面導体からなり、セラミックス層１１１に設けられた貫通導体１５１の他方主面側の端部が導通している。貫通導体１４２１，１４２２，１５２は、セラミックス層１１２を貫通して設けられており、貫通導体１４２１，１４２２は貫通導体１４１に、貫通導体１５２は内部平面導体１３２に、一方主面側の端部で導通している。
【００２９】
内部平面導体１３３は、積層体１１の内部に位置し、セラミックス層１１３の一方主面側の表面、即ち、セラミックス層１１２とセラミックス層１１３との界面に設けられた平面導体からなり、セラミックス層１１２に設けられた貫通導体１５２の他方主面側の端部が導通している。貫通導体１４３，１５３は、セラミックス層１１３を貫通して設けられており、貫通導体１４３は貫通導体１４２１，１４２２に、貫通導体１５３は内部平面導体１３３に、一方主面側の端部で導通している。外部実装電極１２４，１３４は、セラミックス層１１３の他方主面側の表面、即ち、積層体１１の他方主面に設けられた平面導体からなり、貫通導体１４３，１５３の他方主面側の端部が導通している。
【００３０】
したがって、貫通導体１４１，１４２１，１４２２，１４３は、部品実装電極１２１と外部実装電極１２４との間に連なり、部品実装電極１２１と外部実装電極１２４との間を電気的に接続している。また、貫通導体１５１，１５２，１５３および内部平面導体１３２，１３３は、部品実装電極１３１と外部実装電極１３４との間に連なり、部品実装電極１３１と外部実装電極１３４との間を電気的に接続している。
【００３１】
ここで、貫通導体１４１，１４２１，１４２２，１４３は、積層方向に隣り合うもの同士、平面視して重なり合うように設けられている。したがって、貫通導体１４１，１４２１，１４２２，１４３は、隣接するもの同士の間で大きな熱流量を得ることができ、電子部品２で発生する熱を部品実装電極１２１から外部実装電極１２４に導いて外部構造に放熱する機能を有している。外部構造の例としては、多層基板を実装する回路基板がある。
【００３２】
このため、貫通導体１４１，１４２１，１４２２，１４３は特許請求の範囲に記載の「放熱部」１６を構成し、部品実装電極１２１は、特許請求の範囲に記載の「部品接続部」に相当し、外部実装電極１２４は、特許請求の範囲に記載の「外部接続部」に相当している。
【００３３】
放熱部１６において、貫通導体１４１が設けられている部分は、セラミックス層毎に１つの貫通導体が部品実装電極１２１に連なっており、特許請求の範囲に記載の「第１連通部」１６１を構成している。また、貫通導体１４３が設けられている部分は、セラミックス層毎に１つの貫通導体が外部実装電極１２４に連なっており、特許請求の範囲に記載の「第２連通部」１６２を構成している。また、貫通導体１４２１，１４２２が設けられている部分は、セラミックス層毎に複数の貫通導体が第１連通部１６１と第２連通部１６２との間に連なっており、特許請求の範囲に記載の「分岐部」１６３を構成している。
【００３４】
図２は、多層基板１０の一方主面側から視た平面図である。第１連通部１６１と第２連通部１６２とを構成する複数の貫通導体（１４１，１４３）は、それぞれの全体形状が同じ円柱形状であり、平面方向の配置位置も重なっている。一方、分岐部１６３を構成する貫通導体（１４２１，１４２２）は、多層基板１０の一方主面側から視て、第１連通部１６１と第２連通部１６２とを構成する貫通導体（１４１，１４３）とは、積層方向から視た中心の位置が離れている。中心は、積層方向から視た貫通導体の図心である。そして、多層基板１０の一方主面側から視て、第１連通部１６１と第２連通部１６２とを構成する貫通導体（１４１，１４３）の中心位置から、分岐部１６３を構成する貫通導体（１４２１，１４２２）の中心位置が全て離れている。ここでは、分岐部１６３の貫通導体（１４２１，１４２２）は、互いに同じ平面形状で第１連通部と第２連通部とを構成する貫通導体（１４１、１４３）の中心位置に対して点対称に配置されており、かつ、第１連通部１６１および第２連通部１６２を構成する貫通導体（１４１，１４３）と一部重なって配置されている。
【００３５】
このように構成されている多層基板１０においては、第１連通部１６１と分岐部１６３とで隣り合う貫通導体（１４１，１４２１または１４１，１４２２）においては、積層方向から視た中心の位置が離れているために、これらの貫通導体（１４１，１４２１または１４１，１４２２）の接続部断面積は比較的小さく、これらの貫通導体（１４１，１４２１または１４１，１４２２）の間においては大きな熱流量を確保することが難しい。そこで、分岐部１６３では、単一のセラミックス層１１２に複数の貫通導体（１４２１，１４２２）を設けて、これらの貫通導体（１４２１，１４２２）を、第１連通部１６１の貫通導体（１４１）に連ねることで、分岐部１６３と第１連通部１６１との接続部断面積を大きくして、分岐部１６３と第１連通部１６１との間で大きな熱流量を確保できるようにしている。また、分岐部１６３の複数の貫通導体（１４２１，１４２２）は、第２連通部１６２の貫通導体（１４３）にも連ねており、これにより、分岐部１６３と第２連通部１６２との接続部断面積を大きくして、分岐部１６３と第２連通部１６２との間でも大きな熱流量を確保できるようにしている。したがって、多層基板１０は高い放熱性を得ることができ、多層基板１０に実装される電子部品２の温度上昇を防ぐ（抑制する）ことができる。
【００３６】
このような構成の多層基板１０は、製造時に次のような工程を経て製造される。まず、セラミックスの紛体にバインダー材料および溶剤を混ぜ合わせたペーストからセラミックスグリーンシートを用意する。次に、セラミックスグリーンシートに貫通孔等が形成される。そして、導電材料の粉体にバインダー材料および溶剤を混ぜ合わせた導電性ペーストセラミックスグリーンシートに印刷あるいは貫通孔に充填することにより平面導体および貫通導体が形成される。その後、複数のセラミックスグリーンシートを加圧積層し、１０００℃前後で焼成することによりセラミックスグリーンシートを焼結させる。このようにして、セラミックス層１１１，１１２，１１３を積層した積層体１１および多層基板１０が形成される。
【００３７】
このような製造方法であるために、セラミックスグリーンシートや導電性ペーストを熱処理する際には、溶剤成分の揮散やバインダー成分の焼失が生じる。これにより、各セラミックス層１１１，１１２，１１３や貫通導体１４１，１４２１，１４２２，１４３，１５１，１５２，１５３には熱処理に伴い収縮が生じる。そして、セラミックス層１１１，１１２，１１３と貫通導体１４１，１４２１，１４２２，１４３，１５１，１５２，１５３とでは、収縮量に差があるために、多層基板１０の表面形状には、積層方向に微小な凹凸が生じることになる。
【００３８】
ここで、本発明の実施例と比較例において、多層基板の放熱部周辺で生じる表面形状の凹凸を示す。図３（Ａ）は比較例に係る構成の多層基板１０Ａの表面形状を模式的に示す側面断面図である。図３（Ｂ）は実施例に係る構成の多層基板１０の表面形状を模式的に示す側面断面図である。なお、図３中では表面形状の凹凸を誇張して表現している。
【００３９】
比較例に係る多層基板１０Ａは、放熱部１６Ａを構成する貫通導体１６１Ａ，１６２Ａ，１６３Ａが全て、積層方向にほとんど重なる形状であり、それぞれの中心位置も積層方向にほぼ一致する構成である。一方、実施例に係る多層基板１０は、放熱部１６に第１連通部１６１と第２連通部１６２と分岐部１６３とを備え、分岐部１６３における貫通導体の中心位置が、第１連通部１６１や第２連通部１６２における貫通導体の中心位置から離れている構成である。
【００４０】
比較例に係る多層基板１０Ａでは、製造時の収縮量の差から各セラミックス層において各貫通導体の中心部分が最も厚くなり、全ての貫通導体１６１Ａ，１６２Ａ，１６３Ａの中心位置（図３中に一点鎖線で示す。）が積層方向に重なっているために、該中心位置では全ての貫通導体１６１Ａ，１６２Ａ，１６３Ａの厚み変動量が最大値で累積され、多層基板１０Ａの表面の突出量が過大となる。
【００４１】
一方、実施例に係る多層基板１０では、各セラミックス層において貫通導体の中心部分が最も厚くなる点は同じであるが、貫通導体の中心部分が、分岐部１６３と連通部１６１，１６２とで平面方向に離れているために、第１連通部１６１や第２連通部１６２における貫通導体の中心位置（図３中に一点鎖線で示す。）での表面の突出量が抑制されることになる。
【００４２】
このように、本実施形態に係る多層基板１０においては、放熱部１６に分岐部１６３を備えることで、放熱部１６に対向する一方主面および他方主面の突出量を抑制することができ、放熱部１６に対向する位置に設けられる部品実装電極１２１および外部実装電極１２４の平坦性を高めることができる。
【００４３】
≪第２の実施形態≫
次に、本発明の第２の実施形態に係る多層基板について説明する。図４は、第２の実施形態に係る多層基板１０Ｂを備える基板モジュール１Ｂの側面断面図である。
【００４４】
多層基板１０Ｂは、積層体１１Ｂと、部品実装電極１２１Ｂ，１３１Ｂと、外部実装電極１２４Ｂ，１３４Ｂと、内部平面導体１３Ｂと、貫通導体１４Ｂと、を備えている。
【００４５】
また、この多層基板１０Ｂは、部品実装電極１２１Ｂ，１３１Ｂと外部実装電極１２４Ｂ，１３４Ｂとの間に連なる貫通導体１４Ｂとは別に、部品接続導体１７１Ｂと、外部接続導体１７４Ｂと、放熱部１６Ｂと、を備えている。部品接続導体１７１Ｂと、外部接続導体１７４Ｂと、放熱部１６Ｂとは、電子部品２の端子電極とは導通しておらず、電子部品２から電気的に独立していて、電子部品２からの放熱の機能のみを有している。
【００４６】
本発明に係る多層基板は、このように構成されていてもよい。
【００４７】
≪第３の実施形態≫
次に、本発明の第３の実施形態に係る多層基板について説明する。図５は、第３の実施形態に係る多層基板１０Ｃを備える基板モジュール１Ｃの側面断面図である。
【００４８】
多層基板１０Ｃは、積層体１１Ｃと、部品実装電極１２１Ｃ，１３１Ｃと、外部実装電極１２７Ｃ，１３７Ｃと、内部平面導体１３Ｃと、貫通導体１５Ｃ，１４１Ｃ，１４２Ｃ，１４３１Ｃ，１４３２Ｃ，１４４１Ｃ，１４４２Ｃ，１４５Ｃ，１４６Ｃと、を備えている。
【００４９】
積層体１１Ｃは、セラミックス層１１１Ｃ，１１２Ｃ，１１３Ｃ，１１４Ｃ，１１５Ｃ，１１６Ｃを備え、一方主面側から他方主面側にかけて、セラミックス層１１１Ｃ，１１２Ｃ，１１３Ｃ，１１４Ｃ，１１５Ｃ，１１６Ｃをこの順に積層して構成されている。
【００５０】
そして、本実施形態においては、貫通導体１４１Ｃ，１４２Ｃ，１４３１Ｃ，１４３２Ｃ，１４４１Ｃ，１４４２Ｃ，１４５Ｃ，１４６Ｃは、積層方向に隣り合うもの同士、平面視して重なり合うように設けられており、特許請求の範囲に記載の「放熱部」１６Ｃを構成している。貫通導体１４１Ｃ，１４２Ｃは、セラミックス層１１１Ｃ，１１２Ｃにそれぞれ１つ設けられて部品実装電極１２１Ｃに連なっており、特許請求の範囲に記載の「第１連通部」１６１Ｃを構成している。貫通導体１４５Ｃ，１４６Ｃは、セラミックス層１１５Ｃ，１１６Ｃにそれぞれ１つ設けられて外部実装電極１２６Ｃに連なっており、特許請求の範囲に記載の「第２連通部」１６２Ｃを構成している。また、貫通導体１４３１Ｃ，１４３２Ｃ，１４４１Ｃ，１４４２Ｃは、セラミックス層１１３Ｃ，１１４Ｃそれぞれ２つ設けられていて、第１連通部１６１Ｃと第２連通部１６２Ｃとの間に連なっており、特許請求の範囲に記載の「分岐部」１６３Ｃを構成している。
【００５１】
このように本実施形態においては、第１連通部１６１Ｃと、第２連通部１６２Ｃと、分岐部１６３Ｃとを、それぞれ複数のセラミックス層にわたって設けている。そして、第１連通部１６１Ｃと、第２連通部１６２Ｃと、分岐部１６３Ｃとのそれぞれにおいて、隣り合う貫通導体同士で積層方向から視た中心の位置を一致させている。これにより、第１連通部１６１Ｃと、第２連通部１６２Ｃと、分岐部１６３Ｃとのそれぞれにおいては、大きな熱流量を確保することができる。
【００５２】
なお、第１連通部１６１Ｃや、第２連通部１６２Ｃ、分岐部１６３Ｃのそれぞれにおいて、隣り合う貫通導体の中心位置が一致することが好ましいが、隣接する貫通導体間で中心位置が微小にずれるように配置することもできる。
【００５３】
≪第４の実施形態≫
次に、本発明の第４の実施形態に係る多層基板について説明する。図６は、第４の実施形態に係る多層基板１０Ｄを備える基板モジュール１Ｄの側面断面図である。
【００５４】
多層基板１０Ｄは、積層体１１Ｄと、部品実装電極１２１Ｄ，１３１Ｄと、外部実装電極１２７Ｄ，１３７Ｄと、内部平面導体１３Ｄと、貫通導体１５Ｄ，１４１Ｄ，１４２１Ｄ，１４２２Ｄ，１４３１Ｄ，１４３２Ｄ，１４４１Ｄ，１４４２Ｄ，１４５Ｄ，１４６Ｄと、を備えている。
【００５５】
本実施形態は、積層体１１Ｄにおける第２層目のセラミックス層１１２Ｄに、２つの貫通導体１４２１Ｄ，１４２２Ｄを設け、これらの貫通導体１４２１Ｄ，１４２２Ｄも分岐部１６３Ｄに連ねている。このようにして、分岐部１６３Ｄが構成されるセラミックス層を増やし、第１連通部１６１Ｄが構成されるセラミックス層を減らしている。このようにすることで、第１連通部１６１Ｄの周辺に生じる変形量を低減でき、第１連通部１６１Ｄが構成されるセラミックス層１１１Ｄの一方主面、即ち、多層基板１０Ｄの一方主面における平坦性を高めることが容易となる。また、分岐部１６３Ｄが構成されるセラミックス層１１２Ｄ〜１１４Ｄに生じる変形量は大きくなるが、セラミックス層１１２Ｄ〜１１４Ｄに生じる変形は、より表面側のセラミックス層１１１Ｄで吸収され易く、多層基板１０Ｄの平坦性を大きく損なうことが無い。
【００５６】
また、本実施形態では、第１連通部１６１Ｄをセラミックス層１１１Ｄに設け、第２連通部１６２Ｄをセラミックス層１１５Ｄ，１１６Ｄに設け、第１連通部１６１Ｄが構成されるセラミックス層の層数を、第２連通部１６２Ｄが構成されるセラミックス層の層数よりも少なくしている。このようにすると、多層基板１０Ｄの一方主面における平坦性を、多層基板１０Ｄの他方主面における平坦性よりも高めることができる。このため、電子部品２を高い平坦性の実装面に実装することができる。
【００５７】
≪第５の実施形態≫
次に、本発明の第５の実施形態に係る多層基板について説明する。図７は、第５の実施形態に係る多層基板１０Ｅを備える基板モジュール１Ｅの側面断面図である。
【００５８】
多層基板１０Ｅは、積層体１１Ｅと、部品実装電極１２１Ｅ，１３１Ｅと、外部実装電極１２７Ｅ，１３７Ｅと、内部平面導体１３Ｅと、貫通導体１５Ｅ，１４１Ｅ，１４２１Ｅ，１４２２Ｅ，１４３１Ｅ，１４３２Ｅ，１４４Ｅ，１４５１Ｅ，１４５２Ｅ，１４６Ｅと、を備えている。
【００５９】
本実施形態は、積層体１１Ｅにおける第２層目のセラミックス層１１２Ｅおよび第３層目のセラミックス層１１３Ｅに、２つずつ貫通導体１４２１Ｅ，１４２２Ｅと貫通導体１４３１Ｅ，１４３２Ｅとを設けて、第１の分岐部１６４Ｅを形成している。また、積層体１１Ｅにおける第５層目のセラミックス層１１５Ｅに、２つ貫通導体１４５１Ｅ，１４５２Ｅを設けて、第２の分岐部１６５Ｅを形成している。そして、第１の分岐部１６４Ｅと第２の分岐部１６５Ｅとの間に挟まれる位置、即ち、第４層目のセラミックス層１１４Ｅに、１つの貫通導体１４４Ｅを設けて、第３の連通部１６３Ｅを形成している。
【００６０】
このようにすることで、第１の分岐部１６４Ｅと第２の分岐部１６５Ｅとのそれぞれが設けられるセラミックス層の層数を低減することができ、第１の分岐部１６４Ｅと第２の分岐部１６５Ｅとのそれぞれの周辺での変形量を低減できる。そして、第１の分岐部１６４Ｅが設けられているセラミックス層の層数と、第２の分岐部１６５Ｅが設けられているセラミックス層の層数とを調整して例えば相違させるようにすれば、第１の分岐部１６４Ｅによって多層基板１０Ｅの一方主面の平坦性を調整し、第２の分岐部１６５Ｅによって多層基板１０Ｅの他方主面の平坦性を調整するといったように、多層基板１０Ｅの両主面の平坦性の調整をそれぞれ独立して行うことができる。
【００６１】
なお、図８は、このような構成の多層基板１０Ｅの製造工程での状態を例示する図である。図８に示すように、多層基板１０Ｅの製造工程では、セラミックス層１１１Ｅの一方主面側の平坦性を調整しながら、多層基板１０Ｅの一方主面側のセラミックス層１１１Ｅ，１１２Ｅ，１１３Ｅとなるセラミックグリーンシートを加圧積層して、第１のセラミックグリーンシートの積層体を形成する。また、セラミックス層１１１Ｅの他方主面側の平坦性を調整しながら、多層基板１０Ｅの他方主面側のセラミックス層１１４Ｅ，１１５Ｅ，１１６Ｅとなるセラミックグリーンシートを加圧積層して、第２のセラミックグリーンシートの積層体を形成する。そして、第１のセラミックグリーンシートの積層体と、第２のセラミックグリーンシートの積層体とを圧着してから、１０００℃前後で焼成してセラミックグリーンシートを焼結すると、多層基板１０Ｅの両主面の平坦性を精緻に調整できて好適である。
【００６２】
≪第６の実施形態≫
次に、本発明の第６の実施形態に係る多層基板について説明する。図９は、第６の実施形態に係る多層基板１０Ｆの側面断面図である。
【００６３】
多層基板１０Ｆは、積層体１１Ｆと、部品実装電極１２１Ｆ，１３１Ｆ，１７１Ｆと、外部実装電極１２７Ｆ，１３７Ｆ，１７７Ｆと、内部平面導体１３Ｆと、貫通導体１５Ｆ，１４１Ｆ，１４２１Ｆ，１４２２Ｆ，１４３１Ｆ，１４３２Ｆ，１４４１Ｆ，１４４２Ｆ，１４５Ｆ，１４６Ｆと、１８１Ｆ，１８２Ｆ，１８３１Ｆ，１８３２Ｆ，１８４Ｆ，１８５Ｆ，１８６Ｆと、を備えている。
【００６４】
本実施形態は、部品実装電極１２１Ｆと外部実装電極１２７Ｆとの間に貫通導体１４１Ｆ，１４２１Ｆ，１４２２Ｆ，１４３１Ｆ，１４３２Ｆ，１４４１Ｆ，１４４２Ｆ，１４５Ｆ，１４６Ｆを連ねて構成された第１の放熱部１６Ｆと、部品実装電極１７１Ｆと外部実装電極１７７Ｆとの間に貫通導体１８１Ｆ，１８２Ｆ，１８３１Ｆ，１８３２Ｆ，１８４Ｆ，１８５Ｆ，１８６Ｆを連ねて構成された第２の放熱部１９Ｆと、を備えている。
【００６５】
第１の放熱部１６Ｆは、貫通導体１４１Ｆからなる第１連通部１６１Ｆと、貫通導体１４２１Ｆ，１４２２Ｆ，１４３１Ｆ，１４３２Ｆ，１４４１Ｆ，１４４２Ｆ，１４５１Ｆ，１４５２Ｆからなる分岐部１６３Ｆと、貫通導体１４６Ｆからなる第２連通部１６２Ｆとを有している。また、第２の放熱部１９Ｆは、貫通導体１８１Ｆ，１８２Ｆからなる第１連通部１９１Ｆと、貫通導体１８３１Ｆ，１８３２Ｆからなる分岐部１９３Ｆと、貫通導体１８４Ｆ，１８５Ｆ，１８６Ｆからなる第２連通部１９２Ｆとを有している。
【００６６】
また、本実施形態において、積層体１１１Ｆは、貫通導体が密に配置された密部２０Ｆと貫通導体が疎に配置された疎部２１Ｆとに区画することができる。密部２０Ｆには、第１の放熱部１６Ｆと、部品実装電極１３１Ｆと外部実装電極１３７Ｆとの間に連なる貫通導体１５Ｆとが設けられている。疎部２１Ｆには、第２の放熱部１９Ｆが設けられている。
【００６７】
このような構成では、貫通導体が密に設けられている密部２０Ｆの表面は、貫通導体が疎に設けられている疎部２１Ｆの表面よりも、突出しやすい傾向を有する。そこで、密部２０Ｆと疎部２１Ｆとのそれぞれに設ける第１の放熱部１６Ｆと第２の放熱部１９Ｆとにおいて、第１連通部１６１Ｆ，１９１Ｆや分岐部１６３Ｆ，１９３Ｆの長さを調整することで、密部２０Ｆと疎部２１Ｆとにおいて表面の突出量を均一化することができる。
【００６８】
例えば、突出量が比較的大きくなり易い密部２０Ｆにおいて、密部２０Ｆに設ける第１の放熱部１６Ｆを、分岐部１６３Ｆが積層方向に長く、第１連通部１６１Ｆが積層方向に短い構成とすることで、密部２０Ｆの表面の突出量を抑制することができる。一方、突出量が比較的小さくなり易い疎部２１Ｆにおいて、疎部２１Ｆに設ける第２の放熱部１９Ｆを、分岐部１９３Ｆが積層方向に短く、第１連通部１９１Ｆが積層方向に長い構成とすることで、疎部２１Ｆの表面の突出量を逆に大きくすることができる。
【００６９】
したがって、密部２０Ｆの表面に設けられる部品実装電極１２１Ｆと、疎部２１Ｆの表面に設けられる部品実装電極１７１Ｆとの突出量を均一化することができ、部品実装電極１２１Ｆと部品実装電極１７１Ｆとにわたって単一の電子部品が実装されるような場合に、その電子部品を多層基板１０Ｆの一方主面に対して平行に配置することができる。このため、該電子部品の端子電極と部品実装電極１２１Ｆ，１７１Ｆとの接合状態を良化することができ、電子部品の接合不良などを発生し難くすることができる。
【００７０】
≪第７の実施形態≫
次に、本発明の第７の実施形態に係る多層基板について説明する。図１０は、第７の実施形態に係る多層基板１０Ｇの側面断面図である。
【００７１】
多層基板１０Ｇは、積層体１１Ｇと、部品実装電極１２１Ｇ，１３１Ｇ，１７１Ｇと、外部実装電極１２３Ｇ，１３３Ｇ，１７３Ｇと、内部平面導体１３Ｇ，１７Ｇと、貫通導体１５Ｇ，１８Ｇ，１４１Ｇ，１４２１Ｇ，１４２２Ｇ，１４３Ｇと、を備えている。
【００７２】
また、本実施形態において、積層体１１１Ｇは、貫通導体が密に配置された密部２０Ｇと貫通導体が疎に配置された疎部２１Ｇとに区画することができる。密部２０Ｇには、放熱部１６Ｇと、部品実装電極１３１Ｇと外部実装電極１３４Ｇとの間に連なる貫通導体１５Ｇとが設けられている。疎部２１Ｇには、部品実装電極１７１Ｇと外部実装電極１７４Ｇとの間に連なる貫通導体１８Ｇとが設けられている。このような構成では、貫通導体が密に設けられている密部２０Ｇの表面は、貫通導体が疎に設けられている疎部２１Ｇの表面よりも、突出しやすい傾向を有する。
【００７３】
放熱部１６Ｇにおいて、分岐部を構成する貫通導体１４２１Ｇと貫通導体１４２２Ｇとのうち、貫通導体１４２１Ｇが貫通導体１４２２Ｇよりも密部２０Ｇ側に配置され、貫通導体１４２２Ｇが貫通導体１４２１Ｇよりも疎部２１Ｇ側に配置されているとすると、貫通導体１４２１Ｇと貫通導体１４２２Ｇとの一方主面側から視た断面積を調整することで、密部２０Ｇと疎部２１Ｇとにおいて表面の突出量を均一化することができる。
【００７４】
例えば、突出量が比較的大きくなり易い密部２０Ｇにおいては、密部２０Ｇ側に設ける貫通導体１４２１Ｇの影響が大きいので、貫通導体１４２１Ｇの断面積を小さくすれば、密部２０Ｇの表面の突出量を抑制することができる。一方、突出量が比較的小さくなり易い疎部２１Ｇにおいては、疎部２１Ｇ側に設ける貫通導体１４２２Ｇの影響が大きいので、貫通導体１４２１Ｇの断面積を大きくすれば、疎部２１Ｇの表面の突出量を逆に大きくすることができる。
【００７５】
したがって、密部２０Ｇの表面に設けられる部品実装電極１２１Ｇと、疎部２１Ｇの表面に設けられる部品実装電極１７１Ｇとの突出量を均一化することができ、部品実装電極１２１Ｇと部品実装電極１７１Ｇとにわたって単一の電子部品が実装されるような場合に、その電子部品を多層基板１０Ｇの一方主面に対して平行に配置することができる。このため、該電子部品の端子電極と部品実装電極１２１Ｇ，１７１Ｇとの接合状態を良化することができ、電子部品の接合不良などを発生し難くすることができる。
【００７６】
以上の各実施形態に示したように、本発明の多層基板は実施することができる。なお、本発明は、以上に示した各実施形態の他にも、特許請求の範囲の記載に該当する態様であれば、多様な形態で実施することができる。例えば、放熱部は貫通導体のみで構成するほか、貫通導体と平面導体とを含む構成であってもよい。その場合にも、積層方向に隣接する貫通導体同士が少なくとも一部で積層方向に重なり合っているならば、本発明は好適に実施することができる。
【符号の説明】
【００７７】
１…基板モジュール
２…電子部品
３…フィレット
１０…多層基板
１１…積層体
１６…放熱部
１１１，１１２，１１３…セラミックス層
１２１，１３１…部品実装電極
１２４，１３４…外部実装電極
１３２，１３３…内部平面導体
１４１，１４２１，１４２２，１４３，１５１，１５２，１５３…貫通導体
１６１…第１連通部
１６２…第２連通部
１６３…分岐部
【図１】
2016052284.tif 000003
【図２】
2016052284.tif 000004
【図３】
2016052284.tif 000005
【図４】
2016052284.tif 000006
【図５】
2016052284.tif 000007
【図６】
2016052284.tif 000008
【図７】
2016052284.tif 000009
【図８】
2016052284.tif 000010
【図９】
2016052284.tif 000011
【図１０】
2016052284.tif 000012
【手続補正書】
【提出日】平成29年3月9日(2017.3.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【特許文献１】特開２００６−４１２４２号公報
【特許文献２】特開２０１０−２６７７８１号公報
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
以下、本発明の実施形態について図１〜１０を参照して説明する。各図では、導電性を持つ部材を実直線によるハッチングで示し、絶縁性を持つ部材を非実直線によるハッチングで示す。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
基板モジュール１は、多層基板１０と、電子部品２と、はんだフィレット３と、を備えている。ここでは、電子部品２は、コンデンサやコイル、抵抗チップなどの受動部品であり、はんだフィレット３を介して多層基板１０の表面にはんだ実装されている。なお、電子部品２としては、受動部品の他、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＰＡＣＫＡＧＥ）型などの能動部品（ＩＣチップなど）を採用することもできる。また、電子部品２は、多層基板１０の内部に設けられる内蔵部品であってもよく、封止樹脂で多層基板に封止されるような構成であってもよい。電子部品２の例としては、パワーアンプ（ＰＡ）や、弾性波フィルタなどがある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
このような構成の多層基板１０は、製造時に次のような工程を経て製造される。まず、セラミックスの紛体にバインダー材料および溶剤を混ぜ合わせたペーストからセラミックスグリーンシートを用意する。次に、セラミックスグリーンシートに貫通孔等が形成される。そして、導電材料の粉体にバインダー材料および溶剤を混ぜ合わせた導電性ペーストをセラミックスグリーンシートに印刷あるいは貫通孔に充填することにより平面導体および貫通導体が形成される。その後、複数のセラミックスグリーンシートを加圧積層し、１０００℃前後で焼成することによりセラミックスグリーンシートを焼結させる。このようにして、セラミックス層１１１，１１２，１１３を積層した積層体１１および多層基板１０が形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
そして、本実施形態においては、貫通導体１４１Ｃ，１４２Ｃ，１４３１Ｃ，１４３２Ｃ，１４４１Ｃ，１４４２Ｃ，１４５Ｃ，１４６Ｃは、積層方向に隣り合うもの同士、平面視して重なり合うように設けられており、特許請求の範囲に記載の「放熱部」１６Ｃを構成している。貫通導体１４１Ｃ，１４２Ｃは、セラミックス層１１１Ｃ，１１２Ｃにそれぞれ１つ設けられて部品実装電極１２１Ｃに連なっており、特許請求の範囲に記載の「第１連通部」１６１Ｃを構成している。貫通導体１４５Ｃ，１４６Ｃは、セラミックス層１１５Ｃ，１１６Ｃにそれぞれ１つ設けられて外部実装電極１２７Ｃに連なっており、特許請求の範囲に記載の「第２連通部」１６２Ｃを構成している。また、貫通導体１４３１Ｃ，１４３２Ｃ，１４４１Ｃ，１４４２Ｃは、セラミックス層１１３Ｃ，１１４Ｃそれぞれ２つ設けられていて、第１連通部１６１Ｃと第２連通部１６２Ｃとの間に連なっており、特許請求の範囲に記載の「分岐部」１６３Ｃを構成している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
なお、図８は、このような構成の多層基板１０Ｅの製造工程での状態を例示する図である。図８に示すように、多層基板１０Ｅの製造工程では、外層基板１０Ｅ（または、セラミックス層１１１Ｅ）の一方の主面となるセラミックグリーンシートの平坦性を調整しながら、多層基板１０Ｅの一方主面側のセラミックス層１１１Ｅ，１１２Ｅ，１１３Ｅとなるセラミックグリーンシートを加圧積層して、第１のセラミックグリーンシートの積層体を形成する。また、外層基板１０Ｅの他方の主面となるセラミックグリーンシートの平坦性を調整しながら、多層基板１０Ｅの他方主面側のセラミックス層１１４Ｅ，１１５Ｅ，１１６Ｅとなるセラミックグリーンシートを加圧積層して、第２のセラミックグリーンシートの積層体を形成する。そして、第１のセラミックグリーンシートの積層体と、第２のセラミックグリーンシートの積層体とを圧着してから、１０００℃前後で焼成してセラミックグリーンシートを焼結すると、多層基板１０Ｅの両主面の平坦性を精緻に調整できて好適である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
多層基板１０Ｆは、積層体１１Ｆと、部品実装電極１２１Ｆ，１３１Ｆ，１７１Ｆと、外部実装電極１２７Ｆ，１３７Ｆ，１７７Ｆと、内部平面導体１３Ｆと、貫通導体１５Ｆ，１４１Ｆ，１４２１Ｆ，１４２２Ｆ，１４３１Ｆ，１４３２Ｆ，１４４１Ｆ，１４４２Ｆ，１４５１Ｆ，１４５２Ｆ，１４６Ｆと、１８１Ｆ，１８２Ｆ，１８３１Ｆ，１８３２Ｆ，１８４Ｆ，１８５Ｆ，１８６Ｆと、を備えている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
本実施形態は、部品実装電極１２１Ｆと外部実装電極１２７Ｆとの間に貫通導体１４１Ｆ，１４２１Ｆ，１４２２Ｆ，１４３１Ｆ，１４３２Ｆ，１４４１Ｆ，１４４２Ｆ，１４５１Ｆ，１４５２Ｆ，１４６Ｆを連ねて構成された第１の放熱部１６Ｆと、部品実装電極１７１Ｆと外部実装電極１７７Ｆとの間に貫通導体１８１Ｆ，１８２Ｆ，１８３１Ｆ，１８３２Ｆ，１８４Ｆ，１８５Ｆ，１８６Ｆを連ねて構成された第２の放熱部１９Ｆと、を備えている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
また、本実施形態において、積層体１１Ｆは、貫通導体が密に配置された密部２０Ｆと貫通導体が疎に配置された疎部２１Ｆとに区画することができる。密部２０Ｆには、第１の放熱部１６Ｆと、部品実装電極１３１Ｆと外部実装電極１３７Ｆとの間に連なる貫通導体１５Ｆとが設けられている。疎部２１Ｆには、第２の放熱部１９Ｆが設けられている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
多層基板１０Ｇは、積層体１１Ｇと、部品実装電極１２１Ｇ，１３１Ｇ，１７１Ｇと、外部実装電極１２４Ｇ，１３４Ｇ，１７４Ｇと、内部平面導体１３Ｇ，１７Ｇと、貫通導体１５Ｇ，１８Ｇ，１４１Ｇ，１４２１Ｇ，１４２２Ｇ，１４３Ｇと、を備えている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
また、本実施形態において、積層体１１Ｇは、貫通導体が密に配置された密部２０Ｇと貫通導体が疎に配置された疎部２１Ｇとに区画することができる。密部２０Ｇには、放熱部１６Ｇと、部品実装電極１３１Ｇと外部実装電極１３４Ｇとの間に連なる貫通導体１５Ｇとが設けられている。疎部２１Ｇには、部品実装電極１７１Ｇと外部実装電極１７４Ｇとの間に連なる貫通導体１８Ｇとが設けられている。このような構成では、貫通導体が密に設けられている密部２０Ｇの表面は、貫通導体が疎に設けられている疎部２１Ｇの表面よりも、突出しやすい傾向を有する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
例えば、突出量が比較的大きくなり易い密部２０Ｇにおいては、密部２０Ｇ側に設ける貫通導体１４２１Ｇの影響が大きいので、貫通導体１４２１Ｇの断面積を小さくすれば、密部２０Ｇの表面の突出量を抑制することができる。一方、突出量が比較的小さくなり易い疎部２１Ｇにおいては、疎部２１Ｇ側に設ける貫通導体１４２２Ｇの影響が大きいので、貫通導体１４２２Ｇの断面積を大きくすれば、疎部２１Ｇの表面の突出量を逆に大きくすることができる。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
2016052284.tif 000013
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正の内容】
【図１０】
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【国際調査報告】
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