(57)【要約】  本発明はスイッチング素子Ｓ１と、スイッチング素子Ｓ１のゲートに接続されスイッチング素子Ｓ１を駆動する駆動部１０と、スイッチング素子Ｓ１の制御端子に定電流を供給し、スイッチング素子Ｓ１の制御端子電圧の過渡的な変化に基づきスイッチング素子Ｓ１の異常を検出する異常検出部２０とを備える。
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【特許請求の範囲】
【請求項１】
スイッチング素子のゲートに接続され前記スイッチング素子を駆動する駆動部と、
前記スイッチング素子の制御端子に定電流を供給し、前記スイッチング素子の制御端子電圧の過渡的な変化に基づき前記スイッチング素子の異常を検出する異常検出部と、
を備えるゲート駆動回路。
【請求項２】
前記異常検出部は、前記スイッチング素子の制御端子の電圧変化に基づき前記スイッチング素子の制御端子が正常か異常かを判定する請求項１記載のゲート駆動回路。
【請求項３】
前記異常検出部は、
定電流を前記スイッチング素子の制御端子に供給する定電流回路と、
前記定電流回路が定電流を前記スイッチング素子の制御端子に供給したときから所定時間経過後に、前記スイッチング素子の制御端子電圧の過渡的な変化に基づき前記スイッチング素子の異常を判定する判定回路と、  
を有する請求項１又は請求項２記載のゲート駆動回路。
【請求項４】
前記定電流の電流値は、前記スイッチング素子を駆動する場合に前記制御端子に供給される電流値よりも小さい請求項１乃至請求項３のいずれか１項記載のゲート駆動回路。
【請求項５】
前記定電流は、前記スイッチング素子のオフ期間に前記制御端子に供給される請求項１乃至請求項４のいずれか１項記載のゲート駆動回路。
【請求項６】
前記定電流は、前記スイッチング素子のオフ期間よりも短い時間に渡って前記制御端子に供給される請求項１乃至請求項５のいずれか１項記載のゲート駆動回路。
【請求項７】
前記判定回路は、前記定電流回路が定電流を前記スイッチング素子の制御端子に供給したときから所定時間経過後に、前記スイッチング素子の制御端子電圧の過渡的な変化に基づき前記スイッチング素子がオープンかショートかを判定する請求項３記載のゲート駆動回路。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載されるゲート駆動回路と、
前記ゲート駆動回路に接続される前記スイッチング素子とを備えるインテリジェントパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ等に用いられるスイッチング素子のゲートを駆動するゲート駆動回路及びインテリジェントパワーモジュールに関する。
【背景技術】
【０００２】
従来のゲート駆動回路としては、特許文献１、特許文献２が知られている。特許文献１に記載されたゲート駆動回路は、スイッチング素子であるIGBT(Isolate Gate Bipolar Transistor)のゲート電位の絶対値とエミッタの電位とを比較し、ゲート電位とエミッタ電位とが一致したときに異常を検出する。【０００３】
２つのIGBTのいずれか一方に異常が発生すると、排他的論理和素子により異常が検出される。異常が発生した一方のIGBTとは異なる他方のIGBTがオンになることを防げることにより、正常なIGBTにラッチアップが生じないようにすることができる。【０００４】
特許文献２に記載されたゲート駆動回路は、スイッチング素子のコレクタ電圧によりエラー状態を検出し、検出されたエラー信号に応じて、ゲート電圧を漸次低下させるエラー検出時ゲート電圧制御回路を有している。
また、エラー検出時のゲート電圧低下過程時に、ゲート電圧OFFの信号が入っても、ゲート電圧低下過程を保持する保護動作保持回路が設けられている。これにより、スイッチング素子の駆動電圧は急激に低下することがなくスイッチング素子の破壊を防止できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−７９６２１号公報
【特許文献２】特開平７−２９８６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１，２は、IGBTのゲートとゲート駆動回路とのオープン状態を検出することができなかった。また、特許文献１，２は、IGBTのゲートのショート状態は検出することができるが、回路構成が複雑であった。【０００７】
本発明の課題は、ゲートオープン／ショート等のIGBTの異常を簡易な回路構成により検出できるゲート駆動回路及びインテリジェントパワーモジュールを提供することである。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本発明のゲート駆動回路は、スイッチング素子のゲートに接続され前記スイッチング素子を駆動する駆動部と、前記スイッチング素子の制御端子に定電流を供給し、前記スイッチング素子の制御端子電圧の過渡的な変化に基づき前記スイッチング素子の異常を検出する異常検出部とを備える。
【発明の効果】
【０００９】
本発明のゲート駆動回路によれば、異常検出部がIGBTのゲートの電圧変化に基づきIGBTの異常を検出するので、ゲートオープン／ショート等のIGBTの異常を簡易な回路構成により検出できるゲート駆動回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は実施例１のゲート駆動回路の回路構成図である。
【図２】図２は実施例１のゲート駆動回路の各部の動作波形を示すタイミングチャートである。
【図３】図３は実施例１のゲート駆動回路を備えるインテリジェントパワーモジュールの構成を示す図である。
【図４】図４は実施例２のゲート駆動回路の回路構成図である。
【図５】図５はIGBTのゲートに定電流回路から電流を供給したときのゲート電圧変化を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明のゲート駆動回路及びインテリジェントパワーモジュールの実施の形態が図面を参照しながら詳細に説明される。
（実施例１）                                              
従来技術ではスイッチング素子のコレクタ電圧とエミッタ電圧を用いてスイッチング素子の異常を検知したが、実施例１のゲート駆動回路は、IGBTのゲートがオープンかショートかを簡易な回路構成により検知するものであることを特徴とする。
【００１２】
即ち、実施例１のゲート駆動回路は、IGBTのゲート端子に定電流を流し、IGBTのキャパシタの容量によるゲート電圧の過渡的な変化により、IGBTのゲートがオープンかショートかを検知する。即ち、ゲート駆動回路は、
【００１３】
【数１】
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【００１４】
の式を用いてキャパシタの容量の変化により、ゲート電圧VOUTの傾きに基づきIGBTのゲートがオープンかショートかを検知する。  IGBTのゲートがオープン状態であり、キャパシタｃがゼロの時には、電圧Vは無限大になって、ゲート電圧VOUTが急峻に立ちあがる。
【００１５】
一方、IGBTのゲートがショート状態であり、キャパシタｃが無限大の時には、電圧Ｖはゼロになって、ゲート電圧VOUTがほぼ上昇しない。IGBTのゲートが正常状態であり、キャパシタｃが正常時には、容量結合のため過渡的にはゲート電圧VOUTは、ゼロと無限大との中間電位となる。このとき、ゲート電圧VOUTをモニタし、モニタされたゲート電圧OUTと基準電圧Ｖ１，Ｖ２とを比較して、IGBTのゲートがオープンかショートかを常時判定する。さらに、検出タイミングを用いて、所定のタイミングでラッチ電圧を設定し、エラーを検出する。
【００１６】
次に、IGBTのゲートがオープンかショートかを検知する実施例1のゲート駆動回路について図1を参照しながら説明する。
【００１７】
ゲート駆動回路は、スイッチング素子からなるIGBTS1と、IGBTS1のゲート（制御端子）に接続されIGBTS1を駆動する駆動部１０と、IGBTS1のゲートに定電流を印加し、IGBTS1のゲート電圧の過渡的な変化に基づきIGBTS1の異常を検出するゲート異常検出部２０とを有している。具体的には、ゲート異常検出部２０は、IGBTS1のゲート電圧の過渡的な変化に基づきIGBTS1のゲートがオープンかショートかを判定する。  
【００１８】
IGBTS1は、コレクタとゲート間に寄生容量Ｃｒ、コレクタとエミッタ間に寄生容量Ｃｏ、ゲートとエミッタ間に寄生容量Ｃｉを有している。電源Ｖｃｃとグランドとの間には、Ｎ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ１とスイッチング素子Ｑ２との直列回路が接続されている。スイッチング素子Ｑ１とスイッチング素子Ｑ２との接続点は、IGBTS1のゲートに接続されている。
【００１９】
駆動部１０は、スイッチング素子Ｑ２をオンオフ駆動させるローサイドドライバ１１と、スイッチング素子Ｑ１をオンオフ駆動させるハイサイドドライバ１２とを有している。スイッチング素子Ｑ１とスイッチング素子Ｑ２とは交互にオンオフする。
【００２０】
また、電源Ｖｃｃには定電流回路Ｉｃの一端が接続され、定電流回路Ｉｃの他端は、コンパレータＣＭＰ１の非反転入力端子（+）とコンパレータＣＭＰ２の反転入力端子（−）とIGBTS1のゲートとに接続される。
【００２１】
コンパレータＣＭＰ１の反転入力端子（−）は、直流電源Ｖ１の正極に接続される。コンパレータＣＭＰ２の非反転入力端子（+）は、直流電源Ｖ１の正極に接続される。
【００２２】
コンパレータ（第１比較部）ＣＭＰ１は、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給したとき、直流電源Ｖ１の電圧（第１基準電圧）とIGBTS1のゲートの電圧とを比較する。
【００２３】
コンパレータ（第２比較部）ＣＭＰ２は、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給したとき、直流電源Ｖ１の電圧（第１基準電圧）を超える直流電源Ｖ２の電圧（第２基準電圧）とIGBTS1のゲートの電圧とを比較する。
【００２４】
コンパレータＣＭＰ１の出力端子とコンパレータＣＭＰ２の出力端子とは、アンド回路２３の入力端子に接続される。アンド回路２３の出力端子は、ラッチ回路２４に接続される。
【００２５】
タイミング回路２１は、ハイサイドドライバ１２及びローサイドドライバ１１のドライブ信号と同期してタイミング信号を定電流回路Ｉｃとディレイ回路２２とに出力する。
【００２６】
定電流回路Ｉｃは、タイミング回路２１からのタイミング信号に応じて、IGBTS1のオフ時（特にスイッチング素子Ｑ１，Ｑ２がオフである）に定電流をIGBTS1のゲートに供給する。定電流回路Ｉｃは、IGBTS1のオフ期間よりも短い所定の時間に渡って定電流を出力する。定電流の電流値は、IGBTS1を駆動する場合にゲートに供給される電流値よりも小さい。
【００２７】
ディレイ回路２２は、タイミング回路２１からのタイミング信号を所定時間遅延させて、ディレイ信号をラッチ回路２４に出力する。ラッチ回路２４は、ディレイ回路２２からのディレイ信号に基づき、アンド回路２３の出力をラッチして、異常判定回路２５に出力する。異常判定回路（判定回路）２５は、ラッチ回路２４からの信号に基づき、IGBTS1のゲート状態が正常か異常かを判定する。
【００２８】
即ち、異常判定回路２５は、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給したときから所定時間経過後に、コンパレータＣＭＰ１の出力とコンパレータＣＭＰ２の出力とに基づきIGBTS1のゲート状態が正常か異常かを判定する。
【００２９】
次に、このように構成された実施例1のゲート駆動回路の動作を図２に示すタイミングチャートを参照しながら、説明する。図２に示すタイミングチャートは、動作の説明上、IGBTS1のゲート状態が正常である場合と異常である場合の両方を図示している。
【００３０】
なお、図２において、Ｓ１は、IGBTのゲート信号、Ｉｃは定電流回路Ｉｃの定電流、ＶＯＵＴはIGBTのゲートの電圧、ＣＭＰ１出力は、コンパレータＣＭＰ１の出力、ＣＭＰ２出力は、コンパレータＣＭＰ２の出力である。
【００３１】
まず、時刻ｔ１において、タイミング回路２１からのタイミング信号に応じて、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給すると、IGBTS1のゲート電圧ＶＯＵＴが直線的に増加していく。
【００３２】
時刻ｔ２において、ゲート電圧ＶＯＵＴが電圧Ｖ１に達すると、コンパレータＣＭＰ１は、Ｈレベルをアンド回路２３に出力する。
【００３３】
次に、時刻ｔ１から所定時間Δｔだけ遅延された時刻ｔ３においては、ゲート電圧ＶＯＵＴは、電圧Ｖ１から電圧Ｖ２までの間の電圧となる。このため、コンパレータＣＭＰ２は、Ｈレベルをアンド回路２３に出力する。
【００３４】
アンド回路２３は、コンパレータＣＭＰ１からのＨレベルとコンパレータＣＭＰ２からのＨレベルとのアンドをとる。ラッチ回路２４は、フリップフロップ回路等からなり、ディレイ回路２２からのディレイ信号により、時刻ｔ１から所定時間Δｔだけ遅延された時刻ｔ３において、アンド回路２３からのHレベルをラッチする。異常判定回路２５は、ラッチ回路２４からのＨレベルに基づきIGBTS1のゲート状態が正常と判断する。
【００３５】
次に、時刻ｔ５において、タイミング回路２１からのタイミング信号に応じて、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給すると、IGBTS1のゲート電圧ＶＯＵＴが直線的に増加していく。
【００３６】
時刻ｔ６において、ゲート電圧ＶＯＵＴが電圧Ｖ１に達すると、コンパレータＣＭＰ１は、Ｈレベルをアンド回路２３に出力する。時刻ｔ７において、ゲート電圧ＶＯＵＴが電圧Ｖ２に達すると、コンパレータＣＭＰ２は、Ｌレベルをアンド回路２３に出力する。
【００３７】
次に、時刻ｔ５から所定時間Δｔだけ遅延された時刻ｔ８においては、ゲート電圧ＶＯＵＴは、電圧Ｖ２以上の電圧となる。このため、コンパレータＣＭＰ２は、Ｌレベルをアンド回路２３に出力する。
【００３８】
アンド回路２３は、Ｌレベルをラッチ回路２４に出力し、ラッチ回路２４は、ディレイ回路２２からのディレイ信号により、時刻ｔ５から所定時間Δｔだけ遅延された時刻ｔ８において、アンド回路２３からのＬレベルをラッチする。異常判定回路２５は、ラッチ回路２４からのＬレベルに基づきIGBTS1のゲート状態が異常と判断する。
【００３９】
次に、時刻ｔ１０において、タイミング回路２１からのタイミング信号に応じて、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給すると、IGBTS1のゲート電圧ＶＯＵＴが直線的に増加していく。
【００４０】
しかし、時刻ｔ１０から所定時間Δｔだけ遅延された時刻ｔ１１においては、ゲート電圧ＶＯＵＴは、電圧Ｖ１に達しない。このため、コンパレータＣＭＰ１は、Ｌレベルをアンド回路２３に出力する。コンパレータＣＭＰ２は、Ｈレベルをアンド回路２３に出力する。
【００４１】
アンド回路２３は、Ｌレベルをラッチ回路２４に出力し、ラッチ回路２４は、ディレイ回路２２からのディレイ信号により、時刻ｔ１０から所定時間Δｔだけ遅延された時刻ｔ１１において、アンド回路２３からのＬレベルをラッチする。異常判定回路２５は、ラッチ回路２４からのＬレベルに基づきIGBTS1のゲート状態が異常と判定する。
【００４２】
このように、実施例１のゲート駆動回路によれば、ゲート異常検出部２０がIGBTS1のゲートの電圧変化に基づきIGBTS1の異常を検出するので、ゲートオープン／ショート等のIGBTS1の異常を簡易な回路構成により検出できる。
【００４３】
図３は実施例１のゲート駆動回路を備えるＩＰＭ（Intelligent Power Module、インテリジェントパワーモジュール）の構成を示す図である。このＩＰＭは、三相用のモータ３０を駆動する。ＩＰＭは、直列に接続されたＵ相用のIGBTS1,S2、直列に接続されたＶ相用のIGBTS3,S4、直列に接続されたＷ相用のIGBTS5,S6、各IGBTS用の駆動部１０とゲート異常検出部２０とを有している。
【００４４】
Ｕ相用のIGBTS1とIGBTS2との接続点は、モータ３０のＵ相端子に接続される。Ｖ相用のIGBTS3とIGBTS4との接続点は、モータ３０のＶ相端子に接続される。Ｗ相用のIGBTS5とIGBTS6との接続点は、モータ３０のＷ相端子に接続される。
（実施例２）
図４は実施例２のゲート駆動回路の回路構成図である。図４の実施例２のゲート駆動回路は、図１に示す実施例１のゲート駆動回路のゲート異常検出部２０に、さらに、オープン／ショート検知判定回路（判定回路）２６を備えるゲート異常検出部２０ａを設けたことを特徴とする。
【００４５】
オープン／ショート検知判定回路２６は、ディレイ回路２２の出力とコンパレータＣＭＰ１の出力とコンパレータＣＭＰ２の出力とに接続され、定電流回路Ｉｃが定電流をIGBTS1のゲートに供給したときから所定時間経過後に、コンパレータＣＭＰ１の出力とコンパレータＣＭＰ２の出力とに基づきIGBTS1がオープンかショートかを判定する。なお、オープン／ショート検知判定回路２６と各回路の出力との間に、ラッチ回路を設けても良い。
【００４６】
具体的には、オープン／ショート検知判定回路２６は、コンパレータＣＭＰ１がＨレベルを出力し、コンパレータＣＭＰ２がＬレベルを出力した場合には、IGBTS1がオープン異常であると判定する。
【００４７】
オープン／ショート検知判定回路２６は、コンパレータＣＭＰ１がＬレベルを出力し、コンパレータＣＭＰ２がＨレベルを出力した場合には、IGBTS1がショート異常であると判定する。
【００４８】
実施例２のゲート駆動回路によれば、IGBTS1の正常・異常のみならず、IGBTS1が異常であるときに、IGBTS1がオープンかショートかを判定することができる。
【００４９】
なお、IGBTS1を駆動する例えばスイッチング素子Q1を介するIGBTS1のゲートに電流を供給する場合でもゲートの異常を検出・判定できそうである。しかし、この検出・判定方法では、IGBTS1のオン動作時にIGBTS1のゲート異常を検出すると、以下の問題点がある。
【００５０】
IGBTS1のゲートに供給される電流が大きく（数A程度）、ゲート電圧の立ち上がりが速い。また、電圧源から電流が供給されるので、電流経路のＣＲ成分、即ち、ゲート容量とゲート抵抗の影響でゲート電圧の立ち上がりが直線的にならず、検出精度が低下する。さらに、ゲート電圧の立ち上がりの傾きが変化して、検出精度が低下する。
【００５１】
そこで、実施例１のゲート駆動回路、実施例２のゲート駆動回路のように、定電流回路Ｉｃ（IGBTS1のオン動作時よりも２〜３桁小さい電流）を設けると、以下の利点がある。例えば、ドライブ時よりも２〜３桁小さい電流（数ｍAオーダー）に設定することで、ゲート電圧の立ち上がりを遅くでき、且つ、ゲート電圧の立ち上がりの傾きを自由に調整できる。また、定電流源が設けられるので、ゲート電圧の立ち上がりの傾きは、ＣＲ成分の影響を受けにくく、直線的且つばらつきにくいので、検出精度を向上できる。
【００５２】
なお、本発明は、実施例１のゲート駆動回路、及び実施例２のゲート駆動回路に限定されるものではない。例えば、異常判定回路２５は、定電流回路Ｉｃの定電流の供給開始時からの時間Ｔが経過するに従って、直流電源Ｖ１，Ｖ２の電圧を変化することにより、IGBTS1の異常を検出しても良い。
【００５３】
図５は、IGBTS1のゲートに定電流回路Ｉｃから電流を供給したときのゲート電圧変化を示す図である。定電流の供給を開始した直後では、寄生容量Ｃｉの充電によりゲート電圧が上昇する。その後、寄生容量Ｃｒの充電によりゲート電圧が変化する。ゲート電圧の変化に合わせて、直流電源Ｖ１，Ｖ２の電圧を変化させることにより、ゲートの異常を検出することができる。また、詳細な異常な箇所を検出することができる。また、定電流回路Ｉｃは、周期的に定電流を出力することが好ましい。また、ラッチ回路２４を設けなくても良い。
【産業上の利用可能性】
【００５４】
本発明は、インバータなどに利用可能である。
【符号の説明】
【００５５】
１０  駆動部
１１  ローサイドドライバ
１２  ハイサイドドライバ
２０，２０ａ  ゲート異常検出部
２１  タイミング回路
２２  ディレー回路
２３  アンド回路
２４  ラッチ回路
２５  異常判定回路
２６  オープン／ショート検知判定回路
３０  モータ
Ｓ１〜Ｓ６  ＩＧＢＴ
Ｖ１，Ｖ２  直流電源
ＣＭＰ１，ＣＭＰ２  コンパレータ
Ｉｃ  定電流源
Ｖｃｃ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2015079492.tif 000009
2015079492.tif 000010