(57)【要約】  差動成分により信号を伝送する方式において高い信号伝送効率を実現する信号伝送システムを提供する。信号伝送システムは、送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、２Ｎ個のバイナリ信号を送信する送信器と、２Ｎ個のバイナリ信号をそれぞれ伝送する２Ｎ本の信号線と、２Ｎ本の前記信号線を介して受信した２Ｎ個の受信信号の、複数個の信号間の差動成分に応じて、２Ｎ個の前記バイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、前記検出された一つのビットパターンに基づいて前記受信信号復号化する受信器とを含む。
2014162491.tif 000002
【特許請求の範囲】
【請求項１】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、２Ｎ個の前記バイナリ信号を送信する送信器と、
２Ｎ個の前記バイナリ信号をそれぞれ伝送する２Ｎ本の信号線と、
２Ｎ本の前記信号線を介して受信した２Ｎ個の受信信号の、複数個の信号間の差動成分に応じて、２Ｎ個の前記バイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、前記検出された一つのビットパターンに基づいて前記受信信号復号化する受信器と
を含む信号伝送システム。
【請求項２】
前記複数個の差動成分のそれぞれは、２Ｎ個の前記受信信号のうちから２つの信号を選択する全ての組み合わせに対応し、前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの対応する２つの信号の間の差動成分を検出した結果である請求項１記載の信号伝送システム。
【請求項３】
前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの着目した１個の信号と残りの２Ｎ−１個の信号との信号間で求められた２Ｎ−１個の差動成分の総和を検出した結果である請求項１記載の信号伝送システム。
【請求項４】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成する符号化器と、
２Ｎ個の前記バイナリ信号に応じて、電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する送信回路と
を含む送信器。
【請求項５】
前記送信回路は、
第１の電源電圧に第１端が接続される定電流源と、
前記定電流源の第２端にチャネルの第１端が共通に接続され、２Ｎ個の前記バイナリ信号を制御端に受け取る２Ｎ個のトランジスタと、
２Ｎ個の前記トランジスタの第２端にそれぞれ第１端が接続され、第２の電源電圧に第２端が共通に接続される２Ｎ個の負荷素子と
を含む請求項５記載の送信器。
【請求項６】
受信した２Ｎ個（Ｎ：２以上の整数）の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出する受信回路と、
前記検出された一つのビットパターンを復号化する復号化器と
を含む受信器。
【請求項７】
前記複数個の差動成分のそれぞれは、２Ｎ個の前記受信信号のうちから２つの信号を選択する全ての組み合わせに対応し、前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの対応する２つの信号の間の差動成分を検出した結果である請求項１記載の信号伝送システム。
【請求項８】
前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの着目した１個の信号と残りの２Ｎ−１個の信号との信号間で求められた２Ｎ−１個の差動成分の総和を検出した結果である請求項１記載の信号伝送システム。
【請求項９】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、
２Ｎ個の前記バイナリ信号に応じて、電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する
各段階を含む信号送信方法。
【請求項１０】
受信した２Ｎ個（Ｎ：２以上の整数）の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、
前記検出された一つのビットパターンを復号化する
各段階を含む信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、信号伝送システム、送信回路、受信回路、信号送信方法、及び信号受信方法に関する。
【背景技術】
【０００２】
従来用いられるデータ伝送方式には、シングルエンド信号伝送方式と差動信号伝送方式とがある。シングルエンド信号伝送方式では、信号伝送用の一本の信号線とグランド用の一本の信号線との２本の信号線により、送信側と受信側とを接続する。複数の信号を並列に伝送する場合には、グランド線は複数の信号間で共有とされる。受信側からグランド線に複数の信号のそれぞれの電流が流れ込むために、グランド線のインピーダンスにより各信号の信号レベルに応じたクロストーク電圧が発生する。このクロストーク電圧が受信側において信号成分にノイズ電圧として重畳されることにより、正しく信号が受信されない可能性がある。【０００３】
差動信号伝送方式では、正相側の一本の信号線と、逆相側の一本の信号線と、グランド線との３本の信号線により、送信側と受信側とを接続する。複数の信号を並列に伝送する場合には、グランド線は複数の信号間で共有とされる。受信側からグランド線に複数の信号のそれぞれの電流が流れ込むが、各信号の電流は正相成分と逆相成分との和である一定の電流量を有するので、グランド線のインピーダンスにより発生する電圧は信号の信号レベルに依存しない一定電圧となる。この電圧が受信側において信号成分に重畳されても、正しく信号を受信することができる。また受信側では差動成分を信号として検出するので、コモンノイズが混入しても、コモンノイズが信号検出に影響することはない。しかし、差動信号伝送方式で用いる信号線の本数は、シングルエンド信号伝送方式で用いる信号本数の倍近くになる。従って、信号線一本あたりの信号伝送効率が低くなり、経済的でない回路構成となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−８８１８２号公報
【特許文献２】特開２００４−１０４７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上を鑑みると、差動成分により信号を伝送する方式において高い信号伝送効率を実現する信号伝送システム、送信回路、受信回路、信号送信方法、及び信号受信方法が望まれる。
【課題を解決するための手段】
【０００６】
信号伝送システムは、送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、２Ｎ個の前記バイナリ信号を送信する送信器と、２Ｎ個の前記バイナリ信号をそれぞれ伝送する２Ｎ本の信号線と、２Ｎ本の前記信号線を介して受信した２Ｎ個の受信信号の、複数個の信号間の差動成分に応じて、２Ｎ個の前記バイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、前記検出された一つのビットパターンに基づいて前記受信信号復号化する受信器とを含む。【０００７】
送信器は、送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成する符号化器と、２Ｎ個の前記バイナリ信号に応じて、電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する送信回路とを含む。【０００８】
受信器は、受信した２Ｎ個（Ｎ：２以上の整数）の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出する受信回路と、前記検出された一つのビットパターンを復号化する復号化器とを含む。
【発明の効果】
【０００９】
少なくとも１つの実施例によれば、差動成分により信号を伝送する方式において高い信号伝送効率を実現する信号伝送システム、送信回路、受信回路、信号送信方法、及び信号受信方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】信号伝送システムの構成の一例を示す図である。
【図２】伝送用信号線が４本の場合について０の数と１の数とが互いに等しい４個のバイナリ信号を示す図である。
【図３】送信器の詳細な構成の一例を示す図である。
【図４】図３に示す符号化器の動作の一例を示すタイミングチャートである。
【図５】図３に示す符号化器による符号化動作を説明するための図である。
【図６】受信器の詳細な構成の一例を示す図である。
【図７】送信回路の構成の一例を示す図である。
【図８】送信回路の構成の別の一例を示す図である。
【図９】送信回路の構成の更に別の一例を示す図である。
【図１０】受信回路の構成の一部の一例を示す図である。
【図１１】差動コンパレータの構成の一例を示す図である。
【図１２】差動コンパレータの構成の別の一例を示す図である。
【図１３】４個の受信信号の間の複数個の差動成分と４個のバイナリ信号がとり得る複数個のビットパターンとの対応関係を表わした表を示す図である。
【図１４】４個の受信信号の間の複数個の差動成分を検出した結果に基づいて４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定するための表を示す図である。
【図１５】受信回路の構成の一部の一例を示す図である。
【図１６】受信回路の構成の一部の別の一例を示す図である。
【図１７】差動コンパレータの構成の一例を示す図である。
【図１８】差動コンパレータの構成の別の一例を示す図である。
【図１９】４個の受信信号の間の複数個の差動成分に応じて４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定するための表を示す図である。
【図２０】０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号の一例として、６個のバイナリ信号のとり得るビットパターンを示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図１は、信号伝送システムの構成の一例を示す図である。図１に示す信号伝送システムは、送信器１、受信器２、及び伝送用信号線３を含む。送信器１は、符号化器１０及び送信回路１１を含み、受信器２は、受信回路１２及び復号化器１３を含む。なお図１及び以降の同様の図において、各ボックスで示される各機能又は回路ブロックと他の機能又は回路ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。ハードウェアの構成において、各機能又は回路ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１３】
送信器１は、送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、２Ｎ個のバイナリ信号を送信する。伝送用信号線３は、２Ｎ本設けられており、これら２Ｎ個のバイナリ信号をそれぞれ伝送する。受信器２は、２Ｎ本の伝送用信号線３を介して受信した２Ｎ個の受信信号間の複数個の差動成分に応じて、２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、この一つのビットパターンを復号化する。この復号化により、受信器２は、送信器１が符号化した対象である送信信号を求めることができる。送信器１と受信器２との間は、更にグランド線４により接続されてよい。符号化器１０、送信回路１１、受信回路１２、及び復号化器１３は、グランド線４の提供するグランド電位と電源電位との間の電圧差により駆動されてよい。伝送用信号線３の各々は、グランド線４に終端抵抗を介して接続されていてもよいし、接続されていなくともよい。
【００１４】
送信器１は、送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号を生成する符号化器１０と、２Ｎ個のバイナリ信号に応じて電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する送信回路１１とを含む。受信器２の受信回路１２は、受信した２Ｎ個の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出する。受信器２の復号化器１３は、検出された一つのビットパターンを復号化する。
【００１５】
図２は、伝送用信号線が４本の場合について０の数と１の数とが互いに等しい４個のバイナリ信号を示す図である。図２では、図２に示す伝送用信号線３として４本の信号線３−１乃至３−４が示されている。図２（ａ）では、信号線３−１、３−２、３−３、及び３−４に割り当てられた信号値がそれぞれ、−１、＋１、−１、及び＋１となっている。なおこの例では、コモン電圧よりも所定の閾値電圧以上高い電圧の信号の信号値を＋１とし、コモン電圧よりも所定の閾値電圧以上低い電圧の信号の信号値を−１として示している。信号のバイナリ論理値としては、例えば信号値＋１が論理値１に対応し、信号値−１が論理値０に対応してよい。
【００１６】
図２（ｂ）では、信号線３−１、３−２、３−３、及び３−４がそれぞれ、−１、＋１、＋１、及び−１となっている。図２（ｃ）では、信号線３−１、３−２、３−３、及び３−４がそれぞれ、−１、−１、＋１、及び＋１となっている。図２（ｄ）では、信号線３−１、３−２、３−３、及び３−４がそれぞれ、＋１、−１、＋１、及び−１となっている。図２（ｅ）では、信号線３−１、３−２、３−３、及び３−４がそれぞれ、＋１、−１、−１、及び＋１となっている。図２（ｆ）では、信号線３−１、３−２、３−３、及び３−４がそれぞれ、＋１、＋１、−１、及び−１となっている。
【００１７】
このように図２（ａ）乃至（ｆ）に示される６つの全ての場合において、４本の伝送用信号線３−１乃至３−４に割り当てられたバイナリ信号の０の数と１の数とは、両方共に２であり、互いに等しい数となっている。またこの際、４個のバイナリ信号に応じて送信する４個の伝送信号について、送信回路は、４個の伝送信号の信号電圧の総和又は信号電流の総和が一定となるようにする。
【００１８】
この場合、グランド電位に流れ込む電流量を常に一定にすることができる。即ち、グランド線のインピーダンスにより発生する電圧は信号の信号レベルに依存しない一定電圧となる。その結果、この電圧が受信側において信号成分に重畳されても、正しく信号を受信することができる。また前述のように、受信器２では、２Ｎ本の伝送用信号線３を介して受信した２Ｎ個の受信信号間の複数個の差動成分に応じて、２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出している。従って、コモンノイズが混入しても、差動成分に基づく信号検出にコモンノイズが影響することはない。また信号線の本数に着目すると、通常の差動信号伝送方式の場合には情報量１ビットあたり２本であるのに対して、図２に示す信号伝送方式の場合には情報量２．５ビット（＝ｌｏｇ２６）あたり４本であり、情報量１ビットあたり１．６本となる。従って、高い信号伝送効率を実現することができる。
【００１９】
図３は、送信器の詳細な構成の一例を示す図である。図３に示す送信器１は符号化器１０と送信回路１１とを含み、符号化器１０は、ＦＩＦＯ２１、第１エンコーダ２２、及び第２エンコーダ２３を含む。ＦＩＦＯ２１には、８ビット幅の入力データＩＮＰＵＴ＿ＤＡＴＡが書き込みクロックＷＲＩＴＥ＿ＣＬＯＣＫに同期して供給され、書き込みイネーブルＷＲＩＴＥ＿ＥＮＡＢＬＥがアサート状態（ＨＩＧＨ）のときに入力データが書き込まれる。ＦＩＦＯ２１は、４０ビット長であり、４０ビット（即ち８ビットの入力データが５個）以上のデータを書き込もうとすると、満杯通知信号ＦＵＬＬをアサートする。第１エンコーダ２２は、書き込みクロックＷＲＩＴＥ＿ＣＬＯＣＫと同一周期の読み出しクロックＲＥＡＤ＿ＣＬＯＣＫをＦＩＦＯ２１に供給し、読み出しイネーブルＲＥＡＤ＿ＥＮＡＢＬＥをアサート状態（ＨＩＧＨ）にする。これにより、ＦＩＦＯ２１に格納されているデータの先頭から、読み出しクロックＲＥＡＤ＿ＣＬＯＣＫの各パルスに同期して、５ビット幅の出力データ（読み出しデータ）ＯＵＴＰＵＴ＿ＤＡＴＡが読み出される。ＦＩＦＯ２１の格納データが無くなると、ＦＩＦＯ２１は第１エンコーダ２２に対し空状態通知信号ＥＭＰＴＹをアサートする。
【００２０】
図４は、図３に示す符号化器１０の動作の一例を示すタイミングチャートである。書き込みクロックＷＲＩＴＥ＿ＣＬＯＣＫに同期して、書き込みイネーブルＷＲＩＴＥ＿ＥＮＡＢＬＥがＨＩＧＨの時に、ＦＩＦＯ２１に８ビットずつデータが書き込まれる。但し、読み出しクロックＲＥＡＤ＿ＣＬＯＣＫに同期して、読み出しイネーブルＲＥＡＤ＿ＥＮＡＢＬＥがＨＩＧＨの時に、ＦＩＦＯ２１から５ビットずつデータが読み出される。従って、ＦＵＬＬの列に記載されているように、ＦＩＦＯ２１の格納データビット数は、８，１１，１４，・・・と増加していく。格納データビット数が３５ビットの時、次の入力データＩＮＰＵＴ＿ＤＡＴＡのＤ９をＦＩＦＯ２１に書き込むことはできないので、満杯通知信号ＦＵＬＬがアサートされている。５ビットの出力データＯＵＴＰＵＴ＿ＤＡＴＡのｄ８をＦＩＦＯ２１から読み出すことで、次のサイクルで格納データビット数が３０ビットとなり、入力データＩＮＰＵＴ＿ＤＡＴＡのＤ９がＦＩＦＯ２１に書き込まれている。このようにして、ＦＩＦＯ２１へ供給される８ビットの入力データを、ＦＩＦＯ２１から出力する５ビットの出力データに変換することができる。
【００２１】
第１エンコーダ２２は、符号化クロックＥＮＣ＿ＣＬＯＣＫに同期して符号化動作を実行し、ＦＩＦＯ２１からの１個の５ビット幅の出力データＯＵＴＰＵＴ＿ＤＡＴＡを、２個の３ビット幅の出力データＯＵＴＰＵＴ＿ＤＡＴＡ２に符号化する。１個の５ビット幅の出力データＯＵＴＰＵＴ＿ＤＡＴＡの情報量は５ビットであるので、２個の３ビット幅の出力データＯＵＴＰＵＴ＿ＤＡＴＡ２の１個あたりの情報量は２．５ビットである。
【００２２】
図５は、図３に示す符号化器１０による符号化動作を説明するための図である。図５に示す表において、ＦＩＦＯ２１の出力データＯＵＴＰＵＴ＿ＤＡＴＡ（５ビット幅）が、左から２番目の列に示されている。この出力データＯＵＴＰＵＴ＿ＤＡＴＡ（５ビット幅）は３２個あり、情報量は５ビットである。この３２個の出力データＯＵＴＰＵＴ＿ＤＡＴＡ（５ビット幅）に対して、左から３番目の列に示す２桁以下の６進数の整数を割り当てる。２以下桁の６進数は全部で００から５５まで３６個あるが、そのうちの３２個を図５の表では割り当てている。
【００２３】
左から４番目及び５番目の列に示す出力データＯＵＴＰＵＴ＿ＤＡＴＡ２（３ビット幅）は、図３の第１エンコーダ２２により生成される２個の３ビット幅のデータである。２個の３ビット幅のデータのうち左側に示す３ビット幅のデータは、上記６進数の上位桁を２進数で表現したものである。２個の３ビット幅のデータのうち右側に示す３ビット幅のデータは、上記６進数の下位桁を２進数で表現したものである。これら３ビット幅のデータの互いに異なるパターンの数は６個であり、情報量は２．５ビットである。
【００２４】
右端の２列に示す符号化結果（４ビット幅）は、０の数と１の数とが互いに等しい４ビット幅のデータを、上記３ビット幅のデータに割り当てたものである。０の数と１の数とが互いに等しい４ビット幅のデータの場合、互いに異なるパターンの個数は図２に関連して説明したように全部で６個である。従って、０の数と１の数とが互いに等しい４ビット幅のデータは、パターン数が６個である上記３ビット幅のデータに一対一に割り当てることができる。
【００２５】
このようにして、５ビット幅の１個のデータを、０の数と１の数とが互いに等しい４ビット幅の２個のデータに符号化することができ。ここで、０の数と１の数とが互いに等しい４ビット幅の１個のデータの情報量は２．５ビットとなる。
【００２６】
図６は、受信器の詳細な構成の一例を示す図である。図６に示す受信器２は、受信回路１２と復号化器１３とを含み、復号化器１３は、第１デコーダ２５、第２デコーダ２６、及びＦＩＦＯ２７を含む。受信回路１２は、受信した４個の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出する。受信回路１２は、検出した４ビット幅のビットパターンを出力する。第１デコーダ２５は、受信回路１２が出力する０の数と１の数とが互いに等しい４ビット幅のデータを受け取り、３ビット幅のデータに変換する。このデータ変換は、送信器１の第２エンコーダ２３が実行する符号化動作による変換の逆変換に相当する。第２デコーダ２６は、第１デコーダ２５から供給される２個の３ビット幅のデータを、５ビット幅のデータに変換する。この変換は、送信器１の第１エンコーダ２２が実行する符号化動作による変換の逆変換に相当する。ＦＩＦＯ２７は、書き込みデータ幅が５ビットであり且つ読み出しデータ幅が８ビットであることを除いて、図３に示すＦＩＦＯ２１と同様に動作する。このＦＩＦＯ２７により、５ビット幅のデータを８ビット幅のデータに変換する。この８ビット幅のデータが復号化後の受信データとなる。
【００２７】
なお後述するように、受信回路１２は、必ずしも４ビット幅（一般には２Ｎビット幅）のビットパターンを生成する必要はない。例えば受信回路１２は、受信した４個の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定しさえすればよい。従って例えば、受信回路１２は、特定した一つのビットパターンに対応する３ビット幅のデータＯＵＴＰＵＴ＿ＤＡＴＡ２（第１デコーダ２５が出力している３ビット幅のデータ）を直接に出力してもよい。
【００２８】
図７は、送信回路の構成の一例を示す図である。図７には、バイナリ信号の個数が４個である場合の送信回路１１の例を示す。図７に示す送信回路は、ＮＭＯＳトランジスタ３１乃至３４、抵抗素子３５乃至３８、及び定電流源３９を含む。ＮＭＯＳトランジスタ３１乃至３４は互いに特性が等しく、抵抗素子３５乃至３８は互いに抵抗値が等しい。
【００２９】
定電流源３９は、第１の電源電圧（グランド電圧）に第１端が接続される。４個のＮＭＯＳトランジスタ３１乃至３４は、定電流源の第２端にそのチャネルの第１端（ソース）が共通に接続され、４個のバイナリ信号を制御端（ゲート）に受け取る。４個の抵抗素子３５乃至３８は、４個のＮＭＯＳトランジスタ３１乃至３４の第２端（ドレイン）にそれぞれ第１端が接続され、第２の電源電圧（電源電圧ＶＤＤ）に第２端が共通に接続される。４個のＮＭＯＳトランジスタ３１乃至３４の制御端（ゲート）がそれぞれ４個のバイナリ信号の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、及びＩＮＤである。また４個のＮＭＯＳトランジスタ３１乃至３４の第２端（ドレイン）がそれぞれ４個の伝送信号の出力端ＯＵＴＡ、ＯＵＴＢ、ＯＵＴＣ、及びＯＵＴＤである。なお図７に示したバイナリ信号の個数が４個である場合の回路構成は一例にすぎず、バイナリ信号の個数が２Ｎ個である場合には、２Ｎ個のＮＭＯＳトランジスタと２Ｎ個の抵抗素子とが設けられることになる。
【００３０】
前述のように、４個のバイナリ信号において０の個数と１の個数とは互いに等しい（即ち２個ずつである）。また定電流源３９によりＮＭＯＳトランジスタ３１乃至３４を流れる電流の総量は一定となる。この送信回路により、電圧の総和又は電流の総和が一定の４個の伝送信号を送信することができる。即ち、例えば、出力端ＯＵＴＡの出力電圧、出力端ＯＵＴＢの出力電圧、出力端ＯＵＴＣの出力電圧、及び出力端ＯＵＴＤの出力電圧の総和が時間に関わらずに一定値を保つ状態で、伝送信号を送信することができる。また或いは、出力端ＯＵＴＡの出力電流、出力端ＯＵＴＢの出力電流、出力端ＯＵＴＣの出力電流、及び出力端ＯＵＴＤの出力電流の総和が時間に関わらずに一定値を保つ状態で、伝送信号を送信することができる。このようにして複数の伝送信号全体での平衡状態を保つことにより、例えばグランド電位に流れ込む電流量を一定値として、受信側での信頼性の高い受信信号の検出が可能となる。
【００３１】
図８は、送信回路の構成の別の一例を示す図である。図８には、バイナリ信号の個数が４個である場合の送信回路１１の例を示す。図７において、図８と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００３２】
図８に示す送信回路は、図７に示す送信回路と比較して、抵抗素子３５乃至３８がＰＭＯＳトランジスタ３５Ａ乃至３８Ａで置き換えられた点のみが異なる。ＰＭＯＳトランジスタ３５Ａ乃至３８Ａの特性は互いに等しい。このように抵抗素子の代わりに、負荷素子としてＰＭＯＳトランジスタ３５Ａ乃至３８Ａを用いることにより、小さな電流変化に対する大きな電圧変化を生み出すことができる。
【００３３】
図９は、送信回路の構成の更に別の一例を示す図である。図９には、バイナリ信号の個数が４個である場合の送信回路１１の例を示す。図９に示す送信回路は、ＰＭＯＳトランジスタ５１乃至５４、抵抗素子５５乃至５８、及び定電流源５９を含む。ＰＭＯＳトランジスタ５１乃至５４は互いに特性が等しく、抵抗素子５５乃至５８は互いに抵抗値が等しい。
【００３４】
定電流源５９は、第１の電源電圧（電源電圧ＶＤＤ）に第１端が接続される。４個のＰＭＯＳトランジスタ５１乃至５４は、定電流源の第２端にそのチャネルの第１端（ソース）が共通に接続され、４個のバイナリ信号を制御端（ゲート）に受け取る。４個の抵抗素子５５乃至５８は、４個のＰＭＯＳトランジスタ５１乃至５４の第２端（ドレイン）にそれぞれ第１端が接続され、第２の電源電圧（グランド電圧）に第２端が共通に接続される。４個のＰＭＯＳトランジスタ５１乃至５４の制御端（ゲート）がそれぞれ４個のバイナリ信号の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、及びＩＮＤである。また４個のＰＭＯＳトランジスタ５１乃至５４の第２端（ドレイン）がそれぞれ４個の伝送信号の出力端ＯＵＴＡ、ＯＵＴＢ、ＯＵＴＣ、及びＯＵＴＤである。
【００３５】
図９の送信回路は、図７の送信回路と同様に、電圧の総和又は電流の総和が一定の４個の伝送信号を送信することができる。このようにして複数の伝送信号全体での平衡状態を保つことにより、例えばグランド電位に流れ込む電流量を一定値として、受信側での信頼性の高い受信信号の検出が可能となる。
【００３６】
図１０は、受信回路の構成の一部の一例を示す図である。図９には、バイナリ信号の個数が４個である場合の例を示す。前述の送信回路と同様に、受信回路１２の構成は、バイナリ信号の個数が４個である回路構成に限定されるものではなく、２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を受信するように設計されてよい。
【００３７】
図１０に示す受信回路１２の一部は、差動コンパレータ６０−１乃至６０−６を含む。差動コンパレータ６０−１乃至６０−６の各々は、４本の伝送用信号線３を介して受信される４個の受信信号Ｒ１乃至Ｒ４のうちの２つの信号を受け取り、これら２つの信号間の差動成分を検出する。４個の受信信号Ｒ１乃至Ｒ４は、前述の４個のバイナリ信号が伝送用信号線３を伝搬し、受信端で受信されたものである。例えば差動コンパレータ６０−１は、受信信号Ｒ１と受信信号Ｒ２との差動成分を検出して検出値Ｄ（Ｒ１−Ｒ２）を出力する。また例えば差動コンパレータ６０−２は、受信信号Ｒ１と受信信号Ｒ３との差動成分を検出して検出値Ｄ（Ｒ１−Ｒ３）を出力する。
【００３８】
図１１は、差動コンパレータの構成の一例を示す図である。図１１に示す差動コンパレータは、差動増幅器６１とラッチ６２とを含む。差動増幅器６１は、ＮＭＯＳトランジスタ６３乃至６５を含む。ラッチ６２は、ＮＭＯＳトランジスタ６６乃至７０及びＰＭＯＳトランジスタ７１乃至７４を含む。差動増幅器６１のＮＭＯＳトランジスタ６４及び６５のゲートに、２つの入力信号電圧Ｖｉｎ＋及びＶｉｎ−がそれぞれ印加される。これら２つの入力信号電圧Ｖｉｎ＋及びＶｉｎ−は、例えば、差動コンパレータ６０−１の場合であれば、それぞれ受信信号Ｒ１の電圧及び受信信号Ｒ２の電圧である。またラッチ６２のＮＭＯＳトランジスタ６９及び７０のドレイン端の電圧が、出力信号電圧Ｖｏ＋及びＶｏ−となる。即ち、受信信号Ｒ１の電圧と受信信号Ｒ２の電圧との差分が増幅され、１又は０の判定値（検出値）に対応する電圧に変換され、出力信号電圧Ｖｏ＋及びＶｏ−として出力される。
【００３９】
図１２は、差動コンパレータの構成の別の一例を示す図である。図１２に示す差動コンパレータは、差動増幅器８１とラッチ８２とを含む。差動増幅器８１は、ＮＭＯＳトランジスタ８３乃至８８を含む。ラッチ８２は、ＮＭＯＳトランジスタ８９及び９０並びにＰＭＯＳトランジスタ９１乃至９４を含む。差動増幅器８１のＮＭＯＳトランジスタ８５及び８６のゲートに、２つの入力信号電圧Ｖｉｎ＋及びＶｉｎ−がそれぞれ印加される。これら２つの入力信号電圧Ｖｉｎ＋及びＶｉｎ−は、例えば、差動コンパレータ６０−１の場合であれば、それぞれ受信信号Ｒ１の電圧及び受信信号Ｒ２の電圧である。また差動増幅器８１のＮＭＯＳトランジスタ８７及び８８のゲートには、２つの参照信号電圧Ｖｒ＋及びＶｒ−がそれぞれ印加される。またラッチ８２のＮＭＯＳトランジスタ８９及び９０のドレイン端の電圧が、出力信号電圧Ｖｏ＋及びＶｏ−となる。即ち、受信信号Ｒ１の電圧と受信信号Ｒ２の電圧との差分が増幅され、参照電圧との比較の結果、１又は０の判定値（検出値）に対応する電圧に変換され、出力信号電圧Ｖｏ＋及びＶｏ−として出力される。
【００４０】
図１３は、４個の受信信号の間の複数個の差動成分と４個のバイナリ信号がとり得る複数個のビットパターンとの対応関係を表わした表を示す図である。図１３の表において、第２乃至第７列には、４個の受信信号のうちの２つの信号間の差動成分を検出した結果が示される。例えば、Ｄ（Ｒ１−Ｒ２）の列には、図１０の差動コンパレータ６０−１の検出した差動成分の値が示される。図１３の表において、値「１」は検出値が１である、即ち差動コンパレータの出力信号電圧Ｖｏ＋及びＶｏ−がそれぞれＨＩＧＨ及びＬＯＷである場合を示す。値「−１」は検出値が−１である、即ち差動コンパレータの出力信号電圧Ｖｏ＋及びＶｏ−がそれぞれＬＯＷ及びＨＩＧＨである場合を示す。また値「ｘ」は、差動成分を検出する対象の受信信号が両方ともに０のバイナリ信号に相当し、検出値が信頼できない場合を示す。また値「ｙ」は、差動成分を検出する対象の受信信号が両方ともに１のバイナリ信号に相当し、検出値が信頼できない場合を示す。
【００４１】
図１３の表において、第１列には、０の個数と１の個数とが互いに等しい４個のバイナリ信号がとり得る複数個のビットパターンを示す。なおこれらビットパターンの最上位ビットから最下位ビットまでが、それぞれ受信信号Ｒ１乃至Ｒ４に対応する。例えば、第１行に示されるビットパターン「１０１０」の場合、受信信号Ｒ１及びＲ２の差動成分検出値Ｄ（Ｒ１−Ｒ２）は「１−０」である筈であるので、差動コンパレータ検出値は「１」になる筈である。また受信信号Ｒ１及びＲ３の差動成分検出値Ｄ（Ｒ１−Ｒ３）は「１−１」である筈であるので、差動コンパレータ検出値は「０」になるか「１」になるか不明であり、信頼することができない値（即ち「ｙ」）となる。
【００４２】
図１３の表を検討すると分かることとして、例えばＤ（Ｒ１−Ｒ２）が「１」、且つＤ（Ｒ１−Ｒ４）が「１」、且つＤ（Ｒ２−Ｒ３）が「−１」、且つＤ（Ｒ３−Ｒ４）が「１」となる条件が発生し得るビットパターンは、「１０１０」しか存在しない。従って、この条件が満たされるとき、受信信号は「１０１０」であると特定することができる。同様にして、例えば、Ｄ（Ｒ１−Ｒ２）が「１」、且つＤ（Ｒ１−Ｒ３）が「１」、且つＤ（Ｒ２−Ｒ４）が「−１」、且つＤ（Ｒ３−Ｒ４）が「−１」となる条件が満たされるとき、受信信号は「１００１」であると特定することができる。同様にして、図１３の表に示される全てのビットパターンについて、４個の受信信号の間の差動成分の検出値から、何れか一つのパターンを特定することができる。
【００４３】
図１４は、４個の受信信号の間の複数個の差動成分を検出した結果に基づいて４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定するための表を示す図である。図１４の表において、第２乃至第７列には、４個の受信信号のうちの２つの信号間の差動成分を検出した結果が示される。この図１４に表には、図１３に示す表において、検出値「ｘ」及び「ｙ」として示す差動成分の検出値として実際に「１」又は「−１」が検出された場合の全ての組み合わせが示されている。Ｄ（Ｒ１−Ｒ２）、Ｄ（Ｒ１−Ｒ３）、Ｄ（Ｒ１−Ｒ４）、Ｄ（Ｒ２−Ｒ３）、Ｄ（Ｒ２−Ｒ４）、Ｄ（Ｒ３−Ｒ４）の全ての検出値が差動コンパレータにより求められると、図１４の表に基づいて、一つのビットパターンを特定することができる。例えば、Ｄ（Ｒ１−Ｒ２）、Ｄ（Ｒ１−Ｒ３）、Ｄ（Ｒ１−Ｒ４）、Ｄ（Ｒ２−Ｒ３）、Ｄ（Ｒ２−Ｒ４）、Ｄ（Ｒ３−Ｒ４）が、それぞれ「１」、「１」、「１」、「−１」、「−１」、「１」である場合には、「１０１０」が特定される。
【００４４】
このようにして、２Ｎ個の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出することができる。この例においては、複数個の差動成分は、Ｄ（Ｒ１−Ｒ２）、Ｄ（Ｒ１−Ｒ３）、Ｄ（Ｒ１−Ｒ４）、Ｄ（Ｒ２−Ｒ３）、Ｄ（Ｒ２−Ｒ４）、及びＤ（Ｒ３−Ｒ４）である。これら複数個の差動成分は、２Ｎ個（この場合は４個）の受信信号のうちから２つの信号を選択する全ての組み合わせに対応する。またこれら複数個の差動成分の各々は、２Ｎ個（この場合は４個）の受信信号のうちの対応する２つの信号の間の差動成分を検出した結果である。即ち例えばＤ（Ｒ１−Ｒ２）は、２つの受信信号Ｒ１及びＲ２の間の差動成分を差動コンパレータにより検出した結果の値（０又は１）である。
【００４５】
図１５は、受信回路の構成の一部の一例を示す図である。図９には、バイナリ信号の個数が４個である場合の例を示す。前述の送信回路と同様に、受信回路１２の構成は、バイナリ信号の個数が４個である回路構成に限定されるものではなく、２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を受信するように設計されてよい。
【００４６】
図１５に示される回路は、図１０に示される差動コンパレータ６０−１乃至６０−６の出力に基づいて、４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定する。図１０に示される前段の回路と図１５に示される後段の回路とを纏めて、一つの受信回路１２となる。図１５に示される回路部分は、インバータ１０１乃至１０６、ＡＮＤ回路１０７乃至１１２、論理回路１１３、及びマルチプレクサ１１４を含む。インバータ１０１乃至１０６及びＡＮＤ回路１０７乃至１１２は、複数個の差動成分の検出結果に基づいて、４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定する。具体的には、特定した一つのビットパターンに対応する一つのＡＮＤ回路の出力をＨＩＧＨにする。この論理演算においては、図１３の表に示される検出値「ｘ」及び「ｙ」を、ドントケアとして取り扱っている。
【００４７】
論理回路１１３は、ＡＮＤ回路１０７乃至１１２の出力に応じた３ビットの選択信号を生成する。マルチプレクサ１１４は、この選択信号に基づいて、４個のバイナリ信号がとり得る複数個のビットパターンに対応する３ビット幅のデータのうちの一つを選択し、選択した３ビット幅のデータを出力する。ここで言う３ビット幅のデータとは、例えば、図５の表に示すＯＵＴＰＵＴ＿ＤＡＴＡ２に相当するデータであってよい。また或いは、マルチプレクサ１１４は、４個のバイナリ信号がとり得る６個のパターンにそれぞれ等しい４ビット幅のデータを入力として受け取り、そのうちの一つを上記選択信号に応じて選択して出力してもよい。
【００４８】
図１６は、受信回路の構成の一部の別の一例を示す図である。図１６には、バイナリ信号の個数が４個である場合の例を示す。受信回路１２の構成は、バイナリ信号の個数が４個である回路構成に限定されるものではなく、２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を受信するように設計されてよい。
【００４９】
図１６に示す受信回路１２の一部は、差動コンパレータ１２０−１乃至１２０−３を含む。差動コンパレータ１２０−１乃至１２０−６の各々は、４本の伝送用信号線３を介して受信される４個の受信信号Ｒ１乃至Ｒ４を受け取り、これら４つの信号間の差動成分を検出する。４個の受信信号Ｒ１乃至Ｒ４は、前述の４個のバイナリ信号が伝送用信号線３を伝搬し、受信端で受信されたものである。例えば差動コンパレータ１２０−１は、受信信号Ｒ２及び受信信号Ｒ１の差動成分と、受信信号Ｒ２及び受信信号Ｒ３の差動成分と、受信信号Ｒ２及び受信信号Ｒ４の差動成分との総和の成分を検出する。また例えば差動コンパレータ１２０−２は、受信信号Ｒ３及び受信信号Ｒ１の差動成分と、受信信号Ｒ３及び受信信号Ｒ２の差動成分と、受信信号Ｒ３及び受信信号Ｒ４の差動成分との総和の成分を検出する。
【００５０】
図１７は、差動コンパレータの構成の一例を示す図である。図１７に示す差動コンパレータは図１６に示す差動コンパレータ１２０−１の一例であるが、差動コンパレータ１２０−２及び１２０−３も、図１７に示す差動コンパレータと同一の回路構成を有してよい。図１７に示す差動コンパレータは、差動増幅器１３１とラッチ１３２とを含む。差動増幅器１３１は、ＮＭＯＳトランジスタ１３３乃至１３９を含む。ラッチ１３２は、ＮＭＯＳトランジスタ１４０及び１４１並びにＰＭＯＳトランジスタ１４２乃至１４５を含む。差動増幅器１３１のＮＭＯＳトランジスタ１３４及び１３５のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ１が印加される。また差動増幅器１３１のＮＭＯＳトランジスタ１３６及び１３７のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ３が印加される。また差動増幅器１３１のＮＭＯＳトランジスタ１３８及び１３９のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ４が印加される。更に、ラッチ１３２のＮＭＯＳトランジスタ１４０及び１４１のドレイン端の電圧が、出力信号電圧Ｖｏ＋及びＶｏ−となる。即ち、受信信号Ｒ２とＲ１との電圧差、受信信号Ｒ２とＲ３との電圧差、及び受信信号Ｒ２とＲ４との電圧差の総和が増幅され、１又は０の判定値（検出値）に対応する電圧に変換され、出力信号電圧Ｖｏ＋及びＶｏ−として出力される。
【００５１】
図１８は、差動コンパレータの構成の別の一例を示す図である。図１８に示す差動コンパレータは、差動増幅器１５１とラッチ１５２とを含む。差動増幅器１５１は、定電流源１５３、ＮＭＯＳトランジスタ１５４乃至１５９、並びに抵抗素子１６０及び１６１を含む。ラッチ１５２は、ＮＭＯＳトランジスタ１６２乃至１６６及びＰＭＯＳトランジスタ１６７乃至１７０を含む。差動増幅器１５１のＮＭＯＳトランジスタ１５４及び１５５のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ１が印加される。また差動増幅器１５１のＮＭＯＳトランジスタ１５６及び１５７のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ３が印加される。また差動増幅器１５１のＮＭＯＳトランジスタ１５８及び１５９のゲートに、それぞれ受信信号Ｒ２及び受信信号Ｒ４が印加される。更に、ラッチ１５２のＮＭＯＳトランジスタ１６５及び１６６のドレイン端の電圧が、出力信号電圧Ｖｏ＋及びＶｏ−となる。即ち、受信信号Ｒ２とＲ１との電圧差、受信信号Ｒ２とＲ３との電圧差、及び受信信号Ｒ２とＲ４との電圧差の総和が増幅され、１又は０の判定値（検出値）に対応する電圧に変換され、出力信号電圧Ｖｏ＋及びＶｏ−として出力される。
【００５２】
図１９は、４個の受信信号の間の複数個の差動成分に応じて４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定するための表を示す図である。図１９の表において、第２乃至第３列には、４個の受信信号のうちの着目した１個の信号と残りの３個の信号との信号間で求められた３個の差動成分の総和を検出した結果が示される。例えば、Ｄ［（Ｒ２−Ｒ１）＋（Ｒ２−Ｒ３）＋（Ｒ２−Ｒ４）］は、図１６及び図１７又は図１８に示す差動コンパレータ１２０−１により求められた検出値である。即ち、着目した１個の信号Ｒ２と残りの３個の信号Ｒ１、Ｒ２、Ｒ４との信号間で求められた３個の差動成分「（Ｒ２−Ｒ１）」、「（Ｒ２−Ｒ３）」、「（Ｒ２−Ｒ４）」の総和「（Ｒ２−Ｒ１）＋（Ｒ２−Ｒ３）＋（Ｒ２−Ｒ４）」を、差動コンパレータ１２０−１で検出する。同様にして、３個の差動成分「（Ｒ３−Ｒ１）」、「（Ｒ３−Ｒ２）」、「（Ｒ３−Ｒ４）」の総和「（Ｒ３−Ｒ１）＋（Ｒ３−Ｒ２）＋（Ｒ３−Ｒ４）」を、差動コンパレータ１２０−２で検出する。また更に、３個の差動成分「（Ｒ４−Ｒ１）」、「（Ｒ４−Ｒ２）」、「（Ｒ４−Ｒ３）」の総和「（Ｒ４−Ｒ１）＋（Ｒ４−Ｒ２）＋（Ｒ４−Ｒ３）」を、差動コンパレータ１２０−３で検出する。
【００５３】
上記のようにして３つの検出値が求まると、図１９の表に基づいて、０の数と１の数とが互いに等しい４個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを特定することができる。例えば、表の第２列乃至第４列に示される検出値が、それぞれ「１」、「１」、「−１」である場合には、「０１０１」が特定される。
【００５４】
このようにして、２Ｎ個の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出することができる。この例においては、複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの着目した１個の信号と残りの２Ｎ−１個の信号との信号間で求められた２Ｎ−１個の差動成分の総和を検出した結果である。即ち例えば、Ｄ［（Ｒ２−Ｒ１）＋（Ｒ２−Ｒ３）＋（Ｒ２−Ｒ４）］は、着目した１個の信号Ｒ２と残りの３個の信号Ｒ１、Ｒ２、Ｒ４との信号間で求められた３個の差動成分の総和「（Ｒ２−Ｒ１）＋（Ｒ２−Ｒ３）＋（Ｒ２−Ｒ４）」を検出した結果である。
【００５５】
図１０に示す受信回路を用いる場合と比較して、図１５に示す受信回路を用いる場合には、信号対雑音比が高くなり、より信頼性のある受信動作が可能となる。これについて以下に説明する。例えば、受信信号Ｒ１及びＲ３の電圧が１Ｖであり、受信信号Ｒ２及びＲ４の電圧が−１Ｖであるとする。また０．１Ｖの同相ノイズが存在するとする。図１０に示す受信回路の場合、検出対象の差動成分の電圧は、例えばＲ１−Ｒ２＝２Ｖであり、またＲ２−Ｒ３＝−２Ｖである。従って、信号対雑音比は、２／０．１＝２０となる。それに対し、図１５に示す受信回路の場合、検出対象の差動成分の電圧は、例えば（Ｒ３−Ｒ１）＋（Ｒ３−Ｒ２）＋（Ｒ３−Ｒ４）＝４Ｖであり、また（Ｒ２−Ｒ１）＋（Ｒ２−Ｒ３）＋（Ｒ２−Ｒ４）＝−４Ｖである。従って、信号対雑音比は、４／０．１＝４０となる。このように、図１５に示す受信回路を用いた場合、雑音に強い受信動作を実現することができる。
【００５６】
図２０は、０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号の一例として、６個のバイナリ信号のとり得るビットパターンを示す図である。ここまでに説明した例においてバイナリ信号の個数は４個であったが、バイナリ信号の個数は４個に限られるものではなく、例えば、図２０に示すような６個のバイナリ信号を用いて信号伝送をしてもよい。６個のバイナリ信号を用いる場合には、図２０に示されるように、全部で２０個のビットパターンが存在する。従って、６本の伝送用信号線３で送信できる情報量は４．３（＝ｌｏｇ２２０）ビットになる。
【００５７】
一般に、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号を用いる場合、２Ｎ個のバイナリ信号がとり得るビットパターンの数は、
（２Ｎ）！／（Ｎ！・Ｎ！）
により表わすことができる。例えば、２Ｎ＝８であれば、全部で７０個のビットパターンが存在する。従って、８本の伝送用信号線３で送信できる情報量は６．１３（＝ｌｏｇ２７０）ビットになる。通常の差動信号を送信する場合、８本の伝送用信号線では、４（＝８／２）ビットの情報量が伝送できる。従って、８本の伝送用信号線を用いる場合、通常の差動信号伝送方式に比較して、本願開示の信号伝送方式では、５０％以上のビットレートの増加が得られる。
【００５８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５９】
１  送信器
２  受信器
３  伝送用信号線
１０  符号化器
１１  送信回路
１２  受信回路
１３  復号化器
２１  ＦＩＦＯ
２２  第１エンコーダ
２３  第２エンコーダ
２５  第１デコーダ
２６  第２デコーダ
２７  ＦＩＦＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成27年10月7日(2015.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、２Ｎ個の前記バイナリ信号を送信する送信器と、
２Ｎ個の前記バイナリ信号をそれぞれ伝送する２Ｎ本の信号線と、
２Ｎ本の前記信号線を介して受信した２Ｎ個の受信信号の、複数個の信号間の差動成分に応じて、２Ｎ個の前記バイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、前記検出された一つのビットパターンに基づいて前記受信信号を復号化する受信器と
を含む信号伝送システム。
【請求項２】
前記複数個の差動成分のそれぞれは、２Ｎ個の前記受信信号のうちから２つの信号を選択する全ての組み合わせに対応し、前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの対応する２つの信号の間の差動成分を検出した結果である請求項１記載の信号伝送システム。
【請求項３】
前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの着目した１個の信号と残りの２Ｎ−１個の信号との信号間で求められた２Ｎ−１個の差動成分の総和を検出した結果である請求項１記載の信号伝送システム。
【請求項４】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成する符号化器と、
２Ｎ個の前記バイナリ信号に応じて、電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する送信回路と
を含む送信器。
【請求項５】
前記送信回路は、
第１の電源電圧に第１端が接続される定電流源と、
前記定電流源の第２端にチャネルの第１端が共通に接続され、２Ｎ個の前記バイナリ信号を制御端に受け取る２Ｎ個のトランジスタと、
２Ｎ個の前記トランジスタの第２端にそれぞれ第１端が接続され、第２の電源電圧に第２端が共通に接続される２Ｎ個の負荷素子と
を含む請求項４記載の送信器。
【請求項６】
受信した２Ｎ個（Ｎ：２以上の整数）の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出する受信回路と、
前記検出された一つのビットパターンを復号化する復号化器と
を含む受信器。
【請求項７】
前記複数個の差動成分のそれぞれは、２Ｎ個の前記受信信号のうちから２つの信号を選択する全ての組み合わせに対応し、前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの対応する２つの信号の間の差動成分を検出した結果である請求項６記載の受信器。
【請求項８】
前記複数個の差動成分の各々は、２Ｎ個の前記受信信号のうちの着目した１個の信号と残りの２Ｎ−１個の信号との信号間で求められた２Ｎ−１個の差動成分の総和を検出した結果である請求項６記載の受信器。
【請求項９】
送信信号を符号化することにより０の数と１の数とが互いに等しい２Ｎ個（Ｎ：２以上の整数）のバイナリ信号を生成し、
２Ｎ個の前記バイナリ信号に応じて、電圧の総和又は電流の総和が一定の２Ｎ個の伝送信号を送信する
各段階を含む信号送信方法。
【請求項１０】
受信した２Ｎ個（Ｎ：２以上の整数）の受信信号の間の複数個の差動成分に応じて、０の数と１の数とが互いに等しい２Ｎ個のバイナリ信号がとり得る複数個のビットパターンのうちの一つのビットパターンを検出し、
前記検出された一つのビットパターンを復号化する
各段階を含む信号受信方法。
【国際調査報告】
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