(57)【要約】下地基板や電極基板の材質を幅広く選択可能な結晶配向層積層構造体、前記結晶配向層積層構造体を用いた電子メモリ及び前記結晶配向層積層構造体の製造方法を提供する。本発明に係る結晶配向層積層構造体は、基板と、前記基板上に積層されるとともにゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかで形成され、厚みが薄くとも１ｎｍ以上である配向制御層と、前記配向制御層上に積層されるとともにＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを主成分として形成され、一定の結晶方位に配向される第１の結晶配向層と、を有することを特徴とする。
2015174240.tif 000002
【特許請求の範囲】
【請求項１】
基板と、  前記基板上に積層されるとともにゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかで形成され、厚みが薄くとも１ｎｍ以上である配向制御層と、  前記配向制御層上に積層されるとともにＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを主成分として形成され、一定の結晶方位に配向される第１の結晶配向層と、  を有することを特徴とする結晶配向層積層構造体。
【請求項２】
第１の結晶配向層上に積層されるとともに下記一般式（１）で表される合金を主成分として形成され、一定の結晶方位に配向される第２の結晶配向層を有する請求項１に記載の結晶配向層積層構造体。【化１】
2015174240.tif 000005
ただし、前記式（１）中、Ｍは、Ｇｅ、Ａｌ及びＳｉのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。
【請求項３】
第１の結晶配向層が六方晶の結晶構造を有するとともに、第２の結晶配向層が立方晶の結晶構造を有し、前記第１の結晶配向層のｃ軸が積層方向に配向され、前記第２の結晶配向層の（１１１）面が前記第２の結晶配向層との隣接面に配向される請求項２に記載の結晶配向層積層構造体。
【請求項４】
第１の結晶配向層がＳｂ２Ｔｅ３を主成分として形成される請求項１から３のいずれかに記載の結晶配向層積層構造体。
【請求項５】
第２の結晶配向層がＧｅＴｅを主成分として形成される請求項２から４のいずれかに記載の結晶配向層積層構造体。
【請求項６】
少なくとも、請求項１から５のいずれかに記載の結晶配向層積層構造体を有することを特徴とする電子メモリ。
【請求項７】
不活性ガス雰囲気下で、基板上にゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかを成膜して、厚みが１ｎｍ以上の配向制御層を形成する配向制御層形成工程と、  前記配向制御層形成工程における前記不活性ガス雰囲気を維持したまま、前記配向制御層上にＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを含む成膜材料を成膜して、一定の結晶方位に配向される第１の結晶配向層を形成する第１の結晶配向層形成工程と、  を含むことを特徴とする結晶配向層積層構造体の製造方法。
【請求項８】
第１の結晶配向層形成工程が、配向制御層を１５０℃以上３００℃未満に加熱した状態で、Ｓｂ２Ｔｅ３を成膜して第１の結晶配向層を形成する工程である請求項７に記載の結晶配向層積層構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、配向性が制御された結晶層で構成される超格子構造を形成可能な結晶配向層積層構造体、前記結晶配向層積層構造体を用いた電子メモリ及び前記結晶配向層積層構造体の製造方法に関する。【０００２】  現代文明を支えるコンピューターは、電子の流れである電流によって動作する。この電流を操作し、情報の記録・消去に応用したデバイスは、半導体によって構成されている。前記半導体中を流れる電子は、不純物やクーロン力による散乱を受けてジュール熱を発生させる。  このため、コンピューターには、冷却用のファンが必要である。また、前記ジュール熱によって入力エネルギーの一部が情報の記録・消去には利用できず、エネルギーロスが発生する。つまり、前記電子の散乱を抑制することが、前記電子デバイスの省電力化に向けた中心的な技術開発課題であることは疑う余地はない。【０００３】  その一つの解決策として、従来から前記電子デバイスを極低温で動作させ、前記電子の散乱を抑制する方法がある。例えば、超伝導体を用いることがそれに相当する。前記超伝導体では電子散乱はゼロになるので、電気抵抗がなくジュール熱も発生しない。したがって、前記電子散乱が発生しない。  しかし、この方法を用いた場合には、前記電子デバイスを数ケルビンの温度まで冷却する必要があり、このために費やすエネルギーを忘れてはならない。また、このような極低温状態を利用する電子デバイスを一般化して実用化することは、困難である。そのため、室温で前記電子散乱を抑えられる手段としては、満足できるものが存在していない状況にある。【０００４】  しかしながら、２００７年ごろから状況が変わりつつある。物理学の理論として、トポロジカル絶縁体の理論的なモデルが提案されたためである。前記トポロジカル絶縁体とは、物体表面あるいは界面に生じる特殊な電子状態を利用した絶縁体であり、原子番号が比較的大きな元素の内核電子が光速に近い速さで運動するために生じる相対論的効果に基づいて説明される。  即ち、この電子の作用（スピン−軌道相互作用）によって、前記電子が形成するバンド構造のハミルトニアンにスピン−軌道相互作用の項が追加され、バンド構造とエネルギー固有値に変化が生じる。このとき、ある特殊な物質においては、真空表面での価電子帯の最上層部のバンドと伝導帯の最下部のバンドとが結合するが、他方、前記物質の内部ではバンドが開いたままの特殊なバンド構造が形成されることがある。  その結果、前記物質の表面あるいは界面では伝導体となるが、内部ではバンドがあるため絶縁体となるという、それまでに知られていなかった特殊な物性が出現する。このような特性をもつ物質を「トポロジカル絶縁体」と称す (非特許文献１参照）。【０００５】  前記トポロジカル絶縁体がもつ特殊な電子バンド構造は、時間反転対称性によって、前記物質の表面あるいは界面に存在する電子がスピンの異なる二つの電子スピン流に別れ、電圧を加えることなく流れ続けるという奇妙な特徴をもつ。このことは、裏返せば、前記不純物などによる前記電子散乱を受けないという重要な性質をもっていることと同じである。また、例えば、前記時間反転対称性を壊すような外部磁場がなければ、この特性は、非常に強固に保存���れる。なお、前記トポロジカル絶縁体の名称は、こうした前記電子バンド構造の有する特性が数学のトポロジー多面体論と類似した性質をもつことに由来する（非特許文献１参照)。【０００６】  前記トポロジカル絶縁体の存在が理論的に予言されて以来、実際にこの奇妙な性質をもつ材料の探索が始まった。その結果、結晶性の高いビスマス−テルル合金、アンチモン−テルル合金などが光電子分光法による実験から確認されたが、これらの実験に用いた単結晶は、熔融合金の冷却法等によって作製されたものであり、前記電子デバイスに直ちに応用できるものではない(非特許文献２参照)。【０００７】  他方、本発明者は、前記トポロジカル絶縁体とは全く関係なく、相変化型固体メモリの消費電力削減化に向けて、ゲルマニウム−テルルからなる結晶合金層とアンチモン−テルルからなる結晶合金層とを、それぞれの結晶合金層が有する（１１１）面軸とｃ軸とを整合させて積層させた超格子型相変化膜とし、ゲルマニウム原子の配列構造を結晶成長軸方向にスイッチさせてメモリ動作を可能にした超格子型相変化固体メモリを提案している（特許文献１、２及び非特許文献３参照）。【０００８】  本発明者は、この超格子型相変化固体メモリが、理想的なトポロジカル絶縁体になり得ることに気がついた。なぜなら、非特許文献１に見られるように、アンチモンとテルルの原子比率が２：３の結晶合金層（Ｓｂ２Ｔｅ３結晶合金層）は、前記トポロジカル絶縁体とされる一方で、本発明者の前記提案では、この結晶合金層を複数配し、これらをバンドギャップをもつゲルマニウムとテルルの原子比率が１：１の結晶合金層（ＧｅＴｅ結晶合金層）によって隔離させた構造を正に前記超格子型相変化固体メモリの記録層としているからである。ただ、確認すべきことは、ゲルマニウムとテルルからなる結晶合金層が、真空バンドと同様な作用を持っているか否かであるが、量子力学を用いた第一原理計算によって、この結晶合金層が真空バンドと同等の役割をなすことがシミュレーションによって確認された(特許文献３参照)。【０００９】  それによれば、逆格子空間内のある点（ガンマ点）にて、フェルミバンド近傍で伝導帯の最下部と価電子帯の最上部のバンドが接するように一点でクロスする。この現象は、前記トポロジカル絶縁体のもつ特異的な特徴であり、このガンマ点は、実空間において、ちょうど前記ＧｅＴｅ結晶合金層の中心対称点にあたる。つまり、この層が前記電子の非散乱層となり、前記電子が二次元で自由に移動できる層であることが確認された（特許文献３参照）。【００１０】  本発明者は、前記ＧｅＴｅ結晶合金層のブロック数（１ブロック数は、約１ｎｍ）と、前記ＧｅＴｅ結晶合金層の上下に配される前記Ｓｂ２Ｔｅ３結晶合金層のブロック数とを変えながら、前記第一原理計算を進め、計算結果に基づく人工的な超格子構造をスパッタリング装置を用いて実際に作製することに成功した（非特許文献３参照）。  また、この超格子構造を備えたメモリデバイスに外部から磁場を加えると、室温で非常に大きな磁気抵抗効果が生ずることを確認した（非特許文献４参照）。この特異な現象は、前記超格子構造が有するラシュバ効果に基づくものであり、このラシュバ効果は、これまで知��れていた如何なる磁性材料と比較して驚くほど大きく、前記超格子構造に生ずるスピンバンドのエネルギー差は、２００ｅＶにも達する。また、前記磁気抵抗効果は、室温でスピン特性の違いを観測できるほど大きい（非特許文献４参照）。【００１１】  また、シリコンウエハ上に前記Ｓｂ２Ｔｅ３結晶合金層の厚みを変えた各種の前記超格子構造を形成し、これらに外部磁場を面直方向に加えて分裂させたスピン電子密度の変化を、円偏光の光を入射させることで反射率の変化として測定した結果、前記ラシュバ効果は、２ｎｍより薄い前記Ｓｂ２Ｔｅ３結晶合金層の場合に顕著で、それ以上の厚みでは、スピン分裂による反射率の差が小さいことが確認された。このことは、逆を言えば、これ以上の厚みの前記超格子型相変化膜は、ラシュバ効果が小さく、前記トポロジカル絶縁体となっているものと結論付けられる（特許文献３参照）。【００１２】  ところで、こうした前記超格子構造が有する電気・磁気特性を効果的に発現させるためには、Ｓｂ２Ｔｅ３等で形成される結晶合金層と、ＧｅＴｅ等で形成される結晶合金層とを共通した結晶軸を維持させながら配向成長させる必要がある。  前記配向成長を得るための手法としては、前記超格子構造の下地としてＳｂ２Ｔｅ３で形成される配向制御層を配することが提案されている（例えば、特許文献４、非特許文献５参照）。また、前記配向制御層を下地とする前記超格子構造を形成するための好適な温度条件が提案されている（非特許文献５参照）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許４６２１８９７号公報
【特許文献２】特許４６３５２３６号公報
【特許文献３】国際公開第２０１３／１２５１０１号公報
【特許文献４】特開２０１０−２６３１３１号公報
【非特許文献】
【００１４】
【非特許文献１】H. Zhang et al. Nature Physics, 5, 438 (2009).
【非特許文献２】Y. Xia et al. Nature Physics, 5, 398 (2009).
【非特許文献３】J. Tominaga et al. Nature Nanotechnology, 6, 501 (2011).
【非特許文献４】J. Tominaga et al. Applied Physics Letter, 99, 152105 (2011).
【非特許文献５】R. E. Simpson et al. Applied Physics Letters, 100, 021911 (2012)
【発明の概要】
【発明が解決しようとする課題】
【００１５】  しかしながら、前記Ｓｂ２Ｔｅ３で形成される配向制御層は、Ｓｉ（１１１）、Ｓｉ（１００）等の限られた下地基板やＷ、ＴｉＮで形成される電極の表面に形成した場合に、前記配向成長の効果が得られるものの、ＳｉＯ２、ＳｉＮといった酸化物や窒化物の表面に形成しても前記配向成長の効果が得られないことが判明した。そのため、前記超格子構造を用いた電子デバイスとしては、そのデバイス構造が特定の下地基板や電極基板を有するものに限定される問題がある。【００１６】  本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、下地基板や電極基板の材質を幅広く選択可能な結晶配向層積層構造体、前記結晶配向層積層構造体を用いた電子メモリ及び前記結晶配向層積層構造体の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】  前記課題を解決するための手段としては、以下の通りである。即ち、  ＜１＞  基板と、前記基板上に積層されるとともにゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかで形成され、厚みが薄くとも１ｎｍ以上である配向制御層と、前記配向制御層上に積層されるとともにＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを主成分として形成され、一定の結晶方位に配向される第１の結晶配向層と、を有することを特徴とする結晶配向層積層構造体。  ＜２＞  第１の結晶配向層上に積層されるとともに下記一般式（１）で表される合金を主成分として形成され、一定の結晶方位に配向される第２の結晶配向層を有する前記＜１＞に記載の結晶配向層積層構造体。【化１】
2015174240.tif 000003
ただし、前記式（１）中、Ｍは、Ｇｅ、Ａｌ及びＳｉのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。  ＜３＞  第１の結晶配向層が六方晶の結晶構造を有するとともに、第２の結晶配向層が立方晶の結晶構造を有し、前記第１の結晶配向層のｃ軸が積層方向に配向され、前記第２の結晶配向層の（１１１）面が前記第２の結晶配向層との隣接面に配向される前記＜２＞に記載の結晶配向層積層構造体。  ＜４＞  第１の結晶配向層がＳｂ２Ｔｅ３を主成分として形成される前記＜１＞から＜３＞のいずれかに記載の結晶配向層積層構造体。  ＜５＞  第２の結晶配向層がＧｅＴｅを主成分として形成される前記＜２＞から＜４＞のいずれかに記載の結晶配向層積層構造体。  ＜６＞  少なくとも、前記＜１＞から＜５＞のいずれかに記載の結晶配向層積層構造体を有することを特徴とする電子メモリ。  ＜７＞  不活性ガス雰囲気下で、基板上にゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかを成膜して、厚みが１ｎｍ以上の配向制御層を形成する配向制御層形成工程と、前記配向制御層形成工程における前記不活性ガス雰囲気を維持したまま、前記配向制御層上にＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを含む成膜材料を成膜して、一定の結晶方位に配向される第１の結晶配向層を形成する第１の結晶配向層形成工程と、を含むことを特徴とする結晶配向層積層構造体の製造方法。  ＜８＞  第１の結晶配向層形成工程が、配向制御層を１５０℃以上３００℃未満に加熱した状態で、Ｓｂ２Ｔｅ３を成膜して第１の結晶配向層を形成する工程である前記＜７＞に記載の結晶配向層積層構造体の製造方法。
【発明の効果】
【００１８】  本発明によれば、従来技術における前記諸問題を解決することができ、下地基板や電極基板の材質を幅広く選択可能な結晶配向層積層構造体、前記結晶配向層積層構造体を用いた電子メモリ及び前記結晶配向層積層構造体の製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１（ａ）】六方晶の第１の結晶配向層の結晶構造を示す説明図である。
【図１（ｂ）】立方晶の第２の結晶配向層の結晶構造を示す説明図である。
【図２】第１の実施形態に係る電子メモリの層構成を示す断面図である。
【図３】第２の実施形態に係る電子メモリの層構成を示す断面図である。
【図４（ａ）】第２の実施形態に係る電子メモリの電流電圧特性を説明する説明図である。
【図４（ｂ）】第２の実施形態に係る電子メモリの抵抗電圧特性を説明する説明図である。
【図５】第３の実施形態に係る電子メモリの層構成を示す断面図である。
【図６】第１の結晶配向層の結晶性を測定した結果を示す図である。
【発明を実施するための形態】
【００２０】（結晶配向層積層構造体）  本発明の結晶配向層積層構造体は、少なくとも、基板と、配向制御層と、第１の結晶配向層とを有し、必要に応じて、第２の結晶配向層等を有する。
【００２１】＜基板＞  前記基板としては、特に制限はなく、目的に応じて適宜選択することができ、幅広く公知のＳｉ基板、ＳｉＯ２基板、ＳｉＮ基板、各種ガラス基板、Ａｌ２Ｏ３基板、ＭｇＯ基板、ＧａＡｓ基板、ＩｎＰ基板等の下地基板及びこれら下地基板上にＷ−Ｔｉ、Ｔｉ、Ａｌ、Ｐｔ、Ｗ、ＴｉＮ等の電極が形成された電極基板を挙げることができる。  即ち、前記基板としては、以下に詳細を述べる前記配向制御層を積層可能であればよく、前記結晶配向層積層構造体は、こうした任意の基板上に前記配向制御層を下地として前記第１の結晶配向層を積層させることで、前記第１の結晶配向層、延いては、前記第１の結晶配向層上に積層される前記第２の結晶配向層の配向性を制御することを技術の核とする。
【００２２】＜配向制御層＞  前記配向制御層は、前記基板上に積層されるとともにゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかで形成され、厚みが薄くとも１ｎｍ以上である層として構成される。  前記配向制御層としては、こうした特徴を有する限り、特に制限はなく、結晶、非晶質のいずれで構成されていてもよく、任意の前記基板上に形成することができる。ただし、前記厚みが１ｎｍ未満であると、前記第１の結晶配向層の配向性を制御することが困難となる。また、前記厚みが１００ｎｍを超えると、表面凹凸が大きくなり、配向性制御が困難になることがある。  前記結晶配向層積層構造体としては、前述の通り、このような配向制御層上に前記第１の結晶配向層を積層させることで、前記第１の結晶配向層の配向性を制御でき、延いては、前記第１の結晶配向層上に形成される前記第２の結晶配向層の配向性を制御できる。  このような配向性の制御が可能となる理由は、必ずしも定かではないが、前記配向制御層と前記第１の結晶配向層とを構成する各元素同士の熱力学的な相互作用の影響であるためと考えられる。
【００２３】  前記配向制御層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、真空蒸着法、分子線エピタキシー法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが挙げられる。
【００２４】＜第１の結晶配向層＞  前記第１の結晶配向層は、前記配向制御層上に積層されるとともにＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを主成分として形成され、一定の結晶方位に配向される層として構成される。  なお、本明細書において「主成分」とは、層の基本単位格子を形成する元素であることを示す。
【００２５】  前記第１の結晶配向層としては、特に制限はないが、六方晶の結晶構造を有するとともに、そのｃ軸が積層方向に配向されていることが好ましい。  このような結晶構造を有すると、その次に積層される層が、この層を下地として配向を生み出すテンプレートとなって、これらの層で構成される超格子構造が得られやすい。  前記第１の結晶配向層の形成方法としては、特に制限はないが、ｃ軸配向の前記結晶構造が得られやすいことから、例えば、スパッタリング法、真空蒸着法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法などが好ましい。
【００２６】＜第２の結晶配向層＞  前記第２の結晶配向層は、前記第１の結晶配向層上に積層されるとともに下記一般式（１）で表される合金を主成分として形成され、一定の結晶方位に配向される層として構成される。前記第２の結晶配向層は、前記配向制御層により配向性が制御された前記第１の結晶配向層上に積層されることで、前記第１の結晶配向層と共通の結晶軸を有する層として構成される。
【００２７】
【化２】
2015174240.tif 000004
ただし、前記式（１）中、Ｍは、Ｇｅ、Ａｌ及びＳｉのいずれかの原子を示し、ｘは、０．５以上１未満の数値を示す。  前記一般式（１）で表される合金としては、中でも、誘電率の大きさから、ＧｅＴｅが好ましい。
【００２８】  前記第２の結晶配向層としては、特に制限はないが、立方晶の結晶構造を有するとともに、その（１１１）面が前記第１の結晶配向層との隣接面に積層されることが好ましい。中でも、面心立方晶の結晶構造を有するとともに、その（１１１）面が前記第１の結晶配向層との隣接面に積層されることがより好ましい。  このような結晶構造を有すると、その次に積層される層が、この層を下地として配向を生み出すテンプレートとなって、これらの層で構成される超格子構造が得られやすい。  前記第２の結晶配向層の形成方法としては、特に制限はないが、ｃ軸配向の前記結晶構造が得られやすいことから、例えば、スパッタリング法、真空蒸着法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法等が好ましい。
【００２９】  ここで、前記第１の結晶配向層、前記第２の結晶配向層の積層状態について、図１（ａ）及び図１（ｂ）を参照して説明する。なお、図１（ａ）は、六方晶である前記第１の結晶配向層の結晶構造を示す説明図であり、図１（ｂ）は、立方晶である前記第２の結晶配向層の結晶構造を示す説明図である。
【００３０】  図１（ａ）に示すように、前記第１の結晶配向層として、六方晶である結晶配向層５１をｃ軸配向させると、隣接面５１ａは、六角形となる。このため、結晶配向層５１の表面に、前記第２の結晶配向層として、立方晶である結晶配向層５２を堆積させると、図１（ｂ）に示す（１１１）面が隣接面５２ａとなる。即ち、立方晶の（１１１）面は、三角形であることから、ｃ軸配向した結晶配向層５１の隣接面５２ａと整合する。そのため、ｃ軸配向させた結晶配向層５１の表面に立方晶である結晶配向層５２を堆積させると、これらの隣接面５２ａを結晶配向層５２の（１１１）面とすることができる。これに対して、結晶配向層５１なしに結晶配向層５２を形成すると、結晶配向層５２は、例えば、（１００）面に配向してしまい、その結果、これらの積層体で形成される超格子構造に格子乱れが生じやすい。
【００３１】  前記結晶配向層積層構造体としては、前記第２の結晶配向層に加え、目的に応じて任意の部材が配されていてもよい。以下では、電子メモリとして用いる場合の構成について説明をする。
【００３２】（電子メモリ）  本発明の電子メモリは、少なくとも前記結晶配向層積層構造体を有し、更に必要に応じて、任意の部材を有する。  前記電子メモリとしては、このような特徴を有するものであれば、特に制限はないが、３つの実施形態を構成例として挙げ、より詳細に説明する。
【００３３】＜第１の実施形態＞  第１の実施形態に係る電子メモリは、前記基板、前記配向制御層、前記第１の結晶配向層及び前記第２の結晶配向層で構成されるスピン流発生層及びスピン流蓄積層、並びに一対の電極を有し、更に、必要に応じて、磁場発生部及びスピン電子供給層等の任意の部材を有する。
【００３４】−基板及び配向制御層−  前記基板及び前記配向制御層は、前記結晶配向層積層構造体で説明と同様の構成とすることができる。
【００３５】−スピン流発生層−  前記スピン流発生層は、前記第１の結晶配向層と、前記第１の結晶配向層上に積層される前記第２の結晶配向層とを有し、前記第１の結晶配向層の厚みが０ｎｍ以上２ｎｍ未満とされる。  このように構成される前記スピン流発生層では、ラシュバ効果が発現可能で、前記電極からの電圧印加に基づき、前記第１の結晶配向層中で異なるスピン状態をとる２つのスピン電子に密度差を発生させる。即ち、前記第２の結晶配向層は、バンドギャップを有しており、また、前記第１の結晶配向層がその結晶の逆格子空間上の前記第２の結晶配向層との界面において時間反転対称性を有し、かつ前記時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の２つのスピンバンドにエネルギー差が生じることで、前記スピン流発生層は、前記ラシュバ効果を発生させる。その結果、前記第１の結晶配向層中で異なるスピン状態をとる２つのスピン電子に密度差が生じ、スピン流の発生が可能となる。なお、前記スピンとは、スピン偏極した電子を示す。  以下では、説明の便宜上、前記スピン流発生層を構成する、前記第１の結晶配向層を結晶配向層Ａ、前記２の結晶配向層を結晶配向層Ｂと称する。
【００３６】  前記スピン流発生層において、前記結晶配向層Ｂの厚みとしては、特に制限はないが、０ｎｍより厚く４ｎｍ以下であることが好ましい。前記厚みが４ｎｍを超えると、独立した固有の特性を示すことがある。  また、前記スピン流発生層としては、特に制限はないが、前記結晶配向層Ａと前記結晶配向層Ｂとが交互に複数繰り返して積層される構造を有することが好ましい。このような構造を有すると、繰り返し数に応じて、大きな前記ラシュバ効果が得られやすい。
【００３７】−スピン流蓄積層−  前記スピン流蓄積層は、前記第１の結晶配向層と、前記第１の結晶配向層上に積層される前記第２の結晶配向層とを有し、前記第１の結晶配向層の厚みが２ｎｍ以上１０ｎｍ以下とされる。  このように構成される前記スピン流蓄積層では、トポロジカル絶縁体としての特性が発現可能で、前記第２の結晶配向層は、バンドギャップを有しており、また、前記第１の結晶配向層がその結晶の逆格子空間上の前記第２の結晶配向層との界面において時間反転対称性を有し、かつ前記時間反転対称中心点を除いてバンド縮退が解かれ、フェルミ準位直上の２つのスピンバンドが、フェルミ準位直下の価電子帯最上部の縮退が解かれたスピンバンドと、逆空間における時間反転対称中心を境に互いに交差して連結することで、前記トポロジカル絶縁体としての特性を発現させる。その結果、前記スピン流発生層から流れ込む密度の高い方の前記スピン電子を前記第１の結晶配向層と前記第２の結晶配向層との界面又は前記第２の結晶配向層に蓄積させることが可能となる。  以下では、説明の便宜上、前記スピン流蓄積層を構成する、前記第１の結晶配向層を結晶配向層Ｃ、前記２の結晶配向層を結晶配向層Ｄと称する。
【００３８】  前記スピン流蓄積層において、前記結晶配向層Ｄの厚みとしては、特に制限はないが、前記結晶配向層Ｂと同様に、０ｎｍより厚く４ｎｍ以下であることが好ましい。  また、前記スピン流蓄積層としては、特に制限はないが、前記結晶配向層Ｃと前記結晶配向層Ｄとが交互に複数繰り返して積層される構造を有することが好ましい。このような構造を有すると、繰り返し数に応じて、大きな前記スピン流を蓄積させることができる。  なお、前記第１の実施形態に係る電子メモリでは、メモリ動作を簡易な構成で実現させる観点から、前記スピン流発生層と前記スピン流蓄積層とが、前記スピン流発生層の前記結晶配向層Ｂ上に前記スピン流蓄積層の前記結晶配向層Ｃが直接積層される構造とされることが好ましい。
【００３９】−電極−  前記一対の電極は、前記配向制御層、前記スピン流発生層及び前記スピン流蓄積層を挟持するように配される。  前記電極としては、特に制限はなく、目的に応じて適宜選択することができ、公知の半導体素子に用いられる電極を公知の方法により配して形成することができる。  また、前記電極としては、少なくとも１つの電極（例えば、下部電極）を前記結晶配向層積層構造体で説明した前記電極基板として配することができ、また、前記下地基板上に形成することもできる。
【００４０】−磁場発生部−  前記スピン流発生層は、それ自身でも電圧を印加して内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から補助的な磁場を加えることにより、前記ラシュバ効果を増幅させることができる。  前記磁場発生部としては、例えば、前記第１の実施形態に係る電子メモリの付属部として磁石を外部に配してもよく、また、前記第１の実施形態に係る電子メモリの積層構造中に磁性を有する磁性層を積層させて配してもよい。  前記磁石及び前記磁性層としては、特に制限はなく、目的に応じて適宜選択することができ、公知のものを公知の方法により配して構成することができる。ただし、前記磁性層としては、前記スピン流発生層及び前記スピン流蓄積層におけるメモリ動作を損なわないよう、これらの層間には配さず、これらの層と前記電極との間に配することが好ましい。
【００４１】−スピン電子供給層−  前記スピン流発生層は、前述の通り、それ自身でも電圧を印加して内部磁場を発生させ、前記スピン電子に密度差を発生させることが可能であるが、外部から前記スピン電子を供給することで、前記ラシュバ効果を増幅させることができる。前記第１の実施形態に係る電子メモリでは、こうした目的で、前記スピン流発生層に前記スピン電子を供給する前記スピン電子供給層を配することができる。  前記スピン電子供給層としては、特に制限はなく、例えば、コバルトや白金、あるいはこれらの合金などで形成される層が挙げられ、その形成方法としては、例えば、スパッタリング法等が挙げられる。  前記スピン電子供給層を配する場合、前記第１の実施形態に係る電子メモリとしては、前記スピン流発生層の前記スピン流蓄積層が配される面と反対側の面又は前記スピン流蓄積層の前記スピン流発生層が配される面と反対側の面に隣接して配されることが好ましい。
【００４２】  前記第１の実施形態に係る電子メモリの主な構成及びそのメモリ動作を図２を参照しつつ、より具体的に説明する。なお、図２は、前記第１の実施形態に係る電子メモリの層構成を示す断面図である。  図２に示すように、電子メモリ１０は、下部電極１（電極基板）上に、配向制御層２、スピン流発生層３、スピン流蓄積層４及び上部電極５がこの順で配されて構成される。  スピン流発生層３は、例えばＳｂ２Ｔｅ３を主成分とし、厚みが０ｎｍより厚く２ｎｍ未満である結晶配向層Ａと、例えばＧｅＴｅを主成分とする結晶配向層Ｂとが、交互に３回繰り返して積層される。  また、スピン流蓄積層４は、例えばＳｂ２Ｔｅ３を主成分とし、厚みが２ｎｍ以上１０ｎｍ以下である結晶配向層Ｃと、例えばＧｅＴｅを主成分とする結晶配向層Ｄとが、交互に３回繰り返して積層される。
【００４３】  このように構成される電子メモリ１０においては、下部電極１又は上部電極５からの電圧印加に基づき、結晶配向層Ａ中で異なるスピン状態をとる２つのスピン電子に密度差が発生する。これらのスピン電子は、スピン流発生層３からスピン流蓄積層４に流れ込み、スピン流蓄積層４の少なくとも表面の一部（例えば、スピン流蓄積層４のスピン流発生層３側の表面）に、密度の高い方のスピン電子が蓄積される。  蓄積された密度の高い方のスピン電子で構成されるスピン流は、外部に解放しない限り保存可能であり、また、逆方向からの電圧印加により、消去させることができる。  その結果、電子メモリ１０は、スピン電子のスピン状態に基づくメモリ動作を行うことができる。このようなメモリ動作によれば、電圧印加に利用される電流のエネルギーをジュール熱に変換することなく、そのままスピン流の形成に利用することができるため、大幅な省電力化を実現することができる。
【００４４】＜第２の実施形態＞  次に、第２の実施形態に係る電子メモリについて説明をする。  前記第２の実施形態に係る電子メモリは、前記基板、前記配向制御層、前記第１の結晶配向層及び前記第２の結晶配向層で構成される記録層、スピン注入層及び一対の電極を有し、更に、必要に応じて、磁性部等の任意の部材を有する。  前記第１の実施形態に係る電子メモリでは、スピンを解放した状態とスピンを蓄積した状態の２通りの状態を利用してメモリ動作を行うが、前記第２の実施形態に係る電子メモリでは、更に、前記記録層の積層数に応じて多値化される情報を対象としたメモリ動作を行うことができる。
【００４５】−基板、配向制御層、電極−  前記基板、前記配向制御層、前記電極は、前記第１の実施形態に係る電子メモリで説明と同様の構成とすることができる。前記第２の実施形態に係る電子メモリでは、主として、以下に詳細を述べる前記記録層及び前記スピン注入層を有する点で、前記前記第１の実施形態に係る電子メモリと異なる。
【００４６】−記録層−  前記記録層は、前記結晶配向層積層構造体における前記第１の結晶配向層と前記第２の結晶配向層とを積層させて形成され、前記第１の結晶配向層の厚みが２ｎｍ以上１０ｎｍ以下として構成される。また、前記第２の結晶配向層の厚みとしては、０ｎｍより厚く４ｎｍ以下であることが好ましい。  前記記録層としては、１層であってもよいが、少なくとも２層以上積層することで２値以上の多値情報を記録することができる。  前記記録層は、前記第１の実施形態に係る電子メモリの前記スピン流蓄積層と同様の構成からなるが、前記第２の実施形態に係る電子メモリでは、以下に述べる前記記録層の特性に関する知見に基づき、前記記録層一層ごとにスピンを蓄積させることを目的とする。
【００４７】  即ち、前記記録層における前記第１の結晶配向層は、前記トポロジカル絶縁体として作用し、前記スピン注入層から注入される前記スピンをその表面あるいは界面に存在させることができる。また、前記記録層における前記第２の結晶配向層は、更に、前記一般式（１）で表される合金中のＭの配置によって、層の中心に空間反転対称性をもった構造からなる第１の結晶相と、前記空間反転対称性が崩れた第２の結晶相とに相変化可能とされる。前記第２の結晶相においては、強磁性体の磁気特性を有し、前記スピンを蓄積させることができる。また、前記第２の結晶配向層は、比較的弱い電圧を加えることで、前記第１の結晶相から前記第２の結晶相に相変化可能とされる一方、比較的強い電圧を加えることで、前記磁気特性のない第１の結晶相に相変化可能とされる。  前記第２の実施形態に係る電子メモリでは、これらの特性を利用することで、前記スピンを蓄積可能な前記第２の結晶相をセット状態とし、前記スピンが解放された前記第１の結晶相をリセット状態としたメモリ動作が可能とされる。
【００４８】−スピン注入層−  前記スピン注入層は、磁性材料で形成され、前記磁性材料が磁化された状態で前記記録層に前記スピンを注入する層として構成される。なお、前記スピン注入層では、磁化された状態で電圧を加えることにより、前記記録層に伝導される電子のスピン特性を前記磁性材料により偏極させる役割を持つ。  前記磁性材料としては、特に制限はなく、公知の磁性メモリの磁性層形成材料として用いられる材料を挙げることができ、具体的には、ＴｂＦｅＣｏ、ＦｅＣｏ、ＭｎＣｒ、ＭｎＰｔ等が挙げられる。これらは強磁性体であり、前記スピンの配向が磁性層としての前記スピン注入層の面に対して垂直となる磁場を形成し、前記スピン注入層と並行して配される前記記録層に対して、前記スピンの配向を揃えた状態で伝導させる目的として利用できる。
【００４９】  前記スピン注入層の厚みとしては、特に制限はないが、１ｎｍ〜１０ｎｍが好ましい。  前記厚みが１ｎｍ未満であると、十分なスピン配向性が得られないことがあり、１０ｎｍを超えると、磁化が強くなり過ぎて、データの消去が困難となることがある。  また、前記スピン注入層の形成方法としては、特に制限はなく、スパッタリング法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法等が挙げられる。  また、前記スピン注入層を配する位置としては、前記スピンを前記記録層に注入するため、前記記録層に対して、前記記録層に電子を流入させる前記電極が配される側に配される。
【００５０】−磁性部−  前記第２の実施形態に係る電子メモリにおいては、前記スピンを前記記録層に注入する観点から、前記スピン注入層の形成後、前記スピン注入層の面に垂直の磁場を加えることで、前記スピン注入層を磁化させて、前記スピンの配向を揃える役割を付与する。この磁性部としては、前記電子メモリに配することとしてもよいし、前記スピン注入層の形成後、その磁化状態を固定させた後、外してもよい。  前者の場合、更に、前記スピン注入層が形成する磁場の強さを補強する観点から、前記スピン注入層と並行して積層される層として配することで、磁化された前記スピン注入層の前記記録層に対する前記スピンの注入を補助させることとしてもよい。この場合、前記磁性部は、前記スピン注入層の面に対して垂直方向の磁場を形成し、前記スピン注入層を介して前記記録層にスピンを注入する磁性層として構成される。  また、後者の場合では、磁化状態が固定された前記スピン注入層が形成する磁場により前記スピンが前記記録層に注入される。  なお、前記磁性部としては、特に制限はなく、公知の永久磁石、電磁石等で構成することができる。
【００５１】  前記第２の実施形態に係る電子メモリの主な構成を図３を参照しつつ、より具体的に説明する。なお、図３は、前記第２の実施形態に係る電子メモリの層構成を示す断面図である。  図３に示すように、電子メモリ１００は、層状の下部電極１０１上に、半導体基板１０２、配向層１０３、３層の記録層１０６ａ〜１０６ｃ、スピン注入層１０７、層状の上部電極１０８がこの順で配された構成とされる。  また、３層の記録層１０６ａ〜１０６ｃの各層は、例えば、Ｓｂ２Ｔｅ３を主成分とし、厚みが２ｎｍ以上１０ｎｍ以下の第１の結晶配向層１０４上に、例えば、ＧｅＴｅを主成分とする第２の結晶配向層１０５が積層された構造とされる。
【００５２】  なお、この電子メモリ１００の構成は、一例であり、半導体基板１０２上に下部電極１０１を配してもよく、半導体基板１０２を用いず、下部電極１０１（電極基板）上に直接、配向制御層１０３を配してもよい。また、スピン注入層１０７は、記録層１０６ａ〜１０６ｃに対して、記録層１０６ａ〜１０６ｃに電子を流入させる上部電極１０８が配される側に配されればよく、上部電極１０８と積層順を入れ替えて配されてもよい。
【００５３】  次に、電子メモリ１００を一例として、前記第２の実施形態に係る電子メモリの作用について説明する。  記録層１０６ａ〜１０６ｃの第１の結晶配向層１０４は、前記トポロジカル絶縁体として作用し、前記スピンを第２の結晶配向層１０５に伝導させる。第２の結晶配向層１０５は、前記一般式（１）中のＭ（ゲルマニウム原子、アルミニウム原子又はシリコン原子）の配置によって、層の中心に前記空間反転対称性をもった構造からなる前記第１の結晶相と、前記空間反転対称性が崩れた前記第２の結晶相を有する。この第２の結晶相は、前記ラシュバ効果や磁性特性を発現し、前記スピンを保持可能な強磁性体として作用する。また、前記第２の結晶相を優先的に発現させるためには、比較的弱い電圧を加えればよい。この電圧の具体的な値は、予め特性を測定しておくことで確認することができる。  今、比較的弱い電圧を印加し、混合相の状態の前記第２の結晶相から前記第２の結晶相が優先的に発現した状態（セット状態）とし、外部電源から電子メモリ１００に電圧を加えると、その電圧値に応じて、スピン注入層１０７によりスピン偏極された電子が記録層１０６ａ〜１０６ｃに流入し、記録層１０６ａ〜１０６ｃに前記スピンが蓄積可能とされる。このスピンは、前記トポロジカル絶縁体として作用する第１の結晶配向層１０４及び前記セット状態の第２の結晶配向層１０５により各自保持される。  この時、記録層１０６ａ〜１０６ｃへの前記スピンの蓄積は、電子が流入される下部電極１０１側に最も近い記録層１０６ａから順々に開始され、記録層１０６ａでの前記スピンの蓄積が飽和状態となると、次に近い記録層１０６ｂで行われ、最後に記録層１０６ｃで行われる。
【００５４】  この様子を図４（ａ）及び図４（ｂ）を用いて説明する。なお、図４（ａ）は、前記第２の実施形態に係る電子メモリの電流電圧特性を説明する説明図であり、図４（ｂ）は、前記第２の実施形態に係る電子メモリの抵抗電圧特性を説明する説明図である。なお、各図中、符号Ａは、磁場を加えない場合の特性を示し、符号Ｂは、磁場を加えた場合の特性を示す。  図４（ａ）に示すように、符号Ａの特性では、電圧値に比例して電流値が大きくなるが、符号Ｂの特性では、電圧値の上昇に対し、電流値が段階的に低下する。即ち、電磁石等により、スピン注入層１０７を磁化させつつ、記録層１０６ａ〜１０６ｃの積層方向に磁場を加えた場合、記録層１０６ａ〜１０６ｃへの前記スピンの段階的な蓄積に応じて電流値が段階的に低下する。また、図４（ｂ）に示すように、符号Ａの特性では、電圧値に比例して抵抗値が大きくなるが、符号Ｂの特性では、電圧値の上昇に対し、抵抗値の上昇が段階的となる。即ち、電磁石等により、磁場を加えた場合、記録層１０６ａ〜１０６ｃへの前記スピンの段階的な蓄積に応じて抵抗値が段階的に増大する。  電子メモリ１００では、こうした段階的な電流値の低下現象、抵抗値の増大等の状態値変化現象を利用し、加える電圧を所定の値とすることで、記録層１０６ａ〜１０６ｃへの前記スピンの蓄積状態を制御し、多値化された情報を記録再生可能とする。  なお、本例では、前記記録層を３層として４値の情報を記録再生可能な構成としたが、前記記録層の層数を増やすことで、より大きな数で多値化させたメモリとすることができる。
【００５５】  また、電子メモリ１００では、比較的強い電圧を加えることで、第２の結晶配向層１０５の前記第２の結晶相が前記第１の結晶相に相変化して磁性が失われ、前記スピンの蓄積状態に基づく記録層１０６ａ〜１０６ｃの記録情報を消去することができる（リセット状態）。このリセット状態は、再び、比較的弱い電圧を加えることで前記セット状態に戻すことができ、電子メモリ１００は、何度も繰り返して情報の記録、消去を行うことができる。なお、前記リセット状態とする電圧の具体的な値は、予め特性を測定しておくことで確認することができる。また、前記記録層への記録状態の再生を抵抗値を用いて説明したが、前記記録層の光反射率の値に基づいて前記記録状態を特定して、情報の再生を行ってもよい。
【００５６】＜第３の実施形態＞  次に、第３の実施形態に係る電子メモリについて説明をする。  前記第３の実施形態に係る電子メモリは、前記基板、前記配向制御層、前記第１の結晶配向層及び前記第２の結晶配向層で構成される超格子構造、及び一対の電極を有し、更に、必要に応じて、任意の部材を有する。  前記第３の実施形態に係る電子メモリでは、前記第１の実施形態及び前記第２の実施形態に係る各電子メモリと異なり、前記超格子構造の相変化に伴う抵抗変化を利用して情報を記録する。
【００５７】−基板、配向制御層、電極−  前記基板、前記配向制御層、前記電極は、前記第１の実施形態及び前記第２の実施形態に係る各電子メモリで説明と同様の構成とすることができる。
【００５８】−超格子構造−  前記超格子構造は、前記結晶配向層積層構造体における前記第１の結晶配向層と前記第２の結晶配向層とを交互に積層させた超格子構造体で構成される。  前記第１の結晶配向層の厚みとしては、前記抵抗変化が生じる限り特に制限はないが、例えば、１ｎｍ以上１０ｎｍ以下とされ、また、前記第２の結晶配向層の厚みとしては、前記抵抗変化が生じる限り特に制限はないが、例えば、０ｎｍを超え４ｎｍ以下とされる。  また、前記超格子構造体全体の厚みとしては、前記抵抗変化が生じる限り特に制限はないが、例えば、２ｎｍ以上５０ｎｍ以下とされる。
【００５９】  ここで、一般の相変化型固体メモリでは、記録層がＳｂ２Ｔｅ３、ＧｅＴｅ等の金属材料を一定の比率で混ぜた合金層で構成され、メモリ動作に関するスイッチングの機構は、電流パルスの注入による前記合金層の熔融と、その後のアモルファス化及びアモルファス化された前記合金層の結晶化とを制御することで行われる。例えば、前記合金層の結晶状態における抵抗が約１ｋΩであり、前記合金層のアモルファス状態における抵抗が約１ＭΩである場合に、これら状態間で生ずる抵抗差を利用して、０，１のビット信号を判別させる。  これに対し、前記超格子構造を有する前記第３の実施形態に係る電子メモリでは、前記超格子構造が、前記第２の結晶配向層における“Ｍ”（前記式（１）参照）の結晶上の異なる原子配列により、セット相と呼ばれる低い抵抗値を示す相（例えば、約１０ｋΩ）と、リセット相と大きな抵抗値を示す相（例えば、約１ＭΩ）とに相変化し、抵抗変化が生ずることを利用してスイッチングを行う。以下では、この熔融変化を伴わない、前記超格子構造を有する前記第３の実施形態に係る電子メモリを、超格子構造を用いた不揮発性固体メモリとして“ＴＲＡＭ”と称することとする。  前記ＴＲＡＭにおいては、前述した一般の相変化型固体メモリに対して、スイッチングに熔融という操作を含まないため、原子配列に関与する熱エネルギーの一種でエントロピーと呼ばれる項のエネルギーを大幅に低減させてスイッチングを行うことができ、前述した一般の相変化型固体メモリと比べて、スイッチングに必要なエネルギーを１／１０〜１／１００に低減させることができる。  前記ＴＲＡＭにおける前記エネルギーの低減効果には、前記超格子構造における結晶配向性が影響し、前記結晶配向層積層構造体における前記配向制御層により、前記超格子構造を構成する前記第１の結晶配向層及び前記第２の結晶配向層の配向性を制御させることが役立つ。また、前記配向制御層を配することで、任意の基板上に配向性が制御された前記超格子構造を形成することができる。
【００６０】  前記第３の実施形態に係る電子メモリの主な構成及びそのメモリ動作を図５を参照しつつ、より具体的に説明する。なお、図５は、前記第３の実施形態に係る電子メモリの層構成を示す断面図である。  図５に示すように、電子メモリ２００は、例えば、下部電極２０１（電極基板）上に、配向制御層２０３、超格子構造２０９及び上部電極２０８がこの順で配されて構成される。  超格子構造２０９は、例えば、Ｓｂ２Ｔｅ３を主成分とし、厚みが１ｎｍ以上１０ｎｍ以下である前記第１の結晶配向層と、例えば、ＧｅＴｅを主成分とし、０ｎｍを超え４ｎｍ以下である前記第２の結晶配向層とが交互に積層された超格子構造体として構成され、超格子構造２０９全体の厚みは、例えば、２ｎｍ〜５０ｎｍとされる。
【００６１】  このように構成される電子メモリ２００においては、電圧印加により、超格子構造２０９の前記セット相及び前記リセット相間の相変化を制御し、抵抗値を測定することで、０，１のビット信号の記録、読み出しを行うことができる。
【００６２】（結晶配向層積層構造体の製造方法）  本発明の結晶配向層積層構造体の製造方法は、少なくとも、配向制御層形成工程と、第１の結晶配向層形成工程とを含む。  前記結晶配向層積層構造体及び前記電子メモリでは、前記配向制御層及び前記第１の結晶配向層以外の構造を含むが、これら構造の形成方法は、前記結晶配向層積層構造体及び前記電子メモリで説明した事項と共通するため、説明を省略する。
【００６３】  前記配向制御層形成工程は、不活性ガス雰囲気下で、前記基板上にゲルマニウム、シリコン、タングステン、ゲルマニウム−シリコン、ゲルマニウム−タングステン及びシリコン−タングステンのいずれかを成膜して、厚みが１ｎｍ以上の前記配向制御層を形成する工程である。  前記不活性ガスとしては、特に制限はなく、目的に応じて適宜選択することができ、アルゴンガス、窒素ガス等が挙げられる。  また、前記配向制御層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、真空蒸着法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法などが挙げられる。
【００６４】  なお、前記配向制御層形成工程の実施に際し、Ｓｉ,Ｗ等で構成される基板上、電極基板上に前記配向制御層を形成する場合には、前記配向制御層形成工程の前処理工程として、前記基板の表面の酸化物層（ＳｉＯ２,ＷＯ２等）を除去するエッチング工程を実施することが好ましい。  前記エッチング工程としては、特に制限はなく、公知の方法で実施することができ、例えば、Ａｒガス等を用いて逆スパッタリングを行う方法等が挙げられる。  また、前記エッチング工程における前記基板に対するエッチング深さとしては、特に制限はないが、前記基板表面から５ｎｍ〜１０ｎｍの深さが好ましい。このような深さまでエッチングを行うと、前記配向制御層による前記第１の結晶配向層及び前記第２の結晶配向層の配向性を向上させることができる。
【００６５】  前記第１の結晶配向層形成工程は、前記配向制御層形成工程における前記不活性ガス雰囲気を維持したまま、前記配向制御層上にＳｂＴｅ、Ｓｂ２Ｔｅ３、ＢｉＴｅ、Ｂｉ２Ｔｅ３、ＢｉＳｅ及びＢｉ２Ｓｅ３のいずれかを含む成膜材料を成膜して、一定の結晶方位に配向される第１の結晶配向層を形成する工程である。  前記第１の結晶配向層の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、真空蒸着法、分子線エピタキシー法、ＡＬＤ法、ＣＶＤ法などが挙げられる。  前記第１の結晶配向層の成膜温度としては、特に制限はないが、前記成膜材料がＳｂ２Ｔｅ３である場合、前記第１の結晶配向層形成工程としては、前記配向制御層を１５０℃以上３００℃未満に加熱した状態で、Ｓｂ２Ｔｅ３を成膜して前記第１の結晶配向層を形成する工程であることが好ましい。前記成膜温度が前記温度範囲を外れると、前記第１の結晶配向層の配向性が失われることがある。
【実施例】
【００６６】（実施例１）  ガラス基板（ＨＯＹＡ  ＧＬＡＳＳ  ＤＩＳＫ社製、ＷＦＮ５  ６５−２０−０．６３５ＰＴ）の表面を酸化セリウム、コロイダルシリカでポリッシュして平均表面粗さ（Ｒａ）を２ｎｍ以下とした後、その表面を水酸化ナトリウム水溶液で脱油させて洗浄し、これをスパッタリング装置（芝浦メカトロニクス社製、ＣＦＳ−４ＥＰ−ＬＬ）内にセットした。  次いで、前記スパッタリング装置内の圧力が５×１０−４Ｐａ以下となるまで減圧させた。  次いで、前記スパッタリング装置内に不活性ガスとしてのアルゴンガスを１０ｓｃｃｍ（１ｓｃｃｍ＝１．６９×１０−３Ｐａ・ｍ３／ｓｅｃ）の流量で導入しつつ、前記スパッタリング装置内の圧力を０．５Ｐａに維持させた。  前記スパッタリング装置内に配した直径３インチの円盤状シリコン材（三菱マテリアル社製、スパッタリングターゲット）をターゲットとし、ＲＦパワーを１００Ｗ、温度を２５０℃とする成膜条件で、前記ガラス基板上に配向制御層としてのアモルファスシリコン膜を厚さ５０ｎｍで成膜した（配向制御層形成工程）。  引き続いて、前記スパッタリング装置内の雰囲気を維持しつつ、直径３インチの円盤状Ｓｂ２Ｔｅ３材（三菱マテリアル社製、スパッタリングターゲット）をターゲットとし、ＲＦパワーを２０Ｗ、温度を２５０℃とする成膜条件で、前記配向制御層上に第１の結晶配向層としてのＳｂ２Ｔｅ３膜を厚み５０ｎｍで成膜した（第１の結晶配向層形成工程）。  以上により、基板上に前記配向制御層と前記第１の結晶配向層とをこの順で積層させた実施例１に係る結晶配向層積層構造体を製造した。【００６７】  実施例１に係る結晶配向層積層構造体に対し、Ｘ線回析装置（Ｒｉｇａｋｕ社製、ＵｌｔｉｍａＩＶ）を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ａ）の回析チャートに見られる、〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。なお、図６は、前記第１の結晶配向層の結晶性を測定した結果を示す図である。【００６８】（実施例２）  前記配向制御層形成工程において、前記ガラス基板に代えて、表面が僅かに酸化したシリコン基板（菱光産業社製、５インチ片面ミラーウェーハ）を前記スパッタリング装置内にセットし、前記配向制御層を形成する前に、前記シリコン基板の表面をアルゴンガスで１１０秒間、逆スパッタリングして前記シリコン基板から表面酸化物を取り除いたこと以外は、実施例１と同様にして、実施例２に係る結晶配向層積層構造体を製造した。【００６９】  実施例２に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ｂ）の回析チャートに見られる、〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。【００７０】（実施例３）  前記配向制御層形成工程において、前記配向制御層を形成する前に、前記シリコン基板の表面をアルゴンガスで逆スパッタリングしなかったこと以外は、実施例２と同様にして、実施例３に係る結晶配向層積層構造体を製造した。【００７１】  実施例３に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の���晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ａ）の回析チャートに見られる、〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。【００７２】（実施例４）  前記配向制御層形成工程において、前記シリコン材に代えて、直径３インチの円盤状ゲルマニウム材（三菱マテリアル社製、スパッタリングターゲット）をターゲットとし、前記配向制御層としてアモルファスゲルマニウム膜を成膜したこと以外は、実施例１と同様にして、実施例４に係る結晶配向層積層構造体を製造した。【００７３】  実施例４に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ａ）の回析チャートとほぼ同様の〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。【００７４】（実施例５）  前記配向制御層形成工程において、前記シリコン材に代えて、直径３インチの円盤状タングステン材（三菱マテリアル社製、スパッタリングターゲット）をターゲットとし、前記配向制御層として結晶性タングステン膜を成膜したたこと以外は、実施例１と同様にして、実施例５に係る結晶配向層積層構造体を製造した。【００７５】  実施例５に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ａ）の回析チャートとほぼ同様の〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。【００７６】（実施例６）  前記配向制御層形成工程において、前記シリコン材に代えて、直径３インチの円盤状ゲルマニウム−タングステン合金材（三菱マテリアル社製、スパッタリングターゲット）をターゲットとし、前記配向制御層としてゲルマニウム−タングステン合金膜を成膜したたこと以外は、実施例１と同様にして、実施例６に係る結晶配向層積層構造体を製造した。【００７７】  実施例６に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ａ）の回析チャートとほぼ同様の〔００１〕の結晶方位を有するＳｂ２Ｔｅ３膜であることが確認された。【００７８】（比較例１）  前記配向制御層形成工程を実施することなく、前記ガラス基板上に直接、前記第１の結晶配向層を形成したこと以外は、実施例１と同様にして、比較例１に係る結晶配向層積層構造体を製造した。【００７９】  比較例１に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ｃ）の回析チャートに見られる、ほとんど配向性をもたないＳｂ２Ｔｅ３膜であることが確認された。【００８０】（比較例２）  前記配向制御層形成工程を実施することなく、前記シリコン基板上に直接、前記第１の結晶配向層を形成したこと以外は、実施例２と同様にして、比較例２に係る結晶配向層積層構造体を製造した。【００８１】  比較例２に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６��（ｄ）の回析チャートに見られる、結晶性が失われたＳｂ２Ｔｅ３膜であることが確認された。【００８２】（比較例３）  前記配向制御層形成工程を実施した後、前記スパッタリング装置を一旦大気解放して前記配向制御層が形成された前記シリコン基板を取出し、前記配向制御層を９０分間大気に暴露し、この状態の前記シリコン基板に対して、前記第１の結晶配向層形成工程を実施したこと以外は、実施例１と同様にして、比較例３に係る結晶配向層積層構造体を製造した。【００８３】  比較例３に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ｅ）の回析チャートに見られる、結晶性が失われたＳｂ２Ｔｅ３膜であることが確認された。【００８４】（比較例４）  前記配向制御層形成工程において、前記配向制御層としての前記アモルファスシリコン膜の厚みを５０ｎｍから０．５ｎｍに変更したこと以外は、実施例１と同様にして、比較例４に係る結晶配向層積層構造体を製造した。【００８５】  比較例４に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ｃ）の回析チャートとほぼ同様のほとんど配向性をもたないＳｂ２Ｔｅ３膜であることが確認された。【００８６】（比較例５）  前記配向制御層形成工程において、前記配向制御層としての前記アモルファスシリコン膜の厚みを５０ｎｍから０．８ｎｍに変更したこと以外は、実施例３と同様にして、比較例５に係る結晶配向層積層構造体を製造した。【００８７】  比較例５に係る結晶配向層積層構造体に対し、前記Ｘ線回析装置を用いて前記第１の結晶配向層の結晶性を測定した。その結果、前記第１の結晶配向層は、図６中（ｅ）の回析チャートに見られる、結晶性が失われたＳｂ２Ｔｅ３膜であることが確認された。
【符号の説明】
【００８８】    １，１０１，２０１  下部電極    ２，１０３，２０３  配向制御層        ３      スピン流発生層        ４      スピン流蓄積層    ５，１０８，２０８  上部電極  １０，１００，２００  電子メモリ  ５１，１０４  第１の結晶配向層  ５２，１０５  第２の結晶配向層  ５１ａ，５２ａ  隣接面    １０２      半導体基板  １０６ａ〜ｃ  記録層    １０７      スピン注入層    ２０９      超格子構造
【図１（ａ）】
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【図１（ｂ）】
2015174240.tif 000007
【図２】
2015174240.tif 000008
【図３】
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【図４（ａ）】
2015174240.tif 000010
【図４（ｂ）】
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【図５】
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【図６】
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【国際調査報告】
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