(57)【要約】【課題】信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる半導体集積回路装置を提供する。【解決手段】誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオフ状態になるとともに、それらの寄生ダイオードには逆方向に電圧が加わって電流が流れない。出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い通常の状態では、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には電流が流れない。【選択図】図１
2015114923.tif 000002
【特許請求の範囲】
【請求項１】
信号を出力するための出力端子と、
前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、
前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、
前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、
前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい値より低い電圧に設定する制御回路と
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含む
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御回路は、
前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、
前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記Ｎ型ＤＭＯＳトランジスタのゲートに前記第２電圧を出力し、前記出力端子が前記第１電源ラインより低電位の場合、出力インピーダンスを高インピーダンス状態にする電圧出力回路と
を含むことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記電圧出力回路は、
前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、
前記出力端子の電圧と前記第１電源ラインの電圧とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路と
を含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのＮ型ウェルが前記第２電源ラインに接続されている
ことを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の出力端子を備えた半導体集積回路装置に係り、特に、グランドより低い電圧が出力端子に印加された場合でも内部回路を保護できる半導体集積回路装置に関するものである。
【背景技術】
【０００２】
センシング機能を有するＩＣは、一般に外部から電源を供給するための電源端子（＋端子，−端子）と、センシング信号を出力するための出力端子を備える。コントーラから離れた場所にセンサモジュールが設置される場合、通常それらの端子はケーブルを介してコントローラに接続される。そのため、ケーブル配線のミスなどによってＩＣの信号の出力端子に電源線が誤って接続される可能性があり、その場合ＩＣの内部に過大な電流が流れることがある。【０００３】
図４は、一般的なオープンドレイン型の信号出力回路を示す図である。図４に示す信号出力回路は、Ｎ型のＭＯＳトランジスタ５１で構成される。ＭＯＳトランジスタ５１のソースはグランド端子Ｔ１に接続され、ドレインは出力端子Ｔ２に接続され、ゲートには信号ＩＮ＿Ｂが入力される。この出力端子は、外部の電源電圧５３にプルアップ抵抗５２を介して接続される。ＭＯＳトランジスタ５１がオフの場合、出力端子Ｔ２の電圧ＶＯＵＴはハイレベルとなり、ＭＯＳトランジスタ５１がオンの場合、出力端子Ｔ２の電圧ＶＯＵＴはローレベルとなる。通常、出力端子Ｔ２がプルアップ抵抗５２を介して電源電圧５３に接続されるため、出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなることはない。しかしながら、ケーブルの誤接続等があると、電圧ＶＯＵＴがグランド電位ＶＳＳよりも低くなる場合がある。【０００４】
図５は、図４に示す信号出力回路において出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなる場合を示す図である。図５の例では、出力端子Ｔ２に接続されるべき信号線がグランド端子Ｔ２に接続され、グランド端子Ｔ２に接続されるべき低電圧側の電源線が出力端子Ｔ２に接続されている。この場合、一点鎖線で示すように、ＭＯＳトランジスタ５１の寄生ダイオードを通じてグランド端子Ｔ１から出力端子Ｔ２に電流が流れてしまう。【０００５】
図６は、Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＭＯＳトランジスタの構造を示し、図６Ｂは寄生ダイオードに流れる電流を示す。ソースＳとバルクＢの電位がドレインＤの電位より高くなると、Ｎ型のＭＯＳトランジスタのバルク（Ｐウェル）とドレインの間に存在する寄生ダイオードが導通するため、図中の一点鎖線で示すように電流が流れる。寄生ダイオードに電流が流れると、回路が不安定になるという問題や、寄生ダイオードにおいて電力損失が発生するという問題が生じる。【０００６】
ＭＯＳトランジスタの寄生ダイオードに電流が流れることを防止するため、例えば電流経路に寄生ダイオードと逆方向のダイオードを別途挿入する方法も考えられるが、そうすると、通常の動作状態においてダイオードに電圧降下や電力損失が生じるという別の問題が発生する。そこで下記の特許文献では、信号出力用のＮ型ＭＯＳトランジスタと直列に逆電流防止用のＮ型ＭＯＳトランジスタを設ける方法が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−５８７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図７は、上記特許文献１に記載される従来の保護回路を示す図である。この保護回路では、信号出力用のＮ型のＤＭＯＳ（double-diffused metal-oxide-semiconductor）トランジスタＭＩと直列に、Ｎ型のＤＭＯＳトランジスタＭＰが設けられている。【０００９】
出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い場合、コンパレータ６３の出力信号はハイレベルになる。ハイレベルの信号ＩＮ＿ＢがＤＭＯＳトランジスタＭＩのゲートに入力されると、ＤＭＯＳトランジスタＭＩはオンする。また、信号ＩＮ＿Ｂがハイレベルになると、ＡＮＤ回路６４の出力がハイレベルになり、電流源６１から抵抗６２に電流が流れて、ＤＭＯＳトランジスタＭＰのゲートがハイレベルになり、ＤＭＯＳトランジスタＭＰもオンする。これにより、ＤＭＯＳトランジスタＭＩ，ＭＰが共にオン状態となり、出力電圧ＶＯＵＴはローレベルになる。また、ＤＭＯＳトランジスタＭＰのチャンネルが導通することにより、ＤＭＯＳトランジスタＭＰの寄生ダイオードに電流が流れないため、寄生ダイオードの電力損失は生じない。【００１０】
他方、誤接続などによって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低くなると、コンパレータ６３の出力がローレベルになり、ＡＮＤ回路６４の出力は常にローレベルとなり、電流源６１から抵抗６２に電流が流れなくなる。そのため、ＤＭＯＳトランジスタＭＰはオフ状態に保持される。グランド電位ＶＳＳから出力端子へ流れる電流に対して、ＤＭＯＳトランジスタＭＩの寄生トランジスタは順方向であるが、ＤＭＯＳトランジスタＭＰの寄生トランジスタは逆方向であるため、グランド端子から出力端子へ逆電流は流れない。【００１１】
このように、図７に示す保護回路によれば、誤接続等による逆電流を防止することができる。しかしながら、誤接続のない通常の動作時において出力端子が電源電圧ＶＣＣとほぼ等しい電圧にプルアップされている場合、ＤＭＯＳトランジスタＭＩがオフの状態において出力電圧ＶＯＵＴが電源電圧ＶＣＣに近づき、ＤＭＯＳトランジスタＭＰのゲート−ソース間の電圧がほぼゼロになるため、ＤＭＯＳトランジスタＭＰがオフする。この場合、ＤＭＯＳトランジスタＭＩがオフからオンに変わると、ＤＭＯＳトランジスタＭＰの寄生ダイオードに順方向の電流が流れるため、寄生ダイオードに不要な電力損失が生じる。寄生ダイオードの発熱によってＩＣチップの温度が上昇すると、特性の劣化等を生じる原因となる。【００１２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路装置は、信号を出力するための出力端子と、前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい値より低い電圧に設定する制御回路とを有することを特徴とする。【００１４】
上記の構成によれば、誤接続等によって前記出力端子の電位が前記第１電源ラインの電位より低くなると、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧が前記制御回路によって前記しきい値より低い電圧に設定されるため、前記Ｎ型ＤＭＯＳトランジスタがオフする。また、前記第１電源ラインの電位を基準とする前記出力端子の電圧（以下、「出力電圧」と略記する場合がある。）が前記第１電圧より低くなるため、前記第２スイッチング回路もオフする。これにより、前記出力端子と前記第１電源ラインとの間の電流経路が遮断され、当該電流経路に逆流電流は流れない。【００１５】
また、上記の構成によれば、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧が、前記制御回路によって前記第２電圧に設定される。前記第２電圧は、前記第１電圧に比べて前記しきい電圧より高い電圧である。
この場合、前記出力電圧が前記第２電圧に近い、若しくは、前記第２電圧より高くなると、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位が前記ソースの電位に比べて前記しきい電圧より低くなるため、前記Ｎ型ＤＭＯＳトランジスタはオフする。他方、前記第２スイッチング回路は、前記出力電圧が前記第１電圧より高くなるため、オン状態となる。
前記出力電圧が前記第２電圧に比べて低くなり、その低下分が前記しきい電圧に達すると、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位が前記ソースの電位に比べて前記しきい電圧より高くなるため、前記Ｎ型ＤＭＯＳトランジスタはオンする。このとき、前記第２電圧は前記第１電圧に比べて前記しきい電圧より高い電圧であることから、前記出力電圧は前記第１電圧より高くなる。そのため、前記第２スイッチング回路は引き続きオンする。
前記出力電圧が更に低下して前記第１電圧より低くなると、前記第２スイッチング回路はオフする。このとき、前記Ｎ型ＤＭＯＳトランジスタの前記ゲートの電位は前記ソースの電位に比べて前記しきい電圧より高いため、前記Ｎ型ＤＭＯＳトランジスタは引き続きオンする。
以上により、前記出力端子の電位が前記第１電源ラインの電位より高い場合は、前記Ｎ型ＤＭＯＳトランジスタ及び前記第２スイッチング回路の少なくとも一方がオン状態になる。これにより、前記第１スイッチング回路がオン状態となって前記出力端子から前記第１電源ラインへ電流が流れる場合に、この電流は前記Ｎ型ＤＭＯＳトランジスタ及び前記第２スイッチング回路の少なくとも一方に流れる。そのため、前記Ｎ型ＤＭＯＳトランジスタのバルクと前記ドレインとの間に存在する寄生ダイオードには、ほとんど電流が流れない。【００１６】
好適に、前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含んでよい。【００１７】
好適に、前記制御回路は、前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記Ｎ型ＤＭＯＳトランジスタのゲートに前記第２電圧を出力し、前記出力端子が前記第１電源ラインより低電位の場合、出力インピーダンスを高インピーダンス状態にする電圧出力回路とを含んでよい。【００１８】
好適に、前記電圧出力回路は、前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、前記出力端子の電圧と前記第１電源ラインの電圧とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路とを含んでよい。【００１９】
好適に、前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのＮ型ウェルは、前記第２電源ラインに接続されてよい。
【発明の効果】
【００２０】
本発明によれば、信号線の誤接続等による逆流電流を防止できるとともに、通常の動作状態において回路の不要な電力損失を抑えることができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。
【図２】Ｎ型ＤＭＯＳトランジスタの構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタの断面構造を示し、図２Ｂはその等価回路を示す。
【図３】第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。
【図４】一般的なオープンドレイン型の信号出力回路を示す図である。
【図５】図４に示す信号出力回路において、出力端子の電圧がグランド電位より低くなる場合を示す図である。
【図６】Ｎ型のＭＯＳトランジスタの寄生ダイオードを説明するための図である。図６ＡはＭＯＳトランジスタ５１の構造を示し、図６Ｂは寄生ダイオードに流れる電流を示す。
【図７】従来の保護回路を示す図である。
【発明を実施するための形態】
【００２２】
＜第１の実施形態＞
以下、本発明の第１の実施形態に係る半導体集積回路装置について図面を参照しながら説明する。
図１は、第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。図１に示す半導体集積回路装置は、グランド端子Ｔ１と、出力端子Ｔ２と、第１スイッチング回路１１と、第２スイッチング回路１２と、Ｎ型ＤＭＯＳトランジスタＱｄ１と、制御回路２０を有する。
【００２３】
出力端子Ｔ２は、外部に信号を出力するための端子であり、不図示の信号ラインを介して信号出力先の装置に接続される。信号ラインは、信号出力先の装置において例えばプルアップ抵抗を介して電源ライン（ＶＤＤ）に接続される。
グランド端子Ｔ１は、不図示の電源ラインを介して信号出力先の装置のグランド（ＶＳＳ）に接続される。
【００２４】
第１スイッチング回路１１は、入力信号ＩＮ＿Ｂに応じた出力電圧ＶＯＵＴを発生させる回路であり、出力端子Ｔ２とグランドとの間の電流経路に設けられ、入力信号ＩＮ＿Ｂに応じてオン又はオフする。なお、ここで「グランド」は、グランド端子Ｔ１につながる低電圧側の電源ラインを示しており、本発明における第１電源ラインに対応する。
【００２５】
第１スイッチング回路１１は、例えば図１において示すように、Ｎ型ＭＯＳトランジスタＱｎ１によって構成される。Ｎ型ＭＯＳトランジスタＱｎ１は、ソースがグランドに接続され、ドレインがＮ型ＤＭＯＳトランジスタＱｄ１を介して出力端子Ｔ２に接続され、ゲートに入力信号ＩＮ＿Ｂが入力される。Ｎ型ＭＯＳトランジスタＱｎ１は、入力信号ＩＮ＿Ｂがハイレベルのときオンし、入力信号ＩＮ＿Ｂがローレベルのときオフする。
【００２６】
Ｎ型ＤＭＯＳトランジスタＱｄ１は、第１スイッチング回路１１と出力端子Ｔ２との間の電流経路に設けられており、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続される。Ｎ型ＤＭＯＳトランジスタＱｄ１は、ゲートの電位がソースの電位に比べてしきい電圧Ｖｔｈより高くなるとオンし、しきい電圧Ｖｔｈより低くなるとオフする。
【００２７】
図２は、Ｎ型ＤＭＯＳトランジスタＱｄ１の構造の一例を示す図である。図２ＡはＮ型ＤＭＯＳトランジスタＱｄ１の断面構造を示し、図２Ｂはその等価回路を示す。Ｐ型基板の表面にＮ型拡散領域（Ｎウェル）が形成され、その内側にＰ型拡散領域（Ｐウェル）が形成される。Ｐウェルの内側には、ソースとなるＮ型拡散領域（Ｎ＋）が形成され、その更に内側には、ソースとＰウェルを導通させるためのＰ型拡散領域（Ｐ＋）が形成される。Ｐ型基板の表面におけるＰウェルとＮウェルとの境界部分には、絶縁膜を介してゲート電極が形成される。Ｐ型基板の表面におけるＮウェルの領域には、ドレインとＮウェルを導通させるためのＮ型拡散領域（Ｎ＋）が形成される。
【００２８】
ＰウェルとＮウェルとの境界には、寄生ダイオードＤ１が形成される。寄生ダイオードＤ１のアノードはＰウェルを介してソースにつながり、寄生ダイオードＤ１のカソードはＮウェルを介してドレインにつながる。
【００２９】
また、ＮウェルとＰ型基板との間には、寄生ダイオードＤ２が形成される。寄生ダイオードＤ２のアノードはＰ型基板につながり、寄生ダイオードＤ２のカソードはＮウェルを介してドレインにつながる。図１の例において、Ｐ型基板はグランドに接続されるため、寄生ダイオードＤ２のアノードはグランドに接続される。
【００３０】
図１に戻る。
第２スイッチング回路１２は、Ｎ型ＤＭＯＳトランジスタＱｄ１と並列に接続される。第２スイッチング回路１２は、グランド電位ＶＳＳを基準とする出力端子Ｔ２の出力電圧ＶＯＵＴが正の第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。
【００３１】
例えば第２スイッチング回路１２は、図１において示すように、第１のＰ型ＭＯＳトランジスタＱｐ１によって構成される。第１のＰ型ＭＯＳトランジスタＱｐ１は、ソースが出力端子Ｔ２に接続され、ドレインが第１スイッチング回路１１に接続され、ゲートがグランドに接続される。第１のＰ型ＭＯＳトランジスタＱｐ１のバルクは、適切な電位（例えば電源電圧ＶＤＤ）に接続される。出力電圧ＶＯＵＴは、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート−ソース間の電圧と等しくなる。第１のＰ型ＭＯＳトランジスタＱｐ１は、この出力電圧ＶＯＵＴが第１電圧Ｖ１より高くなるとオンし、第１電圧Ｖ１より低くなるとオフする。第１電圧Ｖ１は、第１のＰ型ＭＯＳトランジスタＱｐ１におけるゲート−ソース間のしきい電圧に相当する。
【００３２】
制御回路２０は、出力端子Ｔ２の電位に応じてＮ型ＤＭＯＳトランジスタＱｄ１のゲート電圧を制御する。出力端子Ｔ２の電位がグランド電位ＶＳＳより高い場合（出力電圧ＶＯＵＴが正電圧の場合）、制御回路２０は、グランド電位ＶＳＳを基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ１を第２電圧Ｖ２に設定する。第２電圧Ｖ２は、第１電圧Ｖ１に比べてしきい電圧Ｖｔｈより高い電圧（Ｖ２＞Ｖ１＋Ｖｔｈ）である。例えば制御回路２０は、第２電圧Ｖ２として、「Ｖ１＋Ｖｔｈ」より十分に高い電源電圧ＶＤＤをＮ型ＤＭＯＳトランジスタＱｄ１のゲートに印加する。
【００３３】
他方、出力端子Ｔ２の電位がグランド電位ＶＳＳより低い場合（出力電圧ＶＯＵＴが負電圧の場合）、制御回路２０は、出力端子Ｔ２の電位を基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ２をしきい値Ｖｔｈより低い電圧に設定して、Ｎ型ＤＭＯＳトランジスタＱｄ１をオフさせる。
【００３４】
ここで、上述した構成を有する半導体集積回路装置の動作を説明する。
まず、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態の動作について述べる。出力端子Ｔ２は、図示しないプルアップ抵抗によって電源電圧ＶＤＤにプルアップされているものとする。ローレベルの入力信号ＩＮ＿ＢがＮ型ＭＯＳトランジスタＱｎ１のゲートに入力されると、Ｎ型ＭＯＳトランジスタＱｎ１がオフするため、出力端子Ｔ２からグランドへの電流経路が遮断され、出力端子Ｔ２の出力電圧ＶＯＵＴはほぼ電源電圧ＶＤＤとなる。制御回路２０は、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高電位になっているため、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート電圧Ｖｇ１を電源電圧ＶＤＤに設定する。Ｎ型ＤＭＯＳトランジスタＱｄ１は、ゲートとソースの電圧がほぼ同じ電圧（ＶＤＤ）になるため、オフ状態となる。他方、第１のＰ型ＭＯＳトランジスタＱｐ１は、ゲートとソースの間の電圧（ＶＯＵＴ）が第１電圧Ｖ１より高くなるため、オン状態となる。
【００３５】
入力信号ＩＮ＿Ｂがローベルからハイレベルに変化すると、Ｎ型ＭＯＳトランジスタＱｎ１がオンする。出力電圧ＶＯＵＴが電源電圧ＶＤＤに近いとき、Ｎ型ＤＭＯＳトランジスタＱｄ１がオフ状態になっている一方で、第１のＰ型ＭＯＳトランジスタＱｐ１がオン状態になっているため、出力端子Ｔ２から第１のＰ型ＭＯＳトランジスタＱｐ１及びＮ型ＭＯＳトランジスタＱｎ１を介してグランドに電流が流れる。Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１の両端は、第１のＰ型ＭＯＳトランジスタＱｐ１によって短絡されるため、寄生ダイオードＤ１にはほとんど電流が流れない。
【００３６】
出力端子Ｔ２からグランドへ電流が流れると、不図示のプルアップ抵抗において電圧降下が生じ、出力端子Ｔ２の出力電圧ＶＯＵＴが電源電圧ＶＤＤから低下する。出力電圧ＶＯＵＴが電源電圧ＶＤＤから低下すると、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート−ソース間の電圧Ｖｇ２は上昇する。電圧Ｖｇ２が上昇してＮ型ＤＭＯＳトランジスタＱｄ１のしきい電圧Ｖｔｈを超えると、Ｎ型ＤＭＯＳトランジスタＱｄ１はオン状態となる。
【００３７】
Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート−ソース間電圧Ｖｇ２がしきい電圧Ｖｔｈに達したとき、出力電圧ＶＯＵＴは「ＶＤＤ−Ｖｔｈ」となる。ここで、制御回路２０がＮ型ＤＭＯＳトランジスタＱｄ１のゲートに印加している電源電圧ＶＤＤは、「Ｖ１＋Ｖｔｈ」より十分に高い電圧である（ＶＤＤ＞Ｖ１＋Ｖｔｈ）。そのため、「ＶＤＤ−Ｖｔｈ」は第１電圧Ｖ１より十分高い電圧となる（ＶＤＤ−Ｖｔｈ＞Ｖ１）。従って、出力電圧ＶＯＵＴが「ＶＤＤ−Ｖｔｈ」まで低下したときも、第１のＰ型ＭＯＳトランジスタＱｐ１は引き続きオン状態に維持される。すなわち、Ｎ型ＤＭＯＳトランジスタＱｄ１とＮ型ＭＯＳトランジスタＱｎ１が共にオン状態となり、出力端子Ｔ２とグランドはトランジスタ（Ｑｄ１，Ｑｐ１，Ｑｎ１）によって短絡される。また、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオン状態のため、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。
【００３８】
不図示のプルアップ抵抗の電圧降下によって出力電圧ＶＯＵＴが更に低下し、第１のＰ型ＭＯＳトランジスタＱｐ１のしきい電圧である第１電圧Ｖ１より低くなると、第１のＰ型ＭＯＳトランジスタＱｐ１はオフ状態となる。他方、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲート−ソース間電圧Ｖｇ２は、出力電圧ＶＯＵＴの低下によって更に上昇するため、Ｎ型ＤＭＯＳトランジスタＱｄ１は引き続きオン状態に維持される。従って、出力端子Ｔ２とグランドはトランジスタ（Ｑｄ１，Ｑｎ１）によって短絡される。Ｎ型ＤＭＯＳトランジスタＱｄ１がオン状態のため、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１にはほとんど電流が流れない。
以上により、Ｎ型ＭＯＳトランジスタＱｎ１がオンする場合、寄生ダイオードＤ１へ電流が流れることなく、出力電圧ＶＯＵＴは電源電圧ＶＤＤからグランド電位ＶＳＳ近くまで低下する。
【００３９】
次に、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常状態の動作について述べる。この場合、第１のＰ型ＭＯＳトランジスタＱｐ１のゲート−ソース間電圧はしきい電圧（第１電圧Ｖ１）より低くなるため、第１のＰ型ＭＯＳトランジスタＱｐ１はオフする。また、制御回路２０は、出力端子Ｔ２の電位を基準とするＮ型ＤＭＯＳトランジスタＱｄ１のゲートの電圧Ｖｇ２をしきい値Ｖｔｈより低い電圧（例えばゼロ）に設定するため、Ｎ型ＤＭＯＳトランジスタＱｄ１もオフ状態となる。出力電圧ＶＯＵＴがグランド電位ＶＳＳより低くなると、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には逆方向の電圧が加わるため電流が流れない。また、第１のＰ型ＭＯＳトランジスタＱｐ１のバルクには電源電圧ＶＤＤが印加されるため、第１のＰ型ＭＯＳトランジスタＱｐ１の寄生ダイオードにも逆方向の電圧が加わり、電流が流れない。従って、グランドと出力端子Ｔ２との間の電流経路が全て遮断されるため、グランドから出力端子Ｔ２へ逆流電流は流れない。
【００４０】
以上説明したように、本実施形態に係る半導体集積回路装置によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１がオフ状態になるとともに、それらの寄生ダイオードには逆方向に電圧が加わって電流が流れないため、グランドから出力端子Ｔ２へ逆流電流が流れることを確実に防止できる。
【００４１】
また、本実施形態に係る半導体集積回路装置によれば、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い通常の状態において、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートには、「Ｖ１＋Ｖｔｈ」より高い電源電圧ＶＤＤが印加される。出力電圧ＶＯＵＴが第１電圧Ｖ１より高い場合（ＶＯＵＴ＞Ｖ１）、第１のＰ型ＭＯＳトランジスタＱｐ１がオンし、出力電圧ＶＯＵＴが「ＶＤＤ−Ｖｔｈ」より低い場合（ＶＤＤ−Ｖｔｈ＞ＶＯＵＴ）、Ｎ型ＤＭＯＳトランジスタＱｄ１がオンし、出力電圧ＶＯＵＴが「ＶＤＤ−Ｖｔｈ」より低く第１電圧Ｖ１より高い場合（ＶＤＤ−Ｖｔｈ＞ＶＯＵＴ＞Ｖ１）、Ｎ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の両方がオンする。すなわち、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１の寄生ダイオードＤ１には電流が流れない。そのため、寄生ダイオードＤ１における不要な電力損失を抑えることができ、発熱による回路特性の劣化等を防止できる。
【００４２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図３は、第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。本実施形態に係る半導体集積回路装置は、図１に示す半導体集積回路装置における制御回路２０の構成を具体化したものであり、その他の構成は図１に示す半導体集積回路装置と同じである。
【００４３】
図３に示す半導体集積回路装置において、制御回路２０は、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースの間に接続された抵抗Ｒ１と、電圧出力回路２１を有する。電圧出力回路２１は、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常な状態において、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートに第２電圧Ｖ２（Ｖ２＞Ｖ１＋Ｖｔｈ）として電源電圧ＶＤＤを出力し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態においては、出力インピーダンスを高インピーダンス状態とする。
【００４４】
電圧出力回路２１は、例えば図３において示すように、第２のＰ型ＭＯＳトランジスタＱｐ２と比較回路２２を有する。
第２のＰ型ＭＯＳトランジスタＱｐ２は、電源電圧ＶＤＤの電源ライン（第２電源ライン）とＮ型ＤＭＯＳトランジスタＱｄ１のゲートとの間に接続されており、バルクに電源電圧ＶＤＤが印加される。
比較回路２２は、出力電圧ＶＯＵＴとグランド電位ＶＳＳとを比較し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い場合には第２のＰ型ＭＯＳトランジスタＱｐ２をオンさせるローレベルの電圧（例えばグランド電位ＶＳＳ）を出力し、出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い場合には第２のＰ型ＭＯＳトランジスタＱｐ２をオフさせるハイレベルの電圧（例えば電源電圧ＶＤＤ）を出力する。
【００４５】
上記の構成によれば、誤接続等によって出力電圧ＶＯＵＴがグランド電位ＶＳＳより低い異常な状態となった場合、電源電圧ＶＤＤの電源ラインとＮ型ＤＭＯＳトランジスタＱｄ１のゲートとの間に接続された第２のＰ型ＭＯＳトランジスタＱｐ２がオフ状態となることによって、電圧出力回路２１の出力が高インピーダンス状態となり、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートは抵抗Ｒ１を介して出力端子Ｔ２に接続される。これにより、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートとソースがほぼ同電位となり、Ｎ型ＤＭＯＳトランジスタＱｄ１はオフ状態となる。従って、既に説明した図１の半導体集積回路装置と同様の動作により、グランドから出力端子Ｔ２へ逆流電流が流れることを防止できる。
【００４６】
また、出力電圧ＶＯＵＴがグランド電位ＶＳＳより高い正常状態では、第２のＰ型ＭＯＳトランジスタＱｐ２がオン状態となって、Ｎ型ＤＭＯＳトランジスタＱｄ１のゲートには電源電圧ＶＤＤが印加される。従って、既に説明した図１の半導体集積回路装置と同様の動作により、並列に接続されたＮ型ＤＭＯＳトランジスタＱｄ１及び第１のＰ型ＭＯＳトランジスタＱｐ１の少なくとも一方がオン状態となるため、寄生ダイオードＤ１に電流が流れることによる不要な電力損失を抑えることができる。
【００４７】
以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００４８】
例えば、図１，図３に示す半導体集積回路装置では、第１スイッチング回路１１としてＮ型ＭＯＳトランジスタ（Ｑｎ１）を用いているが、本発明はこれに限定されるものではなく、他の種類のスイッチング素子を用いてもよい。また、図１，図３に示す半導体集積回路装置では、第２スイッチング回路１２としてＰ型ＭＯＳトランジスタ（Ｑｐ１）を用いているが、出力電圧ＶＯＵＴが所定の第１電圧Ｖより高くなるとオン状態となり、第１電圧Ｖ１より低くなるとオフ状態となるスイッチング素子であって、グランドから出力端子Ｔ２への逆流電流が流れないものであれば、他の種類のスイッチング素子を用いてもよい。
【００４９】
出力端子Ｔ２とグランドとの電流経路に設けられたトランジスタ（Ｑｄ１，Ｑｎ１，Ｑｐ１）は、それぞれ単一のトランジスタで構成してもよいし、電流容量やレイアウトの都合に応じて、複数の同一種類のトランジスタを並列に設けてもよい。
【符号の説明】
【００５０】
１１…第１スイッチング回路、１２…第２スイッチング回路、２０…制御回路、２１…電圧出力回路、２２…比較回路、Ｑｄ１…Ｎ型ＤＭＯＳトランジスタ、Ｑｎ１…Ｎ型ＭＯＳトランジスタ、Ｑｐ１…第１のＰ型ＭＯＳトランジスタ、Ｑｐ２…第２のＰ型ＭＯＳトランジスタ、Ｄ１，Ｄ２…寄生ダイオード、Ｔ１…グランド端子、Ｔ２…出力端子、ＶＳＳ…グランド電位、ＶＤＤ…電源電圧、ＶＯＵＴ…出力電圧。
【図１】
2015114923.tif 000003
【図２】
2015114923.tif 000004
【図３】
2015114923.tif 000005
【図４】
2015114923.tif 000006
【図５】
2015114923.tif 000007
【図６】
2015114923.tif 000008
【図７】
2015114923.tif 000009
【手続補正書】
【提出日】平成28年7月22日(2016.7.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
図４は、一般的なオープンドレイン型の信号出力回路を示す図である。図４に示す信号出力回路は、Ｎ型のＭＯＳトランジスタ５１で構成される。ＭＯＳトランジスタ５１のソースはグランド端子Ｔ１に接続され、ドレインは出力端子Ｔ２に接続され、ゲートには信号ＩＮ＿Ｂが入力される。この出力端子Ｔ２は、外部の電源電圧５３にプルアップ抵抗５２を介して接続される。ＭＯＳトランジスタ５１がオフの場合、出力端子Ｔ２の電圧ＶＯＵＴはハイレベルとなり、ＭＯＳトランジスタ５１がオンの場合、出力端子Ｔ２の電圧ＶＯＵＴはローレベルとなる。通常、出力端子Ｔ２がプルアップ抵抗５２を介して電源電圧５３に接続されるため、出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなることはない。しかしながら、ケーブルの誤接続等があると、電圧ＶＯＵＴがグランド電位ＶＳＳよりも低くなる場合がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図５は、図４に示す信号出力回路において出力端子Ｔ２の電圧ＶＯＵＴがグランド電位ＶＳＳより低くなる場合を示す図である。図５の例では、出力端子Ｔ２に接続されるべき信号線がグランド端子Ｔ１に接続され、グランド端子Ｔ１に接続されるべき低電圧側の電源線が出力端子Ｔ２に接続されている。この場合、一点鎖線で示すように、ＭＯＳトランジスタ５１の寄生ダイオードを通じてグランド端子Ｔ１から出力端子Ｔ２に電流が流れてしまう。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
図６は、Ｎ型のＭＯＳトランジスタ５１の寄生ダイオードを説明するための図である。図６ＡはＮ型のＭＯＳトランジスタ５１の構造を示し、図６Ｂは寄生ダイオードに流れる電流を示す。ソースＳとバルクＢの電位がドレインＤの電位より高くなると、Ｎ型のＭＯＳトランジスタ５１のバルク（Ｐウェル）とドレインの間に存在する寄生ダイオードが導通するため、図中の一点鎖線で示すように電流が流れる。寄生ダイオードに電流が流れると、回路が不安定になるという問題や、寄生ダイオードにおいて電力損失が発生するという問題が生じる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明に係る半導体集積回路装置は、信号を出力するための出力端子と、前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい電圧より低い電圧に設定する制御回路とを有することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上記の構成によれば、誤接続等によって前記出力端子の電位が前記第１電源ラインの電位より低くなると、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧が前記制御回路によって前記しきい電圧より低い電圧に設定されるため、前記Ｎ型ＤＭＯＳトランジスタがオフする。また、前記第１電源ラインの電位を基準とする前記出力端子の電圧（以下、「出力電圧」と略記する場合がある。）が前記第１電圧より低くなるため、前記第２スイッチング回路もオフする。これにより、前記出力端子と前記第１電源ラインとの間の電流経路が遮断され、当該電流経路に逆流電流は流れない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
好適に、前記電圧出力回路は、前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、前記出力端子の電位と前記第１電源ラインの電位とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路とを含んでよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、ＮウェルとＰ型基板との間には、寄生ダイオードＤ２が形成される。寄生ダイオードＤ２のアノードはＰ型基板につながり、寄生ダイオードＤ２のカソードはＮウェルを介してドレインにつながる。図２の例において、Ｐ型基板はグランドに接続されるため、寄生ダイオードＤ２のアノードはグランドに接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
例えば、図１，図３に示す半導体集積回路装置では、第１スイッチング回路１１としてＮ型ＭＯＳトランジスタ（Ｑｎ１）を用いているが、本発明はこれに限定されるものではなく、他の種類のスイッチング素子を用いてもよい。また、図１，図３に示す半導体集積回路装置では、第２スイッチング回路１２としてＰ型ＭＯＳトランジスタ（Ｑｐ１）を用いているが、出力電圧ＶＯＵＴが所定の第１電圧Ｖ１より高くなるとオン状態となり、所定の第１電圧Ｖ１より低くなるとオフ状態となるスイッチング素子であって、グランドから出力端子Ｔ２への逆流電流が流れないものであれば、他の種類のスイッチング素子を用いてもよい。
【手続補正９】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号を出力するための出力端子と、
前記出力端子と第１電源ラインとの間の電流経路に設けられ、入力信号に応じてオン又はオフする第１スイッチング回路と、
前記出力端子と前記第１スイッチング回路との間の電流経路に設けられ、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートの電位が前記ソースの電位に比べてしきい電圧より高くなるとオンするＮ型ＤＭＯＳトランジスタと、
前記Ｎ型ＤＭＯＳトランジスタと並列に接続され、前記第１電源ラインの電位を基準とする前記出力端子の電圧が正の第１電圧より高くなるとオンする第２スイッチング回路と、
前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記第１電源ラインの電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記第１電圧に比べて前記しきい電圧より高い第２電圧に設定し、前記出力端子の電位が前記第１電源ラインの電位より低い場合、前記出力端子の電位を基準とする前記Ｎ型ＤＭＯＳトランジスタのゲートの電圧を前記しきい電圧より低い電圧に設定する制御回路と
を有することを特徴とする半導体集積回路装置。
【請求項２】
前記第２スイッチング回路は、ソースが前記出力端子に接続され、ドレインが前記第１スイッチング回路に接続され、ゲートが前記第１電源ラインに接続された第１のＰ型ＭＯＳトランジスタを含む
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御回路は、
前記Ｎ型ＤＭＯＳトランジスタのゲートとソースの間に接続された抵抗と、
前記出力端子の電位が前記第１電源ラインの電位より高い場合、前記Ｎ型ＤＭＯＳトランジスタのゲートに前記第２電圧を出力し、前記出力端子が前記第１電源ラインより低電位の場合、出力インピーダンスを高インピーダンス状態にする電圧出力回路と
を含むことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記電圧出力回路は、
前記第１電源ラインに対して前記第２電圧を有する第２電源ラインと前記Ｎ型ＤＭＯＳトランジスタのゲートとの間に接続された第２のＰ型ＭＯＳトランジスタと、
前記出力端子の電位と前記第１電源ラインの電位とを比較し、当該比較結果に応じて前記第２のＰ型ＭＯＳトランジスタをオン又はオフさせる電圧を前記第２のＰ型ＭＯＳトランジスタのゲートに出力する比較回路と
を含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタのＮ型ウェルが前記第２電源ラインに接続されている
ことを特徴とする請求項４に記載の半導体集積回路装置。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2015114923.tif 000010
【国際調査報告】
2015114923.tif 000011
2015114923.tif 000012
2015114923.tif 000013
2015114923.tif 000014