(57)【要約】  複数の画素がマトリクス状に配置された表示装置であって、複数の画素のそれぞれは、発光素子と、容量素子と、容量素子に蓄積された電荷に応じた電流を発光素子に流す駆動用トランジスタと、容量素子に蓄積された電荷をプレ初期化するための第１のスイッチ用トランジスタと、初期化の後、さらに、容量素子に蓄積された電荷を初期化するための第２のスイッチ用トランジスタと、を備え、表示装置は、第１のスイッチ用トランジスタをオン状態としたときに、容量素子に第１の電圧（Ｖｒｅｆ２）を出力する第１の電圧源と、第２のスイッチ用トランジスタをオン状態としたときに、容量素子に第２の電圧（Ｖｒｅｆ１）を印加する第２の電圧源と、をさらに備える。
2015118599.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置された表示装置であって、
前記複数の画素のそれぞれは、
電流が流れることにより発光する発光素子と、
データ線に印加される映像信号の大きさに応じた電荷を蓄積する容量素子と、
前記容量素子に蓄積された電荷に応じた電流を前記発光素子に流す駆動用トランジスタと、
前記容量素子に蓄積された電荷をプレ初期化するための第１のスイッチ用トランジスタと、
前記プレ初期化の後、さらに、前記容量素子に蓄積された電荷を初期化するための第２のスイッチ用トランジスタと、を備え、
前記表示装置は、
前記第１のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第１の電圧を出力する第１の電圧源と、
前記第２のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第２の電圧を印加する第２の電圧源と、をさらに備える
表示装置。
【請求項２】
前記第１の電圧と前記第２の電圧とは異なる値である
請求項１に記載の表示装置。
【請求項３】
前記第１の電圧は、前記第２の電圧より大きい
請求項２に記載の表示装置。
【請求項４】
複数の画素がマトリクス状に配置された表示装置の駆動方法であって、
前記複数の画素のそれぞれに設けられた容量素子に蓄積された電荷を初期化するプレ初期化工程と、
前記プレ初期化工程の後に、前記容量素子に蓄積された電荷を再度初期化する初期化工程と、
前記複数の画素のそれぞれに設けられた駆動用トランジスタの閾値電圧を検出する閾値電圧検出工程と、
前記容量素子に、映像信号の大きさに対応した電荷を蓄積する書き込み工程と、
前記容量素子に蓄積された電荷量に応じた電流を発光素子に流して前記発光素子を発光させる発光工程と、を含む
表示装置の駆動方法。
【請求項５】
前記プレ初期化工程において、第１のスイッチ用トランジスタをオン状態とすることにより、第１の電圧源から前記容量素子に第１の電圧が印加され、
第２の初期化工程において、第２のスイッチ用トランジスタをオン状態とすることにより、第２の電圧源から前記容量素子に第２の電圧が印加される
請求項４に記載の表示装置の駆動方法。
【請求項６】
前記第１の電圧と前記第２の電圧とは異なる値である
請求項５に記載の表示装置の駆動方法。
【請求項７】
前記第１の電圧は、前記第２の電圧より大きい
請求項６に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ。以下、ＥＬ、またはＯＬＥＤと呼ぶことがある。）素子などを有する画像表示装置などの表示装置に関するものである。
【背景技術】
【０００２】
有機ＥＬ素子をマトリクス状に備えたアクティブマトリックス（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ、以下、ＡＭと略する場合がある）型の表示装置がスマートフォンなどの表示パネルに採用され、商品化されている。近年は、表示素子として、有機ＥＬ素子を用いた表示装置が販売されている。【０００３】
有機ＥＬ素子を用いた表示パネルにおいて、従来、その点灯時に、垂直ブランキング期間や表示状態の影響により各電源線に流れる電流負荷が変動し、それによって各電源線の電圧リップル量が変動するため、表示画像に暗線や暗帯が出てしまうという課題があった。【０００４】
このような表示ムラを抑制すべく、例えば、特許文献１では、垂直ブランキング期間に有機ＥＬ発光素子のカソード電流を検出し、当該検出電流に基づいて高速かつ高精度な補正をする技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１２９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来技術では、電流負荷が変動したときの初期化電圧の変動を軽減するため、例えば、特許文献１のように、ソフト制御による補正、または、電源フィードバック（ＦＢ）制御を行っていた。これにより、初期化電圧の変動による表示ムラを抑制していた。【０００７】
しかし、電源フィードバック制御方法では、パネルの配線抵抗が存在するため、初期化電圧の変動を抑制することはできるが解消することはできなかった。また、ソフト制御による補正では、キラーパターンは無限にあり、必ず補正とのズレが発生するという問題が生じていた。【０００８】
本開示は、上述の課題に鑑みてなされたものであり、初期化電圧の変動を解消し、出力偏差のない映像信号を表示することができる表示装置の駆動方法および表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示にかかる表示装置は、複数の画素がマトリクス状に配置された表示装置であって、前記複数の画素のそれぞれは、電流が流れることにより発光する発光素子と、データ線に印加される映像信号の大きさに応じた電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷に応じた電流を前記発光素子に流す駆動用トランジスタと、前記容量素子に蓄積された電荷をプレ初期化するための第１のスイッチ用トランジスタと、前記初期化の後、さらに、前記容量素子に蓄積された電荷を初期化するための第２のスイッチ用トランジスタと、を備え、前記表示装置は、前記第１のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第１の電圧を出力する第１の電圧源と、前記第２のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第２の電圧を印加する第２の電圧源と、をさらに備える。
【発明の効果】
【００１０】
本開示によれば、初期化電圧の変動を解消し、出力偏差のない映像信号を表示することができる表示装置の駆動方法および表示装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施の形態にかかる表示装置の構成を示す概略図である。
【図２】図２は、本実施の形態にかかる表示装置の構成を示すブロック図である。
【図３】図３は、本実施の形態にかかる表示装置の画素回路図である。
【図４】図４は、本実施の形態にかかる表示装置の構成を示す概念図である。
【図５】図５は、本実施の形態にかかる表示装置の動作について説明するための図である。
【図６】図６は、本実施の形態にかかる表示装置の動作を示すタイミングチャートである。
【図７】図７は、プレ初期化期間における画素の動作を示す図である。
【図８】図８は、初期化期間における画素の動作を示す図である。
【図９】図９は、Ｖｔｈ保証期間における画素の動作を示す図である。
【図１０】図１０は、書き込み期間における画素の動作を示す図である。
【図１１】図１１は、発光期間における画素の動作を示す図である。
【図１２】図１２は、本実施の形態にかかる表示装置の効果を説明するための図である。
【図１３】図１３は、従来技術にかかる表示装置の画素回路図である。
【図１４】図１４は、従来技術にかかる表示装置による表示映像を説明するための図である。
【図１５】図１５は、実施の形態に係る表示装置を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１２】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載したアクティブマトリクス型の有機ＥＬディスプレイに関し、以下の問題が生じることを見出した。以下、本問題について説明する。
【００１３】
図１３は、従来技術に係る表示装置の画素回路図である。図１４は、従来技術に係る表示装置による表示映像を説明するための図である。
【００１４】
図１３に示すように、従来技術にかかる表示装置の画素は、駆動用トランジスタ１１１ａと、スイッチ用トランジスタ１１１ｂ、１１１ｃ、１１１ｄ、有機ＥＬ素子１１５と、容量素子１１９とを備えている。
【００１５】
図１４の（ａ）は、有機ＥＬ発光パネルのプログレッシブ駆動方式を説明する動作遷移図である。図１４の（ａ）において、横軸は時間を表し、縦軸は画素行（表示行）を表す。図１４の（ａ）では、複数の画素が行列状に配置された表示パネルにおいて、初期化動作、Ｖｔｈ（閾値電圧）検出動作、書き込み動作、および発光動作が行順次に実行されていることが示されている。ここでは、表示パネルの行数１行目（１Ｌ目）からｎ行目（ｎＬ目）まで示している。例えば、図１４の（ａ）では、ｎ＝２１６０行としている。また、図１４の（ｂ）において、横軸は時間を表し、縦軸は初期化電圧（Ｖｒｅｆ電圧）を表す。図１４の（ｂ）の横軸における１Ｆ目、２Ｆ目、３Ｆ目とは、表示される映像の１フィールド目、２フィールド目、３フィールド目を示す。
【００１６】
すなわち、この表示装置において映像を表示する際には、図１４の（ａ）に示すように、先頭行の１行目（１Ｌ目）から最終行のｎ行目（ｎＬ目）まで、それぞれ初期化動作、Ｖｔｈ検出動作、書き込み動作、発光動作の順に画素回路の動作が行われる。ここで、あるフレームのｎ行目の書き込み期間が終了してから、次のフレームの１行目の書き込み期間が開始するまでの間、垂直ブランキング期間が設けられている。
【００１７】
例えば、図１４の（ａ）では、ｎＬ目以降に、ブランキング行なる仮想行（例えば、２１６１行〜２２５３行）が示されている。これは、ゲートドライバが走査最終行（第２１６０行）から走査開始行（第１行）へ走査を戻す時間を確保する垂直ブランキング期間に相当するものであり、当該垂直ブランキング期間を、当該期間に相当する走査行数で表したものである。
【００１８】
垂直ブランキング期間は、外部から入力される映像信号に含まれている帰線期間であり、ブラウン管における映像信号の走査において、最終行から先頭行に走査を戻すための期間である。有機ＥＬディスプレイにおいては、技術的にはこのような垂直ブランキング期間は必要ではないが、映像信号にこのような期間が含まれているため、有機ＥＬディスプレイ装置においても映像信号に表示方式を対応させる必要があるため、垂直ブランキング期間が設けられている。
【００１９】
ここで、この垂直ブランキング期間に他の行の初期化期間が重なった場合には、図１４の（ｂ）に示すように、初期化電圧が変動する。すなわち、パネル点灯時において、垂直ブランキング期間や表示状態の影響により、各電源線に流れる電流負荷が変動し、それによって各電源線の電圧リップル量が変動する。このため、容量素子１１９に充電される電荷が変動し、ブランキング期間の初期化を行っている業が暗くなったり明るくなったりする不具合や、表示画像に暗線や暗帯が出てしまうという課題がある。
【００２０】
また、従来技術では、電流負荷が変動したときの初期化電圧の変動を軽減するために、電源フィードバック（ＦＢ）制御、または、ソフト制御による補正によって表示ムラを抑制していた。しかし、電源フィードバック制御方法では、パネルの配線抵抗が存在するため、電圧変動を抑制することはできるが解消することはできなかった。また、ソフト制御による補正では、キラーパターンは無限にあり、必ず補正値とのズレが発生するという問題が生じていた。
【００２１】
上述のような問題を解決するために、本開示の一態様に係る表示装置は、複数の画素がマトリクス状に配置された表示装置であって、前記複数の画素のそれぞれは、電流が流れることにより発光する発光素子と、データ線に印加される映像信号の大きさに応じた電荷を蓄積する容量素子と、前記容量素子に蓄積された電荷に応じた電流を前記発光素子に流す駆動用トランジスタと、前記容量素子に蓄積された電荷をプレ初期化するための第１のスイッチ用トランジスタと、前記プレ初期化の後、さらに、前記容量素子に蓄積された電荷を初期化するための第２のスイッチ用トランジスタと、を備え、前記表示装置は、前記第１のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第１の電圧を出力する第１の電圧源と、前記第２のスイッチ用トランジスタをオン状態としたときに、前記容量素子に第２の電圧を印加する第２の電圧源と、をさらに備える。
【００２２】
この構成によれば、映像信号の出力偏差がなく、初期化電圧の変動を解消することができる表示装置を提供することができる。
【００２３】
また、前記第１の電圧と前記第２の電圧とは異なる値であってもよい。
【００２４】
この構成によれば、同一の電圧源を介して伝達されるノイズ信号の影響を受けることなく、初期化期間において、容量素子に印加される電圧を安定することができる。
【００２５】
また、前記第１の電圧は、前記第２の電圧より大きくてもよい。
【００２６】
この構成によれば、プレ初期化期間に引き続き行われる初期化期間において、容量素子に印加される電圧をより安定することができる。
【００２７】
また、本開示の一態様に係る表示装置の駆動方法は、複数の画素がマトリクス状に配置された表示装置の駆動方法であって、前記複数の画素のそれぞれに設けられた容量素子に蓄積された電荷を初期化するプレ初期化工程と、前記プレ初期化工程の後に、前記容量素子に蓄積された電荷を再度初期化する初期化工程と、前記複数の画素のそれぞれに設けられた駆動用トランジスタの閾値電圧を検出する閾値電圧検出工程と、前記容量素子に、映像信号の大きさに対応した電荷を蓄積する書き込み工程と、前記容量素子に蓄積された電荷量に応じた電流を発光素子に流して前記発光素子を発光させる発光工程と、を含む。
【００２８】
また、前記プレ初期化工程において、第１のスイッチ用トランジスタをオン状態とすることにより、第１の電圧源から前記容量素子に第１の電圧が印加され、第２の初期化工程において、第２のスイッチ用トランジスタをオン状態とすることにより、第２の電圧源から前記容量素子に第２の電圧が印加されてもよい。
【００２９】
この構成によれば、映像信号の出力偏差がなく、初期化電圧の変動を解消することができる表示装置の駆動方法を提供することができる。
【００３０】
また、前記第１の電圧と前記第２の電圧とは異なる値であってもよい。
【００３１】
この構成によれば、同一の電圧源を介して伝達されるノイズ信号の影響を受けることなく、初期化期間において、容量素子に印加される電圧を安定することができる。
【００３２】
また、前記第１の電圧は、前記第２の電圧より大きくてもよい。
【００３３】
この構成によれば、プレ初期化期間に引き続き行われる初期化期間において、容量素子に印加される電圧をより安定することができる。
【００３４】
（実施の形態）
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００３５】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００３６】
［１．表示装置の構成］
図１は、本実施の形態に係る表示装置の構成を示す概略図である。図２は、本実施の形態にかかる表示装置の構成を示すブロック図である。図３は、本実施の形態にかかる表示装置の画素１６の回路図である。
【００３７】
図１および図２に示すように、本実施の形態にかかる表示装置は、表示画面２０と、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）３４と、ゲートプリント基板３５ａおよび３５ｂと、ソースプリント基板３６とを備えている。
【００３８】
ＣＯＦ３４には、ゲートドライバを構成する回路３１またはソースドライバを構成する回路３２が配置されている。回路３１が配置されたＣＯＦ３４は、表示画面２０とゲートプリント基板３５ａまたは３５ｂとを接続するように配置されている。回路３２が配置されたＣＯＦ３４は、表示画面２０とソースプリント基板３６とを接続するように配置されている。ＣＯＦ３４は、表示画面２０、ゲートプリント基板３５ａおよび３５ｂ、ソースプリント基板３６に、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）樹脂で接続されている。
【００３９】
ここで、表示画面２０とゲートプリント基板３５ａとの間に配置された複数の回路３１を、まとめてゲートドライバ回路１２ａと呼ぶ。表示画面２０とゲートプリント基板３５ｂとの間に配置された複数の回路３１を、まとめてゲートドライバ回路１２ｂと呼ぶ。表示画面２０とソースプリント基板３６との間に配置された複数の回路３２を、まとめてソースドライバ回路１４と呼ぶ。
【００４０】
ゲートドライバ回路１２ａおよび１２ｂは、走査線１７に接続されている。ゲートドライバ回路１２ａおよび１２ｂは、後述する画素１６に配置されたスイッチ用トランジスタ１１ｂ〜１１ｅをオンまたはオフさせる制御電圧を走査線１７に印加する。ソースドライバ回路１４は、データ線１８に接続され、データ線１８に映像信号を印加する。
【００４１】
表示画面２０には、複数の画素１６が行列状に配置されている。画素１６には、図２に示すように、ゲートドライバ回路１２ａまたは１２ｂに電気的に接続された走査線１７と、ソースドライバ回路１４に電気的に接続されたデータ線１８とが接続されている。
【００４２】
画素１６は、図３に示すように、有機ＥＬ素子１５と、駆動用トランジスタ１１ａと、スイッチ用トランジスタ１１ｂ〜１１ｅと、容量素子１９とを備えている。また、画素１６には、参照電源線２２ａ（Ｖｒｅｆ１）および参照電源線２２ｂ（Ｖｒｅｆ２）と、ＥＬアノード電源線２３（Ｖｔｆｔ）と、ＥＬカソード電源線２４（Ｖｅｌ）と、初期化電源線２５（Ｖｉｎｉ）と、走査線１７（ｓｃａｎ）と、参照電圧制御線２７ａ（ｒｅｆ１）および参照電圧制御線２７ｂ（ｒｅｆ２）と、初期化制御線２８（ｉｎｉ）と、データ線１８（Ｖｄａｔａ）とが配線されている。なお、容量素子１９において、駆動用トランジスタ１１ａのゲート電極と接続された電極を第１電極、有機ＥＬ素子１５のアノードと接続された電極を第２電極と呼ぶ。
【００４３】
図４は、本実施の形態にかかる表示装置の構成を示す概念図である。図４に示すように、表示装置は、アノード電圧発生回路４２と、カソード電圧発生回路４４と、Ｖｉｎｉ電圧発生回路４６と、Ｖｒｅｆ１電圧発生回路４８と、Ｖｒｅｆ２電圧発生回路５０とを備えている。
【００４４】
アノード電圧発生回路４２は、ＥＬアノード電源線２３（Ｖｔｆｔ）に接続され、有機ＥＬ素子１５に印加するアノード電圧を発生する。カソード電圧発生回路４４は、ＥＬカソード電源線２４（Ｖｅｌ）に接続され、有機ＥＬ素子１５に印加するカソード電圧を発生する。なお、ＥＬカソード電源線２４（Ｖｅｌ）は、カソード電圧発生回路４４に接続される代わりに、接地されてもよい。Ｖｉｎｉ電圧発生回路４６は、初期化電源線２５（Ｖｉｎｉ）に接続され、容量素子１９を初期化するときの初期化電圧Ｖｉｎｉを発生する。Ｖｒｅｆ１電圧発生回路４８は、容量素子１９を初期化するときの初期化電圧Ｖｒｅｆ１を発生する。Ｖｒｅｆ２電圧発生回路５０は、容量素子１９をプレ初期化するときの初期化電圧Ｖｒｅｆ２を発生する。Ｖｒｅｆ１電圧発生回路４８とＶｒｅｆ２電圧発生回路５０とを設けることにより、初期化期間において、電圧Ｖｒｅｆ１と電圧Ｖｒｅｆ２とを異なる電圧源から供給することができるので、容量素子１９に印加される電圧をより安定することができる。
【００４５】
なお、スイッチ用トランジスタ１１ｅおよび１１ｄは、それぞれ、本開示にかかる第１のトランジスタおよび第２のトランジスタに相当する。また、Ｖｒｅｆ２電圧発生回路５０およびＶｒｅｆ１電圧発生回路４８は、それぞれ、本開示かかる第１の電圧源および第２の電圧源に相当する。また、電圧Ｖｒｅｆ２および電圧Ｖｒｅｆ１は、それぞれ、本開示にかかる第１の電圧および第２の電圧に相当する。
【００４６】
［２．表示装置の駆動方法］
次に、表示装置の駆動方法について説明する。図５は、本実施の形態にかかる表示装置の動作について説明するための図である。図６は、本実施の形態にかかる表示装置の動作を示すタイミングチャートである。
【００４７】
図５に示すように、本実施の形態に係る表示装置は、画像をディスプレイに表示する際に、１行（１Ｌ）につき、プレ初期化動作、初期化動作、閾値電圧（Ｖｔｈ）検出動作、書き込み動作、発光動作の順に動作が行われる。
【００４８】
図６では、横軸に時間、縦軸に各行の画素１６における参照電圧制御線２７ｂ（ｒｅｆ２）、参照電圧制御線２７ａ（ｒｅｆ１）、初期化制御線２８（ｉｎｉ）、走査線１７（ｓｃａｎ）に印加される電圧信号が示されている。図６に示すように、先頭行の１行目から最終行のｎ行目まで順に、プレ初期化動作、初期化動作、閾値電圧（Ｖｔｈ）検出動作、書き込み動作、発光動作という一連の動作が行われる。
【００４９】
ここで、図６の１Ｌ目に示すように、プレ初期化動作では、参照電圧制御線２７ｂ（ｒｅｆ２）にＨｉｇｈレベルの電圧が印加される。初期化動作では、参照電圧制御線２７ｂ（ｒｅｆ２）にＬｏｗレベルの電圧が印加され、参照電圧制御線２７ａ（ｒｅｆ１）および初期化制御線２８（ｉｎｉ）にＨｉｇｈレベルの電圧が印加される。続けて、Ｖｔｈ検出動作では、初期化制御線２８（ｉｎｉ）にＬｏｗレベルの電圧が印加される。さらに、書き込み動作では、参照電圧制御線２７ｂ（ｒｅｆ２）、参照電圧制御線２７ａ（ｒｅｆ１）および初期化制御線２８（ｉｎｉ）にＬｏｗレベルの電圧が印加され、走査線１７（ｓｃａｎ）にＨｉｇｈレベルの電圧が印加される。
【００５０】
なお、プレ初期化動作および初期化動作は、それぞれ本開示における第１の初期化工程および第２の初期化工程相当する。
【００５１】
以下、各動作期間における画素１６の動作について説明する。図７〜図１１は、各動作期間における画素１６の動作を示す図である。図１２は、本実施の形態にかかる表示装置の効果を説明するための図であり、図１２の（ａ）は、ある１列の画素の動作状態（表示映像）を時系列に沿って示す図、同図の（ｂ）は、（ａ）に示したのと同一の列のある画素における電圧Ｖｒｅｆを示す図である。
【００５２】
［２−１．プレ初期化期間］
はじめに、プレ初期化期間について説明する。図７は、プレ初期化期間における画素１６の動作を示す図である。
【００５３】
プレ初期化期間とは、初期化期間に先立ち設けられる期間であり、初期化期間において容量素子１９に電荷を充電する際に、容量素子１９に安定した電圧を印加するために設けられる期間である。プレ初期期間を設けることにより、ブランキング期間中に初期化を行う行に配置された画素において、当該期間に引き続いて行われる初期化期間において、容量素子１９に印加される電圧をより安定することができる。
【００５４】
プレ初期化期間では、容量素子１９の第１電極及び駆動用トランジスタ１１ａのゲートに、電圧Ｖｒｅｆ２を印加する。具体的には、参照電圧制御線２７ｂの電圧レベルがＬｏｗからＨｉｇｈに変化され、スイッチ用トランジスタ１１ｅがオン状態にされる。これにより、図７に示すように、Ｖｒｅｆ２電圧発生回路５０から参照電源線２２ｂを介して、電圧Ｖｒｅｆ２が容量素子１９に充電される。このときの電圧Ｖｒｅｆ２の電圧波形については、後に説明する。
【００５５】
なお、電圧Ｖｒｅｆ２は、電圧源であるＶｒｅｆ２電圧発生回路５０から出力されてもよいし、電圧Ｖｒｅｆ１を発生する電圧源であるＶｒｅｆ１電圧発生回路４８と同一でなければ、アノード電圧発生回路４２、カソード電圧発生回路４４、Ｖｉｎｉ電圧発生回路４６と共用してもよい。
【００５６】
［２−２．初期化期間］
次に、初期化期間について説明する。図８は、初期化期間における画素１６の動作を示す図である。
【００５７】
初期化期間とは、駆動用トランジスタ１１ａのＶｔｈ検出期間においてドレイン電流を流すのに必要な電圧が、容量素子１９に充電される期間である。
【００５８】
初期化期間では、はじめに、初期化制御線２８（ｉｎｉ）にＨｉｇｈレベルの電圧が印加され、スイッチ用トランジスタ１１ｃのみが導通状態（オン状態）にされる。これにより、駆動用トランジスタ１１ａのソース電位が電圧Ｖｉｎｉに設定され、駆動用トランジスタ１１ａのソース電位が安定する。
【００５９】
次に、後のＶｔｈ検出期間において駆動用トランジスタ１１ａの閾値電圧検出を行うべくドレイン電流を流すのに必要な電圧を、予め容量素子１９の第１電極及び駆動用トランジスタ１１ａのゲートに印加する。具体的には、参照電圧制御線２７ａの電圧レベルがＬｏｗからＨｉｇｈに変化され、スイッチ用トランジスタ１１ｄがオン状態にされる。これにより、図８に示すように、Ｖｒｅｆ１電圧発生回路４８から参照電源線２２ａを介して、電圧Ｖｒｅｆ１が容量素子１９に充電される。
【００６０】
その後、初期化制御線２８（ｉｎｉ）にＬｏｗレベルの電圧信号が印加され、スイッチ用トランジスタ１１ｃが非導通状態（オフ状態）にされる。これにより、初期化期間は、終了する。このときの電圧Ｖｒｅｆ１の電圧波形については、後に説明する。
【００６１】
なお、Ｖｒｅｆ１とＶｒｅｆ２の大きさは、異なる大きさであってもよい。Ｖｒｅｆ２の大きさは、Ｖｒｅｆ１より大きくてもよい。これにより、プレ初期化期間に引き続き行われる初期化期間において、容量素子１９に印加される電圧をより安定することができる。
【００６２】
［２−３．Ｖｔｈ検出期間］
次に、Ｖｔｈ検出期間について説明する。図９は、Ｖｔｈ検出期間における画素１６の動作を示す図である。
【００６３】
Ｖｔｈ検出期間とは、駆動用トランジスタ１１ａの閾値電圧が容量素子１９において検出される期間である。
【００６４】
Ｖｔｈ検出期間では、駆動用トランジスタ１１ａの閾値電圧が容量素子１９にて検出される。具体的には、走査線１７及び初期化制御線２８の電圧をＬｏｗレベル、ならびに、参照電圧制御線２７ａの電圧をＨｉｇｈレベルに維持する。すなわち、スイッチ用トランジスタ１１ｂ及び１１ｃをオフ状態とし、スイッチ用トランジスタ１１ｄをオン状態とする。
【００６５】
このとき、図９に示すように、初期化期間での電圧設定により有機ＥＬ素子１５には電流が流れない状態で駆動用トランジスタ１１ａにドレイン電流が流れ、駆動用トランジスタ１１ａのソース電位が変化する。言い換えると、ＥＬアノード電源線２３の電圧Ｖｔｆｔにより供給されるドレイン電流が０となるまで駆動用トランジスタ１１ａのソース電位は変化する。このように、駆動用トランジスタ１１ａの閾値電圧検出動作が開始される。
【００６６】
そして、Ｖｔｈ検出期間の終了時には、容量素子１９の第１電極と第２電極（有機ＥＬ素子１５のアノードと接続された電極）との電位差（駆動用トランジスタ１１ａのゲート−ソース間電圧）は、駆動用トランジスタ１１ａの閾値電圧Ｖｔｈに相当する電位差となる。その後、参照電圧制御線２７ａにＬｏｗレベルの電圧が印加されることにより、スイッチ用トランジスタ１１ｄがオフ状態となる。これにより、駆動用トランジスタ１１ａのドレイン電流の供給が停止され、閾値電圧検出動作が完了する。
【００６７】
なお、後続する書き込み期間において走査線１７にＨｉｇｈレベルの電圧を印加する前に、参照電圧制御線２７ａにＬｏｗレベルの電圧を印加してスイッチ用トランジスタ１１ｄをオフ状態にする。具体的には、初期化制御線２８および走査線１７の電圧をＬｏｗレベルに維持しつつ、参照電圧制御線２７ａの電圧をＨｉｇｈレベルからＬｏｗレベルに変化させる。これにより、後続する書き込み期間においてデータ線１８に供給されるデータ信号電圧と参照電源線２２ａの電圧Ｖｒｅｆ１とが同時に容量素子１９の第１電極（有機ＥＬ素子１５が接続されていない側の電極）に印加されるのを防止することができる。
【００６８】
［２−４．書き込み期間］
次に、書き込み期間について説明する。図１０は、書き込み期間における画素１６の動作を示す図である。
【００６９】
書き込み期間とは、データ線１８から表示階調に応じた映像信号電圧（データ信号電圧）が画素１６に取り込まれ、画素１６の容量素子１９に書き込まれる期間である。
【００７０】
書き込み期間では、はじめに、所定期間スイッチ用トランジスタ１１ｂをオン状態にすることで、書き込み動作の準備がなされる。具体的には、走査線１７の電圧をＬｏｗレベルからＨｉｇｈレベルへと変化させる。このとき、スイッチ用トランジスタ１１ｃ、１１ｄ、１１ｅおよび駆動用トランジスタ１１ａは、オフ状態である。
【００７１】
次に、図１０に示すように、データ線１８から表示階調に応じた映像信号電圧（データ信号電圧）が画素１６に取り込まれ、容量素子１９に書き込まれる。具体的には、データ線１８及びスイッチ用トランジスタ１１ｂを介してデータ信号電圧が容量素子１９の第１電極に印加される。これにより、容量素子１９には、Ｖｔｈ検出期間で保持された駆動用トランジスタ１１ａの閾値電圧Ｖｔｈに加えて、データ信号電圧と電圧Ｖｒｅｆとの電圧差が（有機ＥＬ素子１５が有する寄生容量）／（有機ＥＬ素子１５が有する寄生容量＋容量素子１９の静電容量）倍されて、記憶（保持）される。
【００７２】
［２−５．発光期間］
次に、発光期間について説明する。図１１は、発光期間における画素１６の動作を示す図である。
【００７３】
発光期間とは、容量素子１９に書き込まれた映像信号電圧（データ信号電圧）の大きさに応じた表示階調で、有機ＥＬ素子１５が発光する期間である。
【００７４】
具体的には、走査線１７、参照電圧制御線２７ａおよび初期化制御線２８の電圧は、Ｌｏｗレベルに維持される。すなわち、スイッチ用トランジスタ１１ｂ、１１ｄ及び１１ｃは、オフ状態に維持される。
【００７５】
これにより、容量素子１９に蓄えられた電荷に応じた電圧が駆動用トランジスタ１１ａのゲートに印加され、駆動用トランジスタ１１ａはオン状態となる。そして、図１１に示すように、容量素子１９に蓄えられた電荷の大きさに応じた電流がＥＬアノード電源線２３（Ｖｔｆｔ）を介して有機ＥＬ素子１５に供給される。これにより、有機ＥＬ素子１５は、容量素子１９に蓄えられた電荷の大きさに応じて発光する。
【００７６】
［３．効果等］
図１２は、本実施の形態にかかる表示装置の効果を説明するための図であり、図１２の（ａ）は、ある１列の画素の動作状態（表示映像）を時系列に沿って示す図、同図の（ｂ）は、（ａ）に示したのと同一の列のある画素における電圧Ｖｒｅｆを示す図である。
【００７７】
図１２の（ａ）は、有機ＥＬ発光パネルのプログレッシブ駆動方式を説明する動作遷移図である。図１２の（ａ）において、横軸は時間を表し、縦軸は画素行（表示行）を表す。図１２の（ａ）では、複数の画素が行列状に配置された表示パネルにおいて、プレ初期化動作、初期化動作、Ｖｔｈ（閾値電圧）検出動作、書き込み動作、および発光動作が行順次に実行されていることが示されている。ここでは、表示パネルの行数１行目（１Ｌ目）からｎ行目（ｎＬ目）まで示している。例えば、図１２の（ａ）では、ｎ＝２１６０行としている。また、図１２の（ｂ）において、横軸は時間を表し、縦軸は初期化電圧（Ｖｒｅｆ電圧）を表す。図１２の（ｂ）の横軸における１Ｆ目、２Ｆ目、３Ｆ目とは、表示される映像の１フィールド目、２フィールド目、３フィールド目を示す。
【００７８】
また、図１２の（ａ）には、さらに、ｎＬ目以降に、ブランキング行なる仮想行（例えば、２１６１行〜２２５３行）が示されている。これは、ゲートドライバが走査最終行（第２１６０行）から走査開始行（第１行）へ走査を戻す時間を確保する垂直ブランキング期間に相当するものであり、当該垂直ブランキング期間を、当該期間に相当する走査行数で表したものである。
【００７９】
また、図１２の（ｂ）は、プレ初期化動作における電圧Ｖｒｅｆ２と、初期化動作における電圧Ｖｒｅｆ１とを示している。プレ初期化期間が垂直ブランキング期間と重なった期間には、同図に示すように電圧Ｖｒｅｆ２は変動するが、電圧Ｖｒｅｆ１は変動しない。したがって、初期化動作の前にプレ初期化動作を設けることにより、初期化電圧の変動を解消し、出力偏差のない映像信号を表示することができる。
【００８０】
以上、本実施の形態に係る表示装置の駆動方法によれば、初期化動作の前にプレ初期化動作を設けることにより、初期化電圧の変動を解消し、出力偏差のない映像信号を表示することができる。
【００８１】
（他の実施の形態）
以上、実施の形態に係る表示装置について説明したが、表示装置は、上述した実施の形態に限定されるものではない。上述した実施の形態に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、表示装置を内蔵した各種機器も本発明に含まれる。
【００８２】
また、上述した実施の形態では、本発明に係る表示装置が有する画素回路構成の一例を挙げたが、画素１６の回路構成は上記回路構成に限定されない。上述した実施の形態では、ＥＬアノード電源線２３とＥＬカソード電源線２４との間に、駆動用トランジスタ１１ａ及び有機ＥＬ素子１５が、この順に配置されている構成を例示したが、ＥＬアノード電源線２３と駆動用トランジスタ１１ａとの間に、さらにスイッチトランジスタを備えてもよい。これにより、当該スイッチトランジスタをオン状態またはオフ状態にすることにより、有機ＥＬ素子１５に電流を安定して流すことができる。
【００８３】
また、アノード電圧発生回路４２と駆動用トランジスタ１１ａとスイッチングトランジスタとを、この順に配置してもよいし、これらの３素子が異なる順で配置されていてもよい。つまり、本発明の表示装置は、駆動用トランジスタがｎ型であってもｐ型であっても、駆動用トランジスタ１１ａのドレイン電極及びソース電極、ならびに有機ＥＬ素子１５のアノード電極及びカソード電極が、ＥＬアノード電源線２３とＥＬカソード電源線２４との間の電流径路上に配置されていればよく、駆動用トランジスタ１１ａ及び有機ＥＬ素子１５の配置順には限定されない。
【００８４】
また、上述した実施の形態では、本発明に係る表示装置が有する画素回路構成の一例を挙げたが、画素１６の回路構成は上記回路構成に限定されない。上述した実施の形態では、ＥＬアノード電源線２３とＥＬカソード電源線２４との間に、スイッチ用トランジスタを備えてもよい。この場合、スイッチ用トランジスタ、駆動用トランジスタ１１ａ及び有機ＥＬ素子１５が、この順に配置されていてもよい。また、スイッチ用トランジスタ、駆動用トランジスタ１１ａ及び有機ＥＬ素子１５の三素子が異なる順で配置されていてもよい。つまり、本発明の表示装置は、駆動用トランジスタがｎ型であってもｐ型であっても、駆動用トランジスタ１１ａのドレイン電極及びソース電極、ならびに有機ＥＬ素子１５のアノード電極およびカソード電極が、ＥＬアノード電源線２３とＥＬカソード電源線２４との間の電流径路上に配置されていればよく、駆動用トランジスタ１１ａ及び有機ＥＬ素子１５の配置順には限定されない。
【００８５】
また、上記した実施の形態では、スイッチ用トランジスタ１１ｂ〜１１ｅは、ゲート電極、ソース電極及びドレイン電極を有するＭＯＳＦＥＴであることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタ及びエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本発明の目的が達成され同様の効果を奏する。
【００８６】
また、上述した実施の形態に係る表示装置に含まれる制御回路及び演算回路は、典型的には集積回路であるＬＳＩとして実現される。なお、上述した表示装置に含まれる制御回路及び演算回路の一部を、表示画面２０と同一の基板上に集積することも可能である。また、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【００８７】
また、実施の形態に係る表示装置に含まれる走査線駆動回路、データ線駆動回路、制御回路、及び演算回路の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【００８８】
また、上記実施の形態に係る表示装置では、有機ＥＬ素子を用いた表示装置である場合を例に述べたが、有機ＥＬ素子以外の発光素子を用いた表示装置に適用してもよい。
【００８９】
また、例えば、実施の形態に係る表示装置は、図１５に示されたような薄型フラットＴＶに内蔵される。実施の形態に係る表示装置が内蔵されることにより、表示ムラが抑制された高精度な画像表示が可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【００９０】
本発明は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【００９１】
１１ａ、１１１ａ  駆動用トランジスタ
１１ｂ、１１ｃ、１１１ｂ、１１１ｃ  スイッチ用トランジスタ
１１ｄ、１１１ｄ  スイッチ用トランジスタ（第２のスイッチ用トランジスタ）
１１ｅ  スイッチ用トランジスタ（第１のスイッチ用トランジスタ）
１２ａ、１２ｂ  ゲートドライバ回路
１４  ソースドライバ回路
１５、１１５  有機ＥＬ素子（発光素子）
１６  画素
１７  走査線
１８  データ線
１９、１１９  容量素子
２０  表示画面
２２ａ、２２ｂ  参照電源線
２３  ＥＬアノード電源線
２４  ＥＬカソード電源線
２５  初期化電源線
２７ａ、２７ｂ  参照電圧制御線
２８  初期化制御線
３１、３２  回路
３４  ＣＯＦ
３５ａ、３５ｂ  ゲートプリント基板
３６  ソースプリント基板
４２  アノード電圧発生回路
４４  カソード電圧発生回路
４６  Ｖｉｎｉ電圧発生回路
４８  Ｖｒｅｆ１電圧発生回路（第２の電圧源）
５０  Ｖｒｅｆ２電圧発生回路（第１の電圧源）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2015118599.tif 000015
【図１４】
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【図１５】
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【国際調査報告】
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2015118599.tif 000019
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