(57)【要約】【課題】表面粗さおよび抵抗率を所定以下に低減することができるカーボン電極膜の形成方法を提供する。【解決手段】本発明の一実施形態に係るカーボン電極膜の形成方法は、チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持することを含む。上記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで、上記ターゲットがスパッタされ、上記ターゲットに対向して配置された基板上にカーボン粒子が堆積する。【選択図】図９
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【特許請求の範囲】
【請求項１】
チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持し、
前記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで前記ターゲットをスパッタし、前記ターゲットに対向して配置された基板上にカーボン粒子を堆積させる
カーボン電極膜の形成方法。
【請求項２】
請求項１に記載のカーボン電極膜の形成方法であって、
前記ターゲットのスパッタ方式は、ＲＦマグネトロンスパッタ法である
カーボン電極膜の形成方法。
【請求項３】
請求項１に記載のカーボン電極膜の形成方法であって、
前記ターゲットのスパッタ方式は、パルスＤＣマグネトロンスパッタ法である
カーボン電極膜の形成方法。
【請求項４】
請求項１〜３のいずれか１つに記載のカーボン電極膜の形成方法であって、
前記チャンバ内の圧力は、０．６Ｐａである
カーボン電極膜の形成方法。
【請求項５】
請求項１〜４のいずれか１項に記載のカーボン電極膜の形成方法であって、
前記電源のパワーは、０．１ｋＷ以上１ｋＷ以下である
カーボン電極膜の形成方法。
【請求項６】
スパッタ法で成膜され、０．６ｎｍ以下の表面粗さ（Ｒｑ）および１．２Ω・ｃｍ以下の抵抗率を有する
カーボン電極。
【請求項７】
チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持し、前記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで前記ターゲットをスパッタし、前記ターゲットに対向して配置された基板上に第１のカーボン電極膜を形成し、
前記第１のカーボン電極膜の上に、相変化記録層を形成する
相変化型メモリ素子の製造方法。
【請求項８】
請求項７に記載の相変化型メモリ素子の製造方法であって、さらに、
チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持し、前記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで前記ターゲットをスパッタし、前記相変化記録層の上に第２のカーボン電極膜を形成する
相変化型メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタ法を用いたカーボン電極膜の形成方法、当該方法で形成されたカーボン電極、および、当該方法を用いた相変化型メモリ素子の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリとして、ＮＡＮＤ型のフラッシュメモリなどが知られているが、さらに微細化が可能なデバイスとして、相変化型メモリ素子が知られている。相変化型メモリ素子は、結晶状態とアモルファス状態とにおける抵抗値の相違を利用したメモリ素子であって、記憶の維持に電力の供給を必要としない不揮発性メモリとして注目を集めている。【０００３】
相変化型メモリ素子は、第１の電極と、第２の電極と、第１の電極および第２の電極間に配置された相変化記憶層とを有する。相変化記憶層は、互いに異なる抵抗値を有する結晶相とアモルファス相との間で可逆的に相変化する材料で構成される。例えば特許文献１には、相変化記憶層がＧｅ−Ｓｂ−Ｔｅなどのカルコゲン化合物で構成され、第１の電極および第２の電極がそれぞれ導電性カーボン（グラファイト）、チタン、タングステン等で構成された相変化記憶素子の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４５６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１には、上記各電極膜の形成方法として、化学的気相成長法、物理的気相成長法、原子層蒸着法などが例示されている。しかしながら、導電性カーボン膜は成膜方法や成膜条件の違いによって表面特性や電気特性が大きく異なり、目的とする膜質のカーボン膜を形成することが困難である。【０００６】
例えば、カーボン膜の表面粗さが大きいと、その上に成膜される相変化記憶層について所望とする結晶性が得られないことがある。あるいは、カーボン膜の抵抗率が高いと、メモリ素子の動作電圧の上昇を招き、さらに発熱量の増加によりメモリ素子を劣化させるおそれがある。【０００７】
以上のような事情に鑑み、本発明の目的は、表面粗さおよび抵抗率を所定以下に低減することができるカーボン電極膜の形成方法、当該方法で形成されたカーボン電極、および、当該方法を用いた相変化型メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の一形態に係るカーボン電極膜の形成方法は、チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持することを含む。
上記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで、上記ターゲットがスパッタされ、上記ターゲットに対向して配置された基板上にカーボン粒子が堆積する。【０００９】
本発明の一形態に係るカーボン電極は、スパッタ法で成膜され、０．６ｎｍ以下の表面粗さ（Ｒｑ）および１．２Ω・ｃｍ以下の抵抗率を有する。【００１０】
本発明の一形態に係る相変化型メモリ素子の製造方法は、第１のカーボン電極膜を形成することを含む。上記第１のカーボン電極膜を形成することは、チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持することを含む。上記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで上記ターゲットがスパッタされ、上記ターゲットに対向して配置された基板上に第１のカーボン電極膜が形成される。
上記第１のカーボン電極膜の上に、相変化記憶層が形成される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態において用いられるスパッタ装置の概略断面図である。
【図２】本実施形態に係る相変化型メモリ素子の概略断面図である。
【図３】イオンの衝突エネルギーに対するカーボン膜の表面粗さ（Ｒｑ）および抵抗率の変化を示す一実験結果である。
【図４】ストレートＤＣマグネトロン放電における放電圧力およびパワーに対するカーボン膜の抵抗率の変化を示す実験結果である。
【図５】ストレートＤＣマグネトロン放電における放電圧力およびパワーに対するカーボン膜の抵抗率の変化を示す実験結果である。
【図６】ストレートＤＣマグネトロン放電における入力パワーに対するカーボン膜の表面粗さ（Ｒｑ）の変化を示す実験結果である。
【図７】ストレートＤＣマグネトロン放電における入力パワーに対する放電電圧の変化を示す実験結果である。
【図８】ストレートＤＣマグネトロン放電におけるカーボン膜のストレスの変化を示す実験結果である。
【図９】放電方式（ストレートＤＣ、パルスＤＣ、ＲＦ）ごとに測定した入力パワーに対するカーボン膜の表面粗さ（Ｒｑ）の変化を示す実験結果である。
【図１０】放電方式（ストレートＤＣ、パルスＤＣ、ＲＦ）ごとに測定した入力パワーに対するカーボン膜の抵抗率の変化を示す実験結果である。
【発明を実施するための形態】
【００１２】
本発明者らは、スパッタ法で成膜されるカーボン膜の表面粗さおよび抵抗率が、基板を支持するステージ表面に発生するＤＣセルフバイアス（Ｖdc）に依存することを見出し、本発明を完成させるに至った。Ｖdcは、放電方式、圧力、ターゲットに印加する電力の大きさ等によって設定することができる。
【００１３】
本発明者らの実験によれば、Ｖdcが大きいほど、成膜されるカーボン膜の表面粗さは小さくなるのに対して、その抵抗率は増加することが確認された。Ａｒプラズマでカーボン膜をスパッタ成膜する場合、Ｖdcが大きくなるにつれて、成膜されたカーボン膜の表面に入射するＡｒイオンのエネルギーが増加する結果、カーボン膜の表面粗さは大きくなる傾向にある。しかし、Ａｒイオンの入射エネルギーがカーボン膜の置換エネルギー（〜５０ｅＶ）以上になると、Ａｒイオンとの衝突によりカーボン膜の表面が緻密化され、結果的に表面粗さが小さくなることが確認されている。しかしその反面、当該エネルギーのＡｒイオンがカーボン膜に入射すると、カーボン膜の抵抗率が上昇する。その理由としては、カーボン膜中のｓｐ２軌道の電子がｓｐ３軌道に遷移する割合が多くなるためであると考えられる。
【００１４】
そこで本発明の一実施形態では、Ａｒの入射エネルギーでカーボン膜の表面が荒れない程度の大きさにＤＣセルフバイアス（Ｖdc）を制限し、同時にカーボン膜の抵抗率を低下させるようにしている。
【００１５】
本発明の一実施形態に係るカーボン電極膜の形成方法は、チャンバ内を０．３Ｐａ以上１．２Ｐａ以下のアルゴンガス雰囲気に維持することを含む。
上記チャンバ内に配置されたカーボン製のターゲットに、周波数が２０ｋＨｚ以上２０ＭＨｚ以下であり、パワーが０．１ｋＷ以上２ｋＷ以下である電源を印加することで、上記ターゲットがスパッタされ、上記ターゲットに対向して配置された基板上にカーボン粒子が堆積する。
【００１６】
上記方法によれば、０．６ｎｍ以下の表面粗さ（Ｒｑ：二乗平均平方根粗さ）および１．２Ω・ｃｍ以下の抵抗率を有するカーボン電極膜を形成することができる。
【００１７】
ＤＣセルフバイアス（Ｖdc）は、チャンバ内の圧力が高くなるほど小さくなる。また、ＤＣセルフバイアス（Ｖdc）は、ターゲットに印加される電源の周波数が高くなるほど小さくなり、当該電源のパワーが大きくなるほど大きくなる。したがって、上記圧力、周波数およびパワーを適宜調整することにより、成膜されるカーボン電極膜の表面粗さおよび抵抗率を制御することが可能となる。
【００１８】
例えば、チャンバ内の圧力を０．６Ｐａ、ターゲットに印加される電源の周波数およびパワーをそれぞれ１３．５６ＭＨｚおよび１ｋＷにすることで、０．５ｎｍ以下の表面粗さ（Ｒｑ）および１Ω・ｃｍ以下の抵抗率を有するカーボン電極膜を形成することができる。
【００１９】
放電方式は、典型的にはＲＦマグネトロンスパッタ法が採用されるが、これに限られず、パルスＤＣマグネトロンスパッタ法が採用されてもよい。電源にＲＦ電源あるいはパルスＤＣ電源を用いることで、ストレートＤＣ電源を用いる場合と比較して、ステージ表面のＤＣセルフバイアス（Ｖdc）を低くすることができる。
【００２０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２１】
図１は、本発明の一実施形態において用いられるスパッタ装置の概略断面図である。
【００２２】
スパッタ装置１００は、チャンバ１０を有する。チャンバ１０は、上端が開口したチャンバ本体１１と、チャンバ本体１１の上端を覆う蓋体１２と、チャンバ本体１１と蓋体１２との間を絶縁する絶縁部材１３とを有する。チャンバ本体１１はグランド電位に接続され、蓋体１２は、ブロッキングコンデンサＣ１を介してＲＦ電源１４に接続されている。
【００２３】
チャンバ１０は内部に処理室１０１を画成しており、真空排気ポンプ２０を介して処理室１０１を所定の真空度にまで減圧可能とされている。また、処理室１０１の内部にＡｒ（アルゴン）ガスを導入するためのガス導入配管１５がチャンバ１０に設けられている。
【００２４】
処理室１０１には基板Ｗを支持するためのステージ１６が設置されている。ステージ１６には、静電チャック用電極や温度調整器（例えばヒータ、冷媒循環通路など）が設けられてもよい。ステージ１６は、絶縁部材１７を介してチャンバ本体１１の底部に固定されている。ステージ１６は、ブロッキングコンデンサＣ２を介してグランド電位に接続されている。
【００２５】
処理室１０１には、ターゲット１８を含むスパッタカソード２１が設置されている。ターゲット１８は、グラファイトなどの炭素系導電性材料で構成されており、蓋体１２の内面側に固定される。スパッタカソード２１は、マグネットユニット１９をさらに有する。マグネットユニット１９は、ターゲット１８の表面に所定の大きさの磁場を形成するためのものであり、ターゲット１８の背面側に設置されている。
【００２６】
以上のような構成を有するスパッタ装置１００においては、処理室１０１を所定圧力のアルゴンガス雰囲気に維持された状態で、所定周波数および所定パワーのＲＦ電源１４をターゲット１８（蓋体１２）に印加することで、処理室１０１にプラズマを発生させる。これによりプラズマ中のＡｒイオンがターゲット１８をスパッタし、ターゲット１８から放出されるスパッタ粒子（カーボン粒子）がステージ１６上の基板Ｗの表面に堆積することで、基板Ｗの表面にカーボン膜が形成されることになる。
【００２７】
基板Ｗとしては、典型的にはシリコン基板が用いられるが、これに限られず、ガラス基板等の絶縁性セラミックス基板が用いられてもよい。本実施形態においてスパッタ装置１００は、相変化型メモリ素子の電極膜を構成するカーボン電極膜を成膜する。
【００２８】
図２は、本実施形態に係る相変化型メモリ素子の概略断面図である。
【００２９】
相変化型メモリ素子２００は、絶縁層２０１上に、金属膜２０２、カーボン電極膜２０３、相変化記憶層２０４、カーボン電極膜２０５および金属膜２０６を順に積層して構成される。金属膜２０２およびカーボン電極膜２０３は下部電極を構成し、カーボン電極膜２０５および金属膜２０６は上部電極を構成する。金属膜２０２，２０６は、例えばタングステンで構成され、カーボン電極膜２０３，２０５は、典型的にはグラファイトあるいはダイヤモンドライクカーボン（ＤＬＣ）からなるスパッタ膜で構成される。相変化記憶層２０４は、例えば、Ｇｅ−Ｓｂ−Ｔｅなどのカルコゲン化合物からなるスパッタ膜で構成される。
【００３０】
相変化記憶層２０４は、それに与えられる熱エネルギーの違いによって、互いに異なる抵抗値を示す結晶相とアモルファス相との間で可逆的に相変化し、常温においてはいずれの相も安定して保持されるという特性を有する。相変化記憶層２０４は、これを挟む下部電極と上部電極との間を流れる電流によって加熱されること、および、当該電流供給の停止に伴って冷却されることの度合いによって、結晶相とアモルファス相との間で相変化する。
【００３１】
以上のように相変化型メモリ素子２００は、互いに異なる二つの相の抵抗値の違いによって情報を記憶するものであることから、記憶の維持に電力の供給を必要としない不揮発性メモリを構成する。
【００３２】
ここで、下部電極および上部電極を構成するカーボン電極膜２０３，２０５は、相変化記憶層２０４の界面を形成する。したがって、カーボン電極膜２０３，２０５の抵抗率が相変化型メモリ素子２００の動作電圧に大きく影響するため、カーボン電極膜２０３，２０５の抵抗率は、できるだけ低いことが好ましい。また、相変化記録層２０４の結晶特性は、下地であるカーボン電極膜２０３の表面粗さに強く依存するため、カーボン電極膜２０３の表面粗さは、できるだけ小さい方が好ましい。
【００３３】
本実施形態では、カーボン電極膜２０３，２０５は、０．６ｎｍ以下の表面粗さ（Ｒｑ：二乗平均平方根粗さ）と、１．２Ω・ｃｍ以下の抵抗率を有する。表面粗さ（Ｒｑ）が０．６ｎｍを超えると、その上に成膜される相変化記憶層２０４の所望とする結晶性が得られなくなるおそれがある。また、抵抗率が１．２Ωｃｍを超えると、相変化型メモリ素子２００の動作電圧が上昇し、発熱量が過大となって相変化記憶層２０４を適正に相変化させることが困難になるおそれがある。
【００３４】
カーボン電極膜２０３，２０５の抵抗率および表面粗さは、スパッタ成膜時におけるステージ１６の表面のＤＣセルフバイアス（Ｖdc）の大きさに大きく依存する。図１に示すように、ＤＣセルフバイアス（Ｖdc）は、プラズマとステージ１６との間のＤＣ電位をいう。
【００３５】
ＲＦ放電時においては周期ごとに電子のみがステージ１６に達し、イオンはほぼ静止の状態にある。一方、ステージ１６は、ブロッキングコンデンサＣ２を介してグランドに接続されて電気的にフローティング状態にあるため、ステージ１６に流入した電荷は外部に流れない。このため、ステージ１６表面に蓄積した電子により、ステージ１６は、プラズマに対して負電位となる。これがＤＣセルフバイアス（Ｖdc）である。
【００３６】
なお、ターゲット１８とプラズマとの間においても上述と同様の理由でＤＣセルフバイアスが発生するが、本明細書では、ステージ表面とプラズマとの間のＤＣセルフバイアス（Ｖdc）についてのみ着目する。
【００３７】
ステージ１６表面のＤＣセルフバイアス（Ｖdc）が大きくなると、プラズマ中のＡｒイオンが基板Ｗに衝突するエネルギーが大きくなり、これにより基板Ｗ上に堆積したカーボン膜の表面形状および抵抗率が変動する。
【００３８】
図３は、イオンの衝突エネルギーに対するカーボン膜の表面粗さ（Ｒｑ）および抵抗率の変化を示す一実験結果である。ここでは、カーボン膜の厚みを３０ｎｍとした。
【００３９】
図３に示すように、カーボン膜の表面粗さ（Ｒｑ）は、イオンの衝突エネルギーが所定範囲（Ｅ２）において大きく増加あるいは変動し、Ｅ２よりも低エネルギーの範囲（Ｅ１）およびＥ２よりも高エネルギーの範囲（Ｅ３）において非常に小さいレベルに抑えられる。一方、カーボン膜の抵抗率は、イオンの衝突エネルギー（ＤＣセルフバイアス）が大きいほど、成膜されるカーボン膜の抵抗率も増加する傾向にあり、特にエネルギーＥ２の範囲では抵抗率の上昇が顕著であった。
【００４０】
Ａｒプラズマでカーボン膜をスパッタ成膜する場合、Ｖdcが大きくなるにつれて、成膜されたカーボン膜の表面に入射するＡｒイオンのエネルギーが増加する結果、カーボン膜の表面粗さは大きくなる傾向にある。しかし、Ａｒイオンの入射エネルギーがカーボン膜の置換エネルギー（〜５０ｅＶ）以上になると、Ａｒイオンとの衝突によりカーボン膜の表面が緻密化され、結果的に表面粗さが小さくなる。しかしその反面、当該エネルギーのＡｒイオンがカーボン膜に入射すると、カーボン膜の抵抗率が上昇する。その理由としては、カーボン膜中のｓｐ２軌道の電子がｓｐ３軌道に遷移する割合が多くなるためであると考えられる。
【００４１】
ＤＣセルフバイアス（Ｖdc）の大きさは、放電方式によっても異なる。一般的なスパッタ装置の放電方式には、ＤＣ放電、ＡＣ放電、ＲＦ放電が用いられ、ＤＣ放電にはストレートＤＣ放電、パルスＤＣ放電が知られている。ストレートＤＣ放電、パルスＤＣ放電、ＲＦ放電を例に挙げると、ＤＣセルフバイアス（Ｖdc）は、一般に、ＲＦ放電、パルスＤＣ放電、ストレートＤＣ放電の順で大きくなる。図３において、エネルギーＥ１、Ｅ２およびＥ３の範囲はそれぞれ、ＲＦマグネトロン放電、パルスＤＣマグネトロン放電およびストレートＤＣマグネトロン放電に相当すると考えることができる。
【００４２】
ＤＣセルフバイアス（Ｖdc）は、放電圧力およびターゲットに印加するパワー（入力パワー）によって変化する。以下、ストレートＤＣマグネトロンスパッタ法で成膜されたカーボン膜（厚み３０ｎｍ）を例に挙げて説明する。
【００４３】
図４および図５は、ストレートＤＣマグネトロン放電における放電圧力（Ａｒ圧）およびパワーに対するカーボン膜の抵抗率の変化を示す実験結果である。
【００４４】
カーボン膜の抵抗率は、１Ｐａ以下においては、入力パワーが小さいほど低抵抗であることが確認された。入力パワーが２ｋＷ、４ｋＷのときは、放電圧力の上昇に伴い抵抗率が減少し、入力パワーが１ｋＷのときは、圧力が０．６Ｐａまでは抵抗率が減少し、０．６Ｐａを超えると抵抗率が上昇することが確認された。１ｋＷ、０．６Ｐａでもっとも低い抵抗率を示し、その値は約１．２Ω・ｃｍであった。
【００４５】
図６および図７は、ストレートＤＣマグネトロン放電における入力パワーに対するカーボン膜の表面粗さ（Ｒｑ）および放電電圧の変化を示す実験結果である。
【００４６】
図６に示すように、入力パワーを大きくすると、表面粗さ（Ｒｑ）は低下し、その最小値は０．５ｎｍであった。また、図７に示すように、入力パワーを大きくすると、放電電圧も大きくなる。したがって、入力パワーを大きくし、Ａｒイオンの衝突エネルギーがカーボン膜の置換エネルギーより大きくなると、カーボン膜の表面は平坦化する（図３）。
【００４７】
図８は、ストレートＤＣマグネトロン放電におけるカーボン膜のストレスの変化を示す実験結果である。入力パワーを大きくすると、カーボン膜の圧縮応力は大きくなる。すなわち、Ａｒイオンの衝突エネルギーが大きくなると、カーボン膜の圧縮応力が大きくなることがわかる。これによりカーボン膜の表面粗さ（Ｒｑ）が低下すると推認される。
【００４８】
図９および図１０は、放電方式（ストレートＤＣ、パルスＤＣ、ＲＦ）ごとに測定した入力パワーに対するカーボン膜の表面粗さ（Ｒｑ）および抵抗率の変化を示す実験結果である。カーボン膜の厚みは３０ｎｍ、パルスＤＣ放電の周波数は２０ｋＨｚ、ＲＦ放電の周波数は１３．５６ＭＨｚ、放電圧力は０．６Ｐａとした。
【００４９】
図９に示すように、いずれの放電方式においても、入力パワーを小さくするとカーボン膜の抵抗率は低下する。入力パワーが２ｋＷ以下の場合において、ストレートＤＣ放電よりもパルスＤＣ放電の方が、またパルスＤＣ放電よりもＲＦ放電の方が抵抗率を低くすることができる。このことから、入力電源をパルス電源あるいはＲＦ電源等の交流電源とすることで、ストレートＤＣ電源よりもカーボン膜の低抵抗化を図ることができることがわかる。また電源周波数が高いほど、低い抵抗率のカーボン膜を形成することができる。
【００５０】
図９に示すように、入力パワーが１ｋＷのとき、パルスＤＣ放電の場合で０．７Ω・ｃｍ、ＲＦ放電の場合で０．３Ω・ｃｍの抵抗率が得られた。また、入力パワーが２ｋＷのとき、パルスＤＣ放電の場合で１．２Ω・ｃｍ、ＲＦ放電の場合で０．７Ω・ｃｍの抵抗率が得られた。
【００５１】
一方、表面粗さ（Ｒｑ）に関しては、図１０に示すように、入力パワーが２ｋＷ以下の場合において、パルスＤＣ放電およびＲＦ放電のいずれの場合においても、０．６ｎｍ以下に抑えることが可能となった。例えば入力パワーが２ｋＷのとき、パルスＤＣ放電の場合で０．５７ｎｍ、ＲＦ放電の場合で０．６ｎｍの表面粗さ（Ｒｑ）が得られた。また、入力パワーが１ｋＷのとき、パルスＤＣ放電の場合で０．５９ｎｍ、ＲＦ放電の場合で０．５ｎｍの表面粗さ（Ｒｑ）が得られた。
【００５２】
上記結果から、入力パワーが小さいほど、成膜されるカーボン膜の表面粗さ（Ｒｑ）および抵抗率がいずれも低下することがわかる。したがって入力パワーの下限は特に限定されず、プラズマを安定に発生させることができる範囲で適宜決定可能であり、例えば０．１ｋＷとされる。
【００５３】
また、入力パワーの交流周波数が高いほど、成膜されるカーボン膜の表面粗さ（Ｒｑ）および抵抗率がいずれも低下することが考えられる。交流周波数の上限は特に限定されず、圧力条件や入力パワーに応じて適宜設定可能であり、例えば２０ｋＨｚ以上２０ＭＨｚ以下とすることができる。
【００５４】
さらに図９に示すように、パルスＤＣ放電で成膜されたカーボン膜の抵抗率は、ストレートＤＣ放電で成膜されたカーボン膜の抵抗率の約１／２であり、ＲＦ放電で成膜されたカーボン膜の抵抗率は、ストレートＤＣ放電で成膜されたカーボン膜の抵抗率の約１／３であった。このことから、放電圧力が０．３Ｐａ以上１．２Ｐａ以下であり、入力パワーが２ｋＷ以下の条件でパルスＤＣ放電あるいはＲＦ放電で成膜されたカーボン膜の抵抗率はいずれも１．２Ω・ｃｍ以下に抑えられると推認できる。
【００５５】
なお、ストレートＤＣ放電、パルスＤＣ放電およびＲＦ放電のいずれの放電方式で成膜されたカーボン膜についても、ＸＲＤ測定の結果、カーボンの結晶ピークは認められなかった。
【００５６】
以上のように本実施形態によれば、０．６ｎｍ以下の表面粗さ（Ｒｑ）および１．２Ω・ｃｍ以下の抵抗率を有するカーボン電極膜を形成することができる。
【００５７】
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５８】
例えば以上の実施形態では、ＲＦマグネトロン放電型のスパッタ装置を例に挙げて説明したが、パルスＤＣ放電型のスパッタ装置を用いてカーボン電極膜を形成することも可能である。この場合、ブロッキングコンデンサＣ１およびＲＦ電源１４に代えて、パルスＤＣ電源が接続される。パルスＤＣ電源の周波数は、例えば２０ｋＨｚ以上とすることができる。
【００５９】
また以上の実施形態では、相変化型メモリ素子２００のカーボン電極膜２０３，２０５の成膜に本発明を適用した例を説明したが、例えば、下部電極側のカーボン電極膜２０３の形成にのみ本発明が適用されてもよい。
【００６０】
さらに以上の実施形態において説明したカーボン電極膜は、所定基板温度にて成膜処理、あるいは、成膜後、所定温度にてアニール処理が施されてもよい。これにより表面粗さの制御および抵抗率のさらなる低減を図ることができる。
【００６１】
なお、相変化メモリセルは、相変化メモリ素子と、セレクタと呼ばれる選択素子を有することがあるが、以上の実施形態において説明したカーボン電極膜は、このセレクタに用いられる電極に採用されても同様の効果を奏する。またセレクタは上下に電極を有し相変化メモリ素子と直列に形成されることがあるが、そのいずれかあるいは両方が以上の実施形態において説明したカーボン電極膜で形成されてよい。またセレクタは相変化メモリ素子の上部に設けられても下部に設けられてもよい。
【符号の説明】
【００６２】
１００…スパッタ装置
２００…相変化型メモリ素子
２０３，２０５…カーボン電極膜
２０４…相変化記憶層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2015122159.tif 000009
【図８】
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【図９】
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【図１０】
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【国際調査報告】
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