(57)【要約】  半導体装置（１００）は、基板上に設けられた、ゲート電極（１２）、ゲート電極に接するゲート絶縁層（２０）、ゲート絶縁層を介してゲート電極に部分的に重なるように配置された酸化物半導体層（１８）、ソース電極（１４）およびドレイン電極（１６）を有する薄膜トランジスタ（５）を備え、酸化物半導体層（１８）は、基板法線方向から見たときにゲート電極と重なるゲート対向領域（１８ｇ）と、ゲート対向領域に隣接して設けられ基板法線方向から見たときにゲート電極、ソース電極およびドレイン電極のいずれとも重ならないオフセット領域（１８ｏｓ、１８ｏｄ）とを含み、ゲート対向領域のキャリア濃度が１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下である。
2015186602.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた薄膜トランジスタであって、ゲート電極と、前記ゲート電極に接するゲート絶縁層と、前記ゲート絶縁層を介して前記ゲート電極に部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有する、薄膜トランジスタと
を備え、
前記ソース電極およびドレイン電極は、基板法線方向から見たときに、前記ゲート電極と離間して設けられており、
前記酸化物半導体層は、
基板法線方向から見たときに、前記ゲート電極と重なるゲート対向領域と、
前記ゲート対向領域に隣接して設けられた少なくとも１つのオフセット領域であって、基板法線方向から見たときに、前記ゲート電極、前記ソース電極、および、前記ドレイン電極のいずれとも重ならないオフセット領域と
を含み、
前記ゲート対向領域のキャリア濃度が、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下である、半導体装置。
【請求項２】
前記少なくとも１つのオフセット領域のキャリア濃度が、１×１０17／ｃｍ3以上である、請求項１に記載の半導体装置。
【請求項３】
前記オフセット領域に隣接して設けられ、前記ソース電極および前記ドレイン電極と接するソース接続領域およびドレイン接続領域を含み、
前記ソース接続領域およびドレイン接続領域のキャリア濃度が、１×１０17／ｃｍ3以上である、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート対向領域のキャリア濃度よりも、前記少なくとも１つのオフセット領域のキャリア濃度の方が高い、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記薄膜トランジスタは、デプレッション型である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、前記ゲート絶縁層を介して、前記酸化物半導体層の下層に設けられている、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記酸化物半導体層の上層において、前記酸化物半導体層の前記ゲート対向領域と少なくとも部分的に重なるように設けられたエッチストップ層をさらに備える、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート電極は、前記ゲート絶縁層を介して、前記酸化物半導体層の上層に設けられている、請求項１から５のいずれかに記載の半導体装置。
【請求項９】
前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域と、それぞれが前記行方向に略平行に延設された複数のゲートバスラインと、それぞれが前記列方向に略平行に延設された複数のソースバスラインとを備え、
前記複数の画素領域のそれぞれは、
前記薄膜トランジスタと、
前記薄膜トランジスタに接続された画素電極とを有し、
前記酸化物半導体層の前記少なくとも１つのオフセット領域は、前記ソースバスラインにおいて形成された前記ソース電極から前記ゲートバスラインまでの間を延び、前記ドレイン電極は、前記ゲートバスラインを挟んで前記ソース電極とは反対側に位置している、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記酸化物半導体層は、結晶質部分を含む、請求項１０に記載の半導体装置。
【請求項１２】
基板を用意する工程と、
前記基板上に、薄膜トランジスタを設ける工程であって、ゲート電極と、前記ゲート電極に接するゲート絶縁層と、前記ゲート絶縁層を介して前記ゲート電極に部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを形成する工程と
を包含し、
前記薄膜トランジスタを設ける工程は、前記酸化物半導体層を形成した後、前記酸化物半導体層のキャリア濃度を変化させ、これによって、前記酸化物半導体層におけるゲート対向領域のキャリア濃度を１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に調整する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。【０００３】
また、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜を用いてＴＦＴの活性層を形成する液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。【０００４】
酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造コストを抑えて作製できる高性能なアクティブ素子として、表示装置などへの利用が進んでいる。【０００５】
近年、スマートフォンやタブレット端末などの携帯機器において、小型で高精細な液晶表示装置が用いられている。明るい表示を実現し、また、駆動時間を延長するためには、画素開口率を上昇させることが好ましい。ここで、画素開口率とは、１画素領域中における表示に利用できる領域（配線やＴＦＴなどの非表示領域を除いた領域）の面積率であり、画素開口率が高いほど、バックライトからの光の利用効率を高くすることができる。画素開口率を向上させることによって、明るい表示を可能にしたり、消費電力を削減したりすることができる。【０００６】
しかし、スマートフォンなどに用いられる小型・高精細の表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素開口率を高くすることが容易ではない。このため、画素開口率を向上させるための種々の技術が提案されている。【０００７】
例えば、上記の酸化物半導体ＴＦＴを用いることによって、画素開口率を向上させることができる。これは、酸化物半導体の移動度が高く、酸化物半導体ＴＦＴのサイズを小型化してもアモルファスシリコンＴＦＴと同等以上の性能を得ることができるからである。通常、ＴＦＴが設けられた領域は、チャネルへの光照射を防ぐため、または、表示に利用しにくい領域であるため、遮光層（例えば、ゲート電極やブラックマトリクス）によって遮光されているが、ＴＦＴのサイズが小さければ、その分だけ画素開口率を向上させることができる。【０００８】
また、開口率を向上させるために、ＴＦＴのゲート電極とソース電極およびドレイン電極とをより近接して配置することも考えられる。例えば、特許文献２には、ゲート配線上にＴＦＴを設けることによって、非表示領域を小さくする構成が記載されている。このようにしてＴＦＴの小型化を実現すれば、画素領域中の表示に利用できる領域を増加させることができ、開口率を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−８６８０８号公報
【特許文献２】国際公開第２０１３／０７３６１９号
【特許文献３】特開２００９−２７８１１５号公報
【特許文献４】特開２００８−４０３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＴＦＴにおいて、ゲート電極とソース／ドレイン電極とを近接して配置する場合、ゲート・ソース間およびゲート・ドレイン間において寄生容量が形成されやすい。より具体的には、ゲート電極（またはゲート配線）とソース電極とが絶縁層を介して重なる部分において、その重なり面積および絶縁層の厚さによって大きさが決まるゲート・ソース間寄生容量Ｃｇｓが形成される。また、ゲート電極とドレイン配線とが絶縁層を介して重なる部分において、その重なり面積および絶縁層の厚さによって大きさが決まるゲート・ドレイン間寄生容量Ｃｇｄが形成される。【００１１】
図１１（ａ）および（ｂ）は、従来のボトムゲート型の酸化物半導体ＴＦＴ９０の構成を示す。図１１（ａ）および（ｂ）に示すように、酸化物半導体ＴＦＴ９０は、基板９１上に、ゲート電極９２と、ゲート電極９２を覆うゲート絶縁層９３と、ゲート絶縁層９３上においてゲート電極９２と重なるように設けられた島状の酸化物半導体層９４と、島状の酸化物半導体層９４の両側端にそれぞれ接続されたソース電極９５およびドレイン電極９６とを有している。ソース電極９５とドレイン電極９６とは、互いに離間するように配置されており、酸化物半導体層９４のうちのソース電極９５とドレイン電極９６とに挟まれた間の部分が酸化物半導体ＴＦＴ９０のチャネル９４Ｃとして機能する。【００１２】
酸化物半導体ＴＦＴ９０において、ゲート電極９２は、酸化物半導体層９４の全体と重なるように大きめに設けられている。これは、酸化物半導体層９４の電気抵抗が比較的大きく、高いオン電流を得るためにはゲート電極９２に印加するオン電圧によって酸化物半導体層９４の全体を活性化することが好ましいからである。【００１３】
しかしながら、このような構成を採用すると、ゲート電極９２とソース電極９５との重なり領域９５Ａ、および、ゲート電極９２とドレイン電極９６との重なり領域９６Ａの面積が比較的大きいものとなる。このため、酸化物半導体９０においては、ゲート絶縁層９３などを介して形成される寄生容量Ｃｇｓ、Ｃｇｄが大きいものとなる。【００１４】
このようにしてゲート電極９２とソース／ドレイン電極９５、９６との間に形成された寄生容量Ｃｇｓ、Ｃｇｄは、酸化物半導体ＴＦＴ９０の動作速度を低下させる。寄生容量Ｃｇｓ、Ｃｇｄが大きいと、酸化物半導体ＴＦＴ９０をオンにしたときに、所望の電圧を液晶層に印加するまでに要する時間が長くなり、高速な応答が得られない恐れがある。【００１５】
また、ＴＦＴ基板を液晶表示装置に用いる場合において、ＴＦＴがオンからオフに切り替わるときに、ゲート・ドレイン間寄生容量Ｃｇｄによって画素電圧の低下が生じることが知られている。このような画素電圧の低下は、フィードスルー電圧（引き込み電圧）と呼ばれ、その大きさは、ゲート・ドレイン間寄生容量Ｃｇｄの大きさ（ゲート電極とドレイン電極との重なり面積に依存）に概ね比例する場合が多い。【００１６】
フィードスルー電圧が大きいと、例えば極性反転駆動を行うときに、正極性電圧と負極性電圧とで実際に画素に印加される電圧の大きさ（絶対値）に差が生じる。このことによって、極性反転に伴う明滅（フリッカ）が発生したり、また、フリッカを抑制するために比較的高いオフセット電圧を印加する必要が生じる。【００１７】
また、酸化物半導体ＴＦＴ９０では、ゲート電極９２とソース電極９５との重なり領域９５Ａ、および、ゲート電極９２とドレイン電極９６との重なり領域９６Ａを比較的大きい面積で設ける必要があるため、素子の小型化が難しくなるという問題がある。また、上記の重なり領域９５Ａ、９６Ａは表示領域として利用できない領域であるので画素開口率を低下させる原因になる。【００１８】
ゲート配線とソース電極およびゲート配線とドレイン電極との重なり面積を低減するためには、ゲート電極とソース／ドレイン電極とを離して配置することが考えられる。特許文献３には、トップゲート型のトランジスタにおいて、ゲート電極の側面に、絶縁材料からなるスペーサ（以下、サイドウォールと称する）を設ける構造が開示されている。特許文献３に記載のＴＦＴでは、ゲート電極とサイドウォールとをマスクとして半導体層中において自己整合的に導電領域を形成するようにし、これによって、ゲート電極の直下のチャネル領域と導電領域との間に、オフセット領域を形成している。このようなオフセット領域を設ける構成を採用すれば、寄生容量Ｃｇｓ、Ｃｇｄを低減しやすい。【００１９】
しかしながら、ドレイン電極とゲート電極との距離が離れていると、ＴＦＴの動作速度が低下し、また、高いオン電流を得ることが困難になるという問題がある。特に、酸化物半導体ＴＦＴでは、オフリーク特性が優れている一方で、酸化物半導体層の抵抗が高いことが多いので、ゲート電極とドレイン電極との距離が遠いと、十分なオン特性が得られない恐れがあった。【００２０】
また、特許文献３に記載のＴＦＴの構造では、ソース電極やドレイン電極で覆われる領域が大きくなるので、高い開口率を実現しにくいという問題があった。また、サイドウォールを設ける工程が必要であるので、製造プロセスが複雑になり、製品のスループットが低下するという問題もあった。【００２１】
本発明は上記事情に鑑みてなされたものであり、寄生容量を低減し、動作特性に優れた酸化物半導体ＴＦＴを備える半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の実施形態による半導体装置は、基板と、前記基板上に設けられた薄膜トランジスタであって、ゲート電極と、前記ゲート電極に接するゲート絶縁層と、前記ゲート絶縁層を介して前記ゲート電極に部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有する、薄膜トランジスタとを備え、前記ソース電極およびドレイン電極は、基板法線方向から見たときに、前記ゲート電極と離間して設けられており、前記酸化物半導体層は、基板法線方向から見たときに、前記ゲート電極と重なるゲート対向領域と、前記ゲート対向領域に隣接して設けられた少なくとも１つのオフセット領域であって、基板法線方向から見たときに、前記ゲート電極、前記ソース電極、および、前記ドレイン電極のいずれとも重ならないオフセット領域とを含み、前記ゲート対向領域のキャリア濃度が、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下である。【００２３】
ある実施形態において、前記少なくとも１つのオフセット領域のキャリア濃度は、１×１０17／ｃｍ3以上である。【００２４】
ある実施形態において、上記の半導体装置は、前記オフセット領域に隣接して設けられ、前記ソース電極および前記ドレイン電極と接するソース接続領域およびドレイン接続領域を含み、前記ソース接続領域およびドレイン接続領域のキャリア濃度が、１×１０17／ｃｍ3以上である。【００２５】
ある実施形態において、前記ゲート対向領域のキャリア濃度よりも、前記少なくとも１つのオフセット領域のキャリア濃度の方が高い。【００２６】
ある実施形態において、前記薄膜トランジスタは、デプレッション型である。【００２７】
ある実施形態において、前記ゲート電極は、前記ゲート絶縁層を介して、前記酸化物半導体層の下層に設けられている。【００２８】
ある実施形態において、前記酸化物半導体層の上層において、前記酸化物半導体層の前記ゲート対向領域と少なくとも部分的に重なるように設けられたエッチストップ層をさらに備える。【００２９】
ある実施形態において、前記ゲート電極は、前記ゲート絶縁層を介して、前記酸化物半導体層の上層に設けられている。【００３０】
ある実施形態において、上記の半導体装置は、前記基板上に、行方向および列方向を有するマトリクス状に配列された複数の画素領域と、それぞれが前記行方向に略平行に延設された複数のゲートバスラインと、それぞれが前記列方向に略平行に延設された複数のソースバスラインとを備え、前記複数の画素領域のそれぞれは、前記薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極とを有し、前記酸化物半導体層の前記少なくとも１つのオフセット領域は、前記ソースバスラインにおいて形成された前記ソース電極から前記ゲートバスラインまでの間を延び、前記ドレイン電極は、前記ゲートバスラインを挟んで前記ソース電極とは反対側に位置している。【００３１】
ある実施形態において、前記酸化物半導体層は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含む。【００３２】
ある実施形態において、前記酸化物半導体層は、結晶質部分を含む。【００３３】
本発明の実施形態による半導体装置の製造方法は、基板を用意する工程と、前記基板上に、薄膜トランジスタを設ける工程であって、ゲート電極と、前記ゲート電極に接するゲート絶縁層と、前記ゲート絶縁層を介して前記ゲート電極に部分的に重なるように配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを形成する工程とを包含し、前記薄膜トランジスタを設ける工程は、前記酸化物半導体層を形成した後、前記酸化物半導体層のキャリア濃度を変化させ、これによって、前記酸化物半導体層におけるゲート対向領域のキャリア濃度を１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に調整する工程を含む。
【発明の効果】
【００３４】
本発明の実施形態によると、寄生容量が低減され、動作速度が向上したＴＦＴを備える半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態１によるＴＦＴ基板を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図２】（ａ）は、本発明の実施形態１によるＴＦＴについてのＶｇ−Ｉｄ特性を示すグラフＸ１（実線）と、参考例のＴＦＴについてのＶｇ−Ｉｄ特性を示すグラフＹ１（破線）とを示す図であり、（ｂ）は、本発明の実施形態１によるＴＦＴについての酸化物半導体層のキャリア濃度とｏｎ／ｏｆｆ比との関係を示すグラフＸ２である。
【図３】（ａ）から（ｄ）は、本発明の実施形態１によるＴＦＴ基板におけるＴＦＴ製造工程を示す断面図であり、（ａ’）および（ｂ’）は、（ａ）および（ｂ）に対応する平面図である。
【図４】（ａ）は、実施形態１によるＴＦＴ基板を液晶表示装置に用いる場合の構成例を示す平面図であり、（ｂ）は参考例のＴＦＴ基板の構成例を示す平面図である。
【図５】本発明の実施形態２によるＴＦＴ基板を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図６】（ａ）から（ｄ）は、本発明の実施形態２によるＴＦＴ基板におけるＴＦＴ製造工程を示す断面図であり、（ａ’）および（ｃ’）は、（ａ）および（ｃ）に対応する平面図である。
【図７】実施形態２によるＴＦＴ基板を液晶表示装置に用いる場合の構成例を示す平面図である。
【図８】本発明の実施形態３によるＴＦＴ基板を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図９】（ａ）から（ｄ）は、本発明の実施形態３によるＴＦＴ基板におけるＴＦＴ製造工程を示す断面図であり、（ｂ’）および（ｄ’）は、（ｂ）および（ｄ）に対応する平面図である。
【図１０】実施形態３によるＴＦＴ基板を液晶表示装置に用いる場合の構成例を示す平面図である。
【図１１】従来のＴＦＴ基板を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態の半導体装置としてＴＦＴ基板について説明するが、本発明は以下の実施形態に限られるものではない。なお、本明細書において「半導体装置」とは、ＴＦＴを備えた装置であればよく、ＴＦＴ基板およびＴＦＴ基板を有する表示装置などを広く含む。
【００３７】
（実施形態１）
図１（ａ）は、本実施形態１の半導体装置（ＴＦＴ基板）１００を示す平面図であり、図１（ｂ）は、図１（ａ）中のＡ−Ｂ線に沿った断面図である。
【００３８】
ＴＦＴ基板１００は、例えば、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードで表示を行う液晶表示装置に用いられる。また、ＴＦＴ基板１００は、例えば、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）やＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）などの横電界モードで表示を行う液晶表示装置に用いられてもよい。さらに、ＴＦＴ基板１００は、選択トランジスタを備える有機ＥＬ表示装置に用いられてもよい。なお、ＴＦＴ基板１００を液晶表示装置に用いる場合のより具体的な構成については、図４を参照してＴＦＴ基板１１０として後述する。
【００３９】
図１（ａ）および（ｂ）に示すように、ＴＦＴ基板１００は、基板１０上に設けられたＴＦＴ５を備えている。なお、図１（ａ）および（ｂ）には、１つのＴＦＴ５だけを示しているが、ＴＦＴ基板１００には、複数のＴＦＴ５が設けられていてもよいことは言うまでもない。後述するように、液晶表示装置に用いられる場合、ＴＦＴ基板１００は、複数の画素に対応して設けられた複数のＴＦＴ５を備えている。また、表示領域の外側において駆動回路（ゲートドライバなど）がモノリシックに設けられている場合、ＴＦＴ基板１００は、駆動回路を構成するための複数のＴＦＴ５を備えていてよい。
【００４０】
本実施形態において、ＴＦＴ５は、ボトムゲート構造を有しており、絶縁性基板１０上に設けられたゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０の上に設けられた典型的には島状の酸化物半導体層１８とを有している。
【００４１】
ここで、酸化物半導体層１８は、基板法線方向から見たときにゲート電極１２と重なる領域であるゲート対向領域１８ｇ（活性化領域またはチャネル領域と称することがある）と、このゲート対向領域１８ｇの両外側（ソース側およびドレイン側）に位置する一対の外側領域とを含んでいる。一対の外側領域は、酸化物半導体層１８におけるゲート電極１２と重ならない領域である。
【００４２】
また、ゲート対向領域１８ｇの両側に位置する一対の外側領域に対して、ソース電極１４とドレイン電極１６とがそれぞれ接続されている。ソース電極１４およびドレイン電極１６は、基板法線方向から見たときにゲート電極１２から離間して設けられている。ここで、酸化物半導体層１８のうち、ソース電極１４と重なる（接する）領域をソース接続領域１８ｓと呼び、ドレイン電極１６と重なる（接する）領域をドレイン接続領域１８ｄと呼ぶ。
【００４３】
さらに、酸化物半導体層１８において、ゲート対向領域１８ｇとソース接続領域１８ｓとの間には、ゲート電極１２にもソース電極１４にも重ならない領域１８ｏｓが形成されている。また、ゲート対向領域１８ｇとドレイン接続領域１８ｄとの間には、ゲート電極１２にもドレイン電極１６にも重ならない領域１８ｏｄが形成されている。以下、これらの領域を、ソース側オフセット領域１８ｏｓおよびドレイン側オフセット領域１８ｏｄ（まとめて、オフセット領域１８ｏｓ、１８ｏｄ）と呼ぶことがある。
【００４４】
本実施形態のＴＦＴ５において、酸化物半導体層１８のうちの、少なくともゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は実質的に同じである。製造方法について後述するように、ゲート対向領域１８ｇとオフセット領域１８ｏｓ、１８ｏｄとは、同じ酸化物半導体膜から形成されており、かつ、同じキャリア濃度制御プロセス（例えば、プラズマ処理）を受ける。以下、本明細書では、ソース電極１４とドレイン電極１６との間に位置する半導体領域として、ゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄをまとめてチャネル形成領域と称することがある。
【００４５】
なお、ソース電極１４やドレイン電極１６として用いる金属材料によっては、ソース電極１４やドレイン電極１６の近傍で、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度がより高くなる場合がある。これは、ソース電極１４やドレイン電極１６から拡散した水素が、オフセット領域１８ｏｓ、１８ｏｄにおいて還元作用を生じさせるからである。ただし、本明細書では、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度が完全に均一ではないときも含めて、同じ酸化物半導体膜から形成され、かつ、同様のキャリア濃度制御プロセスが施された領域については「実質的に同じキャリア濃度を有する」と表現する場合がある。
【００４６】
酸化物半導体層１８は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１８は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。酸化物半導体層１８は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体が好ましい。なお、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
【００４７】
酸化物半導体層１８は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物の代わりに、他の酸化物を含んでいてもよい。例えばＺｎ−Ｏ系（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系（ＩＺＯ）、Ｚｎ−Ｔｉ−Ｏ系（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系、Ｃｄ−Ｐｂ−Ｏ系、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系の酸化物などを含んでいてもよい。
【００４８】
上記のように例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体から形成されるゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄは、ＴＦＴ５のオン期間（ゲート電極１２にオン電圧Ｖｇｈが印加されている期間）において、ソース電極１４とドレイン電極１６とを導通させるように形成されている。ここで、ゲート対向領域１８ｇは、オフ電圧Ｖｇｌが印加されているときに活性状態を呈さず、オン電圧Ｖｇｈが印加されているときに活性状態を呈する主たる領域であり、ＴＦＴのオン時に導電性が有意に上昇する領域である。一方、オフセット領域１８ｏｓ、１８ｏｄは、オフ電圧Ｖｇｌ印加時にもオン電圧Ｖｇｈ印加時にも導電性が略変化しない領域であるが、後述するように、もともと比較的高いキャリア濃度を有しているので、ＴＦＴのオン時、オフ時にかかわらず導電性が高い。このため、オフセット領域１８ｏｓ、１８ｏｄは、ＴＦＴのオン時において、ゲート対向領域１８ｇとともにソース−ドレイン間のチャネルとして機能する。なお、オフセット領域１８ｏｓ、１８ｏｄのうちのゲート電極１２近傍の部分は、オン電圧Ｖｇｈの印加時に導電性が向上してもよい。
【００４９】
ここで、十分なオン電流を得るために、上記のゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は比較的高く設定されている。具体的には、ゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に設定されている。
【００５０】
上記の範囲にキャリア濃度を設定している理由は、キャリア濃度が１×１０17／ｃｍ3未満では、酸化物半導体層の抵抗が高すぎるためオン電流を高くすることが困難であるからである。また、キャリア濃度が１×１０19／ｃｍ3超では、酸化物半導体層の抵抗は低くなるがＴＦＴの閾値電圧Ｖｔｈも低くなり、ＴＦＴを駆動する電圧範囲で十分なオフ性能が得られずにオフリーク電流が増大する。このような理由から、キャリア濃度が１×１０17／ｃｍ3未満または１×１０19／ｃｍ3超のときには、ＴＦＴのｏｎ／ｏｆｆ比（ＴＦＴオン時のドレイン電流値／ＴＦＴオフ時のドレイン電流値）が低下する。
【００５１】
上記領域のキャリア濃度のより好適な範囲は、３×１０17／ｃｍ3以上３×１０18／ｃｍ3以下であり、このようにして適切な範囲に酸化物半導体層のキャリア濃度を設定することで、十分なオン電流を確保しながら、オフリーク電流を抑制できる。これにより、より良好なｏｎ／ｏｆｆ比（例えば、６．７以上）を実現することができる。
【００５２】
なお、後述したように、特に、オフセット領域１８ｏｓ、１８ｏｄにおいて、キャリア濃度が一様でなく、チャネル長方向に沿って一定でない濃度プロファイルが形成されている場合がある。この場合には、オフセット領域１８ｏｓ、１８ｏｄの一部においてキャリア濃度が１×１０19／ｃｍ3を超えていてもよい。
【００５３】
また、酸化物半導体層のキャリア濃度は、例えば、ホール素子を用いて測定することができる。より具体的に説明すると、ＴＦＴに含まれる酸化物半導体層と同様の製造プロセスを採用して形成された酸化物半導体層を含むホール素子を作製し、その素子特性から、酸化物半導体層のキャリア濃度を測定する。このとき、同様のプロセスで作製した酸化物半導体層を含むＴＦＴの特性（例えば、ｏｎ／ｏｆｆ比）と、上記の対応するホール素子から求めたキャリア濃度との関係を求めることによって、ＴＦＴにおける酸化物半導体層のキャリア濃度とＴＦＴ特性との関係を知ることができる。
【００５４】
ここで、ＴＦＴ５におけるチャネル幅とチャネル長を説明する。ＴＦＴ５において、チャネル幅は、ソース・ドレイン方向（チャネル長方向）と直交する方向において規定されるゲート対向領域１８ｇの幅（ここでは、酸化物半導体層１８の幅）と同じであり、例えば、２μｍ〜１０μｍである。また、チャネル長は、ソース・ドレイン方向と平行な方向（チャネル長方向）において規定されるゲート対向領域１８ｇの長さ（ここでは、ゲート電極１２の幅と同等）と同等であり、例えば、２μｍ〜１０μｍである。また、オフセット領域１８ｏｓ、１８ｏｄのチャネル長方向の長さは、例えば、０．５μｍ〜１５μｍである。特に、チャネル幅に対して、オフセット領域１８ｏｓ、１８ｏｄの長さを３倍以内にすることが高いｏｎ／ｏｆｆ比を実現するために好ましい。
【００５５】
以上に説明したＴＦＴ５において、ゲート電極１２と、ソース電極１４およびドレイン電極１６との距離が離れているので、ソース・ゲート間寄生容量Ｃｇｓおよびドレイン・ゲート間寄生容量Ｃｇｄが形成されない。したがって、ＴＦＴの動作速度を速め、フィードスルー電圧を極めて小さくすることができる。
【００５６】
また、酸化物半導体層のチャネル形成領域のキャリア濃度を１×１０17／ｃｍ3〜１×１０19／ｃｍ3に制御しているので、ＴＦＴオン時にソース・ドレイン間を適切に導通させることができる。例えば、オフセット領域１８ｏｓ、１８ｏｄの長さが１５μｍであり、チャネル幅が５μｍである場合においても、十分なｏｎ／ｏｆｆ比を確保することができることが確認された。
【００５７】
また、本実施形態のＴＦＴ５は、ボトムゲート型の構成を有しており、ゲート電極１２が遮光層として機能することによって酸化物半導体層１８の活性化領域（ゲート対向領域１８ｇ）への光の照射が防止されるので、ＴＦＴ特性を安定させるために遮光層を別途に設ける必要がないという利点が得られる。
【００５８】
また、ＴＦＴ５において、チャネル形成領域のキャリア濃度を高くしており、その特性は典型的にはデプレッション型になる。ここで、デプレッション型のＴＦＴとは、ゲート−ソース間電圧Ｖｇｓ（ここではゲート電圧Ｖｇ）が０Ｖのときに、ドレイン電流Ｉｄが実質的な大きさを有する（反転層が形成される）ＴＦＴである。上記のようなＩｎ−Ｇａ−Ｚｎ−Ｏ型半導体層を活性層に用いるようなｎ型のＴＦＴにおいて、デプレッション型の場合は、オフ期間にゲート電極１２に印加される電圧Ｖｇｌが、通常は負電圧（例えば、−１０Ｖ〜−１５Ｖ）に制御される。
【００５９】
図２（ａ）は、ＴＦＴ５を用いた場合、および、酸化物半導体層のキャリア濃度が比較的低く（１×１０17／ｃｍ3未満）設定された参考例のＴＦＴを用いた場合のそれぞれについての、ゲート電圧Ｖｇ［Ｖ］とドレイン電流Ｉｄ［Ａ］との関係を示すグラフである。図２（ａ）からわかるように、ＴＦＴ５を用いた場合のグラフＸ１（実線）では、チャネルにおけるキャリア濃度が比較的高いので、ゲート電圧Ｖｇが０Ｖのとき、ドレイン電流Ｉｄも比較的大きく、ＴＦＴはオン状態に近い状態である。これに対して、参考例（特にキャリア濃度の制御を行わない場合）のグラフＹ１（破線）では、ゲート電圧Ｖｇが０Ｖのとき、ドレイン電流Ｉｄの大きさもほぼ０ＡでありＴＦＴがオフ状態になっている（エンハンスメント型）。
【００６０】
また、図２（ｂ）のグラフＸ２に示すように、本実施形態のＴＦＴ５では、チャネルにおけるキャリア濃度が１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に設定されているので、上記のように寄生容量を減らすためにオフセット領域１８ｏｓ、１８ｏｄを含んでいたとしても、ｏｎ／ｏｆｆ比を６以上と十分に高くすることができることがわかった。
【００６１】
なお、以上には、酸化物半導体層１８の上層にソース電極１４およびドレイン電極１６が形成されるトップコンタクト型のＴＦＴ５を説明したが、本実施形態のＴＦＴは、ソース電極１４およびドレイン電極１６の上層に酸化物半導体層１８が設けられるボトムコンタクト型の形態であってもよい。この場合にも、ソース電極１４およびドレイン電極１６は、基板法線方向から見たときに、ゲート電極１２から離間して設けられ、酸化物半導体層１８は、ゲート電極１２と重なる領域と、ゲート電極１２、ソース電極１４およびドレイン電極１６のいずれにも重ならない領域（オフセット領域）とを含む。
【００６２】
以下、図３（ａ）〜（ｄ）および（ａ’）、（ｂ’）を参照しながら、本実施形態におけるＴＦＴ基板１００の製造方法の一例を説明する。なお、図３（ａ’）および（ｂ’）は、図３（ａ）および（ｂ）の平面図に対応する。
【００６３】
まず、図３（ａ）に示すガラス基板やプラスチック基板などの透明絶縁性基板１０上に、ゲート用金属膜を形成する。ゲート用金属膜としては、例えば、Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕ、Ｗ、Ｃｕなどの金属又はその合金を含む膜を適宜用いることができる。ゲート用金属膜は、スパッタ装置を用いて例えば１００ｎｍ〜５００ｎｍの厚さで形成すればよい。また、ゲート用金属膜は、積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していてもよい。その後、これを公知のフォトリソグラフィー工程によりパターニングし、公知のドライ法、又はウエット法によるエッチング処理を行う。これにより、図３（ａ’）に示すようにゲート電極１２およびゲートバスライン（図示せず）を含むゲート配線層を形成する。
【００６４】
次に、図３（ａ）に示すようにゲート電極１２を含むゲート配線層を覆うようにゲート絶縁層２０を形成する。ゲート絶縁層２０として、例えば、酸化シリコン（ＳｉＯ2）層や窒化シリコン（ＳｉＮx）層を用いることができる。ゲート絶縁層２０は、プラズマＣＶＤ装置を用いて３００℃〜４００℃の温度にて３００ｎｍ〜４００ｎｍの厚さで形成することができる。
【００６５】
次に、図３（ｂ）および（ｂ’）に示すように、ゲート絶縁層２０の上に、例えばスパッタリング法により酸化物半導体膜を２００℃〜４００℃の温度にて２０ｎｍ〜１００ｎｍの厚さで形成し、形成した酸化物半導体膜をフォトリソグラフィー工程によりパターニングすることにより典型的には島状の酸化物半導体層１８を得る。なお、酸化物半導体膜は塗布プロセスで形成されてもよい。
【００６６】
ここで、酸化物半導体層１８は、ゲート絶縁層２０を介して、その一部がゲート電極１２と重なり、その一部がゲート電極１２と重ならないように設けられる。酸化物半導体膜は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜であってよい。ただし、上述したように、ＩＺＯ、ＺｎＯなど、他の種々の酸化物半導体膜であってもよい。
【００６７】
その後、ソース・ドレイン電極を含むソース・ドレイン層を形成するための金属膜（Ｍｏ、Ｔｉ、Ａｌ、Ｔａ、Ｃｒ、Ａｕ、Ｗ、Ｃｕなどの金属又はその合金、もしくはその金属窒化物を含む膜を適宜用いることができる。）をスパッタ装置を用いて、１００ｎｍ〜５００ｎｍの厚さで形成し、これをフォトリソグラフィー技術によってパターニングすることによって、ソース電極１４およびドレイン電極１６を含むソース・ドレイン層を得る。上記の金属膜は、積層構造（例えばＴｉ／Ａｌ／Ｔｉ）を有していてもよい。
【００６８】
上記のパターニング工程において、ソース電極１４およびドレイン電極１６は、図３（ｂ’）に示すように、酸化物半導体層１８のうちのゲート電極１２と重ならない領域の一部（端部）と接するように形成される。ソース電極１４およびドレイン電極１６は、ゲート電極１２から所定の距離だけ離れた位置に設けられる。この構成において、酸化物半導体層１８におけるゲート電極１２と重なるゲート対向領域１８ｇの両側に、ゲート電極１２およびソース電極１４に重ならないソース側オフセット領域１８ｏｓと、ゲート電極１２およびドレイン電極１６に重ならないドレイン側オフセット領域１８ｏｄとが形成される。
【００６９】
なお、図示する例では、ソース電極１４およびドレイン電極１６が酸化物半導体層１８の横エッジを全体的に覆う例を説明したが、これに限られない。ソース電極１４およびドレイン電極１６は、酸化物半導体層１８と電気的に接続されていればよく、例えば、酸化物半導体層１８の横エッジの一部と、ソース電極１４およびドレイン電極１６のエッジとが接する形態であってもよい。
【００７０】
その後、図３（ｃ）に示すように、酸化物半導体層１８のキャリア濃度を制御するためのプラズマ処理を行う。プラズマ処理は、例えば、プラズマＣＶＤ装置内において、水素ガスなどの還元性ガスやアルゴンガスなどを用いたプラズマ照射によって実現することができる。これによって、酸化物半導体層１８のうちの特にゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度が、１×１０17／ｃｍ3〜１×１０19／ｃｍ3の範囲に制御される。
【００７１】
プラズマ処理は、例えば、水素ガスの流量を１００〜１０００ｓｃｃｍ、基板温度を２００〜３００℃、ＲＦｐｏｗｅｒを１００〜２００Ｗ、圧力を５０〜２００Ｐａに設定し、例えば、３０ｓ〜２００ｓの時間、プラズマ処理を行えばよい。その後、大気雰囲気にて２００〜３００℃の温度で０．５〜２ｈのアニール処理を行うことによって、酸化物半導体層１８のキャリア濃度を上記の範囲に設定することができる。なお、プラズマ処理を行わない場合、酸化物半導体層のキャリア濃度は通常１×１０16／ｃｍ3以下となる。
【００７２】
また、上記のプラズマ処理以外にも、イオンドーピング装置を使って水素イオンを注入することによってゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度を１×１０17／ｃｍ3〜１×１０19／ｃｍ3の範囲に制御することができる。
【００７３】
なお、特許文献４は、酸化物半導体を低抵抗化するプロセス（プラズマ処理）の具体的な方法や、それによって酸化物半導体の電気抵抗を低減するメカニズムが記載されている。本実施形態においても、キャリア濃度を制御するために、特許文献４に記載のプロセスを利用することができる。参考のために、特許文献４の開示内容のすべてを本明細書に援用する。
【００７４】
以上の工程によって、ゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄを含む酸化物半導体層１８を活性層として備える酸化物半導体ＴＦＴ５が作製される。
【００７５】
その後、図３（ｄ）に示すように、酸化物半導体ＴＦＴ５を覆うように、保護層としてのパッシベーション層２２が設けられる。パッシベーション層２２は、例えば、シリコン酸化膜ＳｉＯ2あるいはシリコン窒化膜ＳｉＮxをプラズマＣＶＤ装置を用いて２００℃〜３００℃の温度で２００ｎｍ〜５００ｎｍの厚さで形成することによって得られる。パッシベーション層２２は、ＳｉＯ2膜とＳｉＮx膜との積層構造を有していてもよい。積層構造のうち、酸化物半導体層１８と接する下層側にＳｉＯ2膜を配置すれば、酸化物半導体層１８の酸素欠乏を防止し得る。
【００７６】
その後、酸化物半導体ＴＦＴ５の特性（閾値電圧Ｖｔｈなど）を安定化させるために、ドライエアあるいは大気中で、例えば、２００℃〜４００℃の温度で１〜２時間の熱処理工程を行ってもよい。
【００７７】
以上、ＴＦＴ基板１００の製造工程の一例を説明したが、他の態様であってもよい。例えば、上記にはソース・ドレイン層を設けてから酸化物半導体層１８に対してプラズマ処理を行う例を示したが、酸化物半導体層１８を形成した後、ソース・ドレイン層を形成する前に、プラズマ処理を行ってキャリア濃度を制御するようにしてもよい。この場合、図３（ｃ）に示すソース接続領域１８ｓやドレイン接続領域１８ｄのキャリア濃度も、他の領域と同様に制御される。
【００７８】
次に図４（ａ）を参照しながら、実施形態１の他の態様のＴＦＴ基板１１０を用いて構成される液晶表示装置を説明する。なお、図４（ａ）は、液晶表示装置に用いられるＴＦＴ基板１１０の１画素において、ＴＦＴ５が形成された領域の近傍を拡大して示している。
【００７９】
液晶表示装置は、行方向および列方向を有するマトリクス状に配置された複数の画素を有している。ＴＦＴ基板１１０は、表示装置の複数の画素に対応する複数の領域（以下、「画素領域」）を有している。また、ＴＦＴ基板１１０には、列方向に略平行に延設された複数のソースバスライン４と、行方向に略平行に延設された複数のゲートバスライン２とが設けられている。行方向および列方向は、互いに直交していてもよい。行方向および列方向は、それぞれ、液晶表示装置の表示面における水平方向および垂直方向であってもよい。
【００８０】
図４（ａ）に示すように、ＴＦＴ基板１１０の画素領域のそれぞれには、ゲートバスライン２およびソースバスライン４に接続されたＴＦＴ５および画素電極１９が設けられている。画素電極１９は、透明な導電材料、例えばＩＴＯ（インジウム錫酸化物）から形成されている。画素電極１９は、ＴＦＴ５を覆う絶縁層（例えば、上記のパッシベーション層および有機層間絶縁層）に形成された画素コンタクトホールＣＨ内でＴＦＴ５のドレイン電極１６と接続されている。ここで、図４（ａ）には、ゲートバスライン２を挟んで隣接する２つの画素の画素電極１９が示されている。図４（ａ）に示す構成において、ゲートバスライン２の下側の画素の画素電極１９は、上側の画素のＴＦＴ５が有する酸化物半導体層１８のソース側オフセット領域１８ｏｓと重なるように配置されている。
【００８１】
なお、本実施形態の液晶表示装置には、層間絶縁層を介して、液晶容量と電気的に並列に接続される補助容量が設けられていてもよい。本実施形態における画素構成は、公知の液晶表示装置の構成と同様であってよい。
【００８２】
ゲート電極１２は、ゲートバスライン２と同じ導電膜からパターニングにより形成されていてもよい。ゲート電極１２は、ゲートバスライン２と電気的に接続されていればよく、図４（ａ）に示すように、ゲートバスライン２の一部であってもよい。この構成において、ゲートバスライン２のうちＴＦＴ５の酸化物半導体層１８と重なる部分が、ゲート電極１２として機能する。
【００８３】
ソース電極１４およびドレイン電極１６は、ソースバスライン４と同じ導電膜からパターニングにより形成されていてもよい。ソース電極１４はソースバスライン４と電気的に接続されていればよく、例えば、図４（ａ）に示すように、ソースバスライン４の一部であってもよい。この構成において、ソースバスライン４のうちＴＦＴ５の酸化物半導体層１８と接する部分が、ソース電極１４として機能する。また、ドレイン電極１６は、酸化物半導体層１８と接し、かつ、コンタクトホールＣＨの内側領域と少なくとも部分的に重なるように形成されている。
【００８４】
この構成において、ＴＦＴ５のチャネル領域とソース／ドレイン接続領域とを離して配置できるので、ＴＦＴ５の寄生容量を小さくできる。また、酸化物半導体層１８は透光性を有しているので、オフセット領域１８ｏｓ、１８ｏｄは表示領域にも利用し得る（例えば、画素電極１９とオフセット領域１８ｏｓとが重なる領域も表示領域として利用し得る）。このため、ＴＦＴ５が形成された領域において遮光領域を比較的小さくでき、開口率をより高めることができる。
【００８５】
図４（ｂ）に参考例のＴＦＴ５Ｂの構成を示す。ＴＦＴ５Ｂは、ゲートバスライン２Ｂとソースバスライン４Ｂとの交差部に設けられている。ＴＦＴ５Ｂにおいて、酸化物半導体層１８Ｂが高抵抗であるので、ソース電極１４Ｂとドレイン電極１６Ｂとに挟まれるチャネル領域の全体を活性化することが必要になる。このため、ゲートバスライン２Ｂと接続されるゲート電極１２Ｂが、酸化物半導体層１８Ｂの全体と重なるように形成されている。このような構成では、ゲート電極１２Ｂによって遮光される領域が増加するので、開口率が低下する。また、酸化物半導体層１８Ｂとドレイン電極１６Ｂとの重なり領域を比較的大きく形成する必要があり、また、これとは別にチャネルから離れた場所にドレイン電極１６Ｂと画素電極１９Ｂとのコンタクト領域が設けられるので、結果として、画素領域内に置ける遮光部の面積が増大することになっていた。したがって、開口率を向上させることが困難であった。
【００８６】
また、図４（ｂ）に示す構成では、ゲート電極１２Ｂとソースバスライン４Ｂとの重なり面積や、ゲート電極１２Ｂとドレイン電極１６Ｂとの重なり面積が大きいので、寄生容量Ｃｇｓ、Ｃｇｄが大きくなるという問題があった。これに対して、図４（ａ）に示した本実施形態の構成では、寄生容量Ｃｇｓ、Ｃｇｄを低減しながら、表示領域を拡大することができる。
【００８７】
以上、本発明の実施形態１のＴＦＴ基板１００、１１０を説明したが、ゲート電極１２とソースおよびドレイン電極１４、１６とが、十分に低抵抗化された酸化物半導体層１８のオフセット領域１８ｏｓ、１８ｏｄを挟んで離れた構成であるので、ｏｎ／ｏｆｆ比を高くしながら寄生容量を少なくすることができる。また、液晶表示装置に用いたときに、開口率を向上させることができ、フィードスルー電圧による画素電圧の低下を抑制することができる。
【００８８】
（実施形態２）
図５（ａ）は、実施形態２のＴＦＴ基板２００を示す平面図であり、図５（ｂ）は、図５（ａ）中のＡ−Ｂ線に沿った断面図である。
【００８９】
図５（ａ）および（ｂ）に示すように、実施形態２のＴＦＴ基板２００は、基板１０上に設けられたＴＦＴ５２を備えている。なお、図５（ａ）および（ｂ）には、１つのＴＦＴ５２だけを示しているが、ＴＦＴ基板２００には、複数のＴＦＴ５２が設けられていてもよいことは言うまでもない。
【００９０】
本実施形態のＴＦＴ基板２００が実施形態１のＴＦＴ基板１００と異なる主な点は、酸化物半導体層１８のゲート対向領域１８ｇを覆うようにして、エッチストップ層２４が設けられている点である。エッチストップ層２４は、ソース・ドレイン層のエッチング工程において、ゲート対向領域１８ｇを保護するために設けられている。なお、ＴＦＴ基板２００におけるその他の構成については、実施形態１のＴＦＴ基板１００と同様であるので、同様の参照符号を付すとともに、詳細な説明を省略することがある。
【００９１】
本実施形態においても、ＴＦＴ５２は、ボトムゲート構造を有しており、絶縁性基板１０上に設けられたゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０の上に設けられた典型的には島状の酸化物半導体層１８とを有している。また、ＴＦＴ５２のソース電極１４およびドレイン電極１６とが、基板法線方向から見たときにゲート電極１２から離間して設けられている。
【００９２】
酸化物半導体層１８は、実施形態１と同様に、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含んでいてもよいし、上述したその他の種々の酸化物半導体を含んでいてもよい。
【００９３】
本実施形態のＴＦＴ５２においても、実施形態１のＴＦＴ５と同様に、酸化物半導体層１８は、基板法線方向から見たときにゲート電極１２と重なる領域であるゲート対向領域１８ｇと、ソース電極１４と重なるソース接続領域１８ｓと、ドレイン電極１６と重なるドレイン接続領域１８ｄとを含んでいる。また、酸化物半導体層１８において、ソース接続領域１８ｓとゲート対向領域１８ｇとの間に位置するソース側オフセット領域１８ｏｓと、ドレイン接続領域１８ｄとゲート対向領域１８ｇとの間に位置するドレイン側オフセット領域１８ｏｄとが設けられている。オフセット領域１８ｏｓ、１８ｏｄは、ゲート電極１２にもソース電極１４およびドレイン電極１６にも重ならない領域である。
【００９４】
ＴＦＴ５２において、酸化物半導体層１８の全体のキャリア濃度は実質的に同じであってよい。製造方法について後述するように、酸化物半導体層１８の全体は、同じ酸化物半導体膜から形成されており、かつ、同じキャリア濃度制御プロセス（例えば、プラズマ処理）を受ける。ただし、ソース接続領域１８ｓ、ドレイン接続領域１８ｄは、接しているソース電極１４やドレイン電極１６の影響によって低抵抗化が進んでいてもよい。また、後述するように、酸化物半導体層１８のゲート対向領域１８ｇのキャリア濃度と、その他の領域のキャリア濃度とは、ゲート対向領域１８ｇを除いて行われる低抵抗化プロセスの追加などによって、異なるものとなっていてもよい。
【００９５】
実施形態１と同様に、十分なオン電流を得るために、ゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に設定されている。ただし、本実施形態では、少なくともゲート対向領域１８ｇのキャリア濃度が上記範囲に設定されていればよく、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度が１×１０19／ｃｍ3を上回っていてもよい。すなわち、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、１×１０17／ｃｍ3以上であればよい。
【００９６】
また、ソース接続領域１８ｓおよびドレイン接続領域１８ｄのキャリア濃度も１×１０17／ｃｍ3以上であってよい。
【００９７】
このようにオフセット領域１８ｏｓ、１８ｏｄおよびソース／ドレイン接続領域１８ｓ、１８ｄのキャリア濃度は、上記のように１×１０19／ｃｍ3を上回っていてもよいが、通常の低抵抗化プロセスを利用した場合において、例えば、１×１０21／ｃｍ3以下に設定されていてもよい。
【００９８】
なお、オフセット領域１８ｏｓ、１８ｏｄやソース／ドレイン接続領域１８ｓ、１８ｄに対して追加のプラズマ工程を行うことなどによって、これらの領域の電気抵抗が非常に小さくなる場合も考えられる。ただし、本明細書においては、このような低抵抗化された領域も「酸化物半導体層」と称することがある。
【００９９】
このようにして適切な範囲に酸化物半導体層１８のキャリア濃度を設定することで、十分なオン電流を確保しながら、オフリーク電流を抑制することができる。これにより、良好なｏｎ／ｏｆｆ比を得ることができる。
【０１００】
ここで、本実施形態のＴＦＴ５２では、酸化物半導体層１８のゲート対向領域１８ｇを選択的に覆うように、ＳｉＯ2やＳｉＮxなどの絶縁材料からなる島状のエッチストップ層２４が設けられている。エッチストップ層２４は、ソース電極１４やドレイン電極１６を形成する工程において、酸化物半導体層のチャネル領域であるゲート対向領域１８ｇにエッチングダメージが及ばないように機能する。
【０１０１】
なお、図示する形態では、エッチストップ層２４は、オフセット領域１８ｏｓ、１８ｏｄを覆わないように設けられているが、これに限られず、エッチストップ層２４がオフセット領域１８ｏｓ、１８ｏｄを覆うように設けられていてもよい。ただし、図示するようにエッチストップ層２４がオフセット領域１８ｏｓ、１８ｏｄを覆わない場合には、酸化物半導体層１８のゲート対向領域１８ｇと、オフセット領域１８ｏｓ、１８ｏｄとのキャリア濃度を異ならせることが比較的容易になり、オフセット領域１８ｏｓ、１８ｏｄの導電性をさらに高めることも可能である。
【０１０２】
また、上記には、ゲート対向領域１８ｇ（またはゲート電極１２）に対応する位置に島状のエッチストップ層２４を設ける形態を説明したが、これに限られない。エッチストップ層２４は、ＴＦＴ５２全体を覆うように設けられていてもよい。この場合、酸化物半導体層１８のソース接続領域１８ｓおよびドレイン接続領域１８ｄに対応する領域において、エッチストップ層２４にコンタクトホールが形成され、このコンタクトホールを通って、ソース電極１４およびドレイン電極１６は、ソース接続領域１８ｓおよびドレイン接続領域１８ｄに接続される。
【０１０３】
なお、ＴＦＴ５２も典型的にはデプレッション型であり、ゲート−ソース間電圧Ｖｇｓが０Ｖのときに、ドレイン電流Ｉｄが実質的な大きさを有する。ＴＦＴ５２も、ＴＦＴオフ期間においてゲート電極１２に印加されるオフ電極Ｖｇｌが負電圧になるように制御されていてよい。
【０１０４】
以下、図６（ａ）〜（ｄ）および（ａ’）、（ｃ’）を参照しながら、本実施形態におけるＴＦＴ基板２００の製造方法の一例を説明する。なお、図６（ａ’）および（ｃ’）は、図６（ａ）および（ｃ）の平面図に対応する。
【０１０５】
まず、図６（ａ）に示すガラス基板やプラスチック基板などの透明絶縁性基板１０上にゲート用金属膜を形成し、これを公知のフォトリソグラフィー法によりパターニングすることによってゲート電極１２（図６（ａ）および（ａ’））を含むゲート配線層を形成する。その後、図６（ａ）に示すようにゲート配線層を覆うようにゲート絶縁層２０を形成する。これらの工程は、図３（ａ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１０６】
次に、図６（ｂ）に示すように、スパッタ装置などによって例えば２０〜１００ｎｍの厚さで酸化物半導体膜をゲート絶縁層２０上に形成した後、これをフォトリソグラフィー法によりパターニングすることによって典型的には島状の酸化物半導体層１８を形成する。さらに、形成した酸化物半導体層１８のキャリア濃度を制御するためのプラズマ処理を行う。プラズマ処理は、例えば、プラズマＣＶＤ装置内において、水素ガスなどの還元性ガスやアルゴンガスなどを用いたプラズマ照射によって実現することが可能である。これによって、酸化物半導体層１８の全体のキャリア濃度が、１×１０17／ｃｍ3〜１×１０19／ｃｍ3の範囲に制御される。なお、この酸化物半導体層形成プロセスおよびキャリア濃度制御プロセスも、図３（ｃ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１０７】
その後、図６（ｃ）および（ｃ’）に示すように、エッチストップ膜として、例えば、プラズマＣＶＤ装置を用いて、シリコン酸化膜ＳｉＯ2を３００℃〜４００℃の温度で形成し、これをフォトリソグラフィ法によりパターニングすることによって、島状のエッチストップ層２４を設ける。このとき、エッチストップ層２４は、少なくとも酸化物半導体層のゲート対向領域１８ｇ（チャネル領域）のほとんどを覆うように設けられることが好ましい。
【０１０８】
さらに、ソース・ドレイン電極を含むソース・ドレイン層を形成するための金属膜を例えばスパッタ装置を用いて形成し、これをフォトリソグラフィー法によってパターニングすることによって、ソース電極１４およびドレイン電極１６を含むソース・ドレイン層を得る。この工程も、図３（ｂ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１０９】
ここで、上記の金属膜に対して、ソース電極１４およびドレイン電極１６が形成される部分（すなわち、酸化物半導体層１８のソース接続領域１８ｓおよびドレイン接続領域１８ｄと重なる部分）がフォトレジストで覆われた状態でエッチングが行われる。エッチングにより除去される金属膜には、金属膜のうちの酸化物半導体層１８のゲート対向領域１８ｇと重なる部分およびオフセット領域１８ｏｓ、１８ｏｄと重なる部分が含まれる。
【０１１０】
このとき、エッチストップ層２４が酸化物半導体層１８のゲート対向領域１８ｇを覆っているので、エッチングプロセスにおけるダメージがゲート対向領域１８ｇに及ぶことが防止される。したがって、ゲート対向領域１８ｇでは、前工程のプラズマ処理によって制御されたキャリア濃度が略そのまま維持される。
【０１１１】
一方、エッチストップ層２４で覆われていないオフセット領域１８ｏｓ、１８ｏｄは、エッチングによってそのキャリア濃度が変動し得る。一般に、ドライエッチングプロセスを受けると、酸化物半導体層へのプラズマダメージによって、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は増加する。これは、オフセット領域１８ｏｓ、１８ｏｄにおいて、プラズマダメージが酸素欠陥を増加させることによるものであると考えられる。このようにキャリア濃度が変動した結果、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、ゲート対向領域１８ｇのキャリア濃度よりも大きくなる。
【０１１２】
その後、図６（ｄ）に示すように、酸化物半導体ＴＦＴ５２を覆うように、保護層としてのパッシベーション層２２が設けられる。この工程も、図３（ｄ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１１３】
その後、酸化物半導体ＴＦＴ５２の特性（閾値電圧Ｖｔｈなど）を安定化させるために、ドライエアあるいは大気中で、例えば、約２００℃〜４００℃の温度で約１〜２時間の熱処理工程を行ってもよい。
【０１１４】
以上、実施形態２のＴＦＴ基板２００の製造工程の一例を説明したが、他の態様であってもよい。例えば、図６（ｂ）に示したように酸化物半導体層１８の全体に対してプラズマ処理を行うだけでなく、エッチストップ層２４を形成してから、ソース・ドレイン層を形成する前に、追加のプラズマ処理（低抵抗化処理）を行ってもよい。この場合、エッチストップ層２４で覆われたゲート対向領域１８ｇのキャリア濃度に比べて、オフセット領域１８ｏｓ、１８ｏｄ、ソース接続領域１８ｓ、ドレイン接続領域１８ｄのキャリア濃度をさらに向上させ、低抵抗化を図ることができる。また、ソース電極１４およびドレイン電極１６を形成した後で、追加のプラズマ処理（低抵抗化処理）を行ってもよい。
【０１１５】
次に、図７を参照しながら、実施形態２の他の態様のＴＦＴ基板２１０を用いて構成される液晶表示装置の一例を説明する。なお、図７は、液晶表示装置に用いられるＴＦＴ基板２１０における略１画素に対応する領域を示している。
【０１１６】
液晶表示装置は、実施形態１と同様に、行方向および列方向を有するマトリクス状に配置された複数の画素を有し、ＴＦＴ基板２１０は、表示装置の複数の画素に対応する複数の画素領域を有している。また、ＴＦＴ基板２１０には、列方向に略平行に延設された複数のソースバスライン４と、行方向に略平行に延設された複数のゲートバスライン２とが設けられている。
【０１１７】
図７に示すように、ＴＦＴ基板２１０の画素領域のそれぞれには、ゲートバスライン２およびソースバスライン４に接続されたＴＦＴ５２および画素電極（図示せず）が設けられている。画素電極は、ＴＦＴ５２を覆う絶縁層（例えば、上記のパッシベーション層および有機層間絶縁層）に形成された画素コンタクトホールＣＨ内で、ＴＦＴ５２のドレイン電極１６に電気的に接続されている。
【０１１８】
また、ＴＦＴ５２のゲート電極は、ゲートバスライン２の一部であってもよい。この構成において、ゲートバスライン２のうちＴＦＴ５２の酸化物半導体層１８と重なる部分が、ゲート電極として機能する。
【０１１９】
また、ＴＦＴ５２のソース電極１４は、ソースバスライン４の一部であってもよい。この構成において、ソースバスライン４のうちＴＦＴ５２の酸化物半導体層１８と接する部分が、ソース電極１４として機能する。また、ドレイン電極１６は、酸化物半導体層１８と接し、かつ、コンタクトホールＣＨの内側領域と少なくとも部分的に重なるように存在している。
【０１２０】
この構成において、ＴＦＴ５２のチャネル領域とソース／ドレイン接続領域とを離して配置できるので、ＴＦＴ５２の寄生容量を小さくできる。また、酸化物半導体層１８は、典型的には透明であるので、オフセット領域１８ｏｓ、１８ｏｄを表示に利用し得る。このため、ＴＦＴ５２が形成された領域において遮光領域を比較的小さくできるので、開口率をより高めることができる。
【０１２１】
以上、本発明の実施形態２のＴＦＴ基板２００、２１０を説明したが、ゲート電極１２とソースおよびドレイン電極１４、１６とが、十分に低抵抗化された酸化物半導体層１８のオフセット領域１８ｏｓ、１８ｏｄを挟んで離れた構成であるので、ｏｎ／ｏｆｆ比を高くしながら寄生容量を少なくすることができる。また、液晶表示装置に用いたときに、開口率を向上させることができ、フィードスルー電圧による画素電圧の低下を抑制することができる。
【０１２２】
また、本実施形態では、エッチストップ層２４を設けることでゲート対向領域１８ｇへのエッチングプロセスの影響が低減されるので、ゲート対向領域１８ｇのキャリア濃度を適切に制御しやすい。さらに、本実施形態では、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度をゲート対向領域１８ｇのキャリア濃度よりも高くして、抵抗をより低くすることが比較的容易である。このため、オン電流を大きくしやすく、ｏｎ／ｏｆｆ比を向上し得る。
【０１２３】
（実施形態３）
図８（ａ）は、本実施形態３のＴＦＴ基板３００を示す平面図であり、図８（ｂ）は、図８（ａ）中のＡ−Ｂ線に沿った断面図である。
【０１２４】
図８（ａ）および（ｂ）に示すように、実施形態３のＴＦＴ基板３００は、基板１０上に設けられたＴＦＴ５３を備えている。なお、図８（ａ）および（ｂ）には、１つのＴＦＴ５３だけを示しているが、ＴＦＴ基板３００には、複数のＴＦＴ５３が設けられていてもよいことは言うまでもない。
【０１２５】
本実施形態のＴＦＴ基板３００が実施形態１のＴＦＴ基板１００と異なる主な点は、ＴＦＴ５３がトップゲート型の構造を有している点であり、ＴＦＴ５３においてゲート電極１２は酸化物半導体層１８の上層に設けられている。
【０１２６】
本実施形態において、ＴＦＴ基板３００に設けられたトップゲート型のＴＦＴ５３は、絶縁性基板１０上に設けられた酸化物半導体層１８と、酸化物半導体層１８を覆うゲート絶縁層２０と、ゲート絶縁層２０上において、酸化物半導体層１８の少なくとも一部と重なるように配置されたゲート電極１２とを有している。
【０１２７】
酸化物半導体層１８は、実施形態１と同様に、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含んでいてもよいし、上述したその他の種々の酸化物半導体を含んでいてもよい。
【０１２８】
また、ゲート電極１２の上には層間絶縁層２２’が設けられている。さらに、層間絶縁層２２’上には、ソース電極１４およびドレイン電極１６が設けられている。ソース電極１４およびドレイン電極１６は、それぞれ、層間絶縁層２２’およびゲート絶縁層２０を貫通するように設けられたコンタクトホールＣＨ１、ＣＨ２を通って、酸化物半導体層１８のソース接続領域１８ｓおよびドレイン接続領域１８ｄにそれぞれ接続されている。また、ソース電極１４およびドレイン電極１６は、基板法線方向から見たときにゲート電極１２から離間して設けられている。
【０１２９】
本実施形態のＴＦＴ５３においても、実施形態１のＴＦＴ５と同様に、酸化物半導体層１８は、基板法線方向から見たときにゲート電極１２と重なる領域であるゲート対向領域１８ｇと、ソース電極１４と重なるソース接続領域１８ｓと、ドレイン電極１６と重なるドレイン接続領域１８ｄとを含んでいる。また、酸化物半導体層１８において、ソース接続領域１８ｓとゲート対向領域１８ｇとの間に位置するソース側オフセット領域１８ｏｓと、ドレイン接続領域１８ｄとゲート対向領域１８ｇとの間に位置するドレイン側オフセット領域１８ｏｄとが設けられている。オフセット領域１８ｏｓ、１８ｏｄは、ゲート電極１２にもソース電極１４およびドレイン電極１６にも重ならない領域である。
【０１３０】
ＴＦＴ５３において、酸化物半導体層１８の全体のキャリア濃度は実質的に同じであってよい。製造方法について後述するように、酸化物半導体層１８の全体は、同じ酸化物半導体膜から形成されており、かつ、同じキャリア濃度制御プロセス（例えば、プラズマ処理）を受ける。ただし、ソース接続領域１８ｓ、ドレイン接続領域１８ｄは、接しているソース電極１４やドレイン電極１６の影響によって低抵抗化が進んでいてもよい。また、後述するように、酸化物半導体層１８のゲート対向領域１８ｇのキャリア濃度と、その他の領域のキャリア濃度とは、ゲート対向領域１８ｇを除いて行われる低抵抗化プロセスの追加などによって、異なるものとなっていてもよい。
【０１３１】
本実施形態においても、十分なオン電流を得るために、ゲート対向領域１８ｇおよびオフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、１×１０17／ｃｍ3以上１×１０19／ｃｍ3以下に設定されている。ただし、本実施形態では、少なくともゲート対向領域１８ｇのキャリア濃度が上記範囲に設定されていればよく、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は１×１０19／ｃｍ3を上回っていてもよい。すなわち、オフセット領域１８ｏｓ、１８ｏｄのキャリア濃度は、１×１０17／ｃｍ3以上であればよい。
【０１３２】
このようにして適切な範囲に酸化物半導体層１８のキャリア濃度を設定することで、十分なオン電流を確保しながら、オフリーク電流を抑制することができる。これにより、良好なｏｎ／ｏｆｆ比を得ることができる。
【０１３３】
なお、ＴＦＴ５３も典型的にはデプレッション型のＴＦＴであり、ゲート−ソース間電圧Ｖｇｓが０Ｖのときに、ドレイン電流Ｉｄが実質的な大きさを有する。ＴＦＴ５３においても、ＴＦＴオフ期間にゲート電極１２に印加されるオフ電極Ｖｇｌが負電圧になるように制御されていてよい。
【０１３４】
以下、図９（ａ）〜（ｄ）および（ｂ’）、（ｄ’）を参照しながら、本実施形態におけるＴＦＴ基板３００の製造方法の一例を説明する。なお、図９（ｂ’）および（ｄ’）は、図９（ｂ）および（ｄ）の平面図に対応する。
【０１３５】
まず、図９（ａ）に示すように、ガラス基板やプラスチック基板などの透明絶縁性基板１０上に酸化物半導体膜を形成し、これをフォトリソグラフィー法によりパターニングすることによって典型的には島状の酸化物半導体層１８を形成する。なお、絶縁性基板１０から酸化物半導体膜への不純物の拡散を防止するために、絶縁性基板１０上にＳｉＮxなどからなるベースコート層（図示せず）を形成してから酸化物半導体膜を形成してもよい。
【０１３６】
さらに、形成された酸化物半導体層１８のキャリア濃度を制御するためのプラズマ処理を行う。プラズマ処理は、例えば、プラズマＣＶＤ装置内において、水素ガスなどの還元性ガスやアルゴンガスなどを用いたプラズマ照射によって実現することが可能である。これによって、酸化物半導体層１８の全体のキャリア濃度が、１×１０17／ｃｍ3〜１×１０19／ｃｍ3の範囲に制御される。なお、この酸化物半導体層形成プロセスおよびキャリア濃度制御プロセスも、図３（ｃ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１３７】
なお、上記には、島状の酸化物半導体層１８を形成してからプラズマ処理を行う態様を説明したが、これに限らず、酸化物半導体膜を形成した後、パターニングを行う前にプラズマ処理によってキャリア濃度を制御した上で、酸化物半導体層１８を形成してもよい。
【０１３８】
次に、図９（ｂ）および（ｂ’）に示すように、酸化物半導体層１８上を覆うようにゲート絶縁層２０を形成し、さらに、ゲート絶縁層２０上にゲート用金属膜を形成して、これを公知のフォトリソグラフィー法によりパターニングすることによってゲート電極１２を含むゲート配線層を形成する。ゲート絶縁層２０を形成する工程およびゲート配線層を形成する工程は、図３（ａ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１３９】
このとき、ゲート電極１２が、酸化物半導体層１８の一部とのみ重なるようにパターニングが行われる。ゲート電極１２は、典型的には酸化物半導体層１８の中央部を横切るように形成され、ゲート電極１２の両側には、酸化物半導体層１８におけるゲート電極１２で覆われない領域が形成される。
【０１４０】
次に、図９（ｃ）に示すように、ゲート電極１２を含むゲート配線層を覆うように、層間絶縁層２２’が設けられる。層間絶縁層２２’は、例えば、シリコン酸化膜ＳｉＯ2あるいはシリコン窒化膜ＳｉＮxをプラズマＣＶＤ装置を用いて３００℃〜４００℃の温度で２００ｎｍ〜５００ｎｍの厚さで形成することによって得られる。層間絶縁層２２’は、ＳｉＯ2膜とＳｉＮx膜との積層構造を有していてもよい。
【０１４１】
次に、図９（ｄ）に示すように、層間絶縁層２２’およびゲート絶縁層２０を貫通し、酸化物半導体層１８に達するソース側コンタクトホールＣＨ１およびドレイン側コンタクトホールＣＨ２を、ゲート電極１２を挟んで両側に形成する。これらのコンタクトホールＣＨ１、ＣＨ２は、フォトリソグラフィー法によって形成することができる。この工程において、コンタクトホールＣＨ１およびＣＨ２は、ゲート電極１２に対して所定の間隔だけ離れた位置に、酸化物半導体層１８の一部と重なるように形成される。
【０１４２】
その後、ソース・ドレイン層を形成するための金属膜を例えばスパッタ装置を用いて形成し、これをフォトリソグラフィー法によってパターニングすることによって、ソース電極１４およびドレイン電極１６を含むソース・ドレイン層を形成する。この工程も、図３（ｂ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１４３】
ここで、ソース電極１４およびドレイン電極１６は、それぞれ、ソース側コンタクトホールＣＨ１およびドレイン側コンタクトホールＣＨ２を通って、酸化物半導体層１８と接続される。これにより、トップゲート型の酸化物半導体ＴＦＴ５３が完成する。
【０１４４】
その後、図には示さないが、酸化物半導体ＴＦＴ５３を覆うように保護層としてのパッシベーション層が設けられる。この工程も、図３（ｄ）を用いて説明した実施形態１のＴＦＴ基板１００の製造工程と同様であってよい。
【０１４５】
その後、酸化物半導体ＴＦＴ５３の特性（閾値電圧Ｖｔｈなど）を安定化させるために、ドライエアあるいは大気中で、例えば、２００℃〜４００℃の温度で１〜２時間の熱処理工程を行ってもよい。
【０１４６】
次に、図１０を参照しながら、実施形態３の他の態様のＴＦＴ基板３１０を用いて構成される液晶表示装置の一例を説明する。なお、図１０は、液晶表示装置に用いられるＴＦＴ基板３１０における略１画素に対応する領域を示している。
【０１４７】
液晶表示装置は、実施形態１と同様に、行方向および列方向を有するマトリクス状に配置された複数の画素を有し、ＴＦＴ基板３１０は、表示装置の複数の画素に対応する複数の画素領域を有している。また、ＴＦＴ基板３１０には、列方向に略平行に延設された複数のソースバスライン４と、行方向に略平行に延設された複数のゲートバスライン２とが設けられている。
【０１４８】
図１０に示すように、ＴＦＴ基板３１０の画素領域のそれぞれには、ゲートバスライン２およびソースバスライン４に接続されたＴＦＴ５３と画素電極（図示せず）とが設けられている。画素電極は、ＴＦＴ５３を覆う絶縁層（例えば、上記のパッシベーション層および有機層間絶縁層）に形成された画素コンタクトホールＣＨ内で、ＴＦＴ５３のドレイン電極１６に電気的に接続されている。
【０１４９】
ゲート電極は、図１０に示すように、ゲートバスライン２の一部であってもよい。この構成において、ゲートバスライン２のうちＴＦＴ５３の酸化物半導体層１８と重なる部分が、ゲート電極として機能する。また、ソース電極１４は、図１０に示すように、ソースバスライン４の一部であってもよい。この構成において、ソースバスライン４のうち、ソース側コンタクトホールを通って酸化物半導体層１８と接する部分が、ソース電極１４として機能する。この場合、酸化物半導体層１８に達するソース側コンタクトホールをソースバスライン４が覆うように配置されていればよい。また、ドレイン電極１６は、ドレイン側コンタクトホールを通って酸化物半導体層１８と接するように設けられている。
【０１５０】
この構成において、ＴＦＴ５３のチャネル領域とコンタクト領域とを離して配置できるので、ＴＦＴ５３の寄生容量を小さくできる。また、酸化物半導体層１８は、典型的には透明であるので、オフセット領域１８ｏｓ、１８ｏｄを、表示に利用し得る。このため、ＴＦＴ５３が形成された領域において遮光領域を比較的小さくできるので、開口率をより高めることができる。
【０１５１】
以上、本発明の実施形態３のＴＦＴ基板３００、３１０を説明したが、ゲート電極１２とソースおよびドレイン電極１４、１６とが、十分に低抵抗化された酸化物半導体層１８のオフセット領域１８ｏｓ、１８ｏｄを挟んで離れた構成であるので、ｏｎ／ｏｆｆ比を高くしながら寄生容量を少なくすることができる。また、液晶表示装置に用いたときに、開口率を向上させることができ、フィードスルー電圧による画素電圧の低下を抑制することができる。
【０１５２】
また、本実施形態では、ゲート対向領域１８ｇがゲート電極１２によって覆われており、層間絶縁層２２’の形成プロセスなどにおいてゲート対向領域１８ｇのキャリア濃度が変動しにくい。したがって、ゲート対向領域１８ｇのキャリア濃度を適切に制御しやすいという利点が得られる。
【０１５３】
以上、実施形態１〜３のＴＦＴ基板を説明したが、これらのＴＦＴ基板を用いて公知の構成および方法によって液晶表示装置を作製することができる。液晶表示装置は、実施形態１〜３で説明したＴＦＴ基板と、対向基板（例えばガラス基板）と、ＴＦＴ基板と対向基板との間に保持される液晶層とを備えている。
【０１５４】
ＶＡモードやＴＮモードの液晶表示装置の場合、対向基板の液晶層側には、対向電極が形成されており、ＴＦＴ基板の画素電極と対向電極との間に存在する液晶層に電圧が印加される。画素電極および対向電極のそれぞれの液晶層側には必要に応じて配向膜（例えば垂直配向膜）が形成されていてよい。
【０１５５】
液晶表示装置は、上記のような垂直配向モード（ＶＡモード）の液晶表示装置に限られず、例えば、ＴＦＴ基板上に、画素電極と対向電極とを有する、例えば、ＩＰＳモードやＦＦＳモードのような横電界モードの液晶表示装置であってもよい。ＩＰＳモードやＦＦＳモードの液晶表示装置のＴＦＴの構造は良く知られているので、説明を省略する。
【０１５６】
上記では液晶表示装置を例に説明したが、実施形態１〜３として説明したＴＦＴ基板は、有機エレクトロルミネセンス（ＥＬ）表示装置、無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の他の表示装置にも用いられ得る。
【産業上の利用可能性】
【０１５７】
本発明の実施形態による半導体装置は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
【符号の説明】
【０１５８】
２  ゲートバスライン
４  ソースバスライン
５  ＴＦＴ
１０  絶縁性基板
１２  ゲート電極
１４  ソース電極
１６  ドレイン電極
１８  酸化物半導体層
１８ｇ  ゲート対向領域
１８ｏｓ  ソース側オフセット領域
１８ｏｄ  ドレイン側オフセット領域
１８ｓ  ソース接続領域
１８ｄ  ドレイン接続領域
１９  画素電極
２０  ゲート絶縁層
２２  パッシベーション層
２２’  層間絶縁層
２４  エッチストップ層
【図１】
2015186602.tif 000003
【図２】
2015186602.tif 000004
【図３】
2015186602.tif 000005
【図４】
2015186602.tif 000006
【図５】
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【図６】
2015186602.tif 000008
【図７】
2015186602.tif 000009
【図８】
2015186602.tif 000010
【図９】
2015186602.tif 000011
【図１０】
2015186602.tif 000012
【図１１】
2015186602.tif 000013
【国際調査報告】
2015186602.tif 000014
2015186602.tif 000015
2015186602.tif 000016
2015186602.tif 000017