(57)【要約】  デバイスの接続の有無を常時検知しながらも、低消費電力化が可能な半導体集積回路を提供する。  半導体集積回路（１）は、検知用パッド（２ａ）および通信用パッド（２ｂ）を含む第１のパッドと、検知用パッドおよび通信用パッドの電圧を受ける高耐圧デバイス（３ａ）、および、その電圧が降圧された電圧を出力する低耐圧デバイス（３ｂ）を有する複数のＩＯセル（３）とを備えている。さらに検知用パッドに接続されたＩＯセルから出力された電圧に基づいてデバイス（５）の接続を検知し、デバイスとデータ通信が可能なメイン回路（４）と、検知用パッドに接続されたＩＯセルに含まれる高耐圧デバイスに接続され、検知用パッドの電圧に基づいてデバイスの接続を検知するサブ回路（６）とを備えている。
2015037195.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの接続の有無を検知し、当該デバイスとデータ通信が可能な半導体集積回路であって、
当該半導体集積回路と前記デバイスとの接続の有無を検知するための検知用パッド、および前記デバイスとデータ通信を行うための通信用パッドを含む第１のパッドと、
前記検知用パッドおよび前記通信用パッドのそれぞれに接続され、当該パッドの電圧を受ける高耐圧デバイス、および、前記高耐圧デバイスが受けた電圧が降圧された電圧を出力する低耐圧デバイスを有する複数の第１のＩＯセルと、
前記各第１のＩＯセルの前記低耐圧デバイスに接続され、前記検知用パッドに接続された前記ＩＯセルから出力された電圧に基づいて前記デバイスの接続の有無を検知し、当該検知結果が前記デバイスが接続されていることを示す場合、前記通信用パッドに接続された前記第１のＩＯセルを介して前記デバイスとデータ通信が可能なメイン回路と、
前記検知用パッドに接続された第１のIＯセルに含まれる高耐圧デバイスのいずれかに
接続され、前記検知用パッドの電圧に基づいて前記デバイスの接続の有無を検知するサブ回路とを備えている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１の半導体集積回路において、
前記複数の第１のＩＯセルのうち少なくとも１つは、前記高耐圧デバイスが受けた電圧を降圧するレベルシフト回路を有する
ことを特徴とする半導体集積回路。
【請求項３】
請求項１の半導体集積回路において、
前記サブ回路は、
前記メイン回路が電源オン状態である場合には、前記検知用パッドの電圧をラッチする一方、電源オフ状態である場合には、当該ラッチした値を保持するラッチ回路と、
前記メイン回路が前記電源オフ状態である場合には、前記検知用パッドの電圧および前記ラッチ回路が保持している値に基づいて前記デバイスの接続の有無を判定し、当該判定結果が前記デバイスが接続されたことを示すとき、出力をアクティブにする一方、前記メイン回路が前記電源オン状態である場合には、当該出力をインアクティブにする出力回路と、
前記メイン回路が前記電源オン状態であるか、あるいは前記電源オフ状態であるかを示す状態信号を受け、当該状態信号が示す値を前記ラッチ回路と前記出力回路とに出力する状態検知回路とを備えている
ことを特徴とする半導体集積回路。
【請求項４】
請求項３の半導体集積回路において、
前記サブ回路は、前記出力回路の出力を記憶する記憶回路を備えている
ことを特徴とする半導体集積回路。
【請求項５】
請求項３及び４のいずれか１つの半導体集積回路において、
前記サブ回路は、前記出力回路の出力をインアクティブにするための値が設定可能な第１の設定回路を備え、
前記出力回路は、前記第１の設定回路の設定値に従って、自身の出力をインアクティブにするように構成されている
ことを特徴とする半導体集積回路。
【請求項６】
請求項５の半導体集積回路において、
前記メイン回路は、前記電源オン状態である場合、前記第１の設定回路に設定すべき値を受けたとき、当該値を自身に設定するとともに、前記第１の設定回路に出力する第２の設定回路を備えている
ことを特徴とする半導体集積回路。
【請求項７】
請求項３の半導体集積回路において、
前記サブ回路は、前記検知用パッドから前記ラッチ回路に入力される電圧をフィルタするフィルタ回路を備えている
ことを特徴とする半導体集積回路。
【請求項８】
請求項３の半導体集積回路において、
前記検知用パッドから前記第１のＩＯセルの前記高耐圧デバイスまでの経路に接続されたＥＳＤ保護回路を備えている
ことを特徴とする半導体集積回路。
【請求項９】
請求項３の半導体集積回路において、
前記サブ回路は、当該半導体集積回路に前記デバイスが接続されていない場合に、前記検知用パッドの電圧をプルアップするプルアップ回路を備え、
前記検知用パッドの電圧は、当該半導体集積回路に前記デバイスが接続されている場合にプルダウンされる
ことを特徴とする半導体集積回路。
【請求項１０】
請求項３の半導体集積回路において、
前記ラッチ回路は、
前記検知用パッドの電圧をラッチする、第１および第２のインバータと、
出力が、前記第１のインバータの入力側に接続され、前記検知用パッドの電圧および前記状態信号に従ってオンオフする第１のスイッチ回路と、
出力が、前記第２のインバータの入力側に接続され、前記検知用パッドの電圧および前記状態信号に従ってオンオフする第２のスイッチ回路とを備えている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０の半導体集積回路において、
前記ラッチ回路は、前記第１および第２のインバータによってラッチされた電位をモニタし、当該モニタ結果が中間電位である場合に、前記第１および第２のスイッチ回路をオンするモニタ回路を備えている
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１の半導体集積回路において、
前記デバイスは、ＳＤ（Secure Digital）カードである
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１の半導体集積回路において、
当該半導体集積回路は、ＳＤカードとＰＣＩ−ＥｘｐｒｅｓｓとのブリッジＬＳＩである
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１の半導体集積回路において、
前記デバイスが接続された場合、前記検知用パッドはメカニカルスイッチによりプルダウンされる
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１の半導体集積回路を備えたデバイス検知システムであって、
前記半導体集積回路は、
前記メイン回路による検知結果を示す信号を受ける低耐圧デバイス、および、前記低耐圧デバイスが受けた電圧が昇圧された電圧を出力する高耐圧デバイスを有する第２のＩＯセルと、
前記第２のＩＯセルの前記高耐圧デバイスから出力される電圧を、当該半導体集積回路の外部に出力可能な第２のパッドとを備え、
前記サブ回路による検知結果としての出力は、前記第２のパッドに接続される第２のＩＯセルに含まれる高耐圧デバイスのいずれかに接続されており、
当該デバイス検知システムは、
前記第２のパッドからの信号が、前記デバイスが接続されたことを示す場合、前記メイン回路に供給される電源をオン制御する制御回路を備えている
ことを特徴とするデバイス検知システム。
【請求項１６】
請求項１５のデバイス検知システムにおいて、
前記複数の第２のＩＯセルのうち少なくとも１つは、前記低耐圧デバイスが受けた電圧を昇圧するレベルシフト回路を有する
ことを特徴とするデバイス検知システム。
【請求項１７】
請求項１５のデバイス検知システムにおいて、
前記半導体集積回路は、
前記サブ回路の出力をバッファして、前記第２のパッドに出力するドライバ回路と、
前記ドライバ回路と前記サブ回路との間に接続された２次ＥＳＤ保護回路とを備えている
ことを特徴とするデバイス検知システム。
【請求項１８】
請求項１５のデバイス検知システムにおいて、
前記半導体集積回路は、前記メイン回路が電源オン状態である通常モードと、前記メイン回路が電源オフ状態であり、かつ前記サブ回路による前記デバイスの検知が可能な待機モードとを有し、
前記待機モードにおいて、前記制御回路は、前記サブ回路による検知結果としての前記パッドからの信号が前記デバイスが接続されたことを示す場合、前記メイン回路を前記電源オン状態にするように制御する
ことを特徴とするデバイス検知システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体集積回路に関し、特に、消費電力を低減する技術に関する。
【背景技術】
【０００２】
従来、パソコン等とデバイスとが接続されたシステムにおいて、これらの間でデータ通信を行う技術が知られている。特許文献１には、パソコンとＣＤ−ＲＯＭ（Compact Disc Read Only Memory）ドライブとが接続されている場合は、これらの間でデータ通信等が可能である一方、パソコンからＣＤ−ＲＯＭドライブを取り外した場合は、ＣＤ−ＲＯＭドライブの電源をオフ制御する技術が開示されている。【０００３】
一般に、システムにおいては、より長時間の利用を目的として低消費電力化が望まれることが多いため、システムに搭載される複数の機能ブロックのうち、動作が不要な機能ブロックへの電源供給を停止するなどして、低消費電力化を図っている場合がある。例えば、デバイスが接続されていない場合には、デバイスとデータ通信するための機能ブロックの動作は不要であるため、この機能ブロックへの電源供給を遮断することで消費電力を低減することができる。【０００４】
ところが、このようなシステムには、デバイスが接続された場合、デバイスとのデータ通信を開始するために、デバイスの接続を検知する機能が設けられており、この機能を常に有効にしておく必要がある。【０００５】
デバイスとデータ通信を行うシステムにおいて、各種機能ブロックとしての半導体集積回路には、動作の高速化のために低電圧で駆動される低耐圧トランジスタが用いられることが多い。一方、外部との通信を行う部分には、既存システムやインタフェース規格との整合性から、高電圧で駆動される高耐圧トランジスタが使用される。そのため、デバイスに接続されるパッドに印加された電圧は、そのパッドに接続されたＩＯセルによって降圧されてから各種機能ブロックに供給される。そして、各種機能ブロックによる処理後、ＩＯセルによって昇圧されて、パッドから出力される。つまり、データ通信機能やデバイス検知機能を構成する半導体集積回路には低耐圧トランジスタが用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３１３４４０号公報
【発明の概要】
【０００７】
しかしながら、低耐圧トランジスタのリーク電流は比較的多いため、低耐圧トランジスタを用いたデバイス検知機能を常時動作させておくことは、半導体集積回路の消費電力の増大を招いてしまい、結果として、システム全体の低消費電力化が阻害されることになる。
【０００８】
かかる点に鑑みて、本開示は、デバイスの接続の有無を常時検知しながらも、低消費電力化が可能な半導体集積回路を提供することを課題とする。
【０００９】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、デバイスの接続の有無を検知し、デバイスとデータ通信が可能な半導体集積回路は、半導体集積回路とデバイスとの接続の有無を検知するための検知用パッド、およびデバイスとデータ通信を行うための通信用パッドを含む第１のパッドと、検知用パッドおよび通信用パッドのそれぞれに接続されている。さらにパッドの電圧を受ける高耐圧デバイス、および、高耐圧デバイスが受けた電圧が降圧された電圧を出力する低耐圧デバイスを有する複数の第１のＩＯセルと、各第１のＩＯセルの低耐圧デバイスに接続され、検知用パッドに接続されたＩＯセルから出力された電圧に基づいてデバイスの接続の有無を検知する。さらに検知結果がデバイスが接続されていることを示す場合、通信用パッドに接続された第１のＩＯセルを介してデバイスとデータ通信が可能なメイン回路と、検知用パッドに接続された第１のIＯセルに含まれる高耐圧デバイスのいずれかに接続され、検知用パッドの電圧に基づいてデバイスの接続の有無を検知するサブ回路とを備えている。
【００１０】
これによると、メイン回路は、検知用パッドおよび通信用パッドのそれぞれとＩＯセルを介して接続されており、デバイスの接続の有無が検知可能で、デバイスが接続されている場合、通信用パッドに接続されたＩＯセルを介してデータ通信が可能である。また、メイン回路には、検知用パッドおよび通信用パッドの電圧がＩＯセルによって降圧されて供給される。
【００１１】
したがって、メイン回路には、検知用パッドおよび通信用パッドの電圧よりも低い電圧で動作可能な低耐圧トランジスタを用いることができる。低耐圧トランジスタの動作は高耐圧トランジスタに比べて高速であるため、例えば、デバイスとのデータ通信に係る処理の高速化を図ることができる。また、メイン回路は、ＩＯセルによって降圧された電圧に基づいてデバイスを検知することができる。
【００１２】
一方、サブ回路には、検知用パッドの電圧と同電位の電圧が供給される。したがって、サブ回路には、検知用パッドの電圧で動作可能な高耐圧トランジスタを用いることができる。また、サブ回路は、検知用パッドの電圧に基づいてデバイスの接続を検知することができる。
【００１３】
例えば、デバイスとのデータ通信が可能な半導体集積回路において、デバイスが接続されていない場合、データ通信の機能を有効にする必要がないため、その機能を停止することで低消費電力化を図ることができる。ところが、デバイスが接続され、そのデバイスとデータ通信をするときに備えて、デバイスの接続を検知する機能を常時有効にしておくことが望ましい。従来、デバイスの検知機能を有する回路には、低耐圧トランジスタが用いられているため、この検知機能が常時有効であると、低耐圧トランジスタのリーク電流特性により、消費電力が増大してしまう。
【００１４】
これに対して、本開示に係る半導体集積回路では、異なる耐圧のトランジスタを用いた、メイン回路およびサブ回路でそれぞれデバイスの接続を検知することができる。例えば、メイン回路の動作が必要である場合には、メイン回路によってデバイスの接続を検知することができる一方、メイン回路の動作が不要である場合には、サブ回路によってデバイスの接続を検知することができる。これにより、デバイスの接続を常時検知することができる。
【００１５】
また、一般に、高耐圧トランジスタのリーク電流は低耐圧トランジスタよりも少ない。したがって、低耐圧トランジスタを用いたメイン回路への電源供給を停止しておき、高耐圧トランジスタを用いたサブ回路によるデバイスの検知機能を有効にしておけば、メイン回路の消費電力が少なくて済むとともに、サブ回路におけるリーク電流を抑制することができるため、効果的な低消費電力化が可能となる。
【００１６】
なお、サブ回路がデバイスの接続を検知した場合、メイン回路への電源供給を開始するようにしてもよい。
【００１７】
また、サブ回路は、デバイスの検知機能を有していればよいため、サブ回路には、デバイスとデータ通信するために用いられるようなクロックは不要である。つまり、サブ回路には、クロックを処理する機能ブロック等が不要であるため、サブ回路を比較的簡単な回路で構成することができるとともに、より低消費電力化を図ることができる。
【００１８】
また、上記半導体集積回路を備えたデバイス検知システムにおいて、半導体集積回路は、メイン回路による検知結果を示す信号を受ける低耐圧デバイス、および、低耐圧デバイスが受けた電圧が昇圧された電圧を出力する高耐圧デバイスを有する第２のＩＯセルと、第２のＩＯセルの高耐圧デバイスから出力される電圧を、半導体集積回路の外部に出力可能な第２のパッドとを備えている。さらにサブ回路による検知結果としての出力は、第２のパッドに接続される第２のＩＯセルに含まれる高耐圧デバイスのいずれかに接続されている。デバイス検知システムは、第２のパッドからの信号が、デバイスが接続されたことを示す場合、メイン回路に供給される電源をオン制御する制御回路を備えている。
【００１９】
これによると、例えば、半導体集積回路にデバイスが接続されておらず、メイン回路に電源が供給されていない場合に、サブ回路がデバイスの接続を検知すると、制御回路により、メイン回路に電源を供給することができる。つまり、半導体集積回路にデバイスを接続することによって、メイン回路は自動的に動作を開始することができる。また、低消費電力化が可能な半導体集積回路を用いることによって、デバイス検知システムの消費電力を低減することができる。
【００２０】
本開示によれば、デバイスの接続の有無を常時検知しながらも、低消費電力化が可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、第１の実施形態に係る半導体集積回路の構成図である。
【図２】図２は、ＩＯセルの具体例を示す構成図である。
【図３】図３は、第２の実施形態に係るデバイス検知システムの構成図である。
【図４】図４は、第２の実施形態の変形例に係るデバイス検知システムの構成図である。
【図５】図５は、サブ回路の具体例を示す構成図である。
【図６】図６は、状態検知回路の具体例を示す構成図である。
【図７】図７は、サブ回路の具体例を示す別の構成図である。
【図８】図８は、サブ回路の具体例を示す別の構成図である。
【図９】図９は、サブ回路の具体例を示す別の構成図である。
【図１０】図１０（Ａ）（Ｂ）は、フィルタ回路の具体例を示す構成図である。
【図１１】図１１は、ＥＳＤ保護回路を備えたＬＳＩの主要部を示す構成図である。
【図１２】図１２は、図１１のＥＳＤ保護回路の具体例を示す別の構成図である。
【図１３】図１３は、ラッチされる値を安定して確定することができる構成のＬＳＩの主要部を示す構成図である。
【図１４】図１４は、ラッチ回路の具体例を示す構成図である。
【図１５】図１５は、図１４のラッチ回路の詳細な回路図である。
【図１６】図１６は、ラッチ回路の具体例を示す別の構成図である。
【図１７】図１７は、図１６のラッチ回路の詳細な回路図である。
【図１８】図１８は、ラッチ回路の具体例を示す別の構成図である。
【図１９】図１９は、図１８のラッチ回路の詳細な回路図である。
【図２０】図２０は、ラッチ回路の具体例を示す別の構成図である。
【図２１】図２１は、図２０のラッチ回路の詳細な回路図である。
【図２２】図２２は、第３の実施形態に係るデバイス検知システムの構成図である。
【図２３】図２３（Ａ）（Ｂ）は、図２２の２次ＥＳＤ保護回路の具体例を示す構成図である。
【発明を実施するための形態】
【００２２】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体集積回路の構成図である。本実施形態に係る半導体集積回路１（以下、ＬＳＩ１と表記する）は、例えばパソコンに搭載され、ＳＤカード等のデバイス５が、パソコンのカードスロットに挿入された否かを検知し、デバイス５とデータ通信が可能に構成されている。
【００２３】
ＬＳＩ１は、複数の第１のパッド２（以下、単にパッド２と表記する）と、複数の第１のＩＯセル３（以下、単にＩＯセル３と表記する）と、メイン回路４と、サブ回路６とを有する。
【００２４】
パッド２は、デバイス５がＬＳＩ１に接続されたか否かを検知するために用いられる検知用パッド２ａとデバイス５とデータ通信を行うために用いられる通信用パッド２ｂとを有する。検知用パッド２ａおよび通信用パッド２ｂの数は任意である。
【００２５】
ＩＯセル３は、パッド２に印加された電圧を降圧して出力するように構成されている。ＩＯセル３は、パッド２に接続され、パッド２の電圧を受ける高耐圧デバイス３ａと、高耐圧デバイス３ａが受けた電圧を変圧するレベルシフト回路２２（図２）と、レベルシフト回路２２によって変圧された電圧を出力する低耐圧デバイス３ｂとで構成される。なお、パッド２は、上記以外のパッドを有していてもよく、この場合、そのパッドに対応するＩＯセルが設けられていればよい。
【００２６】
図２は、ＩＯセルの具体例を示す構成図である。図２において、高耐圧デバイス３ａは、パッド２に接続されており、例えば３．３Ｖの高耐圧トランジスタで構成することができる。また、低耐圧デバイス３ｂは、レベルシフト回路２２を介して、高耐圧デバイス３ａに接続されており、例えば１．１Ｖの低耐圧トランジスタで構成することができる。ＩＯセル３を図２のように構成することで、レベルシフト回路２２を介して、高耐圧デバイス３ａと低耐圧デバイス３ｂとの間で、電圧の変圧が可能となる。
【００２７】
レベルシフト回路２２は、高耐圧デバイス３ａの電圧を降圧して低耐圧デバイス３ｂに出力するレベルダウン回路２２ａと、低耐圧デバイス３ｂの電圧を昇圧して高耐圧デバイス３ａに出力するレベルアップ回路２２ｂとで構成することができる。これにより、パッド２の電圧は、高耐圧デバイス３ａ、レベルダウン回路２２ａ、および低耐圧デバイス３ｂを介して降圧することができる一方、メイン回路４の電圧は、低耐圧デバイス３ｂ、レベルアップ回路２２ｂ、および高耐圧デバイス３ａを介して昇圧することができる。
【００２８】
なお、ＩＯセル３において、入力の機能のみ必要である場合には、出力の機能を省略してもよく、出力の機能のみ必要である場合には、入力の機能を省略してもよい。つまり、ＩＯセル３には、入出力の機能のうち一方の機能のみを有するＩＯセルが含まれていてもよい。
【００２９】
図１に戻り、メイン回路４は、ＩＯセル３に含まれる低耐圧デバイス３ｂに接続されている。メイン回路４は、検知用パッド２ａに接続されたＩＯセル３の低耐圧デバイス３ｂから出力された電圧に基づいて、デバイス５がＬＳＩ１に接続されたか否かを検知可能な機能ブロックを有する。また、メイン回路４は、デバイス５の接続が検知された場合に、通信用パッド２ｂおよび通信用パッド２ｂに接続されたＩＯセル３を介して、所定のプロトコルを用いて、デバイス５とデータ通信が可能な機能ブロックを有する。メイン回路４には、パッド２の電圧がＩＯセル３によって降圧されて供給される。
【００３０】
なお、メイン回路４は、上述した機能ブロック以外の機能ブロックを有していてもよい。
【００３１】
サブ回路６は、検知用パッド２ａに接続されたＩＯセル３に含まれる高耐圧デバイス３ａに接続されている。サブ回路６は、検知用パッド２ａの電圧に基づいて、ＬＳＩ１にデバイス５が接続されたか否かを検知可能な機能ブロックを有する。
【００３２】
以上のように、メイン回路４は、低耐圧デバイス３ｂに接続されるため、メイン回路４の各機能ブロックには、低耐圧トランジスタが用いられる一方、サブ回路６は、高耐圧デバイス３ａに接続されるため、サブ回路６のデバイス検知の機能ブロックには、高耐圧トランジスタを用いることができる。換言すると、サブ回路６およびＩＯセル３によって、高耐圧デバイス３ａを有する回路を共有することができる。
【００３３】
次に、本実施形態に係るＬＳＩ１の動作例について説明する。ＬＳＩ１において、メイン回路４とサブ回路６とは、排他的に動作可能である。
【００３４】
具体的に、メイン回路４の電源がオン状態である場合、ＬＳＩ１は通常モードで動作する。このとき、メイン回路４の各機能ブロックは動作可能である。したがって、ＬＳＩ１にデバイス５が接続されると、メイン回路４は、それを検知し、デバイス５とデータ通信等の処理を行うことができる。このとき、サブ回路６におけるデバイス５を検知する機能は有効になっていなくてもよい。
【００３５】
一方、メイン回路４の電源がオフ状態である場合、ＬＳＩ１は待機モードで動作する。このとき、メイン回路４の各機能ブロックの動作は停止しており、サブ回路６には電源が供給されている。したがって、サブ回路６によるデバイス５の検知機能は有効になっているため、デバイス５の接続は、サブ回路６によって検知可能である。なお、待機モードにおいて、サブ回路６がデバイス５の接続を検知した場合、メイン回路４の電源がオン状態、つまりＬＳＩ１が通常モードになるように制御してもよい。
【００３６】
このように、ＬＳＩ１において、メイン回路４あるいはサブ回路６によって、デバイス５が接続されたことを常時検知することができる。
【００３７】
一般に、パソコンでは、一定時間使用しないような状態が続いたり、ユーザが省電力モード等のための操作をしたりすることで、通常モードから待機モードに遷移するような制御が可能である。待機モードにおいては、低消費電力化のために、パソコンに搭載されている複数の機能ブロックのうち不要なものは電源がオフされるように制御される。ところが、パソコンにＳＤカード等のデバイスが接続されると、ＳＤカードとデータ通信等を行うために、パソコンは待機モードから通常モードに復帰する、といった動作を行う。そのため、パソコンにおいて、動作モードにかかわらず、ＳＤカードが接続されたか否かを検知する機能ブロックは常時動作している必要がある。
【００３８】
従来、半導体集積回路に実装される各機能ブロックは、動作の高速化等の観点から、低耐圧トランジスタが用いられることが多い。したがって、デバイスの接続を検知する機能ブロックは低耐圧トランジスタで構成される。ところが、低耐圧トランジスタのリーク電流は比較的多いため、デバイスの接続を検知する機能ブロックを常時動作させておくと、多くの電力を消費してしまうおそれがある。従来では、半導体集積回路の動作モードにかかわらず、低耐圧トランジスタで構成されたデバイス検知機能を常に有効しておく必要がある。そのため、特に待機モードにおける、低耐圧トランジスタのリーク電流により、低消費電力化が阻害されてしまう。
【００３９】
これに対して、本実施形態に係るＬＳＩ１では、メイン回路４に低耐圧トランジスタ、サブ回路６に高耐圧トランジスタを用いることができ、ＬＳＩ１の動作モードに応じて、デバイス検知機能を有効にする回路を切り替えることができる。高耐圧トランジスタのリーク電流は、低耐圧トランジスタよりも少ないため、サブ回路６における、デバイス５を検知する機能ブロックを有効にしていても、消費電力を効果的に低減することができる。特に、ＬＳＩ１が待機モードである場合、メイン回路４の電源をオフ状態とすることで、メイン回路４における消費電力は削減されるとともに、サブ回路６におけるリーク電流は少なくて済む。
【００４０】
なお、サブ回路６によってデバイス５の接続が検知された場合には、例えば、ユーザにそのことを通知する等して、ユーザによりメイン回路４に電源が供給されるようにしてもよい。また、サブ回路６がデバイス５の接続を検知した結果を受けて、メイン回路４に電源が自動的に供給されるように制御してもよい。
【００４１】
以上、本実施形態によると、メイン回路４にはパッド２の電圧が降圧されて供給され、サブ回路６にはパッド２の電圧が供給される。したがって、メイン回路４には低耐圧トランジスタを用い、サブ回路６には高耐圧トランジスタを用いることができる。
【００４２】
また、ＬＳＩ１において、メイン回路４およびサブ回路６は、デバイス５を検知することが可能であり、デバイス５を検知する回路を、メイン回路４とサブ回路６とに切り替え可能な構成となっている。
【００４３】
これらにより、デバイス５の接続の有無を常時検知しながらも、効率的な低消費電力化が可能なＬＳＩ１を構成することができる。特に待機モードにおいては、高耐圧トランジスタで構成されるサブ回路６によるデバイス５の検知機能が有効になっているだけであるため、消費電力の削減効果は高いといえる。
【００４４】
なお、本実施形態に係るＬＳＩ１において、メイン回路４は、デバイス５とデータ通信等の処理を行うため、その内部で、高周波のクロックを扱う必要があるが、サブ回路６には、そのようなクロックは不要である。また、パソコンのＳＤカードスロットのように、サブ回路６が、メカニカルスイッチによってＳＤカードの接続の有無を検知する場合であれば、チャタリング除去回路などをアナログ回路として構成することでクロックを不要にできる。
【００４５】
これにより、さらなる低消費電力化が可能となる。また、サブ回路６において、高耐圧トランジスタの動作電圧を、低耐圧トランジスタの動作電圧程度まで低下させてもよく、この場合、高耐圧トランジスタのリーク電流をさらに抑制することができる。
【００４６】
＜第２の実施形態＞
図３は、第２の実施形態に係るデバイス検知システムの構成図である。このデバイス検知システム１０は、図１のＬＳＩ１と制御回路９とを有する。
【００４７】
本実施形態に係るＬＳＩ１は、デバイス５の接続により、動作モードが待機モードから通常モードに自動的に切り替え可能な構成となっている。なお、ＬＳＩ１の構成については、第１の実施形態と異なる点について主に説明する。
【００４８】
ＬＳＩ１は、第２のＩＯセル７（以下、単にＩＯセル７と表記する）と、第２のパッド８（以下、単にパッド８と表記する）とを有する。ＩＯセル７は、図２に示すように、メイン回路４の出力を受ける低耐圧デバイス７ｂと、低耐圧デバイス７ｂが受けた電圧を昇圧するレベルシフト回路２２（レベルアップ回路２２ｂ）と、レベルシフト回路２２により昇圧された電圧をパッド８に出力する高耐圧デバイス７ａとを有する。なお、低耐圧デバイス７ｂは、例えば１．１Ｖの低耐圧トランジスタで構成することができ、高耐圧デバイス７ａは、例えば３．３Ｖの高耐圧トランジスタで構成することができる。
【００４９】
図３に戻り、パッド８は、ＩＯセル７の高耐圧デバイス７ａの電圧をＬＳＩ１の外部に出力可能に構成されている。パッド８は、例えば、検知用パッド２ａに対応するパッド８ａと、通信用パッド２ｂに対応するパッド８ｂとを含む。なお、パッド２とパッド８の個数は異なっていてもよい。
【００５０】
制御回路９は、ＬＳＩ１が待機モードであるとき、パッド８（パッド８ａ）の出力が、サブ回路６によってデバイス５が接続されたことを示す場合、ＬＳＩ１への電源の供給を開始するように制御する。
【００５１】
サブ回路６は、検知用パッド２ａとＩＯセル３との間、ならびにパッド８ａとＩＯセル７との間に接続されている。つまり、サブ回路６は、パッド２およびパッド８の電圧と同電位の電圧に接続されていればよい。これにより、サブ回路６に含まれる機能ブロックを、高耐圧トランジスタで構成することができる。
【００５２】
次に、本実施形態に係るデバイス検知システム１０において、ＬＳＩ１が待機モードから通常モードに遷移する場合について説明する。
【００５３】
ＬＳＩ１が待機モードである場合、メイン回路４への電源の供給は停止されており、サブ回路６には電源が供給されていて、サブ回路６によるデバイス５を検知するための機能が動作している。この状態において、ＬＳＩ１のパッド２にデバイス５が接続されると、サブ回路６は、検知用パッド２ａを介してデバイス５の接続を検知し、当該検知結果をパッド８ａに出力する。
【００５４】
パッド８ａは、サブ回路６からの出力を、制御回路９に出力する。制御回路９は、パッド８ａの出力に基づいて、ＬＳＩ１への電源の供給を開始するように制御する。これにより、メイン回路４が動作し、ＬＳＩ１が通常モードに自動的に遷移する。
【００５５】
このように、本実施形態に係るデバイス検知システム１０において、ＬＳＩ１にデバイス５が接続されると、ＬＳＩ１が待機モードから通常モードに復帰し、デバイス５とのデータ通信が可能となる。
【００５６】
待機モードにおいては、メイン回路４の電源はオフ状態であり、サブ回路６におけるデバイス５を検知する機能が動作している。また、上述したように、サブ回路６には、高耐圧トランジスタを用いることができる。高耐圧トランジスタのリーク電流は比較的少なくて済むため、待機モードにおけるサブ回路６の消費電力を低減することができ、結果として、デバイス検知システム１０全体の低消費電力化を実現することができる。
【００５７】
−変形例１−
図４は、第２の実施形態に係るデバイス検知システムの変形例を示す構成図である。図４に示すデバイス検知システム１０のＬＳＩ１のように、サブ回路６を、ＩＯセル３の高耐圧デバイス３ａとＩＯセル７の高耐圧デバイス７ａとの間に接続してもよい。このようにすれば、サブ回路６に用いられる高耐圧トランジスタを、ＩＯセル３およびＩＯセル７の少なくとも一方の高耐圧デバイス３ａ，７ａと共有することができる。これにより、ＬＳＩ１の省面積化が可能となる。
【００５８】
［サブ回路の構成例］
次に、上述したサブ回路６の構成例について説明する。
【００５９】
−構成例１−
図５は、サブ回路の具体例を示す構成図である。サブ回路６は、ラッチ回路１１と、出力回路１２と、状態検知回路１３とを有する。なお、図５において、ＩＯセル３を省略している。
【００６０】
ラッチ回路１１は、メイン回路４の電源がオン状態（ＬＳＩ１が通常モード）であるときに、検知用パッド２ａの電圧をラッチし、メイン回路４の電源がオフ状態（ＬＳＩ１が待機モード）であるとき、ラッチした値を保持する。
【００６１】
出力回路１２は、メイン回路４の電源がオフ状態であるあとき、検知用パッド２ａの電圧とラッチ回路１１が保持している値とに基づいて、デバイス５の接続の有無を判定する。そして、出力回路１２は、当該判定結果がデバイス５が接続されたことを示すときは、出力をアクティブにする一方、デバイス５が接続されていないことを示すときは出力をインアクティブにする。また、出力回路１２は、メイン回路４の電源がオン状態であるとき、出力をインアクティブにする。
【００６２】
具体的に、出力回路１２は、検知用パッド２ａの電圧およびラッチ回路１１の値が異なっている場合に、デバイス５が接続された判定として、出力をアクティブにする。つまり、出力回路１２は、デバイス５が接続されたときに、そのことを示す信号を出力するように構成されていればよい。
【００６３】
例えば、第１の実施形態に係るＬＳＩ１において、出力回路１２からの信号によって、デバイス５が接続されたことをユーザに通知してもよい。これにより、ユーザは、ＬＳＩ１にデバイス５が接続されたことを確認することができ、メイン回路４の電源をオンすることができる。
【００６４】
また、第２の実施形態に係るＬＳＩ１においては、出力回路１２からの信号は、パッド８から制御回路９に出力される。これにより、デバイス５がＬＳＩ１に接続されたことによって、ＬＳＩ１の動作モードを、待機モードから通常モードに自動的に遷移させることができる。
【００６５】
状態検知回路１３は、ＬＳＩ１が通常モードであるか、あるいは待機モードであるかを示す状態信号を受け、状態信号が示す値をラッチ回路１１および出力回路１２に出力する。つまり、状態検知回路１３は、ラッチ回路１１および出力回路１２に、ＬＳＩ１の動作モードを通知するように構成されている。
【００６６】
図６は、状態検知回路の具体例を示す構成図である。状態検知回路１３は、例えば、状態信号としての、メイン回路４の電源を示す信号ｉｎが入力されるインバータ１３ａを有する。状態検知回路１３は、信号ｉｎがオンのとき、出力としての、信号ｏｕｔをＨレベル、信号ｎｏｕｔをＬレベルにし、信号ｉｎがオフのとき、信号ｏｕｔをＬレベル、信号ｎｏｕｔをＨレベルにする。信号ｉｎの立ち上がりおよび立ち下がりは、例えば数μｓから数十ｍｓオーダーである。
【００６７】
−構成例２−
図７は、サブ回路の具体例を示す別の構成図である。なお、図５との相違点について主に説明する。
【００６８】
サブ回路６は、出力回路１２の出力を記憶する記憶回路１４を有する。記憶回路１４は、自身が記憶している内容を出力可能に構成されている。
【００６９】
ＬＳＩ１は、デバイス５が接続されたことによって待機モードから通常モードに自動的に遷移する場合以外に、例えば、ユーザがＬＳＩ１への電源をオンするなどして、通常モードに遷移する場合もある。これらの場合はいずれも、ＬＳＩ１は、通常モードであるが、メイン回路４における処理は異なることがある。例えば、ＬＳＩ１が通常モードであっても、デバイス５が接続されていない場合には、メイン回路４のデータ通信機能は動作しなくてもよい。
【００７０】
したがって、メイン回路４は、ＬＳＩ１がどのようなイベントにより通常モードに遷移したのかを判定できることが望ましい。これにより、メイン回路４は、イベントに応じた適切な処理、例えば、デバイス５が接続されて通常モードに遷移した場合には、データ通信するための通信プロトコル上に必要な処理を行うことができる。
【００７１】
このように、記憶回路１４によって出力回路１２の出力を記憶しておけば、デバイス５が接続されたことによって、ＬＳＩ１が通常モードに遷移したか否かを判定することができる。
【００７２】
−構成例３−
図８は、サブ回路の具体例を示す別の構成図である。なお、図７との相違点について主に説明する。
【００７３】
サブ回路６は、デバイス５が接続された場合であっても、出力回路１２の出力をインアクティブにするための値が設定可能な第１の設定回路１５を有する。
【００７４】
また、図８において、第２の設定回路１６は、例えばメイン回路４に設けられる。第２の設定回路１６は、第１の設定回路１５に設定すべき値を受けた場合、その値を自身に設定するとともに、第１の設定回路１５に出力する。
【００７５】
状態検知回路１３は、第１の設定回路１５の設定値を出力回路１２に出力可能に構成されている。なお、第１の設定回路１５と出力回路１２とを接続してもよい。
【００７６】
出力回路１２は、第１の設定回路１５に出力回路１２の出力をインアクティブにするための値が設定されている場合、デバイス５の接続を検知しても出力をインアクティブにする。
【００７７】
サブ回路６には、ＬＳＩ１が通常モードあるいは待機モードであっても常時電源が供給されているため、第１の設定回路１５は設定値を保持可能であり、状態検知回路１３は、その設定値を、出力回路１２に出力可能である。また、ＬＳＩ１が通常モードの場合には、第２の設定回路１６に設定された値が、第１の設定回路１５に設定される。
【００７８】
これにより、第１および第２の設定回路１５，１６には同じ値が設定される。ＬＳＩ１が待機モードであるとき、メイン回路４の電源はオフ状態であるため、第２の設定回路１６の設定値が消失される。そのため、待機モードから通常モードに遷移したとき、第１および第２の設定回路１５，１６の間で設定値を同期することで、第２の設定回路１６は、第１の設定回路１５と同じ設定値を保持することができる。
【００７９】
例えば、待機モードであるパソコンのＳＤカードスロットにＳＤカードを挿入すると、パソコンが通常モードに復帰するといった動作が行われるが、ＳＤカードを挿入しても、待機モードのままでよい場合がある。
【００８０】
これを実現するために、パソコンのＯＳ（オペレーティングシステム）には、ＳＤカードを挿入しても通常モードに復帰しないような設定をすることができるものがある。
【００８１】
そこで、図８に示すように、第１の設定回路１５に、出力回路１２の出力をインアクティブにするための値を設定するようにすれば、待機モードのＬＳＩ１にデバイス５が接続されても、ＬＳＩ１が通常モードに遷移しないようにすることができる。これにより、より低消費電力化が可能となるため、ＬＳＩ１を搭載したパソコン等は、より長い期間にわたって待機モードを継続することができる。
【００８２】
−構成例４−
図９は、サブ回路の具体例を示す別の構成図である。なお、図８との相違点について主に説明する。
【００８３】
サブ回路６は、フィルタ回路１７を有する。フィルタ回路１７は、検知用パッド２ａとラッチ回路１１との間に設けられ、検知用パッド２ａからラッチ回路１１に入力される電圧に含まれる余分な周波数成分を除去する。フィルタ回路１７は、例えば、ローパスフィルタで構成することができる。
【００８４】
図１０（Ａ）、図１０（Ｂ）は、フィルタ回路の具体例を示す構成図である。図１０（Ａ）に示すフィルタ回路１７は、入力端子ｉｎと出力端子ｏｕｔとの間に接続される抵抗素子Ｒと、抵抗素子Ｒとグランドとの間に接続される容量素子Ｃとを有する。なお、入力端子ｉｎは、検知用パッド２ａに接続され、出力端子ｏｕｔは、ラッチ回路１１および出力回路１２に接続される。
【００８５】
また、フィルタ回路１７を、図１０（Ｂ）のように構成してもよい。具体的に、抵抗素子Ｒと出力端子ｏｕｔとの間にシュミット回路１８を接続してもよい。
【００８６】
例えば、ＬＳＩ１を搭載したパソコンに、デバイス５としてＳＤカードを挿入するような場合、その挿入検知にはメカニカルスイッチが用いられる。そのため、ＳＤカードの挿抜において、チャタリングノイズが発生するおそれがあるが、図９および図１０に示すフィルタ回路１７を設けることで、チャタリングノイズを除去することができる。
【００８７】
以上のように、サブ回路６の構成例についていくつか説明したが、上記各実施形態において、パッド２に加わるＥＳＤ（Electro-Static-Discharge）からＬＳＩ１の内部の回路を保護するためのＥＳＤ保護回路１９を設けてもよい。
【００８８】
図１１は、ＥＳＤ保護回路を備えたＬＳＩの主要部を示す構成図である。図１１では、図９との相違点について主に説明する。図１１に示すように、上述した各実施形態に係るＬＳＩ１において、例えば、検知用パッド２ａとフィルタ回路１７との間にＥＳＤ保護回路１９を設けてもよい。なお、ＥＳＤ保護回路１９を、メイン回路４と共有してもよい。
【００８９】
図１２は、ＥＳＤ保護回路の具体例を示す構成図である。ＥＳＤ保護回路１９は、例えば、電源電圧とグランドとの間に直列接続された、ＰＭＯＳ（Positive Channel Metal Oxide Semiconductor）トランジスタ２０とＮＭＯＳ（Negative Channel MOS）トランジスタ２１とを有する。そして、ＰＭＯＳトランジスタ２０およびＮＭＯＳトランジスタ２１の接続点は、入力端子ｉｎおよび出力端子ｏｕｔの間に接続される。
【００９０】
入力端子ｉｎは、検知用パッド２ａに接続され、出力端子ｏｕｔはフィルタ回路１７の入力側に接続される。
【００９１】
以上、ＥＳＤ保護回路１９を設けることで、メイン回路４およびサブ回路６を保護することができる。
【００９２】
また、ＬＳＩ１において、サブ回路６のラッチ回路１１によってラッチされる値が安定して確定されるようにしてもよい。以下、このような場合について説明する。
【００９３】
図１３は、ラッチされる値を安定して確定することができる構成のＬＳＩの主要部を示す構成図である。図１３では、図１１との相違点について主に説明する。
【００９４】
サブ回路６は、検知用パッド２ａの電圧をプルアップ可能なプルアップ回路２５を有する。プルアップ回路２５は、例えば、ＥＳＤ保護回路１９とフィルタ回路１７との間の電位を所定の電位にプルアップしてもよい。
【００９５】
また、検知用パッド２ａの電圧は、プルダウン回路２６によってプルダウン可能である。プルダウン回路２６は、例えばメカニカルスイッチで構成することができる。つまり、ＬＳＩ１およびデバイス検知システム１０において、プルダウン回路２６によって、検知用パッド２ａの電圧がプルダウン可能な構成を有していればよい。
【００９６】
例えば、図１３において、デバイス５としてのＳＤカードが接続されると、プルダウン回路２６としてのメカニカルスイッチがオンする。これにより、検知用パッド２ａの電圧がＬレベルにプルダウンされる。一方、ＳＤカードが接続されていない場合、メカニカルスイッチはオフであるため、プルアップ回路２５により検知用パッド２ａの電圧がＨレベルにプルアップされる。
【００９７】
以上、メカニカルスイッチに対するＳＤカードの挿抜に応じて、検知用パッド２ａの電圧をプルアップあるいはプルダウンすることで、ラッチ回路１１の論理値を安定して確定することができる。
【００９８】
［ラッチ回路の構成例］
次に、上述したラッチ回路１１の構成例について説明する。ラッチ回路１１は、ＬＳＩ１が通常モードである場合には検知用パッド２ａの電圧をラッチし、待機モードである場合にはラッチした値を保持するように構成されていればよい。
【００９９】
−構成例１−
図１４は、ラッチ回路の具体例を示す構成図である。
【０１００】
ラッチ回路１１は、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、スイッチＳＷ１とを有する。図１４において、信号ｄａｔａは検知用パッド２ａの電圧であり、信号ｏｕｔはラッチ回路１１から出力回路１２への出力である。信号ｍｏｄｅは、状態信号であり、ＬＳＩ１の動作モードを示す信号である。
【０１０１】
インバータＩＮＶ１は、信号ｄａｔａを反転して出力する。スイッチＳＷ１は、メイン回路４の電源がオン状態（信号ｍｏｄｅが例えばＨレベル）のときオンする一方、メイン回路４の電源がオフ状態（信号ｍｏｄｅが例えばＬレベル）のときオフする。
【０１０２】
また、第１のインバータとしてのインバータＩＮＶ２、および第２のインバータとしてのインバータＩＮＶ３によって、信号ｄａｔａがラッチされる。
【０１０３】
図１５は、図１４の詳細な回路図の例である。
【０１０４】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１とで構成することができる。
【０１０５】
スイッチＳＷ１は、信号ｍｏｄｅから信号ＰＣＫと、信号ＰＣＫを反転した信号ＮＣＫとを生成して出力するインバータＩＮＶ４と、信号ＮＣＫをゲートに受けるＰＭＯＳトランジスタＴｐ２と、信号ＰＣＫをゲートに受けるＮＭＯＳトランジスタＴｎ２とを有する。インバータＩＮＶ４は、ＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３とで構成することができる。
【０１０６】
インバータＩＮＶ２は、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４とで構成することができる。
【０１０７】
インバータＩＮＶ３は、ゲートに信号ＰＣＫを受けるＰＭＯＳトランジスタＴｐ５ａと、ゲートに信号ＮＣＫを受けるＮＭＯＳトランジスタＴｎ５ａと、これらトランジスタＴｐ５ａ，Ｔｎ５ａの間に直列接続された、ＰＭＯＳトランジスタＴｐ５ｂと、ＮＭＯＳトランジスタＴｎ５ｂとで構成することができる。
【０１０８】
ラッチを構成するインバータＩＮＶ２，ＩＮＶ３において、書き込み時の信号の衝突を回避するために、スイッチＳＷ１がオンのときは、インバータＩＮＶ３の出力を停止するような構成となっている。
【０１０９】
−構成例２−
図１６は、ラッチ回路の具体例を示す別の構成図の例である。図１６では、図１４との相違点について説明する。
【０１１０】
図１６に示すラッチ回路１１は、リセット信号ｒｅｓｅｔ（以下、信号ｒｅｓｅｔと表記する）によるリセットが可能な構成となっている。
【０１１１】
具体的に、ラッチ回路１１は、２入力のＮＯＲ回路Ｎ１と、インバータＩＮＶ３とによって、信号ｄａｔａをラッチする構成となっている。ＮＯＲ回路Ｎ１において、信号ｒｅｓｅｔを制御することで、ラッチされる論理値を確定することができる。
【０１１２】
図１７は、図１６の詳細な回路図である。図１７では、図１５との相違点について主に説明する。
【０１１３】
ラッチ回路１１は、図１５に示すインバータＩＮＶ２に代えて、ＮＯＲ回路Ｎ１を有する。ＮＯＲ回路Ｎ１は、信号ｒｅｓｅｔを反転するインバータＩＮＶ５と、スイッチＳＷ１の出力をゲートに受ける、ＰＭＯＳトランジスタＴｐ４ａおよびＮＭＯＳトランジスタＴｎ４ａと、インバータＩＮＶ５の出力をゲートに受ける、ＰＭＯＳトランジスタＴｐ４ｂおよびＮＭＯＳトランジスタＴｎ４ｂとで構成することができる。
【０１１４】
インバータＩＮＶ５は、ＰＭＯＳトランジスタＴｐ６とＮＭＯＳトランジスタＴｎ６とで構成することができる。
【０１１５】
このように、リセット可能なラッチ回路１１を構成することによって、ラッチされる論理値を確定させることができ、貫通電流を抑制することができる。
【０１１６】
なお、本構成例のラッチ回路１１は、信号ｒｅｓｅｔがＬレベルである場合に、信号ｏｕｔを強制的にＬレベルに設定可能であるが、信号ｏｕｔをＨレベルにするような構成であってもよい。
【０１１７】
−構成例３−
図１８は、ラッチ回路の具体例を示す別の構成図の例である。図１８では、図１４との相違点について説明する。
【０１１８】
図１８に示すラッチ回路１１は、インバータＩＮＶ３に信号ｄａｔａを入力可能なスイッチＳＷ２を有し、インバータＩＮＶ２への信号ｄａｔａの反転入力、およびＩＮＶ３への信号ｄａｔａの入力が可能な相補入力型の構成となっている。
【０１１９】
図１９は、図１８の詳細な回路図である。図１９では、図１７との相違点について主に説明する。なお、図１９では、ラッチ回路１１の内部において、信号ｍｏｄｅを信号ＣＫと、信号ｄａｔａを信号ＩＮと表記している。
【０１２０】
インバータＩＮＶ１は、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１で構成され、信号ｄａｔａとしての信号ＩＮを受け、信号ＩＮを反転して信号ＮＩＮを出力する。
【０１２１】
スイッチＳＷ１は、信号ＩＮをゲートに受けるＮＭＯＳトランジスタＴｎ７ａと、信号ＣＫをゲートに受けるＮＭＯＳトランジスタＴｎ７ｂとで構成することができる。
【０１２２】
スイッチＳＷ２は、信号ＮＩＮをゲートに受けるＮＭＯＳトランジスタＴｎ８ａと、信号ＣＫをゲートに受けるＮＭＯＳトランジスタＴｎ８ｂとで構成することができる。
【０１２３】
インバータＩＮＶ２は、信号ＮＩＮをゲートに受けるＰＭＯＳトランジスタＴｐ４ａと、信号ＣＫをゲートに受けるＰＭＯＳトランジスタＴｐ４ｂと、スイッチＳＷ１がゲートに接続される、ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４とで構成することができる。
【０１２４】
インバータＩＮＶ３は、信号ＩＮをゲートに受けるＰＭＯＳトランジスタＴｐ５ａと、信号ＣＫをゲートに受けるＰＭＯＳトランジスタＴｐ５ｂと、スイッチＳＷ２がゲートに接続される、ＰＭＯＳトランジスタＴｐ５およびＮＭＯＳトランジスタＴｎ５とで構成することができる。
【０１２５】
以上のような相補入力型のラッチ回路１１により、ラッチされる値を、信号ｄａｔａに応じた論理値に確定させることができる。これにより、信号ｄａｔａがＨレベルであってもＬレベルであってもラッチ回路１１の動作が等価となり、ラッチされる値がＨレベルおよびＬレベルのいずれかに決定されやすくなる。また、信号ｒｅｓｅｔが不要となる。なお、スイッチＳＷ１，ＳＷ２の入力はそれぞれ逆でもよい。
【０１２６】
−構成例４−
図２０は、ラッチ回路の具体例を示す別の構成図の例である。図２０では、図１８との相違点について説明する。
【０１２７】
図２０に示すラッチ回路１１は、ラッチされた値が中間電位であった場合に、その値を補正することができるように構成されている。つまり、ラッチ回路１１は、ラッチされた値が中間電位である場合に、その値を信号ｄａｔａの値にリセット可能なセルフリセット型の構成となっている。
【０１２８】
ラッチ回路１１は、モニタ回路としてのミスラッチ検知回路Ｄ１を有する。ミスラッチ検知回路Ｄ１は、インバータＩＮＶ２，ＩＮＶ３によってラッチされた値をモニタし、ラッチされた値が中間電位である場合に、信号ｍｏｄｅの値にかかわらず、スイッチＳＷ１，ＳＷ２をオンする。これにより、インバータＩＮＶ２，ＩＮＶ３によって構成されるラッチには、信号ｄａｔａの値が書き込まれる。
【０１２９】
図２１は、図２０の詳細な回路図である。図２１では、図１９との相違点について主に説明する。
【０１３０】
図２１において、ミスラッチ検知回路Ｄ１は、ＰＭＯＳトランジスタＴｐ９，Ｔｐ９ａ，Ｔｐ９ｂと、ＮＭＯＳトランジスタＴｎ９，Ｔｎ９ａ，Ｔｎ９ｂと、インバータＩＮＶ４とで構成することができる。
【０１３１】
ＰＭＯＳトランジスタＴｐ９およびＮＭＯＳトランジスタＴｎ９は、インバータを構成し、信号ｍｏｄｅを受け、反転して出力する。
【０１３２】
ＰＭＯＳトランジスタＴｐ９ａおよびＮＭＯＳトランジスタＴｎ９ａのゲートは、インバータＩＮＶ２の出力およびスイッチＳＷ２に接続されている。
【０１３３】
ＰＭＯＳトランジスタＴｐ９ｂおよびＮＭＯＳトランジスタＴｎ９ｂのゲートは、インバータＩＮＶ３の出力およびスイッチＳＷ１に接続されている。
【０１３４】
インバータＩＮＶ４は、ＰＭＯＳトランジスタＴｐ９およびＮＭＯＳトランジスタＴｎ９によって構成されるインバータの出力をゲートに受ける、ＰＭＯＳトランジスタＴｐ１０およびＮＭＯＳトランジスタＴｎ１０で構成することができる。
【０１３５】
以上のようなセルフリセット型のラッチ回路１１により、信号ｒｅｓｅｔを必要とせず、ラッチされた値が中間電位であっても、その値を信号ｄａｔａに応じた値に補正することができる。なお、ＮＭＯＳトランジスタＴｎ９ａ，Ｔｎ９ｂの接続はそれぞれ逆でもよい。
【０１３６】
＜第３の実施形態＞
図２２は、第３の実施形態に係るデバイス検知システムを示す構成図である。本実施形態では、第２の実施形態との相違点について主に説明する。
【０１３７】
図２２に示すＬＳＩ１は、ドライバ回路２８と、２次ＥＳＤ保護回路２９とを有する。
【０１３８】
ドライバ回路２８は、サブ回路６からの信号をバッファしてパッド８ａに出力する。２次ＥＳＤ保護回路２９は、サブ回路６とドライバ回路２８との間に設けられる。
【０１３９】
なお、ドライバ回路２８は、ＬＳＩ１において、検知用パッド２ａからサブ回路６を介してパッド８ａまでの入出力距離が長い場合、サブ回路６から出力される信号の品質を良好に保つために、パッド８ａに比較的近い位置に配置することが好ましい。また、入出力距離が長い場合において、ＥＳＤ対策の観点から２次ＥＳＤ保護回路２９を設けることが好ましい。さらに、サブ回路６と２次ＥＳＤ保護回路２９との間の配線をシールドしてもよい。
【０１４０】
以上、本実施形態によると、ＬＳＩ１の低消費電力化が可能であるとともに、サブ回路６からパッド８ａに出力される信号の品質を良好に保つことができる。
【０１４１】
図２３（Ａ）、図２３（Ｂ）は、２次ＥＳＤ保護回路の具体例を示す回路図である。図２３（Ａ）に示す２次ＥＳＤ保護回路２９は、一端が入力端子ｉｎに、他端が出力端子ｏｕｔに接続された抵抗素子Ｒと、抵抗素子Ｒの他端とグランドとの間に接続されたＮＭＯＳトランジスタＴｎとを有する。
【０１４２】
入力端子ｉｎはサブ回路６の出力に接続され、出力端子ｏｕｔはドライバ回路２８に接続される。
【０１４３】
また、２次ＥＳＤ保護回路２９を図２３（Ｂ）のように構成してもよい。具体的に、抵抗素子Ｒの他端と電源との間にＰＭＯＳトランジスタＴｐを接続してもよい。
【０１４４】
また、本実施形態のサブ回路６、およびサブ回路６内のラッチ回路１１を、上述した各構成例のように構成してもよい。
【０１４５】
なお、上記各実施形態において、ＬＳＩ１は、例えば、ＳＤカードとＰＣＩ−Ｅｘｐｒｅｓｓ（商標）とのブリッジＬＳＩであってもよい。
【０１４６】
また、上記各実施形態において、デバイス５は、ＳＤカード以外であってもよい。
【産業上の利用可能性】
【０１４７】
本開示に係る半導体集積回路は、デバイスの接続の有無を常時検知可能でありながらも、低消費電力化が可能であるため、特に待機モード時の省電力化により、待ち受け時間の長期化が求められる、パソコンやモバイル機器等の電子機器に有用である。
【符号の説明】
【０１４８】
１                        ＬＳＩ（半導体集積回路）
２                        第１のパッド
２ａ                      検知用パッド
２ｂ                      通信用パッド
３                        第１のＩＯセル
３ａ，７ａ                高耐圧デバイス
３ｂ，７ｂ                低耐圧デバイス
４                        メイン回路
５                        デバイス
６                        サブ回路
７                        第２のＩＯセル
８                        第２のパッド
１０                      デバイス検知システム
１１                      ラッチ回路
１２                      出力回路
１３                      状態検知回路
１４                      記憶回路
１５                      第１の設定回路
１６                      第２の設定回路
１７                      フィルタ回路
１９                      ＥＳＤ保護回路
２２                      レベルシフト回路
２５                      プルアップ回路
２６                      プルダウン回路
２８                      ドライバ回路
２９                      ２次ＥＳＤ保護回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【国際調査報告】
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