(57)【要約】  本明細書に開示される技術は、伝導度変調のレベルを調整することによって、リカバリー動作時にキャリアが部分的に集中することを抑制することができる。半導体装置は、第１導電型の半導体層（１０１）と、半導体層の裏面において部分的に拡散され、かつ、半導体層の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層（１０、１０ａから１０ｇ）と、半導体層の表面において部分的に拡散される第２導電型の複数の第２不純物層（１２、１３）とを備え、第１不純物層は、平面視において、第２不純物層同士の間であって、第２不純物層と重ならない位置に形成され、半導体層の表面における第２不純物層同士の間には、半導体層のみが存在する。
2017051464.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層（１０１）と、
前記半導体層（１０１）の裏面において部分的に拡散され、かつ、前記半導体層（１０１）の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層（１０、１０ａから１０ｇ）と、
前記半導体層（１０１）の表面において部分的に拡散される第２導電型の複数の第２不純物層（１２、１３）とを備え、
前記第１不純物層（１０、１０ａから１０ｇ）は、平面視において、前記第２不純物層（１２、１３）同士の間であって、前記第２不純物層（１２、１３）と重ならない位置に形成され、
前記半導体層（１０１）の表面における前記第２不純物層（１２、１３）同士の間には、前記半導体層（１０１）のみが存在する、
半導体装置。
【請求項２】
前記第２不純物層には、
セル領域に部分的に拡散されるセル不純物層（１２）と、
前記半導体層（１０１）の表面において互いに離間して拡散され、かつ、前記セル領域を平面視において囲む終端領域においてそれぞれが前記セル不純物層（１２）を平面視において囲んで形成される複数の終端不純物層（１３）とが含まれる、
請求項１に記載の半導体装置。
【請求項３】
前記第１不純物層（１０ａから１０ｇ）が、前記セル領域の前記半導体層（１０１）の裏面においてのみ部分的に拡散される、
請求項２に記載の半導体装置。
【請求項４】
前記終端領域の前記半導体層（１０１）の裏面において部分的に拡散される、第２導電型の第３不純物層（１７、１７ｄから１７ｇ）をさらに備える、
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第３不純物層（１７ｄから１７ｇ）が、前記セル領域の前記半導体層（１０１）の裏面においても部分的に拡散される、
請求項４に記載の半導体装置。
【請求項６】
前記第３不純物層（１７、１７ｅから１７ｇ）が、平面視において、前記第２不純物層（１２、１３）同士の間であって、前記第２不純物層（１２、１３）と重ならない位置に形成される、
請求項４に記載の半導体装置。
【請求項７】
前記半導体層（１０１）の裏面において拡散される第１導電型の第４不純物層（１８）をさらに備え、
前記第４不純物層（１８）の不純物濃度は、前記第１不純物層（１０ｄ）の不純物濃度よりも低く、
前記第１不純物層（１０ｄ）は、前記第４不純物層（１８）上に部分的に拡散され、
前記第３不純物層（１７ｄ）は、前記第４不純物層（１８）上に部分的に拡散される、
請求項５に記載の半導体装置。
【請求項８】
前記第１不純物層（１０ｅ）と前記第３不純物層（１７ｅ）とが、平面視において互いに離間して形成される、
請求項４に記載の半導体装置。
【請求項９】
複数の前記第１不純物層（１０ｆ）を備え、
前記第３不純物層（１７ｆ）が、平面視において前記第１不純物層（１０ｆ）に挟まれて形成される、
請求項４に記載の半導体装置。
【請求項１０】
前記半導体層（１０１）の裏面における前記第１不純物層（１０ｇ）の形成深さが、前記半導体層（１０１）の裏面における前記第３不純物層（１７ｇ）の形成深さよりも深い、
請求項４に記載の半導体装置。
【請求項１１】
前記第１不純物層（１０ｂ）と前記第２不純物層（１２、１３）との間の平面視における距離である層間距離は、前記半導体層（１０１）の厚さ以下である、
請求項１または請求項２に記載の半導体装置。
【請求項１２】
複数の前記第１不純物層（１０ｂ）と、複数の前記第２不純物層（１２、１３）とを備え、
複数の前記層間距離には、他の前記層間距離と異なる前記層間距離が含まれる、
請求項１１に記載の半導体装置。
【請求項１３】
第１導電型の半導体層（１０１）と、
前記半導体層（１０１）の裏面において部分的に拡散され、かつ、前記半導体層（１０１）の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層（１０ｄ）と、
前記半導体層（１０１）の表面において部分的に拡散される第２導電型の複数の第２不純物層（１２、１３）とを備え、
前記第１不純物層（１０ｄ）は、平面視において、前記第２不純物層（１２、１３）同士の間であって、前記第２不純物層（１２、１３）と重ならない位置に形成され、
前記半導体層（１０１）の表面における前記第２不純物層（１２、１３）同士の間には、前記半導体層（１０１）のみが存在し、
前記第１不純物層（１０ｄ）が、セル領域の前記半導体層（１０１）の裏面においてのみ部分的に拡散され、
前記半導体層（１０１）の裏面において拡散される第２導電型の第３不純物層（１７ｄ）と、
前記半導体層（１０１）の裏面において拡散される第１導電型の第４不純物層（１８）とをさらに備え、
前記第４不純物層（１８）の不純物濃度は、前記第１不純物層（１０ｄ）の不純物濃度よりも低く、
前記第１不純物層（１０ｄ）は、前記第４不純物層（１８）上に部分的に拡散され、
前記第３不純物層（１７ｄ）は、前記第４不純物層（１８）上に部分的に拡散される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示される技術は、半導体装置に関し、特に、パワー半導体装置で用いられるＰＩＮダイオードに関するものである。
【背景技術】
【０００２】
従来のＰＩＮダイオードは、カソード層（ｃａｔｈｏｄｅ）であるｎ＋型層と、ｎ＋型層上に形成されるｎ−型層と、ｎ−型層の表層に部分的に形成される、アノード（ａｎｏｄｅ）層であるｐ−型層と、ｎ−型層の表層に互いに離間して形成され、かつ、平面視においてそれぞれがｐ−型層を囲んで形成されるｐ型層とを備える。【０００３】
上記の構成によれば、ｐ−型層と、ｎ＋型層とで伝導度変調（ｍｏｄｕｌａｔｉｏｎ）のレベルを上げ、低オン抵抗（低Ｖｆ）を実現することができる。伝導度変調のレベルを調整するため、アノード層であるｐ−型層の不純物濃度とカソード層であるｎ＋型層の不純物濃度とを、深さ方向に対してほぼ一定とする構造も開示される（たとえば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５３０９３６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、主にパワー半導体装置で用いられるＰＩＮダイオードは、半導体基板を薄厚化することで、順方向電圧（Ｖｆ）とリカバリー損失とのトレードオフ（ｔｒａｄｅ−ｏｆｆ）を改善した。しかし、半導体基板が非常に薄く形成されるため、オン状態での伝導度変調のレベルが非常に高く、リカバリー動作時にキャリアが部分的に集中して破壊が起こる場合がある。すなわち、ｓａｆｅ  ｏｐｅｒａｔｉｎｇ  ａｒｅａ（ＳＯＡ）が劣化するという問題がある。【０００６】
また、特性を調整して低リカバリー損失仕様、すなわち、高順方向電圧（Ｖｆ）仕様とするためには、電子線照射などによってライフタイム制御（ｌｉｆｅ  ｔｉｍｅ  ｃｏｎｔｒｏｌ）を行う必要があった。【０００７】
本明細書に開示される技術は、上記のような問題を解決するためのものであり、電子線照射などを必要とせずに、伝導度変調のレベルを調整することによって、リカバリー動作時にキャリアが部分的に集中することを抑制することができる半導体装置に関するものである。
【課題を解決するための手段】
【０００８】
本明細書に開示される技術の一態様に関する半導体装置は、第１導電型の半導体層と、前記半導体層の裏面において部分的に拡散され、かつ、前記半導体層の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層と、前記半導体層の表面において部分的に拡散される第２導電型の複数の第２不純物層とを備え、前記第１不純物層は、平面視において、前記第２不純物層同士の間であって、前記第２不純物層と重ならない位置に形成され、前記半導体層の表面における前記第２不純物層同士の間には、前記半導体層のみが存在する。【０００９】
本明細書に開示される技術の別の態様に関する半導体装置は、第１導電型の半導体層と、前記半導体層の裏面において部分的に拡散され、かつ、前記半導体層の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層と、前記半導体層の表面において部分的に拡散される第２導電型の複数の第２不純物層とを備え、前記第１不純物層は、平面視において、前記第２不純物層同士の間であって、前記第２不純物層と重ならない位置に形成され、前記半導体層の表面における前記第２不純物層同士の間には、前記半導体層のみが存在し、前記第１不純物層が、セル領域の前記半導体層の裏面においてのみ部分的に拡散され、前記半導体層の裏面において拡散される第２導電型の第３不純物層と、前記半導体層の裏面において拡散される第１導電型の第４不純物層とをさらに備え、前記第４不純物層の不純物濃度は、前記第１不純物層の不純物濃度よりも低く、前記第１不純物層は、前記第４不純物層上に部分的に拡散され、前記第３不純物層は、前記第４不純物層上に部分的に拡散される。
【発明の効果】
【００１０】
本明細書に開示される技術の一態様に関する半導体装置は、第１導電型の半導体層と、前記半導体層の裏面において部分的に拡散され、かつ、前記半導体層の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層と、前記半導体層の表面において部分的に拡散される第２導電型の複数の第２不純物層とを備え、前記第１不純物層は、平面視において、前記第２不純物層同士の間であって、前記第２不純物層と重ならない位置に形成され、前記半導体層の表面における前記第２不純物層同士の間には、前記半導体層のみが存在する。【００１１】
このような構成によれば、半導体層の表面における第２不純物層と、半導体層の裏面における第１不純物層とが、平面視において重ならない位置に配置される。よって、たとえば、第１不純物層と第２不純物層との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。そのため、電子線照射などを必要とせずに、リカバリー動作時にキャリアが部分的に集中することを抑制することができる。【００１２】
本明細書に開示される技術の別の態様に関する半導体装置は、第１導電型の半導体層と、前記半導体層の裏面において部分的に拡散され、かつ、前記半導体層の不純物濃度よりも高い不純物濃度である第１導電型の第１不純物層と、前記半導体層の表面において部分的に拡散される第２導電型の複数の第２不純物層とを備え、前記第１不純物層は、平面視において、前記第２不純物層同士の間であって、前記第２不純物層と重ならない位置に形成され、前記半導体層の表面における前記第２不純物層同士の間には、前記半導体層のみが存在し、前記第１不純物層が、セル領域の前記半導体層の裏面においてのみ部分的に拡散され、前記半導体層の裏面において拡散される第２導電型の第３不純物層と、前記半導体層の裏面において拡散される第１導電型の第４不純物層とをさらに備え、前記第４不純物層の不純物濃度は、前記第１不純物層の不純物濃度よりも低く、前記第１不純物層は、前記第４不純物層上に部分的に拡散され、前記第３不純物層は、前記第４不純物層上に部分的に拡散される。【００１３】
このような構成によれば、半導体層の表面における第２不純物層と、半導体層の裏面における第１不純物層とが、平面視において重ならない位置に配置される。よって、たとえば、第１不純物層と第２不純物層との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。そのため、電子線照射などを必要とせずに、リカバリー動作時にキャリアが部分的に集中することを抑制することができる。また、第４不純物層を備えることにより、半導体装置の耐圧が安定する。よって、リーク電流を小さくすることができる。【００１４】
本明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図２】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図３】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図４】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図５】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図６】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図７】リカバリー動作時の波形を例示する図である。
【図８】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図９】実施形態に関する、半導体装置を実現するための構成を概略的に例示する断面図である。
【図１０】半導体装置の構成を例示する断面図である。
【図１１】半導体装置の構成を例示する断面図である。
【図１２】図１０および図１１に例示されたＰＩＮダイオードの、深さ方向における不純物濃度分布を例示する図である。
【発明を実施するための形態】
【００１６】
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１７】
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
【００１８】
また、以下では、第１導電型がｎ型であり、第２導電型がｐ型であるとして説明する。
【００１９】
＜第１実施形態＞
以下、本実施形態に関する半導体装置について説明する。
【００２０】
図１０および図１１は、半導体装置の構成を例示する断面図である。以下では、半導体装置の一例としてのＰＩＮダイオードについて説明する。
【００２１】
図１０および図１１に例示されるように、ＰＩＮダイオードは、カソード層（ｃａｔｈｏｄｅ）であるｎ＋型層１００と、ｎ＋型層１００上に形成されるｎ−型層１０１と、ｎ−型層１０１の表層に部分的に形成される、アノード（ａｎｏｄｅ）層であるｐ−型層１０２と、ｎ−型層１０１の表層に互いに離間して形成され、かつ、平面視においてそれぞれがｐ−型層１０２を囲んで形成されるｐ型層１０３とを備える。ｎ＋型層１００は、ｎ−型層１０１の裏面の全面に形成される。
【００２２】
図１２は、図１０および図１１に例示されたＰＩＮダイオードの、深さ方向における不純物濃度分布を例示する図である。図１２においては、縦軸が深さを示し、横軸が不純物濃度を示す。
【００２３】
図１２に例示されるように、ｎ＋型層１００の不純物濃度は、ｎ−型層１０１の裏面から所定の深さに亘りほぼ一定である。ｎ−型層１０１の不純物濃度は、深さ方向に対してほぼ一定である。ｐ−型層１０２の不純物濃度は、ｎ−型層１０１の表面からｎ−型層１０１にかけて比較的急激に減少する。
【００２４】
上記の構成によれば、図１２における点線で例示されるように、ｐ−型層１０２とｎ＋型層１００とで伝導度変調のレベルを上げ、低オン抵抗（低Ｖｆ）を実現することができる。伝導度変調のレベルを調整するため、アノード層であるｐ−型層１０２の不純物濃度とカソード層であるｎ＋型層１００の不純物濃度とを、深さ方向に対してほぼ一定とする構造も開示される（たとえば、特許文献１を参照）。
【００２５】
近年、主にパワー半導体装置で用いられるＰＩＮダイオードは、半導体基板を薄厚化することで、順方向電圧（Ｖｆ）とリカバリー損失とのトレードオフを改善した。しかし、半導体基板が非常に薄く形成されるため、オン状態での伝導度変調のレベルが非常に高く、リカバリー動作時にキャリアが部分的に集中して破壊が起こる場合がある。すなわち、ｓａｆｅ  ｏｐｅｒａｔｉｎｇ  ａｒｅａ（ＳＯＡ）が劣化する。
【００２６】
また、特性を調整して低リカバリー損失仕様、すなわち、高順方向電圧（Ｖｆ）仕様とするためには、電子線照射などによってライフタイム制御（ｌｉｆｅ  ｔｉｍｅ  ｃｏｎｔｒｏｌ）を行う必要があった。
【００２７】
＜構成＞
図１は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【００２８】
図１に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０と、ｎ−型層１０１の表層に部分的に形成されるｐ−型層１２と、ｎ−型層１０１の表層に互いに離間して形成され、かつ、平面視においてそれぞれがｐ−型層１２を囲んで形成されるｐ型層１３と、ｐ−型層１２とｐ型層１３とに挟まれたｎ−型層１０１上、および、ｐ型層１３とｐ型層１３とに挟まれたｎ−型層１０１上に形成される酸化膜１４と、ｐ−型層１２上とｐ型層１３上とに形成される電極１５と、酸化膜１４を覆って形成される保護膜１６とを備える。
【００２９】
ここで、ｎ＋型層１０とｐ−型層１２とは、セル領域において平面視において重ならない位置にそれぞれ形成される。また、ｎ＋型層１０とｐ型層１３とは、終端領域において平面視において重ならない位置にそれぞれ形成される。より具体的には、ｎ＋型層１０は、平面視において、ｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間であって、ｐ−型層１２およびｐ型層１３と重ならない位置に形成される。
【００３０】
また、ｎ−型層１０１の表面におけるｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間には、ｎ−型層１０１のみが存在する。また、ｎ＋型層１０の不純物濃度は、ｎ−型層１０１の不純物濃度よりも高い。
【００３１】
＜製造方法＞
次に、図１に例示される半導体装置の製造方法について説明する。
【００３２】
まず、シリコン（Ｓｉ）などの半導体基板であるｎ−型層１０１上に酸化膜１４を形成する。酸化膜１４の厚さは、たとえば、３０００Å程度以上、かつ、１００００Å程度以下である。
【００３３】
次に、写真製版とエッチングとでパターンを形成した後、露出したｎ−型層１０１上にボロンを注入する。ボロンの注入量は、たとえば、１×１０１３［１／ｃｍ２］程度以上、かつ、１×１０１６［１／ｃｍ２］程度以下とする。そして、たとえば、９００℃程度以上、かつ、１２００℃程度以下、３０ｍｉｎ程度以上、かつ、１２０ｍｉｎ程度以下でドライブを行い、終端領域のｐ型層１３を形成する。
【００３４】
続いて、写真製版とエッチングとでパターンを形成した後、露出したｎ−型層１０１上にボロンを注入する。ボロンの注入量は、たとえば、１×１０１２［１／ｃｍ２］程度以上、かつ、１×１０１５［１／ｃｍ２］程度以下とする。そして、たとえば、９００℃程度以上、かつ、１２００℃程度以下、３０ｍｉｎ程度以上、かつ、１２０ｍｉｎ程度以下でドライブを行い、セル領域のｐ−型層１２を形成する。
【００３５】
次に、５０００Å程度以上、かつ、１００００Å程度以下の酸化膜１４を堆積させ、コンタクト部分のパターニングと酸化膜エッチングとを行う。その後、アルミニウムを１μｍ程度以上、かつ、８μｍ程度以下の厚さでスパッタする。そして、配線のパターンニング後、エッチングによって電極１５を形成する。
【００３６】
続いて、保護膜１６を成膜し、さらに、ワイヤー接続部の保護膜１６を除去する。ここで、保護膜１６は、下層が半絶縁膜（ＳＩｎＳｉＮ膜）であり、上層が絶縁膜である。
【００３７】
下層の半絶縁膜は、厚さが２０００Å程度以上、かつ、１００００Å程度以下であり、屈折率が２．２程度以上、かつ、２．７程度以下である。また、上層の絶縁膜は、厚さが２０００Å程度以上、かつ、１００００Å程度以下であり、屈折率が１．８程度以上、かつ、２．２程度以下である。
【００３８】
その後、半導体基板であるｎ−型層１０１が所望の厚みとなるまで裏面を研磨し、写真製版でｎ−型層１０１の表面におけるｐ−型層１２およびｐ型層１３と重ならないようにパターンを形成する。
【００３９】
その後、イオン注入を行い、さらに熱処理（たとえば、ｌａｓｅｒ  ａｎｎｅａｌなど）を行うことにより、ｎ＋型層１０を形成する。イオン注入は、たとえば、リンまたはヒ素を１×１０１３［１／ｃｍ２］程度以上、かつ、１×１０１６［１／ｃｍ２］程度以下で注入するものとする。
【００４０】
＜作用＞
上記の構成によれば、ｎ−型層１０１の表面におけるｐ−型層１２と、ｎ−型層１０１の裏面におけるｎ＋型層１０とが、平面視において重ならない。また、ｎ−型層１０１の表面におけるｐ型層１３と、ｎ−型層１０１の裏面におけるｎ＋型層１０とが、平面視において重ならない。よって、伝導度変調のレベルの上昇を抑制することができるため、低リカバリー損失仕様、すなわち、高順方向電圧（Ｖｆ）仕様の半導体装置を実現することができる。
【００４１】
＜第２実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００４２】
＜構成＞
図２は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【００４３】
図２に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０ａと、ｐ−型層１２と、ｐ型層１３と、酸化膜１４と、電極１５と、保護膜１６とを備える。
【００４４】
ここで、ｎ＋型層１０ａは、セル領域に対応するｎ−型層１０１の裏面においてのみ形成される。また、ｎ＋型層１０ａとｐ−型層１２とは、平面視において重ならない位置にそれぞれ形成される。
【００４５】
＜作用＞
上記の構成によれば、ｎ＋型層１０ａが形成されない終端領域においては、キャリアレベルが抑えられる。そのため、リカバリー動作時のＳＯＡ耐量を向上させることができる。
【００４６】
＜第３実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００４７】
＜構成＞
図３は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。なお、図３においては、特にセル領域における構造が概略的に例示される。
【００４８】
図３に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０ｂと、ｎ−型層１０１の表層に部分的に形成されるｐ−型層１２ｂと、電極１５とを備える。
【００４９】
ここで、ｎ＋型層１０ｂとｐ−型層１２ｂとは、平面視において重ならない位置にそれぞれ形成される。
【００５０】
ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離は、ｎ＋型層１０ｂの端部の平面視における位置とｐ−型層１２ｂの端部の平面視における位置とによって異なる。よって、ｎ＋型層１０ｂの平面視における形成位置、ｎ＋型層１０ｂの形成幅、ｐ−型層１２ｂの平面視における形成位置、および、ｐ−型層１２ｂの形成幅のうちの少なくとも１つを調整することにより、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離を制御することができる。
【００５１】
たとえば、図３に例示される断面図における、ｎ＋型層１０ｂからｐ−型層１２ｂを見上げる角度が角度θ１または角度θ２となるように、すべてのｎ＋型層１０ｂの形成幅を調整することにより、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離を一定にすることができる。
【００５２】
また、たとえば、ｎ＋型層１０ｂからｐ−型層１２ｂを見上げる角度が角度θ１となるように、一部のｎ＋型層１０ｂの形成幅を調整し、かつ、ｎ＋型層１０ｂからｐ−型層１２ｂを見上げる角度が角度θ２となるように、残りのｎ＋型層１０ｂの形成幅を調整することにより、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離を制御してもよい。
【００５３】
＜作用＞
上記の構成によれば、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離を制御することによって、伝導度変調のレベルを調整することができる。また、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離が複数パターン混在した構成とすることで、複数の特性を有する素子が並列接合された場合と同じ効果が得られる。
【００５４】
なお、電流は、ｎ＋型層１０ｂからｐ−型層１２ｂを見上げる角度が４５度以上となるようには流れないため、伝導度変調のレベルの調整が可能な角度範囲は４５度以内である。すなわち、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の平面視における距離である層間距離は、ｎ−型層１０１の厚さ以下である。
【００５５】
＜第４実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００５６】
＜構成＞
図４は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【００５７】
図４に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０ｃと、ｐ−型層１２と、ｐ型層１３と、酸化膜１４と、電極１５と、保護膜１６と、ｎ−型層１０１の裏面において部分的に形成されるｐ型層１７を備える。
【００５８】
ここで、ｎ＋型層１０ｃは、セル領域に対応するｎ−型層１０１の裏面においてのみ形成される。また、ｐ型層１７は、終端領域に対応するｎ−型層１０１の裏面においてのみ形成される。
【００５９】
そして、ｎ＋型層１０ｃとｐ−型層１２とは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７とｐ型層１３とは、平面視において重ならない位置にそれぞれ形成される。
【００６０】
＜作用＞
上記の構成によれば、ｎ＋型層１０ｃが形成されない終端領域においては、キャリアレベルが抑えられる。そのため、リカバリー動作時のＳＯＡ耐量を向上させることができる。
【００６１】
また、ｐ型層１７が形成される終端領域はトランジスタ構造となり、リカバリー動作時にバイポーラ動作することで、リンギング（発振）を抑えることができる。
【００６２】
＜第５実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００６３】
＜構成＞
図５は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
【００６４】
図５に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において形成されるｎ型のバッファ層１８と、バッファ層１８の裏面において部分的に形成されるｎ＋型層１０ｄと、ｐ−型層１２と、ｐ型層１３と、電極１５と、バッファ層１８の裏面において部分的に形成されるｐ型層１７ｄとを備える。バッファ層１８の不純物濃度は、ｎ＋型層１０ｄの不純物濃度よりも低い。
【００６５】
ここで、ｎ＋型層１０ｄは、セル領域に対応するバッファ層１８の裏面においてのみ形成される。また、ｐ型層１７ｄは、バッファ層１８の裏面におけるｎ＋型層１０ｄが形成される領域を除く領域にのみ形成される。
【００６６】
そして、ｎ＋型層１０ｄとｐ−型層１２とは、平面視において重ならない位置にそれぞれ形成される。
【００６７】
＜製造方法＞
次に、図５に例示される半導体装置の製造方法について説明する。
【００６８】
まず、第１実施形態に例示される場合と同様に、酸化膜１４、終端領域のｐ型層１３、セル領域のｐ−型層１２、電極１５、保護膜１６をそれぞれ形成する。
【００６９】
その後、半導体基板であるｎ−型層１０１が所望の厚みとなるまで裏面を研磨し、ｎ−型層１０１の裏面においてｎ型のバッファ層１８を形成する。そして、写真製版でｎ−型層１０１の表面におけるｐ−型層１２と重ならないようにパターンを形成する。
【００７０】
その後、イオン注入を行い、さらに熱処理（たとえば、ｌａｓｅｒ  ａｎｎｅａｌなど）を行うことにより、ｎ＋型層１０ｄを形成する。また、ｐ型層１７ｄを形成する。
【００７１】
＜作用＞
上記の構成によれば、半導体装置の耐圧が安定し、リーク電流を小さくすることができる。
【００７２】
＜第６実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００７３】
＜構成＞
図６は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。なお、図６においては、特にセル領域における構造が概略的に例示される。
【００７４】
図６に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０ｅと、ｎ−型層１０１の表層において部分的に形成されるｐ−型層１２ｅと、電極１５と、ｎ−型層１０１の裏面において部分的に拡散されるｐ型層１７ｅとを備える。なお、ｐ型層１７ｅは、セル領域のｎ−型層１０１の裏面に拡散される。また、ｎ＋型層１０ｅとｐ型層１７ｅとは、平面視において互いに離間して形成される。
【００７５】
ここで、ｎ＋型層１０ｅとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｅとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｅとｎ＋型層１０ｅとは、平面視において重ならない位置にそれぞれ形成される。
【００７６】
＜製造方法＞
次に、図６に例示される半導体装置の製造方法について説明する。
【００７７】
まず、第１実施形態に例示される場合と同様に、セル領域のｐ−型層１２ｅ、電極１５をそれぞれ形成する。
【００７８】
その後、半導体基板であるｎ−型層１０１が所望の厚みとなるまで裏面を研磨し、写真製版でｎ−型層１０１の表面におけるｐ−型層１２ｅと重ならないようにパターンを形成する。
【００７９】
その後、イオン注入を行い、さらに熱処理（たとえば、ｌａｓｅｒ  ａｎｎｅａｌなど）を行うことにより、ｎ＋型層１０ｅを形成する。また、ｐ型層１７ｅを形成する。
【００８０】
＜作用＞
上記の構成によれば、キャリア密度を小さくすることができるため、リカバリー動作時にセル領域内でバイポーラ動作することで、リンギング（発振）を抑えることができる。
【００８１】
図７は、リカバリー動作時の波形を例示する図である。図７において、左側の縦軸が電圧値［Ｖ］を示し、右側の縦軸が電流値［Ａ］を示し、横軸が時間［μｓ］を示す。
【００８２】
図７に例示されるように、バイポーラ動作をする場合（太線）の方が、バイポーラ動作をしない場合（細線）に比べて、リンギング（発振）が抑えられることが分かる。
【００８３】
＜第７実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００８４】
＜構成＞
図８は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。なお、図８においては、特にセル領域における構造が概略的に例示される。
【００８５】
図８に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成される複数のｎ＋型層１０ｆと、ｐ−型層１２ｅと、電極１５と、ｎ−型層１０１の裏面において部分的に形成されるｐ型層１７ｆとを備える。
【００８６】
ここで、ｎ＋型層１０ｆとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｆとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｆは、平面視においてｎ＋型層１０ｆに挟まれて配置される。
【００８７】
＜作用＞
上記の構成によれば、同じ導電型である層同士の間の距離を離すことができるため、耐圧を安定化させることができる。
【００８８】
＜第８実施形態＞
本実施形態に関する半導体装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００８９】
＜構成＞
図９は、本実施形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。なお、図９においては、特にセル領域における構造が概略的に例示される。
【００９０】
図９に例示されるように、ＰＩＮダイオードは、ｎ−型層１０１と、ｎ−型層１０１の裏面において部分的に形成されるｎ＋型層１０ｇと、ｐ−型層１２ｅと、電極１５と、ｎ−型層１０１の裏面において部分的に形成されるｐ型層１７ｇとを備える。
【００９１】
ここで、ｎ＋型層１０ｇとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｇとｐ−型層１２ｅとは、平面視において重ならない位置にそれぞれ形成される。また、ｐ型層１７ｇは、平面視においてｎ＋型層１０ｇに挟まれて配置される。また、ｎ−型層１０１の裏面からの形成深さは、ｐ型層１７ｇよりもｎ＋型層１０ｇが深い。
【００９２】
＜作用＞
上記の構成によれば、逆バイアス時の空乏層の伸びが阻止される。そのため、リーク電流の増加を抑えられることができる。
【００９３】
＜効果＞
以下に、上記の実施形態による効果を例示する。なお、以下では、上記の実施形態に例示された具体的な構成に基づく効果が記載されるが、同様の効果が生じる範囲で、本明細書に例示される他の具体的な構成と置き換えられてもよい。また、当該置き換えは、複数の実施形態に跨ってなされてもよい。すなわち、異なる実施形態において例示された各構成が組み合わされて、同様の効果が生じる場合であってもよい。
【００９４】
上記の実施形態によれば、半導体装置が、第１導電型（ｎ型）の半導体層に対応するｎ−型層１０１と、第１導電型の第１不純物層に対応するｎ＋型層１０と、第２導電型（ｐ型）の複数の第２不純物層に対応するｐ−型層１２、さらにはｐ型層１３とを備える。
【００９５】
ｎ＋型層１０は、ｎ−型層１０１の裏面において部分的に拡散され、かつ、ｎ−型層１０１の不純物濃度よりも高い不純物濃度である。ｐ−型層１２およびｐ型層１３は、ｎ−型層１０１の表面においてそれぞれ部分的に拡散される。
【００９６】
ｎ＋型層１０は、平面視において、ｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間であって、ｐ−型層１２およびｐ型層１３と重ならない位置に形成される。
【００９７】
また、ｎ−型層１０１の表面におけるｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間には、ｎ−型層１０１のみが存在する。
【００９８】
このような構成によれば、ｎ−型層１０１の表面におけるｐ−型層１２と、ｎ−型層１０１の裏面におけるｎ＋型層１０とが、平面視において重ならない位置に配置される。また、ｎ−型層１０１の表面におけるｐ型層１３と、ｎ−型層１０１の裏面におけるｎ＋型層１０とが、平面視において重ならない位置に配置される。よって、たとえば、ｎ＋型層１０とｐ−型層１２との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。そのため、電子線照射などを必要とせずに、リカバリー動作時にキャリアが部分的に集中することを抑制することができる。すなわち、低リカバリー損失仕様、すなわち、高順方向電圧（Ｖｆ）仕様の半導体装置を実現することができる。また、高速リカバリー動作（低ＥＲＥＣ）を実現することができる。
【００９９】
なお、これらの構成以外の本明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、上記の効果を生じさせることができる。しかし、本明細書に例示される他の構成のうちの少なくとも１つを上記の構成に適宜追加した場合、すなわち、上記の構成としては記載されなかった本明細書に例示される他の構成を上記の構成に追加した場合でも、同様に上記の効果を生じさせることができる。
【０１００】
また、上記の実施形態によれば、第２不純物層には、セル領域に部分的に拡散されるセル不純物層に対応するｐ−型層１２と、複数の終端不純物層に対応するｐ型層１３とが含まれる。
【０１０１】
ｐ型層１３は、ｎ−型層１０１の表面において互いに離間して拡散され、かつ、セル領域を平面視において囲む終端領域においてそれぞれがｐ−型層１２を平面視において囲んで形成される。
【０１０２】
このような構成によれば、終端領域におけるガードリング構造により、半導体装置の耐圧を向上させることができる。
【０１０３】
また、上記の実施形態によれば、第１不純物層に対応するｎ＋型層１０ａが、セル領域のｎ−型層１０１の裏面においてのみ部分的に拡散される。
【０１０４】
このような構成によれば、ｎ＋型層１０ａが形成されない終端領域においては、キャリアレベルが抑えられる。そのため、リカバリー動作時のＳＯＡ耐量を向上させることができる。
【０１０５】
また、上記の実施形態によれば、半導体装置が、終端領域のｎ−型層１０１の裏面において部分的に拡散される、第２導電型の第３不純物層に対応するｐ型層１７を備える。
【０１０６】
このような構成によれば、ｐ型層１７が形成される終端領域はトランジスタ構造となり、リカバリー動作時にバイポーラ動作することで、リンギング（発振）を抑えることができる。
【０１０７】
また、上記の実施形態によれば、第３不純物層に対応するｐ型層１７ｅが、セル領域のｎ−型層１０１の裏面においても部分的に拡散される。
【０１０８】
このような構成によれば、半導体装置の耐圧が安定し、リーク電流を小さくすることができる。
【０１０９】
また、上記の実施形態によれば、ｐ型層１７が、平面視において、ｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間であって、ｐ−型層１２およびｐ型層１３と重ならない位置に形成される。
【０１１０】
このような構成によれば、ｎ−型層１０１の表面におけるｐ−型層１２と、ｎ−型層１０１の裏面におけるｎ＋型層１０ｃとが、平面視において重ならない位置に配置される。また、ｎ−型層１０１の表面におけるｐ型層１３と、ｎ−型層１０１の裏面におけるｎ＋型層１０ｃとが、平面視において重ならない位置に配置される。よって、たとえば、ｎ＋型層１０ｃとｐ−型層１２との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。
【０１１１】
また、上記の実施形態によれば、半導体装置が、ｎ−型層１０１の裏面において拡散される第１導電型（ｎ型）の第４不純物層に対応するバッファ層１８を備える。
【０１１２】
バッファ層１８の不純物濃度は、第１不純物層に対応するｎ＋型層１０ｄの不純物濃度よりも低い。また、ｎ＋型層１０ｄは、バッファ層１８上に部分的に拡散される。また、第３不純物層に対応するｐ型層１７ｄは、バッファ層１８上に部分的に拡散される。
【０１１３】
このような構成によれば、バッファ層１８を備えることにより、半導体装置の耐圧が安定する。よって、リーク電流を小さくすることができる。
【０１１４】
また、上記の実施形態によれば、第１不純物層に対応するｎ＋型層１０ｅと第３不純物層に対応するｐ型層１７ｅとが、平面視において互いに離間して形成される。
【０１１５】
このような構成によれば、キャリア密度を小さくすることができるため、リカバリー動作時にセル領域内でバイポーラ動作することで、リンギング（発振）を抑えることができる。また、高速リカバリー動作（低ＥＲＥＣ）を実現することができる。
【０１１６】
また、上記の実施形態によれば、半導体装置が、複数の第１不純物層に対応するｎ＋型層１０ｆを備える。また、第３不純物層に対応するｐ型層１７ｆが、平面視においてｎ＋型層１０ｆに挟まれて形成される。
【０１１７】
このような構成によれば、同じ導電型である層同士の間の距離を離すことができるため、耐圧を安定化させることができる。
【０１１８】
また、上記の実施形態によれば、ｎ−型層１０１の裏面における第１不純物層に対応するｎ＋型層１０ｇの形成深さが、ｎ−型層１０１の裏面における第３不純物層に対応するｐ型層１７ｇの形成深さよりも深い。
【０１１９】
このような構成によれば、逆バイアス時の空乏層の伸びが阻止される。そのため、リーク電流の増加を抑えられることができる。
【０１２０】
また、上記の実施形態によれば、第１不純物層に対応するｎ＋型層１０ｂと第２不純物層との間の平面視における距離である層間距離は、ｎ−型層１０１の厚さ以下である。
【０１２１】
このような構成によれば、層間距離がｎ−型層１０１の厚さ以下である範囲において、ｎ＋型層１０とｐ−型層１２との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。
【０１２２】
また、上記の実施形態によれば、複数の層間距離には、他の層間距離と異なる層間距離が含まれる。
【０１２３】
このような構成によれば、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離を制御することによって、伝導度変調のレベルを調整することができる。また、ｎ＋型層１０ｂとｐ−型層１２ｂとの間の距離が複数パターン混在した構成とすることで、複数の特性を有する素子が並列接合された場合と同じ効果が得られる。
【０１２４】
また、上記の実施形態によれば、半導体装置が、第１導電型（ｎ型）の半導体層に対応するｎ−型層１０１と、第１導電型の第１不純物層に対応するｎ＋型層１０ｄと、第２導電型（ｐ型）の複数の第２不純物層に対応するｐ−型層１２、さらにはｐ型層１３と、第２導電型の第３不純物層に対応するｐ型層１７ｄと、第１導電型の第４不純物層に対応するバッファ層１８とを備える。
【０１２５】
ｎ＋型層１０ｄは、ｎ−型層１０１の裏面において部分的に拡散され、かつ、ｎ−型層１０１の不純物濃度よりも高い不純物濃度である。ｐ−型層１２およびｐ型層１３は、ｎ−型層１０１の表面においてそれぞれ部分的に拡散される。
【０１２６】
ｎ＋型層１０ｄは、平面視において、ｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間であって、ｐ−型層１２およびｐ型層１３と重ならない位置に形成される。
【０１２７】
また、ｎ−型層１０１の表面におけるｐ−型層１２同士、ｐ型層１３同士、または、ｐ−型層１２とｐ型層１３との間には、ｎ−型層１０１のみが存在する。また、ｎ＋型層１０ｄが、セル領域のｎ−型層１０１の裏面においてのみ部分的に拡散される。
【０１２８】
また、ｐ型層１７ｄは、ｎ−型層１０１の裏面において拡散される。また、バッファ層１８は、ｎ−型層１０１の裏面において拡散される。
【０１２９】
また、バッファ層１８の不純物濃度は、ｎ＋型層１０ｄの不純物濃度よりも低い。また、ｎ＋型層１０ｄは、バッファ層１８上に部分的に拡散される。また、ｐ型層１７ｄは、バッファ層１８上に部分的に拡散される。
【０１３０】
このような構成によれば、ｎ−型層１０１の表面におけるｐ−型層１２と、ｎ−型層１０１の裏面におけるｎ＋型層１０ｄとが、平面視において重ならない位置に配置される。また、ｎ−型層１０１の表面におけるｐ型層１３と、ｎ−型層１０１の裏面におけるｎ＋型層１０ｄとが、平面視において重ならない位置に配置される。よって、たとえば、ｎ＋型層１０ｄとｐ−型層１２との間の距離を調整して、伝導度変調のレベルの上昇を抑制することができる。また、バッファ層１８を備えることにより、半導体装置の耐圧が安定する。よって、リーク電流を小さくすることができる。
【０１３１】
＜変形例＞
上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
【０１３２】
また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
【０１３３】
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１３４】
また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０１３５】
上記実施形態では、第１導電型がｎ型であり、第２導電型がｐ型であるとして説明されたが、逆に、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【符号の説明】
【０１３６】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１００  ｎ＋型層、１２，１２ｂ，１２ｅ，１０２  ｐ−型層、１３，１７，１７ｄ，１７ｅ，１７ｆ，１７ｇ，１０３  ｐ型層、１４  酸化膜、１５  電極、１６  保護膜、１８  バッファ層、１０１  ｎ−型層。
【図１】
2017051464.tif 000003
【図２】
2017051464.tif 000004
【図３】
2017051464.tif 000005
【図４】
2017051464.tif 000006
【図５】
2017051464.tif 000007
【図６】
2017051464.tif 000008
【図７】
2017051464.tif 000009
【図８】
2017051464.tif 000010
【図９】
2017051464.tif 000011
【図１０】
2017051464.tif 000012
【図１１】
2017051464.tif 000013
【図１２】
2017051464.tif 000014
【国際調査報告】
2017051464.tif 000015
2017051464.tif 000016