(57)【要約】  中空部の気密性を保持し、歩留まり及び耐久性を向上させる。半導体装置１は、デバイス基板２、半導体回路３、封止枠７、キャップ基板８、ビア部１０、電極１１，１２，１３、バンプ部１４等を備える。デバイス基板２とキャップ基板８との間には、半導体回路３が気密状態で収容される中空部９を設ける。バンプ部１４は、全てのビア部１０と、キャップ基板８とを連結する。これにより、バンプ部１４Ａを用いてビア部１０を補強することができる。
2017029822.tif 000002
【特許請求の範囲】
【請求項１】
表面及び裏面を有するデバイス基板と、
前記デバイス基板の表面側に設けられた半導体回路と、
前記デバイス基板の表面に接合され、前記半導体回路を取囲む封止枠と、
表面及び裏面を有する基板により形成されると共に、前記裏面が前記半導体回路を覆った状態で前記封止枠の全周に接合され、前記デバイス基板との間に前記半導体回路が気密状態で収容される中空部を形成したキャップ基板と、
前記半導体回路を外部に接続するために導電性材料により形成され、前記デバイス基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記中空部の内部で全ての前記ビア部にそれぞれ設けられ、当該ビア部と前記キャップ基板とを連結する複数のバンプ部と、
を備えた半導体装置。
【請求項２】
前記各バンプ部のうち少なくとも一部のバンプ部は、導電性材料により形成し、
前記キャップ基板の裏面には、前記一部のバンプ部のうち前記ビア部を介して接地されないバンプ部から絶縁された状態で当該裏面を覆う導電膜を設けた請求項１に記載の半導体装置。
【請求項３】
前記各バンプ部のうち少なくとも一部のバンプ部は、導電性材料により形成し、
前記一部のバンプ部のうち前記ビア部を介して接地されないバンプ部は、少なくとも一部を絶縁材料により形成し、
前記キャップ基板の裏面には、当該裏面を全面にわたって覆う導電膜を設けた請求項１に記載の半導体装置。
【請求項４】
前記半導体回路を外部に接続するために導電性材料により形成され、前記キャップ基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記バンプ部を構成する第１のバンプ部の他に前記中空部に配置され、前記キャップ基板の前記ビア部に設けられると共に当該ビア部と前記デバイス基板とを連結する第２のバンプ部と、
を備えた請求項１から３のうち何れか１項に記載の半導体装置。
【請求項５】
前記各バンプ部のうち少なくとも前記第２のバンプ部は、導電性材料により形成し、
前記キャップ基板の裏面には、前記第２のバンプ部から絶縁された状態で当該裏面を覆う導電膜を設けた請求項４に記載の半導体装置。
【請求項６】
前記デバイス基板の裏面には、当該デバイス基板に形成された前記ビア部を介して前記半導体回路に接続される単一の導電膜を設けた請求項４に記載の半導体装置。
【請求項７】
前記各バンプ部のうち少なくとも前記第２のバンプ部を導電性材料により形成し、
前記半導体回路に接続された入力電極、出力電極及びグランド電極を備え、
前記入力電極及び前記出力電極は、前記キャップ基板の表面に設けると共に、前記キャップ基板の前記ビア部と前記第２のバンプ部とを介して前記半導体回路に接続し、
前記グランド電極は、前記デバイス基板の裏面を全面にわたって覆う単一の導電膜により形成すると共に、前記デバイス基板の前記ビア部を介して前記半導体回路に接続した請求項４から６のうち何れか１項に記載の半導体装置。
【請求項８】
前記ビア部は、前記デバイス基板または前記キャップ基板に形成されたスルーホール内に導電層をコンフォーマルに形成したものであり、空洞を有する構成とした請求項１から７のうち何れか１項に記載の半導体装置。
【請求項９】
前記封止枠は、導電性材料により形成した請求項１から８のうち何れか１項に記載の半導体装置。
【請求項１０】
前記バンプ部及び前記封止枠は、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄまたはその合金により形成した請求項１から９のうち何れか１項に記載の半導体装置。
【請求項１１】
前記封止枠と前記バンプ部とは、同一の材料により形成した請求項１から１０のうち何れか１項に記載の半導体装置。
【請求項１２】
前記デバイス基板と前記キャップ基板とは、同一の材料により形成した請求項１から１１のうち何れか１項に記載の半導体装置。
【請求項１３】
前記封止枠と前記バンプ部の高さを同じ寸法に形成し、前記デバイス基板及び前記キャップ基板を凹部が存在しない平板状に形成した請求項１から１２のうち何れか１項に記載の半導体装置。
【請求項１４】
前記キャップ基板の表面側に他の半導体回路を設けた請求項１から１３のうち何れか１項に記載の半導体装置。
【請求項１５】
それぞれ相手方の基板と対向する対向面を有し、互いに対向面が対向した状態で衝合されることにより前記各対向面の間に中空部を形成する２つの基板と、
前記各基板の対向面にそれぞれ形成された電極パッドと、
前記中空部に気密状態で収容され、少なくとも一部の前記電極パッドと接続される半導体回路と、
前記各基板のうち少なくとも一方の基板に形成され、前記一方の基板を貫通して前記電極パッドの裏面側に開口したビアホールと前記ビアホールに充填されて前記電極パッドと接続された充填金属とを有するビア部と、
内部に空洞を有する中空構造体として形成され、前記一方の基板の前記電極パッドと他方の基板の前記電極パッドとを互いに連結するバンプ部と、
を備え、
前記バンプ部は、当該バンプ部と連結された前記電極パッドの裏面側に開口した前記ビアホールの全周において、前記ビアホールの開口端よりも外側に配置する構成とした半導体装置。
【請求項１６】
前記バンプ部が前記電極パッドと接触する接触面は、前記ビアホールの開口端の全周において当該開口端よりも外側に位置する構成とした請求項１５に記載の半導体装置。
【請求項１７】
前記バンプ部は、
内部に空洞が存在しない中実構造体として形成され、前記一方の基板の前記電極パッドに連結されると共に、前記他方の基板の前記電極パッドから離間した第１のバンプ層と、
内部に空洞を有する中空構造体として形成され、前記基板の対向面と垂直な方向で前記第１のバンプ層と積層されると共に、前記第１のバンプ層と前記他方の基板の前記電極パッドとを連結する第２のバンプ層と、
を備えた請求項１５または１６に記載の半導体装置。
【請求項１８】
前記バンプ部は、前記基板の対向面と垂直な平面に投影した形状が長方形となるように形成した請求項１から１７のうち何れか１項に記載の半導体装置。
【請求項１９】
前記バンプ部は、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄまたはその合金により形成した請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、中空部を有する半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体チップは、大気中の水分により電極の腐食等が生じて動作不良となることがあるため、気密構造をもつようにパッケージ化されることがある。また、高周波動作する半導体チップにおいては、外部電波の影響による動作の不安定化及び半導体自身からの不要輻射の問題を防止するため、パッケージに電磁シールド機能をもたせることが要求される。このようなチップのパッケージ材は、ＣｕＷ等のベース材にメタルキャップを行うのが一般的であるが、高価であり、コストアップの要因となっていた。これに対し、近年では、半導体チップをチップスケールでパッケージ化（ＣＳＰ構造化）して、パッケージ化のコストを削減する方法が盛んに開発されている。このように、パッケージ化した中空デバイスの代表的な構造としては、例えば特許文献１，２，３が知られている。【０００３】
特許文献１には、高周波デバイスの基本トランジスタの一つであるＨＥＭＴ構造をパッケージ化する場合について記載されている。特許文献１では、図４から図６に示すように、デバイス基板のチップ外周に封止枠を設け、更に、封止枠上にキャップを貼付けることにより、半導体回路を中空部に封止してパッケージ化する。そして、キャップ及び封止枠に導電性をもたせることにより、電磁シールド機能を実現する構造が提案されている。電磁シールドは、高周波半導体に用いられる機能であり、半導体回路から発生する電磁波の輻射による周辺デバイスへの影響、及び、周辺デバイスの電磁波による半導体回路への影響を抑制することを目的としている。【０００４】
特許文献２，３では、封止枠を用いず、キャップに窪みを形成することでデバイス基板とキャップとの間に中空部を設けている。また、特許文献２では、キャップの窪みに導電性膜を形成することで、電磁シールド機能を実現している。また、特許文献３では、キャップの反対面に放熱電極を形成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本特開２００５−５７１３６号公報
【特許文献２】日本特開２０１２−３３６１５号公報
【特許文献３】日本特開２０１２−２４４０５９号公報
【特許文献４】国際公開第２００７／０４９３７６号
【特許文献５】国際公開第２０１０／０１３７２８号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、以下の理由によりパッケージ内の気密性を確保するのが難しい。まず、特許文献１から３の従来技術では、ビア部から気密破壊が生じ易いという共通の問題がある。具体的に述べると、基板に形成されたビアホールの側壁には、エッチング時の生成物（デポ物）等が存在する。このため、導電金属を側壁に密着した状態で形成しても、密着性が低下し易い。しかも、ビアホール内の導電金属と基板との間には、熱膨張率及び線膨張率の差異が存在する。このため、半導体装置に対してウェハプロセスやチップ動作時に熱履歴が加わると、元々密着性が低いビアホール内の導電金属が剥離したり、当該導電金属に接合されている電極パッドにストレスが加わって電極パッドが剥離することがあり、その結果として中空部の気密破壊が生じるという問題がある。なお、上記の熱履歴としては、例えばはんだダイボンド実装、ベーキング、薬品処理、トランジスタ動作等により生じる５０〜３００℃程度の温度変化が挙げられる。【０００７】
また、特許文献３に記載された従来技術では、デバイス基板とキャップ基板との間に、導電金属により形成されたバンプ構造と、キャップ自体がデバイス基板に接合された接合部とが併存している。これらの部位には線膨張率の差異が存在する。このため、熱履歴が加わると、デバイス基板とキャップ基板との接合部にストレスが加わってキャップ基板、デバイス基板等に亀裂が発生し、気密破壊が生じ易いという問題がある。【０００８】
本発明は、上述のような課題を解決するためになされたもので、中空部の気密性を安定的に保持することができ、歩留まり及び耐久性を向上させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、表面及び裏面を有するデバイス基板と、デバイス基板の表面側に設けられた半導体回路と、デバイス基板の表面に接合され、半導体回路を取囲む封止枠と、表面及び裏面を有する基板により形成されると共に、裏面が半導体回路を覆った状態で封止枠の全周に接合され、デバイス基板との間に半導体回路が気密状態で収容される中空部を形成したキャップ基板と、半導体回路を外部に接続するために導電性材料により形成され、デバイス基板の表面と裏面との間を貫通すると共に半導体回路に接続された複数のビア部と、中空部の内部で全てのビア部にそれぞれ設けられ、当該ビア部とキャップ基板とを連結する複数のバンプ部と、を備えている。
【発明の効果】
【００１０】
本発明によれば、全てのビア部上にバンプ部を設け、当該バンプ部によりビア部とキャップ基板とを連結することができる。これにより、キャップ基板に支持されたバンプ部によりビア部を補強し、ビア部の変形、剥離等を抑制することができる。この結果、デバイス基板とキャップ基板との接合信頼性を高め、中空部の気密性を安定的に保持することができる。従って、半導体装置の歩留まり及び耐久性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１による半導体装置を一部省略した状態で示す平面図である。
【図２】図１に示す半導体装置の矢示Ｉ−Ｉ線断面図である。
【図３】図１に示す半導体装置の矢示ＩＩ−ＩＩ線断面図である。
【図４】本発明の実施の形態１において、デバイス基板上に半導体回路、バンプ部等を形成する工程を示す断面図である。
【図５】キャップ基板に接合パッドを形成する工程を示す断面図である。
【図６】デバイス基板とキャップ基板とを接合する工程を示す断面図である。
【図７】デバイス基板及びキャップ基板を接合後に薄板化する工程を示す断面図である。
【図８】デバイス基板にビア部及び裏面側の電極を形成する工程を示す断面図である。
【図９】多数のデバイス基板及び当該基板側の構成要素をウェハに形成する工程を示す説明図である。
【図１０】多数のキャップ基板及び当該基板側の構成要素をウェハに形成する工程を示す説明図である。
【図１１】従来技術の半導体装置の一例を示す断面図である。
【図１２】図１１中で気密破壊が生じる部位を示す要部拡大図である。
【図１３】本発明の実施の形態２による半導体装置のキャップ基板をデバイス基板側からみた底面図である。
【図１４】本発明の実施の形態２による半導体装置を図１３中の矢示Ｉ−Ｉ線位置で破断した断面図である。
【図１５】本発明の実施の形態２による半導体装置を図１３中の矢示ＩＩ−ＩＩ線位置で破断した断面図である。
【図１６】本発明の実施の形態３による半導体装置のキャップ基板をデバイス基板側からみた底面図である。
【図１７】本発明の実施の形態３による半導体装置を図１６中の矢示Ｉ−Ｉ線位置で破断した断面図である。
【図１８】本発明の実施の形態３による半導体装置を図１６中の矢示ＩＩ−ＩＩ線位置で破断した断面図である。
【図１９】本発明の実施の形態４による半導体装置を図２と同様位置からみた断面図である。
【図２０】本発明の実施の形態５による半導体装置を図２と同様位置からみた断面図である。
【図２１】本発明の実施の形態６による半導体装置を図２と同様位置からみた断面図である。
【図２２】本発明の実施の形態７による半導体装置を図２と同様位置からみた断面図である。
【図２３】本発明の実施の形態７による半導体装置を図３と同様位置からみた断面図である。
【図２４】本発明の実施の形態７において、半導体装置をベース材に実装した状態を模式的に示す断面図である。
【図２５】従来技術における半導体装置の実装状態を示す断面図である。
【図２６】本発明の実施の形態８による半導体装置を図２と同様位置からみた断面図である。
【図２７】本発明の実施の形態８による半導体装置を図３と同様位置からみた断面図である。
【図２８】本発明の実施の形態９による半導体装置を図２と同様位置からみた断面図である。
【図２９】本発明の実施の形態１０による半導体装置を図２と同様位置からみた断面図である。
【図３０】本発明の実施の形態１から９によるビア部の断面図３０（Ａ）と、従来技術によるビア部の断面図３０（Ｂ）とを比較して示す説明図である。
【図３１】本発明の実施の形態１１による半導体装置を図２と同様位置からみた断面図である。
【図３２】本発明の実施の形態１１による半導体装置を図３と同様位置からみた断面図である。
【図３３】図３１中のバンプ部等を拡大して示す要部拡大断面図である。
【図３４】図３３中の矢示ＩＩＩ−ＩＩＩ線断面図である。
【図３５】本発明の実施の形態１１において、変形例を示すバンプ部の横断面図である。
【図３６】デバイス基板をパターニングする工程を示す断面図である。
【図３７】デバイス基板を薄板化してビアホールを形成する工程を示す断面図である。
【図３８】デバイス基板にビア部及びグランド電極を形成する工程を示す断面図である。
【図３９】バンプ部及び封止枠を形成する工程を示す断面図である。
【図４０】キャップ基板に接合パッドを形成する工程を示す断面図である。
【図４１】デバイス基板とキャップ基板とを接合する工程を示す断面図である。
【図４２】本発明の実施の形態１１において、他の変形例を示す断面図である。
【図４３】本発明の実施の形態１２による半導体装置のバンプ部等を拡大して示す要部拡大断面図である。
【図４４】ビアホールの形成時にオーバーエッチが生じる様子を図４３と同様位置からみた要部拡大断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の実施の形態について説明する。なお、本明細書で使用する各図においては、共通する要素に同一の符号を付し、重複する説明を省略するものとする。また、本発明は、以下の実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々に変形することが可能である。また、本発明は、以下の各実施の形態に示す構成のうち、組合わせ可能な構成のあらゆる組合わせを含むものである。さらに、本明細書において、電気的な機能を有する構造物同士の「接続」とは、電気的及び機械的な接続を意味するものとする。
【００１３】
実施の形態１．
まず、図１から図１２を参照して、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１による半導体装置を一部省略した状態で示す平面図である。なお、図１では、キャップ基板８等の図示を省略している。また、図２は、図１に示す半導体装置の矢示Ｉ−Ｉ線断面図であり、図３は、半導体装置の矢示ＩＩ−ＩＩ線断面図である。これらの図に示すように、本実施の形態による半導体装置１は、デバイス基板２、半導体回路３、電極パッド４，５，６、封止枠７、キャップ基板８、中空部９、ビア部１０、バンプ部１４、接合パッド１５，１６，１７等を備えている。なお、本明細書では、デバイス基板２とキャップ基板８とをまとめて「基板２，８」と表記する場合がある。また、グランド電極パッド４、入力電極パッド５、出力電極パッド６は、「電極パッド４，５，６」と表記し、グランド電極１１、入力電極１２及び出力電極１３は、「電極１１，１２，１３」と表記する場合がある。
【００１４】
デバイス基板２は、例えば単結晶のＧａＡｓ基板、シリコン基板等により平板状に形成され、表面２Ａ及び裏面２Ｂを有している。半導体回路３は、例えばＨＥＭＴトランジスタ等により構成され、デバイス基板２の表面２Ａ側（半導体動作面）に設けられている。なお、本発明は、ＨＥＭＴトランジスタに限定されるものではなく、例えば他の電界効果トランジスタ、ＨＢＴ等のバイポーラトランジスタ、集積回路等からなる半導体回路に適用してもよい。また、本発明では、デバイス基板２の両面のうちキャップ基板８と対向する対向面を表面２Ａと表記し、半導体装置１の外部に面した外側の面を裏面２Ｂと表記している。
【００１５】
半導体回路３は、デバイス基板２の表面２Ａに固着されたソース電極３Ａ、ドレイン電極３Ｂ及びゲート電極３Ｃを備えている。ドレイン電極３Ｂは、例えばデバイス基板２の中央部に配置され、ソース電極３Ａは、ドレイン電極３Ｂの両側にそれぞれ配置されている。ゲート電極３Ｃは、ドレイン電極３Ｂの両側において、ドレイン電極３Ｂと各ソース電極３Ａとの間にそれぞれ配置されている。
【００１６】
また、デバイス基板２の表面２Ａには、グランド電極パッド４、入力電極パッド５及び出力電極パッド６が固着されている。グランド電極パッド４は、例えば２個配置され、各ソース電極３Ａに１個ずつ接続されている。入力電極パッド５には、２個のゲート電極３Ｃが接続されている。出力電極パッド６は、ドレイン電極３Ｂに接続されている。また、上述した電極３Ａ，３Ｂ，３Ｃ及び電極パッド４，５，６は、例えばＡｕ等の金属膜により形成されている。
【００１７】
このように構成される半導体回路３では、入力信号が入力電極パッド５から各ゲート電極３Ｃに入力されると、この入力信号は、トランジスタにより増幅された後に、ドレイン電極３Ｂから出力電極パッド６に出力される。なお、上述した半導体回路３の構成は一例であり、本発明を限定するものではない。また、グランド電極パッド４、入力電極パッド５及び出力電極パッド６は、当該電極パッド４，５，６の位置に形成されたバンプ部１４の一部を構成している。この構成によれば、バンプ部１４は、ビア部１０に直接連結されている。一方、本発明では、グランド電極パッド４、入力電極パッド５及び出力電極パッド６がバンプ部１４と別の構造物であると考えてもよい。この場合、バンプ部１４は、電極パッド４，５，６の何れかを介してビア部１０と間接的に連結されている。本発明は、バンプ部１４をビア部１０上に連結したことを特徴とするものであり、バンプ部１４が電極パッド４〜６によりビア部１０に接続されている構成と、バンプ部１４がビア部１０に直接接続されている構成の両方を含むものである。
【００１８】
封止枠７は、例えばＡｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ、またはこれらの合金等を含む導電性材料からなり、四角形の枠状に形成されている。また、封止枠７は、半導体回路３を全周にわたって取囲む位置でデバイス基板２の表面２Ａに接合され、表面２Ａから垂直に突出している。キャップ基板８は、デバイス基板２と対向する平板状のチップとして形成され、半導体回路３等を覆った状態で封止枠７の全周に接合されている。これにより、デバイス基板２とキャップ基板８との間には、封止枠７の内側となる位置に中空部９が形成されている。中空部９の内部には、半導体回路３と、電極パッド４，５，６を含むバンプ部１４とが気密状態で収容されている。なお、本明細書では、キャップ基板８の両面のうちデバイス基板２の表面２Ａと対向する対向面を表面８Ａと表記し、半導体装置１の外部に面した外側の面を裏面８Ｂと表記する。
【００１９】
キャップ基板８の材料としては、例えば半導体基板、ガラス、サファイア基板等のように、平坦性の高い基板を用いるのがよい。何故なら、基板の平坦性が高いほど、接合状態が均一となり、安定した気密封止が得られるからである。また、デバイス基板２とキャップ基板８は同一の材料により形成するか、または、互いに線膨張率が近い材料により形成するのが好ましい。これにより、熱履歴によるストレスを抑制することができる。なお、エポキシ樹脂、ポリイミドフィルムの有機膜等の材料を用いた場合には、気密性が低下する傾向がある。
【００２０】
ビア部１０は、半導体回路３を外部に接続するものであり、デバイス基板２を貫通して表面２Ａ及び裏面２Ｂに露出している。ビア部１０は、デバイス基板２に形成したビアホールの内部に金属材料を充填することにより形成されている。また、デバイス基板２には、複数のビア部１０が設けられている。各ビア部１０のうちデバイス基板２の表面２Ａ側に位置する部位は、電極パッド４，５，６の何れかに接続され、更に、当該電極パッドを介して半導体回路３に接続されている。また、各ビア部１０は、金属材料等の導電膜を用いてデバイス基板２の裏面２Ｂに設けられたグランド電極１１、入力電極１２及び出力電極１３の何れかに接続されている。これにより、グランド電極パッド４、入力電極パッド５、出力電極パッド６は、それぞれのビア部１０を介してグランド電極１１、入力電極１２、出力電極１３に接続されている。なお、ビア部１０の空洞１０Ａについては、図２９を参照して後述する。
【００２１】
一方、バンプ部１４は、個々のビア部１０とキャップ基板８とを連結している。即ち、全てのビア部１０は、互いに異なるバンプ部１４を介してキャップ基板８に連結されている。これらのバンプ部１４は、デバイス基板２とキャップ基板８との間（中空部９の内部）に配置され、該各基板２，８が対向する方向に延びた柱状に形成されている。より詳しく述べると、バンプ部１４には、２種類のバンプ部１４Ａ，１４Ｂが含まれている。バンプ部１４Ａは、ビア部１０を介して接地されないバンプ部であり、バンプ部１４Ｂは、ビア部１０を介して接地されるバンプ部である。
【００２２】
一部のバンプ部１４Ａは、図２に示すように、例えば導電性材料により形成された柱状のバンプ本体１４ａと、入力電極パッド５と、接合パッド１６とにより構成されている。入力電極パッド５は、バンプ本体１４ａの一端側及びビア部１０にそれぞれ接合されている。接合パッド１６は、バンプ本体１４ａの他端側及びキャップ基板８の表面８Ａにそれぞれ接合されている。また、残りのバンプ部１４Ａは、バンプ本体１４ａ、出力電極パッド６及び接合パッド１６により構成されている。出力電極パッド６は、バンプ本体１４ａの一端側及びビア部１０に接合されている。一方、バンプ部１４Ｂは、図３に示すように、バンプ本体１４ａ、グランド電極パッド４及び接合パッド１６により構成されている。グランド電極パッド４は、バンプ本体１４ａの一端側及びビア部１０にそれぞれ接合されている。
【００２３】
バンプ部１４は、ビア部１０の強度を高めるものである。従って、バンプ部１４は、硬質な材質により形成するのが好ましい。具体的には、例えば金属材料、シリコン酸化膜等の無機絶縁膜、ポリイミド等の材料を用いてバンプ部１４を形成することにより、ビア部１０の強度を向上させることができる。また、バンプ部１４は、封止枠７と同じ材料により形成するのが好ましい。これにより、封止枠７とバンプ部１４との線膨張率の差異が原因でデバイス基板２及びキャップ基板８に変形、亀裂等が生じるのを防止し、半導体装置１の耐久性を向上させることができる。また、封止枠７を金属材料、無機絶縁膜等により形成した場合には、基板２，８に対して封止枠７を安定的に密着させ、中空部９の気密性を高めることができる。なお、図２及び図３中に示す接合パッド１５，１６，１７については、後述する。
【００２４】
次に、図４から図８を参照して、本実施の形態による半導体装置１の製造工程について説明する。これらの図面は、図２と同様位置からみた断面図である。まず、図４は、本発明の実施の形態１において、デバイス基板上に半導体回路、バンプ部等を形成する工程を示している。この工程では、エピタキシャル成長等の手段を用いてデバイス基板２の表面２Ａ側に半導体動作層（図示せず）を形成した後に、フォトリソグラフィー、エッチング、メタル成膜等の手段を用いてトランジスタ構造を含む半導体回路３を形成する。また、例えばＡｕ等の金属膜をデバイス基板２の表面２Ａ側に蒸着してパターニングすることにより、電極パッド４，５，６を形成する。電極パッド４，５，６は、例えばエッチングによりデバイス基板２の裏面２Ｂ側からビアホールを形成するときに、ストッパとして機能する。
【００２５】
また、図４に示す工程では、電極パッド４，５，６上にバンプ本体１４ａをそれぞれ形成し、更に、半導体回路３を取囲む位置に封止枠７を形成する。この場合、各バンプ本体１４ａと封止枠７とは、基板２，８に対する接合状態を均一化するために、互いに同じ材料を用いて同時に形成するのが好ましい。具体例を挙げると、レジスト材料等を用いてパターニングした形成したデバイス基板２上に、はんだ等の金属ペーストを充填する。これにより、所定のパターンを有するバンプ本体１４ａと封止枠７とを、互いに等しい高さ寸法で同時に効率よく形成することができる。
【００２６】
ここで、バンプ本体１４ａ及び封止枠７をデバイス基板２に直接パターニングした場合には、高い密着性が得られないことがある。このため、デバイス基板２には、バンプ本体１４ａの接合部を兼ねる電極パッド４，５，６と、封止枠７の接合部となる接合パッド１５とを予め形成しておくのが好ましい。接合パッド１５は、蒸着等の手段を用いて形成され、封止枠７の一部を構成するものである。なお、本発明では、後述のように、電極パッド４，５，６を形成せず、バンプ部１４をビア部１０上に直接形成してもよい。また、本発明では、バンプ部１４を全てのビア部１０の位置に形成する必要があるが、これに加えて、バンプ部１４をビア部１０が存在しない位置に形成してもよい。
【００２７】
一方、図５は、キャップ基板に接合パッドを形成する工程を示している。この工程は、図４に示す工程と別個に行われるものである。図５に示す工程では、バンプ部１４の接合部となる接合パッド１６と、封止枠７の接合部となる接合パッド１７をキャップ基板８の表面８Ａに形成する。接合パッド１６は、バンプ部１４の一部を構成するものである。接合パッド１７は、封止枠７と一体化され、その一部となるものである。なお、図４及び図５では、デバイス基板２にバンプ本体１４ａ及び封止枠７を形成した後に、これらのバンプ本体１４ａ及び封止枠７とキャップ基板８とを接合する場合の工程を例示した。しかし、本発明はこれに限らず、キャップ基板８にバンプ本体１４ａ及び封止枠７を形成した後に、これらのバンプ本体１４ａ及び封止枠７とデバイス基板２とを接合してもよい。
【００２８】
次に、図６は、デバイス基板とキャップ基板とを接合する工程を示している。この工程は、図４及び図５に示す工程後に行われるものである。図６に示す工程では、例えばＳｎ、ＳｎＡｇからなるはんだ等のように融点が低い金属を用いて、デバイス基板２側の封止枠７と、キャップ基板８側の接合パッド１７（または、キャップ基板８）とを圧着して接合する。この工程では、例えば２００℃以上の温度で接合を行うのが好ましい。なお、本工程での接合方法としては、例えばＡｕ等のような同一の金属材料を用いて両者の接合面を形成し、当該接合面を超音波により接着する方法を採用してもよい。また、例えばＡｕ，Ａｇ，Ｃｕ，Ｐｄ，Ｐｔ等の微細な金属粒子を溶剤に混合したペースト剤により薄膜を形成し、この薄膜をパターニングすることにより封止枠７及び各バンプ本体１４ａを形成した後に、２００℃〜５００℃の高温下で圧着することにより接合してもよい。また、接合を安定させるためには、封止枠７及び各バンプ本体１４ａの接合面積を必要最小限に小さくし、接合部に加わる圧力を高くするのが好ましい。具体例を挙げると、封止枠７の幅は２０μｍ程度に設定し、バンプ本体１４ａの直径はφ５０μｍ程度に設定するのが好ましい。
【００２９】
封止枠７及び各バンプ部１４の高さ（デバイス基板２またはキャップ基板８からの突出寸法）は、半導体回路３よりも大きな寸法であればよい。具体例を挙げると、半導体回路３がＨＥＭＴ及びＨＢＴ等のトランジスタを含む場合には、その出力電力量にもよるが、基本的には、封止枠７及び各バンプ部１４の高さを３〜２０μｍ程度に設定するのが好ましい。また、ＧａＡｓ高出力半導体の場合には、ＧａＡｓの熱抵抗が高く、デバイス基板２が厚いとビアホールのエッチングに不利となる。このため、デバイス基板２の厚さは、例えば数１０〜数１００μｍ程度に設定するのが好ましい。
【００３０】
また、デバイス基板２には、接合時の圧力により亀裂等が生じる懸念がある。従って、デバイス基板２の厚さは、最終的に必要な寸法よりも大きく形成しておくのが好ましい。この場合には、接合後にデバイス基板２を薄板化してから、ビアホールのエッチング及び電極１１，１２，１３の形成を行う。一方、キャップ基板８については、ビアホール等の加工を行わない限り、薄板化する利点がないので、亀裂等は生じ難い。このため、キャップ基板８の厚さは、例えば５００μｍ程度でもよい。なお、キャップ基板８にもビアホール等の加工を行う場合には、キャップ基板８の厚さをデバイス基板２と同程度に設定し、接合後に薄板化するのが好ましい。なお、図７は、デバイス基板及びキャップ基板を接合後に薄板化する工程を示している。
【００３１】
次に、図８は、デバイス基板にビア部及び裏面側の電極を形成する工程を示している。この工程は、図６（及び図７）に示す工程後に行われるものである。図８に示す工程では、まず、フォトリソグラフィーによりレジストパターンを形成した後に、ドライエッチングまたはウェットエッチングによりビアホールを形成する。その後、レジストパターンは、レジスト溶解性の薬品により溶解して除去するか、または酸素プラズマ処理により分解して除去する。次に、例えばスパッタ等の手段によりシード層となる導電膜をデバイス基板２の裏面Ａ側及びビアホール内に形成し、更に、電解めっき法等により導電金属の厚膜をシード層上に形成する。導電金属は、半導体回路３を流れる電流値にもよるが、基本的には、数μｍ以上の膜厚（めっき厚）に形成するのが好ましい。なお、導電金属は、ビアホール内にコンフォーマルに形成するか、または埋め込んで形成する。そして、このように形成された導電金属をパターニングすることにより、各ビア部１０及び裏面側の電極１１，１２，１３を形成する。このとき、電極１１，１２，１３は、互いに分離された状態で形成される。パターニングの方法としては、例えば各ビア部１０及び電極１１，１２，１３上にレジストパターンを形成し、ウェット薬品によりエッチングする方法等が挙げられる。なお、導電金属がＡｕめっき膜の場合には、ウェット薬品としてヨウ素ヨウ化カリウム水溶液を用いることができる。なお、基板同士の接合以降に行う工程、即ち、デバイス基板の薄板化、ビア形成等の工程については、基板同士の接合前に行ってもよい。
【００３２】
以上の工程により、半導体装置１を製造することができる。また、これらの工程は、例えば図９及び図１０に示すように、多数のデバイス基板２及びキャップ基板８をそれぞれウェハ１８，１９に形成し、ウェハ１８，１９を互いに接合することにより行うことができる。これにより、多数の半導体装置１をまとめて効率よく製造することができる。なお、図９は、多数のデバイス基板及び当該基板側の構成要素をウェハに形成する工程を示す説明図である。また、図１０は、多数のキャップ基板及び当該基板側の構成要素をウェハに形成する工程を示す説明図である。これらの図において、マーク２０は、個々のデバイス基板２及びキャップ基板８を互いに衝合可能な位置でウェハ１８，１９に形成するための位置合わせマークである。
【００３３】
上述した半導体装置１によれば、次のような作用効果を得ることができる。まず、図１１及び図１２を参照して、従来技術の課題について説明する。図１１は、従来技術の半導体装置の一例を示す断面図であり、図１２は、図１１中で気密破壊が生じる部位を示す要部拡大図である。なお、図１１及び図１２では、本実施の形態による半導体装置１と共通する構成要素に対して、同一の符号に「′（ダッシュ）」を付して表記している。
【００３４】
一般に、デバイス基板２′に形成されたビアホールの側壁には、エッチング時に生成したデポ物等が存在する。このため、導電金属を側壁に密着した状態で形成しても、密着性が低下し易い。しかも、ビアホール内の導電金属とデバイス基板２′とは、線膨張率が互いに異なる。このため、半導体装置に対して熱履歴が加わると、例えば図１２中の■印の部分において、ビアホール内の導電金属が剥離したり、当該導電金属に接合されている電極パッド５′，６′にストレスが加わって電極パッドが剥離することがあり、その結果として中空部９′の気密破壊が生じるという問題がある。特許文献１，２，３に記載された半導体装置においては、バンプ部により補強されていないビア部が存在するので、中空部の気密性を保持するのが困難であった。
【００３５】
これに対し、本実施の形態では、全てのビア部１０上にバンプ部１４を形成し、当該バンプ部１４をキャップ基板８に接合する構成としている。この構成によれば、キャップ基板８に支持されたバンプ部１４によりビア部１０を補強することができ、ビア部１０内の導電金属及び電極パッド４，５，６の変形、剥離等を抑制することができる。これにより、デバイス基板２とキャップ基板８との接合信頼性を高め、中空部９の気密性を安定的に保持することができる。従って、本実施の形態によれば、半導体装置１の歩留まり及び耐久性を向上させることができる。
【００３６】
また、封止枠７とバンプ部１４とを同一の材料で形成することにより、熱履歴に起因するデバイス基板２及びキャップ基板８のストレスを抑制することができる。一例を挙げると、基板２，８を接合する工程では、例えば２００℃以上の高温下で接合が行われるので、封止枠７とバンプ部１４の線膨張率が異なると、常温まで冷却されたときに基板２，８間に残留ストレスが生じやすい。本実施の形態によれば、このようなストレスに起因する基板２，８の亀裂、剥離、バンプ部１４及び封止枠７の変形等を防止し、中空部９の気密性を安定的に確保することができる。また、特許文献３に記載された半導体装置においては、一部のビア部のみにバンプ部を形成しているが、封止枠の代わりにキャップ基板をエッチングして中空部を形成している。このため、熱履歴が加わった場合には、キャップ基板とバンプ部の線膨張率の違いにより、基板とバンプ部の接合部、キャップ基板とデバイス基板の接合部等にストレスが加わり、亀裂が生じる虞れがある。本実施の形態によれば、このような不具合を回避することができる。
【００３７】
さらに、本実施の形態では、デバイス基板２とキャップ基板８とを同一の材料により形成してもよい。この場合には、基板２，８の線膨張率を互いに同じ値にすることができ、熱履歴が加わったときに基板２，８間の封止枠７及びバンプ部１４に生じるストレスを抑制することができる。従って、接合部の強度を向上させ、中空部９の気密性を安定的に確保することができる。
【００３８】
また、本実施の形態では、封止枠７及びバンプ部１４を、例えばＡｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ等の金属材料、またはこれらの合金等を含む導電性材料により形成している。これにより、高い導電性を有するバンプ部１４を用いて、半導体回路３をグランド電極１１、入力電極１２及び出力電極１３に接続することができる。従って、バンプ部１４によりビア部１０を補強しつつ、電極パッド４，５，６の取出し構造を簡略化し、当該電極の取出しを容易に行うことができる。また、入出力信号及び電力のロスを抑制し、省電力型の半導体装置１を実現することができる。なお、本発明では、少なくとも一部のバンプ部１４を上記金属材料またはその合金により形成すればよく、一部のバンプ部１４は、他の金属材料または絶縁材料により形成してもよい。
【００３９】
また、本実施の形態では、封止枠７とバンプ部１４の高さを同じ寸法に形成し、デバイス基板２及びキャップ基板８は、凹部等が存在しない平板状に形成している。この構成によれば、デバイス基板２及びキャップ基板８に凹部等の加工を施さなくても、当該基板２，８の間に中空部９を形成することができる。これにより、基板２，８の加工工程を簡略化し、プロセスコストを抑制することができる。
【００４０】
なお、本実施の形態では、半導体回路３から信号を取出す電極として、グランド電極１１、入力電極１２及び出力電極１３を例示した。しかし、これらの電極１１，１２，１３は一例であり、本発明を限定するものではない。半導体回路３から取出す電極のうち１つの電極は、電磁シールドメタルと接続している必要があり、それ以外の電極は、本実施の形態で提案した構造により電気的に分離されている。そのような電極としては、例えば入出力電極の他に、電気特性の確認用のテスト用電極等が挙げられる。
【００４１】
実施の形態２．
次に、図１３から図１５を参照して、本発明の実施の形態２について説明する。本実施の形態の特徴は、キャップ基板の裏面に導電膜を形成したことにある。図１３は、本発明の実施の形態２による半導体装置のキャップ基板をデバイス基板側からみた底面図である。また、図１４は、半導体装置を図１３中の矢示Ｉ−Ｉ線位置で破断した断面図であり、図１５は、半導体装置を図１３中の矢示ＩＩ−ＩＩ線位置で破断した断面図である。なお、本実施の形態による半導体装置２１の平面図は、図１と同様である。図１３から図１５に示すように、半導体装置２１は、実施の形態１による半導体装置１とほぼ同様に構成されているものの、キャップ基板８の表面８Ａに形成された導電膜２２を備えている。
【００４２】
導電膜２２は、半導体装置２１の電磁シールド膜を構成するもので、導電性材料（好ましくは、接合パッド１６と同様の金属材料）により形成されている。また、導電膜２２は、図１３及び図１４に示すように、一部のバンプ部１４Ａの周囲を除いてキャップ基板８の表面８Ａを覆っている。即ち、導電膜２２は、バンプ部１４Ａの接合パッド１６を取囲むように形成され、当該接合パッド１６と導電膜２２との間には、接合パッド１６を取囲む絶縁ギャップ２３が形成されている。これにより、導電膜２２は、バンプ部１４Ａ及びその接合パッド１６から分離及び絶縁されている。
【００４３】
一方、導電膜２２は、図１５に示すように、バンプ部１４Ｂの接合パッド１６（図３参照）及び封止枠７の接合パッド１７と一体化されている。これにより、導電膜２２は、バンプ部１４Ａの周囲を除いてキャップ基板８の表面８Ａを全面的に覆っている。そして、導電膜２２は、絶縁ギャップ２３により入力電極パッド５及び出力電極パッド６から絶縁された状態で、バンプ部１４Ｂ、ビア部１０及びグランド電極１１を介して接地される。また、導電性材料により形成された封止枠７は、導電膜２２に接続されているので、導電膜２２と同様の経路で接地される。これにより、半導体回路３の周囲は、導電膜２２、封止枠７及びグランド電極１１によりほぼ全体にわたって電磁シールドされている。
【００４４】
このように構成される本実施の形態によれば、例えば特許文献４，５に記載された従来技術と比較して、高い電磁シールド性を得ることができる。即ち、これらの従来技術では、デバイスの側面に電磁シールド膜が形成されていない部分があり、電磁シールド膜がデバイスを完全に囲っていない。このため、電磁シールド性が不十分となり、電磁波の輻射及び進入が生じる虞れがある。これに対し、本実施の形態では、導電膜２２、封止枠７及びグランド電極１１を用いて、半導体回路３を図１５中の上方、下方及び側方（キャップ基板８側、デバイス基板２側及び封止枠７側）からほぼ全体にわたって電磁シールドすることができる。従って、外部からの電波及び半導体回路３自体からの不要輻射に対して、半導体回路３の動作を安定化することができる。また、半導体装置２１の周囲に配置されたデバイスの動作も安定させることができる。
【００４５】
また、絶縁ギャップ２３の幅は、半導体回路３で扱う電磁波の波長よりも小さい寸法に形成するのが好ましい。これにより、入力電極パッド５及び出力電極パッド６に対する電磁波の影響を抑制し、電磁シールド性を更に向上させることができる。また、本実施の形態では、バンプ部１４Ｂを利用して導電膜２２をグランド電極１１側に接続することができる。これにより、前記実施の形態１と同様の効果に加えて、電磁シールドの配線構造を簡略化することができ、高い信頼性を有する半導体装置２１を容易に形成することができる。
【００４６】
実施の形態３．
次に、図１６から図１８を参照して、本発明の実施の形態３について説明する。本実施の形態の特徴は、前記実施の形態２の絶縁ギャップに代えて、バンプ部の少なくとも一部を絶縁材料により形成したことにある。図１６は、本発明の実施の形態３による半導体装置のキャップ基板をデバイス基板側からみた底面図である。また、図１７は、半導体装置を図１６中の矢示Ｉ−Ｉ線位置で破断した断面図であり、図１８は、半導体装置を図１６中の矢示ＩＩ−ＩＩ線位置で破断した断面図である。なお、本実施の形態による半導体装置３１の平面図は、図１と同様である。
【００４７】
図１６から図１８に示すように、半導体装置３１は、実施の形態２による半導体装置２１とほぼ同様に構成されている。但し、バンプ部１４は、バンプ部１４Ｂと、バンプ部１４Ａに代えて配置されたバンプ部１４Ｃとを備えている。また、半導体装置３１は、キャップ基板８の表面８Ａに形成された電磁シールド膜である導電膜３２と、絶縁材料を用いてデバイス基板２の表面２Ａ側に形成された絶縁膜３３とを備えている。
【００４８】
絶縁膜３３は、例えばＳｉＮ膜により形成され、２００ｎｍ程度の厚さを有している。このような絶縁膜３３は、例えばプラズマＣＶＤ装置を用いて形成することができる。絶縁膜３３は、半導体回路３、電極パッド５，６を覆っている。また、封止枠７及びバンプ部１４Ｂの位置では、図１８に示すように、エッチング等の手段により絶縁膜３３が除去されている。
【００４９】
バンプ部１４Ｃの一部は、絶縁膜３３により構成されている。より具体的に述べると、バンプ部１４Ｃのバンプ本体１４ａは、絶縁膜３３を介して入力電極パッド５及び出力電極パッド６上に連結されている。これにより、バンプ部１４Ｃは、ビア部１０とキャップ基板８とを連結しつつ、導電膜３２を入力電極パッド５及び出力電極パッド６から絶縁した状態に保持している。この結果、導電膜３２は、図１６から図１８に示すように、キャップ基板８の表面８Ａを全面にわたって覆っている。また、導電膜３２は、キャップ基板８に形成された全ての接合パッド１６（図３参照）を兼用している。
【００５０】
このように構成される本実施の形態によれば、導電膜３２には、当該導電膜３２を入力電極パッド５及び出力電極パッド６から絶縁するための絶縁ギャップを設ける必要がない。従って、導電膜３２によりキャップ基板８の表面８Ａを完全に覆うことができる。この結果、前記実施の形態２と同様の効果に加えて、半導体装置３１の電磁シールド性を更に向上させることができる。
【００５１】
実施の形態４．
次に、図１９を参照して、本発明の実施の形態４について説明する。本実施の形態の特徴は、バンプ部のうち前記実施の形態３と異なる部位を絶縁材料により形成したことにある。図１９は、本発明の実施の形態４による半導体装置を図２と同様位置からみた断面図である。本実施の形態による半導体装置４１は、導電膜４２及び絶縁膜４３を備えている。また、半導体装置４１のバンプ部１４は、バンプ部１４Ｂと、バンプ部１４Ａに代えて配置されたバンプ部１４Ｄとを備えている。
【００５２】
導電膜４２は、導電性材料によりキャップ基板８の表面８Ａに全面にわたって形成され、電磁シールド膜を構成している。絶縁膜４３は、バンプ部１４Ｄの位置で導電膜４２上に形成されている。バンプ部１４Ｄのうちキャップ基板８側に位置する一部は、絶縁膜４３により構成されている。即ち、バンプ本体１４ａは、絶縁膜４３を介して導電膜４２に連結されている。これにより、バンプ部１４Ｄは、ビア部１０とキャップ基板８とを連結しつつ、導電膜４２を入力電極パッド５及び出力電極パッド６から絶縁した状態に保持している。このように構成される本実施の形態でも、前記実施の形態３と同様の効果を得ることができる。
【００５３】
実施の形態５．
次に、図２０を参照して、本発明の実施の形態５について説明する。本実施の形態の特徴は、バンプ部の全体を絶縁材料により形成したことにある。図２０は、本発明の実施の形態５による半導体装置を図２と同様位置からみた断面図である。本実施の形態による半導体装置５１は、前記実施の形態４と同様に形成された電磁シールド膜である導電膜５２を備えている。また、半導体装置５１のバンプ部１４は、バンプ部１４Ｂと、バンプ部１４Ａに代えて配置されたバンプ部１４Ｅとを備えている。
【００５４】
バンプ部１４Ｅは、絶縁材料により形成されたバンプ本体１４ａ′を有し、導電膜５２に連結されている。これにより、バンプ部１４Ｅは、ビア部１０とキャップ基板８とを連結しつつ、導電膜５２を入力電極パッド５及び出力電極パッド６から絶縁した状態に保持している。このように構成される本実施の形態でも、前記実施の形態３と同様の効果を得ることができる。
【００５５】
実施の形態６．
次に、図２１を参照して、本発明の実施の形態６について説明する。本実施の形態の特徴は、半導体回路を絶縁膜により覆うと共に、この絶縁膜によりバンプ部の少なくとも一部を形成したことにある。図２１は、本発明の実施の形態６による半導体装置を図２と同様位置からみた断面図である。本実施の形態による半導体装置６１は、前記実施の形態４と同様に形成された電磁シールド膜である導電膜６２と、絶縁膜６３とを備えている。また、半導体装置６１のバンプ部１４は、バンプ部１４Ｂと、バンプ部１４Ａに代えて配置されたバンプ部１４Ｆとを備えている。
【００５６】
絶縁膜６３は、前記実施の形態３と同様に、例えばＳｉＮ膜により形成され、半導体回路３、電極パッド５，６を覆っている。また、封止枠７及びバンプ部１４Ｂの位置では、エッチング等の手段により絶縁膜６３が除去されている。また、絶縁膜６３は、バンプ部１４Ｆのバンプ本体１４ａをキャップ基板８側から覆っている。即ち、バンプ部１４Ｆのうちキャップ基板８側に位置する一部は、絶縁膜６３により構成され、バンプ本体１４ａは、絶縁膜６３を介して導電膜６２に連結されている。これにより、バンプ部１４Ｆは、ビア部１０とキャップ基板８とを連結しつつ、導電膜６２を入力電極パッド５及び出力電極パッド６から絶縁した状態に保持している。このように構成される本実施の形態でも、前記実施の形態３と同様の効果を得ることができる。
【００５７】
なお、前記実施の形態３から６では、バンプ部１４Ｃ，１４Ｄ，１４Ｅ，１４Ｆの少なくとも一部を絶縁材料により形成したが、本発明では、全てのバンプ部１４について、少なくとも一部を絶縁材料により構成してもよい。
【００５８】
実施の形態７．
次に、図２２から図２５を参照して、本発明の実施の形態７について説明する。本実施の形態の特徴は、キャップ基板にもビア部を形成したことにある。図２２は、本発明の実施の形態７による半導体装置を図２と同様位置からみた断面図であり、図２３は、この半導体装置を図３と同様位置からみた断面図である。また、図２４は、本発明の実施の形態７において、半導体装置をベース材に実装した状態を模式的に示す断面図である。なお、本実施の形態による半導体装置７１の平面図は、図１と同様である。また、図２４は、実装状態を示すことを目的として図面を簡略化しているため、各部の形状等が他の図面と異なる場合がある。
【００５９】
図２２及び図２３に示すように、半導体装置７１は、前記実施の形態１と同様に構成されているものの、デバイス基板２の裏面２Ｂには、グランド電極７２のみが形成され、入力電極７３及び出力電極７４は、キャップ基板８の裏面８Ｂに形成されている。従って、デバイス基板２の裏面２Ｂには、図２３に示すように、入力電極及び出力電極が存在しないため、グランド電極７２は、裏面２Ｂを全面にわたって覆う平坦な単一の導電膜として形成され、一部のビア部１０を介してグランド電極パッド４に接続されている。
【００６０】
一方、キャップ基板８には、図２２に示すように、デバイス基板２のビア部１０と同様に形成された複数のビア部７５が設けられている。これらのビア部７５は、キャップ基板８に形成したビアホールの内部に金属材料を充填することにより形成され、キャップ基板８を貫通して表面８Ａ及び裏面８Ｂに露出している。入力電極７３は、一部のビア部７５及びバンプ部１４Ａを介して入力電極パッド５に接続されている。また、出力電極７４は、他のビア部７５及びバンプ部１４Ａを介して出力電極パッド６に接続されている。
【００６１】
この状態で、バンプ部１４Ａは、キャップ基板８側のビア部７５とデバイス基板２とを連結しており、第２のバンプ部を構成している。一方、バンプ部１４Ｂは、デバイス基板２側のビア部１０とキャップ基板８とを連結しており、第１のバンプ部を構成している。本実施の形態では、第２のバンプ部１４Ａがビア部７５の補強及び半導体回路３の外部接続に用いられ、第１のバンプ部１４Ｂは、ビア部１０の補強にのみ用いられて半導体回路３の外部接続には用いられない場合を例示している。
【００６２】
このように構成される半導体装置７１では、単一の導電膜により形成されたグランド電極７２をデバイス基板２の裏面２Ｂ全体に設けることができ、放熱性を向上させることができる。具体例を挙げると、半導体装置７１は、図２４に示すように、例えばＣｕ、ＣｕＷ等の平坦な金属板からなるベース材７６に実装して使用される。特に、高出力の半導体装置７１では、半導体回路３が発熱源となるため、放熱性の良いベース材７６にダイボンドして使用する。ダイボンドには、例えばＡｕＳｎ等のはんだが用いられる。半導体装置７１をダイボンドするときには、デバイス基板２の裏面２Ｂ側全体、即ち、グランド電極７２全体をベース材７６に面接触状態で接合し、半導体装置７１の放熱性を向上させることができる。なお、ベース材７６上には、整合基板７７が設けられており、入力電極７３及び出力電極７４は、ワイヤボンド７８により整合基板７７に接続される。
【００６３】
ここで、図２５は、従来技術における半導体装置の実装状態を示す断面図である。この図は、例えば特許文献１，２，３に記載された従来技術の構成を模式的に表している。図２５に示すように、従来技術では、入力電極、出力電極及びグランド電極を全てデバイス基板の裏面側に配置している。このため、半導体装置をベース材に実装するときには、入力電極及び出力電極が整合基板に接続され、グランド電極のみがベース材に接合される。この結果、従来技術では、半導体装置からベース材への放熱経路がデバイス基板のうちグランド電極のみに限定され、デバイス基板の面積と比較して放熱経路の面積が小さくなるため、放熱性が低下するという問題がある。また、例えば特許文献４に記載された従来技術においても、チップが搭載されている基板の裏面側は、グランド電極等の単一の電極ではないため、図２５に示す構成と同様の問題が生じる。
【００６４】
これに対し、本実施の形態では、デバイス基板２の裏面２Ｂ全体からベース材７６に放熱することができ、半導体装置７１の放熱性を向上させることができる。また、図２５に示す従来技術では、入力電極及び出力電極を整合基板に接続する高さ位置と、グランド電極をベース材に接続する高さ位置とが整合基板の厚さ分だけ異なる。このため、ベース材には、接続位置の高さの違いを吸収するための凸部を形成する必要があり、ベース材の加工コストが高くなるという問題がある。本実施の形態では、この問題についても解決することができる。従って、本実施の形態によれば、前記実施の形態１と同様の効果に加えて、高い放熱性能を有する半導体装置７１を実現することができる。
【００６５】
実施の形態８．
次に、図２６及び図２７を参照して、本発明の実施の形態８について説明する。本実施の形態の特徴は、前記実施の形態７による半導体装置に対して、キャップ基板の裏面全体を覆う導電膜を形成したことにある。図２６は、本発明の実施の形態８による半導体装置を図２と同様位置からみた断面図である。図２７は、本発明の実施の形態８による半導体装置を図３と同様位置からみた断面図である。なお、本実施の形態による半導体装置８１の平面図は、図１と同様である。
【００６６】
図２６及び図２７に示すように、半導体装置８１は、前記実施の形態７と同様に構成されているものの、キャップ基板８の表面８Ａに形成された電磁シールド膜である導電膜８２を備えている。導電膜８２は、前記実施の形態２と同様に、一部のバンプ部１４Ａの周囲を除いてキャップ基板８の表面８Ａを覆っており、当該バンプ部１４Ａ及びその接合パッド１６から分離及び絶縁されている。また、バンプ部１４Ｂは、グランド電極パッド４及びグランド電極７２とを介して接地される。
【００６７】
このように構成される本実施の形態によれば、前記実施の形態２及び７を合わせた効果を得ることができる。従って、電磁シールド性及び放熱性が高い半導体装置８１を実現することができる。
【００６８】
実施の形態９．
次に、図２８を参照して、本発明の実施の形態９について説明する。本実施の形態の特徴は、キャップ基板の表面側に他の半導体回路を設けたことにある。図２８は、本発明の実施の形態９による半導体装置を図２と同様位置からみた断面図である。この図に示すように、本実施の形態による半導体装置９１は、例えば２個の半導体チップ９２，９３を上下に積層することにより構成されている。半導体チップ９２，９３は、例えば実施の形態１で説明した半導体装置１とほぼ同様に構成されている。
【００６９】
共通基板９４は、半導体チップ９２のキャップ基板と、半導体チップ９３のデバイス基板とを共通化したもので、表面９４Ａ及び裏面９４Ｂを有している。共通基板９４の裏面９４Ｂ側には、半導体チップ９３の半導体回路３が形成されている。また、半導体チップ９３のキャップ基板８の裏面８Ｂ側には、当該半導体チップ９３のグランド電極９５、入力電極９６及び出力電極９７が設けられている。これらの電極９５，９６，９７は、バンプ部１４を介して半導体回路３に接続されている。なお、図２８では、２個の半導体チップ９２，９３を積層した場合を例示したが、本発明は、３個以上の任意の個数の半導体チップを積層する構成に適用してもよい。また、本発明では、共通基板９４にビア部を形成し、このビア部を介して半導体チップ９２の半導体回路３と半導体チップ９３の半導体回路３とを相互に接続する構成としてもよい。これにより、チップ９２，９３同士の接続距離を短縮し、信号伝達効率を向上させることができる。
【００７０】
このように構成される本実施の形態によれば、複数の半導体チップ９２，９３をスタックした構成を実現することができる。高周波デバイスには、複数の半導体チップが必要なものがある。この場合、本実施の形態のように、各半導体チップを上下に積層することで、信号のロス等を低減し、半導体装置９１の性能を向上させることができる。さらに、このように積層した半導体チップに対して、前記実施の形態２に例示したような電磁シールド構造を組合わせることにより、各半導体チップ間に生じる相互の干渉を抑制し、高い信頼性を有する半導体装置を実現することができる。
【００７１】
また、高周波回路に用いられるトランジスタは、整合回路を必要とするので、半導体チップには、整合回路を接続することが多い。この場合、本実施の形態では、例えば半導体チップ９３を整合回路とすれば、半導体チップと整合回路とを上下に積層して形成することができる。これにより、半導体装置９１の実装面積を小さくし、コストダウンを促進することができる。
【００７２】
実施の形態１０．
次に、図２９を参照して、本発明の実施の形態１０について説明する。本実施の形態の特徴は、バンプ部が電極パッド及び接合パッドをもたない構成としたことにある。図２９は、本発明の実施の形態１０による半導体装置を図２と同様位置からみた断面図である。この図に示すように、半導体装置１′のバンプ部１４Ｇは、バンプ本体１４ａのみにより構成されている。従って、バンプ本体１４ａの一端側は、ビア部１０に直接接合されている。バンプ本体１４ａの他端側は、キャップ基板８の表面８Ａに直接接合されている。このように構成される本実施の形態でも、前記実施の形態１と同様の効果を得ることができる。
【００７３】
（実施の形態１から９におけるビア部の構成）
次に、図３０を参照して、前記実施の形態１から９におけるビア部の構成について説明する。図３０は、本発明の実施の形態１から９によるビア部の断面図３０（Ａ）と、従来技術によるビア部の断面図３０（Ｂ）とを比較して示す説明図である。図３０（Ａ）に示すように、ビア部１０は、デバイス基板２にビアホールを形成し、このビアホール内に導電層をコンフォーマルに形成することにより構成されている。
【００７４】
ここで、「コンフォーマル」とは、導電層をビアホール内に完全に充填せずに、導電層をビアホールの側壁（被めっき面）に対して均一な厚さで形成することを意味している。但し、ビア部１０により信号を伝達する上で影響がない程度の厚さのばらつきは問題としない。具体的に述べると、導電層は、例えばめっき等の手段を用いて１〜３μｍ程度の厚さに形成するのが好ましい。このようにして形成されたビア部１０の導電層は、例えばデバイス基板２の裏面２Ｂ側に開口する空洞１０Ａを有している。また、キャップ基板８に形成されたビア部７５についても、ビア部１０と同様に形成され、キャップ基板８の裏面８Ｂ側に開口する空洞を有している。
【００７５】
次に、導電層をコンフォーマルに形成した場合の効果について説明する。まず、例えば特許文献１から３に示す従来技術では、図３０（Ｂ）に示すように、ビア部を構成する導電金属がビアホール内に完全に充填された状態となっている。この場合には、熱履歴が加わると、ビア部の導電金属が膨張及び収縮するのに伴って、周囲の基板にストレスが生じる。なお、図３０では、ストレスの大きさを矢印の大きさで表している。従来技術では、ビア部内に空洞が存在しないので、導電金属の熱変形によるストレスがそのまま周囲の基板に加わることになり、基板側のストレスが大きくなる。
【００７６】
これに対し、実施の形態１から９によるビア部１０では、例えば熱膨張した導電層を空洞１０Ａに逃がすことができる。これにより、デバイス基板２、キャップ基板８等の基板に加わるストレスを低減し、基板２，８の亀裂、電極パッド４，５，６の剥離等を抑制することができる。この結果、従来技術と比較して、中空部９の気密破壊を防止することができ、半導体装置の信頼性を向上させることができる。
【００７７】
実施の形態１１．
次に、図３１から図４２を参照して、本発明の実施の形態１１について説明する。本実施の形態では、バンプ部を中空構造としている。図３１、図３２は、本発明の実施の形態１１による半導体装置をそれぞれ図２、図３と同様位置からみた断面図である。また、図３３は、図３１中のバンプ部等を拡大して示す要部拡大断面図である。図３４は、図３３中の矢示ＩＩＩ−ＩＩＩ線断面図であり、バンプ部の横断面図を示している。これらの図に示すように、半導体装置１０１は、前記実施の形態１と同様に、基板２，８、半導体回路３、電極パッド４，５，６、ビア部１０２、バンプ部１０３等を備えている。
【００７８】
デバイス基板２とキャップ基板８は、互いに表面２Ａ，８Ａが対向した状態で封止枠７を介して衝合されている。そして、各表面２Ａ，８Ａの間には、封止枠７により取囲まれた中空部９が形成されている。半導体回路３は、中空部９に気密状態で収容されている。デバイス基板２の表面２Ａには、半導体回路３と接続されるグランド電極パッド４、入力電極パッド５及び出力電極パッド６が形成されている。また、キャップ基板８の表面８Ａには、実施の形態１と同様に、電極パッドとしての接合パッド１６が形成されている。
【００７９】
ビア部１０２は、ビアホール１０２Ａと、充填金属１０２Ｂとにより構成されている。ビアホール１０２Ａは、円筒状の貫通孔として形成され、デバイス基板２を表面２Ａと裏面２Ｂとの間で貫通している。また、ビアホール１０２Ａは、電極パッド４，５，６の裏面側に開口し、その開口端は円形状をなしている。充填金属１０２Ｂは、ビアホール１０２Ａの内部に充填され、電極パッド４，５，６と接続（接合）されると共に、デバイス基板２の裏面２Ｂに伸張している。充填金属１０２Ｂには、図３３に示すように、実施の形態１と同様の空洞１０２Ｃが形成されている。
【００８０】
バンプ部１０３は、デバイス基板２の電極パッド４，５，６の何れかと、キャップ基板８の接合パッド１６とを１対１で互いに連結するものである。バンプ部１０３は、例えばＡｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄまたはその合金により、円筒状の中空構造体として形成されている。このような材料を用いることにより、バンプ部１０３の熱伝導性を高め、半導体装置１０１の放熱性を向上させることができる。従って、半導体装置１０１の動作温度を低く抑えて、動作を安定させることができる。
【００８１】
バンプ部１０３の内部には、円柱状の空洞１０４が形成されている。空洞１０４は、軸方向の一端が電極パッド４，５，６の何れかの表面と対面し、他端が接合パッド１６の表面と対面している。なお、本実施の形態では、前記実施の形態１と同様に、バンプ部１０３のうち、入力電極パッド５または出力電極パッド６に接続され、グランド電極パッド４及びビア部１０２を介して接地されないバンプ部をバンプ部１０３Ａと表記している。また、グランド電極パッド４及びビア部１０２を介して接地されるバンプ部をバンプ部１０３Ｂと表記している。
【００８２】
また、バンプ部１０３は、当該バンプ部１０３と連結された電極パッド４，５，６の裏面側に開口したビアホール１０２Ａの全周において、ビアホール１０２Ａの開口端よりも外側に配置されている。より具体的な例を挙げると、本実施の形態では、図３４に示すように、ビアホール１０２Ａの穴径寸法と比較して、バンプ部１０３の内径寸法が大きく形成されている。即ち、バンプ部１０３は、軸方向からみた平面視において、ビアホール１０２Ａよりも外周側に配置され、ビアホール１０２Ａの全周を外周側から取囲む位置に同心円状に配置されている。
【００８３】
なお、図３４では、空洞１０４を円柱状に形成する場合を例示したが、本発明はこれに限らず、バンプ部１０３の内部に円柱状以外の空洞を形成してもよい。一例を挙げると、図３５は、本発明の実施の形態１１の変形例を示すバンプ部の横断面図である。この図に示すバンプ部１０３′は、２重の筒状に形成されており、バンプ部１０３′の内部には、同心円状に配置された２つの空洞１０４′が形成されている。
【００８４】
次に、図３６から図４２を参照して、ＨＥＭＴトランジスタ構造を有する半導体装置１０１の製造手順の一例について説明する。これらの図面は、図３と同様位置からみた断面図である。まず、図３６は、デバイス基板をパターニングする工程を示している。この工程では、最初に、例えばＳｉ、ＳｉＧｅ、ＳｉＣ、ＩｎＰ、ＧａＡｓ等の基板ウェハから作られる基板の表面に対して、エピタキシャル成長、イオン注入等の手段により、キャリアを有する半導体動作層（活性層）３Ｄを形成する。次の処理では、フォトリソグラフィー、エッチング、メタル成膜等の手段により、トランジスタ構造を含む半導体回路３を形成する。ＨＥＭＴ構造においては、半導体動作層３Ｄ上にソース電極３Ａ、ドレイン電極３Ｂ及びゲート電極３Ｃからなる３種類の電極を形成する。
【００８５】
このようにして、半導体動作層を有するデバイス基板２を形成する。なお、本実施の形態に示す一例では、ソース電極３Ａをビア部１０２によりデバイス基板２の裏面２Ｂ側に取出しているので、デバイス基板２の表面２Ａには、ソース電極３Ａと接続されたグランド電極パッド４を形成しておく。グランド電極パッド４は、例えば２つの金属層を連続して成膜することにより形成する。この２つの金属層の一方は、例えばＴｉ、Ｐｔ、Ｗ、Ｎｉ等を含有し、デバイス基板２と密着性が高く、かつ、拡散バリア性の良い金属層である。また、他方の金属層は、例えばＡｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｐｔ等のように導電性が良好な金属を含有する金属層である。また、本工程では、グランド電極パッド４と同様の材料により接合パッド１５も形成する。
【００８６】
次に、図３７は、デバイス基板を薄板化してビアホールを形成する工程を示す断面図である。この工程では、まず、デバイス基板２の熱抵抗、インダクタ等を低減させるために、デバイス基板２を薄板化する。デバイス基板２の厚さは、例えば数１０μｍ〜数１００μｍ程度とするのが好ましい。続いて、電極パッド４，５，６をデバイス基板２の裏面２Ｂ側に取出すためのビアホール１０２Ａを、デバイス基板２の所定位置にそれぞれ形成する。ビアホール１０２Ａは、例えばデバイス基板２の裏面２Ｂからウェットエッチング、ドライエッチング等を施すことにより形成する。ビアホール１０２Ａの形成時には、グランド電極パッド４がエッチングのストッパとしても機能するので、グランド電極パッド４の厚さは、ビア加工条件における電極のエッチング速度等により決定する。
【００８７】
次に、図３８は、デバイス基板にビア部及びグランド電極を形成する工程を示す断面図である。この工程では、例えばスパッタ、無電解めっき等の手段によりシード層を形成した後に、レジストパターニングを行った上で、電解めっきによりグランド電極１１及び充填金属１０２Ｂを形成し、ビア部１０２を完成する。このとき、シード層は、グランド電極パッド４の場合と同様の２つの金属層を連続して成膜することにより形成するのが好ましい。電解めっきでは、例えば、Ａｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｐｔ等の導電層を１〜５μｍ程度の厚さに形成する。電解めっきを用いる理由は、スパッタ等により形成した膜と比較して、ビアホール１０２Ａの内部への厚付けが容易なためである。なお、電極部外に形成したシード層は、レジストの除去後にウェットエッチングまたはドライエッチングにより除去する。
【００８８】
なお、本実施の形態では、例えば図４２に示す他の変形例のように、グランド電極パッド４を形成せずに、デバイス基板２の表面２Ａまで延びたビア部１０２′を形成する構成としてもよい。この場合には、まず、ビアホール１０２Ａを形成した後に、デバイス基板２の表面２Ａ及び裏面２Ｂの両方にレジストをパターニングする。そして、電極パッド５，６及びグランド電極１１を形成することで、図４２に示す構成を得ることができる。
【００８９】
次に、図３９は、バンプ部及び封止枠を形成する工程を示している。この工程では、電極パッド４，５，６上にバンプ部１０３を形成すると共に、接合パッド１５上に封止枠７を形成する。バンプ部１０３は、電極パッド４，５，６を補強する役目を有しているので、硬質な材料により形成するのが好ましい。このため、バンプ部１０３の材料としては、金属、シリコン酸化膜等の無機絶縁膜、または、ポリイミド等の有機膜が用いられる。なお、全てのビア部１０２上には、必ずバンプ部１０３を形成する必要があるが、ビア部１０２の存在しない部分にもバンプ部１０３を形成するのは問題ない。
【００９０】
また、封止枠７は、別の工程で形成してもよいが、例えばバンプ部１０３と封止枠７を同時に形成した場合には、バンプ部１０３と封止枠７を同じ高さに揃えることができ、次の工程でキャップ基板８の接合を容易に行うことができる。バンプ部１０３の高さは、ＨＥＭＴトランジスタ面の構造物（電極３Ａ，３Ｂ，３Ｃ等）より高くとる必要があり、例えば３μｍ〜２０μｍ程度に設定するのが好ましい。バンプ部１０３及び封止枠７が金属である場合には、これらの部位の形成方法として、例えば厚膜形成に適しためっき法を用いてもよい。めっき法を用いる場合には、フォトレジストでパターニングした上で、電気めっきまたは無電解めっきによりバンプ部１０３及び封止枠７を形成する。なお、電気めっきを行う場合には、フォトレジストをパターニングする前に、シード層を形成しておく必要がある。
【００９１】
ここで、バンプ部１０３は、中央部に空洞１０４を有する構造であるため、フォトレジストでパターニングする場合には、デバイス基板２の表面２Ａと平行な断面における断面形状がリング状（円形状）等のような一定形状となる。バンプ部１０３は、ビア部１０２の変形等が生じても影響を受けないように、ビアホール１０２Ａの外径よりも外側に広い幅で形成する。なお、封止枠７の材料としては、例えば金属、シリコン酸化膜等のように、気密性を高めることが可能な無機絶縁膜が好ましい。ポリイミド等の有機材料は、無機絶縁膜と比較して気密性に劣る。しかし、キャップ基板２との接合時には、有機材料の方が簡易なプロセスで接合を行うことができる。従って、半導体装置１０１に要求される気密性のレベルに応じて封止枠７の材料を選択するのが好ましい。
【００９２】
次に、図４０は、キャップ基板に接合パッドを形成する工程を示している。この工程では、バンプ部１０３及び封止枠７を受けるための接合パッド１６，１７をキャップ基板８の表面８Ａに形成する。接合パッド１６，１７は、バンプ部１０３同士の絶縁を図るために、エッチング等でパターニングする。
【００９３】
次に、図４１は、デバイス基板とキャップ基板とを接合する工程を示す断面図である。この工程の一例を示すと、例えばバンプ部１０３及び封止枠７をＳｎ、ＳｎＡｇはんだ等のような低融点の金属により形成した場合には、融点を超える２００℃以上の温度に加熱した状態で、バンプ部１０３及び封止枠７と接合パッド１６，１７とを圧着する。他の接合方法としては、例えば互いに接合される接合面をＡｕ等の同一金属により形成した上で、超音波を加えて両者を接合する方法がある。また、高真空下においてプラズマにより接合面を活性化した後に、高圧下において両者を接合してもよい。更には、Ａｕ、Ａｇ、Ｃｕ、Ｐｄ、Ｐｔ等の微細な金属粒子を溶剤に混合することによりナノペーストを形成し、このナノペーストをパターニングしてバンプ部１０３及び封止枠７を形成した上で、これらを高温下で接合パッド１６，１７に圧着してもよい。
【００９４】
上述した何れの接合方法を用いる場合でも、接合時の荷重、超音波、温度等のパラメータが高いほど接合状態が良好となる。超音波、荷重等は、バンプ部１０３及び封止枠７のパターン面積が小さいほど、これらの部位に効率的に作用する。しかし、パターンが細過ぎる場合には、封止性の悪化、強度不足等の不具合が生じ易いので、これらの不具合が生じないような最小限の寸法に基いてパターン面積を決定する。一例を挙げると、円筒状をなすバンプ部１０３の径方向の肉厚と封止枠７の幅は、それぞれ５μｍ〜２０μｍに設定するのが好ましい。
【００９５】
キャップ基板８の材料としては、例えば半導体基板、ガラス、サファイア基板等のように、平坦性の高い基板を用いるのがよい。何故なら、基板の平坦性が高いほど、接合状態が均一となり、安定した気密封止が得られるからである。また、デバイス基板２とキャップ基板８は同一の材料により形成するか、または、互いに線膨張率が近い材料により形成するのが好ましい。これにより、熱履歴によるストレスを抑制することができる。なお、エポキシ樹脂、ポリイミドフィルムの有機膜等の材料を用いた場合には、気密性が低下する傾向がある。
【００９６】
なお、上述した半導体装置１０１の製造手順において、デバイス基板２を薄板化してビアホール１０２Ａを形成する工程（図３７）と、デバイス基板２にビア部１０２及びグランド電極１１を形成する工程（図３８）とは、バンプ部１０３及び封止枠７を形成する工程（図３９）及びキャップ基板８に接合パッド１６，１７を形成する工程（図４０）の後に行ってもよい。
【００９７】
また、上記製造手順の説明では、図３２の断面図を基準としたので、ビア部１０２の表面側にグランド電極パッド４が接続され、ビア部１０２の裏面側にグランド電極１１が接続された状態を図示した。しかし、本発明はこれに限らず、例えば図３１中においてビア部１０２の表面側に接続される入力電極パッド５及び出力電極パッド６、ビア部１０２の裏面側に接続される入力電極１２及び出力電極１３についても、それぞれグランド電極パッド４、グランド電極１１と同様の手順で形成される。
【００９８】
さらに、ＨＥＭＴ以外のデバイスにおいても、基板の表面側に形成した電極をビア部を経由して裏面側に取出す構成は、本実施の形態と同様の方法で実現可能である。また、実施の形態１１では、デバイス基板２側にのみビア部１０２が存在する場合を例示した。しかし、本発明はこれに限らず、キャップ基板８側にのみビア部１０２が存在する構成、及び、基板２，８の両方にビア部１０２が存在する構成にも適用することができる。
【００９９】
このように構成される本実施の形態でも、前記実施の形態１と同様の効果を得ることができる。しかも、本実施の形態では、バンプ部１０３が空洞１０４を有する構成としたので、空洞をもたない中実なバンプ部と比較して、以下の効果を得ることができる。ここで、中実なバンプ部の問題点について説明すると、中実なバンプ部をビア部毎に形成した場合には、バンプ部を形成する金属等の材料の使用量が大きく増加することになり、コストアップを招くという問題がある。また、バンプ部及び封止枠を相手方の基板と接合するときには、バンプ部の個数が多いほど高荷重が必要となる。しかしながら、近年では、ウェハの大口径化が進んでいるため、中実なバンプ部の個数が増加すると、接合装置の荷重能力の不足により接合不良が生じ易いという問題がある。
【０１００】
これに対し、本実施の形態によれば、バンプ部１０３を中空構造としているので、実施の形態１で述べた効果を維持しつつ、バンプ部１０３に用いる材料の使用量を削減することができる。これにより、半導体装置１０１のコストを抑制し、低コストで中空部９を安定的に封止することができる。また、バンプ部１０３は、ビアホール１０２Ａの全周において、円形状をなすビアホール１０２Ａの開口端よりも外側に配置されている。即ち、本実施の形態では、バンプ部１０３の内径をビアホール１０２Ａの外径よりも大きく形成している。そして、バンプ部１０３が電極パッド４，５，６と接触する接触面は、ビアホール１０２Ａの開口端の全周において当該開口端よりも外側に位置する構成としている。
【０１０１】
これにより、バンプ部１０３は、ビアホール１０２Ａ内の充填金属１０２Ｂよりも外側で電極パッド４，５，６を押さえ付けることができる。従って、電極パッド４，５，６が変形等によりデバイス基板２から剥離するのを抑制することができる。また、基板２，８の接合時には、バンプ部１０３を圧縮してバルク化するので、電極パッド４，５，６及び充填金属１０２Ｂに強い力が加わり、これらの部位の破損、剥離等が生じ易い。特に、充填金属１０２Ｂの上面部（電極パッド４，５，６との接合部）は、薄い金属層であり、強度が低いので、接合時にバンプ部１０３から力が加わると、変形破壊して外観不良、接合異常、気密異常等が生じる可能性がある。しかし、本実施の形態では、バンプ部１０３から電極パッド４，５，６に力が加わると、この力は、ビアホール１０２Ａの外側でデバイス基板２が受けることになる。従って、電極パッド４，５，６及び充填金属１０２Ｂに加わる力を低減し、これらの破損、剥離等を抑制することができる。
【０１０２】
また、バンプ部１０３を筒状に形成することで、バンプ部１０３とキャップ基板８側の接合パッド１６，１７との接触面積を減少させることができる。これにより、基板２，８の接合時には、同一の荷重でも接合部に加わる力を増加させることができる。従って、接合装置の最大荷重に制限がある場合でも、基板２，８の接合部に最大限の荷重を加えることができ、基板２，８を安定的に接合し、接合不良を抑制することができる。また、バンプ部１０３の中央部が空洞１０４となることで、プロセス及び実装工程での熱履歴等による基板２，８の変形、歪みに対してバンプ部１０３の追従性を改善することができる。
【０１０３】
また、本実施の形態では、基板２，８の表面２Ａ，８Ａと垂直な平面に投影したバンプ部１０３の形状が長方形となるように形成している。これにより、基板２，８の接合工程では、バンプ部１０３の全体を均等に加圧し、基板２，８に対して力を垂直に加えることができる。従って、接合時の力を逃がすことなく、基板２，８に効率よく加えることができ、中空部９の気密性を高めることができる。
【０１０４】
実施の形態１２．
次に、図４３及び図４４を参照して、本発明の実施の形態１２について説明する。本実施の形態では、バンプ部の一部のみを中空構造としている。図４３は、本発明の実施の形態１２による半導体装置のバンプ部等を拡大して示す要部拡大断面図である。また、図４４は、ビアホールの形成時にオーバーエッチが生じる様子を図４３と同様位置からみた要部拡大断面図である。半導体装置１１１は、前記実施の形態１２と同様に、基板２，８、半導体回路３、電極パッド４，５、６、ビア部１０２、バンプ部１１２等を備えている。
【０１０５】
バンプ部１１２は、第１のバンプ層１１２ａと、第２のバンプ層１１２ｂとにより構成され、２層構造を有している。第１のバンプ層１１２ａは、内部に空洞が存在しない円柱状の中実構造体として形成されている。また、バンプ層１１２ａは、出力電極パッド６に接合されると共に、キャップ基板８の接合パッド１６から離間している。一方、第２のバンプ層１１２ｂは、内部に空洞１１３を有する円筒状の中空構造体として形成されている。また、バンプ層１１２ｂは、基板２，８の表面２Ａ，８Ａと垂直な方向で第１のバンプ層１１２ａと積層され、バンプ層１１２ａと接合パッド１６とに接合されている。
【０１０６】
バンプ部１１２の形成方法としては、例えばデバイス基板２側にバンプ層１１２ａをパターニングし、キャップ基板８側にバンプ層１１２ｂをパターニングしてから、バンプ層１１２ａ，１１２ｂを相互に接合してもよい。また、基板２，８のうち何れか一方の基板に２回のパターニングを行うことにより、バンプ層１１２ａとバンプ層１１２ｂとを積層してから、他方の基板と接合してもよい。また、バンプ層１１２ａ，１１２ｂ間のアライメントのずれを考慮して、バンプ層１１２ｂの断面積をバンプ層１１２ａよりも小さく形成してもよい。
【０１０７】
このように構成される本実施の形態によれば、前記実施の形態１１と同様の効果に加えて、以下の効果を得ることができる。まず、図４４は、ビアホールの形成時にオーバーエッチが生じる様子を図４３と同様位置からみた要部拡大断面図である。ビアホール１０２Ａのエッチング方法としてドライエッチングを用いた場合には、図４４に示すように、条件によって出力電極パッド６に対してもエッチングが進み、オーバーエッチによりビアホールが出力電極パッド６を突き抜けてしまう場合がある。このため、通常の対策としては、出力電極パッド６を厚くする方法が考えられる。しかし、この方法では、半導体回路３の電極３Ａ，３Ｂ，３Ｃ、他の電極パッド４，５、接合パッド１５等も全て厚くする必要が生じ、コストが上昇するという問題がある。
【０１０８】
これに対し、本実施の形態によれば、出力電極パッド６を薄くした状態でも、バンプ層１１２ｂによりオーバーエッチを受けることができる。従って、オーバーエッチによりビアホール１０２Ａが中空部９に連通するのを防止しつつ、出力電極パッド６を薄くしてコストダウンを促進することができる。しかも、バンプ部１１２は、部分的な空洞１１３により実施の形態１１と同様の効果を発揮することができる。
【０１０９】
なお、本実施の形態では、バンプ部１１２を出力電極パッド６と接合する場合を例示した。しかし、本発明はこれに限らず、バンプ部１１２は、他の電極パッド４，５と接合するバンプ部にも適用されるものである。
【符号の説明】
【０１１０】
１，１′，２１，３１，４１，５１，６１，７１，８１，９１，１０１，１１１  半導体装置
２  デバイス基板（基板）
２Ａ，８Ａ，９４Ａ  表面（対向面）
２Ｂ，８Ｂ，９４Ｂ  裏面
３  半導体回路
３Ａ  ソース電極
３Ｂ  ドレイン電極
３Ｃ  ゲート電極
３Ｄ  半導体動作層
４  グランド電極パッド（電極パッド）
５  入力電極パッド（電極パッド）
６  出力電極パッド（電極パッド）
７  封止枠
８  キャップ基板（基板）
９  中空部
１０，７５，１０２，１０２′  ビア部
１０Ａ，１０２Ｃ，１０４，１０４′，１１３  空洞
１１，７２，９５  グランド電極
１２，７３，９６  入力電極
１３，７４，９７  出力電極
１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ，１４Ｅ，１４Ｆ，１４G，１０３，１０３′，１０３Ａ，１０３Ｂ，１１２  バンプ部
１４ａ，１４ａ′  バンプ本体
１５，１７  接合パッド
１６  接合パッド（電極パッド）
１８，１９  ウェハ
２０  マーク
２２，３２，４２，５２，６２，８２  導電膜
２３  絶縁ギャップ
３３，４３，６３  絶縁膜
７６  ベース材
７７  整合基板
７８  ワイヤボンド
９２，９３  半導体チップ
９４  共通基板
１０２Ａ  ビアホール
１０２Ｂ  充填金属
１１２ａ  第１のバンプ層
１１２ｂ  第２のバンプ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2017029822.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2017029822.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【手続補正書】
【提出日】平成29年8月1日(2017.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
表面及び裏面を有するデバイス基板と、
前記デバイス基板の表面側に設けられた半導体回路と、
前記デバイス基板の表面に接合され、前記半導体回路を取囲む封止枠と、
表面及び裏面を有する基板により形成されると共に、前記基板の前記表面が前記半導体回路を覆った状態で前記封止枠の全周に接合され、前記デバイス基板との間に前記半導体回路が気密状態で収容される中空部を形成したキャップ基板と、
前記半導体回路を外部に接続するために導電性材料により形成され、前記デバイス基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記中空部の内部で全ての前記ビア部にそれぞれ設けられ、当該ビア部と前記キャップ基板とを連結する複数のバンプ部と、
を備えた半導体装置。
【請求項２】
前記各バンプ部のうち少なくとも一部のバンプ部は、導電性材料により形成し、
前記キャップ基板の表面には、前記一部のバンプ部のうち前記ビア部を介して接地されないバンプ部から絶縁された状態で当該表面を覆う導電膜を設けた請求項１に記載の半導体装置。
【請求項３】
前記各バンプ部のうち少なくとも一部のバンプ部は、導電性材料により形成し、
前記一部のバンプ部のうち前記ビア部を介して接地されないバンプ部は、少なくとも一部を絶縁材料により形成し、
前記キャップ基板の表面には、当該表面を全面にわたって覆う導電膜を設けた請求項１に記載の半導体装置。
【請求項４】
前記半導体回路を外部に接続するために導電性材料により形成され、前記キャップ基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記バンプ部を構成する第１のバンプ部の他に前記中空部に配置され、前記キャップ基板の前記ビア部に設けられると共に当該ビア部と前記デバイス基板とを連結する第２のバンプ部と、
を備えた請求項１から３のうち何れか１項に記載の半導体装置。
【請求項５】
前記各バンプ部のうち少なくとも前記第２のバンプ部は、導電性材料により形成し、
前記キャップ基板の表面には、前記第２のバンプ部から絶縁された状態で当該表面を覆う導電膜を設けた請求項４に記載の半導体装置。
【請求項６】
前記デバイス基板の裏面には、当該デバイス基板に形成された前記ビア部を介して前記半導体回路に接続される単一の導電膜を設けた請求項４に記載の半導体装置。
【請求項７】
表面及び裏面を有するデバイス基板と、
前記デバイス基板の表面側に設けられた半導体回路と、
前記デバイス基板の表面に接合され、前記半導体回路を取囲む封止枠と、
表面及び裏面を有する基板により形成されると共に、前記基板の前記表面が前記半導体回路を覆った状態で前記封止枠に接合され、前記デバイス基板との間に前記半導体回路が気密状態で収容される中空部を形成したキャップ基板と、
前記半導体回路を外部に接続するために導電性材料により形成され、前記デバイス基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記中空部の内部で前記ビア部にそれぞれ設けられ、当該ビア部と前記キャップ基板とを連結する複数のバンプ部と、
前記半導体回路を外部に接続するために導電性材料により形成され、前記キャップ基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、
前記バンプ部を構成する第１のバンプ部の他に前記中空部に配置され、前記キャップ基板の前記ビア部に設けられると共に当該ビア部と前記デバイス基板とを連結する第２のバンプ部と、
前記半導体回路に接続された入力電極、出力電極及びグランド電極とを備え、
前記各バンプ部のうち少なくとも前記第２のバンプ部を導電性材料により形成し、
前記入力電極及び前記出力電極は、前記キャップ基板の表面に設けると共に、前記キャップ基板の前記ビア部と前記第２のバンプ部とを介して前記半導体回路に接続し、
前記グランド電極は、前記デバイス基板の裏面を覆う単一の導電膜により形成すると共に、前記デバイス基板の前記ビア部を介して前記半導体回路に接続した半導体装置。
【請求項８】
前記ビア部は、前記デバイス基板または前記キャップ基板に形成されたスルーホール内に導電層をコンフォーマルに形成したものであり、空洞を有する構成とした請求項１から７のうち何れか１項に記載の半導体装置。
【請求項９】
前記封止枠は、導電性材料により形成した請求項１から８のうち何れか１項に記載の半導体装置。
【請求項１０】
前記バンプ部及び前記封止枠は、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄまたはその合金により形成した請求項１から９のうち何れか１項に記載の半導体装置。
【請求項１１】
前記封止枠と前記バンプ部とは、同一の材料により形成した請求項１から１０のうち何れか１項に記載の半導体装置。
【請求項１２】
前記デバイス基板と前記キャップ基板とは、同一の材料により形成した請求項１から１１のうち何れか１項に記載の半導体装置。
【請求項１３】
前記封止枠と前記バンプ部の高さを同じ寸法に形成し、前記デバイス基板及び前記キャップ基板を凹部が存在しない平板状に形成した請求項１から１２のうち何れか１項に記載の半導体装置。
【請求項１４】
前記キャップ基板の表面側に他の半導体回路を設けた請求項１から１３のうち何れか１項に記載の半導体装置。
【請求項１５】
それぞれ相手方の基板と対向する対向面を有し、互いに対向面が対向した状態で衝合されることにより前記各対向面の間に中空部を形成する２つの基板と、
前記各基板の対向面にそれぞれ形成された電極パッドと、
前記中空部に気密状態で収容され、少なくとも一部の前記電極パッドと接続される半導体回路と、
前記各基板のうち少なくとも一方の基板に形成され、前記一方の基板を貫通して前記電極パッドの裏面側に開口したビアホールと前記ビアホールに充填されて前記電極パッドと接続された充填金属とを有するビア部と、
内部に空洞を有する中空構造体として形成され、前記一方の基板の前記電極パッドと他方の基板の前記電極パッドとを互いに連結するバンプ部と、
を備える半導体装置。
【請求項１６】
前記バンプ部は、当該バンプ部と連結された前記電極パッドの裏面側に開口した前記ビアホールの全周において、前記ビアホールの開口端よりも外側に配置する構成とした請求項１５に記載の半導体装置。
【請求項１７】
前記バンプ部は、
内部に空洞が存在しない中実構造体として形成され、前記一方の基板の前記電極パッドに連結されると共に、前記他方の基板の前記電極パッドから離間した第１のバンプ層と、
内部に空洞を有する中空構造体として形成され、前記基板の対向面と垂直な方向で前記第１のバンプ層と積層されると共に、前記第１のバンプ層と前記他方の基板の前記電極パッドとを連結する第２のバンプ層と、
を備えた請求項１５または１６に記載の半導体装置。
【請求項１８】
前記バンプ部は、前記基板の対向面と垂直な平面に投影した形状が長方形となるように形成した請求項１から１７のうち何れか１項に記載の半導体装置。
【請求項１９】
前記バンプ部は、Ａｕ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄまたはその合金により形成した請求項１５に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体装置は、表面及び裏面を有するデバイス基板と、前記デバイス基板の表面側に設けられた半導体回路と、前記デバイス基板の表面に接合され、前記半導体回路を取囲む封止枠と、表面及び裏面を有する基板により形成されると共に、前記基板の前記表面が前記半導体回路を覆った状態で前記封止枠の全周に接合され、前記デバイス基板との間に前記半導体回路が気密状態で収容される中空部を形成したキャップ基板と、前記半導体回路を外部に接続するために導電性材料により形成され、前記デバイス基板の表面と裏面との間を貫通すると共に前記半導体回路に接続された複数のビア部と、前記中空部の内部で全ての前記ビア部にそれぞれ設けられ、当該ビア部と前記キャップ基板とを連結する複数のバンプ部と、を備えている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
一方、バンプ部１４は、個々のビア部１０とキャップ基板８とを連結している。即ち、全てのビア部１０は、互いに異なるバンプ部１４を介してキャップ基板８に連結されている。これらのバンプ部１４は、デバイス基板２とキャップ基板８との間（中空部９の内部）に配置され、該各基板２，８が対向する方向に延びた柱状に形成されている。より詳しく述べると、バンプ部１４には、２種類のバンプ部１４Ａ，１４Ｂが含まれている。バンプ部１４Ａは、ビア部１０を介して接地されないバンプ部であり、バンプ部１４Ｂは、ビア部１０を介して接地されるバンプ部である。バンプ部１４は平面視でビアホールの内側であってもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
次に、図８は、デバイス基板にビア部及び裏面側の電極を形成する工程を示している。この工程は、図６（及び図７）に示す工程後に行われるものである。図８に示す工程では、まず、フォトリソグラフィーによりレジストパターンを形成した後に、ドライエッチングまたはウェットエッチングによりビアホールを形成する。その後、レジストパターンは、レジスト溶解性の薬品により溶解して除去するか、または酸素プラズマ処理により分解して除去する。次に、例えばスパッタ等の手段によりシード層となる導電膜をデバイス基板２の裏面２Ａ側及びビアホール内に形成し、更に、電解めっき法等により導電金属の厚膜をシード層上に形成する。導電金属は、半導体回路３を流れる電流値にもよるが、基本的には、数μｍ以上の膜厚（めっき厚）に形成するのが好ましい。なお、導電金属は、ビアホール内にコンフォーマルに形成するか、または埋め込んで形成する。そして、このように形成された導電金属をパターニングすることにより、各ビア部１０及び裏面側の電極１１，１２，１３を形成する。このとき、電極１１，１２，１３は、互いに分離された状態で形成される。パターニングの方法としては、例えば各ビア部１０及び電極１１，１２，１３上にレジストパターンを形成し、ウェット薬品によりエッチングする方法等が挙げられる。なお、導電金属がＡｕめっき膜の場合には、ウェット薬品としてヨウ化カリウム水溶液を用いることができる。なお、基板同士の接合以降に行う工程、即ち、デバイス基板の薄板化、ビア形成等の工程については、基板同士の接合前に行ってもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
実施の形態１２．
次に、図４３及び図４４を参照して、本発明の実施の形態１２について説明する。本実施の形態では、バンプ部の一部のみを中空構造としている。図４３は、本発明の実施の形態１２による半導体装置のバンプ部等を拡大して示す要部拡大断面図である。また、図４４は、ビアホールの形成時にオーバーエッチが生じる様子を図４３と同様位置からみた要部拡大断面図である。半導体装置１１１は、前記実施の形態１１と同様に、基板２，８、半導体回路３、電極パッド４，５、６、ビア部１０２、バンプ部１１２等を備えている。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図４４
【補正方法】変更
【補正の内容】
【図４４】
2017029822.tif 000047
【国際調査報告】
2017029822.tif 000048
2017029822.tif 000049
2017029822.tif 000050
2017029822.tif 000051