(57)【要約】  ＭＩＳＦＥＴは、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート電極を挟むように、半導体基板内に形成されたソース領域およびドレイン領域を有する。そして、ソース領域およびドレイン領域の表面には、第１シリサイド層が形成され、ゲート電極の表面には第２シリサイド層が形成されている。第１シリサイド層および第２シリサイド層は、第１金属とシリコンとで構成されており、第１金属とは異なる第２金属を含む。そして、第２シリサイド層中の第２金属の濃度は、第１シリサイド層中の第２金属の濃度よりも低い。
2016147316.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に第１ＭＩＳＦＥＴを有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記第１領域において、前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１領域において、前記第１ゲート電極を挟むように前記半導体基板中に設けられた、第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域と、
前記第１不純物領域上に形成され、且つ、第１金属とシリコンを含む第１シリサイド層と、
前記第１ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第２シリサイド層と、
を有し、
前記第１シリサイド層および前記第２シリサイド層には、前記第１金属と異なる第２金属が添加されており、
前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、更に
前記半導体基板の前記第１領域とは異なる第２領域に第２ＭＩＳＦＥＴを備え、
前記第２ＭＩＳＦＥＴは、
前記第２領域において、前記半導体基板上に設けられた第２ゲート絶縁膜と、
前記第２絶縁膜上に設けられ、且つ、金属膜からなる第２ゲート電極と、
前記第２領域において、前記第２ゲート電極を挟むように前記半導体基板中に設けられた、第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域と、
前記第２不純物領域上に形成され、且つ、前記第１金属とシリコンを含む第３シリサイド層と、
を有し、
前記第３シリサイド層中には、前記第２金属が添加されており、
前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２ゲート絶縁膜は、ＨｆおよびＯを含む、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、更に、
前記半導体基板の前記第１領域および前記第２領域とは異なる第３領域に複数の不揮発性メモリセルを備え、
前記複数の不揮発性メモリセルは、それぞれ、
前記第３領域において、前記半導体基板上に設けられた第３ゲート絶縁膜と、
前記第３絶縁膜上に設けられた第３ゲート電極と、
前記第３領域において、前記半導体基板上に設けられ、且つ、電荷蓄積膜を有する第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に設けられた第４ゲート電極と、
前記第３領域において、前記第３ゲート電極および前記第４ゲート電極を挟むように前記半導体基板中に設けられた、第３ソース領域の一部および第３ドレイン領域の一部を構成する第３不純物領域と、
前記第３不純物領域上に形成され、且つ、前記第１金属とシリコンを含む第４シリサイド層と、
前記第３ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第５シリサイド層と、
前記第４ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第６シリサイド層と、
を有し、
前記第４シリサイド層、前記第５シリサイド層および前記第６シリサイド層の中には、前記第２金属が添加されており、
前記第５シリサイド層中および前記第６シリサイド層中の前記第２金属の濃度は、前記第４シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１金属はニッケルであり、前記第２金属はプラチナである、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、
前記第１ＭＩＳＦＥＴの前記第１ソース領域および前記第１ドレイン領域を結ぶ方向は、<１１０>または<１００>である、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１シリサイド層の結晶粒径は、前記第２シリサイド層の結晶粒径よりも小さい、半導体装置。
【請求項８】
半導体基板の第１領域に第１ＭＩＳＦＥＴを備え、
（ａ）前記第１領域において、前記半導体基板上に、第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜の上に、シリコンを含む第１ゲート電極を形成する工程、
（ｃ）前記第１領域において、前記第１ゲート電極を挟むように、前記半導体基板中に第１ソースの一部および第１ドレイン領域の一部を構成する第１不純物領域を形成する工程、
（ｄ）前記第１不純物領域上に、第１シリサイド層を形成する工程、
（ｅ）前記半導体基板上に、前記第１ゲート電極と前記第１シリサイド層を覆うように、第１絶縁膜を形成する工程、
（ｆ）前記第１絶縁膜を研磨して、前記第１ゲート電極を露出させる工程、
（ｇ）前記第１ゲート電極上に、第２シリサイド層を形成する工程、
を有し、
前記第１および第２シリサイド層は、それぞれ第１金属とシリコンを含み、かつ、前記第１金属と異なる第２金属からなる添加物を含み、
前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ１）前記第１不純物領域上に、前記第２金属が添加された前記第１金属からなる第１膜を形成する工程、
（ｄ２）前記第１膜が形成された前記半導体基板に、第１熱処理を施す工程、
（ｄ３）前記（ｄ２）工程後、前記半導体基板に、前記第１熱処理よりも高温の第２熱処理を施す工程、
を有し、
前記（ｇ）工程は、
（ｇ１）前記第１ゲート電極上に、前記第２金属が添加された前記第１金属からなる第２膜を形成する工程、
（ｇ２）前記第２膜が形成された前記半導体基板に、第３熱処理を施す工程、
（ｇ３）前記（ｇ２）工程後、前記半導体基板に、前記第３熱処理よりも高温の第４熱処理を施す工程、
を有し、
前記第４熱処理は、前記第２熱処理よりも低温である、半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ４）前記第１不純物領域上に、前記第１金属からなる第３膜を形成する工程、
（ｄ５）前記第３膜中に前記第２金属をイオン注入する工程、
（ｄ６）前記（ｄ５）工程後、前記半導体基板に第５熱処理を施す工程、
（ｄ７）前記（ｄ６）工程後、前記半導体基板に前記第５熱処理よりも高温の第６熱処理を施す工程、
を有し、
前記（ｇ）工程は、
（ｇ４）前記第１ゲート電極上に、前記第１金属からなる第４膜を形成する工程、
（ｇ５）前記第４膜中に前記第２金属をイオン注入する工程、
（ｇ６）前記（ｇ５）工程後、前記半導体基板に第７熱処理を施す工程、
（ｇ７）前記（ｇ６）工程後、前記半導体基板に前記第７熱処理よりも高温の第８熱処理を施す工程、
を有し、
前記第８熱処理は、前記第６熱処理よりも低温である、半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記（ｄ）工程は、
（ｄ８）前記第１不純物領域上に、前記第１金属からなる第５膜を形成する工程、
（ｄ９）前記第５膜が形成された前記半導体基板に、第９熱処理を施し、前記第５膜と前記半導体基板との界面に第１サブシリサイド層を形成する工程、
（ｄ１０）前記第１サブシリサイド層に、前記第９熱処理よりも高温の第１０熱処理を施し、第２サブシリサイド層を形成する工程、
（ｄ１１）前記第２サブシリサイド層中に前記第２金属をイオン注入する工程、
を有し、
前記（ｇ）工程は、
（ｇ８）前記第１ゲート電極上に、前記第１金属からなる第６膜を形成する工程、
（ｇ９）前記第６膜が形成された前記半導体基板に、第１１熱処理を施し、前記第６膜と前記第１ゲート電極との界面に第３サブシリサイド層を形成する工程、
（ｇ１０）前記第３サブシリサイド層に、前記第１１熱処理よりも高温の第１２熱処理を施し、第４サブシリサイド層を形成する工程、
（ｇ１１）前記第４サブシリサイド層中に前記第２金属をイオン注入する工程、
を有し、
前記第１２熱処理は、前記第１０熱処理よりも低温である、半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記第２熱処理は、４００度以上の温度で行い、
前記第４熱処理は、４００度より低い温度で行い、
前記第４熱処理を行う時間は、前記第２熱処理を行う時間よりも長い、半導体装置の製造方法。
【請求項１３】
請求項８に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＩＳＦＥＴを備え、更に、
（ｈ）前記（ｂ)工程前に、前記第２領域において、前記半導体基板上に第２ゲート絶縁膜を形成する工程、
（ｉ）前記（ｂ）工程で、前記第２領域において、前記第２ゲート絶縁膜の上に、ダミーゲート電極を形成する工程、
（ｊ）前記第２領域において、前記ダミーゲート電極を挟むように、前記半導体基板中に第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域を形成する工程、
（ｋ）前記（ｄ）工程で、前記第２領域において、前記第２不純物領域上に、第３シリサイド層を形成する工程、
（ｌ）前記（ｅ）工程で、前記第２領域において、前記半導体基板上に、前記ダミーゲート電極と前記第３シリサイド層を覆うように、前記第１絶縁膜を形成する工程、
（ｍ）前記（ｆ）工程で、前記第２領域において、前記第１絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
（ｎ）前記（ｆ）工程と前記（ｇ）工程との間の工程で、前記第２領域において、前記ダミーゲート電極を取り除く工程、
（ｏ）前記（ｎ）工程後、前記第２領域において、前記ダミーゲート電極を取り除いた領域に、金属膜を埋め込む工程、
（ｐ）前記（ｏ）工程後、前記第２領域において、前記金属膜を研磨して、前記第１絶縁膜を露出させる工程を有し、
前記第３シリサイド層は、前記第１金属とシリコンを含み、かつ、前記第２金属からなる添加物を含み、
前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
【請求項１４】
半導体基板の第１領域に形成された複数の不揮発性メモリセルを備える半導体装置の製造方法であって、
（ａ）前記第１領域において、前記半導体基板上に、第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜の上に、第１ゲート電極を形成する工程、
（ｃ）前記第１領域において、前記半導体基板上に、電荷蓄積膜を有する第２ゲート絶縁膜を形成する工程、
（ｄ）前記第２ゲート絶縁膜の上に、第２ゲート電極を形成する工程、
（ｅ）前記第１領域において、前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板中に第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域を形成する工程、
（ｆ）前記第１不純物領域上に第１シリサイド層を形成する工程、
（ｇ）前記半導体基板上に、前記第１ゲート電極、前記第２ゲート電極および前記第１シリサイド層を覆うように、第１絶縁膜を形成する工程、
（ｈ）前記第１絶縁膜を研磨して、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
（ｉ）前記第１ゲート電極および前記第２ゲート電極上に、それぞれ、第２シリサイド層および第３シリサイド層を形成する工程、
を有し、
前記第１シリサイド層、前記第２シリサイド層および第３シリサイド層は、それぞれ第１金属およびシリコンを含み、
前記第１シリサイド層中、前記第２シリサイド層中および第３シリサイド層中には、前記第１金属とは異なる第２金属が添加されており、
前記第２シリサイド層中の前記第２金属の濃度および前記第３シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記前記第１不純物領域上に、前記第２金属が添加された前記第１金属からなる第１膜を形成する工程、
（ｆ２）前記第１膜が形成された前記半導体基板に、第１熱処理を施す工程、
（ｆ３）前記（ｆ２）工程後、前記半導体基板に前記第１熱処理よりも高温の第２熱処理を施す工程、
を有し、
前記（ｉ）工程は、
（ｉ１）前記第１ゲート電極および前記第２ゲート電極上に、前記第２金属が添加された前記第１金属からなる第２膜を形成する工程、
（ｉ２）前記第２膜が形成された前記半導体基板に、第３熱処理を施す工程、
（ｉ３）前記（ｉ２）工程後、前記半導体基板に前記第３熱処理よりも高温の第４熱処理を施す工程、
を有し、
前記第４熱処理は、前記第２熱処理よりも低温であることを特徴とする、半導体装置の製造方法。
【請求項１６】
請求項１４に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ４）前記前記第１不純物領域上に、前記第１金属からなる第３膜を形成する工程、
（ｆ５）前記第３膜中に前記第２金属をイオン注入する工程、
（ｆ６）前記（ｆ５）工程後、前記半導体基板に第５熱処理を施す工程、
（ｆ７）前記（ｆ６）工程後、前記半導体基板に前記第５熱処理よりも高温の第６熱処理を施す工程、
を有し、
前記（ｉ）工程は、
（ｉ４）前記第１ゲート電極および前記第２ゲート電極上に、前記第１金属からなる第４膜を形成する工程、
（ｉ５）前記第４膜中に前記第２金属をイオン注入する工程、
（ｉ６）前記（ｉ５）工程後、前記半導体基板に第７熱処理を施す工程、
（ｉ７）前記（ｉ６）工程後、前記半導体基板に前記第７熱処理よりも高温の第８熱処理を施す工程、
を有し、
前記第８熱処理は、前記第６熱処理よりも低温である、半導体装置の製造方法。
【請求項１７】
請求項１４に記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ８）前記第１不純物領域上に、前記第１金属からなる第５膜を形成する工程、
（ｆ９）前記第５膜が形成された前記半導体基板に、第９熱処理を施し、前記第５膜と前記半導体基板との界面に第１サブシリサイド層を形成する工程、
（ｆ１０）前記第１サブシリサイド層に、前記第９熱処理よりも高温の第１０熱処理を施し、第２サブシリサイド層を形成する工程、
（ｆ１１）前記第２サブシリサイド層中に前記第２金属をイオン注入する工程、
を有し、
前記（ｉ）工程は、
（ｉ８）前記第１ゲート電極上に、前記第１金属からなる第６膜を形成する工程、
（ｉ９）前記第６膜が形成された前記半導体基板に、第１１熱処理を施し、前記第６膜と前記第１ゲート電極との界面に第３サブシリサイド層を形成する工程、
（ｉ１０）前記第３サブシリサイド層に、前記第１１熱処理よりも高温の第１２熱処理を施し、第４サブシリサイド層を形成する工程、
（ｉ１１）前記第４サブシリサイド層中に前記第２金属をイオン注入する工程、
を有し、
前記第１２熱処理は、前記第１０熱処理よりも低温である、半導体装置の製造方法。
【請求項１８】
請求項１５に記載の半導体装置の製造方法において、
前記第２熱処理は、４００度以上かつ６００度以下の温度で行い、
前記第４熱処理は、４００度より低い温度で行い、
前記第４熱処理を行う時間は、前記第２熱処理を行う時間よりも長い、半導体装置の製造方法。
【請求項１９】
請求項１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＩＳＦＥＴを備え、更に、
（ｊ）前記（ｂ)工程前に、前記第２領域において、前記半導体基板上に第２ゲート絶縁膜を形成する工程、
（ｋ）前記（ｂ）工程で、前記第２領域において、前記第２ゲート絶縁膜の上に、ダミーゲート電極を形成する工程、
（ｌ）前記第２領域において、前記ダミーゲート電極を挟むように、前記半導体基板中に第２ソース領域の一部および第２ドレイン領域の一部を構成する第２不純物領域を形成する工程、
（ｍ）前記（ｆ）工程で、前記第２領域において、前記第２不純物領域上に、第３シリサイド層を形成する工程、
（ｎ）前記（ｇ）工程で、前記第２領域において、前記半導体基板上に、前記ダミーゲート電極と前記第３シリサイド層を覆うように、前記第１絶縁膜を形成する工程、
（ｏ）前記（ｈ）工程で、前記第２領域において、前記第１絶縁膜の上面を研磨して、前記ダミーゲート電極を露出させる工程、
（ｎ）前記（ｈ）工程と前記（ｉ）工程との間の工程で、前記第２領域において、前記ダミーゲート電極を取り除く工程、
（ｏ）前記（ｎ）工程後、前記第２領域において、前記ダミーゲート電極を取り除いた領域に、金属膜を埋め込む工程、
（ｐ）前記（ｏ）工程後、前記第２領域において、前記金属膜を研磨して、前記第１絶縁膜を露出させる工程を有し、
前記第３シリサイド層は、前記第１金属とシリコンを含み、かつ、前記第２金属からなる添加物を含み、
前記第２シリサイド層中の前記第２金属の濃度は、前記第３シリサイド層中の前記第２金属の濃度よりも低い、半導体装置の製造方法。
【請求項２０】
請求項８に記載の半導体装置の製造方法において、
前記第１金属は、ニッケルであり、
前記第２金属は、プラチナである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置およびその製造方法に好適に適用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性メモリのメモリセルを有する半導体装置として、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいは酸化膜で挟まれた電荷トラップ性絶縁膜を有するメモリセルが広く使用されている。後者は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型と呼ばれ、単一ゲート型セルとスプリットゲート型セルがあり、マイコンの不揮発性メモリとして用いられている。【０００３】
マイコンの低消費電力化、高集積化に伴い、ロジック部には、メタルゲート電極および高誘電率膜（ｈｉｇｈ−ｋ膜）を含むトランジスタが用いられる。このトランジスタの形成方法には、基板上に形成した多結晶シリコン膜からなるダミーゲート電極を用いてソース領域およびドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。【０００４】
ゲートラストプロセスでは、各種のＭＩＳＦＥＴのソース領域上およびドレイン領域上にシリサイド層を形成した後に素子を層間絶縁膜により覆い、その後層間絶縁膜の上面を研磨してゲート電極の上面を露出させる。このため、メモリセルを構成するゲート電極であって、半導体膜からなるゲート電極の上にシリサイド層を形成する場合には、当該研磨工程の後にシリサイド層を再度形成する必要がある。【０００５】
特許文献１（特開２０１４−１５４７９０号公報）には、メモリセルと、ロジック部のＭＩＳＦＥＴとを混載する場合において、ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層を形成し、続いて、ゲートラストプロセスによりＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのゲート電極上にシリサイド層を形成することが記載されている。また、メタルゲート電極に代わる技術として、フルシリサイドゲート電極が知られている。【０００６】
特許文献２（特開２００７−３３５８３４号公報）には、フルシリサイドゲートを有するｎ型ＦＥＴおよびｐ型ＦＥＴで適正な閾値電圧を設定するために、ｎ型ＦＥＴは、ゲート絶縁膜上にアルミニウム層を介してシリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極を設ける。そして、ｐ型ＦＥＴは、ゲート絶縁膜上にシリコン含有量よりもニッケル含有量のほうが多いニッケルシリサイドからなるゲート電極を設けることが記載されている。さらに、ｎ型ＦＥＴおよびｐ型ＦＥＴのソース・ドレイン領域の表面にはシリサイド層が設けられている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−１５４７９０号公報
【特許文献２】特開２００７−３３５８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者が検討中の不揮発性メモリを有する半導体装置では、ゲートラストプロセスを用いてロジック部のＭＩＳＦＥＴのゲート電極を形成している。つまり、メモリセルおよびロジック部のＭＩＳＦＥＴのソース・ドレイン領域上に第１シリサイド層を形成し、ロジック部のＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのＭＩＳＦＥＴのゲート電極上に第２シリサイド層を形成しているが、第１シリサイド層と第２シリサイド層とは同様の組成としている。【０００９】
本願の課題は、半導体装置の信頼性を確保することにある。また、半導体装置の性能を向上させることにある。【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、ＭＩＳＦＥＴは、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート電極を挟むように、半導体基板内に形成されたソース領域およびドレイン領域を有する。ソース領域およびドレイン領域の表面には、第１シリサイド層が形成され、ゲート電極の表面には第２シリサイド層が形成されている。第１シリサイド層および第２シリサイド層は、第１金属とシリコンとで構成されており、第１金属とは異なる第２金属を含む。そして、第２シリサイド層中の第２金属の濃度は、第１シリサイド層中の第２金属の濃度よりも低い。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性能を確保することができる。また、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
本実施の形態の半導体装置（半導体集積回路装置）は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ）を備えた半導体装置、例えばマイコンである。マイコンには、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリおよびＩ／Ｏ（Input/Output）回路などが含まれている。ＣＰＵは、高速動作および低消費電力などの要求があるため、低電圧（例えば、５Ｖ以下）駆動および低閾値の低耐圧ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）で構成されている。ＥＥＰＲＯＭまたはフラッシュメモリは、行列状に配置された複数の不揮発性メモリセルと、不揮発性メモリセルに対して、書込み、消去、読出しなどを実施する制御回路を有している。特に、書込み、消去動作においては、不揮発性メモリセルに高電圧を印加するため、制御回路には、高電圧（例えば、１０Ｖ以上）で動作する高耐圧ＭＩＳＦＥＴが含まれている。
【００１７】
不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルをもとに説明を行うが、ｐチャネル型ＭＩＳＦＥＴとしてもよい。ＣＰＵおよび制御回路は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴで構成されるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを例に説明を行う。
【００１８】
＜半導体装置の構造＞
図１は、本実施の形態の半導体装置の要部断面図である。図１では、左側にメモリセル領域１Ａ、中央に周辺回路領域１Ｂ、右側に周辺回路領域１Ｃを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルＭＣが、周辺回路領域１Ｂには低耐圧ＭＩＳＦＥＴ（Ｑ１）が、そして、周辺回路領域１Ｃには高耐圧ＭＩＳＦＥＴ（Ｑ２）が形成されている。このように、符号部分が不明瞭な場合には、符号に括弧を付す。
【００１９】
図１に示すように、半導体装置は、半導体基板ＳＢの主面に形成されている。半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウエハである。本実施の形態では、ｐチャネル型ＭＩＳＦＥＴの高速化の為に、単結晶シリコン基板の（１００）面において、ｐチャネル型ＭＩＳＦＥＴのチャネル方向（ソース領域とドレイン領域を結ぶ方向）を＜１１０＞または＜１００＞としている。また、ｎチャネル型ＭＩＳＦＥＴのチャネル方向（ソース領域とドレイン領域を結ぶ方向）も＜１１０＞または＜１００＞としている。
【００２０】
まず、メモリセル領域１Ａに形成されたｎチャネル型のメモリセルＭＣの構成について説明する。
【００２１】
メモリセル領域１Ａにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴは、活性領域に形成された素子（メモリセル）を分離するためのものであり、素子分離領域ＳＴには、酸化シリコン膜等からなる素子分離膜が形成されている。活性領域は、素子分離領域ＳＴで囲まれており、素子分離領域ＳＴにより規定、すなわち区画されている。図示しないが、メモリセル領域１Ａには複数の活性領域が存在し、複数の活性領域間は素子分離領域ＳＴにより電気的に分離されている。メモリセル領域１Ａには、複数のメモリセルＭＣが配置されたｐ型の導電型を有するｐ型ウェルＰＷ１が形成されている。
【００２２】
メモリセルＭＣは、スプリットゲート型のメモリセルである。すなわち、図１に示すように、メモリセルＭＣは、ｐ型ウェルＰＷ１内に形成されており、制御ゲート電極ＣＧと、メモリゲート電極ＭＧを有している。メモリセルＭＣは、ｎ型のエクステンション領域（ｎ−型半導体領域、低濃度領域、不純物拡散領域）ＥＸと、ｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型のエクステンション領域ＥＸと、ｎ型の拡散領域ＤＦとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００２３】
また、メモリセルＭＣは、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面に形成されたシリサイド層（ゲートシリサイド層）Ｓ２を有しており、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有している。
【００２４】
さらに、メモリセルＭＣは、制御ゲート電極ＣＧと半導体基板ＳＢ（または、ｐ型ウェルＰＷ１）との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板ＳＢ（または、ｐ型ウェルＰＷ１）との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【００２５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向である。図１の紙面に垂直な方向に配置された複数（例えば、数十個〜数百個）のメモリセルＭＣにおいて、制御ゲート電極ＣＧは、共通で一体的に構成されている。また、メモリゲート電極ＭＧも、制御ゲート電極ＣＧと同様に、複数（例えば、数十個〜数百個）のメモリセルＭＣにおいて、共通で一体的に構成されている。つまり、不揮発性メモリの高速動作の為には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化が肝要である。
【００２６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、両者間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板ＳＢの間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両方の領域にわたって延在している。
【００２７】
ゲート絶縁膜ＧＩｔは、絶縁膜ＩＦ１からなる。絶縁膜ＩＦ１は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、いわゆるＨｉｇｈ−ｋ膜からなる。なお、本実施の形態において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜ＩＦ１としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００２８】
ゲート絶縁膜ＧＩｍは、絶縁膜ＯＮからなる。絶縁膜ＯＮは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２と、を含む積層膜からなる。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。したがって、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の絶縁膜を、メモリゲート電極ＭＧと半導体基板ＳＢの間の絶縁膜と別体または異なる絶縁膜とすることもできる。
【００２９】
絶縁膜ＯＮのうち、窒化シリコン膜ＮＴは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜ＮＴは、絶縁膜ＯＮ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＯＮは、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００３０】
窒化シリコン膜ＮＴの上下に位置する酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２は、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜ＮＴを酸化シリコン膜ＯＸ１および酸化シリコン膜ＯＸ２で挟んだ構造とすることで、窒化シリコン膜ＮＴに蓄積された電荷のリークを防止している。
【００３１】
制御ゲート電極ＣＧは、シリコン膜ＰＳ１からなる。シリコン膜ＰＳ１は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなる。制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１の上面には、シリサイド層Ｓ２が形成されている。シリサイド層Ｓ２も、制御ゲート電極ＣＧと同様に、図１の紙面と垂直な方向に延在している。
【００３２】
メモリゲート電極ＭＧは、シリコン膜ＰＳ２からなる。シリコン膜ＰＳ２は、シリコンからなり、例えばｐ型の不純物を導入した多結晶シリコン膜であるｐ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの一方の側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。メモリゲート電極ＭＧを構成するシリコン膜ＰＳ２の上面には、シリサイド層Ｓ２が形成されている。シリサイド層Ｓ２も、メモリゲート電極ＭＧと同様に、図１の紙面と垂直な方向に延在している。
【００３３】
図１では、制御ゲート電極ＣＧとシリサイド層Ｓ２とを別々に表しているが、シリサイド層Ｓ２を含めて制御ゲート電極と呼ぶ場合もある。メモリゲート電極ＭＧとシリサイド層Ｓ２も同様である。
【００３４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成されたシリサイド層Ｓ２は、添加物として白金（Ｐｔ）を含む、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との合金層である。白金の含有量（含有率）は、好適には５％未満（０％を含む）とする。詳しくは後述するが、シリサイド層Ｓ２中における白金の含有量を低減することで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのシート抵抗の増加を防止することができる。
【００３５】
エクステンション領域ＥＸおよび拡散領域ＤＦは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域ＥＸおよび拡散領域ＤＦの各々は、ｎ型の不純物が導入された半導体領域からなり、両者でＬＤＤ（Lightly doped drain）構造を構成している。拡散領域ＤＦは、エクステンション領域ＥＸよりも、高濃度であり、ウェル領域ＰＷ１との接合深さも深い。一対のエクステンション領域ＥＸおよび拡散領域ＤＦは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両端に配置されている。ただし、一方の拡散領域ＤＦと制御ゲート電極ＣＧとの間および他方の拡散領域ＤＦとメモリゲート電極ＭＧとの間には、エクステンション領域ＥＸが配置されている。
【００３６】
拡散領域ＤＦ上、すなわち拡散領域ＤＦの上面（表面）には、シリサイド層Ｓ１が形成されている。拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１は、添加物として白金（Ｐｔ）を含む、ニッケル（Ｎｉ）とシリコン（Ｓｉ）との合金層である。白金（Ｐｔ）の含有量（含有率）は、５％以上（より好適には５％以上かつ１０％以下）とする。添加物である白金（Ｐｔ）を５％以上含有することで、シリサイド層Ｓ１の異常成長を抑制してソース領域またはドレイン領域のリーク電流を低減できる。また、白金（Ｐｔ）の含有量を１０％以下とすることで、後述する製造方法において、白金（Ｐｔ）の含有したニッケル（Ｎｉ）膜の未反応部分の除去が容易となる。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
【００３７】
シリサイド層Ｓ１およびＳ２は、添加物を含むニッケルシリサイド層に代えて、添加物を含むコバルトシリサイド層でも良く、添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）でもよい。
【００３８】
制御ゲート電極ＣＧの側壁上、および、メモリゲート電極ＭＧの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００３９】
次に、周辺回路領域１Ｂに形成されたｎチャネル型の低耐圧ＭＩＳＦＥＴ（Ｑ１）の構成について説明する。
【００４０】
周辺回路領域１Ｂにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴの構造および機能は、前述のとおりである。活性領域は、素子分離領域ＳＴにより規定、すなわち区画され、素子分離領域ＳＴにより周辺回路領域１Ｂ内の他の活性領域と電気的に分離されており、活性領域には、ｐ型の導電型を有するｐ型ウェルＰＷ２が形成されている。メモリ領域１Ａのｐ型ウェルＰＷ１は図示しないｎ型ウェルで囲まれていて、ｐ型ウェルＰＷ２とは電気的に分離されている。つまり、ｐ型ウェルＰＷ１には、ｐ型ウェルＰＷ２と異なる電位を印加できる。
【００４１】
図１に示すように、周辺回路領域１Ｂに形成された低耐圧ＭＩＳＦＥＴ（Ｑ１）は、ｐ型ウェルＰＷ２内に形成されており、ゲート電極Ｇ１と、ソース領域またはドレイン領域となる、ｎ型のエクステンション領域（ｎ−型半導体領域、低濃度領域、不純物拡散領域）ＥＸおよびｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、を有している。さらに、低耐圧ＭＩＳＦＥＴ（Ｑ１）は、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有している。シリサイド層（ＳＤシリサイド層）Ｓ１は、メモリセルＭＣのソース領域およびドレイン領域に形成されたシリサイド層Ｓ１と同様の組成を有する。しかし、ゲート電極Ｇ１の上面には、シリサイド層Ｓ２を有していない。さらに、低耐圧ＭＩＳＦＥＴ（Ｑ１）は、ゲート電極Ｇ１と半導体基板ＳＢ（または、ｐ型ウェルＰＷ２）との間に形成されたゲート絶縁膜ＧＩＬを有する。
【００４２】
ゲート絶縁膜ＧＩＬは、絶縁膜ＩＦ４と、絶縁膜ＩＦ４上に形成された絶縁膜ＨＫとの積層構造からなる。絶縁膜ＩＦ４は、例えば酸化シリコン膜であり、絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。絶縁膜ＨＫとしては、酸化ハフニウム（ＨｆＯ）膜、酸化ジルコニウム（ＺｒＯ）膜、酸化アルミニウム（ＡｌＯ）膜、酸化タンタル（ＴａＯ）膜または酸化ランタン（ＬａＯ）膜などの金属酸化物膜を用いることができる。例えば、酸化ハフニウム（ＨｆＯ）は、ハフニウム（Ｈｆ）と酸素（Ｏ）を含む膜であり、その組成比は特に限定されない。酸化ジルコニウム（ＺｒＯ）膜、酸化アルミニウム（ＡｌＯ）膜、酸化タンタル（ＴａＯ）膜または酸化ランタン（ＬａＯ）膜も同様である。
【００４３】
ゲート絶縁膜ＧＩＬ上には、金属膜ＴＮを介してゲート電極Ｇ１が形成されている。金属膜ＴＮは、低耐圧ＭＩＳＦＥＴ（Ｑ１）の閾値電圧を調整するための膜である。金属膜ＴＮとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。
【００４４】
ゲート電極Ｇ１は、金属膜からなる。金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。好適な一例として、金属膜ＴＮとしてチタンアルミニウム（ＴｉＡｌ）膜、金属膜ＴＮ上のゲート電極Ｇ１として、アルミニウム（Ａｌ）膜を選択できる。
【００４５】
エクステンション領域ＥＸおよび拡散領域ＤＦは、ソース領域またはドレイン領域として機能する半導体領域である。エクステンション領域ＥＸおよび拡散領域ＤＦの各々は、ｎ型の不純物が導入された半導体領域からなり、両者でＬＤＤ構造を構成している。拡散領域ＤＦは、エクステンション領域ＥＸよりも、高濃度であり、ウェル領域ＰＷ２との接合深さも深い。一対のエクステンション領域ＥＸおよび拡散領域ＤＦは、ゲート電極Ｇ１を挟むように、ゲート電極Ｇ１の両端に配置されている。ただし、一方の拡散領域ＤＦとゲート電極Ｇ１との間および他方の拡散領域ＤＦとゲート電極Ｇ１との間には、エクステンション領域ＥＸが配置されている。
【００４６】
拡散領域ＤＦ上、すなわち拡散領域ＤＦの上面（表面）には、前述のシリサイド層Ｓ１が形成されている。また、ゲート電極Ｇ１の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
【００４７】
次に、周辺回路領域１Ｃに形成されたｎチャネル型の高耐圧ＭＩＳＦＥＴ（Ｑ２）の構成について説明する。
【００４８】
周辺回路領域１Ｃにおいて、半導体装置は、半導体基板ＳＢの主面に形成された活性領域と素子分離領域ＳＴとを有している。素子分離領域ＳＴの構造および機能は、前述のとおりである。活性領域は、素子分離領域ＳＴにより規定、すなわち区画され、素子分離領域ＳＴにより周辺回路領域１Ｃ内の他の活性領域と電気的に分離されており、活性領域には、ｐ型の導電型を有するｐ型ウェルＰＷ３が形成されている。前述のとおり、ｐ型ウェルＰＷ１は図示しないｎ型ウェルで囲まれているので、ｐ型ウェルＰＷ３とも電気的に分離されている。つまり、ｐ型ウェルＰＷ１には、ｐ型ウェルＰＷ３と異なる電位を印加できる。
【００４９】
図１に示すように、周辺回路領域１Ｃに形成された高耐圧ＭＩＳＦＥＴ（Ｑ２）は、ｐ型ウェルＰＷ３内に形成されており、ゲート電極Ｇ２と、ソース領域またはドレイン領域となる、ｎ型のエクステンション領域（ｎ−型半導体領域、低濃度領域、不純物拡散領域）ＥＸおよびｎ型の拡散領域（ｎ＋型半導体領域、高濃度領域、不純物拡散領域）ＤＦと、を有している。さらに、高耐圧ＭＩＳＦＥＴ（Ｑ２）は、拡散領域ＤＦの上面に形成されたシリサイド層（ＳＤシリサイド層）Ｓ１を有しており、ゲート電極Ｇ２の上面には、シリサイド層（ゲートシリサイド層）Ｓ２を有している。シリサイド層Ｓ１およびＳ２は、前述のシリサイド層Ｓ１およびＳ２と同様である。
【００５０】
さらに、高耐圧ＭＩＳＦＥＴ（Ｑ２）は、ゲート電極Ｇ２と半導体基板ＳＢ（または、ｐ型ウェルＰＷ３）との間に形成されたゲート絶縁膜ＧＩＨを有する。
【００５１】
好適には、高耐圧ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２のゲート長は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１のゲート長よりも大きく（長く）することで、ソース領域とドレイン領域間の耐圧を向上できる。なお、ゲート長とは、ソース領域とドレイン領域とを結ぶ方向のゲート電極の長さを言う。つまり、図１の紙面の横方向におけるゲート電極の長さである。
【００５２】
ゲート絶縁膜ＧＩＨは、絶縁膜ＩＦ１からなる。絶縁膜ＩＦ１は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜からなり、好適には、ゲート絶縁膜ＧＩｔよりも厚膜とするのがよい。また、絶縁膜ＩＦ１は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜ＧＩＬよりも酸化膜換算の膜厚が厚くすることが好ましく、少なくとも絶縁膜ＩＦ４よりも膜厚を厚くすることが好ましい。
【００５３】
ゲート絶縁膜ＧＩＨ上には、ゲート電極Ｇ２が配置されており、ゲート電極Ｇ２は、前述のシリコン膜ＰＳ１からなる。また、ゲート電極Ｇ２の上面には、前述のシリサイド層Ｓ２が形成されている。
【００５４】
高耐圧ＭＩＳＦＥＴ（Ｑ２）のソース領域およびドレイン領域は、低耐圧ＭＩＳＦＥＴ（Ｑ１）と同様であり、エクステンション領域ＥＸおよび拡散領域ＤＦで構成されたＬＤＤ構造となっている。ただし、好適には、高耐圧ＭＩＳＦＥＴ（Ｑ２）のエクステンション領域ＥＸの不純物濃度は、低耐圧ＭＩＳＦＥＴ（Ｑ１）のエクステンション領域ＥＸの不純物濃度よりも低濃度にするとよい。
【００５５】
高耐圧ＭＩＳＦＥＴ（Ｑ２）の拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１は、低耐圧ＭＩＳＦＥＴ（Ｑ１）およびメモリセルＭＣの拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１と同様である。また、高耐圧ＭＩＳＦＥＴ（Ｑ２）ゲート電極Ｇ２の上面に形成されたシリサイド層Ｓ２は、メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面に形成されたシリサイド層Ｓ２と同様である。
【００５６】
また、本実施の形態では、高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネル方向（つまり、ソース領域からドレイン領域に向かう方向）を＜１１０＞または＜１００＞方向としているため、拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１がチャネル方向に伸展するウィスカー欠陥が発生しやすいが、シリサイド層Ｓ１に白金（Ｐｔ）が含まれていることで、このウィスカー欠陥を防止することができる。
【００５７】
また、ゲート電極Ｇ２の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。なお、エクステンション領域ＥＸ、拡散領域ＤＦおよびシリサイド層Ｓ１を含めて、ソース領域またはドレイン領域と表現する場合もある。
【００５８】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ上、周辺回路領域１Ｂに形成された低耐圧ＭＩＳＦＥＴ（Ｑ１）上、および、周辺回路領域１Ｃに形成された高耐圧ＭＩＳＦＥＴ（Ｑ２）上の構成を具体的に説明する。
【００５９】
半導体基板ＳＢ上には、メモリセルＭＣの制御ゲート電極ＣＧとメモリゲート電極ＭＧ、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１および高耐圧ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２の間を埋めるように、絶縁膜ＩＦ７および層間絶縁膜ＩＬ１の積層膜が形成されている。半導体基板ＳＢの主面を基準として、絶縁膜ＩＦ７および層間絶縁膜ＩＬ１の積層膜の上面は、制御ゲート電極ＣＧとメモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２の上面とほぼ等しい高さとなっている。絶縁膜ＩＦ７は、例えば窒化シリコン膜からなり、層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。
【００６０】
層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。周辺回路領域１Ｂにおいては、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２の間に、酸化シリコン膜からなる絶縁膜ＩＦ９が介在している。
【００６１】
メモリセル領域１Ａ、ならびに周辺回路領域１Ｂおよび１Ｃにおいて、絶縁膜ＩＦ７、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２には、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部を露出するコンタクトホールが形成されており、コンタクトホール内には導電性のコンタクトプラグＣＰが形成されている。コンタクトプラグＣＰは、タングステン（Ｗ）などからなる主導体とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とで構成されており、バリア導体膜は、主導体とシリサイド層Ｓ１との間に介在している。また、周辺回路領域１Ｂにおいて、コンタクトホールは、絶縁膜ＩＦ９をも貫通している。
【００６２】
各コンタクトプラグＣＰ上には、第１層目の配線層Ｍ１が配置されており、配線層Ｍ１は、コンタクトプラグＣＰを介してシリサイド層Ｓ１に接続されている。つまり、配線層Ｍ１は、拡散領域ＤＦと電気的に接続されている。配線層Ｍ１は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主導体とする導体膜で構成されている。
【００６３】
＜本実施の形態の半導体装置の特徴と効果について＞
本実施の形態においては、拡散領域ＤＦの上面に形成されたシリサイド層Ｓ１に含まれる添加物の濃度（含有量）を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の上面に形成されたシリサイド層Ｓ２に含まれる添加物の濃度（含有量）よりも高くすることが肝要である。シリサイド層Ｓ１に含まれる添加物の濃度を高くすることで、拡散領域ＤＦの上面に形成されるシリサイド層Ｓ１の異常成長を防止でき、ソース領域またはドレイン領域とウェル領域ＰＷ１、ＰＷ２およびＰＷ３間のリーク電流を低減できる。つまり、半導体装置の低消費電力化に有効である。
【００６４】
仮に、シリサイド層Ｓ２にシリサイド層Ｓ１と等しい濃度の添加物が含有された場合、シリサイド層Ｓ２のシート抵抗が上昇することで、シリサイド層Ｓ２を含めたゲート電極の抵抗が上昇し、高速動作の妨げとなる。添加物の濃度が高いシリサイド層は、結晶粒が微細化となるため、シリサイド層を流れる電流（電子）の粒界散乱の確率が高くなる。さらに、添加物が含有されていることにより電子の散乱の確率が高くなる。これらの要因で、シリサイド層のシート抵抗が上昇すると考えられる。つまり、本実施の形態では、シリサイド層Ｓ２に含まれる添加物濃度が、シリサイド層Ｓ１に含まれる添加物濃度よりも低いので、シリサイド層Ｓ２の結晶粒径を、シリサイド層Ｓ１の結晶粒径よりも大きくできる。これにより、シリサイド層Ｓ２のシート抵抗を低減できるという特徴がある。つまり、ＭＩＳＦＥＴのゲート電極の低抵抗化により、ＭＩＳＦＥＴの高速動作に有効である。
【００６５】
本実施の形態によれば、シリサイド層Ｓ２の添加物の濃度をシリサイド層Ｓ１の添加物の濃度よりも低減させたことで、シリサイド層Ｓ２のシート抵抗を低減することができる。特に、メモリセルＭＣの制御ゲート電極ＣＧまたはメモリゲート電極ＭＧは、複数のメモリセルＭＣに対して共通の配線としても用いられているため、そのゲート幅方向の長さが周辺回路領域１Ｂに形成される低耐圧ＭＩＳＦＥＴ（Ｑ１）よりも長くなる。このため、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの上面のシリサイド層Ｓ２の抵抗を低減できることは、不揮発性メモリの高速動作に有効である。
【００６６】
ここで、シリサイド層Ｓ１およびＳ２に含有される添加物の濃度とは、例えば、シリサイド層Ｓ１およびＳ２の表面の単位面積当たりの濃度である。そして、第１金属（例えば、Ｎｉ）とシリコンを含むシリサイド層Ｓ１およびＳ２に含有される添加物である第２金属（例えば、Ｐｔ）の含有率の相対比較は、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Energy Dispersive X-ray Spectroscopy）で実施できる。例えば、シリサイド層Ｓ１およびＳ２の表面（上面）に電子線を照射することで発生する特性Ｘ線を検出し、エネルギーで分光することによってシリサイド層Ｓ１およびＳ２の元素分析、組成分析が実施できる。
【００６７】
本実施の形態では、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ポリシリコン膜とポリシリコン膜の表面（上面）に形成されたシリサイド層Ｓ２で構成されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧは、ゲート絶縁膜ＧＩｍで分離されている。このような構造としたことで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが短絡することなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧの配線抵抗を低減することが出来ている。例えば、特許文献２のフルシリサイドゲートの技術を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに適用すると、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのシリサイド化工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間が短絡してしまうという問題がある。つまり、特許文献２のフルシリサイドゲートの技術は、本実施の形態のスプリットゲート型の不揮発性メモリへの適用は困難である。
【００６８】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図２〜図２０を参照して説明する。
【００６９】
図２〜図２０は、本実施の形態の半導体装置の製造工程中の断面図である。図２〜図２０の断面図は、図１の断面図に対応している。各図の左側にメモリセル領域１Ａを、中央に周辺回路領域１Ｂ、右側に周辺回路領域１Ｃを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルＭＣが、周辺回路領域１Ｂおよび１Ｃには低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）が、それぞれ形成される様子を示す。
【００７０】
半導体装置を製造工程においては、まず、図２に示すように、ｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
【００７１】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
【００７２】
すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、選択的に活性領域を覆うパターニングされた窒化シリコン膜および酸化シリコン膜を形成する。さらに、パターニングされた窒化シリコン膜および酸化シリコン膜から露出した半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
【００７３】
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、窒化シリコン膜上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、活性領域を囲むように形成され、メモリセル領域１Ａ、周辺回路領域１Ｂおよび周辺回路領域１Ｃの夫々の間に形成されている。これにより図２に示す構造を得る。
【００７４】
次に、メモリセル領域１Ａ、周辺回路領域１Ｂおよび周辺回路領域１Ｃの半導体基板ＳＢの主面にｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３を形成する。ｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することによって形成することができる。なお、メモリセルＭＣ、高耐圧ＭＩＳＦＥＴ（Ｑ２）または低耐圧ＭＩＳＦＥＴ（Ｑ１）などのそれぞれの形成領域において形成するｐ型ウェルＰＷ１、ＰＷ２およびＰＷ３は、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。例えば、周辺回路領域１Ｃのｐ型ウェルＰＷ３の濃度は、周辺回路領域１Ｂのｐ型ウェルＰＷ２の濃度よりも高濃度にするのが好適である。
【００７５】
次に、図２に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１を形成する。すなわち、メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃの半導体基板ＳＢの上面（表面）上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１としては、例えば酸化シリコン膜を用いることができる。メモリセル領域１Ａならびに周辺回路領域１Ｂおよび１Ｃのそれぞれの絶縁膜ＩＦ１は、別々の工程で形成することで、互いに異なる膜厚で形成してもよい。好適には、周辺回路領域１Ｃの絶縁膜ＩＦ１をメモリセル領域１Ａの絶縁膜ＩＦ１よりも厚くする。
【００７６】
その後、絶縁膜ＩＦ１の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
【００７７】
その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ２の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
【００７８】
次に、図３に示すように、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩｔ、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなるキャップ絶縁膜の積層体が形成される。制御ゲート電極ＣＧは、平面視において、ゲート幅方向に延在するパターンである。ゲート幅方向とは、図３の紙面の奥行き方向である。
【００７９】
前述のパターニング工程において、周辺回路領域１Ｂおよび１Ｃ間においても、絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術を用いて加工する。つまり、周辺回路領域１Ｂおよび１Ｃ間において、絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層体は、互いに分離され、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層体とも分離される。ただし、絶縁膜ＩＦ１は、必ずしも互いに分離されなくてもよい。
【００８０】
次に、図３に示すように、前述の積層膜のパターニングとは異なる、フォトリソグラフィ技術およびウェットエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を選択的に除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。このとき、メモリセル領域１Ａおよび周辺回路領域１Ｃの絶縁膜ＩＦ２は除去せずに残しておく。つまり、上記ウェットエッチング工程は、メモリセル領域１Ａおよび周辺回路領域１Ｃを覆い、周辺回路領域１Ｂを露出するパターンを有する、図示しないレジスト膜をマスクとして用いて実施し、上記ウェットエッチング工程後に、図示しないレジスト膜を除去する。
【００８１】
その後、図４に示すように、半導体基板ＳＢの主面上に、前述のゲート絶縁膜ＧＩｍ用の絶縁膜ＯＮを形成する。絶縁膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体の側壁および上面とを覆っている。さらに、周辺回路領域１Ｂの絶縁膜ＩＦ１およびシリコン膜ＰＳ１を含む積層体の側壁および上面を覆い、周辺回路領域１Ｃの絶縁膜ＩＦ１、シリコン膜ＰＳ１および絶縁膜ＩＦ２を含む積層体の側壁および上面を覆っている。
【００８２】
絶縁膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、絶縁膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
【００８３】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。特に、酸化シリコン膜ＯＸ２の形成には、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【００８４】
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
【００８５】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【００８６】
続いて、絶縁膜ＯＮの表面を覆うように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて絶縁膜ＯＮの上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、絶縁膜ＯＮを介してシリコン膜ＰＳ２が形成される。
【００８７】
シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、メモリゲート電極ＭＧを形成するための膜である。
【００８８】
ここでいう膜厚とは、半導体基板ＳＢの主面に対して垂直な方向における当該膜の厚さをいう。
【００８９】
なお、図４では酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび窒化シリコン膜ＮＴの３層の積層構造からなる絶縁膜ＯＮを示しているが、以下の説明で用いる断面図では、図を分かりやすくするため、絶縁膜ＯＮの積層構造の図示を省略する。すなわち、絶縁膜ＯＮは積層構造を有するが、以下の説明で用いる図では、絶縁膜ＯＮを１つの膜ＧＩｍとして図示す。
【００９０】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（異方性ドライエッチング）することで、選択的に、絶縁膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体の両方の側壁上に、絶縁膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
【００９１】
これにより、メモリセル領域１Ａにおいて、上記積層体の側壁のうち、一方の側壁に、絶縁膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、上記エッチバックにより、周辺回路領域１Ｂおよび１Ｃの絶縁膜ＯＮの上面が露出する。
【００９２】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。
【００９３】
続いて、絶縁膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下の絶縁膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２を含む積層体と、メモリゲート電極ＭＧとの間に位置する絶縁膜ＯＮは、除去されずに残る。他の領域の絶縁膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面および絶縁膜ＩＦ２の上面が露出し、さらに、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面および周辺回路領域１Ｃの絶縁膜ＩＦ２の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。
【００９４】
このようにして、図５に示すように、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有する絶縁膜ＯＮからなるゲート絶縁膜ＧＩｍおよびゲート絶縁膜ＧＩｍ上のメモリゲート電極ＭＧが形成される。
【００９５】
次に、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１ならびに周辺回路領域１Ｃのシリコン膜ＰＳ１および絶縁膜ＩＦ２は、絶縁膜ＩＦ３により覆われる。また、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧと、メモリセル領域１Ａの半導体基板ＳＢの主面とは、絶縁膜ＩＦ３により覆われる。なお、絶縁膜ＩＦ３を、酸化シリコン膜と、酸化シリコン膜上の窒化シリコン膜の積層膜としてもよい。
【００９６】
続いて、図６に示すように、フォトリソグラフィ技術を用いて、周辺回路領域１Ｃを露出し、メモリセル領域１Ａおよび周辺回路領域１Ｃの絶縁膜ＩＦ３を覆うレジスト膜ＰＲ１を形成する。なお、周辺回路領域１Ｂにおいて、シリコン膜ＰＳ１の上面および側壁のそれぞれに接する絶縁膜ＩＦ３はレジスト膜ＰＲ１から露出している。
【００９７】
次に、レジスト膜ＰＲ１から露出する絶縁膜ＩＦ３をウェットエッチング法により除去し、その後、レジスト膜ＰＲ１を除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１が露出する。
【００９８】
その後、図７に示すように、絶縁膜ＩＦ３をマスクとして、周辺回路領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＩＦ１を、例えばウェットエッチング法により除去し、半導体基板ＳＢの主面を露出する。このとき、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３により覆われているため除去されない。また、周辺回路領域１Ｃの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１も絶縁膜ＩＦ３により覆われているため除去されない。
【００９９】
次に、図８に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を順に形成する。ただし、絶縁膜ＩＦ４は、例えば酸化シリコン膜からなり、熱酸化法などの酸化法を用いて形成するため、周辺回路領域１Ｂの半導体基板ＳＢの主面上にのみ形成される。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層体と、当該積層体の側壁に隣接するゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。周辺回路領域１Ｃの絶縁膜ＩＦ１、シリコン膜ＰＳ１および絶縁膜ＩＦ２からなる積層体も絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。
【０１００】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜ＩＦ４および絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成するＭＩＳＦＥＴ（Ｑ１）のゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【０１０１】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１０２】
金属膜ＴＮは、例えば窒化チタン膜からなり、例えばスパッタリング法により形成することができる。シリコン膜ＰＳ３はポリシリコン膜からなり、例えばＣＶＤ法により形成することができる。シリコン膜ＰＳ３の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ３を、多結晶シリコン膜からなるシリコン膜ＰＳ３に変えることもできる。シリコン膜ＰＳ３は、後述のダミーゲート電極ＤＧを形成するための膜である。絶縁膜ＩＦ５は、例えば窒化シリコンからなるキャップ絶縁膜であり、例えばＣＶＤ法により形成することができる。
【０１０３】
次に、図９に示すように、選択的に周辺回路領域１Ｂに、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を残し、メモリセル領域１Ａおよび周辺回路領域１Ｃから、絶縁膜ＩＦ３、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を、例えば、ウェットエッチング法により除去する。このウェットエッチング法の際に、周辺回路領域１Ｂの絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５からなる積層構造の上面を酸化シリコン膜等の絶縁膜で選択的に覆っておき、この絶縁膜をマスクとして用いて上記ウェットエッチングを実施する。
【０１０４】
次に、図１０に示すように、周辺回路領域１Ｂの絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４を、さらに、周辺回路領域１Ｃの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路領域１ＢにＭＩＳＦＥＴ（Ｑ１）を構成する、シリコン膜ＰＳ３からなるダミーゲート電極ＤＧ、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜ＧＩＬ、を形成する。同時に、周辺回路領域１Ｃでは、ＭＩＳＦＥＴ（Ｑ２）を構成するゲート電極Ｇ２およびゲート絶縁膜ＧＩＨを形成する。
【０１０５】
ここでは、メモリセル領域１Ａをレジスト膜により覆った状態で、まず周辺回路領域１Ｂの絶縁膜ＩＦ５および周辺回路領域１Ｃの絶縁膜ＩＦ２をフォトリソグラフィ技術およびエッチング法を用いてパターニングする。その後、周辺回路領域１Ｂにおいて、パターニングされた絶縁膜ＩＦ５をハードマスクとしてエッチングを行うことで、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫならびにＩＦ４およびＩＦ１をパターニングすることで、ダミーゲート電極ＤＧ、金属膜ＴＮ、および、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜ＧＩＬを形成する。また、周辺回路領域１Ｃにおいて、パターニングされた絶縁膜ＩＦ２をハードマスクとしてエッチングを行うことで、シリコン膜ＰＳ１および絶縁膜ＩＦ１をパターニングすることで、ゲート電極Ｇ２およびゲート絶縁膜ＧＩＨを形成する。
【０１０６】
次に、図１１に示すように、複数のエクステンション領域（ｎ−型半導体領域、不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、活性領域において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢの表面に導入するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の下部には不純物は導入されない。つまり、エクステンション領域ＥＸは、活性領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側、ダミーゲート電極ＤＧの両側およびゲート電極Ｇ２の両側に形成される。エクステンション領域ＥＸの形成前に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の側壁をそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【０１０７】
メモリセル領域１Ａと周辺回路領域１Ｂおよび１Ｃのそれぞれのエクステンション領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略しているが、エクステンション領域ＥＸの形成工程の前または後に、例えば周辺回路領域１Ｂの半導体基板ＳＢの主面に、絶縁膜ＩＦ５、ダミーゲート電極ＤＧをマスクとしてｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで、ハロー領域を形成してもよい。ハロー領域は、エクステンション領域ＥＸよりもダミーゲート電極ＤＧの中心側に位置する。つまり、周辺回路領域１Ｂに形成される低耐圧ＭＩＳＦＥＴ（Ｑ１）のチャネル領域に近い箇所に形成される。ハロー領域を形成することにより、当該ＭＩＳＦＥＴの短チャネル特性を改善させることが可能である。同様にして、高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネル領域に近い箇所にハロー領域を形成してもよい。
【０１０８】
続いて、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記構造体の両側の側壁を覆う絶縁膜からなるサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩＬ、金属膜ＴＮ、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ５からなる積層体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｃにおいて、ゲート絶縁膜ＧＩＨ、ゲート電極Ｇ２および絶縁膜ＩＦ２からなる積層体の両側の側壁を覆うサイドウォールＳＷを形成する。
【０１０９】
サイドウォールＳＷは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ２、ＩＦ５の上面を露出させる。こうして、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２の側壁上に選択的にサイドウォールＳＷを形成することができる。サイドウォールＳＷは、積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。サイドウォールＳＷは、例えば、酸化シリコン膜または窒化シリコン膜等の単層膜で形成してもよい。
【０１１０】
続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａ、周辺回路領域１Ｂおよび１Ｃに形成する。すなわち、活性領域において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢの表面に導入するが、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ゲート電極Ｇ２およびサイドウォールＳＷの下部には不純物は導入されない。つまり、拡散領域ＤＦは、活性領域において、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側、ダミーゲート電極ＤＧの両側およびゲート電極Ｇ２の両側に形成されるが、サイドウォールＳＷの外側に形成される。拡散領域ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
【０１１１】
これにより、エクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高い拡散領域ＤＦとからなるＬＤＤ構造を有するソース領域およびドレイン領域が形成される。
【０１１２】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、メモリセルＭＣのソース領域およびドレイン領域を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧを挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、低耐圧ＭＩＳＦＥＴ（Ｑ１）のソース領域およびドレイン領域を構成する。周辺回路領域１Ｃにおいて、ゲート電極Ｇ２を挟むように半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、高耐圧ＭＩＳＦＥＴ（Ｑ２）のソース領域およびドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｂおよび１Ｃのそれぞれの拡散領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１３】
続いて、ソースおよびドレイン用の半導体領域（エクステンション領域ＥＸおよび拡散領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１１４】
次に、図１２および図１３を用いて説明する、いわゆるサリサイド（Salicide：Self-Aligned Silicide）プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【０１１５】
すなわち、図１２に示すように、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、半導体基板ＳＢ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面上に、シリサイド層形成用の金属膜ＭＦ１を形成（堆積）する。金属膜ＭＦ１の膜厚は、例えば２０〜２５ｎｍである。
【０１１６】
金属膜ＭＦ１は、例えば、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金（Ｐｔ）の含有量（濃度）は、５％以上（より好適には５％以上かつ１０％以下）とする。添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよいが、その場合の含有量（濃度）も５％以上（より好適には５％以上かつ１０％以下）とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜ＭＦ１は、白金（Ｐｔ）が含有されたニッケル（Ｎｉ）膜であり、白金（Ｐｔ）の含有量は、５％以上となっている。ここで、主材料であるニッケルを第１金属、添加物である白金（Ｐｔ）を第２金属と呼ぶ。
【０１１７】
次に、半導体基板ＳＢに対して１度目の熱処理を施すことによって、拡散領域ＤＦおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ１と反応させる。この１度目の熱処理は、金属膜ＭＦ１と拡散領域ＤＦおよびメモリゲート電極のシリコンとを反応させるための熱処理であり、この１度目の熱処理により、拡散領域ＤＦおよびメモリゲート電極ＭＧのそれぞれの上部に、ＮｉＳｉ微結晶とＮｉ２Ｓｉが支配的なシリサイド層が形成される。この段階では、図１に示すシリサイド層Ｓ１とは異なる比較的高抵抗のシリサイド層である。また、添加物である白金（Ｐｔ）の含有量が微量であるため、白金シリサイドは形成されず、シリサイド層および後述するシリサイド層Ｓ１の結晶は、ＮｉＳｉ、Ｎｉ２ＳｉのようにＰｔを含まない形で表わされる。次に、上記１度目の熱処理の後、シリコンと未反応であった金属膜ＭＦ１を、ウェットエッチングなどにより除去した後、半導体基板ＳＢに対して２度目の熱処理を施す。この２度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、比較的低抵抗のＮｉＳｉが支配的なシリサイド層Ｓ１を形成するために実施する。２度目の熱処理の温度は、１度目の熱処理の温度よりも高い。こうして、ＮｉＳｉからなるシリサイド層Ｓ１が形成される。
【０１１８】
上記２度の熱処理は、例えば、カーボンヒータにより半導体基板ＳＢを加熱する熱処理装置を用いる。１度目の熱処理は、例えば２６０℃で３０〜６０秒加熱を行うことで、比較的高抵抗のシリサイド層を形成する。その後、上記のように未反応の金属膜ＭＦ１をウェットエッチングなどにより除去した後、さらに２度目の熱処理を、６００℃で１０〜３０秒加熱を行うことで、低抵抗化されたシリサイド層Ｓ１を成長させる。ここで、このように２度に分けて熱処理を行うことで、シリサイド層Ｓ１が異常成長して半導体基板ＳＢ内において延伸することを防ぐことができる。また、シリサイド層Ｓ１の形成において、白金（Ｐｔ）を含有するニッケル（Ｎｉ）金属を用いることで、シリサイド層Ｓ１の異常成長を抑制でき、拡散領域ＤＦ（言い換えると、ソース領域またはドレイン領域）のリーク電流を低減できる。
【０１１９】
ここでは、２度目の熱処理は、例えば４５０℃以上かつ６００℃以下で行う。本実施の形態では、上記のように、２度目の熱処理を６００℃で行っている。なお、２度目の熱処理は、レーザー、マイクロ波またはフラッシュランプを用いて行ってもよい。
【０１２０】
このように２度目の熱処理は非常に高い温度で行われるため、熱処理により形成されたシリサイド層Ｓ１は、比較的大きい引張応力を有している。この引張応力が、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）のチャネルに印加されることにより、電子または正孔の移動度が向上し、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）の高速動作が可能となる。
【０１２１】
なお、制御ゲート電極ＣＧおよびゲート電極Ｇ２の上面は絶縁膜ＩＦ２により覆われており、ダミーゲート電極ＤＧの上面は絶縁膜ＩＦ５で覆われているため、制御ゲート電極ＣＧ、ゲート電極Ｇ２およびダミーゲート電極ＤＧの上部にシリサイド層Ｓ１は形成されない。サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、このシリサイド層Ｓ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、完全に除去される。
【０１２２】
次に、図１４に示すように、半導体基板ＳＢの主面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ゲート電極Ｇ２およびサイドウォールＳＷを覆うように、絶縁膜（ライナー絶縁膜）ＩＦ７および層間絶縁膜ＩＬ１を順に形成する。絶縁膜ＩＦ７は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＩＦ７は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【０１２３】
次に、図１５に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２のそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびゲート電極Ｇ２のそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ７を研磨する。これにより、絶縁膜ＩＦ２、ＩＦ５は除去され、サイドウォールＳＷおよびゲート絶縁膜ＧＩｍのそれぞれの上部も一部除去される。また、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、この工程により、メモリゲート電極ＭＧの上部の一部とともに除去される。このとき、制御ゲート電極ＣＧとメモリゲート電極ＭＧの間に位置するゲート絶縁膜ＧＩｍおよびサイドウォールＳＷ等も一緒に研磨されるため、ゲート絶縁膜ＧＩｍおよびサイドウォールＳＷの高さは、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧの高さとほぼ等しくなる。
【０１２４】
次に、図１６に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ８を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ８を加工する。これにより、絶縁膜ＩＦ８は、メモリセル領域１Ａおよび周辺回路領域１Ｃを覆い、かつ、周辺回路領域１Ｂのダミーゲート電極ＤＧを露出した状態となる。つまり、絶縁膜ＩＦ８は制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび減と電極Ｇ２の上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなる。
【０１２５】
その後、ダミーゲート電極ＤＧをウェットエッチング法により除去する。ここでは、絶縁膜ＩＦ８を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２を保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。このアルカリ水溶液としては、例えばアンモニア過水（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いる。ダミーゲート電極ＤＧが除去されたことにより、金属膜ＴＮの上に溝（凹部、窪み部）が形成される。周辺回路領域１Ｂの金属膜ＴＮ上の溝は、ダミーゲート電極ＤＧが除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。
【０１２６】
次に、図１６に示すように、半導体基板ＳＢ上、つまり、上記の溝の内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、上記の溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。なお、当該金属膜は、例えば２つ以上の金属膜を積層した構造を有することが考えられるが、図では当該２つ以上の金属膜の境界の図示を省略し、１つの膜として金属膜を示す。
【０１２７】
当該金属膜の形成工程において、上記の溝の内側は完全に埋まった状態になる。また、当該金属膜は、層間絶縁膜ＩＬ１上にも形成される。当該金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【０１２８】
ここでは、例えば当該金属膜は、例えば、窒化チタン（ＴｉＮ）膜と、当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により形成することができる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ１の低抵抗化を図ることができる。
【０１２９】
その後、上記の溝のそれぞれの外部の不要な上記金属膜をＣＭＰ法などによって研磨して除去することにより、溝内に上記金属膜を埋め込む。これにより、周辺回路領域１Ｂの低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１が形成される。上記のように、ゲート電極Ｇ１は、全体が金属膜で構成されており、例えば、ポリシリコン膜を用いた場合のようなゲート電極の空乏化という問題はない。なお、図示は省略するが、周辺回路領域１Ｂのｐ型の低耐圧ＭＩＳＦＥＴのゲート電極については、上記と同様の工程を繰り返すことで、低耐圧ＭＩＳＦＥＴ（Ｑ１）のゲート電極Ｇ１とは別の金属膜を埋め込んで形成することも可能である。
【０１３０】
次に、絶縁膜ＩＦ８を、例えばウェットエッチング法等で除去して、図１７に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極を露出させる。
【０１３１】
次に、図１８および図１９を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【０１３２】
すなわち、図１８に示すように、周辺回路領域１Ｂを覆う絶縁膜ＩＦ９のパターンを、例えばＣＶＤ法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ９はメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面ならびに周辺回路領域１Ｃのゲート電極Ｇ２を露出し、周辺回路領域１Ｂのゲート電極Ｇ１を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
【０１３３】
続いて、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、制御ゲート電極ＣＧ上、メモリゲート電極ＭＧ上およびゲート電極Ｇ２上の余分な酸化シリコン膜などを除去し、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の表面を露出させる。続いて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上面上を含む半導体基板ＳＢの主面上に、シリサイド層形成用の金属膜ＭＦ２を形成（堆積）する。金属膜ＭＦ２の膜厚は、例えば２０〜２５ｎｍである。
【０１３４】
金属膜ＭＦ２は、例えば、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法を用いて形成することができる。合金ターゲットの添加物である白金（Ｐｔ）の含有量（濃度）は、５％未満とする。添加物は、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよいが、その場合の含有量（濃度）も５％未満とする。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。上記合金ターゲットを用いてスパッタリング法で形成した金属膜ＭＦ２は、白金（Ｐｔ）が含有されたニッケル（Ｎｉ）膜であり、白金（Ｐｔ）の含有量は、５％未満となっている。ここでも、主材料であるニッケルを第１金属、添加物である白金（Ｐｔ）を第２金属と呼ぶ。
【０１３５】
次に、半導体基板ＳＢに対して３度目の熱処理（前述の１度目および２度目の熱処理と区別するために３度目の熱処理と呼ぶ）を施すことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の各表層部分を、金属膜ＭＦ２と反応させる。この３度目の熱処理は、金属膜ＭＦ２と制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のシリコンとを反応させるための熱処理であり、この３度目の熱処理により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上部に、ＮｉＳｉ微結晶とＮｉ２Ｓｉが支配的なシリサイド層が形成される。この段階では、図１に示すシリサイド層Ｓ２とは異なり、比較的高抵抗のシリサイド層である。また、前述のように添加物である白金（Ｐｔ）の含有量が微量であるため、白金シリサイドは形成されず、比較的高抵抗のシリサイド層および後述するシリサイド層Ｓ２の結晶は、ＮｉＳｉ、Ｎｉ２ＳｉのようにＰｔを含まない形で表わされる。次に、上記３度目の熱処理の後、シリコンと未反応であった金属膜ＭＦ２を、ウェットエッチングなどにより除去した後、半導体基板ＳＢに対して４度目の熱処理を施す。この４度目の熱処理は、比較的高抵抗のシリサイド層の結晶成長を促進して、十分に抵抗低減したＮｉＳｉが支配的なシリサイド層Ｓ２を形成するために実施する。４度目の熱処理の温度は、３度目の熱処理の温度よりも高い。こうして、ＮｉＳｉからなるシリサイド層Ｓ２が形成される。
【０１３６】
このようにして、図１９に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の上面にシリサイド層Ｓ２が選択的に形成される。
【０１３７】
上記３度目および４度目の熱処理では、例えば、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。つまり、４度目の熱処理では、例えば２６０℃で１０〜３０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ２形成する。その後、上記のように未反応の金属膜ＭＦ２をウェットエッチングなどにより除去した後、さらに４度目の熱処理において、４００℃で３０〜６０秒加熱を行うことで、シリサイド層Ｓ２内のＮｉＳｉ結晶を成長させる。
【０１３８】
これにより形成されたシリサイド層Ｓ２は、例えば白金を含有するニッケルシリサイド（ＮｉＳｉ）からなるが、必ずしも白金（Ｐｔ）を含まなくてもよい。白金（Ｐｔ）を含む場合には、３度目の熱処理の温度を低温で実施することが可能であり、制御ゲート電極ＣＧとメモリゲート電極ＭＧの表面（上面）に形成されたシリサイド層Ｓ２の短絡を防止することができる。本実施の形態のスプリットゲート型のメモリセルＭＣでは、制御ゲート電極ＣＧの上面、メモリゲート電極ＭＧの上面およびゲート絶縁膜ＧＩｍの端部がほぼ等しい高さにあり、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面にシリサイド層Ｓ２が設けられている。つまり、制御ゲート電極ＣＧの上面のシリサイド層Ｓ２とメモリゲート電極ＭＧの上面のシリサイド層Ｓ２とが、短絡しやすい構造となっているが、シリサイド層Ｓ２に白金（Ｐｔ）が含有されていることで、前述の短絡を防止できるという効果がある。仮に、白金（Ｐｔ）を含まないニッケル（Ｎｉ）膜を用いてシリサイド層を形成した場合、前述の３度目の熱処理の温度は、４００℃程度としなければならないが、このような高温で３度目の熱処理を実施した場合には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとがシリサイド層で短絡してしまうという問題が発生する。
【０１３９】
ここでは、上記４度目の熱処理は例えば４００℃以下で行う。本実施の形態では、上記のように、４度目の熱処理を前述の２度目の熱処理よりも低温で実施することが肝要である。その場合、４度目の熱処理を前述の２度目の熱処理よりも長い時間実施することが肝要であり、それによってシリサイド層Ｓ２の十分な低抵抗化を達成できる。このように、４度目の熱処理を前述の２度目の熱処理よりも低温とすることで、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２の表面（上面）に形成されたシリサイド層Ｓ２は、例えば、拡散領域ＤＦの表面に形成されたシリサイド層Ｓ１よりも引張応力の低い膜とすることが出来るため、シリサイド層Ｓ２は断線し難く、シート抵抗も小さいという特徴を有する。
【０１４０】
次に、図２０に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域１Ａ、周辺回路領域１Ｂおよび１Ｃを含む半導体基板ＳＢの上面を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２ならびに層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。周辺回路領域１Ｂには、シリサイド層Ｓ２を形成する際に設けた絶縁膜ＩＦ９が残っている。必要なら、絶縁膜ＩＦ９は、層間絶縁膜ＩＬ２の形成前に除去しても良い。
【０１４１】
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ２、ＩＬ１、絶縁膜ＩＦ９およびＩＦ７をドライエッチングする。これにより、層間絶縁膜ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ７を貫通するコンタクトホールとを、それぞれ複数形成する。なお、周辺回路領域１Ｂのコンタクトホールは、絶縁膜ＩＦ９を貫通している。
【０１４２】
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２の一部、またはゲート電極Ｇ１およびＧ２の一部などが露出している。なお、各ゲート電極上のコンタクトホールは、図２０に示していない領域に形成されている。
【０１４３】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２０では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１４４】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、拡散領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１またはゲート電極Ｇ２のそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣ、低耐圧ＭＩＳＦＥＴ（Ｑ１）および高耐圧ＭＩＳＦＥＴ（Ｑ２）のそれぞれの拡散領域ＤＦの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２のそれぞれの上面には、シリサイド層Ｓ２を介してコンタクトプラグＣＰが接続されている。
【０１４５】
この後は、図１に示すように、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線を含む第１配線層Ｍ１を形成する。複数の第１層目の配線は、図１に示す各コンタクトプラグＣＰの上面に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１４６】
＜本実施の形態の半導体装置の製造方法の特徴と効果について＞
例えば、ＭＩＳＦＥＴ（Ｑ２）を有する半導体装置の製造方法において、ゲート電極Ｇ２を挟むようにソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、ゲート電極Ｇ２を絶縁膜ＩＦ２で覆った状態で拡散領域ＤＦの表面にシリサイド層Ｓ１を形成する。後に、ゲート電極Ｇ２上の絶縁膜ＩＦ２を除去して、露出されたゲート電極Ｇ２の表面（上面）にシリサイド層Ｓ２を形成する。シリサイド層Ｓ１およびＳ２は、第１金属（例えば、ニッケル）とシリコンとで形成されるが、添加物として、第２金属（例えば、白金）を含有している。
【０１４７】
上記製造方法によれば、シリサイド層Ｓ１とシリサイド層Ｓ２とを別工程で形成するので、シリサイド層２の添加物濃度をシリサイド層Ｓ１の添加物濃度よりも低くすることができる。つまり、ＭＩＳＦＥＴ（Ｑ２）のソース領域またはドレイン領域のリーク電流を低減でき、かつ、ゲート電極Ｇ２上のシリサイド層Ｓ２のシート抵抗を低減することができる。
【０１４８】
上記シリサイド層Ｓ１およびＳ２の形成において、シリサイド層Ｓ２形成用の４度目の熱処理温度を、シリサイド層Ｓ１形成用の２度目の熱処理温度よりも低温とすることで、シリサイド層Ｓ２に内在する引張応力を低減することができ、ゲート電極Ｇ２の断線防止および低抵抗化を実現出来る。
【０１４９】
また、上記半導体装置は、更に、メタルゲート電極Ｇ１を有するＭＩＳＦＥＴ（Ｑ１）を有し、ＭＩＳＦＥＴ（Ｑ２）は、ダミーゲート電極ＤＧの両端に、ソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、ダミーゲート電極ＤＧを絶縁膜ＩＦ５で覆った状態で拡散領域ＤＦの表面にシリサイド層Ｓ１を形成する。さらに、ダミーゲート電極ＤＧ上の絶縁膜ＩＦ５を除去した後に、ダミーゲート電極ＤＧを除去し、メタルゲート電極Ｇ１を形成する。上記ＭＩＳＦＥＴ（Ｑ２）のシリサイド層Ｓ１形成工程は、ＭＩＳＦＥＴ（Ｑ１）のシリサイド層Ｓ１形成工程と等しい工程で実施している。さらに、ＭＩＳＦＥＴ（Ｑ２）のゲート電極Ｇ２上の絶縁膜ＩＦ２を除去する工程は、ダミーゲート電極ＤＧ上の絶縁膜ＩＦ５を除去する工程と等しい工程で実施している。つまり、メタルゲート電極Ｇ１を有するＭＩＳＦＥＴ（Ｑ１）の形成工程を利用（兼用）して、ＭＩＳＦＥＴ（Ｑ２）のシリサイド層Ｓ１およびＳ２を異なる工程で形成している。
【０１５０】
例えば、不揮発性メモリセルＭＣを有する半導体装置の製造方法において、制御ゲート電極ＣＧおよびメモリゲートＭＧを挟むようにソース領域およびドレイン領域を構成する拡散領域ＤＦを形成し、次に、制御ゲート電極ＣＧを絶縁膜ＩＦ２で覆った状態でメモリゲート電極ＭＧおよび拡散層ＤＦの表面にシリサイド層Ｓ１を形成する。後に、制御ゲート電極ＣＧ上の絶縁膜ＩＦ２およびメモリゲート電極ＭＧ上のシリサイド層Ｓ１を除去して、露出された制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの表面（上面）にシリサイド層Ｓ２を形成する。シリサイド層Ｓ１およびＳ２は、第１金属（例えば、ニッケル）とシリコンとで形成されるが、添加物として、第２金属（例えば、白金）を含有している。
【０１５１】
上記製造方法によれば、シリサイド層Ｓ１とシリサイド層Ｓ２とを別工程で形成するので、シリサイド層Ｓ２の添加物濃度をシリサイド層Ｓ１の添加物濃度よりも低くすることができる。つまり、不揮発性メモリセルのソース領域またはドレイン領域のリーク電流を低減でき、かつ、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上のシリサイド層Ｓ２のシート抵抗を低減することができ、不揮発性メモリセルＭＣを有する半導体装置の高速動作を実現出来る。
【０１５２】
上記シリサイド層Ｓ１およびＳ２の形成において、シリサイド層Ｓ２形成用の４度目の熱処理温度を、シリサイド層Ｓ１形成用の２度目の熱処理温度よりも低温とすることで、シリサイド層Ｓ２に内在する引張応力を低減することができ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの断線防止および低抵抗化を実現出来る。
【０１５３】
また、上記シリサイド層Ｓ２の形成において、白金を含有するニッケル膜を用いたことで、白金を含有しないニッケル膜を用いた場合に比べ、３度目の熱処理温度を低温にすることが出来、制御ゲート電極ＣＧ上のシリサイド層Ｓ２とメモリゲート電極ＭＧ上のシリサイド層Ｓ２の短絡（ショート）を防止することが出来る。
【０１５４】
次に、本実施の形態の変形例について説明する。
【０１５５】
＜変形例１＞
上記実施の形態では、図１３を用いて説明した通り、ニッケル（Ｎｉ）に白金（Ｐｔ）を添加した合金ターゲットを用いたスパッタリング法により金属膜ＭＦ１を形成した後、半導体基板ＳＢに対して上記1度目および上記２度目の熱処理を施すことによりシリサイド層Ｓ１を形成した。
【０１５６】
変形例１では、白金（Ｐｔ）を含まないニッケル（Ｎｉ）ターゲットを用いたスパッタ法またはＣＶＤ法で金属膜ＭＦ３を形成した後、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ３中に導入する。そして、白金（Ｐｔ）が導入された金属膜ＭＦ３に対して上記1度目および上記２度目の熱処理を施すことでシリサイド層Ｓ１を形成することができる。もちろん、シリサイド層Ｓ１に含まれる白金（Ｐｔ）の含有量（濃度）が５％以上（より好適には５％以上かつ１０％以下）とする。
【０１５７】
さらに、シリサイド層Ｓ２の形成においても、上記と同様に、白金（Ｐｔ）を含まないニッケル（Ｎｉ）ターゲットを用いたスパッタ法またはＣＶＤ法で金属膜ＭＦ４を形成した後、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ４中に導入してもよい。そして、白金（Ｐｔ）が導入された金属膜ＭＦ４に対して上記３度目および上記４度目の熱処理を施すことでシリサイド層Ｓ２を形成することができる。もちろん、シリサイド層Ｓ２に含まれる白金（Ｐｔ）の含有量（濃度）が５％未満とする。
【０１５８】
なお、シリサイド層Ｓ１及びシリサイド層Ｓ２の両方とも変形例１の方法で形成しなくても良い。例えば一方は変形例１の方法で形成し、他方は実施の形態１の方法で形成しても良い。
【０１５９】
＜変形例２＞
変形例１に対する変形例２について説明する。
【０１６０】
変形例１では、イオン注入法を用いて白金（Ｐｔ）を金属膜ＭＦ３中に導入した後、上記1度目および上記２度目の熱処理を施すことでシリサイド層Ｓ１を形成したが、変形例２では、上記１度目および上記２度目の熱処理の後に、イオン注入法を用いて白金（Ｐｔ）を含有するシリサイド層Ｓ１中に導入する。つまり、上記１度目および上記２度目の熱処理により、白金（Ｐｔ）を含まないシリサイド層（サブシリサイド層と呼ぶ）を形成し、サブシリサイド層に白金（Ｐｔ）をイオン注入することで、白金（Ｐｔ）を含有するシリサイド層Ｓ１を形成する。もちろん、シリサイド層Ｓ１に含まれる白金（Ｐｔ）の含有量（濃度）が５％以上（より好適には５％以上かつ１０％以下）とする。
【０１６１】
さらに、シリサイド層Ｓ２の形成においても、上記と同様に、上記３度目および上記４度目の熱処理の後に、イオン注入法を用いて白金（Ｐｔ）を含有するシリサイド層Ｓ２中に導入する。つまり、上記３度目および上記４度目の熱処理により、白金（Ｐｔ）を含まないサブシリサイド層を形成し、サブシリサイド層に白金（Ｐｔ）をイオン注入することで、白金（Ｐｔ）を含有するシリサイド層Ｓ２を形成する。もちろん、シリサイド層Ｓ２に含まれる白金（Ｐｔ）の含有量（濃度）が５％未満とする。
【０１６２】
変形例２によれば、シリサイド層Ｓ１の形成後の熱負荷に対して、シリサイド層の異常成長を抑制することが出来、ソース領域およびドレイン領域のリーク電流を低減できる。
【０１６３】
なお、シリサイド層Ｓ１及びシリサイド層Ｓ２の両方とも変形例２の方法で形成しなくても良い。例えば一方は変形例２の方法で形成し、他方は実施の形態１または変形例１の方法で形成しても良い。
【０１６４】
上記実施の形態および変形例において、不揮発性メモリセルは、ソース領域とドレイン領域に挟まれた制御ゲート電極とメモリゲート電極を有するスプリットゲート型ＭＯＮＯＳ構造のメモリセルを例に説明したが、シングルゲート型のＭＯＮＯＳ構造のメモリセルであっても良い。その場合のメモリセルは、半導体基板内に形成されたソース領域およびドレイン領域と、ゲート電極と、半導体基板とゲート電極間に形成された、酸化シリコン膜ＯＸ１、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴ、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２、を含む積層膜とを有している。さらに、ソース領域およびドレイン領域の表面には、上記のシリサイド層Ｓ１が形成され、ゲート電極上には、上記シリサイド層Ｓ２が形成され、シリサイド層Ｓ２に含まれる添加物（例えば、白金）の含有量（濃度）は、シリサイド層Ｓ１に含まれる添加物（例えば、白金）の含有量（濃度）よりも低い。
【０１６５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６６】
例えば、本実施の形態では、第１金属としてニッケル（Ｎｉ）を例示したが、これに替えてチタン（Ｔｉ）またはコバルトを用いることも可能である。また、第２金属としてプラチナ（Ｐｔ）を例示したが、これに替えてタンタル（Ｔａ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）またはタングステン（Ｗ）を用いることも可能である。
【０１６７】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０１６８】
［付記１］
半導体基板の第１領域に第１ＭＩＳＦＥＴを有する半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記第１領域において、前記半導体基板上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１領域において、前記第１ゲート電極を挟むように前記半導体基板中に設けられた、第１ソース領域の一部および第１ドレイン領域の一部を構成する第１不純物領域と、
前記第１不純物領域上に形成され、且つ、第１金属とシリコンを含む第１シリサイド層と、
前記第１ゲート電極の上部に形成され、且つ、前記第１金属とシリコンを含む第２シリサイド層と、
を有し、
前記第１シリサイド層中には、前記第１金属と異なる第２金属が添加されており、
前記第２シリサイド層中の前記第２金属の濃度は、前記第１シリサイド層中の前記第２金属の濃度よりも低い、半導体装置。
【符号の説明】
【０１６９】
１Ａ    メモリセル領域
１Ｂ、１Ｃ    周辺回路領域
ＣＧ    制御ゲート電極
ＣＰ    コンタクトプラグ
ＤＦ    拡散領域
ＤＧ    ダミーゲート電極
ＥＸ    エクステンション領域
Ｇ１、Ｇ２    ゲート電極
ＧＩｍ、ＧＩｔ、ＧＩＨ、ＧＩＬ    ゲート絶縁膜
ＨＫ    絶縁膜
ＩＦ１〜ＩＦ９    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
Ｍ１    配線層
ＭＣ    メモリセル
ＭＦ１、ＭＦ２、ＭＦ３、ＭＦ４    金属膜
ＭＧ    メモリゲート電極
ＯＮ    絶縁膜
ＰＳ１、ＰＳ２、ＰＳ３    シリコン層
ＰＷ１、ＰＷ２、ＰＷ３    ｐ型ウェル
Ｑ１、Ｑ２    ＭＩＳＦＥＴ
ＳＢ    半導体基板
Ｓ１、Ｓ２    シリサイド層
ＳＴ    素子分離領域
ＳＷ    サイドウォール
ＴＮ    金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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