(57)【要約】半導体装置（１）は、支持体（２）上にフェイスアップでダイボンディング実装された半導体チップ（１０）と、半導体チップ上に設けられ、半導体チップを複数の外部接続部（３）に接続する中間基板（２０）と、半導体チップと中間基板とを接続する複数の接続バンプ（６）とを備える。複数の接続バンプ（６）は、半導体チップ上の複数の電極パッド（１１）に接続され半導体チップに電力を供給するための複数の電源バンプ（６Ｖ，６Ｇ）を含む。中間基板は、複数の電源バンプを介して複数の電極パッドに接続される複数の電源パッド（２１Ｖ，２１Ｇ）と、半導体チップと対向し、複数の電源パッドが形成されたバンプ面（２２）と、バンプ面と反対側の面であって、外部接続部と接続される複数の外部接続パッドが形成された外部接続面（２４）と、複数の電源バンプに接続されるコンデンサ（３０）とを有する。
2016162938.tif 000002
【特許請求の範囲】
【請求項１】
支持体と、前記支持体上にフェイスアップでダイボンディング実装された半導体チップとを備えた半導体装置であって、
前記半導体チップを電気的に外部に接続する複数の外部接続部と、
前記支持体と反対側の前記半導体チップ上に設けられ、前記半導体チップを前記複数の外部接続部に接続する中間基板と、
前記半導体チップと前記中間基板とを接続する複数の接続バンプと、を備え、
前記半導体チップは、前記複数の接続バンプを介して前記中間基板と接続される複数の電極パッドを有し、
前記複数の接続バンプは、前記半導体チップに電力を供給するための複数の電源バンプを含み、
前記中間基板は、
前記複数の電源バンプを介して前記複数の電極パッドと接続される複数の電源パッドと、
前記半導体チップと対向し、前記複数の電源パッドが形成されたバンプ面と、
前記バンプ面と反対側の面であって、前記外部接続部と接続される複数の外部接続パッドが形成された外部接続面と、
前記複数の電源バンプに接続されるコンデンサと、を含む、半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
前記コンデンサは、前記中間基板の前記バンプ面に形成され、前記複数の電源バンプに接続される薄膜コンデンサである、半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
前記コンデンサは、前記外部接続面に形成されたチップコンデンサをさらに含み、
前記チップコンデンサは、前記中間基板内に形成されたビアプラグを介して前記薄膜コンデンサに並列に接続される、半導体装置。
【請求項４】
請求項１に記載された半導体装置において、
前記コンデンサは、前記外部接続面に形成された薄膜コンデンサであり、
前記薄膜コンデンサは、前記中間基板内に形成されたビアプラグを介して前記複数の電源バンプに接続される、半導体装置。
【請求項５】
請求項１に記載された半導体装置において、
前記コンデンサは、前記外部接続面に形成されるチップコンデンサであり、
前記チップコンデンサは、前記中間基板内に形成されたビアプラグを介して前記複数の電源バンプに接続される、半導体装置。
【請求項６】
請求項５に記載された半導体装置において、
前記コンデンサは、第１電極と第２電極とを含み、
前記複数の電源バンプは、前記半導体チップへ一方の極性の電源電圧を印加する第１電源バンプと、前記半導体チップへ他方の極性の電源電圧を印加する第２電源バンプとを含み、
前記ビアプラグは、前記第１電極を前記第１電源バンプに接続する第１ビアプラグと、前記第２電極を前記第２電源バンプに接続する第２ビアプラグとを含み、
前記チップコンデンサの前記第１電極は、前記外部接続面上に形成されたパッド、前記第１ビアプラグ、および前記バンプ面に形成された第１電源配線部を介して前記第１電源バンプに接続され、
前記チップコンデンサの前記第２電極は、前記外部接続面上に形成された第２電源配線部、および前記第２ビアプラグを介して前記第２電源バンプに接続されている、半導体装置。
【請求項７】
請求項１に記載された半導体装置において、
前記コンデンサは、前記外部接続面に形成されるチップコンデンサであり、
前記チップコンデンサは、前記外部接続面上に形成された電源配線部を介して前記電源バンプに接続される、半導体装置。
【請求項８】
請求項１から請求項７のいずれか一項に記載された半導体装置において、
前記複数の電源パッドと前記複数の外部接続パッドとは、前記中間基板内に形成されたビアプラグによって接続され、
前記複数の外部接続パッドと前記複数の外部接続部とは、ワイヤボンディングで接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、支持体にフェイスアップでダイボンディングされた半導体チップ、およびコンデンサを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、例えば、特許文献１に開示された技術が知られている。特許文献１では、その図１に示されるように、支持体としての下段チップ７上に、半導体チップとしての上段チップ２がフェイスアップでダイボンディングされている。そして、半導体装置１内において、上段チップ２と上段チップ２の周囲に実装された、チップコンデンサ等の受動チップ部品３とは、ワイヤ５および配線基板４を介して接続される例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９６６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、ＬＳＩ（半導体チップ）のクロック周波数の上昇に伴い、ＬＳＩからコンデンサまでの配線距離が長いと、その配線による高周波インピーダンスが高くなる。それによって、コンデンサのノイズ低減効果が低下することとなる。それは、ＬＳＩの、高周波において期待する動作が得られないと言う事態を発生させる要因となる。【０００５】
そこで、本明細書では、支持体にフェイスアップでダイボンディングされた半導体チップからコンデンサまでの配線距離を短くして、コンデンサのノイズ削減効果を向上させ、半導体チップの高周波動作に於ける信頼性を向上させる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書によって開示される半導体装置は、支持体と、前記支持体上にフェイスアップでダイボンディング実装された半導体チップとを備えた半導体装置であって、前記半導体チップを電気的に外部に接続する複数の外部接続部と、前記支持体と反対側の前記半導体チップ上に設けられ、前記半導体チップを前記複数の外部接続部に接続する中間基板と、前記半導体チップと前記中間基板とを接続する複数の接続バンプと、を備え、前記半導体チップは、前記複数の電極パッドを介して前記中間基板と接続される複数の電極パッドを有し、前記複数の接続バンプは、前前記半導体チップに電力を供給するための複数の電源バンプを含み、前記中間基板は、前記複数の電源バンプを介して前記複数の電極パッドと接続される複数の電源パッドと、前記半導体チップと対向し、前記複数の電源パッドが形成されたバンプ面と、前記バンプ面と反対側の面であって、前記外部接続部と接続される複数の外部接続パッドが形成された外部接続面と、前記複数の電源バンプに接続されるコンデンサと、を含む。【０００７】
本構成によれば、中間基板は、半導体チップ上に設けられ、半導体チップの電極パッドに、電源バンプを介して直接、接続されている。また、コンデンサは、中間基板に形成され、半導体チップの電極パッドに、電源バンプを介して接続される。そのため、半導体チップからコンデンサまでの配線距離は、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離が大幅に短縮されている。すなわち、本構成の半導体装置によれば、持体上にフェイスアップでダイボンディング実装された半導体チップからコンデンサまでの配線距離を短くできる。そのため、コンデンサのノイズ削減効果を向上させ、それによって、電源を安定化させ、半導体チップの高周波動作に於ける信頼性を向上させることができる。【０００８】
上記半導体装置において、前記コンデンサは、前記中間基板の前記バンプ面に形成され、前記複数の電源パッドに接続される薄膜コンデンサである構成としてもよい。
本構成によれば、薄膜コンデンサは、中間基板のバンプ面に形成され、バンプ面の電源パッド、および電源バンプのみを介して半導体チップの電極パッドに接続される。そのため、半導体チップから薄膜コンデンサまでの配線距離は、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離が大幅に短縮されている。【０００９】
上記半導体装置において、前記コンデンサは、前記外部接続面に形成されたチップコンデンサをさらに含み、前記チップコンデンサは、前記中間基板内に形成されたビアプラグを介して前記薄膜コンデンサに並列に接続される構成としてもよい。
本構成によれば、薄膜コンデンサに比べて大容量の、例えば、積層セラミックコンデンサが、さらに、薄膜コンデンサに並列に接続される。そのため、薄膜コンデンサのみの場合と比べて、さらに、コンデンサのノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。【００１０】
また、上記半導体装置において、前記コンデンサは、前記外部接続面に形成された薄膜コンデンサであり、前記薄膜コンデンサは、前記中間基板内に形成されたビアプラグを介して前記複数の電源バンプに接続される構成としてもよい。
本構成によれば、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離を短縮することができる。【００１１】
また、上記半導体装置において、前記コンデンサは、前記外部接続面に形成されるチップコンデンサであり、前記チップコンデンサは、前記中間基板内に形成されたビアプラグを介して前記複数の電源バンプに接続される構成としてもよい。
本構成によれば、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離を短縮することができる。また、チップコンデンサを半導体チップの上に重ねる構造であるため、半導体装置の面積を削減できる。それは、半導体装置が搭載されるマザーボード等の回路基板の小型化に寄与できる。【００１２】
また、上記半導体装置において、前記コンデンサは、前記外部接続面に形成されるチップコンデンサであり、前記チップコンデンサは、前記外部接続面上に形成された電源配線部を介して前記複数の電源バンプに接続される構成としてもよい。
本構成によれば、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離を短縮することができる。また、チップコンデンサを半導体チップの上に重ねる構造であるため、半導体装置の面積を削減できるとともに、中間基板内のビアプラグの数を削減することができる。【００１３】
また、上記半導体装置において、前記コンデンサは、第１電極と第２電極とを含み、前記複数の電源バンプは、前記半導体チップへ一方の極性の電源電圧を印加する第１電源バンプと、前記半導体チップへ他方の極性の電源電圧を印加する第２電源バンプとを含み、前記ビアプラグは、前記第１電極を前記第１電源バンプに接続する第１ビアプラグと、前記第２電極を前記第２電源バンプに接続する第２ビアプラグとを含み、前記チップコンデンサの前記第１電極は、前記外部接続面上に形成されたパッド、前記第１ビアプラグ、および前記バンプ面に形成された第１電源配線部を介して前記第１電源バンプに接続され、前記チップコンデンサの前記第２電極は、前記外部接続面上に形成された第２電源配線部、および前記第２ビアプラグを介して前記第２電源バンプに接続されている構成としてもよい。
本構成によれば、チップコンデンサの配線回路が、バンプ面と外部接続面とに分離されて形成されている。例えば、バンプ面上には正電圧に係る第１電源配線部が形成され、外部接続面上にはグランド電圧に係る第２電源配線部が形成される。そのため、配線回路が外部接続面にのみ形成される場合と比べて、の配線回路の回路パターンを簡易化し、短く形成することができる。それによって、配線回路に発生するＥＳＲ（等価直列抵抗）や、ＥＳＬ（等価直列インダクタンス）の値を小さくすることができる。【００１４】
また、上記半導体装置において、前記複数の電源パッドと前記複数の外部接続パッドとは、前記中間基板内に形成されたビアプラグによって接続され、前記複数の外部接続パッドと前記複数の外部接続部とは、ワイヤボンディングで接続される構成としてもよい。
本構成によれば、半導体チップと外部接続部とが、ワイヤボンディングを介して接続される構成において、半導体チップからコンデンサまでの配線距離を短くできる。
【発明の効果】
【００１５】
本発明によれば、支持体にフェイスアップでダイボンディングされた半導体チップからコンデンサまでの配線距離を短くして、コンデンサのノイズ削減効果を向上させ、半導体チップの高周波動作に於ける信頼性を向上させる半導体装置を提供するできる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１の半導体装置の概略的な断面図
【図２】薄膜コンデンサを示す部分拡大図
【図３】実施形態１の半導体装置の中間基板の外部接続面を示す平面図
【図４】実施形態１の半導体装置の中間基板のバンプ面を示す平面図
【図５】実施形態１の半導体装置の別の例を示す概略的な断面図
【図６】実施形態２の半導体装置の概略的な断面図
【図７】実施形態２の半導体装置の別の例を示す概略的な断面図
【図８】実施形態２の半導体装置の別の例を示す概略的な断面図
【図９】実施形態２の半導体装置の別の例を示す概略的な断面図
【図１０】図９の半導体装置の中間基板の外部接続面を示す平面図
【図１１】図９の半導体装置の中間基板のバンプ面を示す平面図
【発明を実施するための形態】
【００１７】
（実施形態１）
本発明の実施形態１を、図１ないし図５を用いて説明する。
１．実施形態１の半導体装置の構成
本実施形態１の半導体装置１は、図１に示されるように、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏ  Ｌｅａｄ  Ｐａｃｋａｇｅ）型の半導体装置である。半導体装置１は、図１に示されるように、支持体２と、支持体２上にフェイスアップでダイボンディング実装されたＬＳＩチップ（「半導体チップ」の一例）１０とを備える。また、半導体装置１は、ＬＳＩチップ１０を電気的に外部に接続する複数の外部接続部３、支持体２と反対側のＬＳＩチップ１０上に設けられ、ＬＳＩチップ１０を複数の外部接続部３に接続する中間基板２０、および、ＬＳＩチップ１０と中間基板２０とを接続する複数の接続バンプ６を備える。
【００１８】
ＬＳＩチップ１０は、ダイボンディングされる面と反対側の面１２上に中間基板２０と接続される複数の電極パッド１１を有する。
【００１９】
中間基板２０は、図３および図４に示されるように平面視で四辺形状をなし例えば、ＢＴレジン（プリプレグシート）を加熱圧着したものである。なお、中間基板２０は、ＢＴ（ビスマレイミドトリアジン）レジンに限られない。例えば、ホウケイ酸ガラス、石英ガラス、ソーダガラス等のガラス製であってもよく、薄膜形成加工および金属微細加工が実施可能であればよい。
【００２０】
中間基板２０は、ＬＳＩチップ１０と対向するバンプ面（下面）２２を有し（図４参照）、バンプ面２２には、ＬＳＩチップ１０の複数の電極パッド１１に形成された複数の接続バンプ６が接続されている。詳しくは、各接続バンプ６は、バンプ面２２に形成されたパッド２１に接続されている。
【００２１】
複数の接続バンプ６は、信号用のバンプ６の他に、ＬＳＩチップ１０の複数の電極パッド１１に接続され、ＬＳＩチップ１０に電力を供給するための電源バンプ（６Ｖ，６Ｇ）を含む（図２参照）。また、パッド２１は、複数の電源バンプ（６Ｖ，６Ｇ）を介して複数の電極パッド（１１Ｖ，１１Ｇ）に接続される複数の電源パッド（２１Ｖ，２１Ｇ）を含む。
【００２２】
電源バンプ６Ｖは、ＬＳＩチップ１０に所定の正電圧を印加するバンプであり、電源バンプ６Ｇは、ＬＳＩチップ１０にグランド電圧（ゼロ電圧）を印加するバンプである。ここで、正電圧は、ＬＳＩチップ１０に印加される一方の極性の電源電圧に相当し、グランド電圧は、ＬＳＩチップ１０に印加される他方の極性の電源電圧に相当する。なお、これに限られず、その逆であってもよい。すなわち、一方の極性の電源電圧をグランド電圧とし、他方の極性の電源電圧を正電圧としてもよい。なお、本実施形態では、正電圧に係る部材の符号には「Ｖ」の文字を添付し、グランド電圧に係る部材の符号には「Ｇ」の文字を添付する。また、電源以外の信号に係る部材である場合、あるいは、特に区別する必要がない場合、符号に「Ｖ」あるいは「Ｇ」は添付されない。
【００２３】
また、中間基板２０は、バンプ面２２と反対側の面であって、外部接続部３と接続される複数の外部接続パッド２３が形成された外部接続面（上面）２４と、電源バンプ（６Ｖ，６Ｇ）に接続されるコンデンサと、を有する。また、中間基板２０内には、複数のパッド２１と複数の外部接続パッド２３と接続する複数のビアプラグ２５が形成されている。
【００２４】
本実施形態１では、コンデンサは、図１および図２に示されるように、中間基板２０のバンプ面２２に形成され、電源パッド（２１Ｖ，２１Ｇ）に直接、接続される薄膜コンデンサ３０である。なお、図１および図２に示される中間基板２０の断面は、外部接続面２４を示す図３のＡ−Ａ線に沿ったものである。
【００２５】
図２および図４に示されるように、薄膜コンデンサ３０は、第１面電極３１、第２面電極３２、および誘電体層３３を含む。第１面電極３１、第２面電極３２、および誘電体層３３は、それぞれ、例えば図４に示されるように、平面視で、中間基板２０の四辺に沿うような四辺形の形状を有し、薄膜シートで構成される。すなわち、薄膜コンデンサ３０は、平面視で四辺形の形状を有する、シート状のコンデンサである。なお、図４は、中間基板２０を、ＬＳＩチップ１０側から見た平面図である。
【００２６】
図４に示されるように、第１面電極３１はバンプ接続部３１Ｖを含み、バンプ接続部３１Ｖは電源バンプ６Ｖに直接、接続される。また、第２面電極３２はバンプ接続部３２Ｇを含み、バンプ接続部３２Ｇは、電源バンプ６Ｇに直接、接続される。すなわち、薄膜コンデンサ３０は、いわゆるバイパスコンデンサの機能を有する。なお、ここで、バンプ接続部（３１Ｖ、３２Ｇ）は、電源バンプ（６Ｖ，６Ｇ）が接続される電源パッド（２１Ｖ，２１Ｇ）を兼ねている。また、図４にはバンプ接続部３１Ｖ，３２Ｇが、それぞれの面電極３１，３２に４か所、形成される例が示されるが、これに限られない。
【００２７】
２．半導体装置の作成方法
周知の方法によって、所定の支持体２上にフェイスアップでダイボンディングされたＬＳＩチップ１０を準備する。また、ＬＳＩチップ１０の電極パッド１１上に、周知の方法によって接続バンプ６を形成する。接続バンプ６は例えば、金スタックバンプである。なお、接続バンプ６は、金スタックバンプに限られず、例えば、マイクロ半田ボールであってもよい。また、接続バンプ６は中間基板２０のパッド２１に形成されるものであってもよい。
【００２８】
また、薄膜コンデンサ３０を、例えば、次のようにして中間基板２０のバンプ面２２に作成する。まず、金属基材上にＳＴＯ等の金属酸化物の膜からなる誘電体膜を形成する。その上に、例えばスパッタリング手法によって金属薄膜、例えば銅薄膜を形成し、パターニングして第１面電極３１、第２面電極３２のバンプ接続部３２Ｇ、およびパッド２１を形成する。その際、バンプ接続部３１Ｖ（電源パッド２１Ｖ）は、第１面電極３１と一体に形成される。
次に、第１面電極３１等を埋め込むように第１面電極３１上にからＢＴレジン（プリプレグシート）を加熱圧着して中間基板２０の絶縁部を形成する。次いで、金属基材を除去して誘電体膜を露出させて、誘電体膜をパターニングして誘電体層３３を形成する。次いで、誘電体層３３上に、例えば、マスクを用いたスパッタリング手法によって金属薄膜、例えば銅薄膜を生成することによって、第２面電極３２を形成する。その際、バンプ接続部３２Ｇ（電源パッド２１Ｇ）は第２面電極３２と一体化される。この作成方法では、図２に示されるように、第１面電極３１およびバンプ接続部３２Ｇは、中間基板２０の絶縁部（ＢＴレジン）に埋め込まれた構造となる。
【００２９】
また、図４に示されるように、第１面電極３１および第２面電極３２は、ほぼ同形・同大の矩形状をなす電極である。これにより、図２に示すように、中間基板２０のバンプ面２２上に第１面電極３１、誘電体層３３、第２面電極３２がこの順に積層された薄膜コンデンサ３０が形成される。
【００３０】
なお、薄膜コンデンサ３０を中間基板２０のバンプ面２２に作成する方法は、上記の方法に限られない。例えば、中間基板２０の表面（バンプ面）２２に、第１面電極３１を、例えば金属のスパッタリング手法またはメッキ手法によって、バンプ接続部３１Ｖと一体に形成する。次に、第１面電極３１の上に被せるようにして、ＩＴＯやＳＴＯ等の金属酸化物の膜からなる誘電体層３３を形成する。次に、誘電体層３３の上に被せるようにして、第１面電極３１と同様にスパッタリング法やメッキ法によって第２面電極３２を形成する。この場合、第１面電極３１等は、中間基板２０の絶縁部（ＢＴレジン）に埋め込まれていない構造となる。
【００３１】
次いで、中間基板２０内の所定位置に、例えば、レーザ加工によってビアを形成し、そのビアに、例えば、銅材料を充填することによって、複数のビアプラグ２５を形成する。次に、中間基板２０のバンプ面２２上のビアプラグ２５に対応したパッド２１に、接続バンプ６を、例えば、超音波を用いて接続させることによって、ＬＳＩチップ１０上に中間基板２０が接続される。ＬＳＩチップ１０と中間基板２０との間は、例えば、アンダーフィル(図示せず)によって充填される。
【００３２】
次いで、中間基板２０上の外部接続パッド２３と外部接続部３とを、ワイヤ４、例えば金ワイヤを用いたワイヤボンディングによって接続する。そして、周知のモールド技術を用いて、ＬＳＩチップ１０および中間基板２０等を、モールド樹脂５によって所定の大きさにモールドすることによって、図１に示されるような、半導体装置１が完成する。
【００３３】
３．実施形態１の効果
実施形態１においては、中間基板２０は、ＬＳＩチップ１０上に、接続バンプ６を介して直接、接続されている。また、薄膜コンデンサ３０は、中間基板２０のバンプ面２２に形成され、バンプ面２２に接続された電源バンプ６Ｖ，６Ｇのみを介してＬＳＩチップ１０に接続される。そのため、ＬＳＩチップ１０から薄膜コンデンサ３０までの配線距離は、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離が大幅に短縮されている。そのため、実施形態１の半導体装置１によれば、ＬＳＩチップ１０から薄膜コンデンサ３０までの配線距離を短くして、薄膜コンデンサ３０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。
【００３４】
４．実施形態１の別例
なお、図５に示されるように、薄膜コンデンサ３０が、中間基板２０の外部接続面２４上に形成されていてもよい。この場合、薄膜コンデンサ３０は、中間基板２０内に形成されたビアプラグ２５を介して電源バンプ（６Ｖ，６Ｇ）に接続される。詳しくは、薄膜コンデンサ３０の第１面電極３１は、バンプ接続部３１Ｖおよびビアプラグ２５Ｖを介して電源バンプ６Ｖに接続されている。また、薄膜コンデンサ３０の第２面電極３２は、バンプ接続部３２Ｇおよびビアプラグ２５Ｇを介して電源バンプ６Ｇに接続されている。
【００３５】
この場合であっても、従来の、ワイヤおよび基板配線を介してＬＳＩチップ１０に接続されるコンデンサと比べて、配線距離を短縮することができる。そのため、薄膜コンデンサ３０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。
【００３６】
(実施形態２）
５．実施形態２の半導体装置の構成
次に、実施形態２を、図６ないし図１１を参照して説明する。なお、実施形態１と同一の部材には、同一の符号を付しその説明を省略する。そのため、実施形態１との相違点のみ説明する。
【００３７】
実施形態２の半導体装置１Ａは、図６に示されるように、実施形態１の半導体装置１とは、中間基板２０に配置されるコンデンサのみが異なる。すなわち、半導体装置１Ａは、半導体装置１の薄膜コンデンサ３０に加えて、積層セラミックコンデンサ（「チップコンデンサ」の一例）４０が、中間基板２０に配置されている。なお、チップコンデンサは、積層セラミックコンデンサ（ＭＬＣＣ）に限られない。
【００３８】
積層セラミックコンデンサ４０は、中間基板２０の外部接続面２４上に形成され、中間基板２０内に形成されたビアプラグ２５ＶＶ，２５ＧＧを介して薄膜コンデンサ３０に並列に接続されている。詳しくは、図６に示されるように、積層セラミックコンデンサ４０の第１電極４１は、外部接続面２４上のパッド２６およびビアプラグ２５ＶＶを介して、薄膜コンデンサ３０の第１面電極３１に接続されている。また、積層セラミックコンデンサ４０の第２電極４２は、パッド２６およびビアプラグ２５ＧＧを介して、薄膜コンデンサ３０の第２面電極３２に接続されている。
【００３９】
５．実施形態２の効果
実施形態２では、薄膜コンデンサ３０の第１．第２面電極（３１，３２）を低インピーダンスな電源配線部として利用して、薄膜コンデンサ３０に比べて大容量の積層セラミックコンデンサ４０が、ＬＳＩチップ１０の電極パッド１１Ｖ，１１Ｇに接続されている。そのため、実施形態１と比べて、さらに、薄膜コンデンサ３０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。
【００４０】
６．実施形態２の別例１
なお、図７に示されるように、実施形態２の半導体装置１Ａの構成から薄膜コンデンサ３０を省略してもよい。すなわち、この例では、半導体装置１Ｂは、中間基板２０に設けられたコンデンサとして、中間基板２０の外部接続面（上面）２４に形成される積層セラミックコンデンサ４０を有する。積層セラミックコンデンサ４０は、中間基板２０内に形成されたビアプラグ２５ＶＶ、２５ＧＧを介して電源バンプ（６Ｖ，６Ｇ）に接続される。
【００４１】
詳しくは、図７に示されるように、積層セラミックコンデンサ４０の第１電極４１は、ビアプラグ２５ＶＶおよび電源パッド２１Ｖを兼ねた電源配線部２７Ｖを介して、電源バンプ６Ｖに接続されている。また、積層セラミックコンデンサ４０の第２電極４２は、ビアプラグ２５ＧＧおよび電源パッド２１Ｇを兼ねた電源配線部２７Ｇを介して、電源バンプ６Ｇに接続されている。
【００４２】
この場合であっても、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離を短縮することができる。そのため、薄膜コンデンサ３０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。また、積層セラミックコンデンサ４０をＬＳＩチップ１０の上に重ねる構造であるため、半導体装置の面積を削減できる。それは、半導体装置が搭載されるマザーボード等の回路基板の小型化に寄与できる。
【００４３】
７．実施形態２の別例２
また、図８に示されるように、図７に示す半導体装置１Ｂの構成において、積層セラミックコンデンサ４０のＬＳＩチップ１０への接続形態を変更してもよい。すなわち、図８に示す例では、半導体装置１Ｃは、中間基板２０に設けられたコンデンサとして、中間基板２０の外部接続面（上面）２４に形成される積層セラミックコンデンサ４０を有する。積層セラミックコンデンサ４０は、外部接続面２４上に形成された電源配線部２８Ｖ，２８Ｇを介して電源バンプ（６Ｖ，６Ｇ）に接続される。
【００４４】
詳しくは、図８に示されるように、積層セラミックコンデンサ４０の第１電極４１は、パッドを兼ねた電源配線部２８Ｖ、ビアプラグ２５Ｖ、および電源パッド２１Ｖを介して、電源バンプ６Ｖに接続されている。また、積層セラミックコンデンサ４０の第２電極４２は、パッドを兼ねた電源配線部２８Ｇ、ビアプラグ２５Ｇ、および電源パッド２１Ｇを介して、電源バンプ６Ｇに接続されている。なお、この場合、中間基板２０の外部接続面２４上をソルダレジスト２９で覆うようにしてもよい。
【００４５】
この場合であっても、従来の、ワイヤおよび基板配線を介して半導体チップに接続されるコンデンサと比べて、配線距離を短縮することができる。そのため、薄膜コンデンサ３０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることができる。また、積層セラミックコンデンサ４０をＬＳＩチップ１０の上に重ねる構造であるため、半導体装置の面積を削減できる。それは、半導体装置が搭載されるマザーボード等の回路基板の小型化に寄与できる。また、図７に示す半導体装置１Ｂに比べて、ビアプラグ２５の数を削減することができる。
【００４６】
８．実施形態２の別例３
また、図９に示されるように、図７に示す半導体装置１Ｂの構成において、積層セラミックコンデンサ４０のＬＳＩチップ１０への接続形態を変更してもよい。すなわち、図９に示す例では、半導体装置１Ｄは、半導体装置１Ｂと同様に、中間基板２０に設けられたコンデンサとして、中間基板２０の外部接続面（上面）２４に形成される積層セラミックコンデンサ４０を有する。
【００４７】
詳しくは、積層セラミックコンデンサ４０の第１電極４１は、外部接続面２４上に形成されたパッド２６Ｖ、中間基板２０内に形成されたビアプラグ２５ＶＶ（第１ビアプラグの一例）、およびバンプ面２２に形成された電源配線部（第１電源配線部の一例）２７Ｖを介して電源バンプ（第１電源バンプの一例）６Ｖに接続されている。この場合、バンプ接続部２８ＧＧは、図１０に示されるように、ビアプラグ２５Ｇに接続されるパッド２３を兼ねている。また、バンプ接続部２７ＶＶは、図１１に示されるように、電源バンプ６Ｖが接続される電源パッド２１Ｖを兼ねている。
【００４８】
また、第２電極４２は、外部接続面２４上に形成された電源配線部（第２電源配線部の一例）２８Ｇ、およびビアプラグ２５ＶＶとは別のビアプラグ２５Ｇ（第２ビアプラグの一例）を介して電源バンプ（第２電源バンプの一例）６Ｇに接続されている。
また、図１０および図１１に示されるように、電源配線部２７Ｖおよび電源配線部２８Ｇは、それぞれ、図４に示される薄膜コンデンサ３０の第１面電極３１および第２面電極３２と同等に、ほぼ同一形状で、四辺形の形状を有する面電極状に形成されている。なお、電源配線部２７Ｖおよび電源配線部２８Ｇは、図１０および図１１に示されるような面電極状に形成されていなくてもよい。
【００４９】
この場合、図７に示す半導体装置１Ｂと比べて、積層セラミックコンデンサ４０の配線回路が、バンプ面２２と外部接続面２４とに分離されている。すなわち、バンプ面２２上には正電圧に係る電源配線部２７Ｖが形成され、外部接続面２４上にはグランド電圧に係る電源配線部２８Ｇが形成されている。そのため、図７に示す半導体装置１Ｂと比べて、積層セラミックコンデンサ４０の配線回路の回路パターンを簡易化し、短く形成することができる。
【００５０】
図１０に示される外部接続面２４上おいて、例えば、それぞれ４か所の外部接続パッド２３Ｖ，２３Ｇと、積層セラミックコンデンサ４０の２か所のパッド２６とを接続しようとすると、回路パターンが複雑化し、長くなる。それによって、回路パターンに生じる、ＥＳＲやＥＳＬが発生しやすくなる。発生したＥＳＲやＥＳＬの値が大きいと、配線回路の電気特性を劣化させることとなる。本実施例では、そのようなＥＳＲやＥＳＬの値を小さくすることができる。
【００５１】
また、電源配線部２７Ｖおよび電源配線部２８Ｇは、それぞれ、図４に示される薄膜コンデンサ３０の面電極３１，３２と同様に、面電極状に形成されている。そのため、電源配線部２７Ｖ、中間基板２０の絶縁体部、および電源配線部２８Ｇは、積層セラミックコンデンサ４０に並列に接続されたコンデンサを構成する。そのため、絶縁体部の誘電率の調整等によっては、図７に示す半導体装置１Ｂと比べて、さらに、積層セラミックコンデンサ４０のノイズ削減効果を向上させ、それによって、電源を安定化させ、ＬＳＩチップ１０の高周波動作に於ける信頼性を向上させることも可能となる。
【００５２】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。
【００５３】
（１）上記実施形態では、中間基板２０上に１個の、薄膜コンデンサ３０あるいは積層セラミックコンデンサ４０を配置する例を示したが、これに限られない。例えば、中間基板２０上に、３個の薄膜コンデンサ３０を配置してもよいし、あるいは２個の積層セラミックコンデンサ４０を配置してもよい。
【００５４】
（２）上記実施形態では、半導体装置として、ＱＦＮ型の半導体装置の例を示したが、これに限られない。本発明は、例えば、ＱＦＰ型の半導体装置にも適用でき、要は、支持体上にフェイスアップでダイボンディング実装された半導体チップを備えた、あらゆる半導体装置に適用できる。
【符号の説明】
【００５５】
１…半導体装置、２…支持体、３…外部接続部、４…ワイヤ、６…接続バンプ、６Ｖ，６Ｇ…電源バンプ、１０…ＬＳＩチップ、１１…電極パッド、２０…中間基板、２１Ｖ，２１Ｇ…電源パッド、２４…外部接続面、２５…ビアプラグ、２７Ｖ…第１電源配線部、２８Ｇ…第２電源配線部、３０…薄膜コンデンサ、４０…積層セラミックコンデンサ、４１…第１電極、４２…第２電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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