(57)【要約】  積分器（１００）は、入力端子（１３１）に接続された抵抗素子（１１１）と、入力端子（１３１）から入力された入力信号（ＩＮＰ，ＩＮＮ）を、抵抗素子（１１１）を介して受ける演算増幅器（１２０）と、抵抗素子（１１１）と演算増幅器（１２０）との間の中間ノード（Ｎ１１）に接続された電圧調整回路（２００）とを備える。そして、電圧調整回路（２００）は、中間ノード（Ｎ１１）から電流を引くことによって、抵抗素子（１１１）による電圧降下を増加させるように構成されている。
2015098057.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に接続された抵抗性素子と、
前記抵抗性素子を介して、前記入力端子から入力された入力信号を受ける演算増幅器と、
前記抵抗性素子と前記演算増幅器との間の中間ノードに接続された電圧調整回路とを備え、
前記電圧調整回路は、前記中間ノードから電流を引くことによって、前記抵抗性素子による電圧降下を増加させるように構成されている
ことを特徴とする積分器。
【請求項２】
請求項１記載の積分器において、
前記電圧調整回路は、前記中間ノードに接続されており、前記中間ノードから電流を引く第１の電流源を有している
ことを特徴とする積分器。
【請求項３】
請求項２記載の積分器において、
前記電圧調整回路は、前記中間ノードと前記第１の電流源との間に接続され、導通と非導通とをオンオフ制御によって切り替えるスイッチを備えている
ことを特徴とする積分器。
【請求項４】
請求項１記載の積分器において、
前記抵抗性素子は、トランジスタによって構成されている
ことを特徴とする積分器。
【請求項５】
請求項１記載の積分器と、
前記積分器から出力された信号を受け、デジタル変換する量子化器と、
前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、アナログ信号として前記積分器の前記中間ノードにフィードバックするＤ／Ａ変換器とを備えている
ことを特徴とするデルタシグマ変調器。
【請求項６】
請求項５記載のデルタシグマ変調器において、
前記Ｄ／Ａ変換器は、当該Ｄ／Ａ変換器の機能に加えて、前記電圧調整回路としての機能を包含しているものであり、Ｄ／Ａ変換動作において前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる
ことを特徴とするデルタシグマ変調器。
【請求項７】
第１の入力信号を受けて当該第１の入力信号を積分する積分器を有するアナログフィルタ部と、
前記アナログフィルタ部の出力信号に、前記第１の入力信号よりも振幅が小さい第２の入力信号を加えて、第１のアナログ信号として出力する加算器と、
前記第１のアナログ信号を受けてデジタル変換する量子化器と、
前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、第２のアナログ信号として前記積分器にフィードバックするＤ／Ａ変換器とを備えている
ことを特徴とするデルタシグマ変調器。
【請求項８】
請求項７記載のデルタシグマ変調器において、
前記積分器は、請求項１記載の積分器である
ことを特徴とするデルタシグマ変調器。
【請求項９】
請求項７記載のデルタシグマ変調器において、
前記積分器は、一端に前記第１の入力信号を受ける抵抗性素子と、前記抵抗性素子の他端に中間ノードを介して接続された演算増幅器とを備え、
前記Ｄ／Ａ変換器は、Ｄ／Ａ変換動作において前記積分器の前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる
ことを特徴とするデルタシグマ変調器。
【請求項１０】
請求項５記載のデルタシグマ変調器を有することを特徴とする通信装置。
【請求項１１】
請求項７記載のデルタシグマ変調器を有することを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、積分器およびこれを備えたデルタシグマ変調器に関し、特に変換精度を向上する技術に関する。
【背景技術】
【０００２】
一般に、Ａ／Ｄ（Analog-to-Digital）変換器に利用される連続時間型デルタシグマ変調器において、変換精度を表す信号対ノイズ比（以下、ＳＮＲ（Signal-to-Noise Ratio）ともいう）を高めるには、Ａ／Ｄ変換器（デルタシグマ変調器）に入力される入力信号の振幅を大きくすることが有効である。Ａ／Ｄ変換器に入力することが可能な最大入力振幅（フルスケール振幅、オーバーロードレベルとも呼ばれる）は、Ａ／Ｄ変換器を構成する演算増幅器や量子化器による処理が可能な電圧範囲によって決まるものであり、通常は電源電圧で制限される。例えば、Ａ／Ｄ変換器（デルタシグマ変調器）に入力する入力信号の振幅を電源電圧以上に大きくすると、デルタシグマ変調器を構成する演算増幅器の出力が飽和し、Ａ／Ｄ変換器（デルタシグマ変調器）の出力信号が大きく歪んだり、異常発振状態に陥ったりするなどの問題が生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２１４９８１号公報
【特許文献２】特許第４２６８７７０号公報
【非特許文献】
【０００４】
【非特許文献１】H. Inose, Y. Yasuda, "A unity bit coding method by negative feedback", (USA), Proceedings of the IEEE, Nov. 1963, Vol.51 p.1524-1535
【非特許文献２】F. Gerfers, Y. Manoli, "A design strategy for low-voltage low-power continuous-time ΣΔ A/D converters", Design, Automation and Test Conference and Exhibition 2001 in Europe, Proceedings, 2001, pp.361-368
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述したように、Ａ／Ｄ変換器（デルタシグマ変調器）の入力信号の振幅を大きくして、Ａ／Ｄ変換器の精度を向上させることは、デルタシグマ変調器を構成する演算増幅器が電源電圧の範囲を超える信号を扱えないという制限があるため容易ではない。以下において、図１０を用いて、具体的に説明する。【０００６】
図１０（ａ）は、一般的な積分器８１０と、その積分器８１０を駆動する駆動バッファ８００（例えば、ドライバアンプやバッファアンプ等）との接続関係を示した図である。積分器８１０は、ノードＮ８０を介して駆動バッファ８００の出力端子に接続された抵抗素子８１１と、抵抗素子８１１を介して駆動バッファ８００から出力された信号を受ける演算増幅器８１２と、演算増幅器８１２の入出力端子間に接続された容量素子８１３とを備えている。積分器８１０は、例えば、連続時間型デルタシグマ変調器の入力部分等に設けられる。【０００７】
図１０（ｂ）および（ｃ）は、駆動バッファ８００および積分器８１０がコアトランジスタ（または内部トランジスタとも呼ばれる）によって構成されている場合におけるノードＮ８０の電圧波形（信号波形）を示した図である。コアトランジスタとは、例えば高速動作が行われる内部回路等で使用されるトランジスタである。【０００８】
駆動バッファ８００および積分器８１０がコアトランジスタによって構成されている場合、コアトランジスタの電源電圧ＶＤＤ１（以下、単に電源電圧ＶＤＤ１ともいう）とグランド電圧ＧＮＤとの間の範囲内において、信号受け渡しが可能である。また、各回路を構成するトランジスタの線形動作を考慮して、一般的には、電源電圧ＶＤＤ１より小さい電圧Ｖａ１と、グランド電圧ＧＮＤより大きい電圧Ｖａ２との間で、例えばＶＤＤ１／２を中心電圧として信号の受け渡しが行われる。すなわち、デルタシグマ変調器に入力することが可能なフルスケール振幅は、電源電圧ＶＤＤ１やＶａ１−Ｖａ２間の電圧範囲によって決まる。【０００９】
ここで、デルタシグマ変調器に大振幅を入力する目的で駆動バッファ８００の出力範囲を大きくした場合、図１０（ｃ）に示すように、電源電圧ＶＤＤ１により駆動バッファ８００の出力信号（ノードＮ８０の電圧波形）の振幅が制限され、大きく歪んだ信号が積分器８１０に入力されてしまう。すなわち、Ａ／Ｄ変換器（デルタシグマ変調器）の入力信号の振幅は大きくなる一方で、Ａ／Ｄ変換器のＳＮＲはかえって低下する。【００１０】
そこで、例えばコアトランジスタより高耐圧であるＩ／Ｏ(Input/Output)トランジスタ（または外部トランジスタとも呼ばれる）を使って、駆動バッファ８００および積分器８１０の電源電圧を高める方法を考える。図１０（ｄ）は、駆動バッファ８００および積分器８１０がＩ／Ｏトランジスタによって構成されている場合におけるノードＮ８０の電圧波形（信号波形）と積分器８１０の出力信号ＯＵＴの波形を示した図である。Ｉ／Ｏトランジスタとは、例えばＩ／Ｏ回路等で使用されるトランジスタである。【００１１】
駆動バッファ８００および積分器８１０がＩ／Ｏトランジスタによって構成されている場合、電源電圧ＶＤＤ１よりも高いＩ／Ｏトランジスタの電源電圧ＶＤＤ２（以下、単に電源電圧ＶＤＤ２ともいう）とグランド電圧ＧＮＤとの間の範囲内（例えば、図１０（ｄ）のＶｂ１−Ｖｂ２間の電圧範囲）において、信号受け渡しが可能である。したがって、この場合は駆動バッファ８００から出力される出力信号の振幅を大きくすることができる、すなわち、積分器８１０で大きい振幅の信号を処理することができるため、ＳＮＲを高めることが可能となる。しかしながら、Ｉ／Ｏトランジスタは、コアトランジスタと比較して耐圧が高い反面トランジタサイズが大きく、また寄生容量も大きいため高速動作に不向きである。加えて、ばらつき補正や誤差補正等に用いられるデジタル補正技術の制御回路は、通常、コアトランジスタが用いられるため、Ｉ／Ｏトランジスタとコアトランジスタとの間に電圧レベル変換回路（レベルシフト回路）を設ける必要がある。したがって、Ｉ／Ｏトランジスタを使って、駆動バッファ８００および積分器８１０の電源電圧を高める方法は、速度・電力・面積の点で不利となる。【００１２】
非特許文献１，２に示した従来技術は、前述のフルスケール振幅は電源電圧で決まる構成となっている。そのため、上記の図１０を用いた説明と同一または類似の課題を有する。【００１３】
特許文献１に開示された従来技術では、デルタシグマ変調器は、入力信号の振幅を可変とするよう可変利得増幅器を備えているが、その可変利得増幅器によって前述のフルスケール振幅を高めることはできない。【００１４】
上記問題に鑑み、本開示は、電源電圧を高めることなしに大きな振幅の入力信号（例えば、積分器の電源電圧よりも大きな電圧値を有する入力信号）の信号処理が可能に構成された積分器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本開示の第１態様では、積分器は、入力端子に接続された抵抗性素子と、前記抵抗性素子を介して、前記入力端子から入力された入力信号を受ける演算増幅器と、前記抵抗性素子と前記演算増幅器との間の中間ノードに接続された電圧調整回路とを備えている。そして、前記電圧調整回路は、前記中間ノードから電流を引くことによって、前記抵抗性素子による電圧降下を増加させるように構成されている。【００１６】
本開示の第２態様では、デルタシグマ変調器は、第１態様記載の積分器と、前記積分器から出力された信号を受け、デジタル変換する量子化器と、前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、アナログ信号として前記積分器の前記中間ノードにフィードバックするＤ／Ａ変換器とを備えている。【００１７】
本開示の第３態様では、通信装置は、第２態様記載のデルタシグマ変調器を有することを特徴とする。【００１８】
第１態様によると、電圧調整回路は、抵抗性素子と演算増幅器との間の中間ノードから電流を引くことによって、抵抗性素子による電圧降下を増加させる。これにより、例えば、入力信号の中心電圧と演算増幅器の入力部（仮想接地点）の電圧とが大きく異なるときでも、抵抗性素子から演算増幅器の方向に流れる直流電流の一部は電圧調整回路に流れるため、入力信号の中心電圧と演算増幅器の入力部（仮想接地点）の電圧とのずれが積分器に与える影響を低減することができる。一方で、入力信号の振幅が変化した場合の電流変化は積分器で積分することが可能となる。これにより、電源電圧を高めることなしに、大きな振幅を有する入力信号（例えば、積分器の電源電圧よりも大きな電圧値を有する入力信号）の信号処理が可能に構成された積分器を提供することができる。すなわち、例えば、積分器がコアトランジスタで構成されている場合においても、コアトランジスタの電源電圧より大きい電圧値を有する信号の入力が可能な積分器を提供することができる。【００１９】
したがって、第１態様記載の積分器を、例えば第２態様に示すようにデルタシグマ変調器に適用した場合、第１態様記載の積分器は、その電源電圧を高めることなしに上述の大きな振幅を有する入力信号の信号処理が可能となり、結果として精度の高いデルタシグマ変調器を実現することができる。また、第２態様記載のデルタシグマ変調器を例えば第３態様に示すように通信装置に適用した場合、高精度な通信装置を実現することが可能となる。【００２０】
本開示の第４態様では、デルタシグマ変調器は、第１の入力信号を受けて当該第１の入力信号を積分する積分器を有するアナログフィルタ部と、前記アナログフィルタ部の出力信号に、前記第１の入力信号よりも振幅が小さい第２の入力信号を加えて、第１のアナログ信号として出力する加算器と、前記第１のアナログ信号を受けてデジタル変換する量子化器と、前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、第２のアナログ信号として前記積分器にフィードバックするＤ／Ａ変換器とを備えている。【００２１】
本開示の第５態様では、無線通信装置は、第４態様記載のデルタシグマ変調器を有することを特徴とする。【００２２】
第４態様によると、第１の入力信号をアナログフィルタ部に入力するとともに、第１の入力信号よりも振幅が小さい第２の入力信号をフィードフォワード接続した加算器に与えて、加算器によって第２の入力信号とアナログフィルタ部の出力信号と加算し、その加算した信号を量子化器によってデジタル変換している。このような構成とするとことにより、加算器および量子化器によって処理が可能な振幅を超えた振幅の入力信号をアナログフィルタ部に与えることができる。すなわち、デルタシグマ変調器に入力される入力信号の振幅を大きくすることができる。したがって、本態様のデルタシグマ変調器は、大きな振幅（例えば、加算器および量子化器の電源電圧よりも大きな電圧値を有する入力信号）を有する入力信号の信号処理が可能となり、結果として精度の高いデルタシグマ変調器を実現することができる。【００２３】
したがって、第４態様記載のデルタシグマ変調器を例えば第５態様に示すように無線通信装置に適用した場合、高精度な通信装置を実現することが可能となる。
【発明の効果】
【００２４】
本開示によれば、電源電圧を高めることなしに、大きな振幅の入力信号（例えば、電源電圧よりも大きな値を有する入力信号）の信号処理が可能に構成された積分器を提供することができる。例えば、本開示に係る積分器をデルタシグマ変調器に適用した場合、精度の高いデルタシグマ変調器を実現することができる。
【図面の簡単な説明】
【００２５】
【図１】実施形態１に係る積分器の概念図である。
【図２】積分器のバリエーション例を示す図である。
【図３】実施形態１の積分器を備えたデルタシグマ変調器の概念図である。
【図４】図３のデルタシグマ変調器において、積分器とＤ／Ａ変換器との接続の一例を示した図である。
【図５】デルタシグマ変調器のバリエーション例を示す図である。
【図６】図５のデルタシグマ変調器において、積分器とＤ／Ａ変換器との接続の一例を示した図である。
【図７】実施形態２に係るデルタシグマ変調器の概念図である。
【図８】実施形態２のデルタシグマ変調器について、伝達関数を用いた説明図である。
【図９】適用例としての無線通信装置を示す図である。
【図１０】一般的な駆動バッファと積分器との接続関係の一例を示す概念図である。
【図１１】（ａ）は一般的な駆動バッファと積分器との接続関係の一例を示す概念図、（ｂ）は（ａ）の中間ノードおよび出力ノードの信号波形、（ｃ）は（ａ）の積分器の一例を示す図である。
【図１２】一般的なフィードフォワード型のデルタシグマ変調器を示す概念図である。
【図１３】図１２の一般的なデルタシグマ変調器について、伝達関数を用いた説明図である。
【発明を実施するための形態】
【００２６】
（中心電圧の不一致の発生原理）
図１１（ａ）は、コアトランジスタで構成された一般的な積分器９１０と、Ｉ／Ｏトランジスタで構成され、積分器９１０を駆動する駆動バッファ９００（例えば、ドライバアンプやバッファアンプ等）との接続関係を示した図である。ここで、コアトランジスタとは、例えば高速動作が行われる内部回路等で使用されるトランジスタであり、電源電圧ＶＤＤ１として、例えば１．５Ｖの電圧が印加される。また、Ｉ／Ｏトランジスタとは、例えばＩ／Ｏ回路等で使用されるトランジスタであり、電源電圧ＶＤＤ２として、例えば３．３Ｖの電圧が印加される。
【００２７】
積分器９１０は、ノードＮ９０を介して駆動バッファ９００の出力端子に接続された抵抗素子９１１と、抵抗素子９１１を介して駆動バッファ９００から出力された信号を受ける演算増幅器９１２と、演算増幅器９１２の入出力端子間に接続された容量素子９１３とを備えている。積分器９１０は、例えば、連続時間型デルタシグマ変調器の入力部分等に設けられる。この方法を用いることにより、デルタシグマ変調器（積分器９１０）に入力する入力信号の振幅を大きくすることができる。
【００２８】
図１１（ｂ）はノードＮ９０の電圧波形（信号波形）を示した図である。図１１（ｂ）に示すように、デルタシグマ変調器（積分器９１０）に入力する入力信号の振幅を大きくしようとした場合、駆動バッファ９００の出力電圧であるノードＮ９０における中心電圧（ＶＤＤ２／２）と、積分器９１０の出力ノードＯＵＴの中心電圧（ＶＤＤ１／２）とが一致しない（図１１（ｂ）のＧ参照）。そのため、例えば、駆動バッファ９００がＶＤＤ１／２を中心電圧として信号の出力を行う場合、駆動バッファ９００と積分器９１０との間で、信号の受け渡しができないという課題が存在する。この課題に対して、例えば、駆動バッファ９００の出力信号の中心電圧、すなわち、ノードＮ９０の中心電圧を積分器９１０の出力ノードＯＵＴの中心電圧（ＶＤＤ１／２）に合わせる方法が考えられる。しかしながら、この方法では、駆動バッファ９００の出力信号の振幅がＶＤＤ１／２以上になると、その出力信号のＧＮＤ側において、図１０（ｃ）と同様に信号の歪みが発生する。そのため、駆動バッファ９００の出力信号がグランドで制限されてしまい、結果としてノードＮ９０の振幅を大きくすることができないという課題が生じる。したがって、ノードＮ９０の振幅を大きくするためには、駆動バッファ９００の出力信号の中心電圧は、コアトランジスタを用いて駆動バッファを構成した場合より高くする必要が生じる。
【００２９】
積分器９１０が、例えばＶＤＤ１／２を中心電圧として動作している場合において、上記のように、駆動バッファ９００の中心電圧を高くしたとき、積分器９１０の入力信号ＶＩＮの中心電圧、すなわちノードＮ９０の中心電圧（ＶＤＤ２／２）がコアトランジスタの中心電圧（ＶＤＤ１／２）と比較して常に大きくなるため、抵抗素子９１１から積分器９１０の容量素子９１３に対して電流の充電あるいは放電する場合に、充電電流と放電電流とのバランスが崩れる。そのため、積分器９１０は正常な積分動作ができない。また、抵抗素子９１１から積分器９１０の容量素子９１３に対して電流を充電あるいは放電するような動作ができなくなる場合もある。具体的には、例えば、コアトランジスタの中心電圧（ＶＤＤ２／２）に対して、積分器９１０の入力信号ＶＩＮの中心電圧がある一定以上高くなると、図１１（ｃ）において、点Ｐ９０では常に容量素子９１３に向かう方向に電流が流れ込む一方で、点Ｐ９１，Ｐ９２において電流が流れず、積分器９１０は、充電あるいは放電するような動作ができなくなる。以上からわかるように、デルタシグマ変調器の入力信号振幅を大きくすることは、例えばデルタシグマ変調器に入力信号を与える駆動バッファのトランジスタの種類を変更して、その電源電圧を高めるだけでは困難である。
【００３０】
例えば、特許文献２に開示された従来技術では、半導体集積回路（Ｄ／Ａ変換システム）が有するレベルシフタ回路について開示されているが、レベルシフタ回路通過前の信号の中心電圧と、レベルシフタ回路通過後の信号の中心電圧とは異なる電圧である。したがって、上記と同一または類似の課題を有する。このため、対策が必要である。
【００３１】
以下、本開示に係る実施の形態について、図面を参照しながら詳細に説明する。なお、実質的に同一の構成に対する重複説明を省略する場合がある。
【００３２】
＜実施形態１＞
（積分器）
図１は本開示に係る積分器の構成例を示した図である。
【００３３】
図１に示すように、積分器１００は、差動の入力端子１３１と、一端がその入力端子１３１に接続された抵抗性素子としての抵抗素子１１１と、抵抗素子１１１の他端に中間ノードＮ１１を介して接続された演算増幅器１２０と、演算増幅器１２０の入出力端子間に接続された容量素子１２１と、抵抗素子１１１と演算増幅器１２０との間に設けられた電圧調整回路２００とを備えている。演算増幅器１２０は、差動の入力端子１３１からの差動の入力信号ＩＮＰ，ＩＮＮを受け、極性の反転した差動の出力信号ＯＵＴＮ，ＯＵＴＰを差動の出力端子１３２に出力する。
【００３４】
電圧調整回路２００は、中間ノードＮ１１とグランドとの間に接続されて、中間ノードＮ１１から所定の電流を引く第１の電流源としての電流源２１１を備えている。
【００３５】
図１において、入力端子１３１に入力信号ＩＮＰ，ＩＮＮが入力されると、入力端子１３１と演算増幅器１２０の仮想接地点Ｐ１１との間で電位差が生じ、電荷ｑ１が移動して抵抗素子１１１に電流が流れる。この電荷ｑ１は容量素子１２１に対して充電または放電される。一方で、中間ノードＮ１１を介して仮想接地点Ｐ１１や抵抗素子１１１に接続された電流源２１１は、中間ノードＮ１１から一定の電流を電流源２１１側に引くように動作する。この抵抗素子１１１を介して中間ノードＮ１１から一定の電流を引く動作によって抵抗素子１１１による電圧降下分が増加するため、結果として、入力信号ＩＮＰ，ＩＮＮの中心電圧のレベルが低電圧側にシフトしたことと実質的に同一または類似の効果を得ることができる。このシフトさせる電圧値は、電流源２１１の電流値によって制御可能であるため、コアトランジスタの電源電圧より大きい振幅の信号を入力端子１３１から入力した場合においても、その信号の振幅や中心電圧に応じて入力信号ＩＮＰ，ＩＮＮの中心電圧をシフトさせたのと実質的に同一または類似の効果を得ることができる。これによって、入力信号ＩＮＰ，ＩＮＮの中心電圧が仮想接地点Ｐ１１の電圧と異なることに起因する抵抗素子１１１からの直流電流の一部は電圧調整回路２００の電流源２１１に流す一方で、入力信号ＩＮＰ，ＩＮＮの入力振幅が変化した場合の電流は積分器１００で積分することが可能となる。
【００３６】
以上のように、本態様によると、低耐圧のコアトランジスタで構成された積分器１００において、コアトランジスタの電源電圧を超える大振幅の信号の入力が可能となり、積分器１００およびこれを搭載した回路（例えば、デルタシグマ変調器）のＳＮＲを改善することができる。
【００３７】
なお、図２に示すように、抵抗素子１１１に代えて、抵抗性素子としてＭＯＳトランジスタ１１２を用いることが可能である。具体的には、ＭＯＳトランジスタ１１２は、入力端子１３１と演算増幅器１２０の入力端子との間に接続され、そのゲートには、ＭＯＳトランジスタ１１２のオン抵抗を制御する制御信号ＳＣ２が与えられる。これにより、図２においても、図１と同一または類似の効果が得られる。なお、抵抗素子１１１に代えて、ＭＯＳトランジスタ１１２を用いることにより、面積を小さく構成できる場合があり、小型化・低コスト化ができる。
【００３８】
（デルタシグマ変調器）
図３は本態様に係る積分器１００を備えたデルタシグマ変調器１Ａの概念図である。
【００３９】
デルタシグマ変調器１Ａは、アナログの入力信号ＩＮＰ，ＩＮＮを受けるアナログフィルタ部５００と、アナログフィルタ部５００から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して出力端子１３３に出力する量子化器５３０と、量子化器５３０から出力されたデジタル出力信号ＤＯＵＴをＤ／Ａ変換し、アナログ信号としてアナログフィルタ部５００にフィードバックする電流型のＤ／Ａ変換器３００，３１０，３２０とを備えている。アナログフィルタ部５００は、縦続接続された積分器１００，５１０，５２０を有しており、入力信号ＩＮＰ，ＩＮＮは積分器１００に与えられる。積分器５１０は、抵抗素子５１１を介して積分器１００の出力信号ＯＵＴＰ，ＯＵＴＮを受ける演算増幅器５１２と、演算増幅器５１２の入出力端子間に接続された容量素子５１３とを備えている。また、積分器５２０は、抵抗素子５２１を介して積分器５１０の出力信号を受ける演算増幅器５２２と、演算増幅器５２２の入出力端子間に接続された容量素子５２３とを備えている。
【００４０】
なお、図３に示すデルタシグマ変調器１Ａでは、初段の積分器として、本態様に係る積分器１００を適用している例を示している。すなわち、本態様のデルタシグマ変調器１Ａにおいて、電圧調整回路２００は、外部からの入力信号ＩＮＰ，ＩＮＮを受ける初段の積分器１００にのみ設けられていればよい。なお、積分器１００に加えて、積分器５１０，５２０について、本態様に係る積分器を適用してもかまわない。
【００４１】
図４は、図３に示したデルタシグマ変調器１Ａにおいて、積分器１００にＤ／Ａ変換器３００を接続した一例を示した図である。図４に示すように、デルタシグマ変調器１Ａでは、積分器１００の仮想接地点Ｐ１１にＤ／Ａ変換器３００が接続されている。具体的には、Ｄ／Ａ変換器３００は、一端が積分器１００の差動の中間ノードＮ１１にそれぞれ接続された２つのスイッチ３１３と、２つのスイッチ３１３の他端が接続されたノードＮ３１とグランドとの間に接続された電流源３１２と、差動の中間ノードＮ１１にそれぞれ接続された２つの電流源３１１とを備えている。スイッチ３１３は、制御信号ＳＣ１に基づいて、導通と非導通とをオンオフ制御によって切り替えるスイッチであり、スイッチ３１３がオン制御されたとき（導通したとき）、電流源３１２は、中間ノードＮ１１から電流を引く方向に電流を流す。電流源３１１は、電流源３１２よりも小さい値の電流を中間ノードＮ１１に足すように構成されている。これにより、電圧調整回路２００の電流源２１１は、常に中間ノードＮ１１から電流を引く方向に電流を流し、Ｄ／Ａ変換器３００は、中間ノードＮ１１に対して電流を出し入れする。
【００４２】
ここで、例えば、図４において、積分器１００の演算増幅器１２０の仮想接地点Ｐ１の電位が１Ｖであり、抵抗素子１１１の抵抗値が１ｋΩであり、入力信号ＩＮＰ，ＩＮＮとして２Ｖ±０．５Ｖのアナログ信号が入力される場合について詳細に説明する。このとき、例えば、電圧調整回路２００の電流源２１１は、１０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。また、このとき、例えば、電流源３１１は、５００μＡの電流を中間ノードＮ１１に足す方向に流す一方で、電流源３１２は、１０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。これにより、例えば、Ｄ／Ａ変換器３００は、中間ノードＮ１１に対して、±５００μＡの電流を出し入れすることになる。このような構成とすることにより、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）と、仮想接地点Ｐ１の電圧（１Ｖ）とが異なる場合においても、その異なる電圧差に起因して抵抗素子１１１から中間ノードＮ１１に流れる直流電流の一部は、電圧調整回路２００の電流源２１１に流れる。一方で、入力振幅が変化した場合の電流変化は積分器１００で積分することが可能となる。
【００４３】
以上のように、本態様によると、低耐圧のコアトランジスタで構成された積分器１００を有するデルタシグマ変調器１Ａにおいて、抵抗素子１１１による電圧降下を増加させる、すなわち、入力信号ＩＮＰ，ＩＮＮの中心電圧をシフトさせることが可能になるため、コアトランジスタの電源電圧を超える大振幅の信号の入力が可能となり、デルタシグマ変調器１ＡのＳＮＲを改善することができる。すなわち、精度を向上させたデルタシグマ変調器を実現することができる。
【００４４】
なお、上述のコアトランジスタの電源電圧ＶＤＤ２の値（１．５Ｖ）、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）および信号振幅（±０．５Ｖ）、各電流源２１１，３１１，３１２の電流値等の数値は、本開示の理解を容易にするために設定した便宜上の例示値であり、積分器１００およびデルタシグマ変調器１Ａを適用するシステムによって、適宜異なる値になる場合がある。以下の実施形態においても、電源電圧等の各設定値は便宜上の例示にすぎず、本開示およびその適用範囲、あるいはその用途を制限することを意図するものではない。
【００４５】
なお、図３および図４において、積分器１００の電圧調整回路２００は、Ｄ／Ａ変換器３００に統合することが可能である。図５は、積分器１００の電圧調整回路２００とＤ／Ａ変換器３００とを統合したデルタシグマ変調器１Ｂの一例を示した図である。
【００４６】
図５に示すデルタシグマ変調器１Ｂは、図３と比較して、積分器１００から電圧調整回路２００が省かれている。そして、デルタシグマ変調器１Ｂは、Ｄ／Ａ変換器３００に代えて、電圧調整機能付きのＤ／Ａ変換器４００（以下、単にＤ／Ａ変換器４００ともいう）を備えている。
【００４７】
図６は、図５に示したデルタシグマ変調器１Ｂにおいて、積分器１００にＤ／Ａ変換器４００を接続した一例を示した図である。図６に示すように、デルタシグマ変調器１Ｂでは、積分器１００の仮想接地点Ｐ１１にＤ／Ａ変換器４００が接続される。具体的には、Ｄ／Ａ変換器４００は、一端が積分器１００の差動の中間ノードＮ１１にそれぞれ接続された２つのスイッチ４１２と、２つのスイッチ４１２の他端が接続されたノードＮ４１とグランドとの間に接続された第１の電流源としての電流源４１１とを備えている。スイッチ４１２は、制御信号ＳＣ１に基づいて、導通と非導通とをオンオフ制御によって切り替えるスイッチであり、スイッチ４１２がオン制御されたとき（導通したとき）、電流源４１１は、中間ノードＮ１１から電流を引く方向に電流を流す。
【００４８】
ここで、例えば、図６において、積分器１００の演算増幅器１２０の仮想接地点Ｐ１の電位が１Ｖであり、抵抗素子１１１の抵抗値が１ｋΩであり、入力信号ＩＮＰ，ＩＮＮとして２Ｖ±０．５Ｖのアナログ信号が入力される場合について詳細に説明する。このとき、例えば、Ｄ／Ａ変換器４００の電流源４１１は、２０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。これにより、Ｄ／Ａ変換器４００では、Ｄ／Ａ変換動作における中間ノードＮ１１への電流の出し入れとして、２０００μＡの電流を引く状態と、電流の出し入れをしない状態とがスイッチ４１２のオンオフに応じて切り替わることになる。このように、Ｄ／Ａ変換器４００の電流源４１１の電流に、抵抗素子１１１による電圧降下を増加させるオフセット分を含ませることによって、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）と、仮想接地点Ｐ１の電圧（１Ｖ）とが異なる場合においても、その異なる電圧差に起因して抵抗素子１１１から中間ノードＮ１１に流れる直流電流の一部は、Ｄ／Ａ変換器４００の電流源４１１に流れる。一方で、入力振幅が変化した場合の電流変化は積分器１００で積分することが可能となる。なお、図５および図６の構成にした場合において、Ｄ／Ａ変換器４００のスイッチ４１２がオンしていないとき、中間ノードＮ１１から電流が引けなくなるが、入力信号ＩＮＰ，ＩＮＮの周波数に対して、スイッチ４１２が十分に早くスイッチングすれば問題は生じない。特に、デルタシグマ変調器はオーバーサンプリング方式を採用しており、図５および図６の構成にも適している。
【００４９】
このように構成することにより、Ｄ／Ａ変換器と電圧調整回路とを別々に備える必要がないため、デルタシグマ変調器の素子数を削減することができる。
【００５０】
なお、図６において、Ｄ／Ａ変換器４００は、電流源４１１よりも小さい値の電流を差動の中間ノードＮ１１のそれぞれに足すように構成された２つの電流源４１３（図示しない）を備えていてもよい。このとき、入力信号ＩＮＰ，ＩＮＮの中心電圧と、仮想接地点Ｐ１の電圧との電圧差に起因して中間ノードＮ１１に流れる直流電流の一部が、Ｄ／Ａ変換器４００を介してグランドに流れるように、電流源４１１および電流源４１３の電流値を設定する。すなわち、電流源４１１および電流源４１３の電流は、Ｄ／Ａ変換動作において中間ノードへの電流の出し入れを行い、かつ、抵抗素子１１１による電圧降下を増加させるオフセット分を含むように設定する。これにより、図６と同一または類似の効果を得ることができる。
【００５１】
＜実施形態２＞
（フィードフォワード型デルタシグマ変調器の動作原理）
フィードフォワード型デルタシグマ変調器は、一般的に広く使われている方式で、低電源電圧で駆動される演算増幅器を用いる場合に適した構成となっている。図１２は、一般的なフィードフォワード型のデルタシグマ変調器７００を示した図である。
【００５２】
デルタシグマ変調器７００は、アナログの入力信号ＡＩＮを受けるアナログフィルタ部７１０と、アナログフィルタ部７１０の出力信号とフィードフォワードノードＦＰ７０を介して受けた入力信号ＡＩＮとを加算する信号加算回路７２０と、信号加算回路７２０から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して出力する量子化器７３０と、量子化器７３０から受けたデジタル出力信号ＤＯＵＴを受けて、アナログ信号としてアナログフィルタ部７１０にフィードバックする電流型のＤ／Ａ変換器７４０とを備えている。
【００５３】
図１３は、図１２に示したフィードフォワード型のデルタシグマ変調器７００のブロック線図である。図１３（ａ）は入力信号ＡＩＮとして、コアトランジスタによる処理が可能な振幅である信号ＸＩが入力されたときのブロック線図であり、その伝達関数を下式（１）に示す。
【００５４】
【数１】
2015098057.tif 000003
【００５５】
上記式（１）に示すように、図１２に示したデルタシグマ変調器７００では、量子化ノイズＱに対してのみ１／（１＋Ｈ）のフィルタがかかっており、ノイズシェーピングされていることがわかる。なお、図１３のブロック線図および上式（１）において、Ｎは入力信号ＸＩが受けるノイズ、Ｈはアナログフィルタ部７１０の伝達特性、Ｑは量子化器７３０の量子化ノイズ、Ｙはデジタル出力信号ＤＯＵＴを示している。
【００５６】
次に、図１３（ｂ）は、このデルタシグマ変調器７００のＳＮＲを良化することを目的として、入力信号ＡＩＮの振幅を２倍にした場合（図１３（ｂ）では２ＸＩと記載する）のブロック線図であり、その伝達関数を下式（２）に示す。ここで、信号２ＸＩの振幅は、コアトランジスタによる処理が可能な振幅の範囲を超えているものとする。
【００５７】
【数２】
2015098057.tif 000004
【００５８】
上記式（２）に示すように、伝達関数では、信号成分のみ２倍となっており、デルタシグマ変調器７００のＳＮＲが良化する。しかし、フィードフォワード型のデルタシグマ変調器７００では、入力信号ＡＩＮの振幅を２倍にした場合、大振幅の入力信号ＡＩＮがアナログフィルタ部７１０に加えて、信号加算回路７２０にも入力される構成となっている。信号加算回路７２０および信号加算回路７２０の出力信号を受ける量子化器７３０は、コアトランジスタで構成されているため、大振幅の信号を扱うことができず、回路の正常な動作ができない。このため、対策が必要である。
【００５９】
（デルタシグマ変調器）
図７は実施形態２に係るデルタシグマ変調器２Ａの概念図である。
【００６０】
図７において、アナログの入力信号ＩＮＰ１，ＩＮＮ１は、大きな振幅（例えば、コアトランジスタの電源電圧ＶＤＤ１の範囲を超えるような振幅）の入力信号であり、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、例えば入力信号ＩＮＰ１，ＩＮＮ１の振幅を小さくして、コアトランジスタによる処理が可能な振幅まで減衰させた入力信号であるものとする。なお、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、入力信号ＩＮＰ１，ＩＮＮ１の振幅を減衰させた信号に限定されず、入力信号ＩＮＰ１，ＩＮＮ１よりも振幅の小さい信号であればよい。例えば、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、コアトランジスタによる処理が可能な振幅の信号である。
【００６１】
デルタシグマ変調器２Ａは、アナログの入力信号ＩＮＰ１，ＩＮＮ１（第１の入力信号）を受けるアナログフィルタ部５００と、アナログフィルタ部５００から出力されたアナログ信号と、フィードフォワードノードＦＰ５０を介して入力されたフィードフォワード信号ＩＮＰ２，ＩＮＮ２（第２の入力信号）とを加算する信号加算回路５４０（加算器）と、信号加算回路５４０から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して、出力端子１３３に出力する量子化器５３０と、量子化器５３０から出力されたデジタル出力信号ＤＯＵＴをＤ／Ａ変換し、アナログ信号としてアナログフィルタ部５００にフィードバックする電流型のＤ／Ａ変換器４００，３１０，３２０とを備えている。アナログフィルタ部５００は、縦続接続された積分器５５０，５１０，５２０を有しており、入力信号ＩＮＰ１，ＩＮＮ１は積分器５５０に与えられる。積分器５５０は、抵抗素子５５１を介して入力信号ＩＮＰ１，ＩＮＮ１を受ける演算増幅器５５２と、演算増幅器５５２の入出力端子間に接続された容量素子５５３とを備えており、積分器５５０の出力端子は、積分器５１０の抵抗素子５１１に接続されている。
【００６２】
なお、デルタシグマ変調器２Ａにおいて、Ｄ／Ａ変換器４００は、図６に示したＤ／Ａ変換器４００と同一または類似の電圧調整機能付きのＤ／Ａ変換器（以下、単にＤ／Ａ変換器４００ともいう）である。
【００６３】
図８は、図７に示したフィードフォワード型のデルタシグマ変調器２Ａのブロック線図であり、その伝達関数を下式（３）に示す。なお、図８では、入力信号ＩＮＰ１，ＩＮＮ１として、図１３（ｂ）と同様に、コアトランジスタによる処理が可能な電圧の範囲を超えた振幅を有する信号２ＸＩが与えられているものとする。また、フィードフォワード信号ＩＮＰ２，ＩＮＮ２として、コアトランジスタによる処理が可能な振幅を有する信号ＸＩが与えられているものとする。
【００６４】
【数３】
2015098057.tif 000005
【００６５】
図８のブロック線図および式（３）において、Ｎ１は入力信号ＩＮＰ１，ＩＮＮ１としてアナログフィルタ部５００に与えられる信号２ＸＩが受けるノイズ、Ｎ２はフィードフォワード信号ＩＮＰ２，ＩＮＮ２として信号加算回路５４０に与えられる信号ＸＩが受けるノイズ、Ｈはアナログフィルタ部５００の伝達特性、Ｑは量子化器５３０の量子化ノイズ、Ｙはデジタル出力信号ＤＯＵＴを示している。
【００６６】
式（３）において、ノイズＮ１およびノイズＮ２が両方ともにＮであるものと仮定すると、式（３）は下式（４）のように表わすことができる。
【００６７】
【数４】
2015098057.tif 000006
【００６８】
式（４）は、前述の式（２）と同じ式になっている。換言すると、本実施形態に係るデルタシグマ変調器２Ａの伝達関数は、一般的なフィードフォワード型のデルタシグマ変調器７００の入力信号ＡＩＮの振幅を２倍にした場合の伝達関数と同一または類似であり、同様の効果が得られる。さらに、信号加算回路５４０には、コアトランジスタによる処理が可能な振幅のフィードフォワード信号ＩＮＰ２，ＩＮＮ２が与えられているため、信号加算回路５４０および量子化器５３０等の回路は正常に動作させることが可能であり、デルタシグマ変調器２Ａは正常に動作させることが可能である。
【００６９】
以上のように、本実施形態によると、フィードフォワード方式において、精度を向上させたデルタシグマ変調器の実現が可能となる。
【００７０】
なお、本実施形態では、アナログフィルタ部５００およびＤ／Ａ変換器４００として、図５および図６と同じものを適用するものとしたが、これに限定されない。例えば、図３記載のアナログフィルタ部５００（図１記載の積分器１００）およびＤ／Ａ変換器３００を適用してもかまわない。また、図３記載のアナログフィルタ部５００およびＤ／Ａ変換器３００を適用した場合において、初段の積分器１００は、電圧調整回路を有さない構成によって実現してもかまわない。すなわち、上記のアナログフィルタ部５００が電圧調整回路を有さない構成によって、大きな振幅の入力信号ＩＮＰ１，ＩＮＮ１を処理できるようにしてもかまわない。
【００７１】
（適用例）
図９は実施形態１および２に係る積分器およびデルタシグマ変調器を備えた無線通信装置の構成例を示すブロック図である。
【００７２】
図９の無線通信装置６００は、電波を送受信するアンテナ６１０と、送信信号に対して変調処理を含む所定の送信処理を行う送信部６３０と、受信信号に対して復号処理を含む所定の受信処理を行う受信部６４０と、送信信号と受信信号との切り替えを行う送受切替部６２０とを備えている。
【００７３】
受信部６４０は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）６４１、ミキサ６４２、ローパスフィルタ６４３、上記の実施形態１または実施形態２に記載したデルタシグマ変調器６４４（例えば、図３のデルタシグマ変調器１Ａ）、およびデジタルベースバンド処理部６４５を備えている。
【００７４】
このような構成を用いることにより、広帯域の信号に対して精度を保った無線通信装置の実現が可能となる。したがって、例えば携帯電話に適用すれば、装置の消費電力および回路面積を抑制しつつ、高品質な送受話が可能となる。
【００７５】
なお、上述したデルタシグマ変調器６４４（例えば、図３のデルタシグマ変調器１Ａ）は受信装置に使用することも可能である。受信装置の構成は、例えば図９において、送受切替部６２０および送信部６３０を省いた構成となる。すなわち、この場合の受信装置は、アンテナ６１０と、受信部６４０とを備えている。そして、アンテナ６１０から入力された信号は、受信部６４０のＬＮＡ６４１に入力される。
【産業上の利用可能性】
【００７６】
本開示に係る積分器は、その精度を高めることができるため、デルタシグマ変調器、データ変換回路に有用である。また、これらの回路を備えた携帯端末・ミリ波センサ等の無線通信装置、基地局、チューナー等の通信機器に用いられる受信回路、音声機器、映像機器、および医療用電子機器等の電子機器に有用である。
【符号の説明】
【００７７】
１Ａ，１Ｂ，２Ａ  デルタシグマ変調器
１００  積分器
１１１  抵抗素子（抵抗性素子）
１１２  ＭＯＳトランジスタ（トランジスタ、抵抗性素子）
１２０  演算増幅器
１３１  入力端子
２００  電圧調整回路
２１１  電流源（第１の電流源）
３００  Ｄ／Ａ変換器
４００  Ｄ／Ａ変換器
４１１  電流源（第１の電流源）
４１２  スイッチ
５００  アナログフィルタ部
５５０  積分器
５３０  量子化器
５３１  抵抗性素子
５３２  演算増幅器
５４０  信号加算回路（加算器）
６００  無線通信装置（通信装置）
６４４  デルタシグマ変調器
ＩＮＰ，ＩＮＮ  入力信号
ＩＮＰ１，ＩＮＮ１  入力信号（第１の入力信号）
ＩＮＰ２，ＩＮＮ２  入力信号（第２の入力信号）
Ｎ１１  中間ノード
【図１】
2015098057.tif 000007
【図２】
2015098057.tif 000008
【図３】
2015098057.tif 000009
【図４】
2015098057.tif 000010
【図５】
2015098057.tif 000011
【図６】
2015098057.tif 000012
【図７】
2015098057.tif 000013
【図８】
2015098057.tif 000014
【図９】
2015098057.tif 000015
【図１０】
2015098057.tif 000016
【図１１】
2015098057.tif 000017
【図１２】
2015098057.tif 000018
【図１３】
2015098057.tif 000019
【手続補正書】
【提出日】平成28年5月31日(2016.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、積分器およびこれを備えたデルタシグマ変調器に関し、特に変換精度を向上する技術に関する。
【背景技術】
【０００２】
一般に、Ａ／Ｄ（Analog-to-Digital）変換器に利用される連続時間型デルタシグマ変調器において、変換精度を表す信号対ノイズ比（以下、ＳＮＲ（Signal-to-Noise Ratio）ともいう）を高めるには、Ａ／Ｄ変換器（デルタシグマ変調器）に入力される入力信号の振幅を大きくすることが有効である。Ａ／Ｄ変換器に入力することが可能な最大入力振幅（フルスケール振幅、オーバーロードレベルとも呼ばれる）は、Ａ／Ｄ変換器を構成する演算増幅器や量子化器による処理が可能な電圧範囲によって決まるものであり、通常は電源電圧で制限される。例えば、Ａ／Ｄ変換器（デルタシグマ変調器）に入力する入力信号の振幅を電源電圧以上に大きくすると、デルタシグマ変調器を構成する演算増幅器の出力が飽和し、Ａ／Ｄ変換器（デルタシグマ変調器）の出力信号が大きく歪んだり、異常発振状態に陥ったりするなどの問題が生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３２１４９８１号公報
【特許文献２】特許第４２６８７７０号公報
【非特許文献】
【０００４】
【非特許文献１】H. Inose, Y. Yasuda, "A unity bit coding method by negative feedback", (USA), Proceedings of the IEEE, Nov. 1963, Vol.51 p.1524-1535
【非特許文献２】F. Gerfers, Y. Manoli, "A design strategy for low-voltage low-power continuous-time ΣΔ A/D converters", Design, Automation and Test Conference and Exhibition 2001 in Europe, Proceedings, 2001, pp.361-368
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述したように、Ａ／Ｄ変換器（デルタシグマ変調器）の入力信号の振幅を大きくして、Ａ／Ｄ変換器の精度を向上させることは、デルタシグマ変調器を構成する演算増幅器が電源電圧の範囲を超える信号を扱えないという制限があるため容易ではない。以下において、図１０を用いて、具体的に説明する。
【０００６】
図１０（ａ）は、一般的な積分器８１０と、その積分器８１０を駆動する駆動バッファ８００（例えば、ドライバアンプやバッファアンプ等）との接続関係を示した図である。積分器８１０は、ノードＮ８０を介して駆動バッファ８００の出力端子に接続された抵抗素子８１１と、抵抗素子８１１を介して駆動バッファ８００から出力された信号を受ける演算増幅器８１２と、演算増幅器８１２の入出力端子間に接続された容量素子８１３とを備えている。積分器８１０は、例えば、連続時間型デルタシグマ変調器の入力部分等に設けられる。
【０００７】
図１０（ｂ）および（ｃ）は、駆動バッファ８００および積分器８１０がコアトランジスタ（または内部トランジスタとも呼ばれる）によって構成されている場合におけるノードＮ８０の電圧波形（信号波形）を示した図である。コアトランジスタとは、例えば高速動作が行われる内部回路等で使用されるトランジスタである。
【０００８】
駆動バッファ８００および積分器８１０がコアトランジスタによって構成されている場合、コアトランジスタの電源電圧ＶＤＤ１（以下、単に電源電圧ＶＤＤ１ともいう）とグランド電圧ＧＮＤとの間の範囲内において、信号受け渡しが可能である。また、各回路を構成するトランジスタの線形動作を考慮して、一般的には、電源電圧ＶＤＤ１より小さい電圧Ｖａ１と、グランド電圧ＧＮＤより大きい電圧Ｖａ２との間で、例えばＶＤＤ１／２を中心電圧として信号の受け渡しが行われる。すなわち、デルタシグマ変調器に入力することが可能なフルスケール振幅は、電源電圧ＶＤＤ１やＶａ１−Ｖａ２間の電圧範囲によって決まる。
【０００９】
ここで、デルタシグマ変調器に大振幅を入力する目的で駆動バッファ８００の出力範囲を大きくした場合、図１０（ｃ）に示すように、電源電圧ＶＤＤ１により駆動バッファ８００の出力信号（ノードＮ８０の電圧波形）の振幅が制限され、大きく歪んだ信号が積分器８１０に入力されてしまう。すなわち、Ａ／Ｄ変換器（デルタシグマ変調器）の入力信号の振幅は大きくなる一方で、Ａ／Ｄ変換器のＳＮＲはかえって低下する。
【００１０】
そこで、例えばコアトランジスタより高耐圧であるＩ／Ｏ(Input/Output)トランジスタ（または外部トランジスタとも呼ばれる）を使って、駆動バッファ８００および積分器８１０の電源電圧を高める方法を考える。図１０（ｄ）は、駆動バッファ８００および積分器８１０がＩ／Ｏトランジスタによって構成されている場合におけるノードＮ８０の電圧波形（信号波形）と積分器８１０の出力信号ＯＵＴの波形を示した図である。Ｉ／Ｏトランジスタとは、例えばＩ／Ｏ回路等で使用されるトランジスタである。
【００１１】
駆動バッファ８００および積分器８１０がＩ／Ｏトランジスタによって構成されている場合、電源電圧ＶＤＤ１よりも高いＩ／Ｏトランジスタの電源電圧ＶＤＤ２（以下、単に電源電圧ＶＤＤ２ともいう）とグランド電圧ＧＮＤとの間の範囲内（例えば、図１０（ｄ）のＶｂ１−Ｖｂ２間の電圧範囲）において、信号受け渡しが可能である。したがって、この場合は駆動バッファ８００から出力される出力信号の振幅を大きくすることができる、すなわち、積分器８１０で大きい振幅の信号を処理することができるため、ＳＮＲを高めることが可能となる。しかしながら、Ｉ／Ｏトランジスタは、コアトランジスタと比較して耐圧が高い反面トランジタサイズが大きく、また寄生容量も大きいため高速動作に不向きである。加えて、ばらつき補正や誤差補正等に用いられるデジタル補正技術の制御回路は、通常、コアトランジスタが用いられるため、Ｉ／Ｏトランジスタとコアトランジスタとの間に電圧レベル変換回路（レベルシフト回路）を設ける必要がある。したがって、Ｉ／Ｏトランジスタを使って、駆動バッファ８００および積分器８１０の電源電圧を高める方法は、速度・電力・面積の点で不利となる。
【００１２】
非特許文献１，２に示した従来技術は、前述のフルスケール振幅は電源電圧で決まる構成となっている。そのため、上記の図１０を用いた説明と同一または類似の課題を有する。
【００１３】
特許文献１に開示された従来技術では、デルタシグマ変調器は、入力信号の振幅を可変とするよう可変利得増幅器を備えているが、その可変利得増幅器によって前述のフルスケール振幅を高めることはできない。
【００１４】
上記問題に鑑み、本開示は、電源電圧を高めることなしに大きな振幅の入力信号（例えば、積分器の電源電圧よりも大きな電圧値を有する入力信号）の信号処理が可能に構成された積分器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本開示の第１態様では、積分器は、入力端子に接続された抵抗性素子と、前記抵抗性素子を介して、前記入力端子から入力された入力信号を受ける演算増幅器と、前記抵抗性素子と前記演算増幅器との間の中間ノードに接続された電圧調整回路とを備えている。そして、前記電圧調整回路は、前記中間ノードに接続された第１の電流源と、前記中間ノードと前記第１の電流源との間に接続され、導通と非導通とをオンオフ制御によって切り替えるスイッチとを備えている。
【００１６】
本開示の第２態様では、デルタシグマ変調器は、第１態様記載の積分器と、前記積分器から出力された信号を受け、デジタル変換する量子化器と、前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、アナログ信号として前記積分器の前記中間ノードにフィードバックするＤ／Ａ変換器とを備えている。
【００１７】
本開示の第３態様では、通信装置は、第２態様記載のデルタシグマ変調器を有することを特徴とする。
【００１８】
第１態様によると、例えば、入力信号の中心電圧と演算増幅器の入力部（仮想接地点）の電圧とが大きく異なるときでも、抵抗性素子から演算増幅器の方向に流れる直流電流の一部は電圧調整回路に流れるため、入力信号の中心電圧と演算増幅器の入力部（仮想接地点）の電圧とのずれが積分器に与える影響を低減することができる。一方で、入力信号の振幅が変化した場合の電流変化は積分器で積分することが可能となる。これにより、電源電圧を高めることなしに、大きな振幅を有する入力信号（例えば、積分器の電源電圧よりも大きな電圧値を有する入力信号）の信号処理が可能に構成された積分器を提供することができる。すなわち、例えば、積分器がコアトランジスタで構成されている場合においても、コアトランジスタの電源電圧より大きい電圧値を有する信号の入力が可能な積分器を提供することができる。
【００１９】
したがって、第１態様記載の積分器を、例えば第２態様に示すようにデルタシグマ変調器に適用した場合、第１態様記載の積分器は、その電源電圧を高めることなしに上述の大きな振幅を有する入力信号の信号処理が可能となり、結果として精度の高いデルタシグマ変調器を実現することができる。また、第２態様記載のデルタシグマ変調器を例えば第３態様に示すように通信装置に適用した場合、高精度な通信装置を実現することが可能となる。
【００２０】
本開示の第４態様では、デルタシグマ変調器は、第１の入力信号を受けて当該第１の入力信号を積分する積分器を有するアナログフィルタ部と、前記アナログフィルタ部の出力信号に、前記第１の入力信号よりも振幅が小さい第２の入力信号を加えて、第１のアナログ信号として出力する加算器と、前記第１のアナログ信号を受けてデジタル変換する量子化器と、前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、第２のアナログ信号として前記積分器にフィードバックするＤ／Ａ変換器とを備え、前記積分器は、一端に前記第１の入力信号を受ける抵抗性素子と、前記抵抗性素子の他端に中間ノードを介して接続された演算増幅器とを備え、前記Ｄ／Ａ変換器は、Ｄ／Ａ変換動作において前記積分器の前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる。
【００２１】
本開示の第５態様では、無線通信装置は、第４態様記載のデルタシグマ変調器を有することを特徴とする。
【００２２】
第４態様によると、第１の入力信号をアナログフィルタ部に入力するとともに、第１の入力信号よりも振幅が小さい第２の入力信号をフィードフォワード接続した加算器に与えて、加算器によって第２の入力信号とアナログフィルタ部の出力信号と加算し、その加算した信号を量子化器によってデジタル変換している。このような構成とするとことにより、加算器および量子化器によって処理が可能な振幅を超えた振幅の入力信号をアナログフィルタ部に与えることができる。すなわち、デルタシグマ変調器に入力される入力信号の振幅を大きくすることができる。したがって、本態様のデルタシグマ変調器は、大きな振幅（例えば、加算器および量子化器の電源電圧よりも大きな電圧値を有する入力信号）を有する入力信号の信号処理が可能となり、結果として精度の高いデルタシグマ変調器を実現することができる。
【００２３】
したがって、第４態様記載のデルタシグマ変調器を例えば第５態様に示すように無線通信装置に適用した場合、高精度な通信装置を実現することが可能となる。
【発明の効果】
【００２４】
本開示によれば、電源電圧を高めることなしに、大きな振幅の入力信号（例えば、電源電圧よりも大きな値を有する入力信号）の信号処理が可能に構成された積分器を提供することができる。例えば、本開示に係る積分器をデルタシグマ変調器に適用した場合、精度の高いデルタシグマ変調器を実現することができる。
【図面の簡単な説明】
【００２５】
【図１】実施形態１に係る積分器の概念図である。
【図２】積分器のバリエーション例を示す図である。
【図３】実施形態１の積分器を備えたデルタシグマ変調器の概念図である。
【図４】図３のデルタシグマ変調器において、積分器とＤ／Ａ変換器との接続の一例を示した図である。
【図５】デルタシグマ変調器のバリエーション例を示す図である。
【図６】図５のデルタシグマ変調器において、積分器とＤ／Ａ変換器との接続の一例を示した図である。
【図７】実施形態２に係るデルタシグマ変調器の概念図である。
【図８】実施形態２のデルタシグマ変調器について、伝達関数を用いた説明図である。
【図９】適用例としての無線通信装置を示す図である。
【図１０】一般的な駆動バッファと積分器との接続関係の一例を示す概念図である。
【図１１】（ａ）は一般的な駆動バッファと積分器との接続関係の一例を示す概念図、（ｂ）は（ａ）の中間ノードおよび出力ノードの信号波形、（ｃ）は（ａ）の積分器の一例を示す図である。
【図１２】一般的なフィードフォワード型のデルタシグマ変調器を示す概念図である。
【図１３】図１２の一般的なデルタシグマ変調器について、伝達関数を用いた説明図である。
【発明を実施するための形態】
【００２６】
（中心電圧の不一致の発生原理）
図１１（ａ）は、コアトランジスタで構成された一般的な積分器９１０と、Ｉ／Ｏトランジスタで構成され、積分器９１０を駆動する駆動バッファ９００（例えば、ドライバアンプやバッファアンプ等）との接続関係を示した図である。ここで、コアトランジスタとは、例えば高速動作が行われる内部回路等で使用されるトランジスタであり、電源電圧ＶＤＤ１として、例えば１．５Ｖの電圧が印加される。また、Ｉ／Ｏトランジスタとは、例えばＩ／Ｏ回路等で使用されるトランジスタであり、電源電圧ＶＤＤ２として、例えば３．３Ｖの電圧が印加される。
【００２７】
積分器９１０は、ノードＮ９０を介して駆動バッファ９００の出力端子に接続された抵抗素子９１１と、抵抗素子９１１を介して駆動バッファ９００から出力された信号を受ける演算増幅器９１２と、演算増幅器９１２の入出力端子間に接続された容量素子９１３とを備えている。積分器９１０は、例えば、連続時間型デルタシグマ変調器の入力部分等に設けられる。この方法を用いることにより、デルタシグマ変調器（積分器９１０）に入力する入力信号の振幅を大きくすることができる。
【００２８】
図１１（ｂ）はノードＮ９０の電圧波形（信号波形）を示した図である。図１１（ｂ）に示すように、デルタシグマ変調器（積分器９１０）に入力する入力信号の振幅を大きくしようとした場合、駆動バッファ９００の出力電圧であるノードＮ９０における中心電圧（ＶＤＤ２／２）と、積分器９１０の出力ノードＯＵＴの中心電圧（ＶＤＤ１／２）とが一致しない（図１１（ｂ）のＧ参照）。そのため、例えば、駆動バッファ９００がＶＤＤ１／２を中心電圧として信号の出力を行う場合、駆動バッファ９００と積分器９１０との間で、信号の受け渡しができないという課題が存在する。この課題に対して、例えば、駆動バッファ９００の出力信号の中心電圧、すなわち、ノードＮ９０の中心電圧を積分器９１０の出力ノードＯＵＴの中心電圧（ＶＤＤ１／２）に合わせる方法が考えられる。しかしながら、この方法では、駆動バッファ９００の出力信号の振幅がＶＤＤ１／２以上になると、その出力信号のＧＮＤ側において、図１０（ｃ）と同様に信号の歪みが発生する。そのため、駆動バッファ９００の出力信号がグランドで制限されてしまい、結果としてノードＮ９０の振幅を大きくすることができないという課題が生じる。したがって、ノードＮ９０の振幅を大きくするためには、駆動バッファ９００の出力信号の中心電圧は、コアトランジスタを用いて駆動バッファを構成した場合より高くする必要が生じる。
【００２９】
積分器９１０が、例えばＶＤＤ１／２を中心電圧として動作している場合において、上記のように、駆動バッファ９００の中心電圧を高くしたとき、積分器９１０の入力信号ＶＩＮの中心電圧、すなわちノードＮ９０の中心電圧（ＶＤＤ２／２）がコアトランジスタの中心電圧（ＶＤＤ１／２）と比較して常に大きくなるため、抵抗素子９１１から積分器９１０の容量素子９１３に対して電流の充電あるいは放電する場合に、充電電流と放電電流とのバランスが崩れる。そのため、積分器９１０は正常な積分動作ができない。また、抵抗素子９１１から積分器９１０の容量素子９１３に対して電流を充電あるいは放電するような動作ができなくなる場合もある。具体的には、例えば、コアトランジスタの中心電圧（ＶＤＤ２／２）に対して、積分器９１０の入力信号ＶＩＮの中心電圧がある一定以上高くなると、図１１（ｃ）において、点Ｐ９０では常に容量素子９１３に向かう方向に電流が流れ込む一方で、点Ｐ９１，Ｐ９２において電流が流れず、積分器９１０は、充電あるいは放電するような動作ができなくなる。以上からわかるように、デルタシグマ変調器の入力信号振幅を大きくすることは、例えばデルタシグマ変調器に入力信号を与える駆動バッファのトランジスタの種類を変更して、その電源電圧を高めるだけでは困難である。
【００３０】
例えば、特許文献２に開示された従来技術では、半導体集積回路（Ｄ／Ａ変換システム）が有するレベルシフタ回路について開示されているが、レベルシフタ回路通過前の信号の中心電圧と、レベルシフタ回路通過後の信号の中心電圧とは異なる電圧である。したがって、上記と同一または類似の課題を有する。このため、対策が必要である。
【００３１】
以下、本開示に係る実施の形態について、図面を参照しながら詳細に説明する。なお、実質的に同一の構成に対する重複説明を省略する場合がある。
【００３２】
＜実施形態１＞
（積分器）
図１は本開示に係る積分器の構成例を示した図である。
【００３３】
図１に示すように、積分器１００は、差動の入力端子１３１と、一端がその入力端子１３１に接続された抵抗性素子としての抵抗素子１１１と、抵抗素子１１１の他端に中間ノードＮ１１を介して接続された演算増幅器１２０と、演算増幅器１２０の入出力端子間に接続された容量素子１２１と、抵抗素子１１１と演算増幅器１２０との間に設けられた電圧調整回路２００とを備えている。演算増幅器１２０は、差動の入力端子１３１からの差動の入力信号ＩＮＰ，ＩＮＮを受け、極性の反転した差動の出力信号ＯＵＴＮ，ＯＵＴＰを差動の出力端子１３２に出力する。
【００３４】
電圧調整回路２００は、中間ノードＮ１１とグランドとの間に接続されて、中間ノードＮ１１から所定の電流を引く第１の電流源としての電流源２１１を備えている。
【００３５】
図１において、入力端子１３１に入力信号ＩＮＰ，ＩＮＮが入力されると、入力端子１３１と演算増幅器１２０の仮想接地点Ｐ１１との間で電位差が生じ、電荷ｑ１が移動して抵抗素子１１１に電流が流れる。この電荷ｑ１は容量素子１２１に対して充電または放電される。一方で、中間ノードＮ１１を介して仮想接地点Ｐ１１や抵抗素子１１１に接続された電流源２１１は、中間ノードＮ１１から一定の電流を電流源２１１側に引くように動作する。この抵抗素子１１１を介して中間ノードＮ１１から一定の電流を引く動作によって抵抗素子１１１による電圧降下分が増加するため、結果として、入力信号ＩＮＰ，ＩＮＮの中心電圧のレベルが低電圧側にシフトしたことと実質的に同一または類似の効果を得ることができる。このシフトさせる電圧値は、電流源２１１の電流値によって制御可能であるため、コアトランジスタの電源電圧より大きい振幅の信号を入力端子１３１から入力した場合においても、その信号の振幅や中心電圧に応じて入力信号ＩＮＰ，ＩＮＮの中心電圧をシフトさせたのと実質的に同一または類似の効果を得ることができる。これによって、入力信号ＩＮＰ，ＩＮＮの中心電圧が仮想接地点Ｐ１１の電圧と異なることに起因する抵抗素子１１１からの直流電流の一部は電圧調整回路２００の電流源２１１に流す一方で、入力信号ＩＮＰ，ＩＮＮの入力振幅が変化した場合の電流は積分器１００で積分することが可能となる。
【００３６】
以上のように、本態様によると、低耐圧のコアトランジスタで構成された積分器１００において、コアトランジスタの電源電圧を超える大振幅の信号の入力が可能となり、積分器１００およびこれを搭載した回路（例えば、デルタシグマ変調器）のＳＮＲを改善することができる。
【００３７】
なお、図２に示すように、抵抗素子１１１に代えて、抵抗性素子としてＭＯＳトランジスタ１１２を用いることが可能である。具体的には、ＭＯＳトランジスタ１１２は、入力端子１３１と演算増幅器１２０の入力端子との間に接続され、そのゲートには、ＭＯＳトランジスタ１１２のオン抵抗を制御する制御信号ＳＣ２が与えられる。これにより、図２においても、図１と同一または類似の効果が得られる。なお、抵抗素子１１１に代えて、ＭＯＳトランジスタ１１２を用いることにより、面積を小さく構成できる場合があり、小型化・低コスト化ができる。
【００３８】
（デルタシグマ変調器）
図３は本態様に係る積分器１００を備えたデルタシグマ変調器１Ａの概念図である。
【００３９】
デルタシグマ変調器１Ａは、アナログの入力信号ＩＮＰ，ＩＮＮを受けるアナログフィルタ部５００と、アナログフィルタ部５００から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して出力端子１３３に出力する量子化器５３０と、量子化器５３０から出力されたデジタル出力信号ＤＯＵＴをＤ／Ａ変換し、アナログ信号としてアナログフィルタ部５００にフィードバックする電流型のＤ／Ａ変換器３００，３１０，３２０とを備えている。アナログフィルタ部５００は、縦続接続された積分器１００，５１０，５２０を有しており、入力信号ＩＮＰ，ＩＮＮは積分器１００に与えられる。積分器５１０は、抵抗素子５１１を介して積分器１００の出力信号ＯＵＴＰ，ＯＵＴＮを受ける演算増幅器５１２と、演算増幅器５１２の入出力端子間に接続された容量素子５１３とを備えている。また、積分器５２０は、抵抗素子５２１を介して積分器５１０の出力信号を受ける演算増幅器５２２と、演算増幅器５２２の入出力端子間に接続された容量素子５２３とを備えている。
【００４０】
なお、図３に示すデルタシグマ変調器１Ａでは、初段の積分器として、本態様に係る積分器１００を適用している例を示している。すなわち、本態様のデルタシグマ変調器１Ａにおいて、電圧調整回路２００は、外部からの入力信号ＩＮＰ，ＩＮＮを受ける初段の積分器１００にのみ設けられていればよい。なお、積分器１００に加えて、積分器５１０，５２０について、本態様に係る積分器を適用してもかまわない。
【００４１】
図４は、図３に示したデルタシグマ変調器１Ａにおいて、積分器１００にＤ／Ａ変換器３００を接続した一例を示した図である。図４に示すように、デルタシグマ変調器１Ａでは、積分器１００の仮想接地点Ｐ１１にＤ／Ａ変換器３００が接続されている。具体的には、Ｄ／Ａ変換器３００は、一端が積分器１００の差動の中間ノードＮ１１にそれぞれ接続された２つのスイッチ３１３と、２つのスイッチ３１３の他端が接続されたノードＮ３１とグランドとの間に接続された電流源３１２と、差動の中間ノードＮ１１にそれぞれ接続された２つの電流源３１１とを備えている。スイッチ３１３は、制御信号ＳＣ１に基づいて、導通と非導通とをオンオフ制御によって切り替えるスイッチであり、スイッチ３１３がオン制御されたとき（導通したとき）、電流源３１２は、中間ノードＮ１１から電流を引く方向に電流を流す。電流源３１１は、電流源３１２よりも小さい値の電流を中間ノードＮ１１に足すように構成されている。これにより、電圧調整回路２００の電流源２１１は、常に中間ノードＮ１１から電流を引く方向に電流を流し、Ｄ／Ａ変換器３００は、中間ノードＮ１１に対して電流を出し入れする。
【００４２】
ここで、例えば、図４において、積分器１００の演算増幅器１２０の仮想接地点Ｐ１１の電位が１Ｖであり、抵抗素子１１１の抵抗値が１ｋΩであり、入力信号ＩＮＰ，ＩＮＮとして２Ｖ±０．５Ｖのアナログ信号が入力される場合について詳細に説明する。このとき、例えば、電圧調整回路２００の電流源２１１は、１０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。また、このとき、例えば、電流源３１１は、５００μＡの電流を中間ノードＮ１１に足す方向に流す一方で、電流源３１２は、１０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。これにより、例えば、Ｄ／Ａ変換器３００は、中間ノードＮ１１に対して、±５００μＡの電流を出し入れすることになる。このような構成とすることにより、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）と、仮想接地点Ｐ１１の電圧（１Ｖ）とが異なる場合においても、その異なる電圧差に起因して抵抗素子１１１から中間ノードＮ１１に流れる直流電流の一部は、電圧調整回路２００の電流源２１１に流れる。一方で、入力振幅が変化した場合の電流変化は積分器１００で積分することが可能となる。
【００４３】
以上のように、本態様によると、低耐圧のコアトランジスタで構成された積分器１００を有するデルタシグマ変調器１Ａにおいて、抵抗素子１１１による電圧降下を増加させる、すなわち、入力信号ＩＮＰ，ＩＮＮの中心電圧をシフトさせることが可能になるため、コアトランジスタの電源電圧を超える大振幅の信号の入力が可能となり、デルタシグマ変調器１ＡのＳＮＲを改善することができる。すなわち、精度を向上させたデルタシグマ変調器を実現することができる。
【００４４】
なお、上述のコアトランジスタの電源電圧ＶＤＤ２の値（１．５Ｖ）、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）および信号振幅（±０．５Ｖ）、各電流源２１１，３１１，３１２の電流値等の数値は、本開示の理解を容易にするために設定した便宜上の例示値であり、積分器１００およびデルタシグマ変調器１Ａを適用するシステムによって、適宜異なる値になる場合がある。以下の実施形態においても、電源電圧等の各設定値は便宜上の例示にすぎず、本開示およびその適用範囲、あるいはその用途を制限することを意図するものではない。
【００４５】
なお、図３および図４において、積分器１００の電圧調整回路２００は、Ｄ／Ａ変換器３００に統合することが可能である。図５は、積分器１００の電圧調整回路２００とＤ／Ａ変換器３００とを統合したデルタシグマ変調器１Ｂの一例を示した図である。
【００４６】
図５に示すデルタシグマ変調器１Ｂは、図３と比較して、積分器１００から電圧調整回路２００が省かれている。そして、デルタシグマ変調器１Ｂは、Ｄ／Ａ変換器３００に代えて、電圧調整機能付きのＤ／Ａ変換器４００（以下、単にＤ／Ａ変換器４００ともいう）を備えている。
【００４７】
図６は、図５に示したデルタシグマ変調器１Ｂにおいて、積分器１００にＤ／Ａ変換器４００を接続した一例を示した図である。図６に示すように、デルタシグマ変調器１Ｂでは、積分器１００の仮想接地点Ｐ１１にＤ／Ａ変換器４００が接続される。具体的には、Ｄ／Ａ変換器４００は、一端が積分器１００の差動の中間ノードＮ１１にそれぞれ接続された２つのスイッチ４１２と、２つのスイッチ４１２の他端が接続されたノードＮ４１とグランドとの間に接続された第１の電流源としての電流源４１１とを備えている。スイッチ４１２は、制御信号ＳＣ１に基づいて、導通と非導通とをオンオフ制御によって切り替えるスイッチであり、スイッチ４１２がオン制御されたとき（導通したとき）、電流源４１１は、中間ノードＮ１１から電流を引く方向に電流を流す。
【００４８】
ここで、例えば、図６において、積分器１００の演算増幅器１２０の仮想接地点Ｐ１１の電位が１Ｖであり、抵抗素子１１１の抵抗値が１ｋΩであり、入力信号ＩＮＰ，ＩＮＮとして２Ｖ±０．５Ｖのアナログ信号が入力される場合について詳細に説明する。このとき、例えば、Ｄ／Ａ変換器４００の電流源４１１は、２０００μＡの電流を中間ノードＮ１１から引く方向に流すように設定する。これにより、Ｄ／Ａ変換器４００では、Ｄ／Ａ変換動作における中間ノードＮ１１への電流の出し入れとして、２０００μＡの電流を引く状態と、電流の出し入れをしない状態とがスイッチ４１２のオンオフに応じて切り替わることになる。このように、Ｄ／Ａ変換器４００の電流源４１１の電流に、抵抗素子１１１による電圧降下を増加させるオフセット分を含ませることによって、入力信号ＩＮＰ，ＩＮＮの中心電圧（２Ｖ）と、仮想接地点Ｐ１１の電圧（１Ｖ）とが異なる場合においても、その異なる電圧差に起因して抵抗素子１１１から中間ノードＮ１１に流れる直流電流の一部は、Ｄ／Ａ変換器４００の電流源４１１に流れる。一方で、入力振幅が変化した場合の電流変化は積分器１００で積分することが可能となる。なお、図５および図６の構成にした場合において、Ｄ／Ａ変換器４００のスイッチ４１２がオンしていないとき、中間ノードＮ１１から電流が引けなくなるが、入力信号ＩＮＰ，ＩＮＮの周波数に対して、スイッチ４１２が十分に早くスイッチングすれば問題は生じない。特に、デルタシグマ変調器はオーバーサンプリング方式を採用しており、図５および図６の構成にも適している。
【００４９】
このように構成することにより、Ｄ／Ａ変換器と電圧調整回路とを別々に備える必要がないため、デルタシグマ変調器の素子数を削減することができる。
【００５０】
なお、図６において、Ｄ／Ａ変換器４００は、電流源４１１よりも小さい値の電流を差動の中間ノードＮ１１のそれぞれに足すように構成された２つの電流源４１３（図示しない）を備えていてもよい。このとき、入力信号ＩＮＰ，ＩＮＮの中心電圧と、仮想接地点Ｐ１１の電圧との電圧差に起因して中間ノードＮ１１に流れる直流電流の一部が、Ｄ／Ａ変換器４００を介してグランドに流れるように、電流源４１１および電流源４１３の電流値を設定する。すなわち、電流源４１１および電流源４１３の電流は、Ｄ／Ａ変換動作において中間ノードへの電流の出し入れを行い、かつ、抵抗素子１１１による電圧降下を増加させるオフセット分を含むように設定する。これにより、図６と同一または類似の効果を得ることができる。
【００５１】
＜実施形態２＞
（フィードフォワード型デルタシグマ変調器の動作原理）
フィードフォワード型デルタシグマ変調器は、一般的に広く使われている方式で、低電源電圧で駆動される演算増幅器を用いる場合に適した構成となっている。図１２は、一般的なフィードフォワード型のデルタシグマ変調器７００を示した図である。
【００５２】
デルタシグマ変調器７００は、アナログの入力信号ＡＩＮを受けるアナログフィルタ部７１０と、アナログフィルタ部７１０の出力信号とフィードフォワードノードＦＰ７０を介して受けた入力信号ＡＩＮとを加算する信号加算回路７２０と、信号加算回路７２０から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して出力する量子化器７３０と、量子化器７３０から受けたデジタル出力信号ＤＯＵＴを受けて、アナログ信号としてアナログフィルタ部７１０にフィードバックする電流型のＤ／Ａ変換器７４０とを備えている。
【００５３】
図１３は、図１２に示したフィードフォワード型のデルタシグマ変調器７００のブロック線図である。図１３（ａ）は入力信号ＡＩＮとして、コアトランジスタによる処理が可能な振幅である信号ＸＩが入力されたときのブロック線図であり、その伝達関数を下式（１）に示す。
【００５４】
【数１】
2015098057.tif 000020
【００５５】
上記式（１）に示すように、図１２に示したデルタシグマ変調器７００では、量子化ノイズＱに対してのみ１／（１＋Ｈ）のフィルタがかかっており、ノイズシェーピングされていることがわかる。なお、図１３のブロック線図および上式（１）において、Ｎは入力信号ＸＩが受けるノイズ、Ｈはアナログフィルタ部７１０の伝達特性、Ｑは量子化器７３０の量子化ノイズ、Ｙはデジタル出力信号ＤＯＵＴを示している。
【００５６】
次に、図１３（ｂ）は、このデルタシグマ変調器７００のＳＮＲを良化することを目的として、入力信号ＡＩＮの振幅を２倍にした場合（図１３（ｂ）では２ＸＩと記載する）のブロック線図であり、その伝達関数を下式（２）に示す。ここで、信号２ＸＩの振幅は、コアトランジスタによる処理が可能な振幅の範囲を超えているものとする。
【００５７】
【数２】
2015098057.tif 000021
【００５８】
上記式（２）に示すように、伝達関数では、信号成分のみ２倍となっており、デルタシグマ変調器７００のＳＮＲが良化する。しかし、フィードフォワード型のデルタシグマ変調器７００では、入力信号ＡＩＮの振幅を２倍にした場合、大振幅の入力信号ＡＩＮがアナログフィルタ部７１０に加えて、信号加算回路７２０にも入力される構成となっている。信号加算回路７２０および信号加算回路７２０の出力信号を受ける量子化器７３０は、コアトランジスタで構成されているため、大振幅の信号を扱うことができず、回路の正常な動作ができない。このため、対策が必要である。
【００５９】
（デルタシグマ変調器）
図７は実施形態２に係るデルタシグマ変調器２Ａの概念図である。
【００６０】
図７において、アナログの入力信号ＩＮＰ１，ＩＮＮ１は、大きな振幅（例えば、コアトランジスタの電源電圧ＶＤＤ１の範囲を超えるような振幅）の入力信号であり、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、例えば入力信号ＩＮＰ１，ＩＮＮ１の振幅を小さくして、コアトランジスタによる処理が可能な振幅まで減衰させた入力信号であるものとする。なお、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、入力信号ＩＮＰ１，ＩＮＮ１の振幅を減衰させた信号に限定されず、入力信号ＩＮＰ１，ＩＮＮ１よりも振幅の小さい信号であればよい。例えば、フィードフォワード信号ＩＮＰ２，ＩＮＮ２は、コアトランジスタによる処理が可能な振幅の信号である。
【００６１】
デルタシグマ変調器２Ａは、アナログの入力信号ＩＮＰ１，ＩＮＮ１（第１の入力信号）を受けるアナログフィルタ部５００と、アナログフィルタ部５００から出力されたアナログ信号と、フィードフォワードノードＦＰ５０を介して入力されたフィードフォワード信号ＩＮＰ２，ＩＮＮ２（第２の入力信号）とを加算する信号加算回路５４０（加算器）と、信号加算回路５４０から出力されたアナログ信号を受け、デジタル出力信号ＤＯＵＴを生成して、出力端子１３３に出力する量子化器５３０と、量子化器５３０から出力されたデジタル出力信号ＤＯＵＴをＤ／Ａ変換し、アナログ信号としてアナログフィルタ部５００にフィードバックする電流型のＤ／Ａ変換器４００，３１０，３２０とを備えている。アナログフィルタ部５００は、縦続接続された積分器５５０，５１０，５２０を有しており、入力信号ＩＮＰ１，ＩＮＮ１は積分器５５０に与えられる。積分器５５０は、抵抗素子５５１を介して入力信号ＩＮＰ１，ＩＮＮ１を受ける演算増幅器５５２と、演算増幅器５５２の入出力端子間に接続された容量素子５５３とを備えており、積分器５５０の出力端子は、積分器５１０の抵抗素子５１１に接続されている。
【００６２】
なお、デルタシグマ変調器２Ａにおいて、Ｄ／Ａ変換器４００は、図６に示したＤ／Ａ変換器４００と同一または類似の電圧調整機能付きのＤ／Ａ変換器（以下、単にＤ／Ａ変換器４００ともいう）である。
【００６３】
図８は、図７に示したフィードフォワード型のデルタシグマ変調器２Ａのブロック線図であり、その伝達関数を下式（３）に示す。なお、図８では、入力信号ＩＮＰ１，ＩＮＮ１として、図１３（ｂ）と同様に、コアトランジスタによる処理が可能な電圧の範囲を超えた振幅を有する信号２ＸＩが与えられているものとする。また、フィードフォワード信号ＩＮＰ２，ＩＮＮ２として、コアトランジスタによる処理が可能な振幅を有する信号ＸＩが与えられているものとする。
【００６４】
【数３】
2015098057.tif 000022
【００６５】
図８のブロック線図および式（３）において、Ｎ１は入力信号ＩＮＰ１，ＩＮＮ１としてアナログフィルタ部５００に与えられる信号２ＸＩが受けるノイズ、Ｎ２はフィードフォワード信号ＩＮＰ２，ＩＮＮ２として信号加算回路５４０に与えられる信号ＸＩが受けるノイズ、Ｈはアナログフィルタ部５００の伝達特性、Ｑは量子化器５３０の量子化ノイズ、Ｙはデジタル出力信号ＤＯＵＴを示している。
【００６６】
式（３）において、ノイズＮ１およびノイズＮ２が両方ともにＮであるものと仮定すると、式（３）は下式（４）のように表わすことができる。
【００６７】
【数４】
2015098057.tif 000023
【００６８】
式（４）は、前述の式（２）と同じ式になっている。換言すると、本実施形態に係るデルタシグマ変調器２Ａの伝達関数は、一般的なフィードフォワード型のデルタシグマ変調器７００の入力信号ＡＩＮの振幅を２倍にした場合の伝達関数と同一または類似であり、同様の効果が得られる。さらに、信号加算回路５４０には、コアトランジスタによる処理が可能な振幅のフィードフォワード信号ＩＮＰ２，ＩＮＮ２が与えられているため、信号加算回路５４０および量子化器５３０等の回路は正常に動作させることが可能であり、デルタシグマ変調器２Ａは正常に動作させることが可能である。
【００６９】
以上のように、本実施形態によると、フィードフォワード方式において、精度を向上させたデルタシグマ変調器の実現が可能となる。
【００７０】
なお、本実施形態では、アナログフィルタ部５００およびＤ／Ａ変換器４００として、図５および図６と同じものを適用するものとしたが、これに限定されない。例えば、図３記載のアナログフィルタ部５００（図１記載の積分器１００）およびＤ／Ａ変換器３００を適用してもかまわない。また、図３記載のアナログフィルタ部５００およびＤ／Ａ変換器３００を適用した場合において、初段の積分器１００は、電圧調整回路を有さない構成によって実現してもかまわない。すなわち、上記のアナログフィルタ部５００が電圧調整回路を有さない構成によって、大きな振幅の入力信号ＩＮＰ１，ＩＮＮ１を処理できるようにしてもかまわない。
【００７１】
（適用例）
図９は実施形態１および２に係る積分器およびデルタシグマ変調器を備えた無線通信装置の構成例を示すブロック図である。
【００７２】
図９の無線通信装置６００は、電波を送受信するアンテナ６１０と、送信信号に対して変調処理を含む所定の送信処理を行う送信部６３０と、受信信号に対して復号処理を含む所定の受信処理を行う受信部６４０と、送信信号と受信信号との切り替えを行う送受切替部６２０とを備えている。
【００７３】
受信部６４０は、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）６４１、ミキサ６４２、ローパスフィルタ６４３、上記の実施形態１または実施形態２に記載したデルタシグマ変調器６４４（例えば、図３のデルタシグマ変調器１Ａ）、およびデジタルベースバンド処理部６４５を備えている。
【００７４】
このような構成を用いることにより、広帯域の信号に対して精度を保った無線通信装置の実現が可能となる。したがって、例えば携帯電話に適用すれば、装置の消費電力および回路面積を抑制しつつ、高品質な送受話が可能となる。
【００７５】
なお、上述したデルタシグマ変調器６４４（例えば、図３のデルタシグマ変調器１Ａ）は受信装置に使用することも可能である。受信装置の構成は、例えば図９において、送受切替部６２０および送信部６３０を省いた構成となる。すなわち、この場合の受信装置は、アンテナ６１０と、受信部６４０とを備えている。そして、アンテナ６１０から入力された信号は、受信部６４０のＬＮＡ６４１に入力される。
【産業上の利用可能性】
【００７６】
本開示に係る積分器は、その精度を高めることができるため、デルタシグマ変調器、データ変換回路に有用である。また、これらの回路を備えた携帯端末・ミリ波センサ等の無線通信装置、基地局、チューナー等の通信機器に用いられる受信回路、音声機器、映像機器、および医療用電子機器等の電子機器に有用である。
【符号の説明】
【００７７】
１Ａ，１Ｂ，２Ａ  デルタシグマ変調器
１００  積分器
１１１  抵抗素子（抵抗性素子）
１１２  ＭＯＳトランジスタ（トランジスタ、抵抗性素子）
１２０  演算増幅器
１３１  入力端子
２００  電圧調整回路
２１１  電流源（第１の電流源）
３００  Ｄ／Ａ変換器
４００  Ｄ／Ａ変換器
４１１  電流源（第１の電流源）
４１２  スイッチ
５００  アナログフィルタ部
５５０  積分器
５３０  量子化器
５３１  抵抗性素子
５３２  演算増幅器
５４０  信号加算回路（加算器）
６００  無線通信装置（通信装置）
６４４  デルタシグマ変調器
ＩＮＰ，ＩＮＮ  入力信号
ＩＮＰ１，ＩＮＮ１  入力信号（第１の入力信号）
ＩＮＰ２，ＩＮＮ２  入力信号（第２の入力信号）
Ｎ１１  中間ノード
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力端子に接続された抵抗性素子と、
前記抵抗性素子を介して、前記入力端子から入力された入力信号を受ける演算増幅器と、
前記抵抗性素子と前記演算増幅器との間の中間ノードに接続された電圧調整回路とを備え、
前記電圧調整回路は、前記中間ノードに接続された第１の電流源と、前記中間ノードと前記第１の電流源との間に接続され、導通と非導通とをオンオフ制御によって切り替えるスイッチとを備えている
ことを特徴とする積分器。
【請求項２】
請求項１記載の積分器において、
前記抵抗性素子は、トランジスタによって構成されている
ことを特徴とする積分器。
【請求項３】
請求項１記載の積分器と、
前記積分器から出力された信号を受け、デジタル変換する量子化器と、
前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、アナログ信号として前記積分器の前記中間ノードにフィードバックするＤ／Ａ変換器とを備えている
ことを特徴とするデルタシグマ変調器。
【請求項４】
請求項３記載のデルタシグマ変調器を有することを特徴とする通信装置。
【請求項５】
請求項３記載のデルタシグマ変調器において、
前記Ｄ／Ａ変換器は、当該Ｄ／Ａ変換器の機能に加えて、前記電圧調整回路としての機能を包含しているものであり、Ｄ／Ａ変換動作において前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる
ことを特徴とするデルタシグマ変調器。
【請求項６】
入力端子に接続された抵抗性素子と、前記抵抗性素子を介して、前記入力端子から入力された入力信号を受ける演算増幅器と、前記抵抗性素子と前記演算増幅器との間の中間ノードに接続された電圧調整回路とを有する積分器と、
前記積分器から出力された信号を受け、デジタル変換する量子化器と、
前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、アナログ信号として前記積分器の前記中間ノードにフィードバックするＤ／Ａ変換器とを備え、
前記電圧調整回路は、前記中間ノードから電流を引くことによって、前記抵抗性素子による電圧降下を増加させるように構成され、
前記Ｄ／Ａ変換器は、当該Ｄ／Ａ変換器の機能に加えて、前記電圧調整回路としての機能を包含しているものであり、Ｄ／Ａ変換動作において前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる
ことを特徴とするデルタシグマ変調器。
【請求項７】
請求項６記載のデルタシグマ変調器を有することを特徴とする通信装置。
【請求項８】
第１の入力信号を受けて当該第１の入力信号を積分する積分器を有するアナログフィルタ部と、
前記アナログフィルタ部の出力信号に、前記第１の入力信号よりも振幅が小さい第２の入力信号を加えて、第１のアナログ信号として出力する加算器と、
前記第１のアナログ信号を受けてデジタル変換する量子化器と、
前記量子化器から出力されたデジタル信号をＤ／Ａ変換し、第２のアナログ信号として前記積分器にフィードバックするＤ／Ａ変換器とを備え、
前記積分器は、一端に前記第１の入力信号を受ける抵抗性素子と、前記抵抗性素子の他端に中間ノードを介して接続された演算増幅器とを有し、
前記Ｄ／Ａ変換器は、Ｄ／Ａ変換動作において前記積分器の前記中間ノードへの電流の出し入れを行い、かつ、出し入れを行う電流の電流値が、前記抵抗性素子による電圧降下を増加させるオフセット分を含んでいる
ことを特徴とするデルタシグマ変調器。
【請求項９】
請求項８記載のデルタシグマ変調器を有することを特徴とする通信装置。
【国際調査報告】
2015098057.tif 000024
2015098057.tif 000025
2015098057.tif 000026
2015098057.tif 000027
2015098057.tif 000028
2015098057.tif 000029
2015098057.tif 000030