(57)【要約】  半導体装置は、ボディ領域内部に形成され、ボディ領域と電気的に接続された第二導電型のバックゲート電極を有し、ドレイン領域からソース領域、ソース領域からドレイン領域への、双方向の電流制御がなされ、バックゲート電極のシート抵抗値はボディ領域のシート抵抗値より小さく、ソース領域とドレイン領域は、ソース領域−ドレイン領域間に最大動作電圧を印加してもソース領域とバックゲート電極との間で降伏現象が発生しない間隔で配置されている。
2015004883.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域となる第一導電型の半導体基板と、
ドレイン領域上に形成されたドリフト領域と、
前記ドリフト領域上部に形成された第二導電型のボディ領域と、
前記ボディ領域上部に形成された第一導電型のソース領域と、
前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、
前記トレンチ内壁に形成された絶縁膜と、
前記絶縁膜の内側に形成されたゲート電極と、
前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、
前記ドレイン領域に高電圧が印加され、前記ソース領域と前記ボディ領域に前記高電圧より低い電圧である低電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、
前記ソース領域に前記高電圧、前記ドレイン領域と前記ボディ領域に前記低電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、
前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、
前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧を印加されても、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で配置された
ことを特徴とする半導体装置。
【請求項２】
前記バックゲート電極と前記ソース領域の間に絶縁膜が形成された請求項１記載の半導体装置。
【請求項３】
前記バックゲート電極がポリシリコンからなる請求項１または２記載の半導体装置。
【請求項４】
前記バックゲート電極が拡散層からなる請求項１または２記載の半導体装置。
【請求項５】
前記バックゲート電極はバックゲート端子と第１のコンタクトで接続され、
前記ゲート電極はゲート端子と第２のコンタクトで接続され、
前記バックゲート端子に電圧が印加されると前記第１のコンタクトから電圧駆動される前記バックゲート電極の電圧駆動距離が、前記ゲート端子に電圧が印加されると前記第２のコンタクトから電圧駆動される前記ゲート電極の電圧駆動距離よりも短い
ことを特徴とする請求項１または２記載の半導体装置。
【請求項６】
平面視において、前記ゲート電極が前記バックゲート電極に囲まれた請求項１または２記載の半導体装置。
【請求項７】
前記バックゲート電極が前記ボディ領域と前記ドリフト領域にまたがって設けられた請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関する。
【背景技術】
【０００２】
リチウムイオン電池は、過充電や過放電を防止するために、電池パック内に電池のセルに加えて、その過充電や過放電を防止する充放電保護装置を有する。この充放電保護装置には双方向スイッチを有しており、双方向の電流のオンオフ制御を行う必要があり、一般的には２個のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成される。【０００３】
２個のパワーＭＯＳＦＥＴを使用した充放電保護装置では、第１の条件時には、第１のＭＯＳＦＥＴのソースに対してゲートに正電圧を印加してドレインとソース間をオンし、第２のＭＯＳＦＥＴをダイオードとすることで、第２のＭＯＳＦＥＴのソースから第１のＭＯＳＦＥＴのソースへ電流を流す。第２の条件時には、第２のＭＯＳＦＥＴのソースに対してゲートに正電圧を印加してドレインとソース間をオンし、第１のＭＯＳＦＥＴをダイオードとすることで、第１のＭＯＳＦＥＴのソースから第２のＭＯＳＦＥＴのソースへ電流を流す。前記動作により双方向の電流を制御するが、前記構成では、２個のパワーＭＯＳＦＥＴを用いるため、携帯電話、等で要求されている小型化には適さない。【０００４】
この対策として、例えば、特許文献１の半導体装置では、動作領域全面にソース領域を設け、トレンチ間のソース領域下方に第１バックゲート領域を設け、ソース領域外に第１バックゲート領域と接続する第２バックゲート領域を設け、ソース領域にコンタクトする第１電極層を動作領域全面に、第１電極層の外周に第２バックゲート領域にコンタクトする第２電極層を設ける。このように構成することにより、第１電極層と第２電極層に個別に電圧を印加でき、１個のパワーＭＯＳＦＥＴで双方向の電流制御が行える。【０００５】
第１バックゲート電極の形成方法としては、特許文献１ではイオン注入を用いているが、例えば、特許文献２では、ドープされたポリシリコンで形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５３３７８号公報
【特許文献２】特開２００２−２７０８４１号公報
【発明の概要】
【０００７】
上記従来技術には以下の問題点がある。
【０００８】
特許文献１が開示する半導体装置では、トレンチ間のソース領域下方に第１バックゲート領域を設けており、ソース領域と第１バックゲート領域が隣接している。そのため、ドレインに対してソースに正電圧を印加した場合に、印加電圧がソース領域と第１バックゲート領域に印加されるため、低い電圧で耐圧破壊が発生する。
【０００９】
特許文献２が開示する半導体装置では、ソース領域と第１バックゲート領域が導通している。そのため、ドレインに対してソースに正電圧を印加した場合に、ダイオードとして動作するため、双方向の電流制御ができない。充放電保護装置では双方向の電流制御を行うため、双方向の破壊耐圧が必要である。
【００１０】
本開示の半導体装置は、以下の技術的手段を採用し、上述の問題を解決している。
【００１１】
すなわち、ドレイン領域となる第一導電型の半導体基板と、ドレイン領域上に形成されたドリフト領域と、前記ドリフト領域上部に形成された第二導電型のボディ領域と、前記ボディ領域上部に形成された第一導電型のソース領域と、前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、前記トレンチ内壁に形成された絶縁膜と、前記絶縁膜の内側に形成されたゲート電極と、前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、前記ドレイン領域に高電圧が印加され、前記ソース領域と前記ボディ領域に前記高電圧より低い電圧である低電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、前記ソース領域に前記高電圧、前記ドレイン領域と前記ボディ領域に前記低電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧が印加されて、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で配置されている。これにより、良好な双方向の破壊耐圧を有する半導体装置を提供できる。
【００１２】
本開示の半導体装置は、ソース電極とバックゲート電極が隣接しないため、トランジスタ単体で双方向制御ができ、ＯＮ抵抗の低いＭＯＳＦＥＴを提供できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施例１に係る半導体装置の構成を示す平面図である。
【図２】図２は、図１のＩＩ−ＩＩ’線における断面図である。
【図３】図３は、図１のＩＩＩ−ＩＩＩ’線における断面図である。
【図４】図４は、図１のＩＶ−ＩＶ’線における断面図である。
【図５】図５（ａ）〜（ｃ）は、実施例１に係る半導体装置の製造過程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、実施例１に係る半導体装置の製造過程を示す断面図である。
【図７】図７（ａ）（ｂ）は、実施例１に係る半導体装置の製造過程を示す断面図である。
【図８】図８は、実施例２に係る半導体装置の構成を示す断面図である。
【図９】図９は、実施例３に係る半導体装置の構成を示す平面図である。
【図１０】図１０は、実施例４に係る半導体装置の構成を示す平面図である。
【図１１】図１１は、図１０のＸＩ−ＸＩ’線における断面図である。
【図１２】図１２は、図１１のＸＩＩ−ＸＩＩ’線における平面図である。
【図１３】図１３は、実施例５に係る半導体装置の構成を示す平面図である。
【図１４】図１４は、図１３のＸＩＶ−ＸＩＶ’線における断面図である。
【図１５】図１５は、図１３のＸＶ−ＸＶ’線における断面図である。
【発明を実施するための形態】
【００１４】
以下、本開示の半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１５】
なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００１６】
（実施例１）
以下、実施例１に係る半導体装置について、図１〜７を参照しながら説明する。
【００１７】
以下の実施形態では、Ｎチャネル型の縦型ゲート半導体装置により本開示を具体化している。この事例では、本開示にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型の縦型ゲート半導体装置に対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。
【００１８】
図１は、本開示の縦型ゲート半導体装置の一例を示す平面図である。図２は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＩ−ＩＩ’線における断面図である。図３は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＩＩ−ＩＩＩ’線における断面図である。図４は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＶ−ＩＶ’線における断面図である。
【００１９】
図１に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
【００２０】
図２に示すように、本実施例の縦型ゲート半導体装置は、基板２にＮ型のドレイン領域である半導体基板４上に、半導体基板４よりも低濃度のＮ型不純物領域からなるドリフト領域６を備える。Ｎ型のドリフト領域６には、Ｎ型のドリフト領域６よりも高濃度のＰ型不純物領域からなるボディ領域２６がＮ型のドリフト領域６よりも浅く設けられる。Ｐ型のボディ領域２６には、ボディ領域２６よりも高濃度のＮ型不純物領域からなるソース領域２８がボディ領域２６よりも浅く設けられる。ドリフト領域６、ボディ領域２６、ソース領域２８からなる基板２の表面から、ボディ領域２６を貫通してドリフト領域６に達する第２のトレンチ１８が形成される。第２のトレンチ１８の内部表面にはゲート絶縁膜２０が形成され、Ｎ型にドープされたポリシリコンからなるゲート電極２２が埋め込まれて、ゲートキャップ酸化膜２４で覆われている。前記ボディ領域２６は、前記半導体基板４、前記ソース領域２８及び前記ゲート電極２２と電気的に分離されている。
【００２１】
ボディ領域２６には、ドリフト領域６、ボディ領域２６、ソース領域２８からなる基板２の表面から、ボディ領域２６に達する第１のトレンチ１０が形成される。第１のトレンチ１０の内部にはＰ型にドープされたポリシリコンからなる前記ボディ領域２６に形成されたボディ領域２６よりシート抵抗値が小さいバックゲート電極１２がソース領域２８に隣接しない位置に埋め込まれ、バックゲートキャップ酸化膜１４で覆われている。第２のトレンチ１８は第１のトレンチ１０で挟まれている。基板２の表面にはシリコン酸化膜３０と層間絶縁膜３２が形成され、ソース領域２８と第１のトレンチ１０と第２のトレンチ１８を含む領域にコンタクトが形成されソース端子３４と接続される。基板２の裏面には、ドレイン端子３８が形成される。
【００２２】
図３に示すように、本実施例の縦型ゲート半導体装置は、第２のトレンチ１８に埋め込まれたＮ型にドープされたポリシリコンからなるゲート電極２２は、基板２の表面まで形成され、シリコン酸化膜３０と層間絶縁膜３２にコンタクトが形成されゲート端子３６と接続される。
【００２３】
図４に示すように、本実施例の縦型ゲート半導体装置は、第１のトレンチ１０に埋め込まれたＰ型にドープされたポリシリコンからなるバックゲート電極１２は、基板２の表面まで形成され、シリコン酸化膜３０と層間絶縁膜３２にコンタクトが形成されバックゲート端子４０と接続される。
【００２４】
以下、本実施例の縦型ゲート半導体装置の動作を説明する。
【００２５】
まず、ソース端子３４に対してドレイン端子３８に正電圧を印加し、ソース端子３４に対してゲート端子３６に第１の閾値以上の正電圧を印加し、バックゲート端子４０にソース端子３４と同じ電圧を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ドリフト領域６とソース領域２８が導通し、縦型ゲート半導体装置はオンしてドレイン端子３８からソース端子３４へ電流が流れる。ソース端子３４に対してドレイン端子３８に正電圧を印加し、ゲート端子３６とバックゲート端子４０にソース端子３４と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でソース端子３４に対してドレイン端子３８に印加する正電圧を上げていくと、ドリフト領域６とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。
【００２６】
次いで、ドレイン端子３８に対してソース端子３４に正電圧を印加し、ドレイン端子３８に対してゲート端子３６に第２の閾値以上の正電圧を印加し、バックゲート端子４０にドレイン端子３８と同じ電圧を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ソース領域２８とドリフト領域６が導通し、縦型ゲート半導体装置はオンしてソース端子３４からドレイン端子３８へ電流が流れる。ドレイン端子３８に対してソース端子３４に正電圧を印加し、ゲート端子３６とバックゲート端子４０にドレイン端子３８と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でドレイン端子３８に対してソース端子３４に印加する正電圧を上げていくと、ソース領域２８とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。本開示では、ボディ領域２６よりも不純物濃度が高いバックゲート電極１２はソース領域２８と隣接しない。また、ソース領域２８とバックゲート電極１２とは、ソース端子３４とドレイン端子３８の間に最大動作電圧を印加しても、ソース領域２８とバックゲート電極１２の間で降状現象が発生しない間隔で配置されるため、良好な破壊耐圧を有する半導体装置を提供できる。
【００２７】
図５〜図７は、上記構造を有する縦型ゲート半導体装置の形成過程を順に示す工程断面図である。図２と同様に、図５〜図７は概略図であり、各部の寸法比は現実の寸法比を示すものではない。
【００２８】
図５（ａ）に示すように、まず、Ｎ型の半導体基板４上に、エピタキシャル成長法によりＮ型の半導体基板４よりも低濃度のＮ型のドリフト領域６が形成される。次いで、ドリフト領域６の表面に、熱酸化法により２００〜１０００ｎｍの膜厚を有するシリコン酸化膜８が形成される。シリコン酸化膜８上には、リソグラフィ技術により、以降の工程で第１のトレンチ１０が形成される領域に開口を有するレジストパターンが形成され、レジストパターンをマスクとしたエッチングにより、第１のトレンチ１０が形成される領域上のシリコン酸化膜８が除去される。レジストパターンが除去された後、パターンニングされたシリコン酸化膜８をマスクとしたエッチングにより、ボディ領域２６に到達する第１のトレンチ１０が形成される。
【００２９】
次いで、図５（ｂ）に示すように、形成された第１のトレンチ１０の内部表面に形成される自然酸化膜をエッチングし、ノンドープポリシリコン膜を基板２の表面および第１のトレンチ１０内に堆積させ、ボロンを全面に１．０×１０１６ｃｍ−２程度イオン注入し、熱処理によりノンドープポリシリコン膜中にボロンを拡散する。次いで、バックゲート引き出し配線等のバックゲートポリシリコン配線形成領域を被覆するレジストパターンを形成し、ポリシリコン膜のエッチングにより、シリコン酸化膜８上のポリシリコンと第１のトレンチ１０内の一部のポリシリコンを除去し、バックゲート電極１２を形成する。このポリシリコンのエッチングにより、バックゲート電極１２の上面は、以降の工程で形成されるソース領域２８に隣接しない位置までエッチングされる。
【００３０】
なお、本開示では、第１のトレンチ１０内の埋め込みにノンドープポリシリコンを堆積させたが、Ｐ型にドープされたポリシリコンを堆積することもできる。なお、本開示では、特に第１のトレンチ１０の内部表面に形成される自然酸化膜をエッチングした例を説明したが、他の手段を用いてもよい。例えば、熱酸化、等により酸化膜を第１のトレンチ１０の内部表面に形成し、異方性エッチングにより第１のトレンチ１０の底部表面に形成した酸化膜を除去し、第１のトレンチ１０の側面に形成された酸化膜を残すことにより、バックゲート電極１２を長くしてもよい。この場合、ソース領域２８とバックゲート電極１２は酸化膜により絶縁されているため良好な破壊耐圧を有することができるとともに、バックゲート電極１２の断面積が大きくなり、バックゲート電極１２の抵抗を下げられる。そのため、ボディ領域の電位を安定させることができ、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
【００３１】
次いで、図５（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術により基板２の表面とバックゲート電極１２上にバックゲートキャップ酸化膜１４を形成し、エッチバック技術により、基板２の表面を平坦にする。
【００３２】
次いで、図６（ａ）に示すように、基板２の表面に５０〜５００ｎｍの膜厚を有するシリコン酸化膜１６が形成される。シリコン酸化膜１６上には、リソグラフィ技術により、以降の工程で第２のトレンチ１８が形成される領域に開口を有するレジストパターンが形成され、レジストパターンをマスクとしたエッチングにより、第２のトレンチ１８が形成される領域上のシリコン酸化膜１６が除去される。レジストパターンが除去された後、パターンニングされたシリコン酸化膜１６をマスクとしたドライエッチングにより、第２のトレンチ１８が形成される。
【００３３】
次いで、図６（ｂ）に示すように、第２のトレンチ１８の内部表面に、８〜１００ｎｍの膜厚を有するゲート絶縁膜２０が形成される。その後、２００〜８００ｎｍの導電性を有するＮ型のポリシリコン膜を基板２と第２のトレンチ１８の内部に堆積し、ゲート引き出し配線等のゲートポリシリコン配線形成領域を被覆するレジストパターンを形成する。次いで、当該レジストパターンをマスクとしたポリシリコン膜のエッチングにより、シリコン酸化膜１６上のポリシリコン膜が除去され、ゲート電極２２が形成される。次いで、ＣＶＤ技術により基板２の表面とゲート電極２２上にゲートキャップ酸化膜２４を形成する。
【００３４】
次いで、図６（ｃ）に示すように、酸化膜をエッチング後に、ボディ領域２６以外を被覆するレジストパターンを形成し、ボロンをイオン注入しボディ領域２６を形成する。次いで、ソース領域２８以外を被覆するレジストパターンを形成し、リンをイオン注入しソース領域２８を形成する。次いで、ＣＶＤ法によりシリコン酸化膜３０と層間絶縁膜３２を形成する。
【００３５】
次いで、図７（ａ）に示すように、シリコン酸化膜３０と層間絶縁膜３２にソース端子３４とゲート端子３６とバックゲート端子４０とのコンタクトが形成される領域に開口を有するレジストパターンを形成し、エッチングによりソースとゲートとバックゲートのコンタクトを形成する。次いで、電気的に接続する導電膜が形成され、ソース端子３４とゲート端子３６とバックゲート端子４０が形成される領域にレジストパターンを形成し、エッチングによりソース端子３４とゲート端子３６とバックゲート端子４０を形成する。
【００３６】
次いで、図７（ｂ）に示すように、基板２の裏面を研磨し、電気的に接続する導電膜が形成され、ドレイン端子３８が形成される。
【００３７】
本開示の縦型ゲート半導体装置は、バックゲート電極１２をソース領域２８から離れて形成することにより、良好な双方向の破壊耐圧を有する半導体装置を提供できる。また、バックゲート電極１２をＰ型にドープしたポリシリコンで形成することにより、不純物拡散で形成した場合よりもバックゲート電極１２のシート抵抗を下げられるため、ボディ領域の電位を安定させることができ、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
【００３８】
（実施例２）
図８は、本開示の縦型ゲート半導体装置の第１の変形例を示す断面図である。
【００３９】
図８に示すように、本実施例の縦型ゲート半導体装置では、第１のトレンチ１０とバックゲート電極１２がドリフト領域６に達している。そして、バックゲート電極１２は、ボディ領域２６とドリフト領域６にまたがって設けられている。
【００４０】
製造方法は、実施例１と同じであり、各工程の時間調整により形成する。
【００４１】
以上のように、本開示の縦型ゲート半導体装置は、第１のトレンチ１０とバックゲート電極１２がドリフト領域６に達しているため、バックゲート電極１２の断面積が大きくなり、バックゲート電極１２の抵抗を更に下げられる。そのため、更に低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
【００４２】
（実施例３）
図９は、本開示の縦型ゲート半導体装置の第２の変形例を示す平面図である。
【００４３】
図９に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
【００４４】
バックゲート電極１２はバックゲート端子４０とコンタクトで接続されており、バックゲート端子４０に電圧が印加されると、バックゲート電極１２は該コンタクト位置である近端部から遠端部に向かって順次電圧駆動される。このときの電圧駆動距離は近端部から遠端部までの距離となる。また図９のゲート電極２２の様に、ゲート電極２２がゲート端子３６と複数個所でコンタクト接続されている場合は、全コンタクト箇所から同時に近端部から遠端部に向かって電圧駆動される。このとき遠端部は隣り合うコンタクト間の中点の位置になり、電圧駆動距離は隣り合うコンタクト間距離の半分となる。
【００４５】
図９に示すように、本実施例の縦型ゲート半導体装置では、バックゲート電極１２の電圧駆動距離がゲート電極２２の電圧駆動距離より短く、バックゲート電極１２をゲート電極２２よりも高速に駆動することができ、ボディ領域２６の電位を安定させることができるので、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
【００４６】
（実施例４）
図１０は、本開示の縦型ゲート半導体装置の第３の変形例を示す平面図である。図１１は、本発明の一実施形態における縦型ゲート半導体装置の第３の変形例を示す図１０のＸＩ−ＸＩ’線における断面図である。図１２は、本開示の一実施形態における縦型ゲート半導体装置の第３の変形例を示す図１１のＸＩＩ−ＸＩＩ’線における平面図である。
【００４７】
図１０に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
【００４８】
図１０〜図１２に示すように、本実施例の縦型ゲート半導体装置は、第１の実施例に示す本実施例の縦型ゲート半導体装置と、ゲート電極２２とバックゲート電極１２の配置が異なる。本実施例の縦型ゲート半導体装置では、ゲート電極２２はバックゲート電極１２により囲まれている。このバックゲート電極１２により、ゲート電極２２周辺のボディ領域２６の電位が更に安定し、アバランシェ耐量の向上、高速動作が可能となる。
【００４９】
（実施例５）
図１３は、本開示の縦型ゲート半導体装置の第４の変形例を示す平面図である。図１４は、本開示の一実施形態における縦型ゲート半導体装置の第４の変形例を示す図１３のＸＩＶ−ＸＩＶ’線における断面図である。図１５は、本開示の一実施形態における縦型ゲート半導体装置の第４の変形例を示す図１３のＸＶ−ＸＶ’線における断面図である。
【００５０】
図１３に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、Ｐ＋バックゲート電極４２が設けられる。
【００５１】
図１４に示すように、本実施例の縦型ゲート半導体装置では、Ｐ型不純物領域からなるＰ＋バックゲート電極４２を設けている。
【００５２】
図１５に示すように、本実施例の縦型ゲート半導体装置では、Ｐ＋バックゲート電極４２とバックゲート端子４０を導通させるため、Ｐ型不純物領域からなるバックゲートコンタクト電極４４を設けている。
【００５３】
Ｐ＋バックゲート電極４２は、第１のトレンチ形成後に、ボロンをイオン注入し、熱拡散により形成する。バックゲートコンタクト電極４４は、第１のトレンチを形成する前に、以降の工程でバックゲートコンタクト電極４４が形成される領域に開口を有するレジストパターンを形成し、レジストパターンをマスクとしてボロンをイオン注入し、熱拡散により形成する。
【００５４】
このＰ＋バックゲート電極４２により、ゲート電極２２周辺のボディ領域２６の電位が安定し、アバランシェ耐量の向上、高速動作が可能となる。
【００５５】
以上のように、本出願において開示する技術の例示として、実施例１〜５を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った形態にも適用可能である。
【００５６】
以上のように、本開示における技術の例示として、実施の形態および変形例を説明した。そのために、添付図面および詳細な説明を提供した。
【００５７】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【００５８】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【００５９】
本開示の半導体装置は、半導体装置に適用可能で、特に双方向スイッチの半導体装置として有用である。
【符号の説明】
【００６０】
２    基板
４    半導体基板
６    ドリフト領域
８    シリコン酸化膜
１０    第１のトレンチ
１２    バックゲート電極
１４    バックゲートキャップ酸化膜
１６    シリコン酸化膜
１８    第２のトレンチ
２０    ゲート絶縁膜
２２    ゲート電極
２４    ゲートキャップ酸化膜
２６    ボディ領域
２８    ソース領域
３０    シリコン酸化膜
３２    層間絶縁膜
３４    ソース端子
３６    ゲート端子
３８    ドレイン端子
４０    バックゲート端子
４２    Ｐ＋バックゲート電極
４４    バックゲートコンタクト電極
【図１】
2015004883.tif 000003
【図２】
2015004883.tif 000004
【図３】
2015004883.tif 000005
【図４】
2015004883.tif 000006
【図５】
2015004883.tif 000007
【図６】
2015004883.tif 000008
【図７】
2015004883.tif 000009
【図８】
2015004883.tif 000010
【図９】
2015004883.tif 000011
【図１０】
2015004883.tif 000012
【図１１】
2015004883.tif 000013
【図１２】
2015004883.tif 000014
【図１３】
2015004883.tif 000015
【図１４】
2015004883.tif 000016
【図１５】
2015004883.tif 000017
【手続補正書】
【提出日】平成27年12月18日(2015.12.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレイン領域となる第一導電型の半導体基板と、
ドレイン領域上に形成されたドリフト領域と、
前記ドリフト領域上部に形成された第二導電型のボディ領域と、
前記ボディ領域上部に形成された第一導電型のソース領域と、
前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、
前記トレンチ内壁に形成された絶縁膜と、
前記絶縁膜の内側に形成されたゲート電極と、
前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、
前記ドレイン領域に第１の電圧が印加され、前記ソース領域と前記ボディ領域に前記第１の電圧より低い電圧である第２の電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の第３の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、
前記ソース領域に前記第１の電圧、前記ドレイン領域と前記ボディ領域に前記第２の電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の第４の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、
前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、
前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧が印加されたときに、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で離れて配置されたことを特徴とする半導体装置。
【請求項２】
前記バックゲート電極と前記ソース領域の間に絶縁膜が形成された請求項１記載の半導体装置。
【請求項３】
前記バックゲート電極がポリシリコンからなる請求項１または２記載の半導体装置。
【請求項４】
前記バックゲート電極が拡散層からなる請求項１または２記載の半導体装置。
【請求項５】
前記バックゲート電極はバックゲート端子と第１のコンタクトで接続され、
前記ゲート電極はゲート端子と第２のコンタクトで接続され、
前記バックゲート端子に電圧が印加されると前記第１のコンタクトから電圧駆動される前記バックゲート電極の電圧駆動距離が、前記ゲート端子に電圧が印加されると前記第２のコンタクトから電圧駆動される前記ゲート電極の電圧駆動距離よりも短いことを特徴とする請求項１または２記載の半導体装置。
【請求項６】
平面視において、前記ゲート電極が前記バックゲート電極に囲まれた請求項１または２記載の半導体装置。
【請求項７】
前記バックゲート電極が前記ボディ領域と前記ドリフト領域にまたがって設けられた請求項１または２記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
すなわち、ドレイン領域となる第一導電型の半導体基板と、ドレイン領域上に形成されたドリフト領域と、前記ドリフト領域上部に形成された第二導電型のボディ領域と、前記ボディ領域上部に形成された第一導電型のソース領域と、前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、前記トレンチ内壁に形成された絶縁膜と、前記絶縁膜の内側に形成されたゲート電極と、前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、前記ドレイン領域に第１の電圧が印加され、前記ソース領域と前記ボディ領域に前記第１の電圧より低い電圧である第２の電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の第３の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、前記ソース領域に前記第１の電圧、前記ドレイン領域と前記ボディ領域に前記第２の電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の第４の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧が印加されたときに、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で離れて配置されている。これにより、良好な双方向の破壊耐圧を有する半導体装置を提供できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。図１では、ゲート電極２２、バックゲート電極１２は、説明のために表示している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
まず、ソース端子３４に対してドレイン端子３８に正電圧（例えば、４Ｖ〜１６Ｖ）を印加し、ソース端子３４に対してゲート端子３６に第１の閾値（例えば、１Ｖ）以上の正電圧を印加し、バックゲート端子４０にソース端子３４と同じ電圧（例えば、０Ｖ）を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ドリフト領域６とソース領域２８が導通し、縦型ゲート半導体装置はオンしてドレイン端子３８からソース端子３４へ電流が流れる。ソース端子３４に対してドレイン端子３８に正電圧を印加し、ゲート端子３６とバックゲート端子４０にソース端子３４と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でソース端子３４に対してドレイン端子３８に印加する正電圧を上げていくと、ドリフト領域６とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
次いで、ドレイン端子３８に対してソース端子３４に正電圧（例えば、４Ｖ〜１６Ｖ）を印加し、ドレイン端子３８に対してゲート端子３６に第２の閾値（例えば、１Ｖ）以上の正電圧を印加し、バックゲート端子４０にドレイン端子３８と同じ電圧（例えば、０Ｖ）を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ソース領域２８とドリフト領域６が導通し、縦型ゲート半導体装置はオンしてソース端子３４からドレイン端子３８へ電流が流れる。ドレイン端子３８に対してソース端子３４に正電圧を印加し、ゲート端子３６とバックゲート端子４０にドレイン端子３８と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でドレイン端子３８に対してソース端子３４に印加する正電圧を上げていくと、ソース領域２８とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。本開示では、ボディ領域２６よりも不純物濃度が高いバックゲート電極１２はソース領域２８と隣接しない。また、ソース領域２８とバックゲート電極１２とは、ソース端子３４とドレイン端子３８の間に最大動作電圧を印加しても、ソース領域２８とバックゲート電極１２の間で降状現象が発生しない間隔で配置されるため、良好な破壊耐圧を有する半導体装置を提供できる。なお、各端子に印加される電圧は、半導体装置の各箇所のサイズや不純物のドープ量などに応じて自由に設定できるものであり、上記の開示に限定されるものではない。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
（実施例２）
図８は、本開示の縦型ゲート半導体装置の実施例２を示す断面図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
（実施例３）
図９は、本開示の縦型ゲート半導体装置の実施例３を示す平面図である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図９に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。図９では、ゲート電極２２、バックゲート電極１２は、説明のために表示している。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図１０は、本開示の縦型ゲート半導体装置の実施例４を示す平面図である。図１１は、本発明の一実施形態における縦型ゲート半導体装置の実施例４を示す図１０のＸＩ−ＸＩ’線における断面図である。図１２は、本開示の一実施形態における縦型ゲート半導体装置の実施例４を示す図１１のＸＩＩ−ＸＩＩ’線における平面図である。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図１０に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。図１０では、ゲート電極２２、バックゲート電極１２は、説明のために表示している。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
図１３は、本開示の縦型ゲート半導体装置の実施例５を示す平面図である。図１４は、本開示の一実施形態における縦型ゲート半導体装置の実施例５を示す図１３のＸＩＶ−ＸＩＶ’線における断面図である。図１５は、本開示の一実施形態における縦型ゲート半導体装置の実施例５を示す図１３のＸＶ−ＸＶ’線における断面図である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図１３に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、Ｐ＋バックゲート電極４２が設けられる。図１３では、ゲート電極２２、Ｐ＋バックゲート電極４２は、説明のために表示している。
【国際調査報告】
2015004883.tif 000018
2015004883.tif 000019
2015004883.tif 000020
2015004883.tif 000021