(57)【要約】  ゲートドライバＩＣ（１２１）は、Ｎ（Ｎは自然数）個のシフトレジスタ（１２２Ａ〜１２２Ｄ）と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子（ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１）と、Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、Ｎ個のシフトレジスタ（１２２Ａ〜１２２Ｄ）とをそれぞれ接続し、Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線を除くｋ本の内部配線（Ｉａ１、Ｉｃ１）は、Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子を除くｋ個の電源端子と、Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
2015140862.tif 000002
【特許請求の範囲】
【請求項１】
表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、
外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、
前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線と
を備え、
前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、
前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する
ゲートドライバＩＣ。
【請求項２】
前記ゲートドライバＩＣは、
前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、
外部からの給電用のＮ＋ｋ個の電源端子からなる第２電源端子群とを備え、
前記第２電源端子群の前記Ｎ＋ｋ個の電源端子は、前記Ｎ＋ｋ本の内部配線にそれぞれ接続される
請求項１に記載のゲートドライバＩＣ。
【請求項３】
請求項１に記載のゲートドライバＩＣと、
前記ゲートドライバＩＣを実装したフィルム基板と、
前記フィルム基板に形成され、前記表示パネル基板から電源電圧の供給を受けるＮ＋ｋ個の電源入力端子と、
前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源端子に接続されるＮ＋ｋ個のパッドと、
前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源入力端子と前記Ｎ＋ｋ個のパッドとをそれぞれ接続するＮ＋ｋ本の第１電源配線とを備える
チップオンフィルム基板。
【請求項４】
前記ゲートドライバＩＣは、
前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、
外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子からなる第２電源端子群と
を備え、
前記Ｎ＋ｋ本の内部配線は、前記第１電源端子群の前記Ｎ＋ｋ個の電源端子と、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子とをそれぞれ接続し、
前記チップオンフィルム基板は、
前記フィルム基板上に形成された前記Ｎ＋ｋ個の電源入力端子からなる電源入力端子群と、
前記フィルム基板上に形成されたＮ＋ｋ個の電源出力端子からなる電源出力端子群と、
前記フィルム基板上に形成され、前記第１電源端子群に接続される第１パッド群と、
前記フィルム基板上に形成され、前記第２電源端子群に接続される第２パッド群と、
前記フィルム基板上に形成され、前記電源入力端子群の電源入力端子と、前記第１パッド群のパッドとをそれぞれ接続するＮ＋ｋ本の第１配線群と、
前記フィルム基板上に形成され、前記第２パッド群のパッドと、前記電源出力端子群の電源出力端子とをそれぞれ接続するＮ＋ｋ本の第２配線群と、
前記フィルム基板上に形成され、前記第１パッド群のパッドと、前記第２パッド群のパッドとをそれぞれ接続する第３配線群とを備える
請求項３に記載のチップオンフィルム基板。
【請求項５】
請求項３または４に記載のチップオンフィルム基板と、
前記フィルム基板の前記Ｎ＋ｋ個の電源入力端子のうちの少なくともＮ個の電源入力端子に電源電圧を供給する前記表示パネル基板とを備える
表示装置。
【請求項６】
前記Ｎ＋ｋ個の電源入力端子のうちの１以上ｋ個以下の電源入力端子は、前記表示パネル基板に形成されたいずれの配線とも非接続である
請求項５に記載の表示装置。
【請求項７】
請求項１または２に記載のゲートドライバＩＣと、
前記Ｎ＋ｋ個の電源端子のうちの少なくともＮ個の電源端子に電源電圧を供給する表示パネル基板と
を備える表示装置。
【請求項８】
前記Ｎ＋ｋ個の接続端子のうちの１以上ｋ個以下の電源端子は、前記表示パネル基板に形成されたいずれの配線とも非接続である
請求項７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
表示パネル基板に供給すべきゲート信号を生成するゲートドライバＩＣ、チップオンフィルム基板および表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置などのフラットパネル表示装置において、表示パネル基板と、ドライバＩＣを搭載したＣＯＦ（Chip On Film）基板との接続に異方性導電フィルムＡＣＦ（Anisotropic Conductive Film）を用いた熱圧着が利用されている。ここで、ＡＣＦとは、接着剤に導電性粒子を混ぜ合わせてテープ状に形成した材料である。ＡＣＦ接続では、異なる基板の端子部の間にＡＣＦを挟んで熱圧着することにより、導電性粒子を介して上下方向の端子間を電気的に接続するのと同時に同一基板内の端子間を絶縁し、接着剤の硬化により基板同士を接合する。このようなＡＣＦ接続はコネクタによる接続の代替として使用でき、コネクタに比べ多ピン、低背、狭ピッチでの接続を可能にする。【０００３】
特許文献１（図５）は、配線抵抗を減少させたＣＯＦ基板であるフレキシブル回路基板を開示している。このフレキシブル回路基板は、ベース基板、駆動チップ、入力伝送ライン、出力伝送ライン、及び連結伝送ラインを有している。駆動チップは、ベース基板の一面に配置される。入力伝送ラインはベース基板の一面に形成され、駆動チップの入力端子と電気的に連結される。出力伝送ラインはベース基板の一面に形成され、駆動チップの出力端子と電気的に連結される。連結伝送ラインは、入力伝送ライン及び出力伝送ラインを電気的に連結する。【０００４】
このように、特許文献１のフレキシブル基板では、入力伝送ライン及び出力伝送ラインを電気的に連結する連結伝送ラインが形成されることにより、フレキシブル回路基板内の配線抵抗をより減少している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８８０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＣＯＦ基板と表示パネル基板との接続において電源配線の接続設計の自由度が小さいという問題がある。【０００７】
より詳しくは、ＣＯＦ基板における、入力伝送ライン、出力伝送ライン、連結伝送ライン等の配線は、配線同士が交差することなくフィルム状のベース基板の一面に形成される。このように、ＣＯＦ基板における配線層が単層であるため、低コスト化を図っている。また、表示パネル基板（例えばガラス基板）の周辺における配線も配線同士が交差することなく表示パネル基板の一面に形成される。そのため、表示パネル基板とＣＯＦ基板との電源配線の接続設計の自由度が小さいという問題がある。【０００８】
本開示は、ＣＯＦ基板またはゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度を高め、より汎用性の高いゲートドライバＩＣ、チップオンフィルム基板および表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本開示における表示装置は、表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
【発明の効果】
【００１０】
この構成によれば、チップオンフィルム基板と表示パネル基板との接続において、および、ゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度を高めることができ、より汎用性を高めることができる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、従来のフラットパネル表示装置における表示パネル基板とＣＯＦ基板との接続例を示す図である。
【図１Ｂ】図１Ｂは、ゲートドライバＩＣの構成例を示すブロック図である。
【図２】図２は、実施の形態１における表示装置および画素回路の構成例を示すブロック図である。
【図３】図３は、実施の形態１における表示装置の基板構成例を示す図である。
【図４】図４は、実施の形態１におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。
【図５】図５は、実施の形態１における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。
【図６】図６は、実施の形態１における図５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図７】図７は、実施の形態１において電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。
【図８】図８は、実施の形態１における図７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図９】図９は、実施の形態２におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。
【図１０】図１０は、実施の形態２における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。
【図１１】図１１は、実施の形態２における図１０の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図１２】図１２は、実施の形態３におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。
【図１３】図１３は、実施の形態３における電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。
【図１４Ａ】図１４Ａは、実施の形態３における図１３の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図１４Ｂ】図１４Ｂは、実施の形態３における図１４Ａの続きの配線例を示す図である。
【図１５】図１５は、実施の形態３における電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。
【図１６Ａ】図１６Ａは、実施の形態３における図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図１６Ｂ】図１６Ｂは、実施の形態３における図１６Ａの続きの配線例を示す図である。
【図１６Ｃ】図１６Ｃは、実施の形態３における図１６Ｂの続きの配線例を示す図である。
【図１７】図１７は、実施の形態３における電源電圧数を４つに減らす場合に、電源電圧Ｖ１〜Ｖ４が供給されるシフトレジスタの組み合わせを示す図である。
【図１８】図１８は、実施の形態３における図１７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図１９】図１９は、実施の形態３の変形例におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。
【図２０Ａ】図２０Ａは、実施の形態３における図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。
【図２０Ｂ】図２０Ｂは、実施の形態３における図１６Ａの続きの配線例を示す図である。
【図２０Ｃ】図２０Ｃは、実施の形態３における図１６Ｂの続きの配線例を示す図である。
【図２１】図２１は、ＣＯＧ構成の表示装置における基板構成例を示す図である。
【発明を実施するための形態】
【００１２】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来のフラットパネル表示装置に関し、以下の問題が生じることを見出した。この問題について図１Ａ、図１Ｂを用いて説明する。
【００１３】
図１Ａは、従来のフラットパネル表示装置における表示パネル基板とＣＯＦ基板との接続例を示す図である。図１Ｂは、ゲートドライバＩＣの構成例を示すブロック図である。
【００１４】
図１Ａのフラットパネル表示装置は、電圧・信号供給部９０１、表示パネル基板９２０、ＣＯＦ基板９３４を備える。
【００１５】
電圧・信号供給部９０１は、フィルム状の基板であって、下部が表示パネル基板９２０にＡＣＦ接続され、上部がプリント基板にＡＣＦ（Anisotropic Conductive Film）接続されている。電圧・信号供給部９０１は、プリント基板上のＴＣＯＮ（Timing Controller）と呼ばれる表示制御回路から、フィルム基板９３４に供給すべき電源および各種信号を中継する配線群を有している。図１Ａの電圧・信号供給部９０１に接続された４本の配線は、電源配線を図示している。電圧・信号供給部９０１に接続される電源配線以外の各種信号用の配線は省略している。
【００１６】
フィルム基板９３４は、ゲートドライバＩＣ９２１を搭載するＣＯＦ（Chip On Film）基板である。フィルム基板９３４の矩形破線枠には、図１ＢのゲートドライバＩＣ９２１が実装される。図１Ａの矩形破線枠ではフィルム基板９３４に形成された電源配線を明記してある。また、矩形破線枠の右辺に接続されている配線は、表示パネル基板９２０に供給される各種ゲート信号線である。
【００１７】
フィルム基板９３４の右辺には表示パネル基板９２０にＡＣＦ接続されるパッド列を有している。パッド列のうち、各フィルム基板９３４右辺の最も上の４つと最も下の４つを除くパッドは、ゲート信号出力用のパッドである。
【００１８】
パッド列のうち最も上の４つのパッドは、表示パネル基板９２０の４本の電源配線に接続され、電圧・信号供給部１０１から電源電圧の供給を受ける。この４つのパッドは、フィルム基板９３４内で、パッドＲＡ１〜ＲＤ１、パッドＲＡ２〜ＲＤ２を介して、最も下の４つのパッドに接続される。
【００１９】
パッドＲＡ１〜ＲＤ１、パッドＲＡ２〜ＲＤ２は、ゲートドライバＩＣ９２１の電源端子ＰＡ１〜ＰＤ１、ＰＡ２〜ＰＤ２にそれぞれ接続される。
【００２０】
また、パッド列の最も下の４つのパッドは、下のフィルム基板９３４への電源電圧供給用である。
【００２１】
図１ＢのゲートドライバＩＣ９２１は、４つのシフトレジスタ９２２Ａ〜９２２Ｄと、外部から電源電圧を入力する電源端子ＰＡ１〜ＰＤ１、ＰＡ２〜ＰＤ２を有する。電源端子ＰＡ１〜ＰＤ１、ＰＡ２〜ＰＤ２に入力された電源電圧は配線を介してシフトレジスタ９２２Ａ〜９２２Ｄの電源電圧としてそれぞれ供給される。
【００２２】
４つのシフトレジスタ９２２Ａ〜９２２Ｄを備えているのは、各画素回路１６が４つのスイッチトランジスタを有し、４種類のゲート信号により駆動されることを前提としているからである。画素回路１６内のスイッチトランジスタのドレインまたはソースに印加される電圧は異なっていることが多いので、ゲートに印加される電圧も対応する電圧にすべきである。シフトレジスタ９２２Ａ〜９２２Ｄのそれぞれは、対応するスイッチトランジスタをオンおよびオフさせるゲート信号を出力する。このことから、シフトレジスタ９２２Ａ〜９２２Ｄには個別に電源電圧を供給可能にするために、４種類の電源端子が個別に設けられている。すなわち、４種類の電源端子は、シフトレジスタ９２２Ａ〜９２２Ｄにそれぞれ個別に接続され、互いに異なる電源電圧を供給可能な構成になっている。
【００２３】
しかしながら、図１Ａのような構成では上述したように、ゲートドライバＩＣと表示パネル基板との接続において電源配線の接続設計の自由度が小さく、ゲートドライバＩＣおよびＣＯＦ基板の汎用性が乏しいという問題がある。
【００２４】
具体的には、シフトレジスタ９２２Ａ〜９２２Ｄの中には、電源電圧の共通化が可能な場合がある。
【００２５】
例えば、シフトレジスタ９２２Ａとシフトレジスタ９２２Ｃに同じ電源電圧にする共通化が可能である場合でも、表示パネル基板２０上の電源配線は４本が必要であり、その配線数を減らすことができない。シフトレジスタ９２２Ａとシフトレジスタ９２２Ｂに同じ電源電圧にする共通化が可能である場合には、表示パネル基板２０上の電源配線は３本で足りるので、その配線数を減らすことができる。
【００２６】
言い換えれば、隣り合う２つの電源配線の電源電圧を共通化する場合には、表示パネル基板９２０上の電源配線を減らした配線設計をすることができる。しかし、隣り合わない２つの電源配線の電源電圧を共通化する場合には、電源配線を減らした配線設計をすることができない。これは、表示パネル基板９２０の周辺では交差しない配線つまり一層の配線を用いるとことを前提にしている。
【００２７】
電源配線は一般に他の信号線よりも太く形成されるので、表示パネル基板９２０の周辺では大きな幅を必要とする。もし、電源配線数を減らすことができれば、表示装置の狭額縁化に役立つ。また、電源配線数を減らすことも減らさないことも選択可能で自由度が高ければ、ゲートドライバＩＣおよびＣＯＦ基板の汎用性を高める。つまり異なる種類の表示パネル基板に適用可能になる。
【００２８】
そこで、本発明者は、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性の高いゲートドライバＩＣ、ＣＯＦ基板および表示装置を提供する。
【００２９】
この目的を達成するため、本開示におけるゲートドライバＩＣは、表示パネル基板に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタと、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備える。前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続する。前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
【００３０】
この構成によれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、前記Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
【００３１】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００３２】
なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００３３】
以下、本発明の実施の形態における表示装置について、図面を用いて説明する。
【００３４】
（実施の形態１）
本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（４、２）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。ここで、Ｎは、ゲートドライバＩＣに供給される電源電圧の最大数であり、ゲートドライバ内のシフトレジスタの数でもある。ｋは、ゲートドライバＩＣに冗長に設けられた電源端子の数であり、冗長な内部配線の本数でもある。この冗長さが電源配線の自由度を高めることになる。
【００３５】
まずは、表示装置の全体の構成について説明する。
【００３６】
［１．表示装置の構成］
図２は、実施の形態１における表示装置および画素回路の構成例を示すブロック図である。同図の表示装置１は、表示パネル基板２０、ゲート駆動回路１２ａ、１２ｂ、ソース駆動回路１４、制御部３３、パネル電源供給部３２を備える。
【００３７】
［１−１．表示パネル基板の構成］
ここで、表示パネル基板２０の回路構成例について説明する。
【００３８】
表示パネル基板２０は、行列状に配置された複数の画素回路１６を備える。複数の画素回路１６は、半導体プロセスによって表示パネル基板２０に形成されている。表示パネル基板２０の素材は、ガラス、または樹脂（例えばアクリル等）である。
【００３９】
複数の画素回路１６は、ｎ行ｍ列に配置されている。ｎ、ｍは、表示パネル基板２０のサイズおよび解像度により異なる。例えば、ＨＤ（ＨｉｇｈＤｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路１６が隣接する場合、ｎは少なくとも１０８０行であり、ｍは少なくとも１９２０×３列である。
【００４０】
各画素回路１６は、ＲＧＢ三原色の何れかの発光画素を構成する。画素回路１６は、発光素子２１、駆動トランジスタ２２、イネーブルスイッチ２３、スキャンスイッチ２４、容量素子２５、ＲＥＦスイッチ２６、ＩＮＩスイッチ２７を備える。
【００４１】
また、ｉ（ｉは１〜ｎの整数）番目の行に属する画素回路１６は、ＥＮＢ（ｉ）信号線、ＲＥＦ（ｉ）信号線、ＩＮＩ(ｉ)信号線、ＳＣＮ（ｉ）信号線に接続される。これらに信号線には、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号、スキャン信号がゲート駆動回路１２ａ、１２ｂから供給される。
【００４２】
ＥＮＢ（ｉ）信号線は、ｉ番目の行に属する画素回路１６の発光および非発光を制御するイネーブル信号を伝達する。イネーブル信号は、該当する画素回路１６内のイネーブルスイッチ２３のオンおよびオフを制御する。
【００４３】
ＳＣＮ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への画素データの書き込みを制御するスキャン信号（書き込み信号とも呼ぶ）を伝達する。スキャン信号は、該当する画素回路１６内のスキャンスイッチ２４のオンおよびオフを制御する。
【００４４】
ＲＥＦ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への基準電圧の供給を制御するＲＥＦ制御信号を伝達する。このＲＥＦ制御信号は、該当する画素回路１６内のＲＥＦスイッチ２６のオンおよびオフを制御する。
【００４５】
ＩＮＩ（ｉ）信号線は、ｉ番目の行に属する画素回路１６への初期化電圧の供給を制御するＩＮＩ制御信号を伝達する。このＩＮＩ制御信号は、該当する画素回路１６内のＩＮＩスイッチ２７のオンおよびオフを制御する。
【００４６】
また、ｊ（ｊは１〜ｍの整数）番目の列に属する画素回路１６は、Ｄ（ｊ）信号線に接続される。Ｄ（ｊ）信号線には、発光すべき輝度に応じた電圧がソース駆動回路１４から供給される。
【００４７】
Ｄ（ｊ）信号線は、ｊ番目の列に属する画素回路１６への、画素の明るさを表す電圧を画素データとして伝達するデータ線である。この画素データは、スキャン信号の制御によって、スキャンスイッチ２４を介して容量素子２５に与えられる。
【００４８】
以下、上記各種信号線の名称中の（ｉ）、（ｊ）は、特に画素回路１６の位置を特定しない場合には表記を省略する。
【００４９】
図１の画素回路１６において、発光素子２１は、有機ＥＬ素子であり、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）とも呼ばれる発光素子の一例であり、自身を流れる電流の大きさに応じた明るさで発光する。発光素子２１のアノードは駆動トランジスタ２２のソースに接続され、発光素子２１のカソードは電源線ＶＥＬに接続されている。
【００５０】
駆動トランジスタ２２は、発光素子２１に電流を供給するドライバである。駆動トランジスタ２２のゲートには容量素子２５の一方の電極に接続され、ソースは容量素子２５の他方の電極および発光素子２１のアノードに接続される。この接続により、駆動トランジスタ２２のゲートとソースとの間には容量素子２５に保持された電圧つまり画素の明るさを表す電圧が印加される。これにより、駆動トランジスタ２２は、容量素子２５の電圧に応じた量の電流を発光素子２１に供給する。
【００５１】
イネーブルスイッチ２３は、駆動トランジスタ２２による発光素子２１への電流供給をオンおよびオフするスイッチトランジスタである。イネーブルスイッチ２３は、イネーブル信号に従ってオンおよびオフする。
【００５２】
スキャンスイッチ２４は、容量素子２５に画素の明るさを表す電圧を画素データとして書き込むためのスイッチトランジスタである。スキャン信号は、行列状の複数の画素回路１６を行単位に選択し、選択された行に属する画素回路１６に輝度を表す電圧を書き込むための書き込み信号である。
【００５３】
容量素子２５は、駆動トランジスタ２２のゲート−ソース間に画素の明るさを表す電圧を画素データとして保持する。
【００５４】
ＲＥＦスイッチ２６は、基準電圧ＶＲＥＦを容量素子２５の一方の電極に与えるためのスイッチトランジスタである。また、ＩＮＩスイッチ２７は、初期化電圧ＶＩＮＩを容量素子２５の他方の電極に与えるためのスイッチトランジスタである。ＲＥＦスイッチ２６およびＩＮＩスイッチ２７は、容量素子２５に、それが接続された駆動トランジスタ２２の実際のしきい値電圧に相当する電圧を保持させるしきい値補償動作に用いられる。
【００５５】
図２に示した表示パネル基板２０は以上のように回路構成されている。
【００５６】
［１−２．表示パネル基板２０以外の構成］
次に、表示パネル基板２０周辺の構成について説明する。
【００５７】
ゲート駆動回路１２ａ、１２ｂは、表示パネル基板２０に対して同じゲート信号を同じタイミングで駆動する。これは、大型の表示装置における各信号線の配線容量による信号劣化を抑制するためである。小型の表示装置ではゲート駆動回路１２は１つだけでよい。
【００５８】
ここで、ゲート信号とは、画素回路１６内の各スイッチトランジスタのゲートに入力される信号をいう。図２の画素回路１６の場合、ゲート信号は、イネーブル信号、ＲＥＦ制御信号、ＩＮＩ制御信号、スキャン信号の４種類である。
【００５９】
ゲート駆動回路１２ｂは、ゲート駆動回路１２ａと同じ構成であり、ゲート駆動回路１２ａと同じ信号を同じタイミングで出力する。
【００６０】
ソース駆動回路１４は、制御部３３から入力される映像信号に基づいて、Ｄ（１）信号線〜Ｄ（ｍ）信号線に、それぞれの列に属する画素の明るさを表す電圧を供給する。供給された電圧は、スキャン信号線により選択された行に属する画素回路１６に書き込まれる。また、制御部３３からソース駆動回路１４に入力される映像信号は、例えば、ＲＧＢ３原色の色毎のデジタルシリアルデータとして入力され、ソース駆動回路１４内部で行単位のパラレルデータに変換され、さらに行単位のアナログデータに変換される。
【００６１】
なお、ソース駆動回路１４は、図２では１つだけ図示しているが、大型の表示装置では上下に２つのソース駆動回路を備え、同じ信号を同じタイミングで出力してもよい。
【００６２】
制御部３３は、表示装置全体の動作を制御する。外部からの映像信号の垂直同期信号、水平同期信号に従って、制御部３３は、ゲート駆動回路１２ａ、１２ｂに対して走査の開始を指示し、ソース駆動回路１４に対して上記のデジタルシリアルデータを供給する。
【００６３】
パネル電源供給部３２は、表示パネル基板２０の各画素回路１６に各種電圧を供給する。ここでいう各種電圧は、図２に示した画素回路例では、ＶＴＦＴ、ＶＥＬ、ＶＲＥＦ、ＶＩＮＩである。パネル電源供給部３２は、制御部３３の制御により、上記電圧のそれぞれの供給をオンおよびオフすることが可能である。
【００６４】
［１−３.表示装置の基板構成］
図３は、表示装置の基板構成例を示す図である。同図において表示装置１は、表示パネル基板２０と、複数のフィルム基板３４と、複数のフィルム基板３５と、プリント基板２４ａ〜２４ｄと、４つの電圧・信号供給部１０１とを備える。
【００６５】
複数のフィルム基板３４のうちの表示パネル基板２０の左辺に接続された複数のフィルム基板３４は、図２のゲート駆動回路１２ａを構成する。このゲート駆動回路１２ａを構成する複数のフィルム基板３４は、ＰＣＢ（Printed Circuit Board）つまりプリント基板に接続されないＰＣＢレス構成の例である。フィルム基板３４への各種電源電圧や各種制御信号は、プリント基板２４ａまたは２４ｂ、電圧・信号供給部１０１および表示パネル基板２０を経由する電源配線および信号配線により、制御部３３から供給される。
【００６６】
複数のフィルム基板３４のうちの表示パネル基板２０の右辺に接続された複数のフィルム基板３４は、図２のゲート駆動回路１２ｂを構成する。ゲート駆動回路１２ｂもＰＣＢレス構成である。
【００６７】
複数のフィルム基板３５のうちの表示パネル基板２０の上辺に接続された複数のフィルム基板３５は、図２のソース駆動回路１４を構成する。このソース駆動回路１４を構成する複数のフィルム基板３５は、ＰＣＢ（Printed Circuit Board）つまりプリント基板２４ａ、２４ｂにも接続されており、複数のフィルム基板３５に接続される電源配線、信号配線はプリント基板２４ａ、２４ｂを経由して接続される。これはＰＣＢレス構成ではない。
【００６８】
複数のフィルム基板３５のうちの表示パネル基板２０の下辺に接続された複数のフィルム基板３５は、図２には図示していないが、表示パネル基板２０の下辺にもソース駆動回路を備える場合には、当該ソース駆動回路を構成する。
【００６９】
プリント基板２４ａ〜２４ｄは、図２の制御部３３およびパネル電源供給部３２を備える。
【００７０】
電圧・信号供給部１０１は、フィルム状の基板であり、各種電源電圧および各種制御信号を、プリント基板２４ａ〜２４ｄの１つから表示パネル基板２０を介して直近のフィルム基板３４に供給する。より詳しくは、電圧・信号供給部１０１は、パネル電源供給部３２により生成される各種電圧を電源電圧として表示パネル基板２０を介して直近のフィルム基板３４に供給するための電源配線と、制御部３３により生成される各種制御信号を直近のフィルム基板３４に供給する信号配線とを有する。
【００７１】
ただし、電源配線は、表示パネル基板２０の上辺および下辺の電圧・信号供給部１０１の両方から表示パネル基板２０に供給される。制御信号は、必ずしも両方から供給されるとは限らず、その種類によって上辺および下辺の電圧・信号供給部１０１の一方のみから供給される。
【００７２】
電圧・信号供給部１０１は、ゲート駆動回路１２ａ、１２ｂがＰＣＢレス構成でなければ不要である。ＰＣＢレス構成でない場合は、各種電源配線も各種信号配線もＰＣＢからフィルム基板３４に供給されるからである。
【００７３】
以上が、表示装置１の基板構成例である。
【００７４】
［１−４.ＣＯＦ基板およびゲートドライバＩＣの構成］
次に、フィルム基板３４およびゲートドライバＩＣ１２１の構成と、それらの電源配線の接続について説明する。
【００７５】
図４は、実施の形態１におけるＣＯＦ基板であるフィルム基板３４およびゲートドライバＩＣ１２１の構成例を示す図である。同図においてゲートドライバＩＣ１２１は、Ｎ（本実施の形態ではＮ＝４）個のシフトレジスタ１２２Ａ〜１２２Ｄと、電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１、電源端子ＰＡ２〜ＰＤ２、Ｐａ２、Ｐｃ２、内部配線Ｉａ１、Ｉｃ１、Ｉａ２、Ｉｃ２等を有する。なお、同図では、ゲートドライバＩＣ１２１の電源端子以外の端子、電源の内部配線以外の配線については、説明を分かり易くするために省略している。
【００７６】
このうち、Ｎ＋ｋ個の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１を第１電源端子群と呼ぶ。また、Ｎ＋ｋ個の電源端子ＰＡ２〜ＰＤ２、Ｐａ２、Ｐｃ２を第２電源端子群と呼ぶ。
【００７７】
Ｎ個のシフトレジスタ１２２Ａ〜１２２Ｄは、表示パネル基板２０に供給すべき各種ゲート信号を生成する。シフトレジスタ１２２Ａ〜１２２Ｄが４つであるのは、画素回路１６が４つのスイッチトランジスタ（つまりイネーブルスイッチ２３、スキャンスイッチ２４、ＲＥＦスイッチ２６、ＩＮＩスイッチ２７）に、４種類のゲート信号により駆動することを前提としている。画素回路１６内の４つスイッチトランジスタのドレインまたはソースに印加される電圧は異なっていることが多いので、ゲートに印加される電圧も対応する電圧にすべきである。シフトレジスタ１２２Ａ〜１２２Ｄのそれぞれは、対応するスイッチトランジスタをオンおよびオフさせるゲート信号を出力する。このことから、シフトレジスタ１２２Ａ〜１２２Ｄには個別に電源電圧を供給可能にするために、電源端子ＰＡ〜ＰＤが個別に設けられている。すなわち、電源端子ＰＡ１〜ＰＤ１は、シフトレジスタ９２２Ａ〜９２２Ｄにそれぞれ個別に接続され、互いに異なる電源電圧を供給可能な構成になっている。
【００７８】
さらに、ｋ（本実施の形態ではｋ＝２）個の電源端子Ｐａ１、Ｐｃ１は、冗長な電源端子として設けられている。これは、表示パネル基板２０とフィルム基板３４とを接続する電源配線の設計の自由度を増加させるためである。
【００７９】
第１電源端子群は外部から（図４ではフィルム基板３４から）の電源電圧の供給を受ける６個（つまりＮ＋ｋ個）の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１を有する。６個（つまりＮ＋ｋ個）の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１は、６本（つまりＮ＋ｋ本）の内部配線に接続されている。電源端子ＰＡ１〜ＰＤ１に接続された４本（つまりＮ本）の内部配線は、４個（つまりＮ個）のシフトレジスタ１２２Ａ〜１２２Ｄにそれぞれ接続され、電源電圧を供給する。また、電源端子Ｐａ１、Ｐｃ１に接続された２本（つまりｋ本）の内部配線Ｉａ１、Ｉｃ１は、電源端子ＰＡ１〜ＰＤ１に接続された４本（つまりＮ本）の内部配線から選択されたｋ本の内部配線をそれぞれ接続する。この選択されたｋ本の内部配線は、図４では、電源端子ＰＡ１、ＰＣ１に接続された２本の内部配線である。
【００８０】
このように、冗長に設けられたｋ個の電源端子Ｐａ１、Ｐｃ１は、内部配線Ｉａ１、Ｉｃ１によって電源端子ＰＡ１、ＰＣ１に接続されている。これにより、電源端子Ｐａ１への電源電圧の供給は、電源端子ＰＡ１への電源電圧の供給と等価である。つまり、シフトレジスタ１２２Ａへの電源電圧の供給は、電源端子Ｐａ１と電源端子ＰＡ１の何れからでも可能である。同様に、シフトレジスタ１２２Ｃへの電源電圧の供給は、電源端子Ｐｃ１と電源端子ＰＣ１の何れからでも可能である。
【００８１】
ゲートドライバＩＣ１２１は、このような冗長なｋ個の電源端子を有することにより、電源配線設計の自由度を増加させている。
【００８２】
また、図４における第２電源端子群は、外部から（図４ではフィルム基板３４から）の電源電圧の供給を受けるＮ＋ｋ個の電源端子ＰＡ２〜ＰＤ２、Ｐａ２、Ｐｃ２を有する。第２電源端子群の電源端子ＰＡ２〜ＰＤ２、Ｐａ２、Ｐｃ２は、第１電源端子群の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１とそれぞれ内部配線により接続されている。第２電源端子群のうち冗長に設けられたｋ個の電源端子Ｐａ２、Ｐｃ２は、図４のように内部配線Ｉａ２、Ｉｃ２によって電源端子ＰＡ２、ＰＣ２に接続されている。
【００８３】
第２電源端子群が第１電源端子群と対になって設けられているのは次の理由による。すなわち、第１に、表示パネル基板２０にゲートドライバＩＣ１２１およびフィルム基板３４がそれぞれ複数必要な場合には、隣りの（図４では下の）ゲートドライバＩＣ１２１およびフィルム基板３４に電源電圧を中継する必要があるからである。第２に、フィルム基板３４の配線が交差できない単層であることを前提にしているからである。
【００８４】
続いて、図４のフィルム基板について説明する。
【００８５】
フィルム基板３４は、電源入力端子ＴＡ１〜ＴＤ１、Ｔａ１、Ｔｃ１、電源出力端子ＴＡ２〜ＴＤ２、Ｔａ２、Ｔｃ２、パッドＲＡ１〜ＲＤ１、Ｒａ１、Ｒｃ１、ＲＡ２〜ＲＤ２、Ｒａ２、Ｒｃ２、電源出力端子ＴＡ２〜ＴＤ２、Ｔａ２、Ｔｃ２、第１電源配線ＷＡ１〜ＷＤ１、Ｗａ１、Ｗｃ１、第２電源配線ＷＡ２〜ＷＤ２、Ｗａ２、Ｗｃ２、第３電源配線ＷＡ３〜ＷＤ３、Ｗａ３、Ｗｃ３を有する。
【００８６】
このうち、Ｎ＋ｋ個の電源入力端子ＴＡ１〜ＴＤ１、Ｔａ１、Ｔｃ１を電源入力端子群と呼ぶ。Ｎ＋ｋ個の電源出力端子ＴＡ２〜ＴＤ２、Ｔａ２、Ｔｃ２を電源出力端子群と呼ぶ。Ｎ＋ｋ個のパッドＲＡ１〜ＲＤ１、Ｒａ１、Ｒｃ１を第１パッド群と呼ぶ。Ｎ＋ｋ個のパッドＲＡ２〜ＲＤ２、Ｒａ２、Ｒｃ２を第２パッド群と呼ぶ。Ｎ＋ｋ個の電源出力端子ＴＡ２〜ＴＤ２、Ｔａ２、Ｔｃ２を電源出力端子群と呼ぶ。第１電源配線ＷＡ１〜ＷＤ１、Ｗａ１、Ｗｃ１を第１電源端子群と呼ぶ。第２電源配線ＷＡ２〜ＷＤ２、Ｗａ２、Ｗｃ２を第２電源配線群と呼ぶ。第３電源配線ＷＡ３〜ＷＤ３、Ｗａ３、Ｗｃ３を第３電源配線群と呼ぶ。なお、図４では、電源配線以外の信号線（例えばクロック信号、制御信号等）は、説明を分かり易くするために省略している。
【００８７】
電源入力端子群は、Ｎ＋ｋ個の電源入力端子ＴＡ１〜ＴＤ１、Ｔａ１、Ｔｃ１を有する。本実施の形態ではＮ＝４、ｋ＝２である。Ｎ個の電源入力端子は、Ｎ個のシフトレジスタの電源電圧に対応している。ｋ個の電源入力端子は、表示パネル基板２０の電源配線設計の自由度を増やすために冗長に設けられた電源入力端子である。各電源入力端子は、フィルム基板３４に形成されたパッドであり、表示パネル基板２０のパッドとＡＣＦ接続され、表示パネル基板２０の電源配線から電源電圧の供給を受けることが可能である。
【００８８】
第１パッド群は、フィルム基板３４に形成されたＮ＋ｋ個のパッドＲＡ１〜ＲＤ１、Ｒａ１、Ｒｃ１を有し、ゲートドライバＩＣ１２１の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１と接続される。
【００８９】
第２パッド群は、フィルム基板３４に形成されたＮ＋ｋ個のパッドＲＡ２〜ＲＤ２、Ｒａ２、Ｒｃ２を有し、ゲートドライバＩＣ１２１の電源端子ＰＡ２〜ＰＤ２、Ｐａ２、Ｐｃ２と接続される。
【００９０】
第１電源配線群の第１電源配線ＷＡ１〜ＷＤ１、Ｗａ１、Ｗｃ１は、電源入力端子群の電源入力端子ＴＡ１〜ＴＤ１、Ｔａ１、Ｔｃ１と第１パッド群のパッドＲＡ１〜ＲＤ１、Ｒａ１、Ｒｃ１とをそれぞれ接続する。
【００９１】
第２電源配線群の第２電源配線ＷＡ２〜ＷＤ２、Ｗａ２、Ｗｃ２は、第２パッド群のパッドＲＡ２〜ＲＤ２、Ｒａ２、Ｒｃ２と、電源出力端子群の電源出力端子ＴＡ２〜ＴＤ２、Ｔａ２、Ｔｃ２とをそれぞれ接続する。
【００９２】
第３電源配線ＷＡ３〜ＷＤ３、Ｗａ３、Ｗｃ３は、第１パッド群のパッドＲＡ１〜ＲＤ１、Ｒａ１、Ｒｃ１と、第２パッド群のパッドＲＡ２〜ＲＤ２、Ｒａ２、Ｒｃ２とをそれぞれ接続する。
【００９３】
第１〜第３電源配線群の各電源配線が、図４のように回り込んで配線されているのは、フィルム基板３４の配線層が単層だからである。また、第１〜第３電源配線群は、ゲートドライバＩＣ１２１に電源電圧と供給し、かつ、隣り合うフィルム基板３４への電源電圧を供給する。
【００９４】
上記のように、フィルム基板３４は、冗長に設けられたｋ個の電源入力端子Ｔａ１、Ｔｃ１、ｋ個の電源出力端子Ｔａ２、Ｔｃ２を有している。これにより、電源入力端子Ｔａ１への電源電圧の供給は、電源入力端子ＴＡ１への電源電圧の供給と等価である。つまり、シフトレジスタ１２２Ａへの電源電圧の供給は、電源入力端子Ｔａ１と電源入力端子ＴＡ１の何れからでも可能である。同様に、シフトレジスタ１２２Ｃへの電源電圧の供給は、電源入力端子Ｔｃ１と電源入力端子ＴＣ１の何れからでも可能である。こうして、表示パネル基板２０における電源配線設計の自由度を高めることができる。
【００９５】
さらに、電源出力端子Ｔａ２からの電源電圧の出力は、電源出力端子ＴＡ２からの電源電圧の出力と等価である。同様に、電源出力端子Ｔｃ２からの電源電圧の出力は、電源出力端子ＴＣ２からの電源電圧の出力と等価である。こうして、電源出力端子における電源配線設計も、電源入力端子と同じ自由度を持つことができる。
【００９６】
［１−５.電源配線例］
つづいて、シフトレジスタ１２２Ａ〜１２２Ｄにおいて電源電圧を共通化することができる組み合わせについて具体例を挙げて説明する。
【００９７】
まず、本実施の形態においてシフトレジスタ１２２Ａ〜１２２Ｄに供給される電源電圧数を２つに減らす例について説明する。
【００９８】
図５は、本実施の形態において、電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２の２つを供給するものとする。図中の「Ａ」は、シフトレジスタ１２２Ａ、電源入力端子ＴＡ１、ＴＡ２、パッドＲＡ１、ＲＡ２、電源端子ＰＡ１、ＰＡ２、配線ＷＡ１、ＷＡ２、ＷＡ３の電源系統に対応する。図中の「Ｂ〜Ｄ」についても同様である。
【００９９】
図５に示すように、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせは、（ａ）〜（ｇ）の７通り存在する。
【０１００】
図６は、図５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。図６中の「Ａ〜Ｄ」は図５と同じ意味である。図６中の「ａ」は冗長に設けられた電源入力端子Ｔａ１、Ｔａ２、パッドＲａ１、Ｒａ２、電源端子Ｐａ１、Ｐａ２、配線Ｗａ１、Ｗａ２、Ｗａ３の電源系統に対応する。図中の「ｃ」も同様である。
【０１０１】
また、図６中のＡ＝Ｖ１の表記は、電源入力端子ＴＡ１に表示パネル基板２０上の電源電圧Ｖ１の電源配線が接続されていて、電源出力端子ＴＡ２に表示パネル基板２０上のカスケード接続用の電源電圧Ｖ１に対応する電源配線が接続されていることを意味する。ただし、［  ］が付加されている表記は、その電源入力端子が表示パネル基板２０のいずれの電源配線とも未接続であることを意味する。例えば、［Ａ＝Ｖ２］の表記は、電源入力端子ＴＡ１、電源出力端子ＴＡ２は共に未接続であることを意味し、ａの電源入力端子Ｔａ１と表示パネル基板２０の電源配線との接続によって、Ａには実質的に電源電圧Ｖ２が供給されることを意味する。
【０１０２】
図６の（１）は、電源電圧を共通化しない例を示す。すなわち、図６の(１)は、電圧・信号供給部１０１から４種類の電源電圧Ｖ１〜Ｖ４が供給され、Ａ〜Ｄ（シフトレジスタ１２２Ａ〜１２２Ｄ）に電源電圧Ｖ１〜Ｖ４がそれぞれ供給される例を示している。この場合、シフトレジスタ１２２Ａ〜１２２Ｄへの電源電圧の供給は、図１Ａと等価である。
【０１０３】
図６の（ａ）〜（ｇ）は、図５の（ａ）〜（ｇ）に対応している。例えば、図６の（ａ）は、電源入力端子ＴＡ１は、表示パネル基板２０上の電源電圧Ｖ１の電源配線に接続され、電源入力端子ＴＢ１〜ＴＤ１は、表示パネル基板２０上の電源電圧Ｖ２の電源配線にそれぞれ接続されている。電源入力端子Ｔａ１、Ｔｃ１は共に未接続である。
【０１０４】
図６の（ａ）、（ｂ）、（ｅ）の接続例は、冗長な電源入力端子Ｔａ１、Ｔｃ１が共に未接続であるので、図１Ａでも可能な接続である。また、図５および図６において＃を付加してある（ｃ）、（ｄ）、（ｆ）、（ｇ）は、冗長な電源入力端子Ｔａ１またはＴｃ１を用いなければ接続できない。言い換えれば、＃を付加している接続例は、冗長な電源入力端子を設けることによって、はじめて接続可能になっている。
【０１０５】
このように、従来の図１Ａでは（ａ）、（ｂ）、（ｅ）の３通りの接続が可能であるが、図６の接続例では、（ａ）〜（ｇ）の７通りの接続が可能になっている。実施の形態１において電源電圧数を２つに減らす場合の電源配線設計の自由度が３通りから７通りに増加している。
【０１０６】
次に、本実施の形態においてシフトレジスタ１２２Ａ〜１２２Ｄに供給される電源電圧数を３つに減らす例について説明する。
【０１０７】
図７は、本実施の形態において、電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２、Ｖ３の３つを供給するものとする。また、同図のＡ〜Ｄは、図５と同様である。
【０１０８】
図７に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタそれぞれの組み合わせは、（ａ）〜（ｆ）の６通り存在する。
【０１０９】
図８は、図７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図８の（１）は、電源電圧を共通化しない例を示す。図８（ａ）〜（ｆ）に示されるように、電源配線設計の自由度は次のように増加している。すなわち、従来の図１Ａでは（ａ）、（ｂ）、（ｅ）の３通りの接続が可能であるが、図８の接続例では、（ａ）〜（ｆ）の６通りの接続が可能になっている。すなわち、実施の形態１において電源電圧数を３つに減らす場合の電源配線設計の自由度が３通りから６通りに増加している。
【０１１０】
以上説明してきたように、本実施の形態のおけるゲートドライバＩＣによれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、供給すべき電源電圧の数つまり表示パネル基板上の電源配線数を減らす設計も減らさない設計も選択可能であり、電源配線の接続設計の自由度が高く、汎用性の高くすることができる。
【０１１１】
なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」と、電源入力端子Ｔｃ１を含む電源系統「ｃ」とを冗長に設けているが、これに限らない。例えば、電源系統「ａ」および「ｃ」の代わりに、電源系統「ｂ」および「ｄ」を、電源入力端子Ｔａ１側に設けてもよい。この場合、ゲートドライバＩＣ１２１は、電源端子ＰＢ１と電源端子Ｐｂ１とを接続する内部配線Ｉｂ１、電源端子ＰＢ２と電源端子Ｐｂ２とを接続する内部配線Ｉｂ２、電源端子ＰＤ１と電源端子Ｐｄ１とを接続する内部配線Ｉｄ１、電源端子Ｐｄ２と電源端子Ｐｄ２とを接続する内部配線Ｉｄ２を備えればよい。
【０１１２】
また、冗長な電源系統の数ｋは２に限らない。例えばｋ＝１であっても電源配線の接続設計の自由度を増加させることができる。
【０１１３】
（実施の形態２）
本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（３、１）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。
【０１１４】
図９は、実施の形態２におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。同図の構成は、図４と比べて、「Ｄ」の系統すなわちシフトレジスタ１２２Ｄ、電源端子ＰＤ１、ＰＤ２、電源入力端子ＴＡ１、パッドＲＤ１、ＲＤ２、電源出力端子ＴＤ２、電源配線ＷＤ１、ＷＤ２、ＷＤ３が削除されている点と、「ｃ」の系統すなわち電源端子Ｐｃ１、Ｐｃ２、電源入力端子Ｔｃ１、パッドＲｃ１、Ｒｃ２、電源出力端子Ｔｃ２、電源配線Ｗｃ１、Ｗｃ２、Ｗｃ３が削除されている点と、内部配線Ｉｃ１、Ｉｃ２が削除されている点とが異なる。この構成は、画素回路１６内のスイッチトランジスタの数が３であることを前提としている。図９において冗長に設けられたａの系統は、電源配線の自由度を増加させる。
【０１１５】
図１０は、実施の形態２における、シフトレジスタ１２２Ａ〜１２２Ｃに供給される電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。同図のように、電源電圧Ｖ１、Ｖ２が供給されるシフトレジスタそれぞれの組み合わせは、（ａ）〜（ｃ）の３通り存在する。
【０１１６】
図１１は、図１０の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図１１の（１）は、電源電圧を共通化しない接続例を示している。同図の（ａ）、（ｂ）の配線例は、冗長な電源入力端子Ｔａ１がなくても可能であり、＃が付加された（ｃ）の配線例は、冗長な電源入力端子Ｔａ１がなければ接続できない。
【０１１７】
このように、本実施の形態において電源電圧数を２つに減らす場合の電源配線設計の自由度が２通りから３通りに増加している。
【０１１８】
なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」を冗長に設けているが、これに限らない。例えば、電源系統「ａ」の代わりに、電源入力端子ＴＡ１の横に、電源入力端子Ｔｃを含む電源系統「ｃ」を冗長に設けてもよい。
【０１１９】
（実施の形態３）
本実施の形態では、上記Ｎと上記ｋとの組（Ｎ、ｋ）が（５、３）である場合の表示装置、ゲートドライバＩＣ、ＣＯＦ基板について詳細に説明する。
【０１２０】
図１２は、実施の形態３におけるＣＯＦ基板およびゲートドライバＩＣの構成例を示す図である。同図の構成は、図４と比べて、「Ｅ」の系統と「ｄ」の系統とが追加されている点と、内部配線Ｉｄ１、Ｉｄ２が追加されている点とが異なる。この構成は、画素回路１６が、５つのスイッチトランジスタを有することを前提とする。
【０１２１】
まず、本実施の形態においてシフトレジスタ１２２Ａ〜１２２Ｅに供給される電源電圧数を２つに減らす例について説明する。
【０１２２】
図１３は、本実施の形態において、電源電圧数を２つに減らす場合に、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２の２つを供給するものとする。同図に示すように、電源電圧Ｖ１が供給されるシフトレジスタと、電源電圧Ｖ２が供給されるシフトレジスタとの組み合わせは、（ａ）〜（ｏ）の１５通り存在する。
【０１２３】
図１４Ａおよび図１４Ｂは、図１３の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。ただし、図１４Ａの（１）は、電源電圧を共通化しない接続例を示している。図１４Ａおよび図１４Ｂにおいて、電源電圧を減らさない接続例を示している。図１４Ａおよび図１４Ｂにおいて、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても接続できる配線例は、（ａ）、（ｂ）、（ｆ）、（ｉ）の４通り存在する。一方、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない配線例は、＃が付加された（ｃ）〜（ｅ）、（ｇ）〜（ｋ）、（ｍ）〜（ｏ）の１１通り存在する。すなわち、実施の形態２において電源電圧数を２つに減らす場合の電源配線設計の自由度が４通りから１５通りに増加している。
【０１２４】
つぎに、本実施の形態においてシフトレジスタ１２２Ａ〜１２２Ｅに供給される電源電圧数を３つに減らす例について説明する。
【０１２５】
図１５は、本実施の形態において、電源電圧数を３つに減らす場合に、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１、Ｖ２、Ｖ３の３つを供給するものとする。
【０１２６】
図１５に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせは、（ａ）〜（ｙ）の２５通り存在する。
【０１２７】
図１６Ａ、図１６Ｂおよび図１６Ｃは、図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。これらの図の（ａ）、（ｂ）、（ｄ）、（ｎ）、（ｗ）の５つ配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても可能であり、＃が付加された（ｃ）、（ｅ）〜（ｈ）、（ｊ）〜（ｍ）、（ｏ）〜（ｖ）、（ｘ）、（ｙ）の１９の配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない。また、＊が付加された（ｉ）の組み合わせは、図１２の構成では接続不可能である。
【０１２８】
このように、本実施の形態において電源電圧数を３つに減らす場合の電源配線設計の自由度は５通りから２４通りに増加している。
【０１２９】
つづいて、本実施の形態においてシフトレジスタ１２２Ａ〜１２２Ｅに供給される電源電圧数を４つに減らす例について説明する。
【０１３０】
図１７は、本実施の形態において、電源電圧数を４つに減らす場合に、電源電圧Ｖ１〜Ｖ４が供給されるシフトレジスタの組み合わせを示す図である。電圧・信号供給部１０１は互いに異なる電源電圧Ｖ１〜Ｖ４の４つを供給するものとする。
【０１３１】
図１７に示すように、電源電圧Ｖ１〜Ｖ４が供給されるシフトレジスタの組み合わせは、（ａ）〜（ｊ）の１０通り存在する。
【０１３２】
図１８は、図１７の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。同図の（ａ）、（ｂ）、（ｆ）、（ｉ）の４つ接続例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなくても可能であり、＃が付加された（ｃ）〜（ｅ）、（ｇ）、（ｈ）の６つの配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１がなければ接続できない。
【０１３３】
このように、本実施の形態において電源電圧数を４つに減らす場合の電源配線設計の自由度は４通りから１０通りに増加している。
【０１３４】
なお、本実施の形態において、電源入力端子Ｔａ１を含む電源系統「ａ」と、電源入力端子Ｔｃ１を含む電源系統「ｃ」と、電源入力端子Ｔｄ１を含む電源系統「ｄ」とを冗長に設けているが、これに限らない。冗長な電源系統の数ｋは、３に限らず１でも４でも他の数でもよい。また、冗長な電源系統のそれぞれは、ゲートドライバＩＣ１２１内の内部配線により、冗長でない電源系統の１つ（つまり「Ａ」〜「Ｄ」の電源系統から選択された電源系統）に接続されていればよい。
【０１３５】
次に、実施の形態３の変形例について図面を用いて説明する。実施の形態３における図１２に示したＣＯＦ基板およびゲートドライバＩＣの構成例では、電源系統「ａ」、「ｃ」、「ｄ」の３の電源系統を冗長に設ける例について説明した。つまり、元々存在する５つの電源系統「Ａ」〜「Ｅ」に、「ａ、ｃ、ｄ」の冗長な電源系統を追加した例を説明した。この構成例では、図１６Ａ中の＊を付加した（ｉ）において接続できないケースが存在する。実施の形態３の変形例では、図１６Ａ中の（ｉ）のケースについても接続可能な構成例について説明する。
【０１３６】
図１９は、実施の形態３の変形例におけるＣＯＦ基板３４およびゲートドライバＩＣ１２１の構成例を示す図である。同図の変形例は、図１２と比べて、ゲートドライバＩＣ１２１において電源端子Ｐｃｃ１、Ｐｃｃ２、内部配線Ｉｃｃ１、Ｉｃｃ２、電源端子Ｐｃｃ１とＰｃｃ２とを接続する内部配線が追加されている点と、ＣＯＦ基板３４において電源入力端子Ｔｃｃ１、Ｔｃｃ２、パッドＲｃｃ１、Ｒｃｃ２、第１〜第３電源配線Ｗｃｃ１、Ｗｃｃ２、Ｗｃｃ３が追加されている点とが異なる。以下、異なる点を中心に説明する。
【０１３７】
電源端子Ｐｃｃ１、Ｐｃｃ２は、それぞれ冗長に設けられた電源端子である。
【０１３８】
内部配線Ｉｃｃ１は、電源端子Ｐｃｃ１と、電源端子Ｐｃ１またはＰＣ１とを接続するゲートドライバＩＣ１２１内部の配線である。これにより、電源端子Ｐｃｃ１は、電源端子ＰＣ１、Ｐｃ１と同じ電位になる。言い換えれば、Ｐｃｃ１は、電源端子ＰＣ１と同じ電位に維持される冗長な電源端子であり、また、冗長な電源端子Ｐｃ１と同じ電位に維持される冗長な電源端子でもあり、シフトレジスタ１２２Ｃへの電源供給用の端子である。
【０１３９】
内部配線Ｉｃｃ２も同様に、電源端子Ｐｃｃ２と、電源端子Ｐｃ２またはＰＣ２とを接続する。
【０１４０】
電源入力端子Ｔｃｃ１、第１電源配線Ｗｃｃ１、パッドＲｃｃ１、第３電源配線Ｗｃｃ３、パッドＲｃｃ２、第２電源配線Ｗｃｃ２、電源入力端子Ｔｃｃ２の順に接続された電源系統を、電源系統「ｃｃ」と呼ぶ。
【０１４１】
電源系統「ｃｃ」は、電源系統「Ｃ」と内部配線Ｉｃｃ１およびＩｃｃ２によって接続されているので、電源系統「Ｃ」と実質的に同一であり、冗長に設けられた電源系統「ｃ」とも実質的に同一である。つまり、電源配線設計の自由度を高めるために、電源系統「Ｃ」に対して、冗長な電源系統「ｃｃ」および「ｃ」が設けられている。
【０１４２】
図１２では３つの冗長な電源系統「ａ」、「ｃ」、「ｄ」が設けられているのに対して、図１９では、さらに冗長な電源系統「ｃｃ」が追加されている。これにより、図１６Ａ中の（ｉ）のケースについても接続可能にする。
【０１４３】
図２０Ａ〜図２０Ｃは、図１５の組み合わせのそれぞれに対応する電源配線の接続例を示す図である。図２０Ａ〜図２０Ｃは、図１６Ａ〜図１６Ｃと比べて、電源入力端子Ｔｃｃ１、Ｔｃｃ２が追加されている。また、図２０Ａ〜図２０Ｃ中の（ｉ）以外の接続例において、電源入力端子Ｔｃｃ１（Ｔｃｃ２）は未接続であり、他の電源入力端子は図１６Ａ〜図１６Ｃと同様に接続されている。
【０１４４】
図２０Ａの（ｉ）の接続例において、電源入力端子Ｔｃｃ１（Ｔｃｃ２）に配線することにより、図１５の（ｉ）の電源電圧の組み合わせを実現している。つまり、図１５の（ｉ）は、図１６Ａの（ｉ）では接続不可能であったが、図２０Ａでは接続可能にしている。
【０１４５】
図１５に示すように、電源電圧Ｖ１、Ｖ２、Ｖ３が供給されるシフトレジスタの組み合わせは、（ａ）〜（ｙ）の２５通り存在する。
【０１４６】
図２０Ａ〜図２０Ｃの（ａ）、（ｂ）、（ｄ）、（ｎ）、（ｗ）の５つ配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１がなくても可能であり、これ以外の全ての（ｃ）、（ｅ）〜（ｍ）、（ｏ）〜（ｖ）、（ｘ）、（ｙ）の２０の配線例は、冗長な電源入力端子Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１がなければ接続できない。
【０１４７】
このように、本変形例において電源電圧数を５から３に減らす場合の電源配線設計の自由度は５通りから２５通りに増加しており、図１５の全ての組み合わせが配線可能である。
【０１４８】
なお、上記各実施の形態ではＣＯＦ基板を備えるＰＣＢ基板レス構成のゲート駆動回路について説明したが、ＣＯＧ（Chip On Glass）構成のゲート駆動回路でもよい。図２１は、ＣＯＧ構成の表示装置における基板構成例を示す図である。同図のように、ゲートドライバＩＣ１２１は、フィルム基板を介さずに表示パネル基板２０上に直接実装される。この構成においても、各実施の形態と同様に、ゲートドライバＩＣ１２１内の冗長な電源系統は、表示パネル基板２０の電源配線設計の自由度を高めることができる。
【０１４９】
また、実施の形態１、２、３では（Ｎ、ｋ）＝（４、２）、（３、１）、（５、３）、（５、４）の例についてそれぞれ説明してきたが、（Ｎ、ｋ）はこれに限らない。
【０１５０】
以上説明してきたように、本開示の一態様におけるゲートドライバＩＣは、表示パネル基板２０に供給すべきゲート信号を生成するＮ（Ｎは自然数）個のシフトレジスタ１２２Ａ〜１２２Ｄ（Ｎ＝４の場合）と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子ＰＡ１〜ＰＤ１、Ｐａ１、Ｐｃ１（ｋ＝２の場合）と、前記Ｎ＋ｋ個の電源端子に接続されたＮ＋ｋ本の内部配線とを備え、前記Ｎ＋ｋ本の内部配線のうちのＮ本の内部配線は、前記Ｎ＋ｋ個の電源端子のうちのＮ個の電源端子と、前記Ｎ個のシフトレジスタとをそれぞれ接続し、前記Ｎ＋ｋ本の内部配線のうちの前記Ｎ本の内部配線を除くｋ本の内部配線Ｉａ２、Ｉｃ２（ｋ＝２の場合）は、前記Ｎ＋ｋ個の電源端子のうちの前記Ｎ個の電源端子を除くｋ個の電源端子と、前記Ｎ本の内部配線から選択されたｋ本の内部配線とをそれぞれ接続する。
【０１５１】
この構成によれば、ｋ個の電源端子を冗長に備え、ｋ本の内部配線がｋ個の電源端子と、前記Ｎ本の内部配線の中からから選択されたｋ本の内部配線とをそれぞれ接続している。それゆえ、Ｎ個の電源端子のうち隣り合っていない電源端子同士の電源電圧を共通化することができる。すなわち、ゲートドライバＩＣ、ＣＯＦ基板および表示装置において、電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
【０１５２】
ここで、前記ゲートドライバＩＣは、前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、外部からの給電用のＮ＋ｋ個の電源端子からなる第２電源端子群とを備え、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子は、前記Ｎ＋ｋ本の内部配線にそれぞれ接続されてもよい。
【０１５３】
この構成によれば、複数のゲートドライバＩＣをカスケード接続するのに適している。
【０１５４】
また、本開示の一態様におけるチップオンフィルム基板は、上記のゲートドライバＩＣと、前記ゲートドライバＩＣを実装したフィルム基板と、前記フィルム基板に形成され、前記表示パネル基板から電源電圧の供給を受けるＮ＋ｋ個の電源入力端子と、前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源端子に接続されるＮ＋ｋ個のパッドと、前記フィルム基板に形成され、前記Ｎ＋ｋ個の電源入力端子と前記Ｎ＋ｋ個のパッドとをそれぞれ接続するＮ＋ｋ本の第１電源配線とを備える。
【０１５５】
この構成によれば、冗長に設けられたｋ個の電源入力端子、ｋ個の電源出力端子を有している。これにより、冗長に設けられた電源入力端子の１つへの電源電圧の供給は、冗長でない電源入力端子の１つへの電源電圧の供給と等価である。つまり、あるシフトレジスタへの電源電圧の供給は、冗長に設けられた電源入力端子と冗長でない電源入力端子の何れからでも可能である。こうして、表示パネル基板２０における電源配線設計の自由度を高めることができる。
【０１５６】
ここで、前記ゲートドライバＩＣは、前記Ｎ＋ｋ個の電源端子からなる第１電源端子群と、外部からの給電用のＮ＋ｋ（ｋは自然数）個の電源端子からなる第２電源端子群とを備え、前記Ｎ＋ｋ本の内部配線は、前記第１電源端子群の前記Ｎ＋ｋ個の電源端子と、前記第２電源端子群の前記Ｎ＋ｋ個の電源端子とをそれぞれ接続し、前記チップオンフィルム基板は、前記フィルム基板上に形成された前記Ｎ＋ｋ個の電源入力端子からなる電源入力端子群と、前記フィルム基板上に形成されたＮ＋ｋ個の電源出力端子からなる電源出力端子群と、前記フィルム基板上に形成され、前記第１電源端子群に接続される第１パッド群と、前記フィルム基板上に形成され、前記第２電源端子群に接続される第２パッド群と、前記フィルム基板上に形成され、前記電源入力端子群の電源入力端子と、前記第１パッド群のパッドとをそれぞれ接続するＮ＋ｋ本の第１配線群と、前記フィルム基板上に形成され、前記第２パッド群のパッドと、前記電源出力端子群の電源出力端子とをそれぞれ接続するＮ＋ｋ本の第２配線群と、前記フィルム基板上に形成され、前記第１パッド群のパッドと、前記第２パッド群のパッドとをそれぞれ接続する第３配線群とを備えてもよい。
【０１５７】
この構成によれば、複数のチップオンフィルムをカスケード接続するのに適している。
【０１５８】
また、本開示の一態様における表示装置は、上記のチップオンフィルム基板と、前記フィルム基板の前記Ｎ＋ｋ個の電源入力端子のうちの少なくともＮ個の電源入力端子に電源電圧を供給する前記表示パネル基板とを備える。
【０１５９】
この構成によれば、表示パネル基板とチップオンフィルム基板との間の電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
【０１６０】
ここで、前記Ｎ＋ｋ個の電源入力端子のうちの１以上ｋ個以下の電源入力端子は、前記表示パネル基板に形成されたいずれの配線とも非接続でもよい。
【０１６１】
また、本開示の他の一態様における表示装置は、上記のゲートドライバＩＣと、前記Ｎ＋ｋ個の電源端子のうちの少なくともＮ個の電源端子に電源電圧を供給する表示パネル基板とを備える。
【０１６２】
この構成によれば、表示パネル基板とゲートドライバＩＣとの間の電源配線数を減らす設計も減らさない設計も選択可能で電源配線の接続設計の自由度が高く、汎用性を高めることができる。
【０１６３】
ここで、前記Ｎ＋ｋ個の接続端子のうちの１以上ｋ個以下の電源端子は、前記表示パネル基板に形成されたいずれの配線とも非接続でもよい。
【０１６４】
以上、ゲートドライバＩＣ、チップオンフィルム基板、それを用いた表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれても良い。
【０１６５】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１６６】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１６７】
本開示は、テレビ受像機、情報機器などのフラットパネル型の表示装置のゲートドライバＩＣ、ＣＯＦ基板およびそれを用いた表示装置に利用できる。
【符号の説明】
【０１６８】
１  表示装置
１２ａ、１２ｂ  ゲート駆動回路
１４  ソース駆動回路
１６  画素回路
２０  表示パネル基板
２１  発光素子
２２  駆動トランジスタ
２３  イネーブルスイッチ
２４  スキャンスイッチ
２４ａ〜２４ｄ  プリント基板
２５  容量素子
２６  ＲＥＦスイッチ
２７  ＩＮＩスイッチ
３２  パネル電源供給部
３３  制御部
３４  フィルム基板
３５  フィルム基板
１０１  電圧・信号供給部
１２１  ゲートドライバＩＣ
１２２Ａ〜１２２Ｅ  シフトレジスタ
Ｉａ１、Ｉｃ１、Ｉｄ１、Ｉｃｃ１  内部配線
Ｉａ２、Ｉｃ２、Ｉｄ２、Ｉｃｃ２  内部配線
ＰＡ１〜ＰＥ１、Ｐａ１、Ｐｃ１、Ｐｄ１、Ｐｃｃ１  電源端子
ＰＡ２〜ＰＥ２、Ｐａ２、Ｐｃ２、Ｐｄ２、Ｐｃｃ２  電源端子
ＲＡ１〜ＲＥ１、Ｒａ１、Ｒｃ１、Ｒｄ１、Ｒｃｃ１  パッド
ＲＡ２〜ＲＥ２、Ｒａ２、Ｒｃ２、Ｒｄ２、Ｒｃｃ２  パッド
ＴＡ１〜ＴＥ１、Ｔａ１、Ｔｃ１、Ｔｄ１、Ｔｃｃ１  電源入力端子
ＴＡ２〜ＴＥ２、Ｔａ２、Ｔｃ２、Ｔｄ２、Ｔｃｃ２  電源入力端子
ＷＡ１〜ＷＥ１、Ｗａ１、Ｗｃ１、Ｗｄ１、Ｗｃｃ１  第１電源配線
ＷＡ２〜ＷＥ２、Ｗａ２、Ｗｃ２、Ｗｄ２、Ｗｃｃ２  第２電源配線
ＷＡ３〜ＷＥ３、Ｗａ３、Ｗｃ３、Ｗｄ３、Ｗｃｃ３  第３電源配線
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2015140862.tif 000009
【図７】
2015140862.tif 000010
【図８】
2015140862.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
2015140862.tif 000019
【図１６Ａ】
2015140862.tif 000020
【図１６Ｂ】
2015140862.tif 000021
【図１６Ｃ】
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【図１７】
2015140862.tif 000023
【図１８】
2015140862.tif 000024
【図１９】
2015140862.tif 000025
【図２０Ａ】
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【図２０Ｂ】
2015140862.tif 000027
【図２０Ｃ】
2015140862.tif 000028
【図２１】
2015140862.tif 000029
【国際調査報告】
2015140862.tif 000030
2015140862.tif 000031