(57)【要約】  ＣｏＣ形態の半導体装置において、チップの中心部の電源電圧降下（ＩＲドロップ）を防止し、タイミング信頼性の劣化を防止する。半導体装置は、基板と、基板の上に、基板と反対側の上面を回路形成面とした状態で保持されており、かつ、基板と電気的に接続されたＴＳＶ電極と、接続パッドとが形成された第１の半導体チップと、第１の半導体チップの上面側に保持され、かつ、第１の半導体チップとバンプを介して電気的に接続された第２の半導体チップと、第１の半導体チップの接続パッドと基板とを電気的に接続する接続部材と、第１の半導体チップの上面上に形成されており、ＴＳＶ電極と電気的に接続された再配線とを備えている。
2014136156.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に、前記基板と反対側の上面を回路形成面とした状態で保持されており、かつ、前記基板と電気的に接続されたＴＳＶ電極と、接続パッドとが形成された第１の半導体チップと、
前記第１の半導体チップの上面側に保持され、かつ、前記第１の半導体チップとバンプを介して電気的に接続された第２の半導体チップと、
前記第１の半導体チップの前記接続パッドと前記基板とを電気的に接続する接続部材と、
前記第１の半導体チップの上面上に形成されており、前記ＴＳＶ電極と電気的に接続された再配線とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の半導体チップは、平面的に見てチップ本体の側面から外方に向かって形成された拡張部を有しており、
前記接続パッドは、前記拡張部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第２の半導体チップは、少なくとも１つのＴＳＶ電極が形成されており、
当該半導体装置は、さらに、前記第２の半導体チップの上面側に保持され、かつ、前記第２の半導体チップと少なくとも１つのバンプを介して電気的に接続された第３の半導体チップを備えていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２の半導体チップは、平面的に見てチップ本体の側面から外方に向かって形成された拡張部を有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップにおいて、前記再配線に、電源配線または接地配線が接続されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、平面的に見たとき、上面側の前記バンプと配置位置が一致しており、かつ、電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、平面的に見たとき、上面側の前記バンプと配置位置が一致しておらず、かつ、電気的に接続されていないことを特徴とする半導体装置。
【請求項８】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、前記基板の基板電極と、導電性樹脂または導電性フィルムによって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、前記基板の基板電極と、はんだ、バンプ、または、再配線によって電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面または下面は、回路形成面であることを特徴とする半導体装置。
【請求項１１】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面または下面上に、前記第２の半導体チップに形成された前記ＴＳＶ電極と電気的に接続された再配線が設けられていることを特徴とする半導体装置。
【請求項１２】
請求項３または４記載の半導体装置において、
前記第１〜第３の半導体チップに積層するように設けられたコンデンサ素子を備え、
前記第２の半導体チップに形成されたＴＳＶ電極は、前記コンデンサ素子と電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面と下面とにおいて、平面的に見たとき、バンプの配置位置が異なっていることを特徴とする半導体装置。
【請求項１４】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記基板は、中央部に設けられた基板電極と、前記第１の半導体チップと反対側の面に設けられており、前記基板電極と電気的に接続されたボール端子とを有しており
前記第１の半導体チップのＴＳＶ電極は、導電性部材を介して、前記基板電極に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項３または４記載の半導体装置において、
前記第２または第３の半導体チップは、接続パッドを有し、
前記第２または第３の半導体チップの前記接続パッドは、前記基板と電気的にワイヤボンディング接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記基板上に、前記第１および第２の半導体チップを含むｎ（ｎは３以上の整数）個の半導体チップが積層されたチップ積層構造が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記ｎ個の半導体チップのうちいずれかが、平面的に見てチップ本体の周囲に形成された拡張部を有していることを特徴とする半導体装置。
【請求項１８】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、当該第１の半導体チップのチップ内配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１９】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、当該第１の半導体チップのチップ内配線と電気的に接続されていないことを特徴とする半導体装置。
【請求項２０】
請求項１または２記載の半導体装置において、
前記基板上に、前記第１および第２の半導体チップ、並びに、最上段に積層されており、少なくとも１つのＴＳＶ電極が形成された第ｎ（ｎは３以上の整数）の半導体チップを含むチップ積層構造が形成されており、
前記半導体装置は、前記チップ積層構造を覆うように設けられており、前記基板の基板電極と電気的に接続された放熱板を備え、
前記第ｎの半導体チップに形成されたＴＳＶ電極は、前記放熱板と電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項１〜２０のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップの上面に形成された前記接続パッドはワイヤボンディングパッドであり、前記接続部材はワイヤであることを特徴とする半導体装置。
【請求項２２】
請求項１〜２１のうちいずれか１項記載の半導体装置において、
前記第１および第２の半導体チップは、メモリチップ、または、システムチップであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特にチップオンチップ（ＣｏＣ：Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体製造技術の微細化に伴い、ＬＳＩを構成するトランジスタ数は増加の一途をたどっている。また、ＬＳＩの構成要素、特にシステムが複雑・大規模になるにつれて、システムＬＳＩが必要とするメモリ容量の増加が懸念されており、大規模メモリを搭載したシステムＬＳＩの高効率な実装方法が求められている。【０００３】
一方、ＬＳＩとパッケージとの接続方式として、ワイヤボンディング方式やフリップチップ方式が広く普及している。この実装形態を用いた場合、メモリを搭載する場合には、システムＬＳＩチップ内または、チップ搭載基板、または実装基板にメモリを搭載する必要があり、搭載容量の制約または、基板搭載面積の拡大、搭載コスト増大等が生じる。これに対する解決策としては、ＣｏＣ構造が用いられている。【０００４】
一般的なＣｏＣ形態の半導体装置では、回路形成面に複数のパッドを備えた半導体チップが、互いの回路形成面を向かい合わせるように配置され、パッド上に配置されたバンプを介して電気的に接続されている。このようなＣｏＣ形態をとることで、複数の半導体チップを基板上に搭載できるため、通常のワイヤボンディングおよびフリップチップ方式と比べ、チップ間を効率的に、小面積で接合できる長所を有する。【０００５】
一方、ＣｏＣ形態をとる場合、上側の半導体チップへの電源供給が下側の半導体チップを経由するため、上側の半導体チップの電源電圧が不足することによる電圧降下（ＩＲドロップ）が発生するという問題がある。また、下側の半導体チップを上側の半導体チップが覆っているため下側の半導体チップ中央部の直上からの電源供給が困難であり、下側の半導体チップ中央部への電源供給についても電圧降下が発生する。すなわち、この影響によりＬＳＩのトランジスタの動作速度が不均一となるので、この影響を考慮しなければ、ＬＳＩの動作タイミングが影響を受け、ＬＳＩ機能動作不良、歩留り等にについて大きな問題が生じてしまう。【０００６】
この問題に対し、特許文献１に記載された半導体装置においては、ＣｏＣ形態であり、かつ、配線基板上に積層する複数の半導体チップの搭載位置をずらすことにより、基板から上側搭載チップへ直接基板から電源を供給する手法が開示されている。【０００７】
また、特許文献２に記載された半導体装置においては、ＣｏＣ形態であり、半導体メモリチップ上に、半導体メモリチップより小型である半導体論理回路チップを積層し、半導体装置の小型化を図ることを目的とする方法が開示されている。【０００８】
特許文献３に記載された半導体装置においては、複数の半導体素子の間に介在するインタポーザ基板を有し、インタポーザ基板の一方の面にはパッドが形成されており、インタポーザ基板の他方の面には、該他方の面上に位置する半導体素子のパッドの平面位置に一致する平面位置に配置されたパッドが形成され、一方の面に形成されたパッドと他方の面に形成されたパッドとは、インタポーザ基板の内部で接続されている構造が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１５９６０７号公報
【特許文献２】特開２０１０−１４１０８０号公報
【特許文献３】特開２０１０−２７８３３４号公報
【発明の概要】
【００１０】
特許文献１の半導体装置は、上側に搭載するチップと下側に搭載するチップとの積層位置をずらすことが前提であり、チップ表面が基板に対向する片側のみしか基板からの直接の電源供給ができないため、チップ面内の安定した電源供給はきわめて困難である。また、チップをずらすことにより実装する樹脂基板の面積がより大きくなり、基板サイズ拡大によりコスト増が発生する。
【００１１】
特許文献２の半導体装置は、上側に搭載するチップが下側に搭載するチップに対し小型であることが前提であり、下側のチップが小型の場合には、ＣｏＣ形態はとれない。
【００１２】
特許文献３の半導体装置は、インタポーザ基板を介し、ＴＳＶで上下積層半導体チップを接続するもので、チップ上下の回路接合の効率化は期待待できるが、チップ中央部の電源電圧降下に対する効果は限定的である。
【００１３】
本開示では、複数の半導体チップをＣｏＣ形態で接続する半導体装置において、ＣｏＣ実装時の上下チップ中央部領域への電源の安定供給が可能となる構成を提供する。
【００１４】
本開示の一態様では、半導体装置は、基板と、基板の上に、基板と反対側の上面を回路形成面とした状態で保持されており、かつ、基板と電気的に接続されたＴＳＶ電極と、接続パッドとが形成された第１の半導体チップと、第１の半導体チップの上面側に保持され、かつ、第１の半導体チップとバンプを介して電気的に接続された第２の半導体チップと、第１の半導体チップの接続パッドと基板とを電気的に接続する接続部材と、第１の半導体チップの上面上に形成されており、ＴＳＶ電極と電気的に接続された再配線とを備えている。
【００１５】
この態様によると、基板から、第１の半導体チップの上面すなわち回路形成面に対して、第１の半導体チップに形成されたＴＳＶ電極と、第１の半導体チップの上面上に形成された再配線を介して、電源供給を行うことができる。したがって、チップ中央部領域へ電源を安定供給することが可能となる。
【００１６】
本開示によれば、複数の半導体チップをＣｏＣ形態で接続するタイプの半導体装置において、コストを抑制しつつ、上側・下側チップの大小関係によらず、ＣｏＣ実装時の上下チップ中央部領域への電源の安定供給を実現できるため、トランジスタの動作速度のばらつき等に起因するタイミング性能、機能誤動作を防止することが可能になり、半導体装置としての性能、信頼性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、第一の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図１Ｂ】図１Ｂは、第一の実施形態に係る半導体装置の構成を模式的に示した平面図である。
【図２Ａ】図２Ａは、第一の実施形態の変形例１に係る半導体装置の構成を模式的に示した断面図である。
【図２Ｂ】図２Ｂは、第一の実施形態の変形例１に係る半導体装置の構成を模式的に示した平面図である。
【図３】図３は、第一の実施形態の変形例２に係る半導体装置の構成を模式的に示した断面図である。
【図４】図４は、第一の実施形態の変形例３に係る半導体装置の構成を模式的に示した断面図である。
【図５】図５は、第一の実施形態の変形例４に係る半導体装置の構成を模式的に示した断面図である。
【図６】図６は、第一の実施形態の変形例５に係る半導体装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【００１８】
本実施形態の半導体装置について図面を用いて説明する。各図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００１９】
（第一の実施形態）
図１Ａおよび図１Ｂは、本実施形態に係る半導体装置の構成を模式的に示す断面図および平面図である。図１Ａは図１Ｂの線Ａ−Ａ‘における断面図である。
【００２０】
図１Ａに示すように、半導体装置１００は、積層構造の下側となる第１の半導体チップ１０１と、積層構造の上側となる第２の半導体チップ１０２と、第１および第２の半導体チップ１０１、１０２を搭載する例えば配線基板等の基板１０３とを有する。すなわち、基板１０３上に、第１および第２の半導体チップ１０１，１０２を含むチップ積層構造が形成されている。第１の半導体チップ１０１は、基板１０３と反対側の上面が回路形成面であり、第２の半導体チップ１０２は、基板側の下面が回路形成面である。第１および第２の半導体チップ１０１，１０２各々の回路形成面上には、複数の接続端子１０４が配置されている。第１の半導体チップ１０１と第２の半導体チップ１０２とは、接続端子１０４上に配置された複数のバンプ１０５を介して互いに電気的に接続されている。また、第１の半導体チップ１０１と第２の半導体チップ１０２との間には、アンダーフィル樹脂１０７が充填されている。第１および第２の半導体チップ１０１，１０２は、例えば、メモリチップ、またはシステムチップ（システムＬＳＩ）である。
【００２１】
第１の半導体チップ１０１上には、第２の半導体チップ１０２の搭載領域より外側に、ワイヤボンディングパッド１０４Ａが形成されている。ワイヤ１０６が、ワイヤボンディングパッド１０４Ａと基板１０３とを電気的にワイヤボンディング接続している。また、第１の半導体チップ１０１には、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）電極（シリコン貫通電極）１０８が形成されている。ＴＳＶ電極１０８の少なくとも１つは基板１０３と電気的に接続されている。ここでは一例として、第１の半導体チップ１０１の下面側において、ＴＳＶ電極１０８は、基板１０３の基板電極１０９と導電性樹脂または導電性フィルム１１０によって接続されている。なお、第１の半導体チップ１０１のＴＳＶ電極１０８と基板電極１０９とは、導電性樹脂または導電性フィルム１１０に代えて、例えば、はんだ、バンプ、または、再配線によって電気的に接続してもかまわない。
【００２２】
ＴＳＶ電極１０８の１つは、平面的に見たとき、上面側のバンプ１０５と配置位置が一致しており、かつ、電気的に接続されている。他のＴＳＶ電極１０８の１つは、平面的に見たとき、上面側のバンプ１０５と配置位置が一致しておらず、かつ、電気的に接続されていない。また、ＴＳＶ電極１０８は、第１の半導体チップ１０１のチップ内配線と電気的に接続されている場合もあるし、接続されていない場合もある。
【００２３】
また、第１の半導体チップ１０１の上面側には、再配線１１１が形成されている。第１の半導体チップ１０１の上面側において、ＴＳＶ電極１０８は例えばチップ表面配線を介して再配線１１１に電気的に接続されている。第１の半導体チップ１０１において、再配線１１１に電源配線または接地配線が接続されている。モールド樹脂１１２は、第１および第２の半導体チップ１０１，１０２、並びにワイヤ１０６を封止する。
【００２４】
図１Ｂに示すように、第１の半導体チップ１０１の回路形成面上において、その中心領域に、再配線１１１が電源（またはグランド）配線として形成されている。再配線１１１は、第１の半導体チップ１０１の下面と、接続端子およびＴＳＶ電極１０８を介して接続されている。また、第２の半導体チップ１０２と接続するためのバンプ１０５と、再配線１１１とは、接続されていてもよいし、接続されていなくてもよい。
【００２５】
ＴＳＶ電極１０８とバンプ１０５とを複数の電源系統に対応して形成し、バンプ１０５と再配線１１１とを接続し、第１および第２の半導体チップ１０１，１０２上においてチップ内に電極に接続することで、チップ内電源配線を複数系統形成することができる。
【００２６】
再配線１１１は、バンプ１０５を製造する工程と同一工程で作成可能である。例えば、第１の半導体チップ１０１上の再配線１１１およびバンプ１０５の領域のレジストを開孔し、ＣｕとＳｎの電解メッキを付与しレジストを除去して形成する。再配線１１１およびバンプ１０５の材料は、金属材料、導電性材料であれば材質は問わず、Ｃｕ、はんだ、Ｎｉ、Ａｕ、Ａｌやそれらの合金等で、低抵抗の金属を用いるとより効果的である。
【００２７】
電源、グランド配線を併用する場合には、再配線１１１を二本の配線にしてチップ中心部に引き込むことで、２つの電位の電源配線を作成する。この構成により、第１および第２の半導体チップ１０１，１０２の中央部に引き伸ばした再配線１１１によって、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。
【００２８】
また、第１の半導体チップ１０１のＴＳＶ電極１０８は、導電性樹脂または導電性フィルム１１０によって基板電極１０９と接続されている。この接続位置を第１の半導体チップ１０１中央部、基板１０３中央部とすることによって、基板１０３のボール端子１１４から第１の半導体チップ１０１内の内部素子までの電源配線経路をより短く、抵抗値を小さくすることができる。
【００２９】
さらに詳しくは、例えば、再配線１１１の層の高さは約３μｍである。これは、第１および第２の半導体チップ１０１，１０２内部の拡散配線層の高さ約１μｍの３倍程度であり、したがって、高さ成分の配線抵抗は１／３程度にできる。また、再配線１１１とバンプ１０５は、同金属材料、同層で形成することも可能である。
【００３０】
上記構成により、第１および第２の半導体チップ１０１，１０２内部の配線で構成されたメッシュ電源や縦貫形の電源に対しても、再配線１１１とＴＳＶ電極１０８を介して、安定した電源供給が可能となる。また、Ｌ成分の伝達の影響に関しても、従来のワイヤ１０６と比べ、ＴＳＶ電極１０８という太い電源配線を経由するため、第１および第２の半導体チップ１０１、１０２に伝わる影響が小さくなる。また、第１の半導体チップ１０１中心部に、太いＴＳＶ電極１０８を経由して基板１０３への導電経路が形成できるため、ＣｏＣ積層型チップの放熱性についての効果が得られる。
【００３１】
また、半導体チップが大規模の場合、電源供給用に多数（例えば全端子の半数）のワイヤボンディング用の端子が必要となるが、この一部をＴＳＶ電極に置き換えて電源共有すれば、端子数を減らすことができ、チップサイズを小さくできる。すなわち、ウエハ１枚あたりのチップ取れ数を増やすほか、パッケージサイズとして小型化できるという効果を得られる。
【００３２】
従来の単純なＴＳＶ技術を採用したＣｏＣパッケージでは、ＣｏＣで形成した複数のチップの積層体をそのままフリップチップ接続でマザー基板に接続するか、下チップの下面に再配線技術などで実装ピッチを広げて接続する構成が一般的であった。このような構成では、特に中央部にＣｏＣ接続部が密集するような構成において、ＴＳＶの狭ピッチ、また、下チップ下面の再配線層のファイン化が必要となる。
【００３３】
これに対し本実施形態では、下チップの回路面を上に向け、電源供給（またはグランド）が必要な端子のみをＴＳＶで基板へ引き出している。このような構成にすることで、ＴＳＶの本数が少なく、ラフなピッチでの形成も可能となるため、歩留り向上、低コストでの製造が可能となる。また、残りの信号線および電源供給については、チップ内配線もしくは再配線層を介してワイヤボンディングパッドへつなげる。
【００３４】
さらにＴＳＶで取り出した電源供給の端子は、その種類の数に応じて同電位のパターンをそれぞれ基板上の同一配線に接続した形式で形成し、複数のＴＳＶを１つの基板上の同電位のパターン上に接続する形態をとる。
【００３５】
以上の構成により、ワイヤボンディングのパッド数が減り、下チップおよび基板の配線設計が楽になり、基板の層数減、サイズ減が可能となる。
【００３６】
（第一の実施形態の変形例１）
図２Ａおよび図２Ｂは、本変形例に係る半導体装置２００の構成を模式的に示す断面図および平面図である。図２Ａは図２Ｂの線Ａ−Ａ‘における断面図である。
【００３７】
図２Ａおよび図２Ｂに示すように、半導体装置２００では、第１の半導体チップ１０１は、平面的に見てチップ本体の周囲に形成された拡張部１２１を有している。この拡張部１２１は例えば樹脂によって形成される。そして、ワイヤ１０６によって基板１０３と接続されるワイヤボンディングパッド１１５が、拡張部１２１に形成されている。
【００３８】
この構成により、第１の半導体チップ１０１が第２の半導体チップ１０２よりもチップサイズが小さい場合でも、拡張部１２１を形成することによって、安定したチップ積層構造を実現することができる。したがって、チップ中央部にＴＳＶ電極１０８を経由して引き伸ばした再配線１１１による電源配線によって、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。
【００３９】
（第一の実施形態の変形例２）
図３は本変形例に係る半導体装置３００の断面図である。図３に示すように、半導体装置３００は、第２の半導体チップ１０２の上面側に保持され、かつ、第２の半導体チップと少なくとも１つのバンプ１０５を介して電気的に接続された第３の半導体チップ１１６を備えている。すなわち、基板１０３上に、第１、第２および第３の半導体チップ１０１，１０２，１１６を含むチップ積層構造が形成されている。第３の半導体チップ１１６は、基板側の下面が回路形成面である。第３の半導体チップ１１６の回路形成面上には、複数の接続端子１０４が配置されている。第２の半導体チップ１０２と第３の半導体チップ１１６とは、接続端子１０４上に配置された複数のバンプ１０５を介して互いに電気的に接続されている。また、第２の半導体チップ１０２と第３の半導体チップ１１６との間には、アンダーフィル樹脂１０７が充填されている。
【００４０】
第２の半導体チップ１０２は、少なくとも１つのＴＳＶ電極１０８が形成されている。第２の半導体チップ１０２のＴＳＶ電極１０８は、接続端子１０４およびバンプ１０５を介して第１の半導体チップ１０１のＴＳＶ電極１０８と電気的に接続されている。また、第３の半導体チップ１１６の下面側には、再配線１１１が形成されている。第３の半導体チップ１１６の再配線１１１は、接続端子１０４およびバンプ１０５を介して、第２の半導体チップ１０２のＴＳＶ電極１０８と電気的に接続されている。
【００４１】
このように、第２の半導体チップ１０２にもＴＳＶ電極１０８を形成することにより、第３の半導体チップ１１６中央部にＴＳＶ電極１０８を経由して引き伸ばした再配線１１１による電源配線によって、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。
【００４２】
（第一の実施形態の変形例３）
図４は本変形例に係る半導体装置４００の断面図である。図４に示すように、半導体装置４００では、第２の半導体チップ１０２は、平面的に見てチップ本体の周囲に形成された拡張部１２２を有している。この拡張部１２２は例えば樹脂によって形成される。
【００４３】
この構成により、第２の半導体チップ１０２が第３の半導体チップ１１６よりもチップサイズが小さい場合でも、拡張部１２２を形成することによって、安定したチップ積層構造を実現することができる。したがって、チップ中央部にＴＳＶ電極１０８を経由して引き伸ばした再配線１１１による電源配線によって、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。
【００４４】
（第一の実施形態の変形例４）
図５は本変形例に係る半導体装置５００の断面図である。図５に示すように、半導体装置５００では、第２の半導体チップ１０２において、平面的に見たとき、バンプ１０５の配置位置が上面側と下面側とで異なっている。そして、第２の半導体チップ１０２に形成されたＴＳＶ電極１０８は、平面的に見たとき、その配置位置が、上面側のバンプ１０５と一致しており、下面側のバンプ１０５と一致していない。そして、第２の半導体チップ１０２に形成されたＴＳＶ電極１０８は、下面側のバンプ１０５と再配線１１１を介して電気的に接続されている。
【００４５】
また、チップ積層構造を覆うように、例えば金属製の放熱板１１７が設けられている。放熱板１１７は、基板１０３の基板電極１０９と電気的に接続されている。また、第３の半導体チップ１１６にＴＳＶ電極１０８が形成されており、このＴＳＶ電極１０８が、第３の半導体チップ１１６の上面において、導電性樹脂または導電性フィルム１１０を介して放熱板１１７に電気的に接続されている。
【００４６】
この構成により、第２の半導体チップ１０２とその上下の第１および第３の半導体チップ１０１，１１６との間の電源経路について、再配線１１１を形成することによって、バンプ１０５の配置位置によらず、横方向の位置を自由に設定することができる。これにより、チップ積層構造における上下チップ層の接合自由度を向上することができる。
【００４７】
各半導体チップ１０１，１０２，１１６の上面および下面において、再配線１１１の有無は自由に選択すればよい。また、その配置位置によって、電源経路の位置を自由に変更することができる。また、電源経路を構成するためのチップ横方向の配線として、再配線１１１だけでなく、チップ内配線を用いることも可能である。チップ内配線を再配線１１１と併用する構造とすると、電源経路の低抵抗化の効果がより大きくなる。
【００４８】
また、最上層の第３の半導体チップ１１６上部からも、基板電極１０９、導電性樹脂または導電性フィルム１１０を経由して導電経路を確保できる。これにより、従来の積層チップ構造の下方向からの電源供給に加え、積層チップ構造の上部からの電源供給も可能となり、電圧降下をより効果的に抑制することが可能となる。
【００４９】
なお、図５では、放熱板１１７は１系統の電源用の例であるが、放熱板を短冊状とし複数配置することによって、複数の電源経路に対応することが可能となる。また、第３の半導体チップ１１６のＴＳＶ電極１０８と放熱板１１７とは、導電性樹脂または導電性フィルム１１０に代えて、例えば、はんだ、バンプ等の金属端子を介して電気的に接続してもかまわない。
【００５０】
（第一の実施形態の変形例５）
図６は本変形例に係る半導体装置６００の断面図である。図６に示すように、半導体装置６００では、第３の半導体チップ１１６の上方に積層するように、コンデンサ（キャパシタ容量）素子１１８が設けられている。第３の半導体チップ１１６に形成されたＴＳＶ電極１０８は、導電性樹脂または導電性フィルム１１０を介してコンデンサ素子１１８に電気的に接続されている。すなわち、第１の半導体チップ１０１に形成されたＴＳＶ電極１０８，および第２の半導体チップ１０２に形成されたＴＳＶ電極１０８も、コンデンサ素子１１８に電気的に接続されている。
【００５１】
また、第２の半導体チップ１０２にも、ワイヤボンディングパッド１０４Ｂが形成されており、ワイヤ１０６Ｂが、ワイヤボンディングパッド１０４Ｂと基板１０３とを電気的にワイヤボンディング接続している。なお、第３の半導体チップ１１６にワイヤボンディングパッドを設けて、基板１０３とワイヤボンディング接続するようにしてもかまわない。
【００５２】
電源またはグランド配線をコンデンサ素子１１８に接続することにより、各半導体チップ１０１，１０２，１１６の回路動作による電源およびグランドの変動が抑制される。これにより、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。また、複数段のワイヤボンディング接続構造を形成することで、チップ積層構造の中間層において電源補強がなされる。このため、チップ中央部への安定的な電源供給を可能とし、ＣｏＣ接合時のチップ中央部の電源電圧降下を抑制することが可能になる。
【００５３】
なお、コンデンサ素子１１８の設置位置は、図６ではチップ積層構造の最上部としているが、これに限られるものではない。例えば、各半導体チップ１０１，１０２，１１６の上面および下面のうちのいずれか、または全てに配置することが可能である。また、コンデンサ素子は、半導体チップで作成することも可能である。この場合、コンデンサ素子のチップサイズが他の半導体チップよりも小さい場合であっても、チップ本体の外周に拡張部を追加することによって、安定したチップ積層構造を形成することができる。コンデンサ素子が半導体チップ以外で構成されている場合でも、各半導体チップ１０１，１０２，１１６の上下面に形成されたＴＳＶ電極１０８を経由した電極と接続することによって、積層構造を形成することが可能である。
【００５４】
（その他の実施形態）
上述の実施形態および変形例では、半導体チップが２個または３個積層された構成を示したが、４個以上の半導体チップが積層された構成であっても、同様の効果が得られる。また、各半導体チップの回路形成面は、上面であっても下面であってもよい。また、ＴＳＶ電極は、半導体チップの上面から下面に貫通する構造であってもよいし、チップ内配線からチップ裏面へ貫通する構造であってもよい。
【００５５】
また、各半導体チップの回路機能は、メモリ、システムＬＳＩだけでなく、その他機能回路であってもよい。
【００５６】
また、上述の実施形態および変形例では、基板と接続する下チップにＴＳＶ電極を形成し、このＴＳＶ電極から下チップおよび上チップに電源供給（またはグランド）する構成を説明したが、下チップではなく、上チップにワイヤボンディング接続とＴＳＶ電極形成を行って電源供給する構成としてもよい。具体的には、基板から上チップにワイヤボンディングで電源供給し、上チップのＴＳＶ電極を介して下チップの中央部に電源供給する。その際、電源供給に関する上チップと基板とのワイヤボンディングは、他の信号線用のワイヤより太くするのがよい。また、下チップの回路面上の再配線を活用して、上チップからの電源供給を安定化させることができる。
【００５７】
以上、本開示を上記実施形態およびその変形例に基づいて詳細に説明したが、本開示内容は上記実施形態等に限られるものではない。本発明の主旨を逸脱しない限りにおいて変形や変更が可能であり、例えば、複数の実施形態を組み合わせたものや、構成要素の一部を実施形態に記載されていない代替物に置き換えたものも本開示内容の範疇とする。
【産業上の利用可能性】
【００５８】
本開示では、ＣｏＣ実装時の上下チップ中央部領域への電源の安定供給を実現できるため、ＣｏＣ形態の半導体装置を用いた幅広い電子機器に適用できる。
【符号の説明】
【００５９】
１００，２００，３００，４００，５００，６００  半導体装置
１０１  第１の半導体チップ
１０２  第２の半導体チップ
１０３  基板
１０４Ａ，１０４Ｂ，１１５  ワイヤボンディングパッド
１０５  バンプ
１０６，１０６Ｂ  ワイヤ
１０８  ＴＳＶ電極
１０９  基板電極
１１０  導電性樹脂または導電性フィルム
１１１  再配線
１１４  ボール端子
１１６  第３の半導体チップ
１１７  放熱板
１１８  コンデンサ素子
１２１，１２２  拡張部
【図１Ａ】
2014136156.tif 000003
【図１Ｂ】
2014136156.tif 000004
【図２Ａ】
2014136156.tif 000005
【図２Ｂ】
2014136156.tif 000006
【図３】
2014136156.tif 000007
【図４】
2014136156.tif 000008
【図５】
2014136156.tif 000009
【図６】
2014136156.tif 000010
【手続補正書】
【提出日】平成27年8月18日(2015.8.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に、前記基板と反対側の上面を回路形成面とした状態で保持されており、かつ、前記基板と電気的に接続されたＴＳＶ電極と、接続パッドとが形成された第１の半導体チップと、
前記第１の半導体チップの上面側に保持され、かつ、前記第１の半導体チップとバンプを介して電気的に接続された第２の半導体チップと、
前記第１の半導体チップの前記接続パッドと前記基板とを電気的に接続する接続部材と、
前記第１の半導体チップの上面上に形成されており、前記ＴＳＶ電極と電気的に接続された再配線とを備え、
前記第１の半導体チップの上面に形成された前記接続パッドはワイヤボンディングパッドであり、前記接続部材はワイヤであることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の半導体チップは、平面的に見てチップ本体の側面から外方に向かって形成された拡張部を有しており、
前記接続パッドは、前記拡張部に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第２の半導体チップは、少なくとも１つのＴＳＶ電極が形成されており、
当該半導体装置は、さらに、前記第２の半導体チップの上面側に保持され、かつ、前記第２の半導体チップと少なくとも１つのバンプを介して電気的に接続された第３の半導体チップを備えていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２の半導体チップは、平面的に見てチップ本体の側面から外方に向かって形成された拡張部を有していることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップにおいて、前記再配線に、電源配線または接地配線が接続されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、平面的に見たとき、上面側の前記バンプと配置位置が一致しており、かつ、電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、平面的に見たとき、上面側の前記バンプと配置位置が一致しておらず、かつ、電気的に接続されていないことを特徴とする半導体装置。
【請求項８】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、前記基板の基板電極と、導電性樹脂または導電性フィルムによって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、前記基板の基板電極と、はんだ、バンプ、または、再配線によって電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面または下面は、回路形成面であることを特徴とする半導体装置。
【請求項１１】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面または下面上に、前記第２の半導体チップに形成された前記ＴＳＶ電極と電気的に接続された再配線が設けられていることを特徴とする半導体装置。
【請求項１２】
請求項３または４記載の半導体装置において、
前記第１〜第３の半導体チップに積層するように設けられたコンデンサ素子を備え、
前記第２の半導体チップに形成されたＴＳＶ電極は、前記コンデンサ素子と電気的に接続されていることを特徴とする半導体装置。
【請求項１３】
請求項３または４記載の半導体装置において、
前記第２の半導体チップの上面と下面とにおいて、平面的に見たとき、バンプの配置位置が異なっていることを特徴とする半導体装置。
【請求項１４】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記基板は、中央部に設けられた基板電極と、前記第１の半導体チップと反対側の面に設けられており、前記基板電極と電気的に接続されたボール端子とを有しており
前記第１の半導体チップのＴＳＶ電極は、導電性部材を介して、前記基板電極に接続されていることを特徴とする半導体装置。
【請求項１５】
請求項３または４記載の半導体装置において、
前記第２または第３の半導体チップは、接続パッドを有し、
前記第２または第３の半導体チップの前記接続パッドは、前記基板と電気的にワイヤボンディング接続されていることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置において、
前記基板上に、前記第１および第２の半導体チップを含むｎ（ｎは３以上の整数）個の半導体チップが積層されたチップ積層構造が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記ｎ個の半導体チップのうちいずれかが、平面的に見てチップ本体の周囲に形成された拡張部を有していることを特徴とする半導体装置。
【請求項１８】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、当該第１の半導体チップのチップ内配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１９】
請求項１〜４のうちいずれか１項記載の半導体装置において、
前記第１の半導体チップに形成された前記ＴＳＶ電極は、当該第１の半導体チップのチップ内配線と電気的に接続されていないことを特徴とする半導体装置。
【請求項２０】
請求項１または２記載の半導体装置において、
前記基板上に、前記第１および第２の半導体チップ、並びに、最上段に積層されており、少なくとも１つのＴＳＶ電極が形成された第ｎ（ｎは３以上の整数）の半導体チップを含むチップ積層構造が形成されており、
前記半導体装置は、前記チップ積層構造を覆うように設けられており、前記基板の基板電極と電気的に接続された放熱板を備え、
前記第ｎの半導体チップに形成されたＴＳＶ電極は、前記放熱板と電気的に接続されていることを特徴とする半導体装置。
【請求項２１】
請求項１〜２０のうちいずれか１項記載の半導体装置において、
前記第１および第２の半導体チップは、メモリチップ、または、システムチップであることを特徴とする半導体装置。
【国際調査報告】
2014136156.tif 000011
2014136156.tif 000012
2014136156.tif 000013
2014136156.tif 000014