(57)【要約】  炭化珪素半導体装置（１００）を構成する炭化珪素エピタキシャル基板（３）は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有する炭化珪素基板（１０）と、活性層（１１）とを備える。活性層（１１）の第１エピタキシャル層（２０）、第２エピタキシャル層（２１）、第３エピタキシャル層（２２）は、層厚をそれぞれＴ１［μｍ］、Ｔ２［μｍ］、Ｔ３［μｍ］とし、不純物濃度をそれぞれＮ１［ｃｍ−３］、Ｎ２［ｃｍ−３］、Ｎ３［ｃｍ−３］としたとき、Ｎ１≦１×１０１６ｃｍ−３、Ｎ２≧１×１０１７ｃｍ−３、Ｎ３≦１×１０１６ｃｍ−３、Ｔ２≧０．０１μｍ、Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たす。
2016092887.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板（１０）と、
前記炭化珪素基板（１０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層（２０）と、
前記第１エピタキシャル層（２０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層（２１）と、
前記第２エピタキシャル層（２１）の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層（２２）とを備え、
前記炭化珪素基板（１０）は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、
前記第１エピタキシャル層（２０）の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層（２１）の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層（２２）の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層（２０）の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層（２１）の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層（２２）の不純物濃度をＮ３［ｃｍ−３］としたとき、
Ｎ１≦１×１０１６ｃｍ−３、
Ｎ２≧１×１０１７ｃｍ−３、
Ｎ３≦１×１０１６ｃｍ−３、
Ｔ２≧０．０１μｍ、
Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７
の関係を満たすことを特徴とする炭化珪素エピタキシャル基板。
【請求項２】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］および前記第３エピタキシャル層（２２）の層厚Ｔ３［μｍ］が、
２×Ｔ１≦Ｔ３
の関係を満たすことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項３】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］、前記第２エピタキシャル層（２１）の層厚Ｔ２［μｍ］および前記第２エピタキシャル層（２１）の不純物濃度Ｎ２［ｃｍ−３］が、
Ｔ１×Ｔ２×Ｎ２≦１．６１０×１０１７
の関係を満たすことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項４】
前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）は、不純物として、窒素、アルミニウム、リンおよびボロンのいずれかを含むことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項５】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度以上であることを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項６】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度未満であることを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項７】
前記第１エピタキシャル層（２０）は、積層欠陥（３０）を含み、
前記積層欠陥（３０）は、前記炭化珪素基板（１０）のオフ角をθ［°］としたとき、前記第１エピタキシャル層（２０）のエピタキシャル成長方向であるステップフロー方向を前記炭化珪素基板（１０）の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における長さ寸法である幅（Ｌ）が、Ｔ１／ｔａｎ（θ）［μｍ］以下であることを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項８】
請求項１から７のいずれか１つに記載の炭化珪素エピタキシャル基板（１０）の前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）を、活性層（１１，１１０）の少なくとも一部として含む半導体素子（１００，１００Ａ，２００，２００Ａ，２１０）を備えることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素エピタキシャル基板および炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）材料と比較して絶縁破壊耐量が高いので、基板の材料としてワイドギャップ半導体材料を用いることによって、シリコン材料を用いる場合よりも基板の不純物濃度を高めて、基板の抵抗を低減することが可能である。この基板の低抵抗化によって、パワー素子のスイッチング動作における損失を低減することができる。また、ワイドギャップ半導体材料は、シリコン材料と比較して、熱伝導度が高く、機械的強度にも優れているので、小型で低損失、かつ高効率のパワーデバイスを実現可能な材料として期待されている。【０００３】
しかしながら、半導体材料として炭化珪素を用いた炭化珪素半導体装置では、ＰＩＮダイオード構造に順方向電流を流し続けると、順方向電圧（Ｖｆ）がシフトするという信頼性上の問題がよく知られている。順方向電圧のシフトは、以下のようにして発生する。【０００４】
ＰＩＮダイオード構造に少数キャリアが注入されると、注入された少数キャリアは、多数キャリアと再結合する。その再結合するときに生じる再結合エネルギーによって、炭化珪素結晶中に存在する欠陥が、基底面転位およびミスフィット転位などの線欠陥を起点として、面欠陥である積層欠陥に拡張されてしまう。積層欠陥は、抵抗として作用し、電流の流れを阻害するので、積層欠陥の占める割合に応じて、流れる電流が減少し、順方向電圧のシフトが生じ、デバイス特性の劣化が引き起こされる。【０００５】
積層欠陥は、基底面転位、およびエピタキシャル層と基板との界面で発生するミスフィット転位などの線欠陥を起点として、三角形状または帯状に拡張する（たとえば、非特許文献１参照）。このような積層欠陥の拡張は、エピタキシャル層と基板との界面からエピタキシャル層の表面にかけて、基底面に沿って、すなわちエピタキシャル成長方向であるステップフロー方向に対して垂直な方向に発生する。【０００６】
積層欠陥による順方向電圧のシフトは、炭化珪素を用いたＭＯＳＦＥＴ（以下「ＳｉＣ−ＭＯＳＦＥＴ」という場合がある）でも同様に発生するとの報告がある（たとえば、非特許文献２参照）。ＭＯＳＦＥＴ構造は、ソース−ドレイン間に、ボディダイオードと呼ばれる寄生ダイオードを有しているので、順方向電流がボディダイオードに流れると、ＰＩＮダイオードと同様の劣化が引き起こされる。【０００７】
スイッチング回路における還流ダイオードとしては、たとえば、順方向電圧が比較的低いショットキーバリアダイオードが用いられる。ＳｉＣ−ＭＯＳＦＥＴのボディダイオードを還流ダイオードとして用いた場合には、ＭＯＳＦＥＴ特性の変動、たとえば順方向電圧のシフトが引き起こされ、信頼性上の大きな問題となる。【０００８】
また、順方向電圧のシフトは、ＭＯＳＦＥＴが形成されるチップ内に含まれる、拡張された積層欠陥（以下「拡張積層欠陥」という場合がある）の面積の和に比例する。したがって、順方向電圧のシフトを抑制するためには、拡張積層欠陥の面積を低減することが、非常に重要である。【０００９】
以上に述べたようなＳｉＣパワーデバイスの劣化を抑制するための技術が、たとえば、特許文献１，２に開示されている。特許文献１に開示される技術では、エピタキシャル成長において、基板から引き継がれる転位の進行方向を曲げるために、１×１０１７ｃｍ−３以上のドープ濃度において、成長条件を変化させることで不純物濃度を少なくとも４回変化させた、厚さ０．１μｍ以上の積層構造上に、活性層をエピタキシャル成長させている。【００１０】
特許文献２に開示される技術では、不純物である窒素を導入する処理を含まないアンドープ層と、窒素を導入する処理を含む高不純物濃度層とを５回以上積層させ、急峻な濃度変化による転位の伝播を抑制する効果のある層を成長させた後、活性層をエピタキシャル成長させている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１３１５４号公報
【特許文献２】特開２００２−３２９６７０号公報
【非特許文献】
【００１２】
【非特許文献１】Ｊｏｕｒｎａｌ  ｏｆ  ＥＬＥＣＴＲＯＮＩＣ  ＭＡＴＥＲＩＡＬＳ, Ｖｏｌ．３９，Ｎｏ．６，“Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｏｐｔｉｃａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔｓ  ｉｎ  ４Ｈ−ＳｉＣ  Ｄｅｖｉｃｅｓ”，２０１０
【非特許文献２】ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．２８，ＮＯ．７，“Ａ  Ｎｅｗ  Ｄｅｇｒａｄａｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ  ｉｎ  Ｈｉｇｈ‐Ｖｏｌｔａｇｅ  ＳｉＣ  Ｐｏｗｅｒ  ＭＯＳＦＥＴｓ”，ＪＵＬＹ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示される技術では、本来デバイスの動作に寄与しないエピタキシャル層をバッファ層として０．１μｍ以上成長させる必要があり、更に４回以上もの成長条件の変更が必要であるので、生産性の観点から不利となる。【００１４】
また、特許文献２に開示される技術では、デバイス活性層領域以外に、アンドープ層を含む層を設ける必要がある。不純物である窒素を導入する処理を行わずにエピタキシャル成長を行うと、不純物濃度が非常に低くなり、デバイスのオン抵抗が増大するという問題がある。また、窒素の導入量の制御によって、不純物濃度を制御することができないので、処理バッチ間の不純物濃度のばらつきが大きくなり、製品としてのばらつきが大きくなってしまう。【００１５】
また、特許文献１，２に開示される技術では、活性層とバッファ層との界面で発生するミスフィット転位などの線欠陥を抑制することができないので、通電によって、界面の線欠陥が活性層中に拡張して積層欠陥となってしまう。積層欠陥は、エピタキシャル層の表面まで容易に拡張し、デバイスの特性の劣化を招く。【００１６】
また、特許文献１，２に開示されるように、従来技術では、活性層をエピタキシャル成長する前に、活性層とは別に、転位を変換する効果のある層をバッファ層として成長させ、活性層への転位の進行を抑制する方法が多く用いられている。【００１７】
しかしながら、これらの方法では、拡張積層欠陥の起点となる転位のうち、バッファ層で低減可能な転位しか変換することができないので、デバイスの特性の劣化を十分に抑制することができないという問題がある。また、積層欠陥の起点となる転位は、活性層でも発生するが、特許文献１，２などの従来技術では、活性層への転位の発生を抑制することができないという問題がある。【００１８】
本発明の目的は、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素エピタキシャル基板および炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明の炭化珪素エピタキシャル基板は、炭化珪素基板と、前記炭化珪素基板の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層と、前記第１エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層と、前記第２エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層とを備え、前記炭化珪素基板は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、前記第１エピタキシャル層の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層の不純物濃度をＮ３［ｃｍ−３］としたとき、Ｎ１≦１×１０１６ｃｍ−３、Ｎ２≧１×１０１７ｃｍ−３、Ｎ３≦１×１０１６ｃｍ−３、Ｔ２≧０．０１μｍ、Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たすことを特徴とする。【００２０】
本発明の炭化珪素半導体装置は、前記本発明の炭化珪素エピタキシャル基板の前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えることを特徴とする。
【発明の効果】
【００２１】
本発明の炭化珪素エピタキシャル基板によれば、第１エピタキシャル層中に含まれる転位およびミスフィット転位を起点として発生する積層欠陥の拡張を、第２エピタキシャル層によって抑制することができる。これによって、積層欠陥の拡張によるデバイス特性の劣化を、実用上問題とならない程度に抑えることができるので、デバイスの信頼性を大幅に向上させることができる。【００２２】
また、第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層は全て活性層として用いることができるので、第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を含んで構成される活性層を用いることによって、活性層以外の層を設ける必要がない。また、活性層の層厚もほぼ維持することができる。したがって、第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を活性層の少なくとも一部として含む半導体素子で炭化珪素半導体装置を構成することによって、炭化珪素半導体装置におけるオン抵抗の増大を抑えることができる。【００２３】
また、第１エピタキシャル層と第２エピタキシャル層とはＴ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たすので、デバイス耐圧を大きく下げることなく、デバイス劣化を抑制することが可能である。【００２４】
以上のことから、本発明の炭化珪素エピタキシャル基板によれば、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素エピタキシャル基板を提供することができる。【００２５】
本発明の炭化珪素半導体装置によれば、以上のような優れた効果を有する炭化珪素エピタキシャル基板の第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えて、炭化珪素半導体装置が構成される。これによって、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。【００２６】
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ１００の構成を示す平面図である。
【図２】図１に示すＳｉＣ−ＭＯＳＦＥＴ１００のソースパッド２の構成を示す断面図である。
【図３】図１の示すＳｉＣ−ＭＯＳＦＥＴ１００のＳｉＣエピタキシャル基板３の構成を示す断面図である。
【図４】本発明の第２の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ２００のＳｉＣエピタキシャル基板３００の構成を示す断面図である。
【図５】本発明のＳｉＣ−ＭＯＳＦＥＴの他の例であるＳｉＣ−ＭＯＳＦＥＴ２１０のＳｉＣエピタキシャル基板３１０の構成を示す断面図である。
【図６】前提技術のＳｉＣ−ＭＯＳＦＥＴの他の例であるＳｉＣ−ＭＯＳＦＥＴ２００ＡのＳｉＣエピタキシャル基板３００Ａの構成を示す断面図である。
【図７】図４〜図６のエピタキシャル構造に対応するサンプルのＰＬ−ＴＯＰＯ像を示す図である。
【図８】図４〜図６のエピタキシャル構造に対応するサンプルのＰＬ−ＴＯＰＯ像を示す図である。
【図９】図４〜図６のエピタキシャル構造に対応するサンプルのＰＬ−ＴＯＰＯ像を示す図である。
【図１０】前提技術の炭化珪素を用いた電界効果トランジスタ１００Ａの構成を示す断面図である。
【図１１】順方向電圧のシフトの発生機構を説明するための図である。
【図１２】本発明の第３の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ１０１の構成を示す断面図である。
【発明を実施するための形態】
【００２８】
＜前提技術＞
図１０は、前提技術の炭化珪素を用いた電界効果トランジスタ１００Ａの構成を示す断面図である。図１０では、炭化珪素（ＳｉＣ）を用いた電界効果トランジスタ（以下「ＳｉＣ−ＭＯＳＦＥＴ」という場合がある）１００Ａのソースパッド２Ａの部分における断面構成を示す。
【００２９】
ＳｉＣ−ＭＯＳＦＥＴ１００Ａは、後述する図１に示す本発明の第１の実施の形態のＳｉＣ−ＭＯＳＦＥＴ１００と同様に、ＳｉＣエピタキシャル基板３Ａ上に形成される。ＳｉＣエピタキシャル基板３Ａの厚み方向一方側の表面に、ゲートパッド１と、ソースパッド２Ａとが配置される。
【００３０】
ＳｉＣ−ＭＯＳＦＥＴ１００ＡのＳｉＣエピタキシャル基板３Ａは、図１のＳｉＣエピタキシャル基板３に相当し、ソースパッド２Ａは、図１のソースパッド２に相当する。ＳｉＣエピタキシャル基板３の厚み方向他方側の表面（以下「裏面」という場合がある）は、ドレイン端子として用いられる。
【００３１】
ＳｉＣ−ＭＯＳＦＥＴ１００Ａは、ソースパッド２Ａの部分において、図１０に示すように複数のセルが並列接続されて均一に敷き詰められたトランジスタアレイ構造となっている。第１導電型のＳｉＣ基板１０の厚み方向一方側の表面に、エピタキシャル成長された第１導電型の活性層１１Ａが形成されて、ＳｉＣエピタキシャル基板３Ａが構成されている。
【００３２】
活性層１１Ａ内には、第２導電型のウェル領域１４が形成されている。ウェル領域１４の中央には、金属電極とのコンタクト抵抗を小さくするための不純物濃度の比較的高い第２導電型のウェルコンタクト領域１６が配置されている。ウェルコンタクト領域１６の周りを取り囲むように、第１導電型のソース領域１５が形成されている。
【００３３】
ゲート絶縁膜１２は、隣接するセルのソース領域１５とオーバーラップするように、活性層１１Ａの厚み方向一方側の表面に形成されている。すなわち、ゲート絶縁膜１２は、隣り合う２つのセルのソース領域１５のうち、一方のソース領域１５から他方のソース領域１５にわたって形成されている。
【００３４】
ゲート絶縁膜１２の厚み方向一方側の表面には、ゲート電極１３および層間絶縁膜１７が形成されている。アルミニウム電極などの金属配線で構成されるソース電極１８によって、ウェルコンタクト領域１６とソース領域１５とが接続され、ソースパッド２Ａが形成されている。
【００３５】
しかしながら、前提技術のＳｉＣ−ＭＯＳＦＥＴ１００Ａのように、半導体材料として炭化珪素を用いた炭化珪素半導体装置では、ＰＩＮダイオード構造に順方向電流を流し続けると、順方向電圧（Ｖｆ）がシフトするという信頼性上の問題がよく知られている。
【００３６】
図１１は、順方向電圧のシフトの発生機構を説明するための図である。図１１では、図１０に示す前提技術のＳｉＣ−ＭＯＳＦＥＴ１００Ａの構成を簡略化して示す。前提技術のＳｉＣ−ＭＯＳＦＥＴ１００Ａにおける順方向電圧のシフトは、以下のようにして発生する。
【００３７】
ＳｉＣ−ＭＯＳＦＥＴ１００Ａに少数キャリアが注入されると、注入された少数キャリアは、多数キャリアと再結合する。その再結合するときに生じる再結合エネルギーによって、炭化珪素結晶中に存在する欠陥が、基底面転位およびミスフィット転位などの線欠陥を起点として、面欠陥である積層欠陥３０に拡張されてしまう。積層欠陥３０は、抵抗として作用し、電流の流れを阻害するので、積層欠陥の占める割合に応じて、流れる電流が減少し、順方向電圧のシフトが生じ、デバイス特性の劣化が引き起こされる。
【００３８】
積層欠陥３０は、基底面転位、およびエピタキシャル層と基板との界面で発生するミスフィット転位などの線欠陥を起点として、三角形状または帯状に拡張する。このような積層欠陥３０の拡張は、エピタキシャル層である活性層１１ＡとＳｉＣ基板１０との界面から、活性層の１１Ａの表面にかけて、基底面に沿って、すなわちエピタキシャル成長方向であるステップフロー方向ＳＦに対して垂直な方向に発生する。
【００３９】
スイッチング回路における還流ダイオードとしては、たとえば、順方向電圧が比較的低いショットキーバリアダイオードが用いられる。ＳｉＣ−ＭＯＳＦＥＴのボディダイオードを還流ダイオードとして用いた場合には、ＭＯＳＦＥＴ特性の変動、たとえば順方向電圧のシフトが引き起こされ、信頼性上の大きな問題となる。
【００４０】
また、順方向電圧のシフトは、ＭＯＳＦＥＴが形成されるチップ内に含まれる、拡張された積層欠陥３０（以下「拡張積層欠陥」という場合がある）の面積の和に比例する。したがって、順方向電圧のシフトを抑制するためには、拡張積層欠陥の面積を低減することが、非常に重要である。
【００４１】
以上に述べたようなＳｉＣパワーデバイスの劣化を抑制するための技術は、たとえば、前述の特許文献１，２に開示されている。特許文献１に開示される技術では、エピタキシャル成長において、基板から引き継がれる転位の進行方向を曲げるために、１×１０１７ｃｍ−３以上のドープ濃度において、成長条件を変化させることで不純物濃度を少なくとも４回変化させた、厚さ０．１μｍ以上の積層構造上に、活性層をエピタキシャル成長させている。
【００４２】
特許文献２に開示される技術では、不純物である窒素を導入する処理を含まないアンドープ層と、窒素を導入する処理を含む高不純物濃度層とを５回以上積層させ、急峻な濃度変化による転位の伝播を抑制する効果のある層を成長させた後、活性層をエピタキシャル成長させている。
【００４３】
特許文献１に開示される技術では、本来デバイスの動作に寄与しないエピタキシャル層をバッファ層として０．１μｍ以上成長させる必要があり、更に４回以上もの成長条件の変更が必要であるので、生産性の観点から不利となる。
【００４４】
また、特許文献２に開示される技術では、デバイス活性層領域以外に、アンドープ層を含む層を設ける必要がある。不純物である窒素を導入する処理を行わずにエピタキシャル成長を行うと、不純物濃度が非常に低くなり、デバイスのオン抵抗が増大するという問題がある。また、窒素の導入量の制御によって、不純物濃度を制御することができないので、処理バッチ間の不純物濃度のばらつきが大きくなり、製品としてのばらつきが大きくなってしまう。
【００４５】
また、特許文献１，２に開示される技術では、活性層とバッファ層との界面で発生するミスフィット転位などの線欠陥を抑制することができないので、通電によって、界面の線欠陥が活性層中に拡張して積層欠陥となってしまう。積層欠陥は、エピタキシャル層の表面まで容易に拡張し、デバイスの特性の劣化を招く。
【００４６】
また、特許文献１，２に開示されるように、従来技術では、活性層をエピタキシャル成長する前に、活性層とは別に、転位を変換する効果のある層をバッファ層として成長させ、活性層への転位の進行を抑制する方法が多く用いられている。
【００４７】
しかしながら、これらの方法では、拡張積層欠陥の起点となる転位のうち、バッファ層で低減可能なものしか変換できず、デバイスの特性の劣化を十分に抑制することができないという問題がある。また、積層欠陥の起点となる転位は、活性層でも発生するが、特許文献１，２などの従来技術では、活性層への転位の発生を抑制することができないという問題がある。
【００４８】
以上のことから、図１０に示すＳｉＣエピタキシャル基板３ＡなどのＳｉＣエピタキシャル基板では、活性層１１Ａで発生する積層欠陥３０の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることが求められる。そこで、本発明では、以下の各実施の形態の構成を採用している。
【００４９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ１００の構成を示す平面図である。図２は、図１に示すＳｉＣ−ＭＯＳＦＥＴ１００のソースパッド２の構成を示す断面図である。図３は、図１に示すＳｉＣ−ＭＯＳＦＥＴ１００のＳｉＣエピタキシャル基板３の構成を示す断面図である。図１では、ステップフロー方向を参照符号「ＳＦ」で表す。
【００５０】
ＳｉＣ−ＭＯＳＦＥＴ１００は、図１に示すように、ＳｉＣエピタキシャル基板３と、ＳｉＣエピタキシャル基板３の厚み方向一方側の表面に形成されるゲートパッド１およびソースパッド２とを備えて構成される。
【００５１】
ＳｉＣエピタキシャル基板３は、第１導電型のＳｉＣ基板１０と、第１導電型の活性層１１とを備えて構成される。ＳｉＣ基板１０の厚み方向一方側の表面に、エピタキシャル成長された活性層１１が形成されている。
【００５２】
活性層１１は、ＳｉＣ基板１０の厚み方向一方側の表面に平行な３つのエピタキシャル層２０，２１，２２を備えて構成される。各エピタキシャル層２０，２１，２２については後述する。
【００５３】
活性層１１内には、第２導電型のウェル領域１４が形成されている。ウェル領域１４の中央には、金属電極とのコンタクト抵抗を小さくするための不純物濃度の比較的高い第２導電型のウェルコンタクト領域１６が配置されている。ウェルコンタクト領域１６の周りを取り囲むように、第１導電型のソース領域１５が形成されている。
【００５４】
ソースパッド２は、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１７およびソース電極１８を備えて構成される。ゲート絶縁膜１２は、隣接するセルのソース領域１５とオーバーラップするように、活性層１１の厚み方向一方側の表面に形成される。すなわち、ゲート絶縁膜１２は、隣り合う２つのセルのソース領域１５のうち、一方のソース領域１５から他方のソース領域１５にわたって形成される。
【００５５】
ゲート絶縁膜１２の厚み方向一方側の表面に、ゲート電極１３および層間絶縁膜１７が形成される。ソース電極１８は、アルミニウム電極などの金属配線で構成され、ウェルコンタクト領域１６とソース領域１５とを接続する。
【００５６】
図３に示すように、ＳｉＣエピタキシャル基板３は、ＳｉＣ基板１０と、ＳｉＣ基板１０の厚み方向一方側の表面に形成される第１エピタキシャル層２０と、第１エピタキシャル層２０の厚み方向一方側の表面に形成される第２エピタキシャル層２１と、第２エピタキシャル層２１の厚み方向一方側の表面に形成される第３エピタキシャル層２２とを備えて構成される。ＳｉＣ基板１０は、３×１０１８ｃｍ−３以上の不純物濃度を有し、かつ０°を超えるオフ角を有する４Ｈ型の炭化珪素半導体基板で構成される。
【００５７】
第２エピタキシャル層２１は、積層欠陥の拡張を制御する積層欠陥拡張制御層として機能する。ここで、「積層欠陥の拡張を制御する」とは、たとえば、ＳｉＣ−ＭＯＳＦＥＴ１００のボディを構成するダイオード構造に順方向電流が流れたときに、多数キャリアと少数キャリアとの再結合によって引き起こされる積層欠陥の拡張を、第２エピタキシャル層２１において停止させ、積層欠陥の更なる拡大を防止することをいう。
【００５８】
活性層１１の厚み方向における寸法（以下「層厚」という場合がある）は、パワーデバイスに求められる耐圧および特性に応じて決定され、たとえば、３μｍから２００μｍ程度である。
【００５９】
第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２は、層厚をそれぞれＴ１［μｍ］、Ｔ２［μｍ］、Ｔ３［μｍ］とし、不純物濃度をそれぞれＮ１［ｃｍ−３］、Ｎ２［ｃｍ−３］、Ｎ３［ｃｍ−３］としたとき、以下の式（１）〜式（５）の関係を満たすように設計されている。これによって、ＳｉＣ−ＭＯＳＦＥＴ１００の動作時（以下「デバイス動作時」という場合がある）において、空乏層の下端が、第１エピタキシャル層２０に侵入する。
Ｎ１≦１×１０１６ｃｍ−３                              …（１）
Ｎ２≧１×１０１７ｃｍ−３                              …（２）
Ｎ３≦１×１０１６ｃｍ−３                              …（３）
Ｔ２≧０．０１μｍ                                    …（４）
Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７                  …（５）
【００６０】
以上の式（１）〜式（５）について、以下に説明する。式（１）では、第１エピタキシャル層２０の不純物濃度Ｎ１について規定している。式（３）では、第３エピタキシャル層２２の不純物濃度Ｎ３について規定している。
【００６１】
本実施の形態では、式（１）および式（３）の関係を満たすようにすることによって、第１エピタキシャル層２０の不純物濃度Ｎ１、および第３エピタキシャル層２２の不純物濃度Ｎ３を、それぞれ１×１０１６ｃｍ−３以下とする。第１エピタキシャル層２０および第３エピタキシャル層２２の不純物濃度Ｎ１，Ｎ３が１×１０１６ｃｍ−３を超えると、不純物濃度が高すぎて、求められるパワーデバイスとしての耐圧を満たすことができないためである。
【００６２】
第１エピタキシャル層２０の不純物濃度Ｎ１と第３エピタキシャル層２２の不純物濃度Ｎ３とは、同じである必要はない。第１エピタキシャル層２０の不純物濃度Ｎ１および第３エピタキシャル層２２の不純物濃度Ｎ３は、それぞれ、パワーデバイスに求められる耐圧および特性に応じて、５×１０１４ｃｍ−３以上、１×１０１６ｃｍ−３以下の範囲で設計されることが好ましい。
【００６３】
前述の式（２）では、第２エピタキシャル層２１の不純物濃度Ｎ２について規定している。本実施の形態では、この第２エピタキシャル層２１の不純物濃度Ｎ２を１×１０１７ｃｍ−３以上とする。第２エピタキシャル層２１の不純物濃度Ｎ２が１×１０１７ｃｍ−３未満であると、不純物濃度が低すぎて、第２エピタキシャル層２１による、積層欠陥の拡張を制御する効果（以下「拡張制御効果」という場合がある）を十分に得ることができないためである。
【００６４】
積層欠陥の拡張制御効果の観点からは、第２エピタキシャル層２１の不純物濃度Ｎ２の上限は特に制限されないが、デバイスとしての耐圧の観点からは、第２エピタキシャル層２１の不純物濃度Ｎ２は、１×１０１７ｃｍ−３以上、５×１０１８ｃｍ−３以下の範囲であることが好ましい。
【００６５】
１×１０１７ｃｍ−３以上の不純物濃度を有する層を、活性層１１中に設けると、デバイス耐圧が低下するおそれがある。前述の１×１０１７ｃｍ−３以上、５×１０１８ｃｍ−３以下の範囲が好ましい理由は、第２エピタキシャル層２１の不純物濃度Ｎ２が５×１０１８ｃｍ−３を超えると、不純物濃度が高くなりすぎて、第２エピタキシャル層２１を設けることによってパワーデバイスとしての耐圧が大きく低下するためである。この耐圧の低下を補うために、活性層１１の層厚を大きくする必要が生じ、生産的に不利となる。
【００６６】
これに対し、本実施の形態では、第２エピタキシャル層２１の不純物濃度Ｎ２を１×１０１７ｃｍ−３以上、５×１０１８ｃｍ−３以下とする。これによって、活性層１１の層厚を大きくすることなく、活性層１１に第２エピタキシャル層２１を設けたことによる耐圧の低下を補うことができる。
【００６７】
前述の式（４）では、第２エピタキシャル層２１の層厚Ｔ２について規定している。本実施の形態では、この第２エピタキシャル層２１の層厚Ｔ２を０．０１μｍ以上とする。第２エピタキシャル層２１の層厚Ｔ２が０．０１μｍ未満、すなわち１０ｎｍ未満であると、積層欠陥の拡張制御効果が十分に得られないためである。
【００６８】
積層欠陥の拡張制御効果において、第２エピタキシャル層２１の層厚Ｔ２の上限はないが、１０ｎｍ以上、５０ｎｍ以下の範囲が好ましい。第２エピタキシャル層２１の層厚Ｔ２が５０ｎｍを超えると、パワーデバイスの耐圧が比較的大きく低下し、この耐圧の低下を補うために、活性層１１の層厚を大きくする必要が生じ、生産的に不利となるためである。
【００６９】
前述の式（５）では、第１エピタキシャル層２０の層厚Ｔ１、ならびに第２エピタキシャル層２１の層厚Ｔ２および不純物濃度Ｎ２を規定している。前述の式（５）で示されるように、本実施の形態では、第１エピタキシャル層２０の層厚Ｔ１［μｍ］、第２エピタキシャル層２１の層厚Ｔ２［μｍ］、および第２エピタキシャル層２１の不純物濃度Ｎ２［ｃｍ−３］を掛け合わせた値が２．２６８４×１０１７以下である必要がある。式（５）の関係を満たすようにすることによって、第２エピタキシャル層２１を設けたことによるパワーデバイスの耐圧の低下を抑制することができる。
【００７０】
前述の式（５）の導出について、以下に述べる。積層欠陥拡張制御層である第２エピタキシャル層２１を設けたことによる耐圧の低下耐圧量ΔＶ［Ｖ］は、低下耐圧量が、全体の耐圧に対し比較的小さい場合、以下の式（６）によって近似される。
ΔＶ＝（ｅ×Ｎ２×Ｔ２／ε）×Ｔ１                    …（６）
【００７１】
ここで、ｅは電気素量を示し、Ｎ２は第２エピタキシャル層２１の不純物濃度を示し、Ｔ２は第２エピタキシャル層２１の層厚を示し、εは誘電率を示し、Ｔ１は第１エピタキシャル層２０の層厚を示す。第１エピタキシャル層２０の層厚Ｔ１は、具体的には、ＳｉＣ基板１０と第１エピタキシャル層２０との界面から第２エピタキシャル層２１までの距離であり、第２エピタキシャル層２１の位置を示すと言い換えることもできる。
【００７２】
前述の式（６）において、低下耐圧量ΔＶを５００Ｖ以下にすることによって、デバイス特性および生産性を損なわず、積層欠陥の拡張を制御することができる。電気素量ｅとして、ｅ＝１．６×１０−１９［Ｃ］を代入し、４Ｈ型ＳｉＣの誘電率εとして、ε＝８．５８４５×１０−１１を代入して計算すると、低下耐圧量ΔＶを５００Ｖ以下にするためには、前述の式（５）の関係を満たす必要があることが判る。このようにして、前述の式（５）が導出される。
【００７３】
低下耐圧量ΔＶは、３００Ｖ以下であることがより好ましい。低下耐圧量ΔＶを３００以下とするために、以下の式（７）の関係を満たすことが好ましい。
Ｔ１×Ｔ２×Ｎ２≦１．６１０×１０１７                   …（７）
【００７４】
たとえば、層厚が３０μｍ、不純物濃度が３×１０１５ｃｍ−３の活性層１１を有する耐圧３３００Ｖのデバイスについて、本実施の形態において、Ｔ１＝５μｍ、Ｎ１＝３×１０１５ｃｍ−３、Ｔ２＝０．０２μｍ、Ｎ２＝１×１０１８ｃｍ−３、Ｔ３＝２５μｍ、Ｎ３＝３×１０１５ｃｍ−３、Ｔ１×Ｔ２×Ｎ２＝１．００×１０１７とした場合を考える。これは、前述の図１０に示す前提技術のＳｉＣエピタキシャル基板３Ａの構造に対し、ＳｉＣ基板１０と第１エピタキシャル層２０との界面から５μｍの位置に、層厚Ｔ２が２０ｎｍで、不純物濃度Ｎ２が１×１０１８ｃｍ−３の第２エピタキシャル層２１を積層欠陥拡張制御層として設けた場合に相当する。
【００７５】
この場合、パワーデバイスの低下耐圧量ΔＶは１８６［Ｖ］と微小である。したがって、活性層１１の層厚Ｔ１の大幅な増加、および活性層１１の不純物濃度Ｎ１の大幅な低減は必要なく、オン抵抗などのデバイス特性および生産性を悪化させることなく、積層欠陥の拡張を制御することが可能となる。積層欠陥拡張制御層として設けた第２エピタキシャル層２１も層厚Ｔ２が２０ｎｍと極めて薄膜であるので、第２エピタキシャル層２１を設けたことによる生産性の低下も極めて小さい。
【００７６】
これに対し、同様のデバイスについて、Ｔ１＝１０μｍ、Ｎ１＝３×１０１５ｃｍ−３、Ｔ２＝０．０７μｍ、Ｎ２＝１×１０１８ｃｍ−３、Ｔ３＝２０μｍ、Ｎ３＝３×１０１５ｃｍ−３、Ｔ１×Ｔ２×Ｎ２＝７．００×１０１７とした場合を考える。これは、前述の図１０に示す前提技術のＳｉＣエピタキシャル基板３Ａの構造に対し、ＳｉＣ基板１０と第１エピタキシャル層２０との界面から１０μｍの位置に、層厚Ｔ２が７０ｎｍで、不純物濃度Ｎ２が１×１０１８ｃｍ−３の第２エピタキシャル層２１を積層欠陥拡張制御層として設けた場合に相当する。
【００７７】
この場合、パワーデバイスの低下耐圧量ΔＶは１３０４［Ｖ］と大きいので、パワーデバイスの耐圧を維持するためには、活性層１１の層厚の増加、および不純物濃度の低減が必要となる。したがって、デバイス特性を維持したまま、積層欠陥の拡張を制御することは困難となる。
【００７８】
以上のことから、前述の式（７）の関係を満たすようにすることによって、活性層１１の層厚Ｔ１の大幅な増加、および活性層１１の不純物濃度Ｎ１の大幅な低減の必要性を無くし、オン抵抗などのデバイス特性および生産性を悪化させることなく、積層欠陥の拡張を制御することが可能となる。また、第２エピタキシャル層２１を設けたことによる生産性の低下も極めて小さく抑えることができる。
【００７９】
また、本実施の形態においては、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２が全て活性層１１として作用するので、活性層１１以外の層を設ける必要がなく、また、活性層１１の層厚も通常用いられる層厚をほぼ維持することができる。したがって、オン抵抗の増大はほとんどない。
【００８０】
以上のように本実施の形態によれば、第１エピタキシャル層２０中に含まれる転位およびミスフィット転位を起点として発生する積層欠陥の拡張を、第２エピタキシャル層２１によって抑制することができる。これによって、積層欠陥の拡張によるデバイス特性の劣化を、実用上問題とならない程度に抑えることができるので、デバイスの信頼性を大幅に向上させることができる。
【００８１】
また、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２は全て活性層として用いることができるので、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２を含んで構成される活性層１１を用いることによって、活性層１１以外の層を設ける必要がない。また、活性層１１の層厚もほぼ維持することができる。
【００８２】
したがって、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２を活性層１１の少なくとも一部として含む半導体素子であるＳｉＣ−ＭＯＳＦＥＴ１００で炭化珪素半導体装置を構成することによって、炭化珪素半導体装置におけるオン抵抗の増大を抑えることができる。
【００８３】
また、第１エピタキシャル層２０と第２エピタキシャル層２１とは、Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たすので、デバイス耐圧を大きく下げることなく、デバイス劣化を抑制することが可能である。
【００８４】
このように本実施の形態によれば、エピタキシャル層２０，２１，２２で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができるＳｉＣエピタキシャル基板３を提供することができる。
【００８５】
本実施の形態では、一例として、図２に示すエピタキシャル構造の例を示したが、ＳｉＣエピタキシャル基板３の構成は、これに限定されるものではなく、前述の式（１）から式（５）の関係を満たすものであればよい。
【００８６】
また本実施の形態では、以上のような優れた効果を有するＳｉＣエピタキシャル基板３の第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２を、活性層１１の少なくとも一部として含む半導体素子であるＳｉＣ−ＭＯＳＦＥＴ１００を備えて、炭化珪素半導体装置が構成される。
【００８７】
これによって、エピタキシャル層２０，２１，２２で発生する積層欠陥の拡張を抑制することができる。したがって、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。
【００８８】
また本実施の形態では、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２は、不純物として、窒素、アルミニウム、リンおよびボロンのいずれかを含む。これによって、優れたデバイス特性を有するＳｉＣ−ＭＯＳＦＥＴ１００で構成される炭化珪素半導体装置を実現することができる。
【００８９】
特に、第１エピタキシャル層２０、第２エピタキシャル層２１および第３エピタキシャル層２２が、不純物として、窒素を含むようにすることによって、特に優れたデバイス特性を有するＳｉＣ−ＭＯＳＦＥＴ１００で構成される炭化珪素半導体装置を実現することができる。
【００９０】
次に、本実施の形態のＳｉＣエピタキシャル基板３におけるエピタキシャル層２０，２１，２２の成長方法について説明する。本実施の形態では、一例として、ドーパントとして窒素を用い、ｎ型の炭化珪素をエピタキシャル成長させる場合について説明する。
【００９１】
まず、公知のエピタキシャル成長方法を用いて、第１エピタキシャル層２０をエピタキシャル成長させる。具体的には、化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法を用いて、炭化珪素基板１０に、活性層１１を構成する第１エピタキシャル層２０をエピタキシャル成長させる。
【００９２】
キャリアガスには水素（Ｈ２）を用い、原料ガスには、シラン（ＳｉＨ４）およびジシラン（Ｓｉ２Ｈ６）に代表されるシリコン含有ガスと、プロパン（Ｃ３Ｈ８）およびメタン（ＣＨ４）に代表される炭素含有ガスとを用いる。これらの原料ガスの流量比であるＣ／Ｓｉ比は０．５から１．５とする。さらに、不純物のドーパントガスとして、窒素（Ｎ２）を添加する。
【００９３】
これらのキャリアガス、原料ガスおよびドーパントガスは、ＳｉＣ基板１０としてＳｉＣ単結晶基板が設置され、１４００℃から１８００℃に加熱された反応炉に導入され、ＳｉＣ単結晶基板上にエピタキシャル成長を行い、ＳｉＣエピタキシャル基板３を形成する。成長速度は、３μｍ／ｈから１００μｍ／ｈ程度である。また、反応炉の圧力は１ｋＰａから３０ｋＰａとする。成長速度を向上するために、ハライド含有ガスを用いてもよい。
【００９４】
所望の層厚および不純物濃度の第１エピタキシャル層２０をエピタキシャル成長させた後、窒素を含むガスの供給量を増加させて、積層欠陥拡張制御層である第２エピタキシャル層２１をエピタキシャル成長させる。
【００９５】
このとき、層厚制御性の観点から、第１エピタキシャル層２０の成長速度よりも遅い成長速度で成長させることが望ましい。また、第１エピタキシャル層２０の成長時よりも、Ｃ／Ｓｉ比を低下させてもよい。これは、窒素の取り込みをより効率よく行うためである。
【００９６】
また、第１エピタキシャル層２０と第２エピタキシャル層２１との間で、成長温度および成長圧力を変化させてもよい。これもまた、窒素の取り込みをより効率よく行うためである。
【００９７】
成長温度を変化させる場合は、第１エピタキシャル層２０と第２エピタキシャル層２１との間で、原料ガスの供給を一旦停止し、所望の温度、および圧力に完全に変化させた後、成長を再開することが望ましい。これは、成長温度および成長圧力の変化によって、成長速度および不純物濃度が変化することを防ぐためである。
【００９８】
また、所望の層厚よりも厚い第２エピタキシャル層２１をエピタキシャル成長させた後、原料ガスの供給を止め、水素によるエッチング効果によって層厚を減少させて、所望の層厚に調整してもよい。
【００９９】
第２エピタキシャル層２１をエピタキシャル成長させた後、第３エピタキシャル層２２をエピタキシャル成長させる。このとき、生産性の観点から、第２エピタキシャル層２１の成長速度よりも大きい成長速度で成長させることが望ましい。第２エピタキシャル層２１の成長条件よりもＣ／Ｓｉ比を増大させてもよい。
【０１００】
また、第２エピタキシャル層２１と第３エピタキシャル層２２との間で、成長温度および成長圧力を変化させてもよい。その場合、第２エピタキシャル層２１と第３エピタキシャル層２２との間で、原料ガスの供給を一旦停止し、所望の温度、および圧力を完全に変化させた後、成長を再開することが望ましい。これは、成長温度および成長圧力の変化によって、成長速度および不純物濃度が変化することを防ぐためである。
【０１０１】
第２エピタキシャル層２１の成長条件は、第１エピタキシャル層２０の成長条件と同じであってもよいし、異なっていてもよい。本発明の本質は、前述の式（１）から式（５）の関係を満たす構造にあり、成長条件によってその効果が変化するものではない。
【０１０２】
第３エピタキシャル層２２の層厚Ｔ３は、第１エピタキシャル層２０の層厚Ｔ１に比べ、２倍以上大きいことが望ましい。すなわち、以下の式（８）の関係を満たすことが望ましい。
２×Ｔ１≦Ｔ３                                        …（８）
【０１０３】
転位、およびミスフィット転位によって発生する積層欠陥の拡張は、活性層１１の下部、すなわち、ＳｉＣ基板１０と第１エピタキシャル層２０との界面、および第１エピタキシャル層２０内を起点とするものが多い。したがって、前述の式（８）の関係を満たすようにして、積層欠陥拡張制御層である第２エピタキシャル層２１を、よりＳｉＣ基板１０側でエピタキシャル成長させることによって、より効率的に積層欠陥の拡張を制御し、デバイス特性の劣化を防ぐことができる。
【０１０４】
以上に述べたように、本実施の形態に係るＳｉＣエピタキシャル基板３の製造方法によれば、活性層１１を構成する複数のエピタキシャル層２０，２１，２２を、同一炉内でエピタキシャル成長させることが可能であるので、スループットを大きく下げることなく、前述のＳｉＣエピタキシャル基板１０を得ることができる。
【０１０５】
＜第２の実施の形態＞
図４は、本発明の第２の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ２００のＳｉＣエピタキシャル基板３００の構成を示す断面図である。
【０１０６】
前述の第１の実施の形態では、図３に示すように、ＳｉＣ基板１０の直上に、活性層１１を構成する第１エピタキシャル層２０をエピタキシャル成長させて、ＳｉＣエピタキシャル基板３が構成されている。
【０１０７】
本実施の形態では、図４に示すように、ＳｉＣ基板１０と活性層１１との間にバッファ層２５を設けたＳｉＣエピタキシャル基板３００を用いる。ＳｉＣ基板１０と活性層１１との間にバッファ層２５を設けることによって、ＳｉＣ基板１０と活性層１１との間の格子定数の差に起因する格子歪を制御し、活性層１１中の結晶欠陥を低減することができる。
【０１０８】
バッファ層２５の不純物濃度は、ＳｉＣ基板１０の不純物濃度以下であることが好ましい。バッファ層２５の不純物濃度の下限値は、目的に応じて選ぶことができ、第１エピタキシャル層２０の不純物濃度以上でもよいし、第１エピタキシャル層２０の不純物濃度未満でもよい。
【０１０９】
バッファ層２５の不純物濃度が、ＳｉＣ基板１０の不純物濃度以下であり、かつ第１エピタキシャル層２０の不純物濃度以上である場合、格子歪を緩和することができ、結晶欠陥の少ない、より高品質な活性層１１を得ることができる。また、バッファ層２５は、不純物濃度が前述の濃度範囲内であれば、均一な不純物濃度の単層構造、バッファ層２５の厚み方向に段階的に不純物濃度を変化させた段階型傾斜構造、およびバッファ層２５の厚み方向に連続的に不純物濃度を変化させた連続型傾斜構造のいずれであってもよい。
【０１１０】
反対に、バッファ層２５の不純物濃度が、ＳｉＣ基板１０の不純物濃度以下であり、かつ第１エピタキシャル層２０の不純物濃度未満である場合、格子歪が大きくなるので、これを緩和するために、バッファ層２５とＳｉＣ基板１０との界面で、ミスフィット転位などが発生する。バッファ層２５とＳｉＣ基板１０との界面でミスフィット転位を意図的に発生させることによって、格子歪に起因する応力を緩和し、応力の小さい、より高品質な活性層１１を得ることができる。
【０１１１】
この場合、バッファ層２５とＳｉＣ基板１０との界面においてミスフィット転位が発生するが、これに起因する積層欠陥の拡張は、積層欠陥拡張制御層である第２エピタキシャル層２１において、制御可能であるので、劣化は問題とならない。このように、バッファ層２５の不純物濃度は、目的に応じて選ぶことができる。
【０１１２】
バッファ層２５の層厚は、１００ｎｍ以上、１０μｍ以下であることが好ましい。バッファ層２５の層厚が１００ｎｍ未満であると、バッファ層２５としての効果が不十分となり、バッファ層２５の層厚が１０μｍを超えると、生産性において不利となるためである。
【０１１３】
以上のようなバッファ層２５をＳｉＣ基板１０と活性層１１との間に設けることによって、デバイス特性および歩留まりを向上させることができる。
【０１１４】
次に、積層欠陥拡張制御層である第２エピタキシャル層２１の効果について説明する。本発明の発明者は、ＳｉＣ−ＭＯＳＦＥＴの順方向通電による積層欠陥の拡張を抑制する方法を調査する中で、薄膜高不純物濃度層が積層欠陥の拡張を抑制する効果があることを発見した。
【０１１５】
発明者は、４Ｈ−ＳｉＣ基板であるＳｉＣ基板１０の厚み方向一方側の表面に、前述の図４、ならびに後述する図５および図６に示す３種類のエピタキシャル構造を作製して、ＳｉＣエピタキシャル基板３００，３１０，３００Ａを製造した。
【０１１６】
これらＳｉＣエピタキシャル基板３００，３１０，３００Ａの厚み方向一方側の表面にＳｉＣ−ＭＯＳＦＥＴを作製し、順方向通電によって拡張した積層欠陥を、ＰＬ−ＴＯＰＯ（Photoluminescence topography）法を用いて詳細に評価した。
【０１１７】
図５は、本発明のＳｉＣ−ＭＯＳＦＥＴの他の例であるＳｉＣ−ＭＯＳＦＥＴ２１０のＳｉＣエピタキシャル基板３１０の構成を示す断面図である。図６は、前提技術のＳｉＣ−ＭＯＳＦＥＴの他の例であるＳｉＣ−ＭＯＳＦＥＴ２００ＡのＳｉＣエピタキシャル基板３００Ａの構成を示す断面図である。
【０１１８】
前述の図４に示す本実施の形態のＳｉＣエピタキシャル基板は、薄膜高不純物濃度層である第２エピタキシャル層２１を活性層１１の中心に設けたエピタキシャル構造を有する。
【０１１９】
図５に示すＳｉＣエピタキシャル基板３１０は、薄膜高不純物濃度層である第２エピタキシャル層２１および第４エピタキシャル層２３を、活性層１１０を３等分するように設けたエピタキシャル構造を有する。具体的には、ＳｉＣエピタキシャル基板３１０は、前述の図４に示すＳｉＣエピタキシャル基板３００の活性層１１に、第４エピタキシャル層２３および第５エピタキシャル層２４を設けた活性層１１０を備える。第２エピタキシャル層２１および第４エピタキシャル層２３は、積層欠陥拡張制御層として機能する。
【０１２０】
図６に示すＳｉＣエピタキシャル基板３００Ａは、前述の図１０に示す前提技術のＳｉＣエピタキシャル基板３Ａと活性層１１Ａとの間にバッファ層２５を設けた構成であり、薄膜高不純物濃度層を設けないエピタキシャル構造を有する。
【０１２１】
各活性層１１，１１０の層厚は３０μｍとし、薄膜高不純物濃度層である第２エピタキシャル層２１，２３の層厚は２０ｎｍとし、不純物濃度は２×１０１８ｃｍ−３とした。ドーピング不純物としては窒素を用いた。また、活性層１１，１１０の結晶欠陥を低減するために、活性層１１，１１０のエピタキシャル成長前に、バッファ層２５をエピタキシャル成長させた。
【０１２２】
図４〜図６に示すエピタキシャル構造で、積層欠陥が十分に拡張する１００Ａ/ｃｍ２、１０分間の順方向の通電の後に、７５０ｎｍのハイパスフィルタを用いて拡張積層欠陥をＰＬ−ＴＯＰＯ法によって評価した結果を図７〜図９に示す。
【０１２３】
図７〜図９は、図４〜図６のエピタキシャル構造に対応するサンプルのＰＬ−ＴＯＰＯ像を示す図である。図７〜図９の白い発光領域が積層欠陥３０である。この積層欠陥３０は、図７〜図９の全てのサンプルで観測されているが、それぞれの幅は異なっていることが分かる。具体的には、積層欠陥３０を表す白い発光領域の幅は、図７では２１４μｍであり、図８では１４７μｍであり、図９では４２４μｍとなっている。
【０１２４】
これらの発光領域の幅は、積層欠陥３０の拡張した層厚に対応している。使用したＳｉＣ基板１０のオフ角が４°であることを考慮に入れると、算出される積層欠陥３０の拡張した層厚は、図７では１５．０μｍとなり、図８では１０．３μｍとなり、図９では２９．６μｍとなる。
【０１２５】
これらの層厚は、活性層１１，１１０の層厚に対して、それぞれ２分の１（１／２）倍、３分の１（１／３）倍、１倍となっており、活性層１１，１１０の下部から薄膜高不純物濃度層である第２エピタキシャル層２１までの層厚と等しい。このことから、これらの積層欠陥は、薄膜高不純物濃度層である第２エピタキシャル層２１によって、拡張が抑制されていることが分かる。
【０１２６】
また、断面を透過型電子顕微鏡（Transmission Electron Microscope；略称：ＴＥＭ）で観察することによって、薄膜高不純物濃度層である第２エピタキシャル層２１において、積層欠陥の拡張が停止していることが明確に観測された。また、積層欠陥の面積が小さくなることで、ＳｉＣ−ＭＯＳＦＥＴの特性劣化も改善していることを確認した。
【０１２７】
以上の結果から、活性層１１，１１０中に薄膜高不純物濃度層を設けることによって、積層欠陥の拡張を抑制し、ＳｉＣ−ＭＯＳＦＥＴの特性劣化を低減できることが分かる。
【０１２８】
ここで、本発明において、これらの積層欠陥の拡張が抑制される理由は、以下のように考えられる。ＰＮダイオード構造では、少数キャリアと多数キャリアとの再結合エネルギーによって、基底面転位およびミスフィット転位のすべり現象が引き起こされ、積層欠陥が拡張する。
【０１２９】
しかしながら、不純物濃度が高い結晶中では、転位が作り出す歪場と高濃度でドーピングされた不純物が作り出す歪場との相互作用によって、転位が固着し、転位すべりを引き起こすためには、より大きなエネルギーが必要となる。
【０１３０】
本実施の形態では、前述のように薄膜高不純物濃度層である第２エピタキシャル層２１が活性層１１に設けられているので、転位が固着され、その結果、積層欠陥の拡張を抑制できたものと考えられる。
【０１３１】
したがって、本実施の形態のように、積層欠陥拡張制御層として、薄膜高不純物濃度層である第２エピタキシャル層２１を活性層１１に設けることによって、積層欠陥の拡張が開始された後において、その拡張を止めることが可能となり、それによってＳｉＣ−ＭＯＳＦＥＴの劣化特性を改善することができる。
【０１３２】
前述の実験では、積層欠陥拡張制御層である第２エピタキシャル層２１の層厚を２０ｎｍとした。第２エピタキシャル層２１の層厚は、これに限定されるものではないが、１０ｎｍ以上であることが好ましい。第２エピタキシャル層２１の層厚が１０ｎｍ以上であれば、積層欠陥の拡張を十分に抑制することができる。
【０１３３】
また前述の実験では、第２エピタキシャル層２１の不純物濃度を２×１０１８／ｃｍ３とした。第２エピタキシャル層２１の不純物濃度は、これに限定されるものではないが、１×１０１７／ｃｍ３以上であることが好ましい。第２エピタキシャル層２１の不純物濃度が１×１０１７／ｃｍ３以上であれば、積層欠陥の拡張を十分に抑制することができる。
【０１３４】
また、本実施の形態では、前述の図６に示すように、活性層１１を２等分するように薄膜高不純物濃度層である第２エピタキシャル層２１を設けているが、薄膜高不純物濃度層である第２エピタキシャル層２１の位置は、これに限定されるものではない。第２エピタキシャル層２１の位置が活性層１１の表面に近づく程、薄膜デバイス耐圧に与える影響が大きくなる。したがって、本実施の形態では、前述の式（５）によって、第２エピタキシャル層２１の位置を規定する。前述の式（５）の関係を満たすように第２エピタキシャル層２１を設けることによって、デバイス耐圧を維持したまま、積層欠陥の拡張を抑制することが可能となる。
【０１３５】
また、本実施の形態では、ドーピングガスとして窒素を用いたが、アルミニウム（Ａｌ）、リン（Ｐ）、ボロン（Ｂ）などの他の元素を含むガスをドーピングガスとして用いてもよい。これらの不純物のいずれかをドーピングしても、ドーピングガスとして窒素を用いた場合と同様の効果を得ることができる。
【０１３６】
また本実施の形態では、以上のような優れた効果を有するＳｉＣ−ＭＯＳＦＥＴ２００を備えて、炭化珪素半導体装置が構成される。これによって、エピタキシャル層２０，２１，２２で発生する積層欠陥の拡張を抑制することができる。したがって、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。
【０１３７】
＜第３の実施の形態＞
図１２は、本発明の第３の実施の形態における炭化珪素半導体装置の一例であるＳｉＣ−ＭＯＳＦＥＴ１０１の構成を示す断面図である。本実施の形態のＳｉＣ−ＭＯＳＦＥＴ１０１は、前述の第１の実施の形態におけるＳｉＣ−ＭＯＳＦＥＴ１００のボディダイオードに順方向に通電した後の構成に相当する。本実施の形態のＳｉＣ−ＭＯＳＦＥＴ１０１は、活性層１１に、拡張した積層欠陥３０を含む。
【０１３８】
本実施の形態のＳｉＣ−ＭＯＳＦＥＴ１０１は、活性層１１が積層欠陥３０を含むこと以外は、第１の実施の形態のＳｉＣ−ＭＯＳＦＥＴ１００と同様の構成であるので、共通する部分については同一の参照符号を付して、共通する説明を省略する場合がある。
【０１３９】
ＳｉＣ−ＭＯＳＦＥＴ１０１は、前述の図１に示す第１の実施の形態におけるＳｉＣ−ＭＯＳＦＥＴ１００と同様に、ＳｉＣエピタキシャル基板３と、ＳｉＣエピタキシャル基板３の厚み方向一方側の表面に形成されるゲートパッド１およびソースパッド２とを備えて構成される。
【０１４０】
ＳｉＣエピタキシャル基板３は、第１導電型のＳｉＣ基板１０と、第１導電型の活性層１１とを備えて構成される。ＳｉＣ基板１０の厚み方向一方側の表面に、エピタキシャル成長された活性層１１が形成されている。
【０１４１】
活性層１１は、ＳｉＣ基板１０の厚み方向一方側の表面に平行な３つのエピタキシャル層２０，２１，２２を備えて構成される。活性層１１には、基底面に沿って、すなわちエピタキシャル成長方向であるステップフロー方向ＳＦに対して垂直な方向に拡張した積層欠陥３０が形成されている。
【０１４２】
活性層１１内には、第２導電型のウェル領域１４が形成されている。ウェル領域１４の中央には、金属電極とのコンタクト抵抗を小さくするための不純物濃度の比較的高い第２導電型のウェルコンタクト領域１６が配置されている。ウェルコンタクト領域１６の周りを取り囲むように、第１導電型のソース領域１５が形成されている。
【０１４３】
ソースパッド２は、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１７およびソース電極１８を備えて構成される。ゲート絶縁膜１２は、隣接するセルのソース領域１５とオーバーラップするように、活性層１１の厚み方向一方側の表面に形成される。すなわち、ゲート絶縁膜１２は、隣り合う２つのセルのソース領域１５のうち、一方のソース領域１５から他方のソース領域１５にわたって形成される。
【０１４４】
ゲート絶縁膜１２の厚み方向一方側の表面に、ゲート電極１３および層間絶縁膜１７が形成される。ソース電極１８は、アルミニウム電極などの金属配線で構成され、ウェルコンタクト領域１６とソース領域１５とを接続する。
【０１４５】
ＳｉＣエピタキシャル基板３は、前述の図３に示す第１の実施の形態におけるＳｉＣ−ＭＯＳＦＥＴ１００と同様に、ＳｉＣ基板１０と、ＳｉＣ基板１０の厚み方向一方側の表面に形成される第１エピタキシャル層２０と、第１エピタキシャル層２０の厚み方向一方側の表面に形成される第２エピタキシャル層２１と、第２エピタキシャル層２１の厚み方向一方側の表面に形成される第３エピタキシャル層２２とを備えて構成される。ＳｉＣ基板１０は、３×１０１８ｃｍ−３以上の不純物濃度を有し、かつ０°を超えるオフ角を有する４Ｈ型の炭化珪素半導体基板で構成される。
【０１４６】
本実施の形態における積層欠陥３０について、以下に述べる。積層欠陥３０は、具体的には、活性層１１を構成する第１エピタキシャル層２０の中に存在している。図１２に示す積層欠陥３０の幅Ｌは、ＳｉＣ基板１０のオフ角、および第１エピタキシャル層２０の層厚Ｔ１に依存しており、以下の式（９）を満たす。
【０１４７】
Ｌ≦Ｔ１／ｔａｎ（θ）                                 …（９）
式（９）において、θは、ＳｉＣ基板１０のオフ角を示す。すなわち、ＳｉＣ基板１０のオフ角をθ［°］とし、第１エピタキシャル層の層厚をＴ１［μｍ］としたとき、積層欠陥３０は、幅Ｌが、Ｔ１／ｔａｎ（θ）［μｍ］以下である。
【０１４８】
ここで、積層欠陥３０の幅Ｌとは、積層欠陥３０をＳｉＣ−ＭＯＳＦＥＴ１０１の表面から観察したときに、ステップフロー方向をＳｉＣ基板１０の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における積層欠陥３０の長さ寸法を意味する。積層欠陥３０の幅Ｌは、前述の図７〜図９に示す発光領域の幅に相当する。発光領域の幅は、発光領域の横方向における長さ寸法のことであり、図７〜図９の紙面に向かって上下方向における長さ寸法に相当する。
【０１４９】
前述の式（９）を満たす積層欠陥３０は、前提技術のＳｉＣ−ＭＯＳＦＥＴ１００Ａのボディダイオードに通電して拡張された積層欠陥に比べて、面積が３分の１（１／３）以下である。したがって、本実施の形態では、ＭＯＳＦＥＴの順方向特性の劣化を大幅に低減することができる。積層欠陥３０の面積が１／３以下になる理由は、第１エピタキシャル層２０の層厚Ｔ１が、前述の式（８）を満たすからである。
【０１５０】
本実施の形態のＳｉＣ−ＭＯＳＦＥＴ１０１は、第１の実施の形態におけるＳｉＣ−ＭＯＳＦＥＴ１００に通電した場合に形成される積層欠陥３０を含むＳｉＣ−ＭＯＳＦＥＴである。これに限定されず、たとえば、第２の実施の形態におけるＳｉＣ−ＭＯＳＦＥＴ２００に通電した場合に形成される積層欠陥を含むＳｉＣ−ＭＯＳＦＥＴにおいても、積層欠陥は前述の式（９）を満たし、本実施の形態と同様の効果を得ることができる。
【０１５１】
また本実施の形態では、以上のような優れた効果を有するＳｉＣ−ＭＯＳＦＥＴ１０１を備えて、炭化珪素半導体装置が構成されるこれによって、エピタキシャル層２０，２１，２２で発生する積層欠陥の拡張を抑制することができる。したがって、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。
【０１５２】
以上に述べた第１の実施の形態から第３の実施の形態では、ＭＯＳＦＥＴ構造を例に挙げたが、ＰＮダイオード接合を有するデバイス構造であれば適用可能である。たとえば、ＰＩＮダイオードおよび絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）などにも適応可能である。また、これらのデバイスを構成する各要素の形成方法は、エピタキシャル成長方法以外は公知のものと何ら変わることがないので、ここでの説明は省略する。
【０１５３】
また第１の実施の形態から第３の実施の形態において、ＳｉＣエピタキシャル基板３，３００を製造するときには、積層欠陥拡張制御層である第２エピタキシャル層２１をエピタキシャル成長のみで形成する。積層欠陥拡張制御層である第２エピタキシャル層２１は、これに限定されず、たとえば、イオン注入法などで不純物を打ち込んで形成してもよい。これによって、高濃度の不純物をより制御よく添加することができる。
【０１５４】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。
【０１５５】
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【０１５６】
１  ゲートパッド、２，２Ａ  ソースパッド、３，３００，３００Ａ，３１０  ＳｉＣエピタキシャル基板、１０  ＳｉＣ基板、１１，１１０  活性層、１２  ゲート絶縁膜、１３  ゲート電極、１４  ウェル領域、１５  ソース領域、１６  ウェルコンタクト領域、１７  層間絶縁膜、１８  ソース電極、２０  第１エピタキシャル層、２１  第２エピタキシャル層（積層欠陥拡張制御層、薄膜高不純物濃度層）、２２  第３エピタキシャル層、２３  第４エピタキシャル層（積層欠陥拡張制御層、薄膜高不純物濃度層）、２４  第５エピタキシャル層、２５  バッファ層、３０  積層欠陥、１００，１０１，１００Ａ，２００，２００Ａ，２１０  ＳｉＣ−ＭＯＳＦＥＴ。
【図１】
2016092887.tif 000003
【図２】
2016092887.tif 000004
【図３】
2016092887.tif 000005
【図４】
2016092887.tif 000006
【図５】
2016092887.tif 000007
【図６】
2016092887.tif 000008
【図１０】
2016092887.tif 000009
【図１１】
2016092887.tif 000010
【図１２】
2016092887.tif 000011
【図７】
2016092887.tif 000012
【図８】
2016092887.tif 000013
【図９】
2016092887.tif 000014
【手続補正書】
【提出日】平成28年2月19日(2016.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素基板（１０）と、
前記炭化珪素基板（１０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層（２０）と、
前記第１エピタキシャル層（２０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層（２１）と、
前記第２エピタキシャル層（２１）の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層（２２）とを備え、
前記炭化珪素基板（１０）は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、
前記第１エピタキシャル層（２０）の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層（２１）の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層（２２）の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層（２０）の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層（２１）の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層（２２）の不純物濃度をＮ３［ｃｍ−３］としたとき、
Ｎ１≦１×１０１６ｃｍ−３、
Ｎ２≧１×１０１７ｃｍ−３、
Ｎ３≦１×１０１６ｃｍ−３、
Ｔ２≧０．０１μｍ、
Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７
の関係を満たし、
前記第１エピタキシャル層（２０）は、積層欠陥（３０）を含み、
前記積層欠陥（３０）は、前記炭化珪素基板（１０）のオフ角をθ［°］としたとき、前記第１エピタキシャル層（２０）のエピタキシャル成長方向であるステップフロー方向を前記炭化珪素基板（１０）の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における長さ寸法である幅（Ｌ）が、Ｔ１／ｔａｎ（θ）［μｍ］以下であることを特徴とする炭化珪素エピタキシャル基板。
【請求項２】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］および前記第３エピタキシャル層（２２）の層厚Ｔ３［μｍ］が、
２×Ｔ１≦Ｔ３
の関係を満たすことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項３】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］、前記第２エピタキシャル層（２１）の層厚Ｔ２［μｍ］および前記第２エピタキシャル層（２１）の不純物濃度Ｎ２［ｃｍ−３］が、
Ｔ１×Ｔ２×Ｎ２≦１．６１０×１０１７
の関係を満たすことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項４】
前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）は、不純物として、窒素、アルミニウム、リンおよびボロンのいずれかを含むことを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項５】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度以上であることを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項６】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度未満であることを特徴とする請求項１に記載の炭化珪素エピタキシャル基板。
【請求項７】
請求項１から６のいずれか１つに記載の炭化珪素エピタキシャル基板（１０）の、前記積層欠陥（３０）を含む前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）を、活性層（１１，１１０）の少なくとも一部として含む半導体素子（１００，１００Ａ，１０１，２００，２００Ａ，２１０）を備えることを特徴とする炭化珪素半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の炭化珪素エピタキシャル基板は、炭化珪素基板と、前記炭化珪素基板の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層と、前記第１エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層と、前記第２エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層とを備え、前記炭化珪素基板は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、前記第１エピタキシャル層の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層の不純物濃度をＮ３［ｃｍ−３］としたとき、Ｎ１≦１×１０１６ｃｍ−３、Ｎ２≧１×１０１７ｃｍ−３、Ｎ３≦１×１０１６ｃｍ−３、Ｔ２≧０．０１μｍ、Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たし、前記第１エピタキシャル層は、積層欠陥を含み、前記積層欠陥は、前記炭化珪素基板のオフ角をθ［°］としたとき、前記第１エピタキシャル層のエピタキシャル成長方向であるステップフロー方向を前記炭化珪素基板の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における長さ寸法である幅が、Ｔ１／ｔａｎ（θ）［μｍ］以下であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の炭化珪素半導体装置は、前記本発明の炭化珪素エピタキシャル基板の、前記積層欠陥を含む前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の炭化珪素半導体装置によれば、以上のような優れた効果を有する炭化珪素エピタキシャル基板の、積層欠陥を含む第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えて、炭化珪素半導体装置が構成される。これによって、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。
【手続補正書】
【提出日】平成28年6月22日(2016.6.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素基板（１０）と、
前記炭化珪素基板（１０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層（２０）と、
前記第１エピタキシャル層（２０）の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層（２１）と、
前記第２エピタキシャル層（２１）の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層（２２）とを備える炭化珪素エピタキシャル基板を備え、
前記炭化珪素基板（１０）は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、
前記第１エピタキシャル層（２０）の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層（２１）の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層（２２）の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層（２０）の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層（２１）の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層（２２）の不純物濃度をＮ３［ｃｍ−３］としたとき、
Ｎ１≦１×１０１６ｃｍ−３、
Ｎ２≧１×１０１７ｃｍ−３、
Ｎ３≦１×１０１６ｃｍ−３、
Ｔ２≧０．０１μｍ、
Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７
の関係を満たし、
前記第１エピタキシャル層（２０）は、積層欠陥（３０）を含み、
前記積層欠陥（３０）は、前記炭化珪素基板（１０）のオフ角をθ［°］としたとき、前記第１エピタキシャル層（２０）のエピタキシャル成長方向であるステップフロー方向を前記炭化珪素基板（１０）の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における長さ寸法である幅（Ｌ）が、Ｔ１／ｔａｎ（θ）［μｍ］以下であり、
前記積層欠陥（３０）を含む前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）を、活性層（１１，１１０）の少なくとも一部として含む半導体素子（１００，１００Ａ，１０１，２００，２００Ａ，２１０）を備えることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］および前記第３エピタキシャル層（２２）の層厚Ｔ３［μｍ］が、
２×Ｔ１≦Ｔ３
の関係を満たすことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１エピタキシャル層（２０）の層厚Ｔ１［μｍ］、前記第２エピタキシャル層（２１）の層厚Ｔ２［μｍ］および前記第２エピタキシャル層（２１）の不純物濃度Ｎ２［ｃｍ−３］が、
Ｔ１×Ｔ２×Ｎ２≦１．６１０×１０１７
の関係を満たすことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記第１エピタキシャル層（２０）、前記第２エピタキシャル層（２１）および前記第３エピタキシャル層（２２）は、不純物として、窒素、アルミニウム、リンおよびボロンのいずれかを含むことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度以上であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素基板（１０）と前記第１エピタキシャル層（２０）との間に、エピタキシャル成長によって形成されるバッファ層（２５）を備え、
前記バッファ層（２５）の不純物濃度は、前記炭化珪素基板（１０）の不純物濃度以下であり、かつ前記第１エピタキシャル層（２０）の不純物濃度未満であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、炭化珪素半導体装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の目的は、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の炭化珪素半導体装置は、炭化珪素基板と、前記炭化珪素基板の厚み方向一方側の表面にエピタキシャル成長によって形成される第１エピタキシャル層と、前記第１エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第２エピタキシャル層と、前記第２エピタキシャル層の厚み方向一方側の表面にエピタキシャル成長によって形成される第３エピタキシャル層とを備える炭化珪素エピタキシャル基板を備え、前記炭化珪素基板は、不純物濃度が３×１０１８ｃｍ−３以上であり、０°を超えるオフ角を有し、前記第１エピタキシャル層の層厚をＴ１［μｍ］とし、前記第２エピタキシャル層の層厚をＴ２［μｍ］とし、前記第３エピタキシャル層の層厚をＴ３［μｍ］とし、前記第１エピタキシャル層の不純物濃度をＮ１［ｃｍ−３］とし、前記第２エピタキシャル層の不純物濃度をＮ２［ｃｍ−３］とし、前記第３エピタキシャル層の不純物濃度をＮ３［ｃｍ−３］としたとき、Ｎ１≦１×１０１６ｃｍ−３、Ｎ２≧１×１０１７ｃｍ−３、Ｎ３≦１×１０１６ｃｍ−３、Ｔ２≧０．０１μｍ、Ｔ１×Ｔ２×Ｎ２≦２．６８４×１０１７の関係を満たし、前記第１エピタキシャル層は、積層欠陥を含み、前記積層欠陥は、前記炭化珪素基板のオフ角をθ［°］としたとき、前記第１エピタキシャル層のエピタキシャル成長方向であるステップフロー方向を前記炭化珪素基板の厚み方向一方側の表面に対して投影して得られる方向に平行な方向における長さ寸法である幅が、Ｔ１／ｔａｎ（θ）［μｍ］以下であり、前記積層欠陥を含む前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の炭化珪素半導体装置によれば、第１エピタキシャル層中に含まれる転位およびミスフィット転位を起点として発生する積層欠陥の拡張を、第２エピタキシャル層によって抑制することができる。これによって、積層欠陥の拡張によるデバイス特性の劣化を、実用上問題とならない程度に抑えることができるので、デバイスの信頼性を大幅に向上させることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
以上のことから、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素エピタキシャル基板を提供することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
以上のような優れた効果を有する炭化珪素エピタキシャル基板の第１エピタキシャル層、第２エピタキシャル層および第３エピタキシャル層を、活性層の少なくとも一部として含む半導体素子を備えて、炭化珪素半導体装置が構成される。これによって、エピタキシャル層で発生する積層欠陥の拡張を抑制し、デバイス耐圧およびオン抵抗を維持したまま、デバイス特性の劣化を実用上問題とならない程度に抑えることができる炭化珪素半導体装置を得ることができる。
【国際調査報告】
2016092887.tif 000015
2016092887.tif 000016