(57)【要約】  半導体記憶装置（１）のメモリバンク（１０）は、複数のメモリセル（ＭＣ）と、第１および第２のローカルビット線（ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔ）と、第１および第２のローカルビット線の電位差を増幅する差動アンプ（ＳＡ）と、グローバルデータ線（ＧＤＬ）が接続される接続部（１５）と、第１のローカルビット線（ＬＢＬ＿Ｂ）の電位に応じて、接続部（１５）に第１の電位を出力する第１の出力回路（１６）と、第２のローカルビット線（ＬＢＬ＿Ｔ）の電位に応じて、第１の出力回路（１６）の出力によって接続部（１５）の電位が第１の電位になるのを阻止する第２の出力回路（１７）とを有する。
2015079608.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、
前記複数のメモリバンクはそれぞれ、
複数のメモリセルと、
前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、
前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、
前記グローバルデータ線が接続される接続部と、
前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、
前記第２のローカルビット線の電位に応じて、前記第１の出力回路の出力によって前記接続部の電位が前記第１の電位になるのを阻止する第２の出力回路とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が前記第１の電位に、他端が前記第１のトランジスタのゲートに、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置において、
前記第１の出力回路は、前記第１のローカルビット線の電位を反転して前記第１のトランジスタのゲートに出力するインバータを有しており、
前記第２のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置において、
前記第２の出力回路は、前記第２のローカルビット線の電位を反転して前記第２のトランジスタのゲートに出力するインバータを有しており、
前記第１のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記グローバルデータ線を、前記第１の電位の反転電位である第２の電位にプリチャージするプリチャージ回路を備えている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置において、
前記プリチャージ回路は、前記グローバルデータ線に前記第２の電位を供給するプリディスチャージ回路である
ことを特徴とする半導体記憶装置。
【請求項９】
複数のメモリバンクと、
前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、
前記複数のメモリバンクはそれぞれ、
複数のメモリセルと、
前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、
前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、
前記グローバルデータ線が接続される接続部と、
前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、
前記第２のローカルビット線の電位に応じて、前記接続部に前記第１の電位の反転電位である第２の電位を出力する第２の出力回路とを有する
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置において、
前記第１の出力回路は、前記第１のローカルビット線の電位を反転して前記第１のトランジスタのゲートに出力するインバータを有しており、
前記第２のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項９の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２の半導体記憶装置において、
前記第２の出力回路は、前記第２のローカルビット線の電位を反転して前記第２のトランジスタのゲートに出力するインバータを有しており、
前記第１のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項９の半導体記憶装置において、
前記グローバルデータ線を、前記第１の電位の反転電位である第２の電位にプリチャージするプリチャージ回路を備えている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置において、
前記プリチャージ回路は、前記グローバルデータ線に前記第２の電位を供給するプリディスチャージ回路である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項９の半導体記憶装置において、
前記グローバルデータ線を介して前記複数のメモリセルに対するデータの書き込みが可能である
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項９の半導体記憶装置において、
前記グローバルデータ線は、当該半導体記憶装置の入出力端子に直接接続可能である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特に、ビット線が階層化された半導体記憶装置に関する。
【背景技術】
【０００２】
近年のＳＯＣ（System On Chip）に搭載されるメモリは、大容量化・高速化の傾向にある。メモリ容量の大容量化に伴い、ビット線に接続されるメモリセルの数が増加してきている。これにより、ビット線の負荷容量が増加し、高速化を阻害している。そこで、ビット線容量を削減するために、ビット線を複数のメモリバンクに分割し、メモリバンク内のメモリセルを一対のローカルビット線に接続し、この一対のローカルビット線の電位を差動アンプによって増幅してグローバルビット線に接続する階層ビット線技術が知られている（例えば、特許文献１参照）。【０００３】
また、階層ビット線構造を用いた別の例として、１本のグローバルビット線を用いてデータの読み出しが可能な半導体記憶装置が開示されている（例えば、特許文献２参照）。この半導体記憶装置では、差動アンプの出力の一方がインバータに接続されており、インバータの出力が、グローバルビット線とグランドとの間に接続されたトランジスタのゲートに接続される。そして、グローバルビット線の電位の変化によりデータの読み出しが行われる。この半導体記憶装置によると、グローバルビット線の本数が少なくて済むため、リーク電流を抑制できるとともに、回路面積の縮小化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５０１９５７９号明細書
【特許文献２】特許第５１７８１８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２の半導体記憶装置には、以下のような課題が存在する。具体的には、一般に、差動アンプによってローカルビット線の電位が増幅されるときに、Ｈｉｇｈ側のローカルビット線の電位はＬｏｗに引き込まれる。その結果、本来Ｌｏｗであるべきインバータの出力がＨｉｇｈとなってトランジスタがオンしてしまい、グローバルビット線に誤ったデータが読み出される可能性がある。特に、インバータが、入力をＬｏｗであると判定しやすいように、その閾値がばらついている場合や、一対のローカルビット線の電位差が少ない場合には、誤動作の可能性が高くなりうる。【０００６】
また、１本のグローバルビット線でデータを読み出す場合、読み出し動作の際にグローバルビット線を例えばＨｉｇｈにプリチャージしておき、任意のタイミングにおけるグローバルビット線の電位が出力回路によって判定される。このとき、グローバルビット線の電位が低下していると、出力回路のドライブ能力が劣化して、出力回路による出力データのリセットが正常に行われない可能性がある。【０００７】
また、読み出し動作において、グローバルビット線のプリチャージが解除されるため、グローバルビット線はフローティング状態となる。ここで、グローバルビット線に複数のメモリバンクが接続されている場合、グローバルビット線には、複数のトランジスタが接続されていることになる。そのため、本来Ｈｉｇｈであるべきグローバルビット線が、複数のトランジスタのリーク電流によってディスチャージされてしまい、結果として誤動作を招くおそれがある。【０００８】
さらに、一対のローカルビット線のうちの一方にインバータが接続されているため、一対のローカルビット線と差動アンプとの各接続ノードにおける負荷容量のバランスが悪く、差動アンプが誤動作しやすいという懸念もある。【０００９】
かかる点に鑑みて、本開示は、差動アンプの誤動作、および半導体記憶装置の誤動作を抑制することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、第１の半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、前記複数のメモリバンクはそれぞれ、複数のメモリセルと、前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、前記グローバルデータ線が接続される接続部と、前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、前記第２のローカルビット線の電位に応じて、前記第１の出力回路の出力によって前記接続部の電位が前記第１の電位になるのを阻止する第２の出力回路とを有している。【００１１】
これによると、１本のグローバルデータ線には複数のメモリバンクが接続されている。そして、メモリバンクに含まれる複数のメモリセルから一対の第１および第２のローカルビット線に読み出されたデータが、差動アンプによって増幅される。また、第１の出力回路は、第１のローカルビット線の電位に応じて、接続部に第１の電位を出力し、第２の出力回路は、第２のローカルビット線の電位に応じて、第１の出力回路の出力によって接続部が第１の電位にならないように制御する。【００１２】
例えば、半導体記憶装置の読み出し動作において、第１の出力回路は、第１のローカルビット線の電位がＬｏｗのとき、接続部に第１の電位としてＬｏｗを出力する一方、第１のローカルビット線の電位がＨｉｇｈのとき、出力を停止するとする。また、第２の出力回路は、第２のローカルビット線がＬｏｗのときに接続部の電位がＬｏｗになるのを阻止するとする。そして、半導体記憶装置の読み出し動作において、グローバルデータ線の電位は例えばＨｉｇｈにプリチャージされているとする。さらに、メモリセルのデータがＨｉｇｈであれば、グローバルデータ線の電位はＨｉｇｈであり、メモリセルのデータがＬｏｗであれば、グローバルデータ線の電位はＬｏｗである。【００１３】
ここで、任意のメモリセルから、例えばＨｉｇｈデータが読み出される場合として、第１のローカルビット線の電位がＨｉｇｈとなり、第２のローカルビット線の電位がＬｏｗとなる場合について説明する。この場合、第１および第２のローカルビット線の電位差が差動アンプによって増幅される際に、Ｈｉｇｈである第１のローカルビット線の電位は差動アンプ特有の両ビット同時ディスチャージ動作によってディスチャージされる。その結果、第１の出力回路は、接続部にＬｏｗを出力するようになる。【００１４】
ところが、第２のローカルビット線の電位がＬｏｗであるため、第２の出力回路は、接続部の電位がＬｏｗにならないように制御する。したがって、グローバルデータ線の電位はＨｉｇｈのままとなり、その結果、Ｈｉｇｈデータが出力される。【００１５】
このように、本開示に係る半導体記憶装置では、グローバルデータ線の電位がＨｉｇｈであるべきとき、グローバルデータ線の電位を正常なＨｉｇｈに維持することができる。つまり、グローバルデータ線に誤ったデータが読み出されることがない。また、グローバルデータ線の電位を正常なＨｉｇｈに維持することができるため、例えばＩ／Ｏ（Input/Output）回路による出力データのリセットを正しく行うことができる。さらに、第１のローカルビット線に第１の出力回路、および第２のローカルビット線に第２の出力回路を接続することによって、差動アンプとローカルビット線との各接続ノードにおける負荷容量のバランスを均一化しやすくなる。その結果、差動アンプの誤作動を抑制することができる。【００１６】
以上のように、差動アンプの感度を良好に保ちやすく、誤動作の抑制が可能な半導体記憶装置を提供することができる。【００１７】
また、第２の半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、前記複数のメモリバンクはそれぞれ、複数のメモリセルと、前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、前記グローバルデータ線が接続される接続部と、前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、前記第２のローカルビット線の電位に応じて、前記接続部に前記第１の電位の反転電位である第２の電位を出力する第２の出力回路とを有していてもよい。【００１８】
第２の半導体記憶装置では、第１の半導体記憶装置における第２の出力回路の構成が異なるため、主にこの点について説明する。第２の出力回路は、第２のローカルビット線の電位に応じて、第１の出力回路が出力する電位の反転電位を示す第２の電位を接続部に出力する。例えば、第２の出力回路は、第２のローカルビット線の電位がＬｏｗのとき、接続部にＨｉｇｈを出力するとする。【００１９】
第２の半導体記憶装置に係るＨｉｇｈデータの読み出し動作において、Ｈｉｇｈである第１のローカルビット線と、Ｌｏｗである第２のローカルビット線との電位差が差動アンプによって増幅される際に、第１のローカルビット線の電位がディスチャージされる。このとき、例えば、第１の出力回路は接続部にＬｏｗを出力する場合、第２の出力回路は接続部にＨｉｇｈを出力する。【００２０】
したがって、接続部の電位をＨｉｇｈに維持することができるため、Ｈｉｇｈにプリチャージされたグローバルデータ線の電位を正常なＨｉｇｈに維持することができる。また、例えば、グローバルデータ線に接続されるトランジスタのリーク電流が生じる場合であっても、第２の出力回路が接続部にＨｉｇｈを出力可能であるため、リーク電流によってグローバルデータ線の電位が低下するのを抑制することができる。【００２１】
その他、第１の半導体記憶装置と同様の効果を得ることができる。【００２２】
また、第２の半導体記憶装置において、第１および第２の出力回路の接続部への出力によって、グローバルデータ線の電位を積極的にＨｉｇｈまたはＬｏｗに駆動するようにしてもよい。このようにすれば、グローバルデータ線をプリチャージする必要がない。【００２３】
例えば、Ｈｉｇｈデータが読み出される場合、第１の出力回路は、Ｌｏｗである第１のローカルビット線の電位に応じて接続部にＬｏｗを出力する一方、第２の出力回路は、Ｈｉｇｈである第２のローカルビット線の電位に応じて出力を停止する。これにより、グローバルデータ線の電位がＬｏｗになるため、例えばＩ／Ｏ回路によってＨｉｇｈデータが出力されるようにすればよい。
【発明の効果】
【００２４】
本開示によれば、差動アンプの誤動作、および半導体記憶装置の誤動作を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、第１の実施形態に係る半導体記憶装置の構成図である。
【図２】図２は、図１の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図３】図３は、第２の実施形態に係る半導体記憶装置の構成図である。
【図４】図４は、第３の実施形態に係る半導体記憶装置の構成図である。
【図５】図５は、図４の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図６】図６は、第４の実施形態に係る半導体記憶装置の構成図である。
【図７】図７は、図６の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図８】図８は、第５の実施形態に係る半導体記憶装置の構成図である。
【図９】図９は、第６の実施形態に係る半導体記憶装置の構成図である。
【図１０】図１０は、図９の半導体記憶装置の模式図である。
【図１１】図１１は、一般的な半導体記憶装置の模式図である。
【発明を実施するための形態】
【００２６】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、ビット線が階層化され、シングルエンド構成のグローバルデータ線ＧＤＬを用いたデータの読み出しが可能な構成となっている。具体的に、半導体記憶装置１は、複数のメモリバンク１０と、１本のグローバルデータ線ＧＤＬと、グローバルプリチャージ回路２４と、Ｉ／Ｏ回路３０とを含んでいる。
【００２７】
各メモリバンク１０は、行列状に配置された複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、ワード線ＷＬと、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔと、ビット線プリチャージ回路１１と、カラムセレクタ１２と、一対のセンス線ＮＳＬ，ＳＬと、センス線プリチャージ回路１３と、差動アンプＳＡと、接続部１５と、第１および第２の出力回路１６，１７とを有する。
【００２８】
各メモリセルＭＣは、ＳＲＡＭ（Static RandomAccess Memory）等であり、例えば、２つのアクセストランジスタＴＡ１，ＴＡ２と、ラッチを構成する２つのインバータＩＮＭ１，ＩＮＭ２とを含んでいる。
【００２９】
トランジスタＴＡ１は、Ｎｃｈトランジスタであり、一端が、第１のローカルビット線であるローカルビット線ＬＢＬ＿Ｂに、他端が、インバータＩＮＭ１，ＩＮＭ２に、ゲートが、対応するワード線ＷＬに接続されている。トランジスタＴＡ２は、Ｎｃｈトランジスタであり、一端が、第２のローカルビット線であるローカルビット線ＬＢＬ＿Ｔに、他端が、インバータＩＮＭ１，ＩＮＭ２に、ゲートが、対応するワード線ＷＬに接続されている。ワード線ＷＬは、行方向のメモリセルＭＣに対応して配置されている。
【００３０】
ビット線プリチャージ回路１１は、例えば、３つのＰｃｈトランジスタＴＰＢ１〜ＴＰＢ３を含んでいる。トランジスタＴＰＢ１は、一端が例えば電源電位である電圧ＶＤＤに、他端がローカルビット線ＬＢＬ＿Ｂに接続されている。トランジスタＴＰＢ２は、一端が電圧ＶＤＤに、他端がローカルビット線ＬＢＬ＿Ｔに接続されている。トランジスタＴＰＢ３は、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの間に接続されている。また、トランジスタＴＰＢ１〜ＴＰＢ３のそれぞれのゲートには、ローカルプリチャージ信号ＰＣＬが共通して入力される。
【００３１】
カラムセレクタ１２は、２つのＰｃｈトランジスタＴＰＣ１，ＴＰＣ２を含んでいる。トランジスタＴＰＣ１は、ローカルビット線ＬＢＬ＿Ｂとセンス線ＮＳＬとの間に接続されている。トランジスタＴＰＣ２は、ローカルビット線ＬＢＬ＿Ｔとセンス線ＳＬとの間に接続されている。トランジスタＴＰＣ１，ＴＰＣ２のそれぞれのゲートには、カラム選択信号ＣＬＭが共通して入力される。
【００３２】
センス線プリチャージ回路１３は、例えば、３つのＰｃｈトランジスタＴＰＳ１〜ＴＰＳ３を含んでいる。トランジスタＴＰＳ１は、一端が電圧ＶＤＤに、他端が、第１のローカルビット線に相当するセンス線ＮＳＬに接続されている。トランジスタＴＰＳ２は、一端が電圧ＶＤＤに、他端が、第２のローカルビット線に相当するセンス線ＳＬに接続されている。トランジスタＴＰＳ３は、一対のセンス線ＮＳＬ，ＳＬの間に接続されている。また、トランジスタＴＰＳ１〜ＴＰＳ３のそれぞれのゲートには、信号ＰＣＬが共通して入力される。
【００３３】
なお、例えば、メモリセルＭＣと差動アンプＳＡとの距離が近い場合、カラムセレクタ１２、センス線プリチャージ回路１３を省略してもよい。つまり、メモリセルＭＣと差動アンプＳＡとを、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔ（あるいは、一対のセンス線ＮＳＬ，ＳＬ）で接続してもよい。
【００３４】
差動アンプＳＡは、センスアンプ活性化信号ＳＡＥに応じて、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位差を増幅する。具体的に、差動アンプＳＡは、クロスカップル接続されたインバータＩＮＳ１，ＩＮＳ２とＮｃｈトランジスタＴＳ１とを含んでいる。インバータＩＮＳ１，ＩＮＳ２はそれぞれ、電圧ＶＤＤとトランジスタＴＳ１との間に接続されている。トランジスタＴＳ１は、インバータＩＮＳ１，ＩＮＳ２と例えばグランド電位である電圧ＶＳＳとの間に接続されており、ゲートに信号ＳＡＥを受ける。
【００３５】
接続部１５は、メモリバンク１０とグローバルデータ線ＧＤＬとを接続する。接続部１５は、例えば端子や配線等であってもよく、メモリバンク１０とグローバルデータ線ＧＤＬとを電気的に接続するものであればよい。
【００３６】
第１の出力回路１６は、センス線ＮＳＬの電位に応じて、接続部１５に第１の論理としてＬｏｗを示す第１の電位（例えば電圧ＶＳＳ）を出力可能に構成されている。具体的に、出力回路１６は、例えばインバータであるバッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【００３７】
このように、本実施形態では、出力回路１６は、センス線ＮＳＬの電位がＬｏｗのとき接続部１５にＬｏｗを出力する一方、Ｈｉｇｈのとき出力を停止するような構成となっている。
【００３８】
第２の出力回路１７は、センス線ＳＬの電位に応じて動作する。出力回路１７は、例えばインバータであるバッファＢＵＦ１とＮｃｈトランジスタＴＫＮとを含んでいる。バッファＢＵＦ１の入力側はセンス線ＳＬに、出力側はトランジスタＴＫＮのゲートに接続されている。トランジスタＴＫＮは、一端がトランジスタＴＤＮのゲートに、他端が電圧ＶＳＳに接続されている。このような構成により、出力回路１７は、出力回路１６の出力によって接続部１５の電位がＬｏｗとなるのを、センス線ＳＬの電位に応じて阻止することができる。
【００３９】
このように、本実施形態では、出力回路１７は、センス線ＳＬの電位がＬｏｗのときトランジスタＴＤＮのゲートにＬｏｗを出力する一方、Ｈｉｇｈのとき出力を停止するような構成となっている。つまり、出力回路１７は、センス線ＳＬの電位がＬｏｗのときに、出力回路１６のトランジスタＴＤＮのゲートにＬｏｗを出力することによってトランジスタＴＤＮをオフし、接続部１５の電位がＬｏｗにならないように制御する。
【００４０】
グローバルプリチャージ回路２４は、インバータＩＮＰとＰｃｈトランジスタＴＰＧとを含んでいる。インバータＩＮＰは、グローバルプリチャージ信号ＰＣＧを受け、信号ＰＣＧを反転してトランジスタＴＰＧのゲートに出力する。トランジスタＴＰＧは、一端が電圧ＶＤＤに、他端がグローバルデータ線ＧＤＬに接続されている。グローバルプリチャージ回路２４は、信号ＰＣＧに応じて、グローバルデータ線ＧＤＬの電位をＨｉｇｈにプリチャージ可能に構成されていればよい。
【００４１】
Ｉ／Ｏ回路３０は、グローバルデータ線ＧＤＬの電位に基づいて出力データである信号ＤＯを出力する。例えば、Ｉ／Ｏ回路３０は、トライステートインバータＩＮＴと、インバータＩＮＤ１，ＩＮＤ２と、ラッチ回路３１とを含んでいる。
【００４２】
トライステートインバータＩＮＴは、出力イネーブル信号ＤＯＥＮに応じて動作し、グローバルデータ線ＧＤＬの電位を反転してノードＮＤＯに出力する。
【００４３】
インバータＩＮＤ１は、信号ＤＯＥＮを反転して出力する。インバータＩＮＤ２は、ノードＮＤＯの電位を反転して、信号ＤＯを出力する。
【００４４】
ラッチ回路３１は、インバータＩＮＤ３，ＩＮＤ４を有し、ノードＮＤＯに接続されている。
【００４５】
なお、Ｉ／Ｏ回路３０の構成は一例であるが、グローバルデータ線ＧＤＬの電位を判定し、その判定結果に応じた信号ＤＯを出力可能な構成であればよい。
【００４６】
以上のように、本実施形態に係る半導体記憶装置１は、シングルエンド構成のグローバルデータ線ＧＤＬに、複数のメモリバンク１０が接続された構成となっている。
【００４７】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について図２を参照しながら説明する。
【００４８】
図２は、図１の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図２（Ａ）はＬｏｗデータを読み出す場合、図２（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。
【００４９】
読み出し動作に際して、信号ＰＣＬはＬｏｗであり、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬはＨｉｇｈにプリチャージされている。したがって、トランジスタＴＤＮ，ＴＫＮはともにオフであり、出力回路１６，１７の出力は停止している。
【００５０】
また、信号ＰＣＧはＨｉｇｈであり、グローバルデータ線ＧＤＬはＨｉｇｈにプリチャージされている。また、ワード線ＷＬおよび信号ＳＡＥはＬｏｗであり、信号ＣＬＭおよび信号ＤＯＥＮはＨｉｇｈである。
【００５１】
まず、図２（Ａ）に示す、Ｌｏｗデータの読み出し動作について説明する。図示しないアドレス信号によって読み出し対象のメモリセルＭＣが特定されると、ワード線ＷＬおよび信号ＰＣＬはＨｉｇｈに、信号ＣＬＭおよび信号ＰＣＧはＬｏｗとなる。
【００５２】
これにより、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬのプリチャージが解除され、ローカルビット線ＬＢＬ＿ＢがＬｏｗに徐々に引き込まれる。また、グローバルデータ線ＧＤＬはフローティング状態となる。
【００５３】
そして、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位がカラムセレクタ１２を介してセンス線ＮＳＬ，ＳＬに伝わる。そして、信号ＳＡＥがＨｉｇｈとなって差動アンプＳＡが駆動される。また、信号ＣＬＭがＨｉｇｈとなりカラムセレクタ１２がオフされる。また、信号ＤＯＥＮがＬｏｗとなる。このとき、ノードＮＤＯがＨｉｇｈである場合、トライステートインバータＩＮＴの出力によって、ノードＮＤＯはＬｏｗとなり、信号ＤＯはＨｉｇｈにリセットされる。一方、ノードＮＤＯがＬｏｗである場合、信号ＤＯＥＮがＬｏｗとなっても、信号ＤＯはＨｉｇｈである。
【００５４】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差（例えばΔＶ）が増幅される。このとき、差動アンプＳＡにより、センス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。
【００５５】
センス線ＮＳＬがＬｏｗになると、トランジスタＴＤＮがオンすることにより、出力回路１６は接続部１５にＬｏｗを出力するため、グローバルデータ線ＧＤＬがＬｏｗにディスチャージされる。また、ワード線ＷＬ、信号ＰＣＬおよび信号ＳＡＥがＬｏｗとなり、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬがＨｉｇｈにプリチャージされ、差動アンプＳＡの動作が停止する。
【００５６】
グローバルデータ線ＧＤＬがＬｏｗになると、信号ＤＯＥＮがＬｏｗであるため、トライステートインバータＩＮＴの出力により、ノードＮＤＯがＨｉｇｈとなる。そして、ＨｉｇｈであるノードＮＤＯによって信号ＤＯがＬｏｗとなってＬｏｗデータが出力される。
【００５７】
信号ＤＯがＬｏｗとなって確定すると、信号ＰＣＧおよび信号ＤＯＥＮがＨｉｇｈとなる。また、信号ＰＣＧがＨｉｇｈになることによって、グローバルデータ線ＧＤＬはＨｉｇｈにプリチャージされる。
【００５８】
次に、図２（Ｂ）に示す、Ｈｉｇｈデータの読み出し動作を説明する。なお、図２（Ａ）との相違点について主に説明する。
【００５９】
ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬのプリチャージが解除され、ローカルビット線ＬＢＬ＿ＴがＬｏｗに徐々に引き込まれる。そして、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位がセンス線ＮＳＬ，ＳＬに伝わる。
【００６０】
信号ＳＡＥがＨｉｇｈとなって差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。
【００６１】
このとき、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【００６２】
これにより、バッファＢＵＦ０からトランジスタＴＤＮのゲートにＨｉｇｈが徐々に出力されて、トランジスタＴＤＮがオンしてしまい、出力回路１６から接続部１５にＬｏｗが出力されうる。しかしながら、センス線ＳＬがＬｏｗであるため、トランジスタＴＫＮはバッファＢＵＦ１からのＨｉｇｈを受けてオンする。これにより、トランジスタＴＤＮのゲートはＨｉｇｈにならず、Ｌｏｗのまま保持される。したがって、出力回路１６から接続部１５にＬｏｗが出力されることがない。このように、出力回路１７は、出力回路１６から出力されるＬｏｗによって接続部１５およびグローバルデータ線ＧＤＬがＬｏｗになるのを阻止している。
【００６３】
特許文献２の半導体記憶装置は、一対のローカルビット線の一方にのみ、インバータおよびグローバルビット線が接続された構成となっている（例えば特許文献２の図１）。この構成では、インバータおよびグローバルビット線が接続されている側のローカルビット線がＨｉｇｈである場合、そのローカルビット線が差動アンプによってＬｏｗにディスチャージされると、グローバルビット線は本来Ｈｉｇｈであるべきにもかかわらず、Ｌｏｗとなってしまう可能性がある。その結果、誤ったデータが読み出されてしまうおそれがある。
【００６４】
また、１本のグローバルビット線を用いた構成では、例えば、Ｈｉｇｈデータが読み出される場合、出力回路において出力を一旦Ｈｉｇｈにリセットしておく必要があり、グローバルビット線をＨｉｇｈに保つ必要がある。ところが、グローバルビット線の電位がＨｉｇｈから低下している場合には、出力回路のドライブ能力が低下してしまい、その結果、出力を正常にリセットできなくなってしまうおそれがある。
【００６５】
さらに、差動アンプと一対のローカルビット線との各接続ノードの一方にのみ、インバータを接続する構成であるため、各接続ノードにおける負荷容量のバランスが悪くなり、差動アンプの誤動作を引き起こしやすい。
【００６６】
これに対して本実施形態では、特にＨｉｇｈデータの読み出し動作において、Ｈｉｇｈ側であるセンス線ＮＳＬが、差動アンプＳＡによってＨｉｇｈからディスチャージされ、トランジスタＴＤＮのゲートにＨｉｇｈが出力されるようになっても、出力回路１７によって、トランジスタＴＤＮのゲートをＬｏｗにディスチャージすることができる。
【００６７】
したがって、トランジスタＴＤＮはオフであり、出力回路１６から接続部１５にＬｏｗが出力されることがないため、グローバルデータ線ＧＤＬをＨｉｇｈに保つことができる。これにより、Ｈｉｇｈデータを正しく読み出すことができる。
【００６８】
また、本実施形態では、Ｈｉｇｈデータの読み出しにおいて、グローバルデータ線ＧＤＬをＨｉｇｈに維持することができるため、Ｉ／Ｏ回路３０におけるトライステートインバータＩＮＴには、正常なＨｉｇｈが入力されることになる。したがって、信号ＤＯＥＮがアクティブになることによって、出力である信号ＤＯを正常にＨｉｇｈにリセットすることができる。
【００６９】
さらに、センス線ＮＳＬ，ＳＬと差動アンプＳＡとの各接続ノードに、出力回路１６，１７を接続しているため、各接続ノードにおける負荷容量のバランスがとりやすくなる。
【００７０】
以上、本実施形態によると、Ｈｉｇｈデータを正しく読み出すことができるため、半導体記憶装置１の誤動作を抑制することができる。また、差動アンプＳＡとセンス線ＮＳＬ，ＳＬとの各接続ノードの負荷容量のバランスがとりやすいため、差動アンプＳＡの誤動作を抑制しやすくなる。
【００７１】
例えば、バッファＢＵＦ０，ＢＵＦ１のゲートサイズを等しくすることによって、センス線ＮＳＬ，ＳＬの負荷容量のバランスを均一にすることができる。これにより、差動アンプＳＡの感度を向上させることができるため、差動アンプＳＡの誤動作を抑制することができる。
【００７２】
なお、図１に示すＩ／Ｏ回路３０は一例であり、Ｉ／Ｏ回路３０は、グローバルデータ線ＧＤＬの電位に基づいて、信号ＤＯのリセットが可能な構成であればよい。
【００７３】
また、上述したタイミングチャートにおいて、各配線および各信号が遷移するタイミングは一例であり、半導体記憶装置１の誤動作とならない範囲で任意に変更してもよい。例えば、グローバルデータ線ＧＤＬがＬｏｗになってから、信号ＤＯＥＮがＬｏｗになってもよい。
【００７４】
＜第２の実施形態＞
図３は、第２の実施形態に係る半導体記憶装置の構成図である。なお、図３において、ＳＲＡＭメモリセルＭＣ、ビット線プリチャージ回路１１、カラムセレクタ１２、センス線プリチャージ回路１３、差動アンプＳＡ、グローバルプリチャージ回路２４およびＩ／Ｏ回路３０の構成は、図１と同様であるため簡略化している。
【００７５】
以下、本実施形態において、第１の実施形態との相違点について主に説明する。本実施形態に係る各メモリバンク１０に含まれる第２の出力回路１８は、センス線ＳＬの電位に応じて、第２の論理としてＨｉｇｈを示す第２の電位（例えば電圧ＶＤＤ）を接続部１５に出力する。具体的に、出力回路１８は、一端が電圧ＶＤＤに、他端が接続部１５に、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【００７６】
本実施形態に係る半導体記憶装置１のタイミングチャートは図２と同様であるが、第２の出力回路１８の機能が第１の実施形態の第２の出力回路１７とは異なる。
【００７７】
具体的に、Ｈｉｇｈデータの読み出し動作において、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【００７８】
これにより、バッファＢＵＦ０からトランジスタＴＤＮのゲートにＨｉｇｈが出力されて、トランジスタＴＤＮがオンしてしまい、出力回路１６から接続部１５にＬｏｗが徐々に出力されうる。
【００７９】
一方、センス線ＳＬはＬｏｗであるため、トランジスタＴＫＰはオンする。これにより、出力回路１８から接続部１５にＨｉｇｈが出力される。つまり、出力回路１８は、接続部１５およびグローバルデータ線ＧＤＬがＨｉｇｈであるべきとき、これらをＨｉｇｈに保持するキーパー回路としての機能を有しており、出力回路１６から出力されるＬｏｗによって、接続部１５およびグローバルデータ線ＧＤＬがＬｏｗにならないようにしている。
【００８０】
したがって、Ｈｉｇｈデータの読み出し動作において、本来Ｈｉｇｈであるべきグローバルデータ線ＧＤＬをＨｉｇｈに維持することができる。
【００８１】
以上、本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、以下の効果を得ることができる。
【００８２】
第２の特許文献の図１の構成では、グローバルビット線に複数のトランジスタが接続されている場合、読み出し動作において、複数のトランジスタのリーク電流によってグローバルビット線がＨｉｇｈから徐々に低下するおそれがある。その結果、出力回路によってグローバルビット線がＬｏｗであると判定されると、データの誤読み出しを招いてしまう。これは、従来の構成は、読み出し動作において、フローティング状態となるグローバルビット線をＨｉｇｈにする機能を有していないからである。
【００８３】
これに対して、本実施形態では、トランジスタＴＤＮのリーク電流が生じても、出力回路１８によって、接続部１５およびグローバルデータ線ＧＤＬはＨｉｇｈに維持される。つまり、本実施形態に係る出力回路１８は、読み出し動作においてフローティング状態となるグローバルデータ線ＧＤＬにＨｉｇｈを供給することができるため、リーク電流に起因するデータの誤読み出しを回避することができる。
【００８４】
また、出力回路１８を構成する素子の数が少なくて済むため、半導体記憶装置１の省面積化および低コスト化を図ることができる。
【００８５】
なお、本実施形態において、トランジスタＴＫＰのゲートサイズおよびインバータであるバッファＢＵＦ０のゲートサイズ（バッファＢＵＦ０を構成するＮｃｈトランジスタおよびＰｃｈトランジスタのゲートサイズの合計）を等しくすることで、ソース線ＮＳＬ，ＳＬの負荷容量のバランスを均一にすることができる。これにより、差動アンプＳＡの感度が向上するため、差動アンプＳＡの誤動作を抑制することができる。
【００８６】
＜第３の実施形態＞
図４は、第３の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬをＬｏｗにプリチャージ、つまりプリディスチャージするプリディスチャージ回路２５を有する点で、第２の実施形態と異なる。以下、第２の実施形態との相違点について主に説明する。
【００８７】
図４のメモリバンク１０において、第１の出力回路１９は、センス線ＳＬの電位に応じて、接続部１５にＨｉｇｈを出力する。具体的に、出力回路１９は、一端が電圧ＶＤＤに接続され、他端が接続部１５に接続され、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【００８８】
第２の出力回路２０は、センス線ＮＳＬの電位に応じて、接続部１５にＬｏｗを出力する。具体的に、出力回路２０は、インバータであるバッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【００８９】
なお、本実施形態では、ローカルビット線ＬＢＬ＿Ｔおよびセンス線ＳＬが第１のローカルビット線に相当し、ローカルビット線ＬＢＬ＿Ｂおよびセンス線ＮＳＬが第２のローカルビット線に相当する。
【００９０】
プリディスチャージ回路２５は、グローバルデータ線ＧＤＬにＬｏｗを供給するように構成されている。具体的に、プリディスチャージ回路２５は、一端が電圧ＶＳＳに接続され、他端がグローバルデータ線ＧＤＬに接続され、ゲートに信号ＰＣＧを受けるＮｃｈトランジスタＴＮＧを含んでいる。
【００９１】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について図５を参照しながら説明する。
【００９２】
図５は、図４の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図５（Ａ）はＬｏｗデータを読み出す場合、図５（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。なお、図２と図５との相違点について主に説明する。
【００９３】
まず、信号ＰＣＧはＨｉｇｈであるため、グローバルデータ線ＧＤＬはプリディスチャージされており、Ｌｏｗになっている。
【００９４】
図５（Ａ）において、差動アンプＳＡが駆動されて、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅されると、センス線ＮＳＬはＬｏｗであるため、出力回路２０は接続部１５にＬｏｗを出力するようになる。また、差動アンプＳＡによってセンス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。これにより、出力回路１９から接続部にＨｉｇｈが徐々に出力されうるが、出力回路２０から接続部１５にはＬｏｗが出力されているため、接続部１５およびグローバルデータ線ＧＤＬはＬｏｗのままである。つまり、出力回路２０は、出力回路１９の出力によって接続部１５がＨｉｇｈにならないように阻止している。
【００９５】
また、信号ＤＯＥＮがＨｉｇｈからＬｏｗになると、グローバルデータ線ＧＤＬはＬｏｗであるため、ノードＮＤＯがＬｏｗを保持していた場合、ノードＮＤＯはＨｉｇｈ、信号ＤＯはＬｏｗにリセットされる。一方、ノードＮＤＯがＨｉｇｈを保持していた場合は、ノードＮＤＯはＨｉｇｈのままであり、信号ＤＯはＬｏｗのままである。
【００９６】
信号ＤＯがＬｏｗで確定すると、Ｌｏｗデータが読み出される。また、信号ＰＣＧがＨｉｇｈとなりグローバルデータ線ＧＤＬはプリディスチャージされる。
【００９７】
次に、Ｈｉｇｈデータの読み出し動作について図５（Ｂ）を参照しながら説明する。なお、図５（Ａ）と図５（Ｂ）との相違点について主に説明する。
【００９８】
図５（Ｂ）において、差動アンプＳＡが駆動されて、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅されると、センス線ＳＬはＬｏｗであるため、出力回路１９は接続部１５にＨｉｇｈを出力するようになる。このとき、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされることにより、出力回路２０は接続部１５にＬｏｗを徐々に出力しうるが、接続部１５には出力回路１９からＨｉｇｈが出力されているため、グローバルデータ線ＧＤＬはＨｉｇｈとなる。
【００９９】
このとき、ノードＮＤＯはＨｉｇｈ、信号ＤＯはＬｏｗにリセットされているため、グローバルデータ線ＧＤＬがＨｉｇｈとなると、ノードＮＤＯはＬｏｗとなり、信号ＤＯはＨｉｇｈとなる。これにより、Ｈｉｇｈデータが読み出される。
【０１００】
以上、本実施形態によると、読み出し動作に際してグローバルデータ線ＧＤＬをプリディスチャージしているため、接続部１５にＬｏｗを出力する出力回路２０におけるトランジスタＴＤＮのゲートサイズが小さくて済む。つまり、グローバルデータ線ＧＤＬをＬｏｗに保持するキーパー回路として機能する出力回路２０の回路面積を縮小することができる。
【０１０１】
また、出力回路１９は、センス線ＳＬの電位に応じてグローバルデータ線ＧＤＬにＨｉｇｈを出力するトランジスタＴＫＰのみで構成可能である。したがって、出力回路１９は、差動アンプＳＡの出力をトランジスタＴＫＰのゲートに直接受け、グローバルデータ線ＧＤＬをＨｉｇｈに駆動することができる。これにより、メモリバンク１０から出力までのクリティカルパスは、出力回路１９のトランジスタＴＫＰから出力までの経路となるため、この経路におけるトランジスタの段数が少なくて済む。その結果、読み出し動作の高速化を図ることができる。
【０１０２】
また、本実施形態において、トランジスタＴＫＰとバッファＢＵＦ０のゲートサイズを等しくしてもよい。これにより、センス線ＮＳＬ，ＳＬの負荷容量のバランスが均一化され、差動アンプＳＡの感度を向上させることができる。
【０１０３】
＜第４の実施形態＞
図６は、第４の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置は、グローバルデータ線ＧＤＬをプリチャージすることなく、データの読み出しが可能な構成となっている。以下、第３の実施形態との相違点について主に説明する。
【０１０４】
第１の出力回路２１は、第１のローカルビット線に相当するセンスＮＳＬに応じて接続部１５にＬｏｗを出力可能に構成されている。具体的に、出力回路２１は、バッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【０１０５】
第２の出力回路２２は、第２のローカルビット線に相当するセンス線ＳＬに応じて接続部にＨｉｇｈを出力可能に構成されている。具体的に、出力回路２２は、一端が電圧ＶＤＤに、他端が接続部１５に、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【０１０６】
Ｉ／Ｏ回路３３は、インバータＩＮＤ２と、ラッチ回路３１とを有する。
【０１０７】
なお、本実施形態に係る半導体記憶装置１おいて、グローバルデータ線ＧＤＬのプリチャージおよび出力データのリセットは不要であるため、図４，５に示す信号ＰＣＧおよび信号ＤＯＥＮを省略することができる。
【０１０８】
本実施形態に係る半導体記憶装置１の読み出し動作について、図７を参照しながら説明する。
【０１０９】
図７は、図６の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図７（Ａ）はＬｏｗデータを読み出す場合、図７（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。
【０１１０】
まず、図７（Ａ）に示す、Ｌｏｗデータの読み出し動作について説明する。なお、図５および図７の相違点について主に説明する。
【０１１１】
メモリセルＭＣからＬｏｗデータが読み出されると、ローカルビット線ＬＢＬ＿Ｔが徐々に低下し、その電位がセンス線ＳＬに伝わる。一方、ローカルビット線ＬＢＬ＿Ｂおよびセンス線ＮＳＬはＨｉｇｈのままである。
【０１１２】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。このとき、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【０１１３】
センス線ＮＳＬが若干ディスチャージされることによって、出力回路２１から徐々にＬｏｗが出力されうるが、Ｌｏｗであるセンス線ＳＬによって出力回路２２はＨｉｇｈを出力するため、接続部１５およびグローバルデータ線ＧＤＬはＨｉｇｈとなる。
【０１１４】
グローバルデータ線ＧＤＬがＨｉｇｈとなると、信号ＤＯがＬｏｗとなり、Ｌｏｗデータが出力される。
【０１１５】
次に、Ｈｉｇｈデータの読み出し動作について図７（Ｂ）を参照しながら説明する。なお、図７（Ａ）と図７（Ｂ）との相違点について主に説明する。
【０１１６】
メモリセルＭＣからＨｉｇｈデータが読み出されると、ローカルビット線ＬＢＬ＿Ｂが徐々に低下し、その電位がセンス線ＮＳＬに伝わる。一方、ローカルビット線ＬＢＬ＿Ｔおよびセンス線ＳＬはＨｉｇｈのままである。
【０１１７】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。このとき、差動アンプＳＡにより、センス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。
【０１１８】
センス線ＳＬが若干ディスチャージされることによって、出力回路２２から徐々にＨｉｇｈが出力されうるが、Ｌｏｗであるセンス線ＮＳＬによって出力回路２１はＬｏｗを出力するため、接続部１５およびグローバルデータ線ＧＤＬはＬｏｗとなる。
【０１１９】
グローバルデータ線ＧＤＬがＬｏｗとなると、信号ＤＯがＨｉｇｈとなり、Ｈｉｇｈデータが出力される。
【０１２０】
以上、本実施形態によると、センス線ＳＬに応じて出力回路２２から接続部１５およびグローバルデータ線ＧＤＬにＨｉｇｈが出力される一方、センス線ＮＳＬに応じて出力回路２１から接続部１５およびグローバルデータ線ＧＤＬにＬｏｗが出力される。これにより、グローバルデータ線ＧＤＬがＨｉｇｈおよびＬｏｗに駆動されるため、プリチャージ回路が不要となる。
【０１２１】
また、信号ＤＯのリセットが不要であるため、Ｉ／Ｏ回路３３を簡略化することができる。したがって、半導体記憶装置１の回路面積を縮小することができる。
【０１２２】
また、信号ＤＯＥＮが不要であるため、信号ＤＯＥＮがアクティブになるためのタイミングマージンが不要である。その結果、読み出し動作の高速化を図ることができる。
【０１２３】
また、グローバルデータ線ＧＤＬのプリチャージおよび信号ＤＯのリセットが不要であるため、これらに係る電力を削減することができ、結果として、半導体記憶装置１の低消費電力化を実現することができる。
【０１２４】
＜第５の実施形態＞
図８は、第５の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬを、半導体記憶装置１の出力端子３８に直接接続可能な構成となっている。
【０１２５】
以下、第４の実施形態との相違点について主に説明する。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬの電位を保持するラッチ回路３６と、出力端子３８とを有する。
【０１２６】
出力端子３８は、グローバルデータ線ＧＤＬに直接接続可能であり、グローバルデータ線ＧＤＬの電位を信号ＤＯとして出力可能に構成されている。
【０１２７】
以上、本実施形態によると、出力をバッファするためのＩ／Ｏ回路が不要となるため半導体記憶装置１の省面積化を図ることができる。
【０１２８】
なお、メモリセルＭＣから出力端子３８までのゲート段数が少なくて済むため、読み出し動作の高速化が可能である。
【０１２９】
また、グローバルデータ線ＧＤＬを半導体記憶装置１の出力端子として利用可能であるため、半導体記憶装置１の外部配線を任意の位置で接続することができる。したがって、半導体記憶装置１を使用した半導体装置の設計の自由度が向上する。
【０１３０】
また、半導体記憶装置１内の素子数が少なくて済むため、リーク電流の低減が可能であるとともに、配線等の充放電容量の削減も可能であり、結果として、動作電力の削減を図ることができる。
【０１３１】
＜第６の実施形態＞
図９は、第６の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬを、半導体記憶装置１の入出力端子３９に直接接続可能な構成となっている。
【０１３２】
以下、第５の実施形態との相違点について主に説明する。本実施形態に係る半導体記憶装置１は、入出力端子３９を有する。
【０１３３】
本実施形態に係るメモリバンク１０は、入出力端子３９から入力されたデータである信号ＤＩを、グローバルデータ線ＧＤＬを介してメモリセルＭＣに書き込み可能な書込回路４０を有する。
【０１３４】
書込回路４０は、書込制御信号ＣＬＭ＿Ｗに応じて、グローバルデータ線ＧＤＬの論理と同じ論理の信号をセンス線ＮＳＬに、グローバルデータ線ＧＤＬの論理と逆論理の信号をセンス線ＳＬに出力可能な構成となっている。
【０１３５】
具体的に、書込回路４０は、インバータＩＮＷ１，ＩＮＷ２と、ＮｃｈトランジスタＴＮＷ１，ＴＮＷ２とを含んでいる。
【０１３６】
インバータＩＮＷ１は、入力側がグローバルデータ線ＧＤＬに接続され、出力側がインバータＩＮＷ２の入力側に接続されている。
【０１３７】
トランジスタＴＮＷ１は、一端がインバータＩＮＷ１の出力側に、他端がセンス線ＳＬに接続されている。トランジスタＴＮＷ２は、一端がインバータＩＮＷ２の出力側に、他端がセンス線ＮＳＬに接続されている。そして、トランジスタＴＮＷ１，ＴＮＷ２のゲートには、信号ＣＬＭ＿Ｗが共通に入力される。
【０１３８】
書込回路４０において、信号ＣＬＭ＿ＷがＬｏｗからＨｉｇｈになったときに、メモリセルＭＣへのデータの書き込みが可能となる。
【０１３９】
つまり、本実施形態では、１本のグローバルデータ線ＧＤＬを、データの読み出しおよび書き込み動作において共有する構成となっている。
【０１４０】
以上、本実施形態によると、データの書き込みを行うための専用の配線が不要となるため、配線数を削減することができ、半導体記憶装置１の回路面積を縮小することができる。また、データの入出力に係るＩ／Ｏ回路（図１等参照）が不要となるため、半導体記憶装置１を図１０に示すように構成することができる。
【０１４１】
図１０は、第６の実施形態に係る半導体記憶装置の模式図である。なお、図１１は、参考例に係る、一般的な半導体記憶装置の模式図である。
【０１４２】
図１１に示すように、一般的な半導体記憶装置では、書き込み用の配線（ＤＩ）と読み出し用の配線（ＤＯ）とは別々であり、半導体記憶装置の外部との接続のために、グローバルＩ／Ｏ回路が設けられている。グローバルＩ／Ｏ回路には、様々な種類の配線が接続されるため、メモリバンクとグローバルＩ／Ｏ回路との接続が複雑になってしまう。したがって、図１１に示す構成の半導体記憶装置では、例えば、メモリ容量を増加するために、多くのメモリバンクを接続する際のレイアウトは困難である。
【０１４３】
これに対して、図１０に示す半導体記憶装置１では、図１１に示すグローバルＩ／Ｏ回路およびその制御回路が不要であるため、回路面積を縮小することができる。
【０１４４】
また、グローバルＩ／Ｏ回路が不要であり、１本のグローバルデータ線ＧＤＬを共有してデータの読み出しおよび書き込みが可能であるため、多くのメモリバンク１０を接続する場合であっても、そのレイアウトがしやすくなる。したがって、容易にメモリ容量を増やすことができる。
【産業上の利用可能性】
【０１４５】
本開示に係る半導体記憶装置は、差動アンプの誤動作を抑制可能で、データの誤読み出しを回避して正常な動作が可能であるため、ＳＲＡＭを備えた各種電子機器の信頼性向上等に有用である。
【符号の説明】
【０１４６】
１                        半導体記憶装置
１０                      メモリバンク
１５                      接続部
１６，１９，２１          第１の出力回路
１７，１８，２０，２２    第２の出力回路
２４                      グローバルプリチャージ回路
２５                      プリディスチャージ回路
３９                      入出力端子
ＢＵＦ０                  バッファ（インバータ）
ＢＵＦ１                  バッファ（インバータ）
ＧＤＬ                    グローバルデータ線
ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔ    ローカルビット線
ＭＣ                      メモリセル
ＮＳＬ，ＳＬ              センス線（ローカルビット線）
ＳＡ                      差動アンプ
ＴＤＮ                    Ｎｃｈトランジスタ
ＴＫＮ                    Ｎｃｈトランジスタ
ＴＫＰ                    Ｐｃｈトランジスタ
【図１】
2015079608.tif 000003
【図２】
2015079608.tif 000004
【図３】
2015079608.tif 000005
【図４】
2015079608.tif 000006
【図５】
2015079608.tif 000007
【図６】
2015079608.tif 000008
【図７】
2015079608.tif 000009
【図８】
2015079608.tif 000010
【図９】
2015079608.tif 000011
【図１０】
2015079608.tif 000012
【図１１】
2015079608.tif 000013
【手続補正書】
【提出日】平成28年4月27日(2016.4.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特に、ビット線が階層化された半導体記憶装置に関する。
【背景技術】
【０００２】
近年のＳＯＣ（System On Chip）に搭載されるメモリは、大容量化・高速化の傾向にある。メモリ容量の大容量化に伴い、ビット線に接続されるメモリセルの数が増加してきている。これにより、ビット線の負荷容量が増加し、高速化を阻害している。そこで、ビット線容量を削減するために、ビット線を複数のメモリバンクに分割し、メモリバンク内のメモリセルを一対のローカルビット線に接続し、この一対のローカルビット線の電位を差動アンプによって増幅してグローバルビット線に接続する階層ビット線技術が知られている（例えば、特許文献１参照）。
【０００３】
また、階層ビット線構造を用いた別の例として、１本のグローバルビット線を用いてデータの読み出しが可能な半導体記憶装置が開示されている（例えば、特許文献２参照）。この半導体記憶装置では、差動アンプの出力の一方がインバータに接続されており、インバータの出力が、グローバルビット線とグランドとの間に接続されたトランジスタのゲートに接続される。そして、グローバルビット線の電位の変化によりデータの読み出しが行われる。この半導体記憶装置によると、グローバルビット線の本数が少なくて済むため、リーク電流を抑制できるとともに、回路面積の縮小化を図ることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５０１９５７９号明細書
【特許文献２】特許第５１７８１８２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２の半導体記憶装置には、以下のような課題が存在する。具体的には、一般に、差動アンプによってローカルビット線の電位が増幅されるときに、Ｈｉｇｈ側のローカルビット線の電位はＬｏｗに引き込まれる。その結果、本来Ｌｏｗであるべきインバータの出力がＨｉｇｈとなってトランジスタがオンしてしまい、グローバルビット線に誤ったデータが読み出される可能性がある。特に、インバータが、入力をＬｏｗであると判定しやすいように、その閾値がばらついている場合や、一対のローカルビット線の電位差が少ない場合には、誤動作の可能性が高くなりうる。
【０００６】
また、１本のグローバルビット線でデータを読み出す場合、読み出し動作の際にグローバルビット線を例えばＨｉｇｈにプリチャージしておき、任意のタイミングにおけるグローバルビット線の電位が出力回路によって判定される。このとき、グローバルビット線の電位が低下していると、出力回路のドライブ能力が劣化して、出力回路による出力データのリセットが正常に行われない可能性がある。
【０００７】
また、読み出し動作において、グローバルビット線のプリチャージが解除されるため、グローバルビット線はフローティング状態となる。ここで、グローバルビット線に複数のメモリバンクが接続されている場合、グローバルビット線には、複数のトランジスタが接続されていることになる。そのため、本来Ｈｉｇｈであるべきグローバルビット線が、複数のトランジスタのリーク電流によってディスチャージされてしまい、結果として誤動作を招くおそれがある。
【０００８】
さらに、一対のローカルビット線のうちの一方にインバータが接続されているため、一対のローカルビット線と差動アンプとの各接続ノードにおける負荷容量のバランスが悪く、差動アンプが誤動作しやすいという懸念もある。
【０００９】
かかる点に鑑みて、本開示は、差動アンプの誤動作、および半導体記憶装置の誤動作を抑制することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、第１の半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、前記複数のメモリバンクはそれぞれ、複数のメモリセルと、前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、前記グローバルデータ線が接続される接続部と、前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、前記第２のローカルビット線の電位に応じて、前記第１の出力回路の出力によって前記接続部の電位が前記第１の電位になるのを阻止する第２の出力回路とを有している。
【００１１】
これによると、１本のグローバルデータ線には複数のメモリバンクが接続されている。そして、メモリバンクに含まれる複数のメモリセルから一対の第１および第２のローカルビット線に読み出されたデータが、差動アンプによって増幅される。また、第１の出力回路は、第１のローカルビット線の電位に応じて、接続部に第１の電位を出力し、第２の出力回路は、第２のローカルビット線の電位に応じて、第１の出力回路の出力によって接続部が第１の電位にならないように制御する。
【００１２】
例えば、半導体記憶装置の読み出し動作において、第１の出力回路は、第１のローカルビット線の電位がＬｏｗのとき、接続部に第１の電位としてＬｏｗを出力する一方、第１のローカルビット線の電位がＨｉｇｈのとき、出力を停止するとする。また、第２の出力回路は、第２のローカルビット線がＬｏｗのときに接続部の電位がＬｏｗになるのを阻止するとする。そして、半導体記憶装置の読み出し動作において、グローバルデータ線の電位は例えばＨｉｇｈにプリチャージされているとする。さらに、メモリセルのデータがＨｉｇｈであれば、グローバルデータ線の電位はＨｉｇｈであり、メモリセルのデータがＬｏｗであれば、グローバルデータ線の電位はＬｏｗである。
【００１３】
ここで、任意のメモリセルから、例えばＨｉｇｈデータが読み出される場合として、第１のローカルビット線の電位がＨｉｇｈとなり、第２のローカルビット線の電位がＬｏｗとなる場合について説明する。この場合、第１および第２のローカルビット線の電位差が差動アンプによって増幅される際に、Ｈｉｇｈである第１のローカルビット線の電位は差動アンプ特有の両ビット同時ディスチャージ動作によってディスチャージされる。その結果、第１の出力回路は、接続部にＬｏｗを出力するようになる。
【００１４】
ところが、第２のローカルビット線の電位がＬｏｗであるため、第２の出力回路は、接続部の電位がＬｏｗにならないように制御する。したがって、グローバルデータ線の電位はＨｉｇｈのままとなり、その結果、Ｈｉｇｈデータが出力される。
【００１５】
このように、本開示に係る半導体記憶装置では、グローバルデータ線の電位がＨｉｇｈであるべきとき、グローバルデータ線の電位を正常なＨｉｇｈに維持することができる。つまり、グローバルデータ線に誤ったデータが読み出されることがない。また、グローバルデータ線の電位を正常なＨｉｇｈに維持することができるため、例えばＩ／Ｏ（Input/Output）回路による出力データのリセットを正しく行うことができる。さらに、第１のローカルビット線に第１の出力回路、および第２のローカルビット線に第２の出力回路を接続することによって、差動アンプとローカルビット線との各接続ノードにおける負荷容量のバランスを均一化しやすくなる。その結果、差動アンプの誤作動を抑制することができる。
【００１６】
以上のように、差動アンプの感度を良好に保ちやすく、誤動作の抑制が可能な半導体記憶装置を提供することができる。
【００１７】
また、第２の半導体記憶装置は、複数のメモリバンクと、前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、前記複数のメモリバンクはそれぞれ、複数のメモリセルと、前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、前記グローバルデータ線が接続される接続部と、前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、前記第２のローカルビット線の電位に応じて、前記接続部に前記第１の電位の反転電位である第２の電位を出力する第２の出力回路とを有していてもよい。
【００１８】
第２の半導体記憶装置では、第１の半導体記憶装置における第２の出力回路の構成が異なるため、主にこの点について説明する。第２の出力回路は、第２のローカルビット線の電位に応じて、第１の出力回路が出力する電位の反転電位を示す第２の電位を接続部に出力する。例えば、第２の出力回路は、第２のローカルビット線の電位がＬｏｗのとき、接続部にＨｉｇｈを出力するとする。
【００１９】
第２の半導体記憶装置に係るＨｉｇｈデータの読み出し動作において、Ｈｉｇｈである第１のローカルビット線と、Ｌｏｗである第２のローカルビット線との電位差が差動アンプによって増幅される際に、第１のローカルビット線の電位がディスチャージされる。このとき、例えば、第１の出力回路は接続部にＬｏｗを出力する場合、第２の出力回路は接続部にＨｉｇｈを出力する。
【００２０】
したがって、接続部の電位をＨｉｇｈに維持することができるため、Ｈｉｇｈにプリチャージされたグローバルデータ線の電位を正常なＨｉｇｈに維持することができる。また、例えば、グローバルデータ線に接続されるトランジスタのリーク電流が生じる場合であっても、第２の出力回路が接続部にＨｉｇｈを出力可能であるため、リーク電流によってグローバルデータ線の電位が低下するのを抑制することができる。
【００２１】
その他、第１の半導体記憶装置と同様の効果を得ることができる。
【００２２】
また、第２の半導体記憶装置において、第１および第２の出力回路の接続部への出力によって、グローバルデータ線の電位を積極的にＨｉｇｈまたはＬｏｗに駆動するようにしてもよい。このようにすれば、グローバルデータ線をプリチャージする必要がない。
【００２３】
例えば、Ｈｉｇｈデータが読み出される場合、第１の出力回路は、Ｌｏｗである第１のローカルビット線の電位に応じて接続部にＬｏｗを出力する一方、第２の出力回路は、Ｈｉｇｈである第２のローカルビット線の電位に応じて出力を停止する。これにより、グローバルデータ線の電位がＬｏｗになるため、例えばＩ／Ｏ回路によってＨｉｇｈデータが出力されるようにすればよい。
【発明の効果】
【００２４】
本開示によれば、差動アンプの誤動作、および半導体記憶装置の誤動作を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、第１の実施形態に係る半導体記憶装置の構成図である。
【図２】図２は、図１の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図３】図３は、第２の実施形態に係る半導体記憶装置の構成図である。
【図４】図４は、第３の実施形態に係る半導体記憶装置の構成図である。
【図５】図５は、図４の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図６】図６は、第４の実施形態に係る半導体記憶装置の構成図である。
【図７】図７は、図６の半導体記憶装置の読み出し動作の例を示すタイミングチャートである。
【図８】図８は、第５の実施形態に係る半導体記憶装置の構成図である。
【図９】図９は、第６の実施形態に係る半導体記憶装置の構成図である。
【図１０】図１０は、図９の半導体記憶装置の模式図である。
【図１１】図１１は、一般的な半導体記憶装置の模式図である。
【発明を実施するための形態】
【００２６】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、ビット線が階層化され、シングルエンド構成のグローバルデータ線ＧＤＬを用いたデータの読み出しが可能な構成となっている。具体的に、半導体記憶装置１は、複数のメモリバンク１０と、１本のグローバルデータ線ＧＤＬと、グローバルプリチャージ回路２４と、Ｉ／Ｏ回路３０とを含んでいる。
【００２７】
各メモリバンク１０は、行列状に配置された複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、ワード線ＷＬと、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔと、ビット線プリチャージ回路１１と、カラムセレクタ１２と、一対のセンス線ＮＳＬ，ＳＬと、センス線プリチャージ回路１３と、差動アンプＳＡと、接続部１５と、第１および第２の出力回路１６，１７とを有する。
【００２８】
各メモリセルＭＣは、ＳＲＡＭ（Static Random Access Memory）等であり、例えば、２つのアクセストランジスタＴＡ１，ＴＡ２と、ラッチを構成する２つのインバータＩＮＭ１，ＩＮＭ２とを含んでいる。
【００２９】
トランジスタＴＡ１は、Ｎｃｈトランジスタであり、一端が、第１のローカルビット線であるローカルビット線ＬＢＬ＿Ｂに、他端が、インバータＩＮＭ１，ＩＮＭ２に、ゲートが、対応するワード線ＷＬに接続されている。トランジスタＴＡ２は、Ｎｃｈトランジスタであり、一端が、第２のローカルビット線であるローカルビット線ＬＢＬ＿Ｔに、他端が、インバータＩＮＭ１，ＩＮＭ２に、ゲートが、対応するワード線ＷＬに接続されている。ワード線ＷＬは、行方向のメモリセルＭＣに対応して配置されている。
【００３０】
ビット線プリチャージ回路１１は、例えば、３つのＰｃｈトランジスタＴＰＢ１〜ＴＰＢ３を含んでいる。トランジスタＴＰＢ１は、一端が例えば電源電位である電圧ＶＤＤに、他端がローカルビット線ＬＢＬ＿Ｂに接続されている。トランジスタＴＰＢ２は、一端が電圧ＶＤＤに、他端がローカルビット線ＬＢＬ＿Ｔに接続されている。トランジスタＴＰＢ３は、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの間に接続されている。また、トランジスタＴＰＢ１〜ＴＰＢ３のそれぞれのゲートには、ローカルプリチャージ信号ＰＣＬが共通して入力される。
【００３１】
カラムセレクタ１２は、２つのＰｃｈトランジスタＴＰＣ１，ＴＰＣ２を含んでいる。トランジスタＴＰＣ１は、ローカルビット線ＬＢＬ＿Ｂとセンス線ＮＳＬとの間に接続されている。トランジスタＴＰＣ２は、ローカルビット線ＬＢＬ＿Ｔとセンス線ＳＬとの間に接続されている。トランジスタＴＰＣ１，ＴＰＣ２のそれぞれのゲートには、カラム選択信号ＣＬＭが共通して入力される。
【００３２】
センス線プリチャージ回路１３は、例えば、３つのＰｃｈトランジスタＴＰＳ１〜ＴＰＳ３を含んでいる。トランジスタＴＰＳ１は、一端が電圧ＶＤＤに、他端が、第１のローカルビット線に相当するセンス線ＮＳＬに接続されている。トランジスタＴＰＳ２は、一端が電圧ＶＤＤに、他端が、第２のローカルビット線に相当するセンス線ＳＬに接続されている。トランジスタＴＰＳ３は、一対のセンス線ＮＳＬ，ＳＬの間に接続されている。また、トランジスタＴＰＳ１〜ＴＰＳ３のそれぞれのゲートには、信号ＰＣＬが共通して入力される。
【００３３】
なお、例えば、メモリセルＭＣと差動アンプＳＡとの距離が近い場合、カラムセレクタ１２、センス線プリチャージ回路１３を省略してもよい。つまり、メモリセルＭＣと差動アンプＳＡとを、一対のローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔ（あるいは、一対のセンス線ＮＳＬ，ＳＬ）で接続してもよい。
【００３４】
差動アンプＳＡは、センスアンプ活性化信号ＳＡＥに応じて、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位差を増幅する。具体的に、差動アンプＳＡは、クロスカップル接続されたインバータＩＮＳ１，ＩＮＳ２とＮｃｈトランジスタＴＳ１とを含んでいる。インバータＩＮＳ１，ＩＮＳ２はそれぞれ、電圧ＶＤＤとトランジスタＴＳ１との間に接続されている。トランジスタＴＳ１は、インバータＩＮＳ１，ＩＮＳ２と例えばグランド電位である電圧ＶＳＳとの間に接続されており、ゲートに信号ＳＡＥを受ける。
【００３５】
接続部１５は、メモリバンク１０とグローバルデータ線ＧＤＬとを接続する。接続部１５は、例えば端子や配線等であってもよく、メモリバンク１０とグローバルデータ線ＧＤＬとを電気的に接続するものであればよい。
【００３６】
第１の出力回路１６は、センス線ＮＳＬの電位に応じて、接続部１５に第１の論理としてＬｏｗを示す第１の電位（例えば電圧ＶＳＳ）を出力可能に構成されている。具体的に、出力回路１６は、例えばインバータであるバッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【００３７】
このように、本実施形態では、出力回路１６は、センス線ＮＳＬの電位がＬｏｗのとき接続部１５にＬｏｗを出力する一方、Ｈｉｇｈのとき出力を停止するような構成となっている。
【００３８】
第２の出力回路１７は、センス線ＳＬの電位に応じて動作する。出力回路１７は、例えばインバータであるバッファＢＵＦ１とＮｃｈトランジスタＴＫＮとを含んでいる。バッファＢＵＦ１の入力側はセンス線ＳＬに、出力側はトランジスタＴＫＮのゲートに接続されている。トランジスタＴＫＮは、一端がトランジスタＴＤＮのゲートに、他端が電圧ＶＳＳに接続されている。このような構成により、出力回路１７は、出力回路１６の出力によって接続部１５の電位がＬｏｗとなるのを、センス線ＳＬの電位に応じて阻止することができる。
【００３９】
このように、本実施形態では、出力回路１７は、センス線ＳＬの電位がＬｏｗのときトランジスタＴＤＮのゲートにＬｏｗを出力する一方、Ｈｉｇｈのとき出力を停止するような構成となっている。つまり、出力回路１７は、センス線ＳＬの電位がＬｏｗのときに、出力回路１６のトランジスタＴＤＮのゲートにＬｏｗを出力することによってトランジスタＴＤＮをオフし、接続部１５の電位がＬｏｗにならないように制御する。
【００４０】
グローバルプリチャージ回路２４は、インバータＩＮＰとＰｃｈトランジスタＴＰＧとを含んでいる。インバータＩＮＰは、グローバルプリチャージ信号ＰＣＧを受け、信号ＰＣＧを反転してトランジスタＴＰＧのゲートに出力する。トランジスタＴＰＧは、一端が電圧ＶＤＤに、他端がグローバルデータ線ＧＤＬに接続されている。グローバルプリチャージ回路２４は、信号ＰＣＧに応じて、グローバルデータ線ＧＤＬの電位をＨｉｇｈにプリチャージ可能に構成されていればよい。
【００４１】
Ｉ／Ｏ回路３０は、グローバルデータ線ＧＤＬの電位に基づいて出力データである信号ＤＯを出力する。例えば、Ｉ／Ｏ回路３０は、トライステートインバータＩＮＴと、インバータＩＮＤ１，ＩＮＤ２と、ラッチ回路３１とを含んでいる。
【００４２】
トライステートインバータＩＮＴは、出力イネーブル信号ＤＯＥＮに応じて動作し、グローバルデータ線ＧＤＬの電位を反転してノードＮＤＯに出力する。
【００４３】
インバータＩＮＤ１は、信号ＤＯＥＮを反転して出力する。インバータＩＮＤ２は、ノードＮＤＯの電位を反転して、信号ＤＯを出力する。
【００４４】
ラッチ回路３１は、インバータＩＮＤ３，ＩＮＤ４を有し、ノードＮＤＯに接続されている。
【００４５】
なお、Ｉ／Ｏ回路３０の構成は一例であるが、グローバルデータ線ＧＤＬの電位を判定し、その判定結果に応じた信号ＤＯを出力可能な構成であればよい。
【００４６】
以上のように、本実施形態に係る半導体記憶装置１は、シングルエンド構成のグローバルデータ線ＧＤＬに、複数のメモリバンク１０が接続された構成となっている。
【００４７】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について図２を参照しながら説明する。
【００４８】
図２は、図１の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図２（Ａ）はＬｏｗデータを読み出す場合、図２（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。
【００４９】
読み出し動作に際して、信号ＰＣＬはＬｏｗであり、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬはＨｉｇｈにプリチャージされている。したがって、トランジスタＴＤＮ，ＴＫＮはともにオフであり、出力回路１６，１７の出力は停止している。
【００５０】
また、信号ＰＣＧはＨｉｇｈであり、グローバルデータ線ＧＤＬはＨｉｇｈにプリチャージされている。また、ワード線ＷＬおよび信号ＳＡＥはＬｏｗであり、信号ＣＬＭおよび信号ＤＯＥＮはＨｉｇｈである。
【００５１】
まず、図２（Ａ）に示す、Ｌｏｗデータの読み出し動作について説明する。図示しないアドレス信号によって読み出し対象のメモリセルＭＣが特定されると、ワード線ＷＬおよび信号ＰＣＬはＨｉｇｈに、信号ＣＬＭおよび信号ＰＣＧはＬｏｗとなる。
【００５２】
これにより、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬのプリチャージが解除され、ローカルビット線ＬＢＬ＿ＢがＬｏｗに徐々に引き込まれる。また、グローバルデータ線ＧＤＬはフローティング状態となる。
【００５３】
そして、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位がカラムセレクタ１２を介してセンス線ＮＳＬ，ＳＬに伝わる。そして、信号ＳＡＥがＨｉｇｈとなって差動アンプＳＡが駆動される。また、信号ＣＬＭがＨｉｇｈとなりカラムセレクタ１２がオフされる。また、信号ＤＯＥＮがＬｏｗとなる。このとき、ノードＮＤＯがＨｉｇｈである場合、トライステートインバータＩＮＴの出力によって、ノードＮＤＯはＬｏｗとなり、信号ＤＯはＨｉｇｈにリセットされる。一方、ノードＮＤＯがＬｏｗである場合、信号ＤＯＥＮがＬｏｗとなっても、信号ＤＯはＨｉｇｈである。
【００５４】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差（例えばΔＶ）が増幅される。このとき、差動アンプＳＡにより、センス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。
【００５５】
センス線ＮＳＬがＬｏｗになると、トランジスタＴＤＮがオンすることにより、出力回路１６は接続部１５にＬｏｗを出力するため、グローバルデータ線ＧＤＬがＬｏｗにディスチャージされる。また、ワード線ＷＬ、信号ＰＣＬおよび信号ＳＡＥがＬｏｗとなり、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬがＨｉｇｈにプリチャージされ、差動アンプＳＡの動作が停止する。
【００５６】
グローバルデータ線ＧＤＬがＬｏｗになると、信号ＤＯＥＮがＬｏｗであるため、トライステートインバータＩＮＴの出力により、ノードＮＤＯがＨｉｇｈとなる。そして、ＨｉｇｈであるノードＮＤＯによって信号ＤＯがＬｏｗとなってＬｏｗデータが出力される。
【００５７】
信号ＤＯがＬｏｗとなって確定すると、信号ＰＣＧおよび信号ＤＯＥＮがＨｉｇｈとなる。また、信号ＰＣＧがＨｉｇｈになることによって、グローバルデータ線ＧＤＬはＨｉｇｈにプリチャージされる。
【００５８】
次に、図２（Ｂ）に示す、Ｈｉｇｈデータの読み出し動作を説明する。なお、図２（Ａ）との相違点について主に説明する。
【００５９】
ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔおよびセンス線ＮＳＬ，ＳＬのプリチャージが解除され、ローカルビット線ＬＢＬ＿ＴがＬｏｗに徐々に引き込まれる。そして、ローカルビット線ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔの電位がセンス線ＮＳＬ，ＳＬに伝わる。
【００６０】
信号ＳＡＥがＨｉｇｈとなって差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。
【００６１】
このとき、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【００６２】
これにより、バッファＢＵＦ０からトランジスタＴＤＮのゲートにＨｉｇｈが徐々に出力されて、トランジスタＴＤＮがオンしてしまい、出力回路１６から接続部１５にＬｏｗが出力されうる。しかしながら、センス線ＳＬがＬｏｗであるため、トランジスタＴＫＮはバッファＢＵＦ１からのＨｉｇｈを受けてオンする。これにより、トランジスタＴＤＮのゲートはＨｉｇｈにならず、Ｌｏｗのまま保持される。したがって、出力回路１６から接続部１５にＬｏｗが出力されることがない。このように、出力回路１７は、出力回路１６から出力されるＬｏｗによって接続部１５およびグローバルデータ線ＧＤＬがＬｏｗになるのを阻止している。
【００６３】
特許文献２の半導体記憶装置は、一対のローカルビット線の一方にのみ、インバータおよびグローバルビット線が接続された構成となっている（例えば特許文献２の図１）。この構成では、インバータおよびグローバルビット線が接続されている側のローカルビット線がＨｉｇｈである場合、そのローカルビット線が差動アンプによってＬｏｗにディスチャージされると、グローバルビット線は本来Ｈｉｇｈであるべきにもかかわらず、Ｌｏｗとなってしまう可能性がある。その結果、誤ったデータが読み出されてしまうおそれがある。
【００６４】
また、１本のグローバルビット線を用いた構成では、例えば、Ｈｉｇｈデータが読み出される場合、出力回路において出力を一旦Ｈｉｇｈにリセットしておく必要があり、グローバルビット線をＨｉｇｈに保つ必要がある。ところが、グローバルビット線の電位がＨｉｇｈから低下している場合には、出力回路のドライブ能力が低下してしまい、その結果、出力を正常にリセットできなくなってしまうおそれがある。
【００６５】
さらに、差動アンプと一対のローカルビット線との各接続ノードの一方にのみ、インバータを接続する構成であるため、各接続ノードにおける負荷容量のバランスが悪くなり、差動アンプの誤動作を引き起こしやすい。
【００６６】
これに対して本実施形態では、特にＨｉｇｈデータの読み出し動作において、Ｈｉｇｈ側であるセンス線ＮＳＬが、差動アンプＳＡによってＨｉｇｈからディスチャージされ、トランジスタＴＤＮのゲートにＨｉｇｈが出力されるようになっても、出力回路１７によって、トランジスタＴＤＮのゲートをＬｏｗにディスチャージすることができる。
【００６７】
したがって、トランジスタＴＤＮはオフであり、出力回路１６から接続部１５にＬｏｗが出力されることがないため、グローバルデータ線ＧＤＬをＨｉｇｈに保つことができる。これにより、Ｈｉｇｈデータを正しく読み出すことができる。
【００６８】
また、本実施形態では、Ｈｉｇｈデータの読み出しにおいて、グローバルデータ線ＧＤＬをＨｉｇｈに維持することができるため、Ｉ／Ｏ回路３０におけるトライステートインバータＩＮＴには、正常なＨｉｇｈが入力されることになる。したがって、信号ＤＯＥＮがアクティブになることによって、出力である信号ＤＯを正常にＨｉｇｈにリセットすることができる。
【００６９】
さらに、センス線ＮＳＬ，ＳＬと差動アンプＳＡとの各接続ノードに、出力回路１６，１７を接続しているため、各接続ノードにおける負荷容量のバランスがとりやすくなる。
【００７０】
以上、本実施形態によると、Ｈｉｇｈデータを正しく読み出すことができるため、半導体記憶装置１の誤動作を抑制することができる。また、差動アンプＳＡとセンス線ＮＳＬ，ＳＬとの各接続ノードの負荷容量のバランスがとりやすいため、差動アンプＳＡの誤動作を抑制しやすくなる。
【００７１】
例えば、バッファＢＵＦ０，ＢＵＦ１のゲートサイズを等しくすることによって、センス線ＮＳＬ，ＳＬの負荷容量のバランスを均一にすることができる。これにより、差動アンプＳＡの感度を向上させることができるため、差動アンプＳＡの誤動作を抑制することができる。
【００７２】
なお、図１に示すＩ／Ｏ回路３０は一例であり、Ｉ／Ｏ回路３０は、グローバルデータ線ＧＤＬの電位に基づいて、信号ＤＯのリセットが可能な構成であればよい。
【００７３】
また、上述したタイミングチャートにおいて、各配線および各信号が遷移するタイミングは一例であり、半導体記憶装置１の誤動作とならない範囲で任意に変更してもよい。例えば、グローバルデータ線ＧＤＬがＬｏｗになってから、信号ＤＯＥＮがＬｏｗになってもよい。
【００７４】
＜第２の実施形態＞
図３は、第２の実施形態に係る半導体記憶装置の構成図である。なお、図３において、ＳＲＡＭメモリセルＭＣ、ビット線プリチャージ回路１１、カラムセレクタ１２、センス線プリチャージ回路１３、差動アンプＳＡ、グローバルプリチャージ回路２４およびＩ／Ｏ回路３０の構成は、図１と同様であるため簡略化している。
【００７５】
以下、本実施形態において、第１の実施形態との相違点について主に説明する。本実施形態に係る各メモリバンク１０に含まれる第２の出力回路１８は、センス線ＳＬの電位に応じて、第２の論理としてＨｉｇｈを示す第２の電位（例えば電圧ＶＤＤ）を接続部１５に出力する。具体的に、出力回路１８は、一端が電圧ＶＤＤに、他端が接続部１５に、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【００７６】
本実施形態に係る半導体記憶装置１のタイミングチャートは図２と同様であるが、第２の出力回路１８の機能が第１の実施形態の第２の出力回路１７とは異なる。
【００７７】
具体的に、Ｈｉｇｈデータの読み出し動作において、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【００７８】
これにより、バッファＢＵＦ０からトランジスタＴＤＮのゲートにＨｉｇｈが出力されて、トランジスタＴＤＮがオンしてしまい、出力回路１６から接続部１５にＬｏｗが徐々に出力されうる。
【００７９】
一方、センス線ＳＬはＬｏｗであるため、トランジスタＴＫＰはオンする。これにより、出力回路１８から接続部１５にＨｉｇｈが出力される。つまり、出力回路１８は、接続部１５およびグローバルデータ線ＧＤＬがＨｉｇｈであるべきとき、これらをＨｉｇｈに保持するキーパー回路としての機能を有しており、出力回路１６から出力されるＬｏｗによって、接続部１５およびグローバルデータ線ＧＤＬがＬｏｗにならないようにしている。
【００８０】
したがって、Ｈｉｇｈデータの読み出し動作において、本来Ｈｉｇｈであるべきグローバルデータ線ＧＤＬをＨｉｇｈに維持することができる。
【００８１】
以上、本実施形態では、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、以下の効果を得ることができる。
【００８２】
第２の特許文献の図１の構成では、グローバルビット線に複数のトランジスタが接続されている場合、読み出し動作において、複数のトランジスタのリーク電流によってグローバルビット線がＨｉｇｈから徐々に低下するおそれがある。その結果、出力回路によってグローバルビット線がＬｏｗであると判定されると、データの誤読み出しを招いてしまう。これは、従来の構成は、読み出し動作において、フローティング状態となるグローバルビット線をＨｉｇｈにする機能を有していないからである。
【００８３】
これに対して、本実施形態では、トランジスタＴＤＮのリーク電流が生じても、出力回路１８によって、接続部１５およびグローバルデータ線ＧＤＬはＨｉｇｈに維持される。つまり、本実施形態に係る出力回路１８は、読み出し動作においてフローティング状態となるグローバルデータ線ＧＤＬにＨｉｇｈを供給することができるため、リーク電流に起因するデータの誤読み出しを回避することができる。
【００８４】
また、出力回路１８を構成する素子の数が少なくて済むため、半導体記憶装置１の省面積化および低コスト化を図ることができる。
【００８５】
なお、本実施形態において、トランジスタＴＫＰのゲートサイズおよびインバータであるバッファＢＵＦ０のゲートサイズ（バッファＢＵＦ０を構成するＮｃｈトランジスタおよびＰｃｈトランジスタのゲートサイズの合計）を等しくすることで、センス線ＮＳＬ，ＳＬの負荷容量のバランスを均一にすることができる。これにより、差動アンプＳＡの感度が向上するため、差動アンプＳＡの誤動作を抑制することができる。
【００８６】
＜第３の実施形態＞
図４は、第３の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬをＬｏｗにプリチャージ、つまりプリディスチャージするプリディスチャージ回路２５を有する点で、第２の実施形態と異なる。以下、第２の実施形態との相違点について主に説明する。
【００８７】
図４のメモリバンク１０において、第１の出力回路１９は、センス線ＳＬの電位に応じて、接続部１５にＨｉｇｈを出力する。具体的に、出力回路１９は、一端が電圧ＶＤＤに接続され、他端が接続部１５に接続され、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【００８８】
第２の出力回路２０は、センス線ＮＳＬの電位に応じて、接続部１５にＬｏｗを出力する。具体的に、出力回路２０は、インバータであるバッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【００８９】
なお、本実施形態では、ローカルビット線ＬＢＬ＿Ｔおよびセンス線ＳＬが第１のローカルビット線に相当し、ローカルビット線ＬＢＬ＿Ｂおよびセンス線ＮＳＬが第２のローカルビット線に相当する。
【００９０】
プリディスチャージ回路２５は、グローバルデータ線ＧＤＬにＬｏｗを供給するように構成されている。具体的に、プリディスチャージ回路２５は、一端が電圧ＶＳＳに接続され、他端がグローバルデータ線ＧＤＬに接続され、ゲートに信号ＰＣＧを受けるＮｃｈトランジスタＴＮＧを含んでいる。
【００９１】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について図５を参照しながら説明する。
【００９２】
図５は、図４の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図５（Ａ）はＬｏｗデータを読み出す場合、図５（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。なお、図２と図５との相違点について主に説明する。
【００９３】
まず、信号ＰＣＧはＨｉｇｈであるため、グローバルデータ線ＧＤＬはプリディスチャージされており、Ｌｏｗになっている。
【００９４】
図５（Ａ）において、差動アンプＳＡが駆動されて、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅されると、センス線ＮＳＬはＬｏｗであるため、出力回路２０は接続部１５にＬｏｗを出力するようになる。また、差動アンプＳＡによってセンス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。これにより、出力回路１９から接続部にＨｉｇｈが徐々に出力されうるが、出力回路２０から接続部１５にはＬｏｗが出力されているため、接続部１５およびグローバルデータ線ＧＤＬはＬｏｗのままである。つまり、出力回路２０は、出力回路１９の出力によって接続部１５がＨｉｇｈにならないように阻止している。
【００９５】
また、信号ＤＯＥＮがＨｉｇｈからＬｏｗになると、グローバルデータ線ＧＤＬはＬｏｗであるため、ノードＮＤＯがＬｏｗを保持していた場合、ノードＮＤＯはＨｉｇｈ、信号ＤＯはＬｏｗにリセットされる。一方、ノードＮＤＯがＨｉｇｈを保持していた場合は、ノードＮＤＯはＨｉｇｈのままであり、信号ＤＯはＬｏｗのままである。
【００９６】
信号ＤＯがＬｏｗで確定すると、Ｌｏｗデータが読み出される。また、信号ＰＣＧがＨｉｇｈとなりグローバルデータ線ＧＤＬはプリディスチャージされる。
【００９７】
次に、Ｈｉｇｈデータの読み出し動作について図５（Ｂ）を参照しながら説明する。なお、図５（Ａ）と図５（Ｂ）との相違点について主に説明する。
【００９８】
図５（Ｂ）において、差動アンプＳＡが駆動されて、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅されると、センス線ＳＬはＬｏｗであるため、出力回路１９は接続部１５にＨｉｇｈを出力するようになる。このとき、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされることにより、出力回路２０は接続部１５にＬｏｗを徐々に出力しうるが、接続部１５には出力回路１９からＨｉｇｈが出力されているため、グローバルデータ線ＧＤＬはＨｉｇｈとなる。
【００９９】
このとき、ノードＮＤＯはＨｉｇｈ、信号ＤＯはＬｏｗにリセットされているため、グローバルデータ線ＧＤＬがＨｉｇｈとなると、ノードＮＤＯはＬｏｗとなり、信号ＤＯはＨｉｇｈとなる。これにより、Ｈｉｇｈデータが読み出される。
【０１００】
以上、本実施形態によると、読み出し動作に際してグローバルデータ線ＧＤＬをプリディスチャージしているため、接続部１５にＬｏｗを出力する出力回路２０におけるトランジスタＴＤＮのゲートサイズが小さくて済む。つまり、グローバルデータ線ＧＤＬをＬｏｗに保持するキーパー回路として機能する出力回路２０の回路面積を縮小することができる。
【０１０１】
また、出力回路１９は、センス線ＳＬの電位に応じてグローバルデータ線ＧＤＬにＨｉｇｈを出力するトランジスタＴＫＰのみで構成可能である。したがって、出力回路１９は、差動アンプＳＡの出力をトランジスタＴＫＰのゲートに直接受け、グローバルデータ線ＧＤＬをＨｉｇｈに駆動することができる。これにより、メモリバンク１０から出力までのクリティカルパスは、出力回路１９のトランジスタＴＫＰから出力までの経路となるため、この経路におけるトランジスタの段数が少なくて済む。その結果、読み出し動作の高速化を図ることができる。
【０１０２】
また、本実施形態において、トランジスタＴＫＰとバッファＢＵＦ０のゲートサイズを等しくしてもよい。これにより、センス線ＮＳＬ，ＳＬの負荷容量のバランスが均一化され、差動アンプＳＡの感度を向上させることができる。
【０１０３】
＜第４の実施形態＞
図６は、第４の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置は、グローバルデータ線ＧＤＬをプリチャージすることなく、データの読み出しが可能な構成となっている。以下、第３の実施形態との相違点について主に説明する。
【０１０４】
第１の出力回路２１は、第１のローカルビット線に相当するセンス線ＮＳＬに応じて接続部１５にＬｏｗを出力可能に構成されている。具体的に、出力回路２１は、バッファＢＵＦ０とＮｃｈトランジスタＴＤＮとを含んでいる。バッファＢＵＦ０の入力側はセンス線ＮＳＬに、出力側はトランジスタＴＤＮのゲートに接続されている。トランジスタＴＤＮは、一端が電圧ＶＳＳに、他端が接続部１５に接続されている。
【０１０５】
第２の出力回路２２は、第２のローカルビット線に相当するセンス線ＳＬに応じて接続部１５にＨｉｇｈを出力可能に構成されている。具体的に、出力回路２２は、一端が電圧ＶＤＤに、他端が接続部１５に、ゲートにセンス線ＳＬの電位を受けるＰｃｈトランジスタＴＫＰを含んでいる。
【０１０６】
Ｉ／Ｏ回路３３は、インバータＩＮＤ２と、ラッチ回路３１とを有する。
【０１０７】
なお、本実施形態に係る半導体記憶装置１において、グローバルデータ線ＧＤＬのプリチャージおよび出力データのリセットは不要であるため、図４，５に示す信号ＰＣＧおよび信号ＤＯＥＮを省略することができる。
【０１０８】
本実施形態に係る半導体記憶装置１の読み出し動作について、図７を参照しながら説明する。
【０１０９】
図７は、図６の半導体記憶装置の読み出し動作の例を示すタイミングチャートであり、図７（Ａ）はＬｏｗデータを読み出す場合、図７（Ｂ）はＨｉｇｈデータを読み出す場合のタイミングチャートである。
【０１１０】
まず、図７（Ａ）に示す、Ｌｏｗデータの読み出し動作について説明する。なお、図５および図７の相違点について主に説明する。
【０１１１】
メモリセルＭＣからＬｏｗデータが読み出されると、ローカルビット線ＬＢＬ＿Ｔが徐々に低下し、その電位がセンス線ＳＬに伝わる。一方、ローカルビット線ＬＢＬ＿Ｂおよびセンス線ＮＳＬはＨｉｇｈのままである。
【０１１２】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。このとき、差動アンプＳＡにより、センス線ＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＮＳＬが若干ディスチャージされる。
【０１１３】
センス線ＮＳＬが若干ディスチャージされることによって、出力回路２１から徐々にＬｏｗが出力されうるが、Ｌｏｗであるセンス線ＳＬによって出力回路２２はＨｉｇｈを出力するため、接続部１５およびグローバルデータ線ＧＤＬはＨｉｇｈとなる。
【０１１４】
グローバルデータ線ＧＤＬがＨｉｇｈとなると、信号ＤＯがＬｏｗとなり、Ｌｏｗデータが出力される。
【０１１５】
次に、Ｈｉｇｈデータの読み出し動作について図７（Ｂ）を参照しながら説明する。なお、図７（Ａ）と図７（Ｂ）との相違点について主に説明する。
【０１１６】
メモリセルＭＣからＨｉｇｈデータが読み出されると、ローカルビット線ＬＢＬ＿Ｂが徐々に低下し、その電位がセンス線ＮＳＬに伝わる。一方、ローカルビット線ＬＢＬ＿Ｔおよびセンス線ＳＬはＨｉｇｈのままである。
【０１１７】
差動アンプＳＡが駆動されると、センス線ＮＳＬ，ＳＬの電位差ΔＶが増幅される。このとき、差動アンプＳＡにより、センス線ＮＳＬがＬｏｗになるのに起因して、Ｈｉｇｈであるセンス線ＳＬが若干ディスチャージされる。
【０１１８】
センス線ＳＬが若干ディスチャージされることによって、出力回路２２から徐々にＨｉｇｈが出力されうるが、Ｌｏｗであるセンス線ＮＳＬによって出力回路２１はＬｏｗを出力するため、接続部１５およびグローバルデータ線ＧＤＬはＬｏｗとなる。
【０１１９】
グローバルデータ線ＧＤＬがＬｏｗとなると、信号ＤＯがＨｉｇｈとなり、Ｈｉｇｈデータが出力される。
【０１２０】
以上、本実施形態によると、センス線ＳＬに応じて出力回路２２から接続部１５およびグローバルデータ線ＧＤＬにＨｉｇｈが出力される一方、センス線ＮＳＬに応じて出力回路２１から接続部１５およびグローバルデータ線ＧＤＬにＬｏｗが出力される。これにより、グローバルデータ線ＧＤＬがＨｉｇｈおよびＬｏｗに駆動されるため、プリチャージ回路が不要となる。
【０１２１】
また、信号ＤＯのリセットが不要であるため、Ｉ／Ｏ回路３３を簡略化することができる。したがって、半導体記憶装置１の回路面積を縮小することができる。
【０１２２】
また、信号ＤＯＥＮが不要であるため、信号ＤＯＥＮがアクティブになるためのタイミングマージンが不要である。その結果、読み出し動作の高速化を図ることができる。
【０１２３】
また、グローバルデータ線ＧＤＬのプリチャージおよび信号ＤＯのリセットが不要であるため、これらに係る電力を削減することができ、結果として、半導体記憶装置１の低消費電力化を実現することができる。
【０１２４】
＜第５の実施形態＞
図８は、第５の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬを、半導体記憶装置１の出力端子３８に直接接続可能な構成となっている。
【０１２５】
以下、第４の実施形態との相違点について主に説明する。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬの電位を保持するラッチ回路３６と、出力端子３８とを有する。
【０１２６】
出力端子３８は、グローバルデータ線ＧＤＬに直接接続可能であり、グローバルデータ線ＧＤＬの電位を信号ＤＯとして出力可能に構成されている。
【０１２７】
以上、本実施形態によると、出力をバッファするためのＩ／Ｏ回路が不要となるため半導体記憶装置１の省面積化を図ることができる。
【０１２８】
なお、メモリセルＭＣから出力端子３８までのゲート段数が少なくて済むため、読み出し動作の高速化が可能である。
【０１２９】
また、グローバルデータ線ＧＤＬを半導体記憶装置１の出力端子として利用可能であるため、半導体記憶装置１の外部配線を任意の位置で接続することができる。したがって、半導体記憶装置１を使用した半導体装置の設計の自由度が向上する。
【０１３０】
また、半導体記憶装置１内の素子数が少なくて済むため、リーク電流の低減が可能であるとともに、配線等の充放電容量の削減も可能であり、結果として、動作電力の削減を図ることができる。
【０１３１】
＜第６の実施形態＞
図９は、第６の実施形態に係る半導体記憶装置の構成図である。本実施形態に係る半導体記憶装置１は、グローバルデータ線ＧＤＬを、半導体記憶装置１の入出力端子３９に直接接続可能な構成となっている。
【０１３２】
以下、第５の実施形態との相違点について主に説明する。本実施形態に係る半導体記憶装置１は、入出力端子３９を有する。
【０１３３】
本実施形態に係るメモリバンク１０は、入出力端子３９から入力されたデータである信号ＤＩを、グローバルデータ線ＧＤＬを介してメモリセルＭＣに書き込み可能な書込回路４０を有する。
【０１３４】
書込回路４０は、書込制御信号ＣＬＭ＿Ｗに応じて、グローバルデータ線ＧＤＬの論理と同じ論理の信号をセンス線ＮＳＬに、グローバルデータ線ＧＤＬの論理と逆論理の信号をセンス線ＳＬに出力可能な構成となっている。
【０１３５】
具体的に、書込回路４０は、インバータＩＮＷ１，ＩＮＷ２と、ＮｃｈトランジスタＴＮＷ１，ＴＮＷ２とを含んでいる。
【０１３６】
インバータＩＮＷ１は、入力側がグローバルデータ線ＧＤＬに接続され、出力側がインバータＩＮＷ２の入力側に接続されている。
【０１３７】
トランジスタＴＮＷ１は、一端がインバータＩＮＷ１の出力側に、他端がセンス線ＳＬに接続されている。トランジスタＴＮＷ２は、一端がインバータＩＮＷ２の出力側に、他端がセンス線ＮＳＬに接続されている。そして、トランジスタＴＮＷ１，ＴＮＷ２のゲートには、信号ＣＬＭ＿Ｗが共通に入力される。
【０１３８】
書込回路４０において、信号ＣＬＭ＿ＷがＬｏｗからＨｉｇｈになったときに、メモリセルＭＣへのデータの書き込みが可能となる。
【０１３９】
つまり、本実施形態では、１本のグローバルデータ線ＧＤＬを、データの読み出しおよび書き込み動作において共有する構成となっている。
【０１４０】
以上、本実施形態によると、データの書き込みを行うための専用の配線が不要となるため、配線数を削減することができ、半導体記憶装置１の回路面積を縮小することができる。また、データの入出力に係るＩ／Ｏ回路（図１等参照）が不要となるため、半導体記憶装置１を図１０に示すように構成することができる。
【０１４１】
図１０は、第６の実施形態に係る半導体記憶装置の模式図である。なお、図１１は、参考例に係る、一般的な半導体記憶装置の模式図である。
【０１４２】
図１１に示すように、一般的な半導体記憶装置では、書き込み用の配線（ＤＩ）と読み出し用の配線（ＤＯ）とは別々であり、半導体記憶装置の外部との接続のために、グローバルＩ／Ｏ回路が設けられている。グローバルＩ／Ｏ回路には、様々な種類の配線が接続されるため、メモリバンクとグローバルＩ／Ｏ回路との接続が複雑になってしまう。したがって、図１１に示す構成の半導体記憶装置では、例えば、メモリ容量を増加するために、多くのメモリバンクを接続する際のレイアウトは困難である。
【０１４３】
これに対して、図１０に示す半導体記憶装置１では、図１１に示すグローバルＩ／Ｏ回路およびその制御回路が不要であるため、回路面積を縮小することができる。
【０１４４】
また、グローバルＩ／Ｏ回路が不要であり、１本のグローバルデータ線ＧＤＬを共有してデータの読み出しおよび書き込みが可能であるため、多くのメモリバンク１０を接続する場合であっても、そのレイアウトがしやすくなる。したがって、容易にメモリ容量を増やすことができる。
【産業上の利用可能性】
【０１４５】
本開示に係る半導体記憶装置は、差動アンプの誤動作を抑制可能で、データの誤読み出しを回避して正常な動作が可能であるため、ＳＲＡＭを備えた各種電子機器の信頼性向上等に有用である。
【符号の説明】
【０１４６】
１                        半導体記憶装置
１０                      メモリバンク
１５                      接続部
１６，１９，２１          第１の出力回路
１７，１８，２０，２２    第２の出力回路
２４                      グローバルプリチャージ回路
２５                      プリディスチャージ回路
３９                      入出力端子
ＢＵＦ０                  バッファ（インバータ）
ＢＵＦ１                  バッファ（インバータ）
ＧＤＬ                    グローバルデータ線
ＬＢＬ＿Ｂ，ＬＢＬ＿Ｔ    ローカルビット線
ＭＣ                      メモリセル
ＮＳＬ，ＳＬ              センス線（ローカルビット線）
ＳＡ                      差動アンプ
ＴＤＮ                    Ｎｃｈトランジスタ
ＴＫＮ                    Ｎｃｈトランジスタ
ＴＫＰ                    Ｐｃｈトランジスタ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリバンクと、
前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、
前記複数のメモリバンクはそれぞれ、
複数のメモリセルと、
前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、
前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、
前記グローバルデータ線が接続される接続部と、
前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、
前記第２のローカルビット線の電位に応じて、前記第１の出力回路の出力によって前記接続部の電位が前記第１の電位になるのを阻止する第２の出力回路とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が前記第１の電位に、他端が前記第１のトランジスタのゲートに、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置において、
前記第１の出力回路は、前記第１のローカルビット線の電位を反転して前記第１のトランジスタのゲートに出力するインバータを有しており、
前記第２のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第１の電位の反転電位である第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置において、
前記第２の出力回路は、前記第２のローカルビット線の電位を反転して前記第２のトランジスタのゲートに出力するインバータを有しており、
前記第１のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記グローバルデータ線を、前記第１の電位の反転電位である第２の電位にプリチャージするプリチャージ回路を備えている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置において、
前記プリチャージ回路は、前記グローバルデータ線に前記第２の電位を供給するプリディスチャージ回路である
ことを特徴とする半導体記憶装置。
【請求項９】
複数のメモリバンクと、
前記複数のメモリバンクに対応して設けられた１本のグローバルデータ線とを備え、
前記複数のメモリバンクはそれぞれ、
複数のメモリセルと、
前記複数のメモリセルが接続され、当該複数のメモリセルからデータが読み出される、一対の第１および第２のローカルビット線と、
前記第１および第２のローカルビット線の電位差を増幅する差動アンプと、
前記グローバルデータ線が接続される接続部と、
前記第１のローカルビット線の電位に応じて、前記接続部に第１の電位を出力する第１の出力回路と、
前記第２のローカルビット線の電位に応じて、前記接続部に前記第１の電位の反転電位である第２の電位を出力する第２の出力回路とを有する
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位を反転した電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０の半導体記憶装置において、
前記第１の出力回路は、前記第１のローカルビット線の電位を反転して前記第１のトランジスタのゲートに出力するインバータを有しており、
前記第２のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項９の半導体記憶装置において、
前記第１の出力回路は、一端が前記第１の電位に、他端が前記接続部に、およびゲートが前記第１のローカルビット線の電位に接続される第１導電型の第１のトランジスタを有するものであり、
前記第２の出力回路は、一端が、前記第２の電位に、他端が前記接続部に、およびゲートが前記第２のローカルビット線の電位を反転した電位に接続される、前記第１導電型と逆の第２導電型の第２のトランジスタを有している
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２の半導体記憶装置において、
前記第２の出力回路は、前記第２のローカルビット線の電位を反転して前記第２のトランジスタのゲートに出力するインバータを有しており、
前記第１のトランジスタおよび前記インバータのゲートサイズは等しい
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項９の半導体記憶装置において、
前記グローバルデータ線を、前記第２の電位にプリチャージするプリチャージ回路を備えている
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１４の半導体記憶装置において、
前記プリチャージ回路は、前記グローバルデータ線に前記第２の電位を供給するプリディスチャージ回路である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項９の半導体記憶装置において、
前記グローバルデータ線を介して前記複数のメモリセルに対するデータの書き込みが可能である
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項９の半導体記憶装置において、
前記グローバルデータ線は、当該半導体記憶装置の入出力端子に直接接続可能である
ことを特徴とする半導体記憶装置。
【国際調査報告】
2015079608.tif 000014
2015079608.tif 000015
2015079608.tif 000016
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