(57)【要約】  薄膜トランジスタ装置は、基板、ゲート電極、ソース電極およびドレイン電極、チャネル層、パッシベーション層を備える。チャネル層は、酸化物半導体材料からなり、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。このうち、第１層は酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第２層はアルミニウムの化合物からなり、第３層は酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。
2014192221.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたゲート電極と、
前記基板の上方であって、前記ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極および前記ドレイン電極との間に挿設されたチャネル層と、
前記ゲート電極、および前記ソース電極、および前記ドレイン電極、および前記チャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層と、
を備え、
前記チャネル層は、酸化物半導体材料からなり、
前記パッシベーション層は、前記基板の側から第１層、第２層、および第３層を含む積層構成を有し、
前記パッシベーション層の前記第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層の前記第２層は、アルミニウムの化合物からなり、
前記パッシベーション層の前記第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる
ことを特徴とする薄膜トランジスタ装置。
【請求項２】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に接している
請求項１記載の薄膜トランジスタ装置。
【請求項３】
前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層が積層構成中に更に含まれ、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されている
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項４】
前記パッシベーション層の前記第３層および前記第４層は、ともに窒化シリコンからなり、
前記第４層の窒化シリコンの密度は、前記第３層の窒化シリコンの密度よりも低い
請求項３記載の薄膜トランジスタ装置。
【請求項５】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第４層は、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００ｎｍ以上であり、
前記パッシベーション層の前記第３層は、酸化シリコンからなるとともに、その層厚が１００ｎｍ以上である
請求項３記載の薄膜トランジスタ装置。
【請求項６】
前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層と、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第４層上に積層された第５層とが積層構成中に更に含まれ、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記ゲート電極または前記ソース電極または前記ドレイン電極に電気的に接続されており、一部が前記第４層と前記第５層との間に介挿されている
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項７】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている
請求項１記載の薄膜トランジスタ装置。
【請求項８】
前記層間絶縁層には、前記パッシベーション層に開設された前記孔に対して連通する孔が開設されており、
前記層間絶縁層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記層間絶縁層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されており、一部が前記層間絶縁層と前記第１層との間に介挿されている
請求項７記載の薄膜トランジスタ装置。
【請求項９】
前記パッシベーション層の前記第２層は、酸化アルミニウムからなる
請求項１から請求項８の何れか記載の薄膜トランジスタ装置。
【請求項１０】
前記パッシベーション層の前記第１層は、酸化シリコンからなる
請求項１から請求項９の何れか記載の薄膜トランジスタ装置。
【請求項１１】
前記パッシベーション層の層厚は、６００ｎｍ以下である
請求項１から請求項１０の何れか記載の薄膜トランジスタ装置。
【請求項１２】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第１層は、酸化シリコンからなるとともに、その層厚が２００ｎｍ以上である
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項１３】
請求項１から請求項１２の何れか記載の薄膜トランジスタ装置を備える
ことを特徴とする表示装置。
【請求項１４】
前記基板の表面に沿って形成された複数の発光部を有し、
前記複数の発光部の各々は、アノードおよびカソードと、前記アノードと前記カソードとの間に介挿された有機発光層とを有する
請求項１３記載の表示装置。
【請求項１５】
基板の上方にゲート電極を形成し、
前記ゲート電極の上方にチャネル層を形成し、
前記チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成し、
前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成し、
前記チャネル層を形成する過程では、酸化物半導体材料を用いて前記チャネル層を形成し、
前記パッシベーション層を形成する過程では、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆う第１準備膜を成膜し、
アルミニウムの化合物を用い、前記第１準備膜上に第２準備膜を成膜し、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記第２準備膜上に第３準備膜を成膜し、
前記第３準備膜における前記パッシベーション層の前記孔に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成し、
前記第３層の前記孔の底部から露出する前記第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成し、
前記第２層の前記孔の底部から露出する前記第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する
ことを特徴とする薄膜トランジスタ装置の製造方法。
【請求項１６】
前記第１準備膜を成膜する過程では、プラズマＣＶＤ法またはスパッタリング法により前記第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す
請求項１３記載の薄膜トランジスタ装置の製造方法。
【請求項１７】
前記第２準備膜を成膜する過程では、酸化アルミニウムからなる前記第２準備膜を成膜する
請求項１５または請求項１６記載の薄膜トランジスタ装置の製造方法。
【請求項１８】
前記第２準備膜を成膜する過程では、１０ｎｍ以上１００ｎｍ以下の範囲内の膜厚で前記第２準備膜を成膜する
請求項１５から請求項１８の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
前記パッシベーション層を形成する過程では、６００ｎｍ以下の層厚で前記パッシベーション層を形成する
請求項１５から請求項１８の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２０】
前記ソース電極および前記ドレイン電極の形成では、銅またはその合金を用い、前記ソース電極および前記ドレイン電極の少なくとも一方を形成し、
前記パッシベーション層の前記第３準備膜を形成した後に３００℃以下の温度でアニール処理を施す
請求項１５記載の薄膜トランジスタ装置の製造方法。
【請求項２１】
前記第１準備膜の成膜では、２３０℃以下の温度で酸化シリコンからなる前記第１準備膜を成膜する
請求項１５記載の薄膜トランジスタ装置の製造方法。
【請求項２２】
前記第１準備膜の成膜では、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、
ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ２Ｏ）＜１．１％の条件を満足する流量とする
請求項２１記載の薄膜トランジスタ装置の製造方法。
【請求項２３】
前記第１準備膜の成膜では、２００ｎｍ以上の膜厚で前記第１準備膜を成膜する
請求項２１または請求項２２記載の薄膜トランジスタ装置の製造方法。
【請求項２４】
前記第１準備膜の成膜では、６００ｎｍ以下の膜厚で前記第１準備膜を成膜する
請求項２１から請求項２３の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２５】
前記第２準備膜を成膜した後であって、前記第３準備膜を成膜する前に、前記第２準備膜および前記第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し、
前記第３準備膜の成膜では、窒化シリコンまたは酸窒化シリコンからなる前記第３準備膜を成膜し、
前記第４準備膜の成膜では、１００ｎｍ以上の膜厚で前記第４準備膜を成膜し、
前記第３準備膜の成膜では、２００ｎｍ以上の膜厚で前記第３準備膜を成膜する
請求項２１から請求項２４の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２６】
前記第３準備膜の成膜および前記第４準備膜の成膜は、２９０℃以上３００℃未満の温度で行う
請求項２１から請求項２５の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２７】
前記第３準備膜の成膜では、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる前記第３準備膜を成膜する
請求項２１から請求項２６の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２８】
前記第３準備膜の成膜では、応力の絶対値が１５０ＭＰａ以下となるように、窒化シリコンからなる前記第３準備膜を成膜する
請求項２１から請求項２７の何れか記載の薄膜トランジスタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ装置とその製造方法、および表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置では、各サブピクセル単位での発光駆動のための薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）素子が複数形成されてなるＴＦＴ装置を備える。近年、表示装置などに用いるものとして、酸化物半導体からなるチャネル層を備えたＴＦＴ装置が開発されている（特許文献１）。このような酸化物半導体からなるチャネル層を備えた従来技術のＴＦＴ装置について、図２１を用い説明する。【０００３】
図２１に示すように、従来技術に係るＴＦＴ装置は、基板９００上に、ゲート電極９０１、ゲート絶縁膜９０３、チャネル層９０４、チャネル保護膜９０６、ソース電極９０７およびドレイン電極９０８、およびパッシベーション膜９１６が順に積層された構成を有する。この例では、ゲート絶縁膜９０３は、シリコン系絶縁層９０３１と酸化アルミニウム層９０３２との二層構造となっている。同様に、チャネル保護膜９０６およびパッシベーション膜９１６も、酸化アルミニウム層９０６１，９１６１とシリコン系絶縁層９０６２，９１６２の二層構造となっている。【０００４】
また、この例では、ソース電極９０７およびドレイン電極９０８は、Ｍｏ層９０７１，９０８１と、Ａｌ層９０７２，９０８２と、Ｔｉ層９０７３，９０８３の三層構造となっている。【０００５】
図２１に示した従来技術に係るＴＦＴ装置では、チャネル層９０４の上下に配されたゲート絶縁膜９０３、チャネル保護膜９０６、およびパッシベーション膜９１６が酸化アルミニウム層９０３２，９０６１，９１６１を備えることにより、チャネル層９０４への水素の透過が抑制され、大気中の水分や水素によるチャネル層９０４中の酸素の還元が抑制される。また、チャネル層９０４からの酸素などの脱離も抑制される。【０００６】
なお、ＴＦＴ装置のソース電極９０７およびドレイン電極９０８に対しては、パッシベーション膜９１６にコンタクト孔があけられ、当該コンタクト孔を通して配線が接続される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１１４４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、パッシベーション膜９１６の構成中に含まれる酸化アルミニウム層９１６１は、加工性が低く、コンタクト孔をあける際に、その膜質や膜厚に大きく依存することになる。このため、ソース電極９０７およびドレイン電極９０８の上に、パッシベーション膜９１６の酸化アルミニウム層９１６１が直に形成されている従来技術では、酸化アルミニウム層９１６１への孔加工時に、下のソース電極９０７およびドレイン電極９０８にダメージを与えることも考えられる。よって、ＴＦＴ装置の歩留まり低下を招き、生産性の低下を招くことが考えられる。【０００９】
なお、上記特許文献１には記載されていないが、パッシベーション膜に窒化アルミニウムや酸窒化アルミニウムなどの層を含む場合についても、同様の問題を生じるものと推察できる。【００１０】
本発明は、上記問題の解決を図るべくなされたものであって、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能な薄膜トランジスタ装置とその製造方法、および表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る薄膜トランジスタ装置（以下、「ＴＦＴ装置」と記載する。）は、（ｉ）基板と、（ｉｉ）ゲート電極と、（ｉｉｉ）ソース電極およびドレイン電極と、（ｉｖ）チャネル層と、（ｖ）パッシベーション層とを備える。【００１２】
（ｉｉ）ゲート電極は、基板の上方に形成されている。（ｉｉｉ）ソース電極およびドレイン電極は、基板の上方であって、ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられている。（ｉｖ）チャネル層は、ゲート電極とソース電極およびドレイン電極との間に挿設されている。（ｖ）パッシベーション層は、ゲート電極、およびソース電極、およびドレイン電極、およびチャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなる。【００１３】
ここで、チャネル層は、酸化物半導体材料からなる。また、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。そして、パッシベーション層の第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、パッシベーション層の第２層は、アルミニウムの化合物からなり、パッシベーション層の第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。
【発明の効果】
【００１４】
上記態様に係るＴＦＴ装置では、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能な構成となっている。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る表示装置１の構成を示す模式ブロック図である。
【図２】表示パネル１０の各サブピクセル１０ａにおける回路構成を示す模式回路図である。
【図３】表示パネル１０の各サブピクセル１０ａにおける構成を示す模式断面図である。
【図４】（ａ）〜（ｄ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。
【図５】（ａ）〜（ｄ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。
【図６】（ａ）〜（ｃ）は、表示パネル１０の製造における各工程での状態を示す模式断面図である。
【図７】（ａ）〜（ｃ）は、表示パネル１０の製造過程のうち、パッシベーション層１１６のコンタクト孔１１６ａの開設工程での状態を示す模式断面図である。
【図８】本発明の実施の形態２に係る表示パネル３０の一部構成を示す模式断面図である。
【図９】本発明の実施の形態３に係る表示パネル５０の一部構成を示す模式断面図である。
【図１０】本発明の実施の形態４に係る表示パネル７０の一部構成素示す模式断面図である。
【図１１】本発明の実施の形態５に係る表示パネル８０の一部構成を示す模式断面図である。
【図１２】パッシベーション層および上部電極を示す模式断面図であって、（ａ）は、下部絶縁層の層厚を５０［ｎｍ］とした比較例、（ｂ）は、下部絶縁層の層厚を１００［ｎｍ］とした比較例、（ｃ）は、下部絶縁層の層厚を２００［ｎｍ］とした実施例を表す。
【図１３】（ａ）は、下部絶縁層の層厚が薄い場合に上部電極に鬆が発生するに至るメカニズムを説明するための模式断面図であり、（ｂ）は、下部絶縁層の層厚が熱い場合に上部電極での鬆の発生が抑制されるメカニズムを説明するための模式断面図である。
【図１４】上部絶縁層におけるＳｉＯ層およびＳｉＮ層の層厚とＳＤ電極−上部電極間の耐圧との関係を示すグラフであって、（ａ）は、ＳｉＯ層の層厚が２６０［ｎｍ］でＳｉＮ層を省略した場合、（ｂ）は、ＳｉＯ層の層厚が１００［ｎｍ］でＳｉＮ層の層厚が１００［ｎｍ］の場合、（ｃ）は、ＳｉＯ層の層厚が２００［ｎｍ］でＳｉＮ層の層厚が１００［ｎｍ］の場合、（ｄ）は、ＳｉＯ層の層厚が１００［ｎｍ］でＳｉＮ層の層厚が２００［ｎｍ］の場合を表す。
【図１５】表示パネル８０におけるパッシベーション層８１６およびその周辺の一部構成を示す模式断面図である。
【図１６】上部絶縁層の成膜温度とバリア層−上部絶縁層間の密着性を示す顕微鏡写真であって、（ａ）は、成膜温度が２３０［℃］の場合、（ｂ）は、成膜温度が２９０［℃］の場合を表す。
【図１７】上部絶縁層の成膜温度が高すぎる場合に生じるＳＤ電極が変形した状態を示す模式平面図である。
【図１８】チャネル層への水素の拡散メカニズムを説明するための模式断面図であって、（ａ）は、ＩＴＯ結晶化工程での拡散メカニズム、（ｂ）は、層間絶縁層のベーク工程での拡散メカニズムを示す。
【図１９】（ａ）は、ＳｉＮ膜の成膜条件と膜質との関係を測定するために用いたガラス基板と、測定箇所を示す模式平面図であり、（ｂ）は、ＳｉＮ膜の成膜条件と膜質とを示す測定データである。
【図２０】（ａ）は、サンプル１〜３の各々におけるＳｉＮ膜の膜厚と、トランジスタ特性との関係を示す特性図であり、（ｂ）は、サンプル１〜３の各々におけるＳｉＮ膜の膜厚と、基板垂れ量との関係を示す特性図である。
【図２１】従来技術に係るＴＦＴ素子の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
［本発明の態様］
本発明の一態様に係る薄膜トランジスタ装置（以下、「ＴＦＴ装置」と記載する。）は、（ｉ）基板と、（ｉｉ）ゲート電極と、（ｉｉｉ）ソース電極およびドレイン電極と、（ｉｖ）チャネル層と、（ｖ）パッシベーション層とを備える。
【００１７】
（ｉｉ）ゲート電極は、基板の上方に形成されている。
【００１８】
（ｉｉｉ）ソース電極およびドレイン電極は、基板の上方であって、ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられている。
【００１９】
（ｉｖ）チャネル層は、ゲート電極とソース電極およびドレイン電極との間に挿設されている。
【００２０】
（ｖ）パッシベーション層は、ゲート電極、およびソース電極、およびドレイン電極、およびチャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなる。
【００２１】
ここで、チャネル層は、酸化物半導体材料からなる。また、パッシベーション層は、基板の側から第１層、第２層、および第３層を含む積層構成を有する。そして、パッシベーション層の第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、パッシベーション層の第２層は、アルミニウムの化合物（酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム）からなり、パッシベーション層の第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。
【００２２】
上記態様に係るＴＦＴ装置では、チャネル層を酸化物半導体から形成することにより、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
【００２３】
また、パッシベーション層が第１層、第２層、および第３層を含む積層構成を有する。このうち、第２層がアルミニウムの化合物からなる層であるため、水分および水素の侵入を抑制（バリア）し、チャネル層の保護を図ることができる。
【００２４】
また、本態様に係るＴＦＴ装置では、パッシベーション層を少なくとも上記３層を含む積層構成としているので、パッシベーション層への孔（コンタクト孔）の開設にあたり、歩留まりの低下を招き難い。即ち、パッシベーション層の第１層および第３層への孔の開設にはドライエッチング法を採用し、第２層への孔の開設にはウェットエッチング法を採用することができる。このとき、第１から第３の各層の下地となる層に対するエッチング選択比が大きく、オーバーエッチングをかけて各層のエッチングを完全に完了した状態でその下層のエッチングを開始することができる。
【００２５】
従って、上記構成を採用することにより、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能である。
【００２６】
また、本発明の別態様に係るＴＦＴ装置は、上記態様において、  パッシベーション層の第１層が、ゲート電極またはソース電極またはドレイン電極の何れかの電極に接している。
【００２７】
また、本発明の別態様に係るＴＦＴ装置は、上記態様において、  パッシベーション層の積層構成中に第４層が更に含まれている。パッシベーション層の第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第３層上に積層されている。この構成において、パッシベーション層に開設された孔には内壁に沿って導電層が形成されており、導電層は、パッシベーション層に開設された孔を介して、その一部が上記何れかの電極（ゲート電極またはソース電極またはドレイン電極）に電気的に接続されている。
【００２８】
また、本発明の別態様に係るＴＦＴ装置は、上記態様において、パッシベーション層の第３層および第４層は、ともに窒化シリコンからなり、第４層の窒化シリコンの密度が第３層の窒化シリコンの密度よりも低い。このように、第３層および第４層をともに窒化シリコンから形成することにより、防湿性の向上を図ることができる。さらに、第４層の窒化シリコンの密度を第３層の窒化シリコンの密度よりも低くすることにより、孔（コンタクト孔）のテーパ化を容易にすることができる。
【００２９】
また、本発明の別態様に係るＴＦＴ装置は、上記態様において、ソース電極およびドレイン電極の少なくとも一方は、銅またはその合金材料を含み、パッシベーション層の第４層が、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００［ｎｍ］以上であり、パッシベーション層の第３層が、酸化シリコンからなるとともに、その層厚が１００［ｎｍ］以上である。この態様のように、第３層と第４層の各層厚を規定することにより、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極との間の耐圧をＴＦＴ装置として問題のないレベルとすることができる。
【００３０】
また、本発明の別態様に係るＴＦＴ装置は、上記態様において、パッシベーション層には第３層上に順に積層された第４層および第５層を備える。第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、第５層も、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなる。そして、パッシベーション層に開設された孔（コンタクト孔）には、内壁に沿って導電層が形成されており、導電層は、パッシベーション層に開設された孔（コンタクト孔）を介して、その一部がゲート電極またはソース電極またはドレイン電極に電気的に接続されており、一部が第４層と前記第５層との間に介挿されている。このように、パッシベーション層が第４層および第５層を含む構成とすれば、さらに防湿性の向上を図ることができる。
【００３１】
また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第１層が、ゲート電極またはソース電極またはドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている。
【００３２】
また、本発明の別態様に係るＴＦＴ装置では、層間絶縁層に、パッシベーション層に開設された孔（コンタクト孔）に対して連通する孔が開設されており、層間絶縁層に開設された孔には内壁に沿って導電層が形成されており、導電層は、層間絶縁層に開設された孔を介して、その一部が上記何れかの電極に電気的に接続されており、一部が層間絶縁層と第１層との間に介挿されている。
【００３３】
また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第２層が、酸化アルミニウムからなる。このように、酸化アルミニウムからなる第２層は、水分および水素の侵入をバリアし、チャネル層を保護する優れたバリア性を備える。これにより、チャネル層の劣化が抑えられる。
【００３４】
また、本発明の別態様に係るＴＦＴ装置では、上記態様において、パッシベーション層の第１層が酸化シリコンからなる。
【００３５】
また、本発明の別態様に係るＴＦＴ装置では、パッシベーション層の層厚が１０００ｎｍ以下、より好ましくは６００［ｎｍ］以下である。このように、パッシベーション層の層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることにより、生産効率の低下を抑えることができる。
【００３６】
また、本発明の別態様に係るＴＦＴ装置では、ソース電極およびドレイン電極の少なくとも一方、銅またはその合金材料を含み（多層構造も含む）、パッシベーション層の第１層が、酸化シリコンからなるとともに、その層厚が２００［ｎｍ］以上である。この態様のように、第１層の層厚を２００［ｎｍ］以上とすることにより、パッシベーション層に開設された孔（コンタクト孔）を望む内壁に沿って形成された導電層（ＴＦＴ装置の上部電極（ソース電極またはドレイン電極に接続された電極））に鬆が入ることを抑制することができる。よって、電気的な信頼性を高く維持することができる。
【００３７】
本発明の一態様に係る表示装置は、上記の何れかの態様に係るＴＦＴ装置を備えることを特徴とする。これにより、当該態様に係る表示装置では、上記効果を奏することができる。
【００３８】
また、本発明の別態様に係る表示装置では、基板の表面に沿って形成された複数の発光部を有し、複数の発光部の各々は、アノードおよびカソードと、アノードとカソードとの間に介挿された有機発光層とを有する。このように有機ＥＬ表示装置にも本発明の上記態様に係るＴＦＴ装置を適用することができる。
【００３９】
なお、基板については、ガラスなどの材料を用いたものに限らず、樹脂などの材料を用いたフレキシブル基板を採用することもできる。
【００４０】
本発明の一態様に係るＴＦＴ装置の製造方法は、（ｉ）から（ｉｖ）の過程を経てＴＦＴ装置を製造する。
【００４１】
（ｉ）  基板の上方にゲート電極を形成する。
【００４２】
（ｉｉ）  ゲート電極の上方にチャネル層を形成する。
【００４３】
（ｉｉｉ）  チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成する。
【００４４】
（ｉｖ）  チャネル層、およびゲート電極、およびソース電極、およびドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成する。
【００４５】
上記（ｉｉ）のチャネル層を形成する過程では、酸化物半導体材料を用いてチャネル層を形成する。
【００４６】
上記（ｉｖ）のパッシベーション層を形成する過程では、
（ｉｖ−１）  酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、チャネル層、およびゲート電極、およびソース電極、およびドレイン電極の上方を覆う第１準備膜を成膜する。
【００４７】
（ｉｖ−２）  アルミニウムの化合物（酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム）を用い、第１準備膜上に第２準備膜を成膜する。
【００４８】
（ｉｖ−３）  酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、第２準備膜上に第３準備膜を成膜する。
【００４９】
（ｉｖ−４）  第３準備膜におけるパッシベーション層の孔（コンタクト孔）に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成する。
【００５０】
（ｉｖ−５）  第３層の孔の底部から露出する第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成する。
【００５１】
（ｉｖ−６）  第２層の孔の底部から露出する第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する。
【００５２】
上記態様に係るＴＦＴ装置の製造方法では、上記（ｉｉ）において、チャネル層を酸化物半導体から形成するので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できるＴＦＴ装置を製造することが可能となる。
【００５３】
また、上記（ｉｖ−１）から（ｉｖ−６）により、第１層、第２層、および第３層を含む積層構成を以ってパッシベーション層を形成する。このうち、第２準備膜をアルミニウムの化合物からなる層で形成するため、パッシベーション層における第２層により、水分および水素の侵入を抑制（バリア）し、チャネル層の保護を図ることができる。
【００５４】
また、本態様に係るＴＦＴ装置の製造方法では、パッシベーション層の第１準備膜および第３準備膜への孔の開設にはドライエッチング法を採用し、第２準備膜への孔の開設にはウェットエッチング法を採用する（（ｉｖ−４）から（ｉｖ−６））。このとき、第１準備膜から第３準備膜の各膜の下地となる膜に対するエッチング選択比が大きく、オーバーエッチングをかけて各膜のエッチングを完全に完了した状態でその下膜のエッチングを開始することができる。
【００５５】
従って、上記方法を採用することにより、酸化物半導体からなるチャネル層の劣化を抑制しながら、高い歩留まりでの生産が可能である。
【００５６】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の（ｉｖ−１）において、プラズマＣＶＤ法またはスパッタリング法により第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す。第１準備膜の成膜に際して、チャネル層が形成された基板は、真空下におかれる。このため、チャネル層における酸化物半導体の酸素が欠損し、低抵抗化してしまう。
【００５７】
これに対して、本態様に係る製造方法では、第１準備膜の成膜後に、ドライエア、あるいは酸素雰囲気下でアニール処理を施すことにより、高抵抗状態を維持することができる。
【００５８】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の第２準備膜を成膜する際において、酸化アルミニウムからなる第２準備膜を成膜する。
【００５９】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記（ｉｖ−２）において、１０［ｎｍ］以上１００［ｎｍ］以下の範囲内の膜厚で第２準備膜を成膜する。１０［ｎｍ］未満であると、水分および水素のバリア性が不足するおそれがあり、逆に、１００［ｎｍ］よりも厚いと加工時間が長くなり、生産効率の低下を招く。
【００６０】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、上記態様の（ｉｖ）において、１０００［ｎｍ］以下、より好ましくは６００［ｎｍ］以下の層厚でパッシベーション層を形成する。このように、パッシベーション層の層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることにより、バリア性に優れたパッシベーション層を高い生産効率で形成することができる。
【００６１】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｉｉ）において、銅またはその合金を用い、ソース電極およびドレイン電極の少なくとも一方を形成し、パッシベーション層の第３準備膜を形成した後に３００［℃］以下の温度でアニール処理を施す。これにより、チャネル層の高抵抗状態が維持され、また、Ｃｕ系材料を用い形成されるソース電極およびドレイン電極の少なくとも一方の変形を抑制することができる。
【００６２】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−１）において、２３０［℃］以下の温度で酸化シリコンからなる第１準備膜を成膜する。このような低温成膜（２３０［℃］以下での成膜）を実行することにより、成膜時における下層のＣｕ系材料からなる電極および配線が表面あれを生じ難くなり、第１層との高い密着性の確保、および優れた電極間コンタクト特性の維持を図ることができる。
【００６３】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−１）において、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ２Ｏ）＜１．１［％］の条件を満足する流量とする。このように成膜時におけるＳｉＨ4流量を絞ることにより、成膜時におけるチャネル層への水素（Ｈ）によるダメージを抑制することができる。
【００６４】
また、Ａｒ希釈を行わないこととしているので、Ａｒによるチャネル層へのダメージも防止することができる。
【００６５】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−１）において、２００［ｎｍ］以上の膜厚で第１準備膜を成膜する。このような膜厚で第１準備膜を成膜することにより、パッシベーション層に開設された孔（コンタクト孔）を望む内壁に沿って形成された導電層（ＴＦＴ装置のソース電極またはドレイン電極に接続された電極）へ鬆が入ることを抑制できる。よって、電気的信頼性の確保という観点から優れる。
【００６６】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−１）において、６００［ｎｍ］以下の膜厚で第１準備膜を成膜する。第１準備膜の膜厚については、チャネル層に対する第２層の固定電荷の影響を少なくできるというメリットはあるが、６００［ｎｍ］を超える場合には、エッチングなどの時間増大という問題が生じる。よって、６００［ｎｍ］とすることでタクトタイムの増加も抑制することができ、製造コストという観点から優位である。
【００６７】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−２）の後であって、（ｉｖ−３）の前に、第２準備膜および第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し（（ｉｖ−７）とする。）、（ｉｖ−３）において、窒化シリコンまたは酸窒化シリコンからなる第３準備膜を成膜し、（ｉｖ−７）において、１００［ｎｍ］以上の膜厚で第４準備膜を成膜し、（ｉｖ−３）において、２００［ｎｍ］以上の膜厚で第３準備膜を成膜する。このような膜厚で第３準備膜と第４準備膜とを成膜することにより、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極または配線との間の耐圧を、ＴＦＴ装置として実用上で優れたレベルに維持することが可能となる。
【００６８】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−３）および（ｉｖ−７）において、２９０℃以上３００℃未満の温度で成膜を実行する。このような温度での成膜を行うことにより、ソース電極およびドレイン電極に対するパッシベーション層の密着性を高く維持することができ、また、コンタクト孔周辺などでのパッシベーション層などの“膜浮き”を生じ難い。また、Ｃｕ系材料からなるソース電極およびドレイン電極の少なくとも一方のマイグレーションを抑制し、それら電極の変形を抑制することができる。よって、ソース電極およびドレイン電極と、パッシベーション層の上に形成される電極または配線との間の電気的な短絡の発生を抑制することができる。
【００６９】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−３）において、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる第３準備膜を成膜する。このような構成を採用することにより、ＳｉＮから遊離した水素（Ｈ）によるチャネル層へのダメージ（還元）を抑制することができ、高い電気的特性を維持することができる。
【００７０】
また、本発明の別態様に係るＴＦＴ装置の製造方法では、（ｉｖ−３）において、応力の絶対値が１５０［ＭＰａ］以下となるように、窒化シリコンからなる第３準備膜を成膜する。これにより基板の変形（反り）を抑制することができ、ローラコンベヤを備える既存生産設備を用いながら、高い生産性を維持することができる。
【００７１】
［実施の形態１］
１．表示装置１の全体構成
以下では、本発明の実施の形態１に係る表示装置１の全体構成について、図１を用い説明する。
【００７２】
図１に示すように、本実施の形態に係る表示装置１は、表示パネル１０と、これに接続された駆動制御回路部２０とを有し構成されている。
【００７３】
表示パネル１０は、有機材料の電界発光現象を利用した有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネルであって、複数の有機ＥＬ素子が、例えば、マトリクス状に配列され構成されている。駆動制御回路部２０は、４つの駆動回路２１〜２４と制御回路２５とにより構成されている。
【００７４】
なお、表示装置１において、表示パネル１０に対する駆動制御回路部２０の各回路の配置形態については、図１に示した形態に限定されない。
【００７５】
２．表示パネル１０における回路構成
表示パネル１０における各サブピクセル１０ａの回路構成について、図２を用い説明する。
【００７６】
図２に示すように、本実施の形態に係る表示パネル１０では、各サブピクセル１０ａが２つのトランジスタ素子部Ｔｒ1，Ｔｒ2と一つの容量Ｃ、および発光部としてのＥＬ素子部ＥＬとを有し構成されている。２つのトランジスタ素子部Ｔｒ1，Ｔｒ2のうちの一方のトランジスタ素子部Ｔｒ1は、駆動トランジスタ素子部であり、他方のトランジスタ素子部Ｔｒ2は、スイッチングトランジスタ素子部である。
【００７７】
スイッチングトランジスタ素子部Ｔｒ2のゲート電極Ｇ2は、走査ラインＶｓｃｎに接続され、ソース電極Ｓ2は、データラインＶｄａｔに接続されている。スイッチングトランジスタ素子部Ｔｒ2のドレイン電極Ｄ2は、駆動トランジスタ素子部Ｔｒ1のゲート電極Ｇ1に接続されている。
【００７８】
駆動トランジスタ素子部Ｔｒ1のドレイン電極Ｄ1は、電源ラインＶａに接続されており、ソース電極Ｓ1は、ＥＬ素子部ＥＬのアノードに接続されている。ＥＬ素子部ＥＬにおけるカソードは、接地ラインＶｃａｔに接続されている。
【００７９】
なお、容量Ｃは、スイッチングトランジスタ素子部Ｔｒ2のドレイン電極Ｄ2および駆動トランジスタ素子部Ｔｒ1のゲート電極Ｇ1と、電源ラインＶａとを結ぶように設けられている。
【００８０】
表示パネル１０においては、図２に示すような回路構成を有するサブピクセル１０ａが、例えば、マトリクス状に設けられており、隣接する複数のサブピクセル１０ａ（例えば、赤色（Ｒ）と緑色（Ｇ）と青色（Ｂ）の発光色の３つのサブピクセル１０ａ）により一のピクセルを構成している。
【００８１】
３．表示パネル１０の構成
表示パネル１０の構成について、図３の模式断面図を用い説明する。
【００８２】
本実施の形態に係る表示パネル１０は、トップエミッション型の有機ＥＬ表示パネルであって、Ｚ軸方向下方にＴＦＴ装置が構成され、その上にＥＬ素子部が構成されている。
【００８３】
（１）ＴＦＴ装置
図３に示すように、基板１００上には、ゲート電極１０１，１０２が互いに間隔をあけて形成され、ゲート電極１０１，１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３が形成されている。ゲート絶縁層１０３上には、ゲート電極１０１，１０２のそれぞれに対応してチャネル層１０４，１０５が形成されている。そして、チャネル層１０４，１０５およびゲート絶縁層１０３の表面を被覆するように、チャネル保護層１０６が形成されている。
【００８４】
チャネル保護層１０６上には、ゲート電極１０１およびチャネル層１０４に対応して、ソース電極１０７およびドレイン電極１０８が互いに間隔をあけて形成され、同様に、ゲート電極１０２およびチャネル層１０５に対応して、ソース電極１１０およびドレイン電極１０９が互いに間隔をあけて形成されている。
【００８５】
各ソース電極１０７，１１０および各ドレイン電極１０８，１０９の下部には、チャネル保護層１０６を挿通してソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４が設けられている。ソース下部電極１１１およびドレイン下部電極１１２は、Ｚ軸方向下部において、チャネル層１０４に接触し、ソース下部電極１１４およびドレイン下部電極１１５は、Ｚ軸方向下部において、チャネル層１０５に接触している。
【００８６】
また、ドレイン電極１０８とゲート電極１０２とは、ゲート絶縁層１０３およびチャネル保護層１０６を挿通して設けられたコンタクトプラグ１１３により接続されている。
【００８７】
なお、ゲート電極１０１が図２のゲート電極Ｇ2に対応し、ソース電極１０７が図２のソース電極Ｓ2に対応し、ドレイン電極１０８が図２のドレイン電極Ｄ2に対応している。同様に、ゲート電極１０２が図２のゲート電極Ｇ1に対応し、ソース電極１１０が図２のソース電極Ｓ1に対応し、ドレイン電極１０９が図２のドレイン電極Ｄ1に対応している。よって、図３におけるＹ軸方向左側にスイッチングトランジスタ素子部Ｔｒ2が形成され、それよりもＹ軸方向右側に駆動トランジスタ素子部Ｔｒ1が形成されている。ただし、各トランジスタ素子部Ｔｒ1，Ｔｒ2の配置形態については、これに限定されるものではない。
【００８８】
ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６の上を被覆するように、パッシベーション層１１６が形成されている。パッシベーション層１１６には、ソース電極１１０の上方の一部にコンタクト孔が開設され、当該コンタクト孔の側壁に沿うように上部電極１１７が設けられている。
【００８９】
上部電極１１７は、Ｚ軸方向下部において、ソース電極１１０に接続され、上部の一部がパッシベーション層１１６の上に乗り上げた状態となっている。
【００９０】
パッシベーション層１１６上には、層間絶縁層１１８が堆積されている。
【００９１】
（２）ＥＬ素子部
層間絶縁層１１８上には、サブピクセル単位でアノード１１９が設けられている。アノード１１９は、層間絶縁層１１８における上部電極１１７の上方に開設されたコンタクト孔を通して、上部電極１１７に接続されている。
【００９２】
アノード１１９上には、ホール注入層１２０が形成され、ホール注入層１２０の端縁を被覆するようにバンク１２１が形成されている。バンク１２１の囲繞により、各サブピクセル１０ａに対応する開口が形成されている。
【００９３】
バンク１２１により規定された開口内には、Ｚ軸方向下側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４が形成されている。ホール輸送層１２２は、Ｚ軸方向下部において、ホール注入層１２０に接触している。
【００９４】
電子輸送層１２４上およびバンク１２１上を被覆するように、カソード１２５および封止層１２６が順に積層形成されている。カソード１２５については、表示パネル１０全体に連続した状態で形成され、ピクセル単位あるいは数ピクセル単位でバスバー配線に接続されている（図示を省略）。
【００９５】
封止層１２６のＺ軸方向上方には、Ｚ軸方向下側の主面にカラーフィルタ層１２８および遮光層１２９が形成された基板１３０が配されており、接合層１２７により接合されている。
【００９６】
（３）各部の構成材料
図３に示す各部の構成材料について、一例を示す。
【００９７】
（ｉ）基板１００，１３０
基板１００，１３０の構成材料としては、例えば、ガラス基板、石英基板、シリコン基板、硫化モリブデン、銅、亜鉛、アルミニウム、ステンレス、マグネシウム、鉄、ニッケル、金、銀などの金属基板、ガリウム砒素基などの半導体基板、プラスチック基板等を採用することができる。
【００９８】
プラスチック基板としては、熱可塑性樹脂、熱硬化性樹脂いずれの樹脂を用いてもよい。例えば、ポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、エチレン−酢酸ビニル共重合体（ＥＶＡ）等のポリオレフィン、環状ポリオレフィン、変性ポリオレフィン、ポリ塩化ビニル、ポリ塩化ビニリデン、ポリスチレン、ポリアミド、ポリイミド（ＰＩ）、ポリアミドイミド、ポリカーボネート、ポリ−（４−メチルベンテン−１）、アイオノマー、アクリル系樹脂、ポリメチルメタクリレート、アクリル−スチレン共重合体（ＡＳ樹脂）、ブタジエン−スチレン共重合体、ポリオ共重合体（ＥＶＯＨ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリブチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、プリシクロヘキサンテレフタレート（ＰＣＴ）等のポリエステル、ポリエーテル、ポリエーテルケトン、ポリエーテルスルホン（ＰＥＳ）、ポリエーテルイミド、ポリアセタール、ポリフェニレンオキシド、変形ポリフェニレンオキシド、ポリアリレート、芳香族ポリエステル（液晶ポリマー）、ポリテトラフルオロエチレン、ポリフッ化ビニリデン、その他フッ素系樹脂、スチレン系、ポリオレフィン系、ポリ塩化ビニル系、ポリウレタン系、フッ素ゴム系、塩素化ポリエチレン系等の各種熱可塑性エラストマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、不飽和ポリエステル、シリコーン樹脂、ポリウレタン等、またはこれらを主とする共重合体、ブレンド体、ポリマーアロイ等が挙げられ、これらのうち１種、または２種以上を積層した積層体を用いることができる。
【００９９】
（ｉｉ）ゲート電極１０１，１０２
ゲート電極１０１，１０２としては、例えば、銅（Ｃｕ）とモリブデン（Ｍｏ）との積層体（Ｃｕ：２００［ｎｍ］＋Ｍｏ：２０［ｎｍ］）を採用している。ただし、ゲート電極１０１，１０２の構成については、これに限定されず、例えば、Ｃｕ、Ｃｕ／Ｗなどを採用することもできるし、次のような材料を採用することも可能である。
【０１００】
それ以外に採用することが可能な材料としては、クロム（Ｃｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）などの金属もしくはそれらの合金、または、酸化亜鉛、酸化スズ、酸化インジウム、酸化ガリウムなどの導電性金属酸化物もしくは酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化アルミニウム亜鉛（ＡＺＯ）、酸化ガリウム亜鉛（ＧＺＯ）などの導電性金属複合酸化物、または、ポリアニリン、ポリピロール、ポリチオフェン、ポリアセチレンなどの導電性高分子もしくはそれらに、塩酸、硫酸、スルホン酸などの酸、六フッ化リン、五フッ化ヒ素、塩化鉄などのルイス酸、ヨウ素などのハロゲン原子、ナトリウム、カリウムなどの金属原子などのドーパントを添加したもの、もしくは、カーボンブラックや金属粒子を分散した導電性の複合材料などが挙げられる。また、金属微粒子とグラファイトのような導電性粒子を含むポリマー混合物を用いてもよい。これらは、１種または２種以上を組み合わせて用いることもできる。
【０１０１】
（ｉｉｉ）ゲート絶縁層１０３
ゲート絶縁層１０３としては、例えば、酸化シリコン（ＳｉＯ）と窒化シリコン（ＳｉＮ）との積層体（ＳｉＯ：８０［ｎｍ］＋ＳｉＮ：７０［ｎｍ］）を採用している。ただし、ゲート絶縁層１０３の構成は、これに限定されるものではなく、  ゲート絶縁層の構成材料としては、例えば、電気絶縁性を有する材料であれば、公知の有機材料や無機材料のいずれも用いることができる。
【０１０２】
有機材料としては、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、イミド系樹脂、ノボラック系樹脂などを用い形成することができる。
【０１０３】
また、無機材料としては、例えば、酸化ケイ素、酸化アルミニウム、酸化タンタル、酸化ジルコニウム、酸化セリウム、酸化亜鉛、酸化コバルトなどの金属酸化物、窒化ケイ素、窒化アルミニウム、窒化ジルコニウム、窒化セリウム、窒化亜鉛、窒化コバルト、窒化チタン、窒化タンタルなどの金属窒化物、チタン酸バリウムストロンチウム、ジルコニウムチタン酸鉛などの金属複合酸化物が挙げられる。これらは、１ 種または２ 種以上組み合わせて用いることができる。
【０１０４】
さらに、表面処理剤（ODTS OTS HMDS βPTS）などでその表面を処理したものも含まれる。
【０１０５】
（ｉｖ）チャネル層１０４，１０５
チャネル層１０４，１０５としては、アモルファス酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる層厚が５０［ｎｍ］の層を採用している。チャネル層１０４，１０５の構成材料は、これに限定されるものではなく、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）から選択される少なくとも一種を含む酸化物半導体を採用することができる。
【０１０６】
また、チャネル層１０４，１０５の層厚については、２０［ｎｍ］〜２００［ｎｍ］の範囲とすることができ、チャネル層１０４とチャネル層１０５とで互いに層厚が異なるように設定することもできる。
【０１０７】
（ｖ）チャネル保護層１０６
チャネル保護層１０６としては、酸化シリコン（ＳｉＯ）からなる層厚が１３０［ｎｍ］の層を採用している。チャネル保護層１０６の構成材料は、これに限定されるものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、あるいは酸化アルミニウム（ＡｌＯｘ）を用いることができる。また、上記のような材料を用いた層を複数積層することで構成することもできる。
【０１０８】
また、チャネル保護層１０６の層厚については、５０［ｎｍ］〜５００［ｎｍ］の範囲とすることができる。
【０１０９】
（ｖｉ）ソース電極１０７，１１０、ドレイン電極１０８，１０９
ソース電極１０７，１１０、ドレイン電極１０８，１０９としては、銅マンガン（ＣｕＭｎ）と銅（Ｃｕ）とモリブデン（Ｍｏ）の積層体（ＣｕＭｎ：２０［ｎｍ］＋Ｃｕ：３００［ｎｍ］＋Ｍｏ：２０［ｎｍ］）を採用している。
【０１１０】
なお、ソース電極１０７，１１０、ドレイン電極１０８，１０９の層厚については、１００［ｎｍ］〜５００［ｎｍ］の範囲とすることができる。
【０１１１】
また、ソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４についても、同様の材料を用い構成することができる。さらに、ソース電極１０７とソース下部電極１１１、ドレイン電極１０８とドレイン下部電極１１２、ドレイン電極１０９とドレイン下部電極１１４、ソース電極１１０とソース下部電極１１５とを、それぞれ一体形成することもできる。
【０１１２】
（ｖｉｉ）パッシベーション層１１６
本実施の形態に係る表示パネル１０では、下部絶縁層１１６１、バリア層１１６２、および上部絶縁層１１６３がＺ軸方向下側から順に積層されてなる積層構成を有する。
【０１１３】
下部絶縁層１１６１は、酸化シリコン（ＳｉＯ）からなる層厚が１００［ｎｍ］の層である。
【０１１４】
バリア層１１６２は、酸化アルミニウム（ＡｌＯｘ）からなる層厚が２５［ｎｍ］の層である。
【０１１５】
上部絶縁層１１６３は、窒化シリコン（ＳｉＮ）からなる層厚が３６０［ｎｍ］の層である。
【０１１６】
図３に示すように、バリア層１１６２は、下部絶縁層１１６１と上部絶縁層１１６３との間に介挿され、下部絶縁層１１６１は、ソース電極１１１，１１５およびドレイン電極１１２，１１４に接触している。
【０１１７】
ここで、酸化シリコンからなる下部絶縁層１１６１は、上記材料からなるソース電極１０７，１１０およびドレイン電極１０８，１０９との密着性に優れ、層中における水素の含有量が少ないことが望ましい。
【０１１８】
バリア層１１６２は、水分および水素の侵入を抑制し、酸化物半導体（ＩＧＺＯなど）からなるチャネル層１０４，１０５の劣化を抑制する機能を有する。水分および水素の侵入を抑制するという機能を付与するために、バリア層１１６２の層密度については、２．８０ｇ／ｃｍ3以上であることが望ましい。即ち、バリア層１１６２の層密度が２．８０ｇ／ｃｍ3未満になると、水分および水素の侵入を抑制する機能が急激に低下し、チャネル層１０４，１０５の劣化（シート抵抗値の低下）が顕著になる。
【０１１９】
また、バリア層１１６２の層密度については、３．２５ｇ／ｃｍ3以下とすることが望ましい。これは、上部電極１１７を形成するためのコンタクト孔を形成する際に、バリア層１１６２に対してはウェットエッチング法を用いるのであるが、層密度が３．２５ｇ／ｃｍ3を超える範囲では、エッチングレートがきわめて小さく、生産効率という観点から３．２５ｇ／ｃｍ3以下とすることが望ましい。
【０１２０】
なお、下部絶縁層１１６１については、上記材料の他、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）を用いることができ、上部絶縁層１１６３については、上記材料の他、酸化シリコン（ＳｉＯ）や酸窒化シリコン（ＳｉＯＮ）を用いることもできる。
【０１２１】
また、パッシベーション層１１６の層厚に関しては、２００［ｎｍ］〜１０００［ｎｍ］の範囲とすることができ、６００［ｎｍ］以下とすることが望ましい。
【０１２２】
（ｖｉｉｉ）上部電極１１７
上部電極１１７としては、銅（Ｃｕ）と酸化インジウムスズ（ＩＴＯ）との積層体（Ｃｕ：３００［ｎｍ］＋ＩＴＯ：７０［ｎｍ］）を採用している。なお、上部電極１１７の構成に用いる材料としては、これに限定されるものではなく、導電性を有する材料から適宜選択することが可能である。
【０１２３】
（ｉｘ）層間絶縁層１１８
層間絶縁層１１８は、例えば、ポリイミド、ポリアミド、アクリル系樹脂材料などの有機化合物を用い形成されている。
【０１２４】
（ｘ）アノード１１９
アノード１１９は、銀（Ａｇ）またはアルミニウム（Ａｌ）を含む金属材料から構成されている。トップエミッション型の本実施の形態に係る表示パネル１０の場合には、その表面部が高い反射性を有することが好ましい。
【０１２５】
なお、アノード１１９については、上記のような金属材料からなる単層構造だけではなく、金属層と透明導電層との積層体を採用することもできる。透明導電層の構成材料としては、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。
【０１２６】
（ｘｉ）ホール注入層１２０
ホール注入層１２０は、例えば、銀（Ａｇ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バナジウム（Ｖ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）などの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料からなる層である。なお、図３に示す本実施の形態に係る表示パネル１０では、金属酸化物からなるホール注入層１２０を構成することを想定しているが、この場合には、ＰＥＤＯＴなどの導電性ポリマー材料を用いる場合に比べて、ホールを安定的に、またはホールの生成を補助して、有機発光層１０８に対しホールを注入する機能を有し、大きな仕事関数を有する。
【０１２７】
ここで、ホール注入層１２０を遷移金属の酸化物から構成する場合には、複数の酸化数をとるためこれにより複数の準位をとることができ、その結果、ホール注入が容易になり駆動電圧を低減することができる。特に、酸化タングステン（ＷＯX）を用いることが、ホールを安定的に注入し、且つ、ホールの生成を補助するという機能を有するという観点から望ましい。
【０１２８】
（ｘｉｉ）バンク１２１
バンク１２１は、樹脂等の有機材料を用い形成されており絶縁性を有する。バンク１２１の形成に用いる有機材料の例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等があげられる。バンク１２１は、有機溶剤耐性を有することが好ましい。さらに、バンク１２１は、製造工程中において、エッチング処理、ベーク処理など施されることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。
【０１２９】
なお、バンク１２１を親液性の材料を用い形成した場合には、バンク１２１の表面と発光層１２３の表面との親液性／撥液性の差異が小さくなり、発光層１２３を形成するために有機物質を含んだインクを、バンク１２１が規定する開口部内に選択的に保持させることが困難となってしまうためである。
【０１３０】
さらに、バンク１２１の構造については、図３に示すような一層構造だけでなく、二層以上の多層構造を採用することもできる。この場合には、層毎に上記材料を組み合わせることもできるし、層毎に無機材料と有機材料とを用いることもできる。
【０１３１】
（ｘｉｉｉ）ホール輸送層１２２
ホール輸送層１２２は、親水基を備えない高分子化合物を用い形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
【０１３２】
（ｘｉｖ）発光層１２３
発光層１２３は、上述のように、ホールと電子とが注入され再結合されることにより励起状態が生成され発光する機能を有する。発光層１２３の形成に用いる材料は、湿式印刷法を用い製膜できる発光性の有機材料を用いることが必要である。
【０１３３】
具体的には、例えば、特許公開公報（日本国・特開平５−１６３４８８号公報）に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、アンスラセン化合物、シアニン化合物、アクリジン化合物、８−ヒドロキシキノリン化合物の金属錯体、２−ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体などの蛍光物質で形成されることが好ましい。
【０１３４】
（ｘｖ）  電子輸送層１２４
電子輸送層１２４は、カソード１２５から注入された電子を発光層１２３へ輸送する機能を有し、例えば、オキサジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ、Ｂｐｈｅｎ）などを用い形成されている。
【０１３５】
（ｘｖｉ）  カソード１２５
カソード１２５は、例えば、酸化インジウムスズ（ＩＴＯ）若しくは酸化インジウム亜鉛（ＩＺＯ）などを用い形成される。本実施の形態のように、トップエミッション型の本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。光透過性については、透過率が８０［％］以上とすることが好ましい。
【０１３６】
（ｘｖｉｉ）封止層１２６
封止層１２６は、発光層１２３などの有機層が水分に晒されたり、空気に晒されたりすることを抑制する機能を有し、例えば、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成される。また、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）などの材料を用い形成された層の上に、アクリル樹脂、シリコーン樹脂などの樹脂材料からなる封止樹脂層を設けてもよい。
【０１３７】
封止層１２６は、トップエミッション型である本実施の形態に係る表示パネル１０の場合においては、光透過性の材料で形成されることが必要となる。
【０１３８】
４．表示パネル１０の製造方法
表示パネル１０の製造方法について、図４から図７を用い説明する。
【０１３９】
（１）ゲート電極１０１，１０２の形成
図４（ａ）に示すように、基板１００のＺ軸方向上側の表面１００ａに、互いに間隔をあけたゲート電極１０１，１０２を形成する。ゲート電極１０１，１０２の形成は、具体的に次のように行うことができる。
【０１４０】
先ず、基板１００の表面１００ａに対して、メタルスパッタリング法を用いてＣｕからなる金属薄膜とＭｏからなる金属薄膜とを順に積層形成し、その上にホトリソグラフィー法を用いてレジストパターンを形成する。
【０１４１】
次に、ウェットエッチングを実施した後、レジストパターンを除去する。これにより、ゲート電極１０１，１０２の形成がなされる。
【０１４２】
（２）ゲート絶縁層１０３０およびチャネル層１０４，１０５の形成
図４（ｂ）に示すように、ゲート電極１０１，１０２および基板１００の表面を被覆するように、ゲート絶縁層１０３０を形成し、ゲート絶縁層１０３０の表面１０３０ａに互いに間隔をあけたチャネル層１０４，１０５を形成する。
【０１４３】
ゲート絶縁層１０３０の形成は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいはスパッタリング法を用い、ＳｉＯからなる層とＳｉＮからなる層とを順に積層形成することでなされる。ゲート絶縁層１０３０の成膜条件は、例えば、成膜温度が３００［℃］〜４００［℃］である。
【０１４４】
また、チャネル層１０４，１０５の形成は、スパッタリング法を用い、酸化物半導体膜を形成し、ホトリソグラフィー法およびウェットエッチング法を用いてパターニングすることでなされる。
【０１４５】
（３）チャネル保護層１０６０の形成
図４（ｃ）に示すように、チャネル層１０４，１０５およびゲート絶縁層１０３０の表面１０３０ａを被覆するように、チャネル保護層１０６０を積層形成する。
【０１４６】
チャネル保護層１０６０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用い、ＳｉＯからなる層を積層形成し、成膜後にドライエアまたは酸素雰囲気下で、成膜温度以上の温度でアニール処理を実行することでなされる。チャネル保護層１０６０の成膜は、３００［℃］以下の成膜温度で実施する。
【０１４７】
なお、アニール処理は、チャネル層１０４，１０５中の酸素欠陥を修復し、半導体特性を維持するためになされる。
【０１４８】
（４）ソース電極１０７，１１０およびドレイン電極１０８，１０９の形成
図４（ｃ）、（ｄ）に示すように、チャネル保護層１０６０の表面１０６０ａに、ソース電極１０７，１１０およびドレイン電極１０８，１０９を形成する。また、ソース電極１０７，１１０およびドレイン電極１０７，１１０に各々に対応してソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４およびコンタクトプラグ１１３を形成する。
【０１４９】
先ず、チャネル保護層１０６０の該当部分にコンタクト孔をあける。コンタクト孔の形成は、ホトリソグラフィー法を用いパターン形成した後、ドライエッチング法を用いエッチングを実行することでなされる。
【０１５０】
次に、スパッタリング法を用い、ＣｕＭｎからなる金属薄膜と、Ｃｕからなる金属薄膜と、Ｍｏからなる金属薄膜とを順に積層する。そして、ホトリソグラフィー法およびウェットエッチング法を用い、ソース電極１０７，１１０およびドレイン電極１０８，１０９をパターニング形成する。
【０１５１】
なお、チャネル保護層１０６へのソース下部電極１１１，１１５およびドレイン下部電極１１２，１１４およびコンタクトプラグ１１３については、金属薄膜の成膜に先行して形成しておいてもよいし、金属薄膜の成膜の際に形成することとしてもよい。
【０１５２】
（５）下部絶縁層１１６１０およびバリア層１１６２０および上部絶縁層１１６３０の形成
図５（ａ）に示すように、ソース電極１０７，１０８およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように、下部絶縁層１１６１０と、バリア層１１６２０と、上部絶縁層１１６３０とを順に積層形成する。
【０１５３】
下部絶縁層１１６１０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いて成膜した後、ドライエアあるいは酸素雰囲気下でアニール処理を行うことでなされる。チャネル層１０４，１０５については、成膜の際に真空下に置かれることにより酸素が欠損して低抵抗化するが、成膜後にアニール処理を施すことによりチャネル層１０４，１０５の高抵抗状態への回復がなされる。
【０１５４】
バリア層１１６２０の形成は、ＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、あるいはスパッタリング法を用い成膜することでなされる。なお、バリア層１１６２０の層厚については、１００［ｎｍ］以下とすることが望ましい。これは、層厚が厚すぎると加工時間が長くなってしまうためである。
【０１５５】
上部絶縁層１１６３０の形成は、プラズマＣＶＤ法あるいはスパッタリング法を用いなされる。
【０１５６】
（６）パッシベーション層１１６へのコンタクト孔１１６ａの開設
図５（ｂ）に示すように、パッシベーション層１１６におけるソース電極１１０上の箇所に、コンタクト孔１１６ａを開設する。コンタクト孔１１６ａは、その底部にソース電極１１０の表面１１０ａが露出するように形成される。コンタクト孔１１６ａの開設は、次のように実行される。
【０１５７】
図７（ａ）に示すように、ドライエッチング法を用い、上部絶縁層１１６３に孔１１６３ａを開設する。孔１１６３ａにおいては、その底部にバリア層１１６２０の表面１１６２０ａが露出する。ドライエッチング条件は、例えば、次のような条件とすることができる。
【０１５８】
ＣＦ4／Ｏ2＝１０８０／１２０［ｓｃｃｍ］
Ｐｒｅｓｓｕｒｅ＝３０［ｍＴｏｒｒ］
ＩＣＰ／Ｂｉａｓ＝３０００／３０００［Ｗ］
次に、図７（ｂ）に示すように、ウェットエッチング法を用い、バリア層１１６２に孔１１６２ａを開設する。孔１１６２ａにおいては、その底部に下部絶縁層１１６１０の表面１１６１０ａが露出する。ウェットエッチングは、ＰＡＮ（リン酸／酢酸／硝酸）系エッチャントを用いた。
【０１５９】
次に、図７（ｃ）に示すように、ドライエッチング法を用い、下部絶縁層１１６１に孔を開設して、コンタクト孔１１６ａを完成させる。上述のように、コンタクト孔１１６ａにおいては、その底部にソース電極１１０の表面１１０ａが露出する。ドライエッチング条件は、例えば、次のような条件とすることができる。
【０１６０】
ＣＦ4／Ｏ2＝１０８０／１２０［ｓｃｃｍ］
Ｐｒｅｓｓｕｒｅ＝３０［Ｐａ］
ＩＣＰ／Ｂｉａｓ＝３０００／３０００［Ｗ］
以上のようにして、パッシベーション層１１６へのコンタクト孔１１６ａの開設がなされる。
【０１６１】
（７）上部電極１１７および層間絶縁層１１８の形成
図５（ｃ）に示すように、パッシベーション層１１６に開設されたコンタクト孔１１６ａの内壁に沿って上部電極１１７を形成する。上部電極１１７の上部は、その一部が上部絶縁層１１６３上に配される。そして、上部電極１１７およびパッシベーション層１１６を被覆するように、層間絶縁層１１８０を積層形成する。
【０１６２】
上部電極１１７の形成は、スパッタリング法を用い、金属膜を成膜した後、ホトリソグラフィー法およびウェットエッチング法を用いパターニングすることがなされる。
【０１６３】
また、層間絶縁層１１８０の形成は、上記有機材料を塗布し、表面を平坦化することによりなされる。
【０１６４】
（８）アノード１１９の形成
図５（ｄ）に示すように、層間絶縁層１１８０における上部電極１１７上にコンタクト孔を開設し、アノード１１９を形成する。
【０１６５】
アノード１１９の形成は、スパッタリング法あるいは真空蒸着法などを用い金属膜を形成した後、ホトリソグラフィー法およびエッチング法を用いパターニングすることでなされる。なお、アノード１１９は、上部電極１１７と電気的に接続された状態となる。
【０１６６】
（９）ホール注入層１２０およびバンク１２１の形成
図６（ａ）に示すように、アノード１１９上に対して、ホール注入層１２０を形成し、その縁部を覆うようにバンク１２１を形成する。バンク１２１は、各サブピクセルを規定する開口１２１ａを囲繞し、その底部にホール注入層１２０の表面１２０ａが露出するように設けられる。
【０１６７】
ホール注入層１２０は、スパッタリング法を用い酸化金属（例えば、酸化タングステン）からなる膜を形成した後、ホトリソグラフィー法およびエッチング法を用い各サブピクセル単位にパターニングすることで形成される。
【０１６８】
バンク１２１の形成は、先ず、ホール注入層１２０上に、スピンコート法などを用い、バンク１２１の構成材料（例えば、感光性樹脂材料）からなる膜を積層形成する。そして、樹脂膜をパターニングして開口１２１ａを開設する。開口部１２１ａの形成は、樹脂膜の上方にマスクを配して露光し、その後で現像することによりなされる。
【０１６９】
（１０）ホール輸送層１２２、発光層１２３、および電子輸送層１２４の形成
図６（ｂ）に示すように、バンク１２１で規定された各開口部１２１ａ内に、ホール注入層１２０側から順に、ホール輸送層１２２、発光層１２３、および電子輸送層１２４を積層形成する。
【０１７０】
ホール輸送層１２２の形成は、印刷法を用い、構成材料を含むインクをバンク１２１により規定される開口部１２１ａ内に塗布した後、焼成することによりなされる。同様に、発光層１２３についても、印刷法を用い、構成材料を含むインクをホール輸送層１２２の上に塗布した後、焼成することにより形成される。
【０１７１】
（１１）カソード１２５および封止層１２６の形成
図６（ｂ）、（ｃ）に示すように、電子輸送層１２３およびバンク１２１の頂部１２１ｂを被覆するように、カソード１２５および封止層１２６を順に積層形成する。
【０１７２】
カソード１２５および封止層１２６は、スパッタリング法などを用い形成できる。
【０１７３】
この後、カラーフィルタ−層１１２８などが形成された基板１３０を、接合層１２７を間に介挿して張り合わせ表示パネル１０が完成する。
【０１７４】
５．効果
本実施の形態に係る表示パネル１０が備えるＴＦＴ装置では、チャネル層１０４，１０５が酸化物半導体（ＩＧＺＯ）から形成されているので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
【０１７５】
また、表示パネル１０が備えるＴＦＴ装置では、パッシベーション層１１６が第１層としての下部絶縁層１１６１、第２層としてのバリア層１１６２、および第３層としての上部絶縁層１１６３からなる積層構成を有する。このうち、バリア層１１６２が酸化アルミニウムからなる層であるため、水分および水素の侵入を抑制（バリア）し、ＩＧＺＯからなるチャネル層１０４，１０５の保護（劣化抑制）を図ることができる。
【０１７６】
また、本実施の形態に係る表示パネル１０が備えるＴＦＴ装置では、パッシベーション層１１６を少なくともバリア層１１６２の上下を下部絶縁層１１６１および上部絶縁層１１６３で挟んでなる積層構成としているので、パッシベーション層１１６へのコンタクト孔１１６ａの開設にあたり、歩留まりの低下を招き難い。即ち、パッシベーション層１１６の下部絶縁層１１６１および上部絶縁層１１６３への孔の開設にはドライエッチング法を採用し、バリア層１１６２への孔の開設にはウェットエッチング法を採用することができる（図７（ａ）、（ｂ）、（ｃ）を参照）。このとき、各層１１６１〜１１６３の各々のエッチングの際に、下地となる層に対するエッチング選択比が大きく、オーバーエッチングをかけて各層１１６１〜１１６３のエッチングを完全に完了した状態でその下層のエッチングを開始することができる。
【０１７７】
従って、上記構成を採用することにより、ＩＧＺＯからなるチャネル層１０４，１０５の劣化を抑制しながら、高い歩留まりでの生産が可能である。
【０１７８】
［実施の形態２］
本発明の実施の形態２に係る表示パネル３０の構成について、図８を用い説明する。図８では、表示パネル３０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図８においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
【０１７９】
図８に示すように、本実施の形態に係る表示パネル３０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように、層間絶縁層３３１が形成されており、パッシベーション層３１６は、その上に形成されている。ソース電極１１０に接続される上部電極３１７は、層間絶縁層３３１に開設されたコンタクト孔の内壁に沿って形成されており、上部の一部が層間絶縁層３３１とパッシベーション層３１６との間の境界部分に介挿されている。
【０１８０】
本実施の形態においても、パッシベーション層３１６は、Ｚ軸方向下側から順に、下部絶縁層３１６１、バリア層３１６２、および上部絶縁層３１６３が積層されてなる積層構成を有し、バリア層３１６２がアルミニウムの化合物からなる層（例えば、酸化アルミニウムからなる層）で構成されている。また、下部絶縁層３１６１および上部絶縁層３１６３は、それぞれ酸化シリコン、窒化シリコン、あるいは酸窒化シリコンからなる。
【０１８１】
パッシベーション層３１６の上には、層間絶縁層３１８を介してアノード３１９が形成されている。アノード３１９は、層間絶縁層３１８およびパッシベーション層３１６に開設されたコンタクト孔を介して上部電極３１７に電気的に接続されている。
【０１８２】
本実施の形態に係る表示パネル３０が備えるＴＦＴ装置でも、チャネル層１０４，１０５が酸化物半導体（ＩＧＺＯ）から形成されているので、大きな電子移動度を有し、優れた電気特性を有する。このため、温度の高低に依存せず、高い電子移動度が期待できる。
【０１８３】
また、表示パネル３０が備えるＴＦＴ装置でも、パッシベーション層３１６が、酸化アルミニウムなどのアルミニウムの化合物からなるバリア層３１６２を有するため、水分および水素の侵入を抑制（バリア）し、ＩＧＺＯからなるチャネル層１０４，１０５の保護（劣化抑制）を図ることができる。
【０１８４】
また、本実施の形態に係る表示パネル３０が備えるＴＦＴ装置でも、パッシベーション層３１６を上記同様の積層構成としているので、パッシベーション層３１６へのコンタクト孔の開設にあたり、歩留まりの低下を招き難い。
【０１８５】
従って、上記構成を採用することにより、ＩＧＺＯからなるチャネル層１０４，１０５の劣化を抑制しながら、高い歩留まりでの生産が可能である。
【０１８６】
［実施の形態３］
本発明の実施の形態３に係る表示パネル５０の構成について、図９を用い説明する。図９においても、表示パネル５０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図９においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
【０１８７】
図９に示すように、本実施の形態に係る表示パネル５０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように形成されたパッシベーション層５１６が、５層構成を有している。具体的には、Ｚ軸方向下側から順に、ＳｉＯからなる下部絶縁層５１６１、アルミニウムの化合物（例えば、ＡｌＯｘ）からなるバリア層５１６２、ＳｉＯからなる上部絶縁層５１６３、ＳｉＮからなる上部絶縁層５１６４、およびＳｉＮからなる上部絶縁層５１６５の積層構成を有する。
【０１８８】
上部電極５１７は、下部絶縁層５１６１、バリア層５１６２、上部絶縁層５１６３、および上部絶縁層５１６４に開設されたコンタクト孔の内壁に沿って形成され、上部の一部が上部絶縁層５１６４と上部絶縁層５１６５との間に界面部分に介挿されている。
【０１８９】
パッシベーション層５１６上には、層間絶縁層５１８を介してアノード５１９が形成されており、アノード５１９は、層間絶縁層５１８および上部絶縁層５１６５に開設されたコンタクト孔を通り上部電極５１７に電気的に接続されている。
【０１９０】
本実施の形態に係るＴＦＴ装置の構成では、上記実施の形態１，２と同様の効果を得ることができるとともに、更になる防湿性の向上を図ることができる。即ち、上部電極５１７の上にもＳｉＮからなる上部絶縁層５１６５を積層することで、一層の防湿性向上を図ることができる。
【０１９１】
［実施の形態４］
本発明の実施の形態４に係る表示パネル７０の構成について、図１０を用い説明する。図１０においても、表示パネル７０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図１０においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
【０１９２】
図１０に示すように、本実施の形態に係る表示パネル７０では、ソース電極１０７，１１０およびドレイン電極１０８，１０９およびチャネル保護層１０６を被覆するように形成されたパッシベーション層７１６が、４層構成を有している。具体的には、Ｚ軸方向下側から順に、ＳｉＯからなる下部絶縁層７１６１、アルミニウムの化合物（例えば、ＡｌＯｘ）からなるバリア層７１６２、ＳｉＮからなる上部絶縁層７１６３、ＳｉＮからなる上部絶縁層７１６４の積層構成を有する。
【０１９３】
本実施の形態に係るＴＦＴ装置では、上部絶縁層７１６４の密度が、上部絶縁層７１６３の密度よりも低くなっており、これによりコンタクト孔の開設に際してのテーパ化が容易となっている。
【０１９４】
上部電極７１７は、下部絶縁層７１６１、バリア層７１６２、上部絶縁層７１６３に開設されたコンタクト孔を望む内壁に沿って形成され、上部の一部が上部絶縁層７１６４と層間絶縁層７１８との間に界面部分に介挿されている。
【０１９５】
パッシベーション層７１６上には、層間絶縁層７１８を介してアノード７１９が形成されており、アノード７１９と上部電極７１７との接続形態については、上記同様である。
【０１９６】
本実施の形態に係るＴＦＴ装置の構成では、上記実施の形態１，２，３と同様の効果を得ることができる。
【０１９７】
［実施の形態５］
１．構成
本発明の実施の形態５に係る表示パネル８０の構成について、図１１を用い説明する。図１１においても、表示パネル８０の一部構成だけを抜き出して図示しており、図示を省略している部分の構成については、上記実施の形態１に係る表示パネル１０と同一構成を採用している。また、図１１においても、上記実施の形態１に係る表示パネル１０と同一構成の部位については、同一の符号を付している。
【０１９８】
図１１に示すように、本実施の形態に係る表示パネル８０では、上記実施の形態１〜４に対して、各電極８０２，８０９，８１０，８１４，８１５，８１７の構成材料が異なっている。具体的には、ゲート電極８０２は、基板１００の側（Ｚ軸方向下側）から、モリブデン（Ｍｏ）と銅（Ｃｕ）とが順に積層された積層構造を有する。
【０１９９】
ソース電極８１０、ドレイン電極８０９、ソース下部電極８１５、およびドレイン下部電極８１４は、それぞれが基板１００の側（Ｚ軸方向下側）から、モリブデン（Ｍｏ）、銅（Ｃｕ）、およびマンガン−銅（ＣｕＭｎ）が順に積層されてなる積層構造を有する。
【０２００】
また、上部電極８１７は、基板１００の側（Ｚ軸方向下側）から、酸化インジウムスズ（ＩＴＯ）、モリブデン（Ｍｏ）、および銅（Ｃｕ）が順に積層されてなる積層構造を有する。即ち、本実施の形態に係る表示パネル８０では、ＴＦＴ層における電極および配線が、Ｃｕ系材料を用い形成されている。これは、電気抵抗の低いＣｕ系材料を電極および配線の材料として用いることにより、パネルの大型化によって配線帳が増大した場合にも、電圧パルスの伝搬遅れを抑制することができ、画像表示ムラの抑制を可能とするためである。なお、配線抵抗に関しては、次の文献を参考とすることができる。
【０２０１】
（参考文献）  「Ｐ-３３：Ｃｕ−Ｍｎ  Ｅｌｅｃｔｒｏｄｅｓ  ｆｏｒ  ａ-Ｓｉ  ＴＦＴ  ａｎｄ  Ｉｔｓ  Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、Ｊｕｎｉｉｃｈｉ  Ｋｏｉｋｅ等、ＳＩＤ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ  Ｖｏｌｕｍｅ  ４１、Ｉｓｓｕｅ  １、ｐａｇｅｓ  １３４３−１３４６．Ｍａｙ  ２０１０、
各電極８０２，８０９，８１０，８１７の構成材料および層厚の一例を示しておく。
・ゲート電極８０２  Ｃｕ／Ｍｏ＝２００［ｎｍ］／２０［ｎｍ］
・ソース電極８１０・ドレイン電極８０９  ＣｕＭｎ／Ｃｕ／Ｍｏ＝２０［ｎｍ］／３００［    ｎｍ］／２０［ｎｍ］
・上部電極８１７  Ｃｕ／Ｍｏ／ＩＴＯ＝３００［ｎｍ］／３０［ｎｍ］／７０［ｎｍ］
次に、本実施の形態に係る表示パネル８０では、ＴＦＴ層におけるパッシベーション層８１６が、基板１００の側（Ｚ軸方向下側）から、下部絶縁層８１６１、バリア層８１６２、および上部絶縁層８１６３が順に積層された積層構造を有する。下部絶縁層８１６１は酸化シリコン（ＳｉＯ）からなり、バリア層８１６２は酸化アルミニウム（ＡｌＯｘ）からなる。また、上部絶縁層８１６３は、基板１００の側（Ｚ軸方向下側）から、酸化シリコン（ＳｉＯ）および窒化シリコン（ＳｉＮ）が順に積層された積層構造を有する。
２．パッシベーション層８１６を構成する各層８１６１〜８１６３の層厚およびプロセス条件    
上記のように、本実施の形態に係る表示パネル８０においては、ＴＦＴ層における各電極８０２，８０９，８１０，８１４，８１５，８１７についてＣｕ系材料を用い構成するのであるが、このためにＴＦＴ層におけるパッシベーション層８１６の下部絶縁層８１６１および上部絶縁層８１６３の層厚およびプロセス条件を規定することが必要である。以下では、構成層ごとに説明する。
（１）下部絶縁層８１６１
（ｉ）層厚
下部絶縁層８１６１の層厚については、２００［ｎｍ］以上確保することが望ましい。
【０２０２】
図１２（ａ）に示すように、下部絶縁層の層厚を５０［ｎｍ］とした場合にはコンタクト孔底のコーナー部分において、上部電極に鬆が入ってしまう。本発明者等の確認によると、下部絶縁層の層厚を５０［ｎｍ］とした場合には、１２０［ｎｍ］の鬆が入った。同様に、図１２（ｂ）に示すように、下部絶縁層の層厚を１００［ｎｍ］とした場合にも、上部電極に鬆が入った。この場合の鬆の長さは、６０［ｎｍ］であった。
【０２０３】
一方、図１２（ｃ）に示すように、下部絶縁層の層厚を２００［ｎｍ］とした場合には、上部電極に鬆が入ることはなかった。
【０２０４】
本発明者等は、上記のように、下部絶縁層の層厚と上部電極への鬆が入るか否かに相関があることを見出したが、そのメカニズムについて検討した。これについて、図１３を用い説明する。
【０２０５】
図１３（ａ）、（ｂ）に示すように、スパッタリング法を用い上部電極を成膜しようとするときには、矢印で示すような金属粒子の飛行経路を有する。そして、成膜をして行くとき、下部絶縁層８６６１におけるコンタクト孔を望む側壁８６６１ａに対しては、コンタクト孔の深さ方向（Ｚ軸方向）の中央部分に金属粒子が集まる。これは、側壁８６６１ａに付着した金属粒子のマイグレーションによるものである。これより、図１３（ａ）に示すように、側壁８６６１ａの中央部での金属の堆積が進み、矢印Ａで指し示す側壁８６６１ａの下部（コーナー部分）への金属粒子の飛行経路が遮られてしまう。下部絶縁層８６６１の層厚が薄い場合に生じる上部電極の鬆は、このように発生するものと考えられる。
【０２０６】
一方、図１３（ｂ）に示すように、層厚を２００［ｎｍ］以上とした下部絶縁層８１６１を採用する場合には、コンタクト孔を望む側壁８１６１ａのＺ軸方向高さも高くなる。このため、側壁８１６１ａの中央部分での金属粒子の堆積が同様に進んだ場合にあっても、金属粒子の飛行経路が遮られてしまうことがない。よって、下部絶縁層８１６１の層厚を２００［ｎｍ］以上確保した場合には、上部電極に鬆が入らないと考えられる。
【０２０７】
以上より、デバイスとしての機能を保証するという観点から、下部絶縁層８１６１の層厚を２００［ｎｍ］以上とすることが望ましい。
【０２０８】
なお、上部電極８１７への鬆の発生を抑制するという観点からは、下部絶縁層８１６１の層厚は２００［ｎｍ］以上確保すれば、厚いほうがよいといえる。また、チャネル層１０４，１０５に対する、バリア層８１６２の層中、およびバリア層８１６２を挟んでいる層との界面に発生する固定電荷の影響を抑制するという観点からも厚いほうがよい。
【０２０９】
しかしながら、下部絶縁層８１６１の層厚を厚くしようとすると、それだけ成膜およびコンタクト孔の開設などのために時間を要することになる。よって、製造コストの低減という観点からは、下部絶縁層８１６１の層厚を６００［ｎｍ］以下とすることが望ましい。
【０２１０】
（ｉｉ）成膜条件
《温度》  成膜温度については、２３０［℃］以下とすることが望ましい。これは、仮に２３０［℃］よりも高い高温成膜を行った場合には、ソース電極８１０およびドレイン電極８０９のそれぞれのＣｕＭｎ中のＭｎが析出してしまい、ソース電極８１０およびドレイン電極８０９の表面があれるためである。そして、ソース電極８１０およびドレイン電極８０９の表面があれた場合には、下部絶縁層８１６１との密着性が悪化し、また、上部電極８１７とのコンタクト特性も悪化する。以上より、下部絶縁層８１６１の成膜温度は、２３０［℃］以下とすることが望ましい。
【０２１１】
《ガス》  用いるガスについては、亜酸化窒素ガス（Ｎ2Ｏ）のアルゴンガス（Ａｒ）での希釈を行わないことが望ましい。一般に、コスト低減のためにＮ2ＯをＡｒで希釈することが行われている。
【０２１２】
しかし、Ａｒを採用した場合には、成膜時における高エネルギＡｒ衝突により、Ａｒがチャネル保護層１０６を貫通してチャネル層１０５に到達し、チャネル層１０５にダメージを与える。
【０２１３】
また、シランガス（ＳｉＨ4）の流量については、ＳｉＨ4／（ＳｉＨ4＋Ｎ2Ｏ）＜１．１［％］の関係を充足するように規定することが望ましい。これは、ＳｉＨ4の流量を絞り、下部絶縁層８１６１中の水素（Ｈ）量、および成膜時における水素（Ｈ）によるダメージを低減するためである。
【０２１４】
《コンタクト孔加工》  コンタクト孔加工は、ＣＦ4／Ｏ2ガス系によるテーパーエッチングおよびエッチングで実行する。これについては、上記実施の形態１の記載を参照。
（２）上部絶縁層８１６３
（ｉ）層厚
上述のように、本実施の形態に係るパッシベーション層８１６では、上部絶縁層８１６３が基板１００の側から、ＳｉＯ層とＳｉＮ層が順に積層されてなる積層構造を採用している。上部絶縁層８１６３におけるＳｉＯ層の層厚は、１００［ｎｍ］以上であって、ＳｉＮ層の層厚は、２００［ｎｍ］以上であることが望ましい。これは、ソース電極８１０・ドレイン電極８０９と上部電極８１７間における耐圧２００［Ｖ］以上を確保するという観点からである。
【０２１５】
本発明者等は、上部絶縁層におけるＳｉＯ層の層厚とＳｉＮ層の層厚との組み合わせについて、４種類のサンプルを作製し、ソース電極・ドレイン電極と上部電極との間での耐圧を測定した。その結果を図１４（ａ）〜（ｄ）に示す。なお、本測定に用いたＳｉＯ層およびＳｉＮ層は、２９０［℃］の成膜温度で成膜したものである。成膜温度を変えた場合には、各層の膜質も変わるため、各層の層厚と耐圧との関係も変わることを予め断っておく。
【０２１６】
（ａ）ＳｉＮ層なし
ＳｉＯ層＝２６０［ｎｍ］
（ｂ）ＳｉＮ層＝１００［ｎｍ］
ＳｉＯ層＝１００［ｎｍ］
（ｃ）ＳｉＮ層＝１００［ｎｍ］
ＳｉＯ層＝２００［ｎｍ］
（ｄ）ＳｉＮ層＝２００［ｎｍ］
ＳｉＯ層＝１００［ｎｍ］
なお、耐圧の測定に際しては、パネル内の８か所の測定点におけるリーク電流の測定を行った。
【０２１７】
図１４（ａ）に示すように、上部絶縁層をＳｉＯ層のみから構成した場合には、耐圧が４０［Ｖ］以下となった。図１４（ｂ）、（ｃ）に示すように、上部絶縁層をＳｉＮ層とＳｉＯ層との積層構造とした場合には、それぞれの耐圧が６０［Ｖ］以上、８０［Ｖ］以上となった。
【０２１８】
一方、図１４（ｄ）に示すように、上部絶縁層におけるＳｉＮ層の層厚を２００［ｎｍ］とし、ＳｉＯ層の層厚を１００［ｎｍ］とした場合には、耐圧が２００［Ｖ］以上となり、大型パネルを想定する場合においても十分な耐圧性能を確保することができる。
【０２１９】
ここで、図１５に示すように、パッシベーション層８１６を構成する各層８１６１〜８１６３の層厚ｔ１〜ｔ３は、例えば、次のように規定される。
【０２２０】
下部絶縁層（ＳｉＯ層）８１６１／ｔ1＝２００［ｎｍ］
バリア層（ＡｌＯｘ層）８１６２／ｔ2＝３０［ｎｍ］
上部絶縁層（ＳｉＮ層／ＳｉＯ層）８１６３／ｔ3≧３００［ｎｍ］（ＳｉＮ層の層厚が２００［ｎｍ］以上で、ＳｉＯ層の層厚が１００［ｎｍ］以上）
上記において、下部絶縁層８１６１は、ＳｉＯから構成されているため、且つ、低温（＜２３０［℃］）で成膜する必要があり、これより高品質の膜を形成することができず、パッシベーション層８１６の耐圧に対して大きくは寄与しない。また、バリア層８１６２については、その層厚が３０［ｎｍ］と極薄いため、同様にパッシベーション層８１６の耐圧には大きくは寄与しない。
【０２２１】
一方、図１４（ｄ）に示すように、上部絶縁層８１６３のＳｉＮ層の層厚は、パッシベーション層８１６の耐圧に大きく寄与する。よって、パッシベーション層８１６における上部絶縁層８１６３、特にＳｉＮ層の層厚については、耐圧の確保という観点から２００［ｎｍ］以上確保することが望ましい。
【０２２２】
（ｉｉ）成膜条件
《温度》  成膜温度については、２３０［℃］よりも高く、３００［℃］未満であることが望ましい。これは、パッシベーション層８１６におけるバリア層８１６２と上部絶縁層８１６３との密着性の観点、およびソース電極８１０・ドレイン電極８０９の変形抑制の観点の両方を考慮するためである。
【０２２３】
先ず、バリア層８１６２と上部絶縁層８１６３との密着性についての測定結果を、図１６（ａ）、（ｂ）を用い説明する。図１６（ａ）は、２３０［℃］の成膜温度の場合、図１６（ｂ）は、２９０［℃］の成膜温度の場合の、それぞれにおけるバリア層８１６２と上部絶縁層８１６３との間の“膜浮”の発生の有無を示すコンタクト孔形成後における顕微鏡写真である。成膜温度以外の成膜条件は、次の通りである。
【０２２４】
・下部絶縁層８１６１：ＳｉＯ＝２００［ｎｍ］、２３０［℃］成膜
・バリア層８１６２：ＡｌＯｘ＝３０［ｎｍ］、室温成膜
・上部絶縁層８１６３：ＳｉＮ／ＳｉＯ＝２００［ｎｍ］／１００［ｎｍ］
・上部絶縁層８１６３形成後のアニール：３００［℃］、１［ｈｒ．］、ドライエア雰囲気下
なお、本実施の形態では、上部絶縁層８１６３の形成後にアニール処理を実施する。これは、酸化シリコン、窒化シリコン、または酸窒化シリコン、あるいはそれらの積層膜で構成される膜の成膜中においては、基板が真空化におかれる。このため、酸化物半導体からなるチャネル層１０５の酸素が欠損し、低抵抗化するが、上部絶縁層８１６３の形成後にアニールを実行することにより、チャネル層１０５の高抵抗状態を維持できるためである。また、下層に形成された各電極８０２，８０９，８１０などの変形を防ぐこともできるためである。
【０２２５】
図１６（ａ）に示すように、成膜温度を２３０［℃］とした場合には、コンタクト孔の形成後において、バリア層と上部絶縁層との間に膜浮が発生する確率が高くなる。図１６（ａ）におけるコンタクト孔回りの白くなった部分が膜浮を生じた個所である。
【０２２６】
一方、図１６（ｂ）に示すように、成膜温度を２９０［℃］とした場合には、コンタクト孔の形成後においても、バリア層８１６２と上部絶縁層８１６３との間での膜浮の発生はなかった。
【０２２７】
なお、図では示していないが、成膜温度を２３０［℃］よりも高くした場合には、膜浮の発生確率は低いものとなることを確認している。特に、成膜温度を２５０［℃］以上とすれば、実用的に問題を生じないレベルとすることができる。
【０２２８】
次に、成膜温度を３００［℃］以上とした場合の問題点について、図１７を用い説明する。
【０２２９】
図１７は、３００［℃］の温度で上部絶縁層を成膜した場合の、顕微鏡写真である。図１７に示すように、３００［℃］の温度で成膜した場合には、ソース電極およびドレイン電極におけるＣｕがマイグレーションを起こして変形する（Ｃｕ変形部）。これにより、変形したＣｕがパッシベーション層を突き破り、その上に形成される上部電極と短絡を生じることになる。
【０２３０】
以上より、パッシベーション層８１６における上部絶縁層８１６３の成膜温度は、３００［℃］未満とすることが望ましい。
【０２３１】
（ｉｉｉ）上部絶縁層におけるＳｉＮ層の膜質および層厚と、チャネル層１０５の抵抗との関係
本実施の形態では、パネルの大型化にも対応できるように、配線抵抗を低く抑えるために各電極８０２，８０９，８１０，８１４，８１５，８１７の構成材料としてＣｕ系の材料を用いている。このようにＣｕ系の材料を用い各電極８０２，８０９，８１０，８１４，８１５，８１７の形成を行った場合には、その中の水素（Ｈ）の拡散係数が大きいという問題がある。具体的には、３００［℃］での水素（Ｈ）の拡散係数は、〜１０-6［ｃｍ2／ｓ］であって、同温度条件下におけるＭｏ中の水素（Ｈ）の拡散係数〜１０-7［ｃｍ2／ｓ］と比べて一桁大きい。このように、電極中のＣｕを伝搬してチャネル層１０５に水素（Ｈ）が到達した場合には、チャネル層１０５のキャリア濃度が上昇し、抵抗を低下させることとなる。よって、トランジスタのＶｔｈをマイナス側へとシフトさせる結果を招く。このような水素（Ｈ）伝搬に関するメカニズムについては、例えば、次のような文献を参考とすることができる。
【０２３２】
（参考文献）「Ｄｉｆｆｕｓｉｏｎ  ｏｆ  Ｈｙｄｒｏｇｅｎ  ｉｎ  Ｍａｔｅｒｉａｌｓ」、Ｈ．Ｗｉｐｆ、Ｔｏｐｉｃｓ  ｉｎ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ、Ｖｏｌ．７３、Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ  Ｂｅｒｌｉｎ  Ｈｅｉｄｅｌｂｅｒｇ  １９９７
上部絶縁層におけるＳｉＮ層からは、コンタクト孔の形成の後に種々の熱処理の実行により水素（Ｈ）が脱離し拡散する。そして、拡散した水素（Ｈ）は、コンタクト孔を望む側壁に沿って形成されたＣｕ系の電極などを伝搬してチャネル層まで到達してしまうことがある。このような水素（Ｈ）の伝搬メカニズムについて、２つの具体的を用い説明する。
【０２３３】
先ず、一つ目の例は、図１８（ａ）に示すように、パッシベーション層８２６が４層８２６１〜８２６４から構成され、Ｚ軸方向上部の上部絶縁層８２６４がＳｉＮからなる。パッシベーション層８２６に対してコンタクト孔８２６ａを開設し、当該部分に上部電極の一部としてのＩＴＯ層８２７を形成する。ここで、ＩＴＯ層８２７に対しては、それよりも上層の層を積層する前の段階で結晶化工程を実行することが必要となり、当該工程で熱処理が実行されることになる。
【０２３４】
ＩＴＯ層８２７の結晶化工程での熱処理は、例えば、２５０［℃］、３０［ｍｉｎ．］、ドライエア雰囲気という条件下で実行される。そして、この熱処理の実行時において、図１８（ａ）に示すように、上部絶縁層８２６４を構成するＳｉＮから脱離した水素（Ｈ）が、ＩＴＯ、ソース電極８１０、ソース下部電極８１５を伝搬して、酸化物半導体からなるチャネル層１０５まで拡散する。その結果、チャネル層１０５を構成する酸化物半導体が水素（Ｈ）により還元され、電気抵抗の低下を招く結果となる。
【０２３５】
次に、二つ目の例としては、図１８（ｂ）に示すように、ＴＦＴ層の上部電極８３７を形成し、その上を覆うように層間絶縁層８３８を堆積した後、層間絶縁層８３８にコンタクト孔８３８ａを開設する。このコンタクト孔８３８ａは、上部電極８３７とアノードとの接続を図るためのものである。ここで、上部電極８３７については、上記実施の形態５に係る上部電極８１７と同様に、Ｃｕ系の材料を含み構成されている。
【０２３６】
図１８（ｂ）のように、層間絶縁層８３８にコンタクト孔８３８ａを開設した後に熱処理を実行することになる。熱処理の条件は、例えば、２５０［℃］、１［ｈｒ．］である。このように層間絶縁層８３８に対する熱処理（ベーク）の実行に際して、上部絶縁層８２６４のＳｉＮから脱離した水素（Ｈ）が、上部電極８３７、ソース電極８１０、ソース下部電極８１５を伝搬して、酸化物半導体からなるチャネル層１０５まで拡散する。その結果、この熱処理の実行によっても、チャネル層１０５を構成する酸化物半導体が水素（Ｈ）により還元され、電気抵抗の低下を招く結果となる。
【０２３７】
以上より、上部絶縁層におけるＳｉＮ中の水素濃度（Ｓｉ-Ｈ／Ｎ−Ｈの結合比）については、低くする必要があることが分かる。
【０２３８】
また、上部絶縁層の層厚を増やせば、ソース電極・ドレイン電極と上部電極との間の耐圧向上を図ることができるが、上部絶縁層中におけるトータルでの水素（Ｈ）量が増加してしまうことになるため、必要以上に層厚を厚くすることは好ましくない。
【０２３９】
（ｉｖ）上部絶縁層の膜質と応力
上部絶縁層を成膜した際には、圧縮方向の応力が作用する。このため、上部絶縁層の膜質とともに、基板１００の変形抑制という観点からも成膜条件を規定することが望ましい。これについて、図１９および図２０を用い説明する。
【０２４０】
図２０（ａ）に示すように、本確認におけるテストサンプルとして、Ｇ８．５ガラス基板（２５００ｍｍW×２２００ｍｍH×０．７ｍｍt）に対し、その中央部Ｐcentとコーナー部Ｐedgeにモニター用Ｓｉ基板を貼り付けたものを準備する。なお、コーナー部Ｐedgeは、図示を省略しているが、基板の表裏および方向を判別するためのオリエンテーションフラット（面取り部）の付近である。
【０２４１】
次に、このテストサンプルに対し、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用い窒化シリコン（ＳｉＮ）の膜を成膜した。サンプル１〜３のそれぞれにおける成膜条件は、図１９（ｂ）に示す通りである。なお、各サンプル１〜３の成膜条件については、膜厚が４００［ｎｍ］となるように成膜時間を調整した。また、図１９（ｂ）に示す各データは、次のような条件で測定および評価を行った。
【０２４２】
なお、図１９（ｂ）のＳｉＮ成膜条件において、各ガスの流量については、２５［℃］、１００［ｋＰａ］での値である。
【０２４３】
（膜厚）分光エリプソンメータを用い測定した。
【０２４４】
（基板の応力）薄膜応力測定装置を用い、ＳｉＮが成膜された基板の反り（曲率半径）の変化量と膜厚から評価を行った。
【０２４５】
（ＳｉＨ／ＮＨ値）ＳｉＮ中のＳｉＨ、ＮＨ結合量については、ＦＴ−ＩＲ分光法（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  Ｉｎｆｒａｒｅｄ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により評価した。そして、そこからＳｉＨ／ＮＨ値を算出した。
【０２４６】
なお、上記ＳｉＨ、ＮＨ結合量の評価については、次の文献が参考となる。
【０２４７】
（参考文献）Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４９（４），２４７３（１９７８）、Ｗ．Ａ．Ｌａｎｆｏｒｄ，Ｗ．Ｊ．Ｒａｎｄ
図１９（ｂ）のデータについて、サンプルごとに説明する。
【０２４８】
《サンプル１》  サンプル１は、サンプル２，３よりも成膜レートが速く、応力の平均が“０”に近い。また、水素量（ＳｉＨ／ＮＨ）が多い結果となった。
【０２４９】
《サンプル２》  サンプル２は、成膜レートおよびＳｉＨ／ＮＨの値がサンプル３と同等であって、ＳｉＨ／ＮＨが“０．１０“以下であり、応力の平均は”０“に近い。
【０２５０】
《サンプル３》  サンプル３は、上述のように成膜レートおよびＳｉＨ／ＮＨの値がサンプル２と同等である。サンプル３では、応力が圧縮方向にかかっている。
【０２５１】
次に、上記のような物性を有するサンプル１〜３の各上部絶縁層を備えるＴＦＴを作製した。そして、それぞれの特性を評価し、その結果を図２０に示す。なお、ＴＦＴの作成方法については、上述のとおりである。
【０２５２】
（各サンプル１〜３におけるＳｉＮ膜の膜厚と閾値電圧Ｖｔｈとの関係）
図２０（ａ）の評価結果は、各サンプル１〜３を用い作製したＴＦＴのＶｄｓ＝４．１［Ｖ］における電気特性（Ｉｄ−Ｖｇ）の評価結果である。
【０２５３】
各サンプル１〜３を用い作製したＴＦＴでは、移動度が約１０［ｃｍ2／Ｖｓ］の初期特性が得られたが、図２０（ａ）に示すように、閾値電圧ＶｔｈにＳｉＮの条件依存性が確認された。具体的に、サンプル１を用い作製したＴＦＴでは、ＳｉＮ膜厚が２００［ｎｍ］以上の場合において、閾値電圧Ｖｔｈが１［Ｖ］以下となる場合が生じることが分かった。
【０２５４】
これは、サンプル１のＳｉＮ膜では、膜中の水素量が多い。これより、上述のようなメカニズムによりＳｉＮから脱離した水素（Ｈ）がＣｕ系の電極部分を伝搬してチャネル層まで到達し、チャネル層のキャリア濃度を上昇させ低抵抗化を招く。その結果、ＴＦＴにおける閾値電圧Ｖｔｈの低下が発生してしまうものと考えられる。
【０２５５】
一方、上述のようにＳｉＨ／ＮＨの値が“０．１０以下“であるサンプル２，３を用いたＴＦＴでは、サンプル１を用いたＴＦＴのような閾値電圧Ｖｔｈの低下は生じなかった。これは、パッシベーション層の構成層としてＡｌＯｘからなるバリア層を備えることとしても、Ｃｕ系電極が水素（Ｈ）を透過しやすいという特性を考慮するとき、上部絶縁層を構成するＳｉＮ膜中のＳｉＨ／ＮＨの値を“０．１０以下”とすることにより低下が抑えられるということを示すものである。
【０２５６】
（基板の反り）
次に、ＳｉＮの成膜による応力、特に圧縮方向の応力が大きくなった場合には、基板を中央部凸の状態に反らせてしまう力が大きくなってしまう。このような形態の基板の反りは、基板搬送時における搬送不良や基板の損傷といったような原因となることが考えられる。より具体的には、例えば、リソグラフィやウェットエッチング、剥離洗浄装置などにおいてローラコンベヤを用い基板搬送を行う場合には、基板の端がローラに引っかかってしまうという不具合を生じることがある。場合によっては、基板が割れてしまうこともあり得る。
【０２５７】
このような評価を行うために、上部電極とアノードとの接続のためのコンタクト孔を開口した後、ホトレジスト剥離後に基板の垂れ量を測定し、その結果を図２０（ｂ）に示す。
【０２５８】
なお、図２０（ｂ）に示すデータは、基板の周縁辺から２０［ｃｍ］内側に縁がくるステージに基板を載置し、水平基準から基板の端の垂れ下がり量を測定した結果である。
【０２５９】
図１９（ｂ）に示すように、サンプル３では、約３００［ＭＰａ］の圧縮方向の応力が測定された。そして、図２０（ｂ）に示すように、サンプル３の基板の垂れ量は、１００［ｎｍ］の膜厚で４．２５［ｍｍ］、２００［ｎｍ］の膜厚で４．５［ｍｍ］となっており、膜厚の増大に伴い、基板の垂れ量も大きくなる傾向にある。
【０２６０】
一方、サンプル２，３の基板では、応力が平均で“０”に近いため、図２０（ｂ）に示すように、ＳｉＮ膜の膜厚が熱くなった場合にも基板垂れ量の増大は生じない。
【０２６１】
以上の結果より、基板の垂れ量の増大を抑制するためには、応力の絶対値を１５０［ＭＰａ］以下で規定することが望ましいい。
【０２６２】
［その他の事項］
上記実施の形態１，２，５では、３層構成のパッシベーション層１１６，３１６，８１６、上記実施の形態３では、５層構成のパッシベーション層５１６、上記実施の形態４では、４層構成のパッシベーション層７１６を採用したが、６層以上の積層構成のパッシベーション層を採用することもできる。ただし、ＡｌＯｘなどからなるバリア層の上下を、ＳｉＯ、ＳｉＮ、あるいはＳｉＯＮからなる絶縁層で挟んだ構成を備えることが必要となる。また、パッシベーション層の形成時間を考慮して、上記実施の形態１などのように層厚を１０００［ｎｍ］以下（より好ましくは６００［ｎｍ］以下）とすることが生産効率という観点から望ましい。
【０２６３】
また、上記実施の形態１〜５では、トップエミッション型のＥＬ表示パネルを一例としたが、本発明はこれに限定を受けるものではない。例えば、ボトムエミッション型の表示パネルなどに適用することもできるし、液晶パネルや電界放出表示パネル、あるいは電子ペーパなどに適用することもできる。
【０２６４】
また、上記実施の形態１〜４では、一つのサブピクセル１０ａに対して２つのトランジスタ素子部Ｔｒ1，Ｔｒ2が設けられてなる構成を採用したが、本発明はこれに限定を受けるものではない。例えば、一つのサブピクセルに対して一つのトランジスタ素子部を備える構成でもよいし、三つ以上のトランジスタ素子部を備える構成でもよい。
【０２６５】
また、上記実施の形態５では、一つのトランジスタ素子部だけを示して説明をしたが、上記同様に、２つ以上のトランジスタ素子部が設けられてなる構成を採用することもできる。
【０２６６】
また、各部位の構成材料については、適宜変更することができる。例えば、パッシベーション層におけるバリア層については、ＡｌＯｘに限らず、Ａｌを含む窒化物、あるいは酸窒化物を採用することもできる。
【０２６７】
また、ゲート電極、ソース電極およびドレイン電極の構成材料についても、例えば、Ｍｏからなる層と、Ａｌからなる層との積層構成とすることや、Ｍｏからなる層と、Ａｌ−Ｎｄからなる合金層との積層構成とすることなどもできる。
【０２６８】
また、上記実施の形態５では、パッシベーション層８１６における上部絶縁層８１６３として窒化シリコン（ＳｉＮ）からなる層を採用したが、酸窒化シリコン（ＳｉＯＮ）からなる層を採用することもできる。
【０２６９】
さらに、上記実施の形態１〜４では、ＥＬ素子部の下部にアノードが配され、ＴＦＴ装置のソース電極１１０にアノード１１９，３１９，５１９，７１９を接続する構成を採用したが、ＥＬ素子部の下部にカソード、上部にアノードが配された構成を採用することもできる。この場合には、ＴＦＴ装置におけるドレインに対して、下部に配されたカソードを接続することになる。
【０２７０】
さらに、各構成部位の材料には、公知の材料を適宜採用することができる。
【産業上の利用可能性】
【０２７１】
本発明は、高い電気的特性を有するとともに、高い加工性により生産における歩留まり向上を図ることができる薄膜トランジスタ装置を実現するのに有用である。
【符号の説明】
【０２７２】
１．表示装置
１０，３０，５０，７０，８０．表示パネル
１０ａ．サブピクセル
２０．駆動・制御部
２１〜２４．駆動回路
２５．制御回路
１００，１３０．基板
１０１，１０２，８０２．ゲート電極
１０３，１０３０．ゲート絶縁層
１０４，１０５．チャネル層
１０６，１０６０．チャネル保護層
１０７，１１０，８１０．ソース電極
１０８、１０９，８０９．ドレイン電極
１１１，１１５，８１５．ソース下部電極
１１２，１１４，８１４．ドレイン下部電極
１１３．コンタクトプラグ
１１６，３１６，５１６，７１６，８１６，８２６．パッシベーション層
１１７，３１７，５１７，７１７，８１７，８３７．上部電極
１１８，３１８，３３１，５１８，７１８，８３８．層間絶縁層
１１９，３１９，５１９，７１９．アノード
１２０．ホール注入層
１２１．バンク
１２２．ホール輸送層
１２３．発光層
１２４．電子輸送層
１２５．カソード
１２６．封止層
１２７．接合層
１２８．カラーフィルタ層
１２９．遮光層
８２７．ＩＴＯ層
１１６１，３１６１，５１６１，７１６１，８１６１，８２６１，１１６１０．下部絶縁層
１１６２，３１６２，５１６２，７１６２，８１６２，８２６２，１１６２０．バリア層
１１６３，３１６３，５１６３，５１６４，５１６５，７１６３，７１６４，８１６３，８２６３，８２６４，１１６３０．上部絶縁層
ＥＬ．ＥＬ素子部
Ｔｒ1．駆動トランジスタ素子部
Ｔｒ2．スイッチングトランジスタ素子部
Ｃ．容量
【図１】
2014192221.tif 000003
【図２】
2014192221.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014192221.tif 000009
【図８】
2014192221.tif 000010
【図９】
2014192221.tif 000011
【図１０】
2014192221.tif 000012
【図１１】
2014192221.tif 000013
【図１２】
2014192221.tif 000014
【図１３】
2014192221.tif 000015
【図１４】
2014192221.tif 000016
【図１５】
2014192221.tif 000017
【図１６】
2014192221.tif 000018
【図１７】
2014192221.tif 000019
【図１８】
2014192221.tif 000020
【図１９】
2014192221.tif 000021
【図２０】
2014192221.tif 000022
【図２１】
2014192221.tif 000023
【手続補正書】
【提出日】平成28年8月24日(2016.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたゲート電極と、
前記基板の上方であって、前記ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極および前記ドレイン電極との間に挿設されたチャネル層と、
前記ゲート電極、および前記ソース電極、および前記ドレイン電極、および前記チャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層と、
を備え、
前記チャネル層は、酸化物半導体材料からなり、
前記パッシベーション層は、前記基板の側から第１層、第２層、第３層、および第４層を含む積層構成を有し、
前記パッシベーション層の前記第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層の前記第２層は、アルミニウムの化合物からなり、
前記パッシベーション層の前記第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層の前記第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されている
ことを特徴とする薄膜トランジスタ装置。
【請求項２】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に接している
請求項１記載の薄膜トランジスタ装置。
【請求項３】
前記パッシベーション層の前記第３層および前記第４層は、ともに窒化シリコンからなり、
前記第４層の窒化シリコンの密度は、前記第３層の窒化シリコンの密度よりも低い
請求項１記載の薄膜トランジスタ装置。
【請求項４】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第４層は、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００ｎｍ以上であり、
前記パッシベーション層の前記第３層は、酸化シリコンからなるとともに、その層厚が１００ｎｍ以上である
請求項１記載の薄膜トランジスタ装置。
【請求項５】
前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層と、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第４層上に積層された第５層とが積層構成中に更に含まれ、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記ゲート電極または前記ソース電極または前記ドレイン電極に電気的に接続されており、一部が前記第４層と前記第５層との間に介挿されている
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項６】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている
請求項１記載の薄膜トランジスタ装置。
【請求項７】
前記層間絶縁層には、前記パッシベーション層に開設された前記孔に対して連通する孔が開設されており、
前記層間絶縁層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記層間絶縁層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されており、一部が前記層間絶縁層と前記第１層との間に介挿されている
請求項６記載の薄膜トランジスタ装置。
【請求項８】
前記パッシベーション層の前記第２層は、酸化アルミニウムからなる
請求項１から請求項７の何れか記載の薄膜トランジスタ装置。
【請求項９】
前記パッシベーション層の前記第１層は、酸化シリコンからなる
請求項１から請求項８の何れか記載の薄膜トランジスタ装置。
【請求項１０】
前記パッシベーション層の層厚は、６００ｎｍ以下である
請求項１から請求項９の何れか記載の薄膜トランジスタ装置。
【請求項１１】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第１層は、酸化シリコンからなるとともに、その層厚が２００ｎｍ以上である
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項１２】
請求項１から請求項１１の何れか記載の薄膜トランジスタ装置を備える
ことを特徴とする表示装置。
【請求項１３】
前記基板の表面に沿って形成された複数の発光部を有し、
前記複数の発光部の各々は、アノードおよびカソードと、前記アノードと前記カソードとの間に介挿された有機発光層とを有する
請求項１２記載の表示装置。
【請求項１４】
基板の上方にゲート電極を形成し、
前記ゲート電極の上方にチャネル層を形成し、
前記チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成し、
前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成し、
前記チャネル層を形成する過程では、酸化物半導体材料を用いて前記チャネル層を形成し、
前記パッシベーション層を形成する過程では、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆う第１準備膜を成膜し、
アルミニウムの化合物を用い、前記第１準備膜上に第２準備膜を成膜し、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記第２準備膜上に第３準備膜を成膜し、
前記第３準備膜における前記パッシベーション層の前記孔に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成し、
前記第３層の前記孔の底部から露出する前記第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成し、
前記第２層の前記孔の底部から露出する前記第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する
ことを特徴とする薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第１準備膜を成膜する過程では、プラズマＣＶＤ法またはスパッタリング法により前記第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
前記第２準備膜を成膜する過程では、酸化アルミニウムからなる前記第２準備膜を成膜する
請求項１４または請求項１５記載の薄膜トランジスタ装置の製造方法。
【請求項１７】
前記第２準備膜を成膜する過程では、１０ｎｍ以上１００ｎｍ以下の範囲内の膜厚で前記第２準備膜を成膜する
請求項１４から請求項１６の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項１８】
前記パッシベーション層を形成する過程では、６００ｎｍ以下の層厚で前記パッシベーション層を形成する
請求項１４から請求項１７の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
前記ソース電極および前記ドレイン電極の形成では、銅またはその合金を用い、前記ソース電極および前記ドレイン電極の少なくとも一方を形成し、
前記パッシベーション層の前記第３準備膜を形成した後に３００℃以下の温度でアニール処理を施す
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項２０】
前記第１準備膜の成膜では、２３０℃以下の温度で酸化シリコンからなる前記第１準備膜を成膜する
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項２１】
前記第１準備膜の成膜では、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、
ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ2Ｏ）＜１．１％の条件を満足する流量とする
請求項２０記載の薄膜トランジスタ装置の製造方法。
【請求項２２】
前記第１準備膜の成膜では、２００ｎｍ以上の膜厚で前記第１準備膜を成膜する
請求項２０または請求項２１記載の薄膜トランジスタ装置の製造方法。
【請求項２３】
前記第１準備膜の成膜では、６００ｎｍ以下の膜厚で前記第１準備膜を成膜する
請求項２０から請求項２２の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２４】
前記第２準備膜を成膜した後であって、前記第３準備膜を成膜する前に、前記第２準備膜および前記第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し、
前記第３準備膜の成膜では、窒化シリコンまたは酸窒化シリコンからなる前記第３準備膜を成膜し、
前記第４準備膜の成膜では、１００ｎｍ以上の膜厚で前記第４準備膜を成膜し、
前記第３準備膜の成膜では、２００ｎｍ以上の膜厚で前記第３準備膜を成膜する
請求項２０から請求項２３の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２５】
前記第３準備膜の成膜および前記第４準備膜の成膜は、２９０℃以上３００℃未満の温度で行う
請求項２０から請求項２４の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２６】
前記第３準備膜の成膜では、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる前記第３準備膜を成膜する
請求項２０から請求項２５の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２７】
前記第３準備膜の成膜では、応力の絶対値が１５０ＭＰａ以下となるように、窒化シリコンからなる前記第３準備膜を成膜する
請求項２０から請求項２６の何れか記載の薄膜トランジスタ装置の製造方法。
【手続補正書】
【提出日】平成28年9月28日(2016.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたゲート電極と、
前記基板の上方であって、前記ゲート電極に対して間隔をあけ、且つ、互いの間に間隔をあけて設けられたソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極および前記ドレイン電極との間に挿設されたチャネル層と、
前記ゲート電極、および前記ソース電極、および前記ドレイン電極、および前記チャネル層の上方を覆うように設けられ、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層と、
を備え、
前記チャネル層は、酸化物半導体材料からなり、
前記パッシベーション層は、前記基板の側から第１層、第２層、第３層、および第４層を含む積層構成を有し、
前記パッシベーション層の前記第１層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層の前記第２層は、アルミニウムの化合物からなり、
前記パッシベーション層の前記第３層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層の前記第４層は、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されている
ことを特徴とする薄膜トランジスタ装置。
【請求項２】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に接している
請求項１記載の薄膜トランジスタ装置。
【請求項３】
前記パッシベーション層の前記第３層および前記第４層は、ともに窒化シリコンからなり、
前記第４層の窒化シリコンの密度は、前記第３層の窒化シリコンの密度よりも低い
請求項１記載の薄膜トランジスタ装置。
【請求項４】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第４層は、窒化シリコンまたは酸窒化シリコンからなるとともに、その層厚が２００ｎｍ以上であり、
前記パッシベーション層の前記第３層は、酸化シリコンからなるとともに、その層厚が１００ｎｍ以上である
請求項１記載の薄膜トランジスタ装置。
【請求項５】
前記パッシベーション層には、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第３層上に積層された第４層と、酸化シリコン、窒化シリコン、酸窒化シリコンの何れかからなり、前記第４層上に積層された第５層とが積層構成中に更に含まれ、
前記パッシベーション層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記パッシベーション層に開設された前記孔を介して、その一部が前記ゲート電極または前記ソース電極または前記ドレイン電極に電気的に接続されており、一部が前記第４層と前記第５層との間に介挿されている
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項６】
前記パッシベーション層の前記第１層は、前記ゲート電極または前記ソース電極または前記ドレイン電極の何れかの電極に対して、間に層間絶縁層を介して形成されている
請求項１記載の薄膜トランジスタ装置。
【請求項７】
前記層間絶縁層には、前記パッシベーション層に開設された前記孔に対して連通する孔が開設されており、
前記層間絶縁層に開設された前記孔には、内壁に沿って導電層が形成されており、
前記導電層は、前記層間絶縁層に開設された前記孔を介して、その一部が前記何れかの電極に電気的に接続されており、一部が前記層間絶縁層と前記第１層との間に介挿されている
請求項６記載の薄膜トランジスタ装置。
【請求項８】
前記パッシベーション層の前記第２層は、酸化アルミニウムからなる
請求項１から請求項７の何れか記載の薄膜トランジスタ装置。
【請求項９】
前記パッシベーション層の前記第１層は、酸化シリコンからなる
請求項１から請求項８の何れか記載の薄膜トランジスタ装置。
【請求項１０】
前記パッシベーション層の層厚は、６００ｎｍ以下である
請求項１から請求項９の何れか記載の薄膜トランジスタ装置。
【請求項１１】
前記ソース電極および前記ドレイン電極の少なくとも一方は、銅またはその合金材料を含み、
前記パッシベーション層の前記第１層は、酸化シリコンからなるとともに、その層厚が２００ｎｍ以上である
請求項１または請求項２記載の薄膜トランジスタ装置。
【請求項１２】
請求項１から請求項１１の何れか記載の薄膜トランジスタ装置を備える
ことを特徴とする表示装置。
【請求項１３】
前記基板の表面に沿って形成された複数の発光部を有し、
前記複数の発光部の各々は、アノードおよびカソードと、前記アノードと前記カソードとの間に介挿された有機発光層とを有する
請求項１２記載の表示装置。
【請求項１４】
基板の上方にゲート電極を形成し、
前記ゲート電極の上方にチャネル層を形成し、
前記チャネル層上に、互いの間に間隔をあけた状態でソース電極およびドレイン電極を形成し、
前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆い、一部に層厚方向に挿通する孔が開設されてなるパッシベーション層を形成し、
前記チャネル層を形成する過程では、酸化物半導体材料を用いて前記チャネル層を形成し、
前記パッシベーション層を形成する過程では、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記チャネル層、および前記ゲート電極、および前記ソース電極、および前記ドレイン電極の上方を覆う第１準備膜を成膜し、
アルミニウムの化合物を用い、前記第１準備膜上に第２準備膜を成膜し、
酸化シリコン、窒化シリコン、酸窒化シリコンの何れかの材料を用い、前記第２準備膜上に第３準備膜を成膜し、
前記第３準備膜における前記パッシベーション層の前記孔に相当する箇所に対し、ドライエッチング法を用いて当該第３準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第３層を形成し、
前記第３層の前記孔の底部から露出する前記第２準備膜の表面に対し、ウェットエッチング法を用いて当該第２準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第２層を形成し、
前記第２層の前記孔の底部から露出する前記第１準備膜の表面に対し、ドライエッチング法を用いて当該第１準備膜を膜厚方向に挿通する孔を開設し、一部に孔が開設されてなる第１層を形成する
ことを特徴とする薄膜トランジスタ装置の製造方法。
【請求項１５】
前記第１準備膜を成膜する過程では、プラズマＣＶＤ法またはスパッタリング法により前記第１準備膜を成膜した後、ドライエア、あるいは酸素雰囲気中でアニール処理を施す
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項１６】
前記第２準備膜を成膜する過程では、酸化アルミニウムからなる前記第２準備膜を成膜する
請求項１４または請求項１５記載の薄膜トランジスタ装置の製造方法。
【請求項１７】
前記第２準備膜を成膜する過程では、１０ｎｍ以上１００ｎｍ以下の範囲内の膜厚で前記第２準備膜を成膜する
請求項１４から請求項１６の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項１８】
前記パッシベーション層を形成する過程では、６００ｎｍ以下の層厚で前記パッシベーション層を形成する
請求項１４から請求項１７の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項１９】
前記ソース電極および前記ドレイン電極の形成では、銅またはその合金を用い、前記ソース電極および前記ドレイン電極の少なくとも一方を形成し、
前記パッシベーション層の前記第３準備膜を形成した後に３００℃以下の温度でアニール処理を施す
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項２０】
前記第１準備膜の成膜では、２３０℃以下の温度で酸化シリコンからなる前記第１準備膜を成膜する
請求項１４記載の薄膜トランジスタ装置の製造方法。
【請求項２１】
前記第１準備膜の成膜では、ＳｉＨ4とＮ2Ｏとの混合ガスであって、Ａｒ希釈を行わないガスを用い、
ＳｉＨ4の流量を、ＳｉＨ4／（ＳｉＨ4＋Ｎ2Ｏ）＜１．１％の条件を満足する流量とする
請求項２０記載の薄膜トランジスタ装置の製造方法。
【請求項２２】
前記第１準備膜の成膜では、２００ｎｍ以上の膜厚で前記第１準備膜を成膜する
請求項２０または請求項２１記載の薄膜トランジスタ装置の製造方法。
【請求項２３】
前記第１準備膜の成膜では、６００ｎｍ以下の膜厚で前記第１準備膜を成膜する
請求項２０から請求項２２の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２４】
前記第２準備膜を成膜した後であって、前記第３準備膜を成膜する前に、前記第２準備膜および前記第３準備膜の双方に接し、酸化シリコンからなる第４準備膜を成膜し、
前記第３準備膜の成膜では、窒化シリコンまたは酸窒化シリコンからなる前記第３準備膜を成膜し、
前記第４準備膜の成膜では、１００ｎｍ以上の膜厚で前記第４準備膜を成膜し、
前記第３準備膜の成膜では、２００ｎｍ以上の膜厚で前記第３準備膜を成膜する
請求項２０から請求項２３の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２５】
前記第３準備膜の成膜および前記第４準備膜の成膜は、２９０℃以上３００℃未満の温度で行う
請求項２４記載の薄膜トランジスタ装置の製造方法。
【請求項２６】
前記第３準備膜の成膜では、ＳｉＨ／ＮＨ≦０．１０の関係を満たす窒化シリコンからなる前記第３準備膜を成膜する
請求項２０から請求項２５の何れか記載の薄膜トランジスタ装置の製造方法。
【請求項２７】
前記第３準備膜の成膜では、応力の絶対値が１５０ＭＰａ以下となるように、窒化シリコンからなる前記第３準備膜を成膜する
請求項２０から請求項２６の何れか記載の薄膜トランジスタ装置の製造方法。
【国際調査報告】
2014192221.tif 000024
2014192221.tif 000025