(57)【要約】  過電流に関する誤検出を防ぐとともに、メイン素子の電流が過電流か否かを不感時間なく判断する。  メイン素子１００を導通させるとき、センス素子２００のゲートにメイン素子１００より早く導通を指示するゲート信号を与え、メイン素子１００に電流が流れる前にセンス素子２００のゲート入力部の微分回路に起因するオーバーシュートを発生させてしまうことにより、過電流に関する誤検出を防ぐとともに、メイン素子１００の電流が過電流か否かを不感時間なく判断できる。
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【特許請求の範囲】
【請求項１】
同一の半導体基板にメイン素子と前記メイン素子に流れる電流を検出するためのセンス素子を有し、前記メイン素子のコレクタ端子と前記センス素子のコレクタ端子は相互接続され、前記メイン素子を導通させるとき、前記センス素子のゲートに前記メイン素子より早く導通を指示するゲート信号を与えることを特徴とする半導体装置。
【請求項２】
前記メイン素子を導通させるときの前記メイン素子に対するゲート信号は、前記センス素子を導通させるときに前記センス素子に与えるゲート信号を遅延回路によって遅延させたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メイン素子と前記センス素子は前記半導体基板において隣接して設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記メイン素子と前記センス素子は一つのパワー半導体素子を２つの領域に分けたものであることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記メイン素子と前記センス素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記メイン素子は複数の基本素子が並列接続されたものであり、前記センス素子は１つの単位素子からなるもしくは前記単位素子が複数並列接続されたものであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項７】
請求項１ないし６のいずれか１項に記載の半導体装置を用い、前記センス素子に流れる電流値を検出した信号を前記メイン素子に流れる電流を表す電流信号とすることを特徴とする電流検出回路。
【請求項８】
前記センス素子に前記センス素子を導通させるゲート信号が与えてから所定期間は前記電流信号を無効とすることを特徴とする請求項７に記載の電流検出回路。
【請求項９】
前記所定期間は、前記センス素子に前記センス素子を導通させるゲート信号が与えてからから前記メイン素子に前記メイン素子を導通させるゲート信号が与えるまでの時間と、前記メイン素子のゲート信号が立ち上がり始めてから前記メイン素子の閾値電圧に達するまでの時間との和以下であることを特徴とする請求項８に記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メイン素子およびメイン素子に流れる電流を検出するためのセンス素子を有する半導体装置およびその半導体装置を用いた電流検出回路に関する。
【背景技術】
【０００２】
負荷に電流を供給するＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（（Metal-Oxide-Semiconductor Field-Effect Transistor）などのパワー半導体素子については、負荷に適切な電流を供給するための制御や過電流に対する保護動作を行うために、当該パワー半導体素子に流れる電流を検出することが必須となる。
このために、負荷に電流を供給するエミッタ端子Ｅとエミッタ端子に流れる電流に比例する電流を流すセンス端子Ｓを有する複合素子（図４にその回路シンボルを示す）がしばしば用いられる（たとえば、特許文献１，２，３）。なお、この複合素子についてはＩＧＢＴを例として説明し、以下同様にＩＧＢＴをパワー半導体素子として例示するが、本発明はＩＧＢＴに限定するものではなく、ＭＯＳＦＥＴなどの他のパワー半導体素子にも適用できるものである。【０００３】
図４に示す複合素子１０は、実際には図５に示す構成を有している。すなわち、コレクタ端子Ｃおよびゲート端子Ｇが共通接続されたメイン素子１００およびセンス素子２００からなる。センス端子Ｓはセンス素子のエミッタ端子に相当し、（メイン素子の）エミッタ端子Ｅに流れる電流の１／Ｎ（Ｎ＞１）の電流が流れる。【０００４】
図４、５に示す複合素子１０の半導体基板３００上の構成例を図６に示す。図６においては、単位素子２０（最小サイズもしくはこれに近いサイズのＩＧＢＴやＭＯＳＦＥＴなど）が規則的に配置されていて、そのうちの１つがセンス素子２００を構成し、その他のＮ１個の単位素子２０がメイン素子１００を構成する。メイン素子１００を構成する各基本素子２０のコレクタ端子、ゲート端子、ソース端子は図示されない配線で相互接続されている。また、上述のように、メイン素子１００とセンス素子２００のゲート端子同士およびコレクタ端子同士も接続されている。ここで、基本的にはＮ＝Ｎ１であるが、素子の端の効果により両者が完全に同じ値にはならないことがある。
また、図６に示す構成以外にも、一つの大きなパワー半導体素子を大きさの異なる２つの領域に分割し、大きい方の領域をメイン素子１００とし、小さい方の領域をセンス素子２００として、それぞれにゲート端子、ソース端子およびコレクタ端子を設けるようにしてもよい（ゲート端子およびコレクタ端子は相互接続される。）。【０００５】
複合素子１０に対する制御および保護動作を行う回路の基本構成の例を図７に示す。図７に示す回路は、複合素子１０、抵抗Ｒｓ（その抵抗値もＲｓとする）、基準電圧Ｖｒｅｆ、コンパレータ３０、および制御回路４０を有している。５０は複合素子１０が駆動する負荷である。センス端子Ｓに流れる電流は抵抗Ｒｓによりセンス電圧Ｖｓ＝Ｒｓ×Ｉｓに変換され、センス電圧Ｖｓはコンパレータ３０の非反転入力端子に入力される。また、コンパレータ３０の反転入力端子には基準電圧Ｖｒｅｆが入力される。コンパレータ３０はセンス電圧Ｖｓと基準電圧Ｖｒｅｆとの比較を行い、その結果を制御回路４０に伝達する。制御回路４０は、通常は外部からの指令に基づき複合素子１０のオンオフを制御するが、コンパレータ３０からセンス電圧Ｖｓが基準電圧Ｖｒｅｆより大きいという情報を得ると（コンパレータ３０の出力がＨ（Ｈｉｇｈ）レベルになると）、電流Ｉｓに比例するメイン素子１００の電流ＩＥが過電流であると判断し、複合素子１０をオフさせるよう複合素子１０のゲート電圧Ｖｇを制御する。【０００６】
またＦＷＤは複合素子１０に流れる電流（順方向電流）と逆方向の電流を流すためのダイオードである。複合素子１０は順方向電流しか流すことができないため、ほとんどのアプリケーションでは複合素子１０とダイオードＦＷＤがセットで使われる。また、電源Ｖｉ（その電圧もＶｉで表す。）が複合素子１０のコレクタ端子ＣおよびダイオードＦＷＤのカソードに接続されている。【０００７】
図７に示す複合素子１０がオフからオンに変化するときのタイミングチャートを図８に示す。また、図８に示す動作を説明するための、複合素子１０の等価回路を抵抗Ｒｓとともに図９に示す。図９において、Ｃｉｅｓ１はゲート容量などからなるメイン素子１００の入力容量、Ｃｉｅｓ２はゲート容量などからなるセンス素子２００の入力容量である。【０００８】
図８は、上から順に複合素子１０のゲート電圧Ｖｇ、コレクタ電流Ｉｃとコレクタ電圧Ｖｃ、およびセンス電圧Ｖｓを示す。図中のＶｔｈは複合素子１０の閾値電圧である。
図８において、時刻ｔ１０で複合素子１０のゲート電圧Ｖｇが立ち上がり始め、時刻ｔ２０でゲート電圧Ｖｇが複合素子１０の閾値電圧Ｖｔｈに達すると、コレクタ電流Ｉｃが流れ始め、それに伴いコレクタ電圧Ｖｃが減少し始める。
センス電圧Ｖｓは一度オーバーシュートした後、定常値となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−３２４７６号公報
【特許文献２】特開２０１０−２４６１７９号公報
【特許文献３】特開２０１２−８５４０７号公報
【特許文献４】特開平７−２４０５１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
基本的にコレクタ電流Ｉｃとセンス電圧Ｖｓは相関関係（比例関係）にあるが、ゲート電圧Ｖｇ立ち上がり時は例外であり、ゲート電圧Ｖｇ立ち上がり時のセンス電圧Ｖｓのオーバーシュートはコレクタ電流Ｉｃには関係のないセンス素子２００固有の現象であることが判明している。
センス電圧Ｖｓのオーバーシュートはコレクタ電流Ｉｃとは無関係なので、コレクタ電流Ｉｃの検出に関しては阻害要因となる。発明者は、センス電圧Ｖｓのオーバーシュートが、図９に示す入力容量Ｃｉｅｓ２と抵抗Ｒｓからなる微分回路に、ゲート端子Ｇの電圧の変化に対応する電流が流れることにより発生すると、判断している。すなわち、センス電圧Ｖｓの波形はコレクタ電流Ｉｃに比例する本来のセンス電圧に、微分回路に起因するオーバーシュートが重畳されたものになるので、図８に示すように本来のセンス電圧Ｖｓ（図８の最後の定常値）が過電流の判断基準となる基準電圧Ｖｒｅｆより下回っていても、オーバーシュート分が重畳されるために基準電圧Ｖｒｅｆを超えてしまい、誤って過電流と判断してしまう。なお、実際の製品ではコストの観点から素子に大きな余力を持たせにくいので、本来のセンス電圧Ｖｓが基準電圧Ｖｒｅｆ近くなるのは珍しいことではない。【００１１】
センス電圧Ｖｓのオーバーシュートにより過電流ではないのに過電流と誤判断してしまうのは問題であるので、従来はゲート電圧を立ち上げ始めてから一定時間、過電流の検出を禁止する手段がとられていた。また、特許文献４においては、本発明とは異なるセンス電圧Ｖｓのオーバーシュート発生メカニズムを想定して、複合素子１０中のセンス素子２００の導通をメイン素子１００の導通より遅らせることによりセンス電圧Ｖｓのオーバーシュートを防ごうとしている。これらはいずれも、メイン素子１００に電流が流れ始めてもある時間（不感時間）待たないと過電流を検出できないという問題がある。すなわち、負荷が短絡しているという一刻を争う局面でもすぐには対処できず、発火といった重大事故につながる危険性を含むものになる。また、特許文献４の方式では、本来のセンス電圧にゲート入力部の微分回路に起因するオーバーシュートが重畳される現象は防ぐことはできないので、誤検出の可能性は残されることになる。【００１２】
本発明は、上記の課題を解決し、過電流に関する誤検出を防ぐとともに、メイン素子の電流が過電流か否かを不感時間なく判断できる半導体装置およびその半導体装置を用いた電流検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
そこで、上記課題を解決するために、請求項１に係る発明は、同一の半導体基板にメイン素子と前記メイン素子に流れる電流を検出するためのセンス素子を有し、前記メイン素子のコレクタ端子と前記センス素子のコレクタ端子は相互接続され、前記メイン素子を導通させるとき、前記センス素子のゲートに前記メイン素子より早く導通を指示するゲート信号を与えることを特徴とする。【００１４】
請求項２に係る発明は、請求項１に係る発明において、前記メイン素子を導通させるときの前記メイン素子に対するゲート信号は、前記センス素子を導通させるときに前記センス素子に与えるゲート信号を遅延回路によって遅延させたものであることを特徴とする。
請求項３に係る発明は、請求項１または２に係る発明において、前記メイン素子と前記センス素子は前記半導体基板において隣接して設けられていることを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記メイン素子と前記センス素子は一つのパワー半導体素子を２つの領域に分けたものであることを特徴とする。
請求５に係る発明は、請求項１ないし３のいずれか１項に係る発明において、前記メイン素子と前記センス素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする。
請求項６に係る発明は、請求項１ないし３のいずれか１項に係る発明おいて、前記メイン素子は複数の基本素子が並列接続されたものであり、前記センス素子は１つの前記単位素子からなるもしくは前記単位素子が複数並列接続されたものであることを特徴とする。【００１５】
請求項７に係る発明は、請求項１ないし６のいずれか１項に係る発明の半導体装置を用い、前記センス素子に流れる電流値を検出した信号を前記メイン素子に流れる電流を表す電流信号とする電流検出回路であることを特徴とする。
請求項８に係る発明は、請求項７に係る発明において、前記センス素子に前記センス素子を導通させるゲート信号が与えてから所定期間は前記電流信号を無効とすることを特徴とする。
請求項９に係る発明は、請求項８に係る発明において、前記所定期間は、前記センス素子に前記センス素子を導通させるゲート信号が与えてからから前記メイン素子に前記メイン素子を導通させるゲート信号が与えるまでの時間と、前記メイン素子のゲート信号が立ち上がり始めてから前記メイン素子の閾値電圧に達するまでの時間との和以下であることを特徴とする。
【発明の効果】
【００１６】
この発明の半導体装置および電流検出回路は、メイン素子を導通させるとき、センス素子のゲートに前記メイン素子より早く導通を指示するゲート信号を与え、メイン素子に電流が流れる前にセンス素子のゲート入力部の微分回路に起因するオーバーシュートを発生させてしまうことにより、過電流に関する誤検出を防ぐとともに、メイン素子の電流が過電流か否かを不感時間なく判断できる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体装置および電流検出回路の構成例を示すための回路図である。
【図２】図１に示す回路の動作を説明するためのタイミングチャートである。
【図３】本発明に係る半導体装置および電流検出回路の別の構成例を示すための回路図である。
【図４】複合素子１０のシンボル図である。
【図５】複合素子１０の構成を示す図である。
【図６】複合素子１０の半導体基板上の構成例を示す図である。
【図７】複合素子１０に対する制御および保護動作を行う回路の基本構成の例を示す図である。
【図８】図７に示す複合素子１０がオフからオンに変化するときのタイミングチャートを示す図である。
【図９】複合素子１０の等価回路を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について、図面を参照して詳細に説明する。
【実施例１】
【００１９】
図１に、本発明に係る半導体装置および電流検出回路の構成例を示す。また、図２にそのタイミングチャートを示す。図７と同じ部位には同じ符号を付して、詳細な説明は省略する。なお、図７の負荷５０、ダイオードＦＷＤ、電源Ｖｉの図示は省略しているが、同様に接続されているものとする。【００２０】
図１に示す回路は、複合素子１、制御回路２、遅延回路３、抵抗Ｒｓ（その抵抗値もＲｓとする）、基準電圧Ｖｒｅｆ、およびコンパレータ３０を有している。複合素子１は図５に示す複合素子１０と同様にメイン素子１００とセンス素子２００から構成されるが、複合素子１０とは異なり、メイン素子１００とセンス素子２００がそれぞれ独立したゲート端子Ｇ（Ｍ）およびＧ（Ｓ）を有する構成となっている。ここで、メイン素子１００とセンス素子２００自体は、背景技術に示す従来のものと同様に作られる。【００２１】
発明者はメイン素子１００とセンス素子２００がそれぞれ独立したゲート端子を有する複合素子１を評価した結果、メイン素子１００とセンス素子２００が同一基板の近傍にある場合、センス素子２００の動作がメイン素子１００の動作に大きく影響され、センス素子２００のゲート電圧がセンス素子２００の閾値電圧を超えていても、メイン素子１００が導通していないとセンス素子２００にコレクタ電流が流れないという重要な知見を得ることできた。この場合、メイン素子１００のゲートにセンス素子２００のゲート電圧と同じ電圧を与えてメイン素子１００にコレクタ電流が流れるとセンス素子にもコレクタ電流が流れて、複合素子として従来と同様の動作をすることも確認されている。本発明は、この知見に基づいてなされたものである。
遅延回路３は制御回路２からセンス素子２００のゲート端子Ｇ（Ｓ）に入力されるゲート信号Ｖｇ（Ｓ）を遅延させたゲート信号Ｖｇ（Ｍ）生成して、これをメイン素子１００のゲート端子Ｇ（Ｍ）に入力する。【００２２】
図２に、図１の複合素子１をオンさせるときのタイミングチャートを示す。図２において、時刻ｔ１でセンス素子２００のゲート信号Ｖｇ（Ｓ）が立ち上がり始めると、センス素子２００の入力容量Ｃｉｅｓ２と抵抗Ｒｓからなる微分回路にゲート端子Ｇの電圧の立ち上がりに対応する電流が流れることにより発生するスイッチングノイズが、センス電圧Ｖｓに現れる。このとき、メイン素子１００にはまだ電流が流れていないため、上述のようにセンス素子２００にコレクタ電流は流れていない。したがい、コレクタ電流Ｉｃに比例する本来のセンス電圧Ｖｓはゼロであり、スイッチングノイズによる電圧にコレクタ電流Ｉｃをセンスしたゼロでない電圧が重畳（加算）されることがないため、このときのセンス電圧Ｖｓが基準電圧Ｖｒｅｆに届くことがない。すなわち、スイッチングノイズによる過電流の誤検出を防ぐことができる。【００２３】
メイン素子１００に対するゲート信号Ｖｇ（Ｍ）は、センス素子２００のゲート信号Ｖｇ（Ｓ）より遅延時間ｔｄｌｙだけ遅れて時刻ｔ３に立ち上がり始める。そして、時刻ｔ４でゲート信号Ｖｇ（Ｓ）メイン素子１００の閾値電圧Ｖｔｈに達するとメイン素子１００がオフからオンに移行してメイン素子１００とセンス素子２００のコレクタ電流が流れ始め、センス電圧Ｖｓはコレクタ電流Ｉｃに比例した電圧を示す。【００２４】
センス素子２００のゲート電圧立ち上がりによるスイッチングノイズが収まってからメイン素子１００がオフからオンに移行するよう遅延時間ｔｄｌｙを設定しておけば、コレクタ電流Ｉｃに比例する本来のセンス電圧Ｖｓにセンス素子２００のゲート電圧立ち上がりによるスイッチングノイズが重畳することがないので、過電流の誤検出を防ぐことができる。さらに、アプリケーションによってスイッチングノイズが過大となると想定される場合は、時刻ｔ１から所定時間はセンス電圧Ｖｓによる過電流判定を無効にすればよい。ここで、上記所定時間は、最長でも（遅延時間ｔｄｌｙ＋メイン素子のゲート信号Ｖｇ（Ｓ）が立ち上がり始めてから閾値電圧Ｖｔｈに達するまでの時間）でよい。この時間を確保できれば、スイッチングノイズの影響を防ぐとともに、不感時間をゼロとすることができる。これ以上長いと、不感時間が発生する可能性がある。
また、メイン素子１００がオフからオンに移行するときには、センス素子２００のゲート電圧が先行して立ち上がっているので、電流検出に関する不感時間が発生しない。
【実施例２】
【００２５】
図３に、本発明に係る半導体装置および電流検出回路の別の構成例を示す。本構成例は、図１の遅延回路３を抵抗Ｒｄｌｙで構成したものである。このような簡単な構成でも、メイン素子１００がオフからオンに移行するときには、センス素子２００が先行して既にオンしている動作を実現することができる。このときのタイミングチャートは図２に示すものと略同一となる。また、時刻ｔ１から所定時間はセンス電圧Ｖｓによる過電流判定を無効にすることも、実施例１と同様に適用することができる。
【符号の説明】
【００２６】
１，１０  複合素子
２，４０  制御回路
３  遅延回路
２０  単位素子
３０  コンパレータ
５０  負荷
１００  メイン素子
２００  センス素子
３００  半導体基板
Ｃ  コレクタ端子
Ｃｉｅｓ１，Ｃｉｅｓ２  入力容量
Ｅ  エミッタ端子
ＦＷＤ  ダイオード
Ｇ，Ｇ（Ｍ），Ｇ（Ｓ）  ゲート端子
Ｉｃ  コレクタ電流
ＩＥ  メイン素子に流れる電流
Ｉｓ  センス素子に流れる電流
Ｓ  センス端子
Ｒｓ，Ｒｄｌｙ  抵抗
Ｖｃ  コレクタ電圧
Ｖｇ  ゲート電圧
Ｖｇ（Ｍ），Ｖｇ（Ｓ）  ゲート信号
Ｖｉ  電源またはその電圧
Ｖｒｅｆ  基準電圧
Ｖｓ  センス電圧
【図１】
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【図２】
2014097739.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成27年3月18日(2015.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一の半導体基板にメイン素子と前記メイン素子に流れる電流を検出するためのセンス素子を有し、前記メイン素子のコレクタ端子と前記センス素子のコレクタ端子は相互接続され、前記メイン素子を導通させるとき、前記センス素子のゲートに前記メイン素子より早く導通を指示するゲート信号を与え、前記センス素子に流れる電流値を検出した信号を前記メイン素子に流れる電流を表す電流信号とし、前記センス素子に前記センス素子を導通させるゲート信号が与えられてから所定期間は前記電流信号を無効とすることを特徴とする半導体装置。
【請求項２】
前記メイン素子を導通させるときの前記メイン素子に対するゲート信号は、前記センス素子を導通させるときに前記センス素子に与えるゲート信号を遅延回路によって遅延させたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メイン素子と前記センス素子は前記半導体基板において隣接して設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記メイン素子と前記センス素子は一つのパワー半導体素子を２つの領域に分けたものであることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記メイン素子と前記センス素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記メイン素子は複数の基本素子が並列接続されたものであり、前記センス素子は１つの単位素子からなるもしくは前記単位素子が複数並列接続されたものであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項７】
前記所定期間は、前記センス素子に前記センス素子を導通させるゲート信号が与えられてから前記メイン素子に前記メイン素子を導通させるゲート信号が与えられるまでの時間と、前記メイン素子のゲート信号が立ち上がり始めてから前記メイン素子の閾値電圧に達するまでの時間との和以下であることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、メイン素子およびメイン素子に流れる電流を検出するためのセンス素子を有する半導体装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図４、５に示す複合素子１０の半導体基板３００上の構成例を図６に示す。図６においては、単位素子２０（最小サイズもしくはこれに近いサイズのＩＧＢＴやＭＯＳＦＥＴなど）が規則的に配置されていて、そのうちの１つがセンス素子２００を構成し、その他のＮ１個の単位素子２０がメイン素子１００を構成する。メイン素子１００を構成する各単位素子２０のコレクタ端子、ゲート端子、ソース端子は図示されない配線で相互接続されている。また、上述のように、メイン素子１００とセンス素子２００のゲート端子同士およびコレクタ端子同士も接続されている。ここで、基本的にはＮ＝Ｎ１であるが、素子の端の効果により両者が完全に同じ値にはならないことがある。
また、図６に示す構成以外にも、一つの大きなパワー半導体素子を大きさの異なる２つの領域に分割し、大きい方の領域をメイン素子１００とし、小さい方の領域をセンス素子２００として、それぞれにゲート端子、ソース端子およびコレクタ端子を設けるようにしてもよい（ゲート端子およびコレクタ端子は相互接続される。）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明は、上記の課題を解決し、過電流に関する誤検出を防ぐとともに、メイン素子の電流が過電流か否かを不感時間なく判断できる半導体装置を提供することを目的とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
そこで、上記課題を解決するために、請求項１に係る発明は、同一の半導体基板にメイン素子と前記メイン素子に流れる電流を検出するためのセンス素子を有し、前記メイン素子のコレクタ端子と前記センス素子のコレクタ端子は相互接続され、前記メイン素子を導通させるとき、前記センス素子のゲートに前記メイン素子より早く導通を指示するゲート信号を与え、前記センス素子に流れる電流値を検出した信号を前記メイン素子に流れる電流を表す電流信号とし、前記センス素子に前記センス素子を導通させるゲート信号が与えられてから所定期間は前記電流信号を無効とすることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項７に係る発明は、請求項１ないし６のいずれか１項に係る発明において、前記所定期間は、前記センス素子に前記センス素子を導通させるゲート信号が与えられてから前記メイン素子に前記メイン素子を導通させるゲート信号が与えられるまでの時間と、前記メイン素子のゲート信号が立ち上がり始めてから前記メイン素子の閾値電圧に達するまでの時間との和以下であることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
メイン素子１００に対するゲート信号Ｖｇ（Ｍ）は、センス素子２００のゲート信号Ｖｇ（Ｓ）より遅延時間ｔｄｌｙだけ遅れて時刻ｔ３に立ち上がり始める。そして、時刻ｔ４でゲート信号Ｖｇ（Ｓ）がメイン素子１００の閾値電圧Ｖｔｈに達するとメイン素子１００がオフからオンに移行してメイン素子１００とセンス素子２００のコレクタ電流が流れ始め、センス電圧Ｖｓはコレクタ電流Ｉｃに比例した電圧を示す。
【国際調査報告】
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2014097739.tif 000013