(57)【要約】  光半導体集積素子及びその製造方法に関し、素子製造困難性を解消するとともに、光の伝搬損失を低減する。少なくとも第１導電型下部クラッド層、導波路コア層及び上部クラッド層を積層した積層構造からなるストライプ状の導波路を備え、上部クラッド層を第２導電型上部クラッド層と導波路の主たる延在方向に対して垂直方向にずれて屈曲部を有するｉ型上部クラッド層とで形成する。
2014188552.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも第１導電型下部クラッド層、導波路コア層及び上部クラッド層を積層した積層構造からなるストライプ状の導波路を備えた光半導体集積素子であって、
前記上部クラッド層が、前記第１導電型とは反対導電型であって前記導波路の延在方向において分離された第２導電型上部クラッド層と、
前記分離された第２導電型上部クラッド層間を接続するｉ型上部クラッド層と
を有し、
前記ｉ型上部クラッド層を設けた導波路領域と少なくとも２つ以上の前記第２導電型上部クラッド層を設けた導波路領域とが、前記導波路の主たる延在方向に対して垂直方向にずれており、前記ｉ型上部クラッド層を設けた導波路領域と前記第２導電型上部クラッド層を設けた導波路領域とが屈曲部で接続されていることを特徴とする光半導体集積素子。
【請求項２】
前記ストライプ状の導波路が、誘電体酸化膜および有機絶縁物で埋め込まれていることを特徴とする請求項１に記載の光半導体集積素子。
【請求項３】
前記ストライプ状の導波路が、半絶縁性半導体層で埋め込まれていることを特徴とする請求項１に記載の光半導体集積素子。
【請求項４】
前記ｉ型上部クラッド層が、円弧状に屈曲していることを特徴とする請求項１に記載の光半導体集積素子。
【請求項５】
前記ｉ型上部クラッド層を設けた導波路領域及び前記第２導電型上部クラッド層を設けた導波路領域は、前記導波路の主たる延在方向に対して平行な直線状部と前記直線状部の両端に接続する屈曲部とを有し、
前記ｉ型上部クラッド層を設けた導波路領域の屈曲部と第２導電型上部クラッド層を設けた導波路領域の屈曲部とが接続してＳ字状の導波路を形成することを特徴とする請求項１に記載の光半導体集積素子。
【請求項６】
前記第２導電型上部クラッド層を設けた導波路部の一方が分布帰還型半導体レーザであり、
前記ｉ型上部クラッド層を設けた部分を介して前記分布帰還型半導体レーザに対向する前記第２導電型上部クラッド層を設けた導波路部の他方が光変調器或いは半導体光増幅器のいずれかであり、
前記分布帰還型半導体レーザとなる導波路部の積層構造の少なくとも一部に回折格子が形成されていることを特徴とする請求項１に記載の光半導体集積素子。
【請求項７】
前記積層構造を形成する導波路コア層が、多重量子井戸活性層であることを特徴とする請求項６に記載の光半導体集積素子。
【請求項８】
前記ｉ型上部クラッド層と前記第２導電型上部クラッド層とが交互に配列した２本の変調導波路と、
前記２本の変調導波路の両端に接続された１×２カプラと、
前記１×２カプラの一方に接続された入力導波路と
前記１×２カプラの他方に接続された出力導波路と、
前記２本の変調導波路の前記第２導電型上部クラッド層に対応する領域上に個別に設けられた電極と
を有することを特徴とする請求項１に記載の光半導体集積素子。
【請求項９】
前記ｉ型上部クラッド層を設けた導波路領域が円弧状に屈曲していることを特徴とする請求項８に記載の光半導体集積素子。
【請求項１０】
請求項９において、さらに、前記第２導電型上部クラッド層を設けた導波路領域が、前記ｉ型上部クラッド層を設けた導波路領域の屈曲方向とは逆向きに円弧状に屈曲していることを特徴とする請求項９に記載の光半導体集積素子。
【請求項１１】
前記第２導電型上部クラッド層上に第２導電型コンタクト層を有することを特徴とする請求項１に記載の光半導体集積素子。
【請求項１２】
半導体基板上に前記半導体基板側から順に少なくとも第１導電型下部クラッド層、導波路コア層、前記第１導電型とは反対導電型の第２導電型上部クラッド層を堆積する工程と、
前記第２導電型上部クラッド層の上側に直線のストライプ状の第１の絶縁膜マスクを形成する工程と、
前記第１の絶縁膜マスクをエッチングマスクとして、前記第２導電型上部クラッド層の露出部を選択的に除去する工程と、
前記第１の絶縁膜マスクを選択成長マスクとして、前記第２導電型上部クラッド層の除去部にｉ型上部クラッド層を再成長する工程と、
前記第１の絶縁膜マスクを除去したのち、前記第１の絶縁膜マスクのストライプの延在方向に沿ったストライプ状パターンであって、前記第２導電型上部クラッド層に対応する領域上に形成された少なくとも２つ以上のパターンと、前記ｉ型上部クラッド層に対応する領域上に形成されたパターンと、前記第２導電型上部クラッド層に対応する領域上に形成されたパターンと前記ｉ型上部クラッド層に対応する領域上に形成されたパターンとを接続する屈曲部を有する第２の絶縁膜マスクを形成する工程と、
前記第２の絶縁膜マスクをエッチングマスクとして、少なくとも前記第１導電型下部クラッド層に達するまでエッチングを行って導波路を形成する工程と
を有することを特徴とする光半導体集積回路装置の製造方法。
【請求項１３】
前記第１の絶縁膜マスクのストライプ幅は、前記導波路のストライプ幅以上で且つ２０μｍ以下であることを特徴とする請求項１２に記載の光半導体集積素子の製造方法。
【請求項１４】
前記第２の絶縁膜マスクは、前記i型上部クラッド層に対応する領域上の全てで屈曲していることを特徴とする請求項１２に記載の光半導体集積素子の製造方法。
【請求項１５】
前記導波路を形成したのちに、前記導波路を誘電体酸化膜および有機絶縁物で埋め込む工程を有することを特徴とする請求項１２に記載の光半導体集積素子の製造方法。
【請求項１６】
前記導波路を形成したのちに、前記第２の絶縁膜マスクを選択成長マスクとして半絶縁性半導体層を再成長する工程を有することを特徴とする請求項１２に記載の光半導体集積素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体集積素子及びその製造方法に関するものであり、例えば、一つのチップの中に複数の機能部をモノリシックに集積した光半導体集積素子の各機能部間での電気的な分離を容易にした光半導体集積素子及びその製造方法に関するものである。
【背景技術】
【０００２】
現在の光通信システムにおいては、伝送容量の増加に対応するために、例えば、ＤＰ−ＱＰＳＫ（Ｄｕａｌ  Ｐｏｌａｒｉｚａｔｉｏｎ  Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）位相変調信号を用いた波長多重（ＷＤＭ）通信などの高度かつ複雑なシステムが用いられるようになっている。これに伴って光通信用の光源などに用いられる光半導体素子の高機能化が求められている。【０００３】
高機能な光半導体素子を実現するための最も有効な手段として、１つのチップ上に複数の光半導体素子をモノリシックに集積して形成する方法がある。例えば、化合物半導体を材料とした半導体レーザと電界吸収型半導体光変調器(ＥＡ変調器)を集積した変調器集積型の半導体レーザ（特許文献１参照）が知られている。また、半導体レーザと半導体光増幅器（ＳＯＡ）を組み合わせたＳＯＡ集積型半導体レーザなども知られている（特許文献２参照）。これらの光半導体集積素子では１つのチップでレーザ発振と光変調、あるいは、レーザ発振と光増幅と複数の機能を持っているため、小型で高性能な光半導体素子を実現することが可能である。【０００４】
また、化合物半導体を用いた変調器としてはマッハ・ツェンダ（ＭＺ）型の変調器も提案されており、特に高性能なＭＺ変調器として容量装荷型のＭＺ変調器が提案されている（例えば、特許文献３参照）。容量装荷型のＭＺ変調器では、導波路上に分割して電極が形成されており、電極部の比率を変化させることによってインピーダンスの調整が可能となり、５０Ωに整合した素子構造を容易に実現することができ、高い高周波特性を得ることが可能である。【０００５】
これらの光半導体集積素子において安定した動作を実現するためには、分割された電極の間が十分に電気的に分離されている必要がある。これを実現するために、容量装荷型のＭＺ変調器では、導波路の上のクラッド層を、電極直下ではｐ型ＩｎＰ層に、電極と電極の間の分離部ではｉ型ＩｎＰ層にするといった構造が提案されている。このような構造では、導波路に沿って分割されて形成された電極間のクラッド層が抵抗の高いｉ型の半導体層になり、クラッド層を通じた電極間のリークを抑制できるようになるため、安定した動作が可能となる。【０００６】
上述のような導波路コア層の上のクラッド層の一部をｐ型ＩｎＰ層、一部をｉ型ＩｎＰにするためには、一般的にｐ型ＩｎＰクラッド層を一度全面に成長した後に、一部を除去し、その部分にｉ型ＩｎＰ層を再成長するという手法が取られる。このような方法では、ｐ型ＩｎＰ層、ｉ型ＩｎＰ層ともにドーピングのコントロールが容易であり厳密にｉ型とｐ型のクラッド層を分けて形成することが可能となる。【０００７】
ここで、図１２を参照して従来の容量装荷型ＭＺ型変調器を説明する。図１２は従来の容量装荷型ＭＺ型変調器の説明図であり、図１２（ａ）は平面図であり、図１２（ｂ）は導波路に沿った断面図である。図１２（ａ）に示すように導波路は、入力導波路７５と出力導波路７６の間に２本のアーム導波路が設けられて、入力した光入力７７は２本のアーム導波路に分岐される。図１２（ｂ）に示すように、導波路構造は、半絶縁性ＩｎＰ基板６１上に、ｎ型ＩｎＰクラッド層６２、ＩｎＧａＡｓＰコア層６３が設けられ、その上にｉ型ＩｎＰクラッド層６７とｐ型ＩｎＰクラッド層６４が交互に設けられている。なお、ｐ型ＩｎＰクラッド層６４上には必要に応じてｐ型ＩｎＧａＡｓＰコンタクト層６５が設けられている。【０００８】
ストライプ状にエッチングされた導波路の間は埋込絶縁層６９で埋め込まれ、ｐ型ＩｎＧａＡｓＰコンタクト層６５上に選択的に導波路上電極７２を設け、各導波路上電極７２をアーム導波路ごとに纏めてそれぞれ幅広電極７０，７１に接続する。入力側において幅広電極７０と幅広電極７１との間には高周波信号源７３が接続され、出力側において幅広電極７０と幅広電極７１との間には５０Ωの終端抵抗７４が接続される。【０００９】
入力導波路７５に入射した光信号は、変調導波路となる２本のアーム導波路に分岐され、高周波信号源７３により印加された高周波信号７８により変調され、変調光７９として出力導波路７６から出力される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１６４６１５号公報
【特許文献２】特開２００８−２９４１２４号公報
【特許文献３】特開２００４−０５３８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、図１２に示した構造を形成するためには、上述のようにｐ型ＩｎＰ層を全面に成長した後に、一部を除去してその部分にｉ型ＩｎＰ層を堆積させる必要があるが、クラッド層に膜厚分布が発生するという問題がある。クラッド層に膜厚分布が発生すると、光損失が増加するだけではなく、素子製造難度が増加するという問題があるので、図１３乃至図１５を参照してこの事情を説明する。【００１２】
図１３乃至図１５は従来の容量装荷型ＭＺ型変調器の製造工程の説明図であり、図１３における各図の左図は平面図であり、右図は左図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図１４（ａ）及び図１５（ａ）は平面図であり、図１４（ｂ）及び図１５（ｂ）は平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図１４（ｃ）及び図１５（ｃ）における左図は平面図におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図であり、右図は平面図におけるＣ−Ｃ′を結ぶ一点鎖線に沿った断面図である。【００１３】
図１３（ａ）に示すように、半絶縁性ＩｎＰ基板６１上に、ｎ型ＩｎＰクラッド層６２、ＩｎＧａＡｓＰコア層６３、ｐ型ＩｎＰクラッド層６４及びｐ型ＩｎＧａＡｓＰコンタクト層６５を順次成長させる。次いで、導波路上電極（７２）を設ける幅のＳｉＯ２マスク６６を設ける。ここでは、図示を簡単にするために２本のＳｉＯ２マスク６６を示しているが、このＳｉＯ２マスク６６の幅は数１００μｍ程度である。【００１４】
次いで、図１３（ｂ）に示すように、ＳｉＯ２マスク６６をエッチングマスクとしてｐ型ＩｎＧａＡｓＰコンタクト層６５及びｐ型ＩｎＰクラッド層６４を選択的にエッチングする。次いで、図１３（ｃ）に示すように、ＳｉＯ２マスク６６を選択成長マスクとして、ｉ型ＩｎＰクラッド層６７を再成長させる。【００１５】
次いで、図１４に示すように、ＳｉＯ２マスク６６を除去したのち、再びＳｉＯ２膜を成膜したのち、ＭＺ変調器を構成する導波路パターンになるようにエッチングしてＳｉＯ２マスク６８を形成する。次いで、図１５に示すように、ＳｉＯ２マスク６８をエッチングマスクとしてｎ型ＩｎＰクラッド層６２に達する深いエッチングを行うことでｉ型ＩｎＰクラッド層６７とｐ型ＩｎＰクラッド層６４が交互に接続した導波路パターンが形成される。以降は、図１２に示したように、導波路パターンを埋込絶縁層６９で埋め込んで、ｐ型ＩｎＰクラッド層６４上のｐ型ＩｎＧａＡｓＰコンタクト層６５に導波路上電極７２を形成すれば良い。【００１６】
しかし、図１３（ｃ）に示すように、ｉ型ＩｎＰクラッド層６７を再成長する過程でＳｉＯ２マスク６６の近傍、即ち、ｐ型ＩｎＰクラッド層６４との界面でｉ型ＩｎＰクラッド層６７の厚さが厚く、そこから離れたところで薄くなるという問題が発生する。これは、ＳｉＯ２マスク６６上に供給された半導体材料がＳｉＯ２マスク６６上には堆積されず、マイグレーションによってＳｉＯ２マスク６６の境界付近まで移動した後に堆積するという選択成長効果によるものである。【００１７】
特に、ＳｉＯ２マスク６６の幅が数１００μｍ以上と広い場合にｉ型ＩｎＰクラッド層６７の膜厚の分布が顕著になりやすい。このような膜厚分布が発生する場合、ＳｉＯ２マスク６６の近傍ではｉ型ＩｎＰクラッド層６７の膜厚が厚くなりすぎて、ｉ型ＩｎＰクラッド層６７がｐ型ＩｎＰクラッド層６４（ｐ型ＩｎＧａＡｓＰコンタクト層６５）に対して出っ張ってしまう。【００１８】
このような出っ張りが発生すると、図１４以降の工程において出っ張り部分を起点としてＳｉＯ２マスク６８の剥離などのトラブルが発生しやすくなるととともに、パターン精度が低下するという問題がある。また、ＳｉＯ２マスク６６の遠方では逆にｉ型ＩｎＰクラッド層６７の厚さが薄くなるが、この場合は、導波路を伝搬する光の伝搬損失が大きくなるという問題がある。【００１９】
したがって、光半導体集積素子における素子製造困難性を解消するとともに、光の伝搬損失を低減することを目的とする。
【課題を解決するための手段】
【００２０】
開示する一観点からは、少なくとも第１導電型下部クラッド層、導波路コア層及び上部クラッド層を積層した積層構造からなるストライプ状の導波路を備えた光半導体集積素子であって、前記上部クラッド層が、前記第１導電型とは反対導電型であって前記導波路の延在方向において分離された第２導電型上部クラッド層と、前記分離された第２導電型上部クラッド層間を接続するｉ型上部クラッド層とを有し、前記ｉ型上部クラッド層を設けた導波路領域と少なくとも２つ以上の前記第２導電型上部クラッド層を設けた導波路領域とが、前記導波路の主たる延在方向に対して垂直方向にずれており、前記ｉ型上部クラッド層を設けた導波路領域と前記第２導電型上部クラッド層を設けた導波路領域とが屈曲部で接続されていることを特徴とする光半導体集積素子が提供される。【００２１】
また、開示する別の観点からは、半導体基板上に前記半導体基板側から順に少なくとも第１導電型下部クラッド層、導波路コア層、前記第１導電型とは反対導電型の第２導電型上部クラッド層を堆積する工程と、前記第２導電型上部クラッド層の上側にストライプ状の第１の絶縁膜マスクを形成する工程と、前記第１の絶縁膜マスクをエッチングマスクとして、前記第２導電型上部クラッド層の露出部を選択的に除去する工程と、前記第１の絶縁膜マスクを選択成長マスクとして、前記第２導電型上部クラッド層の除去部にｉ型上部クラッド層を再成長する工程と、前記第１の絶縁膜マスクを除去したのち、前記第１の絶縁膜マスクのストライプの延在方向に沿ったストライプ状パターンであって、前記第２導電型上部クラッド層に対応する領域上に形成された少なくとも２つ以上のパターンと、前記ｉ型上部クラッド層に対応する領域上に形成されたパターンと、前記第２導電型上部クラッド層に対応する領域上に形成されたパターンと前記ｉ型上部クラッド層に対応する領域上に形成されたパターンとを接続する屈曲部を有する第２の絶縁膜マスクを形成する工程と、前記第２の絶縁膜マスクをエッチングマスクとして、少なくとも前記第１導電型下部クラッド層に達するまでエッチングを行って導波路を形成する工程とを有することを特徴とする光半導体集積回路装置の製造方法が提供される。
【発明の効果】
【００２２】
開示の光半導体集積素子及びその製造方法によれば、素子製造困難性を解消するとともに、光の伝搬損失を低減することが可能になる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態の光半導体集積素子の説明図である。
【図２】本発明の実施の形態の光半導体集積素子の基本的製造工程の説明図である。
【図３】本発明の実施例１の容量装荷型ＭＺ型変調器の説明図である。
【図４】本発明の実施例１の容量装荷型ＭＺ型光変調器の製造工程の途中までの説明図である。
【図５】本発明の実施例１の容量装荷型ＭＺ型光変調器の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の容量装荷型ＭＺ型光変調器の製造工程の図５以降の説明図である。
【図７】本発明の実施例１の容量装荷型ＭＺ型光変調器の導波路パターンの変形例の説明図である。
【図８】本発明の実施例２の光半導体集積素子の説明図である。
【図９】本発明の実施例２の光半導体集積素子の製造工程の途中までの説明図である。
【図１０】本発明の実施例２の光半導体集積素子の製造工程の図９以降の途中までの説明図である。
【図１１】本発明の実施例２の光半導体集積素子の製造工程の図１０以降の説明図である。
【図１２】従来の容量装荷型ＭＺ型変調器の説明図である。
【図１３】従来の容量装荷型ＭＺ型光変調器の製造工程の途中までの説明図である。
【図１４】従来の容量装荷型ＭＺ型光変調器の製造工程の図１３以降の途中までの説明図である。
【図１５】従来の容量装荷型ＭＺ型光変調器の製造工程の図１４以降の説明図である。
【発明を実施するための形態】
【００２４】
ここで、図１及び図２を参照して、本発明の実施の形態の光半導体集積素子を説明する。図１は、本発明の実施の形態の光半導体集積素子の説明図であり、図１（ａ）平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図１（ｃ）は図１（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。
【００２５】
本発明の実施の形態の光半導体集積素子は、半導体基板１１上に少なくとも第１導電型下部クラッド層１２、導波路コア層１３及び上部クラッド層を積層した積層構造からなるストライプ状の導波路を備えている。上部クラッド層は、第１導電型とは反対導電型であって導波路の延在方向において分離された第２導電型上部クラッド層１４と、分離された第２導電型上部クラッド層１４間を接続するｉ型上部クラッド層１５を有している。
【００２６】
この時、ｉ型上部クラッド層１５を設けた導波路領域は、導波路の主たる延在方向に対して垂直方向にずれて屈曲部を有している。このｉ型上部クラッド層１５を設けた導波路領域の導波路の主たる延在方向に対する垂直方向のずれ幅は、導波損失が大きくならないように例えば、２０μｍ以下など必要最小限にすることが望ましい。ストライプ状の導波路は、ベンゾシクロブテン（ＢＣＢ）樹脂等の有機絶縁物からなる埋込絶縁膜１６で埋め込まれ、各能動領域には電極１７，１８が設けられる。なお、埋込絶縁物１６は、有機絶縁物に限られるものではなく、ＦｅドープＩｎＰ層等の半絶縁性半導体層を用いても良い。
【００２７】
また、ｉ型上部クラッド層１５を設けた導波路領域は、円弧状に屈曲していても良い。或いは、ｉ型上部クラッド層１５を設けた導波路領域及び第２導電型上部クラッド層１４を設けた導波路領域を、導波路の主たる延在方向に対して平行な直線状部と前記直線状部の両端に接続する屈曲部とを有するように形成しても良い。この場合、ｉ型上部クラッド層１５を設けた導波路領域の屈曲部と第２導電型上部クラッド層１４を設けた導波路領域の屈曲部とが接続してＳ字状の導波路を形成することになる。
【００２８】
また、第２導電型上部クラッド層１４を設けた導波路部の一方を分布帰還型半導体レーザとし、ｉ型上部クラッド層１５を設けた導波路部分を介して分布帰還型半導体レーザに対向する第２導電型上部クラッド層１４を設けた導波路部の他方を光変調器或いは半導体光増幅器としても良い。なお、分布帰還型半導体レーザとなる導波路部の積層構造の一部には回折格子を形成する。また、積層構造を形成する導波路コア層としては、多重量子井戸活性層を用いることが望ましい。
【００２９】
或いは、ｉ型上部クラッド層１５と第２導電型クラッド層１４とが交互に配列した２本のアーム状の変調導波路を設け、変調導波路の第２導電型上部クラッド層１４に対応する領域上に個別に電極を形成して容量装荷型のＭＺ変調器としても良い。この場合、２本の変調導波路の両端に１×２カプラを接続し、１×２カプラの一方に入力導波路を接続し、１×２カプラの他方に出力導波路を接続する。この時、ｉ型上部クラッド層１５を設けた導波路領域を円弧状に屈曲させ、第２導電型上部クラッド層１４を設けた導波路領域をｉ型上部クラッド層１５を設けた導波路領域の屈曲方向とは逆向きに円弧状に屈曲させても良い。
【００３０】
次に、図２を参照して、本発明の実施の形態の光半導体集積素子の基本的製造工程を説明する。なお、各図における上図は平面図であり、下図は上図におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。まず、図２（ａ）の構造を形成するまで以下の工程を実施する。半導体基板１１上に少なくとも第１導電型下部クラッド層１２、導波路コア層１３、第２導電型上部クラッド層１４を順次堆積する。
【００３１】
次いで、第２導電型上部クラッド層１４の上側にストライプ状の第１の絶縁膜マスク１９を形成し、この第１の絶縁膜マスク１９をエッチングマスクとして、第２導電型上部クラッド層１４の露出部を選択的に除去する。次いで、第１の絶縁膜マスク１９をそのまま選択成長マスクとして、第２導電型上部クラッド層１４の除去部にｉ型上部クラッド層１５を再成長する。
【００３２】
次いで、図２（ｂ）の構造を形成するまで以下の工程を実施する。第１の絶縁膜マスク１９を除去する。次いで、第１の絶縁膜マスク１９のストライプの延在方向に沿ったストライプ状パターンであって、第２導電型上部クラッド層１４上に存在する少なくとも２つ以上のパターンと、ｉ型上部クラッド層１５上に存在するパターンと、第２導電型上部クラッド層１４上に存在するパターンとｉ型上部クラッド層１５に存在するパターンとを接続する第２の絶縁膜マスク２０を形成する。次いで、第２の絶縁膜マスク２０をエッチングマスクとして、少なくとも第１導電型下部クラッド層１２に達するまでエッチングを行って導波路を形成する。なお、導波路を形成したのちに、導波路をＢＣＢ等の有機絶縁物で埋め込んでも良いし、或いは、第２の絶縁膜マスク２０をそのまま選択成長マスクとして半絶縁性半導体層を再成長させても良い。
【００３３】
なお、第１の絶縁膜マスク１９のストライプ幅は、導波路のストライプ幅以上で且つ選択成長効果が顕著に現れない２０μｍ以下とすることが望ましい。また、第２の絶縁膜マスク２０は、ｉ型上部クラッド層１５及び第２導電型上部クラッド層１４に対応する領域上でも屈曲するようにしても良い。
【００３４】
このように、本発明の実施の形態においては、第１の絶縁膜マスク１９の幅を２０μｍ以下、典型的には数μｍ〜２０μｍとしているので、選択成長効果が顕著に現れない。その結果、第１の絶縁膜マスク１９の近傍と遠方で膜厚が均一になるため、第１の絶縁膜マスク１９の境界、すなわち、第２導電型上部クラッド層１４とｉ型上部クラッド層１５の境界での段差も発生しない。また、第１の絶縁膜マスク１９の遠方でも十分にｉ型上部クラッド層１５の厚さを確保することが可能となる。
【００３５】
また、導波路のパターンを、導波路の主たる延在方向、即ち、第１の絶縁膜マスク１９が延在する方向に対して垂直にずらすことによって、導波路が延在する方向でｉ型上部クラッド層１５と第２導電型上部クラッド層１４とを切り替えることが可能となる。このような導波路パターンの配置は、第２の絶縁膜マスク２０を形成するためのパターニング用マスクの設計を変えるのみで良いため、特に追加の工程を入れることなく実施することが可能となる。なお、ｉ型上部クラッド層と第２導電型上部クラッド層との切り替えを確実に行うために、ｉ型上部クラッド層の領域の導波路と第２導電型上部クラッド層の導波路の間のずれ量は少なくとも導波路幅よりは大きくする。
【００３６】
したがって、ｉ型上部クラッド層１５の膜厚分布によって発生していた後の製造工程の難度増加や、導波路損失の増加などを抑制して、導波路上のｉ型上部クラッド層１５と第２導電型上部クラッド層１４が部分的に切り替わる導波路構造の作成が容易になる。
【実施例１】
【００３７】
次に、図３乃至図６を参照して、本発明の実施例１の容量装荷型ＭＺ型変調器を説明する。図３は、本発明の実施例１の容量装荷型ＭＺ型変調器の説明図であり、図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図３（ｃ）は図３（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。この容量装荷型ＭＺ変調器は、入力導波路３２と１×２ＭＭＩ（多モード干渉）導波路３３と、２本の蛇行した形状の変調導波路と、２×１ＭＭＩ導波路３４と出力導波路３５とを備えている。【００３８】
２本の変調導波路は、電極３０,３１を形成する導波路部と電極を形成しない導波路部を交互に配置した構造となっている。図３（ｂ）に示すように、電極３０，３１に接続する導波路部は、半絶縁性ＩｎＰ基板２１上に、厚さが１μｍのｎ型ＩｎＰクラッド層２２、厚さが０．５μｍのｉ型ＩｎＧａＡｓＰ−ＭＱＷコア層２３、厚さが１．５μｍのｐ型ＩｎＰクラッド層２４及び厚さが０．５μｍのｐ型ＩｎＧａＡｓＰコンタクト層２５を順次積層して形成した積層構造からなる。一方、電極を形成しない導波路部は、図３（ｃ）に示すように、半絶縁性ＩｎＰ基板２１上に、ｎ型ＩｎＰクラッド層２２、ＩｎＧａＡｓＰ−ＭＱＷコア層２３、及び厚さが２．０μｍのｉ型ＩｎＰクラッド層２７を順次積層して形成した積層構造からなる。なお、ＩｎＧａＡｓＰ−ＭＱＷコア層２３は、例えば１．５５μｍ帯の変調器として用いることを想定して、吸収が小さく、かつ、電界印加による量子閉じ込めシュタルク効果が十分起こるようにバンドギャップ波長が１．４０μｍになるように形成する。【００３９】
変調導波路は、ｎ型ＩｎＰクラッド層２２の一部までをエッチングしたストライプ幅が１．５μｍのハイメサ構造となっており、その側面は、薄いＳｉＯ２膜（図示を省略）を介してベンゾシクロブテン（ＢＣＢ）樹脂からなる埋込絶縁膜２９で埋め込まれている。また、蛇行した形状の変調導波路は、曲率が３００μｍ、角度１０．５°の円弧を折り返して接続したパターンであり、最も外側の部分と最も内側の部分の導波路位置は、導波路の延在方向に対して約１０μｍずれており、約２００μｍの周期で蛇行するパターンからなる。円弧上のパターンを用いることにより、固定の曲率半径を仮定した場合に最も短い距離で、導波路が延在する方向に対して垂直方向にｐ型ＩｎＰクラッド層２４を設けた導波路領域とｉ型ＩｎＰクラッド層２７を設けた導波路領域の位置を必要だけシフトさせることが可能となる。また、図３（ａ）のようにｐ型ＩｎＰクラッド層２４からなる導波路領域のほうが外側に来るようにしたほうが導波路の配置と電極の配置の干渉を抑えることができるため好ましい。【００４０】
次に、図４乃至図６を参照して、本発明の実施例１の容量装荷型ＭＺ変調器の製造工程を説明するが、図４における各図の左図は平面図であり、右図は左図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図５（ａ）及び図６（ａ）は平面図であり、図５（ｂ）及び図６（ｂ）は平面におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図５（ｃ）及び図６（ｃ）は平面図におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。【００４１】
まず、図４（ａ）に示すように、半絶縁性ＩｎＰ基板２１上に、厚さが１μｍのｎ型ＩｎＰクラッド層、厚さが、０．５μｍのｉ型ＩｎＧａＡｓＰ−ＭＱＷコア層、厚さが１．５μｍのｐ型ＩｎＰクラッド層及び厚さが０．５μｍのｐ型ＩｎＧａＡｓＰコンタクト層２５を順次成長させる。次いで、１０μｍの幅のストライプ状のＳｉＯ２マスク２６を２０μｍの間隔を開けて形成する。【００４２】
次いで、図４（ｂ）に示すように、ＳｉＯ２マスクをエッチングマスクとして、ウェットエッチングを行うことによってｐ型ＩｎＧａＡｓＰコンタクト層２５及びｐ型ＩｎＰクラッド層２４をメサエッチングする。【００４３】
次いで、図４（ｃ）に示すように、ＳｉＯ２マスク２６をそのまま選択成長マスクとして用いて、ｉ型ＩｎＰクラッド層２５をほぼｐ型ＩｎＧａＡｓＰコンタクト層２５の上面と同じ高さになるように再成長させる。この時、ＳｉＯ２マスク２６の幅は、１０μｍであるため選択成長効果が顕著に現れずに膜厚分布のない平坦な層が形成される。【００４４】
次いで、図５に示すように、ＳｉＯ２マスク２６を除去したのち、入力導波路パターン、１×２ＭＭＩ導波路パターン、２本の変調導波路パターン、２×１ＭＭＩ導波路パターン及び出力導波路パターンからなるＳｉＯ２マスク２８を形成する。このＳｉＯ２マスク２８における２本の変調導波路パターンは、幅が１．５μｍで曲率が３００μｍ、角度１０．５°の円弧を折り返して接続したパターンである。最も外側の部分と最も内側の部分の導波路位置は、導波路の延在方向に対して約１０μｍずれており、約２００μｍの周期で蛇行するパターンの中心線がｐ型ＩｎＧａＡｓＰコンタクト層２５とｉ型ＩｎＰクラッド層２７との境界に位置するように形成する。【００４５】
次いで、図６に示すように、ＳｉＯ２マスク２８をエッチングマスクとしてドライエッチングを行うことによって、ｎ型ＩｎＰクラッド層２２の一部までエッチングしてハイメサ構造の導波路を形成する。ドライエッチング技術を用いて導波路を形成することにより、面方位依存性の影響を受けず、曲がり導波路およびＭＭＩ導波路を精密に作成することが可能となる。なお、変調導波路以外の１×２ＭＭＩ導波路、２×１ＭＭＩ導波路及び入出力導波路は、変調導波路より内側に配置されているため、そのクラッド層はｉ型ＩｎＰクラッド層２７となる。【００４６】
以降は、図示を省略するが、ＳｉＯ２マスク２８を除去したのち、薄いＳｉＯ２膜を介してメサの両側をＢＣＢ樹脂で埋め込み、次いで、ｐ型ＩｎＧａＡｓＰコンタクト層２５の頭出しを行う。次いで、露出したｐ型ＩｎＧａＡｓＰコンタクト層２５に接する個別の導波路上電極を形成し、この個別の導波路上電極を幅広電極に接続することによって、図３に示した容量装荷型ＭＺ型変調器が得られる。【００４７】
このように、本発明の実施例１においては、選択成長効果が顕著に現れない幅の選択成長マスクを用いてｉ型ＩｎＰクラッド層の再成長を行っているので、ｉ型ＩｎＰクラッド層が膜厚分布のない平坦な層となり、導波路損失を大幅に低減することができる。また、全体の表面も平坦になるので、導波路を形成する際のＳｉＯ２マスクの剥離が発生することがなく且つパターン精度も向上するので、素子製造困難性が大幅に低減する。なお、本発明の実施例１の変調導波路のように導波路が曲がっている構造では、電気信号に対する光信号の伝搬速度の差を調整し、速度整合を取りやすくなるという利点もある。【００４８】
次に、図７を参照して、本発明の実施例１の容量装荷型ＭＺ変調器の導波路パターンの変形例を説明する。上述の説明では、蛇行した変調導波路パターンがｐ型ＩｎＰクラッド層２４を設けた導波路部とｉ型ＩｎＰクラッド層２７を設けた導波路部とが均等に配置される構造にしているが、均等であることは必須ではない。【００４９】
図７は、本発明の実施例１の容量装荷型ＭＺ変調器の導波路パターンの変形例の説明図であり、図７（ａ）は、変調導波路をｐ型ＩｎＰクラッド層２４を設けた導波路部に寄せて形成したものである。図７（ｂ）は、逆に変調導波路をｉ型ＩｎＰクラッド層２７を設けた導波路部に寄せて形成したものである。このように導波路が延在する方向に対して垂直な方向に蛇行導波路の位置を変えることにより、分割した電極を形成するｐ型ＩｎＰクラッド層２４を設けた導波路部と電極間の分離部となるｉ型ＩｎＰクラッド層２７を設けた導波路部の長さの比率を適宜変えることが可能となる。【００５０】
図７（ｃ）は、導波路の延在方向にずれた直線導波路を、Ｓ字導波路で接続したものである。即ち、ｐ型ＩｎＰクラッド層２４を設けた導波路領域及びｉ型ＩｎＰクラッド層２７を設けた導波路領域を直線状部とその両端に接続された屈曲部で形成し、屈曲部同士を接続することでＳ字型の接続導波路となる。なお、ｐ型とｉ型で比べるとｉ型ＩｎＰクラッド層２７の方が光損失が小さくなるため、電極間の分離部だけではなく、電極が形成されていない部分は可能な限りｉ型ＩｎＰクラッド層となるように導波路パターンを配置することが望ましい。【００５１】
従来の技術においては、このように分割電極形部と分離部との長さの比率を変える場合には、導波路に対して垂直な方向に形成する選択成長マスクの幅及び間隔を変える必要がある。これはｉ型ＩｎＰクラッド層の選択成長効果の発生の仕方に影響するため、比率を変えた場合にｉ型ＩｎＰクラッド層の成長条件を変える必要が生ずる。また、同一ウェーハ内で比率を変えた場合には、それぞれでｉ型ＩｎＰクラッド層の成長速度が変わり、全ての比率でｉ型ＩｎＰクラッド層の厚さを適切に制御をするのが困難であった。【００５２】
一方、本発明では、ｉ型ＩｎＰクラッド層の再成長までは分割電極を形成する部分の比率によらず幅一定のＳｉＯ２マスクを用いて、導波路パターンを適宜配置することによって分割電極を形成する部分の比率を変えられる。したがって、この比率によってｉ型ＩｎＰクラッド層の成長条件などを変える必要がなく、また、同一ウェーハ内で異なる比率の素子を作製してもｉ型ＩｎＰクラッド層の厚さに分布が発生することがない。
【実施例２】
【００５３】
次に、図８乃至図１１を参照して、本発明の実施例２の光半導体集積素子を説明するが、ここでは、ＤＦＢ（分布帰還型）半導体レーザと半導体光増幅器（ＳＯＡ）を集積化した光半導体集積素子として説明する。図８は本発明の実施例２の光半導体集積素子の説明図であり、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図であり、図８（ｃ）は図８（ａ）におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。【００５４】
図８（ａ）に示すようにＤＦＢ半導体レーザを構成する導波路と半導体光増幅器を構成する導波路は、導波路の延在方向に対して垂直な方向で同じ位置に配置されている。分離部では、導波路が曲げて形成されており、ＤＦＢ部及びＳＯＡ部に対して導波路が延在する方向に対して垂直な方向に導波路位置がずれている。【００５５】
ＤＦＢ部の導波路の長さは例えば３００μｍ、ＳＯＡ部の導波路の長さは例えば３００μｍであり、分離部には、曲率１００μｍで曲げ角度が５°のＳ字導波路をつなぎ合わせた構造をしており、全長が１００μｍとなるようにする。このようなパターンでは、分離部の導波路位置は、ＳＯＡ部およびＤＦＢ部の導波路に対して、最大１０μｍずれる。【００５６】
図８（ｂ）は、ＤＦＢ部およびＳＯＡ部における導波路の層構造を示したものである。半絶縁性ＩｎＰ基板４１上に厚さが１μｍのｎ型ＩｎＰバッファ層４２、ＩｎＧａＡｓＰ回折格子層４３、ｎ型ＩｎＰスペーサ層４４、厚さが０．２μｍのｉ型ＩｎＧａＡｓＰ−ＭＱＷ活性層４５、厚さが１．５μｍのｐ型ＩｎＰクラッド層４６及び厚さが０．５μｍのｐ型ＩｎＧａＡｓＰコンタクト層４７が順に積層された構造となっている。ここで、ｉ型ＩｎＧａＡｓＰ−ＭＱＷ活性層４５は、例えば１．５５μｍ帯で光利得が発生するようにバンドギャップ波長が１．５８μｍとなるようにする。また、ＤＦＢ部では回折格子を形成するために、ＩｎＧａＡｓＰ回折格子層４３の少なくとも一部が周期的に除去されている。【００５７】
一方、図８（ｃ）は分離部の層構造を示したものである。半絶縁性ＩｎＰ基板４１上に厚さが１μｍのｎ型ＩｎＰバッファ層４２、ＩｎＧａＡｓＰ回折格子層４３、ｎ型ＩｎＰスペーサ層４４、厚さが０．２μｍのｉ型ＩｎＧａＡｓＰ−ＭＱＷ活性層４５、厚さが２．０μｍのｉ型ＩｎＰクラッド層４９が順に積層された構造となっている。【００５８】
導波路メサはＤＦＢ部、ＳＯＡ部、分離部ともに、ｎ型ＩｎＰバッファ層４２の一部まで残してエッチングされた幅２．０μｍの埋込導波路構造となっており、その側面がＦｅドープＩｎＰ埋込層５１で埋め込まれている。【００５９】
このように、分離部の上部クラッド層をｉ型にすることによって、短い距離でＳＯＡとＤＦＢ間の電気的な分離を十分取ることが可能となる。また、分離部において曲がり導波路が配置されていることによって、非導波モードなど余分なモードを放射させて除去し、光半導体集積素子の動作を安定化させることも可能である。【００６０】
次に、図９乃至図１１を参照して、本発明の実施例２の光半導体集積素子の製造工程を説明するが、図９における各図の左図は平面図であり、右図は左図のＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図１０（ａ）及び図１１（ａ）は平面図であり、図１０（ｂ）及び図１１（ｂ）は平面図におけるＡ−Ａ′を結ぶ一点鎖線に沿った断面図である。また、図１０（ｃ）及び図１１（ｃ）は平面図におけるＢ−Ｂ′を結ぶ一点鎖線に沿った断面図である。【００６１】
まず、図９（ｂ）の構造を形成するまで以下の工程を実施する。半絶縁性ＩｎＰ基板上に厚さが１μｍのｎ型ＩｎＰバッファ層４２及びＩｎＧａＡｓＰ回折格子層４３を形成したのち、ＤＦＢ部のみＩｎＧａＡｓＰ回折格子層４３を周期的にエッチング除去して回折格子を形成する。次いで、ＩｎＧａＡｓＰ回折格子層４３上にｎ型ＩｎＰスペーサ層４４、厚さが０．２μｍのｉ型ＩｎＧａＡｓＰ−ＭＱＷ活性層４５、厚さが１．５μｍのｐ型ＩｎＰクラッド層４６及び厚さが０．５μｍのｐ型ＩｎＧａＡｓＰコンタクト層４７を順次成長させる。次いで、ｐ型ＩｎＧａＡｓＰコンタクト層４７上に導波路が延在する方向にその幅が導波路の幅以上で、且つ、１０μｍ以下のストライプ状の第１のＳｉＯ２マスク４８を形成する。【００６２】
次いで、図９（ｂ）に示すように、ＳｉＯ２マスク４８をエッチングマスクとしてウェットエッチングを行うことにより、ｐ型ＩｎＧａＡｓＰコンタクト層４７及びｐ型ＩｎＰクラッド層４６をエッチングしてストライプ状メサを形成する。次いで、図９（ｃ）に示すように、ＳｉＯ２マスク４８をそのまま選択成長マスクとして用いて、厚さが２μｍのｉ型ＩｎＰクラッド層４９を再成長する。【００６３】
次いで、図１０に示すように、ＳｉＯ２マスク４８を除去したのち、ＳｉＯ２マスク５０を形成する。このＳｉＯ２マスク５０は、ＳＯＡ部及びＤＦＢ部の導波路と、それに対して位置がずれた分離部の導波路パターンを形成するためのマスクであり、ＳＯＡ部及びＤＦＢ部の導波路が、ｐ型ＩｎＧａＡｓＰコンタクト層４７の幅方向の中央付近に来るように配置する。分離部の導波路はＤＦＢ部及びＳＯＡ部に対して最大で１０μｍずれており、分離部の導波路はＤＦＢ部及びＳＯＡ部はＳ字状導波路で接続されるようにする。【００６４】
次いで、図１１に示すように、ＳｉＯ２マスク５０をエッチングマスクとして、ドライエッチングを行って、ｎ型ＩｎＰバッファ層４２の一部を除去するハイメサ構造の導波路を形成する。この場合、導波路コア層上のクラッド層がｐ型ＩｎＰクラッド層４６になっているＤＦＢ導波路部分及びＳＯＡ導波路部分と、ｉ型ＩｎＰクラッド層４９となっている分離導波路部分が、互いに導波路延在方向に対して垂直方向にずれた構造となる。【００６５】
以降は、図８に示したように、ＳｉＯ２マスク５０をそのまま選択成長マスクして、ＦｅドープＩｎＰ埋込層５１を再成長することで、導波路メサを埋め込む。次いで、ＳｉＯ２マスク５０を除去したのち、ＤＦＢ部にＤＦＢ電極５２を形成し、ＳＯＡ部にＳＯＡ電極５３を形成することで、本発明の実施例２の半導体光集積素子の基本構造が完成する。【００６６】
このように、本発明の実施例２においては、ＤＦＢ素子とＳＯＡ素子の間の電気的な分離を行うためにコア層上部のクラッドの一部をｐ型クラッド層とし、他部をｉ型クラッド層とする構造を安定かつ均一に形成することが可能となる。【００６７】
なお、上記の実施例１及び実施例２においては、基板としてＩｎＰ基板を用いたＩｎＧａＡｓＰ／ＩｎＰ系素子として説明しているが、これに限らず例えばＧａＡｓ基板上に形成された光半導体集積素子においても同様に本発明の技術を適用することが可能である。また、導波路コア層としてＩｎＧａＡｓＰ系材料を用いているがこれに限らず、ＡｌＧａＩｎＡｓ系材料やＧａＩｎＡｓＮ系材料など集積する各素子の機能に合わせて適宜材料を選択すれば良い。クラッド材料に関してもＩｎＰに限らず、それぞれのコア層材料、基板材料に合わせて適切に選択された化合物半導体材料を用いれば良い。
【符号の説明】
【００６８】
１１  半導体基板
１２  第１導電型下部クラッド層
１３  導波路コア層
１４  第２導電型上部クラッド層
１５  ｉ型上部クラッド層
１６  埋込絶縁膜
１７，１８  電極
１９  第１の絶縁膜マスク
２０  第２の絶縁膜マスク
２１  半絶縁性ＩｎＰ基板
２２  ｎ型ＩｎＰクラッド層
２３  ｉ型ＩｎＧａＡｓＰ−ＭＱＷコア層
２４  ｐ型ＩｎＰクラッド層
２５  ｐ型ＩｎＧａＡｓＰコンタクト層
２６  ＳｉＯ２マスク
２７  ｉ型ＩｎＰクラッド層
２８  ＳｉＯ２マスク
２９  埋込絶縁膜
３０,３１  電極
３２  入力導波路
３３  １×２ＭＭＩ導波路
３４  ２×１ＭＭＩ導波路
３５  出力導波路
４１  半絶縁性ＩｎＰ基板
４２  ｎ型ＩｎＰバッファ層
４３  ＩｎＧａＡｓＰ回折格子層
４４  ｎ型ＩｎＰスペーサ層
４５  ｉ型ＩｎＧａＡｓＰ−ＭＱＷ活性層
４６  ｐ型ＩｎＰクラッド層
４７  ｐ型ＩｎＧａＡｓＰコンタクト層
４８  ＳｉＯ２マスク
４９  ｉ型ＩｎＰクラッド層
５０  ＳｉＯ２マスク
５１  ＦｅドープＩｎＰ埋込層
５２  ＤＦＢ電極
５３  ＳＯＡ電極
６１  半絶縁性ＩｎＰ基板
６２  ｎ型ＩｎＰクラッド層
６３  ＩｎＧａＡｓＰコア層
６４  ｐ型ＩｎＰクラッド層
６５  ｐ型ＩｎＧａＡｓＰコンタクト層
６６  ＳｉＯ２マスク
６７  ｉ型ＩｎＰクラッド層
６８  ＳｉＯ２マスク
６９  埋込絶縁膜
７０，７１  幅広電極
７２  導波路上電極
７３  高周波信号源
７４  終端抵抗
７５  入力導波路
７６  出力導波路
７７  光入力
７８  高周波信号
７９  変調光
【図１】
2014188552.tif 000003
【図２】
2014188552.tif 000004
【図３】
2014188552.tif 000005
【図４】
2014188552.tif 000006
【図５】
2014188552.tif 000007
【図６】
2014188552.tif 000008
【図７】
2014188552.tif 000009
【図８】
2014188552.tif 000010
【図９】
2014188552.tif 000011
【図１０】
2014188552.tif 000012
【図１１】
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【図１２】
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【図１３】
2014188552.tif 000015
【図１４】
2014188552.tif 000016
【図１５】
2014188552.tif 000017
【国際調査報告】
2014188552.tif 000018
2014188552.tif 000019
2014188552.tif 000020
2014188552.tif 000021