(57)【要約】  高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタおよびその製造方法を提供する。基板上に形成されたチャネル層と、チャネル層上に形成されたＩｎＡｌＮ層と、ＩｎＡｌＮ層上に形成されたＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ層（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ層上に形成されたソース電極、ドレイン電極とを備える。
2014097526.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたＧａＮ膜と、
前記ＧａＮ膜上に形成されたＩｎＡｌＮ膜と、
前記ＩｎＡｌＮ膜上に形成されたＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える
電界効果トランジスタ。
【請求項２】
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有し、
前記ゲート電極下の領域において、前記ＧａＮ膜は、前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に直接接している
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ＩｎＡｌＮ膜と前記ＧａＮ膜との間に、ＡｌＮ膜を有する
請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜のＩｎ組成は、前記ＩｎＡｌＮ膜から離間していくにしたがって増大している
請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
基板上に形成されたＧａＮ膜と、
前記ＧａＮ膜上に形成されたＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたＩｎＡｌＮ膜と、
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える
電界効果トランジスタ。
【請求項６】
前記ＩｎＡｌＮ膜に開口部を備え、
前記開口部を通して露出した前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有する
請求項５に記載の電界効果トランジスタ。
【請求項７】
前記ＧａＮ膜と前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜との間に、ＡｌＮ膜を有する請求項５または６に記載の電界効果トランジスタ。
【請求項８】
前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に開口部を備え、
前記開口部を通して露出した前記ＧａＮ膜上に、前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜よりも分極が小さい材料で構成される第一の半導体層を有し、
前記第一の半導体層上に、ゲート電極を有する
請求項１〜７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
前記第一の半導体層と前記ゲート電極との間に、ｐ型の導電型を有する第二の半導体層を有する
請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記第一の半導体層は、ＡｌＧａＮで構成されている
請求項８または９に記載の電界効果トランジスタ。
【請求項１１】
前記第二の半導体層は、ＧａＮで構成されている
請求項９に記載の電界効果トランジスタ。
【請求項１２】
前記第一の半導体層と前記ゲート電極との間に、絶縁膜を有する
請求項８に記載の電界効果トランジスタ。
【請求項１３】
前記第二の半導体層と前記ゲート電極との間に絶縁膜を有する
請求項９に記載の電界効果トランジスタ。
【請求項１４】
前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に開口部を備え、
前記開口部を通して露出した前記ＧａＮ膜上に、絶縁膜を介してゲート電極を有する
請求項１〜１３のいずれか１項に記載の電界効果トランジスタ。
【請求項１５】
前記ＩｎＡｌＮ膜は、前記ＧａＮ膜と格子整合している
請求項１〜１４のいずれか１項に記載の電界効果トランジスタ。
【請求項１６】
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たす
請求項１〜１５のいずれか１項に記載の電界効果トランジスタ。
【請求項１７】
基板上にＧａＮ膜を形成する工程と、
前記ＧａＮ膜上にＩｎＡｌＮ膜を形成する工程と、
前記ＩｎＡｌＮ膜上にＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、
ＧａＮ膜、前記ＩｎＡｌＮ膜および前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜の一部を除去してゲートリセス部を形成する工程と、
オーミックリセス部を形成する工程と、
前記オーミックリセス部にオーミック電極を形成する工程と、
前記ゲートリセス部にゲート電極を形成する工程とを含む
電界効果トランジスタの製造方法。
【請求項１８】
前記ゲート電極を形成する工程において、
前記ＧａＮ膜は、前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に直接接して形成される
請求項１７に記載の電界効果トランジスタの製造方法。
【請求項１９】
前記ＧａＮ膜を形成する工程と、前記ＩｎＡｌＮ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含む
請求項１７または１８に記載の電界効果トランジスタの製造方法。
【請求項２０】
基板上にＧａＮ膜を形成する工程と、
前記ＧａＮ膜上に、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、
前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ＩｎＡｌＮ膜を形成する工程と、
ＧａＮ膜、前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜および前記ＩｎＡｌＮ膜の一部を除去してゲートリセス部を形成する工程と、
オーミックリセス部を形成する工程と、
前記オーミックリセス部にオーミック電極を形成する工程と、
前記ゲートリセス部にゲート電極を形成する工程とを含む
電界効果トランジスタの製造方法。
【請求項２１】
前記ＧａＮ膜を形成する工程と、前記ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含む
請求項２０に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＩＩ族窒化物半導体を用いた電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ族窒化物半導体（ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１）、以下、ＩｎＡｌＧａＮと表記する。）は、広いバンドギャップ（例えば、ＧａＮは室温で３．４ｅＶ）を有し、絶縁破壊電界および飽和電子速度が非常に大きい。そのため、ＩＩＩ族窒化物半導体は、高周波デバイスあるいは高出力スイッチングデバイス用材料として注目されている。例えば、ＧａＮ膜上にＡｌＧａＮ膜を積層したヘテロ接合構造（以下、ＡｌＧａＮ／ＧａＮヘテロ構造と称する）においては、ＧａＮ膜の（０００１）面上で強い分極電界が生じることにより、ＧａＮ膜中に不純物を添加しなくてもＧａＮ膜中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成される。【０００３】
ＧａＮ系材料は、いわゆる飽和ドリフト速度が大きく、例えば、１×１０５Ｖ／ｃｍ程度の高電界領域において、高周波トランジスタの材料として現在普及しているＧａＡｓ系材料と比較して２倍以上の電子速度を有する。このため、ＡｌＧａＮ／ＧａＮへテロ構造を用いた電界効果トランジスタでは、高い電流密度を実現することが可能である。【０００４】
また、さらに高い電流密度を実現するため、ＡｌＧａＮ／ＧａＮヘテロ構造におけるＡｌＧａＮ膜の代わりにＩｎＡｌＮ膜を積層したＩｎＡｌＮ／ＧａＮヘテロ構造も提案されている。ＩｎＡｌＮは、Ｉｎ組成０．１７、すなわち、ＩｎとＡｌとの組成比が０．１７：０．８３である場合においてＧａＮと格子整合し、このときのバンドギャップは、４．７ｅＶ程度と一般的に用いられているＡｌＧａＮ（Ａｌ組成０．１〜０．４で３．６〜４．３ｅＶ）よりも大きい。このため、ＡｌＧａＮ膜の代わりにＩｎＡｌＮ膜を積層したＩｎＡｌＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタでは、ＧａＮとのヘテロ界面における伝導帯障壁（ΔＥｃ）が大きくなり電子の閉じ込め効果が高い。さらに、ＩｎＡｌＮは、ＡｌＧａＮよりも自発分極が大きい。これらの特徴から、ＩｎＡｌＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタでは、非常に高濃度の二次元電子ガスを形成することが可能となり、非常に高い電流密度を実現することが可能となる。【０００５】
一方、ＧａＮ系材料を用いたトランジスタの抱える問題として、高いコンタクト抵抗が挙げられる。特に、ＩｎＡｌＮ表面においては、上述した通りＩｎＡｌＮのバンドギャップが大きいためコンタクト抵抗が高くなる傾向がある。そのため、コンタクト抵抗を低減するための技術が開示されている（例えば、特許文献１参照）。【０００６】
特許文献１に記載の電界効果トランジスタ１０００では、図９に示すように、基板１１１１上に形成した電子走行層１１１２上にＩｎＡｌＮで構成されるバリア層１１１３が形成され、さらにＩｎＡｌＮで構成されるバリア層１１１３上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つで構成されるキャップ層１１１４が形成され、キャップ層１１１４上にオーミック電極であるソース電極１１１５及びドレイン電極１１１６が形成されている。また、キャップ層１１１４上に、ゲート電極１１１７が形成されている。この構成により、電界効果トランジスタ１０００は、良好なオーミックコンタクトを得てコンタクト抵抗を低減している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１６５４３１号公報
【発明の概要】
【０００８】
しかしながら、特許文献１に示される電界効果トランジスタ１０００の構成では、バリア層１１１３とキャップ層１１１４との間における障壁が大きくなってしまうため、十分にコンタクト抵抗を低減することができない。さらに、ＩｎＡｌＮで構成されるバリア層１１１３と比べてキャップ層１１１４の分極が小さいため、その界面において空乏化が生じバリア層１１１３とキャップ層１１１４の間における障壁がさらに高くなってしまうため、コンタクト抵抗の低減が困難である。
【０００９】
本発明は、この技術的な課題に鑑み、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することを目的とする。
【００１０】
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＩｎＡｌＮ膜と、ＩｎＡｌＮ膜上に形成されたＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える。
【００１１】
このような構成とすることにより、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮとＩｎＡｌＧａＮの分極差が小さくできるのでＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
【００１２】
さらに、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有し、ゲート電極下の領域において、ＧａＮ膜は、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に直接接していてもよい。
【００１３】
このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
【００１４】
さらに、ＩｎＡｌＮ膜とＧａＮ膜との間に、ＡｌＮ膜を有してもよい。
【００１５】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【００１６】
さらに、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜のＩｎ組成は、ＩｎＡｌＮ膜から離間していくにしたがって増大していてもよい。
【００１７】
このような構成とすることにより、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてＩｎＡｌＧａＮ層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
【００１８】
さらに、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたＧａＮ膜と、ＧａＮ膜上に形成されたＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたＩｎＡｌＮ膜と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に形成されたオーミック電極とを備える。
【００１９】
このような構成とすることにより、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮの分極による大きな電流密度が得ることができる。
【００２０】
さらに、ＩｎＡｌＮ膜に開口部を備え、開口部を通して露出したＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ゲート電極を有してもよい。
【００２１】
このような構成とすることにより、電界効果トランジスタにおいて、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＧａＮ膜の組成により容易にしきい値が制御できる。これにより、良好な特性を有する電界効果トランジスタを実現することができる。
【００２２】
さらに、ＧａＮ膜とＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜との間に、ＡｌＮ膜を有してもよい。
【００２３】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【００２４】
さらに、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に開口部を備え、開口部を通して露出したＧａＮ膜上に、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜よりも分極が小さい材料で構成される第一の半導体層を有し、第一の半導体層上に、ゲート電極を有してもよい。
【００２５】
このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べてしきい値の制御を容易に行うことができる。
【００２６】
さらに、第一の半導体層とゲート電極との間に、ｐ型の導電型を有する第二の半導体層を有してもよい。
【００２７】
このような構成とすることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタを実現することができる。
【００２８】
さらに、第一の半導体層は、ＡｌＧａＮで構成されていてもよい。
【００２９】
さらに、第二の半導体層は、ＧａＮで構成されていてもよい。
【００３０】
さらに、第一の半導体層とゲート電極との間に、絶縁膜を有していてもよい。
【００３１】
このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
【００３２】
さらに、第二の半導体層とゲート電極との間に絶縁膜を有していてもよい。
【００３３】
このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
【００３４】
さらに、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に開口部を備え、開口部を通して露出したＧａＮ膜上に、絶縁膜を介してゲート電極を有してもよい。
【００３５】
このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を実現しつつ、ゲート電極における漏れ電流の小さいエンハンスメント型の電界効果トランジスタを実現することができる。
【００３６】
さらに、ＩｎＡｌＮ膜は、ＧａＮ膜と格子整合していてもよい。
【００３７】
このような構成とすることにより、結晶性を向上させることができるため、良好な特性を有する電界効果トランジスタを実現することができる。
【００３８】
さらに、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たしてもよい。
【００３９】
このような構成とすることにより、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜で発生する分極を大きくすることができるため、ＩｎＡｌＮ膜との分極差が小さくなりＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における障壁を低くすることができる。これにより、電界効果トランジスタのコンタクト抵抗を低減することができる。
【００４０】
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にＧａＮ膜を形成する工程と、ＧａＮ膜上にＩｎＡｌＮ膜を形成する工程と、ＩｎＡｌＮ膜上にＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、ＧａＮ膜、ＩｎＡｌＮ膜およびＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
【００４１】
このような構成とすることにより、ＩｎＡｌＮの分極による大きな電流密度が得られるとともに、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮとＩｎＡｌＧａＮの分極差が小さくできるのでＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
【００４２】
さらに、ゲート電極を形成する工程において、ＧａＮ膜は、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜に直接接して形成されてもよい。
【００４３】
このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
【００４４】
さらに、ＧａＮ膜を形成する工程と、ＩｎＡｌＮ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含んでもよい。
【００４５】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【００４６】
さらに、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にＧａＮ膜を形成する工程と、ＧａＮ膜上に、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜（０＜ｘ＜１、０＜ｙ＜１、ｘ＋ｙ＜１）を形成する工程と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜上に、ＩｎＡｌＮ膜を形成する工程と、ＧａＮ膜、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜およびＩｎＡｌＮ膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
【００４７】
このような構成とすることにより、ＩｎＡｌＮと比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮにより良好なオーミック接触がとられるとともに、ＩｎＡｌＮの分極による大きな電流密度が得ることができる。
【００４８】
さらに、ＧａＮ膜を形成する工程と、ＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜を形成する工程との間に、ＡｌＮ膜を形成する工程をさらに含んでもよい。
【００４９】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【００５０】
本発明の電界効果トランジスタによると、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することが可能である。
【図面の簡単な説明】
【００５１】
【図１】図１は、第１の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図２】図２の（ａ）〜（ｅ）は、第１の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
【図３】図３は、第２の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図４】図４の（ａ）〜（ｅ）は、第２の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
【図５】図５は、第３の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図６】図６の（ａ）〜（ｄ）は、第３の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
【図７】図７は、第４の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
【図８】図８の（ａ）〜（ｅ）は、第４の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
【図９】図９は、従来技術に係る電界効果トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００５２】
（第１の実施の形態）
以下、本発明の第１の実施の形態について図面に基づきながら説明する。
【００５３】
図１は、本実施の形態に係る電界効果トランジスタ１００の断面構造を示す図である。電界効果トランジスタ１００は、シリコン（Ｓｉ）などの基板１０１上に形成される。
【００５４】
図１に示すように、電界効果トランジスタ１００は、基板１０１上に、半導体層で構成されるバッファ層１０２と、アンドープＧａＮで構成されるチャネル層１０３と、アンドープＡｌＮで構成されるＡｌＮ層１０４と、アンドープＩｎｘＡｌ１−ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層１０５とが、この順に積層された構成をしている。
【００５５】
ＡｌＮ層１０４およびＩｎＡｌＮ層１０５には、チャネル層１０３が露出するようにＡｌＮ層１０４およびＩｎＡｌＮ層１０５が部分的に除去された開口部が形成されている。また、開口部において露出したチャネル層１０３およびＩｎＡｌＮ層１０５の表面を覆うようにアンドープＩｎｙＡｌｚＧａ１−（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層１０６が積層されている。
【００５６】
ＩｎＡｌＧａＮ層１０６上には、チャネル層１０３とオーミック接触するソース電極１０７およびドレイン電極１０８が形成されている。さらに、ＩｎＡｌＧａＮ層１０６上において、ソース電極１０７およびドレイン電極１０８の間の領域にはチャネル層１０３とショットキー接触するゲート電極１０９が形成されている。
【００５７】
分極が大きい材料をバリア層に用いた電界効果トランジスタでは、高いキャリア密度を実現することが可能である。一方で、分極が大きい材料をバリア層に用いた電界効果トランジスタでは、バリア層の膜厚が変化した時のキャリア密度の変化が大きくなるため、しきい値電圧（Ｖｔｈ）の制御が難しくなる。これは、以下の式１に示される通り、Ｖｔｈがキャリア密度ｎの関数となっているからである。
【００５８】
Ｖｔｈ＝ｅ・φｂ−ｅ・ｎ・ｄ／ε−ΔＥｃ      （式１）
ここで、ｅは素電荷、φｂはショットキー高さ、ｄはバリア層の膜厚、εはバリア層の誘電率、ΔＥｃはバリア層とチャネル層との界面における導電帯のポテンシャル障壁の高さである。
【００５９】
本実施の形態に係る電界効果トランジスタ１００においては、ゲート電極１０９の下の領域のみ分極の大きなＩｎＡｌＮ層を除去しているので、ゲート電極１０９の下以外の領域ではＩｎＡｌＮによる高いキャリア密度が得られる。また、ＩｎＡｌＧａＮ層の組成により分極の大きさを変化させることができるために、電界効果トランジスタ１００のしきい値電圧を容易に制御することが可能となる。
【００６０】
図１に示す電界効果トランジスタ１００は、以下の方法により製造される。当該電界効果トランジスタ１００の製造方法を図２の（ａ）〜（ｅ）に示す。
【００６１】
図２の（ａ）に示すように、例えば、Ｓｉで構成される基板１０１上に、有機金属化学的気相堆積法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）により、アンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層１０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層１０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層１０４（膜厚１ｎｍ）およびアンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層１０５（膜厚１５ｎｍ）とを順に積層する（図２の（ａ））。ここで、ＩｎＡｌＮ膜１０５は、ＧａＮ膜１０３と格子整合している。
【００６２】
次に、チャネル層１０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層１０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、塩素（Ｃｌ２）ガスを用いた誘導結合プラズマ（Ｉｎｄｕｃｅｄ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：ＩＣＰ）エッチングにより、ＩｎＡｌＮ層１０５およびＡｌＮ層１０４を選択的に除去してチャネル層１０３の一部を露出させたゲートリセス（凹部）を形成する（図２の（ｂ））。
【００６３】
続いて、ゲートリセスにおいて露出したチャネル層１０３、ＡｌＮ層１０４およびＩｎＡｌＮ層１０５を覆うように、例えば、ＭＯＣＶＤによりアンドープのＩｎ０．１０Ａｌ０．４７Ｇａ０．４３Ｎで構成されるＩｎＡｌＧａＮ層１０６（膜厚１０ｎｍ）を形成する（図２の（ｃ））。ここでＩｎｘＡｌｙＧａ１−（ｘ＋ｙ）Ｎ膜の組成は、ｙ＞４．６ｘを満たす。このとき、ＧａＮ膜１０３は、図２の（ｃ）に示すように、ＩｎＡｌＧａＮ層１０６に直接接している。
【００６４】
なお、ＩｎＡｌＧａＮ層１０６のＩｎ組成は、ＩｎＡｌＧａＮ層１０６全体にわたって一定であってもよいし、ＩｎＡｌＮ膜１０５から離間していくにしたがって増大してもよい。このような構成とすることにより、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてＩｎＡｌＧａＮ層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
【００６５】
続いて、ソース電極１０７およびドレイン電極１０８を形成するために、チャネル層１０３の一部を露出させてオーミックリセスを形成する。はじめに、ＩｎＡｌＧａＮ層１０６上に、チャネル層１０３にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＧａＮ層１０６、ＩｎＡｌＮ層１０５およびＡｌＮ層１０４を選択的に除去して、チャネル層１０３の一部を露出させたオーミックリセスを形成する（図２の（ｄ））。
【００６６】
その後、同一の基板１０１に形成された複数の素子（電界効果トランジスタ１００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層１０３、ＡｌＮ層１０４およびＩｎＡｌＧａＮ層１０６に接するように、ソース電極１０７およびドレイン電極１０８を形成する。ソース電極１０７およびドレイン電極１０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極１０７およびドレイン電極１０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極１０７およびドレイン電極１０８の形成後に、例えば、６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
【００６７】
続いて、ＩｎＡｌＧａＮ層１０６上でソース電極１０７およびドレイン電極１０８の間の領域にゲート電極１０９を形成する。ゲート電極１０９は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される（図２の（ｅ））。これにより、図１に示す電界効果トランジスタ１００を作製することができる。
【００６８】
以上、本実施の形態にかかる電界効果トランジスタによれば、ＩｎＡｌＮ層１０５の分極による大きな電流密度が得られるとともに、ＩｎＡｌＮ層１０５と比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮ層１０６により良好なオーミック接触がとられる。さらに、ＩｎＡｌＮ層１０５とＩｎＡｌＧａＮ層１０６の分極差を小さくすることができるので、ＩｎＡｌＮ／ＩｎＡｌＧａＮ界面における寄生抵抗の増大が抑制される。これにより、電界効果トランジスタ１００のコンタクト抵抗を低減することができる。
【００６９】
また、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ層１０５上にゲート電極１０９を形成するのに比べて、電界効果トランジスタ１００のしきい値の制御を容易にすることができる。
【００７０】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下にＡｌＧａＮ層、ｐ型半導体層が形成されている点である。
【００７１】
図３は、本実施の形態に係る電界効果トランジスタ２００の断面構造を示す図である。電界効果トランジスタ２００はシリコン（Ｓｉ）などの基板２０１上に形成される。
【００７２】
図３に示すように、電界効果トランジスタ２００は、基板２０１上に、半導体層で構成されるバッファ層２０２と、アンドープＧａＮで構成されるチャネル層２０３と、アンドープＡｌＮで構成されるＡｌＮ層２０４と、アンドープＩｎｘＡｌ１−ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層２０５と、アンドープＩｎｙＡｌｚＧａ１−（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）とが、この順に積層された構成をしている。
【００７３】
ＡｌＮ層２０４、ＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６には、チャネル層２０３が露出するようにＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６が部分的に除去された開口部が形成されている。また、開口部において、露出したチャネル層２０３およびＩｎＡｌＧａＮ層２０６の一部を覆うようにアンドープＡｌｓＧａ１−ｓＮ（０＜ｓ≦１）で構成されるＡｌＧａＮ層２１０とｐ型の導電型を有するＧａＮで構成されるｐ型半導体層２１１とが順に積層されている。
【００７４】
なお、ＡｌＧａＮ層２１０は本発明における第一の半導体層、ｐ型半導体層２１１は本発明における第二の半導体層に相当する。
【００７５】
ＩｎＡｌＧａＮ層２０６上には、チャネル層２０３とオーミック接触するソース電極２０７およびドレイン電極２０８が形成されている。さらに、ｐ型半導体層２１１上においてｐ型半導体層２１１とオーミック接触するゲート電極２０９が形成されている。
【００７６】
ＡｌＧａＮは、先に述べたようにＩｎＡｌＮやＩｎＡｌＧａＮと比較して分極が小さい材料で構成されている。このため、電界効果トランジスタ２００は、ＡｌＧａＮ層２１０を備えることによりしきい値電圧の制御が容易となる。さらに、電界効果トランジスタ２００は、ＡｌＧａＮ層２１０上にｐ型半導体層２１１を備えることにより、ゲート電極２０９下のポテンシャルが持ち上げられる。この場合、ゲートに正の電圧を印加しない状態ではキャリアが枯渇するため、電界効果トランジスタ２００として、エンハンスメント型の電界効果トランジスタを実現することができる。
【００７７】
図３に示す電界効果トランジスタ２００は、以下の方法により製造される。当該電界効果トランジスタ２００の製造方法を図４の（ａ）〜（ｅ）に示す。
【００７８】
図４の（ａ）に示すように、例えば、Ｓｉで構成される基板２０１上に、ＭＯＣＶＤによりアンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層２０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層２０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層２０４（膜厚１ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層２０５（膜厚１５ｎｍ）およびアンドープのＩｎ０．１０Ａｌ０．６０Ｇａ０．３０Ｎで構成されるＩｎＡｌＧａＮ層２０６（膜厚３０ｎｍ）を順に積層する（図４の（ａ））。
【００７９】
次に、チャネル層２０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＧａＮ層２０６上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングにより、ＩｎＡｌＧａＮ層２０６、ＩｎＡｌＮ層２０５およびＡｌＮ層２０４を選択的に除去してチャネル層２０３の一部を露出させたゲートリセス（凹部）を形成する（図４の（ｂ））。
【００８０】
続いて、ゲートリセスにおいて露出したチャネル層２０３、ＡｌＮ層２０４、ＩｎＡｌＮ層２０５およびＩｎＡｌＧａＮ層２０６を覆うように、例えば、ＭＯＣＶＤによりアンドープのＡｌ０．１５Ｇａ０．８５Ｎで構成されるＡｌＧａＮ層２１０（膜厚２０ｎｍ）およびマグネシウム（Ｍｇ）を添加したＧａＮで構成されるｐ型半導体層２１１（膜厚２００ｎｍ）を順に形成する（図４の（ｃ））。このとき、ＧａＮ膜２０３は、図４の（ｃ）に示すように、ＡｌＧａＮ層２１０に直接接している。
【００８１】
なお、ＩｎＡｌＧａＮ層２０６のＩｎ組成は、ＩｎＡｌＧａＮ層２０６全体にわたって一定であってもよいし、ＩｎＡｌＮ膜２０５から離間していくにしたがって増大してもよい。
【００８２】
続いて、ソース電極２０７およびドレイン電極２０８を形成するために、チャネル層２０３の一部を露出させてオーミックリセスを形成する。はじめに、ＩｎＡｌＧａＮ層２０６上に、チャネル層２０３にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりｐ型半導体層２１１およびＡｌＧａＮ層２１０を選択的に除去する。その後、再度フォトレジストによるパターニングを行いＩｎＡｌＧａＮ層２０６、ＩｎＡｌＮ層２０５およびＡｌＮ層２０４を選択的に除去して、チャネル層２０３の一部を露出させたオーミックリセスを形成する（図４の（ｄ））。
【００８３】
その後、同一の基板２０１に形成された複数の素子（電界効果トランジスタ２００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層２０３、ＡｌＮ層２０４およびＩｎＡｌＧａＮ層２０６に接するように、ソース電極２０７およびドレイン電極２０８を形成する。ソース電極２０７およびドレイン電極２０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極２０７およびドレイン電極２０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極２０７およびドレイン電極２０８の形成後に、例えば６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
【００８４】
続いて、ｐ型半導体層２１１に接するように、ゲート電極２０９を形成する。ゲート電極２０９は、ニッケル（Ｎｉ）と金（Ａｕ）とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される（図４の（ｅ））。これにより、図３に示す電界効果トランジスタ２００を作製することができる。なお、ｐ型半導体層２１１とゲート電極２０９との間に、さらに絶縁膜を配置してもよい。
【００８５】
本実施の形態において、ｐ型半導体層にはＭｇを添加したＧａＮを用いたが、ＡｌＧａＮやＩｎＧａＮあるいはＩｎＮといった他の材料を用いてもよい。
【００８６】
以上、本実施の形態に係る電界効果トランジスタ２００によれば、高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいＩｎＡｌＮ膜２０５上にゲート電極２０９を形成するのに比べてしきい値の制御を容易に行うことができる。
【００８７】
また、第一の半導体層であるＡｌＧａＮ層２１０とゲート電極２０９の間に、ｐ型の導電型を有する第二の半導体層２１１が形成されていることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタ２００を実現することができる。
【００８８】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下のＩｎＡｌＧａＮ層がチャネル層に直接接触していない点である。
【００８９】
図５は、本実施の形態に係る電界効果トランジスタ３００の断面構造を示す図である。電界効果トランジスタ３００は、シリコン（Ｓｉ）などの基板３０１上に形成される。
【００９０】
図５に示すように、電界効果トランジスタ３００は、基板３０１上に、半導体層で構成されるバッファ層３０２と、アンドープＧａＮで構成されるチャネル層３０３と、アンドープＡｌＮで構成されるＡｌＮ層３０４と、アンドープＩｎｙＡｌｚＧａ１−（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層３０６と、アンドープＩｎｘＡｌ１−ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層３０５とが、この順に積層された構成をしている。
【００９１】
ＩｎＡｌＮ層３０５には、ＩｎＡｌＧａＮ層３０６が露出するようにＩｎＡｌＮ層３０５が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域においては、チャネル層３０３が露出するように、ＩｎＡｌＧａＮ層３０６が選択的に除去されたオーミックリセス部が形成されている。また、ＩｎＡｌＮ層３０５は、開口部とは異なる領域においてＩｎＡｌＧａＮ層３０６が露出するように、ＩｎＡｌＮ層３０５が選択的に除去されたゲートリセス部が形成されている。
【００９２】
オーミックリセス部には、チャネル層およびＩｎＡｌＧａＮ層３０６に接するようにチャネル層３０３とオーミック接触するソース電極３０７およびドレイン電極３０８が形成されている。さらに、ゲートリセス部には、ＩｎＡｌＧａＮ層３０６とショットキー接触するゲート電極３０９が形成されている。
【００９３】
図５に示す電界効果トランジスタ３００は、以下の方法により製造される。当該電界効果トランジスタ３００の製造方法を図６の（ａ）〜（ｄ）に示す。
【００９４】
図６の（ａ）に示すように、例えば、Ｓｉで構成される基板３０１上に、ＭＯＣＶＤによりアンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層３０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層３０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層３０４（膜厚１ｎｍ）と、アンドープのＩｎ０．０８Ａｌ０．３７Ｇａ０．５５Ｎで構成されるＩｎＡｌＧａＮ層３０６（膜厚５ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層３０５（膜厚１５ｎｍ）とを、この順に積層する（図６の（ａ））。
【００９５】
次に、チャネル層３０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層３０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＮ層３０５を選択的に除去してＩｎＡｌＧａＮ層３０６の一部を露出させたゲートリセス（凹部）を形成する（図６の（ｂ））。
【００９６】
続いて、ゲートリセスとは異なる部分に、チャネル層３０３の一部を露出させたオーミックリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層３０５上に、所定の位置にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、ゲートリセスとは異なる部分においてＩｎＡｌＧａＮ層３０６が露出するようにＩｎＡｌＮ層３０５に開口部を形成する。さらに、開口部の内側の領域において、ＩｎＡｌＧａＮ層３０６およびＡｌＮ層３０４を選択的に除去し、チャネル層３０３の一部を露出させたオーミックリセスを形成する（図６の（ｃ））。
【００９７】
その後、同一の基板３０１に形成された複数の素子（電界効果トランジスタ３００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層３０３およびＩｎＡｌＧａＮ層３０６に接するように、ソース電極３０７およびドレイン電極３０８を形成する。ソース電極３０７およびドレイン電極３０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）で構成される。ソース電極３０７およびドレイン電極３０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極３０７およびドレイン電極３０８の形成後に、例えば、６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
【００９８】
続いて、ＩｎＡｌＧａＮ層３０６上のゲートリセスにニッケル（Ｎｉ）と金（Ａｕ）で構成されるゲート電極３０９を、例えば、電子ビーム蒸着とリフトオフにより形成する（図６の（ｄ））。ソース電極３０７およびドレイン電極３０８の形成後に、これにより、図５に示す電界効果トランジスタ３００を作製することができる。
【００９９】
以上、本実施の形態に係る電界効果トランジスタ３００によれば、ＩｎＡｌＮ層３０５と比較してバンドギャップが小さく電子親和力が大きいＩｎＡｌＧａＮ層３０６により良好なオーミック接触がとられるとともに、ＩｎＡｌＮ層３０５の分極による大きな電流密度が得ることができる。
【０１００】
また、電界効果トランジスタ３００において、ＩｎＡｌＮ層３０５の分極による大きな電流密度が得られるとともに、ＩｎＡｌＧａＮ層３０６の組成により容易にしきい値が制御できる。また、電界効果トランジスタ３００において、キャリアの移動度が向上し大きな電流密度を得ることができる。
【０１０１】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第１の実施の形態に係る電界効果トランジスタ１００と異なる点は、ゲート電極下にＡｌＧａＮ層および絶縁膜が形成されている点である。
【０１０２】
図７は、本実施の形態に係る電界効果トランジスタ４００の断面構造を示す図である。電界効果トランジスタ４００は、シリコン（Ｓｉ）などの基板４０１上に形成される。
【０１０３】
図７に示すように、電界効果トランジスタ４００は、基板４０１上に、半導体層で構成されるバッファ層４０２と、アンドープＧａＮで構成されるチャネル層４０３と、アンドープＡｌＮで構成されるＡｌＮ層４０４と、アンドープＩｎｙＡｌｚＧａ１−（ｙ＋ｚ）Ｎ（０＜ｙ＜１、０＜ｚ＜１、０＜ｙ＋ｚ＜１）で構成されるＩｎＡｌＧａＮ層４０６と、アンドープＩｎｘＡｌ１−ｘＮ（０≦ｘ＜１）で構成されるＩｎＡｌＮ層４０５とが、順に積層された構成をしている。
【０１０４】
ＩｎＡｌＮ層４０５には、ＩｎＡｌＧａＮ層４０６が露出するようにＩｎＡｌＮ層４０５が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域において、チャネル層４０３が露出するようにＩｎＡｌＧａＮ層４０６が選択的に除去されたオーミックリセス部が形成されている。
【０１０５】
また、ＡｌＮ層４０４、ＩｎＡｌＮ層４０５およびＩｎＡｌＧａＮ層４０６には、チャネル層４０３が露出するように選択的に除去されたゲートリセスが形成されている。
【０１０６】
また、ゲートリセスおよびＩｎＡｌＮ層４０５の一部を覆うようにアンドープＡｌｓＧａ１−ｓＮ（０＜ｓ≦１）で構成されるＡｌＧａＮ層４１０が積層されている。
【０１０７】
オーミックリセス部では、チャネル層４０３およびＩｎＡｌＧａＮ層４０６に接するようにチャネル層４０３とオーミック接触するソース電極４０７およびドレイン電極４０８が形成されている。さらに、ＡｌＧａＮ層４１０上には、Ａｌ２Ｏ３で構成される絶縁膜４１２が積層されている。さらに、絶縁膜４１２上には、ゲート電極４０９が形成されている。ゲート電極４０９下に絶縁膜４１２があるため、リーク電流を大幅に低減することができる。
【０１０８】
図７に示す電界効果トランジスタ４００は、以下の方法により製造される。当該電界効果トランジスタ４００の製造方法を図８の（ａ）〜（ｅ）に示す。ここでは、例えば、Ｓｉで構成される基板４０１上にＭＯＣＶＤにより、アンドープのＡｌＮおよびアンドープのＡｌＧａＮで構成されるバッファ層４０２（膜厚４００ｎｍ）と、アンドープのＧａＮで構成されるチャネル層４０３（膜厚１μｍ）と、アンドープのＡｌＮで構成されるＡｌＮ層４０４（膜厚１ｎｍ）と、アンドープのＩｎ０．０８Ａｌ０．５０Ｇａ０．４２Ｎで構成されるＩｎＡｌＧａＮ層４０６（膜厚５ｎｍ）と、アンドープのＩｎ０．１８Ａｌ０．８２Ｎで構成されるＩｎＡｌＮ層４０５（膜厚１５ｎｍ）とを、順に積層する（図８の（ａ））。
【０１０９】
次に、チャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層４０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＩｎＡｌＮ層４０５、ＩｎＡｌＧａＮ層４０６およびＡｌＮ層４０４を選択的に除去してチャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する（図８の（ｂ））。
【０１１０】
続いて、ゲートリセスにおいて露出したチャネル層４０３、ＡｌＮ層４０４、およびＩｎＡｌＮ層４０５を覆うように、例えば、ＭＯＣＶＤによりアンドープのＡｌ０．１５Ｇａ０．８５Ｎで構成されるＡｌＧａＮ層４１０（膜厚２０ｎｍ）を形成する（図８の（ｃ））。
【０１１１】
次に、チャネル層４０３の一部を露出させたゲートリセス（凹部）を形成する。はじめに、ＩｎＡｌＮ層４０５上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングによりＡｌＧａＮ層４１０を選択的に除去した後、ＩｎＡｌＮ層４０５およびＡｌＧａＮ層４１０上において、例えば、原子層堆積（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）によりアルミナ（Ａｌ２Ｏ３）で構成される絶縁膜４１２（膜厚１０ｎｍ）を形成する。
【０１１２】
続いて、フォトレジストをマスクとして、例えば、フッ化水素酸（ＨＦ）水溶液を用いて絶縁膜４１２を選択的にエッチングして、ＩｎＡｌＮ層４０５の一部を露出させる。次に、フォトレジストをマスクとして、例えば、Ｃｌ２ガスを用いたＩＣＰエッチングにより、露出したＩｎＡｌＮ層４０５の一部をさらに除去してＩｎＡｌＧａＮ層４０６が露出するように開口部を形成する。続いて、フォトレジストをマスクとして、開口部の内側の領域においてＩｎＡｌＧａＮ層４０６を選択的に除去し、チャネル層４０３の一部を露出させたオーミックリセスを形成する（図８の（ｄ））。
【０１１３】
その後、同一の基板４０１に形成された複数の素子（電界効果トランジスタ４００）を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層４０３およびＩｎＡｌＧａＮ層４０６に接するように、ソース電極４０７およびドレイン電極４０８を形成する。ソース電極４０７およびドレイン電極４０８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）とで構成される。ソース電極４０７およびドレイン電極４０８は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するため、例えば６００℃、Ｎ２雰囲気中で熱処理を行ってもよい。
【０１１４】
続いて、ＩｎＡｌＧａＮ層４０６上のゲートリセスに、ニッケル（Ｎｉ）と金（Ａｕ）とで構成されるゲート電極４０９を、例えば、電子ビーム蒸着とリフトオフとにより形成する（図８の（ｅ））。これにより、図７に示す電界効果トランジスタ４００を作製することができる。
【０１１５】
以上、本実施の形態に係る電界効果トランジスタ４００によれば、ゲート電極４０９におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタ４００を実現することができる。
【０１１６】
以上、本発明の電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【０１１７】
例えば、上記した実施の形態においては、基板１０１、２０１、３０１、４０１としてＳｉを用いているが、基板１０１、２０１、３０１、４０１は、ＳｉＣ、サファイア、酸化亜鉛（ＺｎＯ）、ホウ化ジルコニウム（ＺｒＢ２）等の異種基板、あるいはＧａＮやＡｌＮ等のＩＩＩ−Ｖ族窒化物半導体基板を用いてもよい。
【０１１８】
また、ＡｌＮ層４０４の形成は省略してもよい。
【０１１９】
また、絶縁膜４１２にＡＬＤにより堆積したＡｌ２Ｏ３を用いた例を説明したが、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ケイ素（ＳｉＯ２）、窒化アルミニウム（ＡｌＮ）等を用いてもよく、また、堆積方法もＭＯＣＶＤやプラズマ援用化学気相堆積法（Ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ  Ｃｈｅｍｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＣＶＤ）を用いてもよい。
【０１２０】
ここで、示した電界効果トランジスタ構造エピタキシャル成長層は、所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はＭＯＣＶＤでなく、例えば、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：ＭＢＥ）あるいはハイドライド気相成長法（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＨＶＰＥ）による層を含む形でも良い。
【０１２１】
また、本発明は、ショットキー電極とオーミック電極の二端子で構成されるダイオードにも適用することが可能である。
【０１２２】
本実施の形態における電界効果トランジスタおよびその製造方法により、寄生抵抗が大幅に低減された電界効果トランジスタを実現することが可能となる。
【産業上の利用可能性】
【０１２３】
本発明の電界効果トランジスタは、ミリ波通信用途等に用いられる高周波デバイス、スイッチング電源、インバータ回路又はモータドライバ等のテレビ他の民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【０１２４】
１００，２００，３００，４００，１０００  電界効果トランジスタ
１０１，２０１，３０１，４０１，１１１１  基板
１０２，２０２，３０２，４０２  バッファ層
１０３，２０３，３０３，４０３  チャネル層（ＧａＮ膜）
１０４，２０４，３０４，４０４  ＡｌＮ層（ＡｌＮ膜）
１０５，２０５，３０５，４０５  ＩｎＡｌＮ層（ＩｎＡｌＮ膜）
１０６，２０６，３０６，４０６  ＩｎＡｌＧａＮ層（ＩｎＡｌＧａＮ膜）
１０７，２０７，３０７，４０７，１１１５  ソース電極（オーミック電極）
１０８，２０８，３０８，４０８，１１１６  ドレイン電極（オーミック電極）
１０９，２０９，３０９，４０９，１１１７  ゲート電極
２１０，４１０  ＡｌＧａＮ層（第一の半導体層）
２１１  ｐ型半導体層（第二の半導体層）
４１２  絶縁膜
１１１２  電子走行層
１１１３  バリア層
１１１４  キャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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