(57)【要約】  本発明は液晶表示装置を構成する薄膜トランジスタ基板に関し、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を介して、ゲート電極に対向する位置に設けられた半導体層と、半導体層を覆うチャネル保護膜と、チャネル保護膜上を覆う保護膜と、保護膜およびチャネル保護膜を貫通するように設けられた第１のコンタクトホールを介して半導体層に接するソース電極とドレイン電極を有する薄膜トランジスタと、ドレイン電極に電気的に接続される第１の電極と、ゲート電極から延在するゲート配線と、ソース電極に電気的に接続されるソース配線と、を備え、ソース配線とソース電極および第１の電極とドレイン電極は、それぞれ保護膜を貫通する第２のコンタクトホールを介して電気的に接続され、第１の電極とソース配線は、第１の絶縁膜上に形成された第１の透明導電膜を有し、第１の絶縁膜は、チャネル保護膜と同一の材料で形成される。
2016111267.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板であって、
前記複数の画素のそれぞれは、
基板（１）上に配設されたゲート電極（２）と、
少なくとも前記ゲート電極を覆うゲート絶縁膜（３）と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層（４）と、
少なくとも前記半導体層上を覆うチャネル保護膜（５）と、
少なくとも前記チャネル保護膜上を覆う保護膜（８）と、
前記保護膜および前記チャネル保護膜を貫通するように設けられた第１のコンタクトホール（１４）を介して前記半導体層に接するソース電極（１６）およびドレイン電極（１７）を有する薄膜トランジスタと、
前記ドレイン電極に電気的に接続される第１の電極（１５）と、
前記ゲート電極から延在するゲート配線（１３）と、
前記ソース電極に電気的に接続されるソース配線（１２）と、を備え、
前記ソース配線と前記ソース電極および、前記第１の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第２のコンタクトホール（１４１）を介して電気的に接続され、
前記第１の電極および前記ソース配線は、
第１の絶縁膜（５１）上に形成された第１の透明導電膜（６１）を有し、
前記第１の絶縁膜は、前記チャネル保護膜と同一の材料で形成される、薄膜トランジスタ基板。
【請求項２】
前記ソース電極および前記ドレイン電極は、
前記保護膜と同一の材料で形成された第２の絶縁膜（８１）上に設けられ、
前記複数の画素のそれぞれは、
前記第２の絶縁膜を間に介して、前記第１の電極に対向する位置に、スリット開口部を有して設けられた第２の電極（１１）を備える、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記半導体層は、酸化物半導体で形成される、請求項１または請求項２記載の薄膜トランジスタ基板。
【請求項４】
前記ソース配線は、
前記第１の透明導電膜上に形成された金属膜（７１）をさらに有する、請求項２記載の薄膜トランジスタ基板。
【請求項５】
前記薄膜トランジスタは、
前記チャネル保護膜上に順に形成された前記第１の透明導電膜および前記金属膜をさらに備え、
前記保護膜は、
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜を覆う、請求項４記載の薄膜トランジスタ基板。
【請求項６】
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜は、前記半導体層の上方から前記ゲート配線の上方にかけての部分に設けられ、
前記薄膜トランジスタは、
前記保護膜上に選択的に形成されたトップゲート導電膜（９１）をさらに備え、
前記トップゲート導電膜は、
前記半導体層の上方外において前記保護膜を貫通するように設けられた第３のコンタクトホール（１４３）を介して前記金属膜に接すると共に、前記ゲート配線上の前記保護膜、前記チャネル保護膜および前記ゲート絶縁膜を貫通するように設けられた第４のコンタクトホール（１４４）を介して前記ゲート配線と接する、請求項５記載の薄膜トランジスタ基板。
【請求項７】
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜は、
前記半導体層の上方から前記ゲート配線の上方にかけての部分および前記ゲート配線の上方に設けられ、前記ゲート配線の上方においては積層配線（ＬＬＷ）として前記ゲート配線に沿って延在し、
前記積層配線は、平面視において前記ソース配線との交差部手前で分断され、
前記薄膜トランジスタは、
前記保護膜上に形成されたジャンパー線（９２）をさらに備え、
前記ジャンパー線は、
前記積層配線の分断部分の上方に設けられ、前記保護膜を貫通するように設けられた第５のコンタクトホール（１４５）を介して前記積層配線に接し、分断された前記積層配線間を電気的に接続する、請求項５記載の薄膜トランジスタ基板。
【請求項８】
前記保護膜は、
有機平坦化膜を含む多層膜（８２）で形成される、請求項１記載の薄膜トランジスタ基板。
【請求項９】
前記ソース電極、前記ドレイン電極および前記第２の電極は、
前記第２の絶縁膜上に形成された第２の透明導電膜（９）を有する、請求項２記載の薄膜トランジスタ基板。
【請求項１０】
前記ソース電極および前記ドレイン電極は、
前記第２の透明導電膜上に形成された第３の金属膜（１０）をさらに有し、
前記ソース配線は、
前記第２の絶縁膜で覆われ、
前記ソース配線の上方には、前記第２の絶縁膜を介して前記第３の金属膜が形成される、請求項９記載の薄膜トランジスタ基板。
【請求項１１】
前記薄膜トランジスタ基板は、
前記ゲート配線に駆動電圧を与える第１の駆動回路（２５）と、
前記ゲート配線に駆動電圧を与える第２の駆動回路（２６）と、を備え、
前記第１および第２の駆動回路は、
前記薄膜トランジスタと同じ駆動用薄膜トランジスタで構成される駆動電圧発生回路により前記駆動電圧を発生する、請求項５記載の薄膜トランジスタ基板。
【請求項１２】
請求項１記載の薄膜トランジスタ基板と、
該薄膜トランジスタ基板に対向して配置される対向基板と、
前記薄膜トランジスタと対向基板との間に挟持された液晶層と、を備える、液晶表示装置。
【請求項１３】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜（２１）を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層（４１）を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層（４）を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜（５１）を形成した後、前記第１の絶縁膜上に第１の透明導電膜（６１）を形成する工程と、
（ｅ）写真製版工程とエッチング工程により前記第１の透明導電膜をパターニングして、ソース配線および第１の電極を形成する工程と、
（ｆ）前記ソース配線および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜（８１）を形成する工程と、
（ｇ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホール（１４）および前記第２の絶縁膜を貫通して前記ソース配線および前記第１の電極に達する第２のコンタクトホール（１４１）を形成する工程と、
（ｈ）前記第２の絶縁膜上に第２の透明導電膜（９）を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｉ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極およびドレイン電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１４】
前記工程（ｉ）は、
前記第２の透明導電膜をパターニングして、前記第２の絶縁膜上の前記第１の電極に対向する位置に、スリット開口部を有する第２の電極（１１）を形成する工程を含む、請求項１３記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜（２１）を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層（４１）を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層（４１）を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜（５１）を形成した後、前記第１の絶縁膜上に第１の透明導電膜（６１）および第２の金属膜（７１）をこの順に形成する工程と、
（ｅ）写真製版工程とエッチング工程により前記第２の金属膜および前記第１の透明導電膜をパターニングして、第１および第２の領域に、前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、
（ｆ）第１の領域には前記工程（ｅ）の写真製版工程で作製したレジストを残し、第２の領域からは前記レジストを削除する工程と、
（ｇ）前記第１の領域には前記レジストを残した状態で前記第２の金属膜のエッチングを行って、前記第２の領域から前記第２の金属膜を除去して、第１の電極を形成すると共に、前記第１の透明導電膜上に前記第２の金属膜をさらに有するソース配線を形成する工程と、
（ｈ）前記ソース配線および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜（８１）を形成する工程と、
（ｉ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホール（１４）および前記第２の絶縁膜を貫通して前記第２の金属膜および前記第１の電極に達する第２のコンタクトホール（１４１）を形成する工程と、
（ｊ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｋ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極、ドレイン電極および第２の電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１６】
前記工程（ｅ）は、
（ｅ−１）前記写真製版工程で、前記第１の領域においては第１の膜厚部分を有し、前記第２の領域においては前記第１の膜厚部分よりも薄い第２の膜厚部分を有するレジストパターンを形成する工程と、
（ｅ−２）前記レジストパターンを用いて前記エッチング工程で、前記第２の金属膜および前記第１の透明導電膜をパターニングする工程と、を含み、
前記工程（ｆ）は、
前記レジストパターンの前記第２の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第１の領域には前記レジストを残し、前記第２の領域からは前記レジストを削除する工程を含む、請求項１５記載の薄膜トランジスタ基板の製造方法。
【請求項１７】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜（２１）を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層（４１）を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層（４）を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜（５１）を形成した後、前記第１の絶縁膜上に第１の透明導電膜（６１）および第２の金属膜（７１）をこの順に形成する工程と、
（ｅ）真製版工程とエッチング工程により前記第２の金属膜および前記第１の透明導電膜をパターニングして、第１の領域、第２の領域および第３の領域に、前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、
（ｆ）前記第１および第３の領域には前記工程（ｅ）の写真製版工程で作製したレジストを残し、前記２の領域からは前記レジストを削除する工程と、
（ｇ）前記第１および第３の領域には前記レジストを残した状態で前記第２の金属膜のエッチングを行って、前記２の領域から前記第２の金属膜を除去して、第１の電極を形成すると共に、前記第１の透明導電膜上に前記第２の金属膜をさらに有したソース配線を形成し、チャネル保護膜上に前記第１の透明導電膜と前記第２の金属膜の積層膜（ＬＬ）を形成する工程と、
（ｈ）前記ソース配線、前記積層膜および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜（８１）を形成する工程と、
（ｉ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホール（１４）および前記第２の絶縁膜を貫通して前記第２の金属膜および前記第１の電極に達する第２のコンタクトホール（１４１）を形成する工程と、
（ｊ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｋ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極、ドレイン電極および第２の電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１８】
前記工程（ｅ）は、
（ｅ−１）前記写真製版工程で、前記第１および第３の領域においては第１の膜厚部分を有し、前記第２の領域においては前記第１の膜厚部分よりも薄い第２の膜厚部分を有するレジストパターンを形成する工程と、
（ｅ−２）前記レジストパターンを用いて前記エッチング工程で、前記第２の金属膜および前記第１の透明導電膜をパターニングする工程と、を含み、
前記工程（ｆ）は、
前記レジストパターンの前記第２の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第１および第３の領域には前記レジストを残し、前記第２の領域からは前記レジストを削除する工程を含む、請求項１７記載の薄膜トランジスタ基板の製造方法。
【請求項１９】
前記工程（ｄ）は、
前記第１の透明導電膜をアモルファスＩＴＯ膜で形成する工程を含み、
前記工程（ｆ）は、
前記エッチング工程の後、前記薄膜トランジスタ基板をアニール処理をすることで、前記第１の透明導電膜を多結晶ＩＴＯ膜に改質する工程をさらに含み、
前記工程（ｇ）は、
ＰＡＮ系の溶液を用いて前記第２の金属膜のエッチングを行う、請求項１５または請求項１７記載の薄膜トランジスタ基板の製造方法。
【請求項２０】
前記工程（ｃ）は、前記第１の半導体層を酸化物半導体で形成する工程を含む、請求項１３、請求項１５および請求項１７の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置を構成する薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（以下、「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（「液晶表示装置（Liquid Crystal Display）：以下「ＬＣＤ」と呼称）等の電気光学装置に利用される。【０００３】
液晶表示装置(Liquid Crystal Display: ＬＣＤ)は、低消費電力および小型軽量といったメリットを生かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、テレビジョン用途としても広く用いられている。【０００４】
一般的に、ＬＣＤの表示モードを大別すると、ＴＮ(Twisted Nematic)方式、In-Plane Switching方式およびＦＦＳ(Fringe Field Switching)方式に代表される横電界方式とが存在する。横電界方式の液晶表示装置は、広視野角および高コントラストが得られるという特徴がある。【０００５】
In-Plane Switching方式の液晶表示装置は、対向する基板間に挟持された液晶に横電界を印加して表示を行う表示方式であるが、横電界を印加する画素電極と共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができず、透過率は低くなる。【０００６】
一方、ＦＦＳ方式では、共通電極と画素電極とが、層間絶縁膜を挟んで配設されるため、斜め電界（フリンジ電界）が発生し、画素電極の真上の液晶分子に対しても横方向の電界を印加することができ、十分に駆動することができる。よって、広視野角で、In-Plane Switching方式よりも高い透過率を得ることができる。【０００７】
さらに、ＦＦＳ方式の液晶表示装置は、上層に設けられた液晶制御用スリット電極と、層間絶縁膜を介して液晶制御用スリット電極の下層に配設される画素電極との間に発生するフリンジ電界で液晶を駆動する。この構成においては、画素電極および液晶制御用スリット電極を、酸化インジウムおよび酸化スズを含むＩＴＯ（Indium Tin Oxide）、酸化インジウムと酸化亜鉛を含むＩｎＺｎＯなどの酸化物系の透明導電膜で形成することで、画素開口率を低下させないようにすることができる。【０００８】
また、画素電極と液晶制御用スリット電極とで保持容量を形成するため、ＴＮモードの液晶表示装置と異なり、必ずしも画素内に保持容量のパターンを別途形成する必要がない。このため、画素開口率を高い状態で実現することができる。【０００９】
また、従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、一般的にアモルファスシリコン（ａ−Ｓｉ）がチャネル層の半導体材料として用いられてきた。その主な理由として、アモルファスであるがゆえに、大面積基板上でも特性の均一性の良い膜が形成できること、また比較的低温で成膜できることから耐熱性に劣る安価なガラス基板上でも製造できるために、一般的なテレビジョン用の液晶表示装置との整合性が良いことがあげられる。【００１０】
ところが近年になって、酸化物半導体をチャネル層に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られ、かつ従来のａ−Ｓｉよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。従って、このような酸化物半導体膜を上記のようなＦＦＳ方式のＴＦＴ基板に適用することで、さらに画素開口率の高いＦＦＳ方式のＴＦＴ基板を実現できるという利点がある。【００１１】
ａ−Ｓｉをチャネル層に用いたＴＦＴは、チャネル層のチャネル領域がソース電極、ドレイン電極の形成時にウエットエッチングに晒されるバックチャネルエッチング（ＢＣＥ）構造のＴＦＴである。しかし、このＢＣＥ構造の型ＴＦＴに酸化物半導体を適用すると、ソース電極、ドレイン電極のウエットエッチングで酸化物半導体もエッチングされてしまい、チャネルを形成できない。【００１２】
これを解決するために、特許文献１では酸化物半導体のチャネル上にＳｉのチャネル保護膜を形成している。この構造ではチャネル保護膜形成後のソース電極、ドレイン電極のウエットエッチングに酸化物半導体が晒されないため、酸化物半導体のチャネルを形成できる。従って、酸化物半導体をチャネルに用いたＴＦＴを用いてＴＦＴ基板を構成できる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２１２６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１のようにチャネル保護膜を有することによって、酸化物半導体がソース電極、ドレイン電極のエッチングに晒されずにチャネルを形成できる。しかし、チャネル保護膜を形成する工程が、ＢＣＥ構造のＴＦＴを作製する工程に加えて必要になる。このような形成工程の増大は、製造コストの増大と共に生産性の低下を招く。また、ソース配線とゲート配線との交差部において寄生容量が発生するが、この寄生容量はソース配線における信号遅延などの原因となる。【００１５】
本発明は上記のような問題を解決するためになされたものであり、酸化物半導体ＴＦＴにチャネル保護膜を有する場合であっても、製造工程数の増加を抑制した薄膜トランジスタ基板を提供すると共に、ソース配線とゲート配線との交差部における寄生容量を低減することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る薄膜トランジスタ基板は、複数の画素がマトリックス状に配列された薄膜トランジスタ基板であって、前記複数の画素のそれぞれは、基板上に配設されたゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層と、少なくとも前記半導体層上を覆うチャネル保護膜と、少なくとも前記チャネル保護膜上を覆う保護膜と、前記保護膜および前記チャネル保護膜を貫通するように設けられた第１のコンタクトホールを介して前記半導体層に接するソース電極およびドレイン電極を有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される第１の電極と、前記ゲート電極から延在するゲート配線と、前記ソース電極に電気的に接続されるソース配線と、を備え、前記ソース配線と前記ソース電極および、前記第１の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第２のコンタクトホールを介して電気的に接続され、前記第１の電極および前記ソース配線は、第１の絶縁膜上に形成された第１の透明導電膜を有し、前記第１の絶縁膜は、前記チャネル保護膜と同一の材料で形成される。
【発明の効果】
【００１７】
本発明に係る薄膜トランジスタ基板によれば、酸化物半導体ＴＦＴにチャネル保護膜を有する場合であっても、半導体層上のチャネル保護膜、および画素電極とドレイン電極とを電気的に接続するコンタクトホールを同じマスクで形成することができるので、製造工程数の増加を抑制することができる。また、第１の絶縁膜上に第１の電極およびソース配線を形成することにより、第１の電極およびソース配線の距離をゲート配線から離すことができる。これにより、ソース配線における信号遅延の原因となる寄生容量を低減できる。この効果は特にソース配線とゲート配線が交差した部分で顕著である。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る実施の形態１のＴＦＴ基板の画素の平面構成を示す図である。
【図２】本発明に係る実施の形態１のＴＦＴ基板の画素の断面構成を示す図である。
【図３】画素がマトリックス状に配列されたＴＦＴ基板の一部を示す平面図である。
【図４】液晶表示装置の構成を示す図である。
【図５】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１０】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１１】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１２】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１３】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図１９】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図２０】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図２１】本発明に係る実施の形態２のＴＦＴ基板の画素の断面構成を示す図である。
【図２２】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２３】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２４】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２５】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２６】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２７】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図２８】本発明に係る実施の形態３のＴＦＴ基板の画素の断面構成を示す図である。
【図２９】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図３０】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図３１】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図３２】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図３３】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図３４】ａ−Ｓｉと金属膜の光の透過率特性を示す図である。
【図３５】本発明に係る実施の形態３の変形例のＴＦＴ基板の画素の断面構成を示す図である。
【図３６】本発明に係る実施の形態４のＴＦＴ基板の画素の部分的な平面構成を示す図である。
【図３７】本発明に係る実施の形態４のＴＦＴ基板の画素の断面構成を示す図である。
【図３８】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３９】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４０】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４１】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４２】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４３】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４４】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図４５】本発明に係る実施の形態５のＴＦＴ基板の画素の平面構成を示す図である。
【図４６】本発明に係る実施の形態５のＴＦＴ基板の画素の断面構成を示す図である。
【図４７】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図４８】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図４９】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図５０】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図５１】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図５２】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図５３】本発明に係る実施の形態５のＴＦＴ基板の製造工程を示す断面図である。
【図５４】本発明に係る実施の形態６のＴＦＴ基板の画素の断面構成を示す図である。
【図５５】画素がマトリックス状に配列されたＴＦＴ基板の一部を示す平面図である。
【図５６】本発明に係る実施の形態７のＴＦＴ基板の全体構成を示す平面図である。
【図５７】駆動電圧発生回路を構成するＴＦＴの構成を示す断面図である。
【発明を実施するための形態】
【００１９】
以下に説明する実施の形態１〜７に係るＴＦＴ基板は、スイッチングデバイスとして薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。なお、ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。
【００２０】
＜実施の形態１＞
図１〜図２０を用いて、本発明に係る実施の形態１のＴＦＴ基板１００の構成および製造方法について説明する。
【００２１】
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、実施の形態１のＴＦＴ基板、より具体的にはＦＦＳ(Fringe Field Switching)方式のＬＣＤ用のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成を中心に説明する。
【００２２】
図１は、実施の形態１に係るＴＦＴ基板１００の画素部分の構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ソース配線部、ＴＦＴ部およびＦＦＳ透過画素部の断面構成)を示す断面図である。なお、以下においてはＴＦＴ基板１００は、透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。
【００２３】
図１に示すように、ＴＦＴ基板１００は、Ｘ方向に延在する複数のゲート配線１３（走査信号線）とＹ方向に延在する複数のソース配線１２（表示信号線）とが直行して交差するように配設され、両配線の交点近傍にＴＦＴ２０が配設されており、ＴＦＴ２０のゲート電極２がゲート配線１３に接続され、ＴＦＴ２０のソース電極１６がコンタクトホール１４１（第２のコンタクトホール）を介してソース配線１２に接続され、ＴＦＴ２０のドレイン電極１７がコンタクトホール１４１（第２のコンタクトホール）を介して画素電極１５に接続されている。
【００２４】
そして、ＴＦＴ２０では、ゲート配線１３から分岐してＴＦＴ２０の形成領域（ＴＦＴ部）へ延びた部分が、平面視形状が矩形のゲート電極２を構成し、ゲート電極の上方にはゲート絶縁膜（図示されず）を介してゲート電極と重なるように半導体層（図示されず）が形成される。そして、半導体層のチャネル領域となる領域のＸ方向の両側が、それぞれソース領域およびドレイン領域となり、ソース領域およびドレイン領域には、それぞれコンタクトホール１４（第１のコンタクトホール）を介してソース電極１６およびドレイン電極１７が接続されている。
【００２５】
なお、隣接するゲート配線１３および隣接するソース配線１２に囲まれた領域が画素となり、当該画素内のＴＦＴ２０の形成領域を除いた領域に画素電極１５（第１の電極）が形成されている。
【００２６】
そして、画素電極１５の上方には、画素電極１５のほぼ全面に対向するように液晶制御用スリット電極１１（第２の電極）が設けられている。液晶制御用スリット電極１１には、その全面に渡って複数のスリットＳＬが配列して形成されており、その配列方向はＸ方向に沿っているが、各スリットＳＬは、その長辺がＹ方向に対して所定角度傾くように形成されている。なお、液晶制御用スリット電極１１にはコモン電圧が印加される。
【００２７】
実施の形態１〜７においては、スリットＳＬを有する第２の電極を液晶制御用スリット電極１１とし、第１の電極を画素電極１５としているが、これは第１の電極に表示電圧が印加される構成となっているためであり、第１の電極にコモン電圧が印加され、第２の電極に表示電圧が印加される構成においては、第２の電極を画素電極と呼称し、第１の電極を共通電極と呼称することになる。
【００２８】
また、図１において、横方向（Ｘ方向）に延在するゲート配線１３の一方の端部は、ゲート端子１９に電気的に接続され、縦方向（Ｙ方向）に延在するソース配線１２の一方の端部は、ソース端子１８に電気的に接続されている。
【００２９】
次に、断面構成について説明する。図２に示されるように、ＴＦＴ基板１００は、例えばガラス等の透明性絶縁性基板１上に形成され、透明性絶縁性基板１上に、第１の金属膜でゲート電極２が形成されている。なお、透明性絶縁性基板１上にはゲート配線１３（図示されず）も形成され、ゲート電極２はゲート配線１３と接続されている。
【００３０】
そして、ゲート電極２を被覆するように透明性絶縁性基板１上全面にゲート絶縁膜３が形成されている。このゲート絶縁膜３上の一部領域にゲート電極２と重なるように半導体層４が形成されている。ここで、半導体層４はゲート電極２の上方からはみ出した領域があっても良い。
【００３１】
この半導体層４において、ＴＦＴ２０の動作時にチャネル領域となる領域上に、チャネル保護膜５が形成されている。そして、チャネル保護膜５と同一材料の酸化シリコン膜５１（第１の絶縁膜）上に、第１の透明導電膜でソース配線１２と画素電極１５が形成されている。なお、以下においては、ソース配線１２、と画素電極１５およびチャネル保護膜５が形成される領域を、それぞれ第１の領域、第２の領域および第３の領域と呼称する場合がある。
【００３２】
そしてチャネル保護膜５、ソース配線１２および画素電極１５を被覆するように保護膜８（第２の絶縁膜）が形成されている。
【００３３】
保護膜８上には、第２の透明導電膜でソース電極１６およびドレイン電極１７が形成され、保護膜８およびチャネル保護膜５を貫通して半導体層４に達するコンタクトホール１４を介して半導体層４と電気的に接続されている。
【００３４】
また、ソース電極１６はソース配線１２の上方まで延在し、保護膜８を貫通してソース配線１２に達するコンタクトホール１４１を介してソース配線１２と電気的に接続され、ドレイン電極１７は画素電極１５の上方まで延在し、保護膜８を貫通して画素電極１５に達するコンタクトホール１４１を介して画素電極１５と電気的に接続されている。
【００３５】
また、画素電極１５上の保護膜８上には、ソース電極１６、ドレイン電極１７と同層で第２の透明導電膜の液晶制御用スリット電極１１が形成されている。
【００３６】
隣接するゲート配線１３および隣接するソース配線１２に囲まれた領域が画素となり、画素電極１５が形成されているので、ＴＦＴ基板１００では画素がマトリックス状に配列された構成となる。
【００３７】
図３に画素がマトリックス状に配列されたＴＦＴ基板１００の一部を示す。図３においてはＴＦＴ２０をトランジスタ記号で模式的に示している。
【００３８】
次に、ＴＦＴ基板１００を備えた液晶表示装置１０００の構成を図４に示す。図４に示すように、液晶表示装置１０００は、バックライト１０４上に、偏光板１０１、ＴＦＴ基板１００、カラーフィルター１０２および偏光板１０１が、この順で配置された構成を採り、２つの偏光板１０１の偏光方向は、互いに直交するように配置されている。
【００３９】
＜製造方法＞
以下、製造工程を順に示す断面図である図５〜図２０を用いて実施の形態１のＴＦＴ基板１００の製造方法について説明する。なお、最終工程を示す断面図は、図２に相当する。
【００４０】
まず、図５に示す工程において、ガラス等の透明性絶縁性基板１を準備する。そして、図６に示す工程において、透明性絶縁性基板１上全面に、例えば、アルミニウム（Ａｌ）系合金膜、より具体的にはＡｌに３ｍｏｌ％のＮｉを添加した合金膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）で第１の金属膜２１を形成する。
【００４１】
Ａｌ−３ｍｏｌ％Ｎｉ膜は、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法により成膜できる。ここでは、厚さ１００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ膜を成膜して第１の金属膜２１を形成した。なお、スパッタリングガスとしてはＡｒガス、Ｋｒガスなどを用いることができる。
【００４２】
次に、図７に示す工程において、第１の金属膜２１上に塗布形成したフォトレジストを、１回目のフォトリソグラフィー（写真製版）工程によりパターニングしてレジストパターンＲＭ１を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の金属膜２１上に塗布し、厚さ約１．５μｍとする。
【００４３】
そして、図８に示す工程において、レジストパターンＲＭ１をエッチングマスクとして、リン酸（Phosphoric acid）、酢酸（Acetic acid）、硝酸（Nitric acid）を含むＰＡＮ系の溶液を用いたウエットエッチング法により第１の金属膜２１をパターニングすることで、透明性絶縁性基板１上にゲート電極２を形成する。なお、ゲート電極２と同時にゲート配線１３も形成されるようにレジストパターンＲＭ１の平面形状が設定されている。
【００４４】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ１を剥離除去した後、図９に示す工程において、ゲート電極２（およびゲート配線１３）を覆うように、透明性絶縁性基板１上の全面に、酸化シリコン（ＳｉＯ）膜３を形成する。この酸化シリコン膜３は、ＴＦＴ２０のゲート電極２上においてはゲート絶縁膜３として機能する。
【００４５】
酸化シリコン膜３は、例えば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ（Chemical Vapor Deposition）法で、例えば５０〜５００ｎｍの厚さに形成される。
【００４６】
次に、図１０に示す工程において、酸化シリコン膜３上の全面に、第１の半導体層４１を形成する。本実施の形態では、第１の半導体層４１として、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。
【００４７】
ここでは、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法により第１の半導体層４１を形成する。このとき、スパッタリングガスとしては、公知のアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたＩｎＧａＺｎＯ膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態（上記の例ではＯの組成比が４未満）の酸化膜となる。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体層を形成する。なお、ＩｎＧａＺｎＯ膜は非晶質構造であっても良い。
【００４８】
次に、図１１に示す工程において、第１の半導体層４１上に塗布形成したフォトレジストを、２回目のフォトリソグラフィー工程によりパターニングしてレジストパターンＲＭ２を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の半導体層４１上に塗布し、厚さ約１．５μｍとする。
【００４９】
そして、図１２に示す工程において、レジストパターンＲＭ２をエッチングマスクとして、硝酸を含む溶液を用いたウエットエッチングにより第１の半導体層４１をパターニングすることによってゲート電極２と重なるように半導体層４を形成する。ここで、半導体層４はゲート電極２の上方からはみ出した領域があっても良い。その後、アミン系のレジスト剥離液を用いてレジストパターンＲＭ２を剥離除去する。
【００５０】
次に、図１３に示す工程において、半導体層４を覆うように、酸化シリコン膜３上の全面に、第１の絶縁膜として酸化シリコン膜５１を形成する。この酸化シリコン膜５１は、ＴＦＴ２０のゲート電極２の上方においてはチャネル保護膜５として機能する。
【００５１】
酸化シリコン膜５１は、例えば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、例えば約５０〜３００ｎｍの厚さに形成される。
【００５２】
続けて、酸化シリコン膜５１上の全面に第１の透明導電膜６１を形成する。この第１の透明導電膜６１は、例えば、酸化インジウムと酸化スズとを含むＩＴＯターゲットを用いたＤＣスパッタリング法により形成されたアモルファスＩＴＯ（ａ−ＩＴＯ）膜であり、例えば１００ｎｍの厚さに形成される。
【００５３】
次に、図１４に示す工程において、第１の透明導電膜６１上に塗布形成したフォトレジストを、３回目のフォトリソグラフィー工程によりパターニングして、ソース配線１２および画素電極１５を形成するためのレジストパターンＲＭ３を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の透明導電膜６１上に塗布し、厚さ約１．５μｍとする。
【００５４】
そして、図１５に示す工程において、レジストパターンＲＭ３をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により第１の透明導電膜６１をエッチングすることによってソース配線１２および画素電極１５を形成する。
【００５５】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ３を剥離除去した後、図１６に示す工程において、ソース配線１２および画素電極１５を覆うように、酸化シリコン膜５１上の全面に、第２の絶縁膜として酸化シリコン膜８１を形成する。この酸化シリコン膜８１は、保護膜８として機能する。
【００５６】
酸化シリコン膜８１は、例えば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、例えば５０〜５００ｎｍの厚さに形成される。
【００５７】
次に、図１７に示す工程において、酸化シリコン膜８１上に塗布形成したフォトレジストを、４回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール１４および１４１を形成するためのレジストパターンＲＭ４を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第１の透明導電膜６１上に塗布し、厚さ約１．５μｍとする。
【００５８】
そして、図１８に示す工程において、レジストパターンＲＭ４をエッチングマスクとして、ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により酸化シリコン膜８１をエッチングし、ソース配線１２上および画素電極１５上に達するコンタクトホール１４１を形成する。また、コンタクトホール１４１を形成した後もエッチングを続けることで、半導体層４の上方においては、酸化シリコン膜５１もエッチングされ、半導体層４上に達するコンタクトホール１４が形成される。このドライエッチングの工程によりチャネル保護膜５および保護膜８が形成される。
【００５９】
次に、アミン系のレジスト剥離液を用いてレジストパターンを剥離除去した後、図１９に示す工程において、保護膜８を含む酸化シリコン膜８１上の全面に第２の透明導電膜９を形成してコンタクトホール１４および１４１を埋め込む。
【００６０】
この第２の透明導電膜９は、例えば、酸化インジウムと酸化スズとを含むＩＴＯターゲットを用いたＤＣスパッタリング法により形成されたａ−ＩＴＯ膜であり、例えば１００ｎｍの厚さに形成される。
【００６１】
次に、図２０に示す工程において、第２の透明導電膜９上に塗布形成したフォトレジストを、５回目のフォトリソグラフィー工程によりパターニングして、ソース電極１６、ドレイン電極１７、液晶制御用スリット電極１１を形成するためのレジストパターンＲＭ５を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第２の透明導電膜９上に塗布し、厚さ約１．５μｍとする。
【００６２】
そして、レジストパターンＲＭ５をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により第２の透明導電膜９をエッチングすることによって、ソース電極１６、ドレイン電極１７、液晶制御用スリット電極１１を形成し、図２に示したＴＦＴ基板１００を得る。
【００６３】
なお、完成したＴＦＴ基板１００の表面に配向膜およびスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。
【００６４】
ここで、図４に示したカラーフィルター１０２は、実際にはＴＦＴ基板１００に対向配置される対向基板に設けられる。ＴＦＴ基板１００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。このようにして貼り合わされたＴＦＴ基板１００および対向基板の外側の面に、図４に示した２つの偏光板１０１およびバックライト１０４が配置されてＦＦＳ方式の液晶表示装置１０００を得ることができる。
【００６５】
このようにして得られた液晶表示装置１０００は、高解像度、高フレームレートかつ、長寿命で、信頼性が高いという特徴がある。
【００６６】
＜効果＞
例えば、特許文献１に開示されたトランジスタは、酸化物半導体のチャネル上にＳｉのチャネル保護膜を形成しているが、当該トランジスタを液晶表示装置のＴＦＴ基板のＴＦＴとして採用した場合、以下の７回のフォトリソグラフィー工程が必要となる。
【００６７】
すなわち、（１）ゲート電極のパターニング、（２）画素電極のパターニング、（３）酸化物半導体のパターニング、（４）チャネル保護膜のパターニング（５）ソース電極、ドレイン電極のパターニング、（６）チャネル保護膜のコンタクトホール形成および（７）液晶制御用スリット電極のパターニングのために７回のフォトリソグラフィー工程が必要となる。
【００６８】
しかし、本発明に係る実施の形態１のＴＦＴ基板１００においては、ソース配線１２と画素電極１５を１回のフォトリソグラフィー工程で同時に形成でき、また、チャネル保護膜５と保護膜８を１回のフォトリソグラフィー工程で同時に形成することができる。
【００６９】
また、ソース電極１６、ドレイン電極１７、液晶制御用スリット電極１１を１回のフォトリソグラフィー工程でパターニングすることができるので５回のフォトリソグラフィー工程でＴＦＴ基板１００を得ることができる。従って、酸化物半導体ＴＦＴにチャネル保護膜を有する場合であっても、製造工程数の増加を抑制することができる。
【００７０】
また、ソース電極１６、ドレイン電極１７、液晶制御用スリット電極１１を第２の透明導電膜で形成することで、開口率を高くすることができる。
【００７１】
酸化物半導体をチャネル層に用いることにより移動度の高いＴＦＴを作製できる。また、酸化物半導体はドライエッチングでエッチングされにくいため、チャネル保護膜５と保護膜８を形成しやすい。
【００７２】
また、酸化シリコン膜５１（第１の絶縁膜）上にソース配線１２と画素電極１５を形成することにより、ソース配線１２と画素電極１５をゲート配線１３から距離を離すことができる。これにより、ソース配線１２における信号遅延および画素の焼きつきや表示ムラの原因となる寄生容量を低減できる。この効果は特にソース配線１２とゲート配線１３が交差した部分で有効である。また、この効果はＦＦＳ方式に限らず、ＴＮ、ＩＰＳ方式のＬＣＤでも有効である。
【００７３】
＜実施の形態２＞
図２１〜図２７を用いて、本発明に係る実施の形態２のＴＦＴ基板２００の構成および製造方法について説明する。
【００７４】
＜ＴＦＴ基板の断面構成＞
図２１は、図２を用いて説明した実施の形態１に係るＴＦＴ基板１００の画素部分の断面構成に対応する断面図であり、ＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７５】
図２１に示すように、ＴＦＴ基板２００においては、第１の透明導電膜６１上に第２の金属膜７１が積層された積層膜でソース配線１２Ａが構成されている点でＴＦＴ基板１００とは異なっている。
【００７６】
＜製造方法＞
以下、製造工程を順に示す断面図である図２２〜図２７を用いて実施の形態２のＴＦＴ基板２００の製造方法について説明する。なお、最終工程を示す断面図は、図２１に相当する。
【００７７】
まず、実施の形態１において図５〜図１３を用いて説明した工程を経て、酸化シリコン膜５１上の全面に第１の透明導電膜６１を形成した後、図２２に示す工程において、第１の透明導電膜６１上の全面に、スパッタリング法によりＡｌ−３ｍｏｌ％Ｎｉ膜で第２の金属膜７１を１００ｎｍの厚さで形成する。
【００７８】
次に、図２３に示す工程において、第２の金属膜７１上に塗布形成したフォトレジストを、３回目のフォトリソグラフィー工程によりパターニングして、ソース配線１２Ａおよび画素電極１５を形成するためのレジストパターンＲＭ６を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第２の金属膜７１上に塗布し、厚さ約１．５μｍとする。そして、例えばハーフトーン法によりフォトレジストを露光し現像を行うことで、２段階の厚さを有するレジストパターンＲＭ６を形成する。
【００７９】
ハーフトーン法では、露光光透過領域と露光光遮光領域の他に、露光光の強度が４０〜６０％に減衰されて透過する中間露光領域を有した多階調のフォトマスクを用いてフォトレジストを露光するフォトリソグラフィー方法であり、ポジ型のフォトレジスト材であれば、露光光の強度が弱い中間露光領域下の領域では、フォトレジストが完全には感光せず、未露光領域よりも厚さが薄いレジストパターンが得られる。
【００８０】
すなわち、ハーフトーン法を用いることで、後にＴＦＴ２０のソース配線１２Ａとなる領域上は最も厚い第１の厚さ（約１．５μｍ）となり、後に画素電極１５となる領域には、第１の厚さの半分程度の第２の厚さとなったレジストパターンＲＭ６を形成することができる。
【００８１】
そして、図２４に示す工程において、レジストパターンＲＭ６をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により、後にソース配線１２Ａおよび画素電極１５が形成される領域以外の領域の第２の金属膜７１（Ａｌ−３ｍｏｌ％Ｎｉ膜）および第１の透明導電膜６１（ａ−ＩＴＯ膜）を除去することで、ソース配線１２Ａおよび画素電極１５をパターニングする。
【００８２】
次に、図２５に示す工程において、酸素プラズマによるアッシングによってレジストパターンＲＭ６の厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して画素電極１５上の第２の金属膜７１を露出させ、ソース配線１２Ａ上にはレジストパターンＲＭ６を残すようにする。
【００８３】
次にアニール処理をすることによって、ａ−ＩＴＯ膜である画素電極１５およびソース配線１２ＡをＰＡＮ系の溶液に対して耐性がある多結晶ＩＴＯ（ｐｏｌｙ−ＩＴＯ）膜に改質する。
【００８４】
そして、図２６に示す工程において、ソース配線１２Ａ上にはレジストパターンを残した状態でウエットエッチングを行うことによって、ソース配線１２Ａには第２の金属膜７１を残し、画素電極１５の上の第２の金属膜７１を除去する。なお、この場合のウエットエッチングは、ＰＡＮ系の溶液を用いて行うが、ｐｏｌｙ−ＩＴＯ膜となった画素電極１５は除去されずに残る。
【００８５】
図２７に示す工程において、アミン系のレジスト剥離液を用いてレジストパターンＲＭ６を剥離除去した後は、実施の形態１において図１６〜図２０を用いて説明した工程を経ることで、図２１に示したＴＦＴ基板２００を得る。
【００８６】
＜効果＞
以上説明した実施の形態２のＴＦＴ基板２００においては、ソース配線１２Ａが第１の透明導電膜６１上に第２の金属膜７１が積層された積層膜で構成されているので配線抵抗を減少させることができる。
【００８７】
また、画素電極１５およびソース配線１２Ａのパターニングに際しては、多階調のフォトマスクを用いてフォトレジストを露光することで２段階の厚さを有するレジストパターンＲＭ６を形成し、それを用いてパターニングすることで、ソース配線１２Ａには第２の金属膜７１を残すことができる。
【００８８】
また、アニール処理により、ａ−ＩＴＯ膜である画素電極１５およびソース配線１２ＡをＰＡＮ系の溶液に対して耐性があるｐｏｌｙ−ＩＴＯ膜に改質することで、第２の金属膜７１の除去に際して、画素電極１５が除去されることを防止できる。
【００８９】
また、図２２〜図２７を用いて説明した製造方法によれば、５回のフォトリソグラフィー工程でＴＦＴ基板２００を得ることができる。
【００９０】
＜実施の形態３＞
図２８〜図３３を用いて、本発明に係る実施の形態３のＴＦＴ基板３００の構成および製造方法について説明する。
【００９１】
＜ＴＦＴ基板の断面構成＞
図２８は、図２を用いて説明した実施の形態１に係るＴＦＴ基板１００の画素部分の断面構成に対応する断面図であり、ＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９２】
図２８に示すように、ＴＦＴ基板３００においては、第１の透明導電膜６１上に第２の金属膜７１が積層された積層膜でソース配線１２Ａが構成され、また、チャネル保護膜５上にも第１の透明導電膜６１と第２の金属膜７１の積層膜ＬＬが形成され、当該積層膜ＬＬを覆うように保護膜８が形成されている点でＴＦＴ基板１００とは異なっている。
【００９３】
ＴＦＴ基板３００においては、保護膜８がチャネル保護膜５上の第１の透明導電膜６１と第２の金属膜７１を覆うようことによって、ソース電極１６とドレイン電極１７とが導通することを防いでいる。
【００９４】
ここで、第１の透明導電膜６１および第２の金属膜７１の上方に、ソース電極１６およびドレイン電極１７が重ならないことが望ましい。すなわち、チャネル保護膜５上に第２の金属膜７１を形成すると、ソース電極１６およびドレイン電極１７と、第１の透明導電膜６１と第２の金属膜７１との間に、画素の焼きつきや表示ムラの原因となる寄生容量が発生するが、第１の透明導電膜６１および第２の金属膜７１の上方に、ソース電極１６およびドレイン電極１７が重ならないようにすることで寄生容量の発生を抑制しつつ、半導体層４上に形成した第２の金属膜７１により半導体層４に入射する光を抑制できる。
【００９５】
＜製造方法＞
以下、製造工程を順に示す断面図である図２９〜図３３を用いて実施の形態３のＴＦＴ基板３００の製造方法について説明する。なお、最終工程を示す断面図は、図２８に相当する。
【００９６】
まず、実施の形態１において図５〜図１３を用いて説明した工程を経た後、酸化シリコン膜５１上の全面に第１の透明導電膜６１を形成した後、実施の形態２において図２２を用いて説明した工程を経て、第１の透明導電膜６１上の全面にＡｌ−３ｍｏｌ％Ｎｉ膜で第２の金属膜７１を１００ｎｍの厚さで形成する。
【００９７】
次に、図２９に示す工程において、第２の金属膜７１上に塗布形成したフォトレジストを、３回目のフォトリソグラフィー工程によりパターニングして、ソース配線１２Ａ、画素電極１５および半導体層４の上方の積層膜ＬＬを形成するためのレジストパターンＲＭ７を形成する。フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第２の金属膜７１上に塗布し、厚さ約１．５μｍとする。そして、例えばハーフトーン法によりフォトレジストを露光し現像を行うことで、２段階の厚さを有するレジストパターンＲＭ７を形成する。
【００９８】
ハーフトーン法を用いることで、後にＴＦＴ２０のソース配線１２Ａとなる領域上および後に積層膜ＬＬとなる領域上は最も厚い第１の厚さ（約１．５μｍ）となり、後に画素電極１５となる領域には、第１の厚さの半分程度の第２の厚さとなったレジストパターンＲＭ７を形成することができる。
【００９９】
そして、図３０に示す工程において、レジストパターンＲＭ７をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により、後にソース配線１２Ａ、積層膜ＬＬおよび画素電極１５が形成される領域以外の領域の第２の金属膜７１（Ａｌ−３ｍｏｌ％Ｎｉ膜）および第１の透明導電膜６１（ａ−ＩＴＯ膜）を除去することで、ソース配線１２Ａ、積層膜ＬＬおよび画素電極１５をパターニングする。
【０１００】
次に、図３１に示す工程において、酸素プラズマによるアッシングによってレジストパターンＲＭ７の厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して画素電極１５上の第２の金属膜７１を露出させ、ソース配線１２Ａ上および積層膜ＬＬ上にはレジストパターンＲＭ７を残すようにする。
【０１０１】
次にアニール処理をすることによって、ａ−ＩＴＯ膜である画素電極１５、積層膜ＬＬの第１の透明導電膜６１およびソース配線１２をＰＡＮ系の溶液に対して耐性がある多結晶ＩＴＯ（ｐｏｌｙ−ＩＴＯ）膜に改質する。
【０１０２】
そして、図３２に示す工程において、ソース配線１２Ａ上および積層膜ＬＬ上にはレジストパターンを残した状態でウエットエッチングを行うことによって、ソース配線１２には第２の金属膜７１を残し、半導体層４の上方の積層膜ＬＬを残し、画素電極１５の上の第２の金属膜７１を除去する。
【０１０３】
なお、この場合のウエットエッチングは、ＰＡＮ系の溶液を用いて行うが、ｐｏｌｙ−ＩＴＯ膜となった画素電極１５は除去されずに残る。
【０１０４】
図３３に示す工程において、アミン系のレジスト剥離液を用いてレジストパターンＲＭ７を剥離除去した後は、実施の形態１において図１６〜図２０を用いて説明した工程を経ることで、図２８に示したＴＦＴ基板３００を得る。
【０１０５】
＜効果＞
ＴＦＴ２０はＴＦＴ基板３００よりも上層のカラーフィルター１０２（図４）等で反射したバックライト１０４（図４）の光に晒される。この光照射によってＴＦＴ２０の閾値電圧がシフトしてゲートの駆動電圧を超えてしまうと正常なＴＦＴ動作ができなくなる。
【０１０６】
しかし、半導体層４のチャネル領域の上方に第２の金属膜７１を有する積層膜ＬＬを設けることによって、ＴＦＴ基板３００よりも上層から反射し、チャネル保護膜５を介して半導体層４に入射する光を抑制することができ、長寿命で、信頼性の高いＴＦＴ２０を得ることができる。
【０１０７】
ここで、膜厚２００ｎｍのａ−Ｓｉと、膜厚１００ｎｍの金属膜の波長の光に対する透過率特性を図３４に示す。
【０１０８】
図３４においては、Ａｌ、モリブデン（Ｍｏ）、クロム（Ｃｒ）の金属膜のそれぞれについての透過率特性と、ａ−Ｓｉ膜についての透過率特性を示しているが、波長５００ｎｍから波長８００ｎｍの範囲の光に対しては、何れの金属膜も光を完全に遮光することが示されている。なお、Ａｌ、Ｍｏ、Ｃｒの金属膜の透過率は、何れもほぼ０であるので、これらの特性線は横軸と重なっていて図３４上では判別できない。
【０１０９】
一方、ａ−Ｓｉ膜については、上記波長領域では最低でも数％の透過率となり、最大では約９０％の透過率となることを示しており、金属膜であれば光を完全に遮光できることが判る。
【０１１０】
また、第１の透明導電膜６１および第２の金属膜７１の上方に、ソース電極１６およびドレイン電極１７が重ならないようにすることで、寄生容量の発生を抑制して画素の焼きつきや表示ムラを抑制することができる。
【０１１１】
また、図２９〜図３３を用いて説明した製造方法によれば、５回のフォトリソグラフィー工程でＴＦＴ基板３００を得ることができる。
【０１１２】
＜変形例＞
以上説明した実施の形態３においては、保護膜８を酸化シリコン膜で形成した構成を示したが、保護膜８を有機平坦化膜を含む多層膜で形成することによって、保護膜８を容易に厚膜化できる。これにより、保護膜８上のソース電極１６およびドレイン電極１７から積層膜ＬＬの第２の金属膜７１までの距離を長くすることができ、寄生容量をさらに低減することができる。
【０１１３】
図３５には、酸化シリコン膜８１の代わりに、有機平坦化膜を含む多層膜８２を用いることで、保護膜８を厚膜化した構成を示す。
【０１１４】
図３５に示すように、酸化シリコン膜５１上に厚さ１．０〜３．０μｍの有機平坦化膜を含む多層膜８２を形成することで、製造過程でできた配線等による凹凸を十分に平坦化でき、保護膜８を容易に厚膜化できる。
【０１１５】
なお、有機平坦化膜としては、例えば感光性を持ったアクリル系の有機樹脂材料をスピンコート法で塗布することで得られる。なお、アクリル系の有機樹脂材料に限定されず、オレフィン系材料やノボラック系材料、ポリイミド系材料、シロキサン系材料を用いても良い。
【０１１６】
また、保護膜８として、酸化シリコン膜８１の代わりに、有機平坦化膜を含む多層膜８２を用いることは、実施の形態１および２で説明した構成において適用しても良い。多層膜８２を用いることで、容易に厚膜化できる。
【０１１７】
＜実施の形態４＞
図３６〜図４４を用いて、本発明に係る実施の形態４のＴＦＴ基板４００の構成および製造方法について説明する。本実施の形態４は、実施の形態３で説明したＴＦＴ基板３００の構成を部分的に変更した構成となっており、ＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１８】
＜ＴＦＴ基板の構成＞
図３６は実施の形態４のＴＦＴ基板４００の画素部分の部分平面図であり、図３７は図３６におけるＡ−Ａ線での断面構成を示す断面図である。図３７に示すように、Ａ−Ａ線は、ゲート配線１３および、ゲート配線１３から分岐したゲート電極２をＹ方向に平行に切断する切断線であり、図３７では、ゲート配線１３とゲート電極２とが１つの層として示されている。
【０１１９】
ゲート電極２上にはゲート絶縁膜３を間に挟んで半導体層４が設けられており、半導体層４上にはチャネル保護膜５が形成されている。なお、チャネル保護膜５は、ＴＦＴ２０の動作時にチャネル領域となる領域上に設けられた酸化シリコン膜５１の別称であり、当該領域上以外では酸化シリコン膜５１（第１の絶縁膜）と呼称している。
【０１２０】
図３７に示すように、ＴＦＴ基板４００においては、チャネル保護膜５上に設けられた第１の透明導電膜６１と第２の金属膜７１との積層膜ＬＬが、チャネル保護膜５上から酸化シリコン膜５１上にも延在するように設けられている。すなわち、積層膜ＬＬは、ゲート電極２の上方からゲート配線１３の上方にかけて延在するように設けられている。
【０１２１】
積層膜ＬＬは保護膜８によって覆われており、積層膜ＬＬは、積層膜ＬＬ上の保護膜８を貫通するように設けられたコンタクトホール１４３（第３のコンタクトホール）と、ゲート配線１３上の保護膜８、酸化シリコン膜５１およびゲート絶縁膜３を貫通するように設けられたコンタクトホール１４４（第４のコンタクトホール）とを埋め込むように設けられたトップゲート導電膜９１によってゲート配線１３と電気的に接続される構成となっている。
【０１２２】
＜製造方法＞
以下、製造工程を順に示す断面図である図３８〜図４４を用いて実施の形態４のＴＦＴ基板４００の製造方法について説明する。なお、最終工程を示す断面図は、図３７に相当する。
【０１２３】
まず、実施の形態１において図５〜図１２を用いて説明した工程を経た後、図３８に示す工程において、酸化シリコン膜３上に、第１の絶縁膜として酸化シリコン膜５１を形成して半導体層４を覆う。この酸化シリコン膜５１は、ＴＦＴ２０のゲート電極２の上方においてはチャネル保護膜５として機能する。この工程は、実施の形態１において図１３を用いて説明した工程に相当し、重複する説明は省略する。
【０１２４】
続けて、図３９に示す工程において、酸化シリコン膜５１上の全面に第１の透明導電膜６１を形成する。この工程は、実施の形態１において図１３を用いて説明した工程に相当し、重複する説明は省略する。
【０１２５】
次に、図４０に示す工程において、第１の透明導電膜６１上の全面に、スパッタリング法によりＡｌ−３ｍｏｌ％Ｎｉ膜で第２の金属膜７１を１００ｎｍの厚さで形成した後、第２の金属膜７１上に塗布形成したフォトレジストを、３回目のフォトリソグラフィー工程によりパターニングして、ソース配線１２Ａ、画素電極１５および半導体層４の上方の積層膜ＬＬを形成するためのレジストパターンＲＭ７を形成する。この工程は、実施の形態３において図２９を用いて説明した工程に相当し、重複する説明は省略する。
【０１２６】
なお、レジストパターンＲＭ７は、ハーフトーン法によりフォトレジストを露光して得られるが、ゲート配線１３の上方からゲート電極２の上方にかけての領域ではレジストパターンＲＭ７の厚さは第１の厚さ（約１．５μｍ）となっている。
【０１２７】
そして、図４１に示す工程において、レジストパターンＲＭ７をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により、後にソース配線１２Ａ、積層膜ＬＬおよび画素電極１５が形成される領域以外の領域の第２の金属膜７１（Ａｌ−３ｍｏｌ％Ｎｉ膜）および第１の透明導電膜６１（ａ−ＩＴＯ膜）を除去することで、積層膜ＬＬをパターニングする。この際、ソース配線１２Ａおよび画素電極１５もパターニングされる。この工程は、実施の形態３において図３０を用いて説明した工程に相当する。
【０１２８】
なお、この後に、酸素プラズマによるアッシングによってレジストパターンＲＭ７の厚さを全体的に減らす工程（図３１を用いて説明した工程）およびアニール処理の工程があるが、説明は省略する。
【０１２９】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ７を剥離除去した後、図４２に示す工程において、積層膜ＬＬを覆うように、酸化シリコン膜５１上の全面に、第２の絶縁膜として酸化シリコン膜８１を形成する。この酸化シリコン膜８１は、保護膜８として機能する。この工程は、実施の形態１において図１６を用いて説明した工程に相当し、重複する説明は省略する。
【０１３０】
次に、図４２に示す工程において、酸化シリコン膜８１上に塗布形成したフォトレジストを、４回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール１４３および１４４を形成するためのレジストパターンＲＭ４を形成する。この工程は、実施の形態１において図１７を用いて説明した工程に相当し、重複する説明は省略する。
【０１３１】
そして、図４３に示す工程において、レジストパターンＲＭ４をエッチングマスクとして、ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により酸化シリコン膜８１をエッチングし、第２の金属膜７１上に達するコンタクトホール１４３を形成する。また、コンタクトホール１４３を形成した後もエッチングを続けることで、ゲート配線１３の上方においては、酸化シリコン膜５１およびゲート絶縁膜３もエッチングされ、ゲート配線１３上に達するコンタクトホール１４４が形成される。この工程は、実施の形態１において図１８を用いて説明した工程に相当し、重複する説明は省略する。
【０１３２】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ４を剥離除去した後、図４４に示す工程において、保護膜８を含む酸化シリコン膜８１上の全面に第２の透明導電膜９を形成してコンタクトホール１４３および１４４を埋め込む。この工程は、実施の形態１において図１９を用いて説明した工程に相当し、重複する説明は省略する。
【０１３３】
次に、第２の透明導電膜９上に塗布形成したフォトレジストを、５回目のフォトリソグラフィー工程によりパターニングして、図４４に示されるようなレジストパターンＲＭ５を形成する。この工程は、実施の形態１において図２０を用いて説明した工程に相当し、重複する説明は省略する。
【０１３４】
そして、レジストパターンＲＭ５をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により第２の透明導電膜９をエッチングすることによって、コンタクトホール１４３およびコンタクトホール１４４を埋め込むトップゲート導電膜９１を形成し、積層膜ＬＬとゲート配線１３とを電気的に接続することで、図３６および図３７に示したＴＦＴ基板４００を得る。
【０１３５】
＜効果＞
実施の形態３において説明したように、半導体層４のチャネル領域の上方に第２の金属膜７１を有する積層膜ＬＬを設けることによって、ＴＦＴ基板４００よりも上層から反射し、チャネル保護膜５を介して半導体層４に入射する光を抑制することができ、長寿命で、信頼性の高いＴＦＴ２０を得ることができると共に、実施の形態４では、積層膜ＬＬを電気的にゲート配線１３（ゲート電極２）と接続することによって、積層膜ＬＬにもゲート電極２に印加される電圧（ゲート電圧）と同じ電圧が印加されることとなる。
【０１３６】
ここで、チャネル領域となる半導体層の上からもゲート電圧を印加することによってＴＦＴの信頼性が向上することが”K. Chang, et. al.: SID ’15 Digest, p.1023 (2015)”で報告されており、本実施の形態４のように半導体層４の上からもゲート電圧と同じ電圧を印加することによってＴＦＴ２０の信頼性の向上が期待できる。
【０１３７】
＜実施の形態５＞
図４５〜図５３を用いて、本発明に係る実施の形態５のＴＦＴ基板５００の構成および製造方法について説明する。本実施の形態５は、実施の形態３で説明したＴＦＴ基板３００の構成を部分的に変更した構成となっており、ＴＦＴ基板３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３８】
＜ＴＦＴ基板の構成＞
図４５は実施の形態５のＴＦＴ基板５００の画素部分の平面図であり、図４６は図４５におけるＢ−Ｂ線での断面構成を示す断面図である。ＴＦＴ基板５００においては、実施の形態４において図３７を用いて説明したように、第１の透明導電膜６１と第２の金属膜７１との積層膜ＬＬが、チャネル保護膜５上から酸化シリコン膜５１上にも延在するように設けられている。すなわち、積層膜ＬＬは、ゲート電極２の上方からゲート配線１３の上方にかけて延在するように設けられ、積層膜ＬＬは、図４５および図４６に示すように、ゲート配線１３の上方においては、ゲート配線１３に沿って延在する積層配線ＬＬＷとなっている。積層配線ＬＬＷは、ソース配線１２Ａと同じ材質で同層に形成されているので、ソース配線１２Ａとの交差部手前で分断されている。そして、ソース配線１２Ａとの交差部を跨ぐように、ソース配線１２Ａおよび積層配線ＬＬＷの上方に、第２の透明導電膜９と同じ材質で短冊状（長方形）のジャンパー線９２が設けられている。ジャンパー線９２は、保護膜８を貫通するコンタクトホール１４５を介して、積層配線ＬＬＷの第２の金属膜７１と電気的に接続されるように構成されている。
【０１３９】
積層配線ＬＬＷは、ゲート配線１３に沿って横方向（Ｘ方向）に延在し、平面視においてゲート端子１９とは離れた位置に、ゲート端子１９と平行するように設けられた積層配線端子１９１に、積層配線ＬＬＷの一方の端部、すなわちジャンパー線９２で互いに接続されて実質的に一本の配線となった積層配線ＬＬＷの一方の端部が電気的に接続されている。この積層配線端子１９１にはグランド、あるいは任意の電圧を印加することが可能である。
【０１４０】
＜製造方法＞
以下、製造工程を順に示す断面図である図４７〜図５３を用いて実施の形態５のＴＦＴ基板５００の製造方法について説明する。なお、最終工程を示す断面図は、図４６に相当する。
【０１４１】
まず、実施の形態１において図５〜図１２を用いて説明した工程を経た後、図４７に示す工程において、酸化シリコン膜３上に、第１の絶縁膜として酸化シリコン膜５１を形成する。この酸化シリコン膜５１は、ＴＦＴ２０のゲート電極２の上方においてはチャネル保護膜５として機能する。この工程は、実施の形態１において図１３を用いて説明した工程に相当し、重複する説明は省略する。
【０１４２】
続けて、図４８に示す工程において、酸化シリコン膜５１上の全面に第１の透明導電膜６１を形成する。この工程は、実施の形態１において図１３を用いて説明した工程に相当し、重複する説明は省略する。
【０１４３】
次に、図４９に示す工程において、第１の透明導電膜６１上の全面に、スパッタリング法によりＡｌ−３ｍｏｌ％Ｎｉ膜で第２の金属膜７１を１００ｎｍの厚さで形成した後、第２の金属膜７１上に塗布形成したフォトレジストを、３回目のフォトリソグラフィー工程によりパターニングして、ソース配線１２Ａおよびゲート配線１３の上方の積層配線ＬＬＷを形成するためのレジストパターンＲＭ７を形成する。この工程は、実施の形態３において図２９を用いて説明した工程に相当し、重複する説明は省略する。
【０１４４】
なお、レジストパターンＲＭ７は、ハーフトーン法によりフォトレジストを露光して得られるが、ゲート配線１３の上方からゲート電極２の上方にかけての領域ではレジストパターンＲＭ７の厚さは第１の厚さ（約１．５μｍ）となっている。
【０１４５】
そして、レジストパターンＲＭ７をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により、後にソース配線１２Ａ、積層膜ＬＬおよび画素電極１５が形成される領域以外の領域の第２の金属膜７１（Ａｌ−３ｍｏｌ％Ｎｉ膜）および第１の透明導電膜６１（ａ−ＩＴＯ膜）を除去することで積層膜ＬＬをパターニングする。この際、ソース配線１２Ａおよび画素電極１５もパターニングされる。この工程は、実施の形態３において図３０を用いて説明した工程に相当する。
【０１４６】
なお、この後に、酸素プラズマによるアッシングによってレジストパターンＲＭ７の厚さを全体的に減らす工程（図３１を用いて説明した工程）があり、そのレジストパターンＲＭ７を用いて第２の金属膜７１をさらにエッチングするので、ソース配線１２Ａおよび積層配線ＬＬＷの第２の金属膜７１の端縁の位置が、第１の透明導電膜６１の端縁の位置より若干後退する。また、アニール処理の工程もあるが、説明は省略する。
【０１４７】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ７を剥離除去することで、図５０に示す構成が得られる。
【０１４８】
次に、図５１に示す工程において、ソース配線１２Ａおよび積層配線ＬＬＷを覆うように、第２の絶縁膜として酸化シリコン膜８１を形成する。この酸化シリコン膜８１は、保護膜８として機能する。この工程は、実施の形態１において図１６を用いて説明した工程に相当し、重複する説明は省略する。
【０１４９】
次に、図５１に示す工程において、酸化シリコン膜８１上に塗布形成したフォトレジストを、４回目のフォトリソグラフィー工程によりパターニングして、コンタクトホール１４５を形成するためのレジストパターンＲＭ４を形成する。この工程は、実施の形態１において図１７を用いて説明した工程に相当し、重複する説明は省略する。
【０１５０】
そして、図５２に示す工程において、レジストパターンＲＭ４をエッチングマスクとして、ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により酸化シリコン膜８１をエッチングし、第２の金属膜７１上に達するコンタクトホール１４５を形成する。
【０１５１】
次に、アミン系のレジスト剥離液を用いてレジストパターンＲＭ４を剥離除去した後、図５３に示す工程において、保護膜８を含む酸化シリコン膜８１上の全面に第２の透明導電膜９を形成してコンタクトホール１４５を埋め込む。この工程は、実施の形態１において図１９を用いて説明した工程に相当し、重複する説明は省略する。
【０１５２】
次に、第２の透明導電膜９上に塗布形成したフォトレジストを、５回目のフォトリソグラフィー工程によりパターニングして、図５３に示されるようなレジストパターンＲＭ５を形成する。この工程は、実施の形態１において図２０を用いて説明した工程に相当し、重複する説明は省略する。
【０１５３】
そして、レジストパターンＲＭ５をエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により第２の透明導電膜９をエッチングすることによって、ソース配線１２Ａおよび積層配線ＬＬＷの上方にジャンパー線９２をパターニングすることで、図４５および図４６に示したＴＦＴ基板５００を得る。
【０１５４】
ジャンパー線９２はコンタクトホール１４５に埋め込まれ、第２の金属膜７１と接続される。また、レジストパターンＲＭ５は、平面視においてゲート端子１９（図４５）とは離れた位置に、ゲート端子１９と平行する積層配線端子１９１を形成するパターンを有しており、積層配線ＬＬＷの一方の端部が積層配線端子１９１と一体となっている。
【０１５５】
＜効果＞
実施の形態３において説明したように、半導体層４のチャネル領域の上方に第２の金属膜７１を有する積層膜ＬＬを設けることによって、ＴＦＴ基板５００よりも上層から反射し、チャネル保護膜５を介して半導体層４に入射する光を抑制することができ、長寿命で、信頼性の高いＴＦＴ２０を得ることができると共に、実施の形態５では、積層膜ＬＬの電位を積層配線端子１９１から任意に印加することができる。
【０１５６】
ここで、チャネル領域となる半導体層の上の導電膜をグランド電位に接続することによってＴＦＴの信頼性が向上することが”K. Chang, et. al.: SID ’15 Digest, p.1023 (2015)”で報告されており、本実施の形態５では半導体層４上の積層膜ＬＬの電位を積層配線端子１９１から任意に印加することができるので、積層膜ＬＬの電位をグランド電位にすることによってＴＦＴ２０の信頼性の向上が期待できる。
【０１５７】
＜実施の形態６＞
図５４および図５５を用いて、本発明に係る実施の形態６のＴＦＴ基板６００の構成および製造方法について説明する。
【０１５８】
＜ＴＦＴ基板の断面構成＞
図５４は、図２を用いて説明した実施の形態１に係るＴＦＴ基板１００の画素部分の断面構成に対応する断面図であり、ＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５９】
図５４に示すように、ＴＦＴ基板６００においては、第２の透明導電膜９上に第３の金属膜１０が積層された積層膜でソース電極１６およびドレイン電極１７が構成されている。また、ＴＦＴ基板６００の一部を示す平面図である図５５に破線で囲んで示す領域内のソース配線１２およびソース端子１８の上方にも保護膜８を間に介して第２の透明導電膜９と第３の金属膜１０との積層膜が形成されている。なお、ソース電極１６はコンタクトホール１４１を介してソース配線１２に接続され、ソース端子１８上の積層膜は、ソース端子１８上の保護膜８を貫通するように設けられコンタクトホール１４２を介してソース端子１８に接続される。
【０１６０】
＜製造方法＞
次に、ＴＦＴ基板６００の製造方法について説明する。実施の形態１において図５〜図１９を用いて説明した工程を経た後、第２の透明導電膜９（ａ−ＩＴＯ膜）上に第３の金属膜１０を積層する。なお、第３の金属膜１０はゲート電極２と同様に、Ａｌに３ｍｏｌ％のＮｉを添加した厚さ１００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ膜で構成される。
【０１６１】
次に、第３の金属膜１０上に塗布形成したフォトレジストを、５回目のフォトリソグラフィー工程によりパターニングする。この場合、フォトレジストは、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて第３の金属膜１０上に塗布し、厚さ約１．５μｍとする。そして、例えばハーフトーン法によりフォトレジストを露光し現像を行うことで、２段階の厚さを有するレジストパターンを形成する。
【０１６２】
ハーフトーン法を用いることで、ソース配線１２およびソース端子１８の上方と、後にソース電極１６およびドレイン電極１７となる領域上には最も厚い第１の厚さ（約１．５μｍ）となり、後に液晶制御用スリット電極１１となる領域には、第１の厚さの半分程度の第２の厚さとなったレジストパターンを形成することができる。
【０１６３】
次に、当該レジストパターンをエッチングマスクとして、ＰＡＮ系の溶液を用いたウエットエッチング法により、ソース配線１２およびソース端子１８の上方と、後にソース電極１６、ドレイン電極１７および液晶制御用スリット電極１１となる領域以外の領域の第３の金属膜１０（Ａｌ−３ｍｏｌ％Ｎｉ膜）および第２の透明導電膜９（ａ−ＩＴＯ膜）を除去する。
【０１６４】
次に、酸素プラズマによるアッシングによってレジストパターンの厚さを全体的に減らすことで、膜厚の薄い部分を完全に除去して液晶制御用スリット電極１１上の第３の金属膜１０を露出させ、ソース配線１２およびソース端子１８の上方と、後にソース電極１６およびドレイン電極１７となる領域上にはレジストパターンを残すようにする。
【０１６５】
次にアニール処理をすることによって、ａ−ＩＴＯ膜であるソース電極１６、ドレイン電極１７および液晶制御用スリット電極１１と、ソース配線１２およびソース端子１８の上方の第２の透明導電膜９をＰＡＮ系の溶液に対して耐性がある多結晶ＩＴＯ（ｐｏｌｙ−ＩＴＯ）膜に改質する。
【０１６６】
次に、再度ＰＡＮ系の溶液を用いたウエットエッチング法によりエッチングすることで、液晶制御用スリット電極１１上の第３の金属膜１０（Ａｌ−３ｍｏｌ％Ｎｉ膜）をエッチングするが、ｐｏｌｙ−ＩＴＯ膜となった液晶制御用スリット電極１１は除去されずに残る。また、レジストパターンが残された、ソース電極１６、ドレイン電極１７および液晶制御用スリット電極１１と、ソース配線１２およびソース端子１８の上方の積層膜は除去されずに残る。
【０１６７】
＜効果＞
ＴＦＴ２０はＴＦＴ基板６００よりも上層のカラーフィルター１０２（図４）等で反射したバックライト１０４（図４）の光に晒される。この光照射によってＴＦＴ２０の閾値電圧がシフトしてゲートの駆動電圧を超えてしまうと正常なＴＦＴ動作ができなくなる。
【０１６８】
しかし、ソース電極１６およびドレイン電極１７は、第２の透明導電膜９上に第３の金属膜１０が積層された積層膜で構成されているので、ＴＦＴ基板６００よりも上層から反射し、光を遮光できるため、半導体層４への光入射を抑制して、長寿命で、信頼性の高いＴＦＴ２０を得ることができる。
【０１６９】
第２の透明導電膜９上に第３の金属膜１０が積層された積層膜をソース配線１２の上方にも形成し、ソース配線１２と電気的に接続することで、ソース配線１２の電気抵抗を低減できる。
【０１７０】
＜実施の形態７＞
図５６にはＴＦＴ基板の全体構成を模式的に説明する平面図を示す。図５６に示すように、ＴＦＴ基板は、ＴＦＴ２０を含む画素がマトリックス状に配列された表示領域２４と、表示領域２４を囲むように設けられた額縁領域２３とに大きく分けられる。
【０１７１】
表示領域２４には、複数のゲート配線（走査信号線）１３と複数のソース配線（表示信号線）１２が互いに直交するように配置され、ゲート配線１３に駆動電圧を与える走査信号駆動回路２５（第１の駆動回路）およびソース配線１２に駆動電圧を与える表示信号駆動回路２６（第２の駆動回路）が額縁領域２３に配置されている。
【０１７２】
走査信号駆動回路２５により１本のゲート配線１３に電流が流れ、表示信号駆動回路２６により１本のソース配線１２に電流が流れた時に、それらの配線の交点に存在する画素のＴＦＴ２０がオン状態となり、このＴＦＴ２０に接続された画素電極に電荷が蓄積される。
【０１７３】
酸化物半導体をチャネル層に用いたＴＦＴ２０を用いる場合、酸化物半導体は移動度が高く小型化できるので、当該ＴＦＴ２０と同じ構成のＴＦＴ（駆動用ＴＦＴ）で走査信号駆動回路２５および表示信号駆動回路２６を作製することで、走査信号駆動回路２５および表示信号駆動回路２６が小型化され、ＴＦＴ基板の額縁領域に収めることが可能となる。
【０１７４】
走査信号駆動回路２５は、図５６に示すように、ＴＦＴＴ１、Ｔ２およびＴ３を有した駆動電圧発生回路ＳＣを複数備えている。これは、表示信号駆動回路２６も同様である。
【０１７５】
すなわち、駆動電圧発生回路ＳＣは、クロック信号ＣＬＫがドレインに与えられるＴＦＴＴ１と、電源電位ＶＳＳがソースに与えられ、ドレインがＴＦＴＴ１のソースに接続されたＴＦＴＴ２と、電源電位ＶＤＤがドレインに与えられ、ソースがＴＦＴＴ１のゲートに接続されたＴＦＴＴ３とを備えている。なお、ＴＦＴＴ３のソースは、ＴＦＴＴ１とＴ２との接続ノードにキャパシタＣ１を介して接続され、ＴＦＴＴ１とＴ２との接続ノードが出力ノードＮ１となって、ゲート配線１３およびソース配線１２に駆動電圧を与える構成となっている。
【０１７６】
ＴＦＴＴ３のゲートに与えられる信号によってＴＦＴＴ３がオンすることでＴＦＴＴ１がオン状態となってクロック信号ＣＬＫが出力ノードＮ１から出力され、ＴＦＴＴ２のゲートに与えられる信号によってＴＦＴＴ２がオンすることで、出力ノードＮ１の電位が電源電位ＶＳＳまで下がる。
【０１７７】
このような構成を有する駆動電圧発生回路ＳＣにおいて、ＴＦＴＴ１〜Ｔ３は、例えば、図５７に示すように、図２８を用いて説明した実施の形態３のＴＦＴ基板３００のＴＦＴ２０と同じ断面構成を採ることができる。
【０１７８】
すなわち、チャネル保護膜５上に第１の透明導電膜６１と第２の金属膜７１の積層膜ＬＬが形成され、当該積層膜ＬＬを覆うように保護膜８が形成された構成を採ることができる。
【０１７９】
このような構成を採ることで、ＴＦＴ基板よりも上層から反射し、チャネル保護膜５を介して半導体層４に入射する光を抑制することができ、長寿命で、信頼性の高いＴＦＴを得ることができる。
【０１８０】
この場合、表示領域２４のＴＦＴ２０のチャネル保護膜５上には、第１の透明導電膜６１と第２の金属膜７１の積層膜ＬＬは設けず、図２を用いて説明したように保護膜８だけを設けた構成としても良い。これにより、半導体層４上に寄生容量が発生することを抑制できる。
【０１８１】
なお、ＴＦＴＴ１〜Ｔ３の製造方法は実施の形態３において説明したＴＦＴ基板３００のＴＦＴ２０と同じである。
【０１８２】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１８３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
2016111267.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2016111267.tif 000052
【図５１】
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【図５２】
2016111267.tif 000054
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【手続補正書】
【提出日】平成29年2月16日(2017.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板であって、
前記複数の画素のそれぞれは、
基板上に配設されたゲート電極と、
少なくとも前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層と、
少なくとも前記半導体層上を覆うチャネル保護膜と、
少なくとも前記チャネル保護膜上を覆う保護膜と、
前記保護膜および前記チャネル保護膜を貫通するように設けられた第１のコンタクトホールを介して前記半導体層に接するソース電極およびドレイン電極を有する薄膜トランジスタと、
前記ドレイン電極に電気的に接続される第１の電極と、
前記ゲート電極から延在するゲート配線と、
前記ソース電極に電気的に接続されるソース配線と、を備え、
前記ソース配線と前記ソース電極および、前記第１の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第２のコンタクトホールを介して電気的に接続され、
前記第１の電極および前記ソース配線は、
第１の絶縁膜上に形成された第１の透明導電膜を有し、
前記第１の絶縁膜は、前記チャネル保護膜と同一の材料で形成され、
前記ソース電極および前記ドレイン電極は、
前記保護膜と同一の材料で形成された第２の絶縁膜上に設けられ、
前記複数の画素のそれぞれは、
前記第２の絶縁膜を間に介して、前記第１の電極に対向する位置に、スリット開口部を有して設けられた第２の電極を備え、
前記半導体層は、酸化物半導体で形成される、薄膜トランジスタ基板。
【請求項２】
前記ソース配線は、
前記第１の透明導電膜上に形成された金属膜をさらに有する、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記薄膜トランジスタは、
前記チャネル保護膜上に順に形成された前記第１の透明導電膜および前記金属膜をさらに備え、
前記保護膜は、
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜を覆う、請求項２記載の薄膜トランジスタ基板。
【請求項４】
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜は、前記半導体層の上方から前記ゲート配線の上方にかけての部分に設けられ、
前記薄膜トランジスタは、
前記保護膜上に選択的に形成されたトップゲート導電膜をさらに備え、
前記トップゲート導電膜は、
前記半導体層の上方外において前記保護膜を貫通するように設けられた第３のコンタクトホールを介して前記金属膜に接すると共に、前記ゲート配線上の前記保護膜、前記チャネル保護膜および前記ゲート絶縁膜を貫通するように設けられた第４のコンタクトホールを介して前記ゲート配線と接する、請求項３記載の薄膜トランジスタ基板。
【請求項５】
前記チャネル保護膜上の前記第１の透明導電膜および前記金属膜は、
前記半導体層の上方から前記ゲート配線の上方にかけての部分および前記ゲート配線の上方に設けられ、前記ゲート配線の上方においては積層配線として前記ゲート配線に沿って延在し、
前記積層配線は、平面視において前記ソース配線との交差部手前で分断され、
前記薄膜トランジスタは、
前記保護膜上に形成されたジャンパー線をさらに備え、
前記ジャンパー線は、
前記積層配線の分断部分の上方に設けられ、前記保護膜を貫通するように設けられた第５のコンタクトホールを介して前記積層配線に接し、分断された前記積層配線間を電気的に接続する、請求項４記載の薄膜トランジスタ基板。
【請求項６】
前記ソース電極、前記ドレイン電極および前記第２の電極は、
前記第２の絶縁膜上に形成された第２の透明導電膜を有する、請求項１記載の薄膜トランジスタ基板。
【請求項７】
前記ソース電極および前記ドレイン電極は、
前記第２の透明導電膜上に形成された第３の金属膜をさらに有し、
前記ソース配線は、
前記第２の絶縁膜で覆われ、
前記ソース配線の上方には、前記第２の絶縁膜を介して前記第３の金属膜が形成される、請求項６記載の薄膜トランジスタ基板。
【請求項８】
前記薄膜トランジスタ基板は、
前記ゲート配線に駆動電圧を与える第１の駆動回路と、
前記ゲート配線に駆動電圧を与える第２の駆動回路と、を備え、
前記第１および第２の駆動回路は、
前記薄膜トランジスタと同じ駆動用薄膜トランジスタで構成される駆動電圧発生回路により前記駆動電圧を発生する、請求項４記載の薄膜トランジスタ基板。
【請求項９】
請求項１記載の薄膜トランジスタ基板と、
該薄膜トランジスタ基板に対向して配置される対向基板と、
前記薄膜トランジスタと対向基板との間に挟持された液晶層と、を備える、液晶表示装置。
【請求項１０】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜を形成した後、前記第１の絶縁膜上に第１の透明導電膜を形成する工程と、
（ｅ）写真製版工程とエッチング工程により前記第１の透明導電膜をパターニングして、ソース配線および第１の電極を形成する工程と、
（ｆ）前記ソース配線および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｇ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホールおよび前記第２の絶縁膜を貫通して前記ソース配線および前記第１の電極に達する第２のコンタクトホールを形成する工程と、
（ｈ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｉ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極およびドレイン電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１１】
前記工程（ｉ）は、
前記第２の透明導電膜をパターニングして、前記第２の絶縁膜上の前記第１の電極に対向する位置に、スリット開口部を有する第２の電極を形成する工程を含む、請求項１０記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜を形成した後、前記第１の絶縁膜上に第１の透明導電膜および第２の金属膜をこの順に形成する工程と、
（ｅ）写真製版工程とエッチング工程により前記第２の金属膜および前記第１の透明導電膜をパターニングして、第１および第２の領域に、前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、
（ｆ）第１の領域には前記工程（ｅ）の写真製版工程で作製したレジストを残し、第２の領域からは前記レジストを削除する工程と、
（ｇ）前記第１の領域には前記レジストを残した状態で前記第２の金属膜のエッチングを行って、前記第２の領域から前記第２の金属膜を除去して、第１の電極を形成すると共に、前記第１の透明導電膜上に前記第２の金属膜をさらに有するソース配線を形成する工程と、
（ｈ）前記ソース配線および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｉ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホールおよび前記第２の絶縁膜を貫通して前記第２の金属膜および前記第１の電極に達する第２のコンタクトホールを形成する工程と、
（ｊ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｋ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極、ドレイン電極および第２の電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１３】
前記工程（ｅ）は、
（ｅ−１）前記写真製版工程で、前記第１の領域においては第１の膜厚部分を有し、前記第２の領域においては前記第１の膜厚部分よりも薄い第２の膜厚部分を有するレジストパターンを形成する工程と、
（ｅ−２）前記レジストパターンを用いて前記エッチング工程で、前記第２の金属膜および前記第１の透明導電膜をパターニングする工程と、を含み、
前記工程（ｆ）は、
前記レジストパターンの前記第２の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第１の領域には前記レジストを残し、前記第２の領域からは前記レジストを削除する工程を含む、請求項１２記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
複数の画素がマトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１の金属膜を形成した後、写真製版工程とエッチング工程により前記第１の金属膜をパターニングしてゲート電極およびゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うようにゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体層を形成した後、写真製版工程とエッチング工程により前記第１の半導体層をパターニングして前記ゲート電極に対向する位置に半導体層を形成する工程と、
（ｄ）前記半導体層を覆うように、前記ゲート絶縁膜上に第１の絶縁膜を形成した後、前記第１の絶縁膜上に第１の透明導電膜および第２の金属膜をこの順に形成する工程と、
（ｅ）写真製版工程とエッチング工程により前記第２の金属膜および前記第１の透明導電膜をパターニングして、第１の領域、第２の領域および第３の領域に、前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、
（ｆ）前記第１および第３の領域には前記工程（ｅ）の写真製版工程で作製したレジストを残し、前記２の領域からは前記レジストを削除する工程と、
（ｇ）前記第１および第３の領域には前記レジストを残した状態で前記第２の金属膜のエッチングを行って、前記２の領域から前記第２の金属膜を除去して、第１の電極を形成すると共に、前記第１の透明導電膜上に前記第２の金属膜をさらに有したソース配線を形成し、チャネル保護膜上に前記第１の透明導電膜と前記第２の金属膜の積層膜を形成する工程と、
（ｈ）前記ソース配線、前記積層膜および前記第１の電極を覆うように、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｉ）写真製版工程とエッチング工程により、前記第２の絶縁膜および前記第１の絶縁膜を貫通して前記半導体層に達する第１のコンタクトホールおよび前記第２の絶縁膜を貫通して前記第２の金属膜および前記第１の電極に達する第２のコンタクトホールを形成する工程と、
（ｊ）前記第２の絶縁膜上に第２の透明導電膜を形成して前記第１および第２のコンタクトホールを埋め込む工程と、
（ｋ）写真製版工程とエッチング工程により前記第２の透明導電膜をパターニングして、ソース電極、ドレイン電極および第２の電極を形成する、薄膜トランジスタ基板の製造方法。
【請求項１５】
前記工程（ｅ）は、
（ｅ−１）前記写真製版工程で、前記第１および第３の領域においては第１の膜厚部分を有し、前記第２の領域においては前記第１の膜厚部分よりも薄い第２の膜厚部分を有するレジストパターンを形成する工程と、
（ｅ−２）前記レジストパターンを用いて前記エッチング工程で、前記第２の金属膜および前記第１の透明導電膜をパターニングする工程と、を含み、
前記工程（ｆ）は、
前記レジストパターンの前記第２の膜厚部分が消滅するように前記レジストパターンの膜厚を減じることで、前記第１および第３の領域には前記レジストを残し、前記第２の領域からは前記レジストを削除する工程を含む、請求項１４記載の薄膜トランジスタ基板の製造方法。
【請求項１６】
前記工程（ｄ）は、
前記第１の透明導電膜をアモルファスＩＴＯ膜で形成する工程を含み、
前記工程（ｆ）は、
前記エッチング工程の後、前記薄膜トランジスタ基板をアニール処理をすることで、前記第１の透明導電膜を多結晶ＩＴＯ膜に改質する工程をさらに含み、
前記工程（ｇ）は、
ＰＡＮ系の溶液を用いて前記第２の金属膜のエッチングを行う、請求項１２または請求項１４記載の薄膜トランジスタ基板の製造方法。
【請求項１７】
前記工程（ｃ）は、前記第１の半導体層を酸化物半導体で形成する工程を含む、請求項１０、請求項１２および請求項１４の何れか１項に記載の薄膜トランジスタ基板の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明に係る薄膜トランジスタ基板は、複数の画素がマトリックス状に配列された薄膜トランジスタ基板であって、前記複数の画素のそれぞれは、基板上に配設されたゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を間に介して、前記ゲート電極に対向する位置に設けられた半導体層と、少なくとも前記半導体層上を覆うチャネル保護膜と、少なくとも前記チャネル保護膜上を覆う保護膜と、前記保護膜および前記チャネル保護膜を貫通するように設けられた第１のコンタクトホールを介して前記半導体層に接するソース電極およびドレイン電極を有する薄膜トランジスタと、前記ドレイン電極に電気的に接続される第１の電極と、前記ゲート電極から延在するゲート配線と、前記ソース電極に電気的に接続されるソース配線と、を備え、前記ソース配線と前記ソース電極および、前記第１の電極と前記ドレイン電極は、それぞれ前記保護膜を貫通するように設けられた第２のコンタクトホールを介して電気的に接続され、前記第１の電極および前記ソース配線は、第１の絶縁膜上に形成された第１の透明導電膜を有し、前記第１の絶縁膜は、前記チャネル保護膜と同一の材料で形成され、前記ソース電極および前記ドレイン電極は、前記保護膜と同一の材料で形成された第２の絶縁膜上に設けられ、前記複数の画素のそれぞれは、前記第２の絶縁膜を間に介して、前記第１の電極に対向する位置に、スリット開口部を有して設けられた第２の電極を備え、前記半導体層は、酸化物半導体で形成される。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
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【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2016111267.tif 000061
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２８
【補正方法】変更
【補正の内容】
【図２８】
2016111267.tif 000062
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３５
【補正方法】変更
【補正の内容】
【図３５】
2016111267.tif 000063
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図５４
【補正方法】変更
【補正の内容】
【図５４】
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【国際調査報告】
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