(57)【要約】  駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替える技術を提供する。アクティブマトリクス基板は、ソース線（１５Ｓ）とゲート線（１３Ｇ）とで規定される画素領域において、ゲート線（１３Ｇ）を選択状態に切り替える駆動回路を備える。駆動回路は、ゲート線に選択電圧を出力する出力用スイッチング素子（ＴＦＴ−Ｆ）を含む複数のスイッチング素子と、出力用スイッチング素子（ＴＦＴ−Ｆ）のゲート端子と少なくとも１つの他のスイッチング素子とが接続された内部配線（ｎｅｔＡ）とを有する。アクティブマトリクス基板は、内部配線、及び他のスイッチング素子の少なくとも一方が配置される画素領域において、駆動回路における寄生容量を抑制する抑制部（Ｃ１，Ｃ２）を備える。
2015166857.tif 000002
【特許請求の範囲】
【請求項１】
複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、
前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、
前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、
前記駆動回路は、
複数のスイッチング素子と、
前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、
前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる、アクティブマトリクス基板。
【請求項２】
前記駆動回路は、前記アクティブマトリクス基板において、前記画素電極と前記ゲート線が設けられた層との間に設けられ、
前記一部の画素領域における前記画素電極と前記駆動回路との間に導電層を備え、
前記抑制部は、前記駆動回路における前記内部配線と、前記他のスイッチング素子の少なくとも一方と前記導電層とが重なる位置に設けられる、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記内部配線は、前記一のゲート線と同層に形成され、
前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域において、前記導電層と前記内部配線との間に、コンタクトを介して前記一のゲート線と接続された電極部を備える、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域の前記導電層において、前記内部配線と重なる位置に開口部を有する、請求項２又は３に記載のアクティブマトリクス基板。
【請求項５】
前記抑制部は、前記駆動回路における前記他のスイッチング素子が配置される画素領域の前記導電層において、前記他のスイッチング素子と重なる位置に開口部を有する、請求項２又は３に記載のアクティブマトリクス基板。
【請求項６】
前記他のスイッチング素子において、互いに面積が異なるドレイン端子とソース端子とが設けられ、
前記抑制部は、前記ドレイン端子と前記ソース端子のうち面積が小さい方の端子と前記内部配線とを接続する接続部を有する、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
請求項１から６のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタを有する対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。
【背景技術】
【０００２】
特表２００４−５３８５１１号公報には、列アドレス導体の一端側から延伸して各行アドレス導体で終端する導線と、終端位置から画素エレメントを通り、列アドレス導体の延伸方向の他端側まで延伸する相補的な導線が設けられたアクティブマトリクス表示装置が開示されている。相補的な導線は、共通の導線を介して参照信号源に接続され、導線の一端側から行アドレス導体に選択信号が供給される。
【発明の開示】
【０００３】
特表２００４−５３８５１１号公報は、相補的な導線を行アドレス導体から画素エレメントを通って列アドレス導体の他端側まで引き回すため、行アドレス導体の延伸方向の一端側から行アドレス導体に選択信号を供給する場合と比べて狭額縁化を図ることができる。しかしながら、行アドレス導体を引き回すことによって行アドレス導体の寄生容量が大きくなる。
【０００４】
また、アクティブマトリクス基板には、ゲート線ごとに、複数のスイッチング素子を含む駆動回路が設けられる。駆動回路において、ゲート線に選択電圧を出力する出力用スイッチング素子は、そのゲート端子が駆動回路における内部配線に接続されている。ゲート線を選択状態に切り替える際の内部配線の電位の上昇によって、出力用スイッチング素子を介してゲート線に選択電圧が出力され、ゲート線が充電される。そのため、駆動回路における内部配線やスイッチング素子が寄生容量を持つと、内部配線の電位が上昇せず、ゲート線を選択状態に切り替えることができなくなる。
【０００５】
本発明は、駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替える技術を提供することを目的とする。
【０００６】
本発明に係るアクティブマトリクス基板は、複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、前記駆動回路は、複数のスイッチング素子と、前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる。
【０００７】
本発明の構成によれば、駆動回路における寄生容量を抑制し、ゲート線をより確実に選択状態に切り替えることができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。
【図２】図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。
【図３】図３は、図１に示すアクティブマトリクス基板とアクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。
【図４】図４は、第１実施形態におけるクロック信号の波形を例示した図である。
【図５】図５は、図３に示すゲートドライバの等価回路の一例を示す図である。
【図６】図６は、図５に示すゲートドライバによってゲート線を駆動するタイミングチャートである。
【図７Ａ】図７Ａは、図５に示すゲートドライバの表示領域内の配置例を示す模式図である。
【図７Ｂ】図７Ｂは、図５に示すゲートドライバの表示領域内の配置例を示す模式図である。
【図８】図８は、図７Ｂに示すＴＦＴ−Ｆが配置されている画素の構成例を示す模式図である。
【図９Ａ】図９Ａは、図８に示すＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面図である。
【図９Ｂ】図９Ｂは、図８に示すコンタクトＣＨ１をＩＩ−ＩＩ線で切断した断面図である。
【図９Ｃ】図９Ｃは、図８に示すＴＦＴ−Ｆの部分をＩＩＩ−ＩＩＩ線で切断した断面図である。
【図９Ｄ】図９Ｄは、図８に示すコンタクトＣＨ２をＩＶ−ＩＶ線で切断した断面図である。
【図９Ｅ】図９Ｅは、図８における電極部Ｃ２の部分をＶ−Ｖ線で切断した断面図を示す。
【図１０】図１０は、図７Ｂに示すＴＦＴ−Ｆが配置された、第２実施形態における画素の構成例を示す模式図である。
【図１１】図１１は、図１０に示す破線枠１６０の部分をＶＩ−ＶＩ線で切断した断面図である。
【図１２】図１２は、図９ＥにおいてｎｅｔＡと重なるシールド層に開口部を設けた断面図である。
【図１３】図１３は、図７Ｂに示すＴＦＴ−Ａが配置された、第３実施形態における画素の構成例を示す模式図である。
【図１４】図１４は、図１３に示すＴＦＴ−ＡをＶＩＩ−ＶＩＩ線で切断した断面図である。
【図１５】図１５は、図７Ｂに示すＴＦＴ−Ａが配置された、第４実施形態における画素の構成例を示す模式図である。
【図１６】図１６は、ソース端子とドレイン端子とを平行に配置したＴＦＴと、ソース端子とドレイン端子とを櫛歯状に配置したＴＦＴの寄生容量について説明する図である。
【図１７】図１７は、第４実施形態におけるゲート線の構成例を説明する図である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態に係るアクティブマトリクス基板は、複数のソース線と、前記複数のソース線と交差する複数のゲート線とを備え、前記複数のソース線と前記複数のゲート線とで規定される複数の画素領域の各々に画素電極を有するアクティブマトリクス基板であって、前記複数の画素領域における一部の画素領域に設けられ、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する駆動部と、前記一部の画素領域において、前記駆動回路における寄生容量を抑制する抑制部と、を備え、前記駆動回路は、複数のスイッチング素子と、前記複数のスイッチング素子のうち、一のゲート線を選択状態に切り替える選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、前記一のゲート線とに接続された内部配線とを有し、前記抑制部は、前記駆動回路における前記内部配線、及び前記他のスイッチング素子の少なくとも一方が配置される画素領域に設けられる（第１の構成）。
【００１０】
第１の構成によれば、アクティブマトリクス基板の一部の画素領域に駆動部を備える。駆動部は、供給される制御信号に応じてゲート線を選択状態に切り替える駆動回路をゲート線ごとに有する。駆動回路は、複数のスイッチング素子と内部配線とを有する。内部配線は、ゲート線に選択電圧を出力する出力用スイッチング素子のゲート端子と、少なくとも１つの他のスイッチング素子と、一のゲート線とに接続されている。内部配線の寄生容量が大きくなると、ゲート線を選択状態に切り替える際に内部配線の電位が上昇せず、出力用スイッチング素子を介してゲート線に選択電圧を出力することができない。上記第１の構成では、内部配線、及び他のスイッチング素子の少なくとも一方が配置される画素領域に抑制部が設けられるため、内部配線及び他のスイッチング素子の少なくとも一方の寄生容量が抑制される。そのため、抑制部を設けない場合と比べ、ゲート線を選択状態に切り替える際に、内部配線の電位を上昇させることができ、ゲート線をより確実に選択状態に切り替えることができる。
【００１１】
第２の構成は、第１の構成において、前記駆動回路は、前記アクティブマトリクス基板において、前記画素電極と前記ゲート線が設けられた層との間に設けられ、前記一部の画素領域における前記画素電極と前記駆動回路との間に導電層を備え、前記抑制部は、前記駆動回路における前記内部配線と、前記他のスイッチング素子の少なくとも一方と前記導電層とが重なる位置に設けられることとしてもよい。
【００１２】
第２の構成によれば、一部の画素領域において、画素電極と駆動回路との間に導電層が設けられるため、画素電極と駆動回路の間の干渉を防止することができる。また、この構成により、駆動回路の内部配線と他のスイッチング素子の少なくとも一方と導電層とが重なる位置に抑制部が設けられる。そのため、導電層と内部配線及び他のスイッチング素子の少なくとも一方との間の寄生容量を抑制することができる。
【００１３】
第３の構成は、第２の構成において、前記内部配線は、前記一のゲート線と同層に形成され、前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域において、前記導電層と前記内部配線との間に、コンタクトを介して前記一のゲート線と接続された電極部を備えることとしてもよい。
【００１４】
第３の構成によれば、内部配線が配置される画素領域において、導電層と内部配線との間に電極部が設けられ、電極部はコンタクトを介して一のゲート線に接続される。電極部によって内部配線と導電層との間の寄生容量が抑制されるので、内部配線の電位を上昇させることができる。また、電極部と内部配線とによって容量が形成されるので、内部配線の電位を増幅させることができる。
【００１５】
第４の構成は、第２又は第３の構成の前記抑制部は、前記駆動回路における前記内部配線が配置される画素領域の前記導電層において、前記内部配線と重なる位置に開口部を有することとしてもよい。
【００１６】
第４の構成によれば、導電層において内部配線と重なる位置に開口部が設けられる。そのため、内部配線と導電層との間の寄生容量が抑制され、内部配線の電位を上昇させることができる。
【００１７】
第５の構成は、第２又は第３の構成において、前記抑制部は、前記駆動回路における前記他のスイッチング素子が配置される画素領域の前記導電層において、前記他のスイッチング素子と重なる位置に開口部を有することとしてもよい。
【００１８】
第５の構成によれば、導電層において、ドレイン端子が内部配線に接続された他のスイッチング素子と重なる位置に開口部が設けられる。そのため、他のスイッチング素子と導電層との間の寄生容量が抑制され、内部配線の電位を上昇させることができる。
【００１９】
第６の構成は、第１から第５のいずれかの構成の前記他のスイッチング素子において、互いに面積が異なるドレイン端子とソース端子とが設けられ、前記抑制部は、前記ドレイン端子と前記ソース端子のうち面積が小さい方の端子と前記内部配線とを接続する接続部を有することとしてもよい。
【００２０】
第６の構成によれば、他のスイッチング素子におけるドレイン端子とソース端子のうち、面積が小さい方の端子が接続部によって内部配線と接続される。そのため、同等の面積を有するドレイン端子とソース端子が設けられたスイッチング素子と比べ、内部配線との間の寄生容量を低減することができる。
【００２１】
本発明の一実施形態に係る表示装置は、第１から第６のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第７の構成）。
【００２２】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００２３】
＜第１実施形態＞
（液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
【００２４】
図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
【００２５】
（アクティブマトリクス基板の構成）
図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３Ｇ（１）〜１３Ｇ（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３Ｇと称する。アクティブマトリクス基板２０ａには、各ゲート線１３Ｇと交差するように複数のソース線１５Ｓが形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、各画素は、カラーフィルタのいずれかの色に対応している。
【００２６】
図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３では、便宜上、ソース線１５Ｓの図示を省略している。図３の例に示すように、ゲートドライバ１１は、表示領域２０１におけるゲート線１３Ｇとゲート線１３Ｇの間に配置されている。この例では、ゲート線１３Ｇごとに１つのゲートドライバ１１が設けられる。各ゲートドライバ１１は、表示領域２０１の領域２０１ａ、領域２０１ｂ、領域２０１ｃ、及び領域２０１ｄのいずれかに配置されている。領域２０１ａ、領域２０１ｂ、領域２０１ｃ、及び領域２０１ｄには、４本のゲート線１３Ｇ単位に１つのゲートドライバ１１が配置される。同じ領域に配置されたゲートドライバ１１は、配線１５Ｌを介して相互に接続されている。
【００２７】
図３に示すアクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域２０２には、端子部１２ｇが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号及び電源電圧信号等の信号は、配線１５Ｌを介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対し、選択状態と非選択状態の一方を示す電圧信号を出力する。以下の説明において、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
【００２８】
また、アクティブマトリクス基板２０ａにおける額縁領域２０２には、ソースドライバ３とソース線１５Ｓ（図２参照）とを接続する端子部１２ｓが設けられている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。
【００２９】
表示制御回路４は、制御信号として、一水平期間ごとにＨレベルとＬレベルとを繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部１２ｇへ供給する。
【００３０】
図４は、クロック信号の波形を例示した図である。本実施形態では、クロック信号として、互いの位相が反転する２相のクロック信号ＣＫＡ、及びＣＫＢが端子部１２ｇへ供給される。なお、この例において、２相のクロック信号を用いるが、例えば、２水平走査期間毎にＨレベルとＬレベルとを繰り返し、位相が１／４周期ずつずれた４相のクロック信号や、４水平走査期間毎にＨレベルとＬレベルとを繰り返し、位相が１／８周期ずつずれた８相のクロック信号等、位相が異なる複数のクロック信号を用いてもよい。
【００３１】
次に、本実施形態におけるゲートドライバ１１の構成について説明する。図５は、ゲート線１３Ｇ（ｎ）を駆動するゲートドライバ１１(以下、ゲートドライバ１１（ｎ）)の等価回路の一例を示す図である。
【００３２】
図５に示すように、ゲートドライバ１１（ｎ）は、スイッチング素子として、アルファベットＡ〜Ｋで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ−Ａ〜ＴＦＴ−Ｋ）と、キャパシタＣｂｓｔとを有する。
【００３３】
図５において、ＴＦＴ−Ｂのソース端子と、ＴＦＴ−Ａ、ＴＦＴ−Ｃ、及びＴＦＴ−Ｄのドレイン端子と、ＴＦＴ−Ｆのゲート端子と、キャパシタＣｂｓｔの一方の電極とが接続されている内部配線をｎｅｔＡと称する。また、ＴＦＴ−Ｉのソース端子と、ＴＦＴ−Ｈ、ＴＦＴ−Ｊ、及びＴＦＴ−Ｋのドレイン端子と、ＴＦＴ−Ｄのゲート端子とが接続されている内部配線をｎｅｔＢと称する。
【００３４】
ＴＦＴ−Ａのドレイン端子はｎｅｔＡと接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００３５】
ＴＦＴ−Ｂのゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子はゲート線１３Ｇ（ｎ−１）と接続されている。また、ＴＦＴ−Ｂのソース端子は、ｎｅｔＡに接続されている。ＴＦＴ−Ｂは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ−１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動するゲートドライバ１１におけるＴＦＴ−Ｂは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
【００３６】
キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３Ｇ（ｎ）と接続されている。
【００３７】
ＴＦＴ−Ｃのゲート端子は、ゲート線１３Ｇ（ｎ＋１）と接続され、ドレイン端子はｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００３８】
ＴＦＴ−Ｄは、ゲート端子がｎｅｔＢ（ｎ）と接続され、ドレイン端子がｎｅｔＡ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００３９】
ＴＦＴ−Ｅは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００４０】
ＴＦＴ−Ｆは、ゲート端子がｎｅｔＡ（ｎ）と接続され、ソース端子がゲート線１３Ｇ（ｎ）に接続され、ドレイン端子にクロック信号ＣＫＡが供給される。ＴＦＴ−Ｆは、ゲート線１３Ｇ（ｎ）を選択状態に切り替える選択電圧をゲート線１３Ｇ（ｎ）に出力する出力バッファとして機能する。出力バッファは、他のＴＦＴと比べて負荷が大きいためチャネル幅を大きくする必要がある。図５に示す等価回路においては、ＴＦＴ−Ｆを１つのＴＦＴで表しているが、本実施形態では、ＴＦＴ−Ｆは、複数のＴＦＴを接続して構成される。ＴＦＴ−Ｆの具体的な構成例は後述する。
【００４１】
ＴＦＴ−Ｇは、ドレイン端子がゲート線１３Ｇ（ｎ）と接続され、ゲート端子にクロック信号ＣＫＢが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００４２】
ＴＦＴ−Ｈは、ドレイン端子がｎｅｔＢ（ｎ）に接続され、ゲート端子にクロック信号ＣＫＡが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００４３】
ＴＦＴ−Ｉは、ゲート端子とドレイン端子とが接続され、ゲート端子とドレイン端子にクロック信号ＣＫＢが供給される。ＴＦＴ−Ｉのソース端子はｎｅｔＢ（ｎ）に接続されている。
【００４４】
ＴＦＴ−Ｊは、ゲート端子がゲート線１３Ｇ（ｎ―１）と接続され、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ソース端子に電源電圧信号ＶＳＳが供給される。ＴＦＴ−Ｊは、セット信号Ｓとして、ゲート線１３Ｇ（ｎ−１）の電位を受け取る。なお、ゲート線１３Ｇ（１）を駆動するゲートドライバ１１におけるＴＦＴ−Ｊは、セット信号Ｓとして、表示制御回路４から出力されるゲートスタートパルス信号を受け取る。
【００４５】
ＴＦＴ−Ｋは、ドレイン端子がｎｅｔＢ（ｎ）と接続され、ゲート端子にリセット信号ＣＬＲが供給され、ソース端子に電源電圧信号ＶＳＳが供給される。
【００４６】
次に、ゲートドライバ１１の動作について説明する。図６は、ゲートドライバ１１（ｎ）がゲート線１３Ｇ（ｎ）を駆動する際のタイミングチャートである。
【００４７】
ゲートドライバ１１（ｎ）には、表示制御回路４から供給されるクロック信号ＣＫＡ、ＣＫＢが入力される。なお、図６では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号ＣＬＲが表示制御回路４から各ゲートドライバ１１に入力される。リセット信号ＣＬＲが入力されると、ゲートドライバ１１（ｎ）におけるｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）、及びゲート線１３Ｇの電位はＬ（Low）レベルに遷移する。
【００４８】
時刻ｔ１からｔ２において、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。これにより、ＴＦＴ−Ｉがオン状態となり、ＴＦＴ−Ｈがオフ状態となるためｎｅｔＢ（ｎ）はＨレベルの電位に充電される。また、ＴＦＴ−Ｄがオン状態となり、ｎｅｔＡ（ｎ）は電源電圧ＶＳＳ（Ｌレベル）に充電される。また、ＴＦＴ−Ｇがオン状態、ＴＦＴ−Ｆがオフ状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に充電される。
【００４９】
次に、時刻ｔ２において、クロック信号ＣＫＡのＨレベルの電位と、クロック信号ＣＫＢのＬレベルの電位とがゲートドライバ１１（ｎ）に入力される。これにより、ＴＦＴ−Ｉがオフ状態となり、ＴＦＴ−Ｈがオン状態となるためｎｅｔＢ（ｎ）はＬレベルの電位に充電される。また、ＴＦＴ−Ｄがオフ状態となり、ｎｅｔＡ（ｎ）は電源電圧ＶＳＳ（Ｌレベル）の電位に維持される。このとき、ＴＦＴ−Ｇがオフ状態、ＴＦＴ−Ｆがオフ状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
【００５０】
時刻ｔ３において、ゲート線１３Ｇ（ｎ−１）が駆動され、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。ＴＦＴ−Ｉがオン状態、ＴＦＴ−Ｈがオフ状態となるが、ＴＦＴ−Ｊのゲート端子に、セット信号Ｓとしてゲート線１３Ｇ（ｎ−１）のＨレベルの電位が入力され、ＴＦＴ−Ｊはオン状態となる。ＴＦＴ−ＩよりもＴＦＴ−Ｊの方がＴＦＴの充電能力を高く設定することで、ｎｅｔＢ（ｎ）はＬレベルの電位に維持される。
【００５１】
また、ＴＦＴ−Ｂのゲート端子及びドレイン端子に、セット信号Ｓとして、ゲート線１３Ｇ（ｎ−１）のＨレベルの電位が入力され、ＴＦＴ−Ｂはオン状態となる。ＴＦＴ−Ｄはオフ状態のため、ｎｅｔＡ（ｎ）は（Ｈレベルの電位−ＴＦＴ−Ｂの閾値電圧）の電位にプリチャージされ、ＴＦＴ−Ｆはオン状態となる。このとき、ＴＦＴ−Ｇはオン状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
【００５２】
続いて、時刻ｔ４において、ゲート線１３Ｇ（ｎ−１）が非選択状態となり、クロック信号ＣＫＡのＨレベルの電位と、クロック信号ＣＫＢのＬレベルの電位とがゲートドライバ１１（ｎ）に入力される。
【００５３】
ＴＦＴ−Ｉはオフ状態、ＴＦＴ−Ｈはオン状態となり、ＴＦＴ−Ｊのゲート端子に、セット信号Ｓとしてゲート線１３Ｇ（ｎ−１）のＬレベルの電位が入力され、ＴＦＴ−Ｊはオフ状態となる。これにより、ｎｅｔＢ（ｎ）はＬレベルの電位に維持される。
【００５４】
また、ＴＦＴ−Ｂのゲート端子及びドレイン端子に、セット信号Ｓとして、ゲート線１３Ｇ（ｎ−１）のＬレベルの電位が入力され、ＴＦＴ−Ｂはオフ状態となる。また、ＴＦＴ−Ａ、ＴＦＴ−Ｃ、ＴＦＴ−Ｄもオフ状態となり、ｎｅｔＡ（ｎ）はフローティング状態となる。このとき、ＴＦＴ−Ｆのドレイン端子にクロック信号ＣＫＡのＨレベルの電位が入力されることにより、ゲート線１３Ｇ（ｎ）にＨレベルの電位が入力され、キャパシタＣｂｓｔによって、ｎｅｔＡ（ｎ）の電位が突き上げられ、Ｈレベルより高い電位まで上昇する。ＴＦＴ−Ｇはオフ状態となるため、ゲート線１３Ｇ（ｎ）は選択状態に切り替えられる。
【００５５】
ｎｅｔＡ（ｎ）の電位は、キャパシタＣｂｓｔの容量と、ｎｅｔＡ（ｎ）の寄生容量と、ｎｅｔＡ（ｎ）に接続されたＴＦＴの容量とに依存する。つまり、ｎｅｔＡ（ｎ）の電位の上昇効率Ｔは、以下の式（１）で表される。
Ｔ＝（Ｃ＋Ｃ１）／（Ｃ＋Ｃ２＋Ｃ３）・・・（１）
Ｃ  ：キャパシタＣｂｓｔの容量
Ｃ１：ＴＦＴ−Ｆの寄生容量
Ｃ２：ｎｅｔＡの寄生容量
Ｃ３：ｎｅｔＡに接続されたＴＦＴの寄生容量
【００５６】
上記式（１）に示すように、ｎｅｔＡの寄生容量やｎｅｔＡに接続されたＴＦＴの寄生容量が大きくなるほど、ｎｅｔＡの電位の上昇効率は小さくなり、ｎｅｔＡの電位は低くなる。そのため、本実施形態では、アクティブマトリクス基板２０ａにおいて、ｎｅｔＡの寄生容量及びｎｅｔＡに接続されたＴＦＴの寄生容量の少なくとも一方を抑制する抑制部が設けられている。本実施形態における抑制部の具体的な構成については後述する。
【００５７】
時刻ｔ５において、ゲート線１３Ｇ（ｎ＋１）が駆動され、クロック信号ＣＫＡのＬレベルの電位と、クロック信号ＣＫＢのＨレベルの電位とがゲートドライバ１１（ｎ）に入力される。ＴＦＴ−Ｉはオン状態、ＴＦＴ−ＨとＴＦＴ−Ｊはオフ状態となるため、ｎｅｔＢ（ｎ）はＨレベルの電位に充電される。
【００５８】
このとき、ゲート線１３Ｇ（ｎ＋１）のＨレベルの電位がＴＦＴ−Ｃのゲート端子に入力され、ＴＦＴ−Ｃはオン状態となる。また、ＴＦＴ−Ｄはオン状態、ＴＦＴ−Ｂはオフ状態となり、ｎｅｔＡ（ｎ）はＬレベルの電位に充電される。そして、ＴＦＴ−Ｆはオフ状態、ＴＦＴ−Ｇはオン状態となるため、ゲート線１３Ｇ（ｎ）はＬレベルの電位に充電され、非選択状態に切り替えられる。
【００５９】
時刻ｔ５以降、クロック信号ＣＫＡ、ＣＫＢの電位に応じてｎｅｔＢ（ｎ）の電位はＨレベルとＬレベルとを繰り返す。ｎｅｔＡ（ｎ）は、時刻ｔ５以降、Ｌレベルの電位に維持され、ゲート線１３Ｇ（ｎ）はＬレベルの電位に維持される。
【００６０】
このようにして、液晶表示装置１は、ゲートドライバ群１１Ａ〜１１Ｄによって、ゲート線１３Ｇ（１）〜１３Ｇ（Ｍ）を順次駆動し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。
【００６１】
次に、本実施形態におけるゲートドライバ１１の配置例について説明する。図７Ａ及び図７Ｂは、ゲート線１３Ｇ（ｎ）を駆動するゲートドライバ１１（ｎ）の配置例を示す模式図である。なお、図７Ａ及び図７Ｂでは、便宜上、アルファベットＡ〜Ｋのみ記載し、“ＴＦＴ−”の表記を省略しているが、Ａ〜Ｋは、図５に示したＴＦＴ−Ａ〜ＴＦＴ−Ｋに対応している。また、図７Ａと図７Ｂは、図７Ａ及び図７Ｂにおける列２００において連続しているものとする。
【００６２】
図７Ａ及び図７Ｂに示すように、ゲートドライバ１１（ｎ）を構成する各素子は、ゲート線１３Ｇ（ｎ−２）〜１３Ｇ（ｎ＋１）の各ゲート線の間に配置されている。ゲートドライバ１１（ｎ）は、ゲート線１３Ｇ（ｎ−１）、１３Ｇ（ｎ）、及び１３Ｇ（ｎ＋１）と接続されている。
【００６３】
ゲートドライバ１１（ｎ）におけるＴＦＴ−Ａ〜ＴＦＴ−Ｋ及びキャパシタＣｂｓｔは、ゲート線１３Ｇ（ｎ）とゲート線１３Ｇ（ｎ−１）の間の画素ＰＩＸに分散して配置されている。この例では、便宜上、ＴＦＴ−Ａ〜ＴＦＴ−Ｋ及びキャパシタＣｂｓｔは、一部の画素を除いて隣接するように配置されているが、対向基板２０ｂにおけるカラーフィルタのＲ、Ｇ、Ｂの色のうち、特定の色に対応する画素ＰＩＸに各々配置してもよい。
【００６４】
また、図７Ｂにおいて、出力バッファとして機能するＴＦＴ−Ｆは、３つのＴＦＴが並列に接続されて構成される例を示しているが、接続されるＴＦＴの数はこれに限らず、２つ以上のＴＦＴが接続されていればよい。また、ＴＦＴ−Ｆ以外の他のＴＦＴ及びキャパシタＣｂｓｔについても、必要に応じて複数のＴＦＴ及びキャパシタを接続して構成してもよい。
【００６５】
また、図７Ａ及び図７Ｂにおいて図示を省略するが、ゲートドライバ１１（ｎ）は、配線１５Ｌを介して、ゲート線１３Ｇ（ｎ＋４）を駆動するゲートドライバ１１、及びゲート線１３Ｇ（ｎ−４）を駆動するゲートドライバ１１と接続されている。
【００６６】
図７Ａにおいて、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ−Ｊ、Ｋ、Ｈが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、ＴＦＴ−Ｊ、ＴＦＴ−Ｋ、及びＴＦＴ−Ｈが配置された画素まで引き回されている。また、図７Ｂにおいても、電源電圧信号ＶＳＳを供給する配線１５Ｌは、ＴＦＴ−Ｅ、Ｇが配置された列とは異なる他の列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、ＴＦＴ−Ｅ、及びＴＦＴ−Ｇが配置された画素まで引き回されている。
【００６７】
図７Ｂにおいて、３つのＴＦＴ−Ｆの各ドレイン端子にはクロック信号ＣＫＡが供給される。各ＴＦＴ−Ｆにクロック信号ＣＫＡを供給する配線１５Ｌは、ＴＦＴ−Ｆが配置された列に隣接する列において、端子部１２ｇ（図３参照）からソース線１５Ｓと略平行となるように配線され、各ＴＦＴ−Ｆが配置された画素まで引き回されている。
【００６８】
このように、同じ制御信号が供給される複数のＴＦＴに対して共通の配線１５Ｌを設けることにより、ＴＦＴごとに、各制御信号の配線１５Ｌを設ける場合と比べて配線数を減らすことができる。
【００６９】
ここで、図７Ｂにおける３つのＴＦＴ−Ｆが配置される画素の構成について具体的に説明する。以下の例では、３つのＴＦＴ−Ｆの各々が、カラーフィルタ（図示略）のＢの色に対応する画素に配置されているものとする。
【００７０】
図８は、図７Ｂにおける３つのＴＦＴ−Ｆのうちの１つのＴＦＴ−Ｆが配置されている画素の構成例を示す模式図である。図８において、列２００ｘ＿ｒは、カラーフィルタ（図示略）のＲの色に対応する画素が配列され、列２００ｘ＿ｇは、Ｇの色に対応する画素が配列されて、列２００ｘ＿ｂは、Ｂの色に対応する画素が配列されている。
【００７１】
列２００ｘ＿ｂの画素には、ＴＦＴ−Ｆが配置され、列２００ｘ＿ｒと２００ｘ＿ｇの各画素には、ＴＦＴ−Ｆと接続されたｎｅｔＡ（ｎ）が配線されている。図８では、便宜上、１つのＴＦＴ−Ｆの配置例を示しているが、他のＴＦＴ−Ｆも同様に、Ｂの色に対応する画素に配置され、ｎｅｔＡ（ｎ）を介して相互に接続される。
【００７２】
列２００ｘ＿ｒ，２００ｘ＿ｇ，２００ｘ＿ｂの各画素において、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ（以下、ＴＦＴ−ＰＩＸ）が配置されている。ＴＦＴ−ＰＩＸと画素電極１７とはコンタクトＣＨ１を介して接続されている。
【００７３】
ＴＦＴ−Ｆのソース端子１５ｓは、コンタクトＣＨ２を介してゲート線１３Ｇ（ｎ）と接続されている。ＴＦＴ−Ｆに対してクロック信号ＣＫＡを供給する配線１５Ｌの一部は、ＴＦＴ−Ｆのドレイン端子１５ｄとして機能する。
【００７４】
ここで、図８に示す画素の断面構造について、図９Ａ〜９Ｄを用いて説明する。図９Ａは、図８に示すＴＦＴ−ＰＩＸの部分をＩ−Ｉ線で切断した断面図であり、図９Ｂは、図８に示すコンタクトＣＨ１をＩＩ−ＩＩ線で切断した断面図である。また、図９Ｃは、図８に示すＴＦＴ−Ｆの部分をＩＩＩ−ＩＩＩ線で切断した断面図であり、図９Ｄは、図８に示すコンタクトＣＨ２をＩＶ−ＩＶ線で切断した断面図である。
【００７５】
図９Ａ、９Ｃ、及び９Ｄに示すように、基板２０上にゲート層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ−Ｆのゲート端子と、ｎｅｔＡ（ｎ）とが形成される。
【００７６】
図９Ａ及び図９Ｃに示すように、ゲート層１３の上層において、ＴＦＴ−ＰＩＸが形成される部分とＴＦＴ−Ｆが形成される部分には、ゲート絶縁膜２１を介して酸化物半導体からなる半導体層１４が形成され、半導体層１４の上部で離間するようにソース層１５が形成されている。これにより、図９Ａ〜図９Ｃに示すように、ソース線１５Ｓ、ＴＦＴ−ＰＩＸとＴＦＴ−Ｆの各々のソース端子１５ｓ及びドレイン端子１５ｄ、及び配線１５Ｌが形成される。
【００７７】
図９Ｄに示すように、コンタクトＣＨ２において、ゲート層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース層１５は、コンタクトホールＨ２においてゲート層１３と接するようにゲート絶縁膜２１上に形成されている。これにより、コンタクトＣＨ２において、ＴＦＴ−Ｆのソース端子１５ｓとゲート線１３Ｇ（ｎ）とが接続される。
【００７８】
また、図９Ａ〜図９Ｄに示すように、ソース層１５の上層には、ソース層１５を覆うように保護膜２２と保護膜２３とが積層されている。保護膜２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護膜２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図９Ａ〜図９Ｄに示すように、保護膜２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２等の無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図９Ｃ及び図９Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。
【００７９】
図９Ｂに示すように、コンタクトＣＨ１においては、ＴＦＴ−ＰＩＸのドレイン端子１５の上部において、層間絶縁層２４とシールド層１６と保護膜２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５ｄと接するように層間絶縁層２４の上層に形成されている。
【００８０】
シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量が形成され、容量によって画素電極１７の電位が安定化される。また、画素電極１７と、ＴＦＴ−Ｆ及び配線１５Ｌとの間にシールド層１６が形成されているため、ＴＦＴ−Ｆ及び配線１５Ｌと画素電極１７との間の干渉が低減される。なお、この例では、画素電極１７は、ゲートドライバ１１におけるＴＦＴや、ｎｅｔＡ及びｎｅｔＢ等の内部配線が形成された部分と重なる位置にも設けられているが、これらが形成された部分は光を透過しないため、画素電極１７が設けられていなくてもよい。
【００８１】
しかしながら、図８に示すように、ＴＦＴ−Ｆに接続されたｎｅｔＡ（ｎ）の配線は、ＴＦＴ−Ｆが配置されていない列２００ｘ＿ｒ及び２００ｘ＿ｇの画素に配置されており、ｎｅｔＡ（ｎ）とシールド層１６との間に寄生容量が生じる。上述したように、ｎｅｔＡ（ｎ）の寄生容量が大きくなると、ｎｅｔＡ（ｎ）の電位の上昇効率が下がる。その結果、ゲート線１３Ｇ（ｎ）を駆動するタイミングで、ｎｅｔＡ（ｎ）を所定の電位まで上昇させることができず、ＴＦＴ−Ｆを介してゲート線１３Ｇ（ｎ）に選択電圧を出力することができない。
【００８２】
そのため、本実施形態では、ｎｅｔＡ（ｎ）が配置された列２００ｘ＿ｒ及び２００ｘ＿ｇの画素におけるシールド層１６とｎｅｔＡ（ｎ）との間に、ソース層１５と同じ材料で構成された電極部Ｃ１、Ｃ２（抑制部）を形成する。これにより、ｎｅｔＡ（ｎ）とシールド層１６との間の寄生容量を抑制する。
【００８３】
ここで、図９Ｅに、図８における電極部Ｃ２の部分をＶ−Ｖ線で切断した断面図を示す。図９Ｅに示すように、ｎｅｔＡが形成されているゲート層１３の上には、ゲート絶縁膜２１を介してソース層１５が形成されている。ソース層１５は、ゲート線１３ＧとコンタクトホールＨ２を介して接続されている。
【００８４】
なお、上記の例では、ＴＦＴ−Ｆが配置された画素に隣接する画素に設けられたｎｅｔＡとシールド層１６との間に、電極部が設けられる例を説明したが、ｎｅｔＡが配置された他の画素において、シールド層１６とｎｅｔＡとの間に電極部が設けられていてもよい。
【００８５】
このように、ｎｅｔＡが配置される画素において、ｎｅｔＡとシールド層１６の間にソース層１５が形成されることにより、ｎｅｔＡとシールド層１６との間の寄生容量が抑制される。また、ｎｅｔＡの上にゲート絶縁膜２１を介してソース層１５を形成し、ソース層１５をゲート層１３に接続させることにより、ｎｅｔＡを一方の電極、ソース層１５を他方の電極とするキャパシタを形成することができる。そのため、電極部Ｃ１及びＣ２によって形成されるキャパシタを、図５及び図７Ｂに示すキャパシタＣｂｓｔの一部として機能させることができる。
【００８６】
＜第２実施形態＞
上述した第１実施形態では、ｎｅｔＡが配置される画素において、ｎｅｔＡとシールド層１６との間に電極部Ｃ１，Ｃ２を形成することにより、ｎｅｔＡとシールド層１６との間に生じる寄生容量を抑制する例について説明した。本実施形態では、第１実施形態とは異なる構成によってｎｅｔＡとシールド層１６との間の寄生容量を抑制する例を説明する。
【００８７】
図１０は、図７Ｂに示す３つのＴＦＴ−Ｆのうちの１つが配置される画素の構成例を示す模式図である。図１０において、第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
【００８８】
本実施形態では、ｎｅｔＡ（ｎ）の配線が配置される列２００ｘ＿ｒ及び２００ｘ＿ｇの画素におけるシールド層１６において、ｎｅｔＡ（ｎ）と重なる破線枠１６０で示す部分に開口部（抑制部）が設けられている。
【００８９】
ここで、図１１に、図１０に示す破線枠１６０の部分をＶＩ−ＶＩ線で切断した断面図を示す。図１１に示すように、ｎｅｔＡ（ｎ）が形成された画素におけるシールド層１６において、ｎｅｔＡ（ｎ）と重なる部分には開口部１６０ｈが形成されている。そのため、ｎｅｔＡ（ｎ）とシールド層１６とが重ならず、ｎｅｔＡ（ｎ）とシールド層１６との間の寄生容量が抑制される。
【００９０】
なお、上記では、図１０を用いて、ｎｅｔＡ（ｎ）が形成された画素のうち、一部の画素におけるシールド層１６において開口部１６０ｈを形成する例を説明したが、ｎｅｔＡ（ｎ）が形成された他の画素におけるシールド層１６においても同様に開口部１６０ｈを形成してもよい。
【００９１】
また、第２実施形態において、上述した第１実施形態の構成をさらに適用してもよい。つまり、図１２に示すように、ｎｅｔＡ（ｎ）とシールド層１６との間にソース層１５を形成して電極部Ｃ１，Ｃ２を形成し、シールド層１６においてｎｅｔＡ（ｎ）と重なる部分に開口部１６０ｈを設けるようにしてもよい。第１実施形態のように、ｎｅｔＡ（ｎ）が形成された位置において、ｎｅｔＡ（ｎ）とシールド層１６との間にソース層１５を形成することにより、ｎｅｔＡ（ｎ）の寄生容量は抑制されるが、ゲート線１３Ｇの寄生容量が増加する。そのため、図１２のように、シールド層１６においてｎｅｔＡ（ｎ）と重なる部分に開口部１６０ｈを設けることにより、ｎｅｔＡ（ｎ）の寄生容量を抑制するとともに、ゲート線１３Ｇの寄生容量を抑制することができる。
【００９２】
＜第３実施形態＞
上述した第１実施形態及び第２実施形態では、ｎｅｔＡの寄生容量を抑制する例を説明したが、上記式（１）に示すように、ｎｅｔＡの電位の上昇効率は、ｎｅｔＡに接続されているＴＦＴの寄生容量が大きくなるほど小さくなる。そのため、本実施形態では、ＴＦＴ−Ｆ以外のＴＦＴのうち、ｎｅｔＡに接続されているＴＦＴ−Ａ〜ＴＦＴ−Ｄの少なくとも１つの寄生容量を抑制する例について説明する。
【００９３】
図１３は、図７Ｂに示すＴＦＴ−Ａが配置された画素の構成例を示す模式図である。図１３において、上述した第１実施形態と同様の構成には第１実施形態と同じ符号を付している。
【００９４】
図１３に示すように、ＴＦＴ−Ａのドレイン端子１５ｄは、コンタクトＣＨ２を介してｎｅｔＡ（ｎ）と接続されている。ＴＦＴ−Ａのゲート端子１３ｇは、コンタクトＣＨ２を介してリセット信号ＣＬＲが供給される配線１５Ｌと接続されている。また、電源電圧信号ＶＳＳが供給される配線１５Ｌの一部は、ＴＦＴ−Ａのソース端子１５ｓとして機能する。
【００９５】
本実施形態では、ＴＦＴ−Ａが配置される画素におけるシールド層１６において、ＴＦＴ−Ａと重なる破線枠１６１で示す部分に開口部（抑制部）が設けられている。図１４は、図１３に示すＴＦＴ−ＡをＶＩＩ−ＶＩＩ線で切断した断面図である。図１４に示すように、ＴＦＴ−Ａが形成された画素におけるシールド層１６において、ＴＦＴ−Ａと重なる部分には開口部１６１ｈが形成されている。開口部１６１ｈによって、ＴＦＴ−Ａにおけるソース端子１５ｓ及びドレイン端子１５ｄとシールド層１６とが重ならず、ＴＦＴ−Ａとシールド層１６との間の寄生容量を抑制することができる。
【００９６】
本実施形態では、ＴＦＴ−Ａとの寄生容量を抑制する構成について説明したが、ｎｅｔＡ（ｎ）に接続されるＴＦＴ−Ｂ〜ＴＦＴ−Ｄが配置される画素におけるシールド層１６において、これらＴＦＴと重なる部分に開口部を設けるようにしてもよい。このように構成することにより、ｎｅｔＡ（ｎ）に接続された各ＴＦＴの寄生容量を抑制することができ、ｎｅｔＡ（ｎ）の電位の上昇効率を向上させることができる。
【００９７】
また、ＴＦＴ−Ｆが配置される画素におけるシールド層１６においても、同様に開口部を設けるようにしてもよい。ＴＦＴ−Ｆのゲート端子はｎｅｔＡ（ｎ）と同じゲート層１３に形成され、ゲート層１３の上には、ＴＦＴ−Ｆのソース端子及びドレイン端子を形成するソース層１５が設けられている。そのため、ＴＦＴ−Ｆと重なるシールド層１６において開口部を設けても、ＴＦＴ−Ｂ〜ＴＦＴ−Ｄと比べて、ｎｅｔＡ（ｎ）の寄生容量を抑制する効果は小さいが、ＴＦＴ−Ｆに制御信号を供給する配線１５Ｌの寄生容量を低減することができる。
【００９８】
＜第４実施形態＞
上述した第３実施形態では、ｎｅｔＡ（ｎ）に接続されるＴＦＴが配置される画素におけるシールド層１６において、ＴＦＴと重なる部分に開口部１６１ｈを設けることにより、ｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する例を説明した。本実施形態では、ｎｅｔＡ（ｎ）に接続されるＴＦＴにおいて、相互に面積が異なるドレイン端子とソース端子を設け、面積が小さい方の端子とｎｅｔＡ（ｎ）とを接続することにより、ｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する。
【００９９】
以下、ＴＦＴ−Ａが配置される画素を例にしてｎｅｔＡ（ｎ）に接続されるＴＦＴの寄生容量を抑制する構成を説明する。図１５は、ＴＦＴ−Ａが配置される画素の構成例を示す模式図である。図１５において、第３実施形態と同様の構成には第３実施形態と同じ符号を付している。
【０１００】
図１５に示すように、本実施形態では、ＴＦＴ−Ａは、ソース端子１５ｓとドレイン端子１５ｄとが櫛歯状に配置されて構成されている。この例において、ソース端子１５ｓはドレイン端子１５ｄよりも大きい面積を有する。
【０１０１】
ソース端子１５ｓの一方の端部は、画素内においてソース線１５Ｓと略平行に延伸されている。ソース端子１５ｓの延伸部分は電源電圧信号ＶＳＳが供給される配線１５Ｌとして機能する。ドレイン端子１５ｄの一方の端部は、上段の画素に向かってソース線１５Ｓと略平行に延伸されている。ドレイン端子の延伸部分はｎｅｔＡ（ｎ）に接続するための接続部１５１として機能する。接続部１５１は、コンタクトＣＨ２を介してｎｅｔＡ（ｎ）と接続される。
【０１０２】
図１６の（ａ）に示すように、同等の面積を有する矩形状のソース端子１５ｓとドレイン端子１５ｄとを平行に配置したチャネル幅Ｗを有するＴＦＴの場合、ドレイン端子１５ｄとｎｅｔＡ（ｎ）とを接続すると、破線枠Ｐで示す部分がＴＦＴの寄生容量に寄与する領域となる。なお、ソース端子１５ｓとｎｅｔＡ（ｎ）とを接続した場合であっても、ＴＦＴの寄生容量に寄与する領域は破線枠Ｐで示す領域と略同じ面積となる。
【０１０３】
一方、図１６の（ｂ）に示すように、チャネル幅がＷとなるようにソース端子１５ｓとドレイン端子１５ｄとを櫛歯状に配置したＴＦＴの場合、ドレイン端子１５ｄの一端に接続部１５１を設けると、破線枠Ｑで示す領域がＴＦＴの寄生容量に寄与する領域となる。つまり、図１６の（ｂ）に示すＴＦＴにおいて、面積が小さいドレイン端子１５ｄとｎｅｔＡ（ｎ）とを接続することにより、図１６の（ａ）に示すＴＦＴの場合と比べ、ＴＦＴの寄生容量に寄与する領域が小さくなる。その結果、ＴＦＴの寄生容量が抑制され、ｎｅｔＡ（ｎ）の寄生容量を抑制することができる。
【０１０４】
上記ではＴＦＴ−Ａが配置される画素を例にｎｅｔＡ（ｎ）の寄生容量を抑制する例を説明したが、ｎｅｔＡ（ｎ）に接続されたＴＦＴ−Ａ〜ＴＦＴ−Ｄ、ＴＦＴ−Ｆの少なくとも１つについて図１５のように構成されていればよい。
【０１０５】
なお、図１５及び図１６の（ｂ）に示すように、ソース端子とドレイン端子とを櫛歯状に配置したＴＦＴの場合、ソース端子とドレイン端子とを略平行に配置した図１６の（ａ）に示すＴＦＴと比べてＴＦＴの面積が大きくなり、画素の開口率が低下する。そのため、ＴＦＴ-Ａが配置される画素を構成する一のゲート線１３Ｇの幅を隣接する画素のゲート線１３Ｇの幅よりも小さくしてもよい。具体的には、例えば、図１７に示すように、ゲート線１３Ｇ（ｎ）及びゲート線１３Ｇ（ｎ−１）のうち、ＴＦＴ−Ａの近傍に配置されているゲート線１３Ｇ（ｎ）の幅ｈ２を、隣接する画素のゲート線１３Ｇ（ｎ）の幅ｈ１より小さくしてもよい。このように構成することにより、ＴＦＴ−Ａが配置される画素の開口率の低下を軽減することができる。
【０１０６】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
【０１０７】
＜変形例＞
（１）上述した第３実施形態において、第１実施形態及び第２実施形態の少なくとも一方の抑制部の構成を組み合わせてもよい。このように構成することにより、ｎｅｔＡの寄生容量を抑制するとともに、ｎｅｔＡに接続されたＴＦＴの寄生容量を抑制することができる。その結果、ｎｅｔＡの電位の上昇効率をより向上させることができる。
【０１０８】
（２）上述した第１実施形態から第３実施形態において、ｎｅｔＡに接続されたＴＦＴのソース端子とドレイン端子を第４実施形態と同様に櫛歯状に配置し、面積が小さい方の端子をｎｅｔＡに接続するように構成してもよい。このように構成することにより、ｎｅｔＡの寄生容量を抑制するとともに、ｎｅｔＡに接続されたＴＦＴの寄生容量を抑制することができる。その結果、ｎｅｔＡの電位の上昇効率をより向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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2015166857.tif 000026