(57)【要約】  半導体素子から外部導出端子までのインピーダンスを高精度に均一化した信頼性の高いパワートランジスタモジュールを提供する。第１の導電パターンは、その一端に前記第１の導電パターンに電位を供給する第１の給電点と、前記第１の導電パターン上に少なくとも１つ以上のダイオード素子と、前記ダイオード素子を挟んで前記第１の給電点と反対側の前記第１の導電パターン上に複数のスイッチング素子を有し、第２の導電パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導電パターンとは異なる電位を前記第２の導電パターンに供給する第２の給電点と、を有し、前記複数のスイッチング素子は、複数のボンディングワイヤにより前記第２の導電パターンと電気的に接続され、前記第２の導電パターンは、前記第２の導電パターン上における前記複数のボンディングワイヤの前記第２の導電パターンとの接続領域を規定するスリットパターンが設けられていることを特徴とするパワートランジスタモジュール。
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【特許請求の範囲】
【請求項１】
絶縁基板の主面に複数の半導体素子が配置された回路基板を少なくとも１つ以上含むパワートランジスタモジュールであって、
前記回路基板は、前記絶縁基板上に形成された第１の導電パターンと、
前記絶縁基板上の前記第１の導電パターンとは異なる領域に、前記第１の導電パターンと電気的に絶縁して形成された第２の導電パターンと、を備え、
前記第１の導電パターンは、その一端に前記第１の導電パターンに電位を供給する第１の給電点と、
前記第１の導電パターン上に少なくとも１つ以上のダイオード素子と、
前記ダイオード素子を挟んで前記第１の給電点と反対側の前記第１の導電パターン上に複数のスイッチング素子を有し、
前記第２の導電パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導電パターンとは異なる電位を前記第２の導電パターンに供給する第２の給電点と、を有し、
前記複数のスイッチング素子は、複数のボンディングワイヤにより前記第２の導電パターンと電気的に接続され、
前記第２の導電パターンは、前記第２の導電パターン上における前記複数のボンディングワイヤの前記第２の導電パターンとの接続領域を規定するスリットパターンが設けられていることを特徴とするパワートランジスタモジュール。
【請求項２】
絶縁基板の主面に複数の半導体素子が配置された回路基板を少なくとも１つ以上含むパワートランジスタモジュールであって、
前記回路基板は、絶縁基板上に形成された第１の導電パターンと、
前記絶縁基板上の前記第１の導電パターンとは異なる領域に、前記第１の導電パターンと電気的に絶縁して形成された第２の導電パターンと、を備え、
前記第１の導電パターンは、その一端に前記第１の導電パターンに電位を供給する第１の給電点と、
前記第１の給電部から前記第１の給電部が設けられた端部の反対側の前記第１の導電パターンの端部に向かう方向に沿って配置された複数のスイッチング素子を有し、
前記第２の導電パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導電パターンとは異なる電位を前記第２の導電パターンに供給する第２の給電点と、を有し、
前記複数のスイッチング素子は、複数のボンディングワイヤにより前記第２の導電パターンと電気的に接続され、
前記第２の導電パターンは、前記第２の導電パターン上における前記複数のボンディングワイヤの前記第２の導電パターンとの接続領域を規定するスリットパターンが設けられていることを特徴とするパワートランジスタモジュール。
【請求項３】
前記スリットパターンは、前記第２の導電パターン内にコの字型に形成され、前記複数のボンディングワイヤと前記第２の導電パターンとの接続領域は、前記コの字型のスリットパターンと前記第２の給電部近傍の前記第２の導電パターンの一辺とは反対側の辺により囲まれた領域に設けられていることを特徴とする請求項１または２に記載のパワートランジスタモジュール。
【請求項４】
前記スリットパターンは、前記第２の導電パターン内にＬ字型に形成され、前記複数のボンディングワイヤと前記第２の導電パターンとの接続領域は、前記Ｌ字型のスリットパターンと前記第２の給電部近傍の前記第２の導電パターンの一辺とは反対側の辺を含む前記第２の導電パターンの二辺により囲まれた領域に設けられていることを特徴とする請求項１または２に記載のパワートランジスタモジュール。
【請求項５】
前記スリットパターンは、前記第２の導電パターン内において、前記第２の給電点から遠ざかるに従い、スリットの幅が単調増加的に広くなっていることを特徴とする請求項１から４のいずれかに記載のパワートランジスタモジュール。
【請求項６】
前記複数のスイッチング素子は、前記第２の導電パターンの長手方向に沿って前記第１の導電パターン上に配置され、前記スリットパターンの長手方向は、前記第２の導電パターンの長手方向に沿うように設けられていることを特徴とする請求項１から５のいずれかに記載のパワートランジスタモジュール。
【請求項７】
前記第1の導電パターンは、前記複数のスイッチング素子のうち少なくとも1つのスイッチング素子のドレイン電極と電気的に接続し、
前記第２の導電パターンは、前記複数のスイッチング素子のうち少なくとも1つのスイッチング素子のソース電極と電気的に接続していることを特徴とする請求項１から６のいずれかに記載のパワートランジスタモジュール。
【請求項８】
前記第１の給電点および前記第２の給電点に各々異なる電位の電力を供給し、前記パワートランジスタモジュールを動作させた際、前記第２の導電パターンに前記第１の導電パターンを流れる電流の方向と反対方向の電流が生じるよう前記第２の導電パターンに前記スリットパターンを設けたことを特徴とする請求項１から７のいずれかに記載のパワートランジスタモジュール。
【請求項９】
前記第１の給電点および前記第２の給電点に各々異なる電位の電力を供給し、前記パワートランジスタモジュールを動作させた際、前記第１の導電パターンおよび前記第２の導電パターンの各々に流れる電流の方向が互いに隣接する電流に対し逆方向に流れるよう前記第２の導電パターンに前記スリットパターンを設けたことを特徴とする請求項１から８のいずれかに記載のパワートランジスタモジュール。
【請求項１０】
前記スリットパターンの長手方向の長さは、前記第１の給電点および前記第２の給電点に各々異なる電位の電力を供給し、前記パワートランジスタモジュールを動作させた際、前記複数のスイッチング素子の電流経路に発生するインダクタンスの値の偏差が最小となる長さであることを特徴とする請求項１から９のいずれかに記載のパワートランジスタモジュール。
【請求項１１】
前記スリットパターンの長手方向の長さは、前記第１の給電点および前記第２の給電点に各々異なる電位の電力を供給し、前記パワートランジスタモジュールを動作させた際、前記複数のスイッチング素子のソース端子或いはエミッタ端子から前記第２の給電点までの電流経路に発生するインダクタンスの値の偏差が最小となる長さであることを特徴とする請求項１から１０のいずれかに記載のパワートランジスタモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板上にＩＧＢＴやＭＯＳＦＥＴ等のパワートランジスタを搭載して構成するモジュールに係り、特に、その内部配線構造に関する。
【背景技術】
【０００２】
産業機器や電気鉄道車両、自動車、家電などの電力制御やモーター制御においては、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ）のスイッチング素子やフリーホイールダイオード等の半導体素子を複数個用いてひとつのモジュールに搭載したパワートランジスタモジュールが使用されている。【０００３】
このようなパワートランジスタモジュールは、金属などの放熱板の一方の表面に、所定の形状の金属配線パターンを絶縁基板を介して配置し、その金属配線パターン上に半導体素子を半田接合などの方法によって搭載し、ボンディングワイヤなどにより外部への接続端子（外部導出端子）へと電気的に接続している。以降、絶縁基板と金属配線パターンを合わせたものを回路基板と称す。【０００４】
上記のようなパワートランジスタモジュールにおいては、大電流を扱えるようにするために、モジュール内部の所定の形状の金属配線パターン上に複数の半導体素子を並列接続して使用する場合がある。しかしながら、複数の半導体素子を単純に並列配置することによって電気的な並列接続を実現する場合には問題が発生する。すなわち、金属配線パターン上の半導体素子の配置位置によって外部導出端子への電流経路長が異なるため、並列接続された半導体素子個々の電流値が異なり、一部の半導体素子に電流が集中する問題が生じる。【０００５】
半導体素子間の電流量にばらつきがある場合には、半導体素子で発生する発熱量がばらつくため、半導体素子を金属配線パターンへ接続している半田接続部の劣化が素子毎に異なる。半導体素子の発熱が特に大きい場合には、その半田接続部の劣化が最も顕著となり、回路基板の中で最初に接続不良となり、電流が減少する。このため、他の半導体素子へと電流集中が発生し、そのうち最も電流量が多い半導体素子が上記のような理由により半田接続部の接続不良を発生し、順次回路基板上の電流通電できる素子が減少する不良事象が発生してしまう。この問題は、上記にように、半導体素子と外部導出端子との電流経路長、言い換えればインピーダンスが異なっていることが原因である。【０００６】
並列配置された半導体素子から外部導出端子に至るインピーダンスのばらつきを低減する技術として、例えば特許文献１がある。特許文献１には、内部接続部にスリットを設けることにより、各半導体素子から外部導出端子に至るインピーダンスを均等化し、かつ、内部接続部に放熱構造も兼ねさせることにより半導体素子と内部接続部を接続するボンディングワイヤの熱ストレスを緩和できる半導体装置が開示されている。【０００７】
特許文献１の半導体装置は、ケースと、前記ケース内に配置され、金属配線パターンが設けられた絶縁基板上に半導体素子が搭載された複数の半導体回路基板と、主電流を前記ケース外へ取り出す外部導出端子と、前記外部導出端子の一部が前記ケース内に延伸され、前記複数の半導体基板に沿って配設されるとともに前記半導体素子の主電極と電気的に接合される内部接続部と、前記内部接続部は、放熱性を維持する放熱手段と、前記半導体素子からの電流経路長を均一化するスリット構造を有している。【０００８】
また、特許文献２には、回路基板上のエミッタパターン部に対し、電流通路の幅を細分化する切込みスリットを入れてインダクタンス形成領域を形成する技術が開示されている。【０００９】
特許文献２のパワートランジスタモジュールによれば、仕様の異なる各種トランジスタモジュールでも端子部品の変更なしに、回路パターン上でのワイヤ接続地点を変更することで適正な内部配線インダクタンス付与に容易に対応できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−８７４００号公報
【特許文献２】特開平７−９９２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記の通り、従来のパワートランジスタモジュールにおいては、回路基板上に並列配置された半導体素子は前記回路基板上に接続される外部導出端子までのインピーダンスが不均一であり、そのために各半導体素子を流れる電流量が異なってしまうという問題がある。【００１２】
特許文献１の半導体装置のスリット構造は、半導体回路基板ではなく、前記回路基板間を接続する内部接続部に設けられているため、並列配置されている回路基板間の外部導出端子へのインピーダンスの均一化には効果があるものの、回路基板上に搭載された並列チップ間のインピーダンス均一効果は薄いと考えられる。【００１３】
さらに、内部接続部は、特許文献１の図４で明らかにされた複数の内部接続部の積層構造により、他の内部接続部の電流による干渉効果の悪影響が大きいと考えられるため、スリットによるインピーダンス均一効果は完全なものではなく、並列配置された個々の半導体素子および配列配置された回路基板間には、それぞれインピーダンスのばらつきが残存するものと考えられる。【００１４】
また、特許文献２は、パワートランジスタモジュールを構成する回路基板上にスリット構造を有しているが、これはハーフブリッジを構成する上アームと下アームのトランジスタに係るインダクタンス値の均一化を成すものに限定したものであり、その目的は、回路基板上に搭載された並列チップ間のインピーダンスの均一化とは異なる。【００１５】
従来のインピーダンス、特にインダクタンスを調整する先行技術は、上記した特許文献１或いは特許文献２のようなスリット構造の導入があるが、並列配置された半導体素子のインピーダンスの均一化には不十分である。【００１６】
そこで、本発明の目的は、回路基板上に複数の半導体素子を並列配置して構成されるパワートランジスタモジュールにおいて、各半導体素子から外部導出端子までのインピーダンスを高精度に均一化し、信頼性の高いパワートランジスタモジュールを提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明は、絶縁基板の主面に複数の半導体素子が配置された回路基板を少なくとも１つ以上含むパワートランジスタモジュールであって、前記回路基板は、前記絶縁基板上に形成された第１の導電パターンと、前記絶縁基板上の前記第１の導電パターンとは異なる領域に、前記第１の導電パターンと電気的に絶縁して形成された第２の導電パターンと、を備え、前記第１の導電パターンは、その一端に前記第１の導電パターンに電位を供給する第１の給電点と、前記第１の導電パターン上に少なくとも１つ以上のダイオード素子と、前記ダイオード素子を挟んで前記第１の給電点と反対側の前記第１の導電パターン上に複数のスイッチング素子を有し、前記第２の導電パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導電パターンとは異なる電位を前記第２の導電パターンに供給する第２の給電点と、を有し、前記複数のスイッチング素子は、複数のボンディングワイヤにより前記第２の導電パターンと電気的に接続され、前記第２の導電パターンは、前記第２の導電パターン上における前記複数のボンディングワイヤの前記第２の導電パターンとの接続領域を規定するスリットパターンが設けられていることを特徴とする。【００１８】
また、本発明は、絶縁基板の主面に複数の半導体素子が配置された回路基板を少なくとも１つ以上含むパワートランジスタモジュールであって、前記回路基板は、絶縁基板上に形成された第１の導電パターンと、前記絶縁基板上の前記第１の導電パターンとは異なる領域に、前記第１の導電パターンと電気的に絶縁して形成された第２の導電パターンと、を備え、前記第１の導電パターンは、その一端に前記第１の導電パターンに電位を供給する第１の給電点と、前記第１の給電部から前記第１の給電部が設けられた端部の反対側の前記第１の導電パターンの端部に向かう方向に沿って配置された複数のスイッチング素子を有し、前記第２の導電パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導電パターンとは異なる電位を前記第２の導電パターンに供給する第２の給電点と、を有し、前記複数のスイッチング素子は、複数のボンディングワイヤにより前記第２の導電パターンと電気的に接続され、前記第２の導電パターンは、前記第２の導電パターン上における前記複数のボンディングワイヤの前記第２の導電パターンとの接続領域を規定するスリットパターンが設けられていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、回路基板上に複数の半導体素子を並列配置して構成されるパワートランジスタモジュールにおいて、各半導体素子から外部導出端子までのインピーダンスを高精度に均一化し、信頼性の高いパワートランジスタモジュールを実現できる。【００２０】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２１】
【図１Ａ】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図１Ｂ】本発明の一実施形態に係るパワートランジスタモジュールの等価回路の一部を示す図である。
【図２Ａ】本発明の一実施形態に係るパワートランジスタモジュールの断面図である。
【図２Ｂ】本発明の一実施形態に係るパワートランジスタモジュールの平面図である。
【図３Ａ】従来のパワートランジスタモジュールの構成を示す図である。
【図３Ｂ】従来のパワートランジスタモジュールの等価回路の一部を示す図である。
【図４】従来のパワートランジスタモジュールの等価回路を示す図である。
【図５Ａ】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図５Ｂ】本発明の一実施形態に係るパワートランジスタモジュールの等価回路の一部を示す図である。
【図６】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図７】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図８】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図９】本発明の一実施形態に係るパワートランジスタモジュールの構成を示す図である。
【図１０】本発明のパワートランジスタモジュールにおける効果を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を用いて本発明の実施例を説明する。
【実施例１】
【００２３】
本実施例では、並列配置された半導体素子のインピーダンス均一化を実現するパワートランジスタモジュールの構成を説明する。【００２４】
本実施例におけるパワートランジスタモジュールの構成を図２Ａおよび図２Ｂに示す。図２Ａおよび図２Ｂは各々パワートランジスタモジュールの断面図および平面図を示している。図２Ａおよび図２Ｂにおいて、パワートランジスタモジュール５００は、ケース４００、金属ベース３００、外部導出端子２０１〜２０３、制御信号端子２１１〜２１４、回路基板１００、半田接合層７で構成されている。このうち、ケース４００は、モジュールの外形を決めるものであり、絶縁性を有する樹脂で作製されている。以降の説明では、ケース４００については特に必要がない限り説明を割愛する。【００２５】
金属ベース３００は、ケース４００と共にモジュールの外形を決めるもので、金属材で作製し、放熱器（図示せず）と接することで半田接合層７で接合された１つ以上の回路基板１００で発生した発熱を放熱する経路として機能する。【００２６】
外部導出端子２０１〜２０３は、回路基板１００上の金属（配線）パターンとモジュール外部の主回路とを接続する端子で、モジュールの通電電流の入出力の経路となる。【００２７】
制御信号端子２１１〜２１４は、回路基板１００上の金属（配線）パターンとモジュール外部の制御信号発生回路とをボンディングワイヤ６１〜６４を介して電気的に接続する端子で、モジュール内のスイッチング素子の制御信号の経路となる。【００２８】
回路基板１００は、金属（配線）パターン１および２、スイッチング素子の制御信号パターン３および４、絶縁基板５、金属（配線）パターン６で構成され、パワートランジスタモジュールに用いられる回路基板１００の枚数は、その定格電流容量や金属（配線）パターンによって決まる機能に応じて決定される。【００２９】
半田接合層７は、回路基板１００と金属ベース３００を機械的および電気的に接続するものである。【００３０】
本実施例におけるパワートランジスタモジュールは、図２Ｂに示すように、回路基板１００ａと回路基板１００ｂの２枚の回路基板を用いてパワートランジスタモジュールを構成しており、外部導出端子２０１は回路基板１００ａの高電位となる金属パターンに接続し、外部導出端子２０２は回路基板１００ｂの低電位となる金属パターンに接続し、外部導出端子２０３は回路基板１００ａの低電位となる金属パターンと回路基板１００ｂの高電位となる金属パターンを接続する機能を有している。【００３１】
ここで、回路基板１００ａおよび回路基板１００ｂにおいて、高電位および低電位それぞれの外部導出端子を接続する位置は、実装技術上そして絶縁設計上問題ない範囲で近傍に配置する。これは高電位の金属パターンから低電位の金属パターンへと電流が流れる経路のループ面積を極力小さくし、電流経路で発生するインダクタンスを小さく抑えるためである。【００３２】
図３Ａは、従来のパワートランジスタモジュールにおける回路基板１００ａの金属（配線）パターンと半導体素子の搭載例を示すものである。回路基板１００ａは、高電位の金属パターン１、低電位の金属パターン２、スイッチング素子の制御信号パターン３および４、半導体で形成されたダイオード素子２１〜２４とスイッチング素子１１〜１６、半導体素子を接続するボンディングワイヤ３１〜３３と４１によって構成される。このうち、金属パターン１には、半導体で形成されたダイオード素子２１〜２４のカソード端子が電気的に接続され、半導体で形成されたスイッチング素子１１〜１６のコレクタ端子もしくはドレイン端子が電気的に接続され、外部導出端子２０１との接続のための給電位置５１および５２が配置されている。【００３３】
金属パターン２には、ダイオード素子２１〜２４のアノード端子がボンディングワイヤ４１を介して電気的に接続され、スイッチング素子１１〜１６のコレクタ端子もしくはドレイン端子がボンディングワイヤ３１を介して電気的に接続され、外部導出端子２０３との接続のための給電位置５３および５４が配置されている。【００３４】
スイッチング素子の制御信号パターン３は、ボンディングワイヤ３２を介してスイッチング素子のゲート端子と電気的に接続され、また、モジュール外の制御信号発生回路（図示せず）とボンディングワイヤ６１を介して接続されている。【００３５】
スイッチング素子の制御信号パターン４は、ボンディングワイヤ３３を介してスイッチング素子のソース端子と電気的に接続され、また、モジュール外の制御信号発生回路（図示せず）とボンディングワイヤ６２を介して接続されている。【００３６】
外部導出端子２０１との接続のための給電位置５１および５２、外部導出端子２０３との接続のための給電位置５３および５４は、回路基板１００ａを流れる電流経路のインダクタンスを低減するために、近傍に配置する。【００３７】
図４は、図２Ａのパワートランジスタモジュールに図３Ａに示す回路基板を搭載した場合の等価回路を示したものである。例として回路基板１００ａおよび１００ｂに搭載するスイッチング素子はＦＥＴ型の素子を想定している。スイッチング素子がＩＧＢＴ型の素子であっても本発明の効果は変わるものではないことは言うまでもない。【００３８】
図４に示すパワートランジスタモジュールの等価回路は、上アームを回路基板１００ａによって、下アームを回路基板１００ｂによって構成するハーフブリッジ回路である。外部導出端子２０１が高電位側の主端子となり、外部導出端子２０２が低電位側の主端子となり、外部導出端子２０３が中間電位の主端子となることを示している。この回路基板の等価回路は、２つのダイオード素子と３つのＦＥＴ素子の並列回路の例を示している。本発明が解決する課題は、上述の通り３つのＦＥＴ素子間の電流の不均一性、特に、パワートランジスタモジュールのスイッチング時に生じる過渡電流の不均一性である。【００３９】
図３Ｂを用いて、従来の回路基板すなわち回路基板上の金属パターンにスリットを設けていない回路基板を用いたパワートランジスタモジュールの電流の不均一性について説明する。図３Ｂは、図３Ａの素子配置の上半分を簡略化して等価回路としたものである。この回路基板を搭載するパワートランジスタモジュールがターンオンする場合の電流経路に着目して等価回路を作製しているため、ダイオード素子は割愛している。【００４０】
ＮｏｄｅＤは、金属パターン１の外部導出端子２０１との接続のための給電位置５１を示し、インダクタＬｄ１〜Ｌｄ３はＮｏｄｅＤからＦＥＴ素子Ｍ１１〜Ｍ１３のドレインに向かう金属パターン１上の電流経路のインダクタンスを示す。ＦＥＴ素子Ｍ１１〜Ｍ１３のソースにはボンディングワイヤの等価回路表現としてインダクタＬｗ１〜Ｌｗ３を配置し、金属パターン２上の電流経路のインダクタンスとしてＬｓ１〜Ｌｓ３を配置している。ＮｏｄｅＳは金属パターン２上の外部導出端子２０３との接続のための給電位置５３を示している。図中には電流の流れる方向を矢印にて示している。【００４１】
また、金属パターン１上のインダクタＬｄ２と金属パターン２上のインダクタＬｓ１との間には、パターン間の間隙を介して磁気的結合が発生し、結合係数Ｋ２によって決まる相互インダクタンスＭ２を有している。外部導出端子２０１との接続のための給電位置５１と外部導出端子２０３との接続のための給電位置５３を近傍に配置する構成であり、金属パターン１と金属パターン２の電流の向きは反対方向となるため、相互インダクタンスはお互いの自己インダクタンスを打ち消す（低減する）効果を有する。インダクタＬｄ３とインダクタＬｓ２においても同様である。【００４２】
この等価回路を用いて、電流の不均一性について説明する。図３Ｂに示すように各ＦＥＴ素子が導通（オン）した場合に、電流経路は３つ発生する。すなわち、ＦＥＴ素子Ｍ１１，Ｍ１２，Ｍ１３を経路とする３種である。それぞれの経路に等しい過渡電流の変化率(ｄｉ／ｄｔ）が発生すると仮定して、各経路の総インダクタンスを求める。【００４３】
経路Ｍ１１の場合：【００４４】
【数１】
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【００４５】
経路Ｍ１２の場合：【００４６】
【数２】
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【００４７】
ここでＭ２≧０である。【００４８】
経路Ｍ１３の場合：【００４９】
【数３】
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【００５０】
となる。ここでＬｄ１〜Ｌｄ２の値をＬｄ、Ｌｓ１〜Ｌ３の値をＬｓとすると、
経路Ｍ１１の場合：【００５１】
【数４】
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【００５２】
経路Ｍ１２の場合：【００５３】
【数５】
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【００５４】
ここでＭ２≧０である。【００５５】
経路Ｍ１３の場合：【００５６】
【数６】
2016009496.tif 000008
【００５７】
となる。例えば経路Ｍ１１とＭ１３のインダクタンスを比較すると、その差分は、【００５８】
【数７】
2016009496.tif 000009
【００５９】
Ｌｄ＋Ｌｓ＝２Ｍ２であれば、経路Ｍ１１とＭ１３のインダクタンスは等しいことになるが、これは結合係数Ｋ２＝１の場合のみ満足する。実際にはＫ２＜１となるため、経路Ｍ１１とＭ１３にはインダクタンスの差が発生する。電流経路のｄｉ／ｄｔをすべて等しいと仮定したが、上記のように経路によってインダクタンス差が発生するために、ＮｏｄｅＤとＮｏｄｅＳ間の起電力ｄＶ（＝ｄｉ／ｄｔ・Ｌ）を基準に考えると、経路Ｍ１１〜Ｍ１３のｄｉ／ｄｔはそれぞれ異なる値となる。【００６０】
例えば、経路Ｍ１１のｄｉ／ｄｔは経路Ｍ１３のｄｉ／ｄｔより大きくなることから、経路間に分担電流の不均一性が発生する。不均一の度合いは、インダクタンスの差異に依存することから、各スイッチング素子の経路のインダクタンスの均一化手段が必要になる。【００６１】
本実施例におけるパワートランジスタモジュールの構成とその効果について、図５Ａおよび図５Ｂを用いて説明する。図５Ａの回路基板は、上記の図３Ａの説明で述べた構成に加えて、金属パターン２に２つのＬ字型のスリットパターン６２を設けている。この回路基板では、近傍配置した外部導出端子２０１との接続のための給電位置５１と外部導出端子２０３との接続のための給電位置５３もしくは外部導出端子２０１との接続のための給電位置５２と外部導出端子２０３との接続のための給電位置５４に対し、ダイオード素子を近傍に、ＦＥＴ素子を遠方に配置し、スリットパターン６２を複数のＦＥＴ素子を配列する方向がスリットパターン６２の長手方向となるように形成されるように配置される。【００６２】
つまり、スリットパターン６２は、金属パターン２内にＬ字型に形成され、複数のボンディングワイヤと金属パターン２との接続領域は、Ｌ字型のスリットパターン６２と外部導出端子２０３との接続のための給電位置５３近傍の金属パターン２の一辺とは反対側の辺を含む金属パターン２の二辺により囲まれた領域に設けられている。【００６３】
図５Ｂは、図５Ａの素子配置の上半分を簡略化して等価回路としたものである。この回路基板を搭載するパワートランジスタモジュールがターンオンする場合の電流経路に着目して等価回路を作製しているため、ダイオード素子は割愛している。ＮｏｄｅＤは、金属パターン１の外部導出端子２０１との接続のための給電位置５１を示し、インダクタＬｄ１〜Ｌｄ３はＮｏｄｅＤから各ＦＥＴ素子Ｍ１１〜Ｍ１３のドレインに向かう金属パターン１上の電流経路のインダクタンスを示している。【００６４】
ＦＥＴ素子Ｍ１１〜Ｍ１３のソースにはボンディングワイヤの等価回路表現としてインダクタＬｗ１〜Ｌｗ３を配置し、金属パターン２上の電流経路のインダクタンスとしてＬｓ１〜Ｌｓ７を配置している。スリットパターン６２によって、金属パターン２の電流経路は延長され、かつ相互インダクタンスによって磁気的結合を発生している。ＮｏｄｅＳは金属パターン２上の外部導出端子２０３との接続のための給電位置５３を示している。図中には電流の流れる方向を矢印にて示している。【００６５】
また、金属パターン１上のインダクタＬｄ２と金属パターン２上のインダクタＬｓ１との間には、パターン間の間隙を介して磁気的結合が発生し、結合係数Ｋ２によって決まる相互インダクタンスＭ２を有している。Ｍ２は、電流の流れる方向が同方向のために、結合する自己インダクタンスを増加させる。インダクタＬｄ３とインダクタＬｓ２との関係も同様である。【００６６】
また、スリットパターン６２を介して磁気的結合をするＬｓ１とＬｓ６では、電流方向が逆方向であるため、相互インダクタンスＭ１は自己インダクタンスを低減する効果を有する。インダクタＬｓ２とＬｓ５との関係も同様である。【００６７】
この等価回路を用いて、本実施例の効果について説明する。上記の図３Ｂの説明と同様に、ＦＥＴ素子が導通（オン）した場合に、電流経路は３つ発生する。それぞれの経路に等しい過渡電流の変化率(ｄｉ／ｄｔ）が発生すると仮定して、各経路の総インダクタンスを求める。ここでＭ１≧０，Ｍ２≧０である。【００６８】
経路Ｍ１１の場合：【００６９】
【数８】
2016009496.tif 000010
【００７０】
経路Ｍ１２の場合：【００７１】
【数９】
2016009496.tif 000011
【００７２】
経路Ｍ１３の場合：【００７３】
【数１０】
2016009496.tif 000012
【００７４】
となる。Ｌｄ１〜Ｌｄ３の値をＬｄ、Ｌｓ１〜Ｌ７の値をＬｓとすると、
経路Ｍ１１の場合：【００７５】
【数１１】
2016009496.tif 000013
【００７６】
経路Ｍ１２の場合：【００７７】
【数１２】
2016009496.tif 000014
【００７８】
経路Ｍ１３の場合：【００７９】
【数１３】
2016009496.tif 000015
【００８０】
例えば経路Ｍ１１とＭ１３のインダクタンスを比較すると、その差分は、【００８１】
【数１４】
2016009496.tif 000016
【００８２】
となる。【００８３】
従来の回路基板でのインダクタンスの経路差（数７）と比較すると、Ｍ１＝２Ｍ２であれば、経路Ｍ１１と経路Ｍ１３のインダクタンスの差は等しくなる。一方、本実施例の回路基板パターンではスリットパターン６２の導入により、各経路のインダクタンスの絶対値が大きくなっていることから、インダクタンスのバラツキ（各経路のインダクタンスの平均値に対するインダクタンス経路差の比率）を低減できることになる。【００８４】
例えば、Ｌｄ＝２ｎＨ、Ｌｗ＝５ｎＨ、Ｌｓ＝３ｎＨ、Ｍ１＝３ｎＨ、Ｍ２＝２ｎＨと仮定した場合に、図３Ｂの等価回路で示す従来の回路基板パターンの各スイッチングトランジスタ経路Ｍ１１〜Ｍ１３のバラツキは３６％である一方、図５Ｂの等価回路で示す本実施例の回路基板パターンの各スイッチングトランジスタ経路Ｍ１１〜Ｍ１３のバラツキは１８％と低減できることが明らかである。【００８５】
インダクタンスの絶対値の平均は、図３Ｂの等価回路で示す従来の回路基板パターンの場合には１１ｎＨ、本実施例の場合には２２ｎＨである。上記の説明から、スリットパターン６２を導入した本実施例の回路基板パターンが並列配置されたＦＥＴ素子の電流経路のインダクタンスばらつきを低減させ、インダクタンス値の均一性を改善することがわかる。
【実施例２】
【００８６】
本発明の第２の実施例とその効果について、図１Ａおよび図１Ｂを用いて説明する。図１Ａの回路基板パターンは、実施例１の説明で述べた図５Ａのスリットパターン６２を、図示するように金属パターン２の内部に配置した１つのコの字型のスリットパターン６３に置き換えたものである。【００８７】
つまり、スリットパターン６３は、金属パターン２内にコの字型に形成され、複数のボンディングワイヤと金属パターン２との接続領域は、コの字型のスリットパターン６３と外部導出端子２０３との接続のための給電位置５３近傍の金属パターン２の一辺とは反対側の辺により囲まれた領域に設けられている。【００８８】
この回路基板１００ａでは、実施例１と同様に、近傍配置した外部導出端子２０１との接続のための給電位置５１と外部導出端子２０３との接続のための給電位置５３もしくは外部導出端子２０１との接続のための給電位置５２と外部導出端子２０３との接続のための給電位置５４に対し、ダイオード素子を近傍に、ＦＥＴ素子を遠方に配置し、スリットパターン６３は、複数のＦＥＴ素子の配置される方向がスリットパターン６３の長手方向となるように形成されるように配置される。さらに、スリットパターン６３を金属パターン２の内部に配置したことから、以下の２点の利点が発生する。【００８９】
第１の利点は、回路基板１００ａの上下対称に配置するＦＥＴ素子のソース電極からのボンディングワイヤの配置点を兼ねることができるために、金属パターン２の面積を低減することができる点である。実施例１では、金属パターン上下にボンディングワイヤを配置する領域を設定していたが、本実施例の回路基板パターンでは、その領域を兼用でき、ボンディングワイヤ領域を約１／２に減少させることができる。【００９０】
第２の利点は、回路基板１００ａを流れる電流の方向が、隣接する全てのパターン間において逆方向となることである。これにより、隣接パターン間の磁気的結合による相互インダクタンスは、自己インダクタンスを低減する効果を有し、スリット導入による反作用であるインダクタンス絶対値の増大を抑えることができる。この作用効果について、図１Ｂを用いて詳細に説明する。【００９１】
図１Ｂは、図１Ａの素子配置の上半分を簡略化して等価回路としたものである。この回路基板１００ａを搭載するパワートランジスタモジュールがターンオンする場合の電流経路に着目して等価回路を作製しているため、ダイオード素子は割愛している。ＮｏｄｅＤは、金属パターン１の外部導出端子２０１との接続のための給電位置５１を示し、インダクタＬｄ１〜Ｌｄ３はＮｏｄｅＤから各ＦＥＴ素子Ｍ１１〜Ｍ１３のドレインに向かう金属パターン１上の電流経路のインダクタンスを示す。ＦＥＴ素子Ｍ１１〜Ｍ１３のソースにはボンディングワイヤの等価回路表現としてインダクタＬｗ１〜Ｌｗ３を配置し、金属パターン２上の電流経路のインダクタンスとしてＬｓ１〜Ｌｓ７を配置している。【００９２】
スリットパターン６３によって、金属パターン２の電流経路は延長され、かつ相互インダクタンスによって磁気的結合が発生している。ＮｏｄｅＳは金属パターン２上の外部導出端子２０３との接続のための給電位置５３を示している。図中には電流の流れる方向を矢印にて示している。【００９３】
また、金属パターン１上のインダクタＬｄ２と金属パターン２上のインダクタＬｓ６との間には、パターン間の間隙を介して磁気的結合が発生し、結合係数Ｋ２によって決まる相互インダクタンスＭ２を有している。本実施例では、Ｍ２は電流の流れる方向が逆方向のために、結合する自己インダクタンスを減少させる。インダクタＬｄ３とインダクタＬｓ５との関係も同様である。【００９４】
また、スリットパターン６３を介して磁気的結合をするＬｓ１とＬｓ６では、電流方向が逆方向であるため、結合係数Ｋ１によって決まる相互インダクタンスＭ１は自己インダクタンスを低減する効果を有する。インダクタＬｓ２とＬｓ５との関係も同様である。この等価回路を用いて、本実施例の効果について説明する。【００９５】
上記の図３Ｂの説明と同様に、ＦＥＴ素子が導通（オン）した場合に、電流経路は３つ発生する。それぞれの経路に等しい過渡電流の変化率(ｄｉ／ｄｔ）が発生すると仮定して、各経路の総インダクタンスを求める。ここでＭ１≧０、Ｍ２≧０である。【００９６】
経路Ｍ１１の場合：【００９７】
【数１５】
2016009496.tif 000017
【００９８】
経路Ｍ１２の場合：【００９９】
【数１６】
2016009496.tif 000018
【０１００】
経路Ｍ１３の場合：【０１０１】
【数１７】
2016009496.tif 000019
【０１０２】
となる。Ｌｄ１〜Ｌｄ３の値をＬｄ、Ｌｓ１〜Ｌ７の値をＬｓとすると、
経路Ｍ１１の場合：【０１０３】
【数１８】
2016009496.tif 000020
【０１０４】
経路Ｍ１２の場合：【０１０５】
【数１９】
2016009496.tif 000021
【０１０６】
経路Ｍ１３の場合：【０１０７】
【数２０】
2016009496.tif 000022
【０１０８】
例えば経路Ｍ１１とＭ１３のインダクタンスを比較すると、その差分は、【０１０９】
【数２１】
2016009496.tif 000023
【０１１０】
となる。【０１１１】
例えば、Ｌｄ＝２ｎＨ、Ｌｗ＝５ｎＨ、Ｌｓ＝３ｎＨ、Ｍ１＝３ｎＨ、Ｍ２＝２ｎＨと仮定した場合に、図３Ｂの等価回路で示す従来の回路基板パターンの各スイッチングトランジスタ経路Ｍ１１〜Ｍ１３のバラツキは３６％である一方、図５Ｂの等価回路で示す本実施例の回路基板パターンの各スイッチングトランジスタ経路Ｍ１１〜Ｍ１３のバラツキは２７％と低減できることが明らかである。【０１１２】
また、インダクタンスの絶対値の平均は、図３Ｂの等価回路で示す従来の回路基板パターンの場合には１１ｎＨであるのに対して、本実施例の場合には約１５ｎＨと、実施例１よりもインダクタンスを低く抑えながら、かつ、各経路間のインダクタンスばらつきを低減できることが明らかである。上記の説明から、スリットパターン６３を導入した本実施例の回路基板パターンが並列配置されたＦＥＴ素子の電流経路のインダクタンスとインダクタンスばらつきを共に低減させることがわかる。
【実施例３】
【０１１３】
本発明の第３の実施例とその効果について、図６を用いて説明する。図６の回路基板パターンは、実施例２の説明で述べたスリットパターンを、図示のように外部導出端子２０１との接続のための給電位置５１と外部導出端子２０３との接続のための給電位置５３もしくは外部導出端子２０１との接続のための給電位置５２と外部導出端子２０３との接続のための給電位置５４に対し、遠方になるほどそのスリット幅を単調増加的に広く変化させたものである。この不均一なスリット幅を有する略コの字型のスリットパターン６４によって、実施例２で述べた効果に加え、インダクタンスの絶対値を調整することが可能となる。すなわち、本実施例の回路基板１００ａを用いることで、回路基板のスリットパターン幅のみの設計変更によって、インダクタンスの絶対値およびばらつきの値を調整可能とする利点を得ることができる。
【実施例４】
【０１１４】
本発明の第４の実施例とその効果について、図７乃至図９を用いて説明する。図７の回路基板パターンは実施例２で説明した図１Ａの回路基板パターンの上半分の構成からなる回路基板パターンである。実施例１乃至実施例３では、回路基板１００ａの両側すなわち図１Ａ、図５Ａ、図６の回路基板１００ａの金属パターン２を挟んで回路基板１００ａの上下に金属パターン１を設け、各々の金属パターン１上に複数のダイオード素子および複数のスイッチング素子を配置した形態を用いて説明したが、図７に示すように、回路基板１００ａの片側すなわち図７の上半分の領域に複数のダイオード素子とスイッチング素子を設けて、回路基板１００ａのもう一方の片側すなわち図７の下半分の領域に金属パターン２を設けた回路基板１００ａにおいても、その金属パターン２に図７に示すようなＬ字型のスリット６５を設けることにより、実施例１乃至実施例３のような効果を得ることができる。【０１１５】
また、同様に、図８或いは図９に示す回路基板１００ａの金属パターン２にそれぞれＬ字型のスリット６６、略Ｌ字型のスリット６７を設けることにより、実施例１乃至実施例３と同様な効果を得ることができる。なお、図８の回路基板１００ａは図５Ａの回路基板パターンの上半分の構成からなる回路基板パターンであり、図９の回路基板１００ａは図６の回路基板パターンの上半分の構成からなる回路基板パターンである。【０１１６】
実施例１および実施例２で説明した回路基板１００ａを用いた場合の効果を図１０に示す。図１０はスイッチング素子Ｍ１１からＭ１３における経路インダクタンスの相対比較を示している。【０１１７】
図３Ａに示す従来の回路基板１００ａにおいては、各スイッチング素子の経路インダクタンスのばらつきが大きいのに対し、図５Ａに示す回路基板１００ａ（実施例１）および図１Ａに示す回路基板１００ａ（実施例２）では、そのばらつきが改善し、ほぼ均一化されていることが分かる。【０１１８】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。【０１１９】
例えば、スイッチング素子を各実施例で用いたＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳ型電界効果トランジスタ）に対して、Ｊ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ：接合型電界効果トランジスタ）のユニポーラデバイス、そしてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスのいずれのデバイスに置き換え、さらに端子の機能のうち、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない。【０１２０】
また、ダイオード素子に関しても、同様に、ＰＮ接合ダイオードやＳＢ（Ｓｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ−jｕｎｃｔｉｏｎ：ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではない。さらに、スイッチング素子内部にダイオードを形成し、各実施例で説明した回路基板１００ａに単体のダイオード素子を搭載しない場合であっても、上記の各実施例で説明したように金属パターン２内にスリットパターンを設けることにより各実施例と同様の効果を得ることができる。
【符号の説明】
【０１２１】
１，２，６…金属（配線）パターン
３，４…スイッチング素子の制御信号パターン，５…絶縁基板
７…半田接合層
１１，１２，１３，１４，１５，１６…スイッチング素子
２１，２２，２３，２４…ダイオード素子
３１，３２，３３，３４，３５，３６，３７，４１…ボンディングワイヤ
５１，５２…外部導出端子２０１との接続のための給電位置
５３，５４…外部導出端子２０３との接続のための給電位置
６２，６３，６４，６５，６６，６７…スリットパターン
１００，１００ａ，１００ｂ…回路基板
２０１，２０２，２０３…外部導出端子
２１１，２１２，２１３，２１４…制御信号端子
３００…金属ベース
４００…ケース
５００…パワートランジスタモジュール
Ｋ１，Ｋ２…結合係数
Ｌｄ１，Ｌｄ２，Ｌｄ３，Ｌｗ１，Ｌｗ２，Ｌｗ３，Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４，Ｌｓ５，Ｌｓ６，Ｌｓ７…インダクタ
Ｍ１，Ｍ２…相互インダクタンス
Ｍ１１，Ｍ１２，Ｍ１３…ＦＥＴ素子。
【図１Ａ】
2016009496.tif 000024
【図１Ｂ】
2016009496.tif 000025
【図２Ａ】
2016009496.tif 000026
【図２Ｂ】
2016009496.tif 000027
【図３Ａ】
2016009496.tif 000028
【図３Ｂ】
2016009496.tif 000029
【図４】
2016009496.tif 000030
【図５Ａ】
2016009496.tif 000031
【図５Ｂ】
2016009496.tif 000032
【図６】
2016009496.tif 000033
【図７】
2016009496.tif 000034
【図８】
2016009496.tif 000035
【図９】
2016009496.tif 000036
【図１０】
2016009496.tif 000037
【国際調査報告】
2016009496.tif 000038
2016009496.tif 000039
2016009496.tif 000040
2016009496.tif 000041