(57)【要約】  本発明は、ＳｉＣ−ＳＢＤ構造を有し、通電劣化やリカバリ損失を発生させずにサージ電流耐量を向上できるパワー半導体素子およびそれを用いるパワー半導体モジュールを提供する。炭化珪素からなるショットキーバリアダイオードにおいて、アクティブ領域は、第１電極との間に、複数の線状パターンを有する第１ショットキー接合を構成する第１導電型の第１半導体領域（１）と、第１ショットキー接合に隣接し、第１電極と接続される第２導電型の第２半導体領域（２）とを含み、アクティブ領域と周縁領域の境界部において、第１電極および第１半導体領域によって構成され、かつ複数の線状パターンを囲む少なくとも一個の環状パターンを有する第２ショットキー接合（１６）が設けられ、第２半導体領域は第２ショットキー接合に隣接しかつ第１電極に接続され、順バイアス状態において、第１および第２ショットキー接合は導通部、第２半導体領域は非導通部となる。
2016185526.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなるショットキーバリアダイオードを備えるパワー半導体素子において、
前記ショットキーバリアダイオードは、アクティブ領域および前記アクティブ領域の周囲に位置する周縁領域を有し、
前記アクティブ領域は、
第１電極と、
前記第１電極との間に、複数の線状パターンを有する第１ショットキー接合を構成する第１導電型の第１半導体領域と、
前記第１ショットキー接合に隣接し、前記第１電極と接続される第２導電型の第２半導体領域と、
前記第１半導体領域と接続される第２電極と、
を含み、
前記周縁領域は、前記第１半導体領域と、前記第２電極と、を含み、
前記アクティブ領域と前記周縁領域の境界部において、前記第１電極および前記第１半導体領域によって構成され、かつ前記複数の線状パターンを囲む少なくとも一個の環状パターンを有する第２ショットキー接合が設けられ、前記第２半導体領域は前記第２ショットキー接合に隣接するとともに前記第１電極に接続され、
順バイアス状態において、前記第１および第２ショットキー接合は導通部となり、前記第２半導体領域は非導通部となる
ことを特徴とするパワー半導体素子。
【請求項２】
請求項１に記載のパワー半導体素子において、
同心に配置される複数個の前記環状パターンを有することを特徴とするパワー半導体素子。
【請求項３】
請求項１に記載のパワー半導体素子において、
前記環状パターンは無端状であることを特徴とするパワー半導体素子。
【請求項４】
請求項３に記載のパワー半導体素子において、
前記環状パターンは、前記複数の線状パターンの複数の端部が並ぶ方向に平行な直線部と、前記線状パターンの長手方向に平行な直線部と、円弧状の角部を有することを特徴とするパワー半導体素子。
【請求項５】
請求項１に記載のパワー半導体素子おいて、
前記第１半導体領域は、
前記第２電極が接触する基板領域と、
前記基板領域よりも不純物濃度が低い第１半導体層と、
前記第１半導体層よりも不純物濃度が高く、前記第１半導体層に隣接すると共に、前記第１電極と前記第１および第２ショットキー接合を構成する第２半導体層と、
を有することを特徴とするパワー半導体素子。
【請求項６】
請求項１に記載のパワー半導体素子において、順方向電流が多数キャリアのみによって流れることを特徴とするパワー半導体素子。
【請求項７】
請求項２に記載のパワー半導体素子において、
前記環状パターンが３個以上であることを特徴とするパワー半導体素子。
【請求項８】
請求項１に記載のパワー半導体素子において、
前記複数の線状パターンの複数の端部が前記環状パターンに連結することを特徴とするパワー半導体素子。
【請求項９】
請求項１に記載のパワー半導体素子において、
前記第２半導体領域は、定格電流の２倍以下の電流が流れる状態において、非導通部となることを特徴とするパワー半導体素子。
【請求項１０】
請求項９に記載のパワー半導体素子において、
前記第２半導体領域は、定格電流の２倍よりも大きな電流が流れる状態において、導通部となることを特徴とするパワー半導体素子。
【請求項１１】
請求項２に記載のパワー半導体素子において、
前記第２半導体領域は、前記境界部において、同心かつ前記第２ショットキー接合の前記複数の環状パターンと交互に配置される複数の環状パターンを有することを特徴とするパワー半導体素子。
【請求項１２】
請求項１１に記載のパワー半導体素子において、
前記第２半導体領域の前記複数の環状パターンは、内周から外周に行くに従って、幅が広くなることを特徴とするパワー半導体素子。
【請求項１３】
請求項１１に記載のパワー半導体素子において、
前記第２ショットキー接合の前記複数の環状パターンは、内周から外周に行くに従って、幅が狭くなることを特徴とするパワー半導体素子。
【請求項１４】
請求項１に記載のパワー半導体素子おいて、
前記第１半導体領域は、
前記第２電極が接触する基板領域と、
前記基板領域よりも不純物濃度が低い第１半導体層と、
前記第１半導体層よりも不純物濃度が高く、前記第１半導体層に隣接する第２半導体層と、を有し、
前記第１ショットキー接合は、前記第１電極および前記第２半導体層によって構成され、
前記第２ショットキー接合は、前記第１電極および前記第１半導体層によって構成されることを特徴とするパワー半導体素子。
【請求項１５】
半導体スイッチング素子とショットキーバリアダイオードが逆並列に接続されるアーム回路を備えるパワー半導体モジュールにおいて、
前記ショットキーバリアダイオードは炭化珪素からなると共に、アクティブ領域および前記アクティブ領域の周囲に位置する周縁領域を有し、
前記アクティブ領域は、
第１電極と、
前記第１電極との間に、複数の線状パターンを有する第１ショットキー接合を構成する第１導電型の第１半導体領域と、
前記第１ショットキー接合に隣接し、前記第１電極と接続される第２導電型の第２半導体領域と、
前記第１半導体領域と接続される第２電極と、
を含み、
前記周縁領域は、前記第１半導体領域と、前記第２電極と、を含み、
前記アクティブ領域と前記周縁領域の境界部において、前記第１電極および前記第１半導体領域によって構成され、かつ前記複数の線状パターンを囲む少なくとも一個の環状パターンを有する第２ショットキー接合が設けられ、前記第２半導体領域は前記第２ショットキー接合に隣接するとともに前記第１電極に接続され、
順バイアス状態において、前記第１および第２ショットキー接合は導通部となり、前記第２半導体領域は非導通部となる
ことを特徴とするパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料として炭化珪素を用いるパワー半導体素子およびそれを用いるパワー半導体モジュールに関する。
【背景技術】
【０００２】
インバータに代表される電力変換機器の中で、パワー半導体素子は整流機能やスイッチング機能をもつ主要な構成部品として使われている。パワー半導体素子の半導体材料として現在はシリコンが主流であるが、物性に優れる炭化珪素（ＳｉＣ）の採用が始まっている。【０００３】
ＳｉＣは、シリコンよりも絶縁破壊電界強度が一桁高く高電圧用途に適する。さらに、所望の素子耐電圧に対して、半導体層の厚さを薄くできるので、素子の抵抗を下げられる。また、ＳｉＣは、熱伝導率がシリコンの３倍であり、かつ高温でも半導体の性質を失いにくいので、原理的に温度上昇に強い。これらにより、ＳｉＣは、パワー半導体素子の半導体材料に適している。【０００４】
インバータを構成するパワー半導体モジュール内のスイッチング素子と整流素子の内、整流素子である環流ダイオードをシリコンダイオードからＳｉＣダイオードに置き換えたＳｉＣハイブリッドモジュールの開発が先行している。整流素子はスイッチング素子に比べて構造と動作が単純で素子開発を進めやすいこと、またスイッチング損失を大幅に低減できるメリットが明確なことが理由にある。【０００５】
このような、ＳｉＣハイブリッドモジュールとして、例えば特許文献１に記載される高耐圧仕様のパワー半導体モジュールでは、高耐圧のスイッチング素子であるシリコンのＩＧＢＴ（Insulated Gate Bipolar Transistor）と、環流ダイオードであるＳｉＣのＳＢＤ（Schottky Barrier Diode）とが逆並列に接続されるアーム回路がケース内に格納される。【０００６】
ユニポーラ素子であるＳＢＤは、バイポーラ素子であるＰＮダイオードと異なり、素子内において少数キャリアが蓄積されない。このため、アーム回路のスイッチング動作時にリカバリ電流がほとんど流れないので、パワー半導体モジュールにおいて発生するスイッチング損失を大幅に低減できる。しかし、ＳＢＤにおいては、耐圧を高めるためにドリフト層の厚みを増すと抵抗が高くなるため電力損失が増大する。特に一般的なＳｉのＳＢＤは、電力損失の増大が過大となるため、高電圧分野への適用が難しい。これに対し、ＳｉＣのＳＢＤは、ＳｉのＳＢＤよりもドリフト層を大幅に薄くできるので、ユニポーラ素子でありながらも６００Ｖ〜３．３ｋＶといった高電圧領域まで適用することができる。【０００７】
ＳＢＤはオフ状態におけるリーク電流がＰＮダイオードよりも大きくなりやすい。これは、ＰＮ接合のバリアハイトよりもショットキー接合のバリアハイトの方が低いことによる。ＳＢＤのリーク電流を低減するために、例えば特許文献２に記載されるような、ＪＢＳ（Junction Barrier Controlled Schottky）構造あるいはＭＰＳ（Merged PiN Schottky）構造が知られている。【０００８】
ここで、従来例である単純構造を有するＳｉＣのＳＢＤの断面を図４に示し、従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を図５に示す。図４，５において、５はｎ＋型のＳｉＣ基板であり、１０はＳｉＣからなるｎ−型ＳｉＣエピタキシャル層（ドリフト層）である。図５に示すＪＢＳ構造のＳＢＤは、ｎ−型ＳｉＣエピタキシャル層１０表面のｎ型不純物領域１中にｐ型不純物領域２が形成される。オフ状態では図５のカソード電極３が正電位となるためｐｎ接合４は逆バイアスされ、ｐｎ接合４の接合界面から延びる空乏層がショットキー接合９表面の電界を緩和するため、リーク電流が低減される。【０００９】
なお、上記ＭＰＳ構造における接合構造は、図５に示す接合構造と同様であり、ＪＢＳ構造と同様にリーク電流が低減される。但し、ＭＰＳ構造においては、ｐ型不純物領域２の不純物濃度を増加すると共に、これによりｐ型不純物領域２とアノード電極６との接続をオーミック接触にするか、あるいはオーミック接触に近づける。このため、順バイアス時に、ｐ型不純物領域２からｎ−型ＳｉＣエピタキシャル層１０内に少数キャリアが注入され、伝導度変調により抵抗が下がるので、サージ電流耐量が向上する。【００１０】
なお、特許文献２に記載される技術においては、ＪＢＳ構造およびＭＰＳ構造において、ｐ型不純物領域が、濃度が１×１０１７ｃｍ−３以上１×１０２２ｃｍ−３以下であるｐ型不純物元素と、ｐ型不純物元素に対する濃度比が０．３３より大きく１．０より小さなｎ型不純物元素とを組み合わせて形成される。これにより、アノード電極とｐ型不純物領域との間のコンタクト抵抗が低減され、サージ電流耐量が向上する。【００１１】
従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの平面パターンを図６に示す。図６に示すように、ショットキー接合が形成される複数の直線状のｎ型不純物領域１が、長手方向をそろえて互いに平行かつ等間隔に配置される。すなわち、本従来例の平面パターンは、いわゆるラインアンドスペースパターンである。なお、ｎ型不純物領域１は、図５におけるｎ−型ＳｉＣエピタキシャル層１０の一部である。また、図６に示すように、ｎ型不純物領域１は、ｐ型不純物領域２に囲まれる。上述したように、ｐ型不純物領域２は非導通領域となるので、ｎ型不純物領域１およびｐ型不純物領域２を含む活性領域における実効的な導通領域の面積は、活性領域の面積よりもｐ型不純物領域２の面積分だけ減少する。このため、図４の単純構造のＳＢＤよりも抵抗が増加する。【００１２】
このような抵抗増加を抑える技術が、特許文献３に開示されている。本技術を適用した従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を図７に示す。図７に示すように、ｐ型不純物領域２近傍で、ｎ型不純物領域１１のキャリア濃度をイオン注入により増加させる。このようなｎ型不純物領域１１すなわち電流分散層により、狭窄した電流経路１２の抵抗が低減されると共に、ｐ型不純物領域２の直下部にまで電流経路を拡げることができる。このため、図４の単純構造のＳＢＤとほぼ程度まで導通損失を低減できる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４９０２０２９号公報
【特許文献２】特開２０１４−１８７１１５号公報
【特許文献３】国際公開第２０１１／１５１９０１号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記のように、ＳｉＣ製のＳＢＤ（以下、「ＳｉＣ−ＳＢＤ」と記す）により、リカバリ特性に優れるユニポーラ素子のＳＢＤが高電圧領域まで適用可能となり、さらにＪＢＳ構造やＭＰＳ構造の適用によりリーク電流が低減され、ＳｉＣ−ＳＢＤの実用性が向上する。しかし、ＳｉＣ−ＳＢＤにはシリコン製のＰＮダイオード（以下、「Ｓｉ−ＰＮＤ」と記す）よりもサージ電流耐量が低いという問題がある。【００１５】
サージ電流耐量は、ダイオードの順方向電流が通常の使用条件から許容される最大値（定格値）を大幅に超えた場合であっても破壊しない限界の通電電流（非繰り返し）であり、Ｓｉ−ＰＮＤでは概略、定格電流の１０倍程度は許容する。これに対し、ＳｉＣ−ＳＢＤのサージ電流耐量はＳｉ−ＰＮＤの半分程度である。【００１６】
上述したようにＳｉＣがＳｉよりも高温における物性に優れていながらも、ＳｉＣ−ＳＢＤのサージ電流耐量がＳｉ−ＰＮＤよりも低くなる要因は、本発明者の検討によれば、ＳｉＣ−ＳＢＤとＳｉ−ＰＮＤの温度特性にある。高温下では、ＳｉＣの移動度の低下によりユニポーラ素子のＳｉＣ−ＳＢＤの抵抗が増大して通電損失が増し、通電損失が増すとＳｉＣの温度が上昇してＳｉＣ−ＳＢＤの抵抗が増大する。このため、ＳｉＣ−ＳＢＤは、室温でのオン電圧（ＶＦ）が同等のＳｉ−ＰＮＤと比較して、高温でのＶＦが大きくなる。例えば３．３ｋＶ耐圧のＳｉＣ−ＳＢＤでは、抵抗の大部分を占めるドリフト層部分は絶対温度の２．５〜３．０乗に比例して抵抗が増加していき、１５０℃でのＶＦは室温の２倍程度の大きさになる。これに対し、Ｓｉ−ＰＮＤでは、ＳｉもＳｉＣ同様に高温で移動度は低下するものの、温度上昇により少数キャリアが増加するため、ＶＦの増大が抑えられる。例えば、３．３ｋＶ耐圧のＳｉ−ＰＮＤのＶＦは１５０℃でも室温におけるＶＦの１〜２割程度の増加である。このようなＳｉＣ−ＳＢＤおよびＳｉ−ＰＮＤのＶＦの温度特性の違いにより、ＳｉＣ−ＳＢＤにおいて、サージ電流による破壊寸前の高温下では、温度上昇とそれに伴うＶＦの増加との間に正のフィードバックが強く働き、過大な通電損失の発生によりＳｉＣ−ＳＢＤが破壊に至る。このため、ＳｉＣ−ＳＢＤのサージ電流耐量はＳｉ−ＰＮＤのサージ電流耐量よりも低くなる。【００１７】
サージ電流耐量の低下は、図５および図７に示すようなＪＢＳ構造のＳｉＣ−ＳＢＤにおいて顕著である。これに対し、ＭＰＳ構造のＳｉＣ−ＳＢＤでは、順バイアス時にｐ型不純物領域２から少数キャリアを注入するので、高温におけるＶＦの増大が抑えられ、サージ電流耐量の低下が抑えられる。しかしながらＳｉＣのＭＰＳ構造には、少数キャリアの注入により基底面転位（Basal Plane Dislocation：ＢＰＤ）などの結晶欠陥が拡張する通電劣化や、少数キャリアの注入によりスイッチング時のリカバリ損失が生じるという問題がある。また、上述したような特許文献２に記載される技術、すなわち、アノード電極とｐ型不純物領域との間のコンタクト抵抗を低減してサージ電流耐量を向上する技術についても、ＭＰＳ構造と同様の問題がある。【００１８】
そこで、本発明は、ＳｉＣ−ＳＢＤ構造を有し、通電劣化やリカバリ損失の発生を伴うことなくサージ電流耐量を向上できるパワー半導体素子およびそれを用いるパワー半導体モジュールを提供する。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明によるパワー半導体素子は、炭化珪素からなるショットキーバリアダイオードを備えるものであって、ショットキーバリアダイオードは、アクティブ領域およびアクティブ領域の周囲に位置する周縁領域を有し、アクティブ領域は、第１電極と、第１電極との間に、複数の線状パターンを有する第１ショットキー接合を構成する第１導電型の第１半導体領域と、第１ショットキー接合に隣接し、第１電極と接続される第２導電型の第２半導体領域と、第１半導体領域と接続される第２電極と、を含み、周縁領域は、第１半導体領域と、第２電極と、を含み、アクティブ領域と周縁領域の境界部において、第１電極および第１半導体領域によって構成され、かつ複数の線状パターンを囲む少なくとも一個の環状パターンを有する第２ショットキー接合が設けられ、第２半導体領域は第２ショットキー接合に隣接するとともに第１電極に接続され、順バイアス状態において、第１および第２ショットキー接合は導通部となり、第２半導体領域は非導通部となる。【００２０】
また、上記課題を解決するために、本発明によるパワー半導体モジュールは、半導体スイッチング素子とショットキーバリアダイオードが逆並列に接続されるアーム回路を備えるものであって、ショットキーバリアダイオードが上記本発明によるパワー半導体素子におけるショットキーバリアダイオードである。
【発明の効果】
【００２１】
本発明によれば、アクティブ領域と周縁領域の境界部において、環状パターンを有する第２ショットキー接合により電流集中が緩和される。また、第２半導体領域は非導通部とすることによりリカバリ電流や通電劣化を抑えられる。従って、炭化珪素からなるショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）のサージ電流耐量を、通電劣化やリカバリ損失の発生を伴うことなく向上することができる。【００２２】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２３】
【図１】実施形態１であるパワー半導体素子の平面パターンを示す。
【図２】実施形態２であるパワー半導体モジュールの構成を示す組図である。
【図３】実施形態２のパワー半導体モジュールの回路構成を示す。
【図４】従来例である単純構造を有するＳｉＣのＳＢＤの断面を示す。
【図５】従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を示す。
【図６】従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの平面パターンを示す。
【図７】従来例であるＪＢＳ構造を有するＳｉＣのＳＢＤの断面を示す。
【図８】図１のＡ−Ａ´部の断面を示す。
【図９】ＳｉＣ−ＳＢＤ内に流れる電流の様子を模式的に示す断面図である。
【図１０】ｎ型不純物領域のアノード側パターンにおける電流集中の様子を示す。
【図１１】ＪＢＳ構造における空乏層を示す断面図。
【図１２】実施形態３であるパワー半導体素子の平面パターンを示す。
【図１３】実施形態４であるパワー半導体素子の平面パターンを示す。
【図１４】環状パターンの本数とサージ電流耐量の関係例を示す。
【図１５】実施形態５であるパワー半導体素子の平面パターンを示す。
【図１６】環状パターンと直線状パターンの接続部を示す。
【図１７】実施形態６であるＳｉＣ−ＳＢＤの電流・電圧特性を示す。
【図１８】アノード側パターンの一例を示す。
【図１９】実施形態７であるパワー半導体素子の平面パターンを示す。
【図２０】実施形態８であるパワー半導体素子の平面パターンを示す。
【図２１】実施形態９であるパワー半導体素子の縦方向断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図面を用いて説明する。各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。なお、以下の説明において、ｎ−，ｎ，ｎ＋は半導体の導電型がｎ型であり、この順に不純物濃度およびキャリア濃度が相対的に高いことを示す。また、ｐ−，ｐ，ｐ＋は半導体の導電型がｐ型であり、この順に不純物濃度およびキャリア濃度が相対的に高いことを示す。
【００２５】
実施形態１
図１は、本発明の実施形態１であるパワー半導体素子の平面パターンを示す。本実施形態１のパワー半導体素子はＪＢＳ構造を有する、プレーナ型かつｎ型のＳｉＣ−ＳＢＤであり、図１はアノード側の平面パターンを示す。
【００２６】
図１に示すように、本実施形態のＳｉＣ−ＳＢＤは、電流が流れるアクティブ領域における主要部と、アクティブ領域を囲み、電圧阻止状態において素子終端領域の電界を緩和して所望の耐圧を確保する周縁領域との境界部に、複数の環状パターンを有するショットキー接合を備える。なお、図１中に記載される二本の破線の内、内側の破線内の領域がアクティブ領域であり、二本の破線の間の領域が周縁領域である。
【００２７】
アクティブ領域の主要部においては、複数の直線状のｎ型不純物領域１が、長手方向をそろえて互いに平行かつ等間隔に配置される。すなわち、ＳｉＣ−ＳＢＤのアノード側主表面において、複数の直線状のｎ型不純物領域１は、いわゆるラインアンドスペースパターンをなす。これら複数のｎ型不純物領域１と図示されないアノード電極との間にショットキー接合が形成される。すなわち、複数の直線状のショットキー接合がラインアンドスペースパターンをなす。さらに、これら複数のｎ型不純物領域１を取り囲むように、３個の同心環状のｎ型不純物領域１６が設けられる。これら３個のｎ型不純物領域１６と図示されないアノード電極との間にショットキー接合が形成される。すなわち、３個の同心環状パターンを有するショットキー接合が形成される。
【００２８】
また、複数のｎ型不純物領域１の各々の周囲には、ｎ型不純物領域１に接するようにｐ型不純物領域２が設けられる。従って、ｐ型不純物領域２のパターン形状は、隣り合う２本のｎ型不純物領域１の間においてはｎ型不純物領域１と同様に直線状であり、いわば、複数の直線状パターンが長手方向の両端部で連結されるようなパターン形状となる。３個の同心環状のｎ型不純物領域１６の内、最も内側に位置するｎ型不純物領域１６は、ｐ型不純物領域２に接する。さらに、隣り合う２本のｎ型不純物領域１６の間には、これらｎ型不純物領域１６に接するようにｐ型不純物領域１７が設けられる。従って、ｐ型不純物領域１７も、ｎ型不純物領域１６と同様に同心環状パターンをなす。なお、３個の同心環状のｎ型不純物領域１６の内、最も外側に位置するｎ型不純物領域１６は、周縁領域において後述するようなＪＴＥ構造（Junction Termination Extension）を構成するｐ型不純物領域に接する。
【００２９】
なお、本実施形態１のアノード側におけるショットキー接合のパターンは、図６に示す従来例におけるラインアンドスペースパターンに同心環状パターンが付加されている。このため、複数の直線状パターンの各々および複数の環状パターンの各々は、互いに分離されている独立したパターンである。
【００３０】
図８は、図１のＡ−Ａ´部の断面を示す。
【００３１】
図８に示すように、ｎ＋型ＳｉＣ基板５に、ｎ＋型ＳｉＣ基板５よりも不純物濃度が低いｎ−型ＳｉＣエピタキシャル層１０が縦方向に接する。アノード側主表面において直線状パターンを有する第１のアクティブ領域１８（アクティブ領域の主要部）および環状パターンを有する第２のアクティブ領域１９を含むアクティブ領域において、ｎ−型ＳｉＣエピタキシャル層１０には、ｎ−型ＳｉＣエピタキシャル層１０よりも不純物濃度が高いｎ型不純物領域１１が縦方向に接する。アノード側表面からのｎ型不純物領域１１の深さ、すなわちｎ−型エピタキシャル層１０とｎ型不純物領域１１の接合部の深さは、ｐ型不純物領域２，１７とｎ型不純物領域１１とのｐｎ接合部の深さよりも深い。ｎ型不純物領域１１は、前述の従来例（図７）における電流分散層に相当する。従って、従来例と同様に、狭窄した電流通路（１，１６）の抵抗が低減されると共に、電流の流れる領域が、横方向に広がり抵抗が低減するため、導通損失が低減できる。なお、本実施形態において、ｎ型不純物領域１１におけるｎ型不純物元素は、例えば、イオン注入によって、ｎ−型ＳｉＣエピタキシャル層１０の露出表面から導入される。
【００３２】
ｐ型不純物領域２および１７はｎ型不純物領域１１内に位置し、ｐ型不純物領域２および１７とｎ型不純物領域１１とは互いに接するので、ｐ型不純物領域２および１７とｎ型不純物領域１１の間にｐｎ接合が形成される。なお、本実施形態１においては、ｐ型不純物領域２および１７は同一プロセスによって形成される。従って、第１のアクティブ領域１８および第２のアクティブ領域１９におけるｐｎ接合の深さや不純物濃度プロファイルは同等となる。
【００３３】
第１のアクティブ領域１８において、ｎ型不純物領域１１のアノード側表面に延びてかつアノード側表面に露出する部分が、図１に示す直線状パターンを有するｎ型不純物領域１を構成する。また、第２のアクティブ領域１９において、ｎ型不純物領域１１のアノード側主表面に延びてかつアノード側主表面に露出する部分が、図１に示す環状パターンを有するｎ型不純物領域１６を構成する。
【００３４】
アノード側主表面において、ショットキー電極１５がｎ型不純物領域１および１６並びにｐ型不純物領域２および１７に接触する。これによりｎ型不純物領域１および１６とショットキー電極１５との間にショットキー接合が形成される。さらに、ショットキー電極１５上にはアノード電極１６が、ショットキー電極１５の表面を覆うように設けられる。また、カソード側主表面において、カソード電極３が、アクティブ領域（１８，１９）から周縁領域２０にわたってｎ＋型ＳｉＣ基板５に接触する。なお、アノード電極６は、後述するパワー半導体モジュールなどにおいて配線接続用の端子となる。アノード電極６とカソード電極３の間に順方向電圧が与えられると、ショットキー接合が順バイアスされ、ｎ型不純物領域１および１６が導通領域となって、ＳｉＣ−ＳＢＤは順方向電流通電状態となる。また、アノード電極６とカソード電極３の間に逆方向電圧が与えられると、ショットキー接合が逆バイアスされて、ＳｉＣ−ＳＢＤは阻止状態になる。このとき、ｐ型不純物領域２および１７とｎ型不純物領域１１の間のｐｎ接合から延びる空乏層がショットキー接合を覆うのでショットキー接合部の電界を緩和する。これにより、リーク電流が低減されると共に、高電圧を阻止することができる。
【００３５】
第２のアクティブ領域１９の外側の周縁領域２０において、ｎ−型ＳｉＣエピタキシャル層１０のアノード側表面部に、ｐ型不純物領域３１，３２，３３によってＪＴＥ（Junction Termination Extension）構造が構成される。ｐ型不純物領域３１，３２，３３は、この順に不純物濃度が低くなる。ｐ型不純物領域３１は、第２のアクティブ領域２０の外周において、ｎ型不純物領域１１に接触する。ｐ型不純物領域３２は、ｐ型不純物領域３１よりも外側に位置し、ｐ型不純物領域３１の外周に接する。ｐ型不純物領域３３は、ｐ型不純物領域３２よりも外側に位置し、ｐ型不純物領域３２の外周に接する。アクティブ領域の周囲に設けられるこのようなＪＴＥ構造により、ＳｉＣ−ＳＢＤのチップ終端部の電界が緩和されるので、所望の高耐圧が確保できる。周縁領域２０において、ＪＴＥ構造よりも外側のチップ外周部においては、ｎ−型ＳｉＣエピタキシャル層１０のアノード側表面に設けられるｎ＋型不純物領域とその表面に接触する電位均等化のためのフローティング電極とからなるチャネルストッパ１４が設けられる。これらＪＴＥ構造およびチャネルストッパは、アノード側主表面において、環状パターンを有する。これらの絶縁膜によって、電界強度が大きくなる周縁領域２０の表面を絶縁保護する。
【００３６】
なお、周縁領域２０におけるＳｉＣ−ＳＢＤの表面上は酸化シリコン膜からなる無機絶縁膜によって被覆され、さらに無機絶縁膜の表面上が、例えばポリイミド樹脂からなる有機絶縁膜によって被覆される。
【００３７】
次に、本実施形態１のＳｉＣ−ＳＢＤによるサージ電流耐量の向上について、従来例との比較により説明する。
【００３８】
順方向電流は、アノード電極６からカソード電極３へ流れる。アノード電極６の外縁つまりアクティブ領域の外縁は周縁領域２０の内側までであり、その面積はカソード電極３よりも小さい。従って電流はアクティブ領域と周縁領域の境界部から外周に拡がりつつカソード電極３に流れる。この様子は従来例でも同様である。
【００３９】
図９は、ＳｉＣ−ＳＢＤ内に流れる電流の様子を模式的に示す図７と同様の断面図である。アノード電極６からＳｉＣ−ＳＢＤ内に流入する電流３４は、アクティブ領域と周縁領域の境界部から急に横方向へ拡がるため、この境界部におけるｎ型不純物領域１２には電流が集中し局所的に電流密度が高くなる。なお、本実施形態１のように、ＪＴＥ構造が設けられるために周縁領域が広くなる場合は、電流集中が大きくなる。実際、本発明者の検討によると、サージ電流によるＳｉＣ−ＳＢＤの破壊箇所は、アクティブ領域と周縁領域の境界部に集中している。
【００４０】
図１０は、ショットキー接合が形成されるｎ型不純物領域のアノード側パターンにおける電流集中の様子を示す。導通領域であるショットキー接合部のパターンが直線状の場合には、直線状のパターンの端部では、電流３４の平面的な拡がり角が１８０度よりもかなり大きくなり、境界部中でも特に電流集中の度合いが大きい。これに対し、直線状パターンの長手方向に沿った部分では、境界領域において、電流３４の平面的な拡がり角が直線状のパターンの端部よりも小さくなるため、電流集中の度合いは直線状のパターンの端部よりも小さくなる。しかしながら、その電流集中の度合いは、両側に他の直線状パターンが配置される直線状パターンよりは大きくなる。
【００４１】
図１０において、直線状パターンの周囲に、本実施形態１における環状パターンを有するショットキー接合部を配置すれば、図１０において直線状のパターンの端部に集中する電流が、環状パターンによって分担されるので、直線状のパターンの端部への電流集中が緩和される。同様に境界部における直線状パターンの長手方向部への電流集中も緩和される。さらに、環状パターンは、無端状に連続したパターンであるため、アクティブ領域と周縁領域の境界部におけるショットキー接合のパターンが、境界部の全周にわたって直線状パターンの長手方向部と同等になる。このため、環状パターン自体における電流集中が抑制される。従って、アクティブ領域における局所的な電流集中が緩和されるので、ＳｉＣ−ＳＢＤのサージ電流耐量が向上する。
【００４２】
本実施形態１において、一つの環状パターンは、角部が円弧状である略四角形を描く。四角形の平行な二辺は、複数の直線状パターンの複数の端部が並ぶ方向を長手方向する。また、四角形の平行な他の二辺は、複数の直線状パターンのラインアンドスペースパターンの両端に属する直線状パターンに平行である。角部が円弧状であることにより、略四角形を描く環状パターンの角部への電流集中が緩和される。
【００４３】
上述のように、本実施形態１では、アクティブ領域の中央部に直線状パターンが配置されるが、これにより、次のようにＪＢＳ効果の制御性が向上する。一般的にＪＢＳ構造では逆方向の電圧印加時に、図１１（ＪＢＳ構造における空乏層を示す断面図）に示すように、ｐ型不純物領域２から延びる空乏層８がｎ型不純物領域上のショットキー接合部９を覆う。これにより、ショットキー接合の電界が緩和されるので、ＪＢＳ構造を有するＳＢＤは単純なＳＢＤ（図４参照）よりもリーク電流が低減される。このように空乏層８がショットキー接合部９を覆うように、隣り合うｐ型不純物領域２同士の距離は、空乏層がピンチオフするような寸法に設定される。直線状パターンは、パターン間の間隔を均一に制御できるプロセス設計が容易であり、量産安定性も高い。従って、空乏層がピンチオフするようなパターンを精度よく、あるいは高い歩留で形成することができる。なお、本実施形態１においては、電流集中を緩和するための環状パターンの本数は、３本であり、直線状パターンよりも少ない。このため、環状パターンの形成がＪＢＳ効果の制御性に及ぼす影響は小さい。
【００４４】
本実施形態１においては、ｐ型不純物領域２，１７は、ｎ型不純物領域１と共にショットキー電極１５に接触しており、ショットキー接合が逆バイアスされると、上記のようなＪＢＳ効果をもたらすが、ショットキー接合が順バイアスされる場合、ｐ型不純物領域２，１７は電流通電には寄与せず非導通領域となる。すなわち、ｐ型不純物領域２，１７から少数キャリアがほとんど注入されないように、ｐ型不純物領域２，１７の不純物濃度（一例を後述）、およびそれに伴うｐ型不純物領域２，１７とショットキー電極１５の接触状態が設定される。このため、本実施形態１においては、サージ電流までの範囲の順方向電流が、実質的に多数キャリアのみによって流れる。従って、本実施形態１によれば、サージ電流耐量が向上しながらも、リカバリ損失の増大や少数キャリアによる通電劣化を抑制できる。また、本実施形態１によれば、ＭＰＳのような伝導度変調によるサージ電流耐量向上効果が無くても、環状パターンのショットキー接合の付加により、サージ電流耐量を向上できる。
【００４５】
本実施形態１において、不純物濃度は、ＳＢＤとしての所望の性能に基づいて設定され、各パターンの寸法は、設定される不純物濃度に応じて、ＪＢＳ効果が得られる適切な寸法に設定される。本実施形態１では、例えば、耐圧３．３ｋＶの場合、ｐ型不純物領域２，およびｎ型不純物領域１の不純物濃度は、それぞれピーク値で９×１０１８ａｔｏｍｓ／ｃｍ３程度および３×１０１６ａｔｏｍｓ／ｃｍ３程度である。これらの不純物濃度に対応して、ｐ型不純物領域２の直線状パターンの幅（線幅）およびｐ型不純物領域１７の環状パターンの幅（線幅）は共に２．７μｍ、ｎ型不純物領域１すなわちショットキー接合の直線状パターンの幅、およびｎ型不純物領域１６すなわちショットキー接合の環状パターンの幅は、共に１．３μｍである。これらのパターン寸法のもとで、環状パターンを含む第２のアクティブ領域（図８の１９）がアクティブ領域全体に占める面積割合は１％以下に設定される。このため、環状パターンを設けることは、サージ電流耐量以外のＶＦやリーク電流などの特性にはほとんど影響しない。
【００４６】
なお、本実施形態１は、従来に比べ、アノード側のパターン構成は変更されるが、縦構造を含む他の構成や使用される各種材料は従来と同様である。このため、例えば図７の従来例と同様のプロセスにて製造できる。従って、コスト上昇を招くことなく、ＳｉＣ−ＳＢＤのサージ電流耐量を向上することができる。
【００４７】
本実施形態１の変形例として、図８におけるｎ型不純物領域１１を設けない場合にも、本実施形態１おける環状パターンを有するショットキー接合を適用することができる。この場合には、ｎ−型ＳｉＣエピタキシャル層１０とショットキー電極１５によってショットキー接合が構成される。
【００４８】
実施形態２
図２は、本発明の実施形態２であるパワー半導体モジュールの構成を示す組図である。また、図３は、本実施形態２のパワー半導体モジュールの回路構成を示す。本パワー半導体モジュールは、パワー半導体素子として、スイッチング素子であるシリコンのＩＧＢＴ（Insulated Gate Bipolar Transistor）および実施形態１のＳｉＣ−ＳＢＤを搭載するＳｉＣハイブリッドモジュールである。
【００４９】
図２に示すように、絶縁配線基板２２上に複数個のＩＧＢＴ２３と複数個のＳｉＣ−ＳＢＤ２４が接続される。これらＩＧＢＴ２３およびＳｉＣ−ＳＢＤ２４は、絶縁配線基板上で互いに逆並列に接続される。このような、絶縁配線基板２２が、複数個、樹脂ケース２５内に格納される。なお、絶縁配線基板は、樹脂ケース底部に接着される放熱用金属基板上に接着されても良い。複数の絶縁配線基板に、外部端子を備える配線電極２１が接続される。従って、配線電極１０も樹脂ケース内に収納される。樹脂ケース２５内には、樹脂ケース内の各部材の保護や絶縁のために図示されないゲル状樹脂が充填され、蓋２６が取り付けられる。配線電極２１が有する外部端子は、蓋２６を通って樹脂ケース２５の外部に取り出される。なお、ＩＧＢＴ、ＳｉＣ−ＳＢＤおよび絶縁基板の個数は、パワー半導体モジュールとしての所望の電流特性や電圧特性に応じて設定される。
【００５０】
図３に示すように、ＩＧＢＴとＳｉＣ−ＳＢＤが逆並列に接続される回路が、複数個、並列接続して使用できるように樹脂ケース内において配線されると共に、外部配線を接続するための外部端子（Ｇ：ゲート端子、Ｅ：エミッタ端子、Ｃ：コレクタ端子）が取り出される。すなわち、本実施形態のパワー半導体モジュールは、一つのアーム回路を構成する、いわゆる１ｉｎ１構成を有する。従って、本パワー半導体モジュールが備えるＳｉＣ−ＳＢＤは環流ダイオードとして機能する。
【００５１】
上述のように、実施形態１によれば、サージ電流耐量が向上しながらも、リカバリ損失の増大や少数キャリアによる通電劣化を抑制できる。従って、本実施形態２によれば、パワー半導体モジュールを低損失化できると共に、パワー半導体モジュールの信頼性を向上することができる。
【００５２】
なお、ＳｉＣ−ＳＢＤとして、実施形態１に限らず、後述する各実施形態を適用することができる。また、スイッチング素子として、シリコンのＩＧＢＴに限らず、ＳｉＣのＩＧＢＴや、シリコンあるいはＳｉＣのＭＯＳＦＥＴなどを用いても良い。
【００５３】
また、半導体スイッチング素子と本発明の実施形態によるＳｉＣ−ＳＢＤからなるアーム回路を備えるパワー半導体モジュールとして、パワー半導体素子を搭載するリードフレームが樹脂でモールドされる、いわゆるトランスファモールド型のパワー半導体モジュールを適用しても良い。
【００５４】
実施形態３
図１２は、本発明の実施形態３であるパワー半導体素子の平面パターンを示す。本実施形態２のパワー半導体素子は、実施形態１と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤであり、図１２は、図１と同様に、アノード側の平面パターンを示す。以下、実施形態１と異なる点について説明する。
【００５５】
本実施形態３においては、図１２に示すように、実施形態１と異なり、ｎ型不純物領域１６すなわちショットキー接合の環状パターンが１個のみである。本実施形態３によれば、実施形態１と同様にサージ電流耐量が向上すると共に、所望の特性に応じたチップサイズやパターンの形状および寸法などにおける従来からの変更を極小化できる。従って、環状パターンを付加しても、パワー半導体素子の設計が難しくなったり、コストが増大したりすることがない。
【００５６】
また、本実施形態３は、比較的低耐圧のＳｉＣ−ＳＢＤに好適である。本発明者の検討によれば、低耐圧のＳｉＣ−ＳＢＤの場合、アクティブ端からチップ端までの絶縁距離が短く、すなわち周縁領域の面積が小さくなり、アクティブ領域に対する周縁領域の割合が小さくなると、境界領域での電流集中が比較的穏やかとなる。従って、環状パターンが一本のみでも、大きな電流集中緩和効果が得られる。
【００５７】
実施形態４
図１３は、本発明の実施形態４であるパワー半導体素子の平面パターンを示す。本実施形態４のパワー半導体素子は、実施形態１および３と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤであり、図１３は、図１および１２と同様に、アノード側の平面パターンを示す。以下、実施形態１および３と異なる点について説明する。
【００５８】
本実施形態４においては、図１３に示すように、実施形態１および３と異なり、ｎ型不純物領域１６すなわちショットキー接合の環状パターンが１２個である。なお、図１３は、簡単のため環状パターンの繰り返しを一部省略して記載されている。
【００５９】
本実施形態４によれば、アクティブ端からチップ端までの絶縁距離が長く、アクティブ領域に対する周縁領域の割合が大きな高耐圧のＳｉＣ−ＳＢＤのサージ電流耐量を向上することができる。また、ＳｉＣ−ＳＢＤの電流容量や電流密度を増大させても、十分なサージ電流耐量が得られる。
【００６０】
図１４は、環状パターンの個数とサージ電流耐量の関係例を示す。図中、横軸が環状パターンの個数を示し、縦軸がサージ電流耐量の大きさを表す指標を示す。横軸の値０（ゼロ）が、環状パターンが無く、直線状パターンのみであることを示す。なお本図１４は、耐圧３．３ｋＶの場合である。
【００６１】
図１４に示すように、環状パターンが１個でもサージ電流耐量を向上する効果があるが、環状パターンを複数個配置することが特に有効であり、図１４の例では、３〜１２個において効果が最大となる。なお、本発明者の検討によれば、環状パターンの個数を１２個にすれば、多少のばらつきはあっても確実にサージ電流耐量を向上することができる。
【００６２】
なお、３．３ｋＶより高耐圧の場合は環状パターンの個数を３個より増やすことが好ましい。また、３．３ｋＶより低耐圧の場合は環状パターンの個数を３個より少なくても良く、前述の実施形態３のように一個にすることもできる。
【００６３】
実施形態５
図１５は、本発明の実施形態５であるパワー半導体素子の平面パターンを示す。本実施形態５のパワー半導体素子は、実施形態１，３および４と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤであり、図１５は、図１，１２および１３と同様に、アノード側の平面パターンを示す。以下、実施形態１，３および５と異なる点について説明する。
【００６４】
本実施形態５においては、図１５に示すように、実施形態１，３および４と異なり、環状パターンが直線状パターンの両端に接続している。従って、本実施形態５におけるショットキー接合のパターンは全体的に無端状となる。このため、アノード側におけるアクティブ領域の端部からカソード側の周縁領域へ向かう電流は、直線状パターンの端部にはほとんど集中せずに環状パターンの全周において均等に流れる。これにより、アクティブ領域と周縁領域の境界部における電流集中が緩和されるので、サージ電流耐量が向上する。
【００６５】
また、実施形態１，３および４においては、直線状パターンの幅と環状パターンの幅が同じであるが、本実施形態５では環状パターンの幅２５に次に述べるような制約がある。
【００６６】
図１６は、環状パターンと直線状パターンの接続部を示す。図中の破線は空乏層の端を示す。ＪＢＳ構造では、上述したように、逆方向電圧印加時に、ショットキー接合が、ｐ型不純物領域から延びる空乏層で覆われることによりショットキー接合の電界が緩和される。このように、ショットキー接合が空乏層で覆われるように、直線状パターンの幅ｓは空乏層伸び幅ｗの２倍以下に設定される。また、環状パターンと直線状のパターンの接続部２６においては、近傍のｐ型不純物領域境界からの距離が最も遠い接続部２６の中央付近が隈なく空乏層で覆われる場合、環状パターンの幅ｄ、空乏層伸び幅ｗ、ｎ型不純物領域の直線状パターンの幅をｓの間に、式（１）の関係がある。
【００６７】
（ｗ２−ｓ２／４）１／２＞ｄ−ｗ  …  （１）
従って、環状パターンの幅ｄには式（２）で示すような制約がある。
【００６８】
ｄ＜ｗ＋(ｗ２−ｓ２／４)１／２    …  （２）
式（２）の制約によれば、環状パターンの幅ｄは線状パターンの幅ｓより狭くなる場合も有る。
【００６９】
なお、本実施形態５の変形例として、本実施形態５の環状パターンを囲むように同心の環状パターンを設けても良い。これにより、周縁領域の面積比の大きな高耐圧のＳｉＣ−ＳＢＤのサージ電流耐量を向上できる。
【００７０】
実施形態６
本発明の実施形態６においては、前述の実施形態１，３〜５においてＪＢＳ構造を構成するｐ型不純物領域とショットキー電極とがオーミックに接触する。このため、ｐ型不純物領域の不純物濃度は、ピーク値で１×１０２０ａｔｏｍｓ／ｃｍ３程度というように、前述の実施形態１，３〜５よりも高い。アノード側のパターンは前述の実施形態１，３〜５と同様であるが、図１８に一例を示す。本例のパターンは実施形態１（図１）と同様であり、複数の直線状パターンを有するアクティブ領域の主要部と周縁領域との境界部に、３本の同心環状のパターンを有するショットキー接合を有する。本例においては、ｐ型不純物領域３８のｐ型不純物をアルミニウム（Ａｌ）とし、不純物濃度がピーク値で１×１０２０ａｔｏｍｓ／ｃｍ３程度に設定され、ｐ型不純物領域３８とショットキー電極（図８中の１５を参照）とがオーミックあるいはオーミックに近い状態で互いに接触する。
【００７１】
本実施形態６においては、環状パターンのショットキー接合を有すると共に、順バイアス時にｐ型不純物領域３８から少数キャリアであるホールが注入されて伝導度変調が起きるため、サージ電流耐量が向上する。ここで、ＳｉＣの場合、Ｓｉよりもバンドギャップが広いために、ｐｎ接合によるビルトイン電圧Ｖｂｉが３Ｖ程度と大きく、ＳｉＣ−ＳＢＤの電圧がこれを越えるまではｐｎ接合すなわちｐ型不純物領域は非導通である。すなわち、ｐ型不純物領域からはホールが注入されないので、ｐ型不純物領域はサージ電流向上に寄与しない。これに対し、本実施形態６では、環状パターンのショットキー接合が、ｐ型不純物領域から十分なホールが注入される前段階において電流集中を緩和してサージ電流耐量の向上に寄与する。さらに、ＳｉＣ−ＳＢＤの電圧が高くなり過大な電流が流れる場合、環状パターンによる電流集中緩和と、ｐ型不純物領域からの十分な少数キャリアの注入による伝導度変調とが相俟って、高いサージ電流耐量が得られる。
【００７２】
図１７は、本実施形態６であるＳｉＣ−ＳＢＤの電流・電圧（ＩＶ）特性を示す。なお、図１７中、本実施形態６であるＳｉＣ−ＳＢＤのＩＶ特性３７を実線で示す。また、比較のために、ＪＢＳ構造を備えていない単純なＳｉＣ−ＳＢＤ（図４参照）のＩＶ特性３５およびＳｉＣ−ＰＮダイオード（以下、「ＳｉＣ−ＰＮＤ」と記す）のＩＶ特性３６を、それぞれ破線および一点鎖線で示す。
【００７３】
ＩＶ特性３５が示すように、単純なＳｉＣ−ＳＢＤは、電圧Ｖが１Ｖ前後の比較的小さな値を越えると電流Ｉが流れ出し、直線的な、すなわちオーミックなＩＶ特性を示す。また、ＳｉＣ−ＰＮＤは、Ｖが３Ｖ弱という大きな値となりｐｎ接合のＶｂｉを越えると、少数キャリアの注入による伝導度変調により抵抗が減少するため、ＩＶ特性３６が示すように急にＩが増大する。本実施形態６のＳｉＣ−ＳＢＤは、単純なＳｉＣ−ＳＢＤ部とＳｉＣ−ＰＮＤ部が並列接続されるように複合されているので、ＩＶ特性３５とＩＶ特性３６を合わせたＩＶ特性３７を示す。本実施形態６のＩＶ特性３７において、電圧Ｖが４Ｖ程度よりも大きくなると、ｐ型不純物領域すなわちＳｉＣ−ＰＮＤ部を流れる電流が増加する。この時、本実施形態６では、順方向の定格電流の略２倍の電流が流れる。ここで、定格電流の２倍の電流とは、一般的なＳＯＡ（Safe Operation Area）条件である許容繰り返し電流の最大値に相当する。すなわち、本実施形態６では、定格電流の２倍の電流以下の電流に対しては、ｐ型不純物領域が非導通である。このため、ＳｉＣ−ＳＢＤが定格電流の範囲内で使用される通常の使用状態では、ｐ型不純物領域からの少数キャリアの注入が抑制される。このため、本実施形態６では、ｐ型不純物領域からの少数キャリアの注入による伝導度変調によってサージ電流耐量を向上させながらも、リカバリ損失が増加せず、また通電劣化が防止される。
【００７４】
実施形態７
図１９は、本発明の実施形態７であるパワー半導体素子の平面パターンを示す。本実施形態７のパワー半導体素子は、実施形態１，３〜６と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤであり、図１９は、アノード側の環状パターンの一部を示す。以下、実施形態１，３〜６と異なる点について説明する。
【００７５】
図１９に示すように、本実施形態７においては、ショットキー接合の環状パターン間におけるｐ型不純物領域の環状パターンの幅を、内側から外側へ行くに従って広げ、少なくとも定格電流の２倍以下の電流が流れる場合には非通電となるｐ型不純物領域の面積割合を増加している。なお、ショットキー接合の環状パターンの幅は一定である。これにより、ショットキー接合の直線状パターンの長手方向端部および複数の直線状パターンの配置される第１のアクティブ領域（図１８における１８）と周縁領域との境界部に位置する直線状パターンにおける電流密度が低減される。従って、サージ電流耐量が向上する。
【００７６】
本実施形態７は、ショットキー接合の環状パターンを４本としているので、ｐ型不純物領域の環状パターンは３本である。３本の環状パターンのｐ型不純物領域の幅を、最内周からｌ１，ｌ２，ｌ３（ｌ１＜ｌ２＜ｌ３）とすると、最内周に位置する環状パターン３９のｐ型不純物領域の幅ｌ１を直線状パターンのｐ型不純物領域幅（ｌ）と等しくし（ｌ１＝ｌ）、最外周に位置する環状パターン４０のｐ型不純物領域の幅（ｌ３）がｌの４倍（ｌ３＝４ｌ）としている。他の環状パターンのｐ型不純物領域の幅（ｌ２）は比例配分により設定される。なお、ｐ型不純物領域の環状パターンの本数は、３本に限らず、２本以上でも良い。
【００７７】
実施形態８
図２０は、本発明の実施形態８であるパワー半導体素子の平面パターンを示す。本実施形態８のパワー半導体素子は、実施形態１，３〜７と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤであり、図２０は、アノード側の環状パターンの一部を示す。以下、実施形態１，３〜７と異なる点について説明する。
【００７８】
図２０に示すように、本実施形態８においては、ｎ型不純物領域すなわちショットキー接合の環状パターンの幅を、内側から外側へ行くに従って狭くし、通電するｎ型不純物領域の面積割合を低減している。なお、ｐ型不純物領域の環状パターンの幅は一定である。これにより、ショットキー接合の直線状パターンの長手方向端部および複数の直線状パターンの配置される第１のアクティブ領域と周縁領域との境界部に位置する直線状パターンにおける電流密度が低減される。従って、サージ電流耐量が向上する。
【００７９】
本実施形態８は、ショットキー接合の環状パターンを４本としているので、ｐ型不純物領域の環状パターンは３本である。４本の環状パターンのｐ型不純物領域の幅を、最内周からｓ１，ｓ２，ｓ３，ｓ４（ｓ１＞ｓ２＞ｓ３＞ｓ４）とすると、最内周に位置する環状パターン４１のｎ型不純物領域の幅ｓ１を直線状パターンのｎ型不純物領域の幅（ｓ）と等しくし（ｓ１＝ｓ）、最外周に位置する環状パターン４２のｎ型不純物領域の幅（ｓ４）がｓの１／４倍（ｌ４＝ｓ／４）としている。他の環状パターンのｎ型不純物領域の幅（ｓ２，ｓ３）は比例配分により設定される。なお、ショットキー接合の環状パターンの本数は、４本に限らず、２本以上でも良い。
【００８０】
実施形態９
図２１は、本発明の実施形態９であるパワー半導体素子の部分的な縦構造を示す、図８と同様の縦方向断面図である。本実施形態８のパワー半導体素子は、実施形態１，３〜８と同様に、ＪＢＳ構造を有するＳｉＣ−ＳＢＤである。以下、実施形態１，３〜８と異なる点について説明する。
【００８１】
図２１に示すように、本実施形態９においては、図８に示す縦方向断面の構成と異なり、ｎ型不純物領域１１（電流分散層）が、直線状パターンのショットキー接合を含む第１のアクティブ領域１８と、環状パターンのショットキー接合を含む第２のアクティブ領域との内、第２のアクティブ領域１９のみに設けられる。従って、第１のアクティブ領域１８において直線状パターンのショットキー接合はｎ型不純物領域１１とショットキー電極１５によって構成され、第２のアクティブ領域１９において環状パターンのショットキー接合はｎ−型ＳｉＣエピタキシャル層１０とショットキー電極１５によって構成される。
【００８２】
これにより、環状パターンのショットキー接合を含む第２のアクティブ領域１９、すなわち直線状パターンを有する第１のアクティブ領域１８の外周部の電流密度が低下する。このため、ショットキー接合の直線状パターンの長手方向端部および複数の直線状パターンの配置される第１のアクティブ領域と周縁領域との境界部に位置する直線状パターンにおける電流密度が低減される。従って、サージ電流耐量を向上できる。
【００８３】
なお、本発明は前述した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施形態の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
【００８４】
例えば、上述したＳｉＣ−ＳＢＤはｎ型のＳＢＤであるが、各半導体領域の導電型を反対導電型にする、すなわちｎ型をｐ型にすると共にｐ型をｎ型にするｐ型のＳＢＤショットキーダイオードに対しても、本発明を適用できる。また、上述したＳｉＣ−ＳＢＤはいわゆるプレーナ型のＳＢＤであるが、トレンチ型のＳＢＤについても、本発明を適用できる。この場合、例えばＳｉＣ半導体層に形成されるトレンチ溝の底部にＪＢＳ構造が形成され、トレンチ溝間の凸部に直線状および環状パターンのショットキー接合が形成される。さらに、上記実施形態のパワー半導体素子は単体のＳｉＣ−ＳＢＤであるが、スイッチング素子などの他の素子とＳｉＣ−ＳＢＤが複合されるパワー半導体素子に対しても、本発明は適用できる。
【符号の説明】
【００８５】
１…ｎ型不純物領域，２…ｐ型不純物領域，３…カソード電極，４…ｐｎ接合，５…ｎ＋型ＳｉＣ基板，６…アノード電極，８…空乏層，９…ショットキー接合部，１０…ｎ−型ＳｉＣエピタキシャル層，１１…ｎ型不純物領域，１２…ｎ型不純物領域，１４…チャネルストッパ，１５…ショットキー電極，１６…ｎ型不純物領域，１７…ｐ型不純物領域，１８…第１のアクティブ領域，１９…第２のアクティブ領域，２０…周縁領域，２１…配線電極，２２…絶縁配線基板，２３…ＩＧＢＴ，２４…ＳｉＣ−ＳＢＤ，３１…ｐ型不純物領域，３２…ｐ型不純物領域，３３…ｐ型不純物領域，３８…ｐ型不純物領域，３９…環状パターン，４０…環状パターン，４１…環状パターン，４２…環状パターン
【図１】
2016185526.tif 000003
【図２】
2016185526.tif 000004
【図３】
2016185526.tif 000005
【図４】
2016185526.tif 000006
【図５】
2016185526.tif 000007
【図６】
2016185526.tif 000008
【図７】
2016185526.tif 000009
【図８】
2016185526.tif 000010
【図９】
2016185526.tif 000011
【図１０】
2016185526.tif 000012
【図１１】
2016185526.tif 000013
【図１２】
2016185526.tif 000014
【図１３】
2016185526.tif 000015
【図１４】
2016185526.tif 000016
【図１５】
2016185526.tif 000017
【図１６】
2016185526.tif 000018
【図１７】
2016185526.tif 000019
【図１８】
2016185526.tif 000020
【図１９】
2016185526.tif 000021
【図２０】
2016185526.tif 000022
【図２１】
2016185526.tif 000023
【国際調査報告】
2016185526.tif 000024
2016185526.tif 000025
2016185526.tif 000026