(57)【要約】  単位セルを縮小しても、大電流で、かつ高信頼のパワー半導体装置を実現する。上記課題を解決するために、本発明による半導体装置は、第１方向に延在する複数のｐ型ボディ領域（４）と、第１方向に延在し、第１方向と直交する第２方向に互いに隣り合うｐ型ボディ領域の間に形成されたＪＦＥＴ領域（７）と、第１方向に延在し、ｐ型ボディ領域の端部側面と離間してｐ型ボディ領域内に形成されたｎ＋型ソース領域（５）と、第１方向に延在し、ｐ型ボディ領域の端部側面とｎ＋型ソース領域の端部側面との間のｐ型ボディ領域の上層部に形成されたチャネル領域（８）と、平面視においてｐ型ボディ領域内に位置し、第１方向に互いに離間した複数の接続孔（１３）を有し、チャネル領域上及び複数の接続孔の間にゲート電極（１１）が形成されている。
2016185544.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の基板と、
前記基板の主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
第１方向に延在し、前記第１方向と直交する第２方向に互いに離間して、前記エピタキシャル層の上面から前記エピタキシャル層内に形成された、前記第１導電型とは異なる第２導電型の複数のボディ領域と、
前記第１方向に延在し、前記第２方向に互いに隣り合う前記ボディ領域の間に形成された前記第１導電型のＪＦＥＴ領域と、
前記第１方向に延在し、前記ボディ領域の前記第２方向の端部側面と離間して、前記エピタキシャル層の上面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記第１方向に延在し、前記ボディ領域の前記第２方向の端部側面と前記ソース領域の前記第２方向の端部側面との間の前記ボディ領域の上層部に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
前記ゲート電極を覆うように前記エピタキシャル層の上面上に形成された層間絶縁膜と、
平面視において前記ボディ領域内に位置し、前記第１方向に互いに離間して前記層間絶縁膜に形成された複数の接続孔と、
を有し、
前記第１方向に互いに隣り合う第１の接続孔の底面と第２の接続孔の底面とは、前記ソース領域によって繋がっている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面視において前記第１の接続孔と前記第２の接続孔との間に前記ゲート電極が形成されている、半導体装置
【請求項３】
請求項１記載の半導体装置において、
前記エピタキシャル層の上面から前記ボディ領域内に形成された前記第２導電型の電位固定領域、
をさらに有し、
前記電位固定領域は、平面視において前記第１の接続孔の内側および前記第２の接続孔の内側に形成されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
平面視において前記電位固定領域と前記ゲート電極とは重ならない、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記エピタキシャル層の上面から前記ボディ領域内に形成された前記第２導電型の第１領域、
をさらに有し、
前記第１領域は、平面視において前記第１の接続孔と前記第２の接続孔との間に形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１領域の不純物濃度は、前記ボディ領域の不純物濃度と同じである、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ソース領域は、第１のソース領域と第２のソース領域とから構成され、
前記第１のソース領域は、前記チャネル領域に接して前記第１方向に延在し、前記第２のソース領域は、前記複数の接続孔の底面に露出する、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記複数の接続孔の前記第２方向の両側にそれぞれ形成された前記第１ソース領域は、前記第２ソース領域によって繋がっている、半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記第１領域の不純物濃度は、前記電位固定領域の不純物濃度と同じであり、前記第１方向に前記第１領域と前記電位固定領域とが繋がっている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記ソース領域は、第１のソース領域と第２のソース領域とから構成され、
前記第１のソース領域は、前記チャネル領域に接して前記第１方向に延在し、前記第２のソース領域は、前記複数の接続孔の底面に露出する、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数の接続孔の前記第２方向の両側にそれぞれ形成された前記第１ソース領域は、前記第２ソース領域によって繋がっている、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第２のソース領域の不純物濃度が前記第１のソース領域の不純物濃度よりも高い、半導体装置。
【請求項１３】
請求項１記載の半導体装置を備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電力変換装置に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２０１４−１５０２７９号公報（特許文献１）がある。この公報には、第１導電型のドリフト層のセル領域とは別の領域の上層部に配設される第２導電型のウエル領域が、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の第２導電型の不純物濃度を有する不純物領域を含んだ炭化珪素半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１５０２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
鉄道用などの高耐圧電力変換装置用のパワー半導体装置として、Ｓｉ（珪素）よりも絶縁破壊電界の高いＳｉＣ（炭化珪素）を用いたＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの開発が行われている。【０００５】
パワー半導体装置においては、さらなる小型化が検討されているが、小型化に伴い、チップに流れる電流の減少およびチップ内の電位分布のばらつきなどの問題が生じている。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明による半導体装置は、ＳｉＣ基板と、ＳｉＣ基板の主面上に形成されたＳｉＣからなるｎ型エピタキシャル層と、第１方向に延在し、第１方向と直交する第２方向に互いに離間して、ｎ型エピタキシャル層内に形成された複数のｐ型ボディ領域と、を有する。さらに、第１方向に延在し、第２方向に互いに隣り合うｐ型ボディ領域の間に形成されたＪＦＥＴ領域と、第１方向に延在し、ｐ型ボディ領域内に形成されたｎ＋型ソース領域と、第１方向に延在し、ｐ型ボディ領域の端部側面とｎ＋型ソース領域の端部側面との間のｐ型ボディ領域の上層部に形成されたチャネル領域と、を有する。さらに、チャネル領域に接して形成されたゲート絶縁膜と、ゲート絶縁膜に接して形成されたゲート電極と、ゲート電極を覆うようにｎ型エピタキシャル層の上面上に形成された層間絶縁膜と、平面視においてｐ型ボディ領域内に位置し、第１方向に互いに離間して層間絶縁膜に形成された複数の接続孔と、を有する。ここで、第１方向に互いに隣り合う第１の接続孔の底面と第２の接続孔の底面とは、ｎ＋型ソース領域によって繋がっている。
【発明の効果】
【０００７】
本発明によれば、単位セルを縮小しても、大電流で、かつ高信頼のパワー半導体装置を実現することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【０００８】
【図１】実施例１によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図２】実施例１によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図３】図１および図２のＡ−Ａ線に沿った断面図である。
【図４】図１および図２のＢ−Ｂ線に沿った断面図である。
【図５】図１および図２のＣ−Ｃ線に沿った断面図である。
【図６】実施例１によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部の変形例を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図７】実施例１によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部の変形例を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図８】実施例１によるパワー半導体装置をスイッチング素子として用いた電力変換装置（インバータ）の一例を示す回路図である。
【図９】実施例２によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図１０】実施例２によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図１１】図９および図１０のＡ−Ａ線に沿った断面図である。
【図１２】図９および図１０のＢ−Ｂ線に沿った断面図である。
【図１３】図９および図１０のＣ−Ｃ線に沿った断面図である。
【図１４】実施例３によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図１５】実施例３によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図１６】図１４および図１５のＡ−Ａ線に沿った断面図である。
【図１７】図１４および図１５のＢ−Ｂ線に沿った断面図である。
【図１８】図１４および図１５のＣ−Ｃ線に沿った断面図である。
【図１９】図１４および図１５のＤ−Ｄ線に沿った断面図である。
【図２０】実施例４によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図２１】実施例４によるパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図２２】図２０および図２１のＡ−Ａ線に沿った断面図である。
【図２３】図２０および図２１のＢ−Ｂ線に沿った断面図である。
【図２４】図２０および図２１のＣ−Ｃ線に沿った断面図である。
【図２５】図２０および図２１のＤ−Ｄ線に沿った断面図である。
【図２６】本発明者らによって検討されたパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。
【図２７】本発明者らによって検討されたパワー半導体装置の複数の単位セルが配列された素子形成領域の一部を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。
【図２８】図２６および図２７のＡ−Ａ線に沿った断面図である。
【図２９】図２６および図２７のＢ−Ｂ線に沿った断面図である。
【図３０】図２６および図２７のＣ−Ｃ線に沿った断面図である。
【発明を実施するための形態】
【０００９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１４】
まず、本発明に先立って本発明者らによって検討されたパワー半導体装置について説明する。以下の説明では、パワー半導体装置のうち、本発明者らによってなされた発明が主に適用されるＳｉＣ−ＭＯＳＦＥＴについて説明する。
【００１５】
図２６〜図３０に、本発明者らによって検討されたＳｉＣ−ＭＯＳＦＥＴの一例を示す。図２６および図２７は、ＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部を示す要部平面図であり、図２６は、ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図、図２７は、ゲート電極および接続孔を示す平面図である。図２８〜図３０は、ＳｉＣ−ＭＯＳＦＥＴの要部断面図であり、図２８は、図２６および図２７に示すＡ−Ａ線に沿った断面図、図２９は、図２６および図２７に示すＢ−Ｂ線に沿った断面図、図３０は、図２６および図２７のＣ−Ｃ線に沿った断面図である。
【００１６】
ｎ＋型ＳｉＣ基板１の表面（第１主面）には、ｎ型エピタキシャル層ＥＰＩからなるｎ型ドリフト層２が形成されている。さらに、ｎ型ドリフト層２内の上面側には複数のｐ型ボディ領域４が形成され、ｐ型ボディ領域４内の上面側にはｎ＋型ソース領域５およびｐ＋型電位固定領域６が形成されている。また、ｎ＋型ＳｉＣ基板１の裏面（第２主面）には、ドレイン配線用電極１７が形成されている。
【００１７】
２つのｐ型ボディ領域４に挟まれたｎ型エピタキシャル層ＥＰＩの上面に露出しているｎ型ドリフト層２がＪＦＥＴ（Junction Field Effect Transistor）領域７である。ＪＦＥＴ領域７とｎ＋型ソース領域５とで挟まれたｎ型エピタキシャル層ＥＰＩの上面に露出しているｐ型ボディ領域４がチャネル領域８である。ここで、ＪＦＥＴ領域７からｎ＋型ソース領域５までのチャネル領域８の長さ（図２６に示すＬ１）はチャネル長と呼ばれ、チャネル長と直交する方向のチャネル領域８の幅（図２６に示すＷ）がチャネル幅と呼ばれる。
【００１８】
図２６および図２７に示すように、平面視においてＪＦＥＴ領域７はメッシュ形状、チャネル領域８はボックス形状、ｎ＋型ソース領域５はボックス形状、ゲート電極１１はメッシュ形状となっている。ボックス形状の１個のチャネル領域８を含む領域を、ここでは単位セルＵＣと呼ぶ。
【００１９】
１つのＳｉＣ−ＭＯＳＦＥＴに流すことのできる電流は、より多いことが望まれる。１つのＳｉＣ−ＭＯＳＦＥＴに流す電流が多ければ、電力変換装置に必要なチップ数を減らすことができ、ボンディング領域などの削減により、電力変換装置の小型化が可能になるからである。
【００２０】
１つのＳｉＣ−ＭＯＳＦＥＴ（１つのチップ）に流すことのできる電流を多くするには、１つのＳｉＣ−ＭＯＳＦＥＴの総チャネル幅を大きくすることが有効である。単位セルＵＣのサイズを小さくして、１つのＳｉＣ−ＭＯＳＦＥＴ（１つのチップ）あたりの単位セルＵＣの数を増やせば、総チャネル幅を大きくすることができる。耐圧保持の観点からＪＦＥＴ領域７のＪＦＥＴ長（図２６に示すＬ２）またはチャネル領域８のチャネル長Ｌ１を極端に短くすることは困難であるが、加工精度の向上により接続孔１３またはｎ＋型ソース領域５のサイズ（図２６に示すＬ３）を小さくして単位セルＵＣのサイズを小さくすることは可能である。
【００２１】
しかしながら、本発明者らが検討したところ、ｎ＋型ソース領域５のサイズＬ３がＪＦＥＴ領域７のＪＦＥＴ長Ｌ２とチャネル領域８のチャネル長Ｌ１の２倍との和よりも小さくなると、ｎ＋型ソース領域５の縮小によるチャネル幅Ｗの増加効果が消失する、または小さくなることが明らかとなった。
【００２２】
このため、電力変換装置の小型化を実現するためには、単位セルＵＣのサイズを小さくしても、１つのＳｉＣ−ＭＯＳＦＥＴにおいて大電流が流れるセル構造が必要となる。
【００２３】
また、ＳｉＣの絶縁破壊電界はＳｉの絶縁破壊電界よりも約１０倍以上高いため、耐圧保持に必要なＳｉＣのＪＦＥＴ長Ｌ２はＳｉのＪＦＥＴ長Ｌ２よりも狭くなっている。例えばＳｉＣ−ＩＧＢＴでのＪＦＥＴ長Ｌ２は数十μｍ、ＳｉＣ−ＭＯＳＦＥＴでのＪＦＥＴ長Ｌ２は数μｍ程度である。ＪＦＥＴ長Ｌ２が短いことは、１つのＳｉＣ−ＭＯＳＦＥＴあたりの単位セルＵＣの数を多くして電流を稼ぐという観点では良い。しかし、ゲート電極１１の幅が狭くなり、ゲート電極１１の横方向に抵抗成分が発生して、チップ内にゲート電極１１の電位差が生じ、電力変換時の損失増加または局所的な発熱を招きやすい。局所的な発熱はＳｉＣ−ＭＯＳＦＥＴの破壊耐量の低下を招くため、抑制すべきである。また、局所的な発熱を抑制できれば、冷却機構の簡素化により電力変換装置の小型軽量化を実現することができる。
【００２４】
このため、電力変換装置の特性劣化を防止し、小型軽量化を実現するためには、ＳｉＣ−ＭＯＳＦＥＴのゲート電極１１の横方向の抵抗成分を低減して、チップ内の電位分布を抑制する必要がある。
【実施例１】
【００２５】
≪ＳｉＣ−ＭＯＳＦＥＴの構造≫【００２６】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴの構造について、図１〜図５を用いて説明する。図１および図２は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部を示す要部平面図であり、図１は、ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図、図２は、ゲート電極および接続孔を示す平面図である。図３は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１および図２のＡ−Ａ線に沿った断面図）である。図４は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１および図２のＢ−Ｂ線に沿った断面図）である。図５は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１および図２のＣ−Ｃ線に沿った断面図）である。ＳｉＣ−ＭＯＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造のＭＯＳＦＥＴであり、図１中、符号ＵＣで示す領域が単位セルである。【００２７】
ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低いＳｉＣからなるｎ型エピタキシャル層ＥＰＩが形成されており、ｎ＋型ＳｉＣ基板１とｎ型エピタキシャル層ＥＰＩとからＳｉＣエピタキシャル基板が構成されている。ｎ型エピタキシャル層ＥＰＩの厚さは、例えば５．０〜１００．０μｍ程度である。【００２８】
ｎ型エピタキシャル層ＥＰＩ内には、ｎ型エピタキシャル層ＥＰＩの上面から第１深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。複数のｐ型ボディ領域４は、ｘ方向（第１方向）に延在し、ｘ方向とｎ型エピタキシャル層ＥＰＩの上面において直交するｙ方向（第２方向）に第１幅を有する直線状に形成されている。そして、複数のｐ型ボディ領域４は、ｙ方向に互いに離間して形成されている。ｐ型ボディ領域４のｎ型エピタキシャル層ＥＰＩの上面からの第１深さは、例えば０．５〜２．０μｍ程度である。【００２９】
ｐ型ボディ領域４内には、ｎ型エピタキシャル層ＥＰＩの上面から第１深さよりも浅い第２深さを有して、ｎ＋型ソース領域５が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４のｙ方向の端部側面と離間してｐ型ボディ領域４内に形成されており、ｘ方向に延在し、ｙ方向に第１幅よりも狭い第２幅を有する直線状に形成されている。ｎ＋型ソース領域５のｎ型エピタキシャル層ＥＰＩの上面からの第２深さは、例えば０．１〜０．５μｍ程度である。【００３０】
また、ｐ型ボディ領域４内には、ｐ型ボディ領域４の電位を固定する複数のｐ＋型電位固定領域６が、ｘ方向に互いに離間して形成されている。ｐ＋型電位固定領域６は、ｎ型エピタキシャル層ＥＰＩの深さ方向に、ｎ型エピタキシャル層ＥＰＩの上面からｐ型ボディ領域４に達するまで形成されている。【００３１】
また、ｙ方向に互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ領域（ドーピング領域）７として機能する部位である。ＪＦＥＴ領域７は、ｘ方向に延在して直線状に形成されている。【００３２】
また、ｐ型ボディ領域４のｙ方向の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５のｙ方向の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。従って、チャネル領域８は、ｘ方向に延在して直線状に形成されている。【００３３】
ｎ型エピタキシャル層ＥＰＩのうち、ｐ型ボディ領域４が形成されていない領域が、耐圧を確保する役目を担うｎ型ドリフト層２として機能する領域である。また、ｎ＋型ＳｉＣ基板１が、ドレイン層として機能する領域である。【００３４】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。【００３５】
ｎ＋型ＳｉＣ基板１の比抵抗の好ましい範囲は、例えば０．０１〜０．１Ωｃｍ程度、ｎ型ドリフト層２の不純物濃度の好ましい範囲は、例えば１×１０１５〜１×１０１６ｃｍ−３程度である。また、ｐ型ボディ領域４の不純物濃度の好ましい範囲は、例えば２×１０１６〜５×１０１７ｃｍ−３程度、ｎ＋型ソース領域５の不純物濃度の好ましい範囲は、例えば５×１０１９〜２×１０２０ｃｍ−３程度、ｐ＋型電位固定領域６の不純物濃度の好ましい範囲は、例えば１×１０１９〜１．５×１０２０ｃｍ−３程度である。【００３６】
ＪＦＥＴ領域７上およびチャネル領域８上にはゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極１１が形成されている。さらに、ゲート電極１１には、平面視においてゲート電極１１とｐ＋型電位固定領域６とが重ならないように、開口部ＧＯが形成されている。この開口部ＧＯは、接続孔１３よりも大きく形成されている。【００３７】
ゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２には複数の接続孔１３が形成されており、接続孔１３の底面にはｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６が露出し、これら上面には金属シリサイド層１４が形成されている。平面視においてｐ＋型電位固定領域６は接続孔１３の内側に置かれている。なお、前述したように、ｎ＋型ソース領域５は、ｘ方向に延在し、第２幅を有する直線状に形成されている。従って、図４において黒丸と点線で示すように、ｘ方向に隣り合う２つの接続孔１３は、ｎ＋型ソース領域５を介して繋がっている。【００３８】
さらに、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６は、金属シリサイド層１４を介してソース配線用電極１５と電気的に接続されている。また、ｎ＋型ＳｉＣ基板１の裏面（第２主面）は、金属シリサイド層１６を介してドレイン配線用電極１７と電気的に接続されている。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
次に、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの構造の特徴および効果について説明する。【００３９】
例えば前述の図２６〜図３０を用いて説明したように、チャネル領域８がボックス形状であるＳｉＣ−ＭＯＳＦＥＴでは、単位セルＵＣを縮小して、ｎ＋型ソース領域５のサイズＬ３がＪＦＥＴ領域７のＪＦＥＴ長Ｌ２とチャネル領域８のチャネル長Ｌ１の２倍との和よりも小さくなると、ｎ＋型ソース領域５の縮小によりチャネル幅Ｗを増加した効果が消失する、または小さくなる。しかし、本実施例１によるＳｉＣ−ＭＯＳＦＥＴでは、チャネル領域８を直線状としていることから、単位セルＵＣを縮小しても、チャネル領域８をボックス形状とした場合よりも、チャネル領域８の総チャネル幅を長くすることができる。これにより、ＳｉＣ−ＭＯＳＦＥＴの単位セルＵＣのサイズを小さくしても、１つのＳｉＣ−ＭＯＳＦＥＴに大電流を流すことができる。その結果、ＳｉＣ−ＭＯＳＦＥＴをスイッチング素子とした電力変換装置の小型化を実現することができる。【００４０】
また、ゲート電極１１は、平面視においてｐ＋型電位固定領域６と重ならない位置に形成されている。すなわち、ＪＦＥＴ領域７上およびチャネル領域８上に加えて、ｘ方向に隣り合う接続孔１３の間にもゲート電極１１が形成されている。これにより、ＳｉＣ−ＭＯＳＦＥＴの単位セルＵＣのサイズを小さくしても、ゲート電極１１の横方向の抵抗成分の発生が抑えられて、チップ内にゲート電極１１の電位差が生じにくくなるので、局所的な発熱等を起因とするＳｉＣ−ＭＯＳＦＥＴの破壊耐量の低下を抑制することができる。その結果、冷却機構の簡素化を図ることができるので、電力変換装置の小型軽量化を実現することができる。【００４１】
また、平面視において接続孔１３の内側にｐ＋型電位固定領域６が配置されており、ゲート電極１１はｐ＋型電位固定領域６と重ならない位置に形成されている。従って、ｐ＋型電位固定領域６を形成する際にｐ型不純物のイオン注入によりｎ型エピタキシャル層ＥＰＩの上面が荒れても、ゲート絶縁膜１０のリーク電流または経時絶縁破壊を防止することができる。【００４２】
このように、本実施例１によれば、単位セルＵＣを縮小しても、大電流で、かつ高信頼のＳｉＣ−ＭＯＳＦＥＴを実現することができる。【００４３】
図６および図７に、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部の変形例を示す。図６は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部の変形例を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図）である。図７は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部の変形例を示す要部平面図（ＳｉＣ−ＭＯＳＦＥＴのゲート電極および接続孔を示す平面図）である。【００４４】
前述の図１および図２では、複数のｐ＋型電位固定領域６、すなわち接続孔１３は千鳥状に配置したが、これに限定されるものではない。例えば図６および図７に示すように、ｘ方向に延びる複数の平行線と、ｙ方向に延びる複数の平行線からなる平行線群の交点に配置してもよい。
≪電力変換装置（インバータ）≫【００４５】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴをスイッチング素子とした電力変換装置（インバータ）について図８を用いて説明する。図８は、本実施例１によるＳｉＣ−ＭＯＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の一例を示す回路図である。【００４６】
図８に示すように、本実施例１によるインバータは、制御回路２１と、パワーモジュール２２とを有する。制御回路２１とパワーモジュール２２とは、端子２３および端子２４で接続されている。パワーモジュール２２は、電源電位（Ｖｃｃ）とは端子２５を介して、接地電位（ＧＮＤ）とは端子２６を介して接続されている。パワーモジュール２２の出力は、端子２７，２８，２９を介して３相モータ３０に接続されている。【００４７】
パワーモジュール２２には、スイッチング素子として、本実施例１によるＳｉＣ−ＭＯＳＦＥＴ３１が搭載されている。また、各ＳｉＣ−ＭＯＳＦＥＴ３１には、外付けの還流ダイオード３２が接続されている。還流ダイオード３２は、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制するために設けられている。図８中、符号３３で示すダイオードは、ＳｉＣ−ＭＯＳＦＥＴ３１に形成されたｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオードである（図３等参照）。【００４８】
各単相において、電源電位（Ｖｃｃ）と３相モータ３０の入力電位との間にＳｉＣ−ＭＯＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されており、３相モータ３０の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣ−ＭＯＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されている。つまり、３相モータ３０の各単相に２つのＳｉＣ−ＭＯＳＦＥＴ３１と２つの還流ダイオード３２が設けられており、３相で６つのＳｉＣ−ＭＯＳＦＥＴ３１と６つの還流ダイオード３２が設けられている。そして、個々のＳｉＣ−ＭＯＳＦＥＴ３１のゲート電極には制御回路２１が接続されており、この制御回路２１によってＳｉＣ−ＭＯＳＦＥＴ３１が制御される。従って、制御回路２１でパワーモジュール２２のＳｉＣ−ＭＯＳＦＥＴ３１に流れる電流を制御することにより、３相モータ３０を駆動することができる。【００４９】
本実施例１によるＳｉＣ−ＭＯＳＦＥＴ３１は、単位セルＵＣのサイズを小さくしても、大電流で、かつ高信頼が得られるので、ＳｉＣ−ＭＯＳＦＥＴ３１をスイッチング素子としたパワーモジュール２２の小型化を実現することができる。
【実施例２】
【００５０】
本実施例２によるＳｉＣ−ＭＯＳＦＥＴの構造について、図９〜図１３を用いて説明する。図９および図１０は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部を示す要部平面図であり、図９は、ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図、図１０は、ゲート電極および接続孔を示す平面図である。図１１は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図９および図１０のＡ−Ａ線に沿った断面図）である。図１２は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図９および図１０のＢ−Ｂ線に沿った断面図）である。図１３は、本実施例２によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図９および図１０のＣ−Ｃ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴと相違する点について説明する。【００５１】
前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴとの相違点は、ｘ方向に隣り合う２つの接続孔１３の間に、ＳｉＣ表面においてｐ＋型電位固定領域６と接しないように、ｐ型領域４Ａが形成されていることである。【００５２】
ｐ型領域４Ａは、ｎ型エピタキシャル層ＥＰＩの上面から深さ方向に形成され、ｐ型ボディ領域４と接するように形成されている。ｐ型領域４Ａは、ｐ型ボディ領域４と同一まはた実質的に同一の不純物濃度を有し、ｐ型ボディ領域４と一体に形成されてもよい。【００５３】
また、本実施例２によるＳｉＣ−ＭＯＳＦＥＴにおいても、図１２において黒丸と点線で示すように、ｘ方向に隣り合う２つの接続孔１３は、ｎ＋型ソース領域５を介して繋がっている。【００５４】
これにより、ｐｎ接合面積を減らすことができるので、寄生バイポーラ動作によるｎ＋型ソース領域５−ｐ型ボディ領域４−ｎ型ドリフト層２を流れる電流を抑制することができる。その結果、高信頼のＳｉＣ−ＭＯＳＦＥＴおよび電力変換装置を実現することができる。【００５５】
なお、ｐ型領域４Ａは、ＳｉＣ表面においてｐ＋型電位固定領域６と接するように配置してもよい。この際、ｎ＋型ソース領域５の一部が接続孔１３を介して、ソース配線用電極１５と電気的に接続する必要があるため、接続孔１３の内側に形成されたｐ＋型電位固定領域６のｙ方向の片側または両側に、ｎ＋型ソース領域５の一部が接続孔１３から露出するように、ｎ＋型ソース領域５は形成される。
【実施例３】
【００５６】
本実施例３によるＳｉＣ−ＭＯＳＦＥＴの構造について、図１４〜図１９を用いて説明する。図１４および図１５は、本実施例３によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部を示す要部平面図であり、図１４は、ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図、図１５は、ゲート電極および接続孔を示す平面図である。図１６は、本実施例３によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１４および図１５のＡ−Ａ線に沿った断面図）である。図１７は、本実施例３によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１４および図１５のＢ−Ｂ線に沿った断面図）である。図１８は、本実施例３によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１４および図１５のＣ−Ｃ線に沿った断面図）である。図１９は、本実施例３によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図１４および図１５のＤ−Ｄ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴと相違する点について説明する。【００５７】
前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴとの相違点は、ｘ方向に隣り合う２つの接続孔１３の間にわたって、ｐ＋型電位固定領域６が形成されていることである。ただし、ｐ＋型電位固定領域６を挟んでｙ方向の両側に位置するｎ＋型ソース領域５が分断されないようにするため、ｐ＋型電位固定領域６を挟んでｙ方向の両側に位置するｎ＋型ソース領域５を繋ぐｎ＋型ソース領域５Ａが形成されている。また、ｎ＋型ソース領域５Ａをソース配線用電極１５と電気的に接続するため、ｎ＋型ソース領域５Ａは、接続孔１３から露出する位置に設けられている。【００５８】
ｎ＋型ソース領域５Ａは、ｎ型エピタキシャル層ＥＰＩの上面から深さ方向に形成され、ｐ型ボディ領域４と接するように形成されている。ｎ＋型ソース領域５Ａは、ｎ＋型ソース領域５と同一まはた実質的に同一の不純物濃度を有し、ｎ＋型ソース領域５と一体に形成されていてもよい。【００５９】
また、平面視においてｙ方向におけるｐ＋型電位固定領域６の幅と接続孔１３の幅とを同じにしてもよい。【００６０】
また、本実施例３によるＳｉＣ−ＭＯＳＦＥＴにおいても、図１７において黒丸と点線で示すように、ｘ方向に隣り合う２つの接続孔１３は、ｎ＋型ソース領域５を介して繋がっている。【００６１】
これにより、ｐｎ接合面積を減らすことができるので、寄生バイポーラ動作によるｎ＋型ソース領域５−ｐ型ボディ領域４−ｎ型ドリフト層２を流れる電流を抑制することができる。その結果、高信頼のＳｉＣ−ＭＯＳＦＥＴおよび電力変換装置を実現することができる。
【実施例４】
【００６２】
本実施例４によるＳｉＣ−ＭＯＳＦＥＴの構造について、図２０〜図２５を用いて説明する。図２０および図２１は、本実施例４によるＳｉＣ−ＭＯＳＦＥＴの複数の単位セルが配列された素子形成領域の一部を示す要部平面図であり、図２０は、ＳｉＣ−ＭＯＳＦＥＴのＳｉＣ表面における平面図、図２１は、ゲート電極および接続孔を示す平面図である。図２２は、本実施例４によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図２０および図２１のＡ−Ａ線に沿った断面図）である。図２３は、本実施例４によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図２０および図２１のＢ−Ｂ線に沿った断面図）である。図２４は、本実施例４によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図２０および図２１のＣ−Ｃ線に沿った断面図）である。図２５は、本実施例４によるＳｉＣ−ＭＯＳＦＥＴの要部断面図（図２０および図２１のＤ−Ｄ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴと相違する点について説明する。【００６３】
前述の実施例１によるＳｉＣ−ＭＯＳＦＥＴとの相違点は、ｘ方向に隣り合う２つの接続孔１３の間にわたって、ｐ＋型電位固定領域６が形成されていることである。さらに、前述のｎ＋型ソース領域５，５Ａよりも不純物濃度の低いｎ−型ソース領域５Ｂが、チャネル領域８と並行し、チャネル領域８と接してｘ方向に延在して直線状に形成されている。ただし、ｐ＋型電位固定領域６を挟んで、ｙ方向の両側に位置するｎ−型ソース領域５Ｂが分断しないようにするため、ｐ＋型電位固定領域６を挟んで、ｙ方向の両側に位置するｎ−型ソース領域５Ｂを繋ぐｎ＋型ソース領域５Ａが形成されている。また、ｎ＋型ソース領域５Ａをソース配線用電極１５と電気的に接続するため、ｎ＋型ソース領域５Ａは、接続孔１３から露出する位置に設けられている。ｎ＋型ソース領域５Ａは、ｎ型エピタキシャル層ＥＰＩの上面から深さ方向に形成され、ｐ型ボディ領域４と接するように形成されている。【００６４】
また、本実施例４によるＳｉＣ−ＭＯＳＦＥＴにおいても、図２３において黒丸と点線で示すように、ｘ方向に隣り合う２つの接続孔１３は、ｎ＋型ソース領域５Ａおよびｎ−型ソース領域５Ｂを介して繋がっている。【００６５】
これにより、ｐｎ接合面積を減らすことができるので、寄生バイポーラ動作によるｎ＋型ソース領域５Ａ−ｐ型ボディ領域４−ｎ型ドリフト層２を流れる電流を抑制することができる。【００６６】
さらに、ｎ−型ソース領域５Ｂを設けることにより、突発的なサージによるゲート絶縁膜１０の損傷を抑制することができる。ｎ−型ソース領域５Ｂを設けない場合は、ｐ型ボディ領域４とｎ＋型ソース領域５（例えば実施例３の図２０等参照）との間のｐｎ接合で発生したホットキャリアがゲート絶縁膜１０に注入され、しきい値電圧の変化またはゲート絶縁膜１０の寿命が短くなるなどの可能性がある。しかし、ｎ−型ソース領域５Ｂを設けることにより、サージ発生時に、電圧降下によりｐｎ接合にかかる電圧を小さくすることができ、かつ電界も小さくすることができる。その結果、高信頼のＳｉＣ−ＭＯＳＦＥＴおよび電力変換装置を実現することができる。【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、本発明は、ＳｉＣ−ＩＧＢＴ構造のパワー半導体装置にも適用可能である。
【符号の説明】
【００６８】
１  ｎ＋型ＳｉＣ基板
２  ｎ型ドリフト層
４  ｐ型ボディ領域（ウエル領域）
４Ａ  ｐ型領域
５  ｎ＋型ソース領域
５Ａ  ｎ＋型ソース領域
５Ｂ  ｎ−型ソース領域
６  ｐ＋型電位固定領域
７  ＪＦＥＴ領域（ドーピング領域）
８  チャネル領域
１０  ゲート絶縁膜
１１  ゲート電極
１２  層間絶縁膜
１３  接続孔
１４  金属シリサイド層
１５  ソース配線用電極
１６  金属シリサイド層
１７  ドレイン配線用電極
２１  制御回路
２２  パワーモジュール
２３，２４，２５，２６，２７，２８，２９  端子
３０  ３相モータ
３１  ＳｉＣ−ＭＯＳＦＥＴ
３２  外付けの還流ダイオード
３３  ボディダイオード
ＥＰＩ  ｎ型エピタキシャル層
ＧＯ  開口部
ＵＣ  単位セル
【図１】
2016185544.tif 000003
【図２】
2016185544.tif 000004
【図３】
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【図４】
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【図５】
2016185544.tif 000007
【図６】
2016185544.tif 000008
【図７】
2016185544.tif 000009
【図８】
2016185544.tif 000010
【図９】
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【図１０】
2016185544.tif 000012
【図１１】
2016185544.tif 000013
【図１２】
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【図１３】
2016185544.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2016185544.tif 000019
【図１８】
2016185544.tif 000020
【図１９】
2016185544.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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2016185544.tif 000034
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