(57)【要約】ゲルマニウム層３０内に形成された第１導電型を有するチャネル領域５０と、前記ゲルマニウム層内に形成され、前記第１導電型と異なる第２導電型を有するソース領域３６およびドレイン領域３８と、を具備し、前記チャネル領域における酸素濃度は、前記ソース領域および前記ドレイン領域の少なくとも一方の領域と前記少なくとも一方の領域を囲む前記第１導電型を有する領域との接合界面５２における酸素濃度より低い半導体装置。
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【特許請求の範囲】
【請求項１】
ゲルマニウム層内に形成された第１導電型を有するチャネル領域と、
前記ゲルマニウム層内に形成され、前記第１導電型と異なる第２導電型を有するソース領域およびドレイン領域と、
を具備し、
前記チャネル領域における酸素濃度は、前記ソース領域およびドレイン領域の少なくとも一方の領域と前記少なくとも一方の領域を囲む前記第１導電型を有する領域との接合界面における酸素濃度より低いことを特徴とする半導体装置。
【請求項２】
前記チャネル領域における酸素濃度は１×１０１６ｃｍ−３以下であり、前記接合界面における酸素濃度は１×１０１６ｃｍ−３より高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル領域における酸素濃度は５×１０１５ｃｍ−３以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
ゲルマニウム層内に形成された第１導電型を有するチャネル領域を形成する工程と、
前記ゲルマニウム層内に前記第１導電型と異なる第２導電型を有するソース領域およびドレイン領域を形成する工程と、
前記チャネル領域における酸素濃度が前記ソース領域およびドレイン領域の少なくとも一方の領域と前記少なくとも一方の領域を囲む前記第１導電型を有する領域との接合界面における酸素濃度より低くなるように酸素濃度を設定する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記酸素濃度を設定する工程は、
前記ゲルマニウム層内の前記チャネル領域となる領域が露出し、前記接合界面となる領域上の前記ゲルマニウム層の表面が露出しない状態で還元性雰囲気において前記ゲルマニウム層を熱処理する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記熱処理する工程は、前記チャネル領域および前記接合界面の酸素濃度が１×１０１６ｃｍ−３以上のゲルマニウム層を熱処理する工程であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記熱処理する工程の前に、前記チャネル領域となる領域および前記接合界面となる領域に酸素を導入する工程を含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記酸素濃度を設定する工程は、
前記チャネル領域となる領域に対し前記接合界面となる領域に選択的に酸素を導入する工程を含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１０】
前記酸素濃度を設定する工程は、
前記チャネル領域における酸素濃度が１×１０１６ｃｍ−３以下となり、前記接合界面における酸素濃度が１×１０１６ｃｍ−３より高くなるように前記酸素濃度を設定する工程であることを特徴とする請求項５から９のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、ゲルマニウム層をチャネル領域とする半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ゲルマニウム（Ｇｅ）は、シリコン（Ｓｉ）に比べ優れた電子物性を有する半導体である。例えば、ゲルマニウム層をチャネル領域とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開発されている。特許文献１には、還元性ガスまたは不活性ガス雰囲気においてゲルマニウム層を熱処理することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１４／０５０１８７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴにおいては、例えばチャネルの移動度を向上させることによりオン電流を大きくすることができる。また、例えばソース領域およびドレイン領域における接合電流を抑制することによりオフ電流を抑制することができる。しかしながら、オン電流を大きくし、かつオフ電流を小さくすることは難しい。このため、オフ電流に対するオン電流の比（いわゆるオンオフ比）を大きくすることは難しい。【０００５】
本発明は、上記課題に鑑みなされたものであり、オフ電流に対するオン電流の比を大きくすることが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ゲルマニウム層内に形成された第１導電型を有するチャネル領域と、前記ゲルマニウム層内に形成され、前記第１導電型と異なる第２導電型を有するソース領域およびドレイン領域と、を具備し、前記チャネル領域における酸素濃度は、前記ソース領域およびドレイン領域の少なくとも一方の領域と前記少なくとも一方の領域を囲む前記第１導電型を有する領域との接合界面における酸素濃度より低いことを特徴とする半導体装置である。【０００７】
上記構成において、前記チャネル領域における酸素濃度は１×１０１６ｃｍ−３以下であり、前記接合界面における酸素濃度は１×１０１６ｃｍ−３より高い構成とすることができる。【０００８】
上記構成において、前記チャネル領域における酸素濃度は５×１０１５ｃｍ−３以下である構成とすることができる。【０００９】
上記構成において、前記第１導電型はｐ型であり、前記第２導電型はｎ型である構成とすることができる。【００１０】
本発明は、ゲルマニウム層内に形成された第１導電型を有するチャネル領域を形成する工程と、前記ゲルマニウム層内に前記第１導電型と異なる第２導電型を有するソース領域およびドレイン領域を形成する工程と、前記チャネル領域における酸素濃度が前記ソース領域およびドレイン領域の少なくとも一方の領域と前記少なくとも一方の領域を囲む前記第１導電型を有する領域との接合界面における酸素濃度より低くなるように酸素濃度を設定する工程と、を含むことを特徴とする半導体装置の製造方法である。【００１１】
上記構成において、前記酸素濃度を設定する工程は、前記ゲルマニウム層内の前記チャネル領域となる領域が露出し、前記接合界面となる領域上の前記ゲルマニウム層の表面が露出しない状態で還元性雰囲気において前記ゲルマニウム層を熱処理する工程を含む構成とすることができる。【００１２】
上記構成において、前記熱処理する工程は、前記チャネル領域および前記接合界面の酸素濃度が１×１０１６ｃｍ−３以上のゲルマニウム層を熱処理する工程である構成とすることができる。【００１３】
上記構成において、前記熱処理する工程の前に、前記チャネル領域となる領域および前記接合界面となる領域に酸素を導入する工程を含む構成とすることができる。【００１４】
上記構成において、前記酸素濃度を設定する工程は、前記チャネル領域となる領域に対し前記接合界面となる領域に選択的に酸素を導入する工程を含む構成とすることができる。【００１５】
上記構成において、前記酸素濃度を設定する工程は、前記チャネル領域における酸素濃度が１×１０１６ｃｍ−３以下となり、前記接合界面における酸素濃度が１×１０１６ｃｍ−３より高くなるように前記酸素濃度を設定する工程である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、オフ電流に対するオン電流の比を大きくすることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）から図１（ｄ）は、実験に用いたＭＯＳ構造の作製方法を示す断面図である。
【図２】図２は、基板ＡおよびＢについて、面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。
【図３】図３（ａ）および図３（ｂ）は、それぞれ基板ＡおよびＢにおけるｎ−ＦＥＴのゲート電圧ＶＧに対するソース電流ＩＳおよびドレイン電流ＩＤを示す図である。
【図４】図４は、基板Ｂにおける深さに対する酸素濃度を示す図である。
【図５】図５（ａ）および図５（ｂ）は、基板Ｂを水素熱処理したサンプルの面密度ＮＳに対する移動度μｅｆｆを示す図である。
【図６】図６（ａ）および図６（ｂ）は、基板Ｂを水素熱処理したサンプルのゲート電圧ＶＧに対するドレイン電流ＩＤを示す図である。
【図７】図７は、基板Ａに酸素イオンをイオン注入したサンプルの面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。
【図８】図８は、基板Ａに酸素イオンをイオン注入したサンプルの表面からの深さに対する酸素濃度を示す図である。
【図９】図９（ａ）から図９（ｄ）は、接合電流を評価するサンプルの作製方法を示す断面図である。
【図１０】図１０は、基板Ａに酸素イオン注入したサンプルおよび酸素イオン注入しないサンプルの表面からの深さに対する酸素濃度を示す図である。
【図１１】図１１（ａ）は、基板Ａを用いたＦＥＴの接合電圧に対する接合電流を示す図であり、図１１（ｂ）は、逆方向電流を示す図である。
【図１２】図１２は、基板Ａを用いたＦＥＴの熱処理温度に対するオフリーク電流を示す図である。
【図１３】図１３は、基板Ａを用い酸素イオン注入したＦＥＴの接合電流の温度依存性を示す図である。
【図１４】図１４は、実施例１に係る半導体装置の断面図である。
【図１５】図１５（ａ）から図１５（ｄ）は、実施例２に係るＦＥＴの製造方法を示す断面図である。
【図１６】図１６（ａ）から図１６（ｃ）は、実施例３に係るＦＥＴの製造方法を示す断面図である。
【図１７】図１７（ａ）から図１７（ｃ）は、実施例４に係るＦＥＴの製造方法を示す断面図である。
【図１８】図１８は、作製した実施例５に係るＦＥＴの断面図である。
【図１９】図１９は、実施例５のゲート電圧ＶＧに対するソース電流ＩＳおよびドレイン電流ＩＤを示す図である。
【図２０】図２０は、実施例５の面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。
【発明を実施するための形態】
【００１８】
以下に、発明者らが本発明に至った実験について説明する。
【００１９】
単結晶ゲルマニウム基板として、成長方法の異なる基板Ａおよび基板Ｂを用いＭＯＳ構造を作製した。図１（ａ）から図１（ｄ）は、実験に用いたＭＯＳ構造の作製方法を示す断面図である。図１（ａ）に示すように、（１１１）面を主面とする単結晶ゲルマニウム基板１０を準備する。ゲルマニウム基板１０がｐ型の場合、アクセプタ濃度ＮＡは２×１０１６ｃｍ−３である。ゲルマニウム基板１０がｎ型の場合、ドナー濃度ＮＤは１×１０１６ｃｍ−３である。
【００２０】
図１（ｂ）に示すように、ゲルマニウム基板１０上に酸化ゲルマニウム膜１２を形成する。酸化ゲルマニウム膜１２の形成は、ゲルマニウム基板１０を酸素ガス雰囲気中で熱処理することにより行なう。酸化ゲルマニウム膜１２の形成条件は、酸素圧力が７０気圧、基板温度が５００℃である。酸化ゲルマニウム膜１２の膜厚は５ｎｍから６ｎｍ程度である。図１（ｃ）に示すように、酸化ゲルマニウム膜１２の表面にゲート電極１４として金属膜を形成する。ゲート電極１４は、金（Ａｕ）膜である。これにより、移動度を測定するサンプルが完成する。
【００２１】
作製したサンプルについて、スプリットＣＶ法を用い、室温におけるキャリア数と移動度μｅｆｆを求めた。スプリットＣＶ法は、ＣＶ測定の積分からキャリア数を導出し、キャリア数とＩ−Ｖ測定から移動度を求める方法である。キャリア数から面キャリア密度ＮＳを求めた。
【００２２】
ＦＥＴを作製する場合には、図１（ｄ）に示すように、ゲルマニウム基板１０内にソース領域１６およびドレイン領域１８を形成する。ソース領域１６およびドレイン領域１８は、イオン注入法を用い形成する。ｎ−ＦＥＴにおいては、ゲルマニウム基板１０はｐ型であり、ソース領域１６およびドレイン領域１８はｎ型である。ｐ−ＦＥＴにおいては、ゲルマニウム基板１０はｎ型であり、ソース領域１６およびドレイン領域１８はｐ型である。その後、活性化アニールとして、ゲルマニウム基板１０を窒素ガス雰囲気において熱処理を行なう。ソース領域１６およびドレイン領域１８とソース領域１６およびドレイン領域１８を囲む領域とは異なる導電型なり、ｐｎ接合が形成される。
【００２３】
ｎ−ＦＥＴにおいては、ソース領域１６およびドレイン領域１８を形成するため燐（Ｐ）をイオン注入する。注入条件は、注入エネルギーが５０ｋｅＶであり、注入ドーズ量が１×１０１５ｃｍ−２である。ｐ−ＦＥＴにおいては、ソース領域１６およびドレイン領域１８を形成するため、ホウ素（Ｂ）をイオン注入する。注入条件は、注入エネルギーが２０ｋｅＶであり、注入ドーズ量が１×１０１５ｃｍ−２である。
【００２４】
ゲルマニウム基板１０上に、図１（ｂ）と同様に、酸化ゲルマニウム膜１２をゲート絶縁膜として形成する。酸化ゲルマニウム膜１２上に、ゲート電極１４を形成する。ゲート電極１４は、アルミニウム（Ａｌ）膜である。ゲルマニウム基板１０上に絶縁膜２４を形成する。絶縁膜２４はゲルマニウム基板１０側から酸化イットリウム膜および酸化シリコン膜である。ソース領域１６およびドレイン領域１８上の絶縁膜２４に開口を形成する。開口を介しソース領域１６およびドレイン領域１８に接触するようにそれぞれソース電極２６およびドレイン電極２８を形成する。ソース電極２６およびドレイン電極２８は、アルミニウム膜である。
【００２５】
作製したＦＥＴサンプルについて、室温におけるゲート電圧ＶＧに対するソース電流ＩＳおよびドレイン電流ＩＤを測定した。
【００２６】
図２は、基板ＡおよびＢについて、面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。図２に示すように、基板Ａの電子移動度μｅｆｆはＮＳが０．２×１０１２ｃｍ−２付近で最大となり、約１７００ｃｍ２／Ｖｓである。基板Ｂの電子移動度μｅｆｆはＮＳが１×１０１２ｃｍ−２付近で最大となり、約３００ｃｍ２／Ｖｓである。基板Ａの移動度μｅｆｆは全てのＮＳで基板Ｂより高い。このように、基板ＡとＢとで移動度が異なる理由は不明である。
【００２７】
図３（ａ）および図３（ｂ）は、それぞれ基板ＡおよびＢにおけるｎ−ＦＥＴのゲート電圧ＶＧに対するソース電流ＩＳおよびドレイン電流ＩＤを示す図である。基板Ａを用い作製したｎ−ＦＥＴにおけるゲート長Ｌおよびゲート幅Ｗはそれぞれ４００μｍおよび９０μｍであり、基板Ｂを用い作製したｎ−ＦＥＴにおけるゲート長Ｌおよびゲート幅Ｗはそれぞれ１００μｍおよび１２０μｍである。ソース領域１６およびドレイン領域１８の大きさは、１３０×１００μｍ２である。活性アニールは温度が５００℃および時間が１０分の条件で行なった。
【００２８】
図３（ａ）および図３（ｂ）に示すように、基板ＡおよびＢともピンチオフ電圧は約−１Ｖである。ゲート電圧ＶＧが正の領域のソース電流ＩＳおよびドレイン電流ＩＤがオン電流に相当する。ゲート電圧ＶＧが−１Ｖ以下の領域のソース電流ＩＳおよびドレイン電流ＩＤがオフ電流に相当する。オン電流が大きく、オフ電流が小さいＦＥＴほど性能がよい。
【００２９】
基板Ａは基板Ｂに対し、オン電流が大きい。これは、図２に示したように、基板Ａが基板Ｂに比べ移動度が高いためである。一方、基板Ｂは基板Ａに対し、オフ電流が小さい。これは、基板Ｂが基板Ａに比べｐｎ接合におけるリーク電流が小さいためと考えられる。オン電流は基板Ａが好ましく、オフ電流は基板Ｂが好ましい。基板Ａと同程度のオン電流で、基板Ｂ程度のオフ電流が実現できれば、ＦＥＴ特性は向上する。発明者らは、基板ＡとＢとでオン電流およびオフ電流が異なる原因を調査した。
【００３０】
基板ＡおよびＢについて、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析を行なった。図４は、基板Ｂにおける深さに対する酸素濃度を示す図である。図１（ａ）の後、図１（ｂ）の前に基板Ｂの表面が露出した状態で、大気圧水素ガス（１００％）雰囲気において、熱処理を行なった。熱処理温度は、７００℃および８５０℃であり、熱処理時間は１５分である。図４において、黒四角は基板Ｂを水素熱処理する前、黒三角は７００℃の水素熱処理後、黒丸は８５０℃の水素熱処理後のＳＩＭＳ分析結果を示す。酸素の検出限界は約１×１０１５ｃｍ−３である。酸素濃度は、深さが０．３から０．４μｍ程度より浅い領域で非常に大きくなる。これは、ゲルマニウム基板の表面に吸着された酸素が観測されているためである。
【００３１】
図４に示すように、水素熱処理前の基板Ｂにおいては、表面からの深さが少なくとも５μｍまで、酸素濃度は１×１０１６ｃｍ−３以上である。一方、基板Ａの酸素濃度は検出限界以下であった。このように、基板Ｂは基板Ａより酸素濃度が高い。このことから、基板Ｂにおいて移動度が低くかつ接合リーク電流が低いこととゲルマニウム基板１０内の酸素濃度とは何らかの関係があると推定した。
【００３２】
基板Ｂを７００℃で水素熱処理すると、基板Ｂ内の酸素濃度が１×１０１６ｃｍ−３以下に減少する。深さが１．５μｍ以下では、酸素濃度は約５×１０１５ｃｍ−３以下であり、深さが１μｍ以下では、酸素濃度は約３〜４×１０１５ｃｍ−３である。基板Ｂを８５０℃で熱処理すると、酸素濃度はさらに減少する。深さが４μｍ以下で、酸素濃度は約５×１０１５ｃｍ−３以下である。深さが１．５μｍ以下で酸素濃度は約２×１０１５ｃｍ−３である。このように、水素熱処理の温度を高くすると基板１０内の酸素濃度が減少する。
【００３３】
基板Ｂについて、熱処理温度を変え、水素熱処理したサンプルを作製し移動度を測定した。サンプルの作製工程は、図１（ａ）から図１（ｃ）であり、図１（ｂ）の前に水素雰囲気で１５分の熱処理を行なっている。
【００３４】
図５（ａ）および図５（ｂ）は、基板Ｂを水素熱処理したサンプルの面密度ＮＳに対する移動度μｅｆｆを示す図である。図５（ａ）の基板Ｂはｐ型であり、面密度ＮＳは面電子密度であり、移動度μｅｆｆは電子移動度である。図５（ｂ）の基板Ｂはｎ型であり、面密度ＮＳは面ホール密度であり、移動度μｅｆｆはホール移動度である。水素熱処理温度は６５０℃（白四角）、７００℃（白三角）および８５０℃（白丸）、熱処理時間は１５分である。基準サンプル（黒丸）は、熱処理を行なっておらず、酸化ゲルマニウム膜の膜厚が１５ｎｍであり、他のサンプルより酸化ゲルマニウム膜の成膜温度を高くしている。
【００３５】
図５（ａ）に示すように、基準サンプルでは、最大の電子移動度μｅｆｆが約３００ｃｍ２／Ｖｓ程度である。熱処理温度を６５０℃とすると、最大の移動度μｅｆｆが約６００ｃｍ２／Ｖｓと向上する。熱処理温度を７００℃とすると、最大の移動度μｅｆｆが約８００ｃｍ２／Ｖｓとさらに向上する。熱処理温度を８５０℃とすると、最大の移動度μｅｆｆは約１２００ｃｍ２／Ｖｓと基板Ａとほぼ同程度となる。
【００３６】
図５（ｂ）に示すように、各サンプルとも最大のホール移動度μｅｆｆは、５００から７００ｃｍ２／Ｖｓである。熱処理温度が高くなると最大のホール移動度が高くなる。水素熱処理によるホール移動度の改善は電子移動度ほど顕著ではない。
【００３７】
基板Ｂについて、熱処理温度を変え、水素熱処理したＦＥＴサンプルを作製した。サンプルの作製工程は、図１（ａ）から図１（ｄ）であり、図１（ｂ）の前に水素雰囲気で１５分の熱処理を行なっている。作製したＦＥＴのゲート長Ｌおよびゲート幅Ｗはそれぞれ２００μｍおよび９０μｍである。ソース領域１６およびドレイン領域１８の大きさは、１３０×１００μｍ２である。
【００３８】
図６（ａ）および図６（ｂ）は、基板Ｂを水素熱処理したサンプルのゲート電圧ＶＧに対するドレイン電流ＩＤを示す図である。図６（ａ）はｎ−ＦＥＴ、図６（ｂ）はｐ−ＦＥＴである。ドレイン電圧ＶＤは０．５Ｖである。図６（ａ）に示すように、ｎ−ＦＥＴでは、基準サンプルに比べ水素熱処理を行なうとオン電流（ＶＧが２Ｖ付近のＩＤ）が大きくなる。しかし、オフ電流（ＶＧが−１Ｖ付近のＩＤ）も大きくなる。このように、水素熱処理を行なうことにより、図３（ｂ）の基板Ａと同様のＦＥＴ特性となる。図６（ｂ）に示すように、ｐ−ＦＥＴにおいては、水素熱処理によるＦＥＴ特性の変化はほとんどない。
【００３９】
このように、水素熱処理により、オン電流およびオフ電流が大きくなる。これは、水素熱処理によって、移動度が向上し、かつ接合リーク電流が増加したためと考えられる。水素熱処理の影響は、ｐ−ＦＥＴよりｎ−ＦＥＴが大きい。
【００４０】
図４と図５（ａ）および図５（ｂ）とを比較すると、水素熱処理の温度が高くなると基板Ｂ中の酸素濃度が減少し、電子移動度およびホール移動度が向上する。水素熱処理の温度が８５０℃では、基板Ｂ中の酸素濃度は２×１０１５ｃｍ−３程度となり、電子移動度は図２に示した基板Ａと同程度となる。このように、ゲルマニウム基板１０内の酸素濃度と移動度とに相関があることがわかる。特に、酸素濃度と電子移動度とには相関がある。移動度を向上させるためには、熱処理温度は７５０℃以上が好ましく、８００℃以上がより好ましく、８５０℃以上がさらに好ましい。ゲルマニウムの融点が約９３８℃であることから、熱処理温度は９２５度以下が好ましく、９００℃以下がより好ましい。
【００４１】
図４と図６（ａ）および図６（ｂ）とを比較すると、水素熱処理の温度が高くなり基板Ｂ中の酸素濃度が減少すると、オン電流およびオフ電流が大きくなる。水素熱処理の温度が８５０℃では、オン電流およびオフ電流は、図３（ａ）に示した基板Ａと同程度となる。オン電流が大きくなるのは移動度が向上したためであり、オフ電流が大きくなるのは接合リーク電流が大きくなるためである。このように、ゲルマニウム基板１０内の酸素濃度とオン電流およびオフ電流とに相関があることがわかる。特に、酸素濃度とｎ−ＦＥＴの特性には相関がある。
【００４２】
基板Ｂにおいて、水素熱処理の熱処理温度を高くすると酸素濃度が低くなる理由は明らかではないが、例えばゲルマニウム基板１０内の酸素が還元性ガスにより除去されることが考えられる。
【００４３】
水素熱処理により、ゲルマニウム基板内の酸素濃度が減少することを確認するため、基板Ａのゲルマニウム基板１０に酸素イオンをイオン注入し、熱処理した。熱処理雰囲気を窒素ガス雰囲気としたサンプルと水素ガス雰囲気としたサンプルを作製した。イオン注入および熱処理以外の作製工程は、図１（ａ）から図１（ｃ）と同じである。図１（ａ）の状態で、ゲルマニウム基板１０に注入エネルギーが１００ｋｅＶ、注入ドーズ量が１×１０１３ｃｍ−２の条件で酸素イオンを注入した。その後、イオン注入によるダメージを回復させるため、酸化シリコン膜をキャップに、窒素雰囲気で７５０℃の熱処理を行なった。その後、キャップを除去し、ゲルマニウム基板１０の表面を露出した状態で、窒素ガス雰囲気または水素ガス雰囲気で熱処理した。熱処理における熱処理温度は７００℃、熱処理時間は１５分である。その後、図１（ｂ）および図１（ｃ）の工程を行なった。
【００４４】
図７は、基板Ａに酸素イオンをイオン注入したサンプルの面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。基準サンプルは、酸素をイオン注入しておらず、熱処理を行なっていない。図７に示すように、基準サンプルでは、最大の移動度が約１２００ｃｍ２／Ｖｓ程度である。酸素イオン注入後、窒素ガス雰囲気において熱処理を行なったサンプルでは、最大の移動度は約５００ｃｍ２／Ｖｓ程度である。これに対し、酸素イオン注入後、水素ガス雰囲気において熱処理を行なったサンプルでは、最大の移動度は約８００ｃｍ２／Ｖｓ程度である。このように、酸素イオンを注入すると移動度が低下する。酸素イオン注入後、窒素熱処理しても移動度はあまり改善しないが、水素熱処理することにより、移動度が向上する。
【００４５】
水素熱処理の温度が７００℃のサンプルをＳＩＭＳ分析した。図８は、基板Ａに酸素イオンをイオン注入したサンプルの表面からの深さに対する酸素濃度を示す図である。実線、破線および点線は、それぞれ水素熱処理する前の基準サンプルのＳＩＭＳ分析結果、７００℃の水素熱処理後のサンプルのＳＩＭＳ分析結果、およびイオン注入した酸素イオンの計算結果を示す。深さが１５０ｎｍより浅い領域では、ゲルマニウム基板の表面に吸着された酸素が観測されている。また、測定速度が異なるため図４とは検出限界および深さが浅い領域での振舞いが異なる。
【００４６】
図８に示すように、基準サンプルにおいて、酸素イオンを注入する前の基板Ａの酸素濃度は、検出限界の８×１０１５ｃｍ−３程度である。点線の計算結果のように、深さが約１５０ｎｍにおいて酸素濃度が５×１０１７ｃｍ−３のピークとなるように、酸素イオンをゲルマニウム基板１０にイオン注入している。
【００４７】
７００℃の水素熱処理により、深さが１５０ｎｍから６００ｎｍでは、酸素濃度は最大で３×１０１６ｃｍ−３である。深さが６００ｎｍ以上では、酸素濃度は検出限界である。図８のように、酸素を注入したゲルマニウム基板１０を水素熱処理することにより、ゲルマニウム基板１０内の酸素濃度が減少することがわかる。図７のように、窒素熱処理より水素熱処理において移動度が高くなる。このことから、水素熱処理により、基板１０内の酸素が除去され、移動度が向上していると考えられる。
【００４８】
図４から図８の実験結果から、基板Ｂを還元性ガス雰囲気中、７００℃程度以上において熱処理すると、基板Ｂ中の酸素が除去され、酸素濃度が減少する。基板Ｂ内の酸素濃度が減少することにより、図５（ａ）のように基板Ｂの移動度が基板Ａの移動度と同程度となる。図６（ａ）のように、基板Ｂのオン電流およびオフ電流が基板Ａと同程度となる。このことから、基板ＡとＢとで、移動度および接合リーク電流が異なるのは、基板中の酸素濃度が関連していると考えられる。
【００４９】
ゲルマニウム基板中の酸素濃度と接合リーク電流との関係を調べるため、酸素イオンを注入した基板Ａにｐｎ接合を形成し、接合電流およびＦＥＴ特性を評価した。
【００５０】
図９（ａ）から図９（ｃ）は、接合電流を評価するサンプルの作製方法を示す断面図である。図９（ａ）に示すように、（１１１）面を主面とするｐ型単結晶ゲルマニウム基板１０に酸素イオンを注入し、酸素イオン注入領域２０を形成する。酸素イオン注入条件は、注入エネルギーが１００ｋｅＶ、注入ドーズ量が１×１０１３ｃｍ−３である。酸素イオン注入後、ダメージ回復のため、酸化シリコン膜をキャップとして形成し、窒素ガス雰囲気において７５０℃の熱処理を行なう。これにより、深さが約３００ｎｍの酸素イオン注入領域２０が形成される。
【００５１】
図９（ｂ）に示すように、酸素イオン注入領域２０内にｎ型領域２２を形成する。ｎ型領域２２は、燐イオンのイオン注入により形成する。注入条件は、注入エネルギーが３０ｋｅＶ、注入ドーズ量が１×１０１３ｃｍ−２または１×１０１４ｃｍ−２ある。イオン注入後、活性化アニールとして、窒素ガス雰囲気において６００℃３０秒の熱処理を行なう。これにより、深さが約５０ｎｍのｎ型領域２２が形成される。ｎ型領域２２の大きさは８０×８０μｍ２である。
【００５２】
図９（ｃ）に示すように、ゲルマニウム基板１０内の酸素イオン注入領域２０上に絶縁膜２４を形成する。絶縁膜２４は、基板１０側から酸化イットリウム膜および酸化シリコン膜である。ｎ型領域２２上の絶縁膜２４に開口を形成する。開口を介し、ｎ型領域２２に接触するソース電極２６およびドレイン電極２８を形成する。ソース電極２６およびドレイン電極２８は、アルミニウム膜である。
【００５３】
図９（ｄ）は、ＦＥＴ特性を評価するサンプルの断面図である。図９（ｄ）に示すように、ゲルマニウム基板１０に図９（ａ）と同様に酸素イオン注入領域２０が形成されている。ソース領域１６およびドレイン領域１８として図９（ｃ）のｎ型領域２２が形成されている。その他の構成は、図１（ｄ）と同じであり説明を省略する。
【００５４】
基板Ａにドーズ量が１×１０１３ｃｍ−３の酸素をイオン注入したサンプルと酸素を注入してないサンプルとをＳＩＭＳ分析した。図１０は、基板Ａに酸素イオン注入したサンプルおよび酸素イオン注入しないサンプルの表面からの深さに対する酸素濃度を示す図である。図１０に示すように、酸素を注入していないサンプルの酸素濃度は測定限界（１×１０１５ｃｍ−３）程度である。酸素を注入したサンプルでは、深さが約２５０ｎｍにおいて酸素濃度は約５×１０１７ｃｍ−３程度である。
【００５５】
図１１（ａ）は、基板Ａを用いたＦＥＴの接合電圧に対する接合電流を示す図であり、図１１（ｂ）は、逆方向電流を示す図である。酸素をイオン注入していないサンプル（ドーズ量０のサンプル）、酸素ドーズ量が１×１０１３ｃｍ−２および１×１０１４ｃｍ−２のサンプルの接合電流の測定結果である。図１１（ａ）に示すように、酸素を注入していないサンプルに対し、酸素を注入したサンプルは逆方向の接合電流が約２桁小さい。図１１（ｂ）に示すように、酸素を注入していないサンプルに対し、酸素を注入したサンプルは逆方向のブレークダウン電圧ＶＢＶが大きい。
【００５６】
図１２は、基板Ａを用いたＦＥＴの熱処理温度に対するオフリーク電流を示す図である。熱処理温度は、図９（ｂ）における燐注入後の活性化アニールのための熱処理温度である。オフリーク電流は、ＦＥＴサンプルにおけるゲート電圧が−１Ｖのドレイン電流である。図１２に示すように、酸素を注入していないサンプルに対し、酸素を注入したサンプルは逆方向のオフリーク電流が約２桁小さい。
【００５７】
このように、酸素をイオン注入したサンプルは、酸素をイオン注入していないサンプルに比べ、接合電流が２桁小さく、ブレークダウン電圧が高い、また、オフリーク電流が２桁小さい。
【００５８】
図１３は、基板Ａを用い酸素イオン注入したＦＥＴの接合電流の温度依存性を示す図である。測定したサンプルは、酸素ドーズ量が１×１０１５ｃｍ−２のサンプルである。活性化アニールは６００℃３０秒である。測定する温度を３００Ｋ、２５０Ｋ、２００Ｋおよび１５０Ｋとし接合電流を測定した。図１３に示すように、逆方向の接合電流は温度が低くなると桁が変わる程度に減少する。これは、逆方向の接合電流が単純なトンネル電流起因ではないことを示している。
【００５９】
半導体中に欠陥が導入されると、欠陥を介したトンネル電流が生じ、逆方向の接合リーク電流が大きくなると考えられる。しかしながら、図１１（ａ）および図１１（ｂ）のように、ゲルマニウム基板１０内の酸素に関連した欠陥が増えると、このようなリーク電流は小さくなることがわかった。これにより、逆方向ブレークダウン電圧が高くなる。また、オフ電流が小さくなる。この理由は明確ではない。図１３のように、逆方向の接合電流はトンネル電流ではなく、活性化エネルギーを有するものであることがわかる。
【００６０】
以上の実験結果に基づき、オン電流が大きく、かつオフ電流が小さい実施例について以下に説明する。
【実施例１】
【００６１】
図１４は、実施例１に係る半導体装置の断面図である。図１４に示すように、ゲルマニウム層３０内にソース領域３６およびドレイン領域３８が形成されている。ソース領域３６とドレイン領域３８との間のゲルマニウム層３０上にゲート絶縁膜３２が形成されている。ゲート絶縁膜３２上にゲート電極３４が形成されている。ゲート電極３４以外のゲルマニウム層３０上に絶縁膜４０が形成されている。ソース領域３６およびドレイン領域３８上の絶縁膜４０には開口が形成されている。開口を介しソース領域３６およびドレイン領域３８に接触するようにそれぞれソース電極４２およびドレイン電極４４が形成されている。【００６２】
ゲート電極３４およびゲート絶縁膜３２下のゲルマニウム層３０内のチャネル領域５０とソース領域３６およびドレイン領域３８とは反対の導電型である。ソース領域３６およびドレイン領域３８と、ゲルマニウム層３０とは、ｐｎ接合を形成する。チャネル領域には酸素濃度の低い低酸素濃度領域４８が形成されている。ｐｎ接合界面５２には酸素濃度が低酸素濃度領域４８の酸素濃度より高い高酸素濃度領域４６が形成されている。【００６３】
ゲルマニウム層３０は、単結晶ゲルマニウム基板でもよいし、基板（例えばシリコン基板）上に形成された単結晶または多結晶ゲルマニウム膜でもよい。また、ゲルマニウム層３０は、例えばｎ型またはｐ型ゲルマニウムである。さらに、ゲルマニウム層３０には、上記実験の効果が得られる程度にシリコンが含まれていてもよい。シリコンの組成比は、全体の１０％程度以下であればよい。ゲルマニウム層３０の主面は、いずれの面でもよく、例えば（１００）面、（１１１）面または（１１０）面とすることができる。なお、（１００）面、（１１１）面および（１１０）面は、これらに等価な結晶面も含まれる。また、主面は、これらの面から数度程度オフしていてもよい。すなわち、主面の法線方向は＜１１１＞方向および＜１１０＞方向から数度以下、好ましくは１度以下の範囲で傾いていてもよい。【００６４】
ゲート絶縁膜３２として、酸化ゲルマニウム膜、高誘電率絶縁膜、または酸化ゲルマニウム膜と高誘電率絶縁膜との積層膜を用いることができる。高誘電率絶縁膜としては、酸化ハフニウム、酸化ジルコニウムまたは酸化イットリウム等の希土類金属酸化膜を用いることができる。ゲート絶縁膜３２の膜厚は、２ｎｍ以下が好ましく、１．５ｎｍ以下がより好ましく、１．０ｎｍ以下がさらに好ましい。ゲート電極３４としては、金属または半導体等の導電層を用いることができる。また、酸化ゲルマニウム膜は、酸化イットリウムまたは酸化スカンジウム等の酸化ゲルマニウムより酸素ポテンシャルの低い物質を含んでもよい。酸化ゲルマニウムより酸素ポテンシャルの低い物質としては、窒化ゲルマニウムまたは酸化アルミニウムでもよい。さらに、酸化ゲルマニウム膜は、アルカリ土類元素、希土類元素およびアルミニウムの少なくとも１つの酸化物と、を含んでもよい。これらにより、ゲルマニウム層３０とゲート絶縁膜３２との界面を良好にすることができる。また、ゲート絶縁膜３２を薄膜化できる。例えば、ＥＯＴ（等価酸化膜厚：Equivalent Oxide Thickness）を１ｎｍ以下とすることができる。【００６５】
ｎ−ＦＥＴにおいては、ゲルマニウム層３０はｐ型であり、ソース領域３６およびドレイン領域３８はｎ型である。ｐ−ＦＥＴにおいては、ゲルマニウム層３０はｎ型であり、ソース領域３６およびドレイン領域３８はｐ型である。ｎ−ＦＥＴにおいては、（１１１）面を主面とするゲルマニウム層３０を用いることにより性能を向上させることができる。ｐ−ＦＥＴにおいては、（１００）面または（１１０）面を主面とするゲルマニウム層３０を用いることにより性能を向上できる。【００６６】
絶縁膜４０はゲルマニウム層３０表面を保護する膜である。絶縁膜４０としては、例えば酸化シリコン膜または窒化シリコン膜を含む膜を用いることができる。ソース電極４２およびドレイン電極４４は、それぞれソース領域３６およびドレイン領域３８とオーミック接触する電極である。ソース電極４２およびドレイン電極４４としては、例えばアルミニウム等の金属膜を用いる。【００６７】
実施例１によれば、ゲルマニウム層３０内に第１導電型を有するチャネル領域５０が形成されている。ゲルマニウム層３０内に第２導電型（第１導電型と異なる導電型）を有するソース領域３６およびドレイン領域３８が形成されている。チャネル領域５０における酸素濃度は、ソース領域３６およびドレイン領域３８と、ソース領域３６およびドレイン領域３８を囲む領域であるゲルマニウム層３０と、の接合界面５２における酸素濃度より低い。チャネル領域５０の酸素濃度が低いため、チャネル領域５０の移動度を向上できる。これにより、オン電流を大きくできる。接合界面５２の酸素濃度が高いため、接合リーク電流を抑制できる。これによりオン電流を小さくできる。よって、オフ電流に対するオン電流の比を大きくできる。このようにＦＥＴ特性を向上させることができる。【００６８】
高酸素濃度領域４６は、接合界面５２を含んでいればよく、ソース領域３６およびドレイン領域３８の全体を含んでいてもよい。また、チャネル領域の酸素濃度は、ソース領域３６およびドレイン領域３８の少なくとも一方の接合界面の酸素濃度より低ければよい。【００６９】
図４のように、オン電流を大きくするためには、チャネル領域５０における酸素濃度は１×１０１６ｃｍ−３以下が好ましく、５×１０１５ｃｍ−３以下がより好ましく、３×１０１５ｃｍ−３以下が一層好ましい。【００７０】
オフ電流を小さくするためには、接合界面５２における酸素濃度は１×１０１６ｃｍ−３より高いことが好ましく、２×１０１６ｃｍ−３以上がより好ましく、５×１０１６ｃｍ−３以上が一層好ましい。【００７１】
図６（ａ）および図６（ｂ）のように、ＦＥＴ特性を向上させるためには、第１導電型はｐ型であり、第２導電型はｎ型であることが好ましい。
【実施例２】
【００７２】
図１５（ａ）から図１５（ｄ）は、実施例２に係るＦＥＴの製造方法を示す断面図である。図１５（ａ）に示すように、ゲルマニウム層３０を準備する。ゲルマニウム層３０は、例えば基板Ａのように、酸素濃度が１×１０１６ｃｍ−３以下である。図１５（ｂ）に示すように、ゲルマニウム層３０の表面近傍に酸素を導入し、高酸素濃度領域４６を形成する。高酸素濃度領域４６は、例えば酸素イオンをイオン注入して形成する。【００７３】
図１５（ｃ）に示すように、ゲルマニウム層３０上に開口５６を有するキャップ５４を形成する。キャップ５４は例えば酸化シリコン膜である。開口５６を介しゲルマニウム層３０の表面が露出した状態で、還元性ガス雰囲気において、熱処理する。これにより、開口５６下の高酸素濃度領域４６内の酸素が除去され低酸素濃度領域４８が形成される。キャップ５４により覆われた高酸素濃度領域４６の酸素は除去されない。【００７４】
還元性ガスには、水素ガス等のガスが含まれていればよい。還元性ガスとして、例えば、水素ガスが１００％のガス、または水素ガスと不活性ガスとの混合ガスを用いることができる。不活性ガスは、例えば酸化性のないガスであり、希ガスまたは窒素ガスである。還元性ガスは、水素ガスを含まなくてもよい。例えば、酸素をほとんど含まないガスであり、かつ熱処理によってゲルマニウム層３０とほとんど反応しないガスであって、熱処理によってゲルマニウム層３０内の酸素を除去するガスであればよい。例えば酸素をほとんど含まない窒素ガスでもよい。このように、熱処理するガスには酸素はほとんど含まれないことが好ましい。熱処理温度は、図４および図６（ａ）のように、７００℃以上が好ましく、８００℃以上がより好ましい。熱処理温度は、１分以上が好ましく、５分以上がより好ましく、１５分以上がさらに好ましい。【００７５】
図１５（ｄ）に示すように、高酸素濃度領域４６内にソース領域３６およびドレイン領域３８を形成する。低酸素濃度領域４８にチャネル領域５０（図１４参照）が含まれるように、ゲート絶縁膜３２およびゲート電極３４を形成する。ゲルマニウム層３０内の高酸素濃度領域４６上に絶縁膜４０を形成する。絶縁膜４０の開口を介しソース領域３６およびドレイン領域３８に接触するようにそれぞれソース電極４２およびドレイン電極４４を形成する。これにより、実施例１と同様のＦＥＴが形成される。【００７６】
実施例２によれば、図１５（ｂ）および図１５（ｃ）のように、チャネル領域５０となる領域における酸素濃度が接合界面５２（図１４参照）となる領域における酸素濃度より低くなるように酸素濃度を設定する。これにより、実施例１のように、ＦＥＴ特性を向上できる。【００７７】
また、図１５（ｃ）のように、ゲルマニウム層３０内のチャネル領域５０となる領域が露出し、接合界面５２（図１４参照）となる領域上のゲルマニウム層３０の表面が露出しない状態で還元性雰囲気においてゲルマニウム層３０を熱処理する。これにより、低酸素濃度領域４８を簡単に形成できる。【００７８】
図１５（ｂ）のように、熱処理する工程の前に、チャネル領域５０となる領域および接合界面５２となる領域に酸素を導入してもよい。これにより、高酸素濃度領域４６を簡単に形成できる。
【実施例３】
【００７９】
図１６（ａ）から図１６（ｃ）は、実施例３に係るＦＥＴの製造方法を示す断面図である。図１６（ａ）に示すように、ゲルマニウム層３０を準備する。ゲルマニウム層３０は、例えば基板Ｂのように、酸素濃度が１×１０１６ｃｍ−３より大きい。図１６（ｂ）に示すように、実施例２の図１５（ｃ）と同様に、チャネル領域５０となる領域の酸素を除去し、低酸素濃度領域４８を形成する。図１６（ｃ）に示すように、その後、実施例２の図１５（ｄ）と同様の工程を行なう。その他の工程は、実施例２と同じであり説明を省略する。【００８０】
実施例３のように、基板Ｂのように酸素濃度の高いゲルマニウム層３０を用いることにより、酸素を導入する工程を省略できる。
【実施例４】
【００８１】
図１７（ａ）から図１７（ｃ）は、実施例４に係るＦＥＴの製造方法を示す断面図である。図１７（ａ）に示すように、ゲルマニウム層３０を準備する。ゲルマニウム層３０は、例えば基板Ａのように、酸素濃度が１×１０１６ｃｍ−３以下である。図１７（ｂ）に示すように、チャネル領域５０となる領域には酸素を導入せず、接合界面５２となる領域に酸素を導入する。図１７（ｃ）に示すように、その後、実施例２の図１５（ｄ）と同様の工程を行なう。その他の工程は実施例１と同じであり説明を省略する。【００８２】
実施例４によれば、チャネル領域５０となる領域に対し接合界面５２となる領域に選択的に酸素を導入する。これにより、実施例１の図１５（ｃ）のような還元性ガス雰囲気での熱処理を省略できる。
【実施例５】
【００８３】
実施例５は、実施例２の図１５（ａ）から図１５（ｄ）に示す方法を用いｎ−ＦＥＴ作製した例である。図１８は、作製した実施例５に係るＦＥＴの断面図である。ゲルマニウム層３０としては、（１００）を主面としアクセプタ濃度が２×１０１６ｃｍ−３のｐ型の基板Ａを用いた。酸素イオンの注入条件は注入エネルギーが１００ｋｅＶ、ドーズ量が１×１０１３ｃｍ−２である。水素ガス雰囲気における熱処理のキャップは酸化シリコン膜である。水素熱処理条件は、熱処理温度が７５０℃、熱処理時間が１５分の熱処理である。ソース領域３６およびドレイン領域３８を形成するイオン注入条件は、イオンが燐、注入エネルギーが５０ｋｅＶ、ドーズ量が１×１０１５ｃｍ−２である。活性化アニールの条件は、窒素ガス雰囲気、熱処理温度が６００℃、熱処理時間が３０秒である。【００８４】
ゲート絶縁膜３２としては、ＥＯＴが４ｎｍの酸化ゲルマニウム膜を用いた。ゲート電極３４、ソース電極４２およびドレイン電極４４としてはアルミニウム膜を用いた。絶縁膜４０としては、酸化イットリウム膜４０ａおよび酸化シリコン膜４０ｂを用いた。試作したＦＥＴのゲート長Ｌは２００μｍ、ゲート幅Ｗは９０μｍである。【００８５】
図１９は、実施例５のゲート電圧ＶＧに対するソース電流ＩＳおよびドレイン電流ＩＤを示す図である。図１９に示すように、室温において、ドレイン−ソース電圧ＶＤＳが０．５Ｖおよび１Ｖのとき、オフ電流ＩＯＦＦに対するオン電流ＩＯＮの比は約１０５である。サブスレッシュホルド係数ＳＳは７４ｍＶ／ｄｅｃである。【００８６】
図２０は、実施例５の面電子密度ＮＳに対する電子移動度μｅｆｆを示す図である。比較例は、水素ガス雰囲気における熱処理を行なっていない以外実施例５と同じ方法で作製した。線Ｓｉは、シリコンＭＯＳＦＥＴにおける一般的な移動度を示す。図２０に示すように、比較例は、ＳｉＭＯＳＦＥＴより移動度が低い。実施例５は、ＳｉＭＯＳＦＥＴに比べ、ＮＳが１×１０１２ｃｍ−２まで、移動度が高い。最大の移動度は、１４１２ｃｍ２／Ｖｓである。これまで報告されているゲルマニウムＭＯＳＦＥＴの中で、オンオフ比が１０５、サブスレッシュホルド係数が７４ｍＶ／ｄｅｃ、電子移動度が１４１２ｃｍ２／Ｖｓは、最も高い値である。【００８７】
実施例１から５においては、ＭＯＳＦＥＴを例に説明したが、ＭＯＳＦＥＴ以外の半導体装置でもよい。【００８８】
実施例１から５においては、チャネル領域５０のほとんど全てが低酸素濃度領域４８に含まれ、ｐｎ接合界面５２のほとんど全てが高酸素濃度領域４６に含まれる例を説明したが、チャネル領域５０の一部は低酸素濃度領域４８に含まれず、ｐｎ接合界面５２の一部は高酸素濃度領域４６に含まれなくてもよい。例えば、チャネル領域５０のｐｎ接合界面５２側の一部は高酸素濃度領域４６に含まれていてもよい。ｐｎ接合界面５２のチャネル領域５０側の一部は低酸素濃度領域４８に含まれていてもよい。チャネル領域５０のうちオン電流の増加に寄与する領域は低酸素濃度領域４８に含まれることが好ましい。ｐｎ接合界面５２のうちオフ電流の抑制に寄与する領域は高酸素濃度領域４６に含まれることが好ましい。【００８９】
ＦＥＴの構造として、ゲルマニウム層３０にソース領域３６およびドレイン領域３８を形成した単純な構造を例に説明したが、ＦＥＴの構造は他の構造でもよい。例えば、ＬＤＤ（Lightly Doped Drain）構造、またはＦｉｎ−ＦＥＴ構造でもよい。また、ＧＯＩ（Germanium On Insulator）構造でもよい。【００９０】
実施例３の製造方法ＦＥＴを製造した場合、ゲルマニウム基板の表面近くのチャネル領域における酸素濃度の検出は難しいが、ゲート絶縁膜３２下における深さが１μｍ程度の酸素濃度とほぼ同じと考えられる。また、図４のように、ゲート絶縁膜３２下のゲルマニウム層において表面から１μｍにおける酸素濃度が表面から５μｍにおける酸素濃度より低く、かつ１×１０１６ｃｍ−３より低くなる。【００９１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００９２】
１０        ゲルマニウム基板
１２        酸化ゲルマニウム膜
１４        ゲート電極
１６        ソース領域
１８        ドレイン領域
２０        酸素イオン注入領域
２４        絶縁膜
２６        ソース電極
２８        ドレイン電極
３０        ゲルマニウム層
３２        ゲート絶縁膜
３４        ゲート電極
３６        ソース領域
３８        ドレイン領域
４０        絶縁膜
４２        ソース電極
４４        ドレイン電極
４６        高酸素濃度領域
４８        低酸素濃度領域
５０        チャネル領域
５２        接合界面
５４        キャップ
５６        開口
【図１】
2016072398.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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