(57)【要約】  隣接して配置されたサブ画素部（Ｐ０１）およびサブ画素部（Ｐ０２）を備えた有機ＥＬディスプレイ（１）であって、サブ画素部（Ｐ０１）およびサブ画素部（Ｐ０２）の各々は、駆動トランジスタを有し、サブ画素部（Ｐ０１）とサブ画素部（Ｐ０２）との境界に配置された電源配線であって、サブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄａ）およびサブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄｂ）に電源電圧を供給する電源配線を備え、サブ画素部（Ｐ０１）の駆動トランジスタ（Ｔｒｄａ）の向きと、サブ画素部（Ｐ０２）の駆動トランジスタ（Ｔｒｄｂ）の向きとは同じである。
2016098317.tif 000002
【特許請求の範囲】
【請求項１】
隣接して配置された第一画素部および第二画素部を備えた表示装置であって、
前記第一画素部および前記第二画素部の各々は、駆動トランジスタを有し、
前記表示装置は、前記第一画素部と前記第二画素部との境界に配置された電源配線であって、前記第一画素部の前記駆動トランジスタおよび前記第二画素部の前記駆動トランジスタに電源電圧を供給する電源配線を備え、
前記第一画素部の前記駆動トランジスタの向きと、前記第二画素部の前記駆動トランジスタの向きとは同じである、
表示装置。
【請求項２】
前記駆動トランジスタの向きは、前記第一画素部と前記第二画素部との境界線に対して平行である、
請求項１に記載の表示装置。
【請求項３】
前記第一画素部および前記第二画素部の各々は、
ソースメタル層およびドレインメタル層を含む前記駆動トランジスタの幅が、前記第一画素部および前記第二画素部内における前記電源配線と前記駆動トランジスタのゲート電極に階調値に応じた電圧を与えるためのデータ信号線との間の長さから、同層配線を分離するために必要な長さの２倍を減算した長さよりも大きい、
請求項２に記載の表示装置。
【請求項４】
前記駆動トランジスタの向きは、前記第一画素部と前記第二画素部との境界線に対して垂直である、
請求項１に記載の表示装置。
【請求項５】
前記第一画素部および前記第二画素部の各々は、
ソースメタル層およびドレインメタル層を含む前記駆動トランジスタの長さが、前記第一画素部および前記第二画素部内における前記電源配線と前記駆動トランジスタのゲート電極に階調値に応じた電圧を与えるためのデータ信号線との間の長さから、同層配線を分離するために必要な長さの２倍を減算した長さよりも大きい、
請求項４に記載の表示装置。
【請求項６】
前記第一画素部および前記第二画素部は、前記第一画素部および前記第二画素部を含む表示パネルの列方向に隣接する、
請求項１〜５の何れか１項に記載の表示装置。
【請求項７】
前記第一画素部および前記第二画素部は、前記第一画素部および前記第二画素部を含む表示パネルの行方向に隣接する、
請求項１〜５の何れか１項に記載の表示装置。
【請求項８】
前記第一画素部および前記第二画素部の各々は、平面視において、前記駆動トランジスタを構成するゲートメタル層とソースメタル層およびドレインメタル層が一部または全部で重なるように配置されている、
請求項１〜７の何れか１項に記載の表示装置。
【請求項９】
前記駆動トランジスタは、Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ構造またはオフセットゲート構造を有する、
請求項１〜８の何れか１項に記載の表示装置。
【請求項１０】
前記駆動トランジスタは、Ｃｈａｎｎｅｌ  Ｅｔｃｈｉｎｇ  Ｓｔｏｐｐｅｒ構造またはＢａｃｋ  Ｃｈａｎｎｅｌ  Ｅｔｃｈｉｎｇ構造を有する、
請求項１〜９の何れか１項に記載の表示装置。
【請求項１１】
前記第一画素部および前記第二画素部の各々は、さらに、前記駆動トランジスタから供給される駆動電流に応じて発光する発光素子と、前記駆動トランジスタのゲートソース間に接続された容量素子とを備え、
前記駆動トランジスタはＮ型であり、前記駆動トランジスタのソース電極と前記発光素子のアノード電極とが接続されており、ブートストラップ動作時に、前記容量素子に蓄積される電圧が前記駆動トランジスタのゲートソース間に形成される寄生容量およびゲートドレイン間に形成される寄生容量により変化する、
請求項１〜１０の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイ、有機エレクトロルミネッセンス（ＥＬ）ディスプレイあるいはプラズマディスプレイ等の表示装置は、行列状に配置された複数の画素部を備えている。複数の画素部の各々には、発光素子およびトランジスタを備えるものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−００８６５４号公報
【特許文献２】特許第４２４００５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の表示装置では、集積度の向上および画素部間におけるトランジスタの特性のずれの抑制が十分ではないという問題がある。画素部間においてトランジスタの特性または画素回路の入出力特性にずれが生じると、輝度あるいは色差等がばらつき、映像品質が低下するという問題がある。【０００５】
本開示は、集積度を向上させ、かつ、画素部間でのトランジスタの特性または画素回路の入出力特性のずれを抑制することができる表示装置を提供する。
【課題を解決するための手段】
【０００６】
本開示における表示装置は、隣接して配置された第一画素部および第二画素部を備えた表示装置であって、前記第一画素部および前記第二画素部の各々は、駆動トランジスタを有し、前記表示装置は、前記第一画素部と前記第二画素部との境界に配置された電源配線であって、前記第一画素部の前記駆動トランジスタおよび前記第二画素部の前記駆動トランジスタに電源電圧を供給する電源配線を備え、前記第一画素部の前記駆動トランジスタの向きと、前記第二画素部の前記駆動トランジスタの向きとは同じである。
【発明の効果】
【０００７】
本開示における表示装置は、集積度を向上させ、かつ、画素部間でのトランジスタの特性または画素回路の入出力特性のずれを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例および実施の形態における有機ＥＬディスプレイの外観の一例を示す外観図である。
【図２】図２は、比較例および実施の形態における有機ＥＬパネルの構成の一例を示すブロック図である。
【図３】図３は、比較例および実施の形態におけるサブ画素部の構成の一例を示す回路図である。
【図４】図４は、比較例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図５】図５は、比較例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図６】図６は、比較例および実施の形態におけるボトムゲート型のトランジスタの構成の一例を示す図である。
【図７】図７は、アライメントのずれによるオーバーラップ面積の違いを示す平面図である。
【図８】図８は、トランジスタの製造工程において、アライメントを行う際のレンズの向きのずれとマスクのアライメントのずれとの関係を示す図である。
【図９】図９は、トランジスタの製造工程において、アライメントを行う際のレンズの向きのずれとマスクのアライメントのずれとの関係を示す図である。
【図１０Ａ】図１０Ａは、アライメントのずれ量とソースドレイン間に流れるトランジスタの電流との関係を示すグラフである。
【図１０Ｂ】図１０Ｂは、ドレイン側寄生容量と画素回路の入出力特性との関係を示すグラフである。
【図１１】図１１は、アライメントのずれによる筋むらの一例を示す図である。
【図１２】図１２は、比較例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１３】図１３は、比較例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１４】図１４は、実施の形態におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１５】図１５は、実施の形態の変形例１におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１６】図１６は、実施の形態の変形例２におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１７】図１７は、実施の形態の変形例３におけるサブ画素部のレイアウトパターンの一例を示すレイアウト図である。
【図１８】図１８は、実施の形態および変形例１〜３の適用例について説明するレイアウト図である。
【図１９】図１９は、実施の形態および変形例１〜３の適用例について説明するレイアウト図である。
【図２０】図２０は、実施の形態および変形例１〜３の適用例について説明するレイアウト図である。
【図２１】図２１は、実施の形態および変形例１〜３の適用例について説明するレイアウト図である。
【発明を実施するための形態】
【０００９】
（課題の詳細）
上述した課題の詳細について、図１〜図１３を用いて説明する。
【００１０】
（比較例１）
図１は、比較例１における有機ＥＬディスプレイの外観の一例を示す図である。図２は、比較例１における有機ＥＬディスプレイの構成の一例を示す図である。
【００１１】
図１および図２に示すように、有機ＥＬディスプレイ１は、有機ＥＬパネル１０と、データ線駆動回路２０と、走査線駆動回路３０と、ＴＣＯＮ（タイミングコントローラ）４０とを備えている。なお、データ線駆動回路２０、走査線駆動回路３０およびＴＣＯＮ４０については、課題とは直接的に関連しないため、実施の形態で説明する。
【００１２】
有機ＥＬパネル１０は、行列状に配置された複数の画素部Ｐを備えている。複数の画素部Ｐの各々は、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢを備えている。
【００１３】
図３は、サブ画素部ＰＲの構成の一例を示す回路図である。図３に示すように、サブ画素部ＰＲは、駆動電流に応じて発光する有機ＥＬ素子ＯＥＬと、データ信号線ＤＲの電圧に応じた電荷を蓄積する容量素子Ｃｓと、データ信号線ＤＲと容量素子Ｃｓの一端との導通および非導通を切り替える選択トランジスタＴｒｓと、容量素子Ｃｓに蓄積された電荷の量に応じた駆動電流を有機ＥＬ素子ＯＥＬに供給する駆動トランジスタＴｒｄとを備えている。駆動トランジスタＴｒｄのゲートドレイン間には、寄生容量Ｃｇｄが形成され、ゲートソース間には寄生容量Ｃｇｓが形成されている。
【００１４】
図４は、比較例１における有機ＥＬパネルの一部におけるレイアウトパターンの一例を示す図である。図４では、２点鎖線で囲んだ６つの長方形状の領域の各々に形成された６個のサブ画素部Ｐ１０１〜Ｐ１０６を示している。サブ画素部Ｐ１０１〜Ｐ１０６は、それぞれ、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢのいずれかに対応している。サブ画素部Ｐ１０１〜Ｐ１０６は、行方向に一行に並んで配置されている。
【００１５】
各サブ画素部には、ゲートメタル層１０１と、半導体層１０２と、チャネル保護膜１０８と、ドレインメタル層１０３およびソースメタル層１０４を構成するメタル配線層と、電源配線１０５と、データ信号線１０６とが形成されている。
【００１６】
ゲートメタル層１０１は、ゲート電極およびゲート電極に続くゲート配線を含んで構成されている。チャネル保護膜１０８は、エッチングストッパとして機能する層であり、上面視においてトランジスタのチャネル領域を含んで構成されている。ドレインメタル層１０３は、ドレイン電極およびドレイン電極に続く配線を含んで構成されている。ソースメタル層１０４は、ソース電極およびソース電極に続く配線を含んで構成されている。
【００１７】
図４に示すサブ画素部Ｐ１０１〜Ｐ１０６の各々では、電源配線１０５は、列方向に延伸する長尺状の配線であり、長方形状の領域の図面右側に配置されている。データ信号線１０６は、列方向に延伸する長尺状の配線であり、長方形状の領域の図面左側に配置されている。ドレインメタル層１０３は半導体層１０２の右側に位置し、ソースメタル層１０４は半導体層１０２の左側に位置している。このため、ソースドレイン間に流れる電流の向きは、図４の矢印で示すように、電源配線１０５に垂直な方向であり、図面右側から左側となる。
【００１８】
（比較例２）
ここで、有機ＥＬパネル１０において、各サブ画素部の面積を低減して集積度を向上させるために、２つのサブ画素部の境界に電源配線１０５を配置するように構成した有機ＥＬパネルがある（例えば、特許文献１参照）。
【００１９】
図５は、比較例２における有機ＥＬパネル１０のレイアウトパターンの一例を示す図である。図５に示すレイアウト図には、行方向に隣り合う第一サブ画素部Ｐ２０１および第二サブ画素部Ｐ２０２と、電源配線１０５とが含まれている。第一サブ画素部Ｐ２０１と第二サブ画素部Ｐ２０２とは、各構成要素の形状、大きさおよび配置が、当該２つのサブ画素部の境界線に対して対称となっている。電源配線１０５は、第一サブ画素部Ｐ２０１と第二サブ画素部Ｐ２０２との境界線上に配置された１本の第一主電源配線１０５ａと、第一主電源配線１０５ａから第一サブ画素部Ｐ２０１を構成する駆動トランジスタＴｒｄａのドレイン電極に延びる第一副電源配線１０５ｃと、第一主電源配線１０５ａから第二サブ画素部Ｐ２０２を構成する駆動トランジスタＴｒｄｂのドレイン電極に延びる第二副電源配線１０５ｄとを備えている。
【００２０】
また、奇数列のサブ画素部Ｐ２０１、Ｐ２０３およびＰ２０５は、図４のサブ画素部Ｐ１０１と同じ構成となっている。偶数列のサブ画素部Ｐ２０２、Ｐ２０４およびＰ２０６は、図４のサブ画素部Ｐ１０１に対し、各構成要素が電源配線１０５に対して線対称に配置されている。
【００２１】
このため、比較例２の場合、ソース電極とドレイン電極の配置の位置が、対になる２つのサブ画素部で対称（逆）となっている。したがって、ソースドレイン間に流れる電流の向きは、奇数列のサブ画素部Ｐ２０１、Ｐ２０３およびＰ２０５では図面右側から左側となるのに対し、偶数列のサブ画素部Ｐ２０２、Ｐ２０４およびＰ２０６では図面左側から右側となる。
【００２２】
（アライメントのずれによるソースドレイン間に流れる電流量の変化、および画素回路の入出力特性の変化）
ここで、アライメントのずれにより、ゲートメタル層、半導体層およびチャネル保護膜と、ソースメタル層およびドレインメタル層との間で位置ずれが生じる場合がある。そうすると、チャネル保護膜−ソースメタル層のオーバーラップ面積とチャネル保護膜−ドレインメタル層のオーバーラップ面積、あるいは、ゲートメタル層−半導体層−ソースメタル層とゲートメタル層−半導体層−ドレインメタル層のオーバーラップ面積のそれぞれついて、理想的には等しいはずのオーバーラップ面積が異なってしまう。ここで、比較例２の場合、ソース電極とドレイン電極の配置の位置が、対になっている２つのサブ画素部の間で逆となっている。このため、比較例２では、対になっている２つのサブ画素部のうちの一方では、ソース側のオーバーラップ面積がドレイン側のオーバーラップ面積よりも大きくなり、他方では、ソース側のオーバーラップ面積がドレイン側のオーバーラップ面積よりも小さくなる。つまり、対になっている２つのサブ画素部の間でトランジスタの特性、およびトランジスタに付随する寄生容量の大きさが異なってしまうという問題がある。以下、アライメントのずれによる複数のトランジスタの特性のばらつきと、寄生容量のばらつきによる画素回路の入出力特性のばらつきについて、さらに具体的に説明する。
【００２３】
図６は、ボトムゲート型のＣＥＳ構造トランジスタＴｒの構成の一例を示す図である。なお、図６では、ＸＹ平面に平行な面が、ガラス基板１００に平行な面、言い換えると、有機ＥＬパネル１０の表面に平行な面となっている。図６の（ａ）は、トランジスタＴｒの構成の一例を示す断面図であり、ＸＺ平面に平行な面の断面を示している。図６の（ｂ）は、トランジスタＴｒを構成要素のうち、ゲートメタル層１０１と、半導体層１０２と、チャネル保護膜１０８と、ドレインメタル層１０３と、ソースメタル層１０４とを示す図であり、有機ＥＬパネル１０をＺ軸の正側から見た図となっている。
【００２４】
図６の（ａ）および（ｂ）に示すように、ボトムゲート型のＣＥＳ構造トランジスタＴｒは、ガラス基板１００と、ゲートメタル層１０１と、ゲート絶縁膜１０７と、半導体層１０２と、チャネル保護膜１０８と、オーミックコンタクト層１０９ｄおよび１０９ｓと、ドレインメタル層１０３と、ソースメタル層１０４とを備えている。
【００２５】
ゲートメタル層１０１は、ガラス基板１００上に配置されている。ゲート絶縁膜１０７は、ゲートメタル層１０１およびガラス基板１００の一部を覆うように形成されている。半導体層１０２は、ゲート絶縁膜１０７上に形成されている。半導体層１０２のＸ軸方向の長さおよびＹ軸方向の長さは、図６の（ｂ）に示すように、ゲートメタル層１０１のＸ軸方向の長さおよびＹ軸方向の長さよりも短く、半導体層１０２は、ＸＹ平面においてゲートメタル層１０１の領域内に配置されている。
【００２６】
チャネル保護膜１０８は、半導体層１０２上の一部に形成されている。オーミックコンタクト層１０９ｄは、半導体層１０２およびチャネル保護膜１０８と、ドレインメタル層１０３との間に形成されている。オーミックコンタクト層１０９ｓは、半導体層１０２およびチャネル保護膜１０８と、ソースメタル層１０４との間に形成されている。なお、ゲートメタル層１０１とソースメタル層１０４とがＺ軸の正側から見て重なっているオーバーラップ領域に、寄生容量Ｃｇｓが形成されている。寄生容量Ｃｇｓは、次の３つの領域から構成される。３つの領域の１つ目は、ゲートメタル層１０１−ゲート絶縁膜１０７−半導体層１０２−チャネル保護膜−オーミックコンタクト層１０９ｄ−ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ａである。３つの領域の２つ目は、ゲートメタル層１０１−ゲート絶縁膜１０７−半導体層１０２−オーミックコンタクト層１０９ｄ−ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ｂである。３つの領域の３つ目は、ゲートメタル層１０１−ゲート絶縁膜１０７−ソースメタル層１０４のオーバーラップ領域Ｓｇｓ０ｃである。各領域の容量の総和を寄生容量Ｃｇｓと呼ぶ。ドレイン側も同様であり、ゲートメタル層１０１とドレインメタル層１０３とがＺ軸の正側から見て重なっている領域に、寄生容量Ｃｇｄが形成されている。
【００２７】
（アライメントのずれによるソースドレイン間に流れる電流量の変化）
図７は、アライメントのずれによるオーバーラップ面積の違いを示す平面図の一例である。図８および図９は、トランジスタの製造工程において、露光装置のレンズの向きのアライメントずれに起因する露光パターンのずれを示す図である。
【００２８】
図８および図９に示すように、トランジスタＴｒを形成する際、レンズ２００の向きがずれると、マスク２１０によって露光形成されるパターンとガラス基板１００との間で位置ずれが生じる。つまり、レンズ２００の向きのアライメントずれによって、マスク２１０の位置合わせ精度がずれた場合と同じような、露光形成パターンのずれが生じていることがわかる。この様に、露光形成パターンの位置精度については、マスク２１０のアライメントだけでなく、レンズ２００の向きのアライメントも重要であると言える。
【００２９】
図６の（ｂ）は、理想的にアライメントが行われた場合を示しているのに対し、図７の（ａ）および（ｂ）は、ゲートメタル層１０１および半導体層１０２およびチャネル保護膜１０８と、ドレインメタル層１０３およびソースメタル層１０４との間で位置ずれが生じた場合を示している。図６の（ｂ）では、オーバーラップ領域Ｓｇｓ０ａとオーバーラップ領域Ｓｇｄ０ａ、オーバーラップ領域Ｓｇｓ０ｂとオーバーラップ領域Ｓｇｄ０ｂ、オーバーラップ領域Ｓｇｓ０ｃとオーバーラップ領域Ｓｇｄ０ｃはそれぞれほぼ同じ大きさである。しかし、図７の（ａ）では、オーバーラップ領域Ｓｇｓ１ａ＜オーバーラップ領域Ｓｇｄ１ａ、図７の（ｂ）では、オーバーラップ領域Ｓｇｓ２ａ＞オーバーラップ領域Ｓｇｄ２ａとなる。また、それぞれの寄生容量について、図６の（ｂ）では、寄生容量Ｃｇｓ０とＣｇｄ０とはほぼ同じ大きさであるが、図７の（ａ）では、Ｃｇｓ１＜Ｃｇｄ１、図７の（ｂ）では、Ｃｇｓ２＞Ｃｇｄ２となっている。
【００３０】
図１０Ａは、チャネル保護膜１０８と、ドレインメタル層１０３との合わせずれ（アライメントのずれ）量とソースドレイン間に流れるトランジスタの電流Ｉｄｓとの関係を示すグラフである。図１０Ａに示すように、ドレインメタル層１０３およびソースメタル層１０４について、Ｘ軸の正側へのアライメントのずれ量が大きくなるほど、つまり、ドレイン側のチャネル保護膜１０８と、ドレインメタル層１０３とのオーバーラップ領域Ｓｇｄ０ａ、Ｓｇｄ１ａ、Ｓｇｄ２ａが増加するほど、ソースドレイン間に流れる電流Ｉｄｓが増加する。これは、チャネル領域上のドレイン側のオーバーラップ領域の面積が変化すると、当該オーバーラップ領域においてキャリア濃度が変化する（電流密度が変化する）ため、実効的なゲート長Ｌが変化することに起因する。つまり、ＣＥＳ構造のトランジスタでは、アライメントのずれによりチャネル領域上のドレイン側のオーバーラップ領域の面積が変化することで、ソースドレイン間に流れる電流Ｉｄｓが変化する。
【００３１】
図４に示す比較例１の場合、アライメントのずれによりオーバーラップ領域Ｓｇｓ０ａとＳｇｄ０ａとが異なる大きさになっても、ソース電極およびドレイン電極の並び方向が同じであるため、オーバーラップ領域Ｓｇｓ０ａおよびＳｇｄ０ａの変化の方向が全てのトランジスタで同じになる。このため、駆動トランジスタのソースドレイン間の電流量Ｉｄｓは全てのサブ画素部で同じ方向に変化することから、サブ画素部の間で駆動トランジスタの特性が同じになる。ただし、各サブ画素部のレイアウト面積を十分に低減できないという問題がある。
【００３２】
これに対し、図５に示す比較例２の場合、各サブ画素部のレイアウト面積を小さくして集積度を向上させることができる。しかし、比較例２の場合、アライメントのずれにより、オーバーラップ領域Ｓｇｓ０ａおよびＳｇｄ０ａのずれ方向が奇数列と偶数列とで反対になるため、駆動トランジスタのソースドレイン間の電流は奇数列と偶数列とで逆向きに変化する。具体的には、図７の（ａ）の場合は、ドレイン側のオーバーラップ領域Ｓｇｄ１ａの面積が増加するため、電流Ｉｄｓが増加し、図７の（ｂ）の場合は、ドレイン側のオーバーラップ領域Ｓｇｄ２ａの面積が減少するため、電流Ｉｄｓが減少する。
【００３３】
したがって、同じ階調値を指定した場合、奇数列および偶数列の一方が比較的明るく表示され、他方が比較的暗く表示されるという問題がある。図７の（ａ）の場合は比較的明るく表示され、図７の（ｂ）の場合は比較的暗く表示される。これにより、有機ＥＬパネル１０に筋むらが発生する場合がある。
【００３４】
（画素回路の入出力特性の変化）
一方、図１０Ｂは、寄生容量Ｃｇｄの大きさと、図３の画素回路において特性の階調を表示している際に、駆動トランジスタＴｒｄを介して有機ＥＬ素子ＯＥＬに流れ込む画素電流Ｉｐｉｘの大きさとの関係を示すグラフである。図１１に示すように、ドレインメタル層１０３およびソースメタル層１０４について、Ｘ軸の正側へのアライメントのずれ量が大きくなるほど、つまり、ドレイン側の寄生容量Ｃｇｄが増加する程、画素電流Ｉｐｉｘは減少する。これは、以下の式１および式２を用いて説明することが出来る。
【００３５】
【数１】
2016098317.tif 000003
【００３６】
式１および式２は、図３の画素回路の入出力特性を示している。式１において、μは駆動トランジスタＴｒｄの移動度、Ｃｏｘはゲート酸化膜の単位面積当たり容量、Ｗは駆動トランジスタＴｒｄのゲート幅、Ｌはゲート長であり、Ｃｓ、Ｃｇｓ、Ｃｇｄはそれぞれ容量素子Ｃｓ、寄生容量Ｃｇｓ、Ｃｇｄの容量値を表す。また、Ｖｄａｔａはデータ信号線ＤＲから選択トランジスタＴｒｓを介して容量素子Ｃｓに書込まれる信号電圧を、ＶＥＬはカソード電極に入力される電圧を、Ｖｅｍｉｔは発光時の有機ＥＬ素子ＯＥＬのアノード電極とカソード電極間電圧を、Ｖｓ＿ｗｒｉｔｅは信号電圧書込み時に高電位側の電源配線（図３中の電源電圧ＶＴＦＴを供給する配線）から駆動トランジスタＴｒｄを介して、Ｔｒｄのソース側に設定される電位を、それぞれ表している。
【００３７】
式１および式２から分かるように、寄生容量Ｃｇｄが大きくなるほどＶｇｓが小さくなるため、画素電流Ｉｐｉｘが低下する。これは、ブートストラップ動作と呼ばれる現象に起因するものである。ブートストラップ動作とは、信号電圧書込み後から発光開始時に掛けて、駆動トランジスタＴｒｄのソース側の電位が変化する際に、駆動トランジスタＴｒｄのゲート側の電位も追従して変化する現象を示す（特許文献２参照）。この時、駆動トランジスタＴｒｄのゲート側の電位は、完全に駆動トランジスタＴｒｄのソース側の電位変動に追従するわけでは無く、蓄積容量Ｃｓおよび駆動トランジスタＴｒｄの寄生容量ＣｇｓとＣｇｄに応じた電圧のロスが発生する。式１および式２はブートストラップ動作による電圧ロスを考慮した画素回路の入出力特性を示している。つまり、図３の様に、寄生容量Ｃｇｓ、Ｃｇｄを備えるようなトランジスタ構造を持ち、かつブートストラップ動作を行う画素回路では、アライメントのずれにより寄生容量の大きさが変化することで、画素電流Ｉｐｉｘが変化する。
【００３８】
前述のオーバーラップ領域の場合と同様、図４に示す比較例１の場合、アライメントのずれにより寄生容量Ｃｇｓ０とＣｇｄ０とが異なる大きさになっても、ソース電極およびドレイン電極の並び方向が同じであるため、寄生容量Ｃｇｓ０およびＣｇｄ０の変化の方向が全てのサブ画素回路で同じになる。このため、画素電流量Ｉｐｉｘは全てのサブ画素部で同じ方向に変化することから、サブ画素部の間で画素回路の入出力特性が同じになる。ただし、各サブ画素部のレイアウト面積を十分に低減できないという問題がある。
【００３９】
これに対し、図５に示す比較例２の場合、各サブ画素部のレイアウト面積を小さくして集積度を向上させることができる。しかし、比較例２の場合、アライメントのずれにより、寄生容量Ｃｇｓ０およびＣｇｄ０のずれ方向が奇数列と偶数列とで反対になるため、画素電流は奇数列と偶数列とで逆向きに変化する。具体的には、図７の（ａ）の場合は、ドレイン側寄生容量Ｃｇｄ１が増加するため、画素電流Ｉｐｉｘが減少し、図７の（ｂ）の場合は、ドレイン側寄生容量Ｃｇｄ２の面積が減少するため、画素電流Ｉｐｉｘが増加する。
【００４０】
したがって、同じ階調値を指定した場合、奇数列および偶数列の一方が比較的明るく表示され、他方が比較的暗く表示されるという問題がある。図７の（ａ）の場合は比較的暗く表示され、図７の（ｂ）の場合は比較的明るく表示される。これにより、有機ＥＬパネル１０に筋むらが発生する場合がある。
【００４１】
図１１は、筋むらの一例を示す図である。比較例２では、列単位でトランジスタの特性の特性に差異が生じる、つまり、電流Ｉｄｓが増加する列と減少する列とが交互に生じるため、列方向に筋むらが生じる。
【００４２】
さらに、有機ＥＬパネル１０では、赤、青、緑の３列が繰り返し配置されることから、同じ色のサブ画素部列に着目すると、明るく表示されるサブ画素部列と暗く表示されるサブ画素部列とが交互に配置されることになり、同じ色に対応しているサブ画素部の間で色差がばらつくという問題がある。この場合、例えば、ソフトウェア的に階調値を補正することも考えられるが、列ごとに異なる補正を行う必要が生じ、有機ＥＬディスプレイの処理負荷を増大させる。
【００４３】
さらに、大型の有機ＥＬディスプレイ１では、単一のレンズ（露光源）ではなく、複数のレンズを用いてソースメタル層、ドレインメタル層およびゲートメタル層が形成される場合がある。このような場合には、レンズ間でのアライメントのずれ量が異なるため、単一のレンズに比べて筋むらが目立ちやすいという問題がある。
【００４４】
なお、チャネル保護膜１０８とドレインメタル層１０３とのオーバーラップ領域Ｓｇｄ０ａ、Ｓｇｄ１ａ、Ｓｇｄ２ａ、およびソースメタル層１０４とのオーバーラップ領域Ｓｇｓ０ａ、Ｓｇｓ１ａ、Ｓｇｓ２ａの変化によるトランジスタ電流Ｉｄｓの変化と、寄生容量ＣｇｓおよびＣｇｄの変化による画素回路の入出力特性の変化とは、独立に発生する可能性があり、上述の説明は一例である。なぜなら、アライメントずれが発生するレイヤーはランダムであり、必ずしも図７の様な組み合わせで発生するとは限らないからである。よって、トランジスタ電流Ｉｄｓの変化と、画素回路の入出力特性の変化の両方について対策を行うことが重要である。
【００４５】
（比較例３）
図１２は、比較例３における有機ＥＬパネルのレイアウトの一例を示す図である。図１２では、２行×３列のサブ画素部Ｐ３０１〜Ｐ３０６を示している。サブ画素部Ｐ３０１〜Ｐ３０６を構成する構成要素の形状、大きさおよび配置はほぼ同じである。
【００４６】
図１２では、図４に示す比較例１と同様に面積の低減が十分ではないという問題がある。このため、図５に示す比較例２のように、サブ画素部を行ごとに対称にレイアウトし、境界線上に電源配線を構成する主電源配線を配置する構成にすることで、集積度を向上させることが考えられる。
【００４７】
（比較例４）
図１３は、比較例４における有機ＥＬパネルのレイアウトの一例を示す図である。図１３では、列方向に隣接する２つのサブ画素部Ｐ４０１およびＰ４０２が対称にレイアウトされている。比較例４では、電源配線１０５は、列方向に延びる長尺状の第一主電源配線１０５ａと、行方向に延びる長尺状の第二主電源配線１０５ｂと、第一主電源配線１０５ａからサブ画素部Ｐ４０１の駆動トランジスタのＴｒｄａのドレイン電極に向けて延びる第一副電源配線１０５ｃと、第一主電源配線１０５ａからサブ画素部Ｐ４０２の駆動トランジスタのＴｒｄｂのドレイン電極に向けて延びる第二副電源配線１０５ｄとを備える。第一主電源配線１０５ａと第二主電源配線１０５ｂとはコンタクトにより接続されている。また、第二主電源配線１０５ｂは、列方向に隣接するサブ画素部Ｐ４０１とサブ画素部Ｐ４０２との境界線上に配置されている。
【００４８】
比較例４では、第二主電源配線１０５ｂを１行ごとではなく２行ごとに設けているため、サブ画素部の面積の低減を図り、集積度を向上させている。
【００４９】
しかし、図１３に示すように、比較例４の場合でも、比較例２の場合と同様に、ソース電極とドレイン電極の配置が図面上下方向において対称になっているため、アライメントのずれにより、トランジスタの特性および画素回路の入出力特性が行単位で異なってしまうという問題がある。この場合、有機ＥＬパネル１０において、行方向に筋むらが生じると考えられる。
【００５０】
したがって、集積度を向上させることができ、かつ、アライメントのずれによるサブ画素部間での特性のずれを防止することができる技術が望まれている。
【００５１】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００５２】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００５３】
（実施の形態）
以下、図１〜図３、図１４を用いて、実施の形態を説明する。本実施の形態では、表示装置が有機ＥＬディスプレイである場合を例に説明する。
【００５４】
本実施の形態の有機ＥＬディスプレイでは、駆動トランジスタに駆動電圧を供給する電源配線の主電源配線を隣接する２つのサブ画素部の境界線上に配置することにより集積度を向上させる。さらに、本実施の形態の有機ＥＬディスプレイでは、駆動トランジスタのソースドレイン間に流れる電流の向きを揃えることにより、アライメントのずれによるサブ画素部間での特性のずれを防止する。すなわち、本実施の形態では、上記２つのサブ画素について駆動トランジスタの向きを同じにすることで、このような効果を奏する。
【００５５】
なお、電流の向きは、有機ＥＬパネルにおける物理的な向き（レイアウト上の向き）であり、ドレイン電極からソース電極に向かう方向である。また、駆動トランジスタの向きが同じであるとは、駆動トランジスタの有機ＥＬパネルにおける物理的な向き（レイアウト上の向き）が同じであることを指す。すなわち、上記２つのサブ画素の駆動トランジスタについてドレイン電極からソース電極に向かう方向が同じである場合、これら駆動トランジスタの向きが同じであるとされる。
【００５６】
本実施の形態において、有機ＥＬディスプレイ１の外観および基本構成は比較例１と同じである。有機ＥＬディスプレイ１は、図１および図２に示すように、有機ＥＬパネル１０と、データ線駆動回路２０と、走査線駆動回路３０と、タイミングコントローラ（以下、「ＴＣＯＮ」と略称する）４０とを備えている。
【００５７】
［１．有機ＥＬパネルの構成］
有機ＥＬパネル１０は、図２に示すように、列方向に延伸するデータ信号線ＤＲ１、ＤＧ１およびＤＢ１〜ＤＲｎ、ＤＧｎおよびＤＢｎと、行方向に延伸する走査信号線Ｓｃａｎ１〜Ｓｃａｎｍと、複数のデータ信号線と複数の走査信号線との交点の各々に配置された画素部Ｐとを備えている。言い換えると、複数の画素部Ｐは、ｍ行ｎ列のマトリクス状に配置されている。
【００５８】
画素部Ｐは、赤色（Ｒ）用の光を出すサブ画素部ＰＲ、緑色（Ｇ）用の光を出すサブ画素部ＰＧ、および、青色（Ｂ）用の光を出すサブ画素部ＰＢを備えている。サブ画素部ＰＲ、ＰＧおよびＰＢの基本的な構成は、比較例１と同じである。
【００５９】
以下、サブ画素部ＰＲ、ＰＧおよびＰＢの構成について、図３を用いて説明する。ただし、サブ画素部ＰＲ、ＰＧおよびＰＢの構成は、カラーフィルタ以外は同じ構成である。このため、カラーフィルタ以外の構成については、サブ画素部ＰＲについて説明し、他のサブ画素部の説明は省略する。
【００６０】
図３は、サブ画素部ＰＲの構成の一例を示す回路図である。図３に示すように、サブ画素部ＰＲは、有機ＥＬ素子ＯＥＬと、容量素子Ｃｓと、選択トランジスタＴｒｓと、駆動トランジスタＴｒｄとを備えている。
【００６１】
有機ＥＬ素子ＯＥＬは、駆動電流に応じて発光する発光素子である。本実施の形態において、有機ＥＬ素子ＯＥＬは、白色の光を出力する発光素子である。駆動電流は、駆動トランジスタＴｒｄから供給される。有機ＥＬ素子ＯＥＬは、アノード電極が駆動トランジスタＴｒｄのソース電極にそれぞれ接続され、カソード電極に電源電圧ＶＥＬ（ＶＥＬは、例えば、接地電圧）が入力されている。
【００６２】
容量素子Ｃｓは、データ信号線ＤＲの電圧に応じた電荷が蓄積される容量素子である。容量素子Ｃｓは、第一電極が駆動トランジスタＴｒｄのゲート電極に、第二電極が有機ＥＬ素子ＯＥＬのアノード端子と駆動トランジスタＴｒｄのソース電極との接続ノードＮｓにそれぞれ接続されている。
【００６３】
なお、式１および式２で示されるように、容量素子Ｃｓに蓄積される電圧は、駆動トランジスタＴｒｄのゲートソース間に形成される寄生容量Ｃｇｓおよびゲートドレイン間に形成される寄生容量Ｃｇｄにより変化する。
【００６４】
駆動トランジスタＴｒｄは、データ信号線ＤＲの電圧に応じて蓄積された容量素子Ｃｓの電荷の量に応じた駆動電流を有機ＥＬ素子ＯＥＬに供給する。駆動トランジスタＴｒｄは、薄膜トランジスタであり、ゲート電極が容量素子Ｃｓの第一電極に、ソース電極が有機ＥＬ素子ＯＥＬのアノード電極にそれぞれ接続され、ドレイン電極に電源電圧ＶＴＦＴが入力されている。なお、駆動トランジスタＴｒｄのゲートドレイン間には、寄生容量Ｃｇｄが形成され、ゲートソース間には寄生容量Ｃｇｓが形成されている。
【００６５】
選択トランジスタＴｒｓは、走査信号線Ｓｃａｎの電圧に応じてデータ信号線ＤＲと容量素子Ｃｓの第一電極との導通および非導通を切り替えるスイッチ素子である。より詳細には、選択トランジスタＴｒｓは、薄膜トランジスタであり、ゲート電極が走査信号線Ｓｃａｎに、ソース電極がデータ信号線ＤＲに、ドレイン電極が容量素子Ｃｓの第一電極と駆動トランジスタＴｒｄのゲート電圧との接続ノードＮｇにそれぞれ接続されている。
【００６６】
さらに、図２に示すように、本実施の形態では、画素部Ｐ内において、サブ画素部ＰＲ、ＰＧおよびＰＢは、行方向にこの順に並べられている。
【００６７】
サブ画素部ＰＲが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、赤色の波長の光を通過させるカラーフィルタが形成されている。同様に、サブ画素部ＰＧが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、緑色の波長の光を通過させるカラーフィルタが形成されている。サブ画素部ＰＢが形成されている領域には、有機ＥＬ素子ＯＥＬの正面側に、青色の波長の光を通過させるカラーフィルタが形成されている。このように構成することにより、サブ画素部ＰＲ、ＰＧおよびＰＢを形成することができる。
【００６８】
なお、カラーフィルタは、例えば、マスク蒸着により形成することが考えられるが、これに限定されるものではない。例えば、青色発光の有機ＥＬ素子を形成し、青色光を、Ｒ、Ｇ、Ｂの各色に変換する色変換層（ＣＣＭ：カラーチェンジミディアムズ）を設けても良い。
【００６９】
また、本実施の形態では、全てのサブ画素部を白色の有機ＥＬ素子ＯＥＬで構成し、サブ画素部に各色の光を通過させるカラーフィルタを設ける場合について説明したが、これに限るものではない。例えば、対応する色に応じた材料を用いて有機ＥＬ素子ＯＥＬを形成しても構わない。
【００７０】
また、本実施の形態では、選択トランジスタＴｒｓおよび駆動トランジスタＴｒｄが薄膜トランジスタである場合を例に説明したが、これに限るものではない。選択トランジスタＴｒｓおよび駆動トランジスタＴｒｄは、ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタ等であっても構わない。さらに、選択トランジスタＴｒｓは、トランジスタに限定するものではなく、アナログスイッチ等であっても構わない。
【００７１】
［２．データ線駆動回路、走査線駆動回路およびＴＣＯＮの構成］
データ線駆動回路２０は、ＴＣＯＮ４０からの第一制御信号に応じたデータ信号をソース線に印加する回路である。
【００７２】
走査線駆動回路３０は、走査信号線Ｓｃａｎのそれぞれに対し、ＴＣＯＮ４０からの第二制御信号に応じて、走査信号線Ｓｃａｎに接続された選択トランジスタＴｒｓをＯＮ状態またはＯＦＦ状態にするための走査信号を印加する。
【００７３】
ＴＣＯＮ４０は、複数の画素部Ｐを用いた映像の表示を制御する制御部の一例である。ＴＣＯＮ４０は、データ線駆動回路２０および走査線駆動回路３０の制御を行う機能を有する。表示動作時において、ＴＣＯＮ４０は、外部から入力された映像信号に応じた電圧値を有する第一制御信号をデータ線駆動回路２０に対して出力し、走査線駆動回路３０に対して第二制御信号を出力する。
【００７４】
なお、ＴＣＯＮ４０は、本実施の形態では、専用のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）により構成されている場合を例に説明するが、これに限るものではない。ＴＣＯＮ４０は、例えば、マイクロプロセッサ（ＭＰＵ）、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムで構成されていても構わない。この場合は、マイクロプロセッサが、上述した各動作を実行させるためのコンピュータプログラムに従って動作することにより、上述した各動作を実現できる。
【００７５】
［３．レイアウト］
図１４は、本実施の形態にかかる画素部のレイアウトを示すレイアウト図である。
【００７６】
図１４に示すように、有機ＥＬパネル１０は、隣接して配置されたサブ画素部Ｐ０１（第一画素部の一例）およびサブ画素部Ｐ０２（第二画素部の一例）を備えている。さらに、有機ＥＬパネル１０は、サブ画素部各々の駆動トランジスタに電源電圧ＶＴＦＴを供給する電源配線を備えている。当該電源配線は、列方向に延伸する第一主電源配線１０５ａと、行方向に延伸する第二主電源配線１０５ｂと、第一主電源配線１０５ａから駆動トランジスタＴｒｄａのドレイン電極に向けて延びる第一副電源配線１０５ｃと、第一主電源配線から駆動トランジスタＴｒｄｂのドレイン電極に向けて延びる第二副電源配線１０５ｄとを備えている。
【００７７】
なお、図１４に示すレイアウト図では、６つの行方向に一行に並んだサブ画素部Ｐ０１〜Ｐ０６を示している。サブ画素部Ｐ０１とＰ０２とが対に、Ｐ０３とＰ４とが対に、Ｐ０５とＰ０６とが対になっている。このため、以下の説明では、サブ画素部Ｐ０１とＰ０２の対について説明する。他の対については、サブ画素部Ｐ０１およびＰ０２の対と同じであるため、説明を省略する。
【００７８】
サブ画素部Ｐ０１およびＰ０２は、第一副電源配線１０５ｃおよび第二副電源配線１０５ｄ、駆動トランジスタＴｒｄａおよびＴｒｄｂ以外の構成は、サブ画素部Ｐ０１およびＰ０２の境界線ＡＡに対し対称に配置されている。さらに、サブ画素部Ｐ０１の第一副電源配線１０５ｃおよび駆動トランジスタＴｒｄａ以外の構成要素各々の形状および大きさと、サブ画素部Ｐ０２の第二副電源配線１０５ｄおよび駆動トランジスタＴｒｄｂ以外の構成要素各々の形状および大きさとは、境界線ＡＡを軸心として反転した形状となっている。境界線ＡＡは、列方向（Ｙ軸）に平行な線となっている。
【００７９】
図１４では、電源配線と、図６の（ｂ）に示すゲートメタル層１０１、半導体層１０２、ドレインメタル層１０３およびソースメタル層１０４に対応する層を示している。
【００８０】
図１４に示す層のうち、ゲートメタル層１０１に対応する層（ゲートメタル層１０１ａ〜１０１ｃ）と、第二主電源配線１０５ｂとが同層に配置されている。これらの層のＺ軸正側には、半導体層１０２ａ〜１０２ｄが同層に配置されている。半導体層１０２ａ〜１０２ｄが配置された層のさらにＺ軸正側には、メタル層１１０ａおよび１１０ｂ、第一主電源配線１０５ａ、第一副電源配線１０５ｃ、第二副電源配線１０５ｄ、データ信号線１０６ａおよび１０６ｂ、メタル層１１１ａおよび１１１ｂが配置されている。
【００８１】
ゲートメタル層１０１ａは、駆動トランジスタＴｒｄａのゲート電極および当該ゲート電極から延びるゲート配線を形成するゲートメタル層である。ゲートメタル層１０１ａのＸＹ平面に平行な面の形状は、長方形状である。ゲートメタル層１０１ａの短辺の長さ（Ｘ軸に平行な辺の長さ）は、後述するデータ信号線１０６ａと第一主電源配線１０５ａとの間隔（Ｘ軸方向の長さＨ＿ｓｕｂ＿ｓｄ）よりも短い。ゲートメタル層１０１ａの長辺の長さ（Ｙ軸に平行な辺の長さ）は、ゲートメタル層１０１ｃと第二主電源配線１０５ｂとの間隔（Ｙ軸方向の長さＬ＿ｓｕｂ＿ｓｄ）よりも短い。ゲートメタル層１０１ａは、サブ画素部Ｐ０１の中央の領域に、データ信号線１０６ａ、第一主電源配線１０５ａ、ゲートメタル層１０１ｃおよび第二主電源配線１０５ｂとは重ならないように配置されている。
【００８２】
ゲートメタル層１０１ｂは、駆動トランジスタＴｒｄｂのゲート電極および当該ゲート電極から延びるゲート配線を形成するゲートメタル層である。ゲートメタル層１０１ｂの形状、大きさおよび配置は、ゲートメタル層１０１ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
【００８３】
ゲートメタル層１０１ｃは、選択トランジスタＴｒｓａのゲート電極、選択トランジスタＴｒｓｂのゲート電極およびこれらに接続される走査信号線（図２の走査信号線Ｓｃａｎのいずれかに対応）を形成するゲートメタル層である。ゲートメタル層１０１ｃは、図１４に示すように、行方向（Ｘ軸方向）に延伸する長尺状の層である。ゲートメタル層１０１ｃは、１行ごとに、行方向に並ぶ複数のサブ画素部に共通に設けられている。ゲートメタル層１０１ｃは、サブ画素部のＹ軸正側の端部の領域に配置されている。
【００８４】
第二主電源配線１０５ｂは、電源電圧ＶＴＦＴ（図３参照）を複数のサブ画素部に供給する電源配線である。第二主電源配線１０５ｂは、図１４に示すように、行方向に延伸する長尺状の電源配線である。第二主電源配線１０５ｂは、１行ごとに設けられ、行方向に並ぶ複数のサブ画素部に電源電圧ＶＴＦＴを供給する。第二主電源配線１０５ｂは、サブ画素部のＹ軸負側の端部の領域を通るように配置されている。第二主電源配線１０５ｂは、コンタクト１２０ａおよび１２０ｂにより、第一主電源配線１０５ａに接続されている。
【００８５】
半導体層１０２ａは、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａを構成する半導体層である（図６の半導体層１０２に対応）。図１４に示すように、半導体層１０２ａのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ａの面積は、ゲートメタル層１０１ａの面積よりも相当小さい。半導体層１０２ａは、Ｚ軸の正側からみてゲートメタル層１０１ａの領域内であって、ゲートメタル層１０１ａの図面下側（Ｙ軸の負側）に配置されている。
【００８６】
半導体層１０２ｂは、サブ画素部Ｐ０２の駆動トランジスタＴｒｄｂを構成する半導体層である（図６の半導体層１０２に対応）。図１４に示すように、半導体層１０２ｂのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ｂの面積は、半導体層１０２ａとほぼ同じであり、ゲートメタル層１０１ｂの面積よりも相当小さい。半導体層１０２ｂは、Ｚ軸の正側からみてゲートメタル層１０１ｂの領域内であって、ゲートメタル層１０１ｂの図面下側（Ｙ軸の負側）に配置されている。
【００８７】
半導体層１０２ｃは、サブ画素部Ｐ０１の選択トランジスタＴｒｓａを構成する半導体層である。半導体層１０２ｃのＸＹ平面に平行な面の形状は、長方形状である。半導体層１０２ｃは、Ｚ軸の正側からみてゲートメタル層１０１ｃの領域内であって、データ信号線１０６ａの近傍に配置されている。
【００８８】
半導体層１０２ｄは、サブ画素部Ｐ０２の選択トランジスタＴｒｓｂを構成する半導体層である。半導体層１０２ｄの形状、大きさおよび配置は、半導体層１０２ｃを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
【００８９】
メタル層１１０ａ（ソースメタル層１０４ａ）は、サブ画素部Ｐ０１を構成する駆動トランジスタＴｒｄａのソース電極および当該ソース電極から延びる配線を形成する層である。メタル層１１０ａのＸＹ平面に平行な面の形状は、図面右下（Ｙ軸の負側およびＸ軸の正側）の角部が長方形状に切り欠かれた長方形状の形状となっている。メタル層１１０ａのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ａのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ａは、ゲートメタル層１０１ａの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
【００９０】
なお、メタル層１１０ａの切り欠き部分に、半導体層１０２ａが配置されている。半導体層１０２ａは、左辺（Ｘ軸の負側の辺）を含む一部の領域が、メタル層１１０ａの切り欠き部分を構成するＹ軸に平行な辺の一部と重なるように配置されている。
【００９１】
メタル層１１０ｂ（ソースメタル層１０４ｂ）は、サブ画素部Ｐ０２を構成する駆動トランジスタＴｒｄｂのソース電極および当該ソース電極から延びる配線を形成する層である。メタル層１１０ｂのＸＹ平面に平行な面の形状は、図面右下（Ｙ軸の負側およびＸ軸の正側）の角部が長方形状に切り欠かれた長方形状の形状となっている。メタル層１１０ｂのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ｂのＸ軸方向およびＹ軸方向の長さよりも短い。なお、メタル層１１０ｂの形状は、メタル層１１０ａと対称ではない。メタル層１１０ｂは、ゲートメタル層１０１ｂの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
【００９２】
なお、メタル層１１０ｂの切り欠き部分に、半導体層１０２ｂが配置されている。半導体層１０２ｂは、左辺（Ｘ軸の負側の辺）を含む一部の領域が、メタル層１１０ｂの切り欠き部分を構成するＹ軸に平行な辺の一部と重なるように配置されている。
【００９３】
第一主電源配線１０５ａは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第一主電源配線１０５ａは、列方向に延伸する長尺状の電源配線である。第一主電源配線１０５ａは、１列ごとではなく、２列ごとに設けられており、２列のサブ画素部に電源電圧ＶＴＦＴを供給している。第一主電源配線１０５ａは、サブ画素部Ｐ０１およびＰ０２の境界線ＡＡ上に配置されている。また、上述したように、第一主電源配線１０５ａは、コンタクト１２０ａおよび１２０ｂにより、第二主電源配線１０５ｂに接続されている。
【００９４】
第一副電源配線１０５ｃは、第一主電源配線１０５ａからサブ画素部Ｐ０１の半導体層１０２ａに向けて延びる長方形状の電源配線である。当該第一副電源配線１０５ｃの先端が、半導体層１０２ａの右辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄａのドレインメタル層１０３ａを形成している。
【００９５】
第二副電源配線１０５ｄは、第一主電源配線１０５ａからサブ画素部Ｐ０２の半導体層１０２ｂに向けて延びる鉤状の電源配線である。当該第二副電源配線１０５ｄの先端が、半導体層１０２ｂの右辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄｂのドレインメタル層１０３ｂを形成している。詳細には、第二副電源配線１０５ｄは、第一主電源配線１０５ａからＸ軸の正側に向けて、半導体層１０２ｂの右辺よりもＸ軸の正側の位置まで延びる第一部分と、第一部分の先端からＹ軸の正側に向けて、半導体層１０２ｂの近傍まで延びる第二部分と、第二部分の先端から半導体層１０２ｂの右辺（Ｘ軸の正側の端部）に向けてＸ軸の負側に延びる第三部分とを有する。
【００９６】
つまり、第一主電源配線１０５ａから駆動トランジスタＴｒｄａの半導体層１０２ａに向けて延びる第一副電源配線１０５ｃと、電源配線１０５から駆動トランジスタＴｒｄｂの半導体層１０２ｂに向けて延びる第二副電源配線１０５ｄとは、形状が異なっている。
【００９７】
データ信号線１０６ａは、サブ画素部Ｐ０１が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である（図２のデータ信号線ＤＲ、ＤＧおよびＤＢのいずれかに対応）。データ信号線１０６ａは、図１４に示すように、列方向に延伸する長尺状の信号線であり、列方向に並ぶ複数のサブ画素部に共通設けられている。データ信号線１０６ａは、サブ画素部Ｐ０１のＸ軸負側の端部の領域を通るように配置されている。データ信号線１０６ａには、半導体層１０２ｃに向けて延びる第一副データ配線１０６ｃが形成されている。第一副データ配線１０６ｃの先端は、半導体層１０２ｃの左辺（Ｘ軸の負側の端部）に重なっている。
【００９８】
データ信号線１０６ｂは、サブ画素部Ｐ０２が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である（図２のデータ信号線ＤＲ、ＤＧおよびＤＢのいずれかに対応）。図１４に示すように、データ信号線１０６ｂの形状、大きさおよび配置は、データ信号線１０６ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。データ信号線１０６ｂには、データ信号線１０６ａと同様に、半導体層１０２ｄに向けて延びる第二副データ配線１０６ｄが形成されている。第二副データ配線１０６ｄの先端は、半導体層１０２ｄの右辺（Ｘ軸の正側の端部）に重なっている。
【００９９】
メタル層１１１ａは、選択トランジスタＴｒｓａのドレイン電極および当該ドレイン電極から延びる配線を形成するドレインメタル層である（図３のノードＮｇを含む配線部分に対応）。図１４に示すように、メタル層１１１ａのＸＹ平面に平行な面の形状は、略長方形状であり、左辺の中央部分に長方形状の切り欠きが形成されている。メタル層１１１ａは、Ｙ軸の正側の端部における左側の一部の領域がゲートメタル層１０１ｃおよび半導体層１０２ｃと重なっている。また、メタル層１１１ａは、Ｙ軸の負側の端部がゲートメタル層１０１ａと重なるように配置され、コンタクト１２１ａによりゲートメタル層１０１ａに接続されている。言い換えると、コンタクト１２１ａにより、選択トランジスタＴｒｓａのドレイン電極が、駆動トランジスタＴｒｄａのゲート端子に接続されている。
【０１００】
メタル層１１１ｂは、選択トランジスタＴｒｓｂのドレイン電極および当該ドレイン電極から延びる配線を形成するドレインメタル層である（図３のノードＮｇを含む配線部分に対応）。図１４に示すように、メタル層１１１ｂの形状、大きさおよび配置は、メタル層１１１ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。また、メタル層１１１ｂは、Ｙ軸の負側の端部がゲートメタル層１０１ｂと重なるように配置され、コンタクト１２１ｂによりゲートメタル層１０１ｂに接続されている。言い換えると、コンタクト１２１ｂにより、選択トランジスタＴｒｓｂのドレイン電極が、駆動トランジスタＴｒｄｂのゲート端子に接続されている。
【０１０１】
［４．効果等］
上記実施の形態の有機ＥＬディスプレイ１は、隣接して配置されたサブ画素部Ｐ０１（第一画素部に相当）およびサブ画素部Ｐ０２（第二画素部に相当）の各々が、駆動トランジスタＴｒｄａ、Ｔｒｄｂを有している。また、有機ＥＬディスプレイ１では、第一主電源配線１０５ａがサブ画素部Ｐ０１およびＰ０２の境界線上に設けられている。これにより、第一主電源配線１０５ａは、１列ごとではなく、２列ごとに設ければよいので、第一主電源配線１０５ａの本数を減らすことができ、有機ＥＬパネル１０のレイアウト面積を低減して集積度を向上させることができる。第一主電源配線１０５ａを境界線上に配置しない場合に比べて低減できる面積は、領域１３０に相当する分の面積である。
【０１０２】
さらに、上記実施の形態の有機ＥＬディスプレイ１は、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａのソースドレイン間に流れる電流の向きと、サブ画素部Ｐ０２の駆動トランジスタＴｒｄｂのソースドレイン間に流れる電流の向きとが同じである。すなわち、本実施の形態では、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ０２の駆動トランジスタＴｒｄｂの向きとが同じである。
【０１０３】
具体的には、図１４から分かるように、本実施の形態のサブ画素部Ｐ０１およびＰ０２は、いずれも、Ｘ軸に平行に（境界線ＡＡに対して垂直に）、ドレイン電極とソース電極とがＸ軸の負側に向けてこの順に配置されている。つまり、本実施の形態のサブ画素部Ｐ０１およびサブ画素部Ｐ０２は、いずれも、ソースドレイン間を流れる電流の向きがＸ軸の負側に向う方向になっている。すなわち、本実施の形態では、サブ画素部Ｐ０１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ０２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ０１とサブ画素部Ｐ０２との境界線ＡＡに対して垂直である。
【０１０４】
したがって、マスクおよび露光レンズのアライメントのずれにより、駆動トランジスタにおいて、チャネル保護膜とソース電極間、およびチャネル保護膜とドレイン電極間とで、オーバーラップ領域の面積に差が生じた場合、および、ゲートソース間に形成された寄生容量とゲートドレイン間に形成された寄生容量との間で容量差が生じた場合でも、サブ画素部Ｐ０１とＰ０２との間では駆動トランジスタの特性および画素回路の入出力特性に差が生じない。これにより、サブ画素部間での色差および輝度のばらつきを低減できる。なお、有機ＥＬディスプレイ間では、駆動トランジスタの特性および画素回路の入出力特性に差が生じる場合があるが、１つの有機ＥＬパネル内では、あるいは、複数のサブ画素部を複数のグループに分割してグループごとにメタル層を形成する場合におけるグループ内では、アライメントのずれによりＩｄｓ特性および画素回路の入出力特性がばらつくのを防止し、色差および輝度がばらつくのを防止することができる。
【０１０５】
本実施の形態は、駆動トランジスタＴｒｄａおよびＴｒｄｂが、Ｃｈａｎｎｅｌ  Ｅｔｃｈｉｎｇ  Ｓｔｏｐｐｅｒ（ＣＥＳ）構造を有するボトムゲート型のトランジスタである場合を例に説明したが、Ｂａｃｋ  Ｃｈａｎｎｅｌ  Ｅｔｃｈｉｎｇ（ＢＣＨ）構造を有するボトムゲート型のトランジスタであっても同様である。
【０１０６】
ＣＥＳ構造およびＢＣＨ構造では、チャネル領域上のドレイン側のオーバーラップ領域の面積が変化すると、当該オーバーラップ領域においてキャリア濃度が変化する（電流密度が変化する）ため、実効的なゲート長Ｌが変化することになる。つまり、ＣＥＳ構造およびＢＣＨ構造の駆動トランジスタＴｒｄａおよびＴｒｄｂでは、アライメントのずれによりチャネル領域上のドレイン側のオーバーラップ領域の面積が変化することで、ソースドレイン間に流れる電流量が変化する。ＣＥＳ構造およびＢＣＨ構造の駆動トランジスタＴｒｄａおよびＴｒｄｂを有する有機ＥＬパネル１０に本実施の形態を適用することで、アライメントのずれによるサブ画素部間での駆動トランジスタの特性に差異が生じるのを防止することができる。
【０１０７】
また、ボトムゲート型のトランジスタでは、ゲート電極とソース電極およびゲート電極とドレイン電極とがそれぞれオーバーラップするため、トップゲート型のトランジスタと比較して大きな寄生容量が形成される。よって、アライメントのずれにより寄生容量のサイズが変化することで、画素回路の入出力特性が変化する。ボトムゲート型の駆動トランジスタを有する有機ＥＬパネルに本実施の形態を適用することで、アライメントのずれによるサブ画素部間での画素回路の入出力特性に差異が生じるのを防止することができる。
【０１０８】
なお、駆動トランジスタＴｒｄａおよびＴｒｄｂは、Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ（ＬＤＤ）構造またはオフセットゲート構造を有していても構わない。
【０１０９】
ＬＤＤ構造の駆動トランジスタでは、ゲートメタル層１０１上にフォトマスクを用いて形成するレジスト膜の形成においてアライメントのずれが生じると、ドレイン側のＬＤＤ領域およびソース側のＬＤＤ領域の一方の面積が大きくなり、他方の面積が小さくなる場合がある。
【０１１０】
ソースドレイン間の電流の向きがサブ画素部間で異なる場合、ドレイン側のＬＤＤ領域の面積が大きくなるサブ画素部と、ソース側のＬＤＤ領域の面積が大きくなるサブ画素部とが混在してしまう。この場合、ドレイン側のＬＤＤ領域の面積が大きいサブ画素部ではソースドレイン間の電流が大きくなり、ソース側のＬＤＤ領域の面積が大きいサブ画素部ではソースドレイン間の電流が小さくなる。そうすると、サブ画素部間でＬＤＤ構造のトランジスタのソースドレイン間に流れる電流Ｉｄｓの特性が異なってしまうという問題がある。
【０１１１】
本実施の形態では、ソースドレイン間の電流の向きが同じであるため、ドレイン側のＬＤＤ領域の面積が大きくなるサブ画素部と、ソース側のＬＤＤ領域の面積が大きくなるサブ画素部とが混在せず、いずれか一方が存在することになる。これにより、サブ画素部間で電流Ｉｄｓの特性を同じにすることができる。
【０１１２】
また、図１４では、図５に示す比較例２と比べ、第一主電源配線１０５ａから延びる第二副電源配線１０５ｄの形状を異ならせるのみで電流の向きを揃えることができる。このため、レイアウト工程の複雑化を抑えることができる。
【０１１３】
［５．変形例１］
実施の形態の変形例１について、図１５を用いて説明する。本変形例では、実施の形態とは、ソースドレイン間に流れる電流の向きが異なる場合について説明する。
【０１１４】
図１５は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１５に示す本変形例のレイアウト図では、６つの行方向に一行に並んだサブ画素部Ｐ１１〜Ｐ１６を示している。
【０１１５】
本変形例の有機ＥＬディスプレイ１は、実施の形態とは、駆動トランジスタＴｒｄａおよびＴｒｄｂを構成するメタル層１１０ａおよび１１０ｂ、第一副電源配線１０５ｃおよび第二副電源配線１０５ｄの構成が異なる。その他の構成については、実施の形態と同じである。
【０１１６】
メタル層１１０ａは、実施の形態で説明したように、サブ画素部Ｐ１１のソース電極を形成するソースメタル層である。メタル層１１０ａは、ＸＹ平面に平行な面の形状が長方形状であり、Ｙ軸の負側の短辺に長方形状の凸部が形成されている。メタル層１１０ａは、当該凸部の先端部分が半導体層１０２ａの上辺（Ｙ軸の正側の端部）を含む一部の領域と重複している。
【０１１７】
第一副電源配線１０５ｃは、本変形例ではＬ字状に形成されている。第一副電源配線１０５ｃは、第一主電源配線１０５ａからＸ軸の負側に延びる部分と、当該部分の先端からＹ軸の正側に延びる部分とで構成されている。当該第一副電源配線１０５ｃの先端が、半導体層１０２ａの下辺（Ｙ軸の負側の端部）を含む一部の領域と重なるように形成されている。
【０１１８】
第二副電源配線１０５ｄは、本変形例ではＬ字を左右逆にした形状を有している。第二副電源配線１０５ｄは、第一主電源配線１０５ａからＸ軸の正側に延びる部分と、当該部分の先端からＹ軸の正側に延びる部分とで構成されている。なお、第一副電源配線１０５ｃの形状、大きさおよび配置と、第二副電源配線１０５ｄの形状、大きさおよび配置とは、境界線ＡＡに対して対称となっている。
【０１１９】
メタル層１１０ｂは、実施の形態で説明したように、サブ画素部Ｐ０２のソース電極を形成するソースメタル層である。メタル層１１０ｂの形状、大きさおよび配置は、メタル層１１０ａを境界線ＡＡに対して反転させた形状、大きさおよび配置となっている。
【０１２０】
上記実施の形態と同様に、第一主電源配線１０５ａがサブ画素部Ｐ１１およびＰ１２の境界線上に配置されているので、第一主電源配線１０５ａは２列ごとに設ければよい。この場合、第一主電源配線１０５ａが境界線上に配置されておらず１列単位で設けられている場合に比べ、領域１３０に相当する分の面積を低減できる。
【０１２１】
また、図１５において、矢印で示すように、本実施の形態のサブ画素部Ｐ１１およびＰ１２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｙ軸の正側の向き（境界線ＡＡに対して平行）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ１１とＰ１２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
【０１２２】
すなわち、このように構成された本変形例であっても、サブ画素部Ｐ１１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ１２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ１１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ１２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ１１とサブ画素部Ｐ１２との境界線ＡＡに対して平行である。
【０１２３】
［６．変形例２］
実施の形態の変形例２について、図１６を用いて説明する。実施の形態および変形例１では、行方向に隣接する２つのサブ画素部が対になっている場合について説明したが、本変形例では、列方向に隣接する２つのサブ画素部が対になっている場合について説明する。
【０１２４】
図１６は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１６に示す本変形例のレイアウト図では、２行×３列の６つのサブ画素部Ｐ２１〜Ｐ２６を示している。サブ画素部Ｐ２１と、サブ画素部Ｐ２１にＹ軸の負側から隣接するサブ画素部Ｐ２２とが対になっている。同様に、サブ画素部Ｐ２３とＰ２４とが対に、サブ画素部Ｐ２５とＰ２６とが対になっている。サブ画素部Ｐ２３〜Ｐ２６については、サブ画素部Ｐ２１およびＰ２２の対と同じであるため、説明を省略する。
【０１２５】
本変形例の有機ＥＬパネル１０は、行方向に延伸する第二主電源配線１０５ｂが、サブ画素部Ｐ２１とサブ画素部Ｐ２２との境界線上に配置されている。また、本変形例の有機ＥＬパネル１０では、サブ画素部Ｐ２１およびサブ画素部Ｐ２２の駆動トランジスタＴｒｄａおよびＴｒｄｂ以外の構成については、形状、大きさおよび配置が境界線ＢＢに対し対称となっている。境界線ＢＢは、Ｘ軸に平行な線となっている。
【０１２６】
図１６では、実施の形態および変形例１と同様に、電源配線と、図６の（ｂ）に示すゲートメタル層１０１、半導体層１０２、ドレインメタル層１０３およびソースメタル層１０４に対応する層を示している。
【０１２７】
図１６に示す層のうち、ゲートメタル層１０１に対応する層（ゲートメタル層１０１ａおよび１０１ｂ、ゲートメタル層１０１ｅおよび１０１ｆ）と第二主電源配線１０５ｂとが、同層に配置されている。これらの層のＺ軸正側には、半導体層１０２ａ〜１０２ｄが同層に配置されている。半導体層１０２ａ〜１０２ｄが配置された層のさらにＺ軸正側には、メタル層１１０ａおよび１１０ｂ、第一主電源配線１０５ａ、データ信号線１０６、メタル層１１１ａおよび１１１ｂが配置されている。
【０１２８】
ゲートメタル層１０１ａおよび１０１ｂの構成は、実施の形態のゲートメタル層１０１ａおよび１０１ｂの構成と同じである。
【０１２９】
ゲートメタル層１０１ｅは、選択トランジスタＴｒｓａのゲート電極および当該ゲート電極に接続される走査信号線（図２のＳｃａｎ）を形成するゲートメタル層である。ゲートメタル層１０１ｅは、行方向（Ｘ軸方向）に延伸する長尺状の層である。ゲートメタル層１０１ｅは、１行ごとに設けられており、行方向に並ぶ複数のサブ画素部に接続されている。ゲートメタル層１０１ｅは、サブ画素部Ｐ２１のＹ軸正側の端部の領域を通るように配置されている。
【０１３０】
ゲートメタル層１０１ｆは、選択トランジスタＴｒｓｂのゲート電極および当該ゲート電極に接続される走査信号線（図２のＳｃａｎ）を形成するゲートメタル層である。ゲートメタル層１０１ｆの形状、大きさおよび配置は、ゲートメタル層１０１ｅを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。つまり、ゲートメタル層１０１ｆは、サブ画素部Ｐ２２のＹ軸負側の端部の領域を通るように配置されている。
【０１３１】
第二主電源配線１０５ｂは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第二主電源配線１０５ｂは、本変形例では、行方向に延伸する長尺状の電源配線である。第二主電源配線１０５ｂは、１行単位ではなく、２行単位で設けられており、２行のサブ画素部に対し電源電圧ＶＴＦＴを供給している。第二主電源配線１０５ｂは、サブ画素部Ｐ２１およびサブ画素部Ｐ２２の境界線ＢＢ上に配置されている。また、第二主電源配線１０５ｂは、コンタクト１２０ａおよび１２０ｂにより、第一主電源配線１０５ａに接続されている。
【０１３２】
半導体層１０２ａおよび１０２ｃは、サブ画素部Ｐ２１の構成要素であり、実施の形態と同じ構成である。半導体層１０２ｂおよび１０２ｄは、サブ画素部Ｐ２２の構成要素である。半導体層１０２ｂおよび１０２ｄの形状、大きさおよび配置は、半導体層１０２ａおよび１０２ｃを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。
【０１３３】
メタル層１１０ａは、サブ画素部Ｐ０１のソース電極および当該ソース線に接続される配線を形成するソースメタル層である。メタル層１１０ａのＸＹ平面に平行な面の形状は、図面右下の角部が長方形状に切りかかれた長方形状の形状となっている。メタル層１１０ａのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ａのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ａは、ゲートメタル層１０１ａの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
【０１３４】
なお、メタル層１１０ａの切り欠き部分に、半導体層１０２ａが配置されている。メタル層１１０ａには、切り欠き部分のＹ軸に平行な辺の一部から、半導体層１０２ａの上辺に向けて延びる第一副ソース線１１０ｃが形成されている。第一副ソース線１１０ｃの先端が、半導体層１０２ａの上辺を含む一部の領域に重なるように配置されている。
【０１３５】
メタル層１１０ｂは、サブ画素部Ｐ２２のソース電極および当該ソース線に接続される配線を形成するソースメタル層である。メタル層１１０ｂのＸＹ平面に平行な面の形状は、図面右上の角部が長方形状に切りかかれた長方形状の形状となっている。メタル層１１０ｂのＸ軸方向およびＹ軸方向の長さは、ゲートメタル層１０１ｂのＸ軸方向およびＹ軸方向の長さよりも短い。メタル層１１０ｂは、ゲートメタル層１０１ｂの領域内に配置されている。言い換えると、ゲートメタル層とソースメタル層とがＺ軸方向において重なるように配置されている。
【０１３６】
なお、メタル層１１０ｂの切り欠き部分に、半導体層１０２ｂが配置されている。メタル層１１０ｂには、切り欠き部分のＹ軸に平行な辺の一部から、半導体層１０２ｂの上辺に向けて延びる第二副ソース線１１０ｄが形成されている。第二副ソース線１１０ｄの先端が、半導体層１０２ｂの上辺を含む一部の領域に重なるように配置されている。
【０１３７】
第一副ソース線１１０ｃと第二副ソース線１１０ｄとは、形状および大きさが同じであり、配置される位置は境界線ＢＢに対して線対称とはなっていない。
【０１３８】
第一主電源配線１０５ａは、電源電圧ＶＴＦＴを複数のサブ画素部に供給する電源配線である。第一主電源配線１０５ａは、列方向に延伸する長尺状の電源配線である。第一主電源配線１０５ａは、１列ごとに設けられ、１列のサブ画素部に対し電源電圧ＶＴＦＴを供給している。また、上述したように、第一主電源配線１０５ａは、コンタクトにより、第二主電源配線１０５ｂに接続されている。
【０１３９】
第一主電源配線１０５ａには、サブ画素部Ｐ２１の半導体層１０２ａの下辺に向けて延びる長方形状の第一副電源配線１０５ｃが形成されている。第一副電源配線１０５ｃの先端が、半導体層１０２ａの下辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄａのドレイン電極を形成している。
【０１４０】
さらに、第一主電源配線１０５ａには、サブ画素部Ｐ２２の半導体層１０２ｂの下辺に向けて延びる第二副電源配線１０５ｄが形成されている。第二副電源配線１０５ｄの先端が、半導体層１０２ｂの下辺を含む一部の領域に重なっており、駆動トランジスタＴｒｄｂのドレイン電極を形成している。
【０１４１】
データ信号線１０６は、サブ画素部Ｐ２１および２２が属するサブ画素部列に、映像信号の階調値に応じた電圧を供給するための信号線である。データ信号線１０６は、列方向に延伸する長尺状の信号線であり、列方向に並ぶ複数のサブ画素部に共通に設けられている。データ信号線１０６は、サブ画素部Ｐ２１およびＰ２２のＸ軸負側の端部の領域を通るように配置されている。
【０１４２】
なお、データ信号線１０６には、半導体層１０２ｃに向けて延びる第一副ソース線が形成されている。第一副ソース線の先端は、半導体層１０２ｃのＸ軸の負側の端部に重なっている。さらに、データ信号線１０６には、半導体層１０２ｄに向けて延びる第二副ソース線が形成されている。第二副ソース線の形状、大きさおよび配置は、第一副ソース線を境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。第二副ソース線の先端は、半導体層１０２ｄのＸ軸の負側の端部に重なっている。
【０１４３】
メタル層１１１ａの構成は、実施の形態のメタル層１１１ａの構成と同じである。
【０１４４】
メタル層１１１ｂの形状、大きさおよび配置は、メタル層１１１ａを境界線ＢＢに対して反転させた形状、大きさおよび配置となっている。
【０１４５】
実施の形態および変形例１と同様に、サブ画素部Ｐ１１およびＰ１２の境界線上に第二主電源配線１０５ｂが配置されているので、第二主電源配線１０５ｂは２行ごとに設ければよく、１行ごとに第二主電源配線１０５ｂを設ける場合に比べ、領域１３１に相当する分の面積を低減できる。
【０１４６】
また、図１６において、矢印で示すように、本実施の形態のサブ画素部Ｐ２１およびＰ２２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｙ軸の正側の向き（境界線ＢＢに対して垂直）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ２１とＰ２２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
【０１４７】
すなわち、このように構成された本変形例であっても、サブ画素部Ｐ２１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ２２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ２１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ２２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ２１とサブ画素部Ｐ２２との境界線ＢＢに対して垂直である。
【０１４８】
［７．変形例３］
実施の形態の変形例３について、図１７を用いて説明する。本変形例では、変形例２と同様に、列方向に隣接する２つのサブ画素部が対になっているが、ソースドレイン間の電流の向きが異なる場合について説明する。
【０１４９】
具体的には、変形例２では、ソースドレイン間に流れる電流の向きがＹ軸の正側の向きである場合について説明したが、本変形例では、ソースドレイン間に流れる電流の向きがＸ軸の負側の向きである場合について説明する。
【０１５０】
図１７は、本変形例にかかる画素部のレイアウトを示すレイアウト図である。図１７に示す本変形例のレイアウト図では、２行×３列の６つのサブ画素部Ｐ３１〜Ｐ３６を示している。サブ画素部Ｐ３１と、サブ画素部Ｐ３１にＹ軸の負側から隣接するサブ画素部Ｐ３２とが対になっている。他のサブ画素部については、サブ画素部Ｐ３１またはＰ３２と同じ構成であるため、説明を省略する。
【０１５１】
さらに、本変形例の第二主電源配線１０５ｂは、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢ上に配置されており、サブ画素部Ｐ３１およびＰ３２の各構成要素の形状、大きさおよび配置は、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢに対し対称な形状、大きさおよび配置となっている。このため、本変形例では、サブ画素部Ｐ３１について説明し、サブ画素部Ｐ３２については説明を省略する。
【０１５２】
なお、図１７に示す有機ＥＬパネル１０のサブ画素部Ｐ３１は、図１６に示す変形例２の有機ＥＬパネル１０のサブ画素部Ｐ２１とは、メタル層１１０ａおよび第一主電源配線１０５ａの形状が異なる。本変形例のサブ画素部Ｐ３１における他の層の形状、大きさおよび配置は、変形例２のサブ画素部Ｐ２１における対応する各層の形状、大きさおよび配置と同じである。
【０１５３】
図１７に示すように、本変形例のメタル層１１０ａは、右下（Ｘ軸の正側およびＹ軸の負側）の角部が長方形状に切り欠かれた長方形状の形状を有している。当該切り欠き部分には、半導体層１０２ａが配置されている。切り欠き部分のＹ軸に平行な辺の一部が、半導体層１０２ａの左辺側の端部の領域に重なっている。また、第一主電源配線１０５ａから、半導体層１０２ａの右辺に向けて長方形状の第一副電源配線１０５ｃが延びている。
【０１５４】
なお、実質的に、本変形例におけるサブ画素部Ｐ３１のメタル層１１０ａ、半導体層１０２ａおよび第一副電源配線１０５ｃの形状、大きさおよび配置は、図１４に示す実施の形態におけるサブ画素部Ｐ０１のメタル層１１０ａ、半導体層１０２ａおよび第一副電源配線の形状、大きさおよび配置と同じである。
【０１５５】
実施の形態、変形例１および２と同様に、サブ画素部Ｐ３１およびＰ３２の境界線ＢＢ上に第二主電源配線１０５ｂが配置されているので、行ごとに第二主電源配線１０５ｂが配置されている場合に比べ、領域１３１に相当する分の面積を低減できる。
【０１５６】
また、図１７において、矢印で示すように、本実施の形態のサブ画素部Ｐ３１およびＰ３２は、いずれも、ソースドレイン間を流れる電流の向きが、Ｘ軸の負側の向き（境界線ＢＢに対して平行）となっている。これにより、アライメントのずれが生じた場合でも、サブ画素部Ｐ３１とＰ３２との間でトランジスタの特性および画素回路の入出力特性に差異が生じるのを防止することができる。
【０１５７】
すなわち、このような本変形例の構成であっても、サブ画素部Ｐ３１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ３２の駆動トランジスタＴｒｄｂの向きとが同じであるため、上記実施の形態と同様の効果を奏する。具体的には、本変形例では、サブ画素部Ｐ３１の駆動トランジスタＴｒｄａの向きとサブ画素部Ｐ３２の駆動トランジスタＴｒｄｂの向きとが、サブ画素部Ｐ３１とサブ画素部Ｐ３２との境界線ＢＢに対して平行である。
【０１５８】
［８．適用方法］
上述した実施の形態および変形例１〜３のレイアウトを適用する上で好ましい有機ＥＬパネルの条件について、図１８〜図２１を用いて説明する。図１８〜図２１は、実施の形態および変形例１〜３の適用例について説明するレイアウト図である。
【０１５９】
図１８および図１９は、行方向に隣接する２つのサブ画素部が対になっている場合の画素部のレイアウトを示すレイアウト図である。
【０１６０】
図１８に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＡＡに対して垂直になっている。図１８に示すレイアウトは、以下の式３を満たすときに適用可能である。
【０１６１】
Ｗ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ−ｓｐａｃｅ＿ｓｄ×２・・・（式３）
【０１６２】
Ｗ＿ｓｄは、駆動トランジスタのゲート幅である。Ｈ＿ｓｕｂ＿ｓｄは、データ信号線１０６ａと第一主電源配線１０５ａとの距離（Ｘ軸方向の間隔）である。ｓｐａｃｅ＿ｓｄは、同層配線を分離するために必要な長さである。ｓｐａｃｅ＿ｓｄは、図１８では、データ信号線１０６ａとメタル層１１０ａとのＸ軸方向の間隔、メタル層１１０ａと第一主電源配線１０５ａとのＸ軸方向の間隔に対応している。
【０１６３】
つまり、駆動トランジスタの幅Ｗ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１８に示すレイアウトを適用することが好ましい。
【０１６４】
図１９に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＡＡに対して平行になっている。図１９に示すレイアウトは、以下の式４を満たすときに適用することが好ましい。
【０１６５】
Ｌ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ−ｓｐａｃｅ＿ｓｄ×２・・・（式４）
【０１６６】
Ｌ＿ｓｄは、駆動トランジスタのゲート長である。つまり、駆動トランジスタの長さＬ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１９に示すレイアウトを適用することが好ましい。
【０１６７】
図２０および図２１は、列方向に隣接する２つのサブ画素部が対になっている場合の画素部のレイアウトを示すレイアウト図である。
【０１６８】
図２０に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＢＢに対して垂直になっている。図２０に示すレイアウトは、以下の式５を満たすときに適用することが好ましい。
【０１６９】
Ｌ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ−ｓｐａｃｅ＿ｓｄ×２・・・（式５）
【０１７０】
つまり、駆動トランジスタの長さＬ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図２０に示すレイアウトを適用することができる。
【０１７１】
図２１に示すレイアウトでは、矢印で示すソースドレイン間の電流の向きが境界線ＢＢに対して平行になっている。図２１に示すレイアウトは、以下の式６を満たすときに適用することが好ましい。
【０１７２】
Ｗ＿ｓｄ＞Ｈ＿ｓｕｂ＿ｓｄ−ｓｐａｃｅ＿ｓｄ×２・・・（式６）
【０１７３】
つまり、駆動トランジスタの幅Ｗ＿ｓｄが、電源配線とデータ信号線との間の長さＨ＿ｓｕｂ＿ｓｄから、同層配線を分離するために必要な長さｓｐａｃｅ＿ｓｄ２倍を減算した長さよりも大きい場合に、図１８に示すレイアウトを適用することが好ましい。
【０１７４】
上述した図１８〜図２１のレイアウトのどのレイアウトを利用するかは、駆動トランジスタのゲート長およびゲート幅に応じて決めることができる。上記条件は、簡単な式で構成されているため、適用可能なレイアウトを簡単に求めることができる。
【０１７５】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態、変形例１および２を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態および変形例１〜３で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【０１７６】
例えば、上記実施の形態および変形例１〜３では、境界線上に主電源配線が配置されている場合について説明したが、中央に境界線が通るように主電源配線を配置する必要はない。主電源配線は、境界線を含む領域に配置されていればよい。
【０１７７】
また、上記実施の形態および変形例１〜３では、有機ＥＬディスプレイの場合について説明したが、これに限られるものではない。本開示は、画素部の各々が駆動トランジスタを備える表示装置、例えば、プラズマディスプレイあるいは液晶テレビ等にも適用可能である。
【０１７８】
また、上記実施の形態および変形例１〜３では、画素部は赤色、緑色および緑色のそれぞれに対応するサブ画素部を備えるとしたが、画素部の構成はこれに限らない。例えば、画素部はこれら３つのサブ画素に加え、白色（Ｗ）用の光を出すサブ画素を備えてもかまわない。また、画素部におけるサブ画素の配置は特に限定されず、列方向に同色のサブ画素が並ぶように配置されても構わないし、あるいは、行方向に同色のサブ画素が並ぶように配置されてもかまわない。さらには、画素部は、列方向または行方向に互いに異なる色のサブ画素が配列されるペンタイル配列等にしたがって配置されていてもかまわない。
【０１７９】
また、上記実施の形態および変形例１〜３では、隣接して配置された第一画素部および第二画素部はいずれも一の画素部におけるサブ画素として説明したが、第一画素部および第二画素部の構成はこれに限らない。例えば、第一画素部および第二画素部は、一方が一の画素部におけるサブ画素であり、他方が当該一の画素部に隣り合う他の一の画素部におけるサブ画素であってもかまわない。また、例えば、第一画素部および第二画素部は、同色（例えば、白色）の光を出すサブ画素であってもかまわない。
【０１８０】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
【０１８１】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１８２】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１８３】
本開示は、集積度を向上させ、かつ、サブ画素部間でのトランジスタの特性の差異を抑制できる表示装置に適用可能である。具体的には、有機ＥＬディスプレイ、液晶ディスプレイあるいはプラズマディスプレイ等の表示装置に、本開示は適用可能である。
【符号の説明】
【０１８４】
１  有機ＥＬディスプレイ
１０  有機ＥＬパネル
２０  データ線駆動回路
３０  走査線駆動回路
４０  ＴＣＯＮ
１００  ガラス基板
１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｅ、１０１ｆ  ゲートメタル層
１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ  半導体層
１０３、１０３ａ、１０３ｂ  ドレインメタル層
１０４、１０４ａ、１０４ｂ  ソースメタル層
１０５  電源配線
１０５ａ  第一主電源配線
１０５ｂ  第二主電源配線
１０５ｃ  第一副電源配線
１０５ｄ  第二副電源配線
１０６、１０６ａ、１０６ｂ、ＤＲ、ＤＲ１  データ信号線
１０６ｃ  第一副データ配線
１０６ｄ  第二副データ配線
１０７  ゲート絶縁膜
１０８  チャネル保護膜
１０９ｄ、１０９ｓ  オーミックコンタクト層
１１０ａ、１１０ｂ、１１１ａ、１１１ｂ  メタル層
１１０ｃ  第一副ソース線
１１０ｄ  第二副ソース線
１２０ａ、１２０ｂ、１２１ａ、１２１ｂ  コンタクト
１３０、１３１  領域
２００  レンズ
Ｃｓ    容量素子
Ｃｇｓ、Ｃｇｄ、Ｃｇｓ０、Ｃｇｄ０、Ｃｇｓ１、Ｃｇｄ１、Ｃｇｓ２、Ｃｇｄ２  寄生容量
Ｐ  画素部
Ｐ０１、Ｐ０２、Ｐ１１、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５、Ｐ２６、Ｐ３１、Ｐ３２、Ｐ１０１、Ｐ２０１、Ｐ２０２、ＰＲ、ＰＧ、ＰＢ  サブ画素部
Ｔｒｄ、Ｔｒｄａ、Ｔｒｄｂ  駆動トランジスタ
Ｔｒｓ、Ｔｒｓａ、Ｔｒｓｂ  選択トランジスタ
Ｓｃａｎ、Ｓｃａｎ１  走査信号線
ＶＥＬ、ＶＴＦＴ  電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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