(57)【要約】  金属ナノ粒子の電荷状態を制御可能なナノデバイスを提供する。ナノサイズのギャップを有するように一方の電極５Ａと他方の電極５Ｂとが配置されて成るナノギャップ電極５と、ナノギャップ電極５の間に設けられるナノ粒子７と、複数のゲート電極９と、を備え、複数のゲート電極９のうち少なくとも一つをフローティングゲート電極として用い、ナノ粒子７の電荷状態を制御する。これにより、多値メモリ、書き換え可能な論理演算処理が実現される。
2016031836.tif 000002
【特許請求の範囲】
【請求項１】
ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
上記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
上記複数のゲート電極のうち少なくとも一つをフローティングゲート電極として用い、前記ナノ粒子の電荷状態を制御する、ナノデバイス。
【請求項２】
前記フローティングゲートに加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、請求項１に記載のナノデバイス。
【請求項３】
前記フローティングゲートに加える電圧が、複数の階層に分かれることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、請求項１に記載のナノデバイス。
【請求項４】
前記フローティングゲートに加える電圧は、クーロンオシレーション特性のうち緩やかな傾き又は急峻な傾きの何れかを用いる、請求項３に記載のナノデバイス。
【請求項５】
前記複数のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧との電位差ΔＶの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、請求項１に記載のナノデバイス。
【請求項６】
前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数のサイドゲート電極からなる、請求項１乃至５の何れかに記載のナノデバイス。
【請求項７】
前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、サイドゲート電極及びトップゲート電極からなる、請求項１乃至５の何れかに記載のナノデバイス。
【請求項８】
さらに、前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、請求項１に記載のナノデバイス。
【請求項９】
前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として、前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するようにコントロールゲート電極が配置されている、請求項１に記載のナノデバイス。
【請求項１０】
前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、請求項９に記載のナノデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノギャップ電極間にナノ粒子を設け、そのナノ粒子の電荷状態を制御するナノデバイスに関する。
【背景技術】
【０００２】
ナノギャップを有するように対となる電極を向かい合わせ、そのナノギャップにナノ粒子や分子を配置して構成したデバイスは、スイッチング機能やメモリ機能を有するため、新たなデバイスとして有望視されている。本発明者らは、無電解金メッキにより作製したナノギャップ電極に対して化学的に合成した金ナノ粒子を導入して単電子トランジスタ（Single Electron Transistor:SET）を組み立て、常温で動作するＳＥＴ集積回路を構築することを目指している（非特許文献１）。また、５ｎｍ以下のギャップ長を有するナノギャップ電極を９０％の収率で作製することに成功し（非特許文献２）、さらに、界面活性剤分子をテンプレートとして用いた「分子定規無電解金メッキ法」（Molecular Ruler Electroless Gold Plating: MoREGP）を開発し、２ｎｍのギャップ長を有するナノギャップ電極を再現性良く作製する技術を確立してきた（特許文献１，非特許文献３）。【０００３】
一方、非特許文献４には、ポリＳｉ超薄膜細線とゲート電極とが酸化膜を介して互いに交差している構造のトランジスタにおいて、単電子メモリの動作について報告がなされている。ポリＳｉは数ｎｍの結晶粒が敷き詰められた構造を有しており、ゲート電圧を加えると、ポリＳｉ結晶粒に電子が満たされてゆき、パーコレーションパスがつながり、ソースとドレインとの間に電流が流れるようになる。さらにゲート電圧として高い電圧を加えると、蓄積ドットに電子が捕獲され、電子間のクーロン反発力により電流経路のコンダクタンスが変化して、メモリ効果が生じる。【０００４】
非特許文献５には、カーボンナノチューブをＳｉＮ膜で覆い、Ａｕドットとブロッキング層Ａｌ２Ｏ３を設けて、Ａｕドットを電荷蓄積ノードとして用い、その上に、トップゲートを設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開２０１２／１２１０６７号
【非特許文献】
【０００６】
【非特許文献１】K. Maeda, Y. Majima et al., ACS Nano, 6, 2798 (2012)
【非特許文献２】Victor M. Serdio V., Yutaka Majima et al., Nanoscale, 4, 7161 (2012)
【非特許文献３】N. Okabayashi, Yutaka Majima et al., Appl. Phys. Lett., 100, 033101（2012）
【非特許文献４】K. Uchida et al., IEEE Trans Electron Dev., 41, 1628(1994)
【非特許文献５】Y. Fujii et al., Jpn. J. Appl. Phys., 51, 06FD11（2012）
【非特許文献６】T. Teranishi et al., Adv. Mater. 13, 1699 (2001)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、金属ナノ粒子の電荷状態を制御することを一つのデバイスで実現することが難しく、金属ナノ粒子に誘起される電荷状態を素電荷の半分程度変化させることが難しい。【０００８】
そこで、本発明の目的は、上記課題に鑑み、ナノ粒子の電荷状態を制御可能なナノデバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の課題を解決するために、以下の手段が講じられる。
［１］ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
上記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
上記複数のゲート電極のうち少なくとも一つをフローティングゲート電極として用い、前記ナノ粒子の電荷状態を制御する、ナノデバイス。
［２］前記フローティングゲートに加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、前記［１］に記載のナノデバイス。
［３］前記フローティングゲートに加える電圧が、複数の階層に分かれることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、前記［１］に記載のナノデバイス。
［４］前記フローティングゲートに加える電圧は、クーロンオシレーション特性のうち緩やかな傾き又は急峻な傾きの何れかを用いる、前記［３］に記載のナノデバイス。
［５］前記複数のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と、隣のピーク電流を与えるゲート電圧の電位差ΔＶの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、前記［１］に記載のナノデバイス。
［６］前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数のサイドゲート電極からなる、前記［１］乃至［５］の何れかに記載のナノデバイス。
［７］前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、サイドゲート電極及びトップゲート電極からなる、前記［１］乃至［５］の何れかに記載のナノデバイス。
［８］さらに、前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、前記［１］に記載のナノデバイス。
［９］前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として、前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するようにコントロールゲート電極が配置されている、前記［１］に記載のナノデバイス。
［１０］前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、前記［９］に記載のナノデバイス。
【発明の効果】
【００１０】
本発明によれば、複数のゲート電極の少なくとも一つをフローティングゲート電極として用いるため、ナノ粒子の電荷状態を任意に制御することができ、一つのナノデバイスで多値メモリを構成したり、一つのナノデバイスで書き換え可能な論理演算素子を構成することができる。よって、本発明によれば、省電力な単電子フラッシュメモリ、論理演算素子への応用が期待される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るナノデバイスの構成を模式的に示す図である。
【図２】図１に示すナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。
【図３】図２とは異なるナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。
【図４】本発明の実施形態に係るナノデバイスを多値メモリとして活用する場合を説明するための図で、（Ａ）は或る値のドレイン電圧を印加したときのドレイン電流−ゲート電圧特性を示し、（Ｂ）はドレイン電流の時間特性を示す。
【図５】３入力における真理値表を示す図である。
【図６】或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示す図である。
【図７】ドレイン電圧Ｖｄと各ゲート電圧Ｖｇ１，Ｖｇ２，Ｖｔｏｐ−ｇａｔｅを各値に設定したときのドレイン電流Ｉの微分コンダクタンスを模式的に示す図である。
【図８】本発明の実施形態に係るナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。
【図９】実施例で作製したサンプルにおいて、ドレイン電圧に対するドレイン電流を示す図である。
【図１０】第１サイドゲート電圧ＶＧ１（Ｖ）、第２サイドゲート電圧ＶＧ２（Ｖ）をそれぞれ掃引したときのドレイン電流ＶＤ（ｍＶ）と微分コンダクタンスのマッピング（スタビリティダイアグラム）を示す図である。
【図１１】クーロンオシレーション特性を示す図で、（Ａ）は第２サイドゲートを０Ｖにしたときの第１サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性、（Ｂ）は第１サイドゲートを０Ｖにしたときの第２サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性を示す。
【図１２】図１１（Ａ）の原点付近を拡大した図である。
【図１３】第１サイドゲートに印加する電圧ＶＧ１が２５ｍＶ，９５ｍＶである場合を抽出した図である。
【図１４】図１３に示す測定をした後におけるクーロンオシレーション特性を示す図であり、（Ａ）は第２サイドゲートを０Ｖにしたときの第１サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性、（Ｂ）は第１サイドゲートを０Ｖにしたときの第２サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性を示す。
【図１５】第１サイドゲートで電荷フォーミングを行い、第２サイドゲート電圧でクーロンオシレーション特性を測定した図である。
【図１６】第２サイドゲート電圧のパルス幅の入力依存性を示し、（Ａ），（Ｂ），（Ｃ）はそれぞれパルス幅が５秒、０．５秒、０．０５秒の場合を示す。
【図１７】サイドゲートで電荷フォーミングを行っているときのドレイン電流の時間依存性を示す図であり、実線はナノデバイスのドレイン電流、破線はサイドゲート電圧を示す。
【図１８】（Ａ），（Ｂ），（Ｃ）は、図３のナノデバイスにおいて、３つのゲート電圧に対するクーロンダイヤモンド特性をそれぞれ示す図である。
【図１９】３つのゲート電圧に対してパルス列を印加して、ナノデバイスがＸＯＲ動作を示すことを表した図である。
【図２０】実施例４で作製したナノデバイスにおいて、第１サイドゲート電圧ＶＦＧ（Ｖ）、第２サイドゲート電圧ＶＣＧ（Ｖ）をそれぞれ掃引したときのドレイン電流ＶＤ（ｍＶ）と微分コンダクタンスのマッピング（スタビリティダイアグラム）を示す図である。
【図２１】実施例４で作製したナノデバイスにおいて、２入力のゲート電極をそれぞれ独立して掃引したときのクーロンオシレーションを示す図であり、（Ａ）は、ＶＦＧに０Ｖを印加した状態でスイッチを切り、フローティングゲート電極をフローティング状態にしたときのＩＤＳ−ＶＣＧ特性を示し、（Ｂ）は、電圧ＶＣＧを０ＶにしたときのＩＤＳ−ＶＦＧ特性を示す図である。
【図２２】実施例４で作製したナノデバイスにおいて、フローティング電極の電荷フォーミングの電圧を３０ｍＶ，４５ｍＶ，１００ｍＶとしてフローティングゲートとして用いたときの電流の時間依存性を示す図である。
【図２３】実施例５で作製したナノデバイスのＳＥＭ像と測定回路を示す図である。
【図２４】実施例５で作製したナノデバイスのドレイン電流−ドレイン電圧特性を示す図である。
【図２５】実施例５で作製したナノデバイスにおいて、コントロールゲートにパルス電圧を印加したときのドレイン電流−ゲート電圧特性を示す図である。
【図２６】（Ａ）は、実施例５で作製したナノデバイスにおいて、フローティングゲート電圧に電荷が蓄積されていない状態でのドレイン電流の微分値をドレイン電圧及びサイドゲート電圧の二次元平面にプロットした図であり、（Ｂ）は、コントロールゲートに２０Ｖパルス印加後のドレイン電流の微分値をドレイン電圧及びサイドゲート電圧の二次元平面にプロットした図である。
【図２７】書込信号、消去信号の繰り返し入力に伴うドレイン電流の変化を示す図である。
【符号の説明】
【００１２】
１０，１０Ａ，２０：ナノデバイス
１：基板（半導体基板）
２：第１の絶縁層（絶縁層）
３Ａ，３Ｂ：種電極（イニシャル電極）
４Ａ，４Ｂ：メッキ電極
５：ナノギャップ電極
５Ａ：一方の電極（ソース電極）
５Ｂ：他方の電極（ドレイン電極）
６：自己組織化単分子膜
７：金属ナノ粒子（金ナノ粒子）
８：第２の絶縁層（別の絶縁層）
９：ゲート電極
９Ａ：サイドゲート電極
９Ｂ：サイドゲート電極（フローティングゲート電極）
９Ｃ：トップゲート電極
９Ｄ：ボトムゲート電極 
１１：スイッチ
１２：コントロールゲート電極
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を実施するための形態について具体的に説明する。
【００１４】
図１は、本発明の実施形態に係るナノデバイスの構成を模式的に示す図である。本発明の実施形態に係るナノデバイス１０は、ナノギャップを有するように一方の電極５Ａと他方の電極５Ｂとを設けて成るナノギャップ電極５と、前記ナノギャップ間に設けられる金属ナノ粒子７と、複数のゲート電極９と、を備えており、前記複数のゲート電極９の少なくとも一つをフローティングゲート電極９Ｂとして機能させる。
【００１５】
図２は図１に示すナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。ナノデバイス１０は、具体的には、基板１と、絶縁層２と、その絶縁層２上に設けられたナノギャップ電極５と、ナノギャップ電極５上に設けた自己組織化単分子膜６と、自己組織化単分子膜６を介在してナノギャップ間に設けられた金属ナノ粒子７と、前記絶縁層２上にナノギャップ電極５の配列方向と交差するように設けられた複数のゲート電極９（９Ａ，９Ｂ）と、を備える。複数のゲート電極９は何れもサイドゲート電極であり、サイドゲート電極９Ｂの一つをフローティングゲート電極として機能させる。ナノギャップ電極５（５Ａ，５Ｂ）は、１又は２以上の層からなる種電極３Ａ，３Ｂと、メッキ電極４Ａ，４Ｂとから成る。
【００１６】
複数のゲート電極９のうち少なくとも一つのサイドゲート電極９Ａには、ゲート電圧を加えることが出来るように配線接続されている。その他のサイドゲート電極９Ｂには、図１に示すようにスイッチ１１の一端が接続されており、フローティング電極にフローティング電圧Ｖｆを印加して或る電位となるようにすることができる。
【００１７】
図３は図２とは異なるナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。ナノデバイス１０Ａは、具体的には、基板１と、絶縁層２と、その絶縁層２上に設けられたナノギャップ電極５と、ナノギャップ電極５上に設けた自己組織化単分子膜６と、自己組織化単分子膜６を介在してナノギャップ間に設けられた金属ナノ粒子７と、複数のゲート電極９とを備える。複数のゲート電極９は、図３に示す形態では図２に示す形態と異なり、サイドゲート電極９Ａ，９Ｂとトップゲート電極９Ｃとボトムゲート電極９Ｄとを備える。ゲート電極９の数は、前記絶縁層２上にナノギャップ電極の配列方向と交差するように設けられたサイドゲート電極９Ａ，９Ｂ及びトップゲート電極９Ｃとの組み合わせで設定される。サイドゲート電極９Ａ，９Ｂ及びトップゲート電極９Ｃの数はナノデバイス１０Ａの用途に応じて適宜設定される。
【００１８】
図３に示すナノデバイス１０Ａでは、ナノギャップ電極５、金属ナノ粒子７及びサイドゲート電極９Ａ，９Ｂ上に第２の絶縁層８が形成されており、その第２の絶縁層８上にトップゲート電極９Ｃが形成されている。また、ボトムゲート電極９Ｄは基板１上に形成されており、基板１により電位を印加することができる。図３に示すナノデバイス１０Ａにおいても、複数のゲート電極の９のうち、少なくとも一つをフローティングゲート電極として用いる。
【００１９】
複数のゲート電極９のうち少なくとも一つのゲート電極には、ゲート電圧を加えることが出来るように配線接続されている。その他のゲート電極には、スイッチの一端が接続されており、フローティング電極にフローティング電圧Ｖｆを印加したり、或る電位となるようにすることができる。以下の説明では図２に示す形態を主として説明するが、図３に示す形態であっても同様である。
【００２０】
一方の電極５Ａとしてのソース電極には電流計が接続され、他方の電極５Ｂとしてドレイン電極にはドレイン電圧Ｖｄを印加することができるように構成され、ドレイン電圧によってナノギャップ電極間に流れる電流が計測される。
【００２１】
図１乃至図３に示すナノデバイスは、ゲート電極９の少なくとも一つをフローティングゲート電極として用いるため、メモリ機能、論理演算機能等、各種の機能を有する。以下、順に説明する。
【００２２】
（メモリ機能）
本発明の実施形態に係るナノデバイスでは、フローティングゲート電極にフローティング電圧Ｖｆを印加した後に、スイッチをＯＦＦしても、フローティングゲートに蓄えられた電荷で、金属ナノ粒子の電荷の状態を記憶させておくことができる。後述する実施例で示すように、現状で１２時間以上のリテンション特性が得られている。
【００２３】
（多値メモリ）
本発明の実施形態に係るナノデバイスは、フローティングゲート電極に加える電圧により、金属ナノ粒子の電荷状態を段階的に異ならせることができ、その結果として、ナノギャップ電極間に流れる電流を段階的に異ならせることができる。よって、任意のゲート電圧を設定することにより、金属ナノ粒子の電荷状態を段階的に異ならせ、多数の状態を一つのメモリで表せ、多値メモリとして用いることができる。
【００２４】
図４は、本発明の実施形態に係るナノデバイスを多値メモリとして活用する場合を説明するための図である。図４（Ａ）は或る値のドレイン電圧を印加したときのドレイン電流−ゲート電圧特性を示し、図４（Ｂ）はドレイン電流の時間特性を示す。図４（Ａ）の横軸はフローティングゲート電圧（Ｖ）、縦軸はドレイン電流（ｐＡ）である。図４（Ｂ）の横軸は時間（ｓｅｃ）、縦軸はドレイン電流（ｐＡ）である。図４（Ａ）において実線と点線は電圧のスイープの前後に相当する。金属ナノ粒子がクーロン島として作用するので、ドレイン電流−ゲート電圧特性にはクーロンオシレーションが観察される。クーロンオシレーションの傾斜のうち、上昇する部分、下降する部分の何れかを、任意の段階に分けることで、ドレイン電流が異なる値となる。従って、図４（Ｂ）に示すように、ゲート電圧を例えば、１（Ｖ）〜４（Ｖ）の或る範囲内に設定することで、その範囲に対応したドレイン電流が流れる。よって、フローティングゲート電圧Ｖｆの値に応じて、複数の状態を保持することができる。
【００２５】
（メモリ安定性）
本実施形態に係るナノデバイスでは、スイッチをＯＮ／ＯＦＦすることにより、フローティング状態を得ている。このスイッチの動作によって単電子トランジスタのメモリ動作に影響を与えない。
【００２６】
（単電子トランジスタの書き換え動作）
本発明の実施形態に係るナノデバイスでは、複数のゲート９のうち、信号入力端子として用いる入力ゲートと、書き換え動作を行うフローティング電圧を印加するためのコントロールゲートと、を備える。コントロールゲートに電圧を印加することでナノ粒子の電荷状態を換え、単電子トランジスタの動作を反転させる。入力ゲートを例えば３入力とすることにより、ＸＯＲ，ＸＮＯＲなどの各種論理演算処理が実現される。
【００２７】
３つの入力ゲートを有するナノデバイスが、論理演算処理をすることを説明する。図５は、３入力における真理値表を示す図であり、各論理動作をさせるためのゲート電圧の設定の仕方を併せて示してある。ナノデバイスは単電子トランジスタの構造を有しているため、ゲート電圧によって金属ナノ粒子からなる単電子島の電荷が変調し、その結果、電流が流れる状態と流れない状態の２つの状態が周期的に現れるという、所謂クーロンオシレーション現象が観察される。図６は或るドレイン電圧において、各ゲート電圧に応じて流れるドレイン電流の波形を模式的に示し、図７は、ドレイン電圧Ｖｄと各ゲート電圧Ｖｇ１，Ｖｇ２，Ｖｔｏｐ−ｇａｔｅを各値に設定したときのドレイン電流Ｉの微分コンダクタンスを模式的に示す図である。図７においては、ドレイン電流Ｉの微分コンダクタンスの大きさがメッシュの数に応じて大きくなるように示している。図６に示すように、クーロンオシレーション特性における電流波形は、ドレイン電圧Ｖｄと各ゲート電圧の２つの電圧方向に正の傾きと負の傾きを有する直線で外挿され、電流値はピークを持つ。
【００２８】
図５に示すように、ピーク電流を与えるゲート電圧Ｖ１と右隣のピーク電流を与えるゲート電圧Ｖ２の差ΔＶ（＝Ｖ２−Ｖ１）が、１周期分のクーロンオシレーションに相当し、ゲート容量Ｃは、Ｃ＝ｅ／ΔＶで与えられる。ここで、ｅは素電荷である。このΔＶの値は、金属ナノ粒子と一方の電極及び他方の電極との配置関係、さらに、二つのサイドゲート電極とトップゲート電極及び／又はボトムゲート電極との配置関係に依存する。よって、ΔＶの値は、三つのゲート電極の配置に依存するので、三つのゲート電極毎に、ドレイン電流Ｉｄの１周期分のクーロンオシレーションに対応したΔＶの値が異なる。
【００２９】
（単電子トランジスタの書き換え動作その１：ＸＯＲとその反転動作）
３つの入力ゲートを有するナノデバイスに対して排他的論理和（ＸＯＲ：exclusive or）の動作をさせる場合には、各ゲート電圧の値を次のように設定すればよい。ＸＯＲ動作では、３つの入力ゲートに印加される「０」の電圧と「１」の電圧の入力に相当する電圧の差が、ΔＶ／２（２分の１周期）に相当する電圧差となるようにドレイン電圧を調整する。そして、例えば「１」の入力に相当するトップゲート電圧を、クーロンオシレーションのピーク電流をとるゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。トップゲート電圧は先に決めた「０」の入力にして、次に、一方のサイドゲート電圧は、ピーク電流をとるサイドゲート電圧を「１」の入力に相当するゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、さらに、他方のサイドゲート電圧は、ピーク電流をとるゲート電圧を「１」の入力に相当するゲート電圧とし、「０」の入力に相当するゲート電圧をΔＶ／２だけ小さい電圧値とする。その際、３つのゲート電圧が共に「１」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。
【００３０】
３つのゲート電圧を全て「０」の状態とすると、電流は流れず出力は「０」となる。
３つのゲート電極のいずれか１つのゲート電圧を「１」の状態とし、残りの２つのゲート電圧を「０」の状態とすると、ピーク電流が流れ、出力は「１」となる。
３つのゲート電極のなかで、いずれか２つのゲート電圧を「１」の状態とし、残り１つのゲート電圧を「０」の状態とすると、ゲート電圧による単電子島への電荷誘起の重畳が起こり、１周期分のΔＶを印加した状態となるため、出力は「０」の状態となる。
３つのゲート電圧を「１」の状態とすると、１．５周期分のΔＶを印加したことと等しいので出力は「１」となる。
図５の論理対応表のＸＯＲの列では、上述した出力電流の結果を示す。出力結果で、「０」は電流が流れない状態又は小さい状態を示し、「１」は電流が流れる状態又は大きい状態を示す。
論理対応表の最下欄には、１周期分のクーロンオシレーション（横軸はゲート電圧、縦軸がドレイン電流）を示しており、黒丸（●）印は「０」の電流出力状態、白丸（〇）印は「１」の電流出力状態を示している。ＸＯＲ動作では、ΔＶ／２の電位差を入力ゲート電圧の「０」と「１」の状態に相当する電位の差として用い、入力が「０」側で出力が「０」であることから、１周期分のクーロンオシレーションの左半分の電圧領域を各ゲート電極に印加する電圧として用いている。
【００３１】
以上のように、ゲート電極の入力の組み合わせと出力との関係は、排他的論理和ＸＯＲ動作の出力となっている。よって、ナノデバイスでは、クーロンオシレーション特性と、複数のゲート電極による単電子島への電荷の誘起の重畳現象とにより、論理演算を実現することができる。
【００３２】
本発明の実施形態に係るナノデバイスでは、複数のゲート電極のうち任意数の入力のゲート電極として用いていない残りのゲート電極をフローティングゲート電極として用い、フローティングゲート電極のクーロンオシレーションのピークｔｏピークの電圧の半分の電圧の大きさ分＋側又は−側にシフトさせ、スイッチをＯＦＦとして、フローティングゲートに電荷を誘起する。この誘起した電荷によって金属ナノ粒子の電荷状態が反転する。このようなフローティングゲートにより、ナノデバイスによって書き換え可能な論理演算回路が実現される。
【００３３】
ここで、フローティングゲートに印加する電圧は、クーロンオシレーションのピークｔｏピークの電圧の半分の電圧である必要はなく、金属ナノ粒子の電荷状態を反転させるのに必要な電圧であればよい。フローティングゲートに印加する電圧を決める要素としては、第１に金属ナノ粒子とナノギャップ電極との配置関係、第２に金属ナノ粒子と各ゲート電極との配置関係、第３にゲートのうちフローティングゲートとしてトップゲートを用いるかボトムゲートを用いるか、第４に、トップゲートを設けるための第２の絶縁層の厚さ及び誘電率の値が挙げられ、これらの少なくとも一つ以上の要素の影響を受ける。
【００３４】
（単電子トランジスタの書き換え動作その２の前提として、その他の論理演算）
ナノデバイスに対して排他的論理和の否定（ＸＮＯＲ：exclusive not OR）の動作をさせる場合について説明する。この場合、各ゲート電圧の値を次のように設定すればよい。すなわち、ＸＮＯＲ動作では、ＸＯＲと同様に「０」と「１」の状態の入力電圧の差が、ΔＶ／２に相当するゲート電圧差となるようにドレイン電圧を調整するが、３つのゲート電圧が共に「０」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、ＸＯＲと同様な動作原理により、このゲート電圧の設定で、ＸＮＯＲの論理演算を実現することができる。このことは、１周期分のクーロンオシレーションの図の右半分の電圧領域を各ゲート電極に印加する電圧として用いていることになる。
【００３５】
次に、ナノデバイスに対して、入力「０」と入力「１」の電圧差としてΔＶ／４（４分の１周期）を用い、ΔＶ／４の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。図４の４分の１周期の、クーロンオシレーション特性にあるように、ΔＶ／４ずつゲート電圧をずらすと、「０」、「１」、「１」、「０」と変化する。
【００３６】
演算Ａの動作又は演算Ｃの動作をさせる場合について説明する。この場合、各ゲートの入力電圧値を、図５の４分の１周期のクーロンオシレーションの演算Ａに相当するゲート電圧に設定すればよい。すなわち、例えば、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるようにドレイン電圧を調節し、「０」の入力に相当するトップゲート電圧を、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
【００３７】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
【００３８】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値に設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
【００３９】
３つのゲート電圧が共に「１」の入力に相当するゲート電圧で、出力が「１」の電流ピーク値をとるように、入力のゲート電圧を設定する。すると、３つのゲートへの入力が（０，０，０）及び（１，１，１）の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となり、演算Ａの処理がなされる。
【００４０】
逆に、演算Ｃに相当するゲート電圧を次のように設定する。すなわち、例えば「１」の入力に相当するトップゲート電圧を、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４１】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４２】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４３】
すると、３つのゲートへの入力が、（０，０，０）及び（１，１，１）の場合のみ出力が「０」となり、それ以外の場合には出力が「１」となって、演算Ｃの論理演算処理が実現される。
【００４４】
次に、演算Ｂの動作又は演算Ｄの動作について説明する。この場合も、入力「０」と入力「１」の電圧差としてΔＶ／４を用い、ドレイン電圧を調整する。これにより、ピーク電流の正のスロープと負のスロープの途中の値で同一の値をとるようにする。演算Ｂに相当するゲート電圧を次のように設定する。
【００４５】
例えば「１」の入力に相当するトップゲート電圧として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４６】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４７】
さらに、他方のサイドゲート電圧については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のサイドゲート電圧の値とし、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値に対してΔＶの３／４倍高い値を設定し、「０」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ低い電圧値に設定する。
【００４８】
すると、入力で「０」の個数が０個又は１個の場合には出力が「０」となり、それ以外の場合には出力が「１」となって、演算Ｂの論理演算が実現される。
【００４９】
逆に、演算Ｄに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。「１」を入力した際には、負のスロープで前記の同一の電流値と同じ電流値となる。
【００５０】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
【００５１】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを四等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／４だけ高い電圧値に設定する。
【００５２】
すると、入力で「０」の個数が０個又は１個の場合には出力が「１」となり、それ以外の場合には出力が「０」となって、演算Ｄの論理演算が実現される。
【００５３】
ナノデバイスに対して次のような動作をさせることもできる。すなわち、入力「０」と入力「１」の電圧差としてΔＶ／３を用い、ΔＶ／３の電圧差を有する２つのゲート電圧を加えた際に、クーロンオシレーションの電流ピーク手前の正のスロープとピーク後の負のスロープの途中の値で同一の電流値を示すように、ドレイン電圧を調節する。
【００５４】
演算Ｅに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００５５】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００５６】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の正のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００５７】
すると、入力で「１」の個数が２個の場合のみ出力が「０」で、それ以外の場合は出力が「１」となる論理演算Ｅが実現される。
【００５８】
逆に、演算Ｆに相当するゲート電圧を次のように設定する。例えば「０」の入力に相当するトップゲート電圧として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるよう、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧をその設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００５９】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「０」の入力に相当する一方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００６０】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「０」の入力に相当する他方のサイドゲート電圧の値として、ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同一の電流値となるように、ピーク電流の負のスロープ上の電圧の値を設定し、「１」の入力に相当するトップゲート電圧を、その設定した電圧の値よりもΔＶ／３だけ高い電圧値に設定する。
【００６１】
すると、入力で「１」の個数が１個の場合のみ出力が「０」となり、それ以外の場合には出力が「１」となる、演算Ｆの論理演算が実現される。
【００６２】
演算Ｇに相当するゲート電圧を次のように設定する。例えば「１」の入力に相当するトップゲート電圧は次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
【００６３】
次に、一方のサイドゲート電圧の設定については、トップゲート電圧は先に決めた「０」の入力にして、「１」の入力に相当する一方のサイドゲート電圧の値として次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
【００６４】
さらに、他方のサイドゲート電圧の設定については、トップゲート電圧と一方のサイドゲート電圧を「０」の入力にして、「１」の入力に相当する他方のゲート電圧の値として次のように設定する。ΔＶを三等分した値がクーロンオシレーションのピーク電流の正負のスロープ上で同じ値となるようにΔＶを三等分し、ピーク電流の正のスロープ上の値とする。「０」の入力に相当するトップゲート電圧をその設定した値よりもΔＶ／３だけ低い電圧値とする。
【００６５】
すると、入力で「１」の個数が１個又は２個の場合のみ出力が「１」となり、それ以外の場合には出力が「０」となる、演算Ｇの論理演算が実現される。
【００６６】
以上説明したように、ナノデバイスは、ＨｉｇｈとＬｏｗの電位差、例えば「０」と「１」の電圧差をΔＶ／ｎとし、ｎを２以上の整数のそれぞれの値を設定することにより、３入力の論理演算処理を実現することができる。
【００６７】
ここで、サイドゲート電極９Ａ，９Ｂからソース及びドレインの各電極となる一方の電極５Ａ，他方の電極５Ｂに対してリーク電流が流れると、ＯＮ／ＯＦＦ比が悪くなるので、好ましくない。よって、リーク電流が流れないようにギャップ長を大きくする必要がある。
【００６８】
（単電子トランジスタの書き換え動作その２：その他の論理演算での反転処理）
本発明の実施形態に係るナノデバイスが各種論理演算処理を行うため、ＸＯＲでの反転処理と同様、複数のゲート電極のうち３入力のゲート電極として用いていない残りのゲート電極をフローティングゲート電極として用い、フローティングゲート電極のクーロンオシレーションのピークｔｏピークの電圧の半分の電圧の大きさ分＋側又は−側にシフトさせ、スイッチをＯＦＦとして、フローティングゲートに電荷を誘起する。この誘起した電荷によって金属ナノ粒子の電荷状態が反転する。このようなフローティングゲートにより、ナノデバイスによって書き換え可能な論理演算素子が実現される。
【００６９】
ここで、フローティングゲートに印加する電圧は、クーロンオシレーションのピークｔｏピークの電圧の半分の電圧である必要はなく、金属ナノ粒子の電荷状態を反転させるのに必要な電圧であればよい。フローティングゲートに印加する電圧を決める要素としては、第１に金属ナノ粒子とナノギャップ電極との配置関係、第２に金属ナノ粒子と各ゲート電極との配置関係、第３にゲートのうちフローティングゲートとしてトップゲートを用いるかボトムゲートを用いるか、第４に、トップゲートを設けるための第２の絶縁層の厚さ及び誘電率の値が挙げられ、これらの少なくとも一つ以上の要素の影響を受ける。
【００７０】
（ナノデバイスの作製方法）
本発明の各実施形態に係るナノデバイスの作製方法について、図３に示すナノデバイスを例にとって説明する。
第１ステップ：半導体基板１上に第１の絶縁層２を形成する。なお、ボトムゲート電極９Ｄを形成するためには、半導体基板１をエッチングしてボトムゲート電極９Ｄとする部分を残しておく。
第２ステップ：第１の絶縁層２上に、種電極３Ａ，３Ｂを部分的に構成する密着層を形成する。
第３ステップ：無電解メッキ法により電極対とサイド電極の対とを形成し、その後必要に応じて分子定規無電解メッキ法によりギャップ長が所定の値になるようにギャップ長を狭める。第２ステップ及び第３ステップにより、種電極３Ａ，３Ｂとメッキ電極４Ａ，４Ｂとを有するナノギャップ電極５が形成される。また、第２ステップ及び第３ステップの際にサイドゲート電極９Ａ，９Ｂが形成される。
第４ステップ：図３に一点破線で示すように、保護分子で覆われた金属ナノ粒子７をナノギャップ間に導入し、Ｃａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition，触媒化学気相成長）法や光ＣＶＤ法等を用いて第２の絶縁層８を形成する。その上でトップゲート電極９Ｃを形成する。
【００７１】
具体的には、第２ステップにおいて、例えば、第１の絶縁層２上に最終のギャップ長よりも大きいギャップを有するように密着層を形成する。その後、種電極層を密着層上に間隔をあけて対を成すように形成しておく。このようにして、初期ギャップを有するように間隔をあけて種電極の対が形成された基板をサンプルとして用意する。
【００７２】
次に、第３ステップにおいて、無電解メッキ法により電極対を形成する。その際、サンプルを無電解メッキ液に浸漬する。メッキ液に含まれる金属イオンの濃度に応じて、浸漬時間が設定される。サンプルをメッキ液に浸漬して一定時間経過すると、メッキ液を交換する。これにより、フラットな表面を形成することができる。フラットな表面は必ずしも平面に限らないが、段差のある部分では滑らかな曲面が含まれてもよい。ここで、フラットな平面とは、基準面に対して凹凸の高さ、深さが５ｎｍ以上３０ｎｍ以下であることを意味する。
【００７３】
本発明の実施形態は、ゲート電極は３つである必要はなく、ゲート電極は４つ又はそれ以上でもよい。ゲート電極は配置位置に応じて、ボトムゲート電極、トップゲート電極、サイドゲート電極に区分けされる。各電極は所定の電圧が印加されれば材質等は問わない。
【００７４】
三つ以上のゲート電極のうち、例えば四つのゲート電極、すなわち、二つのサイドゲート電極と一つのボトムゲート電極と一つのトップゲート電極のうち、任意の三つを電圧入力用に用い、残りの一つを電圧調整用の電極として用いる。二つのサイドゲート電極は、一方の電極と他方の電極との配設の軸に対して対称性を有するため、ボトムゲート電極及びトップゲート電極の何れか一方を電圧調整用の電極とすることが好ましい。電圧調整用の電極を例えば０Ｖに設定し、それを基準に、他のゲート電極に印加する電圧の値を設定することができる。
【００７５】
（コントロールゲート電極を備えたナノデバイス）
図８は、本発明の実施形態に係るナノデバイスの一形態を示し、（Ａ）は断面図、（Ｂ）は平面図である。本発明の実施形態に係るナノデバイス２０は、ナノギャップを有するように一方の電極５Ａと他方の電極５Ｂとを設けて成るナノギャップ電極５と、ナノギャップ間に設けられる金属ナノ粒子７と、複数のゲート電極９と、を備えており、複数のゲート電極９の少なくとも一つをフローティングゲート電極９Ｂとして機能させる。例えば、一方の電極５Ａがソース電極に対応し、他方の電極５Ｂがドレイン電極に対応する。本発明の実施形態に係るナノデバイス２０は、さらに、図８に示すように、コントロールゲート１２を備えている。コントロールゲート電極１２は、ゲート電極９の一種とみなすことができる。
【００７６】
一方の電極５Ａと他方の電極５Ｂとが金属ナノ粒子７を挟んで配置されており、複数のゲート電極９として、サイドゲート電極９Ａとフローティングゲート電極９Ｂとが金属ナノ粒子７を挟んで配置されている。コントロールゲート電極１２が、フローティングゲート電極９Ｂを挟んで、金属ナノ粒子７と対向するように配置されている。
【００７７】
図８に示すように、一方の電極５Ａ、他方の電極５Ｂ、サイドゲート電極９Ａ、フローティングゲート電極９Ｂ及びコントロールゲート電極１２は、同一面上に配置されている。
【００７８】
これらの電極が配置されている面は、図３（Ａ）に示した実施形態と同様、基板１上に設けた第１の絶縁層２の面である。第１の絶縁層２の上に一方の電極５Ａ、他方の電極５Ｂ、サイドゲート電極９Ａ、フローティングゲート電極９Ｂ及びコントロールゲート電極１２が配置されており、一方の電極５Ａと他方の電極５Ｂとのナノギャップの間に金属ナノ粒子７が配置されている。好ましくは、図３（Ａ）に示した実施形態と同様に、第２の絶縁層８が、一方の電極５Ａ、他方の電極５Ｂ、サイドゲート電極９Ａ、フローティングゲート電極９Ｂ、コントロールゲート電極１２及び金属ナノ粒子７をカバーするように配置されている。
【００７９】
フローティングゲート電極９Ｂ及び／又はコントロールゲート電極１２は、第１の絶縁層２上に設けられている必要はなく、例えば、第２の絶縁層８上に設けて、各種の電極を水平方向のみならず垂直方向に各電極を配置してもよい。即ち、フローティングゲート電極９Ｂを第２の絶縁層８上に設ける際には、金属ナノ粒子７上にトップゲート構造のフローティングゲート電極９Ｂとしてもよい。さらに、第３の絶縁層を第２の絶縁層８及びトップゲート構造のフローティングゲート電極９Ｂ上に設け、第３の絶縁層上にコントロールゲート電極を設けてもよい。
【００８０】
コントロールゲート電極１２は、電圧が印加されることにより、フローティングゲート電極９Ｂの電荷状態を変化させ、これにより金属ナノ粒子７の電荷状態を制御するために用いられる。図１に示す形態では、フローティングゲート電極９Ｂの電荷状態をスイッチ１１のＯＮ／ＯＦＦで制御しているのに対し、図８に示す形態では、フローティングゲート電極９Ｂの電荷状態をフローティングゲート電極１２へのパルス電圧により制御している。
【００８１】
フローティングゲート電極の電荷状態を変化させるためのパルス電圧のパルス幅、電圧については、フローティングゲート電極、コントロールゲート電極、ソース電極、ドレイン電極、Ｓｉ基板からなるバックゲート電極の各構造及び材料に依存し、それに伴って形成される静電容量と電圧を加えた際の抵抗に依存する。フローティングゲート電極は、コントロールゲート電極、ソース電極、ドレイン電極、バックゲート電極の各間とそれぞれ静電容量を有していて、コントロールゲート電極にパルス電圧を印加した際には、それぞれの静電容量に対応した電位差が生じる。フローティングゲート電極との間の抵抗が一番低い電極から、その電極との電位差をゼロにするような電荷がその電極からフローティングゲート電極に流れ、結果としてフローティングゲート電極に電荷が誘起された状況となる。電位差がゼロになるとそれ以上の時間、パルス電圧を印加してもフローティングゲート電極の電荷は変化しない。したがって、パルス幅はフローティングゲート電極に電位差をゼロにする電荷を蓄積させる時間以上にしても、誘起電荷には変化がなく、その時間よりも短くすると、蓄積させる電荷量を制御できることになる。パルス電圧については、フローティングゲート電極に電荷を誘起させる伝導機構が非線形な伝導なので、電荷を動かすのに十分なパルス電圧とする必要がある。
【００８２】
なお、ナノギャップ電極５、サイドゲート電極９Ａ、フローティングゲート電極９Ｂ及びコントロールゲート電極１２は、分子定規メッキ法によらず、電子線描画法及び電子線蒸着法並びにリフトオフプロセスにより作製しても良い。
【実施例】
【００８３】
（実施例１）
実施例１として、図２に示すナノデバイス１０を次の要領で作製した。
最初に、金ナノギャップ電極５を電子ビーム描画法(ＥＢＬ：Electron Beam Lithography)により作製した。第１の絶縁層２としてＳｉＯ２膜が形成された半導体基板１のＳｉ基板に対して、アセトン、エタノールによる超音波洗浄を行った。オゾン洗浄を行った後に、ポジ型レジストＺＥＰ−５２０ａとＺＥＰ−ａ（共に日本ゼオン製）を１：２で混合した溶液をスピンコートにより塗布した。レジストを塗布した基板を１８０℃２分間ベーキングした後、この基板にＥＢＬ描画を行い、ＺＥＰ−５２０(日本ゼオン製)により現像を行った。現像後の基板に、電子ビーム蒸着によりＴｉとＡｕを蒸着した。基板をＺＤＭＡＣ（日本ゼオン製）に浸漬し、レジストをリフトオフすることにより、ギャップ長２５ｎｍの初期金ナノギャップ電極を作製した。その後、プローバーとナノギャップ電極の電気的な接点を取るためのコンタクトパッドをフォトリソグラフィー、ＴｉとＡｕの蒸着により作製した。【００８４】
次に、ギャップ長１０ｎｍ程度の金ナノギャップ電極を無電解金メッキ法により形成した。詳細は非特許文献２に記載されているので省略する。ヨードチンキ、金箔、アスコルビン酸を混合した溶液に金ナノギャップ電極を浸漬させることで、初期金ナノギャップ電極を成長させ、ギャップ長約１０ｎｍの金ナノギャップ電極５Ａ，５Ｂと二つのサイドゲート電極９Ａ，９Ｂとを形成した。【００８５】
この金ナノギャップ電極に以下の手順で自己組織化単分子膜６と金ナノ粒子７を導入した。金ナノ粒子の作製法は非特許文献６で公開済みである。まず、金ナノギャップ電極を清浄にするために、アセトンとエタノールの煮沸洗浄を各１０分、酸素プラズマによるアッシング処理を計２０分行った。上記の洗浄後、金ナノギャップ電極表面の金の酸化膜除去のため、エタノール溶液に１時間浸漬させた。次に、ヘキサンチオール分子０．１ｍＭのエタノール溶液(４０℃)に電極を２４時間浸漬させ、自己組織化単分子膜６を形成する。その後、化学合成により作製したオクタンチオール／デカンジチオール混合膜保護金ナノ粒子のトルエン溶液に３０分浸漬させる。コア直径８．２ｎｍの金ナノ粒子溶液は、凝集体を分散させるために事前に１５０℃で５分間加熱させておく。金ナノ粒子のコア直径は８．２ｎｍであり、保護基中のデカンジチオール分子を介して金に化学吸着する。そのため、金ナノ粒子７はギャップ長１０ｎｍの金ナノギャップ電極５間に架橋して、単電子トランジスタの単電子島として動作する。これにより、実施例１のナノデバイス１０を作製した。【００８６】
作製したナノデバイス１０を、真空中９Ｋにおいて電気測定し、動作の書き換え可能な回路素子として動作させた。電気測定はプローバーを用いて行い、サイドゲート電極の電気的な接点を機械的に外せる(リトラクト)ようにした。【００８７】
図９は、実施例１で作製したサンプルにおけるドレイン電流−ドレイン電圧特性を示した図である。測定温度は９Ｋとした。横軸はドレイン電圧ＶＤ（Ｖ）、縦軸はドレイン電流ＩＤＳ（ｐＡ）である。グラフ中のＲ１、Ｒ２、Ｃ１、Ｃ２、Ｑ０は非特許文献３に記載した等価回路で、二重トンネル接合の電流電圧特性の理論式から求めた値を示している。実線は、上記のパラメータを用いて理論式を計算した結果であり、実験結果とよく一致することがわかる。これは、作製したサンプルが図２に示すような理想的な二重トンネル接合を形成していることによる。【００８８】
図１０は、第１サイドゲート電圧ＶＧ１（Ｖ）、第２サイドゲート電圧ＶＧ２（Ｖ）をそれぞれ掃引したときのドレイン電流ＶＤ（ｍＶ）と、微分コンダクタンス(ｄＩ／ｄＶ)のマッピング（スタビリティダイアグラム）を示す図である。横軸は各サイドゲートに印加する電圧（Ｖ）、縦軸はドレイン電圧ＶＤ（Ｖ）であり、濃淡がドレイン電流（ｎＡ）、ドレイン電流の微分コンダクタンス（ｎＳ）を示す。測定温度は９Ｋとした。ドレイン電極とソース電極との間のクーロン島を介した電流の抑制(クーロンブロッケード)に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、作製したサンプルが単電子トランジスタとして動作していることが分かる。また、クーロンダイヤモンドの形状が、平行四辺形かつＶＧ１に対して周期的な構造をとっている。この結果も、作製したサンプルが１つのクーロン島のみ有した、図１に示すような理想的な単電子トランジスタ構造をとっていることを示唆している。【００８９】
図１１は、クーロンオシレーション特性を示す図で、（Ａ）は第２サイドゲートを０Ｖにしたときの第１サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性、（Ｂ）は第１サイドゲートを０Ｖにしたときの第２サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性を示す。なお、ドレイン電圧ＶＤは５ｍＶとした。クーロン島に対するサイドゲート電極のゲート容量ＣＧ１、ＣＧ２に対応して、周期的なクーロンオシレーションが観察されることが分かった。ここから先の図では、ＶＧ１をフローティングゲート電圧として用いてナノ粒子上の電荷状態を非接触で調整し、ＶＧ２はクーロンオシレーションを観察するための信号入力端子の役割としている。【００９０】
図１２は、図１１（Ａ）の原点付近を拡大した図である。横軸は第１サイドゲート電圧ＶＧ１（Ｖ）であり、縦軸はドレイン電流ＩＤＳ（ｐＡ）である。第２サイドゲート電圧を０Ｖとし、ドレイン電圧を５ｍＶとして、第１サイドゲートへの電圧印加を４回行い、その測定結果を重ねて示している。測定を繰り返しても、Ｌｏｗ状態(約０ｐＡ)とＨｉｇｈ状態（約２３０ｐＡ）付近が安定していることが分かった。これは、安定した論理演算動作に必要な条件である。【００９１】
図１３は第１サイドゲートに印加する電圧をパラメータとして、ドレイン電流の時間依存性を測定した結果を示す。第１サイドゲートに印加する電圧をそれぞれ２５ｍＶ，９５ｍＶとした後、電圧を印加するためのプローブをリトラクトした。ここではこのフローティングゲートへの帯電作業を電荷フォーミングと呼ぶ。即ち、電荷フォーミングとは、「ある所望のゲート電圧を電圧印加用のプローブに印加し、その電圧を維持したまま電圧印加用のプローブをゲート電極から引き離す（リトラクトする）」作業のことを意味している。これにより、ゲート電極に誘起された電荷がプローブと非接触の状態で保持される。上側の波形が、ＶＧ１＝９５ｍＶの場合のドレイン電流時間依存性であり、下側の波形が、ＶＧ１＝２５ｍＶの場合のドレイン電流時間依存性である。図１３より、図１２に示したＨｉｇｈ状態とＬｏｗ状態とが、電荷フォーミング後の時間特性においても区別できることが分かった。【００９２】
図１４は、図１３に示す測定をした後におけるクーロンオシレーション特性を示す図で、（Ａ）は第２サイドゲートを０Ｖにしたときの第１サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性、（Ｂ）は第１サイドゲートを０Ｖにしたときの第２サイドゲートに印加する電圧に対するドレイン電流ＩＤＳ（ｐＡ）依存性を示す。ドレイン電圧ＶＤは５ｍＶとした。図１１と比較して、ナノ粒子上の電荷状態が変化しているため、このクーロンオシレーションの場合、第1ゲート電圧ＶＧ１＝３０ｍＶでＨｉｇｈ状態となり、ＶＧ１＝１００ｍＶでＬｏｗ状態になる。【００９３】
図１５は、第１サイドゲートで電荷フォーミングを行い、第２サイドゲート電圧でクーロンオシレーション特性を測定した図である。第１サイドゲートに印加する電圧ＶＧ１は３０ｍＶ，１００ｍＶと固定し、電荷フォーミングを行った。ＶＧ１を、３０ｍＶから１００ｍＶに増加することにより、クーロンオシレーションを半周期シフトさせることができている。この結果から、電荷フォーミングにより金属ナノ粒子の電荷状態をちょうど０．５ｅ(ただし、ｅは素電荷)変化できることがわかった。このＶＧ１の条件下で、第２ゲート電圧を０Ｖと０．４Ｖの２値に振動させると、ナノデバイスの特性がＨｉｇｈ、Ｌｏｗとに振動することが予想される。【００９４】
図１６は、第２サイドゲート電圧のパルス幅の入力依存性を示し、（Ａ），（Ｂ），（Ｃ）はそれぞれパルス幅が５秒、０．５秒、０．０５秒の場合を示す。第１サイドゲート電圧ＶＧ１は３０ｍＶ、１００ｍＶの２ケースとし、電荷フォーミングを行った。その後、第２サイドゲートに０Ｖと０．４Ｖの２値をとるパルス電圧を入力した。【００９５】
図１６から、第１サイドゲート電圧ＶＧ１が３０ｍＶである場合と１００ｍＶである場合とを比較すると、第２サイドゲート電圧のパルス応答が、逆転していることが分かった。つまり、電荷フォーミング条件により、ナノデバイス１０のＶＧ２に対する動作が書き換えられている。また、パルス幅を５秒、０．５秒、０．０５秒の何れにおいても同様の結果を得ていることが分かり、回路の高速動作も期待できる。【００９６】
以上の実施例１から、ゲート電極の少なくとも一つに印加する電圧を、クーロンオシレーションの半周期分変化させ、そのゲート電極をフローティング状態にすることで、金属ナノ粒子の電荷状態を反転させることができることが分かった。また、そのゲート電極をフローティング電極として用いることにより、ナノデバイス１０の動作の書き換えが可能であることが分かった。【００９７】
（実施例２）
図２に示すナノデバイス１０に関する別の実施例を説明する。実施例１と同様な作製手法で、金ナノギャップ電極５および２つのサイドゲート電極９Ａ，９Ｂを作製した。この金ナノギャップ電極５に以下の手順で自己組織化単分子膜６と金ナノ粒子７を導入した。まず、オクタンチオール分子１ｍＭのエタノール溶液に電極を２４時間浸漬させ、エタノールでリンスをした。その後、デカンジチオール分子５００ｍＭのエタノール溶液に電極を２４時間浸漬させ、デカンジチオール分子をオクタンチオール単分子膜内に挿入した。これにより、オクタンチオールとデカンジチオールの混合した自己組織化単分子膜６を形成する。さらにエタノールでリンスした後、化学合成により作製したデカンチオール保護金ナノ粒子７のトルエン溶液に１６時間浸漬させる。直径６．２ｎｍの金ナノ粒子を、自己組織化単分子膜６中のデカンジチオール分子により金ナノギャップ電極５間に化学吸着させる。この素子にフローティングゲート電極を設け、電荷フォーミングにより素子をＯＮ／ＯＦＦできるようにした。これにより、実施例２としてのナノデバイス１０を作製した。【００９８】
図１７は、サイドゲートで電荷フォーミングを行っているときのドレイン電流の時間依存性を示す図であり、実線はナノデバイスのドレイン電流、破線はサイドゲート電圧を示す。測定温度は９Ｋとした。この素子のドレイン電流−ゲート電圧依存性は図４に示されている。ドレイン電圧はＶｄ＝６０ｍＶとしている。電荷フォーミング電圧Ｖｆを０Ｖから４Ｖまで１Ｖずつ段階的に増加させたところ、ドレイン電流が段階的に増加した。これにより、ナノデバイスが電荷フォーミングにより多値メモリとして動作していることが分かった。また、約３００秒経過したのちに、電荷フォーミング電圧Ｖｆを４Ｖに保ったまま電圧印加用のプローブをリトラクトし、サイドゲート電極をフローティング状態にしても、約１２時間、ドレイン電流の値は殆ど変化しないことが分かった。これは、金ナノ粒子上の電荷状態はフローティング状態のサイドゲート電極により長時間保持され、電荷フォーミングによるナノデバイスの動作書き換えが行えることを示唆している。約４３５００秒経過後、電荷フォーミング電圧をＶｆ＝０Ｖとして、リトラクトしていた電圧印加用のプローブをフローティングゲートに接地したところ、ドレイン電流が０ｐＡの初期状態に戻った。図４では、図１７の測定前後におけるナノデバイスのドレイン電流−ゲート電圧依存性が示されているが、測定前後で同じ特性を示している。【００９９】
この実施例２の結果から、電荷フォーミングによってナノデバイスの特性は劣化せず、なおかつ電荷フォーミング後のナノ粒子上の電荷状態は１２時間以上の保持時間を有することがわかった。【０１００】
（実施例３）
３入力のＸＯＲ、ＸＮＯＲなどの論理回路動作に必要な、図３に示す３つの入力ゲートを有するナノデバイス１０Ａの実施例を説明する。まず実施例２と同様の作製手法で、２つの入力ゲートを有するナノデバイスを作製した。ナノデバイス動作確認後、Ｃａｔ−ＣＶＤ法を用いて第２の絶縁層８となるＳｉ３Ｎ４層を５０ｎｍナノデバイス上に堆積させた。堆積プロセス時の基板温度は６５℃程度とした。最後に、Ｓｉ３Ｎ４層上にトップゲート電極９Ｃを設けた。金ナノギャップ電極５とサイドゲート電極９Ａ，９Ｂを作製した時と同じ条件でＥＢＬの重ね露光と電極蒸着を行い、金属ナノ粒子７の直上にトップゲート電極９Ｃを作製した。これにより、実施例３としてのナノデバイス１０Ａを作製した。【０１０１】
図１８は、図３に示したナノデバイスの３つのゲート電極それぞれを用いて、クーロンダイヤモンド特性を観察した結果を示す図であり、図１８（Ａ），（Ｂ），（Ｃ）はゲート電極９Ａ、９Ｂ、９Ｃそれぞれにゲート電圧Ｖｇ１，Ｖｇ２、Ｖtop-gateを印加した場合を示している。測定温度は９Ｋで、使用した金属ナノ粒子のサイズと比較して妥当なナノデバイスの特性が得られている。図１９は動作結果を示す図であり、真理値表を付している。ナノ粒子上の電荷状態を０．５ｅシフトさせるだけの電圧、すなわちΔＶ/２でパルス列を作成しそれを３つのゲート電極に印加することで、ナノデバイスが３入力のＸＯＲ動作することを示している。この構造において、１つのゲート電極をフローティング電極として、０．５ｅシフトさせるような電荷フォーミングを行うと、残りの２電極を用いて、２入力のＸＯＲ論理回路を２入力のＸＮＯＲへと書き換えることが可能となる。【０１０２】
以上の各実施例から、フローティングゲートにより金属ナノ粒子の電荷状態を任意に制御して、一つのナノデバイスで書き換え可能な論理演算処理を提供することができる。【０１０３】
（実施例４）
実施例１と似通った作製方法で２つの入力ゲートを有する単電子トランジスタを作製した。実施例１と同様な作製方法で、金ナノギャップ電極５および２つのサイドゲート電極９を作製した。この金ナノギャップ電極に以下の手順で自己組織化単分子膜６と金ナノ粒子７を導入した。まず、ヘキサンチオール分子０．１ｍＭのエタノール溶液に電極を１５時間浸漬させ、エタノールでリンスをした。これにより、ヘキサンチオールの自己組織化単分子膜６を形成する。さらにエタノールでリンスした後、化学合成により作製したオクタンチオールとデカンジチオールが混合した保護基を有する金ナノ粒子７のトルエン溶液に０．５時間浸漬させる。直径８．２ｎｍの金ナノ粒子を、金ナノ粒子７中のデカンジチオール分子により金ナノギャップ電極５間に化学吸着させる。この素子にフローティングゲート電極を設け、電荷フォーミングにより素子をＯＮ／ＯＦＦできるようにした。これにより、実施例４としてのナノデバイス１０を作製した。【０１０４】
図２０は、第１サイドゲート電圧（フローティング電圧）ＶＦＧ（Ｖ）、第２サイドゲート電圧（コントロール電圧）ＶＣＧ（Ｖ）をそれぞれ掃引したときのドレイン電流ＶＤ（ｍＶ）と、微分コンダクタンス(ｄＩ／ｄＶ)のマッピング（スタビリティダイアグラム）を示す図である。横軸は各サイドゲートに印加する電圧（Ｖ）、縦軸はドレイン電圧ＶＤ（Ｖ）であり、濃淡がドレイン電流（ｎＡ）、ドレイン電流の微分コンダクタンス（ｎＳ）を示す。測定温度は９Ｋとした。ドレイン電極とソース電極との間のクーロン島を介した電流の抑制（クーロンブロッケード）に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、作製したサンプルが単電子トランジスタとして動作していることが分かる。また、クーロンダイヤモンドの形状が、平行四辺形かつＶＦＧ，ＶＣＧに対して周期的な構造をとっている。この結果も、作製したサンプルが１つのクーロン島のみ有した、図１に示すような理想的な単電子トランジスタ構造をとっていることを示唆している。【０１０５】
２入力のゲート電極をそれぞれ独立して掃引した際のクーロンオシレーションを測定した。図２１（Ａ）は、ＶＦＧに０Ｖを印加した状態でスイッチを切り、フローティングゲート電極をフローティング状態にしたときのＩＤＳ−ＶＣＧ特性を示し、（Ｂ）は、電圧ＶＣＧを０ＶにしたときのＩＤ−ＶＦＧ特性を示す。図２１から図２０のスタビリティダイアグラムに呼応した、クーロンオシレーションが明瞭に観察されている。フローティングゲート電極側のΔＶは１５０ｍＶ、コントロールゲート側のΔＶは７３０ｍＶであることが分かった。【０１０６】
フローティング電極の電荷フォーミングの電圧を３０ｍＶ，４５ｍＶ，１００ｍＶとしてフローティングゲートとして用いると、図２２に示すようにＶＣＧを０Ｖとしたときに、３値の電流値をとる多値メモリとして動作することが分かった。なお、ＶＦＧ＝３０ｍＶ、ＶＣＧ＝０Ｖの際に、この単電子トランジスタはピーク電流をとる。【０１０７】
また、コントロールゲート電圧がΔＶ／２に相当する３６５ｍＶの際に、上記の３値を取るようにフローティングゲートのフォーミング電圧を選択することも可能である。すなわち、ピーク電流を発生させるＶＦＧ＝３０ｍＶに、ΔＶ／２に相当する７５ｍＶを足したＶＦＧ＝１０５ｍＶをフォーミング電圧とすると、ＶＣＧ＝３６５ｍＶでピーク電流を発生し、ＶＣＧ＝０ではオフになる。同様に、４５ｍＶ、１００ｍＶにそれぞれ７５ｍＶを足したＶＦＧ＝１２０ｍＶ、１７５ｍＶとすると、図２２のＶＦＧ＝４５ｍＶ，１００ｍＶに相当する電流値をＶＣＧ＝３６５ｍＶで得ることができる。ただし、ＶＦＧ＝１７５ｍＶの際には、ＶＣＧ＝０において、電流が０にならない。電流を０にするには次のようにすればよい。すなわち、ドレイン電圧を小さめにして、ΔＶ／２の電圧範囲で電流が０をとり続ける状態とし、ＶＣＧが０ｍＶと３６５ｍＶの範囲で、電流が０であり続けるようなＶＦＧを選択すればよい。【０１０８】
（実施例５）
実施例５として、図８に示すコントロールゲート電極１２を備えたナノデバイス２０を次の要領で作成した。ＳｉＯ２層を設けたＳｉ基板上に、電子線描画法及び電子線蒸着法を用いて、ナノギャップ電極５、フローティングゲート電極９Ｂ、コントロールゲート電極１２及びサイドゲート電極９Ａを有する電極構造体を作製した。作製した電極構造体を、エタノール溶媒で濃度１ｍＭのオクタンチオール溶液に１２時間浸漬し、オクタンチオール自己組織化単分子膜を電極構造体の表面に作製した。その後、エタノール溶媒で濃度１ｍＭのデカンジチオール溶液に１２時間浸漬することでオクタンチオール分子を部分的にデカンジチオールに置換した混合自己組織化単分子膜の作製を行った。この試料をトルエン溶媒のＡｕナノ粒子溶液に浸漬することで、ナノギャップ電極間にＡｕナノ粒子を導入しナノデバイス２０としてのフローティングゲート電極付き単電子トランジスタの作製を行った。図２３は、実施例５で作製したナノデバイスのＳＥＭ像及び測定回路を示す図である。【０１０９】
この構造では、ソース電極?ドレイン電極間にナノ粒子からなる単電子島があり、空間的に孤立したフローティングゲート電極９Ｂの一端がサイドゲート電極の代わりに単電子島に対向している。フローティングゲート電極９Ｂの他端には、コントロールゲート１２が対向している。このＳＥＭ像では、ギャップ間に３つの金属ナノ粒子７が観察されているが、一番上の金属ナノ粒子７を通じた電流のみが観察されている。他の２つの金属ナノ粒子は、クーロンボックス、即ち、金属ナノ粒子上に量子化した電子がドレイン電圧ならびにゲート電圧により、１つずつ加わっていき、単電子島として作用する金属ナノ粒子７に対して、これらのクーロンボックスの電荷は、単電子島と金属ナノ粒子７と間の静電容量に起因して、金属ナノ粒子７のオフセット電荷に影響を与えている。【０１１０】
図２４は、実施例５で作製したナノデバイスのドレイン電流−ドレイン電圧（ＩＤ−ＶＤ）特性を示す図である。測定温度は９Ｋである。ドレイン電圧ＶＤ＝０の近傍において電流が流れなくなるクーロンブロッケード現象が明瞭に観察されている。図中、白丸（○）印は実験結果を示し、実線は図中のパラメータを用いて計算した理論曲線である。グラフ中のＲ１、Ｒ２、Ｃ１、Ｃ２、Ｑ０は非特許文献３に記載した等価回路で、二重トンネル接合の電流電圧特性の理論式から求めた値を示している。実線は、上記のパラメータを用いて理論式を計算した結果であり、実験結果とよく一致することがわかる。これは、作製したサンプルが理想的な二重トンネル接合を形成していることによる。【０１１１】
図２５において、（１）で示す線は、この単電子トランジスタにおいて、ドレイン電圧ＶＤ＝４０ｍＶを印加した条件でサイドゲート電圧ＶＧ２を掃引した際のドレイン電流−サイドゲート電圧特性（ＩＤ−ＶＧ２特性）である。クーロンオシレーションと呼ばれるゲート変調現象が観察されている。サイドゲートによるピーク電圧を与える電圧の差ΔＶは１５Ｖであることから、サイドゲート容量は、１０．７ｚＦである。【０１１２】
次にドレイン電極、ソース電極、サイドゲート電極、裏面Ｓｉ電極の全てを０Ｖとした上でコントロールゲート電極１２に対して＋２０Ｖをパルス幅０．５秒で印加した。その後コントロールゲート電圧を０Ｖとした上でＩＤ−ＶＧ２特性を測定した。その測定結果は図２５において（２）の線で示すようにＩＤ−ＶＧ２特性がＶＧ２軸の正方向に平行に７Ｖシフトしている。これは＋２０Ｖのコントロールゲート電極１２へのパルス電圧の印加に伴い、フローティングゲート電極９Ｂに電荷が誘起され、この電荷がコントロールゲート電圧を０Ｖにした後も保持され、単電子島のオフセットチャージが−０．４７ｅ、即ちほぼｅ／２だけ変化したことに相当する。ここで、ｅは素電荷である。このシフトは、ほぼΔＶの半周期分に相当する単電子島の電荷が変調されたことを意味する。【０１１３】
次に、同様の手順によってコントロールゲート電極１２に対して−１５Ｖをパルス幅０．５ 秒（ｓ）で印加した。その後、コントロールゲート電圧を０Ｖとした上でＩＤ−ＶＧ２特性を測定した。その測定結果は図２５において（３）の線で示すように、ＩＤ−ＶＧ２特性がＶＧ２軸の負方向に平行に７Ｖシフトしている。この状態でのクーロンオシレーションによるＩＤ−ＶＧ２特性は、初期状態のクーロンオシレーションによるＩＤ−ＶＧ２特性と重なっている。よって、フローティングゲート電極９Ｂの電荷が初期状態と同じ状況に戻り、フローティングゲートの電荷により誘起される、単電子島のオフセット電荷が初期状態に戻っている。【０１１４】
以上のように、コントロールゲート電極１２への＋２０Ｖのパルス電圧の印加により、フローティングゲート電極９Ｂには電荷が蓄積され、単電子島のオフセット電荷を素電荷の半分だけずらすことが可能で、−１５Ｖのパルス電圧の印加により、フローティングゲート電極９Ｂに蓄えられていた電荷が初期状態に戻り、単電子島のオフセット電荷が初期状態に戻ったことを意味している。サイドゲート電圧ＶＧ２が７Ｖの際の電流値は、初期状態では０Ａであり、正のパルス電圧印加後にはピーク電流となっている。よって、ナノデバイス２０は、フローティングゲートメモリとして動作すると共に、オンがオフに、オフがオンに入れ替わることから、書き換え可能な回路が構築されていることが分かる。【０１１５】
図２６において、（Ａ）はフローティングゲート電極９Ｂに電荷が蓄えられていない状態においてドレイン電流の微分値ｄＩＤ/ｄＶＤをドレイン電圧ＶＤとサイドゲート電圧ＶＧ２の二次元平面にプロット(ｄＩＤ/ｄＶＤ−ＶＤ−ＶＧ２プロット)した結果である。単電子トランジスタにおいて観察されるクーロンダイヤモンドと呼ばれる菱形の形状が明瞭に観察されている。【０１１６】
次に、ドレイン電極、ソース電極、サイドゲート電極、裏面Ｓｉ電極の全てを０Ｖとした上でコントロールゲート電極１２に対して＋２０Ｖをパルス幅０．５秒（ｓ）で印加し、その後コントロールゲート電圧を０Ｖとした上でｄＩＤ/ｄＶＤ−ＶＤ−ＶＧ２プロットを測定した。その結果、図２６（Ｂ）に示すようにクーロンダイヤモンドがＶＧ２軸の正方向に７Ｖ平行にシフトしている。このことは、クーロンオシレーションの実験結果と符合しており、＋２０Ｖのパルス電圧の印加に伴い、フローティングゲート電極に電荷が蓄積され、その電荷により単電子島であるＡｕナノ粒子のオフセット電荷が変化し、その状況が保たれている。【０１１７】
ｄＩＤ／ｄＶＤ−ＶＤ−ＶＧ２プロットの測定時間は１３時間であることから、フローティングゲート電極に誘起・蓄積された電荷は極めて安定で、少なくとも１３時間以上保持されているといえる。【０１１８】
次に、サイドゲート電圧ＶＧ２＝６．５Ｖを印加した条件において、コントロールゲート電極１２に＋２０Ｖと−１５Ｖとの電圧パルスをパルス幅１秒で交互に入力し、それぞれの電圧パルス印加直後におけるドレイン電流ＩＤをドレイン電圧ＶＤ＝４０ｍＶを印加した条件で測定した。図２７は、書込信号、消去信号の繰り返し入力に伴うドレイン電流の変化を示す図である。＋２０Ｖのパルスを印加した直後は２ｐＡ程度のドレイン電流ＩＤが観察されているのに対し、−１５Ｖのパルスを印加した直後におけるドレイン電流はＩＤ＝０となっている。【０１１９】
よって、実施例５で作製したナノデバイスに係る単電子メモリ素子は、書込み及び消去が繰り返しできることが分かった。【０１２０】
ナノデバイス２０では、＋２０Ｖと?１５Ｖの電圧パルスを加えることにより、フローティングゲート電極９Ｂの電荷を変化させることができた。フローティングゲート周りの構造の違いにより、同様の電圧を加えてもフローティングゲート電極の電荷を変化させることができないこともある。これは、フローティングゲートに電荷を誘起させる伝導機構に非線形性があり、わずかな構造の違いによって、伝導が起きる部分の電界強度などが異なるために、伝導が起きないことがあることを示している。このような場合は、さらに大きなパルス電圧を加えるなどして、動作させることが可能である。【０１２１】
実施例５のナノデバイス２０は、９Ｋで動作している。これを室温で動作させるには、金属ナノ粒子７のコア粒径をさらに小さいものにして、常温でクーロンブロッケード現象が安定して観察できるようにすることが必要となる。【０１２２】
本発明の実施形態及び実施例では、金属ナノ粒子を用いたが、半導体等のナノ粒子、分子でも適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【国際調査報告】
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