(57)【要約】  オープン不良を防止し、かつ水分の浸入を防止することができる積層型インダクタ素子を提供する。  積層型インダクタ素子は、ビアホールの端面が積層体の天面に露出している。焼成時には、貫通孔に充填された導電ペーストは、天面が開放されるので、厚み方向にだけ収縮することになる。また、焼成前にはセラミックシートが積層されて圧着されるため、貫通孔から導電ペーストが大きく隆起することはない。したがって、積層型インダクタ素子は、突起部分（例えば１０μｍ以上）が発生することがなく、天面の平坦性を確保することができ、オープン不良を防止することができる。また、貫通孔に充填された導電ペーストは、当該貫通孔側面のセラミックシートに引っ張られるため、当該導電ペーストとセラミックシートの密着性が高くなり、水分の浸入も防止することができる。
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【特許請求の範囲】
【請求項１】
フェライトを含むセラミックシートを積層してなる積層体を備え、
前記積層体を含む内層において、前記セラミックシートに導体パターンが形成され、前記セラミックシートに形成された貫通孔に導電ペーストを充填してなるビアホールによって該導体パターン同士が層間接続されてなるインダクタを有する積層型インダクタ素子であって、
最外層のセラミックシートのうち、一方の主面において、該ビアホールの端面が露出され、前記ビアホールの端面が接続用端子電極として機能することを特徴とする積層型インダクタ素子。
【請求項２】
前記セラミックシートは、ガラスが含まれていないことを特徴とする請求項１に記載の積層型インダクタ素子。
【請求項３】
前記導電ペーストは、樹脂ペーストが含まれていないことを特徴とする請求項１または請求項２に記載の積層型インダクタ素子。
【請求項４】
前記ビアホール端面にめっき処理を行い、前記一方の主面において、前記セラミックシートと前記ビアホール端面が面一になっていることを特徴とする請求項１乃至請求項３のいずれかに記載の積層型インダクタ素子。
【請求項５】
請求項１乃至４のいずれかに記載の前記積層型インダクタ素子の前記一方の主面上に、スイッチング制御ＩＣおよびコンデンサを含む表面実装型電子部品を載置し、該スイッチング制御ＩＣの端子および該コンデンサの端子と、前記接続用端子電極との間でそれぞれ電気的接続をしてなる、ＤＣ−ＤＣコンバータモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フェライトを含むセラミックシートを積層してなる積層型インダクタ素子に関するものである。
【背景技術】
【０００２】
従来、フェライトを含むセラミックシートに導体パターンを印刷し、積層してなる積層型インダクタ素子が知られている。積層型インダクタ素子では、天面にＩＣ、コンデンサ等の電子部品を搭載するためのランド電極が設けられている。【０００３】
フェライトを含むセラミックは、誘電体セラミックに比べて、単位厚み当たりの耐電圧が低く、マイグレーションが起きやすいため、水分の浸入を防ぐ必要がある。従来のランド電極は、素子の内部に水分が浸入することを防止する機能を有する。【０００４】
しかし、素子の天面にランド電極が形成されていると、高密度実装が難しくなるという課題がある。そこで、例えば特許文献１の基板では、ビアホール導体をそのまま端子電極として使うことで、高密度実装を実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許２６８０４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の基板は、通常の導電ペーストよりも高粘度の導電ペーストを用いてビアホール導体自体を隆起させ、１０μｍ以上の高さを有する突起部分を設けるものである。この場合、ビアホール導体の突起部分の高さが揃わず、搭載される電子部品と電気的に接続されない箇所（オープン不良）が発生する可能性がある。【０００７】
そこで、この発明は、オープン不良を防止し、かつ水分の浸入を防止することができる積層型インダクタ素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の積層型インダクタ素子は、フェライトを含むセラミックシートを積層してなる積層体を備え、前記積層体を含む内層において、前記セラミックシートに導体パターンが形成され、前記セラミックシートに形成された貫通孔に導電ペーストを充填してなるビアホールによって該導体パターン同士が層間接続されてなるインダクタを有する。そして、積層型インダクタ素子は、前記最外層のセラミックシートのうち、一方の主面において、該ビアホールの端面が露出され、前記ビアホールの端面が接続用端子電極として機能することを特徴とする。【０００９】
このように、本発明の積層型インダクタ素子は、ビアホールの端面が露出しているため、焼成時には、貫通孔に充填された導電ペーストが当該端面以外の他の材料（セラミックシートおよび内層の導体パターン）に引っ張られ、内部方向にだけ収縮することになる。また、焼成前にはセラミックシートが積層されて圧着されているため、貫通孔から導電ペーストが大きく隆起することはない。したがって、本発明の積層型インダクタ素子は、突起部分（例えば１０μｍ以上の突起）が発生することがない。また、ビアホールの端面が内部方向に凹んでいたとしても、電子部品を実装する際に印刷されるはんだが、当該凹んでいる部分には多めに塗布されるため、結果として電子部品を平坦に実装することができる。【００１０】
以上のようにして、本発明の積層型インダクタ素子は、天面の平坦性を確保することができ、オープン不良を防止することができる。また、貫通孔に充填された導電ペーストは、天面が開放されるので、厚み方向に収縮するため、、当該導電ペーストとセラミックシートの密着性が高くなり、水分の浸入も防止することができる。【００１１】
特に、ガラスが含まれていないセラミックシート（例えば非磁性体フェライト）では、当該ガラスにより導電ペーストとセラミックシートの間が埋められる作用が存在しないため、導電ペーストとセラミックシートとの密着性を高くすることが困難であるが、本発明の積層型インダクタ素子では、このようなガラスが含まれていないセラミックシートであっても、導電ペーストとセラミックシートとの密着性を高くすることができる。【００１２】
また、導電ペーストは、樹脂ペーストが含まれていないことが好ましい。一般的に導電ペーストを収縮させるには、樹脂ペーストが含まれていることが好ましいとされているが、本発明では樹脂ペーストを含まなくても、厚み方向にのみ収縮し、突起部分を発生させることがない。また、樹脂ペーストを含まないことにより、焼成後のビアホール内の密度を高めることができる。【００１３】
また、積層型インダクタ素子は、ビアホール端面にめっき処理を行い、前記一方の主面において、前記セラミックシートと前記ビアホール端面が面一になっていることが好ましい。
【図面の簡単な説明】
【００１４】
【図１】ＤＣ−ＤＣコンバータの縦断面図である。
【図２】磁性体基板製造工程を示す図である。
【図３】磁性体基板製造工程を示す図である。
【図４】はんだ印刷時の工程を示す図である。
【図５】天面にランド電極を設けた積層型インダクタ素子と、本実施形態の積層型インダクタ素子の負荷電圧の耐性を比較した図である。
【発明を実施するための形態】
【００１５】
図１は、本発明の積層型インダクタ素子を備えたＤＣ−ＤＣコンバータモジュールの縦断面構造を模式的に表した図である。
【００１６】
積層型インダクタ素子は、複数のセラミックグリーンシートを積層した積層体からなる。積層型インダクタ素子は、最外層のうち表面（上面）側から裏面（下面）側に向かって順に、非磁性体フェライト層１１、磁性体フェライト層１２、非磁性体フェライト層１３、磁性体フェライト層１４、および非磁性体フェライト層１５が配置されている。
【００１７】
積層型インダクタ素子は、内層において、導体パターン３１が形成されている。導体パターン３１は、不図示のビアホールにより層間接続されることにより、磁性体フェライト層１２、非磁性体フェライト層１３、および磁性体フェライト層１４を挟んで螺旋状に配線されている。これによりコイル導体が形成される。
【００１８】
積層型インダクタ素子の積層方向の最上面には、複数の電子部品が実装される。図１においては、制御ＩＣ５１およびコンデンサ５２等の表面実装型電子部品が実装され、積層型インダクタ素子がＤＣ−ＤＣコンバータモジュールとして機能する例を示している。
【００１９】
積層型インダクタ素子の積層方向の最上面には、これら電子部品を実装するための接続用端子電極が設けられている。接続用端子電極は、非磁性体フェライト層１１に形成されたビアホールの端面からなる。すなわち、各ビアホールの端面が非磁性体フェライト層１１の最上面に露出することにより、当該ビアホールの端面が接続用端子電極として機能する。図１においては、制御ＩＣ５１の端子５５Ａ、端子５５Ｂ、および端子５５Ｃにそれぞれ接続されるビアホール２２Ａ、ビアホール２２Ｂおよびビアホール２２Ｃ、ならびにコンデンサ５２の端子に接続されるビアホール２２Ｄを示す。なお、非磁性体フェライト層１１の最上面に露出する各ビアホール２２Ａ、ビアホール２２Ｂ、ビアホール２２Ｃ、およびビアホール２２Ｄの端面は、それぞれめっき処理が施されている。当該めっき処理が施されることにより、非磁性体フェライト層１１の最上面と各ビアホール端面は、面一になっている。
【００２０】
積層型インダクタ素子の積層方向の最下面には、当該ＤＣ−ＤＣコンバータモジュールが実装される、実装基板側のランド電極等と接続されるための各種電極が形成されている。図１においては、電極２５および電極２６を示す。
【００２１】
積層型インダクタ素子の端面には、端面電極７５および端面電極７６が形成されている。電極２５は、ビアホールや内部配線を介して端面電極７５と電気的に接続されている。電極２６は、ビアホールや内部配線を介して端面電極７６と電気的に接続されている。
【００２２】
端面電極７５は、内部配線を介してビアホール２２Ａと電気的に接続されている。端面電極７６は、内部配線を介してビアホール２２Ｄと電気的に接続されている。
【００２３】
これにより、制御ＩＣ５１の端子５５Ａは、電極２５と電気的に接続され、コンデンサ５２の端子は、電極２６と電気的に接続される。
【００２４】
例えば、降圧型のＤＣ−ＤＣコンバータである場合、制御ＩＣ５１の出力端子（例えば図１の端子５５Ｃ）に導体パターン３１が接続される。そして、導体パターン３１の出力側は、出力側コンデンサ（例えば図１のコンデンサ５２）に接続され、出力側コンデンサおよび導体パターン３１の出力側は、端面電極７６等の各種配線を介して出力電極（例えば図１の電極２６）に接続される。
【００２５】
なお、中間層である非磁性体フェライト層１３は、磁気的には磁性体フェライト層１２および磁性体フェライト層１４間に空隙が存在する場合と等価であるように機能し、インダクタとしての直流重畳特性を向上させるものである。ただし、本発明においては、必須の構成要素ではない。
【００２６】
最外層の非磁性体フェライト層１１および非磁性体フェライト層１５は、磁性体フェライト層１２および磁性体フェライト層１４の上面側および下面側をそれぞれ被覆する機能を有する。また、相対的に熱収縮率の高い磁性体フェライト層１２および磁性体フェライト層１４を、相対的に熱収縮率の低い非磁性体フェライト層１１および非磁性体フェライト層１５で挟みこむことで、焼成により素子全体を圧縮して強度を向上させるために設けられている。
【００２７】
上述したように、本実施形態の積層型インダクタ素子は、非磁性体フェライト層１１に形成されたビアホールの端面が露出して接続用端子電極として機能する。各ビアホールの端面は、非磁性体フェライト層１１の最上面と面一になっているため、各電子部品を平坦に実装することができ、オープン不良を防止することができる。ただし、ビアホールの端面と非磁性体フェライト層１１の最上面は、完全に面一である必要はなく、ビアホールの端面が、わずかに（例えば１０μｍ未満）凸状になっていてもよいし、凹状になっていてもよい。いずれにしてもオープン不良が発生することはない。以下、本実施形態の積層型インダクタ素子のうち当該ビアホールの製造工程を説明する。
【００２８】
図２および図３は、ビアホールの製造工程を示す図である。まず、図２（Ａ）に示すように、非磁性体フェライト１０１およびキャリアフィルム１０２からなる非磁性体セラミックシートを用意する。そして、図２（Ｂ）に示すように、セラミックシートに貫通孔１０３を形成する。その後、図２（Ｃ）に示すように、当該貫通孔１０３に導電ペースト１０４を充填する。これによりビアホールが形成される。
【００２９】
そして、図２（Ｄ）に示すように、各セラミックシートを積層して積層体を得る。このとき、非磁性体フェライト１０１のセラミックシートが最外層に配置されて非磁性体フェライト層１１が形成され、内層に磁性体のセラミックシートが配置され、磁性体フェライト層１２が形成される。このようにして、マザー積層体を得る。その後、図２（Ｅ）に示すようにキャリアフィルム１０２を剥離し、当該マザー積層体を圧着する。マザー積層体は、圧着後に焼成され、個片化されることにより、積層型インダクタ素子が形成される。
【００３０】
このとき、図３（Ａ）および図３（Ｂ）に示すように、焼成時には、貫通孔１０３に充填された導電ペースト１０４は、天面が開放されるため、厚み方向にだけ収縮することになる。また、焼成前には圧着されるため、貫通孔１０３から導電ペースト１０４が大きく隆起することはない。さらに、導電ペースト１０４に樹脂ペーストが含まれていなくても、導電ペースト１０４が厚み方向に収縮しやすくなり、突起部分を発生させることがない。
【００３１】
したがって、焼成後のマザー積層体では、突起部分（例えば１０μｍ以上の突起）が発生することがなく、最上面のセラミックシートと面一あるいは内部方向に凹んだ形状になる。さらに、図３（Ｃ）に示すように、ビアホールの端面にめっき処理が施されることにより、最上面のセラミックシートと各ビアホール端面を面一にすることができる。
【００３２】
ただし、上述したように、ビアホールの端面と最上面のセラミックシートは、完全に面一である必要はなく、ビアホールの端面が内部方向に凹んでいたり、あるいはわずかに（例えば１０μｍ未満）凸状になっていたりしてもよい。
【００３３】
特に、図４に示すように、積層型インダクタ素子に電子部品を実装する際には、メタルマスク１０７を用いてはんだ１０５を印刷するが、メタルマスク１０７と非磁性体フェライト層１１の最上面が接触するため、はんだ１０５は、ビアホールの端面が凹んでいる部分には多めに塗布され、凸状になっている部分には少なめに塗布されることになる。したがって、ビアホールの端面と最上面のセラミックシートが完全に面一でなくとも電子部品を平坦に実装し、オープン不良を防止することができる。
【００３４】
また、図３（Ｂ）で示したように、貫通孔１０３に充填された導電ペースト１０４は、天面が開放されるので、厚み方向に収縮しやすくなり、当該導電ペースト１０４とセラミックシートの密着性が高くなり、水分の浸入も防止することができる。特に、積層型インダクタ素子では、ガラスが含まれていない非磁性体フェライトシートを用いるため、当該ガラスにより導電ペースト１０４とセラミックシートの間が埋められる作用が存在しない。そのため、ガラスが含まれていないセラミックシートを用いる場合、導電ペースト１０４とセラミックシートとの密着性を高くすることが困難であるが、本実施形態の積層型インダクタ素子では、このようなガラスが含まれていないセラミックシートであっても、導電ペースト１０４とセラミックシートとの密着性を高くすることができる。
【００３５】
図５は、高温多湿下（例えば１２０°Ｃ、８５％）において、天面にランド電極を設けた積層型インダクタ素子と、本実施形態の積層型インダクタ素子の負荷電圧の耐性を比較した図である。
【００３６】
図５に示すように、天面に１２５Φのランド電極を設けた積層型インダクタ素子では、１５Ｖの負荷電圧であってもマイグレーションが発生し、２００Φのランド電極を設けた積層型インダクタ素子であっても２２Ｖの負荷電圧でマイグレーションが発生する。
【００３７】
一方で、本実施形態の積層型インダクタ素子は、３０Ｖの負荷電圧であってもマイグレーションが発生しない。したがって、本実施形態の積層型インダクタ素子は、天面の専有面積がビアホールの断面積程度に抑えて高密度実装を実現しながらも、水分の浸入も防止することができる。
【符号の説明】
【００３８】
１１，１３，１５…非磁性体フェライト層１２，１４…磁性体フェライト層 ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ…ビアホール ２５，２６…電極 ３１…導体パターン
５１…制御ＩＣ
５２…コンデンサ
５５Ａ，５５Ｂ，５５Ｃ…端子
７５，７６…端面電極
１０３…貫通孔
１０４…導電ペースト 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【手続補正書】
【提出日】平成27年5月19日(2015.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フェライトを含むセラミックシートを積層してなる積層体を備え、
前記積層体を含む内層において、前記セラミックシートに導体パターンが形成され、前記セラミックシートに形成された貫通孔に導電ペーストを充填してなるビアホールによって該導体パターン同士が層間接続されてなるインダクタを有する積層型インダクタ素子であって、
最外層のセラミックシートのうち、一方の主面において、該ビアホールの端面が露出され、前記ビアホールの端面が接続用端子電極として機能し、
前記ビアホール端面にめっき処理を行い、前記一方の主面において、前記セラミックシートと前記ビアホール端面が面一になっていることを特徴とする積層型インダクタ素子。
【請求項２】
前記セラミックシートは、ガラスが含まれていないことを特徴とする請求項１に記載の積層型インダクタ素子。
【請求項３】
前記導電ペーストは、樹脂ペーストが含まれていないことを特徴とする請求項１または請求項２に記載の積層型インダクタ素子。
【請求項４】
請求項１乃至３のいずれかに記載の前記積層型インダクタ素子の前記一方の主面上に、スイッチング制御ＩＣおよびコンデンサを含む表面実装型電子部品を載置し、該スイッチング制御ＩＣの端子および該コンデンサの端子と、前記接続用端子電極との間でそれぞれ電気的接続をしてなる、ＤＣ−ＤＣコンバータモジュール。
【国際調査報告】
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