(57)【要約】  実施形態の光変調器１１５は、光導波路コア１２１が、ｎ−型半導体領域１３４、ｎ−型半導体領域１３４上のゲート絶縁膜１３６およびゲート絶縁膜１３６上のｐ−型半導体領域１３７で構成される。さらに、ｎ−型半導体領域１３４とｐ−型半導体領域１３７の幅Ｗ１は、互いに等しく形成され、ずれることなく重なっているので、安定した光学特性を有する光変調器を提供できる。
2015194002.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１結晶シリコン層、
前記第１結晶シリコン層の上に配置され、前記第１導電型と反対の第２導電型を有する第２結晶シリコン層、
前記第１結晶シリコン層と前記第２結晶シリコン層との間に介在するゲート絶縁膜、
前記第１結晶シリコン層に電気的に接続された第１電極、
前記第２結晶シリコン層に電気的に接続された第２電極、
を有し、
前記第１結晶シリコン層は、互いに対向する第１側壁と第２側壁とを有し、前記第２結晶シリコン層は、互いに対向する第３側壁と第４側壁とを有し、
前記第１側壁から前記第２側壁までの距離である前記第１結晶シリコン層の第１幅と、前記第３側壁から前記第４側壁までの距離である前記第２結晶シリコン層の第２幅と、は等しく、
前記第１側壁は前記第３側壁と、前記第２側壁は前記第４側壁と、互いに重なる位置に有り、
前記第１結晶シリコン層、前記ゲート絶縁膜および前記第２結晶シリコン層は、光導波路コアを構成し、
前記第１電極と前記第２電極に電気信号を印加することで、前記光導波路コアの屈折率を変える、光変調器。
【請求項２】
請求項１に記載の光変調器において、
前記第１側壁、前記第２側壁、前記第３側壁および前記第４側壁は、層間絶縁膜で覆われている、光変調器。
【請求項３】
請求項１に記載の光変調器において、さらに、
前記第１結晶シリコン層の前記第２側壁から、前記第１側壁とは反対側に延びる第１フィン、
前記第２結晶シリコン層の前記第３側壁から、前記第４側壁とは反対側に延びる第２フィン、
を有する、光変調器。
【請求項４】
請求項３に記載の光変調器において、さらに、
前記第１側壁に隣接し、前記第２フィンの下部に、前記ゲート絶縁膜を介して配置された絶縁膜を有する、光変調器。
【請求項５】
請求項３に記載の光変調器において、さらに、
前記第１側壁に隣接し、前記第２フィンの下部に、前記ゲート絶縁膜を介して配置された高抵抗層を有する、光変調器。
【請求項６】
請求項５に記載の光変調器において、
前記高抵抗層の抵抗率は、前記第１結晶シリコン層の抵抗率の１００倍以上である、光変調器。
【請求項７】
請求項３に記載の光変調器において、さらに、
前記第１側壁に隣接し、前記第２フィンの下部に、前記ゲート絶縁膜を介して配置された第２導電型の半導体領域を有する、光変調器。
【請求項８】
請求項３に記載の光変調器において、
前記光導波路コアの延在方向が＜１１−２＞方向であり、前記第１フィンおよび前記第２フィンの延在方向が＜−１−１−２＞方向である、光変調器。
【請求項９】
（ａ）第１結晶シリコン層と、前記第１結晶シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２結晶シリコン層とを有する基板を準備する工程、
（ｂ）前記第２結晶シリコン層上に、互いに対向する第１端部と第２端部とを有する第１マスクを形成し、前記第１端部の外側に露出した前記第２結晶シリコン層を除去する工程、
（ｃ）前記第１マスクの前記第２端部の外側に露出した前記第２結晶シリコン層、前記ゲート絶縁膜および前記第１結晶シリコン層を除去する工程、
（ｄ）前記第１マスクを除去する工程、
（ｅ）前記第２結晶シリコン層に多結晶シリコン膜を接続する工程、
を有する、光変調器の製造方法。
【請求項１０】
請求項９に記載の光変調器の製造方法において、前記（ｄ）工程と前記（ｅ）工程の間に、
（ｆ）前記第２結晶シリコン層の両側に層間絶縁膜を形成する工程を有する、光変調器の製造方法。
【請求項１１】
請求項９に記載の光変調器の製造方法において、
前記（ｂ）工程において、前記第１マスクの前記第２端部の外側と前記第１マスクの前記第２端部とを覆う第２マスクを設けた状態で、前記第２結晶シリコン層を除去する、光変調器の製造方法。
【請求項１２】
（ａ）第１結晶シリコン層と、前記第１結晶シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第２結晶シリコン層とを有する基板を準備する工程、
（ｂ）前記第２結晶シリコン層上に、第１方向に延在し、前記第１方向に直交する第２方向において、互いに対向する第１端部と第２端部とを有する第１マスクを形成し、前記第１端部の外側に露出した前記第２結晶シリコン層を除去する工程、
（ｃ）前記第２方向に延在し、前記第１方向に等間隔に配置された複数の格子を有する第２マスクを、前記第２結晶シリコン層および前記第１マスク上に形成し、異方性ドライエッチングにより、前記第１マスクおよび前記第２マスクから露出した前記第２結晶シリコン層、前記ゲート絶縁膜および前記第１結晶シリコン層を除去する工程、
（ｄ）前記第２マスクの前記格子の下部に位置する前記第１結晶シリコン層を、異方性ウェットエッチングにより除去する工程、
（ｅ）前記第２結晶シリコン層、前記ゲート絶縁膜および前記第１結晶シリコン層の側壁および前記第２マスクの前記格子に対応する前記第２結晶シリコン層の下部に層間絶縁膜を形成する工程、
を有する、光変調器の製造方法。
【請求項１３】
請求項１２に記載の光変調器の製造方法において、
前記第１結晶シリコン層は、（１１０）面であり、前記第１方向は、＜１１−２＞方向であり、前記第２方向は、＜１１１＞方向である、光変調器の製造方法。
【請求項１４】
請求項１３に記載の光変調器の製造方法において、
前記異方性ウェットエッチングでは、ＴＭＡＨを希釈したアルカリ溶液を用いる、光変調器の製造方法。
【請求項１５】
請求項１２に記載の光変調器の製造方法において、
前記第１マスクは、酸化シリコン膜からなり、前記第２マスクは、窒化シリコン膜からなる、光変調器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１０Ｇｂｐｓ以上の高速に変調された電気信号を光信号に変換するための光変調器、およびその製造方法に係り、特に、マッハツェンダ型変調器およびその製造方法に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特表２０１３−５０５４８５号公報（特許文献１）がある。この公報には、ウエハ貼り合わせ技術を用いる光変調器が記載されている。【０００３】
また、国際公開第２０１１−０９２８６１号パンフレット（特許文献２）には、光損失が少なく、かつ、偏波依存性のないシリコン光導波路を提供するために、埋め込み酸化膜を介したシリコン基板上に形成され、シリコン光導波路の表面の面方位が（１１０）面であり、側壁の面方位が（１１１）面となった、側壁の凹凸が原子レベルで平坦化された光素子が記載されている。【０００４】
また、“12.5-Gb/s Operation of Efficient Silicon Modulator Using Side-Wall Grating Waveguide,”（非特許文献１）には、側面格子導波路を有するマッハツェンダ型変調器が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１３−５０５４８５号公報
【特許文献２】国際公開第２０１１−０９２８６１号パンフレット
【非特許文献】
【０００６】
【非特許文献１】S. Akiyama, “12.5-Gb/s Operation of Efficient Silicon Modulator Using Side-Wall Grating Waveguide,” (WA4) Proceeding of 8th IEEE International Conference on Group IV Photonics (GFP 2011).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ルータ、サーバ等の情報装置内のインターコネクト容量は年々増加している。従来、電気インターコネクトが用いられているが、さらなる大容量化を実現化するためには、光インターコネクトが望ましい。光インターコネクトを実現する技術の一つとして、シリコンフォトニクスを用いた光送受信器が開発されている。【０００８】
シリコンフォトニクスでは、光送信器の小型化、省電力化のために、小型で光損失が小さい光変調器が必要である。一般にはマッハツェンダ型構造を用い、分岐した光導波路に高速の電気変調信号を印加することにより、光導波路の屈折率を調整し、高速の光変調信号に変換する。電気変調信号に対し高効率に光導波路の屈折率を変化する構造としてＭＯＳ（Metal Oxide Semiconductor）型構造がある。通常はＭＯＳのゲート酸化膜に接触する半導体の片側は結晶シリコン、もう片側は多結晶シリコンである。多結晶シリコンは複数のシリコン結晶から構成されているため、そこを通る光の損失が大きくなり、その損失は１０ｄＢ／ｍｍ程度である。【０００９】
特許文献１には、このような課題を解決する技術として、多結晶シリコンに変わり結晶シリコンを用いることにより、光学損失を減らす技術が知られている。特許文献１では、図２および図３に示すように、ウエハ貼り合わせ技術を利用している。特許文献１の図５にはＭＯＳキャパシタ光変調デバイス５００が示されている。シリコン基板５７０上にＢＯＸ絶縁膜５６５が形成されている。その上には、ダミーシリコン領域５４５、高濃度ドーピングｎ＋＋領域５５５、ｎ型シリコン半導体領域５５０、絶縁領域５６７を含むシリコン層５７５を有している。シリコン層５７５上には、酸化物層５４０を介して、ｐ型シリコン半導体領域５３５、高濃度ドープｐ＋＋型領域５３０を含む結晶質シリコン層５８０を有している。酸化物層５４０は、結晶質シリコン層５８０と、シリコン層５７５との間にウエハ貼り合わせ技術を用いて形成された酸化物層である。また、酸化物層５４０は、光変調デバイス５００のＭＯＳキャパシタ構造のゲート酸化膜であり、シリコン層５７５および結晶質シリコン層５８０は、光変調用の導波路５８５を形成するチャネルを含む。【００１０】
ここで２つ課題がある。第１の課題は、平坦性が不十分であることに起因する界面の貼り付け不良とそれに伴う変調器の変調効率の劣化である。貼り付け前のシリコン層５７５の表面を平坦化するのは難しく、表面には微小な凹凸が存在している。これは、シリコン層５７５の表面に、異なる材料（物質）からなる、低いドーピング濃度のｎ型シリコン層５５０と絶縁領域５６７とが存在するためである。表面に凹凸を有するシリコン層５７５を結晶質シリコン層５８０に貼り付けたとしても、例えば、ｎ型シリコン層５５０と酸化物層５４０との間、または、ｐ型シリコン半導体領域５３５と酸化物層５４０との間に空隙が出来てしまい、ＭＯＳキャパシタ間に所望以上の電圧を印加する必要が有り、変調器の変調効率が劣化してしまう。【００１１】
第２の課題は、ウエハ貼り合わせ技術を用いているため、導波路の幅の制御性が低い。特許文献１の図５に示されたように、ｎ型シリコン層５５０が形成されたシリコン層５７５と、ｐ型シリコン半導体領域５３５が形成された結晶質シリコン層５８０を貼り合わせているため、ｎ型シリコン層５５０の左端と、ｐ型シリコン半導体領域５３５の右端の距離が大きく変動してしまい、変調器の光学特性が安定しないという課題が有る。【００１２】
その他の課題と新規な特徴は、本明細書の記述および図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の光変調器は、光導波路コアが、第１導電型の第１結晶シリコン層、第２導電型の第２結晶シリコン層および第１結晶シリコン層と第２結晶シリコン層の間に介在するゲート絶縁膜とからなり、第１結晶シリコン層と第２結晶シリコン層とは互いに等しい幅を有し、ずれることなく重なっている。
【発明の効果】
【００１４】
本発明によれば、光学特性が安定した光変調器を提供することができる。【００１５】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係るマッハツェンダ型変調器の上面図である。
【図２】実施形態１に係る光変調器の要部平面図である。
【図３】図２のＡ−Ａ´線に沿った要部断面図である。
【図４】図２のＢ−Ｂ´線に沿った要部断面図である。
【図５】実施形態１に係る光変調器の製造工程中の要部断面図である。
【図６】図５に続く、光変調器の製造工程中の要部平面図である。
【図７】図６のＡ−Ａ´線に沿った要部断面図である。
【図８】図７に続く、光変調器の製造工程中の要部平面図である。
【図９】図８のＡ−Ａ´線に沿った要部断面図である。
【図１０】図９に続く、光変調器の製造工程中の要部平面図である。
【図１１】図１０のＡ−Ａ´線に沿った要部断面図である。
【図１２】図１１に続く、光変調器の製造工程中の要部平面図である。
【図１３】図１２のＡ−Ａ´線に沿った要部断面図である。
【図１４】図１２のＢ−Ｂ´線に沿った要部断面図である。
【図１５】実施形態２に係る光変調器の要部平面図である。
【図１６】実施形態３に係る光変調器の要部断面図である。
【図１７】実施形態３に係る光変調器の製造工程中の要部断面図である。
【図１８】図１７に続く、光変調器の製造工程中の要部平面図である。
【図１９】図１８のＡ−Ａ´線に沿った要部断面図である。
【図２０】実施形態４に係る光変調器の要部平面図である。
【図２１】図２０のＡ−Ａ´線に沿った要部断面図である。
【図２２】図２０のＢ−Ｂ´線に沿った要部断面図である。
【図２３】実施形態４に係る光変調器の製造工程中の要部断面図である。
【図２４】図２３に続く、光変調器の製造工程中の要部平面図である。
【図２５】図２４のＡ−Ａ´線に沿った要部断面図である。
【図２６】図２５に続く、光変調器の製造工程中の要部平面図である。
【図２７】図２６のＡ−Ａ´線に沿った要部断面図である。
【図２８】図２７に続く、図２０のＡ−Ａ´線に沿う要部断面図である。
【図２９】図２７に続く、図２０のＢ−Ｂ´線に沿う要部断面図である。
【図３０】図２８に続く、図２０のＡ−Ａ´線に沿う要部断面図である。
【図３１】図２９に続く、図２０のＢ−Ｂ´線に沿う要部断面図である。
【図３２】図３０に続く、図２０のＡ−Ａ´線に沿う要部断面図である。
【図３３】図３１に続く、図２０のＢ−Ｂ´線に沿う要部断面図である。
【図３４】図３２に続く、図２０のＡ−Ａ´線に沿う要部断面図である。
【図３５】図３３に続く、図２０のＢ−Ｂ´線に沿う要部断面図である。
【図３６】実施形態５に係るマッハツェンダ型変調器の上面図である。
【図３７】実施形態５に係る光変調器の要部平面図である。
【図３８】図３７のＡ−Ａ´線に沿った要部断面図である。
【図３９】実施形態５に係る光変調器の製造工程中の要部断面図である。
【図４０】図３９に続く、光変調器の製造工程中の要部平面図である。
【図４１】図４０のＡ−Ａ´線に沿った要部断面図である。
【図４２】図４１に続く、光変調器の製造工程中の要部平面図である。
【図４３】図４２のＡ−Ａ´線に沿った要部断面図である。
【図４４】図４３に続く、光変調器の製造工程中の要部平面図である。
【図４５】図４４のＡ−Ａ´線に沿った要部断面図である。
【図４６】図４５に続く、光変調器の製造工程中の要部平面図である。
【図４７】図４６のＡ−Ａ´線に沿った要部断面図である。
【図４８】実施形態６に係るマッハツェンダ型変調器の上面図である。
【図４９】実施形態６に係る光変調器の要部平面図である。
【図５０】図４９のＡ−Ａ´線に沿った要部断面図である。
【図５１】実施形態６に係る光変調器の製造工程中の要部断面図である。
【図５２】図５１に続く、光変調器の製造工程中の要部平面図である。
【図５３】図５２のＡ−Ａ´線に沿った要部断面図である。
【図５４】図５３に続く、光変調器の製造工程中の要部平面図である。
【図５５】図５４のＡ−Ａ´線に沿った要部断面図である。
【図５６】図５５に続く、光変調器の製造工程中の要部平面図である。
【図５７】図５６のＡ−Ａ´線に沿った要部断面図である。
【図５８】図５７に続く、光変調器の製造工程中の要部平面図である。
【図５９】図５８のＡ−Ａ´線に沿った要部断面図である。
【図６０】図５９に続く、光変調器の製造工程中の要部平面図である。
【図６１】図６０のＡ−Ａ´線に沿った要部断面図である。
【図６２】図６１に続く、光変調器の製造工程中の要部平面図である。
【図６３】図６２のＡ−Ａ´線に沿った要部断面図である。
【図６４】実施形態７に係る光変調器の要部平面図である。
【図６５】図６４のＡ−Ａ´線に沿った要部断面図である。
【図６６】実施形態７に係る光変調器の製造工程中の要部平面図である。
【図６７】図６６のＡ−Ａ´線に沿う要部断面図である。
【図６８】図６７に続く、光変調器の製造工程中の要部平面図である。
【図６９】図６８のＡ−Ａ´線に沿う要部断面図である。
【図７０】図６９に続く、光変調器の製造工程中の要部断面図である。
【図７１】図７０に続く、光変調器の製造工程中の要部断面図である。
【図７２】図７１に続く、光変調器の製造工程中の要部平面図である。
【図７３】図７２のＡ−Ａ´線に沿う要部断面図である。
【発明を実施するための形態】
【００１７】
以下に、図面に基づき、本発明の実施形態を具体的かつ詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００１８】
［実施形態１］
図１は、実施形態１に係るマッハツェンダ型変調器の上面図、図２は光変調器１１５の要部平面図、図３は図２のＡ−Ａ´線に沿う要部断面図、図４は図２のＢ−Ｂ´線に沿う要部断面図である。図５〜図１４は、実施形態１の光変調器１１５の製造工程中の要部平面図または要部断面図である。
【００１９】
図１に示すように、光導波路１０１が光導波路１０２と光導波路１０３とに分岐する。光導波路１０２、１０３は光変調器１１４、１１５に接続し、再び光導波路１０４で合流する。光変調器１１４、１１５では、それぞれ電極１１１、１１３間、１１１、１１２間に印加される電圧（電気信号）に従い光導波路の屈折率が変化する。その結果、光導波路１０４で合波された光の干渉状態が変化し、強度が変調された信号となる。
【００２０】
図２に示すように、光変調器１１５には、その中央部に光導波路コア１２１が配置されている。光導波路コア１２１は、図１の導波路１０３の延在方向に沿って延在しており、導波路１０３から光変調器１１５への入力光は光導波路コア１２１を通過して出力光として導波路１０３に出力される。光導波路コア１２１の幅Ｗ１は４００ｎｍに設定されており、光導波路コア１２１の両側には、光導波路コア１２１の延在方向に沿って左パッド１２４と右パッド１２５が延在している。図２では表示していないが、電極１１１、１１２は、右パッド１２５および左パッド１２４上にそれぞれ配置され、右パッド１２５および左パッド１２４と電気的に接続されている。光導波路コア１２１と右パッド１２５の間には、複数本の右フィン１２３が配置され、光導波路コア１２１と右パッド１２５とを電気的に接続している。また、光導波路コア１２１と左パッド１２４の間には、複数本の左フィン１２２が配置され、光導波路コア１２１と左パッド１２４とを電気的に接続している。つまり、電極１１１、１１２に印加された電圧は、パッド（右パッド１２５または左パッド１２４）およびフィン（右フィン１２３または左フィン１２２）を介して光導波路コア１２１に印加される。複数本の右フィン１２３の各々は、幅Ｌ１が６０ｎｍでピッチＰ１が２４０ｎｍで配置されている。複数本の左フィン１２２も同様の幅およびピッチで配置されている。右フィン１２３と左フィン１２２は、光導波路コア１２１の延在方向において、等しい位置から左右に延びている。
【００２１】
図３に示すように、シリコン基板１３１上に埋め込み絶縁層１３２が形成されている。埋め込み絶縁層１３２は、酸化シリコン膜等からなる。埋め込み絶縁膜１３２上には、第１シリコン層１４５、ゲート絶縁膜１３６および第２シリコン層１４６が順に形成されている。第１シリコン層１４５には、高濃度のｎ型不純物を含むｎ＋半導体領域１３３、ｎ＋半導体領域１３３より低濃度のｎ型不純物を含むｎ−半導体領域１３４、ｎ−半導体領域１３４よりも不純物濃度の低い高抵抗領域１３５が設けられている。ゲート絶縁膜１３６は、酸化シリコン膜（ＳｉＯ２）であるが、他の誘電体、例えば、酸化ハフニウム（ＨｆＯ２）であっても良い。
【００２２】
第１シリコン層１４５上には、ゲート絶縁膜１３６を介在させて第２シリコン層１４６が形成されており、第２シリコン層１４６には、高濃度のｐ型不純物を含むｐ＋半導体領域１３８と、ｐ＋半導体領域１３８より低濃度のｐ型不純物を含むｐ−半導体領域１３７が設けられている。平面視において、ｎ−半導体領域１３４、ゲート絶縁膜１３６およびｐ−半導体領域１３７の三者が重なった領域が光導波路コア１２１の領域であり、ｎ−半導体領域１３４、ゲート絶縁膜１３６およびｐ−半導体領域１３７の積層構造で光導波路コア１２１が構成されている。また、ｎ＋半導体領域１３３は、右パッド１２５に、ｐ＋半導体領域１３８は左パッド１２４に対応しており、光導波路コア１２１を構成するｎ−半導体領域１３４は、ｎ＋半導体領域１３３に接触しており、ｐ−半導体領域１３７は、ｐ＋半導体領域１３８に接触している。つまり、ｎ−半導体領域１３４の一部は右フィン１２３を構成し、ｐ−半導体領域１３７の一部は左フィン１２２を構成している。
【００２３】
ｐ−半導体領域１３７上には、コア形成用マスク１５２が配置されており、ｐ−半導体領域１３７の一端（側壁）は、コア形成マスク１５２の一端（側壁）と一致している。第２シリコン層１４６を覆うように層間絶縁膜１３９が形成されており、層間絶縁膜１３９上には、電極１１１、１１２が形成されている。電極１１１は、層間絶縁膜１３９内に形成された導体プラグ１４２を介してｎ＋半導体領域１３３に電気的に接続されている。電極１１２も同様に、層間絶縁膜１３９内に形成された導体プラグ１４２を介してｐ＋半導体領域１３８に電気的に接続されている。層間絶縁膜１３９は、例えば、酸化シリコン膜からなる。
【００２４】
図３に示すように、光導波路コア１２１を構成するｎ−半導体領域１３４に隣接して高抵抗領域１３５を配置したことにより、光導波路コア１２１に接続される容量を低減することができ、光変調器１１４の応答速度を向上することができる。例えば、図３の一点鎖線で囲んだ領域１４１に、光導波路コア１２１を構成するｎ−半導体領域１３４が延在していた場合、領域１４１におけるｎ−半導体領域１３４、ゲート絶縁膜１３６およびｐ−半導体領域１３７で構成される容量が、光導波路コア１２１におけるｎ−半導体領域１３４、ゲート絶縁膜１３６およびｐ−半導体領域１３７で構成される容量に並列接続されることとなり、光変調器１１４の応答速度が低下する。実施形態１では、光導波路コア１２１に隣接し、左フィン１２２となるｐ−半導体領域１３７に重なる領域１４１を高抵抗領域１３５としたことで、光変調器１１４の応答速度を向上することができる。
【００２５】
ここで、高抵抗領域１３５は、例えば、抵抗率１００Ωｃｍとするが、隣接するｎ−半導体領域１３４に比べて十分に高抵抗であること、ｎ−半導体領域１３４との間で非導通であることが重要である。因みに、ｎ−半導体領域１３４の抵抗率は１０−１ｃｍ程度であり、高抵抗領域１３５の抵抗率がｎ−半導体領域１３４の抵抗率の１００倍以上、望ましくは１０００倍以上であれば非導通と言うことができる。
【００２６】
次に、図４に示すように、埋め込み絶縁膜１３２上には、幅Ｗ１の光導波路コア１２１が形成されている。後述する製造方法で明確となるが、光導波路コア１２１を構成するｎ−半導体領域１３４、ゲート絶縁膜１３６およびｐ−半導体領域１３７の幅は、コア形成マスク１５２の幅Ｗ１と等しい。
【００２７】
また、光導波路コア１２１は、第１シリコン層１４５で構成されたｎ−半導体領域１３４、ゲート絶縁膜１３６および第２シリコン層１４６で構成されたｐ−半導体領域１３７の積層構造で構成されている。そして、光導波路コア１２１の左右両側は、シリコン層よりも屈折率の小さい層間絶縁膜１３９で覆われている。因みに、シリコンの屈折率が約４．０に対し、酸化シリコン膜の屈折率は約１．５である。図３および図４で、光変調器１１４内を光が伝播する領域を光導波路１４０で示している。
【００２８】
図４に示す、図２のＢ−Ｂ´線に沿う断面では、光導波路コア１２１の左右両側は、シリコン層よりも屈折率の小さい酸化シリコン膜からなる層間絶縁膜１３９で覆われた構造となっているため、光伝播モードが形成される。しかし、図３に示す、図２のＡ−Ａ´線に沿う断面では、例えば、光導波路コア１２１に左フィン１２２（言い換えると、第２シリコン層からなるｐ−半導体領域１３７）が接続されているため、光伝播モードが形成されない。つまり、光導波路コア１２１に対して、右フィン１２３または左フィン１２２が形成された領域では光伝播モードが形成されないが、右フィン１２３または左フィン１２２が形成されていない領域では光伝播モードが形成される。光伝播モードが形成される領域と、光伝播モードが形成されない領域とを交互に配置し、光伝播モードが形成される領域の長さを、光伝播モードが形成されない領域の長さに比べて大きく設定することにより、光変調器１１５内で光を伝播することが可能となる。これは、側面格子構造と呼ばれる構造で非特許文献１に示されているが、実施形態１では、ゲート絶縁膜１３６の上下を、第１シリコン層に形成した低濃度のｎ−半導体領域１３４と、第２シリコン層に形成した低濃度のｐ−半導体領域１３７で形成したことにより、光伝播損失を低減している。
【００２９】
また、前述したとおり、光導波路コア１２１を構成するｎ−半導体領域１３４に隣接して高抵抗領域１３５を配置したことにより、光導波路１４０の脇の部分１４１に不要な容量が形成されず、高い応答性を達成することができる。
【００３０】
なお、実施形態１において、ｎ−半導体領域１３４およびｎ＋半導体領域１３３の導電型をｐ型とし、ｐ−半導体領域１３７およびｐ＋半導体領域１３８の導電型をｎ型とすることも可能である。
【００３１】
次に、図５−図１４を用いて、実施形態１の光変調器１１５の製造方法を説明する。まず、図５に示すように、シリコン基板１３１、埋め込み絶縁膜１３２、第１シリコン層１４５、ゲート絶縁膜１３６および第２シリコン層１４６が、順次積層された基板１３０を準備する。第１シリコン層１４５および第２シリコン層１４６は、各々、全面が単結晶シリコンからなる。つまり、第１シリコン層１４５および第２シリコン層１４６は、第１結晶シリコン層１４５および第２結晶シリコン層１４６と呼ぶこともできる。また、第１シリコン層１４５および第２シリコン層１４６のゲート絶縁膜１３６に接する面は、全面的に単結晶シリコンのみで構成されている。つまり、第１シリコン層１４５および第２シリコン層１４６のゲート絶縁膜１３６に接する面には、酸化シリコン膜等の単結晶シリコンと異なる部材からなる領域は存在しない。従って、第１シリコン層１４５および第２シリコン層１４６がゲート絶縁膜１３６に接する面には、その表面に局所的な凹凸は存在せず、ゲート絶縁膜１３６との界面に空隙等は存在しない。例えば、シリコン基板１３１は７００μｍ、埋め込み絶縁膜１３２は２μｍ、第１シリコン層１４５は１００〜２２０ｎｍ、ゲート絶縁膜１３６は４〜６ｎｍおよび第２シリコン層１４６は１００〜２２０ｎｍで構成する。
【００３２】
実施形態１においては、第１シリコン層１４５は、高抵抗領域１３５の形成の為に、例えば、抵抗率１００Ωｃｍとし、第２シリコン層１４６は、ｐ−半導体領域１３７形成の為に、例えば、Ｂ（ホウ素）イオン等の不純物を導入して１×１０１８ｃｍ−３とした。
【００３３】
図６および図７は、図５に続く工程を示す光変調器の要部平面図および要部断面図である。第２シリコン層１４６を部分的に覆うホトレジスト膜ＰＲ１を形成し、ホトレジスト膜ＰＲ１から露出した領域の第１シリコン層１４５内に、Ｐ（リン）イオン等の不純物をイオン打込み法により導入し、例えば、１×１０１８ｃｍ−３の濃度を有するｎ−半導体領域１３４を形成する。
【００３４】
図８および図９は、図７に続く工程を示す光変調器の要部平面図および要部断面図である。ホトレジスト膜ＰＲ１を除去した後、第２シリコン層１４６上に、光導波路コア１２１を形成するための酸化シリコン膜からなるコア形成マスク１５２を形成する。図９に示すように、幅Ｗ１を有するコア形成マスク１５２は、その全体がｎ−半導体領域１３４上に位置するように配置する。言い換えると、コア形成マスク１５２の左側端部（図８の破線）が、ｎ−半導体領域１３４と高抵抗領域１３５との境界部（図８の二点鎖線）よりも右側に位置している。次に、ｐ＋半導体領域１３８とｐ−半導体領域１３７の形成領域を覆い、コア形成マスク１５２の左側端部を覆うホトレジスト膜ＰＲ２を形成し、コア形成マスク１５２とホトレジスト膜ＰＲ２をマスクとして、第２シリコン膜１４６にＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングを施し、コア形成マスク１５２またはホトレジスト膜ＰＲ２から露出した部分の第２シリコン膜１４６を除去する。その結果、図９に示すように、残った第２シリコン膜１４６の右側端部（側壁）は、コア形成マスク１５２の右側端部（側壁）と一致している。
【００３５】
図１０および図１１は、図９に続く工程を示す光変調器の要部平面図および要部断面図である。ホトレジスト膜ＰＲ２を除去した後、ホトレジスト膜をマスクに、Ｐ（リン）イオン等の不純物をイオン打込み法により導入し、例えば、１×１０２０ｃｍ−３の濃度を有するｎ＋半導体領域１３３を形成する。さらに、別のホトレジスト膜をマスクに、Ｂ（ホウ素）イオン等の不純物をイオン打込み法により導入し、例えば、１×１０２０ｃｍ−３の濃度を有するｐ＋半導体領域１３８を形成する。続いて、Ｐ（リン）イオンまたはＢ（ホウ素）イオンの導入後に、イオン注入のダメージ回復、イオンの電気的な活性化の為に、基板１３０にアニールを施す。なお、図１０では、ゲート絶縁膜１３６は省略している。
【００３６】
図１２、１３および１４は、図１１に続く工程を示す光変調器の要部平面図および要部断面図である。図１３および図１４は、図１２のＡ−Ａ´の要部断面図および図１２のＢ−Ｂ´の要部断面図である。図１２では、格子マスク１５５とコア形成マスク１５２のみを示している。基板１３０上に、側面格子を形成するための格子マスク１５５を形成する。格子マスク１５５は、窒化シリコン膜からなり、図１２に示すように、右パッド、右フィン、左パッド、左フィンおよび右フィンと左フィンとの間を選択的に覆う複数の格子状パターンを有している。基板１３０にＲＩＥ等の異方性ドライエッチングを施し、格子マスク１５５およびコア形成マスク１５２から露出した部分の第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５を除去する。その結果、図１４に示すように、基板１３０の中央部には、コア形成マスク１５２の幅Ｗ１と等しい幅を有する光導波路コア１２１が形成される。図１４に示すように、ｐ−半導体領域１３７およびｎ−半導体領域１３４の両端（側壁）は、コア形成マスク１５２の両端（側壁）と一致している。図８および図９を用いて説明した通り、幅Ｗ１を有するコア形成マスク１５２は、その全体がｎ−半導体領域１３４上に位置するように配置したので、図１４に示すように、光導波路コア１２１内に高抵抗領域１３５が含まれることはない。
【００３７】
次に、格子マスク１５５を熱リン酸（リン酸と水の１５０℃程度の加熱浴）等で除去する。続いて、基板１３０上に層間絶縁膜１３９を堆積し、光導波路コア１２１の左右両側を層間絶縁膜１３９で覆う。続いて、層間絶縁膜１３９の表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した後、層間絶縁膜１３９にｐ＋半導体領域１３８およびｎ＋半導体領域１３３に達する開口を設け、開口内に、例えばタングステン膜からなる導体プラグ１４２を形成する。さらに、導体プラグ１４２に電気的に接続され、例えば、アルミニウムからなる電極１１１、１１２を形成して図３および図４に示す光変調器１１５が完成する。
【００３８】
実施形態１の製法によれば、幅Ｗ１を有するコア形成マスク１５２を用いて、第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５を加工（ＲＩＥ等の異方性ドライエッチング）することで、光導波路コア１２１の幅を高精度に加工でき、その作製精度は±５ｎｍ程度である。一方、特許文献１のウエハ貼り合わせ技術を用いた場合、その作製精度は±１０ｎｍ程度となってしまう。光導波路コア１２１の幅が設計値に比べ狭くなり過ぎた場合、光変調器内を伝播する光の損失が増加するため、入射光量を増やす必要があり、送信側デバイスの電力が増大するという問題が有る。逆に、光導波路コア１２１の幅が広くなり過ぎた場合、光変調器が正常動作せず変調不良（伝送不良）が発生するという問題が有る。
【００３９】
実施形態１の製法によれば、光導波路コア１２１の幅を高精度に形成できるので、安定した光学特性を有する光変調器を提供できる。また、高精度の変調が可能となり、送信側デバイスの低電力化も実現出来る。
【００４０】
また、第１シリコン層１４５または第２シリコン層１４６とゲート絶縁膜１３６が接する面に空隙等の存在しない、高品質の基板１３０を用いることにより、光変調器１１５の変調効率を向上させることができる。変調効率は、電極１１１、１１２間の印加電圧に依存するが、例えば、空隙等が存在すると、電極１１１、１１２間により高い電圧を印加する必要があり、変調効率が低下するからである。
【００４１】
［実施形態２］
実施形態２は、実施形態１の変形例に対応しており、図１に示すマッハツェンダ型変調器１００における光変調器１１５の変形例である。図１５は、実施形態２の光変調器１１５Ａの要部平面図であり、実施形態１と同様の符号を付した部分は、実施形態１と同様の構成である。また、これ以降の実施形態においても、同様の符号を付した場合は、同様の説明となるので、その説明は省略する場合がある。
【００４２】
実施形態２では、図１５に示すように、第１シリコン層１４５と第２シリコン層１４６の面方位を（１１０）面としている。そして、光導波路コア１２１の延在方向を＜１１−２＞方向とし、右フィン１６２および左フィン１６３の延在方向を＜−１−１−２＞方向としている。この場合、光導波路コア１２１の側壁面は（１１１）面となり、右フィン１６２および左フィン１６３の側壁面は（１１−１）面となる。
【００４３】
実施形態２の光変調器１１５Ａの製造方法は、実施形態１で説明した工程とほぼ同様である。実施形態１では、図１４の工程で、光導波路コア１２１を形成するために、第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５を異方性ドライエッチングで加工した。実施形態２では、この工程を、異方性ドライエッチングに代えてウェットエッチングとした。具体的にはＴＭＡＨ（tetramethyl ammonium hydroxide）を希釈したアルカリ溶液を用いた異方性ウェットエッチングを行った。アルカリ溶液中で単結晶シリコンのエッチング・レートが面方位によって異なり、特にシリコン表面が（１１１）面となるとアルカリ溶液中でのエッチングがほとんど進まなくなるという現象を利用したものである。
【００４４】
この結果、光導波路コア１２１の側壁面を原子レベルで平坦に加工することができた。側壁のラフネスが無くなり、伝播損失を更に低減することができた。また、上記の効果以外に、実施形態１と同様の効果を得ることができる。
【００４５】
［実施形態３］
実施形態３は、実施形態１の変形例に対応しており、図１に示すマッハツェンダ型変調器１００における光変調器１１５の変形例である。図１６は、実施形態３の光変調器１１５Ｂの要部断面図であり、実施形態１の図２のＡ−Ａ´線に沿う要部断面図（図３）に対応している。図１７〜図１９は、実施形態３の光変調器１１５Ｂの製造工程中の要部平面図または要部断面図である。実施形態１と同様の符号を付した部分は、実施形態１と同様の構成である。
【００４６】
実施形態３の光変調器１１５Ｂでは、実施形態１における高抵抗領域１３５をｐ型半導体領域２０３とした。また、製造方法において、ｎ−型半導体領域１３４をイオン打込み法で形成するのではなく、第１シリコン層１４５の準備段階で形成している。
【００４７】
図１６に示すｐ型半導体領域２０３は、例えば、不純物濃度が２×１０１８ｃｍ−３程度の低濃度の半導体領域であり、隣接するｎ−型半導体領域１３４との間にｐｎ接合が形成される。このｐｎ接合による容量が、光導波路コア１２１に隣接する部分１４１の、ｐ型半導体領域２０３、ゲート絶縁膜１３６およびｐ−型半導体領域１３７で構成される容量よりも小さいので、光導波路コア１２１に隣接する部分１４１の容量成分が、光変調器１１５Ｂの高速応答性を妨げることがなく、応答性の高い光変調器１１５Ｂを提供できる。
【００４８】
次に、図１７〜図１９を用いて、実施形態３の光変調器１１５Ｂの製造方法を説明する。図１７は、実施形態３の光変調器１１５Ｂの製造工程中の要部断面図である。まず、シリコン基板１３１、埋め込み絶縁膜１３２、第１シリコン層１４５Ａ、ゲート絶縁膜１３６および第２シリコン層１４６が、順次積層された基板１３０Ａを準備する。この基板１３０Ａ準備段階において、第１シリコン層１４５Ａは単結晶シリコン層であり、例えば、低濃度にＰ（リン）等の不純物が導入されており、その不純物濃度は１×１０１８ｃｍ−３である。また、実施形態１と同様に、第２シリコン層１４６は単結晶シリコン層であり、低濃度にＢ（ホウ素）等の不純物が導入されており、その不純物濃度は１×１０１８ｃｍ−３である。つまり、基板１３０Ａ準備段階において、第１シリコン層１４５Ａは、ｎ−型半導体領域１３４の不純物濃度に、第２シリコン層１４６は、ｐ−型半導体領域１３７の不純物濃度となっている。
【００４９】
図１８および図１９は、図１７に続く光変調器１１５Ｂの製造工程中の要部平面図および要部断面図である。図１９に示すように、第２シリコン層１４６上に開口を有するホトレジスト膜ＰＲ３を形成し、この開口部分に位置する第１シリコン層１４５Ａ中に、例えば、Ｂ（ホウ素）等の不純物をイオン注入法で導入し、ｐ型半導体領域２０３を形成する。
【００５０】
この後に、実施形態１の図９で説明した製造工程が続き、図１６に示す実施形態３の光変調器１１５Ｂが完成する。なお、実施形態１の製造方法との相違により、ｐ型半導体領域２０３の左側部分は、ｎ型半導体領域２０２となっている。
【００５１】
実施形態３によれば、基板１３０Ａの状態でｎ型、ｐ型ドーピング濃度を制御することができることから、実施形態１でｎ−型半導体領域１３４をイオン注入により形成する場合に比べて、光学損失が低い、変調効率の高い光変調器１１５Ｂができる。
【００５２】
また、実施形態１で得られたのと同様の効果を得ることができる。
【００５３】
また、実施形態３に実施形態２を適用することも可能であり、それにより、更に光損失が低い光変調器１１５を形成することができる。
【００５４】
［実施形態４］
実施形態４は、実施形態１の変形例に対応しており、図１に示すマッハツェンダ型変調器１００における光変調器１１５の変形例である。図２０は、実施形態４の光変調器１１５Ｃの要部平面図であり、図２１，２２は、要部断面図である。図２３〜図３５は、実施形態４の光変調器１１５Ｃの製造工程中の要部平面図または要部断面図である。図２３、図２５および図２７は、Ａ−Ａ´断面およびＢ−Ｂ´断面に共通である。実施形態１と同様の符号を付した部分は、実施形態１と同様の構成である。
【００５５】
図２０の平面図は、実施形態１と同様である。但し、実施形態４では、第１シリコン層１４５および第２シリコン層１４６の（１１０）面に光導波路コア１２１等を形成している。光導波路コア１２１は、＜１１−２＞方向に延在し、右フィン１２３および左フィン１２２は、＜−１−１−２＞方向以外、例えば＜１１１＞方向に延在している。
【００５６】
図２１は、図２０のＡ−Ａ´線に沿う要部断面図であり、図２２は、図２０のＢ−Ｂ´線に沿う要部断面図である。実施形態４の光変調器１１５Ｃでは、実施形態１における高抵抗領域１３５を絶縁領域（絶縁膜）２１１とした。後述する製造方法で明確となるが、絶縁領域２１１は、層間絶縁膜１３９で構成されており、例えば、酸化シリコン膜からなる。
【００５７】
光導波路コア１２１の脇の部分１４１を絶縁領域２１１とすることにより、光導波路コア１２１に接続される寄生容量を低減でき、応答性の高い光変調器１１５Ｃを提供できる。
【００５８】
図２２に示すように、光導波路コア１２１を構成するｎ−型半導体領域１３４およびｐ−型半導体領域１３７の側壁には、酸化シリコン膜からなる側壁絶縁膜２２１が形成されているが、この側壁絶縁膜２２１の役割は、後述する製造方法の説明で明確となる。
【００５９】
次に、実施形態４の光変調器１１５Ｃの製造方法を説明する。まず、図２３に示す基板１３０Ａを準備する。この基板１３０Ａは、実施形態３で説明したものと同様である。
【００６０】
図２４および図２５は、図２３に続く製造工程中の要部平面図および要部断面図である。酸化シリコン膜からなるコア形成マスク１５２およびホトレジスト膜ＰＲ４を形成し、これらの膜をマスクとして、第２シリコン層１４６にＲＩＥ等の異方性ドライエッチングを施し、第２シリコン層１４６をパターニングする。この方法は、実施形態１の方法と同様である。図２４では、ゲート絶縁膜１３６は図示していない。
【００６１】
図２６および図２７は、図２５に続く製造工程中の要部平面図および要部断面図である。ｎ＋半導体領域１３３およびｐ＋半導体領域１３８を実施形態１と同様の方法で形成する。図２６でも、ゲート絶縁膜１３６は図示していない。
【００６２】
図２８および図２９は、図２７に続く製造工程中のＡ−Ａ´線に沿う要部断面図およびＢ−Ｂ´線に沿う要部断面図である。実施形態１と同様に、窒化シリコン膜からなる格子マスク１５５を形成する。格子マスク１５５の平面形状は、図１２に示すとおりである。次に、格子マスク１５５およびコア形成マスク１５２をマスクとして、第２シリコン層１４６および第１シリコン層１４５にＲＩＥ等の異方性ドライエッチングを施し、パターニングする。実施形態１と異なり、ｐ＋型半導体領域１３８とＰ−型半導体領域１３７の間の領域では、第１シリコン層１４５を異方性ドライエッチングすることなく残している。
【００６３】
図３０および図３１は、図２８および図２９に続く製造工程中のＡ−Ａ´線に沿う要部断面図およびＢ−Ｂ´線に沿う要部断面図である。基板１３０Ａに熱酸化処理を施し、格子マスク１５５およびコア形成マスク１５２から露出した第１シリコン膜１４５および第２シリコン膜１４６の側壁に側壁絶縁膜２２１を形成する。
【００６４】
図３２および図３３は、図３０および図３１に続く製造工程中のＡ−Ａ´線に沿う要部断面図およびＢ−Ｂ´線に沿う要部断面図である。図３３に示すように、基板１３０ＡにＲＩＥ等の異方性ドライエッチングを施し、ｐ＋型半導体領域１３８とＰ−型半導体領域１３７の間の領域のゲート絶縁膜１３６および第１シリコン層１４５を除去する。この段階では、図３２に示すように、Ａ−Ａ´線に沿う要部断面図では、左フィン１２２を構成するｐ−型半導体領域１３７の下方には第１シリコン膜１４５が存在している。
【００６５】
図３４および図３５は、図３２および図３３に続く製造工程中のＡ−Ａ´線に沿う要部断面図およびＢ−Ｂ´線に沿う要部断面図である。図３４に示すように、第１シリコン層１４５に、ＴＭＡＨを希釈したアルカリ溶液を用いた異方性ウェットエッチングを施すと、左フィン１２２の下方の第１シリコン層１４５が除去され、左フィン１２２の下方に空間２２２が形成される。ＴＭＡＨを希釈したアルカリ溶液を用いた異方性ウェットエッチングでは、アルカリ溶液中で単結晶シリコンのエッチング・レートが面方位によって異なり、特にシリコン表面が（１１１）面となるとアルカリ溶液中でのエッチングがほとんど進まなくなるという現象を利用した。図３５に示すように、光導波路コア１２１の側壁を（１１１）面とすることで、左フィン１２２の下方の第１シリコン層１４５エッチングする工程で、光導波路コア１２１の幅が減少することがない。
【００６６】
また、側壁絶縁膜２２１は、異方性ウェットエッチングの工程において、第１シリコン層１４５および第２シリコン層１４６がエッチングされるのを防止するために設けている。特に、右フィン１２３に対応する位置の第１シリコン膜１４５および左フィン１２２に対応する位置の第２シリコン膜１４６がエッチングされるのを防止している。
【００６７】
次に、格子マスク１５５を熱リン酸等で除去した後、層間絶縁膜１３９を基板１３０Ａ上に堆積し、さらに、実施形態１と同様に導電プラグ１４２、電極１１１，１１２を形成して、図２１および図２２に示す光変調器１１５Ｃが完成する。なお、層間絶縁膜１３９の形成工程において、左フィン１２２の下方の空間２２２内も層間絶縁膜１３９で埋まり、絶縁領域２１１が形成される。
【００６８】
実施形態１と同様、光導波路コア１２１の幅Ｗ１は、コア形成用マスク１５２で決定されるため、その作製精度は±５ｎｍ程度であり、マスクのあわせ精度に影響されず、光導波路コア幅の高精度な制御が可能である。
【００６９】
［実施形態５］
実施形態５は、実施形態１の変形例に対応しており、図３６は、図１に示すマッハツェンダ型変調器１００における光変調器１１５の変形例である。図３７は、実施形態５に係る光変調器１１５Ｄの要部平面図、図３８は図３７のＡ−Ａ´線に沿う要部断面図である。図３９〜図４７は、実施形態５の光変調器１１５Ｄの製造工程中の要部平面図または要部断面図である。実施形態１と同様の符号を付した部分は、実施形態１と同様の構成である。
【００７０】
実施形態５特徴は、実施形態１の光変調器１１５と比べ、光導波路コア１２１と電極１１１、１１２との間を接続する部分の構造が相違している。
【００７１】
図３７に示すように、光導波路コア１２１は、右フィン１２３Ａおよび右パッド１２５を介して、電極１１１に電気的に接続されている。ただし、右フィン１２３Ａは、格子状のパターンではなく、板状のパターンとなっている。光導波路コア１２１は、左フィン１２２Ａを介して、電極１１２に電気的に接続されている。左フィン１２２Ａは、低い不純物濃度を有するｐ型多結晶シリコン膜３０１で構成されている。ｐ型多結晶シリコン膜３０１も板状のパターンを有している。
【００７２】
図３８に示すように、光導波路コア１２１は、単結晶シリコン層からなるｐ−型半導体領域１３７、ゲート絶縁膜１３６および単結晶シリコン層からなるｎ−型半導体領域１３４で構成されている。つまり、ｐ−型半導体領域１３７、ゲート絶縁膜１３６およびｎ−型半導体領域１３４の三者が重なった領域である。光導波路コア１２１を構成するｎ−型半導体領域１３４は、右フィン１２３Ａを構成するｎ−型半導体領域１３４、右パッド１２５を構成するｎ＋型半導体領域１３３および導体プラグ１４２を介して電極１１１に接続されている。光導波路コア１２１を構成するｐ−型半導体領域１３７は、左フィン１２２Ａを構成するｐ型多結晶シリコン膜３０１および導体プラグ１４２を介して電極１１２に接続されている。
【００７３】
光導波路コア１２１を構成するｎ−型半導体領域１３４の左側は、絶縁膜３０２で覆われている。また、光導波路コア１２１を構成するｐ−型半導体領域１３７の左右は、絶縁膜３０２で覆われている。ｐ−型半導体領域１３７の上面は、その一部がｐ型多結晶シリコン膜３０１に接続されているが、それ以外の部分は、酸化シリコン膜からなる層間絶縁膜１３９に覆われている。また、光導波路コア１２１を構成するｎ−型半導体領域１３４の下方も酸化シリコン膜からなる埋め込み絶縁膜１３２で覆われている。
【００７４】
次に、実施形態５の光変調器１１５Ｄの製造方法を説明する。
【００７５】
図３９は、実施形態５の光変調器１１５Ｄの製造工程中の要部断面図である。図３９に示すように、まず、基板１３０Ａを準備する。この基板１３０Ａは、実施形態３と同様の、シリコン基板１３１、埋め込み絶縁膜１３２、第１シリコン層１４５Ａ、ゲート絶縁膜１３６および第２シリコン層１４６が、順次積層された構造を有する。
【００７６】
図４０および図４１は、図３９に続く、製造工程中の要部平面図および要部断面図である。酸化シリコン膜からなるコア形成マスク１５２およびホトレジスト膜ＰＲ５を形成し、これらの膜をマスクとして、第２シリコン層１４６にＲＩＥ等の異方性ドライエッチングを施し、第２シリコン層１４６をパターニングする。第２シリコン層１４６の右側端部（側壁）は、コア形成用マスク１５２の右側端部（側壁）と一致している。この方法は、実施形態１または４の方法と同様である。第２シリコン層１４６の異方性ドライエッチング終了後にホトレジスト膜ＰＲ５を除去する。図４０では、ゲート絶縁膜１３６は図示していない。
【００７７】
図４２および図４３は、図４１に続く、製造工程中の要部平面図および要部断面図である。右フィン１２３Ａおよび右パッド１２５が形成されるｎ−型半導体領域１３４を覆い、その左側端部がコア形成用マスク１５２上に位置するホトレジスト膜ＰＲ６を形成し、コア形成用マスク１５２およびホトレジスト膜ＰＲ６をマスクとして、第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５を、ＲＩＥ等の異方性ドライエッチングにて除去する。第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５の左側端部（側壁）は、コア形成用マスク１５２の左側端部（側壁）と一致している。上記二度の異方性ドライエッチング工程により、ｐ−型半導体領域１３７およびｎ−型半導体領域１３４が形成される。その後、ホトレジスト膜ＰＲ６およびコア形成用マスク１５２を除去する。
【００７８】
図４４および図４５は、図４３に続く、製造工程中の要部平面図および要部断面図である。図４４および図４５に示すように、ｎ＋型半導体領域１３３を形成する。ｎ＋型半導体領域１３３は、実施形態１と同様に形成される。
【００７９】
図４６および図４７は、図４５に続く、製造工程中の要部平面図および要部断面図である。基板１３０Ａ上に酸化シリコン膜等の絶縁膜３０２を堆積させた後、ＣＭＰ法により、絶縁膜３０２を研磨することにより、ｐ−型半導体領域１３７の表面を露出させる。次に、Ｂ（ホウ素）等の不純物を含有するｐ型多結晶シリコン層３０１を形成し、その一部がｐ−型半導体領域１３７の表面と接触し、ｐ−型半導体領域１３７の右側の絶縁膜３０２上に延在するようにパターニングする。
【００８０】
次に、層間絶縁膜１３９を基板１３０Ａ上に堆積し、さらに、実施形態１と同様に導電プラグ１４２、電極１１１，１１２を形成して、図３８に示す光変調器１１５Ｄが完成する。
【００８１】
コア形成用マスク１５２の幅Ｗ１で、第２シリコン層１４６、ゲート絶縁膜１３６および第１シリコン層１４５をパターニングするため、光導波路コア１２１の幅Ｗ１を高精度に形成することができる。
【００８２】
また、ゲート絶縁膜１３６の上下に位置するｎ−型半導体領域１３４およびｐ−型半導体領域１３７を単結晶シリコン膜に形成しているので、光導波路コア１２１を通過する光の光損失を低減することができる。
【００８３】
また、光導波路コア１２１が直線的なパターンで構成されているので、実施形態１〜４に比べ、製造プロセスが容易となり製造歩留り等の向上が図れる。
【００８４】
［実施形態６］
図４８は、実施形態６に係るマッハツェンダ型変調器の上面図、図４９は光変調器１１５Ｅの要部平面図、図５０は図４９のＡ−Ａ´線に沿う要部断面図である。図５１〜図６３は、実施形態６の光変調器１１５Ｅの製造工程中の要部平面図または要部断面図である。
【００８５】
実施形態６の光変調器１１５Ｅにおいては、光導波路コア４２１を構成するｐ−型半導体領域４３７、ゲート絶縁膜４３６およびｎ−型半導体領域４３４が埋め込み絶縁膜４３２上に横方向に配置されている。ゲート絶縁膜４３６は、シリコン基板４３１に対し垂直方向に配置している。
【００８６】
図４９に示すように、埋め込み絶縁膜４３２上には、Ｙ方向に、幅Ｗ１を有する光導波路コア４２１が延在しており、光導波路コア４２１と平行にｐ＋型半導体領域４３８およびｎ＋型半導体領域４３３がＹ方向に延在している。光導波路コア４２１とｐ＋型半導体領域４３８との間には、光導波路コア４２１の一部でもあるｐ−型半導体領域４３７がＹ方向に延在している。さらに、光導波路コア４２１とｎ＋型半導体領域４３３との間には、光導波路コア４２１の一部でもあるｎ−型半導体領域４３４がＹ方向に延在している。図４９では、電極１１１、１１２は図示しておらず、ｐ＋型半導体領域４３８、ｐ−型半導体領域４３７、ゲート絶縁膜４３６、ｎ−型半導体領域４３４およびｎ＋型半導体領域４３３を示している。ｐ−型半導体領域４３７およびｎ−型半導体領域４３４は、実施形態５のｎ−型半導体領域１２３Ａと同様の板状パターンとしているが、実施形態１のように格子状パターンとすることもできる。
【００８７】
図５０に示すように、光導波路コア４２１は、水平方向に配置されたｐ−型半導体領域４３７、ゲート絶縁膜４３６およびｎ−型半導体領域４３４で構成され、光導波路コア４２１の左右両側は、酸化シリコン膜からなる層間絶縁膜４３９で覆われている。光導波路コア４２１を構成するｐ−型半導体領域４３７は、ｐ＋型半導体領域４３８および導体プラグ１４２を介して電極１１２に電気的に接続されている。光導波路コア４２１を構成するｎ−型半導体領域４３４は、ｎ＋型半導体領域４３４および導体プラグ１４２を介して電極１１１に電気的に接続されている。
【００８８】
次に、実施形態６の光変調器１１５Ｅの製造方法を説明する。
【００８９】
図５１は、実施形態６の光変調器１１５Ｅの製造工程中の要部断面図である。まず、図５１に示す基板１３０Ｂを準備する。この基板１３０Ｂは、シリコン基板４３１上に、埋め込み絶縁膜４３２および高抵抗シリコン層４３５が順次積層された構造を有する。高抵抗シリコン層４３５は、全体が、例えば、抵抗率１００Ωｃｍの単結晶シリコン層１４５Ｂで構成されている。
【００９０】
図５２および図５３は、図５１に続く製造工程中の要部平面図と要部断面図である。ホトレジスト膜からなるマスク形成工程および不純物イオン打込み工程を繰り返すことにより、ｎ−型半導体領域４３４、ｎ＋型半導体領域４３３およびｐ＋型半導体領域４３８を順次形成する。ｎ−型半導体領域４３４は、Ｐ(リン)等の不純物をイオン打込みすることにより１×１０１８ｃｍ−３の濃度とし、ｎ＋型半導体領域４３３は、Ｐ(リン)等の不純物をイオン打込みすることにより１×１０２０ｃｍ−３の濃度とする。ｐ＋型半導体領域４３８は、Ｂ(ホウ素)等の不純物をイオン打込みすることにより１×１０２０ｃｍ−３の濃度とする。
【００９１】
図５４および図５５は、図５３に続く製造工程中の要部平面図と要部断面図である。単結晶シリコン層１４５Ｂ上に、例えば、窒化シリコン膜からなるマスク層４４１を形成する。マスク層４４１は、開口ＯＰを有しており、開口ＯＰは高抵抗シリコン層４３５の領域を完全に露出している。このマスク層４４１の開口ＯＰ部に、例えば、Ｂ（ホウ素）などのＰ型不純物をイオン打込みし、高抵抗シリコン層４３５を、不純物濃度が、１．５×１０１８ｃｍ−３のｐ−型半導体領域４３７にする。マスク層４４１の一方の端部はｎ−型半導体領域４３４上に、他方の端部はｐ＋型半導体領域４３８上に位置している。これは、マスク層４４１の合わせズレが有っても、ｐ−型半導体領域４３７の両端に高抵抗シリコン層４３５が残らないようにするためである。
【００９２】
図５６および図５７は、図５５に続く製造工程中の要部平面図と要部断面図である。ｐ＋型半導体領域４３８上のマスク層４４１を選択的に除去し、その後、ｎ−型半導体領域４３４上のマスク層４４１を覆うように酸化シリコン膜を堆積し、ＲＩＥ等の異方性ドライエッチングを施すことにより、マスク層４４１の側壁に側壁絶縁膜４４４を形成する。図５６では、マスク層４４１は図示していない。
【００９３】
図５８および図５９は、図５７に続く製造工程中の要部平面図と要部断面図である。マスク層４４１および側壁絶縁膜４４４を覆うように窒化シリコン膜４４３を堆積した後、窒化シリコン膜４４３にＣＭＰ処理を施し、側壁絶縁膜４４４の頭部が露出した時点でＣＭＰ処理を止めることにより、側壁絶縁膜４４４の左側、つまり、ｐ−型半導体領域４３７およびｐ＋型半導体領域４３８上にもマスク層４４３を形成する。
【００９４】
図６０および図６１は、図５９に続く製造工程中の要部平面図と要部断面図である。酸化シリコン膜からなる側壁絶縁膜４４４を除去し、マスク層４４１、４４３をマスクとして、側壁絶縁膜４４４が除去された部分のｐ−型半導体領域４３７にＲＩＥ等の異方性ドライエッチングを施して、ｐ−型半導体領域４３７を除去する。その後、ｐ−型半導体領域４３７が除去された部分に、光ＣＶＤ法によりゲート絶縁膜４３６を形成し、マスク層４４１、４４３を除去する。
【００９５】
図６２および図６３は、図６１に続く製造工程中の要部平面図と要部断面図である。ゲート絶縁膜４３６上に、例えば、酸化シリコン膜からなる幅Ｗ１のコア形成用マスク１５２を形成し、単結晶シリコン層１４５ＢにＲＩＥ等の異方性ドライエッチングを施すことにより、幅Ｗ１の光導波路コア４２１を形成する。
【００９６】
この後、実施形態１でも説明した通り、例えば、酸化シリコン膜からなる層間絶縁膜４３９を形成した後、層間絶縁膜４３９の表面にＣＭＰ処理を施し、さらに、導体プラグ１４２および電極１１１、１１２を形成して、実施形態６の光変調器１１５Ｅが完成する。
【００９７】
実施形態６の製法によれば、ｎ−型半導体領域４３４とｐ−型半導体領域４３７の境界部分に自己整合でゲート絶縁膜４３６を形成することができるので、光変調器１１５Ｅの変調効率の良好にすることができる。
【００９８】
光導波路コアの幅を、コア形成用マスク１５２を用いたパターニングで制御できるので、マスク、ウエハの合せ精度に影響しない高精度の加工が可能である。
【００９９】
また、実施形態６に実施形態２を組み合わせることも可能である。つまり、基板１３０Ｂの高抵抗シリコン層４３５の表面の面方位を（１１０）面とすること、光導波路コア４２１が延在する方向を＜１１−２＞方向、側面格子１６１、１６２が延在する方向を＜−１−１−２＞方向とすることで、ゲート絶縁膜４３６を形成する溝を、ＴＭＡＨを希釈したアルカリ溶液を用いた異方性ウェットエッチングで形成することができる。この結果、ｎ−型半導体領域４３４とｐ−型半導体領域４３７の界面が平坦となり、更に光損失を減らすことができる。
【０１００】
［実施形態７］
実施形態７は、実施形態６の変形例に対応しており、図４８に示すマッハツェンダ型変調器１００における変調器１１５Ｅの変形例である。図６４は、実施形態７にかかる光変調器１１５Ｆの要部平面図、図６５は、図６４のＡ−Ａ´線に沿う要部断面図である。
【０１０１】
図６４に示すように、シリコン基板４３１の主面上には、Ｙ方向に、幅Ｗ１を有する光導波路コア４２１が延在しており、光導波路コア４２１と平行にｐ＋型半導体領域４３８およびｎ＋型半導体領域４３３がＹ方向に延在している。光導波路コア４２１とｐ＋型半導体領域４３８との間には、光導波路コア４２１の一部でもあるｐ型結晶シリコン層４５１と、ｐ型結晶シリコン層４５１に隣接したｐ−型半導体領域４３７がＹ方向に延在している。さらに、光導波路コア４２１とｎ＋型半導体領域４３３との間には、光導波路コア４２１の一部でもあるｎ−型半導体領域４３４がＹ方向に延在している。図６４では、電極１１１、１１２は図示しておらず、ｐ＋型半導体領域４３８、ｐ−型半導体領域４３７、ゲート絶縁膜４３６、ｎ−型半導体領域４３４およびｎ＋型半導体流域４３３を示している。
【０１０２】
図６５に示すように、埋め込み絶縁膜４３２上には、ｐ＋型半導体領域４３８、ｐ−型半導体領域４３７、ｐ型結晶シリコン層４５１、ｎ−型半導体領域４３４およびｎ＋型半導体領域４３３が順に配置されている。ｐ型結晶シリコン層４５１は、その一部分がｎ−型半導体領域４３４上に乗り上げており、ｐ型結晶シリコン層４５１とｎ−型半導体領域４３４との間には、ゲート絶縁膜４３６が介在して、ｐ型結晶シリコン層４５１、ゲート絶縁膜４３６およびｎ−型半導体領域４３４で光導波路コア４２１を構成している。さらに、幅Ｗ１を有する光導波路コア４２１を構成するｐ型結晶シリコン層４５１の左右両側および上部は、酸化シリコン膜からなる層間絶縁膜４３９で覆われている。また、ｐ＋型半導体領域４３８およびｎ＋型半導体領域４３３は、導体プラグ１４２を介して電極１１２、１１１に電気的に接続されている。
【０１０３】
次に、実施形態７の光変調器１１５Ｆの製造方法を説明する。まず、実施形態６と同様に、シリコン基板４３１上に、埋め込み絶縁膜４３２および高抵抗シリコン層４３５が順次積層された基板１３０Ｂを準備する。高抵抗シリコン層４３５は、単結晶シリコン層４３０からなる。
【０１０４】
図６６および図６７は、実施形態７の光変調器１１５Ｆの製造工程中の要部平面図と要部断面図である。埋め込み絶縁膜４３２上に、ｐ＋型半導体領域４３８、ｐ−型半導体領域４３７、ｎ−型半導体領域４３４およびｎ＋型半導体領域４３３を形成する。この製法は、実施形態６の図５２〜図５５を用いて説明したものと同様である。
【０１０５】
図６８および図６９は、図６７に続く製造工程中の要部平面図と要部断面図である。図示しないホトレジスト膜などをマスクとして、単結晶シリコン層４３０にＲＩＥ等の異方性ドライエッチングを施し、ｐ−型半導体領域４３７の一部を幅４００ｎｍ程度除去する。
【０１０６】
図７０は、図６９に続く製造工程中の要部断面図である。単結晶シリコン層４３０の表面を熱酸化することにより、ゲート絶縁膜４３６を、例えば、４〜６ｎｍ程度の膜厚で形成し、次に、ｐ＋型半導体領域４３８およびｐ−型半導体領域４３７の表面に形成されたゲート絶縁膜を選択的に除去する。
【０１０７】
図７１は、図７０に続く製造工程中の要部断面図である。ゲート絶縁膜４３６上に、ＣＶＤ法等により非晶質シリコン層４５０を堆積し、非晶質シリコン層４５０上に、幅Ｗ１のコア形成用マスク１５２を形成する。コア形成用マスク１５２は、例えば、酸化シリコン膜からなる。次に、非晶質シリコン層４５０に、ＲＩＥ等の異方性ドライエッチングを施し、コア形成用マスク１５２で覆われた領域のみに非晶質シリコン層４５０を残す。次に、コア形成用マスク１５２を除去する。ただし、コア形成用マスク１５２は残しても良い。
【０１０８】
図７２および図７３は、図７１に続く製造工程中の要部平面図と要部断面図である。パターニングされた非晶質シリコン層４５０に熱処理を施し、非晶質シリコン層４５０をｐ型結晶シリコン層４５１とする。非晶質シリコン層４５０は、単結晶シリコン層４３０からなるｐ−型半導体領域４３７と接しているので、それを核として非晶質シリコン層４５０を結晶化させることで、ｐ型結晶シリコン層４５１を形成する。ｐ型結晶シリコン層４５１は、ｐ−型半導体領域４３７と同程度の低不純物濃度領域となっている。
【０１０９】
さらに、層間絶縁膜４３９、導体プラグ１４２および電極１１１、１１２の形成工程を経て、図６５に示す実施形態７の光変調器１１５Ｆが完成する。
【０１１０】
光導波路コア４２１の幅Ｗ１は、非晶質シリコン層４５０をパタンニングするマスク幅で決定されるため、その作製精度は±５ｎｍ程度であり、マスクのあわせ精度に影響されず、高精度な幅の制御が可能となった。
【０１１１】
また、光導波路コア４２１を構成するｐ型結晶シリコン層４５１とｎ−型半導体領域４３４の両方が結晶シリコン層で形成されているので、光変調器１１５Ｆの光損失が低減される。
【０１１２】
以上、本発明者によってなされた発明をその実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１１３】
１１５  光変調器
１２１  光導波路コア
１３４  ｎ−型半導体領域
１３６  ゲート絶縁膜
１３７  ｐ−型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【国際調査報告】
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