(57)【要約】  実施の形態の送受分離スイッチ回路は、入力端子（ＳＷＩＮ）と出力端子（ＳＷＯＵＴ）との間に接続された第１ＭＯＳＦＥＴ（ＭＮ１）および第２ＭＯＳＦＥＴ（ＭＮ２）を有し、送信時にはスイッチオフ状態となり、受信時にはスイッチオン状態となるスイッチ回路である。前記スイッチ回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのゲートが互いに接続された共通ゲート（ＣＯＭＧ）とソースが互いに接続された共通ソース（ＣＯＭＳ）と間に接続されたシャント回路（ＳＨＮＴ）を有する。そして、前記シャント回路は、前記入力端子に基準電圧に対して負電圧の信号が印加された場合に、一時的にオンになるスイッチにより前記共通ゲートと前記共通ソースとの間を短絡する。
2015189982.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴを有し、送信時にはスイッチオフ状態となり、受信時にはスイッチオン状態となるスイッチ回路であって、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのゲートが互いに接続された共通ゲートとソースが互いに接続された共通ソースと間に接続されたシャント回路を有し、
前記シャント回路は、前記入力端子に基準電圧に対して負電圧の信号が印加された場合に、一時的にオンになるスイッチにより前記共通ゲートと前記共通ソースとの間を短絡する、スイッチ回路。
【請求項２】
請求項１記載のスイッチ回路において、
前記シャント回路は、
前記共通ゲートと前記共通ソースとの間に接続され、抵抗およびキャパシタからなるフィルタと、
前記フィルタに接続され、前記抵抗の抵抗値と前記キャパシタの容量値との積である時定数以下で前記共通ゲートと前記共通ソースとの間の電圧が増加した場合に前記共通ゲートと前記共通ソースとの間を短絡する前記スイッチである第３ＭＯＳＦＥＴと、
を有し、
前記抵抗の抵抗値と前記キャパシタの容量値との積である前記時定数が調整可能である、スイッチ回路。
【請求項３】
請求項２記載のスイッチ回路において、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、前記第３ＭＯＳＦＥＴよりも耐電圧が高い、スイッチ回路。
【請求項４】
請求項３記載のスイッチ回路において、
前記共通ゲートと前記共通ソースとの間に、前記シャント回路と並列に接続され、前記スイッチオフ状態において前記共通ソースからみた前記共通ゲートのフローティング状態を回避して前記スイッチオフ状態を維持する抵抗を有する、スイッチ回路。
【請求項５】
請求項３記載のスイッチ回路において、
前記出力端子に接続され、前記スイッチオン状態で前記入力端子に印加される信号の前記基準電圧に対して高電位側および低電位側にクランプをかけるダイオードを有する、スイッチ回路。
【請求項６】
請求項３記載のスイッチ回路において、
前記出力端子に接続され、前記スイッチオン状態で前記入力端子に印加される信号の前記基準電圧に対して前記出力端子を短絡する第４ＭＯＳＦＥＴを有し、
前記第４ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴよりも耐電圧が低い、スイッチ回路。
【請求項７】
請求項３記載のスイッチ回路において、
前記共通ゲートに接続され、オンにより前記共通ゲートに所定の電源電圧を印加することで前記スイッチオン状態にし、オフにより前記共通ゲートと前記共通ソースとの間の電圧を閾値電圧以下にすることで前記スイッチオフ状態にする第５ＭＯＳＦＥＴを有し、
前記第５ＭＯＳＦＥＴは、前記第３ＭＯＳＦＥＴよりも耐電圧が高い、スイッチ回路。
【請求項８】
請求項７記載のスイッチ回路において、
前記第５ＭＯＳＦＥＴは、前記第５ＭＯＳＦＥＴの耐電圧よりも低い電圧の論理ハイレベルまたはローレベルの制御信号により制御される、スイッチ回路。
【請求項９】
請求項８記載のスイッチ回路において、
前記第５ＭＯＳＦＥＴのソースは、前記第５ＭＯＳＦＥＴの耐電圧よりも低い電圧の論理ハイレベルまたはローレベルの制御信号により制御され、前記スイッチオン状態と前記スイッチオフ状態との間の遷移時には、前記制御信号を駆動する論理回路から、前記第５ＭＯＳＦＥＴを介して、前記共通ゲートの充放電電流が供給される、スイッチ回路。
【請求項１０】
請求項１記載のスイッチ回路を用いた超音波探触子であって、
前記超音波探触子は、
振動子を駆動する第１電圧の信号を送信する送信回路と、
前記振動子からの前記第１電圧より低い第２電圧の信号を受信する受信回路と、
送信時にはスイッチオフ状態となり、前記送信回路の送信する信号から前記受信回路を分離し、受信時にはスイッチオン状態となり、前記振動子からの信号を前記受信回路へ通過させる前記スイッチ回路と、
を有する、超音波探触子。
【請求項１１】
請求項１０記載の超音波探触子において、
前記超音波探触子は、
複数の前記送信回路と、
複数の前記受信回路と、
複数の前記スイッチ回路と、
前記複数の受信回路からの信号を加算する１つの加算回路と、
を有する、超音波探触子。
【請求項１２】
請求項１１記載の超音波探触子において、
前記複数の送信回路、前記複数の受信回路、前記複数のスイッチ回路、および、前記1つの加算回路はサブアレイを構成し、
前記サブアレイは複数からなる、超音波探触子。
【請求項１３】
請求項１２記載の超音波探触子において、
前記複数のサブアレイの前記複数の送信回路、前記複数の受信回路、前記複数のスイッチ回路、および、前記1つの加算回路は集積回路からなり、
前記集積回路は、２次元配列の前記振動子と重ねて実装される、超音波探触子。
【請求項１４】
請求項１０記載の超音波探触子を用いた超音波診断装置であって、
前記超音波診断装置は、
前記超音波探触子と、
前記超音波探触子を制御すると共に画像処理する本体装置と、
を有する、超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路およびこれを用いた超音波探触子ならびに超音波診断装置に関する。本発明は、例えば、超音波診断装置の構成要素である超音波探触子に用いられ、高耐圧デバイスで構成される送信回路が出力する高圧信号から、低圧デバイスで構成される受信回路を分離して保護するための送受分離スイッチに関するものである。
【背景技術】
【０００２】
超音波診断装置は、人体に非侵襲で安全性の高い医療診断機器であり、Ｘ線診断装置、ＭＲＩ（Magnetic Resonance Imaging）装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波診断装置は、超音波探触子を体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置である。このようなことから、超音波診断装置は、今日の医療において重要な役割を果たしている。【０００３】
超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧の駆動信号を供給することで、超音波を被検体内に送信する。被検体内において、生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。【０００４】
超音波探触子に内蔵されているそれぞれの振動子に高電圧の駆動信号を供給する送信回路は、数十〜百数十Ｖpeak to peakの高圧信号を生成できるように高耐圧のデバイスで構成される。このため、送信回路をシリコン上に集積回路として実現する場合、大きな面積を要する。一方で、被検体内の生体組織からの反射波は生体内での減衰や拡散の影響を受けるため、各振動子で音響−電気変換された受信信号の振幅は非常に微小である。この微小の信号を増幅して信号処理する受信回路は、低雑音、低消費電力、小面積のために低圧デバイスで構成される。【０００５】
超音波探触子において、超音波探触子内のそれぞれの振動子は、同一の素子が電気−音響と音響−電気の両方を行うトランスデューサであり、同一の素子に高電圧を供給する送信回路と微弱な受信信号を受ける受信回路の両方が接続されることになる。このとき、送信回路が高電圧の駆動信号を振動子に供給した場合に、低圧デバイスで構成される受信回路を電気的に保護するように、振動子と受信回路の間にスイッチを挿入することが通常行われる。このスイッチを送受分離スイッチと呼ぶ。【０００６】
送受分離スイッチは、送信時にはスイッチオフ状態となり、送信回路が生成する高電圧の駆動信号から受信回路を分離して電気的に保護する。受信時にはスイッチオン状態となり、振動子からの微弱な受信信号を低損失で通過させる役割を持つ。以上の役割から、送受分離スイッチには高電圧信号に耐え得る電気的特性が求められ、高耐圧デバイスで構成する必要がある。【０００７】
例えば、送受分離スイッチに関する技術として、特開２００４−３６３９９７号公報（特許文献１）や特開２００４−２７４７２１号公報（特許文献２）がある。特許文献１には、スイッチ回路として、基本構成の２個のＮＭＯＳＦＥＴのゲート−ソース間に容量を接続し、この容量にゲート−ソース間電圧を保持して、スイッチオン状態、スイッチオフ状態を維持するスイッチ回路が記載されている。また、特許文献２には、スイッチング回路として、基本構成の２個のＮＭＯＳＦＥＴのゲート電位をＰＭＯＳＦＥＴで上昇させてスイッチオンさせ、ゲート−ソース間をＮＭＯＳＦＥＴで短絡してスイッチオフさせるスイッチ回路が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３６３９９７号公報
【特許文献２】特開２００４−２７４７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記送受分離スイッチに関する技術では、この送受分離スイッチを含む回路を、面積大の高耐圧デバイスを使用しながら小面積で実現することが超音波探触子の大きな課題である。このためには、いかに少ない高耐圧デバイス素子数で回路を構成するかが重要である。超音波探触子では、通常、各振動子に与える高圧信号に遅延をつけて超音波ビームの形成やビームの走査を行うが、超音波探触子内の複数の振動子が並ぶピッチは、回折によるグレーティングローブの影響が許容される程度に小さくする必要がある。このため、特に振動子とこれに対応する送受信回路を含む集積回路を１対１のディメンジョンで重ねて実装する場合は回路面積が制限され、所定の面積に回路を配置することが必須となる。【００１０】
また、その他の超音波探触子の課題として低消費電力が挙げられる。超音波探触子は被検体に直接接触するため、発熱による低温火傷を防ぐためには十分放熱可能な程度まで探触子内の回路の消費電力を抑える必要がある。【００１１】
このように、超音波探触子内の回路を小面積かつ低消費電力で実現するための回路、この構成要素としての小面積かつ低消費電力の送受分離スイッチが求められている。このような回路として、上記特許文献１のスイッチ回路は、基本構成の２個のＮＭＯＳＦＥＴの他、スイッチオン状態にするためのＰＭＯＳＦＥＴと、スイッチオフ状態にするためのＮＭＯＳＦＥＴとを有している。この特許文献１では、２個のＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとの高耐圧ＭＯＳＦＥＴを４個必要とする点で面積が問題となる。また、２個のＮＭＯＳＦＥＴのゲート−ソース間に接続した容量は、スイッチオンからオフへ、あるいはスイッチオフからオンに徐々に遷移する懸念などに備えて十分大きな容量値としなければならないので、容量の面積も問題となる。【００１２】
また、上記特許文献２でも、２個のＮＭＯＳＦＥＴと、スイッチオン状態にするためのＰＭＯＳＦＥＴと、スイッチオフ状態にするためのＰＭＯＳＦＥＴとの高耐圧ＭＯＳＦＥＴを４個必要とする点で面積が問題となる。さらに、特許文献２では、スイッチオフ状態において、レベルシフト回路に定常電流を流し続けておく必要があり、特許文献１にはない定常電流による消費電力が発生するという問題がある。【００１３】
本発明の代表的な目的は、高耐圧ＭＯＳＦＥＴを３個で構成して小面積を実現し、かつ定常電流を流さずに低消費電力が可能なスイッチ回路を提供するものである。【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。【００１６】
代表的なスイッチ回路は、入力端子と出力端子との間に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴを有し、送信時にはスイッチオフ状態となり、受信時にはスイッチオン状態となるスイッチ回路である。前記スイッチ回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのゲートが互いに接続された共通ゲートとソースが互いに接続された共通ソースと間に接続されたシャント回路を有する。そして、前記シャント回路は、前記入力端子に基準電圧に対して負電圧の信号が印加された場合に、一時的にオンになるスイッチにより前記共通ゲートと前記共通ソースとの間を短絡する。【００１７】
より好ましくは、前記シャント回路は、前記共通ゲートと前記共通ソースとの間に接続され、抵抗およびキャパシタからなるフィルタと、前記フィルタに接続され、前記抵抗の抵抗値と前記キャパシタの容量値との積である時定数以下で前記共通ゲートと前記共通ソースとの間の電圧が増加した場合に前記共通ゲートと前記共通ソースとの間を短絡する前記スイッチである第３ＭＯＳＦＥＴとを有する。そして、前記抵抗の抵抗値と前記キャパシタの容量値との積である前記時定数が調整可能である。【００１８】
さらに、より好ましくは、前記スイッチ回路は、前記共通ゲートに接続され、オンにより前記共通ゲートに所定の電源電圧を印加することで前記スイッチオン状態にし、オフにより前記共通ゲートと前記共通ソースとの間の電圧を閾値電圧以下にすることで前記スイッチオフ状態にする第５ＭＯＳＦＥＴを有する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。【００２０】
代表的な効果は、高耐圧ＭＯＳＦＥＴを３個で構成して小面積を実現し、かつ定常電流を流さずに低消費電力が可能なスイッチ回路を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における送受分離スイッチ回路の構成の一例を示す回路図である。
【図２】図１の送受分離スイッチ回路の構成において、動作の一例を説明するタイミングチャートである。
【図３】図１の送受分離スイッチ回路の構成に対して、シャント回路を削除した場合の動作の一例を説明するタイミングチャートである。
【図４】図１の送受分離スイッチ回路の構成において、高耐圧ＭＯＳＦＥＴの一般的な構造を示す断面図である。
【図５】本発明の実施の形態２における送受分離スイッチ回路の構成の一例を示す回路図である。
【図６】本発明の実施の形態３における送受分離スイッチ回路の構成の一例を示す回路図である。
【図７】本発明の実施の形態４における送受分離スイッチ回路の構成の一例を示す回路図である。
【図８】本発明の実施の形態５における超音波診断装置の構成の一例を示すブロック図である。
【図９】図８の超音波診断装置において、サブアレイの構成の一例を示すブロック図である。
【図１０】本発明に対する比較技術として、特許文献１の図１を本発明者の視点で描き直した送受分離スイッチ回路の構成を示す回路図である。
【図１１】本発明に対する比較技術として、特許文献２の図１を本発明者の視点で描き直した送受分離スイッチ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
［本発明の実施の形態の概要］
まず、本発明の実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に実施の形態の対応する構成要素の符号等を付して説明する。
【００２５】
実施の形態の代表的なスイッチ回路は、入力端子（ＳＷＩＮ）と出力端子（ＳＷＯＵＴ）との間に接続された第１ＭＯＳＦＥＴ（ＭＮ１）および第２ＭＯＳＦＥＴ（ＭＮ２）を有し、送信時にはスイッチオフ状態となり、受信時にはスイッチオン状態となるスイッチ回路である。前記スイッチ回路は、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのゲートが互いに接続された共通ゲート（ＣＯＭＧ）とソースが互いに接続された共通ソース（ＣＯＭＳ）と間に接続されたシャント回路（ＳＨＮＴ）を有する。そして、前記シャント回路は、前記入力端子に基準電圧に対して負電圧の信号が印加された場合に、一時的にオンになるスイッチにより前記共通ゲートと前記共通ソースとの間を短絡する。
【００２６】
より好ましくは、前記シャント回路は、前記共通ゲートと前記共通ソースとの間に接続され、抵抗（Ｒ１）およびキャパシタ（Ｃ１）からなるフィルタと、前記フィルタに接続され、前記抵抗の抵抗値と前記キャパシタの容量値との積である時定数以下で前記共通ゲートと前記共通ソースとの間の電圧が増加した場合に前記共通ゲートと前記共通ソースとの間を短絡する前記スイッチである第３ＭＯＳＦＥＴ（ＭＮ３）とを有する。そして、前記抵抗の抵抗値と前記キャパシタの容量値との積である前記時定数が調整可能である。
【００２７】
さらに、より好ましくは、前記スイッチ回路は、前記共通ゲートに接続され、オンにより前記共通ゲートに所定の電源電圧を印加することで前記スイッチオン状態にし、オフにより前記共通ゲートと前記共通ソースとの間の電圧を閾値電圧以下にすることで前記スイッチオフ状態にする第５ＭＯＳＦＥＴ（ＭＰ１）を有する。
【００２８】
以下、上述した本発明の実施の形態の概要に基づいた実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号または関連する符号を付し、その繰り返しの説明は省略する。
【００２９】
また、以下の実施の形態においては、本発明の特徴を分かり易くするために、本発明に対する比較技術と比較して説明する。まず、本発明に対する比較技術を説明する。
【００３０】
［本発明に対する比較技術］
本発明に対する比較技術における送受分離スイッチ回路について、図１０〜図１１を用いて説明する。図１０は、前述した特許文献１の図１を本発明者の視点で描き直した送受分離スイッチ回路の構成を示す回路図である。図１１は、前述した特許文献２の図１を本発明者の視点で描き直した送受分離スイッチ回路の構成を示す回路図である。
【００３１】
図１０は、前述した特許文献１の図１に相当するスイッチ回路を示す。図１０に示す送受分離スイッチ回路は、ＮＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＮ１３）、ＰＭＯＳＦＥＴ（ＭＰ１１）、キャパシタＣ１１、ダイオードＤ１１、Ｄ１２から構成されている。図１０中、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＰ１１の符号を付したＭＯＳＦＥＴの記号を丸で囲んでいるが、以降の丸囲みのＭＯＳＦＥＴは高耐圧ＭＯＳＦＥＴであることを示すものとする。ＮＭＯＳＦＥＴ（ＭＮ１１）とＮＭＯＳＦＥＴ（ＭＮ１２）からなるゲート同士、ソース同士を互いに接続した２個の高耐圧ＮＭＯＳＦＥＴ直列の基本スイッチ回路は広く知られた回路である。
【００３２】
この特許文献１によると、ＮＭＯＳＦＥＴ（ＭＮ１１）とＮＭＯＳＦＥＴ（ＭＮ１２）の直列からなるスイッチをオンまたはオフさせるため、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧ＶｇｓをキャパシタＣ１１に保持する。例えば、スイッチ入力ＳＷＩＮ、スイッチ出力ＳＷＯＵＴは抵抗を介して０ＶのＧＮＤに接続されているとすると、スイッチオンの場合は、ＳＥＴ信号にパルスを印加してＰＭＯＳＦＥＴ（ＭＰ１１）をオンさせ、共通ゲートＣＯＭＧにＶｄｄ−（Ｄ１１の順方向電圧）を与える。これにより、ＮＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２）のＶｇｓはＶｄｄ−（Ｄ１１の順方向電圧）が与えられてスイッチとしてオン状態となる。その後、ＰＭＯＳＦＥＴ（ＭＰ１１）はオフ状態となり、キャパシタＣ１１に電荷として蓄積されたＶｇｓが保持され、スイッチオン状態を維持する。
【００３３】
スイッチオフ状態とするには、ＮＭＯＳＦＥＴ（ＭＮ１３）のＲＥＳＥＴ信号にパルスを印加してＮＭＯＳＦＥＴ（ＭＮ１３）をオンさせ、共通ゲートＣＯＭＧの電位をＧＮＤに下げる。ＮＭＯＳＦＥＴ（ＭＮ１１、ＭＮ１２）のＶｇｓは０Ｖとなり、スイッチとしてオフ状態となる。その後、ＮＭＯＳＦＥＴ（ＭＮ１３）はオフ状態となり、キャパシタＣ１１に電荷として蓄積されたＶｇｓが保持され、スイッチオフ状態を維持する。
【００３４】
以上が、特許文献１のスイッチ回路の動作である。このスイッチ回路は、ＳＥＴ信号、ＲＥＳＥＴ信号によるスイッチオン状態、オフ状態の遷移時のみキャパシタＣ１１の充放電電力を消費し、定常消費電流がないために低消費電力である。また、高耐圧ＭＯＳＦＥＴを４個使用する。しかしながら、特許文献１では、キャパシタＣ１１によりスイッチオン状態、オフ状態を保持するため、ＰＭＯＳＦＥＴ（ＭＰ１１）、ＮＭＯＳＦＥＴ（ＭＮ１３）、ダイオードＤ１１、Ｄ１２を介したリーク電流によりキャパシタＣ１１への電荷の流入、流出が起こることが考えられる。これを考えると、スイッチオン、オフの遷移間隔が長い場合にＶｇｓが変動してスイッチオンからオフへ、あるいはスイッチオフからオンに徐々に遷移する懸念がある。これに備えて、キャパシタＣ１１を十分大きな容量値としなければならない。また、スイッチ入力ＳＷＩＮに高圧信号が入力されてスイッチオフ状態でも共通ゲートＣＯＭＧ、共通ソースＣＯＭＳの電位が大振幅で変動して容量分圧が起こることを考えると、共通ゲートＣＯＭＧや共通ソースＣＯＭＳの寄生容量に比べてキャパシタＣ１１を十分大きくしておく必要がある。以上の懸念の対策として、容量値を大きくしようとすればキャパシタＣ１１の面積が問題となる。
【００３５】
さらには、高耐圧ＭＯＳＦＥＴを４個必要とする点で面積が問題となる。特許文献１内の図２には、他の実施例として図１０のＮＭＯＳＦＥＴ（ＭＮ１３）を削除し、ＰＭＯＳＦＥＴ（ＭＰ１１）にＳＥＴ、ＲＥＳＥＴの両方の機能を持たせる高耐圧ＭＯＳＦＥＴが３素子構成の例も開示されている。この場合、ＰＭＯＳＦＥＴでソース側から０Ｖを通そうとすれば、ゲートには負電圧を印加する必要があり、新たな電源が必要となってしまう。この高耐圧ＭＯＳＦＥＴが３素子構成の実施例の場合でも、リーク電流や寄生容量との分圧に備えたキャパシタＣ１１の容量値の設計は高耐圧ＭＯＳＦＥＴが４素子構成の場合と同じであり、キャパシタＣ１１の面積の問題が残る。
【００３６】
また、図１１は、前述した特許文献２の図１に相当するスイッチ回路を示す。図１１に示す送受分離スイッチ回路は、ＮＭＯＳＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４、ＭＮ２５）、ＰＭＯＳＦＥＴ（ＭＰ２１、ＭＰ２２、ＭＰ２３）、ダイオードＤ２１から構成されている。
【００３７】
この特許文献２によると、ＮＭＯＳＦＥＴ（ＭＮ２１）とＮＭＯＳＦＥＴ（ＭＮ２２）の直列からなるスイッチをオフさせるため、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を、ＮＭＯＳＦＥＴ（ＭＮ２３）をオンさせることで短絡する。スイッチオンの場合は、ＮＭＯＳＦＥＴ（ＭＮ２５）をオフさせ、ＰＭＯＳＦＥＴ（ＭＰ２３）、ＰＭＯＳＦＥＴ（ＭＰ２２）、ＮＭＯＳＦＥＴ（ＭＮ２４）に電流を流さず、ＮＭＯＳＦＥＴ（ＭＮ２３）をオフとしたうえでＰＭＯＳＦＥＴ（ＭＰ２１）をオンさせる。このとき、ＮＭＯＳＦＥＴ（ＭＮ２１）、ＮＭＯＳＦＥＴ（ＭＮ２２）の電圧ＶｇｓとしてＶｄｄ−（Ｄ２１の順方向電圧）が与えられてスイッチとしてオン状態となる。
【００３８】
スイッチオフ状態とするには、ＰＭＯＳＦＥＴ（ＭＰ２１）をオフさせたうえで、ＮＭＯＳＦＥＴ（ＭＮ２５）、ＰＭＯＳＦＥＴ（ＭＰ２３）、ＰＭＯＳＦＥＴ（ＭＰ２２）、ＮＭＯＳＦＥＴ（ＭＮ２４）にカレントミラーで電流を流してＮＭＯＳＦＥＴ（ＭＮ２４）のＶｇｓによりＮＭＯＳＦＥＴ（ＭＮ２３）をオンさせる。ＮＭＯＳＦＥＴ（ＭＮ２３）がＮＭＯＳＦＥＴ（ＭＮ２１、ＭＮ２２）の共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡することで、オフ状態が維持される。スイッチオフ状態でスイッチ入力ＳＷＩＮに高圧信号が印加された場合、スイッチオフ状態でも共通ゲートＣＯＭＧ、共通ソースＣＯＭＳの電位が大振幅で変動するため、ＮＭＯＳＦＥＴ（ＭＮ２３）のオン状態を維持しておくために、ＭＮ２５、ＭＰ２３、ＭＰ２２、ＭＮ２４からなるレベルシフト回路が必要となっている。
【００３９】
以上が、特許文献２のスイッチ回路の動作である。このスイッチ回路は、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡するためのＮＭＯＳＦＥＴ（ＭＮ２３）と、これをオンさせてスイッチオフ状態を維持するためのレベルシフト回路が特徴となっている。しかしながら、特許文献２では図１１に示すように、特許文献１と同じく高耐圧ＭＯＳＦＥＴを４個必要とする点で面積が問題となる。さらには、スイッチオフ状態において、ＮＭＯＳＦＥＴ（ＭＮ２３）のオンを維持しておくために、ＭＮ２５、ＭＰ２３、ＭＰ２２、ＭＮ２４からなるレベルシフト回路に定常電流を流し続けておく必要があり、特許文献１にはない定常電流による消費電力が発生するという問題がある。
【００４０】
以上のような点から、高耐圧ＭＯＳＦＥＴを３個で構成可能で、かつ定常電流を流す必要がないスイッチ回路が要求される。そこで、本発明の実施の形態では、高耐圧ＭＯＳＦＥＴを３個で構成して小面積を実現し、かつ定常電流を流さずに低消費電力が可能なスイッチ回路を提供するものである。以下において、本発明の各実施の形態を説明する。
【００４１】
［本発明の実施の形態１］
本発明の実施の形態１における送受分離スイッチ回路について、図１〜図４を用いて説明する。
【００４２】
＜送受分離スイッチ回路の構成＞
図１は、本実施の形態１における送受分離スイッチ回路の構成の一例を示す回路図である。この図１は、シャント回路を共通ゲート−共通ソース間に挿入し、高耐圧ＰＭＯＳＦＥＴを共通ゲートのプルアップに使用する回路構成である。
【００４３】
図１に示す送受分離スイッチ回路は、ＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）、ＰＭＯＳＦＥＴ（ＭＰ１）、論理インバータＩＮＶ１、ＩＮＶ２、シャント回路ＳＨＮＴから構成される。シャント回路ＳＨＮＴは、キャパシタＣ１、抵抗Ｒ１、ＭＯＳＦＥＴ（ＭＮ３）から構成されている。ＭＮ１、ＭＮ２、ＭＰ１は、高耐圧ＭＯＳＦＥＴである。ＭＮ３は、低圧ＭＯＳＦＥＴである。スイッチ入力ＳＷＩＮは、送受分離スイッチ回路の入力端子である。スイッチ出力ＳＷＯＵＴは、送受分離スイッチ回路の出力端子である。
【００４４】
ＮＭＯＳＦＥＴ（ＭＮ１）は、ゲートがＮＭＯＳＦＥＴ（ＭＮ２）のゲートに接続され、ソースがＮＭＯＳＦＥＴ（ＭＮ２）のソースに接続され、ドレインがスイッチ入力ＳＷＩＮに接続され、バルクがＮＭＯＳＦＥＴ（ＭＮ１）のソースに接続されている。ＮＭＯＳＦＥＴ（ＭＮ２）は、ゲートがＮＭＯＳＦＥＴ（ＭＮ１）のゲートに接続され、ソースがＮＭＯＳＦＥＴ（ＭＮ１）のソースに接続され、ドレインがスイッチ出力ＳＷＯＵＴに接続され、バルクがＮＭＯＳＦＥＴ（ＭＮ２）のソースに接続されている。ＮＭＯＳＦＥＴ（ＭＮ１）とＮＭＯＳＦＥＴ（ＭＮ２）とは、ゲートを互いに接続（共通ゲートＣＯＭＧ）し、ソースを互いに接続（共通ソースＣＯＭＳ）した２個の高耐圧ＮＭＯＳＦＥＴ直列のスイッチ基本構成となっている。
【００４５】
ＰＭＯＳＦＥＴ（ＭＰ１）は、ゲートがＧＮＤに接続され、ソースが論理インバータＩＮＶ２の出力に接続され、ドレインがＮＭＯＳＦＥＴ（ＭＮ１）およびＮＭＯＳＦＥＴ（ＭＮ２）の共通ゲートＣＯＭＧに接続され、バルクがＰＭＯＳＦＥＴ（ＭＰ１）のソースに接続されている。論理インバータＩＮＶ２は、入力が論理インバータＩＮＶ１の出力に接続され、出力がＰＭＯＳＦＥＴ（ＭＰ１）のソースに接続されている。論理インバータＩＮＶ１は、入力に制御信号ＣＯＮＴが入力され、出力が論理インバータＩＮＶ２の入力に接続されている。論理インバータＩＮＶ１および論理インバータＩＮＶ２は、論理インバータＩＮＶ２に示すように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの直列接続で構成されている。
【００４６】
シャント回路ＳＨＮＴは、キャパシタＣ１と、抵抗Ｒ１と、ＮＭＯＳＦＥＴ（ＭＮ３）とから構成される。キャパシタＣ１は、一端がＮＭＯＳＦＥＴ（ＭＮ１）およびＮＭＯＳＦＥＴ（ＭＮ２）の共通ゲートＣＯＭＧに接続され、他端が抵抗Ｒ１の一端に接続されている。抵抗Ｒ１は、一端がキャパシタＣ１の他端に接続され、他端がＮＭＯＳＦＥＴ（ＭＮ１）およびＮＭＯＳＦＥＴ（ＭＮ２）の共通ソースＣＯＭＳに接続されている。ＮＭＯＳＦＥＴ（ＭＮ３）は、ゲートがキャパシタＣ１と抵抗Ｒ１との接続点に接続され、ソースがＮＭＯＳＦＥＴ（ＭＮ１）およびＮＭＯＳＦＥＴ（ＭＮ２）の共通ソースＣＯＭＳに接続され、ドレインが共通ゲートＣＯＭＧに接続され、バルクがＮＭＯＳＦＥＴ（ＭＮ３）のソースに接続されている。
【００４７】
図１のＮＭＯＳＦＥＴ（ＭＮ１）とＮＭＯＳＦＥＴ（ＭＮ２）からなるゲート同士、ソース同士を互いに接続した２個の高耐圧ＮＭＯＳＦＥＴ直列の基本スイッチ回路は公知の回路である。特に制限されないが、図１のスイッチ入力ＳＷＩＮ、スイッチ出力ＳＷＯＵＴには、０ＶのＧＮＤに対して抵抗を介して接続されるなどにより、図１の外部で電位が決められているものとする。
【００４８】
図１に示す送受分離スイッチ回路は、スイッチ入力ＳＷＩＮとスイッチ出力ＳＷＯＵＴとの間に接続されたＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）を有し、送信時にはスイッチオフ状態となり、かつ、受信時にはスイッチオン状態となる。送信時のスイッチオフ状態では、送信回路（後述する図９の送信回路２２１）の生成する高電圧の駆動信号から受信回路（後述する図９の受信ＡＦＥ（２２３））を分離して受信回路を電気的に保護する。受信時のスイッチオン状態では、振動子（後述する図９の振動子２１−１）からの微弱な受信信号を低損失で受信回路へ通過させる。
【００４９】
シャント回路ＳＨＮＴは、ＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）の共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間に接続され、スイッチ入力ＳＷＩＮに基準電圧に対して負電圧の信号が印加された場合に、一時的にオンになるＮＭＯＳＦＥＴ（ＭＮ３）により共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡する働きを持つ。
【００５０】
具体的に、シャント回路ＳＨＮＴは、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間に接続される抵抗Ｒ１およびキャパシタＣ１からなる高域通過フィルタと、この高域通過フィルタに接続されるＮＭＯＳＦＥＴ（ＭＮ３）とを有する。ＮＭＯＳＦＥＴ（ＭＮ３）は、抵抗Ｒ１の抵抗値とキャパシタＣ１の容量値との積である時定数以下で共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧が増加した場合に共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡する働きを持つ。また、抵抗Ｒ１の抵抗値とキャパシタＣ１の容量値との積である時定数は調整可能となっている。
【００５１】
ＰＭＯＳＦＥＴ（ＭＰ１）は、共通ゲート電位プルアップ用であり、共通ゲートＣＯＭＧに接続され、オンにより共通ゲートＣＯＭＧに所定の電源電圧を印加することでスイッチオン状態にし、オフにより共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧をＭＰ１の閾値電圧以下にすることでスイッチオフ状態にする働きを持つ。具体的に、ＰＭＯＳＦＥＴ（ＭＰ１）には、論理ハイレベルまたはローレベルの制御信号ＣＯＮＴが入力される論理インバータＩＮＶ１、ＩＮＶ２が接続されている。このことにより、スイッチオン状態とスイッチオフ状態との間の遷移時には、論理インバータＩＮＶ１、ＩＮＶ２からＰＭＯＳＦＥＴ（ＭＰ１）を介して共通ゲートＣＯＭＧの充放電電流が供給されるようになっている。論理インバータＩＮＶ１に入力される制御信号ＣＯＮＴは、後述する図９のサブアレイ制御論理回路２４から供給される。
【００５２】
ここで、図１中の丸で囲んだＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）およびＰＭＯＳＦＥＴ（ＭＰ１）は高耐圧ＭＯＳＦＥＴである。高耐圧ＭＯＳＦＥＴには、一般に、図４に示すようなＬＤＭＯＳ（Laterally Diffused MOS）のデバイスが使用される。図４は、高耐圧ＭＯＳＦＥＴの一般的な構造を示す断面図（断面表記省略）である。このＬＤＭＯＳでは、Ｐ型基板１上のＮ−層２に形成されたＮ＋層３でドレインＤが形成され、Ｐ型基板１上のＰＷＥＬＬ層４に形成されたＮ＋層５／Ｐ＋層６でソースＳ／バルクＢが形成される。ゲートＧは、ＰＷＥＬＬ層４およびＮ−層２の表面上に形成されたＰｏｌｙ（ポリシリコン）層７で形成される。
【００５３】
ＬＤＭＯＳは、ドレインＤとゲートＧ間の電界強度を緩和する構造のデバイスであり、ドレインＤ−ゲートＧ間のドリフト領域の確保のために非常に大きな面積を要する。ＬＤＭＯＳは、ソースＳとドレインＤが非対称の構造を有し、ソースＳとバルクＢは接続されている。ドレインＤ−ゲートＧ間、およびドレインＤ−ソースＳ間は数十Ｖあるいは１００Ｖ以上といった高電圧に耐え得る構造になっているが、ゲートＧ−ソースＳ間には例えば５Ｖといった低い電圧しか印加できない。図１中で、例えばＮＭＯＳＦＥＴ（ＭＮ１）の記号の左側の線を太くしてあるが、これは左側が構造上のドレインであり電界を緩和するドリフト領域が存在することを表している。なお、ＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のバルクＢ−ドレインＤ間のダイオードは高耐圧ＮＭＯＳＦＥＴの寄生ダイオードである。
【００５４】
＜送受分離スイッチ回路の動作＞
図２は、図１の送受分離スイッチ回路の構成において、動作の一例を説明するタイミングチャートである。この図２は、スイッチオフ期間の送信回路の高圧信号の送波、スイッチオン期間の微小信号の受波を示した図である。
【００５５】
図１の制御信号ＣＯＮＴが論理ローレベルの場合、共通ゲート電位プルアップ用の高耐圧ＭＯＳＦＥＴであるＰＭＯＳＦＥＴ（ＭＰ１）はオフしており、ＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）直列のスイッチは共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧Ｖｇｓが閾値電圧以下でオフ状態であるとする。スイッチオフ状態で、図２のように送信回路から高圧信号が振動子を駆動すると、この高圧信号が図２の送波として示した波形のようにスイッチ入力ＳＷＩＮに入力される。この送波は、例えば、基準電圧（信号の中心電圧：０Ｖ）から、正電圧、負電圧、正電圧、基準電圧に、所定のスルーレート（傾き：ΔＶ／Δｔ）で遷移する波形である。このとき、スイッチ入力ＳＷＩＮが負電圧に駆動された際は、図１中のＮＭＯＳＦＥＴ（ＭＮ１）の構造上のドレインが負電圧に駆動されることになり、構造上のドレインが電気的には一時的にソースとなって、ＮＭＯＳＦＥＴ（ＭＮ１）はごく浅い状態にオンする。このため、共通ソースＣＯＭＳは、スイッチ入力ＳＷＩＮに追随して図２の波形のように負電圧に下がる。
【００５６】
ここで、図１において、シャント回路ＳＨＮＴを構成するＮＭＯＳＦＥＴ（ＭＮ３）は、高電圧を印加できない共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間に挿入されるために低圧ＮＭＯＳＦＥＴであればよく、通常は抵抗Ｒ１を介してゲートとソースが接続されているためにオフ状態にある。図２の送波期間の中で、スイッチ入力ＳＷＩＮが負電圧に駆動されて共通ソースＣＯＭＳが送波のスルーレートで負電圧に向かった場合、フローティング状態の共通ゲートＣＯＭＧが遅れて下がろうとするため、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧は送波のスルーレートに応じて増加する。このとき、シャント回路ＳＨＮＴを構成するキャパシタＣ１のインピーダンスが下がるために、共通ゲートＣＯＭＧの電圧がＮＭＯＳＦＥＴ（ＭＮ３）のゲートに伝わりＮＭＯＳＦＥＴ（ＭＮ３）を一時的にオンさせる。言い方を変えれば、シャント回路ＳＨＮＴを構成するキャパシタＣ１と抵抗Ｒ１は不完全微分回路、すなわち高域通過フィルタを形成している。
【００５７】
このため、負電圧の送波で、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧がキャパシタＣ１と抵抗Ｒ１で決まるＲＣ時定数以下のスルーレートで増加した場合に、ＮＭＯＳＦＥＴ（ＭＮ３）のゲートにこの変化を伝える。これにより、負電圧の送波が起こるたびにＮＭＯＳＦＥＴ（ＭＮ３）はオンして共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡させ、図１中のＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のスイッチオフ状態を維持する。よって、本実施の形態１では、スイッチオフの送信時にＮＭＯＳＦＥＴ（ＭＮ３）をオン状態に維持しておくための前記特許文献２におけるレベルシフト回路は必要とせず、定常電流も流さないためにスイッチオフ時の定常消費電力はゼロである。
【００５８】
また、図１のシャント回路ＳＨＮＴを構成するキャパシタＣ１は、前記特許文献１における共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧保持用のキャパシタとは役割が異なり、高域通過フィルタを構成する要素である。このため、抵抗Ｒ１と合わせて、送波の周波数に応じて必要なＲＣ時定数を決めればよく、あくまでＲＣとしての積が特性を決める。抵抗値を大きくすれば容量値は小さくて済むことになるので、前記特許文献１のような大面積は必要としない。
【００５９】
さらに、前記特許文献１と対比させて、図１中の共通ゲートＣＯＭＧのフローティング状態を説明する。前記特許文献１においては、スイッチオン時もオフ時も図１０中の共通ゲートＣＯＭＧはフローティング状態である。このとき、図１０中のＰＭＯＳＦＥＴ（ＭＰ１１）、ＮＭＯＳＦＥＴ（ＭＮ１３）のオフリーク電流とキャパシタＣ１への流入出によるＶｇｓ変動、ひいてはスイッチオン状態からオフ状態へ、あるいはスイッチオフ状態からオン状態への遷移が懸念される。
【００６０】
一方で、本実施の形態１においては、送信時すなわちスイッチオフ状態で、かつ無送波時においては、図１のシャント回路ＳＨＮＴ中のＮＭＯＳＦＥＴ（ＭＮ３）はオフであるため、共通ゲートＣＯＭＧはフローティング状態となる。このとき、図１のＰＭＯＳＦＥＴ（ＭＰ１）はオフであるが、ＰＭＯＳＦＥＴ（ＭＰ１）のゲートは０Ｖ、ソースも０Ｖ、ドレインすなわちＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）の共通ゲートＣＯＭＧも無送波の間はフローティングの０Ｖであり、ＰＭＯＳＦＥＴ（ＭＰ１）の全端子が０Ｖであるため、ＰＭＯＳＦＥＴ（ＭＰ１）にオフリーク電流は流れない。このように、本実施の形態１の図１の共通ゲートＣＯＭＧはスイッチオフ時で無送波時はフローティングであるものの、ＰＭＯＳＦＥＴ（ＭＰ１）を介したリーク電流が共通ゲートＣＯＭＧの寄生容量を充電してスイッチオン状態に至ることはない。さらに、負電圧の送波時には、シャント回路ＳＨＮＴが動作してＮＭＯＳＦＥＴ（ＭＮ３）が一時的にオンし、スイッチオフ状態を保証するために、共通ゲートＣＯＭＧがフローティングであることによる懸念は少ない。
【００６１】
次に、受信時におけるスイッチオン状態について説明する。図１中の制御信号ＣＯＮＴに論理ハイレベルが入力されると、ＰＭＯＳＦＥＴ（ＭＰ１）のソースは電源電圧Ｖｄｄに上昇し、ＰＭＯＳＦＥＴ（ＭＰ１）がオンして共通ゲートＣＯＭＧはＶｄｄにプルアップされる。共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間にはＶｇｓとしてＶｄｄが印加されてＮＭＯＳＦＥＴ（ＭＮ１）とＮＭＯＳＦＥＴ（ＭＮ２）はオンし、スイッチオン状態となる。図２に示すように、スイッチオン状態では、受波した信号はスイッチ入力ＳＷＩＮからスイッチ出力ＳＷＯＵＴに通過する。スイッチオン状態においては、シャント回路ＳＨＮＴは動作せず、図１中のＮＭＯＳＦＥＴ（ＭＮ３）は常にオフであり、定常電流は流れないので定常消費電力はゼロである。
【００６２】
また、スイッチオンとオフ状態を切り替える図１中のＰＭＯＳＦＥＴ（ＭＰ１）のオン、オフ制御は、ＰＭＯＳＦＥＴ（ＭＰ１）のゲートではなく、ソースを制御することが望ましい。ゲートでオン、オフの制御を行った場合、スイッチオフ状態からオン状態の遷移においては、ＰＭＯＳＦＥＴ（ＭＰ１）を介してＶｄｄから過渡的に電流が流れることで、共通ゲートＣＯＭＧの寄生容量が充電されて共通ゲートＣＯＭＧの電位が上昇する。しかしながら、スイッチオン状態からオフ状態の遷移においては、共通ゲートＣＯＭＧの電荷を放電するパスがないため、共通ゲートＣＯＭＧの寄生容量に蓄積された電荷はシャント回路ＳＨＮＴ内のＮＭＯＳＦＥＴ（ＭＮ３）のオフリーク電流でのみ放電される。このことにより、スイッチオン状態からオフ状態の遷移に著しく長い時間がかかってしまう。
【００６３】
一方で、図１のＰＭＯＳＦＥＴ（ＭＰ１）のソースを制御することで、共通ゲートＣＯＭＧの寄生容量に蓄積された電荷をＰＭＯＳＦＥＴ（ＭＰ１）と論理インバータＩＮＶ２内のＮＭＯＳＦＥＴを介して０ＶのＧＮＤに放電することができる。スイッチオンからオフの遷移において、ＰＭＯＳＦＥＴ（ＭＰ１）のソース電位がＶｄｄから０ＶのＧＮＤに下がるにつれ、ＰＭＯＳＦＥＴ（ＭＰ１）のゲート−ソース間の電圧Ｖｇｓは浅くなっていき、ＰＭＯＳＦＥＴ（ＭＰ１）の閾値電圧に至ったところでＰＭＯＳＦＥＴ（ＭＰ１）がオフとなる。例えば、ＰＭＯＳＦＥＴ（ＭＰ１）の閾値電圧が−１Ｖであれば、図１の回路構成で共通ゲートＣＯＭＧの電位を１Ｖまで下げることができる。ＮＭＯＳＦＥＴ（ＭＮ１）とＮＭＯＳＦＥＴ（ＭＮ２）の閾値電圧が同様に１Ｖであるとすれば、送受分離スイッチ回路としてスイッチオフ状態に至らせることができ、負電圧の送波によってシャント回路ＳＨＮＴが共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡すれば、Ｖｇｓを０Ｖにすることができる。
【００６４】
＜シャント回路を削除した場合の動作＞
図３は、図１の送受分離スイッチ回路の構成に対して、シャント回路ＳＨＮＴを削除した場合の動作の一例を説明するタイミングチャートである。本実施の形態１におけるシャント回路ＳＨＮＴの役割を補足説明するために、図１の回路においてシャント回路ＳＨＮＴが存在しない場合の波形を図３に示す。
【００６５】
送信時に、スイッチオフ状態で負電圧の送波時にもシャント回路ＳＨＮＴが共通ゲートＣＯＭＧ−共通ソースＣＯＭＳを短絡しないため、共通ゲートＣＯＭＧは常にフローティング状態にある。このとき、前記特許文献１のように共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間にＶｇｓを保持する大容量キャパシタがあればスイッチオフ状態を保持できるが、寄生容量のみでは保持できずに、図３のように送波時には一時的にスイッチとしてオン状態になってしまう。一時的にスイッチオン状態になると、大振幅の負電圧がスイッチ出力ＳＷＯＵＴに出力されて、低圧系の受信回路に不具合が発生する懸念がある。本実施の形態１では、図１のシャント回路ＳＨＮＴにより、前記特許文献１のようなＶｇｓ保持のための大容量キャパシタなしにスイッチオフ状態を保証し、かつ定常消費電流ゼロで高耐圧ＭＯＳＦＥＴが３素子による動作が可能となる。
【００６６】
＜実施の形態１の効果＞
以上説明した本実施の形態１における送受分離スイッチ回路によれば、高耐圧ＭＯＳＦＥＴをＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）、ＰＭＯＳＦＥＴ（ＭＰ１）の３素子で構成して小面積な回路を実現することができ、かつ、シャント回路ＳＨＮＴにより定常電流を流さずに低消費電力な回路を実現することができる。すなわち、本実施の形態１によれば、送信時にはスイッチオフ状態となり、送信回路の生成する高電圧の駆動信号から受信回路を分離して電気的に保護し、かつ、受信時にはスイッチオン状態となり、振動子からの微弱な受信信号を低損失で通過させる送受分離スイッチ回路を、小面積かつ低消費電力で実現可能となる。より詳細には、以下のような効果も得ることができる。
【００６７】
（１）送受分離スイッチ回路は、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間に接続されたシャント回路ＳＨＮＴを有する。これにより、シャント回路ＳＨＮＴは、スイッチ入力ＳＷＩＮに負電圧の信号が印加された場合に、一時的に共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間を短絡することができる。この結果、スイッチ回路としてのオフ状態を保証することが可能となる。
【００６８】
（２）シャント回路ＳＨＮＴは、抵抗Ｒ１およびキャパシタＣ１からなる高域通過フィルタを有する。これにより、抵抗Ｒ１の抵抗値とキャパシタＣ１の容量値との積である時定数を調整することで、シャント回路ＳＨＮＴが時定数以下の共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧の変動に追随して短絡を行う時定数を任意に調整することが可能となる。
【００６９】
（３）送受分離スイッチ回路は、共通ゲートＣＯＭＧに接続されるＰＭＯＳＦＥＴ（ＭＰ１）を有する。これにより、ＰＭＯＳＦＥＴ（ＭＰ１）をオンさせて、共通ゲートＣＯＭＧをＰＭＯＳＦＥＴ（ＭＰ１）を介して所定の電源電圧に接続し、共通ゲートＣＯＭＧに所定の電源電圧を印加することでスイッチオン状態を実現することが可能となる。また、ＰＭＯＳＦＥＴ（ＭＰ１）をオフさせて、共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間の電圧をＰＭＯＳＦＥＴ（ＭＰ１）の閾値電圧以下にすることでスイッチオフ状態を実現することが可能となる。
【００７０】
（４）送受分離スイッチ回路は、ＰＭＯＳＦＥＴ（ＭＰ１）のソースを論理ハイレベルまたはローレベルの制御信号ＣＯＮＴにより制御する論理インバータＩＮＶ１、ＩＮＶ２を有する。これにより、スイッチオン状態とスイッチオフ状態との間の遷移時には、論理インバータＩＮＶ１、ＩＮＶ２からＰＭＯＳＦＥＴ（ＭＰ１）を介して共通ゲートＣＯＭＧの充放電電流が供給されるようにすることが可能となる。
【００７１】
［本発明の実施の形態２］
本発明の実施の形態２における送受分離スイッチ回路について、図５を用いて説明する。図５は、本実施の形態２における送受分離スイッチ回路の構成の一例を示す回路図である。この図５は、共通ゲート−共通ソース間に抵抗を挿入し、共通ゲートのフローティングとリーク電流に起因するスイッチオフ状態からオン状態への意図しない遷移の影響を低減した回路構成である。本実施の形態２では、前述した実施の形態１と異なる点を主に説明する。
【００７２】
前述した図１の実施の形態１においては、送信時すなわちスイッチオフ状態において、無送波期間は共通ゲートＣＯＭＧがフローティング状態にある。図１のスイッチ入力ＳＷＩＮ、スイッチ出力ＳＷＯＵＴは回路の外で０ＶのＧＮＤに抵抗を介して接続されているとすれば、上述の通り図１中のＰＭＯＳＦＥＴ（ＭＰ１）の各端子の電位はいずれも０Ｖであり、ＰＭＯＳＦＥＴ（ＭＰ１）のオフリークに起因した共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間のＶｇｓの変動の懸念はない。しかしながら、高電圧を使用する回路においては、高圧配線下の基板に意図しない反転層が形成されることがあり、層間膜や素子分離領域に高電圧がかかることによりリーク電流が流れることも懸念される。
【００７３】
そこで、本実施の形態２では、図５中に示す抵抗Ｒ２を共通ゲートＣＯＭＧ−共通ソースＣＯＭＳ間に挿入する。これにより、スイッチオフ状態での共通ソースＣＯＭＳからみた共通ゲートＣＯＭＧのフローティングを回避し、前記の高電圧に起因するリーク電流によるスイッチオフ状態からオン状態への遷移を防ぐことができる。すなわち、リーク電流による寄生容量充放電により共通ゲートＣＯＭＧの電圧が変動してスイッチオン状態に至ることを防いでスイッチオフ状態を保証することができる。
【００７４】
ただし、抵抗Ｒ２の挿入により、受信時、すなわちスイッチオン時にＶｄｄ／Ｒ２の定常電流が流れてしまう。抵抗Ｒ２の抵抗値が小さい場合にはリーク電流に対する耐性をより向上できるが、定常電流も増えてしまい消費電力が増加する。
【００７５】
そこで、本実施の形態２では、リークの影響を抑えられる程度に高い抵抗値を選択することで、消費電力の増加を抑えつつ共通ゲートＣＯＭＧのフローティングに関わる影響を低減することができる。
【００７６】
以上説明した本実施の形態２における送受分離スイッチ回路によれば、前述した実施の形態１と異なる効果として、共通ゲートＣＯＭＧのフローティングとリーク電流に起因するスイッチオフ状態からオン状態への意図しない遷移の影響を低減することができる。この場合に、消費電力の増加も抑えることができる。
【００７７】
［本発明の実施の形態３］
本発明の実施の形態３における送受分離スイッチ回路について、図６を用いて説明する。図６は、本実施の形態３における送受分離スイッチ回路の構成の一例を示す回路図である。この図６は、送受分離スイッチ回路の出力にクランプダイオードを設けることで送受分離性能を向上させた回路構成である。本実施の形態３では、前述した実施の形態１および２と異なる点を主に説明する。
【００７８】
例えば前述した図５の実施の形態２では、スイッチオフ状態においても、各デバイスの寄生容量によるスイッチ入力ＳＷＩＮからスイッチ出力ＳＷＯＵＴへの結合があり、高圧信号の高周波成分が通過してしまう。特に、送受分離スイッチ回路としてのオン抵抗を下げようとしてＮＭＯＳＦＥＴ（ＭＮ１、ＭＮ２）のゲート幅を大きくした場合には、高耐圧ＭＯＳＦＥＴのサイズが大きくなる。このために、ゲート−ソース間、ゲート−ドレイン間の、ドレイン−ソース間の寄生容量も増大し、送受分離性能が低下してしまい、スイッチ出力ＳＷＯＵＴに接続される低圧系の受信回路に不具合が発生する懸念がある。
【００７９】
そこで、本実施の形態３では、図６に示すように、スイッチ出力ＳＷＯＵＴの信号線に、ダイオードＤ１はカソード側を接続し、ダイオードＤ２はアノード側を接続する。かつ、ダイオードＤ１のアノード側およびダイオードＤ２のカソード側はＧＮＤに接続する。このスイッチ出力ＳＷＯＵＴへのダイオードＤ１およびダイオードＤ２の接続により、受信時の信号の中心である０Ｖに対してダイオードＤ１、Ｄ２で高電位側、低電位側にクランプをかける。これにより、受信時には、微小信号を０Ｖ中心で通過させることができ、かつ、送信時には、寄生容量による結合で、通過してきた高周波成分による振幅を制限して受信回路を保護することができる。
【００８０】
以上説明した本実施の形態３における送受分離スイッチ回路によれば、前述した実施の形態１および２と異なる効果として、受信時には微小信号を０Ｖ中心で通過させ、かつ、送信時には受信回路を保護することで、送受分離性能を向上させることができる。
【００８１】
なお、本実施の形態３においては、前述した実施の形態２の特徴である抵抗Ｒ２を接続しない構成でも適用可能である。すなわち、図６の構成から抵抗Ｒ２を削除した構成でも、本実施の形態３の効果を得ることができる。
【００８２】
［本発明の実施の形態４］
本発明の実施の形態４における送受分離スイッチ回路について、図７を用いて説明する。図７は、本実施の形態４における送受分離スイッチ回路の構成の一例を示す回路図である。この図７は、送受分離スイッチ回路の出力をＧＮＤに短絡するスイッチを設けることで送受分離性能を向上させた回路構成である。本実施の形態４では、前述した実施の形態１〜３と異なる点を主に説明する。
【００８３】
本実施の形態４では、スイッチ出力ＳＷＯＵＴに低圧ＭＯＳＦＥＴであるＮＭＯＳＦＥＴ（ＭＮ４）によるスイッチを接続する。ＮＭＯＳＦＥＴ（ＭＮ４）は、ドレインをスイッチ出力ＳＷＯＵＴの信号線に接続し、ソースはＧＮＤに接続する。かつ、ＮＭＯＳＦＥＴ（ＭＮ４）は、ゲートを論理インバータＩＮＶ１の出力に接続し、このＩＮＶ１の出力信号により制御される。このスイッチ出力ＳＷＯＵＴへのＮＭＯＳＦＥＴ（ＭＮ４）の接続により、スイッチオフ時に、ＮＭＯＳＦＥＴ（ＭＮ４）のスイッチをオンさせておくことで送受分離性能を向上する。ＮＭＯＳＦＥＴ（ＭＮ４）は、０Ｖに対してスイッチ出力ＳＷＯＵＴを低オン抵抗で接続し、寄生容量による結合で通過してきた高周波成分によるスイッチ出力ＳＷＯＵＴの変動を抑える。スイッチオン時には、ＮＭＯＳＦＥＴ（ＭＮ４）はオフさせて受信信号を通過させる。
【００８４】
以上説明した本実施の形態４における送受分離スイッチ回路によれば、前述した実施の形態１〜３と異なる効果として、スイッチオフ時に送受分離性能を向上させることができる。
【００８５】
なお、本実施の形態４においては、前述した実施の形態２の特徴である抵抗Ｒ２を接続しない構成、前述した実施の形態３の特徴であるダイオードＤ１、Ｄ２を接続しない構成でも適用可能である。すなわち、図７の構成から抵抗Ｒ２を削除した構成、図７の構成からダイオードＤ１、Ｄ２を削除した構成でも、本実施の形態４の効果を得ることができる。
【００８６】
［本発明の実施の形態５］
本発明の実施の形態５における送受分離スイッチ回路を用いた超音波探触子ならびに超音波診断装置について、図８および図９を用いて説明する。図８は、本実施の形態５における超音波診断装置の構成の一例を示すブロック図である。図９は、サブアレイの構成の一例を示すブロック図である。本実施の形態５は、前述した実施の形態１〜４で説明した送受分離スイッチ回路を用いた超音波探触子、この超音波探触子を用いた超音波診断装置の例である。
【００８７】
超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧の駆動信号を供給することで、超音波を被検体内に送信する。被検体内において、生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。
【００８８】
この超音波診断装置においては、近年、３次元立体画像を得られる装置が開発されてきており、３次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることができる。３次元の撮像のためには、超音波探触子内の振動子を、従来の１次元配列から２次元配列とする必要があり、振動子数が従来の超音波探触子に対して２乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を２乗で増やすことは不可能であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。
【００８９】
図８では、２次元配列の振動子を持つ超音波探触子１０と、本体装置５０とから構成される超音波診断装置の構成を示している。超音波探触子１０には、複数のサブアレイ２０（２０−１〜ｎのｎ個）、ＩＣ制御論理回路３０が含まれる。各サブアレイ２０には、複数の振動子２１（２１−１〜ｍのｍ個）、各振動子２１に対応する複数の送受信回路２２（２２−１〜ｍ）、各送受信回路２２に共通の加算回路２３、各送受信回路２２を制御するサブアレイ制御論理回路２４が含まれる。この超音波探触子１０では、送受信回路２２、加算回路２３、およびサブアレイ制御論理回路２４は集積回路（ＩＣ）で構成され、この集積回路とこれに対応する振動子２１は１対１のディメンジョンで重ねて実装される。
【００９０】
本体装置５０には、超音波探触子１０の各サブアレイ２０に対応するＡＦＥ（アナログフロントエンド）５１（５１−１〜ｎ）、超音波探触子１０のＩＣ制御論理回路３０を制御するプロセッサ５２が含まれる。本体装置５０は、超音波探触子１０を制御すると共に画像処理する装置である。
【００９１】
本実施の形態５の超音波診断装置では、超音波探触子１０内には各振動子２１に対して各送受信回路２２が配置され、各送受信回路２２の受信出力は加算回路２３により加算されて本体装置５０のＡＦＥ（５１）に送られる。加算回路２３において加算される振動子チャネルのグルーピング単位をサブアレイ２０と呼ぶ。
【００９２】
本体装置５０内のプロセッサ５２は、超音波探触子１０内のＩＣ制御論理回路３０に制御信号を送る。ＩＣ制御論理回路３０は、プロセッサ５２からの制御信号を受け、この制御信号に応じて送受信の切換等の制御を行う。例えば、送受分離スイッチ回路の制御にかかわる送受信切換は、サブアレイ２０を一括で制御してＩＣ制御論理回路３０の規模やＩＣ内の制御信号本数を削減することができる。あるいは、図８のように、サブアレイ２０毎にサブアレイ制御論理回路２４を配置し、制御を階層化してサブアレイ制御論理回路２４から各送受信回路２２を独立に細粒度で制御することも可能である。
【００９３】
図９には、サブアレイ２０−１（２０−２〜ｎも同様）内の構成が示されている。１振動子あたりの送受信回路２２−１（２２−２〜ｍも同様）には、送信回路２２１、送受分離スイッチ回路２２２、受信ＡＦＥ（２２３）、微小遅延回路２２４が含まれる。送信回路２２１は、高耐圧ＭＯＳＦＥＴで構成され、高圧信号を生成して振動子２１−１を駆動する回路である。送受分離スイッチ回路２２２は、前述した実施の形態１〜４で説明したスイッチ回路である。受信ＡＦＥ（２２３）は、低圧系の受信アナログフロントエンドである。微小遅延回路２２４は、送信信号を遅延させてビームフォーミングを行い、また、受信信号を遅延させて整相を行う回路である。
【００９４】
微小遅延回路２２４で整相された受信信号は、加算回路２３で加算されて本体装置５０に転送される。図９では、サブアレイ制御論理回路２４からの信号により送受分離スイッチ回路２２２のオン、オフを振動子チャネル毎に制御している。
【００９５】
以上説明した本実施の形態５における送受分離スイッチ回路を用いた超音波探触子１０ならびに超音波診断装置によれば、前述した実施の形態１〜４における送受分離スイッチ回路の効果が得られることで、以下のような効果を得ることができる。
【００９６】
例えば、超音波探触子１０内の集積回路の面積を低減し、さらには回路面積を低減することで振動子２１が配列されるピッチを縮小して回折によるグレーティングローブを低減することが可能となる。この結果、超音波診断装置の画質向上にも寄与することができる。また、消費電力を低減することにより超音波探触子１０の発熱を抑え、自然空冷可能で実装コストを抑えた低コストの超音波探触子１０を実現することができる。
【００９７】
以上、前述した実施の形態１〜５では、超音波診断装置に接続される超音波探触子１０内の集積回路に搭載することで効果を発揮することができる。本実施の形態を用いれば、高耐圧ＭＯＳＦＥＴの使用を３個のみに抑えた送受分離スイッチ回路を実現可能である。かつ、定常電流を流さないシャント回路を用い、負電圧送波時にシャント回路が自動的にスイッチオフ状態を保証する。また、シャント回路の反応する時定数は、抵抗値と容量値を適切に選ぶことにより、送信高圧信号の周波数に応じて任意に設定可能である。すなわち、本実施の形態は、小面積、低消費電力で高圧信号から低圧系回路を分離し、また微小信号を通過させるための技術として効果を発揮することができる。
【００９８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９９】
ＭＮ１〜４    ＮＭＯＳＦＥＴ
ＭＰ１        ＰＭＯＳＦＥＴ
Ｃ１          キャパシタ
Ｒ１          抵抗
Ｄ１〜２      ダイオード
ＩＮＶ１〜２  論理インバータ
ＳＨＮＴ      シャント回路
Ｖｄｄ        電源電圧
ＣＯＭＧ      共通ゲート
ＣＯＭＳ      共通ソース
ＳＷＩＮ      スイッチ入力
ＳＷＯＵＴ    スイッチ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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