(57)【要約】  第１の電界効果トランジスタのゲートに第２の電界効果トランジスタの電流路の一端が接続される。第１の電界効果トランジスタの電流路の一端に磁気トンネル接合素子の一端が接続される。第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続される。磁気トンネル接合素子の他端に第２の制御端子が接続される。第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続される。
2015041304.tif 000002
【特許請求の範囲】
【請求項１】
磁気トンネル接合素子と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを備え、
前記第１の電界効果トランジスタのゲートに前記第２の電界効果トランジスタの電流路の一端が接続され、前記第１の電界効果トランジスタの電流路の一端に前記磁気トンネル接合素子の一端が接続され、前記第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続され、前記磁気トンネル接合素子の他端に第２の制御端子が接続され、前記第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続され、
前記第１の電界効果トランジスタの電流路は、前記第１の制御端子と前記第２の制御端子と前記第３の制御端子とのそれぞれに一定の電圧が印加されると、前記第１の制御端子に印加される電圧と前記第２の制御端子に印加される電圧との大小関係に応じた方向に一定の電流が流れる定常状態に達する、
記憶回路。
【請求項２】
前記第３の制御端子に接続された選択回路と、
前記第１の制御端子と前記第２の制御端子とに接続されたリード／ライト回路と、を備え、
前記第２の電界効果トランジスタのゲートには、電源電圧あるいはグランド電位レベルの電圧が印加され、
前記磁気トンネル接合素子へのデータの書き込み時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間に、書き込み電流を流すための電圧を印加して、前記磁気トンネル接合素子を低抵抗状態と高抵抗状態とのうちのいずれかに設定し、
前記磁気トンネル接合素子からのデータの読み出し時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間の抵抗を直接又は間接的に測定する、
請求項１に記載の記憶回路。
【請求項３】
前記選択回路が前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、続いて、前記リード／ライト回路が前記第１の制御端子と前記第２の制御端子との間に電圧をかけることにより、前記第２の電界効果トランジスタをカットオフさせる、
請求項２に記載の記憶回路。
【請求項４】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが、それぞれＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴから構成される、
請求項１から３の何れか１項に記載の記憶回路。
【請求項５】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍ以降の世代の素子サイズを有し、
電源電圧は、１．０５Ｖ以下である、
請求項１から４の何れか１項に記載の記憶回路。
【請求項６】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍから３２ｎｍ世代の素子である、
請求項１から５の何れか１項に記載の記憶回路。
【請求項７】
前記第１の電界効果トランジスタのチャンネル幅と前記磁気トンネル接合素子の直径の比（Ｗｎ１／ＭＴＪΦ）および前記第１の電界効果トランジスタと前記第２の電界効果トランジスタのチャンネル幅の比（Ｗｎ１／Ｗｎ２）は、
４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
を満たす、
請求項１から６の何れか１項に記載の記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、記憶回路に関する。
【背景技術】
【０００２】
高速性と高書換耐性が得られる次世代不揮発メモリとして、抵抗変化型の記憶素子である磁気トンネル接合素子（Magnetic Tunneling Junction素子：ＭＴＪ素子）を使用したメモリが注目されている。【０００３】
ＭＴＪ素子をメモリ素子として使用する場合、ＭＴＪ素子とこれを選択するための選択デバイスとを組み合わせて使用する必要がある。選択デバイスとしては、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor field-effect transistor）、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳ（Complementary MOS）等が使用される。【０００４】
図２３に、Ｎ型ＭＯＳＦＥＴ１０ａが選択デバイスとされた場合の単位セルの回路構成を示す。ここでは、ＭＴＪ素子５０のピン層５３にＮ型ＭＯＳＦＥＴ１０ａが接続されているボトムピン構造が採用されている。端子１と端子２の一方の端子には所定の電圧が印加され、他方の端子は接地される。Ｎ型ＭＯＳＦＥＴ１０ａのゲートに、選択信号として電圧Ｖｏｎが印加され、Ｎ型ＭＯＳＦＥＴ１０ａがオンすると、ＭＴＪ素子５０に電流が流れ、ＭＴＪ素子５０に流れる電流の向きに応じたデータが書き込まれる。【０００５】
しかし、端子１が接地され、端子２に正の電圧がかけられた場合、Ｎ型ＭＯＳＦＥＴ１０ａは飽和領域で動作するため、ＭＴＪ素子５０を書き換えるために充分な電流がピン層５３からフリー層５１へ向かう方向へ流れない。一般的に、ＭＴＪ素子を平行状態から反平行状態へスイッチさせるためにピン層５３からフリー層５１へ流すことが必要な電流は、反平行状態から平行状態へスイッチさせるためにフリー層５１からピン層５３へ流すことが必要な電流よりも大きい。従って、上記の状況はＭＴＪスイッチングの観点から非常に不利な状況となる。【０００６】
ボトムピン構造ではなくトップピン構造を採用することも考えられるが、トップピン構造を作ること自体が困難である。このため、Ｎ型ＭＯＳＦＥＴ１０ａ、Ｐ型ＭＯＳＦＥＴ１０ｂのいずれの場合においてもトップピン構造を採用することは難しい。【０００７】
また、図２４には、Ｐ型ＭＯＳＦＥＴ１０ｂが選択デバイスとされた場合の回路構成を示す。ここでは、ボトムピン構造が採用されている。Ｐ型ＭＯＳＦＥＴ１０ｂのゲートは接地され、Ｐ型ＭＯＳＦＥＴ１０ｂのゲートのオン／オフが切り替えられることで、ＭＴＪ素子５０への電流の供給の有無が切り替えられる。【０００８】
しかし、端子３がグランド電位に設定され、端子２が接地されて、端子１に正の電圧がかけられた場合、Ｐ型ＭＯＳＦＥＴ１０ｂは飽和領域で動作するため、ＭＴＪ素子５０の記憶データを書き換えるために充分な電流がフリー層５１からピン層５３へ向かう方向へ流れない。この状況は、Ｎ型ＭＯＳＦＥＴの場合とは異なり、ＭＴＪ素子のスイッチに必要な電流の非対称性とＭＯＳＦＥＴに流し得る電流の非対称性との間の整合性は良い。しかし、Ｐ型ＭＯＳＦＥＴはもともとＮ型ＭＯＳＦＥＴに比べて電流供給能力が低いという問題がある。【０００９】
また、ＣＭＯＳが選択デバイスとして採用された例として、非特許文献１には、ＭＴＪ素子を含む不揮発性フリップ・フロップ回路が開示されている。ＣＭＯＳは、Ｎ型のＭＯＳＦＥＴとＰ型のＭＯＳＦＥＴを組み合わせるため、ＭＴＪ素子に対して双方向の対称な電流を流すことが可能である。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】K. Ryu et al., IEEE Trans. VLSI Systems, vol. 20, no. 11, pp. 2044-2053, Nov. 2012.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
このように、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳのそれぞれの性質を考慮すると、磁気トンネル接合素子に必要な電流を両方向から流すことが可能な選択デバイスとして最適と思われるのはＣＭＯＳである。しかし、非特許文献１にも記載されているように、ＣＭＯＳは、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＥＦＴの計２つのＭＯＳＦＥＴを含む。さらに、ＣＭＯＳは、ウエルを形成する必要がある等、単位セルのサイズをコンパクトにできず、占有面積が大きく、高集積化できないという問題がある。【００１２】
本発明は、上記実情に鑑みてなされたものであり、小型で双方向に書き込み電流を流すことができる、磁気トンネル接合素子を用いた記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の記憶回路は、
磁気トンネル接合素子と、第１の電界効果トランジスタと、第２の電界効果トランジスタとを備え、
前記第１の電界効果トランジスタのゲートに前記第２の電界効果トランジスタの電流路の一端が接続され、前記第１の電界効果トランジスタの電流路の一端に前記磁気トンネル接合素子の一端が接続され、前記第１の電界効果トランジスタの電流路の他端に第１の制御端子が接続され、前記磁気トンネル接合素子の他端に第２の制御端子が接続され、前記第２の電界効果トランジスタの電流路の他端に第３の制御端子が接続され、
前記第１の電界効果トランジスタの電流路は、前記第１の制御端子と前記第２の制御端子と前記第３の制御端子とのそれぞれに一定の電圧が印加されると、前記第１の制御端子に印加される電圧と前記第２の制御端子に印加される電圧との大小関係に応じた方向に一定の電流が流れる定常状態に達する。【００１４】
前記第３の制御端子に接続された選択回路と、前記第１の制御端子と前記第２の制御端子とに接続されたリード／ライト回路と、をさらに備えてもよい。この場合、前記第２の電界効果トランジスタのゲートには、電源電圧あるいはグランド電位レベルの電圧が印加され、前記磁気トンネル接合素子へのデータの書き込み時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間に、書き込み電流を流すための電圧を印加して、前記磁気トンネル接合素子を低抵抗状態と高抵抗状態とのうちのいずれかに設定し、前記磁気トンネル接合素子からのデータの読み出し時に、前記選択回路は、前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、前記リード／ライト回路は、前記第１の制御端子と前記第２の制御端子との間の抵抗を直接又は間接的に測定する。【００１５】
例えば、前記選択回路が前記第３の制御端子に電源電圧あるいはグランド電位レベルの電圧を印加し、続いて、前記リード／ライト回路が前記第１の制御端子と前記第２の制御端子との間に電圧をかけることにより、前記第２の電界効果トランジスタをカットオフさせる。【００１６】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが、例えば、それぞれＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴから構成される。【００１７】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、例えば、テクノロジーノード９０ｎｍ以降の世代の素子サイズを有し、電源電圧は、１．０５Ｖ以下である。【００１８】
例えば、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとは、テクノロジーノード９０ｎｍから３２ｎｍ世代の素子である。【００１９】
前記第１の電界効果トランジスタのチャンネル幅と前記磁気トンネル接合素子の直径の比（Ｗｎ１／ＭＴＪΦ）および前記第１の電界効果トランジスタと前記第２の電界効果トランジスタのチャンネル幅の比（Ｗｎ１／Ｗｎ２）は、
４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
を満たすことが望ましい。
【発明の効果】
【００２０】
本発明によれば、簡易で小型の選択デバイスで、磁気トンネル接合素子に必要な電流を双方向に流すことができる。
【図面の簡単な説明】
【００２１】
【図１】実施形態１に係る記憶回路（メモリ装置）の構成を示す図である。
【図２Ａ】ＭＴＪ素子のスイッチングを説明するための図である。
【図２Ｂ】ＭＴＪのスイッチングを説明するための図である。
【図３】ＭＴＪ素子の抵抗特性を示す図である。
【図４】ＭＴＪ素子のスイッチングの特性を示す図である。
【図５】実施形態１に係る記憶回路（メモリ装置）の動作を説明するための図である。
【図６Ａ】実施形態１に係る記憶回路の各ノードの電圧の変化を示す図であり、図５に示す書き込み電流Ｉ１を流すときの電圧変化を示す図である。
【図６Ｂ】実施形態１に係る記憶回路の各ノードの電圧の変化を示す図であり、図５に示す書き込み電流Ｉ２を流すときの電圧変化を示す図である。
【図７】実施形態２に係る記憶回路の構成を示す図である。
【図８Ａ】実施形態２に係る記憶回路の各ノードの電圧の変化を示す図であり、書き込み電流を流すときの電圧変化を示す図である。
【図８Ｂ】実施形態２に係る記憶回路の各ノードの電圧の変化を示す図であり、逆方向の書き込み電流を流すときの電圧変化を示す図である。
【図９】実施形態１に係る記憶回路の各ノードの電位差の時間変化を示す図である。
【図１０】ＭＴＪモデルのスイッチング特性を示す図である。
【図１１】複数種の選択デバイスのチャンネル幅のシミュレーション結果を示す図である。
【図１２】ＭＴＪ素子のスイッチングのシミュレーション結果を示す図である。
【図１３】ＭＴＪ素子のスイッチングのシミュレーション結果を示す図である。
【図１４Ａ】シミュレーションで使用したＮＦＥＴのレイアウトを示す図である。
【図１４Ｂ】シミュレーションで使用したＰＦＥＴのレイアウトを示す図である。
【図１４Ｃ】シミュレーションで使用したＣＭＯＳのレイアウトを示す図である。
【図１４Ｄ】シミュレーションで使用したＢｏｏｓｔｅｄＮＦＥＴのレイアウトを示す図である。
【図１５】テクノロジーノード９０ｎｍにおける、電源電圧と各種選択デバイスの素子面積の関係を示す図である。
【図１６】テクノロジーノード９０ｎｍ以降における、ＭＴＪのスケーリングを示す図である。
【図１７】テクノロジーノード９０ｎｍ以降における、選択素子の素子面積を示す図である。
【図１８】テクノロジーノード９０ｎｍ以降における、ＭＴＪのスケーリングと選択素子のチャネル幅との関係を示す図である。
【図１９】実施形態に係る記憶回路の応用例を示す回路図であり、ＦＰＧＡのクロスバースイッチに適用した例を示す図である。
【図２０】実施形態に係る記憶回路の応用例を示す回路図である。
【図２１】実施形態に係る記憶回路の応用例を示す回路図である。
【図２２】実施形態に係る記憶回路の応用例を示す回路図である。
【図２３】Ｎ型のＭＯＳＦＥＴを選択デバイスとした場合の回路構成を示す図である。
【図２４】Ｐ型のＭＯＳＦＥＴを選択デバイスとした場合の回路構成を示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら本発明の実施形態を説明する。
（実施形態１）
図１に、実施形態１に係る記憶回路１００の構成を示す。
【００２３】
記憶回路１００は、選択デバイス１０と磁気トンネル接合素子（以下、ＭＴＪ素子）５０を含む。選択デバイス１０は２個のＮ型ＭＯＳＦＥＴ１１、１２から構成される。
【００２４】
Ｎ形ＭＯＳＦＥＴ１２のドレイン（電流路の一端）は、ＭＴＪ素子５０のピン層５３に接続されている。ＭＴＪ素子５０のフリー層５１（ＭＴＪ素子５０の一端）は、制御端子７０ａに接続されている。また、Ｎ形ＭＯＳＦＥＴ１２のソース（電流路の他端）は、制御端子７０ｂに接続されている。
【００２５】
Ｎ形ＭＯＳＦＥＴ１２のゲートは、Ｎ形ＭＯＳＦＥＴ１１のドレイン（電流路の一端）に接続されている。Ｎ形ＭＯＳＦＥＴ１１のゲートには、正極性の電源電圧Ｖｄｄが印加されている。Ｎ形ＭＯＳＦＥＴ１１のソース（電流路の他端）は、選択制御端子７０ｃに接続されている。
【００２６】
なお、Ｎ形ＭＯＳＦＥＴ１２は、ＭＴＪ素子５０に比較的大きな書き込み電流を流すドライバ・トランジスタである。Ｎ形ＭＯＳＦＥＴ１１は、Ｎ形ＭＯＳＦＥＴ１２を制御するためのバリヤ・トランジスタであり、Ｎ形ＭＯＳＦＥＴ１１には、電流がほとんど流れない。Ｎ形ＭＯＳＦＥＴ１１のチャネル幅（素子サイズ）は、Ｎ形ＭＯＳＦＥＴ１２のチャネル幅（素子サイズ）に比べて小さい。
【００２７】
次に、ＭＴＪ素子５０は、図２Ａ、図２Ｂに示すように、フリー層５１、絶縁層５２、ピン層５３の３層から構成されている。絶縁層５２は、ＭｇＯやＡｌ２Ｏ３の薄膜から形成され、フリー層５１及びピン層５３は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体、またはこれらの合金からなる単層や複数の層で形成される。さらに、ピン層５１には電極５１ａ、フリー層５３には電極５３ａが形成されている。
【００２８】
フリー層５１は二点破線矢印で示す磁化の向きが固定されておらず、電流が供給されると、その磁化の向きは変化する。また、ピン層５３は磁化の向きが固定されている。図２Ａは、フリー層５１とピン層５３の磁化の向きが揃っている状態（平行状態）を示し、図２Ｂは、フリー層５１とピン層５３の磁化の向きが逆である状態（反平行状態）を示す。
【００２９】
ＭＴＪ素子５０は、平行状態と反平行状態とで、その抵抗値が異なるという性質を有する。図３にＭＴＪ素子５０の電流−抵抗特性を示す。ここで、縦軸は抵抗Ｒを示し、横軸はＭＴＪ素子５０に供給される電流Ｉを示す。ＭＴＪ素子５０の抵抗値は、フリー層５１とピン層５３の磁化方向の相対的な向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。フリー層５１とピン層５３の磁化の向きが互いに平行の場合、ＭＴＪ素子５０の磁気抵抗は小さくなる。この状態は低抵抗状態ＲＰと呼ばれている。一方、磁化の向きが互いに逆の場合、磁気抵抗は大きくなる。この状態は高抵抗状態ＲＡＰと呼ばれている。
【００３０】
ＭＴＪ素子５０は、図２Ｂに示すように反平行状態のとき、フリー層５１からピン層５３へ向かう方向へ電流（順方向電流Ｉｃ０）が供給されると、ピン層５３からフリー層５１に注入される多数スピンの電子により、フリー層５１の磁化が反転し、平行状態（低抵抗状態ＲＰ）となる。一方、ＭＴＪ素子５０は、図２Ａに示すように平行状態のとき、ピン層５３からフリー層５１へ向かう電流（逆方向電流Ｉｃ１）が供給されると、スピンの電子がフリー層５１からピン層５３に注入される。しかしながら、ピン層５３の磁化と平行でないスピンの電子は、絶縁層５２で反射される。これにより、ＭＴＪ素子５０は、フリー層５１の磁化が反転し、反平行状態（高抵抗状態ＲＡＰ）となる。
【００３１】
ＭＴＪ素子５０は、反平行状態のときに逆方向電流Ｉｃ１が供給された場合、その状態は変化せずに維持される。また、ＭＴＪ素子５０は、平行状態のときに順方向電流Ｉｃ０が供給された場合もその状態は維持される。
【００３２】
なお、図３に示すように、平行状態（低抵抗状態ＲＰ）から反平行状態（高抵抗状態ＲＡＰ）へのスイッチするための逆方向電流Ｉｃ１は、反平行状態（高抵抗状態ＲＡＰ）から平行状態（低抵抗状態ＲＰ）へスイッチするための順方向電流Ｉｃ０より大きいことが知られている。
【００３３】
平行状態と反平行状態とを、例えば”０”、”１”と対応付け、平行状態と反平行状態とを制御することで、ＭＴＪ素子５０を記憶素子として利用することができる。
【００３４】
さらに、図４に、ＭＴＪ素子５０のスイッチングの特性を示す。ここで、縦軸は書き込みに必要な閾値電流を示し、横軸は書き込みのパルス幅（時間）を示す。曲線Ａは、平行状態（低抵抗状態ＲＰ）から反平行状態（高抵抗状態ＲＡＰ）にスイッチするための逆方向電流Ｉｃ１の大きさと時間の特性を示す。また、曲線Ｂは、反平行状態（高抵抗状態ＲＡＰ）から平行状態（低抵抗状態ＲＰ）へスイッチするための順方向電流Ｉｃ０の大きさと時間の特性を示す。
【００３５】
図４に示すように、順方向電流Ｉｃ０、逆方向電流Ｉｃ１のいずれの場合も、書き込みのパルス幅が短い程、書き込みに必要な電流は大きくなっている。つまり、ＭＴＪ素子５０を高速にスイッチさせ、高速デバイスとして機能させるためには、ある程度大きな電流を流すことが必要である。従って、選択デバイス１０を構成するＮ形ＭＯＳＦＥＴ１２もある程度大きな電流を流すことが要求される。
【００３６】
次に、記憶回路１００の動作について、図５、図６Ａ及び図６Ｂを参照して説明する。なお、以下の説明では、テクノロジーノードとして９０ｎｍを採用することとし、記憶回路１００の電源電圧は１Ｖを基準とする。また、Ｎ型ＭＯＳＦＥＴ１１、１２のしきい値電圧Ｖｔｈ＝０．２Ｖとする。
【００３７】
記憶回路１００を使用する場合、図５に示すように、制御端子７０ａと７０ｂは、リード／ライト回路１０１に接続され、選択制御端子７０ｃは、選択回路１０２に接続される。Ｎ形ＭＯＳＦＥＴ１１のゲートには、電源電圧Ｖｄｄ（≒１Ｖ）が印加される。記憶回路１００が非選択状態では、選択回路１０２は、図６Ａ、図６Ｂに示すように、選択制御端子７０ｃに０Ｖの電圧Ｖｏｎを印加し、リード／ライト回路１０１は、制御端子７０ａと７０ｂに０Ｖの電圧Ｖｉｎ１とＶｉｎ２とを印加する。この時、Ｎ形ＭＯＳＦＥＴ１２はオフしており、Ｎ型ＭＯＳＦＥＴ１２に電流が流れることはない。従って、ＭＴＪ素子５０にも電流は流れない。
【００３８】
ＭＴＪ素子５０に電流Ｉ１を流す場合、まず、選択回路１０２が、図６Ａに示すように、選択制御端子７０ｃにオン電圧Ｖｏｎ（１Ｖ）を印加する。これによりＮ形ＭＯＳＦＥＴ１１を介してＮ型ＭＯＳＦＥＴ１２に印加されるゲート電圧Ｖｇは、Ｖｏｎ−Ｖｔｈ≒１Ｖ−０．２Ｖ≒０．８Ｖとなる。
【００３９】
その後、リード／ライト回路１０１が、電圧Ｖｉｎ２を０Ｖレベルに維持したまま、電圧Ｖｉｎ１をハイレベル（≒１Ｖ）とする。これにより、Ｎ形ＭＯＳＦＥＴ１２を通して、電流Ｉ１が流れ始める。
【００４０】
Ｎ形ＭＯＳＦＥＴ１２のチャネルとゲートの間の容量結合により、ゲート電圧Ｖｇは、おおよそ、Ｖｉｎ１＋Ｖｏｎ−Ｖｔｈ≒１．３５Ｖ程度まで上昇する。併行して、Ｎ形ＭＯＳＦＥＴ１２のドレイン電圧Ｖｄも上昇した。従って、Ｎ形ＭＯＳＦＥＴ１２の電流駆動能力が高くなり、ＭＯＳＦＥＴ１２は、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチするために必要で十分な電流Ｉ１を供給できる。なお、ゲート電圧Ｖｇの上昇により、カットオフされたＮ形ＭＯＳＦＥＴ１１がオフする。これにより、Ｎ形ＭＯＳＦＥＴ１２のソースゲート間の電荷は維持され、ゲート電圧Ｖｇが電源電圧まで低下する、という事態は発生しない。
【００４１】
書き込み完了後、リード／ライト回路１０１は電圧Ｖｉｎ１を０Ｖに下げ、続いて、選択回路１０２が、オン電圧Ｖｏｎを０Ｖとする。
【００４２】
一方、ＭＴＪ素子５０に電流Ｉ２を流す場合、選択回路１０２が、図６Ｂに示すように、まず、選択制御端子７０ｃにオン電圧Ｖｏｎ（≒１Ｖ）を印加する。これにより、ゲート電圧Ｖｇ≒Ｖｏｎ−Ｖｔｈ１＝１Ｖ−０．２Ｖ≒０．８Ｖとなる。
【００４３】
続いて、リード／ライト回路１０１は、Ｖｉｎ１＝０を維持したまま、Ｖｉｎ２をハイレベル（≒１Ｖ）とする。これにより、電流Ｉ２が流れ始める。チャネルとゲートの間の容量結合により、ゲート電圧Ｖｇは、上昇し、１Ｖ程度まで上昇する。従って、Ｎ形ＭＯＳＦＥＴ１２はＭＴＪ素子５０に充分な電流Ｉ２を供給することができる。なお、ゲート電圧Ｖｇの上昇により、カットオフされたＮ形ＭＯＳＦＥＴ１１がオフする。これにより、Ｎ形ＭＯＳＦＥＴ１２のソースゲート間の電荷は維持され、ゲート電圧Ｖｇが電源電圧まで低下する、という事態は発生しない。
【００４４】
その後、制御端子７０ｃ、制御端子７０ａからの電圧の供給が停止されると、ノードＧ、ノードＤにかかる電圧も下降し、最終的には０Ｖとなった。
【００４５】
このようにして、記憶回路１００にあっては、選択デバイス１０が充分な電流を双方向にＭＴＪ素子５０に流し、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチさせることができる。
【００４６】
一方、読み出し動作の際には、選択回路１０２が、Ｖｏｎをハイレベルとして、記憶素子１００を選択し、続いて、リード／ライト回路１０１が、直接又は間接的に、ＭＴＪ素子５０の抵抗値（高又は低）を測定する。リード／ライト回路１０１は、測定した抵抗値に対応するデータを特定する。
【００４７】
（実施形態２）
上記実施形態１では、選択デバイスをＮ形ＭＯＳＦＥＴから構成したが、選択デバイスをＰ型ＭＯＳＦＥＴから構成した場合であっても、両方向の電流を供給することが可能である。
【００４８】
図７に、Ｐ形ＭＯＳＦＥＴから構成された選択デバイス１１０とＭＴＪ素子５０を含む記憶回路２００の構成を示す。実施形態１との違いは、選択デバイス１１０として、２個のＰ型のＭＯＳＦＥＴ１１１、１１２を使用することである。また、Ｐ型ＭＯＳＦＥＴ１１１のゲートは、グランドＧＮＤ（０Ｖ）と接続されている。
【００４９】
以下、記憶回路２００の動作について、図８Ａ、図８Ｂを参照して説明する。なお、図示はしないが、図５と同様に、リード／ライト回路１０１、選択回路１０２等が接続される。記憶回路２００が非選択状態では、図８Ａ、図８Ｂに示すように、選択制御端子７０ｃに０Ｖの電圧Ｖｏｎが印加され、制御端子７０ａと７０ｂに１Ｖの電圧Ｖｉｎ１とＶｉｎ２とが印加されている。この時、Ｐ形ＭＯＳＦＥＴ１１２はオフしており、Ｐ型ＭＯＳＦＥＴ１１２に電流が流れることはない。従って、ＭＴＪ素子５０にも電流は流れない。
【００５０】
ＭＴＪ素子５０に電流Ｉ１を流す場合、図８Ａに示すように、選択制御端子７０ｃに、オン電圧Ｖｏｎとして０Ｖの電圧が印加される。Ｐ形ＭＯＳＦＥＴ１１１のゲート側のノードＧは、１Ｖから|Ｖｔｈ１|の電圧まで低下する。ここで、Ｖｔｈ１はＰ形ＭＯＳＦＥＴ１１１の閾値電圧でありマイナスの値を取る。
【００５１】
ここで、制御端子７０ｂに印可される電圧Ｖｉｎ１は１Ｖから０Ｖに下げられる。なお、制御端子７０ａの電位は１Ｖである。ノードＧにかかる電圧はＰ形ＭＯＳＦＥＴ１１２のしきい値電圧Ｖｔｈ２を超えているので、Ｐ形ＭＯＳＦＥＴ１１２にチャネルが形成されており、Ｐ形ＭＯＳＦＥＴ１１２のソース−ドレイン間に電流が流れる。
【００５２】
チャネルとゲートの間の容量結合によりノードＧにかかる電圧はさらに下降する。従って、Ｐ形ＭＯＳＦＥＴ１１２は線形領域にバイアスされる。
【００５３】
このように、Ｐ形ＭＯＳＦＥＴ１１２のソース−ドレイン間に電流が流れると、ＭＴＪ素子５０とＭＯＳＦＥＴ１１２を含む電流パスが形成され、ＭＴＪ素子５０のピン層５３からフリー層５１に向かう方向へ電流が流れる。また、Ｐ形ＭＯＳＦＥＴ１１１を介して、Ｐ形ＭＯＳＦＥＴ１１２がオフされると、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスは切断されるため、ＭＴＪ素子５０への電流の供給が停止される。
【００５４】
一方、ＭＴＪ素子５０に逆方向に電流を流す場合、記憶回路２００は以下のように動作する。
【００５５】
図８Ｂに示すように、選択制御端子７０ｃから、オン電圧Ｖｏｎとして０Ｖの電圧が印加される。ＭＯＳＦＥＴ１１１のゲート側のノードＧは、１Ｖから｜Ｖｔｈ１|の電圧まで低下する。
【００５６】
ここで、制御端子７０ａに印加する電圧Ｖｉｎ２は１Ｖから０Ｖに引き下げられる。なお、制御端子７０ｂの電位は１Ｖとなっているものとする。このときノードＧにかかる電圧はＰ形ＭＯＳＦＥＴ１１２のしきい値電圧Ｖｔｈ２を超えているので、Ｐ形ＭＯＳＦＥＴ１１２にチャネルが形成されている。従って、Ｐ形ＭＯＳＦＥＴ１１２のドレインからソースに向かって電流が流れる。つまり先ほどとは逆方向の電流が流れる。
【００５７】
チャネルとゲートの間の容量結合によりノードＧにかかる電圧はさらに下降し、Ｐ形ＭＯＳＦＥＴ１１２は線形領域に逆バイアスされる。
【００５８】
従って、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスが形成され、ＭＴＪ素子５０のフリー層５１からピン層５３に向かう方向へ電流が流れる。また、Ｐ形ＭＯＳＦＥＴ１１１を介して、Ｐ形ＭＯＳＦＥＴ１１２がオフされると、ＭＴＪ素子５０とＰ形ＭＯＳＦＥＴ１１２を含む電流パスは切断され、ＭＴＪ素子５０へは電流の供給が停止される。
【００５９】
このようにして、記憶回路２００にあっても、実施形態１と同様に、選択デバイス１２０が充分な電流を双方向にＭＴＪ素子５０に流し、ＭＴＪ素子５０の平行状態と反平行状態とをスイッチさせることができる。
【００６０】
なお、図１に示す記憶回路１００のＭＯＳＦＥＴ１２のノードＧにかかる電圧Ｖｇは、図６Ａ、図６Ｂに示すように、１Ｖ以上の電位となる。図９に、図６Ａ、図６Ｂに示した各ノードの電圧変化波形に対応した、ＶｇとＶｄ、ＶｇとＶｉｎ１、ＶｇとＶｉｎ２の電位差の時間変化を示す。図９に示すように、ＶｇとＶｄ、ＶｇとＶｉｎ１、ＶｇとＶｉｎ２の電位差のいずれも１Ｖを超えることはない。従って、図１に示す記憶回路１００のＭＯＳＦＥＴ１２の絶縁膜の信頼性について問題はない。また、図７に示す記憶回路２００のＭＯＳＦＥＴ１１２のゲート絶縁膜についても同様である。
【００６１】
次に、実施形態に係る選択デバイスの優位性の１つを説明するため、選択デバイスのチャンネル幅について考察する。ここでは、選択デバイスとして、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳ、上述の実施形態１で説明した２個のＮ型ＭＯＳＦＥＴから構成される選択デバイス１０（以下、ＢｏｏｓｔｅｄＮＦＥＴと呼ぶ）をそれぞれ採用した場合を比較する。なお、いずれの回路も、１０ナノ秒以内に双方向のスイッチングが完了するように構成されている。
【００６２】
図１０に、比較検討に使用したＭＴＪ素子のモデル（以下、ＭＴＪモデルと呼ぶ）のスイッチング特性を示す。このＭＴＪモデルは、図１０に示すようなスイッチング特性を有し、平行状態での抵抗値ＲＰは１．２ｋΩであり、反平行状態での抵抗値ＲＡＰは２．５６ｋΩである。
【００６３】
選択デバイスをそれぞれ、Ｎ型ＭＯＳＦＥＴ（以下、適宜ＮＦＥＴとよぶ）、Ｐ型ＭＯＳＦＥＴ（以下、適宜ＰＦＥＴと呼ぶ）、ＣＭＯＳとして、ＭＴＪ素子をボトムピン構造で接続した回路の、電源電圧Ｖｄｄを０．８Ｖ〜１．２Ｖまで、０．０５Ｖずつ変化させた場合について、それぞれ電源電圧について選択デバイスのチャネル幅を測定した。なお、ＣＭＯＳとＢｏｏｓｔｅｄＮＦＥＴについては、２つのチャンネル幅の合計をチャンネル幅とした。
【００６４】
図１１にシミュレーション結果を示す。縦軸は、チャンネル幅を示し、横軸は、電源電圧Ｖｄｄを示す。図１１に示すように、ＢｏｏｓｔｅｄＮＦＥＴのトータルチャンネル幅が最も小さい。従って、小型化、高集積化に有利である。
【００６５】
次に、９０ｎｍテクノロジーで、選択デバイスを製造し、電源電圧を１Ｖとした場合に、ＭＴＪ素子が平行状態から反平行状態へスイッチするのに要する印加電圧とスイッチングに要する時間とをシミュレーションした。選択デバイスは、ＮＦＥＴ、ＰＦＥＴ、ＣＭＯＳ、ＢｏｏｓｔｅｄＮＦＥＴであり、ＭＴＪ素子をボトムピン構造で接続した。ＭＴＪ素子として前述のＭＴＪモデルを使用する。
【００６６】
図１２に示すように、ＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．４２２Ｖであり、スイッチングに要した時間は、６．５ナノ秒である。ＰＦＥＴを使用した場合、スイッチングに必要な電圧は０．５７７Ｖであり、スイッチングに要した時間は、２．６ナノ秒である。ＣＭＯＳを使用した場合、スイッチングに必要な電圧は０．４２８Ｖであり、スイッチングに要した時間は、６．３ナノ秒である。ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．４１３Ｖであり、スイッチングに要した時間は、７．９ナノ秒である。いずれの場合も、１０ナノ秒未満でスイッチングさせることが可能であった。
【００６７】
同様の構成で、ＭＴＪが反平行状態から平行状態へスイッチするのに要する印加電圧とスイッチングに要する時間とをシミュレーションした。
【００６８】
図１３にシミュレーション結果を示す。ＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．９２０Ｖであり、スイッチングに要した時間は、０．９ナノ秒である。ＰＦＥＴを使用した場合、スイッチングに必要な電圧は０．３３１Ｖであり、スイッチングに要した時間は、８．７ナノ秒である。ＣＭＯＳを使用した場合、スイッチングに必要な電圧は０．４６４Ｖであり、スイッチングに要した時間は、１．３ナノ秒である。ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、スイッチングに必要な電圧は０．５０６Ｖであり、スイッチングに要した時間は、１．２ナノ秒である。いずれの場合も、１０ナノ秒未満でスイッチングさせることが可能であった。このように、実施形態１にかかるＢｏｏｓｔｅｄＮＦＥＴを使用した場合、十分なスイッチング速度を得られる。
【００６９】
図１４Ａ、図１４Ｂ、図１４Ｃ、図１４Ｄに、これらのシミュレーションで使用したそれぞれの選択デバイスのレイアウトを示す。各選択デバイスとも、幅は同じく０．７４マイクロメートルであるが、ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、選択デバイスの長さは、２．０３マイクロメートルであり、他のデバイスより小さい。つまり、ＢｏｏｓｔｅｄＮＦＥＴを使用した場合、選択デバイスの面積を最も小さくできる。
【００７０】
さらに、テクノロジーノード９０ｎｍにおける電源電圧とデバイス面積との関係を図１５に示す。図示するように、テクノロジーノード９０ｎｍにおいて、電源電圧が１．０５Ｖ以下の場合には、占有面積の点では、ＢｏｏｓｔｅｄＮＦＥＴが最も優れている。
【００７１】
さらに、９０ｎｍテクノロジーからＭＯＳＦＥＴとともにＭＴＪ素子もスケーリングを行う場合のデバイスサイズとパラメータがどのように変化してゆくのかを図１６に示す。ここでも、ＭＴＪ素子は双方向のスイッチングを１０ｎｓ未満に行えるということを前提にした。なお、ＭｇＯ（絶縁層）の膜厚は一定とした。
【００７２】
このときの、スケーリングしたＭＴＪ素子を駆動するために必要となるテクノロジーノード別の選択デバイスの占有面積を図１７に示す。図１７から、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代においては、ＢｏｏｓｔｅｄＮＦＥＴが最も優れている事が分かる。
【００７３】
さらに、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代において、ＭＴＪ及び選択デバイスを最適化したときの、ＭＴＪ素子の直径と選択デバイスのサイズの比を、図１８に示す。ここで、ＭＴＪΦ、Ｗｎ１およびＷｎ２は、ＭＴＪ素子の直径、本提案のＭＴＪ選択デバイスのドライバ・トランジスタ（大きい方のトランジスタ；図１ではＭＯＳＦＥＴ１２、図７ではＭＯＳＦＥＴ１１２）のチャンネル幅および本提案のＭＴＪ選択デバイスのバリヤ・トランジスタ（小さい方のトランジスタ；図１ではＭＯＳＦＥＴ１１、図７ではＭＯＳＦＥＴ１１１）のチャンネル幅をそれぞれ示す。
【００７４】
この表等から、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代においては、ＭＴＪ選択デバイスのドライバ・トランジスタのチャンネル幅とＭＴＪの直径の比（Ｗｎ１／ＭＴＪΦ）およびＭＴＪ選択デバイスのドライバ・トランジスタとバリヤ・トランジスタのチャンネル幅の比（Ｗｎ１/Ｗｎ２)が次式を満たすことが望ましいことが分かる。
４≦Ｗｎ１／ＭＴＪΦ≦１５、２≦Ｗｎ１／Ｗｎ２≦５
なお、望ましくは、６≦Ｗｎ１／ＭＴＪΦ≦1２、４≦Ｗｎ１／Ｗｎ２≦５  である。この範囲を外れると、テクノロジーノードの９０ｎｍ世代から３２ｎｍ世代において、メモリ素子を構成する各デバイスのサイズ比のバランスが悪化し、無駄が生し、効率が低下する。
【００７５】
次に、上述の実施形態で説明したＢｏｏｓｔｅｄＮＦＥＴの応用例について説明する。図１９〜図２２にＢｏｏｓｔｅｄＮＦＥＴを応用した回路の例を示す。破線で囲まれた部分がＢｏｏｓｔｅｄＮＦＥＴである。
【００７６】
図１９に示す回路では、ＢｏｏｓｔｅｄＮＦＥＴを不揮発性ＦＰＧＡのクロスバースイッチの一部として使用する例を示す。このような構成とすることにより、不揮発性のＦＰＧＡのメモリセルとしてＭＴＪを使用することができる。
【００７７】
図２０に示す回路では、ＭＴＪのフリー層とビットラインＢＬが接続され、ＭＴＪのピン層と接続されている方のＭＯＳＦＥＴの一方の端子とソースラインＳＬが接続され、ＭＴＪに直接接続されていない方のＭＯＳＦＥＴの一方の端子とワードラインＷＬが接続されている。ワードラインＷＬによりＭＴＪが選択され、ビットラインＢＬとソースラインＳＬの間の抵抗値から記憶データが読み出され、ビットラインＢＬとソースラインＳＬに印加する電圧が調整されることにより、ＭＴＪに流れる電流が制御されて、データが書き込まれる。
【００７８】
図２１に示す回路は、１個のＭＴＪと１個のＭＴＪの駆動用のＭＯＳＦＥＴとから構成されるインバータを２個有し、それぞれのインバータの出力端子とビットライン（またはビットラインバー）ＢＬ、／ＢＬとの間に、ＢｏｏｓｔｅｄＮＦＥＴが設けられている。
【００７９】
図２２には、不揮発性ラッチ回路に、ＢｏｏｓｔｅｄＮＦＥＴを採用した例を示す。
なお、図１９〜図２２の回路は何れも、機能的には、図５に例示した選択回路１０２とリード／ライト回路１０１として動作する部分に接続されている。
【００８０】
以上説明したように、本実施の形態によれば、小型でＭＴＪ素子に十分な書き込み電流を流すことができる占有面積の小さい選択デバイスを提供でき、テクノロジーノード９０ｎｍ以降の選択デバイスとして利用できる。
【００８１】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施形態ではなく、請求の範囲によって示される。そして、請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【００８２】
本出願は、２０１３年９月２０日に出願された日本国特許出願２０１３−１９６２０２号に基づく。本明細書中に、この明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
【産業上の利用可能性】
【００８３】
本発明は、磁気トンネル接合素子を用いた記憶回路に適用可能である。
【符号の説明】
【００８４】
１０、１１０  選択デバイス
１０ａ  Ｎ型のＭＯＳＦＥＴ
１０ｂ  Ｐ型のＭＯＳＦＥＴ
１１、１２  Ｎ型ＭＯＳＦＥＴ
５０  ＭＴＪ素子
５１  フリー層
５１ａ  電極
５２  絶縁層
５３  ピン層
５３ａ  電極
７０ａ、７０ｂ、７０ｃ  制御端子
１００、２００  記憶回路
１１１、１１２  Ｐ型ＭＯＳＦＥＴ
【図１】
2015041304.tif 000003
【図２Ａ】
2015041304.tif 000004
【図２Ｂ】
2015041304.tif 000005
【図３】
2015041304.tif 000006
【図４】
2015041304.tif 000007
【図５】
2015041304.tif 000008
【図６Ａ】
2015041304.tif 000009
【図６Ｂ】
2015041304.tif 000010
【図７】
2015041304.tif 000011
【図８Ａ】
2015041304.tif 000012
【図８Ｂ】
2015041304.tif 000013
【図９】
2015041304.tif 000014
【図１０】
2015041304.tif 000015
【図１１】
2015041304.tif 000016
【図１２】
2015041304.tif 000017
【図１３】
2015041304.tif 000018
【図１４Ａ】
2015041304.tif 000019
【図１４Ｂ】
2015041304.tif 000020
【図１４Ｃ】
2015041304.tif 000021
【図１４Ｄ】
2015041304.tif 000022
【図１５】
2015041304.tif 000023
【図１６】
2015041304.tif 000024
【図１７】
2015041304.tif 000025
【図１８】
2015041304.tif 000026
【図１９】
2015041304.tif 000027
【図２０】
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【図２１】
2015041304.tif 000029
【図２２】
2015041304.tif 000030
【図２３】
2015041304.tif 000031
【図２４】
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【国際調査報告】
2015041304.tif 000033
2015041304.tif 000034