(57)【要約】  半導体装置の製造方法は、半導体基板（１）の表面上に形成された絶縁膜３を介して薄膜半導体層（４）を堆積する工程と、薄膜半導体層に第１不純物イオンを薄膜半導体層の堆積時の膜厚よりも第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、薄膜半導体層に第２不純物イオンを第１不純物イオンのドーズ量よりも高いドーズ量で選択的にイオン注入する工程とを含み、薄膜半導体層中の第１不純物イオンが注入された領域（５）と第２不純物イオンが注入された領域（６）とによって温度検出用のダイオード（３１）を形成する。
2014199558.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された絶縁膜を介して薄膜半導体層を堆積する工程と、
前記薄膜半導体層に第１不純物イオンを前記薄膜半導体層の前記堆積時の膜厚よりも前記第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、
前記薄膜半導体層に第２不純物イオンを前記第１不純物イオンのドーズ量よりも高いドーズ量で選択的にイオン注入する工程と、を含み、
前記薄膜半導体層中の前記第１不純物イオンが注入された領域と前記第２不純物イオンが注入された領域とによって温度検出用のダイオードを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記薄膜半導体層にイオン注入された前記第１および第２不純物イオンを活性化させる熱処理を施すことにより、前記薄膜半導体層中に、前記膜厚よりも薄い第１導電型の第１主電極領域および第２導電型の第２主電極領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記薄膜半導体層は、多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の前記ダイオードが形成された部分とは異なる領域に主素子を集積化する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記主素子を集積化する工程は、前記半導体基板の表面に第３不純物イオンをイオン注入して、第１導電型のコンタクト領域を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１不純物イオンのイオン注入は、前記第３不純物イオンのイオン注入とは別工程で行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１不純物イオンのイオン注入は、前記薄膜半導体層の全面に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１不純物イオンは、ボロンであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記薄膜半導体層の膜厚は、２００ｎｍ以上６００ｎｍ以下であることを特徴とする請求項１乃至請求項８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、同一の半導体基板に、主半導体素子と、この主半導体素子の通電時の異常な温度上昇を即座に検知し、熱暴走による素子破壊を抑えるための温度検出用ダイオードとを有する半導体装置の製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと称することもある）をインバータ等で使用した場合、負荷短絡という、過電圧、過電流となるモードがある。このようなモードに陥った場合でも素子破壊を回避するためにパワーデバイス自体に、過電圧、過電流による異常発熱をできるかぎり遅延なく検出する機能などの耐過電圧、耐過電流性能を備えることが望ましい。そのようなものとして、大電流の流れるパワーＩＧＢＴやパワーＭＯＳＦＥＴなどの主半導体素子と、温度検出用のダイオード(温度センスダイオード)とを同一の半導体基板に一体に組み込んだデバイス構造が知られている。【０００３】
図１１に示すように、一般にダイオードの順方向電圧（以降、順電圧）は、素子の温度上昇とともにリニアに低下する関係があることが知られている。この特性を利用すれば、主半導体素子（以降、主素子と称する）が搭載される半導体基板の表面上に絶縁膜を介して温度検出用ダイオード層を形成すると、主素子の温度変化を即座に電圧変化として検出することができる。検出した主素子の温度が主素子の許容温度を超えていれば、主素子のゲート電圧を下げて動作電流を制限することにより、主素子を熱破壊から保護することができる。【０００４】
一方、温度検出用ダイオードに順方向電流を流したときにアノード（ｐ領域）−カソード（ｎ領域）間に生じる電位差（Ｖｆ：順電圧）は、ｐｎ接合部で生じる接合電位Ｖｐｎと、ｐ領域およびｎ領域の抵抗により生じる電圧降下（Ｉ×Ｒｐｎ）の和である。すなわち、Ｖｆ＝Ｖｐｎ＋（Ｉ×Ｒｐｎ）である。ｐ領域およびｎ領域の不純物濃度によってｐ領域およびｎ領域の抵抗値Ｒｐｎが決まるので、不純物濃度にバラツキがあると、ｐ領域およびｎ領域の抵抗値Ｒｐｎにバラツキが生じる。この結果、ダイオードによる温度検出精度にバラツキが生じることになる。【０００５】
このような主素子に一体化された温度検出用ダイオードの製造方法として、例えば、主半導体素子の基板表面上にシリコン酸化膜を介して成長させた多結晶シリコン層に、不純物ドーピングによりｐｎ接合ダイオードを形成する製造方法が知られている（特許文献１、２）。
また、主素子の基板表面に絶縁膜を介して成長させた多結晶シリコン層にイオン注入とレーザアニールとにより、接合を介して相互に接する各ｐｎ不純物層からなるダイオードを形成する際に、ｐｎ不純物層の下層部に多結晶シリコン層を残した温度検知用ダイオード構造（特許文献３内の図６）が開示されている（特許文献３）。【０００６】
また、ポリシリコンダイオードの製造プロセスの詳細が記述されている文献が公開されている（特許文献４）。
図９に、従来の温度検出用ダイオード（温度センスダイオード）を有するＭＯＳＦＥＴの製造方法を示す。図９では、図面を見易くするため、断面を表すハッチングを一部省略している。
図９（ａ）に示すように、活性領域及び非活性領域域を含む半導体基板１０１の表面上の全面に絶縁膜１０３を介して多結晶シリコン層１０４を形成する。ここで、左側の主素子が形成される領域を活性領域、右側の温度検出用ダイオードが形成される領域を非活性領域とする。【０００７】
そして、図９（ｂ）に示すように、フォトレジスト１１１をマスクとして使用し、半導体基板１０１の活性領域上の多結晶シリコン層１０４および絶縁膜１０３を選択的に除去する。
更に、図９（ｃ）に示すように、フォトレジスト１１２をマスクとして使用し、半導体基板１０１の非活性領域上の多結晶シリコン層１０４および半導体基板１０１の活性領域に不純物イオンとしてボロン（Ｂ）イオンを選択的にイオン注入して、多結晶シリコン層１０４にダイオード用の不純物イオン注入層１０５ａを形成すると共に半導体基板１０１の活性領域に主素子用の不純物イオン注入層を形成する。【０００８】
そして、図９（ｄ）に示すように、フォトレジスト１１３をマスクとして使用し、半導体基板１０１の非活性領域上の多結晶シリコン層１０４および半導体基板１０１の活性領域に不純物イオンとして砒素（Ａｓ）イオンを選択的にイオン注入して、多結晶シリコン層１０４にダイオード用の不純物イオン注入層１０６ａを形成すると共に半導体基板１０１の活性領域に主素子用の不純物イオン注入層を形成する。
そして、図９（ｅ）に示すように、熱処理を施して、図９（ｃ）および図９（ｄ）でイオン注入されたボロンイオン及び砒素イオンを活性化して多結晶シリコン層１０４に、ｐ領域１０５及びｎ領域１０６が形成される。【０００９】
ここで、従来のＭＯＳＦＥＴおよび温度検出用ダイオードを有する半導体装置の製造方法では、図 ９（ｃ）及び図９（ｄ）に示すように、多結晶シリコン層１０４に不純物イオンを選択的にイオン注入する際、注入領域以外の非注入領域へのイオン注入を遮蔽するために、非注入領域をフォトレジスト１１２，１１３で覆う工程が必要となる。また、温度検出用ダイオードを構成するｐ領域１０５およびｎ領域１０６は、製造工程の効率化のために、特許文献１の段落[００２２]〜[００２３]に記載されているように、半導体基板１０１の活性領域にイオン注入による主素子の形成と同一工程で形成されることが多い(図９（ｃ），（ｄ）参照)。
しかしながら、従来の温度検出用ダイオードは順電圧Ｖｆのバラツキが大きい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１９０５７５号公報（図１、段落００１６）
【特許文献２】特開平３−３４３６０号公報（第１図、第１実施例）
【特許文献３】特開２００７−２９４６７０号公報（図６  段落００１９）
【特許文献４】特開２０１０−２８７７８６号公報（図３、図４、段落００４６〜００５０）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、以上説明した点を考慮してなされたものである。本発明の目的は、半導体基板同一半導体チップ上に集積化される温度検出用のダイオードの順電圧Ｖｆのバラツキを低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様にかかる半導体装置の製造方法は、半導体基板の表面上に形成された絶縁膜３を介して薄膜半導体層を堆積する工程と、薄膜半導体層に第１不純物イオンを薄膜半導体層の堆積時の膜厚よりも第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、薄膜半導体層に第２不純物イオンを第１不純物イオンのドーズ量よりも高いドーズ量で選択的にイオン注入する工程とを含み、薄膜半導体層中の第１不純物イオンが注入された領域と第２不純物イオンが注入された領域とによって温度検出用のダイオードを形成する。
【発明の効果】
【００１３】
本発明によれば、主半導体素子の非活性領域表面上に絶縁膜を介して形成されたポリシリコン層へのイオン注入により作製される温度検出用ダイオードの順電圧Ｖｆのバラツキを低減することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態にかかる半導体装置の要部断面図である。
【図２】本発明の一実施形態にかかる温度検知用ダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図３】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図４】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図５】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図６】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図７】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図８】従来の半導体装置の製造プロセスフローを説明するための要部断面図である。
【図９】従来の半導体装置の製造プロセスフローを説明するための要部断面図である。
【図１０】従来の温度センスダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図１１】ダイオードの接合温度と順電圧との関係を示す相関図である。
【発明を実施するための形態】
【００１５】
本発明者らが見い出した、従来の製造方法により形成された温度検出用ダイオードの順電圧Ｖｆおよびそのバラツキ（標準偏差）σと出発材料としての多結晶シリコン層の膜厚との関係を図１０に示す。図１０に示すように、５００ｎｍ程度の膜厚のノンドープの多結晶シリコン層にイオン注入により形成されたドープドポリシリコン層からなるダイオードの順電圧Ｖｆは、出発材としての多結晶シリコンの膜厚が±３０ｎｍ程度変化すると、膜厚が大きくなるとともに低下するという膜厚依存性を示すことがわかった。また、順電圧Ｖｆのバラツキ（標準偏差）σも１．５ｍＶ以上と大きく、順電圧Ｖｆに比例して大きくなっていくことがわかった。ここで、多結晶シリコン層を５００ｎｍの膜厚で堆積させる場合、実際には±３０ｎｍ程度の膜厚誤差が避けられない。従って、出発材としての多結晶シリコン層へのイオン注入を１００ｋｅＶ以上の高エネルギーで行ってダイオードを作製すると、ダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚のバラツキに対応するバラツキを有するという、順電圧に係わる不安定原因を持つことになる。
【００１６】
更に、本発明者らの検討によれば、イオン注入の際にイオン種の一部がシリコン結晶格子間をすり抜けて特異的に深く浸入するというチャネリング現象に似た現象により多結晶シリコン層を突き抜けて、電気的に無効となるイオンも一部分で発生することがある。多結晶シリコン層の膜厚にイオン注入飛程が近づくほどこのチャネリング現象の発生確率が高くなるので、このチャネリング現象によっても、さらに順電圧Ｖｆの値が不安定となり、温度検出精度が低下することが問題となる。
活性領域へのイオン注入は通常１００ｋｅＶ以上の高エネルギーで注入される場合が多い。上記の課題は、５００ｎｍ程度の膜厚の多結晶シリコン層に温度検出用ダイオードを形成する場合、ｐ領域を形成するボロンやｎ領域を形成するリンなどの質量の小さなイオン種は飛程が長いので、主素子の形成との同時工程で１００ｋｅＶ以上の高エネルギーでイオン注入すると、リンの飛程が多結晶シリコン層の全膜厚まで到達することがあることに起因している可能性がある。または、イオン注入によっては膜厚近くまで達しない場合でも、その後の熱処理による熱拡散により膜厚近くまで領域が広がることに起因していると思われる。
【００１７】
以下、本発明の一実施形態にかかる半導体装置の製造方法を、図面を参照して詳細に説明する。以下の一実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ＋および−が付されていない半導体領域に比べて相対的に不純物濃度が高いまたは低いことを意味する。
【００１８】
なお、以下の一実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、一実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する一実施形態の記載に限定されるものではない。
本発明の一実施形態にかかる半導体装置の製造方法では、同一の半導体チップに主素子および温度検出用のダイオードを集積化した半導体装置の製造方法に着目して例示的に説明する。ここでは主素子として電力用ＭＯＳＦＥＴを用いた場合について説明する。また、本発明の一実施形態にかかる半導体装置の製造方法では、温度検出用のダイオードが形成される薄膜半導体層として便宜上多結晶シリコン層を用いた場合について説明するが、薄膜半導体層は多結晶シリコン層に限定されるものではない。薄膜半導体層としては、アモルファス半導体層などでもかまわない。
【００１９】
図１に示すように、本発明の一実施形態にかかる半導体装置５０は、半導体基板として、例えば単結晶シリコンからなる第２導電型（ｎ型）の半導体基板１を主体に構成されている。半導体基板１は、その表面の中央部に、主電流に係わる活性領域２０と、非活性領域２１とを有している。そして、半導体基板１は、図示していないが、活性領域２０を取り巻く外周部にあって耐圧信頼性に係わるエッジ領域を有している。非活性領域２１は、活性領域２０とエッジ領域との中間に位置する。
活性領域２０には主素子として電力用ＭＯＳＦＥＴが形成され、非活性領域２１上には薄膜半導体層としての多結晶シリコン層４が絶縁膜３を介して形成されている。電力用ＭＯＳＦＥＴは、詳細に図示していないが、微細パターンのＭＯＳＦＥＴからなるトランジスタセル３０を電気的に複数個並列に接続して大電力を得る構造になっている。図１には、１つのトランジスタセル３０が示されている。
【００２０】
トランジスタセル３０は、主に、トレンチ７、ゲート絶縁膜７ａ、ゲート電極８、チャネル形成領域９、第１導電型（ｐ＋型）のコンタクト領域１０、ソース領域およびドレイン領域を有する構成になっている。トレンチ７は、半導体基板１の表面から深さ方向に向かって延びている。ゲート絶縁膜７ａは、トレンチ７の内壁に沿って形成され、例えば二酸化シリコン（ＳｉＯ２）膜で形成されている。ゲート電極８は、トレンチ７の内部にゲート絶縁膜７ａを介して埋め込まれ、例えば抵抗値を低減する不純物が導入されたドープドポリシリコン層で形成されている。コンタクト領域１０は、詳細に図示していないが、チャネル形成領域９と電気的に接続される電極とのコンタクト抵抗を低減するものであり、チャネル形成領域９の表層部に形成されている。主素子電極領域（ソース領域）１１は、チャネル形成領域９の表層部に設けられた第２導電型（ｎ＋型）の半導体領域で形成されている。ドレイン領域は、詳細に図示していないが、半導体基板１およびこの半導体基板１の裏面に設けられた第２導電型（ｎ＋型）の半導体領域で形成されている。
【００２１】
半導体基板１の非活性領域２１には、電力用ＭＯＳＦＥＴの電界から後述する温度検出用のダイオード３１を保護するために、第１導電型（ｐ＋型）のダイオード保護領域２が設けられている。そして、このダイオード保護領域２と、トランジスタセル３０との間には、ダイオード保護領域２と接するようにして第１導電型（ｐ型）の電界緩和領域９ａが設けられている。この電界緩和領域９ａは、半導体基板１とダイオード保護領域２との界面の電界を緩和する。
ここで、電界効果トランジスタ（ＦＥＴ）では、ゲート絶縁膜が酸化膜からなるＭＯＳ型に限定されるものではなく、より一般的に窒化シリコン（Ｓｉ３Ｎ４）膜などの他の絶縁膜、或いはこれらの絶縁膜と酸化膜との積層膜などの絶縁膜からなるＭＩＳ型でもかなわない。
【００２２】
多結晶シリコン層４には、温度検出用のダイオード３１が形成されている。このダイオード３１は、電力用ＭＯＳＦＥＴの通電時の異常な温度上昇を即座に検知し、熱暴走による素子破壊を抑えるためのものである。ダイオード３１は、出発材料としての多結晶シリコン層４の内部の表面側に設けられた、第１導電型（ｐ型）の第１主電極領域（アノード）５および第２導電型（ｎ型）の第２主電極領域（カソード）６で構成されている。
第１主電極領域５と第２主電極領域６とは、多結晶シリコン層４の平面方向に界面を有してｐｎ接合を形成している。そして、第１主電極領域５および第２主電極領域６の各々は、多結晶シリコン層４の表面から深さ方向に向かってそれぞれドープドポリシリコン層として延び、かつノンドープの多結晶シリコン層４ｎを絶縁膜３とドープドポリシリコン層との間に挟む構成になっている。
【００２３】
すなわち、ダイオード３１は、高抵抗の多結晶シリコン層４ｎを下層部に一部残してその上部にドープドポリシリコン層からなる第１主電極領域５および第２主電極領域６が設けられた構造になっている。このような構成とするために、本発明の一実施形態に係る半導体装置５０の製造方法では、出発材料としての多結晶シリコン層４へのイオン注入工程を電力用ＭＯＳＦＥＴのイオン注入工程とは同時ではなく、加速エネルギーを弱くしたイオン注入条件で、電力用ＭＯＳＦＥＴのイオン注入とは別工程で行っている。この結果、前述のように多結晶シリコン層４の表面側に形成される第１主電極領域５および第２主電極領域６（ｐｎ層）の深さを浅くすることができ、多結晶シリコン層４の下部層をノンドープの多結晶シリコン層４として残した構成のダイオード３１を集積化することができる。
【００２４】
最後に半導体基板１を複数の半導体チップに切出せば、本発明の一実施形態にかかる半導体装置５０が完成する。
このようにして形成したダイオード３１の順電圧Ｖｆおよびそのバラツキ（標準偏差）σと出発材料としての多結晶シリコン層４の膜厚との関係を図２に示す。この結果より、本発明の一実施形態にかかる半導体装置５０の製造方法により形成したダイオード３１は、多結晶シリコン層４の膜厚に依存することなく順電圧Ｖｆの値が安定しているとともに、そのバラツキをも小さくすることができるという効果が得られる。
【００２５】
その理由は、従来は多結晶シリコン層の全膜厚にダイオードのｐ領域が形成されていたのに対し、本発明の一実施形態にかかる半導体装置５０の製造方法では、ダイオード３１の第１主電極領域５をドープドポリシリコン層として形成する際に、イオン注入の加速エネルギーを弱くして第１主電極領域５の深さを出発材料の多結晶シリコン層４の膜厚より浅くした。この製造方法により、第１主電極領域５の厚みをイオン注入条件で制御できるため、多結晶シリコン層４の膜厚にバラツキがあっても、順電圧Ｖｆおよびそのバラツキ（標準偏差）σを小さくすることができると考えられる。ここで、出発材料としての多結晶シリコン層４の膜厚は、２００ｎｍ以上６００ｎｍ以下である事が好ましい。これは、多結晶シリコン層４の膜厚が６００ｎｍ以上であると膜厚のばらつきに対する順電圧Ｖｆのバラツキが小さくなるので、あまりバラツキを気にする必要がなく、また多結晶シリコン層４の膜厚が２００ｎｍ以下ではイオン注入条件が難しくなるためである。
【００２６】
次に、本発明の実施形態にかかる半導体装置５０の製造方法について、図３〜図７を用いて詳細に説明する。
まず、図３に示す半導体基板１を準備し、ドリフト層となる半導体基板１の表面から深さ方向に向かって延びるトレンチ７をドライエッチングにより形成し、その後、ゲート絶縁膜７ａを形成した後、ゲート電極８となる多結晶シリコン層をトレンチ内にゲート絶縁膜７ａを介して充填する。次に、半導体基板１の表面上の多結晶シリコン層およびゲート絶縁膜７ａをエッチバックして選択的に除去する。次に、半導体基板１の表面の活性領域２０において、隣接するトレンチ７間の部分にチャネル形成領域９を形成すると共に、非活性領域２１に隣接する部分に電界緩和領域９ａを形成する。さらに、半導体基板１の表面の非活性領域２１にダイオード保護領域２を形成する。これらのダイオード保護領域２，チャネル形成領域９，電界緩和領域９ａは、フォトレジストをマスクとするイオン注入により各々の不純物イオン注入層を所要のパターンで選択的に形成し、その後、各々のイオン注入層の不純物イオンを活性化させる熱処理を施すことにより所定の拡散深さで形成される。この結果、ダイオード３１の形成予定の領域には約８μｍの深さのダイオード保護領域（ウェル領域）２、トレンチ７間には約４μｍの深さの電界緩和領域９ａが形成される。
【００２７】
次に、図３に示すように、半導体基板１の表面上の全面に、例えば厚さ３００ｎｍ程度の高温シリコン酸化膜（ＨＴＯ）などの酸化膜からなる絶縁膜３を形成し、その後、絶縁膜３上に例えば厚さ５００ｎｍのノンドープの多結晶シリコン層４を化学的気相堆積（ＣＶＤ）法で形成する。
次に、図４に示すように、多結晶シリコン層４の表面の全面に第１不純物イオンとして例えばボロン（Ｂ）イオンＢ＋をイオン注入して、多結晶シリコン層４の内部の表面側に不純物イオン注入層５ａを形成する。不純物イオン注入層５ａの下には、ノンドープの多結晶シリコン層４ｎが残る。この工程において、ボロンイオンＢ＋のイオン注入は、多結晶シリコン層４の膜厚よりもボロンイオンＢ＋の飛程が小さくなる条件で行う。ボロンイオンＢ＋のイオン注入は、例えば４５ｋｅＶ程度の加速エネルギーで行われる。
【００２８】
次に、図５に示すように、フォトレジスト１２をエッチングマスクとして使用し、フォトレジスト１２の外側の不純物イオン注入層５ａ、多結晶シリコン層４ｎおよび絶縁膜３を順次エッチングして、半導体基板１の表面の活性領域２０上の不純物イオン注入層５ａ、多結晶シリコン層４ｎおよびその下層の絶縁膜３を除去する。この工程において、半導体基板１の表面の非活性領域２１上に絶縁膜３を介在してノンドープの多結晶シリコン層４が選択的に残る。
次に、フォトレジスト１２を除去した後、図６に示すように、フォトレジスト１３をイオン注入用マスクとして使用し、半導体基板１の表面の活性領域２０に不純物イオンとして例えばボロンイオンＢ＋を選択的にイオン注入して、不純物イオン注入層１０ａを形成する。この工程において、ボロンイオンＢ＋のイオン注入は、例えば１５０ｋｅＶ程度の加速エネルギーで行われる。
【００２９】
次に、フォトレジスト１３を除去した後、図７に示すように、フォトレジスト１４をイオン注入用マスクとして使用し、半導体基板１の表面の活性領域２０および多結晶シリコン層４の表面の不純物イオン注入層５ａに、不純物イオンとして例えば砒素イオンＡｓ＋を選択的にイオン注入して、半導体基板１の活性領域２０に不純物イオン注入層１１ａを形成すると共に、不純物イオン注入層５ａの一部に不純物イオン注入層６ａを選択的に形成する。この工程において、砒素イオンＡｓ＋のイオン注入は、例えば１２０ｋｅＶ程度の加速エネルギーで行われる。また、この工程において、砒素イオンＡｓ＋のイオン注入は、前工程のボロンイオンＢ＋のドーズ量よりも高いドーズ量で行い、ｐ＋ドープポリシリコン層をｎ＋ドープポリシリコン層に変換する。
【００３０】
次に、フォトレジスト１４を除去した後、活性領域２０の不純物イオン注入層１０ａ，１１ａおよび不純物イオン注入層５ａ，６ａの各々の不純物イオンＢ＋，Ａｓ＋を活性化させる熱処理を施すことにより、図８に示すように、活性領域２０にｐ型不純物を含むコンタクト領域１０およびｎ型不純物を含む主素子電極領域１１が形成されると共に、多結晶シリコン層４にｐ型不純物を含む第１主電極領域５およびｎ型不純物を含む第２主電極領域６が形成される。この工程により、多結晶シリコン層４の表面に、第１主電極領域５と、この第１主電極領域５とｐｎ接合する第２主電極領域６とを有する温度検出用のダイオード３１が形成される。また、第１主電極領域５および第２主電極領域６の各々の底部と絶縁膜３との間には、ノンドープの多結晶シリコン層４ｎが残る。
【００３１】
この後、半導体基板１の表面と反対側の裏面に、ドレイン領域としての第２導電型の半導体領域を形成することにより、電力用ＭＯＳＦＥＴを構成するトランジスタセル３０がほぼ完成する。
ここで、電力用ＭＯＳＦＥＴのコンタクト領域１０を形成するための従来のボロンイオンＢ＋のイオン注入は、図６で説明したように、通常１５０ｋｅＶ程度の加速エネルギーで行われる。この１５０ｋｅＶ程度の加速エネルギーでボロンイオンＢ＋を膜厚５００ｎｍの多結晶シリコン層４にイオン注入した場合の飛程距離は約４２０ｎｍ程度である。したがって、図９に示す従来の半導体装置の製造方法のように、半導体基板１０１の活性領域に電力用ＭＯＳＦＥＴのｐ型領域を形成するための不純物イオン注入工程と同一工程で多結晶シリコン層１０４に温度検出用ダイオードのｐ型領域１０５（図９（ｄ）参照）を形成するためのボロンイオンをイオン注入した場合（図９（ｃ）参照）、その後に不純物イオンを活性化させる熱処理（図９（ｅ）参照）が施されて形成されたｐ型領域１０５の分布は、出発材料としての多結晶シリコン層１０４の表面から底面、すなわちその下層の絶縁膜１０３との界面付近にまで及ぶ。
【００３２】
この場合、前述したように不純物濃度の膜厚依存性が顕著となる。さらに、チャネリング現象により多結晶シリコン層１０４を突き抜けるイオン種が発生する確率も高くなることで、電気的に無効となる注入イオンの量が増加する。従って、活性領域へのイオン注入と同時に温度検知用のダイオードが形成される出発材料としての多結晶シリコン層へイオン注入する場合、これらの膜厚依存性や無効注入イオン量の増加により、順電圧Ｖｆのバラツキが大きくなる。
これに対し、本発明の一実施形態にかかる半導体装置５０の製造方法では、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴのコンタクト領域１０を形成するための不純物イオン注入工程（図６参照）とは別工程で出発材料としてのノンドープの多結晶シリコン層４の内部の表面側に温度検出用のダイオード３１の第１主電極領域５（図８（ｄ）参照）を形成するためのボロンイオンＢ＋をイオン注入している（図４参照）。そして、前述の加速エネルギー１５０ｋｅＶよりも低い加速エネルギーで膜厚５００ｎｍの出発材料としての多結晶シリコン層４の表面の全面にボロンイオンＢ＋をイオン注入している。そして、このボロンイオンＢ＋の注入エネルギーを例えば４５ｋｅＶまで下げているので、飛程距離は約１４５ｎｍとなる。この場合、ボロンイオンＢ＋を活性化させる熱処理が施された後のｐ型の第１主電極領域５の深さは、図８に示すように、出発材料の多結晶シリコン層４の表面から底部、すなわち絶縁膜３との境界付近まではほとんど及ばず、第１主電極領域５と絶縁膜３との間にノンドープの多結晶シリコン層４ｎが残る。また、チャネリング現象による多結晶シリコン層４を突き抜ける確率も低くなり、順電圧Ｖｆの膜厚依存性についても図２に示すようにほとんどなくなる。
【００３３】
また、本発明の一実施形態にかかる半導体装置５０の製造方法では、図７に示すように、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴの主素子電極領域１１を形成するための不純物イオン注入工程と同一工程で出発材料としての多結晶シリコン層４の内部にダイオード３１の第２主電極領域６（図９（ｄ）参照）を形成するための砒素イオンＡｓ＋をイオン注入している。砒素（７５Ａｓ＋）はリン（３１Ｐ＋）より質量が大きくイオン注入による飛程が小さいので、活性領域２０の砒素イオンＡｓ＋のイオン注入との同時工程とすることができる。その砒素イオンＡｓ＋のイオン注入では、先のボロンイオンＢ＋のイオン注入よりも高ドーズ量とすることにより、不純物イオン注入層５ａの一部を部分的にｎ型転させて第２主電極領域６とすることができる。
【００３４】
具体的には、ｐ型の第１主電極領域５とｎ型の第２主電極領域６とがｐｎ接合する温度検出用のダイオード３１を形成する場合、先にイオン注入するボロンイオンＢ＋のドーズ量は１×１０１５／ｃｍ２〜４×１０１５／ｃｍ２とし、後にイオン注入する砒素イオンＡｓ＋のドーズ量を５×１０１５／ｃｍ２と充分に高くすることが好ましい。その結果、図８に示すように、第１主電極領域５および第２主電極領域６の下にノンドープの多結晶シリコン層４ｎを残した状態で、出発材料としての多結晶シリコン層４内に温度センス機能を有するダイオード３１を形成することができる。
【００３５】
さらに、ボロンイオンＢ＋の低エネルギーイオン注入プロセスは多結晶シリコン層の成膜直後のみとし、さらに、ドーズ量は後で注入する極性の異なるイオン種、例えば、リンイオンＰ＋または砒素イオンＡｓ＋の注入量より小さくすることで、フォトリソグラフィ工程を一回省略することができるメリットが得られる。
以上説明したように、本発明の一実施形態にかかる半導体装置５０の製造方法によれば、多結晶シリコン層４にダイオード３１を形成するためのボロンイオンＢ＋のイオン注入を、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴのコンタクト領域１０を形成するためのボロンイオンＢ＋を高エネルギーでイオン注入する工程と切り離し、別途低エネルギーでイオン注入する工程を設けることで、ボロンの不純物分布が出発材料としての多結晶シリコン層４の膜厚と同程度に深くなることや、またチャネリング現象による多結晶シリコン層４のイオン種の突き抜けを抑制し、順電圧Ｖｆの多結晶シリコン層４の膜厚依存性およびそのバラツキを低減することができる。
【００３６】
なお、本発明の一実施形態にかかる半導体装置の製造方法では、主素子としてトレンチ内にゲート電極が形成されたトレンチゲート型の電力用ＭＯＳＦＥＴとダイオードとを有する半導体装置の製造方法について説明した。しかしながら、本発明はこれに限定されるものではなく、例えば半導体基板上にゲート電極が形成されるプレナー型の電力用ＭＯＳＦＥＴと温度検出用のダイオードとを有する半導体装置の製造方法に適用することができる。また、トレンチゲート型のＩＧＢＴと温度検出用のダイオードとを有する半導体装置の製造方法に適用することができる。
【００３７】
更に、エミッタ・スイッチド・サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、ディプリーションモードサイリスタ（ＤＭＴ）、ＭＯＳ電界制御サイリスタ（ＦＣＴ）などのＭＯＳ複合デバイスにも適用可能である。
また、本発明の一実施形態にかかる半導体装置の製造方法では、半導体基板としてシリコン半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板を用いた半導体装置の場合であっても温度検出用のダイオードを薄膜半導体層を用いて製造するのであれば適用することができる。
また、本発明の一実施形態にかかる半導体装置の製造方法では、温度検出用のダイオードが形成される薄膜半導体層として多結晶半導体層を用いた場合について説明したが、冒頭で述べたとおり、本発明はこれに限定されるものではなく、例えばアモルファス半導体層を用いた半導体装置の製造方法に適用することができる。
【産業上の利用可能性】
【００３８】
以上のように、本発明にかかる半導体装置の製造方法は、薄膜半導体層を用いて同一チップ上に集積化される温度検出用のダイオードの順電圧Ｖｆのバラツキを低減することができ、主素子および温度検出用のダイオードを有するインテリジェント化されたパワーデバイスやパワーＩＣなどの半導体装置の製造方法に有用である。
【符号の説明】
【００３９】
１  …半導体基板
２  …ダイオード保護領域
３  …絶縁膜
４  …多結晶シリコン層
５  …第１電極領域
５ａ…不純物イオン注入層
６  …第２電極領域
６ａ…不純物イオン注入層
７  …トレンチ
７ａ…ゲート絶縁膜
８  …ゲート電極
９  …チャネル形成領域
９ａ…電界緩和領域
１０…コンタクト領域
１１…主素子電極領域（ソース領域）
１２，１３，１４…フォトレジスト
２０…活性領域
２１…非活性領域
３０…トランジスタセル
３１…温度検出用ダイオード
５０…半導体装置
【図１】
2014199558.tif 000003
【図２】
2014199558.tif 000004
【図３】
2014199558.tif 000005
【図４】
2014199558.tif 000006
【図５】
2014199558.tif 000007
【図６】
2014199558.tif 000008
【図７】
2014199558.tif 000009
【図８】
2014199558.tif 000010
【図９】
2014199558.tif 000011
【図１０】
2014199558.tif 000012
【図１１】
2014199558.tif 000013
【手続補正書】
【提出日】平成27年10月5日(2015.10.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【図１】本発明の一実施形態にかかる半導体装置の要部断面図である。
【図２】本発明の一実施形態にかかる温度検知用ダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図３】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図４】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図５】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図６】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図７】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図８】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図９】従来の半導体装置の製造プロセスフローを説明するための要部断面図である。
【図１０】従来の温度センスダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図１１】ダイオードの接合温度と順電圧との関係を示す相関図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この場合、前述したように不純物濃度の膜厚依存性が顕著となる。さらに、チャネリング現象により多結晶シリコン層１０４を突き抜けるイオン種が発生する確率も高くなることで、電気的に無効となる注入イオンの量が増加する。従って、活性領域へのイオン注入と同時に温度検知用のダイオードが形成される出発材料としての多結晶シリコン層へイオン注入する場合、これらの膜厚依存性や無効注入イオン量の増加により、順電圧Ｖｆのバラツキが大きくなる。
これに対し、本発明の一実施形態にかかる半導体装置５０の製造方法では、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴのコンタクト領域１０を形成するための不純物イオン注入工程（図６参照）とは別工程で出発材料としてのノンドープの多結晶シリコン層４の内部の表面側に温度検出用のダイオード３１の第１主電極領域５（図８参照）を形成するためのボロンイオンＢ＋をイオン注入している（図４参照）。そして、前述の加速エネルギー１５０ｋｅＶよりも低い加速エネルギーで膜厚５００ｎｍの出発材料としての多結晶シリコン層４の表面の全面にボロンイオンＢ＋をイオン注入している。そして、このボロンイオンＢ＋の注入エネルギーを例えば４５ｋｅＶまで下げているので、飛程距離は約１４５ｎｍとなる。この場合、ボロンイオンＢ＋を活性化させる熱処理が施された後のｐ型の第１主電極領域５の深さは、図８に示すように、出発材料の多結晶シリコン層４の表面から底部、すなわち絶縁膜３との境界付近まではほとんど及ばず、第１主電極領域５と絶縁膜３との間にノンドープの多結晶シリコン層４ｎが残る。また、チャネリング現象による多結晶シリコン層４を突き抜ける確率も低くなり、順電圧Ｖｆの膜厚依存性についても図２に示すようにほとんどなくなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また、本発明の一実施形態にかかる半導体装置５０の製造方法では、図７に示すように、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴの主素子電極領域１１を形成するための不純物イオン注入工程と同一工程で出発材料としての多結晶シリコン層４の内部にダイオード３１の第２主電極領域６（図８参照）を形成するための砒素イオンＡｓ＋をイオン注入している。砒素（７５Ａｓ＋）はリン（３１Ｐ＋）より質量が大きくイオン注入による飛程が小さいので、活性領域２０の砒素イオンＡｓ＋のイオン注入との同時工程とすることができる。その砒素イオンＡｓ＋のイオン注入では、先のボロンイオンＢ＋のイオン注入よりも高ドーズ量とすることにより、不純物イオン注入層５ａの一部を部分的にｎ型転させて第２主電極領域６とすることができる。
【手続補正書】
【提出日】平成28年11月24日(2016.11.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された絶縁膜を介して薄膜半導体層を堆積する工程と、
前記薄膜半導体層に第１不純物イオンを前記薄膜半導体層の前記堆積時の膜厚よりも前記第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、
前記薄膜半導体層に第２不純物イオンを前記第１不純物イオンのドーズ量よりも高いドーズ量で選択的にイオン注入する工程と、
前記薄膜半導体層にイオン注入された前記第１及び第２不純物イオンを活性化することにより、前記薄膜半導体層中に、前記膜厚よりも薄い第１導電型の第１主電極領域及び第２導電型の第２主電極領域を形成する工程と、を含み、
前記第１主電極領域と前記第２主電極領域とによって前記薄膜半導体層の膜厚方向にのみｐｎ接合を備える温度検出用のダイオードを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記薄膜半導体層は、多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の前記ダイオードが形成された部分とは異なる領域に主素子を集積化する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記主素子を集積化する工程は、前記半導体基板の表面に第３不純物イオンをイオン注入して、第１導電型のコンタクト領域を形成する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１不純物イオンのイオン注入は、前記第３不純物イオンのイオン注入とは別工程で行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１不純物イオンのイオン注入は、前記薄膜半導体層の全面に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第１不純物イオンは、ボロンであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記薄膜半導体層の膜厚は、２００ｎｍ以上６００ｎｍ以下であることを特徴とする請求項１乃至請求項７の何れか１項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
上記目的を達成するために、本発明の一態様にかかる半導体装置の製造方法は、半導体基板の表面上に形成された絶縁膜３を介して薄膜半導体層を堆積する工程と、薄膜半導体層に第１不純物イオンを薄膜半導体層の堆積時の膜厚よりも第１不純物イオンの飛程が小さくなる条件でイオン注入する工程と、薄膜半導体層にイオン注入された第１及び第２不純物イオンを活性化することにより、薄膜半導体層中に、膜厚よりも薄い第１導電型の第１主電極領域及び第２導電型の第２主電極領域を形成する工程と、を含み、第１主電極領域と第２主電極領域とによって薄膜半導体層の膜厚方向にのみｐｎ接合を備える温度検出用のダイオードを形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
【図１】本発明の一実施形態にかかる半導体装置の要部断面図である。
【図２】本発明の一実施形態にかかる温度検知用ダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図３】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図４】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図５】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図６】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図７】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図８】本発明の一実施形態にかかる半導体装置の製造プロセスフローを説明するための要部断面図である。
【図９】従来の半導体装置の製造プロセスフローを説明するための要部断面図である。
【図１０】従来の温度センスダイオードの順電圧Ｖｆが多結晶シリコン層の膜厚依存性を示す場合の、多結晶シリコン層の膜厚と順電圧Ｖｆとの関係図である。
【図１１】ダイオードの接合温度と順電圧との関係を示す相関図である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この場合、前述したように不純物濃度の膜厚依存性が顕著となる。さらに、チャネリング現象により多結晶シリコン層１０４を突き抜けるイオン種が発生する確率も高くなることで、電気的に無効となる注入イオンの量が増加する。従って、活性領域へのイオン注入と同時に温度検知用のダイオードが形成される出発材料としての多結晶シリコン層へイオン注入する場合、これらの膜厚依存性や無効注入イオン量の増加により、順電圧Ｖｆのバラツキが大きくなる。
これに対し、本発明の一実施形態にかかる半導体装置５０の製造方法では、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴのコンタクト領域１０を形成するための不純物イオン注入工程（図６参照）とは別工程で出発材料としてのノンドープの多結晶シリコン層４の内部の表面側に温度検出用のダイオード３１の第１主電極領域５（図８参照）を形成するためのボロンイオンＢ＋をイオン注入している（図４参照）。そして、前述の加速エネルギー１５０ｋｅＶよりも低い加速エネルギーで膜厚５００ｎｍの出発材料としての多結晶シリコン層４の表面の全面にボロンイオンＢ＋をイオン注入している。そして、このボロンイオンＢ＋の注入エネルギーを例えば４５ｋｅＶまで下げているので、飛程距離は約１４５ｎｍとなる。この場合、ボロンイオンＢ＋を活性化させる熱処理が施された後のｐ型の第１主電極領域５の深さは、図８に示すように、出発材料の多結晶シリコン層４の表面から底部、すなわち絶縁膜３との境界付近まではほとんど及ばず、第１主電極領域５と絶縁膜３との間にノンドープの多結晶シリコン層４ｎが残る。また、チャネリング現象による多結晶シリコン層４を突き抜ける確率も低くなり、順電圧Ｖｆの膜厚依存性についても図２に示すようにほとんどなくなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
また、本発明の一実施形態にかかる半導体装置５０の製造方法では、図７に示すように、半導体基板１の活性領域２０に電力用ＭＯＳＦＥＴの主素子電極領域１１を形成するための不純物イオン注入工程と同一工程で出発材料としての多結晶シリコン層４の内部にダイオード３１の第２主電極領域６（図８参照）を形成するための砒素イオンＡｓ＋をイオン注入している。砒素（７５Ａｓ＋）はリン（３１Ｐ＋）より質量が大きくイオン注入による飛程が小さいので、活性領域２０の砒素イオンＡｓ＋のイオン注入との同時工程とすることができる。その砒素イオンＡｓ＋のイオン注入では、先のボロンイオンＢ＋のイオン注入よりも高ドーズ量とすることにより、不純物イオン注入層５ａの一部を部分的にｎ型転させて第２主電極領域６とすることができる。
【国際調査報告】
2014199558.tif 000014
2014199558.tif 000015
2014199558.tif 000016
2014199558.tif 000017