(57)【要約】  電界効果トランジスタ（ＧａＮ系ＨＦＥＴ）は、ゲート電極(１３)と、ゲート電極パッド(１６)と、ゲート電極(１３)の一端部とゲート電極パッド(１６)とを接続する第１の配線(２２)と、ゲート電極(１３)の他端部とゲート電極パッド(１６)とを接続する第２の配線(２３)と、第１の配線(２２)に接続され、第１の配線(２２)のインピーダンスを調整可能な抵抗素子(１７)とを備える。
2015178050.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合を有するＧａＮ系積層体(５)と、
上記ＧａＮ系積層体(５)上に第１の方向に延在するように形成されたドレイン電極(１１)と、
上記ＧａＮ系積層体(５)上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極(１１)に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極(１２)と、
平面視において、上記ドレイン電極(１１)と上記ソース電極(１２)との間に形成されたゲート電極(１３)と、
上記ＧａＮ系積層体(５)上に、上記ゲート電極(１３)を覆うように形成された絶縁層(８)と、
上記絶縁層(８)上に形成されたゲート電極パッド(１６)と、
上記ゲート電極(１３)の一端部と上記ゲート電極パッド(１６)とを接続する第１の配線(２２，２２２，３２２)と、
上記ゲート電極(１３)の他端部と上記ゲート電極パッド(１６)とを接続する第２の配線(２３，２２３，３２３)と、
上記第１の配線(２２，２２２，３２２)および上記第２の配線(２３，２２３，３２３)のうちの少なくとも１つの配線のインピーダンスを調整可能なインピーダンス調整部(１７，２１７，３１７)と
を備えることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記インピーダンス調整部(１７，２１７)は、上記第１の配線(２２，２２２)および上記第２の配線(２３，２２３)のうちの少なくとも１つの配線に設けられた抵抗素子であることを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記ドレイン電極(１１)、上記ソース電極(１２)および上記インピーダンス調整部(１７，２１７)がオーミックメタルからなることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１に記載の電界効果トランジスタにおいて、
上記インピーダンス調整部(３１７)は、上記第１の配線(３２２)および上記第２の配線(３２３)のうちの少なくとも１つの配線の一部からなることを特徴とする電界効果トランジスタ。
【請求項５】
請求項１から４のいずれか１つに記載の電界効果トランジスタにおいて、
上記ドレイン電極(１１)と上記ソース電極(１２)とは、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在していることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ系の電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、ＧａＮ系の電界効果トランジスタとしては、特許文献１（特開２０１０−１８６９２５号公報）に記載されているものがある。この電界効果トランジスタは、図５に示すように、ドレイン電極５１と、ソース電極５２と、ゲート電極５３と、ゲート電極パッド５４と、ゲート配線５５と、抵抗素子５６とを備えている。ゲート電極５３は、フィンガー状に複数設けられ、各ゲート電極５３の一端側に接続されたゲート配線５５は、抵抗素子５６を介してゲート電極パッド５４に接続されている。そして、電界効果トランジスタをスイッチングデバイスとして使用したとき、リンギングやサージ電圧が生じるのを抵抗素子５６によって抑制するようになっている。【０００３】
また、従来、電界効果トランジスタとしては、特許文献２（特公平６−８７５０５号公報）に記載されているものがある。この電界効果トランジスタは、図６に示すように、フィンガー状に形成された複数のゲート電極６１と、各ゲート電極６１の一端側に接続されたゲート引出し電極部６２と、このゲート引出し電極部６２に接続されたゲート電極パッド６３とを備えている。各ゲート電極６１のゲート引出し電極部６２側には、安定化抵抗６４が挿入されている。この安定化抵抗６４によって、電界効果トランジスタの均一動作を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１８６９２５号公報
【特許文献２】特公平６−８７５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１や特許文献２の電界効果トランジスタでは、ゲート電極の一端側にのみゲート電極パッドが接続されている。このため、電界効果トランジスタをスイッチングデバイスとして使用したとき、電界効果トランジスタで信号遅延が生じて、均一動作することができない。したがって、リンギングやサージ電圧を十分に抑制できず、電界効果トランジスタの安定した動作を実現できないという問題があった。【０００６】
そこで、本発明の課題は、リンギングやサージ電圧を十分に抑制できて、安定した動作を実現できる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の電界効果トランジスタは、
ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に第１の方向に延在するように形成されたドレイン電極と、
上記ＧａＮ系積層体上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
上記ＧａＮ系積層体上に、上記ゲート電極を覆うように形成された絶縁層と、
上記絶縁層上に形成されたゲート電極パッドと、
上記ゲート電極の一端部と上記ゲート電極パッドとを接続する第１の配線と、
上記ゲート電極の他端部と上記ゲート電極パッドとを接続する第２の配線と、
上記第１の配線および上記第２の配線のうちの少なくとも１つの配線のインピーダンスを調整可能なインピーダンス調整部と
を備えることを特徴としている。【０００８】
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部は、上記第１の配線および上記第２の配線のうちの少なくとも１つの配線に設けられた抵抗素子である。【０００９】
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極、上記ソース電極および上記インピーダンス調整部がオーミックメタルからなる。【００１０】
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部は、上記第１の配線および上記第２の配線のうちの少なくとも１つの配線の一部からなる。【００１１】
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極と上記ソース電極とは、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在している。
【発明の効果】
【００１２】
本発明の電界効果トランジスタによれば、均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、電界効果トランジスタの安定した動作を実現できる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明の第１実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
【図２】図２は図１のＡ−Ａ線断面を示す断面図である。
【図３】図３は本発明の第２実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
【図４】図４は本発明の第３実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
【図５】図５は従来のＧａＮ系の電界効果トランジスタの平面模式図である。
【図６】図６は別の従来のＧａＮ系の電界効果トランジスタの平面模式図である。
【発明を実施するための形態】
【００１４】
以下、本発明を図示の実施の形態により詳細に説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態であるＧａＮ系ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の平面模式図である。また、図２は、図１のＡ−Ａ線断面を示す断面図である。
【００１６】
図２に示すように、この第１実施形態は、Ｓｉ基板１上に、バッファ層２と、ＧａＮ層３と、ＡｌＧａＮ層４とを順に形成している。このＧａＮ層３とＡｌＧａＮ層４は、ヘテロ接合を有するＧａＮ系積層体５を構成している。ＧａＮ層３とＡｌＧａＮ層４との界面に２ＤＥＧ（２次元電子ガス）が発生してチャネルが形成されている。なお、上記基板は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上にＧａＮ系積層体５を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上にＧａＮ系積層体５を成長させてもよい。また、Ｓｉ基板１上にバッファ層２を形成しなくてもよい。
【００１７】
ＧａＮ系積層体５上には、保護膜７と、層間絶縁膜８とを順に形成している。保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、層間絶縁膜８の材料としては、例えば、ここでは、ＣＶＤによるＳｉＯ２膜を用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
【００１８】
保護膜７および層間絶縁膜８には、保護膜７および層間絶縁膜８を貫通してＡｌＧａＮ層４に達するリセスが形成され、このリセスにドレインオーミック電極１１とソースオーミック電極１２とが形成されている。ドレインオーミック電極１１とソースオーミック電極１２とは、オーミックメタルからなるオーミック電極であり、具体的には、Ｔｉ層、Ａｌ層、ＴｉＮ層が順に積層されたＴｉ／Ａｌ／ＴｉＮ電極である。ここで、Ａｌ膜厚は１０ｎｍから３００ｎｍである。
【００１９】
ドレインオーミック電極１１には、層間絶縁膜８に形成されたビアホールを介してドレイン電極部１４が接続されている。ソースオーミック電極１２には、層間絶縁膜８に形成されたビアホールを介してソース電極部１５が接続されている。ドレイン電極部１４とソース電極部１５とは、Ｔｉ層、ＡｌＣｕ層、ＴｉＮ層が順に積層されたＴｉ／ＡｌＣｕ／ＴｉＮ電極としている。ここで、ＡｌＣｕ膜厚は、１０００ｎｍから３０００ｎｍである。
【００２０】
ドレインオーミック電極１１とソースオーミック電極１２との間の保護膜７には、開口が形成されている。この開口およびその近傍には、ゲート絶縁膜９とゲート電極１３とが形成されている。このゲート電極１３を層間絶縁膜８が覆っている。層間絶縁膜８上には、ゲート電極パッド（図示しない）が形成されている。ゲート絶縁膜９は、SｉＮ膜である。ゲート電極１３は、ＴｉＮからなる。
【００２１】
図１に示すように、ドレインオーミック電極１１とソースオーミック電極１２とは、第１の方向にフィンガー状に延在していると共に、上記第１の方向と略直交する第２の方向に互いに予め定められた間隔をあけて略平行に交互に複数配置されている。なお、図１では、層間絶縁膜８、ドレイン電極部１４およびソース電極部１５を省略して描いている。
【００２２】
ゲート電極１３は、平面視において、フィンガー上のドレインオーミック電極１１とフィンガー状のソース電極１２との間で上記第１の方向に延在すると共に、ドレインオーミック電極１１の周囲を囲むように環状に延在している。
【００２３】
ゲート電極１３の上記第１の方向の両端部は、それぞれゲート電極接続配線２１を介してゲート電極パッド１６に接続されている。ゲート電極パッド１６は、ゲート電極１３の上記第１の方向の一端側に配置されている。ゲート電極接続配線２１は、第１の配線２２と第２の配線２３とを有している。ゲート電極接続配線２１は、一例として、Ｔｉ層，ＡｌＣｕ層，ＴｉＮ層が順に積層されたＴｉ／ＡｌＣｕ／ＴｉＮ電極である。
【００２４】
ドレインオーミック電極１１と、このドレインオーミック電極１１を囲むゲート電極１３と、第１の配線２２の一部と、第２の配線２３の一部とは、ゲートフィンガー１９を構成している。ＧａＮ系ＨＦＥＴは、上記第２の方向に複数配置されたゲートフィンガー１９を有している。
【００２５】
第１の配線２２は、各ゲート電極１３の上記第１の方向の一端部にそれぞれ接続される一方、ゲート電極パッド１６に接続され、各ゲート電極１３の一端部とゲート電極パッド１６とを電気的に接続している。第１の配線２２には、インピーダンス調整部の一例としての抵抗素子１７が１つ接続されている。
【００２６】
第２の配線２３は、各ゲート電極１３の上記第１の方向の他端部にそれぞれ接続される一方、ゲート電極パッド１６に接続され、各ゲート電極１３の他端部とゲート電極パッド１６とを電気的に接続している。
【００２７】
抵抗素子１７は、各ゲート電極１３の一端部とゲート電極パッド１６との間に位置している。抵抗素子１７は、オーミックメタルからなっており、具体的には、ドレインオーミック電極１１、及びソースオーミック電極１２と同一層であるＴｉ層，Ａｌ層，ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極である。抵抗素子１７は、抵抗値を調整可能な調整抵抗であり、抵抗素子１７を含む第１の配線２２のインピーダンスを調整できるようになっている。具体的には、抵抗素子１７のシート抵抗値は、抵抗素子１７を含む第１の配線２２のＣＲ時定数と、第２の配線２３のＣＲ時定数とが略同一となるように設定されている。抵抗素子１７のシート抵抗値は、例えば、ゲート電極接続配線２１のシート抵抗値の約１０倍である。
【００２８】
この実施形態のＧａＮ系ＨＦＥＴによれば、抵抗素子１７は、抵抗素子１７を含む第１の配線２２のインピーダンスを調整できるようになっている。このため、ゲート信号に対する第１の配線２２のインピーダンスを抵抗素子１７によって調整して、第１の配線２２のＣＲ時定数と、第２の配線２３のＣＲ時定数とを略同一にすることができる。これにより、ＧａＮ系ＨＦＥＴで信号遅延が生じるのを防止できる。
【００２９】
したがって、第１の配線２２のインピーダンスを抵抗素子１７で調整するだけの簡単な構成で、ＧａＮ系ＨＦＥＴが均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、ＧａＮ系ＨＦＥＴの安定した動作を実現できる。
【００３０】
また、この実施形態では、ドレインオーミック電極１１、ソースオーミック電極１２および抵抗素子１７が同じオーミックメタルからなるので、ドレイン電極１１、ソース電極１２および抵抗素子１７を同じ工程で形成できる。このため、抵抗素子１７を設けるために別の工程を追加したり、マスキングを行ったりする必要がなくて製作コストを低減できる。
【００３１】
また、この実施形態では、上記フィンガー状に延在している複数のドレインオーミック電極１１とソースオーミック電極１２とを備えている。このため、ＧａＮ系ＨＦＥＴに大電流を流すことができ、大電流を流すときでも、均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、ＧａＮ系ＨＦＥＴの安定した動作を実現できる。
【００３２】
（第２実施形態）
図３は、上記第２実施形態のＧａＮ系ＨＦＥＴの平面模式図である。上記第１実施形態と相違する点を説明すると、この第２実施形態では、ゲート電極接続配線２２１の第１の配線２２２に２つの抵抗素子２１７，２１７が接続されている。なお、この第２実施形態において、上記第１実施形態と同一の符号は、上記第１実施形態と同じ構成であるため、その説明を省略する。
【００３３】
図３に示すように、ゲート電極接続配線２２１の第１の配線２２２の両端が、それぞれゲート電極接続配線２２１の第２の配線２２３の一部を介してゲート電極パッド１６に接続されている。第１の配線２２２の両端部２２２Ａ，２２２Ｂには、それぞれ抵抗素子２１７，２１７が接続されている。抵抗素子２１７，２１７のシート抵抗値は、第１の配線２２２のＣＲ時定数と、第２の配線２２３のＣＲ時定数とが略同一となるように設定されている。
【００３４】
この実施形態のＧａＮ系ＨＦＥＴによれば、第１の配線２２２の一部と第２の配線２２３の一部とが重複している。このため、第１の配線２２２と第２の配線２２３とが重複していない場合に比べて、第１の配線２２２のＣＲ時定数と第２の配線２２３のＣＲ時定数との差をより小さくすることができて、ＧａＮ系ＨＦＥＴの信号遅延が生じるのをより確実に防止できる。したがって、ＧａＮ系ＨＦＥＴをより均一に動作させることができて、リンギングやサージ電圧を抑制できる。
【００３５】
（第３実施形態）
図４は、上記第３実施形態のＧａＮ系ＨＦＥＴの平面模式図である。上記第１実施形態と相違する点を説明すると、この第３実施形態では、ゲート電極接続配線３２１の第１の配線３２２には抵抗素子が接続されておらず、第１の配線３２２の両端部３２２Ａ，３２２Ｂがインピーダンス調整部を構成している。なお、この第３実施形態において、上記第１実施形態と同一の符号は、上記第１実施形態と同じ構成であるため、その説明を省略する。
【００３６】
図４に示すように、ゲート電極接続配線３２１の第１の配線３２２は、両端がそれぞれゲート電極接続配線３２１の第２の配線３２３に接続されている。第１の配線３２２の両端部３２２Ａ，３２２Ｂは、折れ曲がって蛇行するように形成されている。これら第１の配線３２２の両端部３２２Ａ，３２２Ｂの抵抗等により、第１の配線３２２のＣＲ時定数と、第２の配線３２３のＣＲ時定数とが略同一となるように設定されている。すなわち、第１の配線３２２の両端部３２２Ａ，３２２Ｂがインピーダンス調整部３１７を構成している。
【００３７】
この実施形態のＧａＮ系ＨＦＥＴによれば、第１の配線３２２の両端部３２２Ａ，３２２Ｂがインピーダンス調整部３１７を構成しているから、インピーダンス調整部として別途抵抗素子などを設ける必要がない。このため、抵抗素子などを設けるために別の工程を追加したり、チップの面積を大きくしたり、マスキングを行ったりする必要がないので、ＧａＮ系ＨＦＥＴの製作コストを低減できる。
【００３８】
なお、上記第１〜第３実施形態では、複数のフィンガー状のドレインオーミック電極と複数のフィンガー状のソースオーミック電極とを備えていたが、これに限らず、くし形のドレインオーミック電極とくし形のソースオーミック電極とを備えていてもよい。
【００３９】
また、上記第１、第２実施形態では、第１の配線２２，２２２に抵抗素子１７，２１７が接続されていたが、これに限らず、第２の配線にも抵抗素子が接続されていてもよいし、第１の配線に抵抗素子を接続せず、第２の配線にのみ抵抗素子が接続されていてもよい。
【００４０】
また、上記第３実施形態では、第１の配線３２２の両端部３２２Ａ，３２２Ｂがインピーダンス調整部３１７を構成していたが、これに限らず、第２の配線の一部がインピーダンス調整部を構成していてもよいし、第１の配線の一部がインピーダンス調整部を構成せず、第２の配線の一部のみがインピーダンス調整部を構成していてもよい。
【００４１】
また、上記第１、第２実施形態では、第１の配線２２，２２２に抵抗素子１７，２１７が接続されていたが、これに限らず、第１の配線にコンデンサなどの配線のＣＲ時定数を調整できる受動素子を接続してもよい。
【００４２】
また、上記第１〜第３実施形態では、ＧａＮ系ＨＦＥＴは、上記第２の方向に複数配置されたゲートフィンガー１９を有していたが、これに限らず、１つのゲートフィンガーを有していてもよい。
【００４３】
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【００４４】
本発明および実施形態を纏めると、次のようになる。
【００４５】
本発明の電界効果トランジスタは、
ヘテロ接合を有するＧａＮ系積層体５と、
上記ＧａＮ系積層体５上に第１の方向に延在するように形成されたドレイン電極１１と、
上記ＧａＮ系積層体５上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極１１に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極１２と、
平面視において、上記ドレイン電極１１と上記ソース電極１２との間に形成されたゲート電極１３と、
上記ＧａＮ系積層体５上に、上記ゲート電極１３を覆うように形成された絶縁層８と、
上記絶縁層８上に形成されたゲート電極パッド１６と、
上記ゲート電極１３の一端部と上記ゲート電極パッド１６とを接続する第１の配線２２，２２２，３２２と、
上記ゲート電極１３の他端部と上記ゲート電極パッド１６とを接続する第２の配線２３，２２３，３２３と、
上記第１の配線２２，２２２，３２２および上記第２の配線２３，２２３，３２３のうちの少なくとも１つの配線のインピーダンスを調整可能なインピーダンス調整部１７，２１７，３１７と
を備えることを特徴としている。
【００４６】
本発明の電界効果トランジスタによれば、上記インピーダンス調整部１７，２１７，３１７は、上記第１の配線２２，２２２，３２２および上記第２の配線２３，２２３，３２３のうちの少なくとも１つの配線のインピーダンスを調整できるようになっている。このため、インピーダンス調整部１７，２１７，３１７によってゲート信号に対する第１の配線２２，２２２，３２２および第２の配線２３，２２３，３２３の抵抗や寄生容量などに起因するインピーダンスを調整して、第１の配線２２，２２２，３２２のインピーダンスと第２の配線２３，２２３，３２３のインピーダンスとを略同一にして、電界効果トランジスタで信号遅延が生じるのを防止できる。
【００４７】
したがって、電界効果トランジスタが均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、電界効果トランジスタの安定した動作を実現できる。
【００４８】
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部１７，２１７は、上記第１の配線２２，２２２および上記第２の配線２３，２２３のうちの少なくとも１つの配線に設けられた抵抗素子である。
【００４９】
上記実施形態によれば、上記インピーダンス調整部１７，２１７は、上記第１の配線２２，２２２および上記第２の配線２３，２２３のうちの少なくとも１つの配線に設けられた抵抗素子である。このため、この抵抗素子によって第１の配線２２，２２２のインピーダンスと第２の配線２３，２２３のインピーダンスとが略同一になるように簡単な構造でインピーダンスを調整できる。
【００５０】
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極１１、上記ソース電極１２および上記インピーダンス調整部１７，２１７がオーミックメタルからなる。
【００５１】
上記実施形態によれば、上記ドレイン電極１１、上記ソース電極１２および上記インピーダンス調整部１７，２１７がオーミックメタルからなるので、ドレイン電極１１，ソース電極１２およびインピーダンス調整部１７，２１７を同じ工程で形成できる。このため、インピーダンス調整部１７，２１７を形成するために別の工程を追加したり、マスキングを行ったりする必要がなくて製作コストを低減できる。
【００５２】
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部３１７は、上記第１の配線３２２および上記第２の配線３２３のうちの少なくとも１つの配線の一部からなる。
【００５３】
上記実施形態によれば、上記第１の配線３２２および上記第２の配線３２３のうちの少なくとも１つの配線の一部が上記インピーダンス調整部３１７を構成している。このため、インピーダンス調整部として別途抵抗素子などを設ける必要がない。このため、抵抗素子などを設けるために別の工程を追加したり、チップの面積を大きくしたり、マスキングを行ったりする必要がないので、ＧａＮ系ＨＦＥＴの製作コストを低減できる。
【００５４】
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極１１と上記ソース電極１２とは、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在している。
【００５５】
上記実施形態によれば、上記フィンガー状に延在している複数のドレイン電極１１とソース電極１２とを備えている。このため、電界効果トランジスタに大電流を流すことができ、大電流を流すときでも、均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、電界効果トランジスタの安定した動作を実現できる。
【符号の説明】
【００５６】
５  ＧａＮ系積層体
８  層間絶縁膜
１１  ドレインオーミック電極
１２  ソースオーミック電極
１３  ゲート電極
１６  ゲート電極パッド
１７，２１７  抵抗素子
３１７  インピーダンス調整部
２２，２２２，３２２  第１の配線
２３，２２３，３２３  第２の配線
【図１】
2015178050.tif 000003
【図２】
2015178050.tif 000004
【図３】
2015178050.tif 000005
【図４】
2015178050.tif 000006
【図５】
2015178050.tif 000007
【図６】
2015178050.tif 000008
【手続補正書】
【提出日】平成27年6月24日(2015.6.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ヘテロ接合を有するＧａＮ系積層体（５）と、
上記ＧａＮ系積層体（５）上に第１の方向に延在するように形成されたドレイン電極（１１）と、
上記ＧａＮ系積層体（５）上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極（１１）に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極（１２）と、
平面視において、上記ドレイン電極（１１）と上記ソース電極（１２）との間に形成されたゲート電極（１３）と、
上記ＧａＮ系積層体（５）上に、上記ゲート電極（１３）を覆うように形成された絶縁層（８）と、
上記絶縁層（８）上に形成されたゲート電極パッド（１６）と、
上記ゲート電極パッド（１６）から上記ゲート電極（１３）に接続する複数の配線（２，２２２，３２２，２３，２２３，３２３）と
を備え、
上記複数の配線（２２，２２２，３２２，２３，２２３，３２３）のうち、インピーダンスの低い配線にインピーダンス調整部（１７，２１７，３１７）を設けることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記インピーダンス調整部（１７，２１７）を上記ゲート電極（１３）の長手方向に設けることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
上記インピーダンス調整部（１７，２１７）は、上記第１の配線（２２，２２２）および上記第２の配線（２３，２２３）のうちの少なくとも１つの配線に設けられた抵抗素子であることを特徴とする電界効果トランジスタ。
【請求項４】
請求項３に記載の電界効果トランジスタにおいて、
上記ドレイン電極（１１）、上記ソース電極（１２）および上記インピーダンス調整部（１７，２１７）がオーミックメタルからなることを特徴とする電界効果トランジスタ。
【請求項５】
請求項１または２に記載の電界効果トランジスタにおいて、
上記インピーダンス調整部（３１７）は、上記第１の配線（３２２）および上記第２の配線（３２３）のうちの少なくとも１つの配線の一部からなることを特徴とする電界効果トランジスタ。
【請求項６】
請求項１から５のいずれか１つに記載の電界効果トランジスタにおいて、
上記ドレイン電極（１１）と上記ソース電極（１２）とは、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在していることを特徴とする電界効果トランジスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
発明が解決しようとする課題
［０００５］
しかし、特許文献１や特許文献２の電界効果トランジスタでは、ゲート電極の一端側にのみゲート電極パッドが接続されている。このため、電界効果トランジスタをスイッチングデバイスとして使用したとき、電界効果トランジスタで信号遅延が生じて、均一動作することができない。したがって、リンギングやサージ電圧を十分に抑制できず、電界効果トランジスタの安定した動作を実現できないという問題があった。
［０００６］
そこで、本発明の課題は、リンギングやサージ電圧を十分に抑制できて、安定した動作を実現できる電界効果トランジスタを提供することにある。
課題を解決するための手段
［０００７］
上記課題を解決するため、本発明の電界効果トランジスタは、
ヘテロ接合を有するＧａＮ系積層体と、
上記ＧａＮ系積層体上に第１の方向に延在するように形成されたドレイン電極と、
上記ＧａＮ系積層体上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
上記ＧａＮ系積層体上に、上記ゲート電極を覆うように形成された絶縁層と、
上記絶縁層上に形成されたゲート電極パッドと、
上記ゲート電極パッドから上記ゲート電極に接続する複数の配線と
を備え、
上記複数の配線のうち、インピーダンスの低い配線にインピーダンス調整部を設けることを特徴としている。
また、一実施形態の電界効果トランジスタにおいて、
上記インピーダンス調整部を上記ゲート電極の長手方向に設ける。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
［０００８］
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部は、上記第１の配線および上記第２の配線のうちの少なくとも１つの配線に設けられた抵抗素子である。
［０００９］
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極、上記ソース電極および上記インピーダンス調整部がオーミックメタルからなる。
［００１０］
また、一実施形態の電界効果トランジスタでは、
上記インピーダンス調整部は、上記第１の配線および上記第２の配線のうちの少なくとも１つの配線の一部からなる。
［００１１］
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極と上記ソース電極とは、
上記第２の方向に互いに間隔をあけて略平行に交互に複数配置されていると共に上記第１の方向にフィンガー状に延在している。
発明の効果
［００１２］
本発明の電界効果トランジスタによれば、均一に動作でき、リンギングやサージ電圧を十分に抑制できると共に、電界効果トランジスタの安定した動作を実現できる。
図面の簡単な説明
［００１３］
［図１］図１は本発明の第１実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
［図２］図２は図１のＡ−Ａ線断面を示す断面図である。
［図３］図３は本発明の第２実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
［図４］図４は本発明の第３実施形態のＧａＮ系の電界効果トランジスタの平面模式図である。
［図５］図５は従来のＧａＮ系の電界効果トランジスタの平面模式図である。
［図６］図６は別の従来のＧａＮ系の電界効果トランジスタの平面模式図である
【国際調査報告】
2015178050.tif 000009
2015178050.tif 000010
2015178050.tif 000011
2015178050.tif 000012