(57)【要約】  スイッチング素子のゲートに一定電流を供給して該スイッチング素子をオン駆動する出力トランジスタと、ＰチャネルＭＯＳ-ＦＥＴとｎチャネルＭＯＳ-ＦＥＴとからなり、ゲート制御信号を入力して前記出力トランジスタをオン・オフ駆動するＣＭＯＳ構成のプリドライバと、定電流用トランジスタのゲート電圧を制御して該定電流用トランジスタに流れる電流を一定化する基準電流源と、前記定電流用トランジスタのゲート電圧を前記プリドライバの動作基準電圧として印加するバッファアンプとを備える。
2014199818.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子のゲートに一定電流を供給して該スイッチング素子をオン駆動する出力トランジスタと、
ＰチャネルＭＯＳ-ＦＥＴとｎチャネルＭＯＳ-ＦＥＴとからなり、ゲート制御信号を入力して前記出力トランジスタをオン・オフ駆動するＣＭＯＳ構成のプリドライバと、
定電流用トランジスタのゲート電圧を制御して該定電流用トランジスタに流れる電流を一定化する基準電流源と、
前記定電流用トランジスタのゲート電圧を前記プリドライバの動作基準電圧として印加するバッファアンプと
を具備したことを特徴とするゲート駆動回路。
【請求項２】
前記基準電流源は、前記定電流用トランジスタに流れる電流により基準抵抗に生起される電圧と、予め設定された基準電圧との電圧差を求める誤差増幅器を備え、この誤差増幅器の出力に応じて前記定電流用トランジスタのゲート電圧をフィードバック制御して該定電流用トランジスタに流れる電流を一定化するものである請求項１に記載のゲート駆動回路。
【請求項３】
前記基準抵抗は、温度依存性を無視し得る抵抗体からなる請求項２に記載のゲート駆動回路。
【請求項４】
前記出力トランジスタおよび前記定電流用トランジスタは、それぞれＭＯＳ-ＦＥＴからなる請求項１に記載のゲート駆動回路。
【請求項５】
前記バッファアンプを介して動作基準電圧が設定される前記プリドライバは、前記ゲート制御信号を入力して前記出力トランジスタをオン駆動した際、該出力トランジスタに前記定電流用トランジスタに流れる電流に比例した電流を流すものである請求項１に記載のゲート駆動回路。
【請求項６】
前記出力トランジスタが複数個並列に接続して設けられるとき、これらの各出力トランジスタのそれぞれに対応して前記プリドライバが複数個設けられる請求項１に記載のゲート駆動回路。
【請求項７】
前記複数のプリドライバは、個別にゲート制御信号を入力して前記各出力トランジスタをオン・オフ駆動するものである請求項６に記載のゲート駆動回路。
【請求項８】
請求項１〜７のいずれかに記載のゲート駆動回路において、
更に前記定電流用トランジスタのゲート電圧をスイッチ素子を介して選択的に保持し、保持した前記ゲート電圧を前記バッファアンプに印加するコンデンサを備えることを特徴とするゲート駆動回路。
【請求項９】
前記スイッチ素子は、前記プリドライバに入力される前記ゲート制御信号を受けて前記出力トランジスタのオフ動作時に前記定電流用トランジスタのゲート電圧をコンデンサに保持するものである請求項８に記載のゲート駆動回路。
【請求項１０】
前記基準電流源は、前記スイッチ素子と共にオン・オフ駆動される請求項８に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子をオン・オフ駆動する出力トランジスタの出力電流を、温度や電源電圧の変動に拘わることなく一定に保つことのできるゲート駆動回路に関する。
【背景技術】
【０００２】
電力変換器におけるＩＧＢＴやＭＯＳ-ＦＥＴ等のスイッチング素子をオン・オフ駆動するゲート駆動回路は、例えば図６に示すように構成されている。図６においてＱ１,Ｑ２はハーフブリッジ回路を形成したＭＯＳ-ＦＥＴからなるスイッチング素子であり、１はハイサイド側のスイッチング素子Ｑ１をオン・オフ駆動するゲート駆動回路である。尚、ローサイド側のスイッチング素子Ｑ２をオン・オフ駆動するゲート駆動回路２も、前記ゲート駆動回路１と同様に構成される。従ってここではハイサイド側のスイッチング素子Ｑ１を駆動するゲート駆動回路１について説明する。【０００３】
前記ゲート駆動回路１は、ｐチャネル型ＭＯＳ-ＦＥＴからなり、前記スイッチング素子Ｑ１のゲートに一定電流を供給して該スイッチング素子Ｑ１をオン・オフ駆動する出力トランジスタＰＭ２を備える。更に前記ゲート駆動回路１は、前記出力トランジスタＰＭ２にトーテムポール接続されたｎチャネル型ＭＯＳ-ＦＥＴからなり、前記出力トランジスタＰＭ２と相補的にオン・オフ制御される出力トランジスタＮＭ２を備える。【０００４】
また前記ゲート駆動回路１は、ｐチャネル型ＭＯＳ-ＦＥＴからなり、前記出力トランジスタＰＭ２との間でカレントミラー回路を構成するトランジスタＰＭ１を備える。更に前記ゲート駆動回路１は、ｎチャネル型ＭＯＳ-ＦＥＴからなり、前記トランジスタＰＭ１を負荷として誤差増幅器ＡＭＰの出力により電流Ｉcontが制御される制御トランジスタＮＭ１を備える。ちなみに前記誤差増幅器ＡＭＰは、前記制御トランジスタＮＭ１に流れる電流Ｉcontに応じて抵抗Ｒ１に生起される電圧と、基準電圧Ｖrefとの差電圧に応じて前記電流Ｉcontを一定化する役割を担う。【０００５】
またｎチャネル型ＭＯＳ-ＦＥＴからなり、ゲート制御信号ｎＤＲＶに応じてオン・オフ駆動されるトランジスタＮＭ３は、前記誤差増幅器ＡＭＰの出力による前記制御トランジスタＮＭ１の駆動をオン・オフ制御する。前記制御トランジスタＮＭ１がオン動作することにより、該制御トランジスタＮＭ１に流れる電流Ｉcontが前記トランジスタＰＭ１を介して流れる。この結果、前記トランジスタＰＭ１との間でカレントミラー回路を構成する前記出力トランジスタＰＭ２には前記電流Ｉcontに比例した電流が流れる。この電流が前記スイッチング素子Ｑ１のゲートに供給されて該スイッチング素子Ｑ１がオン駆動される。【０００６】
即ち、上記構成のゲート駆動回路１は、前記誤差増幅器ＡＭＰと前記制御トランジスタＮＭ１とにより生成された一定の電流Ｉcontに従って、前記トランジスタＰＭ１を介して前記出力トランジスタＰＭ２のオン電流を制御する。そして前記ゲート駆動回路１は、上記電流制御の下で前記スイッチング素子Ｑ１を定電流でオン駆動する。従って温度や電源電圧が変動した場合であっても前記スイッチング素子Ｑ１のゲート容量に対する充電時間が一定化される。この結果、前記スイッチング素子Ｑ１のターンオン時間が一定に保たれる。【０００７】
また図７は特許文献１に紹介されるゲート駆動回路を示している。このゲート駆動回路３は、ｐチャネル型ＭＯＳ-ＦＥＴからなり、前記スイッチング素子Ｑ１をオン・オフ駆動する出力トランジスタ４を、ｐチャネル型ＭＯＳ-ＦＥＴ５とｎチャネル型ＭＯＳ-ＦＥＴ６とからなるＣＭＯＳ構成のプリドライバ７を用いてオン・オフ制御するように構成される。そして前記プリドライバ７におけるｎチャネル型ＭＯＳ-ＦＥＴ６の動作基準電圧であるソース電圧を定電圧源８にて規定することで、前記スイッチング素子Ｑ１を一定電圧Ｖg1で駆動する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１９３４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで図６に示す構成のゲート駆動回路１においては、前記誤差増幅器ＡＭＰを用いて前記出力トランジスタＰＭ２をオン・オフ駆動する制御信号を生成している。この為、前記誤差増幅器ＡＭＰの応答遅れに起因して前記出力トランジスタＰＭ２の制御に遅れが生じると言う問題がある。また前記ゲート駆動回路１においては、前記スイッチング素子Ｑ１に対するゲート抵抗を変える為に、前記出力トランジスタＰＭ２を複数個並列に設けることがある。この場合、前記各出力トランジスタＰＭ２毎に前記トランジスタＰＭ１,ＮＭ１等を含む制御回路部をそれぞれ設けることが必要となる。これ故、その構成が大掛かりになると言う問題を含んでいる。【００１０】
また図７に示す構成のゲート駆動回路３においては、出力トランジスタ４をオン駆動する電圧Ｖg1を一定化することができる。しかし温度や電源電圧に変動がある場合、前記プリドライバ７における前記ｎチャネル型ＭＯＳ-ＦＥＴ６に流れるオン電流Ｉmが変化する。すると前記出力トランジスタ４のゲート容量に対する充電時間が変化し、この結果、該出力トランジスタ４のターンオン時間が変動すると言う欠点がある。【００１１】
本発明はこのような事情を考慮してなされたもので、その目的は、スイッチング素子をオン・オフ駆動する出力トランジスタの出力電流を、温度や電源電圧の変動に拘わることなく一定に保ち、これによって前記出力トランジスタのターンオン時間を安定化することのできる簡易な構成のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１２】
上述した目的を達成するべく本発明に係るゲート駆動回路は、
スイッチング素子のゲートに一定電流を供給して該スイッチング素子をオン駆動する出力トランジスタと、
ＰチャネルＭＯＳ-ＦＥＴとｎチャネルＭＯＳ-ＦＥＴとからなり、ゲート制御信号を入力して前記出力トランジスタをオン・オフ駆動するＣＭＯＳ構成のプリドライバと、
定電流用トランジスタのゲート電圧を制御して該定電流用トランジスタに流れる電流を一定化する基準電流源と、
前記定電流用トランジスタのゲート電圧を前記プリドライバの動作基準電圧として印加するバッファアンプと
を備えたことを特徴としている。【００１３】
好ましくは前記基準電流源は、前記定電流用トランジスタに流れる電流により基準抵抗に生起される電圧と、予め設定された基準電圧との電圧差を求める誤差増幅器を備え、この誤差増幅器の出力に応じて前記定電流用トランジスタのゲート電圧をフィードバック制御して該定電流用トランジスタに流れる電流を一定化するように構成される。ちなみに前記基準抵抗は、実質的に温度依存性を無視し得る抵抗体からなる。【００１４】
また前記出力トランジスタおよび前記定電流用トランジスタは、それぞれＭＯＳ-ＦＥＴからなる。そして前記バッファアンプを介して動作基準電圧が設定される前記プリドライバは、前記ゲート制御信号を入力して前記出力トランジスタをオン駆動した際、該出力トランジスタに流れる電流を、前記定電流用トランジスタに流れる電流に比例した電流とする役割を担う。【００１５】
好ましくは前記出力トランジスタが複数個並列に接続して設けられるとき、これらの各出力トランジスタのそれぞれに対応して前記プリドライバが複数個設けられる。これらの複数のプリドライバは、個別にゲート制御信号を入力して前記各出力トランジスタをオン・オフ駆動することで、前記スイッチング素子をオン・オフ駆動するゲート電流を選択的に設定する役割を担う。【００１６】
尚、上述した構成に加えて、更に前記定電流用トランジスタのゲート電圧をスイッチ素子を介して選択的に保持し、保持した前記ゲート電圧を前記バッファアンプに印加するコンデンサを備えることも望ましい。このように構成されるゲート駆動回路において、前記スイッチ素子は、前記プリドライバに入力される前記ゲート制御信号を受けて前記出力トランジスタがオフ動作したとき、前記定電流用トランジスタのゲート電圧をコンデンサに保持する役割を担う。また前記基準電流源は、前記スイッチ素子と共にオン・オフ駆動するように構成される。
【発明の効果】
【００１７】
上記構成のゲート駆動回路によれば、前記基準電流源にて規定される電流に比例した電流にて前記プリドライバをオン・オフ駆動することができる。しかも前記基準電流源にて規定される電流を、温度や電源電圧の変動に拘わることなく一定に保つことができる。従って前記出力トランジスタを、温度や電源電圧の変動に拘わることなく一定の電流で駆動することができ、そのターンオン時間を常に一定に、安定に保つことが可能となる。【００１８】
この結果、本発明に係るゲート駆動回路によれば、温度や電源電圧の変動に起因する応答時間遅れの問題を招来することなく、スイッチング素子を安定に駆動することができる。しかもその構成が簡単であり、出力トランジスタを複数並列に用いる場合であっても、ゲート駆動回路の構成が大掛かりとなることはない。故に、インテリジェント・パワー・モジュールＩＰＭ等における各種スイッチング素子に対する駆動回路として、その実用的利点が多大である。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るゲート駆動回路の基本構成を示す要部概略構成図。
【図２】動作温度の変化に対する出力トランジスタの出力電流であるソース電流の変化を示す図。
【図３】本発明の第１の実施形態に係るゲート駆動回路の構成例を示す図。
【図４】本発明の第２の実施形態に係るゲート駆動回路の構成例を示す図。
【図５】本発明の第３の実施形態に係るゲート駆動回路の構成例を示す図。
【図６】従来のゲート駆動回路の一例を示す図。
【図７】従来のゲート駆動回路の別の例を示す図。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明に係るゲート駆動回路について説明する。
【００２１】
図１は本発明に係るゲート駆動回路１０の基本構成を示す要部概略構成図であり、１１ａはｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２からなるターンオン制御用の出力トランジスタ、１１ｂはｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２からなるターンオフ制御用の出力トランジスタである。これらの出力トランジスタ１１ａ,１１ｂは、そのドレインを相互に接続してトーテムポール回路を構成している。そして前記出力トランジスタ１１ａ,１１ｂは、そのドレイン電圧により前記スイッチング素子Ｑ１のゲート電圧を制御し、これによって該スイッチング素子Ｑ１をオン・オフ駆動する。
【００２２】
また前記ゲート駆動回路１０は、ｐチャネル型ＭＯＳ-ＦＥＴ１２ａとｎチャネル型ＭＯＳ-ＦＥＴ１２ｂとからなるＣＭＯＳ構成のプリドライバ１２を備える。このプリドライバ１２は、ゲート制御信号ＤＲＶに応じてオン・オフ制御されて前記出力トランジスタ１１ａをオン・オフ駆動する役割を担う。尚、このプリドライバ１２自体は、前述した図７に示すゲート駆動回路３におけるプリドライバ７と同様なものである。
【００２３】
また前記ゲート駆動回路１０は、ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３からなる定電流用トランジスタ１３ａ、ｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３からなる電圧制御用トランジスタ１３ｂ、および誤差増幅器１３ｃを主体として構成された基準電流源１３を備える。この基準電流源１３は、前記定電流用トランジスタ１３ａに直列接続された基準抵抗Ｒａと、前記電圧制御用トランジスタ１３ｂに直列接続された負荷抵抗Ｒｂとを備える。上記基準抵抗Ｒａは、温度変化に対する抵抗値変化のない、いわゆる温度依存性を無視し得る抵抗体からなる。
【００２４】
そして前記誤差増幅器１３ｃは、前記定電流用トランジスタ１３ａに流れる電流Ｉcontに応じて前記基準抵抗Ｒａに生起される電圧と、基準電圧Ｖrefとの差電圧に応じて前記電圧制御用トランジスタ１３ｂを駆動する。この電圧制御用トランジスタ１３ｂのドレイン電圧が前記定電流用トランジスタ１３ａのゲート電圧として帰還され、これによって該定電流用トランジスタ１３ａに流れる前記電流Ｉcontが一定化制御される。従って前記定電流用トランジスタ１３ａのゲート電圧は、前記電圧制御用トランジスタ１３ｂを介するフィードバック制御により、温度や電源電圧の変動に拘わることなく一定の値を示すことになる。
【００２５】
さて本発明に係るゲート駆動回路１０は、前記基準電流源１３における前記定電流用トランジスタ１３ａのゲート電圧を、インピーダンス変換回路としてのバッファアンプ１４を介して前記プリドライバ１２の動作基準電圧として印加することを特徴としている。具体的には前記定電流用トランジスタ１３ａのゲート電圧は、前記バッファアンプ１４を介して前記プリドライバ１２のｎチャネル型ＭＯＳ-ＦＥＴ１２ｂのソース電圧として印加される。
【００２６】
すると前記定電流用トランジスタ１３ａのゲート電圧が、前述したように温度や電源電圧の変動に拘わらず一定に保たれるので、前記ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂの動作基準電圧であるソース電圧もまた、温度や電源電圧の変動に拘わらず一定に保たれる。即ち、前記ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂのソース電圧は、前記バッファアンプ１４を介して前記定電流用トランジスタ１３ａのゲート電圧により支配される。これ故、前記プリドライバ１２は、前記バッファアンプ１４を介して前記基準電流源１３により間接的にカレントミラー制御される。従って前記プリドライバ１２の出力をゲートに受けてオン・オフ動作する前記出力トランジスタ１１ａには、そのオン動作時に前記電流Ｉcontに比例した電流が流れることになる。
【００２７】
この際、前記出力トランジスタ１１ａは、前記プリドライバ１２により常に一定の電圧によりオン駆動される。故に出力トランジスタ１１ａのゲート容量に対する充電時間も常に一定となる。従って前記出力トランジスタ１１ａのターンオン時間を安定化し、温度や電源電圧の変動に拘わらず一定に保つことが可能となる。そして前記スイッチング素子Ｑ１を、温度や電源電圧変動に拘わることなく、常に安定に一定電流でオン駆動することが可能となる。
【００２８】
図２は上述した如く構成されたゲート駆動回路１０における前記出力トランジスタ１１ａの出力電流であるソース電流の温度に対する変化特性を示している。図２に示すように［−５０℃〜１２５℃］の温度範囲において、電源電圧が１２Ｖの場合には、その最大電流値は［５２３.１ｍＡ］であり、最小電流値は［５２０.１ｍＡ］である。また電源電圧が１６Ｖの場合には、その最大電流値は［５２２.５ｍＡ］であり、最小電流値は［５１９.７ｍＡ］である。そして電源電圧が２４Ｖの場合には、その最大電流値は［５２１.６ｍＡ］であり、最小電流値は［５１８.８ｍＡ］である。
【００２９】
このことから電源電圧が１２Ｖから２４Ｖの範囲で変化しても、前記ソース電流の変動幅は最大で［４.３ｍＡ］に抑えられており、その変動率が１％未満であることが確認できた。即ち、上述した如く構成されたゲート駆動回路１０によれば、スイッチング素子Ｑ１の駆動に供される出力電流を一定化し、温度や電源電圧変動に拘わることなく常に安定に保ち得ることが確認できた。
【００３０】
次に本発明の具体的な実施形態について説明する。
【００３１】
図３は第１の実施形態に係るゲート駆動回路１０ａの構成例を示している。このゲート駆動回路１０ａは、前記出力トランジスタ１１ａに対する駆動回路部として前述した図１に示すゲート駆動回路１０と同じ構成の駆動回路部を有する。またゲート駆動回路１０ａは、前記出力トランジスタ１１ａに対して直列にトーテムポール接続された前記出力トランジスタ１１ｂに対する駆動回路部として、ターンオフ回路（ＴＯＦＦ回路と略記する）１５を備える。このターンオフ回路１５は前記ゲート制御信号ＤＲＶを入力して前記出力トランジスタ１１ｂを、前記出力トランジスタ１１ａと相補的にオン・オフ駆動する役割を担う。
【００３２】
従って前記ゲート制御信号ＤＲＶが［Ｈ］レベルのとき、前記出力トランジスタ１１ａは、ゲート電位が前記動作基準電圧に設定されてオン動作し、これに相反して前記出力トランジスタ１１ｂがオフ動作する。そして前記出力トランジスタ１１ａを介して前記スイッチング素子Ｑ１のゲートに電流Ｉcont１が供給されて該スイッチング素子Ｑ１がターンオンする。また前記ゲート制御信号ＤＲＶが［Ｌ］レベルのときには、前記出力トランジスタ１１ａがオフ動作し、前記出力トランジスタ１１ｂがオン動作して、前記スイッチング素子Ｑ１がターンオフする。
【００３３】
ちなみに前記ゲート駆動回路１０ａは、ＩＧＢＴからなる２つのスイッチング素子Ｑ１,Ｑ２を直列に接続して構成されたハーフブリッジ回路におけるハイサイド側の前記スイッチング素子Ｑ１のオン・オフ駆動に用いられる。また前記ハーフブリッジ回路におけるローサイド側の前記スイッチング素子Ｑ２は、前記ゲート駆動回路１０ａに並列に設けられたゲート駆動回路２０ａによりオン・オフ駆動される。このゲート駆動回路２０ａは、前記ゲート駆動回路１０ａと同様に構成されるものであり、その説明については省略する。
【００３４】
尚、前記ハーフブリッジ回路は、直流高電圧ＨＶをスイッチングして該ハーフブリッジ回路の中点である出力端に接続された負荷ＲＬに交流電力供給する役割を担う。ここでハイサイド側の前記ゲート駆動回路１０ａは、前記ハーフブリッジ回路の中点電位ＶＳを基準電位として、所定の電源電圧ＶＢを受けて動作するように構成される。またローサイド側の前記ゲート駆動回路２０ａは、接地電位ＧＮＤを基準電位として、所定の電源電圧ＶＣＣを受けて動作するように構成される。この構成については、ハーフブリッジ回路を備えて構成される従来一般的な電力変換器と同様である。そして前記各ゲート駆動回路１０ａ,２０ａは、前記スイッチング素子Ｑ１,Ｑ２が同時にオン状態とならないようにタイミング制御されたゲート制御信号ＨＤＲＶ,ＬＤＲＶをそれぞれ入力して動作する。
【００３５】
このように構成されたゲート駆動回路１０ａ,２０ａによれば、前記ゲート制御信号ＨＤＲＶ,ＬＤＲＶに応じて前記ハーフブリッジ回路における前記スイッチング素子Ｑ１,Ｑ２がそれぞれオン・オフ駆動される。この際、前記各スイッチング素子Ｑ１,Ｑ２をそれぞれ駆動する前記ゲート駆動回路１０ａ,２０ａの各出力電流は、前述した如く一定化される。即ち、前記プリドライバ１２における前記ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂの動作基準電圧であるソース電圧は、前記定電流用トランジスタ１３ａのゲート電圧により規定されるので、温度や電源電圧ＶＢ,ＶＣＣの変動に拘わることなく常に一定に保たれている。
【００３６】
従って前記ゲート制御信号ＤＲＶ（ＨＤＲＶ,ＬＤＲＶ）に対するスイッチとして作用する前記プリドライバ１２は、前記ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂのソース電圧を基準電位としてオン・オフ動作して前記出力トランジスタ１１ａをオン・オフ駆動する。この結果、前記出力トランジスタ１１ａは常に一定のゲート電圧を受けてオン駆動される。従って前記出力トランジスタ１１ａのゲート容量に対する充電時間も常に一定となり、そのターンオン時間が変動することはない。しかも出力トランジスタ１１ａのオン動作時における出力電流である該出力トランジスタ１１ａのソース電流も常に一定に保たれる。
【００３７】
ちなみに前記定電流用トランジスタ１３ａと前記出力トランジスタ１１ａのチャネル長Ｌが等しく、そのチャネル幅Ｗが［１：ｍ］であるとする。この場合、前記出力トランジスタ１１ａには前記定電流用トランジスタ１３ａに流れる一定化された電流Ｉcontのｍ倍（例えば１００倍）の電流が流れることになる。従って、例えば前記基準電流源１３において規定する一定電流Ｉcontが１ｍＡであるとしても、前記出力トランジスタ１１ａから［ｍ×Ｉcont］の出力電流、例えば１００ｍＡの出力電流を得ることができる。故に前記スイッチング素子Ｑ１を十分に余裕を持ってターンオンさせることが可能である。
【００３８】
図４は第２の実施形態に係るゲート駆動回路１０ｂの構成例を示している。この実施形態においても、ローサイド側のゲート駆動回路２０ｂはハイサイド側のゲート駆動回路１０ｂと同様に構成される。
【００３９】
ここで前記ゲート駆動回路１０ｂは、前記出力トランジスタ１１ａに対するゲート抵抗を変えてその出力電流を変更設定し得るように、ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２,ＰＭ２'からなる２つの出力トランジスタ１１ａ,１１ａ'を並列に設けて構成される。尚、ここでは２つの出力トランジスタ１１ａ,１１ａ'を並列に設ける例を示すが、３個以上の出力トランジスタ１１ａを並列に設けることも勿論可能である。
【００４０】
この場合、前記２つの出力トランジスタ１１ａ,１１ａ'のそれぞれに対応させて２つのプリドライバ１２,１２'が設けられる。またこれらのプリドライバ１２,１２'におけるｎチャネル型ＭＯＳ-ＦＥＴ１２ｂ,１２ｂ'の各ソース電圧を、前記バッファアンプ１４を介して前記定電流用トランジスタ１３ａのゲート電圧によりそれぞれ規定する。そして主ゲート制御信号ＨＤＲＶ１にて前記プリドライバ１２をオン・オフ動作させ、また補助ゲート制御信号ＨＤＲＶ２にて前記プリドライバ１２'をオン・オフ動作させるように構成される。
【００４１】
このように構成されたゲート駆動回路１０ｂによれば、並列に設けられた２つの出力トランジスタ１１ａ,１１ａ'のそれぞれに対応させてプリドライバ１２,１２'を設けるだけで良く、前述した第１の実施形態と同様な効果が奏せられる。しかも前記プリドライバ１２,１２'自体、ｐチャネル型ＭＯＳ-ＦＥＴ１２ａ,１２ａ'とｎチャネル型ＭＯＳ-ＦＥＴ１２ｂ,１２ｂ'とからなるＣＭＯＳ構成の回路として簡素に実現することができる。従って前述した図６に示した従来のゲート駆動回路の場合のように、その構成が大掛かりとなることはない等の効果が奏せられる。
【００４２】
ところでゲート駆動回路を次のように構成してその省電力化を図ることも可能である。図５は省電力化を図った第３の実施形態に係るゲート駆動回路１０ｃの構成例を示している。この実施形態においても、ローサイド側のゲート駆動回路２０ｃはハイサイド側のゲート駆動回路１０ｃと同様に構成される。
【００４３】
このゲート駆動回路１０ｃは、前記基準電流源１３と前記バッファアンプ１４との間にスイッチ素子ＳＷ１,ＳＷ２を介してコンデンサＣを設けると共に、前記基準電流源１３の基準抵抗Ｒａに対してスイッチ素子ＳＷ３を設けたことを特徴としている。これらの各スイッチ素子ＳＷ１,ＳＷ２,ＳＷ３は、例えばｎチャネル型ＭＯＳ-ＦＥＴからなる。そして前記スイッチ素子ＳＷ２を前記ゲート制御信号ＨＤＲＶにてオン・オフ駆動し、また前記スイッチ素子ＳＷ１,ＳＷ３については、ノット回路１７を介して前記ゲート制御信号ＨＤＲＶを論理反転した信号ＺＨＤＲＶにてオン・オフ駆動するように構成したことを特徴としている。
【００４４】
具体的には前記コンデンサＣは、第１のスイッチ素子ＳＷ１を介して前記定電流用トランジスタ１３ａのゲートに接続され、前記第１のスイッチ素子ＳＷ１を介して該定電流用トランジスタ１３ａのゲート電圧により充電されて該ゲート電圧を保持するように設けられる。そして前記コンデンサＣに充電されて保持された電圧は、第２のスイッチ素子ＳＷ２を介して前記バッファアンプ１４に入力されるように構成される。また第３のスイッチ素子ＳＷ３は、前記第１のスイッチ素子ＳＷ１と同時にオン動作して前記定電流用トランジスタ１３ａに電流Ｉcontを流す役割を担う。
【００４５】
かくしてこのように構成されたゲート駆動回路１０ｃ,２０ｃにおいては、前記基準電流源１３は前記ゲート制御信号ＨＤＲＶが［Ｌ］レベルのときにだけ動作する。そしてそのときに前記定電流用トランジスタ１３ａに流れる電流Ｉcontに応じて、該定電流用トランジスタ１３ａのゲート電圧がスイッチ素子ＳＷ１を介して前記コンデンサＣに保持される。そして前記ゲート制御信号ＨＤＲＶが［Ｈ］レベルに反転すると、前記基準電流源１３の動作が停止し、前記コンデンサＣに保持された電圧が前記スイッチ素子ＳＷを介して前記バッファアンプ１４に与えられる。
【００４６】
この結果、前記ゲート制御信号ＨＤＲＶが［Ｈ］レベルとなって前記プリドライバ１２の前記ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂがオン動作するとき、該ｎチャネル型ＭＯＳ-ＦＥＴ１２ｂの動作基準電圧であるソース電位が前記コンデンサＣに保持された電圧、ひいては前記定電流用トランジスタ１３ａのゲート電圧により規定されることになる。従って上記構成のゲート駆動回路１０ｃ,２０ｃにおいても、先の各実施形態と同様な効果が奏せられる。しかもこのゲート駆動回路１０ｃ,２０ｃによれば、前記ゲート制御信号ＨＤＲＶに応じて前記基準電流源１３による一定電流Ｉcontの生成動作が停止するので、前述したゲート駆動回路１０ａ,１０ｂ,２０ａ,２０ｂにおける前記基準電流源１３に比較して、その消費電力を略半分に低減することができる。故に前述した実施形態に比較してその省電力効果が大きいと言う利点がある。
【００４７】
尚、本発明は上述した各実施形態に限定されるものではない。例えば第３の実施形態において前記バッファアンプ１４の入力インピーダンスが高く、前記コンデンサＣの自然放電が無視できるような場合には、該コンデンサＣに保持された電圧を前記ゲート制御信号ＨＤＲＶが［Ｈ］レベルに反転する期間に亘って保持することができる。従ってこのような場合には、前記スイッチ素子ＳＷ２を省略することが可能である。
【００４８】
また前述した各ゲート駆動回路１０,２０において、前記出力トランジスタ１１ａと前記スイッチング素子Ｑ１のゲートとの間に抵抗を介挿し、この抵抗によって前記スイッチング素子Ｑ１のターンオン時間を調整する場合においても、本発明を適用可能なことは説明するまでもない。更には前記基準電流源１３にて生成する一定電流Ｉcontの大きさや、前記定電流用トランジスタ１３ａおよび前記出力トランジスタ１１ａに流れる電流の比についても、該ゲート駆動回路１０が駆動対象とする前記スイッチング素子Ｑ１の仕様に応じて設定すれば十分である。また前記スイッチング素子Ｑ１として高耐圧のＭＯＳ-ＦＥＴを用いる場合でも、本発明を同様に適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４９】
１０,１０ａ,１０ｂ,１０ｃ  ゲート駆動回路（ハイサイド側）
１１ａ  出力トランジスタ（ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２）
１１ｂ  出力トランジスタ（ｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２）
１２,１２'  プリドライバ
１２ａ,１２ａ'  ｐチャネル型ＭＯＳ-ＦＥＴ
１２ｂ,１２ｂ'  ｎチャネル型ＭＯＳ-ＦＥＴ
１３  基準電流源
１３ａ  定電流用トランジスタ（ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３）
１３ｂ  電圧制御用トランジスタ（ｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３）
１３ｃ  誤差増幅器
１４  バッファアンプ
１５  ターンオフ回路
２０,２０ａ,２０ｂ,２０ｃ  ゲート駆動回路（ローサイド側）
Ｑ１,Ｑ２  スイッチング素子
Ｒａ  基準抵抗
Ｒｂ  負荷抵抗
ＳＷ１,ＳＷ２,ＳＷ３  スイッチ素子（ｎチャネル型ＭＯＳ-ＦＥＴ）
Ｃ  コンデンサ
【図１】
2014199818.tif 000003
【図２】
2014199818.tif 000004
【図３】
2014199818.tif 000005
【図４】
2014199818.tif 000006
【図５】
2014199818.tif 000007
【図６】
2014199818.tif 000008
【図７】
2014199818.tif 000009
【手続補正書】
【提出日】平成27年11月5日(2015.11.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
かくしてこのように構成されたゲート駆動回路１０ｃ,２０ｃにおいては、前記基準電流源１３は前記ゲート制御信号ＨＤＲＶが［Ｌ］レベルのときにだけ動作する。そしてそのときに前記定電流用トランジスタ１３ａに流れる電流Ｉcontに応じて、該定電流用トランジスタ１３ａのゲート電圧がスイッチ素子ＳＷ１を介して前記コンデンサＣに保持される。そして前記ゲート制御信号ＨＤＲＶが［Ｈ］レベルに反転すると、前記基準電流源１３の動作が停止し、前記コンデンサＣに保持された電圧が前記スイッチ素子ＳＷ２を介して前記バッファアンプ１４に与えられる。
【国際調査報告】
2014199818.tif 000010
2014199818.tif 000011
2014199818.tif 000012
2014199818.tif 000013