(57)【要約】  広い入力レンジを有しながらも、ノイズ耐性悪化や波形歪み、低帯域化などの影響が生じず、入力負荷が増加して信号品質の劣化を招かず、基準電圧を生成する構成を別途に設ける必要がない差動増幅器を実現する。  差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給回路と、を有する差動増幅器。
2016072252.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する差動増幅器。
【請求項２】
前記出力回路を構成する負荷トランジスタを抵抗素子に置き換えて構成した請求項１に記載の差動増幅器。
【請求項３】
前記出力回路の後段に、帰還抵抗付きのインバータ回路を直列接続した請求項１に記載の差動増幅器。
【請求項４】
前記差動対を構成するトランジスタ素子のソースは、トランジスタ素子で構成された電流源を介して第１の電源端子に接続されており、
前記検出部は、検出対象となる前記差動対を構成するトランジスタ素子と同じ導電型のトランジスタ素子を有し、当該検出部のトランジスタ素子は、検出対象となる前記差動対のソースと電流源との間のノードと第２の電源端子との間にソースを前記ノードに向けて接続されており、
前記代替電流供給部は、カレントミラー回路を用いて前記検出部のトランジスタ素子を流れる電流を複製した電流を前記代替電流として前記出力回路へ供給する請求項１に記載の差動増幅器。
【請求項５】
前記検出部と前記代替電流供給部は、前記差動対を構成する各トランジスタ素子にそれぞれ並列接続されたトランジスタ素子により構成され、
当該トランジスタ素子は、検出対象となる前記差動対を構成するトランジスタ素子と同じ導電型のトランジスタ素子であってゲートにバイアス電圧を印加されている請求項１に記載の差動増幅器。
【請求項６】
差動増幅回路と当該差動増幅回路の差動出力を増幅出力する出力回路とを備えた差動増幅器によって入力信号を増幅する受信器であって、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する受信器。
【請求項７】
差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、差動増幅器、受信器及び回路に関する。
【背景技術】
【０００２】
従来、演算増幅器は、一般に、入力信号を増幅出力する差動入力段としての差動増幅回路と、負荷の駆動機能の提供及び更なる信号増幅を行う出力段としてのソース接地回路と、により構成される。差動増幅回路としては、出力電圧を高電位側電源電圧及び低電位側電源電圧よりそれぞれ１〜２Ｖ程度少ない範囲でしか取り出せない第１の構成と、出力電圧を高電位側電源電圧と低電位側電源電圧との間の電圧範囲とほぼ等しい範囲で取り出すことができる第２の構成とがある。【０００３】
一般に、上述した第１の構成は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ）とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳ）の一方だけで構成されており、上述した第２の構成は、ＰＭＯＳとＮＭＯＳの双方で構成されている（例えば、ＰＭＯＳの差動対とＮＭＯＳの差動対等）。なお、差動出力型にした場合、コモンノイズ耐性や出力波形の低歪みに有利である。このため、電源範囲が同一であれば第２の構成は第１の構成に比べて対応可能なコモンレベルの範囲が広くなり、逆に、対応可能なコモンレベルの範囲が同じ場合は、第２の構成の方が演算増幅器を低電源電圧化することができる。【０００４】
図９は、第２の構成に係る演算増幅器の一例を示す図であり、差動出力型の第２の構成を例示してある。【０００５】
演算増幅器１は、入力電圧Ｖｉｎ，ｘＶｉｎの入力レンジに応じて３つの動作領域が存在する。１つ目は、ＤＣレベル（コモンレベル）が低過ぎるためＮＭＯＳ差動対２がオフしてＰＭＯＳ差動対３だけが動作する低電位側電源Ｖｓｓ側の第１動作領域、２つ目は、ＤＣレベル（コモンレベル）が高過ぎるためＰＭＯＳ差動対３がオフしてＮＭＯＳ差動対２だけが動作する高電位側電源Ｖｄｄ側の第２動作領域、３つ目は、ＮＭＯＳ差動対２とＰＭＯＳ差動対３が共に動作する第３動作領域である。【０００６】
第１動作領域及び第２動作領域のように、差動増幅回路を構成するＰＭＯＳ差動対３とＮＭＯＳ差動対２のどちらか一方がオフするような入力レンジの場合、負荷トランジスタが非飽和領域で動作するため、トランスコンダクタンスが著しく低下し、演算増幅器の利得が低下するという問題がある。【０００７】
例えば、第１動作領域の場合、ＮＭＯＳ差動対２に流れる電流がゼロになり、負荷トランジスタ４ｐ，５ｐに流れる電流が従来の半分のＩとなる。このとき、負荷トランジスタ４ｐ，５ｐのバイアスＰｂｉａｓ１は、電流値２Ｉが流れるだけの電圧値であるため、負荷トランジスタ４ｐ，５ｐのドレイン電圧が上昇して非飽和領域での動作となる。これに追随して負荷トランジスタ６ｐ，７ｐも非飽和領域動作へと移行する。非飽和領域でのＧｍは小さいため、増幅器としての利得が低下してしまう。【０００８】
また、例えば、第２動作領域の場合、ＰＭＯＳ差動対３に流れる電流がゼロになり、負荷トランジスタ４ｎ，５ｎに流れる電流が従来の半分のＩとなる。このとき、負荷トランジスタ４ｎ，５ｎのバイアスＮｂｉａｓ１は、電流値２Ｉが流れるだけの電圧値であるため、負荷トランジスタ４ｎ，５ｎのドレイン電圧が上昇して非飽和領域での動作となる。
これに追随して負荷トランジスタ６ｎ，７ｎも非飽和領域動作へと移行する。非飽和領域でのＧｍは小さいため、増幅器としての利得が低下してしまう。【０００９】
このような問題に対応する技術として、例えば、シングルエンドで出力する構成とするものがある。この構成によれば、上述した利得の低下を緩和することができる。【００１０】
また例えば、図１０に示すように、演算増幅器の入力端にレベル検出器を配置して入力レベルを検出し、オフする側の入力段に本来流れるＤＣ電流を補填する方式が考えられる。この方式によれば、負荷トランジスタを飽和領域で動作させつづけることができる。【００１１】
また例えば、特許文献１には演算増幅器の入力レベルを検知して電流を加算するフィードバック経路としての電流補償ミラー回路を設けた構成が示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２０６４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したシングルエンドで出力する構成では、入力が高電位側電源Ｖｄｄに近い場合にＮＭＯＳ負荷が非飽和領域で動作しやすくなる。また、シングルエンド出力の場合、ノイズ耐性悪化や波形歪み、低帯域化などの影響が生じる問題がある。【００１４】
また、上述した演算増幅器の入力端にレベル検出器を配置して入力レベルを検出し、オフする側の入力段に本来流れるＤＣ電流を補填する方式では、入力端にレベル検出器を配置することにより入力負荷が増加して信号品質の劣化を招くという問題が生じる。【００１５】
また、特許文献１のように、演算増幅器の入力レベルを検知して電流を加算するフィードバック経路としての電流補償ミラー回路を設けた構成では、電流補償ミラー回路専用の基準電圧を生成する構成を別途に設ける必要がある。【００１６】
本技術は、以上の課題に鑑みてなされたものであり、上述した第２の構成のように広い入力レンジを有しながらも、上述した問題を解決することが可能な広帯域な差動増幅器、受信器及び回路を実現することを目的とする。
【課題を解決するための手段】
【００１７】
本技術の態様の１つは、差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給回路と、を有する差動増幅器である。【００１８】
また、本技術の他の態様の１つは、差動増幅回路と当該差動増幅回路の差動出力を増幅出力する出力回路とを備えた差動増幅器によって入力信号を増幅する受信器であって、前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給回路と、を有する受信器である。【００１９】
また、本技術の他の態様の１つは、差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給回路と、を有する回路である。【００２０】
なお、以上説明した差動増幅器、受信器及び回路は、他の機器やシステムに組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００２１】
本技術によれば、上述した第２の構成のように広い入力レンジを有する差動増幅回路において、ノイズ耐性悪化や波形歪み、低帯域化などの影響が生じず、入力負荷が増加して信号品質の劣化を招かず、基準電圧を生成する構成を別途に設ける必要がなくなる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態にかかる差動増幅器の構成を示す図である。
【図２】第１の実施形態にかかる差動増幅器の変形例を示す図である。
【図３】第１の実施形態にかかる差動増幅器の変形例を示す図である。
【図４】第２の実施形態に係る差動増幅器を説明する図である。
【図５】第３の実施形態に係る差動増幅器を説明する図である。
【図６】第４の実施形態に係る差動増幅器を説明する図である。
【図７】第５の実施形態に係る差動増幅器を説明する図である。
【図８】第６の実施形態に係る送受信システムを説明する図である。
【図９】第２の構成に係る演算増幅器の一例を示す図である。
【図１０】演算増幅器の入力端にレベル検出器を配置した構成を示す図である。
【発明を実施するための形態】
【００２３】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：
（Ｅ）第５の実施形態：
【００２４】
（Ａ）第１の実施形態： 
図１は、本実施形態にかかる差動増幅器の構成を示す図である。同図に示す差動増幅器１００は、差動増幅回路１０ と、差動増幅回路１０の差動出力を増幅出力する出力回路２０と、を備えている。
【００２５】
差動増幅回路１０は、入力信号を増幅する第１の増幅段１１、入力信号を増幅する第２の増幅段１２、及び第１の増幅段１１及び第２の増幅段１２の動作状態を検出して必要に応じて出力段１３へ代替電流を供給する補償回路１４を有する。出力回路２０は、第１の増幅段１１及び第２の増幅段１２からの出力電流に応じた電圧を出力する。
【００２６】
第１の増幅段１１は、正相入力信号Ｖｉｎと逆相入力信号ｘＶｉｎに応じた出力電流Ｉｎ１，Ｉｎ２を出力回路２０へ供給する第１導電型の第１の差動対１１ａと、ＮＭＯＳ ＴＮ１，ＴＮ２のソースと電源端子Ｖｓｓとの間に設けられた電流源１１ｂとを有する。本実施形態において、第１の差動対１１ａはＮＭＯＳ ＴＮ１，ＴＮ２で構成され、電流源１１ｂはＮＭＯＳ ＴＮ７で構成されている。
【００２７】
第１の差動対１１ａにおいて、ＮＭＯＳ ＴＮ１のゲートには正相入力信号Ｖｉｎが入力され、ＮＭＯＳ ＴＮ２のゲートには逆相入力信号ｘＶｉｎが入力されており、正相入力信号Ｖｉｎと逆相入力信号ｘＶｉｎに応じた電流を出力回路２０から吸い込むシンク型の動作を行う。
【００２８】
電流源１１ｂを構成するＮＭＯＳ ＴＮ７のゲートにはバイアス電圧Ｎｂｉａｓが印加されており、このバイアス電圧Ｎｂｉａｓは、ＮＭＯＳ ＴＮ７に電流値２Ｉが流れるレベルに設定されている。このため、電流源１１ｂには、第１の差動対１１ａが飽和領域で動作している場合には電流値２Ｉが流れることになる。
【００２９】
第２の増幅段１２は、正相入力信号Ｖｉｎと逆相入力信号ｘＶｉｎに応じた出力電流Ｉｐ１，Ｉｐ２を出力回路２０へ供給する第２導電型の第２の差動対１２ａと、ＰＭＯＳ ＴＰ１，ＴＰ２のソースと電源端子Ｖｄｄとの間に設けられた電流源１２ｂとを有する。本実施形態において、第２の差動対１２ａはＰＭＯＳ ＴＰ１，ＴＰ２で構成され、電流源１２ｂはＰＭＯＳ ＴＰ７で構成されている。
【００３０】
第２の差動対１２ａにおいて、ＰＭＯＳ ＴＰ１のゲートには正相入力信号Ｖｉｎが入力され、ＰＭＯＳ ＴＰ２のゲートには逆相入力信号ｘＶｉｎが入力されており、正相入力信号Ｖｉｎと逆相入力信号ｘＶｉｎに応じた電流を出力回路２０へ送り出すソース型の動作を行う。
【００３１】
電流源１２ｂを構成するＰＭＯＳ ＴＰ７のゲートにはバイアス電圧Ｐｂｉａｓが印加されており、このバイアス電圧Ｐｂｉａｓは、ＰＭＯＳ ＴＰ７に電流値２Ｉが流れるレベルに設定されている。このため、電流源１２ｂには、第２の差動対１２ａが飽和領域で動作している場合には電流値２Ｉが流れることになる。
【００３２】
補償回路１４は、第１の差動対１１ａ及び第２の差動対１２ａの非飽和動作を検出する検出部としての検出回路１４ａと、オフ動作に陥った差動対の出力電流の代替電流を生成して出力回路２０へ供給する代替電流供給部としての代替電流供給回路１４ｂと、を有する。
【００３３】
代替電流供給回路１４ｂは、ＮＭＯＳ ＴＮ１の出力電流Ｉｎ１の代替電流Ｉｍｎ１を生成する電流源ＩＳｎ１、ＮＭＯＳ ＴＮ２の出力電流Ｉｎ２の代替電流Ｉｍｎ２を生成する電流源ＩＳｎ２、ＰＭＯＳ ＴＰ１の出力電流Ｉｐ１の代替電流Ｉｍｐ１を生成する電流源ＩＳｐ１、及び、ＰＭＯＳ ＴＰ２の出力電流Ｉｐ２の代替電流Ｉｍｐ２を生成する電流源ＩＳｐ２を有している。
【００３４】
電流源ＩＳｎ１は逆相出力ラインＬ１の第３の差動対２１と第４の差動対２２の間に接続されており、電流源ＩＳｎ２は正相出力ラインＬ２の第３の差動対２１と第４の差動対２２の間に接続されており、電流源ＩＳｐ１は逆相出力ラインＬ１の第５の差動対２３と第６の差動対２４の間に接続されており、電流源ＩＳｐ２は正相出力ラインＬ２の第５の差動対２３と第６の差動対２４の間に接続されている。
【００３５】
電流源ＩＳｎ１，ＩＳｎ２は出力回路から電流を吸い込むシンク型の電流源として機能し、電流源ＩＳｐ１，ＩＳｐ２は出力回路に電流を送り出すソース型の電流源として機能する。
【００３６】
出力回路２０は、電源端子Ｖｄｄと電源端子Ｖｓｓの間に、電源端子Ｖｄｄ側から順に、第１導電型の第３の差動対２１、第１導電型の第４の差動対２２、第２導電型の第５の差動対２３、第２導電型の第６の差動対２４を配設して構成されている。
【００３７】
なお、以下では、出力回路２０を構成する各差動対の一方のトランジスタ素子のソースドレインを電源端子Ｖｄｄと電源端子Ｖｓｓの間に連接して構成したラインを逆相出力ラインＬ１とし、出力回路２０を構成する各差動対の他方のトランジスタ素子のソースドレインを電源端子Ｖｄｄと電源端子Ｖｓｓの間に連接して構成したラインを正相出力ラインＬ２として説明を行う。
【００３８】
逆相出力ラインＬ１の第４の差動対２２と第５の差動対２３の間の電圧が、差動増幅器１００の正相出力信号Ｖｏｕｔとなり、正相出力ラインＬ２の第４の差動対２２と第５の差動対２３の間の電圧が、差動増幅器１００の逆相出力信号ｘＶｏｕｔとなる。
【００３９】
逆相出力ラインＬ１において第３の差動対２１と第４の差動対２２の間、すなわちＰＭＯＳ ＴＰ５とＰＭＯＳ ＴＰ３の間には、第１の増幅段１１の第１の差動対１１ａを構成するＮＭＯＳ ＴＮ１のドレインが接続されており、正相出力ラインＬ２において第３の差動対２１と第４の差動対２２の間、すなわちＰＭＯＳ ＴＰ６とＰＭＯＳ ＴＰ４の間には、第１の増幅段１１の第１の差動対１１ａを構成するＮＭＯＳ ＴＮ２のドレインが接続されている。
【００４０】
正相出力ラインＬ２において第５の差動対２３と第６の差動対２４の間、すなわちＮＭＯＳ ＴＮ５とＮＭＯＳ ＴＮ３の間には、第１の増幅段１１の第２の差動対１２ａを構成するＰＭＯＳ ＴＰ１のドレインが接続されており、正相出力ラインＬ２において第５の差動対２３と第６の差動対２４の間、すなわちＮＭＯＳ ＴＮ６とＮＭＯＳ ＴＮ４の間には、第２の増幅段１２の第２の差動対１２ａを構成するＰＭＯＳ ＴＰ２のドレインが接続されている。
【００４１】
第３の差動対２１を構成するＰＭＯＳ ＴＰ５，ＴＰ６のゲートには、バイアス電圧Ｐｂｉａｓ１が印加されている。このバイアス電圧Ｐｂｉａｓ１は、ＰＭＯＳ ＴＰ５，ＴＰ６が飽和領域で動作している場合に電流値２Ｉが流れるレベルに設定されている。このため、第１の差動対１１ａが飽和領域で動作している場合には第３の差動対２１も飽和領域で動作し、ＰＭＯＳ ＴＰ５，ＴＰ６にはそれぞれ電流値２Ｉが流れることになる。
【００４２】
第６の差動対２４を構成するＮＭＯＳ ＴＮ５，ＴＮ６のゲートには、バイアス電圧Ｎｂｉａｓ１が印加されている。このバイアス電圧Ｎｂｉａｓ１は、ＮＭＯＳ ＴＮ５，ＴＮ６が飽和領域で動作している場合に電流値２Ｉが流れるレベルに設定されている。このため、第２の差動対１２ａが飽和領域で動作している場合には第６の差動対２４も飽和領域で動作し、ＮＭＯＳ ＴＮ５，ＴＮ６にはそれぞれ電流値２Ｉが流れることになる。
【００４３】
第４の差動対２２を構成するＰＭＯＳ ＴＰ３，ＴＰ４のゲートには、バイアス電圧Ｐｂｉａｓ２が印加されている。このバイアス電圧Ｐｂｉａｓ２は、ＰＭＯＳ ＴＰ３，ＴＰ４が飽和領域で動作している場合に電流値Ｉが流れるレベルに設定されている。このため、第３の差動対２１が飽和領域で動作している場合には第４の差動対２２も飽和領域で動作し、ＰＭＯＳ ＴＰ３，ＴＰ４にはそれぞれ電流値Ｉが流れることになる。
【００４４】
第５の差動対２３を構成するＮＭＯＳ ＴＮ３，ＴＮ４のゲートには、バイアス電圧Ｎｂｉａｓ２が印加されている。このバイアス電圧Ｎｂｉａｓ２は、ＮＭＯＳ ＴＮ３，ＴＮ４が飽和領域で動作している場合に電流値Ｉが流れるレベルに設定されている。このため、第６の差動対２４が飽和領域で動作している場合には第５の差動対２３も飽和領域で動作し、ＮＭＯＳ ＴＮ３，ＴＮ４にはそれぞれ電流値Ｉが流れることになる。
【００４５】
以上のように構成されているため、入力電圧Ｖｉｎ，ｘＶｉｎが、第１の差動対１１ａが飽和領域で動作するレベルの場合には、ＮＭＯＳ ＴＮ１の出力電流Ｉｎ１とＮＭＯＳ ＴＮ２の出力電流Ｉｎ２は電流値Ｉになり、第３の差動対２１を構成するＰＭＯＳ ＴＰ５，ＴＰ６にはそれぞれ電流値２Ｉが流れて、第４の差動対２２を構成するＰＭＯＳ ＴＰ３，ＴＰ４には電流値Ｉが流れることになる。
【００４６】
一方、入力電圧Ｖｉｎ，ｘＶｉｎが、第１の差動対１１ａが非飽和領域で動作するレベルの場合に、ＮＭＯＳ ＴＮ１とＮＭＯＳ ＴＮ２がオフすると出力電流Ｉｎ１と出力電流Ｉｎ２の電流値が０になるため、第３の差動対２１を構成するＰＭＯＳ ＴＰ５，ＴＰ６に流れる電流がＩになる。
【００４７】
このとき、ＰＭＯＳ ＴＰ５，ＴＰ６のゲートに印加されているバイアス電圧Ｐｂｉａｓ１は電流値２Ｉが流れるレベルに設定されているため、ＰＭＯＳ ＴＰ５，ＴＰ６のドレイン電圧が上昇して非飽和領域での動作となる。そして、これに追随して、第４の差動対２２を構成するＰＭＯＳ ＴＰ３，ＴＰ４も非飽和領域での動作に移行してしまう。このように非飽和領域で動作するＰＭＯＳ ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６のトランスコンダクタンスは小さいため、差動増幅器１００の利得が低下してしまう。
【００４８】
また、入力電圧Ｖｉｎ，ｘＶｉｎが第２の差動対１２ａが飽和領域で動作するレベルの場合には、第６の差動対２４を構成するＮＭＯＳ ＴＮ５，ＴＮ６にはそれぞれ電流値２Ｉが流れて、ＰＭＯＳ ＴＰ１の出力電流Ｉｐ１とＰＭＯＳ ＴＰ２の出力電流Ｉｐ２は電流値Ｉになる。また、第５の差動対２３を構成するＮＭＯＳ ＴＮ３，ＴＮ４には電流値Ｉが流れることになる。
【００４９】
一方、入力電圧Ｖｉｎ，ｘＶｉｎが、第２の差動対１２ａが非飽和領域で動作するレベルの場合に、ＰＭＯＳ ＴＰ１とＰＭＯＳ ＴＰ２がオフすると出力電流Ｉｐ１と出力電流Ｉｐ２の電流値が０になるため、第６の差動対２４を構成するＮＭＯＳ ＴＮ５，ＴＮ６に流れる電流がＩになる。
【００５０】
このとき、ＮＭＯＳ ＴＮ５，ＴＮ６のゲートに印加されているバイアス電圧Ｎｂｉａｓ１は電流値２Ｉが流れるレベルに設定されているため、ＮＭＯＳ ＴＮ５，ＴＮ６のドレイン電圧が上昇して非飽和領域での動作となる。そして、これに追随して、第５の差動対２３を構成するＮＭＯＳ ＴＮ３，ＴＮ４も非飽和領域での動作に移行してしまう。このように非飽和領域で動作するＮＭＯＳ ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６のトランスコンダクタンスは小さいため、差動増幅器１００の利得が低下してしまう。
【００５１】
本実施形態では、このような差動増幅器１００の利得の低下を防止すべく、補償回路１４を設けてある。補償回路１４においては、検出回路１４ａが第１の差動対１１ａのソース側電圧と第２の差動対１２ａのソース側電圧をそれぞれ監視することにより第１の差動対１１ａ及び第２の差動対１２ａの非飽和動作を検出している。
【００５２】
代替電流供給回路１４ｂは、第１の差動対１１ａのオフ状態を検出すると、電流源ＩＳｎ１がＮＭＯＳ ＴＮ１の出力電流Ｉｎ１の代替電流Ｉｍｎ１を生成して出力回路２０に供給するとともに、電流源ＩＳｎ２がＮＭＯＳ ＴＮ２の出力電流Ｉｎ２の代替電流Ｉｍｎ２を生成して出力回路２０に供給する。代替電流Ｉｍｎ１，Ｉｍｎ２の電流値は、飽和領域で動作するＮＭＯＳ ＴＮ１，ＴＮ２と同じＩに設定されている。
【００５３】
また、代替電流供給回路１４ｂは、第２の差動対１２ａのオフ状態を検出すると、電流源ＩＳｐ１がＰＭＯＳ ＴＰ１の出力電流Ｉｐ１の代替電流Ｉｍｐ１を生成して出力回路２０に供給するとともに、電流源ＩＳｐ２がＰＭＯＳ ＴＰ２の出力電流Ｉｐ２の代替電流Ｉｍｐ２を生成して出力回路２０に供給する。代替電流Ｉｍｐ１，Ｉｍｐ２の電流値Ｉは、飽和領域で動作するＰＭＯＳ ＴＰ１，ＴＰ２と同じＩに設定されている。
【００５４】
このような補償回路１４を設けてあるため、本実施形態にかかる差動増幅器１００においては、利得の低下を抑制することができる。
【００５５】
すなわち、入力電圧Ｖｉｎ，ｘＶｉｎが第１の差動対１１ａが非飽和領域で動作するレベルの場合であってＮＭＯＳ ＴＮ１とＮＭＯＳ ＴＮ２がオフして出力電流Ｉｎ１と出力電流Ｉｎ２の電流値が０になっても、出力電流Ｉｎ１，Ｉｎ２の代わりに代替電流Ｉｍｎ１，Ｉｍｎ２が第３の差動対２１を構成するＰＭＯＳ ＴＰ５，ＴＰ６に供給されることとなり、第３の差動対２１を構成するＰＭＯＳ ＴＰ５，ＴＰ６に流れる電流が２Ｉに維持される。
【００５６】
この結果、ＰＭＯＳ ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６の飽和領域での動作が維持され、トランスコンダクタンスの低下が抑制され、差動増幅器１００の利得の低下が抑制される。
【００５７】
また、入力電圧Ｖｉｎ，ｘＶｉｎが第２の差動対１２ａが非飽和領域で動作するレベルの場合であってＰＭＯＳ ＴＰ１とＰＭＯＳ ＴＰ２がオフして出力電流Ｉｐ１と出力電流Ｉｐ２の電流値が０になっても、出力電流Ｉｐ１，Ｉｐ２の代わりに代替電流Ｉｍｐ１，Ｉｍｐ２が第６の差動対２４を構成するＮＭＯＳ ＴＮ５，ＴＮ６に供給されることとなり、第６の差動対２４を構成するＮＭＯＳ ＴＮ５，ＴＮ６に流れる電流が２Ｉに維持される。
【００５８】
この結果、ＮＭＯＳ ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６の飽和領域での動作が維持され、トランスコンダクタンスの低下が抑制され、差動増幅器１００の利得の低下が抑制される。
【００５９】
なお、本実施形態にかかる差動増幅器１００は、図２，図３に示す態様に変形することも可能である。
【００６０】
図２に示す例では、補償回路１４の代替電流供給回路１４ｂは、第１の差動対１１ａの代替電流Ｉｍｎ１，Ｉｍｎ２を生成する電流源ＩＳｎ１，ＩＳｎ２のみを備える構成としてある。この場合、第１の差動対１１ａが非飽和領域で動作する場合にのみ代替電流Ｉｍｎ１，Ｉｍｎ２が出力回路２０に供給されることとなる。このように構成された差動増幅器１００においては、入力レンジが低い場合の動作点に対する利得の低下を抑制することができる。
【００６１】
一方、図３に示す例では、補償回路１４の代替電流供給回路１４ｂは、第２の差動対１２ａの代替電流Ｉｍｐ１，Ｉｍｐ２を生成する電流源ＩＳｐ１，ＩＳｐ２のみを備える構成としてある。この場合、第２の差動対１２ａが非飽和領域で動作する場合にのみ代替電流Ｉｍｐ１，Ｉｍｐ２が出力回路２０に供給されることとなる。このように構成された差動増幅器１００においては、入力レンジが高い場合の動作点に対する利得の低下を抑制することができる。
【００６２】
（Ｂ）第２の実施形態： 
次に、上述した第１の実施形態にかかる差動増幅器１００の補償回路１４を具体的な回路素子で実現した例について説明する。図４は、本実施形態に係る差動増幅器２００を説明する図である。同図には第１の実施形態と共通する構成については同じ符号を付して示してあり、以下では第１の実施形態と共通する構成についての詳細な説明を省略する。
【００６３】
本実施形態では、検出回路１４ａとして、第１の差動対１１ａの動作状態を検出対象とする第１検出回路１４ａ１、及び第２の差動対１２ａの動作状態を検出対象とする第２検出回路１４ａ２を備えている。第１検出回路１４ａ１はＮＭＯＳ ＴＮ８で構成され、第２検出回路１４ａ２はＰＭＯＳ ＴＰ８で構成されている。
【００６４】
また、第１検出回路１４ａ１の検出結果に応じて代替電流Ｉｍｎ１，Ｉｍｎ２を出力回路２０に供給する構成として代替電流供給回路としての第１カレントミラー回路１４ｂ１、及び第２検出回路１４ａ２の検出結果に応じて代替電流Ｉｍｐ１，Ｉｍｐ２を出力回路２０に供給する代替電流供給回路としての第２カレントミラー回路１４ｂ２を備えている。
【００６５】
第１カレントミラー回路１４ｂ１は、ＰＭＯＳ ＴＰ１２，ＴＰ１３及びＮＭＯＳ ＴＮ９、ＴＮ１０，ＴＮ１１で構成されており、第２カレントミラー回路１４ｂ２は、ＮＭＯＳ ＴＮ１２，ＴＮ１３及びＰＭＯＳ ＴＰ９、ＴＰ１０，ＴＰ１１で構成されている。
【００６６】
ＮＭＯＳ ＴＮ８は、第１の差動対１１ａと電流源１１ｂの間のノードＮ１と第２の電源端子としての電源端子Ｖｄｄの間を接続しており、ソースをノードＮ１に向けつつドレインを電源端子Ｖｄｄに向けて接続されている。なお、第１検出回路１４ａ１を構成するＮＭＯＳ ＴＮ８については、電源端子Ｖｄｄが第２の電源端子を構成し、電源端子Ｖｓｓが第１の電源端子を構成する。ＮＭＯＳ ＴＮ８のゲートには、バイアス電圧Ｎｂｉａｓが印加されている。バイアス電圧Ｎｂｉａｓは、電流源１１ｂを構成するＮＭＯＳ ＴＮ７に電流値２Ｉが流れるレベルに設定されている。このため、第１の差動対１１ａがオフすると、ＮＭＯＳ ＴＮ８とＮＭＯＳ ＴＮ７に直列に電流が流れ、ＮＭＯＳ ＴＮ８とＮＭＯＳ ＴＮ７とが同一プロセスで同一サイズに形成されている場合、ＮＭＯＳ ＴＮ８には電流値Ｉの電流が流れることになる。
【００６７】
ＮＭＯＳ ＴＮ８に流れる電流値Ｉの電流は、第１カレントミラー回路１４ｂ１を用いてＮＭＯＳ ＴＮ１０，ＴＮ１１に電流値Ｉずつ複製される。ＮＭＯＳ ＴＮ１０は、電源端子Ｖｓｓと、逆相出力ラインＬ１の第３の差動対２１と第４の差動対２２の間と、の間を接続しており、ＮＭＯＳ ＴＮ１１は、電源端子Ｖｓｓと、正相出力ラインＬ２の第３の差動対２１と第４の差動対２２の間と、の間を接続している。このため、出力回路２０に供給される代替電流Ｉｍｎ１，Ｉｍｎ２は、それぞれ電流値Ｉとなる。
【００６８】
ＰＭＯＳ ＴＰ８は、第２の差動対１２ａと電流源１２ｂの間のノードＮ２と電源端子Ｖｓｓの間を接続しており、ソースをノードＮ２に向けつつドレインを電源端子Ｖｓｓに向けて接続されている。なお、第２検出回路１４ａ２を構成するＰＭＯＳ ＴＰ８については、電源端子Ｖｓｓが第２の電源端子を構成し、電源端子Ｖｄｄが第１の電源端子を構成する。ＰＭＯＳ ＴＰ８のゲートには、バイアス電圧Ｐｂｉａｓが印加されている。バイアス電圧Ｐｂｉａｓは、電流源１２ｂを構成するＰＭＯＳ ＴＰ７に電流値２Ｉが流れるレベルに設定されている。このため、第２の差動対１２ａがオフすると、ＰＭＯＳ ＴＰ８とＰＭＯＳ ＴＰ７に直列に電流が流れ、ＰＭＯＳ ＴＰ８とＰＭＯＳ ＴＰ７とが同一プロセスで同一サイズに形成されている場合、ＰＭＯＳ ＴＰ８とＰＭＯＳ ＴＰ７には電流値Ｉの電流が流れることになる。
【００６９】
ＰＭＯＳ ＴＰ８に流れる電流値Ｉの電流は、第２カレントミラー回路１４ｂ２を用いてＰＭＯＳ ＴＰ１０，ＴＰ１１に電流値Ｉずつ複製される。ＰＭＯＳ ＴＰ１０は、電源端子Ｖｄｄと、逆相出力ラインＬ１の第３の差動対２１と第４の差動対２２の間と、の間を接続しており、ＰＭＯＳ ＴＰ１１は、電源端子Ｖｄｄと、正相出力ラインＬ２の第３の差動対２１と第４の差動対２２の間と、の間を接続している。このため、出力回路２０に供給される代替電流Ｉｍｐ１，Ｉｍｐ２は、それぞれ電流値Ｉとなる。
【００７０】
このように、本実施形態に係る差動増幅器２００によれば、トランジスタ素子を用いて、上述した補償回路１４を具体的に実現することができる。
【００７１】
（Ｃ）第３の実施形態：
次に、上述した第２の実施形態にかかる差動増幅器２００の出力トランジスタを構成する負荷トランジスタを抵抗素子で実現した例について説明する。図５は、本実施形態に係る差動増幅器３００を説明する図である。同図には第２の実施形態と共通する構成については同じ符号を付して示してあり、以下では第２の実施形態と共通する構成についての詳細な説明を省略する。
【００７２】
同図に示す例では、第３の差動対２１を構成していたＰＭＯＳ ＴＰ５，ＴＰ６の位置にそれぞれ抵抗Ｒｐ５，Ｒｐ６を配設し、第６の差動対２４を構成していたＮＭＯＳ ＴＮ５，ＴＮ６の位置にそれぞれ抵抗Ｒｎ５，Ｒｎ６を置き換えて配設してある。一般的に、トランジスタ負荷を用いた増幅器の帯域は低く、高速化には電流を多く消費する必要があるため、消費電力の増大と回路面積の増大につながるが、本実施形態のように、トランジスタ負荷に代えて抵抗負荷を用いることにより、高速化を実現可能であり、また抵抗素子を用いることにより波形歪みの影響を緩和することができる。
【００７３】
（Ｄ）第４の実施形態：
次に、上述した第３の実施形態にかかる差動増幅器３００の後段に帰還抵抗付きのインバータを直列接続した例について説明する。図６は、本実施形態に係る差動増幅器４００を説明する図である。同図には第３の実施形態と共通する構成については同じ符号を付して示してあり、以下では第３の実施形態と共通する構成についての詳細な説明を省略する。
【００７４】
同図に示す例では、出力回路２０の正相出力信号Ｖｏｕｔを入力されるインバータ回路Ｉｎｖ１と、出力回路２０の逆相出力信号ｘＶｏｕｔを入力されるインバータ回路Ｉｎｖ２を設けてある。従って、差動増幅器４００の正相出力信号は、インバータ回路Ｉｎｖ１から出力されるＶｏｕｔ’となり、差動増幅器４００の逆相出力信号は、インバータ回路Ｉｎｖ１から出力されるｘＶｏｕｔ’となる。
【００７５】
インバータ回路Ｉｎｖ１は、ＮＭＯＳ ＴＮ１４とＰＭＯＳ ＴＰ１４とで構成されたＣＭＯＳインバータ回路の構成であり、入力側と出力側を抵抗Ｒ５で接続して負帰還を掛けた構成になっている。インバータ回路Ｉｎｖ２は、ＮＭＯＳ ＴＮ１５とＰＭＯＳ ＴＰ１５とで構成されたＣＭＯＳインバータ回路の構成であり、入力側と出力側を抵抗Ｒ６で接続して負帰還を掛けた構成になっている。
【００７６】
本実施形態にかかる差動増幅器４００では、ＮＭＯＳで構成された第１の差動対１１ａとＰＭＯＳで構成された第２の差動対１２ａのどちらか一方がオフするような入力レンジの場合においても、ＤＣ的なソース電流とシンク電流がほぼ一定に保たれるため、出力回路２０の後段にインバータ回路Ｉｎｖ１，Ｉｎｖ２を接続しても、インバータ回路の出力がローあるいはハイレベルに固定される問題が生じず、差動増幅器４００の高速化を図ることができる。
【００７７】
（Ｅ）第５の実施形態： 
次に、上述した第１の実施形態にかかる差動増幅器１００の補償回路１４を具体的な回路素子で実現した他の例について説明する。図７は、本実施形態に係る差動増幅器５００を説明する図である。同図には第１の実施形態と共通する構成については同じ符号を付して示してあり、以下では第１の実施形態と共通する構成についての詳細な説明を省略する。
【００７８】
同図に示す例では、検出回路１４ａと代替電流供給回路１４ｂを１つの素子で実現することにより共通化してあり、第１の差動対１１ａの動作状態を検出する第１検出回路１４ａ１であって第１検出回路１４ａ１の検出結果に応じて代替電流を出力回路２０に供給する代替電流供給回路１４ｂ１でもある第１補償回路５１４ａと、第２の差動対１２ａの動作状態を検出する第２検出回路１４ａ２であって第２検出回路１４ａ２の検出結果に応じて代替電流を出力回路２０に供給する代替電流供給回路１４ｂ２であもる第２補償回路５１４ｂと、を備えている。
【００７９】
第１補償回路５１４ａは、ＮＭＯＳ ＴＮ１のドレイン−ソースに対してドレイン−ソースを並列接続されたＮＭＯＳ ＴＮ８ａと、ＮＭＯＳ ＴＮ２のドレイン−ソースに対してドレイン−ソースを並列接続されたＮＭＯＳ ＴＮ８ｂと、を備える。すなわち、ＮＭＯＳ ＴＮ８ａのドレインは、逆相出力ラインＬ１の第３の差動対２１と第４の差動対２２の間に接続され、ＮＭＯＳ ＴＮ８ｂのドレインは、正相出力ラインＬ２の第３の差動対２１と第４の差動対２２の間に接続される。
【００８０】
第２補償回路５１４ｂは、ＰＭＯＳ ＴＰ１のドレイン−ソースに対してドレイン−ソースを並列接続されたＰＭＯＳ ＴＰ８ａと、ＰＭＯＳ ＴＰ２のドレイン−ソースに対してドレイン−ソースを並列接続されたＰＭＯＳ ＴＰ８ｂと、を備える。すなわち、ＰＭＯＳ ＴＰ８ａのドレインは、逆相出力ラインＬ１の第５の差動対２３と第６の差動対２４の間に接続され、ＰＭＯＳ ＴＰ８ｂのドレインは、正相出力ラインＬ２の第５の差動対２３と第６の差動対２４の間に接続される。
【００８１】
ＮＭＯＳ ＴＮ８ａ，ＴＮ８ｂのゲートには、バイアス電圧Ｎｂｉａｓ３が印加されており、ＰＭＯＳ ＴＰ８ａ，ＴＰ８ｂのゲートには、バイアス電圧Ｐｂｉａｓ３が印加されている。バイアス電圧Ｎｂｉａｓ３は、ＮＭＯＳ ＴＮ８ａ，ＴＮ８ｂが飽和状態で動作したときにそれぞれ電流値Ｉが流れるレベルに設定されている。このため、第１の差動対１１ａがオフすると、ＮＭＯＳ ＴＮ８ａ，ＴＮ８ｂには電流値Ｉの電流がそれぞれ流れることになる。同様に、バイアス電圧Ｐｂｉａｓ３は、ＰＭＯＳ ＴＰ８ａ，ＴＰ８ｂが飽和状態で動作したときにそれぞれ電流値Ｉが流れるレベルに設定されている。このため、第２の差動対１２ａがオフすると、ＰＭＯＳ ＴＰ８ａ，ＴＰ８ｂには電流値Ｉの電流がそれぞれ流れることになる。
【００８２】
バイアス電圧Ｎｂｉａｓ３は、電流源１１ｂを構成するＮＭＯＳ ＴＮ７のバイアス電圧Ｎｂｉａｓと等しくしてもよいし、別途に生成した電圧を用いてもよい。また、バイアス電圧Ｐｂｉａｓ３は、電流源１２ｂを構成するＰＭＯＳ ＴＰ７のバイアス電圧Ｐｂｉａｓと等しくしてもよいし、別途に生成した電圧を用いてもよい。バイアス電圧をＮｂｉａｓに共通化する場合、ＮＭＯＳ ＴＮ８ａ，ＴＮ８ｂやＰＭＯＳ ＴＰ８ａ，ＴＰ８ｂのトランジスタサイズを十分に大きくしてオン抵抗を小さくしておく。
【００８３】
このように、本実施形態にかかる差動増幅器５００によれば、少ないトランジスタ素子数で補償回路１４を実現することができる。
【００８４】
（Ｆ）第６の実施形態： 
次に、上述した実施形態のいずれかの差動増幅器を備える受信器の構成例について説明する。図８は、本実施形態に係る送受信システム６００を説明する図である。
【００８５】
送受信システム６００は、差動接続ラインＣを介して互いに接続された送信器６１０と受信器６２０を備えている。送信器６１０は、所定の電源電圧仕様に適合して構成されており、出力端子６１１から出力する出力信号は所定の電源電圧範囲となる。同様に、受信器６２０は、所定の電源電圧仕様に適合して構成されており、入力端子６２１から入力される入力信号のうち、所定の電源電圧範囲で生成されたものについて適正に受信可能に構成されている。
【００８６】
受信器６２０は、入力端子６２１から入力される小振幅の差動信号をＣＭＯＳレベル（電源〜グランドレベル）にまで増幅する差動増幅器６２２、差動増幅器６２２で増幅出力された入力信号を安定化させるバッファ機能を持つＯＴＡ６２３（Ｏｐｅｒａｔｉｎａｌ  Ｔｒａｎｓ−ｃｏｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）、及び、入力信号を用いて各種の信号処理を行う信号処理ブロックとしてのデジタルシグナルプロセッサ６
２４を有している。
【００８７】
差動増幅器６２２は、上述した実施形態のいずれかの差動増幅器によって構成されており、広範なダイナミックレンジを有し、且つ、高速動作可能になっている。すなわち、受信器６２０には広範な電源電圧範囲の入力信号を入力可能である。このため、複数のＤＣ的なインターフェース規格の送信器６１０から出力される出力信号を同じ受信器６２０で受信可能になり、汎用性の高い受信機能を持つ受信器６２０を実現することが可能となる。
【００８８】
なお、上述した各実施形態においては、補償回路１４として、ＮＭＯＳで構成された第１の増幅段１１とＰＭＯＳで構成された第２の増幅段１２の双方に対して、動作状態の検出と代替電流の供給とを行う構成を例にとり説明を行っているが、第１の実施形態において図２，３に示したようにＮＭＯＳで構成された第１の増幅段１１とＰＭＯＳで構成された第２の増幅段１２の何れか一方のみに対して動作状態の検出と代替電流の供給を行う構成を他の全ての実施形態においても採用可能なことは言うまでもない。
【００８９】
また、上述した各実施形態において、各トランジスタ素子のゲートにバイアス電圧を印加して流れる電流値は必ずしも２ＩやＩに限定されるものではなく、これら電流を供給されて動作するトランジスタ素子が飽和領域で動作可能なレベルの電流であればよく、各トランジスタ素子のゲートに印加するバイアス電圧値も様々に変更することができる。
【００９０】
また、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００９１】
そして、本技術は、以下のような構成を取ることができる。
【００９２】
（１）
差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する差動増幅器。
【００９３】
（２）
前記出力回路を構成する負荷トランジスタを抵抗素子に置き換えて構成した（１）に記載の差動増幅器。
【００９４】
（３）
前記出力回路の後段に、帰還抵抗付きのインバータ回路を直列接続した（１）又は（２）に記載の差動増幅器。
【００９５】
（４）
前記差動対を構成するトランジスタ素子のソースは、トランジスタ素子で構成された電流源を介して第１の電源端子に接続されており、
前記検出部は、検出対象となる前記差動対を構成するトランジスタ素子と同じ導電型のトランジスタ素子を有し、当該検出部のトランジスタ素子は、検出対象となる前記差動対のソースと電流源との間のノードと第２の電源端子との間にソースを前記ノードに向けて接続されており、
前記代替電流供給部は、カレントミラー回路を用いて前記検出部のトランジスタ素子を流れる電流を複製した電流を前記代替電流として前記出力回路へ供給する（１）〜（３）の何れか１つに記載の差動増幅器。
【００９６】
（５）
前記検出部と前記代替電流供給部は、前記差動対を構成する各トランジスタ素子にそれぞれ並列接続されたトランジスタ素子により構成され、
当該トランジスタ素子は、検出対象となる前記差動対を構成するトランジスタ素子と同じ導電型のトランジスタ素子であってゲートにバイアス電圧を印加されている（１）〜（３）の何れか１つに記載の差動増幅器。
【００９７】
（６）
差動増幅回路と当該差動増幅回路の差動出力を増幅出力する出力回路とを備えた差動増幅器によって入力信号を増幅する受信器であって、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する受信器。
【００９８】
（７）
差動増幅回路と当該差動増幅回路からの差動出力を増幅出力する出力回路とを備え、
前記差動増幅回路は、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第１導電型の第１の差動対と、正相入力信号と逆相入力信号に応じた出力電流を前記出力回路へ供給する第２導電型の第２の差動対と、差動対の動作状態を検出する検出部と、オフ状態に陥った前記差動対の出力電流の代替電流を前記出力回路へ供給する代替電流供給部と、を有する回路。
【符号の説明】
【００９９】
１０…差動増幅回路、１１…第１の増幅段、１１ａ…第１の差動対、１１ｂ…電流源、１２…第２の増幅段、１２ａ…第２の差動対、１２ｂ…電流源、１３…出力段、１４…補償回路、１４ａ…検出回路、１４ｂ…代替電流供給回路、１４ａ１…第１検出回路、１４ａ２…第２検出回路、１４ｂ１…第１カレントミラー回路、１４ｂ２…第２カレントミラー回路、２０…出力回路、２１…第３の差動対、２２…第４の差動対、２３…第５の差動対、２４…第６の差動対、１００〜５００…差動増幅器、５１４ａ…第１補償回路、５１４ｂ…第２補償回路、６００…送受信システム、６１０…送信器、６１１…出力端子、６２０…受信器、６２１…入力端子、６２２…差動増幅器、６２３…ＯＴＡ、６２４…デジタルシグナルプロセッサ、ＩＳｎ１…電流源、ＩＳｎ２…電流源、ＩＳｐ１…電流源、ＩＳｐ２…電流源、Ｉｎｖ１…インバータ回路、Ｉｎｖ２…インバータ回路、Ｒ５…抵抗、Ｒ６…抵抗、Ｒｎ５…抵抗、Ｒｎ６…抵抗、Ｒｐ５…抵抗、Ｒｐ６…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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