(57)【要約】  半導体集積回路において電圧降下の増大を抑制する。  半導体集積回路は、複数の第１の入出力セルと、複数の第２の入出力セルと、電位供給部とを有する。複数の第１の入出力セルは、半導体集積回路基板上に配列される。複数の第２の入出力セルは、複数の第１の入出力セルに沿って半導体集積回路基板上に配列される。電位供給部は、半導体パッケージ基板の表面内において一部が突出して半導体パッケージ基板上に形成され、複数の第１の入出力セルのいずれかである対象セルと複数の第２の入出力セルのうち対象セルの近傍のセルとに対して突出した一部を含む領域を介して所定の電位を供給する。
2014119096.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路基板上に配列された複数の第１の入出力セルと、
前記複数の第１の入出力セルに沿って前記半導体集積回路基板上に配列された複数の第２の入出力セルと、
半導体パッケージ基板の表面内において一部が突出して前記半導体パッケージ基板上に形成され、前記複数の第１の入出力セルのいずれかである対象セルと前記複数の第２の入出力セルのうち前記対象セルの近傍のセルとに対して前記突出した一部を含む領域を介して所定の電位を供給する電位供給部と
を具備する半導体集積回路。
【請求項２】
前記電位供給部は、
前記複数の第１または第２の入出力セルに沿って帯状に形成されて第１の電位を供給する第１の供給部と、
前記第１の供給部に沿って帯状に形成されて第２の電位を供給する第２の供給部と
を備え、
前記第１の供給部は所定の位置で分断されており、
前記第２の供給部の一部は、前記分断された位置に向けて突出している
請求項１記載の半導体集積回路。
【請求項３】
前記突出した一部は、前記一部以外の部分から離れた位置に突出して形成される請求項１記載の半導体集積回路。
【請求項４】
前記複数の第１の入出力セルは、前記複数の第２の入出力セルよりも前記電位供給部に近い位置に配置され、
前記電位供給部は、前記複数の第１の入出力セルのうち隣接する２つのセルの各々にワイヤを介して異なる電位を供給する
請求項１記載の半導体集積回路。
【請求項５】
前記半導体集積回路基板上に形成された回路ブロックと、
前記所定の電位が供給される前記第１および第２の入出力セルから前記回路ブロックへの経路上に形成された電源供給配線と、
前記所定の電位が供給される前記第１および第２の入出力セルの各々において形成されて前記電位供給部とワイヤにより接続される複数のボンディングパッドと、
前記電源供給配線上において前記第１および第２の入出力セルと前記回路ブロックとの間の位置に形成されてテストプローブが押し当てられるテストパッドと
をさらに具備する請求項１記載の半導体集積回路。
【請求項６】
前記所定の電位が供給される前記第１および第２の入出力セルから前記回路ブロックへの経路上に形成された電源供給配線をさらに具備し、
前記複数の第１の入出力セルと前記複数の第２の入出力セルとは千鳥配列されている請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体集積回路に関する。詳しくは、信号および電源を入出力する入出力セルを有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、電子機器に対して小型化、軽量化が求められており、電子機器の小型化等のために、電子機器に搭載される半導体集積回路について高集積化が図られている。半導体集積回路の高集積化に伴い、半導体集積回路から入出力される信号点数や電力が増大する。このため、これらの信号や電力を効率的に分配するため、半導体パッケージが用いられる。【０００３】
半導体パッケージの基板には半導体チップが配置され、その半導体チップの周囲に電源リング、グランドリングおよびリードフレームなどが配置される。半導体チップ内には、電源や信号を入出力するための複数のＩ／Ｏ（Input/Output）セルが半導体チップの外周に沿って配列される。ここで、Ｉ／Ｏセルは、電源を供給するためのパワーセルと、信号を入出力するための信号セルとに分類される。パワーセルは、電源リングまたはグランドリングにワイヤにより接続される。一方、信号セルは、リードフレームなどにワイヤにより接続される。【０００４】
Ｉ／Ｏセルの配置方法について、半導体チップの外周に沿った方向を行方向としてＩ／Ｏセルを２行以上、配列し、外周に近い方の行を１行目として、１行目にパワーセルを配置した半導体集積回路が提案されている（例えば、特許文献１参照。）。半導体チップの外周から遠い方の２行目にパワーセルを配置すると、ワイヤボンディングによる実装の都合上、１行目の同じ列に信号セルを配置することが困難となるためである。具体的には、１行目の同じ列に信号セルを配置すると、パワーセルと接続されるワイヤと、信号セルに接続されるワイヤとが交差するおそれがある。このため、１行目にパワーセルが配置されることが多い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５２０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述の従来技術では、電圧降下の増大を抑制することが困難となるおそれがある。この電圧降下の値は、配線に流れる電流Ｉと配線の抵抗Ｒとの積から求められるため、電圧降下はＩＲドロップとも呼ばれる。ＩＲドロップが大きくなると、半導体集積回路内の回路ブロックに供給される電圧が動作電圧以下になって誤動作が生じるおそれがある。【０００７】
上述の半導体集積回路では１行目にパワーセルを配置したため、そのパワーセルから、半導体チップ内の回路ブロックへ電源供給配線を配線する場合、電源供給配線は、２行目のＩ／Ｏセルの隙間を通るように配線しなくてはならない。このため、電源供給配線の線幅を広くすることが困難となり、ＩＲドロップが増大するおそれがある。【０００８】
電源供給配線の線幅を広くするには、２行目の同じ列にも、１行目と同じ電位のパワーセルを配置すればよい。ところが、この構成では、１列当たりのパワーセルの数が増加するため、電源リングおよびグランドリングにおいてワイヤボンディングに必要なスペースが大きくなる。このため、電源リングまたはグランドリングの線幅を広くしなければならなくなる。この結果、半導体集積回路のサイズが大きくなるおそれがある。したがって、半導体集積回路を小型化しつつ、ＩＲドロップの増大を抑制することが困難である。【０００９】
本技術はこのような状況に鑑みて生み出されたものであり、半導体集積回路において電圧降下の増大を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体集積回路基板上に配列された複数の第１の入出力セルと、上記複数の第１の入出力セルに沿って半導体集積回路基板上に配列された複数の第２の入出力セルと、半導体パッケージ基板の表面内において一部が突出して上記半導体パッケージ基板上に形成され、上記複数の第１の入出力セルのいずれかである対象セルと上記複数の第２の入出力セルのうち上記対象セルの近傍のセルとに対して上記突出した一部を含む領域を介して所定の電位を供給する電位供給部とを具備する半導体集積回路である。これにより、複数の第１の入出力セルのいずれかである対象セルと複数の第２の入出力セルのうち対象セルの近傍のセルとに対して突出した一部を含む領域を介して所定の電位が供給されるという作用をもたらす。【００１１】
また、この第１の側面において、上記電位供給部は、上記複数の第１または第２の入出力セルに沿って帯状に形成されて第１の電位を供給する第１の供給部と、上記第１の供給部に沿って帯状に形成されて第２の電位を供給する第２の供給部とを備え、上記第１の供給部は所定の位置で分断されており、上記第２の供給部の一部は、上記分断された位置に向けて突出していてもよい。これにより、第１の供給部の分断された位置に向けて一部が突出した第２の供給部から、第２の電位が供給されるという作用をもたらす。【００１２】
また、この第１の側面において、上記突出した一部は、上記一部以外の部分から離れた位置に突出して形成されてもよい。これにより、電位供給部の突出した一部と、その一部以外の部分との間にスペースが生じるという作用をもたらす。【００１３】
また、この第１の側面において、上記複数の第１の入出力セルは、上記複数の第２の入出力セルよりも上記電位供給部に近い位置に配置され、上記電位供給部は、上記複数の第１の入出力セルのうち隣接する２つのセルの各々にワイヤを介して異なる電位を供給してもよい。これにより、複数の第１の入出力セルのうち隣接する２つのセルの各々にワイヤを介して異なる電位が供給されるという作用をもたらす。【００１４】
また、この第１の側面において、上記半導体集積回路基板上に形成された回路ブロックと、上記所定の電位が供給される上記第１および第２の入出力セルから上記回路ブロックへの経路上に形成された電源供給配線と、上記所定の電位が供給される上記第１および第２の入出力セルの各々において形成されて上記電位供給部とワイヤにより接続される複数のボンディングパッドと、上記電源供給配線上において上記第１および第２の入出力セルと上記回路ブロックとの間の位置に形成されてテストプローブが押し当てられるテストパッドとをさらに具備してもよい。これにより、電源供給配線上において第１および第２の入出力セルと回路ブロックとの間の位置にテストパッドが形成されるという作用をもたらす。【００１５】
また、この第１の側面において、上記所定の電位が供給される上記第１および第２の入出力セルから上記回路ブロックへの経路上に形成された電源供給配線をさらに具備し、上記複数の第１の入出力セルと上記複数の第２の入出力セルとは千鳥配列されていてもよい。これにより、千鳥配列された第１の入出力セルと第２の入出力セルとから回路ブロックへの経路上に、２次元格子状に入出力セルを配列する場合よりも配線幅を広くした電源供給配線が形成されるという作用をもたらす。
【発明の効果】
【００１６】
本技術によれば、半導体集積回路において電圧降下の増大を抑制することができるという優れた効果を奏し得る。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態における半導体集積回路の上面図の一例である。
【図２】第１の実施の形態における電源リング、グランドリングおよび半導体チップの一構成例を示す図である。
【図３】第１の実施の形態における半導体パッケージの上面図の一例である。
【図４】第１の実施の形態の第１の変形例における電源リング部、グランドリング部および突出部の一構成例を示す図である。
【図５】第１の実施の形態の第２の変形例における電源リング、グランドリングおよび半導体チップの一構成例を示す図である。
【図６】第１の実施の形態の第３の変形例における半導体チップの一構成例を示す図である。
【図７】第２の実施の形態における電源リング、グランドリングおよび半導体チップの一構成例を示す図である。
【図８】第３の実施の形態における電源リング、グランドリングおよび半導体チップの一構成例を示す図である。
【図９】第３の実施の形態の変形例における電源リング、グランドリングおよび半導体チップの一構成例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電源リングおよびグランドリングの一部を突出させる例）
２．第２の実施の形態（異なる電位のパワーセルを隣接配置し、電源リングおよびグランドリングの一部を突出させる例）
３．第３の実施の形態（テストパッドをＩ／Ｏセルから離し、電源リングおよびグランドリングの一部を突出させる例）
【００１９】
＜１．第１の実施の形態＞
［半導体集積回路の構成例］
図１は、第１の実施の形態における半導体集積回路の上面図の一例である。この半導体集積回路は、半導体パッケージ１００および半導体チップ２００を備える。
【００２０】
半導体パッケージ１００は、半導体チップ２００を保護し、また、半導体チップ２００に信号や電力を分配するための部品である。この半導体パッケージ１００は、グランドリング１１０および電源リング１２０を備える。
【００２１】
電源リング１２０は、半導体チップ２００が配置される半導体パッケージ１００の基板上において、その半導体チップ２００に電源電位を供給するために一定の形状に形成される配線である。例えば、電源リング１２０は、半導体パッケージ１００の基板上において半導体チップ２００を囲むようにリング状に形成される。
【００２２】
グランドリング１１０は、半導体チップ２００に、半導体チップ２００が配置される半導体パッケージ１００の基板上において、その半導体チップ２００に電源電位と異なる基準電位を供給するために一定形状に形成される配線である。例えば、グランドリング１１０は、半導体パッケージ１００の基板上において、電源リング１２０を囲むようにリング状に形成される。
【００２３】
なお、グランドリング１１０および電源リング１２０は、特許請求の範囲に記載の電位供給部の一例である。また、図１では、半導体チップ２００の外側に電源リング１２０を配置し、その外側にグランドリング１１０を配置している。しかし、半導体チップ２００の外側にグランドリング１１０を配置し、その外側に電源リング１２０を配置してもよい。
【００２４】
この半導体集積回路の一部の矩形状の領域１０１において、グランドリング１１０は、所定の位置で分断されている。また、グランドリング１１０および電源リング１２０の一部が半導体チップ２００の基板（すなわち、半導体集積回路基板）の表面内において突出している。この領域１０１の構成の詳細については後述する。
【００２５】
半導体チップ２００は、トランジスタやダイオード等の多数の素子を集積した電子部品である。この半導体チップ２００は、半導体パッケージ１００の基板上に配置される。
【００２６】
［半導体チップの構成例］
図２は、第１の実施の形態における電源リング１２０、グランドリング１１０および半導体チップ２００の一構成例を示す図であり、図１における領域１０１の詳細を示す図である。領域１０１には、半導体チップ２００の一部が含まれる。この半導体チップ２００は、Ｉ／Ｏセル領域２１０および２２０と、電源供給配線２４１および２４２と、回路ブロック２５０とを備える。また、領域１０１内のグランドリング１１０の一部は分断されている。ただし、分断されたグランドリング１１０の一方と他方とは、グランドリング１１０が配置された基板の下層に貫通したビアを介して電気的に接続されている。
【００２７】
そして、電源リング１２０の一部が、グランドリング１１０の分断された位置へ向けて突出している。一方、グランドリング１１０の一部は、電源リング１２０と遠ざかる方向へ突出している。
【００２８】
グランドリング１１０の突出した部分を以下、「突出部１１２」と称し、グランドリング１１０の突出部１１２以外の部分を以下、「グランドリング部１１１」と称する。また、電源リング１２０の突出した部分を以下、「突出部１２２」と称し、電源リング１２０の突出部１２２以外の部分を以下、「電源リング部１２１」と称する。
【００２９】
Ｉ／Ｏセル領域２１０は、半導体チップ２００の外周付近において、電源リング部１２１に沿って一定のピッチで複数のＩ／Ｏセルを配置した領域である。Ｉ／Ｏセル領域２２０は、Ｉ／Ｏセル領域２１０と回路ブロック２５０との間において、Ｉ／Ｏセル領域２１０に沿って、一定のピッチで複数のＩ／Ｏセルを配置した領域である。つまり、半導体チップ２００には、電源リング部１２１に沿って並んだＩ／Ｏセルを１つの行として、２行のＩ／Ｏセルが配置されている。以下、Ｉ／Ｏセル領域２１０を１行目とし、Ｉ／Ｏセル領域２２０を２行目として扱う。
【００３０】
また、１行目のＩ／Ｏセルにおいて行に垂直な列方向に沿って引いた中心線は、２行目のＩ／Ｏセルのいずれかの中心を通るものとする。言い換えれば、Ｉ／Ｏセルは、２次元格子状に配列されている。
【００３１】
Ｉ／Ｏセル領域２１０は、複数の信号セル２１１とパワーセル２１２および２１５とをＩ／Ｏセルとして備える。信号セル２１１は、信号を回路ブロック２５０に入出力するためのＩ／Ｏセルである。これらの信号セル２１１は、例えば、半導体パッケージ１００上の所定の回路やリードフレームとワイヤにより接続される。なお、信号セル２１１と接続される回路等は、図２において省略されている。
【００３２】
パワーセル２１２は、所定の電源電位を回路ブロック２５０に供給するためのＩ／Ｏセルである。このパワーセル２１２は、Ｉ／Ｏセルの１行目（２１０）において、突出部１２２の近傍に配置される。パワーセル２１２は、ボンディングパッド２１３およびテストパッド２１４を有する。ボンディングパッド２１３は、ワイヤにより電源リング部１２１と接続するための部材である。このボンディングパッド２１３は、電源リング部１２１のうち突出部１２２と隣接する部分にワイヤにより接続される。テストパッド２１４は、試験時にテストプローブを押し当てるための部材である。
【００３３】
パワーセル２１５は、電源電位と異なる基準電位を回路ブロック２５０に供給するためのＩ／Ｏセルである。このパワーセル２１５は、Ｉ／Ｏセルの１行目（２１０）において、突出部１１２の近傍に配置される。突出部１２２は、例えば、突出部１１２と一列分離して配置されるため、パワーセル２１５は、パワーセル２１２と一列離れた位置に配置される。パワーセル２１５は、ボンディングパッド２１６およびテストパッド２１７を有する。ボンディングパッド２１６は、ワイヤによりグランドリング部１１１と接続するための部材である。テストパッド２１７の構成は、テストパッド２１４と同様である。
【００３４】
Ｉ／Ｏセル領域２２０は、複数の信号セル２２１とパワーセル２２２および２２５とをＩ／Ｏセルとして備える。信号セル２２１は、信号セル２１１と同様のものである。
【００３５】
パワーセル２２２は、パワーセル２１２と同様のものである。ただし、このパワーセル２２２は、Ｉ／Ｏセルの２行目において、１行目のパワーセル２１２の近傍、例えばパワーセル２１２と同じ列に配置される。また、パワーセル２２２は、電源リング１２０のうち突出部１２２とワイヤボンディングにより接続される。
【００３６】
パワーセル２２５は、パワーセル２１５と同様のものである。ただし、このパワーセル２２５は、Ｉ／Ｏセルの２行目において、１行目のパワーセル２１５の近傍、例えば、パワーセル２１５と同じ列に配置される。また、パワーセル２２５は、グランドリング１１０のうち突出部１１２とワイヤボンディングにより接続される。
【００３７】
なお、１行目のＩ／Ｏセル（２１１、２１２および２１５）は、特許請求の範囲に記載の第１および第２の入出力セルの一方の一例であり、２行目のＩ／Ｏセル（２２１、２２２および２２５）は、第１および第２の入出力セルの他方の一例である。
【００３８】
電源供給配線２４１は、電源電位をパワーセル２１２および２２２から回路ブロック２５０に供給するための配線である。この電源供給配線２４１は、パワーセル２１２および２２２から回路ブロック２５０への経路上に形成される。そして、電源供給配線２４１の線幅の合計は、パワーセル２１２および２２２の列方向の幅と同程度である。
【００３９】
ここで、仮に、１行目のパワーセル２１２と２行目のパワーセル２２２とを異なる列に配置した場合、１行目のパワーセル２１２からの電源供給配線２４１は、２行目のＩ／Ｏセルの隙間を通して配置する必要がある。この場合、電源供給配線２４１の列方向の線幅を広くすることができず、ＩＲドロップが大きくなってしまう。
【００４０】
これに対して、図２に示すように、同じ電位のパワーセル（２１２および２２２）を同じ列に配置する構成では、２行目の隙間を通して配線する必要がないため、電源供給配線２４１の線幅をＩ／Ｏセルの幅に略一致する程度に広くすることができる。したがって、同じ電位のパワーセル（２１２および２２２）を異なる列に配置する構成と比較して、ＩＲドロップの増大を抑制することができる。
【００４１】
また、電源リング１２０の一部を突出させて突出部１２２を設けることにより、電源リング１２０の線幅を維持しつつ、パワーセル２２２との間のワイヤボンディングスペースを確保することができる。仮に、突出部１２２を設けない構成とすると、１列に２つのパワーセルを配置しているため、１列に１つのパワーセルを配置する場合よりも電源リング１２０の線幅を広くする必要が生じる。しかし、電源リング１２０の線幅を広くすると、半導体パッケージ１００のサイズが大きくなってしまう。そこで、突出部１２２を設けることにより、電源リング１２０のワイヤボンディングスペースを確保し、半導体パッケージ１００のサイズの増大を抑制している。また、同様に、突出部１１２を設けることにより、グランドリング１１０のワイヤボンディングスペースが確保される。
【００４２】
電源供給配線２４２は、基準電位をパワーセル２１５および２２５から回路ブロック２５０に供給するための配線である。この電源供給配線２４２は、パワーセル２１５および２２５から回路ブロック２５０への経路上に形成される。そして、電源供給配線２４２の線幅の合計はパワーセル２１５および２２５の列方向の幅と同程度である。このため、同じ電位のパワーセル（２１５および２２５）を異なる列に配置する構成と比較して、ＩＲドロップの増大を抑制することができる。
【００４３】
回路ブロック２５０は、トランジスタ等の各種の素子が集積された回路である。
【００４４】
なお、半導体チップ２００に２列のパワーセルを配置する構成としているが、３列以上のパワーセルを配置してもよい。また、半導体チップ２００に２行のＩ／Ｏセルを配置する構成としているが、３行以上のＩ／Ｏセルを配置してもよい。また、グランドリング部１１１の代わりに電源リング部１２１を所定の位置で分断して、その分断した位置に向けて突出させて突出部１１２を形成してもよい。
【００４５】
図３は、第１の実施の形態における半導体パッケージ１００の上面図の一例である。半導体パッケージ１００において、電源リング部１２１、グランドリング部１１１、突出部１１２および１２２が設けられ、それらにパワーセル２１２等がワイヤにより接続される。また、突出部１１２および１２２の周囲には、信号セル（２１１等）を接続するための各種の回路パターンが形成されている。
【００４６】
［第１の変形例］
図４は、第１の実施の形態の第１の変形例における電源リング部１２１と、グランドリング部１１１と、突出部１２２および１１２との一構成例を示す図である。第１の実施の形態では、電源リング部１２１に隣接して突出部１２２を突出させていたが、突出部１２２は、電源リング部１２１と離れた位置に突出させてもよい。第１の変形例の半導体パッケージ１００は、突出部１２２を電源リング部１２１と離れた位置に突出させた点において第１の実施の形態と異なる。また、第１の変形例のグランドリング部１１１は、分断されていない点において第１の実施の形態と異なる。
【００４７】
第１の変形例のグランドリング部１１１は分断されていないため、電源リング部１２１と隣接した位置に突出部１２２を配置すると、グランドリング部１１１と接触して短絡が生じるおそれがある。このため、突出部１２２は、列方向において、グランドリング部１１１から離れた位置に突出して配置される。この突出部１２２は、半導体チップ２００が配置された基板上において電源リング部１２１と離れているが、その基板を貫通するビアを介して、下層において導体を介して電源リング部１２１と電気的に接続されている。下層において、電源リング部１２１と突出部１２２とを電気的に接続する導体は、上層と同様にリング状であってもよいし、ベタ形状であってもよい。
【００４８】
なお、電源リング１２０において突出部１２２を電源リング部１２１と離れた位置に突出させる構成としているが、グランドリング１１０において、突出部１１２をグランドリング部１１１と離れた位置に突出させてもよい。
【００４９】
このように、第１の変形例によれば、突出部１２２を電源リング部１２１と離れた位置に突出させることにより、半導体パッケージ１００において、グランドリング部１１１を分断しないで配置することができる。
【００５０】
［第２の変形例］
図５は、第１の実施の形態の第２の変形例における電源リング１２０、グランドリング１１０および半導体チップ２００の一構成例を示す図である。第１の実施の形態では、突出部１１２に、１行目および２行目のパワーセル（２１５および２２５）の一方を接続する構成としていたが、それらの両方を接続してもよい。第２の変形例の半導体パッケージ１００は、突出部１１２に、１行目および２行目のパワーセルの両方を接続する点において第１の実施の形態と異なる。また、第２の変形例の電源リング部１２１は、所定の位置で分断されている点において第１の実施の形態と異なる。
【００５１】
第２の変形例の突出部１１２は、電源リング部１２１の分断された位置に向けて、突出するように形成されている。また、第２の変形例の突出部１１２には、２つのパワーセルと接続するために、１つのパワーセルのみが接続される第１の実施の形態よりも面積が広くなるように形成されている。第２の変形例のグランドリング部１１１には、パワーセル２１５および２２５のいずれも接続されていないが、領域１０１以外の領域の他のパワーセルとワイヤにより接続されている。
【００５２】
突出部１１２の方がグランドリング部１１１よりもパワーセル２１５および２２５に近いため、これらのパワーセルを両方とも突出部１１２に接続する方が、ワイヤボンディングが容易となる。
【００５３】
なお、グランドリング１１０において突出部１１２に複数のパワーセルを接続する構成としていたが、電源リング１２０において突出部１２２に複数のパワーセルを接続してもよい。
【００５４】
このように、第２の変形例によれば、突出部１１２に複数のパワーセルを接続することにより、ワイヤボンディングが容易となる。
【００５５】
［第３の変形例］
図６は、第１の第１の実施の形態の第３の変形例における半導体チップ２００の一構成例を示す図である。第１の実施の形態では、Ｉ／Ｏセルを２次元格子状に配列していたが、Ｉ／Ｏセルを千鳥配列してもよい。第３の変形例の半導体チップ２００は、Ｉ／Ｏセルを千鳥配列した点において第１の実施の形態と異なる。また、第３の変形例の半導体チップ２００は、Ｉ／Ｏセルを２行でなく３行配列した点において第１の実施の形態と異なる。ここで、千鳥配列とは、ある行のＩ／Ｏセルの列方向に沿った中心軸と、その行に隣接する行のＩ／Ｏセルの列方向に沿った中心軸とを、一定距離（例えば、半ピッチ）ずらした配列のことを意味する。
【００５６】
このように、第３の変形例によれば、Ｉ／Ｏセルを千鳥配列した半導体集積回路において、ＩＲドロップの増大を抑制することができる。
【００５７】
＜２．第２の実施の形態＞
［半導体集積回路の構成例］
図７は、第２の実施の形態における電源リング１２０、グランドリング１１０および半導体チップ２００の一構成例を示す図である。第１の実施の形態では、１行目において、電源電位が供給されるパワーセル２１２と、基準電位が供給されるパワーセル２１５とは１列離れて配置されていた。しかし、これらは隣接して配置することが望ましい。これらのパワーセルを隣接して配置することにより、隣接しない場合と比較して、これらのパワーセルに接続されるワイヤ間の距離が短くなる。このため、ワイヤ間の相互インダクタンスが低下し、ＩＲドロップがさらに小さくなる。
【００５８】
このように、第２の実施の形態によれば、異なる電位が供給されるパワーセルを隣接して配置するため、それらのパワーセルに接続されるワイヤ間の相互インダクタンスを低下させることができる。これにより、ＩＲドロップがさらに小さくなる。
【００５９】
＜３．第３の実施の形態＞
［半導体集積回路の構成例］
図８は、第３の実施の形態における電源リング１２０、グランドリング１１０および半導体チップ２００の一構成例を示す図である。第２の実施の形態では、テストパッド（２１４等）をパワーセル（２１２等）上に配置していた。しかし、テストパッドは、電源供給配線（２４１または２４２）上であれば、パワーセル以外の位置に配置してもよい。第３の実施の形態の半導体パッケージ１００は、各列においてテストパッド（２１４等）を１つしか有さず、そのテストパッドをパワーセルから離れた位置に配置した点において第２の実施の形態と異なる。
【００６０】
具体的には、半導体パッケージ１００はテストパッド２２４および２２７を有さず、テストパッド２１４は、電源供給配線２４１においてパワーセル２２５と回路ブロック２５０との間の位置に配置される。また、テストパッド２１７は、電源供給配線２４２においてパワーセル２２５と回路ブロック２５０との間の位置に配置される。
【００６１】
テストパッドをパワーセルから離した位置に配置することにより、パワーセルの各々において、第１の実施の形態ではテストパッドを配置していたスペースにボンディングパッドを追加することができる。このため、第３の実施の形態のパワーセル（２１２等）の各々には、ボンディングパッド（２１３等）が２つ配置される。これらのボンディングパッドのそれぞれは、ワイヤにより電源リング１２０またはグランドリング１１０と接続される。１つのＩ／Ｏセルに複数のワイヤを接続することにより、それらのワイヤの合成抵抗は、１本のワイヤの抵抗よりも小さくなる。このため、ＩＲドロップが小さくなる。
【００６２】
このように、第３の実施の形態によれば、テストパッドをＩ／Ｏセルから離して配置することにより、Ｉ／Ｏセルに複数のボンディングパッドを設けることができる。これにより、１つのＩ／Ｏセルに複数のワイヤを接続して、ＩＲドロップを小さくすることができる。
【００６３】
［変形例］
図９は、第３の実施の形態の変形例における電源リング１２０、グランドリング１１０および半導体チップ２００の一構成例を示す図である。第３の実施の形態では、Ｉ／Ｏセル上にボンディングパッドを設けていたが、Ｉ／Ｏセル以外の位置にボンディングパッドを設けてもよい。変形例の半導体チップ２００は、Ｉ／Ｏセル以外の位置にボンディングパッドを設けた点において第３の実施の形態と異なる。
【００６４】
具体的には、変形例の半導体チップ２００において、Ｉ／Ｏセルは３行配列される。そして、１行目のパワーセル（２１２等）と、そのパワーセルと同じ列の２行目のパワーセル（２２２等）との間に、ボンディングパッドがさらに設けられる。また、２行目のパワーセル（２２２等）と、そのパワーセルと同じ列の２行目のパワーセル（２３２等）との間に、ボンディングパッドがさらに設けられる。
【００６５】
ボンディングパッドの数を増加するほど、多くのワイヤを接続することができ、ワイヤの本数の増大に応じて合成抵抗が低下する。この結果、ＩＲドロップがさらに小さくなる。
【００６６】
このように、第３の実施の形態の変形例によれば、Ｉ／Ｏセル以外の位置にボンディングパッドを設けることにより、ワイヤの本数を増加することができる。これにより、ＩＲドロップがさらに小さくなる。
【００６７】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００６８】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【００６９】
なお、本技術は以下のような構成もとることができる。
（１）半導体集積回路基板上に配列された複数の第１の入出力セルと、
前記複数の第１の入出力セルに沿って前記半導体集積回路基板上に配列された複数の第２の入出力セルと、
半導体パッケージ基板の表面内において一部が突出して前記半導体パッケージ基板上に形成され、前記複数の第１の入出力セルのいずれかである対象セルと前記複数の第２の入出力セルのうち前記対象セルの近傍のセルとに対して前記突出した一部を含む領域を介して所定の電位を供給する電位供給部と
を具備する半導体集積回路。
（２）前記電位供給部は、
前記複数の第１または第２の入出力セルに沿って帯状に形成されて第１の電位を供給する第１の供給部と、
前記第１の供給部に沿って帯状に形成されて第２の電位を供給する第２の供給部と
を備え、
前記第１の供給部は所定の位置で分断されており、
前記第２の供給部の一部は、前記分断された位置に向けて突出している
前記（１）記載の半導体集積回路。
（３）前記突出した一部は、前記一部以外の部分から離れた位置に突出して形成される前記（１）または（２）記載の半導体集積回路。
（４）前記複数の第１の入出力セルは、前記複数の第２の入出力セルよりも前記電位供給部に近い位置に配置され、
前記電位供給部は、前記複数の第１の入出力セルのうち隣接する２つのセルの各々にワイヤを介して異なる電位を供給する
前記（１）から（３）のいずれかに記載の半導体集積回路。
（５）前記半導体集積回路基板上に形成された回路ブロックと、
前記所定の電位が供給される前記第１および第２の入出力セルから前記回路ブロックへの経路上に形成された電源供給配線と、
前記所定の電位が供給される前記第１および第２の入出力セルの各々において形成されて前記電位供給部とワイヤにより接続される複数のボンディングパッドと、
前記電源供給配線上において前記第１および第２の入出力セルと前記回路ブロックとの間の位置に形成されてテストプローブが押し当てられるテストパッドと
をさらに具備する前記（１）から（４）のいずれかに記載の半導体集積回路。
（６）前記所定の電位が供給される前記第１および第２の入出力セルから前記回路ブロックへの経路上に形成された電源供給配線をさらに具備し、
前記複数の第１の入出力セルと前記複数の第２の入出力セルとは千鳥配列されている前記（１）から（５）のいずれかに記載の半導体集積回路。
【符号の説明】
【００７０】
１００  半導体パッケージ
１０１  領域
１１０  グランドリング
１１１  グランドリング部
１１２、１２２  突出部
１２０  電源リング
１２１  電源リング部
２００  半導体チップ
２１０、２２０  Ｉ／Ｏセル領域
２１１、２２１  信号セル
２１２、２１５、２２２、２２５  パワーセル
２１３、２１６、２２３、２２６  ボンディングパッド
２１４、２１７、２２４、２２７  テストパッド
２４１、２４２  電源供給配線
２５０  回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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