(57)【要約】半導体装置は、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなるチャネル層と、チャネル層上に形成され、チャネル層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなるバリア層と、バリア層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる拡散抑制層と、拡散抑制層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなるｐ型導電層と、ｐ型導電層の上に形成されたゲート電極とを備える。
2014188715.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層と、
前記第２の半導体層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層と、
前記第３の半導体層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層と、
前記第４の半導体層の上に形成されたゲート電極とを備える
半導体装置。
【請求項２】
前記第３の半導体層は、膜厚方向の長さあたりのp型ドーパント量の変化量が第４の半導体層における変化量よりも小さい
請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層は、上面に形成された凹部を有し、
前記第３の半導体層は、積層方向から見て前記凹部の少なくとも一部が埋まるように形成されている
請求項１と２のいずれか１項に記載の半導体装置。
【請求項４】
前記第３の半導体層は、積層方向から見て前記凹部が埋まるように形成されている
請求項３に記載の半導体装置。
【請求項５】
前記第４の半導体層のｐ型ドーパントはＭｇであり、
前記第２の半導体層は、前記第３の半導体層と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有し、
前記第３の半導体層は、前記第２の半導体層と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有する
請求項１と２のいずれか１項に記載の半導体装置。
【請求項６】
前記第３の半導体層がＧａＮである
請求項１と２のいずれか１項に記載の半導体装置。
【請求項７】
前記第３の半導体層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
請求項１と２のいずれか１項に記載の半導体装置。
【請求項８】
前記第３の半導体層は、ＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層と、ＧａＮからなる層とが積層された構造である
請求項３に記載の半導体装置。
【請求項９】
前記第３の半導体層のＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
請求項８に記載の半導体装置。
【請求項１０】
前記第３の半導体層のＧａＮからなる層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
請求項８に記載の半導体装置。
【請求項１１】
前記第２の半導体層が１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する
請求項１と２のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２の半導体層は、前記第１の半導体層と接する側に形成されたＳｉをドーピングしていない層と、ソース電極及びドレイン電極と接する側に形成された１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する層とが積層された構造である
請求項１と２のいずれか１項に記載の半導体装置。
【請求項１３】
前記第４の半導体層がＧａＮである
請求項１と２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第４の半導体層がＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）である
請求項１と２のいずれか１項に記載の半導体装置。
【請求項１５】
前記第４の半導体層は、前記第３の半導体層と接する側に形成されたＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）からなる層と、ゲート電極と接する側に形成されたＧａＮからなる層とが積層された構造である
請求項１と２のいずれか１項に記載の半導体装置。
【請求項１６】
ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層を形成する工程と、
前記第２の半導体層の上に、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層を形成する工程と、
前記第３の半導体層の上に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層を形成する工程と、
前記第４の半導体層の上にゲート電極を形成する工程と、
前記第４の半導体層を形成する工程の後、前記第３の半導体層および前記第４の半導体層のうち前記ゲート電極に対応する領域以外を除去する工程とを含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、パワーデバイスとして窒化ガリウム（ＧａＮ）系の化合物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行なわれている。【０００３】
ＧａＮ等の窒化物半導体材料は、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）等の種々の混晶を作製できるため、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を形成することができる。特に、窒化物半導体によるヘテロ接合には、ドーピングをしない状態でも、そのヘテロ接合の界面において自発分極又はピエゾ分極によって生じる高濃度のキャリアが発生するという特徴がある。その結果、ＦＥＴを作製した場合には、該ＦＥＴがデプレッション型（ノーマリオン型）になり易く、従って、エンハンスメント型（ノーマリオフ型）の特性を得ることは難しい。しかしながら、現在、パワーエレクトロニクス市場で使用されているデバイスのほとんどがノーマリオフ型であり、ＧａＮ系の窒化物半導体装置についてもノーマリオフ型が強く求められている。【０００４】
ノーマリオフ型のトランジスタには、ゲート形成領域を掘り込むことにより、ゲートの閾値電圧を正の値にシフトさせる構造（例えば、非特許文献１を参照）や、サファイアからなる基板における結晶面の面方位である（１０−１２）面の上にＦＥＴを作製して、窒化物半導体の結晶成長の方向に分極電界を生じないようにすることにより、ノーマリオフ型を実現する方法等がある（例えば、非特許文献２を参照）。ここで、面方位におけるミラー指数に付した負符号「−」は、該負符号に続く一の指数の反転を便宜的に表わしている。【０００５】
また、ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート形成領域にｐ型ＧａＮ層を設けた接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が提案されている（例えば、特許文献１を参照）。【０００６】
ＪＦＥＴにおいて、ＧａＮからなるチャネル層とＡｌＧａＮからなるバリア層との間の第１のヘテロ界面に発生するピエゾ分極は、ＡｌＧａＮからなるバリア層とその上のｐ型ＧａＮ層との間の第２のヘテロ界面に発生する他のピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート形成領域の直下の２次元電子ガス濃度（２ＤＥＧ：Ｔｗｏ  Ｄｉｍｅｎｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ）を選択的に小さくすることができるため、ＪＦＥＴはノーマリオフ特性を実現できる。また、ｐｎ接合として、金属と半導体との接合であるショットキー接合よりもビルトインポテンシャルが大きいｐｎ接合をゲート電極に用いることにより、ゲートの立ち上がり電圧を大きくすることができる。このため、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２４４０７２号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．  Ｋａｗａｓａｋｉ  ｅｔ  ａｌ，  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  ２００５  ｔｅｃｈ．  ｄｉｇｅｓｔ  ｐｐ．２０６−２０７
【非特許文献２】Ｍ．  Ｋｕｒｏｄａ  ｅｔ  ａｌ，  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ  ２００５  ｔｅｃｈ．  ｄｉｇｅｓｔ  ｐｐ．４７０−４７１
【発明の概要】
【０００９】
図１及び図２はプロセスフローの異なるＪＦＥＴの試料断面図である。
【００１０】
これら図１及び図２に示すＪＦＥＴは、ＧａＮ層９０１と、ＧａＮ層９０１上に形成されたＡｌＧａＮバリア層９０２と、ＡｌＧａＮバリア層９０２上に形成されたＴｉ／Ａｌからなるソース電極９０３及びドレイン電極９０４（以下、これらをＴｉ／Ａｌ電極と記載する場合あり）とを備える。
【００１１】
ここで、上記ＡｌＧａＮとは、３元混晶ＡｌｕＧａ１−ｕＮ（ｕはある値、但し０≦ｕ≦１）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列、例えばＩｎＡｌＧａＮ、ＧａＮ等でもって略記される場合がある。例えば、窒化物半導体ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ、ｙはある値、但し０≦ｘ≦１、０≦ｙ≦１）はＩｎＡｌＧａＮと略記される。
【００１２】
図１に示すＪＦＥＴは、ＡｌＧａＮ／ＧａＮエピタキシャル成長層にＴｉ／Ａｌ電極を形成することにより製造したものである。一方、図２に示すＪＦＥＴは、ｐ型ＧａＮ／ＡｌＧａＮ／ＧａＮエピタキシャル成長層に対してｐ型ＧａＮ層９０５だけをドライエッチングで選択的に除去した後、Ｔｉ／Ａｌ電極を形成することにより製造したものである。つまり、図１はドライエッチングを利用しないＪＦＥＴのプロセスフローを示す断面図であり、図２はドライエッチングを利用したＪＦＥＴのプロセスフローを示す断面図である。最終的な構造はどちらも同じである。
【００１３】
図３は図１及び図２に示した２種類の試料のそれぞれのコンタクト抵抗率を示すグラフである。同図に示すように、ｐ型ＧａＮ層９０５を成長していない試料（ドライエッチング無の試料）のコンタクト抵抗に比べ、ｐ型ＧａＮ層９０５を成長した試料（ドライエッチング有の試料）のコンタクト抵抗が大きくなっている。
【００１４】
図２に示した試料の二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）法を用いた分析結果から、ＡｌＧａＮバリア層９０２中にｐ型ドーパントであるＭｇが存在していることが分かった。ＡｌＧａＮバリア層９０２へＭｇのドーピングを行っていないにも関わらずＭｇが検出されたということは、ｐ型ＧａＮ層９０５の成長中にＭｇがＡｌＧａＮバリア層９０２へ拡散したと考えられる。通常、ＧａＮ系窒化物半導体の成長温度は１０００℃以上になるため、このＭｇの拡散を防ぐことは難しい。
【００１５】
Ｍｇを含んだＡｌＧａＮバリア層９０２はｐ型化するため、コンタクト抵抗及びシート抵抗の悪化を引き起こす。ソース電極９０３及びドレイン電極９０４によく用いられるＴｉ／ＡｌなどのＡｌ系材料は、ｎ型ＧａＮ系窒化物半導体用の仕事関数が小さい金属材料であるため、ＡｌＧａＮバリア層９０２がｐ型化した場合はコンタクト抵抗が悪化する。また、ＡｌＧａＮバリア層９０２がｐ型化した場合は、ｉ型やｎ型の場合に比べて２次元電子ガスのキャリア密度が減少するため、シート抵抗が悪化する。
【００１６】
以上より、ＪＦＥＴ型デバイスを作製するためにｐ型ＧａＮ層９０５を成長すると、このｐ型ＧａＮ層９０５にドープされたｐ型ドーパントの拡散がデバイス性能の悪化を引き起こす原因となる場合がある。
【００１７】
本開示における技術はこのような問題点を解決するために提案されたものであり、コンタクト抵抗及びシート抵抗を改善できる半導体装置及びその製造方法を提供することを目的とする。
【００１８】
上記課題を解決するために、本開示の一態様に係る半導体装置は、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層と、前記第２の半導体層の上に選択的に形成され、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層と、前記第３の半導体層の上に形成され、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層と、前記第４の半導体層の上に形成されたゲート電極とを備える。
【００１９】
この構成によれば、半導体装置のバリア層である第２の半導体層とｐ型の導電性を有する第４の半導体層との間に第３の半導体層が存在するため、第４の半導体層の成長中にｐ型ドーパントが拡散しても、第２の半導体層へ拡散するｐ型ドーパントの量を低減することができる。このため、第２の半導体層のｐ型化を抑制することができコンタクト抵抗及びシート抵抗の悪化を抑制することができる。
【００２０】
また、本開示の一態様に係る半導体装置の製造方法は、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（０≦ｐ＋ｑ≦１、０≦ｐ、０≦ｑ）からなる第１の半導体層を形成する工程と、前記第１の半導体層上に、前記第１の半導体層よりバンドギャップの大きなＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（０≦ｒ＋ｓ≦１、０≦ｒ）からなる第２の半導体層を形成する工程と、前記第２の半導体層の上に、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１、０≦ｔ、ｓ＞ｕ）からなる第３の半導体層を形成する工程と、前記第３の半導体層の上に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＋ｙ≦１、０≦ｘ、０≦ｙ）からなる第４の半導体層を形成する工程と、前記第４の半導体層の上にゲート電極を形成する工程と、前記第４の半導体層を形成する工程の後、前記第３の半導体層および前記第４の半導体層のうち前記ゲート電極に対応する領域以外を除去する工程とを含む。
【００２１】
この方法によれば、コンタクト抵抗及びシート抵抗を改善できる半導体装置を製造できる。
【００２２】
本開示に係る半導体装置によれば、コンタクト抵抗及びシート抵抗を改善できる。
【図面の簡単な説明】
【００２３】
【図１】図１は、ドライエッチングを利用しないＪＦＥＴのプロセスフローを示す断面図である。
【図２】図２は、ドライエッチングを利用したＪＦＥＴのプロセスフローを示す断面図である。
【図３】図３は、図１及び図２に示した２種類の試料のそれぞれのコンタクト抵抗率を示すグラフである。
【図４】図４は、第１の実施形態に係る窒化物半導体装置の構成を示す断面図である。
【図５】図５（ａ）〜（ｅ）は、第１の実施形態に係る窒化物半導体装置の製造工程を示す図である。
【図６】図６は、第１の実施形態の変形例１に係る窒化物半導体装置の構成を示す断面図である。
【図７】図７は、第１の実施形態の変形例２に係る窒化物半導体装置の構成を示す断面図である。
【図８】図８は、第１の実施形態の変形例３に係る窒化物半導体装置の構成を示す断面図である。
【図９】図９は、第１の実施形態の変形例４に係る窒化物半導体装置の構成を示す断面図である。
【図１０】図１０は、第１の実施形態の変形例５に係る窒化物半導体装置の構成を示す断面図である。
【図１１】図１１は、第２の実施形態に係る窒化物半導体装置の構成を示す断面図である。
【図１２】図１２は、第３の実施形態に係る窒化物半導体装置の構成を示す断面図である。
【図１３】図１３は、第４の実施形態に係る窒化物半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本開示の実施形態について、図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００２５】
なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００２６】
なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２７】
（第１の実施形態）
以下、第１の実施形態に係る半導体装置について、図４、５を参照しながら説明する。
【００２８】
＜構成＞
図４は、本開示の第１の実施形態に係る窒化物半導体装置１００の構成を示す断面図である。この窒化物半導体装置１００は、本開示における半導体装置の一例であり、例えば電界効果トランジスタである。
【００２９】
窒化物半導体装置１００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層１０６とを備えている。
【００３０】
ここで、バリア層１０４は、チャネル層１０３よりバンドギャップが大きい。これにより、窒化物半導体装置１００は、バリア層１０４とチャネル層１０３との界面に、２次元電子ガスが発生する。言い換えると、上記構成においてバリア層１０４のＩｎ及びＡｌのそれぞれの組成の組み合わせを変えることにより第２の半導体層のバンドギャップと格子定数とを変化させることができるが、チャネル層１０３とバリア層１０４との界面に電子が蓄積するように、バリア層１０４のバンドギャップはチャネル層１０３のバンドギャップより大きくする必要がある。
【００３１】
なお、チャネル層１０３、バリア層１０４、拡散抑制層１０５、及び、ｐ型導電層１０６はこの順に、第１の半導体層、第２の半導体層、第３の半導体層、及び、第４の半導体層の一例である。
【００３２】
例えば、バッファ層１０２の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
【００３３】
ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
【００３４】
ゲート電極１０７の両側には、バリア層１０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【００３５】
ｐ型導電層１０６には、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。すなわち、ｐ型導電層１０６においてＭｇはｐ型ドーパントである。
【００３６】
拡散抑制層１０５は、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を抑制する。拡散抑制層１０５には、ｐ型導電層１０６から拡散してきたＭｇが含まれるため、膜厚方向の長さあたりのＭｇ濃度の変化量は、p型導電層１０６よりも拡散抑制層１０５の方が大きい。拡散抑制層１０５のＭｇ濃度は、バリア層１０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層１０４は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層１０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
【００３７】
ここで、拡散抑制層１０５の膜厚は、バリア層１０４と接する部分においてＭｇ濃度が１×１０１９／ｃｍ３以下となるような膜厚に設定すればよい。
【００３８】
以上のように、本実施形態に係る窒化物半導体装置１００は、バリア層１０４とｐ型導電層１０６との間に形成された拡散抑制層１０５を備える。このような構成により、ｐ型導電層１０６の成長中に、このｐ型導電層１０６からｐ型ドーパントであるＭｇが拡散しても、バリア層１０４へ拡散するＭｇの量を低減することができる。よって、バリア層１０４のｐ型化を抑制することができるので、コンタクト抵抗及びシート抵抗の悪化を抑制できる。
【００３９】
具体的には、バリア層１０４のｐ型化を抑制することにより、チャネル層１０３とバリア層１０４との界面で発生している２次元電子ガスのキャリア密度の低下を抑制できる。よって、シート抵抗の悪化を抑制することができる。
【００４０】
また、バリア層１０４のｐ型化を抑制することにより、Ａｌ系材料からなるソース電極１０８及びドレイン電極１０９のコンタクト抵抗の悪化を抑制できる。より具体的には、ソース電極１０８及びドレイン電極１０９を構成するＴｉ／ＡｌなどのＡｌ系材料は、ｎ型ＧａＮ系窒化物半導体用の仕事関数が小さい金属材料であるため、バリア層１０４がｐ型化した場合はコンタクト抵抗が悪化してしまう。これに対し、本実施形態では、拡散抑制層１０５を設けることによりバリア層１０４のｐ型化を抑制できるので、コンタクト抵抗の悪化を抑制できる。
【００４１】
また、本実施形態に係る窒化物半導体装置１００は、ＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３を備える。このようにチャネル層１０３にＩｎが添加されていることにより、チャネル層１０３とバリア層１０４との界面に発生する２次元電子ガスのキャリア移動度を増加することができる。また、チャネル層１０３にＡｌが添加されていることにより、絶縁破壊電圧を大きくすることができる。このチャネル層１０３に添加されているＡｌ組成が大きい程、絶縁破壊電圧は大きくなる。なお、チャネル層１０３には、Ｉｎ及びＡｌの少なくとも一方が添加されていなくてもよい。
【００４２】
また、本実施形態において、ｐ型導電層１０６のｐ型ドーパントはＭｇであり、バリア層１０４は、拡散抑制層１０５と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有し、拡散抑制層１０５は、バリア層１０４と接する部分において、１×１０１９（／ｃｍ３）以下のＭｇ濃度を有する。
【００４３】
この構成によれば、ソース電極１０８及びドレイン電極１０９と接するバリア層１０４がｐ型化しないため、コンタクト抵抗及びシート抵抗の悪化を抑制することができる。具体的には、窒化ガリウム系ではｐ型ドーパントとしてＭｇやＺｎが選ばれるが、これらは不純物準位が深いために活性化率が低いことで知られている。加えて、窒化ガリウム系の結晶成長に用いられるＭＯＣＶＤ法による結晶成長においては、キャリアガスに用いる水素などが分解して生じる水素原子が、マグネシウムと結合したＭｇ−Ｈを形成し、Ｍｇを不活性化する。水素は、結晶成長後に真空中や不活性ガスの雰囲気中で８００℃程度の高温アニール処理を施すことである程度まで除去可能であるが、通常は１×１０１８〜１０１９（／ｃｍ３）の高い濃度で残存する。窒化物におけるＭｇの活性化率は一般的に大きく見積もって１割程度であり各半導体層中に高濃度の水素が存在することを考えるとＭｇの濃度が１×１０１９（／ｃｍ３）以下であればバリア層１０４はｐ型化しにくく、１×１０１８（／ｃｍ３）以下であればバリア層１０４はｐ型化しないといえる。
【００４４】
よって、バリア層１０４が、拡散抑制層１０５と接する部分において、１×１０１８（／ｃｍ３）以下のＭｇ濃度を有することにより、ソース電極１０８及びドレイン電極１０９と接するバリア層１０４がｐ型化しないため、コンタクト抵抗及びシート抵抗の悪化を抑制することができる。
【００４５】
ｐ型半導体層であるｐ型導電層１０６からのＭｇの拡散は連続的に起こるため、バリア層１０４のＭｇ濃度が１×１０１９（／ｃｍ３）以下の場合には、拡散抑制層１０５のバリア層１０４と接する部分ではＭｇ濃度は１×１０１９（／ｃｍ３）以下となる。ただし、バリア層１０４中のＡｌ濃度が高いと、Ｍｇは拡散しづらく蓄積し易いため、バリア層１０４の拡散抑制層１０５と接する部分以外の部分ではＭｇ濃度が高くなる場合がある。
【００４６】
また、ゲート電極１０７が形成される領域であるゲート電極形成領域以外における拡散抑制層１０５のｐ型導電層１０６と接する側のＭｇ濃度は任意である。すなわち、窒化物半導体装置１００の製造工程において、例えばプラズマドライエッチングによって除去される範囲における拡散抑制層１０５のＭｇの濃度は任意である。
【００４７】
＜製造方法＞
次に、本実施形態に係る窒化物半導体装置の製造方法について説明する。図５の（ａ）〜（ｅ）は、本実施形態に係る窒化物半導体装置１００の製造工程を示す図である。
【００４８】
まず、Ｓｉ基板１０１に対して、バッファ層１０２、チャネル層１０３、及び、バリア層１０４を、この順にＭＯＣＶＤ法により形成する。これにより、図５の（ａ）に示すように、Ｓｉ基板１０１、バッファ層１０２、チャネル層１０３、及び、バリア層１０４が形成される。この積層構造により、チャネル層１０３とバリア層１０４との界面には２次元電子ガスが発生する。
【００４９】
次に、図５の（ｂ）に示すように拡散抑制層１０５をＭＯＣＶＤ法により形成し、さらに、図５の（ｃ）に示すようにｐ型導電層１０６をＭＯＣＶＤ法により形成し、Ｎｉからなるゲート電極層１０７ａを真空蒸着法あるいはスパッタリング法を用いて形成する。
【００５０】
次に、図５の（ｄ）に示すように、ゲート電極形成領域以外のゲート電極層１０７ａを例えばＡｒ系ガスによるプラズマを用いたプラズマドライエッチング法によって除去し、続いて、拡散抑制層１０５及びｐ型導電層１０６を、Ｆ系ガスやＣｌ系ガスに酸素を添加したガスによるプラズマを用いたプラズマドライエッチング法によって除去する。
【００５１】
ここで、ＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４のＡｌ組成とＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５のＡｌ組成との関係は、ｓ＞ｕである。このようにバリア層１０４のＡｌ組成が拡散抑制層１０５のＡｌ組成より高いことにより、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいて、バリア層１０４のエッチングレートが拡散抑制層１０５のエッチングレートより遅くなるので、拡散抑制層１０５を選択的に除去することができる。その結果、バリア層１０４の被エッチング量を抑制することができ、バリア層１０４とチャネル層１０３との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
【００５２】
次に、図５の（ｅ）に示すように、バリア層１０４の上に、Ｔｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９を真空蒸着法あるいはスパッタリング法を用いて形成する。
【００５３】
以上の工程により、窒化物半導体装置１００が製造される。なお、上記製造工程では、ゲート電極層１０７ａのゲート電極形成領域以外の領域を除去することによりゲート電極１０７を形成したが、窒化物半導体装置１００の製造工程はこれに限らない。例えば、ｐ型導電層１０６をＭＯＣＶＤ法により形成した工程の後で、プラズマドライエッチング法によって、ゲート電極形成領域以外の拡散抑制層１０５及びｐ型導電層１０６を除去し、その後、リフトオフ法によりゲート電極１０７を形成してもよい。
【００５４】
このように、本実施形態に係る窒化物半導体装置１００の製造方法では、拡散抑制層１０５を形成した後にｐ型導電層１０６を形成する。したがって、ｐ型導電層１０６を形成する際に、ｐ型ドーパントであるＭｇがｐ型導電層１０６からバリア層１０４へ拡散するのを抑制できる。つまり、コンタクト抵抗及びシート抵抗を改善できる窒化物半導体装置１００を製造できる。
【００５５】
また、本実施形態に係る窒化物半導体装置１００は、ＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６とを備える。
【００５６】
このように、拡散抑制層１０５及びｐ型導電層１０６にＩｎが添加されていることにより、製造時にプラズマドライエッチングを用いて、ゲート電極形成領域以外の拡散抑制層１０５及びｐ型導電層１０６を除去することが容易になる。具体的には、ＡｌＮとＧａＮとの格子定数差に比べてＩｎＮとＧａＮ及びＡｌＮとの格子定数差は大きい。よって、拡散抑制層１０５及びｐ型導電層１０６の非混和性が高くなるＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（０≦ｔ＋ｕ≦１）を作製できるので、プラズマドライエッチングが容易になる。なお、拡散抑制層１０５及びｐ型導電層１０６のそれぞれにＩｎが添加されていなくてもよい。
【００５７】
また、本実施形態に係る窒化物半導体装置１００は、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６を備える。
【００５８】
このように、ｐ型導電層１０６にＩｎ及びＡｌが添加されていることにより、ｐ型導電層１０６の成長中（図５の（ｃ））にｐ型ドーパントであるＭｇが拡散するのを抑制することができる。なお、ｐ型導電層１０６にＩｎ及びＡｌが添加されていなくてもよい。
【００５９】
（第１の実施形態の変形例１）
以下、第１の実施形態の変形例１について、図６を参照しながら説明する。
【００６０】
本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層にＩｎが添加されていない点が異なる。
【００６１】
図６は、第１の実施形態の変形例１に係る窒化物半導体装置１５０の構成を示す断面図である。
【００６２】
本変形例に係る窒化物半導体装置１５０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、アンドープＡｌｕＧａ１−ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０に置き換えた構造である。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。
【００６３】
拡散抑制層１１０の膜厚は２５ｎｍである。この拡散抑制層１１０は、第１の実施形態に係る窒化物半導体装置１００の拡散抑制層１０５と比較して、Ｉｎが添加されていないことで非混和性を改善し結晶欠陥の少ない半導体を成長させることができる。これにより結晶欠陥起因の静電破壊を抑制できるなど、窒化物半導体装置１５０の信頼性を高めることができる。
【００６４】
また、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１０とを除去する工程において、ＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４に対してＡｌＧａＮで表される拡散抑制層１１０のＡｌ組成が低いため、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいてＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）バリア層１０４に対してＡｌＧａＮで表される拡散抑制層１１０のエッチングレートを遅くしＡｌＧａＮで表される拡散抑制層１１０を選択的にエッチングすることができる。
【００６５】
つまり、ＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４のＡｌ組成とＡｌｕＧａ１−ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０のＡｌ組成との関係は、ｓ＞ｕである。よって、本実施形態に係る窒化物半導体装置１５０は実施形態１と同様の効果を奏する。すなわち、バリア層１０４のＡｌ組成が拡散抑制層１１０のＡｌ組成より高いことにより、Ｆ系ガスやＣｌ系ガスに酸素を添加したプラズマドライエッチングにおいてＡｌＧａＮで表される拡散抑制層１１０を選択的にエッチングすることができるので、２次元電子ガス濃度の減少を抑制することができる。
【００６６】
以上のように、第１の実施形態の変形例１に係る窒化物半導体装置１５０は、アンドープＡｌｕＧａ１−ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１０を備える。このように拡散抑制層１１０にＩｎが添加されていないことにより、本変形例に係る窒化物半導体装置１５０は、第１の実施形態に係る窒化物半導体装置１００と比較して信頼性を高めることができる。
【００６７】
本変形例に係る窒化物半導体装置１５０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１０を形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１０を除去する点とが異なる。これにより、窒化物半導体装置１５０が製造される。
【００６８】
（第１の実施形態の変形例２）
次に、第１の実施形態の変形例２について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層にＩｎ及びＡｌが添加されていない点が異なる。
【００６９】
図７は第１の実施形態の変形例２に係る窒化物半導体装置１６０の構成を示す断面図である。
【００７０】
本変形例に係る窒化物半導体装置１６０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、アンドープＧａＮで表される拡散抑制層１１１Ａに置き換えた構造である。
【００７１】
拡散抑制層１１１Ａの膜厚は２５ｎｍである。この拡散抑制層１１１Ａは、第１の実施形態における拡散抑制層１０５と比較して、Ｉｎ及びＡｌが添加されていない。つまり、第１の実施形態の変形例１における拡散抑制層１１０と比較してＡｌが添加されていない。これにより、本変形例に係る窒化物半導体装置１６０は次のような効果を奏する。
【００７２】
具体的には、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１１Ａとを除去する工程において、拡散抑制層１１１ＡがＡｌを含まないため、拡散抑制層１１１Ａはバリア層１０４に比べてプラズマドライエッチングレートが速く選択的に除去可能である。これによりバリア層１０４の被エッチング量を抑制することができ、バリア層１０４とチャネル層１０３との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
【００７３】
以上のように、第１の実施形態の変形例２に係る窒化物半導体装置１６０は、アンドープＧａＮで表される拡散抑制層１１１Ａを備える。このように、本変形例における拡散抑制層１１１Ａは、第１の実施形態の変形例１における拡散抑制層１１０と比較してＡｌが添加されていないため、Ａｌを含むバリア層１０４に対する拡散抑制層１１１Ａの選択エッチングの選択比を大きくとることが容易となる。よって、バリア層１０４の被エッチング量を一層抑制することができる。したがって、チャネル層１０３とバリア層１０４との界面に発生する２次元電子ガス濃度の減少を抑制することができる。つまり、製造歩留まりを向上させることができる。
【００７４】
本変形例に係る窒化物半導体装置１６０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１１Ａを形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１１Ａを除去する点とが異なる。これにより、窒化物半導体装置１６０が製造される。
【００７５】
（第１の実施形態の変形例３）
次に、第１の実施形態の変形例３について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態の変形例２に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層がｎ型である点が異なる。
【００７６】
図８は第１の実施形態の変形例３に係る窒化物半導体装置１７０の構成を示す断面図である。
【００７７】
本変形例に係る窒化物半導体装置１７０は、図８に示したアンドープＧａＮで表される拡散抑制層１１１Ａをｎ型ＧａＮで表される拡散抑制層１１１Ｂに置き換えた構造である。
【００７８】
拡散抑制層１１１Ｂの膜厚は２５ｎｍ、Ｓｉ濃度は１×１０１８／ｃｍ３となっている。このように、拡散抑制層１１１Ｂは、第１の実施形態の変形例２における拡散抑制層１１１Ａと比較して、ｎ型ドーパントであるＳｉがドープされることによりｎ型となっている。これにより、ｐ型導電層１０６から拡散してきたｐ型ドーパントであるＭｇを補償できる。よって、バリア層１０４がｐ型化されにくくなる。
【００７９】
また、ゲート電極形成領域以外のｐ型導電層１０６と拡散抑制層１１１Ｂとを除去する工程（図５の（ｄ））において、拡散抑制層１１１Ｂを完全に除去できなかった場合も、拡散抑制層１１１Ｂに添加されたＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１１Ｂから低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
【００８０】
つまり、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去することができず、拡散抑制層１１１Ｂのうち下層が残ってしまった場合、その後のソース電極１０８及びドレイン電極１０９を形成する工程（図５の（ｅ））では、残った拡散抑制層１１１Ｂ上にソース電極１０８及びドレイン電極１０９が形成される。ここで、プラズマドライエッチングによって除去されずに残っている拡散抑制層１１１Ｂは、ｐ型導電層１０６から拡散してきたＭｇを補償することによりｉ型となる、あるいはｎ型のままである。よって、ソース電極１０８及びドレイン電極１０９は、拡散抑制層１１１Ｂから低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。
【００８１】
以上のように、第１の実施形態の変形例３に係る窒化物半導体装置１７０は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有するｎ型の拡散抑制層１１１Ｂを備える。このように、本変形例における拡散抑制層１１１Ｂは、第１の実施形態の変形例２における拡散抑制層１１１Ａと比較してｎ型であることにより、ｐ型導電層１０６から拡散してきたＭｇを補償することができる。よって、バリア層１０４のｐ型化を一層抑制できるので、低コンタクト抵抗を得ることができる。さらに、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去することができない場合にも、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。つまり、プラズマドライエッチングによって拡散抑制層１１１Ｂを完全に除去できる場合、及び、できない場合のいずれにおいても、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。よって、高精度なエッチング精度を必要としないので、作製が容易となる。
【００８２】
本変形例に係る窒化物半導体装置１７０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１１Ｂを形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６及び拡散抑制層１１１Ｂを除去する点とが異なる。これにより、窒化物半導体装置１７０が製造される。
【００８３】
（第１の実施形態の変形例４）
次に、第１の実施形態の変形例４について説明する。本変形例に係る窒化物半導体装置は、本開示における半導体装置の一例であり、第１の実施形態の変形例２に係る窒化物半導体装置１６０とほぼ同じであるが、チャネル層がアンドープＧａＮからなり、バリア層がアンドープＡｌＧａＮからなり、ｐ型導電層がｐ型ＧａＮからなる点が異なる。
【００８４】
図９は第１の実施形態の変形例４に係る窒化物半導体装置１８０の構成を示す断面図である。
【００８５】
本変形例に係る窒化物半導体装置１８０は、図７に示した第１の実施形態の変形例２に係る窒化物半導体装置１６０のＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３をアンドープＧａＮで表されるチャネル層１１２に、ＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４をアンドープＡｌｓＧａ１−ｓＮ（ｓ＝０．３）で表されるバリア層１１３に、ｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６をｐ型ＧａＮで表されるｐ型導電層１１４に、それぞれ置き換えた構造である。拡散抑制層１１１Ａの膜厚は２５ｎｍ、バリア層１１３の膜厚は１０ｎｍ、ｐ型導電層１１４の膜厚は２００ｎｍである。
【００８６】
このように、本変形例におけるｐ型導電層１１４は、第１の実施形態の変形例２におけるｐ型導電層１０６と比較してＡｌが添加されていない。これにより、本変形例に係る窒化物半導体装置１８０は次のような効果を奏する。
【００８７】
具体的には、ｐ型導電層１１４にＡｌが添加されていないことにより、Ａｌが添加されることに起因する格子ひずみによる臨界膜厚に制限されることなくｐ型導電層１１４を成長させることができ、結晶欠陥の少ないｐ型導電層１１４を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
【００８８】
また、ゲート電極形成領域以外のｐ型導電層１１４と拡散抑制層１１１Ａとを除去する工程において、ｐ型導電層１１４と拡散抑制層１１１ＡとがそれぞれＡｌを含まないため、ｐ型導電層１１４と拡散抑制層１１１Ａとはバリア層１１３に比べてプラズマドライエッチングレートが速く選択的に除去可能である。これによりバリア層１１３の被エッチング量を抑制することができ、バリア層１１３とチャネル層１１２との界面に発生する２次元電子ガス濃度の減少を抑制することができる。
【００８９】
また、本変形例におけるチャネル層１１２は、第１の実施形態の変形例２におけるチャネル層１０３と比較してＩｎおよびＡｌが添加されておらず、本変形例におけるバリア層１１３は、第１の実施形態の変形例２におけるバリア層１０４と比較してＩｎが添加されていない。これにより、本変形例に係る窒化物半導体装置１８０は次のような効果を奏する。
【００９０】
具体的には、チャネル層１１２はＩｎおよびＡｌが添加されていないため、結晶欠陥を抑制することができ製造歩留まりを向上することができる。さらに、バリア層１１３にＩｎが添加されていないため、結晶欠陥を抑制することができ製造歩留まりを向上することができる。
【００９１】
以上のように、第１の実施形態の変形例４に係る窒化物半導体装置１８０は、ｐ型ＧａＮで表されるｐ型導電層１１４を備える。このように、ｐ型導電層１１４にＡｌが添加されていないことにより、本変形例に係る窒化物半導体装置１８０は、Ａｌが添加されることに起因する格子ひずみによる臨界膜厚に制限されることなくｐ型導電層１１４を成長させることができ、結晶欠陥の少ないｐ型導電層１１４を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
【００９２】
本変形例に係る窒化物半導体装置１８０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様である。すなわち、Ｓｉ基板１０１に対して、バッファ層１０２、チャネル層１１２、バリア層１１３、拡散抑制層１１１Ａ、及び、ｐ型導電層１１４を、この順に有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。その後、ゲート電極層１０７ａを真空蒸着法あるいはスパッタリング法を用いて形成し、さらに、ゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１１４及び拡散抑制層１１１Ａを除去する。その後、バリア層１１３の上に、ソース電極１０８及びドレイン電極１０９を真空蒸着法あるいはスパッタリング法を用いて形成する。これにより、窒化物半導体装置１８０が製造される。
【００９３】
（第１の実施形態の変形例５）
次に、第１の実施形態の変形例５について説明する。本変形例に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、拡散抑制層が、ｎ型ＡｌｕＧａ１−ｕＮ（ｕ＝０．０３）で表される半導体層と、アンドープＡｌａＧａ１−ａＮで表される半導体層との積層構造である点が異なる。
【００９４】
図１０は第１の実施形態の変形例５に係る窒化物半導体装置１９０の構成を示す断面図である。
【００９５】
本変形例に係る窒化物半導体装置１９０は、図４に示した第１の実施形態に係る窒化物半導体装置１００のＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５を、ｎ型ＡｌｕＧａ１−ｕＮ（ｕ＝０．０３）で表される拡散抑制層１１５とアンドープＡｌａＧａ１−ａＮ（ａ＝０．０３）で表される拡散抑制層１１６との積層構造に置き換えた構造である。
【００９６】
ｎ型ＡｌＧａＮからなる拡散抑制層１１５の膜厚は５ｎｍ、Ｓｉ濃度は１×１０１８／ｃｍ３で、アンドープＡｌＧａＮからなる拡散抑制層１１６の膜厚は２０ｎｍとなっている。ＧａＮ中に比べてＡｌＧａＮ中ではＭｇが拡散しづらくなるため、Ａｌが添加されていない場合と比べて、ｎ型ＡｌＧａＮからなる拡散抑制層１１５およびアンドープＡｌＧａＮからなる拡散抑制層１１６の存在によりバリア層１０４へのＭｇの拡散を抑制することができる。
【００９７】
また、拡散抑制層１１５は、ｎ型ドーパントであるＳｉがドープされることによりｎ型となっている。これにより、ｐ型導電層１０６からアンドープＡｌＧａＮからなる拡散抑制層１１６を介して拡散してきたｐ型ドーパントであるＭｇを補償できる。よって、バリア層１０４がｐ型化されにくくなる。
【００９８】
また、ゲート電極形成領域以外の、ｐ型導電層１０６と、ｎ型ＡｌＧａＮからなる拡散抑制層１１５と、アンドープＡｌＧａＮからなる拡散抑制層１１６とを除去する工程において、ｎ型ＡｌＧａＮからなる拡散抑制層１１５が完全に除去できなかった場合も、拡散抑制層１１５に添加されたＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１５から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
【００９９】
つまり、プラズマドライエッチングによって拡散抑制層１１５を完全に除去することができず、拡散抑制層１１５のうち下層が残ってしまった場合、その後のソース電極１０８及びドレイン電極１０９を形成する工程（図５の（ｅ））では、残った拡散抑制層１１５上にソース電極１０８及びドレイン電極１０９が形成される。ここで、プラズマドライエッチングによって除去されずに残っている拡散抑制層１１５は、ｐ型導電層１０６から拡散抑制層１１６を介して拡散してきたＭｇを補償することによりｉ型となる、あるいはｎ型のままである。よって、ソース電極１０８及びドレイン電極１０９は、拡散抑制層１１５から低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。
【０１００】
以上のように、第１の実施形態の変形例５に係る窒化物半導体装置１９０は、第３の半導体層の一例として、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有するｎ型ＡｌＧａＮからなる拡散抑制層１１５と、アンドープＡｌＧａＮからなる拡散抑制層１１６との積層構造を備える。このように、拡散抑制層１１５及び拡散抑制層１１６にＡｌが添加されていることにより、Ａｌが添加されていない場合と比較して、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を一層抑制することができる。よって、低コンタクト抵抗を得ることができる。
【０１０１】
また、拡散抑制層１１５がｎ型であることにより、ｐ型導電層１０６から拡散抑制層１１６を介して拡散してきたＭｇを補償することができる。よって、バリア層１０４のｐ型化を一層抑制できるので、低コンタクト抵抗を得ることができる。さらに、プラズマドライエッチングによって拡散抑制層１１５を完全に除去することができない場合にも、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。つまり、プラズマドライエッチングによって拡散抑制層１１５を完全に除去できる場合、及び、できない場合のいずれにおいても、低コンタクト抵抗を得ることができ、製造歩留まりを向上することができる。よって、高精度なエッチング精度を必要としないので、デバイスの作製が容易となる。
【０１０２】
なお、拡散抑制層１１５はｎ型でなくてもよい。このような構成においても、拡散抑制層１１５にＡｌが添加されていることにより、Ａｌが添加されていない場合と比較して、ｐ型導電層１０６からバリア層１０４へのＭｇの拡散を一層抑制することができる。よって、低コンタクト抵抗を得ることができる。
【０１０３】
また、拡散抑制層１１６はＧａＮからなる半導体層であってもよく、このＧａＮからなる拡散抑制層１１６は１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
【０１０４】
これにより、拡散抑制層１１６がｎ型となるので、プラズマドライエッチングによって拡散抑制層１１６を完全に除去することができない場合にも、拡散抑制層１１６のＳｉがＭｇによるｐ型化を補償するため、拡散抑制層１１６から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
【０１０５】
本変形例に係る窒化物半導体装置１９０の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、拡散抑制層１０５に代わり拡散抑制層１１５及び拡散抑制層１１６を形成する点と、プラズマドライエッチングによってゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６、拡散抑制層１１５及び拡散抑制層１１６を除去する点とが異なる。これにより、窒化物半導体装置１９０が製造される。
【０１０６】
（第２の実施形態）
以下、第２の実施形態について、図１１を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、さらにバリア層１０４上に形成されたキャップ層を備える点が異なる。なお、以下に示す各実施形態において、上記第１の実施形態と実質的に同一の構成要素には同一の符号を付して、その説明を省略する場合がある。
【０１０７】
図１１は、本開示の第２の実施形態に係る窒化物半導体装置２００の構成を示す断面図である。
【０１０８】
窒化物半導体装置２００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に設けられたｎ型ＡｌＧａＮ（Ａｌ組成２０％）で表されるキャップ層２０１と、キャップ層２０１の上に部分的に設けられたＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，０．０５）で表されるｐ型導電層１０６とを備えている。
【０１０９】
例えば、バッファ層の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、ｎ型ＡｌＧａＮからなるキャップ層の膜厚は５ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
【０１１０】
ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。ゲート電極１０７の両側には、ｎ型ＡｌＧａＮからなるキャップ層２０１と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【０１１１】
ｐ型層であるｐ型導電層１０６には、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。拡散抑制層１０５には、ｐ型導電層１０６から拡散したＭｇが含まれるが、その濃度はｎ型ＡｌＧａＮキャップからなる層２０１と接する部分において１×１０１９／ｃｍ３以下となっている。ｎ型ＡｌＧａＮからなるキャップ層２０１は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、ｎ型ＡｌＧａＮ層からなるキャップ層２０１のｐ型化を抑制できる。また、ｎ型ＡｌＧａＮからなるキャップ層２０１中に含まれるＳｉがＭｇによるｐ型化を補償することができる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
【０１１２】
以上のように、本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と比較して、さらに、バリア層１０４上に形成されたｎ型ＡｌＧａＮからなるキャップ層２０１を備える。言い換えると、本実施形態に係る窒化物半導体装置２００は、バリア層１０４と接する側に形成されたＳｉをドーピングしていない層と、ソース電極１０８及びドレイン電極１０９と接する側に形成された１×１０１８（／ｃｍ３）以上のＳｉ濃度を有する層とが積層された構造を備える。なお、本実施形態におけるバリア層１０４とキャップ層２０１との積層構造は、第２の半導体層の一例である。
【０１１３】
この構成によれば、ｎ型化した層であるキャップ層２０１がソース電極１０８及びドレイン電極１０９と接するためコンタクト抵抗を低減することができる。また、チャネル層１０３と拡散抑制層１０５との間の半導体層（第２の半導体層）全体はｎ型にならないため、当該半導体層全体がｎ型である構成に比べてリーク電流を抑制し耐圧を向上させることができる。
【０１１４】
このように、バリア層１０４上にｎ型の半導体層であるキャップ層２０１が形成されていることにより、ｐ型導電層１０６から拡散抑制層１０５を介して拡散してきたｐ型ドーパントであるＭｇを補償できる。本実施形態において、ソース電極１０８及びドレイン電極１０９はキャップ層２０１上に形成されるので、本実施形態に係る窒化物半導体装置２００は、第１の実施形態に係る窒化物半導体装置１００と比較してコンタクト抵抗及びシート抵抗の悪化を一層抑制することができる。
【０１１５】
本実施形態に係る窒化物半導体装置２００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層１０４を形成した後、かつ、拡散抑制層１０５を形成する前に、キャップ層２０１をＭＯＣＶＤ法により形成する点が異なる。これにより、窒化物半導体装置２００が製造される。
【０１１６】
（第３の実施形態）
次に、第３の実施形態について、図１２を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、さらに、拡散抑制層１０５とｐ型導電層１０６との間に形成されたｐ型ＡｌＧａＮからなるｐ型導電層を備える点が異なる。
【０１１７】
図１２は、本開示の第３の実施形態に係る窒化物半導体装置３００の構成を示す断面図である。
【０１１８】
窒化物半導体装置３００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層１０４と、バリア層１０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層１０５と、拡散抑制層１０５の上に設けられたＡｌａＧａ１−ａＮ（ａ＝０．２）で表されるｐ型の導電性をもつ半導体層であるｐ型導電層３０１と、ｐ型導電層３０１の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層１０６とを備えている。
【０１１９】
例えば、バッファ層の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、バリア層１０４の膜厚は３０ｎｍ、拡散抑制層１０５の膜厚は２５ｎｍ、ｐ型ＡｌＧａＮからなるｐ型導電層３０１の膜厚は１５ｎｍ、ｐ型導電層１０６の膜厚は２００ｎｍである。
【０１２０】
ｐ型導電層１０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
【０１２１】
ゲート電極１０７の両側には、バリア層１０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【０１２２】
ｐ型ＡｌＧａＮからなるｐ型導電層３０１、及び、ｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６にはそれぞれ、例えば５×１０１９／ｃｍ３のＭｇがドーピングされている。
【０１２３】
拡散抑制層１０５には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１とｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６とから拡散したＭｇが含まれるが、その濃度はバリア層１０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層１０４は、拡散抑制層１０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層１０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
【０１２４】
また、本実施形態に係る窒化物半導体装置３００には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１が存在するため、ｐ型の半導体層としてｐ型ＧａＮ層のみが形成されている場合に比べて大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となり製造歩留まりが向上する。また、ゲートのしきい値電圧が大きくなった分に対応するだけ、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができるためオン抵抗を低減することができる。
【０１２５】
以上のように、本実施形態に係る窒化物半導体装置３００は、第１の実施形態に係る窒化物半導体装置１００と比較して、さらに、拡散抑制層１０５とｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６との間に形成されたｐ型ＡｌＧａＮからなるｐ型導電層３０１を備える。なお、本実施形態におけるｐ型導電層３０１とｐ型導電層１０６との積層構造は、第４の半導体層の一例である。
【０１２６】
このように、ｐ型ＡｌＧａＮからなるｐ型導電層３０１が形成されていることにより、本実施形態に係る窒化物半導体装置３００は、第１の実施形態に係る窒化物半導体装置１００と比較して、ノーマリオフ化が容易となる。具体的には、ｐ型ＡｌＧａＮからなるｐ型導電層３０１のバンドギャップが大きいため、その分だけフェルミ準位の位置を大きく変化させることができる。言い換えれば、フェルミ準位をより価電子帯に近づけることができる。すると、大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となる。また、ゲートのしきい値電圧が大きくなった分に対応して、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができる。２次元電子ガスのキャリア密度を大きくするには、バリア層１０４のバンドギャップを大きくしたり、膜厚を厚くしたりすればよい。
【０１２７】
なお、本実施形態において、ｐ型ＩｎＡｌＧａＮからなるｐ型導電層１０６に代わり、ＧａＮからなる半導体層を用いてもよい。つまり、第４の半導体層の一例として、拡散抑制層１０５と接する側に形成されたＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）からなるｐ型導電層３０１と、ゲート電極１０７と接する側に形成されたＧａＮからなるｐ型の半導体層との積層構造を備えてもよい。
【０１２８】
この構成によれば、ＡｌＧａＮからなるｐ型導電層３０１がビルトインポテンシャルを大きくできるため、ノーマリオフのまま２次元電子ガス密度を大きくしてシート抵抗を低減することができる。また、このＡｌＧａＮからなるｐ型導電層３０１の上に、格子ひずみによる臨界膜厚に制限されることなくＧａＮからなるｐ型の半導体層を成長させることができる。よって、ＡｌＧａＮからなるｐ型導電層３０１とＧａＮからなるｐ型の半導体層との積層構造として、結晶欠陥の少ないｐ型の半導体層を得ることができる。これにより、ゲート電極１０７とのコンタクト抵抗のばらつきを抑制することができ、歩留まりを向上させることができる。
【０１２９】
本実施形態に係る窒化物半導体装置３００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、拡散抑制層１０５を形成した後、かつ、ｐ型導電層１０６を形成する前に、ｐ型ＡｌＧａＮからなるｐ型導電層３０１をＭＯＣＶＤ法により形成する点と、プラズマドライエッチング法によって、ゲート電極形成領域以外のゲート電極層１０７ａ、ｐ型導電層１０６、ｐ型導電層３０１及び拡散抑制層１０５を除去する点が異なる。これにより、窒化物半導体装置３００が製造される。
【０１３０】
（第４の実施形態）
次に、第４の実施形態について、図１３を参照しながら説明する。本実施形態に係る窒化物半導体装置は、半導体装置の一例であり、第１の実施形態に係る窒化物半導体装置１００とほぼ同じであるが、バリア層の上面がゲート電極１０７の下方に形成された凹部を有し、拡散抑制層が凹部に埋まるように形成されている点が異なる。
【０１３１】
図８は、本開示の第４の実施形態に係る窒化物半導体装置４００の構成を示す断面図である。
【０１３２】
窒化物半導体装置４００は、例えば（１１１）面を主面とするＳｉ基板１０１と、Ｓｉ基板１０１の（１１１）面上に設けられたＡｌＮからなるバッファ層１０２と、バッファ層１０２の上に設けられたＩｎｐＡｌｑＧａ１−ｐ−ｑＮ（ｐ＝０．０５，ｑ＝０．０２）で表されるチャネル層１０３と、チャネル層１０３の上に設けられたＩｎｒＡｌｓＧａ１−ｒ−ｓＮ（ｒ＝０．０９，ｓ＝０．３２）で表されるバリア層４０４と、バリア層４０４の上に部分的に設けられたＩｎｔＡｌｕＧａ１−ｔ−ｕＮ（ｔ＝０．０５，ｕ＝０．０５）で表される拡散抑制層４０５と、拡散抑制層４０５の上に設けられたｐ型の導電性を有するＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘ＝０．０５，ｙ＝０．０５）で表されるｐ型導電層４０６とを備える。また、バリア層４０４の上面には、拡散抑制層４０５及びｐ型導電層４０６の下部を埋め込む凹部４０４ａが形成されている。
【０１３３】
バッファ層１０２の膜厚は１００ｎｍ、チャネル層１０３の膜厚は２μｍ、凹部４０４ａ以外におけるバリア層４０４の膜厚は５０ｎｍ、拡散抑制層４０５の膜厚は２５ｎｍ、ｐ型導電層４０６の膜厚は２００ｎｍである。
【０１３４】
ｐ型導電層４０６の上にはニッケル（Ｎｉ）からなるゲート電極１０７が形成されている。
【０１３５】
ゲート電極１０７の両側には、バリア層４０４と接触するように、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０８及びドレイン電極１０９が形成されている。
【０１３６】
ｐ型導電層４０６には５×１０１９／ｃｍ３のＭｇがドーピングされている。
【０１３７】
拡散抑制層４０５には、ｐ型導電層４０６から拡散したＭｇが含まれるが、その濃度はバリア層４０４と接する部分において１×１０１９／ｃｍ３以下となっている。バリア層４０４は、拡散抑制層４０５と接する部分においてＭｇ濃度は１×１０１９／ｃｍ３以下となっている。これにより、バリア層４０４のｐ型化を抑制できる。その結果、シート抵抗の悪化を低減し、ソース電極１０８及びドレイン電極１０９とオーミック接触が得られ、良好なオン抵抗を得ることができる。
【０１３８】
また、凹部４０４ａにより、ゲート電極１０７のドレイン側端や、ｐ型導電層４０６のドレイン側端に集中する電界を緩和させ、電界集中に起因する電流コラプスを抑制したり、デバイスの静電破壊を抑制することができる。
【０１３９】
また、第１の実施形態におけるバリア層１０４のように凹部が形成されていない場合は、デバイスのノーマリオフを実現するためにバリア層１０４全体の組成及び膜厚が制限される。これに対し、本実施形態におけるバリア層４０４のように凹部４０４ａが形成されている場合は、凹部４０４ａの下方のバリア層４０４の組成及び膜厚はノーマリオフを実現する範囲に制限を受けるが、凹部４０４ａの下方以外のバリア層４０４の組成及び膜厚は任意に設定できる。このため、本実施形態に係る窒化物半導体装置４００では、凹部４０４ａの下方以外のバリア層４０４の組成及び膜厚を２次元電子ガスのキャリア密度が増加するように設計してシート抵抗を低減することができオン抵抗を低減することができる。例えば、凹部４０４ａの下方以外で２次元電子ガスのキャリア密度を大きくするには、凹部４０４ａの下方以外のバリア層４０４の組成をバンドギャップが大きくなるような組成としたり、凹部４０４ａの下方以外のバリア層４０４の膜厚を厚くしたりすればよい。
【０１４０】
つまり、窒化物半導体装置４００をノーマリオフ型とするためには、ゲート電極１０７下方では２次元電子ガスのキャリア密度を小さくすることが必要である。すなわち、ゲート電極１０７の下方において、チャネル層１０３とバリア層４０４との界面に発生するピエゾ分極を、拡散抑制層４０５とｐ型導電層４０６との界面に発生するピエゾ分極によって打ち消すことが必要である。よって、ゲート電極１０７下方におけるバリア層４０４の組成及び膜厚は、窒化物半導体装置４００をノーマリオフ型にできる組成及び膜厚に制限される。しかしながら、２次元電子ガスのキャリア密度の減少はシート抵抗の悪化を引き起こす。
【０１４１】
そこで、本実施形態に係る窒化物半導体装置４００は、バリア層４０４に凹部４０４ａを形成し、この凹部４０４ａに拡散抑制層４０５及びｐ型導電層４０６の下部を埋め込むことにより、シート抵抗の良好なノーマリオフ型を実現している。
【０１４２】
以上のように、本実施形態に係る窒化物半導体装置４００は、第１の実施形態に係る窒化物半導体装置１００と比較して、バリア層４０４は上面に形成された凹部４０４ａを有し、凹部４０４ａが埋まるように拡散抑制層４０５が形成されている。
【０１４３】
このように、ゲート電極１０７下方においてバリア層４０４に凹部４０４ａを形成することにより、本実施形態に係る窒化物半導体装置４００は次のような効果を奏する。具体的にはゲート電極１０７のドレイン側端や、ｐ型導電層４０６のドレイン側端に集中する電界を緩和させることができる。よって、電界集中に起因する電流コラプスを抑制したり、電界集中に起因する窒化物半導体装置４００の破壊を防いだりすることができる。
【０１４４】
また、第１の実施形態におけるバリア層１０４のように凹部が形成されていない場合は、窒化物半導体装置１００のノーマリオフを実現するためにバリア層１０４の組成及び膜厚が制限される。これに対し、本実施形態におけるバリア層４０４のように、凹部４０４ａが形成されている場合は、窒化物半導体装置４００を積層方向から見た場合に凹部４０４ａが形成された領域のバリア層４０４の組成及び膜厚は窒化物半導体装置４００のノーマリオフを実現する範囲に制限を受けるが、凹部４０４ａ以外のバリア層４０４の組成及び膜厚は任意に設定できる。このため、本実施形態に係る窒化物半導体装置４００は、凹部４０４ａ以外のバリア層４０４の組成及び膜厚を２次元電子ガスのキャリア密度が増加するように設計してシート抵抗を低減することができる。
【０１４５】
なお、本実施形態において、拡散抑制層４０５は、窒化物半導体装置４００を積層方向から見て、凹部４０４ａの少なくとも一部が埋まるように形成されていればよい。ただし、凹部４０４ａの全てが埋まるように形成されていることがより好ましい。つまり、窒化物半導体装置４００を積層方向から見て、ゲート電極１０７が凹部４０４ａを覆うように形成されていることがより好ましい。
【０１４６】
このようにゲート電極１０７が凹部４０４ａを覆うことにより、以下に述べる理由からプロセス要因によるオン抵抗のバラツキを抑制し、歩留まりを向上することができる。すなわち、凹部４０４ａ下方では、凹部４０４ａ下方以外に比べて、２次元電子ガスのキャリア密度が小さいため、シート抵抗が高抵抗である。しかし、ゲート電極１０７直下の２次元電子ガスにおいてはゲート電極１０７に印加されるゲート電圧によりキャリアを誘起することができるため、ゲート電圧を印加しない場合に比べて２次元電子ガスのシート抵抗を低抵抗化することが可能である。一方、ゲート電極１０７直下以外では、２次元電子ガスのキャリア密度はエピタキシャル成長層（チャネル層１０３、バリア層４０４、拡散抑制層４０５、及び、ｐ型導電層４０６）の構造により決定されるため調整できない。よって、凹部４０４ａを全てゲート電極１０７で覆うことにより、凹部４０４ａの全てがゲート電極１０７で覆われていない場合、つまり凹部４０４ａの一部がゲート電極１０７で覆われている場合に比べて凹部４０４ａ下方の２次元電子ガスのキャリア密度を増加させることができ、シート抵抗を低抵抗化することができる。
【０１４７】
また、本実施形態では、凹部４０４ａにｐ型導電層４０６の下部が埋め込まれていたが、ｐ型導電層４０６の下部は凹部４０４ａに埋め込まれていなくてもよい。すなわち、ゲート電極１０７下方において、チャネル層１０３とバリア層４０４との界面と、拡散抑制層４０５とｐ型導電層４０６との界面との距離が、窒化物半導体装置４００のノーマリオフ型を実現できるだけ確保されていればよい。
【０１４８】
本実施形態に係る窒化物半導体装置４００の製造工程は、第１の実施形態に係る窒化物半導体装置１００の製造工程とほぼ同様であるが、バリア層４０４を形成した後、かつ、拡散抑制層４０５を形成する前に、ドライエッチングによってバリア層４０４上面に凹部４０４ａを形成する点が異なる。これにより、窒化物半導体装置４００が製造される。
【０１４９】
以上のように、本開示における技術の例示として、実施の形態およびその変形例を説明した。そのために、添付図面および詳細な説明を提供した。
【０１５０】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１５１】
また、上述の実施形態及び変形例は、本開示における技術を例示するためのものであるから、必ずしも記載した内容に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態及び変形例に施したものや、異なる実施形態及び変形例における構成要素を組み合わせて構築される形態も、本開示の一つまたは複数の態様の範囲内に含まれてもよい。
【０１５２】
例えば、上記第４の実施形態において、拡散抑制層４０５は、ＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層と、ＧａＮからなる層とが積層された構造であってもよい。
【０１５３】
この構成によれば、凹部４０４ａ以外の領域において、バリア層４０４に加えて拡散抑制層４０５のＡｌａＧａ１−ａＮ層（０＜ａ≦１）が、選択ドライエッチング後も残る。よって、凹部４０４ａ形成時に、バリア層４０４を、ノーマリオンとノーマリオフとの境界条件となる膜厚を超えた深さにエッチングし、ノーマリオンとノーマリオフとの境界条件の膜厚になるように拡散抑制層４０５を形成することで、凹部４０４ａ以外の領域の２次元電子ガスのキャリア密度を大きくすることができるため、シート抵抗を低減することができる。
【０１５４】
また、例えば、上述したＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層とＧａＮからなる層との積層構造により構成された拡散抑制層４０５において、ＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
【０１５５】
この構成によれば、拡散抑制層４０５がｎ型ドーパントであるＳｉ濃度を１×１０１８（／ｃｍ３）以上含むため、低コンタクト抵抗を得ることができる。また、ｐ型導電層４０６から拡散してきたＭｇを補償できる。よって、バリア層４０４がｐ型化されにくくなるので低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
【０１５６】
また、例えば、上述したＡｌａＧａ１−ａＮ（０＜ａ≦１）からなる層とＧａＮからなる層との積層構造により構成された拡散抑制層４０５において、ＧａＮからなる層は１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
【０１５７】
この構成によれば、ゲート電極形成領域以外でのバリア層４０４と拡散抑制層４０５との選択エッチングにおいて拡散抑制層４０５中のＧａＮ層が完全に除去できなかった場合も、拡散抑制層４０５中のＧａＮ層のＳｉがＭｇによるｐ型化を補償するため、ソース電極１０８及びドレイン電極１０９が拡散抑制層４０５から低コンタクト抵抗を得やすくすることができ、製造歩留まりを向上することができる。
【０１５８】
また、例えば、上記各実施形態及び変形例において、バリア層１０４、１１３、４０４は、１×１０１８（／ｃｍ３）以上のＳｉ濃度を有してもよい。
【０１５９】
この構成によれば、バリア層１０４、１１３、４０４がｎ型ドーパントであるＳｉ濃度を１×１０１８（／ｃｍ３）以上含むため、ｎ型化される。このため、コンタクト抵抗を低減することができる。
【０１６０】
また、例えば、上記各実施形態及び変形例において、ｐ型導電層１０６、１１４、４０６のそれぞれは、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）であってもよい。
【０１６１】
この構成によれば、ｐ型導電層１０６、１１４、４０６をＧａＮで構成する場合に比べてｐ型導電層１０６、１１４、４０６のバンドギャップが大きいため、その分だけフェルミ準位の位置を大きく変化させることができる。言い換えれば、フェルミ準位をより価電子帯に近づけることができる。すると、大きなビルトインポテンシャルが得られるため、ゲートのしきい値電圧が大きくなり、ノーマリオフ化が容易となる。また、ゲートのしきい値電圧が大きくなった分に対応して、ノーマリオフを保つことができる範囲で２次元電子ガスのキャリア密度を大きくすることができ、シート抵抗を低減することができる。２次元電子ガスのキャリア密度を大きくするには、バリア層１０４、１１３、４０４のバンドギャップを大きくしたり、膜厚を厚くしたりすればよい。
【０１６２】
また、ゲート電極１０７は、Ｎｉからなる構成に限らず、他の金属（例えばＴｉ）を含む金属電極であってもよい。また、ポリシリコンなどの金属以外の導電体であってもよい。
【産業上の利用可能性】
【０１６３】
本開示に係る半導体装置は、テレビ他の民生機器の電源回路等で用いられる、例えば電界効果トランジスタ等のパワーデバイスとして有用である。
【符号の説明】
【０１６４】
１００，１５０，１６０，１７０，１８０，１９０，２００，３００，４００    窒化物半導体装置（半導体装置）
１０１    Ｓｉ基板
１０２    バッファ層
１０３，１１２    チャネル層（第１の半導体層）
１０４，１１３，４０４    バリア層（第２の半導体層）
１０５，１１０，１１１Ａ，１１１Ｂ，１１５，１１６，４０５    拡散抑制層（第３の半導体層）
１０６，１１４，３０１，４０６    ｐ型導電層（第４の半導体層）
１０７    ゲート電極
１０７ａ    ゲート電極層
１０８，９０３    ソース電極
１０９，９０４    ドレイン電極
４０４ａ    凹部
９０１    ＧａＮ層
９０２    ＡｌＧａＮバリア層
９０５    ｐ型ＧａＮ層
【図１】
2014188715.tif 000003
【図２】
2014188715.tif 000004
【図３】
2014188715.tif 000005
【図４】
2014188715.tif 000006
【図５】
2014188715.tif 000007
【図６】
2014188715.tif 000008
【図７】
2014188715.tif 000009
【図８】
2014188715.tif 000010
【図９】
2014188715.tif 000011
【図１０】
2014188715.tif 000012
【図１１】
2014188715.tif 000013
【図１２】
2014188715.tif 000014
【図１３】
2014188715.tif 000015
【国際調査報告】
2014188715.tif 000016
2014188715.tif 000017
2014188715.tif 000018
2014188715.tif 000019