(57)【要約】  素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供する。  各ツェナーダイオードＤ１〜Ｄ３の第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品１００に最小限の数のツェナーダイオードＤ１〜Ｄ３が搭載されるが、それらのツェナーダイオードＤ１〜Ｄ３を限られたスペースに効率よく配置することができ、各ツェナーダイオードＤ１〜Ｄ３の配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品１００を提供することができる。
2016013555.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部電極と、
前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、
前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、
前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、
前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されている
ことを特徴とするＥＳＤ保護機能付複合電子部品。
【請求項２】
前記複数のツェナーダイオードそれぞれの前記第２の半導体層として共用される前記他方の導電型の共用半導体層と、
前記複数のツェナーダイオードそれぞれの前記第１の半導体層を成すように前記共用半導体層上に島状に形成され、前記共用半導体層にｐｎ接合された複数の第１の半導体薄膜と
を備えることを特徴とする請求項１に記載のＥＳＤ保護機能付複合電子部品。
【請求項３】
絶縁基板をさらに備え、
前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、
前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されている
ことを特徴とする請求項２に記載のＥＳＤ保護機能付複合電子部品。
【請求項４】
前記共用半導体層は、前記他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により形成され、
前記Ｓｉ基板上に前記薄膜回路素子が配置されている
ことを特徴とする請求項２に記載のＥＳＤ保護機能付複合電子部品。
【請求項５】
前記薄膜回路素子は、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗または薄膜サーミスタ並びにこれらの組み合わせであることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護機能付複合電子部品。
【請求項６】
前記外部電極が第１〜第３外部電極であり、
前記第１、第２外部電極間に直列接続された前記薄膜キャパシタと、
前記第２、第３外部電極間に直列接続された前記薄膜インダクタと
を備えることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
【請求項７】
前記外部電極が第１〜第４外部電極であり、
前記第１、第２外部電極間に直列接続された可変容量型の前記薄膜キャパシタと、
一端が前記第３外部電極に接続された第１の前記薄膜抵抗と、
一端が前記第４外部電極に接続された第２の前記薄膜抵抗とを備え、
前記第１、第２の薄膜抵抗の他端間に前記薄膜キャパシタが挿入されるように、前記第１、第２の薄膜抵抗それぞれの他端が前記薄膜キャパシタ両端のそれぞれに接続されていることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などを原因とする過電圧に対する保護機能を有するＥＳＤ保護機能付複合電子部品に関する。
【背景技術】
【０００２】
図１２および図１３に示すＥＳＤ保護機能付複合電子部品５００は、絶縁基板５０１上に積層された第１のキャパシタ電極層５０２と、第１のキャパシタ電極層５０２に積層された誘電体層５０３と、誘電体層５０３に積層された第２のキャパシタ電極層５０４とを備える薄膜キャパシタ５０５を備えている。また、ＥＳＤ保護機能付薄膜キャパシタ５００は、薄膜キャパシタ５０５に並列接続された保護回路５０６を備えている。なお、図１２は従来のＥＳＤ保護機能付複合電子部品を示す平面図、図１３は図１２のＡ−Ａ線矢視断面図である。【０００３】
保護回路５０６は、薄膜構造の複数（６個）のショットキーダイオード５０７ａ〜５０７ｆが直列接続されて形成されている。保護回路５０６を形成する各ショットキーダイオード５０７ａ〜５０７ｆは、例えば次のようにして形成される。すなわち、誘電体層５０３の周縁部分に枠状に電極５０８ａが形成されている。電極５０８ａは、略矩形状に形成された第１のキャパシタ電極層５０２に接続されている。【０００４】
また、図１２に示すように、略矩形状に形成された第２のキャパシタ電極層５０４は、その右下の隅部部分が略長矩形状に切り欠かれている。そして、第２のキャパシタ電極層５０４が切り欠かれた右下の隅部部分の誘電体層５０３上に、矩形状の電極５０８ｃ，５０８ｅが形成されている。また、各電極５０８ａ，５０８ｃ，５０８ｅを被覆するように誘電体層５０３上に半導体層５０９が形成されている。また、半導体層５０９上の平面視において各電極５０８ａ，５０８ｃ，５０８ｅ間に相当する位置に電極５０８ｂ，５０８ｄが形成され、電極５０８ｅおよび第２のキャパシタ電極層５０４間に相当する位置に電極５０８ｆが形成されている。【０００５】
したがって、電極５０８ａ，５０８ｂおよび半導体層５０９によりショットキーダイオード５０７ａが形成され、電極５０８ｂ，５０８ｃおよび半導体層５０９によりショットキーダイオード５０７ｂが形成され、電極５０８ｃ，５０８ｄおよび半導体層５０９によりショットキーダイオード５０７ｃが形成される。また、電極５０８ｄ，５０８ｅおよび半導体層５０９によりショットキーダイオード５０７ｄが形成され、電極５０８ｅ，５０８ｆおよび半導体層５０９によりショットキーダイオード５０７ｅが形成され、電極５０８ｆおよび第２のキャパシタ電極層５０４と半導体層５０９とによりショットキーダイオード５０７ｆが形成されている。そして、各ショットキーダイオード５０７ａ〜５０７ｆが直列接続されて保護回路５０６が形成される。また、ショットキーダイオード５０７ａの電極５０８ａが第１のキャパシタ電極層５０２に接続され、ショットキーダイオード５０７ｆの一方の電極が第２のキャパシタ電極層５０４により形成されることにより、保護回路５０６が薄膜キャパシタ５０５に並列接続されている。【０００６】
このように構成されたＥＳＤ保護機能付複合電子部品５００では、薄膜キャパシタ５０５に静電気等に起因する過電圧が加わった場合に、保護回路５０６を形成する各ショットキーダイオード５０７ａ〜５０７ｆが降伏して保護回路５０６に電流パスが形成される。したがって、保護回路５０６を過電流が流れることにより薄膜キャパシタ５０５が保護される。なお、各ショットキーダイオード５０７ａ〜５０７ｆは、金属／半導体／金属構造を有し、ショットキー接合された金属／半導体のショットキー障壁のトンネリングにより電流の流れが制限される逆並列ショットキーダイオードに形成されている。また、誘電体層５０３は、化学量論比の窒化珪素（Ｓｉ３Ｎ４）や酸化シリコン（ＳｉＯ２）などにより形成される。また、半導体層５０９は、シリコンリッチな非化学量論比の窒化珪素やタンタル五酸化物（Ｔａ２Ｏ５）などにより形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５４１６８１号公報（段落００３１〜００３２、図３〜５、要約書など）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、ＥＳＤ保護機能付複合電子部品５００では、ショットキー接合された金属/半導体/金属の薄膜構造のショットキーダイオード５０７ａ〜５０７ｆが直列接続されて保護回路５０６が形成されている。ショットキー障壁の電気的な障壁高さは原理的に２ｅＶ程度以下の大きさであるので、電流が急峻に増加する電圧は２Ｖ程度以下の大きさとなる。そのため、薄膜キャパシタ５０５の使用電圧が２Ｖ以上の大きさである場合は、薄膜キャパシタ５０５に１個のショットキーダイオードが並列接続されているだけでは、ショットキーダイオード側の経路を電流が流れてしまうので、薄膜キャパシタ５０５は機能することができない。【０００９】
したがって、上記したように、ＥＳＤ保護機能付複合電子部品５００では、複数のショットキーダイオード５０７ａ〜５０７ｆを直列接続して電流が増大する電圧の大きさを上昇させることにより、薄膜キャパシタ５０５の機能が確保されている。しかしながら、このようにすると、直列接続されるショットキーダイオード５０７ａ〜５０７ｆの数が増大するので、ＥＳＤ保護機能付複合電子部品５００の素子サイズが大きくなるという問題がある。【００１０】
この発明は、上記した課題に鑑みてなされたものであり、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記した目的を達成するために、本発明のＥＳＤ保護機能付複合電子部品は、複数の外部電極と、前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されていることを特徴としている。【００１２】
このように構成された発明では、複数の外部電極のそれぞれに、対応するツェナーダイオードの第１の半導体層側が接続され、複数のツェナーダイオードそれぞれの第２の半導体層が電気的に接続されている。そのため、２個のツェナーダイオードが逆方向に直列接続されて形成された、所謂、双方向ツェナーダイオードが、複数の外部電極のうち、任意に選択される２つの外部電極間（以下、単に「外部電極間」と称する場合もある）に必ず直列に挿入される。したがって、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。【００１３】
したがって、任意の外部電極間において、該外部電極間に直列接続された少なくとも１つの薄膜回路素子と双方向ツェナーダイオードとが必ず並列接続される。そして、任意の外部電極間において、例えば静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に起因する過電圧により、双方向ツェナーダイオードを形成する一方のツェナーダイオードが降伏した場合には、当該過電圧は他方のツェナーダイオードに対して必ず順方向に印加される。そのため、一方のツェナーダイオードが降伏した場合には、双方向ツェナーダイオード側に電流パスが必ず形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を過電圧から保護することができる。したがって、プラス・マイナス両極性の過電圧に対して双方向ツェナーダイオード側に電流パスが形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を確実にプラス・マイナス両極性の過電圧から保護することができる。【００１４】
また、双方向ツェナーダイオードは、ｐ型半導体およびｎ型半導体によるｐｎ接合型のツェナーダイオードにより形成されている。ツェナーダイオードは半導体のキャリア濃度を制御することにより、逆電圧方向で電流が急峻に増加する降伏電圧の大きさを制御することができるが、ツェナーダイオードでは、ショットキーダイオードと比較すると降伏電圧の大きさを非常に大きくすることができる。したがって、ショットキーダイオードのように、降伏電圧を大きくするために複数のツェナーダイオードを直列接続する必要がないため、ＥＳＤ保護機能付複合電子部品上の平面視における双方向ツェナーダイオードの専有面積を小さくすることができる。【００１５】
また、各ツェナーダイオードの第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品に最小限の数のツェナーダイオードが搭載されるが、それらのツェナーダイオードを限られたスペースに効率よく配置することができ、各ツェナーダイオードの配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することができる。【００１６】
また前記複数のツェナーダイオードそれぞれの前記第２の半導体層として共用される前記他方の導電型の共用半導体層と、前記複数のツェナーダイオードそれぞれの前記第１の半導体層を成すように前記共用半導体層上に島状に形成され、前記共用半導体層にｐｎ接合された複数の第１の半導体薄膜とを備えているとよい。【００１７】
このように構成すると、他方の導電型の共用半導体層が、各ツェナーダイオードそれぞれの第２の半導体層として共用されているので、各ツェナーダイオードの配置構造をより簡易な構造とすることができ、ＥＳＤ保護機能付複合電子部品の素子サイズのさらなる小型化を図ることができる。また、共用半導体層上に島状に形成されて該共用半導体層にｐｎ接続された複数の第１の半導体薄膜により各ツェナーダイオードそれぞれの第１の半導体層が形成されるので、各ツェナーダイオードを簡単に製造することができると共に各ツェナーダイオードの薄型化を図ることができる。したがって、ＥＳＤ保護機能付複合電子部品をさらに小型かつ安価に製造することができる。【００１８】
また、絶縁基板をさらに備え、前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されているとよい。【００１９】
このようにすると、絶縁基板上に形成された第２の半導体薄膜により共用半導体層が形成されるので、各ツェナーダイオードのさらなる薄型化を図ることができる。また、共通の第２の半導体薄膜と、該第２の半導体薄膜上に島状に形成された複数の第１の半導体薄膜とにより各ツェナーダイオードが形成されるので、不純物をドーピングするための拡散処理等が必要なく、一般的な薄膜形成プロセスにより各ツェナーダイオードを簡単に形成することができる。また、絶縁基板上の第２の半導体薄膜が形成された領域と異なる領域に薄膜回路素子が配置された実用的な構成のＥＳＤ保護機能付複合電子部品を提供することができる。【００２０】
また、共用半導体層は、前記他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により形成され、前記Ｓｉ基板上に前記薄膜回路素子が配置されていてもよい。【００２１】
このようにすると、他方の導電型にドーピングされた単結晶または多結晶のＳｉ基板により共用半導体層が形成されるので、キャリア移動度が高く共用半導体層の抵抗成分が小さい。したがって、各ツェナーダイオードにより形成される双方向ツェナーダイオードの直列抵抗を低減することができるので、Ｓｉ基板上に配置された薄膜回路素子をより確実に保護することができる。【００２２】
また、前記薄膜回路素子は、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗または薄膜サーミスタ並びにこれらの組み合わせであるとよい。【００２３】
このようにすると、各薄膜回路素子が組み合わされることにより各種の回路が構成されたＥＳＤ保護機能付複合電子部品を提供することができる。【００２４】
また、前記外部電極が第１〜第３外部電極であり、前記第１、第２外部電極間に直列接続された前記薄膜キャパシタと、前記第２、第３外部電極間に直列接続された前記薄膜インダクタとを備えているとよい。【００２５】
このように構成すると、薄膜インダクタおよび薄膜キャパシタによりＬＣフィルタ回路を形成することができる。【００２６】
また、前記外部電極が第１〜第４外部電極であり、前記第１、第２外部電極間に直列接続された可変容量型の前記薄膜キャパシタと、一端が前記第３外部電極に接続された第１の前記薄膜抵抗と、一端が前記第４外部電極に接続された第２の前記薄膜抵抗とを備え、前記第１、第２の薄膜抵抗の他端間に前記薄膜キャパシタが挿入されるように、前記第１、第２の薄膜抵抗それぞれの他端が前記薄膜キャパシタ両端のそれぞれに接続されているとよい。【００２７】
このように構成すると、第１、第２外部電極を入出力端子とする可変容量型の薄膜キャパシタを形成することができる。すなわち、第３、第４外部電極間の電圧を調整して第１、第２の薄膜抵抗を介して薄膜キャパシタの両端に印加される電圧を任意に調整することにより薄膜キャパシタの容量を調整することができる。
【発明の効果】
【００２８】
本発明によれば、各外部電極のそれぞれに、対応するツェナーダイオードの第１の半導体層側が接続され、各ツェナーダイオードの第２の半導体層が互いに電気的に接続されることにより、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。また、各ツェナーダイオードの第２の半導体層が同一平面に配置されている。したがって、ＥＳＤ保護機能付複合電子部品に最小限の数のツェナーダイオードが搭載されるが、それらのツェナーダイオードを限られたスペースに効率よく配置することができ、各ツェナーダイオードの配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態にかかるＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図である。
【図２】図１のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
【図３】ＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図である。
【図４】図３に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図である。
【図５】本発明の他の実施形態にかかるＥＳＤ保護機能付複合電子部品を示す平面図である。
【図６】図５に示すＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は図５のＣ−Ｃ線矢視断面図、（ｂ）は図５のＤ−Ｄ線矢視断面図、（ｃ）は図５のＥ−Ｅ線矢視断面図である。
【図７】図５のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
【図８】ＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線矢視断面図、（ｃ）は（ａ）のＤ−Ｄ線矢視断面図、（ｄ）は（ａ）のＥ−Ｅ線矢視断面図である。
【図９】図８に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線矢視断面図、（ｃ）は（ａ）のＤ−Ｄ線矢視断面図、（ｄ）は（ａ）のＥ−Ｅ線矢視断面図である。
【図１０】図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す平面図である。
【図１１】図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は図１０のＣ−Ｃ線矢視断面図、（ｂ）は図１０のＤ−Ｄ線矢視断面図、（ｃ）は図１０のＥ−Ｅ線矢視断面図である。
【図１２】従来のＥＳＤ保護機能付複合電子部品を示す平面図である。
【図１３】図１２のＡ−Ａ線矢視断面図である。
【発明を実施するための形態】
【００３０】
＜一実施形態＞
本発明の一実施形態について図１〜図４を参照して説明する。図１は本発明の一実施形態にかかるＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図、図２は図１のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
【００３１】
図３はＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図、図４は図３に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線矢視断面図、（ｃ）は（ａ）のＢ−Ｂ線矢視断面図である。なお、図１（ａ）、図４（ａ）では、薄膜キャパシタＣ、薄膜インダクタＬ、各ツェナーダイオードＤ１〜Ｄ３の配置関係を示すために絶縁層８が図示省略されている。
【００３２】
（構成）
ＥＳＤ保護機能付複合電子部品１００の概略構成について説明する。
【００３３】
ＥＳＤ保護機能付複合電子部品１００は、ガラス基板やセラミック基板、樹脂基板、Ｓｉ基板などの絶縁基板１上に設けられた薄膜キャパシタＣ（薄膜回路素子）と薄膜インダクタＬ（薄膜回路素子）とを備えている。薄膜キャパシタＣは、図１（ａ），（ｂ）に示すように、絶縁基板１の一方面上の所定領域にＰｔ／Ｔｉ薄膜により形成されたキャパシタ電極層２と、キャパシタ電極層２上に形成されたＳｉＯ２誘電体層３と、誘電体層３上にＰｔ／Ｔｉ薄膜により形成されたキャパシタ電極層４とを有している。薄膜インダクタＬは、同図に示すように、絶縁基板１の一方面上の所定領域にＣｕ／Ｔｉ薄膜により平面視で渦巻き状に形成されたインダクタ電極層５を有している。
【００３４】
また、ＥＳＤ保護機能付複合電子部品１００は、図１（ａ），（ｃ）に示すように、絶縁基板１の一方面上の薄膜キャパシタＣおよび薄膜インダクタＬが形成された領域と異なる領域に配置されたｐｎ接合型の３個のツェナーダイオードＤ１〜Ｄ３を備えている。各ツェナーダイオードＤ１〜Ｄ３それぞれは、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層６と他方の導電型の第２の半導体層（共用半導体層７）とがｐｎ接合されることにより形成される。例えば、この実施形態では、次のようにして各ツェナーダイオードＤ１〜Ｄ３が形成されている。
【００３５】
すなわち、絶縁基板１の一方主面上に、ｐ型ＣｕＡｌＯ２（ｐ型半導体）により形成された第２の半導体薄膜により、各ツェナーダイオードＤ１〜Ｄ３それぞれの第２の半導体層として共用されるｐ型の共用半導体層７が形成されている。また、ｎ型ＴｉＯ２（ｎ型半導体）により共用半導体層７上に島状に形成された３個の第１の半導体薄膜により、各ツェナーダイオードＤ１〜Ｄ３それぞれの第１の半導体層６が形成されている。
【００３６】
そして、各第１の半導体層６と、共用半導体層７との接合界面においてｐｎ接合が形成されることにより、各ツェナーダイオードＤ１〜Ｄ３が構成されている。したがって、図１（ａ），（ｃ）および図２に示すように、共用半導体層７が各ツェナーダイオードＤ１〜Ｄ３の第２の半導体層として共用されることにより、各ツェナーダイオードＤ１〜Ｄ３の第２の半導体層が同一平面内に配置されて電気的に接続されている。
【００３７】
また、薄膜キャパシタＣ、薄膜インダクタＬ、各ツェナーダイオードＤ１〜Ｄ３は、ポリイミド樹脂膜により形成された絶縁層８により被覆されている。また、絶縁層８の上面には、絶縁層８に形成された透孔を介してツェナーダイオードＤ１の第１の半導体層６と薄膜キャパシタＣのキャパシタ電極層２とを接続するＣｕ／Ｔｉ引出電極９が形成されている。
【００３８】
また、絶縁層８の上面には、絶縁層８に形成された透孔を介して、ツェナーダイオードＤ２の第１の半導体層６と、薄膜キャパシタＣのキャパシタ電極層４と、インダクタ電極層５の中心側の一端とを接続するＣｕ／Ｔｉ引出電極１０が形成されている。また、絶縁層８の上面には、絶縁層８に形成された透孔を介してツェナーダイオードＤ３の第１の半導体層６とインダクタ電極層５の外周側の他端とを接続するＣｕ／Ｔｉ引出電極１１が形成されている。
【００３９】
また、図１（ａ）に示すように、絶縁層８の上面において、引出電極９上にＡｕ第１外部電極１２が形成され、引出電極１０上にＡｕ第２外部電極１３が形成され、引出電極１１上にＡｕ第３外部電極１４が形成されている。
【００４０】
以上のように構成されたＥＳＤ保護機能付複合電子部品１００では、図２に示すように、各ツェナーダイオードＤ１〜Ｄ３それぞれは、第１〜第３外部電極１２〜１４それぞれに対応して設けられ、各ツェナーダイオードＤ１〜Ｄ３それぞれに対応する第１〜第３外部電極１２〜１４に第１の半導体層６側が接続されている。そして、第１、第２外部電極１２、１３間に薄膜キャパシタＣが直列接続され、第２、第３外部電極１３、１４間に薄膜インダクタＬが直列接続されることにより、キャパシタおよびインダクタが直列接続されたＬＣフィルタ回路が形成されている。
【００４１】
また、図２に示すように、第１、第２外部電極１２、１３間において、２個のツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成された双方向ツェナーダイオードと、薄膜キャパシタＣとが並列接続されている。また、第２、第３外部電極１３、１４間において、２個のツェナーダイオードＤ２，Ｄ３が逆方向に直列接続されて形成された双方向ツェナーダイオードと、薄膜インダクタＬとが並列接続されている。
【００４２】
（製造方法）
ＥＳＤ保護機能付複合電子部品１００の製造方法の一例について説明する。
【００４３】
まず、図３（ａ），（ｂ）に示すように、リフトオフ法を用いて、ガラス基板等の絶縁基板１上の所定の領域に約５０ｎｍの厚みのＴｉ膜がパターン形成され、Ｔｉ膜上に約２００ｎｍの厚みのＰｔ膜がパターン形成されることにより下側のキャパシタ電極層２が形成される。次に、スパッタ法を用いて、誘電体層３を形成するＳｉＯ２膜が約１００ｎｍの厚みで形成される。続いて、フォトリソグラフィを利用したドライエッチングによりパターン形成されることによって誘電体層３が形成される。
【００４４】
続いて、リフトオフ法を用いて、誘電体層３上に、約５０ｎｍの厚みのＴｉ膜がパターン形成され、約２００ｎｍの厚みのＰｔ膜がパターン形成されることにより上側のキャパシタ電極層４が形成される。
【００４５】
また、リフトオフ法を用いて、絶縁基板１上の所定の領域に約５０ｎｍの厚みのＴｉ膜がパターン形成され、Ｔｉ膜上に約２０００ｎｍの厚みのＣｕ膜がパターン形成されることによりインダクタ電極層５が形成される。
【００４６】
次に、図４（ａ），（ｃ）に示すように、スパッタ法を用いて、共用半導体層７を形成するｐ型ＣｕＡｌＯ２半導体薄膜が約５００ｎｍの厚みで成膜される。続いて、フォトリソグラフィを利用したドライエッチングによりパターン形成されることによって共用半導体層７が形成される。続いて、スパッタ法を用いて、各第１の半導体層６を形成するｎ型ＴｉＯ２半導体薄膜が約３００ｎｍの厚みで成膜される。続いて、フォトリソグラフィを利用したドライエッチングによりパターニングされることによって各第１の半導体層６が形成される。
【００４７】
また、感光性ポリイミド樹脂が約３０００ｎｍの厚みで塗布されて、フォトリソグラフィを利用したエッチングによりパターニングされて熱硬化されることによって絶縁層８が形成される。
【００４８】
続いて、図１（ａ）〜（ｃ）に示すように、スパッタ法を用いて、引出電極９〜１１を形成するＴｉ膜が約１００ｎｍの厚みで形成され、Ｃｕ膜が約１０００ｎｍの厚みで成膜される。また、Ｃｕ膜上の第１〜第３外部電極１２〜１４に相当する位置に開口を有するフォトレジストパターンが形成される。また、フォトレジストパターンの開口位置において、Ｃｕ膜上に電解めっき法で約２０００ｎｍの厚みでＮｉ膜が成膜され、約１００ｎｍの厚みでＡｕ膜が成膜されて、各第１〜第３外部電極１２〜１４が形成される。
【００４９】
そして、フォトリソグラフィを利用したウェットエッチングにより、スパッタ法で成膜されたＣｕ／Ｔｉ膜がパターニングされて各引出電極９〜１１が形成されることによって、ＥＳＤ保護機能付複合電子部品１００が完成する。
【００５０】
このように構成されたＥＳＤ保護機能付複合電子部品１００は、他の配線基板等にはんだやワイヤボンド等を用いて実装されることにより、ＬＣフィルタとして使用される。そして、他の配線基板に各種の複数の部品が順番に実装されている途中や、各種の複数の部品が実装された他の配線基板が搭載された装置が使用されている際に、静電気等に起因する過電圧が生じても、ツェナーダイオードＤ１〜Ｄ３のいずれかが降伏することにより第１〜第３外部電極１２〜１４の任意の２個の電極間に挿入された双方向ツェナーダイオード側に形成される電流パスを過電流が流れるので、静電気耐性の低い薄膜キャパシタＣや薄膜インダクタＬを保護することができる。
【００５１】
以上のように、この実施形態では、第１〜第３外部電極１２〜１４のそれぞれに、対応するツェナーダイオードＤ１〜Ｄ３の第１の半導体層６側が接続され、各ツェナーダイオードＤ１〜Ｄ３の第２の半導体層が共用半導体層７により形成されることによって電気的に接続されている。そのため、２個のツェナーダイオードが逆方向に直列接続されて形成された、所謂、双方向ツェナーダイオードが、第１〜第３外部電極１２〜１４のうち、任意に選択される２個の外部電極間に必ず直列に挿入される。したがって、最小限の数のツェナーダイオードにより全ての任意の外部電極間に双方向ツェナーダイオードを直列に挿入することができる。
【００５２】
したがって、第１〜第３外部電極１２〜１４のうちの任意の外部電極間において、該外部電極間に直列接続された薄膜キャパシタＣや薄膜インダクタＬなどの少なくとも１つの薄膜回路素子と双方向ツェナーダイオードとが必ず並列接続される。したがって、プラス・マイナス両極性の過電圧に対して双方向ツェナーダイオード側に電流パスが形成されるので、任意の外部電極間に直列接続された少なくとも１つの薄膜回路素子を確実にプラス・マイナス両極性の過電圧から保護することができる。
【００５３】
また、双方向ツェナーダイオードは、ｐ型半導体およびｎ型半導体によるｐｎ接合型の各ツェナーダイオードＤ１〜Ｄ３により形成されている。したがって、降伏電圧の大きさを非常に大きくすることができるので、ショットキーダイオードのように、降伏電圧を大きくするために複数のツェナーダイオードを直列接続する必要がなく、ＥＳＤ保護機能付複合電子部品１００上における平面視における各ツェナーダイオードＤ１〜Ｄ３の専有面積を小さくすることができる。
【００５４】
また、共用半導体層７が、各ツェナーダイオードＤ１〜Ｄ３それぞれの第２の半導体層として共用されることにより、各ツェナーダイオードＤ１〜Ｄ３の第２の半導体層が同一平面に配置されている。そのため、ＥＳＤ保護機能付複合電子部品１００に最小限の数のツェナーダイオードＤ１〜Ｄ３が搭載されるが、それらのツェナーダイオードＤ１〜Ｄ３を限られたスペースに効率よく配置することができる。したがって、各ツェナーダイオードＤ１〜Ｄ３の配置構造を簡単な構造にすることができるので、素子サイズの小型化が図られたＥＳＤ保護機能付複合電子部品１００を提供することができる。
【００５５】
また、共用半導体層７上に島状に形成されて該共用半導体層７にｐｎ接続された複数の第１の半導体薄膜により各ツェナーダイオードそれぞれの第１の半導体層６が形成されるので、各ツェナーダイオードＤ１〜Ｄ３を簡単に製造することができると共に各ツェナーダイオードＤ１〜Ｄ３の薄型化を図ることができる。したがって、ＥＳＤ保護機能付複合電子部品１００をさらに小型かつ安価に製造することができる。また、絶縁基板１上に形成された第２の半導体薄膜により共用半導体層７が形成されるので、各ツェナーダイオードＤ１〜Ｄ３のさらなる薄型化を図ることができる。
【００５６】
また、過電圧から保護された薄膜インダクタＬおよび薄膜キャパシタＣにより形成されたＬＣフィルタ回路が搭載された実用的な構成のＥＳＤ保護機能付複合電子部品１００を提供することができる。
【００５７】
＜他の実施形態＞
本発明の他の実施形態について図５〜図１１を参照して説明する。図５は本発明の他の実施形態にかかるＥＳＤ保護機能付複合電子部品を示す平面図、図６は図５に示すＥＳＤ保護機能付複合電子部品を示す図であって、（ａ）は図５のＣ−Ｃ線矢視断面図、（ｂ）は図５のＤ−Ｄ線矢視断面図、（ｃ）は図５のＥ−Ｅ線矢視断面図、図７は図５のＥＳＤ保護機能付複合電子部品の等価回路を示す図である。
【００５８】
また、図８はＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線矢視断面図、（ｃ）は（ａ）のＤ−Ｄ線矢視断面図、（ｄ）は（ａ）のＥ−Ｅ線矢視断面図、図９は図８に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線矢視断面図、（ｃ）は（ａ）のＤ−Ｄ線矢視断面図、（ｄ）は（ａ）のＥ−Ｅ線矢視断面図である。図１０は図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す平面図、図１１は図９に続くＥＳＤ保護機能付複合電子部品の製造方法の一例を示す図であって、（ａ）は図１０のＣ−Ｃ線矢視断面図、（ｂ）は図１０のＤ−Ｄ線矢視断面図、（ｃ）は図１０のＥ−Ｅ線矢視断面図である。
【００５９】
なお、図５、図８（ａ）、図９（ａ）、図１０では、薄膜キャパシタＣ１〜Ｃ４、薄膜抵抗Ｒ１〜Ｒ５、各ツェナーダイオードＤ１１〜Ｄ１４の配置関係を示すため保護層３５、絶縁層３６，４３が図示省略されている。また、以下の説明では、上記した実施形態と異なる点を中心に説明し、その他の構成は上記した実施形態と同様であるため、同一符号を引用することによりその構成の説明は省略する。
【００６０】
（構成）
ＥＳＤ保護機能付複合電子部品１００ａの概略構成について説明する。
【００６１】
ＥＳＤ保護機能付複合電子部品１００ａは、熱酸化ＳｉＯ２絶縁層２２が形成されたｐ型単結晶Ｓｉ基板２１（Ｂドープ、抵抗率０．４Ω・ｃｍ）を備え、Ｓｉ基板２１上に、可変容量型の４個の薄膜キャパシタＣ１〜Ｃ４（薄膜回路素子）と、５個の薄膜抵抗Ｒ１〜Ｒ５（薄膜回路素子）とが配置されている。
【００６２】
薄膜キャパシタＣ１，Ｃ２は、絶縁層２２上の所定領域に形成された（Ｂａ，Ｓｒ）ＴｉＯ３（以下「ＢＳＴ」と称する）密着層２３上にＰｔ薄膜により形成された共通キャパシタ電極層２４と、共通キャパシタ電極層２４上に形成されたＢＳＴ誘電体層２５と、ＢＳＴ誘電体層２５上にＰｔ薄膜により形成されたキャパシタ電極層２６，２７とにより形成される。また、キャパシタ電極層２６，２７上にはＢＳＴ保護層２８が形成されている。
【００６３】
薄膜キャパシタＣ３，Ｃ４は、絶縁層２２上の所定領域に形成されたＢＳＴ密着層２９上にＰｔ薄膜により形成された共通キャパシタ電極層３０と、共通キャパシタ電極層３０上に形成されたＢＳＴ誘電体層３１と、ＢＳＴ誘電体層３１上にＰｔ薄膜により形成されたキャパシタ電極層３２，３３とにより形成される。また、キャパシタ電極層３２，３３上にはＢＳＴ保護層３４が形成されている。
【００６４】
また、薄膜キャパシタＣ１〜Ｃ４は、ＳｉＯ２耐湿保護膜により形成された保護層３５により被覆され、保護層３５にはポリイミド樹脂膜により形成された絶縁層３６が積層されている。
【００６５】
各薄膜抵抗Ｒ１〜Ｒ５は、それぞれ、絶縁層２２上の所定領域にＣｒＮｉ抵抗薄膜により平面視でミアンダ状に形成された抵抗電極層３７〜４１を有している。
【００６６】
また、ＥＳＤ保護機能付複合電子部品１００ａは、図５および図６（ｃ）に示すように、Ｓｉ基板２１の一方面上の薄膜キャパシタＣ１〜Ｃ４および薄膜抵抗Ｒ１〜Ｒ５が形成された領域と異なる領域に配置されたｐｎ接合型の４個のツェナーダイオードＤ１１〜Ｄ１４を備えている。各ツェナーダイオードＤ１１〜Ｄ１４それぞれは、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層４２と他方の導電型の第２の半導体層（Ｓｉ基板２１）とがｐｎ接合されることにより形成される。例えば、この実施形態では、次のようにして各ツェナーダイオードＤ１１〜Ｄ１４が形成されている。
【００６７】
すなわち、Ｓｉ基板２１は、Ｂドープされることによりｐ型に形成されており、各ツェナーダイオードＤ１１〜Ｄ１４それぞれの第２の半導体層として共用されるｐ型の共用半導体層がＳｉ基板２１により形成されている。また、ｎ型ａ−ＳｉによりＳｉ基板２１上に島状に形成された４個の第１の半導体薄膜により、各ツェナーダイオードＤ１１〜Ｄ１４それぞれの第１の半導体層４２が形成されている。なお、この実施形態では、実際にはｎ型ａ−Ｓｉ半導体薄膜上にＴｉ膜およびＣｕ膜が順に形成されて第１の半導体層４２が形成されているが、図示省略されている。
【００６８】
そして、各第１の半導体層４２と、Ｓｉ基板２１との接合界面においてｐｎ接合が形成されることにより、各ツェナーダイオードＤ１１〜Ｄ１４が構成されている。したがって、図５および図６（ｃ）および図７に示すように、Ｓｉ基板２１が各ツェナーダイオードＤ１１〜Ｄ１４の第２の半導体層として共用されることにより、各ツェナーダイオードＤ１１〜Ｄ１４の第２の半導体層が同一平面内に配置されて電気的に接続されている。なお、多結晶Ｓｉ基板により共用半導体層が形成されていてもよい。
【００６９】
また、薄膜抵抗Ｒ１〜Ｒ５、各ツェナーダイオードＤ１１〜Ｄ１５、絶縁層３６は、エポキシ樹脂膜により形成された絶縁層４３により被覆されている。また、絶縁層４３の上面には、絶縁層４３に形成された透孔を介してツェナーダイオードＤ１３の第１の半導体層４２と薄膜抵抗Ｒ１〜Ｒ３それぞれの一端とを接続するＣｕ／Ｔｉ引出電極４４が形成されている。
【００７０】
また、絶縁層４３の上面には、絶縁層４３に形成された透孔を介してツェナーダイオードＤ１４の第１の半導体層４２と薄膜抵抗Ｒ４，Ｒ５それぞれの一端とを接続するＣｕ／Ｔｉ引出電極４５が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、ツェナーダイオードＤ１１の第１の半導体層４２と薄膜キャパシタＣ１のキャパシタ電極層２６と薄膜抵抗Ｒ１の他端と接続するＣｕ／Ｔｉ引出電極４６が形成されている。
【００７１】
また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、ツェナーダイオードＤ１２の第１の半導体層４２と薄膜キャパシタＣ４のキャパシタ電極層３３と薄膜抵抗Ｒ３の他端とを接続するＣｕ／Ｔｉ引出電極４７が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ５の他端と薄膜キャパシタＣ１，Ｃ２の共通キャパシタ電極層２４とを接続するＣｕ／Ｔｉ引出電極４８が形成されている。
【００７２】
また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ４の他端と薄膜キャパシタＣ３，Ｃ４の共通キャパシタ電極層３０とを接続するＣｕ／Ｔｉ引出電極４９が形成されている。また、絶縁層４３の上面には、保護層３５、絶縁層３６，４３に形成された透孔を介して、薄膜抵抗Ｒ２の他端と薄膜キャパシタＣ２のキャパシタ電極層２７と薄膜キャパシタＣ３のキャパシタ電極層３２とを接続するＣｕ／Ｔｉ引出電極５０が形成されている。
【００７３】
また、図５に示すように、絶縁層４３の上面において、引出電極４６上にＡｕ第１外部電極５１が形成され、引出電極４７上にＡｕ第２外部電極５２が形成されている。また、絶縁層４３の上面において、引出電極４４上にＡｕ第３外部電極５３が形成され、引出電極４５上にＡｕ第４外部電極５４が形成されている。
【００７４】
以上のように構成されたＥＳＤ保護機能付複合電子部品１００ａでは、図７に示すように、各ツェナーダイオードＤ１１〜Ｄ１４それぞれは、第１〜第４外部電極５１〜５４それぞれに対応して設けられ、各ツェナーダイオードＤ１１〜Ｄ１４それぞれに対応する第１〜第４外部電極５１〜５４に第１の半導体層４２側が接続されている。また、第１、第２外部電極５１，５２間に４個の薄膜キャパシタＣ１〜Ｃ４が直列接続されている。また、一端が第３外部電極５３に接続された薄膜抵抗Ｒ１〜Ｒ３のいずれかの他端と、一端が第４外部電極５４に接続された薄膜抵抗Ｒ４，Ｒ５のいずれかの他端との間に薄膜キャパシタＣ１〜Ｃ４のうちのいずれか１個が挿入されるように、各薄膜抵抗Ｒ１〜Ｒ３それぞれの他端および各薄膜抵抗Ｒ４，Ｒ５それぞれの他端が各薄膜キャパシタＣ１〜Ｃ４それぞれの両端に接続される。
【００７５】
具体的には、薄膜抵抗Ｒ１，Ｒ５の他端間に薄膜キャパシタＣ１が挿入され、薄膜抵抗Ｒ５，Ｒ２の他端間に薄膜キャパシタＣ２が挿入され、薄膜抵抗Ｒ２，Ｒ４の他端間に薄膜キャパシタＣ３が挿入され、薄膜抵抗Ｒ４，Ｒ３の他端間に薄膜キャパシタＣ４が挿入されるように、各薄膜抵抗Ｒ１〜Ｒ５それぞれの他端と各薄膜キャパシタＣ１〜Ｃ４の両端とが接続される。以上のように、薄膜抵抗Ｒ１〜Ｒ３が本発明の「第１の薄膜抵抗」に相当し、薄膜抵抗Ｒ４、Ｒ５が本発明の「第２の薄膜抵抗」に相当する。
【００７６】
（製造方法）
ＥＳＤ保護機能付複合電子部品１００ａの製造方法の一例について説明する。
【００７７】
まず、ｐ型単結晶Ｓｉ基板２１上に熱酸化法によりＳｉＯ２絶縁層２２が形成される。次に、図８（ａ），（ｂ）に示すように、密着層２３，２９を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。続いて、スパッタ法により、下側の共通キャパシタ電極層２４，３０を形成するＰｔ膜が２００ｎｍの膜厚で成膜される。
【００７８】
次に、誘電体層２５，３１を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。続いて、スパッタ法により、上側のキャパシタ電極層２６，２７，３２，３３を形成するＰｔ膜が２００ｎｍの膜厚で成膜される。次に、保護層２８，３４を形成するＢＳＴ膜がＭＯＤ法（焼成条件：６６０℃、加熱時間：３０分、加熱条件：Ｏ２雰囲気）により約９０ｎｍの膜厚で成膜される。
【００７９】
続いて、フォトリソグラフィを利用したドライエッチングによりパターニングされて、保護層２８，３４、キャパシタ電極層２６，２７，３２，３３が形成される。さらに、フォトリソグラフィを利用したドライエッチングによりパターニングされて、誘電体層２５，３１、共通キャパシタ電極層２４，３０、密着層２３，２９が形成される。その後、Ｏ２雰囲気中において、約８５０℃で約３０分間の加熱処理が行われることにより、誘電体層２５，３１が焼成される。
【００８０】
続いて、スパッタ法を用いて、耐湿保護膜として機能する保護層３５を形成するＳｉＯ２膜が約１０００ｎｍの厚みで形成される。また、感光性ポリイミド樹脂が約３０００ｎｍの厚みで塗布されて、フォトリソグラフィを利用してパターニングされて熱硬化される。このポリイミド樹脂層をマスクとしてドライエッチングによるパターニングが行われることにより、保護層３５および絶縁層３６が形成され、また、保護層２８，３４の一部、誘電体層２５，３１の一部もドライエッチングによりパターニングされ、キャパシタ電極層２６，２７，３２，３３、共通キャパシタ電極層２４，３０の一部が露出される。
【００８１】
続いて、図９（ａ），（ｃ）に示すように、リフトオフ法を用いて、絶縁層２２上に、約５０ｎｍの厚みのＮｉＣｒ膜がパターン形成されることにより、薄膜抵抗Ｒ１〜Ｒ５を形成する抵抗電極層３７〜４１が形成される。
【００８２】
次に、薄膜キャパシタＣ１〜Ｃ４および薄膜抵抗Ｒ１〜Ｒ５が形成された領域と異なる領域の絶縁層２２（ＳｉＯ２層）に、フォトリソグラフィを利用したウェットエッチングにより、ツェナーダイオードＤ１１〜Ｄ１４を形成するための４個の開口が形成されて、Ｓｉ基板２１が露出される。続いて、スパッタ法により、各第１の半導体層４２を形成するｎ型ａ−Ｓｉ半導体薄膜が約１００ｎｍｎ厚みで成膜され、Ｔｉ膜が約１００ｎｍの厚みで成膜され、Ｃｕ膜が約５００ｎｍの厚みで成膜される。そして、フォトリソグラフィを利用したドライエッチングによりパターニングされることにより、各第１の半導体層４２が形成される。なお、必要に応じて、ｎ型ａ−Ｓｉがスパッタされる前に、Ｓｉ基板２１の表面に対してイオンボンバード処理が施されることにより、Ｓｉ基板２１の表面が洗浄されてもよい。
【００８３】
また、図１０および図１１（ａ）〜（ｃ）に示すように、感光性エポキシ樹脂が塗布されて、フォトリソグラフィを利用したエッチングによりパターニングされて熱硬化されることによって絶縁層４３が形成される。
【００８４】
続いて、図５および図６（ａ）〜（ｃ）に示すように、スパッタ法を用いて、引出電極４４〜５０を形成するＴｉ膜が約１００ｎｍの厚みで形成され、Ｃｕ膜が約１０００ｎｍの厚みで成膜される。また、Ｃｕ膜上の第１〜第４外部電極５１〜５４に相当する位置に開口を有するフォトレジストパターンが形成される。また、フォトレジストパターンの開口位置において、Ｃｕ膜上に電解めっき法で約２０００ｎｍの厚みでＮｉ膜が成膜され、約１００ｎｍの厚みでＡｕ膜が成膜されて、各第１〜第４外部電極５１〜５４が形成される。
【００８５】
そして、フォトリソグラフィを利用したウェットエッチングにより、スパッタ法で成膜されたＣｕ／Ｔｉ膜がパターニングされることにより各引出電極４４〜５０が形成されることによって、ＥＳＤ保護機能付複合電子部品１００ａが完成する。
【００８６】
このように構成されたＥＳＤ保護機能付複合電子部品１００ａは、他の配線基板等にはんだやワイヤボンド等を用いて実装されることにより、第１、第２外部電極５１，５２を入出力端子とする可変容量素子として使用される。すなわち、第３、第４外部電極５３，５４間の電圧を調整して各薄膜抵抗Ｒ１〜Ｒ５を介して各薄膜キャパシタＣ１〜Ｃ４それぞれの両端に印加される電圧を任意に調整することにより各薄膜キャパシタＣ１〜Ｃ４の容量を調整することができる。
【００８７】
また、図１のＥＳＤ保護機能付複合電子部品１００と同様に、他の配線基板に各種の複数の部品が順番に実装されている途中や、各種の複数の部品が実装された他の配線基板が搭載された装置が使用されている際に、静電気等に起因する過電圧が生じても、ツェナーダイオードＤ１１〜Ｄ１４のいずれかが降伏することにより第１〜第４外部電極５１〜５４の任意の２個の電極間に挿入された双方向ツェナーダイオード側に形成される電流パスを過電流が流れるので、静電気耐性の低い薄膜キャパシタＣ１〜Ｃ４や薄膜抵抗Ｒ１〜Ｒ５を保護することができる。
【００８８】
以上のように、この実施形態では、ｐ型にドーピングされた単結晶または多結晶のＳｉ基板２１により共用半導体層が形成されるので、キャリア移動度が高く共用半導体層の抵抗成分が小さい。したがって、各ツェナーダイオードＤ１１〜Ｄ１４により形成される双方向ツェナーダイオードの直列抵抗を低減することができるので、Ｓｉ基板２１上に配置された薄膜キャパシタＣ１〜Ｃ４および薄膜抵抗Ｒ１〜Ｒ５等の薄膜回路素子をより確実に保護することができる。
【００８９】
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、任意の外部電極間に直列接続される薄膜回路素子の種類や数は上記した例に限定されるものではなく、薄膜キャパシタや薄膜インダクタ、薄膜抵抗、薄膜サーミスタ等の薄膜回路素子がどのように組み合わされて任意の外部電極間に直列接続されてもよい。このようにすることで、各薄膜回路素子が組み合わされることにより各種の回路が構成されたＥＳＤ保護機能付複合電子部品を提供することができる。ＥＳＤ保護機能付複合電子部品としては、ＥＳＤ保護機能付可変容量素子の他、半導体デバイスをはじめ、各種の複合電子部品に適用できる。
【００９０】
また、上記した実施形態では、ｐ型の第１の半導体層およびｎ型の第２の半導体層によりツェナーダイオードが形成されているが、ｎ型の第１の半導体層およびｐ型の第２の半導体層によりツェナーダイオードが形成されることによって、任意の外部電極間に配置される２個のツェナーダイオードが、カソード側が接続されて逆方向に直列接続されることにより双方向ツェナーダイオードが形成されるようにしてもよい。また、各ツェナーダイオードの第２の半導体層が分離した状態で同一平面に配置されていてもよい。
【００９１】
また、ｐ型およびｎ型の半導体層が積層される場合に、先に形成された一方の導電型の半導体層上に形成される他方の導電型の半導体層は、アモルファス材料で形成されるとよい。このようにすると、先に形成される一方の導電型の半導体層がアモルファス材料および結晶質材料のいずれで形成された場合であっても、一方の導電型の半導体層上に他方の導電型の半導体層が形成されるときの初期成長層において、ツェナーダイオードの特性を劣化させる異相が形成されるのを抑制することができる。
【００９２】
また、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗、薄膜サーミスタの構成は上記した例に限定されるものではなく、一般的な薄膜回路素子の構成を有していればよい。
【００９３】
また、誘電体層を形成する誘電体材料および半導体層を形成する半導体材料は上記した例に限定されるものではない。たとえば、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３などの誘電体材料により誘電体層が形成されていてもよい。また、Ｉｎ２Ｏ３、ＩｎＧａＺｎＯ４などの半導体材料によりｎ型半導体層が形成されていてもよい。また、Ｃｕ２Ｏ、ＳｒＣｕ２Ｏ２などの半導体材料によりｐ型半導体層が形成されていてもよい。
【産業上の利用可能性】
【００９４】
静電気放電などを原因とする過電圧に対する保護機能を有するＥＳＤ保護機能付複合電子部品に本発明を広く適用することができる。
【符号の説明】
【００９５】
１    絶縁基板
６，４２    第１の半導体層
７    共用半導体層（第２の半導体層）
１２〜１４，５１〜５４    外部電極
２１    Ｓｉ基板（共用半導体層、第２の半導体層）
１００，１００ａ    ＥＳＤ保護機能付複合電子部品
Ｃ，Ｃ１〜Ｃ４    薄膜キャパシタ（薄膜回路素子）
Ｄ１〜Ｄ３，Ｄ１１〜Ｄ１４    ツェナーダイオード
Ｌ    薄膜インダクタ（薄膜回路素子）
Ｒ１〜Ｒ５    薄膜抵抗（薄膜回路素子）
【図１】
2016013555.tif 000003
【図２】
2016013555.tif 000004
【図３】
2016013555.tif 000005
【図４】
2016013555.tif 000006
【図５】
2016013555.tif 000007
【図６】
2016013555.tif 000008
【図７】
2016013555.tif 000009
【図８】
2016013555.tif 000010
【図９】
2016013555.tif 000011
【図１０】
2016013555.tif 000012
【図１１】
2016013555.tif 000013
【図１２】
2016013555.tif 000014
【図１３】
2016013555.tif 000015
【手続補正書】
【提出日】平成28年12月13日(2016.12.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記した目的を達成するために、本発明のＥＳＤ保護機能付複合電子部品は、複数の外部電極と、基板と、前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、前記第１の半導体層および第２の半導体層は、前記基板の主面上に成膜された半導体層であり、前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されていることを特徴としている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、前記基板は絶縁基板であり、前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されているとよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、前記絶縁基板はＳｉ基板であり、前記Ｓｉ基板上に前記薄膜回路素子が配置されていてもよい。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の外部電極と、
基板と、
前記複数の外部電極それぞれに対応して設けられ、ｐ型およびｎ型のいずれか一方の導電型の第１の半導体層と他方の導電型の第２の半導体層とを有するｐｎ接合型の複数のツェナーダイオードと、
前記複数の外部電極のうち、任意の２つの外部電極間に直列接続される少なくとも１つの薄膜回路素子とを備え、
前記第１の半導体層および第２の半導体層は、前記基板の主面上に成膜された半導体層であり、
前記複数のツェナーダイオードそれぞれは、対応する前記外部電極に前記第１の半導体層側が接続され、
前記複数のツェナーダイオードそれぞれの前記第２の半導体層は同一平面内に配置されて電気的に接続されている
ことを特徴とするＥＳＤ保護機能付複合電子部品。
【請求項２】
前記複数のツェナーダイオードそれぞれの前記第２の半導体層として共用される前記他方の導電型の共用半導体層と、
前記複数のツェナーダイオードそれぞれの前記第１の半導体層を成すように前記共用半導体層上に島状に形成され、前記共用半導体層にｐｎ接合された複数の第１の半導体薄膜と
を備えることを特徴とする請求項１に記載のＥＳＤ保護機能付複合電子部品。
【請求項３】
前記基板は絶縁基板であり、
前記共用半導体層は、前記絶縁基板上に形成された第２の半導体薄膜により形成され、
前記絶縁基板上の前記第２の半導体薄膜が形成された領域と異なる領域に前記薄膜回路素子が配置されている
ことを特徴とする請求項２に記載のＥＳＤ保護機能付複合電子部品。
【請求項４】
前記絶縁基板はＳｉ基板であり、
前記Ｓｉ基板上に前記薄膜回路素子が配置されている
ことを特徴とする請求項３に記載のＥＳＤ保護機能付複合電子部品。
【請求項５】
前記薄膜回路素子は、薄膜キャパシタ、薄膜インダクタ、薄膜抵抗または薄膜サーミスタ並びにこれらの組み合わせであることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護機能付複合電子部品。
【請求項６】
前記外部電極が第１〜第３外部電極であり、
前記第１、第２外部電極間に直列接続された前記薄膜キャパシタと、
前記第２、第３外部電極間に直列接続された前記薄膜インダクタと
を備えることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
【請求項７】
前記外部電極が第１〜第４外部電極であり、
前記第１、第２外部電極間に直列接続された可変容量型の前記薄膜キャパシタと、
一端が前記第３外部電極に接続された第１の前記薄膜抵抗と、
一端が前記第４外部電極に接続された第２の前記薄膜抵抗とを備え、
前記第１、第２の薄膜抵抗の他端間に前記薄膜キャパシタが挿入されるように、前記第１、第２の薄膜抵抗それぞれの他端が前記薄膜キャパシタ両端のそれぞれに接続されていることを特徴とする請求項５に記載のＥＳＤ保護機能付複合電子部品。
【国際調査報告】
2016013555.tif 000016
2016013555.tif 000017
2016013555.tif 000018
2016013555.tif 000019
2016013555.tif 000020