(57)【要約】  各スイッチング素子のスイッチング周波数を下げ、主回路導体の数を低減することができる共振負荷用電力変換装置を提供する。直流入力側(Ｖｄｃ)が直流電圧源に、出力側（Ｖｏｕｔ）が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備え、単相インバータの入力側、出力側の各上、下アームに各々接続され、２個のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列にスイッチング素子間を主回路導体で接続したスイッチ群回路１００Ｕ，１００Ｘ，１００Ｖ，１００Ｙと、前記スイッチ群回路１００Ｕ，１００Ｘ，１００Ｖ，１００Ｙの各スイッチング素子（Ｕ１１，Ｕ１２，Ｕ２１，Ｕ２２，Ｕ３１，Ｕ３２，Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２，Ｖ３１，Ｖ３２，Ｘ１１，Ｘ１２，Ｘ２１，Ｘ２２，Ｘ３１，Ｘ３２，Ｙ１１，Ｙ１２，Ｙ２１，Ｙ２２，Ｙ３１，Ｙ３２）を時分割でスイッチング制御する制御部と、を備えた。
2015194585.tif 000002
【特許請求の範囲】
【請求項１】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、
前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、Ｍ個（Ｍは２以上の整数）のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路と、
前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（Ｍ×Ｎ）に時分割でスイッチング制御する制御部と、
を備えた共振負荷用電力変換装置。
【請求項２】
前記単相インバータの一方の相の上アームは、スイッチング素子Ｕ１１、Ｕ１２の直列体とスイッチング素子Ｕ２１、Ｕ２２の直列体とスイッチング素子Ｕ３１、Ｕ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームは、スイッチング素子Ｘ１１、Ｘ１２の直列体とスイッチング素子Ｘ２１、Ｘ２２の直列体とスイッチング素子Ｘ３１、Ｘ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームは、スイッチング素子Ｖ１１、Ｖ１２の直列体とスイッチング素子Ｖ２１、Ｖ２２の直列体とスイッチング素子Ｖ３１、Ｖ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームは、スイッチング素子Ｙ１１、Ｙ１２の直列体とスイッチング素子Ｙ２１、Ｙ２２の直列体とスイッチング素子Ｙ３１、Ｙ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御部は、
前記単相インバータの出力電圧指令のＯＮ、ＯＦＦをトリガとするクロックと、
２×２（直列数Ｍ）×３（並列数Ｎ）クロックを１周期とし、{２（直列数Ｍ）×３（並列数Ｎ）}＋１クロックの期間ＯＮ信号を出力し、{２（直列数Ｍ）×３（並列数Ｎ）}−１クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号と、
前記スイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号と、
前記スイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号と、
前記スイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号と、
前記スイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号と、
前記スイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号と、
前記スイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号と、
前記スイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号と、
前記スイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号と、
前記スイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号と、
前記スイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号と、
前記スイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２、Ｖ３２用ゲート指令信号と、
を作成するゲート指令作成部を備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御する請求項１に記載の共振負荷用電力変換装置。
【請求項３】
直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備え、前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに、Ｍ個（Ｍは２以上の整数）のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続したスイッチ群回路を備えた共振負荷用電力変換装置の時分割運転方法であって、
制御部が、前記スイッチ群回路の各スイッチング素子を１／（Ｍ×Ｎ）に時分割でスイッチング制御する制御ステップを備えた共振負荷用電力変換装置の時分割運転方法。
【請求項４】
前記単相インバータの一方の相の上アームは、スイッチング素子Ｕ１１、Ｕ１２の直列体とスイッチング素子Ｕ２１、Ｕ２２の直列体とスイッチング素子Ｕ３１、Ｕ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームは、スイッチング素子Ｘ１１、Ｘ１２の直列体とスイッチング素子Ｘ２１、Ｘ２２の直列体とスイッチング素子Ｘ３１、Ｘ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームは、スイッチング素子Ｖ１１、Ｖ１２の直列体とスイッチング素子Ｖ２１、Ｖ２２の直列体とスイッチング素子Ｖ３１、Ｖ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームは、スイッチング素子Ｙ１１、Ｙ１２の直列体とスイッチング素子Ｙ２１、Ｙ２２の直列体とスイッチング素子Ｙ３１、Ｙ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御ステップは、
ゲート指令作成部が、前記単相インバータの出力電圧指令のＯＮ、ＯＦＦをトリガとするクロックと、
２×２（直列数Ｍ）×３（並列数Ｎ）クロックを１周期とし、{２（直列数Ｍ）×３（並列数Ｎ）}＋１クロックの期間ＯＮ信号を出力し、{２（直列数Ｍ）×３（並列数Ｎ）}−１クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号と、
前記スイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号と、
前記スイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号と、
前記スイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号と、
前記スイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号と、
前記スイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号と、
前記スイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号と、
前記スイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号と、
前記スイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号と、
前記スイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号と、
前記スイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号と、
前記スイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２、Ｖ３２用ゲート指令信号と、
を作成するゲート指令作成ステップを備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御する請求項３に記載の共振負荷用電力変換装置の時分割運転方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば誘導加熱回路などの共振負荷に矩形波電圧を供給する負荷共振電力変換装置に関する。
【背景技術】
【０００２】
図５は、共振負荷に接続された負荷共振電力変換装置（交直変換装置）の回路構成を示している。図５において、交直変換装置１０は、入力側が直流電圧源１１に接続され、出力側が誘導加熱回路などの共振負荷１２に接続された単相インバータを備えている。この単相インバータの各スイッチング素子をＯＮ，ＯＦＦ制御することにより、共振周波数で矩形波電圧を共振負荷１２に出力する。【０００３】
この交直変換装置１０は、共振負荷１２が誘導加熱回路である場合は、誘導加熱用負荷共振交直変換装置（誘導加熱用共振型インバータ）として構成される。【０００４】
この誘導加熱用負荷共振交直変換装置は、単相インバータの各スイッチング素子をＯＮ、ＯＦＦ制御して生成した交流を、コイルとキャパシタによるＬＣ共振回路に流し、それによって生成される交番磁界を被加熱体（電気伝導体）に与えて渦電流を流し、これによって発生するジュール熱によって内部から加熱させる方式となっている。【０００５】
負荷共振電力変換装置（例えば図５の交直変換装置１０）の出力側に接続される共振負荷としての誘導加熱回路は、周波数が高いほど、電流浸透深さが減少する性質が従来から知られている。【０００６】
電縫管接合（継目を電気抵抗溶接で接合し、管を形成する）においては、表面焼き入れによって行われるため、誘導加熱に用いる負荷共振交直変換装置には、周波数が高い電圧を出力できることが要求される。【０００７】
一方で、誘導加熱に用いる負荷共振交直変換装置のスイッチング素子には、駆動周波数に上限があるため、スイッチング素子の駆動周波数よりも高い電圧周波数に対応ができないことが問題となる。【０００８】
この問題を解決する先行技術としては、例えば特許文献１に記載の共振負荷インバータシステムが提案されている。この特許文献１の図３および明細書の段落番号「０００７」〜「０００９」に記載のとおり、上下直列接続したスイッチング素子をＮ並列接続することで、スイッチング素子は１／Ｎの周期で駆動できるようになる。したがって、所望する共振周波数に対して、スイッチング素子の駆動周波数を並列数に反比例した周波数まで下げることができる。【０００９】
また、特許文献１の共振負荷インバータシステムの変形例として、例えば図６に示すように単相インバータの１アームあたりのスイッチング素子（例えばＩＧＢＴ）をＮ並列に構成することが考えられる。【００１０】
図６は、負荷共振交直変換装置、例えば図５の交直変換装置１０に用いられる装置を表し、直流リンク電圧入力部Ｖｄｃと、矩形波電圧出力部Ｖｏｕｔと、１アームあたりＮ並列（ここでは３並列）のスイッチング素子（Ｕ１１，Ｕ２１，Ｕ３１とＶ１１，Ｖ２１，Ｖ３１とＸ１１，Ｘ２１，Ｘ３１とＹ１１，Ｙ２１，Ｙ３１）を接続した単相インバータとを備えている。【００１１】
図６のように、１アームあたりのスイッチング素子の並列数Ｎを増やすことにより、特許文献１の共振負荷インバータシステムと同様に１スイッチング素子あたりのスイッチング周波数を減らすことができる。【００１２】
図６の各スイッチング素子は、図７のゲート指令信号生成パターンに沿ってＯＮ，ＯＦＦ制御される。【００１３】
図７のゲート指令信号生成パターンは、
単相インバータの出力電圧指令（Ｖｏｕｔ_ｒｅｆ）のＯＮ，ＯＦＦをトリガとするクロックと、
６クロックを１周期とし、１クロックはＯＮ信号を出力し、５クロックはＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateと、前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateとから構成される。【００１４】
図６の各スイッチング素子は、前記作成された各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘ３１_gate／Ｖ３１_gateによって図８（ａ）から（ｆ）に示されるパターン（１）〜（６）の繰り返しによりＯＮ，ＯＦＦ制御される。【００１５】
図７のゲート指令信号生成パターンで図６の各スイッチング素子を駆動したときの出力電流の関係を図８に示す。【００１６】
図８（ａ）〜（ｆ）は図７のパターン（１）〜（６）に各々対応しており、ゲート指令のＯＮ信号によってＯＮ制御されたスイッチング素子には「ＯＮ」を図示し、当該ＯＮ制御されたスイッチング素子および負荷を介して流れる出力電流Ｉｏｕｔの経路を矢印で示している。【００１７】
図７、図８によれば、（１）〜（６）のパターンで順次スイッチングすることで、１素子あたりのスイッチング周波数（駆動周波数）の周波数指令が１／３（１／Ｎ）となることがわかる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特表２００４−５１０４００号公報
【発明の概要】
【００１９】
上記のように、特許文献１のシステムおよび図８に示す回路構成では、スイッチング周期を１／Ｎとすることができるが、図７のゲート指令信号生成パターンに示すように各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘ３１_gate／Ｖ３１_gateのパルス幅は１／Ｎになっていない。そのため、スイッチング素子のターンオン上昇時間やターンオフ下降時間による素子特性に基づく最小パルス幅によって、出力周波数の上限が決まってしまう。
【００２０】
また、特許文献１のシステムに示す回路構成では単相インバータ間のスイッチング素子を接続する主回路導体が、この他に図８に示す回路構成では単相インバータ内のスイッチング素子間を接続する主回路導体が、それぞれ並列数Ｎに比例して必要となる。さらに、特許文献１および図８に示す回路構成では、スイッチング素子数と同数の主回路導体が直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に各々必要（並列数Ｎ×４アーム分＝４Ｎ個の主回路導体が必要）となり、並列数Ｎに比例した主回路導体の費用が掛かることや主回路導体の設置スペースが大きくなってしまうという課題を有する。
【００２１】
また、スイッチング素子数に比例してスイッチング素子の配置が拡大し、主回路導体の経路長の差が大きくなることで主回路導体の経路長によるインピーダンスのばらつきも大きくなる。その結果、主回路導体を流れる電流のゼロクロス点の位置ずれが生じて、各スイッチング素子に接続される図示省略のスナバ回路に流れる電流が増えて損失が増大することや、スナバ電流の増大でスイッチング素子の破壊が起こるという課題があった。
【００２２】
また、１つのスイッチング素子あたりのスイッチング周波数の更なる低減が望まれている。
【００２３】
本発明は上記課題を解決するものであり、その目的は、各スイッチング素子のスイッチング周波数を下げ、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間の主回路導体の数を低減することができる共振負荷用電力変換装置およびその時分割運転方法を提供することにある。
【００２４】
上記課題を解決するための請求項１に記載の共振負荷用電力変換装置は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備えた共振負荷用電力変換装置であって、前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに各々接続され、Ｍ個（Ｍは２以上の整数）のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続して構成されたスイッチ群回路と、前記単相インバータの前記スイッチ群回路の各スイッチング素子を１／（Ｍ×Ｎ）に時分割でスイッチング制御する制御部と、を備えたことを特徴としている。
【００２５】
また、請求項３に記載の共振負荷用電力変換装置の時分割運転方法は、直流入力側が直流電圧源に、出力側が共振負荷に各々接続され、共振周波数で矩形波電圧を出力する単相インバータを備え、前記単相インバータの一方の相の上、下アームおよび他方の相の上、下アームに、Ｍ個（Ｍは２以上の整数）のスイッチング素子の直列体をＮ個（Ｎは２以上の整数）並列にそれぞれの直列体間を主回路導体で接続したスイッチ群回路を備えた共振負荷用電力変換装置の時分割運転方法であって、制御部が、前記スイッチ群回路の各スイッチング素子を１／（Ｍ×Ｎ）に時分割でスイッチング制御する制御ステップを備えたことを特徴としている。
【００２６】
上記構成によれば、各スイッチング素子のスイッチング周波数をＭ直列×Ｎ並列の数に反比例したスイッチング周波数まで下げることができる。
【００２７】
また、単相インバータの直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続されている主回路導体の数はスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。これによって、装置の低廉化を図ることができ、また、主回路導体の設置スペースを小さくすることができる。
【００２８】
スイッチ群回路は、スイッチング素子をＭ直列Ｎ並列接続した構成となっているため、スイッチング素子の配置は従来のＮ並列接続のみに比べて拡大せず、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減することができる。
【００２９】
また、請求項２に記載の共振負荷用電力変換装置は、前記単相インバータの一方の相の上アームは、スイッチング素子Ｕ１１、Ｕ１２の直列体とスイッチング素子Ｕ２１、Ｕ２２の直列体とスイッチング素子Ｕ３１、Ｕ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、前記単相インバータの一方の相の下アームは、スイッチング素子Ｘ１１、Ｘ１２の直列体とスイッチング素子Ｘ２１、Ｘ２２の直列体とスイッチング素子Ｘ３１、Ｘ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、前記単相インバータの他方の相の上アームは、スイッチング素子Ｖ１１、Ｖ１２の直列体とスイッチング素子Ｖ２１、Ｖ２２の直列体とスイッチング素子Ｖ３１、Ｖ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、前記単相インバータの他方の相の下アームは、スイッチング素子Ｙ１１、Ｙ１２の直列体とスイッチング素子Ｙ２１、Ｙ２２の直列体とスイッチング素子Ｙ３１、Ｙ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御部は、
前記単相インバータの出力電圧指令のＯＮ、ＯＦＦをトリガとするクロックと、
２×２（直列数Ｍ）×３（並列数Ｎ）クロックを１周期とし、{２（直列数Ｍ）×３（並列数Ｎ）}＋１クロックの期間ＯＮ信号を出力し、{２（直列数Ｍ）×３（並列数Ｎ）}−１クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号と、
前記スイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号と、
前記スイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号と、
前記スイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号と、
前記スイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号と、
前記スイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号と、
前記スイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号と、
前記スイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号と、
前記スイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号と、
前記スイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号と、
前記スイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号と、
前記スイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２、Ｖ３２用ゲート指令信号と、
を作成するゲート指令作成部を備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御することを特徴としている。
【００３０】
また、請求項４に記載の共振負荷用電力変換装置の時分割運転方法は、前記単相インバータの一方の相の上アームは、スイッチング素子Ｕ１１、Ｕ１２の直列体とスイッチング素子Ｕ２１、Ｕ２２の直列体とスイッチング素子Ｕ３１、Ｕ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの一方の相の下アームは、スイッチング素子Ｘ１１、Ｘ１２の直列体とスイッチング素子Ｘ２１、Ｘ２２の直列体とスイッチング素子Ｘ３１、Ｘ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の上アームは、スイッチング素子Ｖ１１、Ｖ１２の直列体とスイッチング素子Ｖ２１、Ｖ２２の直列体とスイッチング素子Ｖ３１、Ｖ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記単相インバータの他方の相の下アームは、スイッチング素子Ｙ１１、Ｙ１２の直列体とスイッチング素子Ｙ２１、Ｙ２２の直列体とスイッチング素子Ｙ３１、Ｙ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成され、
前記制御ステップは、
ゲート指令作成部が、前記単相インバータの出力電圧指令のＯＮ、ＯＦＦをトリガとするクロックと、
２×２（直列数Ｍ）×３（並列数Ｎ）クロックを１周期とし、{２（直列数Ｍ）×３（並列数Ｎ）}＋１クロックの期間ＯＮ信号を出力し、{２（直列数Ｍ）×３（並列数Ｎ）}−１クロックの期間ＯＦＦ信号を出力するスイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号と、
前記スイッチング素子Ｕ１１、Ｙ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号と、
前記スイッチング素子Ｘ１１、Ｖ１１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号と、
前記スイッチング素子Ｕ２１、Ｙ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号と、
前記スイッチング素子Ｘ２１、Ｖ２１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号と、
前記スイッチング素子Ｕ３１、Ｙ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号と、
前記スイッチング素子Ｘ３１、Ｖ３１用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号と、
前記スイッチング素子Ｕ１２、Ｙ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号と、
前記スイッチング素子Ｘ１２、Ｖ１２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号と、
前記スイッチング素子Ｕ２２、Ｙ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号と、
前記スイッチング素子Ｘ２２、Ｖ２２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号と、
前記スイッチング素子Ｕ３２、Ｙ３２用ゲート指令信号に対して１クロック遅延し、当該ゲート指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２、Ｖ３２用ゲート指令信号と、
を作成するゲート指令作成ステップを備え、
前記作成された各ゲート指令信号によって前記各スイッチング素子をＯＮ、ＯＦＦ制御することを特徴としている。
【００３１】
上記構成によれば、ゲート指令作成部によって作成されたゲート指令信号によって、各スイッチング素子がＯＮ又はＯＦＦに制御される期間が複数のクロックによって連続しているため、素子特性で決まる最小のパルス幅の制限による出力周波数の制限を回避することができる。
【００３２】
（１）請求項１〜４に記載の発明によれば、各スイッチング素子のスイッチング周波数をＭ直列×Ｎ並列の数に反比例した周波数まで下げることができる。
【００３３】
また、単相インバータの直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続されている主回路導体の数はＭ×Ｎよりも少なくすることができる。これによって、装置の低廉化を図ることができ、また、主回路導体の設置スペースを小さくすることができる。
【００３４】
スイッチ群回路は、スイッチング素子をＭ直列Ｎ並列接続した構成となっているため、スイッチング素子の配置は従来に比べて拡大せず、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減することができる。
（２）請求項２、４に記載の発明によれば、ゲート指令作成部によって作成されたゲート指令信号によって、各スイッチング素子がＯＮ又はＯＦＦに制御される期間が複数のクロックによって連続しているため、素子特性で決まる最小のパルス幅の制限による出力周波数の制限を回避することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態例による単相インバータの構成図。
【図２】本発明の実施形態例によるゲート指令信号生成パターンの一例を示す信号波形図。
【図３】図２のゲート指令信号生成パターン（１）〜（６）における、ＯＮ制御されるスイッチング素子の様子および出力電流経路を示す説明図。
【図４】図２のゲート指令信号生成パターン（７）〜（１２）における、ＯＮ制御されるスイッチング素子の様子および出力電流経路を示す説明図。
【図５】本発明が適用される共振負荷用電力変換装置の構成図。
【図６】特許文献１の共振負荷インバータシステムの変形例となるインバータ部の回路構成図。
【図７】図６のインバータ部の各スイッチング素子を制御するためのゲート指令信号生成パターンの一例を示す信号波形図。
【図８】図７のゲート指令信号生成パターン（１）〜（６）における、ＯＮ制御されるスイッチング素子の様子および出力電流経路を示す説明図。
【発明を実施するための形態】
【００３６】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図１は本実施形態例による単相インバータ部の構成を表し、例えば図５の交直変換装置１０（共振負荷用電力変換装置）に適用される単相インバータを示している。
【００３７】
図１の単相インバータの直流入力部は直流リンク電圧入力部Ｖｄｃに接続され、各アームはＭ直列Ｎ並列（図１では２直列３並列）のスイッチング素子（例えばＩＧＢＴ）を備えたスイッチ群回路１００Ｕ，１００Ｖ，１００Ｘ，１００Ｙが各々接続され、スイッチ群回路１００Ｕおよび１００Ｘの共通接続点とスイッチ群回路１００Ｖおよび１００Ｙの共通接続点の間には、矩形波の出力電圧Ｖｏｕｔが出力されるように構成されている。
【００３８】
単相インバータの一方の相の上アームのスイッチ群回路１００Ｕは、スイッチング素子Ｕ１１、Ｕ１２の直列体とスイッチング素子Ｕ２１、Ｕ２２の直列体とスイッチング素子Ｕ３１、Ｕ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。  
【００３９】
前記単相インバータの一方の相の下アームのスイッチ群回路１００Ｘは、スイッチング素子Ｘ１１、Ｘ１２の直列体とスイッチング素子Ｘ２１、Ｘ２２の直列体とスイッチング素子Ｘ３１、Ｘ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。  
【００４０】
前記単相インバータの他方の相の上アームのスイッチ群回路１００Ｖは、スイッチング素子Ｖ１１、Ｖ１２の直列体とスイッチング素子Ｖ２１、Ｖ２２の直列体とスイッチング素子Ｖ３１、Ｖ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。  
【００４１】
前記単相インバータの他方の相の下アームのスイッチ群回路１００Ｙは、スイッチング素子Ｙ１１、Ｙ１２の直列体とスイッチング素子Ｙ２１、Ｙ２２の直列体とスイッチング素子Ｙ３１、Ｙ３２の直列体とを並列に、且つそれぞれの直列体間を主回路導体で接続して構成されている。
【００４２】
前記の各直列体は２ｉｎ１構造のモジュールで構成され、直列体の２つのスイッチング素子同士はモジュール内部で接続されている。
【００４３】
上記のように図１の単相インバータによれば、スイッチ群回路のスイッチング素子が直並列接続であるため、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間に接続される主回路導体数をスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。そして、スイッチング素子が直並列接続であるため、スイッチング素子数（Ｍ×Ｎ）に比例して主回路導体の配設スペースが拡大されることはなく、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減できる。
【００４４】
図１の単相インバータを制御する制御部は、図２のゲート指令信号生成パターンに示すクロックおよびゲート指令信号を作成するゲート指令作成部を備えており、該作成されたゲート指令信号によって各スイッチング素子がＯＮ，ＯＦＦ制御される。
【００４５】
図２のゲート指令信号生成パターンは、図１に示す直列数Ｍ＝２、並列数Ｎ＝３の場合で、
単相インバータの出力電圧指令（Ｖｏｕｔ_ｒｅｆ）のＯＮ，ＯＦＦをトリガとするクロックと、
１２（２×（直列数Ｍ）×（並列数Ｎ））クロックを１周期とし、７（（直列数Ｍ）×（並列数Ｎ）＋１）クロックはＯＮ信号を出力し、５（（直列数Ｍ）×（並列数Ｎ）−１）クロックはＯＦＦ信号を出力するスイッチング素子Ｕ１１，Ｙ１１用ゲート指令信号Ｕ１１_gate／Ｙ１１_gateと、
前記ゲート指令信号Ｕ１１_gate／Ｙ１１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１１，Ｖ１１用ゲート指令信号Ｘ１１_gate／Ｖ１１_gateと、
前記ゲート指令信号Ｘ１１_gate／Ｖ１１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２１，Ｙ２１用ゲート指令信号Ｕ２１_gate／Ｙ２１_gateと、
前記ゲート指令信号Ｕ２１_gate／Ｙ２１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２１，Ｖ２１用ゲート指令信号Ｘ２１_gate／Ｖ２１_gateと、
前記ゲート指令信号Ｘ２１_gate／Ｖ２１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３１，Ｙ３１用ゲート指令信号Ｕ３１_gate／Ｙ３１_gateと、
前記ゲート指令信号Ｕ３１_gate／Ｙ３１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３１，Ｖ３１用ゲート指令信号Ｘ３１_gate／Ｖ３１_gateと、
前記ゲート指令信号Ｘ３１_gate／Ｖ３１_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ１２，Ｙ１２用ゲート指令信号Ｕ１２_gate／Ｙ１２_gateと、
前記ゲート指令信号Ｕ１２_gate／Ｙ１２_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ１２，Ｖ１２用ゲート指令信号Ｘ１２_gate／Ｖ１２_gateと、
前記ゲート指令信号Ｘ１２_gate／Ｖ１２_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ２２，Ｙ２２用ゲート指令信号Ｕ２２_gate／Ｙ２２_gateと、
前記ゲート指令信号Ｕ２２_gate／Ｙ２２_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ２２，Ｖ２２用ゲート指令信号Ｘ２２_gate／Ｖ２２_gateと、
前記ゲート指令信号Ｘ２２_gate／Ｖ２２_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｕ３２，Ｙ３２用ゲート指令信号Ｕ３２_gate／Ｙ３２_gateと、
前記ゲート指令信号Ｕ３２_gate／Ｙ３２_gateよりも１クロック遅延し、当該指令信号のＯＮ期間およびＯＦＦ期間と同一のＯＮ期間およびＯＦＦ期間を有するスイッチング素子Ｘ３２，Ｖ３２用ゲート指令信号Ｘ３２_gate／Ｖ３２_gateとから構成される。
【００４６】
図１の各スイッチング素子は、前記作成された図２の各ゲート指令信号Ｕ１１_gate／Ｙ１１_gate…Ｘ３２_gate／Ｖ３２_gateによって、図示パターン（１）〜（１２）の繰り返しによりＯＮ，ＯＦＦ制御される。
【００４７】
図２のゲート指令信号生成パターンで図１におけるスイッチ群回路の各スイッチング素子をＯＮ，ＯＦＦ制御したときの出力電流の関係を図３、図４に示す。
【００４８】
図３（ａ）〜（ｆ）は図２のパターン（１）〜（６）に各々対応し、図４（ａ）〜（ｆ）は図２のパターン（７）〜（１２）に各々対応しており、ゲート指令のＯＮ信号によってＯＮ制御されたスイッチング素子には「ＯＮ」を図示し、当該ＯＮ制御されたスイッチング素子および負荷を介して流れる出力電流Ｉｏｕｔの経路を矢印で示している。
【００４９】
尚図３、図４の負荷は、誘導加熱装置などの共振負荷を示している。  
【００５０】
図３（ａ）のパターン（１）では、スイッチング素子Ｕ１１，Ｙ１１，Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２、Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ１１→Ｕ１２→負荷→スイッチング素子Ｙ１１→Ｙ１２の経路で流れる。
【００５１】
図３（ｂ）のパターン（２）では、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１２，Ｙ１２，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ１１→Ｖ１２→負荷→スイッチング素子Ｘ１１→Ｘ１２の経路で流れる。
【００５２】
図３（ｃ）のパターン（３）では、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ２１→Ｕ２２→負荷→スイッチング素子Ｙ２１→Ｙ２２の経路で流れる。
【００５３】
図３（ｄ）のパターン（４）では、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ２１→Ｖ２２→負荷→スイッチング素子Ｘ２１→Ｘ２２の経路で流れる。
【００５４】
図３（ｅ）のパターン（５）では、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｘ３１，Ｖ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ３１→Ｕ３２→負荷→スイッチング素子Ｙ３１→Ｙ３２の経路で流れる。
【００５５】
図３（ｆ）のパターン（６）では、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ３１→Ｖ３２→負荷→スイッチング素子Ｘ３１→Ｘ３２の経路で流れる。
【００５６】
図４（ａ）のパターン（７）では、スイッチング素子Ｕ１１，Ｙ１１，Ｕ１２，Ｙ１２，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＮ制御され、スイッチング素子Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ１１→Ｕ１２→負荷→スイッチング素子Ｙ１１→Ｙ１２の経路で流れる。
【００５７】
図４（ｂ）のパターン（８）では、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１１，Ｖ１１，Ｘ１２，Ｖ１２，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＮ制御され、スイッチング素子Ｕ１１，Ｙ１１，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ１１→Ｖ１２→負荷→スイッチング素子Ｘ１１→Ｘ１２の経路で流れる。
【００５８】
図４（ｃ）のパターン（９）では、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２１，Ｙ２１，Ｕ２２，Ｙ２２，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＮ制御され、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ２１→Ｕ２２→負荷→スイッチング素子Ｙ２１→Ｙ２２の経路で流れる。
【００５９】
図４（ｄ）のパターン（１０）では、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２１，Ｖ２１，Ｘ２２，Ｖ２２，Ｕ３１，Ｙ３１，Ｘ３１，Ｖ３１がＯＮ制御され、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｕ３２，Ｙ３２，Ｘ３２，Ｖ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ２１→Ｖ２２→負荷→スイッチング素子Ｘ２１→Ｘ２２の経路で流れる。
【００６０】
図４（ｅ）のパターン（１１）では、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３１，Ｙ３１，Ｕ３２，Ｙ３２，Ｘ３１，Ｖ３１がＯＮ制御され、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｘ３２，Ｖ３２がＯＦＦ制御される。これによって電流は、スイッチング素子Ｕ３１→Ｕ３２→負荷→スイッチング素子Ｙ３１→Ｙ３２の経路で流れる。
【００６１】
図４（ｆ）のパターン（１２）では、スイッチング素子Ｕ１２，Ｙ１２，Ｘ１２，Ｖ１２，Ｕ２２，Ｙ２２，Ｘ２２，Ｖ２２，Ｕ３２，Ｙ３２，Ｘ３１，Ｖ３１，Ｘ３２，Ｖ３２がＯＮ制御され、スイッチング素子Ｕ１１，Ｙ１１，Ｘ１１，Ｖ１１，Ｕ２１，Ｙ２１，Ｘ２１，Ｖ２１，Ｕ３１，Ｙ３１がＯＦＦ制御される。これによって電流は、スイッチング素子Ｖ３１→Ｖ３２→負荷→スイッチング素子Ｘ３１→Ｘ３２の経路で流れる。
【００６２】
上記図３、図４に示す（１）〜（１２）のパターンで各スイッチング素子を順次スイッチング（ＯＮ，ＯＦＦ制御）する（すなわち、時分割運転する）ことで、１つのスイッチング素子の駆動周波数を直並列数の積（Ｍ×Ｎ）に反比例した周波数（１／６）まで下げることができる。また、スイッチング素子がＯＮ又はＯＦＦしている期間が複数のクロックによって連続しているため、素子特性で決まる最小パルス幅の制限による出力周波数の制限を回避できる（交直変換装置の出力周波数が、スイッチング素子の素子特性で制限を受けることがない）。
【００６３】
また、スイッチ群回路のスイッチング素子が直並列接続であるため、直流リンク電圧入力部Ｖｄｃと上、下アームそれぞれのスイッチング素子の直流入力側端子との間、および矩形波電圧出力部Ｖｏｕｔと上、下アームそれぞれのスイッチング素子の出力側端子との間の主回路導体数をスイッチング素子数（Ｍ×Ｎ）よりも少なくすることができる。そして、スイッチング素子が直並列接続であるため、スイッチング素子数（Ｍ×Ｎ）に比例して主回路導体の配設スペースが拡大されることはなく、主回路導体の経路長のばらつきに基づくインピーダンスのばらつきを低減できる。
【００６４】
尚、単相インバータの各アームのスイッチ群回路のスイッチング素子の直列数Ｍは２に限らず３以上であってもよく、また並列数Ｎは３に限らず２又は４以上であってもよい。その場合はスイッチング周波数を更に減らすことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2015194585.tif 000012
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