(57)【要約】  超接合半導体基板（１）のおもて面に、互いに離してゲートパッド電極（１５）およびソース電極（１４）が配置される。ソース電極（１４）の直下には、ｎソース領域（６）、ｐチャネル領域（５）、ｐコンタクト領域（９）、ゲート酸化膜およびポリシリコンゲート電極からなるＭＯＳゲート構造が形成される。ゲートパッド電極（１５）直下にはｐウェル領域（１６）が形成される。ｐチャネル領域（５）は、延伸箇所（５ａ）を介してｐウェル領域（１６）に連結される。ｐウェル領域（１６）の幅をｐチャネル領域（５）の幅より広くすることで、ボディダイオード（２１）の逆回復過程で発生する逆回復電流によって生じる電圧降下を低減させることができる。これにより、ゲート絶縁膜の、ゲートパッド電極（１５）中央直下の部分の破壊を防止し、半導体装置の破壊を防止することができる。
2015107742.tif 000002
【特許請求の範囲】
【請求項１】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムと、
前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に配置される第２の第１導電型半導体層と、
前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で配置され、かつ前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する第２導電型チャネル領域と、
前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して配置される第１のゲート電極と、
前記第１のゲート電極の表面に配置される層間絶縁膜と、
前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
前記第１の第１導電型半導体層の第２主面上に配置された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に接続されたドレイン電極と、
を備え、
前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
【請求項２】
前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に前記ゲート絶縁膜を介して配置される第２のゲート電極と、
前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極と前記ゲートパッド電極との間に、
前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置された第３のゲート電極と、
前記第３のゲート電極の表面に配置された前記層間絶縁膜と、をさらに備え、
前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で配置された第２導電型チャネル領域と、
前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して配置された第１のゲート電極と、
前記第１のゲート電極の表面に配置される層間絶縁膜と、
前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
前記第１導電型ドリフト層の第２主面上に配置された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に接続されたドレイン電極と、
を備え、
前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
【請求項５】
前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第２のゲート電極と、
前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ソース電極と前記ゲートパッド電極との間に、
前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第３のゲート電極と、
前記第３のゲート電極の表面に配置される前記層間絶縁膜と、をさらに備え、
前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする請求項１〜６いずれか一つに記載の半導体装置。
【請求項８】
前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
【請求項９】
前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする請求項２または５に記載の半導体装置。
【請求項１１】
前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳ（金属−酸化膜−半導体）型半導体装置として、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が公知である。従来のＭＯＳ型半導体装置について、半導体基板上に平板状にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を設けたプレーナゲート型ＭＯＳＦＥＴを例に説明する。図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。図８は、図７（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。【０００３】
図７（ａ）にはｎ半導体基板（半導体チップ）５１のおもて面に配置されたソース電極６１、ゲートパッド電極６２およびゲートランナー６２ａの平面レイアウトを示し、図７（ｂ）には図７（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図７（ｂ）では、ｎ半導体基板５１のおもて面に配置されたゲート酸化膜５５、ポリシリコンゲート電極５６および層間絶縁膜５９を図示省略し、コンタクトホール６０、ソース電極６１およびゲートパッド電極６２を破線で示す。図８（ａ）には、図７（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図８（ｂ）には図７（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図８（ｃ）には、図７（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。【０００４】
図７（ａ）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００は、ｎ半導体基板５１のおもて面にゲートパッド電極６２およびソース電極６１を備える。ゲートパッド電極６２は、活性領域の、チップ外周側に配置される。ソース電極６１は、活性領域の、ゲートパッド電極６２が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極６２の３辺を囲む。ゲートパッド電極６２には、ソース電極６１の周囲を取り囲むように配置されたゲートランナー６２ａが接続される。プレーナ型ＭＯＳＦＥＴ５００の最外周（チップ最外周）には、活性領域の周囲を囲むように耐圧終端構造部が配置される。活性領域は、オン状態のときに電流が流れる領域である。耐圧終端構造部は、ｎドリフト領域５１ａの基板おもて面側の電界を緩和し耐圧を保持する領域である。【０００５】
図８（ａ）には、図７（ｂ）のゲートパッド電極６２の、ソース電極６１に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極６２を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図８（ａ）に示すように、ゲートパッド電極６２の直下（ｎドリフト領域５１ａ側）において、ｎドリフト領域５１ａとなるｎ半導体基板５１のおもて面の表面層には、１つのｐウェル領域６３が形成される。ｐウェル領域６３の内部には、基板おもて面側の表面層に、１つのｐ高濃度領域６４が形成される。ｎ半導体基板５１のおもて面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面上には層間絶縁膜５９が形成され、さらに層間絶縁膜５９の表面上にはゲートパッド電極６２が配置される。【０００６】
ポリシリコンゲート電極５６は、図示省略する配線によって層間絶縁膜５９上のゲートパッド電極６２に接続される。ｎ半導体基板５１の裏面の表面層にはｎドレイン領域５７が配置される。また、ｎ半導体基板５１の裏面には、ｎドレイン領域５７に接続するドレイン電極５８が配置される。ｎ半導体基板５１のうち、ｐウェル領域６３とｎドレイン領域５７とに挟まれた部分がｎドリフト領域５１ａである。ｐウェル領域６３とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。【０００７】
図８（ｂ）には、図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分とは、ゲートパッド電極６２の外周を示す破線と、ソース電極６１の外周を示す破線とに挟まれた部分である。図８（ｂ）に示すように、ゲートパッド電極６２とソース電極６１との間の部分の直下において、ｎ半導体基板５１の表面層には、離間した複数の延伸箇所５２ａが配置される。延伸箇所５２ａの内部には、基板おもて面側の表面層に、延伸箇所５４ａが選択的に配置される。延伸箇所５２ａとは、ソース電極６１の直下に配置された後述するｐチャネル領域５２の、ゲートパッド電極６２側に延在する部分である。延伸箇所５４ａとは、ソース電極６１の直下に配置された後述するｐコンタクト領域５４の、ゲートパッド電極６２側に延在する部分である。【０００８】
隣り合う延伸箇所５２ａの間に亘るようにゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面には、ポリシリコンゲート電極５６間に露出するｐチャネル領域５２の延伸箇所５２ａおよびｐコンタクト領域５４の延伸箇所５４ａの表面に亘って、層間絶縁膜５９が配置される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２の延伸箇所５２ａとｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４の延伸箇所５４ａ、ｐチャネル領域５２の延伸箇所５２ａ、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。【０００９】
図８（ｃ）には、図７（ｂ）のソース電極６１の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図８（ｃ）に示すように、ソース電極６１の直下において、ｎ半導体基板５１の表面層には、離間した複数のｐチャネル領域５２が配置される。ｐチャネル領域５２の内部には、基板おもて面側の表面層に、ｎソース領域５３およびｐコンタクト領域５４がそれぞれ選択的に形成される。ｐコンタクト領域５４は、ｎソース領域５３に接するように、且つｎソース領域５３よりもｐチャネル領域５２の中央側に配置される。隣り合うｐチャネル領域５２に配置されたｎソース領域５３間に亘って、ｐチャネル領域５２の、ｎソース領域５３とｎ半導体基板５１とに挟まれた部分の表面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。【００１０】
ポリシリコンゲート電極５６の表面には、層間絶縁膜５９が配置される。層間絶縁膜５９の表面には、ソース電極６１が配置される。層間絶縁膜５９にはコンタクトホール６０が形成されており、コンタクトホール６０を介してｐコンタクト領域５４およびｎソース領域５３がソース電極６１に電気的に接続される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。【００１１】
図７（ｂ）に示すように、ソース電極６１の直下の複数のｐチャネル領域５２は、ストライプ状の平面レイアウトで配置される。ｐチャネル領域５２の内部には、ｐチャネル領域５２がストライプ状に延びる方向に平行に例えば直線状の２つのｎソース領域５３が離間して配置される。離間して配置されたｎソース領域５３の間には、各ｎソース領域５３に接するようにｐコンタクト領域５４が配置される。ｐチャネル領域５２およびｐコンタクト領域５４は、それぞれ延伸箇所５２ａ，５４ａを介してゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４に連結される。【００１２】
ｐチャネル領域５２、ｐチャネル領域５２の延伸箇所５２ａおよびｐウェル領域６３は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。また、ｐコンタクト領域５４、ｐコンタクト領域５４の延伸箇所５４ａおよびｐ高濃度領域６４は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。【００１３】
このように、ゲートパッド電極６２直下に形成された一つのｐウェル領域６３がソース電極６１下面の複数のｐチャネル領域５２に連結される。これによって、プレーナゲート型ＭＯＳＦＥＴ５００のドレイン・ソース間に正電圧が印加したときに、ｐチャネル領域５２およびｐウェル領域６３とｎドリフト領域５１ａとの間のｐｎ接合６５ａから広がる空乏層はゲートパッド電極６２直下で均一に広がる。これにより、ゲートパッド電極６２直下での電界集中が抑制されて、高い耐圧を確保することができる。【００１４】
プレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作（逆回復過程における過剰な正孔６７および電子６８の動き）について説明する。図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。図９（ａ−１），９（ａ−２）にはボディダイオード６５に順電流Ｉｆが流れた場合を示し、図９（ｂ−１），９（ｂ−２）にはボディダイオード６５に逆電流Ｉｒが流れた場合を示す。また、９（ａ−１），９（ｂ−１）にはゲートパッド電極６２の直下のキャリアの動きを示し、９（ａ−２），９（ｂ−２）にはソース電極６１の直下のキャリアの動きを示す。【００１５】
図９（ａ−１），９（ｂ−１）に示すゲートパッド電極６２の直下では、上述したようにｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。図９（ａ−２），９（ｂ−２）に示すソース電極６１の直下では、上述したようにｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。【００１６】
図９（ａ−１），９（ａ−２）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００のドレインとソースとの間に負電圧が印加された場合には、ボディダイオード６５に順電流Ｉｆが流れる。この順電流Ｉｆにより、ｎドリフト領域５１ａには過剰の正孔６７および過剰の電子６８が蓄積される。一方、図９（ｂ−１），９（ｂ−２）に示すように、ボディダイオード６５が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐチャネル領域５２およびｐウェル領域６３へ流れ込み、過剰な電子６８はｎドレイン領域５７へ流れ込む。その結果、キャリアの過剰な蓄積状態は解消されて、プレーナゲート型ＭＯＳＦＥＴ５００の耐圧が維持される。【００１７】
このようにボディダイオード６５に逆電流Ｉｒが流れると、この逆電流Ｉｒは、ゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４にも流れ込む。また、ｐウェル領域６３およびｐ高濃度領域６４に流れ込んだ逆電流Ｉｒは、ｐウェル領域６３およびｐ高濃度領域６４からｐチャネル領域５２およびｐコンタクト領域５４に流れ込み、さらにコンタクトホール６０を経由してソース電極６１に流れ込む。この逆電流Ｉｒの電流経路での抵抗Ｒｐ（図７（ｂ）参照）によって、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇する。【００１８】
このようにボディダイオード６５に流れる逆電流Ｉｒによってｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇するが、ｐウェル領域６３は、ゲートパッド電極６２直下全域に亘って一つの領域として形成される。そのため、ゲートパッド電極６２の直下に形成されるボディダイオード６５のｐｎ接合６５ａの表面積は広く、過剰な正孔６７がｐコンタクト領域５４からソース電極６１へ流れ込む電流経路の抵抗Ｒｐは小さい。従って、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位上昇は小さい。【００１９】
しかしながら、ｐウェル領域６３およびｐ高濃度領域６４はゲートパッド電極６２直下全域に一つの領域として配置されるので、ｐウェル領域６３およびｐ高濃度領域６４の不純物濃度がそれぞれの面内でばらついている場合、部分的に抵抗の低い箇所が生じる。この抵抗の低い箇所に周囲から電流（正孔６７）が流れ込み、当該抵抗の低い箇所に連結するｐチャネル領域５２に流れ込む。そのため、ｐウェル領域６３およびｐ高濃度領域６４の電位が上昇して、ｐウェル領域６３とポリシリコンゲート電極５６とに挟まれたゲート酸化膜５５に大きな電圧が印加され、ゲート酸化膜５５が絶縁破壊を起こす虞がある。【００２０】
プレーナゲート型ＭＯＳＦＥＴ５００をスイッチとして用いる場合、ボディダイオード６５は還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）として機能する。図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。図１０には、インバータ回路の動作にインバータ回路に流れる還流電流Ｉｏを示す。スイッチＭ１，Ｍ２を直列接続したハーフブリッジ回路を端子Ｐ，Ｎ間に並列に接続した三相出力のインバータ回路を例に説明する。スイッチＭ１，Ｍ２として、例えば上述したプレーナゲート型ＭＯＳＦＥＴ５００が用いられる。各ハーフブリッジ回路のスイッチＭ１，Ｍ２間には、誘導負荷Ｍが接続される。各スイッチＭ１，Ｍ２にはそれぞれ還流ダイオードＦＷＤが並列に接続される。【００２１】
図１０に示すように、誘導負荷Ｍおよび還流ダイオードＦＷＤに還流電流Ｉｏが流れている状態でスイッチＭ１をオンすると、スイッチＭ１がオンしてスイッチＭ１からスイッチＭ２へ向って電流ＩＭ１が流れる。この電流ＩＭ１は、還流ダイオードＦＷＤおよびボディダイオード６５にすでに流れている還流電流Ｉｏを打ち消すように流れて還流ダイオードＦＷＤおよびボディダイオード６５をオフ状態にする。図１０において、スイッチＭ１は上アームのＭＯＳＦＥＴ、スイッチＭ２は下アームのＭＯＳＦＥＴ、電流ＩＭ１はスイッチＭ１の電流、端子Ｐはインバータ回路の正極端子、端子Ｎはインバータ回路の負極端子である。図９（ａ）に示す順電流Ｉｆは、図１０の誘導負荷Ｍが接続したインバータ回路の動作において誘導負荷Ｍおよび還流ダイオードＦＷＤに流れる還流電流Ｉｏの一部でボディダイオード６５に流れる順電流Ｉｆである。【００２２】
次に、従来のＭＯＳ型半導体装置の別の一例として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴ（以下、超接合型ＭＯＳＦＥＴとする）について説明する。図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。図１２は、図１１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。図１１（ａ）には半導体基板（以下、超接合半導体基板（半導体チップ）とする）７１のおもて面に配置されたソース電極８４、ゲートパッド電極８５およびゲートランナー８５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）７４を破線で示す。図１１（ｂ）には、図１１（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図１１（ｂ）では、超接合半導体基板７１のおもて面に配置されたゲート酸化膜７７、ポリシリコンゲート電極７８および層間絶縁膜８２を図示省略し、コンタクトホール８３、ソース電極８４およびゲートパッド電極８５を破線で示す。【００２３】
図１２（ａ）には、図１１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図１２（ｂ）には、図１１（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図１２（ｃ）には図１１（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。図１１（ａ）に示すように、超接合型ＭＯＳＦＥＴ６００は、超接合半導体基板７１のおもて面にゲートパッド電極８５およびソース電極８４を備える。ゲートパッド電極８５には、ソース電極８４の周囲を取り囲むように配置されたゲートランナー８５ａが接続される。ゲートパッド電極８５、ソース電極８４、ゲートランナー８５ａおよび耐圧終端構造部の平面レイアウトは、図７（ａ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２、ソース電極６１、ゲートランナー６２ａおよび耐圧終端構造部と同様である。【００２４】
図１２（ａ）には、図１１（ｂ）のゲートパッド電極８５の、ソース電極８４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極８５を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図１２（ａ）に示すように、ゲートパッド電極８５の直下（ｐｎ並列カラム７４側）において、第１ｎ層７１ａ上（後述するｎドレイン領域８０側に対して反対側の表面上）には、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したｐｎ並列カラム７４が配置される。ｐｎ並列カラム７４上には、第２ｎ層７１ｂが配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐウェル領域８６が配置される。ｐウェル領域８６は、ゲートパッド電極８５直下における耐圧を維持する機能を有する。【００２５】
ｐウェル領域８６の内部には、基板おもて面側の表面層に、ｐ高濃度領域８７が選択的に配置される。ポリシリコンゲート電極７８は、隣り合うｐウェル領域８６の間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面上には、ポリシリコンゲート電極７８間に露出するｐウェル領域８６およびｐ高濃度領域８７の表面に亘って、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ゲートパッド電極８５が配置される。ポリシリコンゲート電極７８は、図示省略する配線によってゲートパッド電極８５と電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側の表面に、ｎドレイン領域８０が配置される。超接合半導体基板７１は、ドレイン側からｎドレイン領域８０、第１ｎ層７１ａ、ｐｎ並列カラム７４および第２ｎ層７１ｂを順に積層してなる。ｎドレイン領域８０に接続するドレイン電極８１が配置される。【００２６】
ｐウェル領域８６およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐ高濃度領域８７、ｐウェル領域８６、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。【００２７】
図１２（ｂ）は、図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分とは、ゲートパッド電極８５の外周を示す破線と、ソース電極８４の外周を示す破線とに挟まれた部分である。図１２（ｂ）に示すように、ゲートパッド電極８５とソース電極８４との間の部分の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達する延伸箇所７５ａが配置される。【００２８】
延伸箇所７５ａの内部には、基板おもて面側の表面層に、延伸箇所７９ａが選択的に配置される。延伸箇所７５ａとは、ソース電極８４の直下に配置された後述するｐチャネル領域７５の、ゲートパッド電極８５側に延在する部分である。延伸箇所７９ａとは、ソース電極８４の直下に配置された後述するｐコンタクト領域７９の、ゲートパッド電極８５側に延在する部分である。ポリシリコンゲート電極７８は、隣り合う延伸箇所７５ａの間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面には、ポリシリコンゲート電極７８間に露出するｐチャネル領域７５の延伸箇所７５ａおよびｐコンタクト領域７９の延伸箇所７９ａの表面に亘って、層間絶縁膜８２が配置される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。【００２９】
ｐチャネル領域７５の延伸箇所７５ａおよびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐコンタクト領域７９の延伸箇所７９ａ、ｐチャネル領域７５の延伸箇所７５ａ、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。【００３０】
図１２（ｃ）には、図１１（ｂ）のソース電極８４の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図１２（ｃ）に示すように、ソース電極８４の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐチャネル領域７５が配置される。ｐチャネル領域７５の内部には、基板おもて面側の表面層に、ｎソース領域７６およびｐコンタクト領域７９がそれぞれ選択的に形成される。ｐコンタクト領域７９は、ｎソース領域７６に接するように、且つｎソース領域７６よりもｐチャネル領域７５の中央側に配置される。【００３１】
隣り合うｐチャネル領域７５に配置されたｎソース領域７６間に亘って、ｐチャネル領域７５の、ｎソース領域７６と第２ｎ層７１ｂとに挟まれた部分の表面上に、ゲート酸化膜７７を介してポリシリコンゲート電極７８が配置される。ポリシリコンゲート電極７８の表面上には、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ソース電極８４が配置される。層間絶縁膜８２にはコンタクトホール８３が形成されており、コンタクトホール８３を介してｐコンタクト領域７９およびｎソース領域７６がソース電極８４に電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。【００３２】
ｐチャネル領域７５およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９２が形成される。ボディダイオード９１は、ｐコンタクト領域７９、ｐチャネル領域７５、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。【００３３】
ゲートパッド電極８５の直下に配置されるｐｎ並列カラム７４、ゲートパッド電極８５とソース電極８４との間の部分の直下に配置されるｐｎ並列カラム７４、およびソース電極８４直下に配置されるｐｎ並列カラム７４は一体的に形成される。ｐｎ並列カラム７４の平面形状はストライプ状であり、不純物濃度、形状、および寸法も同一で、同時に形成される。すなわち、図１１（ａ）に示すように、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したストライプ状の平面レイアウトでｐｎ並列カラム７４が配置される。【００３４】
また、図１１（ｂ）に示すように、ｐチャネル領域７５、ｎソース領域７６およびｐコンタクト領域７９の平面レイアウトは、図７（ｂ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のｐチャネル領域５２、ｎソース領域５３およびｐコンタクト領域５４と同様である。ゲートパッド電極８５直下のｐウェル領域８６とソース電極８４直下のｐチャネル領域７５とは、互いにｐチャネル領域７５の延伸箇所７５ａを介して連結される。ｐウェル領域８６は、ｐチャネル領域７５に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐチャネル領域７５と同一であり、ｐチャネル領域７５と同時に形成される。また、ゲートパッド電極８５直下のｐ高濃度領域８７とソース電極８４直下のｐコンタクト領域７９とは、互いにｐコンタクト領域７９の延伸箇所７９ａを介して連結される。ｐ高濃度領域８７は、ｐコンタクト領域７９に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐコンタクト領域７９と同一であり、ｐコンタクト領域７９と同時に形成される。【００３５】
このように超接合型ＭＯＳＦＥＴ６００では、チップ面内の耐圧均一化を図るために、ゲートパッド電極８５直下にも、ソース電極８４直下と同様に、ｐｎ並列カラム７４が形成される。ソース電極８４直下のｐチャネル領域７５に連結されるゲートパッド電極８５直下のｐウェル領域８６は、ｐチャネル領域７５と異なる形状であっても、チップ面内の耐圧にはほとんど影響がない。【００３６】
また、超接合型ＭＯＳＦＥＴ６００は、図７に示したプレーナゲート型ＭＯＳＦＥＴ５００と異なり、ゲートパッド電極８５直下全域に一つのｐ領域を配置せずに、ｐウェル領域８６およびｐ高濃度領域８７をそれぞれストライプ状の平面レイアウトで配置している。このため、ストライプを構成する直線状の各ｐウェル領域８６および各ｐ高濃度領域８７の表面積は、それぞれ、図７のプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４の表面積より小さい。したがって、ｐウェル領域８６およびｐ高濃度領域８７の不純物濃度がばらついて部分的に抵抗の低い箇所が生じ、この抵抗の低い箇所に周囲から電流（後述する逆電流Ｉｒとしての正孔６７）が流れ込んだとしても、ｐウェル領域８６およびｐ高濃度領域８７の電位の上昇が抑えられる。このため、ｐウェル領域８６とポリシリコンゲート電極７８とに挟まれたゲート酸化膜７７に印加される電圧が小さく、不純物濃度のばらつきによるゲート酸化膜７７の絶縁破壊が抑制される。【００３７】
また、この超接合型ＭＯＳＦＥＴ６００では、ゲートパッド電極８５直下のｐｎ接合９２（ボディダイオード９１）の面積はプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐｎ接合６５ａ（ボディダイオード６５）の面積に比べると大きくなる。そのために、ボディダイオード９１の逆回復過程において、ゲートパッド電極８５直下のｐウェル領域８６およびｐ高濃度領域８７を経由してｐチャネル領域７５およびｐコンタクト領域７９に流れ込む正孔６７の量は、プレーナゲート型ＭＯＳＦＥＴ５００に比べて大きくなる。しかし、この正孔６７は各ｐウェル領域８６および各ｐ高濃度領域８７に比較的均等に分散して流れ、抵抗の低い特定のｐウェル領域８６およびｐ高濃度領域８７に集中して流れることはない。【００３８】
しかしながら、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６およびｐ高濃度領域８７はストライプ状に配置されるため、電流（正孔６７）の電流経路の抵抗Ｒは大きくなる（図１１（ｂ）参照）。そのため、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６の、ゲートパッド電極８５の中央直下の部分の電位上昇が大きくなり、ゲート酸化膜７７が絶縁破壊を起こす虞がある。【００３９】
超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程における正孔６７の動きについて説明する。図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。図１３（ａ−１），１３（ａ−２）にはボディダイオード９１に順電流Ｉｆが流れた場合を示し、図１３（ｂ−１），１３（ｂ−２）にはボディダイオード９１に逆電流Ｉｒが流れた場合を示す。また、図１３（ａ−１），１３（ｂ−１）にはゲートパッド電極８５直下のキャリアの動きを示し、１３（ａ−２），１３（ｂ−２）にはソース電極８４直下のキャリアの動きを示す。【００４０】
図１３（ａ−１），１３（ａ−２）に示すように、超接合型ＭＯＳＦＥＴ６００のボディダイオード９１が順バイアスされて順電流Ｉｆが流れると、ｐカラム７２およびｎカラム７３には過剰な正孔６７および電子６８が蓄積される。一方、図１３（ｂ−１），１３（ｂ−２）に示すように、ボディダイオード９１が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐウェル領域８６およびｐチャネル領域７５へ流れ込み、過剰な電子６８はｎドレイン領域８０に流れ込む。ｐウェル領域８６およびｐ高濃度領域８７に流れる正孔６７は、ｐチャネル領域７５およびｐコンタクト領域７９を経由してソース電極８４に流れ込み、ｐチャネル領域７５に流れ込んだ正孔６７はコンタクトホール８３を経由してソース電極８４に流れ込む。【００４１】
下記特許文献１には、トレンチ構造のＭＯＳＦＥＴが形成された素子領域、導電領域および外周領域を有し、素子領域外周端が導電領域近傍に外向きの凸の角部を有することで素子耐圧を確保しつつ逆回復時の破壊耐量を向上させた装置が開示されている。【００４２】
下記特許文献２には、ゲートパッド電極直下のｐウェル領域の表面にｐ型の不純物を高濃度に添加したｐコンタクト領域を設けることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。【００４３】
下記特許文献３には、追加のイオン注入により表層部のｐ型不純物濃度を高めて、ゲートパッド電極下部のｐウェル領域の導電性を高めることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。【００４４】
下記特許文献４には、ゲートパッド電極直下からソース電極直下に亘って設けられたｐウェル領域の、ソース電極直下の部分にトレンチを形成し、このトレンチにタングステン層を充填して、このタングステン層とソース電極とを接続することでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。【００４５】
すなわち、下記特許文献２〜４では、ゲートパッド電極の周囲に配置されるソース電極の端部にゲートパッド電極直下に配置されるｐウェル領域を電気的に接続させ、ボディダイオードが逆回復するときにｐウェル領域に流れ込んだ過剰の正孔を引き抜くことで、ゲートパッド電極直下のゲート絶縁膜の絶縁破壊を防止している。
【先行技術文献】
【特許文献】
【００４６】
【特許文献１】特開２０１２−１６４８７９号公報
【特許文献２】特許第４９６２６６５号公報
【特許文献３】特許第４９６２６６４号公報
【特許文献４】特開平５−３４３６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００４７】
図１３に示す超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程では、ゲートパッド電極８５直下のｐウェル領域８６を流れる電流（正孔６７）と、この電流が流れる電流経路の抵抗との積で算出される大きさの電圧が発生する。このボディダイオード９１の逆回復過程で発生する電圧は、ソース電極８４の電位を基準にした場合、ｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなる。また、ボディダイオード９１の逆回復過程で発生する電圧は、ゲートパッド電極８５直下に配置された隣り合うｐウェル領域８６の間に挟まれた部分の表面上のゲート酸化膜７７と、このゲート酸化膜７７上に配置されたポリシリコンゲート電極７８とに印加される。さらに、ゲート酸化膜７７には、ボディダイオード９１の逆回復過程で発生する電圧に加えて、ポリシリコンゲート電極７８に印加される負のゲート電圧（例えば、−１０Ｖ程度）が加わるため、高い電圧が印加される。【００４８】
このようにゲート酸化膜７７に高い電圧が印加されることによってゲート酸化膜７７内部での電界がゲート酸化膜７７の絶縁破壊強度を超えた場合、ゲート酸化膜７７は絶縁破壊を起こす。図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。上述したようにボディダイオード９１の逆回復過程で発生する電圧はｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなるため、図１４に示すように、ゲート酸化膜７７の絶縁破壊箇所はゲートパッド電極８５の中央直下の部分となる。ゲート酸化膜７７が絶縁破壊を起こすと、ポリシリコンゲート電極７８とｐウェル領域８６とが短絡し、超接合型ＭＯＳＦＥＴ６００のゲートとソースとが短絡状態になるため、超接合型ＭＯＳＦＥＴ６００は動作不全に陥る。【００４９】
この発明は、上述した従来技術による問題点を解消するため、ボディダイオードの逆回復過程で発生するゲート絶縁膜の絶縁破壊を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００５０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムが配置される。前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に、第２の第１導電型半導体層が配置される。前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第２導電型チャネル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で、第２導電型ウェル領域が配置される。前記第２導電型ウェル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で、第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に、前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１の第１導電型半導体層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。【００５１】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に、前記層間絶縁膜が配置される。【００５２】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。【００５３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で第２導電型ウェル領域が配置される。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１導電型ドリフト層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。【００５４】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に前記層間絶縁膜が配置される。【００５５】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなる。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域を連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。【００５６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする。【００５７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする。【００５８】
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする。【００５９】
また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする。【００６０】
また、この発明にかかる半導体装置は、上述した発明において、前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする。【００６１】
上述した発明によれば、ボディダイオードの逆回復過程に、第２導電型ウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができる。
【発明の効果】
【００６２】
この発明にかかる半導体装置によれば、ボディダイオードの逆回復過程で発生するゲート絶縁膜の破壊を防止することができるという効果を奏する。
【図面の簡単な説明】
【００６３】
【図１】図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。
【図２】図２は、図１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図３】図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏおよびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。
【図４】図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。
【図５】図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。
【図６】図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。
【図７】図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。
【図８】図８は、図７（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図９】図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。
【図１０】図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。
【図１１】図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。
【図１２】図１２は、図１１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図１３】図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。
【図１４】図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。
【発明を実施するための形態】
【００６４】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明するが、ＭＯＳＦＥＴに限定されるものではなく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などにも適用することができる。
【００６５】
実施の形態１．
実施の形態１にかかる半導体装置について説明する。図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。図２は、図１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。図１（ａ）には超接合半導体基板（半導体チップ）１のおもて面に配置されたソース電極１４、ゲートパッド電極１５およびゲートランナー１５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）４を破線で示す。
【００６６】
図１（ｂ）には、図１（ａ）の矩形枠Ａで囲む部分を拡大して示す。図１（ｂ）では、超接合半導体基板１のおもて面に配置されたゲート酸化膜（ゲート絶縁膜）７、ポリシリコンゲート電極８および層間絶縁膜１２を図示省略し、コンタクトホール１３、ソース電極１４およびゲートパッド電極１５を破線で示す。図２（ａ）には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図２（ｂ）には、図１（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図２（ｃ）には、図１（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。ここでは、実施の形態１にかかる半導体装置１００として、超接合型ＭＯＳＦＥＴ１０１を例に挙げた。
【００６７】
図１（ａ）に示すように、超接合型ＭＯＳＦＥＴ１０１は、超接合半導体基板１のおもて面に、金属（例えばＡｌ（アルミニウム）−Ｓｉ（シリコン）など）で形成されたゲートパッド電極１５と、金属（例えばＡｌ−Ｓｉなど）で形成されたソース電極１４と、を備える。ゲートパッド電極１５は、例えば、活性領域の、チップ外周側に配置される。ソース電極１４は、活性領域の、ゲートパッド電極１５が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極１５の３辺を囲む。ゲートパッド電極１５には、ソース電極１４の周囲を取り囲むように配置されたゲートランナー１５ａが接続される。超接合型ＭＯＳＦＥＴ１０１の最外周（チップ最外周）には、耐圧終端構造部が配置される。
【００６８】
図１（ｂ）に示すように、超接合半導体基板１には、ソース電極１４の直下からゲートパッド電極１５の直下に亘って、ｐカラム２とｎカラム３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐカラム２とｎカラム３とは、ストライプ状の平面レイアウトで配置される。ソース電極１４の直下において、ｐｎ並列カラム４上には、ｐチャネル領域（第２導電型チャネル領域）５が配置される。複数のｐチャネル領域５は、例えばｐｎ並列カラム４がストライプ状に延びる方向に平行なストライプ状の平面レイアウトで配置される。ｐチャネル領域５の内部には、ｐチャネル領域５がストライプ状に延びる方向（以下、第１方向（長手方向）とする）に平行な直線状の平面レイアウトでｎソース領域６およびｐコンタクト領域９が配置される。
【００６９】
ゲートパッド電極１５の直下において、ｐｎ並列カラム４上には、第１方向に平行なストライプ状の平面レイアウトでｐウェル領域（第２導電型ウェル領域）１６が配置される。ｐウェル領域１６の内部には、第１方向に平行な直線状の平面レイアウトでｐ高濃度領域（第２導電型高濃度領域）１７が配置される。ゲートパッド電極１５の直下のｐウェル領域１６およびｐ高濃度領域１７は、それぞれ延伸箇所（第１，２の第２導電型延伸領域）５ａ，９ａを介してソース電極１４の直下のｐチャネル領域５およびｐコンタクト領域９に連結（電気的に接続）される。すなわち、ｐウェル領域１６およびｐ高濃度領域１７は、それぞれｐチャネル領域５およびｐコンタクト領域９に連続するストライプ状の平面レイアウトで配置される。
【００７０】
延伸箇所５ａとは、ｐチャネル領域５の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。延伸箇所９ａとは、ｐコンタクト領域９の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。ｐチャネル領域５およびｐコンタクト領域９の各延伸箇所５ａ，９ａは、ゲートパッド電極１５とソース電極１４との間の部分の直下に、第１方向に平行なストライプ状の平面レイアウトで配置される。図１（ｂ）においてゲートパッド電極１５とソース電極１４との間の部分とは、ゲートパッド電極１５の外周を示す破線と、ソース電極１４の外周を示す破線とに挟まれた部分である。
【００７１】
図２（ａ）には、図１（ｂ）のゲートパッド電極１５の、ソース電極１４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極１５を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図２（ａ）に示すように、ゲートパッド電極１５の直下（ｐｎ並列カラム４側）において、第１ｎ層（第１の第１導電型半導体層）１ａ上（後述するｎドレイン領域（第１導電型ドレイン領域）１０側に対して反対側の表面上）には、ドリフト層としてｐカラム（第２導電型カラム）２とｎカラム（第１導電型カラム）３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐｎ並列カラム４上には、第２ｎ層（第２の第１導電型半導体層）１ｂが配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４の各ｐカラム２それぞれに対向する位置に、第２ｎ層１ｂを貫通してｐｎ並列カラム４のｐカラム２に達するｐウェル領域１６が配置される。隣り合うｐウェル領域１６同士は、互いに接しないように離間して配置される。
【００７２】
ｐウェル領域１６の内部には、基板おもて面側の表面層に、ｐウェル領域１６よりも不純物濃度の高いｐ高濃度領域１７が選択的に配置される。ｐウェル領域１６は、ゲートパッド電極１５の直下における耐圧を維持する機能を有する。ポリシリコンゲート電極（第２のゲート電極）８ａは、隣り合うｐウェル領域１６内に配置されたｐ高濃度領域１７の間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ａの表面上には、ポリシリコンゲート電極８ａ間に露出するｐウェル領域１６およびｐ高濃度領域１７の表面に亘って、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ゲートパッド電極１５が配置される。
【００７３】
ポリシリコンゲート電極８ａは、図示省略する配線によってゲートパッド電極１５と電気的に接続される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側の表面層には、ｎドレイン領域１０が配置される。超接合半導体基板１は、ドレイン側からｎドレイン領域１０、第１ｎ層１ａ、ｐｎ並列カラム４および第２ｎ層１ｂを順に積層してなる。ｎドレイン領域１０に接続するドレイン電極１１が配置される。ｐウェル領域１６およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２３が形成される。ボディダイオード２１は、ｐ高濃度領域１７、ｐウェル領域１６、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００７４】
図２（ｂ）は、図１（ｂ）のゲートパッド電極１５とソース電極１４との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図２（ｂ）に示すように、ゲートパッド電極１５とソース電極１４との間の部分の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達する延伸箇所５ａが配置される。延伸箇所５ａの内部には、基板おもて面側の表面層に、延伸箇所９ａが選択的に配置される。
【００７５】
ポリシリコンゲート電極（第３のゲート電極）８ｂは、隣り合う延伸箇所５ａ内に配置された延伸箇所９ａの間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ｂの表面上には、ポリシリコンゲート電極８ｂ間に露出するｐチャネル領域５の延伸箇所５ａおよびｐコンタクト領域９の延伸箇所９ａの表面に亘って、層間絶縁膜１２が配置される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。
【００７６】
ゲートパッド電極１５とソース電極１４との間には、層間絶縁膜１２が露出される。すなわち、層間絶縁膜１２の、ポリシリコンゲート電極８ｂを覆う部分上には、ゲートパッド電極１５およびソース電極１４は形成されていない。ｐチャネル領域５の延伸箇所５ａおよびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との境界（太線で示した箇所）には、ｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９の延伸箇所９ａ、ｐチャネル領域５の延伸箇所５ａ、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００７７】
図２（ｃ）には、図１（ｂ）のソース電極１４の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図２（ｃ）に示すように、ソース電極１４の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達するｐチャネル領域５が配置される。ｐチャネル領域５の内部には、基板おもて面側の表面層に、ｎソース領域（第１導電型ソース領域）６およびｐコンタクト領域（第２導電型コンタクト領域）９がそれぞれ選択的に形成される。
【００７８】
ｐコンタクト領域９は、ｎソース領域６よりもｐチャネル領域５の内側に、ｎソース領域６に接するように配置される。ｐコンタクト領域９の不純物濃度は、ｐチャネル領域５の不純物濃度よりも高い。隣り合うｐチャネル領域５に配置されたｎソース領域６の間に亘って、ｐチャネル領域５の、ｎソース領域６と第２ｎ層１ｂとに挟まれた部分の表面上に、ゲート酸化膜７を介してポリシリコンゲート電極（第１のゲート電極）８ｃが配置される。ポリシリコンゲート電極８ｃの表面上には、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ソース電極１４が配置される。層間絶縁膜１２にはコンタクトホール１３が形成されており、コンタクトホール１３を介してｐコンタクト領域９およびｎソース領域６がソース電極１４に電気的に接続される。
【００７９】
第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。ｐチャネル領域５およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９、ｐチャネル領域５、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００８０】
ゲートパッド電極１５直下に配置されるｐｎ並列カラム４、ゲートパッド電極１５とソース電極１４との間の部分の直下に配置されるｐｎ並列カラム４、およびソース電極１４直下に配置されるｐｎ並列カラム４は一体的に形成される。ｐｎ並列カラム４の平面形状はストライプ状である。ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、ｐウェル領域１６の底面（ドレイン側の面）は、ｐｎ並列カラム４のｐカラム２に接している。すなわち、ｐカラム２上（ソース側の表面上）には、ｐカラム２がストライプ状に延びる方向に、ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａおよびｐウェル領域１６が順に連結された状態で配置される。ｐｎ並列カラム４は、例えば、エピタキシャル成長と選択的なイオン注入との組み合わせを複数回繰り返すことで形成される。
【００８１】
また、図１（ｂ）に示すように、ソース電極１４の直下のｐチャネル領域５は、ｐチャネル領域５の延伸箇所５ａによってゲートパッド電極１５の直下のｐウェル領域１６に連結される。また、ソース電極１４の直下のｐコンタクト領域９は、ｐコンタクト領域９の延伸箇所９ａによってゲートパッド電極１５の直下のｐ高濃度領域１７に接続される。ゲートパッド電極１５の直下のポリシリコンゲート電極８ａとソース電極１４の直下のポリシリコンゲート電極８ｃとは、ポリシリコンゲート電極８ｂによって電気的に接続される。
【００８２】
上述したｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、およびｐウェル領域１６は、例えば、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロン（Ｂ）を用い、ボロンドーズ量を４×１０13／ｃｍ2以上７×１０13／ｃｍ2以下程度とし、これらのｐ型領域の拡散深さを３μｍ程度としてもよい。また、ｐコンタクト領域９、ｐコンタクト領域９の延伸箇所９ａ、およびｐ高濃度領域１７は、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロンを用い、ボロンドーズ量を３×１０15／ｃｍ2程度とし、これらのｐ型領域の拡散深さを１μｍ程度としてもよい。図２においては、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７を模式的に図示しており、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７それぞれの拡散深さは便宜的に深く図示されている。
【００８３】
ｎソース領域６は、ソース電極１４の直下のみに形成される。その理由は、次の通りである。ｎソース領域６をソース電極１４の直下からゲートパッド電極１５の直下にまで延在させた場合、ソース電極１４とゲートパッド電極１５との間に層間絶縁膜１２が露出し、外部から侵入した電荷がこの層間絶縁膜１２の露出部に蓄積されてゲート電圧のしきい値（Ｖｔｈ）が局所的に低下する。ゲート電圧のしきい値（Ｖｔｈ）が低下することにより、電流が流れやすくなるため半導体装置が発熱し、半導体装置が破壊する虞があるからである。
【００８４】
図１および図２において、ゲートパッド電極１５直下のｐウェル領域１６の幅（第１方向と直交する第２方向（短手方向）の幅）Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４よりそれぞれ広くする（Ｗ１＞Ｗ３、Ｗ２＞Ｗ４）。これにより、ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（正孔流）Ｉの電流経路の抵抗Ｒを低減させることができ、抵抗Ｒで発生する電圧Ｖを低減させることができる。ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐカラム２の抵抗に比べて一桁以上小さい。これにより、ボディダイオード２１の逆回復過程で発生する、ゲート酸化膜７の、ゲートパッド電極１５直下の部分での絶縁破壊を防止することができる。
【００８５】
上記電流Ｉの電流経路において、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（以下、電流経路の抵抗とする）Ｒｏは、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒが主体になる。その理由は、ソース電極１４とゲートパッド電極１５との間の部分の直下におけるｐチャネル領域５およびｐコンタクト領域９の延伸箇所５ａ，９ａの長さ（第１方向の幅）が短く、この部分での抵抗値が非常に小さいため、無視することができるからである。また、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（以下、ゲートパッド電極１５直下の電流とする）Ｉを固定した場合、電流Ｉと抵抗Ｒとの積である電圧Ｖもｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。
【００８６】
具体的には、例えば、ｐウェル領域１６の幅Ｗ１を１２μｍ程度とし、ｐチャネル領域５の幅Ｗ３を８μｍ程度とし、ｐ高濃度領域１７の幅Ｗ２を６μｍ程度とし、ｐコンタクト領域９の幅Ｗ４を４μｍ程度とした場合、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（電流経路の抵抗）Ｒｏは、従来構造（ｐウェル領域８６の幅Ｗ１’＝８μｍ、ｐ高濃度領域８７の幅Ｗ２’＝４μｍ）の同部分に比べて３０％程度低減させることができる。従来構造とは、ゲートパッド電極８５直下のｐウェル領域８６の幅Ｗ１’およびｐ高濃度領域８７の幅Ｗ２’がそれぞれソース電極８４直下のｐチャネル領域７５の幅Ｗ３’およびｐコンタクト領域７９の幅Ｗ４’と等しい超接合型ＭＯＳＦＥＴ６００である（Ｗ１’＝Ｗ３’、Ｗ２’＝Ｗ４’：図１１，１２参照）。
【００８７】
従って、ボディダイオード２１の逆回復電流によってｐウェル領域１６の、ゲートパッド電極１５の中央直下の部分で発生する電圧（以下、ゲートパッド電極１５の中央直下の電圧とする）Ｖｏを３０％程度低減させることができ、ゲート酸化膜７の、ゲートパッド電極１５直下の部分の絶縁破壊を防止することができる。その結果、超接合型ＭＯＳＦＥＴ１０１のゲートとソースとの短絡を防止することができる。尚、このゲートパッド電極１５の中央直下の電圧Ｖｏは、コンタクトホール１３の端部における電位を基準とした電圧である。
【００８８】
ｐウェル領域１６およびｐチャネル領域５を形成する際にポリシリコンゲート電極８ａおよびポリシリコンゲート電極８ｃをマスクに使用する場合、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの幅Ｗ５は、ソース電極１４の直下のポリシリコンゲート電極８ｃの幅Ｗ６より狭くする（Ｗ５＜Ｗ６）。これにより、ゲートパッド電極１５直下のｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、それぞれ、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４より広くすることができる。また、ゲートパッド電極１５の中央直下の電圧Ｖｏの低減幅は小さくなるが、ｐ高濃度領域１７の幅Ｗ２とｐコンタクト領域９の幅Ｗ４とをほぼ同じ幅としてもよい（Ｗ２＝Ｗ４）。
【００８９】
次に、上述した実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１のゲートパッド電極１５の中央直下の電圧Ｖｏについて検証した。図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏ（ｐウェル領域の電位）およびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。このシミュレーションは単位セル（ｐウェル領域１６、ｐチャネル領域５の延伸箇所５ａ、ｐチャネル領域５とｐ高濃度領域１７、ｐコンタクト領域９の延伸箇所９ａ、ｐコンタクト領域９およびｐｎ並列カラム４からなる箇所）に対して行った。ゲートパッド電極１５直下のｐウェル領域１６の長さ（第１方向の幅）は１ｍｍ程度であり、ｐウェル領域１６の中央から端部までの長さは５００μｍ程度とした。図３中の一点鎖線は従来の超接合型ＭＯＳＦＥＴ６００を示し、実線は本発明の実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１を示す。
【００９０】
図３に示すように、従来構造（一点鎖線）に比べて、本発明の構造（実線）のゲートパッド電極１５の中央直下の電圧Ｖｏは３０％程度小さくなり、ゲート酸化膜７の絶縁破壊を防止することができることが確認された。本発明においては、ｐウェル領域１６を互いに離して配置し、且つ、ｐウェル領域１６の幅Ｗ１をｐチャネル領域５の幅Ｗ３より広くすることで電流経路の抵抗Ｒｏを低くすることができる。このため、各ｐウェル領域１６間で不純物濃度にばらつきがある場合であっても、ゲートパッド電極１５中央直下の部分でゲート酸化膜７が絶縁破壊に至ることを防止することができる。
【００９１】
以上、説明したように、実施の形態１によれば、ゲートパッド電極直下のｐウェル領域の幅を、ソース電極直下のｐチャネル領域の幅より広くすることで、ボディダイオードの逆回復過程に、ｐウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができるため、ゲート酸化膜７が絶縁破壊に至ることを防止することができる。
【００９２】
実施の形態２．
次に、実施の形態２にかかる半導体装置の構成について説明する。図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。実施の形態２にかかる半導体装置２００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図４には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。この図４は図２（ａ）に示す断面構造の変形例である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａを備えていない点である。
【００９３】
実施の形態２においては、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７が絶縁破壊を起こすことはない。また、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じず、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、例えば新たなフォトレジストマスクなどを用いればよい。
【００９４】
また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない構成としてもよい。尚、ゲートパッド電極１５直下のゲート酸化膜７を備えない構成としてもよい。また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない場合、ゲートパッド電極１５とソース電極１４との間の部分の直下のゲート酸化膜７も備えない構成としてもよい。
【００９５】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００９６】
実施の形態３．
次に、実施の形態３にかかる半導体装置の構成について説明する。図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。実施の形態３にかかる半導体装置３００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図５には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。この図５は図２（ａ）に示す断面構造の変形例である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの大きさ（表面積）をゲートパッド電極１５と同じ大きさにした点である。
【００９７】
実施の形態３においては、ゲートパッド電極１５直下全域に複数の単位セルに亘って１つのポリシリコンゲート電極８ａが配置される。この場合、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じないため、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、実施の形態２と同様に、新たなフォトレジストマスクなどを用いればよい。
【００９８】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【００９９】
実施の形態４．
次に、実施の形態４にかかる半導体装置の構成について説明する。図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。実施の形態４にかかる半導体装置４００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図６には、図１（ｂ）の切断線Ｘ４−Ｘ４および切断線Ｙ−Ｙにおける断面構造を示す。図６（ａ）には、図１（ｂ）の切断線Ｙ−Ｙにおける断面構造を示す。図６（ｂ）には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図６（ｃ）には、図１（ｂ）の切断線Ｘ４−Ｘ４における断面構造を示す。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとを電気的に切り離した点である。
【０１００】
例えば、図６（ａ）に示すように、ゲートパッド電極１５の外周部直下のポリシリコンゲート電極８ａに切り欠き３０を形成することで、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとが電気的に切り離される。切り欠き３０とは、例えば数μｍ程度の長さでポリシリコンゲート電極８ａがない箇所である。切り欠き３０の長さは、種々変更可能である。切り欠き３０を入れることで、ゲートパッド電極１５直下のポリシリコンゲート電極８ａはフローティング電位になっている。これにより、ゲートパッド電極１５直下に配置されるｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７に電圧が印加されないため、ゲート酸化膜７は絶縁破壊しない。
【０１０１】
ゲートパッド電極１５の直下において、切り欠き３０を入れない箇所には、図６（ｂ）に示すように、実施の形態１（図２（ａ））と同様にポリシリコンゲート電極８ａが配置される。一方、図６（ｃ）に示すように、切り欠き３０を入れた箇所においては、ポリシリコンゲート電極８ａが配置されないことで、層間絶縁膜１２が平坦化される。尚、図６では、ｐウェル領域１６上のポリシリコンゲート電極８ａに切り欠き３０を入れた場合を例に説明しているが、ポリシリコンゲート電極８ｃとポリシリコンゲート電極８ａとが電気的に切り離されていればよく、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｃに切り欠きを入れても構わない。
【０１０２】
また、実施の形態３を適用し、ゲートパッド電極１５直下全域に亘って、ゲートパッド電極１５と同じ大きさの１つのポリシリコンゲート電極８ａを配置してもよい。
【０１０３】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
【０１０４】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明しているが、図７，８に示すようなプレーナゲート型ＭＯＳＦＥＴや超接合型ＩＧＢＴ、プレーナゲート型ＩＧＢＴにも適用することができる。また、上述した各実施の形態では、ｐｎ並列カラムの長手方向（ｐｎ並列カラムがストライプ状に延びる方向）とｐチャネル領域の長手方向（ｐチャネル領域がストライプ状に延びる方向）とが平行である場合を例に説明しているが、ｐｎ並列カラムの長手方向と第２導電型チャネル領域の長手方向とを直交させてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１０５】
以上のように、本発明にかかる半導体装置は、超接合型ＭＯＳトランジスタなどＭＯＳ型半導体装置に有用である。
【符号の説明】
【０１０６】
１  超接合半導体基板
１ａ  第１ｎ層
１ｂ  第２ｎ層
２  ｐカラム
３  ｎカラム
４  ｐｎ並列カラム
５  ｐチャネル領域
５ａ，９ａ  延伸箇所
６  ｎソース領域
７  ゲート酸化膜
８，８ａ，８ｂ，８ｃ  ポリシリコンゲート電極
９  ｐコンタクト領域
１０  ｎドレイン領域
１１  ドレイン電極
１２  層間絶縁膜
１３  コンタクトホール
１４  ソース電極
１５  ゲートパッド電極
１６  ｐウェル領域
１７  ｐ高濃度領域
２１  ボディダイオード
２２，２３  ｐｎ接合
３０  切り欠き
１００，２００，３００，４００  半導体装置
１０１  超接合型ＭＯＳＦＥＴ
Ｗ１  ｐウェル領域の幅
Ｗ２  ｐ高濃度領域の幅
Ｗ３  ｐチャネル領域の幅
Ｗ４  ｐコンタクト領域の幅
Ｗ５  ゲートパッド電極の直下のポリシリコンゲート電極の幅
Ｗ６  ソース電極の直下のポリシリコンゲート電極の幅
【図１】
2015107742.tif 000003
【図２】
2015107742.tif 000004
【図３】
2015107742.tif 000005
【図４】
2015107742.tif 000006
【図５】
2015107742.tif 000007
【図６】
2015107742.tif 000008
【図７】
2015107742.tif 000009
【図８】
2015107742.tif 000010
【図９】
2015107742.tif 000011
【図１０】
2015107742.tif 000012
【図１１】
2015107742.tif 000013
【図１２】
2015107742.tif 000014
【図１３】
2015107742.tif 000015
【図１４】
2015107742.tif 000016
【手続補正書】
【提出日】平成28年1月8日(2016.1.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の第１導電型半導体層と、
前記第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムと、
前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に配置される第２の第１導電型半導体層と、
前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で配置され、かつ前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する第２導電型チャネル領域と、
前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して配置される第１のゲート電極と、
前記第１のゲート電極の表面に配置される層間絶縁膜と、
前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
前記第１の第１導電型半導体層の第２主面上に配置された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に接続されたドレイン電極と、
を備え、
前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
【請求項２】
前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に前記ゲート絶縁膜を介して配置される第２のゲート電極と、
前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース電極と前記ゲートパッド電極との間に、
前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接し、かつ前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置された第３のゲート電極と、
前記第３のゲート電極の表面に配置された前記層間絶縁膜と、をさらに備え、
前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で配置された第２導電型チャネル領域と、
前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型チャネル領域の前記第１方向の一方の端部に連結された第２導電型ウェル領域と、
前記第２導電型チャネル領域の内部に配置された第１導電型ソース領域と、
前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で配置され、前記第１導電型ソース領域に接する第２導電型コンタクト領域と、
前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で配置され、かつ前記第１方向の一方の端部が前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結された第２導電型高濃度領域と、
前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して配置された第１のゲート電極と、
前記第１のゲート電極の表面に配置される層間絶縁膜と、
前記層間絶縁膜上に配置され、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続されたソース電極と、
前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間して配置され、前記第１のゲート電極に電気的に接続されたゲートパッド電極と、
前記第１導電型ドリフト層の第２主面上に配置された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域に接続されたドレイン電極と、
を備え、
前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広いことを特徴とする半導体装置。
【請求項５】
前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第２のゲート電極と、
前記第２のゲート電極の表面に配置された前記層間絶縁膜と、
をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ソース電極と前記ゲートパッド電極との間に、
前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する第１の第２導電型延伸領域と、
前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなり、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する第２の第２導電型延伸領域と、
前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して配置される第３のゲート電極と、
前記第３のゲート電極の表面に配置される前記層間絶縁膜と、をさらに備え、
前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする請求項１〜６いずれか一つに記載の半導体装置。
【請求項８】
前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
【請求項９】
前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする請求項２、３、５、６のいずれか一つに記載の半導体装置。
【請求項１０】
前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする請求項２、３、５、６、８、９のいずれか一つに記載の半導体装置。
【請求項１１】
前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする請求項１、２、３、７、８、９、１０のいずれか一つに記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＯＳ（金属−酸化膜−半導体）型半導体装置として、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が公知である。従来のＭＯＳ型半導体装置について、半導体基板上に平板状にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）を設けたプレーナゲート型ＭＯＳＦＥＴを例に説明する。図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。図８は、図７（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【０００３】
図７（ａ）にはｎ半導体基板（半導体チップ）５１のおもて面に配置されたソース電極６１、ゲートパッド電極６２およびゲートランナー６２ａの平面レイアウトを示し、図７（ｂ）には図７（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図７（ｂ）では、ｎ半導体基板５１のおもて面に配置されたゲート酸化膜５５、ポリシリコンゲート電極５６および層間絶縁膜５９を図示省略し、コンタクトホール６０、ソース電極６１およびゲートパッド電極６２を破線で示す。図８（ａ）には、図７（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図８（ｂ）には図７（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図８（ｃ）には、図７（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。
【０００４】
図７（ａ）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００は、ｎ半導体基板５１のおもて面にゲートパッド電極６２およびソース電極６１を備える。ゲートパッド電極６２は、活性領域の、チップ外周側に配置される。ソース電極６１は、活性領域の、ゲートパッド電極６２が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極６２の３辺を囲む。ゲートパッド電極６２には、ソース電極６１の周囲を取り囲むように配置されたゲートランナー６２ａが接続される。プレーナ型ＭＯＳＦＥＴ５００の最外周（チップ最外周）には、活性領域の周囲を囲むように耐圧終端構造部が配置される。活性領域は、オン状態のときに電流が流れる領域である。耐圧終端構造部は、ｎドリフト領域５１ａの基板おもて面側の電界を緩和し耐圧を保持する領域である。
【０００５】
図８（ａ）には、図７（ｂ）のゲートパッド電極６２の、ソース電極６１に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極６２を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図８（ａ）に示すように、ゲートパッド電極６２の直下（ｎドリフト領域５１ａ側）において、ｎドリフト領域５１ａとなるｎ半導体基板５１のおもて面の表面層には、１つのｐウェル領域６３が形成される。ｐウェル領域６３の表面上には、基板おもて面側の表面層に、１つのｐ高濃度領域６４が形成される。ｎ半導体基板５１のおもて面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面上には層間絶縁膜５９が形成され、さらに層間絶縁膜５９の表面上にはゲートパッド電極６２が配置される。
【０００６】
ポリシリコンゲート電極５６は、図示省略する配線によって層間絶縁膜５９上のゲートパッド電極６２に接続される。ｎ半導体基板５１の裏面の表面層にはｎドレイン領域５７が配置される。また、ｎ半導体基板５１の裏面には、ｎドレイン領域５７に接続するドレイン電極５８が配置される。ｎ半導体基板５１のうち、ｐウェル領域６３とｎドレイン領域５７とに挟まれた部分がｎドリフト領域５１ａである。ｐウェル領域６３とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
【０００７】
図８（ｂ）には、図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図７（ｂ）のゲートパッド電極６２とソース電極６１との間の部分とは、ゲートパッド電極６２の外周を示す破線と、ソース電極６１の外周を示す破線とに挟まれた部分である。図８（ｂ）に示すように、ゲートパッド電極６２とソース電極６１との間の部分の直下において、ｎ半導体基板５１の表面層には、離間した複数の延伸箇所５２ａが配置される。延伸箇所５２ａの内部には、基板おもて面側の表面層に、延伸箇所５４ａが選択的に配置される。延伸箇所５２ａとは、ソース電極６１の直下に配置された後述するｐチャネル領域５２の、ゲートパッド電極６２側に延在する部分である。延伸箇所５４ａとは、ソース電極６１の直下に配置された後述するｐコンタクト領域５４の、ゲートパッド電極６２側に延在する部分である。
【０００８】
隣り合う延伸箇所５２ａの間に亘るようにゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。ポリシリコンゲート電極５６の表面には、ポリシリコンゲート電極５６間に露出するｐチャネル領域５２の延伸箇所５２ａおよびｐコンタクト領域５４の延伸箇所５４ａの表面に亘って、層間絶縁膜５９が配置される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２の延伸箇所５２ａとｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４の延伸箇所５４ａ、ｐチャネル領域５２の延伸箇所５２ａ、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
【０００９】
図８（ｃ）には、図７（ｂ）のソース電極６１の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図８（ｃ）に示すように、ソース電極６１の直下において、ｎ半導体基板５１の表面層には、離間した複数のｐチャネル領域５２が配置される。ｐチャネル領域５２の内部には、基板おもて面側の表面層に、ｎソース領域５３およびｐコンタクト領域５４がそれぞれ選択的に形成される。ｐコンタクト領域５４は、ｎソース領域５３に接するように、且つｎソース領域５３よりもｐチャネル領域５２の中央側に配置される。隣り合うｐチャネル領域５２に配置されたｎソース領域５３間に亘って、ｐチャネル領域５２の、ｎソース領域５３とｎ半導体基板５１とに挟まれた部分の表面上には、ゲート酸化膜５５を介してポリシリコンゲート電極５６が配置される。
【００１０】
ポリシリコンゲート電極５６の表面には、層間絶縁膜５９が配置される。層間絶縁膜５９の表面には、ソース電極６１が配置される。層間絶縁膜５９にはコンタクトホール６０が形成されており、コンタクトホール６０を介してｐコンタクト領域５４およびｎソース領域５３がソース電極６１に電気的に接続される。ｎ半導体基板５１の裏面側には、ゲートパッド電極６２の直下と同様に、ｎドレイン領域５７およびドレイン電極５８が配置される。ｐチャネル領域５２とｎドリフト領域５１ａとの界面には、ｐｎ接合６５ａが形成される。寄生ダイオードであるボディダイオード６５は、ｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で構成される。
【００１１】
図７（ｂ）に示すように、ソース電極６１の直下の複数のｐチャネル領域５２は、ストライプ状の平面レイアウトで配置される。ｐチャネル領域５２の内部には、ｐチャネル領域５２がストライプ状に延びる方向に平行に例えば直線状の２つのｎソース領域５３が離間して配置される。離間して配置されたｎソース領域５３の間には、各ｎソース領域５３に接するようにｐコンタクト領域５４が配置される。ｐチャネル領域５２およびｐコンタクト領域５４は、それぞれ延伸箇所５２ａ，５４ａを介してゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４に連結される。
【００１２】
ｐチャネル領域５２、ｐチャネル領域５２の延伸箇所５２ａおよびｐウェル領域６３は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。また、ｐコンタクト領域５４、ｐコンタクト領域５４の延伸箇所５４ａおよびｐ高濃度領域６４は、同一の不純物濃度および同一の拡散深さで、同一のマスクを用いてイオン注入により形成される。
【００１３】
このように、ゲートパッド電極６２直下に形成された一つのｐウェル領域６３がソース電極６１下面の複数のｐチャネル領域５２に連結される。これによって、プレーナゲート型ＭＯＳＦＥＴ５００のドレイン・ソース間に正電圧が印加したときに、ｐチャネル領域５２およびｐウェル領域６３とｎドリフト領域５１ａとの間のｐｎ接合６５ａから広がる空乏層はゲートパッド電極６２直下で均一に広がる。これにより、ゲートパッド電極６２直下での電界集中が抑制されて、高い耐圧を確保することができる。
【００１４】
プレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作（逆回復過程における過剰な正孔６７および電子６８の動き）について説明する。図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。図９（ａ−１），９（ａ−２）にはボディダイオード６５に順電流Ｉｆが流れた場合を示し、図９（ｂ−１），９（ｂ−２）にはボディダイオード６５に逆電流Ｉｒが流れた場合を示す。また、９（ａ−１），９（ｂ−１）にはゲートパッド電極６２の直下のキャリアの動きを示し、９（ａ−２），９（ｂ−２）にはソース電極６１の直下のキャリアの動きを示す。
【００１５】
図９（ａ−１），９（ｂ−１）に示すゲートパッド電極６２の直下では、上述したようにｐ高濃度領域６４、ｐウェル領域６３、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。図９（ａ−２），９（ｂ−２）に示すソース電極６１の直下では、上述したようにｐコンタクト領域５４、ｐチャネル領域５２、ｎドリフト領域５１ａ、およびｎドレイン領域５７で寄生ダイオードであるボディダイオード６５が構成される。
【００１６】
図９（ａ−１），９（ａ−２）に示すように、プレーナゲート型ＭＯＳＦＥＴ５００のドレインとソースとの間に負電圧が印加された場合には、ボディダイオード６５に順電流Ｉｆが流れる。この順電流Ｉｆにより、ｎドリフト領域５１ａには過剰の正孔６７および過剰の電子６８が蓄積される。一方、図９（ｂ−１），９（ｂ−２）に示すように、ボディダイオード６５が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐチャネル領域５２およびｐウェル領域６３へ流れ込み、過剰な電子６８はｎドレイン領域５７へ流れ込む。その結果、キャリアの過剰な蓄積状態は解消されて、プレーナゲート型ＭＯＳＦＥＴ５００の耐圧が維持される。
【００１７】
このようにボディダイオード６５に逆電流Ｉｒが流れると、この逆電流Ｉｒは、ゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４にも流れ込む。また、ｐウェル領域６３およびｐ高濃度領域６４に流れ込んだ逆電流Ｉｒは、ｐウェル領域６３およびｐ高濃度領域６４からｐチャネル領域５２およびｐコンタクト領域５４に流れ込み、さらにコンタクトホール６０を経由してソース電極６１に流れ込む。この逆電流Ｉｒの電流経路での抵抗Ｒｐ（図７（ｂ）参照）によって、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇する。
【００１８】
このようにボディダイオード６５に流れる逆電流Ｉｒによってｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位が上昇するが、ｐウェル領域６３は、ゲートパッド電極６２直下全域に亘って一つの領域として形成される。そのため、ゲートパッド電極６２の直下に形成されるボディダイオード６５のｐｎ接合６５ａの表面積は広く、過剰な正孔６７がｐコンタクト領域５４からソース電極６１へ流れ込む電流経路の抵抗Ｒｐは小さい。従って、ｐウェル領域６３の、ゲートパッド電極６２中央直下の部分の電位上昇は小さい。
【００１９】
しかしながら、ｐウェル領域６３およびｐ高濃度領域６４はゲートパッド電極６２直下全域に一つの領域として配置されるので、ｐウェル領域６３およびｐ高濃度領域６４の不純物濃度がそれぞれの面内でばらついている場合、部分的に抵抗の低い箇所が生じる。この抵抗の低い箇所に周囲から電流（正孔６７）が流れ込み、当該抵抗の低い箇所に連結するｐチャネル領域５２に流れ込む。そのため、ｐウェル領域６３およびｐ高濃度領域６４の電位が上昇して、ｐウェル領域６３とポリシリコンゲート電極５６とに挟まれたゲート酸化膜５５に大きな電圧が印加され、ゲート酸化膜５５が絶縁破壊を起こす虞がある。
【００２０】
プレーナゲート型ＭＯＳＦＥＴ５００をスイッチとして用いる場合、ボディダイオード６５は還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）として機能する。図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。図１０には、インバータ回路の動作にインバータ回路に流れる還流電流Ｉｏを示す。スイッチＭ１，Ｍ２を直列接続したハーフブリッジ回路を端子Ｐ，Ｎ間に並列に接続した三相出力のインバータ回路を例に説明する。スイッチＭ１，Ｍ２として、例えば上述したプレーナゲート型ＭＯＳＦＥＴ５００が用いられる。各ハーフブリッジ回路のスイッチＭ１，Ｍ２間には、誘導負荷Ｍが接続される。各スイッチＭ１，Ｍ２にはそれぞれ還流ダイオードＦＷＤが並列に接続される。
【００２１】
図１０に示すように、誘導負荷Ｍおよび還流ダイオードＦＷＤに還流電流Ｉｏが流れている状態でスイッチＭ１をオンすると、スイッチＭ１がオンしてスイッチＭ１からスイッチＭ２へ向って電流ＩＭ１が流れる。この電流ＩＭ１は、還流ダイオードＦＷＤおよびボディダイオード６５にすでに流れている還流電流Ｉｏを打ち消すように流れて還流ダイオードＦＷＤおよびボディダイオード６５をオフ状態にする。図１０において、スイッチＭ１は上アームのＭＯＳＦＥＴ、スイッチＭ２は下アームのＭＯＳＦＥＴ、電流ＩＭ１はスイッチＭ１の電流、端子Ｐはインバータ回路の正極端子、端子Ｎはインバータ回路の負極端子である。図９（ａ）に示す順電流Ｉｆは、図１０の誘導負荷Ｍが接続したインバータ回路の動作において誘導負荷Ｍおよび還流ダイオードＦＷＤに流れる還流電流Ｉｏの一部でボディダイオード６５に流れる順電流Ｉｆである。
【００２２】
次に、従来のＭＯＳ型半導体装置の別の一例として、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴ（以下、超接合型ＭＯＳＦＥＴとする）について説明する。図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。図１２は、図１１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。図１１（ａ）には半導体基板（以下、超接合半導体基板（半導体チップ）とする）７１のおもて面に配置されたソース電極８４、ゲートパッド電極８５およびゲートランナー８５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）７４を破線で示す。図１１（ｂ）には、図１１（ａ）の矩形枠Ｂで囲む部分を拡大して示す。図１１（ｂ）では、超接合半導体基板７１のおもて面に配置されたゲート酸化膜７７、ポリシリコンゲート電極７８および層間絶縁膜８２を図示省略し、コンタクトホール８３、ソース電極８４およびゲートパッド電極８５を破線で示す。
【００２３】
図１２（ａ）には、図１１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図１２（ｂ）には、図１１（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図１２（ｃ）には図１１（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。図１１（ａ）に示すように、超接合型ＭＯＳＦＥＴ６００は、超接合半導体基板７１のおもて面にゲートパッド電極８５およびソース電極８４を備える。ゲートパッド電極８５には、ソース電極８４の周囲を取り囲むように配置されたゲートランナー８５ａが接続される。ゲートパッド電極８５、ソース電極８４、ゲートランナー８５ａおよび耐圧終端構造部の平面レイアウトは、図７（ａ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２、ソース電極６１、ゲートランナー６２ａおよび耐圧終端構造部と同様である。
【００２４】
図１２（ａ）には、図１１（ｂ）のゲートパッド電極８５の、ソース電極８４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極８５を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図１２（ａ）に示すように、ゲートパッド電極８５の直下（ｐｎ並列カラム７４側）において、第１ｎ層７１ａ上（後述するｎドレイン領域８０側に対して反対側の表面上）には、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したｐｎ並列カラム７４が配置される。ｐｎ並列カラム７４上には、第２ｎ層７１ｂが配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐウェル領域８６が配置される。ｐウェル領域８６は、ゲートパッド電極８５直下における耐圧を維持する機能を有する。
【００２５】
ｐウェル領域８６の内部には、基板おもて面側の表面層に、ｐ高濃度領域８７が選択的に配置される。ポリシリコンゲート電極７８は、隣り合うｐウェル領域８６の間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面上には、ポリシリコンゲート電極７８間に露出するｐウェル領域８６およびｐ高濃度領域８７の表面に亘って、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ゲートパッド電極８５が配置される。ポリシリコンゲート電極７８は、図示省略する配線によってゲートパッド電極８５と電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側の表面に、ｎドレイン領域８０が配置される。超接合半導体基板７１は、ドレイン側からｎドレイン領域８０、第１ｎ層７１ａ、ｐｎ並列カラム７４および第２ｎ層７１ｂを順に積層してなる。ｎドレイン領域８０に接続するドレイン電極８１が配置される。
【００２６】
ｐウェル領域８６およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐ高濃度領域８７、ｐウェル領域８６、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
【００２７】
図１２（ｂ）は、図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図１１（ｂ）のゲートパッド電極８５とソース電極８４との間の部分とは、ゲートパッド電極８５の外周を示す破線と、ソース電極８４の外周を示す破線とに挟まれた部分である。図１２（ｂ）に示すように、ゲートパッド電極８５とソース電極８４との間の部分の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達する延伸箇所７５ａが配置される。
【００２８】
延伸箇所７５ａの内部には、基板おもて面側の表面層に、延伸箇所７９ａが選択的に配置される。延伸箇所７５ａとは、ソース電極８４の直下に配置された後述するｐチャネル領域７５の、ゲートパッド電極８５側に延在する部分である。延伸箇所７９ａとは、ソース電極８４の直下に配置された後述するｐコンタクト領域７９の、ゲートパッド電極８５側に延在する部分である。ポリシリコンゲート電極７８は、隣り合う延伸箇所７５ａの間に亘るようにゲート酸化膜７７を介して配置される。ポリシリコンゲート電極７８の表面には、ポリシリコンゲート電極７８間に露出するｐチャネル領域７５の延伸箇所７５ａおよびｐコンタクト領域７９の延伸箇所７９ａの表面に亘って、層間絶縁膜８２が配置される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。
【００２９】
ｐチャネル領域７５の延伸箇所７５ａおよびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９３が形成される。ボディダイオード９１は、ｐコンタクト領域７９の延伸箇所７９ａ、ｐチャネル領域７５の延伸箇所７５ａ、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
【００３０】
図１２（ｃ）には、図１１（ｂ）のソース電極８４の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図１２（ｃ）に示すように、ソース電極８４の直下において、第１ｎ層７１ａ上には、ゲートパッド電極８５の直下と同様に、ｐｎ並列カラム７４および第２ｎ層７１ｂが順に配置される。第２ｎ層７１ｂの内部には、深さ方向にｐｎ並列カラム７４の各ｐカラム７２それぞれに対向する位置に、第２ｎ層７１ｂを貫通してｐｎ並列カラム７４のｐカラム７２に達するｐチャネル領域７５が配置される。ｐチャネル領域７５の内部には、基板おもて面側の表面層に、ｎソース領域７６およびｐコンタクト領域７９がそれぞれ選択的に形成される。ｐコンタクト領域７９は、ｎソース領域７６に接するように、且つｎソース領域７６よりもｐチャネル領域７５の中央側に配置される。
【００３１】
隣り合うｐチャネル領域７５に配置されたｎソース領域７６間に亘って、ｐチャネル領域７５の、ｎソース領域７６と第２ｎ層７１ｂとに挟まれた部分の表面上に、ゲート酸化膜７７を介してポリシリコンゲート電極７８が配置される。ポリシリコンゲート電極７８の表面上には、層間絶縁膜８２が配置される。層間絶縁膜８２の表面上には、ソース電極８４が配置される。層間絶縁膜８２にはコンタクトホール８３が形成されており、コンタクトホール８３を介してｐコンタクト領域７９およびｎソース領域７６がソース電極８４に電気的に接続される。第１ｎ層７１ａの、ｐｎ並列カラム７４側に対して反対側には、ゲートパッド電極８５の直下と同様に、ｎドレイン領域８０およびドレイン電極８１が配置される。
【００３２】
ｐチャネル領域７５およびｐカラム７２のｐ領域と、第２ｎ層７１ｂ、ｎカラム７３および第１ｎ層７１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合９２が形成される。ボディダイオード９１は、ｐコンタクト領域７９、ｐチャネル領域７５、ｐカラム７２、第１ｎ層７１ａ、およびｎドレイン領域８０で構成される。
【００３３】
ゲートパッド電極８５の直下に配置されるｐｎ並列カラム７４、ゲートパッド電極８５とソース電極８４との間の部分の直下に配置されるｐｎ並列カラム７４、およびソース電極８４直下に配置されるｐｎ並列カラム７４は一体的に形成される。ｐｎ並列カラム７４の平面形状はストライプ状であり、不純物濃度、形状、および寸法も同一で、同時に形成される。すなわち、図１１（ａ）に示すように、ｐカラム７２とｎカラム７３とを交互に繰り返し配置したストライプ状の平面レイアウトでｐｎ並列カラム７４が配置される。
【００３４】
また、図１１（ｂ）に示すように、ｐチャネル領域７５、ｎソース領域７６およびｐコンタクト領域７９の平面レイアウトは、図７（ｂ）に示すプレーナゲート型ＭＯＳＦＥＴ５００のｐチャネル領域５２、ｎソース領域５３およびｐコンタクト領域５４と同様である。ゲートパッド電極８５直下のｐウェル領域８６とソース電極８４直下のｐチャネル領域７５とは、互いにｐチャネル領域７５の延伸箇所７５ａを介して連結される。ｐウェル領域８６は、ｐチャネル領域７５に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐチャネル領域７５と同一であり、ｐチャネル領域７５と同時に形成される。また、ゲートパッド電極８５直下のｐ高濃度領域８７とソース電極８４直下のｐコンタクト領域７９とは、互いにｐコンタクト領域７９の延伸箇所７９ａを介して連結される。ｐ高濃度領域８７は、ｐコンタクト領域７９に平行なストライプ状の平面レイアウトで配置され、その不純物濃度、形状および寸法はｐコンタクト領域７９と同一であり、ｐコンタクト領域７９と同時に形成される。
【００３５】
このように超接合型ＭＯＳＦＥＴ６００では、チップ面内の耐圧均一化を図るために、ゲートパッド電極８５直下にも、ソース電極８４直下と同様に、ｐｎ並列カラム７４が形成される。ソース電極８４直下のｐチャネル領域７５に連結されるゲートパッド電極８５直下のｐウェル領域８６は、ｐチャネル領域７５と異なる形状であっても、チップ面内の耐圧にはほとんど影響がない。
【００３６】
また、超接合型ＭＯＳＦＥＴ６００は、図７に示したプレーナゲート型ＭＯＳＦＥＴ５００と異なり、ゲートパッド電極８５直下全域に一つのｐ領域を配置せずに、ｐウェル領域８６およびｐ高濃度領域８７をそれぞれストライプ状の平面レイアウトで配置している。このため、ストライプを構成する直線状の各ｐウェル領域８６および各ｐ高濃度領域８７の表面積は、それぞれ、図７のプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐウェル領域６３およびｐ高濃度領域６４の表面積より小さい。したがって、ｐウェル領域８６およびｐ高濃度領域８７の不純物濃度がばらついて部分的に抵抗の低い箇所が生じ、この抵抗の低い箇所に周囲から電流（後述する逆電流Ｉｒとしての正孔６７）が流れ込んだとしても、ｐウェル領域８６およびｐ高濃度領域８７の電位の上昇が抑えられる。このため、ｐウェル領域８６とポリシリコンゲート電極７８とに挟まれたゲート酸化膜７７に印加される電圧が小さく、不純物濃度のばらつきによるゲート酸化膜７７の絶縁破壊が抑制される。
【００３７】
また、この超接合型ＭＯＳＦＥＴ６００では、ゲートパッド電極８５直下のｐｎ接合９２（ボディダイオード９１）の面積はプレーナゲート型ＭＯＳＦＥＴ５００のゲートパッド電極６２直下のｐｎ接合６５ａ（ボディダイオード６５）の面積に比べると大きくなる。そのために、ボディダイオード９１の逆回復過程において、ゲートパッド電極８５直下のｐウェル領域８６およびｐ高濃度領域８７を経由してｐチャネル領域７５およびｐコンタクト領域７９に流れ込む正孔６７の量は、プレーナゲート型ＭＯＳＦＥＴ５００に比べて大きくなる。しかし、この正孔６７は各ｐウェル領域８６および各ｐ高濃度領域８７に比較的均等に分散して流れ、抵抗の低い特定のｐウェル領域８６およびｐ高濃度領域８７に集中して流れることはない。
【００３８】
しかしながら、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６およびｐ高濃度領域８７はストライプ状に配置されるため、電流（正孔６７）の電流経路の抵抗Ｒは大きくなる（図１１（ｂ）参照）。そのため、超接合型ＭＯＳＦＥＴ６００のｐウェル領域８６の、ゲートパッド電極８５の中央直下の部分の電位上昇が大きくなり、ゲート酸化膜７７が絶縁破壊を起こす虞がある。
【００３９】
超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程における正孔６７の動きについて説明する。図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。図１３（ａ−１），１３（ａ−２）にはボディダイオード９１に順電流Ｉｆが流れた場合を示し、図１３（ｂ−１），１３（ｂ−２）にはボディダイオード９１に逆電流Ｉｒが流れた場合を示す。また、図１３（ａ−１），１３（ｂ−１）にはゲートパッド電極８５直下のキャリアの動きを示し、１３（ａ−２），１３（ｂ−２）にはソース電極８４直下のキャリアの動きを示す。
【００４０】
図１３（ａ−１），１３（ａ−２）に示すように、超接合型ＭＯＳＦＥＴ６００のボディダイオード９１が順バイアスされて順電流Ｉｆが流れると、ｐカラム７２およびｎカラム７３には過剰な正孔６７および電子６８が蓄積される。一方、図１３（ｂ−１），１３（ｂ−２）に示すように、ボディダイオード９１が逆回復過程に移行すると、逆電流Ｉｒとして、過剰な正孔６７はｐウェル領域８６およびｐチャネル領域７５へ流れ込み、過剰な電子６８はｎドレイン領域８０に流れ込む。ｐウェル領域８６およびｐ高濃度領域８７に流れる正孔６７は、ｐチャネル領域７５およびｐコンタクト領域７９を経由してソース電極８４に流れ込み、ｐチャネル領域７５に流れ込んだ正孔６７はコンタクトホール８３を経由してソース電極８４に流れ込む。
【００４１】
下記特許文献１には、トレンチ構造のＭＯＳＦＥＴが形成された素子領域、導電領域および外周領域を有し、素子領域外周端が導電領域近傍に外向きの凸の角部を有することで素子耐圧を確保しつつ逆回復時の破壊耐量を向上させた装置が開示されている。
【００４２】
下記特許文献２には、ゲートパッド電極直下のｐウェル領域の表面にｐ型の不純物を高濃度に添加したｐコンタクト領域を設けることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
【００４３】
下記特許文献３には、追加のイオン注入により表層部のｐ型不純物濃度を高めて、ゲートパッド電極下部のｐウェル領域の導電性を高めることでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
【００４４】
下記特許文献４には、ゲートパッド電極直下からソース電極直下に亘って設けられたｐウェル領域の、ソース電極直下の部分にトレンチを形成し、このトレンチにタングステン層を充填して、このタングステン層とソース電極とを接続することでゲート絶縁膜の絶縁破壊を防止した装置が提案されている。
【００４５】
すなわち、下記特許文献２〜４では、ゲートパッド電極の周囲に配置されるソース電極の端部にゲートパッド電極直下に配置されるｐウェル領域を電気的に接続させ、ボディダイオードが逆回復するときにｐウェル領域に流れ込んだ過剰の正孔を引き抜くことで、ゲートパッド電極直下のゲート絶縁膜の絶縁破壊を防止している。
【先行技術文献】
【特許文献】
【００４６】
【特許文献１】特開２０１２−１６４８７９号公報
【特許文献２】特許第４９６２６６５号公報
【特許文献３】特許第４９６２６６４号公報
【特許文献４】特開平５−３４３６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００４７】
図１３に示す超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復過程では、ゲートパッド電極８５直下のｐウェル領域８６を流れる電流（正孔６７）と、この電流が流れる電流経路の抵抗との積で算出される大きさの電圧が発生する。このボディダイオード９１の逆回復過程で発生する電圧は、ソース電極８４の電位を基準にした場合、ｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなる。また、ボディダイオード９１の逆回復過程で発生する電圧は、ゲートパッド電極８５直下に配置された隣り合うｐウェル領域８６の間に挟まれた部分の表面上のゲート酸化膜７７と、このゲート酸化膜７７上に配置されたポリシリコンゲート電極７８とに印加される。さらに、ゲート酸化膜７７には、ボディダイオード９１の逆回復過程で発生する電圧に加えて、ポリシリコンゲート電極７８に印加される負のゲート電圧（例えば、−１０Ｖ程度）が加わるため、高い電圧が印加される。
【００４８】
このようにゲート酸化膜７７に高い電圧が印加されることによってゲート酸化膜７７内部での電界がゲート酸化膜７７の絶縁破壊強度を超えた場合、ゲート酸化膜７７は絶縁破壊を起こす。図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。上述したようにボディダイオード９１の逆回復過程で発生する電圧はｐウェル領域８６の、ゲートパッド電極８５中央直下の部分でもっとも高くなるため、図１４に示すように、ゲート酸化膜７７の絶縁破壊箇所はゲートパッド電極８５の中央直下の部分となる。ゲート酸化膜７７が絶縁破壊を起こすと、ポリシリコンゲート電極７８とｐウェル領域８６とが短絡し、超接合型ＭＯＳＦＥＴ６００のゲートとソースとが短絡状態になるため、超接合型ＭＯＳＦＥＴ６００は動作不全に陥る。
【００４９】
この発明は、上述した従来技術による問題点を解消するため、ボディダイオードの逆回復過程で発生するゲート絶縁膜の絶縁破壊を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００５０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１の第１導電型半導体層の第１主面上に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状に、第１導電型カラムと第２導電型カラムとを交互に繰り返し配置してなるｐｎ並列カラムが配置される。前記ｐｎ並列カラムの、前記第１の第１導電型半導体層側に対して反対側の表面に、第２の第１導電型半導体層が配置される。前記第２の第１導電型半導体層の内部に、前記第１の第１導電型半導体層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第２導電型チャネル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２の第１導電型半導体層の内部に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で、第２導電型ウェル領域が配置される。前記第２導電型ウェル領域は、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で、第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第２の第１導電型半導体層とに挟まれた部分の表面上に、前記第２の第１導電型半導体層上に亘って、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に、前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１の第１導電型半導体層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。
【００５１】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第２の第１導電型半導体層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に、前記層間絶縁膜が配置される。
【００５２】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなり、前記第２の第１導電型半導体層を深さ方向に貫通して前記第２導電型カラムに接する。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域とを連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と前記第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第２の第１導電型半導体層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。
【００５３】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型ドリフト層の第１主面の表面層に、前記第１導電型ドリフト層の第１主面に水平な方向に延びるストライプ状の平面形状で第２導電型チャネル領域が配置される。前記第１導電型ドリフト層の第１主面の表面層に、前記第２導電型チャネル領域がストライプ状に延びる第１方向に平行なストライプ状の平面形状で第２導電型ウェル領域が配置される。前記第２導電型ウェル領域の前記第１方向の一方の端部は、前記第２導電型チャネル領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の内部に、第１導電型ソース領域が配置される。前記第２導電型チャネル領域の内部の、前記第１導電型ソース領域よりも内側に、前記第１方向に延びる直線状の平面形状で第２導電型コンタクト領域が配置される。前記第２導電型コンタクト領域は、前記第１導電型ソース領域に接する。前記第２導電型ウェル領域の内部に、前記第１方向に延びる直線状の平面形状で第２導電型高濃度領域が配置される。前記第２導電型高濃度領域の前記第１方向の一方の端部は、前記第２導電型コンタクト領域の前記第１方向の一方の端部に連結される。前記第２導電型チャネル領域の、前記第１導電型ソース領域と前記第１導電型ドリフト層とに挟まれた部分の表面上に、ゲート絶縁膜を介して第１のゲート電極が配置される。前記第１のゲート電極の表面に、層間絶縁膜が配置される。前記層間絶縁膜上に、ソース電極が配置される。前記ソース電極は、前記層間絶縁膜のコンタクトホールを介して前記第２導電型チャネル領域および前記第１導電型ソース領域に接続される。前記層間絶縁膜上の、前記層間絶縁膜を挟んで前記第２導電型ウェル領域および前記第２導電型高濃度領域に対向する位置に前記ソース電極と離間してゲートパッド電極が配置される。前記ゲートパッド電極は、前記第１のゲート電極に電気的に接続される。前記第１導電型ドリフト層の第２主面上に、第１導電型ドレイン領域が配置される。ドレイン電極は、前記第１導電型ドレイン領域に接続される。前記第２導電型ウェル領域の、前記第１方向と直交する第２方向の幅は、前記第２導電型チャネル領域の前記第２方向の幅より広い。
【００５４】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第２導電型ウェル領域および前記第１導電型ドリフト層の、隣り合う前記第２導電型高濃度領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第２のゲート電極が配置される。前記第２のゲート電極の表面に前記層間絶縁膜が配置される。
【００５５】
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記ソース電極と前記ゲートパッド電極との間に、第１の第２導電型延伸領域および第２の第２導電型延伸領域が配置される。前記第１の第２導電型延伸領域は、前記第２導電型チャネル領域を前記第１方向に延在させた部分からなる。前記第１の第２導電型延伸領域は、前記第２導電型ウェル領域の前記第１方向の一方の端部に接して前記第２導電型チャネル領域と前記第２導電型ウェル領域を連結する。前記第２の第２導電型延伸領域は、前記第１の第２導電型延伸領域の内部に、前記第２導電型コンタクト領域を前記第１方向に延在させた部分を配置させてなる。前記第２の第２導電型延伸領域は、前記第２導電型高濃度領域の前記第１方向の一方の端部に接して前記第２導電型コンタクト領域と第２導電型高濃度領域とを連結する。前記第１の第２導電型延伸領域および前記第１導電型ドリフト層の、隣り合う前記第２の第２導電型延伸領域の間に挟まれた部分の表面上に、前記ゲート絶縁膜を介して第３のゲート電極が配置される。前記第３のゲート電極の表面に、前記層間絶縁膜が配置される。前記第３のゲート電極は、前記第１のゲート電極と前記第２のゲート電極とを連結する。
【００５６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型高濃度領域の前記第２方向の幅は、前記第２導電型コンタクト領域の前記第２方向の幅より広いことを特徴とする。
【００５７】
また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極の前記第２方向の幅は、前記第１のゲート電極の前記第２方向の幅より狭いことを特徴とする。
【００５８】
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜を挟んで前記ゲートパッド電極と対向する部分全体に前記第２のゲート電極が配置されていることを特徴とする。
【００５９】
また、この発明にかかる半導体装置は、上述した発明において、前記第２のゲート電極は、前記第１のゲート電極と電気的に絶縁されていることを特徴とする。
【００６０】
また、この発明にかかる半導体装置は、上述した発明において、前記ｐｎ並列カラムは、前記第１方向に平行なストライプ状の平面形状で、前記第１導電型カラムと前記第２導電型カラムとが繰り返し交互に配置されてなることを特徴とする。
【００６１】
上述した発明によれば、ボディダイオードの逆回復過程に、第２導電型ウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができる。
【発明の効果】
【００６２】
この発明にかかる半導体装置によれば、ボディダイオードの逆回復過程で発生するゲート絶縁膜の破壊を防止することができるという効果を奏する。
【図面の簡単な説明】
【００６３】
【図１】図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。
【図２】図２は、図１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図３】図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏおよびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。
【図４】図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。
【図５】図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。
【図６】図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。
【図７】図７は、従来のプレーナゲート型ＭＯＳＦＥＴ５００の構成を示す平面図である。
【図８】図８は、図７（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図９】図９は、図８のプレーナゲート型ＭＯＳＦＥＴ５００のボディダイオード６５の逆回復動作を示す説明図である。
【図１０】図１０は、誘導負荷Ｍを接続したインバータ回路の動作を示す説明図である。
【図１１】図１１は、従来の超接合型ＭＯＳＦＥＴ６００の構成を示す平面図である。
【図１２】図１２は、図１１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。
【図１３】図１３は、図１２の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復動作を示す説明図である。
【図１４】図１４は、図１３の従来の超接合型ＭＯＳＦＥＴ６００のボディダイオード９１の逆回復時におけるゲート酸化膜７７の絶縁破壊箇所を示す説明図である。
【発明を実施するための形態】
【００６４】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明するが、ＭＯＳＦＥＴに限定されるものではなく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などにも適用することができる。
【００６５】
実施の形態１．
実施の形態１にかかる半導体装置について説明する。図１は、本発明の実施の形態１にかかる半導体装置１００の構成を示す平面図である。図２は、図１（ｂ）の切断線Ｘ１−Ｘ１、切断線Ｘ２−Ｘ２および切断線Ｘ３−Ｘ３における断面構造を示す断面図である。図１（ａ）には超接合半導体基板（半導体チップ）１のおもて面に配置されたソース電極１４、ゲートパッド電極１５およびゲートランナー１５ａの平面レイアウトを示し、ｎ型領域（ｎカラム）とｐ型領域（ｐカラム）とを交互に繰り返し配置した並列ｐｎ層（ｐｎ並列カラム）４を破線で示す。
【００６６】
図１（ｂ）には、図１（ａ）の矩形枠Ａで囲む部分を拡大して示す。図１（ｂ）では、超接合半導体基板１のおもて面に配置されたゲート酸化膜（ゲート絶縁膜）７、ポリシリコンゲート電極８および層間絶縁膜１２を図示省略し、コンタクトホール１３、ソース電極１４およびゲートパッド電極１５を破線で示す。図２（ａ）には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図２（ｂ）には、図１（ｂ）の切断線Ｘ２−Ｘ２における断面構造を示す。図２（ｃ）には、図１（ｂ）の切断線Ｘ３−Ｘ３における断面構造を示す。ここでは、実施の形態１にかかる半導体装置１００として、超接合型ＭＯＳＦＥＴ１０１を例に挙げた。
【００６７】
図１（ａ）に示すように、超接合型ＭＯＳＦＥＴ１０１は、超接合半導体基板１のおもて面に、金属（例えばＡｌ（アルミニウム）−Ｓｉ（シリコン）など）で形成されたゲートパッド電極１５と、金属（例えばＡｌ−Ｓｉなど）で形成されたソース電極１４と、を備える。ゲートパッド電極１５は、例えば、活性領域の、チップ外周側に配置される。ソース電極１４は、活性領域の、ゲートパッド電極１５が配置された部分を除くほぼ全面に配置され、例えば略矩形状のゲートパッド電極１５の３辺を囲む。ゲートパッド電極１５には、ソース電極１４の周囲を取り囲むように配置されたゲートランナー１５ａが接続される。超接合型ＭＯＳＦＥＴ１０１の最外周（チップ最外周）には、耐圧終端構造部が配置される。
【００６８】
図１（ｂ）に示すように、超接合半導体基板１には、ソース電極１４の直下からゲートパッド電極１５の直下に亘って、ｐカラム２とｎカラム３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐカラム２とｎカラム３とは、ストライプ状の平面レイアウトで配置される。ソース電極１４の直下において、ｐｎ並列カラム４上には、ｐチャネル領域（第２導電型チャネル領域）５が配置される。複数のｐチャネル領域５は、例えばｐｎ並列カラム４がストライプ状に延びる方向に平行なストライプ状の平面レイアウトで配置される。ｐチャネル領域５の内部には、ｐチャネル領域５がストライプ状に延びる方向（以下、第１方向（長手方向）とする）に平行な直線状の平面レイアウトでｎソース領域６およびｐコンタクト領域９が配置される。
【００６９】
ゲートパッド電極１５の直下において、ｐｎ並列カラム４上には、第１方向に平行なストライプ状の平面レイアウトでｐウェル領域（第２導電型ウェル領域）１６が配置される。ｐウェル領域１６の内部には、第１方向に平行な直線状の平面レイアウトでｐ高濃度領域（第２導電型高濃度領域）１７が配置される。ゲートパッド電極１５の直下のｐウェル領域１６およびｐ高濃度領域１７は、それぞれ延伸箇所（第１，２の第２導電型延伸領域）５ａ，９ａを介してソース電極１４の直下のｐチャネル領域５およびｐコンタクト領域９に連結（電気的に接続）される。すなわち、ｐウェル領域１６およびｐ高濃度領域１７は、それぞれｐチャネル領域５およびｐコンタクト領域９に連続するストライプ状の平面レイアウトで配置される。
【００７０】
延伸箇所５ａとは、ｐチャネル領域５の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。延伸箇所９ａとは、ｐコンタクト領域９の、ゲートパッド電極１５側にかつ第１方向に平行に延在する部分である。ｐチャネル領域５およびｐコンタクト領域９の各延伸箇所５ａ，９ａは、ゲートパッド電極１５とソース電極１４との間の部分の直下に、第１方向に平行なストライプ状の平面レイアウトで配置される。図１（ｂ）においてゲートパッド電極１５とソース電極１４との間の部分とは、ゲートパッド電極１５の外周を示す破線と、ソース電極１４の外周を示す破線とに挟まれた部分である。
【００７１】
図２（ａ）には、図１（ｂ）のゲートパッド電極１５の、ソース電極１４に対向しない１辺と直交する方向（図面横方向）にゲートパッド電極１５を切断する切断線Ｘ１−Ｘ１における断面構造を示す。図２（ａ）に示すように、ゲートパッド電極１５の直下（ｐｎ並列カラム４側）において、第１ｎ層（第１の第１導電型半導体層）１ａ上（後述するｎドレイン領域（第１導電型ドレイン領域）１０側に対して反対側の表面上）には、ドリフト層としてｐカラム（第２導電型カラム）２とｎカラム（第１導電型カラム）３とを交互に繰り返し配置したｐｎ並列カラム４が配置される。ｐｎ並列カラム４上には、第２ｎ層（第２の第１導電型半導体層）１ｂが配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４の各ｐカラム２それぞれに対向する位置に、第２ｎ層１ｂを貫通してｐｎ並列カラム４のｐカラム２に達するｐウェル領域１６が配置される。隣り合うｐウェル領域１６同士は、互いに接しないように離間して配置される。
【００７２】
ｐウェル領域１６の内部には、基板おもて面側の表面層に、ｐウェル領域１６よりも不純物濃度の高いｐ高濃度領域１７が選択的に配置される。ｐウェル領域１６は、ゲートパッド電極１５の直下における耐圧を維持する機能を有する。ポリシリコンゲート電極（第２のゲート電極）８ａは、隣り合うｐウェル領域１６内に配置されたｐ高濃度領域１７の間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ａの表面上には、ポリシリコンゲート電極８ａ間に露出するｐウェル領域１６およびｐ高濃度領域１７の表面に亘って、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ゲートパッド電極１５が配置される。
【００７３】
ポリシリコンゲート電極８ａは、図示省略する配線によってゲートパッド電極１５と電気的に接続される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側の表面層には、ｎドレイン領域１０が配置される。超接合半導体基板１は、ドレイン側からｎドレイン領域１０、第１ｎ層１ａ、ｐｎ並列カラム４および第２ｎ層１ｂを順に積層してなる。ｎドレイン領域１０に接続するドレイン電極１１が配置される。ｐウェル領域１６およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２３が形成される。ボディダイオード２１は、ｐ高濃度領域１７、ｐウェル領域１６、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００７４】
図２（ｂ）は、図１（ｂ）のゲートパッド電極１５とソース電極１４との間の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ２−Ｘ２における断面構造を示す。図２（ｂ）に示すように、ゲートパッド電極１５とソース電極１４との間の部分の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達する延伸箇所５ａが配置される。延伸箇所５ａの内部には、基板おもて面側の表面層に、延伸箇所９ａが選択的に配置される。
【００７５】
ポリシリコンゲート電極（第３のゲート電極）８ｂは、隣り合う延伸箇所５ａ内に配置された延伸箇所９ａの間に亘るようにゲート酸化膜７を介して配置される。ポリシリコンゲート電極８ｂの表面上には、ポリシリコンゲート電極８ｂ間に露出するｐチャネル領域５の延伸箇所５ａおよびｐコンタクト領域９の延伸箇所９ａの表面に亘って、層間絶縁膜１２が配置される。第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。
【００７６】
ゲートパッド電極１５とソース電極１４との間には、層間絶縁膜１２が露出される。すなわち、層間絶縁膜１２の、ポリシリコンゲート電極８ｂを覆う部分上には、ゲートパッド電極１５およびソース電極１４は形成されていない。ｐチャネル領域５の延伸箇所５ａおよびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との境界（太線で示した箇所）には、ｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９の延伸箇所９ａ、ｐチャネル領域５の延伸箇所５ａ、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００７７】
図２（ｃ）には、図１（ｂ）のソース電極１４の、チップ外周側の部分を切断線Ｘ１−Ｘ１に平行に切断する切断線Ｘ３−Ｘ３における断面構造を示す。図２（ｃ）に示すように、ソース電極１４の直下において、第１ｎ層１ａ上には、ゲートパッド電極１５の直下と同様に、ｐｎ並列カラム４および第２ｎ層１ｂが順に配置される。第２ｎ層１ｂの内部には、深さ方向にｐｎ並列カラム４のｐカラム２に対向する位置に、第２ｎ層１ｂを貫通してｐカラム２に達するｐチャネル領域５が配置される。ｐチャネル領域５の内部には、基板おもて面側の表面層に、ｎソース領域（第１導電型ソース領域）６およびｐコンタクト領域（第２導電型コンタクト領域）９がそれぞれ選択的に形成される。
【００７８】
ｐコンタクト領域９は、ｎソース領域６よりもｐチャネル領域５の内側に、ｎソース領域６に接するように配置される。ｐコンタクト領域９の不純物濃度は、ｐチャネル領域５の不純物濃度よりも高い。隣り合うｐチャネル領域５に配置されたｎソース領域６の間に亘って、ｐチャネル領域５の、ｎソース領域６と第２ｎ層１ｂとに挟まれた部分の表面上に、ゲート酸化膜７を介してポリシリコンゲート電極（第１のゲート電極）８ｃが配置される。ポリシリコンゲート電極８ｃの表面上には、層間絶縁膜１２が配置される。層間絶縁膜１２の表面上には、ソース電極１４が配置される。層間絶縁膜１２にはコンタクトホール１３が形成されており、コンタクトホール１３を介してｐコンタクト領域９およびｎソース領域６がソース電極１４に電気的に接続される。
【００７９】
第１ｎ層１ａの、ｐｎ並列カラム４側に対して反対側には、ゲートパッド電極１５の直下と同様に、ｎドレイン領域１０およびドレイン電極１１が配置される。ｐチャネル領域５およびｐカラム２のｐ領域と、第２ｎ層１ｂ、ｎカラム３および第１ｎ層１ａのｎ領域との界面（太線で示した箇所）にｐｎ接合２２が形成される。ボディダイオード２１は、ｐコンタクト領域９、ｐチャネル領域５、ｐカラム２、第１ｎ層１ａ、およびｎドレイン領域１０で構成される。
【００８０】
ゲートパッド電極１５直下に配置されるｐｎ並列カラム４、ゲートパッド電極１５とソース電極１４との間の部分の直下に配置されるｐｎ並列カラム４、およびソース電極１４直下に配置されるｐｎ並列カラム４は一体的に形成される。ｐｎ並列カラム４の平面形状はストライプ状である。ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、ｐウェル領域１６の底面（ドレイン側の面）は、ｐｎ並列カラム４のｐカラム２に接している。すなわち、ｐカラム２上（ソース側の表面上）には、ｐカラム２がストライプ状に延びる方向に、ｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａおよびｐウェル領域１６が順に連結された状態で配置される。ｐｎ並列カラム４は、例えば、エピタキシャル成長と選択的なイオン注入との組み合わせを複数回繰り返すことで形成される。
【００８１】
また、図１（ｂ）に示すように、ソース電極１４の直下のｐチャネル領域５は、ｐチャネル領域５の延伸箇所５ａによってゲートパッド電極１５の直下のｐウェル領域１６に連結される。また、ソース電極１４の直下のｐコンタクト領域９は、ｐコンタクト領域９の延伸箇所９ａによってゲートパッド電極１５の直下のｐ高濃度領域１７に接続される。ゲートパッド電極１５の直下のポリシリコンゲート電極８ａとソース電極１４の直下のポリシリコンゲート電極８ｃとは、ポリシリコンゲート電極８ｂによって電気的に接続される。
【００８２】
上述したｐチャネル領域５、ｐチャネル領域５の延伸箇所５ａ、およびｐウェル領域１６は、例えば、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロン（Ｂ）を用い、ボロンドーズ量を４×１０13／ｃｍ2以上７×１０13／ｃｍ2以下程度とし、これらのｐ型領域の拡散深さを３μｍ程度としてもよい。また、ｐコンタクト領域９、ｐコンタクト領域９の延伸箇所９ａ、およびｐ高濃度領域１７は、同一マスクで同時にイオン注入により形成される。このイオン注入は、例えば、ドーパントとしてボロンを用い、ボロンドーズ量を３×１０15／ｃｍ2程度とし、これらのｐ型領域の拡散深さを１μｍ程度としてもよい。図２においては、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７を模式的に図示しており、ｎソース領域６、ｐコンタクト領域９およびｐ高濃度領域１７それぞれの拡散深さは便宜的に深く図示されている。
【００８３】
ｎソース領域６は、ソース電極１４の直下のみに形成される。その理由は、次の通りである。ｎソース領域６をソース電極１４の直下からゲートパッド電極１５の直下にまで延在させた場合、ソース電極１４とゲートパッド電極１５との間に層間絶縁膜１２が露出し、外部から侵入した電荷がこの層間絶縁膜１２の露出部に蓄積されてゲート電圧のしきい値（Ｖｔｈ）が局所的に低下する。ゲート電圧のしきい値（Ｖｔｈ）が低下することにより、電流が流れやすくなるため半導体装置が発熱し、半導体装置が破壊する虞があるからである。
【００８４】
図１および図２において、ゲートパッド電極１５直下のｐウェル領域１６の幅（第１方向と直交する第２方向（短手方向）の幅）Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４よりそれぞれ広くする（Ｗ１＞Ｗ３、Ｗ２＞Ｗ４）。これにより、ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（正孔流）Ｉの電流経路の抵抗Ｒを低減させることができ、抵抗Ｒで発生する電圧Ｖを低減させることができる。ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐカラム２の抵抗に比べて一桁以上小さい。これにより、ボディダイオード２１の逆回復過程で発生する、ゲート酸化膜７の、ゲートパッド電極１５直下の部分での絶縁破壊を防止することができる。
【００８５】
上記電流Ｉの電流経路において、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（以下、電流経路の抵抗とする）Ｒｏは、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒが主体になる。その理由は、ソース電極１４とゲートパッド電極１５との間の部分の直下におけるｐチャネル領域５およびｐコンタクト領域９の延伸箇所５ａ，９ａの長さ（第１方向の幅）が短く、この部分での抵抗値が非常に小さいため、無視することができるからである。また、ｐウェル領域１６およびｐ高濃度領域１７を合わせた抵抗Ｒは、ｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。ｐウェル領域１６およびｐ高濃度領域１７を経由してソース電極１４に流れ込む電流（以下、ゲートパッド電極１５直下の電流とする）Ｉを固定した場合、電流Ｉと抵抗Ｒとの積である電圧Ｖもｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２の広さにほぼ反比例して小さくなる。
【００８６】
具体的には、例えば、ｐウェル領域１６の幅Ｗ１を１２μｍ程度とし、ｐチャネル領域５の幅Ｗ３を８μｍ程度とし、ｐ高濃度領域１７の幅Ｗ２を６μｍ程度とし、ｐコンタクト領域９の幅Ｗ４を４μｍ程度とした場合、ゲートパッド電極１５の中央直下からコンタクトホール１３のゲートパッド電極１５側端部までの部分の抵抗（電流経路の抵抗）Ｒｏは、従来構造（ｐウェル領域８６の幅Ｗ１'＝８μｍ、ｐ高濃度領域８７の幅Ｗ２'＝４μｍ）の同部分に比べて３０％程度低減させることができる。従来構造とは、ゲートパッド電極８５直下のｐウェル領域８６の幅Ｗ１'およびｐ高濃度領域８７の幅Ｗ２'がそれぞれソース電極８４直下のｐチャネル領域７５の幅Ｗ３'およびｐコンタクト領域７９の幅Ｗ４'と等しい超接合型ＭＯＳＦＥＴ６００である（Ｗ１'＝Ｗ３'、Ｗ２'＝Ｗ４'：図１１，１２参照）。
【００８７】
従って、ボディダイオード２１の逆回復電流によってｐウェル領域１６の、ゲートパッド電極１５の中央直下の部分で発生する電圧（以下、ゲートパッド電極１５の中央直下の電圧とする）Ｖｏを３０％程度低減させることができ、ゲート酸化膜７の、ゲートパッド電極１５直下の部分の絶縁破壊を防止することができる。その結果、超接合型ＭＯＳＦＥＴ１０１のゲートとソースとの短絡を防止することができる。尚、このゲートパッド電極１５の中央直下の電圧Ｖｏは、コンタクトホール１３の端部における電位を基準とした電圧である。
【００８８】
ｐウェル領域１６およびｐチャネル領域５を形成する際にポリシリコンゲート電極８ａおよびポリシリコンゲート電極８ｃをマスクに使用する場合、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの幅Ｗ５は、ソース電極１４の直下のポリシリコンゲート電極８ｃの幅Ｗ６より狭くする（Ｗ５＜Ｗ６）。これにより、ゲートパッド電極１５直下のｐウェル領域１６の幅Ｗ１およびｐ高濃度領域１７の幅Ｗ２を、それぞれ、ソース電極１４直下のｐチャネル領域５の幅Ｗ３およびｐコンタクト領域９の幅Ｗ４より広くすることができる。また、ゲートパッド電極１５の中央直下の電圧Ｖｏの低減幅は小さくなるが、ｐ高濃度領域１７の幅Ｗ２とｐコンタクト領域９の幅Ｗ４とをほぼ同じ幅としてもよい（Ｗ２＝Ｗ４）。
【００８９】
次に、上述した実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１のゲートパッド電極１５の中央直下の電圧Ｖｏについて検証した。図３は、ボディダイオード２１の逆回復過程でのゲートパッド電極１５中央直下の電圧Ｖｏ（ｐウェル領域の電位）およびゲートパッド電極１５直下の電流Ｉの時間経過に対する波形をシミュレーションした結果を示す特性図である。このシミュレーションは単位セル（ｐウェル領域１６、ｐチャネル領域５の延伸箇所５ａ、ｐチャネル領域５とｐ高濃度領域１７、ｐコンタクト領域９の延伸箇所９ａ、ｐコンタクト領域９およびｐｎ並列カラム４からなる箇所）に対して行った。ゲートパッド電極１５直下のｐウェル領域１６の長さ（第１方向の幅）は１ｍｍ程度であり、ｐウェル領域１６の中央から端部までの長さは５００μｍ程度とした。図３中の一点鎖線は従来の超接合型ＭＯＳＦＥＴ６００を示し、実線は本発明の実施の形態１にかかる超接合型ＭＯＳＦＥＴ１０１を示す。
【００９０】
図３に示すように、従来構造（一点鎖線）に比べて、本発明の構造（実線）のゲートパッド電極１５の中央直下の電圧Ｖｏは３０％程度小さくなり、ゲート酸化膜７の絶縁破壊を防止することができることが確認された。本発明においては、ｐウェル領域１６を互いに離して配置し、且つ、ｐウェル領域１６の幅Ｗ１をｐチャネル領域５の幅Ｗ３より広くすることで電流経路の抵抗Ｒｏを低くすることができる。このため、各ｐウェル領域１６間で不純物濃度にばらつきがある場合であっても、ゲートパッド電極１５中央直下の部分でゲート酸化膜７が絶縁破壊に至ることを防止することができる。
【００９１】
以上、説明したように、実施の形態１によれば、ゲートパッド電極直下のｐウェル領域の幅を、ソース電極直下のｐチャネル領域の幅より広くすることで、ボディダイオードの逆回復過程に、ｐウェル領域の、もっとも電圧が高くなるゲートパッド電極中央直下の部分に印加される電圧を小さくすることができる。これにより、ゲートパッド電極直下のゲート絶縁膜に印加される電圧を小さくすることができるため、ゲート酸化膜７が絶縁破壊に至ることを防止することができる。
【００９２】
実施の形態２．
次に、実施の形態２にかかる半導体装置の構成について説明する。図４は、本発明の実施の形態２にかかる半導体装置２００の構成を示す断面図である。実施の形態２にかかる半導体装置２００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図４には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。この図４は図２（ａ）に示す断面構造の変形例である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａを備えていない点である。
【００９３】
実施の形態２においては、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７が絶縁破壊を起こすことはない。また、ゲートパッド電極１５直下にポリシリコンゲート電極８ａがないため、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じず、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、例えば新たなフォトレジストマスクなどを用いればよい。
【００９４】
また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない構成としてもよい。尚、ゲートパッド電極１５直下のゲート酸化膜７を備えない構成としてもよい。また、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｂを設けない場合、ゲートパッド電極１５とソース電極１４との間の部分の直下のゲート酸化膜７も備えない構成としてもよい。
【００９５】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【００９６】
実施の形態３．
次に、実施の形態３にかかる半導体装置の構成について説明する。図５は、本発明の実施の形態３にかかる半導体装置３００の構成を示す断面図である。実施の形態３にかかる半導体装置３００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図５には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。この図５は図２（ａ）に示す断面構造の変形例である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド電極１５直下のポリシリコンゲート電極８ａの大きさ（表面積）をゲートパッド電極１５と同じ大きさにした点である。
【００９７】
実施の形態３においては、ゲートパッド電極１５直下全域に複数の単位セルに亘って１つのポリシリコンゲート電極８ａが配置される。この場合、ポリシリコンゲート電極８ａをマスクとしてｐウェル領域１６を形成することができないが、ゲートパッド電極１５直下にポリシリコンゲート電極８ａによる凹凸が生じないため、ゲートパッド電極１５の表面が平坦化される。これにより、ゲートパッド電極１５に接続するワイヤの超音波ボンディングを良好に行うことができる。ｐウェル領域１６の形成には、実施の形態２と同様に、新たなフォトレジストマスクなどを用いればよい。
【００９８】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
【００９９】
実施の形態４．
次に、実施の形態４にかかる半導体装置の構成について説明する。図６は、本発明の実施の形態４にかかる半導体装置４００の構成を示す断面図である。実施の形態４にかかる半導体装置４００の平面レイアウトは実施の形態１にかかる半導体装置（図１）と同様である。図６には、図１（ｂ）の切断線Ｘ４−Ｘ４および切断線Ｙ−Ｙにおける断面構造を示す。図６（ａ）には、図１（ｂ）の切断線Ｙ−Ｙにおける断面構造を示す。図６（ｂ）には、図１（ｂ）の切断線Ｘ１−Ｘ１における断面構造を示す。図６（ｃ）には、図１（ｂ）の切断線Ｘ４−Ｘ４における断面構造を示す。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとを電気的に切り離した点である。
【０１００】
例えば、図６（ａ）に示すように、ゲートパッド電極１５の外周部直下のポリシリコンゲート電極８ａに切り欠き３０を形成することで、ソース電極１４直下に配置されるポリシリコンゲート電極８ｃと、ゲートパッド電極１５直下に配置されるポリシリコンゲート電極８ａとが電気的に切り離される。切り欠き３０とは、例えば数μｍ程度の長さでポリシリコンゲート電極８ａがない箇所である。切り欠き３０の長さは、種々変更可能である。切り欠き３０を入れることで、ゲートパッド電極１５直下のポリシリコンゲート電極８ａはフローティング電位になっている。これにより、ゲートパッド電極１５直下に配置されるｐウェル領域１６の電圧が上昇しても、ゲート酸化膜７に電圧が印加されないため、ゲート酸化膜７は絶縁破壊しない。
【０１０１】
ゲートパッド電極１５の直下において、切り欠き３０を入れない箇所には、図６（ｂ）に示すように、実施の形態１（図２（ａ））と同様にポリシリコンゲート電極８ａが配置される。一方、図６（ｃ）に示すように、切り欠き３０を入れた箇所においては、ポリシリコンゲート電極８ａが配置されないことで、層間絶縁膜１２が平坦化される。尚、図６では、ｐウェル領域１６上のポリシリコンゲート電極８ａに切り欠き３０を入れた場合を例に説明しているが、ポリシリコンゲート電極８ｃとポリシリコンゲート電極８ａとが電気的に切り離されていればよく、ゲートパッド電極１５とソース電極１４との間の部分の直下のポリシリコンゲート電極８ｃに切り欠きを入れても構わない。
【０１０２】
また、実施の形態３を適用し、ゲートパッド電極１５直下全域に亘って、ゲートパッド電極１５と同じ大きさの１つのポリシリコンゲート電極８ａを配置してもよい。
【０１０３】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
【０１０４】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、超接合型ＭＯＳＦＥＴを例に説明しているが、図７，８に示すようなプレーナゲート型ＭＯＳＦＥＴや超接合型ＩＧＢＴ、プレーナゲート型ＩＧＢＴにも適用することができる。また、上述した各実施の形態では、ｐｎ並列カラムの長手方向（ｐｎ並列カラムがストライプ状に延びる方向）とｐチャネル領域の長手方向（ｐチャネル領域がストライプ状に延びる方向）とが平行である場合を例に説明しているが、ｐｎ並列カラムの長手方向と第２導電型チャネル領域の長手方向とを直交させてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１０５】
以上のように、本発明にかかる半導体装置は、超接合型ＭＯＳトランジスタなどＭＯＳ型半導体装置に有用である。
【符号の説明】
【０１０６】
１  超接合半導体基板
１ａ  第１ｎ層
１ｂ  第２ｎ層
２  ｐカラム
３  ｎカラム
４  ｐｎ並列カラム
５  ｐチャネル領域
５ａ，９ａ  延伸箇所
６  ｎソース領域
７  ゲート酸化膜
８，８ａ，８ｂ，８ｃ  ポリシリコンゲート電極
９  ｐコンタクト領域
１０  ｎドレイン領域
１１  ドレイン電極
１２  層間絶縁膜
１３  コンタクトホール
１４  ソース電極
１５  ゲートパッド電極
１６  ｐウェル領域
１７  ｐ高濃度領域
２１  ボディダイオード
２２，２３  ｐｎ接合
３０  切り欠き
１００，２００，３００，４００  半導体装置
１０１  超接合型ＭＯＳＦＥＴ
Ｗ１  ｐウェル領域の幅
Ｗ２  ｐ高濃度領域の幅
Ｗ３  ｐチャネル領域の幅
Ｗ４  ｐコンタクト領域の幅
Ｗ５  ゲートパッド電極の直下のポリシリコンゲート電極の幅
Ｗ６  ソース電極の直下のポリシリコンゲート電極の幅
【国際調査報告】
2015107742.tif 000017
2015107742.tif 000018
2015107742.tif 000019
2015107742.tif 000020