(57)【要約】  本発明は半導体装置の製造方法に関し、ＳｉＣ支持基板上に、前記ＳｉＣ支持基板に比べて不純物濃度が１万分の１以下であり、かつ厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板を準備する工程（ａ）と、前記ＳｉＣエピタキシャル基板の第１の主面に、選択的に不純物イオンを注入して半導体素子を構成する不純物領域を形成する工程（ｂ）と、前記ＳｉＣエピタキシャル基板の第２の主面に所定のイオンを注入して、前記ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域を形成する工程（ｃ）と、前記工程（ｂ）および工程（ｃ）の後に、前記ＳｉＣエピタキシャル基板を加熱する工程（ｄ）と、を備えている。
2016017215.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＳｉＣ支持基板上に、前記ＳｉＣ支持基板に比べて不純物濃度が１万分の１以下であり、かつ厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板を準備する工程と、
（ｂ）前記ＳｉＣエピタキシャル基板の第１の主面に、選択的に不純物イオンを注入して半導体素子を構成する不純物領域を形成する工程と、
（ｃ）前記ＳｉＣエピタキシャル基板の第２の主面に所定のイオンを注入して、前記ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域を形成する工程と、
（ｄ）前記工程（ｂ）および工程（ｃ）の後に、前記ＳｉＣエピタキシャル基板を加熱する工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ａ）と工程（ｂ）との間に、
前記ＳｉＣエピタキシャル基板の前記ＳｉＣ支持基板を除去する工程をさらに備え、
前記ＳｉＣエピタキシャル成長層の一方の主面を、前記ＳｉＣエピタキシャル基板の前記第１の主面とし、
前記ＳｉＣエピタキシャル成長層の他方の主面を、前記ＳｉＣエピタキシャル基板の前記第２の主面とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＳｉＣエピタキシャル基板の前記ＳｉＣ支持基板を前記第２の主面側から一部除去する工程をさらに備える、請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ａ）は、
前記ＳｉＣエピタキシャル成長層の不純物濃度を、１×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲内とする工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）は、
前記所定のイオンを、
１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入面密度でイオン注入する工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）は、
前記所定のイオンを、
前記ＳｉＣエピタキシャル基板の前記第２の主面に対して平面視形状で幾何学形状となるようにイオン注入する工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、
前記所定のイオンを、炭素、珪素、水素、ヘリウム、アルゴン、アルミニウム、ボロン、リン、窒素、ニッケル、ゲルマニウムから選択する工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）は、
前記イオン注入領域の不純物濃度または深さを、前記ＳｉＣエピタキシャル基板の中心からの所定距離内の内周領域と、それ以外の外周領域とで異ならせる工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）は、
前記ＳｉＣエピタキシャル基板を、１４００℃〜１８００℃で加熱する工程を含む、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）は、
前記ＳｉＣ支持基板上に、前記ＳｉＣエピタキシャル成長層を形成した後、前記ＳｉＣエピタキシャル成長層上に追加ＳｉＣエピタキシャル成長層を形成する工程を含み、
前記追加ＳｉＣエピタキシャル成長層の露出した主面を前記ＳｉＣエピタキシャル基板の前記第１の主面とする、請求項１から請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
請求項６記載の半導体装置の製造方法を用いて製造された半導体装置であって、
前記ＳｉＣ支持基板は、
炭素、珪素、水素、ヘリウム、アルゴン、アルミニウム、ボロン、リン、窒素、ニッケル、ゲルマニウムのいずれかの原子が、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の注入面密度でイオン注入された領域を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、炭化珪素半導体装置を安定的に製造する製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いた超高耐圧（耐圧が１０ｋＶ以上）の半導体装置においては、耐圧を確保するために、ドリフト層の不純物濃度を低くし、かつ膜厚を厚く設計する。ドリフト層としては、通常、不純物濃度の高いＳｉＣ支持基板の上にエピタキシャル成長により形成された不純物濃度の低いＳｉＣエピタキシャル成長層で構成される。【０００３】
ＳｉＣの不純物濃度は、導電型がｎ型の場合には窒素原子のドーピング濃度を変化させることで制御するのが一般的である。窒素原子はＳｉＣ結晶の炭素原子位置を置換し、ドナーとして働くことができる。窒素原子は炭素原子に比べて原子半径が小さいため、ＳｉＣ結晶に窒素をドーピングすると格子定数が縮むことになる。【０００４】
不純物濃度の高いＳｉＣ支持基板の上に、不純物濃度の低いＳｉＣエピタキシャル成長層を形成する場合、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層の格子定数の差に起因して格子不整合が生じ、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層とで構成されるＳｉＣエピタキシャル基板に大きな反りが発生する。【０００５】
すなわち、ＳｉＣエピタキシャル成長層の圧縮応力により、ＳｉＣエピタキシャル基板は、ＳｉＣエピタキシャル成長層側に突出するように反った凸形状となる。ＳｉＣエピタキシャル基板の反りが大きい場合、ＳｉＣ半導体装置の製造プロセス中、特に、熱処理等によりヒートショックがかかる工程において、ＳｉＣエピタキシャル基板が割れる可能性がある。また、ＳｉＣ半導体装置を高耐圧にしようとするほど、不純物濃度が低く、かつ、厚膜のＳｉＣエピタキシャル成長層が求められるので、ＳｉＣエピタキシャル基板の反りがさらに大きくなる問題がある。【０００６】
ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との格子不整合を緩和するために、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との間に、例えば、特許文献１に開示されるように、不純物濃度が段階的に変化する段階的傾斜構造または連続的に変化する連続的傾斜構造のバッファ層を設けることが提案されている。【０００７】
また、特許文献２には、ＩＩＩ族窒化物半導体基板において、基板の両主面側に、それぞれの主面からイオン注入を行い、所定の深さのイオン注入領域を形成することで、基板の反りを低減する技術が開示されている。【０００８】
しかし、特許文献１のように、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との間にバッファ層を設ける方法では、ＳｉＣエピタキシャル成長層を形成した後（半導体素子を形成する前）の反りは低減されるものの、半導体素子形成条件（例えば、イオン注入条件）によって生じるＳｉＣエピタキシャル基板の反りは回避できない。【０００９】
また、特許文献２に開示の方法、すなわち、半導体基板の両主面にイオン注入領域を形成して基板の反りを制御する方法では、半導体素子形成前の基板の反りは抑制できても、半導体素子形成後の基板の反りを抑制できるかについては疑問が残る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２０１１−０８３５５２Ａ１号公報
【特許文献２】特開２０１１−１００８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上説明したように、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との間の格子不整合に起因してＳｉＣエピタキシャル基板に反りが生じることは望ましくなく、ＳｉＣエピタキシャル基板の反りを抑制する技術が求められている。特に、超高耐圧の半導体装置を製造する場合、不純物濃度の高い低抵抗ＳｉＣ支持基板に比べて、不純物濃度が１万分の１以下、かつ厚みが５０μｍ以上のＳｉＣエピタキシャル成長層を用いるので、ＳｉＣエピタキシャル基板の反りが顕著になる。【００１２】
本発明は上記のような問題を解決するためになされたものであり、ＳｉＣ半導体装置の製造プロセス中にＳｉＣエピタキシャル基板が割れることを防止し、安定的にＳｉＣ半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、ＳｉＣ支持基板上に、前記ＳｉＣ支持基板に比べて不純物濃度が１万分の１以下であり、かつ厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板を準備する工程（ａ）と、前記ＳｉＣエピタキシャル基板の第１の主面に、選択的に不純物イオンを注入して半導体素子を構成する不純物領域を形成する工程（ｂ）と、前記ＳｉＣエピタキシャル基板の第２の主面に所定のイオンを注入して、前記ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域《６》を形成する工程（ｃ）と、前記工程（ｂ）および工程（ｃ）の後に、前記ＳｉＣエピタキシャル基板を加熱する工程（ｄ）と、を備えている。
【発明の効果】
【００１４】
本発明に係る半導体装置の製造方法によれば、ＳｉＣエピタキシャル基板の反りを制御するイオン注入領域を形成する工程を備えているので、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との格子不整合に起因して生じたＳｉＣエピタキシャル基板の反りが抑制されて、ほぼ平坦なＳｉＣエピタキシャル基板を得ることができる。このため、続く熱処理を行っても、ＳｉＣエピタキシャル基板が割れることなく、安定的にＳｉＣ半導体装置を得ることができる。また、ＳｉＣエピタキシャル基板の反りを制御するためのイオン注入は、ＳｉＣエピタキシャル基板の第１の主面とは反対側の面に施されるので、ＳｉＣエピタキシャル基板の第１の主面への半導体素子の形成条件や、ＳｉＣエピタキシャル成長層の厚みや不純物濃度を考慮せず、反りを制御するための最適な注入条件を選択できる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る実施の形態１の半導体装置の製造方法により形成されるＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造方法により形成されるＳｉＣ−ＭＯＳＦＥＴの平面視形状を示す図である。
【図３】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図６】バッファ層を設けたＳｉＣエピタキシャル基板を示す断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造方法の変形例を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造方法の変形例を説明する平面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造方法の変形例を説明する平面図である。
【図１０】ウエハ状態のＳｉＣエピタキシャル基板の形状変化を示す斜視図である。
【図１１】ウエハ状態のＳｉＣエピタキシャル基板の形状変化を示す斜視図である。
【図１２】ウエハ状態のＳｉＣエピタキシャル基板の形状変化を示す斜視図である。
【図１３】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図１４】バッファ層を設けたＳｉＣエピタキシャル基板を示す断面図である。
【図１５】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１６】バッファ層を設けたＳｉＣエピタキシャル基板を示す断面図である。
【図１７】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図２０】バッファ層を設けたＳｉＣエピタキシャル基板を示す断面図である。
【図２１】本発明に係る実施の形態６の半導体装置の製造方法を説明する断面図である。
【発明を実施するための形態】
【００１６】
（実施の形態１）
図１は、本発明に係る実施の形態１の半導体装置の製造方法により形成されるＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）１００の構成を示す断面図である。なお、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として定義するが、その逆の定義でも構わない。
【００１７】
（装置構成）
図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ１００は、第１導電型（ｎ型）のＳｉＣ支持基板１のＳｉ原子面上またはＣ原子面上に、第１導電型のＳｉＣエピタキシャル成長層２が配設されたＳｉＣエピタキシャル基板１０に形成される。
【００１８】
すなわち、ＳｉＣエピタキシャル基板１０のＳｉＣエピタキシャル成長層２の上層部には、第２導電型（ｐ型）の複数のウェル領域３が選択的に配設され、各ウェル領域３の表面内には第２導電型のウェルコンタクト領域５が配設され、ウェルコンタクト領域５を囲むように第１導電型のソース領域４が配設されている。また、ＳｉＣ支持基板１のＳｉＣエピタキシャル成長層２が配設された側とは反対側の主面には、イオン注入領域６が配設されている。
【００１９】
ここで、図２を用いてＳｉＣ−ＭＯＳＦＥＴ１００の平面視形状について説明する。なお、図２は、ＳｉＣ−ＭＯＳＦＥＴ１００をウェル領域３側から見た平面図であり、図２に示されるように、外形が略４角形のウェルコンタクト領域５の周囲をソース領域４が囲み、さらにその外周はウェル領域３によって囲まれている。
【００２０】
なお、隣り合うウェル領域３間において、ソース領域４の一部上部からウェル領域３上およびＳｉＣエピタキシャル成長層２上から、隣り合うウェル領域３のソース領域４の一部上部に渡るように設けられたゲート絶縁膜および当該ゲート絶縁膜上を覆うように設けられたゲート電極、また、ＳｉＣ支持基板１上に形成されるドレイン電極などは図示を省略している。なお、図２において、Ａ−Ａ線での断面に相当するのが図１である。
【００２１】
（製造方法）
次に、製造工程を順に説明する断面図である図３〜図５を用いて、本発明に係る実施の形態１の半導体装置の製造方法を説明する。
【００２２】
まず、図３に示す工程において、第１導電型のＳｉＣ支持基板１のＳｉ原子面またはＣ原子面に対するエピタキシャル成長により、第１導電型のＳｉＣエピタキシャル成長層２を形成することで、ＳｉＣエピタキシャル基板１０を得る。なお、この工程をＳｉＣエピタキシャル基板を準備する工程と呼称する。
【００２３】
ＳｉＣエピタキシャル成長層２の不純物濃度は、ＳｉＣ支持基板１の不純物濃度よりも低く、例えば、ＳｉＣ支持基板１の不純物濃度を１×１０１９ｃｍ−３とした場合、ＳｉＣエピタキシャル成長層２の不純物濃度は１×１０１４ｃｍ−３とする。ＳｉＣ支持基板１およびＳｉＣエピタキシャル成長層２のドーパントは、導電型をｎ型に制御する場合は窒素を用い、導電型をｐ型に制御する場合はアルミニウムを用いる。
【００２４】
ＳｉＣ支持基板１の不純物濃度は、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３の範囲にあることが望ましく、ＳｉＣエピタキシャル成長層２の不純物濃度は、１×１０１３ｃｍ−３〜１×１０１６ｃｍ−３の範囲にあることが望ましい。また、ＳｉＣエピタキシャル成長層２の厚みは５０μｍ〜５００μｍとすることが望ましい。ＳｉＣエピタキシャル成長層２の圧縮応力により、ＳｉＣエピタキシャル基板１０は必ずＳｉＣエピタキシャル成長層２側に突出するように反る。
【００２５】
次に、ＳｉＣエピタキシャル基板１０のＳｉＣエピタキシャル成長層２側の主面（第１の主面）に対して、選択的なイオン注入を行い、図４に示されるように、ＳｉＣエピタキシャル成長層２の上層部に、第２導電型のウェル領域３、第１導電型のソース領域４および第２導電型のウェルコンタクト領域５を形成する。
【００２６】
より具体的には、ＳｉＣエピタキシャル成長層２の上層部に対して、所定の形状にパターニングされた注入マスクを介して第２導電型（ｐ型）不純物のイオン注入を行い、複数のウェル領域３を選択的に形成する。
【００２７】
次に、それぞれのウェル領域３の表面内に、所定の形状にパターニングされた注入マスクを介して第１導電型（ｎ型）不純物のイオン注入を行い、ソース領域４を選択的に形成する。
【００２８】
さらに、それぞれのソース領域４に対して所定の形状にパターニングされた注入マスクを介して第２導電型不純物のイオン注入を行い、ウェルコンタクト領域５を選択的に形成する。
【００２９】
注入マスクとしては、例えば写真製版用のフォトレジストまたはシリコン酸化膜を用いることができる。
【００３０】
なお、ウェル領域３、ソース領域４およびウェルコンタクト領域５の形成順序は上記に限定されない。
【００３１】
また、当該イオン注入は、単一の注入エネルギーで行っても良く、注入エネルギーを段階的に、例えば高エネルギーから低エネルギーに変化させて行っても良い。
【００３２】
また、イオン注入される第１導電型不純物としては窒素やリンを用い、第２導電型不純物としてはアルミニウムやボロンを用い、イオン注入時の注入イオンの注入面密度（ドーズ量）は、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の範囲内にあることが望ましく、注入エネルギーは１０ｋｅＶ〜１０ＭｅＶの範囲内にあることが望ましい。
【００３３】
例えば、ウェル領域３、ソース領域４およびウェルコンタクト領域５の不純物濃度は、それぞれ、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３および１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲内にあることが望ましい。
【００３４】
また、ウェル領域３、ソース領域４およびウェルコンタクト領域５の深さは、それぞれ、０．５〜３μｍ、０．２〜１μｍおよび０．２μｍ〜１μｍの範囲内にあることが望ましい。
【００３５】
なお、上記イオン注入に際しては、ＳｉＣエピタキシャル基板の温度を１０℃〜１０００℃の範囲内に設定して行う。これにより、イオン注入時に発生する結晶欠陥（注入欠陥）をある程度回復できるという効果が得られる。
【００３６】
続いて、ＳｉＣエピタキシャル基板１０のＳｉＣ支持基板１側の主面（第２の主面）に対してイオン注入を行い、図５に示されるように、ＳｉＣ支持基板１の主面全面にイオン注入領域６を形成する。当該イオン注入は、単一の注入エネルギーで行っても良く、注入エネルギーを段階的に、例えば高エネルギーから低エネルギーに変化させて行っても良い。
【００３７】
また、当該イオン注入時の注入イオンの注入面密度（ドーズ量）は、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２の範囲内にあることが望ましく、注入エネルギーは１０ｋｅＶ〜１０ＭｅＶの範囲内にあることが望ましい。このような条件でイオン注入を行うことで、イオン注入領域６では、注入された元素の濃度は、ＳｉＣ支持基板１内の他の領域に比べて１桁以上高い濃度となる。
【００３８】
なお、上記イオン注入に際しては、ＳｉＣエピタキシャル基板の温度を１０℃〜１０００℃の範囲内に設定して行う。これにより、イオン注入時に発生する結晶欠陥（注入欠陥）をある程度回復できるという効果が得られる。
【００３９】
また、イオン注入領域６の厚さは、０．１μｍ〜１０μｍの範囲内にあることが望ましく、当該イオン注入に用いられる元素としては、望ましくは、炭素、珪素、水素、ヘリウム、アルゴンなどのＳｉＣに対して不活性な非ドーパントとなる元素が挙げられるが、アルミニウム、ボロン、リン、窒素などのドーパントを用いることも可能である。
【００４０】
すなわち、第１導電型（ｎ型）のＳｉＣ支持基板１に対して、同じ導電型となる元素、例えば、リン、窒素などのｎ型ドーパントを用いることもでき、その場合は、イオン注入領域６の不純物濃度を、ＳｉＣ支持基板１の不純物濃度と同等またはそれ以上としても良い。これにより、ＳｉＣエピタキシャル基板１０の第２の主面上に金属電極を形成する際のコンタクト抵抗を低減することができる。
【００４１】
一方、第１導電型（ｎ型）のＳｉＣ支持基板１に対して、逆の導電型（ｐ型）となる元素、例えばアルミニウム、ボロンなどのｐ型ドーパントを用いることもでき、その場合は、イオン注入領域６の不純物濃度を、ＳｉＣ支持基板１の不純物濃度と同等またはそれ以上としても良い。これにより、イオン注入領域６を、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）のコレクタ層として用いることができる。この構成を採る場合はＳｉＣ−ＭＯＳＦＥＴではなくＳｉＣ−ＩＧＢＴが得られることになり、ＳｉＣ−ＩＧＢＴを製造する場合には有効な構成となる。
【００４２】
一般的に結晶体にイオンを注入すると、不純物原子の詰め込み効果と照射欠陥生成に起因して、注入層が体積膨張する。体積膨張は基板に拘束されるので、結果としてイオン注入面に対して平行に圧縮応力が誘起される。この現象は注入イオンの種類に無関係であり、ドーパントを注入すれば導電型制御やコンタクト抵抗の低減の効果が併せて得られるが、単に基板の反りを抑制するのが目的であれば、非ドーパントを注入する方が望ましい。
【００４３】
最後に、ＳｉＣエピタキシャル基板１０に対する熱処理を行うことで、注入イオンが活性化され、図１に示したＳｉＣ−ＭＯＳＦＥＴ１００が得られる。ここで、ＳｉＣエピタキシャル基板１０の加熱温度は、１０００℃〜２０００℃の範囲内にあることが望ましく、より好ましくは１４００℃〜１８００℃の範囲内とする。
【００４４】
このように、ウェル領域３、ソース領域４およびウェルコンタクト領域５などの不純物領域形成のためのＳｉＣエピタキシャル基板１０の第１の主面へのイオン注入と、ＳｉＣエピタキシャル基板１０の反りを制御するための第２の主面へのイオン注入を実施した後に、ＳｉＣエピタキシャル基板１０の熱処理（活性化アニール）を実施するので、ＳｉＣエピタキシャル基板１０の反りが抑制されて、ほぼ平坦なＳｉＣエピタキシャル基板１０が得られる。
【００４５】
また、反りを制御するためのイオン注入は、ＳｉＣエピタキシャル基板１０の第１の主面とは反対側の第２の主面に対して施されるので、ＳｉＣエピタキシャル基板１０の第１の主面への半導体素子形成条件（例えば、イオン注入条件）や、ＳｉＣエピタキシャル成長層２の厚みや不純物濃度を考慮せず、反りを制御するための最適な注入条件を選択できる。従って、ＳｉＣ支持基板とＳｉＣエピタキシャル成長層との格子不整合に起因して生じたＳｉＣエピタキシャル基板の反りが抑制されるとともに、半導体素子を構成する不純物領域を形成する工程によって生じたＳｉＣエピタキシャル基板の反りが抑制される。
【００４６】
この結果、ほぼ平坦なＳｉＣエピタキシャル基板１０が得られるので、後に熱処理を行ってヒートショックが加わっても、ＳｉＣエピタキシャル基板１０が割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【００４７】
なお、図３に示すＳｉＣエピタキシャル基板１０は、ＳｉＣ支持基板１とＳｉＣエピタキシャル成長層２とが直に接しているが、図６に示すように、ＳｉＣ支持基板１とＳｉＣエピタキシャル成長層２との間に第１導電型のバッファ層ＢＦを設けたＳｉＣエピタキシャル基板１１としても良い。バッファ層は、エピタキシャル層と基板との間でのキャリア濃度の差異を緩和する層であり、厚さは０．５〜１０μｍ（５００ｎｍ〜１００００ｎｍ）程度に設定される。
【００４８】
（変形例１）
イオン注入領域６のイオン注入元素としてはニッケルなどの金属を用いても良い。この場合、ＳｉＣエピタキシャル基板１０に対する１０００℃〜２０００℃の範囲内、より好ましくは１４００℃〜１８００℃の範囲内の熱処理を行うことで、不純物領域の注入イオンが活性化されると共に、イオン注入領域６がニッケルシリサイド層１６となる。
【００４９】
図７には、ＳｉＣ支持基板１のＳｉＣエピタキシャル成長層２が配設された側とは反対側の主面にニッケルシリサイド層１６が形成されたＳｉＣ−ＭＯＳＦＥＴ１００Ａを示す。
【００５０】
このように、ニッケルシリサイド層１６を設けることで、ＳｉＣエピタキシャル基板１０の反りが抑制されると共に、ＳｉＣエピタキシャル基板１０の第２の主面上に金属電極を形成する際の金属電極とのコンタクト抵抗を低減することができる。
【００５１】
また、イオン注入元素としては、ゲルマニウムなどのＩＶ族元素を用いても良い。この場合は、イオン注入領域６においてバンドギャップがＳｉＣに比べて狭くなるので、ＳｉＣエピタキシャル基板１０の第２の主面と金属電極とのコンタクト抵抗を低減することができる。
【００５２】
（変形例２）
以上説明した実施の形態１においては、ＳｉＣエピタキシャル基板１０の第２の主面全面にイオン注入領域６を形成するものとして説明したが、当該イオン注入は、注入マスクを介して選択的に行っても良い。注入マスクとしては、例えば写真製版用のフォトレジストまたはシリコン酸化膜を用いることができる。
【００５３】
図８には、選択的なイオン注入の一例として、第２の主面に平面視形状が環状となるようにイオン注入領域６を形成した構成を示している。
【００５４】
すなわち、図８においてはウエハ状態のＳｉＣエピタキシャル基板１０を第２の主面側から見た平面図を示しており、ＳｉＣ支持基板１に環状にイオン注入領域６が形成されている。
【００５５】
また、図９に示すように第２の主面に平面視形状が格子状となるようにイオン注入領域６を形成しても良い。
【００５６】
すなわち、図９においてはウエハ状態のＳｉＣエピタキシャル基板１０を第２の主面側から見た平面図を示しており、ＳｉＣ支持基板１に格子状にイオン注入領域６が形成されている。
【００５７】
このようにイオン注入領域６を平面視形状が幾何学形状となるように選択的に形成することで、イオン注入がされた領域とそうでない領域とで圧縮応力に差が生じ、ＳｉＣエピタキシャル基板１０の反りを制御することができる。イオン注入領域６の平面視形状は、第１の主面へのイオン注入によって生じた反りの状態に応じて決めれば良い。
【００５８】
なお、図８および図９に示すように、ウエハ状態のＳｉＣエピタキシャル基板１０の側面には、結晶の方位を示す目印であるオリエンテーションフラットＯＦ１およびＯＦ２が設けられており、両者は互いに９０°の角度をなす位置関係となるように設けられている。
【００５９】
すなわち、ＳｉＣエピタキシャル基板１０は、（１１−２０）方向に平行なオリエンテーションフラットＯＦ１と、（１１−２０）方向に交差し、かつオリエンテーションフラットＯＦ１と長さが異なるオリエンテーションフラットＯＦ２とを有している。
【００６０】
このようなオリエンテーションフラットＯＦ１およびＯＦ２を利用することで、イオン注入領域６を選択的に形成する場合の方向性を定めることができ、ＳｉＣエピタキシャル基板１０の反りをより有効に防止できる平面視形状のイオン注入領域６を形成することができる。なお、イオン注入領域６の平面視形状は上記に限定されず、より複雑な幾何学形状であっても良い。
【００６１】
なお、イオン注入領域６を選択的に形成する場合は、ＳｉＣエピタキシャル基板１０の反りの抑制だけが目的となり、非ドーパントでイオン注入領域６を形成した場合も、ドーパントでイオン注入領域６を形成した場合も、活性化アニールを実施した後は、イオン注入領域６をすべて除去することが望ましい。
【００６２】
（変形例３）
以上説明した実施の形態１においては、イオン注入領域６の不純物濃度は、ＳｉＣエピタキシャル基板１０の第２の主面全面に渡って均一とするものとして説明したが、イオン注入領域６の不純物濃度を第２の主面内で異なったものとしても良い。
【００６３】
例えば、ＳｉＣエピタキシャル基板１０の半径がＲである場合に、ＳｉＣエピタキシャル基板１０の中心からの距離をｒ（ｒ（Ｒ）とし、例えばｒ＝０〜０．５Ｒの領域を「内周領域」とし、それ以外の領域を「外周領域」とした場合に、外周領域では不純物濃度を比較的高くし、内周領域では不純物濃度を比較的低くするか、逆に、外周領域では不純物濃度を比較的低くし、内周領域では不純物濃度を比較的高くすれば良い。
【００６４】
これにより、内周領域と外周領域とで圧縮応力に差が生じ、ＳｉＣエピタキシャル基板１０の反りを制御することができる。なお、外周領域では不純物濃度を高くするか低くするかは、第１の主面へのイオン注入によって生じた反りの状態に応じて決めれば良い。
【００６５】
また、実施の形態１においては、イオン注入領域６の深さを、ＳｉＣエピタキシャル基板の第２の主面全面に渡って均一とするものとして説明したが、イオン注入領域６の深さを、ＳｉＣエピタキシャル基板の第２の主面全面で異なったものとしても良い。
【００６６】
例えば、ＳｉＣエピタキシャル基板１０の外周領域ではイオン注入領域６の深さを比較的深くし、内周領域ではイオン注入領域６の深さを比較的浅くするか、逆に、外周領域ではイオン注入領域６の深さを比較的浅くし、内周領域ではイオン注入領域６の深さを比較的深くすれば良い。
【００６７】
これにより、内周領域と外周領域とで圧縮応力に差が生じ、ＳｉＣエピタキシャル基板１０の反りを制御することができる。なお、外周領域でイオン注入領域６の深さを浅くするか深くするかは、第１の主面へのイオン注入によって生じた反りの状態に応じて決めれば良い。
【００６８】
（効果）
以上説明した実施の形態１の半導体装置の製造方法を用いて、３インチＳｉＣエピタキシャル基板の反りを制御する実験を行った際の、ウエハ状態のＳｉＣエピタキシャル基板１１（図６）の形状変化について、図１０〜図１２を用いて説明する。
【００６９】
本実験を行うにあたり、ＳｉＣエピタキシャル基板１１として、ＳｉＣ支持基板１の不純物濃度を１×１０１９ｃｍ−３、ＳｉＣエピタキシャル成長層２の不純物濃度を５×１０１４ｃｍ−３とした。また、ＳｉＣエピタキシャル成長層２の厚みは１４２μｍであった。
【００７０】
なお、ＳｉＣ支持基板１とＳｉＣエピタキシャル成長層２との間のバッファ層ＢＦは、不純物濃度が１×１０１８ｃｍ−３、厚みが１μｍとした。ＳｉＣ支持基板１、ＳｉＣエピタキシャル成長層２、バッファ層ＢＦの導電型はすべてｎ型のものを用いた。
【００７１】
ＳｉＣエピタキシャル基板１１のウエハ形状を図１０に示す。図１０に示すように、ＳｉＣエピタキシャル基板１１はＳｉ原子面に対して凸形状をなしており、ＳＯＲＩは９．３μｍであった。
【００７２】
ここで、「ＳＯＲＩ」とは、非吸着状態のウエハにおけるウエハ表面のベストフィット基準面（最小二乗法により算出された面）とウエハ表面との距離の最大値と最小値との差である。その後、ＳｉＣエピタキシャル基板１１の第１の主面に対して、半導体素子形成のためのイオン注入を行った。当該半導体素子形成のためのイオン注入には、ｐ型不純物としてアルミニウム、ｎ型不純物として窒素を用いた。
【００７３】
半導体素子形成のためのイオン注入を行った後のウエハ形状を図１１に示す。図１１に示すように、半導体素子形成のためのイオン注入を行った後のウエハ形状は、Ｓｉ原子面に対する突出がより顕著となり、ＳＯＲＩは２７．４μｍに増大した。イオン注入を行うことでＳＯＲＩが増大するのは、イオン注入により発生した圧縮応力に起因するものと考えられる。
【００７４】
その後、ＳｉＣエピタキシャル基板１１の第２の主面全面に対して、ＳｉＣエピタキシャル基板１１の反りを制御するためのイオン注入領域６を形成した。当該イオン注入の元素としては炭素を用いた。また、当該イオン注入時の注入面密度は５×１０１５ｃｍ−２とし、ＳｉＣエピタキシャル基板１１の温度は６００℃とした。
【００７５】
イオン注入領域６を形成した後のウエハ形状を図１２に示す。図１２に示すように、イオン注入領域６を形成した後のウエハ形状は、Ｓｉ原子面に対して凸形状をなしているが、ＳＯＲＩは８．７μｍに低減した。これは、ＳｉＣエピタキシャル基板１１の第２の主面全面に形成されたイオン注入領域６により発生した圧縮応力に起因するものと考えられる。
【００７６】
その後、注入イオンの活性化のために、図１２に示すＳｉＣエピタキシャル基板１１に対して、不活性雰囲気中で１７００℃の熱処理を行ったが、ＳｉＣエピタキシャル基板１１の割れは確認されなかった。
【００７７】
一方で、比較のために、図１１に示すＳｉＣエピタキシャル基板１１に対してＳｉＣエピタキシャル基板１１の反りを制御するためのイオン注入を行わずに同様の熱処理を行った場合は、ＳｉＣエピタキシャル基板１１に割れが発生した。
【００７８】
以上の実験結果から、ＳｉＣエピタキシャル基板が割れることなく、安定的にＳｉＣ半導体装置を製造するためには、半導体素子を形成する主面とは反対側の主面に、反りを制御するためのイオン注入を施すことで平坦なＳｉＣエピタキシャル基板を得ることが有効であることが裏付けられた。なお、ＳＯＲＩが０μｍ〜１０μｍの範囲内にあれば、ヒートサイクルでＳｉＣエピタキシャル基板が割れることを防止できるものと考えられる。
【００７９】
（実施の形態２）
上述した実施の形態１の半導体装置の製造方法では、第１導電型のＳｉＣ支持基板１上に第１導電型のＳｉＣエピタキシャル成長層２を配設したＳｉＣエピタキシャル基板１０を用いたが、本発明に係る実施の形態２の半導体装置の製造方法では、図１３に示すように、ＳｉＣエピタキシャル基板１０におけるＳｉＣエピタキシャル成長層２上に、さらに第１導電型の追加ＳｉＣエピタキシャル成長層７を配設したＳｉＣエピタキシャル基板１０Ａを用いる。
【００８０】
追加ＳｉＣエピタキシャル成長層７の不純物濃度は、ＳｉＣ支持基板１の不純物濃度よりも低く、かつ、ＳｉＣエピタキシャル成長層２の不純物濃度よりも高いことが望ましい。追加ＳｉＣエピタキシャル成長層７の不純物濃度の範囲は、例えば、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３にあることが望ましい。
【００８１】
また、追加ＳｉＣエピタキシャル成長層７の深さの範囲は、０．５μｍ〜５μｍにあることが望ましい。
【００８２】
その後、ＳｉＣエピタキシャル基板１０Ａの追加ＳｉＣエピタキシャル成長層７側の主面（第１の主面）に対して、半導体素子形成のための選択的なイオン注入を行い、また、ＳｉＣエピタキシャル基板１０ＡのＳｉＣ支持基板１側の主面（第２の主面）に対して基板の反り制御のためのイオン注入を行い、不純物の活性化のための熱処理を実施するが、これらの製造工程については実施の形態１と同様であるため説明は省略する。
【００８３】
以上説明した実施の形態２に係る半導体装置の製造方法によれば、ＳｉＣエピタキシャル基板１０Ａの第２の主面に、ＳｉＣエピタキシャル基板１０Ａの反りを制御するためのイオン注入が施されているので、半導体素子形成のためのイオン注入を行った後でも、ほぼ平坦なＳｉＣエピタキシャル基板１０Ａが得られ、後に熱処理を行ってヒートショックが加わっても、ＳｉＣエピタキシャル基板１０Ａが割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【００８４】
なお、ＳｉＣエピタキシャル成長層７を設けることでＪＦＥＴ（ジャンクションＦＥＴ）抵抗を低減することができる。すなわち、ＩＧＢＴ等のスイッチング半導体素子を作製する場合には、ＳｉＣエピタキシャル基板の第１の主面に対して、例えばｐ型のウェル領域を離間して形成するが、超高耐圧（耐圧が１０ｋＶ以上）の半導体装置においては、ドリフト層（ＳｉＣエピタキシャル成長層）の不純物濃度が低く設定されるため、ウェル領域に挟まれた領域（ＪＦＥＴ領域）の抵抗が著しく増加する。そのため、ドリフト層よりも不純物濃度の高い層（追加ＳｉＣエピタキシャル成長層）を形成し、当該層内にウェル領域を形成することで、ＪＦＥＴ抵抗の低減を図ることができる。また、追加ＳｉＣエピタキシャル成長層は、ドリフト層よりも不純物濃度が高いので、引張応力が発生してＳｉＣエピタキシャル基板の反りの低減にも寄与する。
【００８５】
また、図１３に示すＳｉＣエピタキシャル基板１０Ａは、ＳｉＣ支持基板１とＳｉＣエピタキシャル成長層２とが直に接し、ＳｉＣエピタキシャル成長層２と追加ＳｉＣエピタキシャル成長層７とが直に接しているが、図１４に示すように、ＳｉＣ支持基板１とＳｉＣエピタキシャル成長層２との間に第１導電型のバッファ層ＢＦ１を設け、ＳｉＣエピタキシャル成長層２と追加ＳｉＣエピタキシャル成長層７との間に第１導電型のバッファ層ＢＦ２を設けたＳｉＣエピタキシャル基板１１Ａとしても良い。バッファ層は、エピタキシャル層と基板との間でのキャリア濃度の差異に起因する格子不整合を緩和する層であり、厚さは０．５〜１０μｍ（５００ｎｍ〜１００００ｎｍ）程度に設定される。
【００８６】
（実施の形態３）
上述した実施の形態１の半導体装置の製造方法では、第１導電型のＳｉＣ支持基板１上に第１導電型のＳｉＣエピタキシャル成長層２を配設したＳｉＣエピタキシャル基板１０を用いたが、本発明に係る実施の形態３の半導体装置の製造方法では、図１５に示すように、第２導電型のＳｉＣ支持基板８上に、第１導電型のＳｉＣエピタキシャル成長層２を配設したＳｉＣエピタキシャル基板１０Ｂ用いる。
【００８７】
ＳｉＣ支持基板８の不純物濃度の範囲は、１×１０１７ｃｍ−３〜１×１０２１ｃｍ−３にあることが望ましく、ＳｉＣ支持基板８をコレクタ層とするＳｉＣ−ＩＧＢＴを得ることができる。
【００８８】
その後、ＳｉＣエピタキシャル基板１０ＢのＳｉＣエピタキシャル成長層２側の主面（第１の主面）に対して、半導体素子形成のための選択的なイオン注入を行い、また、ＳｉＣエピタキシャル基板１０ＡのＳｉＣ支持基板１側の主面（第２の主面）に対して基板の反り制御のためのイオン注入を行い、不純物の活性化のための熱処理を実施するが、これらの製造工程については実施の形態１と同様であるため説明は省略する。
【００８９】
以上説明した実施の形態３に係る半導体装置の製造方法によれば、ＳｉＣエピタキシャル基板１０Ｂの第２の主面に、ＳｉＣエピタキシャル基板１０Ｂの反りを制御するためのイオン注入が施されているので、半導体素子形成のためのイオン注入を行った後でも、ほぼ平坦なＳｉＣエピタキシャル基板１０Ｂが得られ、後に熱処理を行ってヒートショックが加わっても、ＳｉＣエピタキシャル基板１０Ｂが割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【００９０】
なお、本実施の形態３においても、実施の形態２と同様に、ＳｉＣエピタキシャル成長層２上に、さらに第１導電型の追加ＳｉＣエピタキシャル成長層７を形成しても良い。
【００９１】
また、図１５に示すＳｉＣエピタキシャル基板１０Ｂでは、ＳｉＣ支持基板８とＳｉＣエピタキシャル成長層２とが直に接しているが、図１６に示すように、ＳｉＣ支持基板８とＳｉＣエピタキシャル成長層２との間に第２導電型のバッファ層ＢＦ３と第１導電型のバッファ層ＢＦ４とを設けたＳｉＣエピタキシャル基板１１Ｂとしても良い。バッファ層は、エピタキシャル層と基板との間でのキャリア濃度の差異に起因する格子不整合を緩和する層であり、厚さは０．５〜１０μｍ（５００ｎｍ〜１００００ｎｍ）程度に設定される。
【００９２】
（実施の形態４）
上述した実施の形態１の半導体装置の製造方法では、第１導電型のＳｉＣ支持基板１上に第１導電型のＳｉＣエピタキシャル成長層２を配設したＳｉＣエピタキシャル基板１０を用いたが、本発明に係る実施の形態４の半導体装置の製造方法では、図１７に示すように、第１導電型のＳｉＣエピタキシャル成長層２のみで構成されるＳｉＣエピタキシャル基板１０Ｃを用いる。
【００９３】
ＳｉＣエピタキシャル基板１０Ｃは、図３に示したＳｉＣエピタキシャル基板１０に対して、ＳｉＣ支持基板１を機械的または化学的またはその他の方法によって除去することにより得られる。このようにして得られたエピタキシャル成長層のみによって構成されるＳｉＣエピタキシャル基板１０Ｃは「フリースタンディング基板（自立基板）」と呼称され、フリースタンディング基板を準備する工程もＳｉＣエピタキシャル基板を準備する工程と呼称する。
【００９４】
ＳｉＣエピタキシャル基板１０Ｃは、フリースタンディング基板であるので、ＳｉＣエピタキシャル成長層２に対する圧縮応力は生じない。このため、図３、図１３および図１５にそれぞれ示したＳｉＣエピタキシャル基板１０、１０Ａおよび１０Ｂに比べて、ＳｉＣエピタキシャル基板１０Ｃの反りは小さい。
【００９５】
その後、ＳｉＣエピタキシャル基板１０Ｃの一方の主面（第１の主面）に対して、半導体素子形成のための選択的なイオン注入を行い、また、ＳｉＣエピタキシャル基板１０Ｃの他方の主面（第２の主面）に対して基板の反り制御のためのイオン注入を行い、不純物の活性化のための熱処理を実施するが、これらの製造工程については実施の形態１と同様であるため説明は省略する。なお、基板の反り制御のためのイオン注入領域では、注入された元素の濃度がＳｉＣエピタキシャル成長層２内の他の領域に比べて１桁以上高い濃度となる。
【００９６】
また、基板の反り制御のためのイオン注入領域を形成する際に、当該イオン注入に用いられる元素を炭素とする場合は、少なくとも炭素を注入した領域においては、キャリアトラップの密度がＳｉＣエピタキシャル成長層２内の他の領域に比べて１桁以上低くなる。この原理を以下に説明する。
【００９７】
ＳｉＣ結晶中のライフタイムキラーとなる電気的に活性な欠陥（キャリアトラップ）として、これまでに炭素空孔が特定されている。ＳｉＣ結晶中に炭素をイオン注入することで、炭素を注入した領域において格子間炭素原子を追加導入し、さらにＳｉＣ結晶を加熱することで、追加導入された格子間炭素原子が深部に拡散し、ＳｉＣ結晶中のキャリアトラップが電気的に不活性化される。したがって、少なくとも炭素をイオン注入した領域においては、キャリアトラップの密度がＳｉＣエピタキシャル成長層２内の他の領域に比べて１桁以上低くなる。
【００９８】
以上説明した実施の形態４に係る半導体装置の製造方法によれば、ＳｉＣエピタキシャル基板１１Ｃの第２の主面に、ＳｉＣエピタキシャル基板１０Ｃの反りを制御するためのイオン注入が施されているので、半導体素子形成のためのイオン注入を行った後でも、ほぼ平坦なＳｉＣエピタキシャル基板１０Ｃが得られ、後に熱処理を行ってヒートショックが加わっても、ＳｉＣエピタキシャル基板１０Ｃが割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【００９９】
このように、実施の形態４の製造方法は、特許文献２に開示の方法とは明らかに異なり、熱処理の際には支持基板１は存在せず、半導体基板（ＳｉＣエピタキシャル基板）そのものに対して熱処理を実施することになる。
【０１００】
また、ＳｉＣエピタキシャル基板１０Ｃに対しては、ＳｉＣ−ＭＯＳＦＥＴ、ＳｉＣ−ＩＧＢＴの何れの半導体装置も作製することができる。
【０１０１】
なお、本実施の形態３においても、実施の形態２と同様に、ＳｉＣエピタキシャル成長層２上に、さらに第１導電型の追加ＳｉＣエピタキシャル成長層７を形成しても良い。
【０１０２】
（実施の形態５）
上述した実施の形態１の半導体装置の製造方法では、ＳｉＣエピタキシャル基板１０におけるＳｉＣエピタキシャル成長層２上に、さらに第１導電型の追加ＳｉＣエピタキシャル成長層７を配設したＳｉＣエピタキシャル基板１０Ａを用いたが、本発明に係る実施の形態５の半導体装置の製造方法では、図１８に示すように、ＳｉＣエピタキシャル基板１０におけるＳｉＣエピタキシャル成長層２上に、さらに第２導電型の追加ＳｉＣエピタキシャル成長層９を配設したＳｉＣエピタキシャル基板１０Ｄを用いる。
【０１０３】
追加ＳｉＣエピタキシャル成長層９の不純物濃度は、ＳｉＣエピタキシャル成長層２の不純物濃度よりも高いことが望ましい。追加ＳｉＣエピタキシャル成長層９の不純物濃度の範囲は、例えば、１×１０１６ｃｍ−３〜１×１０２１ｃｍ−３にあることが望ましい。
【０１０４】
また、追加ＳｉＣエピタキシャル成長層９の深さの範囲は、０．５μｍ〜３００μｍにあることが望ましい。
【０１０５】
次に、ＳｉＣエピタキシャル基板１０Ｄに対して、ＳｉＣ支持基板１を機械的または化学的またはその他の方法によって除去することにより、図１９に示すように、追加ＳｉＣエピタキシャル成長層９とＳｉＣエピタキシャル成長層２とを備えたＳｉＣエピタキシャル基板１０Ｅが形成される。
【０１０６】
ＳｉＣエピタキシャル基板１０Ｅにおいて、第１の主面はＳｉＣエピタキシャル成長層２の主面であり、第２の主面は追加ＳｉＣエピタキシャル成長層９の主面である。
【０１０７】
その後、ＳｉＣエピタキシャル基板１０Ｅの第１の主面に対して、半導体素子形成のための選択的なイオン注入を行い、また、ＳｉＣエピタキシャル基板１０Ｅの第２の主面に対して基板の反り制御のためのイオン注入を行い、不純物の活性化のための熱処理を実施するが、これらの製造工程については実施の形態１と同様であるため説明は省略する。
【０１０８】
以上説明した実施の形態５に係る半導体装置の製造方法によれば、ＳｉＣエピタキシャル基板１０Ｅの第２の主面に、ＳｉＣエピタキシャル基板１０Ｅの反りを制御するためのイオン注入が施されているので、半導体素子形成のためのイオン注入を行った後でも、ほぼ平坦なＳｉＣエピタキシャル基板１０Ｅが得られ、後に熱処理を行ってヒートショックが加わっても、ＳｉＣエピタキシャル基板１０Ｅが割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【０１０９】
なお、追加ＳｉＣエピタキシャル成長層９は、ドリフト層（ＳｉＣエピタキシャル成長層２）とは反対導電型なので、ドリフト層に少数キャリアを供給するコレクタ層とすることができ、ＳｉＣ−ＩＧＢＴを得ることができる。追加ＳｉＣエピタキシャル成長層９は、ドリフト層よりも不純物濃度が高いので、引張応力が発生してＳｉＣエピタキシャル基板の反りの低減にも寄与する。
【０１１０】
また、図１９に示すＳｉＣエピタキシャル基板１０Ｅでは、追加ＳｉＣエピタキシャル成長層９とＳｉＣエピタキシャル成長層２とが直に接しているが、図２０に示すように、追加ＳｉＣエピタキシャル成長層９とＳｉＣエピタキシャル成長層２との間に第２導電型のバッファ層ＢＦ５と第１導電型のバッファ層ＢＦ６とを設けたＳｉＣエピタキシャル基板１１Ｅとしても良い。バッファ層は、エピタキシャル層と基板との間でのキャリア濃度の差異に起因する格子不整合を緩和する層であり、厚さは０．５〜１０μｍ（５００ｎｍ〜１００００ｎｍ）程度に設定される。
【０１１１】
（実施の形態６）
上述した実施の形態４の半導体装置の製造方法では、ＳｉＣ支持基板１を機械的または化学的またはその他の方法によって除去することにより得られるＳｉＣエピタキシャル基板を用いたが、本発明に係る実施の形態６の半導体装置の製造方法では、図２１に示すように、ＳｉＣ支持基板１を機械的または化学的またはその他の方法によって一部除去し、図３に示したＳｉＣエピタキシャル基板１０に比べてＳｉＣ支持基板の厚みを薄くしたＳｉＣエピタキシャル基板１０Ｆを用いる。
【０１１２】
すなわち、本発明に係る実施の形態６の半導体装置の製造方法は、上述した実施の形態１の半導体装置の製造方法に加えて、ＳｉＣ支持基板１を第２の主面から一部除去する工程をさらに備える。なお、この工程では、ＳｉＣ支持基板１の厚みをＳｉＣエピタキシャル基板１０に比べて２０％〜７０％程度の厚みとする。例えば、ＳｉＣエピタキシャル基板１０のＳｉＣ支持基板１の厚みが３５０μｍである場合は、ＳｉＣエピタキシャル基板１０ＦのＳｉＣ支持基板１の厚みは７０μｍ〜２５０μｍとする。このように、薄くすることで、ＳｉＣ−ＭＯＳＦＥＴあるいはＳｉＣ−ＩＧＢＴを作製した場合にオン抵抗や熱抵抗を低減できるとともに、ＳｉＣ支持基板１のオン抵抗や熱抵抗のばらつきが小さくなる、という効果が得られる。
【０１１３】
ＳｉＣ支持基板１を第２の主面から一部除去する工程は、例えば半導体装置の薄板化に対応する。薄板化を実施したＳｉＣエピタキシャル基板１０Ｆでは、ＳｉＣ支持基板１を除去した面に形成される加工変質層に起因する応力により、大きな反りが発生する。
【０１１４】
このように大きな反りが発生したＳｉＣエピタキシャル基板１０Ｆに対して、ＳｉＣ支持基板１を除去した面に反り制御のためのイオン注入を行う。これにより、ＳｉＣ支持基板１を除去した面に形成される加工変質層に起因する応力が緩和され、ＳｉＣエピタキシャル基板１０Ｆに比べて反りが小さくなる。
【０１１５】
以上説明した実施の形態６に係る半導体装置の製造方法によれば、ＳｉＣ支持基板１を第２の主面から一部除去することで生じるＳｉＣエピタキシャル基板１０Ｆの反りを、ＳｉＣ支持基板１を除去した面に施されるイオン注入により制御できるので、ほぼ平坦なＳｉＣエピタキシャル基板が得られる。したがって、ＳｉＣエピタキシャル基板が割れることがなく、安定的にＳｉＣ半導体装置を製造することができる。
【０１１６】
また、ＳｉＣエピタキシャル基板１０Ｆに対しては、ＳｉＣ−ＭＯＳＦＥＴ、ＳｉＣＩＧＢＴの何れの半導体装置も作製することができる。
【０１１７】
なお、本実施の形態６においても、実施の形態２と同様に、ＳｉＣエピタキシャル成長層２上に、さらに第１導電型の追加ＳｉＣエピタキシャル成長層７を形成しても良い。
【０１１８】
（変形例）
以上説明した実施の形態１〜６では、ウェル領域３、ソース領域４、ウェルコンタクト領域５はイオン注入処理を用いて形成されているが、これらの一部または全部をエピタキシャル成長およびエッチング技術を用いて形成しても良い。
【０１１９】
例えば、ドリフト層の一部をエッチングした後、ドリフト層と反対導電型の層をエピタキシャル成長させ、化学機械研磨（ＣＭＰ）等により不要なエピタキシャル成長層を除去することで、上記の不純物領域を形成しても良い。エピタキシャル成長により形成された不純物領域を有する半導体装置としては、ＩＥＭＯＳ（Implantation and Epitaxial MOSFET）が挙げられる。
【０１２０】
（他の適用例）
また、以上説明した実施の形態１〜６では、ＳｉＣ−ＭＯＳＦＥＴあるいはＳｉＣ−ＩＧＢＴの製造方法を例に採って説明したが、本発明は、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（P-intrinsic-N）ダイオード、ＪＦＥＴ（Junction FET）、サイリスタ、ＧＴＯ（Gate Turn-Off Thyristor）、ＢＪＴ（Bipolar Junction Transistor）などのＳｉＣ半導体素子の製造にも適用できる。
【０１２１】
また、ＳｉＣの結晶型や導電型、各層の具体的な厚さ、不純物領域の深さおよび不純物濃度などの好適な数値範囲は、当業者によく知られているものであり、本発明の実施の形態１〜５で述べたこれらの数値は、適宜に変更が可能である。
【０１２２】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１２３】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２４】
１，８  ＳｉＣ支持基板、２  ＳｉＣエピタキシャル成長層、６  イオン注入領域、７，９  追加ＳｉＣエピタキシャル成長層。
【図１】
2016017215.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016017215.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2016017215.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成28年8月24日(2016.8.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
ＳｉＣ支持基板と、
前記ＳｉＣ支持基板上に設けられ、前記ＳｉＣ支持基板に比べて不純物濃度が１万分の１以下であり、かつ厚みが５０μｍ以上のＳｉＣエピタキシャル成長層が配設されたＳｉＣエピタキシャル基板と、
前記ＳｉＣエピタキシャル基板の第１の主面に選択的に設けられた第１の不純物領域と、
前記ＳｉＣエピタキシャル基板の第２の主面に設けられた第２の不純物領域と、を備え、
前記第２の不純物領域は、
炭素、珪素、水素、ヘリウム、アルゴン、アルミニウム、ボロン、リン、窒素、ニッケル、ゲルマニウムのいずれかの原子の面密度が、１×１０１３ｃｍ−２〜１×１０１６ｃｍ−２であり、
前記ＳｉＣエピタキシャル基板は、前記ＳｉＣエピタキシャル基板の反りを表すＳＯＲＩが１０μｍ以下である、半導体装置。
【国際調査報告】
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