(57)【要約】  半導体装置は、化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、第１低抵抗領域とソース電極およびドレイン電極のうちの少なくとも一方との間に設けられたキャップ層とを備える。
2016072188.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を備えた半導体装置。
【請求項２】
前記積層体は、前記ゲート電極に対向して、かつ前記第１低抵抗領域と連続して設けられた第２低抵抗領域を更に含む
請求項１に記載の半導体装置。
【請求項３】
前記積層体の上面側において、平面視的に、前記ゲート電極を挟むように前記ソース電極と前記ドレイン電極とが設けられ、
前記第１低抵抗領域は、前記第２低抵抗領域の端部から前記ソース電極および前記ドレイン電極のうちの少なくとも一方に対向する領域まで延設されている
請求項２に記載の半導体装置。
【請求項４】
前記第１低抵抗領域および前記第２低抵抗領域は、前記チャネル層を走行するキャリアの第１導電型とは逆の第２導電型の不純物を含み、
前記第１低抵抗領域は、前記第２低抵抗領域よりも前記第２導電型の電荷量が少ない
請求項２に記載の半導体装置。
【請求項５】
前記第１低抵抗領域は、前記第２低抵抗領域よりも前記第２導電型の不純物濃度が低い
請求項４に記載の半導体装置。
【請求項６】
前記第１低抵抗領域の厚みは、前記第２低抵抗領域の厚みよりも薄い
請求項４に記載の半導体装置。
【請求項７】
前記キャップ層は、前記チャネル層を走行するキャリアの第１導電型と同じ第１導電型の不純物を含み、
前記キャップ層の第１導電型の電荷量は、前記第１低抵抗領域の第２導電型の電荷量よりも多い
請求項２に記載の半導体装置。
【請求項８】
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項１に記載の半導体装置。
【請求項９】
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項８に記載の半導体装置。
【請求項１０】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
請求項９に記載の半導体装置。
【請求項１１】
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に２つ以上設けられている
請求項１に記載の半導体装置。
【請求項１２】
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせられた平面形状を有し、
前記２つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
請求項１１記載の半導体装置。
【請求項１３】
前記積層体において、前記第１低抵抗領域の上に、高抵抗領域が設けられている
請求項１に記載の半導体装置。
【請求項１４】
前記ゲート電極に電圧を印加したオフ状態において、前記第１低抵抗領域の直下における前記チャネル層内のキャリアと、前記第１低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
請求項１に記載の半導体装置。
【請求項１５】
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
請求項１に記載の半導体装置。
【請求項１６】
前記チャネル層は、ＧａＮで構成された基板上に設けられた
請求項１に記載の半導体装置。
【請求項１７】
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有するアンテナスイッチ回路。
【請求項１８】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、マルチゲート構造を有する
請求項１７に記載のアンテナスイッチ回路。
【請求項１９】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項１７に記載のアンテナスイッチ回路。
【請求項２０】
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有する無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置、アンテナスイッチ回路、および無線通信装置に関し、特には化合物半導体よりなるチャネル層を有する半導体装置、この半導体装置を備えたアンテナスイッチ回路、並びにこのアンテナスイッチ回路を備えた無線通信装置に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいては、携帯通信端末の小型化および低消費電力化が強く求められている。これらを実現するためには、例えばアンテナスイッチに関し、オン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆの低減などが必要である。現在、このようなアンテナスイッチ用として実用化されているデバイスの一つとして、接合形電界効果トランジスタ（ＪＰＨＥＭＴ；Junction Pseudo-morphic High Electron Mobility Transistor）がある。【０００３】
ＪＰＨＥＭＴは、ｐｎ接合およびヘテロ接合を利用して電流変調を行う半導体装置である。このような半導体装置は、例えばＩｎＧａＡｓよりなるチャネル層と、チャネル層（ＩｎＧａＡｓ）よりもバンドギャップの広いＡｌＧａＡｓよりなる障壁層（ＡｌＧａＡｓ）とのヘテロ接合を備えている。障壁層（ＡｌＧａＡｓ）内においてチャネル層と反対の表面層には逆導電型の不純物を含有する第２低抵抗領域が設けられ、この第２低抵抗領域にゲート電極が接続されている。また、障壁層（ＡｌＧａＡｓ）内において、第２低抵抗領域よりもチャネル層側には、キャリアとなる不純物を含有するキャリア供給領域が設けられている。さらに第２低抵抗領域およびゲート電極の両脇における障壁層（ＡｌＧａＡｓ）には、ソース電極およびドレイン電極がオーミック接合されている。【０００４】
以上のような構成の半導体装置では、チャネル層における障壁層側の界面に、キャリアとなる電子が高濃度で閉じ込められた二次元電子ガス層が形成される。そしてゲート電極に電圧を印加して二次元電子ガス層の濃度を制御することにより、第２低抵抗領域下方のチャネル層部分を介してソース電極−ドレイン電極間に流れる電流が変調される（以上、例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【発明の概要】
【０００６】
上述した半導体装置においては、障壁層内に設けられるキャリア供給領域の不純物濃度を高くすることで、チャネル層内における二次元電子ガス層のキャリア濃度が高くなるため、オン抵抗Ｒｏｎを低くすることができる。一方で、二次元電子ガス層のキャリア濃度が高くなると、障壁層内の第２低抵抗領域とチャネル層との間において空乏層が広がりにくくなるため、オフ容量Ｃｏｆｆが高くなり、さらにＰＮ接合における電界集中が起こりやすくなるためオフ時の耐圧が低下する。すなわち、オン動作（Ｒｏｎ）とオフ動作（Ｃｏｆｆ、耐圧）とがトレードオフの関係にある。このため、キャリア供給領域の不純物濃度を高くしてチャネル層内のキャリア濃度を高めることが困難であった。
【０００７】
したがって、オン抵抗を低減しつつオフ容量を低減することが可能な半導体装置、この半導体装置を備えたアンテナスイッチ回路、このアンテナスイッチ回路を備えた無線通信装置を提供することが望ましい。
【０００８】
本技術の一実施の形態の半導体装置は、化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、第１低抵抗領域と、ソース電極およびドレイン電極のうちの少なくとも一方との間に設けられたキャップ層とを備えたものである。
【０００９】
本技術の一実施の形態の半導体装置では、積層体の表面側の一部に第１低抵抗領域が設けられ、この第１低抵抗領域と、ソース電極およびドレイン電極のうちの少なくとも一方との間にキャップ層が設けられている。これにより、オフ動作時においてチャネル層に形成されるキャリア欠乏領域は、ゲート電極の直下の領域から、第１低抵抗領域の下方の領域まで拡張される。よって、チャネル層のキャリア濃度を高くしてオン抵抗を低減させた場合であっても、オフ動作時の空乏層の幅が拡大される。また、キャップ層を設けることにより、ソース電極またはドレイン電極とチャネル層との間の距離を大きく確保することができる。結果として、コンタクト抵抗を低減すると共に、コンタクト抵抗のばらつきを低減することができる。
【００１０】
本技術の一実施の形態のアンテナスイッチ回路は、送信信号が入力される第１の端子と、アンテナに接続された第２の端子と、アンテナで受信した受信信号を出力する第３の端子と、第１の端子と第２の端子との間に接続された第１のスイッチング素子と、第２の端子と第３の端子との間に接続された第２のスイッチング素子とを備え、送信時に第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、受信時に第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、第１のスイッチング素子および第２のスイッチング素子の両方または一方は、上記本技術の半導体装置により構成されているものである。
【００１１】
本技術の一実施の形態のアンテナスイッチ回路では、送信時には第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、送信信号が第１の端子から入力され、第１のスイッチング素子を介して第２の端子へと出力される。受信時には第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、アンテナで受信した受信信号が第２の端子から入力され、第２のスイッチング素子を介して第３の端子へと出力される。
【００１２】
本技術の一実施の形態の無線通信装置は、アンテナと、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路とを備え、アンテナスイッチ回路は、上記本技術に係るアンテナスイッチ回路により構成されたものである。
【００１３】
本技術の一実施の形態の無線通信装置では、アンテナスイッチ回路により、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えが行われる。
【００１４】
本技術の一実施の形態の半導体装置によれば、積層体の上面側に設けられた第１低抵抗領域と、ソース電極およびドレイン電極のうちの少なくとも一方との間にキャップ層を設けるようにしたので、オフ動作時の空乏層の幅を拡大し、オフ容量を低減することができる。また、キャップ層の介在により、ソース電極またはドレイン電極とチャネル層との間の距離を大きく確保することができるので、コンタクト抵抗およびそのばらつきを低減することができ、結果としてオン抵抗を低減すると共にオン抵抗のばらつきを低減することができる。よって、オン抵抗を低減しつつオフ容量を低減することが可能となる。
【００１５】
本技術の一実施の形態のアンテナスイッチ回路、および本技術の一実施の形態の無線通信装置によれば、アンテナスイッチ回路の第１のスイッチング素子および第２のスイッチング素子の両方または一方を上記本技術の半導体装置により構成するようにしたので、第１のスイッチング素子または第２のスイッチング素子のオフ容量が低く高調波歪特性に優れている。よって、無線通信装置の小型化および低消費電力化が可能となる。
【００１６】
尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
【図面の簡単な説明】
【００１７】
【図１】本技術に係る第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】図１に示した半導体装置の上面図である。
【図３】図１に示した半導体装置の接合状態におけるエネルギーバンド構成図である。
【図４】図１に示した半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図５】図１に示した半導体装置のオン動作時におけるエネルギーバンド構成図である。
【図６】図１に示した半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す模式図である。
【図７Ａ】図１に示した半導体装置の製造工程を説明するための断面図である。
【図７Ｂ】図７Ａに続く工程を表す断面図である。
【図７Ｃ】図７Ｂに続く工程を表す断面図である。
【図７Ｄ】図７Ｃに続く工程を表す断面図である。
【図８】図１に示した半導体装置と比較例に係る半導体装置とに関して行ったシミュレーションの結果であり、ゲート電圧Ｖｇとオフ容量Ｃｏｆｆとの関係を示す特性図である。
【図９】本技術の第２実施形態に係る半導体装置の要部構成を示す断面図である。
【図１０】本技術の第３実施形態に係る半導体装置の要部構成を示す断面図である。
【図１１Ａ】図１０に示した半導体装置の製造工程を説明するための断面図である。
【図１１Ｂ】図１１Ａに続く工程を表す断面図である。
【図１１Ｃ】図１１Ｂに続く工程を表す断面図である。
【図１１Ｄ】図１１Ｃに続く工程を表す断面図である。
【図１２】本技術の第４実施形態に係る半導体装置の要部構成を示す断面図である。
【図１３Ａ】図１２に示した半導体装置の製造工程を説明するための断面図である。
【図１３Ｂ】図１３Ａに続く工程を表す断面図である。
【図１３Ｃ】図１３Ｂに続く工程を表す断面図である。
【図１３Ｄ】図１３Ｃに続く工程を表す断面図である。
【図１４】本技術の第５実施形態に係る半導体装置の要部構成を示す断面図である。
【図１５】図１４に示した半導体装置の接合状態におけるエネルギーバンド構成図である。
【図１６】図１４に示した半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図１７】図１４に示した半導体装置のオン動作時におけるエネルギーバンド構成図である。
【図１８】図１４に示した半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す模式図である。
【図１９】本技術の第６実施形態に係る半導体装置の要部構成を示す断面図である。
【図２０】図１９に示した半導体装置の上面図である。
【図２１】図１９に示した半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す模式図である。
【図２２】変形例１に係る半導体装置の要部構成の一例を表す断面図である。
【図２３】変形例２に係る半導体装置の要部構成の一例を表す断面図である。
【図２４】変形例３に係る半導体装置における折り返し部分の一例を拡大して表す平面図である。
【図２５】変形例３に係る半導体装置における折り返し部分の他の例を拡大して表す平面図である。
【図２６】アンテナスイッチ回路の一例を表す回路図である。
【図２７】アンテナスイッチ回路の他の例を表す回路図である。
【図２８】アンテナスイッチ回路の更に他の例を表す回路図である。
【図２９】アンテナスイッチ回路の更に他の例を表す回路図である。
【図３０】無線通信装置の一例を表すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
１．第１実施形態（第１低抵抗領域とソース電極およびドレイン電極との間にキャップ層を設けた例）
２．第２実施形態（第１低抵抗領域の上に高抵抗領域を設けた例）
３．第３実施形態（第１低抵抗領域とドレイン電極との間にのみキャップ層を設けた例）
４．第４実施形態（ゲート開口時に第１低抵抗領域を除去する場合の例）
５．第５実施形態（ショットキー接合を用いた積層体の例）
６．第６実施形態（マルチゲート構造を有する例）
７．変形例１（基板上部の各層が各層間において格子整合していない例）
８．変形例２（ＪＦＥＴ、ＭＩＳＪＰＨＥＭＴ）
９．変形例３（折り返し部分と直線部分とでデバイスパラメータを異ならせた例）
１０．変形例４（ＧａＮ系材料への適用例）
１１．適用例（アンテナスイッチ回路、無線通信装置）
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１９】
＜１．第１実施形態＞
（第１低抵抗領域とソース電極およびドレイン電極との間にキャップ層を設けた例）
本第１実施形態においては、各図に基づいて、本技術を適用した第１実施形態の半導体装置の構成、第１実施形態の半導体装置のバンド構造、第１実施形態の半導体装置の動作、第１実施形態の半導体装置の製造方法、および第１実施形態の半導体装置の効果の順に説明を行う。
【００２０】
［構成］
図１は、本技術を適用した第１実施形態の半導体装置（半導体装置１Ａ）の要部構成を示す断面図である。また図２は、半導体装置１Ａの上面図であり、図３は半導体装置１Ａの接合状態におけるエネルギーバンド構成図である。以下、これらの図に基づいて第１実施形態の半導体装置の詳細な構成を説明する。尚、以下においては第１導電型をｎ型、第２導電型をｐ型として説明を行うが、これは逆であってもよい。
【００２１】
半導体装置１Ａは、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【００２２】
この半導体装置１Ａは、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に逆導電型の低抵抗領域を設けた、いわゆるＪＰＨＥＭＴである。この半導体装置１Ａでは、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、上部障壁層１５およびキャップ層３３がこの順に積層されている。バッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５が、積層体１０を構成する。下部障壁層１３内にはキャリア供給領域１３ａが設けられており、上部障壁層１５内には、キャリア供給領域１５ａが設けられている。また、本実施の形態では、上部障壁層１５の表面側（積層体の上面側）には、第２低抵抗領域１５ｇが設けられている。この第２低抵抗領域１５ｇの両側には、第２低抵抗領域１５ｇに連続して第１低抵抗領域Ｒが設けられている。
【００２３】
上記のような積層体１０上には、キャップ層３３を覆って、絶縁膜２１が設けられている。この絶縁膜２１には、ソース開口２１ｓおよびドレイン開口２１ｄと、これらの間のゲート開口２１ｇとが設けられている。このような絶縁膜２１上には、ソース開口２１ｓおよびドレイン開口２１ｄを介してキャップ層３３に接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。また絶縁膜２１上には、ゲート開口２１ｇを介して上部障壁層の第２低抵抗領域１５ｇに接続されたゲート電極２５が設けられている。
【００２４】
なお、図１では、第１低抵抗領域Ｒの端ＥＲが、ゲート電極２５の端Ｅ２５よりも外側に位置している場合を表しているが、第１低抵抗領域Ｒの端ＥＲは必ずしもゲート電極２５の端Ｅ２５よりも外側でなくてもよい。
【００２５】
具体的には、第２低抵抗領域１５ｇは、積層体１０の上面側のゲート開口２１ｇに対向する領域に設けられている。ただし、第２低抵抗領域１５ｇは、ゲート開口２１ｇに対向する領域だけでなくその周囲にはみ出していてもよい。第１低抵抗領域Ｒは、積層体１０の上面側に第２低抵抗領域１５ｇから連続して形成され、ソース電極２３Ｓおよびドレイン電極２３ｄに対向する領域まで延在している。
【００２６】
以下、半導体装置１Ａを構成する上記の各構成要素の詳細な構成を、基板１１側から順次説明する。
【００２７】
（基板１１）
基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ−Ｖ族化合物半導体材料で構成され、例えば半絶縁性の単結晶ＧａＡｓ基板またはＩｎＰ基板が用いられる。
【００２８】
（バッファ層１２）
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｕ−ＧａＡｓ（ｕ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
【００２９】
（下部障壁層１３）
下部障壁層１３は、例えばバッファ層１２および上部のチャネル層１４に対して良好に格子整合すると共に、チャネル層１４を構成する化合物半導体材料よりもバンドギャップが広いＩＩＩ−Ｖ族化合物半導体を用いて構成されている。このような下部障壁層１３の一例として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。ここでは特に、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ0.2Ｇａ0.8Ａｓ混晶により下部障壁層１３が構成されていることとする。
【００３０】
このような下部障壁層１３は、キャリアを供給する不純物を含むキャリア供給領域１３ａを有している。ここでは、キャリアとして電子が用いられることとし、電子を供給する不純物としてｎ型不純物を含むｎ型のキャリア供給領域１３ａが、下部障壁層１３の膜厚方向の中間部分に配置されている。Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成された下部障壁層１３におけるｎ型不純物としては、シリコン（Ｓｉ）が用いられる。
【００３１】
下部障壁層１３におけるキャリア供給領域１３ａ以外の膜厚部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含有する高抵抗領域１３ｂ，１３ｂ’として形成されていてよい。これらの高抵抗領域１３ｂ，１３ｂ’は、不純物濃度が１×１０17個／ｃｍ3以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００３２】
上記のような下部障壁層１３の具体的な構成の一例は、次のようである。バッファ層１２側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗領域１３ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ2程度含有するキャリア供給領域１３ａが積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１３ｂ’が積層されている。
【００３３】
尚、下部障壁層１３は、高抵抗領域１３ｂ，１３ｂ’を含まず、全領域がキャリア供給領域１３ａとして構成されていてもよい。
【００３４】
（チャネル層１４）
チャネル層１４は、ソース電極２３ｓとドレイン電極２３ｄとの間の電流通路であって、下部障壁層１３のキャリア供給領域１３ａ、および後述する上部障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積される層である。このようなチャネル層１４は、下部障壁層１３に対してヘテロ接合する化合物半導体で構成され、下部障壁層１３に対して良好に格子整合している。またチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層１３は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
【００３５】
言い換えれば、チャネル層１４は、下部障壁層１３とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。尚、チャネル層内真性フェルミ準位は、チャネル層１４のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃと記す）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖと記す）との中間に位置している。
【００３６】
ここで、キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３に対してコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００３７】
一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部における下部障壁層１３との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。尚、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物およびエネルギーバンドの説明は逆導電型にすればよい。
【００３８】
尚、一般的には、このようなチャネル層１４は、下部障壁層１３に対して良好に格子整合すると共に、下部障壁層１３を構成する化合物半導体材料よりもバンドギャップの狭いＩＩＩ−Ｖ族化合物半導体材料で構成されていればよい。またこのようなチャネル層１４は、下部障壁層１３に対してバンドギャップの差が大きいほど良い。
【００３９】
上記のようなチャネル層１４は、例えば下部障壁層１３がＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層１３とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層１４を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上としてよい。
【００４０】
一例としては、チャネル層１４は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２であるＩｎ0.2Ｇａ0.8Ａｓ混晶により構成される。これによりチャネル層１４は、下部障壁層１３に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
【００４１】
また、チャネル層１４は、不純物を添加しないｕ−ＩｎＧａＡｓ混晶層であってよい。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
【００４２】
尚、チャネル層１４は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であってよく、これによって結晶性が確保されキャリアの走行性に優れた層とすることができる。
【００４３】
（上部障壁層１５）
上部障壁層１５は、チャネル層１４に対して良好に格子整合している。この上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層１５は、チャネル層１４を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このような上部障壁層１５は、チャネル層１４との接合部におけるチャネル層１４との間のコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００４４】
上記のような上部障壁層１５は、チャネル層１４がＩｎＧａＡｓ混晶により構成される場合、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。また次に説明する第２低抵抗領域１５ｇを拡散によって形成する場合の拡散速度を抑えて制御性を確保できる。このため、上部障壁層１５を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下としてよい。
【００４５】
一例としては、上部障壁層１５は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２であるＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。これにより、チャネル層１４との格子整合も確保される。尚、このような上部障壁層１５は、下部障壁層１３と同一組成である必要はなく、それぞれに適した組成のＡｌＧａＡｓ混晶によって構成されればよい。例えば上部障壁層１５は、拡散による第２低抵抗領域１５ｇを形成しなくてもよい下部障壁層１３と比較して、上部障壁層１５におけるアルミニウム（Ａｌ）の組成比が低めに設定されていてよい。
【００４６】
このような上部障壁層１５は、キャリアを供給する不純物を含むキャリア供給領域１５ａを有している。ここでは、電子を供給するｎ型不純物としてシリコン（Ｓｉ）を含むｎ型のキャリア供給領域１５ａが、上部障壁層１５の膜厚方向の中間部分に膜厚４ｎｍ程度で配置されている。
【００４７】
また、上部障壁層１５においてキャリア供給領域１５ａを膜厚方向に挟む領域は、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂ，１５ｂ’として形成されていてよい。これらの高抵抗領域１５ｂ，１５ｂ’が不純物を含有する場合、チャネル層１４側の高抵抗領域１５ｂは、ｎ型不純物またはｐ型不純物を含有する。これに対して、チャネル層１４と反対側、すなわち上部障壁層１５の表面側を構成する高抵抗領域１５ｂ’は、ｎ型不純物を含有する。またこれらの高抵抗領域１５ｂ，１５ｂ’は、不純物濃度が１×１０17個／ｃｍ3以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００４８】
また上部障壁層１５の表面側（積層体１０の上面側）には、第２低抵抗領域１５ｇと第１低抵抗領域Ｒとが設けられている。第１低抵抗領域Ｒは、上部障壁層１５においてチャネル層１４とは逆側の表面に設けられており、その中央部に第２低抵抗領域１５ｇが設けられている。
【００４９】
上記のような上部障壁層１５の具体的な構成の一例は、次のようである。チャネル層１４側に、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ2程度含有するキャリア供給領域１５ａが積層されている。さらにこの上部に膜厚５０ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ’が積層されている。
【００５０】
高抵抗領域１５ｂ’の上部には、第１低抵抗領域Ｒを構成する部分が積層されている。そして、第１低抵抗領域Ｒの表面から高抵抗領域１５ｂ’にまで達する深さで第２低抵抗領域１５ｇが設けられている。
【００５１】
尚、チャネル層１４がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層１５はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されて構成されていてもよい。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層１４におけるＩｎの組成比を大きくでき、チャネル層１４においてのキャリアの移動度を高めることができる。
【００５２】
（第２低抵抗領域１５ｇ）
第２低抵抗領域１５ｇは、上部障壁層１５内であって、チャネル層１４とは反対側の表面層において、上部障壁層１５のキャリア供給領域１５ａよりも表面側の浅い位置で、キャリア供給領域１５ａに対して間隔を有して設けられている。この第２低抵抗領域１５ｇは、チャネル層１４を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域１５ｂ’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第２低抵抗領域１５ｇにはｐ型不純物が拡散されていることとなる。
【００５３】
このような第２低抵抗領域１５ｇの厚さ（深さ）とｐ型不純物濃度の値は、トランジスタのしきい値電圧により決まる。すなわち、第２低抵抗領域１５ｇの厚さを厚くするか、またはｐ型不純物の濃度を高くすることで、しきい値電圧が高くなる。一方、第２低抵抗領域１５ｇの厚さを薄くする、またはｐ型不純物の濃度を低くすることで、しきい値電圧が低くなる。
【００５４】
例えば、第２低抵抗領域１５ｇには、１×１０18個／ｃｍ3以上のｐ型不純物が含有されていてもよく、一例としては１×１０19個／ｃｍ3程度である。尚、Ｉｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層１５におけるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第２低抵抗領域１５ｇの形成方法によって適宜選択して用いられる。
【００５５】
（第１低抵抗領域Ｒ）
第１低抵抗領域Ｒは、上部障壁層１５においてチャネル層１４とは反対側の表面層に形成され、第２低抵抗領域１５ｇの端部からソース電極２３ｓおよびドレイン電極２３ｄに対向する領域のそれぞれに向かって延在している。
【００５６】
ここで、積層体１０は、基板１１上において素子分離されている（図１には図示せず）。具体的には、積層体１０は、図２に示したように、島状のアクティブ領域ａに分離されており、このアクティブ領域ａの全体にわたって、第１低抵抗領域Ｒが設けられている。
【００５７】
このような第１低抵抗領域Ｒは、チャネル層１４を走行するキャリアとは逆導電型の不純物（すなわちここではｐ型の不純物）を含有するｐ型領域として構成されている。このような第１低抵抗領域Ｒは、単位長さあたりの（図面の単位横方向長さあたりの）ｐ型の電荷量が、第２低抵抗領域１５ｇよりも少ないことが重要である。第１低抵抗領域Ｒにおけるｐ型の単位長さあたりの電荷量は、ゲート電極２５に負の電圧を印加したオフ動作時において、第１低抵抗領域Ｒ内の正孔（チャネル層１４を走行するキャリアと逆導電型の電荷）が枯渇して空乏化される程度であることとする。このようにすることにより、第１低抵抗領域Ｒの横方向長さが極端に大きくなった場合にも、第１低抵抗領域Ｒを、第２低抵抗領域１５ｇよりもｐ型の電荷量が少なくなるようにすることが可能となる。
【００５８】
ここでは特に、第１低抵抗領域Ｒは、第２低抵抗領域１５ｇよりも浅く、すなわち第２低抵抗領域１５ｇよりも膜厚が薄く形成されていることとする。これにより、第１低抵抗領域Ｒ内におけるｐ型の電荷量が、第２低抵抗領域１５ｇよりも少ない状態に保たれていることとする。この場合、例えば、第１低抵抗領域Ｒには、１×１０18個／ｃｍ3程度のｐ型不純物が含有されていてよく、一例として１×１０18個／ｃｍ3程度である。
【００５９】
尚、第１低抵抗領域Ｒは、第２低抵抗領域１５ｇと同程度の深さ、すなわち第２低抵抗領域１５ｇと同程度の膜厚で、第２低抵抗領域１５ｇよりもｐ型の不純物濃度が低い構成であってもよい。即ち、第１低抵抗領域Ｒおよび第２低抵抗領域１５ｇの膜厚および不純物濃度の一方または両方を調整することにより、第１低抵抗領域Ｒの電荷量が第２低抵抗領域１５ｇの電荷量よりも少ない状態に設定することができる。
【００６０】
上記のような第１低抵抗領域Ｒに含有されるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第１低抵抗領域Ｒの形成方法によって適宜選択して用いられる。
【００６１】
尚、第１低抵抗領域Ｒは、例えばチャネル層１４側に向かって不純物濃度を薄くすることにより、以降に説明するチャネル層１４内におけるキャリア欠乏領域を延ばし易くなる。一方、第１低抵抗領域Ｒは、表面側に向かって不純物濃度を薄くすることにより、界面トラップの影響を受け難くなり、オフ動作時において第１低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。
【００６２】
また、第１低抵抗領域Ｒは、高抵抗領域１５ｂ’に対して良好に格子整合する化合物半導体であれば、高抵抗領域１５ｂ’と異なる半導体材料で構成されていてもよい。
【００６３】
（キャップ層３３）
キャップ層３３は、積層体１０の上部障壁層１５（詳細には、第１低抵抗領域Ｒ）とソース電極２３ｓおよびドレイン電極２３ｄとの間に設けられ、第２低抵抗領域１５ｇとは逆導電型（チャネル層を走行するキャリアと同じ導電型）の不純物（ここではｎ型の不純物）を含有する。このキャップ層３３は、ｎ型不純物をある程度の量で含有した低抵抗領域として構成されていることとする。但し、キャップ層３３のｎ型の電荷量は、第１低抵抗領域Ｒのｐ型の電荷量よりも多くなるように構成されることが望ましい。
【００６４】
またキャップ層３３は、ソース電極２３ｓおよびドレイン電極２３ｄの下地としてパターニングされた状態で設けられている。
【００６５】
上記のようなキャップ層３３は、下地となる上部障壁層１５と格子整合する化合物半導体材料を用いて構成されていればよく、上部障壁層１５のバンドギャップと一致していなくてもよい。ただし、下地となる上部障壁層１５とのバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層３３のバンドギャップは、下地となる上部障壁層１５のバンドギャップに対して、半導体装置１Ａの特性に影響のない程度の範囲で一致させるとよい。以上のようなキャップ層３３は、上部障壁層１５の表面層（ここでは第１低抵抗領域Ｒ）がＡｌＧａＡｓ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されるとよい。このキャップ層３３の厚みは、例えば数十ｎｍ程度である。キャップ層の端部Ｅ３３はより外側に（ゲート電極２５から離れる方向に向けて）配置されることが望ましい。後述のキャリア欠乏領域が拡がり易くなるためである。
【００６６】
（絶縁膜２１）
絶縁膜２１は、上部障壁層１５上の全面を覆う状態で設けられている。この絶縁膜２１は、上部障壁層１５を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より上部障壁層１５の表面を保護する機能を持つ材料が用いられる。このような絶縁膜２１は、例えば厚さが２００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）により構成されている。
【００６７】
このような絶縁膜２１には、キャップ層３３に達するソース開口２１ｓおよびドレイン開口２１ｄが設けられている。また絶縁膜２１におけるソース開口２１ｓとドレイン開口２１ｄとの間には、第２低抵抗領域１５ｇを露出する形状のゲート開口２１ｇが設けられている。
【００６８】
上記のソース開口２１ｓ、ドレイン開口２１ｄ、およびゲート開口２１ｇは、それぞれが独立した開口部分として、絶縁膜２１に設けられている。
【００６９】
（ソース電極２３ｓ，ドレイン電極２３ｄ）
ソース電極２３ｓおよびドレイン電極２３ｄは、平面視的にゲート電極２５（第２低抵抗領域１５ｇ）を挟むように設けられている。これらのソース電極２３ｓおよびドレイン電極２３ｄは、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介してキャップ層３３にオーミック接合されている。このようなソース電極２３ｓおよびドレイン電極２３ｄは、上部障壁層１５の側から順に、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次積層し、下地の化合物半導体層を合金化したものにより構成されている。ソース電極２３ｓおよびドレイン電極２３ｄの各膜厚は、例えばそれぞれ１０００ｎｍである。
【００７０】
（ゲート電極２５）
ゲート電極２５は、第２低抵抗領域１５ｇの上部に設けられている。ここでは、ゲート電極２５は、ゲート開口２１ｇを埋め込む状態で設けられ、ゲート開口２１ｇの底部の全域において第２低抵抗領域１５ｇと接している。このようなゲート電極２５は、基板１１側からチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を順次積層した構成となっている。
【００７１】
［バンド構造］
図３は、上記構成の半導体装置１Ａのゲート電極２５下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇを印加していない接合状態のものである。尚、このエネルギーバンド構成図は、下部障壁層１３をＡｌ0.2Ｇａ0.8Ａｓ混晶により、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により、上部障壁層１５をＡｌ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００７２】
図３に示したように、本実施形態の半導体装置１Ａは、バンドギャップの狭いチャネル層１４を、これよりもバンドギャップが広くコンダクションバンドエネルギーＥｃが高い下部障壁層１３と上部障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および上部障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアとして電子が供給された場合に、この電子が蓄積される二次電子ガス層となる。
【００７３】
また、チャネル層１４と上部障壁層１５とのヘテロ接合部におけるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、上部障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されており、上部障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００７４】
［動作］
次に、上記構成の半導体装置１Ａの動作を、図３と共に、図４および図５のエネルギーバンド構成図、および図６の半導体装置１Ａの模式図を用いて説明する。ここでは、半導体装置１Ａが、しきい値電圧−０．５Ｖ程度の浅いデプレッション型のトランジスタである場合を想定して説明する。
【００７５】
図４は、オフ動作時（Ｖｇ＝−２Ｖ）のエネルギーバンド構成図であり、図５は、オン動作時（Ｖｇ＝１Ｖ）のエネルギーバンド構成図である。また、図４および図５は、図３と同様に、下部障壁層１３および上部障壁層１５をＡｌ0.2Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００７６】
この半導体装置１Ａは、ここでは浅いデプレッション型である。このため、ゲート電極２５に電圧を印加していない接合状態（Ｖｇ＝０）においては、ｐ型の第２低抵抗領域１５ｇの直下に該当するチャネル層１４の領域では、周囲と比較して電子が欠乏したキャリア欠乏領域が形成されている。このときのエネルギーバンド構成は、先に説明した図３のようであり、チャネル層１４は高抵抗の状態にある。
【００７７】
ここで、ゲート電極２５にオフ動作時のゲート電圧（Ｖｇ＝−２Ｖ）程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧（−２Ｖ）より低い電圧（Ｖｇ＜−２Ｖ）を印加するようにしてもよい。この場合、図６に示したように、ｐ型の第２低抵抗領域１５ｇの直下に該当するチャネル層１４内のキャリア欠乏領域Ａは、キャリア数がさらに減少して空乏化し、さらにキャップ層３３の端部Ｅ３３の直下付近にまで拡がる。これにより、ドレイン電流Ｉｄがほとんど流れなくなる。このときのエネルギーバンド構成は図４のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも完全に高くなる。
【００７８】
一方、ゲート電極２５にオン動作時のゲート電圧（Ｖｇ＝１Ｖ）程度を印加し、オン動作時の状態とする。この場合、キャリア欠乏領域Ａは消失し、チャネル層１４における電子数が増大し、ドレイン電流Ｉｄが変調される。このときのエネルギーバンド構成は図５のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも低くなる。
【００７９】
［製造方法］
次に、上述した構成の半導体装置１Ａの製造方法の一例を、図７Ａ〜図７Ｄの断面工程図に基づいて説明する。
【００８０】
先ず、図７Ａに示すように、例えばＧａＡｓよりなる基板１１上に、不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ａを備えた下部障壁層１３を得る。
【００８１】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
【００８２】
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ａ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなる高抵抗領域１５ｂ’、炭素（Ｃ）を添加したｐ型のＡｌＧａＡｓ層からなる第１低抵抗領域Ｒを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１５ａを備え、最上部に第１低抵抗領域Ｒを備えた上部障壁層１５を得る。続いて、上部障壁層１５上に、キャップ層３３として、ｎ型のＧａＡｓ層をエピタキシャル成長させる。
【００８３】
次いで、図７Ｂに示したように、キャップ層３３をパターニングする。この際、フォトレジストをマスクとしたウェットエッチングなどによりパターニングを行う。本例では、キャップ層３３（例えばＧａＡｓ）と上部障壁層１５（例えばＡｌＧａＡｓ）とが異なる材料により構成されるため、これらの材料間においてエッチングレートが異なるエッチャントを使用するとよい。これにより、上部障壁層１５上においてキャップ層３３のみを選択的に除去することができる。
【００８４】
但し、キャップ層３３と上部障壁層１５とを同一材料により構成してもよく、この場合には、次のようにしてキャップ層３３のパターニングを行うとよい。即ち、上部障壁層１５とキャップ層３３との間に、これらと異なる半導体材料のエッチングストッパ層を形成し、このエッチングストッパ層とキャップ層３３との間でエッチング選択比を確保することで、キャップ層３３のみを選択的に除去することが可能である。また、このようなエッチングストッパ層を用いなくとも、キャップ層３３のエッチング時間を制御することで上部障壁層１５の膜減を抑えることが可能である。
【００８５】
次いで、図７Ｃに示したように、上部障壁層１５上に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、窒化シリコン（Ｓｉ3Ｎ4）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第１低抵抗領域Ｒの中央部分を露出するゲート開口２１ｇを形成する。このゲート開口２１ｇは、アクティブ領域の中央を横断する大きさで形成する。このゲート開口２１ｇの形成により、ゲート開口２１ｇの底部において上部障壁層１５の表面が露出する。また、ゲート開口時には、詳細には、上部障壁層１５のうちの第１低抵抗領域Ｒの表面側の一部が削られることから、第１低抵抗領域Ｒは凹型の形状を成している。
【００８６】
この状態で、ゲート開口２１ｇにおいて露出する上部障壁層１５の表面層に対し、ｐ型不純物を導入することにより、上部障壁層１５内に第２低抵抗領域１５ｇを形成する。ここでは、上部障壁層１５の表面側に形成された第１低抵抗領域Ｒの深さを超えて、かつキャリア供給領域１５ａに達することのない深さで、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて第２低抵抗領域１５ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで第２低抵抗領域１５ｇを形成し、第２低抵抗領域１５ｇの両側に第１低抵抗領域Ｒが延設された状態を形成することができる。
【００８７】
以上ののち、図示は省略するが、素子分離を行う。例えば、ボロンのイオン注入によって高抵抗化された非活性領域を形成することにより、素子分離を行う。これにより、図２に示したアクティブ領域ａを島状に分離する。
【００８８】
次に、図７Ｄに示したように、ゲート開口２１ｇを埋め込むように、第２低抵抗領域１５ｇ上にゲート電極２５を形成する。この際、チタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を順次マスク蒸着してゲート電極２５をパターン形成する。
【００８９】
最後に、絶縁膜２１をパターンエッチングすることにより、ソース開口２１ｓおよびドレイン開口２１ｄを形成する。次いで、これらのソース開口２１ｓおよびドレイン開口２１ｄを介してキャップ層３３にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金とゲルマニウムとの合金（ＡｕＧｅ）、ニッケル（Ｎｉ）および金（Ａｕ）を順次蒸着してパターニングする。こののち、例えば４００℃程度の加熱処理を行い、金系合金を形成することにより、ソース電極２３ｓおよびドレイン電極２３ｄを形成する。以上により、図１に示した半導体装置１Ａを完成する。
【００９０】
以上の説明した製造方法により、第１実施形態の半導体装置１Ａを形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって第２低抵抗領域１５ｇを形成した後、ゲート開口２１ｇを埋め込む状態でゲート電極２５を形成する。このため、第２低抵抗領域１５ｇ上に、セルフアラインでゲート電極２５が形成されることになる。したがって、第１実施形態の半導体装置１Ａを容易に得ることが可能である。
【００９１】
尚、ゲート開口２１ｇ、第２低抵抗領域１５ｇ、およびゲート電極２５の形成は、ソース開口２１ｓ／ドレイン開口２１ｄおよびソース電極２３ｓ／ドレイン電極２３ｄの形成の後に行ってもよい。この場合であっても、第２低抵抗領域１５ｇに対してセルフアラインでゲート電極２５が形成されるため、第１実施形態の半導体装置１Ａを容易に得ることが可能である。
【００９２】
［効果］
以上説明した半導体装置１Ａは、ｎ型のチャネル層１４に隣接する上部障壁層１５の表面側にｐ型の第２低抵抗領域１５ｇを設け、この上部にゲート電極２５を設けたＪＰＨＥＭＴ構造である。そして特に、第２低抵抗領域１５ｇの両側に、第２低抵抗領域１５ｇよりもｐ型の電荷量が少ない第１低抵抗領域Ｒが延設されている。
【００９３】
図６に示したように、このような構成の半導体装置１Ａは、オフ動作時に次のような状態となる。すなわち、チャネル層１４内には、ｎ型のチャネル層１４とｐ型の第２低抵抗領域１５ｇおよび第１低抵抗領域Ｒとの間のＰＮ接合部に空乏層が広がり、キャリア欠乏領域Ａが形成される。これにより、チャネル層１４内においてのｎ型領域Ｓｎは、第１低抵抗領域Ｒの外側にまで後退する。
【００９４】
またここで、ｐ型の第１低抵抗領域Ｒは、第２低抵抗領域１５ｇよりもｐ型の電荷量が少なく構成されている。このため、上述したオフ動作時においては、チャネル層１４との間のＰＮ接合によって第１低抵抗領域Ｒが空乏化され易く、ｐ型領域Ｓｐは第２低抵抗領域１５ｇにまで後退する。
【００９５】
これにより、ｐ型の第２低抵抗領域１５ｇの両側にｐ型の第１低抵抗領域Ｒを延設した構成においては、ｐ型の第１低抵抗領域Ｒを設けていない構成と比較して、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄを拡大することができる。つまり、チャネル層１４のキャリア濃度を高くしてオン抵抗Ｒｏｎを低減させた場合であっても、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄを拡大させた分だけ、オフ容量Ｃｏｆｆを低減させることができるのである。
【００９６】
尚、第１低抵抗領域Ｒを設けていないＪＰＨＥＭＴ構造では、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域Ａは、第２低抵抗領域１５ｇの下方より若干横方向に広がる程度である。このため、ｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄは、ｐ型の第１低抵抗領域Ｒを設けている構成と比較すると短くなる。
【００９７】
したがって、ＪＰＨＥＭＴ構造における第２低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第１低抵抗領域Ｒを延設したことにより、オフ容量Ｃｏｆｆの低減を図ることが可能になり、トランジスタ特性の向上を図ることが可能になる。
【００９８】
また、ソース電極２３ｓとドレイン電極２３ｄとを形成する領域（ソース電極２３ｓとドレイン電極２３ｄとに対向する領域）にキャップ層３３を配置することで、ソース電極２３ｓまたはドレイン電極２１ｄとチャネル層１４との距離を大きく確保することができる。これにより、コンタクト抵抗Ｒｃを低減することができると共に、そのコンタクト抵抗のばらつきを低減させることができる。結果として、オン抵抗Ｒｏｎと、そのばらつきを低減させることができる。よって、オン抵抗を低減しつつオフ容量を低減することが可能となる。
【００９９】
図８には、第１実施形態の半導体装置（１）と、第１低抵抗領域Ｒを設けていない比較例の半導体装置（２）とに関して、ゲート電圧Ｖｇ−オフ容量Ｃｏｆｆのシミュレーションを行った結果を示す。この結果に見られるように、本第１実施形態の半導体装置（１）においては、参考例（２）と比較して、ゲート電圧Ｖｇを低くしたオフ動作時のオフ容量Ｃｏｆｆが低く、しかも安定した値に抑えられていることが判る。
【０１００】
また、しきい値電圧付近においてのオフ容量Ｃｏｆｆの立ち上がりも急峻である。このことから、本第１実施形態の半導体装置１Ａでは、オフ特性の向上が図られていることがわかる。ここで、オン抵抗Ｒｏｎとオフ容量Ｃｏｆｆはトレードオフの関係にあるため、オフ特性が向上した分、キャリア供給領域１３ａ，１５ａの不純物濃度を高くすることで、オン特性を向上させることが可能である。
【０１０１】
尚、以上の第１実施形態は、半導体装置１Ａをデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができ、上述した説明はよりよく当てはまる。
【０１０２】
＜２．第２実施形態＞
（第１低抵抗領域Ｒの上部に高抵抗領域を設けた例）
図９は、第２実施形態の半導体装置（半導体装置１Ｂ）の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第２実施形態の半導体装置の構成を説明する。
【０１０３】
［構成］
本実施の形態の半導体装置１Ｂが、上記第１実施形態の半導体装置１Ａと異なるところは、ｐ型の第１低抵抗領域Ｒの上に、高抵抗領域１６が形成されているところにある。他の構成は第１実施形態と同様である。
【０１０４】
すなわち、半導体装置１Ｂにおける積層体１０の上部障壁層１５では、第１低抵抗領域Ｒの上に高抵抗領域１６が積層されている。ｐ型の第２低抵抗領域１５ｇは、高抵抗領域１６から、上部障壁層１５における第１低抵抗領域Ｒおよび高抵抗領域１５ｂ’にわたる深さで設けられている。
【０１０５】
高抵抗領域１６は、薄い膜厚であってよい。この高抵抗領域１６は、第１低抵抗領域Ｒに対して良好に格子整合する化合物半導体であれば、第１低抵抗領域Ｒと異なる半導体材料で構成されていてもよい。また、この高抵抗領域１６には、不純物が含有されていてもいなくてもよく、含有されている場合にはｐ型の不純物でもｎ型の不純物でもよい。高抵抗領域１６に含有されるｐ型不純物としては、例えば炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。ｎ型不純物としては、例えばシリコン（Ｓｉ）が用いられる。これらの不純物は、高抵抗領域１６の形成方法によって適宜選択して用いられる。
【０１０６】
［製造方法］
以上のような構成を有する半導体装置１Ｂは、上記第１実施形態の半導体装置１Ａと同様に動作する。またこの半導体装置１Ｂの製造は、上記第１実施形態の半導体装置１Ａの製造手順において、ｐ型の第１低抵抗領域Ｒの上に、高抵抗領域１６を構成する層をあらかじめ成膜しておけばよい。
【０１０７】
［効果］
以上説明した構成の半導体装置１Ｂは、ＪＰＨＥＭＴ構造において、第２低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第１低抵抗領域Ｒを延設し、かつキャップ層３３を設けた構成であるため、上記第１実施形態と同様の効果を得ることができる。これに加えて、第１低抵抗領域Ｒの上に高抵抗領域１６が形成されているため、第１低抵抗領域Ｒが界面トラップの影響を受け難くなり、オフ動作時において第１低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。これにより、図６に示したような、オフ動作時におけるｎ型領域Ｓｎおよびｐ型領域Ｓｐの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
【０１０８】
＜３．第３実施形態＞
（第２低抵抗領域１５ｇの一方側にのみキャップ層３３を設けた例）
図１０は、第３実施形態の半導体装置（半導体装置１Ｃ）の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第３実施形態の半導体装置の構成を説明する。
【０１０９】
［構成］
本実施の形態の半導体装置１Ｃが、上記第１実施形態の半導体装置１Ａと異なるところは、キャップ層３３が第２低抵抗領域１５ｇの一方側にのみ設けられているところにある。他の構成は、上記第１実施形態と同様である。
【０１１０】
すなわち、半導体装置１Ｃでは、第２低抵抗領域１５ｇのソース電極２３ｓおよびドレイン電極２３ｄのうちのどちらか一方（ここでは、ドレイン電極２３ｄ）に対向する領域にのみ、第１低抵抗領域Ｒとキャップ層３３とが形成されている。
【０１１１】
［製造方法］
以上のような構成を有する半導体装置１Ｃは、上記第１実施形態の半導体装置１Ａと同様に動作する。また、この半導体装置１Ｃは、例えば次のようにして製造することができる。
【０１１２】
先ず、図１１Ａに示したように、基板１１上に、バッファ層１２からキャップ層３３までを形成する。この工程は、上記第１実施形態において図７Ａを用いて説明した製造手順と同様に行えばよい。
【０１１３】
次に、図１１Ｂに示したように、キャップ層３３をパターニングし、ソース側の領域Ｄ１１を選択的に除去することにより、領域Ｄ１１において第１低抵抗領域Ｒを露出させる。次いで、第１低抵抗領域Ｒをパターニングし、ゲートからソース側の領域Ｄ１２を選択的に除去する。ここでは、ソース側のキャップ層３３と第１低抵抗領域Ｒを除去しているが、ドレイン側のキャップ層３３と第１低抵抗領域Ｒを除去してもよい。即ち、ソース電極２３ｓの側にのみ、キャップ層３３が形成されていてもよい。
【０１１４】
次に、図１１Ｃに示したように、上記第１実施形態と同様にして、キャップ層３３と上部障壁層１５上に絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。こののち、ゲート開口２１ｇからｐ型不純物を拡散させることにより、高抵抗領域１５ｂ’にまで達する深さで第２低抵抗領域１５ｇを形成する。
【０１１５】
次いで、図１１Ｄに示したように、上記第１実施形態と同様にして、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第２低抵抗領域１５ｇ上に形成する。
【０１１６】
その後、絶縁膜２１にソース開口２１ｓとドレイン開口２１ｄとを形成する。こののち、ソース開口２１ｓを介して、上部障壁層１５とオーミック接合されたソース電極２３ｓを形成すると共に、ドレイン開口２１ｄを介してキャップ層３３とオーミック接合されたドレイン電極２３ｄを形成する。これにより、図１０に示した半導体装置１Ｃを完成する。
【０１１７】
［効果］
以上説明した構成の半導体装置１Ｃは、ＪＰＨＥＭＴ構造において、第２低抵抗領域１５ｇの一方の側に、これよりもｐ型の電荷量が少ない第１低抵抗領域Ｒを延設し、かつキャップ層３３を設けた構成である。このため、上記第１実施形態と比較して効果は低いものの、オフ容量Ｃｏｆｆを低減させる効果を得ることができ、またこれによるオン抵抗Ｒｏｎの低減を図ることが可能である。よって、上記第１実施形態と略同等の効果を得ることができる。
【０１１８】
またこのような第３実施形態の構成は、例えばドレイン電極２３ｄのみに高電圧が印加されるような用途において有用である。この場合、ドレイン電極２３ｄ側のみに第１低抵抗領域Ｒを延設することにより、ソース電極２３ｓとゲート電極２５との間の距離を縮小することが可能である。
【０１１９】
尚、本第３実施形態は、上記第１実施形態への適用に限定されることはなく、第２実施形態と組み合わせることも可能である。これにより、本第３実施形態の効果と合わせて、さらに組み合わせた実施形態の効果を得ることが可能になる。
【０１２０】
＜４．第４実施形態＞
（ゲート開口時に第１低抵抗領域Ｒを除去する例）
図１２は、第４実施形態の半導体装置（半導体装置１Ｄ）の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第４実施形態の半導体装置の構成を説明する。
【０１２１】
［構成］
本実施形態の半導体装置１Ｄが、上記第１実施形態の半導体装置１Ａと異なるところは、ゲート開口を行う（絶縁膜２１にゲート開口２１ｇを形成する）際に、第１低抵抗領域Ｒが除去されるところにある。他の構成は、上記第１実施形態と同様である。
【０１２２】
［製造方法］
以上のような構成を有する半導体装置１Ｄは、上記第１実施形態の半導体装置１Ａと同様に動作する。また、この半導体装置１Ｄは、例えば次のようにして製造することができる。
【０１２３】
先ず、図１３Ａに示したように、基板１１上に、上記第１実施形態と同様にして、バッファ層１２からキャップ層３３までを形成する。
【０１２４】
次に、図１３Ｂに示したように、上部障壁層１５の上にキャップ層３３を覆うように絶縁膜２１を形成したのち、ゲート開口２１ｇを形成する。この際、上記第１実施形態と異なり、エッチング量を増やすことで、ゲート開口２１ｇの形成と同時に、ゲート開口２１ｇの内側における第１低抵抗領域Ｒを完全に除去する。なお、この際、高抵抗領域１５ｂ’の表面側の一部が削れても構わない。
【０１２５】
続いて、図１３Ｃに示したように、上記第１実施の形態と同様にして、ゲート開口２１ｇから上部障壁層１５の表面に、不純物拡散を行うことにより、第２低抵抗領域１５ｇを形成する。
【０１２６】
次いで、図１３Ｄに示したように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第２低抵抗領域１５ｇ上に形成する。
【０１２７】
その後、上記第１実施形態と同様にして、絶縁膜２１にソース開口２１ｓとドレイン開口２１ｄとを形成する。こののち、ソース開口２１ｓおよびドレイン開口２１ｄを介して、キャップ層３３とオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。これにより、図１２に示した半導体装置１Ｄを完成する。
【０１２８】
［効果］
上記第１実施形態の半導体装置１Ａにおいては、ゲート開口２１ｇからの不純物拡散により、第１低抵抗領域Ｒから高抵抗領域１５ｂ’に達するｐ型の第２低抵抗領域１５ｇを形成していた。そのため、拡散速度を制御するために、第１低抵抗領域Ｒと高抵抗領域１５ｂ’は同一の材料であることが好ましく、また材料としてはＡｌＧａＡｓ混晶が好ましい。一方で、半導体装置１Ｄでは、第２低抵抗領域１５ｇを形成する際、膜厚方向においては高抵抗領域１５ｂ’に対してのみ不純物拡散を行うこととなる。このため、第１低抵抗領域Ｒの材料を、第２低抵抗領域１５ｇの拡散工程（高抵抗領域１５ｂ’の材料）にとらわれずに自由に選択することが可能となる。例えば、第１低抵抗領域Ｒと絶縁膜２１との間の界面特性に優れる材料を選択することにより、第１低抵抗領域Ｒが界面トラップの影響を受け難くなり、オフ動作時において第１低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。これにより、図６に示したような、オフ動作時におけるｎ型領域Ｓｎおよびｐ型領域Ｓｐの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
【０１２９】
尚、本第４実施形態は、上記第１実施形態への適用に限定されることはなく、上記第２実施形態および第３実施形態のうちの少なくとも１つの実施形態と組み合わせることも可能である。これにより、本第４実施形態の効果と合わせて、さらに組み合わせた各実施形態の効果を得ることが可能になる。
【０１３０】
＜５．第５実施形態＞
（第２低抵抗領域１５ｇを形成しないＰＨＥＭＴの例）
図１４は、第５実施形態の半導体装置（半導体装置１Ｅ）の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第５実施形態の半導体装置の構成を説明する。
【０１３１】
［構成］
本実施形態の半導体装置１Ｅが、上記第１実施形態の半導体装置１Ａと異なるところは、ゲート開口を行う際に第１低抵抗領域Ｒが除去されているところと、ｐ型の第２低抵抗領域１５ｇが形成されていないところにある。他の構成は、上記第１実施形態と同様である。
【０１３２】
すなわち、半導体装置１Ｅでは、上部障壁層１５の高抵抗領域１５ｂ’に接してゲート電極２５が形成されている。例えば、ゲート電極２５として、チタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）を用いることで、ゲート電極２５と上部障壁層１５との間にショットキー接合が形成される。上記第１実施形態の半導体装置１Ａでは、第２低抵抗領域１５ｇと上部障壁層１５との間に形成されるＰＮ接合によりチャネルのオン／オフを行っているのに対して、本実施形態の半導体装置１Ｅでは、ゲート電極２５と上部障壁層１５との間に形成されるショットキー接合によってチャネルのオン／オフを行っている。
【０１３３】
［動作］
次に、半導体装置１Ｅの動作を、図１５、図１６および図１７のエネルギーバンド構成図と、図１８の半導体装置１Ｅの模式図とを用いて説明する。ここでは、半導体装置１Ｅが、しきい値電圧−０．５Ｖ程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
【０１３４】
図１５は、上記構成の半導体装置１Ｅのゲート電極２５下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇを印加していない接合状態のものである。図１６は、オフ動作時（Ｖｇ＝−２Ｖ）のものであり、図１７はオン動作時（Ｖｇ＝１Ｖ）のものである。また、図１５、図１６および図１７では、下部障壁層１３および上部障壁層１５をＡｌ0.2Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【０１３５】
この半導体装置１Ｅは、ここでは浅いデプレッション型である。このため、ゲート電極２５に電圧を印加していない接合状態（Ｖｇ＝０）においては、ゲート電極２５の直下に該当するチャネル層１４の領域では、周囲と比較して電子が欠乏したキャリア欠乏領域が形成されている。このときのエネルギーバンド構成は、図１５のようであり、チャネル層１４は高抵抗の状態にある。
【０１３６】
ここで、ゲート電極２５にオフ動作時のゲート電圧（Ｖｇ＝−２Ｖ）程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧（−２Ｖ）より低い電圧（Ｖｇ＜−２Ｖ）を印加するようにしてもよい。この場合、図１８に示したように、ゲート電極２５の直下に該当するチャネル層１４のキャリア欠乏領域Ａは、キャリア数がさらに減少して空乏化し、さらにキャップ層３３の端部の直下付近にまで拡がる。これにより、ドレイン電流Ｉｄがほとんど流れなくなる。このときのエネルギーバンド構成は図１６のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも完全に高くなる。
【０１３７】
一方、ゲート電極２５にオン動作時のゲート電圧（Ｖｇ＝１Ｖ）程度を印加し、オン動作時の状態とする。この場合、図１８に示したようなキャリア欠乏領域Ａは消失し、チャネル層１４における電子数が増大し、ドレイン電流Ｉｄが変調される。このときのエネルギーバンド構成は図１７のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも低くなる。なお、図１５〜図１７では、Ｅｇ（バンドギャップ）／２の大きさは全て等しくなる。
【０１３８】
［製造方法］
この半導体装置１Ｅは、上記第１実施形態の半導体装置１Ａの製造手順において、ゲート開口２１ｇを形成する際のエッチング量を増やすと共に、第２低抵抗領域１５ｇを形成する工程を省くことにより、製造することができる。
【０１３９】
［効果］
第１実施形態の半導体装置１Ａにおいては、ゲート開口２１ｇからの不純物拡散により、第１低抵抗領域Ｒから高抵抗領域１５ｂ’に達するｐ型の第２低抵抗領域１５ｇを形成していた。そのため、拡散速度を制御するために、第１低抵抗領域Ｒと高抵抗領域１５ｂ’は同一の材料であることが好ましく、また材料としてはＡｌＧａＡｓ混晶が好ましい。一方で、半導体装置１Ｅでは、第２低抵抗領域１５ｇを形成しない（不純物拡散を行わない）ことから、第１低抵抗領域Ｒの材料は拡散工程にとらわれずに選択することができる。例えば、第１低抵抗領域Ｒと絶縁膜２１との間の界面特性に優れる材料を選択することにより、界面トラップによるデバイス特性への影響を低減させることが可能となる。また、不純物拡散の工程を導入することが困難とされている、ＧａＮ系材料などにも容易に適用することが可能となる。ＧａＮ系材料を用いる場合の構成例については、後述する。
【０１４０】
尚、本第５実施形態は、上記第１実施形態への適用に限定されることはなく、上記第２〜第４実施形態のうちの少なくとも１つの実施形態と組み合わせることも可能である。これにより、本第５実施形態の効果と合わせて、さらに組み合わせた各実施形態の効果を得ることが可能になる。
【０１４１】
＜６．第６実施形態＞
（マルチゲート構造の例）
図１９は、第６実施形態の半導体装置（半導体装置２）の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第６実施形態の半導体装置の構成を説明する。
【０１４２】
［構成］
本実施形態の半導体装置２が、上記第１実施形態の半導体装置１Ａと異なるところは、ソース電極２３ｓおよびドレイン電極２３ｄの間に２つのゲート電極２５を設けた、いわゆるマルチゲート構造（デュアルゲート構造）を有しているところにある。他の構成は、上記第１実施形態と同様である。なお、以下の図面および説明では、ソース電極２３ｓおよびドレイン電極２３ｄの間に２つのゲート電極２５が設けられている場合について説明するが、所望の耐電力性を得るため、ゲート電極２５の数を３つ以上とすることも可能である。
【０１４３】
図２０は、半導体装置２を上面（ゲート電極２５の側）から見た平面構成を表している。ソース電極２３ｓおよびドレイン電極２３ｄは、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有している。２つのゲート電極２５は、ソース電極２３ｓとドレイン電極２３ｄとの間の隙間を蛇行（ミアンダ）する平面形状を有している。
【０１４４】
２つのゲート電極２５は、ソース電極２３ｓおよびドレイン電極２３ｄの櫛歯部分の先端に沿った折り返し部分２５Ａと、ソース電極２３ｓおよびドレイン電極２３ｄの櫛歯の間に挟まれた直線部分２５Ｂとを有している。折り返し部分２５Ａは、曲線を含む平面形状を有することが好ましい。これにより電界集中を低減することが可能となる。折り返し部分２５Ａの曲率は特に限定されず、例えば図２０に示したような半円の円弧とすることが可能である。なお、折り返し部分２５Ａは、矩形に折れ曲がる平面形状であってもよい。
【０１４５】
積層体１０は、基板１１上において素子分離されている（図１９には図示せず）。具体的には、積層体１０は、図２０に示したように、島状のアクティブ領域ａに分離されており、このアクティブ領域ａの全体にわたって、第１低抵抗領域Ｒが設けられている。また、キャップ層３３は、ソース電極２３ｓおよびドレイン電極２３ｄを囲む形で設けられている。
【０１４６】
尚、図２０では、ゲート電極２５の両端部が直線状であり、アクティブ領域ａの長辺に交差している場合を表している。しかしながら、ゲート電極２５の両端部は屈曲してアクティブ領域ａの短辺に交差していてもよい。その場合、ゲート電極２５の屈曲した両端部は、折り返し部分２５Ａと同様の曲線を含む平面形状でもよいし、矩形に折れ曲がる平面形状でもよい。
【０１４７】
［製造方法］
以上のような構成を有する半導体装置２は、上記第１実施形態の半導体装置１Ａと同様に動作する。すなわち、ゲート電極２５にオフ電圧（−２Ｖ）より低い電圧（Ｖｇ＜−２Ｖ）を印加すると、図２１に模式的に示したように、チャネル層１４において、ｐ型の第２低抵抗領域１５ｇの直下にキャリア欠乏領域Ａが形成され、キャリア数がさらに減少して空乏化する。具体的には、ソース電極２３ｓ側およびドレイン電極２３ｄ側の領域では、ｎ型領域Ｓｎ１が後退し、キャリア欠乏領域Ａがキャップ層３３の端部Ｅ３３の直下付近まで拡がる。２つのゲート電極２５間のｎ型領域Ｓｎ２とｐ型領域Ｓｐとの距離ｄ２は、第２低抵抗領域Ｒの不純物濃度とチャネル内の電子濃度との関係により決まる。これにより、ドレイン電流Ｉｄがほとんど流れなくなる。
【０１４８】
また、この半導体装置２は、上記第１実施形態の半導体装置１Ａの製造手順において、ソース電極２３ｓおよびドレイン電極２３ｄ間に２つのゲート電極２５が配置されるような上面レイアウトとすることにより、製造することができる。
【０１４９】
［効果］
以上説明した構成の半導体装置２は、ＪＰＨＥＭＴ構造において、第２低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第１低抵抗領域Ｒを延設し、かつキャップ層３３を設けた構成であるため、上記第１実施形態と同等の効果を得ることができる。また、ソース電極２３ｓおよびドレイン電極２３ｄの間に２つのゲート電極２５を持つマルチゲート構造を採用することで、上記第１実施形態の半導体装置１Ａを複数、直列に接続する場合と比べて、チップサイズを縮小することが可能となる。
【０１５０】
尚、本第６実施形態は、上記第１実施形態への適用に限定されることはなく、上記第２実施形態〜第５実施形態のうちの少なくとも１つの実施形態と組み合わせることも可能である。これにより、本第６実施形態の効果と合わせて、さらに組み合わせた各実施形態の効果を得ることが可能になる。
【０１５１】
＜７．変形例１＞
以上説明した第１実施形態ないし第６実施形態においては、基板１１の上部に形成される化合物半導体を用いた積層体１０は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板１１の上部に形成される化合物半導体を用いた積層体１０は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いてもよい。例えば、ＧａＡｓで構成された基板１１上に、ＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてチャネル層１４としてもよい。
【０１５２】
＜８．変形例２＞
また、上記第１実施形態ないし第６実施形態では、上部障壁層１５内にチャネル層１４と逆導電型の第２低抵抗領域１５ｇを設けた、いわゆるＪＰＨＥＭＴ構造の半導体装置１Ａ〜１Ｅ，２について説明したが、第１低抵抗領域Ｒのバンドを変調することができれば、他の構成を取ってもよい。例えば、本技術は、そのようなＪＰＨＥＭＴ構造に限らず、チャネルを不純物層としたＪＦＥＴ（Junction  ＦＥＴ）や、上部障壁層とゲート電極との間に絶縁膜を形成したＭＩＳＪＰＨＥＭＴ（Metal-Insulator-Semiconductor  ＪＰＨＥＭＴ）など、他の構造を有する半導体装置への適用も可能である。
【０１５３】
図２２は、ＪＦＥＴ構造を有する半導体装置（半導体装置３）の要部断面構成を表したものである。この半導体装置３は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【０１５４】
より詳細には、半導体装置３では、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２およびチャネル層１４がこの順に積層されている。バッファ層１２およびチャネル層１４が、積層体１０を構成している。積層体１０上には、上記第１実施形態と同様に、絶縁膜２１を間にして、ソース電極２３ｓおよびドレイン電極２３ｄと、ゲート電極２５とが設けられている。
【０１５５】
また、この半導体装置３では、積層体１０は、ゲート電極２５に対向して積層体１０の上面側に設けられた第２低抵抗領域１５ｇと、第２低抵抗領域１５ｇの外側に第２低抵抗領域１５ｇに連続して設けられた第１低抵抗領域Ｒとを有している。これにより、この半導体装置３では、オフ容量を低減することが可能となっている。また、第１低抵抗領域Ｒとソース電極２３ｓおよびドレイン電極２３ｄとの間にキャップ層３３を設けた構成であることから、上記第１実施形態と同様、オン抵抗を低減することができる。
【０１５６】
チャネル層１４は、例えばｎ型不純物領域であり、第２低抵抗領域１５ｇおよび第１低抵抗領域Ｒは、例えばｐ型不純物領域である。なお、チャネル層１４の導電型と、第２低抵抗領域１５ｇおよび第１低抵抗領域Ｒの導電型とは逆であってもよい。
【０１５７】
図２３は、ＭＩＳＰＨＥＭＴ構造を有する半導体装置（半導体装置４）の要部断面構成を表したものである。この半導体装置４は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【０１５８】
より詳細には、半導体装置４では、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５がこの順に積層されている。バッファ層１２、下部障壁層１３、チャネル層１４および上部障壁層１５が、積層体１０を構成する。積層体１０上には、上記第１実施形態と同様に、絶縁膜２１を間にして、ソース電極２３ｓおよびドレイン電極２３ｄと、ゲート電極２５とが設けられている。但し、本変形例では、上部障壁層１５とゲート電極２５との間に、ゲート絶縁膜２６が設けられている。
【０１５９】
また、この半導体装置４では、積層体１０は、ゲート電極２５に対向して積層体１０の上面側に設けられた第１低抵抗領域Ｒとを有している。これにより、この半導体装置４は、オフ容量を低減することが可能となっている。また、第１低抵抗領域Ｒとソース電極２３ｓおよびドレイン電極２３ｄとの間にキャップ層３３を設けた構成であることから、上記第１実施形態と同様、オン抵抗を低減することができる。
【０１６０】
尚、図２２および図２３では、ソース電極２３ｓとドレイン電極２３ｄとの間に１つのゲート電極２５が設けられている場合を表している。しかしながら、本変形例は、第６実施形態のようにソース電極２３ｓとドレイン電極２３ｄとの間に２つ以上のゲート電極２５を設けたマルチゲート構造にも対応可能である。
【０１６１】
＜９．変形例３＞
上記第６実施形態の半導体装置２では、折り返し部分２５Ａのデバイスパラメータ（Ｌｇｓ，Ｌｇｄ，Ｌｇｇ）は、直線部分２５Ｂのデバイスパラメータと同じであってもよいし、異なっていてもよい。デバイスパラメータ（Ｌｇｓ，Ｌｇｄ，Ｌｇｇ）が同じ場合の折り返し部分２５Ａの拡大図を図２４に、異なる場合の折り返し部分２５Ａの拡大図を図２５に、それぞれ示す。図２５では、折り返し部分２５ＡのデバイスパラメータＬｇｓＡ，ＬｇｄＡ，ＬｇｇＡは、直線部分２５ＢのデバイスパラメータＬｇｓＢ，ＬｇｄＢ，ＬｇｇＢよりも広くすることも可能である。折り返し部分２５Ａはオン抵抗Ｒｏｎへの影響は小さいもののオフ容量Ｃｏｆｆへは影響する。したがって、折り返し部分２５ＡのデバイスパラメータＬｇｓＡ，ＬｇｄＡ，ＬｇｇＡを、直線部分２５ＢのデバイスパラメータＬｇｓＢ，ＬｇｄＢ，ＬｇｇＢよりも広くすることにより、オフ容量Ｃｏｆｆを低減することが可能となり、オン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆを低減することが可能となる。なお、図２４および図２５では、ソース電極２３ｓとドレイン電極２３ｄとの間に３つのゲート電極２５が設けられている場合を表している。
【０１６２】
＜１０．変形例４＞
以上説明した第１実施形態ないし第６実施形態および変形例１ないし３においては、ＧａＡｓ基板やＩｎＰ基板上に、ＩｎＧａＡｓをチャネル層１４として有するＦＥＴを形成するとした。しかしながら、本技術はこのような構成に限定されることはなく、異なる材料系を用いたデバイスにも適用可能である。例えば、基板１１をＧａＮ、シリコン、サファイアとして、その上にＧａＮまたはＡｌＧａＮからなる二次元電子ガス層をチャネル層１４として用いても良い。
【０１６３】
＜１１．適用例＞
（アンテナスイッチ回路、無線通信装置）
以上のような各実施形態および変形例において説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
【０１６４】
つまり、上記第１実施形態ないし第５実施形態で説明した、オフ容量Ｃｏｆｆが低く高調波歪特性に優れた半導体装置を無線通信装置のアンテナスイッチに用いることにより、無線通信装置の小型化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の小型化および低消費電力化による使用時間の延長により、携帯性の向上を図ることが可能になる。
【０１６５】
図２６は、アンテナスイッチ回路の一例（アンテナスイッチ回路５Ａ）を表したものである。このアンテナスイッチ回路５Ａは、携帯電話などの移動体通信システムに用いられるものであり、例えば、第１の端子ＩＮと、第２の端子ＩＯと、第３の端子ＯＵＴと、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを有している。
【０１６６】
第１の端子ＩＮは、送信信号が入力されるものである。第２の端子ＩＯは、アンテナに接続されている。第３の端子ＯＵＴは、アンテナで受信した受信信号を出力するものである。第１のスイッチング素子ＳＷ１は、第１の端子ＩＮと第２の端子ＩＯとの間に接続されている。第２のスイッチング素子ＳＷ２は、第２の端子ＩＯと第３の端子ＯＵＴとの間に接続されている。第１のスイッチング素子ＳＷ１および第２のスイッチング素子ＳＷ２の両方または一方は、第１ないし第５実施形態に係る半導体装置１Ａ〜１Ｅのいずれかにより構成されている。
【０１６７】
第１の端子ＩＮと電源（この例では接地）との間には、第３のスイッチング素子ＳＷ３が接続されている。第３の端子ＯＵＴと電源（この例では接地）との間には、第４のスイッチング素子ＳＷ４が接続されている。第３のスイッチング素子ＳＷ３および第４のスイッチング素子ＳＷ４の両方または一方は、第１ないし第５実施形態に係る半導体装置１Ａ〜１Ｅのいずれかにより構成されている。
【０１６８】
このアンテナスイッチ回路５Ａでは、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナへと出力する場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が非導通状態になる。このとき、送信信号が、第１の端子ＩＮから入力され、第１のスイッチング素子ＳＷ１を介して第２の端子ＩＯへと出力される。
【０１６９】
受信時、すなわち、アンテナで受信した信号を無線通信装置の受信系へ入力させる場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が非導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が導通状態になる。このとき、アンテナで受信した受信信号が、第２の端子ＩＯから入力され、第２のスイッチング素子ＳＷ２を介して第３の端子ＯＵＴへと出力される。
【０１７０】
図２７は、アンテナスイッチ回路の他の例（アンテナスイッチ回路５Ｂ）を表したものである。このアンテナスイッチ回路５Ｂは、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、上記第１ないし第５実施形態に係る半導体装置１Ａ〜１Ｅのいずれかを多段接続（図２７では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路５Ｂでは、耐電力性を向上させることが可能となる。
【０１７１】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２３ｓとドレイン電極２３ｄとの間の１つのゲート電極２５を有する半導体装置１Ａ〜１Ｅを複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、ソース電極２３ｓ、ゲート電極２５、ドレイン電極２３ｄ、ソース電極２３ｓ、ゲート電極２５、ドレイン電極２３ｄがこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０１７２】
図２８は、アンテナスイッチ回路の更に他の例（アンテナスイッチ回路５Ｃ）を表したものである。このアンテナスイッチ回路５Ｃは、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第６実施形態に係る半導体装置２により構成したものである。これにより、このアンテナスイッチ回路５Ｃでは、耐電力性を向上させることが可能となる。
【０１７３】
図２９は、アンテナスイッチ回路の更に他の例（アンテナスイッチ回路５Ｄ）を表したものである。このアンテナスイッチ回路５Ｄは、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４を、例えば、第６実施形態に係る半導体装置２を多段接続（図２９では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路５Ｄでは、更に耐電力性を向上させることが可能となる。
【０１７４】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２３ｓとドレイン電極２３ｄとの間の２つ以上のゲート電極２５を有するマルチゲート構造の半導体装置２を複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、例えば、ソース電極２３ｓ、ゲート電極２５、ゲート電極２５、ドレイン電極２３ｄ、ソース電極２３ｓ、ゲート電極２５、ゲート電極２５、ドレイン電極２３ｄがこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０１７５】
図３０は、無線通信装置の一例（無線通信装置６）を表したものである。この無線通信装置６は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置６は、例えば、アンテナＡＮＴと、アンテナスイッチ回路５と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。アンテナスイッチ回路５は、図２６ないし図２９に示したアンテナスイッチ回路５Ａ〜５Ｄのいずれかにより構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
【０１７６】
この無線通信装置６では、送信時、すなわち、無線通信装置６の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路５を介してアンテナＡＮＴへと出力される。
【０１７７】
受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路５および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
【０１７８】
以上、実施形態および変形例を挙げて説明したが、本技術内容はこれらの実施形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施形態等では、半導体装置１Ａ〜１Ｅ，２〜４、アンテナスイッチ回路５Ａ〜５Ｄ、および無線通信装置６の構成を具体的に挙げて説明したが、半導体装置１Ａ〜１Ｅ，２〜４、アンテナスイッチ回路５Ａ〜５Ｄ、および無線通信装置６は、図示した構成要素を全て備えたものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
【０１７９】
また、上記実施形態等において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。尚、上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【０１８０】
尚、本技術は以下のような構成であってもよい。
（１）
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を備えた半導体装置。
（２）
前記積層体は、前記ゲート電極に対向して、かつ前記第１低抵抗領域と連続して設けられた第２低抵抗領域を更に含む
上記（１）に記載の半導体装置。
（３）
前記積層体の上面側において、平面視的に、前記ゲート電極を挟むように前記ソース電極と前記ドレイン電極とが設けられ、
前記第１低抵抗領域は、前記第２低抵抗領域の端部から前記ソース電極および前記ドレイン電極のうちの少なくとも一方に対向する領域まで延設されている
上記（２）に記載の半導体装置。
（４）
前記第１低抵抗領域および前記第２低抵抗領域は、前記チャネル層を走行するキャリアの第１導電型とは逆の第２導電型の不純物を含み、
前記第１低抵抗領域は、前記第２低抵抗領域よりも前記第２導電型の電荷量が少ない
上記（２）または（３）に記載の半導体装置。
（５）
前記第１低抵抗領域は、前記第２低抵抗領域よりも前記第２導電型の不純物濃度が低い
上記（４）に記載の半導体装置。
（６）
前記第１低抵抗領域の厚みは、前記第２低抵抗領域の厚みよりも薄い
上記（４）に記載の半導体装置。
（７）
前記キャップ層は、前記チャネル層を走行するキャリアの第１導電型と同じ第１導電型の不純物を含み、
前記キャップ層の第１導電型の電荷量は、前記第１低抵抗領域の第２導電型の電荷量よりも多い
上記（１）〜（６）のいずれかに記載の半導体装置。
（８）
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
上記（１）〜（７）のいずれかに記載の半導体装置。
（９）
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
上記（８）に記載の半導体装置。
（１０）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
上記（９）に記載の半導体装置。
（１１）
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に２つ以上設けられている
上記（１）〜（１０）のいずれかに記載の半導体装置。
（１２）
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせられた平面形状を有し、
前記２つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
上記（１１）記載の半導体装置。
（１３）
前記積層体において、前記第１低抵抗領域の上に、高抵抗領域が設けられている
上記（１）〜（１２）のいずれかに記載の半導体装置。
（１４）
前記ゲート電極に電圧を印加したオフ状態において、前記第１低抵抗領域の直下における前記チャネル層内のキャリアと、前記第１低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
上記（１）〜（１３）のいずれかに記載の半導体装置。
（１５）
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
上記（１）〜（１４）のいずれかに記載の半導体装置。
（１６）
前記チャネル層は、ＧａＮで構成された基板上に設けられた
上記（１）〜（１４）のいずれかに記載の半導体装置。
（１７）
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有するアンテナスイッチ回路。
（１８）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、マルチゲート構造を有する
上記（１７）に記載のアンテナスイッチ回路。
（１９）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
上記（１７）または（１８）に記載のアンテナスイッチ回路。
（２０）
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体により構成されたチャネル層と、表面側の一部に設けられた第１低抵抗領域とを含む積層体と、
前記積層体の上面側に設けられたゲート電極、ソース電極およびドレイン電極と、
前記第１低抵抗領域と、前記ソース電極および前記ドレイン電極のうちの少なくとも一方との間に設けられたキャップ層と
を有する無線通信装置。
【０１８１】
本出願は、日本国特許庁において２０１４年１１月４日に出願された日本特許出願番号第２０１４−２２４１５６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１８２】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
2016072188.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【国際調査報告】
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2016072188.tif 000043
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