(57)【要約】  消費電力の低減と誤り訂正能力の確保とを両立させるために、信号処理装置は、入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、信号に対する演算手段のいずれかにおける誤り訂正数に基づいて、各々の訂正ブロックの動作状態を制御する制御手段と、を備える。
2016125485.tif 000002
【特許請求の範囲】
【請求項１】
入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、
前記信号に対する前記演算手段のいずれかにおける誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する制御手段と、
を備える信号処理装置。
【請求項２】
前記演算手段は、前記誤り訂正数を前記制御手段に出力し、
前記制御手段は、
各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出し、
前記負荷が第１の閾値未満である訂正ブロックを停止させる、
ことを特徴とする請求項１に記載された信号処理装置。
【請求項３】
前記負荷が前記第１の閾値よりも大きい第２の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる、
ことを特徴とする請求項２に記載された信号処理装置。
【請求項４】
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された１台の演算手段の誤り訂正数であることを特徴とする、請求項１乃至３のいずれかに記載された信号処理装置。
【請求項５】
前記選択された１台の演算手段は、前記訂正ブロック内で直列に接続された前記演算手段の最後段に配置された演算手段であることを特徴とする、請求項４に記載された信号処理装置。
【請求項６】
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された複数の演算手段の誤り訂正数の平均値であることを特徴とする、請求項２又は３に記載された信号処理装置。
【請求項７】
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された複数の前記演算手段の誤り訂正数の最大値であることを特徴とする、請求項２又は３に記載された信号処理装置。
【請求項８】
入力されたデジタル受信信号のシンボル判定を行い、前記デジタル受信信号をデジタルデータに変換して前記誤り訂正手段に入力する復調手段と、
前記誤り訂正手段から出力された信号を所定の形式のフレームに変換して受信データとして出力するフレーマと、
をさらに備える、請求項１乃至７のいずれかに記載された信号処理装置。
【請求項９】
信号光をアナログ受信信号に変換して出力するフロントエンドと、
前記アナログ受信信号をデジタル受信信号に変換するアナログデジタル変換手段と、
前記デジタル受信信号が入力され、前記受信データを出力する請求項８に記載された信号処理装置と、
を備えた光受信器。
【請求項１０】
複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって、入力された信号の誤り訂正を行い、
前記演算手段のいずれかにおける、前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する、
信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置及び信号処理方法に関し、特に、消費電力を低減することが可能な信号処理装置及び信号処理方法に関する。
【背景技術】
【０００２】
大容量かつ高速な通信を可能とする、コヒーレント光伝送システムの実用化が進められている。コヒーレント光伝送システムでは、信号光を復調するために、コヒーレント光受信器が用いられる。【０００３】
図１０は、一般的なコヒーレント光受信器８００の構成を示すブロック図である。コヒーレント光受信器８００は、フロントエンド８０１、アナログデジタル変換器（analog-digital converter、ＡＤＣ）８０２、局部発振光源８０３、信号処理プロセッサ（digital signal processor、ＤＳＰ）９００を備える。局部発振光源８０３は光源であり、例えば半導体レーザである。フロントエンド８０１は、局部発振光源８０３から出力された局部発振光と信号光とのビート信号を、アナログ受信信号として出力する。フロントエンド８０１は、例えば、ビームスプリッタ、９０度ハイブリッド及びフォトダイオードを含む公知の構成を備える。アナログ受信信号は、ＡＤＣ８０２によってデジタル受信信号に変換される。デジタル受信信号は、ＤＳＰ９００に入力される。ＤＳＰ９００は、デジタル受信信号を演算処理して得られたデータを、受信データとして出力する。ＤＳＰ９００は、デジタル受信信号の誤り訂正をも行う。コヒーレント光伝送システムでは、ＬＤＰＣ（low density parity check、低密度パリティ検査）符号と呼ばれる誤り訂正符号が用いられることがある。【０００４】
図１１は、コヒーレント光受信器８００で用いられる、一般的なＤＳＰ９００の構成を示すブロック図である。ＤＳＰ９００は、復調部９０１、誤り訂正部９０２、フレーマ９０３を備える。復調部９０１は、ＡＤＣ８０２から入力されたデジタル受信信号のシンボル判定を行い、デジタルデータを生成する。誤り訂正部９０２は、復調されたデジタルデータの誤りを訂正する。フレーマ９０３は、デジタルデータを所定の形式のフレームを持つ受信データに変換して出力する。【０００５】
本発明に関連して、特許文献１には、ＬＤＰＣ符号をフレーム単位で復号する復号装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−０６４７３５号公報（［０１３５］段落、図１５）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
誤り訂正部９０２は、入力されたデジタルデータの誤り訂正処理を行う。誤り訂正部９０２は、負荷の大小にかかわらず、一定の電力を消費する。このため、図１０及び１１に記載されたＤＳＰ９００は、消費電力が大きく、発熱量も大きいという課題がある。さらに、ＤＳＰ９００には、ＤＳＰ９００を駆動及び冷却するための設計コストや部品のコストが大きいという課題もある。一方、低消費電力化のために誤り訂正部９０２の規模を縮小すると、必要な誤り訂正能力が確保されない恐れがある。【０００８】
このような背景により、ＤＳＰにおいて、消費電力の低減と誤り訂正能力の確保とを両立させるための技術が必要とされている。しかしながら、特許文献１は、このような技術を開示していない。
（発明の目的）
本発明の目的は、消費電力の低減と誤り訂正能力の確保とを両立させることが可能な信号処理装置及び信号処理方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の信号処理装置は、入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、前記信号に対する前記演算手段のいずれかにおける誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する制御手段と、を備える。【００１０】
本発明の信号処理方法は、複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって入力された信号の誤り訂正を行い、前記演算手段のいずれかにおける前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する、ことを特徴とする。
【発明の効果】
【００１１】
本発明の信号処理装置及び信号処理方法は、消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の信号処理装置の構成を示すブロック図である。
【図２】信号処理装置の誤り訂正部の構成を示すブロック図である。
【図３】訂正ブロックの構成を示すブロック図である。
【図４】演算部の誤り訂正数の例を示すグラフである。
【図５】誤り訂正部の負荷が小さい場合の訂正ブロックの動作状態の例を示す図である。
【図６】誤り訂正部の負荷が大きい場合の訂正ブロックの動作状態の例を示す図である。
【図７】訂正ブロックの動作状態の他の例を示す図である
【図８】制御部による誤り訂正部の制御例を示すフローチャートである。
【図９】第２の実施形態のコヒーレント光受信器の構成を示すブロック図である。
【図１０】一般的なコヒーレント光受信器の構成を示すブロック図である。
【図１１】コヒーレント光受信器で用いられる一般的な信号処理プロセッサ（ＤＳＰ）の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、第１の実施形態の信号処理装置１００の構成を示すブロック図である。本実施形態の信号処理装置１００は、光受信器に搭載される信号処理プロセッサ（digital signal processor、ＤＳＰ）である。信号処理装置１００には、デジタル受信信号が入力される。デジタル受信信号は、光受信器のフロントエンドで信号光が光電変換されたアナログ受信信号がＡＤＣによってデジタル化された信号である。デジタル受信信号は、位相変調された信号光の位相情報を含む。信号処理装置１００は、デジタル受信信号を復調して誤り訂正を行い、所定の形式のフレームに乗せて受信データとして出力する。
【００１４】
信号処理装置１００は、復調部１０１、誤り訂正部１０２、フレーマ１０３及び制御部１０４を備える。復調部１０１は、ＡＤＣから入力されたデジタル受信信号のシンボル判定を行い、デジタルデータに変換する。誤り訂正部１０２は、デジタルデータの誤りを訂正する。フレーマ１０３は、デジタルデータを所定の形式のフレームデータに変換して、受信データとして出力する。復調部１０１は、デマッパー（de-mapper）と呼ばれることもある。復調部１０１及びフレーマ１０３の構成及び動作は公知であるため詳細な説明は省略する。
【００１５】
制御部１０４は、信号処理装置１００の各部の動作を制御する。制御部１０４は、中央処理装置（central processing unit、ＣＰＵ）として、プログラムを実行することにより信号処理装置１００の動作を制御してもよい。プログラムは、信号処理装置１００の内部又は外部に備えられた、固定された記録媒体に記録される。記録媒体は、例えば、半導体メモリ、磁気固定ディスク、光ディスクであるが、これらには限定されない。また、図１では、制御部１０４は、復調部１０１、誤り訂正部１０２及びフレーマ１０３とは独立したブロックとして記載されている。しかし、制御部１０４の機能は、復調部１０１、誤り訂正部１０２、フレーマ１０３のいずれかの機能に含まれていてもよい。また、制御部１０４は、信号処理装置１００の外部に備えられ、遠隔から復調部１０１、誤り訂正部１０２及びフレーマ１０３を制御してもよい。
【００１６】
本実施形態においては、誤り訂正部１０２は、軟判定前方誤り訂正（soft-decision forward error correction、ＳＤ−ＦＥＣ）を用いてデジタルデータの誤り訂正を行う。また、デジタルデータの誤り訂正符号には、低密度パリティ検査（low density parity check、ＬＤＰＣ）符号と呼ばれる誤り訂正符号が用いられる。ＬＤＰＣ符号は、並列処理により、高速な復号が可能である。
【００１７】
図２は、信号処理装置１００が備える誤り訂正部１０２の構成を示すブロック図である。誤り訂正部１０２は、Ｎ個（Ｎは自然数）の訂正ブロック３０１〜３０Ｎを備える。誤り訂正部１０２は、復調部１０１から入力されたデジタルデータの誤り訂正を行い、訂正されたデジタルデータをフレーマ１０３に出力する。
【００１８】
誤り訂正部１０２は、並列に接続された訂正ブロック３０１〜３０Ｎにより、誤り訂正を行う。誤り訂正部１０２は、例えば、動作中の訂正ブロックの数に応じてデジタルデータを時間的に分割し、動作中の各訂正ブロックに入力されるデータ量が等しくなるように分配することで、訂正ブロックの負荷分散を行う。ただし、訂正ブロックの負荷分散の手順は特に限定されない。誤り訂正部１０２は、それぞれの訂正ブロックから出力されるデジタルデータを時系列順に結合してフレーマ１０３に出力する。制御部１０４は、誤り訂正部１０２に対するこのようなデジタルデータの分配、分割及び結合の制御を行ってもよい。この場合、制御部１０４は、動作中の訂正ブロックのみに対して、デジタルデータを動的に分配する。本実施形態では、動作していない訂正ブロックには、デジタルデータは入力されない。
【００１９】
図３は、誤り訂正部１０２に含まれる訂正ブロック３０１の構成を示すブロック図である。図３では訂正ブロック３０１を例に説明するが、他の訂正ブロック３０２〜３０Ｎも同様の構成を備える。訂正ブロック３０１は、Ｍ個（Ｍは自然数）の演算部４０１〜４０Ｍを備える。演算部４０１〜４０Ｍは、訂正ブロック３０１の内部で直列に接続される。以下では、訂正ブロック３０１〜３０ＮのいずれもがＭ個の演算部を備える場合について説明する。しかし、演算部の数Ｍは、訂正ブロック３０１〜３０Ｎのそれぞれで同一でなくともよい。
【００２０】
復調部１０１から入力されたデジタルデータに対して、まず演算部４０１において誤り訂正処理が実施される。演算部４０１における誤り訂正処理の結果、誤りが残存する場合は、さらに演算部４０２で誤り訂正が実施される。このように、訂正ブロック３０１は、Ｍ個の演算部を用いてデジタルデータに対する誤り訂正処理を行い、処理されたデジタルデータをフレーマ１０３に出力する。誤り訂正部１０２が備える他の訂正ブロック３０２〜３０Ｎも、同様にデジタルデータに対する誤り訂正処理を行い、処理されたデジタルデータをフレーマ１０３に出力する。
【００２１】
図３に示された訂正ブロック３０１は、さらに、演算部４０１〜４０Ｍにおけるそれぞれの誤り訂正数を制御部１０４に出力する機能を備える。誤り訂正数は、例えば、一定の時間あたりの各演算部の誤り訂正数あるいは一定のデータ量あたりの誤り訂正数であるが、これらには限定されない。制御部１０４は、訂正ブロック３０１〜３０Ｎのそれぞれについて、演算部４０１〜４０Ｍの誤り訂正数を収集する。
【００２２】
図４は、訂正ブロック３０１が備える演算部４０１〜４０Ｍの誤り訂正数の例を示すグラフである。図４の縦軸は演算部４０１〜４０Ｍの誤り訂正数を示し、横軸は演算部の段数を示す。誤り訂正数は任意目盛りである。演算部の段数は、デジタルデータの入力側を１とし、出力側（最終段）をＭとする番号であり、演算部４０１、４０２・・・４０Ｍに対応する。
【００２３】
図４の例では、訂正ブロック３０１の入力に近い演算部４０１〜４０３で比較的誤り訂正数が多く、訂正ブロック３０１の出力に近い演算部では誤り訂正数は小さい。これは、一般的に、演算部における複数回の誤り訂正処理により、受信データの誤りは訂正ブロックの出力に近づくほど減少するからである。
【００２４】
誤り訂正部１０２において、受信データに誤りが多く、その結果誤り訂正数も多い場合には、誤り訂正部１０２における誤り訂正処理の負荷が大きい。この場合には、多くの訂正ブロックを動作させる必要がある。しかし、受信データに誤りが少ない場合には、多くの訂正ブロックを動作させることなく、必要な品質の誤り訂正処理が実行できる。本実施形態では、制御部１０４は、訂正ブロック３０１〜３０Ｎのそれぞれから出力される、演算部４０１〜４０Ｍの誤り訂正数に基づいて、訂正ブロック３０１〜３０Ｎの動作状態を制御する。
【００２５】
具体的には、制御部１０４は、ある訂正ブロックの最後段の演算部（図３における演算部４０Ｍ）の誤り訂正数が第１の閾値未満の場合は、当該演算部を備える訂正ブロックの誤り訂正処理を停止させる。制御部１０４は、誤り訂正処理が停止されていない訂正ブロックにデジタルデータを分配し、誤り訂正処理が停止された訂正ブロックには、デジタルデータを分配しない。以下、「訂正ブロックの誤り訂正処理を停止させる（あるいは動作させる）」ことを、単に「訂正ブロックを停止させる（あるいは動作させる）」と記載する。制御部１０４は、訂正ブロックごとに電源供給を実施しあるいは停止することで、それぞれの訂正ブロックを動作させ、あるいは停止させてもよい。なお、制御部１０４は、エラーが充分に少ない訂正ブロックに対するデジタルデータの分配を継続し、当該訂正ブロックの誤り訂正処理のみを停止させてもよい。
【００２６】
例えば、訂正ブロック３０２の演算部４０Ｍの誤り訂正数が第１の閾値を下回ると、制御部１０４は、訂正ブロック３０２を停止させる。そして、制御部１０４は、残余の訂正ブロック３０１、３０３〜３０Ｎを用いた並列処理により、デジタルデータの誤り訂正処理を続行する。このように、制御部１０４は、誤り訂正数が少ない（すなわち、誤り訂正の負荷が小さい）訂正ブロックを停止することで、誤り訂正部１０２の電力消費を抑制できる。
【００２７】
図５は、誤り訂正部の負荷が小さい場合の訂正ブロック３０１〜３０Ｎの動作状態の例を示す図である。図５において、停止している訂正ブロックは破線で示される。図５に示された訂正ブロック３０１の最後段の演算部４０Ｍから出力される誤り訂正数は、第１の閾値以上である。そして、訂正ブロック３０２〜３０Ｎのそれぞれの最後段の演算部４０Ｍから出力される誤り訂正数は、第１の閾値未満である。従って、制御部１０４は訂正ブロック３０１を動作させるとともに、訂正ブロック３０２〜３０Ｎを停止させる。訂正ブロック３０１〜３０Ｎのうち、負荷が小さい訂正ブロックを停止させることで、誤り訂正部１０２の電力消費や発熱が抑制される。
【００２８】
一方、制御部１０４は、ある訂正ブロックの最後段の演算部の誤り訂正数が第２の閾値を超えると、停止しているいずれかの訂正ブロックに、誤り訂正処理を開始する指示を与える。第２の閾値は、第１の閾値よりも大きい。例えば、図５において、訂正ブロック３０２が停止中に、訂正ブロック３０１の演算部４０Ｍの誤り訂正数が第２の閾値を超えると、制御部１０４は、訂正ブロック３０２の動作を開始させる。そして、制御部１０４は、訂正ブロック３０１及び３０２を用いた並列処理により、デジタルデータの誤り訂正処理を続行する。このように、動作中の訂正ブロックの訂正処理の負荷が上昇した場合には、制御部１０４は、停止している訂正ブロックの動作を再開させることで、必要な誤り訂正能力を確保する。なお、同時に動作が開始される訂正ブロックの数は１個でなくてもよい。
【００２９】
複数の訂正ブロックが停止している状態で、動作中のいずれかの訂正ブロックにおいて、最後段の演算部の誤り訂正数が第２の閾値を超えた場合には、制御部１０４は、予め規定された優先順位に基づいて、動作を開始させる訂正ブロックを選択してもよい。制御部１０４は、停止している訂正ブロックのうち、例えば、最も過去に停止した訂正ブロックの動作を開始させる。
【００３０】
図６は、誤り訂正処理の負荷が大きい場合の訂正ブロック３０１〜３０Ｎの動作状態の例を示す図である。図６に示された訂正ブロック３０１〜３０Ｎのそれぞれの最後段の演算部の負荷は第１の閾値以上である。この場合、制御部１０４は訂正ブロック３０１〜３０Ｎの全てを動作させる。このようにして、誤り訂正部１０２の誤り訂正処理能力が確保される。
【００３１】
図７は、訂正ブロック３０１〜３０Ｎの動作状態の他の例を示す図である。図７の例では、訂正ブロック３０４〜３０Ｎは、過去に最後段の演算部の誤り訂正数が第１の閾値未満となったため、停止している。一方、訂正ブロック３０１〜３０３の最後段の演算部の誤り訂正数は、いずれも第１の閾値以上かつ第２の閾値以下である。その結果、訂正ブロック３０１〜３０３が動作し、訂正ブロック３０４〜３０Ｎは停止している。訂正ブロック３０１〜３０３の最後段の演算部の誤り訂正数はいずれも第２の閾値以下であるため、制御部１０４は、訂正ブロック３０４〜３０Ｎに対して動作の開始を指示しない。
【００３２】
誤り訂正処理の負荷の判断に用いられる誤り訂正数は、最後段の演算部４０Ｍの誤り訂正数のみには限られない。例えば、制御部１０４は、最後段及びその前に位置する複数の演算部の誤り訂正数の合計、平均値あるいは最大値と、第１及び第２の閾値との比較結果に基づいて、当該訂正ブロックの誤り訂正負荷の増大及び低下を判断してもよい。さらに、制御部１０４は、訂正ブロックごとに全ての演算部４０１〜４０Ｍの誤り訂正数の合計、平均値あるいは最大値を求め、これらの値と第１及び第２の閾値との比較結果に基づいて、当該訂正ブロックの誤り訂正負荷の増大及び低下を判断してもよい。
【００３３】
このように、制御部１０４は、演算部のいずれかにおける誤り訂正数に基づいて、各々の訂正ブロックの動作状態を制御する。具体的には、制御部１０４は、演算部の誤り訂正数と所定の閾値との比較結果に基づいて、動作させる訂正ブロックを１個からＮ個の間で動的に変更する。
【００３４】
図８は、制御部１０４による誤り訂正部１０２の制御例を示すフローチャートである。ステップＳ１１〜Ｓ１５の手順は、訂正ブロック３０１〜３０Ｎの動作の開始とともに起動し、動作中の訂正ブロック３０１〜３０Ｎに対して並行して行われる。制御部１０４は、訂正ブロック３０１〜３０Ｎがそれぞれ備える演算部４０１〜４０Ｍから出力される誤り訂正数Ｐを収集する（図８のステップＳ１１）。
【００３５】
制御部１０４は、誤り訂正数Ｐが、第１の閾値未満であるかどうかを判断する（Ｓ１２）。第１の閾値は、誤り訂正処理の負荷が低いため訂正ブロックの動作を停止させるかどうかを判断するための閾値である。上述のように、誤り訂正数Ｐとしては、各々の訂正ブロックの最後段（Ｍ段目）の演算部４０Ｍの誤り訂正数が用いられてもよい。誤り訂正数Ｐが第１の閾値未満である場合には、誤り訂正数Ｐが出力された訂正ブロックにおける誤り訂正処理の負荷は小さいと判断される。この場合、制御部１０４は、当該誤り訂正数Ｐを出力した演算部を含む訂正ブロックを停止させる（Ｓ１３）。訂正ブロックの停止により、誤り訂正部１０２の電力消費が抑制される。ステップＳ１３で停止した訂正ブロックは、以下で説明するステップＳ１５において制御部１０４から動作開始の指示を受けるまでの間、停止する。このため、ステップＳ１３の後、当該訂正ブロックに対する図８のフローは一旦終了する。制御部１０４は、動作を再開させようとする訂正ブロックに対して、ステップＳ１５から手順を開始するよう指示する。ステップＳ１３で停止した訂正ブロックは、制御部１０４から動作開始の指示を受けると、動作を再開する（Ｓ１５〜Ｓ１１）。
【００３６】
なお、ステップＳ１３において、当該訂正ブロックの停止により、誤り訂正部１０２の全ての訂正ブロックが停止することになる可能性がある。このような場合には、制御部１０４は、ステップＳ１２の判断結果にかかわらず、訂正ブロックを停止させなくともよい。
【００３７】
ステップＳ１２において誤り訂正数Ｐが第１の閾値以上である場合には、制御部１０４は、誤り訂正数Ｐが、第２の閾値を超えているかどうかを判断する（Ｓ１４）。第２の閾値は、誤り訂正処理の負荷が高いため停止中の他の訂正ブロックの動作を開始させるかどうかを判断するための閾値であり、第１の閾値よりも大きい。ステップＳ１２と同様に、誤り訂正数Ｐとしては、各々の訂正ブロックの最後段の演算部４０Ｍの誤り訂正数が用いられてもよい。誤り訂正数Ｐが第２の閾値を超えている場合には、誤り訂正数Ｐが出力された訂正ブロックの誤り訂正処理の負荷が高いと判断される。この場合、制御部１０４は、１個以上の停止中の訂正ブロックを選択し、選択した訂正ブロックの動作を開始させる（Ｓ１５）。上述のように、制御部１０４は、例えば、予め規定された優先順位に基づいて、動作を再開させる訂正ブロックを選択する。ステップＳ１４において誤り訂正数Ｐが第２の閾値以下である場合には、制御部１０４は、停止中の訂正ブロックに対して動作の開始を指示しない。
【００３８】
誤り訂正数Ｐが第１の閾値以上である場合には、ステップＳ１４における第２の閾値との比較結果にかかわらず、当該誤り訂正数Ｐが出力された訂正ブロックの動作、及び、制御部１０４による当該訂正ブロックの誤り訂正数Ｐの収集は継続される。すなわち、ステップＳ１４及びＳ１５の後、フローはステップＳ１１に戻る。ステップＳ１５において制御部１０４から動作開始の指示を受けた訂正ブロックにおいても、図８に示した手順が実行される。このように、誤り訂正処理の負荷が増大した場合に停止中の訂正ブロックの動作を再開させることにより、誤り訂正部１０２の誤り訂正処理能力が確保される。
【００３９】
ステップＳ１５において、誤り訂正部１０２が備える訂正ブロック３０１〜３０Ｎがすでに全て動作している場合には、これ以上、訂正ブロックを動作させることはできない。このような場合には、制御部１０４は、ステップＳ１４の判断結果にかかわらず、他の訂正ブロックに対する制御を行わなくともよい。
【００４０】
以上説明したように、第１の実施形態の信号処理装置１００は、演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更する。その結果、信号処理装置１００は、信号処理装置の消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。
【００４１】
（第１の実施形態の最小構成）
第１の実施形態の信号処理装置１００の効果は、誤り訂正部１０２及び制御部１０４のみで構成された信号処理装置によっても得られる。すなわち、図１及び図２を参照すると、最小構成の信号処理装置は、誤り訂正部１０２と、制御部１０４とを備える。誤り訂正部１０２は、並列に接続された訂正ブロック３０１〜３０Ｎを備える。訂正ブロック３０１〜３０Ｎは、入力された信号の誤り訂正を行う複数の演算部４０１〜４０Ｍが直列に接続されて構成される。制御部１０４は、訂正ブロック３０１〜３０Ｎに入力された信号に対する演算部４０１〜４０Ｍにおける誤り訂正数に基づいて、訂正ブロック３０１〜３０Ｎの動作状態を制御する。
【００４２】
このような構成を備える信号処理装置も、演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更できる。従って、最小構成の信号処理装置も、信号処理装置の誤り訂正能力の確保と消費電力の低減とを両立できるという効果を奏する。
【００４３】
（第２の実施形態）
図９は、本発明の第２の実施形態の光受信器２００の構成を示すブロック図である。光受信器２００は、フロントエンド２０１、アナログデジタル変換器（analog-digital converter、ＡＤＣ）２０２、局部発振光源２０３、信号処理装置２０４を備える。局部発振光源２０３は、半導体レーザ等の光源である。フロントエンド２０１は、局部発振光源２０３が出力する局発光と信号光とのビート信号を、アナログ受信信号として出力する。フロントエンド２０１は、例えば公知の９０度ハイブリッドを用いて構成される。アナログ受信信号は、ＡＤＣ２０２によってデジタル受信信号に変換される。デジタル受信信号は、信号処理装置２０４に入力される。信号処理装置２０４は、第１の実施形態で説明した信号処理装置１００と同様の構成及び機能を備える。信号処理装置２０４は、ＡＤＣ２０２から出力されたデジタル受信信号を演算処理して得られたデータを、受信データとして出力する。
【００４４】
第２の実施形態の光受信器２００は、信号処理装置２０４として、第１の実施形態で説明した信号処理装置１００を備える。すなわち、光受信器２００は、信号処理装置２０４の演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更する。その結果、光受信器２００は、信号処理装置の消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。
【００４５】
以上の各実施形態では、本発明がコヒーレント光受信器に適用された実施形態について説明した。しかし、本発明は、コヒーレント光受信器以外の装置にも適用可能である。すなわち、第１の実施形態で説明した信号処理装置１００は、誤り訂正処理が必要とされる装置の消費電力を低減できる。また、各実施形態では、誤り訂正符号として低密度パリティ検査（ＬＤＰＣ）符号が用いられ、誤り訂正部は軟判定前方誤り訂正（ＳＤ−ＦＥＣ）を用いてデジタルデータの誤り訂正を行う構成について説明した。しかし、誤り訂正符号及び誤り訂正の判定手順は、これらには限られない。
【００４６】
なお、本発明の実施形態は以下の付記のようにも記載されうるが、これらには限定されない。
【００４７】
［付記１］
入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、
前記信号に対する前記演算手段のいずれかにおける誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する制御手段と、
を備える信号処理装置。
【００４８】
［付記２］
前記演算手段は、前記誤り訂正数を前記制御手段に出力し、
前記制御手段は、
各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出し、
前記負荷が第１の閾値未満である訂正ブロックを停止させる、
ことを特徴とする付記１に記載された信号処理装置。
【００４９】
［付記３］
前記負荷が前記第１の閾値よりも大きい第２の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる、
ことを特徴とする付記２に記載された信号処理装置。
【００５０】
［付記４］
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された１台の演算手段の誤り訂正数であることを特徴とする、付記１乃至３のいずれかに記載された信号処理装置。
【００５１】
［付記５］
前記選択された１台の演算手段は、前記訂正ブロック内で直列に接続された前記演算手段の最後段に配置された演算手段であることを特徴とする、付記４に記載された信号処理装置。
【００５２】
［付記６］
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された複数の演算手段の誤り訂正数の平均値であることを特徴とする、付記２又は３のいずれかに記載された信号処理装置。
【００５３】
［付記７］
前記負荷は、動作中の１台の前記訂正ブロックが備える前記演算手段から選択された複数の前記演算手段の誤り訂正数の最大値であることを特徴とする、付記２又は３のいずれかに記載された信号処理装置。
【００５４】
［付記８］
入力されたデジタル受信信号のシンボル判定を行い、前記デジタル受信信号をデジタルデータに変換して前記誤り訂正手段に入力する復調手段と、
前記誤り訂正手段から出力された信号を所定の形式のフレームに変換して受信データとして出力するフレーマと、
をさらに備える、付記１乃至７のいずれかに記載された信号処理装置。
【００５５】
［付記９］
信号光をアナログ受信信号に変換して出力するフロントエンドと、
前記アナログ受信信号をデジタル受信信号に変換するアナログデジタル変換手段と、
前記デジタル受信信号が入力され、前記受信データを出力する付記７に記載された信号処理装置と、
を備えた光受信器。
【００５６】
［付記１０］
複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって、入力された信号の誤り訂正を行い、
前記演算手段のいずれかにおける、前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する、
信号処理方法。
【００５７】
［付記１１］
信号処理装置のコンピュータに、
複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって、入力された信号の誤り訂正を行う手順、
前記演算手段のいずれかにおける、前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する手順、
を実行させるためのプログラム。
【００５８】
［付記１２］
さらに、
前記誤り訂正数を前記制御手段に出力し、
各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出し、
前記負荷が第１の閾値未満である訂正ブロックを停止させる、
付記１０に記載された信号処理方法。
【００５９】
［付記１３］
さらに、
前記負荷が前記第１の閾値よりも大きい第２の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる、
付記１２に記載された信号処理方法。
【００６０】
［付記１４］
さらに、
前記誤り訂正数を前記制御手段に出力する手順、
各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出する手順、
前記負荷が第１の閾値未満である訂正ブロックを停止させる手順、
実行させる、付記１１に記載されたプログラム。
【００６１】
［付記１５］
さらに、
前記負荷が前記第１の閾値よりも大きい第２の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる手順、
を実行させる、付記１４に記載されたプログラム。
【００６２】
以上、実施形態を参照して本発明を説明したが、本発明は上記の実施形態に限定されない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００６３】
この出願は、２０１５年２月３日に出願された日本出願特願２０１５−０１８９７８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００６４】
１００、２０４    信号処理装置
１０１    復調部
１０２    誤り訂正部
１０３    フレーマ
１０４    制御部
２００    光受信器
２０１、８０１    フロントエンド
２０２、８０２    アナログデジタル変換器（ＡＤＣ）
２０３    局部発振光源
３０１〜３０Ｎ    訂正ブロック
４０１〜４０Ｍ    演算部
８００    コヒーレント光受信器
９００    信号処理プロセッサ（ＤＳＰ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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