(57)【要約】  固体撮像装置１００は、行列状に配置された複数の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部を含む感光部２１０と、電荷転送部を転送された信号電荷を電気信号に変換して出力する変換出力部２２０と、変換出力部による電気信号に対して所定の処理を行う周辺回路部３００と、変換出力部による電気信号の周辺回路部への転送を中継する中継部２３０と、感光部および変換出力部が形成された第１の基板１１０と、周辺回路部が形成された第２の基板１２０と、を有し、第１の基板と第２の基板は積層され、中継部２３０は、第１の基板に形成された変換出力部と第２の基板に形成された周辺回路部とを、感光部の感光領域外で基板を通した接続部により電気的に接続している。
2016009942.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、
前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している
固体撮像装置。
【請求項２】
前記中継部は、
前記第１の基板および前記第２の基板の前記感光領域外に相当する領域の少なくとも一方に、前記変換出力部による電気信号を増幅するソースフォロア部が形成されている
請求項１記載の固体撮像装置。
【請求項３】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部と含み、前記増幅部および前記電流源部は前記第２の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を前記周辺回路部に出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成されたソースフォロア部の前記増幅部の入力端を、前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項４】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部が前記第１の基板に形成され、前記電流源部が前記第２の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を前記周辺回路部に出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記ソースフォロア部の前記増幅部の入力端を接続し、前記増幅部の出力端と前記第２の基板に形成された電流源部とを前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項５】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部および前記電流源部が前記第１の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記ソースフォロア部の前記増幅部の入力端を接続し、前記増幅部の出力端側と前記第２の基板に形成された前記周辺回路部とを前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項６】
前記第１の基板において、
前記増幅部の出力端側と前記接続部との間に、前記ソースフォロア部により出力された電気信号をバッファリングするバッファ部が形成されている
請求項５記載の固体撮像装置。
【請求項７】
前記接続部と前記第２の基板に形成された前記周辺回路部が電気的にＡＣ結合で接続されている
請求項５記載の固体撮像装置。
【請求項８】
前記増幅部の出力端側と前記接続部との間に、前記ソースフォロア部により増幅された電圧信号を電流信号に変換する電圧−電流変換部が形成されている
請求項５記載の固体撮像装置。
【請求項９】
前記第１の基板において、
前記増幅部の主力端側に前記ソースフォロア部の出力信号をアナログ信号からデジタル信号に変換する第１のアナログデジタル変換器（ＡＤＣ）が形成され、
前記第２の基板において、
前記周辺回路部の入力段に前記接続部を介して転送された前記ソースフォロア部の出力信号をアナログ信号からデジタル信号に変換する第２のＡＤＣが形成されている
請求項５記載の固体撮像装置。
【請求項１０】
前記第１の基板において、
前記増幅部の出力端側に、前記ソースフォロア部により出力された電気信号を増幅する第２の増幅部が形成され、
前記接続部は、
前記ソースフォロア部の前記増幅部の出力端側が接続された第１の接続部と、
前記第２の増幅部の出力端に接続された第２の接続部と、を含み、
前記第２の基板において、
前記第１の接続部および前記第２の接続部が前記周辺回路部に接続されている
請求項５記載の固体撮像装置。
【請求項１１】
前記中継部は、
前記第２の基板の前記感光領域外に相当する領域に、前記変換出力部による電気信号を増幅する帰還型増幅器を含む
請求項１記載の固体撮像装置。
【請求項１２】
前記変換出力部は、
前記信号電荷を電圧信号に変換するフローティングディフュージョン部を含む
請求項１記載の固体撮像装置。
【請求項１３】
前記変換出力部は、
前記信号電荷を電圧信号に変換するフローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧信号を前記電気信号として出力するバッファ部と、を含む
請求項１記載の固体撮像装置。
【請求項１４】
複数の前記電荷転送部と前記接続部とを選択的に接続する中継選択手段を含む
請求項１記載の固体撮像装置。
【請求項１５】
前記中継選択手段は、
並列する前記複数の電荷転送部の信号電荷を加算または間引き可能である
請求項１４記載の固体撮像装置。
【請求項１６】
前記第１の基板は第１導電型基板により形成され、
前記第２の基板は第２導電型基板により形成されている
請求項１記載の固体撮像装置。
【請求項１７】
第１の基板は、
ｎ型基板またはｎ−ウェルによりが形成されており、縦型オーバーフロードレイン構造を有する
請求項１記載の固体撮像装置。
【請求項１８】
前記第２の基板には、
少なくとも、前記変換出力部の出力信号を処理するアナログデジタル変換器（ＡＤＣ）および複数ビットの画像データをパラレルデータからシリアルデータに変換するシリアライザが形成されている
請求項１記載の固体撮像装置。
【請求項１９】
前記第２の基板には、
電圧発生回路および駆動パルス発生器が形成されている
請求項１８記載の固体撮像装置。
【請求項２０】
前記第２の基板には、
駆動パルスと出力信号パルス用端子を共用化する手段が形成されている
請求項１８記載の固体撮像装置。
【請求項２１】
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部とを第１の基板に形成する工程と、
少なくとも、前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部を第２の基板に形成する工程と、
少なくとも前記第１の基板と前記第２の基板を積層した状態で、前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程と
を有する固体撮像装置の製造方法。
【請求項２２】
固体撮像装置と、
前記固体撮像装置の感光部に結像する光学系と、
前記固体撮像装置の出力信号を処理する信号処理部と、を有し、
前記固体撮像装置は、
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、
前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置、固体撮像装置の製造方法、および電子機器に関するものである。
【背景技術】
【０００２】
光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。【０００３】
ＣＣＤイメージセンサとＣＭＯＳイメージセンサは、フォトダイオードを光電変換素子に使用するが、光電変換された信号電荷の転送方式が異なる。
ＣＣＤイメージセンサでは、垂直転送部（垂直ＣＣＤ、ＶＣＣＤ）と水平転送部（水平ＣＣＤ、ＨＣＣＤ）により信号電荷を出力部に転送してから電気信号に変換して増幅する。
これに対して、ＣＭＯＳイメージセンサでは、フォトダイオードを含む画素ごとに変換された電荷を増幅して読み出し信号として出力する。【０００４】
以下に、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサの基本構成について説明する。【０００５】
図１は、インターライン転送（ＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。【０００６】
ＩＴ(Interline Transfer)型ＣＣＤイメージセンサ１は、基本的に感光部２、水平転送部（水平ＣＣＤ）３、および出力部４を含んで構成されている。
感光部２は、行列状に配置され、入射光をその光量に応じた電荷量の信号電荷に変換する複数の画素部２１、および複数の画素部２１の各信号電荷を列単位で垂直転送する遮光された電荷転送部としての垂直転送部（垂直ＣＣＤ）２２を有する。
水平ＣＣＤ３は、複数の垂直ＣＣＤ２２からシフトされた１ライン分の信号電荷を水平走査期間において順次水平に転送する。
出力部４は、転送された信号電荷を信号電圧に変換する、電荷検出用浮遊拡散層であるフローティングディフュージョン（ＦＤ：Floating Diffusion）を含み、ＦＤで得られた信号を図示しない信号処理系に出力する。【０００７】
このＩＴ型ＣＣＤイメージセンサ１では、垂直ＣＣＤがアナログメモリとして機能し、ラインシフトと水平ＣＣＤ３の水平転送を繰り返して、出力部４から全画素の信号（フレーム信号）を順次出力する。【０００８】
このＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出し（プログレッシブスキャン）が可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難な構造となっている。【０００９】
図２は、フレームインターライン転送（ＦＩＴ）型ＣＣＤイメージセンサの基本構成を示す図である。【００１０】
ＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１の感光部２の垂直ＣＣＤ２２の出力段と水平ＣＣＤ３との間に、遮光された電荷蓄積部（ストレージ部）５が配置された構成を有する。
ＦＩＴ型ＣＣＤイメージセンサ１Ａでは、画素部２１から信号電荷（束）を受け取った感光部２の垂直ＣＣＤ２２から、高速フレーム転送により全信号電荷が完全遮光されたストレージ部５に一斉に転送される。【００１１】
このように、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、感光部２において画素部２１から読み出された信号電荷は垂直ＣＣＤ２２によりストレージ部５に一斉に転送されるため、図１のＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能である。
ただし、ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。【００１２】
なお、上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。【００１３】
図３は、ＣＭＯＳイメージセンサの基本構成を示す図である。【００１４】
ＣＭＯＳイメージセンサ１Ｂは、基本的に感光部としての画素アレイ部６、ローデコーダ(Row Decoder、または行走査回路)７、カラムデコーダ(Column Decoder、または水平走査回路)８、出力部（出力アンプ）９、およびカラムスイッチＣＳＷを含んで構成されている。
また、図３において、ＬＳＬは行走査ラインを、ＬＳＧは信号読み出しラインを、ＬＴＲは転送ラインをそれぞれ示している。【００１５】
ＣＭＯＳイメージセンサ１Ｂにおいて、画素アレイ部はフォトダイオードを含む複数の画素が行列状に配置されて構成されている。
ＣＭＯＳイメージセンサ１Ｂでは、画素アレイ部６の各画素ＰＸＬはローデコーダ７から供給される行制御信号（パルス信号）により行ごとに制御される。
画素ＰＸＬから出力信号ラインＬＳＧに出力された信号は、カラムデコーダ８の列走査に従ってカラムスイッチＣＳＷを介して転送ラインＬＴＲに伝達され、出力部９により外部に出力される。【００１６】
このＣＭＯＳイメージセンサ１Ｂにおいては、信号の高速転送が可能であるが、グローバルシャッタ読み出しができない構造となっている。【００１７】
このように、ＣＭＯＳイメージセンサは基本的にグローバルシャッタ読み出しができない構造となっているが、積層構造を採用して、グローバルシャッタ読み出しを可能にしたＣＭＯＳイメージセンサが提案されている（たとえば、非特許文献１参照）。【００１８】
図４は、積層構造を採用したＣＭＯＳイメージセンサの構成例を示す図である。【００１９】
図４のＣＭＯＳイメージセンサ１Ｃは、第１の基板１１と第２の基板１２を、シールド層１３を挟んだ積層構造が採用されている。
第１の基板１１にはフォトダイオード（光電変換素子）アレイ部６−１および行走査回路７の一部７−１が形成されている。
そして、第２の基板１２には、ストレージノードアレイ６−２、行走査回路７の残り部分７−２、カラムバッファＣＢＵＦ、水平走査回路（カラムデコーダ）８、出力部９等が形成されている。【００２０】
このＣＭＯＳイメージセンサ１Ｃは、一般的なＣＭＯＳイメージセンサの欠点であった、グローバルシャッタ読み出しができない欠点を改善していることに特徴がある。
【先行技術文献】
【非特許文献】
【００２１】
【非特許文献１】ISSCC 2013 / SESSION 27 / IMAGE SENSORS / 27.3 “A Rolling-Shutter Distortion-Free 3D Stacked Image Sensor with -160dB Parasitic Light Sensitivity In-Pixel Storage Node”
【発明の概要】
【発明が解決しようとする課題】
【００２２】
以上、ＣＣＤイメージセンサおよびＣＭＯＳイメージセンサの基本構成について説明した。
上述したＣＣＤイメージセンサは、全画素同時に光電荷の蓄積を開始するグローバルシャッタ読み出しが可能であるという特徴を有する。【００２３】
しかしながら、ＩＴ型ＣＣＤイメージセンサ１は、プログレッシブ読み出しが可能であるが、水平ＣＣＤ３で信号電荷を転送するため、高速転送が困難であるという不利益がある。【００２４】
ＦＩＴ型ＣＣＤイメージセンサ１Ａは、ＩＴ型ＣＣＤイメージセンサ１に比べ、高速転送が可能であるが、ストレージ部５を形成するため、チップ面積がＩＴ型ＣＣＤイメージセンサの約２倍程度大きくなる。【００２５】
これに対して、図３のＣＭＯＳイメージセンサ１Ｂは、信号の高速転送が可能であるが、グローバルシャッタ読み出しができないという不利益がある。【００２６】
図４のＣＭＯＳイメージセンサ１Ｃは、グローバルシャッタ読み出しができない欠点を改善していることに特徴があるが、以下に示すような不利益がある。
ＣＭＯＳイメージセンサ１Ｃは、非特許文献１に記載されているように、４画素を選択して読み出す構成のため、厳密な意味でのグローバルシャッタが実現できてはいない。
このように、ＣＭＯＳイメージセンサ１Ｃは、厳密にはグローバルシャッタを実現できず、同時読み出しは実現できないため、動体撮影時の被写体ブレを完全になくすことは困難である。
また、ＣＭＯＳイメージセンサ１Ｃは、画素を結合することで寄生容量が増大し、検出ゲインの低下を招く。
これらのことに起因して、ＣＭＯＳイメージセンサ１Ｃは、グローバルシャッタ読み出しと読み出しゲインがトレードオフとなってしまい、多くの画素を連結して読み出すことが困難である。換言すると、ＣＭＯＳイメージセンサ１Ｃは、画素加算に制約がある。
ＣＭＯＳイメージセンサ１Ｃは、積層構造を形成するためにピクセル・アレイ中にバンプ構造を形成する必要があり、レイアウト上の制約や、暗電流、白キズ等の画素特性の劣化を招くおそれがある。
また、ＣＭＯＳイメージセンサ１Ｃは、ｋＴＣノイズが増加するという欠点がある。【００２７】
本発明は、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能な固体撮像装置、固体撮像装置の製造方法、および電子機器を提供することにある。
【課題を解決するための手段】
【００２８】
本発明の第１の観点の固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、前記感光部および前記変換出力部が形成された第１の基板と、前記周辺回路部が形成された第２の基板と、を有し、少なくとも前記第１の基板と前記第２の基板は積層され、前記中継部は、前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している。【００２９】
本発明の第２の観点の固体撮像装置の製造方法は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部とを第１の基板に形成する工程と、少なくとも、前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部を第２の基板に形成する工程と、少なくとも前記第１の基板と前記第２の基板を積層した状態で、前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程とを有する。【００３０】
本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置の感光部に結像する光学系と、前記固体撮像装置の出力信号を処理する信号処理部と、を有し、前記固体撮像装置は、行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、前記感光部および前記変換出力部が形成された第１の基板と、前記周辺回路部が形成された第２の基板と、を有し、少なくとも前記第１の基板と前記第２の基板は積層され、前記中継部は、前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している。
【発明の効果】
【００３１】
本発明によれば、小さなチップ面積で、高速読み出しが可能となり、しかもレイアウト上の制約が少なく、白キズ等の画素特性の劣化を抑止することが可能となる。
また、本発明によれば、暗電流特性の良いＣＣＤプロセスで画素部の形成が可能となり、また、グローバルシャッタとしての画素微細化が可能となる。
また、本発明によれば、駆動インタフェースを簡単化でき、また、水平ＣＣＤを省略することもできることから、低消費電力化が可能となる。
また、本発明によれば、デジタル出力化やオンチップ信号処理化といった多機能化が可能となる。
【図面の簡単な説明】
【００３２】
【図１】図１は、ＩＴ型ＣＣＤイメージセンサの基本構成を示す図である。
【図２】図２は、ＦＩＴ型ＣＣＤイメージセンサの基本構成を示す図である。
【図３】図３は、ＣＭＯＳイメージセンサの基本構成を示す図である。
【図４】図４は、積層構造を採用したＣＭＯＳイメージセンサの構成例を示す図である。
【図５】図５は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
【図６】図６は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。
【図７】図７は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。
【図８】図８は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の周辺回路部の実際の配置関係を説明するための図である。
【図９】図９は、本実施形態に係る変換出力部の基本的な構成例を示す図である。
【図１０】図１０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１の構成例を説明するための簡略断面図である。
【図１１】図１１は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第２の構成例を説明するための簡略断面図である。
【図１２】図１２は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第３の構成例を説明するための簡略断面図である。
【図１３】図１３は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な第１の構成例を説明するための簡略断面図である。
【図１４】図１４は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な第２の構成例を説明するための簡略断面図である。
【図１５】図１５は、本実施形態に係る第１の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。
【図１６】図１６は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第４の構成例を説明するための簡略断面図である。
【図１７】図１７は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第５の構成例を説明するための簡略断面図である。
【図１８】図１８は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第６の構成例を説明するための簡略断面図である。
【図１９】図１９は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第７の構成例を説明するための簡略断面図である。
【図２０】図２０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第８の構成例を説明するための簡略断面図である。
【図２１】図２１は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第９の構成例を説明するための簡略断面図である。
【図２２】図２２は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１０の構成例を説明するための簡略断面図である。
【図２３】図２３は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図２４】図２４は、第２の実施形態に係る第１の基板側の中継選択部の第１の構成例を示す図である。
【図２５】図２５は、第２の実施形態に係る第１の基板側の中継選択部の第２の構成例を示す図である。
【図２６】図２６は、第２の実施形態に係る第１の基板側の中継選択部の第３の構成例を示す図である。
【図２７】図２７は、本発明の第３の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図２８】図２８は、比較例としての裏面照射型ＣＭＯＳイメージセンサの積層構造例を示す図である。
【図２９】図２９は、ＣＭＯＳイメージセンサの積層構造によるチップ縮小化例を説明するための図である。
【図３０】図３０は、積層構造でないＣＭＯＳイメージセンサチップ、積層構造のＣＭＯＳイメージセンサチップ、および本実施形態に係るＣＣＤイメージセンサチップの簡略断面を示す図である。
【図３１】図３１は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図３２】図３２は、本発明の第５の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図３３】図３３は、第５の実施形態に係る積層型ＣＣＤイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。
【図３４】図３４は、本発明の第６の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図３５】図３５は、本発明の第７の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図３６】図３６は、本第７の実施形態に係る固体撮像装置において、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。
【図３７】図３７は、本第７の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。
【図３８】図３８は、本第７の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。
【図３９】図３９は、本第７の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。
【図４０】図４０は、本発明の第８の実施形態に係る固体撮像装置の構成例を説明するための図である。
【図４１】図４１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態を図面に関連付けて説明する。
【００３４】
［第１の実施形態］
図５は、本発明の第１の実施形態に係る固体撮像装置の構成例を平面に展開して示す図である。
図６は、本実施形態に係る固体撮像装置の基板積層構造の第１例を模式的に示す図である。
図７は、本実施形態に係る固体撮像装置の基板積層構造の第２例を模式的に示す図である。
図８は、本第１の実施形態に係る固体撮像装置において積層される第１の基板の感光部と第２基板の周辺回路部の実際の配置関係を説明するための図である。
【００３５】
本固体撮像装置１００は、たとえばＦＩＴ(Frame Interline Transfer)型ＣＣＤイメージセンサに類似のイメージセンサが適用可能である。
ただし、本固体撮像装置１００は、通常のＦＩＴ型ＣＣＤイメージセンサに設けられる電荷蓄積部（ストレージ部）、水平転送部（ＨＣＣＤ）を有していない。
【００３６】
固体撮像装置１００は、第１の基板１１０、第２の基板１２０、および第３の基板１３０を積層した構造を有する。
固体撮像装置１００は、たとえば、図６および図７に示すように、第３の基板１３０上に第２の基板１２０が積層され、第２の基板１２０上に第１の基板１１０が積層される。
なお、積層される基板は、たとえば図６に示すように貼りあわされ、あるいは、図７に示すように圧着やマイクロバンプにより接合される。
そして、各基板間の電気的な接続は接続部としての貫通ビア(Through Silicon Via：ＴＳＶ)１４０やマイクロバンプ、圧着等の接合部１５０により実現される。
【００３７】
図６の例では、積層された第１の基板１１０、第２の基板１２０、および第３の基板１３０を貫通する貫通ビア１４０を通して各基板間の電気的な接続が行われ、貫通ビア１４０の第３の基板１３０側の露出部にバンプＢＭＰが接合されている。
【００３８】
図７の例では、第１の基板１１０に貫通ビア１４０−１が形成され、第２の基板１２０に貫通ビア１４０−２が形成されている。第１の基板１１０の貫通ビア１４０−１と第２の基板１２０の貫通ビア１４０−２が圧着やマイクロバンプにより形成される接合部１５０により接合される。そして、第１の基板１１０の貫通ビア１４０−１の上面側の露出部にボンディングパッド１６０が接合されている。
【００３９】
なお、本実施形態では、第１の基板１１０には、撮像して得られる信号電荷を蓄積転送および信号電荷を電気信号に変換し出力する機能を備えた撮像素子部２００が形成される。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行う周辺回路部３００が形成される。
【００４０】
図５および図８においては、第２の基板１２０に形成される（搭載される）周辺回路部３００として、第１の基板１１０側から出力され中継部２３０により中継されるアナログの電気信号（アナログデータ）をデジタル信号（デジタルデータ）に変換するアナログデジタル変換器（ＡＤＣ）３１０、および変換後のデジタルデータを記憶するデジタルメモリ３２０が例示されている。
【００４１】
本実施形態において、撮像素子部２００として、第１の基板１１０には撮像機能を有する感光部２１０、および感光部２１０で列方向に転送された信号電荷を電気信号（電圧信号）に変換する変換出力部２２０が形成されている。
そして、本実施形態においては、第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継する中継部２３０が、基本的に両基板に亘って形成されている。
【００４２】
固体撮像装置１００は、感光部２１０、変換出力部２２０等の駆動を制御し、また、周辺回路部３００から出力される電気信号に対して所定の処理を行う信号処理および電源部（以下、信号処理部という）４００を有している。
図５の信号処理部４００は、ＦＰＧＡ等により形成されるタイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成されている。
【００４３】
なお、タイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成される信号処理部４００は、別基板もしくは第２の基板１２０や第３の基板１３０に形成して積層して実装することも可能である。このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
【００４４】
第１の基板１１０に形成される感光部２１０は、行列（ｍ行ｎ列）状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む画素部２１１、および複数の画素部２１１の光電変換素子の信号電荷を列（または行）単位で転送する複数の電荷転送部である垂直転送部（垂直ＣＣＤ：ＶＣＣＤ）２１２（−１〜−４）を含む。
感光部２１０において、垂直転送部２１２は図示しない遮光膜により遮光されており、信号処理部４００による２相あるいは４相等の転送パルスによって転送駆動され、画素部２１１による信号電荷を列方向に転送する。
【００４５】
なお、図５および図８においては、図面の簡単化のため、画素部２１１および垂直転送部２１２が６行４列の行列状（ｍ＝６、ｎ＝４のマトリクス状）に配置されている例が示されている。
図５および図８においては、４列の垂直転送部２１２−１〜２１２−４が配列されている。
そして、垂直転送部２１２−１〜２１２−４は、図５および図８中に示す直交座標系のＹ方向に信号電荷を転送する。
【００４６】
第１の基板１１０に形成される変換出力部２２０は、感光部２１０の複数の垂直転送部２１２−１〜２１２−ｎ（本例ではｎ＝４）により転送された信号電荷を電気信号に変換して、中継部２３０に出力する。
変換出力部２２０は、第１の基板１１０に形成されたｎ（本例では４）列の垂直転送部２１２−１〜２１２−４の各々に対応して４つの変換出力部２２０−１〜２２０−４が配置されている。
【００４７】
図９は、本実施形態に係る変換出力部の基本的な構成例を示す図である。
図９は、１列の変換出力部２２０−１の構成例を示しているが、他の列の変換出力部２２０−２〜２２０−４も図９と同様の構成を有する。
【００４８】
変換出力部２２０−１は、垂直転送部２１２−１の出力端部２１３−１における出力ゲートＯＧ２１３−１に接続されている。
図９の変換出力部２２０−１は、フローティングディフュージョン（ＦＤ：浮遊拡散層）２２１、リセットゲート（ＲＧ）２２２、リセットドレイン２２３を含んで構成されている。
【００４９】
変換出力部２２０−１においては、リセットドレイン２２３にリセットドレイン電圧ＶＲＤが印加され、リセットゲート２２２には信号電荷の検出周期でリセットパルスＰＲＧが印加される。
そして、フローティングディフュージョン２２１に蓄積された信号電荷は電気信号である信号電圧に変換され、ＣＣＤ出力信号ＳＯＵＴとして中継部２３０に送出される。
【００５０】
中継部２３０は、第１の基板１１０に形成された感光部２１０の複数の垂直転送部２１２により転送され、各変換出力部２２０−１〜２２０−４にとり変換された電気信号の、第２の基板１２０に形成された周辺回路部３００への転送を中継する。
本実施形態の中継部２３０は、第１の基板１１０に形成された変換出力部２２０−１〜２２０−４と第２の基板１２０に形成された周辺回路部３００とを、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部２３１（−１〜−４）により電気的に接続している。
本実施形態において、接続部２３１−１〜２３１−４は、たとえば貫通ビア（ＴＳＶ）により形成される。なお、以下の説明では、接続部を貫通ビアという場合もある。
【００５１】
本実施形態においては、中継部２３０は、以下に説明するように、第１の基板１１０および第２の基板１２０の感光領域外に相当する領域の少なくとも一方に、変換出力部２２０−１〜２２０−４による電気信号を増幅するソースフォロア回路が形成されている。
【００５２】
［積層された第１の基板および第２の基板、並びに中継部の概略構成例］
ここで、積層された第１の基板および第２の基板、並びにソースフォロア回路を有する中継部の複数の概略的な構成例について説明する。
【００５３】
［第１の構成例］
図１０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１の構成例を説明するための簡略断面図である。
【００５４】
この第１の構成例では、ソースフォロア回路２４０が第２の基板１２０Ａに形成されている。
ソースフォロア回路２４０は、電源部ＯＤと基準電位間に直列に接続された増幅部２４１と電流源部２４２とを含んで構成されている。
増幅部２４１および電流源部２４２は、ＭＯＳＦＥＴにより形成され、増幅部２４１を形成するＭＯＳＦＥＴのゲートによりソースフォロア回路２４０の入力端ＴＩ２４０が形成され、電流源部２４２との接続側（ソース側）によりソースフォロア回路２４０の出力端ＴＯ２４０が形成されている。
【００５５】
この第１の構成例の中継部２３０Ａは、第１の基板１１０Ａに形成された変換出力部２２０Ａのフローティングディフュージョン（ＦＤ）２２１と第２の基板１２０Ａに形成されたソースフォロア回路２４０の増幅部２４１の入力端ＴＩ２４０を、接続部２３１（−１〜−４）を介して接続している。
そして、ソースフォロア回路２４０は、電流源部２４２と接続される増幅部２４１の出力端ＴＯ２４０側から増幅した信号を周辺回路部３００に出力する。
【００５６】
本例では、基本的に、画素部２１１は垂直転送部（垂直ＣＣＤ）２１２が隣接しており、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してソースフォロア回路２４０が配置されており、第２の基板１２０Ａ上にはＡＤＣ３１０およびデジタルメモリ３２０を含む周辺回路部３００が配置されているため、読み出した信号電荷は同時性を維持しつつ、高速にメモリへの転送が可能となる。
【００５７】
［第２の構成例］
図１１は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第２の構成例を説明するための簡略断面図である。
【００５８】
この第２の構成例が上述した第１の構成例と異なる点は、以下の通りである。
第２の構成例では、変換出力部２２０Ｂにおいて、各垂直転送部（垂直ＣＣＤ）２１２ごとに保持電極２２４を有し、保持電極２２４を介して転送ゲート（ＴＧ）２２５によりフローティングディフュージョン（ＦＤ）２２１が接続されるように構成されている。
【００５９】
本例においても、基本的に、画素部２１１は垂直転送部（垂直ＣＣＤ）２１２が隣接しており、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してソースフォロア回路２４０が配置されており、第２の基板１２０Ｂ上にはＡＤＣ３１０およびデジタルメモリ３２０を含む周辺回路部３００が配置されているため、読み出した信号電荷は同時性を維持しつつ、高速にメモリへの転送が可能となる。
なお、フローティングディフュージョン（ＦＤ）２２１とは別にラインバッファ部を設けるように構成することも可能であり、この構成によれば、ＦＤ部の容量低下による検出感度低下を抑制することがきる。この構成は、後で図２３〜図２６に関連付けて説明するように、複数の列の垂直転送部（垂直ＣＣＤ）２１２を一つのグループとして、グループ単位で束ねて一つのＦＤ部および貫通ビア（ＴＳＶ）を形成する構成を採用する場合に有効である。
【００６０】
［第３の構成例］
図１２は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第３の構成例を説明するための簡略断面図である。
【００６１】
この第３の構成例が上述した第１の構成例と異なる点は、以下の通りである。
第３の構成例では、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｃに形成され、電流源部２４２が第２の基板１２０Ｃに形成されている。
中継部２３０Ｃにおいては、第１の基板１１０Ｃに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。そして、増幅部２４１の出力端ＴＯ２４０と第２の基板１２０Ｃに形成された電流源部２４２とが接続部２３１を介して接続されている。
また、第３の構成例では、変換出力部２２０Ｃにおいて、出力ゲートＯＧ２１３とフローティングディフュージョン（ＦＤ）２２１との間に、転送ゲート（ＴＧ）２２６が形成されている。
【００６２】
本第３の構成例においても、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０が配置されており、第１の基板１１０Ｃ上でソースフォロア回路２４０に接続されているため、さらなるフローティングディフュージョン（ＦＤ）部の容量低下による検出感度低下を抑制でき、かつ低ノイズ、高速読み出しが可能となる。
【００６３】
［積層された第１の基板および第２の基板、並びに中継部の具体的な構成例］
ここで、上記に概要を示した第３の構成例における第１の基板１１０Ｃ、第２の基板１２０Ｃ、および中継部の具体的な構成例について説明する。
なお、上述した、あるいは後述する他の構成例についても若干の変更を伴うものもあるが、基本的にはここで説明する構造と同様である。
【００６４】
図１３は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な第１の構成例を説明するための簡略断面図である。
図１４は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の具体的な第２の構成例を説明するための簡略断面図である。
図１３および図１４は、第３の構成例において、１列の垂直転送部２１２とそれに対応する変換出力部２２０および中継部２３０に相当する部分を示している。
【００６５】
本実施形態において、第１の基板１１０Ｃは第１導電型基板、たとえばｎ型基板１１１により形成され、第２の基板１２０Ｃは第２導電型基板、たとえばｐ型基板１２１により形成されている。
第１の基板１１０Ｃにおいて、ｎ型基板（ｎ−ＳＵＢ）１１１にｐウェル（ｐ−ＷＥＬＬ）１１２が形成され、ｐウェル１１２の表面部にｎ−層１１３が形成されている。
ｎ−層１１３のＹ方向の一端部にはフローティングディフュージョン（ＦＤ）２２１を形成するｎ＋層１１４−１、並びに、フローティングディフュージョン（ＦＤ）２２１であるｎ＋層１１４−１がゲートに接続されるソースフォロア回路２４０の増幅部２４１用トランジスタのドレイン、ソースとしてのｎ＋層１１４−２，１１４−３が形成されている。ｎ＋層１１４−３は、中継部としての貫通ビア１４１−１と配線層ＷＲを介して接続するように形成されている。
ｎ−層１１３の上部およびｎ＋層１１４−２，１１４−３の上部にはゲート絶縁膜１１５を介して垂直転送部２１２の転送電極（転送ゲート）１１６−１、および増幅部２４１用のゲート電極１１６−２が、所定間隔をおいて形成されている。
そして、ｎ型基板１１１、ｐウェル１１２、ｎ−層１１３、ｎ＋層１１４−１，１１４−２，１１４−３、ゲート絶縁膜１１５、転送電極１１６−１，１６−２上にはそれらを覆うように絶縁膜１１７が形成されている。
【００６６】
絶縁膜１１７からｐウェル１１２、ｎ型基板１１１を貫通し、後で述べる第２の基板１２０側の貫通ビア１４２−１と接合部１５１により接合される貫通ビア（貫通電極）１４１−１が形成されている（埋め込まれている）。
なお、貫通ビア１４１−１が形成されるｐウェル１１２およびｎ型基板１１１の壁部には絶縁膜１１８が形成されている。
貫通ビア１４１−１の端部にはボンディングパッド１６１−１，１６１−２が接続されている。ボンディングパッド１６１−２は第１の基板１１０Ｃの第２の基板１２０Ｃと対向する面側外部に配置され、接合部１５１により第２の基板１１２０Ｃ側の貫通ビア２４２−１に接続されたボンディングパッド１６２−１と接合される。
【００６７】
なお、図１３の例では、ポンドパッド１６１−１が接続される貫通ビア１４１−１の端部は絶縁膜１１７内にある。一方、図１４の例では第１の基板１１０Ｃの第２の基板１２０Ｃと対向しない面側外部にポンドパッド１６１−１が露出するように構成されている。
【００６８】
第２の基板１２０Ｃにおいて、ｐ型基板（ｐ−ＳＵＢ）１２１にｎウェル（ｎ−ＷＥＬＬ）１２２が形成され、ｎウェル１２２内にｐウェル（ｐ−ＷＥＬＬ）１２３が形成されている。ｐウェル１２３の表面部にｐ＋層１２４−１、ソースフォロア回路２４０の電流源部２４２用トランジスタのドレイン、ソースであるｎ＋層１２５−１，１２５−２が形成されている。
図１３の例では、ｎ＋層１２５−２は、中継部としての貫通ビア１４１−２と配線層ＷＲを介して接続するように形成されている。
図１４の例では、ｎ＋層１２５−２は、中継部としてのボンディングパッド１６２−１の直下で貫通ビア１４１−２または配線層ＷＲで接続するように形成されている。
また、ｎウェル１２２の表面部に周辺回路を形成するためのｐ＋層１２４−２，１４２−３、ｎ−層１２６等が形成されている。
ｎ＋層１２５−１，１２５−２の上部およびｐ＋層１２４−２，１４２−３の上部にはゲート絶縁膜１２７を介してゲート電極１２８が形成されている。
そして、ｐ型基板１２１、ｎウェル１２２、ｐウェル１２３、ｐ＋層１２４−１，１２４−２，１４２−３，ｎ＋層１２５−１，１２５−２、ｎ＋層１２６、ゲート絶縁膜１２７，ゲート電極１２８等の上にはそれらを覆うように絶縁膜１２９が形成されている。
【００６９】
以上の構成を有する第１の基板１１０Ｃと第２の基板１２０Ｃは、第１の基板１１０のｎ型基板１１１の底面側の露出した貫通ビア１４１−１に接続されたボンディングパッド１６１−２と第２の基板１２０Ｃの絶縁膜１２９の表面（上面）側に露出した貫通ビア１４２−１に接続されたボンディングパッド１６２−１が接合部１５１により接合されて積層されている。換言すれば、第２の基板１２０は第１の基板１１０の裏面に重なるように形成されている。
なお、第１の基板１１０に形成される垂直転送部２１２は、メタル層等の遮光材料からなる遮光膜で遮光されている。
【００７０】
また、図１３および図１４の例では、第１の基板１１０Ｃと第２の基板１２０Ｃを貫通する貫通ビア１４２−１，１４２−２が形成されている。
貫通ビア１４１−１，１４２−２が形成される第１の基板１１０のｐウェル１１２およびｎ型基板１１１の壁部、並びに第２の基板１２０のｐ型基板１２１には絶縁膜が形成されている。
【００７１】
本実施形態においては、上述したように、第１の基板１１０Ｃはｎ型基板１１１により形成されていることから、画素部２１１が形成される第１の基板Ｃ１１０においては、縦型オーバーフロードレイン(Vertical Overflow Drain：ＶＯＤ)構造が採用されている。
【００７２】
図１５は、本実施形態に係る第１の基板に形成される画素部に採用される縦型オーバーフロードレインの構成および原理について説明するための図である。
図１５において、符号２１１１は遮光膜を示し、ＯＶＦＣはオーバーフローチャネルを示している。
【００７３】
縦型オーバーフロードレインＶＯＤは、次のように実現される。
画素部２１１のＰＤ（光電変換素子）と垂直転送部（ＶＣＣＤ）２１２をｐウェル１１２中に形成し、ｐウェル１１２を基準電位としてｎ型基板１１１に正電圧を印加することにより逆バイアス状態を保持する。
この逆バイアスは、ｎ型基板１１１からの電子の拡散に対する電位障壁を形成し、光生成された電子および熱的に発生した電子がＰＤや垂直転送部（ＶＣＣＤ）２１２に侵入するのを完全にブロックする。
これにより、信号のクロストークは問題にならないレベルに改善し、スミアが飛躍的に減少する。さらに、ｎ型基板１１１からの熱的拡散電流に起因する暗電流雑音成分は完全に抑えられる。
【００７４】
次に、縦型オーバーフロードレインＶＯＤの過剰電子の排出原理について説明する。
ｐウェル１１２とｎ型基板１１１間のｐｎ接合空乏層は逆バイアス電圧によって拡大する。
ＰＤ直下のｐウェル１１２の不純物層が薄くかつ低濃度であれば、接合空乏層がＰＤのｎ層１１９に達する、いわゆるパンチスルー状態が容易に実現する。
すなわち、ｐウェル１１２が完全空乏化して、その電位が上昇する。このときｎ層が電子の充満状態であれば、電子はｎ型基板１１１に強く引き出される。
強い光が入射してＰＤ内に過剰電子が発生しても上昇したｐウェル１１２のポテンシャルを越えて、ｎ層１１９からｎ型基板１１１にすべて掃き出されるので、ブルーミングの発生を完全に防止することができる。
【００７５】
ここで、積層された第１の基板および第２の基板、並びに中継部の概略的な構成例の説明に戻る。
【００７６】
［第４の構成例］
図１６は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第４の構成例を説明するための簡略断面図である。
【００７７】
この第４の構成例が上述した第３の構成例と異なる点は、以下の通りである。
第４の構成例では、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｄに形成され、かつ、電流源部２４２が第１の基板１１０Ｄに形成されている。
中継部２３０Ｄにおいては、第１の基板１１０Ｄに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。そして、増幅部２４１の出力端ＴＯ２４０と第２の基板１２０Ｄに形成されたＡＤＣ３１０、ロジック回路３３０等を含む周辺回路部３００とが接続部２３１を介して接続されている。
【００７８】
本第４の構成例においても、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１および電流源部２４２が配置されており、接続部２３１で発生する信号に対して重畳されるノイズの影響を低減させ、さらなる低ノイズ、高速読み出しが可能となる。
【００７９】
［第５の構成例］
図１７は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第５の構成例を説明するための簡略断面図である。
【００８０】
この第５の構成例が上述した第４の構成例と異なる点は、以下の通りである。
第５の構成例においても、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｅに形成され、かつ、電流源部２４２が第１の基板１１０Ｅに形成されている。
第５の構成例の中継部２３０Ｅにおいては、第１の基板１１０Ｅに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。増幅部２４１の出力端ＴＯ２４０と接続部２３１との間に、ソースフォロア回路２４０により出力された電気信号をバッファリングするバッファアンプ部２３２が形成されている（接続されている）。
そして、接続部２３１が第２の基板１２０Ｅに形成された周辺回路部３００と接続されている。
【００８１】
本第５の構成例においても、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、およびバッファアンプ部２３２が配置されており、さらなる低ノイズ、高速読み出しが可能となる。
【００８２】
［第６の構成例］
図１８は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第６の構成例を説明するための簡略断面図である。
【００８３】
この第６の構成例が上述した第５の構成例と異なる点は、以下の通りである。
第６の構成例の中継部２３０Ｆにおいては、接続部２３１が第２の基板１２０Ｆに形成された周辺回路部３００とＡＣ結合部２３３により電気的にＡＣ結合で接続されている。
【００８４】
本第６の構成例においても、プログレッシブ読み出しが可能である。
また、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、およびバッファアンプ部２３２が配置されており、さらなる低ノイズ、高速読み出しが可能となる。
【００８５】
［第７の構成例］
図１９は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第７の構成例を説明するための簡略断面図である。
【００８６】
この第７の構成例が上述した第４の構成例と異なる点は、以下の通りである。
第７の構成例においても、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｇに形成され、かつ、電流源部２４２が第１の基板１１０Ｇに形成されている。
第７の構成例の中継部２３０Ｇにおいては、第１の基板１１０Ｇに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。増幅部２４１の出力端ＴＯ２４０と接続部２３１との間に、ソースフォロア回路２４０により出力された電気信号を電圧信号から電流信号に変換する電圧−電流（Ｖ−Ｉ）変換回路２３４が形成されている（接続されている）。
そして、接続部２３１が第２の基板１２０Ｇに形成された周辺回路部３００と接続されている。
【００８７】
本第７の構成例においては、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、および電圧−電流（Ｖ−Ｉ）変換回路２３４が配置されており、接続部２３１でのノイズの影響が受けにくい構造になっており、さらなる低ノイズ、高速読み出しが可能となる。
【００８８】
［第８の構成例］
図２０は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第８の構成例を説明するための簡略断面図である。
【００８９】
この第８の構成例が上述した第４の構成例と異なる点は、以下の通りである。
第８の構成例においても、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｈに形成され、かつ、電流源部２４２が第１の基板１１０Ｈに形成されている。
第８の構成例の中継部２３０Ｈにおいては、第１の基板１１０Ｈに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。増幅部２４１の出力端ＴＯ２４０と接続部２３１とが接続され、かつ、第１の基板１１０Ｈ側で増幅部２４１の出力端ＴＯ２４０に第１のＡＤＣとしてのＭビットＡＤＣ２３５が接続されている。
そして、第２の基板１２０Ｈ側で、周辺回路部３００の入力段に接続部２３１を介して転送されたソースフォロア回路２４０の出力信号をアナログ信号からデジタル信号に変換する第２のＡＤＣとしてのＮビットＡＤＣ２３６が接続されている。
【００９０】
本第８の構成例においては、第１の基板１１０Ｈと第２の基板１２０Ｈでは電圧または電流で電気信号を伝送し、複数基板上でＡＤＣ２３５，２３６による信号処理を行うことができるように構成されている。
このように、第８の構成例においては、第１の基板１１０ＨでＭ-bitの信号処理が行われているため、基板間伝送に伴うノイズの影響が入力換算で小さくなることから、より高精度な変換が可能となる。
【００９１】
［第９の構成例］
図２１は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第９の構成例を説明するための簡略断面図である。
【００９２】
この第９の構成例が上述した第４の構成例と異なる点は、以下の通りである。
第９の構成例においても、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｉに形成され、かつ、電流源部２４２が第１の基板１１０Ｉに形成されている。
第８の構成例の中継部２３０Ｉにおいては、第１の基板１１０Ｉに形成された変換出力部２２０のフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。増幅部２４１の出力端ＴＯ２４０と第１の接続部２３１−１とが接続され、かつ、第１の基板１１０Ｈ側で増幅部２４１の出力端ＴＯ２４０に第２の増幅部としての増幅器２３７が接続され、増幅器２３７の出力が第２の接続部２３１−２に接続されている。
そして、第２の基板１２０Ｉ側で、周辺回路部３００の入力段に接続部２３１−１，２３１−２を介して転送されたソースフォロア回路２４０の出力信号および増幅器２３７の出力信号が周辺回路部３００に供給される。
【００９３】
本第９の構成例においては、第１の基板１１０Ｉ上の増幅器２３７の出力は第２の基板１２０Ｉ側に転送され、電圧または電流で帰還システムが構成され、たとえば周辺回路部３００のＡＤＣにより信号処理を行うことができるように構成されている。
このように、第９の構成例においては、基板配線を含む帰還システムは伝送に伴うノイズの影響が入力換算で小さくなるため、より高精度な変換が可能となる。
【００９４】
［第１０の構成例］
図２２は、本実施形態に係る積層された第１の基板および第２の基板、並びに中継部の概略的な第１０の構成例を説明するための簡略断面図である。
【００９５】
この第１０の構成例が上述した第１から第９の構成例等と異なる点は、以下の通りである。
図２２は、一例として図１２の第３の構成例と対比するように示されているが、第１０の構成例においては、基本的に、中継部２３０Ｊで変換出力部２２０Ｃによる電気信号を増幅する手段としてソースフォロア回路に代えて、帰還型増幅器２３８を適用している。
帰還型増幅器２３８の一入力と出力との間に、キャパシタＣ２３８とリセット用スイッチＳＷ２３８が並列に接続されている。
【００９６】
この第１０の構成例の中継部２３０Ｊは、第１の基板１１０Ｊに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１と第２の基板１２０Ｊに形成された帰還型増幅器２３８の一方の入力端子を、接続部２３１を介して接続している。帰還型増幅器２３８の他方の入力端子には基準電圧Ｖｒｅｆが供給される。
そして、第２の基板１２０Ｊ上の帰還型増幅器２３８は、第１の基板１１０Ｊ上のフローティングディフュージョン２２１での画素信号を帰還増幅し、増幅した信号を周辺回路部３００のＡＤＣ３１０等に供給する。
【００９７】
本第１０の構成例において、フローティングディフージョン（ＦＤ）での帰還増幅システムは、第２の基板１２０Ｊとの接続による容量増大に伴う、コンバージョンゲイン低下によるノイズ特性の劣化を、帰還型増幅器２３８の配置により小さくできる。
このため、本第１０の構成例では、接続部２３１でのノイズの影響を受けにくい構造となっており、さらなる低ノイズ、高速読み出しが可能となる。
【００９８】
以上のように、本第１の実施形態によれば、第１の基板１１０には、行列状に配置された光電変換素子であるフォトダイオード（ＰＤ）を含む画素部２１１、および複数の画素部２１１の光電変換素子の信号電荷を列単位で転送する複数の電荷転送部である垂直転送部２１２を含む感光部２１０が形成される。
さらに、第１の基板１１０には、垂直転送部２１２の出力端部に、垂直転送部毎（または複数の垂直転送部毎）に、信号電荷を電気信号に変換して出力する変換出力部２２０が形成されている。
変換出力部２２０の入力段には出力ゲートＯＧ２１３が形成され、変換出力部２２０は、フローティングディフュージョン（ＦＤ）２２１、リセットゲート（ＲＧ）２２２、リセットドレイン（ＲＧ）２２３が形成され、必要に応じて転送ゲート２２５，２２６、ラインバッファ部が形成されている。
第２の基板１２０には、撮像素子部２００により得られた電気信号に対して所定の処理を行うＡＤＣ３１０やデジタルメモリ３２０、ロジック回路３３０等の周辺回路部３００が形成されている。
第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継するソースフォロア回路２４０を含む中継部２３０が、基本的に両基板に亘ってあるいは一方の基板に形成されている。
あるいは、第１の基板１１０と第２の基板１２０間で、変換出力部２２０による電気信号の周辺回路部３００への転送を中継する帰還型増幅器２３８を含む中継部２３０Ｊが、基本的に第２の基板１２０Ｊに形成されている。
そして、中継部２３０により、第１の基板１１０に形成された変換出力部２２０のフローティングディフュージョン（ＦＤ）２２１またはラインバッファ部がソースフォロア回路２４０の増幅部２４１の入力端に接続され、増幅部２４１の出力信号が周辺回路部３００に供給される。
第１の基板１１０と第２の基板１２０間の接続は、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部、たとえば貫通ビア１４０により電気的に接続されている。
【００９９】
したがって、本第１の実施形態によれば、以下の効果を得ることができる。
本第１の実施形態によれば、画素部２１１から垂直転送部（垂直ＣＣＤ）２１２へのプログレッシブ読み出しが可能であり、プログレッシブ読み出しで読み出された信号電荷は変換出力部２２０で電気信号に変換された後、ソースフォロア回路２４０または帰還型増幅器２３８を経て、第２の基板上に形成されている周辺回路部３００に転送される。
本実施形態では、第１の基板の画素アレイは通常のＣＣＤアレイで形成され、新たな構造物を必要としない。このため、本実施形態により高ＳＮで高速転送可能な、プログレッシブ読み出しできるイメージセンサの提供が可能となる。
また、積層基板の接続部は画素アレイ外（感光部２１０の感光領域外）に形成されるため、レイアウト上の制約が少なく、白キズ等の画素特性の劣化がないイメージセンサの形成が可能となる。
換言すると、本第１の実施形態によれば、画素アレイ内に特別な構造を形成すること無く、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能なイメージセンサを実現することが可能となる。
また、画素アレイの外側に接続部を含む中継部２３０が形成されていることから、感度低下や暗電流増加の発生が起こらない画素の形成が可能となる。
【０１００】
また、図１０の第１の構成例では、垂直転送部（垂直ＣＣＤ）２１２に対応してソースフォロア回路２４０が配置されており、第２の基板１２０Ａ上にはＡＤＣ３１０およびデジタルメモリ３２０を含む周辺回路部３００が配置されているため、読み出した信号電荷は同時性を維持しつつ、高速にメモリへの転送が可能となる。
【０１０１】
図１１の第２の構成例では、さらに、フローティングディフュージョン（ＦＤ）部とラインバッファ部を別々に設けることにより、ＦＤ部の容量低下による検出感度低下を抑制できる。
【０１０２】
図１２の第３の構成例では、第１の基板１１０Ｃに、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１が配置されており、第１の基板１１０Ｃ上でソースフォロア回路２４０に接続されているため、さらなるフローティングディフュージョン（ＦＤ）部の容量低下による検出感度低下を抑制でき、かつ低ノイズ、高速読み出しが可能となる。
【０１０３】
図１６の第４の構成例では、第１の基板１１０Ｄに、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１および電流源部２４２が配置されており、接続部２３１で発生する信号に対して重畳されるノイズの影響を低減させ、さらなる低ノイズ、高速読み出しが可能となる。
【０１０４】
図１７の第５の構成例では、第１の基板１１０Ｅに、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、およびバッファアンプ部２３２が配置されており、さらなる低ノイズ、高速読み出しが可能となる。
【０１０５】
図１８の第６の構成例では、第１の基板１１０Ｆに、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、およびバッファアンプ部２３２が配置されており、さらに接続部２３１と周辺回路部３００とがＡＣ結合されていることから、さらなる低ノイズ、高速読み出しが可能となる。
【０１０６】
図１９の第７の構成例では、第１の基板１１０Ｇに、垂直転送部（垂直ＣＣＤ）２１２に対応してフローティングディフュージョン（ＦＤ）２２１、ソースフォロア回路２４０の増幅部２４１，電流源部２４２、および電圧−電流（Ｖ−Ｉ）変換回路２３４が配置されており、接続部２３１でのノイズの影響が受けにくい構造になっており、さらなる低ノイズ、高速読み出しが可能となる。
【０１０７】
図２０の第８の構成例では、第１の基板１１０Ｈと第２の基板１２０Ｈでは電圧または電流で電気信号を伝送し、複数基板上でＡＤＣ２３５，２３６による信号処理を行うことができるように構成されていることから、第１の基板１１０ＨでＭ-bitの信号処理が行われているため、基板間伝送に伴うノイズの影響が入力換算で小さくなることから、より高精度な変換が可能となる。
【０１０８】
図２１の第９の構成例では、第１の基板１１０Ｉ上の増幅器２３７の出力は第２の基板１２０Ｉ側に転送され、電圧または電流で帰還システムが構成され、たとえば周辺回路部３００のＡＤＣにより信号処理を行うことができるように構成されていることから、基板配線を含む帰還システムは伝送に伴うノイズの影響が入力換算で小さくなるため、より高精度な変換が可能となる。
【０１０９】
図２２の第１０の構成例では、フローティングディフージョン（ＦＤ）での帰還増幅システムは、第２の基板１２０Ｊとの接続による容量増大に伴う、コンバージョンゲイン低下によるノイズ特性の劣化を、帰還型増幅器２３８の配置により小さくできることから、接続部２３１でのノイズの影響を受けにくく、さらなる低ノイズ、高速読み出しが可能となる。
【０１１０】
［第２の実施形態］
図２３は、本発明の第２の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１１１】
本第２の実施形態に係る固体撮像装置１００Ｋが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
本第２の実施形態の固体撮像装置１００Ｋは、複数の垂直転送部２１２−１〜２１２−４と変換出力部２２０（および接続部２３１）とを選択的に接続する中継選択部２５０を含んで構成されている。
【０１１２】
本第２の実施形態においては、第１の基板１１０Ｋに複数の選択電極２５１−１，２５１−２，２５１−３，２５１−４が配置されている。
そして、第１の基板１１０Ｋおよび第２の基板１２０Ｋにおいて、複数の選択電極２５１−１〜２５１−４に対して一つの共通の変換出力部２２０、接続部としての貫通ビア（ＴＳＶ）１４０Ｋが形成されている。
【０１１３】
図２３において、第１の基板１１０Ｋ側の貫通ビア１４０Ｋには、垂直転送部２１２−１〜２１２−４を転送され、選択電極２５１−１〜２５１−４のいずれかにより選択された信号電荷が変換出力部２２０Ｋで変換されて電気信号として供給される。
【０１１４】
図２３の構成で基本的な動作としては、次のように動作が行われる。
第１の基板１１０Ｋ側において選択電極２５１−１により選択された垂直転送部２１２−１の信号電荷は変換出力部２２０Ｋで電気信号に変換され、貫通ビア１４０Ｋを介して第２の基板１２０Ｋ側に転送される。
第１の基板１１０Ｋ側において選択電極２５１−２により選択された垂直転送部２１２−２の信号電荷は変換出力部２２０Ｋで電気信号に変換され、貫通ビア１４０Ｋを介して第２の基板１２０Ｋ側に転送される。
第１の基板１１０Ｋ側において選択電極２５１−３により選択された垂直転送部２１２−３の信号電荷は変換出力部２２０Ｋで電気信号に変換され、貫通ビア１４０Ｋを介して第２の基板１２０Ｋ側に転送される。
第１の基板１１０Ｋ側において選択電極２５１−４により選択された垂直転送部２１２−４の信号電荷は変換出力部２２０Ｋで電気信号に変換され、貫通ビア１４０Ｋを介して第２の基板１２０Ｋ側に転送される。
【０１１５】
以上は基本的な動作であり、選択電極２５１−１〜２５１−４は、一つずつ選択されるように構成することも可能であるが、２またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
このような駆動を行うことにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに水平方向の信号加算や信号間引きを容易に行うことが可能となる。
すなわち、本第２の実施形態においては、並列する複数の垂直（電荷）転送部２１２−１〜２１２−４の信号電荷を加算あるいは間引き可能である。
【０１１６】
また、本第２の実施形態においては、複数の列を一つのグループとして（図２３の例では隣接する４列を一つのグループとしている）、グループ単位で束ねて一つの貫通ビア（ＴＳＶ）１４０Ｋを形成することから、貫通ビアの数を削減することができ、レイアウト上でも有利である。
すなわち、本第２の実施形態においては、画素部２１１からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、接続部である貫通ビア（ＴＳＶ）等は垂直転送部（垂直ＣＣＤ）より大きな繰り返しピッチで形成されるため、接続部である貫通ビア（ＴＳＶ）等の形成が容易となる。
【０１１７】
［中継選択部２５０の構成例］
次に、中継選択部２５０の具体的な構成例について説明する。
【０１１８】
図２４は、本第２の実施形態に係る第１の基板側の中継選択部の第１の構成例を示す図である。
図２４の中継選択部２５０Ｌは、変換出力部２２０Ｌ（貫通ビア（ＴＳＶ）１４０Ｌ）が４列の垂直転送部（ＶＣＣＤ）２１２−１〜２１２−４のＸ方向（水平方向）の略中央部、すなわち、２列目の垂直転送部２１２−２の配置位置と３列目の垂直転送部２１２−３の配置位置との間の位置に形成されている。
また、図２４の垂直転送部２１２−１〜２１２−４は駆動パルスＶ１〜Ｖ４による４相駆動として例示されている。
【０１１９】
図２４の中継選択部２５０Ｌは、選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）、水平転送部（ＨＣＣＤ）２５２−１〜２５２−４、およびオープンゲート（ＯＧ）２５３を含んで構成されている。
【０１２０】
選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）は、各垂直転送部（ＶＣＤＤ）２１２−１〜２１２−４の出力端部２１３−１〜２１３−４に配置されている。
選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）は、出力ゲート等を構成するトランジスタのゲートとして機能し、選択時に導通状態となるような電位に制御される。
【０１２１】
水平転送部（ＨＣＣＤ）２５２−１〜２５２−４は、それぞれ対応する選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）の出力部に位置するように配置され、中央に配置されるＯＧ２５３に向けて転送方向が異なるＨＣＣＤとして構成されている。
【０１２２】
水平転送部２５２−１は、１列目の選択電極２５１−１の出力側に配置されている。水平転送部２５２−１は、駆動パルスＨ１により駆動され、垂直転送部２１２−１による信号電荷を図２４中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５２−２に転送する。
【０１２３】
水平転送部２５２−２は、２列目の選択電極２５１−２の出力側に配置されている。水平転送部２５２−２は、駆動パルスＨ２により駆動され、垂直転送部２１２−２による信号電荷または水平転送部２５２−１による垂直転送部２１２−１の信号電荷を図２４中の右方向である水平方向Ｘ１に向けて転送し、自段に接続されているＯＧ２５３に供給する。
【０１２４】
水平転送部２５２−４は、４列目の選択電極２５１−４の出力側に配置されている。水平転送部２５２−４は、駆動パルスＨ４により駆動され、垂直転送部２１２−４による信号電荷を図２４中の左方向である水平方向Ｘ２に向けて転送し、さらに隣接の水平転送部２５２−３に転送する。
【０１２５】
水平転送部２５２−３は、３列目の選択電極２５１−３の出力側に配置されている。水平転送部２５２−３は、駆動パルスＨ３により駆動され、垂直転送部２１２−３による信号電荷または水平転送部２５２−４による垂直転送部２１２−４の信号電荷を図２４中の左方向である水平方向Ｘ２に向けて転送し、自段に接続されているＯＧ２５３に供給する。
【０１２６】
ＯＧ２５３は、水平転送部２５２−２の信号電荷供給部および水平転送部２５２−３の信号電荷供給部と変換出力部２２０Ｌのフローティングディフュージョン（ＦＤ）２２１との間に配置され、導通状態に制御されることにより、選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）で選択され、水平転送部２５２−１〜２５２−４を転送された信号電荷をフローティングディフュージョン（ＦＤ）２２１に転送する。
【０１２７】
この第１の構成例においても、選択電極２５１−１〜２５１−４は一つずつ選択されるように構成することも可能であるが、２またそれ以上の選択電極を同時に選択する、あるいは所定の動作において所定の選択電極は選択状態としない等、種々の態様が可能である。
これにより、プログレッシブ読み出しを維持したままで、検出感度の低下も起こさずに、並列する複数の垂直（電荷）転送部２１２−１〜２１２−４の信号電荷を加算あるいは間引き可能である。
また、第１の構成例によれば、複数の列（本例では４列）を一つのグループとして、グループ単位で束ねて一つの変換出力部２２０Ｌ（貫通ビア（ＴＳＶ）１４０Ｌ）を形成することから、変換出力部および貫通ビアの数を削減することができ、レイアウト上でも有利である。
すなわち、第１の構成例によれば、画素部２１１からプログレッシブ読み出しを高速で実施するセンサの提供が可能となり、変換出力部、接続部である貫通ビア（ＴＳＶ）等は垂直転送部（垂直ＣＣＤ）より大きな繰り返しピッチで形成されるため、変換出力部、接続部である貫通ビア（ＴＳＶ）等の形成が容易となる。
【０１２８】
図２５は、本第２の実施形態に係る第１の基板側の中継選択部の第２の構成例を示す図である。
図２５の中継選択部２５０Ｍが図２４の中継選択部２５０Ｌと異なる点は、変換出力部２２０（貫通ビア（ＴＳＶ））の配置位置が４列の垂直転送部２１２−１〜２１２−４の配列の中央部ではなく、Ｘ方向の一端側（図２５の例では右端側）である４列目の垂直転送部２１２−４の配置位置近傍に形成されていることにある。
【０１２９】
図２５の中継選択部２５０Ｍにおいて、水平転送部２５２−１は、駆動パルスＨ１により駆動され、垂直転送部２１２−１による信号電荷を図２５中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５２−２に転送する。
【０１３０】
水平転送部２５２−２は、駆動パルスＨ２により駆動され、垂直転送部２１２−２による信号電荷または水平転送部２５２−１による垂直転送部２１２−１の信号電荷を図２５中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５２−３に転送する。
【０１３１】
水平転送部２５２−３は、駆動パルスＨ３により駆動され、垂直転送部２１２−３による信号電荷または水平転送部２５２−２による垂直転送部２１２−１，２１２−２の信号電荷を図２５中の右方向である水平方向Ｘ１に向けて転送し、さらに隣接の水平転送部２５２−４に転送する。
【０１３２】
水平転送部２５２−４は、駆動パルスＨ４により駆動され、垂直転送部２１２−４による信号電荷を図２５中の右方向である水平方向Ｘ１に向けて転送し、垂直転送部２１２−４の信号電荷または水平転送部２５２−３による垂直転送部２１２−１，２１２−２，２１２−３の信号電荷を、自段に接続されているＯＧ２５３Ｍに供給する。
【０１３３】
ＯＧ２５３Ｍは、水平転送部２５２−４の信号電荷供給部と変換出力部２２０Ｍのフローティングディフュージョン（ＦＤ）２２１Ｍと間に配置され、導通状態に制御されることにより、選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）で選択され、水平転送部２５２−１〜２５２−４を転送された信号電荷をフローティングディフュージョン（ＦＤ）２２１Ｍに転送する。
【０１３４】
第２の構成例によれば、上述した第１の構成例と同様の効果を得ることができる。
【０１３５】
図２６は、第２の実施形態に係る第１の基板側の中継選択部の第３の構成例を示す図である。
【０１３６】
図２６の中継選択部２５０Ｎが図２４の中継選択部２５０Ｌと異なる点は、水平転送部の代わりに電位スロープ部（ＳＬ）２５４を設けたことにある。
この中継選択部２５０Ｎでは、選択電極２５１−１（Ｓ１）〜２５１−４（Ｓ４）で選択された垂直転送部２１２−１〜２１２−４の信号電荷は、電位スロープ部２５４を経て、さらにＯＧ２５３を介してフローティングディフュージョン（ＦＤ）２２１Ｎに転送される。
【０１３７】
第３の構成例によれば、上述した第１の構成例と同様の効果を得ることができる。
【０１３８】
［第３の実施形態］
図２７は、本発明の第３の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１３９】
本第３の実施形態に係る固体撮像装置１００Ｏが上述した第１の実施形態の固体撮像装置１００と異なる点は以下の通りである。
本第３の実施形態に係る固体撮像装置１００Ｏは、第２の基板１２０Ｏにおいて、信号処理系である周辺回路部３００Ｏに属するＡＤＣ３４１、シリアライザ３４２、メモリ３４３、タイミングジェネレータ（ＴＧ）３４４が形成されている。
タイミングジェネレータ（ＴＧ）３４４は、ＣＣＤパルス駆動部やレベルシフト等を含んで構成される。
【０１４０】
ここで、ＣＭＯＳイメージセンサを比較例として、信号処理系を第２の基板１２０Ｏに搭載した本第３の実施形態に係る固体撮像装置１００ＯであるＣＣＤイメージセンサとＣＭＯＳイメージセンサのチップサイズについて考察する。
【０１４１】
図２８は、比較例としての裏面照射型ＣＭＯＳイメージセンサの積層構造例を示す図である。図２８（Ａ）はＣＭＯＳイメージセンサの第１の構造例を示し、図２８（Ｂ）はＣＭＯＳイメージセンサの積層化した第２の構造例を示している。
図２９は、ＣＭＯＳイメージセンサの積層構造によるチップ縮小化例を説明するための図である。図２９（Ａ）は積層構造でない場合の画素部および周辺回路を示し、図２９（Ｂ）は積層構造により縮小化した例を示している。
図３０は、積層構造でないＣＭＯＳイメージセンサチップ、積層構造のＣＭＯＳイメージセンサチップ、および本実施形態に係るＣＣＤイメージセンサチップの簡略断面を示す図である。
図３０（Ａ）が積層構造でないＣＭＯＳイメージセンサチップを示し、図３０（Ｂ）が積層構造のＣＭＯＳイメージセンサチップを、図３０（Ｃ）が本実施形態に係るＣＣＤイメージセンサチップをそれぞれ示している。
【０１４２】
一般に、ＣＭＯＳイメージセンサ５００Ａは、図２８（Ａ）に示すように、支持基板５１０と、画素部５２０と信号処理回路５３０を形成したチップ５４０により構成される。
積層型構造は、図２８（Ｂ）に示すように、信号処理回路５３０を形成したチップ５５０を支持基板の代わりに用いており、それに画素部５２０を重ね合わせている。
この積層構造を採用することで、小型化を実現できる。
【０１４３】
このようなＣＭＯＳイメージセンサにおいて、周辺回路である信号処理回路５３０は、図２９（Ａ）に示すように、ローデコーダ（ROW decode）５３１、カラムデコーダ（column decode）５３２、もしくは行（列）選択回路、ボンディングパッド（Bonding  pad）５３３等により構成される。
この周辺回路である信号処理回路５３０を第２層に配置することにより、構成にもよるが、たとえば図２９（Ｂ）に示すように、周辺回路領域を削除できるが、ローデコーダ５３１からの画素駆動信号用信号を各ロー（ＲＯＷ）に貫通ビア（ＴＳＶ）を経由させるため、ＴＳＶ領域が各ＲＯＷおよびカラムに新たに必要になる。
【０１４４】
その結果、ＣＭＯＳイメージセンサチップは、積層構造を採用することにより、図３０（Ａ）および〈Ｂ〉に示すように、積層構造を採用していない場合に比べてチップサイズを半分程度に削減することができる。
しかし、図３０（Ｂ）および（Ｃ）に示すように、ＣＭＯＳイメージセンサチップは、上述したように積層構造を用いたとしても、ＴＳＶ領域が各ＲＯＷおよびカラムに新たに必要になる等の理由から、構成にもよるが、たとえば本実施形態に係るＣＣＤイメージセンサチップより１．５倍程度大きくなる。
【０１４５】
換言すれば、本実施形態に係るＣＣＤイメージセンサは、接続部としての貫通ビア（ＴＳＶ）を介して、積層接続が可能になることから、ワイヤーボンディングが不要になるため、ダイサイズレベルでの小型パッケージが可能となり、たとえばＢＧＡなどの接続により、コンパクトなカメラモジュール実装が可能となる。
このように、本積層ＣＣＤパッケージの実装化により、超小型カメラモジュールを実現することができる。
【０１４６】
また、ＣＭＯＳイメージセンサでグローバルシャッタを有する構造については、非特許文献１を始め複数提案されているが、いずれの例でも画素アレイ内に特別な回路を追加する必要があり、感度の低下や、ノイズの増加を招くデメリットを持つ。また、従来のＣＭＯＳでの改善例では信号加算を行う構造を選択すると寄生容量の増加によるＳＮの劣化や、信号の同時性を損ねる欠点があった。
これに対して、本実施形態に係るＣＣＤイメージセンサは、画素アレイ内に特別な構造を形成することなく、すなわちＳＮの劣化を起こすことなくグローバル読み出しで高速駆動が可能となる。
また、貫通ビア（ＴＳＶ）のチップ間接続によるダイサイズパッケージが可能になり、また第２の基板への周辺回路搭載化により、駆動ピン数を削減することにより、高性能、小型、低コストのカメラシステムを提供することが可能となる。
【０１４７】
［第４の実施形態］
図３１は、本発明の第４の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１４８】
本第４の実施形態に係る固体撮像装置１００Ｐが上述した第３の実施形態の固体撮像装置１００Ｏと異なる点は以下の通りである。
本第４の実施形態に係る固体撮像装置１００Ｐは、タイミングジェネレータ４１０、画像処理回路（画像処理ＩＣ）４２０、および電源回路（電源ＩＣ）４３０を含んで構成される信号処理部４００が、第１の基板１１０Ｐ、第２の基板１２０Ｐと同一パッケージに実装される。
【０１４９】
このように構成することにより、小型カメラシステムを単一パッケージに組み込むことも可能となる。
【０１５０】
［第５の実施形態］
図３２は、本発明の第５の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１５１】
本第５の実施形態に係る固体撮像装置１００Ｑが上述した第３の実施形態の固体撮像装置１００Ｏと異なる点は以下の通りである。
本第５の実施形態に係る固体撮像装置１００Ｑは、第２の基板１２０Ｑにおいて、信号処理系である周辺回路部３００Ｑに属するＡＤＣ３４１、シリアライザ３４２が形成され、混載されている。
その他の構成は、第３の実施形態と同様である。
【０１５２】
図３２においては、信号処理部４００と積層チップとの間で送受される電源系、駆動および駆動パルス系、出力端子系の伝送ラインを示している。
駆動に必要な駆動パルスおよび電源はたとえば、基準電源ＶＳＳ（ＧＮＤ）、ＣＣＤ用電源ＶＣＣＤ、ＡＤＣ用電源ＶＡＤＣ、シリアル出力用電源ＶＬＶＤＳ、垂直転送パルスφＶ１およびφＶ２、水平転送パルスφＨ、画素から垂直転送部への読み出しパルスΦＲ、シリアル出力用基準クロックφＬＶＤＳ、ＣＣＤ出力用サンプル＆ホールドパルスφＳＨ、シリアル信号出力信号である。
これら各信号の伝送ラインには、それぞれのピンにＦＰＧＡなどで構成された信号処理部４００が搭載された外部基板（外部ボード）に接続される。
【０１５３】
なお、本実施形態の固体撮像装置１００Ｑは、水平転送を行われないが、中継選択部２５０や出力選択部に水平転送部を採用した場合には局所的に水平転送が行われることから、水平転送パルスφＨを駆動パルスとして生成する機能を持たせている。
【０１５４】
図３３は、第５の実施形態に係る積層型ＣＣＤイメージセンサとしての固体撮像装置の駆動信号のタイミングの一例を示す図である。
図３３（Ａ）は電荷読み出しパルスφＲを、図３３（Ｂ）は垂直転送パルスφＶ２を、図３３（Ｃ）は垂直転送パルスφＶ１を、図３３（Ｄ）は水平転送パルスφＨを、図３３（Ｅ）はバッファ出力ＶＯＵＴを、それぞれ示している。
【０１５５】
図３２の固体撮像装置１００Ｑにおいて、ＣＣＤ駆動パルスφＶ１およびφＶ２が外部信号として入力され、同期した画像データは内蔵されたＡＤＣ３４１、シリアライザ３４２により、シリアルデジタル出力に変換され出力され、別基板上のたとえばＦＰＧＡ４１０にとりこまれて、映像信号として処理される。
【０１５６】
本第５の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
そして、本第５の実施形態の固体撮像装置１００Ｑは、第１の基板１１０Ｑにおいて、画素部２１１には垂直転送部（垂直ＣＣＤ）が隣接しており、プログレッシブ読み出しが可能である。
画素部はＣＣＤのため、第２の基板１２０Ｏ（第２層）と接続される貫通ビア（ＴＳＶ）はＲＯＷごとに接続されるＣＭＯＳイメージセンサの主に周辺回路とした第２層として積層した場合にくらべて、大幅に削減することができ、たとえばチップに上下のみ配置することができ、パッケージサイズを縮小化することが可能となる。
【０１５７】
［第６の実施形態］
図３４は、本発明の第６の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１５８】
本第６の実施形態に係る固体撮像装置１００Ｒが上述した第５の実施形態の固体撮像装置１００Ｑと異なる点は以下の通りである。
本第６の実施形態に係る固体撮像装置１００Ｒは、第２の基板１２０Ｒにおいて、信号処理系である周辺回路部３００Ｒに属するＡＤＣ３４１およびシリアライザ３４２に加えて、駆動パルス発生器としてのタイミングジェネレータ（ＴＧ）３４４および電圧生成回路としてのＤＣＤＣコンバータ（ＤＣＤＣ）３４５が搭載されている。
【０１５９】
本第６の実施形態に係る固体撮像装置１００Ｒにおいては、タイミングジェネレータ（ＴＧ）３４４およびＤＣＤＣコンバータ（ＤＣＤＣ）３４５を搭載して、たとえば外部駆動パルスをφＶｓｙｎｃ（Ｖトリガーパルス）、φＨｓｙｎｃ（Ｈトリガーパルス）、φＲＳＴ（リセットパルス）、電源をＶＤＤ、ＶＳＳとして接続に必要なピンを削減することが可能となる。
【０１６０】
本第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
すなわち、本第６の実施形態によれば、駆動ピン数を削減することができるため、周辺回路を第２の基板１２０Ｒに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
【０１６１】
［第７の実施形態］
図３５は、本発明の第７の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１６２】
本第７の実施形態に係る固体撮像装置１００Ｓが上述した第６の実施形態の固体撮像装置１００Ｒと異なる点は以下の通りである。
本第７の実施形態に係る固体撮像装置１００Ｓは、第２の基板１２０Ｓにおいて、信号処理系である周辺回路部３００Ｓに属するＡＤＣ３４１、シリアライザ３４２、タイミングジェネレータ（ＴＧ）３４４、ＤＣＤＣコンバータ（ＤＣＤＣ）３４５に加えてメモリ３４６が搭載されている。
そして、本第７の実施形態に係る固体撮像装置１００Ｓは、電源をスイッチで機能させることにより、駆動パルスと出力信号パルス用端子ＰＩＮ１，ＰＩＮ２を共用化している。
【０１６３】
［駆動パルスと出力信号パルス用端子の共用化を実現する構成例］
ここで、本第７の実施形態に係る固体撮像装置１００Ｓにおいて、駆動パルスと出力信号パルス用端子ＰＩＮ１，ＰＩＮ２の共用化を実現する構成例について説明する。
図３６は、本第７の実施形態に係る固体撮像装置１００Ｓにおいて、駆動パルスと出力信号パルス用端子の共用化を実現する構成例を示す図である。
【０１６４】
図３６においては、第２の基板１２０Ｓにおける駆動パルスおよび出力信号パルス用端子の共用化回路３５０を抽出して示している。
また、撮像素子部２００Ｓの出力部や図示しない駆動系等を含んでセンサコア２６０(Sensor Core)として示している。
【０１６５】
図３６の第２の基板１２０Ｓには、マスタクロック用端子ＰＭＣ、入出力端子ＰＩＮ１，ＰＩＮ２が形成されている。
図３６の共用化回路３５０は、差動出力回路３５１、レジスタコントローラ(Register Controller)３５２、およびスイッチＳＷ１〜ＳＷ４を有している。
この共用化回路３５０は、入出力端子ＰＩＮ１とＰＩＮ２を、レジスタコントロール線ＬＲＧＣとデータ出力線ＬＤＯで共有している。共用化回路３５０は、その切り替えをスイッチＳＷ１〜ＳＷ４により行う。
【０１６６】
共用化回路３５０において、差動出力回路３５１の入力部がシリアライザ３４２の出力部に接続され、差動出力回路３５１の正側出力部がスイッチＳＷ１を介して入出力端子ＰＩＮ１に接続され、負側出力部がスイッチＳＷ２を介して入出力端子ＰＩＮ２に接続されている。
レジスタコントローラ３５２の第１入出力端子Ｔ１がスイッチＳＷ３を介して入出力端子ＰＩＮ１に接続され、第２入出力端子Ｔ２がスイッチＳＷ４を介して入出力端子ＰＩＮ２に接続されている。
【０１６７】
次に、共用化回路の動作例を図３７〜図３９に関連付けて説明する。
図３７は、本第７の実施形態に係る共用化回路のレジスタコントロールモード時の動作を説明するための図である。
図３８は、本第７の実施形態に係る共用化回路のイメージデータストリーミングモード時の動作を説明するための図である。
図３９は、本第７の実施形態に係る共用化回路のレジスタコントロールモード時およびイメージデータストリーミングモード時の動作を説明するためのタイミングチャートである。
図３９（Ａ）は電源電圧ＶＤＤ／ＶＡＡを、図３９（Ｂ）は基準クロック（マスタクロック）ＭＣＬＫを、図３９（Ｃ）は入出力端子ＰＩＮ１の信号を、図３９（Ｄ）は入出力端子ＰＩＮ２の信号を、それぞれ示している。
【０１６８】
電源投入後は、パワーオンリセット（Power On Reset）の後、図３７に示すように、スイッチＳＷ３，ＳＷ４がＯＮになり、レジスタコントロールモード（Register Control Mode）となる。
この場合、入出力端子ＰＩＮ１，ＰＩＮ２を使いレジスタを書き換え、センサ（Sensor）の設定を行う。その後、センサを画像出力モードに切り替えるレジスタ設定を行い、図３４に示すように、スイッチＳＷ３，ＳＷ４をＯＦＦに、スイッチＳＷ１，ＳＷ２をＯＮにし、レジスタコントロールモードを終了する。
【０１６９】
イメージデータストリーミングモード(Image Data Streaming Mode)では、図３８に示すように、スイッチＳＷ１，ＳＷ２がＯＮで、スイッチＳＷ３，ＳＷ４がＯＦＦであり、複数ビットの画像データをシリアライザ（SERIALIZER）でパラレルシリアル変換したデータを差動出力回路３５１で駆動し、入出力端子ＰＩＮ１，ＰＩＮ２から出力する。
【０１７０】
固体撮像装置１００Ｑにおいて、図３９に示すように、パワーオンリセットで電源投入後システムはリセットされ、レジスタコントロールモードとなり、外部よりモード終了まで内部パルスの位相調整などを実施する。
モード終了コマンド受け取り後、イメージデータストリーミングモードとなり、複数ビットの画像データをシリアライザ（SERIALIZER）３４２でパラレルデータからシリアルデータに変換するパラレルシリアル変換したデータを差動出力回路３５１で駆動し入出力端子（制御ピン）ＰＩＮ１，ＰＩＮ２から出力する。
【０１７１】
このように、本第７の実施形態においては、たとえば並列出力信号ピンを統合して、出力ピン数を１系統とする。さらに、ピン駆動パルス入力ピンと出力信号用ピンを共用化して、外部駆動パルスをφＭＣＬＫ（基準クロック）、出力および制御用ピン（ＰＩＮ１およびＰＩＮ２）としてさらに駆動に必要なピンを削減することが可能となる。
【０１７２】
本第７の実施形態によれば、上述した第６の実施形態の効果と同様の効果に加えて、以下の効果を得ることができる。
すなわち、本第７の実施形態によれば、駆動ピン数をさらに削減することができるため、周辺回路部を第２の基板１２０Ｓに配置して、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器に応用できる利点がある。
【０１７３】
［第８の実施形態］
図４０は、本発明の第８の実施形態に係る固体撮像装置の構成例を説明するための図である。
【０１７４】
本第８の実施形態に係る固体撮像装置１００Ｔは、上述した第１から第７の実施形態の固体撮像装置１００，１００Ａ〜１００Ｓと異なる点は以下の通りである。
本第８の実施形態に係る固体撮像装置１００Ｔは、第１の基板１１０Ｔに配置される感光部２１０Ｔが、複数に分割され、分割させた感光部２１０−００〜２１０−０３，２１０−１０〜２１０−１３、２１０−２０〜２１０−２３単位で、分割させた中継部２３０−００〜２３０−０３，２３０−１０〜２３０−１３、２３０−２０〜２３０−２３を介して第２の基板１２０Ｔに分割して配置された、対応する周辺回路部３００−００〜３００−０３，３００−１０〜３００−１３、３００−２０〜３００−２３に接続される。
【０１７５】
なお、図４０においては、分割された感光部およびこれに対応する周辺回路部を、３行４列のマトリクス状に配置した例を示しているが、これは理解を容易にするために簡略化したものであり、本発明はこの構成に限定されるものではない。
【０１７６】
このような構成を有する第８の実施形態の固体撮像装置１００Ｔによれば、上述した第１から第７の実施形態の固体撮像装置１００，１００Ａ〜１００Ｓと同様の効果をえられることはもとより、超薄型のマルチカメラモジュールを実現することができる。
【０１７７】
以上説明した固体撮像装置１００，１００Ａ〜１００Ｔは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。
【０１７８】
［第９の実施形態］
図４１は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。
【０１７９】
本電子機器６００は、図４１に示すように、本実施形態に係る固体撮像装置１００，１００Ａ〜１００Ｔが適用可能な本発明に係るＣＣＤ／ＣＭＯＳ積層型固体撮像装置６１０を有する。
さらに、電子機器６００は、このＣＣＤ／ＣＭＯＳ積層型固体撮像装置６１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）６２０を有する。
電子機器６００は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置６１０の出力信号を処理する信号処理回路(ＰＲＣ)６３０を有する。
【０１８０】
信号処理回路６３０は、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置６１０の出力信号に対して所定の信号処理を施す。
信号処理回路６３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。
【０１８１】
上述したように、ＣＣＤ／ＣＭＯＳ積層型固体撮像装置６１０として、前述した固体撮像装置１００，１００Ａ〜１００Ｔを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。
【符号の説明】
【０１８２】
１００，１００Ａ〜１００Ｔ・・・固体撮像装置、１１０，１１０Ａ〜１１０Ｔ・・・第１の基板、１２０，１２０Ａ〜１２０Ｔ・・・第２の基板、１４０・・・貫通ビア（ＴＳＶ）、２００・・・撮像素子部、２１０・・・感光部（撮像部）、２１１・・・画素部、２１２−１〜２１２−４・・・電荷転送部（垂直転送部、ＶＣＣＤ）、２１３−１〜２１３−４・・・出力端部、２２０，２２０−１〜２２０−４・・・変換出力部、２３０，２３０Ａ〜２３０Ｉ・・・中継部、２３１，２３１−１〜２３１−４・・・接続部、２３２・・・バッファアンプ部、２３３・・・ＡＣ結合部、２３４・・・電圧（Ｖ）−電流（Ｉ）変換回路、２３５・・・ＭビットＡＤＣ，２３６・・・ＮビットＡＤＣ、２３７・・・増幅器（第２の増幅部）、２３８・・・帰還型増幅器、２４０・・・ソースフォロア回路、２４１・・・増幅部、２４２・・・電流源部、ＴＩ２４０・・・出力端、ＴＯ２４０・・・出力端、２５０・・・中継選択部、２６０・・・センサコア、３００・・・周辺回路部、３１０・・・ＡＤＣ、３２０・・・デジタルメモリ、３３０・・・ロジック回路、３４１・・・ＡＤＣ、３４２・・・シリアライザ、３４３・・・メモリ、３４４・・・タイミングジェネレータ（ＴＧ）、３４５・・・ＤＣＤＣコンバータ（ＤＣＤＣ）、３４６・・・メモリ、３５０・・・共用化回路、３５１・・・差動出力回路、３５３・・・レジスタコントローラ、ＳＷ１〜ＳＷ４・・・スイッチ、４００・・・信号処理部（信号処理および電源部）、４１０・・ＦＰＧＡ，ＴＧ、４２０・・・画像処理回路（画像処理ＩＣ）、４３０・・・電源回路（電源ＩＣ）、６００・・・電子機器、６１０・・・ＣＣＤ／ＣＭＯＳ積層型固体撮像装置、６２０・・・光学系、６３０・・・信号処理回路（ＰＲＣ）。
【図１】
2016009942.tif 000003
【図２】
2016009942.tif 000004
【図３】
2016009942.tif 000005
【図４】
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【図５】
2016009942.tif 000007
【図６】
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【図７】
2016009942.tif 000009
【図８】
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【図９】
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【図１０】
2016009942.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2016009942.tif 000031
【図３０】
2016009942.tif 000032
【図３１】
2016009942.tif 000033
【図３２】
2016009942.tif 000034
【図３３】
2016009942.tif 000035
【図３４】
2016009942.tif 000036
【図３５】
2016009942.tif 000037
【図３６】
2016009942.tif 000038
【図３７】
2016009942.tif 000039
【図３８】
2016009942.tif 000040
【図３９】
2016009942.tif 000041
【図４０】
2016009942.tif 000042
【図４１】
2016009942.tif 000043
【手続補正書】
【提出日】平成29年2月2日(2017.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、
前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している
固体撮像装置。
【請求項２】
前記中継部は、
前記第１の基板および前記第２の基板の前記感光領域外に相当する領域の少なくとも一方に、前記変換出力部による電気信号を増幅するソースフォロア部が形成されている
請求項１記載の固体撮像装置。
【請求項３】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部および前記電流源部は前記第２の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を前記周辺回路部に出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成されたソースフォロア部の前記増幅部の入力端を、前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項４】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部が前記第１の基板に形成され、前記電流源部が前記第２の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を前記周辺回路部に出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記ソースフォロア部の前記増幅部の入力端を接続し、前記増幅部の出力端と前記第２の基板に形成された電流源部とを前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項５】
前記ソースフォロア部は、
直列に接続される増幅部と電流源部とを含み、前記増幅部および前記電流源部が前記第１の基板に形成され、前記電流源部と接続される前記増幅部の出力端側から増幅した信号を出力し、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記ソースフォロア部の前記増幅部の入力端を接続し、前記増幅部の出力端側と前記第２の基板に形成された前記周辺回路部とを前記接続部を介して接続している
請求項２記載の固体撮像装置。
【請求項６】
前記第１の基板において、
前記増幅部の出力端側と前記接続部との間に、前記ソースフォロア部により出力された電気信号をバッファリングするバッファ部が形成されている
請求項５記載の固体撮像装置。
【請求項７】
前記接続部と前記第２の基板に形成された前記周辺回路部が電気的にＡＣ結合で接続されている
請求項５または６記載の固体撮像装置。
【請求項８】
前記増幅部の出力端側と前記接続部との間に、前記ソースフォロア部により増幅された電圧信号を電流信号に変換する電圧−電流変換部が形成されている
請求項５記載の固体撮像装置。
【請求項９】
前記第１の基板において、
前記増幅部の出力端側に前記ソースフォロア部の出力信号をアナログ信号からデジタル信号に変換する第１のアナログデジタル変換器（ＡＤＣ）が形成され、
前記第２の基板において、
前記周辺回路部の入力段に前記接続部を介して転送された前記ソースフォロア部の出力信号をアナログ信号からデジタル信号に変換する第２のＡＤＣが形成されている
請求項５記載の固体撮像装置。
【請求項１０】
前記第１の基板において、
前記増幅部の出力端側に、前記ソースフォロア部により出力された電気信号を増幅する第２の増幅部が形成され、
前記接続部は、
前記ソースフォロア部の前記増幅部の出力端側が接続された第１の接続部と、
前記第２の増幅部の出力端に接続された第２の接続部と、を含み、
前記第２の基板において、
前記第１の接続部および前記第２の接続部が前記周辺回路部に接続されている
請求項５記載の固体撮像装置。
【請求項１１】
前記中継部は、
前記第２の基板の前記感光領域外に相当する領域に、前記変換出力部による電気信号を増幅する帰還型増幅器を含む
請求項１記載の固体撮像装置。
【請求項１２】
前記変換出力部は、
前記信号電荷を電圧信号に変換するフローティングディフュージョン部を含む
請求項１から１１のいずれか一に記載の固体撮像装置。
【請求項１３】
前記変換出力部は、
前記信号電荷を電圧信号に変換するフローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧信号を前記電気信号として出力するバッファ部と、を含む
請求項１から１１のいずれか一に記載の固体撮像装置。
【請求項１４】
複数の前記電荷転送部と前記接続部とを選択的に接続する中継選択手段を含む
請求項１から１３のいずれか一に記載の固体撮像装置。
【請求項１５】
前記中継選択手段は、
並列する前記複数の電荷転送部の信号電荷を加算または間引き可能である
請求項１４記載の固体撮像装置。
【請求項１６】
前記第１の基板は第１導電型基板により形成され、
前記第２の基板は第２導電型基板により形成されている
請求項１から１５のいずれか一に記載の固体撮像装置。
【請求項１７】
第１の基板は、
ｎ型基板またはｎ−ウェルによりが形成されており、縦型オーバーフロードレイン構造を有する
請求項１から１６のいずれか一に記載の固体撮像装置。
【請求項１８】
前記第２の基板には、
少なくとも、前記変換出力部の出力信号を処理するアナログデジタル変換器（ＡＤＣ）および複数ビットの画像データをパラレルデータからシリアルデータに変換するシリアライザが形成されている
請求項１から１７のいずれか一に記載の固体撮像装置。
【請求項１９】
前記第２の基板には、
電圧発生回路および駆動パルス発生器が形成されている
請求項１８記載の固体撮像装置。
【請求項２０】
前記第２の基板には、
駆動パルスと出力信号パルス用端子を共用化する手段が形成されている
請求項１８または１９記載の固体撮像装置。
【請求項２１】
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部とを第１の基板に形成する工程と、
少なくとも、前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部を第２の基板に形成する工程と、
少なくとも前記第１の基板と前記第２の基板を積層した状態で、前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続する工程と
を有する固体撮像装置の製造方法。
【請求項２２】
固体撮像装置と、
前記固体撮像装置の感光部に結像する光学系と、
前記固体撮像装置の出力信号を処理する信号処理部と、を有し、
前記固体撮像装置は、
行列状に配置された複数の光電変換素子および前記複数の光電変換素子の信号電荷を列または行単位で転送する複数の電荷転送部を含む感光部と、
前記電荷転送部を転送された信号電荷を電気信号に変換して出力する、列または行数に応じて配置される変換出力部と、
前記変換出力部による前記電気信号に対して所定の処理を行う周辺回路部と、
前記変換出力部による前記電気信号の前記周辺回路部への転送を中継する中継部と、
前記感光部および前記変換出力部が形成された第１の基板と、
前記周辺回路部が形成された第２の基板と、を有し、
少なくとも前記第１の基板と前記第２の基板は積層され、
前記中継部は、
前記第１の基板に形成された前記変換出力部と前記第２の基板に形成された前記周辺回路部とを、前記感光部の感光領域外で基板を通した接続部により電気的に接続している
電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
中継部２３０は、第１の基板１１０に形成された感光部２１０の複数の垂直転送部２１２により転送され、各変換出力部２２０−１〜２２０−４により変換された電気信号の、第２の基板１２０に形成された周辺回路部３００への転送を中継する。
本実施形態の中継部２３０は、第１の基板１１０に形成された変換出力部２２０−１〜２２０−４と第２の基板１２０に形成された周辺回路部３００とを、感光部２１０の感光領域ＰＡＲＡ外の領域ＥＰＡＲＡで基板を通した接続部２３１（−１〜−４）により電気的に接続している。
本実施形態において、接続部２３１−１〜２３１−４は、たとえば貫通ビア（ＴＳＶ）により形成される。なお、以下の説明では、接続部を貫通ビアという場合もある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
絶縁膜１１７からｐウェル１１２、ｎ型基板１１１を貫通し、後で述べる第２の基板１２０側の貫通ビア１４２−１と接合部１５１により接合される貫通ビア（貫通電極）１４１−１が形成されている（埋め込まれている）。
なお、貫通ビア１４１−１が形成されるｐウェル１１２およびｎ型基板１１１の壁部には絶縁膜１１８が形成されている。
貫通ビア１４１−１の端部にはボンディングパッド１６１−１，１６１−２が接続されている。ボンディングパッド１６１−２は第１の基板１１０Ｃの第２の基板１２０Ｃと対向する面側外部に配置され、接合部１５１により第２の基板１２０Ｃ側の貫通ビア１４２−１に接続されたボンディングパッド１６２−１と接合される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
なお、図１３の例では、ボンディングパッド１６１−１が接続される貫通ビア１４１−１の端部は絶縁膜１１７内にある。一方、図１４の例では第１の基板１１０Ｃの第２の基板１２０Ｃと対向しない面側外部にボンディングパッド１６１−１が露出するように構成されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
第２の基板１２０Ｃにおいて、ｐ型基板（ｐ−ＳＵＢ）１２１にｎウェル（ｎ−ＷＥＬＬ）１２２が形成され、ｎウェル１２２内にｐウェル（ｐ−ＷＥＬＬ）１２３が形成されている。ｐウェル１２３の表面部にｐ＋層１２４−１、ソースフォロア回路２４０の電流源部２４２用トランジスタのドレイン、ソースであるｎ＋層１２５−１，１２５−２が形成されている。
図１３の例では、ｎ＋層１２５−２は、中継部としての貫通ビア１４２−２と配線層ＷＲを介して接続するように形成されている。
図１４の例では、ｎ＋層１２５−２は、中継部としてのボンディングパッド１６２−１の直下で貫通ビア１４２−１または配線層ＷＲで接続するように形成されている。
また、ｎウェル１２２の表面部に周辺回路を形成するためのｐ＋層１２４−２，１２４−３、ｎ＋層１２６等が形成されている。
ｎ＋層１２５−１，１２５−２の上部およびｐ＋層１２４−２，１２４−３の上部にはゲート絶縁膜１２７を介してゲート電極１２８が形成されている。
そして、ｐ型基板１２１、ｎウェル１２２、ｐウェル１２３、ｐ＋層１２４−１，１２４−２，１２４−３，ｎ＋層１２５−１，１２５−２、ｎ＋層１２６、ゲート絶縁膜１２７，ゲート電極１２８等の上にはそれらを覆うように絶縁膜１２９が形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
以上の構成を有する第１の基板１１０Ｃと第２の基板１２０Ｃは、第１の基板１１０Ｃのｎ型基板１１１の底面側に露出した貫通ビア１４１−１に接続されたボンディングパッド１６１−２と第２の基板１２０Ｃの絶縁膜１２９の表面（上面）側に露出した貫通ビア１４２−１に接続されたボンディングパッド１６２−１が接合部１５１により接合されて積層されている。換言すれば、第２の基板１２０Ｃは第１の基板１１０Ｃの裏面に重なるように形成されている。
なお、第１の基板１１０Ｃに形成される垂直転送部２１２は、メタル層等の遮光材料からなる遮光膜で遮光されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
また、図１３および図１４の例では、第１の基板１１０Ｃと第２の基板１２０Ｃを貫通する貫通ビア１４１−１，１４１−２，１４２−１，１４２−２が形成されている。
貫通ビア１４１−１，１４１−２が形成される第１の基板１１０Ｃのｐウェル１１２およびｎ型基板１１１の壁部、並びに第２の基板１２０Ｃのｐ型基板１２１には絶縁膜が形成されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
この第９の構成例が上述した第４の構成例と異なる点は、以下の通りである。
第９の構成例においても、ソースフォロア回路２４０の増幅部２４１が第１の基板１１０Ｉに形成され、かつ、電流源部２４２が第１の基板１１０Ｉに形成されている。
第９の構成例の中継部２３０Ｉにおいては、第１の基板１１０Ｉに形成された変換出力部２２０Ｃのフローティングディフュージョン（ＦＤ）２２１とソースフォロア回路２４０の増幅部２４１の入力端（ゲート）ＴＩ２４０が接続されている。増幅部２４１の出力端ＴＯ２４０と第１の接続部２３１−１とが接続され、かつ、第１の基板１１０Ｉ側で増幅部２４１の出力端ＴＯ２４０に第２の増幅部としての増幅器２３７が接続され、増幅器２３７の出力が第２の接続部２３１−２に接続されている。
そして、第２の基板１２０Ｉ側で、周辺回路部３００の入力段に接続部２３１−１，２３１−２を介して転送されたソースフォロア回路２４０の出力信号および増幅器２３７の出力信号が周辺回路部３００に供給される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
このようなＣＭＯＳイメージセンサにおいて、周辺回路である信号処理回路５３０は、図２９（Ａ）に示すように、ローデコーダ（ROW decoder）５３１、カラムデコーダ（column decoder）５３２、もしくは行（列）選択回路、ボンディングパッド（Bonding  pad）５３３等により構成される。
この周辺回路である信号処理回路５３０を第２層に配置することにより、構成にもよるが、たとえば図２９（Ｂ）に示すように、周辺回路領域を削除できるが、ローデコーダ５３１からの画素駆動用信号を各ロー（ＲＯＷ）に貫通ビア（ＴＳＶ）を経由させるため、ＴＳＶ領域が各ＲＯＷおよびカラムに新たに必要になる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
電源投入後は、パワーオンリセット（Power On Reset）の後、図３７に示すように、スイッチＳＷ３，ＳＷ４がＯＮになり、レジスタコントロールモード（Register Control Mode）となる。
この場合、入出力端子ＰＩＮ１，ＰＩＮ２を使いレジスタを書き換え、センサ（Sensor）の設定を行う。その後、センサを画像出力モードに切り替えるレジスタ設定を行い、図３８に示すように、スイッチＳＷ３，ＳＷ４をＯＦＦに、スイッチＳＷ１，ＳＷ２をＯＮにし、レジスタコントロールモードを終了する。
【国際調査報告】
2016009942.tif 000044
2016009942.tif 000045