(57)【要約】  メモリセル（１）は、書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路（２）と、書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路（３）と、を含む。ローデコーダは、書き込み時間ｔ1より長く、かつ、書き込み時間ｔ2より短い時間である書き込み時間ｔWにわたって、ワードライン（ＷＬ）を介してメモリセル（１）に書き込みデータを供給して、第１の記憶回路（２）にデータを書き込む。ＰＬ制御回路（４）は、メモリセル（１）に書き込みデータが供給されると、書き込み時間ｔ2より長い時間メモリセル（１）に電源を供給し、書き込みデータの供給が停止されてからは、第１の記憶回路（２）に書き込まれたデータを第２の記憶回路（３）に書き込み、書き込みデータの供給が開始されてから書き込み時間ｔ２が経過した後にメモリセル（１）への電源供給を停止する。
2014104131.tif 000002
【特許請求の範囲】
【請求項１】
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と、書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路と、を含むメモリセルと、
前記メモリセルへの電源供給を制御する電源制御回路と、
前記メモリセルに書き込みデータを供給する書き込みデータ供給回路と、
を含み、
前記第１の記憶回路のデータ記憶ノードと前記第２の記憶回路のデータ記憶ノードとが互いに接続されており、
前記書き込みデータ供給回路は、前記第１の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ2より短い時間である書き込み時間ｔWにわたって、前記メモリセルに書き込みデータを供給して、前記第１の記憶回路にデータを書き込み、前記書き込み時間ｔWが経過したときに前記書き込みデータの供給を停止し、
前記電源制御回路は、前記書き込みデータ供給回路から前記メモリセルに前記書き込みデータが供給されると、前記第２の記憶回路の書き込み時間ｔ2より長い時間にわたって前記メモリセルに電源を供給し、前記書き込みデータの供給が停止されてからは、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記書き込みデータの供給が開始されてから、前記第２の記憶回路の書き込み時間ｔ２が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とする記憶装置。
【請求項２】
前記第２の記憶回路の電源電圧を制御するソース制御回路を備えている、
ことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１の記憶回路は、１個以上の記憶素子から構成される、
ことを特徴とする請求項１又は２に記載の記憶装置。
【請求項４】
前記第１の記憶回路は、ＣＭＯＳインバータをクロスカップルさせたラッチを含む、
ことを特徴とする請求項３に記載の記憶装置。
【請求項５】
前記第２の記憶回路は、１個以上の記憶素子から構成される、
ことを特徴とする請求項１乃至４のいずれか１項に記載の記憶装置。
【請求項６】
前記第２の記憶回路は２個のスイッチング素子を含んでおり、前記２個のスイッチング素子をスイッチングさせる場合には、前記２個のスイッチング素子を直列に接続して、共通電流を流してスイッチングを実行する、
ことを特徴とする請求項５に記載の記憶装置。
【請求項７】
前記第２の記憶回路は、抵抗変化型の記憶素子から構成される、
ことを特徴とする請求項５又は６に記載の記憶装置。
【請求項８】
前記第２の記憶回路は、スピン注入型のＭＴＪ素子から構成される、
ことを特徴とする請求項５乃至７のいずれか１項に記載の記憶装置。
【請求項９】
前記スピン注入型のＭＴＪ素子の磁化方向は、集積回路が形成されるおおむね面内方向であるか又は集積回路が形成される面内におおむね垂直方向である、
ことを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記第２の記憶回路は、相変化型の記憶素子から構成される、
ことを特徴とする請求項５乃至７のいずれか１項に記載の記憶装置。
【請求項１１】
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路とを含み、前記第１の記憶回路のデータ記憶ノードと前記第２の記憶回路のデータ記憶ノードとが互いに接続されているメモリセルと、前記メモリセルへの電源供給を制御する電源制御回路と、前記メモリセルに書き込みデータを供給する書き込みデータ供給回路と、を含む、記憶装置に含まれるメモリセルであって、
前記書き込みデータ供給回路は、前記第１の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ2より短い時間である書き込み時間ｔWにわたって、前記メモリセルに書き込みデータを供給して、前記第１の記憶回路にデータを書き込み、前記書き込み時間ｔWが経過したときに前記書き込みデータの供給を停止し、
前記電源制御回路は、前記書き込みデータ供給回路から前記メモリセルに前記書き込みデータが供給されると、前記第２の記憶回路の書き込み時間ｔ2より長い時間にわたって前記メモリセルに電源を供給し、前記書き込みデータの供給が停止されてからは、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記書き込みデータの供給が開始されてから、前記第２の記憶回路の書き込み時間ｔ２が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とするメモリセル。
【請求項１２】
前記第２の記憶回路は２個のスイッチング素子を含んでおり、前記２個のスイッチング素子をスイッチングさせる場合には、前記２個のスイッチング素子を直列に接続して、共通電流を流してスイッチングを実行させる、
ことを特徴とする、請求項１１に記載のメモリセル。
【請求項１３】
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と、書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路とを含む複数のメモリセルにデータを書き込む方法であって、
書き込み対象のメモリセルを選択して、前記メモリセルへの電源供給を開始すると共に、
前記第１の記憶回路にデータを書き込むために必要な時間である前記書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である前記書き込み時間ｔ２より短い時間である書き込み時間ｔWにわたって、前記第１の記憶回路と第２の記憶回路にデータを並行して書き込み、
データの書き込みを開始してから前記書き込み時間ｔWが経過したときに前記メモリセルの選択を終了し、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記データの書き込みを開始してから前記第２の記憶回路の書き込み時間ｔ2が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、メモリセル及びデータ書き込み方法に関し、より詳しくは、抵抗変化型の記憶素子を用いた記憶装置、メモリセル及びデータ書き込み方法に関する。
【背景技術】
【０００２】
集積回路が微細化（スケーリング）、大容量化するにつれ、集積回路を構成しているＳＲＡＭ（図２７）等の基本素子であるＭＯＳＦＥＴ等のトランジスタのオフ時のリーク電流が大きくなり、消費電力が増大するという問題がある。【０００３】
このため、集積回路が情報処理を行っていないときには、その集積回路の電源を遮断して、オフ・リークを削減する試みが行われている。例えば、電源遮断前に、集積回路に含まれる揮発性の記憶回路等が記憶するデータをデータ保持時間が長い記憶素子に蓄え、電源の再投入後、データ保持時間が長い記憶素子に蓄えたデータを、揮発性の記憶回路等に復旧させるようにして、回路状態を電源遮断前の状態に復帰させる方法がある。【０００４】
上記の電源遮断期間にデータを保持するための不揮発性記憶素子として、磁気抵抗トンネル接合（ＭＴＪ）素子、抵抗変化型メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）等を採用することが考えられている。【０００５】
上述のＭＴＪ素子を不揮発性記憶素子として使用した例として、以下のようなものがある。
図２８は、非特許文献１で報告されている不揮発性記憶回路１１０の回路図である。不揮発性記憶回路１１０は、６個のトランジスタからなる揮発性のＳＲＡＭ１０２と、ＳＲＡＭ１０２の記憶ノードＣ，Ｄに接続される二つのスピン注入型のＭＴＪ素子１１３，１１４とから構成されている。【０００６】
この不揮発性記憶回路１１０では、通常の書き込み動作においてＳＲＡＭ１０２にデータを書き込む。更に、電源遮断の直前にＭＴＪ素子１１３、１１４にデータを書き込む。ＭＴＪ素子１１３、１１４は不揮発性であるため、スタンバイ状態では不揮発性記憶回路１１０への電源供給を停止することができ、スタンバイパワーをゼロにすることができる。【０００７】
図３０は、非特許文献１に開示された別の不揮発性記憶回路１１５の回路図である。不揮発性記憶素子１１５は、図２８に示す不揮発性記憶素子１１０のＳＲＡＭ１０２とスピン注入型のＭＴＪ素子１１３、１１４に加え、ｎ型ＭＯＳＦＥＴ１１６，１１７を有する。ｎ型ＭＯＳＦＥＴ１１６，１１７は、ＳＲＡＭ１０２とＭＴＪ素子１１３、１１４の間に配置される。【０００８】
不揮発性記憶回路１１５では、書き込みと読み出し時はｎ型ＭＯＳＦＥＴ１１６，１１７をオフして、ＳＲＡＭ１０２からＭＴＪ素子１１３、１１４を切り離す。従って、６個のトランジスタからなる揮発性のＳＲＡＭ１０２に対して書き込み、読み出し動作が行われる。スタンバイ状態になる直前に、ｎ型ＭＯＳＦＥＴ１１６，１１７をオンして、ＳＲＡＭ１０２に記憶されているデータをＭＴＪ素子１１３，１１４に書き込み、その後、不揮発性記憶回路１１５への電源供給を停止する。このようにして、スタンバイパワーをゼロにする。【０００９】
図３１は、非特許文献２に開示されている不揮発性記憶回路１２０の回路図である。不揮発性記憶回路１２０は、３２個のメモリセル１２２を有する。各メモリセル１２２は４つのトランジスタ１２５と二つのスピン注入型のＭＴＪ素子１１３，１１４から構成される。３２個のメモリセル１２２は、電源線ＰＬを介してＰＬドライバに接続されている。ＰＬドライバは、電源線ＰＬを介してこれら３２個のメモリセルへの電源の供給を制御するパワーゲーティングを行う。【００１０】
アクセス状態のとき、ＰＬドライバは、３２個のメモリセル１２２のうち書き込み対象のメモリセル１２２にのみ電源が供給されるよう制御する。よって、書き込み対象のメモリセル１２２のＭＴＪ素子１１３、１１４にデータが書き込まれる。ＰＬドライバは、スタンバイ状態のとき、すべての電源線ＰＬをローレベルにする。よって、不揮発性記憶回路１２０のスタンバイパワーをゼロにできる。また、ＰＬドライバの制御対象となるメモリセル１２２の数は少数（ここでは３２個）であるため、スタンバイ状態とアクセス状態の切り替え時の処理に時間がかからない。【００１１】
非特許文献３には、８個のトランジスタから構成されるＳＲＡＭであって、読み出し専用のパスを設けて、読み出しパスと書き込みパスを分離するＳＲＡＭ（８ＴＳＲＡＭ）が記載されている。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】S. Yamamoto and S. Sugahara, Jpn. J. Appl. Phys., 48, 043001, 2009
【非特許文献２】T. Ohsawa et al., 2012 Symp. VLSI Circuits Dig. Tech. Papers, pp. 46-47, June 2012
【非特許文献３】L. Chang, D. M. Fried, J. Hergenrother, J. W. Sleight, R. H.Dennard, R. K. Montoye, L. Sekaric, S. J. McNab, A. W. Topol, C. D. Adams, K. W. Guarini, and W. Haensch, Symp.VLSI Technology, pp. 128-129, June 2005
【非特許文献４】M. Hosomi et al., IEDM Tech. Dig., p. 459, 2005
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、ＭＴＪ素子を不揮発性記憶素子として使用することでスタンバイ時のパワーをゼロにすることができる。しかし、ＭＴＪ素子が持つ特性のため、以下のような問題がある。
図２９に、ＭＴＪ素子に書き込む際の、書き込み時間（書き込みパルス幅）と書き込みに必要な電流の関係を示すグラフを示す（非特許文献４参照）。図示するように、ＭＴＪ素子に書き込む時間を短くするためには、大きな電流をＭＴＪ素子に流す必要がある。ＭＴＪ素子に大電流を流すためには、記憶回路（メモリセル）を構成するトランジスタ（例えば、図２８に示す回路構成においてはＳＲＡＭ１０２を構成する６個のトランジスタ）のチャンネル幅を大きく設定する必要がある。従って、記憶回路の専有面積が大きくなる。【００１４】
図２８に示す不揮発性記憶回路１１０（非特許文献１）では、通常の高速な書き込み動作ではＳＲＡＭ１０２に書き込みを行い、ＭＴＪ素子１１３、１１４への書き込みは実行されない。電源を落とす直前に、通常はグランドレベル（０V）である制御線ＣＬをゆっくりとしたサイクルで電源電圧まで立ち上げることによってＭＴＪ１１３、１１４へデータをバックアップする。不揮発性回路１１０の回路構成では、電源遮断前あるいは電源投入後に多数のセルに対してデータをＭＴＪへバックアップあるいはＭＴＪからロードする必要がある。多くのセルのデータを同時にバックアップしたりロードしようとすると、ノイズが電源やグランドに乗り誤動作につながることから、何回かに分けてデータをバックアップあるいはロードする必要があり、その分の時間がかかり、また消費電力も増加してしまう。【００１５】
一方で、図３１に示す不揮発性記憶回路１２０（非特許文献２）は、書き込みのサイクル毎にＭＴＪ素子１１３、１１４へデータをバックアップする方式である。従って、電源遮断は３２ビット毎に書き込みサイクルが終了すれば直ちに実行できるし、電源投入後にはＭＴＪ素子１１３、１１４から直ちにデータをロードできるので、データをバックアップやロードするのに余計な時間を必要としない。しかし、書き込みサイクルがＭＴＪ素子１１３，１１４のスイッチング時間で律速されるという課題がある。このため、高速書き込みを行うためには、図２９に従った大電流が必要となるため、回路（メモリセル１２２）の専有面積が大きくなるのは避けられない。
つまり、不揮発性回路１２０の回路構成では、メモリセルの専有面積を小さくすると、高速書き込みを行うことができない。【００１６】
一方、図３０に示す不揮発性記憶回路１１５（非特許文献１）では、書き込みと読み出し時は、ＭＴＪ素子１１３、１１４をＳＲＡＭ１０２から切り離しておくため、ＭＴＪ素子１１３、１１４のスイッチング時間に影響されず、高速書き込みが可能である。【００１７】
しかし、図２８の不揮発性記憶回路１１０と同じように、スタンバイ状態になる直前に、ＭＴＪ素子１１３，１１４へデータを書き込む構成であり、記憶回路が多数のメモリセルを有している場合、データ書き込みの際には多数のＭＴＪ素子１１３、１１４へデータが書き込まれることになる。よって、瞬間的に回路に大電流が流れ、ＶDD−ＧＮＤ間の電圧の変動によりノイズが生じ、スタンバイ状態になるまでに長い時間がかかる。スタンバイ状態からアクセス状態に戻る直前にも、同様に瞬間的に回路に大電流が流れ、ノイズの発生により、アクセス状態に戻るまでに長い時間がかかる。あるいは記憶回路装置１１０と同様に、このノイズを避けるために複数回に分けてデータのバックアップやデータのロードを行ってもよいが、余分な時間がかかるという意味では同じである。【００１８】
非特許文献３に記載のＳＲＡＭは、不揮発性ではない。また、読み出し専用のパスを設けるため、１つのメモリセルに含まれるトランジスタの個数が増え、セルの専有面積が必然的に大きくなる。【００１９】
本発明は、上記課題に鑑みてなされたもので、小型で高速の書き込みが可能で、スタンバイ時の電流が殆ど流れない記憶装置、メモリセル及びデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明の記憶装置は、
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と、書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路と、を含むメモリセルと、
前記メモリセルへの電源供給を制御する電源制御回路と、
前記メモリセルに書き込みデータを供給する書き込みデータ供給回路と、
を含み、
前記第１の記憶回路のデータ記憶ノードと前記第２の記憶回路のデータ記憶ノードとが互いに接続されており、
前記書き込みデータ供給回路は、前記第１の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ2より短い時間である書き込み時間ｔWにわたって、前記メモリセルに書き込みデータを供給して、前記第１の記憶回路にデータを書き込み、前記書き込み時間ｔWが経過したときに前記書き込みデータの供給を停止し、
前記電源制御回路は、前記書き込みデータ供給回路から前記メモリセルに前記書き込みデータが供給されると、前記第２の記憶回路の書き込み時間ｔ2より長い時間にわたって前記メモリセルに電源を供給し、前記書き込みデータの供給が停止されてからは、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記書き込みデータの供給が開始されてから、前記第２の記憶回路の書き込み時間ｔ２が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とする。【００２１】
さらに、前記第２の記憶回路の電源電圧を制御するソース制御回路を備えていてもよい。【００２２】
例えば、前記第１の記憶回路は、１個以上の記憶素子から構成されてもよい。【００２３】
前記第１の記憶回路は、ＣＭＯＳインバータをクロスカップルさせたラッチを含んでいてもよい。【００２４】
例えば、前記第２の記憶回路は、１個以上の記憶素子から構成されてもよい。【００２５】
前記第２の記憶回路は２個のスイッチング素子を含んでおり、前記２個のスイッチング素子をスイッチングさせる場合には、前記２個のスイッチング素子を直列に接続して、共通電流を流してスイッチングを実行してもよい。【００２６】
例えば、前記第２の記憶回路は、抵抗変化型の記憶素子から構成されていてもよい。【００２７】
さらに例えば、前記第２の記憶回路は、スピン注入型のＭＴＪ素子から構成されていてもよい。【００２８】
前記スピン注入型のＭＴＪ素子の磁化方向は、集積回路が形成されるおおむね面内方向であるか又は集積回路が形成される面内におおむね垂直方向であってもよい。【００２９】
前記第２の記憶回路は、相変化型の記憶素子から構成されていてもよい。【００３０】
上記目的を達成するため、本発明のメモリセルは、
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路とを含み、前記第１の記憶回路のデータ記憶ノードと前記第２の記憶回路のデータ記憶ノードとが互いに接続されているメモリセルと、前記メモリセルへの電源供給を制御する電源制御回路と、前記メモリセルに書き込みデータを供給する書き込みデータ供給回路と、を含む、記憶装置に含まれるメモリセルであって、
前記書き込みデータ供給回路は、前記第１の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である書き込み時間ｔ2より短い時間である書き込み時間ｔWにわたって、前記メモリセルに書き込みデータを供給して、前記第１の記憶回路にデータを書き込み、前記書き込み時間ｔWが経過したときに前記書き込みデータの供給を停止し、
前記電源制御回路は、前記書き込みデータ供給回路から前記メモリセルに前記書き込みデータが供給されると、前記第２の記憶回路の書き込み時間ｔ2より長い時間にわたって前記メモリセルに電源を供給し、前記書き込みデータの供給が停止されてからは、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記書き込みデータの供給が開始されてから、前記第２の記憶回路の書き込み時間ｔ２が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とする。【００３１】
前記第２の記憶回路は２個のスイッチング素子を含んでおり、前記２個のスイッチング素子をスイッチングさせる場合には、前記２個のスイッチング素子を直列に接続して、共通電流を流してスイッチングを実行させてもよい。【００３２】
上記目的を達成するため、本発明のデータ書き込み方法は、
書き込み時間ｔ1でデータ保持時間τ1の第１の記憶回路と、書き込み時間ｔ2でデータ保持時間τ2（ｔ1＜ｔ2、τ1＜τ2）の第２の記憶回路とを含む複数のメモリセルにデータを書き込む方法であって、
書き込み対象のメモリセルを選択して、前記メモリセルへの電源供給を開始すると共に、
前記第１の記憶回路にデータを書き込むために必要な時間である前記書き込み時間ｔ1より長く、かつ、前記第２の記憶回路にデータを書き込むために必要な時間である前記書き込み時間ｔ２より短い時間である書き込み時間ｔWにわたって、前記第１の記憶回路と第２の記憶回路にデータを並行して書き込み、
データの書き込みを開始してから前記書き込み時間ｔWが経過したときに前記メモリセルの選択を終了し、前記第１の記憶回路に書き込まれたデータを前記第２の記憶回路に書き込み、前記データの書き込みを開始してから前記第２の記憶回路の書き込み時間ｔ2が経過した後に前記メモリセルへの電源供給を停止する、
ことを特徴とする。
【発明の効果】
【００３３】
本発明によれば、小型で高速の書き込みが可能で、スタンバイ時の電流が殆ど流れない記憶装置、メモリセル及びデータ書き込み方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る半導体記憶装置におけるメモリセルの基本構成を示す回路図である。
【図２】図１に示すメモリセルを複数個備える半導体記憶装置のブロック図である。
【図３】半導体記憶装置のタイミングチャートである。
【図４】第２の実施形態の記憶装置の構成を示すブロック図である。
【図５】（ａ）、（ｂ）はＭＴＪ素子の構造とＭＴＪ素子に電流を流したときの状態の変化の様子を示す図である。（ｃ）は、ＭＴＪ素子に電流を流すため電圧を印加する様子を示す図である。
【図６】ＭＴＪ素子の電圧−電流特性を示す図である。
【図７】（ａ）はＲｅＲＡＭのメモリセルの断面図である。（ｂ）はＲｅＲＡＭのメモリセルの電圧−電流特性図である。
【図８】（ａ）はＲｅＲＡＭの別の構造のメモリセルの断面図である。（ｂ）はＲｅＲＡＭの別の構造のメモリセルの電圧−電流電圧特性図である。
【図９】（ａ）はＰＣＲＡＭのメモリセルの断面図である。（ｂ）はＰＣＲＡＭのメモリセルの電圧−電流特性図である。
【図１０】（ａ）は、第２の記憶回路に用いる記憶素子の抵抗特性を示す図、（ｂ）は、状態パラメータとエネルギーの関係を示す図、（ｃ）はスイッチング波形を示すタイムチャートである。
【図１１】第１の実施形態に係る記憶装置に用いるメモリセルの具体例を示す回路図である。
【図１２】図１１に示すメモリセルを有する記憶装置のタイミングチャートである。
【図１３】図１１に示すメモリセルを複数個備える半導体記憶装置のブロック図である。
【図１４】第２の実施形態に係るグレインのＰＬ／ＳＬドライバの回路図である。
【図１５】本発明の実施の形態に係るｍ×ｎ×Ｎビットのサブアレーからなる記憶装置の構成を示すブロック図である。
【図１６】第２の実施形態において、複数のグレインが連続して選択された場合のタイミングチャートである。（ａ）はＷＬNが選択された場合、（ｂ）はＷＬN'が選択された場合のタイミングチャートである。
【図１７】第２の実施形態において、同一のＷＬに接続されている複数のグレインが連続して選択された場合のタイミングチャートである。（ａ）はあるグレインが選択された場合、（ｂ）は別のグレインが選択された場合のタイミングチャートである。
【図１８】第２の実施形態において、同じグレインが連続して選択された場合のタイミングチャートである。
【図１９】ＭＴＪ素子のスイッチング時間とスイッチング確率の関係を示す図である。
【図２０】第３の実施形態に係る書き込み方法のタイミングチャートを示す図である。
【図２１】第３の実施形態に係るグレインのＰＬ／ＳＬドライバの回路図である。
【図２２】第３の実施形態において、複数のグレインが連続して選択された場合のタイミングチャートを示す図である。（ａ）はＷＬNが選択された場合、（ｂ）はＷＬN'が選択された場合のタイミングチャートである。
【図２３】第３の実施形態において、同一のＷＬに接続されている複数のグレインが連続して選択された場合のタイミングチャートである。（ａ）はあるグレインが選択された場合、（ｂ）は他のグレインが選択された場合のタイミングチャートである。
【図２４】第３の実施形態において、同じグレインが連続して選択された場合のタイミングチャートである。
【図２５】本発明の記憶装置に用いるメモリセルの一例を示す回路図である。
【図２６】図２５に示すメモリセルを有する記憶装置のタイミングチャートである。
【図２７】従来の６トランジスタからなるスタテックランダムアクセスメモリの回路図である。
【図２８】従来のＳＲＡＭのメモリセルの回路図である。
【図２９】ＭＴＪ素子のスピン注入磁化反転による書き込みの閾値電流の特性を示す図である。
【図３０】従来の不揮発性記憶素子を含むメモリセルの回路図である。
【図３１】従来の不揮発性記憶回路の回路図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
（第１の実施形態）
図１に、本発明の第１の実施形態に係るメモリセル１を含む回路構成を示す。メモリセル１は、第１の記憶回路２と、第２の記憶回路３と、第１の転送用ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）５と、第２の転送用ＭＯＳＦＥＴ６とを含む。
【００３６】
第１の記憶回路２にデータを書き込むために必要な時間（以下、書き込み時間）はｔ1であり、第２の記憶回路３の書き込み時間はｔ２である。ここでは、ｔ１＜ｔ２である。つまり、第１の記憶回路２の方が第２の記憶回路３よりデータを高速に書き込むことができる。また、第１の記憶回路２がデータを保持することができる時間（以下、データ保持時間）はτ１であり、第２の記憶回路３のデータ保持時間はτ２であり、τ１＜τ２である。つまり、第２の記憶回路３の方が、第１の記憶回路２より長期間にわたりデータを保持することができる。例えば、第１の記憶回路２は、ＳＲＡＭのような高速書き込みが可能な揮発性のメモリであってもよい。また、第２の記憶回路３は、ＭＴＪ素子から構成されてもよい。第１の記憶回路２、第２の記憶回路３の具体的な構成の例は後述する。
【００３７】
図示するように、第１の記憶回路２と、第２の記憶回路３とは並列に接続されている。符号ＣとＤで示す第１の記憶回路２と第２の記憶回路３との接続点をデータ記憶ノードと呼ぶ。
【００３８】
なお、メモリセル１を使用して記憶回路を構成する際には、図２に示すように、複数のメモリセル１をマトリクス状に配置する。同一行のメモリセル１は、同じワードラインＷＬを介してローデコーダ１０に接続される。ローデコータ１０は、ローアドレスをデコードし、デコードしたアドレスに基づいて任意の行を選択駆動する。従って、その行に配置されているすべてのメモリセル１が選択される。また、同一列のメモリセル１は、１対のビットラインＢＬ、／ＢＬを介して読み出し／書き込み回路１１に接続される。
【００３９】
読み出し／書き込み回路１１は、データ書き込み時に、ビットラインＢＬ、／ＢＬを介してメモリセル１に書き込み信号（書き込みデータ）を供給して、メモリセル１にデータを書き込む。つまり、読み出し／書き込み回路１１は、メモリセル１に書き込みデータを供給する書き込みデータ供給回路である。また、読み出し／書き込み回路１１は、データ読み出し時に、メモリセル１からビットラインＢＬ、／ＢＬに伝達されたデータを増幅して出力する。
【００４０】
図１を参照する。第１の記憶回路２は、電源ラインＰＬを介してＰＬ制御回路４に接続されている。ＰＬ制御回路４は、メモリセル１にアクセスする際に、そのメモリセル１に接続されている電源ラインＰＬの電圧を制御する。つまり、ＰＬ制御回路４は、メモリセル１への電源供給を制御する。なお、図２では、電源ラインＰＬとＰＬ制御回路４は省略している。
【００４１】
データ記憶ノードＣ、Ｄは、第１の転送用ＭＯＳＦＥＴ５、第２の転送用ＭＯＳＦＥＴ６を介してビットラインＢＬ、ビットラインバー／ＢＬに接続されている。
【００４２】
第１の転送用ＭＯＳＦＥＴ５及び第２の転送用ＭＯＳＦＥＴ６のゲートはワードラインＷＬに接続されている。
【００４３】
第２の記憶回路３は、ソースラインＳＬを介してソース制御回路７に接続されている。
ソースラインＳＬは、例えば、同一ローのメモリセル１の第２の記憶回路３に共通に接続されている。
【００４４】
ソース制御回路７は、あるメモリセル１にアクセスする際に、そのメモリセル１が属すローのソースラインＳＬを接地又はフローティング状態とする。なお、図２では、ソースラインＳＬとソース制御回路７は省略している。
【００４５】
データの読み出しの際には、ローデコーダ１０は、指定されたローアドレスに基づいたワードラインＷＬをハイレベルにセットする。また、ＰＬ制御回路４は電源ラインＰＬをハイレベルとする。ＳＬ制御回路７は、電源ラインＰＬが立ち上がった後ごく短時間ソースラインＳＬを接地状態（あるいはローレベル）にしてから、フローティングにする。このごく短時間ソースラインＳＬを接地状態にしている間に、第２の記憶回路３に記憶されているデータが第１の記憶回路２にロードされる。
【００４６】
ワードラインＷＬがハイレベルにセットされることにより、第１の転送用ＭＯＳＦＥＴ５、第２の転送用ＭＯＳＦＥＴ６がオンする。第１の記憶回路２が記憶するデータに従って、記憶ノードＣ，Ｄに電位差が現れる。これが、電源ラインＰＬから電力が供給されている第１の記憶回路２にラッチされる。その後、ソースラインＳＬをフローティング状態としてもよい。
【００４７】
データがラッチされた第１の記憶回路２により、記憶ノードＣ，Ｄの電圧が記憶データに対応して明確な差違を示すようになる。記憶ノードＣ，Ｄの電圧が、それぞれ、ビットラインＢＬ、／ＢＬに伝達される。読み出し／書き込み回路１１は、ビットラインＢＬ、／ＢＬを介して、データ記憶ノードＣ、Ｄの電圧関係を検出する。このようにしてメモリセル１に記憶されているデータが読み出される。
【００４８】
なお、上述のデータの読み出しにおいては、ＰＬをハイレベルにし、ソースラインＳＬをフローティングにしているため、第１の記憶回路２からデータを読み出すことになる。しかし、例えば、ソースラインＳＬをローレベルにしておき、第２の記憶回路３からデータを読み出すことも可能である。
【００４９】
データの書き込みについては、メモリセル１は、書き込み時間が異なる第１の記憶回路２と第２の記憶回路３を有しているため、以下に説明するような方法で、それぞれの記憶回路へのデータを書き込む。
【００５０】
図３に、データの書き込みの際のタイミングチャートを示す。
このメモリセル１へデータを書き込む際には、ワードラインＷＬをハイレベルにする書き込み時間ｔＷを第１の記憶回路２の書き込み時間ｔ１より長くなるよう設定する。ここで、書き込み時間ｔＷとｔ１の差は、ごく短い期間（δｔ１）でよい。ここでは、書き込み時間ｔＷは、第２の記憶回路３の書き込み時間ｔ２より短いものとして説明する。
【００５１】
ローデコーダ１０は、ローアドレスに基づいたワードラインＷＬｉをハイレベルにセットする。ローデコーダ１０がワードラインＷＬｉをハイレベルにするとほぼ同時に、ＰＬ制御回路４は、電源ラインＰＬをハイレベルにセットする。併行して、読み出し／書き込み回路１１は、書き込みデータに対応して、カラムアドレスに基づいて選択したビットラインＢＬをハイレベル又はローレベルに、ビットラインバー／ＢＬをローレベル又はハイレベルにセットする。また、ソース制御回路７はソースラインＳＬを電源ラインＰＬが立ち上がった後ごく短時間接地状態（あるいはローレベル）を継続してから、フローティングにする。
【００５２】
ワードラインＷＬｉがハイレベルにされると、第１の転送用ＭＯＳＦＥＴ５、第２の転送用ＭＯＳＦＥＴ６がオンする。従って、第２の転送用ＭＯＳＦＥＴ６、第１の記憶回路２、第１の転送用ＭＯＳＦＥＴ５を介して、書き込み時間ｔＷの間に第１の記憶回路２と第２の記憶回路３のそれぞれにビットラインＢＬとビットラインバー／ＢＬの電位差に応じた電流が流れ、第１の記憶回路２と第２の記憶回路３とに並行してデータが書き込まれる。
【００５３】
書き込み時間ｔＷ経過後、ワードラインＷＬはローレベルに戻される。そして、次のアクセス対象のメモリセル１に接続されたワードラインＷＬｊがハイレベルにされる。
【００５４】
ワードラインＷＬｉがローレベルに戻されてからも、所定の時間が経過するまで、ＰＬ制御回路４は電源ラインＰＬをハイレベルに維持し続ける。書き込み時間ｔＷが経過した段階では、第１の記憶回路２へのデータの書き込みは完了している。一方、第２の記憶回路３へのデータの書き込みは完了していない。従って、第１の記憶回路２に記憶されているデータが、第２の記憶回路３に書き込まれる。
【００５５】
電源ラインＰＬがハイレベルを維持する時間ｔＷ２は、第２の記憶回路３の書き込み時間ｔ２より長くなるよう設定する。ここで、時間ｔＷ２と書き込み時間ｔ２との差は、ごく短い期間（δｔ２）でよい。
【００５６】
書き込み時間ｔＷ２が経過した後、ＰＬ制御回路４は電源ラインＰＬをローレベルに戻す。併行して、ソース制御回路７はソースラインＳＬを接地（あるいはローレベル）にする。ただし、ＰＬ制御回路４は、次のアクセス対象のメモリセル１が同一の電源ラインＰＬに接続されている場合には、電源ラインＰＬをハイレベルに維持する。
【００５７】
第２の記憶回路３へのデータの書き込み時間ｔＷ２は、第２の記憶回路３への書き込みに充分な時間（ｔ２＋δｔ２）となるよう設定される。このため、外部から見た書き込みサイクルの終了後でも、外部の書き込みサイクルとは独立して、第１の記憶回路２に記憶されているデータを利用して記憶回路３への書き込みが実行される。
【００５８】
このような構成により、ワードラインＷＬを不必要に長くハイレベルに維持する必要がなく、第１の記憶回路２よりデータの書き込み時間が長い第２の記憶回路３にデータを記憶させることができる。
【００５９】
例えば、第２の記憶回路３のデータ保持時間τ２が１０年といった長い時間である場合、記憶回路３への書き込み後、第１の記憶回路２のデータ保持期間τ１より長い期間メモリセル１への電源供給を停止しても、再び電源を投入した後に、第２の記憶回路３が記憶するデータを利用して第１の記憶回路２のデータを復旧することができる。このようにして、不揮発性メモリを実現することができる。また、記憶回路３への書き込み後、メモリセル１への電源供給を停止することでスタンバイ電流をほぼゼロとすることが可能である。
【００６０】
なお、上述の説明では、書き込み時間ｔＷの間に第１の記憶回路２と第２の記憶回路３とに並行してデータが書き込まれるとしたが、例えば、書き込み時間ｔＷには、第１の記憶回路２のみにデータが書き込まれるようにし、書き込み時間ｔＷが経過してから、つまり、ワードラインＷＬｉがローレベルに戻されてから、電源ラインＰＬがハイレベルを維持している間に、第１の記憶回路２のみにデータが書き込まれるようにしてもよい。
【００６１】
（第２の実施形態）
次に、上述のメモリセル１を使用した記憶装置の一例について説明する。
第２の実施形態に係る記憶装置２０は、第１の実施形態に係るメモリセル１を用いている。ここで、記憶装置２０は、複数のメモリセル１を含むグループ（以下、グレイン）単位でメモリセル１に電源を供給するパワーゲーティングを行う。
【００６２】
図４は、記憶装置２０に含まれるグレイン２５の構成を示すブロック図である。グレイン２５は、同一ワードライン上の２Ｎ個（Ｎは整数）のメモリセル１を含む。２Ｎは、例えば、１６、３２、６４等である。また、メモリセル１の構成は、第１の実施形態と同様である。また、メモリセル１の読み出し、書き込みの方法も第１の実施形態と同様である。
【００６３】
各グレイン２５には、１個のＰＬ制御回路４が割り当てられている。ＰＬ制御回路４と各メモリセル１は、電源ラインＰＬを介して接続されている。ＰＬ制御回路４は、制御部（図示せず）と制御ラインＧＲＡＩＮを介して接続されている。制御部は、制御ラインＧＲＡＩＮを介して、同一ワードライン上の複数のグレイン２５（ＰＬ制御回路４）に接続されている。制御部は、制御ラインＧＲＡＩＮにより、記憶装置２０に含まれる複数のグレイン２５のうち、ローデコーダ１０が選択するワードラインＷＬ上の１個のグレイン２５を選択する。従って、制御ラインＧＲＡＩＮにより選択されたグレイン２５に割当てられているＰＬ制御回路４が活性化される。
【００６４】
従って、同一ワードラインＷＬ上のメモリセル１のうち、活性化されたＰＬ制御回路４に接続されているメモリセル１に電源が供給される。このようにして、グレイン単位でデータを書き込むことができる。
【００６５】
前述したように、第１の実施形態に係るメモリセル１は、第２の記憶回路３のデータ保持時間τ2を第１の記憶回路２のデータ保持時間τ1より長くなるように設定している。例えば、第２の記憶回路３のデータ保持時間τ2を１０年以上として構成することで、不揮発性メモリを実現することができる。
【００６６】
以下、第２のデータ記憶回路３に使用する記憶素子について述べる。
例えば、磁気抵抗トンネル接合（Magnetic Tunnel Junction: ＭＴＪ）素子、抵抗変化型メモリ(ＲｅＲＡＭ)、相変化メモリ（ＰＣＲＡＭ）等の不揮発性の記憶素子を使用して第２のデータ記憶回路３を構成することができる。
【００６７】
図５（ａ）、（ｂ）に、ＭＴＪ素子３０の構造と抵抗変化の様子を示す。（ｃ）は抵抗特性を説明するための図である。図６は、ＭＴＪ素子３０の抵抗変化を示す電流−電圧特性を示す図である。
【００６８】
図５（ａ），（ｂ）に示すように、ＭＴＪ素子３０は、トンネル障壁層３０ａで隔てられた固定層３０ｂ及び自由層３０ｃから構成されている。固定層３０ｂは、図の上向き矢印（↑）で示す磁化方向が固定されている層である。固定層３０ｂは、強磁性固定層とも呼ばれている。自由層３０ｃは磁化の向きが固定されていない層である。自由層３０ｃは、強磁性自由層とも呼ばれている。トンネル障壁層３０ａは、ＭｇＯやＡｌ2Ｏ3の薄膜で形成されている。固定層３０ｂ及び自由層３０ｃは、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。
【００６９】
図５（ａ）左に示すように、固定層３０ｂと自由層３０ｃの磁化の向きが逆を向いている状態を反平行状態と呼ぶ。図５（ｂ）左に示すように、固定層３０ｂと自由層３０ｃの磁化の向きがそろっている状態を平行状態と呼ぶ。
【００７０】
図５（ｃ）に示すように、ＭＴＪ素子３０に電圧Ｖを印加すると、電流Ｉが流れる。図６に、ＭＴＪ素子３０の抵抗変化を示す電流−電圧特性を示す図を示す。図６に示すように、ＭＴＪ素子３０に、順方向または逆方向の電流を流すと、ＭＴＪ素子３０の抵抗状態が変化する。図５(ａ）、（ｂ）に示すように、ＭＴＪ素子３０が反平行状態であるとき、ＭＴＪ素子３０に順方向電流を流し、その電流Ｉが所定の値（Ｉｃ０）を超えると、自由層３０ｃの磁化方向が反転し、ＭＴＪ素子３０は平行状態に遷移する。また、ＭＴＪ素子３０が平行状態であるとき、ＭＴＪ素子３０に逆方向電流を流し、その電流Ｉが所定の値（Ｉｃ１）を超えると、自由層３０ｃの磁化方向が反転し、ＭＴＪ素子３０は反平行状態に遷移する。
【００７１】
平行状態では、ＭＴＪ素子３０の抵抗値は低く（低抵抗状態）、その抵抗値をＲＰと表す。反平行状態では、ＭＴＪ素子３０の抵抗値は高く(高抵抗状態）、その抵抗値をＲAPと表す。ＭＴＪ素子３０を使用したメモリにおいては、ＭＴＪ素子３０に順方向又は逆方向の電流を流し、抵抗状態を変化させ、それぞれの状態を"０"、"１"と対応づけることで情報を記憶する。このように、ＭＴＪ素子３０に電流を流すことにより、自由層３０ｃの磁化方向を変える方法は、スピン注入方式やスピン注入磁化反転と呼ばれる。この方法では、自由層３０ｃの磁化を変えるための外部磁場は不要である。
【００７２】
次に、ＲｅＲＡＭについて説明する。
図７（ａ）は、ＲｅＲＡＭのメモリセル３２の構造を示す断面図である。（ｂ）はメモリセル３２の電流電圧特性である。図７（ａ）に示すように、ＲｅＲＡＭのメモリセル３２は、下部電極３２ａと、金属酸化物層３２ｂと、上部電極３２ｃと、が順に積層されて構成されている。図７（ａ）では、金属酸化物層３２ｂとしては、ペロブスカイト系複合酸化物が使用されている。
【００７３】
図８に、別の構造のＲｅＲＡＭのメモリセルを示す。
図８（ａ）は、ＲｅＲＡＭのメモリセル３３の構造を示す断面図である。（ｂ）はメモリセル３３の電流電圧特性である。メモリセル３３は、メモリセル３２と同様に下部電極３３ａと、金属酸化物層３３ｂと、上部電極３３ｃと、が順に積層されて構成されている。メモリセル３２との違いは、図８（ａ）に示すように金属酸化物層３３ｂとして、ＮｉＯ、ＦｅＯ、ＴｉＯ2等の二元系酸化物を用いている点である。
【００７４】
図７（ｂ）、図８（ｂ）に示すように、メモリセル３２、メモリセル３３のいずれも、下部電極３２ａ（または３３ａ）と上部電極３２ｃ（３３ｃ）との間に電圧を印加すると金属酸化物層３２ｂ（または３３ｂ）の抵抗値が変わる。この特性を利用して、ＲｅＲＡＭの金属酸化物層３２ｂ（または３３ｂ）の高抵抗状態と低抵抗状態とを、"１"と"０"に対応させて情報を記憶させることができる。
【００７５】
次に、ＰＣＲＡＭ（Phase Change Random Access Memory、相変化メモリ）について説明する。
図９（ａ）は、ＰＣＲＡＭのメモリセル３４の構造を示す断面図である。（ｂ）は電流電圧特性を示す図である。図９（ａ）に示すように、ＰＣＲＡＭのメモリセル３４は、下部電極３４ａと、カルコゲナイド層３４ｂと、上部電極３４ｃと、が順に積層されて構成されている。カルコゲナイド層３４ｂの材料は、例えばＧｅ2Ｓｂ2Ｔｅ5である。
【００７６】
図９（ｂ）に示すように、ＰＣＲＡＭのメモリセル３４の電流電圧特性は、カルコゲナイド層３４ｂの状態で変化する。カルコゲナイド層３４ｂが結晶の場合に低抵抗状態になり、カルコゲナイド層３４ｂがアモルファス化している場合に高抵抗状態となる。ＰＣＲＡＭのメモリセル３４では、上記のカルコゲナイド層３４ｂの高抵抗状態と低抵抗状態とを"１"と"０"に対応させて情報を記憶させることができる。
【００７７】
上述したように、ＭＴＪ素子、ＲｅＲＡＭ、ＰＣＲＡＭのいずれも、高抵抗状態と低抵抗状態とを切り替えて情報を記憶する。
【００７８】
以下、これらの記憶素子の抵抗状態の切り替え（スイッチング）の時間について説明する。図１０（ａ）は抵抗特性を説明するための図、（ｂ）は状態パラメータとエネルギーの関係を示す図、（ｃ）は抵抗素子のスイッチングにかかる時間を示すタイムチャートである。
【００７９】
図１０（ａ）に示すように、記憶素子に電圧Ｖｐを印加すると、電流Ｉが流れる。上述した第２の記憶回路３に用いる記憶素子（ＭＴＪ素子、ＲｅＲＡＭ、ＰＣＲＡＭ等）は電圧Ｖｐにより流れる電流Ｉが変化する。つまり、電圧Ｖｐの印加によりその抵抗状態が高抵抗から低抵抗に変化する。例えば高抵抗を"１"とし、低抵抗を"０"に対応させて記憶させることができる。一般的に、図１０（ｂ）に示すように記憶素子はエネルギーの低い二つの状態"０"と"１"を持ち、その間にエネルギーＥの障壁(バリヤ)が存在することでデータを安定に保持していることが知られている。データを書き換えるということは、系にその障壁Ｅを超えるエネルギーを与えて、系を逆の状態にスイッチさせることである。図１０（ｃ）に示すように、電圧Ｖｐを印可して時間ｔAが経過したときに、その電流Ｉが変化し始め、さらに時間ｔBが経過したときに電流Ｉが定常状態となっている。
【００８０】
つまり、記憶素子がスイッチングするためには、記憶素子にエネルギーを与え始めてから状態が切り替わるまでのｔA＋ｔBの時間が必要である。ここで、ｔAを潜伏時間、ｔBを遷移時間とする。
【００８１】
本実施形態の記憶装置２０によれば、第１の記憶回路２に書き込まれたデータを使って第２の記憶回路３へ書き込み時間t2以上の時間（ｔA＋ｔB）で書き込みを行った後に電源を落とすことで、スタンバイ電流をほぼゼロ化することが可能である。さらに、第１の記憶回路２の専有面積を小さくできる。スタンバイ時間をデータ保持時間τ2まで延ばしても正常な書き込みと読み出しが保証される。τ2＞１０年とすれば不揮発性メモリを実現できる。
【００８２】
（第１の実施形態の具体例）
以下、図４に示した記憶装置２０に用いるメモリセル１の具体例を説明する。
図１１は、メモリセル１の具体例の回路図である。図１２は、タイミングチャートである。
【００８３】
ここでは、第１の記憶回路２は、いわゆるＳＲＡＭから構成され、第二の記憶回路はＭＴＪ素子３０、３１から構成される。
【００８４】
第１の記憶回路２は、第１のインバータ１２と、該第１のインバータ１２に接続される第１の転送用ｎ型ＭＯＳＦＥＴ５と、第２のインバータ１４と、該第２のインバータ１４に接続される第２の転送用ｎ型ＭＯＳＦＥＴ６と、を含んで構成されている。
【００８５】
第１のインバータ１２は、負荷となる第１のｐ型ＭＯＳＦＥＴ１６と第１の駆動用ｎ型ＭＯＳＦＥＴ１７とから構成されている。第１の駆動用ｎ型ＭＯＳＦＥＴ１７のドレインは第１のｐ型ＭＯＳＦＥＴ１６のドレインに接続され、第１の駆動用ｎ型ＭＯＳＦＥＴ１７のソースは接地されている。第１の駆動用ｎ型ＭＯＳＦＥＴ１７のゲートは第２の転送用ｎ型ＭＯＳＦＥＴ６の主電極の一端に接続されている。第２の転送用ｎ型ＭＯＳＦＥＴ６の主電極の他端はビットラインバー／ＢＬに接続され、第２の転送用ｎ型ＭＯＳＦＥＴ６のゲートはワードラインＷＬに接続されている。
【００８６】
第２のインバータ１４は、負荷となる第２のｐ型ＭＯＳＦＥＴ１８と、第２の駆動用ｎ型ＭＯＳＦＥＴ１９とから構成されている。第２の駆動用ｎ型ＭＯＳＦＥＴ１９のドレインは第２のｐ型ＭＯＳＦＥＴ１８のドレインに接続され、第２の駆動用ｎ型ＭＯＳＦＥＴ１９のソースは接地されている。第２の駆動用ｎ型ＭＯＳＦＥＴ１９のゲートは第１の転送用ｎ型ＭＯＳＦＥＴ５の主電極の一端に接続されている。第１の転送用ｎ型ＭＯＳＦＥＴ５の主電極の他端はＢＬに接続され、第１の転送用ｎ型ＭＯＳＦＥＴ５のゲート及び第２の転送用ｎ型ＭＯＳＦＥＴ６のゲートはワードラインＷＬに接続されている。
【００８７】
第１及び第２のｐ型ＭＯＳＦＥＴ１６及び１８のソースは、共に電源ラインＰＬに接続されている。
【００８８】
第１及び第２の駆動用ｎ型ＭＯＳＦＥＴ１７及び１９のソースは共に接続されている。図４に示す例では、ソースは接地されている。
【００８９】
第１の駆動用ｎ型ＭＯＳＦＥＴ１７のドレインは、第２の駆動用ｎ型ＭＯＳＦＥＴ１９の入力端子となるゲートに接続されている。第２の駆動用ｎ型ＭＯＳＦＥＴ１９のドレインは、第１の駆動用ｎ型ＭＯＳＦＥＴ１７の入力端子となるゲートに接続されている。これらの第１の駆動用ｎ型ＭＯＳＦＥＴ１７，１９のドレインとゲートとの接続は、交差型（クロスカップルとも呼ばれている。）配線或いはたすきがけ配線と呼ばれている。
【００９０】
第１のインバータ１２と第２のインバータ１４は、ＳＲＡＭを構成する。このＳＲＡＭは、ＣＭＯＳインバータをクロスカップルさせたラッチを含み、ＣＭＯＳラッチとも呼ばれる。
【００９１】
第２の記憶回路３は、第１のスピン注入型ＭＴＪ素子３０、第２のスピン注入型ＭＴＪ素子３１から構成されている。
【００９２】
第１のスピン注入型ＭＴＪ素子３０の一端は、第１のインバータ１２の出力端子と第１の転送用ｎ型ＭＯＳＦＥＴ５との接続点Ｃ（データ記憶ノード又は接続ノードとも呼ぶ。）に接続されている。第２のスピン注入型ＭＴＪ素子３１の一端は、第２のインバータ１４の出力端子と第２の転送用ｎ型ＭＯＳＦＥＴ６との接続点Ｄ（データ記憶ノード又は接続ノードとも呼ぶ。）に接続されている。第１及び第２のスピン注入型ＭＴＪ素子３０，３１の他端は、共にソースラインＳＬに接続されている。
【００９３】
なお、第１のスピン注入型ＭＴＪ素子３０において、固定層３０ｂと自由層３０ｃとの間の層はトンネル障壁層３０ａである。
【００９４】
次に、メモリセル１の動作について説明する。
以下の説明においては、図１１に示すメモリセル１が、図１に示すのと同様にＰＬ制御回路４、ＳＬ制御回路７等に接続されているものとする。
また、以下、ソースラインＳＬ、ワードラインＷＬ、電源ラインＰＬ、ビットラインＢＬ、ビットラインバー／ＢＬに印加される信号を、それぞれＳＬ、ＷＬ、ＰＬ、ＢＬ、／ＢＬと略称する。
図１２に、上から下にＷＬ、ＰＬ、ＳＬ、ＢＬ、／ＢＬの電圧波形を示す。
【００９５】
（第１の記憶回路の書き込み）
図１２に示すタイミングチャートは、図１１のメモリセル１からデータを読み出した直後にそのデータとは逆のデータを書き込むサイクルを表している。
時間τONの間、ＳＬをローレベルを保ったまま、ワードラインＷＬと電源ラインＰＬが同時にハイレベルに立ち上げられる。よって、第１及び第２のスピン注入型ＭＴＪ素子３０，３１に記憶されていたデータがＣＭＯＳラッチ回路（第１の記憶回路２）へ読み出される。その後、ＢＬと／ＢＬの反転により、逆データが入力されると、ＣＭＯＳラッチ回路への書き込み動作が実行される。時間ｔwが経過すると、ワードラインＷＬはローレベルにセットされ、外部からの書き込み動作が終了する。ＣＭＯＳラッチ回路（第１の記憶回路２）及びスピン注入型ＭＴＪ素子３０，３１（第２の記憶回路３）にデータを書き込む期間中、ＳＬ制御回路７は、ＳＬをフローティング状態となるように制御する。このとき、実際には、ＳＬはＢＬと／ＢＬの電位の中間の電位に固定されている。なお、ＢＬと／ＢＬの電位は第１及び第２のスピン注入型ＭＴＪ素子３０，３１（第２の記憶回路３）の抵抗比により決まる。
【００９６】
（第２の記憶回路の書き込み）
ＣＭＯＳラッチ回路（第１の記憶回路）の書き込み時間ｔwがスピン注入型ＭＴＪ素子３０，３１（第２の記憶回路３）の書き込み時間よりも短い場合には、ｔwの書き込み時間経過後にＷＬがローレベルになった時点では、スピン注入型ＭＴＪ素子３０，３１（第２の記憶回路３）にはまだ新しいデータが書き込まれていない。しかし、ＰＬ制御回路４は、更にτOFFの時間にわたってＰＬがハイレベルとなるよう制御し、かつ、ＳＬ制御回路７がＳＬがフローティング状態となるよう制御する。このため、第１及び第２のスピン注入型ＭＴＪ素子３０，３１に直列に書き込み電流が流れる（図１１参照）。よって、第１の記憶回路２に書き込まれた新しいデータを使って第２の記憶回路３に書き込みが正しく実行される。τOFFとして第１及び第２のスピン注入型ＭＴＪ素子３０，３１のスイッチング時間(書き込み時間ｔ2)以上を設定しておけば、ＷＬに入力されるパルス幅（時間ｔw）が時間ｔ2より短くても、第１及び第２のスピン注入型ＭＴＪ素子３０，３１のスイッチングは保証される。
上述したメモリセル１は、６個のトランジスタと２個のスピン注入型のＭＴＪ素子３０、３１から構成されるため、セルの専有面積をコンパクトにすることができる。よって、記憶装置を小型化することが可能である。さらに、電源ラインＰＬを制御することで、電力を印加しないでＭＴＪ素子３０、３１の記憶状態を長期間にわたり保持できるので、電力の消費を押さえることができる。
【００９７】
（第２の実施形態の具体例）
以下、図４に示した第２の実施形態にかかる記憶装置２０の具体例を説明する。
図１３に、記憶装置２０の具体例として記憶装置２０Ａの回路構成を示す。図１４は、グレイン２５のＰＬ／ＳＬドライバ２７の回路図である。図１３に示すように、記憶装置２０Ａにおいては、各行に複数のメモリセル１が配置され、これらの複数のメモリセル１が１つのグレイン２５を構成する。
【００９８】
図１４に示すように、ＰＬ／ＳＬドライバ２７は、ＷＬとＧＲＡＩＮが入力される第１の２入力ＮＡＮＤ４１と、第１の２入力ＮＡＮＤ４１の出力に接続される第１のインバータ４２と、第１のインバータ４２に接続されるフリップフロップ４３と、フリップフロップ４３の出力に接続される第２のインバータ４４と、第２のインバータ４４の出力に接続される第１の遅延回路４５（遅延時間はτON）と、遅延回路４５に接続される第３のインバータ４６と、第３のインバータ４６に接続されるｎ型ＭＯＳＦＥＴ４７とを含む。さらに、ＰＬ／ＳＬドライバ２７は、第１の２入力ＮＡＮＤ４１の出力に接続される第２の２入力ＮＡＮＤ４８と、この第２の２入力ＮＡＮＤ４８の入力に接続される第２の遅延回路４９（遅延時間はτOFF）と、第２の２入力ＮＡＮＤの出力に接続される第４のインバータ５１とを含む。
【００９９】
ＧＲＡＩＮ信号がハイレベルにセットされているグレイン２５では、ＷＬが立ち上がると同時にＰＬが立ち上がり、ＧＮＤに落としていたＳＬを遅延時間τON経過後にフローティング状態にする。ＷＬの立ち下がりから遅延時間τOFF経過後にＰＬがＧＮＤに落ちる。
【０１００】
（ｍ×ｎ×Ｎビットのサブアレー構成）
次に、上述のグレイン２５をサブアレーとして配置する例を説明する。
図１５に、本発明のｍ×ｎ×Ｎビットのサブアレー５０からなる記憶装置２０Ｂの構成を示す。記憶装置２０Ｂは、複数のグレイン２５（グレイン0、グレイン1、・・・、グレインm-1）を含む。グレイン２５（グレイン0、グレイン1、・・・、グレインm-1）は、マルチプレクサ（ＭＵＸ）５３、センスアンプ（ＳＡ）５４、グレインセレクト５５（グレイン選択回路）に接続されている。さらに、Ｎ行のＷＬ0〜ＷＬN-1は、ローデコーダ５６（ＷＬデコーダとも呼ばれている。）、ＷＬドライバ５７（ワード線駆動回路とも呼ばれている。）に接続されている。１つのグレイン２５は、ｎ個のメモリセル１を含む。一つのワード線には、ｍ個のグレイン２５が配置されている。
【０１０１】
（サブアレー構成における連続アクセスの場合の動作）
以下、上述したようなサブアレー構成での連続アクセスの動作について説明する。
図１６に、独立した複数のグレイン２５（グレインｍ、グレインｍ’）が連続して選択された場合のタイミングチャートを示す。（ａ）に示すように、ＷＬNとＧＲＡＩＮmにより選択されたＰＬ／ＳＬドライバ２７がアクティブにされる。よって、ＰＬ／ＳＬドライバ２７は、ＰＬmをハイレベルにセットする。ＰＬ／ＳＬドライバ２７は、ＷＬNとＧＲＡＩＮmの立ち下がり後、時間τOFFの間ＰＬmをハイレベルに維持する。このようにして、ＰＬmに接続されているグレインｍが活性化される。（ｂ）でも、同様に、ＷＬN'とＧＲＡＩＮm'により選択されたＰＬ／ＳＬドライバ２７がアクティブにされる。ＰＬ／ＳＬドライバ２７は、ＷＬN'とＧＲＡＩＮm'の立ち下がり後、時間τOFFの間ＰＬm'をハイレベルに維持する。このようにして、ＰＬm'に接続されているグレインｍ’が活性化される。
【０１０２】
ここでは、独立した複数のグレイン２５へ高速サイクルで連続アクセスする場合を説明した。それぞれのグレイン２５の中のセルの書き込み時間がτOFFとして保証されているため、それぞれのグレイン２５の中のセルの書き込みが正しく実行される。
【０１０３】
図１７は、同一のＷＬに接続されている複数のグレイン２５に連続してアクセスするときのタイミングチャートである。
（ａ）に示すように、ＷＬNとＧＲＡＩＮmにより選択されたＰＬ／ＳＬドライバ２７がアクティブにされる。よって、ＰＬ／ＳＬドライバ２７は、ＰＬmをハイレベルにセットする。ＰＬ／ＳＬドライバ２７は、ＷＬNの立ち下がり後、時間τOFFの間ＰＬmをハイレベルに維持する。このようにして、ＰＬmに接続されているグレインｍが活性化される。その後、（ｂ）に示すように、ＷＬNとＧＲＡＩＮm’により選択された別のＰＬ／ＳＬドライバ２７がアクティブにされる。このＰＬ／ＳＬドライバ２７は、ＷＬNとＧＲＡＩＮm’ の立ち下がり後、時間τOFFの間ＰＬm'をハイレベルに維持する。このようにして、ＰＬm'に接続されているグレインｍ’が活性化される。
【０１０４】
ここでは、同一ＷＬに所属するグレインが引き続いて高速にアクセスされた場合を説明した。はじめのグレインｍも次にアクセスされたグレインｍ'もそれぞれτOFFの書き込み時間が確保されているため、それぞれのグレインの中のセルの書き込みが正しく実行される。さらに、はじめのグレインに対するＰＬmが必要以上に長く活性化されるということもない。
【０１０５】
図１８は、同じグレインが連続して選択された場合のタイミングチャートである。
同じグレインｍが引き続いて高速にアクセスされた場合には、ＰＬmは最後のアクセスにおける書き込み時間を保証するために、最後のＷＬの立下りからτOFFを確保するように制御される。
【０１０６】
上記何れの場合においても、高速書き込みを行う際に、グレイン２５単位でτOFFを確保することで、ＭＴＪ素子３０，３１は安全にスイッチングが実施される。さらに、各グレイン２５のＰＬはτOFF以上には活性化されないために、無駄なパワーを消費しない。
【０１０７】
図１２に示すように、第１の実施形態の具体例においては、ＷＬの立ち上がりと同時にＰＬを立ち上げている。一方、ＳＬはＷＬ、ＰＬの立ち上がり開始から一定の短い期間（τON）接地状態にされ、その後フローティング状態になるように制御される。このτONの期間にＭＴＪ素子３０，３１に記憶されていたデータがＣＭＯＳラッチ回路（第１の記憶回路２）へロードされる。よって、ＷＬ立ち上げ直後に実行される読み出し動作においてＰＬがオフしていた以前のデータを正しく外部へ読み出せる。
【０１０８】
その後、ＣＭＯＳラッチ回路（第１の記憶回路２）に対して書き込み動作が開始し、高速サイクルで書き込み動作が終了しても、ＷＬがローレベルに立ち下げられた後にＰＬはτOFFの期間にわたりハイレベルを保つため、ＣＭＯＳラッチ回路（第１の記憶回路２）に記憶されているデータを利用してＭＴＪ素子３０，３１のスイッチングがゆっくりと実行される。
【０１０９】
従って、外部からのＣＭＯＳラッチ回路（第１の記憶回路２）に対する書き込みサイクルが高速化されても、セル内部においてはＭＴＪ素子３０，３１（第２の記憶回路３）のスイッチング時間より長い時間にわたり書き込みの時間が確保される。このために、ＣＭＯＳラッチ回路（第１の記憶回路２）からＭＴＪ素子３０，３１へのデータのバックアップが問題なく実施される。このようにしてデータの不揮発記憶が実行される。
【０１１０】
以上説明したように、本実施形態の記憶装置２０では、ＭＴＪ素子３０，３１を使った不揮発性記憶装置の書き込みサイクルを、ＭＴＪ素子３０，３１のスイッチング時間よりも高速化できる。このように、高速なＭＴＪ不揮発性記憶装置を提供できる。
【０１１１】
図１９は、ＭＴＪ素子のスイッチング時間とスイッチング確率の関係を示す図である。図の横軸はＭＴＪ素子のスイッチング時間であり、縦軸はＭＴＪ素子のスイッチング確率である。図１９に示すように、一定電流でＭＴＪ素子をスイッチングさせる場合、スイッチング時間を長くすればするほど、ＭＴＪ素子がスイッチングする確率は大きくなる。スイッチング電流が小さいほど、所定のスイッチング確率を達成するためには長いスイッチング時間が必要となる。
【０１１２】
従って、本発明の別の効果として、書き込み確率を向上させ安定的にデータを書き込める小型の記憶装置２０を提供できる。従来は、書き込み時間tで製品化に必要なスイッチング確率Ｐを実現するためには、大きな書き込み電流（例えば、ＩSW1）が必要であった。ＭＴＪのスイッチング電流は、セルのトランジスタサイズにより決まるため、大きな書き込み電流を流すためには、セルのトランジスタサイズ（セルサイズ）を大きくする必要があった。しかし、本発明の記憶装置１０では、外部書き込み時間ｔを内部書き込み時間Ｔに引き伸ばすため、従来必要とされた書き込み電流ＩSW1よりも小さい電流ＩSW3でデータを書き込むことができる。よって、セルサイズを小さくすることができる。
【０１１３】
製品化するために必要とされるスイッチング確率がＰであるとして、ＩSW3の電流に対応する小さなセルで高速書き込み時間ｔのメモリを設計したい場合、従来技術ではスイッチング確率がｐまで小さくなる。このため、実用化することが困難であった。しかしながら、本発明によれば、スイッチング確率をｐより大きくすることができ、Ｐまで上昇させることが可能となり、高速で高密度な不揮発性の記憶素子を提供することができる。
【０１１４】
（第３の実施形態）
第３の実施形態として、ＭＴＪ素子３０，３１の別の書き込み方法について説明する。
図２０にタイミングチャートを示す。図１１に示すメモリセル１に入力されるＳＬの波形が図１２に示した波形とは異なる。ここでは、ＭＴＪ素子の書き込み期間の中でＳＬのレベルを切り替え、２個のＭＴＪ素子を順次書き換える。
【０１１５】
ここでは、一方のＭＴＪ素子にデータを書き込むのに必要な時間をＭＴＪ書き込み時間１、他方のＭＴＪ素子にデータを書き込むのに必要な時間をＭＴＪ書き込み時間２とする。また、ＭＴＪ書き込み時間１及びＭＴＪ書き込み時間２は、何れもＭＴＪ素子３０、３１のスイッチング時間ｔ２よりも長くなるよう設定される。
【０１１６】
ＷＬがローレベルに下がってから時間τBが経過するまで、ＳＬはローレベルを維持するよう制御される。外部書き込みが開始してから時間τBが経過するまでの間）、一方のＭＴＪ素子に書き込みが行われる。ＭＴＪ書き込み時間１はｔw＋τBである。時間τB経過後、ＳＬはハイレベルにセットされる。ＷＬがローレベルに下がってから時間τAが経過するまでの期間中には、他方のＭＴＪ素子に書き込みが行われる。他方のＭＴＪ素子にデータを書き込むのに必要な時間であるＭＴＪ書き込み時間２はτA-τBである。時間τA-τB経過後、ＳＬはローレベルにセットされる。
【０１１７】
ＭＴＪ書き込み時間１は、ＳＬはローレベルにセットされているため、一方のＭＴＪ素子３０が平行から反平行（Ｐ→ＡＰ）の状態に書き換えられる。ＭＴＪ書き込み時間２は、ＳＬがハイレベルにセットされているため、他方のＭＴＪ素子３１が反平行から平行（ＡＰ→Ｐ）の状態に書き換えられる。
【０１１８】
ここで、τA、τBは、ＭＴＪ書き込み時間１、ＭＴＪ書き込み時間２、ＣＭＯＳラッチ回路（第１の記憶回路）の書き込み時間ｔwに応じて、変動する値である。
【０１１９】
（グレインにおけるＭＴＪの平行、反平行の書き込み）
ＭＴＪ書き込み期間の中でＳＬのレベルを切り替えて、２回に分けて、ＭＴＪ素子３０，３１を順次書き換える方法は、実施形態１のサブアレーにも適用できる。グレイン２５を含むサブアレーの構成は、図１３と同様である。グレイン２５のＰＬ／ＳＬドライバ２７Ａは、図１４とは異なり、τA及びτBの遅延時間を発生する構成を備える。
【０１２０】
図２１は、グレイン２５のＰＬ／ＳＬドライバ２７Ａの回路図である。ＰＬ／ＳＬドライバ２７Ａは、図１４の回路構成に加えて、次のような構成を含む。３入力のＮＡＮＤ回路６３と、３入力のＮＡＮＤ回路６３の出力に接続される第５のインバータ６４と、第２のフリップフロップ６５と、第２のフリップフロップ６５に接続される第６のインバータ６６及び第７のインバータ６７と、第１のフリップフロップ４３の入力と第２のフリップフロップ６５の入力との間に挿入される第８のインバータ６８及び第９のインバータ６９と、第１の２入力ＮＡＮＤ４１の出力と第２の２入力ＮＡＮＤ４８の入力との間に接続されるτA及びτBの遅延回路７１である。
【０１２１】
図２２に、独立した複数のグレイン２５が連続して選択された場合のタイミングチャートを示す。なお、図２２において図示していないが、ＧＲＡＩＮm、ＧＲＡＩＮm'には、ＷＬN、ＷＬN'と同じタイミングで信号が入力される。（ａ）に示すように、ＷＬNとＧＲＡＩＮmにより選択されたＰＬ／ＳＬドライバ２７がアクティブにされ、ＰＬmがハイレベルにセットされる。ＰＬmは、ＷＬNの立ち下がり後、時間τAの間、ハイレベルとなるよう維持される。ＷＬNの立ち下がり後、時間τBが経過するとＳＬmがハイレベルにセットされる。ＳＬmは、ＷＬNの立ち下がり後、τA−τBの間、ハイレベルとなるよう維持される。このようにして、ＰＬm、ＳＬmによってグレインｍが活性化される。
【０１２２】
図２２（ｂ）では、ＷＬN'とＧＲＡＩＮm'により選択されたＰＬ／ＳＬドライバ２７がアクティブにされる。ＰＬm'、ＳＬm'は、図２２（ａ）に示した場合と同様に、ＷＬN''の立ち下がり後、時間τA、時間τA−τBの間、ハイレベルとなるよう維持される。このようにして、ＰＬm'、、ＳＬm'によってグレインｍ'が活性化される。
【０１２３】
ここでは、独立の複数のグレインへ高速サイクルで連続アクセスする場合を説明した。それぞれのグレインの中のセルの書き込み時間がτA（τB及びτA-τB）として保証されているため、それぞれのグレイン２５の中のセルの書き込みが正しく実行される。
【０１２４】
図２３は、同一のＷＬに接続されている複数のグレイン２５が引き続いて選択された場合のタイミングチャートである。なお、図２３において図示していないが、ＧＲＡＩＮm、ＧＲＡＩＮm'には、ＷＬN、ＷＬN'と同じタイミングで信号が入力される。
【０１２５】
図２３（ａ）に示すように、ＷＬNとＧＲＡＩＮmにより選択されたＰＬ／ＳＬドライバ２７がアクティブにされる。よって、ＰＬmがハイレベルにセットされる。ＰＬ／ＳＬドライバ２７は、ＷＬNの立ち下がり後、時間τ1の間、ＰＬmをハイレベルに維持する。ＷＬNの立ち下がり後、時間τBが経過するとＳＬmがハイレベルにセットされる。ＳＬmは、ＷＬNの立ち下がり後、時間τA−τBの間、ハイレベルとなるよう維持される。このようにして、ＰＬm、ＳＬmによってグレインｍが活性化される。
【０１２６】
その後、ＷＬNとＧＲＡＩＮm’により、図２３（ｂ）に示すように、別のＰＬ／ＳＬドライバ２７がアクティブにされる。このＰＬ／ＳＬドライバ２７は、ＷＬNの立ち下がり後、時間τAの間ＰＬm'をハイレベルに維持する。また、このＰＬ／ＳＬドライバ２７は、ＷＬNの立ち下がり後、時間τBが経過するとＳＬm'をハイレベルにする。ＳＬm'は、時間τA−τBの間、ハイレベルとなるよう維持される。このようにして、ＰＬm'、ＳＬm'によってグレインｍ'が活性化される。
【０１２７】
ここでは、同一ＷＬに所属するグレインが引き続いて高速にアクセスされた場合を説明した。はじめのグレインｍも次にアクセスされたグレインｍ'もそれぞれτA（τB及びτA-τB）の書き込み時間が確保されため、それぞれのグレインの中のセルの書き込みが正しく実行される。例えば、はじめのグレインに対するＰＬmが必要以上に長く活性化されるということもない。
【０１２８】
図２４は、同じグレイン２５が連続して選択された場合のタイミングチャートである。このように、同じグレインｍが連続して高速にアクセスされた場合には、ＰＬmは最後のアクセスにおける書き込み時間を保証するために、最後のＷＬの立下りからτB及びτA-τBを確保するように制御される。
【０１２９】
上記の図２２〜２４の何れの場合においても、高速書き込みを行うために、グレイン２５単位でτA（τB及びτA-τB）を確保しており、ＭＴＪに安全にスイッチングが実施される。さらに、各グレイン２５のＰＬはＷＬの活性化時間＋τA以上には活性化されないために、無駄なパワーを消費しない。
【０１３０】
図２０に示すように、第３の実施形態においては、ＷＬの立ち上がりと同時にＰＬを立ち上げる。ＳＬは読み出し期間及び書き込み期間の前半部分にわたり接地状態（あるいはフローティング状態）にされ、ＷＬが立ち下がってから時間τB経過後にＶddレベルになるように制御される。あるいは、ＳＬを、前半Ｖddレベルにセットし、後半ＧＮＤレベルにセットしてもよい。この場合は実施例１（図１２）と同様に、ＰＬの立ち上がりからτON期間にわたりＳＬを接地状態（あるいはフローティング状態）にする必要がある。これは、ＰＬが立ち上がると同時にＭＴＪ素子３０，３１（第２の記憶回路３）に記憶されていたデータをＣＭＯＳラッチ回路（第１の記憶回路２）へ正しくロードするためである。よって、ＷＬ立ち上げ直後に実行される読み出し動作においてＰＬがオフしていた以前のデータを正しく外部へ読み出せる。
【０１３１】
その後、ＣＭＯＳラッチ回路（第１の記憶回路２）に対して書き込み動作が開始し、高速サイクルで書き込みが終了しても、ＷＬがローレベルに立ち下げられた後に、ＰＬはτAの期間にわたりハイレベルを維持するため、ＣＭＯＳラッチ回路（第１の記憶回路２）に記憶されているデータを利用してＭＴＪ素子３０，３１へゆっくりとスイッチングが実行される。
【０１３２】
従って、外部からＣＭＯＳラッチ回路回路（第１の記憶回路２）に対しての書き込みサイクルが高速化した場合であっても、セル内部においてはＭＴＪ素子３０，３１のスイッチング時間より長い時間にわたり書き込みの時間が確保されるために、データの不揮発記憶（ＣＭＯＳラッチ回路（第１の記憶回路２）からＭＴＪ素子３０，３１へのデータバックアップ）は問題なく実施される。
【０１３３】
第３の実施形態は第１の実施形態と比べて、ＭＴＪ素子３０，３１のスイッチング時に高い電圧がＭＴＪ素子３０，３１の両端子間に印加される。このため、ＣＭＯＳラッチ回路（第１の記憶回路２）への書き込みサイクルは短くなる。しかし、２対のＭＴＪ素子３０，３１を前半と後半の２回に分けてスイッチングさせるために、そのスイッチングのために余分の時間を必要とする。どちらの方式が書き込みサイクルを短縮できるかは、ＭＴＪ素子３０，３１のスイッチング特性と電圧によるので一概には判断できない。
【０１３４】
第１の実施形態では図１１に示すメモリセル１の構成を示したが、メモリセルの構成はこれに限られない。以下にメモリセルの他の構成を示す。
【０１３５】
（第４の実施形態）
図２５は、記憶装置２０に用いるメモリセル１Ａの回路図である。図２６は、タイミングチャートである。
図２５に示すように、本発明の記憶装置に用いるメモリセル１Ａは、図１１に示すメモリセル１の構成に加えて、読み出し専用に用いるＲＷＬと、ＲＢＬと、２つのｎ型ＭＯＳＦＥＴ７５，７６を有する。第１及び第２の読み出し用ｎ型ＭＯＳＦＥＴ７５，７６は、直列接続されている。第１の読み出し用ｎ型ＭＯＳＦＥＴ７５のソースは接地されている。第１の読み出し用ｎ型ＭＯＳＦＥＴ７５のドレインと、第２の読み出し用ｎ型ＭＯＳＦＥＴ７６のソースとが接続され、第２の読み出し用ｎ型ＭＯＳＦＥＴ７６のドレインがＲＢＬに接続されている。第１の読み出し用ｎ型ＭＯＳＦＥＴ７５のゲートは、ＳＲＡＭ２の右側のデータ記憶ノードに接続されている。第２の読み出し用ｎ型ＭＯＳＦＥＴ７６のゲートは、ＲＷＬに接続されている。
【０１３６】
上記構成によれば、揮発性の第１の記憶回路２に読み出し専用のパスを設けて、書き込みパスから分離しているので、微細化をしても、書き込みと読み出しが確実に行われると共に、不揮発性の記憶素子となる。
【０１３７】
図２６に示すように、ＲＷＬをハイレベルにして揮発性の第１の記憶回路２からデータを読み出す。不揮発性記憶素子のＭＴＪ素子３０，３１の書き込み時には、ＰＬをｔB以上の時間にわたりハイレベルにして、ＭＴＪ素子３０、３１を活性化させてデータを書き込む。
【０１３８】
（製造方法）
次に、本発明の記憶装置２０の製造方法について説明する。
最初に、Ｓｉ等の半導体からなる基板上に記憶装置２０のＭＴＪ素子３０，３１以外の回路をＣＭＯＳプロセスで形成し、その後で、スピン注入型のＭＴＪ素子３０，３１を形成する。
【０１３９】
具体的には、スピン注入型のＭＴＪ素子３０，３１の形成は、以下のように行う。
ＣＭＯＳ工程でＳＲＡＭ回路等を形成した後、ＳＲＡＭ回路のデータ記憶ノードＣとデータ記憶ノードＤを露出させ、データ記憶ノードＣとデータ記憶ノードＤの電極上にＭＴＪ素子３０，３１となる固定層３０ｂ，３１ｂとトンネル障壁層３０ａ，３１ａと自由層３０ｃ，３１ｃとの順に形成する。ＭＴＪ素子３０，３１の最上層は自由層３０ｃ，３１ｃである場合が多い。自由層３０ｃ，３１ｃは強磁性層を複数層積層した層としてもよい。この工程で、ＭＴＪ素子３０，３１の固定層３０ｂ，３１ｂが記憶装置のデータ記憶ノードＣとデータ記憶ノードＤに接続される。
【０１４０】
次に、基板の全面に層間絶縁層を堆積し、ＭＴＪ素子３０，３１の自由層３０ｃ，３１ｃとＳＬとを、フォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。
【０１４１】
次に、層間絶縁層上に所定の厚さの金属膜をスパッタ法などにより堆積し、ＭＴＪ素子３０，３１の自由層３０ｃ，３１ｃとＳＬとを接続する金属膜以外は選択エッチングによって除去する。この工程で、ＭＴＪ素子３０，３１の自由層３０ｃ，３１ｃが記憶装置２０のＳＬに接続される。スピン注入型のＭＴＪ素子の磁化方向は、ＣＭＯＳプロセスで形成される集積回路が形成されるおおむね面内方向であるか又はこの集積回路が形成される面内におおむね垂直方向であればよい。
【０１４２】
最後に保護膜（パッシベーション膜）を形成する。
上記の各材料の堆積には、スパッタ法やＣＶＤ法以外には、蒸着法、ＭＢＥ法、レーザアブレーション法などの通常の薄膜成膜法を用いることができる。所定の形状の電極や集積回路の配線を形成するためのマスク工程には、光露光やＥＢ露光などを用いることができる。
【０１４３】
次に、記憶装置に使用するＭＴＪ素子３０，３１について説明する。
スピン注入型のＭＴＪ素子３０，３１の書き込み電流は素子の微細化と共に縮小可能であり、Ｓｉ基板などの上に形成されるＣＭＯＳ集積回路からなる記憶装置と共に同一基板上に製作できるという利点を有している。さらに、ＭＴＪ素子３０，３１は、記憶装置のデータ記憶ノード上に堆積される層間絶縁層内に形成できる。このため、記憶装置２０ではＭＴＪ素子３０，３１の形成や接続による占有面積の増加はない。例えば、図１１に示すメモリセル１は、６トランジスタからなるＳＲＡＭとＭＴＪ素子３０，３１とを含むが、このメモリセル１の専有面積は、ＳＲＡＭの専有面積とほぼ等しい。
【０１４４】
以上のメモリセル１や記憶装置２０のアレー構成及びその動作説明から明らかなように、本発明の記憶装置２０によれば、ＭＴＪ素子３０，３１を使った不揮発性の第２の記憶回路３の書き込みサイクルを、揮発性の第１の記憶素子２のセルのトランジスタの大きさ（これによってスイッチング電流が決まる）で決まるＭＴＪ３０，３１のスイッチング時間よりも高速化できる。換言すれば、本発明によれば、高密度かつ高速なＭＴＪ不揮発性記憶装置を提供することができる。
【０１４５】
記憶装置２０では、ＭＴＪ素子３０，３１を６ＴＳＲＡＭのデータ記憶ノード上に形成できるので、一つメモリセルの専有面積を、６ＴＳＲＡＭのセルサイズとほぼ同じにできる。
【０１４６】
また、記憶装置２０のｗｒｉｔｅ／ｒｅａｄ性能は、従来の揮発性記憶素子である６ＴＳＡＲＡＭと同等である。さらに、記憶装置２０では、ＭＴＪ素子３０，３１を備えているので、不揮発性の記憶素子が実現される。このため、従来の６ＴＳＲＡＭとは異なり、スタンバイ電流をゼロにすることができる。
【０１４７】
本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【０１４８】
図１１に示す第１の実施形態、図１３に示す第２の実施形態の具体例では、第１の記憶回路２がＳＲＡＭから構成され、第２の記憶回路３がスピン注入型ＭＴＪ素子から構成されることを説明した。しかし、第１の記憶回路２、第２の記憶回路３は、他の構成の記憶回路、あるいは、１以上の記憶素子、から構成されてもよい。例えば、第２の記憶回路３は、ＲｅＲＡＭ、あるいはＰＣＲＡＭあるいは他の記憶素子から構成されてもよい。
【０１４９】
本出願は、２０１２年１２月２８日に出願された日本国特許出願２０１２−２８８５６７号に基づく。本明細書中に日本国特許出願２０１２−２８８５６７号の明細書、特許請求の範囲、図面全体を参照として取り込むものとする。
【産業上の利用可能性】
【０１５０】
この発明は、小型で高速の書き込みが可能で、スタンバイ時の電流が殆ど流れない記憶装置、メモリセル及びデータ書き込み方法を実現するといった分野に応用することができる。
【符号の説明】
【０１５１】
１，１Ａ：メモリセル
２：第１の記憶回路
３：第２の記憶回路
４：ＰＬ制御回路
５：第１の転送用ＭＯＳＦＥＴ
６：第２の転送用ＭＯＳＦＥＴ
７：ＳＬ制御回路
１１：読み出し／書き込み回路
１２：第１のインバータ
１４：第２のインバータ
１６：第１のｐ型ＭＯＳＦＥＴ
１７：第１の駆動用ｎ型ＭＯＳＦＥＴ
１８：第２のｐ型ＭＯＳＦＥＴ
１９：第２の駆動用ｎ型ＭＯＳＦＥＴ
２０，２０Ａ：記憶装置
２５：グレイン
２７，２７Ａ：ＰＬ／ＳＬドライバ
３０，３１；ＭＴＪ素子
３０ａ，３１ａ：トンネル障壁層
３０ｂ，３１ｂ：固定層
３０ｃ，３１ｃ：自由層
３２：ＲｅＲＡＭのメモリセル
３２ａ：下部電極
３２ｂ：金属酸化物層
３２ｃ：上部電極
３４：ＰＣＲＡＭのメモリセル
３４ａ：下部電極
３４ｂ：カルコゲナイド層
３４ｃ：上部電極
４１：第１の２入力ＮＡＮＤ
４２：第１のインバータ
４３：フリップフロップ
４４：第２のインバータ
４５：第１の遅延回路
４６：第３のインバータ
４７：ｎ型ＭＯＳＦＥＴ
４８：第２の２入力ＮＡＮＤ
４９：第２の遅延回路
５１：第４のインバータ
５３：マルチプレクサ
５４：センスアンプ
５５：グレインセレクト
５６：ローデコーダ
５７：ＷＬドライバ
６３：３入力のＮＡＮＤ回路
６４：第５のインバータ
６５：第２のフリップフロップ
６６：第６のインバータ
６７：第７のインバータ
６８：第８のインバータ
６９：第９のインバータ
７１：τ１及びτ２の遅延回路
７５：第１の読み出し用ｎ型ＭＯＳＦＥＴ
７６：第２の読み出し用ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図２１】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図３０】
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【図３１】
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【図１２】
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【図１６】
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【図１７】
2014104131.tif 000026
【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２３】
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【図２４】
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【図２９】
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【手続補正書】
【提出日】平成27年6月26日(2015.6.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
ＷＬがローレベルに下がってから時間τBが経過するまで、ＳＬはローレベルを維持するよう制御される。外部書き込みが開始してから時間τBが経過するまでの間、一方のＭＴＪ素子に書き込みが行われる。ＭＴＪ書き込み時間１はｔw＋τBである。時間τB経過後、ＳＬはハイレベルにセットされる。ＷＬがローレベルに下がってから時間τAが経過するまでの期間中には、他方のＭＴＪ素子に書き込みが行われる。他方のＭＴＪ素子にデータを書き込むのに必要な時間であるＭＴＪ書き込み時間２はτA-τBである。時間τA-τB経過後、ＳＬはローレベルにセットされる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１５１
【補正方法】変更
【補正の内容】
【０１５１】
１，１Ａ：メモリセル
２：第１の記憶回路
３：第２の記憶回路
４：ＰＬ制御回路
５：第１の転送用ＭＯＳＦＥＴ
６：第２の転送用ＭＯＳＦＥＴ
７：ＳＬ制御回路
１１：読み出し／書き込み回路
１２：第１のインバータ
１４：第２のインバータ
１６：第１のｐ型ＭＯＳＦＥＴ
１７：第１の駆動用ｎ型ＭＯＳＦＥＴ
１８：第２のｐ型ＭＯＳＦＥＴ
１９：第２の駆動用ｎ型ＭＯＳＦＥＴ
２０，２０Ａ：記憶装置
２５：グレイン
２７，２７Ａ：ＰＬ／ＳＬドライバ
３０，３１；ＭＴＪ素子
３０ａ，３１ａ：トンネル障壁層
３０ｂ，３１ｂ：固定層
３０ｃ，３１ｃ：自由層
３２：ＲｅＲＡＭのメモリセル
３２ａ：下部電極
３２ｂ：金属酸化物層
３２ｃ：上部電極
３３：メモリセル
３３ａ：下部電極
３３ｂ：金属酸化物層
３３ｃ：上部電極
３４：ＰＣＲＡＭのメモリセル
３４ａ：下部電極
３４ｂ：カルコゲナイド層
３４ｃ：上部電極
４１：第１の２入力ＮＡＮＤ
４２：第１のインバータ
４３：フリップフロップ
４４：第２のインバータ
４５：第１の遅延回路
４６：第３のインバータ
４７：ｎ型ＭＯＳＦＥＴ
４８：第２の２入力ＮＡＮＤ
４９：第２の遅延回路
５１：第４のインバータ
５３：マルチプレクサ
５４：センスアンプ
５５：グレインセレクト
５６：ローデコーダ
５７：ＷＬドライバ
６３：３入力のＮＡＮＤ回路
６４：第５のインバータ
６５：第２のフリップフロップ
６６：第６のインバータ
６７：第７のインバータ
６８：第８のインバータ
６９：第９のインバータ
７１：τＡ及びτＢの遅延回路
７５：第１の読み出し用ｎ型ＭＯＳＦＥＴ
７６：第２の読み出し用ｎ型ＭＯＳＦＥＴ
【国際調査報告】
2014104131.tif 000034
2014104131.tif 000035
2014104131.tif 000036