(57)【要約】  半導体素子が形成された半導体層と、半導体層の上面上に形成され、半導体素子と電気的に接続された第１の導体膜と、半導体層の側面上に形成され、半導体素子と電気的に接続された第２の導体膜と、第１の導体膜上に形成され、第１の導体膜を露出する開口部を有する第１の保護膜とを備え、半導体層の上面から第２の導体膜の上面までの高さは、半導体層の上面から第１の導体膜の上面までの高さと同じ、又は、低い半導体装置。
2015049852.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体層と、
前記半導体層の上面上に形成され、前記半導体素子と電気的に接続された第１の導体膜と、
前記半導体層の側面上に形成され、前記半導体素子と電気的に接続された第２の導体膜と、
前記第１の導体膜上に形成され、前記第１の導体膜を露出する開口部を有する第１の保護膜とを備え、
前記半導体層の前記上面から前記第２の導体膜の上面までの高さは、前記半導体層の前記上面から前記第１の導体膜の上面までの高さと同じ、又は、低い
半導体装置。
【請求項２】
前記開口部は、第１の開口部及び第２の開口部を含み、
前記第１の開口部の面積と前記第２の開口部の面積とが同一である
請求項１に記載の半導体装置。
【請求項３】
前記第１の開口部の周囲長と前記第２の開口部の周囲長とが同一である
請求項２に記載の半導体装置。
【請求項４】
前記開口部は、第１の開口部及び第２の開口部を含み、
前記第１の開口部の周囲長と前記第２の開口部の周囲長とが同一である
請求項１に記載の半導体装置。
【請求項５】
前記第２の導体膜には、複数の凹部が、互いに間隔を開けて設けられている
請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第２の導体膜上に形成された第３の導体膜を備え、
前記第２の導体膜と前記第３の導体膜とは段差を形成している
請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第３の導体膜は、前記第１の導体膜及び前記第２の導体膜よりも、実装基板と前記半導体装置とを接続する接続材料に対する濡れ性が良い
請求項６に記載の半導体装置。
【請求項８】
前記半導体層の前記側面は、第１の側面及び前記第１の側面と対向する第２の側面を有し、
前記第２の導体膜は、少なくとも前記第１の側面上及び前記第２の側面上に形成されている
請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第２の導体膜は、前記側面上に部分的に形成されており、
前記半導体層の前記側面において、前記第２の導体膜が配置されていない領域がある
請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子は、電界効果型トランジスタであり、
前記半導体層の前記上面上に形成され、前記半導体素子と電気的に接続された第４の導体膜をさらに備え、
前記第１の導体膜は、ソース電極として働き、前記第２の導体膜は、ドレイン電極として働き、前記第４の導体膜は、ゲート電極として働き、
前記第１の導体膜は、前記第２の導体膜と前記第４の導体膜との間に配置されている
請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第１の導体膜は、前記第４の導体膜を囲っている
請求項１０に記載の半導体装置。
【請求項１２】
前記半導体層と前記第２の導体膜との間に形成され、且つ、前記半導体層よりも抵抗が低いコンタクト領域をさらに備える
請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１の保護膜には溝が形成されている
請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１の導体膜は、前記半導体層の前記側面上にも配置されている
請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１の導体膜の上面及び前記第２の導体膜の上面は同一の平面状に位置する
請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記半導体層の裏面上に形成され、前記第２の導体膜と電気的に接続された第５の導体膜をさらに備える
請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記第５の導体膜の裏面を覆う第３の保護膜をさらに備える
請求項１６に記載の半導体装置。
【請求項１８】
前記第１の導体膜の厚みと、前記第５の導体膜の厚みとは同一であり、
前記第１の保護膜の厚みと、前記第３の保護膜の厚みとは同一である
請求項１７に記載の半導体装置。
【請求項１９】
前記半導体装置は、さらに、前記第２の導体膜を覆う第２の保護膜を備える
請求項１から１８のいずれかに記載の半導体装置。
【請求項２０】
前記第２の導体膜は、前記半導体層の前記上面と前記側面とが交わる部分を覆い、
前記上面上における前記第２の導体膜の端部は、前記第１の保護膜で覆われている
請求項１から１９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、半導体ウェハに拡散・配線等の加工処理を行なって半導体素子を形成し、更に、外部回路と接続できるように個片化・パッケージングしたものである。このような半導体装置は、電子機器の中に非常に多く組み込まれている。【０００３】
半導体装置のうち、大電流を扱うＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、ダイオード等の半導体素子では、素子の上面と裏面との間に主な電流経路を有する構造を多く採用している。このような半導体素子を用いる半導体装置は、パッケージング後の小型化が困難であった。理由は、半導体素子の上面側及び裏面側の両方からダイボンディングおよびワイヤーボンディグによって電気的接続を行なうこと、さらに、プラスチックタイプやセラミックタイプのパッケージングが必要であることである。【０００４】
これに対し近年では、特許文献１のような、ウェハ状態の組立工程において、貫通電極及び再配線の形成によって電気的接続を確保する技術であるウェハレベルＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）技術が注目されている。【０００５】
また、特許文献２に示す再配線の技術も小型化に有効である。特許文献２の側面電極形成技術のような、より立体的な配線構造を用いることにより、半導体素子の集積度を高めながら、特性の向上を図ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１２９７４９号公報
【特許文献２】特開２００９−２２４６４１号公報
【発明の概要】
【０００７】
しかし、特許文献１に示す半導体装置では、半導体基板内に貫通孔と貫通電極領域が必要であり、かつ、半導体基板の上面上に裏面と電気的に接続した外部端子領域が必要である。このため、従来のプラスチックタイプやセラミックタイプの半導体装置に比べて、半導体基板の上面上のレイアウトに制約が生じ、上面と裏面との間に主電流経路を有する半導体素子領域が小さくなる課題があった。その結果、半導体基板の面積に対する回路使用時の電気抵抗を下げることが困難となり、半導体装置の設計上の制約となっていた。
【０００８】
また、従来のウェハレベルＣＳＰタイプでは、半導体装置の側面部等、表出している部分があり、機械的な外力に対して脆いという課題があった。
【０００９】
また、特許文献２に示す半導体装置は、裏面電極をリードフレームにはんだで接続する構造である。リードフレームを使用しないフェースダウン実装において特許文献２の技術を用いると、基板から上面電極の上面までの高さが、基板から側面電極の上面までの高さよりも低くなり、上面電極において接続不良が発生するという課題があった。
【００１０】
以上に鑑みて、本開示は、電気抵抗の削減と機械強度の確保とを両立でき、且つ、フェースダウン実装が容易な半導体装置の実現を目的とする。
【００１１】
上記課題を解決するため、本開示の半導体装置は、半導体素子が形成された半導体層と、半導体層の上面上に形成され、半導体素子と電気的に接続された第１の導体膜と、半導体層の側面上に形成され、半導体素子と電気的に接続された第２の導体膜と、第１の導体膜上に形成され、第１の導体膜を露出する開口部を有する第１の保護膜とを備え、半導体層の上面から第２の導体膜の上面までの高さは、半導体層の上面から第１の導体膜の上面までの高さと同じ、又は、低い。
【００１２】
本開示の半導体装置によると、電気抵抗の削減と機械強度の確保とを両立でき、且つ、フェースダウン実装が容易となる。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、第１の実施形態に係る半導体装置の平面図である。
【図１Ｂ】図１Ｂは、図１の線分Ａ−Ａ´における断面図である。
【図１Ｃ】図１Ｃは、第１の実施形態に係る半導体装置を実装基板に実装した状態の断面図である。
【図１Ｄ】図１Ｄは、第１の実施形態の変形例１に係る半導体装置の平面図である。
【図１Ｅ】図１Ｅは、第１の実施形態の変形例２に係る半導体装置の断面図である。
【図２Ａ】図２Ａは、第１の実施形態の他の変形例に係る半導体装置の断面図である。
【図２Ｂ】図２Ｂは、図２Ａの半導体装置の平面図である。
【図２Ｃ】図２Ｃは、第１の実施形態の他の変形例に係る半導体装置の断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態の他の変形例に係る半導体装置の断面図である。
【図２Ｅ】図２Ｅは、第１の実施形態の他の変形例に係る半導体装置の断面図である。
【図３Ａ】図３Ａは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図３Ｂ】図３Ｂは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図３Ｃ】図３Ｃは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図３Ｄ】図３Ｄは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図３Ｅ】図３Ｅは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図３Ｆ】図３Ｆは、第１の実施形態に係る半導体装置の製造方法の工程断面図である。
【図４Ａ】図４Ａは、第２の実施形態に係る半導体装置の平面図である。
【図４Ｂ】図４Ｂは、第２の実施形態に係る半導体装置を実装基板に実装した状態の平面図である。
【図４Ｃ】図４Ｃは、図４Ｂの線分Ａ−Ａ´における断面図である。
【図４Ｄ】図４Ｄは、第２の実施形態の変形例に係る半導体装置の平面図である。
【図５Ａ】図５Ａは、第３の実施形態に係る半導体装置の平面図である。
【図５Ｂ】図５Ｂは、図５Ａの線分Ａ−Ａ´における断面図である。
【図６Ａ】図６Ａは、第４の実施形態に係る半導体装置の平面図である。
【図６Ｂ】図６Ｂは、図６Ａの線分Ａ−Ａ´における断面図である。
【図６Ｃ】図６Ｃは、第４の実施形態に係る半導体装置を実装基板に実装した状態の断面図である。
【図７Ａ】図７Ａは、第５の実施形態に係る半導体装置の平面図である。
【図７Ｂ】図７Ｂは、図７Ａの線分Ａ−Ａ´における断面図である。
【図８Ａ】図８Ａは、第６の実施形態に係る半導体装置の平面図である。
【図８Ｂ】図８Ｂは、図８Ａの線分Ａ−Ａ´における断面図である。
【図９Ａ】図９Ａは、第７の実施形態に係る半導体装置の平面図である。
【図９Ｂ】図９Ｂは、図９Ａの線分Ａ−Ａ´における断面図である。
【図９Ｃ】図９Ｃは、第７の実施形態に係る半導体装置を実装基板に実装した状態の断面図である。
【図１０Ａ】図１０Ａは、第８の実施形態に係る半導体装置の平面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの線分Ａ−Ａ´における断面図である。
【図１０Ｃ】図１０Ｃは、第８の実施形態に係る半導体装置を実装基板に実装した状態の断面図である。
【図１１Ａ】図１１Ａは、第９の実施形態に係る半導体装置の平面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの線分Ａ−Ａ´における断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ａの線分Ｂ−Ｂ´における断面図である。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照しながら説明する。但し、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。本開示は以下の実施形態に限定されず本開示の技術の趣旨を逸脱しない範囲において、複数の実施形態の組み合わせや、構成要素の均等物による代替も可能である。
【００１５】
（第１の実施形態）
以下、本開示の第１の実施形態に係る半導体装置について、図１Ａ〜図３Ｅを参照しながら説明する。
【００１６】
図１Ａは、本実施形態に係る半導体装置の上面を示す。半導体装置は、導体膜１０２ａ、１０２ｂ及び１０２ｃを備える。導体膜１０２ｃは半導体装置の側面を構成している。導体膜１０２ａ及び導体膜１０２ｂの上は、例えば、シリコン（Ｓｉｌｉｃｏｎ）窒化膜で構成される保護膜１０４で覆われている。保護膜１０４の下において、導体膜１０２ａ及び１０２ｂは破線で示す平面形状である。
【００１７】
なお、本明細書においては特に断りの無い限り、「上面」とは実装時に実装基板と接合される側の面を意味し、「裏面」とは「上面」に対向する面のことを意味する。また、「側面」とは、「上面」及び「裏面」以外の面のことを意味する。
【００１８】
保護膜１０４には複数の開口部が設けられ、各開口部から導体膜１０２ａ及び１０２ｂが露出している。導体膜１０２ａ及び導体膜１０２ｂのうち、開口部から露出した箇所はそれぞれ、外部端子として機能する。図１Ａに示す例では、導体膜１０２ａに対して１つの開口部１０６ａが保護膜１０４に形成され、導体膜１０２ｂに対して３つの開口部１０６ｂ、１０６ｃ及び１０６ｄが保護膜１０４に形成されている。半導体装置の側面は、外部端子として機能する導体膜１０２ｃで構成されている。なお、本明細書において、半導体装置の「外部端子」とは、ゲート端子、ソース端子及びドレイン端子等に代表される、実装基板と接続される端子を意味する。
【００１９】
図１Ｂは、図１Ａの線分Ａ−Ａ´箇所の断面図である。図１Ｂは、半導体装置がＦＥＴである場合の例である。半導体装置は、第１導電型の半導体層１１０と、半導体層１１０の上に配置された第１導電型の半導体層１１２と、半導体層１１２の上面側に形成された第２導電型の半導体部１１４と、半導体部１１４の上面側に形成された第１導電型の半導体部１１６とを備える。半導体層１１２及び半導体部１１４は、例えばＳｉで構成される。半導体部１１４及び半導体部１１６は、例えばイオン注入によって形成される。
【００２０】
半導体装置には、半導体部１１４及び半導体部１１６を貫通し、半導体層１１２に到達する溝１１８が形成されている。溝１１８内には、例えばＳｉＯ２で構成されるゲート酸化膜１２０を介してゲート電極１２２が配置されている。ゲート電極１２２は例えば、ポリシリコンで構成される。
【００２１】
半導体装置が備える半導体素子は、いわゆる縦型のＭＯＳＦＥＴを構成する。すなわち、半導体層１１０がドレイン領域を構成し、半導体部１１４がボディ領域を構成し、半導体層１１２がドリフト領域を構成し、半導体部１１６がソース領域を構成している。
【００２２】
半導体層１１２の上面上の一部には絶縁膜１２４が配置され、絶縁膜１２４の上にはゲート端子として、導体膜１０２ａが配置されている。導体膜１０２ａは、ゲート電極１２２と電気的に接続されている。
【００２３】
半導体層１１２上の絶縁膜１２４が配置されていない領域には、ソース端子として導体膜１０２ｂが配置されている。導体膜１０２ｂは、ソース領域である半導体部１１６と電気的に接続されている。また、導体膜１０２ｂは、ボディ領域である半導体部１１４と電気的に接続されている。
【００２４】
半導体層１１０及び半導体層１１２の側面は、ドレイン端子としての導体膜１０２ｃに囲まれ、ドレイン領域である半導体層１１０と電気的に接続されている。導体膜１０２ｃが半導体装置の側面を構成するため、半導体装置が導体膜１０２ｃで保護され、機械的強度が増す。また、半導体素子を設計する上で、半導体層の上面以外に、ドレイン端子を形成することにより、それ以外の半導体素子領域を半導体層内および半導体層の上面に確保できる。そのため、従来技術による同一のサイズの半導体素子と比べ、実質の半導体素子の面積を大きくすることが可能となり、回路使用時の電気抵抗を下げることが容易となる。
【００２５】
半導体層１１２の上面から導体膜１０２ｃの上面までの高さは、半導体層１１２の上面から導体膜１０２ａ及び導体膜１０２ｂの上面までの高さと同じ、又は、低い。この構造によれば、導体膜１０２ａ及び導体膜１０２ｂにおいて接続不良が起こりにくくなるため、実装基板へのフェースダウン実装が容易となる。
【００２６】
さらには、導体膜１０２ａの上面、導体膜１０２ｂの上面、及び、導体膜１０２ｃの上面はそれぞれ、同一の平面上に位置することが望ましい。この構造によれば、半導体装置と実装基板とが平行になりやすいため、実装基板へのフェースダウン実装が容易となる。なお、本明細書において「同一」とは、製造上の誤差を含み、「実質的に同一」も含む意味である。
【００２７】
以下、図１Ｂの半導体装置について、第１導電型をＮ型、第２導電型をＰ型とするＮｃｈ型ＦＥＴとして説明する。
【００２８】
導体膜１０２ｃ（ドレイン端子）と導体膜１０２ｂ（ソース端子）の間、導体膜１０２ａ（ゲート端子）と導体膜１０２ｂとの間に、電圧を印加する。このとき、導体膜１０２ａ、導体膜１０２ｃが電気的にプラスになり、且つ、半導体部１１４（ボディ領域）にチャネルが形成される。電圧の印加により、導体膜１０２ｃから半導体層１１０（主にドレイン領域）、半導体層１１２、半導体部１１４、半導体部１１６、導体膜１０２ｂの経路を通って回路電流Ｉが流れる。
【００２９】
なお、回路電流Ｉの経路にあるそれぞれの領域は、発熱の発生を抑制するため電気抵抗ができるだけ低いことが望ましい。例えば、回路電流Ｉが流れる導体膜１０２ｃは、半導体層１１０及び半導体層１１２の側面に垂直な方向の厚みが厚いことが望ましい。具体的には、厚みは約１０−１μｍ以上、且つ、約１０２μｍ以下が望ましい。また、半導体層１１０の厚みは、約５０μｍ以上、且つ、約２００μｍ以下の厚みであることが、電気抵抗低減の観点から望ましい。
【００３０】
次に、半導体装置を実装基板１３０にフェースダウン実装した構成について説明する。
【００３１】
図１Ｃは、半導体装置を実装基板１３０に実装したときの、図１Ａにおける線分Ａ−Ａ´箇所の断面図である。図１Ｃに示すように、半導体装置の導体膜１０２ｂ、導体膜１０２ａ及び導体膜１０２ｃはそれぞれ、実装基板１３０上に配置された基板パッド１３４と、接続材料１３６を介して、電気的かつ機械的に接続される。導体膜１０２ａはゲート端子、導体膜１０２ｂはソース端子、導体膜１０２ｃはドレイン端子である。基板パッド１３４は、実装基板１３０上に配置され、基板コート材１３２の開口部から露出している。基板コート材１３２は絶縁体で構成され、基板パッド１３４は、例えば、Ｃｕで構成されている。なお、実装基板１３０がフレキシブル基板の場合、従来の半導体装置に比べ、特に実装後の信頼性が高くなる。
【００３２】
前述したように、半導体層１１２の上面から導体膜１０２ｃの上面までの高さは、半導体層１１２の上面から導体膜１０２ａ及び導体膜１０２ｂの上面までの高さと同じ、又は、低い。この構造によれば、導体膜１０２ａ及び導体膜１０２ｂと、基板パッド１３４との接触不良が起こりにくくなる。他方、導体膜１０２ｃに対しては、接続材料１３６が導体膜１０２ｃの側面を這い上がるため接続不良は起こらない。結果として、半導体装置の実装基板へのフェースダウン実装が容易となる。また、図示しないが、導体膜１０２ｃには、複数の凹部が互いに間隔を開けて設けられていても良い。この構成によれば、接続材料１３６と導体膜１０２ｃとの接触面積が増えるため、接合強度及び実装強度が上がる。なお、実装に問題が無い範囲であれば、これら複数の凹部の深さや幅に特に限定は無い。
【００３３】
半導体層１１０及び半導体層１１２の熱膨張係数と、導体膜１０２ｃの熱膨張係数とが異なる場合、剥離が発生する恐れがある。実装工程を含む環境温度の変化に対して、半導体層１１０及び半導体層１１２と、導体膜１０２ｃとの間で半導体装置が応力を受けるためである。この剥離の原因となる応力を分散するため、導体膜１０２ｃを半導体層１１０および１１２の側面に連続して切れ目無く配置するなどの、応力分散処置を考慮することが望ましい。
【００３４】
各導体膜の材料としては、金属や高不純物濃度のポリシリコンや導電性ペースト等を用いればよい。各導体膜は、合金の単層膜、金属元素や半金属元素の純元素の単層膜、合金の積層膜、金属元素や半金属元素の純元素の積層膜、又は、合金と純元素との積層膜で構成してもよい。金属元素としては、例えば、Ｔｉ、Ｗ、Ａｌ、Ｃｒ、Ｍｏ、Ａｕ、Ｐｔ、Ａｇ、Ｃｕ、Ｎｉ、Ｃｏ、Ｐｄ、Ｓｎ、Ｐｂ、Ｂｉ、Ｖを用いれば良い。半金属元素としては、例えば、Ｓｂ、Ａｓ、Ｂ、Ｓｉ、Ｇｅを用いれば良い。また、添加物としては、例えば、非金属元素であるＰ、Ｃ、Ｎ、Ｈを用いれば良い。特にＡｕ、Ａｇ、Ｐｄ、Ｂｉなどが、一般にはんだなどの接続材料との濡れ性が良いので、各導体膜の表層に配置されることが望ましい。
【００３５】
接続材料１３６としては、ＰｂＳｎ、ＡｕＳｎ、ＣｕＳｎ、ＡｇＳｎ、ＢｉＳｎ、ＡｕＳｉ、ＡｕＧｅやＡｕＳｂのいずれかを用いたはんだ材であればよい。実装後の機械強度、及び、電気抵抗が要求仕様に耐える材料であれば、はんだ材でなくても構わない。例えば、Ａｇ、Ｃｕ、Ａｕ、ＮｉやＡｌなどの金属と有機材料などを混合した導電性ペーストや導電性樹脂や、ろう材でも構わない。
【００３６】
図１Ａに示す、保護膜１０４に設けられた開口部１０６ａ〜１０６ｄからそれぞれ露出している導体膜１０２ａ及び導体膜１０２ｂの面積（以下、開口面積という）は、同一であることが好ましい。
【００３７】
例えば、フェ−スダウン実装では、実装基板１３０の基板パッド１３４上に、スクリーンマスクを用いて、接続材料１３６を印刷する。次に、未硬化の接続材料１３６の上に半導体装置をフェ−スダウンで配置し、仮固定する。その後、リフローにて、接続材料１３６を溶融し、実装基板１３０と半導体装置とを接合する。
【００３８】
このように、各開口部１０６ａ〜１０６ｄの面積を同一にすると、リフロー後に各開口部に設けられた接続材料１３６の基板パッド１３４の上面からの高さがほぼ同一になり、傾斜して実装されることがなく、実装不良の発生を低減できる。さらに、導体膜１０２ｃ全体の上面の面積が、各開口面積と同一であっても良い。
【００３９】
保護膜１０４に設けられた各開口部１０６ａ〜１０６ｄの周囲長は同一であることが好ましい。接続材料１３６の溶融時には表面張力が発生するため、開口部の縁側の接続材料１３６に傾斜が形成される。そして、各開口部の周囲長によってその表面張力の大きさが異なるため、傾斜の角度も変わる。従って、各開口部の周囲長が同一であれば、該傾斜の角度をより均一にすることができるため、実装不良を抑制することができる。
【００４０】
各開口部において、開口面積が同一、且つ、周囲長が同一であれば、実装時の接続材料１３６の基板パッド１３４の上面からの高さをより高い精度で同一とすることが可能となり、実装不良を低減できる。
【００４１】
（変形例１）
以下、第１の実施形態の変形例１に係る半導体装置について、図１Ｄを参照しながら説明する。
【００４２】
変形例１は、図１Ａ、図１Ｂに示す半導体装置と、導体膜１０２ｃの構成において異なる。導体膜１０２ｃは半導体装置の側面を部分的に構成している。具体的には、導体膜１０２ｃが、少なくとも下層の半導体層の側面Ａ上、及び対向する側面Ｂ上に形成されている。導体膜１０２ｃは、側面Ａ及び側面Ｂと交差する他の２つの側面上の一部に亘って形成されていても良い。言い換えると、半導体装置は、導体膜１０２ｃで構成された一対の面と、導体膜１０２ｃを配置しない部分を含む一対の面とを備えてもよい。リフロー時に溶融した接続材料１３６には表面張力が働き、濡れ性の良い導体膜１０２ｃを引き寄せる力がある。この接続材料１３６の表面張力を利用して、導体膜１０２ｃを対向する位置にのみ配置することにより、該半導体装置を実装基板１３０に仮固定した際のずれを消滅させることが可能となり、実装不良を抑制できる。
【００４３】
また、導体膜１０２ｃは、側面上に部分的に形成されており、該側面上において導体膜１０２ｃが形成されていない領域があっても良い。導体膜１０２ｃが形成されていない領域を通して、導体膜１０２ａや導体膜１０２ｂと接続される実装基板の配線を引き出すことができるため、この構成は、特に実装基板が単層配線の場合に有用である。さらに、導体膜１０２ｃの配置を工夫することで、実装基板から引き出す配線を太くすることができるため、オン抵抗を容易に低減することができる。
【００４４】
（変形例２）
以下、第１の実施形態の変形例２に係る半導体装置について、図１Ｅを参照しながら説明する。
【００４５】
変形例２は、図１Ａ、図Ｂに示す半導体装置と、半導体層１１０と導体膜１０２ｃとの間に、半導体層１１０よりも抵抗が低いコンタクト領域１２６が形成されている点において異なる。
【００４６】
本変形例において、半導体層１１０の導電型がＮ型であれば、コンタクト領域１２６の不純物濃度は１×１０２０［／ｃｍ３］以上が望ましい。半導体層１１０の導電型がＰ型であれば、１×１０１９［／ｃｍ３］以上が望ましい。
【００４７】
ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法のひとつであるＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着法を用いて、Ｍｏ、Ｃｒ、Ｔｉ、Ｗ、Ｎｉ、Ａｕ、Ｐｔ、Ａｌ、Ｃｏ等によって導体膜１０２ｃを形成する場合は、半導体層１１０にコンタクト領域１２６が自然に形成される。ＥＢ蒸着法では、材料を蒸発させて飛散させるため、材料が熱エネルギを保持したまま、半導体層１１０に到達する。そのため、半導体材料と導体膜１０２ｃの材料とが反応することで、コンタクト領域１２６が形成される。
【００４８】
また、ＰＶＤ法の他の方式の一つであるスパッタ法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成し、熱処理を加えてシリサイド層を形成する方法や、シリサイド層をスパッタ法で形成するなどの方法でもコンタクト領域１２６を形成することができる。半導体層１１０に不純物を追加で注入することにより、又は、不純物を拡散することによって、コンタクト領域１２６を形成できる。また、不純物の注入後に熱処理を加え、不純物の活性化を行うことで、コンタクト領域１２６はより低抵抗となる。
【００４９】
なお、コンタクト領域１２６を設けず、半導体層１１０における導体膜１０２ｃとの接触面を粗面化することで代替してもよい。すなわち、接触面の面積が増えるため、その分コンタクト抵抗を下げられる。
【００５０】
この構成により、半導体層１１０と導体膜１０２ｃとの間の電気抵抗を低減できるため、半導体装置の小型化が可能となる。
【００５１】
（他の変形例）
第１の実施形態および変形例１、２では、半導体素子としてＮｃｈ型ＦＥＴを用いて説明を行ったが、Ｐｃｈ型ＦＥＴであっても同様の効果を得られる。また、ＦＥＴに限らず、図２Ａに示すダイオード、図２Ｃに示すバイポーラトランジスタ、図２Ｄに示すサイリスタ、並びに、図２Ｅに示すＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）によって実現してもよい。
【００５２】
図２Ａに示すダイオードは、Ｎ型の半導体層２００と、半導体層２００の上に配置されたＮ型の半導体層２０２と、半導体層２０２に形成されたＰ型の半導体部２０４と、半導体部２０４の上に配置された導体膜２０６とを備える。半導体層２０２の上には、絶縁膜２１０が形成され、各導電膜間を絶縁分離している。保護膜２１２の開口部からは導体膜２０６が露出している。
【００５３】
導体膜２０６はアノード領域を構成し、導体膜２０８はカソード領域を構成する。半導体層２００の不純物濃度は半導体層２０２の不純物濃度よりも高い。図２Ｂは図２Ａに示すダイオードの平面図であり、導体膜２０６に対して、４つの開口部が形成された構造を示す。
【００５４】
導体膜２０８は、半導体装置の側面を構成し、半導体層２００及び半導体層２０２と電気的に接続されている。なお、半導体層２００及び半導体層２０２がＰ型であり、半導体部２０４がＮ型である場合は、アノード領域とカソード領域とが入れ替わる。
【００５５】
導体膜２０８は、絶縁膜２１０の上を覆っていてもよい。つまり、導体膜２０８が半導体層の上面と側面とが交わる部分を覆っていてもよい。この場合、導体膜２０８の、絶縁膜２１０の上における端部２１４が保護膜２１２で覆われていることが望ましい。
【００５６】
この構造によれば、応力が集中しやすい端部２１４が保護膜２１２で覆われているため、導体膜２０８と絶縁膜２１０、半導体層２０２、及び半導体層２００との剥離を防ぐことができる。この構造は、図１Ｂに示す半導体装置においても適用可能である。
【００５７】
図２Ｃに示すバイポーラトランジスタは、Ｎ型の半導体層２２０と、半導体層２２０の上に配置されたＮ型の半導体層２２２と、半導体層２２２の上に形成されたＰ型の半導体部２２４と、半導体部２２４の上に配置されたＮ型の半導体部２２６とを備える。
【００５８】
半導体部２２４と電気的に接続された導体膜２２８はベース領域を構成し、半導体部２２６と電気的に接続された導体膜２３０はエミッタ領域を構成する。導体膜２３２はコレクタ領域を構成する。各導体膜の間は、絶縁膜２３４によって絶縁分離されている。保護膜２３６に設けられた開口部において、導体膜２２８及び導体膜２３０が露出して外部端子を構成している。なお、図２Ｃに示すバイポーラトランジスタの導体膜及び保護膜に関する平面図は、図１Ａに示す構造と実質的に同じである。
【００５９】
図２Ｄに示すサイリスタは、Ｐ型の半導体層２４０と、半導体層２４０の上に配置されたＮ型の半導体層２４２と、半導体層２４２の上に配置されたＰ型の半導体部２４４と、半導体部２４４に形成されたＮ型の半導体部２４６とを備える。各導体膜の間は絶縁膜２５４によって絶縁分離されている。保護膜２５６に設けられた開口部において、導体膜２４８及び導体膜２５０が露出して外部端子を構成している。
【００６０】
導体膜２５２は、半導体層２４０と電気的に接続され、外部端子であるアノード領域を構成している。半導体部２４４と電気的に接続されている導体膜２４８はゲート端子を構成する。半導体部２４６と電気的に接続されている導体膜２５０はカソード領域を構成している。なお、半導体層２４０及び半導体部２４４がＮ型であり、半導体層２４２及び半導体部２４６がＰ型である場合は、アノード領域とカソード領域とが入れ替わる。なお、図２Ｄに示すサイリスタの導体膜及び保護膜に関する平面形状は図１Ａに示す構造と実質的に同じである。
【００６１】
図２Ｅに示すＩＧＢＴは、Ｐ型の半導体層２６０と、半導体層２６０の上に配置されたＮ型の半導体層２６２と、半導体層２６２の上に配置されたＮ型の半導体層２６４と、半導体層２６４に形成されたＰ型の半導体部２６６と、半導体部２６６に形成されたＮ型の半導体部２６８とを備える。半導体部２６８、半導体部２６６を貫通し、半導体層２６４に到達するように形成された溝２７０の内部に配置されたゲート酸化膜２７２が配置されている。ゲート酸化膜２７２の内部にゲート電極２７４が配置されている。保護膜２８４に設けられた開口部において、導体膜２８０及び導体膜２８２が露出して外部端子を構成している。
【００６２】
導体膜２７６は、半導体層２６０と電気的に接続され、コレクタを構成する一方、半導体層２６２及び半導体層２６４とは絶縁膜２７８によって絶縁されている。絶縁膜２７８によって半導体層２６４と絶縁された導体膜２８０は、ゲート電極２７４と電気的に接続され、ゲート端子を構成する。半導体部２６８と電気的に接続する導体膜２８２はエミッタを構成する。導体膜２８０と導体膜２７６との間、及び、導体膜２８２と導体膜２７６との間は絶縁膜２７８によって絶縁されている。なお、図２Ｅに示すＩＧＢＴの導体膜及び保護膜に関する平面図は図１Ａに示す構造と実質的に同じである。
【００６３】
（製造方法）
次に、本開示の第１の実施形態に係る半導体装置の製造方法について、図３Ａ〜図３Ｆの工程断面図を参照しながら説明する。
【００６４】
図３Ａに示すように、まず、ＦＥＴ等の半導体素子をウェハ状半導体基板３００に形成する。ウェハ状半導体基板３００は上面３０２と、上面３０２と対向する裏面３０４とを有する。
【００６５】
次に、図３Ｂに示すように、ＦＥＴの外形に沿って、上面３０２側から半導体層１１０に到達する溝３０６を形成する。溝３０６の形成には、ブレードダイシングやレーザダイシングを用いることが可能である。
【００６６】
溝３０６の形成には、フォトレジストやハードマスクを用いて、ドライエッチングで処理することも可能である。この場合、半導体装置に対するダイシングによるダメージを低減できる。さらに、ウェハ状半導体基板３００の上面３０２の全面において一括処理できるため、短時間で溝３０６を形成できる。また、フォトレジストやシリコン酸化膜マスクやメタルマスクなどのマスクを用いて、ウェットエッチングで処理することも可能である。
【００６７】
次に、図３Ｃに示すように、上面３０２に導体膜１０２ｂを形成するための開口部を形成する。開口部は、フォトレジストなどのマスクを用いて、絶縁膜１２４の一部をエッチングして形成できる。
【００６８】
次に、図３Ｄに示すように、絶縁膜１２４上に導体膜１０２ａ、及び、開口部に導体膜１０２ｂを形成し、溝３０６に、導体膜１０２ｃを形成する。導体膜の形成には、ＣＶＤ法を使うのが望ましい。例えば、ＴｉやＷのＣＶＤ膜を使用することにより、導体膜１０２ｃは容易に厚膜化できるため、導体膜１０２ｃの電気抵抗を低減できる。導体膜１０２ｃの形成においては、めっき法を用いても良い。
【００６９】
次に、図３Ｅに示すように、上面３０２に保護膜１０４を形成する。
【００７０】
最後に、図３Ｆに示すように、ウェハ状半導体基板３００の裏面３０４から溝３０６に達する位置まで研削することにより、半導体装置が完成する。研削工程においては、例えば、バックグラインド、ポリッシュ、ウェットエッチング、ドライエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いることが可能である。これらの方法を組み合わせて使っても良い。
【００７１】
（第２の実施形態）
以下、本開示の第２の実施形態に係る半導体装置について、図４Ａ〜図４Ｄを参照しながら説明する。
【００７２】
図４Ａは、半導体装置の平面図である。導体膜４０２ａ及び４０２ｂの上に配置された保護膜４０４により覆われている領域は、破線で示している。
【００７３】
図４Ａに示すように、半導体装置は、導体膜４０２ａと、導体膜４０２ａに囲まれるように形成された導体膜４０２ｂと、各導体膜の上に形成された保護膜４０４とを備える。導体膜４０２ａに対して保護膜４０４には２つの開口部４０６ａ及び４０６ｂが設けられ、導体膜４０２ｂに対して保護膜４０４には１つの開口部４０６ｃが設けられている。導体膜４０２ａ、４０２ｂ、及び、半導体装置の互いに対向する側面上に設けられた導体膜４０２ｃがそれぞれ、外部端子を構成する。
【００７４】
図４Ｂは、半導体装置を実装基板１３０に実装した際の平面図である。保護膜４０４に設けられた開口部における導体膜以外の部分、及び、後述する基板コート材１３２が透視された図である。図４Ｃは、図４ＢのＡ−Ａ´線における断面図である。
【００７５】
図４Ｂ及び図４Ｃに示すように、各導体膜はそれぞれ、実装基板１３０の上に設けられた基板パッド１３４と接続材料１３６によって接続されている。導体膜４０２ｃが形成されていない領域を通して、導体膜４０２ａおよび導体膜４０２ｂと接続される基板パッド１３４を引き出すことができる。基板パッド１３４は、実装基板１３０の配線として働く。
【００７６】
例えば、半導体装置に設けられた半導体素子が電界効果型トランジスタ（ＦＥＴ）である場合、導体膜４０２ａがソース電極として働き、導体膜４０２ｂがゲート電極として働き、導体膜４０２ｃがドレイン電極として働く。ゲート・ドレイン間の容量が大きくなると、高周波のスイッチング動作でＦＥＴの入力のオン・オフを繰り返しても、出力のオン・オフへの追随性が悪くなる。
【００７７】
しかし、本実施形態のように、ゲート電極として働く導体膜４０２ｂとドレイン電極として働く導体膜４０２ｃとの間に、ソース電極として働く導体膜４０２ａを配置することにより、ゲート・ドレイン間容量を小さくすることが出来る。これは、ゲート・ソース間容量及びソース・ドレイン間容量の直列接続になるため、等価回路としてみた場合、ゲート・ドレイン間容量は小さくなるためである。これにより高周波駆動に優れる半導体装置の提供が可能となる。
【００７８】
図４Ｄは、本実施形態の変形例に係る半導体装置の平面図である。
【００７９】
図４Ｄのように、平面視においてゲート端子である導体膜４０２ｂが円状であり、ソース端子である導体膜４０２ａが導体膜４０２ｂを囲うドーナツ状に形成されていても良い。この場合、導体膜４０２ａ及び導体膜４０２ｂが円状であるため、フェースダウン実装時に半導体装置が回転する可能性がある。そこで、半導体装置が回転することを防ぐため、導体膜４０２ｃが半導体装置の四隅のみを構成するように形成している。
【００８０】
なお、半導体素子はバイポーラトランジスタやＩＧＢＴなどの他の高速駆動半導体素子であっても良い。なお、ソース端子はグランド電位に接続された場合に限らず、半導体素子の端子中、外部回路から最も低い電位が供給される端子であればよい。
【００８１】
（第３の実施形態）
以下、本開示の第３の実施形態に係る半導体装置について、図５Ａ及び図５Ｂを参照しながら説明する。図５Ａは、半導体装置の平面図である。図５Ｂは、図５Ａの線分Ａ−Ａ´における半導体装置の断面図である。
【００８２】
半導体装置の側面、すなわち導体膜１０２ｃ上に保護膜５００が形成された構成である。保護膜５００は絶縁性を有していることが望ましい。保護膜５００の材料は、例えば、シリコン酸化膜、シリコン窒化膜、有機材料、樹脂、シリコーン（Ｓｉｌｉｃｏｎｅ）、金属酸化材料、又は、前記材料の複合材料であっても良いし、前記材料を積層して形成しても良い。保護膜５００は、ＣＶＤ法などにより形成すれば良い。
【００８３】
半導体装置の実装を含む製造工程では、１個当たりの製造時間を短縮することにより製造コストを削減するため、半導体装置の機械強度に適合する範囲内で製造スピードを最大化している。しかしながら、半導体装置の機械強度の観点から、製造スピードを抑制せざるを得ないことがある。
【００８４】
この構成によれば、導体膜１０２ｃが保護膜５００で覆われているため、半導体装置の機械強度が増している。その結果、製造スピードを抑制しなくても済むため、量産性が向上し、低コスト化が可能となる。
【００８５】
（第４の実施形態）
以下、本開示の第４の実施形態に係る半導体装置について、図６Ａ及び図６Ｂを参照しながら説明する。図６Ａは、半導体装置の平面図である。図６Ｂは、図６Ａの線分Ａ−Ａ´における半導体装置の断面構造図である。図６Ｃは、半導体装置を実装基板に実装した際の、図６Ａにおける線分Ａ−Ａ´箇所の断面図である。
【００８６】
図６Ａ及び図６Ｂのように、保護膜１０４に設けられた開口部１０６ａ、１０６ｂ、１０６ｃ及び１０６ｄから露出する導体膜１０２ａ及び１０２ｂ、並びに、導体膜１０２ｃの上面及び側面の一部は導体膜６００で覆われている。導体膜１０２ｃは、側面の全体が導体膜６００により覆われていても良い。
【００８７】
本実施形態に係る半導体装置の製造方法としては、例えば、図３Ｃに示す溝３０６に、導体膜１０２ｃを形成した後、ウェハ状半導体基板３００の上面３０２側の全面に無電解めっきを実施すれば良い。無電解めっきによって、導体膜１０２ｃよりも接続材料１３６に対する濡れ性が良い導体膜６００が形成される。
【００８８】
この構成によれば、接続材料１３６が、導体膜１０２ｃに這い上がりやすくなるため、接合面積が増え、接合強度が上がる。
【００８９】
なお、導体膜６００の厚さは、無電解めっき液の濃度や、めっき中のめっき液の攪拌スピードを調整することで適宜変更できる。導体膜１０２ｃと導体膜６００とは異なる材料で形成されていても良い。なお、導体膜１０２ｃがＡｌである場合、Ｓｎ含有の接続材料の１種であるＳｎＡｇはんだとの濡れ性が悪い。この場合、ＳｎＡｇはんだの濡れ性が良いＮｉやＡｕの無電解めっきを行うことが出来る。導体膜６００の材料はＮｉやＡｕに限らない。
【００９０】
（第５の実施形態）
以下、本開示の第５の実施形態に係る半導体装置について、図７Ａ及び図７Ｂを参照しながら説明する。
【００９１】
図７Ａは、半導体装置の平面図である。図７Ａに示すように、半導体装置の上面の外周に、複数の溝７００が互いに間隔を置いて形成されている。そして、溝７００には導体膜７０２が形成されている。
【００９２】
図７Ｂは、図７Ａの線分Ａ−Ａ´箇所の半導体装置の断面図である。図７Ｂに示すように、導体膜７０２の上面は導体膜１０２ａ及び１０２ｂと同一平面上にある。さらに、半導体装置の裏面を基準としたとき、導体膜１０２ｃの上面の高さは、導体膜７０２の上面の高さよりも低いため、導体膜１０２ｃと導体膜７０２とは段差７０４を形成する。
【００９３】
この構造によれば、半導体装置の側面において導体膜１０２ｃのみと接合材料が接触する第１の実施形態に係る半導体装置と比較して、導体膜１０２ｃ及び導体膜７０２と接合材料とが接触する面積が大きいため、実装基板との接合強度がさらに増す。
【００９４】
本実施形態に係る半導体装置の製造方法は、第１の実施形態の製造方法に以下の工程を追加すれば良い。例えば、半導体素子の形成過程において、半導体層１１２に複数の溝７００を互いに間隔を空けて形成する。溝７００に、導体膜１０２ａ及び１０２ｂの形成と同時に、導体膜７０２を形成する。その後は、第１の実施形態に係る製造方法とほぼ同じ工程を行うことで、半導体装置が実現できる。
【００９５】
なお、溝７００の半導体層１１２の上面からの深さや、側面方向の幅や、溝７００の数は、半導体素子の動作に悪影響がない範囲において任意である。なお、溝７００は半導体層１１０に至るように形成されていても構わない。
【００９６】
（第６の実施形態）
以下、本開示の第６の実施形態に係る半導体装置について、図８Ａ及び図８Ｂを参照しながら説明する。図８Ａは、半導体装置の平面図である。また、図８Ｂは、図８Ａの線分Ａ−Ａ´箇所における半導体装置の断面図である。
【００９７】
図８Ａに示すように、半導体装置の側面は導体膜８００により構成されている。図８Ｂに示すように、半導体装置の裏面を基準としたとき、導体膜８００の上面の高さは、導体膜１０２ｃの上面の高さよりも低いため、導体膜１０２ｃと導体膜８００とは段差８０２を形成する。
【００９８】
この構造によれば、半導体装置の側面において導体膜１０２ｃのみと接合材料が接触する第１の実施形態に係る半導体装置と比較して、導体膜１０２ｃ及び導体膜８００と接合材料とが接触する面積が大きいため、実装基板との接合強度がさらに増す。
【００９９】
本実施形態に係る半導体装置の製造方法は第１の実施形態の製造方法に以下の工程を追加すれば良い。例えば、個片化された半導体装置の上面３０２側を保持した状態で、裏面３０４側のみを無電解めっき槽にめっき浴し、めっき膜を研削することで半導体装置が得られる。
【０１００】
（第７の実施形態）
以下、本開示の第７の実施形態に係る半導体装置について、図９Ａ〜図９Ｃを参照しながら説明する。図９Ａは、半導体装置の平面図である。図９Ｂは、図９Ａの線分Ａ−Ａ´箇所における半導体装置の断面図である。図９Ａに示すように、溝９００が保護膜１０４の上面に形成されている。溝９００は各導体膜の間に形成されている。図９Ｂに示すように、溝９００は保護膜１０４を貫通しないように形成されている。なお、溝９００は保護膜１０４を貫通し、導体膜１０２ｂ及び絶縁膜１２４が露出するように形成されていても良い。
【０１０１】
図９Ｃは、半導体装置を実装基板に実装した時の、図９Ａの線分Ａ−Ａ´箇所における断面図である。半導体装置を実装基板に実装するリフロー時には、半導体装置と実装基板との間の隙間に対して毛細管現象が起こる。そして半導体装置の小型化に伴い、各導体膜間の間隔が狭くなると、毛細管現象により溶融した接続材料１３６同士が繋がってしまうことがある。
【０１０２】
しかし、本実施の形態では、保護膜１０４が溝９００を有している。この構造によれば、図９Ｃに示すように、溝９００によって、毛細管現象により接続材料１３６同士が繋がることを防止できる。
【０１０３】
その結果、各導体膜間の間隔を狭くすることが可能となるため、半導体装置を小型にできる。
【０１０４】
本実施形態に係る半導体装置の製造方法は第１の実施形態の製造方法に以下の工程を追加すれば良い。例えば、保護膜１０４を形成後に、エッチングにより保護膜１０４の上面において各導体膜の間に溝９００を形成すれば良い。
【０１０５】
なお、保護膜１０４に溝９００を形成するのではなく、基板コート材１３２に溝を形成しても良いし、保護膜１０４及び基板コート材１３２のどちらにも溝を形成しても良い。
【０１０６】
（第８の実施形態）
以下、本開示の第８の実施形態に係る半導体装置について、図１０Ａ〜図１０Ｃを参照しながら説明する。図１０Ａは、第８の実施形態に係る半導体装置の平面図である。図１０Ｂは、図１０Ａの線分Ａ−Ａ´箇所における半導体装置の断面図である。図１０Ｃは、半導体装置を実装基板に実装した時の、図１０Ａの線分Ａ−Ａ´箇所における断面図である。
【０１０７】
図１０Ａに示すように、半導体装置の側面は保護膜１０００で覆われている。図１０Ｂに示すように、半導体装置は、半導体層１１０の裏面上に形成され、導体膜１０２ｃと電気的に接続された導体膜１００２をさらに備えている。導体膜１０２ｃの側面及び導体膜１００２の側面及び裏面は保護膜１０００によって覆われている。
【０１０８】
半導体装置全体の抵抗成分に対して、半導体層１１０のシート抵抗による抵抗成分が占める割合が高くなる場合がある。しかし、上記構造によれば導体膜１００２を有することにより、抵抗成分を低下させることができる。また、導体膜１００２の厚みが厚い程、電気抵抗は低減できる。例えば、導体膜１００２の厚みは約３μｍ以上が望ましく、実装等に影響がない限り上限値は特にない。また、この構造によれば、電気抵抗の低減のみならず、半導体装置の機械強度が増すため、半導体装置の実装を含む製造工程上の扱いが容易になる。
【０１０９】
保護膜１０００によって導体膜１０２ｃ及び導体膜１００２が覆われているため、半導体装置の機械強度が増す。なお、保護膜１０００は絶縁性を有していることが望ましい。例えば、シリコン酸化膜、シリコン窒化膜、有機材料、樹脂、シリコーン、金属酸化材料などの材料、および、それらの複合材料やそれらの積層構造などで形成されていることが望ましい。また、導体膜１０２ｂの厚みと導体膜１００２の厚みとが同一であり、且つ、保護膜１０４の厚みと、導体膜１００２の裏面上に配置された保護膜１０００の厚みとが同一である場合、半導体装置の内部応力が緩和されるため、半導体層の厚みが薄くなっても、半導体装置が反りにくく、取扱いが容易となる。
【０１１０】
本実施形態に係る半導体装置の製造方法は、第１の実施形態の製造方法に以下の工程を追加すれば良い。例えば、半導体層１１０の裏面を研削した後、導体膜１００２をスパッタや蒸着等で形成する。その後、導体膜１０２ｃの側面及び導体膜１００２の側面及び裏面に保護膜１０００を形成すれば、半導体装置が得られる。
【０１１１】
（第９の実施形態）
以下、本開示の第９の実施形態に係る半導体装置について、図１１Ａ及び図１１Ｂを参照しながら説明する。図１１Ａは、半導体装置の平面図である。図１１Ｂは、図１１Ａの線分Ａ−Ａ´箇所における半導体装置の断面図である。図１１Ｃは、図１１Ａの線分Ｂ−Ｂ´箇所における半導体装置の断面図である。
【０１１２】
図１１Ａに示されるように、半導体装置は、半導体装置の上面及び側面を構成する導体膜１１００及び１１０２と、半導体装置の側面を構成する導体膜１１０４と、導体膜１１００及び１１０２を覆う保護膜１１０６とを備える。導体膜１１００及び１１０２は、絶縁膜１１０８上に配置される。導体膜１１００はゲート電極として働き、導体膜１１０２はソース電極として働き、導体膜１１０４はドレイン電極として働く。図１１Ｂに示されるように、導体膜１１００及び導体膜１１０２はそれぞれ、半導体装置の上面及び側面を覆い、一体的に形成されている。
【０１１３】
第１〜第８の実施形態に係る半導体装置を小型化する場合、装置表面において、ソース電極として働く導体膜１０２ｂが占める面積が小さくなれば、その分、オン抵抗が増大してしまう。
【０１１４】
しかし、本実施形態によれば、ソース電極として働く導体膜１１０２を半導体層の側面上にも配置することによって、面積を確保することができるため、オン抵抗の増大を抑制しつつ、半導体装置の小型化が可能となる。
【０１１５】
以上のように、本出願において開示する技術の例示として、第１〜第９の実施形態とそれらの変形例を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。また、上記第１〜第９の実施形態と変形例で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
【０１１６】
本明細書で開示された実施形態において、半導体層はＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＮなど半導体の性質を持つ材料であれば良い。
【０１１７】
なお、半導体素子の極性に関係なく、本構成において、本開示の効果を得ることができる。なお、以下の例では半導体装置の形状において立方体を例として提示しているが、円筒形状や、三角柱や六角柱などの多角柱形状や、三角錐や六角錐などの多角錐形状でも本開示の効果を得ることができる。
【０１１８】
また、上述の実施形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【符号の説明】
【０１１９】
１０２ａ，１０２ｂ，１０２ｃ，２０６，２０８，２２８，２３０，２３２，２４８，２５０，２５２，２７６，２８０，２８２，４０２ａ，４０２ｂ，４０２ｃ，６００，７０２，８００，１００２，１１００，１１０２，１１０４    導体膜
１０４，２１２，２３６，２５６，２８４，４０４，５００，１０００，１１０６    保護膜
１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，４０６ａ，４０６ｂ，４０６ｃ    開口部
１１０，１１２，２００，２０２，２２０，２２２，２４０，２４２，２６０，２６２，２６４    半導体層
１１４，１１６，２０４，２２４，２２６，２４４，２４６，２６６，２６８    半導体部
１１８，２７０，３０６，７００，９００    溝
１２０，２７２    ゲート酸化膜
１２２，２７４    ゲート電極
１２４，２１０，２３４，２５４，２７８，１１０８    絶縁膜
１２６    コンタクト領域
１３０    実装基板
１３２    基板コート材
１３４    基板パッド
１３６    接続材料
３００    ウェハ状半導体基板
３０２    上面
３０４    裏面
５００    保護膜
７０４，８０２    段差
【図１Ａ】
2015049852.tif 000003
【図１Ｂ】
2015049852.tif 000004
【図１Ｃ】
2015049852.tif 000005
【図１Ｄ】
2015049852.tif 000006
【図１Ｅ】
2015049852.tif 000007
【図２Ａ】
2015049852.tif 000008
【図２Ｂ】
2015049852.tif 000009
【図２Ｃ】
2015049852.tif 000010
【図２Ｄ】
2015049852.tif 000011
【図２Ｅ】
2015049852.tif 000012
【図３Ａ】
2015049852.tif 000013
【図３Ｂ】
2015049852.tif 000014
【図３Ｃ】
2015049852.tif 000015
【図３Ｄ】
2015049852.tif 000016
【図３Ｅ】
2015049852.tif 000017
【図３Ｆ】
2015049852.tif 000018
【図４Ａ】
2015049852.tif 000019
【図４Ｂ】
2015049852.tif 000020
【図４Ｃ】
2015049852.tif 000021
【図４Ｄ】
2015049852.tif 000022
【図５Ａ】
2015049852.tif 000023
【図５Ｂ】
2015049852.tif 000024
【図６Ａ】
2015049852.tif 000025
【図６Ｂ】
2015049852.tif 000026
【図６Ｃ】
2015049852.tif 000027
【図７Ａ】
2015049852.tif 000028
【図７Ｂ】
2015049852.tif 000029
【図８Ａ】
2015049852.tif 000030
【図８Ｂ】
2015049852.tif 000031
【図９Ａ】
2015049852.tif 000032
【図９Ｂ】
2015049852.tif 000033
【図９Ｃ】
2015049852.tif 000034
【図１０Ａ】
2015049852.tif 000035
【図１０Ｂ】
2015049852.tif 000036
【図１０Ｃ】
2015049852.tif 000037
【図１１Ａ】
2015049852.tif 000038
【図１１Ｂ】
2015049852.tif 000039
【図１１Ｃ】
2015049852.tif 000040
【手続補正書】
【提出日】平成28年3月8日(2016.3.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体層と、
前記半導体層の上面上に形成され、前記半導体素子と電気的に接続された第１の導体膜と、
前記半導体層の外周側面上に形成され、前記半導体素子と電気的に接続された第２の導体膜と、
前記第１の導体膜上に形成され、前記第１の導体膜を露出する開口部を有する第１の保護膜とを備え、
前記半導体層の前記上面から前記第２の導体膜の上面までの高さは、前記半導体層の前記上面から前記第１の導体膜の上面までの高さと同じ、又は、低い半導体装置。
【請求項２】
前記開口部は、第１の開口部及び第２の開口部を含み、
前記第１の開口部の面積と前記第２の開口部の面積とが同一である
請求項１に記載の半導体装置。
【請求項３】
前記第１の開口部の周囲長と前記第２の開口部の周囲長とが同一である
請求項２に記載の半導体装置。
【請求項４】
前記開口部は、第１の開口部及び第２の開口部を含み、
前記第１の開口部の周囲長と前記第２の開口部の周囲長とが同一である
請求項１に記載の半導体装置。
【請求項５】
前記第２の導体膜には、複数の凹部が、互いに間隔を開けて設けられている
請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第２の導体膜上に形成された第３の導体膜を備え、
前記第２の導体膜と前記第３の導体膜とは段差を形成している
請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第３の導体膜は、前記第１の導体膜及び前記第２の導体膜よりも、実装基板と前記半導体装置とを接続する接続材料に対する濡れ性が良い
請求項６に記載の半導体装置。
【請求項８】
前記半導体層の前記外周側面は、第１の側面及び前記第１の側面と対向する第２の側面を有し、
前記第２の導体膜は、前記第１の側面上及び前記第２の側面上に形成されている
請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第２の導体膜は、前記外周側面上に部分的に形成されており、
前記半導体層の前記外周側面において、前記第２の導体膜が配置されていない領域がある
請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体素子は、電界効果型トランジスタであり、
前記半導体層の前記上面上に形成され、前記半導体素子と電気的に接続された第４の導体膜をさらに備え、
前記第１の導体膜は、ソース電極として働き、前記第２の導体膜は、ドレイン電極として働き、前記第４の導体膜は、ゲート電極として働き、
前記第１の導体膜は、前記第２の導体膜と前記第４の導体膜との間に配置されている
請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第１の導体膜は、前記第４の導体膜を囲っている
請求項１０に記載の半導体装置。
【請求項１２】
前記半導体層と前記第２の導体膜との間に形成され、且つ、前記半導体層よりも抵抗が低いコンタクト領域をさらに備える
請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１の保護膜には溝が形成されている
請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１の導体膜は、前記半導体層の前記外周側面上にも配置されている
請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１の導体膜の上面及び前記第２の導体膜の上面は同一の平面状に位置する
請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記半導体層の裏面上に形成され、前記第２の導体膜と電気的に接続された第５の導体膜をさらに備える
請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記第５の導体膜の裏面を覆う第２の保護膜をさらに備える
請求項１６に記載の半導体装置。
【請求項１８】
前記第１の導体膜の厚みと、前記第５の導体膜の厚みとは同一であり、
前記第１の保護膜の厚みと、前記第２の保護膜の厚みとは同一である
請求項１７に記載の半導体装置。
【請求項１９】
前記半導体装置は、さらに、前記第２の導体膜を覆う第３の保護膜を備える
請求項１から１８のいずれかに記載の半導体装置。
【請求項２０】
前記第２の導体膜は、前記半導体層の前記上面と前記外周側面とが交わる部分を覆い、
前記上面上における前記第２の導体膜の端部は、前記第１の保護膜で覆われている
請求項１から１９のいずれかに記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
上記課題を解決するため、本開示の半導体装置は、半導体素子が形成された半導体層と、半導体層の上面上に形成され、半導体素子と電気的に接続された第１の導体膜と、半導体層の外周側面上に形成され、半導体素子と電気的に接続された第２の導体膜と、第１の導体膜上に形成され、第１の導体膜を露出する開口部を有する第１の保護膜とを備え、半導体層の上面から第２の導体膜の上面までの高さは、半導体層の上面から第１の導体膜の上面までの高さと同じ、又は、低い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
なお、本明細書においては特に断りの無い限り、「上面」とは実装時に実装基板と接合される側の面を意味し、「裏面」とは「上面」に対向する面のことを意味する。また、「側面」とは、「上面」及び「裏面」以外の面のことを意味し、「外周側面」とは、外周に配置された「側面」のことを意味する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
図１Ｂは、図１Ａの線分Ａ−Ａ´箇所の断面図である。図１Ｂは、半導体装置が電界効果トランジスタ（ＦＥＴ）である場合の例である。半導体装置は、第１導電型の半導体層１１０と、半導体層１１０の上に配置された第１導電型の半導体層１１２と、半導体層１１２の上面側に形成された第２導電型の半導体部１１４と、半導体部１１４の上面側に形成された第１導電型の半導体部１１６とを備える。半導体層１１２及び半導体部１１４は、例えばＳｉで構成される。半導体部１１４及び半導体部１１６は、例えばイオン注入によって形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
変形例１は、図１Ａ、図１Ｂに示す半導体装置と、導体膜１０２ｃの構成において異なる。導体膜１０２ｃは半導体装置の側面を部分的に構成している。具体的には、導体膜１０２ｃが、少なくとも下層の半導体層（半導体層１１０、１１２）の側面Ａ上、及び対向する側面Ｂ上に形成されている。導体膜１０２ｃは、側面Ａ及び側面Ｂと交差する他の２つの側面上の一部に亘って形成されていても良い。言い換えると、半導体装置は、導体膜１０２ｃで構成された一対の面と、導体膜１０２ｃを配置しない部分を含む一対の面とを備えてもよい。リフロー時に溶融した接続材料１３６には表面張力が働き、濡れ性の良い導体膜１０２ｃを引き寄せる力がある。この接続材料１３６の表面張力を利用して、導体膜１０２ｃを対向する位置にのみ配置することにより、該半導体装置を実装基板１３０に仮固定した際のずれを消滅させることが可能となり、実装不良を抑制できる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
変形例２は、図１Ａ、図１Ｂに示す半導体装置と、半導体層１１０と導体膜１０２ｃとの間に、半導体層１１０よりも抵抗が低いコンタクト領域１２６が形成されている点において異なる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
次に、図３Ｃに示すように、上面３０２に導体膜１０２ｂを形成するための絶縁膜１２４の開口部を形成する。開口部は、フォトレジストなどのマスクを用いて、絶縁膜１２４の一部をエッチングして形成できる。
【国際調査報告】
2015049852.tif 000041
2015049852.tif 000042
2015049852.tif 000043
2015049852.tif 000044