(57)【要約】  省スペース化を可能とする複合型半導体装置およびその制御方法を提供する。Ｓｉ−ＦＥＴ（２）が先に導通し、ＧａＮデバイス（１）はＳｉ−ＦＥＴ（２）の導通後に導通することによって、複合型半導体装置（１０）が導通する。
2015015899.tif 000002
【特許請求の範囲】
【請求項１】
第１電界効果トランジスタと第２電界効果トランジスタとが直列接続された複合型半導体装置において、
上記第１電界効果トランジスタと上記第２電界効果トランジスタとが独立して制御され、
上記第２電界効果トランジスタが先に導通し、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通することによって、上記複合型半導体装置が導通することを特徴とする複合型半導体装置。
【請求項２】
上記第１電界効果トランジスタはノーマリーオン型であり、上記第２電界効果トランジスタはノーマリーオフ型であることを特徴とする請求項１に記載の複合型半導体装置。
【請求項３】
上記第１電界効果トランジスタが先に非導通となり、上記第２電界効果トランジスタは上記第１電界効果トランジスタの非導通後に非導通となることによって、上記複合型半導体装置が非導通となることを特徴とする請求項１または２に記載の複合型半導体装置。
【請求項４】
上記第１電界効果トランジスタの耐圧が、上記第２電界効果トランジスタの耐圧より高いことを特徴とする請求項１から３のいずれか１項に記載の複合型半導体装置。
【請求項５】
第１電界効果トランジスタと第２電界効果トランジスタとが直列接続された複合型半導体装置の制御方法において、
上記第１電界効果トランジスタと上記第２電界効果トランジスタとを独立して制御し、
上記第２電界効果トランジスタを先に導通させ、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通させることによって、上記複合型半導体装置を導通させることを特徴とする複合型半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電界効果トランジスタと第２電界効果トランジスタとを直列接続した複合型半導体装置およびその制御方法に関する。特に、本発明は、ＧａＮ（窒化ガリウム）デバイスとＳｉ−ＦＥＴとがカスコード接続されてなる複合型半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
現在の半導体装置には、主にＳｉ（シリコン）系のノーマリーオフ型の電界効果トランジスタ（いわゆる、Ｓｉ−ＦＥＴ）が使用されている。ノーマリーオフ型の電界効果トランジスタは、ゲート−ソース間に正電圧を印加した場合に導通し、ゲート−ソース間に正電圧が印加されていない場合に非導通となるトランジスタである。【０００３】
その一方で、Ｓｉ−ＦＥＴは、物理的な性能に関し、限界が近づきつつある。このため、Ｓｉ−ＦＥＴに代わって、ＧａＮ系の電界効果トランジスタ（ＧａＮデバイス、ＧａＮ−ＦＥＴとも言う）を用いた半導体装置の実用化を目指した研究開発が行われている。【０００４】
ＧａＮデバイスは、耐電圧、低損失、高速スイッチング、高温動作等の特長があり、さらに高パワー化が可能である。一方で、ＧａＮデバイスは、通常はノーマリーオン型のＦＥＴであり、ノーマリーオフ型として用いることが困難である。ノーマリーオン型の電界効果トランジスタは、負の閾値電圧を有し、ゲート−ソース間電圧が閾値電圧よりも低い場合に非導通になり、ゲート−ソース間電圧が閾値電圧よりも高い場合に導通する。【０００５】
半導体装置においてノーマリーオン型の電界効果トランジスタを使用すると、従来のゲート駆動回路を使用できない等、様々な問題が発生する。また、ノーマリーオフ型のＧａＮデバイスは、閾値電圧が非常に低いため誤動作の可能性が高く、実用化が難しい。【０００６】
そこで、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案されている。【０００７】
特許文献１には、ＧａＮデバイスとパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor：金属酸化膜半導体電界効果トランジスタ）とがカスコード接続されてなる複合型半導体装置が開示されている。なお、特許文献１には、ＧａＮデバイスおよびパワーＭＯＳＦＥＴが同時に制御信号を受けるのが好ましい旨記載されている。【０００８】
特許文献２には、２つのスイッチ（トランジスタ）を直列接続（カスコード接続）し、これらのスイッチを個別に制御する構成が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第８０１７９７８号明細書（２０１１年９月１３日特許）
【特許文献２】日本国公開特許公報「特開２０１２−１５９４５４号公報（２０１２年８月２３日公開）」
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されている複合型半導体装置において、ＧａＮデバイスおよびパワーＭＯＳＦＥＴを同時にオンオフすると、パワーＭＯＳＦＥＴを先にオフした場合に、パワーＭＯＳＦＥＴに高電圧が印加されることになる。パワーＭＯＳＦＥＴが先にオフする要因として、複合型半導体装置をオフする制御用信号によってＧａＮデバイスがオフするスピードと、同信号によってパワーＭＯＳＦＥＴがオフするスピードとが異なっていることが挙げられる。複合型半導体装置が導通する瞬間に、パワーＭＯＳＦＥＴに印加される電圧が十分に降下せず、高電圧がパワーＭＯＳＦＥＴに印加されることになると、パワーＭＯＳＦＥＴが高耐圧であることが求められる。【００１１】
このため、特許文献１に開示されている複合型半導体装置では、高耐圧のパワーＭＯＳＦＥＴを用いる必要がある。実際、特許文献１に開示されているパワーＭＯＳＦＥＴの耐圧は、２００Ｖと高くなっている。【００１２】
ここで、ＧａＮデバイスは通常、横型構造である。この場合、信頼性の観点から、基板の裏面にて最も電位が低くなるように設計する（ソース電位を構成する）ことが望ましい。【００１３】
一方、パワーＭＯＳＦＥＴは、横型構造と縦型構造とに大別される。【００１４】
横型構造かつ高耐圧のパワーＭＯＳＦＥＴは面積が大きく、該パワーＭＯＳＦＥＴを用いると、複合型半導体装置の大型化を招くという問題が発生する。【００１５】
また、縦型構造のパワーＭＯＳＦＥＴは、通常、基板の裏面がドレイン電極である。ＧａＮデバイスとパワーＭＯＳＦＥＴとを同一のリードフレーム（基板）上に配置した場合、リードフレームの裏面にて、ＧａＮデバイスの電位（ソース電位）と、パワーＭＯＳＦＥＴの電位（ドレイン電位）とが相反する。すなわち、ＧａＮデバイスの裏面に、パワーＭＯＳＦＥＴのドレイン電位に相当する電位が印加されていることになる。このため、縦型構造のパワーＭＯＳＦＥＴを用いた場合、複合型半導体装置の信頼性が劣化するという問題が発生する。【００１６】
なお、特許文献２に開示されている技術は、カスコード接続の関係にある２つのトランジスタが、ＧａＮデバイスおよびＳｉ−ＦＥＴ（パワーＭＯＳＦＥＴ）である必要自体が無く、そもそも本発明との関連が薄い。【００１７】
本発明は、上記の問題に鑑みて為されたものであり、その目的は、省スペース化を可能とする複合型半導体装置およびその制御方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の一態様に係る複合型半導体装置は、上記の問題を解決するために、第１電界効果トランジスタと第２電界効果トランジスタとが直列接続された複合型半導体装置において、上記第１電界効果トランジスタと上記第２電界効果トランジスタとが独立して制御され、上記第２電界効果トランジスタが先に導通し、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通することによって、上記複合型半導体装置が導通することを特徴としている。【００１９】
本発明の一態様に係る複合型半導体装置の制御方法は、上記の問題を解決するために、第１電界効果トランジスタと第２電界効果トランジスタとが直列接続された複合型半導体装置の制御方法において、上記第１電界効果トランジスタと上記第２電界効果トランジスタとを独立して制御し、上記第２電界効果トランジスタを先に導通させ、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通させることによって、上記複合型半導体装置を導通させることを特徴としている。
【発明の効果】
【００２０】
本発明の一態様によれば、省スペース化が可能であるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態に係る複合型半導体装置の導通および非導通のタイミングを示すタイミングチャートである。
【図２】本発明の一実施の形態に係る複合型半導体装置の具体的な構成を示す回路図である。
【図３】本発明の一実施の形態に係る複合型半導体装置の概略構成を示す回路図である。
【図４】本発明の別の実施の形態に係る、ＧａＮデバイスのゲートに印加される制御信号の波形と、Ｓｉ−ＦＥＴのゲートに印加される制御信号の波形とを比較するタイミングチャートである。
【図５】複合型半導体装置の具体的な構成を示す平面図である。
【図６】複合型半導体装置の具体的な構成を示す側面図である。
【図７】複合型半導体装置の具体的な構成の変形例を示す平面図である。
【発明を実施するための形態】
【００２２】
〔実施の形態１〕
図３は、本実施の形態に係る複合型半導体装置の概略構成を示す回路図である。
【００２３】
複合型半導体装置１０は、ＧａＮデバイス（第１電界効果トランジスタ）１、およびＳｉ−ＦＥＴ（第２電界効果トランジスタ）２を備えている。Ｓｉ−ＦＥＴ２には、Ｓｉ−ＦＥＴ２に寄生しているボディダイオード２ｄが内蔵されている。
【００２４】
ＧａＮデバイス１のドレインは、電源３の高レベル側に接続されている。ＧａＮデバイス１のソースは、Ｓｉ−ＦＥＴ２のドレインに接続されている。Ｓｉ−ＦＥＴ２のソースは、電源３の低レベル側に接続されている。つまり、複合型半導体装置１０は、ＧａＮデバイス１とＳｉ−ＦＥＴ２とがカスコード接続（直列接続）されてなるものである。
【００２５】
ＧａＮデバイス１は、ＧａＮ、ＡｌＧａＮ、およびＩｎＧａＮ等に代表されるＩＩＩ族窒化物半導体（化合物半導体）を含んでいる。これにより、ノーマリーオン型の電界効果トランジスタであるＧａＮデバイス１を実現することができる。また、高耐圧、高速動作、高耐熱性、および低オン抵抗であるＧａＮデバイス１を実現することができる。また、Ｓｉ−ＦＥＴ２は、ノーマリーオフ型である。
【００２６】
なお、ＧａＮデバイス１の動作閾値電圧（図４中、ＧａＮ−Ｖｔｈ）は、Ｓｉ−ＦＥＴ２の動作閾値電圧（図４中、Ｓｉ−ＦＥＴ−Ｖｔｈ）より低くてもよく、負電位であってもよい。
【００２７】
また、ＧａＮデバイス１の耐圧は、Ｓｉ−ＦＥＴ２の耐圧より高いのが好ましく、例えば６００Ｖである。Ｓｉ−ＦＥＴ２の耐圧については後に詳述する。
【００２８】
図２は、本実施の形態に係る複合型半導体装置の具体的な構成を示す回路図である。
【００２９】
ＧａＮデバイス１のゲートと、Ｓｉ−ＦＥＴ２のゲートとは、互いに独立して制御される。すなわち、複合型半導体装置１０では、ＧａＮデバイス１のゲートと、Ｓｉ−ＦＥＴ２のゲートとに、互いに異なる制御信号を印加することが可能である。これにより、複合型半導体装置１０では、ＧａＮデバイス１のオンオフのタイミングと、Ｓｉ−ＦＥＴ２のオンオフのタイミングとを独立して制御することが可能であり、これらを互いに異なったタイミングにすることが可能である。
【００３０】
また、図２に示す、ＧａＮデバイス１のゲートにある抵抗４は、ＧａＮデバイス１のゲートに電流を供給するためのゲート抵抗である。また、図２に示す、Ｓｉ−ＦＥＴ２のゲートにある抵抗５は、Ｓｉ−ＦＥＴ２のゲートに電流を供給するためのゲート抵抗である。
【００３１】
図２に示すとおり、ＧａＮデバイス１およびＳｉ−ＦＥＴ２の諸特性を下記のように定義する。
【００３２】
すなわち、ＧａＮデバイス１のゲート抵抗の値（抵抗４の抵抗値）をＲＧ１とする。また、Ｓｉ−ＦＥＴ２のゲート抵抗の値（抵抗５の抵抗値）をＲＧ２とする。また、ＧａＮデバイス１のゲート−ドレイン間容量の値をＱＧＤ１とする。また、Ｓｉ−ＦＥＴ２のゲート−ドレイン間容量の値をＱＧＤ２とする。また、ＧａＮデバイス１のゲート容量の値をＱＧ１とする。また、Ｓｉ−ＦＥＴ２のゲート容量の値をＱＧ２とする。
【００３３】
ここで、複合型半導体装置１０がオンする時は、Ｓｉ−ＦＥＴ２が先に導通し、ＧａＮデバイス１はＳｉ−ＦＥＴ２の導通後に導通することによって、複合型半導体装置１０が導通する。すなわち、複合型半導体装置１０が導通状態になるとき、先にＳｉ−ＦＥＴ２が導通し、その後ＧａＮデバイス１が導通するように、ＧａＮデバイス１のゲートおよびＳｉ−ＦＥＴ２のゲートに制御信号を印加する。
【００３４】
上記の構成によれば、ＧａＮデバイス１が先に導通することがないので、Ｓｉ−ＦＥＴ２に高電圧が印加される恐れを低減することが可能となる。よって、より耐圧の低いＳｉ−ＦＥＴ２を用いることが可能となる。従って、Ｓｉ−ＦＥＴ２の面積を狭小化し、複合型半導体装置１０の小型化（すなわち、省スペース化）が可能となる。
【００３５】
すなわち、横型構造のＳｉ−ＦＥＴ２において、Ｓｉ−ＦＥＴ２の耐圧は、ドレイン−ゲート間の距離が大きい程高くなり、ドレイン−ソース間の距離が大きい程高くなる。Ｓｉ−ＦＥＴ２の耐圧を低くすることは、これらの距離を小さくすることと同義である。これらの距離を小さくすることにより、Ｓｉ−ＦＥＴ２の（典型的には、Ｓｉ−ＦＥＴ２を搭載するチップの）面積の狭小化が可能となる。
【００３６】
一方、複合型半導体装置１０がオフする時は、ＧａＮデバイス１が先に非導通となり、Ｓｉ−ＦＥＴ２はＧａＮデバイス１の非導通後に非導通となることによって、複合型半導体装置１０が非導通となる。すなわち、複合型半導体装置１０が非導通状態になるとき、先にＧａＮデバイス１が非導通となり、その後Ｓｉ−ＦＥＴ２が非導通となるように、ＧａＮデバイス１のゲートおよびＳｉ−ＦＥＴ２のゲートに制御信号を印加する。
【００３７】
上記の構成によれば、ＧａＮデバイス１が後に非導通となることがないので、Ｓｉ−ＦＥＴ２に高電圧が印加される恐れを低減することが可能となる。よって、上述したメカニズムにより、複合型半導体装置１０の小型化（すなわち、省スペース化）が可能となる。
【００３８】
図１に、本実施の形態に係る複合型半導体装置の導通および非導通のタイミングを示している。
【００３９】
なお、Ｓｉ−ＦＥＴ２が導通するタイミングを、ＧａＮデバイス１が導通するタイミングに対してどの程度早くするか（図１のｔｎをどの程度の時間に設定するか）は、ＧａＮデバイス１およびＳｉ−ＦＥＴ２の特性に依存して、好ましい時間が変化する。但し、ＧａＮデバイス１が導通するタイミングは、Ｓｉ−ＦＥＴ２が導通し、Ｓｉ−ＦＥＴ２に印加される電圧がＳｉ−ＦＥＴ２の耐圧以下になった後である。従って、例えば耐圧３０ＶのＳｉ−ＦＥＴ２を使用する場合、Ｓｉ−ＦＥＴ２に印加される電圧が３０Ｖより小さくなってから、ＧａＮデバイス１が導通するように制御すればよい。
【００４０】
〔実施の形態２〕
図４は、本実施の形態に係る、ＧａＮデバイスのゲートに印加される制御信号の波形と、Ｓｉ−ＦＥＴのゲートに印加される制御信号の波形とを比較するタイミングチャートである。
【００４１】
ここでは、Ｓｉ−ＦＥＴ２が導通するタイミングを、ＧａＮデバイス１が導通するタイミングより早くする具体的な手法について説明する。またここでは、ＧａＮデバイス１が非導通となるタイミングを、Ｓｉ−ＦＥＴ２が非導通となるタイミングより早くする具体的な手法について説明する。
【００４２】
ＧａＮデバイス１のゲートに印加される制御信号を遅延させる。このとき例えば、ＧａＮデバイス１のゲートに印加される制御信号の立ち上がり開始のタイミングを、Ｓｉ−ＦＥＴ２のゲートに印加される制御信号がＳｉ−ＦＥＴ２の動作閾値電圧Ｓｉ−ＦＥＴ−Ｖｔｈを超えるタイミングとする。この遅延時間を、図４では遅延時間Ａとしている。ＧａＮデバイス１のゲートに印加される制御信号を遅延させる手法としては、周知のディレイ信号を用いることができる。
【００４３】
またこのとき、ＧａＮデバイス１のゲートに印加される制御信号の立ち上がりに要する時間を、Ｓｉ−ＦＥＴ２のゲートに印加される制御信号の立ち上がりに要する時間より短くする。またこのとき、ＧａＮデバイス１のゲートに印加される制御信号の立ち下がりに要する時間を、Ｓｉ−ＦＥＴ２のゲートに印加される制御信号の立ち下がりに要する時間より短くする。
【００４４】
これを実現するために、下記数式（１）または数式（２）を満足するように、ＧａＮデバイス１のゲート抵抗およびＳｉ−ＦＥＴ２のゲート抵抗を決定するのが好ましい。
【００４５】
ＲＧ１＊ＱＧＤ１  ＜  ＲＧ２＊ＱＧＤ２                    ・・・（１）
ＲＧ１＊ＱＧ１  ＜  ＲＧ２＊ＱＧ２                        ・・・（２）
これにより、Ｓｉ−ＦＥＴ２が導通するタイミングを、ＧａＮデバイス１が導通するタイミングより早くすること、ならびに、ＧａＮデバイス１が非導通となるタイミングを、Ｓｉ−ＦＥＴ２が非導通となるタイミングより早くすることができる。
【００４６】
また、ＧａＮデバイス１の内蔵ゲート抵抗をＲＧ３、ＧａＮデバイス１のゲート駆動電圧をＶＧ１、ＧａＮデバイス１における閾値電圧までのゲート容量をＱＧＶＴＨ１とする。また、Ｓｉ−ＦＥＴ２の内蔵ゲート抵抗をＲＧ４、Ｓｉ−ＦＥＴ２のゲート駆動電圧をＶＧ２、Ｓｉ−ＦＥＴ２における閾値電圧までのゲート容量をＱＧＶＴＨ２とする。この場合、下記数式（３）を満足するように、ＧａＮデバイス１のゲート抵抗およびＳｉ−ＦＥＴ２のゲート抵抗を決定するのがより好ましい。
【００４７】
（ＲＧ１＋ＲＧ３）＊ＱＧＶＴＨ１／ＶＧ１  ＜  （ＲＧ２＋ＲＧ４）＊ＱＧＶＴＨ２／ＶＧ２  ・・・（３）
これにより、ＧａＮデバイス１が先に導通することがないので、Ｓｉ−ＦＥＴ２に高電圧が印加されることは無い。
【００４８】
また、ＧａＮデバイス１は、オフ時にボディダイオード２ｄを利用して、逆方向に導通することも可能である。すなわち、Ｓｉ−ＦＥＴ２をオフ状態に、ＧａＮデバイス１をオン状態に制御することにより、ＧａＮデバイス１をダイオードとしても機能させることができる。この際、例えばＧａＮデバイス１の閾値電圧が負電位であっても、制御電圧を０Ｖとすることにより、ＧａＮデバイス１をオン状態とすることができる。従って、ＧａＮデバイス１のオンオフを負電圧から０Ｖの範囲で制御することが可能になる。この結果、ＧａＮデバイス１がダイオードとしての機能を有する場合であっても、正電圧側の電位を必要としないため、電源システムの簡素化を図ることができる。
【００４９】
〔実施の形態３〕
本実施の形態に係る複合型半導体装置は、縦型構造のＳｉ−ＦＥＴ２を用いるものであって、それ以外は上述した各実施の形態と同一である。Ｓｉ−ＦＥＴ２は、第１の主面と第２の主面とを有している。第１の主面には、ゲート電位を有するゲート電極とドレイン電位を有するドレイン電極とが形成されている。第２の主面には、ソース電位を有するソース電極が形成されている。
【００５０】
ＧａＮデバイス１は、上述したとおり横型構造であり、ゲート電極、ソース電極、およびドレイン電極が、いずれも第１の主面に形成されている。そして、ＧａＮデバイス１における第２の主面には、電極が形成されていない。
【００５１】
図５〜図７を参照して、本実施の形態に係る複合型半導体装置である、複合型半導体装置１００の具体的な構成を説明する。図５および図６は、複合型半導体装置１００の平面図および側面図である。なお、図６では、図５の一部が省略されている。
【００５２】
図５に示すように、複合型半導体装置１００は、ノーマリーオン型の電界効果トランジスタ１０１（以下、単にトランジスタ１０１と呼ぶ）、ノーマリーオフ型の電界効果トランジスタ１０２（以下、単にトランジスタ１０２と呼ぶ）、第１の端子１０３（ドレイン端子）、第２の端子１０４（ゲート端子）、第３の端子１０５（ソース端子）、ダイパッド１０６、および封止部材１０７を備えている。トランジスタ１０１は、例えばＧａＮデバイス１からなり、トランジスタ１０２よりも高い耐圧を有している。トランジスタ１０２は、例えばＳｉ−ＦＥＴ２である。ダイパッド１０６は、導電性を有する材料から形成されていればよく、その他の条件には限定されない。また、封止部材１０７は、例えば樹脂によって形成されている。
【００５３】
図５および図６に示すように、複合型半導体装置１００では、トランジスタ１０１とトランジスタ１０２とがカスコード接続されている。トランジスタ１０１およびトランジスタ１０２は、ダイパッド１０６上に配置されている。また、トランジスタ１０１およびトランジスタ１０２は、封止部材１０７によって封止されている。ダイパッド１０６の下面の一部は、複合型半導体装置１００のソース端子を兼ねている。以下では、トランジスタ１０１の上面および下面を、それぞれ、第１の主面Ｓ１および第２の主面Ｓ４と呼ぶ。トランジスタ１０２の上面および下面を、それぞれ、第１の主面Ｓ２および第２の主面Ｓ５と呼ぶ。ダイパッド１０６の上面および下面を、それぞれ、第１の主面Ｓ３および第２の主面Ｓ６と呼ぶ。
【００５４】
図５および図６に示すように、トランジスタ１０１の第１の主面Ｓ１上に、ゲート電極１１０、ドレイン電極１１１、およびソース電極１１２が配置されている。トランジスタ１０２の第１の主面Ｓ２上に、ゲート電極１２０およびドレイン電極１２１が配置されている。また、トランジスタ１０２の第２の主面Ｓ５上に、図示していないがソース電極１２２が配置されている。ソース電極１２２は、トランジスタ１０２の裏面全体がソース電極１２２となっていても、該裏面の一部がソース電極１２２となっていても、本発明の趣旨には反しない。
【００５５】
トランジスタ１０１の第１の主面Ｓ１上に配置されたソース電極１１２と、トランジスタ１０２の第１の主面Ｓ２上に配置されたドレイン電極１２１とは、導電体１１３によって電気的に接続されている。トランジスタ１０１の第１の主面Ｓ１上に配置されたドレイン電極１１１と、第１の端子１０３とは、導電体１１４によって電気的に接続されている。
【００５６】
トランジスタ１０２の第１の主面Ｓ２上に配置されたゲート電極１２０と、第２の端子１０４とは、導電部材１１６によって電気的に接続されている。トランジスタ１０１の第１の主面Ｓ１上に配置されたゲート電極１１０と、トランジスタ１０２の第１の主面Ｓ２上に配置されたソース電極１２３とは、導電部材１１５によって電気的に接続されている。また、ゲート電極１１０は、ダイパッド１０６の第１の主面Ｓ３に電気的に接続されている構成であってもよい（図７参照）。また、トランジスタ１０２の第２の主面Ｓ５上に配置されたソース電極１２２と、ダイパッド１０６の第１の主面Ｓ３とが、電気的に接続されている。
【００５７】
図６に示すように、複合型半導体装置１００では、ダイパッド１０６の第１の主面Ｓ３と、トランジスタ１０２の第２の主面Ｓ５とが対向して接している。また、ダイパッド１０６の第１の主面Ｓ３と、トランジスタ１０１の第２の主面Ｓ４とが対向して接している。
【００５８】
トランジスタ１０１の第２の主面Ｓ４は、ダイパッド１０６の第１の主面Ｓ３上に、熱伝導性のダイボンド材を用いてダイボンドされている。ダイボンド材が熱伝導性を有していることにより、トランジスタ１０１で発生した熱を、ダイパッド１０６へ放熱することができる。なお、トランジスタ１０１とダイパッド１０６とが電気的に接続される必要がないので、ダイボンド材は、導電性を有していなくともよい。トランジスタ１０２の第２の主面Ｓ５は、ダイパッド１０６の第１の主面Ｓ３上に、はんだ等によってダイボンドされている。はんだは、トランジスタ１０２をダイパッド１０６にダイボンドする機能と共に、トランジスタ１０２とダイパッド１０６とを電気的に接続する機能を有する。なお、はんだの代わりに、ダイボンド性能の高い導電性ペーストを用いてもよい。
【００５９】
本実施の形態に係る複合型半導体装置によれば、同一のリードフレームにＧａＮデバイス１（トランジスタ１０１）とＳｉ−ＦＥＴ２（トランジスタ１０２）とが配置される。そして、このＧａＮデバイス１の第２の主面Ｓ４は、カスコードのソース電位（Ｓｉ−ＦＥＴ２のソース電位）と同電位になる。従って、ＧａＮデバイス１にドレイン電位のような高電圧が印加されることが無いため、十分な信頼性の複合型半導体装置を得ることできる。
【００６０】
〔まとめ〕
本発明の態様１に係る複合型半導体装置は、第１電界効果トランジスタ（ＧａＮデバイス１）と第２電界効果トランジスタ（Ｓｉ−ＦＥＴ２）とが直列接続された複合型半導体装置において、上記第１電界効果トランジスタと上記第２電界効果トランジスタとが独立して制御され、上記第２電界効果トランジスタが先に導通し、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通することによって、上記複合型半導体装置が導通する。
【００６１】
本発明の態様８に係る複合型半導体装置の制御方法は、第１電界効果トランジスタと第２電界効果トランジスタとが直列接続された複合型半導体装置の制御方法において、上記第１電界効果トランジスタと上記第２電界効果トランジスタとを独立して制御し、上記第２電界効果トランジスタを先に導通させ、上記第１電界効果トランジスタは上記第２電界効果トランジスタの導通後に導通させることによって、上記複合型半導体装置を導通させる。
【００６２】
上記の構成によれば、第１電界効果トランジスタが先に導通することがないので、第２電界効果トランジスタに高電圧が印加される恐れを低減することが可能となる。よって、より耐圧の低い第２電界効果トランジスタを用いることが可能となる。従って、第２電界効果トランジスタの面積を狭小化し、複合型半導体装置の小型化（すなわち、省スペース化）が可能となる。
【００６３】
本発明の態様２に係る複合型半導体装置は、上記態様１において、上記第１電界効果トランジスタはノーマリーオン型であり、上記第２電界効果トランジスタはノーマリーオフ型である。
【００６４】
本発明の態様３に係る複合型半導体装置は、上記態様１または２において、上記第１電界効果トランジスタが先に非導通となり、上記第２電界効果トランジスタは上記第１電界効果トランジスタの非導通後に非導通となることによって、上記複合型半導体装置が非導通となる。
【００６５】
本発明の態様９に係る複合型半導体装置の制御方法は、上記態様８において、上記第１電界効果トランジスタを先に非導通とさせ、上記第２電界効果トランジスタは上記第１電界効果トランジスタの非導通後に非導通とさせることによって、上記複合型半導体装置を非導通とさせる。
【００６６】
上記の構成によれば、第１電界効果トランジスタが後に非導通となることがないので、第２電界効果トランジスタに高電圧が印加される恐れを低減することが可能となる。よって、上述したメカニズムにより、複合型半導体装置の小型化（すなわち、省スペース化）が可能となる。
【００６７】
本発明の態様４に係る複合型半導体装置は、上記態様１から３のいずれかにおいて、上記第１電界効果トランジスタの動作閾値電圧が、上記第２電界効果トランジスタの動作閾値電圧より低い。
【００６８】
本発明の態様５に係る複合型半導体装置は、上記態様４において、上記第１電界効果トランジスタの動作閾値電圧が、負電圧である。
【００６９】
本発明の態様６に係る複合型半導体装置は、上記態様２において、上記第２電界効果トランジスタは、ゲート電極およびドレイン電極が形成されている第１の主面と、ソース電極が形成されている第２の主面とを有している。
【００７０】
上記の構成によれば、複合型半導体装置の信頼性の向上が可能となる。
【００７１】
本発明の態様７に係る複合型半導体装置は、上記態様１から６のいずれかにおいて、上記第１電界効果トランジスタの耐圧が、上記第２電界効果トランジスタの耐圧より高い。
【００７２】
本発明の態様１０に係る複合型半導体装置の制御方法は、上記態様８または９において、上記第１電界効果トランジスタのゲートに電流を供給するためのゲート抵抗の値をＲＧ１、上記第２電界効果トランジスタのゲートに電流を供給するためのゲート抵抗の値をＲＧ２、上記第１電界効果トランジスタのゲート−ドレイン間容量の値をＱＧＤ１、上記第２電界効果トランジスタのゲート−ドレイン間容量の値をＱＧＤ２とした場合、下記数式（１）
ＲＧ１＊ＱＧＤ１  ＜  ＲＧ２＊ＱＧＤ２                    ・・・（１）
を満足するように、上記第１電界効果トランジスタのゲート抵抗および上記第２電界効果トランジスタのゲート抵抗を決定する。
【００７３】
本発明の態様１１に係る複合型半導体装置の制御方法は、上記態様８または９において、上記第１電界効果トランジスタのゲートに電流を供給するためのゲート抵抗の値をＲＧ１、上記第２電界効果トランジスタのゲートに電流を供給するためのゲート抵抗の値をＲＧ２、上記第１電界効果トランジスタのゲート容量の値をＱＧ１、上記第２電界効果トランジスタのゲート容量の値をＱＧ２とした場合、下記数式（２）
ＲＧ１＊ＱＧ１  ＜  ＲＧ２＊ＱＧ２                        ・・・（２）
を満足するように、上記第１電界効果トランジスタのゲート抵抗および上記第２電界効果トランジスタのゲート抵抗を決定する。
【００７４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【００７５】
本発明は、ノーマリーオン型の第１電界効果トランジスタと、ノーマリーオフ型の第２電界効果トランジスタとがカスコード接続されてなる複合型半導体装置およびその制御方法に利用することができる。特に、本発明は、ＧａＮデバイスとＳｉ−ＦＥＴとがカスコード接続されてなる複合型半導体装置およびその制御方法に利用することができる。
【符号の説明】
【００７６】
１  ＧａＮデバイス（第１電界効果トランジスタ）
２  Ｓｉ−ＦＥＴ（第２電界効果トランジスタ）
１０  複合型半導体装置
【図１】
2015015899.tif 000003
【図２】
2015015899.tif 000004
【図３】
2015015899.tif 000005
【図４】
2015015899.tif 000006
【図５】
2015015899.tif 000007
【図６】
2015015899.tif 000008
【図７】
2015015899.tif 000009
【国際調査報告】
2015015899.tif 000010
2015015899.tif 000011