(57)【要約】  オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供する。上記課題を解決するために、本発明は、ＳｉＣパワーＭＩＳＦＥＴにおいて、ｐ型ボディ領域を、第１深さを有する第１領域と、平面視において第１領域の外側に、第１領域に接して形成された第１深さよりも浅い第２深さを有する第２領域とによって構成する。そして、ＪＦＥＴ領域を、互いに隣り合うｐ型ボディ領域の間に第２深さよりも深く形成して、ｐ型ボディ領域の第２領域をＪＦＥＴ領域によって囲むことにより、ｐ型ボディ領域とＪＦＥＴ領域とのｐｎ接合部にかかる電界を複数の角部に分散させる。これにより、低いオン抵抗を得るためにＪＦＥＴ領域を形成しても、ｐｎ接合部にかかる電界が分散するので、耐圧の低下を回避することができる。
2016143099.tif 000002
【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のボディ領域と、
互いに隣り合う前記ボディ領域の間に形成された前記第１導電型のドーピング領域と、
前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記ボディ領域の端部側面と前記ソース領域の端部側面との間の前記エピタキシャル層の表層部に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
を有し、
前記ボディ領域は、
第１深さを有する第１領域と、
平面視において前記第１領域の外側に、前記第１領域と接して形成された、前記第１深さよりも浅い第２深さを有する第２領域と、
から構成され、
前記ドーピング領域の深さは、前記第２深さより深い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２領域の下に、前記ドーピング領域が形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
平面視において、前記ソース領域の端が、前記第１領域の端と前記第２領域の端との間に位置する、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
互いに隣り合う前記第２領域の間の前記ドーピング領域の不純物濃度が、前記第２領域の下の前記ドーピング領域の不純物濃度よりも高い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ソース領域が形成された前記エピタキシャル層の表面に段差を有し、
前記ソース領域の端部の前記エピタキシャル層の表面の位置が、前記ソース領域の中央部の前記エピタキシャル層の表面の位置よりも低く、
前記ソース領域の端部の不純物濃度が、前記ソース領域の中央部の不純物濃度よりも低い、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
平面視において、前記段差の位置と前記第２領域の端の位置とが重なる、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２領域の下に、前記ドーピング領域が形成されている、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
平面視において、前記ソース領域の端が、前記第１領域の端と前記第２領域の端との間に位置する、半導体装置。
【請求項９】
請求項５記載の半導体装置において、
互いに隣り合う前記第２領域の間の前記ドーピング領域の不純物濃度が、前記第２領域の下の前記ドーピング領域の不純物濃度よりも高い、半導体装置。
【請求項１０】
以下の工程を含む半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程、
（ｂ）前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型とは異なる第２導電型の不純物をイオン注入して、複数のボディ領域を形成する工程、
（ｃ）前記ボディ領域の端部側面と離間して、前記エピタキシャル層の表面から前記ボディ領域内に、前記第１導電型の不純物をイオン注入して、ソース領域を形成する工程、
（ｄ）前記エピタキシャル層の表面上に、互いに隣り合う前記ボディ領域の間および前記ボディ領域の端部が露出するように開口部が設けられたマスクを形成する工程、
（ｅ）前記マスクから露出する前記エピタキシャル層に、前記第１導電型の不純物をイオン注入して、互いに隣り合う前記ボディ領域の間および前記ボディ領域の端部下の前記エピタキシャル層にドーピング領域を形成する工程、
（ｆ）前記マスクを除去した後、前記エピタキシャル層の表面に接して、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程と前記（ｅ）工程との間に、さらに、以下の工程を含む：
（ｇ）前記マスクから露出する前記エピタキシャル層を、前記ソース領域の深さよりも浅く、エッチングする工程。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記マスクの開口部端は、前記ソース領域上に位置する、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置を備える、電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法、並びに電力変換装置に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、米国特許第５９０４５１０号明細書（特許文献１）、特開平１１−２６１０６１号公報（特許文献２）、特許第３８７９１２９号公報（特許文献３）および特許第４１２２２３０号公報（特許文献４）がある。【０００３】
米国特許第５９０４５１０号明細書（特許文献１）には、離間したベース領域の間の活性領域に、ベース領域の深さよりも深く、不純物濃度が約３．５×１０１２原子／ｃｍ２に増大させた領域を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）が記載されている。【０００４】
特開平１１−２６１０６１号公報（特許文献２）には、予め形成したｐ−型炭化珪素ベース領域の表層部からｐ型不純物を外部拡散させた後、ｐ−型炭化珪素ベース領域にイオン注入により表面チャネル層を形成することにより、キャリア移動度の向上を図る炭化珪素半導体装置が記載されている。【０００５】
特許第３８７９１２９号公報（特許文献３）には、エピタキシャル層の表面の所定領域をケミカルドライエッチングすることにより生じた面を含む領域を選択酸化して、選択酸化膜を形成した後、ｐ型とｎ型の不純物を二重拡散して、チャネルの長さを規定すると同時にベース層とソース層を形成する半導体装置の製造方法が記載されている。【０００６】
特許第４１２２２３０号公報（特許文献４）には、不均一なドーピングプロファイルを有するように、第１の伝導性タイプを有する基板の表面に１種類以上のドーパントを注入した後、第１の伝導性タイプを有するエピタキシャル層を形成し、このエピタキシャル層内に、第２の伝導性タイプを有する１つ以上のボディ領域を形成する二重拡散型電界効果トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５９０４５１０号明細書
【特許文献２】特開平１１−２６１０６１号公報
【特許文献３】特許第３８７９１２９号公報
【特許文献４】特許第４１２２２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワー半導体デバイスの一つであるパワー金属・絶縁膜・半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）においては、炭化珪素（ＳｉＣ）基板（以下、ＳｉＣ基板と記す）を用いたプレーナ型のパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと記す）が用いられている。ＳｉＣパワーＭＩＳＦＥＴは、高耐圧化および低損失化が可能であることから、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている、【０００９】
ところで、ＳｉＣパワーＭＩＳＦＥＴでは、更なるオン抵抗の低減が望まれている。しかし、オン抵抗を低減するためには、互いに隣り合うボディ領域に挟まれたＪＦＥＴ領域の不純物濃度を高くすることが望ましいが、これにより、ＳｉＣパワーＭＩＳＦＥＴの耐圧の低下を招くおそれがある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、ＳｉＣパワーＭＩＳＦＥＴにおいて、ｐ型ボディ領域を、第１深さを有する第１領域と、平面視において第１領域の外側に、第１領域に接して形成された第１深さよりも浅い第２深さを有する第２領域とによって構成する。そして、ＪＦＥＴ領域を、互いに隣り合うｐ型ボディ領域の間に第２深さよりも深く形成して、ｐ型ボディ領域の第２領域をＪＦＥＴ領域によって囲む。
【発明の効果】
【００１１】
本発明によれば、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１２】
【図１】実施例１による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。
【図２】実施例１によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。
【図３】実施例１の第１変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。
【図４】実施例１の第２変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。
【図５】実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
【図６】図５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図７】図６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図８】実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第１例を示す回路図である。
【図９】実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子として用いた電力変換装置（インバータ）の第２例を示す回路図である。
【図１０】実施例２によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。
【図１１】実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
【図１２】図１１に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図１３】図１２に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図１４】実施例３によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。
【図１５】実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。
【図１６】図１５に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図１７】図１６に続く、ＳｉＣパワーＭＩＳＦＥＴの製造工程を示す要部断面図である。
【図１８】実施例４によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。
【図１９】本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第１例を示す要部断面図である。
【図２０】本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第２例を示す要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１８】
まず、本発明に先立って本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴについて説明する。
【００１９】
図１９および図２０に、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの一例を示す。図１９は、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第１例を示す要部断面図である。図２０は、本発明者らによって検討されたＳｉＣパワーＭＩＳＦＥＴの第２例を示す要部断面図である。
【００２０】
図１９に示すように、ＳｉＣパワーＭＩＳＦＥＴでは、オン抵抗を低くするために、互いに隣り合うｐ型ボディ領域４に挟まれたＪＦＥＴ領域７の不純物濃度を、ｎ−型エピタキシャル層２からなるドリフト層５０の不純物濃度よりも高くしている。従って、ｐ型ボディ領域４からドリフト層５０へ広がる空乏層の伸びは、ｐ型ボディ領域４からＪＦＥＴ領域７へ広がる空乏層の伸びよりも大きくなる。
【００２１】
このため、ＪＦＥＴ領域７のｎ−型エピタキシャル層２の表面からの深さが、ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さと同じか、またはそれよりも浅い場合は、ＪＦＥＴ領域７およびドリフト層５０に、ＪＦＥＴ領域７からドリフト層５０に向けて流れる電流の経路が形成される。しかし、ＪＦＥＴ領域７の不純物濃度が高いことから、互いに隣り合うｐ型ボディ領域４から伸びる空乏層に挟まれたＪＦＥＴ領域７の抵抗は低いが、ドリフト層５０の不純物濃度が低いことから、互いに隣り合うｐ型ボディ領域４から伸びた空乏層により挟まれたドリフト層５０の抵抗は高くなる。
【００２２】
また、図２０に示すように、ＪＦＥＴ領域７のｎ−型エピタキシャル層２の表面からの深さが、ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さよりも深い場合は、ｐ型ボディ領域４の角部（図２０中、Ｃで示す角部）で電界が集中するため、ＳｉＣパワーＭＩＳＦＥＴの耐圧が低下する。
そこで、本発明は、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供する。
【実施例１】
【００２３】
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫【００２４】
本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造について図１および図２を用いて説明する。図１は、本実施例１による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。図２は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。ＳｉＣパワーＭＩＳＦＥＴは、プレーナ型のＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＭＩＳＦＥＴである。【００２５】
図１および図２に示すように、ＳｉＣからなるｎ＋型ＳｉＣ基板１の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１よりも不純物濃度の低いＳｉＣからなるｎ−型エピタキシャル層２が形成されており、ｎ＋型ＳｉＣ基板１とｎ−型エピタキシャル層２とからＳｉＣエピタキシャル基板３が構成されている。ｎ−型エピタキシャル層２の厚さは、例えば５．０〜１００．０μｍ程度である。【００２６】
ｎ−型エピタキシャル層２内には、ｎ−型エピタキシャル層２の表面から所定の深さを有して、複数のｐ型ボディ領域（ウェル領域）４が互いに離間して形成されている。ｐ型ボディ領域４は、ｎ−型ピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して形成され、ｎ−型ピタキシャル層２の表面から第１深さよりも浅い第２深さを有する第２領域４ｂとから構成される。すなわち、平面視におけるｐ型ボディ領域４の端部が、ｐ型ボディ領域４の中央部よりも浅くなるように、ｐ型ボディ領域４は形成されている。ｐ型ボディ領域４の第１領域４ａのｎ−型エピタキシャル層２の表面からの第１深さは、例えば０．５〜２．０μｍ程度である。【００２７】
ｐ型ボディ領域４内には、ｎ−型エピタキシャル層２の表面から所定の深さを有して、ｎ＋型ソース領域５（図１では、網掛けのハッチングで示す領域）が形成されている。ｎ＋型ソース領域５は、ｐ型ボディ領域４の端部側面と離間してｐ型ボディ領域４内に形成されており、ｎ＋型ソース領域５のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。【００２８】
また、ｐ型ボディ領域４の電位を固定するｐ＋型電位固定領域６が形成されている。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。【００２９】
互いに隣り合うｐ型ボディ領域４に挟まれた領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域（ドーピング領域）７として機能する部位である。また、ｐ型ボディ領域４の端部側面（ＪＦＥＴ領域７とｐ型ボディ領域４との界面）とｎ＋型ソース領域５の端部側面（ｐ型ボディ領域４とｎ＋型ソース領域５との界面）との間に位置するｐ型ボディ領域４がチャネル領域８として機能する部位である。【００３０】
ＪＦＥＴ領域７は、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下に、ｐ型ボディ領域４の第１領域４ａの第１深さと同じか、それよりも深く形成されている。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。【００３１】
ｎ−型エピタキシャル層２のうち、ｐ型ボディ領域４およびＪＦＥＴ領域７が形成されていない領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１が、ドレイン層として機能する領域である。【００３２】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。【００３３】
ｎ＋型ＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２１ｃｍ−３程度、ｎ−型エピタキシャル層２の不純物濃度の好ましい範囲は、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。また、ｐ型ボディ領域４の不純物濃度の好ましい範囲は、例えば１×１０１８ｃｍ−３程度、ｎ＋型ソース領域５の不純物濃度の好ましい範囲は、例えば１×１０２０ｃｍ−３程度、ｐ＋型電位固定領域６の不純物濃度の好ましい範囲は、例えば１×１０２０ｃｍ−３程度、ＪＦＥＴ領域７の不純物濃度の好ましい範囲は、例えば３×１０１６ｃｍ−３程度である。【００３４】
チャネル領域８上にはゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極１１が形成されている。ゲート電極１１は、平面視において格子状に形成されており、ゲート電極１１で囲まれるように、ｐ型のボディ領域４が形成されている。【００３５】
これらゲート絶縁膜１０およびゲート電極１１は層間絶縁膜１２により覆われている。層間絶縁膜１２に形成された開口部１３の底面にはｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６が露出し、これら表面に金属シリサイド層１４が形成されている。【００３６】
さらに、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６は、金属シリサイド層１４を介してソース配線用電極１５と電気的に接続され、ｎ＋型ＳｉＣ基板１は、金属シリサイド層１６を介してドレイン配線用電極１７と電気的に接続されている。図示は省略するが、同様に、ゲート電極１１は、ゲート配線用電極に電気的に接続されている。ソース配線用電極１５には外部からソース電位が印加され、ドレイン配線用電極１７には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
次に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの構造の特徴について説明する。【００３７】
本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｐ型ボディ領域４を、第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して形成された第１深さよりも浅い第２深さを有する第２領域４ｂとによって構成する。そして、ＪＦＥＴ領域７を、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下に、ｐ型ボディ領域４の第１領域４ａの第１深さと同じか、それよりも深く形成する。【００３８】
これにより、ＪＦＥＴ領域７によって、ｐ型ボディ領域４の第２領域４ｂの有する角部Ａと、ｐ型ボディ領域４の第１領域４ａと第２領域４ｂとの境界部分に形成される角部Ｂとを囲むことができるので、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を、角部Ａおよび角部Ｂに分散することができる。【００３９】
例えば図２０に示したＳｉＣパワーＭＩＳＦＥＴでは、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界が角部Ｃに集中して、耐圧が著しく低下する。しかし、本実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、低いオン抵抗を得るためにＪＦＥＴ領域７を形成しても、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界が角部Ａおよび角部Ｂに分散するので、耐圧の低下を回避することができる。【００４０】
なお、素子形成領域におけるＳｉＣパワーＭＩＳＦＥＴのレイアウトは、図１に示したものに限定されるものではない。例えば、図３および図４に示すレイアウトであってもよい。図３は、本実施例１の第１変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。図４は、本実施例１の第２変形例による複数のＳｉＣパワーＭＩＳＦＥＴセルが配列された素子形成領域の一部を示す要部平面図である。【００４１】
図１に示したＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、第１方向Ｙに沿って第１間隔で配置された複数のｐ型ボディ領域４が、第１方向ＹとＳｉＣエピタキシャル基板３の表面において直交する第２方向Ｘに沿って第２間隔で配置されており、複数のｐ型ボディ領域４が、格子状に配置されたゲート電極１１に囲まれるように位置している。【００４２】
図３に示すＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、第１方向Ｙに沿って第１間隔で配置された複数のｐ型ボディ領域４が、第１間隔の半分の位置に、交互に位置するように第２方向Ｘに沿って第２間隔で配置されている。複数のｐ型ボディ領域４は、所謂千鳥配列となるように配置されている。【００４３】
図４に示すＳｉＣパワーＭＩＳＦＥＴのレイアウトでは、複数のｐ型ボディ領域４が、第２方向Ｘに互いに離間して、第１方向Ｙに沿って延在して配置され、複数のゲート電極１１が、互いに隣り合うｐ型ボディ領域４の間に、第１方向Ｙに沿って延在して配置されている。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫【００４４】
本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図５〜図７を用いて工程順に説明する。図５〜図７は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。【００４５】
まず、図５に示すように、ｎ＋型４Ｈ−ＳｉＣ基板１を用意する。ｎ＋型ＳｉＣ基板１には、ｎ型不純物が導入されている。ｎ型不純物は、例えば窒素（Ｎ）であり、ｎ型不純物の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度である。また、ｎ＋型ＳｉＣ基板１はＳｉ面とＣ面との両面を有するが、ｎ＋型ＳｉＣ基板１の表面はＳｉ面またはＣ面のどちらでもよい。【００４６】
次に、ｎ＋型ＳｉＣ基板１の表面にエピタキシャル成長法によりＳｉＣのｎ−型エピタキシャル層２を形成する。ｎ−型エピタキシャル層２には、ｎ＋型ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層２の不純物濃度はＳｉＣパワーＭＩＳＦＥＴの素子定格に依存するが、例えば１×１０１４〜１×１０１７ｃｍ−３程度である。また、ｎ−型エピタキシャル層２の厚さは、例えば５．０〜１００．０μｍである。以上の工程により、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３が形成される。【００４７】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入する。これにより、ｎ−型エピタキシャル層２の素子形成領域にｐ型ボディ領域４を形成し、図示は省略するが、周辺形成領域にフローティング・フィールド・リミッティング・リング（Field Limiting Ring：ＦＬＲ）構造を形成する。【００４８】
ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さは、例えば０．５〜２．０μｍ程度である。また、ｐ型ボディ領域４の不純物濃度は、例えば１×１０１６〜１×１０１９ｃｍ−３程度である。周辺形成領域の終端部には、ＦＬＲ構造を形成したが、これに限定されるものではな。終端部の構造としては、例えばジャンクション・ターミネーション・エクステンション（Junction Termination Extension：ＪＴＥ）構造であってもよい。【００４９】
次に、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間してｎ＋型ソース領域５を形成する。ｎ＋型ソース領域５のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。【００５０】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４の電位を固定する領域にｐ＋型電位固定領域６を形成する。ｐ＋型電位固定領域６のｎ−型エピタキシャル層２の表面からの深さは、例えば０．１〜０．５μｍ程度である。また、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。【００５１】
次に、図６に示すように、ｎ−型エピタキシャル層２の表面上に、マスク１８を形成する。マスク１８には、後の工程においてＪＦＥＴ領域７が形成される領域のみに開口部分が設けられている。すなわち、マスク１８には、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部が露出するように開口部分が設けられている。【００５２】
次に、マスク１８越しに、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さと同じか、それよりも深く、ＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ−３程度である。【００５３】
これにより、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部の下部に、ＪＦＥＴ領域７が形成される。具体的には、ｎ−型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ−型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。ここで、第２領域４ｂの第２深さは第１領域４ａの第１深さよりも浅い。また、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下にＪＦＥＴ領域７が形成される。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。【００５４】
次に、マスク１８を除去した後、図示は省略するが、ＳｉＣエピタキシャル基板３の表面上および裏面上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により炭素（Ｃ）膜を堆積する。炭素（Ｃ）膜の厚さは、例えば０．０３μｍ程度である。この炭素（Ｃ）膜により、ＳｉＣエピタキシャル基板３の表面を被覆した後、ＳｉＣエピタキシャル基板３に１,７００℃程度の温度で２〜３分程度の熱処理を施す。これにより、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。熱処理後は、炭素（Ｃ）膜を、例えば酸素プラズマ処理により除去する。【００５５】
次に、図７に示すように、ｎ−型エピタキシャル層２の表面上に、酸窒化珪素からなるゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、例えばＣＶＤ法により酸化珪素（ＳｉＯ２）膜を形成した後、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気で熱処理することにより形成される。ゲート絶縁膜１０の厚さは、例えば０．０５〜０．１５μｍ程度である。【００５６】
次に、ゲート絶縁膜１０上に多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１１を形成する。ゲート電極１１の厚さは、例えば０．２〜０．５μｍ程度である。【００５７】
次に、ｎ−型エピタキシャル層２の表面上にゲート電極１１およびゲート絶縁膜１０を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１２を形成する。その後、層間絶縁膜１２およびゲート絶縁膜１０をドライエッチング法により加工して、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６に達する開口部１３を形成する。【００５８】
次に、開口部１３の底面に露出しているｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に金属シリサイド層１４、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。さらに、ｎ＋型ＳｉＣ基板１の裏面に金属シリサイド層１６、例えばニッケルシリサイド（ＮｉＳｉ）層を形成する。【００５９】
次に、金属シリサイド層１６を覆うように、ドレイン配線用電極１７を形成する（図２参照）。ドレイン配線用電極１７の厚さは、例えば０．４μｍ程度である。【００６０】
次に、層間絶縁膜１２をドライエッチング法により加工して、ゲート電極１１に達する開口部（図示は省略）を形成する。【００６１】
次に、ｎ＋型ソース領域５の一部およびｐ＋型電位固定領域６のそれぞれの表面に形成された金属シリサイド膜１４に達する開口部１３、ならびにゲート電極１１に達する開口部（図示は省略）の内部を含む層間絶縁膜１２上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、積層膜を加工することにより、金属シリサイド層１４を介してｎ＋型ソース領域５の一部と電気的に接続するソース配線用電極１５およびゲート電極１１と電気的に接続するゲート配線用電極（図示は省略）を形成する（図２参照）。その後、ソース配線用電極１５およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続される。
≪電力変改装置（インバータ）≫【００６２】
本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチング素子とした電力変換装置（インバータ）について図８および図９を用いて説明する。図８は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第１例を示す回路図である。図９は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴをスイッチ素子として用いた電力変換装置（インバータ）の第２例を示す回路図である。【００６３】
図８に示すように、本実施例１によるインバータは、制御回路２１と、パワーモジュール２２とを有する。制御回路２１とパワーモジュール２２とは、端子２３および端子２４で接続されている。パワーモジュール２２は、電源電位（Ｖｃｃ）とは端子２５を介して、接地電位（ＧＮＤ）とは端子２６を介して接続されている。パワーモジュールの出力は、端子２７，２８，２９を介して３相モータ３０に接続されている。【００６４】
パワーモジュール２２には、スイッチング素子として、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３３が搭載されている。また、各ＳｉＣパワーＭＩＳＦＥＴ３３には、外付けの還流ダイオード３２が接続されている。還流ダイオード３２は、逆方向に電圧を印加した時に、金属と半導体との界面（ショットキー界面）にかかる電界を緩和して、逆方向動作時の漏れ電流を抑制するために設けられている。図８中、符号３３で示すダイオードは、ＳｉＣパワーＭＩＳＦＥＴに形成されたｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオードである（図２等参照）。【００６５】
各単相において、電源電位（Ｖｃｃ）と３相モータ３０の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されており、３相モータ３０の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＩＳＦＥＴ３１と還流ダイオード３２とが逆並列に接続されている。つまり、３相モータ３０の各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３１と２つの還流ダイオード３２が設けられており、３相で６つのＳｉＣパワーＭＩＳＦＥＴ３１と６つの還流ダイオード３２が設けられている。そして、個々のＳｉＣパワーＭＩＳＦＥＴ３１のゲート電極には制御回路２１が接続されており、この制御回路２１によってＳｉＣパワーＭＩＳＦＥＴ３１が制御される。従って、制御回路２１でパワーモジュール２２のＳｉＣパワーＭＩＳＦＥＴ３１に流れる電流を制御することにより、３相モータ３０を駆動することができる。【００６６】
本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１は、前述のようにオン抵抗が低く、かつ、高耐圧であるので、高性能・高信頼なパワーモジュール２２を実現することができる。【００６７】
また、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１は、図２等に示したように、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂと接して、ｐ型ボディ領域４の第２領域４ｂの下にも形成されている。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂを囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。【００６８】
従って、ｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１とからなるボディダイオード３３を考えた場合、図２に矢印で示したように、ｐ＋型電位固定領域６とｎ＋型ＳｉＣ基板１との間を流れる電流は、ｐ型ボディ領域４の第２領域４ｂの下のＪＦＥＴ領域７にも分散して流れるので、オン抵抗の低いボディダイオード３３を得ることができる。【００６９】
これにより、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いた場合は、ボディダイオード３３と外付けの還流ダイオード３２とが並列にＳｉＣパワーＭＩＳＦＥＴ３１に接続された構成となるので、逆方向動作時の漏れ電流の抑制効果がより向上する。【００７０】
さらに、図９に示すように、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いた場合は、外付けの還流ダイオード３２をＳｉＣパワーＭＩＳＦＥＴ３１に接続せずに、ボディダイオード３３のみを還流ダイオードとして機能させることもできる。これにより、高性能・高信頼なパワーモジュール２２を実現することができることに加えて、電力変換装置の小型化も実現することができる。【００７１】
このように、本実施例１によれば、低いオン抵抗を得るためにＪＦＥＴ領域７を形成しても、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を分散することができるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を向上させることができる。これにより、オン抵抗が低く、かつ、高耐圧のＳｉＣパワーＭＩＳＦＥＴを提供することができる。【００７２】
さらに、電力変換装置に、本実施例１によるＳｉＣパワーＭＩＳＦＥＴ３１を用いることにより、オン抵抗の低いボディダイオード３３を得ることができるので、外付けの還流ダイオード３２が不要となり、高性能・高信頼なパワーモジュール２２を実現することができることに加えて、電力変換装置の小型化も実現することができる。
【実施例２】
【００７３】
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫【００７４】
本実施例２によるＳｉＣパワーＭＩＳＦＥＴの構造について図１０を用いて説明する。図１０は、本実施例２によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。【００７５】
前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、第１深さを有する第１領域４ａと、第１深さよりも浅い第２深さを有する第２領域４ｂとからｐ型ボディ領域４を構成した。そして、ＪＦＥＴ領域７の深さをｐ型ボディ領域４の第１深さとほぼ同じか、それよりも深くした。【００７６】
しかし、図１０に示すように、本実施例２によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の深さをｐ型ボディ領域４の第１深さよりも浅く、第２深さよりも深くしている。【００７７】
ＪＦＥＴ領域７は、ｎ−型エピタキシャル層２にｎ型不純物をイオン注入することにより、形成される。このため、ＪＦＥＴ領域７の不純物濃度分布をｎ−型エピタキシャル層２の深さ方向に見た場合、ピーク値を超えると、ＪＦＥＴ領域７が深くなるに従い不純物濃度は低くなる。従って、本実施例２におけるｐ型ボディ領域４の角部Ａおよび角部Ｂが位置する部分のＪＦＥＴ領域７の不純物濃度は、前述の実施例１におけるｐ型ボディ領域４の角部Ａおよび角部Ｂが位置する部分のＪＦＥＴ領域７の不純物濃度よりも低くなる。【００７８】
これにより、本実施例２におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧が、前述の実施例１におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧よりも高くなるので、本実施例２によるＳｉＣパワーＭＩＳＦＥＴの耐圧は、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴの耐圧よりも向上する。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫【００７９】
本実施例２によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１１〜図１３を用いて工程順に説明する。図１１〜図１３は、本実施例１によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。【００８０】
まず、図１１に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ−型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。【００８１】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入して、ｐ型ボディ領域４を形成し、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間するｎ＋型ソース領域５を形成する。【００８２】
次に、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｐ型ボディ領域４のｎ−型エピタキシャル層２の表面からの深さよりも深く、ＪＦＥＴ領域７を形成する。ｐ型ボディ領域４の不純物濃度は、例えば１×１０１８ｃｍ−３程度、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ−３程度、ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ−３程度である。【００８３】
次に、図１２に示すように、ｎ−型エピタキシャル層２の表面上に、マスク１９を形成する。マスク１９には、後の工程においてｐ＋型電位固定領域６が形成される領域のみに開口部分が設けられている。【００８４】
次に、マスク１９越しに、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１,０００ｋｅＶでイオン注入して、ｎ−型エピタキシャル層２の表面付近の不純物濃度が、例えば１×１０２０ｃｍ−３程度、深い領域の不純物濃度が、例えば１×１０１８ｃｍ−３程度のｐ＋型電位固定領域６を形成する。この際、ｐ型不純物を高エネルギーでイオン注入しているので、すでに形成されているｐ型ボディ領域４およびＪＦＥＴ領域７よりも深くｐ型不純物がイオン注入される。【００８５】
これにより、ｎ−型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ−型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。ここで、第２領域４ｂの第２深さは第１領域４ａの第１深さよりも浅い。また、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの下に形成されるが、ｎ−型エピタキシャル層２の表面からの深さは、ｐ型ボディ領域４の第２領域４ｂよりも深く、第１領域４ａよりも浅い。【００８６】
次に、マスク１９を除去した後、１,７００℃程度の温度で２〜３分程度の熱処理を施して、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。【００８７】
次に、図１３に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および金属シリサイド層１４を形成し、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成する。さらに、ソース配線用電極１５、ゲート配線用電極およびドレイン配線用電極１７を形成する（図１０参照）。【００８８】
このように、本実施例２によれば、前述の実施例１よりも、さらに、ｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合部にかかる電界を低くすることができるので、ＳｉＣパワーＭＩＳＦＥＴの耐圧を向上させることができる。
【実施例３】
【００８９】
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫【００９０】
本実施例３によるＳｉＣパワーＭＩＳＦＥＴの構造について図１４を用いて説明する。図１４は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。【００９１】
前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ｎ＋型ソース領域５が形成されたｎ−型エピタキシャル層２の表面は平坦であり、ｎ＋型ソース領域５の不純物濃度は、チャネル領域８からｐ＋型電位固定領域６にわたってほぼ均一である。【００９２】
しかし、図１４に示すように、本実施例３によるＳｉＣパワーＭＩＳＦＥＴでは、チャネル領域８側のｎ＋型ソース領域５が形成されたｎ−型エピタキシャル層２の表面が、ｐ＋型電位固定領域６側のｎ＋型ソース領域５が形成されたｎ−型エピタキシャル層２の表面よりも低くなるように、ｎ−型エピタキシャル層２の表面に段差が形成されている。また、チャネル領域８側のｎ＋型ソース領域５の不純物濃度が、ｐ＋型電位固定領域６側のｎ＋型ソース領域５の不純物濃度よりも低くなるように、ｎ＋型ソース領域５が形成されている。【００９３】
このように、ｎ−型エピタキシャル層２の表面に段差を形成することにより、後述するＳｉＣパワーＭＩＳＦＥＴの製造方法において、ＪＦＥＴ領域７をイオン注入により形成する際のエネルギーを低減することができるので、汎用のイオン注入条件を用いてＪＦＥＴ領域７を形成することができる。これにより、ＳｉＣパワーＭＩＳＦＥＴの生産性が向上する。【００９４】
また、チャネル領域８に接するｎ＋型ソース領域５の不純物濃度を低くすることができるので、ｐ型ボディ領域４とｎ＋型ソース領域５とのｐｎ接合障壁が下がり、チャネル領域８に電子が入りやすくなる。これにより、本実施例３によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗を前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗よりも低くすることができる。
≪ＳｉＣパワーＭＩＳＦＥＴの製造方法≫【００９５】
本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造方法について図１５〜図１７を用いて工程順に説明する。図１５〜図１７は、本実施例３によるＳｉＣパワーＭＩＳＦＥＴの製造工程の一例を示す要部断面図である。【００９６】
まず、図１５に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面にＳｉＣのｎ−型エピタキシャル層２を形成して、ｎ＋型ＳｉＣ基板１およびｎ−型エピタキシャル層２からなるＳｉＣエピタキシャル基板３を形成する。【００９７】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー５００ｋｅＶでイオン注入して、ｐ型ボディ領域４を形成し、ｎ−型エピタキシャル層２にｎ型不純物、例えば窒素原子（Ｎ）を最大エネルギー１２０ｋｅＶでイオン注入して、ｐ型ボディ領域４内に、ｐ型ボディ領域４の端部側面から離間するｎ＋型ソース領域５を形成する。【００９８】
次に、ｎ−型エピタキシャル層２にｐ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー１５０ｋｅＶでイオン注入して、ｐ型ボディ領域４内のｎ＋型ソース領域５が形成されていない領域にｐ＋型電位固定領域６を形成する。ｐ型ボディ領域４の不純物濃度は、例えば１×１０１８ｃｍ−３程度、ｎ＋型ソース領域５の不純物濃度は、例えば１×１０２０ｃｍ−３程度、ｐ＋型電位固定領域６の不純物濃度は、例えば１×１０２０ｃｍ−３程度である。【００９９】
次に、図１６に示すように、ｎ−型エピタキシャル層２の表面上に、マスク２０を形成する。マスク２０は、例えば酸化珪素（ＳｉＯ２）からなり、後の工程においてＪＦＥＴ領域７が形成される領域のみに開口部分が設けられている。すなわち、マスク２０には、互いに隣り合うｐ型ボディ領域４の間、チャネル領域８およびチャネル領域８側のｎ＋型ソース領域５の一部が露出するように開口部分が設けられている。【０１００】
次に、ドライエッチング法により、マスク２０から露出しているｎ−型エピタキシャル層２を深さ方向に、例えば２００ｎｍ程度除去して、ｎ−型エピタキシャル層２の表面に段差を形成する。【０１０１】
ｎ＋型ソース領域５は、ｎ−型エピタキシャル層２にｎ型不純物をイオン注入することにより形成される。このため、ｎ＋型ソース領域５の不純物濃度分布をｎ−型エピタキシャル層２の深さ方向に見た場合、ピーク値を超えると、ｎ＋型ソース領域５が深くなるに従い不純物濃度は低くなる。従って、ｎ＋型ソース領域５の上部をエッチング除去すると、不純物濃度の低いｎ＋型ソース領域５の下部が残ることになる。【０１０２】
従って、チャネル領域８に接するｎ＋型ソース領域５の不純物濃度が低くなることにより、ｐ型ボディ領域４とｎ＋型ソース領域５とのｐｎ接合障壁が下がり、チャネル領域８に電子が入りやすくなる。これにより、本実施例３によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗を前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴのオン抵抗よりも低くすることができる。【０１０３】
次に、マスク２０越しに、ｎ−型エピタキシャル層２にｎ型不純物、例えばアルミニウム原子（Ａｌ）を最大エネルギー７００ｋｅＶでイオン注入して、ＪＦＥＴ領域７を形成する。ＪＦＥＴ領域７の不純物濃度は、例えば３×１０１６ｃｍ−３程度である。【０１０４】
これにより、互いに隣り合うｐ型ボディ領域４の間およびｐ型ボディ領域４の端部の下部に、ＪＦＥＴ領域７が形成される。具体的には、ｎ−型エピタキシャル層２の表面から第１深さを有する第１領域４ａと、平面視において第１領域４ａの周囲に、第１領域４ａと接して、ｎ−型エピタキシャル層２の表面から第２深さを有する第２領域４ｂとから構成されるｐ型ボディ領域４が形成される。また、互いに隣り合うｐ型ボディ領域４の第２領域４ｂの間、およびｐ型ボディ領域４の第２領域４ｂの下にＪＦＥＴ領域７が形成される。すなわち、ＪＦＥＴ領域７は、ｐ型ボディ領域４の第２領域４ｂの側面および底面を囲むように形成されており、互いに隣り合うｐ型ボディ領域４の方向に沿った断面で見た場合、凸形状を有している。【０１０５】
本実施例３では、ＪＦＥＴ領域７が形成される領域のｎ−型エピタキシャル層２を深さ方向に、例えば２００ｎｍ程度除去しているので、ＪＦＥＴ領域７を形成する際のｎ型不純物の最大エネルギー（例えば７００ｅＶ）を、前述の実施例１におけるＪＦＥＴ領域７を形成する際のｎ型不純物の最大エネルギー（例えば１,０００ｅＶ）よりも低くすることができる。従って、汎用のイオン注入条件を用いてＪＦＥＴ領域７を形成することができる。これにより、ＳｉＣパワーＭＩＳＦＥＴの生産性が向上する。【０１０６】
次に、マスク２０を除去した後、１,７００℃程度の温度で２〜３分程度の熱処理を施して、ＳｉＣエピタキシャル基板３にイオン注入した各不純物の活性化を行う。【０１０７】
次に、図１７に示すように、前述の実施例１と同様にして、ｎ＋型ＳｉＣ基板１の表面側に、ゲート絶縁膜１０、ゲート電極１１、層間絶縁膜１２および金属シリサイド層１４を形成し、ｎ＋型ＳｉＣ基板１の裏面側に、金属シリサイド層１６を形成する。さらに、ソース配線用電極１５、ゲート配線用電極およびドレイン配線用電極１７を形成する（図１４参照）。【０１０８】
このように、本実施例３によれば、前述の実施例１よりも、さらに、ｎ＋型ソース領域４からチャネル領域８へ電子が入りやすくなるので、ＳｉＣパワーＭＩＳＦＥＴのオン抵抗を向上させることができる。
【実施例４】
【０１０９】
≪ＳｉＣパワーＭＩＳＦＥＴの構造≫【０１１０】
本実施例４によるＳｉＣパワーＭＩＳＦＥＴの構造について図１８を用いて説明する。図１８は、本実施例４によるＳｉＣパワーＭＩＳＦＥＴを示す要部断面図（図１のＩ−Ｉ線に沿った断面図）である。ここでは、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴと相違する点について説明する。【０１１１】
前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の不純物濃度を３×１０１６ｃｍ−３程度とした。【０１１２】
しかし、図１８に示すように、本実施例４によるＳｉＣパワーＭＩＳＦＥＴでは、ＪＦＥＴ領域７の上部７Ａの不純物濃度を、例えば３×１０１６ｃｍ−３程度とし、ＪＦＥＴ領域７の下部７Ｂの不純物濃度を上部７Ａの不純物濃度よりも低い、例えば１×１０１６ｃｍ−３程度とする。例えば互いに隣り合うｐ型ボディ領域４の第２領域４ｂで挟まれているＪＦＥＴ領域７の上部７Ａを高濃度の不純物濃度とし、互いに隣り合うｐ型ボディ領域４の第１領域４ａで挟まれているＪＦＥＴ領域７の下部７Ｂを低濃度の不純物濃度とする。【０１１３】
そして、ＪＦＥＴ領域７の不純物濃度が低い下部７Ｂに、ｐ型ボディ領域４の角部の少なくとも１つが形成されるように、ＪＦＥＴ領域７を形成する。【０１１４】
これにより、本実施例４におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧が、前述の実施例１におけるｐ型ボディ領域４とＪＦＥＴ領域７とのｐｎ接合耐圧よりも高くなるので、本実施例４によるＳｉＣパワーＭＩＳＦＥＴの耐圧は、前述の実施例１によるＳｉＣパワーＭＩＳＦＥＴの耐圧よりも向上する。【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１６】
１  ｎ＋型ＳｉＣ基板
２  ｎ−型エピタキシャル層
３  ＳｉＣエピタキシャル基板
４  ｐ型ボディ領域
４ａ  ｐ型ボディ領域の第１領域
４ｂ  ｐ型ボディ領域の第２領域
５  ｎ＋型ソース領域
６  ｐ＋型電位固定領域
７  ＪＦＥＴ領域（ドーピング領域）
７Ａ  ＪＦＥＴ領域の上部
７Ｂ  ＪＦＥＴ領域の下部
８  チャネル領域
１０  ゲート絶縁膜
１１  ゲート電極
１２  層間絶縁膜
１３  開口部
１４  金属シリサイド層
１５  ソース配線用電極
１６  金属シリサイド層
１７  ドレイン配線用電極
１８，１９，２０  マスク
２１  制御回路
２２  パワーモジュール
２３，２４，２５，２６，２７，２８，２９  端子
３０  ３相モータ
３１  ＳｉＣパワーＭＩＳＦＥＴ
３２  還元ダイオード
３３  ボディダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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