(57)【要約】  Ｘ−Ｙなどの２系統以上の電極群を有するマトリクス装置において、１以上の電極群が、複数の画素電極からなるグループにグループ分けされており、同じグループの画素電極に同じ信号が供給されず、かつ、２以上のグループの１つの画素電極に同じ信号が供給されるように、接続配線を複線化して画素電極に接続し、画素電極の個々に対応してスイッチング素子を設け、かつ、スイッチング素子のゲート電極およびゲート絶縁膜を、同じグループで共通化する。これにより、マトリクス装置およびマトリクス装置の製造において、接続配線およびドライバＩＣの数を低減する。
2016152492.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも２系統有し、各系統の前記電極群の画素電極を交差させてなるマトリクス装置であって、
少なくとも１系統の前記電極群が、複数の前記画素電極からなる複数のグループにグループ分けされており、
同じグループ内の前記画素電極に同じ信号が供給されず、かつ、各グループの１つの前記画素電極に同じ信号が供給されるように、前記複数のグループに分けられた系統の画素電極に接続される、複線化された配線と、
複数のグループに分けられた系統の前記画素電極の個々に対応して設けられる、半導体を用いるスイッチング素子とを有し、
さらに、前記スイッチング素子のゲート電極およびゲート絶縁膜が、同じグループの前記画素電極に対応するスイッチング素子で共通であることを特徴とするマトリクス装置。
【請求項２】
前記スイッチング素子のゲート電極と、前記スイッチング素子が対応する電極群とは異なる系統の電極群の前記画素電極とが、同じ材料で形成される請求項１に記載のマトリクス装置。
【請求項３】
前記スイッチング素子のゲート電極と、前記スイッチング素子が対応する電極群とは異なる系統の電極群の前記画素電極に接続される配線とが、同じ材料で形成される請求項１または２に記載のマトリクス装置。
【請求項４】
前記スイッチング素子のゲート電極と、前記ゲート電極に接続される配線とが、同じ材料で形成される請求項１〜３のいずれか１項に記載のマトリクス装置。
【請求項５】
前記スイッチング素子が、前記電極群が形成される基板上に形成される請求項１〜４のいずれか１項に記載のマトリクス装置。
【請求項６】
前記ゲート電極に接続される配線の途中に、論理回路を有する請求項１〜５のいずれか１項に記載のマトリクス装置。
【請求項７】
互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも２系統有し、各系統の前記電極群の前記画素電極を交差させてなるマトリクス装置を製造するに際し、
前記マトリクス装置は、少なくとも１系統の前記電極群を、複数の前記画素電極からなる複数のグループにグループ分けすると共に、グループ分けされた電極群の画素電極の個々に対応してスイッチング素子を有するものであり、
同じグループの個々の前記画素電極に対応する全てのスイッチング素子に共通なゲート電極を形成するゲート形成工程と、
同じグループの個々の前記画素電極に対応する全てのスイッチング素子に共通なゲート絶縁膜を形成する絶縁膜形成工程と、
同じグループの個々の前記画素電極に対応する個々のスイッチング素子を構成するソース電極およびドレイン電極を形成するソース／ドレイン形成工程と、を有することを特徴とするマトリクス装置の製造方法。
【請求項８】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極が対応する電極群とは異なる系統の電極群の前記画素電極を形成する請求項７に記載のマトリクス装置の製造方法。
【請求項９】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極が対応する電極群とは異なる系統の電極群の前記画素電極に接続される配線を形成する請求項７または８に記載のマトリクス装置の製造方法。
【請求項１０】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極に接続される配線を形成する請求項７〜９のいずれか１項に記載のマトリクス装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ等の各種の表示装置やタッチパネル等の各種のセンサなどに用いられるマトリクス装置に関する。詳しくは、各電極を駆動するための配線を簡略化したマトリクス装置、および、このマトリクス装置の製造方法に関する。
【背景技術】
【０００２】
マトリクス走査を行うマトリクス装置が、液晶ディスプレイ（ＬＣＤ）、有機エレクトロルミネッセンスディスプレイ（有機ＥＬディスプレイ）、電子ペーパ等の表示装置や、タッチパネル等のセンサに利用されている。【０００３】
特許文献１〜３等に示されるように、マトリクス装置は、代表的には、Ｘ方向に長尺な多数の画素電極と、Ｘ方向と直交するＹ方向に長尺な多数の画素電極とを有し、それぞれの画素電極に信号（駆動電力）を供給する事で、画像の表示等を行う。
マトリクス装置では、画素電極と画素電極との交点が画素であり、全体として面状すなわち二次元的な画像を表示することができる。【０００４】
図８に、マトリクス装置の一例を概念的に示す。
図８に示すマトリクス装置は、図中横方向に長尺な４本の画素電極Ｙ１〜Ｙ４と、画素電極Ｙ１〜Ｙ４と直交する方向に長尺な１６本の画素電極Ｘ０〜Ｘｆを有している。
画素電極Ｙ１〜Ｙ４はＹドライバＩＣ１００によって信号を供給される。他方、画素電極Ｘ０〜Ｘｆにおいて、画素電極Ｘ０〜Ｘ３はＸドライバＩＣ１０２ａによって、画素電極Ｘ４〜Ｘ７はＸドライバＩＣ１０２ｂによって、画素電極Ｘ８〜ＸｂはＸドライバＩＣ１０２ｃによって、画素電極Ｘｃ〜ＸｆはＸドライバＩＣ１０２ｄによって、それぞれ、信号を供給される。
また、画素電極Ｙ１〜Ｙ４は選択配線１０６によって、画素電極Ｘ０〜Ｘｆは接続配線１０８によって、それぞれ、対応するドライバＩＣに接続される。【０００５】
画素電極Ｙ１上の画素に表示をさせるためには、ＹドライバＩＣ１００は、画素電極Ｙ１のみに画素を選択する信号を供給する。同時に、ＸドライバＩＣ１０２ａ〜１０２ｄは、画素電極Ｘ０〜Ｘｆに、表示する画素に応じたオンおよびオフの信号を供給する。
例えば、画素電極Ｙ１と画素電極Ｘ０の交差部の画素は、画素電極Ｘ０に供給される信号に応じたオン・オフの表示がなされる。また、画素電極Ｘ０にアナログ電圧値を供給することにより、対応する画素に、その電圧に応じた明るさの表示を行えば、階調表示を行うことができる。
画素電極Ｘ０〜Ｘｆに供給した信号は、画素電極Ｙ１以外の、画素電極Ｙ２〜Ｙ４との交差部にも供給される。しかしながら、画素電極Ｙ２〜Ｙ４にはＹドライバＩＣ１００から信号が供給されてないため、画素電極Ｙ２〜４上の画素には表示が行われない。【０００６】
次に、ＹドライバＩＣ１００は画素電極Ｙ２のみに選択信号を供給すると共に、ＸドライバＩＣ１０２ａ〜１０２ｄは、画素電極Ｘ０〜Ｘｆに、画素電極Ｙ２上の表示したい内容に応じた画素に信号を供給する。
以下、画素電極Ｙ３および画素電極Ｙ４でも、順次、同様のことを行うことで、最終的にディスプレイ全体の画素に表示を行うことが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７００７５号公報
【特許文献２】特開２００５−７７６３６号公報
【特許文献３】特開２０１０−１０２２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図８においては、図面を簡略化して明確な説明を行うために、４本のＹ系統の画素電極Ｙ１〜Ｙ４、および、１６本のＸ系統の画素電極Ｘ０〜Ｘｆを有する構成を例示した。
しかしながら、実際のＬＣＤ等では、数十本、数百本という数の画素電極で画面が構成され、高精細な画像が表示される。例えば、ＶＧＡ表示と呼ばれる６４０×４８０の画素の場合、Ｙ系統の画素電極が４８０本、Ｘ系統の画素電極が６４０本で、合計１１２０本の画素電極を有することになる。【０００９】
画像を表示するための信号は、ＬＳＩで提供される。しかしながら、ＬＳＩから１１２０本の接続配線を配線するのは、実装が難しかったり、ＬＳＩ面積が増えたりして、コストがかさむ。
そのため、信号を形成するＬＳＩからは少ない接続配線で信号を供給し、図８に示すように、マトリクス基板上のドライバＩＣでパラレル信号に変換して、信号を画素電極に供給するのが一般的である。ドライバＩＣは、６４ｃｈ、１２８ｃｈ、２５６ｃｈといった複数の信号を供給できるようになっており、これらのｃｈ数だけ、マトリクス基板上の画素電極に接続配線は接続されることになる。【００１０】
すなわち、従来のマトリクス装置は、ＬＳＩからの信号線は少ないが、例えばＶＧＡ表示であれば、最終的には基板上において１１２０本の接続配線を形成することになる。このような実装は、難易度が高い。また、画素数すなわち画素電極の数が増えると、さらに実装の難易度が高くなる上に、ドライブＩＣの数も増えることになる。
１つのドライブＩＣから６４０本の画素電極に信号を供給することもできる。しかしながら、ＬＳＩの実装と同じ理由で、実装の困難さが増したり、ドライブＩＣの面積が増えたりするため、コスト的な観点から、複数のドライブＩＣを使うことが一般的である。加えて、６４０本の画素電極に信号を供給可能なドライブＩＣを用いても、実装される配線の数は同じであり、やはり、実装の難易度が高い。【００１１】
一方、特許文献２や特許文献３に示されるように、例えばＸ系統の各画素電極に信号を供給する接続配線を複線化して、個々の画素電極に対応してトランジスタ等のスイッチング素子を設けることにより、接続配線の数を少なくすることもできる。
しかしながら、この方法でも、個々のスイッチング素子（ゲート電極）に対する接続配線が必要である等、十分に接続配線を減らして、実装を簡易化することはできていない。【００１２】
本発明の目的は、このような従来技術の問題点を解決することにあり、互いに直交するＸＹ方向に長尺な画素電極などを用いたマトリクス走査によって画像表示やセンシングを行うマトリクス装置において、画素電極に接続する配線および画素電極に信号を供給するドライバＩＣの数を減らすと共に、製造も簡易化できるマトリクス装置、および、このマトリクス装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明のマトリクス装置は、互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも２系統有し、各系統の電極群の画素電極を交差させてなるマトリクス装置であって、
少なくとも１系統の電極群が、複数の画素電極からなる複数のグループにグループ分けされており、
同じグループ内の画素電極に同じ信号が供給されず、かつ、各グループの１つの画素電極に同じ信号が供給されるように、複数のグループに分けられた系統の画素電極に接続される、複線化された配線と、
複数のグループに分けられた系統の画素電極の個々に対応して設けられる、半導体を用いるスイッチング素子とを有し、
さらに、スイッチング素子のゲート電極およびゲート絶縁膜が、同じグループの画素電極に対応するスイッチング素子で共通であることを特徴とするマトリクス装置を提供する。【００１４】
このような本発明のマトリクス装置において、スイッチング素子のゲート電極と、スイッチング素子が対応する電極群とは異なる系統の電極群の画素電極とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子のゲート電極と、スイッチング素子が対応する電極群とは異なる系統の電極群の画素電極に接続される配線とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子のゲート電極と、ゲート電極に接続される配線とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子が、電極群が形成される基板上に形成されるのが好ましい。
さらに、ゲート電極に接続される配線の途中に、論理回路を有するのが好ましい。【００１５】
また、本発明のマトリクス装置の製造方法は、互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも２系統有し、各系統の電極群の画素電極を交差させてなるマトリクス装置を製造するに際し、
マトリクス装置は、少なくとも１系統の電極群を、複数の画素電極からなる複数のグループにグループ分けすると共に、グループ分けされた電極群の画素電極の個々に対応してスイッチング素子を有するものであり、
同じグループの個々の画素電極に対応する全てのスイッチング素子に共通なゲート電極を形成するゲート形成工程と、
同じグループの個々の画素電極に対応する全てのスイッチング素子に共通なゲート絶縁膜を形成する絶縁膜形成工程と、
同じグループの個々の画素電極に対応する個々のスイッチング素子を構成するソース電極およびドレイン電極を形成するソース／ドレイン形成工程と、を有することを特徴とするマトリクス装置の製造方法を提供する。【００１６】
このような本発明のマトリクス装置の製造方法において、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極が対応する電極群とは異なる系統の電極群の画素電極を形成するのが好ましい。
また、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極が対応する電極群とは異なる系統の電極群の画素電極に接続される配線を形成するのが好ましい。
また、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極に接続される配線を形成するのが好ましい。
【発明の効果】
【００１７】
このような本発明によれば、互いに直交するＸＹ方向に長尺な画素電極などを用いたマトリクス走査によって、画像表示やセンシングを行うマトリクス装置において、画素電極に接続する配線および画素電極に信号を供給するドライバＩＣの数を減らすと共に、製造も簡易化できる。
【図面の簡単な説明】
【００１８】
【図１】本発明のマトリクス装置の一例を概念的に示す図である。
【図２】図２（Ａ）および図２（Ｂ）は、図１に示すマトリクス装置に用いられるスイッチング素子を説明するための概念図である。
【図３】本発明のマトリクス装置の別の例を概念的に示す図である。
【図４】本発明のマトリクス装置の別の例を概念的に示す図である。
【図５】図５（Ａ）〜図５（Ｃ）は、本発明のマトリクス装置の製造方法の一例を説明するための概念図である。
【図６】図６（Ａ）および図６（Ｂ）は、本発明のマトリクス装置の製造方法の一例を説明するための概念図である。
【図７】本発明のマトリクス装置に用いられるスイッチング素子の別の例を説明するための概念図である。
【図８】従来のマトリクス装置を概念的に示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明のマトリクス装置およびマトリクス装置の製造方法ついて、添付の図面に示される好適例を基に、詳細に説明する。
【００２０】
図１に、本発明のマトリクス装置の一例を概念的に示す。
図１に示すマトリクス装置１０は、基本的に、４本のＹ系統の画素電極Ｙ１〜Ｙ４と、１６本のＸ系統の画素電極Ｘ０〜Ｘｆと、ＹドライバＩＣ１６と、ＸドライバＩＣ１８と、第１スイッチング素子群２４、第２スイッチング素子群２６、第３スイッチング素子群２８および第４スイッチング素子群３０と、ＹドライバＩＣ１６と画素電極とを接続する配線（信号線）である選択配線３４ａ〜３４ｄと、画素電極とＸドライバＩＣ１８とを接続する配線である接続配線３６ａ〜３６ｄと、ＸドライバＩＣ１８と各スイッチング素子群とを接続する配線であるスイッチ配線４０ａ〜４０ｄとを有して構成される。
また、画素電極Ｘ０〜Ｘｆ、ＹドライバＩＣ１６、第１スイッチング素子群２４、第２スイッチング素子群２６、第３スイッチング素子群２８、第４スイッチング素子群３０、選択配線３４ａ〜３４ｄ、接続配線３６ａ〜３６ｄ、および、スイッチ配線４０ａ〜４０ｄは、基板１２の上に形成される。
【００２１】
基板１２は、マトリクス走査（アクティブマトリクス方式）による画像表示やセンシングを行うマトリクス装置に用いられる、公知の基板（マトリクス基板）である。
従って、厚さ、面方向の大きさ、形成材料等は、マトリクス装置のサイズや画素数等に応じて、適宜、設定すればよい。
【００２２】
画素電極Ｙ１〜Ｙ４は、一方向に長尺な、互いに交差しない電極である。画素電極Ｘ１〜Ｘｆは、画素電極Ｙ１〜Ｙ４と直交する方向に長尺な、互いに交差しない電極である。
図１に示すように、画素電極Ｙ１〜Ｙ４と画素電極Ｘ１〜Ｘｆとは、基板１２の面方向において、他方の全ての画素電極と交差するように、配置される。すなわち、マトリクス装置１０は、互いに交差する、Ｘ系統の電極群とＹ系統の電極群との２つの系統の電極群とを有する、いわゆるＸＹ走査を行うマトリクス装置である。
なお、図１に示すマトリクス装置１０においては、画素電極は直線状で、Ｘ系統の画素電極とＹ系統の画素電極とは直交しているが、画素電極は曲線でもよく、また、Ｘ系統の画素電極とＹ系統の画素電極とが、直交以外の状態で交差してもよい。この点に関しては、他のマトリクス装置でも同様である。
【００２３】
画素電極Ｙ１〜Ｙ４および画素電極Ｘ０〜Ｘｆは、共に、マトリクス走査を行うマトリクス装置に設けられる、公知の画素電極（走査線）である。
従って、形成材料も、金、銀、銅、アルミニウム、クロム、ニッケル、チタン、タンタル、タングステン、コバルトなどの金属、これらの金属の合金、酸化インジウムスズ（ＩＴＯ）、酸化スズ、酸化インジウム、酸化亜鉛などの透明電極等、マトリクス装置の画素電極として用いられる公知の物が、各種、利用可能である。
また、画素電極の幅、厚さ、長さ等も、マトリクス装置１０の大きさや画素数等に応じて、適宜、設定すればよい。
【００２４】
ここで、Ｘ系統の画素電極Ｘ０〜Ｘｆは、４本の画素電極で形成される４つのグループにグループ分けされている。すなわち、画素電極Ｘ０〜Ｘｆは、画素電極Ｘ１〜Ｘ３からなる第１グループ、画素電極Ｘ４〜Ｘ７からなる第２グループ、画素電極Ｘ８〜Ｘｂからなる第３グループ、および、画素電極Ｘｃ〜Ｘｆからなる第４グループの、４つのグループにグループ分けされている。
また、画素電極Ｙ１〜Ｙ４は、好ましい態様として、後述するスイッチング素子のゲート電極５０と同じ材料で形成される（図２（Ａ）および図２（Ｂ）参照）。
以上の点に関しては、後に詳述する。
【００２５】
図１に示すマトリクス装置は、ＸＹ走査を行う装置において、４本の画素電極Ｙ１〜Ｙ４と１６本の画素電極Ｘ１〜Ｘｆとを有するものであるが、本発明は、これに限定はされず、画素電極および画素電極の数は、様々な数が利用可能である。
例えば、前述のＶＧＡ表示を行うマトリクス装置のように、Ｙ系統に４８０本、Ｘ系統に６４０本の、合計１１２０本の画素電極を有するものでもよい。
【００２６】
ＹドライバＩＣ１６およびＸドライバＩＣ１８も、マトリクス走査を行うマトリクス装置に用いられる公知のドライバＩＣである。好ましくは、Ｓｉ、ＧａＮ、ＳｉＣ等の無機半導体を利用するドライバＩＣであり、より好ましくは、Ｓｉを利用するドライバＩＣである。
なお、図１に示す例において、ＹドライバＩＣ１６は４ｃｈ、ＸドライバＩＣ１８は８ｃｈであるが、本発明は、これに限定はされない。例えば、ＹドライバＩＣ１６およびＸドライバＩＣ１８は、６４ｃｈ、１２８ｃｈ、２５６ｃｈ等であってもよい。
また、ドライバＩＣが供給する信号は、走査信号をシリアル状またはパラレル状に供給する信号のみならず、電源やＧＮＤ等も含むものである。好ましくは、パラレル状で、電源およびＧＮＤを含むものである。
【００２７】
画素電極Ｙ１〜Ｙ４は、それぞれ、選択配線３４ａ〜３４ｄによって、ＹドライバＩＣ１６に接続されて、ＹドライバＩＣ１６から、信号（駆動電力）を供給される。
選択配線３４ａ〜３４ｄは、好ましい態様として、後述するスイッチング素子のゲート電極５０と同じ材料で形成される（図２（Ａ）および図２（Ｂ）参照）。
【００２８】
他方、画素電極Ｘ０〜Ｘｆは、４本の接続配線３６ａ〜３６ｄによって、ＸドライバＩＣ１８に接続され、ＸドライバＩＣ１８から、信号を供給される。
接続配線３６ａ〜３６ｄは、同じグループの画素電極には同じ信号が供給されず、各グループの１つの画素電極に同じ信号が供給されるように、複線化されて画素電極Ｘ０〜Ｘｆに接続される。
【００２９】
すなわち、前述のように、画素電極Ｘ０〜Ｘｆは、画素電極Ｘ１〜Ｘ３からなる第１グループと、画素電極Ｘ４〜Ｘ７からなる第２グループと、画素電極Ｘ８〜Ｘｂからなる第３グループと、画素電極Ｘｃ〜Ｘｆからなる第４グループとに組分けされている。
図１に示すように、接続配線３６ａは、４本に複線化されて、第１グループの画素電極Ｘ０、第２グループの画素電極Ｘ４、第３グループの画素電極Ｘ８および第４グループの画素電極Ｘｃに接続される。
接続配線３６ｂは、４本に複線化されて、第１グループの画素電極Ｘ１、第２グループの画素電極Ｘ５、第３グループの画素電極Ｘ９および第４グループの画素電極Ｘｄに接続される。
接続配線３６ｃは、４本に複線化されて、第１グループの画素電極Ｘ２、第２グループの画素電極Ｘ６、第３グループの画素電極Ｘａおよび第４グループの画素電極Ｘｅに接続される。
さらに、接続配線３６ｄは、４本に複線化されて、第１グループの画素電極Ｘ３、第２グループの画素電極Ｘ７、第３グループの画素電極Ｘｂおよび第４グループの画素電極Ｘｆに接続される。
【００３０】
本発明のマトリクス装置１０は、グループ分けされる画素電極Ｘ０〜Ｘｆの個々に対応して、スイッチング素子が設けられる。
具体的には、第１グループの画素電極Ｘ０〜Ｘ３に対応して、スイッチング素子２４ａ〜２４ｄが設けられ、第１スイッチング素子群２４を構成する。第２グループの画素電極Ｘ４〜Ｘ７に対応して、スイッチング素子２６ａ〜２６ｄが設けられ、第２スイッチング素子群２６を構成する。第３グループの画素電極Ｘ８〜Ｘｂに対応して、スイッチング素子２８ａ〜２８ｄが設けられ、第３スイッチング素子群２８を構成する。さらに、第４グループの画素電極Ｘｃ〜Ｘｆに対応して、スイッチング素子３０ａ〜３０ｄが設けられ、第４スイッチング素子群３０を構成する。
【００３１】
後述するが、本発明のマトリクス装置１０において、スイッチング素子は、半導体を用いるスイッチング素子である。また、１つのスイッチング素子群の各スイッチング素子、すなわち、１つの画素電極のグループに対応するスイッチング素子は、ゲート電極５０およびゲート絶縁膜５２が共通である。
第１スイッチング素子群２４のスイッチング素子のゲート電極５０は、スイッチ配線４０ａによってＸドライバＩＣ１８に接続される。第２スイッチング素子群２６のスイッチング素子のゲート電極５０は、スイッチ配線４０ｂによってＸドライバＩＣ１８に接続される。第３スイッチング素子群２８のスイッチング素子のゲート電極５０は、スイッチ配線４０ｃによってＸドライバＩＣ１８に接続される。さらに、第４スイッチング素子群３０のスイッチング素子のゲート電極５０は、スイッチ配線４０ｄによってＸドライバＩＣ１８に接続される（図２（Ａ）および図２（Ｂ）、図５（Ｂ）参照）。
図示例においては、好ましい態様として、スイッチ配線４０ａ〜４０ｄは、ゲート電極５０と同じ材料で形成される。
【００３２】
なお、図１に示す例では、第１スイッチング素子群２４〜第４スイッチング素子群３０は、図中横方向に階段状に配列されるが、本発明は、これに限定されず、各種の構成が利用可能である。
例えば、第１スイッチング素子群２４〜第４スイッチング素子群３０を、図中横方向に直線状に配列してもよい。
【００３３】
図２（Ａ）および図２（Ｂ）に、第１スイッチング素子群２４の概念図を示す。なお、第２スイッチング素子群２６〜第４スイッチング素子群３０も、構成は第１スイッチング素子群２４と同じである。
図２（Ａ）は、第１スイッチング素子群２４を図１の横方向から見た図である。他方、図２（Ｂ）は、第１スイッチング素子群２４を図１と同方向から見た図である。
【００３４】
図２（Ａ）および図２（Ｂ）に示すように、スイッチング素子２４ａ〜２４ｄは、ゲート電極５０と、ゲート電極５０を覆うゲート絶縁膜５２と、ゲート絶縁膜５２の上に形成される半導体層５４と、半導体層５４の上に形成されるソース電極５６およびドレイン電極６０とから構成される。
各スイッチング素子２４ａ〜２４ｄのソース電極５６およびドレイン電極６０には、接続配線３６ａ〜３６ｄが接続され、ゲート電極５０には、スイッチ配線４０ａが接続される。
図２（Ｂ）に示されるように、第１スイッチング素子群２４においては、第１グループの画素電極Ｘ０〜Ｘ３の個々に対応する４つのスイッチング素子２４ａ〜２４ｄで、ゲート電極５０およびゲート絶縁膜５２を共有する。
【００３５】
本発明において、ゲート電極５０、ソース電極５６およびドレイン電極６０は、銀、金、アルミニウム、銅、白金、鉛、亜鉛、錫、クロム等の金属、合金、酸化インジウムスズ等の透明導電性酸化物（ＴＣＯ）、ポリエチレンジオキシチオフェン−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）等の導電性高分子、これらの積層構造等、薄膜トランジスタなどの半導体素子で用いられている各種の材料で形成すればよい。
また、ゲート絶縁膜５２も、ポリエチレンやポリ塩化ビニルなどの合成樹脂や、天然ゴムなどの有機絶縁体、酸化ケイ素、酸化マグネシウム、酸化アルミニウムなどの金属酸化物等、半導体素子で用いられている各種の材料で形成すればよい。
【００３６】
半導体層５４は、半導体からなる層である。
半導体層５４は、各種の半導体からなる層が利用可能であり、特に、薄膜の半導体層が形成可能な半導体からなる層が好適に利用される。従って、半導体としては、シリコン、ゲルマニウム、ガリウム、インジウム、亜鉛等単体や、これらを含む化合物等の各種の無機半導体や、後述する有機半導体等の各種の半導体が利用可能である。また、半導体は、ｎ型でも、ｐ型でも、ｐｎ型やｐ−ｉ−ｎ型などのｎ型およびｐ型以外のものでもよい。
また、半導体層５４の形成方法も、塗布法で作成する有機半導体層、塗布法で形成する無機半導体層、蒸着によって形成する有機半導体層、真空蒸着などの真空成膜法によって形成する無機半導体層等、公知の各種の形成方法による半導体層５４が利用可能である。
中でも、塗布法によって結晶性の良好な半導体層５４が形成できる、塗布法によって容易に薄膜の半導体層５４が形成できる、塗布型半導体が、製造を簡素化できる点で適している。さらに、フィルムなどの低耐熱基板に、低温で形成でき、フレキシブル性を合わせもつ点で、有機半導体は好適に利用される。
本発明のマトリクス装置では、このような半導体層５４を用いるスイッチング素子を有することにより、複数のスイッチング素子でゲート電極およびゲート絶縁膜を共有して、配線やドライバＩＣの数を低減している。
【００３７】
本発明において、有機半導体は、有機半導体素子において、有機半導体層に利用される公知の材料が、各種、利用可能である。従って、有機半導体は、ｎ型でも、ｐ型でも、ｐｎ型やｐ−ｉ−ｎ型などのｎ型およびｐ型以外のものでもよい。中でも、ｐ型の有機半導体は、好適に用いられる。
有機半導体は、一例として、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳペンタセン）等のペンタセン誘導体、５，１１‐ビス(トリエチルシリルエチニル)アントラジチオフェン（ＴＥＳ‐ＡＤＴ）等のアントラジチオフェン誘導体、ベンゾジチオフェン（ＢＤＴ）誘導体、ジオクチルベンゾチエノベンゾチオフェン（Ｃ8−ＢＴＢＴ）等のベンゾチエノベンゾチオフェン（ＢＴＢＴ）誘導体、ジナフトチエノチオフェン（ＤＮＴＴ）誘導体、ジナフトベンゾジチオフェン（ＤＮＢＤＴ）誘導体、６，１２‐ジオキサアンタントレン（ペリキサンテノキサンテン）誘導体、ナフタレンテトラカルボン酸ジイミド（ＮＴＣＤＩ）誘導体、ペリレンテトラカルボン酸ジイミド（ＰＴＣＤＩ）誘導体、ポリチオフェン誘導体、ポリ（２，５‐ビス（チオフェン‐２‐イル）チエノ［３，２‐ｂ］チオフェン）（ＰＢＴＴＴ）誘導体、テトラシアノキノジメタン（ＴＣＮＱ）誘導体、オリゴチオフェン類、フタロシアニン類、フラーレン類などが例示される。
【００３８】
本発明のマトリクス装置１０において、ゲート電極５０、ゲート絶縁膜５２、半導体層５４、ソース電極５６およびドレイン電極６０等の形状、大きさ、厚さ等は、マトリクス装置のサイズや画素数等に応じて、適宜、設定すればよい。
【００３９】
図２（Ａ）および図２（Ｂ）に示すスイッチング素子は、ボトムゲート−トップコンタクト型のスイッチング素子（薄膜トランジスタ）であるが、本発明は、これに限定はされない。
すなわち、本発明のマトリクス装置において、スイッチング素子は、半導体を利用するものであれば、ボトムゲート−ボトムコンタクト型、トップゲート−トップコンタクト型、トップゲート−ボトムコンタクト型の、いずれの構造も利用可能である。
中でも、基板上に、ゲート電極と、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄの１以上とを同時に形成可能である点で、ボトムゲート型のスイッチング素子は、好適に利用される。
【００４０】
以下、図１に示すマトリクス装置の作用を説明することにより、本発明をより詳細に説明する。
【００４１】
前述のように、マトリクス装置１０は、画素電極Ｘ０〜Ｘｆを４つの画素電極からなる第１グループ〜第４グループに組分けすると共に、接続配線３６ａ〜３６ｄを複線化して、同じグループ内の画素電極には同じ信号が供給されず、各グループの１つの画素電極に同じ信号が供給されるように、接続配線３６ａ〜３６ｄを接続する。
また、マトリクス装置１０は、画素電極Ｘ０〜Ｘｆの個々に対応して、スイッチング素子が設けられており、スイッチング素子がｏｎの時のみ、対応する画素電極に信号が供給される。さらに、同じスイッチング素子群の各スイッチング素子は、ゲート電極５０が共通である。すなわち、ゲート電極５０に信号が供給されると、スイッチング素子群の全てのスイッチング素子でゲート電極がｏｎになる。
【００４２】
マトリクス装置がＬＣＤ等の表示装置を駆動する装置であるとして、画像を表示する際には、例えば、最初に画素電極Ｙ１上の画素に画像を表示するため、ＹドライバＩＣ１６が選択配線３４ａから画素電極Ｙ１のみに信号を供給する。
同時に、例えば、ＸドライバＩＣ１８が接続配線３６ａのみに信号を供給する。これにより、画素電極Ｘ０、画素電極Ｘ４、画素電極Ｘ８および画素電極Ｘｃに信号が供給可能な状態になる。
次いで、ＸドライバＩＣ１８が、画素電極Ｘ０、画素電極Ｘ４、画素電極Ｘ８および画素電極Ｘｃの内の、画素電極Ｙ１上での表示画素に対応する画素電極に接続されるスイッチング素子群のゲート電極５０に対応するスイッチ配線に、信号を供給する。
【００４３】
例えば、画素電極Ｙ１と画素電極Ｘ０との交点の画素を表示する場合には、ＸドライバＩＣ１８がスイッチ配線４０ａから第１スイッチング素子群２４のゲート電極５０に信号を供給する。この際には、第１スイッチング素子群２４のスイッチング素子２４ａ〜２４ｄの全てのゲート電極５０に信号が供給されるが、接続配線３６ｂ〜３６ｄには信号が供給されていないので、オンになるのはスイッチング素子２４ａのみである。また、信号は画素電極Ｘ０と画素電極Ｙ２〜Ｙ４との交差部にも供給されるが、画素電極Ｙ２〜Ｙ４にはＹドライバＩＣ１６から信号が供給されてないため、画素電極Ｙ２〜４上の画素には表示が行われない。
他方、画素電極Ｙ１と画素電極Ｘ８との交点の画素を表示する場合には、ＸドライバＩＣ１８がスイッチ配線４０ｃから第３スイッチング素子群２８のゲート電極５０に信号を供給する。同様に、この際には、第３スイッチング素子群２８のスイッチング素子２８ａ〜２８ｄの全てのゲート電極５０に信号が供給されるが、接続配線３６ｂ〜３６ｄには信号が供給されていないので、オンになるのはスイッチング素子２８ａのみである。また、信号は画素電極Ｘ８と画素電極Ｙ２〜Ｙ４との交差部にも供給されるが、画素電極Ｙ２〜Ｙ４にはＹドライバＩＣ１６から信号が供給されてないため、画素電極Ｙ２〜４上の画素には表示が行われない。
【００４４】
次いで、ＸドライバＩＣ１８が、接続配線３６ｂのみに信号を供給する。これにより、画素電極Ｘ１、画素電極Ｘ５、画素電極Ｘ９および画素電極Ｘｄに信号が供給可能な状態になる。
次いで、同様に、画素電極Ｘ１、画素電極Ｘ５、画素電極Ｘ９および画素電極Ｘｄの内の、画素電極Ｙ１上で表示する画素に対応する画素電極に接続されるスイッチング素子群のゲート電極５０に、信号を供給する。例えば、画素電極Ｙ１と画素電極Ｘ４との交点の画素を表示する場合には、ＸドライバＩＣ１８がスイッチ配線４０ｂから第２スイッチング素子群２６のゲート電極５０に信号を供給する。また、画素電極Ｙ１と画素電極Ｘｄとの交点の画素を表示する場合には、ＸドライバＩＣ１８がスイッチ配線４０ｄから第４スイッチング素子群３０のゲート電極５０に信号を供給する。
【００４５】
以下、同様に、接続配線３６ｃのみに信号を供給し、画素電極Ｙ１と、画素電極Ｘ２、画素電極Ｘ６、画素電極Ｘａおよび画素電極Ｘｅとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極５０に信号を供給する。次いで、同様に、接続配線３６ｄのみに信号を供給し、画素電極Ｙ１と、画素電極Ｘ３、画素電極Ｘ７、画素電極Ｘｂおよび画素電極Ｘｆとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極５０に信号を供給して、画素電極Ｙ１上の画素における表示が終了する。
【００４６】
次いで、ＹドライバＩＣ１６は、選択配線３４ｂから画素電極Ｙ２のみに信号を供給する。
また、同様に、ＸドライバＩＣ１８が接続配線３６ａのみに信号を供給して、画素電極Ｙ１と、画素電極Ｘ０、画素電極Ｘ４、画素電極Ｘ８および画素電極Ｘｃとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極５０に信号を供給する。次いで、ＸドライバＩＣ１８が、接続配線３６ｂのみに信号を供給して、画素電極Ｙ１と、画素電極Ｘ１、画素電極Ｘ５、画素電極Ｘ９および画素電極Ｘｄとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極５０に信号を供給する。さらに、接続配線３６ｃおよび接続配線３６ｄにも、同様に信号を供給して、表示する画素に対応してスイッチング素子群のゲート電極５０に信号を供給して、画素電極Ｙ２上の画素における表示が終了する。
【００４７】
次いで、選択配線３４ｃから画素電極Ｙ３のみに信号を供給して、同様の操作を行い、さらに、選択配線３４ｄから画素電極Ｙ４のみに信号を供給して、同様の操作を行うことにより、最終的にマトリクス装置１０の全面の画素に表示が行われる。
【００４８】
前述のように、本発明のマトリクス装置は、１つの系統の画素電極をグループ分けして、複線化した配線で、同じグループに同じ信号が供給されず、かつ、各グループの１つの画素電極に同じ信号が供給されるように画素電極とドライバＩＣとを接続し、個々の画素電極に対応してスイッチング素子を設ける。また、スイッチング素子を半導体を用いて形成することで、同じグループの画素電極に対応するスイッチング素子でゲート電極および絶縁膜を共通化することにより、配線およびドライバＩＣの数を低減し、さらに、製造も簡易化することを可能にしている。
図示例のマトリクス装置１０においては、ＸＹ走査を行うマトリクス素子において、Ｘ系統の画素電極Ｘ０〜Ｘｆを４つにグループ分けして、４本に複線化した接続配線３６ａ〜３６ｄによって同じグループに同じ信号が供給されず、かつ、各グループの１つの画素電極に同じ信号が供給されるように、画素電極Ｘ０〜ＸｆとＸドライバＩＣ１８とを接続する。また、マトリクス装置１０においては、画素電極Ｘ０〜Ｘｆの個々に対応して半導体を用いるスイッチング素子を設け、同じグループの画素電極に対応するスイッチング素子群のスイッチング素子で、ゲート電極５０およびゲート絶縁膜５２を共通化している。
【００４９】
前述のように、図８に示される従来のマトリクス装置では、Ｘ系統に１６本の画素電極Ｘ０〜Ｘｆを有する場合には、ドライバＩＣと画素電極Ｘ０〜Ｘｆと接続する接続配線１０８が１６本必要であった。
これに対して、本発明のマトリクス装置１０では、上記構成を有することにより、１６本のＸ系統の画素電極Ｘ０〜Ｘｆに対して、４本の接続配線３６ａ〜３６ｄと、半導体を用いるスイッチング素子を利用することでゲート電極５０およびゲート絶縁膜５２を共通化したことによる４本のスイッチ配線４０ａ〜４０ｄとの、合計８本の配線で、画像の表示を行うことができる。また、配線を減らせるので、画素電極に対応するドライバＩＣの数も低減できる。加えて、複数のスイッチング素子でゲート電極５０を共通化することで、配線も単純化できる。
【００５０】
図１に示すマトリクス装置では、説明を簡易にするために画素電極を１６本としたが、前述のように、実際の表示装置等では、画素電極の数（画素数）は、遥かに多い。
例えば、１つの系統において、画素電極が６４０本で、ドライバＩＣが１６０ｃｈである場合には、従来のマトリクス装置では、画素電極に対応する接続配線が６４０本で、４個のドライバＩＣが必要になる。
これに対し、本発明のマトリクス装置によれば、画素電極を１６０本ずつの４グループに組分けして、ゲート電極およびゲート絶縁膜を共通化したスイッチング素子からなる４個のスイッチング素子群を用いることで、１６０本の接続配線および４本のスイッチ配線との合計１６４本という少ない接続配線と、２個のドライバＩＣとを用いればよい。
【００５１】
なお、本発明のマトリクス装置は、スイッチング素子を用いることで、通常のマトリクス装置よりも、１画面の表示に必要な時間が長くなる。図示例のマトリクス装置１０では、４本の画素電極を１グループとするので、画像１面を表示させるのに４倍の時間がかかることになる。
しかしながら、信号クロックを４倍に上げれば、同じ画像形成時間によって対処することができる。あるいは、電子ペーパのように画像切り替え頻度が少ない用途では、信号クロックを早くする必要もない。
【００５２】
また、本発明のマトリクス装置では、スイッチング素子に信号が与えられない画素電極Ｘ０〜Ｘｆは、電気的に浮いた状態となるので、電荷がチャージされ画像信号が残ってしまうことがある。
これは、適切な抵抗を、画素電極Ｘ０〜Ｘｆと、画素電極Ｙ１〜Ｙ４および／またはアース電極との間に入れることによって、速やかに電荷を取り除くことができる。あるいは、画素での漏れ電流によって、素子の追加をしなくても問題にならない場合もある。
【００５３】
さらに、図１に示すマトリクス装置１０は、Ｘ系統の画素電極Ｘ０〜Ｘｆに接続する接続配線を複線化して、ゲート電極５０を共通化したスイッチング素子を組合せることで、配線数を減らしたが、本発明は、これに限定はされない。
すなわち、本発明では、選択信号に対応するＹ系統の画素電極に接続する接続配線を複線化して、ゲート電極を共通化したスイッチング素子を組合せて、配線数を減らしてもよい。さらに、Ｘ系統の画素電極とＹ系統の画素電極との両方で、接続配線を複線化して、ゲート電極を共通化スイッチング素子を組合せることによって、より配線本数が減る利点が得られる。
【００５４】
図３に、本発明マトリクス装置の別の例を概念的に示す。
なお、図３に示すマトリクス装置７０は、図１に示すマトリクス装置１０と同じ部材を多用するので、同じ部材には同じ符号を付し、説明は、異なる部位を種に行う。この点に関しては、後に示す図４に示すマトリクス装置７６も同様である。
【００５５】
前述のように、本発明によれば、マトリクス装置の配線の数を大幅に低減できる。
そのため、図３に示すマトリクス装置７０のように、画素電極Ｙ１〜Ｙ４と、画素電極Ｘ０〜Ｘｆとを、１つのドライバＩＣ７２で駆動することも可能である。
【００５６】
さらに、ゲート電極５０に接続するスイッチ配線に論理回路を組み合わせることにより、スイッチ配線を、より少なくできる。
例えば、図４に示すマトリクス装置７６のように、入力が共にローの際に出力がハイになる回路７８ａと、一方の入力がローで他方の入力がハイの場合に出力がハイになる回路７８ｂと、入力のローとハイが回路７８ｂと逆の場合に出力がハイになる回路７８ｃと、入力が共にハイの時に出力がハイになる回路７８ｄとを用いることにより、スイッチ配線を、スイッチ配線４０ｅおよび４０ｆの２本にできる。
【００５７】
以下、図５（Ａ）〜図６（Ｂ）の概念図を参照して、図１に示すマトリクス装置１０の製造方法を説明することにより、本発明のマトリクス装置の製造方法の一例を説明する。
【００５８】
まず、図５（Ａ）に示すように、ＹドライバＩＣ１６およびＸドライバＩＣ１８を設けた基板１２を用意する。
次いで、基板１２に、ゲート電極５０を形成する。好ましくは、図５（Ｂ）に示すように、ゲート電極５０の形成と同時に、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄも形成する。すなわち、ゲート電極５０と同時に、このゲート電極が対応する系統の電極群とは異なる系統の電極群、この電極群に接続される配線、および、ゲート電極に接続される配線を形成する。
従って、この場合には、ゲート電極５０、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄは、同じ材料で形成される。
ゲート電極５０等の形成は、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【００５９】
次いで、画素電極Ｙ１〜Ｙ４の上やゲート電極５０を覆う領域等、基板１２上の必要な領域に、絶縁膜を形成する。ゲート電極５０を覆う絶縁膜はゲート絶縁膜５２となる。
絶縁膜の形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【００６０】
次いで、図５（Ｃ）に示すように、ゲート絶縁膜５２の上に半導体層５４を形成する。
前述のように、半導体層５４の形成も、例えば半導体層５４となる有機半導体を溶解してなる塗料を、エッジキャスト法によって塗布して乾燥する塗布法等、公知の方法で行えばよい。ここで、塗料の塗布は、スイッチング素子におけるソース電極５６とドレイン電極６０との通電方向に行うのが好ましい。すなわち、図５（Ｃ）に示す例では、図の上下方向に塗料の塗布を行うのが好ましい。これにより、有機半導体等の結晶の形成方向を通電方向と一致して、効率のよいスイッチング素子を形成することができる。
なお、エッジキャスト法などの塗布法以外の半導体層５４の形成方法としては、蒸着法や印刷法、シート状に成形した半導体層５４を貼着する方法等が例示される。しかしながら、有機半導体を用いる場合には、結晶性が良好な有機半導体層が得られる等の理由で、塗布法が好ましく利用される。
【００６１】
半導体層５４は、個々のスイッチング素子毎に切断すなわち分断してもよく、あるいは、スイッチング素子群の全スイッチング素子で共通でもよい。半導体層５４を共有するか、個々に分断するかは、スイッチング素子に要求される精度等に応じて決定すればよい。
【００６２】
次いで、図６（Ａ）に示すように、個々のスイッチング素子に対応するソース電極５６およびドレイン電極６０を形成して、スイッチング素子２４ａ〜２４ｄ、スイッチング素子２６ａ〜２６ｄ、スイッチング素子２８ａ〜２８ｄ、および、スイッチング素子３０ａ〜３０ｄを形成する。
ソース電極５６およびドレイン電極６０の形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【００６３】
最後に、図６（Ｂ）に示すように、画素電極Ｘ０〜Ｘｆおよび接続配線３６ａ〜３６ｄを形成することにより、図１に示すマトリクス装置１０を完成する。なお、画素電極Ｘ０〜Ｘｆおよび接続配線３６ａ〜３６ｄの形成材料は、同じでも異なってもよい。
画素電極Ｘ０〜Ｘｆおよび接続配線３６ａ〜３６ｄの形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【００６４】
以上の説明より明らかなように、半導体によるスイッチング素子を用いる本発明によれば、複数のスイッチング素子からなるスイッチング素子群でゲート電極５０およびゲート絶縁膜５２を共通にすると共に、ゲート電極５０と、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄとを同時に形成できるので、良好な生産性でマトリクス装置１０を製造できる。
また、配線の数が少なく、配線を単純化でき、しかも、複数のスイッチング素子でゲート電極５０を共通にする。そのため、配線の形成や、ソース電極５６およびドレイン電極６０の形成に、通常のマトリクス装置のような高い精度を要求されないので、マトリクス装置１０の生産を簡易化して、生産効率を向上できる。
【００６５】
図５（Ａ）〜図６（Ｂ）に示す製造方法では、ゲート電極５０と、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄとを同時に形成しているが、本発明の製造方法は、これに限定はされない。
例えば、ゲート電極５０の形成時にはゲート電極５０のみを形成してもよく、ゲート電極５０と画素電極Ｙ１〜Ｙ４のみを同時に形成してもよく、あるいは、ゲート電極５０とスイッチ配線４０ａ〜４０ｄのみを同時に形成してもよい。あるいは、ゲート電極５０と、画素電極Ｙ１〜Ｙ４および選択配線３４ａ〜３４ｄとを同時に形成してもよい。
しかしながら、生産性を考慮すれば、図示例のように、ゲート電極５０と、画素電極Ｙ１〜Ｙ４、選択配線３４ａ〜３４ｄおよびスイッチ配線４０ａ〜４０ｄとを同時に形成するのが好ましい。
【００６６】
スイッチング素子も、図２（Ａ）および図２（Ｂ）に示される構成に限定はされず、各種の構成が利用可能である。
例えば、図７に示すように、電流量を増やすために、ソース電極５６およびドレイン電極６０を長尺にして、幅方向で対面させることにより、チャネル幅を長く取った構成であってもよい。
図７に示す構成のスイッチング素子に有機半導体を利用する場合には、半導体層５４の形成において、連続エッジキャスト法等を用いて、塗料を図７横方向に塗布し、有機半導体の結晶を横方向すなわちチャネル長の方向に成長させるのが好ましい。
【００６７】
図１に示すマトリクス装置１０は、マトリクス走査としてＸＹ走査を行うものであるが、本発明は、これに限定はされず、公知の各種の方式のマトリクス走査を行う装置に利用可能である。
マトリクス走査としては、ＸＹ走査の他、ｒθ走査、画素電極系を２系統にしたＸ１Ｘ２Ｙ走査、画素電極系を２系統にしたＸ１Ｙ１Ｙ２走査など、複数の信号で一定の面部分に表示、センシング、振動、微動などの面上の走査を行う各種の走査が利用可能である。中でも、ＸＹ走査が好ましい。
また、本発明のマトリクス装置は、ＬＣＤ、有機ＥＬディスプレイ、電子ペーパ等の各種の表示装置、タッチパネルやタブレット端末等の各種のセンサ、振動する圧電素子による位置の制御装置など、マトリクス走査を利用する各種の装置に利用可能である。
【００６８】
以上、本発明のマトリクス装置およびマトリクス装置の製造方法について詳細に説明したが、本発明は、上述の例に限定はされず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは、もちろんである。
【産業上の利用可能性】
【００６９】
液晶ディスプレイなどのマトリクス走査を行う装置、および、その製造に好適に利用可能である。
【符号の説明】
【００７０】
１０，７０，７６  マトリクス装置
１２  基板
１６，１００  ＹドライバＩＣ
１８，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ  ＸドライバＩＣ
２４，２６，２８，３０  スイッチング素子群
２４ａ，２４ｂ，２４ｃ，２４ｄ，２６ａ，２６ｂ，２６ｃ，２６ｄ，２８ａ，２８ｂ，２８ｃ，２８ｄ，３０ａ，３０ｂ，３０ｃ，３０ｄ  スイッチング素子
３４ａ，３４ｂ，３４ｃ，３４ｄ，１０６  選択配線
３６ａ，３６ｂ，３６ｃ，３６ｄ，１０８  接続配線
４０ａ，４０ｂ，４０ｃ，４０ｄ  スイッチ配線
５０  ゲート電極
５２  ゲート絶縁膜
５４  半導体層
５６  ソース電極
６０  ドレイン電極
７２  ドライバＩＣ
Ｙ１，Ｙ２，Ｙ３，Ｙ４  画素電極
Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ４，Ｘ５，Ｘ６，Ｘ７，Ｘ８，Ｘ９，Ｘａ，Ｘｂ，Ｘｃ，Ｘｄ，Ｘｅ，Ｘｆ  画素電極
【図１】
2016152492.tif 000003
【図２】
2016152492.tif 000004
【図３】
2016152492.tif 000005
【図４】
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【図５】
2016152492.tif 000007
【図６】
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【図７】
2016152492.tif 000009
【図８】
2016152492.tif 000010
【国際調査報告】
2016152492.tif 000011
2016152492.tif 000012
2016152492.tif 000013
2016152492.tif 000014