(57)【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ信号線とのそれぞれの交点に画素を備えてなる表示パネルと、
前記走査線を駆動する走査線駆動回路と、
前記データ信号線を駆動するデータ信号線駆動回路と、
前記走査線駆動回路と前記データ信号線駆動回路との動作を制御する制御回路とを有する表示装置において、
前記走査線駆動回路は、前記複数の走査線のうち、前記データ信号線駆動回路から最も遠い位置にある前記走査線から順次選択するように前記走査線を駆動し、
前記データ信号線駆動回路は、前記走査線の駆動に同期して、選択している前記走査線に接続した複数の前記画素のそれぞれに所定のデータを書き込むように前記データ信号線を駆動し、
前記制御回路は、前記走査線の駆動に同期して前記画素に書き込まれたデータを前記データ信号線を介して読み出し、前記所定のデータと前記走査線の駆動に同期して読み出されたデータとを照合し、前記所定のデータと前記走査線の駆動に同期して読み出されたデータとが不一致のときには、前記走査線駆動回路を制御して、選択している前記走査線に隣接する次の前記走査線を選択せずに、再度前記データ信号線駆動回路から最も遠い位置にある前記走査線から順次選択するように前記走査線を駆動して、正しくデータを表示する
ことを特徴とする表示装置。
【請求項２】
前記複数のデータ信号線は、前記走査線における奇数行の前記画素と接続される第１のグループと、偶数行の前記画素と接続される第２のグループとに分かれており、
前記データ信号線駆動回路から最も遠い位置にある走査線と、前記最も遠い位置にある走査線に隣接する走査線から順次２行ずつ選択し、
前記第１のグループと前記第２のグループのうちの一方のグループの前記データ信号線がデータの書き込みを行っているときには、他方のグループの前記データ信号線がデータを読み込んでいる
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記データ信号線駆動回路は、２つであり、前記表示パネルの領域を２つに分け、それぞれの前記データ信号線駆動回路が、前記２つの領域のうち対応した前記領域の画素を同時に駆動する
ことを特徴とする請求項１又は２に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス方式の表示パネルを有する表示装置に関するものであり、特に表示エラーを修復する機能を有する表示装置に関するものである。
【背景技術】
【０００２】
近年、液晶パネルを有する液晶表示装置に代表される表示装置は、その小型、薄型、低消費電力という特徴から、可搬型の情報端末の表示手段のみならず、据え置き型の電子機器（例えば、テレビやプリンタ）の情報を表示する表示手段としても広く普及している。
【０００３】
表示装置は、小型軽量化のためと汎用性の観点とから、その外部に制御回路を設ける場合が多い。制御回路は、表示装置が搭載される電子機器のシステム回路に組み込まれている場合もある。このように、表示装置の外部に制御回路を有する場合、多くは、制御回路から表示装置までの信号伝達のための配線は長くなる。
【０００４】
そうすると、表示装置を制御する制御回路や、搭載する電子機器にあるシステム回路から表示装置に表示したい情報のデータ（以下、単に表示データと称する）を送信する際、ノイズや外部環境などの影響で、送信エラーが生じてしまうことがある。
【０００５】
このことは、所定の情報が表示パネルに表示されないことを意味しており、電子機器としては致命的な欠点であった。この欠点は、電子機器が動作している間にはいつでも起こりうることでもあるため、大きな問題となっていた。
【０００６】
この問題を解決するために種々の技術が提案されている。例えば、制御回路から送信された表示データと液晶パネルの表示状態とを比較する技術である（例えば、特許文献１参照。）。
【０００７】
特許文献１に示した従来技術は、制御回路から送信された表示データと液晶表示装置が受信した表示データとを比較して、両者が一致すると判定された場合には液晶パネルに表示データを表示させ、両者が一致しないと判定された場合には、表示データを再送信させる。これにより、液晶表示装置は、正しく表示データを表示させることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２５９１２７号公報（１１〜１２頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年の電子機器は、その性能も複雑になり、表示すべき情報も決まった文字だけでなく図形や画像など含まれ、多様化している。また、使用者もより精細に情報を見たいという、高い表示品質への要求があることから、高解像度の表示パネルを採用する傾向が高まっている。
【００１０】
そのような表示パネルは、アクティブマトリクス方式のパネルである。この方式の表示パネルは、走査線とデータ信号線とをマトリクス状に配置し、その交点にある画素をスイッチング素子で個別に駆動できるから高解像度化が可能であり、高い表示品質を有する。
【００１１】
アクティブマトリクス方式の表示パネルは、画素を増加することで高解像化するから、
それに伴って走査線とデータ信号線とが増加していく。そうすると、走査線及びデータ信号線の配線抵抗や、配線そのものに寄生してしまう配線容量などからなる、信号を遅延する要素（以下、信号遅延要素と称する）も、大きくなる。
【００１２】
また、高解像度化した表示パネル内では、この信号遅延要素の影響は一様ではない。例えば、走査線を駆動する走査線駆動回路から最も近い位置にある画素は、配線抵抗も配線容量も小さい。しかし、最も遠い位置にある画素は、配線抵抗も配線容量も大きくなり、信号の遅延が生じることがある。
【００１３】
このように、高解像度化した表示パネル内にあっては、表示領域ごとに信号遅延要素の影響が異なり、そのため、表示データが正しく表示されないことがある。
【００１４】
また、高解像度化した表示パネルではなく、画素数が少ない表示パネルであっても信号遅延要素の影響を受け、表示データが正しく表示できないことがある。すなわち、大型化した表示パネルである。そのような表示パネルは、引きまわす配線の配線長が長くなるから、信号遅延要素の影響も大きくなるのである。
【００１５】
特許文献１に示した技術は、制御回路から送信される表示データと液晶表示装置が受信した表示データとを比較しているだけであり、液晶パネルに実際に表示されるべき情報が正しいか否かは判断できない。特許文献１に示した従来技術は、表示パネルに液晶パネルを用いる場合の技術であるがどのような表示パネルを用いても、その表示パネルに実際に表示されるべき情報の正当性を判断していないことには変わりがない。
【００１６】
したがって、特許文献１の技術をどのような表示パネルに適用しても、高解像度化や大型化した表示パネルを用いる表示装置にあっては、所定の情報が表示パネルに表示されないという問題は、解決できないのである。
【００１７】
本発明の目的は、上記課題を解決するものであり、表示パネルの解像度が高くても、表示パネルの大きさが大きくても、正しく表示データを表示することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明の表示装置は、下記記載の構成を採用する。
【００１９】
複数の走査線と複数のデータ信号線とのそれぞれの交点に画素を備えてなる表示パネルと、走査線を駆動する走査線駆動回路と、データ信号線を駆動するデータ信号線駆動回路と、走査線駆動回路とデータ信号線駆動回路との動作を制御する制御回路とを有する表示装置において、走査線駆動回路は、複数の走査線のうち、データ信号線駆動回路から最も遠い位置にある走査線から順次選択するように走査線を駆動し、データ信号線駆動回路は、走査線の駆動に同期して、選択している走査線に接続した複数の画素のそれぞれに所定のデータを書き込むようにデータ信号線を駆動し、制御回路は、走査線の駆動に同期して画素に書き込まれたデータをデータ信号線を介して読み出し、所定のデータと走査線の駆動に同期して読み出されたデータとを照合し、所定のデータと走査線の駆動に同期して読み出されたデータとが不一致のときには、走査線駆動回路を制御して、選択している走査線に隣接する次の走査線を選択せずに、再度データ信号線駆動回路から最も遠い位置にある走査線から順次選択するように走査線を駆動して、正しくデータを表示することを特徴とする。
【００２０】
複数のデータ信号線は、走査線における奇数行の画素と接続される第１のグループと、偶数行の画素と接続される第２のグループとに分かれており、データ信号線駆動回路から最も遠い位置にある走査線と、最も遠い位置にある走査線に隣接する走査線から順次２行ずつ選択し、第１のグループと第２のグループのうちの一方のグループのデータ信号線がデータの書き込みを行っているときには、他方のグループのデータ信号線がデータを読み込んでいるようにしてもよい。
【００２１】
データ信号線駆動回路は、２つであり、表示パネルの領域を２つに分け、それぞれのデータ信号線駆動回路が、２つの領域のうち対応した前記領域の画素を同時に駆動するようにしてもよい。
【発明の効果】
【００２２】
本発明によれば、走査線駆動回路は、信号遅延要素の影響を受けやすい画素の走査線から先に駆動し、その画素のデータの照合を行うため、無駄な時間を掛けずに表示パネルに正しい表示データを表示できる。
【図面の簡単な説明】
【００２３】
【図１】図１は、第１の実施形態にかかる表示装置の回路のブロック図および液晶パネルの構成を示す図である。
【図２】図２は、第１の実施形態にかかるデータ線駆動回路の構成の一部を示す図である。
【図３】図３は、第１の実施形態にかかる駆動方法を示すフローチャートである。
【図４】図４は、第２の実施形態にかかる表示装置の回路のブロック図および液晶パネルの構成を示す図である。
【図５】図５は、第２の実施形態にかかるデータ線駆動回路の構成の一部を示す図である。
【図６】図６は、第２の実施形態にかかる駆動方法を示すフローチャートである。
【図７】図７は、第３の実施形態にかかる表示装置を説明するブロック図である。
【発明を実施するための形態】
【００２４】
本発明の表示装置は、制御回路から所定の表示データを表示パネルの画素に書き込み、表示パネル全部の画素への表示データの書き込みを待たずにそのデータを読み出して、照合する。
【００２５】
すなわち、走査線駆動回路は、表示パネルにおいて、データ信号線駆動回路から最も遠い位置にある走査線から順次選択する。つまり、最初に表示データを書き込むのは、信号遅延要素の影響を受けやすい位置にある走査線にて選択される画素である。この位置の画素は、信号遅延要素、つまり配線抵抗や配線容量が他の位置の画素に比べて大きく、それらの影響を受けやすいため、データが正しく書きこまれないことがある。
しかし、表示パネルに所定の情報を表示するときに、最初に選択され、正しく表示データが書き込まれたか否かを判定されるので、仮にその画素に所定の表示データが書き込まれていなかったとしても、その時点で直ちに表示データを再転送してデータの書き込みを実施する。
【００２６】
このため、他の画素が順次選択され、表示パネル全体への表示データの書き込みが終了していなくても表示エラーを修復することができる。本発明の表示装置は、表示パネルの他の画素の判定を待つことなく表示エラー修復できるので、表示データの書き換えによる時間の無駄がない。
【００２７】
以下、本発明の表示装置を、図面を用いて詳述する。
本発明の表示装置は、その表示パネルがアクティブマトリクス方式であれば、液晶を用いた液晶パネルのほか、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、プラズマ発光体などを用いた表示パネルを用いることもでき、電気泳動方式の表示パネルでもよい。本発明の表示装置の実施形態は、表示パネルに液晶パネルを用いる例で説明する。
【００２８】
なお、説明にあっては、図面を用いるものとするが、その図面は模式図とし、説明に関係のない部分は省略するものとする。また、同一の構成には同一の番号を付与し、説明は省略する。
【００２９】
［第１の実施形態の説明：図１］
図１を用いて、表示装置の第１の実施形態の構成を説明する。
図１は、表示装置を説明するブロック図である。図１に示すように、表示装置１００は、液晶パネル１０１、ｍ本の走査線Ｒ１〜Ｒｍを駆動する走査線駆動回路１０３、ｎ本のデータ信号線Ｃ１〜Ｃｎを駆動するデータ信号線駆動回路１０２、制御回路１０４から構成される。
制御回路１０４は、表示データ記憶部１０５、データ比較部１０６を有しているが、これら２つの要素は、制御回路１０４の外部に設けてもよい。
【００３０】
制御回路１０４は、特に指定はしないがＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇｔａｅ  Ａｒｒａｙ）やＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）など、その内部にあらかじめ制御動作プログラムを格納した回路によって構成できる。そして、走査線駆動回路１０３とデータ信号線駆動回路１０２、および表示データ記憶部１０５、データ比較部１０６の各動作自体や動作タイミングを制御する。
【００３１】
表示データ記憶部１０５は、液晶パネル１０１の１行分（走査線１本で選択される画素分）の画素のメモリ容量（例えば、１×ｎビット）を持ち、電気的に書き換え可能な記憶素子からなる。特に限定しないが、不揮発性半導体記憶素子を用いるとよい。
【００３２】
データ比較部１０６は、例えば、コンパレータ回路から成り、２つの入力信号に対し、値が同じであれば、例えばハイレベルのロジック信号を出力し、値が異なっていると、例えばロウレベルのロジック信号を出力する。なお、よく知られるＸＯＲ回路などを使ったデータ比較を用いてもよいが、コンパレータ回路やＸＯＲ回路によるデータの照合は、公知のものであるから、説明は省略する。
【００３３】
液晶パネル１０１は、走査線駆動回路１０３に接続されたｍ本の走査線Ｒ１〜Ｒｍと、データ信号線駆動回路１０２に接続されたｎ本のデータ信号線Ｃ１〜Ｃｎとがマトリクス状に形成されている。
そして、走査線Ｒ１〜Ｒｍとデータ信号線Ｃ１〜Ｃｎとの交点に、それぞれ画素が設けてある。図１に示すように、走査線Ｒ１が接続する画素は、画素１０７ａ〜１０７ｎであり、別の走査線である走査線Ｒ２〜Ｒｍが接続する画素も、同様な構成である。このような構成であるから、液晶パネル１０１は、ｍ×ｎ個の画素が備わることになる。
【００３４】
上述した表示データ記憶部１０５は、１つの走査線で選択される画素分の表示データを記憶する。このため、そのメモリ容量は、１×ｎビットである。すなわち、液晶パネル１０１のｍ×ｎ個の画素の１ライン分（走査線１本分）に対応させるだけの容量である。
【００３５】
画素１０７ａ〜１０７ｎは同一の構成であって、画素１０７ａを例にしてその構成を説明する。
画素１０７ａは、薄膜トランジスタであるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）１０８と、揮発性記憶素子で構成する画素メモリであるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０９と、液晶１１０と、で構成されている。液晶１１０は、２つの電極の間に封止された液晶材料からなる液晶パネルを構成する部分である。
【００３６】
ＴＦＴ１０８とＳＲＡＭ１０９と液晶１１０とは、データ信号線Ｃ１と共通電極１１１との間に、直列に接続している。
すなわち、ＴＦＴ１０８のソース端子（又はドレイン端子）は、データ信号線Ｃ１に接続され、ＴＦＴ１０８のドレイン端子（又はソース端子）は、ＳＲＡＭ１０９に接続され
る。ＴＦＴ１０８のゲート端子は、走査線Ｒ１に接続される。液晶１１０は、一方の電極は、ＳＲＡＭ１０９に接続され、液晶１１０の他方の電極は、共通電極１１１と接続している。
【００３７】
［表示装置の要素の詳細説明：図２］
図２は、データ信号線駆動回路１０２を説明する回路図であって、その内部の２つの端子に関わる回路について説明する図である。
一組の双方向端子は、２つのアナログスイッチからなり、切り替え回路２０７からの制御信号で、接続先をデータ書き出し回路２０５かデータ読み込み回路２０６かを選択している。
【００３８】
すなわち、データ信号線Ｃ１に接続する双方向端子ＰＣ１は、２つのアナログスイッチ２０１、２０２が接続され、切り替え回路２０７で接続先をデータ書き出し回路２０５かデータ読み込み回路２０６かを選択している。
この２つのスイッチは動作の論理が反転しているので、切り替え回路２０７からのロジック信号は、インバータ２０８で論理反転して入力している。
【００３９】
双方向端子ＰＣ２についても同様であって、データ信号線Ｃ２に接続する双方向端子ＰＣ２は、２つのアナログスイッチ２０３、２０４が接続され、切り替え回路２０７で接続先をデータ書き出し回路２０５かデータ読み込み回路２０６かを選択している。
この２つのスイッチは動作の論理が反転しているので、切り替え回路２０７からのロジック信号は、インバータ２０９で論理反転して入力している
【００４０】
［表示装置の動作説明：図１〜図３］
ここで、表示装置１００の動作について図１、図２及び図３のフローチャートを用いて説明する。図３の符号Ｓ１〜Ｓ８は、書き込み処理における各処理ステップである。
【００４１】
一般に、走査線駆動回路とデータ信号線駆動回路とは、それぞれ表示パネルを平面視したときの１つの辺に沿ってそれぞれ配置されることが多い。これは、走査線とデータ信号線とが表示パネルの画素部分以外で、できるだけ交差したりしないようにするためである。
【００４２】
図１に示す表示装置１００も同様で、図１に示すように、液晶パネル１０１の１辺、図面の左側に走査線駆動回路１０３を配置し、液晶パネル１０１の１辺、図面の上側にデータ信号線駆動回路１０２を配置している。
【００４３】
このような配置のとき、走査線駆動回路１０３は、データ信号線駆動回路１０２から最も離れた位置にある走査線Ｒ１に駆動パルスを出力し、それと同期するようにデータ信号線駆動回路１０２は、信号パルスをデータ信号線Ｃ１〜Ｃｎに一斉に出力する。その後、走査線Ｒ１からＲｍに向かって、つまり矢印ＲＹ方向に、順次駆動する。
【００４４】
これによって、データ信号線の配線抵抗や浮遊容量が最も大きくなる領域、すなわち、信号遅延要素の影響が最も大きい、書き込み動作が不安定で誤表示が生じやすい領域（つまり、走査線Ｒ１にて選択される領域）から走査が始まることになる。
【００４５】
ます、表示装置１００は、搭載される電子機器の電源が投入された直後や、外部システムからの命令などによりリセット動作を行う。このリセット動作により、表示データ記憶部１０５に格納されている情報もリセットする。
【００４６】
初期設定として、液晶パネル１０１に初めて表示データ表示させるとき、又はすでに表
示している表示内容を更新するとき、図１に示す制御回路１０４は、外部システム（図示しない）からの表示データ（液晶パネル１０１全体の表示データであってもよい）を受信すると表示データ記憶部１０５に走査線１本で選択される画素分の表示データを格納する。（Ｓ１）
【００４７】
この場合、最初に選択される画素（ｉ番目の画素）は、走査線Ｒ１にて選択されるものであるから（ｉ＝１）、このとき格納される表示データは、走査線Ｒ１で選択される各画素の表示データである。（Ｓ２）
制御回路１０４により、データ信号線駆動回路１０２は、表示データ記憶部１０５から読み出した、この走査線１本分の表示データを取り込む。
【００４８】
走査線駆動回路１０３は、データ信号線駆動回路１０２から最も遠い位置の走査線Ｒ１を選択する。つまり、走査線Ｒ１に接続されている各画素１０７ａ〜１０７ｎの各ＴＦＴ１０８をオン状態にする。（Ｓ３）
【００４９】
そのタイミングに同期してデータ信号線駆動回路１０２は、図２で示すアナログスイッチ２０１、２０３を閉じる（２０２、２０４は開放）。これにより、データ書き出し回路２０５から走査線１本分の表示データがデータ信号線Ｃ１〜Ｃｎを介して、走査線Ｒ１に接続されている各ＴＦＴ１０８のソース端子（又はドレイン端子）に一斉に供給し、各ＴＦＴ１０８のドレイン端子（又はソース端子）に接続している各ＳＲＡＭ１０９にデータの書き込みを行う。（Ｓ４）
【００５０】
その後にデータ信号線駆動回路１０２は、切り替え回路２０７を制御し、アナログスイッチ２０２、２０４を閉じて（２０１、２０３は開放）、ＳＲＡＭ１０９に書き込まれたデータをデータ信号線Ｃ１〜Ｃｎ、双方向端子ＰＣ１〜ＰＣｎを介してデータ読み込み回路２０６に入力し、表示データの読み出しを行う。（Ｓ５）
【００５１】
この読み込み回路２０６に入力された表示データは、図１の制御回路１０４内のデータ比較部１０６に転送され、表示データ記憶部１０５に格納されている走査線Ｒ１にて選択されている各画素の表示データとデータ比較し照合される。（Ｓ６）
【００５２】
この照合判定が「不一致」（ＮＧ）であった場合、制御回路１０４は直ちに走査線駆動回路１０３とデータ信号線駆動回路１０２にリセット信号を送信し、初期化を行ない、液晶パネル１０１は走査線Ｒ１から走査し直す。
【００５３】
この照合判定が「一致」（ＯＫ）だった場合、次に、走査線Ｒ２を選択（ｉ＝ｉ＋１）し、つまり、走査線Ｒ２に接続されている各画素の各ＴＦＴをオン状態にする。（Ｓ７）
【００５４】
上記Ｓ１の動作において、外部システム（図示しない）から入力される表示データが液晶パネル１０１全体の表示データではなく、走査線１本分である場合は、上記Ｓ７の動作において、外部システムに信号を送り、次の走査線（この場合は、走査線Ｒ２）にて選択される各画素の表示データの送信を促し、送信された次の走査線１本分の表示データを格納する。なお、外部システムから、表示装置１００の動作に非同期で走査線１本分の表示データを順次送信するようにしてもよい。
【００５５】
上記各画素の各ＴＦＴのオン状態のタイミングに同期してデータ信号線駆動回路１０２から、次の走査線１本分の表示データがデータ信号線Ｃ１〜Ｃｎを介して、走査線Ｒ２に接続されている各ＴＦＴのソース端子（又はドレイン端子）に一斉に供給し、各ＴＦＴのドレイン端子（又はソース端子）に接続している各ＳＲＡＭに表示データを書き込む。
【００５６】
この動作を走査線Ｒ１からＲｍまで順次行なう（ｉ＞ｍ）。（Ｓ８）
この（ｉ＞ｍ）の処理が（ＹＥＳ）となったところで、全てのＳＲＡＭに表示データが書き込まれ、全画面書き込み完了となり、液晶パネル全面に画像が表示される。
【００５７】
以上の説明のように、表示装置１００は、最初に信号遅延要素の影響を受けやすい位置にある走査線を選択して表示データを書き込み、すぐさま照合するため、液晶パネル１０１の走査線Ｒ１〜Ｒｍにて選択されるすべての画素に表示データが書き込まれるまで待たずに、正しく表示データが書き込まれたかを照合し、修復することができるため、正しい表示データの表示に係る時間を短くすることができるのである。
【００５８】
［第２の実施形態の説明：図４］
図１を用いてすでに説明した第１の実施形態では、最初の走査線１本を選択し、データを書き込み、読み出して照合し、次の走査線を選択して同様の動作を行っていた。つまり、最初の走査線Ｒ１で選択される各ＳＲＡＭ１０９に書き込まれたデータを読み出し、比較した後に、次の走査線Ｒ２の各ＳＲＡＭにデータを書き込んでいた。
第２の実施形態では、液晶パネル全画面の表示を行う速度をさらに速くする例である。
【００５９】
［第２の実施形態の構成の説明：図４］
まず、図４を用いて、表示装置の第２の実施形態の構成を説明する。
図４は、表示装置を説明するブロック図である。図４に示すように、表示装置４００は、液晶パネル４０１、ｍ本の走査線Ｒ１〜Ｒｍを駆動する走査線駆動回路１０３、ｎ本×２のデータ信号線Ｃ１〜Ｃｎ、Ｃ１’〜Ｃｎ’を駆動するデータ信号線駆動回路４０２、制御回路４１２から構成される。
制御回路４１２は、第１の実施形態の制御回路１０４に相当する。表示データ記憶部４１３、データ比較部４１４は、それぞれ同様に、表示データ記憶部１０５、データ比較部１０６に相当する。従って、同様に、これら２つの要素は、第１の実施形態と同様に制御回路４１２の外部に設けてもよい。
【００６０】
表示データ記憶部４１３は、液晶パネル４０１の少なくとも２行分（走査線２本で選択される画素分）の画素のメモリ容量（例えば２×ｎビット）を持ち、電気的に書き換え可能な記憶素子からなる。仮に、最大１画面分の画素のメモリ容量（例えばｍ×ｎビット）としたときは、表示データ記憶部４１３の記憶素子が、液晶パネル４０１の画素にそれぞれ１対１で対応するように、制御回路４１２にてアドレス管理される。
【００６１】
液晶パネル４０１は、走査線駆動回路１０３に接続されたｍ本の走査線Ｒ１〜Ｒｍと、データ信号線駆動回路４０２に接続されたｎ本のデータ信号線Ｃ１〜Ｃｎのグループと、ｎ本のデータ信号線Ｃ１’〜Ｃｎ’のグループとがマトリクス状に形成されている。
【００６２】
データ信号線の本数がｎ本×２グループのように、複数のグループに分けられているが、この理由は、走査線の奇数行の画素に接続される第１のグループと偶数行の画素に接続される第２のグループとでデータ信号線を分けているためである。
【００６３】
すなわち、走査線の奇数行（Ｒ１、Ｒ３（図示せず）、・・・Ｒｍ−１（図示せず））とデータ信号線Ｃ１〜Ｃｎとの交点に画素４０３ａ〜４０３ｎが配置され、走査線の偶数行（Ｒ２、Ｒ４（図示せず）、・・・Ｒｍ）とデータ信号線Ｃ１’〜Ｃｎ’との交点に画素４０８ａ〜４０８ｎが、それぞれ配置されている。このような構成であるから、液晶パネル４０１は、ｍ×ｎ個の画素が備わることになる。
【００６４】
上述した表示データ記憶部４１３は、最大ですべての走査線で選択される全画素分の表示データを記憶する。このため、そのメモリ容量は、ｍ×ｎビットである。すなわち、液
晶パネル４０１のｍ×ｎ個の画素のすべてのライン分（すべての走査線分）に対応させるだけの容量が必要である。
【００６５】
第１のグループである、走査線の奇数行の画素４０３ａ〜４０３ｎは同一の構成であって、画素４０３ａを例にして説明する。
画素４０３ａは、薄膜トランジスタであるＴＦＴ４０４と、揮発性記憶素子で構成する画素メモリであるＳＲＡＭ４０５と、液晶４０６と、で構成されている。液晶４０６は、２つの電極の間に封止された液晶材料からなる液晶パネルを構成する部分である。
【００６６】
ＴＦＴ４０４とＳＲＡＭ４０５と液晶４０６とは、データ信号線Ｃ１と共通電極４０７との間に、直列に接続している。
すなわち、ＴＦＴ４０４のソース端子（又はドレイン端子）は、データ信号線Ｃ１に接続され、ＴＦＴ４０４のドレイン端子（又はソース端子）は、ＳＲＡＭ４０５に接続される。ＴＦＴ４０４のゲート端子は、走査線Ｒ１に接続される。液晶４０６は、一方の電極は、ＳＲＡＭ４０５に接続され、液晶４０６の他方の電極は、共通電極４０７と接続している。
【００６７】
第２のグループである、走査線の偶数行の画素４０８ａ〜４０８ｎは同一の構成であって、画素４０８ａを例にして説明する。
画素４０８ａは、画素４０３ａと同様に、薄膜トランジスタであるＴＦＴ４０９と、画素メモリであるＳＲＡＭ４１０と、液晶４１１と、で構成されており、データ信号線Ｃ１’と共通電極４０７との間に、それぞれが直列に接続している。
すなわち、ＴＦＴ４０９のソース端子（又はドレイン端子）は、データ信号線Ｃ１’に接続され、ＴＦＴ４０９のドレイン端子（又はソース端子）は、ＳＲＡＭ４１０に接続される。ＴＦＴ４０９のゲート端子は、走査線Ｒ２に接続される。液晶４１１の一方の電極は、ＳＲＡＭ４１０に接続され、液晶４１１の他方の電極は、共通電極４０７と接続している。
【００６８】
［表示装置の要素の詳細説明：図５］
図５は、データ信号線駆動回路４０２を説明する回路図であって、その内部の２つの端子に関わる回路について説明する図である。
一組の双方向端子は、４つのアナログスイッチからなり、切り替え回路５１１からの制御信号で、接続先をデータ書き出し回路５０９かデータ読み込み回路５１０かを選択している。
【００６９】
すなわち、データ信号線Ｃ１に接続する双方向端子ＰＣ１は、２つのアナログスイッチ５０１、５０３が接続され、切り替え回路５１１で接続先をデータ書き出し回路５０９かデータ読み込み回路５１０かを選択している。
データ信号線Ｃ１’に接続する双方向端子ＰＣ１’も同様な構成であり、２つのアナログスイッチ５０２、５０４が接続され、切り替え回路５１１で接続先をデータ書き出し回路５０９かデータ読み込み回路５１０かを選択している。双方向端子ＰＣ１とは動作の論理が反転しており、このため切り替え回路５１１からのロジック信号は、インバータ５１２、５１３で論理反転して入力している。
【００７０】
双方向端子ＰＣ２、ＰＣ２’についても同様であって、データ信号線Ｃ２に接続する双方向端子ＰＣ２は、２つのアナログスイッチ５０５、５０７が接続され、切り替え回路５１１で接続先をデータ書き出し回路５０９かデータ読み込み回路５１０かを選択している。
データ信号線Ｃ２’に接続する双方向端子ＰＣ２’も同様に、２つのアナログスイッチ５０６、５０８が接続され、切り替え回路５１１で接続先をデータ書き出し回路５０９か
データ読み込み回路５１０かを選択している。同様に、双方向端子ＰＣ２とは動作の論理が反転している。
【００７１】
［表示装置の動作説明：図４〜図６］
ここで、表示装置４００の動作について図４、図５及び図６のフローチャートを用いて説明する。図６の符号Ｓ１１〜Ｓ１８、Ｓ２５〜Ｓ２８は、書き込み処理における各処理ステップである。
【００７２】
すでに説明した第１の実施形態の表示装置１００と同様に、表示装置４００も図４に示すように、液晶パネル４０１の１辺、図面の左側に走査線駆動回路１０３を配置し、液晶パネル４０１の１辺、図面の上側にデータ信号線駆動回路４０２を配置している。
【００７３】
このような配置のとき、走査線駆動回路１０３は、データ信号線駆動回路４０２から最も離れた位置にある走査線Ｒ１に駆動パルスを出力し、それと同期するようにデータ信号線駆動回路４０２は、信号パルスをデータ信号線Ｃ１〜Ｃｎまたは信号線Ｃ１’〜Ｃｎ’に一斉に出力する。その後、走査線Ｒ１からＲｍに向かって、つまり矢印ＲＹ方向に、順次駆動する。
【００７４】
これによって、データ信号線の配線抵抗や浮遊容量が最も大きくなる領域、すなわち、信号遅延要素の影響が最も大きい、書き込み動作が不安定で誤表示が生じやすい領域（つまり、走査線Ｒ１にて選択される領域）から走査が始まることになる。
【００７５】
表示装置４００も第１の実施形態の表示装置１００と同様に、まずリセット動作を行う。
そして、初期設定として、液晶パネル４０１に初めて表示データ表示させるとき、又はすでに表示している表示内容を更新するとき、図４に示す制御回路４１２は、外部システム（図示しない）から、液晶パネル４０１の全表示データのうち、少なくとも走査線２本分で選択される画素分の表示データを格納する。（Ｓ１１）
【００７６】
この場合、最初に選択される画素（ｉ番目の画素）は、走査線Ｒ１にて選択されるものであるから（ｉ＝１）、このとき格納される表示データは、走査線Ｒ１で選択される各画素（第１のグループ）の表示データ及び走査線Ｒ２で選択される各画素（第２のグループ）の表示データである。（Ｓ１２）
【００７７】
制御回路４１２により、データ信号線駆動回路４０２は、表示データ記憶部４１３から読み出した、走査線Ｒ１の表示データを順次取り込む。
【００７８】
走査線駆動回路１０３は、データ信号線駆動回路４０２から最も遠い位置の走査線Ｒ１を選択する。つまり、走査線Ｒ１に接続されている各画素４０３ａ〜４０３ｎの各ＴＦＴ４０４をオン状態にする。（Ｓ１３）
【００７９】
そのタイミングに同期してデータ信号線駆動回路４０２は、図５で示すアナログスイッチ５０１、５０５と５０４、５０８を閉じる（５０２、５０６と５０３、５０７は開放）。これにより、データ書き出し回路５０９から走査線１本分（走査線Ｒ１）の表示データがデータ信号線Ｃ１〜Ｃｎを介して、走査線Ｒ１に接続されている各ＴＦＴ４０４のソース端子（又はドレイン端子）に一斉に供給し、各ＴＦＴ４０４のドレイン端子（又はソース端子）に接続している各ＳＲＡＭ４０５に表示データの書き込みを行う。（Ｓ１４）
【００８０】
次に、走査線Ｒ１に接続されている各画素４０３ａ〜４０３ｎの各ＳＲＡＭ４０５内の表示データの読み出しを行う。（Ｓ１５）
すなわち、各ＴＦＴ４０４、データ信号線Ｃ１〜Ｃｎ、双方向端子ＰＣ１〜ＰＣｎを介してデータ読み込み回路５１０に入力する。
【００８１】
そして、読み込み回路５１０に入力された表示データは、図４の制御回路４１２内のデータ比較部４１４に転送され、表示データ記憶部４１３に格納されている走査線Ｒ１にて選択されている走査線１本分の表示データとデータ比較し照合される。（Ｓ１６）
【００８２】
これと同時に、走査線駆動回路１０３は、走査線Ｒ２（Ｒｉ＋１）を選択する。これにより、走査線Ｒ２を選択する。つまり、走査線Ｒ２に接続されている各画素４０８ａ〜４０８ｎの各ＴＦＴ４０９をオン状態にする。（Ｓ２５）
このときに、走査線Ｒ１も再度選択する。つまり、走査線Ｒ２に接続されている各画素４０８ａ〜４０８ｎの各ＴＦＴ４０９と、走査線Ｒ１に接続されている各画素４０３ａ〜４０３ｎの各ＴＦＴ４０４とをオン状態にする。
【００８３】
そのタイミングに同期してデータ信号線駆動回路４０２は、切り替え回路５１１を制御し、アナログスイッチ５０２、５０６と５０３、５０７とを閉じる（５０１、５０５と５０４、５０８は開放）。
【００８４】
データ書き出し回路５０９から走査線１本分の表示データがデータ信号線Ｃ１’〜Ｃｎ’を介して、走査線Ｒ２に接続されている各ＴＦＴ４０９のソース端子（又はドレイン端子）に一斉に供給され、各ＴＦＴ４０９のドレイン端子（又はソース端子）に接続している各ＳＲＡＭ４１０に表示データの書き込みを行う。（Ｓ２６）
【００８５】
走査線Ｒ１で選択されている各画素の判定は、その判定が「不一致」（ＮＧ）であった場合、制御回路４１２は直ちに走査線駆動回路１０３とデータ信号線駆動回路４０２とにリセット信号を送信し、液晶パネル４０１は走査線Ｒ１から走査し直す。（Ｓ１２に戻る）
【００８６】
走査線Ｒ１で選択されている各画素の判定は、その判定が「一致」（ＯＫ）だった場合、次に、走査線のカウントを２つ増やし（ｉ＝ｉ＋２）、走査線Ｒ３を選択する。（Ｓ１７）
【００８７】
選択された走査線Ｒ３は、走査線Ｒｍ（ｉ＞ｍ）ではない（ＮＯ）ので（Ｓ１８）、走査線Ｒ３（ｉ＝３）を選択し、接続されている各画素の各ＴＦＴをオン状態にする。（Ｓ１３に戻る）
【００８８】
上記各画素の各ＴＦＴのオン状態のタイミングに同期してデータ信号線駆動回路４０２から、走査線Ｒ３の表示データがデータ信号線Ｃ１〜Ｃｎを介して、走査線Ｒ３に接続されている各ＴＦＴのソース端子（又はドレイン端子）に一斉に供給し、各ＴＦＴのドレイン端子（又はソース端子）に接続している各ＳＲＡＭに表示データを書き込む。（Ｓ１４）
【００８９】
これと同時に、走査線Ｒ２に接続されている各ＳＲＡＭ４１０内の表示データの読み出しを行う。（Ｓ２７）
すなわち、各ＴＦＴ４０９、データ信号線Ｃ１’〜Ｃｎ’、双方向端子ＰＣ１’〜ＰＣｎ ’を介してデータ読み込み回路５１０に入力する。
【００９０】
そして、読み込み回路５０１に入力された表示データは、図４の制御回路４１２内のデータ比較部４１４に転送され、表示データ記憶部４１３に格納されている走査線Ｒ２にて選択されている走査線１本分の表示データとデータ比較し照合される。（Ｓ２８）
【００９１】
走査線Ｒ２で選択されている各画素の判定は、その判定が「不一致」（ＮＧ）であった場合、制御回路４１２は直ちに走査線駆動回路１０３とデータ信号線駆動回路４０２とにリセット信号を送信し、液晶パネル４０１は走査線Ｒ１から走査し直す。（Ｓ１２に戻る）
【００９２】
走査線Ｒ２で選択されている各画素の判定は、その判定が「一致」（ＯＫ）だった場合、その走査線Ｒ２は書き込み完了となる。
【００９３】
以上の動作を走査線Ｒ１からＲｍまで順次行なう（ｉ＞ｍ）。（Ｓ１８）
この（ｉ＞ｍ）の処理が（ＹＥＳ）となったところで、全てのＳＲＡＭに表示データが書き込まれ、全画面書き込み完了となり、液晶パネル全面に所定の画像が表示される。
【００９４】
このように、表示データ記憶部４１３が液晶パネル４０１の少なくとも２行分（走査線２本で選択される画素分）の画素のメモリ容量を持つので、書き込みと読み出しと同時に行なうことが可能である。このメモリ容量は、液晶パネルの大きさや解像度に鑑みてその容量を選ぶことができる。
なお、メモリ容量を１画面分とすれば、専用のアルゴリズムを構築することで１画面分の表示データの照合を１回で行うことも可能である。
【００９５】
以上の説明のように、表示装置４００は、最初に信号遅延要素の影響を受けやすい位置にある走査線から選択して表示データを書き込み、そのときに次の走査線も選択して表示データを書き込む。そしてその後に照合するため、液晶パネル４０１の走査線ごとに書き込みと読み出しと照合とを行わないので、素早く正しく表示データが書き込まれたかをデータ比較して照合し、修復することができる。このため、正しい表示データの表示に係る時間をさらに短くすることができるのである。
【００９６】
［第３の実施形態の説明：図７］
第１、第２の実施形態では、図１、図４を用いて説明したように、１つのデータ信号線駆動回路を、液晶パネルの一方の辺に配置していた。第３の実施形態では、データ信号線駆動回路を複数用いる例を説明する。
【００９７】
第３の実施形態は、液晶パネルが大型化、高解像度化するなどしたとき、信号遅延要素の影響を低減するため、複数のデータ信号線駆動回路を用いる場合である。
図７に示すように、表示装置７００は、データ信号線駆動回路７０２ａ、７０２ｂを有しており、この２つのデータ信号線駆動回路により、液晶パネル７０１は、図面上、上下の２つに分割され、それぞれのデータ信号線駆動回路が、２つの領域のうち対応した領域の画素を同時に駆動する。
【００９８】
また、走査線駆動回路７０３は、第１の実施形態の走査線駆動回路１０３に相当し、走査線７０４ａ〜７０４ｍ、走査線７０５ａ〜７０５ｍを駆動する。
なお、図４において、制御回路１０４、表示データ記憶部１０５、データ比較部１０６は、図示を省略している。
【００９９】
図７に示すように、上下にデータ信号線駆動回路７０２ａ、７０２ｂを配置する。したがって、データ信号線駆動回路７０２ａは、走査線７０４ａ〜７０４ｍに接続する画素に信号を供給し、データ信号線駆動回路７０２ｂは、走査線７０５ａ〜７０５ｍに接続する画素に信号を供給する。これにより、液晶パネル７０１は上下２分割にして駆動することになる。
【０１００】
次に動作を説明する。
図７に示すように、走査線駆動回路７０３は、まず、上下両端のデータ信号線駆動回路７０２ａ、７０２ｂから最も遠い位置の走査線７０４ａ、７０５ａを選択し、その後に走査線７０４ｍ、７０５ｍへ矢印ＲＹ１、ＲＹ２方向へそれぞれ順番に走査する。
ここで、走査線駆動回路７０３は、走査線７０４ａ〜７０４ｍと走査線７０５ａ〜７０５ｍとを互いに独立しての動作させることが可能であるが、この例では同時に行なう。
【０１０１】
つまり、まず走査線７０４ａと走査線７０５ａとを同時に選択し、次に走査線７０４ｂと走査線７０５ｂとを同時に選択する。このような走査線の選択を順次行い、最後に走査線７０４ｍと走査線７０５ｍとを同時に選択する。
【０１０２】
図示しない制御回路１０４（図１参照）は、データ信号線駆動回路７０２ａ、７０２ｂに、各々の走査線に同期して所定の表示データを出力するように指示を出し、２本の走査線に選択された複数の画素に所定の表示データが同時に書き込まれる。
【０１０３】
表示データを読み出し、書き込みたい表示データと照合する構成については、２つのデータ信号線駆動回路から同時に行なうため２系統のデータ比較部が必要になるが、個別の動作については、第１の実施の形態または第２の実施の形態で記載と同様の方法である。
【０１０４】
上記のような構成とすることで、液晶パネルの大型化、高解像度化に伴い複数のデータ信号線駆動回路を用いる場合であっても、信号遅延要素の影響を受けやすい、それぞれのデータ信号線駆動回路から最も遠い走査線から順次選択して表示データを書き込み、データ比較して照合する。また、２本の走査線を同時に駆動するので、表示データの正誤を判定するまでに費やす時間を短縮できる。
【０１０５】
本発明の表示装置は、以上説明した実施の形態に限定するものではなく、発明の主旨を変更しない程度に変更可能である。
また、本発明の表示装置は、液晶パネル、走査線駆動回路、データ信号線駆動回は、従来からある液晶表示装置を用いることができ、制御回路の動作を回路素子で実現するだけでなく、動作プログラムを格納してそれをどうさせるように、ソフトウェア的に実現してもよい。そうすると、ハードウェアを変更する必要はなく、制御信号のタイミング調整といったソフトウェアだけの変更でも実現できる。
【産業上の利用可能性】
【０１０６】
本発明にかかる表示装置は、アクティブマトリクス方式の表示パネルを用いて画像を表示する表示装置に有用であり、特に、配線抵抗や浮遊容量の大きくなる大型の表示パネルや配線間の不要輻射が問題になる高精細の表示パネルに有効である。
【符号の説明】
【０１０７】
１００、４００、７００  表示装置
１０１、４０１、７０１  液晶パネル
１０２、４０２、７０２ａ、７０２ｂ  データ信号線駆動回路
１０３、７０３  走査線駆動回路
１０４、４１２  制御回路
１０５、４１３  表示データ記憶部
１０６、４１４  データ比較部
１０７ａ〜１０７ｎ、４０３ａ〜４０３ｎ、４０８ａ〜４０８ｎ  画素
１０８、４０４、４０９  ＴＦＴ
１０９、４０５、４１０  ＳＲＡＭ
１１０、４０６、４１１  液晶
１１１、４０７  共通電極
２０１〜２０４、５０１〜５０８  アナログスイッチ
２０５、５０９  データ書き出し回路
２０６、５１０  データ読み込み回路
２０７、５１１  切り替え回路
２０８、２０９、５１２、５１３  インバータ
Ｃ１〜Ｃｎ、Ｃ１’〜Ｃｎ’  データ信号線
Ｒ１〜Ｒｍ、７０４ａ〜７０４ｍ、７０５ａ〜７０５ｍ  走査線
ＲＹ、ＲＹ１、ＲＹ２  走査方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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