(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる半導体基板と、
前記半導体基板上に形成された第１導電型の炭化珪素半導体からなるドリフト層と、
前記ドリフト層表層において互いに離散して複数設けられた、第２導電型の第１ウェル領域と、
前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、
前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、
前記第１離間領域上に設けられた前記第１離間領域とショットキ接続する第１ショットキ電極と、
前記ソース領域上に形成され、前記ソース領域とオーミック接続する第１オーミック電極と、
前記ドリフト層表層の複数の前記第１ウェル領域の間に設けられた第１導電型の第２離間領域と、
前記ドリフト層の表層に、複数の前記第１ウェル領域が形成された領域に対応する活性領域の外周に位置して形成され、前記第１ウェル領域より平面視の面積が大きい、第２導電型の第２ウェル領域と、
前記第２ウェル領域の下部に形成された、前記第２ウェル領域の第２導電型不純物濃度より高い濃度の第２導電型不純物を有する高濃度ウェル底面領域と、
前記第２ウェル領域内の表層に形成された、前記第１ウェル領域の第２導電型不純物濃度より高い不純物濃度の第２導電型不純物を有する第２導電型の高濃度領域と、
前記高濃度領域上に形成された前記高濃度領域とオーミック接続する第２オーミック電極と、
前記第２離間領域、前記第１ウェル領域、前記ソース領域の一部および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域上および前記第２ウェル領域または前記高濃度領域上の前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１ショットキ電極、前記第１オーミック電極および前記第２オーミック電極と接続し、前記第１ウェル領域および前記第２ウェル領域とオーミック接続するソース電極と、
前記ゲート電極と接続するゲートパッドと、
前記半導体基板とオーミック接続するドレイン電極と
を備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型の炭化珪素からなる半導体基板と、
前記半導体基板上に形成された第１導電型の炭化珪素半導体からなるドリフト層と、
前記ドリフト層表層において互いに離散して複数設けられた、第２導電型の第１ウェル領域と、
前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、
前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、
前記第１離間領域上に設けられた前記第１離間領域とショットキ接続する第１ショットキ電極と、
前記ソース領域上に形成され、前記ソース領域とオーミック接続する第１オーミック電極と、
前記ドリフト層表層の複数の前記第１ウェル領域の間に設けられた第１導電型の第２離間領域と、
前記ドリフト層の表層に、複数の前記第１ウェル領域が形成された領域に対応する活性領域の外周に位置して形成され、前記第１ウェル領域より平面視の面積が大きい、第２導電型の第２ウェル領域と、
前記第２ウェル領域の下部に形成された、底部高濃度結晶欠陥領域と、
前記第２ウェル領域内の表層に形成された、前記第１ウェル領域の第２導電型不純物濃度より高い不純物濃度の第２導電型不純物を有する第２導電型の高濃度領域と、
前記高濃度領域上に形成された前記高濃度領域とオーミック接続する第２オーミック電極と、
前記第２離間領域、前記第１ウェル領域、前記ソース領域の一部および前記第２ウェル領域の表面上に形成されたゲート絶縁膜と、
前記第１ウェル領域上および前記第２ウェル領域または前記高濃度領域上の前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１ショットキ電極、前記第１オーミック電極および前記第２オーミック電極と接続し、前記第１ウェル領域および前記第２ウェル領域とオーミック接続するソース電極と、
前記ゲート電極と接続するゲートパッドと、
前記半導体基板とオーミック接続するドレイン電極と
を備えたことを特徴とする炭化珪素半導体装置。
【請求項３】
前記第２ウェル領域の第２導電型不純物濃度が、前記第１ウェル領域の第２導電型不純物濃度よりも低いことを特徴とする、
請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第２ウェル領域内において、前記第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、
前記第３離間領域上に設けられた前記第３離間領域とショットキ接続し、前記ソース電極と接続する第２ショットキ電極とをさらに備えた
請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記第２オーミック電極は、複数の前記第２ショットキ電極の間に挟まれて配置されていることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記第２ウェル領域の前記第１ウェル領域と反対側の前記ドリフト層の表面側に、前記第２ウェル領域より第２導電型不純物濃度が低い第２導電型のＪＴＥ領域をさらに備えたことを特徴とする
請求項１から５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置では、内蔵ダイオードを還流ダイオードとして使用することが可能である。例えば特許文献１では、還流ダイオードとしてＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。【０００３】
ＭＯＳＦＥＴ等の半導体装置には、ｐｎダイオードが内蔵されている。そのため、ｐｎダイオードに対して順方向の電圧が印加された状態で内蔵されたｐｎダイオードが動作すると、ドリフト層に少数キャリアが注入される。【０００４】
すると、注入された少数キャリアがドリフト層中の多数キャリアと再結合を起こし、それに伴い発生する再結合エネルギーによって、半導体によっては、その周期構造が乱される、すなわち結晶欠陥が発生することが知られている。特に炭化珪素半導体の場合は、そのバンドギャップが大きいことから再結合エネルギーが大きく、さらに種々の安定的な結晶構造を有することから、結晶構造が容易に変化しやすく、ｐｎダイオードの動作によって結晶欠陥の発生が起こり易い。【０００５】
炭化珪素半導体の場合、乱れた結晶構造は電気的に高抵抗となることから、特にＭＯＳＦＥＴの活性領域、すなわち、チャネルを含むユニットセルを有する領域でこのような現象が生じると、オン抵抗、すなわちソース−ドレイン間の順方向電流に対する素子抵抗が大きくなり、同じ電流密度を通電させた場合の導通損失が大きくなる。【０００６】
通電損失はＭＯＳＦＥＴにおける支配的な損失の一つであることから、ＭＯＳＦＥＴにおいて、活性領域のｐｎダイオードの動作が引き起こす結晶欠陥の発生は、ＭＯＳＦＥＴの発熱を増大させ、長期的な安定動作を困難にする問題を引き起こす。【０００７】
活性領域のＭＯＳＦＥＴにＳＢＤを内蔵させた場合、ＳＢＤの拡散電位をｐｎ接合の拡散電位より低く設計することで、還流動作時において、活性領域のｐｎダイオードが動作するまでの間に、内蔵されたＳＢＤにユニポーラ電流が流れる。よって、一定量の電流については、ｐｎダイオードの動作がない状態で還流電流を通電させることができ、オン抵抗の増大を回避できる。【０００８】
しかし、ＭＯＳＦＥＴの終端領域には、ｐｎ接合だけの領域ができることがあり、終端領域のｐｎダイオードおよび終端領域に近い活性領域のＭＯＳＦＥＴ内のｐｎダイオードの動作の変動を抑制するために、特許文献１には、ＭＯＳＦＥＴの終端領域にもＳＢＤを設ける構成が記載されていた。【０００９】
また、特許文献１には、終端領域に形成されたｐｎダイオードのｐ型領域とソース電極のコンタクト部分を高抵抗にすることにより、ｐｎ接合に流れる電流を低減し、終端領域のｐｎダイオードの動作を抑制する構造が記載されていた。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開番号ＷＯ２０１４／１６２９６９
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしなから、ＳｉＣ−ＭＯＳＦＥＴは、スイッチング速度を増加させることによりスイッチング損失を低減できるため、高速スイッチングを行なうことが多い。そのとき、特許文献１に記載されたような終端領域に形成されたｐｎダイオードのｐ型領域とソース電極のコンタクト部分を高抵抗にする構造では、ｐ型領域に発生する、スイッチング速度ｄＶ／ｄｔに比例した電圧が大きくなり、ｐ型領域とその上部の構造との間で絶縁破壊が発生する場合があった。【００１２】
本発明は、上述のような問題を解決するためになされたもので、オン抵抗の増大を抑制しつつ、高速スイッチングの信頼性を高めた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる第１の炭化珪素半導体装置は、第１導電型の炭化珪素からなる半導体基板と、半導体基板上に形成された第１導電型の炭化珪素半導体からなるドリフト層と、ドリフト層表層において互いに離散して複数設けられた、第２導電型の第１ウェル領域と、第１ウェル領域内において、各第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、第１ウェル領域表層において、平面視上第１離間領域を挟んで形成された第１導電型のソース領域と、第１離間領域上に設けられた第１離間領域とショットキ接続する第１ショットキ電極と、ソース領域上に形成され、ソース領域とオーミック接続する第１オーミック電極と、ドリフト層表層の複数の第１ウェル領域の間に設けられた第１導電型の第２離間領域と、ドリフト層の表層に、複数の第１ウェル領域が形成された領域に対応する活性領域の外周に位置して形成され、第１ウェル領域より平面視の面積が大きい、第２導電型の第２ウェル領域と、第２ウェル領域の下部に形成された、第２ウェル領域の第２導電型不純物濃度より高い濃度の第２導電型不純物を有する高濃度ウェル底面領域と、第２ウェル領域内の表層に形成された、第１ウェル領域の第２導電型不純物濃度より高い不純物濃度の第２導電型不純物を有する第２導電型の高濃度領域と、高濃度領域上に形成された高濃度領域とオーミック接続する第２オーミック電極と、第２離間領域、第１ウェル領域、ソース領域の一部および第２ウェル領域の表面上に形成されたゲート絶縁膜と、第１ウェル領域上および第２ウェル領域または高濃度領域上のゲート絶縁膜上に形成されたゲート電極と、第１ショットキ電極、第１オーミック電極および第２オーミック電極と接続し、第１ウェル領域および第２ウェル領域とオーミック接続するソース電極と、ゲート電極と接続するゲートパッドと、半導体基板とオーミック接続するドレイン電極とを備えたものである。
本発明にかかる第２の炭化珪素半導体装置は、第１導電型の炭化珪素からなる半導体基板と、半導体基板上に形成された第１導電型の炭化珪素半導体からなるドリフト層と、ドリフト層表層において互いに離散して複数設けられた、第２導電型の第１ウェル領域と、第１ウェル領域内において、各第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、第１ウェル領域表層において、平面視上第１離間領域を挟んで形成された第１導電型のソース領域と、第１離間領域上に設けられた第１離間領域とショットキ接続する第１ショットキ電極と、ソース領域上に形成され、ソース領域とオーミック接続する第１オーミック電極と、ドリフト層表層の複数の第１ウェル領域の間に設けられた第１導電型の第２離間領域と、ドリフト層の表層に、複数の第１ウェル領域が形成された領域に対応する活性領域の外周に位置して形成され、第１ウェル領域より平面視の面積が大きい、第２導電型の第２ウェル領域と、第２ウェル領域の下部に形成された、底部高濃度結晶欠陥領域と、第２ウェル領域内の表層に形成された、第１ウェル領域の第２導電型不純物濃度より高い不純物濃度の第２導電型不純物を有する第２導電型の高濃度領域と、高濃度領域上に形成された高濃度領域とオーミック接続する第２オーミック電極と、第２離間領域、第１ウェル領域、ソース領域の一部および第２ウェル領域の表面上に形成されたゲート絶縁膜と、第１ウェル領域上および第２ウェル領域または高濃度領域上のゲート絶縁膜上に形成されたゲート電極と、第１ショットキ電極、第１オーミック電極および第２オーミック電極と接続し、第１ウェル領域および第２ウェル領域とオーミック接続するソース電極と、ゲート電極と接続するゲートパッドと、半導体基板とオーミック接続するドレイン電極とを備えたものである。
【発明の効果】
【００１４】
本発明にかかる炭化珪素半導体装置によれば、オン抵抗の増大を抑制しつつ、高速スイッチング時の信頼性を高めることができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態１に係る炭化珪素半導体装置を上面から見た平面模式図である。
【図２】この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。
【図３】この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。
【図４】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図５】この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。
【図６】この発明の実施の形態２に係る炭化珪素半導体装置の拡大した平面模式図である。
【図７】この発明の実施の形態２に係る炭化珪素半導体装置の拡大した平面模式図である。
【図８】この発明の実施の形態２に係る炭化珪素半導体装置の電子とホールの動きを説明する断面模式図である。
【図９】この発明の実施の形態３に係る炭化珪素半導体装置の一部を拡大した平面模式図である。
【図１０】この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。
【図１１】この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。
【図１２】この発明の実施の形態４に係る炭化珪素半導体装置の断面模式図である。
【図１３】この発明の実施の形態５に係る炭化珪素半導体装置の断面模式図である。
【図１４】この発明の実施の形態６に係る電力変換装置の構成を示す模式図である。
【発明を実施するための形態】
【００１６】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１７】
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）内蔵炭化珪素ＭＯＳＦＥＴ（ＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴ）を上面から見た平面模式図である。図１において、ＳｉＣ−ＭＯＳＦＥＴの上面の一部にはゲートパッド８２が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８２から延びるように、ゲート配線８３が形成されている。
図２は、図１のゲートパッド８２からソース電極８０にかけてのａ−ａ’部分の断面を模式的に示す断面模式図である。また、図３は、図１のソース電極８０から素子の外周部のゲート配線８３にかけてのｂ−ｂ’部分の断面を模式的に示す断面模式図である。
【００１８】
図２および図３において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲートパッド８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
【００１９】
図１で説明したソース電極８０が設けられている領域の下部では、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
【００２０】
各第１ウェル領域３０の表層部のソース領域４０のさらに内側の第１ウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、そのさらに内部には、第１ウェル領域３０を貫通する炭化珪素で構成される第１離間領域２１が形成されている。第１離間領域２１は、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。
この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する第１ショットキ電極７１が形成されている。
【００２１】
また、ソース領域４０の表面上には、第１オーミック電極７０が形成されており、第１オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２に接続されるソース電極８０が形成されている。
【００２２】
隣接する第１ウェル領域３０間のドリフト層２０の離間した領域は、第２離間領域２２となっており、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。隣接する第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
【００２３】
最外周の第１ウェル領域３０と第２ウェル領域３１の間には、第４離間領域２４が形成されており、第４離間領域２４は、ドリフト層２０と同じｎ型で、ドリフト層２０と同様の不純物濃度を有する。
第２ウェル領域３１のｐ型の不純物濃度は、第１ウェル領域３０のｐ型の不純物濃度より低い。また、第２ウェル領域３１の表層部には、第２ウェル領域３１よりｐ型の不純物濃度が高いｐ型の高濃度領域３３が形成されている。高濃度領域３３は、第２ウェル領域３１の平面方向の大部分の領域に形成してもよく、面積で第２ウェル領域３１の半分以上の領域に形成すればよい。
【００２４】
第２ウェル領域３１の表面上には、ゲート絶縁膜５０またはゲート絶縁膜より膜厚の大きなフィールド絶縁膜５１が形成されており、その上部には、ゲート電極６０が形成されている。第２ウェル領域３１の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口が形成されており、その開口内には、高濃度領域３３とオーミック接続する第２オーミック電極７２が形成されている。第２オーミック電極７２上には、第１オーミック電極７０などと接続されているソース電極８０が形成されている。第２オーミック電極７２は、高濃度領域３３より平面方向の面積が小さい。
【００２５】
また、ゲート電極６０とソース電極８０との間には、層間絶縁膜５５が形成されている。さらに、図２においては、第２ウェル領域３１の上方のゲート電極６０とゲートパッド８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、図３においては、第２ウェル領域３１の上方のゲート電極６０とゲート配線８３とが、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されており、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側のドリフト層２０の表層部には、ｐ型で炭化珪素のＪＴＥ領域３７が形成されている。ＪＴＥ領域３７の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。
【００２６】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５から１×１０１７ｃｍ−３の不純物濃度でｎ型、５〜５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
【００２７】
つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７以上１×１０１９ｃｍ−３以下の範囲でありドリフト層２０の第１不純物濃度より高い第２不純物濃度とする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域が第１ウェル領域３０となる。
【００２８】
つづいて同様に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲でありドリフト層２０の第１不純物濃度より高く、第１ウェル領域３０の第２不純物濃度よりも低いものとする。
その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が第２ウェル領域３１となる。
【００２９】
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲でありドリフト層２０の第１不純物濃度より高く、かつ、第１ウェル領域３０の第２不純物濃度よりも低いものとする。
その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
【００３０】
つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１ｃｍ−３の範囲であり、第１ウェル領域３０のｐ型の第２不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
【００３１】
次に、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。本工程によってＡｌが注入された領域がコンタクト領域３２となる。コンタクト領域３２は、第１ウェル領域３０とソース側の第１オーミック電極７０との間の良好な電気接触を得るために設けるもので、コンタクト領域３２のｐ型不純物濃度は、第１ウェル領域３０のｐ型の第２不純物濃度より高濃度に設定する。
【００３２】
つづいて、ドリフト層２０の表面の第２ウェル領域３１の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。本工程によってＡｌが注入された領域が高濃度領域３３となる。高濃度領域３３は、第２ウェル領域３１とソース側の第１オーミック電極７０との良好な電気接触を得るためにも設けるもので、高濃度領域３３のｐ型不純物濃度は、第２ウェル領域３１のｐ型不純物濃度、第１ウェルのｐ型不純物濃度の第２不純物濃度いずれより高濃度に設定する。高濃度領域３３のｐ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上、１×１０２１ｃｍ−３以下の範囲であればよい。
【００３３】
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
【００３４】
つづいて、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域以外の領域の炭化珪素半導体層の上に、膜厚が０．５〜２μｍの二酸化珪素からなるフィールド絶縁膜５１を形成する。このとき、例えば、フィールド絶縁膜５１を全面に形成した後、活性領域にほぼ対応した位置のフィールド絶縁膜５１をフォトリソグラフィ技術またはエッチング等で除去すればよい。
【００３５】
次に、フィールド絶縁膜５１に覆われていない炭化珪素半導体層の表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３２とソース領域４０とに到達する第１コンタクトホール９０を形成し、同時に、高濃度領域３３に到達する第２コンタクトホール９１を形成する。第２コンタクトホール９１の上面から見た面積は、高濃度領域３３の上面から見た面積より小さく、面積で１／２以下、より望ましくは、１／１０以下である。
【００３６】
次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、第１コンタクトホール９０、第２コンタクトホール９１内の炭化珪素半導体層とを反応させて、炭化珪素半導体層と金属膜との間にシリサイドを形成する。続いて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。このようにして形成されたシリサイドにより、第１オーミック電極７０および第２オーミック電極７２が形成される。
【００３７】
つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。
【００３８】
次に、フォトレジスト等によるパターニングを用いて、第１離間領域２１上の層間絶縁膜５５とゲート絶縁膜５０及びゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
【００３９】
つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１コンタクトホール９０内の第１離間領域２１上に第１ショットキ電極７１を形成する。
次に、ここまで処理してきた基板の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側の第１オーミック電極７０、第１ショットキ電極７１と第２オーミック電極７２とに接触するソース電極８０、および、ゲート電極６０に接触するゲートパッド８２とゲート配線８３とを形成する。
さらに、基板の裏面に形成された裏面オーミック電極の表面上に金属膜であるドレイン電極８４を形成すれば、図１〜３に示した本実施の形態の炭化珪素半導体装置が完成する。
【００４０】
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの動作を３つの状態に分けて説明する。
【００４１】
１つ目の状態は、ソース電極８０に対してドレイン電極８４に正の電圧が印加され、かつ、ゲート電極６０にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。
【００４２】
このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２２との間にキャリアである電子が流れる経路が形成される。一方、第１ショットキ電極７１と第１離間領域２１との間に形成されたＳＢＤには、ショットキ接合にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
【００４３】
ソース電極８０からドレイン電極８４へ流れ込む電子は、ドレイン電極８４に印加される正電圧により形成される電界に従って、ソース電極８０から、第１オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２２、ドリフト層２０さらに半導体基板１０を経由して、ドレイン電極８４に到達する。
【００４４】
したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８４からソース電極８０にオン電流が流れる。この時にソース電極８０とドレイン電極８４との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン電流の自乗とオン抵抗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低いほうが好ましい。なお、オン電流はチャネル領域が存在する活性領域のみを流れ、活性領域以外の無効領域には流れない。
【００４５】
２つ目の状態は、ソース電極８０に対してドレイン電極８４に高電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
【００４６】
このオフ状態では、チャネル領域に反転キャリアが形成されないためオン電流は流れず、高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８４との間に印加される。このとき、ゲート電極６０の電圧はソース電極８０の電圧とほぼ等しいことから、ゲート電極６０とドレイン電極８４との間にも高い電圧が印加されることになる。
【００４７】
オフ状態のとき、活性領域では、第１ウェル領域３０とドリフト層２０との間に形成されるｐｎ接合に逆バイアスがかかり、相対的に濃度の低いドリフト層２０に向かって厚い空乏層が広がることで、この電圧がゲート絶縁膜５０にかかるのを防ぐ。
第１ショットキ電極７１と第１離間領域２１との間に形成されたＳＢＤ（内蔵ＳＢＤ）には第１ウェル領域３０からの空乏層が横方向に延びて第１離間領域２１を反転し、ショットキ接合部に高電圧が印加されないので、高いリーク電流は流れない。
【００４８】
また、第２離間領域２２上のゲート絶縁膜５０は、その直下にｐ型領域を有さないので、第１ウェル領域３０上のゲート絶縁膜５０に比べて相対的に高い強度の電界が印加される。しかし、第２離間領域２２の幅を適切に設定することにより、第１ウェル領域３０から第２離間領域２２に向かって横方向に伸びる空乏層によって、オフ状態のゲート絶縁膜５０にかかる電界を所望の値以下に抑制することができる。すなわち、第１ウェル領域３０とソース電極８０との間に低抵抗のコンタクトが形成されることにより、オフ状態において第１ウェル領域３０上のゲート絶縁膜５０に高い電界強度が印加されるのを防ぐことができる。
【００４９】
なお、ドリフト層２０および第２離間領域２２のみならず、相対的な不純物濃度が高いｐ型の第１ウェル領域３０にも厚みの薄い空乏層が広がるため、オン状態からオフ状態に推移する過程では、第１ウェル領域３０に形成される空乏層から発生したホールは、コンタクト領域３２を介してソース電極８０に吐き出される。
【００５０】
無効領域のうち、図２の右側に示されたゲートパッド８２が配置された領域では、無効領域上に形成されるゲート絶縁膜５０及びフィールド絶縁膜５１の平面位置をほぼ包含する領域に形成された第２ウェル領域３１と、平面上第２ウェル領域３１内の表層の一部の領域に第２ウェル領域３１とソース電極８０との電気的接続を形成するための第２コンタクトホール９１とが形成されている。そのため、活性領域と同様に、無効領域上のゲート絶縁膜５０とフィールド絶縁膜５１とに高い電界強度が印加されるのを防ぐことができる。
【００５１】
また、無効領域のうち図３の右側に示された素子の外周部では、ドリフト層２０に加え、第２ウェル領域３１とＪＴＥ領域３７との一部が空乏化することにより、素子の終端領域（外周部）で発生する電界集中を緩和し、耐圧を保持する。このとき第２ウェル領域３１およびＪＴＥ領域３７の空乏層で発生するホールは、直近の第２コンタクトホール９１を介してソース電極８０に吐き出される。
【００５２】
３つ目の状態は、ソース電極８０に対してドレイン電極８４に負の電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。
【００５３】
この還流状態では、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加され、活性領域内では第１ショットキ電極７１から第１離間領域２１に向かって電子電流からなるユニポーラ電流が流れる。ドレイン電極８４に対するソース電極８０の電圧（ソースドレイン間電圧）が小さいときは、還流電流は全て内蔵されたＳＢＤを流れるため、第１ウェル領域３０からドリフト層２０への少数キャリアの注入は生じない。よって、第１ウェル領域３０とドリフト層２０との間のｐｎダイオードに順方向電流が流れないので、キャリアの再結合エネルギーによる結晶欠陥が発生せず、オン抵抗も増大しない。
【００５４】
しかしながら、ソース電極８０とドレイン電極８４との間の電圧がさらに増加しある条件となると、活性領域における第１ウェル領域３０とドリフト層２０との間に形成されるｐｎダイオードが動作し、活性領域におけるドリフト層２０に少数キャリアが注入される。結果として、結晶欠陥の発生が生じ得る。
【００５５】
活性領域の外周に位置する第２ウェル領域３１がドリフト層２０との間で形成するｐｎダイオードは、その内部にＳＢＤを有しないので、第２ウェル領域３１がドリフト層２０との間で形成するｐｎダイオードのバイポーラ動作によってドリフト層２０に注入されたホールが隣接する活性領域のドリフト層２０に拡散して、バイポーラ動作する場合がある。
【００５６】
本発明の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴにおいては、第２ウェル領域３１のｐ型不純物濃度が第１ウェル領域３０のｐ型不純物濃度より低く、また、第２ウェル領域３１の内部に第２ウェル領域３１より低抵抗な高濃度領域３３を形成している。このために、第２ウェル領域３１とドリフト層２０との間に形成されるｐｎダイオードが還流状態においても動作せず、したがって、第２ウェル領域３１に隣接する第１ウェル領域３０近傍で少数キャリアが発生しないので、第２ウェル領域３１に隣接する第１ウェル領域３０近傍の結晶欠陥発生が抑制でき、オン抵抗の上昇を防止できる。
【００５７】
また、「オン状態」から「オフ状態」へ切り替え時に第２ウェル領域３１およびＪＴＥ領域３７の空乏層で発生したホールが第２コンタクトホール９１を介してソース電極８０に吐き出される際に、ホール移動による電流と、その経路の抵抗によって電圧（変位電流による電圧）が発生するが、本発明のＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴにおいては、第２ウェル領域３１内に高濃度領域３３を形成しているために、変位電流による電圧が、ゲート電極６０と高濃度領域３３または第２ウェル領域との間に形成されたゲート絶縁膜５０を絶縁破壊させることを防止し、炭化珪素半導体装置の信頼性を高めることができる。
【００５８】
このように、本発明の本実施の形態の半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴによれば、オン抵抗の上昇を防止でき、また、ゲート絶縁膜の絶縁破壊による信頼性低下を防止できる。
【００５９】
なお、本実施の形態においては、各イオン注入を所定の順序で行なう例を示したが、イオン注入の順序は、適宜変更してもよい。
また、コンタクト領域３２を形成するためのイオン注入と、高濃度領域３３を形成するためのイオン注入を、別のものとしたが、これらのイオン注入を同時に１回で行い、コンタクト領域３２および高濃度領域３３の不純物の濃度、厚さを同じにしてもよい。
【００６０】
また、裏面のオーミック電極、表面のオーミック電極（第１、第２）、ショットキ電極（第１）の形成順序は適宜変更してもよい。
【００６１】
なお、本実施の形態では、炭化珪素半導体装置として第１導電型がｎ型で第２導電型がｐ型であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの例を示したが、ＳＢＤ内蔵ＳｉＣ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であってもよく、ＳＢＤ内蔵ＳｉＣ−ＩＧＢＴであっても同様の効果を奏する。また、第１導電型と第２導電型とが逆であっても良い。
【００６２】
実施の形態２．
実施の形態１では、無効領域の第２ウェル領域３１の内部にはショットキ電極を形成しない例を説明したが、第２ウェル領域３１の内部にショットキ電極を形成してもよい。本実施の形態の炭化珪素半導体装置では、第２ウェル領域３１の内部にショットキ電極を形成している。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
【００６３】
図４は、実施の形態１の説明で使用した図１のゲートパッド８２からソース電極８０にかけてのａ−ａ’部分の断面を模式的に示す、本実施の形態の炭化珪素半導体装置の断面模式図である。また、図５は、図１のソース電極８０から素子の外周部にかけてのｂ−ｂ’部分の断面を模式的に示す、本実施の形態の炭化珪素半導体装置の断面模式図である。
【００６４】
図４および図５において、第２ウェル領域３１の内部に第３離間領域２３が形成され、第３離間領域２３の表面上に第２ショットキ電極７３が形成されている。第２ショットキ電極７３は、ソース電極８０と接続されている。
また、第２ウェル領域３１の表層に形成された高濃度領域３３は、第３離間領域２３から離間して形成されている。
第２ショットキ電極７３は、実施の形態１で説明した第１ショットキ電極７１と同じ方法で同時に形成すればよい。
【００６５】
図６および図７は、本実施の形態の炭化珪素半導体装置における図１のａ−ａ’部分およびｂ−ｂ’部分を拡大した平面模式図である。また、図８は、図６および図７の第２コンタクトホール９１を通る断面における電子とホールの動きを模式的に説明する断面図である。
【００６６】
図６において、第２コンタクトホール９１は、第２ウェル領域３１内の高濃度領域３３の内部に第１ウェル領域３０がある内側方向に対して垂直方向に複数個並んで、離散的に設けられている。また、第２コンタクトホール９１の外側には、第２ショットキ電極７３および第３コンタクトホール９２が、第１ウェル領域３０が有る内側方向に対して垂直方向に複数個、離散的に設けられている。
図７では、図６の配置に加えて、第２ウェル領域３１および高濃度領域３３の外側にＪＴＥ領域３７が形成されている。
【００６７】
図６および図７における第２コンタクトホール９１を通る断面から見た図８では、実線の矢印は還流状態におけるホールの動きを、また、破線の矢印は還流状態における電子の動きを示している。
図８に示すように、還流状態においては、最終的には第２コンタクトホール９１に電流が流れるので、第２コンタクトホール９１部分にホールと電子とがやや集中するが、高濃度領域３３が設けてあるために、この断面方向では、ほぼ均一に電流が流れる。
【００６８】
このように、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴにおいては、第２ウェル領域３１の内部にショットキ電極を形成している。このような構成にすることにより、還流動作時には、第２ウェル領域３１が設けられている無効領域においても、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加され、第２ショットキ電極７３から第３離間領域２３に向かって電子電流からなるユニポーラ電流が流れる。
ドレイン電極８４に対するソース電極８０の電圧（ソース−ドレイン間電圧）が小さいときは、還流電流は全て内蔵されたＳＢＤを流れるため、第２ウェル領域３１からドリフト層２０への少数キャリアの注入は生じない。よって、第２ウェル領域３１とドリフト層２０との間のｐｎダイオードに順方向電流が流れないので、キャリアの再結合エネルギーによる結晶欠陥が発生しない。
【００６９】
さらに、ソース電極８０とドレイン電極８４との間の電圧がさらに増加しある条件となると、第２ウェル領域３１とドリフト層２０との間に形成されるｐｎダイオードが動作し、ドリフト層２０に少数キャリアが注入される場合においても、第２ウェル領域３１のｐ型不純物濃度が第１ウェル領域３０のｐ型不純物濃度より低いので、第２ウェル領域３１とドリフト層２０との間に形成されるｐｎダイオードがオン状態になることをさらに抑制できる。
【００７０】
なお、図７に示した外周領域においては、ドリフト層２０に加え、第２ウェル領域３１とその外周側に設けられたＪＴＥ領域３７の一部とが空乏化することで、素子の外周部の電界集中を緩和し、耐圧の低下をより抑制できる。
素子の外周部（終端領域）においても、第２ウェル領域３１およびＪＴＥ領域３７の空乏層で発生したホールは、直近の第２コンタクトホール９１を介してソース電極８０に排出される。また、第２ウェル領域３１内に高濃度領域３３が形成されているため、高濃度領域３３または第２ウェル領域３１とゲート電極６０との間のゲート絶縁膜５０に高電圧が発生することを抑制でき、信頼性の高い炭化珪素半導体装置を得ることができる。
【００７１】
また、第２ウェル領域３１の内部の第３離間領域２３は、オフ状態においてリーク電流が発生するのを防止するために、その幅を、オフ時に第２ウェル領域３１から延びる空乏層が第３離間領域２３を埋める幅に設定しておくとよい。
【００７２】
実施の形態３．
本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴにおいては、活性領域に隣接する外周部の構造が、実施の形態２では、第３コンタクトホール９２が第２コンタクトホール９１の外側に配置されていたのに対し、第３コンタクトホール９２が離間して設けられた第２コンタクトホール９１の間に配置されている。その他の点については、実施の形態２のＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴと同様であるので、詳しい説明を省略する。
【００７３】
図９は、本実施のＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの、実施の形態１の説明で使用した図１のゲートパッド８２からソース電極８０にかけてのａ−ａ’部分を上面から見た平面模式図である。また、図１０、図１１は、それぞれ図９のｃ−ｃ’部分、ｄ−ｄ’部分の断面模式図であり、図１０では、実線の矢印は還流状態におけるホールの動きを、また、破線の矢印は還流状態における電子の動きを示している。図９において、表面に第２ウェル領域３１が形成されている領域に離間して複数設けられた第３コンタクトホール９２のそれぞれの間の領域に、高濃度領域３３がその表面に形成され、その中に第２コンタクトホール９１が形成されている。
【００７４】
図１０において、還流状態時には電子が第３コンタクトホール９２に向かって移動し、ドリフト層２０においては、それより低濃度の電子とホールが再結合する。このように、本実施の形態の炭化珪素半導体装置においては、第２コンタクトホール９１が第３コンタクトホール９２に挟まれて配置されているので、第２ウェル領域３１の面積を小さくでき、また、第２コンタクトホール９１を流れるユニポーラ電流の比率をより高めることができる。
【００７５】
このように、本実施の形態の炭化珪素半導体装置においては、第２コンタクトホール９１からドリフト層２０に流れる電流の経路、すなわち、平面方向の面積を制限し、第２ウェル領域３１を流れる電流に対して高抵抗化できる。また、第２コンタクトホール９１の両側に第２ショットキ電極７３を有する第３コンタクトホール９２が配置されているため、第２コンタクトホール９１から流れるバイポーラ電流よりも第３コンタクトホール９２を流れるユニポーラ電流の割合をさらに高くできる。
【００７６】
その結果、還流状態における第２オーミック電極７２から第２ウェル領域３１、ドリフト層２０を経由して半導体基板１０に流れる電流が抑制され、ドリフト層２０と第２ウェル領域３１との間に形成されるｐｎダイオードのオン動作を抑制できる。
【００７７】
実施の形態４．
実施の形態１〜３では、第２ウェル領域３１が第１ウェル領域３０より不純物濃度が低い所定の濃度である例を説明したが、本実施の形態では、第２ウェル領域３１の底部に第２ウェル領域３１より高濃度でｐ型の高濃度ウェル底面領域３８を設けている。その他の点については、実施の形態１〜３と同様であるので、詳しい説明は省略する。
【００７８】
図１２は、本実施のＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの、実施の形態１の説明で使用した図１のゲートパッド８２からソース電極８０にかけてのａ−ａ’部分の断面模式図である。図１２において、第２ウェル領域３１の底部に第２ウェル領域３１より高濃度でｐ型の高濃度ウェル底面領域３８が設けられている。
【００７９】
本実施の形態の炭化珪素半導体装置においては、ドリフト層２０から高濃度ウェル底面領域３８へ注入される電子を高濃度ウェル底面領域３８の高濃度ホールと再結合させることにより消滅させ、第２ウェル領域３１にはホールのユニポーラ電流を流すことができる。第２ウェル領域３１は第１ウェル領域３０よりも高抵抗であるため、電流経路において、より大きな電圧降下が発生する。
【００８０】
その結果、還流状態において第２オーミック電極７２から第２ウェル領域３１とドリフト層２０を介して半導体基板１０へ流れる垂直方向の電流を低減でき、第２ウェル領域３１とドリフト層２０との間のｐｎダイオードのオン動作を抑制できる。
また、高濃度ウェル底面領域３８が第２ウェル領域３１よりも低抵抗であるため、高濃度領域３３とともに第２ウェル領域３１の平面方向の抵抗を低減でき、高ｄＶ／ｄｔ時の変位電流によって発生する高電圧を低減でき、第２ウェル領域３１とゲート電極６０との間のゲート絶縁膜５０の絶縁破壊を抑制することができる。
【００８１】
本実施の形態の炭化珪素半導体装置であるＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴは、第２ウェル領域３１を形成するときに使用する注入マスクを用いて、第２ウェル領域３１底部に当たる位置にＡｌなどのｐ型不純物となるイオンを注入することによって製造することができる。高濃度ウェル底面領域３８の不純物濃度は、１×１０１７から１×１０２１ｃｍ−３などであればよい。
【００８２】
実施の形態５．
実施の形態４では、第２ウェル領域３１の底部に高濃度ウェル底面領域３８を形成する例を示したが、本実施の形態においては、高濃度ウェル底面領域３８の代わりに第２ウェル領域３１の底部高濃度結晶欠陥領域３９を形成する。その他の点については、実施の形態４と同様であるので、詳しい説明は省略する。
【００８３】
図１３は、本実施のＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの、実施の形態１の説明で使用した図１のゲートパッド８２からソース電極８０にかけてのａ−ａ’部分の断面模式図である。図１３において、第２ウェル領域３１の底部に第２ウェル領域３１より高濃度でｐ型の底部高濃度結晶欠陥領域３９が設けられている。
【００８４】
底部高濃度結晶欠陥領域３９は、結晶欠陥を多く含み、例えばＡｒイオンを注入することによって形成される。Ａｒイオンの注入は、実施の形態１で説明した第２ウェル領域３１形成のためのイオン注入の直前に行う。
【００８５】
本実施の形態の炭化珪素半導体装置においては、ドリフト層２０から高濃度ウェル底面領域３８へ注入される電子が底部高濃度結晶欠陥領域３９に存在する結晶欠陥によってホールと再結合させることにより消滅する。その結果、第２ウェル領域３１にはホールのユニポーラ電流を流すことができる。第２ウェル領域３１は第１ウェル領域３０よりも高抵抗であるため、電流経路において、より大きな電圧降下が発生する。さらに、底部高濃度結晶欠陥領域３９が結晶欠陥によって高抵抗化される。
【００８６】
その結果、還流状態において第２オーミック電極７２から第２ウェル領域３１とドリフト層２０を介して半導体基板１０へ流れる垂直方向の電流を低減でき、第２ウェル領域３１とドリフト層２０との間のｐｎダイオードのオン動作を抑制できる。
【００８７】
なお、実施の形態１〜５においては、第１ウェル領域３０と第２ウェル領域３１が分離されているものとして説明したが、第１ウェル領域３０の一部または全体と第２ウェル領域３１はつながっていてもよい。
第１ウェル領域３０と第２ウェル領域３１とがつながっているときには、ソース領域４０と第１ショットキ電極７１とが形成され第１ショットキ電極７１から断面横方向に２０μｍ以内の領域を第１ウェル領域３０と呼ぶものとする。
【００８８】
また、実施の形態１〜５においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、これに限るものではなく、第１の導電型をｐ型、第２の導電型をｎ型としても同様の効果を奏する。また、ｎ型（第１導電型）不純物としてＮを用いたが、リンまたはヒ素であってもよい。さらに、ｐ型（第２導電型）不純物としてＡｌを用いたが、ホウ素またはガリウムであってもよい。
【００８９】
なお、実施の形態１〜５で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。
【００９０】
また、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも適用することができる。
【００９１】
なお、上記実施形態では、ドレイン電極が半導体基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、ドレイン電極がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴ等のいわゆる横型ＭＯＳＦＥＴにも用いることができる。
【００９２】
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないでフィールド絶縁膜５１を有するＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
【００９３】
さらに、上記実施形態では、ソース側の第１オーミック電極７０と第１ショットキ電極７１とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
【００９４】
また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
【００９５】
実施の形態６．
本実施の形態は、上述した実施の形態１〜５にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態６として、三相のインバータに本発明を適用した場合について説明する。
【００９６】
図１４は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【００９７】
図１４に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
【００９８】
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１４に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
【００９９】
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
【０１００】
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
【０１０１】
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。
スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
【０１０２】
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
【０１０３】
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜６にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
【０１０４】
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
【０１０５】
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
【符号の説明】
【０１０６】
１０  半導体基板、２０  ドリフト層、２１  第１離間領域、２２  第２離間領域、２３  第３離間領域、２４  第４離間領域、３０  第１ウェル領域、３１  第２ウェル領域、３２  コンタクト領域、３３  高濃度領域、３７  ＪＴＥ領域、３８  高濃度ウェル底面領域、３９  底部高濃度結晶欠陥領域、４０  ソース領域、５０  ゲート絶縁膜、５１  フィールド絶縁膜、５５  層間絶縁膜、６０  ゲート電極、７０  第１オーミック電極、７１  第１ショットキ電極、７２  第２オーミック電極、７３  第２ショットキ電極、８０  ソース電極，ソースパッド、８２  ゲートパッド、８３  ゲート配線、８４  ドレイン電極、９０  第１コンタクトホール、９１  第２コンタクトホール、９２  第３コンタクトホール、９５  ゲートコンタクトホール、１００  電源、２００、電力変換装置、２０１  主変換回路、２０２  駆動回路、２０３  制御回路、３００  負荷。
【図１】
0006611960.tif 000002
【図２】
0006611960.tif 000003
【図３】
0006611960.tif 000004
【図４】
0006611960.tif 000005
【図５】
0006611960.tif 000006
【図６】
0006611960.tif 000007
【図７】
0006611960.tif 000008
【図８】
0006611960.tif 000009
【図９】
0006611960.tif 000010
【図１０】
0006611960.tif 000011
【図１１】
0006611960.tif 000012
【図１２】
0006611960.tif 000013
【図１３】
0006611960.tif 000014
【図１４】
0006611960.tif 000015