(57)【要約】  不揮発性半導体記憶装置は、第１のセルトランジスタ（ＴＣ０）と第１の抵抗変化素子（ＲＲ０）とを含む第１のメモリセル（ＭＣ０）と、第２のセルトランジスタ（ＴＣ１）と第２の抵抗変化素子（ＲＲ１）とを含む第２のメモリセル（ＭＣ１）と、第１のセルトランジスタ（ＴＣ０）に接続された第１のワード線（ＷＬ０）と、第２のセルトランジスタ（ＴＣ１）に接続された第２のワード線（ＷＬ１）と、第１のセルトランジスタ（ＴＣ０）と第２の抵抗変化素子（ＲＲ１）とを接続する第１のデータ線（ＳＬ）と、第１の抵抗変化素子（ＲＲ０）と第２のセルトランジスタ（ＴＣ１）とを接続する第２のデータ線（ＢＬ）とを備えている。
2014080616.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルとして、少なくとも、
第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、
第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、
前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、
前記第１のセルトランジスタのゲート端に接続された第１のワード線と、
前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、
前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、
前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とはそれぞれ接続されており、
前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とはそれぞれ接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
前記第１および第２のメモリセルアレイ領域の間には、
前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とがそれぞれ接続され、かつ前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とがそれぞれ接続される交差領域が設けられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
複数の前記第１のメモリセルアレイ領域と、
前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
前記第１および第２のメモリセルアレイ領域の間には、
前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線とが接続され、かつ前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線とが接続される交差領域が設けられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６の不揮発性半導体記憶装置において、
複数の前記第１のメモリセルアレイ領域と、
前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７の不揮発性半導体記憶装置において、
前記複数の交差領域では、前記第１のメモリセルアレイ領域における前記少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記少なくとも１対の第２および第１のデータ線とがクロス接続されており、
前記複数の交差領域のうち第１および第２の交差領域において、クロス接続される、第１および第２のデータ線の対、ならびに第２および第１のデータ線の対が異なる
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１，２または５記載の不揮発性半導体記憶装置において、
前記複数のメモリセルのいずれかに格納されたデータを判定するセンスアンプと、
前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
前記第１のデータ線と前記センスアンプとの接続および遮断を切り替える第２のスイッチトランジスタと、
前記第２のデータ線と前記接地電圧との接続および遮断を切り替える第３のスイッチトランジスタと、
前記第２のデータ線と前記センスアンプとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記センスアンプに接続し、
前記第２のデータ線を接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線を前記センスアンプに接続し、
前記第１のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択したメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタとを活性化し、
前記第２のデータ線を前記センスアンプに接続し、
前記第１のデータ線を前記接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記センスアンプに接続し、
前記第２のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１，２または５記載の不揮発性半導体記憶装置において、
前記複数のメモリセルのいずれかに書込み電圧を印加するドライバを備え、
前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
前記第１のデータ線と前記ドライバとの接続および遮断を切り替える第２のスイッチトランジスタと、
前記第２のデータ線と前記接地電圧との接および遮断を切り替える第３のスイッチトランジスタと、
前記第２のデータ線と前記ドライバとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記ドライバに接続し、
前記第２のデータ線を前記接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線を前記ドライバに接続し、
前記第１のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線をドライバに接続し、
前記第１のデータ線を接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記ドライバに接続し、
前記第２のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、メモリの基本特性の改善、ならびにデータの読出しおよび書込みを高速化する技術に関する。
【背景技術】
【０００２】
近年、電子機器、特に携帯電話(スマートフォンを含む)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費電力での動作を実現する技術開発が盛んに行われている。【０００３】
現在主力の不揮発性メモリはフラッシュメモリであるが、フラッシュメモリの書換え時間はマイクロ秒、あるいはミリ秒オーダーであるため、フラッシュメモリを搭載したセット機器の性能向上を阻害する要因となっている。【０００４】
近年フラッシュメモリと比べて、高速かつ低消費電力での書換えが可能な新規な不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)等である。抵抗変化型メモリでは、書換え時間がナノ秒オーダーと高速書換えが可能である。さらに、書換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上必要であるが、抵抗変化型メモリでは１．８Ｖ程度であるため、不揮発性メモリの低消費電力化が実現可能である。【０００５】
特許文献１には、抵抗変化型メモリの読出し回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は格納データ(“０”データ、“１”データ)に応じて、例えば１ＫΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低い場合はメモリセル電流が多く、高い場合はメモリセル電流が少なくなることを利用して、読出し動作時にはこのメモリセル電流の差異をセンスアンプ回路で検知することでメモリセルに格納されたデータが読み出される。【０００６】
前述したメモリセルが行列状に配置されたメモリセルアレイにおいて、各列にそれぞれ対応して設けられた複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数のビット線と、各行にそれぞれ対応して設けられた複数のメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数のソース線とを備えている。そして、データ読出し時には、ビット線またはソース線の一方をセンスアンプ回路に入力し、他方を接地し、ビット線、ソース線に電荷を充電する。これにより、メモリセル電流の差異をセンスアンプ回路で検知することができ、メモリセルに格納されたデータの読出しが可能となる。【０００７】
特許文献２には、抵抗変化型メモリの書込み回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は、書込み電圧の向きに応じて、高抵抗化、あるいは低抵抗化することが可能である。例えばメモリセルの抵抗変化素子側に書込み電圧を印加し、セルトランジスタ側を接地することでメモリセルを高抵抗化することができ、メモリセルの抵抗変化素子側を接地し、セルトランジスタ側に書込み電圧を印加することで、低抵抗化することが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０６５９５３号公報
【特許文献１】特開２００８−０５２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述した従来の抵抗変化型不揮発性メモリには以下に示す課題がある。すなわち、ビット線はメモリセルの抵抗変化素子に共通に接続される為、抵抗変化素子の上層で配線する必要があり、一般に配線抵抗は小さくなるが、寄生容量負荷は大きくなる。しかし、ソース線はメモリセルのセルトランジスタに共通に接続される為、ビット線よりも下層で配線する必要があり、一般に配線抵抗は大きくなり、寄生容量負荷は小さくなる。その為、データ書込み時、抵抗変化素子を高抵抗化する際はビット線に書込み電圧(Ｖｒｅｓｅｔ)を印加し、低抵抗化する際はソース線に書込み電圧(Ｖｓｅｔ)を印加するが、これら所定の書込み電圧を印加しても、ビット線、ソース線の抵抗負荷が異なる為、メモリセルの両端では印加された電圧が異なることになる。その結果、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が悪化するおそれがある。また、データ読出し時やデータ書込み時に、ビット線に電荷を充電する必要があるが、ビット線の容量負荷が大きい為、高速に充電することが出来ない。【００１０】
かかる点に鑑みて、本発明は、不揮発性半導体記憶装置において、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため本発明によって次のような解決手段を講じた。不揮発性半導体記憶装置は、複数のメモリセルとして、少なくとも、第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、前記第１のセルトランジスタのゲート端に接続された第１のワード線と、前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている。【００１２】
あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とはそれぞれ接続されており、前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とはそれぞれ接続されている。【００１３】
あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている。【００１４】
不揮発性半導体記憶装置において、メモリセルへのデータの書込み時に、抵抗変化素子を高抵抗化する場合、第１のデータ線に書込み電圧が印加され、第２のデータ線が接地される。一方、抵抗変化素子を低抵抗化する場合は第１のデータ線が接地され、第２のデータ線に書込み電圧が印加される。【００１５】
ここで、従来技術では、第１のデータ線に比べ第２のデータ線の配線抵抗負荷が大きく、これらデータ線の電圧降下量がそれぞれ異なるため、第１および第２のデータ線のそれぞれに同じ書込み電圧を印加しても、メモリセルの両端には同じ書込み電圧が印加されない。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が３００ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が６０ｍＶである。そのため、抵抗変化素子を高抵抗化する場合と低抵抗化する場合とで電圧のバランスが崩れてしまう。その結果、書換え回数が増加するにつれて、書換え後のデータ保持特性が悪化する。【００１６】
これに対して、本発明に係る不揮発性半導体記憶装置では、第１および第２のデータ線の負荷を均等にすることができる。これにより、第１のデータ線と第２のデータ線に同じ書込み電圧を印加した場合、メモリセルの両端に印加される電圧も同じになる。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が１８０ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）はメモリアレイの端部での電圧降下が１８０ｍＶである。したがって、高抵抗化する場合と低抵抗化する場合とで、電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。【００１７】
また、データの読出し時には、メモリセルに含まれる抵抗変化素子に接続された第１のデータ線から充電し、セルトランジスタのソース端に接続された第２のデータ線を接地電圧に接続して電流を流し、センスアンプによってメモリセルに格納されたデータが判定される。【００１８】
従来技術では、第１のデータ線やビアの容量負荷が大きいため、第１のデータ線を高速に充電することが出来ない。【００１９】
これに対して、本発明に係る不揮発性半導体記憶装置では、第１のデータ線と第２のデータ線の容量負荷を均等にすることができるため、第１のデータ線やビアの容量負荷を実質的に半減することができる。これにより、第１のデータ線を高速に充電することが可能である。【００２０】
データの書込み時においても、リセット(プログラム)を行う場合、データの読出し時と同様の効果が期待される。【００２１】
第１のデータ線と第２のデータ線の容量負荷の差異は、メモリ容量が増加するにつれて顕著になるため、本発明はメモリの容量が増加しがちな不揮発性半導体記憶装置において、より有効である。
【発明の効果】
【００２２】
本発明によると、不揮発性半導体記憶装置において、第１および第２のデータ線の容量負荷を均等にすることができるため、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。
【図２】図２は、図１のメモリアレイの最小単位の構成を示す図である。
【図３】図３は、一実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。
【図４】図４は、図１のメモリアレイに含まれるメモリセルの構成例を示す図である。
【図５】図５は、図４に示すメモリセルの断面図である。
【図６】図６は、一実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【図７】図７は、一実施形態に係る不揮発性半導体記憶装置の読出し動作時における選択メモリセルの一例を示す図である。
【図８】図８は、第１の実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。
【図９】図９は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における選択メモリセルの一例を示す図である。
【図１０】図１０は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。
【図１１】図１１は、図１のメモリアレイの別の構成例を示す図である。
【図１２】図１２は、図１のメモリアレイのさらに別の構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の一実施形態について、図面を参照して説明する。各図面における同一の符号は同一の構成要素を示すため、当該符号を繰り返し説明することを省略する場合がある。
【００２５】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図であり、本発明の特徴であるデータ線の接続方法を示した図である。
【００２６】
図２は、図１のメモリアレイの最小単位の構成を示す図である。なお、図１および図２については本実施形態に係る不揮発性半導体記憶装置の全体構成を説明した後に詳述する。
【００２７】
図３は、本実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。不揮発性半導体記憶装置はメモリアレイ１０、ワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４、制御回路２５を備えている。
【００２８】
メモリアレイ１０の内部にはデータを格納する複数のメモリセルが配置されている。メモリアレイ１０には、複数のメモリセルのそれぞれに対応して設けられた、ワード線ＷＬ０＿０〜ＷＬ０＿ｎ，ＷＬ１＿０〜ＷＬ１＿ｎ（適宜、ＷＬと略記する。）、ビット線ＢＬ０〜ＢＬｍ（適宜、ＢＬと略記する。）、ソース線ＳＬ０〜ＳＬｍ（適宜、ＳＬと略記する。）が接続される。メモリアレイ１０の詳細については後述する。なお、ｍ，ｎは０以上の整数である。
【００２９】
ワード線ドライバ２０は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたワード線ＷＬのいずれか１本を選択して駆動する回路である。
【００３０】
カラムゲート２１は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたビット線ＢＬのいずれか１本およびソース線ＳＬのいずれか１本を選択し、ビットスイッチ２２に接続する回路である。
【００３１】
ビットスイッチ２２は、入力アドレス(図３には図示していない)を受けて、カラムゲート２１が選択したビット線ＢＬおよびソース線ＳＬのどちらか一方を後述するセンスアンプ２３、ライトドライバ２４に接続し、他方を接地電圧ＶＳＳに接続する回路である。
【００３２】
センスアンプ２３は、メモリアレイ１０のメモリセルに格納されたデータを読出し動作時に判定する回路である。読出し動作は、メモリセルが接続されたビット線ＢＬ０〜ＢＬｎがカラムゲート２１とビットスイッチ２２を介して選択されて、センスアンプ２３に接続されることで行われる。本実施形態では、センスアンプ２３に流れるリファレンス電流は任意の値として説明するが、このリファレンス電流はメモリセルを用いて発生する場合や、固定抵抗素子を用いて発生する場合においても、本発明は適用可能である。
【００３３】
ライトドライバ２４は、データの書換え動作時にメモリアレイ１０に書換え電圧を印加する回路である。具体的には、メモリセルに対してデータの書換え動作を行う場合はビット線ＢＬあるいはソース線ＳＬのいずれかを選択して正の電圧を、書換え動作を行わない場合は接地電圧ＶＳＳを印加する回路である。ライトドライバ２４から供給された電圧はカラムゲート２１とビットスイッチ２２を介して選択されるビット線ＢＬあるいはソース線ＳＬに印加される。
【００３４】
制御回路２５は不揮発性半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４を制御する。
【００３５】
図４は、本実施形態に係るメモリアレイに含まれるメモリセルの回路図である。本実施形態では、不揮発性半導体記憶装置を、例えば抵抗変化型メモリ(ＲｅＲＡＭ)を用いて構成したものとして説明する。メモリセルＭＣは抵抗変化素子ＲＲとセルトランジスタＴＣの直列接続で構成される。ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化素子ＲＲの一端に接続され、ソース線ＳＬはセルトランジスタのソース端に接続される。本実施形態ではビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成を例に説明するが、ビット線ＢＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化素子ＲＲが接続されたメモリセルでも本発明は適用可能である。本実施形態に係る不揮発性半導体記憶装置のメモリセルは１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲから構成される『１Ｔ１Ｒ』型の抵抗変化型メモリセルである。
【００３６】
図５は、図４に示すメモリセルの断面図である。半導体基板３０上に拡散領域３１ａ，３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタのドレイン端子として作用する。拡散領域３１ａ，３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２、ポリシリコンで形成されるゲート電極３３(ワード線ＷＬ)が形成されることで、セルトランジスタＴＣとして作用する。
【００３７】
セルトランジスタＴＣのソース端子３１ａはビア３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂはビア３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂはビア３６を介して第２配線層３７に接続され、さらに、第２配線層３７はビア３８を介して抵抗変化素子ＲＲに接続される。抵抗変化素子ＲＲは下部電極３９、抵抗変化層４０、上部電極４１から構成される。抵抗変化素子ＲＲはビア４２を介して第３配線層４３であるビット線ＢＬに接続される。
【００３８】
図６は、本実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【００３９】
図６において、データの読出し動作時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅａｄ（例えば０．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲが高抵抗状態(リセットあるいはプログラム状態)である場合はメモリセル電流が少なく、逆に、抵抗変化素子ＲＲが低抵抗状態(セットあるいはイレーズ状態)の場合はメモリセル電流が多くなる。したがって、センスアンプ２３で、この電流値の差異を判定することでメモリセルＭＣに格納されたデータがわかる。
【００４０】
リセット動作(プログラム動作)時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲの上部電極４１に正電圧が印加され高抵抗状態(“０”データ)に抵抗変化する。
【００４１】
セット動作（イレーズ動作）時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬに接地電圧ＶＳＳ（０Ｖ）を印加し、ソース線ＳＬにソース電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加する。これにより、抵抗変化素子ＲＲの下部電極３９に正電圧が印加され低抵抗状態(“１”データ)に抵抗変化する。
【００４２】
図１に戻り、メモリアレイ１０は、図４に示すメモリセルＭＣが行方向と列方向にマトリクス状に配置されたメモリセルアレイ１１とメモリセルアレイ１２と、後述する交差領域５０とを有する。
【００４３】
第１のメモリセルアレイ領域としてのメモリセルアレイ１１は、ワード線ＷＬ０_０〜ＷＬ０_ｎ、第１のデータ線としてのビット線ＢＬ０＿０〜ＢＬ０＿ｍ、第２のデータ線としてのソース線ＳＬ０＿０〜ＳＬ０＿ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１１は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
【００４４】
第２のメモリセルアレイ領域としてのメモリセルアレイ１２は、ワード線ＷＬ１_０〜ＷＬ１_ｎ、第１のデータ線としてのビット線ＢＬ１_０〜ＢＬ１_ｍ、第２のデータ線としてのソース線ＳＬ１_０〜ＳＬ１_ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１２は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
【００４５】
なお、ソース線ＳＬ０＿〜ＳＬ＿ｍおよびソース線ＳＬ１＿０〜ＳＬ１＿ｍを第１のデータ線としてもよく、ビット線ＢＬ０＿〜ＢＬ＿ｍおよびビット線ＢＬ１＿０〜ＢＬ１＿ｍを第２のデータ線としてもよい。
【００４６】
交差領域５０は、メモリセルアレイ１１のビット線ＢＬ０_０〜ＢＬ０_ｍと、メモリセルアレイ１２のソース線ＳＬ１_０〜ＳＬ１_ｍとがそれぞれ接続され、メモリセルアレイ１１のソース線ＳＬ０_０〜ＳＬ０_ｍと、メモリセルアレイ１２のビット線ＢＬ１_０〜ＢＬ１_ｍとがそれぞれ接続される領域である。すなわち、交差領域５０において、メモリセルアレイ１１のビット線ＢＬおよびメモリセルアレイ１２のソース線ＳＬ、ならびにメモリセルアレイ１１のソース線ＳＬおよびメモリセルアレイ１２のビット線ＢＬが、クロスするように接続されている。以下、このような接続状態を、適宜、クロス接続と表記することとする。
【００４７】
次に図２について説明する。図２に示すように、第１のメモリセルＭＣ０は、第１の抵抗変化素子ＲＲ０の一端と第１のセルトランジスタＴＣ０のドレイン端との直列接続で構成され、第１のワード線ＷＬ０はセルトランジスタＴＣ０のゲート端子に接続される。第２のメモリセルＭＣ１は、第２の抵抗変化素子ＲＲ１の一端と第２のセルトランジスタＴＣ１のドレイン端との直列接続で構成され、第２のワード線ＷＬ１はセルトランジスタＴＣ１のゲート端子に接続される。ビット線ＢＬは抵抗変化素子ＲＲ０の他端とセルトランジスタＴＣ１のソース端に接続され、ソース線ＳＬはセルトランジスタＴＣ０のソース端と抵抗変化素子ＲＲ１の他端に接続される。
【００４８】
以下、選択されたメモリセルからデータを読出すモードについて説明する。
【００４９】
図７は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセルの一例を示す図である。ここで、ビットスイッチ２２は、第１〜第４のスイッチトランジスタ２２ａ〜２２ｄを有する。第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とセンスアンプ２３との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とセンスアンプ２３との接続および遮断を切り替える。
【００５０】
図７において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がセンスアンプ２３に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
【００５１】
また、図７において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がセンスアンプ２３に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
【００５２】
読出し動作時は、ビットスイッチ線とワード線ＷＬとが選択され、センスアンプ２３に接続されたビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧(例えば０．４Ｖ)を印加することで、メモリセルにはそれぞれの抵抗変化素子の抵抗値に応じたメモリセル電流が流れる。メモリセル電流がリファレンス電流ＩＲＥＦよりも少ない場合、すなわち抵抗変化素子の抵抗値が高抵抗値の場合、センスアンプ２３は“０”データを出力する。一方、メモリセル電流がリファレンス電流よりも多い場合、すなわち抵抗変化素子の抵抗値が低抵抗値の場合、センスアンプ２３は“１”データを出力する。これにより、読出し動作が行われる。
【００５３】
図８は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。図８において、縦軸は電圧、横軸は時刻を表す。図８は、図７のメモリセルＭＣ０に“１”データ、メモリセルＭＣ１に“０”データが格納されている場合の動作波形図である。図７において、メモリセルＭＣ０を選択する場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ０の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ０は低抵抗状態であるため、センスアンプ２３は読み出されたデータを“１”データと判定し出力端子ＯＵＴに“１”データが出力される。
【００５４】
また、メモリセルＭＣ１を選択する場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ソース線ＳＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ１の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ１は高抵抗状態であるため、センスアンプ２３は読み出されたデータを“０”データと判定し出力端子ＯＵＴに“０”データが出力される。
【００５５】
なお、図８における、ビット線ＢＬ０、ソース線ＳＬ０および出力端子ＯＵＴに係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、出力端子ＯＵＴの立ち上がり時刻はｔ４であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、出力端子ＯＵＴの立ち上がり時刻はｔ３となり、読出し動作の高速化が実現されているのがわかる。
【００５６】
次に、選択されたメモリセルにデータを格納するモードについて説明する。
【００５７】
図９は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時の選択メモリセルの一例を示す図である。
【００５８】
図９に示すビットスイッチ２２において、第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とライトドライバ２４との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とライトドライバ２４との接続および遮断を切り替える。
【００５９】
図９において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。図９において、リセット（プログラム）を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
【００６０】
また、図９において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。リセット(プログラム)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
【００６１】
書込み動作時は、ビットスイッチ線とワード線ＷＬとを選択し、ライトドライバ２４に接続したビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧（例えば２．４Ｖ）を印加することで、抵抗変化素子が高抵抗状態(“０”データ)、あるいは低抵抗状態(“１”データ)に抵抗変化する。抵抗変化素子の上部電極に正電圧が印加された場合は高抵抗状態(“０”データ)に抵抗変化し、抵抗変化素子の下部電極に正電圧が印加された場合は低抵抗状態(“１”データ)に抵抗変化する。
【００６２】
図１０は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。図１０において、縦軸は電圧、横軸は時刻を表す。図９のメモリセルＭＣ０にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ０の上部電極に正電圧が印加され、抵抗変化素子ＲＲ０が高抵抗状態(“０”データ)に抵抗変化する。
【００６３】
また、メモリセルＭＣ１にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ１の上部電極に正電圧が印加され、抵抗変化素子ＲＲ１が高抵抗状態(“０”データ)に抵抗変化する。
【００６４】
なお、図１０における、ビット線ＢＬ０およびソース線ＳＬ０に係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、ソース線ＳＬ０の立ち上がり時刻はｔ６であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、ソース線ＳＬ０の立ち上がり時刻はｔ５となり、書込み動作の高速化が実現されているのがわかる。図９および図１０に示すＰＬＳＥＮは、ビット線ＢＬあるいはソース線ＳＬに電圧を印加するタイミングを示すクロック信号である。
【００６５】
以上、本実施形態によると、不揮発性半導体記憶装置において、データの読出しおよび書込みの高速化を図ることができる。
【００６６】
なお、本実施形態では、第１および第２のメモリセルアレイ領域、ならびに交差領域はそれぞれ１つであるとして説明したが、これらはそれぞれ複数配置されていてもよい。以下、その場合について説明する。
【００６７】
図１１は、図１のメモリアレイの別の構成例を示す図である。図１１に示すように、メモリアレイ１０は、複数のメモリセルアレイ１１〜１ｋ（ＡＲＲＡＹ１〜ＡＲＲＡＹｋ）と複数の交差領域５０〜５ｋ−２とを含んでいてもよい。ここで、ｋは２以上の整数とする。例えば、ｋ＝４とした場合、図１１において、ＡＲＲＡＹ１，ＡＲＲＡＹ３が第１のメモリセルアレイ領域に相当し、ＡＲＲＡＹ２，ＡＲＲＡＹ４が第２のメモリセルアレイ領域に相当する。そして、ＡＲＲＡＹ１，２の間、ＡＲＲＡＹ２，３の間、およびＡＲＲＡＹ３，４の間に交差領域５０，５１，５２が設けられる。
【００６８】
なお、各メモリセルアレイ１１〜１ｋに接続されるワード線ＷＬ０_０〜ＷＬ０_ｎ，ＷＬ１_０〜ＷＬ１_ｏ，ＷＬｋ−１_０〜ＷＬｋ−１_ｐ，ＷＬｋ_０〜ＷＬｋ_ｑの本数（ｎ，ｏ，ｐ，ｑの値）はそれぞれ異なっていてもよい。ここで、ｎ，ｏ，ｐ，ｑは０以上の整数である。これらワード線ＷＬをより少ない本数毎にメモリセルアレイ１１〜１ｋを構成し、交差領域５０〜５ｋ−２を配置することで、ビット線ＢＬ０〜ＢＬｍとソース線ＳＬ０〜ＳＬｍの負荷はより均等になるため、上述した効果をさらに向上させることができる。
【００６９】
なお、交差領域５０〜５ｋ−２において、ビット線ＢＬとソース線ＳＬとがそれぞれクロス接続されている必要はなく、少なくとも１対のビット線ＢＬとソース線ＳＬとがクロス接続されていればよい。また、クロス接続されるビット線ＢＬとソース線ＳＬとの対は、交差領域５０〜５ｋ−２毎に異なっていてもよい。以下、この場合について説明する。
【００７０】
図１２は、図１のメモリアレイのさらに別の構成例を示す図である。図１２に示すように、メモリアレイ１０の複数の交差領域５０〜５ｋ−２において、ビット線ＢＬ０〜ＢＬｍとソース線ＳＬ０〜ＳＬｍの対のうちの一部をクロス接続するとともに、クロス接続する、ビット線ＢＬとソース線ＳＬとの対が交差領域５０〜５ｋ−２毎に異なっていてもよい。クロス接続されていない残りのビット線ＢＬと残りのソース線ＳＬとの対については、各交差領域５０〜５ｋ−２において、ビット線ＢＬ同士、ソース線ＳＬ同士を接続するようにしてもよい。
【００７１】
これにより、クロス接続するビット線ＢＬおよびソース線ＳＬについて、効率的なレイアウトが可能となり、クロス接続に必要なレイアウト面積を削減することが可能である。
【００７２】
以上、本発明の実施形態を説明してきたが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。例えば、上記実施形態の不揮発性半導体記憶装置は、抵抗変化型不揮発メモリ(ReRAM)の例であったが、本発明は、磁気抵抗型不揮発メモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)、相変化型不揮発メモリ(ＰＲＡＭ：Phase Change Random Access Memory)、強誘電体型不揮発メモリ(ＦｅＲＡＭ：Ferroelectric Random Access Memory)等の不揮発性半導体記憶装置でも適用可能である。
【００７３】
なお、上述したメモリアレイ１０において、ビット線ＢＬおよびソース線ＳＬは、列方向に延伸するものとして説明したが、行方向に延伸していてもよい。
【産業上の利用可能性】
【００７４】
本発明に係る不揮発性半導体記憶装置は、ビット線とソース線の配線やビアによる負荷を均等にすることが可能である。従って、高抵抗化する場合と低抵抗化する場合の電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。更に、データ読出し時やデータ書込み時の寄生容量負荷を実質的に半減可能であり、データ読出し時間、データ書込み時間の高速化が可能である。すなわち、書換え保証回数増加や、データ保持年数の増加、データアクセス時間の高速化に対応する不揮発メモリを実現可能であり、例えば、抵抗変化型不揮発性半導体記憶装置等に対して有用である。
【符号の説明】
【００７５】
１１                        メモリセルアレイ（第１のメモリセルアレイ領域）
１２                        メモリセルアレイ（第２のメモリセルアレイ領域）
２２ａ                      第１のスイッチトランジスタ
２２ｂ                      第２のスイッチトランジスタ
２２ｃ                      第３のスイッチトランジスタ
２２ｄ                      第４のスイッチトランジスタ
２３                        センスアンプ
２４                        ライトドライバ
５０〜５ｋ−２              交差領域
ＭＣ０                      第１のメモリセル
ＭＣ１                      第２のメモリセル
ＲＲ０                      第１の抵抗変化素子
ＲＲ１                      第２の抵抗変化素子
ＴＣ０                      第１のセルトランジスタ
ＴＣ１                      第２のセルトランジスタ
ＷＬ０＿０〜ＷＬ０＿ｎ      第１のワード線
ＷＬ１＿０〜ＷＬ１＿ｎ      第２のワード線
ＢＬ０〜ＢＬｍ              第１のデータ線
ＳＬ０〜ＳＬｍ              第２のデータ線
【図１】
2014080616.tif 000003
【図２】
2014080616.tif 000004
【図３】
2014080616.tif 000005
【図４】
2014080616.tif 000006
【図５】
2014080616.tif 000007
【図６】
2014080616.tif 000008
【図７】
2014080616.tif 000009
【図８】
2014080616.tif 000010
【図９】
2014080616.tif 000011
【図１０】
2014080616.tif 000012
【図１１】
2014080616.tif 000013
【図１２】
2014080616.tif 000014
【手続補正書】
【提出日】平成27年4月8日(2015.4.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、メモリの基本特性の改善、ならびにデータの読出しおよび書込みを高速化する技術に関する。
【背景技術】
【０００２】
近年、電子機器、特に携帯電話(スマートフォンを含む)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書換え、高速読出し、低消費電力での動作を実現する技術開発が盛んに行われている。
【０００３】
現在主力の不揮発性メモリはフラッシュメモリであるが、フラッシュメモリの書換え時間はマイクロ秒、あるいはミリ秒オーダーであるため、フラッシュメモリを搭載したセット機器の性能向上を阻害する要因となっている。
【０００４】
近年フラッシュメモリと比べて、高速かつ低消費電力での書換えが可能な新規な不揮発性メモリの開発が盛んに行われている。例えば、抵抗変化型素子を記憶素子に用いた抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)等である。抵抗変化型メモリでは、書換え時間がナノ秒オーダーと高速書換えが可能である。さらに、書換え時に必要な電圧が、フラッシュメモリでは１０Ｖ以上必要であるが、抵抗変化型メモリでは１．８Ｖ程度であるため、不揮発性メモリの低消費電力化が実現可能である。
【０００５】
特許文献１には、抵抗変化型メモリの読出し回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は格納データ(“０”データ、“１”データ)に応じて、例えば１ＫΩから１ＭΩの抵抗値の範囲において、低抵抗値あるいは高抵抗値に設定されることでデータを記憶する。抵抗変化素子の抵抗値が低い場合はメモリセル電流が多く、高い場合はメモリセル電流が少なくなることを利用して、読出し動作時にはこのメモリセル電流の差異をセンスアンプ回路で検知することでメモリセルに格納されたデータが読み出される。
【０００６】
前述したメモリセルが行列状に配置されたメモリセルアレイにおいて、各列にそれぞれ対応して設けられた複数のメモリセルに含まれる抵抗変化素子に共通に接続された複数のビット線と、各行にそれぞれ対応して設けられた複数のメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数のソース線とを備えている。そして、データ読出し時には、ビット線またはソース線の一方をセンスアンプ回路に入力し、他方を接地し、ビット線、ソース線に電荷を充電する。これにより、メモリセル電流の差異をセンスアンプ回路で検知することができ、メモリセルに格納されたデータの読出しが可能となる。
【０００７】
特許文献２には、抵抗変化型メモリの書込み回路の構成が開示されている。抵抗変化型メモリのメモリセルは抵抗変化素子とセルトランジスタの直列接続により構成される。抵抗変化素子は、書込み電圧の向きに応じて、高抵抗化、あるいは低抵抗化することが可能である。例えばメモリセルの抵抗変化素子側に書込み電圧を印加し、セルトランジスタ側を接地することでメモリセルを高抵抗化することができ、メモリセルの抵抗変化素子側を接地し、セルトランジスタ側に書込み電圧を印加することで、低抵抗化することが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０６５９５３号公報
【特許文献１】特開２００８−０５２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述した従来の抵抗変化型不揮発性メモリには以下に示す課題がある。すなわち、ビット線はメモリセルの抵抗変化素子に共通に接続される為、抵抗変化素子の上層で配線する必要があり、一般に配線抵抗は小さくなるが、寄生容量負荷は大きくなる。しかし、ソース線はメモリセルのセルトランジスタに共通に接続される為、ビット線よりも下層で配線する必要があり、一般に配線抵抗は大きくなり、寄生容量負荷は小さくなる。その為、データ書込み時、抵抗変化素子を高抵抗化する際はビット線に書込み電圧(Ｖｒｅｓｅｔ)を印加し、低抵抗化する際はソース線に書込み電圧(Ｖｓｅｔ)を印加するが、これら所定の書込み電圧を印加しても、ビット線、ソース線の抵抗負荷が異なる為、メモリセルの両端では印加された電圧が異なることになる。その結果、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が悪化するおそれがある。また、データ読出し時やデータ書込み時に、ビット線に電荷を充電する必要があるが、ビット線の容量負荷が大きい為、高速に充電することが出来ない。
【００１０】
かかる点に鑑みて、本発明は、不揮発性半導体記憶装置において、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため本発明によって次のような解決手段を講じた。不揮発性半導体記憶装置は、複数のメモリセルとして、少なくとも、第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、前記第１のセルトランジスタのゲート端に接続された第１のワード線と、前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている。
【００１２】
あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている。
【００１３】
あるいは、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている。
【００１４】
不揮発性半導体記憶装置において、メモリセルへのデータの書込み時に、抵抗変化素子を高抵抗化する場合、第１のデータ線に書込み電圧が印加され、第２のデータ線が接地される。一方、抵抗変化素子を低抵抗化する場合は第１のデータ線が接地され、第２のデータ線に書込み電圧が印加される。
【００１５】
ここで、従来技術では、第１のデータ線に比べ第２のデータ線の配線抵抗負荷が大きく、これらデータ線の電圧降下量がそれぞれ異なるため、第１および第２のデータ線のそれぞれに同じ書込み電圧を印加しても、メモリセルの両端には同じ書込み電圧が印加されない。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が３００ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が６０ｍＶである。そのため、抵抗変化素子を高抵抗化する場合と低抵抗化する場合とで電圧のバランスが崩れてしまう。その結果、書換え回数が増加するにつれて、書換え後のデータ保持特性が悪化する。
【００１６】
これに対して、本発明に係る不揮発性半導体記憶装置では、第１および第２のデータ線の負荷を均等にすることができる。これにより、第１のデータ線と第２のデータ線に同じ書込み電圧を印加した場合、メモリセルの両端に印加される電圧も同じになる。例えば、抵抗変化素子を低抵抗化する場合のドレイン電圧Ｖｓｅｔ（例えば２．４Ｖ）は、メモリアレイの端部での電圧降下が１８０ｍＶであるのに対し、高抵抗化する場合のドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）はメモリアレイの端部での電圧降下が１８０ｍＶである。したがって、高抵抗化する場合と低抵抗化する場合とで、電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。
【００１７】
また、データの読出し時には、メモリセルに含まれる抵抗変化素子に接続された第１のデータ線から充電し、セルトランジスタのソース端に接続された第２のデータ線を接地電圧に接続して電流を流し、センスアンプによってメモリセルに格納されたデータが判定される。
【００１８】
従来技術では、第１のデータ線やビアの容量負荷が大きいため、第１のデータ線を高速に充電することが出来ない。
【００１９】
これに対して、本発明に係る不揮発性半導体記憶装置では、第１のデータ線と第２のデータ線の容量負荷を均等にすることができるため、第１のデータ線やビアの容量負荷を実質的に半減することができる。これにより、第１のデータ線を高速に充電することが可能である。
【００２０】
データの書込み時においても、リセット(プログラム)を行う場合、データの読出し時と同様の効果が期待される。
【００２１】
第１のデータ線と第２のデータ線の容量負荷の差異は、メモリ容量が増加するにつれて顕著になるため、本発明はメモリの容量が増加しがちな不揮発性半導体記憶装置において、より有効である。
【発明の効果】
【００２２】
本発明によると、不揮発性半導体記憶装置において、第１および第２のデータ線の容量負荷を均等にすることができるため、メモリの基本特性を改善するとともに、データの読出しおよび書込みを高速化することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。
【図２】図２は、図１のメモリアレイの最小単位の構成を示す図である。
【図３】図３は、一実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。
【図４】図４は、図１のメモリアレイに含まれるメモリセルの構成例を示す図である。
【図５】図５は、図４に示すメモリセルの断面図である。
【図６】図６は、一実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【図７】図７は、一実施形態に係る不揮発性半導体記憶装置の読出し動作時における選択メモリセルの一例を示す図である。
【図８】図８は、一実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。
【図９】図９は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における選択メモリセルの一例を示す図である。
【図１０】図１０は、一実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。
【図１１】図１１は、図１のメモリアレイの別の構成例を示す図である。
【図１２】図１２は、図１のメモリアレイのさらに別の構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の一実施形態について、図面を参照して説明する。各図面における同一の符号は同一の構成要素を示すため、当該符号を繰り返し説明することを省略する場合がある。
【００２５】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの詳細構成を示す図であり、本発明の特徴であるデータ線の接続方法を示した図である。
【００２６】
図２は、図１のメモリアレイの最小単位の構成を示す図である。なお、図１および図２については本実施形態に係る不揮発性半導体記憶装置の全体構成を説明した後に詳述する。
【００２７】
図３は、本実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。不揮発性半導体記憶装置はメモリアレイ１０、ワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４、制御回路２５を備えている。
【００２８】
メモリアレイ１０の内部にはデータを格納する複数のメモリセルが配置されている。メモリアレイ１０には、複数のメモリセルのそれぞれに対応して設けられた、ワード線ＷＬ０＿０〜ＷＬ０＿ｎ，ＷＬ１＿０〜ＷＬ１＿ｎ（適宜、ＷＬと略記する。）、ビット線ＢＬ０〜ＢＬｍ（適宜、ＢＬと略記する。）、ソース線ＳＬ０〜ＳＬｍ（適宜、ＳＬと略記する。）が接続される。メモリアレイ１０の詳細については後述する。なお、ｍ，ｎは０以上の整数である。
【００２９】
ワード線ドライバ２０は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたワード線ＷＬのいずれか１本を選択して駆動する回路である。
【００３０】
カラムゲート２１は、入力アドレス(図３には図示していない)を受けてメモリアレイ１０に接続されたビット線ＢＬのいずれか１本およびソース線ＳＬのいずれか１本を選択し、ビットスイッチ２２に接続する回路である。
【００３１】
ビットスイッチ２２は、入力アドレス(図３には図示していない)を受けて、カラムゲート２１が選択したビット線ＢＬおよびソース線ＳＬのどちらか一方を後述するセンスアンプ２３、ライトドライバ２４に接続し、他方を接地電圧ＶＳＳに接続する回路である。
【００３２】
センスアンプ２３は、メモリアレイ１０のメモリセルに格納されたデータを読出し動作時に判定する回路である。読出し動作は、メモリセルが接続されたビット線ＢＬ０〜ＢＬｎがカラムゲート２１とビットスイッチ２２を介して選択されて、センスアンプ２３に接続されることで行われる。本実施形態では、センスアンプ２３に流れるリファレンス電流は任意の値として説明するが、このリファレンス電流はメモリセルを用いて発生する場合や、固定抵抗素子を用いて発生する場合においても、本発明は適用可能である。
【００３３】
ライトドライバ２４は、データの書換え動作時にメモリアレイ１０に書換え電圧を印加する回路である。具体的には、メモリセルに対してデータの書換え動作を行う場合はビット線ＢＬあるいはソース線ＳＬのいずれかを選択して正の電圧を、書換え動作を行わない場合は接地電圧ＶＳＳを印加する回路である。ライトドライバ２４から供給された電圧はカラムゲート２１とビットスイッチ２２を介して選択されるビット線ＢＬあるいはソース線ＳＬに印加される。
【００３４】
制御回路２５は不揮発性半導体記憶装置の読出し、書換えといった各種動作モードを制御する回路であり、前述したワード線ドライバ２０、カラムゲート２１、ビットスイッチ２２、センスアンプ２３、ライトドライバ２４を制御する。
【００３５】
図４は、本実施形態に係るメモリアレイに含まれるメモリセルの回路図である。本実施形態では、不揮発性半導体記憶装置を、例えば抵抗変化型メモリ(ＲｅＲＡＭ)を用いて構成したものとして説明する。メモリセルＭＣは抵抗変化素子ＲＲとセルトランジスタＴＣの直列接続で構成される。ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化素子ＲＲの一端に接続され、ソース線ＳＬはセルトランジスタのソース端に接続される。本実施形態ではビット線ＢＬに抵抗変化素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成を例に説明するが、ビット線ＢＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化素子ＲＲが接続されたメモリセルでも本発明は適用可能である。本実施形態に係る不揮発性半導体記憶装置のメモリセルは１つのセルトランジスタＴＣと１つの抵抗変化素子ＲＲから構成される『１Ｔ１Ｒ』型の抵抗変化型メモリセルである。
【００３６】
図５は、図４に示すメモリセルの断面図である。半導体基板３０上に拡散領域３１ａ，３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタのドレイン端子として作用する。拡散領域３１ａ，３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２、ポリシリコンで形成されるゲート電極３３(ワード線ＷＬ)が形成されることで、セルトランジスタＴＣとして作用する。
【００３７】
セルトランジスタＴＣのソース端子３１ａはビア３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂはビア３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂはビア３６を介して第２配線層３７に接続され、さらに、第２配線層３７はビア３８を介して抵抗変化素子ＲＲに接続される。抵抗変化素子ＲＲは下部電極３９、抵抗変化層４０、上部電極４１から構成される。抵抗変化素子ＲＲはビア４２を介して第３配線層４３であるビット線ＢＬに接続される。
【００３８】
図６は、本実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【００３９】
図６において、データの読出し動作時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅａｄ（例えば０．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲが高抵抗状態(リセットあるいはプログラム状態)である場合はメモリセル電流が少なく、逆に、抵抗変化素子ＲＲが低抵抗状態(セットあるいはイレーズ状態)の場合はメモリセル電流が多くなる。したがって、センスアンプ２３で、この電流値の差異を判定することでメモリセルＭＣに格納されたデータがわかる。
【００４０】
リセット動作(プログラム動作)時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬにドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化素子ＲＲの上部電極４１に正電圧が印加され高抵抗状態(“０”データ)に抵抗変化する。
【００４１】
セット動作（イレーズ動作）時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを選択状態にし、ビット線ＢＬに接地電圧ＶＳＳ（０Ｖ）を印加し、ソース線ＳＬにソース電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加する。これにより、抵抗変化素子ＲＲの下部電極３９に正電圧が印加され低抵抗状態(“１”データ)に抵抗変化する。
【００４２】
図１に戻り、メモリアレイ１０は、図４に示すメモリセルＭＣが行方向と列方向にマトリクス状に配置されたメモリセルアレイ１１とメモリセルアレイ１２と、後述する交差領域５０とを有する。
【００４３】
第１のメモリセルアレイ領域としてのメモリセルアレイ１１は、ワード線ＷＬ０_０〜ＷＬ０_ｎ、第１のデータ線としてのビット線ＢＬ０＿０〜ＢＬ０＿ｍ、第２のデータ線としてのソース線ＳＬ０＿０〜ＳＬ０＿ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１１は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
【００４４】
第２のメモリセルアレイ領域としてのメモリセルアレイ１２は、ワード線ＷＬ１_０〜ＷＬ１_ｎ、第１のデータ線としてのビット線ＢＬ１_０〜ＢＬ１_ｍ、第２のデータ線としてのソース線ＳＬ１_０〜ＳＬ１_ｍを備え、前述した通り、ワード線ＷＬはセルトランジスタのゲート端に、ビット線ＢＬは抵抗変化素子の一端に、ソース線ＳＬはセルトランジスタのソース端に接続されている。すなわち、メモリセルアレイ１２は(ｎ＋１)×(ｍ＋１)個のメモリセルから構成されている。
【００４５】
なお、ソース線ＳＬ０＿０〜ＳＬ０＿ｍおよびソース線ＳＬ１＿０〜ＳＬ１＿ｍを第１のデータ線としてもよく、ビット線ＢＬ０＿０〜ＢＬ０＿ｍおよびビット線ＢＬ１＿０〜ＢＬ１＿ｍを第２のデータ線としてもよい。
【００４６】
交差領域５０は、メモリセルアレイ１１のビット線ＢＬ０_０〜ＢＬ０_ｍと、メモリセルアレイ１２のソース線ＳＬ１_０〜ＳＬ１_ｍとがそれぞれ接続され、メモリセルアレイ１１のソース線ＳＬ０_０〜ＳＬ０_ｍと、メモリセルアレイ１２のビット線ＢＬ１_０〜ＢＬ１_ｍとがそれぞれ接続される領域である。すなわち、交差領域５０において、メモリセルアレイ１１のビット線ＢＬおよびメモリセルアレイ１２のソース線ＳＬ、ならびにメモリセルアレイ１１のソース線ＳＬおよびメモリセルアレイ１２のビット線ＢＬが、クロスするように接続されている。以下、このような接続状態を、適宜、クロス接続と表記することとする。
【００４７】
次に図２について説明する。図２に示すように、第１のメモリセルＭＣ０は、第１の抵抗変化素子ＲＲ０の一端と第１のセルトランジスタＴＣ０のドレイン端との直列接続で構成され、第１のワード線ＷＬ０はセルトランジスタＴＣ０のゲート端子に接続される。第２のメモリセルＭＣ１は、第２の抵抗変化素子ＲＲ１の一端と第２のセルトランジスタＴＣ１のドレイン端との直列接続で構成され、第２のワード線ＷＬ１はセルトランジスタＴＣ１のゲート端子に接続される。ビット線ＢＬは抵抗変化素子ＲＲ０の他端とセルトランジスタＴＣ１のソース端に接続され、ソース線ＳＬはセルトランジスタＴＣ０のソース端と抵抗変化素子ＲＲ１の他端に接続される。
【００４８】
以下、選択されたメモリセルからデータを読出すモードについて説明する。
【００４９】
図７は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時の選択メモリセルの一例を示す図である。ここで、ビットスイッチ２２は、第１〜第４のスイッチトランジスタ２２ａ〜２２ｄを有する。第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とセンスアンプ２３との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とセンスアンプ２３との接続および遮断を切り替える。
【００５０】
図７において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がセンスアンプ２３に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
【００５１】
また、図７において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。この場合、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がセンスアンプ２３に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
【００５２】
読出し動作時は、ビットスイッチ線とワード線ＷＬとが選択され、センスアンプ２３に接続されたビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧(例えば０．４Ｖ)を印加することで、メモリセルにはそれぞれの抵抗変化素子の抵抗値に応じたメモリセル電流が流れる。メモリセル電流がリファレンス電流ＩＲＥＦよりも少ない場合、すなわち抵抗変化素子の抵抗値が高抵抗値の場合、センスアンプ２３は“０”データを出力する。一方、メモリセル電流がリファレンス電流よりも多い場合、すなわち抵抗変化素子の抵抗値が低抵抗値の場合、センスアンプ２３は“１”データを出力する。これにより、読出し動作が行われる。
【００５３】
図８は、本実施形態に係る不揮発性半導体記憶装置の読出し動作時における動作波形図である。図８において、縦軸は電圧、横軸は時刻を表す。図８は、図７のメモリセルＭＣ０に“１”データ、メモリセルＭＣ１に“０”データが格納されている場合の動作波形図である。図７において、メモリセルＭＣ０を選択する場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ０の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ０は低抵抗状態であるため、センスアンプ２３は読み出されたデータを“１”データと判定し出力端子ＯＵＴに“１”データが出力される。
【００５４】
また、メモリセルＭＣ１を選択する場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ソース線ＳＬ０にドレイン電圧を印加することで、抵抗変化素子ＲＲ１の抵抗状態に応じたメモリセル電流が流れる。抵抗変化素子ＲＲ１は高抵抗状態であるため、センスアンプ２３は読み出されたデータを“０”データと判定し出力端子ＯＵＴに“０”データが出力される。
【００５５】
なお、図８における、ビット線ＢＬ０、ソース線ＳＬ０および出力端子ＯＵＴに係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、出力端子ＯＵＴの立ち上がり時刻はｔ４であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、出力端子ＯＵＴの立ち上がり時刻はｔ３となり、読出し動作の高速化が実現されているのがわかる。
【００５６】
次に、選択されたメモリセルにデータを格納するモードについて説明する。
【００５７】
図９は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時の選択メモリセルの一例を示す図である。
【００５８】
図９に示すビットスイッチ２２において、第１のスイッチトランジスタ２２ａは、ゲート端にビットスイッチ線ＢＳ１が接続され、ビット線ＢＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第２のスイッチトランジスタ２２ｂは、ゲート端にビットスイッチ線ＢＳ０が接続され、ビット線ＢＬ０とライトドライバ２４との接続および遮断を切り替える。第３のスイッチトランジスタ２２ｃは、ゲート端にビットスイッチ線ＢＳ０が接続され、ソース線ＳＬ０と接地電圧ＶＳＳとの接続および遮断を切り替える。第４のスイッチトランジスタ２２ｄは、ゲート端にビットスイッチ線ＢＳ１が接続され、ソース線ＳＬ０とライトドライバ２４との接続および遮断を切り替える。
【００５９】
図９において、メモリアレイ１０のワード線ＷＬ０、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ０を選択する場合について説明する。図９において、リセット（プログラム）を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。
【００６０】
また、図９において、メモリアレイ１０のワード線ＷＬ１、ビット線ＢＬ０、ソース線ＳＬ０に接続されるメモリセルＭＣ１を選択する場合について説明する。リセット(プログラム)を行う場合は、ビットスイッチ線ＢＳ１を選択することで、スイッチトランジスタ２２ａ，２２ｄが活性化し、ソース線ＳＬ０がライトドライバ２４に接続され、ビット線ＢＬ０が接地電圧ＶＳＳに接続される。セット(イレーズ)を行う場合は、ビットスイッチ線ＢＳ０を選択することで、スイッチトランジスタ２２ｂ，２２ｃが活性化し、ビット線ＢＬ０がライトドライバ２４に接続され、ソース線ＳＬ０が接地電圧ＶＳＳに接続される。
【００６１】
書込み動作時は、ビットスイッチ線とワード線ＷＬとを選択し、ライトドライバ２４に接続したビット線ＢＬ、あるいはソース線ＳＬにドレイン電圧（例えば２．４Ｖ）を印加することで、抵抗変化素子が高抵抗状態(“０”データ)、あるいは低抵抗状態(“１”データ)に抵抗変化する。抵抗変化素子の上部電極に正電圧が印加された場合は高抵抗状態(“０”データ)に抵抗変化し、抵抗変化素子の下部電極に正電圧が印加された場合は低抵抗状態(“１”データ)に抵抗変化する。
【００６２】
図１０は、本実施形態に係る不揮発性半導体記憶装置の書込み動作時における動作波形図である。図１０において、縦軸は電圧、横軸は時刻を表す。図９のメモリセルＭＣ０にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ０とワード線ＷＬ０を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ０の上部電極に正電圧が印加され、抵抗変化素子ＲＲ０が高抵抗状態(“０”データ)に抵抗変化する。
【００６３】
また、メモリセルＭＣ１にリセット(プログラム)を行う場合、ビットスイッチ線ＢＳ１とワード線ＷＬ１を選択し、ビット線ＢＬ０にドレイン電圧Ｖｒｅｓｅｔを印加することで、抵抗変化素子ＲＲ１の上部電極に正電圧が印加され、抵抗変化素子ＲＲ１が高抵抗状態(“０”データ)に抵抗変化する。
【００６４】
なお、図１０における、ビット線ＢＬ０およびソース線ＳＬ０に係る点線は従来技術の動作波形である。従来技術のビット線ＢＬ０の立ち上がり時刻はｔ２、ソース線ＳＬ０の立ち上がり時刻はｔ６であるのに対して、本実施形態ではビット線ＢＬ０の立ち上がり時刻はｔ１、ソース線ＳＬ０の立ち上がり時刻はｔ５となり、書込み動作の高速化が実現されているのがわかる。図９および図１０に示すＰＬＳＥＮは、ビット線ＢＬあるいはソース線ＳＬに電圧を印加するタイミングを示すクロック信号である。
【００６５】
以上、本実施形態によると、不揮発性半導体記憶装置において、データの読出しおよび書込みの高速化を図ることができる。
【００６６】
なお、本実施形態では、第１および第２のメモリセルアレイ領域、ならびに交差領域はそれぞれ１つであるとして説明したが、これらはそれぞれ複数配置されていてもよい。以下、その場合について説明する。
【００６７】
図１１は、図１のメモリアレイの別の構成例を示す図である。図１１に示すように、メモリアレイ１０は、複数のメモリセルアレイ１１〜１ｋ（ＡＲＲＡＹ１〜ＡＲＲＡＹｋ）と複数の交差領域５０〜５ｋ−２とを含んでいてもよい。ここで、ｋは２以上の整数とする。例えば、ｋ＝４とした場合、図１１において、ＡＲＲＡＹ１，ＡＲＲＡＹ３が第１のメモリセルアレイ領域に相当し、ＡＲＲＡＹ２，ＡＲＲＡＹ４が第２のメモリセルアレイ領域に相当する。そして、ＡＲＲＡＹ１，２の間、ＡＲＲＡＹ２，３の間、およびＡＲＲＡＹ３，４の間に交差領域５０，５１，５２が設けられる。
【００６８】
なお、各メモリセルアレイ１１〜１ｋに接続されるワード線ＷＬ０_０〜ＷＬ０_ｎ，ＷＬ１_０〜ＷＬ１_ｏ，ＷＬｋ−１_０〜ＷＬｋ−１_ｐ，ＷＬｋ_０〜ＷＬｋ_ｑの本数（ｎ，ｏ，ｐ，ｑの値）はそれぞれ異なっていてもよい。ここで、ｎ，ｏ，ｐ，ｑは０以上の整数である。これらワード線ＷＬをより少ない本数毎にメモリセルアレイ１１〜１ｋを構成し、交差領域５０〜５ｋ−２を配置することで、ビット線ＢＬ０〜ＢＬｍとソース線ＳＬ０〜ＳＬｍの負荷はより均等になるため、上述した効果をさらに向上させることができる。
【００６９】
なお、交差領域５０〜５ｋ−２において、ビット線ＢＬとソース線ＳＬとがそれぞれクロス接続されている必要はなく、少なくとも１対のビット線ＢＬとソース線ＳＬとがクロス接続されていればよい。また、クロス接続されるビット線ＢＬとソース線ＳＬとの対は、交差領域５０〜５ｋ−２毎に異なっていてもよい。以下、この場合について説明する。
【００７０】
図１２は、図１のメモリアレイのさらに別の構成例を示す図である。図１２に示すように、メモリアレイ１０の複数の交差領域５０〜５ｋ−２において、ビット線ＢＬ０〜ＢＬｍとソース線ＳＬ０〜ＳＬｍの対のうちの一部をクロス接続するとともに、クロス接続する、ビット線ＢＬとソース線ＳＬとの対が交差領域５０〜５ｋ−２毎に異なっていてもよい。クロス接続されていない残りのビット線ＢＬと残りのソース線ＳＬとの対については、各交差領域５０〜５ｋ−２において、ビット線ＢＬ同士、ソース線ＳＬ同士を接続するようにしてもよい。
【００７１】
これにより、クロス接続するビット線ＢＬおよびソース線ＳＬについて、効率的なレイアウトが可能となり、クロス接続に必要なレイアウト面積を削減することが可能である。
【００７２】
以上、本発明の実施形態を説明してきたが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。例えば、上記実施形態の不揮発性半導体記憶装置は、抵抗変化型不揮発メモリ(ReRAM)の例であったが、本発明は、磁気抵抗型不揮発メモリ(ＭＲＡＭ：Magnetoresistive Random Access Memory)、相変化型不揮発メモリ(ＰＲＡＭ：Phase Change Random Access Memory)、強誘電体型不揮発メモリ(ＦｅＲＡＭ：Ferroelectric Random Access Memory)等の不揮発性半導体記憶装置でも適用可能である。
【００７３】
なお、上述したメモリアレイ１０において、ビット線ＢＬおよびソース線ＳＬは、列方向に延伸するものとして説明したが、行方向に延伸していてもよい。
【産業上の利用可能性】
【００７４】
本発明に係る不揮発性半導体記憶装置は、ビット線とソース線の配線やビアによる負荷を均等にすることが可能である。従って、高抵抗化する場合と低抵抗化する場合の電圧バランスが良化し、書換え回数特性や書換え後のデータ保持特性などの不揮発メモリの基本特性が良化する。更に、データ読出し時やデータ書込み時の寄生容量負荷を実質的に半減可能であり、データ読出し時間、データ書込み時間の高速化が可能である。すなわち、書換え保証回数増加や、データ保持年数の増加、データアクセス時間の高速化に対応する不揮発メモリを実現可能であり、例えば、抵抗変化型不揮発性半導体記憶装置等に対して有用である。
【符号の説明】
【００７５】
１１                        メモリセルアレイ（第１のメモリセルアレイ領域）
１２                        メモリセルアレイ（第２のメモリセルアレイ領域）
２２ａ                      第１のスイッチトランジスタ
２２ｂ                      第２のスイッチトランジスタ
２２ｃ                      第３のスイッチトランジスタ
２２ｄ                      第４のスイッチトランジスタ
２３                        センスアンプ
２４                        ライトドライバ
５０〜５ｋ−２              交差領域
ＭＣ０                      第１のメモリセル
ＭＣ１                      第２のメモリセル
ＲＲ０                      第１の抵抗変化素子
ＲＲ１                      第２の抵抗変化素子
ＴＣ０                      第１のセルトランジスタ
ＴＣ１                      第２のセルトランジスタ
ＷＬ０＿０〜ＷＬ０＿ｎ      第１のワード線
ＷＬ１＿０〜ＷＬ１＿ｎ      第２のワード線
ＢＬ０〜ＢＬｍ              第１のデータ線
ＳＬ０〜ＳＬｍ              第２のデータ線
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルとして、少なくとも、
第１のセルトランジスタと、一端が前記第１のセルトランジスタのドレイン端に接続された第１の抵抗変化素子とを含む第１のメモリセルと、
第２のセルトランジスタと、一端が前記第２のセルトランジスタのドレイン端に接続された第２の抵抗変化素子とを含む第２のメモリセルとを有し、
前記複数のメモリセルにそれぞれ対応して設けられた複数のワード線として、
前記第１のセルトランジスタのゲート端に接続された第１のワード線と、
前記第２のセルトランジスタのゲート端に接続された第２のワード線とを有し、
前記第１のセルトランジスタのソース端と前記第２の抵抗変化素子の他端とを接続する第１のデータ線と、
前記第１の抵抗変化素子の他端と前記第２のセルトランジスタのソース端とを接続する第２のデータ線とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
前記第１および第２のメモリセルアレイ領域の間には、
前記第１のメモリセルアレイ領域における前記複数の第１のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第２のデータ線とがそれぞれ接続され、かつ前記第１のメモリセルアレイ領域における前記複数の第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１のデータ線とがそれぞれ接続される交差領域が設けられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
複数の前記第１のメモリセルアレイ領域と、
前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
行列状に配置され、セルトランジスタと前記セルトランジスタのドレイン端に接続された抵抗変化素子とをそれぞれ含む複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのゲート端に共通に接続された複数のワード線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれる抵抗変化素子に共通に接続された複数の第１のデータ線と、
前記複数のメモリセルの各列あるいは各行にそれぞれ対応して設けられ、当該対応するメモリセルに含まれるセルトランジスタのソース端に共通に接続された複数の第２のデータ線と、
前記複数のワード線のうち少なくとも１本のワード線を含む第１のメモリセルアレイ領域と、
前記第１のメモリセルアレイ領域に含まれるワード線とは異なる少なくとも１本のワード線を含む第２のメモリセルアレイ領域とを備え、
前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と接続されており、前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線は、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記第１および第２のメモリセルアレイ領域は隣り合うように配置されており、
前記第１および第２のメモリセルアレイ領域の間には、
前記第１のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線とが接続され、かつ前記第１のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における残りの前記複数の第１および第２のデータ線のうち少なくとも１対の第２および第１のデータ線とが接続される交差領域が設けられている
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６の不揮発性半導体記憶装置において、
複数の前記第１のメモリセルアレイ領域と、
前記複数の第１のメモリセルアレイ領域にそれぞれ隣り合うように配置された複数の前記第２のメモリセルアレイ領域と、
前記複数の第１および第２のメモリセルアレイ領域の間にそれぞれ配置された複数の前記交差領域とを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７の不揮発性半導体記憶装置において、
前記複数の交差領域では、前記第１のメモリセルアレイ領域における前記少なくとも１対の第１および第２のデータ線と、前記第２のメモリセルアレイ領域における前記少なくとも１対の第２および第１のデータ線とがクロス接続されており、
前記複数の交差領域のうち第１および第２の交差領域において、クロス接続される、第１および第２のデータ線の対、ならびに第２および第１のデータ線の対が異なる
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１，２または５記載の不揮発性半導体記憶装置において、
前記複数のメモリセルのいずれかに格納されたデータを判定するセンスアンプと、
前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
前記第１のデータ線と前記センスアンプとの接続および遮断を切り替える第２のスイッチトランジスタと、
前記第２のデータ線と前記接地電圧との接続および遮断を切り替える第３のスイッチトランジスタと、
前記第２のデータ線と前記センスアンプとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記センスアンプに接続し、
前記第２のデータ線を接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線を前記センスアンプに接続し、
前記第１のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルに格納されたデータを読出すモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択したメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタとを活性化し、
前記第２のデータ線を前記センスアンプに接続し、
前記第１のデータ線を前記接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記センスアンプに接続し、
前記第２のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１，２または５記載の不揮発性半導体記憶装置において、
前記複数のメモリセルのいずれかに書込み電圧を印加するドライバを備え、
前記第１のデータ線と接地電圧との接続および遮断を切り替える第１のスイッチトランジスタと、
前記第１のデータ線と前記ドライバとの接続および遮断を切り替える第２のスイッチトランジスタと、
前記第２のデータ線と前記接地電圧との接続および遮断を切り替える第３のスイッチトランジスタと、
前記第２のデータ線と前記ドライバとの接続および遮断を切り替える第４のスイッチトランジスタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記ドライバに接続し、
前記第２のデータ線を前記接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線を前記ドライバに接続し、
前記第１のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２の不揮発性半導体記憶装置において、
前記複数のメモリセルのうち選択されたメモリセルにデータを格納するモードでは、前記選択されたメモリセルに対応する前記ワード線に電圧を印加し、
前記第１のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第２のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第１のスイッチトランジスタと前記第４のスイッチトランジスタを活性化し、
前記第２のデータ線をドライバに接続し、
前記第１のデータ線を接地電圧に接続し、
前記第２のデータ線に前記選択されたメモリセルの前記抵抗変化素子が接続され、かつ前記第１のデータ線に前記選択されたメモリセルの前記セルトランジスタのソース端が接続される場合には、
前記第２のスイッチトランジスタと前記第３のスイッチトランジスタとを活性化し、
前記第１のデータ線を前記ドライバに接続し、
前記第２のデータ線を前記接地電圧に接続する
ことを特徴とする不揮発性半導体記憶装置。
【国際調査報告】
2014080616.tif 000015
2014080616.tif 000016