(57)【要約】  ＪＦＥＴやＳＩＴなどのようにゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路において、導通時に、半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、主回路電流を検出する電流検出手段と、導通時に、主回路電流の値に応じてゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備える。これにより、ゲート電流によって生じる電力損失を含む導通時損失が低減される。
2015001603.tif 000002
【特許請求の範囲】
【請求項１】
ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、前記半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、
前記半導体スイッチング素子の導通時に、前記半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、
前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、
前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段と
を備える
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項２】
請求項１に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子におけるゲート電流は、前記ゲート・ソース間電圧に比例して大きくなる
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項３】
請求項２に記載される半導体スイッチング素子の駆動回路において、
前記ゲート・ソース間電圧制御手段は、前記導通時に前記半導体スイッチング素子に流れる前記主回路電流に対し、前記半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失との和が極小となるように、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項４】
請求項３に記載される半導体スイッチング素子の駆動回路において、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子のゲートと前記オン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項５】
請求項４に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子のゲートと前記オン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサを備える
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項６】
請求項１に記載される半導体スイッチング素子の駆動回路において、
さらに、前記半導体スイッチング素子の温度を検出する温度検出手段を備え、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値と、前記温度検出手段によって検出される前記温度の値とに応じて、前記ゲート・ソース間電圧を変更する
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項７】
請求項１に記載される半導体スイッチング素子の駆動回路において、
前記半導体スイッチング素子を構成する半導体材料が、ワイドギャップ半導体である
ことを特徴とする半導体スイッチング素子の駆動回路。
【請求項８】
ゲート・ソース間にｐｎ接合を備えるユニポーラ型の第１および第２の半導体スイッチング素子が直列接続される直列接続回路を交流の相数分備え、前記直列接続回路の両端からなる直流端子と、前記第１および第２の半導体スイッチング素子の相互接続点からなる交流端子と、前記第１および第２の半導体スイッチングの各ゲートにそれぞれ接続される第１および第２の駆動回路とを備える電力変換装置であって、
前記第１の駆動回路は前記第１の半導体スイッチング素子の導通時に、前記第１の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第１のオン用駆動回路部と、
前記第２の駆動回路は前記第２の半導体スイッチング素子の導通時に、前記第２の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第２のオン用駆動回路部と、
前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、
前記第１の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段と
を備える
ことを特徴とする電力変換装置。
【請求項９】
請求項８に記載される電力変換装置において、
前記第１および第２の半導体スイッチング素子におけるゲート電流は、前記ゲート・ソース間電圧に比例して大きくなる
ことを特徴とする電力変換装置。
【請求項１０】
請求項９に記載される電力変換装置において、
前記ゲート・ソース間電圧制御手段は、前記導通時に、前記主回路電流に対し、前記第１の半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失の和が極小範囲となるように、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子のオン抵抗によって生じる電力損失と、前記ゲート電流によって生じる電力損失との和が極小範囲となるように、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。
【請求項１１】
請求項１０に記載される電力変換装置において、
前記ゲート・ソース間電圧制御手段は、前記第１半導体のスイッチング素子のゲートと前記第１のオン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記第１半導体のスイッチング素子の前記ゲート・ソース間電圧を変更し、
前記ゲート・ソース間電圧制御手段は、前記第２の半導体のスイッチング素子のゲートと前記第２のオン用駆動回路部が備えるゲート電源との間に接続されるゲート抵抗の抵抗値を変更することにより、前記第２半導体のスイッチング素子の前記ゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。
【請求項１２】
請求項１１に記載される電力変換装置において、
前記第１の半導体スイッチング素子のゲートと前記第１のオン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサと、前記第２の半導体スイッチング素子のゲートと前記第２のオン用駆動回路部が備えるゲート電源との間に接続されるスピードアップコンデンサとを備える
ことを特徴とする電力変換装置。
【請求項１３】
請求項８に記載される電力変換装置において、
さらに、前記第１の半導体スイッチング素子あるいは前記第２の半導体スイッチング素子の温度を検出する温度検出手段を備え、
前記ゲート・ソース間電圧制御手段は、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値と、前記温度検出手段によって検出される前記温度の値とに応じて、前記第１および第２の半導体スイッチング素子の前記ゲート・ソース間電圧を変更する
ことを特徴とする電力変換装置。
【請求項１４】
請求項８に記載される電力変換装置において、
前記第１および第２の半導体スイッチング素子を構成する半導体材料が、ワイドギャップ半導体である
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の駆動回路、特に接合型電界効果トランジスタ（Junction Field Effect Transistor：以下ＪＦＥＴと略記する）や静電誘導トランジスタ（Static Induction Transistor：以下ＳＩＴと略記する）などに好適な駆動回路、およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
近年、炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料からなる半導体素子が注目を浴びてきている。これらの材料は、Ｓｉの約１０倍という高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層の厚さをＳｉの１／１０程度まで薄くできる。このため、半導体素子、特にパワーデバイスのオン抵抗が低減されるので、導通時において半導体素子が発生する電力損失を低減することができる。こういった中で、スイッチング素子としてはデバイス形成の比較的容易である、ユニポーラ型のＳｉＣ接合型電界効果トランジスタ（以下ＳｉＣ−ＪＦＥＴと記す）が、一足先に量産化されている。【０００３】
このようなＳｉＣ−ＪＦＥＴをスイッチング駆動するための駆動回路に関する技術として、特許文献１に記載の技術が知られている。本技術においては、ＳｉＣ−ＪＦＥＴのゲート・ソース間に、直列接続された２個の抵抗を介して、オン用のゲート駆動電圧が与えられる。２個の抵抗の内の一方にはＭＯＳＦＥＴが並列に接続される。ＭＯＳＦＥＴは、室温（２５℃）においてオフされ、高温（２５０℃）においてオンされる。これにより、高温時においては、ゲート抵抗が小さくなるため、ゲート・ソース間に、ゲート・ソース間の順方向立ち上がり電圧ＶＦ以上の大きな電圧が印加される。このため、ＳｉＣ−ＪＦＥＴをバイポーラ動作させて、オン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２３９２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述した従来技術では、オン抵抗を小さくするために、ゲート・ソース間に立ち上がり電圧ＶＦ以上の電圧を印加するため、大きなゲート電流ＩＧが流れる。このゲート電流ＩＧによって電力損失が発生するが、従来技術においてはこのような電力損失については何ら考慮されていない。しかしながら、次に述べるように、ＳｉＣ−ＪＦＥＴの導通損失に対する、ゲート電流ＩＧによって発生する電力損失すなわちゲート損失の影響を無視することはできない。【０００６】
スイッチング素子の導通時、オン抵抗Ｒｄｓから生じる導通損失ＰＲｄｓは、一般的に、式（１）に示す式によって表わされる。なお、式（１）において、ａおよびＩｄは、それぞれ定数およびドレイン電流である。【０００７】
【数１】
2015001603.tif 000003
Ｒｄｓは図２（ａ）に示したようにＶＧＳに反比例して小さくなるため、ある程度のゲート電圧を持たなければ、導通損失が増加してしまう。さらに、ＰＲｄｓは、ドレイン電流Ｉｄの２乗にも比例することから、主回路電流の値、すなわち負荷率（Load Factor：以下ＬＦと略記）によっても大きく変化する。【０００８】
ここで、ＳｉＣ−ＪＦＥＴを含むＪＦＥＴの構造はゲート層とソース層とがｐｎ接合を形成しており、導通時においてはゲート・ソース間の電流・電圧特性は順方向のダイオード特性を示す。したがって、図２（ｂ）に示すように、ゲート・ソース間電圧ＶＧＳに比例してゲート電流ＩＧは大きくなる。ＪＦＥＴの導通時には、ＭＯＳＦＥＴなどの他のスイッチング素子よりも比較的大きなＩＧが流れることから、他のスイッチング素子の場合にはほとんど無視できた、式（２）のゲート損失ＰＩｇが、ＪＦＥＴの場合には無視できない。なお、式（２）において、ＶＧは駆動回路が発生するゲート駆動電圧である。【０００９】
【数２】
2015001603.tif 000004
上述したように、ＩＧはＶＧＳに比例して大きくなることから、ＪＦＥＴのゲート駆動電圧ＶＧをオンに必要な最低限の電圧にすることにより、ＰＩｇを低減することができる。【００１０】
このＰＩｇを考慮すると、導通時損失Ｐｌｏｓｓ＿ｏｎは式（３）にて表わされる。【００１１】
【数３】
2015001603.tif 000005
すなわち、ＪＦＥＴを用いる場合には、Ｒｄｓを小さくして、すなわちＰＲｄｓを小さくして導通時損失Ｐｌｏｓｓ＿ｏｎを低減させようとすると、ゲート・ソース間電圧ＶＧＳをある程度高く保つ必要がある。これによって大きなＩＧが流れて、ＰＩｇが増加する。すなわち、ＰＲｄｓとＰＩｇの間にはトレードオフ関係が存在する。さらに、ＰＲｄｓは図３に示すように、負荷率ＬＦすなわち主回路電流値によっても変化することから、ゲート電圧が一定である場合には、主回路電流値によっては、電力損失を増加させてしまう可能性がある。また、ＰＲｄｓおよびＰＩｇは、ＪＦＥＴの温度によってもその特性は変動する（図２（ｂ）参照）。【００１２】
図４に示すように、ある一定のＬＦすなわち主回路電流に対し、Ｐｌｏｓｓ＿ｏｎは、ゲート電圧ＶＧＳを上げる程小さくなるＰＲｄｓとは異なり、あるゲート電圧値で損失が極小となる。したがって、ＰＩｇは、ＰＲｄｓと比べると小さいながらも、Ｐｌｏｓｓ＿ｏｎにおいて無視することはできない。さらに、Ｐｌｏｓｓ＿ｏｎの極小点は、Ｐｌｏｓｓ＿ｏｎを構成するＰＲｄｓおよびＰＩｇに温度依存性があることから、温度に依存して変化する。【００１３】
上述したことから分かるように、ゲート電圧を高くするのみではＰｌｏｓｓ＿ｏｎを最小限に抑えることはできない。従って、特許文献１に記載された従来技術では、ＳｉＣ−ＪＦＥＴの導通損失を確実に低減することが難しいという問題がある。【００１４】
そこで、本発明は、ＳｉＣ−ＪＦＥＴなどのゲート・ソース間にｐｎ接合を有するユニポーラ型半導体スイッチング素子の導通時損失を確実に低減することができる駆動回路、およびそれを用いたインバータ装置を提供する。
【課題を解決するための手段】
【００１５】
本発明の半導体スイッチング素子の駆動回路は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、前記半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、前記半導体スイッチング素子の導通時に、前記半導体スイッチング素子のゲート・ソース間にゲート・ソース間電圧を印加するオン用駆動回路部と、前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、前記半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備えることを特徴とする。【００１６】
また、本発明の電力変換装置は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の第１および第２の半導体スイッチング素子が直列接続される直列接続回路を交流の相数分備え、前記直列接続回路の両端からなる直流端子と、前記第１および第２の半導体スイッチング素子の相互接続点からなる交流端子と、前記第１および第２の半導体スイッチングの各ゲートにそれぞれ接続される第１および第２の駆動回路とを備える電力変換装置であって、前記第１の駆動回路は前記第１の半導体スイッチング素子の導通時に、前記第１の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第１のオン用駆動回路部と、前記第２の駆動回路は前記第２の半導体スイッチング素子の導通時に、前記第２の半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加する第２のオン用駆動回路部と、前記半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、前記第１の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第１の半導体スイッチング素子のゲート・ソース間電圧を変更すると共に、前記第２の半導体スイッチング素子の導通時に、前記電流検出手段によって検出される前記主回路電流の値に応じて、前記第２の半導体スイッチング素子のゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子が導通時に発生する、ゲート損失をも含む電力損失を低減することができる。さらに、本発明による駆動回路を電力変換装置に適用することにより、電力変換装置が発生する電力損失を低減することができる。【００１８】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施例である半導体スイッチング素子の駆動回路を示す。
【図２（ａ）】オン抵抗とゲート電圧の関係の一例を示す。
【図２（ｂ）】ゲート電流とゲート電圧の関係の一例を示す。
【図３】導通損失およびゲート損失と、ゲート電圧との関係の一例を示す。
【図４】導通時損失とゲート電圧の関係の一例を示す。
【図５】第１の実施例における動作波形を示す。
【図６】第２の実施例である半導体スイッチング素子の駆動回路を示す。
【図７】第２の実施例における動作波形を示す。
【図８】第２の実施例における他の動作波形を示す。
【図９】第３の実施例である電力変換装置を示す。
【図１０】第４の実施例である電力変換装置を示す。
【発明を実施するための形態】
【００２０】
本発明による駆動回路は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路であって、半導体スイッチング素子の導通時において、主回路電流の値に応じて、ゲート・ソース間の電圧を変更する。これにより、オン抵抗による損失およびゲート損失を含む導通時損失を低減することができる。
【００２１】
上記本発明の一態様は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子のゲートに接続され、半導体スイッチング素子をオン・オフ駆動する半導体スイッチング素子の駆動回路である。本駆動回路は、半導体スイッチング素子の導通時において、半導体スイッチング素子のゲート・ソース間に、ゲート・ソース間電圧を印加するオン用駆動回路部と、半導体スイッチング素子に流れる主回路電流を検出する電流検出手段と、半導体スイッチング素子の導通時において、電流検出手段によって検出される主回路電流の値に応じて、ゲート・ソース間電圧を変更するゲート・ソース間電圧制御手段とを備える。
【００２２】
上記一態様において、好ましくは、主回路電流に対し、半導体スイッチング素子のオン抵抗によって生じる電力損失と、ゲート電流によって生じる電力損失の和が極小範囲となるように、ゲート・ソース間電圧を変更する。これにより、確実に導通時損失が低減される。
【００２３】
なお、半導体スイッチング素子は、ゲート・ソース間にｐｎ接合を備えるユニポーラ型の半導体スイッチング素子であり、例えば上述したＪＦＥＴやＳＩＴである。
【００２４】
また、半導体スイッチング素子の構成材料はＳｉＣなどのワイドギャップ半導体のみならず、シリコンであっても良い。
【００２５】
以下、本発明の実施例を、図面を使用して詳細に説明する。
【実施例１】
【００２６】
図１は、本発明の第１の実施例である半導体スイッチング素子の駆動回路を示す。なお、本実施例および後述する他の実施例における主回路素子はＳｉＣ−ＪＦＥＴであるが、単にＪＦＥＴと記す。【００２７】
主回路１００は、スイッチング素子であるＪＦＥＴ１０１，ＪＦＥＴ１０１のゲートと、後述するゲート駆動回路１１０の出力との間に接続されるゲート抵抗１０５ａ，ゲート抵抗１０５ａに並列接続されるスピードアップコンデンサ１０５ｂ，ＪＦＥＴ１０１に流れる主回路電流を検出するカレント・トランス１０８ａ、およびＪＦＥＴ１０１の温度を検出する温度検出回路１０８ｂにより構成されている。ＪＦＥＴ１０１のゲートには、ゲート抵抗１０５ａおよびスピードアップコンデンサ１０５ｂを介して、ＪＦＥＴ１０１をオン・オフ駆動する駆動回路１１０が接続されている。【００２８】
駆動回路１１０は、オン用駆動回路部として、オン用ゲート電源１１７、ゲート抵抗１１３ａを介してオン用ゲート電源１１７にコレクタが接続され、エミッタにオン用のゲート駆動電圧を出力するｎｐｎトランジスタ１１４を備える。ゲート抵抗１１３ａには、ゲート抵抗切替用のｐＭＯＳ１１２ａが並列接続され、ｐＭＯＳ１１２ａがオンするとゲート抵抗１１３ａの両端が短絡される。【００２９】
また、駆動回路１１０は、オフ用駆動回路部として、オフ用ゲート電源１１８、ゲート抵抗１１６を介してオフ用ゲート電源１１８にコレクタが接続され、エミッタにオフ用のゲート駆動電圧を出力するｐｎｐトランジスタ１１５を備える。【００３０】
ｎｐｎトランジスタ１１４およびｐｎｐトランジスタ１１５が、駆動ロジック回路１１１によって相補的に駆動されることにより、駆動回路１１０は、オンおよびオフ用のゲート駆動電圧を出力する。また、ゲート・ソース間電圧制御回路１０９は、カレント・トランス１０８ａによって検出された主回路電流および温度検出回路１０８ｂによって検出されたＪＦＥＴ１０１の温度に基づいて、ｐＭＯＳ１１２ａにゲート抵抗切り替え信号を与えることにより、ＪＦＥＴ１０１とオン用のゲート電源１１７との間に接続されるゲート抵抗の総抵抗値、すなわち駆動回路１１０のオン用駆動回路部における実効的なゲート抵抗値を制御する。このゲート抵抗値は、本実施例において、ゲート抵抗１１３ａに比べて十分小さな、ｐＭＯＳ１１２ａのオン抵抗相当の抵抗値か、あるいはゲート抵抗１１３ａの抵抗値のいずれかに制御される。【００３１】
上記のように、本実施例では、駆動回路１１０において、主回路電流およびＪＦＥＴ１０１の温度に基づいて、オン用のゲート抵抗値を切り替える。これにより、ゲート電流ＩＧがゲート・ソース間電圧ＶＧＳに比例する特性を有し、かつオン抵抗Ｒｄｓによる導通損失ＰＲｄｓが主回路電流の２乗に比例する特性を有するＪＦＥＴ１０１が発生する、ゲート損失を含む導通時損失を、極小値あるいはそれに近い値に低減することができる。【００３２】
次に、本実施例の動作について説明する。【００３３】
カレント・トランス１０８ａによって検出された主回路電流が、予め設定された電流基準値Ｉ０（図５参照）よりも小さく、かつ温度検出回路１０８ｂにて検出されたＪＦＥＴ１０１の温度が、予め設定された温度基準値Ｔ０よりも低い場合、ゲート・ソース間電圧制御回路１０９はｐＭＯＳ１１２ａにオフ制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオフ状態であるため、ゲート抵抗１１３ａは短絡されない。このため、ＪＦＥＴ１０１のゲートとオン用ゲート電源１１７の間における実効的なゲート抵抗の値は、ゲート抵抗１０５ａおよびゲート抵抗１１３ａの各抵抗値の和となる。検出した主回路電流が電流基準値よりも大きく（およそ定格値の１／２以上）、かつ検出された温度が温度基準値よりも低い場合、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａにオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、ゲート抵抗１１３ａは短絡される。このため、実効的なゲート抵抗値は、ゲート抵抗１０５ａの抵抗値にほぼ等しくなり、小さくなる。そのため、ゲート駆動電圧の内、ゲート抵抗で分担する電圧値が小さくなり、その分、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧値を大きくすることができる。【００３４】
ここで、ゲート・ソース間電圧ＶＧＳは、主回路電流が電流基準値よりも小さい場合と大きい場合の各場合で、ゲート損失も含めた導通時損失が極小値に近くなるように、ゲート抵抗切り替えによって制御される。例えば、図４において、ＬＦ＝５０〜１００％の場合、図中のゲート制御電圧の範囲でＶＧＳを制御することにより、導通時損失を極小にできる。このようなＶＧＳ制御のためには、予め図４で示すような関係を実測やシミュレーション等により求め、その結果に基づいて、ゲート抵抗１０５ａ，１１３ａの抵抗値やゲート電源１１７の電圧値を適宜設定する。【００３５】
なお、主回路電流を検出するために、シャント抵抗や電流センス機能つきのＪＦＥＴなどを使用しても良い。また、主回路電流を検出する箇所は、本実施例のようにＪＦＥＴ１０１のソース側とするほかに、ＪＦＥＴ１０１のドレイン側でも良い。さらに、主回路電流の検出手段としては、サーバ電源のように電源動作時に制御系にてモニターしている負荷率から、主回路電流値を算出しても良い。他方、温度検出回路１０８ｂとしては、例えばサーミスタなどの温度検出素子を使用する回路を用いることができる。【００３６】
図５は、本実施例における動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。ここに示す導通時損失は、ＪＦＥＴ１０１のオン抵抗により生じる導通損失と、ゲート電流により生じるゲート損失の和である（後述する図７，８も同様）。図中、破線で示す、従来の固定のゲート抵抗を用いた場合に比べて、実線で示す、２段階のゲート抵抗値を用いた本実施例の場合は、オン抵抗を小さくすることができ、また、ゲート電流の増加も一定の値に抑えられる。これにより、ＪＦＥＴ１０１の導通時損失を確実に低減することができる。【００３７】
図５には、参考例として、本実施例よりも大きなゲート電流を流した場合についても動作波形を一点鎖線で示している。本参考例が示すように、ゲート電流を大きくするとオン抵抗は小さくなるが、ゲート損失が増大するため、導通時損失は、本実施例および従来例よりも大きくなる。【００３８】
なお、本実施例においては、スピードアップコンデンサ１０５ｂを設けることにより、ゲート抵抗値の変化が、ターンオン特性やターンオフ特性など、ＪＦＥＴのスイッチング特性に及ぼす影響を小さくすることができる。このため、ゲート抵抗の値が変化しても、スイッチングスピードを変えることなく高速駆動することが可能であるとともに、スイッチング損失の増加を抑えることができる。
【実施例２】
【００３９】
図６は、本発明の第２の実施例である半導体スイッチング素子の駆動回路を示す。第１の実施例と同じ構成要素には、同一の記号を記載している。第２の実施例では、第１の実施例とは異なり、ゲート抵抗を３段階で切り替える。このため、ＪＦＥＴ１０１を駆動する駆動回路１１０のオン用駆動回路部において、さらに、ゲート抵抗切替用ｐＭＯＳ１１２ｂとゲート抵抗１１３ｂの直列接続回路がゲート抵抗１１３ａに並列に接続される。【００４０】
なお、本実施例ではゲート抵抗を３段階で切り替えるが、ゲート抵抗１１３ａに並列接続される、ゲート抵抗切替用ｐＭＯＳとゲート抵抗の直列接続回路の数を増やすことで、４段以上の複数段で切り替えることもできる。【００４１】
図７は、第２の実施例の動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ゲート抵抗切り替え用ｐＭＯＳ１１２ｂのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。【００４２】
主回路電流が第１の電流基準値Ｉ１よりも小さい値の場合、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂにそれぞれオフ制御信号を伝達する。この時、ｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂがオフ状態のため、実効的なゲート抵抗の値は、ゲート抵抗１０５ａとゲート抵抗１１３ａの各抵抗値の和であり、３段階中で最も大きな抵抗値となる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最も小さくなる。【００４３】
主回路電流が予め設定された第１の電流基準値Ｉ１よりも大きく（およそ定格値の１／３以上に）なると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａはオフ状態のまま、ｐＭＯＳ１１２ｂをオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａはオフ状態であり、ｐＭＯＳ１１２ｂはオン状態となるため、実効的なゲート抵抗の値は、ゲート抵抗１１３ａとゲート抵抗１１３ｂとの並列抵抗値とゲート抵抗１０５ａの抵抗値の和、すなわち３段階中で２番目に大きな抵抗値となる。そのため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は若干大きくなる。これにより、オン抵抗が小さくなり、ゲート電流も抑えられるため、導通時損失を低減することができる。【００４４】
さらに、主回路電流が、第１の電流基準値Ｉ１よりも大きく、かつ予め設定された第２の電流基準値Ｉ２を越えると（およそ定格値の２／３以上）、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａをオフからオンへ、ｐＭＯＳ１１２ｂをオンからオフへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、実効的なゲート抵抗の値はゲート抵抗１０５ａの抵抗値となり、３段階中で最も小さくなる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最大となり、オン抵抗から生じる導通損失とゲート電流から生じるゲート損失の和を極小あるいは極小近くに抑えるゲート・ソース間電圧値となり、導通時損失が低減される。【００４５】
図８は、第２の実施例における別の動作波形を示す。図中、上から、ＪＦＥＴ１０１のドレイン電流すなわち主回路電流，ＪＦＥＴの検出温度，ゲート抵抗切り替え用ｐＭＯＳ１１２ａのオン・オフ状態，ゲート抵抗切り替え用ｐＭＯＳ１１２ｂのオン・オフ状態，ＪＦＥＴ１０１のオン抵抗，ゲート電流，導通時損失を示す。【００４６】
カレント・トランス１０８ａにて検出された主回路電流が予め設定された電流基準値よりも小さく、温度検出回路１０８ｂにて検出されたＪＦＥＴ１０１の温度が予め設定された温度基準値よりも低い場合、ゲート・ソース間電圧制御回路１０９はｐＭＯＳ１１２ａおよびｐＭＯＳ１１２ｂにそれぞれオフ制御信号を伝達する。この時、実効的なゲート抵抗の値は、ゲート抵抗１０５ａとゲート抵抗１１３ａの各抵抗値の和であり、３段階中で最も大きな抵抗値となる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最も小さくなる。【００４７】
主回路電流が予め設定された電流基準値Ｉ０よりも大きく（およそ定格値の１／３以上に）なると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａはオフ状態のまま、ｐＭＯＳ１１２ｂをオフからオンへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａはオフ状態であり、ｐＭＯＳ１１２ｂはオン状態となるため、実効的なゲート抵抗の値は、ゲート抵抗１１３ａとゲート抵抗１１３ｂとの並列抵抗値とゲート抵抗１０５ａの抵抗値の和、すなわち３段階中で２番目に大きな抵抗値となる。そのため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は若干大きくなる。これにより、オン抵抗が小さくなり、ゲート電流も抑えられるため、導通時損失を低減することができる。【００４８】
さらに、主回路電流値は変化せず、検出された温度が予め設定された温度基準値Ｔ０よりも高くなると、ゲート・ソース間電圧制御回路１０９は、ｐＭＯＳ１１２ａをオフからオンへ、ｐＭＯＳ１１２ｂをオンからオフへ移行するための制御信号を伝達する。この時、ｐＭＯＳ１１２ａがオン状態となるため、実効的なゲート抵抗の値はゲート抵抗１０５ａの抵抗値となり、３段階中で最も小さくなる。このため、ＪＦＥＴ１０１のゲート・ソース間にかかる電圧は最大となり、オン抵抗から生じる導通損失とゲート電流から生じるゲート損失の和を極小あるいは極小近くに抑えるゲート・ソース間電圧値となり、導通時損失が低減される。【００４９】
なお、本実施例においても、第１の実施例と同様にスピードアップコンデンサ１０５ｂを設けることにより、スイッチングスピードを変えることなく高速駆動することが可能であるとともに、スイッチング損失の増加を抑えることができる。
【実施例３】
【００５０】
図９は、本発明の第３の実施例である電力変換装置を示す。なお、本図において、図１の実施例と同じ構成要素には、同じ符号を記載している。【００５１】
図９の電力変換装置は、インバータ装置であり、主回路１００におけるＪＦＥＴ１０１および１０２をオン・オフスイッチングすることにより、直流電源１０７の直流電力を交流電力に変換する。図中の主回路１００は、インバータ装置の一相分であり、ＪＦＥＴ１０１とＪＦＥＴ１０２との直列接続回路を有する。なお、図示していないが、この直列接続回路は、交流の相数分の個数、例えば３相交流ならば３個、設けられる。【００５２】
ＪＦＥＴ１０１とＪＦＥＴ１０２との直列接続回路の両端すなわち直流端子は、主回路配線インダクタンス１２７および１２８を介して直流電源１０７に接続される。交流電力は、ＪＦＥＴ１０１とＪＦＥＴ１０２との相互接続点すなわち交流端子から出力される。ＪＦＥＴ１０１および１０２は、それぞれ、ショットキーバリアダイオードなどのユニポーラ型のダイオード１０３および１０４が逆並列に接続される。これらのダイオードは、フリーホイールダイオードとして機能する。【００５３】
実施例１と同様に、ＪＦＥＴ１０１のゲートには、ゲート抵抗１０５ａおよびスピードアップコンデンサ１０５ｂを介して、図１に示した駆動回路１１０が接続される。ＪＦＥＴ１０１と同様に、ＪＦＥＴ１０２のゲートにも、ゲート抵抗１０６ａおよびスピードアップコンデンサ１０６ｂを介して、図１に示した駆動回路１１０と同様の構成を有する駆動回路１２０が接続される。ただし、駆動回路１１０におけるゲート・ソース間電圧制御回路１０９は、駆動回路１２０に対してもゲート抵抗を切り替えるための制御信号を伝達する。【００５４】
駆動回路１１０および１２０における各駆動ロジック回路は、制御回路１２１からの指令信号に応じて、各駆動回路におけるｎｐｎおよびｐｎｐトランジスタをオン・オフ駆動する。なお、本実施例において、主回路電流を検出するカレント・トランス１０８ａは、ＪＦＥＴ１０１とＪＦＥＴ１０２との接続点から取り出される交流出力配線に挿入される。また、温度検出回路１０８ｂは、ＪＦＥＴ１０１および１０２を代表して、ＪＦＥＴ１０２の温度を検出しているが、ＪＦＥＴ１０１の温度を検出しても良い。また、ＪＦＥＴ１０１およびＪＦＥＴ１０２の各温度を検出しても良い。【００５５】
駆動回路１１０および１２０は、実施例１と同様に、導通時において、ゲート抵抗を切り替えながら、ＪＦＥＴ１０１および１０２を駆動する。これにより、ＪＦＥＴ１０１および１０２におけるゲート損失をも含む導通時損失を極小値あるいは極小値に近い値に低減できる。従って、インバータ装置が発生する電力損失を低減することができる。
【実施例４】
【００５６】
図１０に、本発明の第４の実施例である電力変換装置を示す。なお、本図において、図１，６の実施例と同じ構成要素には、同じ符号を記載している。【００５７】
本実施例は、第３の実施例とは異なり、駆動回路１１０および１２０として、図６に示した第２の実施例の駆動回路が用いられる。【００５８】
駆動回路１１０および１２０は、第２の実施例と同様に、導通時において、ゲート抵抗を切り替えながら、ＪＦＥＴ１０１および１０２を駆動する。これにより、ＪＦＥＴ１０１および１０２におけるゲート損失も含む導通時損失を極小値あるいは極小値に近い値に低減できる。従って、インバータ装置が発生する電力損失を低減することができる。【００５９】
なお、本発明は前述した各実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前述した各実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、さらに、ある実施形態の構成に他の実形態の構成を加えることも可能である。さらにまた、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。【００６０】
例えば、上述した実施例は、ＪＦＥＴだけでなく、ＳＩＴにも適用可能である。なお、これらの半導体スイッチング素子は、ノーマリオン型およびノーマリオフ型のいずれでも良い。さらに、半導体スイッチング素子を構成する半導体材料としては、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体や、従来から一般的に用いられているシリコン（Ｓｉ）を適用できる。なお、ワイドギャップ半導体を用いた場合、ｐｎ接合の順方向電圧が高く、ゲート損失が大きくなるため、本発明の効果は大きい。【００６１】
また、駆動回路におけるｎｐｎトランジスタ１１４およびｐｎｐトランジスタ１１５はｐＭＯＳおよびｎＭＯＳなど他のスイッチング素子に代替可能である。さらに、オン用のゲート電源の電圧値を切り替えることにより、半導体スイッチング素子のゲート・ソース間電圧を変更しても良い。【００６２】
また、電力変換装置としては、インバータ装置すなわち逆変換装置のほか順変換装置でも良い。これら電力変換装置における主回路に用いられるフリーホイールダイオードは、バイポーラ型のｐｎダイオードでも良い。
【符号の説明】
【００６３】
１００…主回路，１０１，１０２…ＪＦＥＴ，１０３，１０４…ダイオード，１０５ａ，１０６ａ，１１３ａ，１１３ｂ、１１６…ゲート抵抗，１０５ｂ，１０６ｂ…スピードアップコンデンサ，１０７…直流電源，１０８ａ…レントトランス，１０８ｂ…温度検出回路，１０９…ゲート・ソース間電圧制御回路，１１０，１２０…駆動回路，１１１…駆動ロジック回路，１１２ａ，１１２ｂ…ｐＭＯＳ，１１４…ｎｐｎトランジスタ，１１５…ｐｎｐトランジスタ，１１７，１１８…ゲート電源，１２１…制御回路，１２７，１２８…主回路配線インダクタンス
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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