(57)【要約】  この半導体装置は、第１のインバータ回路、第１のノードを含む第１の接続線、第２のインバータ回路、第２のノードを含む第２の接続線が順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間において直列接続された第１のＰ型トランジスタおよび第１の不揮発性記憶素子と、第２のノードと制御線との間において直列接続された第２のＰ型トランジスタおよび第２の不揮発性記憶素子とを備える。不揮発性記憶素子は、制御線と近い位置から順に並ぶピンド層とトンネルバリア層とフリー層とを含む磁気トンネル接合素子である。
2016080146.tif 000002
【特許請求の範囲】
【請求項１】
第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
制御線と、
前記第１のノードと前記制御線との間に設けられた第１のＰ型トランジスタと、
前記第１のノードと前記制御線との間に設けられ、前記第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、
前記第２のノードと前記制御線との間に設けられた第２のＰ型トランジスタと、
前記第２のノードと前記制御線との間に設けられ、前記第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子と
を備え、
前記第１の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である
半導体装置。
【請求項２】
前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記制御線との間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のフリー層と前記第１のトンネルバリア層と前記第１のピンド層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１のイオン層と前記第１の絶縁層と前記第１の電極層とを含む前記第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記制御線との間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のフリー層と前記第２のトンネルバリア層と前記第２のピンド層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２のイオン層と前記第２の絶縁層と前記第２の電極層とを含む前記第２の抵抗変化素子である
請求項１記載の半導体装置。
【請求項３】
前記第１のＰ型トランジスタは、前記第１のノードおよび前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
前記第２のＰ型トランジスタは、前記第２のノードおよび前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
請求項２記載の半導体装置。
【請求項４】
前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記第１のノードとの間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のピンド層と前記第１のトンネルバリア層と前記第１のフリー層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１の電極層と前記第１の絶縁層と前記第１のイオン層とを含む前記第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記第２のノードとの間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のピンド層と前記第２のトンネルバリア層と前記第２のフリー層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２の電極層と前記第２の絶縁層と前記第２のイオン層とを含む前記第２の抵抗変化素子である
請求項１記載の半導体装置。
【請求項５】
前記第１のＰ型トランジスタは、前記制御線および前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
前記第２のＰ型トランジスタは、前記制御線および前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
請求項４記載の半導体装置。
【請求項６】
前記第１のインバータ回路は、互いに並列接続された第３のＰ型トランジスタおよび第１のＮ型トランジスタを含み、
前記第２のインバータ回路は、互いに並列接続された第４のＰ型トランジスタおよび第２のＮ型トランジスタを含む
請求項１記載の半導体装置。
【請求項７】
第１のビット線と、
前記第１のビット線と前記第１の接続線との間に設けられた第３のＮ型トランジスタと、
第２のビット線と、
前記第２のビット線と前記第２の接続線との間に設けられた第４のＮ型トランジスタと
をさらに備えた
請求項６記載の半導体装置。
【請求項８】
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
制御部と
をさらに備え、
前記制御部は、前記電源を遮断する前に、
前記第１のＰ型トランジスタをオン状態とすると共に前記制御線を第１の電位に設定して前記第１のノードから前記制御線へ第１の電流を流すことにより、前記第１の不揮発性記憶素子を第１の抵抗値を示す第１の抵抗状態とし、
前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第１の電位と同等以上の第２の電位に設定して前記制御線から前記第２のノードへ第２の電流を流すことにより、前記第２の不揮発性記憶素子を前記第１の抵抗値よりも高い第２の抵抗値を示す第２の抵抗状態とする
請求項７記載の半導体装置。
【請求項９】
前記制御部は、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第２の電位に設定したのち、前記電源を投入して前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加することにより、前記第１のノードの電位および前記第２のノードの電位を設定する
請求項８記載の半導体装置。
【請求項１０】
前記第１から第４のＰ型トランジスタは、それぞれ、第１から第４のゲート電極を有し、
前記第１から第４のＮ型トランジスタは、それぞれ、第５から第８のゲート電極を有し、
第１から第８のゲート電極は、いずれも、第１の方向に沿って延在している
請求項７記載の半導体装置。
【請求項１１】
Ｐ型ウェル領域と、前記第１の方向において前記Ｐ型ウェル領域と隣り合うＮ型ウェル領域とをさらに備え、
前記第１から第４のＰ型トランジスタは、前記Ｎ型ウェル領域に配置され、
前記第１から第４のＮ型トランジスタは、前記Ｐ型ウェル領域に配置され、
前記第１から第４のゲート電極は、前記第１の方向と直交する第２の方向に並ぶように配置され、
前記第５から第８のゲート電極は、前記第２の方向に並ぶように配置されている
請求項１０記載の半導体装置。
【請求項１２】
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
接地端子と
をさらに備え、
前記電源端子は、前記第２の方向において、前記第１から第４のゲート電極のうちのいずれか１つと、前記第１から第４のゲート電極のうちの他の１つとの間に設けられており、
前記接地端子は、前記第２の方向において、前記第５から第８のゲート電極のうちのいずれか１つと、前記第５から第８のゲート電極のうちの他の１つとの間に設けられている
請求項１１記載の半導体装置。
【請求項１３】
前記第１から第４のゲート電極は、前記第２の方向において、前記第１の不揮発性記憶素子と前記第２の不揮発性記憶素子との間に配置されている
請求項１１記載の半導体装置。
【請求項１４】
前記第１のゲート電極および前記第２のゲート電極の双方と接続され、前記第２の方向に沿って延在する一の選択線と、
前記第７のゲート電極および前記第８のゲート電極の双方と接続され、前記第２の方向に沿って延在する一のワード線と、
前記第３のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第１のビット線と、
前記第４のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第２のビット線と
をさらに備えた
請求項１１記載の半導体装置。
【請求項１５】
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
前記制御部は、前記制御線を、前記第１の電位として接地電位に設定し、前記第２の電位として前記電源の電位に設定する
請求項９記載の半導体装置。
【請求項１６】
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
前記制御部は、前記制御線を、前記１の電位および前記第２の電位として接地電位と前記電源の電位との間の中間電位に設定する
請求項９記載の半導体装置。
【請求項１７】
第１の基板ユニットと第２の基板ユニットとの貼り合わせ構造を有し、
前記第１の基板ユニットは、第１の基板と、前記第１の基板の上に形成された前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタとを含み、
前記第２の基板ユニットは、第２の基板と、前記第２の基板の上に形成された前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子を含む
請求項１記載の半導体装置。
【請求項１８】
前記第１の基板ユニットは、前記第２の基板ユニットと対向する第１の接合面に露出した第１のパッドを有し、
前記第２の基板ユニットは、前記第１の基板ユニットと対向する第２の接合面に露出した第２のパッドを有する
請求項１７記載の半導体装置。
【請求項１９】
第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
制御線と、
前記第１のノードと前記制御線との間に設けられた第１の第１導電型トランジスタと、
前記第１のノードと前記制御線との間に設けられ、前記第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、
前記第２のノードと前記制御線との間に設けられた第２の第１導電型トランジスタと、
前記第２のノードと前記制御線との間に設けられ、前記第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、
第１のビット線と、
前記第１のビット線と前記第１の接続線との間に設けられた第１の第２導電型トランジスタと、
第２のビット線と、
前記第２のビット線と前記第２の接続線との間に設けられた第２の第２導電型トランジスタと
を備え、
前記第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、
前記第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む
半導体装置。
【請求項２０】
半導体基板をさらに備え、
前記第１から第４のＰ型トランジスタおよび前記第１から第４のＮ型トランジスタは、それぞれ、第１の方向に延伸されたゲート電極、ソース電極およびドレイン電極と、第２の方向に延伸されたフィンとを有し、
前記フィン、ゲート電極、ソース電極およびドレイン電極の各々の裏面は前記半導体基板と接し、
前記ゲート電極、前記ソース電極および前記ドレイン電極は、いずれも、前記フィンの裏面以外の面を覆っている
請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性記憶素子とフリップフロップ回路とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から揮発性メモリから不揮発性メモリへの転換が検討されており、例えば揮発性メモリであるＳＲＡＭ（Static Random Access Memory）と不揮発性メモリである磁気トンネル接合素子とを組み合わせた半導体装置の開発が進められている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０２８２９８号明細書
【発明の概要】
【０００４】
しかしながら、特許文献１では、２つのＰ型ＦＥＴと４つのＮ型ＦＥＴとを含むＳＲＡＭ回路にさらに２つのＮ型ＦＥＴと２つの磁気トンネル接合素子とを組み合わせるようにしているので、半導体装置全体の占有面積が大きなものとなってしまい、小型化の妨げとなる。
【０００５】
したがって、高集積化に適した構造を有する半導体装置を提供することが望ましい。
【０００６】
本開示の一実施形態としての半導体装置は、第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間に設けられた第１のＰ型トランジスタと、第１のノードと制御線との間に設けられ、第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、第２のノードと制御線との間に設けられた第２の第１導電型トランジスタと、第２のノードと制御線との間に設けられ、第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子とを備える。第１の不揮発性記憶素子は、制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、第２の不揮発性記憶素子は、制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である。
【０００７】
本開示の一実施形態としての半導体装置では、フリップフロップ回路と制御線との間に、互いに直列接続されたＰ型トランジスタおよび不揮発性記憶素子のユニットが２組設けられている。このため、全体構成のコンパクト化が図られている。また、各不揮発性記憶素子が所定の順序で並ぶ複数の層を含む磁気トンネル接合素子もしくは抵抗変化素子であるので、フリップフロップ回路から不揮発性記憶素子にストアされたデータを不揮発性記憶素子からフリップフロップ回路へリストアする際、データの反転が防止される。
【０００８】
本開示の一実施形態としての他の半導体装置は、第１のインバータ回路と第１のノードを含む第１の接続線と第２のインバータ回路と第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間に設けられた第１の第１導電型トランジスタと、第１のノードと制御線との間に設けられ第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、第２のノードと制御線との間に設けられた第２の第１導電型トランジスタと、第２のノードと制御線との間に設けられ第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、第１のビット線と、第１のビット線と第１の接続線との間に設けられた第１の第２導電型トランジスタと、第２のビット線と、第２のビット線と第２の接続線との間に設けられた第２の第２導電型トランジスタとを備える。第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む。
【０００９】
本開示の一実施形態としての他の半導体装置では、第１導電型トランジスタの数と第２導電型トランジスタの数とのバランスが図られているので、全体構成のコンパクト化に有利である。
【００１０】
本開示の一実施形態としての半導体装置によれば、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１の実施の形態に係る半導体装置の構成例を表す回路図である。
【図２】図１に示した半導体装置の構成例を表す平面図である。
【図３】図１に示した半導体装置の要部の構成例を表す断面図である。
【図４Ａ】図１に示した半導体装置の製造方法における一工程を表す平面図である。
【図４Ｂ】図４Ａに続く一工程を表す断面図である。
【図４Ｃ】図４Ｂに続く一工程を表す断面図である。
【図４Ｄ】図４Ｃに続く一工程を表す断面図である。
【図４Ｅ】図４Ｄに続く一工程を表す断面図である。
【図４Ｆ】図４Ｅに続く一工程を表す断面図である。
【図４Ｇ】図４Ｆに続く一工程を表す断面図である。
【図４Ｈ】図４Ｇに続く一工程を表す断面図である。
【図４Ｊ】図４Ｈに続く一工程を表す断面図である。
【図４Ｋ】図４Ｊに続く一工程を表す断面図である。
【図５Ａ】図１に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。
【図５Ｂ】図１に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。
【図６】図１に示した半導体装置において、不揮発性記憶素子に記憶されたデータを読み出す方法を説明するための説明図である。
【図７Ａ】参考例としての半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。
【図７Ｂ】参考例としての半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。
【図８】参考例としての半導体装置において、不揮発性記憶素子に記憶されたデータを読み出す方法を説明するための説明図である。
【図９Ａ】本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す回路図である。
【図９Ｂ】図９Ａに示した半導体装置の構成例を表す平面図である。
【図９Ｃ】図９Ａに示した半導体装置の要部の構成例を表す断面図である。
【図１０Ａ】本開示の第２の実施の形態に係る半導体装置の構成例を表す回路図である。
【図１０Ｂ】図１０Ａに示した半導体装置の要部の構成例を表す断面図である。
【図１１Ａ】図１０に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。
【図１１Ｂ】図１０に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。
【図１２Ａ】本開示の第２の実施の形態に係る半導体装置の変形例を表す回路図である。
【図１２Ｂ】図１２Ａに示した半導体装置の要部の構成例を表す断面図である。
【図１３】本開示の第３の実施の形態に係る半導体装置の構成例を表す断面図である。
【図１４Ａ】図１３に示した半導体装置の製造方法における一工程を表す平面図である。
【図１４Ｂ】図１４Ａに続く一工程を表す断面図である。
【図１４Ｃ】図１４Ｂに続く一工程を表す断面図である。
【図１５Ａ】本開示の第４の実施の形態に係る半導体装置の要部構成例を表す断面図である。
【図１５Ｂ】図１５Ａに示した半導体装置の要部構成例を表す平面図である。
【図１６】本開示の第５の実施の形態に係る半導体装置の要部構成例を表す断面図である。
【図１７】その他の変形例としての半導体装置の構成例を表す回路図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（トップピン構造のＭＴＪ素子を有する半導体装置）
２．第１の実施の形態の第１の変形例（ＭＴＪ素子の配置を変更した変形例）
３．第１の実施の形態の第２の変形例（中間電位でＭＴＪ素子への書き込みを一括して行うようにした例）
４．第２の実施の形態（ＲｅＲＡＭ素子を有する半導体装置）
５．第２の実施の形態の変形例（ＲｅＲＡＭ素子の配置を変更した変形例）
６．第３の実施の形態（貼り合わせ構造を採用した半導体装置）
７．第４の実施の形態（Ｆｉｎ−ＦＥＴを採用した半導体装置）
８．第５の実施の形態（ナノワイヤＦＥＴを採用した半導体装置）
９．その他の変形例（フリップフロップ回路の変形例）
【００１３】
＜１．第１の実施の形態＞
［半導体装置１の構成］
図１から図３を参照して、本開示の第１の実施の形態としての半導体装置１の構成について説明する。図１は、半導体装置１の回路構成を表したものである。図２は、半導体装置１の平面構成を表したものである。さらに、図３は、図２に示したIII−III切断線に沿った矢視方向の断面図に相当する。
【００１４】
半導体装置１は、インバータ回路１１およびインバータ回路１２を有するフリップフロップ回路１０と、磁気トンネル接合素子（ＭＴＪ：Magnetic Tunnel Junctions）２１および第２の不揮発性記憶素子の一具体例としてのＭＴＪ２２を有する不揮発性記憶部２０と、制御部３０とを備える。ここで、ＭＴＪ２１は本開示の「第１の不揮発性記憶素子」の一具体例であり、ＭＴＪ２２は本開示の「第２の不揮発性記憶素子」の一具体例である。
【００１５】
半導体装置１は、ワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、選択線ＳＬおよび制御線ＣＴＲＬをさらに備える。
【００１６】
（フリップフロップ回路１０の構成）
フリップフロップ回路１０は、インバータ回路１１と、ノードＱ１を含む接続線ＣＬ１と、インバータ回路１２と、ノードＱ２を含む接続線ＣＬ２とが順に接続された環状構造を有する。インバータ回路１１は、互いに並列接続されたＰ型トランジスタＰＴｒ３およびＮ型トランジスタＮＴｒ１を含み、インバータ回路１２は、互いに並列接続されたＰ型トランジスタＰＴｒ４およびＮ型トランジスタＮＴｒ２を含むものである。ここでいうトランジスタは、例えばＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。より具体的には、インバータ回路１１では、Ｐ型トランジスタＰＴｒ３のゲート電極とＮ型トランジスタＮＴｒ１のゲート電極とがノードＱ３において接続され、Ｐ型トランジスタＰＴｒ３のソース電極またはドレイン電極の一方と、Ｎ型トランジスタＮＴｒ１のソース電極またはドレイン電極の一方とがノードＱ４において接続されている。Ｐ型トランジスタＰＴｒ３のソース電極またはドレイン電極の他方は電源端子Ｔ１を介して外部の電源Ｖｄｄと接続され、Ｎ型トランジスタＮＴｒ１のソース電極またはドレイン電極の他方は接地されている。同様に、インバータ回路１２では、Ｐ型トランジスタＰＴｒ４のゲート電極とＮ型トランジスタＮＴｒ２のゲート電極とがノードＱ５において接続され、Ｐ型トランジスタＰＴｒ４のソース電極またはドレイン電極の一方と、Ｎ型トランジスタＮＴｒ２のソース電極またはドレイン電極の一方とがノードＱ６において接続されている。Ｐ型トランジスタＰＴｒ４のソース電極またはドレイン電極の他方は電源端子Ｔ２を介して電源Ｖｄｄと接続され、Ｎ型トランジスタＮＴｒ２のソース電極またはドレイン電極の他方は接地されている。
【００１７】
（不揮発性記憶部２０の構成）
不揮発性記憶部２０は、ノードＱ１と制御線ＣＴＲＬとの間に設けられ、ＭＴＪ２１と直列接続されるＰ型トランジスタＰＴｒ１をさらに有している。また、不揮発性記憶部２０は、ノードＱ２と制御線ＣＴＲＬとの間に、ＭＴＪ２２と直列接続されるＰ型トランジスタＰＴｒ２をさらに有している。Ｐ型トランジスタＰＴｒ１のゲート電極４２２（後出）には、一端が制御部３０と接続された選択線ＳＬ１の他端が接続されている。同様に、Ｐ型トランジスタＰＴｒ２のゲート電極４２２には、一端が制御部３０と接続された選択線ＳＬ２の他端が接続されている。ＭＴＪ２１，２２は、それぞれ、制御線ＣＴＲＬと近い位置から順に並ぶ、ピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとを含んでいる。
【００１８】
図３は、半導体装置１のうち、不揮発性記憶部２０の近傍における断面構成を示している。図３に示したように、この半導体装置１は、例えば、階層ＬＶ１〜ＬＶ１１が順に積層された積層構造を有する。
【００１９】
階層ＬＶ１は、例えば単結晶シリコンなどの半導体材料からなる基板４１に、素子分離層４１１と、Ｐ型トランジスタＰＴｒ１の一部を構成するチャネル領域および一対の拡散層４１２Ａ，４１２Ｂとが形成されたものである。素子分離層４１１は素子分離領域に形成され、チャネル領域および一対の拡散層４１２Ａ，４１２Ｂはその素子分離領域に囲まれたアクティブ領域に形成されている。素子分離層４１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、例えばＳＴＩ（Shallow Trench Isolation）により形成されるものである。また、一対の拡散層４１２Ａ，４１２Ｂは、例えばシリコンに不純物が拡散してなるものである。階層ＬＶ１および階層ＬＶ２にはフリップフロップ回路３０がさらに含まれていてもよい。
【００２０】
階層ＬＶ２には、チャネル領域の上にゲート絶縁膜４２１とゲート電極４２２とが順に積層され、一対の拡散層４１２Ａ，４１２Ｂの上にソース電極４２３およびドレイン電極４２４が形成されている。ゲート絶縁膜４２１、ゲート電極４２２、ソース電極４２３およびドレイン電極４２４は、絶縁層Ｚ２によって埋設されている。但し、ソース電極４２３の表面およびドレイン電極４２４の表面は、いずれも、階層ＬＶ２と階層ＬＶ３との界面に露出している。
【００２１】
階層ＬＶ３には、ソース電極４２３の表面と接する金属層Ｍ１Ｅと、ドレイン電極４２４の表面と接する金属層Ｍ１Ｌとが形成されている。金属層Ｍ１Ｅ，Ｍ１Ｌの周囲は絶縁層Ｚ３により埋められている。
【００２２】
階層ＬＶ４には、金属層Ｍ１Ｌの表面と接するビアＶ２が形成されている。ビアＶ２の周囲は絶縁層Ｚ４により埋められている。
【００２３】
階層ＬＶ５には、ビアＶ２の上面と接する金属層Ｍ２が形成されている。金属層Ｍ２の周囲は絶縁層Ｚ５により埋められている。
【００２４】
階層ＬＶ６には、金属層Ｍ２の表面と接するビアＶ３が形成されている。ビアＶ３の周囲は絶縁層Ｚ６により埋められている。
【００２５】
階層ＬＶ７には、ビアＶ３の上面と接する金属層Ｍ３が形成されている。金属層Ｍ３の周囲は絶縁層Ｚ７により埋められている。
【００２６】
階層ＬＶ８には、金属層Ｍ３の表面と接するビアＶ４が形成されている。ビアＶ４の周囲は絶縁層Ｚ８により埋められている。
【００２７】
階層ＬＶ９には、ビアＶ４の上面と接する金属層Ｍ４が形成されている。金属層Ｍ４の周囲は絶縁層Ｚ９により埋められている。
【００２８】
階層ＬＶ１０には、金属層Ｍ４の表面と接するＭＴＪ２１が形成されている。ＭＴＪ２１の周囲は絶縁層Ｚ１０により埋められている。
【００２９】
階層ＬＶ１１には、ＭＴＪ２１の上面と接する金属層Ｍ５が形成されている。金属層Ｍ５の周囲は絶縁層Ｚ１１により埋められている。但し、金属層Ｍ５の上面は露出している。
【００３０】
ゲート絶縁膜４２１は、例えば酸化シリコン膜などよりなる。また、ゲート電極４２２、ソース電極４２３、ドレイン電極４２４、ならびにその他の金属層Ｍ１〜Ｍ５およびビアＶ２〜Ｖ４は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
【００３１】
ＭＴＪ２１，２２は、例えばスピン注入により後述する記憶層としてのフリー層Ｆの磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）である。ＭＴＪ２１，２２は、それぞれ、制御線ＣＴＲＬと近い位置、すなわち、上から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された、いわゆるトップピン構造を有している。なお、フリー層Ｆの表面やピンド層Ｐの表面を覆うように下地層や保護層をさらに含むようにしてもよい。ＭＴＪ２１，２２では、一軸異方性を有するフリー層Ｆの磁化ＦＪの向きを変化させることにより情報の記憶が行われる。具体的には、フリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとの相対的な角度（平行または逆平行）によって情報の「０」または「１」が規定される。例えばフリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとが平行である低抵抗状態を情報「０」と対応付け、フリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとが逆平行である高抵抗状態を情報「１」と対応付けることができる。
【００３２】
ピンド層Ｐは、フリー層Ｆの記憶情報（磁化ＦＪの方向）の基準とされるリファレンス層であり、磁化ＰＪの方向が例えば膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。フリー層Ｆは、流入するスピン偏極電流に応じて膜面垂直方向において自由に変化する磁化ＦＪを有する強磁性層である。また、トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切ると共に、トンネル電流を流すように機能する中間層である。
【００３３】
ＭＴＪ２１，２２では、例えば垂直磁化方式により記録情報が格納されるようになっている。すなわち、スピン偏極電流をフリー層Ｆからピンド層Ｐへ流すことにより、スピン偏極電子がピンド層Ｐからフリー層Ｆへ注入され、ピンド層Ｐの磁化ＰＪの方向とフリー層Ｆの磁化ＦＪの方向とが平行配列となる。一方、スピン偏極電流をピンド層Ｐからフリー層Ｆへ流すことにより、スピン偏極電子がフリー層Ｆからピンド層Ｐへ流れ、ピンド層Ｐの磁化ＰＪと平行なスピンを持つ電子は透過し、ピンド層Ｐの磁化ＰＪと逆反平行のスピンを持つ電子が反射される。その結果、ピンド層Ｐの磁化ＰＪの方向とフリー層Ｆの磁化ＦＪの方向とが逆平行配列となる。
【００３４】
フリー層Ｆおよびピンド層Ｐの構成材料としては、Ｎｉ（ニッケル），Ｆｅ（鉄）およびＣｏ（コバルト）などの強磁性元素の単体、これらの強磁性元素を含む合金（例えば、Ｃｏ−Ｆｅ，Ｃｏ−Ｆｅ−Ｎｉ，Ｆｅ−Ｐｔ，Ｎｉ−Ｆｅ等）、これらの合金に非磁性元素（例えば、タンタル，ホウ素，クロム，白金，シリコン，炭素，窒素等）を添加した化合物（例えば、Ｃｏ−Ｆｅ−Ｂ等）、Ｃｏ，ＦｅおよびＮｉのうちの１種以上を含む酸化物（例えばＦｅ−ＭｎＯ等のフェライト）、ハーフメタリック強磁性材料と呼ばれる一群の金属間化合物（例えばＮｉＭｎＳｂ，Ｃｏ2 ＭｎＧｅ，Ｃｏ2 ＭｎＳｉ，Ｃｏ2 ＣｒＡｌ等のホイスラー合金）、ならびにその他の酸化物（例えば（Ｌａ，Ｓｒ）ＭｎＯ3，ＣｒＯ2 ，Ｆｅ3 Ｏ4 等）が挙げられる。あるいは、上記材料にガドリニウム（Ｇｄ）がさらに添加されたものであってもよい。さらに、垂直磁気異方性を一層増加させるために、上記材料にＴｂ（テルビウム），Ｄｙ（ジスプロシウム）もしくはＨｏ（ホルミウム）等の重希土類を添加してもよい。また、フリー層Ｆおよびピンド層Ｐは単層構造であってもよいし、同種の材料または異種の材料からなる層を複数積層した多層構造であってもよい。また、フリー層Ｆおよびピンド層Ｐの構成材料は多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、ピンド層の構成材料としては、上述した材料以外にも、例えば、Ｃｏ−Ｔｂ、Ｃｏ−Ｐｔを挙げることができる。さらに、ピンド層は、積層フェリ構造［反強磁性的結合を有する積層構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれる］を有する構成であってもよいし、静磁結合構造を有する構成であってもよい。ピンド層に隣接するように反強磁性体層を配置してもよい。ピンド層Ｐに隣接して反強磁性体層を配置することにより、これらの２層の間に働く交換相互作用によって強い一方向の磁気的異方性を得ることができるからである。積層フェリ構造は、例えば、磁性体層／ルテニウム（Ｒｕ）層／磁性体層の３層構造（具体的には、例えば、ＣｏＦｅ／Ｒｕ／ＣｏＦｅの３層構造、ＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢの３層構造）を有し、ルテニウム層の厚さによって、２つの磁性体層の層間交換結合が、反強磁性的あるいは強磁性的になる構造である。また、２つの磁性体層において、磁性体層の端面からの漏洩磁界によって反強磁性的結合が得られる構造を、静磁結合構造と呼ぶ。反強磁性体層を構成する材料として、鉄−マンガン合金、ニッケル−マンガン合金、白金−マンガン合金、イリジウム−マンガン合金、ロジウム−マンガン合金、コバルト酸化物、ニッケル酸化物を挙げることができる。第１の配線（あるいは第２の配線）と反強磁性体層との間には、反強磁性体層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地膜を形成してもよい。
【００３５】
トンネルバリア層Ｉを構成する材料としては、ＡｌＯｘ（アルミニウム酸化物），ＡｌＮ（アルミニウム窒化物），ＭｇＯ（マグネシウム酸化物），マグネシウム窒化物，シリコン酸化物，シリコン窒化物，ＴｉＯ2，Ｃｒ2 Ｏ3 ，Ｇｅ，ＮｉＯ，ＣｄＯｘ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＢＮまたはＺｎＳ等の絶縁材料を挙げられる。トンネルバリア層Ｉは、例えば、スパッタリング法にて形成された金属膜を酸化もしくは窒化することにより得られる。より具体的には、絶層ＩをＡｌＯｘまたはＭｇＯにより構成する場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＣＰプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、ＡｌＯｘやＭｇＯをスパッタリング法にて成膜する方法などが挙げられる。
【００３６】
これらの層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。
【００３７】
（その他の部分の構成）
半導体装置１は、ビット線ＢＬ１と接続線ＳＬ１との間に設けられたＮ型トランジスタＮＴｒ３と、ビット線ＢＬ２と接続線ＳＬ２との間に設けられたＮ型トランジスタＮＴｒ４とをさらに備えている。Ｎ型トランジスタＮＴｒ３のゲート電極およびＮ型トランジスタＮＴｒ４のゲート電極は、いずれも、共通のワード線ＷＬと接続されている。
【００３８】
（半導体装置１のレイアウト）
再び図２を参照して、半導体装置１の面内方向におけるレイアウトについて説明する。半導体装置１において、４つのＰ型トランジスタＰＴｒ１〜ＰＴｒ４はそれぞれゲート電極４２２Ａ〜４２２Ｄを有し、４つのＮ型トランジスタＮＴｒ１〜ＮＴｒ４はそれぞれゲート電極４２２Ｅ〜４２２Ｈを有している。これら８つのゲート電極４２２Ａ〜４２２Ｈは、いずれも同じ方向（Ｙ軸方向）に沿って延在している。また、ゲート電極４２２Ａ〜４２２Ｄは、同一のＮ型ウェル領域ＮＷＥＬにおいて、各々の延在方向（Ｙ軸方向）と直交するＸ軸方向に並ぶように配置されている。本実施の形態では、図２の紙面左側から右側へ向かうように、ゲート電極４２２Ｂ、ゲート電極４２２Ｃ、ゲート電極４２２Ｄ、ゲート電極４２２Ａの順に配置されている。またゲート電極４２２Ｅ〜４２２Ｈは、同一のＰ型ウェル領域ＰＷＥＬにおいてＸ軸方向に並ぶように配置されている。本実施の形態では、図２の紙面左側から右側へ向かうように、ゲート電極４２２Ｈ、ゲート電極４２２Ｅ、ゲート電極４２２Ｆ、ゲート電極４２２Ｇの順に配置されている。Ｎ型ウェル領域ＮＷＥＬとＰ型ウェル領域ＰＷＥＬとは、Ｙ軸方向において隣り合うように配置されている。したがって、ゲート電極４２２Ｂの延長上にゲート電極４２２Ｈが配置され、ゲート電極４２２Ｃの延長上にゲート電極４２２Ｅが配置され、ゲート電極４２２Ｄの延長上にゲート電極４２２Ｆが配置され、ゲート電極４２２Ａの延長上にゲート電極４２２Ｇが配置されている。
【００３９】
外部の電源Ｖｄｄと接続される電源端子Ｔ１，Ｔ２は、Ｘ軸方向にならぶ４つのゲート電極４２２Ａ〜４２２Ｄの間に挟まれた位置に設けられている。図２では、中央に配置されたゲート電極４２２Ｃとゲート電極４２２Ｄとの間に挟まれた領域に設けられた例を示している。また、接地端子ＧＮＤは、Ｘ軸方向にならぶ４つのゲート電極４２２Ｅ〜４２２Ｈの間に挟まれた位置に設けられている。図２では、中央に配置されたゲート電極４２２Ｅとゲート電極４２２Ｆとの間の領域に設けられた例を示している。さらに、８つのゲート電極４２２Ａ〜４２２Ｈが形成された領域の外側に、ＭＴＪ２１，２２が設けられている。すなわちゲート電極４２２Ａ〜４２２Ｈは、Ｘ軸方向においてＭＴＪ２１とＭＴＪ２２との間に配置されている。
【００４０】
なお、選択線ＳＬ１と選択線ＳＬ２とを個別に設けるかわりに、共通化された選択線ＳＬを設けるようにしてもよい。その場合、選択線ＳＬは、図２に示したようにＸ軸方向に沿って延在し、ゲート電極４２２Ａおよびゲート電極４２２Ｂの双方と接続される。また、ワード線ＷＬは、選択線ＳＬと同様、Ｘ軸方向に沿って延在しており、ゲート電極４２２Ｇおよびゲート電極４２２Ｈの双方と接続されている。また、制御線ＣＴＲＬは、ＭＴＪ２１と重複するようにＹ軸方向に沿って延在する部分ＣＴＲＬ１と、ＭＴＪ２２と重複するようにＹ軸方向に沿って延在する部分ＣＴＲＬ２とを含むように設けられている。さらに、制御線ＣＴＲＬのうちの、部分ＣＴＲＬ１と部分ＣＴＲＬ２との間に、Ｙ軸方向に沿って延在する２つのビット線ＢＬ１，ＢＬ２が設けられている。
【００４１】
［半導体装置１の製造方法］
次に、図４Ａ〜図４Ｋを参照して、半導体装置１の製造方法について説明する。図４Ａ〜図４Ｋは、それぞれ、半導体装置１の製造方法における一工程を表す平面図である。
【００４２】
まず、図４Ａに示したように、基板４１の上に、Ｐ型トランジスタＰＴｒ１〜ＰＴｒ４およびＮ型トランジスタＮＴｒ１〜ＮＴｒ４を形成する。具体的には、Ｎ型ウェル領域ＮＷＥＬおよびＰ型ウェル領域ＰＷＥＬを取り囲むように素子分離層４１１が形成された基板４１を用意する。そののち、Ｎ型ウェル領域ＮＷＥＬの一部およびＰ型ウェル領域ＰＷＥＬの一部に、それぞれ拡散層４１２を形成する。次いで、拡散層４１２の上に、Ｐ型トランジスタＰＴｒ１〜ＰＴｒ４におけるソース電極４２３Ａ〜４２３Ｄおよびドレイン電極４２４Ａ〜４２４Ｄと、Ｎ型トランジスタＮＴｒ１〜ＮＴｒ４におけるソース電極４２３Ｅ〜４２３Ｈおよびドレイン電極４２４Ｅ〜４２４Ｈとを形成する。さらに、ソース電極４２３とドレイン電極４２４との間のチャネル領域における基板４１の上に、ゲート絶縁膜４２１を介してゲート電極４２２（４２２Ａ〜４２２Ｈ）を形成する。なお、図４Ａに示したように、一部のソース電極４２３とドレイン電極４２４とを共通化してもよい。さらに、ゲート電極４２２Ｃの上面およびゲート電極４２２Ｅの上面の双方と接するようにビアＶ１Ａを形成し、ゲート電極４２２Ｄの上面およびゲート電極４２２Ｆの上面の双方と接するようにビアＶ１Ｂを形成する。また、ゲート電極４２２Ａの一端上にビアＶ１Ｃを形成し、ゲート電極４２２Ｂの一端上にビアＶ１Ｄを形成し、ゲート電極４２２Ｇの一端上にビアＶ１Ｅを形成し、ゲート電極４２２Ｈの一端上にビアＶ１Ｆを形成する。
【００４３】
続いて、図４Ｂに示したように、金属層Ｍ１Ａ〜Ｍ１Ｐを所定の位置に形成する。具体的には、金属層Ｍ１Ａをソース電極４２３Ｃ（４２３Ｄ）上に形成し、金属層Ｍ１Ｂをドレイン電極４２４Ｅ（４２４Ｆ）上に形成し、金属層Ｍ１ＣをビアＶ１Ｂ上に形成し、金属層Ｍ１ＤをビアＶ１Ａ上に形成し、金属層Ｍ１Ｅをソース電極４２３Ａ（ドレイン電極４２４Ｄ）とソース電極４２３Ｆ（ドレイン電極４２４Ｇ）とを繋ぐように形成し、金属層Ｍ１Ｆをソース電極４２３Ｂ（ドレイン電極４２４Ｃ）とソース電極４２３Ｅ（ソース電極４２３Ｈ）とを繋ぐように形成し、金属層Ｍ１ＧをビアＶ１Ｃ上に形成し、金属層Ｍ１ＨをビアＶ１Ｅ上に形成し、金属層Ｍ１ＪをビアＶ１Ｄ上に形成し、金属層Ｍ１ＫをビアＶ１Ｆ上に形成し、金属層Ｍ１Ｌをドレイン電極４２４Ａ上に形成し、金属層Ｍ１Ｍをソース電極４２３Ｇ上に形成し、金属層Ｍ１Ｎをドレイン電極４２４Ｂ上に形成し、金属層Ｍ１Ｐをドレイン電極４２４Ｈ上に形成する。
【００４４】
続いて図４Ｃに示したように、ビアＶ２Ａ〜Ｖ２Ｐを、それぞれ金属層Ｍ１Ａ〜Ｍ１Ｐの上に形成する。
【００４５】
そののち、図４Ｄに示したように、金属層Ｍ２ＡをビアＶ２Ａの上に形成し、金属層Ｍ２ＢをビアＶ２Ｂの上に形成し、金属層Ｍ２ＣをビアＶ２ＣとビアＶ２Ｆとを繋ぐように形成し、金属層Ｍ２ＤをビアＶ２ＤとビアＶ２Ｅとを繋ぐように形成し、金属層Ｍ２ＥをビアＶ２Ｇの上に形成し、金属層Ｍ２ＦをビアＶ２Ｈの上に形成し、金属層Ｍ２ＧをビアＶ２Ｊの上に形成し、金属層Ｍ２ＨをビアＶ２Ｋの上に形成し、金属層Ｍ２ＪをビアＶ２Ｌの上に形成し、金属層Ｍ２ＫをビアＶ２Ｍの上に形成し、金属層Ｍ２ＬをビアＶ２Ｎの上に形成し、金属層Ｍ２ＭをビアＶ２Ｐの上に形成する。
【００４６】
次に、図４Ｅに示したように、ビアＶ３Ａを金属層Ｍ２Ａの上に形成し、ビアＶ３Ｂを金属層Ｍ２Ｂの上に形成し、ビアＶ３Ｅを金属層Ｍ２Ｅの上に形成し、ビアＶ３Ｆを金属層Ｍ２Ｆの上に形成し、ビアＶ３Ｇを金属層Ｍ２Ｇの上に形成し、ビアＶ３Ｈを金属層Ｍ２Ｈの上に形成し、ビアＶ３Ｊを金属層Ｍ２Ｊの上に形成し、ビアＶ３Ｋを金属層Ｍ２Ｋの上に形成し、ビアＶ３Ｌを金属層Ｍ２Ｌの上に形成し、ビアＶ３Ｍを金属層Ｍ２Ｍの上に形成する。
【００４７】
次に、図４Ｆに示したように、ビアＶ３Ａの上面と接するようにＹ軸方向に伸びる金属層Ｍ３Ａを形成する。この金属層Ｍ３Ａは、外部の電源Ｖｄｄと接続される電源線の一部を構成するものである。また、ビアＶ３Ｂの上面と接するようにＹ軸方向に伸びる金属層Ｍ３Ｂを形成する。この金属層Ｍ３Ｂは、接地されるアース線の一部を構成するものである。さらに、ビアＶ３Ｅ〜Ｖ３Ｍの上面とそれぞれ接するように、金属層Ｍ３Ｅ〜Ｍ３Ｍを形成する。
【００４８】
次に、図４Ｇに示したように、ビアＶ４Ｅ〜Ｖ４Ｍを、それぞれ金属層Ｍ３Ｅ〜Ｍ１Ｍの上に形成する。
【００４９】
次に、図４Ｈに示したように、ビアＶ４ＥとビアＶ４Ｇとを繋ぐように金属層Ｍ４Ａを形成し、ビアＶ４ＦとビアＶ４Ｈとを繋ぐように金属層Ｍ４Ｂを形成する。併せて、ビアＶ４Ｊ〜Ｖ４Ｍの上面とそれぞれ接するように、金属層Ｍ４Ｊ〜Ｍ４Ｍを形成する。ここで、金属層Ｍ４Ａは選択線ＳＬ１，ＳＬ２に相当し、金属層Ｍ４Ｂはワード線ＷＬに相当する。
【００５０】
次に、図４Ｊに示したように、ＭＴＪ２１を金属層Ｍ４Ｊの上に形成し、ＭＴＪ２２を金属層Ｍ４Ｌの上に形成し、ビアＶ５Ｋを金属層Ｍ４Ｋの上に形成し、ビアＶ５Ｍを金属層Ｍ４Ｍの上に形成する。
【００５１】
最後に、図４Ｋに示したように、ＭＴＪ２２の上に金属層Ｍ５Ａを形成し、ビアＶ５Ｍの上に金属層Ｍ５Ｂを形成し、ビアＶ５Ｋの上に金属層Ｍ５Ｃを形成し、ＭＴＪ２１の上に金属層Ｍ５Ｄを形成する。ここで、金属層Ｍ５Ｂはビット線ＢＬ２に相当し、金属層Ｍ５Ｃはビット線ＢＬ１に相当し、金属層Ｍ５Ａおよび金属層Ｍ５Ｄは制御線ＣＴＲＬに相当する。
【００５２】
以上により、半導体装置１が完成する。
【００５３】
［半導体装置１の動作］
（基本動作）
半導体装置１における動作は制御部３０からの指令により行われる。この半導体装置１では、電源を投入した状態であれば、フリップフロップ回路１０にデータを書き込み、保持し、または読み出すことができる。ノードＱ７とノードＱ８とは互いに相補し合う相補ノードである。ノードＱ７およびノードＱ８のうちのいずれか一方がハイレベルとなりたほうがローレベルとなることで、フリップフロップ回路１０は安定状態となり、データを記憶することができる。ワード線ＷＬをハイレベルとしＮ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４を導通状態とすることで、ビッド線ＢＬ１およびビット線ＢＬ２のデータがフリップフロップ回路１０に書き込まれる。また、ビッド線ＢＬ１の電位とビット線ＢＬ２の電位とを等しくして浮遊状態（フローティング状態）としつつ、ワード線ＷＬをハイレベルとしＮ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４を導通状態とすることで、フリップフロップ回路１０に書き込まれたデータをビッド線ＢＬ１およびビット線ＢＬ２に読み出すことができる。しかしながら電源を遮断してしまうと、フリップフロップ回路１０に書き込まれたデータは消失してしまう。そこで、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０において恒久的に保持するようにしている。
【００５４】
（不揮発性記憶部２０にデータを記憶させる方法）
次に、図５Ａおよび図５Ｂを参照して、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０におけるＭＴＪ２１およびＭＴＪ２２に記憶させる方法について説明する。ここでは、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。制御部３０は、電源Ｖｄｄからの電圧印加を遮断する前に以下の動作を行うことにより、不揮発性記憶部２０への書き込みを行う。なお、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。また、図５Ａおよび図５Ｂでは、導通状態の構成要素を実線で描き、遮断状態の構成要素を破線で描いている。なお、ローレベル“Ｌｖ＝Ｌ”の電位とは例えば接地電位であり、ハイレベル“Ｌｖ＝Ｈ”の電位とは例えば電源Ｖｄｄの電位である。
【００５５】
まず、図５Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１とＭＴＪ２１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、ＭＴＪ２１を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、ＭＴＪ２１の内部をフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電流Ｉ１が流れ、すなわちピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電子ｅ−が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に平行になるからである。なお、この際、ＭＴＪ２２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
【００５６】
次に、図５Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬからＭＴＪ２２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、ＭＴＪ２２を、抵抗値ＲH（＞ＲL ）を示す高抵抗状態とすることができる。これは、ＭＴＪ２２の内部をピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電流Ｉ２が流れ、すなわちフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電子ｅ−が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に逆平行になるからである。なお、この際、ＭＴＪ２１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
【００５７】
以上の操作により、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０に不揮発的に記憶させることができる。すなわち、こののち、電源Ｖｄｄからの電圧印加を遮断し、フリップフロップ回路１０に書き込まれたデータが消失しても、ＭＴＪ２１の低抵抗状態およびＭＴＪ２２の高抵抗状態は維持される。なお、上記の説明では、ＭＴＪ２１へのデータの記憶を先に行ったのちＭＴＪ２２へのデータの記憶を行うようにしたが、その順序を入れ替えてもよい。また、ＭＴＪ２１を低抵抗状態とすると共にＭＴＪ２２を高抵抗状態とするようにしたが、ＭＴＪ２１を高抵抗状態とすると共にＭＴＪ２２を低抵抗状態とするようにしてもよい。
【００５８】
（フリップフロップ回路１０にデータを読み出す方法）
不揮発性記憶部２０に不揮発的に記憶されたデータは、以下のようにしてフリップフロップ回路１０に再度読み出す（リストア）ことができる。以下、図６を参照して、ＭＴＪ２１およびＭＴＪ２２に記憶されたデータをフリップフロップ回路１０に読み出す方法について説明する。ここでは、ＭＴＪ２１が抵抗値ＲLを示す低抵抗状態にあり、ＭＴＪ２２が抵抗値ＲH を示す高抵抗状態にある場合を説明する。また、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。
【００５９】
まず、制御部３０により、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２をオン状態とすると共に、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。そののち、電源を投入してインバータ回路１１およびインバータ回路１２にローレベル“Ｌｖ＝Ｌ”の電位からハイレベル“Ｌｖ＝Ｈ”の電位に至るまで電圧を印加する。その際、低抵抗状態のＭＴＪ２１のほうが、高抵抗状態のＭＴＪ２２よりも先に立ち上がる。すなわち、図６に示したように、電源投入後、電源からノードＱ７およびノードＱ８へそれぞれ電流Ｉ４および電流Ｉ３が流れる。ＭＴＪ２１は低抵抗状態であり、ＭＴＪ２２は高抵抗状態であるので、ノードＱ７から制御線ＣＴＲＬへ流れる電流Ｉ５のほうがノードＱ８から制御線ＣＴＲＬへ流れる電流Ｉ６よりも大きい（Ｉ５＞Ｉ６）。これにより、ノードＱ７の電位が制御線ＣＴＲＬと同じハイレベル“Ｌｖ＝Ｈ”の電位に先に設定され、ノードＱ８の電位は、それに応じてローレベル“Ｌｖ＝Ｌ”の電位に設定される。このようにして、電源遮断前の状態、すなわち、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持され、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持された状態が正確に再現される。
【００６０】
［半導体装置１の作用および効果］
半導体装置１およびその製造方法では、フリップフロップ回路１０と制御線ＣＴＲＬとの間に不揮発性記憶部２０を設けるようにした。ここで、不揮発性記憶部２０は、互いに直列接続されたＰ型トランジスタＰＴｒ１およびＭＴＪ２１と、互いに直列接続されたＰ型トランジスタＰＴｒ２およびＭＴＪ２２とを有する。このため、半導体装置１におけるＰ型トランジスタとＮ型トランジスタとが同数となり、それら複数のＰ型トランジスタおよびＮ型トランジスタを規則的に、かつ、より狭い領域に配置することができる。よって、全体構成の小型化を図ることができる。
【００６１】
また、ＭＴＪ２１およびＭＴＪ２２は、それぞれ、制御線ＣＴＲＬと近い位置、すなわち、上から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された（並ぶ）、いわゆるトップピン構造を有している。このため、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２の電流特性とＭＴＪ２１，２２の電流特性とが一致し、ＭＴＪ２１，２２に対する書き込み電流の非対称性の問題が解消される。すなわち、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２は、制御線ＣＴＲＬからノードＱ１，Ｑ２へ向かう方向においてより大きな電流が流れ、ノードＱ１，Ｑ２から制御線ＣＴＲＬへ向かう方向にはあまり大きな電流が流れない特性を有する。一方、ＭＴＪ２１，２２では、高抵抗状態から低抵抗状態へ切り替わる際には比較的小さな書き込み電流で足りるが、低抵抗状態から高抵抗状態へ切り替わる際には比較的大きな書き込み電流が必要となる。本実施の形態では、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２においてより大きな電流が流れる方向と、ＭＴＪ２１，２２において比較的大きな書き込み電流が必要となる方向とが一致する。このため、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２の性能を効率的に利用することができ、結果として半導体装置１全体のコンパクト化に有利となる。さらに、本実施の形態では、ＭＴＪ２１，２２が、制御線ＣＴＲＬと近い位置から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された構造を有していることにより、以下の効果をも奏する。すなわち、フリップフロップ回路１０からＭＴＪ２１およびＭＴＪ２２に記憶されたデータを、ＭＴＪ２１およびＭＴＪ２２からフリップフロップ回路１０へ再度読み出す際、データの反転が防止される。これについて、図７Ａ，７Ｂおよび図８の参考例を参照して詳細に説明する。
【００６２】
図７Ａ，７Ｂおよび図８の参考例では、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。また、この参考例では、半導体装置１とは異なり、制御線ＣＴＲＬと近い位置から順にフリー層Ｆとトンネルバリア層Ｉとピンド層Ｐとが積層された構造を有するＭＴＪ１２１およびＭＴＪ１２２が設けられている。
【００６３】
このような参考例においてＭＴＪ１２１およびＭＴＪ１２２にデータを記憶させる際には、まず、図７Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１とＭＴＪ１２１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、ＭＴＪ１２１を、抵抗値ＲH を示す高抵抗状態とすることができる。これは、ＭＴＪ１２１の内部をピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電流Ｉ１が流れ、すなわちフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電子ｅ−が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に逆平行になるからである。なお、この際、ＭＴＪ１２２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
【００６４】
次に、図７Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬからＭＴＪ１２２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、ＭＴＪ１２２を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、ＭＴＪ１２２の内部をフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電流Ｉ１が流れ、すなわちピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電子ｅ−が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に平行になるからである。なお、この際、ＭＴＪ１２１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
【００６５】
不揮発性記憶部２０に不揮発的に記憶されたデータは、以下のようにしてフリップフロップ回路１０に再度読み出す（リストア）ことができる。以下、図８を参照して、ＭＴＪ１２１およびＭＴＪ１２２に記憶されたデータをフリップフロップ回路１０に読み出す方法について説明する。ここでは、ＭＴＪ１２１が抵抗値ＲH を示す高抵抗状態にあり、ＭＴＪ１２２が抵抗値ＲLを示す低抵抗状態にある場合を説明する。
【００６６】
まず、制御部３０により、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２をオン状態とすると共に、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。そののち、電源を投入してインバータ回路１１およびインバータ回路１２にローレベル“Ｌｖ＝Ｌ”の電位からハイレベル“Ｌｖ＝Ｈ”の電位に至るまで電圧を印加する。その際、低抵抗状態のＭＴＪ１２２のほうが、高抵抗状態のＭＴＪ１２１よりも先に立ち上がる。すなわち、図８に示したように、電源投入後、電源からノードＱ７およびノードＱ８へそれぞれ電流Ｉ４および電流Ｉ３が流れる。ＭＴＪ１２１は高抵抗状態であり、ＭＴＪ１２２は低抵抗状態であるので、ノードＱ７から制御線ＣＴＲＬへ流れる電流Ｉ５のほうがノードＱ８から制御線ＣＴＲＬへ流れる電流Ｉ６よりも小さい（Ｉ５＜Ｉ６）。これにより、ノードＱ８の電位が制御線ＣＴＲＬと同じハイレベル“Ｌｖ＝Ｈ”の電位に先に設定され、ノードＱ７の電位は、それに応じてローレベル“Ｌｖ＝Ｌ”の電位に設定される。この結果、電源遮断前の状態とは逆の状態、すなわち、ノードＱ８にハイレベル“Ｌｖ＝Ｈ”のデータが保持され、ノードＱ７にローレベル“Ｌｖ＝Ｌ”のデータが保持された状態となってしまう。
【００６７】
これに対し、本実施の形態では、上述したように所定の積層順序を有するＭＴＪ２１，２２を備えるようにしたので、フリップフロップ回路１０から不揮発性記憶部２０にストアされたデータを不揮発性記憶部２０からフリップフロップ回路１０へリストアする際、データの反転を防止し、正確なデータの再現が可能となっている。
【００６８】
＜２．変形例１＞
図９Ａは上記した半導体装置１の第１の変形例である半導体装置１Ａの回路図であり、図９Ｂは半導体装置１Ａの平面図であり、図９Ｃは半導体装置１Ａの要部断面図である。なお、図９Ｂでは、ゲート電極４２２などを含む階層を表し、他の階層における配線は破線または太い実線により省略して記載している。また、図９Ｃは、図９Ｂに示したIXC−IXC切断線に沿った矢視方向の断面を表している。上記半導体装置１では、ＭＴＪ２１をＰ型トランジスタＰＴｒ１と制御線ＣＴＲＬとの間に設け、ＭＴＪ２２をＰ型トランジスタＰＴｒ２と制御線ＣＴＲＬとの間に設けるようにした。これに対し、本変形例では、ＭＴＪ２１をＰ型トランジスタＰＴｒ１とノードＱ１との間に設け、ＭＴＪ２２をＰ型トランジスタＰＴｒ２とノードＱ２との間に設けるようにした。本変形例においても半導体装置１と同様に、ＭＴＪ２１およびＭＴＪ２２は、制御線ＣＴＲＬと近い位置から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層されて（並んで）いる。このため、半導体装置１Ａは、半導体装置１と同様の作用効果が得られる。但し、半導体装置１ＡにおけるＭＴＪ２１およびＭＴＪ２２は、その断面構造において、図９Ｃに示したように下層としてのピンド層Ｐの上に中間層としてのトンネルバリア層Ｉと上層としてのフリー層Ｆとが順に積層されたいわゆるボトムピン構造を有するとよい。ＭＴＪ２１，２２とノードＱ１，Ｑ２とを繋ぐ配線やＭＴＪ２１，２２とＰ型トランジスタＰＴｒ１，ＰＴｒ２とを繋ぐ配線の長さが短縮され、全体構成のコンパクト化に有利となるからである。
【００６９】
＜３．変形例２＞
次に、上記した半導体装置１の第２の変形例について説明する。半導体装置１では、不揮発性記憶部２０へのデータの記憶を行う際、制御線ＣＴＲＬの電位を、ローレベル“Ｌｖ＝Ｌ”の電位（接地電位）としたのちハイレベル“Ｌｖ＝Ｈ”の電位（電源Ｖｄｄの電位）とし、あるいはその逆の操作を行うようにした。また、不揮発性記憶部２０からのデータの読み出しを行う際、制御線ＣＴＲＬの電位をハイレベル“Ｌｖ＝Ｈ”の電位とした。これに対し、本変形例は、制御線ＣＴＲＬの電位を、ローレベル“Ｌｖ＝Ｌ”の電位（接地電位）とハイレベル“Ｌｖ＝Ｈ”の電位（電源Ｖｄｄの電位）との間の電位（以下、中間電位という。）に設定して、不揮発性記憶部２０へのデータの記憶および不揮発性記憶部２０からのデータの読み出しを行うものである。
【００７０】
本変形例では、不揮発性記憶部２０へのデータの記憶を行う際、ＭＴＪ２１を低抵抗状態とすると同時にＭＴＪ２２を高抵抗状態とすることができる。すなわち、一括してＭＴＪ２１およびＭＴＪ２２への書き込みを行うことができる。一方、不揮発性記憶部２０からのデータの読み出しを行う場合、データの反転を防止し、電源遮断前の状態が正確に再現される。
【００７１】
＜４．第２の実施の形態＞
［半導体装置２の構成］
図１０Ａ，１０Ｂを参照して、本開示の第２の実施の形態としての半導体装置２の構成について説明する。図１０Ａは、半導体装置２の回路構成を表したものである。図１０Ｂは、半導体装置２の要部断面構成を表したものである。
【００７２】
上記第１の実施の形態における半導体装置１は、不揮発性記憶素子としてＭＴＪ２１，２２を用いるようにした。これに対し、本実施の形態の半導体装置２では、ＭＴＪ２１，２２の替わりに、イオン層と絶縁層と電極層との積層構造を有する抵抗変化素子６１，６２を用いるようにした。半導体装置２はこの点を除き、他は半導体装置１と同様の構成を有する。以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
【００７３】
図１０Ａに示したように、抵抗変化素子６１，６２は、それぞれ、制御線ＣＴＲＬと近い位置から順に積層された電極層６５と絶縁層６４とイオン層６３とを含んでいる。ここで半導体装置２における抵抗変化素子６１，６２は、その断面構造において、図１０Ｂに示したように下層としてのイオン層６３の上に絶縁層６４と電極層６５とが順に積層された構造を有するとよい。イオン層６３は、例えばＣｕＴｅなどからなる層であり、絶縁層６４を介して電極層６５へ移動するイオン（例えばＣｕ２＋）を供給するものである。このイオンの移動量により抵抗変化素子６１，６２は抵抗変化を示す。
【００７４】
［半導体装置２の動作］
半導体装置２における基本動作は上記第１の実施の形態の半導体装置１と同様である。
【００７５】
図１１Ａおよび図１１Ｂを参照して、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０における抵抗変化素子６１および抵抗変化素子６２に記憶させる方法について説明する。ここでは、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。制御部３０は、電源Ｖｄｄからの電圧印加を遮断する前に以下の動作を行うことにより、不揮発性記憶部２０への書き込みを行う。なお、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。また、図１０Ａおよび図１０Ｂでは、導通状態の構成要素を実線で描き、遮断状態の構成要素を破線で描いている。なお、ローレベル“Ｌｖ＝Ｌ”の電位とは例えば接地電位であり、ハイレベル“Ｌｖ＝Ｈ”の電位とは例えば電源Ｖｄｄの電位である。
【００７６】
まず、図１１Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１と抵抗変化素子６１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、抵抗変化素子６１を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、抵抗変化素子６１の内部をイオン層６３、絶縁層６４、電極層６５の順に電流Ｉ１が流れ、すなわちイオン層６３から電極層６５へ向かうようにより多くの銅イオンＣｕ2+が流れるからである。なお、この際、抵抗変化素子６２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
【００７７】
次に、図１１Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬから抵抗変化素子６２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、抵抗変化素子６２を、抵抗値ＲH（＞ＲL ）を示す高抵抗状態とすることができる。これは、抵抗変化素子６２において電極層６５、絶縁層６４、イオン層６３の順に電流Ｉ２が流れ、すなわち銅イオンＣｕ2+が電極層６５から離れてイオン層６３へ向けて移動するからである。なお、この際、抵抗変化素子６１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
【００７８】
以上の操作により、半導体装置２においてもフリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０に不揮発的に記憶させることができる。また、半導体装置１と同様にして、半導体装置２においても不揮発性記憶部２０に不揮発的に記憶されたデータをフリップフロップ回路１０に再度読み出す（リストア）ことができる。
【００７９】
このように、半導体装置２は、半導体装置１と同様の作用効果を奏する。すなわち、抵抗変化素子６１および抵抗変化素子６２は、それぞれ、制御線ＣＴＲＬと近い位置から順に電極層６５と絶縁層６４とイオン層６３とが積層された（並ぶ）構造を有する。このため、フリップフロップ回路１０からＭＴＪ２１およびＭＴＪ２２に記憶されたデータを、ＭＴＪ２１およびＭＴＪ２２からフリップフロップ回路１０へ再度読み出す際、データの反転が防止される。よって、高い動作信頼性が確保される。
【００８０】
＜５．変形例３＞
図１２Ａは、上記した半導体装置２の変形例である半導体装置２Ａの回路図である。また、図１２Ｂは、半導体装置２Ａの要部断面構成を表したものである。上記半導体装置２では、抵抗変化素子６１をＰ型トランジスタＰＴｒ１と制御線ＣＴＲＬとの間に設け、抵抗変化素子６２をＰ型トランジスタＰＴｒ２と制御線ＣＴＲＬとの間に設けるようにした。これに対し、本変形例では、抵抗変化素子６１をＰ型トランジスタＰＴｒ１とノードＱ１との間に設け、抵抗変化素子６２をＰ型トランジスタＰＴｒ２とノードＱ２との間に設けるようにした。本変形例においても半導体装置２と同様に、抵抗変化素子６１および抵抗変化素子６２は、制御線ＣＴＲＬと近い位置から順に電極層６５と絶縁層６４とイオン層６３とが積層された（並ぶ）構造を有する。このため、半導体装置２Ａは、半導体装置２と同様の作用効果が得られる。なお、半導体装置２Ａにおける抵抗変化素子６１，６２は、その断面構造において、図１２Ｂに示したように下層としての電極層６５の上に絶縁層６４とイオン層６３とが順に積層された構造を有するとよい。
【００８１】
＜６．第３の実施の形態＞
［半導体装置３の構成］
図１３を参照して、本開示の第３の実施の形態としての半導体装置３の構成について説明する。図１３は、半導体装置３の要部断面構成を表したものであり、第１の実施の形態の半導体装置１を表す図３に相当する箇所を示している。
【００８２】
図１３に示したように、この半導体装置３は、例えば、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２を含む基板ユニットＵ１と、ＭＴＪ２１およびＭＴＪ２２を含む基板ユニットＵ２とが貼り合わされた、貼り合わせ構造を有する。ここでは、基板ユニットＵ１における接合面ＢＳ１と基板ユニットＵ２における接合面ＢＳ２とが対向して接合されている。接合面ＢＳ１と接合面ＢＳ２とは、例えば原子層堆積法（Atomic Layer Deposition：以下ＡＬＤ法）によって形成された絶縁性薄膜ＺＺを介して接合されている。但し、絶縁性薄膜ＺＺを介在させず、接合面ＢＳ１と接合面ＢＳ２とが直接的に接するようにしてもよい。なお、図１３では、Ｐ型トランジスタＰＴｒ２およびＭＴＪ２２を省略し、Ｐ型トランジスタＰＴｒ１およびＭＴＪ２１を含む断面を例示しているが、Ｐ型トランジスタＰＴｒ２およびＭＴＪ２２を含む断面の構成もこれと同様である。したがって、以下では、Ｐ型トランジスタＰＴｒ１およびＭＴＪ２１を含む断面について説明する。
【００８３】
基板ユニットＵ１は、例えば単結晶シリコンなどの半導体材料からなる基板４１に、Ｐ型トランジスタＰＴｒ１を含む素子形成層４２と、配線層４３とが順に形成されたものである。配線層４３の表面は接合面ＢＳ１を構成する。また、基板ユニットＵ１では、素子形成層４２が選択線ＳＬ１，ＳＬ２のほか、フリップフロップ回路３０をさらに含んでいてもよい。
【００８４】
基板４１には、素子分離層４１１に囲まれた素子領域に、Ｐ型トランジスタＰＴｒ１の一部を構成するチャネル領域および一対の拡散層４１２Ａ，４１２Ｂが形成されている。素子分離層４１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、例えばＳＴＩ（Shallow Trench Isolation）により形成されるものである。また、一対の拡散層４１２Ａ，４１２Ｂは、例えばシリコンに不純物が拡散してなるものである。素子形成層４２において、チャネル領域の上にゲート絶縁膜４２１とゲート電極４２２とが順に積層され、一対の拡散層４１２Ａ，４１２Ｂの上にソース電極４２３およびドレイン電極４２４が形成されている。ゲート絶縁膜４２１、ゲート電極４２２、ソース電極４２３およびドレイン電極４２４は、絶縁層４２５によって埋設されている。但し、ソース電極４２３の表面およびドレイン電極４２４の表面は、いずれも、素子形成層４２と配線層４３との界面に露出している。配線層４３は、ソース電極４２３の表面と接する配線４３１と、ドレイン電極４２４の表面と接する配線４３２と、パッド４３３と、配線４３２とパッド４３３とを繋ぐ接続部４３４とを有する。これら配線４３１、配線４３２、パッド４３３および接続部４３４は、絶縁層４３５，４３６によって埋設されている。但し、パッド４３３は、接合面ＢＳ１に露出した表面を有する。ゲート絶縁膜４２１は、例えば酸化シリコン膜などよりなる。また、ゲート電極４２２、ソース電極４２３、ドレイン電極４２４、配線４３１，４３２、パッド４３３、接続部４３４は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
【００８５】
一方、基板ユニットＵ２は、例えば絶縁材料からなる基板５１に、制御線ＣＴＲＬを含む配線層５２と、ＭＴＪ２１を含む素子形成層５３と、配線層５４とが順に形成されたものである。配線層５４の表面は接合面ＢＳ２を構成する。
【００８６】
配線層５２は、制御線ＣＴＲＬなどの配線５２１と、この配線５２１と接続された裏面を含む接続部５２２とが絶縁層５２３Ａ〜５２３Ｃに埋設されたものである。接続部５２２の表面は、配線層５２と素子形成層５３との界面に露出している。素子形成層５３は、接続部５２２の表面と接する裏面を含む配線５３１と、配線５３１の表面と接する裏面を含むＭＴＪ２１とを有する。配線５３１およびＭＴＪ２１は、絶縁層５３２によって埋設されている。さらに配線層５４は、接合面ＢＳ２に露出した表面を有するパッド５４１と、ＭＴＪ２１とパッド５４１とを繋ぐ接続部５４２とを有する。接続部５４２の裏面は、ＭＴＪ２１の表面と接している。パッド５４１および接続部５４２は、絶縁層５４３によって埋設されている。但し、パッド５４１は、接合面ＢＳ２に露出した表面を有する。配線５２１、接続部５２２、配線５３１、パッド５４１および接続部５４２は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
【００８７】
［半導体装置３の製造方法］
次に、図１４Ａ〜図１４Ｃを参照して、半導体装置３の製造方法について説明する。図１４Ａ〜図１４Ｃは、それぞれ、半導体装置３の製造方法における一工程を表す平面図である。
【００８８】
まず、図１４Ａに示したように、基板４１の上にＰ型トランジスタＰＴｒ１〜ＰＴｒ４およびＮ型トランジスタＮＴｒ１〜ＮＴｒ４を含む素子形成層４２と、配線層４３とを順に形成し、基板ユニットＵ１を得る。次に、例えばＡＬＤ法を使用して接合面ＢＳ１を覆うように絶縁性薄膜ＺＺ１を成膜する。
【００８９】
ここで、ＡＬＤ法の手順について、概略を説明する。まず、成膜される薄膜の構成元素を含有する第１反応物と第２反応物とを準備する。成膜工程として、基板上に、第１反応物を含むガスを供給して吸着反応させる第１工程と、第２反応物を含むガス供給して吸着反応させる第２工程とがあり、この工程の間には不活性ガスを流して、未吸着の反応物をパージする。この成膜工程を１サイクル行なうことで原子層１層を堆積させ、繰り返すことにより所望膜厚の成膜をする。なお、第１工程と第２工程は、どちらを先に行なってもよい。このようなＡＬＤ法の適用により、極めて薄い絶縁性薄膜ＺＺ１を均質に、再現性よく成膜できる。
【００９０】
以下に、一例として、酸化膜または窒化膜からなる絶縁性薄膜ＺＺ１のＡＬＤ法による成膜条件について、具体的に説明する。絶縁性薄膜ＺＺ１が酸化膜（ＳｉＯ2、ＨｆＯ2等）からなる場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物またはＨｆ含有反応物とし、第２反応物をＯ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、ＳｉＯ2またはＨｆＯ2からなる絶縁性薄膜ＺＺ１を成膜する。ここで、Ｓｉ含有反応物は、例えば、シラン（ＳｉＨ4）、ジクロロシラン（Ｈ2ＳｉＣｌ2）等のガス状で供給可能な物質を用いる。Ｈｆ含有反応物は、テトラキスジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ3）2］4等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
【００９１】
一方、窒化膜（ＳｉＮ等）からなる絶縁性薄膜ＺＺ１を成膜する場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物とし、第２反応物をＮ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、窒化膜（ＳｉＮ）からなる絶縁性薄膜ＺＺ１に成膜する。ここで、Ｎ含有反応物は、例えば、窒素ガスやアンモニアガス等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
【００９２】
このようなＡＬＤ法により、接合面ＢＳ１を覆うように極めて薄く均質な絶縁性薄膜ＺＺ１を成膜することができる。
【００９３】
続いて、図１４Ｂに示したように、基板５１上に、制御線ＣＴＲＬを含む配線層５２と、ＭＴＪ２１を含む素子形成層５３と、配線層５４とを順に形成することにより、基板ユニットＵ２を得る。そののち、例えば上述したＡＬＤ法を使用して接合面ＢＳ２を覆うように絶縁性薄膜ＺＺ２を成膜する。
【００９４】
こののち、基板ユニットＵ１と基板ユニットＵ２との貼り合わせを行う。ここでは、例えば図１４Ｃに示したように、基板ユニットＵ２を上下反転させ、基板ユニットＵ１の絶縁性薄膜ＺＺ１と基板ユニットＵ２の絶縁性薄膜ＺＺ２とを対向させる。その際、パッド４３３とパッド５４１とが対向するように、面内方向における位置合わせを行う。
【００９５】
基板ユニットＵ１と基板ユニットＵ２との位置合わせの後、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とを当接させ、当接させた状態のまま熱処理を行う。熱処理は、例えばパッド４３３およびパッド５４１がＣｕを主体とする材料で構成される場合、２００℃〜６００℃で１〜５時間程度保持する。このような熱処理は、加圧雰囲気下で行ってもよい。また、パッド４３３とパッド５４１とを互いに押し付けあうように付勢した状態で行ってもよい。これにより、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とが接合され、一体となった絶縁性薄膜ＺＺとなる。この結果、基板ユニットＵ１と基板ユニットＵ２との貼り合わせが完了する。なお、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とは互いに同種の材料からなるものでもよいし、異種材料からなるものでもよい。
【００９６】
［半導体装置３の作用効果］
このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。また、半導体装置３では、基板ユニットＵ２において、基板５１上にＭＴＪ２１，２２を形成する際、ピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に積層することができる。このため、フリー層Ｆ、ピンド層Ｐ、トンネルバリア層Ｉの順に積層する場合と比較して、応答性および動作安定性に優れたＭＴＪ２１，２２が比較的容易に得られる。
【００９７】
＜７．第４の実施の形態＞
［半導体装置４の構成］
図１５Ａ，１５Ｂを参照して、本開示の第４の実施の形態としての半導体装置４の構成について説明する。図１５Ａは半導体装置４の要部断面構成を表したものであり、図１５Ｂは半導体装置４の要部平面構成を表す。図１５Ａは、図１５Ｂに示したＸＶＡ−ＸＶＡ切断線に沿った矢視方向の断面図に相当する。なお、図１５Ａおよび図１５Ｂでは、半導体装置４の要部であるフィン電界効果トランジスタ（Ｆｉｎ−ＦＥＴ）８０の近傍のみを記載し、他は省略している。
【００９８】
半導体装置４は、Ｐ型トランジスタＰＴｒ１〜ＰＴｒ４およびＮ型トランジスタＮＴｒ１〜ＮＴｒ４としてＦｉｎ−ＦＥＴ８０を用いる。半導体装置４は、この点を除き、他は半導体装置１と同様の構成を有する。Ｆｉｎ−ＦＥＴ８０は、例えば素子分離層４１１を含む基板４１上の第１の階層ＬＶ２１に設けられている。Ｆｉｎ−ＦＥＴ８０は、例えば、Ｓｉ（シリコン）よりなるフィン８１と、ゲート電極８２Ｇ，ソース電極８２Ｓおよびドレイン電極８２Ｄとを有し、絶縁膜Ｚ１１に埋設されている。
【００９９】
フィン８１は、平板状をなし、その裏面が半導体材料からなる基板４１と接するように複数立設している。複数のフィン８１は、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の延伸方向と交差するＹ軸方向にフィン８１を跨ぐように延伸されている。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の裏面以外の面、すなわちフィン８１が基板４１と接する面以外の面を覆っている。
【０１００】
第２の階層ＬＶ２１の上には、第２の階層ＬＶ２２が形成されている。第２の階層ＬＶ２２には、ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄとそれぞれ接続されたコンタクト層８３Ｇ，８３Ｓ，８３Ｄが設けられている。コンタクト層８３Ｇ，８３Ｓ，８３Ｄの周囲は絶縁層Ｚ１２が占めている。
【０１０１】
このようなＦｉｎ−ＦＥＴ８０を用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。また、Ｆｉｎ−ＦＥＴ８０ではゲート電極８２Ｇ，ソース電極８２Ｓおよびドレイン電極８２Ｄが規則正しく配列されている。したがって、Ｐ型トランジスタＰＴｒ１〜ＰＴｒ４およびＮ型トランジスタＮＴｒ１〜ＮＴｒ４をより狭小な領域に形成することができ、高集積化された半導体装置４が得られる。
【０１０２】
＜８．第５の実施の形態＞
図１６は、本開示の第５の実施の形態としての半導体装置５の断面構成を表したものである。半導体装置５は、Ｆｉｎ−ＦＥＴ８０の代わりにナノワイヤ（Nano-wire）ＦＥＴであるトランジスタ８０Ａを備える点において、上記第４の実施の形態の半導体装置４と異なる。具体的には、半導体装置５では、絶縁膜Ｚ１０がフィン８１の裏面８１Ｂと基板４１との間に設けられている。さらに、基板４１の一部に電極８４が埋設されている。ゲート電極８４は、絶縁膜Ｚ１０を挟んでゲート電極８２Ｇと対向する位置に埋設されている。その他の点については、半導体装置４と同様の構成である。
【０１０３】
このような半導体装置５においても、高集積化を図ることができる。
【０１０４】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【０１０５】
例えば、本開示のフリップフロップ回路は上記実施の形態等において説明したものに限定されるものではない。例えば、図１７に示した半導体装置６のように、Ｄラッチ回路７１，７２を有するマスタースレーブ型フリップフロップ回路７０を採用することもできる。なお、図１７に示した半導体装置６では、ＭＴＪ２１とＰ型トランジスタＰＴｒ１との位置を入れ替えてもよいし、ＭＴＪ２２とＰ型トランジスタＰＴｒ２との位置を入れ替えてもよい。また、ＭＴＪ２１，２２の替わりに、上記第２の実施の形態で説明した抵抗変化素子６１，６２を採用してもよい。
【０１０６】
本開示は、上記実施の形態で説明した構成要素の全てを備える必要はなく、また、他の構成要素をさらに備えていてもよい。
【０１０７】
加えて、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。
【０１０８】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
【０１０９】
（１）
第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
制御線と、
前記第１のノードと前記制御線との間に設けられた第１のＰ型トランジスタと、
前記第１のノードと前記制御線との間に設けられ、前記第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、
前記第２のノードと前記制御線との間に設けられた第２のＰ型トランジスタと、
前記第２のノードと前記制御線との間に設けられ、前記第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子と
を備え、
前記第１の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である
半導体装置。
（２）
前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記制御線との間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のフリー層と前記第１のトンネルバリア層と前記第１のピンド層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１のイオン層と前記第１の絶縁層と前記第１の電極層とを含む前記第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記制御線との間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のフリー層と前記第２のトンネルバリア層と前記第２のピンド層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２のイオン層と前記第２の絶縁層と前記第２の電極層とを含む前記第２の抵抗変化素子である
上記（１）記載の半導体装置。
（３）
前記第１のＰ型トランジスタは、前記第１のノードおよび前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
前記第２のＰ型トランジスタは、前記第２のノードおよび前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
上記（２）記載の半導体装置。
（４）
前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記第１のノードとの間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のピンド層と前記第１のトンネルバリア層と前記第１のフリー層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１の電極層と前記第１の絶縁層と前記第１のイオン層とを含む前記第１の抵抗変化素子であり、
前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記第２のノードとの間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のピンド層と前記第２のトンネルバリア層と前記第２のフリー層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２の電極層と前記第２の絶縁層と前記第２のイオン層とを含む前記第２の抵抗変化素子である
上記（１）記載の半導体装置。
（５）
前記第１のＰ型トランジスタは、前記制御線および前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
前記第２のＰ型トランジスタは、前記制御線および前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
上記（４）記載の半導体装置。
（６）
前記第１のインバータ回路は、互いに並列接続された第３のＰ型トランジスタおよび第１のＮ型トランジスタを含み、
前記第２のインバータ回路は、互いに並列接続された第４のＰ型トランジスタおよび第２のＮ型トランジスタを含む
上記（１）から（５）のいずれか１つに記載の半導体装置。
（７）
第１のビット線と、
前記第１のビット線と前記第１の接続線との間に設けられた第３のＮ型トランジスタと、
第２のビット線と、
前記第２のビット線と前記第２の接続線との間に設けられた第４のＮ型トランジスタと
をさらに備えた
上記（６）記載の半導体装置。
（８）
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
制御部と
をさらに備え、
前記制御部は、前記電源を遮断する前に、
前記第１のＰ型トランジスタをオン状態とすると共に前記制御線を第１の電位に設定して前記第１のノードから前記制御線へ第１の電流を流すことにより、前記第１の不揮発性記憶素子を第１の抵抗値を示す第１の抵抗状態とし、
前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第１の電位と同等以上の第２の電位に設定して前記制御線から前記第２のノードへ第２の電流を流すことにより、前記第２の不揮発性記憶素子を前記第１の抵抗値よりも高い第２の抵抗値を示す第２の抵抗状態とする
上記（７）記載の半導体装置。
（９）
前記制御部は、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第２の電位に設定したのち、前記電源を投入して前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加することにより、前記第１のノードの電位および前記第２のノードの電位を設定する
上記（８）記載の半導体装置。
（１０）
前記第１から第４のＰ型トランジスタは、それぞれ、第１から第４のゲート電極を有し、
前記第１から第４のＮ型トランジスタは、それぞれ、第５から第８のゲート電極を有し、
第１から第８のゲート電極は、いずれも、第１の方向に沿って延在している
上記（７）記載の半導体装置。
（１１）
Ｐ型ウェル領域と、前記第１の方向において前記Ｐ型ウェル領域と隣り合うＮ型ウェル領域とをさらに備え、
前記第１から第４のＰ型トランジスタは、前記Ｎ型ウェル領域に配置され、
前記第１から第４のＮ型トランジスタは、前記Ｐ型ウェル領域に配置され、
前記第１から第４のゲート電極は、前記第１の方向と直交する第２の方向に並ぶように配置され、
前記第５から第８のゲート電極は、前記第２の方向に並ぶように配置されている
上記（１０）記載の半導体装置。
（１２）
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
接地端子と
をさらに備え、
前記電源端子は、前記第２の方向において、前記第１から第４のゲート電極のうちのいずれか１つと、前記第１から第４のゲート電極のうちの他の１つとの間に設けられており、
前記接地端子は、前記第２の方向において、前記第５から第８のゲート電極のうちのいずれか１つと、前記第５から第８のゲート電極のうちの他の１つとの間に設けられている
上記（１１）記載の半導体装置。
（１３）
前記第１から第４のゲート電極は、前記第２の方向において、前記第１の不揮発性記憶素子と前記第２の不揮発性記憶素子との間に配置されている
上記（１１）または（１２）に記載の半導体装置。
（１４）
前記第１のゲート電極および前記第２のゲート電極の双方と接続され、前記第２の方向に沿って延在する一の選択線と、
前記第７のゲート電極および前記第８のゲート電極の双方と接続され、前記第２の方向に沿って延在する一のワード線と、
前記第３のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第１のビット線と、
前記第４のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第２のビット線と
をさらに備えた
上記（１１）から（１３）のいずれか１つに記載の半導体装置。
（１５）
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
前記制御部は、前記制御線を、前記第１の電位として接地電位に設定し、前記第２の電位として前記電源の電位に設定する
上記（９）記載の半導体装置。
（１６）
前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
前記制御部は、前記制御線を、前記１の電位および前記第２の電位として接地電位と前記電源の電位との間の中間電位に設定する
上記（９）記載の半導体装置。
（１７）
第１の基板ユニットと第２の基板ユニットとの貼り合わせ構造を有し、
前記第１の基板ユニットは、第１の基板と、前記第１の基板の上に形成された前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタとを含み、
前記第２の基板ユニットは、第２の基板と、前記第２の基板の上に形成された前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子を含む
上記（１）から（１６）のいずれか１つに記載の半導体装置。
（１８）
前記第１の基板ユニットは、前記第２の基板ユニットと対向する第１の接合面に露出した第１のパッドを有し、
前記第２の基板ユニットは、前記第１の基板ユニットと対向する第２の接合面に露出した第２のパッドを有する
上記（１７）記載の半導体装置。
（１９）
第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
制御線と、
前記第１のノードと前記制御線との間に設けられた第１の第１導電型トランジスタと、
前記第１のノードと前記制御線との間に設けられ、前記第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、
前記第２のノードと前記制御線との間に設けられた第２の第１導電型トランジスタと、
前記第２のノードと前記制御線との間に設けられ、前記第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、
第１のビット線と、
前記第１のビット線と前記第１の接続線との間に設けられた第１の第２導電型トランジスタと、
第２のビット線と、
前記第２のビット線と前記第２の接続線との間に設けられた第２の第２導電型トランジスタと
を備え、
前記第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、
前記第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む
半導体装置。
（２０）
半導体基板をさらに備え、
前記第１から第４のＰ型トランジスタおよび前記第１から第４のＮ型トランジスタは、それぞれ、第１の方向に延伸されたゲート電極、ソース電極およびドレイン電極と、第２の方向に延伸されたフィンとを有し、
前記フィン、ゲート電極、ソース電極およびドレイン電極の各々の裏面は前記半導体基板と接し、
前記ゲート電極、前記ソース電極および前記ドレイン電極は、いずれも、前記フィンの裏面以外の面を覆っている
上記（１０）から（１４）のいずれか１つに記載の半導体装置。
【０１１０】
本出願は、日本国特許庁において２０１４年１１月２０日に出願された日本特許出願番号２０１４−２３５３０９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【０１１１】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
2016080146.tif 000003
【図２】
2016080146.tif 000004
【図３】
2016080146.tif 000005
【図４Ａ】
2016080146.tif 000006
【図４Ｂ】
2016080146.tif 000007
【図４Ｃ】
2016080146.tif 000008
【図４Ｄ】
2016080146.tif 000009
【図４Ｅ】
2016080146.tif 000010
【図４Ｆ】
2016080146.tif 000011
【図４Ｇ】
2016080146.tif 000012
【図４Ｈ】
2016080146.tif 000013
【図４Ｊ】
2016080146.tif 000014
【図４Ｋ】
2016080146.tif 000015
【図５Ａ】
2016080146.tif 000016
【図５Ｂ】
2016080146.tif 000017
【図６】
2016080146.tif 000018
【図７Ａ】
2016080146.tif 000019
【図７Ｂ】
2016080146.tif 000020
【図８】
2016080146.tif 000021
【図９Ａ】
2016080146.tif 000022
【図９Ｂ】
2016080146.tif 000023
【図９Ｃ】
2016080146.tif 000024
【図１０Ａ】
2016080146.tif 000025
【図１０Ｂ】
2016080146.tif 000026
【図１１Ａ】
2016080146.tif 000027
【図１１Ｂ】
2016080146.tif 000028
【図１２Ａ】
2016080146.tif 000029
【図１２Ｂ】
2016080146.tif 000030
【図１３】
2016080146.tif 000031
【図１４Ａ】
2016080146.tif 000032
【図１４Ｂ】
2016080146.tif 000033
【図１４Ｃ】
2016080146.tif 000034
【図１５Ａ】
2016080146.tif 000035
【図１５Ｂ】
2016080146.tif 000036
【図１６】
2016080146.tif 000037
【図１７】
2016080146.tif 000038
【国際調査報告】
2016080146.tif 000039
2016080146.tif 000040
2016080146.tif 000041
2016080146.tif 000042