(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
第１の導電型の基板であって、第２の導電型の第１の領域と、前記第１の領域から離間している前記第２の導電型の第２の領域と、を有し、それらの間にチャネル領域を形成する、第１の導電型の基板と、
前記第１の領域に隣接した前記チャネル領域の第１の部分上に配設され、そこから絶縁された浮遊ゲートと、
前記第２の領域に隣接した前記チャネル領域の第２の部分上に配設された選択ゲートであって、金属材料で形成され、二酸化シリコンの層及びｈｉｇｈ−Ｋ絶縁材料の層によって前記チャネル領域の前記第２の部分から絶縁されている選択ゲートと、
前記浮遊ゲート上に配設されてそこから絶縁された制御ゲートと、
前記第１の領域上に配設されてそこから絶縁され、前記浮遊ゲートに横方向に隣接して配設され、そこから絶縁された消去ゲートと、を含み、
前記消去ゲートがポリシリコン材料で形成されており、二酸化シリコンによってのみ、前記浮遊ゲートから絶縁されており、そして、前記消去ゲートの上面に配設されたシリサイドを含む、不揮発性メモリセル。
【請求項２】
前記ｈｉｇｈ−Ｋ絶縁材料が、ＨｆＯ2、ＺｒＯ2、及びＴｉＯ2のうちの少なくとも１つである、請求項１に記載のメモリセル。
【請求項３】
前記選択ゲートの上面が、前記基板上の、前記消去ゲートの前記上面より高い位置にある、請求項１に記載のメモリセル。
【請求項４】
前記第２の領域の前記基板の一部に配設されたシリサイドを更に含む、請求項１に記載のメモリセル。
【請求項５】
前記選択ゲートの底面及び側面に沿って延在する仕事関数金属層を更に含む、請求項１に記載のメモリセル。
【請求項６】
不揮発性メモリセルを形成する方法であって、
第１の導電型の基板内に、第２の導電型の、離間した第１の領域及び第２の領域を形成することであって、それらの間にチャネル領域を画定する、ことと、
前記第１の領域に隣接した前記チャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、
前記浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、
前記第１の領域及び前記浮遊ゲートの部分上に二酸化シリコンを形成することと、
前記第２の領域に隣接する前記チャネル領域の第２の部分上に二酸化シリコンを形成することと、
前記第１の領域及び前記浮遊ゲートの前記部分上に形成された前記二酸化シリコン上、及び前記チャネル領域の前記第２の部分上に形成された前記二酸化シリコン上にｈｉｇｈ−Ｋ絶縁材料の層を形成することと、
前記第１の領域及び前記浮遊ゲートの前記部分上に形成された前記二酸化シリコン上の前記ｈｉｇｈ−Ｋ絶縁材料を除去することと、
前記チャネル領域の前記第２の部分上にある前記二酸化シリコン上の前記ｈｉｇｈ−Ｋ絶縁材料上に配設された第１のポリシリコンのブロック及び、前記第１の領域上及び前記浮遊ゲートの前記部分上にある前記二酸化シリコン上に配設された第２のポリシリコンのブロックを形成することであって、前記第２のポリシリコンのブロックは、前記第１の部分の上に配設されてそこから絶縁されており、前記浮遊ゲートに対して横方向に隣接して配設されてそこから絶縁されており、かつ前記二酸化シリコンによってのみ、前記浮遊ゲートから絶縁されている、前記第１及び第２のポリシリコンのブロックを形成するとことと、
前記第１のポリシリコンのブロックを除去して、前記第１のポリシリコンのブロックを金属材料のブロックに置換することと、
前記第２のポリシリコンのブロックの上面にシリケイドを形成することと、を含み、
前記金属材料のブロックが選択ゲートであり、前記第２のポリシリコンのブロックが消去ゲートである、方法。
【請求項７】
前記ｈｉｇｈ−Ｋ絶縁材料の層が、ＨｆＯ2、ＺｒＯ2、及びＴｉＯ2のうちの少なくとも１つである、請求項６に記載の方法。
【請求項８】
前記金属材料のブロックの上面が、前記基板上の、前記第２のポリシリコンのブロックの前記上面よりも高い位置にある、請求項６に記載の方法。
【請求項９】
前記第２の領域の前記基板の一部分上にシリサイドを形成することを更に含む、請求項６に記載の方法。
【請求項１０】
前記金属材料のブロックの底面及び側面に沿って延在する仕事関数金属層を形成することを更に含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有する不揮発性フラッシュメモリセルに関する。
【背景技術】
【０００２】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例として、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。浮遊ゲートの上にオーバーハングを有する消去ゲートも当業者に既知である。例として、米国特許第５，２４２，８４８号を参照されたい。これらの３つの特許は、いずれもその全体が参照によって本明細書に援用される。
【０００３】
二酸化シリコンは、スプリットゲート不揮発性フラッシュメモリの選択ゲートのゲート誘電体（ＷＬ（ワード線）とも呼ばれる）として使用されてきた。フラッシュメモリセルのサイズが縮小されるにつれ、ゲートキャパシタンスを増大してより高い電流駆動に対応するように、二酸化シリコンの厚さは薄くなっている。ただし、選択ゲート酸化物が２ｎｍを下回るまで削減されると、酸化物漏洩電流が有意に増加する。以下に記述するとおり、二酸化シリコンをゲートラスト、すなわち置換用金属ゲート（ＨＫＭＧ−Ｈｉｇｈ−Ｋ  Ｍｅｔａｌ  Ｇａｔｅ）と置換することにより、漏洩を軽減することができ、同時にセルの読み出し電流用に選択ゲートの電流駆動を拡張することができる。
【０００４】
したがって、メモリセルのサイズ縮小を継続しながら、メモリセルの性能を高めることが本発明の目的の１つである。
【発明の概要】
【課題を解決するための手段】
【０００５】
不揮発性メモリセルは、間にチャネル領域を形成する第２の導電型の第１の領域及び第１の領域から離間した第２の導電型の第２の領域と、第１の領域に隣接したチャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートと、第２の領域に隣接したチャネル領域の第２の部分上に配設された選択ゲートであって、金属材料で形成され、二酸化シリコンの層及びｈｉｇｈ−Ｋ（高誘電率）絶縁材料の層によってチャネル領域の第２の部分から絶縁されている選択ゲートと、浮遊ゲート上に配設されてそこから絶縁された制御ゲートと、第１の領域上に配設されてそこから絶縁され、浮遊ゲートに横方向に隣接して配設され、そこから絶縁された消去ゲートと、を有する、第１の導電型の基板を含む。
【０００６】
不揮発性メモリセルを形成する方法は、第１の導電型の基板内に、第２の導電型の、離間した第１及び第２の領域を形成することと、それらの間にチャネル領域を画定することと、第１の領域に隣接したチャネル領域の第１の部分上に配設されてそこから絶縁された浮遊ゲートを形成することと、浮遊ゲート上に配設されてそこから絶縁された制御ゲートを形成することと、第２の領域に隣接したチャネル領域の第２の部分上に配設されてそこから絶縁されたポリシリコンの第１のブロックを形成することと、第１の領域上に配設されてそこから絶縁され、浮遊ゲートに横方向に隣接して配設され、そこから絶縁された、ポリシリコンの第２のブロックを形成することと、ポリシリコンの第１のブロックを除去して、ポリシリコンの第１のブロックを金属材料のブロックと置換することと、金属材料のブロックと、二酸化シリコンの層及びｈｉｇｈ−Ｋ絶縁材料の層を含むチャネル領域の第２の部分との間に絶縁層を形成することと、を含む。
【０００７】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付の図面を見直すことにより明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｂ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｃ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｄ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｅ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｆ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｇ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｈ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｉ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｊ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｋ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｌ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図１Ｍ】本発明のメモリセルを形成する工程を示す、横断面図である。
【図２Ａ】本発明のメモリセルの別の実施形態を形成する工程を示す、横断面図である。
【図２Ｂ】本発明のメモリセルの別の実施形態を形成する工程を示す、横断面図である。
【図２Ｃ】本発明のメモリセルの別の実施形態を形成する工程を示す、横断面図である。
【図２Ｄ】本発明のメモリセルの別の実施形態を形成する工程を示す、横断面図である。
【図３Ａ】本発明のメモリセルの第２の別の実施形態を形成する工程を示す、横断面図である。
【図３Ｂ】本発明のメモリセルの第２の別の実施形態を形成する工程を示す、横断面図である。
【発明を実施するための形態】
【０００９】
図１Ａ〜１Ｍを参照すると、選択ゲート及び消去ゲートが高導電性の金属材料で形成されているメモリセルを作製するためのプロセスにおける工程の横断面図が示されている。本プロセスは、二酸化シリコン（酸化物）１２の層をＰ型単結晶シリコンの基板１０の上に形成することから始める。その後、図１Ａに示すように、ポリシリコン（又はアモルファスシリコン）の第１の層１４が、二酸化シリコンの層１２上に形成される。ポリシリコンの第１の層１４は、その後、図１Ａの図に垂直の方向にパターン化される。
【００１０】
二酸化シリコン（又は更には、ＯＮＯ（酸化物、窒化物、酸化物）などの複合層）などの別の絶縁層１６は、ポリシリコンの第１の層１４上に形成される。次に、ポリシリコンの第２の層１８が、酸化物層１６上に形成される。別の絶縁層２０は、ポリシリコンの第２の層１８上に形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層２０は窒化ケイ素２０ａ、二酸化シリコン２０ｂ、及び窒化ケイ素２０ｃを含む複合層である。この結果得られた構造を図１Ｂに示す。ハードマスクは、酸化シリコン２０ｂ及び窒化ケイ素２０ｃの複合層であり得る。ハードマスクはまた、厚い窒化ケイ素層２０ａで形成され得る。
【００１１】
フォトレジスト材料（図示せず）が構造上にコーティングされ、フォトレジスト材料の選択された部分を露出させるマスキング工程が実行される。フォトレジストは発達し、そのフォトレジストをマスクとして使用して、構造がエッチングされる。特に、複合層２０、ポリシリコンの第２の層１８、絶縁層１６は、ポリシリコンの第１の層１４が露出されるまで異方性エッチングされる。この結果得られた構造を図１Ｃに示す。２つの「積層体」Ｓ１及びＳ２だけが示されるが、互いに分離しているこうした多数の「積層体」が存在することは明らかである。
【００１２】
二酸化シリコン２２が構造上に形成される。この後に、窒化ケイ素層２４が形成される。窒化ケイ素２４は、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン２２及び窒化ケイ素２４の混合である）複合スペーサ２６を残して異方性エッチングされる。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の堆積の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。この結果得られた構造を図１Ｄに示す。
【００１３】
酸化物の層が構造上に形成され、その後、積層体Ｓ１及びＳ２の周囲に酸化物のスペーサ３０を残して異方性エッチングされる。フォトレジスト２８は、積層体Ｓ１とＳ２との間、及び他の代替の対の積層体Ｓ１とＳ２との間の領域上に形成される。この議論のために、積層体Ｓ１とＳ２との間の領域を「内側領域」と呼び、内側領域の外側の領域（すなわち、積層体Ｓ１及びＳ２の隣接した対の間）を「外側領域」と呼ぶ。外側領域の露出されたスペーサ３０が、等方性エッチングによって除去される。この結果得られた構造を図１Ｅに示す。
【００１４】
フォトレジスト２８が除去された後、内側領域及び外側領域の第１のポリシリコン１４の露出された部分（exposed portions first polysilicon 14）が異方性エッチングされる。酸化物層１２の一部も、ポリオーバーエッチング中にエッチング（除去）されることになる。残りの酸化物のより薄い層は、基板１０の損傷を防止するため、好ましくは基板１０上に滞留することになる。この結果得られた構造を図１Ｆに示す。
【００１５】
酸化物の層が構造上に形成され、その後、積層体Ｓ１及びＳ２の周囲に酸化物のスペーサ３１と、基板３４上に酸化物の層３３を残して異方性エッチングされる。別の酸化物層が構造上に形成され、スペーサ３１及び層３３が厚化される。次に、フォトレジスト材料３２がコーティングされ、積層体Ｓ１とＳ２との間の内側領域に開口部を残してマスクされる。再度、図１Ｅに示す図面と同様に、フォトレジストは他の代替の対の積層体間にある。この結果得られた構造がイオン注入３４（すなわち、基板１０の露出した部分内へ）の対象となる。次に、積層体Ｓ１及びＳ２に隣接した酸化物スペーサ３１及び内側領域の酸化物層３３は、例えばウェットエッチングによって除去される。この結果得られた構造を図１Ｇに示す。
【００１６】
積層体Ｓ１及びＳ２の外側領域のフォトレジスト材料３２は除去される。高温熱焼成工程が、イオン注入３４を活性化するため、かつ、ソース接合部（すなわち、第１、つまりソース領域３４）を形成するために適用される。二酸化シリコン３６は、至る所に形成される。この構造は、再度フォトレジスト材料３８によって覆われ、積層体Ｓ１及びＳ２の外側領域を露出させ、積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料３８を残すマスキング工程が実行される。酸化物異方性エッチングとその後の等方性ウェットエッチングとが実行されて、積層体Ｓ１及びＳ２の外側領域から酸化物３６及び酸化物３３が除去され、また、おそらくは積層体Ｓ１及びＳ２の外側領域の酸化物スペーサ３１の厚さが削減される。この結果得られた構造を図１Ｈに示す。
【００１７】
フォトレジスト材料３８が除去された後、絶縁層４０が構造上に形成される。好ましくは、絶縁層は、界面層（ＩＬ）として薄い酸化物からなる第１の層及びｈｉｇｈ−Ｋ材料（すなわち、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、その他の適切な材料などの酸化物の誘電率を超える誘電率Ｋを有する）からなる第２の層を含む。ＩＬの厚さは、スプリットゲートフラッシュセルの選択ゲートに対応する異なる閾値電圧を得るために変えてもよい。ゲート誘電体上の水分制御を拡張するため、任意の熱処理を続けて行ってもよい。後続の処理工程においてｈｉｇｈ−Ｋ材料を損傷から保護するため、ＴｉＮ、ＴａＮ、ＴｉＳｉＮなどのキャッピング層を構造上に堆積させてもよい。次に、ポリシリコンが構造上に堆積され、その後、ＣＭＰエッチングされ、その結果、積層体Ｓ１及びＳ２の内側領域にポリシリコンのブロック４２と、積層体Ｓ１及びＳ２の外側領域にポリシリコンのブロック４４が生じる。この結果得られた構造を図１Ｉに示す。
【００１８】
Ｎ＋ポリプレ注入が実行され得る。その後にフォトレジストコーティング、マスク露光、及び選択的除去が行われ、その後に選択的ポリエッチングが行われて、ポリブロック４４の一部が除去される（それにより、残りのポリブロック４４は、最終的な選択ゲートに対して適切にサイズ設定される）。ＬＤＤ注入は、ポリブロック４４に隣接する基板１０の露出された部分で実行される。酸化物堆積及び窒化物堆積、その後に窒化物エッチングが実行されて、ポリブロック４４の周囲に酸化物４８及び窒化物５０の絶縁スペーサ４６が形成される。次に、Ｎ＋注入及び焼成が実行されて、基板１０内に第２（ドレイン）領域５２が形成される。この結果得られた構造を図１Ｊに示す。
【００１９】
金属化プロセスが実行されて、基板１０の露出された部分（exposed portions substrate 10）（第２の領域５２の表面部分沿い）にシリサイド５４が形成される。シリサイドは、ポリブロック４２、４４の露出した上面上にも形成される。窒化物の層５６が構造上に形成され、その後、層間誘電体（ＩＬＤ）材料５８が形成される。次に、ＣＭＰエッチングが実行されて、ポリブロック４２及び４４より上の窒化物５６及びＩＬＤ  ５８が除去される（これらのポリブロック上のシリサイドも除去される）。この結果得られた構造を図１Ｋに示す。
【００２０】
次に、ポリエッチングが実行されて、開放されたトレンチを残したまま、ポリブロック４２及び４４が除去される。ＴｉＡｌＮ1-xなどの仕事関数金属ゲート材料６０が、構造上に堆積される。この仕事関数は、酸素空格子点又は窒素濃度を変更することによって、更に調整することができる。スプリットゲートフラッシュの選択ゲート閾値電圧は、仕事関数の調整を介して調節される。金属（例えば、アルミニウム、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮなど）の厚い層が構造上に堆積され、その後、第１の領域３４上のトレンチを充填する金属ブロック６２と、第２の領域５２に隣接したトレンチを充填する金属ブロック６４とを残して、ＣＭＰエッチバックが実行される。メモリセルの性能を最適化するため、後金属熱処理が適用されてもよい。この結果得られた構造を図１Ｌに示す。絶縁層４０の一部として、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2などのｈｉｇｈ−Ｋ材料の層を形成することは、図１Ｌに関する先の記述の代わりに、層６０を形成する直前に形成され得ることに留意されたい。
【００２１】
絶縁層６６（例えば、ＩＬＤ）が構造上に形成される。適切なフォトレジストコーティング、マスク露光、選択的フォトレジストエッチング、及びＩＬＤエッチングを使用して、シリサイド５４まで、また、これを露出させる接触開口部が、ＩＬＤ層６６を介して形成される。接触開口部には、適切な堆積及びＣＭＰエッチングを使用して導電材料（例えば、タングステン）が充填されて、電気接点６８が形成される。次に、金属接触線７０がＩＬＤ層６６上に形成され、電気接点６８と接触する。この結果得られた構造を図１Ｍに示す。
【００２２】
図１Ｍに示すように、メモリセルは、共通の第１の領域３４及び共通の消去ゲート６２を共用して２つ１組で形成される。それぞれのメモリセルは、第１の領域３４と第２の領域５２との間に延在するチャネル領域７２を含み、浮遊ゲート１４の下に配設された第１の部分と、選択ゲート６４の下に配設された第２の部分と、を有する。制御ゲート１８は、浮遊ゲート１４上に配設される。金属で形成されている消去ゲート６２及び選択ゲート６４と、接点６８を第２の領域に接続するシリサイド５４とを、選択ゲート６４の下に酸化物及びｈｉｇｈ−Ｋ被膜で形成された絶縁層４０と共に有することによって、メモリセルの速度及び性能が、選択ゲートの下のゲート誘電体として従来のポリシリコンゲート及び従来の酸化物を有するメモリセルよりも拡張される。
【００２３】
図２Ａ〜２Ｄに別の実施形態を示すが、ここでは、注記がある場合を除いて、図１Ａ〜１Ｍに関して上述した同一の処理工程が実行される。図１Ｈの構造から始まり、図１Ｉに関する上述のプロセス工程に関して、フォトレジスト材料３８が除去された後、かつ絶縁層４０が構造上に形成された後は、図２Ａに示すように、フォトレジスト７６が積層体Ｓ１及びＳ２の外側領域上に形成され得、エッチングが実行されて、積層体Ｓ１及びＳ２の内側領域の絶縁層４０のｈｉｇｈ−Ｋ材料の層が除去される（ただし、選択ゲートが形成される場所の下には、絶縁層４０のｈｉｇｈ−Ｋ材料の層が維持される）。
【００２４】
図１Ｉに関して上述した残りの処理が完了した後は、ポリブロック上にフォトレジスト７８が形成され、その後、図２Ｂに示すように、ポリエッチングが行われてポリブロック４２の上面が陥凹する。次に、上の１Ｋに関するシリサイド５４、窒化物５６、及びＩＬＤ  ５８の形成を介して、上述のように構造が処理される。ただし、ポリブロック４２は陥凹されるため、結果として図２Ｃに示すように、シリサイド５４はポリブロック４２上に残存し、窒化物５６及びＩＬＤ  ５８はポリブロック４２上に形成される。次に、上述のように残りの処理工程が実行され、結果として図２Ｄに示す最終構造となる。ポリブロック４２は、ポリブロック４４を除去するポリエッチングから保護されるため、ポリブロック４２は、消去ゲートとしてそのまま残存する。更に、その導電性は、その上面上のシリサイド５４の形成によって拡張される。したがって、この実施形態は、金属選択ゲート６４をシリサイドで強化されたポリシリコン消去ゲート４２に結合する。また、消去ゲート４２と浮遊ゲート１４との間のｈｉｇｈ−Ｋ被膜を除去して、それらの値のトンネル酸化物の厚さをより適切に制御する。
【００２５】
図３Ａ〜３Ｂは、第２の別の実施形態を示すが、ここでは注記がある場合を除いて、図１Ａ〜１Ｍに関して上述した同一の処理工程が実行される。この実施形態は、図２Ａの構造を形成するための同一の処理から始まり、積層体Ｓ１及びＳ２の内側領域のｈｉｇｈ−Ｋ材料の層が除去される。次に、図１Ｉ〜１Ｍに関して上述した残りの処理工程が実行されるが、図３Ａに示すように、ポリブロック４２及び４４を除去するために使用されるポリエッチングの前に、フォトレジスト８０がポリブロック４２上に形成されてその除去が防止される点を除く。ポリブロック４２は、ポリブロック４４を除去するポリエッチングから保護されるため、ポリブロック４２は、消去ゲートとして完全にそのまま残存する。次に、図１Ｋ〜１Ｍに関して上述したように残りの処理工程が実行され、結果として図３Ｂに示す最終構造となる。この実施形態は、金属選択ゲート６４をフルサイズのポリシリコン消去ゲート４２に結合し、消去ゲート４２と浮遊ゲート１４との間のｈｉｇｈ−Ｋ被膜が除去されて、それらの間のトンネル酸化物の厚さがより適切に制御される。
【００２６】
本発明は、図示された上記実施例（複数可）に限定されるものではなく、添付の特許請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ、又は２つ以上によって網羅され得る１つ、又は２つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書を見てわかるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２７】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間物質、要素、又は空間がそれらの間に何ら配置されない）と、「の上に間接的に」（中間物質、要素、又は空間がそれらの間に配置される）と、を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は「直接隣接した」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に隣接した」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「取付けられた」は、「直接取付けられた」（中間物質、要素、又は空間がそれらの間に何ら配置されない）、及び「間接的に取付けられた」（中間物質、要素、又は空間がそれらの間に配置される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結しない）、及び「間接的に電気的に結合された」（中間物質、又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１Ａ】
0006611809.tif 000002
【図１Ｂ】
0006611809.tif 000003
【図１Ｃ】
0006611809.tif 000004
【図１Ｄ】
0006611809.tif 000005
【図１Ｅ】
0006611809.tif 000006
【図１Ｆ】
0006611809.tif 000007
【図１Ｇ】
0006611809.tif 000008
【図１Ｈ】
0006611809.tif 000009
【図１Ｉ】
0006611809.tif 000010
【図１Ｊ】
0006611809.tif 000011
【図１Ｋ】
0006611809.tif 000012
【図１Ｌ】
0006611809.tif 000013
【図１Ｍ】
0006611809.tif 000014
【図２Ａ】
0006611809.tif 000015
【図２Ｂ】
0006611809.tif 000016
【図２Ｃ】
0006611809.tif 000017
【図２Ｄ】
0006611809.tif 000018
【図３Ａ】
0006611809.tif 000019
【図３Ｂ】
0006611809.tif 000020