(57)【要約】この発明に係る信号発生器は、クロック信号を出力する基準信号源と、前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、を備えたことを特徴とする。この構成によって、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することができる。
2017056287.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項２】
前記線形性向上処理器は前記検出された周波数と前記所望の周波数との差に応じて、前記分周器の分周数を制御することを特徴とする請求項１に記載の信号発生器。
【請求項３】
前記線形性向上処理器は、前記検出された周波数と前記所望の周波数との差が正であるとき前記分周器の分周数を低減し、前記検出された周波数と前記所望の周波数との差が負であるとき前記分周器の分周数を増加する制御を行う
ことを特徴とする請求項１または請求項２に記載の信号発生器。
【請求項４】
前記線形性向上処理器は、前記所望の周波数でピークが発生する時点から前記検出された周波数でピークが発生する時点までの遅延を算出するとともに、Ｍ＋１番目以降の周期の特定の時点での前記分周器の分周数を制御するにあたり、前記ＰＬＬ回路で生成されたＬ番目の周期の前記特定の時点より前記遅延だけ先の時点の信号の周波数と前記所望の周波数との差分を用いる、
ことを特徴とする請求項１乃至３のいずれか１項に記載の信号発生器。
【請求項５】
クロック信号を出力する基準信号源と、
前記クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）と、
前記ＤＤＳで生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期の前記チャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成される前記チャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記ＤＤＳを制御する線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項６】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、ミキサを含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記ミキサに入力する局所信号を生成するＤＤＳと、
前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記ＤＤＳが生成する局所信号の周波数を制御する線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号波形を発生させる回路である信号発生器に関する。
【背景技術】
【０００２】
信号発生器は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば、信号発生器は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路またはＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）などを用いて構成される。【０００３】
ＰＬＬ回路は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器、ＬＦ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）、基準信号源を備え、分周されたＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）の出力信号の位相と基準信号源の位相とを比較し、その誤差に相当する電流もしくは電圧を、ＬＦを通してＶＣＯにフィードバックすることで、ＶＣＯの発振周波数を安定させる回路である。【０００４】
ＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｔｉｎｕｏｕｓ−Ｗａｖｅ  Ｒａｄａｒ）レーダ装置では、送信機が送信したチャープ信号が検知対象物体により反射され、その反射波を受信機で受信する。受信機では、ミキサで受信信号と受信時に送信機が送信した送信信号との混合を行う。ミキサの出力信号の周波数は、受信信号と送信信号の時間差により決定されるため、ミキサの出力信号から検知対象物体との距離や相対速度などの算出を行う。このようなレーダ用途のチャープ信号としては、時間−周波数特性が三角波状やのこぎり波である信号が用いられるが、時間に対して周波数の変化が線形である（時間に対し直線的に周波数が掃引される）ことが要求される。【０００５】
ＰＬＬ回路でチャープ信号を生成する場合、例えば、非特許文献１において記載されているように、三角波状のチャープ信号の極大点と極小点の付近では、線形性が劣化してしまうことが知られている。【０００６】
図１６はＰＬＬ回路で三角波状のチャープ信号を生成した場合における出力信号の時間−周波数特性の一例を示す図である。横軸は時間、縦軸は周波数である。ＰＬＬ回路は閉ループ構成であることとループ内にＬＦを有することによって、時定数により応答性に遅れが生じる。遅れが生じることによってＰＬＬ回路が出力するチャープ信号においてオーバーシュートやアンダーシュートが発生し、線形性が劣化する。このとき、ＰＬＬ回路が出力したチャープ信号は、応答性の遅れによって、所望のチャープ信号に対して、時間軸方向と周波数軸方向にずれが生じる。【０００７】
例えば、ＰＬＬ回路が出力するチャープ信号の線形性の劣化を補償する従来技術として、特許文献１において、ＰＬＬ回路と周波数検出器を用いた信号発生器の構成が示されている。この信号発生器は、ＤＡＣの出力信号の時間−周波数特性を三角波状としてＰＬＬ回路に入力し、ＰＦＤがＤＡＣの出力信号の位相と分周されたＶＣＯの出力信号の位相を比較する構成によってチャープ信号を生成する。更にＶＣＯの制御電圧と出力周波数を検出してＶ−Ｆ特性を測定し、その非線形性を補償するようにＤＡＣの出力信号の時間−周波数特性を制御することで、チャープ信号の線形性を向上させる。【０００８】
しかしながら、本信号発生器においては、ＶＣＯの非線形なＶ−Ｆ特性を補償しても、ＰＬＬ回路の閉ループ構成やＬＦの時定数によって線形性が劣化することは補償ができないという欠点を有する。【０００９】
非特許文献２においては、ＰＬＬ回路が出力するチャープ信号の線形性を補償する従来技術として、ＰＬＬ回路と、分周されたＶＣＯの出力信号の位相と基準信号源の出力信号の位相を測定して分周器を制御する制御部を用いた信号発生器の構成が示されている。この信号発生器では、ＰＬＬ回路の伝達関数を推定しておき、測定した分周されたＶＣＯの出力信号の位相からＶＣＯの出力信号の位相を予測する。更に、予測したＶＣＯの出力信号の位相と所望のＶＣＯの出力信号の位相の差分を打ち消すように、伝達関数を用いて分周器を制御する。この信号発生器では、ＰＬＬ回路の閉ループ構成やＬＦの時定数によってチャープ信号の線形性が劣化することを補償することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１４−６２８２４号公報．
【非特許文献】
【００１１】
【非特許文献１】Ｓ．Ａｙｈａｎ，他，「ＦＰＧＡ  Ｃｏｎｔｒｏｌｌｅｄ  ＤＤＳ  Ｂａｓｅｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｗｅｅｐ  Ｇｅｎｅｒａｔｉｏｎ  ｏｆ  Ｈｉｇｈ  Ｌｉｎｅａｒｉｔｙ  ｆｏｒ  ＦＭＣＷ  Ｒａｄａｒ  Ｓｙｓｔｅｍｓ」,  Ｍｉｃｒｏｗａｖｅ  Ｃｏｎｆｅｒｅｎｃｅ  ２０１２  Ｔｈｅ  ７ｔｈ  Ｇｅｒｍａｎ．
【非特許文献２】Ｍ．Ｐｉｃｈｌｅｒ，他，「Ｐｈａｓｅ−ｅｒｒｏｒ  Ｍｅａｓｕｒｅｍｅｎｔ  ａｎｄ  Ｃｏｍｐｅｎｓａｔｉｏｎ  ｉｎ  ＰＬＬ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒｓ  ｆｏｒ  ＦＭＣＷ  Ｓｅｎｓｏｒｓ−II：Ｔｈｅｏｒｙ」, ＩＥＥＥ Ｔａｎｓａｃｔｉｏｎ ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−Ｉ：Ｒｅｇｕｌａｒ  Ｐａｐｅｒｓ．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、非特許文献２に見られる従来技術の信号発生器では、ＰＬＬ回路の伝達関数は温度変化や経年劣化により変化するため、推定した伝達関数と実際の伝達関数の差が大きくなるにつれてチャープ信号の線形性が劣化する。そのため、時々刻々と変化する伝達関数を高頻度に推定し続ける必要があり、推定を行っている間はレーダシステムを休止しなければならないという欠点を有する。このように、従来技術では、レーダの実運用中にＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することが困難であるという課題があった。【００１３】
本発明は、上記のような課題を解決するためになされたもので、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償する信号発生器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る信号発生器は、クロック信号を出力する基準信号源と、前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、前記ＰＬＬ回路で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、前記ＰＬＬ回路でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器と、を備えたことを特徴とする。
【発明の効果】
【００１５】
この発明によれば、レーダシステムの休止を回避しつつ、ＰＬＬ回路の閉ループ構成やＬＦの時定数による影響も含めたチャープ信号の線形性劣化を補償することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る信号発生器３０の一構成例を示す構成図。
【図２】実施の形態１に係る線形性向上処理器２０の一構成例を示す構成図。
【図３】実施の形態１に係る線形性向上処理器２０における分周数の演算手順の一例を示すフローチャート。
【図４】Ｍ周期目のチャープ信号における可変分周器３の分周数を示す図。
【図５】ＰＬＬ回路１０が出力するＭ周期目のチャープ信号の時間―周波数特性を示す図。
【図６】分周数算出器１０５で算出したＮＭ＋１（ｔ＋Ｄ）を示す図。
【図７】実施の形態２に係る信号発生器３１の一構成例を示す構成図。
【図８】実施の形態２に係る線形性向上処理器２１の一構成例を示す構成図。
【図９】実施の形態２に係る線形性向上処理器２１における周波数データの演算手順の一例を示すフローチャート。
【図１０】Ｍ周期目のチャープ信号におけるＤＤＳ６に入力される周波数データを示す図。
【図１１】周波数データ算出器１０６で算出したｋＭ＋１（ｔ＋Ｄ）を示す図。
【図１２】実施の形態３に係る信号発生器３２の一構成例を示す構成図。
【図１３】実施の形態３に係る線形性向上処理器２２の一構成例を示す構成図。
【図１４】実施の形態３に係る線形性向上処理器２２における周波数データの演算手順の一例を示すフローチャート。
【図１５】ｆＬＯ算出部１０７で算出したｈＭ＋１（ｔ＋Ｄ）を示す図。
【図１６】ＰＬＬ回路で三角波状のチャープ信号を生成した場合における出力信号の時間−周波数特性の一例を示す図。
【発明を実施するための形態】
【００１７】
実施の形態１．
以下、この発明の実施の形態１について説明する。
【００１８】
図１は、実施の形態１に係る信号発生器３０の一構成例を示す構成図である。本信号発生器３０は、基準信号源１、ＰＬＬ回路１０、線形性向上処理器２０を備えており、ＰＬＬ回路１０はＶＣＯ２、可変分周器３、ＰＦＤ４、ＬＦ５から構成される。ｆＣＬＫは基準信号源１が出力するクロック信号の周波数を示す。
【００１９】
基準信号源１は、本信号発生器３０のクロック信号を出力する発振器である。例えば、基準信号源１には、正確な周波数を出力できる水晶発振器、ＰＬＬ回路などが用いられる。基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。基準信号源１の出力端子は、ＰＬＬ回路１０の基準信号入力端子に接続される。基準信号源１は、ｆＣＬＫにて発振し、その出力信号をＰＬＬ回路１０に出力する。
【００２０】
ＶＣＯ２は、電圧により発振周波数を制御する発振器である。ＶＣＯ２には、例えば、可変容量ダイオードで発振周波数を変化させる発振器が用いられる。可変容量ダイオードは、印加する電圧によって容量を変化させる。これによって、可変容量ダイオードを含む共振回路の共振周波数が変化し、発振周波数が変化する。ＶＣＯ２には、電圧により発振周波数が変化する発振器であればどんな構成の発振器を用いても良い。ＶＣＯ２の入力端子はＬＦ５の出力端子に接続され、ＶＣＯ２の出力端子は可変分周器３の入力端子とＰＬＬ回路１０の出力端子に接続される。
【００２１】
可変分周器３は、線形性向上処理器２０から入力された分周数を示す信号にしたがって、ＶＣＯ２から入力される信号の周波数をＮ分周し、分周した信号をＰＦＤ４に出力する回路である。ただし、Ｎは実数である。可変分周器３には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いることができる。可変分周器３は入力された信号の周波数の１／Ｎの周波数をもつ信号を出力できれば、どのような構成を用いてもよい。また、整数分周器であっても、小数分周器であってもよい。可変分周器３の入力端子はＶＣＯ２の出力端子に接続され、可変分周器３の制御端子はＰＬＬ回路１０の制御端子に接続され、可変分周器３の出力端子はＰＦＤ４の比較信号入力端子に接続される。
【００２２】
ＰＦＤ４は、基準信号源１が出力するクロック信号と、可変分周器３が出力する信号との位相を比較し、その位相差に対応するパルス幅をもつ信号をＬＦ５に出力する回路である。ＰＦＤ４の基準信号入力端子はＰＬＬ回路１０の基準信号入力端子に接続され、ＰＦＤ４の比較信号入力端子は可変分周器３の出力端子に接続され、ＰＦＤ４の出力端子はＬＦ５の入力端子に接続される。
【００２３】
ＬＦ５は、ＰＦＤ４が出力したパルス状の信号を平滑化し、ＶＣＯ２の制御電圧としてＶＣＯ２に出力するフィルタである。例えば、ＬＦ５は、容量と抵抗などから構成されるローパスフィルタが用いられる。ＬＦ５の入力端子はＰＦＤ４の出力端子に接続され、ＬＦ５の出力端子はＶＣＯ２の入力端子に接続される。
【００２４】
ＰＬＬ回路１０は、基準信号源１が出力したクロック信号に同期し、線形性向上処理器２０が出力した分周数を示す信号によってチャープ信号を生成する回路である。ＰＬＬ回路１０はＶＣＯ２、可変分周器３、ＰＦＤ４、ＬＦ５から構成される。ＰＬＬ回路１０の基準信号入力端子は基準信号源１の出力端子とＰＦＤ４の基準信号入力端子に接続され、ＰＬＬ回路１０の制御端子は可変分周器３の制御端子と線形性向上処理器２０の出力端子に接続され、ＰＬＬ回路１０の出力端子はＶＣＯ２の出力端子と線形性向上処理器２０の入力端子に接続される。
【００２５】
線形性向上処理器２０はＰＬＬ回路１０が出力した信号の周波数を検出して、所望の周波数との差を算出し、その差を打ち消すような分周数を示す信号を出力する回路である。線形性向上処理器２０の入力端子はＰＬＬ回路１０の出力端子に接続され、線形性向上処理器２０の出力端子はＰＬＬ回路１０の制御端子に接続される。
【００２６】
図１には記載していないが、ＰＬＬ回路１０のフィードバックループはＶＣＯ２が出力する信号の周波数を下げてＰＦＤ４に入力するためのものであるため、フィードバックループ内には可変分周器３の他に、周波数を下げることができる周波数変換回路を用いてもよい。周波数変換回路は、例えばミキサなどを用いることができる。
【００２７】
図２は、実施の形態１に係る線形性向上処理器２０の一構成例を示す構成図である。線形性向上処理器２０は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、分周数算出部１０５を備える。
【００２８】
周波数検出部１０１は、時刻ｔにおけるＰＬＬ回路１０が出力したＭ周期目のチャープ信号の周波数（以下、ｆＭ（ｔ）と呼ぶ）を検出して、その周波数を示すディジタルデータをピーク遅延時間算出部１０２と周波数差算出部１０３に出力する回路である。なお、Ｍは正の整数である。周波数検出部１０１の入力端子はＰＬＬ回路１０の出力端子に接続され、周波数検出部１０１の出力端子はピーク遅延時間算出部１０２の入力端子と周波数差算出部１０３の入力端子に接続される。周波数検出部１０１には、例えばアナログ信号をディジタル信号に変換するＡＤＣ（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）と、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが組み合わせて用いられる。また、直交復調回路とＦＰＧAを組み合わせて用いてもよい。周波数検出部１０１はＭ周期目のチャープ信号の周波数ｆＭ（ｔ）を検出し、ｆＭ（ｔ）を示すディジタルデータを出力できればどのような構成を用いてもよい。
【００２９】
ピーク遅延時間算出部１０２はＰＬＬ回路１０が出力する信号の時間−周波数特性におけるピークと所望のチャープ信号の時間−周波数特性におけるピークの時間軸方向のずれ（以下、τと呼ぶ）を算出し、τを示すディジタルデータを出力する演算回路である。ピーク遅延時間算出部１０２は所望の出力周波数（以下、ｆｉｄｅａｌ（ｔ）と呼ぶ）とτを記憶しておくメモリを有する。ピーク遅延時間算出部１０２の入力端子は周波数検出部１０１の出力端子に接続され、ピーク遅延時間算出部１０２の出力端子は周波数減算処理部１０４の時間データ入力端子に接続される。ピーク遅延時間算出部１０２には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。ピーク遅延時間算出部１０２にはτを算出し、τを示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００３０】
周波数差算出部１０３は、ある時刻ｔにおいてＰＬＬ回路１０が出力する信号の周波数とｆｉｄｅａｌ（ｔ）との差分（以下、Δｆ（ｔ）と呼ぶ）を算出し、Δｆ（ｔ）を示すディジタルデータを出力する演算回路である。周波数差算出部１０３は、ｆｉｄｅａｌ（ｔ）とΔｆ（ｔ）を記憶するメモリを有する。周波数差算出部１０３の入力端子は周波数検出部１０１の出力端子に接続され、周波数差算出部１０３の出力端子は周波数減算処理部１０４の周波数差データ入力端子に接続される。周波数差算出部１０３には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数差算出部１０３は、Δｆ（ｔ）を算出し、Δｆ（ｔ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００３１】
周波数減算処理部１０４は、ピーク遅延時間算出部１０２が出力したτを示すディジタルデータと周波数差算出部１０３が出力したｆ（ｔ）を示すディジタルデータを用いて、ｆｉｄｅａｌ（ｔ）から時刻ｔ＋τにおける周波数差Δｆ（ｔ＋τ）を減算する演算回路である。以降、ｆｉｄｅａｌ（ｔ）からΔｆ（ｔ＋τ）を減算した周波数をｆ’Ｍ（ｔ）と呼ぶ。
【００３２】
周波数減算処理部１０４の時間データ入力端子はピーク遅延時間算出部１０２の出力端子に接続され、周波数減算処理部１０４の周波数差データ入力端子は周波数差算出部１０３の出力端子に接続され、周波数減算処理部１０４の出力端子は分周数算出部１０５の入力端子に接続される。周波数減算処理部１０４には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数減算処理部１０４は、ｆ’Ｍ（ｔ）を算出し、ｆ’Ｍ（ｔ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００３３】
分周数算出部１０５は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の分周数から，（Ｍ＋１）周期の分周数を算出する演算回路である。（Ｍ＋１）周期の分周数をＮＭ＋１（ｔ＋Ｄ）と呼ぶ。このときＤはチャープ信号の１周期の時間である。
【００３４】
分周数算出部１０５は、ＮＭ＋１（ｔ＋Ｄ）を記憶するメモリとｆＣＬＫを記憶するメモリを有する。分周数算出部１０５の入力端子は周波数減算処理部１０４の出力端子に接続され、分周数算出部１０５の出力端子はＰＬＬ回路１０の制御端子に接続される。分周数算出部１０５には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。分周数算出部１０５は、ｆ’Ｍ（ｔ）を示すデータからＮＭ＋１（ｔ＋Ｄ）を算出し、ＮＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００３５】
図３は、実施の形態１に係る線形性向上処理器２０における分周数の演算手順の一例を示すフローチャートである。Ｌは線形性向上処理器２０での演算処理が開始された周期であり、正の整数である。なお、これ以降の説明においては、ＰＬＬ回路１０が出力するＭ周期目のチャ―プ信号から（Ｍ＋１）周期目の分周数の算出を行うことし、１＜Ｌ≦Ｍとする。また、ＰＬＬ回路１０のフィードバックループ内において周波数を変換する回路は、可変分周器３のみであるとする。
【００３６】
まず、ステップＳ１０１において周波数検出部１０１にｆＭ（ｔ）が入力され、その値を検出する。次に、ステップＳ１０２において、周波数検出部１０１は線形性向上処理器２０で分周数を算出する処理が１回目（Ｍ−Ｌ＝０）かどうかを判断する。Ｍ−Ｌ＝０の場合はステップＳ１０３に進み、Ｍ−Ｌ＞０の場合はステップＳ１０６に進む。
【００３７】
次に、ステップＳ１０３において、ピーク遅延時間算出部１０２はτを算出し、周波数差算出部１０３は式（１）を用いてΔｆ（ｔ）を算出する。
2017056287.tif 000003
【００３８】
次に、ステップ１０４において、周波数減算処理部１０４はステップＳ１０３で算出したτとΔｆ（ｔ）を用いて、式（２）によってｆ’Ｍ（ｔ）を算出する。
2017056287.tif 000004
【００３９】
次に、ステップＳ１０５において、分周数算出部１０５はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（３）によりＮＭ＋１（ｔ＋Ｄ）を算出する。分周数算出部１０５は算出したデータをＰＬＬ回路１０に出力し、フローを終了する。
2017056287.tif 000005
【００４０】
前記のステップＳ１０２において、周波数検出部１０１がＭ−Ｌ＞０と判断した場合は、ステップＳ１０６に進む。ステップＳ１０６では、周波数差算出部１０３が式（１）を用いてΔｆ（ｔ）を算出する。
【００４１】
次に、ステップＳ１０７において、周波数減算処理部１０４はＭ−Ｌ＝０のときにステップＳ１０３で算出したτを用いて式（４）によりｆ’Ｍ（ｔ）を算出する。その後、ステップＳ１０５に進むが、ステップＳ１０５の処理は上述した通りなので、説明を省略する。
2017056287.tif 000006
【００４２】
次に、実施の形態１に係る信号発生器３０の動作について説明する。基準信号源１が出力したクロック信号はＰＬＬ回路１０へ入力され、さらにＰＦＤ４入力へされる。また、ＶＣＯ２が出力したある周波数の信号は可変分周器３と線形性向上処理器２０へ入力される。可変分周器３は、Ｍ周期目の分周数を示すデータに基づいて、ＶＣＯ２が出力した信号を分周し、ＰＦＤ４に入力する。ＰＦＤ４は、可変分周器３が出力した信号と、基準信号源１が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
【００４３】
図４は、Ｍ周期目のチャープ信号における可変分周器３の分周数を示す図である。横軸は時間、縦軸は分周数である。図４においては説明を簡単にするため、チャープ信号はアップチャープとダウンチャープを交互に繰り返す三角波状であるとし、以降も同様とする。ＰＬＬ回路１０にてチャープ信号を生成するため、分周数を三角波状として可変分周器３を制御する。なお、チャープの１周期は、周波数が最小となるときから、時間とともに周波数が高くなって最大となり、また周波数が低くなって最小となるまでとする。図４において、Ｍ周期目は時刻Ｍ・Ｄから（Ｍ＋１）Ｄまでである。
【００４４】
図５は、ＰＬＬ回路１０が出力するＭ周期目のチャープ信号の時間―周波数特性を示す図である。横軸は時間、縦軸は周波数である。破線はｆｉｄｅａｌ（ｔ）、実線はｆＭ（ｔ）を示す。ＰＬＬ回路１０は閉ループ構成であることとＬＦ５を有することによって、時定数により応答性に遅れが生じる。これにより、ｆＭ（ｔ）はｆｉｄｅａｌ（ｔ）に対して、時間軸方向と周波数軸方向にずれが生じる。
【００４５】
ピーク遅延時間算出部１０２はｆｉｄｅａｌ（ｔ）を記憶しておくメモリからｆｉｄｅａｌ（ｔ）を読み出し、ｆｉｄｅａｌ（ｔ）のピークとｆＭ（ｔ）のピークの時間軸方向のずれτを算出し、τを記憶するメモリに格納する。なお、図５ではｆｉｄｅａｌ（ｔ）の極大点とｆＭ（ｔ）の極大点の時間差をτとして算出しているが、ｆｉｄｅａｌ（ｔ）の極小点とｆＭ（ｔ）の極小点の時間差をτとしてもよい。
【００４６】
周波数差算出部１０３は、時刻Ｍ・Ｄにおける周波数軸方向のずれｆｉｄｅａｌ（Ｍ・Ｄ）−ｆＭ（Ｍ・Ｄ）＝Δｆ（Ｍ・Ｄ）を算出する。算出したデータはΔｆ（ｔ）を記憶するメモリに格納する。周波数差算出部１０３はこの動作を時刻Ｍ・Ｄから時間ｔｘおきに行う。ここで、ｔｘは実数でありｔｘ＞０かつｔｘ≪ＤかつＡ・ｔｘ＝Ｄを満たすこととする。ただしＡは正の整数である。なお、図５では、説明の都合上、時刻Ｍ・ＤとＭ・Ｄ＋ｎ・ｔｘにおけるΔｆ（ｔ）のみを示しているが、周波数差算出部１０３は時間ｔｘおきにΔｆ（ｔ）を算出する。
【００４７】
周波数減算処理部１０４は、時刻Ｍ・Ｄにおけるｆｉｄｅａｌ（Ｍ・Ｄ）から、時刻Ｍ・Ｄ＋τにおけるΔｆ（Ｍ・Ｄ＋τ）を減算する。この減算によって得られた周波数がｆ’Ｍ（Ｍ・Ｄ）である。このとき周波数減算処理部１０４は、上記のτを記憶するメモリからτを、Δｆ（ｔ）を記憶するメモリからΔｆ（Ｍ・Ｄ）を読み出す。周波数減算処理部１０４はこの動作を時刻Ｍ・Ｄから時間ｔｘおきに行う。図５には、時刻Ｍ・ＤとＭ・Ｄ＋ｎ・ｔｘにおける減算のふるまいを示している。なお、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＜ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＞ｆ’Ｍ（ｔ）であり、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＞ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＜ｆ’Ｍ（ｔ）であり、時刻ｔ＋τにおいてｆｉｄｅａｌ（ｔ＋τ）＝ｆＭ（ｔ＋τ）であれば時刻ｔではｆｉｄｅａｌ（ｔ）＝ｆ’Ｍ（ｔ）である。
【００４８】
図６は分周数算出器１０５が算出したＮＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は分周数、横軸は時間である。分周数算出部１０５は、ｆＣＬＫを記憶しておくメモリからｆＣＬＫを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）をｆＣＬＫで除算することで、ＮＭ＋１（ｔ＋Ｄ）を算出し、メモリに記憶しておく。なお、このときＮＭ＋１（ｔ＋Ｄ）は、ｔｘの間隔で算出されている。その間の時間における分周数はｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ−１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける分周数から直線近似を用いて算出する。
【００４９】
ＰＬＬ回路１０は分周数を記憶しておくメモリからＮＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の分周数として使用する。Ｍ周期目の分周数は三角波状であるが、（Ｍ＋１）周期目の分周数はＰＬＬ回路の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ分周数を用いてＰＬＬ回路１０が動作することによって、ＰＬＬ回路１０が出力するチャープ信号の線形性を向上させる。
【００５０】
ここで、時間軸方向のずれを考慮せず、周波数軸方向のずれのみを考慮して、線形性向上処理器２０での演算を行った場合、ｆＭ（ｔ）とｆｉｄｅａｌ（ｔ）の誤差よりもｆＭ＋１（ｔ）とｆｉｄｅａｌ（ｔ）の誤差のほうが大きくなり、線形性は劣化してしまう。ゆえに、時間軸方向のずれも考慮して分周数を決定しなければ、線形性は向上しない。
【００５１】
上記の説明では、ＰＬＬ回路１０が出力するＭ周期目のチャープ信号を線形性向上処理器２０が検出して演算することで（Ｍ＋１）周期目の分周数を算出する過程を説明したが、（Ｍ＋１）周期目以降も同じＮＭ＋１（ｔ＋Ｄ）を用いてＰＬＬ回路１０を制御してもよい。
【００５２】
なお、線形性向上処理器２０はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１０が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２０が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２０の動作が停止した後は、動作中において最後に算出した周期の分周数を用いてＰＬＬ回路１０を制御する。
【００５３】
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１０が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、分周数を三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１０が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で分周数を三角波状に戻してτを算出し直してもよい。
【００５４】
以上のように実施の形態１によれば、ＰＬＬ回路１０が出力するＭ周期目チャープ信号ｆＭ（ｔ）を線形性向上処理器２０で検出する。具体的には、時間軸方向のずれτと周波数軸方向のずれΔｆ（ｔ）を算出し、時刻ｔにおける所望の周波数ｆｉｄｅａｌ（ｔ）から周波数差Δｆ（ｔ＋τ）を減算した周波数ｆ’Ｍ（ｔ）を算出し、ｆ’Ｍ（ｔ）を基準信号源１の出力周波数ｆＣＬＫで除算して分周数ＮＭ＋１（ｔ＋Ｄ）を算出する。線形性向上処理器２０で算出された分周数を分周器３に適用することでＰＬＬ回路１０を制御する。ＰＬＬ回路１０は閉ループ構成とＬＦ５の時定数によって応答性に遅れが生じ、チャープ信号は線形性が劣化しており、時間軸方向と周波数軸方向にずれが生じている。線形性向上処理器２０では時間軸方向のずれτと周波数軸方向のずれΔｆ（ｔ）の両方を検出し、τだけ先の時刻における周波数方向のずれを用いてＮＭ＋１（ｔ＋Ｄ）を算出する。
（Ｍ＋１）周期目は分周器３が分周数ＮＭ＋１（ｔ＋Ｄ）を用いてＰＬＬ回路１０が動作することにより、線形性が向上する。ＰＬＬ回路１０でチャープ信号を生成しながらも、線形性向上処理器２０によりチャープ信号の線形性の向上を行うことによって、レーダの運用を止めることなく、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
【００５５】
すなわち、実施の形態１の信号発生器３０は、クロック信号を出力する基準信号源１と、前記クロック信号を用いて、分周器３を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１０と、ＰＬＬ回路１０で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１０でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が検出された周波数と前記所望の周波数との差より小さくなるように前記分周器の分周数を制御する線形性向上処理器２０と、を備えたことを特徴とする。この構成によって、レーダの運用を止めることなく、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
【００５６】
また、実施の形態１では、線形性向上処理器２０は、検出された周波数と所望の周波数との差に応じて、分周器３の分周数を制御することを特徴とする。また、実施の形態１では、線形性向上処理器２０は、検出された周波数と所望の周波数との差が正であるとき分周器３の分周数を低減し、検出された周波数と所望の周波数との差が負であるとき分周器３の分周数を増加する制御を行うことを特徴とする。この構成によって、ＰＬＬ回路１０でＭ＋１番目以降の周期において生成されるチャープ信号の周波数を所望の周波数に適切に近づけることができる。
【００５７】
また、実施の形態１では、線形性向上処理器２０は、所望の周波数でピークが発生する時点から検出された周波数でピークが発生する時点までの遅延τを算出するとともに、Ｍ＋１番目以降の周期の特定の時点で分周器３の分周数を制御するにあたり、ＰＬＬ１０回路で生成されたＬ番目の周期の特定の時点より遅延τだけ先の時点の信号の周波数と所望の周波数との差分を用いる、ことを特徴とする。このような構成によって、閉ループ構成とＬＦ５の時定数によって生じる遅延の影響を考慮して、閉ループ構成とＬＦ５の時定数によって劣化した線形性を向上させることができる。
【００５８】
実施の形態２．
実施の形態１では、ＰＬＬ回路１０でチャープ信号を生成するため、可変分周器３の分周数を三角波状とすることで、ＰＦＤ４の比較信号入力端子に入力する信号の時間−周波数特性を三角波状としていた。これに対し、実施の形態２では、ＰＦＤ４の基準信号入力端子に入力する信号の時間−周波数特性を三角波状に制御する。
【００５９】
図７は実施の形態２に係る信号発生器３１の一構成例を示す構成図である。図７において図１と同一の符号は、同一または相当の部分を表している。実施の形態２では、ＤＤＳ６を用いて、ＰＦＤ４の基準信号入力端子に入力する信号の時間−周波数特性を三角波状に制御する。
【００６０】
ＤＤＳ６は基準信号源１が出力した信号に同期して、線形性向上処理器２１が出力した周波数データに対応するアナログ信号を生成する回路である。例えば、ＤＤＳ６は、加算器、ラッチ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：デジタルアナログ変換回路）から構成される。ＤＤＳ６の入力端子は線形性向上処理器２１の出力端子に接続され、ＤＤＳ６のクロック端子は基準信号源１の出力端子に接続され、ＤＤＳ６の出力端子はＰＬＬ回路１１の入力端子に接続される。
【００６１】
周波数変換回路７はＶＣＯ２が出力した信号の周波数を下げて、ＰＦＤ４に入力する回路である。周波数変換回路７は、例えば、分周器やミキサ、サンプル＆ホールド回路が用いられる。周波数変換回路７は、入力された信号の周波数を下げ、その信号を出力することができれば、どのような構成を用いてもよい。更に、周波数変換回路７には、例えば分周器とミキサを組み合わせるなど、複数の種類の回路を組み合わせて用いてもよい。周波数変換回路７の入力端子はＶＣＯ２の出力端子に接続され、周波数変換回路７の出力端子はＰＦＤ４の比較信号入力端子に接続される。
【００６２】
ＰＬＬ回路１１はＤＤＳ６が出力した信号に同期して、チャープ信号を生成する回路である。ＰＬＬ回路１１はＶＣＯ２、周波数変換回路７、ＰＦＤ４、ＬＦ５から構成される。ＰＬＬ回路１１の入力端子はＤＤＳ６の出力端子とＰＦＤ４の基準信号入力端子に接続され、ＰＬＬ回路１１の出力端子はＶＣＯ２の出力端子と線形性向上処理器２１の入力端子に接続される。
【００６３】
線形性向上処理器２１はＰＬＬ回路１１が出力した信号の周波数を検出して、所望の周波数との差を計算し、その差を打ち消すような周波数データをＤＤＳ６に出力する回路である。線形性向上処理器２１の入力端子はＰＬＬ回路１１の出力端子に接続され、線形性向上処理器２１の出力端子はＤＤＳ６の入力端子に接続される。
【００６４】
図８は、実施の形態２に係る線形性向上処理器２１の一構成例を示す構成図である。図８において、図２と同一の符号は、同一または相当の部分を表している。線形性向上処理器２１は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、周波数データ算出部１０６を備える。なお、以降の説明においては、周波数変換回路７は、入力された信号の周波数を１／Ｒに変換して出力する分周器であるとする。ただし、Ｒは実数であり固定の値である。
【００６５】
周波数データ算出部１０６は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の周波数データから、（Ｍ＋１）周期の周波数データを算出する演算回路である。（Ｍ＋１）周期の周波数データをｋＭ＋１（ｔ＋Ｄ）と呼ぶ。このときＤはチャープ信号の１周期の時間である。
【００６６】
周波数データ算出部１０６は、ｋＭ＋１（ｔ＋Ｄ）、Ｂ、Ｒ、ｆＣＬＫを記憶するメモリを有する。周波数データ算出部１０６の入力端子は周波数減算処理部１０４の出力端子に接続され、周波数データ算出部１０６の出力端子はＤＤＳ６の入力端子に接続される。周波数データ算出部１０６には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。周波数データ算出部１０６は、ｆ’Ｍ（ｔ）を示すデータからｋＭ＋１（ｔ＋Ｄ）を算出し、ｋＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００６７】
図９は実施の形態２に係る線形性向上処理器２１における周波数データの演算手順の一例を示すフローチャートである。図９については、ステップＳ１１０以外は実施の形態１にて説明したフローチャートと同一であるので、ステップＳ１１０のみ説明する。
【００６８】
ステップＳ１１０では、周波数データ算出部１０６はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（５）によりｋＭ＋１（ｔ＋Ｄ）を算出する。周波数データ算出部１０６は算出したデータをＤＤＳ６に出力し、フローを終了する。
2017056287.tif 000007
ここで、ＢはＤＤＳのワード長（ビット）であり、定数である。ｆＣＬＫはクロック信号の周波数である。
【００６９】
次に、実施の形態２の動作について説明する。基準信号源１が出力したクロック信号はＤＤＳ６に入力され、ＤＤＳ６はその信号に同期して、線形性向上処理器２１から出力された周波数データからアナログ信号を生成する。Ｍ周期目のＤＤＳ６の出力信号の時間−周波数特性は三角波状である。
【００７０】
ＤＤＳ６が出力した信号はＰＬＬ回路１１に入力され、さらにＰＦＤ４入力へされる。また、ＶＣＯ２が出力したある周波数の信号は、周波数変換回路７と線形性向上処理器２１へ入力される。周波数変換回路７は、ＶＣＯ２が出力した信号の周波数を１／Ｒに変換し、ＰＦＤ４に入力する。ＰＦＤ４では周波数変換回路７が出力した信号と、ＤＤＳ６が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
【００７１】
図１０は、Ｍ周期目のチャープ信号におけるＤＤＳ６に入力される周波数データを示す図である。横軸は時間、縦軸は周波数データである。ＰＬＬ回路１１にてチャープ信号を生成するため、周波数データを三角波状としてＤＤＳ６を制御する。
【００７２】
実施の形態２の動作において、ＰＬＬ回路１１が出力するＭ周期目のチャープ信号の時間―周波数特性は実施の形態１と同様になるため、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４の説明は省略する。
【００７３】
図１１は周波数データ算出器１０６で算出したｋＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は周波数データ、横軸は時間である。周波数データ算出器１０６は、Ｂ、Ｒ、ｆＣＬＫを記憶するメモリからそれぞれを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）を用い、式（５）に示す数式によってｋＭ＋１（ｔ＋Ｄ）を算出する。算出した周波数データはメモリに記憶しておく。なお、このときｋＭ＋１（ｔ＋Ｄ）は、ｔｘの間隔で算出されている。その間の時間における周波数データはｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ−１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける周波数データから直線近似を用いて算出する。
【００７４】
ＤＤＳ６は周波数データを記憶しておくメモリからｋＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の周波数データとして使用する。Ｍ周期目の周波数データは三角波状であるが、（Ｍ＋１）周期目の周波数データはＰＬＬ回路の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ周波数データを用いてＤＤＳ６を動作させることでＤＤＳ６の出力信号の時間−周波数特性も歪み、歪んだ信号でＰＬＬ回路１１が動作することによって、ＰＬＬ回路１１が出力するチャープ信号の線形性を向上させる。
【００７５】
上記の説明では、ＰＬＬ回路１１が出力するＭ周期目のチャープ信号を線形性向上処理器２１が検出して演算することで（Ｍ＋１）周期目の周波数データを算出する過程を説明したが、（Ｍ＋１）周期目以降も同じｋＭ＋１（ｔ＋Ｄ）を用いてＤＤＳ６を制御してもよい。
【００７６】
なお、線形性向上処理器２１はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１１が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２１が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２１の動作が停止した後は、動作中において最後に算出した周波数データを用いてＤＤＳ６を制御する。
【００７７】
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１１が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、周波数データを三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１１が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で周波数データを三角波状に戻してτを算出し直してもよい。
【００７８】
以上のように、実施の形態２によれば、ＤＤＳ６を用いてＰＦＤ４の基準信号入力端子に入力する信号の時間−周波数特性を三角波状に制御する。高い周波数分解能をもつＤＤＳ６を用いることでＰＬＬ回路１１の出力信号の周波数分解能が向上するため、実施の形態２の信号発生器３１は、より細かい周波数ステップの信号を出力できる。
【００７９】
すなわち、実施の形態２の信号発生器３１は、クロック信号を出力する基準信号源１と、クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）６と、ＤＤＳ６で生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路１１と、ＰＬＬ回路１１で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１１でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が前記検出された周波数と前記所望の周波数との差より小さくなるようにＤＤＳ６を制御する線形性向上処理器２１と、を備えたことを特徴とする。この構成によって、高い周波数分解能をもつＤＤＳ６を用いることでＰＬＬ回路１１の出力信号の周波数分解能が向上するため、実施の形態２の信号発生器３１は、より細かい周波数ステップの信号を出力できる。
【００８０】
実施の形態３．
実施の形態１では、ＰＬＬ回路１０でチャープ信号を生成するため、可変分周器３の分周数を三角波状とすることで、ＰＦＤ４の比較信号入力端子に入力する信号の時間−周波数特性を三角波状としていた。これに対して、実施の形態３では、ＰＬＬ回路のフィードバックループ内にミキサを用い、ミキサに入力する局所信号であるＬＯ信号の時間−周波数特性を三角波状に制御する。
【００８１】
図１２は実施の形態３に係る信号発生器３２の一構成例を示す構成図である。図１２において図１または図７と同一の符号は、同一または相当の部分を表している。ｆＬＯはＤＤＳ９が出力する局所信号の周波数である。実施の形態３では、ＤＤＳ９を用いて、ミキサ８に入力するＬＯ信号の時間−周波数特性を三角波状に制御する。
【００８２】
ＤＤＳ９は基準信号源１が出力したクロック信号に同期して、線形性向上処理器２２が出力した周波数データに対応するアナログ信号を生成する回路である。例えば、ＤＤＳ９は、加算器、ラッチ、ＲＯＭ、ＤＡＣから構成される。ＤＤＳ９の入力端子は線形性向上処理器２２の出力端子に接続され、ＤＤＳ９のクロック端子は基準信号源１の出力端子に接続され、ＤＤＳ９の出力端子はＰＬＬ回路１２の制御端子に接続される。
【００８３】
ミキサ８は、入力された２つの信号を混合し、その混合信号を出力する混合器である。例えば、ミキサ８は、ダイオードの非線形性を利用して混合を行うダイオードミキサが用いられる。ミキサ８のＲＦ端子はＶＣＯ２の出力端子に接続され、ミキサ８のＬＯ端子はＤＤＳ９の出力端子に接続され、ミキサ８のＩＦ端子はＰＦＤ４の比較信号入力端子に接続される。ミキサ８は、ＶＣＯ２が出力した信号とＤＤＳ９が出力した信号とを混合し、その混合信号をＰＦＤ４に出力する。
【００８４】
図１２には記載していないが、ＰＬＬ回路１２のフィードバックループはＶＣＯ２が出力する信号の周波数を下げてＰＦＤ４に入力するためのものであるため、フィードバックループ内にはミキサ８の他に、周波数を下げることができる周波数変換回路を用いてもよい。周波数変換回路には、例えば分周器などを用いることができる。
【００８５】
また、図１２には記載していないが、基準信号源１とＤＤＳ９の間には、基準信号源１が出力するクロック信号の周波数を可変するＣＬＫ可変回路を用いてもよい。ＤＤＳ９が出力可能な信号の周波数はｆＣＬＫによって制限されるため、ＣＬＫ可変回路を用いてＤＤＳ９に入力するクロック信号の周波数を上げることで、より高い周波数の信号が出力できるようになる。ＣＬＫ可変回路には例えば、ＰＬＬ回路を用いることができる。
【００８６】
線形性向上処理器２２はＰＬＬ回路１２が出力した信号の周波数を検出して、所望の周波数との差を計算し、その差を打ち消すような周波数データをＤＤＳ９に出力する回路である。線形性向上処理器２２の入力端子はＰＬＬ回路１２の出力端子に接続され、線形性向上処理器２２の出力端子はＤＤＳ９の入力端子に接続される。
【００８７】
図１３は、実施の形態３に係る線形性向上処理器２２の一構成例を示す構成図である。図１３において図２または図８と同一の符号は、同一または相当の部分を表している。
線形性向上処理器２２は周波数検出部１０１、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４、ｆＬＯ算出部１０７を備える。
【００８８】
ｆＬＯ算出部１０７は、周波数減算処理部１０４が出力したｆ’Ｍ（ｔ）を示すディジタルデータとＭ周期目の周波数データから、（Ｍ＋１）周期の周波数データを算出する演算回路である。本実施の形態では、（Ｍ＋１）周期の周波数データをｈＭ＋１（ｔ＋Ｄ）と呼ぶ。Ｄはチャープ信号の１周期の時間である。ｆＬＯ算出部１０７は、ｈＭ＋１（ｔ＋Ｄ）、Ｂ、ｆＣＬＫを記憶するメモリを有する。ｆＬＯ算出部１０７の入力端子は周波数減算処理部１０４の出力端子に接続され、ｆＬＯ算出部１０７の出力端子はＤＤＳ９の入力端子に接続される。ｆＬＯ算出部１０７には、例えば高速にディジタル信号の演算処理を行うことができるＦＰＧＡが用いられる。ｆＬＯ算出部１０７は、ｆ’Ｍ（ｔ）を示すデータからｈＭ＋１（ｔ＋Ｄ）を算出し、ｈＭ＋１（ｔ＋Ｄ）を示すディジタルデータを出力できれば、どのような構成を用いてもよい。
【００８９】
図１４は、実施の形態３に係る線形性向上処理器２２における周波数データの演算手順の一例を示すフローチャートである。図１４については、ステップＳ１１１以外は実施の形態１にて説明したフローチャートと同一であるので、ステップＳ１１１のみ説明する。
【００９０】
2017056287.tif 000008
ステップＳ１１１では、ｆＬＯ算出部１０７はステップＳ１０４で算出したｆ’Ｍ（ｔ）を用いて、式（６）によりｈＭ＋１（ｔ＋Ｄ）を算出する。ｆＬＯ算出部１０７は算出したデータをＤＤＳ９に出力し、フローを終了する。
ここで、Ｂは、ＤＤＳのワード長（ビット）であり、定数である。ｆＣＬＫはクロック信号の周波数である。
【００９１】
次に、実施の形態３の動作について説明する。基準信号源１が出力したクロック信号はＤＤＳ９に入力され、ＤＤＳ９はその信号に同期して、線形性向上処理器２２から出力された周波数データからアナログ信号を生成する。Ｍ周期目のＤＤＳ９の出力信号の時間−周波数特性は三角波状である。
【００９２】
ＤＤＳ９が出力した信号はＰＬＬ回路１２に入力され、さらにミキサ８へ入力される。また、ＶＣＯ２はある周波数の信号を出力し、ミキサ８と線形性向上処理器２２へ入力する。ミキサ８ではＤＤＳ９が出力した周波数ｆＬＯの信号をＬＯ信号として、ＶＣＯ２が出力した信号を低い周波数に周波数変換し、ＰＦＤ４に入力する。ＰＦＤ４ではミキサ８が出力した信号と、基準信号源１が出力した信号の位相を比較し、その差分に基づく信号を、ＬＦ５を介してＶＣＯ２へ入力する。
【００９３】
実施の形態３の動作において、ＰＬＬ回路１２が出力するＭ周期目のチャープ信号の時間―周波数特性は実施の形態１と同様になるため、ピーク遅延時間算出部１０２、周波数差算出部１０３、周波数減算処理部１０４の説明は省略する。
【００９４】
図１５はｆＬＯ算出部１０７で算出したｈＭ＋１（ｔ＋Ｄ）を示す図である。縦軸は周波数データ、横軸は時間である。ｆＬＯ算出部１０７は、Ｂ、ｆＣＬＫを記憶しておくメモリからそれぞれを読み出し、周波数減算処理部１０４で算出したｆ’Ｍ（ｔ）を用い、式（６）に示す数式によってｈＭ＋１（ｔ＋Ｄ）を算出し、メモリに記憶しておく。このとき（Ｍ＋１）周期目の周波数データは、ｔｘの間隔で算出されている。その間の時間における周波数データはｔｘ離れの隣り合う時刻、例えばＭ・Ｄ＋（ｎ−１）ｔｘとＭ・Ｄ＋ｎ・ｔｘにおける周波数データから直線近似を用いて算出する。
【００９５】
ＤＤＳ９は周波数データを記憶しておくメモリからｈＭ＋１（ｔ＋Ｄ）を読み出し、（Ｍ＋１）周期目の周波数データとして使用する。Ｍ周期目の周波数データは三角波状であるが、（Ｍ＋１）周期目の周波数データはＰＬＬ回路１２の時定数による応答性の遅れを補償するため三角波状にはならず、歪んだ形になる。時間軸方向のずれと周波数軸方向のずれを考慮し、予め歪んだ周波数データを用いてＤＤＳ９を動作させることでＤＤＳ９の出力信号の時間−周波数特性も歪み、歪んだ信号でＰＬＬ回路１２が動作することによって、ＰＬＬ回路１２が出力するチャープ信号の線形性を向上させる。
【００９６】
上記の説明では、ＰＬＬ回路１２が出力するＭ周期目のチャープ信号を線形性向上処理器２２が検出して演算することでｈＭ＋１（ｔ＋Ｄ）を算出する過程を説明したが、（Ｍ＋１）周期目以降もｈＭ＋１（ｔ＋Ｄ）を用いてＤＤＳ９を制御してもよい。
【００９７】
なお、線形性向上処理器２２はＬ周期目以降動作させ続けてもよいし、ＰＬＬ回路１２が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、線形性向上処理器２２が動作を開始した後、ある任意の誤差以下になった時点で動作を停止させてもよい。後者の場合、線形性向上処理器２２の動作が停止した後は、動作中において最後に算出した周波数データを用いてＤＤＳ９を制御する。
【００９８】
更に、上記の説明では、Ｌ周期目に算出したτを（Ｌ＋１）周期目以降も計算に使用し続けるが、ＰＬＬ回路１２が出力するチャープ信号の周期を数えるカウンタ回路を設けておき、ある任意の周期につき１度、周波数データを三角波状に戻してτを算出し直してもよい。また、ＰＬＬ回路１２が出力するチャープ信号と所望のチャープ信号の周波数誤差を算出する回路を設けておき、ある任意の誤差以上になった時点で周波数データを三角波状に戻してτを算出し直してもよい。
【００９９】
以上のように、実施の形態３によれば、ＰＬＬ回路１２のフィードバックループにミキサ８を用い、ＤＤＳ９を用いてミキサ８に入力するＬＯ信号の時間−周波数特性を三角波状に制御する。フィードバックループにミキサ８を用いることで、分周器を用いる場合よりもＰＬＬ回路１２の出力信号の位相雑音が下がるため、実施の形態３の信号発生器３２は、より低位相雑音な信号を出力できる。
【０１００】
すなわち、実施の形態３の信号発生器３２は、クロック信号を出力する基準信号源１と、クロック信号を用いて、ミキサ８を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路１２と、ミキサ８に入力する局所信号を生成するＤＤＳ９と、ＰＬＬ回路１２で生成されたＭ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、ＰＬＬ回路１２でＭ＋１番目以降の周期において生成されるチャープ信号の周波数と所望の周波数との差が検出された周波数と所望の周波数との差より小さくなるようにＤＤＳ９が生成する局所信号の周波数を制御する線形性向上処理器２２と、を備えたことを特徴とする信号発生器。この構成によって、フィードバックループにミキサ８を用いることで、分周器を用いる場合よりもＰＬＬ回路１２の出力信号の位相雑音が下がるため、実施の形態３の信号発生器３２は、より低位相雑音な信号を出力できる。
【符号の説明】
【０１０１】
１：基準信号源、２：ＶＣＯ、３：可変分周器、４：ＰＦＤ、５：ＬＦ、６、９：ＤＤＳ、７：周波数変換回路、８：ミキサ、１０、１１、１２：ＰＬＬ回路、２０、２１、２２：線形性向上処理器、３０、３１、３２：信号発生器、１０１：周波数検出部、１０２：ピーク遅延時間算出部、１０３：周波数差算出部、１０４：周波数減算処理部、１０５：分周数算出部、１０６：周波数データ算出部、１０７：ｆＬＯ算出部
【図１】
2017056287.tif 000009
【図２】
2017056287.tif 000010
【図３】
2017056287.tif 000011
【図４】
2017056287.tif 000012
【図５】
2017056287.tif 000013
【図６】
2017056287.tif 000014
【図７】
2017056287.tif 000015
【図８】
2017056287.tif 000016
【図９】
2017056287.tif 000017
【図１０】
2017056287.tif 000018
【図１１】
2017056287.tif 000019
【図１２】
2017056287.tif 000020
【図１３】
2017056287.tif 000021
【図１４】
2017056287.tif 000022
【図１５】
2017056287.tif 000023
【図１６】
2017056287.tif 000024
【手続補正書】
【提出日】平成28年3月25日(2016.3.25)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
この発明は、信号波形の線形性を向上させる処理を行う線形性向上処理器に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明に係る線形性向上処理器は、Ｍ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、所望のチャープ信号の周波数でピークが発生する時点から前記検出された周波数でピークが発生する時点までの遅延を算出するとともに、Ｍ＋１番目以降の周期のチャープ信号の特定の時点での周波数を制御するにあたり、Ｌ番目（Ｌ≦Ｍ）の周期で検出されたチャープ信号の前記特定の時点から前記遅延だけ先の時点における周波数と前記所望のチャープ信号の周波数との差分を用いる、ことを特徴とする。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｍ番目（Ｍは１以上の整数）の周期のチャープ信号の周波数を検出し、所望のチャープ信号の周波数でピークが発生する時点から前記検出された周波数でピークが発生する時点までの遅延を算出するとともに、Ｍ＋１番目以降の周期のチャープ信号の特定の時点での周波数を制御するにあたり、Ｌ番目（Ｌ≦Ｍ）の周期で検出されたチャープ信号の前記特定の時点から前記遅延だけ先の時点における周波数と前記所望のチャープ信号の周波数との差分を用いる、
ことを特徴とする線形性向上処理器。
【請求項２】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、分周器を含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記Ｍ番目の周期のチャープ信号は前記ＰＬＬ回路で生成され、前記分周器の分周数を制御することにより、前記Ｍ＋１番目以降の周期のチャープ信号の特定の時点での周波数を制御する請求項１に記載の線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項３】
クロック信号を出力する基準信号源と、
前記クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）と、
前記ＤＤＳで生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記Ｍ番目の周期のチャープ信号は前記ＰＬＬ回路で生成され、前記ＤＤＳを制御することにより、前記Ｍ＋１番目以降の周期のチャープ信号の特定の時点での周波数を制御する請求項１に記載の線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項４】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、ミキサを含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記ミキサに入力する局所信号を生成するＤＤＳと、
前記Ｍ番目の周期のチャープ信号は前記ＰＬＬ回路で生成され、前記ＤＤＳを制御することにより、前記Ｍ＋１番目以降の周期のチャープ信号の特定の時点での周波数を制御する請求項１に記載の線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【手続補正書】
【提出日】平成28年9月5日(2016.9.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明に係る線形性向上処理器は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で生成されたチャープ信号の周波数を検出し、所望のチャープ信号の周波数がピークとなる時点から前記検出されたチャープ信号の周波数がピークとなる時点までの遅延を算出するとともに、前記ＰＬＬ回路が特定の周期の一時点のチャープ信号を生成するにあたり、前記特定の周期より前の周期の前記一時点から前記遅延だけ先の時点における、前記検出されたチャープ信号の周波数と前記所望のチャープ信号の周波数との差分、を用いて前記ＰＬＬ回路のフィードバックループ型回路に含まれる分周器で用いられる分周数を算出することを特徴とする。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路で生成されたチャープ信号の周波数を検出し、所望のチャープ信号の周波数がピークとなる時点から前記検出されたチャープ信号の周波数がピークとなる時点までの遅延を算出するとともに、
前記ＰＬＬ回路が特定の周期の一時点のチャープ信号を生成するにあたり、前記特定の周期より前の周期の前記一時点から前記遅延だけ先の時点における、前記検出されたチャープ信号の周波数と前記所望のチャープ信号の周波数との差分、を用いて前記ＰＬＬ回路のフィードバックループ型回路に含まれる分周器で用いられる分周数を算出する
ことを特徴とする線形性向上処理器。
【請求項２】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、チャープ信号を生成する前記ＰＬＬ回路と、
請求項１に記載の線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項３】
クロック信号を出力する基準信号源と、
前記クロック信号からアナログ信号を生成するＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）と、
前記ＤＤＳで生成されたアナログ信号を用いて、フィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記ＰＬＬ回路で生成されたチャープ信号の周波数を検出し、所望のチャープ信号の周波数がピークとなる時点から前記検出されたチャープ信号の周波数がピークとなる時点までの遅延を算出するとともに、前記ＰＬＬ回路が特定の周期の一時点のチャープ信号を生成するにあたり、前記特定の周期より以前の周期の前記一時点から前記遅延だけ先の時点における、前記検出されたチャープ信号の周波数と前記所望のチャープ信号の周波数との差分、を用いて前記ＤＤＳで用いられるデータを算出する線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【請求項４】
クロック信号を出力する基準信号源と、
前記クロック信号を用いて、ミキサを含むフィードバックループ型回路によりチャープ信号を生成するＰＬＬ回路と、
前記ミキサに入力する局所信号を生成するＤＤＳと、
前記ＰＬＬ回路で生成されたチャープ信号の周波数を検出し、所望のチャープ信号の周波数がピークとなる時点から前記検出されたチャープ信号の周波数がピークとなる時点までの遅延を算出するとともに、前記ＰＬＬ回路が特定の周期の一時点のチャープ信号を生成するにあたり、前記特定の周期より以前の周期の前記一時点から前記遅延だけ先の時点における、前記検出されたチャープ信号の周波数と前記所望のチャープ信号の周波数との差分、を用いて前記ＤＤＳで用いられるデータを算出する線形性向上処理器と、
を備えたことを特徴とする信号発生器。
【国際調査報告】
2017056287.tif 000025
2017056287.tif 000026
2017056287.tif 000027
2017056287.tif 000028
2017056287.tif 000029