(57)【特許請求の範囲】
【請求項１】
主面の中央部において、矩形平面状の第１素子形成領域が第１方向にｎ個配設され、かつ、前記第１素子形成領域に対して第１方向と交差する第２方向に隣接して前記第１素子形成領域と同一形状の第２素子形成領域が第１方向にｎ＋ｍ個配設された基板と、
前記第１素子形成領域上及び前記第２素子形成領域上に各々複数形成された突起電極と、
前記主面の周辺部において、当該周辺部と境界をなす前記第１素子形成領域の第１辺と、当該第１辺に１角を介して隣接し、当該周辺部と境界をなす前記第２素子形成領域の第２辺とにより確定される三角形に重複して複数形成されたダミー突起電極と、
前記第１素子形成領域及び前記第２素子形成領域において、前記突起電極下に当該突起電極に電気的に接続された複数の外部電極パッドと、
前記周辺部において、前記ダミー突起電極下に当該ダミー突起電極に接続された複数のダミー電極パッドと、
を備え、
前記周辺部において、前記三角形に重複しない領域に配設された前記ダミー電極パッドには、前記ダミー突起電極が接続されていない
半導体装置。
【請求項２】
前記基板の前記主面と対向する裏面において、前記第１辺又は前記第２辺に沿って延在する研削痕が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記突起電極は、前記第１素子形成領域又は前記第２素子形成領域に形成された素子に電気的に接続され、
前記ダミー突起電極は、前記素子に電気的に接続されていない
請求項１または請求項２に記載の半導体装置。
【請求項４】
基板の主面の中央部において、第１方向にｎ個の矩形平面状の第１素子形成領域と、前記第１素子形成領域に対して第１方向と交差する第２方向に隣接して第１方向にｎ＋ｍ個の前記第１素子形成領域と同一形状の第２素子形成領域とが形成された前記基板を準備する工程と、
前記第１素子形成領域上及び前記第２素子形成領域上に各々複数の突起電極を形成すると共に、前記主面の周辺部において、当該周辺部と境界をなす前記第１素子形成領域の第１辺と、当該第１辺に１角を介して隣接し、当該周辺部と境界をなす前記第２素子形成領域の第２辺とにより確定される三角形に重複して複数のダミー突起電極を形成する突起電極形成工程と、
前記突起電極及び前記ダミー突起電極を覆う保護テープを前記主面の全域に貼付ける保護テープ貼付工程と、
前記保護テープが貼付けられた状態において、前記基板の前記主面と対向する裏面を研削し、当該基板の厚さを薄くする薄膜化工程と、
前記第１素子形成領域及び前記第２素子形成領域において、前記突起電極に対応する位置に当該突起電極に電気的に接続される複数の外部電極パッドを形成する工程と、
前記周辺部において、前記ダミー突起電極に対応する位置に当該ダミー突起電極に接続される複数のダミー電極パッドを形成する工程と、
を備え、
前記周辺部において、前記三角形に重複しない領域に配設された前記ダミー電極パッドには、前記ダミー突起電極が接続されていない
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ウェーハレベル チップサイズ パッケージ（WL-CSP：Wafer Level Chip Size Package）における半導体装置の製造方法が開示されている。この半導体装置の製造方法では、最初に、能動面（表面）上にバンプ電極が配列されたＩＣウェーハが形成され、能動面上においてＩＣウェーハの周縁部分に支持部材が貼付けられる。さらに、バンプ電極を覆って支持部材上にバックグラインド用保護テープが貼付けられる。保護テープにより能動面を保護した状態においてＩＣウェーハの非能動面（裏面）がバックグラインド工程により研削され、ＩＣウェーハの厚さが薄くされる。バックグラインド工程が終了すると、保護テープ及び支持部材が剥離される。
【０００３】
このような半導体装置の製造方法によれば、周縁部分が支持部材により機械的に支持された状態においてＩＣウェーハの非能動面が研削されるので、ＩＣウェーハの周縁部分の割れや欠けが発生し難くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２８８７２５公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記半導体装置の製造方法では、ＩＣウェーハの能動面上にバンプ電極が形成された後に、ＩＣウェーハの周縁部分に支持部材が貼付けられている。支持部材が貼付けられるとき、支持部材がバンプ電極に接触し、バンプ電極に損傷を与える可能性があった。また、上記半導体装置の製造方法では、保護テープの貼付け工程に加えて支持部材の貼付け工程が必要となるので、製造工程数が増加する。このため、改善の余地があった。
【０００６】
本発明は、上記事実を考慮し、基板の周辺部の割れや欠けの損傷を防止し、かつ、突起電極の損傷を防止することができる半導体装置を提供することにある。
また、本発明は、基板裏面の研削による基板の割れや欠けの損傷を防止しつつ、製造工程数を減少させることができ、基板の薄型化を実現することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る半導体装置は、
主面の中央部において、矩形平面状の第１素子形成領域が第１方向にｎ個配設され、かつ、第１素子形成領域に対して第１方向と交差する第２方向に隣接して第１素子形成領域と同一形状の第２素子形成領域が第１方向にｎ＋ｍ個配設された基板と、
第１素子形成領域上及び第２素子形成領域上に各々複数形成された突起電極と、
主面の周辺部において、周辺部と境界をなす第１素子形成領域の第１辺と、第１辺に１角を介して隣接し、周辺部と境界をなす第２素子形成領域の第２辺とにより確定される三角形に重複して複数形成されたダミー突起電極と、
第１素子形成領域及び第２素子形成領域において、突起電極下に当該突起電極に電気的に接続された複数の外部電極パッドと、
周辺部において、ダミー突起電極下に当該ダミー突起電極に接続された複数のダミー電極パッドと、
を備え、
周辺部において、三角形に重複しない領域に配設されたダミー電極パッドには、ダミー突起電極が接続されていない。
【０００８】
また、本発明の実施の形態に係る半導体装置の製造方法は、
基板主面の中央部において、第１方向にｎ個の矩形平面状の第１素子形成領域と、第１素子形成領域に対して第１方向と交差する第２方向に隣接して第１方向にｎ＋ｍ個の第１素子形成領域と同一形状の第２素子形成領域とを形成する工程と、
第１素子形成領域上及び第２素子形成領域上に各々複数の突起電極を形成すると共に、主面の周辺部において、周辺部と境界をなす第１素子形成領域の第１辺と、第１辺に１角を介して隣接し、周辺部と境界をなす第２素子形成領域の第２辺とにより確定される三角形に重複して複数のダミー突起電極を形成する工程と、
突起電極及びダミー突起電極を覆う保護テープを主面の全域に貼付ける工程と、
保護テープが貼付けられた状態において、基板の主面と対向する裏面を研削し、基板の厚さを薄くする工程と、
第１素子形成領域及び第２素子形成領域において、突起電極に対応する位置に当該突起電極に電気的に接続される複数の外部電極パッドを形成する工程と、
周辺部において、ダミー突起電極に対応する位置に当該ダミー突起電極に接続される複数のダミー電極パッドを形成する工程と、
を備え、
周辺部において、三角形に重複しない領域に配設されたダミー電極パッドには、ダミー突起電極が接続されていない。
【発明の効果】
【０００９】
本発明によれば、基板の周辺部の割れや欠けの損傷を防止し、かつ、突起電極の損傷を防止することができる半導体装置を提供することができる。
また、本発明によれば、基板裏面の研削による基板の割れや欠けの損傷を防止しつつ、製造工程数を減少させることができ、基板の薄型化を実現することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施の形態に係る半導体装置の要部断面図（図３のＡ−Ａ線で切った断面図）である。
【図２】図１に示される半導体装置の全体の平面図である。
【図３】図２に示される半導体装置の要部の拡大平面図（図２の符号Ｂを付して破線により囲まれた領域の拡大平面図）である。
【図４】第１実施の形態に係る半導体装置の製造方法を説明する図１に対応する第１工程断面図である。
【図５】第２工程断面図である。
【図６】第３工程断面図である。
【図７】第４工程断面図である。
【図８】第５工程断面図である。
【図９】第６工程断面図である。
【図１０】第７工程断面図である。
【図１１】第８工程断面図である。
【図１２】第９工程断面図である。
【図１３】第１１工程断面図である。
【図１４】第１２工程断面図である。
【図１５】バックグラインド処理における第１実施の形態に係る半導体装置の要部の拡大工程断面図である。
【図１６】第１実施の形態に係る半導体装置の製造方法において、バックグラインド処理により形成された切削痕とダミー突起電極の配置位置との関係を説明する図２対応する半導体装置の模式的な平面図である。
【図１７】バックグラインド処理における比較例に係る半導体装置の要部の拡大工程断面図である。
【図１８】第１実施の形態に係る半導体装置の製造方法において、バックグラインド処理における基板の厚さと損傷発生率との関係を示す図である。
【図１９】本発明の第２実施の形態に係る半導体装置の図３に対応する要部の拡大平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態に係る半導体装置及びその製造方法ついて、図面を参照して説明する。なお、すべての実施の形態において、実質的に同等の機能を有する構成要素には同一符号を付し、重複する説明は省略する。
【００１２】
［第１実施の形態］
図１〜図１８を用いて、本発明の第１実施の形態に係る半導体装置及びその製造方法を説明する。ここで、第１実施の形態に係る半導体装置及びその製造方法は、本発明をウェーハレベル チップサイズ パッケージ構造を有する半導体装置及びその製造方法に適用した例を説明するものである。
【００１３】
（半導体装置の構成）
図１〜図３に示されるように、本実施の形態に係る半導体装置１０は、基板としての半導体ウェーハ１２を備えている。本実施の形態では、半導体ウェーハ１２にシリコン単結晶ウェーハが使用されている。図２に示されるように、半導体ウェーハ１２は平面視において円形状に形成されている。そして、半導体ウェーハ１２の周縁の一部（図２下側）には、製造や搬送の際に位置決めとして使用されるオリエンテーションフラット１２Ｃが形成されている。半導体ウェーハ１２は、後述するバックグラインド処理前では例えば６００μｍ〜６５０μｍの厚さに設定されている。バックグラインド処理後では、半導体ウェーハ１２は、２００μｍ以下、好ましくは１５０μｍ以下の厚さに薄くされている。
【００１４】
半導体ウェーハ１２の主面１２Ａの中央部１４には、繰返しパターンの基本となる同一の矩形平面状を有する素子形成領域２０が、第１方向及び第１方向と交差する第２方向に複数個配設されている。素子形成領域２０には、図示省略の論理回路及び記憶回路の少なくとも１つを含む集積回路が搭載されている。また、集積回路は、スイッチング素子、抵抗、容量及び配線を含んで構築されている。複数の素子形成領域２０は、半導体ウェーハ１２をダイシング処理（ダイシング加工）により切断してチップ化された半導体装置１０として形成されるか、又は半導体ウェーハ１２のままウェーハレベルの半導体装置１０として形成される。ここで、第１方向は、図２及び図３に示されるＸ方向であり、例えば行方向である。また、第２方向は、Ｘ方向に対して直交するＹ方向であり、例えば列方向である。
【００１５】
図２に示されるように、半導体ウェーハ１２の中央部１４の最上段となる第１段目には、第１素子形成領域として、第１方向にｎ個の素子形成領域２０（１，１）〜素子形成領域２０（１，ｎ）が配設されている。ここで、「ｎ」は、ゼロを除く自然数であり、この数に限定されるものではないが、本実施の形態では「６」に設定されている。この第１素子形成領域に対して第２方向に隣接する次段となる第２段目には、第２素子形成領域として、ｎ＋ｍ個の素子形成領域２０（２，１）〜素子形成領域２０（２，ｎ＋ｍ）が第１方向に配設されている。ここで、「ｍ」は、ゼロを除く自然数であり、本実施の形態では「２」に設定されている。「ｍ」の値が「２」、「４」等の偶数の場合、素子形成領域２０（１，１）〜素子形成領域２０（１，ｎ）の第１方向の配列ピッチに対して、素子形成領域２０（２，１）〜素子形成領域２０（２，ｎ＋ｍ）の同一方向の配列ピッチは同一となる。「ｍ」の値が「１」、「３」等の奇数の場合、配列ピッチは２分の１ずれる。
【００１６】
第２素子形成領域に対して第２方向に隣接する第３段目には、ｎ＋ｍ＋ｏ個の素子形成領域２０（３，１）〜素子形成領域２０（３，ｎ＋ｍ＋ｏ）が第１方向に配設されている。ここで、「ｏ」は、ゼロを除く自然数であり、本実施の形態では「２」に設定されている。第３素子形成領域に対して第２方向に隣接する第４段目には、ｎ＋ｍ＋ｏ＋ｐ個の素子形成領域２０（４，１）〜素子形成領域２０（４，ｎ＋ｍ＋ｏ＋ｐ）が配設されている。ここで、「ｐ」は、ゼロを除く自然数であり、本実施の形態では「２」に設定されている。
【００１７】
第１段目の素子形成領域２０と第２段目の素子形成領域２０との配列関係は、次段において第１方向にｍ個かｏ個の素子形成領域２０が増えるだけなので、第２段目の素子形成領域２０と第３段目の素子形成領域２０との配列関係と同一である。また、第２段目の素子形成領域２０と第３段目の素子形成領域２０との配列関係は、次段において第１方向にｏ個かｐ個の素子形成領域２０が増えるだけなので、第３段目の素子形成領域２０と第４段目の素子形成領域２０との配列関係と同一である。従って、第２段目の素子形成領域２０と第３段目の素子形成領域２０との配列関係並びに第３段目の素子形成領域２０と第４段目の素子形成領域２０との配列関係は、第１段目の素子形成領域２０と第２段目の素子形成領域２０との配列関係と同一である。つまり、上段の素子形成領域２０は第１素子形成領域として、下段の素子形成領域は第２素子形成領域と見なすことができる。
【００１８】
第４段目の素子形成領域２０に対して、第２方向に隣接する第５段目〜第９段目には、ｎ＋ｍ＋ｏ＋ｐ個の素子形成領域２０（５，１）〜素子形成領域２０（５，ｎ＋ｍ＋ｏ＋ｐ）乃至ｎ＋ｍ＋ｏ＋ｐ個の素子形成領域２０（９，１）〜素子形成領域２０（９，ｎ＋ｍ＋ｏ＋ｐ）が配設されている。第５段目〜第９段目の素子形成領域２０の第１方向の配列数は、第４段目の素子形成領域２０の第１方向の配列数と同一に設定されている。
【００１９】
第９段目の素子形成領域２０に対して、第２方向に隣接する第１０段目には、ｎ＋ｍ＋ｏ個の素子形成領域２０（１０，１）〜素子形成領域２０（１０，ｎ＋ｍ＋ｏ）が配設されている。第１０段目の素子形成領域２０に対して、第２方向に隣接する第１１段目には、ｎ＋ｍ個の素子形成領域２０（１１，１）〜素子形成領域２０（１１，ｎ＋ｍ）が配設されている。そして、第１１段目の素子形成領域２０に対して、第２方向に隣接する最終段となる第１２段目には、ｎ個の素子形成領域２０（１２，１）〜素子形成領域２０（１２，ｎ）が配設されている。第９段目の素子形成領域２０〜第１２段目の素子形成領域２０の配列関係は、第１段目の素子形成領域２０〜第４段目の素子形成領域２０の配列関係に対して、第２方向とは逆方向において（図２の下方から上方へ向かって）同一である。
【００２０】
このように構成される半導体装置１０では、円形状の半導体ウェーハ１２の主面１２Ａに矩形状の素子形成領域２０を多く配列させることができる。従って、半導体ウェーハ１２の主面１２Ａを有効に利用することができる。
【００２１】
図１に示されるように、半導体ウェーハ１２の主面１２Ａ上であって、各々の素子形成領域２０には、集積回路上に層間絶縁層３０を介して複数の電極３２が配設されている。電極３２は、所謂、ボンディングパッドであり、図示省略の集積回路に配線を介して電気的に接続されている。電極３２は例えばアルミニウム（Ａｌ）合金層を主体に形成されている。電極３２上には表面保護層３４及び層間絶縁層３６を介して再配線３８が配設されている。再配線３８は、符号省略の接続孔（図５の符号３６Ｈ参照）を通して電極３２に電気的に接続されている。また、本実施の形態では、再配線３８は、図７に示されるように、最下層の下地金属層３８Ａ、中間層の酸化防止層３８Ｂ、最上層の金属層３８Ｃのそれぞれを順次積層した複合膜として形成されている。下地金属層３８Ａとして、例えばチタン（Ｔｉ）層が使用されている。酸化防止層３８Ｂとして、例えば銅（Ｃｕ）層又はＣｕ合金層が使用されている。そして、金属層３８Ｃとして、例えばＣｕ層又はＣｕ合金層が使用されている。ここで、材料としてのＣｕの比抵抗値はＡｌの比抵抗値よりも低い。
【００２２】
図１に戻って、半導体ウェーハ１２の主面１２Ａ上の全域には、再配線３８上を覆う封止樹脂層４０が形成されている。封止樹脂層４０には、再配線３８上においてこの再配線３８に電気的に接続され、かつ、最終配線層としての柱状の外部電極パッド４２が埋設されている。外部電極パッド４２は、例えばＣｕ層又はＣｕ合金層により形成されている。
【００２３】
そして、外部電極パッド４２上には、この外部電極パッド４２に電気的に接続された突起電極（バンプ電極）４４が、外部電極パッド４２毎に複数形成されている。ここで、本実施の形態に係る半導体装置１０では、各々の素子形成領域２０はボール状の突起電極４４を配列したボールグリッドアレイ（Ball Grid Array）パッケージとして形成されている。図３に示されるように、突起電極４４は第１方向及び第２方向に規則的に配列されている。突起電極４４直下には外部電極パッド４２が設けられているので、外部電極パッド４２は突起電極４４の配列と同様に第１方向及び第２方向に規則的に配列されている。このような規則的な突起電極４４及び外部電極パッド４２の配列は、電極３２からの再配線３８の引き回しによりレイアウトされている。本実施の形態では、突起電極４４として半田バンプ電極が使用されている。なお、突起電極４４としては、Ｃｕバンプ電極やスタッド状のバンプ電極が使用可能である。
【００２４】
図１及び図３に示されるように、半導体ウェーハ１２の主面１２Ａの周辺部１６には、ダミー突起電極４４Ｄが複数配設されている。図３に示されるように、ダミー突起電極４４Ｄは、周辺部１６において、周辺部１６と境界をなす素子形成領域２０（１，ｎ）の第１辺（右辺）２０Ａと、第１辺２０Ａに１角２０Ｃを介して隣接し、周辺部１６と境界をなす素子形成領域２０（２，ｎ＋ｍ）の第２辺（上辺）２０Ｂとにより確定される三角形６０に重複して配設されている。三角形６０は、理解を助けるために、便宜上、ハッチングを付して描かれている。本実施の形態の三角形６０は、素子形成領域２０が正方形とされ、第１辺２０Ａ及び第２辺２０Ｂの長さが等しく設定され、かつ、１角２０Ｃの内角が９０度とされているので、直角二等辺三角形とされている。ここで、「重複」とは、平面視において、ダミー突起電極４４Ｄが三角形６０の輪郭内に内包される場合及びダミー突起電極４４Ｄの一部が三角形６０の斜辺２０Ｄに重合う場合を含む意味で使用されている。
【００２５】
図１に示されるように、ダミー突起電極４４Ｄは、素子形成領域２０の突起電極４４に対して同一構造、かつ、同一材料により形成されている。ダミー突起電極４４Ｄの配列間隔は、突起電極４４の配列間隔と同一に設定されている。後述の半導体装置１０の製造方法において説明するが、ダミー突起電極４４Ｄは突起電極４４の製造工程と同一製造工程により形成されている（図１２参照）。また、ダミー突起電極４４Ｄ直下には、ダミー電極パッド４２Ｄ及びダミー再配線３８Ｄが設けられている。ダミー電極パッド４２Ｄは、外部電極パッド４２に対して同一構造、同一材料、かつ、同一製造工程により形成されている（図１０参照）。同様に、ダミー再配線３８Ｄは、再配線３８に対して同一構造、同一材料、かつ、同一製造工程により形成されている（図６〜図８参照）。
【００２６】
本実施の形態では、図３に示されるように、周辺部１６において三角形６０の外側領域には、ダミー電極パッド４２Ｄが配設され、このダミー電極パッド４２Ｄの表面は露出されているものの、ダミー突起電極４４Ｄは形成されていない。これは、電気的な意味での構成要素として不必要なダミー突起電極４４Ｄの配設数を削減することにより、ダミー突起電極４４Ｄを効率良く配設し、製品コスト並びに製造コストを削減する狙いである。
【００２７】
図３に戻って、ダミー突起電極４４Ｄは、周辺部１６において、周辺部１６と境界をなす素子形成領域２０（２，ｎ＋ｍ）の第１辺（右辺）２０Ａと、第１辺２０Ａに１角２０Ｃを介して隣接し、周辺部１６と境界をなす素子形成領域２０（３，ｎ＋ｍ＋ｏ）の第２辺（上辺）２０Ｂとにより確定される三角形６０にも重複して配設されている。図示が省略されているが、ダミー突起電極４４Ｄは、周辺部１６において、周辺部１６と境界をなす素子形成領域２０（３，ｎ＋ｍ＋ｏ）の第１辺（右辺）２０Ａと、第１辺２０Ａに１角２０Ｃを介して隣接し、周辺部１６と境界をなす素子形成領域２０（４，ｎ＋ｍ＋ｏ＋ｐ）の第２辺（上辺）２０Ｂとによって形成される三角形６０にも重複して配設されている。
【００２８】
詳細な図示は省略するが、図２に示されるように、ダミー突起電極４４Ｄは、周辺部１６において素子形成領域２０（１，１）〜素子形成領域２０（４，１）、素子形成領域２０（９，１）〜素子形成領域２０（１２，１）の各々により形成される三角形６０と重複して配設されている。同様に、ダミー突起電極４４Ｄは、周辺部１６において、素子形成領域２０（９，ｎ＋ｍ＋ｏ＋ｐ）〜素子形成領域２０（１２，ｎ）の各々により形成される三角形６０にも重複して配設されている。
【００２９】
なお、例えば第１段目の素子形成領域２０の配列ピッチと第２段目の素子形成領域２０の配列ピッチとが第１方向に半ピッチずれている場合（「ｍ」が奇数の場合）、三角形６０は、第１辺２０Ａの長さに対して第２辺２０Ｂの長さが半分となる直角三角形とされる。そして、この三角形６０に重複して周辺部１６に複数のダミー突起電極４４Ｄが配設される。また、素子形成領域２０が長方形平面状とされる場合にも、同様に、ダミー突起電極４４Ｄが配設される。
【００３０】
（半導体装置の製造方法）
本実施の形態に係る半導体装置１０の製造方法は以下の通りである。まず最初に、例えば６００μｍ〜６５０μｍの厚さを有する半導体ウェーハ１２が準備される（図４参照）。半導体ウェーハ１２の主面１２Ａにおいて、中央部１４には、図示省略の矩形平面状の素子形成領域２０が第１方向及び第２方向に規則的に複数形成されている。次に、主面１２Ａ上であって、中央部１４及び周辺部１６を含む全域に層間絶縁層３０が形成される。層間絶縁層３０は、例えばシリコン酸化膜、シリコン窒化膜のいずれかの単層膜、又は双方の複合膜により形成されている。
【００３１】
図４に示されるように、中央部１４の素子形成領域２０において、電極３２及び図示省略の配線が形成される。電極３２は、例えばスパッタリング法により形成され、Ａｌ合金層を主体に形成される。また、電極３２は、フォトリソグラフィ技術及びエッチング技術を用いてパターンニングされる。引き続き、主面１２Ａ上の全域において、電極３２を覆う表面保護層３４、層間絶縁層３６が順次形成される。表面保護層３４は、例えばプラズマ化学的気相析出（CVD）法により形成され、シリコン窒化膜により形成される。また、層間絶縁膜３６は、例えばスピンコート法により形成され、感光性樹脂膜により形成される。図５に示されるように、電極３２上の層間絶縁層３６が選択的に取除かれ、電極３２の表面が露出された接続孔３６Ｈが形成される。接続孔３６Ｈの形成には、フォトリソグラフィ技術及びエッチング技術が使用される。
【００３２】
図６に示されるように、層間絶縁層３６上の全域に、下地金属層３８Ａ、酸化防止層３８Ｂのそれぞれが順次積層される。下地金属層３８Ａと酸化防止層３８Ｂとは、例えばスパッタリング法を用いて形成される。下地金属層３８Ａは、接続孔３６Ｈを通して電極３２に電気的に接続される。
【００３３】
引き続き、酸化防止層３８Ｂ上に再配線３８のパターンを有するマスク４６が形成される（図７参照）。マスク４６として例えばレジスト膜が使用され、レジスト膜はフォトリソグラフィ技術により形成される。ここで、マスク４６の符号省略の開口パターンは、素子形成領域２０上に形成されると共に、周辺部１６の前述の三角形６０と重複する領域（ダミー再配線３８Ｄの形成領域）にも形成される。酸化防止層３８Ｂを電極とする電気めっき法が使用され、図７に示されるように、マスク４６から露出された酸化防止層３８Ｂ上に金属層３８Ｃが形成される。金属層３８Ｃが形成されると、素子形成領域２０において、下地金属層３８Ａ、酸化防止層３８Ｂ及び金属層３８Ｃを積層した再配線３８が形成される。さらに、再配線３８の製造工程と同一製造工程により、再配線３８と同一構造を有するダミー再配線３８Ｄが形成される。この後、図８に示されるように、マスク４６が除去される。なお、この製造工程の段階において、複数の再配線３８間、複数のダミー再配線３８Ｄ間、及び再配線３８とダミー再配線３８Ｄとの間は、下地金属層３８Ａ及び酸化防止層３８Ｂを通じて電気的に接続された状態にある。
【００３４】
引き続き、主面１２Ａ上の全域において、再配線３８及びダミー再配線３８Ｄを覆うマスク４８が形成される（図９参照）。マスク４８には、突起電極４４の形成領域となる再配線３８上及びダミー再配線３８Ｄ上に貫通された開口部４８Ｈが形成される。マスク４８として例えばレジスト膜が使用され、レジスト膜はフォトリソグラフィ技術により形成される。再配線３８（具体的には金属層３８Ｃ）を電極とする電気めっき法が使用され、図９に示されるように、マスク４８の開口部４８Ｈから露出された再配線３８上に柱状の外部電極パッド４２が形成される。この外部電極パッド４２の製造工程と同一製造工程において、マスク４８の開口部４８Ｈから露出されたダミー再配線３８Ｄ上に柱状のダミー電極パッド４２Ｄが形成される。この後、図１０に示されるように、マスク４８が除去される。
【００３５】
次に、主面１２Ａ上の全域において、外部電極パッド４２上及びダミー電極パッド４２Ｄ上を覆い、これらの膜厚よりも厚い膜厚の封止樹脂層４０が形成される（図１１参照）。封止樹脂層４０は、外部電極パッド４２よりも下層の再配線３８、電極３２及び集積回路を保護する。図１１に示されるように、封止樹脂層４０において表面から厚さの一部が除去され、外部電極パッド４２及びダミー電極パッド４２Ｄの表面が露出される。封止樹脂層４０の除去には、例えばグラインダーを用いた研削加工やケミカルメカニカルポリッシング（CMP）法が使用される。これにより、封止樹脂層４０に埋設された外部電極パッド４２及びダミー電極パッド４２Ｄが同一製造工程により形成される。
【００３６】
図１２に示されるように、素子形成領域２０において外部電極パッド４２上にこの外部電極パッド４２に電気的に接続された突起電極４４が形成される。この突起電極４４の製造工程と同一製造工程おいて、周辺部１６の図３に示される三角形６０に重複してダミー電極パッド４２Ｄ上にこのダミー電極パッド４２Ｄに接続されたダミー突起電極４４Ｄが形成される。なお、本実施の形態に係る半導体装置１０の製造方法では、周辺部１６の三角形６０と重複しない領域のダミー電極パッド４２Ｄは表面を露出させているものの、このダミー電極パッド４２Ｄ上にはダミー突起電極４４Ｄは形成されない。
【００３７】
図１３に示されるように、半導体ウェーハ１２の主面１２Ａ上の全域に突起電極４４及びダミー突起電極４４Ｄを覆うバックグラインド用保護テープ５０が貼付けられる。保護テープ５０は、半導体ウェーハ１２の裏面１２Ｂ（図１参照）にバックグラインド処理を施して半導体ウェーハ１２の厚さを薄く加工するときに、突起電極４４及びそれよりも下層の外部電極パッド４２、再配線３８、電極３２、集積回路等を保護する。詳細な断面構造は省略するが、本実施の形態では、保護テープ５０は、基材となるテープ状の樹脂製フィルムと、この樹脂製フィルムの突起電極４４側の表面に形成された紫外線（UV）硬化型の接着層とを有する２層構造とされている。ここで、保護テープ５０の樹脂製フィルムとしては、紫外線を透過する機能を有する、例えば１８０μｍ〜２２０μｍの厚さを有するポリオレフィン樹脂フィルムを実用的に使用することができる。また、接着層としては、例えば１１０μｍ〜１５０μｍの厚さを有するアクリル樹脂層を実用的に使用することができる。
【００３８】
次に、図１５に示されるように、半導体ウェーハ１２を反転させ、保護テープ５０が貼付けられた状態において、バックグラインドホイール５２を用いて半導体ウェーハ１２の裏面１２Ｂにバックグラインド処理が行われる。これにより、裏面１２Ｂが研削され、半導体ウェーハ１２の厚さが本実施の形態では２００μｍ以下、好ましくは１５０μｍ程度に薄くされる。
【００３９】
ここで、バックグラインド処理では、半導体ウェーハ１２の裏面１２Ｂにバックグラインドホイール５２の研削砥石５４が接触し、半導体ウェーハ１２に対して相対的に研削砥石５４が回転する。これにより、裏面１２Ｂが研削され、半導体ウェーハ１２の厚さが薄くされる。このとき、図２、図３、図１５及び図１６に示されるように、半導体ウェーハ１２の裏面１２Ｂには、半導体ウェーハ１２の回転方向へ突出して、半導体ウェーハ１２の中心から周縁へ円弧状に描かれる多数の研削痕（ソーマーク）１２Ｄが形成される。図２、図３及び図１６は、主面１２Ａ側から見た半導体ウェーハ１２を示しているが、便宜的に、裏面１２Ｂに形成された研削痕１２Ｄを投影して主面１２Ａに描いている。また、図２、図３では、理解を容易にするため図１６に示される研削痕（ソーマーク）１２Ｄの１本を示している。
【００４０】
本発明者は、鋭意研究により以下の事実を見出した。図１７に示される比較例に係る半導体装置では、半導体ウェーハ１２の主面１２Ａの中央部１４と周辺部１６との境界（例えば図３に示す第１辺２０Ａに相当する）を境として、中央部１４には突起電極４４が連続的に配置され、周辺部１６には突起電極４４が配置されていない。境界は、中央部１４の最も周辺部１６側に配置された素子形成領域２０と周辺部１６との境でもあり、かつ、最も外側のダイシングラインでもある。境界に沿って配列された最も周辺部１６側の複数の突起電極４４の位置と、境界に沿って延在する研削痕１２Ｄとが半導体ウェーハ１２の厚さ方向に一致する図３及び図１６に示す領域Ａ１〜Ａ４では、半導体ウェーハ１２に割れ、欠け等の損傷が発生し易い。これは、図１７に示されるように、バックグラインド処理において、研削砥石５４から受ける負荷Ｆによる保護テープ５０の厚さ方向の伸縮量が、突起電極４４の有無により異なるためである。つまり、突起電極４４が配置された中央部１４に対して、突起電極４４が配置されていない周辺部１６での保護テープ５０の厚さ方向の伸縮量が大きくなる。このため、負荷Ｆによる半導体ウェーハ１２の周辺部１６の撓み量が中央部１４の撓み量に比べて大きく、この撓み量の違いにより境界部分に応力が集中する。
【００４１】
そこで、本実施の形態に係る半導体装置１０及びその製造方法では、図２、図３、図１３、図１５及び図１６に示されるように、素子形成領域２０に境界となる第１辺２０Ａを介して隣接する周辺部１６にダミー突起電極４４Ｄが形成されている。特に、本実施の形態では、例えば素子形成領域２０（１，ｎ）の第１辺２０Ａと第２方向に隣接し第１方向に所定配列ピッチ分ずれた素子形成領域２０（２，ｎ＋ｍ）の第２辺２０Ｂとによって形成される三角形６０に重複してダミー突起電極４４Ｄが形成されている。
【００４２】
図１５に示されるように、研削痕１２Ｄと重なる領域において、素子形成領域２０の突起電極４４に連続して周辺部１６にダミー突起電極４４Ｄが形成され、かつ、配列される。つまり、研削砥石５４から受ける負荷Ｆによる保護テープ５０の厚さ方向の伸縮量が、素子形成領域２０と周辺部１６とで等しくなり、半導体ウェーハ１２の周辺部１６の撓み量（剛性）が小さくなるので、境界部分の応力の発生を抑制することができる。このため、半導体ウェーハ１２の主面１２Ａの周辺部１６において、割れ、欠け等の損傷が生じない。
【００４３】
図１８に、バックグラインド処理後の半導体ウェーハ１２の厚さと半導体ウェーハ１２の周辺部１６の割れ、欠け等の損傷の発生率との関係が示されている。横軸は半導体ウェーハ１２のバックグラインド処理後の厚さ［μｍ］である。縦軸は半導体ウェーハ１２の周辺部１６に生じた損傷発生率［％］である。図１８に示されるように、バックグラインド処理後の半導体ウェーハ１２の厚さが２００μｍから損傷発生率が急激に増加する。厚さが２００μｍのときの損傷発生率は０．６％〜０．７％である。そして、厚さが１５０μｍになると、損傷発生率は２０％近くに達する。このため、本実施の形態に係る基板の製造方法は、バックグラインド処理により、半導体ウェーハ１２の厚さが２００μｍ以下とされる場合、特に１５０μｍ以下とされる場合に有効である。
【００４４】
製造方法に戻って、再び半導体ウェーハ１２を反転させて、保護テープ５０に紫外線が照射され、保護テープ５０の接着層の接着力が低下される。そして、図１４に示されるように、半導体ウェーハ１２の主面１２Ａから保護テープ５０が剥離される。これら一連の製造工程が終了すると、図１に示される薄型化された半導体ウェーハ１２により構築される半導体装置１０が完成する。
【００４５】
この後、半導体装置１０はウェーハレベル チップサイズ パッケージ構造を有する半導体装置として使用される。また、図示並びに説明は省略するが、この後、半導体装置１０にダイシング処理が行われ、素子形成領域２０毎にダイシングされてチップ状の半導体装置が完成する。
【００４６】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１０は、図１〜図３に示されるように、半導体ウェーハ１２の主面１２Ａの周辺部１６において、複数のダミー突起電極４４Ｄを備える。詳しく説明すると、ダミー突起電極４４Ｄは、図２及び図３に便宜的に描いて示す三角形６０に重複して配設される。三角形６０の１つは、周辺部１６と境界をなす素子形成領域２０（１，ｎ）の第１辺２０Ａと、第１辺２０Ａに１角２０Ｃを介して隣接し、周辺部１６と境界をなす素子形成領域２０（２，ｎ＋ｍ）の第２辺２０Ｂとにより確定される。そして、同様に、素子形成領域２０（ｎ＋ｍ）〜素子形成領域２０（４，ｎ＋ｍ＋ｏ＋ｐ）及び素子形成領域２０（９，ｎ＋ｍ＋ｏ＋ｐ）〜素子形成領域２０（１２，ｎ）により確定される三角形６０にも重複してダミー突起電極４４Ｄが配設される。さらに、素子形成領域２０（１，１）〜素子形成領域２０（４，１）及び素子形成領域２０（９，１）〜素子形成領域２０（１２，１）により確定される三角形６０にもダミー突起電極４４Ｄが配設される。
【００４７】
ここで、図１５及び図１６に示されるように、ダミー突起電極４４Ｄは、バックグラインド処理において半導体ウェーハ１２の裏面１２Ｂに形成される研削痕１２Ｄの延在方向に沿った周辺部１６に少なくとも配設される。素子形成領域２０の突起電極４４に対して周辺部１６にダミー突起電極４４Ｄが配設されるので、バックグラインドホイール５２から受ける負荷Ｆに対して保護テープ５０の伸縮率が素子形成領域２０及び周辺部１６の双方で等しくなる。このため、バックグラインド処理において、半導体ウェーハ１２の周辺部１６の撓み量を減少させることができるので、半導体ウェーハ１２の中央部１４と周辺部１６との境界部分に生じる応力を減少させることができる。一方、半導体ウェーハ１２の周辺部１６に補強のための支持部材を別途貼付ける必要がないので、支持部材の貼付の際の突起電極４４との接触の要因を無くすことができる。これにより、バックグラインド処理における半導体ウェーハ１２の周辺部１６の割れ、欠け等の損傷を防止し、かつ、突起電極４４の損傷を防止することができる、本実施の形態に係る半導体装置１０を提供することができる。
【００４８】
なお、本実施の形態に係る半導体装置１０には、その製造方法において、以下の段階の中間生成物としての構造が含まれる。図１２に示される半導体ウェーハ１２の周辺部１６にダミー突起電極４４Ｄが形成された段階、図１３に示される保護テープ５０が貼付けられた段階、図１５に示すバックグラインド処理が行われた段階、図１４に示す保護テープ５０が剥離された段階。加えて、図１に示される保護テープ５０が剥離された後の段階。ここで、バックグラインド処理後の中間生成物としての半導体装置１０には、半導体ウェーハ１２の裏面１２Ｂに、図１５及び図１６に示される研削痕１２Ｄが形成されている。
【００４９】
また、本実施の形態に係る半導体装置１０では、図１に示されるように、周辺部１６のダミー突起電極４４Ｄ下にこのダミー突起電極４４Ｄに接続されたダミー電極パッド４２Ｄが配設される。ダミー電極パッド４２Ｄは、突起電極４４下の外部電極パッド４２と同一構造により形成される。ここで、ダミー電極パッド４２Ｄとダミー突起電極４４Ｄとの接着力は、例えば封止樹脂層４０とダミー突起電極４４Ｄとの接着力よりも強い。このため、ダミー突起電極４４Ｄを強固に固定することができる。例えば、図１４に示される保護テープ５０を剥離する工程において、ダミー突起電極４４Ｄの脱落を防止することができる。
【００５０】
さらに、本実施の形態に係る半導体装置１０では、図３に示されるように、半導体ウェーハ１２の主面１２Ａの周辺部１６において、三角形６０に重複してダミー突起電極４４Ｄが配設される。これにより、半導体ウェーハ１２の周辺部１６の損傷を防止しつつ、突起電極材料の消費を抑制することができるので、ダミー突起電極４４Ｄを効率良く配設し、製品コストを削減することができる。なお、半導体装置１０の製造方法としては、製造コストを削減することができる。
【００５１】
そして、本実施の形態に係る半導体装置１０では、図３に示されるように、半導体ウェーハ１２の主面１２Ａの周辺部１６において、三角形６０に重複してダミー突起電極４４Ｄが配設される。このため、境界に沿って配列された最も周辺部１６側の複数の突起電極４４の位置と、境界に沿って延在する研削痕１２Ｄとが半導体ウェーハ１２の厚さ方向に一致する領域Ａ１〜Ａ４を素子形成領域２０の配列毎に検討する必要が無くなる。これにより、切削痕１２Ｄと突起電極４４とが一致しても半導体ウェーハ１２の周辺部１６の損傷を防止することができ、かつ、ダミー突起電極４４Ｄの配置を検討する際の設計工数を削減することができる。
【００５２】
また、本実施の形態に係る半導体装置１０では、図３に示されるように、半導体ウェーハ１２の主面１２Ａの周辺部１６において、三角形６０に重複しない領域にダミー電極パッド４２Ｄが配設される。このため、ダミー電極パッド４２Ｄの配設形態を変更することなく、三角形６０に重複して簡易にダミー突起電極４４Ｄを配設することができる。例えば、本実施の形態に係る半導体装置１０の製造方法では、図９に示されるダミー電極パッド４２Ｄを形成するマスク４８のパターンを変更する必要が無くなる。
【００５３】
さらに、本実施の形態に係る半導体装置１０では、図１に示されるように、素子形成領域２０に配設された突起電極４４は、素子形成領域２０の集積回路、具体的には素子に電気的に接続される。一方、周辺部１６に配設されたダミー突起電極４４Ｄは素子に電気的に接続されていない。このため、ダミー突起電極４４Ｄには電気的な機能を持たせる必要がないので、比較的自由にダミー突起電極４４Ｄを配設することができる。
【００５４】
また、本実施の形態に係る半導体装置１０の製造方法では、図１２に示されるように、周辺部１６にダミー突起電極４４Ｄを形成する工程が、素子形成領域２０上に突起電極４４を形成する工程と同一製造工程とされている。このため、別々に形成する場合に比べて、半導体装置１０の製造工程数を削減することができる。これにより、半導体装置１０の製造方法では、半導体ウェーハ１２の裏面１２Ｂの研削による半導体ウェーハ１２の周辺部１６の割れや欠けの損傷を防止しつつ、製造工程数を減少させることができ、半導体ウェーハ１２の薄型化を実現することができる。
【００５５】
さらに、本実施の形態に係る半導体装置１０の製造方法では、図８及び図９に示されるように、ダミー再配線３８Ｄ、ダミー電極パッド４２Ｄのそれぞれを形成する工程が、再配線３８、外部電極パッド４２のそれぞれを形成する工程と同一製造工程とされている。これにより、半導体装置１０の製造工程数を更に削減することができる。
【００５６】
［第２実施の形態］
図１９を用いて、本発明の第２実施の形態に係る半導体装置１０及びその製造方法を説明する。
【００５７】
図１９に示されるように、本実施の形態に係る半導体装置１０では、半導体ウェーハ１２の主面１２Ａの周辺部１６において、便宜的に示される三角形６０と重複しない領域にダミー電極パッド４２Ｄが配設されていない。この領域では、封止樹脂層４０（図１参照）の表面が露出されている。なお、本実施の形態では、ダミー電極パッド４２Ｄ下のダミー再配線３８Ｄ（図１参照）は、配設されていても、配設されていなくてもよい。ダミー電極パッド４２Ｄ以外の構成は、第１実施の形態に係る半導体装置１０及びその製造方法の構成と同一とされている。
【００５８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体装置１０及びその製造方法では、前述の第１実施の形態に係る半導体装置１０及びその製造方法により得られる作用効果と同様の作用効果を得ることができる。
【００５９】
また、本実施の形態に係る半導体装置１０及びその製造方法では、ダミー電極パッド４２Ｄの電極材料を削減することができるので、製品コスト並びに製造コストを更に削減することができる。
【００６０】
［その他の実施の形態］
本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、基板として半導体ウェーハが使用されているが、本発明は、基板として化合物半導体基板、樹脂基板、ガラス基板等を使用してもよい。
【符号の説明】
【００６１】
１０  半導体装置
１２  半導体ウェーハ（基板）
１２Ａ  主面
１２Ｂ  裏面
１２Ｄ  研削痕
１４  中央部
１６  周辺部
２０  素子形成領域
２０Ａ  第１辺
２０Ｂ  第２辺
２０Ｃ  １角
４２  外部電極パッド
４２Ｄダミー電極パッド
４４  突起電極
４４Ｄ  ダミー突起電極
５０  保護テープ
５２  バックグラインドホイール
５４  研削砥石
６０  三角形
【図１】
0006616143.tif 000002
【図２】
0006616143.tif 000003
【図３】
0006616143.tif 000004
【図４】
0006616143.tif 000005
【図５】
0006616143.tif 000006
【図６】
0006616143.tif 000007
【図７】
0006616143.tif 000008
【図８】
0006616143.tif 000009
【図９】
0006616143.tif 000010
【図１０】
0006616143.tif 000011
【図１１】
0006616143.tif 000012
【図１２】
0006616143.tif 000013
【図１３】
0006616143.tif 000014
【図１４】
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【図１５】
0006616143.tif 000016
【図１６】
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【図１７】
0006616143.tif 000018
【図１８】
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【図１９】
0006616143.tif 000020