(57)【要約】  複数のメモリセル（ＭＣ）が行列状に配置されたメモリセルアレイ（ＭＣＡ）を備えた半導体記憶装置（１）は、読み出しワード線（ＲＷＬ）と、読み出しビット線（ＲＢＬ）と、読み出しソース線（ＲＳＬ）とを備え、複数のメモリセルはそれぞれ、クロスカップル接続された第１および第２のインバータ（ＩＮＶ１，ＩＮＶ２）と、読み出しビット線と読み出しソース線との間に接続され、かつゲートが第１のインバータの出力に接続された第１のトランジスタ（ＴＲ１）と、第１のトランジスタと直列に接続され、かつゲートが読み出しワード線に接続された第２のトランジスタ（ＴＲ２）とを有する。
2015001722.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されたメモリセルアレイを備えた半導体記憶装置であって、
前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数の読み出しワード線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しビット線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しソース線とを備え、
前記複数のメモリセルはそれぞれ、
クロスカップル接続された第１および第２のインバータと、
当該メモリセルに対応する、読み出しビットと読み出しソース線との間に接続され、かつゲートが前記第１のインバータの出力に接続された第１のトランジスタと、
前記第１のトランジスタと直列に接続され、かつゲートが当該メモリセルに対応する読み出しワード線に接続された第２のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記複数のメモリセルのそれぞれにおける、
前記第１のトランジスタは、ドレインが、当該メモリセルに対応する読み出しビット線に接続され、ソースが、前記第２のトランジスタのドレインに接続され、
前記第２のトランジスタは、ソースが、当該メモリセルに対応する読み出しソース線に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記複数のメモリセルのそれぞれにおける、
前記第１のトランジスタは、ソースが、当該メモリセルに対応する読み出しソース線に接続され、ドレインが、前記第２のトランジスタのソースに接続され、
前記第２のトランジスタは、ドレインが、当該メモリセルに対応する読み出しビット線に接続されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置において、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のライトビット線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の反転ライトビット線とを備え、
前記複数のメモリセルはそれぞれ、
当該メモリセルに対応するライトビット線と前記第１のインバータの入力との間に接続された第３のトランジスタと、
当該メモリセルに対応する反転ライトビット線と前記第２のインバータの入力との間に接続された第４のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記複数の読み出しソース線うち、前記メモリセルアレイの選択カラムに対応する読み出しソース線はアクティブとなるように制御される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置において、
前記複数のメモリセルのうち選択メモリセルからデータが読み出されるときに、当該選択メモリセルを含む前記選択カラムに対応する読み出しソース線は接地電位に接続される一方、他の読み出しソース線は前記選択カラム以外の非選択カラムに対応する読み出しビット線と同電位に接続される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記複数の読み出しビット線にそれぞれ対応して設けられ、当該対応する読み出しビット線の電位を所定の電位に維持する複数のキーパー回路を備えている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置において、
前記複数のキーパー回路はそれぞれ、
入力が当該キーパー回路に対応する読み出しビット線に接続された第３のインバータと、
ゲートが前記第３のインバータの出力に、ソースが前記所定の電位に、ドレインが当該キーパー回路に対応する読み出しビット線に、それぞれ接続された第５のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置において、
前記複数の読み出しソース線にそれぞれ対応して設けられた複数のドライバ回路を備え、
前記複数のメモリセルのうち選択メモリセルからデータが読み出されるときに、当該選択メモリセルを含む、前記メモリセルアレイの選択カラムに対応する読み出しソース線をアクティブにするドライバ回路に供給される電位は、他のドライバ回路に供給される電位よりも高い所定の電位となるように制御される
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記複数のドライバ回路にそれぞれ対応して設けられ、前記所定の電位を生成可能な複数のブースト回路を備え、
前記複数のドライバ回路はそれぞれ、
当該ドライバ回路に対応する前記ブースト回路の出力を電源として動作する第４のインバータと、
入力が第４のインバータの出力に接続されるとともに、出力が当該ドライバ回路に対応する読み出しソース線に接続された第５のインバータとを有する
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置において、
前記複数の読み出しビット線にそれぞれ対応して設けられ、当該対応する読み出しビット線を所定の電位にプリチャージする複数のプリチャージ回路を備え、
前記複数のプリチャージ回路がプリチャージを解除するタイミングは、前記複数の読み出しソース線うち、前記メモリセルアレイの選択カラムに対応する読み出しソース線がディスチャージされるタイミングよりも遅い
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Static RandomAccess Memory）の消費電力を低減する技術に関する。
【背景技術】
【０００２】
近年、携帯端末型の電子機器の普及に伴って、半導体集積回路の低電力化が強く求められている。特に、システムＬＳＩ（Large Scale Integration）と呼ばれる大規模な半導体集積回路では、回路全体に対するオンチップＳＲＡＭが占める割合が大きいため、ＳＲＡＭの低電力化は、システムＬＳＩのチップ全体において、大幅な低電力化に効果的である。【０００３】
従来のＳＲＡＭとして、シングルエンド型の８トランジスタ（８Ｔ）−ＳＲＡＭが開示されている（例えば、非特許文献１参照）。【０００４】
図１７は、従来技術に係るＳＲＡＭのメモリセルの構成図である。このメモリセル１０１では、ライトワード線ＷＷＬ、ライトビット線ＢＬ、および反転ライトビット線ＢＬＸを制御することでデータの書き込みが行われる。一方、読み出しワード線ＲＷＬおよび読み出しビット線ＲＢＬを制御することでデータの読み出しが行われる。【０００５】
データの読み出し動作において、読み出しビット線ＲＢＬはプリチャージされており、読み出しワード線ＲＷＬが駆動されることによってトランジスタＴ２がオンする。そして、メモリセル１０１に記憶されているデータに応じて、トランジスタＴ１が例えばオンすることによって、読み出しビット線ＲＢＬが接地電位に接続されてデータが読み出される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Toshikazu Suzuki et al,"A Stable 2-Port SRAM Cell DesignAgainst Simultaneously Read/Write-Disturbed Accesses",IEEE JOURNALOF SOLID-STATE CIRCUITS, SEPTEMBER 2008,VOL.43, NO.9,pp.2109-2119
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、ＳＲＡＭは、複数のメモリセル１０１が行列状に配置されて構成されており、読み出しワード線ＲＷＬは、選択メモリセルを含む同一行の複数のメモリセルに接続されている。したがって、図１７のメモリセル１０１で構成されるＳＲＡＭにおいて、読み出しワード線ＲＷＬが駆動されると、その読み出しワード線ＲＷＬに接続される複数のメモリセルにおいて、トランジスタＴ１，Ｔ２がともにオンしてしまう場合がある。これにより、図１７のメモリセル１０１を用いたＳＲＡＭでは、選択メモリセルであっても非選択メモリセルであっても、これらメモリセルに接続された読み出しビット線ＲＢＬが接地電位にディスチャージされてしまう場合がある。【０００８】
その結果、データの読み出しサイクルのたびに、非選択メモリセルに接続された読み出しビット線ＲＢＬにおいて、ディスチャージおよびプリチャージが必要となるため、消費電力が多くなってしまうおそれがある。特に、メモリセルの数が増加すると、電力消費は顕著となる。【０００９】
かかる点に鑑みて、本開示は、メモリセルの数が増加しても、消費電力を低減することができる半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、複数のメモリセルが行列状に配置されたメモリセルアレイを備えた半導体記憶装置は、前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数の読み出しワード線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しビット線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しソース線とを備え、前記複数のメモリセルはそれぞれ、クロスカップル接続された第１および第２のインバータと、当該メモリセルに対応する、読み出しビットと読み出しソース線との間に接続され、かつゲートが前記第１のインバータの出力に接続された第１のトランジスタと、前記第１のトランジスタと直列に接続され、かつゲートが当該メモリセルに対応する読み出しワード線に接続された第２のトランジスタとを有する。【００１１】
これによると、各メモリセルは、第１および第２のインバータにより構成され、データの保持が可能なラッチ回路を有する。また、各メモリセルは、自身に対応する、読み出しビット線と読み出しソース線との間に直列に接続された第１および第２のトランジスタを有する。第１のトランジスタのゲートは第１のインバータに接続され、第２のトランジスタのゲートは、対応する読み出しワード線に接続される。【００１２】
そして、メモリセルアレイの各行にそれぞれ対応する読み出しワード線、ならびに、メモリセルアレイの各列にそれぞれ対応する、読み出しビット線および読み出しソースを制御することで、選択メモリセルからのデータの読み出しが可能となる。【００１３】
具体的に、選択メモリセルからデータを読み出す場合、プリチャージされた各読み出しビット線をフローティング状態とし、選択メモリセルに接続された読み出しソース線をディスチャージする。また、選択メモリセルに接続された読み出しワード線を駆動する。これによって、選択メモリセルおよびこれと同一行に配置された非選択メモリセルの各第２のトランジスタがオンする。複数列のメモリセルに含まれる各第１のトランジスタは、それぞれのメモリセルに記憶されているデータに従ってオンまたはオフする。【００１４】
ここで、駆動された読み出しワード線に接続された複数のメモリセルに含まれる第１のトランジスタがオンする場合、選択メモリセルと非選択メモリセルとにおいて、それぞれのメモリセルに対応する、読み出しビット線と、第１および第２のトランジスタと、読み出しソース線とが接続される。つまり、読み出しビット線と読み出しソース線とが接続される電流経路が形成されうる。【００１５】
上記半導体記憶装置では、各読み出しソース線を独立して制御することができるため、例えば、選択メモリセルに接続された読み出しソース線をディスチャージする一方、非選択メモリセルに接続された読み出しソース線を読み出しビット線と同程度の電位に維持するといった制御が可能である。【００１６】
したがって、選択メモリセルにおける電流経路には電流が流れ、これによりデータの読み出しが可能であるが、非選択メモリセルにおける電流経路には電流が流れない。すなわち、メモリセルアレイに配置されるメモリセルの数が増加しても、データの読み出し時において流れる電流は、選択メモリセルに流れる電流分で済むため、半導体記憶装置全体の消費電力を低減することができる。
【発明の効果】
【００１７】
本開示によれば、メモリセルの数が増加しても、消費電力を低減することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る半導体記憶装置の構成図である。
【図２】図２は、図１の半導体記憶装置のカラムマルチプレクス構成を示す概要図である。
【図３】図３は、第１の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図４】図４は、従来のメモリセルでメモリセルアレイを構成した場合の参考例を示す図である。
【図５】図５は、図４のメモリセルアレイを備えたカラムマルチプレクス構成の参考例を示す図である。
【図６】図６は、従来のメモリセルからデータを読み出す場合の波形図である。
【図７】図７は、電源電位と消費電力との関係を示すグラフである。
【図８】図８は、カラムセル数と消費電力との関係を示すグラフである。
【図９】図９は、カラムセル数と消費電力との関係を示す別のグラフである。
【図１０】図１０は、第２の実施形態に係る半導体記憶装置の構成図である。
【図１１】図１１は、第３の実施形態に係るメモリコントロール回路の構成図である。
【図１２】図１２は、第３の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図１３】図１３は、第４の実施形態に係る半導体記憶装置の構成図である。
【図１４】図１４は、第４の実施形態に係るメモリコントロール回路の構成図である。
【図１５】図１５は、第４の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図１６】図１６は、本開示に係るメモリセルの別の構成図である。
【図１７】図１７は、従来技術に係るＳＲＡＭのメモリセルの構成図である。
【発明を実施するための形態】
【００１９】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置１は、メモリセルアレイＭＣＡと、読み出しソース線ドライバ部２とを有する。半導体記憶装置１は、例えば、シングルエンド型の８トランジスタ（８Ｔ）−ＳＲＡＭで構成される。
【００２０】
メモリセルアレイＭＣＡは、メモリセルＭＣと、ライトビット線ＢＬ＜７：０＞と、反転ライトビット線ＢＬＸ＜７：０＞と、ライトワード線ＷＷＬと、読み出しワード線ＲＷＬと、読み出しビット線ＲＢＬ＜７：０＞と、プリチャージ回路ＰＲＥＣ＜７：０＞と、プリチャージ信号ＰＲＥと、読み出しソース線ＲＳＬ＜７：０＞とを含んでいる。
【００２１】
なお、メモリセルアレイＭＣＡは、読み出しワード線ＲＷＬにおけるカラム数が８である場合の構成であり、本実施形態ではそれを１ビットとして扱う。具体的に、図１に示すメモリセルアレイＭＣＡは、１ｂｉｔ＝６４Ｒｏｗ×８Ｃｏｌｕｍｎ（Ｃｏｌｕｍｎ＜７：０＞）の場合の構成例である。以下、各実施形態において、複数存在する要素の添え字である＜７：０＞等を適宜省略し、例えば読み出しソース線ＲＳＬと略記する場合がある。
【００２２】
メモリセルＭＣは、８Ｔ−ＳＲＡＭのメモリセルであり、行列状に配置されている。メモリセルＭＣは、データを保持するラッチを構成する２つのインバータＩＮＶ１，ＩＮＶ２と、ラッチにデータを書き込むライトポートを構成する２つのトランジスタＴＲ３，ＴＲ４と、データを読み出すリードポートを構成する２つのトランジスタＴＲ１，ＴＲ２とを有する。なお、インバータＩＮＶ１，ＩＮＶ２は、例えば電源電位ＶＤＤで動作し、トランジスタＴＲ１〜ＴＲ４は、例えばＮＭＯＳ（Negative-channel Metal OxideSemiconductor）トランジスタである。
【００２３】
インバータＩＮＶ１，ＩＮＶ２の入出力は互いに接続されている。また、インバータＩＮＶ１の入力は、トランジスタＴＲ３のドレインに接続され、出力は、トランジスタＴＲ１のゲートに接続されている。インバータＩＮＶ２の入力は、トランジスタＴＲ４のドレインに接続されている。
【００２４】
また、読み出しビット線ＲＢＬと読み出しソース線ＲＳＬとの間において、トランジスタＴＲ１のソースとトランジスタＴＲ２のドレインとは接続されている。
【００２５】
ライトビット線ＢＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ３のソースに共通に接続されている。反転ライトビット線ＢＬＸは、ライトビット線ＢＬと対になっており、メモリセルアレイＭＣＡの各列に対応して配置され、対応するメモリセルＭＣに含まれるトランジスタＴＲ４のソースに共通に接続されている。
【００２６】
ライトワード線ＷＷＬは、メモリセルアレイＭＣＡの各行に対応して配置され、対応する行のメモリセルＭＣに含まれるトランジスタＴＲ３，ＴＲ４のゲートに共通に接続されている。
【００２７】
読み出しワード線ＲＷＬは、メモリセルアレイＭＣＡの各行に対応して配置され、対応する行のメモリセルＭＣに含まれるトランジスタＴＲ２のゲートに共通に接続されている。
【００２８】
読み出しビット線ＲＢＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ１のドレインに共通に接続されている。
【００２９】
読み出しソース線ＲＳＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ２のソースに共通に接続されている。
【００３０】
プリチャージ回路ＰＲＥＣは、例えばＰＭＯＳ（Positive-channel MOS）トランジスタで構成され、複数の読み出しビット線ＲＢＬにそれぞれ対応して配置されている。プリチャージ回路ＰＲＥＣは、プリチャージ信号ＰＲＥに従って、対応する読み出しビット線ＲＢＬを、所定の電位として、例えば、電源電位ＶＤＤにプリチャージする。プリチャージ信号ＰＲＥは、プリチャージ回路ＰＲＥＣ（ＰＭＯＳトランジスタ）のゲートに共通して入力される。
【００３１】
読み出しソース線ドライバ部２は、複数の読み出しソース線ＲＳＬにそれぞれ対応する、複数の読み出しソース線ドライバＲＳＬＤ＜７：０＞を有する。
【００３２】
読み出しソース線ドライバＲＳＬＤは、例えば、電源電位ＶＤＤで動作するインバータＩＮＶ３で構成される。読み出しソース線ドライバＲＳＬＤは、それぞれに対応するカラム選択信号ＣＡＲ＜７：０＞に従って、対応する読み出しソース線ＲＳＬを、電源電位ＶＤＤあるいは接地電位にドライブする。具体的に、データの読み出し動作時において、カラム選択信号ＣＡＲ＜７：０＞のうち、アクティブとなる１つの選択カラム信号ＣＡＲ（例えば選択カラム信号ＣＡＲ＜７＞）により、１つの読み出しソース線ＲＳＬ（例えば読み出しソース線ＲＳＬ＜７＞）が接地電位ＶＳＳに接続される。ここで、選択カラム信号ＣＡＲは、アドレス信号がデコードされることによって生成されるものであり、メモリセルアレイＭＣＡの選択カラムを示す信号である。
【００３３】
以上のように、本実施形態に係るシングルエンド型の８Ｔ−ＳＲＡＭマクロは、リードポートに接続される、読み出しワード線ＲＷＬおよび読み出しソース線ＲＳＬを制御することでデータの読み出しが可能なカラムソースデコード方式で構成される。
【００３４】
図２は、図１の半導体記憶装置のカラムマルチプレクス構成を示す概要図である。カラムマルチプレクス３は、カラム選択信号ＣＡＲ＜７：０＞に従って、メモリセルアレイＭＣＡの各カラムであるＣｏｌｕｍｎ＜７：０＞のうち１つに対応する読み出しビット線ＲＢＬを選択し、その電位を出力する。なお、本実施形態では、図２の構成を１ｂｉｔと定義している。
【００３５】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について説明する。
【００３６】
図３は、第１の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図３は、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された８Ｔ−ＳＲＡＭマクロにおいて、選択カラムがＣｏｌｕｍｎ＜７＞であり、電源電位ＶＤＤが０．６Ｖである場合の波形図である。
【００３７】
データの読み出し動作前において、プリチャージ信号ＰＲＥおよびカラム選択信号ＣＡＲはそれぞれＬであるため、読み出しソース線ＲＳＬと読み出しビット線ＲＢＬとは同電位、すなわち電源電位ＶＤＤにプリチャージされている。
【００３８】
半導体記憶装置１に外部クロックＣＬＫが入力されると、その内部で内部クロックＩＣＬＫＲが生成される。そして、内部クロックＩＣＬＫＲに基づいてプリチャージ信号ＰＲＥがＨとなると、読み出しビット線ＲＢＬのプリチャージが解除され、読み出しビット線ＲＢＬはフローティング状態となる。
【００３９】
また、プリチャージ信号ＰＲＥがＨになるとともに、カラム選択信号ＣＡＲ＜７：０＞のうち、選択カラム信号ＣＡＲ＜７＞がＨに駆動される。選択カラム信号ＣＡＲ＜７＞がＨになると、電源電位ＶＤＤにプリチャージされていた読み出しソース線ＲＳＬ＜７＞が、読み出しソース線ドライバＲＳＬＤ＜７＞によってディスチャージされる。
【００４０】
このとき、読み出しワード線ＲＷＬをＨに駆動することで、メモリセルＭＣに記憶されているデータに応じて、Ｃｏｌｕｍｎ＜７＞に対応する読み出しビット線ＲＢＬ＜７＞の電荷がディスチャージされる。そして、読み出しビット線ＲＢＬ＜７＞の振幅が、その端部に設けられたシングルエンド増幅器等で増幅される。シングルエンド増幅器の後段側に接続されたラッチ回路に対して、適切なタイミングでラッチパルス信号ＬＡＴが入力されることで、メモリセルＭＣから読み出された増幅信号がＱ出力される。そして、プリチャージ信号ＰＲＥおよび選択カラム信号ＣＡＲ＜７＞がＬとなり、読み出しビット線ＲＢＬ＜７＞および読み出しソース線ＲＳＬ＜７＞がプリチャージされる。このようにして、読み出し動作が行われる。
【００４１】
ここで、読み出し動作において、選択カラム以外の非選択カラムであるＣｏｌｕｍｎ＜６：０＞のそれぞれに対応するカラム選択信号ＣＡＲ＜６：０＞はＬのままである。そのため、Ｃｏｌｕｍｎ＜６：０＞のそれぞれに対応する読み出しソース線ＲＳＬ＜６：０＞は、対応する読み出しビット線ＲＢＬ＜６：０＞と同電位の電源電位ＶＤＤに維持されたままである。
【００４２】
したがって、選択された読み出しワード線ＲＷＬに接続されるメモリセルＭＣのうち、非選択カラムのメモリセルＭＣでは、記憶しているデータにかかわらず、非選択の読み出しビット線ＲＢＬ＜６：０＞のディスチャージが生じることがない。
【００４３】
つまり、ＳＲＡＭマクロにおける電力の消費は、選択カラムに対応する、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの、ディスチャージおよびプリチャージ分で済むため、消費電力を低減することができる。
【００４４】
本実施形態の効果について、従来技術と比較しながら説明する。
【００４５】
図４は、図１７に示すメモリセルでメモリセルアレイを構成した場合の参考例を示す図である。図４に示すメモリアレイ１００において、メモリセル１０１は、リードポートを構成するトランジスタＴ１，Ｔ２と、ライトポートを構成するトランジスタＴ３，Ｔ４と、ラッチを構成するインバータＩ１，Ｉ２とを有する。このメモリセル１０１は、読み出しビット線ＲＢＬと接地電位ＶＳＳとの間に直列接続されたトランジスタＴ１，Ｔ２を有する点で、本実施形態に係るメモリセルＭＣと異なる。
【００４６】
図５は、図４のメモリセルアレイを備えたカラムマルチプレクス構成の参考例を示す図である。図５において、カラムマルチプレクス３は、カラム選択信号ＣＡＲ＜７：０＞に従って、読み出しビット線ＲＢＬ＜７：０＞のうちの１つを選択する。
【００４７】
図６は、図４のメモリセルからデータを読み出す場合の波形図である。なお、図６は、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された８Ｔ−ＳＲＡＭマクロにおいて、選択カラムがＣｏｌｕｍｎ＜７＞であり、電源電位ＶＤＤが０．６Ｖである場合の波形図である。
【００４８】
図６において、図３との相違点について主に説明する。
【００４９】
選択カラム信号ＣＡＲ＜７＞がＨになり、読み出しワード線ＲＷＬがＨになると、メモリセル１０１の記憶データに応じて、電源電位ＶＤＤにプリチャージされていた読み出しビット線ＲＢＬ＜７＞がディスチャージされる。このとき、カラム選択信号ＣＡＲ＜６：０＞はＬであるが、読み出しビット線ＲＢＬ＜６：０＞は、メモリセル１０１の記憶データに応じて、トランジスタＴ１，Ｔ２を介して接地電位ＶＳＳに接続される。なお、図６では、メモリセル１０１にＨデータが記憶されているものとする。
【００５０】
このように、従来技術では、選択メモリセル１０１からデータが読み出される場合、選択メモリセル１０１を含む選択カラムＣｏｌｕｍｎ＜７＞に対応する読み出しビット線ＲＢＬ＜７＞だけではなく、非選択メモリセル１０１を含む非選択カラムＣｏｌｕｍｎ＜６：０＞に対応する読み出しビット線ＲＢＬ＜６：０＞の電荷もディスチャージされてしまう。その後、プリチャージ信号ＰＲＥがＬになると、ディスチャージされた読み出しビット線ＲＢＬ＜７：０＞はプリチャージされる。
【００５１】
つまり、従来技術では、読み出し動作のサイクルのたびに、１つの選択カラムの読み出しビット線ＲＢＬおよび複数の非選択カラムの読み出しビット線ＲＢＬにおいて、ディスチャージとプリチャージとが発生するため、無駄に電力を消費することとなる。特に、読み出しビット線ＲＢＬに接続されるメモリセルの数が多くなると、読み出しビット線ＲＢＬの容量が大きくなるため、読み出しビット線ＲＢＬにおける充放電によって消費される電力も多くなってしまう。したがって、従来の構成では、Ｉ／Ｏビット数が多くなればなるほど、消費電力が大きくなってしまう。
【００５２】
これに対して、本実施形態では、図３に示すように、選択カラムに対応する１つの読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬのディスチャージとプリチャージとに必要な電力で済むため、従来技術と比べて、低消費電力化が可能となる。
【００５３】
図７は、電源電位と消費電力との関係を示すグラフであり、例えばＳＰＩＣＥ（Simulation Programwith Integrated CircuitEmphasis）シミュレーションによって得られた、従来の構成および図１の構成の、読み出し動作における消費電力を比較したグラフである。なお、図７は、本実施形態および従来ともに、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された、２ポートの８Ｔ−ＳＲＡＭマクロを用い、かつ外部クロックＣＬＫの周波数が２０ＭＨｚの場合のグラフである。
【００５４】
図７（Ａ）は、電源電位ＶＤＤと消費電力との関係を示し、図７（Ｂ）は、電源電位ＶＤＤごとの、従来に対する本実施形態の消費電力比を示す。
【００５５】
図７に示すように、本実施形態では、例えば、電源電位ＶＤＤが０．６Ｖのときに約３６％、１．２Ｖのときに約３２％の消費電力が、従来に比べて削減されているのがわかる。このように、本実施形態では、ワイドレンジの電源電位ＶＤＤに対して低消費電力化が可能となっている。
【００５６】
ここで、本実施形態において、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの負荷容量が同程度であるとする。また、ＳＲＡＭマクロのカラム数（カラムマルチプレクス数）をＮとすると、本実施形態では、読み出しビット線ＲＢＬで消費される電力を、従来の構成に比べて、２／Ｎに削減することができる。
【００５７】
また、ＳＲＡＭマクロ全体の電力に占める、読み出しビット線ＲＢＬの電力の割合をＭとすると、ＳＲＡＭマクロ全体の読み出し動作における電力削減割合Ｐ＿ｒｅａｄは、
Ｐ＿ｒｅａｄ＝Ｍ×（１−２／Ｎ）
と表すことができる。
【００５８】
したがって、例えば、Ｍ＝０．５，Ｎ＝８とすると、本実施形態におけるＰ＿ｒｅａｄは、
Ｐ＿ｒｅａｄ＝０．５×（１−２／８）＝３／８＝３７．５％
となり、従来よりも、ＳＲＡＭマクロ全体の消費電力を３７．５％低減することができる。
【００５９】
図８および図９は、カラムセル数と消費電力との関係を示すグラフである。図８は電源電位ＶＤＤが０．６Ｖの場合であり、図９は電源電位ＶＤＤが１．２Ｖの場合である。なお、図８および図９では、ＳＲＡＭマクロは、６４Ｒｏｗ×８Ｃｏｌｕｍｎを１ｂｉｔとして構成されている。また、図８および図９は、外部クロックＣＬＫの周波数が２０ＭＨｚの場合で、かつＳＲＡＭマクロが常温である場合のグラフである。
【００６０】
図８および図９において、カラムセル数とは、１つの読み出しワード線ＲＷＬにおけるカラム数である。したがって、カラムセル数が３２セルであるとは、ＳＲＡＭマクロが４ｂｉｔの構成であり、６４セルの場合は８ｂｉｔ、１２８セルの場合は１６ｂｉｔ、２５６セルの場合は３２ｂｉｔ、および５１２セルの場合は６４ｂｉｔの構成を示す。カラムセル数の増加は、Ｉ／Ｏビット数が増加することを示す。
【００６１】
また、図８（Ａ）および図９（Ａ）は、カラムセル数および消費電力を、従来と本実施形態とで比較した場合のグラフであり、図８（Ｂ）および図９（Ｂ）は、カラムセル数ごとの、従来に対する本実施形態の電力比を示すグラフである。つまり、図８および図９は、従来および本実施形態における、消費電力のカラムセル数への依存性を示す。
【００６２】
図８および図９に示すように、カラムセル数が増えると、ＳＲＡＭマクロ全体の消費電力に占める読み出しビット線ＲＢＬの消費電力は大きくなるが、その中でも特に非選択カラムの読み出しビット線ＲＢＬにおける消費電力の影響が顕著になる。そのため、従来の構成では、非選択カラムの読み出しビット線ＲＢＬの充放電に要する電力が、ＳＲＡＭマクロ全体の消費電力に大きく影響するといえる。
【００６３】
したがって、カラムセル数が増えるにつれて、本実施形態では、従来に比べて消費電力の削減割合が大きくなる。例えば、図８（Ｂ）および図９（Ｂ）において、カラムセル数が５１２セル（６４ｂｉｔ）である場合、本実施形態では、従来に比べて約５２％の消費電力を削減することができているのがわかる。このように、本実施形態では、ワイドレンジの電源電位ＶＤＤにおいて低消費電力化が可能である。
【００６４】
以上、本実施形態によると、メモリセルアレイＭＣＡの列ごとに読み出しソース線ＲＳＬを設けたため、読み出し動作において、非選択カラムの、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬにディスチャージが生じないように読み出しソース線ＲＳＬを制御することが可能となる。これにより、読み出し動作における消費電力は、選択カラムの、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬのディスチャージおよびプリチャージ分で済むため、大容量のＳＲＡＭであっても、低消費電力化が可能である。特に、Ｉ／Ｏビット数が多く、横長のＳＲＡＭマクロ構成の場合には低消費電力化の効果が顕著となる。
【００６５】
＜第２の実施形態＞
図１０は、第２の実施形態に係る半導体記憶装置の構成図である。本実施形態では、第１の実施形態との相違点について主に説明する。
【００６６】
本実施形態に係る半導体記憶装置１は、キーパー回路ＫＰ＜７：０＞を有する。
【００６７】
キーパー回路ＫＰは、読み出しビット線ＲＢＬのそれぞれに対応して設けられ、対応する読み出しビット線ＲＢＬの電位を、所定の電位として、例えば電源電位ＶＤＤに維持するものである。キーパー回路ＫＰは、例えば、インバータＩＮＶ４とＰＭＯＳトランジスタＴＲ５とで構成される。インバータＩＮＶ４は、入力が、対応する読み出しビット線ＲＢＬに接続され、出力が、トランジスタＴＲ５のゲートに接続されている。トランジスタＴＲ５は、ソースが電源電位ＶＤＤに接続され、ドレインが、対応する読み出しビット線ＲＢＬに接続されている。
【００６８】
以上、本実施形態によると、読み出しビット線ＲＢＬにキーパー回路ＫＰを接続することで、例えば、半導体記憶装置１が高温となった場合に、特に非選択カラムに対応する読み出しビット線ＲＢＬに接続されるトランジスタのリーク電流などによって、当該読み出しビット線ＲＢＬの電位が低下するのを抑制することができる。すなわち、読み出しビット線ＲＢＬの電位が低下することによって、読み出しソース線ドライバＲＳＬＤの出力から読み出しビット線ＲＢＬに貫通電流が流れることを抑制することができ、安定した読み出し動作が可能となる。
【００６９】
なお、キーパー回路ＫＰの構成は任意であり、読み出しビット線ＲＢＬの電位を所定の電位に維持できるような構成であればよい。
【００７０】
＜第３の実施形態＞
図１１（Ａ）は、第３の実施形態に係るメモリコントロール回路の構成図であり、図１１（Ｂ）は、メモリコントロール回路に用いられる遅延回路の構成図である。なお、本実施形態に係る半導体記憶装置１の構成は、第１および第２の実施形態のいずれかと同様であってもよい。
【００７１】
図１１（Ａ）に示すメモリコントロール回路１０は、読み出し動作用内部クロックジェネレータ１１（以下、ＩＣＬＫＲジェネレータ１１と表記する。）と、書き込み動作用内部クロックジェネレータ１２（以下、ＩＣＬＫＷジェネレータ１２と表記する。）と、遅延回路１３，１４とを有する。
【００７２】
ＩＣＬＫＲジェネレータ１１は、外部クロックＣＬＫから、読み出し動作用のクロックである内部クロックＩＣＬＫＲを生成する。ＩＣＬＫＷジェネレータ１２は、外部クロックＣＬＫから、書き込み動作用のクロックである内部クロックＩＣＬＫＷを生成する。
【００７３】
なお、ＩＣＬＫＲジェネレータ１１およびＩＣＬＫＷジェネレータ１２は、例えば、ＲＳフリップフロップで構成される。
【００７４】
遅延回路１３，１４は、例えば、図１１（Ｂ）のように構成される。遅延回路１３は、内部クロックＩＣＬＫＲを遅延させて、カラム選択信号ＣＡＲおよびプリチャージ信号ＰＲＥを生成して出力する。本実施形態では、カラム選択信号ＣＡＲがアクティブになるタイミングは、プリチャージ信号ＰＲＥがアクティブになるタイミングよりも早くなるように遅延回路１３の段数が調整される。また、遅延回路１３の出力は、ＩＣＬＫＲジェネレータ１１のリセット信号ＲＥＳＥＴ、および増幅器等への信号ＳＡＥとなる。
【００７５】
遅延回路１４は、内部クロックＩＣＬＫＷを遅延させて、ＩＣＬＫＷジェネレータ１２のリセット信号ＲＥＳＥＴ、および書き込み用の信号ＷＲＩＴＥを生成して出力する。
【００７６】
なお、図１１（Ａ）において、遅延回路１３，１４の段数は任意であり、内部クロックＩＣＬＫＲおよび内部クロックＩＣＬＫＷのそれぞれを遅延させる量は、遅延回路１３，１４の段数に応じて調整すればよい。例えば、カラム選択信号ＣＡＲとプリチャージ信号ＰＲＥとで、遅延回路１３の段数を変えることで、これらの信号がアクティブになるタイミングを任意に調整することができる。
【００７７】
図１２は、第３の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図１２では、図３との相違点について主に説明する。
【００７８】
図１２において、内部クロックＩＣＬＫＲがＨになった後、選択カラム信号ＣＡＲ＜７＞がＨになる。これにより、読み出しソース線ＲＳＬ＜７＞のディスチャージが開始される。その後、プリチャージ信号ＰＲＥがＨになり、読み出しビット線ＲＢＬのプリチャージが解除されてから、読み出しワード線ＲＷＬがＨになる。
【００７９】
ここで、半導体記憶装置１をカラムソースデコード方式のメモリセルアレイ構成にした場合、メモリセルＭＣのレイアウト上、物理的に、読み出しビット線ＲＢＬと読み出しソース線ＲＳＬとが左右、又は上下に並走して配置される。そのため、これら配線を同時に駆動するとカップリングノイズ干渉が起こり、読み出しビット線ＲＢＬの振幅電圧が不安定となり、安定した読み出し動作を行うことができなくなるおそれがある。
【００８０】
これに対して、図１２に示すような読み出し動作を行うことで、読み出しソース線ＲＳＬの電荷がディスチャージされるタイミングを、プリチャージ信号ＰＲＥがＨになるタイミング、つまり読み出しビット線ＲＢＬのプリチャージが解除されるタイミングよりも早めることができる。本実施形態では、これらの信号がアクティブになるタイミングを好適に調整すればよいため、半導体記憶装置１の回路面積の増加を極力抑えながら、上述したカップリングノイズ干渉を低減しつつ、安定した読み出し動作が可能となる。
【００８１】
＜第４の実施形態＞
図１３は、第４の実施形態に係る半導体記憶装置の構成図である。本実施形態では、第１の実施形態との相違点について主に説明する。図１３に示す半導体記憶装置１は、メモリセルアレイＭＣＡと、読み出しソース線ドライバ部２と、ブースト回路部５とを有する。
【００８２】
読み出しソース線ドライバ部２は、複数の読み出しソース線ＲＳＬにそれぞれ対応する、複数の読み出しソース線ドライバＲＳＬＤ＜７：０＞を有する。
【００８３】
読み出しソース線ドライバＲＳＬＤは、２段のインバータ、例えば、インバータＩＮＶ３とインバータＩＮＶ５とで構成される。
【００８４】
インバータＩＮＶ３は、電源電位ＶＤＤで動作し、入力はインバータＩＮＶ５の出力に接続され、出力は、対応する読み出しソース線ＲＳＬに接続されている。
【００８５】
インバータＩＮＶ５は、電源電位ＶＤＤ、あるいは電源電位ＶＤＤよりも高い電圧ＶＤＤＢＳＴで動作可能に構成されている。インバータＩＮＶ５は、それぞれに対応する反転カラム選択信号／ＣＡＲ＜７：０＞を受け、対応するカラム選択信号ＣＡＲ＜７：０＞をインバータＩＮＶ３に出力する。
【００８６】
ブースト回路部５は、読み出しソース線ドライバＲＳＬＤのそれぞれに対応して設けられたブースト回路ＢＳＴ＜７：０＞を有する。
【００８７】
ブースト回路ＢＳＴは、電源電位ＶＤＤよりも高い電圧ＶＤＤＢＳＴが生成可能に構成されている。つまり、ＶＤＤＢＳＴ＞ＶＤＤ＋α（α＞０）である。
【００８８】
ブースト回路ＢＳＴは、例えば、ＰＭＯＳトランジスタＴＲ６と、ＭＯＳ容量素子ＭＳＣとで構成される。トランジスタＴＲ６のソースは電源電位ＶＤＤに接続され、ドレインはインバータＩＮＶ５の電源電位およびＭＯＳ容量素子ＭＳＣのゲートに接続される。また、トランジスタＴＲ６のゲートおよびＭＯＳ容量素子ＭＳＣには、ブースト回路ＢＳＴに対応するブーストカラム信号ＢＳＴＣＡＲ＜７：０＞が入力される。なお、ＭＯＳ容量素子として、ＰＭＯＳ容量素子、ＮＭＯＳ容量素子、あるいはＤｅｐｌｅｔｉｏｎ  ＭＯＳ容量素子等、任意の容量素子を用いればよい。このように、ＭＯＳ容量をパルス制御して昇圧することで、電源電位ＶＤＤのみで昇圧電位ＶＤＤＢＳＴを生成することができる。
【００８９】
以上のように構成された、ブースト回路ＢＳＴおよび読み出しソース線ドライバＲＳＬＤによって、読み出し動作時において、選択カラムに対応する読み出しソース線ドライバＲＳＬＤに供給される電位を、他の読み出しソース線ドライバＲＳＬＤに供給される電位よりも高くすることができる。
【００９０】
具体的に、データの読み出し動作時において、ブーストカラム信号ＢＳＴＣＡＲのうち、選択カラムに対応するブースト回路ＢＳＴ（例えばブースト回路ＢＳＴ＜７＞）に入力されるブーストカラム信号ＢＳＴＣＡＲ（例えばブーストカラム信号ＢＳＴＣＡＲ＜７＞）がＨになるとする。これによって、対応する読み出しソース線ドライバＲＳＬＤ（例えば読み出しソース線ドライバＲＳＬＤ＜７＞）に供給される電位がＶＤＤからＶＤＤＢＳＴにブーストされる。
【００９１】
なお、ブースト回路ＢＳＴは、データの読み出し動作時において、選択カラムに対応する読み出しソース線ドライバＲＳＬＤに、電源電位ＶＤＤよりも高い電位を供給可能な構成であればよい。
【００９２】
図１４は、第４の実施形態に係るメモリコントロール回路の構成図である。なお、図１４について、図１１との相違点について主に説明する。
【００９３】
本実施形態に係るメモリコントロール回路１０において、内部クロックＩＣＬＫＲを遅延回路１３で遅延させることによって、ブーストカラム信号ＢＳＴＣＡＲが生成される。なお、遅延回路１３の段数は、各信号がアクティブとなるタイミングが好適になるように調整すればよい。また、ブーストカラム信号ＢＳＴＣＡＲは、選択カラムごとにマルチプレクスして制御してもよく、ノンカラムマルチプレクス制御信号としてもよい。
【００９４】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について説明する。図１５は、第４の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図３との相違点について主に説明する。
【００９５】
内部クロックＩＣＬＫＲがＨとなり、例えばカラムブースト信号ＢＳＴＣＡＲ＜７＞がＨになると、ブースト回路ＢＳＴ＜７＞は電圧ＶＤＤＢＳＴを出力する。ここで、読み出し動作において、内部クロックＩＣＬＫＲがＨである期間とカラムブースト信号ＢＳＴＣＡＲ＜７＞がＨである期間とが同じとなるように制御される。本実施形態では、図１３に示すように、内部クロックＩＣＬＫＲからカラムブースト信号ＢＳＴＣＡＲを生成しているため、これらパルス信号がＨである期間を同じにすることができる。
【００９６】
カラムブースト信号ＢＳＴＣＡＲ＜７＞がＨである期間において、読み出しソース線ドライバＲＳＬＤ＜７＞のインバータＩＮＶ５が電圧ＶＤＤＢＳＴで動作する。その後、選択カラム信号ＣＡＲ＜７＞はＨとなる。このときのＨレベル、つまりインバータＩＮＶ３の入力電圧は、電源電位ＶＤＤよりも高いため、インバータＩＮＶ３によって、読み出しソース線ＲＳＬ＜７＞の電荷がディスチャージされるスピードが早くなる。このように、インバータＩＮＶ５の動作電圧をブーストしてから選択カラム信号ＣＡＲ＜７＞がＨになるように制御することで、読み出しソース線ＲＳＬ＜７＞がディスチャージされる時間が短くなるため、読み出し動作の高速化を図ることができる。
【００９７】
一方、カラムブースト信号ＢＳＴＣＡＲ＜６：０＞はＬのままであるため、ブースト回路ＢＳＴ＜６：０＞の出力は電源電位ＶＤＤのままである。
【００９８】
なお、図１５において、ＲＳＬ＜７＞で示される破線は、読み出しソース線ドライバＲＳＬＤ＜７＞の動作電圧をブーストしない場合の波形あり、実線は、読み出しソース線ドライバＲＳＬＤ＜７＞の動作電圧をブーストした場合の波形である。
【００９９】
以上、本実施形態によれば、読み出し動作期間において、読み出しソース線ドライバＲＳＬＤに供給される電位をブーストすることによって、読み出しソース線ＲＳＬをすばやくディスチャージすることができるため、読み出し速度の高速化が可能である。
【０１００】
なお、上記各実施形態において、メモリセルＭＣを、図１６に示すように構成してもよい。具体的に、トランジスタＴＲ１のドレインとトランジスタＴＲ２のソースとは接続されている。そして、トランジスタＴＲ１のソースは読み出しソース線ＲＳＬに、トランジスタＴＲ２のドレインは読み出しビット線ＲＢＬに接続されている。
【０１０１】
つまり、上記各実施形態に係るメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２は、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの間に直列に接続されていればよい。
【産業上の利用可能性】
【０１０２】
本開示に係る半導体記憶装置によれば、メモリセルの数が増加しても低消費電力化が可能であるため、大容量化が進むメモリを有する各種電子機器等に有用である。
【符号の説明】
【０１０３】
ＢＬ                    ライトビット線
ＢＬＸ                  反転ライトビット線
ＩＮＶ１                インバータ（第１のインバータ）
ＩＮＶ２                インバータ（第２のインバータ）
ＩＮＶ３                インバータ（第５のインバータ）
ＩＮＶ４                インバータ（第３のインバータ）
ＩＮＶ５                インバータ（第４のインバータ）
ＫＰ                    キーパー回路
ＭＣ                    メモリセル
ＭＣＡ                  メモリセルアレイ
ＰＲＥＣ                プリチャージ回路
ＲＳＬ                  読み出しソース線
ＲＳＬＤ                読み出しソース線ドライバ
ＲＢＬ                  読み出しビット線
ＲＷＬ                  読み出しワード線
ＴＲ１                  トランジスタ（第１のトランジスタ）
ＴＲ２                  トランジスタ（第２のトランジスタ）
ＴＲ３                  トランジスタ（第３のトランジスタ）
ＴＲ４                  トランジスタ（第４のトランジスタ）
ＴＲ５                  トランジスタ（第５のトランジスタ）
【図１】
2015001722.tif 000003
【図２】
2015001722.tif 000004
【図３】
2015001722.tif 000005
【図４】
2015001722.tif 000006
【図５】
2015001722.tif 000007
【図６】
2015001722.tif 000008
【図７】
2015001722.tif 000009
【図８】
2015001722.tif 000010
【図９】
2015001722.tif 000011
【図１０】
2015001722.tif 000012
【図１１】
2015001722.tif 000013
【図１２】
2015001722.tif 000014
【図１３】
2015001722.tif 000015
【図１４】
2015001722.tif 000016
【図１５】
2015001722.tif 000017
【図１６】
2015001722.tif 000018
【図１７】
2015001722.tif 000019
【手続補正書】
【提出日】平成27年12月4日(2015.12.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体記憶装置に関し、特にＳＲＡＭ（Static Random Access Memory）の消費電力を低減する技術に関する。
【背景技術】
【０００２】
近年、携帯端末型の電子機器の普及に伴って、半導体集積回路の低電力化が強く求められている。特に、システムＬＳＩ（Large Scale Integration）と呼ばれる大規模な半導体集積回路では、回路全体に対するオンチップＳＲＡＭが占める割合が大きいため、ＳＲＡＭの低電力化は、システムＬＳＩのチップ全体において、大幅な低電力化に効果的である。
【０００３】
従来のＳＲＡＭとして、シングルエンド型の８トランジスタ（８Ｔ）−ＳＲＡＭが開示されている（例えば、非特許文献１参照）。
【０００４】
図１７は、従来技術に係るＳＲＡＭのメモリセルの構成図である。このメモリセル１０１では、ライトワード線ＷＷＬ、ライトビット線ＢＬ、および反転ライトビット線ＢＬＸを制御することでデータの書き込みが行われる。一方、読み出しワード線ＲＷＬおよび読み出しビット線ＲＢＬを制御することでデータの読み出しが行われる。
【０００５】
データの読み出し動作において、読み出しビット線ＲＢＬはプリチャージされており、読み出しワード線ＲＷＬが駆動されることによってトランジスタＴ２がオンする。そして、メモリセル１０１に記憶されているデータに応じて、トランジスタＴ１が例えばオンすることによって、読み出しビット線ＲＢＬが接地電位に接続されてデータが読み出される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Toshikazu Suzuki et al,"A Stable 2-Port SRAM Cell Design Against Simultaneously Read/Write-Disturbed Accesses",IEEE JOURNAL OF SOLID-STATE CIRCUITS, SEPTEMBER 2008,VOL.43, NO.9, pp.2109-2119
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、ＳＲＡＭは、複数のメモリセル１０１が行列状に配置されて構成されており、読み出しワード線ＲＷＬは、選択メモリセルを含む同一行の複数のメモリセルに接続されている。したがって、図１７のメモリセル１０１で構成されるＳＲＡＭにおいて、読み出しワード線ＲＷＬが駆動されると、その読み出しワード線ＲＷＬに接続される複数のメモリセルにおいて、トランジスタＴ１，Ｔ２がともにオンしてしまう場合がある。これにより、図１７のメモリセル１０１を用いたＳＲＡＭでは、選択メモリセルであっても非選択メモリセルであっても、これらメモリセルに接続された読み出しビット線ＲＢＬが接地電位にディスチャージされてしまう場合がある。
【０００８】
その結果、データの読み出しサイクルのたびに、非選択メモリセルに接続された読み出しビット線ＲＢＬにおいて、ディスチャージおよびプリチャージが必要となるため、消費電力が多くなってしまうおそれがある。特に、メモリセルの数が増加すると、電力消費は顕著となる。
【０００９】
かかる点に鑑みて、本開示は、メモリセルの数が増加しても、消費電力を低減することができる半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、複数のメモリセルが行列状に配置されたメモリセルアレイを備えた半導体記憶装置は、前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数の読み出しワード線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しビット線と、前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しソース線とを備え、前記複数のメモリセルはそれぞれ、クロスカップル接続された第１および第２のインバータと、当該メモリセルに対応する、読み出しビット線と読み出しソース線との間に接続され、かつゲートが前記第１のインバータの出力に接続された第１のトランジスタと、前記第１のトランジスタと直列に接続され、かつゲートが当該メモリセルに対応する読み出しワード線に接続された第２のトランジスタとを有する。
【００１１】
これによると、各メモリセルは、第１および第２のインバータにより構成され、データの保持が可能なラッチ回路を有する。また、各メモリセルは、自身に対応する、読み出しビット線と読み出しソース線との間に直列に接続された第１および第２のトランジスタを有する。第１のトランジスタのゲートは第１のインバータに接続され、第２のトランジスタのゲートは、対応する読み出しワード線に接続される。
【００１２】
そして、メモリセルアレイの各行にそれぞれ対応する読み出しワード線、ならびに、メモリセルアレイの各列にそれぞれ対応する、読み出しビット線および読み出しソース線を制御することで、選択メモリセルからのデータの読み出しが可能となる。
【００１３】
具体的に、選択メモリセルからデータを読み出す場合、プリチャージされた各読み出しビット線をフローティング状態とし、選択メモリセルに接続された読み出しソース線をディスチャージする。また、選択メモリセルに接続された読み出しワード線を駆動する。これによって、選択メモリセルおよびこれと同一行に配置された非選択メモリセルの各第２のトランジスタがオンする。複数列のメモリセルに含まれる各第１のトランジスタは、それぞれのメモリセルに記憶されているデータに従ってオンまたはオフする。
【００１４】
ここで、駆動された読み出しワード線に接続された複数のメモリセルに含まれる第１のトランジスタがオンする場合、選択メモリセルと非選択メモリセルとにおいて、それぞれのメモリセルに対応する、読み出しビット線と、第１および第２のトランジスタと、読み出しソース線とが接続される。つまり、読み出しビット線と読み出しソース線とが接続される電流経路が形成されうる。
【００１５】
上記半導体記憶装置では、各読み出しソース線を独立して制御することができるため、例えば、選択メモリセルに接続された読み出しソース線をディスチャージする一方、非選択メモリセルに接続された読み出しソース線を読み出しビット線と同程度の電位に維持するといった制御が可能である。
【００１６】
したがって、選択メモリセルにおける電流経路には電流が流れ、これによりデータの読み出しが可能であるが、非選択メモリセルにおける電流経路には電流が流れない。すなわち、メモリセルアレイに配置されるメモリセルの数が増加しても、データの読み出し時において流れる電流は、選択メモリセルに流れる電流分で済むため、半導体記憶装置全体の消費電力を低減することができる。
【発明の効果】
【００１７】
本開示によれば、メモリセルの数が増加しても、消費電力を低減することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る半導体記憶装置の構成図である。
【図２】図２は、図１の半導体記憶装置のカラムマルチプレクス構成を示す概要図である。
【図３】図３は、第１の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図４】図４は、従来のメモリセルでメモリセルアレイを構成した場合の参考例を示す図である。
【図５】図５は、図４のメモリセルアレイを備えたカラムマルチプレクス構成の参考例を示す図である。
【図６】図６は、従来のメモリセルからデータを読み出す場合の波形図である。
【図７】図７は、電源電位と消費電力との関係を示すグラフである。
【図８】図８は、カラムセル数と消費電力との関係を示すグラフである。
【図９】図９は、カラムセル数と消費電力との関係を示す別のグラフである。
【図１０】図１０は、第２の実施形態に係る半導体記憶装置の構成図である。
【図１１】図１１は、第３の実施形態に係るメモリコントロール回路の構成図である。
【図１２】図１２は、第３の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図１３】図１３は、第４の実施形態に係る半導体記憶装置の構成図である。
【図１４】図１４は、第４の実施形態に係るメモリコントロール回路の構成図である。
【図１５】図１５は、第４の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。
【図１６】図１６は、本開示に係るメモリセルの別の構成図である。
【図１７】図１７は、従来技術に係るＳＲＡＭのメモリセルの構成図である。
【発明を実施するための形態】
【００１９】
＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置１は、メモリセルアレイＭＣＡと、読み出しソース線ドライバ部２とを有する。半導体記憶装置１は、例えば、シングルエンド型の８トランジスタ（８Ｔ）−ＳＲＡＭで構成される。
【００２０】
メモリセルアレイＭＣＡは、メモリセルＭＣと、ライトビット線ＢＬ＜７：０＞と、反転ライトビット線ＢＬＸ＜７：０＞と、ライトワード線ＷＷＬと、読み出しワード線ＲＷＬと、読み出しビット線ＲＢＬ＜７：０＞と、プリチャージ回路ＰＲＥＣ＜７：０＞と、プリチャージ信号ＰＲＥと、読み出しソース線ＲＳＬ＜７：０＞とを含んでいる。
【００２１】
なお、メモリセルアレイＭＣＡは、読み出しワード線ＲＷＬにおけるカラム数が８である場合の構成であり、本実施形態ではそれを１ビットとして扱う。具体的に、図１に示すメモリセルアレイＭＣＡは、１ｂｉｔ＝６４Ｒｏｗ×８Ｃｏｌｕｍｎ（Ｃｏｌｕｍｎ＜７：０＞）の場合の構成例である。以下、各実施形態において、複数存在する要素の添え字である＜７：０＞等を適宜省略し、例えば読み出しソース線ＲＳＬと略記する場合がある。
【００２２】
メモリセルＭＣは、８Ｔ−ＳＲＡＭのメモリセルであり、行列状に配置されている。メモリセルＭＣは、データを保持するラッチを構成する２つのインバータＩＮＶ１，ＩＮＶ２と、ラッチにデータを書き込むライトポートを構成する２つのトランジスタＴＲ３，ＴＲ４と、データを読み出すリードポートを構成する２つのトランジスタＴＲ１，ＴＲ２とを有する。なお、インバータＩＮＶ１，ＩＮＶ２は、例えば電源電位ＶＤＤで動作し、トランジスタＴＲ１〜ＴＲ４は、例えばＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタである。
【００２３】
インバータＩＮＶ１，ＩＮＶ２の入出力は互いに接続されている。また、インバータＩＮＶ１の入力は、トランジスタＴＲ３のドレインに接続され、出力は、トランジスタＴＲ１のゲートに接続されている。インバータＩＮＶ２の入力は、トランジスタＴＲ４のドレインに接続されている。
【００２４】
また、読み出しビット線ＲＢＬと読み出しソース線ＲＳＬとの間において、トランジスタＴＲ１のソースとトランジスタＴＲ２のドレインとは接続されている。
【００２５】
ライトビット線ＢＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ３のソースに共通に接続されている。反転ライトビット線ＢＬＸは、ライトビット線ＢＬと対になっており、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ４のソースに共通に接続されている。
【００２６】
ライトワード線ＷＷＬは、メモリセルアレイＭＣＡの各行に対応して配置され、対応する行のメモリセルＭＣに含まれるトランジスタＴＲ３，ＴＲ４のゲートに共通に接続されている。
【００２７】
読み出しワード線ＲＷＬは、メモリセルアレイＭＣＡの各行に対応して配置され、対応する行のメモリセルＭＣに含まれるトランジスタＴＲ２のゲートに共通に接続されている。
【００２８】
読み出しビット線ＲＢＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ１のドレインに共通に接続されている。
【００２９】
読み出しソース線ＲＳＬは、メモリセルアレイＭＣＡの各列に対応して配置され、対応する列のメモリセルＭＣに含まれるトランジスタＴＲ２のソースに共通に接続されている。
【００３０】
プリチャージ回路ＰＲＥＣは、例えばＰＭＯＳ（Positive-channel MOS）トランジスタで構成され、複数の読み出しビット線ＲＢＬにそれぞれ対応して配置されている。プリチャージ回路ＰＲＥＣは、プリチャージ信号ＰＲＥに従って、対応する読み出しビット線ＲＢＬを、所定の電位として、例えば、電源電位ＶＤＤにプリチャージする。プリチャージ信号ＰＲＥは、プリチャージ回路ＰＲＥＣ（ＰＭＯＳトランジスタ）のゲートに共通して入力される。
【００３１】
読み出しソース線ドライバ部２は、複数の読み出しソース線ＲＳＬにそれぞれ対応する、複数の読み出しソース線ドライバＲＳＬＤ＜７：０＞を有する。
【００３２】
読み出しソース線ドライバＲＳＬＤは、例えば、電源電位ＶＤＤで動作するインバータＩＮＶ３で構成される。読み出しソース線ドライバＲＳＬＤは、それぞれに対応するカラム選択信号ＣＡＲ＜７：０＞に従って、対応する読み出しソース線ＲＳＬを、電源電位ＶＤＤあるいは接地電位にドライブする。具体的に、データの読み出し動作時において、カラム選択信号ＣＡＲ＜７：０＞のうち、アクティブとなる１つの選択カラム信号ＣＡＲ（例えば選択カラム信号ＣＡＲ＜７＞）により、１つの読み出しソース線ＲＳＬ（例えば読み出しソース線ＲＳＬ＜７＞）が接地電位ＶＳＳに接続される。ここで、選択カラム信号ＣＡＲは、アドレス信号がデコードされることによって生成されるものであり、メモリセルアレイＭＣＡの選択カラムを示す信号である。
【００３３】
以上のように、本実施形態に係るシングルエンド型の８Ｔ−ＳＲＡＭマクロは、リードポートに接続される、読み出しワード線ＲＷＬおよび読み出しソース線ＲＳＬを制御することでデータの読み出しが可能なカラムソースデコード方式で構成される。
【００３４】
図２は、図１の半導体記憶装置のカラムマルチプレクス構成を示す概要図である。カラムマルチプレクス３は、カラム選択信号ＣＡＲ＜７：０＞に従って、メモリセルアレイＭＣＡの各カラムであるＣｏｌｕｍｎ＜７：０＞のうち１つに対応する読み出しビット線ＲＢＬを選択し、その電位を出力する。なお、本実施形態では、図２の構成を１ｂｉｔと定義している。
【００３５】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について説明する。
【００３６】
図３は、第１の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図３は、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された８Ｔ−ＳＲＡＭマクロにおいて、選択カラムがＣｏｌｕｍｎ＜７＞であり、電源電位ＶＤＤが０．６Ｖである場合の波形図である。
【００３７】
データの読み出し動作前において、プリチャージ信号ＰＲＥおよびカラム選択信号ＣＡＲはそれぞれＬであるため、読み出しソース線ＲＳＬと読み出しビット線ＲＢＬとは同電位、すなわち電源電位ＶＤＤにプリチャージされている。
【００３８】
半導体記憶装置１に外部クロックＣＬＫが入力されると、その内部で内部クロックＩＣＬＫＲが生成される。そして、内部クロックＩＣＬＫＲに基づいてプリチャージ信号ＰＲＥがＨとなると、読み出しビット線ＲＢＬのプリチャージが解除され、読み出しビット線ＲＢＬはフローティング状態となる。
【００３９】
また、プリチャージ信号ＰＲＥがＨになるとともに、カラム選択信号ＣＡＲ＜７：０＞のうち、選択カラム信号ＣＡＲ＜７＞がＨに駆動される。選択カラム信号ＣＡＲ＜７＞がＨになると、電源電位ＶＤＤにプリチャージされていた読み出しソース線ＲＳＬ＜７＞が、読み出しソース線ドライバＲＳＬＤ＜７＞によってディスチャージされる。
【００４０】
このとき、読み出しワード線ＲＷＬをＨに駆動することで、メモリセルＭＣに記憶されているデータに応じて、Ｃｏｌｕｍｎ＜７＞に対応する読み出しビット線ＲＢＬ＜７＞の電荷がディスチャージされる。そして、読み出しビット線ＲＢＬ＜７＞の振幅が、その端部に設けられたシングルエンド増幅器等で増幅される。シングルエンド増幅器の後段側に接続されたラッチ回路に対して、適切なタイミングでラッチパルス信号ＬＡＴが入力されることで、メモリセルＭＣから読み出された増幅信号がＱ出力される。そして、プリチャージ信号ＰＲＥおよび選択カラム信号ＣＡＲ＜７＞がＬとなり、読み出しビット線ＲＢＬ＜７＞および読み出しソース線ＲＳＬ＜７＞がプリチャージされる。このようにして、読み出し動作が行われる。
【００４１】
ここで、読み出し動作において、選択カラム以外の非選択カラムであるＣｏｌｕｍｎ＜６：０＞のそれぞれに対応するカラム選択信号ＣＡＲ＜６：０＞はＬのままである。そのため、Ｃｏｌｕｍｎ＜６：０＞のそれぞれに対応する読み出しソース線ＲＳＬ＜６：０＞は、対応する読み出しビット線ＲＢＬ＜６：０＞と同電位の電源電位ＶＤＤに維持されたままである。
【００４２】
したがって、選択された読み出しワード線ＲＷＬに接続されるメモリセルＭＣのうち、非選択カラムのメモリセルＭＣでは、記憶しているデータにかかわらず、非選択の読み出しビット線ＲＢＬ＜６：０＞のディスチャージが生じることがない。
【００４３】
つまり、ＳＲＡＭマクロにおける電力の消費は、選択カラムに対応する、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの、ディスチャージおよびプリチャージ分で済むため、消費電力を低減することができる。
【００４４】
本実施形態の効果について、従来技術と比較しながら説明する。
【００４５】
図４は、図１７に示すメモリセルでメモリセルアレイを構成した場合の参考例を示す図である。図４に示すメモリセルアレイ１００において、メモリセル１０１は、リードポートを構成するトランジスタＴ１，Ｔ２と、ライトポートを構成するトランジスタＴ３，Ｔ４と、ラッチを構成するインバータＩ１，Ｉ２とを有する。このメモリセル１０１は、読み出しビット線ＲＢＬと接地電位ＶＳＳとの間に直列接続されたトランジスタＴ１，Ｔ２を有する点で、本実施形態に係るメモリセルＭＣと異なる。
【００４６】
図５は、図４のメモリセルアレイを備えたカラムマルチプレクス構成の参考例を示す図である。図５において、カラムマルチプレクス３は、カラム選択信号ＣＡＲ＜７：０＞に従って、読み出しビット線ＲＢＬ＜７：０＞のうちの１つを選択する。
【００４７】
図６は、図４のメモリセルからデータを読み出す場合の波形図である。なお、図６は、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された８Ｔ−ＳＲＡＭマクロにおいて、選択カラムがＣｏｌｕｍｎ＜７＞であり、電源電位ＶＤＤが０．６Ｖである場合の波形図である。
【００４８】
図６において、図３との相違点について主に説明する。
【００４９】
選択カラム信号ＣＡＲ＜７＞がＨになり、読み出しワード線ＲＷＬがＨになると、メモリセル１０１の記憶データに応じて、電源電位ＶＤＤにプリチャージされていた読み出しビット線ＲＢＬ＜７＞がディスチャージされる。このとき、カラム選択信号ＣＡＲ＜６：０＞はＬであるが、読み出しビット線ＲＢＬ＜６：０＞は、メモリセル１０１の記憶データに応じて、トランジスタＴ１，Ｔ２を介して接地電位ＶＳＳに接続される。なお、図６では、メモリセル１０１にＨデータが記憶されているものとする。
【００５０】
このように、従来技術では、選択メモリセル１０１からデータが読み出される場合、選択メモリセル１０１を含む選択カラムＣｏｌｕｍｎ＜７＞に対応する読み出しビット線ＲＢＬ＜７＞だけではなく、非選択メモリセル１０１を含む非選択カラムＣｏｌｕｍｎ＜６：０＞に対応する読み出しビット線ＲＢＬ＜６：０＞の電荷もディスチャージされてしまう。その後、プリチャージ信号ＰＲＥがＬになると、ディスチャージされた読み出しビット線ＲＢＬ＜７：０＞はプリチャージされる。
【００５１】
つまり、従来技術では、読み出し動作のサイクルのたびに、１つの選択カラムの読み出しビット線ＲＢＬおよび複数の非選択カラムの読み出しビット線ＲＢＬにおいて、ディスチャージとプリチャージとが発生するため、無駄に電力を消費することとなる。特に、読み出しビット線ＲＢＬに接続されるメモリセルの数が多くなると、読み出しビット線ＲＢＬの容量が大きくなるため、読み出しビット線ＲＢＬにおける充放電によって消費される電力も多くなってしまう。したがって、従来の構成では、Ｉ／Ｏビット数が多くなればなるほど、消費電力が大きくなってしまう。
【００５２】
これに対して、本実施形態では、図３に示すように、選択カラムに対応する１つの読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬのディスチャージとプリチャージとに必要な電力で済むため、従来技術と比べて、低消費電力化が可能となる。
【００５３】
図７は、電源電位と消費電力との関係を示すグラフであり、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーションによって得られた、従来の構成および図１の構成の、読み出し動作における消費電力を比較したグラフである。なお、図７は、本実施形態および従来ともに、６４Ｒｏｗ×８Ｃｏｌｕｍｎ×４ｂｉｔで構成された、２ポートの８Ｔ−ＳＲＡＭマクロを用い、かつ外部クロックＣＬＫの周波数が２０ＭＨｚの場合のグラフである。
【００５４】
図７（Ａ）は、電源電位ＶＤＤと消費電力との関係を示し、図７（Ｂ）は、電源電位ＶＤＤごとの、従来に対する本実施形態の消費電力比を示す。
【００５５】
図７に示すように、本実施形態では、例えば、電源電位ＶＤＤが０．６Ｖのときに約３６％、１．２Ｖのときに約３２％の消費電力が、従来に比べて削減されているのがわかる。このように、本実施形態では、ワイドレンジの電源電位ＶＤＤに対して低消費電力化が可能となっている。
【００５６】
ここで、本実施形態において、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの負荷容量が同程度であるとする。また、ＳＲＡＭマクロのカラム数（カラムマルチプレクス数）をＮとすると、本実施形態では、読み出しビット線ＲＢＬで消費される電力を、従来の構成に比べて、２／Ｎに削減することができる。
【００５７】
また、ＳＲＡＭマクロ全体の電力に占める、読み出しビット線ＲＢＬの電力の割合をＭとすると、ＳＲＡＭマクロ全体の読み出し動作における電力削減割合Ｐ＿ｒｅａｄは、
Ｐ＿ｒｅａｄ＝Ｍ×（１−２／Ｎ）
と表すことができる。
【００５８】
したがって、例えば、Ｍ＝０．５，Ｎ＝８とすると、本実施形態におけるＰ＿ｒｅａｄは、
Ｐ＿ｒｅａｄ＝０．５×（１−２／８）＝３／８＝３７．５％
となり、従来よりも、ＳＲＡＭマクロ全体の消費電力を３７．５％低減することができる。
【００５９】
図８および図９は、カラムセル数と消費電力との関係を示すグラフである。図８は電源電位ＶＤＤが０．６Ｖの場合であり、図９は電源電位ＶＤＤが１．２Ｖの場合である。なお、図８および図９では、ＳＲＡＭマクロは、６４Ｒｏｗ×８Ｃｏｌｕｍｎを１ｂｉｔとして構成されている。また、図８および図９は、外部クロックＣＬＫの周波数が２０ＭＨｚの場合で、かつＳＲＡＭマクロが常温である場合のグラフである。
【００６０】
図８および図９において、カラムセル数とは、１つの読み出しワード線ＲＷＬにおけるカラム数である。したがって、カラムセル数が３２セルであるとは、ＳＲＡＭマクロが４ｂｉｔの構成であり、６４セルの場合は８ｂｉｔ、１２８セルの場合は１６ｂｉｔ、２５６セルの場合は３２ｂｉｔ、および５１２セルの場合は６４ｂｉｔの構成を示す。カラムセル数の増加は、Ｉ／Ｏビット数が増加することを示す。
【００６１】
また、図８（Ａ）および図９（Ａ）は、カラムセル数および消費電力を、従来と本実施形態とで比較した場合のグラフであり、図８（Ｂ）および図９（Ｂ）は、カラムセル数ごとの、従来に対する本実施形態の電力比を示すグラフである。つまり、図８および図９は、従来および本実施形態における、消費電力のカラムセル数への依存性を示す。
【００６２】
図８および図９に示すように、カラムセル数が増えると、ＳＲＡＭマクロ全体の消費電力に占める読み出しビット線ＲＢＬの消費電力は大きくなるが、その中でも特に非選択カラムの読み出しビット線ＲＢＬにおける消費電力の影響が顕著になる。そのため、従来の構成では、非選択カラムの読み出しビット線ＲＢＬの充放電に要する電力が、ＳＲＡＭマクロ全体の消費電力に大きく影響するといえる。
【００６３】
したがって、カラムセル数が増えるにつれて、本実施形態では、従来に比べて消費電力の削減割合が大きくなる。例えば、図８（Ｂ）および図９（Ｂ）において、カラムセル数が５１２セル（６４ｂｉｔ）である場合、本実施形態では、従来に比べて約５２％の消費電力を削減することができているのがわかる。このように、本実施形態では、ワイドレンジの電源電位ＶＤＤにおいて低消費電力化が可能である。
【００６４】
以上、本実施形態によると、メモリセルアレイＭＣＡの列ごとに読み出しソース線ＲＳＬを設けたため、読み出し動作において、非選択カラムの、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬにディスチャージが生じないように読み出しソース線ＲＳＬを制御することが可能となる。これにより、読み出し動作における消費電力は、選択カラムの、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬのディスチャージおよびプリチャージ分で済むため、大容量のＳＲＡＭであっても、低消費電力化が可能である。特に、Ｉ／Ｏビット数が多く、横長のＳＲＡＭマクロ構成の場合には低消費電力化の効果が顕著となる。
【００６５】
＜第２の実施形態＞
図１０は、第２の実施形態に係る半導体記憶装置の構成図である。本実施形態では、第１の実施形態との相違点について主に説明する。
【００６６】
本実施形態に係る半導体記憶装置１は、キーパー回路ＫＰ＜７：０＞を有する。
【００６７】
キーパー回路ＫＰは、読み出しビット線ＲＢＬのそれぞれに対応して設けられ、対応する読み出しビット線ＲＢＬの電位を、所定の電位として、例えば電源電位ＶＤＤに維持するものである。キーパー回路ＫＰは、例えば、インバータＩＮＶ４とＰＭＯＳトランジスタＴＲ５とで構成される。インバータＩＮＶ４は、入力が、対応する読み出しビット線ＲＢＬに接続され、出力が、トランジスタＴＲ５のゲートに接続されている。トランジスタＴＲ５は、ソースが電源電位ＶＤＤに接続され、ドレインが、対応する読み出しビット線ＲＢＬに接続されている。
【００６８】
以上、本実施形態によると、読み出しビット線ＲＢＬにキーパー回路ＫＰを接続することで、例えば、半導体記憶装置１が高温となった場合に、特に非選択カラムに対応する読み出しビット線ＲＢＬに接続されるトランジスタのリーク電流などによって、当該読み出しビット線ＲＢＬの電位が低下するのを抑制することができる。すなわち、読み出しビット線ＲＢＬの電位が低下することによって、読み出しソース線ドライバＲＳＬＤの出力から読み出しビット線ＲＢＬに貫通電流が流れることを抑制することができ、安定した読み出し動作が可能となる。
【００６９】
なお、キーパー回路ＫＰの構成は任意であり、読み出しビット線ＲＢＬの電位を所定の電位に維持できるような構成であればよい。
【００７０】
＜第３の実施形態＞
図１１（Ａ）は、第３の実施形態に係るメモリコントロール回路の構成図であり、図１１（Ｂ）は、メモリコントロール回路に用いられる遅延回路の構成図である。なお、本実施形態に係る半導体記憶装置１の構成は、第１および第２の実施形態のいずれかと同様であってもよい。
【００７１】
図１１（Ａ）に示すメモリコントロール回路１０は、読み出し動作用内部クロックジェネレータ１１（以下、ＩＣＬＫＲジェネレータ１１と表記する。）と、書き込み動作用内部クロックジェネレータ１２（以下、ＩＣＬＫＷジェネレータ１２と表記する。）と、遅延回路１３，１４とを有する。
【００７２】
ＩＣＬＫＲジェネレータ１１は、外部クロックＣＬＫから、読み出し動作用のクロックである内部クロックＩＣＬＫＲを生成する。ＩＣＬＫＷジェネレータ１２は、外部クロックＣＬＫから、書き込み動作用のクロックである内部クロックＩＣＬＫＷを生成する。
【００７３】
なお、ＩＣＬＫＲジェネレータ１１およびＩＣＬＫＷジェネレータ１２は、例えば、ＲＳフリップフロップで構成される。
【００７４】
遅延回路１３，１４は、例えば、図１１（Ｂ）のように構成される。遅延回路１３は、内部クロックＩＣＬＫＲを遅延させて、カラム選択信号ＣＡＲおよびプリチャージ信号ＰＲＥを生成して出力する。本実施形態では、カラム選択信号ＣＡＲがアクティブになるタイミングは、プリチャージ信号ＰＲＥがアクティブになるタイミングよりも早くなるように遅延回路１３の段数が調整される。また、遅延回路１３の出力は、ＩＣＬＫＲジェネレータ１１のリセット信号ＲＥＳＥＴ、および増幅器等への信号ＳＡＥとなる。
【００７５】
遅延回路１４は、内部クロックＩＣＬＫＷを遅延させて、ＩＣＬＫＷジェネレータ１２のリセット信号ＲＥＳＥＴ、および書き込み用の信号ＷＲＩＴＥを生成して出力する。
【００７６】
なお、図１１（Ａ）において、遅延回路１３，１４の段数は任意であり、内部クロックＩＣＬＫＲおよび内部クロックＩＣＬＫＷのそれぞれを遅延させる量は、遅延回路１３，１４の段数に応じて調整すればよい。例えば、カラム選択信号ＣＡＲとプリチャージ信号ＰＲＥとで、遅延回路１３の段数を変えることで、これらの信号がアクティブになるタイミングを任意に調整することができる。
【００７７】
図１２は、第３の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図１２では、図３との相違点について主に説明する。
【００７８】
図１２において、内部クロックＩＣＬＫＲがＨになった後、選択カラム信号ＣＡＲ＜７＞がＨになる。これにより、読み出しソース線ＲＳＬ＜７＞のディスチャージが開始される。その後、プリチャージ信号ＰＲＥがＨになり、読み出しビット線ＲＢＬのプリチャージが解除されてから、読み出しワード線ＲＷＬがＨになる。
【００７９】
ここで、半導体記憶装置１をカラムソースデコード方式のメモリセルアレイ構成にした場合、メモリセルＭＣのレイアウト上、物理的に、読み出しビット線ＲＢＬと読み出しソース線ＲＳＬとが左右、又は上下に並走して配置される。そのため、これら配線を同時に駆動するとカップリングノイズ干渉が起こり、読み出しビット線ＲＢＬの振幅電圧が不安定となり、安定した読み出し動作を行うことができなくなるおそれがある。
【００８０】
これに対して、図１２に示すような読み出し動作を行うことで、読み出しソース線ＲＳＬの電荷がディスチャージされるタイミングを、プリチャージ信号ＰＲＥがＨになるタイミング、つまり読み出しビット線ＲＢＬのプリチャージが解除されるタイミングよりも早めることができる。本実施形態では、これらの信号がアクティブになるタイミングを好適に調整すればよいため、半導体記憶装置１の回路面積の増加を極力抑えながら、上述したカップリングノイズ干渉を低減しつつ、安定した読み出し動作が可能となる。
【００８１】
＜第４の実施形態＞
図１３は、第４の実施形態に係る半導体記憶装置の構成図である。本実施形態では、第１の実施形態との相違点について主に説明する。図１３に示す半導体記憶装置１は、メモリセルアレイＭＣＡと、読み出しソース線ドライバ部２と、ブースト回路部５とを有する。
【００８２】
読み出しソース線ドライバ部２は、複数の読み出しソース線ＲＳＬにそれぞれ対応する、複数の読み出しソース線ドライバＲＳＬＤ＜７：０＞を有する。
【００８３】
読み出しソース線ドライバＲＳＬＤは、２段のインバータ、例えば、インバータＩＮＶ３とインバータＩＮＶ５とで構成される。
【００８４】
インバータＩＮＶ３は、電源電位ＶＤＤで動作し、入力はインバータＩＮＶ５の出力に接続され、出力は、対応する読み出しソース線ＲＳＬに接続されている。
【００８５】
インバータＩＮＶ５は、電源電位ＶＤＤ、あるいは電源電位ＶＤＤよりも高い電圧ＶＤＤＢＳＴで動作可能に構成されている。インバータＩＮＶ５は、それぞれに対応する反転カラム選択信号／ＣＡＲ＜７：０＞を受け、対応するカラム選択信号ＣＡＲ＜７：０＞をインバータＩＮＶ３に出力する。
【００８６】
ブースト回路部５は、読み出しソース線ドライバＲＳＬＤのそれぞれに対応して設けられたブースト回路ＢＳＴ＜７：０＞を有する。
【００８７】
ブースト回路ＢＳＴは、電源電位ＶＤＤよりも高い電圧ＶＤＤＢＳＴが生成可能に構成されている。つまり、ＶＤＤＢＳＴ＞ＶＤＤ＋α（α＞０）である。
【００８８】
ブースト回路ＢＳＴは、例えば、ＰＭＯＳトランジスタＴＲ６と、ＭＯＳ容量素子ＭＳＣとで構成される。トランジスタＴＲ６のソースは電源電位ＶＤＤに接続され、ドレインはインバータＩＮＶ５の電源電位およびＭＯＳ容量素子ＭＳＣのゲートに接続される。また、トランジスタＴＲ６のゲートおよびＭＯＳ容量素子ＭＳＣには、ブースト回路ＢＳＴに対応するブーストカラム信号ＢＳＴＣＡＲ＜７：０＞が入力される。なお、ＭＯＳ容量素子として、ＰＭＯＳ容量素子、ＮＭＯＳ容量素子、あるいはＤｅｐｌｅｔｉｏｎ  ＭＯＳ容量素子等、任意の容量素子を用いればよい。このように、ＭＯＳ容量をパルス制御して昇圧することで、電源電位ＶＤＤのみで昇圧電位ＶＤＤＢＳＴを生成することができる。
【００８９】
以上のように構成された、ブースト回路ＢＳＴおよび読み出しソース線ドライバＲＳＬＤによって、読み出し動作時において、選択カラムに対応する読み出しソース線ドライバＲＳＬＤに供給される電位を、他の読み出しソース線ドライバＲＳＬＤに供給される電位よりも高くすることができる。
【００９０】
具体的に、データの読み出し動作時において、ブーストカラム信号ＢＳＴＣＡＲのうち、選択カラムに対応するブースト回路ＢＳＴ（例えばブースト回路ＢＳＴ＜７＞）に入力されるブーストカラム信号ＢＳＴＣＡＲ（例えばブーストカラム信号ＢＳＴＣＡＲ＜７＞）がＨになるとする。これによって、対応する読み出しソース線ドライバＲＳＬＤ（例えば読み出しソース線ドライバＲＳＬＤ＜７＞）に供給される電位がＶＤＤからＶＤＤＢＳＴにブーストされる。
【００９１】
なお、ブースト回路ＢＳＴは、データの読み出し動作時において、選択カラムに対応する読み出しソース線ドライバＲＳＬＤに、電源電位ＶＤＤよりも高い電位を供給可能な構成であればよい。
【００９２】
図１４は、第４の実施形態に係るメモリコントロール回路の構成図である。なお、図１４について、図１１との相違点について主に説明する。
【００９３】
本実施形態に係るメモリコントロール回路１０において、内部クロックＩＣＬＫＲを遅延回路１３で遅延させることによって、ブーストカラム信号ＢＳＴＣＡＲが生成される。なお、遅延回路１３の段数は、各信号がアクティブとなるタイミングが好適になるように調整すればよい。また、ブーストカラム信号ＢＳＴＣＡＲは、選択カラムごとにマルチプレクスして制御してもよく、ノンカラムマルチプレクス制御信号としてもよい。
【００９４】
次に、本実施形態に係る半導体記憶装置１の読み出し動作について説明する。図１５は、第４の実施形態に係る半導体記憶装置の読み出し動作を示す波形図である。なお、図３との相違点について主に説明する。
【００９５】
内部クロックＩＣＬＫＲがＨとなり、例えばカラムブースト信号ＢＳＴＣＡＲ＜７＞がＨになると、ブースト回路ＢＳＴ＜７＞は電圧ＶＤＤＢＳＴを出力する。ここで、読み出し動作において、内部クロックＩＣＬＫＲがＨである期間とカラムブースト信号ＢＳＴＣＡＲ＜７＞がＨである期間とが同じとなるように制御される。本実施形態では、図１３に示すように、内部クロックＩＣＬＫＲからカラムブースト信号ＢＳＴＣＡＲを生成しているため、これらパルス信号がＨである期間を同じにすることができる。
【００９６】
カラムブースト信号ＢＳＴＣＡＲ＜７＞がＨである期間において、読み出しソース線ドライバＲＳＬＤ＜７＞のインバータＩＮＶ５が電圧ＶＤＤＢＳＴで動作する。その後、選択カラム信号ＣＡＲ＜７＞はＨとなる。このときのＨレベル、つまりインバータＩＮＶ３の入力電圧は、電源電位ＶＤＤよりも高いため、インバータＩＮＶ３によって、読み出しソース線ＲＳＬ＜７＞の電荷がディスチャージされるスピードが早くなる。このように、インバータＩＮＶ５の動作電圧をブーストしてから選択カラム信号ＣＡＲ＜７＞がＨになるように制御することで、読み出しソース線ＲＳＬ＜７＞がディスチャージされる時間が短くなるため、読み出し動作の高速化を図ることができる。
【００９７】
一方、カラムブースト信号ＢＳＴＣＡＲ＜６：０＞はＬのままであるため、ブースト回路ＢＳＴ＜６：０＞の出力は電源電位ＶＤＤのままである。
【００９８】
なお、図１５において、ＲＳＬ＜７＞で示される破線は、読み出しソース線ドライバＲＳＬＤ＜７＞の動作電圧をブーストしない場合の波形あり、実線は、読み出しソース線ドライバＲＳＬＤ＜７＞の動作電圧をブーストした場合の波形である。
【００９９】
以上、本実施形態によれば、読み出し動作期間において、読み出しソース線ドライバＲＳＬＤに供給される電位をブーストすることによって、読み出しソース線ＲＳＬをすばやくディスチャージすることができるため、読み出し速度の高速化が可能である。
【０１００】
なお、上記各実施形態において、メモリセルＭＣを、図１６に示すように構成してもよい。具体的に、トランジスタＴＲ１のドレインとトランジスタＴＲ２のソースとは接続されている。そして、トランジスタＴＲ１のソースは読み出しソース線ＲＳＬに、トランジスタＴＲ２のドレインは読み出しビット線ＲＢＬに接続されている。
【０１０１】
つまり、上記各実施形態に係るメモリセルＭＣにおいて、トランジスタＴＲ１，ＴＲ２は、読み出しビット線ＲＢＬおよび読み出しソース線ＲＳＬの間に直列に接続されていればよい。
【産業上の利用可能性】
【０１０２】
本開示に係る半導体記憶装置によれば、メモリセルの数が増加しても低消費電力化が可能であるため、大容量化が進むメモリを有する各種電子機器等に有用である。
【符号の説明】
【０１０３】
ＢＬ                    ライトビット線
ＢＬＸ                  反転ライトビット線
ＩＮＶ１                インバータ（第１のインバータ）
ＩＮＶ２                インバータ（第２のインバータ）
ＩＮＶ３                インバータ（第５のインバータ）
ＩＮＶ４                インバータ（第３のインバータ）
ＩＮＶ５                インバータ（第４のインバータ）
ＫＰ                    キーパー回路
ＭＣ                    メモリセル
ＭＣＡ                  メモリセルアレイ
ＰＲＥＣ                プリチャージ回路
ＲＳＬ                  読み出しソース線
ＲＳＬＤ                読み出しソース線ドライバ
ＲＢＬ                  読み出しビット線
ＲＷＬ                  読み出しワード線
ＴＲ１                  トランジスタ（第１のトランジスタ）
ＴＲ２                  トランジスタ（第２のトランジスタ）
ＴＲ３                  トランジスタ（第３のトランジスタ）
ＴＲ４                  トランジスタ（第４のトランジスタ）
ＴＲ５                  トランジスタ（第５のトランジスタ）
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されたメモリセルアレイを備えた半導体記憶装置であって、
前記メモリセルアレイの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに共通に接続された複数の読み出しワード線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しビット線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の読み出しソース線とを備え、
前記複数のメモリセルはそれぞれ、
クロスカップル接続された第１および第２のインバータと、
当該メモリセルに対応する、読み出しビット線と読み出しソース線との間に接続され、かつゲートが前記第１のインバータの出力に接続された第１のトランジスタと、
前記第１のトランジスタと直列に接続され、かつゲートが当該メモリセルに対応する読み出しワード線に接続された第２のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置において、
前記複数のメモリセルのそれぞれにおける、
前記第１のトランジスタは、ドレインが、当該メモリセルに対応する読み出しビット線に接続され、ソースが、前記第２のトランジスタのドレインに接続され、
前記第２のトランジスタは、ソースが、当該メモリセルに対応する読み出しソース線に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置において、
前記複数のメモリセルのそれぞれにおける、
前記第１のトランジスタは、ソースが、当該メモリセルに対応する読み出しソース線に接続され、ドレインが、前記第２のトランジスタのソースに接続され、
前記第２のトランジスタは、ドレインが、当該メモリセルに対応する読み出しビット線に接続されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置において、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数のライトビット線と、
前記メモリセルアレイの各列にそれぞれ対応して設けられ、当該列に配置された複数のメモリセルに共通に接続された複数の反転ライトビット線とを備え、
前記複数のメモリセルはそれぞれ、
当該メモリセルに対応するライトビット線と前記第１のインバータの入力との間に接続された第３のトランジスタと、
当該メモリセルに対応する反転ライトビット線と前記第２のインバータの入力との間に接続された第４のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置において、
前記複数の読み出しソース線のうち、前記メモリセルアレイの選択カラムに対応する読み出しソース線はアクティブとなるように制御される
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置において、
前記複数のメモリセルのうち選択メモリセルからデータが読み出されるときに、当該選択メモリセルを含む前記選択カラムに対応する読み出しソース線は接地電位に接続される一方、他の読み出しソース線は前記選択カラム以外の非選択カラムに対応する読み出しビット線と同電位に接続される
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置において、
前記複数の読み出しビット線にそれぞれ対応して設けられ、当該対応する読み出しビット線の電位を所定の電位に維持する複数のキーパー回路を備えている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置において、
前記複数のキーパー回路はそれぞれ、
入力が当該キーパー回路に対応する読み出しビット線に接続された第３のインバータと、
ゲートが前記第３のインバータの出力に、ソースが前記所定の電位に、ドレインが当該キーパー回路に対応する読み出しビット線に、それぞれ接続された第５のトランジスタとを有する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置において、
前記複数の読み出しソース線にそれぞれ対応して設けられた複数のドライバ回路を備え、
前記複数のメモリセルのうち選択メモリセルからデータが読み出されるときに、当該選択メモリセルを含む、前記メモリセルアレイの選択カラムに対応する読み出しソース線をアクティブにするドライバ回路に供給される電位は、他のドライバ回路に供給される電位よりも高い所定の電位となるように制御される
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９の半導体記憶装置において、
前記複数のドライバ回路にそれぞれ対応して設けられ、前記所定の電位を生成可能な複数のブースト回路を備え、
前記複数のドライバ回路はそれぞれ、
当該ドライバ回路に対応する前記ブースト回路の出力を電源として動作する第４のインバータと、
入力が第４のインバータの出力に接続されるとともに、出力が当該ドライバ回路に対応する読み出しソース線に接続された第５のインバータとを有する
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置において、
前記複数の読み出しビット線にそれぞれ対応して設けられ、当該対応する読み出しビット線を所定の電位にプリチャージする複数のプリチャージ回路を備え、
前記複数のプリチャージ回路がプリチャージを解除するタイミングは、前記複数の読み出しソース線のうち、前記メモリセルアレイの選択カラムに対応する読み出しソース線がディスチャージされるタイミングよりも遅い
ことを特徴とする半導体記憶装置。
【国際調査報告】
2015001722.tif 000020
2015001722.tif 000021
2015001722.tif 000022