(57)【要約】  動作電圧を縮小した場合でも、回路が動作しない領域を生ぜず、かつ、回路の利得を低下させることなく動作可能な演算増幅器を提供する。  ハイパスフィルタ１０２〜１０５は、その出力信号により、各差動増幅器Ｇm1〜Ｇm4のそれぞれが動作可能となる同相レンジ内に入る電位で差動増幅器Ｇm1〜Ｇm4の入力ノードをバイアス設定する。これにより、電源電圧が低下した際にも有効に各差動増幅器Ｇm1〜Ｇm4を動作させることが可能となり、正常な増幅動作が可能となる。また、動作電圧の低下による利得の低下は生じない。従って、同一集積回路チップ上にディジタル回路とアナログ回路とを混載する用途に適用して好適である。２段以上の差動増幅器の各入力側にハイパスフィルタが必要となる場合に、低周波側で生ずる位相余裕の低域に対して、複数経路による位相補償方法が提供され、正常な振幅動作が可能となる。
2014087980.tif 000002
【特許請求の範囲】
【請求項１】
入力信号対に対して変調を行う第１のチョッパと、
前記第１のチョッパの後段に、一つのハイパスフィルタとその一つのハイパスフィルタの出力信号を増幅する一つの差動増幅器とを一組の回路部としたとき、一組の前記回路部、又は直列に接続された少なくとも複数の前記回路部を有し、各々の組のハイパスフィルタの出力ノードを、その組の前記回路部の前記差動増幅器が動作可能となる同相レンジ内に入る電位にバイアスする構成の第１の信号処理経路と、
前記第１の信号処理経路の出力側に設けられた信号復調用の第２のチョッパと
を有することを特徴とする演算増幅器。
【請求項２】
前記第１のチョッパから出力された信号を入力信号として受ける前記第１の信号処理経路内の一組目の前記回路部の前記差動増幅器の出力ノードから前記第２のチョッパに至る信号経路の間の第１のノードから第２のノードへ帰還を行う第１の位相補償信号経路を有し、
その第１の位相補償信号経路には、
第１の位相補償用容量素子と、
帰還元の前記第１のノードと前記第１の位相補償用容量素子の一方のノードとの間に接続された信号復調用の第３のチョッパと、
前記第１の位相補償用容量素子の他方のノードと帰還先の前記第２のノードとの間に接続された信号変調用の第４のチョッパと
を設けたことを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第２のチョッパの後段の帰還元ノードから前記第１の信号処理経路内の帰還先ノードへ帰還を行う第２の位相補償信号経路を有し、
その第２の位相補償信号経路には、
前記帰還元ノードに一方のノードが接続された第２の位相補償用容量素子と、
前記第２の位相補償用容量素子の他方のノードと前記帰還先ノードとの間に接続された信号変調用の第５のチョッパと
を設けたことを特徴とする請求項１又は２記載の演算増幅器。
【請求項４】
前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、
前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段と、
前記第２のチョッパを介して供給される前記合算手段により合算された信号を増幅して演算増幅器の出力信号として出力する出力信号用増幅器と
を更に有することを特徴とする請求項１乃至３のうちいずれか一項記載の演算増幅器。
【請求項５】
前記第１の信号処理経路は複数組の前記回路部からなり、その複数組の回路部にそれぞれ含まれるハイパスフィルタの各カットオフ周波数のうち２番目に高いカットオフ周波数に対応する周波数において、前記第２の信号処理経路の利得を前記第１の信号処理経路の利得と同等かそれ以上に設定したことを特徴とする請求項４記載の演算増幅器。
【請求項６】
前記第２の信号処理経路を構成する前記差動増幅器は、入力側にハイパスフィルタが設けられていることを特徴とする請求項４又は５記載の演算増幅器。
【請求項７】
前記第１の信号処理経路と、前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段とを備える回路部と等価な第３及び第４の信号経路と、
それぞれ第１の伝導型のトランジスタと第２の伝導型のトランジスタによるプッシュプル構成の反転出力用ＡＢ級増幅器及び非反転出力用ＡＢ級増幅器と、
前記第３の信号処理経路から出力される非反転信号と前記第４の信号処理経路から出力される非反転信号とを前記反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給し、かつ、前記第３の信号処理経路から出力される反転信号と前記第４の信号処理経路から出力される反転信号とを前記非反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給するスイッチ手段と
を備えることを特徴とする請求項１乃至３のうちいずれか一項記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算増幅器に係り、特に入力信号対を第１のチョッパにより変調して一以上の差動増幅段からなる信号処理経路で増幅し、その増幅変調信号を第２のチョッパで復調して出力するチョッパスタビライズドオペアンプに関する。
【背景技術】
【０００２】
アナログ回路をディジタル回路と同一の集積回路チップ上に作成することは、システムのコストを低減する利点がある。しかしながら、同一集積回路チップ上にディジタル回路とアナログ回路とを混載する場合、アナログ回路設計に課せられる制約が多くなる。その制約の一つが、電源電圧のスケーリングによって生ずる動作レンジの減少である。すなわち、ディジタル回路部分で素子寸法を縮小するのに伴い、電源電圧も低下させる必要がでてくるが、これを行うとき、閾値電圧の低減を行わなければ、アナログ回路の入力レンジが著しく制限される。【０００３】
この問題を解決するための伝統的手法の一つとして、折り返しカスコード型の演算増幅器が従来より広く知られている（例えば、非特許文献１参照）。この演算増幅器は、図７の回路図に示すように、ＰＭＯＳトランジスタＭ1 のソース・ドレインを介して高電源電圧ＶDDにソースが共通に接続されたＰＭＯＳトランジスタＭ2a及びＭ2bを入力トランジスタとする第１の差動対と、ＮＭＯＳトランジスタＭ4 のソース・ドレインを介して低電源電圧Ｖssにソースが共通に接続されたＮＭＯＳトランジスタＭ3a及びＭ3bを入力トランジスタとする第２の差動対とを相補的に用いる回路構成である。【０００４】
この従来の演算増幅器は、次式の不等式
ＶDD−ＶSS＞｜ＶT,m2｜＋Ｖov,m1＋ＶT,m3＋Ｖov,m4           （１）
が成立する条件で有効な動作を行う。ただし、（１）式中、ＶT,m2はＰＭＯＳトランジスタＭ2a及びＭ2bの閾値電圧、ＶT,m3はＮＭＯＳトランジスタＭ3a及びＭ3bの閾値電圧、Ｖov,m1はＰＭＯＳトランジスタＭ1 のゲートオーバードライブ電圧、Ｖov,m4はＮＭＯＳトランジスタＭ4 のゲートオーバードライブ電圧である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ron Hogervorst,John P.Tero, Ruud G.H.Eschauzier,and John H.Huijsing,“Acompact power-efficient 3 V CMOS rail-to-rail input/output operationalamplifier for VLSI cell libraries”, IEEE Journal ofSolid-State Circuits,Vol.29, No.12, pp.1505-1513,Dec.1994
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来の演算増幅器では、高電源電圧と低電源電圧との差である動作電圧（ＶDD−ＶSS）が更に低くなった場合には、次式の入力電圧範囲
ＶDD−（｜ＶT,m2｜＋Ｖov,m1）＜Ｖi,cm＜ＶSS＋ＶT,m3＋Ｖov,m4       （２）
で回路が動作しなくなる。ただし、（２）式中、Ｖi,cmは差動アンプの同相入力電圧（＝（Ｖi+＋Ｖi-）/ ２）を示す。また、上記の従来の演算増幅器では、動作電圧（ＶDD−ＶSS）が縮小される場合、回路の利得が絶対的に低下するという問題もある。【０００７】
本発明は以上の点に鑑みなされたもので、動作電圧を縮小した場合でも、回路が動作しない領域を生ぜず、かつ、回路の利得を低下させることなく動作可能な演算増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、第１の発明の演算増幅器は、入力信号対に対して変調を行う第１のチョッパと、第１のチョッパの後段に、一つのハイパスフィルタとその一つのハイパスフィルタの出力信号を増幅する一つの差動増幅器とを一組の回路部としたとき、一組の回路部、又は直列に接続された少なくとも複数の回路部を有し、各々の組のハイパスフィルタの出力ノードを、その組の回路部の差動増幅器が動作可能となる同相レンジ内に入る電位にバイアスする構成の第１の信号処理経路と、第１の信号処理経路の出力側に設けられた信号復調用の第２のチョッパとを有することを特徴とする。【０００９】
また、上記の目的を達成するため、第２の発明の演算増幅器は、第１の発明に更に前記第１のチョッパから出力された信号を入力信号として受ける前記第１の信号処理経路内の一組目の前記回路部の前記差動増幅器の出力ノードから前記第２のチョッパに至る信号経路の間の第１のノードから第２のノードへ帰還を行う第１の位相補償信号経路を有し、その第１の位相補償信号経路には、第１の位相補償用容量素子と、帰還元の第１のノードと第１の位相補償用容量素子の一方のノードとの間に接続された信号復調用の第３のチョッパと、第１の位相補償用容量素子の他方のノードと帰還先の第２のノードとの間に接続された信号変調用の第４のチョッパとを設けたことを特徴とする。【００１０】
また、上記の目的を達成するため、第３の発明の演算増幅器は、第１又は第２の発明に更に前記第２のチョッパの後段の帰還元ノードから前記第１の信号処理経路内の帰還先ノードへ帰還を行う第２の位相補償信号経路を有し、その第２の位相補償信号経路には、前記帰還元ノードに一方のノードが接続された第２の位相補償用容量素子と、第２の位相補償用容量素子の他方のノードと前記帰還先ノードとの間に接続された信号変調用の第５のチョッパとを設けたことを特徴とする。【００１１】
また、上記の目的を達成するため、第４の発明の演算増幅器は、第１乃至第３の発明のいずれか一の発明において、前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段と、前記第２のチョッパを介して供給される前記合算手段により合算された信号を増幅して演算増幅器の出力信号として出力する出力信号用増幅器とを更に有することを特徴とする。【００１２】
また、上記の目的を達成するため、第５の発明の演算増幅器は、第４の発明における第１の信号処理経路が複数組の前記回路部からなり、その複数組の回路部にそれぞれ含まれるハイパスフィルタの各カットオフ周波数のうち２番目に高いカットオフ周波数に対応する周波数において、前記第２の信号処理経路の利得を前記第１の信号処理経路の利得と同等かそれ以上に設定したことを特徴とする。【００１３】
また、上記の目的を達成するため、第６の発明の演算増幅器は、第４又は第５の発明における第２の信号処理経路を構成する前記差動増幅器が、入力側にハイパスフィルタが設けられていることを特徴とする。【００１４】
また、上記の目的を達成するため、第７の発明の演算増幅器は、第１乃至第３の発明において、前記第１の信号処理経路と、前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段とを備える回路部と等価な第３及び第４の信号経路と、それぞれ第１の伝導型のトランジスタと第２の伝導型のトランジスタに
よるプッシュプル構成の反転出力用ＡＢ級増幅器及び非反転出力用ＡＢ級増幅器と、前記第３の信号処理経路から出力される非反転信号と前記第４の信号処理経路から出力される非反転信号とを前記反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給し、かつ、前記第３の信号処理経路から出力される反転信号と前記第４の信号処理経路から出力される反転信号とを前記非反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給するスイッチ手段とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、チョッパにより変調された入力信号対を増幅する差動増幅器の入力側にハイパスフィルタを設け、そのハイパスフィルタの出力信号により差動増幅器が動作可能となる同相レンジ内に入る電位で当該差動増幅器の入力ノードをバイアス設定することで、電源電圧が低下した際にも利得を低下させることなく有効に差動増幅器を動作させることができ、正常な増幅動作ができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る演算増幅器の第１の実施形態の回路図である。
【図２】図１のチョッパと位相補償信号経路を含まず、第１の信号処理経路１０６を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係、及び第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を示す図である。
【図３】図１中の第２のチョッパを経て出力された信号の周波数特性と、第２のチョッパの入力における演算増幅器の一巡伝達関数を示す図である。
【図４】本発明に係る演算増幅器の第１の実施形態の第１の変形例の回路図である。
【図５】本発明に係る演算増幅器の第２の実施形態の回路図である。
【図６】本発明に係る演算増幅器の第３の実施形態の回路図である。
【図７】従来の演算増幅器の入力部の回路の一例を示す図である。
【発明を実施するための形態】
【００１７】
次に、本発明の各実施形態について図面とともに説明する。
【００１８】
（第１の実施形態）
図１は、本発明に係る演算増幅器の第１の実施形態の回路図を示す。本実施形態の演算増幅器１００は、非反転入力端子及び反転入力端子が、第１のチョッパ１０１−１を介して、第１のハイパスフィルタ１０２、第１の差動増幅器Ｇm1、第２のハイパスフィルタ１０３、第２の差動増幅器Ｇm2、第３のハイパスフィルタ１０４及び第３の差動増幅器Ｇm3の順に直列接続されるとともに、第１のチョッパ１０１−１を介して、第４のハイパスフィルタ１０５及び第４の差動増幅器Ｇm4の順に直列に接続されている、チョッパスタビライズドオペアンプである。ハイパスフィルタ１０２、差動増幅器Ｇm1、ハイパスフィルタ１０３、差動増幅器、ハイパスフィルタ１０４及び差動増幅器Ｇm3よりなる直列回路は、第１の信号処理経路１０６を構成している。また、ハイパスフィルタ１０５及び差動増幅器Ｇm4よりなる直列回路は、第２の信号処理経路１０７を構成している。
【００１９】
ハイパスフィルタ１０２は容量素子Ｃ1a及び抵抗Ｒ1aと容量素子Ｃ1b及び抵抗Ｒ1bとから構成され、その抵抗Ｒ1a及びＲ1bを介して基準電圧Ｖref1によって差動増幅器Ｇm1の入力ノードをバイアスしている。また、ハイパスフィルタ１０３は容量素子Ｃ2a及び抵抗Ｒ2aと容量素子Ｃ2b及び抵抗Ｒ2bとから構成され、その抵抗Ｒ2a及びＲ2bを介して基準電圧Ｖref2によって差動増幅器Ｇm2の入力ノードをバイアスしている。また、ハイパスフィルタ１０４は容量素子Ｃ3a及び抵抗Ｒ3aと容量素子Ｃ3b及び抵抗Ｒ3bとから構成され、その抵抗Ｒ3a及びＲ3bを介して基準電圧Ｖref3によって差動増幅器Ｇm3の入力ノードをバイア
スしている。同様に、ハイパスフィルタ１０５も容量素子Ｃ4a及び抵抗Ｒ4aと容量素子Ｃ4b及び抵抗Ｒ4bとから構成され、その抵抗Ｒ4a及びＲ4bを介して基準電圧Ｖref4によって差動増幅器Ｇm4の入力ノードをバイアスしている。
【００２０】
ここで、上記の基準電圧Ｖref1、Ｖref2、Ｖref3及びＶref4は、差動増幅器Ｇm1、Ｇm2、Ｇm3及びＧm4のそれぞれが動作可能となる入力レンジの下限よりも高いレベルに設定されている。すなわち、ハイパスフィルタ１０２〜１０５の出力は、差動増幅器Ｇm1、Ｇm2、Ｇm3及びＧm4の入力ノードを、差動増幅器の動作が可能となる同相レンジ内の電位にバイアスする。
【００２１】
また、差動増幅器Ｇm3の反転出力端子と差動増幅器Ｇm4の反転出力端子とは第１の加算要素１０８−１及び第２のチョッパ１０１−２を介して第５の差動増幅器Ｇm5に接続され、差動増幅器Ｇm3の非反転出力端子と差動増幅器Ｇm4の非反転出力端子とは第２の加算要素１０８−２及び第２のチョッパ１０１−２を介して第５の差動増幅器Ｇm5に接続されている。また、差動増幅器Ｇm5はその反転出力端子がその非反転入力端子に位相補償用容量素子Ｃc1aを介して帰還接続されるとともに、その非反転出力端子がその反転入力端子に位相補償用容量素子Ｃc1bを介して帰還接続されている。
【００２２】
また、差動増幅器Ｇm2の出力ノード（反転出力端子及び非反転出力端子）は、第３のチョッパ１０１−３を介して位相補償用容量素子Ｃc3a、Ｃc3bに接続され、更に第４のチョッパ１０１−４を介して差動増幅器Ｇm1の出力ノード（反転出力端子及び非反転出力端子）に帰還接続されている。すなわち、位相補償用容量素子Ｃc3a、Ｃc3bは、第１のチョッパ１０１−１の出力信号が供給される差動増幅器Ｇm1の出力ノードから第２のチョッパ１０１−２に至る信号経路の間に位置する２つのノード間で、第３のチョッパ１０１−３及び第４のチョッパ１０１−４を通して帰還接続されて位相補償を行う。
【００２３】
更に、差動増幅器Ｇm5の反転出力端子及び非反転出力端子は、演算増幅器１００の非反転出力端子及び反転出力端子に接続される一方、位相補償用容量素子Ｃc2a、Ｃc2bを介して第４のチョッパ１０１−４と位相補償用容量素子Ｃc3a、Ｃc3bとの接続点に帰還接続されている。すなわち、第２のチョッパ１０１−２の後段のノードから差動増幅器Ｇm1の出力ノードへ、位相補償用容量素子Ｃc2a、Ｃc2b及び第４のチョッパ１０１−４を経て帰還が実施されている。
【００２４】
４つのチョッパ１０１−１〜１０１−４はそれぞれ同一構成で、よく知られているように、例えば図１に１０１で示すように、第１及び第２の入力端子がＭＯＳトランジスタＭa 、Ｍb の各ドレイン、ソースを介して第１及び第２の出力端子に別々に接続されるとともに、第１の入力端子がＭＯＳトランジスタＭc のドレイン、ソースを介して第２の出力端子に接続され、第２の入力端子がＭＯＳトランジスタＭd のドレイン、ソースを介して第１の出力端子に接続される構成とされている。また、制御用パルスが、２つのＭＯＳトランジスタＭa 及びＭb の各ゲートに印加されるとともに、インバータＩ1 を通して残りの２つのＭＯＳトランジスタＭc 及びＭd の各ゲートに印加される。
【００２５】
ここで、４つのＭＯＳトランジスタＭa 〜Ｍd はすべて同一チャネルのトランジスタであるので、制御用パルスが対称方形波の場合、その半周期毎に、ＭＯＳトランジスタＭa 及びＭb が同時にオン、かつ、ＭＯＳトランジスタＭc 及びＭd が同時にオフとなる第１のスイッチ状態と、ＭＯＳトランジスタＭa 及びＭb が同時にオフ、かつ、ＭＯＳトランジスタＭc 及びＭd が同時にオンとなる第２のスイッチ状態が交互に生じる。これにより、チョッパ１０１−１に供給される入力信号対は周波数変調されて出力される。また、周波数変調された信号が供給されるチョッパ１０１−２からは復調された信号が取り出される。なお、４つのチョッパ１０１−１〜１０１−４はそれぞれ同期して動作する。
【００２６】
すなわち、第１の信号処理経路１０６の信号入力ノードの入力側に設けられるチョッパ１０１−１は信号変調用チョッパであり、最終の差動増幅器Ｇm3以降に設けられるチョッパ１０１−２は信号復調用チョッパである。なお、第１のチョッパ１０１−１の入力信号対Ｖi+及びＶi-は、逆極性の２つの交流信号でもよいし、異なる極性の２つの直流信号でもよい。
【００２７】
また、本実施形態の演算増幅器１００では、第１のチョッパ１０１−１により周波数変調された信号がハイパスフィルタ１０２を通して供給される差動増幅器Ｇm1の出力ノードから第２のチョッパ１０１−２に至る位相補償信号経路において、その位相補償信号経路の帰還元のノードから位相補償用容量素子Ｃc3a、Ｃc3bの一方のノードに信号復調用の第３のチョッパ１０１−３が設けられ、位相補償用容量素子Ｃc3a、Ｃc3bのもう一方のノードから帰還先のノードまでに信号変調用の第４のチョッパ１０１−４が設けられている。
【００２８】
また、第２のチョッパ１０１−２の後段のノードから第１のチョッパ１０１−１と第２のチョッパ１０１−２に至る信号経路の間のノード（ここでは、差動増幅器Ｇm1の出力ノード）に帰還を行う位相補償信号経路上に位相補償用容量素子Ｃc2a、Ｃc2bを介して第５のチョッパが設けられている。なお、図１の実施形態では、第４のチョッパ１０１−４が、この第５のチョッパの機能を併せ有している。
【００２９】
ここで、第１の信号処理経路１０６から出力される信号は、第２の信号処理経路１０７から出力される信号と加算要素１０８−１、１０８−２で合算されることで適切に位相補償される。すなわち、３つの差動増幅器Ｇm1〜Ｇm3を有する第１の信号処理経路１０６により位相が９０度以上進むことによる安定性の不足を、１つの差動増幅器Ｇm4を含む第２の信号処理経路１０７の出力信号によって補償することができる。
【００３０】
このことについて、図２の周波数対利得特性図とともに説明する。図２は、チョッパ１０１−１〜１０１−４を含まず、かつ、位相補償用容量素子Ｃca1、Ｃcb1、Ｃca2、Ｃcb2、Ｃca3、Ｃcb3を有する位相補償信号経路を含まず、第１の信号処理経路１０６を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を実線２０１で示し、第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を点線２０２で示す。
【００３１】
図２において、ｆc1、ｆc2、ｆc3、ｆc4はそれぞれハイパスフィルタ１０２、１０３、１０４、１０５のカットオフ周波数を示す。これらのカットオフ周波数ｆc1、ｆc2、ｆc3、ｆc4は、チョッパ１０１−１〜１０１−４の駆動周波数以下に設定される。上記第１の信号処理経路１０６を経て入力端子から出力端子に至る経路単独では、出力端子から入力端子へ利得１で帰還を行ったときには、低域周波数で位相が１２０°以上進み、発振する。しかし、第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の信号は多くとも９０°の位相進みしか生じない。このため、第１の信号処理経路１０６に含まれるハイパスフィルタ１０２〜１０４の各カットオフ周波数ｆc1、ｆc2、ｆc3のうち、２番目に高いカットオフ周波数ｆc2において、第２の信号処理経路１０７の利得を第１の信号処理経路１０６の利得と同等、もしくは第１の信号処理経路１０６の利得よりも大きく設定することにより、両経路１０６及び１０７の出力信号の加算によって、位相進みを１２０°以下に抑えることが可能となる。
【００３２】
一方、図２において、ｆc5、ｆc6は、位相補償用の帰還回路を含まない場合の、上記の信号処理経路１０６及び１０７を経て出力に至る信号経路において発生するカットオフ周波数のうち、最も低いカットオフ周波数及び２番目に低いカットオフ周波数に相当する周波数である。このような信号経路におけるすべてのチョッパ１０１−１乃至１０１−４を、最も低い周波数ｆc5以下で、かつ、ｆc1以上の周波数、より好ましくは、ｆc5/ ３以下、更に好ましくはｆc5/ ５以下又はｆc5/ ７以下で、かつ、ｆc1以上の周波数で駆動すると、第１のチョッパ１０１−１による信号変調によって生じた基底周波数、３倍高調波、５倍高調波、７倍高調波までを最大限に増幅し、第２のチョッパ１０１−２によってこれらの増幅信号を復調することが可能となる。
【００３３】
また、本実施形態の演算増幅器１００では、チョッパ１０１−３、及び１０１−４を設けることにより、位相補償用容量素子Ｃca2、Ｃcb2、Ｃca3、Ｃcb3により位相補償を行いつつも、チョッパ１０１−１によって変調を受けた信号については、チョッパ１０１−２を通過するまで、位相補償用容量素子Ｃca2、Ｃcb2、Ｃca3、Ｃcb3を有する局所的な位相補償信号経路によって、帯域を制限されることなく信号処理されるという利点を有する。なお、これと同等のことは、ハイパスフィルタ１０２〜１０５のそれぞれの入力側と差動増幅器Ｇm1〜Ｇm4それぞれの出力側の直後にチョッパを設置することでも可能ではあるが、その場合は、７台のチョッパが必要となる。それに対し、本実施形態では、図１の構成により、チョッパの台数は４台と少なくて済む。
【００３４】
図３は、第２のチョッパ１０１−２を経て出力された信号の周波数特性を実線３０１で示し、また第２のチョッパ１０１−２の入力における演算増幅器１００の一巡伝達関数を破線３０２で示す。第１の信号処理経路１０６の出力信号と、第２の信号処理経路１０７の出力信号とを加算要素１０８−１及び１０８−２で加算（合算）することで、低周波数側と高周波数側とにおいて、位相進み、位相遅れが起こっても、位相余裕が十分に確保される。また、チョッパ１０１−１〜１０１−４の働きによって、各出力信号のベースバンド成分は、十分な利得で増幅された後、後段のチョッパにて復調されることにより、第２のチョッパ１０１−２を経て出力される信号の周波数特性は図３に実線３０１で示される。
【００３５】
ここで、演算増幅器全体の周波数特性において最も低い周波数を持つカットオフ周波数をｆc7とおくと、位相補償用容量素子とチョッパ１０１−１〜１０１−４の駆動周波数（＞ｆc1）を適切に設計し、ｆc7≪ｆc1を実現することによって、ベースバンド雑音を大きく抑圧することが可能となる。
【００３６】
このように、本実施形態の演算増幅器１００によれば、ハイパスフィルタ１０２〜１０５の出力信号を、各差動増幅器Ｇm1〜Ｇm4のそれぞれが動作可能となる同相レンジ内に入る電位でバイアスし、差動増幅器Ｇm1〜Ｇm4の入力ノードに信号を入力しているため、電源電圧が低下した際にも有効に各差動増幅器Ｇm1〜Ｇm4を動作させることが可能となり、正常な増幅動作が可能となる。また、ハイパスフィルタと増幅器の多段接続が可能になるため、動作電圧の低下による利得の低下を増幅器の多段接続によって回避可能となる。従って、同一集積回路チップ上にディジタル回路とアナログ回路とを混載する用途に適用して好適である。
【００３７】
また、本実施形態の演算増幅器１００によれば、２段以上の差動増幅器の各入力側にハイパスフィルタが必要となる場合に、低周波側で生ずる位相余裕の低域に対して、複数経路による位相補償方法が提供され、正常な振幅動作が可能となる。
【００３８】
更に、このとき、初段だけではなく、変調用チョッパ１０１−１と復調用チョッパ１０１−２との間に存在する差動増幅器のすべてのベースバンド雑音を効果的に低減できる。同時にチョッパの台数を低減することができる。チョッパの台数が減ることによって、チョッパにおいて生ずるクロックフィールドスルーを低減することが可能となる。
【００３９】
（第１の実施形態の第１の変形例）
図４は、本発明に係る演算増幅器の第１の実施形態の第１の変形例の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４に示す第１の実施形態の変形例の演算増幅器１５０は、図１に示した第１の信号処理経路１０６、第２の信号処理経路１０７、チョッパ１０１−３及び１０１−４、加算要素１０８−１及び１０８−２を含む回路１５１の外側の位相補償用容量素子に、チョッパを独立して設けた構成である。
【００４０】
すなわち、図４に示す演算増幅器１５０は、図１の実施形態の第２のチョッパ１０１−２を、差動増幅器Ｇm5の位相補償用容量素子Ｃc1a及びＣc1bを含む帰還ループ中の第６のチョッパ１０１−６及び第７のチョッパ１０１−７に替え、更に、位相補償用容量素子Ｃc2a、Ｃc2bを第５のチョッパ１０１−５を介して、差動増幅器Ｇm1の出力端子と容量素子Ｃ2a、Ｃ2bとの接続点に帰還接続されている。図１の実施形態では、位相補償用容量素子Ｃc2a、Ｃc2bは第４のチョッパ１０１−４に接続されており、第４のチョッパ１０１−４が第５のチョッパとしての機能を併せ持っていたが、演算増幅器１５０は、第５のチョッパ１０１−５を独立して設けた構成である。
【００４１】
この演算増幅器１５０によれば、チョッパ１０１−５、１０１−６、１０１−７をそれぞれの位相補償用容量素子に独立して設けるようにしたため、それらのチョッパのオン抵抗をフィードフォワードループによる不安定性を防ぐ抵抗成分として利用することができるという利点が得られる。
【００４２】
（第１の実施形態の第２の変形例）
図１及び図４に示す実施形態及び変形例において、差動増幅器Ｇm2が差動増幅器Ｇm2の出力をそのまま受けることができるような場合には、ハイパスフィルタ１０３は適宜省略可能である。
【００４３】
（第２の実施形態）
図５は、本発明に係る演算増幅器の第２の実施形態の回路図を示す。同図中、図４と同一構成部分には同一符号を付してある。図５に示す第２の実施形態の演算増幅器５００は、図４に破線で囲んだ回路部１５１と等価な２つの回路部１５１ａ及び１５１ｂを、第３の信号処理経路及び第４の信号処理経路とし、また、非反転出力用ＡＢ級増幅器５０１及び反転出力用ＡＢ級増幅器５０２を設け、第３、第４の信号処理経路１５１ａ及び１５１ｂからそれぞれ出力される反転信号をチョッパを介して非反転出力用ＡＢ級増幅器５０１に入力し、第３、第４の信号処理経路１５１ａ及び１５１ｂからそれぞれ出力される非反転信号をチョッパを介して反転出力用ＡＢ級増幅器５０２に入力することにより、全差動型増幅器として動作する構成のチョッパスタビライズドオペアンプである。図５に示すチョッパ１０１−１、５０３−１乃至５０３−６は図示しない制御回路により互いに同期して同じスイッチ状態に制御される。
【００４４】
非反転出力用ＡＢ級増幅器５０１は、第１の伝導型であるＮチャンネルのＭＯＳトランジスタＭ５１と、第２の伝導型であるＰチャンネルのＭＯＳトランジスタＭ６１とからなるプッシュプル機能を持つ構成とされており、反転出力用ＡＢ級増幅器５０２は、ＮチャンネルのＭＯＳトランジスタＭ５２とＰチャンネルのＭＯＳトランジスタＭ６２とからなるプッシュプル機能を持つ構成とされている。非反転出力用ＡＢ級増幅器５０１を構成するＮチャンネルＭＯＳトランジスタＭ５１のゲートは、チョッパ５０３−１を介して第４の信号処理経路１５１ｂの出力ノードに接続され、またＰチャンネルＭＯＳトランジスタＭ６１のゲートは、チョッパ５０３−２を介して第３の信号処理経路１５１ａの出力ノードに接続されている。一方、反転出力用ＡＢ級増幅器５０２を構成するＮチャンネルＭＯＳトランジスタＭ５２のゲートは、チョッパ５０３−１を介して第４の信号処理経路１５１ｂの出力ノードに接続され、またＰチャンネルＭＯＳトランジスタＭ６２のゲートは、
チョッパ５０３−２を介して第３の信号処理経路１５１ａの出力ノードに接続されている。
【００４５】
また、第３の信号処理経路１５１ａは、その出力ノードがチョッパ５０３−３と位相補償用容量素子ＣC11a及びＣC11bを介して位相補償用容量素子ＣC12a及びＣC12bに接続され、一方、第４の信号処理経路１５１ｂの出力ノードがチョッパ５０３−５及び位相補償用容量素子ＣC13a及ＣC13bを介して位相補償用容量素子ＣC12a及びＣC12bに接続され、更に位相補償用容量素子ＣC12a及びＣC12bがチョッパ５０３−４を介して第３の信号処理経路１５１ａの帰還用端子Ｖo1-及びＶo1+に接続されている。また、第４の信号処理経路１５１ｂは、その出力ノードがチョッパ５０３−５と位相補償用容量素子ＣC21a及びＣC21bを介して位相補償用容量素子ＣC22a及びＣC22bに接続され、一方、第３の信号処理経路１５１ａの出力ノードがチョッパ５０３−３及び位相補償用容量素子ＣC11a及ＣC11bを介して位相補償用容量素子ＣC22a及びＣC22bに接続され、更に位相補償用容量素子ＣC22a及びＣC22bがチョッパ５０３−６を介して第４の信号処理経路１５１ｂの帰還用端子Ｖo1+及びＶo1-に接続されている。
【００４６】
ＭＯＳトランジスタＭ５１及びＭ６１の接続点に接続された非反転出力信号Ｖo+用の出力端子は、位相補償用容量素子ＣC11a、ＣC12a、ＣC21b、ＣC22bに接続され、ＭＯＳトランジスタＭ５２及びＭ６２の接続点に接続された反転出力信号Ｖo-用の出力端子は、位相補償用容量素子ＣC11b、ＣC12b、ＣC21a、ＣC22aに接続されている。なお、チョッパ５０３−１乃至５０３−６は、第７の発明のスイッチ手段を構成している。
【００４７】
以上の構成の本実施形態の演算増幅器５００によれば、チョッパ１０１−１、５０３−１乃至５０３−６がそれぞれ第１、第２の入力端子の入力信号を第１、第２の出力端子に出力する第１のスイッチ状態にあるときは、第３の信号処理経路１５１ａから出力された非反転信号及び反転信号のうち、非反転信号はチョッパ５０３−２を介して反転出力用ＡＢ級増幅器５０２のＰチャンネルＭＯＳトランジスタ６２のゲートに印加され、反転信号はチョッパ５０３−２を介して非反転出力用ＡＢ級増幅器５０１のＰチャンネルＭＯＳトランジスタＭ６１のゲートに印加される。一方、第４の信号処理経路１５１ｂから出力された非反転信号及び反転信号のうち、非反転信号はチョッパ５０３−１を介して反転出力用ＡＢ級増幅器５０２のＮチャンネルＭＯＳトランジスタ５２のゲートに印加され、反転信号はチョッパ５０３−１を介して非反転出力用ＡＢ級増幅器５０１のＮチャンネルＭＯＳトランジスタＭ５１のゲートに印加される。
【００４８】
これにより、第３の信号処理経路１５１ａから出力された非反転信号と第４の信号処理経路１５１ｂから出力された非反転信号とは、それぞれ反転出力用ＡＢ級増幅器５０２により反転増幅されて反転信号Ｖ0-として出力される。また、これと同時に、第３の信号処理経路１５１ａから出力された反転信号と第４の信号処理経路１５１ｂから出力された反転信号とは、それぞれ非反転出力用ＡＢ級増幅器５０１により反転増幅されて非反転信号Ｖ0+として出力される。
【００４９】
また、このとき、非反転出力信号Ｖ0+は位相補償用容量素子Ｃc11a、Ｃc12a、チョッパ５０３−３、５０３−４を介して第３の信号処理経路１５１ａにフィードバックされ、位相補償用容量素子Ｃc13a、Ｃc14aを介して第４の信号処理経路１５１ｂにフィードバックされる。一方、反転出力信号Ｖ0-は位相補償用容量素子Ｃc11b、Ｃc12b、チョッパ５０３−３、５０３−４を介して第３の信号処理経路１５１ａにフィードバックされ、位相補償用容量素子Ｃc13b、Ｃc14bを介して第４の信号処理経路１５１ｂにフィードバックされる。
【００５０】
このように、第３、第４の信号処理経路１５１ａ、１５１ｂにより増幅処理して得られ
た１５１ａ及び１５１ｂの非反転出力信号及び反転出力信号のうち、反転出力信号は更にＡＢ級増幅器５０１により増幅されて増幅器全体の非反転出力信号Ｖo+として出力され、非反転出力信号は更にＡＢ級増幅器５０２により増幅されて増幅器全体の反転出力信号Ｖo-として出力される。これにより、この演算増幅器５００によれば、非反転出力信号Ｖo+及び反転出力信号Ｖo-の出力振幅を、高電圧源ＶDDから低電圧源ＶSS近くまでとることが可能となる。
【００５１】
なお、チョッパ１０１−１、５０３−１乃至５０３−６がそれぞれ第１、第２の入力端子の入力信号を第２、第１の出力端子に出力する第２のスイッチ状態に切り替えられた時は、上記の第１のスイッチ状態のときとは入力信号対に対する非反転出力用ＡＢ級増幅器５０１、反転出力用ＡＢ級増幅器５０２の入力信号が切り替わり、上記と同様の動作が行われる。
【００５２】
（第３の実施形態）
図６は、本発明に係る演算増幅器の第３の実施形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図６に示す第３の実施形態の演算増幅器６００は、図１に示した第１の実施形態の演算増幅器１００中の差動増幅器Ｇm1の出力段から加算要素１０８−１及び１０８−２の入力段までの回路部を、ハイパスフィルタ１０９、差動増幅器Ｇm20 、チョッパ１０１−８に変更したチョッパスタビライズドオペアンプである。
【００５３】
すなわち、図６において、差動増幅器Ｇm1の出力ノード（非反転出力端子及び反転出力端子）は、ハイパスフィルタ１０９を介して差動増幅器Ｇm20 の入力ノード（非反転入力端子及び反転入力端子）に接続されている。ハイパスフィルタ１０９は、容量素子Ｃ20a及び抵抗Ｒ20aと、容量素子Ｃ20b及び抵抗Ｒ20bとからなる。また、差動増幅器Ｇm5の出力ノードは、位相補償用容量素子Ｃ2a、Ｃ2bと、チョッパ１０１−８を介して差動増幅器Ｇm1の出力ノードに接続されている。
【００５４】
本実施形態の演算増幅器６００によれば、３段の差動増幅器と位相補償用の信号経路とによって、４段の差動増幅器と位相補償用の信号経路とからなる第１の実施形態の演算増幅器１００と同等の動作を行うことができる。
【００５５】
なお、図６中の破線が囲んだ回路部６０１と等価な信号経路を、図５に示した第２の実施形態中の信号経路１５１ａ及び１５１ｂに見立てて、第２の実施形態の演算増幅器５００に相当する演算増幅器を構成することも可能である。
【００５６】
なお、本発明は以上の実施形態及び変形例に限定されるものではなく、例えば図１に示した第１の信号処理経路１０６は一つのハイパスフィルタとその一つのハイパスフィルタの出力信号を増幅する一つの差動増幅器を一組の回路部としたとき、三組の回路部が直列に接続された３段構成であるが、少なくとも一組以上の構成であってもよい。また、３段構成あるいは４段構成のＭＯＳデバイスによる実施形態の構成を、バイポーラデバイスにより構成する方法でもよい。また、ＡＢ級増幅器５０１、５０２をバイポーラトランジスタにより構成することができることは勿論である。また、初段のチョッパ１０１−１は、周波数変調器で代用することもできる。
【図１】
2014087980.tif 000003
【図２】
2014087980.tif 000004
【図３】
2014087980.tif 000005
【図４】
2014087980.tif 000006
【図５】
2014087980.tif 000007
【図６】
2014087980.tif 000008
【図７】
2014087980.tif 000009
【手続補正書】
【提出日】平成27年8月7日(2015.8.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算増幅器に係り、特に入力信号対を第１のチョッパにより変調して一以上の差動増幅段からなる信号処理経路で増幅し、その増幅変調信号を第２のチョッパで復調して出力するチョッパスタビライズドオペアンプに関する。
【背景技術】
【０００２】
アナログ回路をディジタル回路と同一の集積回路チップ上に作成することは、システムのコストを低減する利点がある。しかしながら、同一集積回路チップ上にディジタル回路とアナログ回路とを混載する場合、アナログ回路設計に課せられる制約が多くなる。その制約の一つが、電源電圧のスケーリングによって生ずる動作レンジの減少である。すなわち、ディジタル回路部分で素子寸法を縮小するのに伴い、電源電圧も低下させる必要がでてくるが、これを行うとき、閾値電圧の低減を行わなければ、アナログ回路の入力レンジが著しく制限される。
【０００３】
この問題を解決するための伝統的手法の一つとして、折り返しカスコード型の演算増幅器が従来より広く知られている（例えば、非特許文献１参照）。この演算増幅器は、図７の回路図に示すように、ＰＭＯＳトランジスタＭ1のソース・ドレインを介して高電源電圧ＶDDにソースが共通に接続されたＰＭＯＳトランジスタＭ2a及びＭ2bを入力トランジスタとする第１の差動対と、ＮＭＯＳトランジスタＭ4のソース・ドレインを介して低電源電圧Ｖssにソースが共通に接続されたＮＭＯＳトランジスタＭ3a及びＭ3bを入力トランジスタとする第２の差動対とを相補的に用いる回路構成である。
【０００４】
この従来の演算増幅器は、次式の不等式
ＶDD−ＶSS＞｜ＶT,m2｜＋Ｖov,m1＋ＶT,m3＋Ｖov,m4          （１）
が成立する条件で有効な動作を行う。ただし、（１）式中、ＶT,m2はＰＭＯＳトランジスタＭ2a及びＭ2bの閾値電圧、ＶT,m3はＮＭＯＳトランジスタＭ3a及びＭ3bの閾値電圧、Ｖov,m1はＰＭＯＳトランジスタＭ1のゲートオーバードライブ電圧、Ｖov,m4はＮＭＯＳトランジスタＭ4のゲートオーバードライブ電圧である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ron Hogervorst,John P.Tero, Ruud G.H.Eschauzier,and John H.Huijsing,“A compactpower-efficient 3 V CMOS rail-to-rail input/output operational amplifier forVLSI cell libraries”, IEEE Journal of Solid-State Circuits,Vol.29,No.12, pp.1505-1513, Dec.1994
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来の演算増幅器では、高電源電圧と低電源電圧との差である動作電圧（ＶDD−ＶSS）が更に低くなった場合には、次式の入力電圧範囲
ＶDD−（｜ＶT,m2｜＋Ｖov,m1）＜Ｖi,cm＜ＶSS＋ＶT,m3＋Ｖov,m4        （２）
で回路が動作しなくなる。ただし、（２）式中、Ｖi,cmは差動アンプの同相入力電圧（＝（Ｖi+＋Ｖi-）/２）を示す。また、上記の従来の演算増幅器では、動作電圧（ＶDD−ＶSS）が縮小される場合、回路の利得が絶対的に低下するという問題もある。
【０００７】
本発明は以上の点に鑑みなされたもので、動作電圧を縮小した場合でも、回路が動作しない領域を生ぜず、かつ、回路の利得を低下させることなく動作可能な演算増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、第１の発明の演算増幅器は、入力信号対に対して変調を行う第１のチョッパと、第１のチョッパの後段に、一つのハイパスフィルタとその一つのハイパスフィルタの出力信号を増幅する一つの差動増幅器とを一組の回路部としたとき、一組の回路部、又は直列に接続された少なくとも複数の回路部を有し、各々の組のハイパスフィルタの出力ノードを、その組の回路部の差動増幅器が動作可能となる同相レンジ内に入る電位にバイアスする構成の第１の信号処理経路と、第１の信号処理経路の出力側に設けられた信号復調用の第２のチョッパとを有することを特徴とする。
【０００９】
また、上記の目的を達成するため、第２の発明の演算増幅器は、第１の発明に更に前記第１のチョッパから出力された信号を入力信号として受ける前記第１の信号処理経路内の一組目の前記回路部の前記差動増幅器の出力ノードから前記第２のチョッパに至る信号経路の間の第１のノードから第２のノードへ帰還を行う第１の位相補償信号経路を有し、その第１の位相補償信号経路には、第１の位相補償用容量素子と、帰還元の第１のノードと第１の位相補償用容量素子の一方のノードとの間に接続された信号復調用の第３のチョッパと、第１の位相補償用容量素子の他方のノードと帰還先の第２のノードとの間に接続された信号変調用の第４のチョッパとを設けたことを特徴とする。
【００１０】
また、上記の目的を達成するため、第３の発明の演算増幅器は、第１又は第２の発明に更に前記第２のチョッパの後段の帰還元ノードから前記第１の信号処理経路内の帰還先ノードへ帰還を行う第２の位相補償信号経路を有し、その第２の位相補償信号経路には、前記帰還元ノードに一方のノードが接続された第２の位相補償用容量素子と、第２の位相補償用容量素子の他方のノードと前記帰還先ノードとの間に接続された信号変調用の第５のチョッパとを設けたことを特徴とする。
【００１１】
また、上記の目的を達成するため、第４の発明の演算増幅器は、第１乃至第３の発明のいずれか一の発明において、前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段と、前記第２のチョッパを介して供給される前記合算手段により合算された信号を増幅して演算増幅器の出力信号として出力する出力信号用増幅器とを更に有することを特徴とする。
【００１２】
また、上記の目的を達成するため、第５の発明の演算増幅器は、第４の発明における第１の信号処理経路が複数組の前記回路部からなり、その複数組の回路部にそれぞれ含まれるハイパスフィルタの各カットオフ周波数のうち２番目に高いカットオフ周波数に対応する周波数において、前記第２の信号処理経路の利得を前記第１の信号処理経路の利得と同等かそれ以上に設定したことを特徴とする。
【００１３】
また、上記の目的を達成するため、第６の発明の演算増幅器は、第４又は第５の発明における第２の信号処理経路を構成する前記差動増幅器が、入力側にハイパスフィルタが設けられていることを特徴とする。
【００１４】
また、上記の目的を達成するため、第７の発明の演算増幅器は、第１乃至第３の発明において、前記第１の信号処理経路と、前記第１のチョッパの出力ノードに接続された一つの差動増幅器を含む第２の信号処理経路と、前記第１の信号処理経路の出力信号と前記第２の信号処理経路の出力信号とを合算する合算手段とを備える回路部と等価な第３及び第４の信号経路と、それぞれ第１の伝導型のトランジスタと第２の伝導型のトランジスタによるプッシュプル構成の反転出力用ＡＢ級増幅器及び非反転出力用ＡＢ級増幅器と、前記第３の信号処理経路から出力される非反転信号と前記第４の信号処理経路から出力される非反転信号とを前記反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給し、かつ、前記第３の信号処理経路から出力される反転信号と前記第４の信号処理経路から出力される反転信号とを前記非反転出力用ＡＢ級増幅器の前記第１の伝導型のトランジスタと前記第２の伝導型のトランジスタにそれぞれ供給するスイッチ手段とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、チョッパにより変調された入力信号対を増幅する差動増幅器の入力側にハイパスフィルタを設け、そのハイパスフィルタの出力信号により差動増幅器が動作可能となる同相レンジ内に入る電位で当該差動増幅器の入力ノードをバイアス設定することで、電源電圧が低下した際にも利得を低下させることなく有効に差動増幅器を動作させることができ、正常な増幅動作ができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る演算増幅器の第１の実施形態の回路図である。
【図２】図１のチョッパと位相補償信号経路を含まず、第１の信号処理経路１０６を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係、及び第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を示す図である。
【図３】図１中の第２のチョッパを経て出力された信号の周波数特性と、第２のチョッパの入力における演算増幅器の一巡伝達関数を示す図である。
【図４】本発明に係る演算増幅器の第１の実施形態の第１の変形例の回路図である。
【図５】本発明に係る演算増幅器の第２の実施形態の回路図である。
【図６】本発明に係る演算増幅器の第３の実施形態の回路図である。
【図７】従来の演算増幅器の入力部の回路の一例を示す図である。
【発明を実施するための形態】
【００１７】
次に、本発明の各実施形態について図面とともに説明する。
（第１の実施形態）
図１は、本発明に係る演算増幅器の第１の実施形態の回路図を示す。本実施形態の演算増幅器１００は、非反転入力端子及び反転入力端子が、第１のチョッパ１０１−１を介して、第１のハイパスフィルタ１０２、第１の差動増幅器Ｇm1、第２のハイパスフィルタ１０３、第２の差動増幅器Ｇm2、第３のハイパスフィルタ１０４及び第３の差動増幅器Ｇm3の順に直列接続されるとともに、第１のチョッパ１０１−１を介して、第４のハイパスフィルタ１０５及び第４の差動増幅器Ｇm4の順に直列に接続されている、チョッパスタビライズドオペアンプである。ハイパスフィルタ１０２、差動増幅器Ｇm1、ハイパスフィルタ１０３、差動増幅器Ｇm2、ハイパスフィルタ１０４及び差動増幅器Ｇm3よりなる直列回路は、第１の信号処理経路１０６を構成している。また、ハイパスフィルタ１０５及び差動増幅器Ｇm4よりなる直列回路は、第２の信号処理経路１０７を構成している。
【００１８】
ハイパスフィルタ１０２は容量素子Ｃ1a及び抵抗Ｒ1aと容量素子Ｃ1b及び抵抗Ｒ1bとから構成され、その抵抗Ｒ1a及びＲ1bを介して基準電圧Ｖref1によって差動増幅器Ｇm1の入力ノードをバイアスしている。また、ハイパスフィルタ１０３は容量素子Ｃ2a及び抵抗Ｒ2aと容量素子Ｃ2b及び抵抗Ｒ2bとから構成され、その抵抗Ｒ2a及びＲ2bを介して基準電圧Ｖref2によって差動増幅器Ｇm2の入力ノードをバイアスしている。また、ハイパスフィルタ１０４は容量素子Ｃ3a及び抵抗Ｒ3aと容量素子Ｃ3b及び抵抗Ｒ3bとから構成され、その抵抗Ｒ3a及びＲ3bを介して基準電圧Ｖref3によって差動増幅器Ｇm3の入力ノードをバイアスしている。同様に、ハイパスフィルタ１０５も容量素子Ｃ4a及び抵抗Ｒ4aと容量素子Ｃ4b及び抵抗Ｒ4bとから構成され、その抵抗Ｒ4a及びＲ4bを介して基準電圧Ｖref4によって差動増幅器Ｇm4の入力ノードをバイアスしている。
【００１９】
ここで、上記の基準電圧Ｖref1、Ｖref2、Ｖref3及びＶref4は、差動増幅器Ｇm1、Ｇm2、Ｇm3及びＧm4のそれぞれが動作可能となる入力レンジの下限よりも高いレベルに設定されている。すなわち、ハイパスフィルタ１０２〜１０５の出力は、差動増幅器Ｇm1、Ｇm2、Ｇm3及びＧm4の入力ノードを、差動増幅器の動作が可能となる同相レンジ内の電位にバイアスする。
【００２０】
また、差動増幅器Ｇm3の反転出力端子と差動増幅器Ｇm4の反転出力端子とは第１の加算要素１０８−１及び第２のチョッパ１０１−２を介して第５の差動増幅器Ｇm5に接続され、差動増幅器Ｇm3の非反転出力端子と差動増幅器Ｇm4の非反転出力端子とは第２の加算要素１０８−２及び第２のチョッパ１０１−２を介して第５の差動増幅器Ｇm5に接続されている。また、差動増幅器Ｇm5はその反転出力端子がその非反転入力端子に位相補償用容量素子Ｃc1aを介して帰還接続されるとともに、その非反転出力端子がその反転入力端子に位相補償用容量素子Ｃc1bを介して帰還接続されている。
【００２１】
また、差動増幅器Ｇm2の出力ノード（反転出力端子及び非反転出力端子）は、第３のチョッパ１０１−３を介して位相補償用容量素子Ｃc3a、Ｃc3bに接続され、更に第４のチョッパ１０１−４を介して差動増幅器Ｇm1の出力ノード（反転出力端子及び非反転出力端子）に帰還接続されている。すなわち、位相補償用容量素子Ｃc3a、Ｃc3bは、第１のチョッパ１０１−１の出力信号が供給される差動増幅器Ｇm1の出力ノードから第２のチョッパ１０１−２に至る信号経路の間に位置する２つのノード間で、第３のチョッパ１０１−３及び第４のチョッパ１０１−４を通して帰還接続されて位相補償を行う。
【００２２】
更に、差動増幅器Ｇm5の反転出力端子及び非反転出力端子は、演算増幅器１００の非反転出力端子及び反転出力端子に接続される一方、位相補償用容量素子Ｃc2a、Ｃc2bを介して第４のチョッパ１０１−４と位相補償用容量素子Ｃc3a、Ｃc3bとの接続点に帰還接続されている。すなわち、第２のチョッパ１０１−２の後段のノードから差動増幅器Ｇm1の出力ノードへ、位相補償用容量素子Ｃc2a、Ｃc2b及び第４のチョッパ１０１−４を経て帰還が実施されている。
【００２３】
４つのチョッパ１０１−１〜１０１−４はそれぞれ同一構成で、よく知られているように、例えば図１に１０１で示すように、第１及び第２の入力端子がＭＯＳトランジスタＭa、Ｍbの各ドレイン、ソースを介して第１及び第２の出力端子に別々に接続されるとともに、第１の入力端子がＭＯＳトランジスタＭcのドレイン、ソースを介して第２の出力端子に接続され、第２の入力端子がＭＯＳトランジスタＭdのドレイン、ソースを介して第１の出力端子に接続される構成とされている。また、制御用パルスが、２つのＭＯＳトランジスタＭa及びＭbの各ゲートに印加されるとともに、インバータＩ1を通して残りの２つのＭＯＳトランジスタＭc及びＭdの各ゲートに印加される。
【００２４】
ここで、４つのＭＯＳトランジスタＭa〜Ｍdはすべて同一チャネルのトランジスタであるので、制御用パルスが対称方形波の場合、その半周期毎に、ＭＯＳトランジスタＭa及びＭbが同時にオン、かつ、ＭＯＳトランジスタＭc及びＭdが同時にオフとなる第１のスイッチ状態と、ＭＯＳトランジスタＭa及びＭbが同時にオフ、かつ、ＭＯＳトランジスタＭc及びＭdが同時にオンとなる第２のスイッチ状態が交互に生じる。これにより、チョッパ１０１−１に供給される入力信号対は周波数変調されて出力される。また、周波数変調された信号が供給されるチョッパ１０１−２からは復調された信号が取り出される。なお、４つのチョッパ１０１−１〜１０１−４はそれぞれ同期して動作する。
【００２５】
すなわち、第１の信号処理経路１０６の信号入力ノードの入力側に設けられるチョッパ１０１−１は信号変調用チョッパであり、最終の差動増幅器Ｇm3以降に設けられるチョッパ１０１−２は信号復調用チョッパである。なお、第１のチョッパ１０１−１の入力信号対Ｖi+及びＶi-は、逆極性の２つの交流信号でもよいし、異なる極性の２つの直流信号でもよい。
【００２６】
また、本実施形態の演算増幅器１００では、第１のチョッパ１０１−１により周波数変調された信号がハイパスフィルタ１０２を通して供給される差動増幅器Ｇm1の出力ノードから第２のチョッパ１０１−２に至る位相補償信号経路において、その位相補償信号経路の帰還元のノードから位相補償用容量素子Ｃc3a、Ｃc3bの一方のノードに信号復調用の第３のチョッパ１０１−３が設けられ、位相補償用容量素子Ｃc3a、Ｃc3bのもう一方のノードから帰還先のノードまでに信号変調用の第４のチョッパ１０１−４が設けられている。
【００２７】
また、第２のチョッパ１０１−２の後段のノードから第１のチョッパ１０１−１と第２のチョッパ１０１−２に至る信号経路の間のノード（ここでは、差動増幅器Ｇm1の出力ノード）に帰還を行う位相補償信号経路上に位相補償用容量素子Ｃc2a、Ｃc2bを介して第５のチョッパが設けられている。なお、図１の実施形態では、第４のチョッパ１０１−４が、この第５のチョッパの機能を併せ有している。
【００２８】
ここで、第１の信号処理経路１０６から出力される信号は、第２の信号処理経路１０７から出力される信号と加算要素１０８−１、１０８−２で合算されることで適切に位相補償される。すなわち、３つの差動増幅器Ｇm1〜Ｇm3を有する第１の信号処理経路１０６により位相が９０度以上進むことによる安定性の不足を、１つの差動増幅器Ｇm4を含む第２の信号処理経路１０７の出力信号によって補償することができる。
【００２９】
このことについて、図２の周波数対利得特性図とともに説明する。図２は、チョッパ１０１−１〜１０１−４を含まず、かつ、位相補償用容量素子Ｃc1a、Ｃc1b、Ｃc2a、Ｃc2b、Ｃc3a、Ｃc3bを有する位相補償信号経路を含まず、第１の信号処理経路１０６を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を実線２０１で示し、第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の全利得と信号の周波数との関係を点線２０２で示す。
【００３０】
図２において、ｆc1、ｆc2、ｆc3、ｆc4はそれぞれハイパスフィルタ１０２、１０３、１０４、１０５のカットオフ周波数を示す。これらのカットオフ周波数ｆc1、ｆc2、ｆc3、ｆc4は、チョッパ１０１−１〜１０１−４の駆動周波数以下に設定される。上記第１の信号処理経路１０６を経て入力端子から出力端子に至る経路単独では、出力端子から入力端子へ利得１で帰還を行ったときには、低域周波数で位相が１２０°以上進み、発振する。しかし、第２の信号処理経路１０７を経て入力端子から出力端子に至る経路の信号は多くとも９０°の位相進みしか生じない。このため、第１の信号処理経路１０６に含まれるハイパスフィルタ１０２〜１０４の各カットオフ周波数ｆc1、ｆc2、ｆc3のうち、２番目に高いカットオフ周波数ｆc2において、第２の信号処理経路１０７の利得を第１の信号処理経路１０６の利得と同等、もしくは第１の信号処理経路１０６の利得よりも大きく設定することにより、両経路１０６及び１０７の出力信号の加算によって、位相進みを１２０°以下に抑えることが可能となる。
【００３１】
一方、図２において、ｆc5、ｆc6は、位相補償用の帰還回路を含まない場合の、上記の信号処理経路１０６及び１０７を経て出力に至る信号経路において発生するカットオフ周波数のうち、最も低いカットオフ周波数及び２番目に低いカットオフ周波数に相当する周波数である。このような信号経路におけるすべてのチョッパ１０１−１乃至１０１−４を、最も低い周波数ｆc5以下で、かつ、ｆc1以上の周波数、より好ましくは、ｆc5/３以下、更に好ましくはｆc5/５以下又はｆc5/７以下で、かつ、ｆc1以上の周波数で駆動すると、第１のチョッパ１０１−１による信号変調によって生じた基底周波数、３倍高調波、５倍高調波、７倍高調波までを最大限に増幅し、第２のチョッパ１０１−２によってこれらの増幅信号を復調することが可能となる。
【００３２】
また、本実施形態の演算増幅器１００では、チョッパ１０１−３、及び１０１−４を設けることにより、位相補償用容量素子Ｃc2a、Ｃc2b、Ｃc3a、Ｃc3bにより位相補償を行いつつも、チョッパ１０１−１によって変調を受けた信号については、チョッパ１０１−２を通過するまで、位相補償用容量素子Ｃc2a、Ｃc2b、Ｃc3a、Ｃc3bを有する局所的な位相補償信号経路によって、帯域を制限されることなく信号処理されるという利点を有する。なお、これと同等のことは、ハイパスフィルタ１０２〜１０５のそれぞれの入力側と差動増幅器Ｇm1〜Ｇm4それぞれの出力側の直後にチョッパを設置することでも可能ではあるが、その場合は、７台のチョッパが必要となる。それに対し、本実施形態では、図１の構成により、チョッパの台数は４台と少なくて済む。
【００３３】
図３は、第２のチョッパ１０１−２を経て出力された信号の周波数特性を実線３０１で示し、また第２のチョッパ１０１−２の入力における演算増幅器１００の一巡伝達関数を破線３０２で示す。第１の信号処理経路１０６の出力信号と、第２の信号処理経路１０７の出力信号とを加算要素１０８−１及び１０８−２で加算（合算）することで、低周波数側と高周波数側とにおいて、位相進み、位相遅れが起こっても、位相余裕が十分に確保される。また、チョッパ１０１−１〜１０１−４の働きによって、各出力信号のベースバンド成分は、十分な利得で増幅された後、後段のチョッパにて復調されることにより、第２のチョッパ１０１−２を経て出力される信号の周波数特性は図３に実線３０１で示される。
【００３４】
ここで、演算増幅器全体の周波数特性において最も低い周波数を持つカットオフ周波数をｆc7とおくと、位相補償用容量素子とチョッパ１０１−１〜１０１−４の駆動周波数（＞ｆc1）を適切に設計し、ｆc7≪ｆc1を実現することによって、ベースバンド雑音を大きく抑圧することが可能となる。
【００３５】
このように、本実施形態の演算増幅器１００によれば、ハイパスフィルタ１０２〜１０５の出力信号を、各差動増幅器Ｇm1〜Ｇm4のそれぞれが動作可能となる同相レンジ内に入る電位でバイアスし、差動増幅器Ｇm1〜Ｇm4の入力ノードに信号を入力しているため、電源電圧が低下した際にも有効に各差動増幅器Ｇm1〜Ｇm4を動作させることが可能となり、正常な増幅動作が可能となる。また、ハイパスフィルタと増幅器の多段接続が可能になるため、動作電圧の低下による利得の低下を増幅器の多段接続によって回避可能となる。従って、同一集積回路チップ上にディジタル回路とアナログ回路とを混載する用途に適用して好適である。
【００３６】
また、本実施形態の演算増幅器１００によれば、２段以上の差動増幅器の各入力側にハイパスフィルタが必要となる場合に、低周波側で生ずる位相余裕の低域に対して、複数経路による位相補償方法が提供され、正常な振幅動作が可能となる。
更に、このとき、初段だけではなく、変調用チョッパ１０１−１と復調用チョッパ１０１−２との間に存在する差動増幅器のすべてのベースバンド雑音を効果的に低減できる。同時にチョッパの台数を低減することができる。チョッパの台数が減ることによって、チョッパにおいて生ずるクロックフィールドスルーを低減することが可能となる。
【００３７】
（第１の実施形態の第１の変形例）
図４は、本発明に係る演算増幅器の第１の実施形態の第１の変形例の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図４に示す第１の実施形態の変形例の演算増幅器１５０は、図１に示した第１の信号処理経路１０６、第２の信号処理経路１０７、チョッパ１０１−３及び１０１−４、加算要素１０８−１及び１０８−２を含む回路１５１の外側の位相補償用容量素子に、チョッパを独立して設けた構成である。
【００３８】
すなわち、図４に示す演算増幅器１５０は、図１の実施形態の第２のチョッパ１０１−２を、差動増幅器Ｇm5の位相補償用容量素子Ｃc1a及びＣc1bを含む帰還ループ中の第６のチョッパ１０１−６及び第７のチョッパ１０１−７に替え、更に、位相補償用容量素子Ｃc2a、Ｃc2bを第５のチョッパ１０１−５を介して、差動増幅器Ｇm1の出力端子と容量素子Ｃ2a、Ｃ2bとの接続点に帰還接続されている。図１の実施形態では、位相補償用容量素子Ｃc2a、Ｃc2bは第４のチョッパ１０１−４に接続されており、第４のチョッパ１０１−４が第５のチョッパとしての機能を併せ持っていたが、演算増幅器１５０は、第５のチョッパ１０１−５を独立して設けた構成である。
【００３９】
この演算増幅器１５０によれば、チョッパ１０１−５、１０１−６、１０１−７をそれぞれの位相補償用容量素子に独立して設けるようにしたため、それらのチョッパのオン抵抗をフィードフォワードループによる不安定性を防ぐ抵抗成分として利用することができるという利点が得られる。
【００４０】
（第１の実施形態の第２の変形例）
図１及び図４に示す実施形態及び変形例において、差動増幅器Ｇm2が差動増幅器Ｇm1の出力をそのまま受けることができるような場合には、ハイパスフィルタ１０３は適宜省略可能である。
【００４１】
（第２の実施形態）
図５は、本発明に係る演算増幅器の第２の実施形態の回路図を示す。同図中、図４と同一構成部分には同一符号を付してある。図５に示す第２の実施形態の演算増幅器５００は、図４に破線で囲んだ回路部１５１と等価な２つの回路部１５１ａ及び１５１ｂを、第３の信号処理経路及び第４の信号処理経路とし、また、非反転出力用ＡＢ級増幅器５０１及び反転出力用ＡＢ級増幅器５０２を設け、第３、第４の信号処理経路１５１ａ及び１５１ｂからそれぞれ出力される反転信号をチョッパを介して非反転出力用ＡＢ級増幅器５０１に入力し、第３、第４の信号処理経路１５１ａ及び１５１ｂからそれぞれ出力される非反転信号をチョッパを介して反転出力用ＡＢ級増幅器５０２に入力することにより、全差動型増幅器として動作する構成のチョッパスタビライズドオペアンプである。図５に示すチョッパ１０１−１、５０３−１乃至５０３−６は図示しない制御回路により互いに同期して同じスイッチ状態に制御される。
【００４２】
非反転出力用ＡＢ級増幅器５０１は、第１の伝導型であるＮチャンネルのＭＯＳトランジスタＭ５１と、第２の伝導型であるＰチャンネルのＭＯＳトランジスタＭ６１とからなるプッシュプル機能を持つ構成とされており、反転出力用ＡＢ級増幅器５０２は、ＮチャンネルのＭＯＳトランジスタＭ５２とＰチャンネルのＭＯＳトランジスタＭ６２とからなるプッシュプル機能を持つ構成とされている。非反転出力用ＡＢ級増幅器５０１を構成するＮチャンネルＭＯＳトランジスタＭ５１のゲートは、チョッパ５０３−１を介して第４の信号処理経路１５１ｂの出力ノードに接続され、またＰチャンネルＭＯＳトランジスタＭ６１のゲートは、チョッパ５０３−２を介して第３の信号処理経路１５１ａの出力ノードに接続されている。一方、反転出力用ＡＢ級増幅器５０２を構成するＮチャンネルＭＯＳトランジスタＭ５２のゲートは、チョッパ５０３−１を介して第４の信号処理経路１５１ｂの出力ノードに接続され、またＰチャンネルＭＯＳトランジスタＭ６２のゲートは、チョッパ５０３−２を介して第３の信号処理経路１５１ａの出力ノードに接続されている。
【００４３】
また、第３の信号処理経路１５１ａは、その出力ノードがチョッパ５０３−３と位相補償用容量素子Ｃc11a及びＣc11bを介して位相補償用容量素子Ｃc12a及びＣc12bに接続され、一方、第４の信号処理経路１５１ｂの出力ノードがチョッパ５０３−５及び位相補償用容量素子Ｃc21a及びＣc21bを介して位相補償用容量素子Ｃc12a及びＣc12bに接続され、更に位相補償用容量素子Ｃc12a及びＣc12bがチョッパ５０３−４を介して第３の信号処理経路１５１ａの帰還用端子Ｖo1-及びＶo1+に接続されている。また、第４の信号処理経路１５１ｂは、その出力ノードがチョッパ５０３−５と位相補償用容量素子Ｃc21a及びＣc21bを介して位相補償用容量素子Ｃc22a及びＣc22bに接続され、一方、第３の信号処理経路１５１ａの出力ノードがチョッパ５０３−３及び位相補償用容量素子Ｃc11a及びＣc11bを介して位相補償用容量素子Ｃc22a及びＣc22bに接続され、更に位相補償用容量素子Ｃc22a及びＣc22bがチョッパ５０３−６を介して第４の信号処理経路１５１ｂの帰還用端子Ｖo1+及びＶo1-に接続されている。
【００４４】
ＭＯＳトランジスタＭ５１及びＭ６１の接続点に接続された非反転出力信号Ｖo+用の出力端子は、位相補償用容量素子Ｃc11a、Ｃc12a、Ｃc21b、Ｃc22bに接続され、ＭＯＳトランジスタＭ５２及びＭ６２の接続点に接続された反転出力信号Ｖo-用の出力端子は、位相補償用容量素子Ｃc11b、Ｃc12b、Ｃc21a、Ｃc22aに接続されている。なお、チョッパ５０３−１乃至５０３−６は、第７の発明のスイッチ手段を構成している。
【００４５】
以上の構成の本実施形態の演算増幅器５００によれば、チョッパ１０１−１、５０３−１乃至５０３−６がそれぞれ第１、第２の入力端子の入力信号を第１、第２の出力端子に出力する第１のスイッチ状態にあるときは、第３の信号処理経路１５１ａから出力された非反転信号及び反転信号のうち、非反転信号はチョッパ５０３−２を介して反転出力用ＡＢ級増幅器５０２のＰチャンネルＭＯＳトランジスタＭ６２のゲートに印加され、反転信号はチョッパ５０３−２を介して非反転出力用ＡＢ級増幅器５０１のＰチャンネルＭＯＳトランジスタＭ６１のゲートに印加される。一方、第４の信号処理経路１５１ｂから出力された非反転信号及び反転信号のうち、非反転信号はチョッパ５０３−１を介して反転出力用ＡＢ級増幅器５０２のＮチャンネルＭＯＳトランジスタＭ５２のゲートに印加され、反転信号はチョッパ５０３−１を介して非反転出力用ＡＢ級増幅器５０１のＮチャンネルＭＯＳトランジスタＭ５１のゲートに印加される。
【００４６】
これにより、第３の信号処理経路１５１ａから出力された非反転信号と第４の信号処理経路１５１ｂから出力された非反転信号とは、それぞれ反転出力用ＡＢ級増幅器５０２により反転増幅されて反転信号Ｖo-として出力される。また、これと同時に、第３の信号処理経路１５１ａから出力された反転信号と第４の信号処理経路１５１ｂから出力された反転信号とは、それぞれ非反転出力用ＡＢ級増幅器５０１により反転増幅されて非反転信号Ｖo+として出力される。
【００４７】
また、このとき、非反転出力信号Ｖo+は位相補償用容量素子Ｃc11a、Ｃc12a、チョッパ５０３−３、５０３−４を介して第３の信号処理経路１５１ａにフィードバックされ、位相補償用容量素子Ｃc21b、Ｃc22bを介して第４の信号処理経路１５１ｂにフィードバックされる。一方、反転出力信号Ｖo-は位相補償用容量素子Ｃc11b、Ｃc12b、チョッパ５０３−３、５０３−４を介して第３の信号処理経路１５１ａにフィードバックされ、位相補償用容量素子Ｃc21a、Ｃc22aを介して第４の信号処理経路１５１ｂにフィードバックされる。
【００４８】
このように、第３、第４の信号処理経路１５１ａ、１５１ｂにより増幅処理して得られた１５１ａ及び１５１ｂの非反転出力信号及び反転出力信号のうち、反転出力信号は更にＡＢ級増幅器５０１により増幅されて増幅器全体の非反転出力信号Ｖo+として出力され、非反転出力信号は更にＡＢ級増幅器５０２により増幅されて増幅器全体の反転出力信号Ｖo-として出力される。これにより、この演算増幅器５００によれば、非反転出力信号Ｖo+及び反転出力信号Ｖo-の出力振幅を、高電圧源ＶDDから低電圧源ＶSS近くまでとることが可能となる。
【００４９】
なお、チョッパ１０１−１、５０３−１乃至５０３−６がそれぞれ第１、第２の入力端子の入力信号を第２、第１の出力端子に出力する第２のスイッチ状態に切り替えられた時は、上記の第１のスイッチ状態のときとは入力信号対に対する非反転出力用ＡＢ級増幅器５０１、反転出力用ＡＢ級増幅器５０２の入力信号が切り替わり、上記と同様の動作が行われる。
【００５０】
（第３の実施形態）
図６は、本発明に係る演算増幅器の第３の実施形態の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図６に示す第３の実施形態の演算増幅器６００は、図１に示した第１の実施形態の演算増幅器１００中の差動増幅器Ｇm1の出力段から加算要素１０８−１及び１０８−２の入力段までの回路部を、ハイパスフィルタ１０９、差動増幅器Ｇm20、チョッパ１０１−８に変更したチョッパスタビライズドオペアンプである。
【００５１】
すなわち、図６において、差動増幅器Ｇm1の出力ノード（非反転出力端子及び反転出力端子）は、ハイパスフィルタ１０９を介して差動増幅器Ｇm20の入力ノード（非反転入力端子及び反転入力端子）に接続されている。ハイパスフィルタ１０９は、容量素子Ｃ20a及び抵抗Ｒ20aと、容量素子Ｃ20b及び抵抗Ｒ20bとからなる。また、差動増幅器Ｇm5の出力ノードは、位相補償用容量素子Ｃc2a、Ｃc2bと、チョッパ１０１−８を介して差動増幅器Ｇm1の出力ノードに接続されている。
【００５２】
本実施形態の演算増幅器６００によれば、３段の差動増幅器と位相補償用の信号経路とによって、４段の差動増幅器と位相補償用の信号経路とからなる第１の実施形態の演算増幅器１００と同等の動作を行うことができる。
【００５３】
なお、図６中の破線が囲んだ回路部６０１と等価な信号経路を、図５に示した第２の実施形態中の信号経路１５１ａ及び１５１ｂに見立てて、第２の実施形態の演算増幅器５００に相当する演算増幅器を構成することも可能である。
【００５４】
なお、本発明は以上の実施形態及び変形例に限定されるものではなく、例えば図１に示した第１の信号処理経路１０６は一つのハイパスフィルタとその一つのハイパスフィルタの出力信号を増幅する一つの差動増幅器を一組の回路部としたとき、三組の回路部が直列に接続された３段構成であるが、少なくとも一組以上の構成であってもよい。また、３段構成あるいは４段構成のＭＯＳデバイスによる実施形態の構成を、バイポーラデバイスにより構成する方法でもよい。また、ＡＢ級増幅器５０１、５０２をバイポーラトランジスタにより構成することができることは勿論である。また、初段のチョッパ１０１−１は、周波数変調器で代用することもできる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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【国際調査報告】
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