(57)【要約】  半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板（１０）の上方にＣｕＭｎ合金膜（第３導電膜（６０Ｌ３））を形成する工程と、第１の温度でＣｕＭｎ合金膜の上に第１のシリコン酸化膜（第１絶縁膜（７０Ｌ１））を形成する工程と、第１のシリコン酸化膜の上に酸化アルミニウム膜（第２絶縁膜（７０Ｌ２））を形成する工程と、第１の温度よりも高い第２の温度で酸化アルミニウム膜の上に第２のシリコン酸化膜（第３絶縁膜（７０Ｌ３））を形成する工程とを含む。
2015049818.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
基板の上方にＣｕＭｎ合金膜を形成する工程と、
第１の温度で前記ＣｕＭｎ合金膜の上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の上に酸化アルミニウム膜を形成する工程と、
前記第１の温度よりも高い第２の温度で前記酸化アルミニウム膜の上に第２のシリコン酸化膜を形成する工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項２】
前記第１の温度は、２３０℃以下である
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第２の温度は、２９０℃以上である
請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
さらに、第１のシリコン酸化膜、酸化アルミニウム膜及び第２のシリコン酸化膜の積層膜に開口を形成する工程を含み、
前記積層膜に前記開口を形成する工程には、前記酸化アルミニウム膜をウェットエッチングにより加工するウェットエッチング工程が含まれる
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記積層膜に前記開口を形成する工程には、さらに、
前記ウェットエッチング工程の前に、前記第２のシリコン酸化膜をドライエッチングにより加工する第１のドライエッチング工程と、
前記ウェットエッチング工程の後に、前記第１のシリコン酸化膜をドライエッチングにより加工する第２のドライエッチング工程とが含まれる
請求項４に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
さらに、
前記基板の上方にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記半導体層を形成する工程と、
前記半導体層に接続するようにソース電極及びドレイン電極を形成する工程とを含み、
前記ソース電極及び前記ドレイン電極を形成する工程には、前記ＣｕＭｎ合金膜を形成する前記工程が含まれる
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記ソース電極及び前記ドレイン電極を形成する工程には、さらに、
Ｍｏ膜を形成する工程と、
前記Ｍｎ膜上にＣｕ膜を形成する工程と、
前記Ｃｕ膜上に前記ＣｕＭｎ合金膜を形成する前記工程とが含まれる
請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記ソース電極及び前記ドレイン電極を形成する工程には、さらに、
第１のＣｕＭｎ合金膜を形成する工程と、
前記第１のＣｕＭｎ合金膜上にＣｕ膜を形成する工程と、
前記Ｃｕ膜上に第２のＣｕＭｎ合金膜として前記ＣｕＭｎ合金膜を形成する前記工程とが含まれる
請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜は、プラズマＣＶＤによって成膜される
請求項１〜８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記半導体層は、酸化物半導体層である
請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記ＣｕＭｎ合金膜は、配線の一部である
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示された技術は、薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたＴＦＴ基板が用いられる。【０００３】
例えば、特許文献１には、ＴＦＴ基板を用いたアクティブマトリクス型の有機ＥＬ表示装置が開示されている。【０００４】
ＴＦＴ基板には、ＴＦＴの電極又は各種配線等で構成された複数層の導電層が形成される。また、導電層の層間には、層間絶縁膜としてシリコン酸化膜やシリコン窒素膜等からなる絶縁層が形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上下の導電層における電極や配線等を接続するために絶縁層には開口（コンタクトホール）が形成されるが、絶縁層に開口を形成すると、絶縁層に膜浮きが発生する場合がある。この結果、所望の性能のＴＦＴ基板が得られないという問題がある。【０００７】
ここに開示された技術は、所望の性能のＴＦＴ基板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、薄膜トランジスタ基板の製造方法の一態様は、半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方にＣｕＭｎ合金膜を形成する工程と、第１の温度で前記ＣｕＭｎ合金膜の上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の上に酸化アルミニウム膜を形成する工程と、前記第１の温度よりも高い第２の温度で前記酸化アルミニウム膜の上に第２のシリコン酸化膜を形成する工程とを含むことを特徴とする。
【発明の効果】
【０００９】
所望の性能を有するＴＦＴ基板を実現できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】図４は、実施の形態に係るＴＦＴ基板の概略断面図である。
【図５】図５は、実施の形態に係るＴＦＴ基板の製造方法の工程断面図である。
【図６】図６は、実施の形態に係るＴＦＴ基板の製造方法の工程断面図である。
【図７】図７は、実施の形態に係るＴＦＴ基板の製造方法の工程断面図である。
【図８】図８は、実施の形態に係るＴＦＴ基板における第３絶縁層の成膜工程を説明するための図である。
【図９】図９は、実施の形態に係るＴＦＴ基板における第３絶縁層の加工工程を説明するための図である。
【図１０】図１０は、実施の形態に係るＴＦＴ基板における第３絶縁層の加工工程を説明するための図である。
【図１１】図１１は、比較例に係るＴＦＴ基板における第３絶縁層の加工工程を説明するための図である。
【図１２】図１２は、第１絶縁膜（下層ＳｉＯ）及び第３絶縁膜（上層ＳｉＯ）の成膜温度と絶縁膜の膜浮き欠陥数との関係を示す図である。
【発明を実施するための形態】
【００１１】
（実施の形態）
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１２】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１３】
［有機ＥＬ表示装置］
まず、ＴＦＴ基板が用いられる有機ＥＬ表示装置１００の構成の一例について、図１及び図２を用いて説明する。図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【００１４】
図１に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１と、下部電極（反射電極）である陽極１３１、ＥＬ層（発光層）１３２及び上部電極（透明電極）である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【００１５】
ＴＦＴ基板１には複数の画素１１０がマトリクス状に配置されており、各画素１１０には画素回路１２０が設けられている。
【００１６】
有機ＥＬ素子１３０は、複数の画素１１０のそれぞれに対応して形成されており、各画素１１０に設けられた画素回路１２０によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
【００１７】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。ＥＬ層１３２をはじめ陽極１３１と陰極１３３との間に形成される機能層は、有機材料によって構成された有機層である。
【００１８】
各画素１１０は、それぞれの画素回路１２０によって駆動制御される。また、ＴＦＴ基板１には、画素１１０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１１０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素１１０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００１９】
ゲート配線１４０は、各画素回路１２０に含まれるスイッチング素子として動作する第１薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、第１薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路１２０に含まれる駆動素子として動作する第２薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２０】
図２に示すように、有機ＥＬ表示装置１００の各画素１１０は、３色（赤色、緑色、青色）のサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂによって構成されており、これらのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、バンク１１１によって互いに分離されている。バンク１１１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１１１の開口部）の各々とサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１１１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２１】
陽極１３１は、ＴＦＴ基板１上の層間絶縁膜（平坦化膜）上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。同様に、ＥＬ層１３２は、陽極１３１上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１１１上で、かつ全てのＥＬ層１３２（全てのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）を覆うように、連続的に形成されている。
【００２２】
さらに、画素回路１２０は、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に設けられており、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂと、対応する画素回路１２０とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
【００２３】
ここで、画素１１０における画素回路１２０の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【００２４】
図３に示すように、画素回路１２０は、スイッチング素子として動作する第１薄膜トランジスタＳｗＴｒと、駆動素子として動作する第２薄膜トランジスタＤｒＴｒと、対応する画素１１０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、第１薄膜トランジスタＳｗＴｒは、画素１１０を選択するためのスイッチングトランジスタであり、第２薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
【００２５】
第１薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び第２薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、半導体膜（図示せず）とで構成される。第１薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【００２６】
第２薄膜トランジスタＤｒＴｒは、第１薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、半導体膜（図示せず）とで構成される。第２薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【００２７】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１１０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１１０（各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）における第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００２８】
［薄膜トランジスタ基板］
次に、実施の形態に係るＴＦＴ基板１について、図４を用いて説明する。図４は、実施の形態に係るＴＦＴ基板の概略断面図である。以下の実施の形態では、上記有機ＥＬ表示装置１００におけるＴＦＴ基板１について説明する。
【００２９】
図４に示すように、ＴＦＴ基板１には、第１薄膜トランジスタＳｗＴｒ、第２薄膜トランジスタＤｒＴｒ、容量部（キャパシタＣ）及び配線部が形成されている。
【００３０】
ＴＦＴ基板１は、基板１０上に、第１導電層２０Ｌ、第１絶縁層３０Ｌ、半導体層４０Ｌ、第２絶縁層５０Ｌ、第２導電層６０Ｌ、第３絶縁層７０Ｌ、第３導電層８０Ｌ及び第４絶縁層９０Ｌを備えており、各層は、第１薄膜トランジスタＳｗＴｒ、第２薄膜トランジスタＤｒＴｒ、容量部（キャパシタＣ）及び配線クロスオーバ部における、電極や配線、絶縁膜を構成している。
【００３１】
第１薄膜トランジスタＳｗＴｒは、ゲート電極２１（第１導電層２０Ｌ）と、ゲート絶縁膜である絶縁膜３０（第１絶縁層３０Ｌ）と、チャネル層である酸化物半導体層４１（半導体層４０Ｌ）と、絶縁膜５０（第２絶縁層５０Ｌ）と、ソース電極６１Ｓ及びドレイン電極６１Ｄ（第２導電層６０Ｌ）とを有する。ゲート電極２１、ソース電極６１Ｓ及びドレイン電極６１Ｄは、それぞれ、図３におけるゲート電極Ｇ１、ソース電極Ｓ１及びドレイン電極Ｄ１に対応する。
【００３２】
第２薄膜トランジスタＤｒＴｒは、ゲート電極２２（第１導電層２０Ｌ）と、ゲート絶縁膜である絶縁膜３０（第１絶縁層３０Ｌ）と、チャネル層である酸化物半導体層４２（半導体層４０Ｌ）と、絶縁膜５０（第２絶縁層５０Ｌ）と、ソース電極６２Ｓ及びドレイン電極６２Ｄ（第２導電層６０Ｌ）とを有する。ゲート電極２２、ソース電極６２Ｓ及びドレイン電極６２Ｄは、それぞれ、図３におけるゲート電極Ｇ２、ソース電極Ｓ２及びドレイン電極Ｄ２に対応する。
【００３３】
本実施の形態に係る第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒは、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
【００３４】
なお、容量部は、第１電極２３（第１導電層２０Ｌ）と、第２電極６３（第２導電層６０Ｌ）とを有する。また、配線部は、各種配線を構成しており、例えば、第１配線２４（第１導電層２０Ｌ）と第２配線６４（第２導電層６０Ｌ）とを有する。
【００３５】
以下、ＴＦＴ基板１における各構成部材について詳細に説明する。
【００３６】
［基板］
基板１０は、例えば、ガラス基板であるが、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板等のシート状又はフィルム状のフレキシブル基板を用いてもよい。なお、基板１０の表面にアンダーコート層を形成してもよい。
【００３７】
［第１導電層］
第１導電層２０Ｌは、ゲート電極２１及び２２と、第１電極２３と、第１配線２４とを構成している。ゲート電極２１及び２２と、第１電極２３と、第１配線２４とは、基板１０上に所定形状で形成される。
【００３８】
第１導電層２０Ｌとしては、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕ等の金属やＩＴＯ（酸化インジウムスズ）等の導電性酸化物が用いられる。金属に関しては、例えばＭｏＷのような合金を用いることもできる。また、膜の密着性を高めるために、酸化物との密着性が良い金属として例えばＴｉ、ＡｌやＡｕ等を用いて、これらの金属を挟んだ積層体を第１導電層２０Ｌとして用いることもできる。
【００３９】
［第１絶縁層］
第１絶縁層３０Ｌである絶縁膜３０は、第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒのゲート絶縁膜を構成している。つまり、絶縁膜３０は、ゲート電極２１と酸化物半導体層４１との間、及び、ゲート電極２２と酸化物半導体層４２との間に形成されており、ゲート電極２１及び２２を覆うように基板１０上に成膜される。
【００４０】
絶縁膜３０としては、例えばシリコン酸化膜やハフニウム酸化膜等の酸化物薄膜、窒化シリコン膜等の窒化膜もしくはシリコン酸窒化膜の単層膜、又は、これらの積層膜等が用いられる。
【００４１】
なお、絶縁膜３０は、容量部及び配線部の層間絶縁膜でもあり、第１電極２３及び第１配線２４も覆うように、基板１０の面内において連続して形成される。
【００４２】
［半導体層］
半導体層４０Ｌである酸化物半導体層４１及び４２は、基板１０の上方に所定形状で形成される。酸化物半導体層４１は、第１薄膜トランジスタＳｗＴｒのチャネル層であり、ゲート電極２１と対向するように形成される。また、酸化物半導体層４２は、第２薄膜トランジスタＤｒＴｒのチャネル層であり、ゲート電極２２と対向するように形成される。例えば、酸化物半導体層４１及び４２は、絶縁膜３０上に島状に形成される。なお、本実施の形態において、半導体層は、容量部及び配線部にも形成されている。
【００４３】
酸化物半導体層４１及び４２としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成することが望ましい。透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるのでフレキシブル基板上に容易に形成することができる。
【００４４】
ＩｎＧａＺｎＯＸのアモルファス酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法等の気相成膜法により成膜することができる。
【００４５】
［第２絶縁層］
第２絶縁層５０Ｌである絶縁膜５０は、半導体層４０Ｌを覆うように絶縁膜３０上に成膜される。つまり、酸化物半導体層４１及び４２は絶縁膜５０によって覆われており、絶縁膜５０は酸化物半導体層４１及び４２を保護する保護膜（チャネル保護層）として機能する。絶縁膜５０は、一例として、シリコン酸化膜（ＳｉＯ２）である。
【００４６】
絶縁膜５０（第２絶縁層５０Ｌ）の一部は貫通するように開口されており、この開口された部分（コンタクトホール）を介して、酸化物半導体層４１とソース電極６１Ｓ及びドレイン電極６２Ｄとが接続されている。また、酸化物半導体層４２とソース電極６２Ｓ及びドレイン電極６２Ｄとについても絶縁膜５０に形成されたコンタクトホールを介して接続されている。
【００４７】
［第２導電層］
第２導電層６０Ｌは、ソース電極６１及びドレイン電極６１Ｄと、ソース電極６２及びドレイン電極６２Ｄと、第２電極６３と、第２配線６４とを構成している。なお、第２導電層６０Ｌは各種信号線や電極を接続する配線としても機能する。
【００４８】
ソース電極６１及びドレイン電極６１Ｄと、ソース電極６２及びドレイン電極６２Ｄと、第２電極６３と、第２配線６４とゲート電極２１及び２２と、第１電極２３と、第１配線２４とは、絶縁膜５０上に所定形状で形成される。
【００４９】
第２導電層６０Ｌは、ＣｕＭｎ（銅マンガン）合金膜又はＭｏ（モリブデン）膜である第１導電膜６０Ｌ１と、当該第１導電膜６０Ｌ１上に形成されたＣｕ（銅）膜である第２導電膜６０Ｌ２と、当該第２導電膜６０Ｌ２上に形成されたＣｕＭｎ合金膜である第３電極膜６０Ｌ３とを含む３層構造の積層膜である。
【００５０】
つまり、ソース電極６１及び６２とドレイン電極６１Ｄ及び６２Ｄとは、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜、又は、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜とすることができる。また、第２電極６３と第２配線６４とについても同様である。なお、ＣｕＭｎ合金膜とは、銅とマンガンとの合金膜であることを意味している。
【００５１】
第２導電層６０Ｌの最下層である第１導電膜６０Ｌ１は、下地層（半導体層４０Ｌ及び第２絶縁層５０Ｌ）との密着層として機能するとともに、第２導電膜６０Ｌ２のＣｕ原子が拡散して半導体層４０Ｌ内に入り込むことを抑制するＣｕ拡散抑制層として機能する。
【００５２】
第２導電層６０Ｌの中間層である第２導電膜６０Ｌ２は、Ｃｕを主成分とする主電極層であって、下層である第１導電膜６０Ｌ１と上層である第３導電膜６０Ｌ３との間に形成される。第２導電層６０ＬをＣｕ膜とすることによって、第２導電層６０Ｌ（配線及び電極）の低抵抗化を図ることができる。
【００５３】
第２導電層６０Ｌの最上層である第３導電膜６０Ｌ３は、第２導電膜６０Ｌ２を保護するキャップ層である。第３導電膜６０Ｌ３としてＣｕＭｎ合金膜を用いることによって、第２導電膜６０Ｌ２のＣｕ原子が酸化して第２導電膜６０Ｌ２が変質することを抑制できる。これにより、Ｃｕ酸化による第２導電層６０Ｌ（ソース電極、ドレイン電極及び配線等）の高抵抗化を抑制できる。
【００５４】
なお、本実施の形態では、酸化物半導体層とソース電極及びドレイン電極との間に絶縁膜５０が挿入された構成のトップコンタクト構造を採用しているが、酸化物半導体層の端部がソース電極及びドレイン電極に直接覆われた構成のサイドコンタクト構造を採用してもよい。
【００５５】
［第３絶縁層］
第３絶縁層７０Ｌである絶縁膜７０は、第１薄膜トランジスタＳｗＴｒ、第２薄膜トランジスタＤｒＴｒ、容量部及び配線部を覆うように形成される。具体的には、絶縁膜７０は、第２導電層６０Ｌ上に形成されており、第１薄膜トランジスタＳｗＴｒにおけるソース電極６１Ｓ及びドレイン電極６１Ｄと、第２薄膜トランジスタＤｒＴｒにおけるソース電極６２Ｓ及びドレイン電極６２Ｄと、容量部における第２電極６３と、配線部における第２配線６４とを覆っている。
【００５６】
絶縁膜７０は、第２導電層６０Ｌ上に形成された第１絶縁膜７０Ｌ１と、第１絶縁膜７０Ｌ１に形成された第２絶縁膜７０Ｌ２と、第２絶縁膜７０Ｌ２上に形成された第３絶縁膜７０Ｌ３の３層構造の積層膜である。
【００５７】
第３絶縁層７０Ｌの最下層である第１絶縁膜７０Ｌ１は、シリコン酸化膜（第１のシリコン酸化膜）であり、第２導電層６０Ｌの最上層（ＣｕＭｎ合金膜）の上に形成される。第１絶縁膜７０Ｌ１の膜厚は、例えば１００ｎｍ以上５００ｎｍ以下である。
【００５８】
シリコン酸化膜はシリコン窒化膜と比べて成膜時における水素の発生が少ないので、第１絶縁膜７０Ｌ１としてシリコン酸化膜を用いることによって、酸化物半導体層４１及び４２へのダメージを抑制できる。つまり、酸化物半導体層４１及び４２としてＴＡＯＳ等の酸化物半導体を用いる場合に酸化物半導体層４１及び４２上にリコン窒化膜を成膜すると、その成膜時に発生する水素等の還元作用を有するガスによって酸化物半導体層４１及び４２の組成は変化し、酸化物半導体層４１及び４２が設計値の性能を発揮できなくなることがある。一方、シリコン酸化膜の成膜時には水素が発生しないので、シリコン酸化膜を用いた場合、酸化物半導体層４１及び４２は所望の性能を発揮できる。
【００５９】
また、絶縁膜７０の下地層がＣｕＭｎ膜やＣｕ膜の場合であって絶縁膜７０の一部に酸化アルミニウム膜が用いられる場合に、下地層（ＣｕＭｎ膜やＣｕ膜）と酸化アルミニウム膜との間に第１絶縁膜７０Ｌ１（シリコン酸化膜）が形成されていないと、酸化アルミニウム膜のエッチング時の薬液（エッチング液）によって下地層（ＣｕＭｎ膜やＣｕ膜）もエッチングされうる。つまり、第１絶縁膜７０Ｌ１（シリコン酸化膜）は、酸化アルミニウム膜をエッチングするときのエッチングストッパ層として機能している。
【００６０】
さらに、酸化アルミニウム膜の下層に第１絶縁膜７０Ｌ１（シリコン酸化膜）を形成することによって、酸化アルミニウム膜を半導体層４０Ｌから遠ざけることができる。これにより、半導体層４０Ｌへの固定電荷の影響を抑制できる。
【００６１】
第３絶縁層７０Ｌの中間層である第２絶縁膜７０Ｌ２は、酸化アルミニウム膜（アルミナ膜）であり、第１絶縁膜７０Ｌ１であるシリコン酸化膜上に形成される。第２絶縁膜７０Ｌ２の膜厚は、例えば１０ｎｍ以上５０ｎｍ以下であり、第１絶縁膜７０Ｌ１及び第３絶縁膜７０Ｌ３よりも薄くなるように構成されている。
【００６２】
酸化物半導体からなる酸化物半導体層４１及び４２は水素や酸素によってダメージを受けて電気特性が劣化するが、酸化物半導体層４１及び４２の上方に酸化アルミニウム膜を形成しておくことにより、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。つまり、第２絶縁膜７０Ｌ２を酸化アルミニウム膜とすることによって、酸化物半導体層４１及び４２への水素や酸素の拡散を抑制できるので、電気特性が安定した酸化物半導体層４１及び４２が得られる。
【００６３】
第３絶縁層７０Ｌの最上層である第３絶縁膜７０Ｌ３は、シリコン酸化膜（第２のシリコン酸化膜）であり、第２絶縁膜７０Ｌ２である酸化アルミニウム膜上に形成される。第３絶縁膜７０Ｌ３の膜厚は、例えば１００ｎｍ以上５００ｎｍ以下である。
【００６４】
このように構成される絶縁膜７０には、当該絶縁膜７０の一部を開口することによってコンタクトホールＣＨが形成されている。例えば、第１薄膜トランジスタＳｗＴｒのソース電極６１Ｓと中継配線８０とをコンタクトするために、絶縁膜７０にコンタクトホールＣＨが形成される。このコンタクトホールＣＨは、第１絶縁膜７０Ｌ１、第２絶縁膜７０Ｌ２及び第３絶縁膜７０Ｌ３の一部を除去することで形成される。
【００６５】
なお、絶縁膜７０（第３絶縁層７０Ｌ）と同様の構造を、絶縁膜５０（第２絶縁層５０Ｌ）に用いることもできる。
【００６６】
［第３導電層］
第３導電層８０Ｌは、各種の中継配線８０を構成している。中継配線８０は、絶縁膜７０に形成されたコンタクトホールＣＨ（開口）を介して、第１薄膜トランジスタＳｗＴｒ及び第２薄膜トランジスタＤｒＴｒのソース電極やドレイン電極と各種配線とを互いに接続する。例えば、図４に示すように、中継配線８０は、絶縁膜７０に形成されたコンタクトホールＣＨを介して、第１薄膜トランジスタＳｗＴｒのソース電極６１Ｓに接続されている。
【００６７】
中継配線８０は、ＩＴＯ膜等の透明導電性酸化物からなる下層配線８０Ｌ１と、下層配線８０Ｌ１上に形成されたＣｕ膜からなる上層配線８０Ｌ２とによって構成されている。
【００６８】
［第４絶縁層］
第４絶縁層９０Ｌである絶縁膜９０は、中継配線８０を覆うように基板１０の上方全面に形成される。具体的には、絶縁膜９０は、中継配線８０を覆うように第３絶縁層７０Ｌ（絶縁膜７０）上に形成される。
【００６９】
絶縁膜９０は、保護膜であり、例えば、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル及びシロキサンを含む樹脂塗布型の感光性絶縁材料が用いられる。また、絶縁膜９０として、この感光性絶縁材料と無機絶縁材料との積層膜であってもよいし、無機絶縁材料の単層膜であってもよい。無機絶縁材料としては、例えば、酸化シリコン、酸化アルミニウム又は酸化チタン等が用いられる。また、無機絶縁材料の成膜には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法又はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等が用いられる。
【００７０】
［薄膜トランジスタ基板の製造方法］
次に、実施の形態に係るＴＦＴ基板１の製造方法について、図５〜図７を用いて説明する。図５〜図７は、実施の形態に係るＴＦＴ基板の製造方法における各工程の断面図である。
【００７１】
まず、図５（ａ）に示すように、基板１０を準備して、当該基板１０の上方に、第１導電層２０Ｌとして、ゲート電極２１と、ゲート電極２２と、第１電極２３と、第１配線２４とを所定形状で形成する。例えば、基板１０上に金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて当該金属膜を加工することにより、所定形状にパターニングする。
【００７２】
次に、図５（ｂ）に示すように、基板１０の上方に、第１絶縁層３０Ｌとして絶縁膜３０を形成する。例えば、ゲート電極２１、ゲート電極２２、第１電極２３及び第１配線２４を覆うように、酸化シリコン膜からなる絶縁膜３０をプラズマＣＶＤ等によって成膜する。
【００７３】
次に、図５（ｃ）に示すように、基板１０の上方に、半導体層４０Ｌとして所定形状の酸化物半導体層４１及び４２を形成する。例えば、絶縁膜３０上にＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体をスパッタリング法等によって成膜し、フォトリソグラフィ法及びエッチング法を用いて透明アモルファス酸化物半導体を加工することにより、ゲート電極２１及び２２のそれぞれの上方における絶縁膜３０上に所定形状の酸化物半導体層４１及び４２を形成する。
【００７４】
なお、本実施の形態では、第１電極２３及び第１配線２４のそれぞれの上方における絶縁膜３０上にも半導体層４０Ｌとして酸化物半導体層を形成している。
【００７５】
次に、図５（ｄ）に示すように、所定形状の半導体層４０Ｌ（酸化物半導体層）を覆うようにして絶縁膜３０上に第２絶縁層５０Ｌとして絶縁膜５０を成膜する。例えば、プラズマＣＶＤによってシリコン酸化膜からなる絶縁膜５０を成膜する。
【００７６】
その後、絶縁膜５０の一部をエッチング除去することによって、酸化物半導体層４１とソース電極６１Ｓ及びドレイン電極６１Ｄとをコンタクトさせるためのコンタクトホールを形成するとともに、酸化物半導体層４２とソース電極６２Ｓ及びドレイン電極６２Ｄとをコンタクトさせるためのコンタクトホールを形成する。例えば、酸化物半導体層４１及び４２の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁膜５０を貫通するコンタクトホールを形成する。
【００７７】
なお、本実施の形態では、これと同時に、容量部における酸化物半導体層の一部が露出するように絶縁膜５０を貫通するコンタクトホールも形成している。また、ゲート電極２２、第１電極２３及び第１配線２４の一部が露出するように絶縁膜３０及び絶縁膜５０を貫通するコンタクトホールも形成している。
【００７８】
次に、図５（ｅ）に示すように、絶縁膜５０のコンタクトホールを埋めるようにして絶縁膜５０上に第２導電層６０Ｌを形成する。本実施の形態では、三層構造の第２導電層６０Ｌを形成する。
【００７９】
具体的には、絶縁膜５０上に第１導電膜６０としてＭｏ膜又はＣｕＭｎ膜を成膜し、続いて、第１導電膜６０Ｌ１上に第２導電膜６０Ｌ２としてＣｕ膜を成膜し、続いて、第２導電膜６０Ｌ２上に第３導電膜６０Ｌ３としてＣｕＭｎ膜を成膜する。本実施の形態では、第１導電膜６０Ｌ１としてＣｕＭｎ合金膜をスパッタ法で成膜し、第２導電膜６０Ｌ２としてＣｕ膜をスパッタ法で成膜し、第３導電膜６０Ｌ３としてＣｕＭｎ合金膜をスパッタ法で成膜した。
【００８０】
次に、図６（ａ）に示すように、第１導電膜６０Ｌ１と第２導電膜６０Ｌ２と第３導電膜６０Ｌ３との積層膜からなる第２導電層６０Ｌを加工することによって、ソース電極６１Ｓ及びドレイン電極６１Ｄと、ソース電極６２Ｓ及びドレイン電極６２Ｄと、第２電極６３と、第２配線６４とを、それぞれ所定のパターンで形成する。第２導電層６０Ｌの加工は、例えば、フォトリソグラフィ法及びエッチング法を用いて行う。
【００８１】
次に、図６（ｂ）に示すように、ソース電極６１Ｓ及びドレイン電極６１Ｄとソース電極６２Ｓ及びドレイン電極６２Ｄと第２電極６３と第２配線６４とを覆うように第３絶縁層７０Ｌを形成する。
【００８２】
具体的には、第２導電層６０Ｌに、第１絶縁膜７０Ｌ１、第２絶縁膜７０Ｌ２及び第３絶縁膜７０Ｌ３を成膜する。
【００８３】
次に、図６（ｃ）に示すように、第３絶縁層７０Ｌ上に所定形状のレジストＲを形成する。レジストＲは、第３絶縁層７０Ｌの一部を除去するために開口を有する。レジストＲの開口は、例えば、ソース電極６１Ｓ及びドレイン電極６２Ｄの各々の上方に形成される。なお、同図に示すように、レジストＲの開口は、必要に応じて容量部及び配線部にも形成されていてもよい。
【００８４】
次に、図６（ｄ）に示すように、レジストＲをマスクとして、第１絶縁膜７０Ｌ１と第２絶縁膜７０Ｌ２と第３絶縁膜７０Ｌ３との積層膜である第３絶縁層７０Ｌに開口を形成することにより、第２導電層６０Ｌの一部を露出させる。
【００８５】
例えば、フォトリソグラフィ法及びエッチング法を用いて、ソース電極６１Ｓ及びドレイン電極６２Ｄの上の第３絶縁層７０Ｌの一部を除去して、第３絶縁層７０Ｌを貫通するコンタクトホールＣＨを形成する。なお、第３絶縁層７０ＬのコンタクトホールＣＨは、同図に示すように、容量部及び配線部にも形成されていてもよい。
【００８６】
なお、図６（ｂ）〜図６（ｄ）の工程の詳細については後述する。
【００８７】
次に、図７（ａ）に示すように、絶縁膜７０（第３絶縁層７０Ｌ）上のレジストＲを除去して絶縁膜７０の表面全体を露出させる。
【００８８】
次に、図７（ｂ）に示すように、絶縁膜７０（第３絶縁層７０Ｌ）のコンタクトホールＣＨを介して第２導電層６０Ｌ（ソース電極６１Ｓ、ドレイン電極６２Ｄ等）にコンタクトするように所定形状の下層配線８０Ｌ１を形成する。
【００８９】
例えば、まず、露出した第２導電層６０Ｌ（ソース電極６１Ｓ及びドレイン電極６２Ｄ等）を覆うようにしてコンタクトホールＣＨの表面及び絶縁膜７０（第３絶縁層７０Ｌ）の表面に沿って、スパッタ法によって例えばＩＴＯ膜からなる導電体膜を成膜する。
【００９０】
その後、フォトリソグラフィ法及びウェットエッチング法を用いて導電体膜（ＩＴＯ膜）を加工することにより、コンタクトホールＣＨに対応する位置に所定のパターンの下層配線８０Ｌ１を形成する。なお、この後で、熱アニールを行うことによって、下層配線８０Ｌ１の低抵抗化を行ってもよい。
【００９１】
次に、図７（ｃ）に示すように、下層配線８０Ｌ１の上に上層配線８０Ｌ２を形成する。これにより、第３導電層８０Ｌとして所定形状の中継配線８０を形成することができる。
【００９２】
例えば、まず、下層配線８０Ｌ１を覆うように第３絶縁層７０Ｌ上にスパッタ法によって例えばＣｕ膜からなる導電体膜を成膜する。
【００９３】
その後、フォトリソグラフィ法及びウェットエッチング法を用いて導電体膜（Ｃｕ膜）を加工することにより、下層配線８０Ｌ１上のみにＣｕ膜を残す。これにより、所定の位置に、下層配線８０Ｌ１と上層配線８０Ｌ２との積層膜からなる中継配線８０が形成される。
【００９４】
次に、図７（ｄ）に示すように、中継配線８０を覆うように第３絶縁層７０Ｌ上に第４絶縁層９０Ｌとして絶縁膜９０を形成する。
【００９５】
［第３絶縁層７０Ｌの成膜及びエッチングの詳細］
ここで、第３絶縁層７０Ｌの成膜と加工との詳細について、図８〜図１０を用いて説明する。図８は、実施の形態に係るＴＦＴ基板における第３絶縁層の成膜工程を説明するための図であり、図６（ｂ）における破線で囲まれる領域Ｘの拡大図を示している。図９及び図１０は、実施の形態に係るＴＦＴ基板における第３絶縁層の加工工程を説明するための図であり、図６（ｃ）における破線で囲まれる領域Ｘの拡大図を示している。
【００９６】
まず、基板１０の上方に第２導電層６０Ｌを形成した後、図８（ａ）に示すように、第１の所定の温度で、第２導電層６０Ｌ（図８ではではソース電極６１Ｓ）の最上層である第３導電膜６０Ｌ３（ＣｕＭｎ合金膜）上に第１絶縁膜７０Ｌ１を成膜する。
【００９７】
本実施の形態では、第３導電膜６０Ｌ３（ＣｕＭｎ合金膜）上に、第１絶縁膜７０Ｌ１としてシリコン酸化膜（第１のシリコン酸化膜）をプラズマＣＶＤ法で成膜した。
【００９８】
この場合、シリコン酸化膜の成膜には、例えば平行平板型のプラズマＣＶＤ装置が用いられ、成膜条件としては、例えば、チャンバー内の圧力が１３３Ｐａであり、ＲＦ（高周波）が１３ｋＷであり、ＳｉＨ４のガス流量が１０００ｓｃｃｍであり、Ｎ２Ｏのガス流量が１０００００ｓｃｃｍである。また、本実施の形態において、第１絶縁膜７０Ｌ１の成膜時の温度（第１の所定温度）は、基板１０の温度であり、例えば２３０℃以下である。
【００９９】
次に、図８（ｂ）に示すように、第１絶縁膜７０Ｌ１上に第２絶縁膜７０Ｌ２を形成する。本実施の形態では、シリコン酸化膜である第１絶縁膜７０Ｌ１に、第２絶縁膜７０Ｌ２として酸化アルミニウム膜をスパッタ法によって成膜した。
【０１００】
この場合、酸化アルミニウム膜の成膜には、例えば反応性スパッタリング装置が用いられ、ターゲットにはアルミニウムが用いられる。このときの成膜条件としては、例えば、チャンバー内の圧力が０．６５Ｐａであり、印加電圧パワーが３０ｋＷであり、Ａｒのガス流量が２００ｓｃｃｍであり、Ｏ２のガス流量が１００ｓｃｃｍ（酸素流量比４２％）である。
【０１０１】
また、第２絶縁膜７０Ｌ２（酸化アルミニウム膜）の屈折率は、波長６３３ｎｍの光に対して１．５５から１．６５程度であるとよい。後述するように、第２絶縁膜７０Ｌ２は、ウェットエッチングによって加工されるが、第２絶縁膜７０Ｌ２の屈折率を１．５５〜１．６５程度にすると、良好な加工性が得られる。
【０１０２】
次に、図８（ｃ）に示すように、第１の温度よりも高い第２の所定の温度で、第２絶縁膜７０Ｌ２上に第３絶縁膜７０Ｌ３を成膜する。本実施の形態では、酸化アルミニウム膜である第２絶縁膜７０Ｌ２上に、第３絶縁膜７０Ｌ３としてシリコン酸化膜（第２のシリコン酸化膜）をプラズマＣＶＤ法で成膜した。
【０１０３】
この場合、シリコン酸化膜の成膜には、例えば平行平板型のプラズマＣＶＤ装置が用いられ、成膜条件としては、例えば、チャンバー内の圧力が１３３Ｐａであり、ＲＦ（高周波）が１３ｋＷであり、ＳｉＨ４のガス流量が１０００ｓｃｃｍであり、Ｎ２Ｏのガス流量が１０００００ｓｃｃｍである。また、本実施の形態において、第３絶縁膜７０Ｌ３の成膜時の温度（第２の所定温度）は、基板１０の温度であり、例えば２９０℃以上である。
【０１０４】
以上により、第２導電層６０Ｌ上に、３層構造の第３絶縁層７０Ｌである絶縁膜７０を成膜することができる。
【０１０５】
次に、図９（ａ）に示すように、第３絶縁層７０Ｌである絶縁膜７０上に、開口を有する所定形状のレジスト（レジスト膜）Ｒのパターンを形成する。具体的には、絶縁膜７０上に、所定の膜厚になるように感光性樹脂材料からなるレジストを塗布し、その後、パターンが形成されたフォトマスクを介してレジストを露光し、レジストを現像する。これにより、開口を有するレジストＲのパターンが形成される。
【０１０６】
レジストＲの開口は、第３絶縁層７０Ｌ（絶縁膜７０）にコンタクトホールを形成するために形成される。例えば、レジストＲの開口は、ソース電極６１Ｓと中継電極８０とのコンタクト部に対応している。
【０１０７】
次に、図９（ｂ）に示すように、第３絶縁層７０Ｌ（絶縁膜７０）の最上層である第３絶縁膜７０Ｌ３を加工する。具体的には、シリコン酸化膜である第３絶縁膜７０Ｌ３をドライエッチングする。ドライエッチングによって、レジストＲの開口の下における第３絶縁膜７０Ｌ３が選択的に除去される。
【０１０８】
ドライエッチングには、例えば、反応性イオンエッチング（ＲＩＥ）装置が用いられる。エッチングガスとしては、例えば、六フッ化硫黄（ＳＦ６）及びＯ２が用いられる。エッチング条件の一例として、ＳＦ６のガス流量が２０００ｓｃｃｍ、Ｏ２のガス流量が２０００ｓｃｃｍ、圧力が１３Ｐａ、印加電力が１００００Ｗである。また、エッチングガスとして、四フッ化炭素（ＣＦ４）及びＯ２を用いてもよい。
【０１０９】
なお、このときのエッチングガスによって、レジストＲは、エッチング前よりも開口が広がるようにして開口端部が後退する。さらに、この場合、レジストＲと第３絶縁膜７０Ｌ３とのエッチングレートの違いによって、第３絶縁膜７０Ｌ３の開口（開口径）がレジストＲの開口（開口径）よりも広がった形状が得られる。
【０１１０】
次に、図１０（ａ）に示すように、第３絶縁層７０Ｌ（絶縁膜７０）の中間層である第２絶縁膜７０Ｌ２を加工する。具体的には、酸化アルミニウム膜である第２絶縁膜７０Ｌ２をウェットエッチングする。ウェットエッチングによって、第３絶縁膜７０Ｌ３の開口の下における第２絶縁膜７０Ｌ２が選択的に除去される。
【０１１１】
エッチング液としては、例えば水酸化カリウム（ＫＯＨ）溶液等のアルカリ性溶液が用いられる。ＫＯＨ溶液による酸化アルミニウム膜のエッチングは、例えばＫＯＨの濃度が１ｗｔ％以上４０ｗｔ％以下の範囲で行うことができる。
【０１１２】
次に、図１０（ｂ）に示すように、第３絶縁層７０Ｌ（絶縁膜７０）の最下層である第１絶縁膜７０Ｌ１を加工する。具体的には、酸化シリコン膜である第１絶縁膜７０Ｌ１をドライエッチングする。ドライエッチングによって、第２絶縁膜７０Ｌ２の開口の下における第１絶縁膜７０Ｌ１が選択的に除去される。
【０１１３】
ドライエッチングには、例えば、ＲＩＥ装置が用いられる。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及びＯ２が用いられる。エッチング条件の一例として、ＣＦ４のガス流量が４０００ｓｃｃｍ、Ｏ２のガス流量が１０００ｓｃｃｍ、圧力が１３Ｐａ、印加電力が１２０００Ｗである。また、シリコン酸化膜は、酸化アルミナ膜に対してドライエッチングによって削られる選択比（エッチングレート）が大きいので、同図に示すように、シリコン酸化膜である第１絶縁膜７０Ｌ１の開口端部における断面（内周面）形状を、垂直面に近い形で形成することができる。
【０１１４】
その後、図示しないが、レジストＲを除去する。具体的には、薬液や、Ｏ２ラジカルによるアッシングによってレジストＲを除去する。レジストＲを除去することによって、第３絶縁層７０Ｌ（絶縁膜７０）に開口（コンタクトホール）を形成することができる。
【０１１５】
なお、本実施の形態では、図６の（ｂ）及び（ｃ）の領域Ｘに示されるように、第２導電層６０Ｌであるソース電極６１Ｓの上方の第３絶縁層７０Ｌについて説明したが、図６の（ｂ）及び（ｃ）に示される領域Ｙにおいても同様である。つまり、ドレイン電極６２Ｄの上方の第３絶縁層７０Ｌについても同様の方法によってコンタクトホールを形成することができる。
【０１１６】
［作用効果等］
以下、本実施の形態に係るＴＦＴ基板の製造方法の効果について、本開示の技術に至った経緯も含めて説明する。
【０１１７】
ＴＦＴ基板には、ＴＦＴの電極（ゲート電極、ソース電極、ドレイン電極）又は各種配線（ゲート配線、ソース配線、電源配線等）等が形成されている。これらの電極や配線は、基板上に積層された複数の導電層のいずれかに形成される。
【０１１８】
また、導電層の層間には、層間絶縁膜として絶縁層が形成される。絶縁層には、例えばシリコン酸化膜等の酸化膜又はシリコン窒素膜等の窒化膜等の絶縁膜が用いられ、絶縁層は、単一の絶縁膜からなる単層膜又は複数の絶縁膜が積層された積層膜として構成される。
【０１１９】
上下の導電層における電極や配線等は、絶縁層に設けられた開口（コンタクトホール）を介して電気的に接続される。
【０１２０】
近年、表示装置の大画面化及び高精細化が求められており、ＴＦＴのチャネル層（半導体層）として、キャリア移動度の高いＩＧＺＯ等の酸化物半導体を用いることが検討されている。
【０１２１】
チャネル層が酸化物半導体であるＴＦＴ（酸化物半導体ＴＦＴ）を有するＴＦＴ基板では、絶縁膜として、窒化膜ではなく酸化膜が用いられる。これは、窒化膜の成膜時には、酸化物半導体にダメージを与えてしまう水素を用いるからである。さらに、酸化物半導体ＴＦＴを有するＴＦＴ基板では、酸化物半導体への水素や酸素の拡散を抑制するために、絶縁膜として酸化アルミニウム膜（アルミナ膜）を用いることが提案されている。このため、酸化物半導体ＴＦＴを有するＴＦＴ基板では、絶縁層として、酸化アルミニウム膜を上下の２つのシリコン酸化膜で挟んだ構成の３層構造の積層膜を用いることが検討されている。
【０１２２】
一方、表示装置の大画面化及び高精細化によって配線が長く且つ細くなる傾向にある。このため、配線抵抗が高くなり、表示画像の品質が劣化するという課題がある。特に、ＴＦＴ基板では、ＴＦＴの電極と配線とを同層に形成することもあるので、ＴＦＴの電極の材料及び構造は、ＴＦＴとしての性能だけではなく、配線としての性能も要求される。そこで、低抵抗配線を実現するために、ＴＦＴの電極材料としてＣｕを用いることが考えられている。
【０１２３】
この場合、Ｃｕを用いた電極や配線の上に絶縁層としてシリコン酸化膜等の酸化膜を形成すると、酸化膜の成膜過程に用いられる酸素によって、電極や配線のＣｕが酸化するという課題がある。また、ＣｕがＴＦＴにまで拡散すると、所望のトランジスタ特性を得られないという課題もある。
【０１２４】
そこで、Ｃｕの酸化及びＣｕの拡散を防止するために、Ｃｕ膜の上にキャップ層としてＣｕＭｎ合金膜を形成することが考えられる。
【０１２５】
しかしながら、ＣｕＭｎ合金膜上に、上記の３層構造の絶縁層を形成して当該絶縁層に開口を形成すると、開口を形成した部分の絶縁層に膜浮きが発生するということが分かった。
【０１２６】
例えば、図１１に示すように、ソース電極６１Ｓのキャップ層である第３導電膜６０Ｌ３（ＣｕＭｎ合金膜）上に、第１絶縁膜７０Ｌ１としてシリコン酸化膜（下層ＳｉＯ）を２４５℃で成膜し、第１絶縁膜７０Ｌ１上に第２絶縁膜７０Ｌ２として酸化アルミニウム膜を成膜した後、さらに第２絶縁膜７０Ｌ２上に第３絶縁膜７０Ｌ３としてシリコン酸化膜（上層ＳｉＯ）を２３０℃で成膜することで、ＣｕＭｎ合金膜上に３層構造の絶縁膜７０を形成した。
【０１２７】
その後、絶縁膜７０に開口（コンタクトホール）を形成するために、上述の実施の形態と同じように、第３絶縁膜７０Ｌ３（上層ＳｉＯ）をドライエッチングし、次いで第２絶縁膜７０Ｌ２（酸化アルミニウム）をウェットエッチングし、次いで第１絶縁膜７０Ｌ１（下層ＳｉＯ）をドラエッチングした。
【０１２８】
このとき、エッチングした部分において第１絶縁膜７０Ｌ１（下層ＳｉＯ）と第３導電膜６０Ｌ３（ＣｕＭｎ合金膜）との界面に隙間が生じ、絶縁膜７０の膜浮きが発生した。
【０１２９】
そこで、本願発明者等は、この絶縁膜の膜浮きの原因について鋭意検討した結果、第１絶縁膜７０Ｌ１（下層ＳｉＯ）と第３絶縁膜７０Ｌ３（上層ＳｉＯ）との成膜温度に起因して絶縁膜７０の膜浮きが発生することを突き止めた。
【０１３０】
図１２は、そのときの実験結果を示す図であり、第１絶縁膜７０Ｌ１（下層ＳｉＯ）及び第３絶縁膜７０Ｌ３（上層ＳｉＯ）の成膜温度と絶縁膜７０の膜浮き欠陥数との関係を示している。なお、膜浮き欠陥数は、基板１０上に発生した絶縁膜７０の膜浮きの個数である。また、本実験において、成膜温度は、基板１０の設定温度（基板温度）とした。
【０１３１】
図１２に示すように、第１絶縁膜７０Ｌ１（下層ＳｉＯ）の成膜温度が第３絶縁膜７０Ｌ３（上層ＳｉＯ）の成膜温度以上の場合は、膜浮き欠陥数は２０００個以上となる。
【０１３２】
一方、第１絶縁膜７０Ｌ１（下層ＳｉＯ）の成膜温度が第３絶縁膜７０Ｌ３（上層ＳｉＯ）の成膜温度未満の場合は、膜浮き欠陥数は４００個以下に抑えられることが分かる。つまり、第１絶縁膜７０Ｌ１（下層ＳｉＯ）の成膜温度よりも高い成膜温度で第３絶縁膜７０Ｌ３（上層ＳｉＯ）の成膜することによって膜浮き欠陥数を４００個以下に抑えることができる。
【０１３３】
この場合、さらに、第１絶縁膜７０Ｌ１（下層ＳｉＯ）を２３０℃以下にすることによって、膜浮き欠陥数を２００個以下に抑えられることが分かる。
【０１３４】
さらに、第３絶縁膜７０Ｌ３（上層ＳｉＯ）を２９０℃以下にすることによって、膜浮き欠陥数を１０個以下に抑えられることが分かる。
【０１３５】
以上、本実施の形態におけるＴＦＴ基板の製造方法によれば、基板１０の上方にＣｕＭｎ合金膜を形成する工程と、第１の温度でＣｕＭｎ合金膜の上に第１のシリコン酸化膜を形成する工程と、第１のシリコン酸化膜の上に酸化アルミニウム膜を形成する工程と、第１の温度よりも高い第２の温度で前記酸化アルミニウム膜の上に第２のシリコン酸化膜を形成する工程とを含む。
【０１３６】
一般的に、複数のシリコン酸化膜を成膜する場合、上層ほど熱プロセス温度を低くしていくが、本実施の形態では、あえて上層のシリコン酸化膜（第２のシリコン酸化膜）の成膜温度を下層のシリコン酸化膜（第１のシリコン酸化膜）の成膜温度よりも高くしている。
【０１３７】
これにより、第１のシリコン酸化膜と酸化アルミニウム膜と第２のシリコン酸化膜との積層膜からなる絶縁膜に開口（コンタクトホール）を形成する場合に、ＣｕＭｎ合金膜と第１のシリコン酸化膜との界面に隙間が生じることを抑制できる。したがって、絶縁膜の膜浮きの発生を抑制できるので、所望の性能を有するＴＦＴ基板を実現できる。
【０１３８】
また、プラズマＣＶＤ法でシリコン酸化膜を成膜する場合、通常、成膜温度は２３０℃以下にはせずに、３００℃以上にすることが多いが、本実施の形態では、あえて下層のシリコン酸化膜（第１のシリコン酸化膜）の成膜温度を２３０℃以下にしている。
【０１３９】
これにより、ＣｕＭｎ合金膜と第１のシリコン酸化膜との界面に隙間が生じることをさらに抑制できるので、絶縁膜の膜浮きの発生を一層抑制できる。
【０１４０】
また、上述のように、上層のシリコン酸化膜（第２のシリコン酸化膜）の成膜温度は、２９０℃以上にするとよい。これにより、絶縁膜の膜浮きの発生を一層抑制できる。
【０１４１】
（変形例等）
以上、ＴＦＴ基板の製造方法について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
【０１４２】
例えば、上記実施の形態において、絶縁膜７０の下地となるＣｕＭｎ合金膜は、薄膜トランジスタのソース電極やドレイン電極としたが、これに限るものではなく、絶縁膜７０の下地となるＣｕＭｎ合金膜は、配線の一部であってもよい。つまり、配線の上層がＣｕＭｎ合金膜である場合に当該ＣｕＭｎ合金膜上に上記３層構造の絶縁膜７０を形成してコンタクトホールを形成する場合にも同様の効果が得られる。
【０１４３】
また、上記実施の形態において、薄膜トランジスタは、ボトムゲート型のＴＦＴとしたが、トップゲート型のＴＦＴとしても構わない。
【０１４４】
また、上記実施の形態において、薄膜トランジスタは、チャネルエッチングストッパ型（チャネル保護型）のＴＦＴとしたが、チャネルエッチング型のＴＦＴとしても構わない。つまり、上記実施の形態において、絶縁膜５０は形成しなくてもよい。
【０１４５】
また、上記実施の形態では、ＴＦＴ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態におけるＴＦＴ基板は、液晶表示素子装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
【０１４６】
また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話等、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１４７】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１４８】
ここに開示された技術は、薄膜トランジスタ基板及び薄膜トランジスタ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
【符号の説明】
【０１４９】
１  ＴＦＴ基板
１０  基板
２０Ｌ  第１導電層
２１、２２、Ｇ１、Ｇ２  ゲート電極
２３  第１電極
２４  第１配線
３０Ｌ  第１絶縁層
３０、５０、７０、９０  絶縁膜
４０Ｌ  半導体層
４１、４２  酸化物半導体層
５０Ｌ  第２絶縁層
６０Ｌ  第２導電層
６０Ｌ１  第１導電膜
６０Ｌ２  第２導電膜
６０Ｌ３  第３導電膜
６１Ｓ、６２Ｓ、Ｓ１、Ｓ２  ソース電極
６１Ｄ、６２Ｄ、Ｄ１、Ｄ２  ドレイン電極
６３  第２電極
６４  第２配線
７０Ｌ  第３絶縁層
７０Ｌ１  第１絶縁膜
７０Ｌ２  第２絶縁膜
７０Ｌ３  第３絶縁膜
８０Ｌ  第３導電層
８０Ｌ１  下層配線
８０Ｌ２  上層配線
１００  有機ＥＬ表示装置
１１０  画素
１１０Ｒ、１１０Ｇ、１１０Ｂ  サブ画素
１１１  バンク
１２０  画素回路
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
ＳｗＴｒ  第１薄膜トランジスタ
ＤｒＴｒ  第２薄膜トランジスタ
Ｃ  キャパシタ
ＣＨ  コンタクトホール
Ｒ  レジスト
【図１】
2015049818.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成28年9月14日(2016.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層を有する薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
基板の上方にＣｕＭｎ合金膜を形成する工程と、
第１の温度で前記ＣｕＭｎ合金膜の上に第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の上に酸化アルミニウム膜を形成する工程と、
前記第１の温度よりも高い第２の温度で前記酸化アルミニウム膜の上に第２のシリコン酸化膜を形成する工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項２】
前記第１の温度は、２３０℃以下である
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第２の温度は、２９０℃以上である
請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
さらに、第１のシリコン酸化膜、酸化アルミニウム膜及び第２のシリコン酸化膜の積層膜に開口を形成する工程を含み、
前記積層膜に前記開口を形成する工程には、前記酸化アルミニウム膜をウェットエッチングにより加工するウェットエッチング工程が含まれる
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記積層膜に前記開口を形成する工程には、さらに、
前記ウェットエッチング工程の前に、前記第２のシリコン酸化膜をドライエッチングにより加工する第１のドライエッチング工程と、
前記ウェットエッチング工程の後に、前記第１のシリコン酸化膜をドライエッチングにより加工する第２のドライエッチング工程とが含まれる
請求項４に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
さらに、
前記基板の上方にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記半導体層を形成する工程と、
前記半導体層に接続するようにソース電極及びドレイン電極を形成する工程とを含み、
前記ソース電極及び前記ドレイン電極を形成する工程には、前記ＣｕＭｎ合金膜を形成する前記工程が含まれる
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記ソース電極及び前記ドレイン電極を形成する工程には、さらに、
Ｍｏ膜を形成する工程と、
前記Ｍｏ膜上にＣｕ膜を形成する工程と、
前記Ｃｕ膜上に前記ＣｕＭｎ合金膜を形成する前記工程とが含まれる
請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記ソース電極及び前記ドレイン電極を形成する工程には、さらに、
第１のＣｕＭｎ合金膜を形成する工程と、
前記第１のＣｕＭｎ合金膜上にＣｕ膜を形成する工程と、
前記Ｃｕ膜上に第２のＣｕＭｎ合金膜として前記ＣｕＭｎ合金膜を形成する前記工程とが含まれる
請求項６に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記第１のシリコン酸化膜及び前記第２のシリコン酸化膜は、プラズマＣＶＤによって成膜される
請求項１〜８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記半導体層は、酸化物半導体層である
請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記ＣｕＭｎ合金膜は、配線の一部である
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【国際調査報告】
2015049818.tif 000015
2015049818.tif 000016
2015049818.tif 000017