(57)【要約】  半導体デバイス駆動回路は、第１の駆動回路（２ａ）および第２の駆動回路（５）を有する。第１の駆動回路（２ａ）は、電圧制御型スイッチング素子を制御する制御信号を生成する。第１の駆動回路（２ａ）は、第１の駆動回路（２ａ）に入力される電圧信号に同期して制御信号を生成する。第１の駆動回路（２ａ）は、電圧信号の大きさに応じた出力電流能力を有する。第２の駆動回路（５）は第１の駆動回路（２ａ）へ電圧信号を出力する。第２の駆動回路（５）は、電圧信号の大きさを調整する出力調整回路（４ａ）を含む。
2016132431.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御型スイッチング素子（９００）を駆動する半導体デバイス駆動回路（５００）であって、
前記電圧制御型スイッチング素子を制御する制御信号を生成する第１の駆動回路（２ａ）を備え、前記第１の駆動回路は、前記第１の駆動回路に入力される電圧信号に同期して前記制御信号を生成し、前記第１の駆動回路は、前記電圧信号の大きさに応じた出力電流能力を有し、さらに
前記第１の駆動回路へ前記電圧信号を出力する第２の駆動回路（５，５ａ〜５ｄ）を備え、前記第２の駆動回路は、前記電圧信号の大きさを調整する出力調整回路（４ａ，４ｂ，４ｖ，４ｗ，４ｙ，４ｚ，３４ａ，３４ｂ）を含む、半導体デバイス駆動回路。
【請求項２】
前記第１の駆動回路は、前記電圧信号が入力されるゲートを有する少なくとも１つの絶縁ゲート電界効果トランジスタ（１１，１２）を含む、請求項１に記載の半導体デバイス駆動回路。
【請求項３】
前記出力調整回路は、調整可能な大きさで定電圧を発生する定電圧回路（４ａ，４ｚ，４ｖ）を含み、
前記第２の駆動回路は、前記定電圧の大きさに応じた大きさで前記電圧信号を出力するインバータ（２１，２２）を含む、
請求項１または２に記載の半導体デバイス駆動回路。
【請求項４】
前記定電圧回路（４ｖ，４ｚ）は、絶縁ゲート電界効果トランジスタのソースフォロワ回路を含む、請求項３に記載の半導体デバイス駆動回路。
【請求項５】
前記出力調整回路は、調整可能な大きさで定電流を発生することができる定電流回路（４ｂ，４ｗ，４ｙ）を含み、
前記第２の駆動回路は、前記定電流が供給される抵抗（１１１，１１２）を含む、
請求項１または２に記載の半導体デバイス駆動回路。
【請求項６】
前記第２の駆動回路（５ｃ）は、定電流を発生することができる定電流回路（４ｂ）と、前記定電流が供給される抵抗（１１１，１１２）とを含み、
前記出力調整回路は、前記抵抗に接続され調整可能な大きさを有する容量（３４ａ，３４ｂ）を含む、
請求項１または２に記載の半導体デバイス駆動回路。
【請求項７】
前記半導体デバイス駆動回路は、前記第２の駆動回路（５ｄ）内を流れる基準電流により前記第１の駆動回路（２ａ）内を流れる電流を規定する少なくとも１つのカレントミラー回路を有し、
前記出力調整回路は、調整可能な大きさで定電流を前記基準電流として発生することができる定電流回路（４ｂ）である、請求項１または２に記載の半導体デバイス駆動回路。
【請求項８】
前記第１の駆動回路（２ａ）が生成する前記制御信号は、前記第１の駆動回路においてソース電流として生成されるものを含む、請求項１から７のいずれか１項に記載の半導体デバイス駆動回路。
【請求項９】
前記第１の駆動回路（２ａ）が生成する前記制御信号は、前記第１の駆動回路においてシンク電流として生成されるものを含む、請求項１から８のいずれか１項に記載の半導体デバイス駆動回路。
【請求項１０】
前記出力調整回路（４ｖ，４ｚ）は少なくとも１つのヒューズ（１０８）を有する、請求項１から９のいずれか１項に記載の半導体デバイス駆動回路。
【請求項１１】
前記出力調整回路（３４ａ，３４ｂ）は少なくとも１つのアナログスイッチ（１１４）を有する、請求項１から１０のいずれか１項に記載の半導体デバイス駆動回路。
【請求項１２】
前記出力調整回路（４ｗ）内の信号をモニタする少なくとも１つのモニタ端子（Ｍｏｎｉｔｏｒｐ，Ｍｏｎｉｔｏｒｎ）をさらに備える、請求項１から１１のいずれか１項に記載の半導体デバイス駆動回路。
【請求項１３】
前記出力調整回路（４ｖ）へ信号を入力する少なくとも１つのテスト端子（Ｔｅｓｔｐ，Ｔｅｓｔｎ）をさらに備える、請求項１から１２のいずれか１項に記載の半導体デバイス駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス駆動回路に関し、特に、電圧制御型スイッチング素子を駆動する半導体デバイス駆動回路に関するものである。
【背景技術】
【０００２】
半導体デバイス駆動回路における出力回路は、後段に接続される素子または回路に応じて様々な形態をとる。後段にゲート電圧制御型半導体スイッチング素子を接続する場合、一般的には、半導体スイッチング素子のゲートに電流を供給することで該ゲート電圧を制御する回路が用いられる。このときゲートに供給される電流値は、半導体スイッチング素子のスイッチング特性に合わせて調整されるものであり、半導体デバイス駆動回路の品種毎に定められる。【０００３】
品種毎に電流値を定める方法は半導体デバイス駆動回路の回路構成により異なる。トランジスタにより電流を出力する回路が用いられる場合、トランジスタのサイズを調整することで出力電流能力を調整することができる。ここで、「出力電流能力」とは、トランジスタが出力可能な最大電流値を示すものであり、より具体的には、トランジスタのソース・ドレイン間に印加され得る最大の電圧が印加されたとき、すなわち典型的にはソース・ドレイン間電圧が半導体デバイス駆動回路の電源電圧相当であるときにトランジスタから半導体スイッチング素子へ供給され得る電流値である。【０００４】
トランジスタのサイズを調整する方法として、一般的には、半導体デバイス駆動回路の汎用性を考慮した方法が用いられる。具体的には、半導体デバイス駆動回路内の出力端子側に複数のトランジスタが配置され、その全部または一部のドレインが出力端子へアルミ配線によって接続される。出力端子に電気的に接続されるトランジスタの個数は、アルミ配線パターンの変更により調整することができる。よって、各トランジスタのサイズを変更することなく、トータルのトランジスタのサイズを調整することができる。これにより半導体デバイス駆動回路の汎用性が拡張される。具体的には、出力電流能力の異なる品種を個別に開発するのに比べて、工期短縮およびコスト縮小が可能である。しかしながらこの方法では、アルミ配線パターンのマスクパターンは新規に製作する必要があるので、そのための工期およびコストは必要となる。【０００５】
また、出力電流能力を小さく設定する必要がある場合、上記方法においては、半導体スイッチング素子を駆動するトータルのトランジスタのサイズが小さくされる。トランジスタサイズが小くなると、出力端子から入力されるサージ電圧を吸収する面積も小さくなるため、サージ耐量が不十分となり得る。【０００６】
また、異なるアルミ配線パターンが設けられた製品は、在庫管理上、異なる品種として扱われる必要がある。つまり、半導体デバイス駆動回路のうち一部分が共通化されただけでは、在庫管理上の利点はほとんどない。在庫管理上の問題として、例えば、以下のようなものがある。【０００７】
通常、半導体デバイス駆動回路の製造はロット単位で行われ、例えば、１ロット当たり２５枚程度のウエハが用いられる。よって、１つの品種の需要が差し当たり少量しかない場合でも、ある程度まとまった量が製造され、余剰分の在庫管理が必要となる。例えば、異なるアルミ配線パターンを有する１０品種が製造される場合、差し当たり必要な出荷量が少量であっても、合計２５０枚ものウエハ工程が必要となる。【０００８】
上記の諸問題を解決するためには、出力電流能力をマスクパターンの変更なしに調整する方法が必要である。特開平５−３０８２７２号公報は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）駆動回路の使用時に最適な駆動能力が得られるよう、製造工程中または製造後に駆動回路のトリミングを可能とする技術を開示している。このトリミングは、具体的には、レーザビームによってヒューズを切断することにより行われる。また特開２００８−９２６６３号公報によれば、半導体スイッチング素子のゲート電圧の検出結果に基づいてゲート抵抗を調整することにより、スイッチング時の電流値を制御する技術を開示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−３０８２７２号公報
【特許文献２】特開２００８−９２６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
レーザ加工により溶断されるヒューズは、加工を容易とするために一般的に狭い幅で構成されることから、電流容量に制限を有する。よってこのようなヒューズを用いる特開平５−３０８２７２号公報の上記技術では電力用半導体スイッチング素子を駆動するトランジスタのゲート電流の大きさが制限される。上記トランジスタは比較的大きなサイズを有するため、ゲート電流の大きさが制限されると、スイッチング速度が大きく制限され得る。結果、電力用半導体スイッチング素子のスイッチング速度も大きく制限され得る。加えて、通常の配線部分に比してヒューズにおいては電流密度が高くなるため、エレクトロマイグレーションの懸念がある。また上記公報の技術に限らず一般に、半導体スイッチング素子を駆動するトランジスタのゲート配線を変更する技術では、ゲート配線の分岐に起因してトランジスタ動作のマッチングが困難となり得る。【００１１】
上記のように、半導体デバイス駆動回路のうち半導体スイッチング素子への信号印加に直接関わる部分の配線構成を変更する技術は、半導体デバイス駆動回路の諸特性への悪影響が大きい。一方、特開２００８−９２６６３号公報の上記技術では、配線構成の変更は必要ないものの、半導体スイッチング素子のゲート電圧の検出結果に基づいた制御を要する。このため制御が複雑となってしまう。【００１２】
本発明は以上のような課題を解決するためになされたものであり、その目的は、半導体デバイス駆動回路のうち半導体スイッチング素子への信号印加に直接関わる部分の構成の変更を避けつつ、出力電流能力を容易に調整することができる半導体デバイス駆動回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体デバイス駆動回路は電圧制御型スイッチング素子を駆動するためのものである。半導体デバイス駆動回路は、第１の駆動回路および第２の駆動回路を有する。第１の駆動回路は、電圧制御型スイッチング素子を制御する制御信号を生成する。第１の駆動回路は、第１の駆動回路に入力される電圧信号に同期して制御信号を生成する。第１の駆動回路は、電圧信号の大きさに応じた出力電流能力を有する。第２の駆動回路は第１の駆動回路へ電圧信号を出力する。第２の駆動回路は、電圧信号の大きさを調整する出力調整回路を含む。
【発明の効果】
【００１４】
本発明によれば、電圧制御型スイッチング素子を駆動する半導体デバイス駆動回路の出力電流能力の調整が、電圧制御型スイッチング素子へ第１の駆動回路を介してつながる第２の駆動回路が出力する電圧信号の大きさの調整によって行われる。これにより、半導体デバイス駆動回路のうち電圧制御型スイッチング素子への信号印加に直接関わる部分である第１の駆動回路の構成の変更を避けつつ、出力電流能力を容易に調整することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体デバイス駆動回路の出力回路の構成を概略的に示す図（Ａ）、および図１（Ａ）における第２の駆動回路の具体例を示す図（Ｂ）である。
【図２】図１の出力回路を有する半導体デバイス駆動回路を、それにより駆動される電圧制御型スイッチング素子と共に示す図である。
【図３】本発明の実施の形態２における定電圧回路の構成を概略的に示す回路図である。
【図４】本発明の実施の形態３における第２の駆動回路の構成を概略的に示す図（Ａ）、および図４（Ａ）における定電流回路の具体例を示す図（Ｂ）である。
【図５】本発明の実施の形態４における第２の駆動回路の構成を概略的に示す図である。
【図６】本発明の実施の形態５における半導体デバイス駆動回路の出力回路の構成を概略的に示す図である。
【図７】本発明の実施の形態６における定電流回路の構成を概略的に示す図である。
【図８】本発明の実施の形態７における定電圧回路の構成を概略的に示す図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
＜実施の形態１＞
（概要）
はじめに本実施の形態の概要について説明する。図１（Ａ）は、本実施の形態における半導体デバイス駆動回路の出力回路１ａの構成を概略的に示す。図２は、出力回路１ａが設けられた半導体デバイス駆動回路５００、および、それにより駆動される半導体スイッチング素子９００（電圧制御型スイッチング素子）を示す。
【００１８】
図２を参照して、半導体デバイス駆動回路５００は、入力端子ＩＮおよび出力端子ＯＵＴを有する。半導体デバイス駆動回路５００のうち出力端子ＯＵＴの側には、出力回路１ａが設けられている。出力回路１ａは、信号Ｐｒｅｏｕｔに同期した制御信号を出力端子ＯＵＴから出力する。ここで信号Ｐｒｅｏｕｔは、典型的にはハイレベル（Ｈ）およびローレベル（Ｌ）の２値のいずれかの状態を有する電圧信号であり、半導体デバイス駆動回路５００内において、入力端子ＩＮからの外部信号に同期して生成されるものである。
【００１９】
出力端子ＯＵＴからの制御信号は、ゲート信号として半導体スイッチング素子９００のゲートへ入力される。これにより半導体スイッチング素子９００のゲート電圧が制御される。その結果、入力端子ＩＮが受け付けた外部信号に同期して半導体スイッチング素子９００がスイッチングされる。すなわち半導体スイッチング素子９００が駆動される。
【００２０】
なお図２では、半導体スイッチング素子９００としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が示されているが、駆動される電圧制御型半導体スイッチング素子はこれに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
【００２１】
図１（Ａ）を参照して、出力回路１ａは第１の駆動回路２ａおよび第２の駆動回路５を有する。第１の駆動回路２ａは、第２の駆動回路５によって駆動されることにより、半導体スイッチング素子９００（図２）を制御するための制御信号を生成する。生成された制御信号は出力端子ＯＵＴから出力される。
【００２２】
第１の駆動回路２ａは、絶縁ゲート電界効果トランジスタである、ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）１１およびＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）１２を有する。ＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれのゲートへは、第２の駆動回路５から出力された電圧信号ＯＵＴｐおよびＯＵＴｎが入力される。第１の駆動回路２ａは、電圧信号ＯＵＴｐおよびＯＵＴｎの状態に応じて、出力端子ＯＵＴから出力する制御信号を切り替えるように構成されている。言い換えれば、第１の駆動回路２ａは、入力される電圧信号ＯＵＴｐおよびＯＵＴｎに同期して半導体スイッチング素子９００（図２）への制御信号を生成する。
【００２３】
ここで、半導体スイッチング素子９００のゲート電極は容量（ゲート容量）を有する。半導体スイッチング素子９００は、比較的大きな電流を扱う電力用半導体装置であり、よって容量の大きさを無視することはできない。容量の存在により、ゲート電圧の変更は瞬時には行われず、第１の駆動回路２ａの出力電流能力に応じた時間にわたって出力端子ＯＵＴから半導体スイッチング素子９００のゲート電極へ電流が供給されることにより行われる。この電流の大きさは、第２の駆動回路５から第１の駆動回路２ａへ入力される電圧信号ＯＵＴｐおよびＯＵＴｎの大きさに応じて変化する。すなわち、電圧信号ＯＵＴｐおよびＯＵＴｎの大きさに応じて、第１の駆動回路２ａの出力電流能力が調整される。具体的には、第２の駆動回路５からの電圧信号ＯＵＴｐの大きさに応じたソース電流、および、第２の駆動回路５からの電圧信号ＯＵＴｎの大きさに応じたシンク電流が、出力端子ＯＵＴから制御信号として出力される。
【００２４】
第２の駆動回路５は、第１の駆動回路２ａを駆動するゲート電圧制御回路３ａと、ゲート電圧制御回路３ａへ定電圧を供給する定電圧回路４ａ（出力調整回路）とを有する。ゲート電圧制御回路３ａは、受け付けた信号Ｐｒｅｏｕｔに同期した電圧信号ＯＵＴｐおよびＯＵＴｎのそれぞれを、第１の駆動回路２ａが有するＰＭＯＳ１１およびＮＭＯＳ１２のゲートへ出力するものである。具体的には電圧信号ＯＵＴｐおよびＯＵＴｎは、ＰＭＯＳ１１がオンかつＮＭＯＳ１２がオフの状態と、ＰＭＯＳ１１がオフかつＮＭＯＳ１２がオンの状態とが信号Ｐｒｅｏｕｔに応じて切り替わるように出力される。
【００２５】
ゲート電圧制御回路３ａは、定電圧回路４ａから供給される電圧ＶＥｐの大きさに応じて、ＰＭＯＳ１１をオン状態とする際の電圧信号ＯＵＴｐの大きさを変化させるように構成されており、かつ、定電圧回路４ａから供給される電圧ＶＥｎの大きさに応じて、ＮＭＯＳ１２をオン状態とする際の電圧信号ＯＵＴｎの大きさを変化させるように構成されている。
【００２６】
定電圧回路４ａは、基準電位ＧＮＤに対する電圧ＶＥｐおよびＶＥｎを発生するものである。電圧ＶＥｐおよびＶＥｎは電源電圧ＶＣＣ以下の任意の電圧である。つまり電圧ＶＥｐおよびＶＥｎに対応する電位は、基準電位ＧＮＤと、電源電圧ＶＣＣに対応する電位との間にある。定電圧回路４ａは、電圧ＶＥｐおよびＶＥｎの少なくとも一方の大きさが調整可能であるように構成されている。定電圧の大きさの調整は、典型的には、定電圧回路４ａを実際に使用する前の設定により行われる。定電圧回路４ａの具体的構成は特に問わないが、例えば、後述する実施の形態２（図３）において示すものを用い得る。
【００２７】
定電圧回路４ａが発生する電圧ＶＥｐおよびＶＥｎのそれぞれは、ＰＭＯＳ１１およびＮＭＯＳ１２がオン状態とされる際の電圧信号ＯＵＴｐおよびＯＵＴｎの大きさに対応する。よって電圧ＶＥｐおよびＶＥｎのそれぞれの大きさを調整することにより、ＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれをオン状態とする電圧信号ＯＵＴｐおよびＯＵＴｎの大きさが調整される。これにより、オン状態にあるＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれのゲート電圧の大きさが調整される。よってＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれの電流が調整される。つまり出力端子ＯＵＴから生成される電流の大きさが調整される。すなわち第１の駆動回路２ａの出力電流能力が調整される。
【００２８】
本実施の形態によれば、上述したように、第１の駆動回路２ａの出力電流能力を、定電圧回路４ａの電圧ＶＥｐおよびＶＥｎの大きさの設定を変更するだけで調整することができる。よって、半導体スイッチング素子９００を駆動するための出力電流能力を容易に調整することができる。
【００２９】
また出力電流能力の調整は、第２の駆動回路５に設けられた定電圧回路４ａの設定変更により調整される。この際、第１の駆動回路２ａの回路構成を変更する必要はない。つまり、半導体スイッチング素子９００への信号印加に直接関わる部分の構成の変更を避けることができる。
【００３０】
（第１の駆動回路の構成の詳細）
上記説明と一部重複するところもあるが、第１の駆動回路２ａの構成の詳細について、以下に説明する。
【００３１】
第１の駆動回路２ａ（図１（Ａ））は、基準電位ＧＮＤおよび電源電圧ＶＣＣ間において直列接続されたＰＭＯＳ１１およびＮＭＯＳ１２を有する。ＰＭＯＳ１１のゲートには電圧信号ＯＵＴｐが印加され、ＮＭＯＳ１２のゲートには電圧信号ＯＵＴｎが印加されるよう、第１の駆動回路２ａと第２の駆動回路５とが接続されている。またＰＭＯＳ１１およびＮＭＯＳ１２の間には出力端子ＯＵＴが接続されている。
【００３２】
電圧信号ＯＵＴｐおよびＯＵＴｎは電圧ゼロおよび電源電圧ＶＣＣの間の電圧である。電圧信号ＯＵＴｐにより得られるゲート・ソース間電圧がＰＭＯＳ１１のしきい値より高くされると、電圧信号ＯＵＴｐの大きさに応じた出力電流能力でＰＭＯＳ１１がオン状態となる。同様に、電圧信号ＯＵＴｎにより得られるゲート・ソース間電圧がＮＭＯＳ１２のしきい値より高くされると、電圧信号ＯＵＴｎの大きさに応じた出力電流能力でＮＭＯＳ１２がオン状態となる。この構成により出力端子ＯＵＴからは、ＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれに印加されるゲート電圧としての電圧信号ＯＵＴｐおよびＯＵＴｎに応じた出力電流能力で電流が出力される。
【００３３】
上記構成によれば、ＰＭＯＳ１１およびＮＭＯＳ１２のそれぞれがオン状態とされる際に用いられる電圧信号ＯＵＴｐおよびＯＵＴｎの大きさを調整することにより、ＰＭＯＳ１１およびＮＭＯＳ１２の出力電流能力を調整可能である。例えば、ＮＭＯＳ１２から出力される出力電流能力を２倍にするためには、ＮＭＯＳ１２をオン状態とするための電圧信号ＯＵＴｎの大きさを２1/2倍程度にすればよい。出力電流能力の調整可能範囲は、ＰＭＯＳ１１およびＮＭＯＳ１２のサイズのみで決まる。
【００３４】
またこの構成においては、半導体スイッチング素子９００を駆動するＰＭＯＳ１１およびＮＭＯＳ１２のゲート・ソース間電圧を低く設定し得る。これにより、ＰＭＯＳ１１およびＮＭＯＳ１２がスイッチング時に飽和動作する期間を長くすることができる。ＭＯＳの飽和動作においてはドレイン・ソース間電圧の変動に対する出力電流の変動が小さいため、スイッチングが安定化される。
【００３５】
（第２の駆動回路の構成の詳細）
図１（Ｂ）は、第２の駆動回路５（図１（Ａ））のより詳細な構成の例として、第２の駆動回路５ａを示す。第２の駆動回路５ａは、定電圧回路４ａと、インバータ２１および２２とを有する。
【００３６】
インバータ２１は第１の駆動回路２ａ（図１（Ａ））のＰＭＯＳ１１のゲートへ電圧信号ＯＵＴｐを入力する回路である。インバータ２１は、信号Ｐｒｅｏｕｔ＝ＬのときにＰＭＯＳ１１のゲート電圧を電源電圧ＶＣＣとすることでＰＭＯＳ１１をオフ状態とする。またインバータ２１は、信号Ｐｒｅｏｕｔ＝ＨのときにＰＭＯＳ１１のゲート電圧を電圧ＶＥｐとすることでＰＭＯＳ１１をオン状態とする。電圧ＶＥｐの大きさを定電圧回路４ａにより調整することにより、ＰＭＯＳ１１のオン時の電流を調整可能である。
【００３７】
インバータ２２は第１の駆動回路２ａのＮＭＯＳ１２のゲートへ電圧信号ＯＵＴｎを入力する回路である。インバータ２２は、信号Ｐｒｅｏｕｔ＝ＨのときにＮＭＯＳ１２のゲート電圧をゼロとすることで（すなわちゲート電位を基準電位ＧＮＤとすることで）ＮＭＯＳ１２をオフ状態とする。またインバータ２２は、信号Ｐｒｅｏｕｔ＝ＬのときにＮＭＯＳ１２のゲート電圧を電圧ＶＥｎとすることでＮＭＯＳ１２をオン状態とする。電圧ＶＥｎの大きさを定電圧回路４ａにより調整することにより、ＮＭＯＳ１２のオン時の電流を調整可能である。
【００３８】
上記動作を得るため、インバータ２１は直列接続されたＰＭＯＳ２３およびＮＭＯＳ２４を有し、インバータ２２は直列接続されたＰＭＯＳ２５およびＮＭＯＳ２６を有する。ＮＭＯＳ２４のソースには定電圧回路４ａから電圧ＶＥｐが入力され、ＰＭＯＳ２５のソースには定電圧回路４ａから電圧ＶＥｎが入力される。またＰＭＯＳ２３のソースには電源電圧ＶＣＣが入力され、ＮＭＯＳ２６のソースには基準電位ＧＮＤが入力される。
【００３９】
上記第２の駆動回路５ａによれば、定電圧回路４ａの設定を変更することにより、インバータ２１および２２のそれぞれのソース電圧としての電圧ＶＥｐおよびＶＥｎが調整される。これら電圧ＶＥｐおよびＶＥｎは、第１の駆動回路２ａのＰＭＯＳ１１およびＮＭＯＳ１２をオン状態とする際のゲート電圧に対応する。よってＰＭＯＳ１１をオン状態とする際にインバータ２１は、定電圧回路４ａが発生する電圧ＶＥｐの大きさに応じた大きさで電圧信号ＯＵＴｐを出力する。同様に、ＮＭＯＳ１２をオン状態とする際にインバータ２２は、定電圧回路４ａが発生する電圧ＶＥｎの大きさに応じた大きさで電圧信号ＯＵＴｎを出力する。よって、電圧ＶＥｐおよびＶＥｎが調整されることで、ＰＭＯＳ１１およびＮＭＯＳ１２の電流の大きさが調整される。つまり、定電圧回路４ａの設定の変更により、第１の駆動回路２ａの出力電流能力を調整することができる。
【００４０】
＜実施の形態２＞
図３を参照して、本実施の形態においては、上記実施の形態１における定電圧回路４ａ（図１（Ａ）および（Ｂ））として適用可能な定電圧回路４ｚについて説明する。定電圧回路４ｚは、定電圧の大きさを設定するために少なくとも１つのヒューズを有する。このヒューズの選択的な溶断により、定電圧の大きさを調整することができる。以下、定電圧回路４ｚの構成について詳しく説明する。
【００４１】
定電圧回路４ｚは、ＰＭＯＳ３２およびＮＭＯＳ３３（絶縁ゲート電界効果トランジスタ）と、抵抗１０１〜１０６と、可変抵抗部３１ａおよび３１ｂとを有する。
【００４２】
ＰＭＯＳ３２およびＮＭＯＳ３３はソースフォロワ回路を構成している。具体的には、ＰＭＯＳ３２およびＮＭＯＳ３３のそれぞれのドレインは基準電位ＧＮＤおよび電源電圧ＶＣＣに接続されている。ＰＭＯＳ３２のソースは抵抗１０５を介して電源電圧ＶＣＣに接続されている。ＮＭＯＳ３３のソースは抵抗１０６を介して基準電位ＧＮＤに接続されている。ＰＭＯＳ３２およびＮＭＯＳ３３のそれぞれのソースからは定電圧としての電圧ＶＥｐおよびＶＥｎが出力される。電圧ＶＥｐおよびＶＥｎのそれぞれは、ＰＭＯＳ３２およびＮＭＯＳ３３のゲート電圧を調整することにより設定される。ＰＭＯＳ３２およびＮＭＯＳ３３のそれぞれのゲート電圧は可変抵抗部３１ａおよび３１ｂの抵抗値の調整により設定される。
【００４３】
ＰＭＯＳ３２およびＮＭＯＳ３３のそれぞれのソースに接続されている抵抗１０５および１０６は、ソースがハイインピーダンスになるのを防止するために挿入されているものであり、ハイインピーダンスの懸念がない場合には省略され得る。また抵抗１０１および１０２のいずれかを定電流源に置き換えることが可能であり、またいずれかを省略することも可能である。抵抗１０３および１０４についても同様である。
【００４４】
可変抵抗部３１ａおよび３１ｂの各々は、少なくとも１つの抵抗１０７と、少なくとも１つのヒューズ１０８とを有する。ヒューズ１０８の選択的な溶断によって、言い換えれば各ヒューズ１０８に対してレーザ加工による溶断を行うか否かの選択によって、可変抵抗部３１ａおよび３１ｂの抵抗値を設定することができる。抵抗１０１〜１０４および可変抵抗部３１ａ，３１ｂの抵抗１０７の値は任意であり、また抵抗１０７の個数およびヒューズ１０８の個数も任意である。これによりＰＭＯＳ３２およびＮＭＯＳ３３のゲート電圧値を、電圧ゼロから電源電圧ＶＣＣの間における任意の範囲で、任意のステップにて調整することができる。
【００４５】
本実施の形態によれば、上述したように、可変抵抗部３１ａおよび３１ｂが有するヒューズ１０８の選択的な溶断により、電圧ＶＥｐおよびＶＥｎを調整することができる。よって電圧ＶＥｐまたはＶＥｎの大きさの調整の際に、マスクパターンの変更のような設計変更は不要である。よって、出力電流能力の異なる半導体デバイス駆動回路５００を準備するための開発工期の短縮および開発コストの削減が可能となる。
【００４６】
またヒューズ１０８は、半導体スイッチング素子９００（図２）を駆動する比較的大きな電流を扱う第１の駆動回路２ａ（図１）内ではなく、より小さな電流を扱う第２の駆動回路５（図１）内に設けられる。よってヒューズ１０８に流れる電流は比較的小さい。よって、ヒューズが設けられることに起因した耐久性の低下が抑えられる。
【００４７】
また、半導体デバイス駆動回路５００を電圧ＶＥｐおよびＶＥｎの大きさの変更前の状態で保管しておき、出荷時に電圧ＶＥｐまたはＶＥｎの大きさを変更する態様での在庫管理が可能となる。この場合、最終的には異なる出力電流能力で用いられることになる複数の半導体デバイス駆動回路５００を、在庫管理上、単一の品種として扱うことができる。よって在庫管理をより容易なものとすることができる。
【００４８】
＜実施の形態３＞
図４（Ａ）を参照して、本実施の形態においては、第２の駆動回路５（図１（Ａ））の代わりに用いることができる第２の駆動回路５ｂについて説明する。第２の駆動回路５ｂは、定電流回路４ｂ（出力調整回路）と、抵抗１１１および１１２とを有する。
【００４９】
定電流回路４ｂは電流出力端子ＯＵＴｉｐおよびＯＵＴｉｎを有する。定電流回路４ｂは、電流出力端子ＯＵＴｉｐまたはＯＵＴｉｎから、調整可能な大きさで定電流を発生することができるものである。電流出力端子ＯＵＴｉｐおよびＯＵＴｉｎのどちらから定電流が出力されるかは、信号Ｐｒｅｏｕｔに同期して決定される。具体的には、信号Ｐｒｅｏｕｔ＝Ｈのときに電流出力端子ＯＵＴｉｐから定電流が出力され、信号Ｐｒｅｏｕｔ＝Ｌのときに電流出力端子ＯＵＴｉｎから定電流が出力される。これにより信号Ｐｒｅｏｕｔに同期して電流出力端子ＯＵＴｉｐおよびＯＵＴｉｎのそれぞれから抵抗１１１および１１２に定電流が供給される。
【００５０】
電流出力端子ＯＵＴｉｐは抵抗１１１を介して電源電圧ＶＣＣに接続されている。電流出力端子ＯＵＴｉｎは抵抗１１２を介して基準電位ＧＮＤに接続されている。電流出力端子ＯＵＴｉｐおよびＯＵＴｉｎのそれぞれにおける電圧を有する信号が電圧信号ＯＵＴｐおよびＯＵＴｎとして出力される。電圧信号ＯＵＴｐおよびＯＵＴｎのそれぞれの大きさは、定電流回路４ｂから供給される電流値と、抵抗１１１および１１２の抵抗値とにより、任意に決定される。
【００５１】
図４（Ｂ）は、定電流回路４ｂ（図４（Ａ））のより詳細な構成の例として、定電流回路４ｙを示す。定電流回路４ｙは、カレントミラー回路ＣＭａおよびＣＭｂと、可変抵抗部３１ａおよび３１ｂとを有する。カレントミラー回路ＣＭaはＮＭＯＳ４１および４２を有し、カレントミラー回路ＣＭｂはＰＭＯＳ４４および４５を有する。カレントミラー回路ＣＭａおよびＣＭｂのそれぞれの基準電流側にはＮＭＯＳ４２およびＰＭＯＳ４５が配置されている。カレントミラー回路ＣＭａおよびＣＭｂのそれぞれの基準電流は可変抵抗部３１ａおよび３１ｂにて生成される。可変抵抗部３１ａおよび３１ｂの具体的な構成は、例えば、図３に示すものと同様である。
【００５２】
ＮＭＯＳ４２およびＰＭＯＳ４５のそれぞれにはＮＭＯＳ４３およびＰＭＯＳ４６が並列に接続されている。ＮＭＯＳ４３およびＰＭＯＳ４６の各々のゲートにはインバータ１０９を介して信号Ｐｒｅｏｕｔが入力される。これによりＮＭＯＳ４２およびＰＭＯＳ４５の各々に基準電流が流れるか否かが信号Ｐｒｅｏｕｔに同期して切り替えられる。対応して、ＮＭＯＳ４１を通って電流出力端子ＯＵＴｉｐから抵抗１１１へ供給される電流と、ＰＭＯＳ４４を通って電流出力端子ＯＵＴｉｎから抵抗１１２へ供給される電流との各々も、信号Ｐｒｅｏｕｔに同期して切り替えられる。例えば、信号Ｐｒｅｏｕｔ＝Ｈのときは、ＰＭＯＳ４６がオン状態となることでＰＭＯＳ４５には基準電流が供給されない。このためカレントミラー回路ＣＭｂが動作しないので、電流出力端子ＯＵＴｉｎからは電流が出力されない。このときＮＭＯＳ４３はオフ状態となるため、ＮＭＯＳ４２には基準電流が供給される。このためカレントミラー回路ＣＭａが動作するので、電流出力端子ＯＵＴｉｐからは電流が出力される。
【００５３】
本実施の形態によれば、定電流回路４ｙの電流出力端子ＯＵＴｉｐおよびＯＵＴｉｎのそれぞれから出力される定電流の大きさが、可変抵抗部３１ａおよび３１ｂのそれぞれの抵抗値を調整することにより調整される。これにより、抵抗１１１および１１２のそれぞれに供給される電流値が調整されることで、電圧信号ＯＵＴｐおよびＯＵＴｎの大きさを調整可能である。電圧信号ＯＵＴｐおよびＯＵＴｎのそれぞれの大きさは抵抗１１１および１１２の電流値の変動に対して線形に変動するため、上記電流値の調整により電圧信号ＯＵＴｐおよびＯＵＴｎの大きさを容易に調整することができる。
【００５４】
なお、カレントミラー回路ＣＭaおよびＣＭｂの各々は、そのカレントミラー比が調整され得るように構成されてもよい。カレントミラー比が調整されることで電圧信号ＯＵＴｐおよびＯＵＴｎの電圧値を調整可能である。カレントミラー比を調整可能な構成は、例えば、スイッチまたはヒューズによりドレイン間、ソース間またはゲート間の接続状態を変更することができるように構成された、並列接続された複数のＭＯＳによって得られる。
【００５５】
＜実施の形態４＞
図５を参照して、本実施の形態の第２の駆動回路５ｃは、実施の形態３の第２の駆動回路５ｂ（図４（Ａ））の抵抗１１１および１１２のそれぞれに可変容量３４ａおよび３４ｂ（出力調整回路）が並列に接続された構造を有する。
【００５６】
可変容量３４ａおよび３４ｂの各々は、少なくとも１つの容量１１３と、少なくとも１つのスイッチ１１４とを有する。各スイッチ１１４のオンまたはオフの選択によって、可変容量３４ａおよび３４ｂの大きさを調整することができる。容量１１３の各々の値は任意に設定することができ、また容量１１３およびスイッチ１１４の個数は任意である。これにより可変容量３４ａおよび３４ｂの各々の容量を任意の範囲で任意のステップにて調整することができる。
【００５７】
スイッチ１１４のそれぞれは、デジタル信号群４０に含まれるデジタル信号Ｄ０〜Ｄｎに従って切り替えられるものである。デジタル信号群４０の生成方法は特に限定されず、例えば、回路内部に設けられたメモリの内容に基づいてもよく、あるいは外部からの入力によるものであってもよい。
【００５８】
本実施の形態によれば、可変容量３４ａおよび３４ｂが調整されることにより、電圧信号ＯＵＴｐおよびＯＵＴｎの立ち上がり時の大きさを調整することができる。これにより、第１の駆動回路２ａ（図１（Ａ））のＰＭＯＳ１１およびＮＭＯＳ１２のゲート電圧の立ち上り速度を容易に調整可能である。つまりスイッチング時の第１の駆動回路２ａの出力電流の変動を容易に調整可能である。
【００５９】
なおスイッチ１１４の代わりに、レーザ加工によって溶断可能なヒューズが用いられてもよい。ただしヒューズの許容電流値は比較的低いことから、大きな電流が用いられる場合には、スイッチ１１４として、トランスミッションゲートなどのアナログスイッチが用いられることが好ましい。
【００６０】
また本実施の形態においては、上述したように可変容量３４ａおよび３４ｂにより電圧信号ＯＵＴｐおよびＯＵＴｎの立ち上がり時の大きさを調整することができることから、定電流回路４ｂは、その定電流の大きさが調整可能となるよう構成されていなくてもよく、例えば、定電流回路４ｙ（図４（Ｂ））において可変抵抗部３１ａおよび３１ｂの各々が固定抵抗部に置き換えられたものが用いられてもよい。この場合、定電流回路は出力調整回路としての機能を有しない。
【００６１】
＜実施の形態５＞
図６を参照して、本実施の形態の出力回路１ｂは、実施の形態１（図１）と同様の第１の駆動回路２ａと、第２の駆動回路５ｄとを有する。第２の駆動回路５ｄは、定電流回路４ｂと、ＰＭＯＳ５１と、ＮＭＯＳ５２とを有する。定電流回路４ｂはＰＭＯＳ５１およびＮＭＯＳ５２の各々に定電流を供給する。なお定電流回路４ｂとして、具体的には、定電流回路４ｙ（図４（Ｂ））が用いられ得る。
【００６２】
ＰＭＯＳ５１およびＮＭＯＳ５２のそれぞれは、上記定電流を基準電流とするカレントミラー回路をＰＭＯＳ１１およびＮＭＯＳ１２と共に構成している。言い換えれば、出力回路１ｂは、第２の駆動回路５ｄ内を流れる基準電流により第１の駆動回路２ａ内を流れる電流を規定するカレントミラー回路を有する。
【００６３】
本実施の形態によれば、第１の駆動回路２ａと第２の駆動回路５ｄとがカレントミラー回路を構成することにより、第２の駆動回路５ｄに設けられた定電流回路４ｂが発生する定電流の調整に対して、第１の駆動回路２ａの電流を線形に調整することができる。例えば、ＮＭＯＳ１２から出力される電流能力を２倍にするためには、定電流回路４ｂからＮＭＯＳ５２に供給される電流を２倍にすればよい。
【００６４】
なおカレントミラー回路を構成する素子はＭＯＳＦＥＴに限定されるものではなく、例えばバイポーラトランジスタであってもよい。
【００６５】
＜実施の形態６＞
図７を参照して、本実施の形態の定電流回路４ｗは、実施の形態３の定電流回路４ｙ（図４（Ｂ））の構成に加えて、定電流回路内の信号をモニタするための構成を有する。具体的には定電流回路４ｗは、モニタ端子ＭｏｎｉｔｏｒｐおよびＭｏｎｉｔｏｒｎと、そのそれぞれへ電流を出力するＮＭＯＳ６１およびＰＭＯＳ６２とを有する。ＮＭＯＳ６１およびＰＭＯＳ６２のそれぞれはＮＭＯＳ４２およびＰＭＯＳ４５とカレントミラー回路を構成している。これによりモニタ端子ＭｏｎｉｔｏｒｐおよびＭｏｎｉｔｏｒｎのそれぞれは、ＮＭＯＳ４２およびＰＭＯＳ４５に供給された基準電流に準じた電流を外部へ出力することができる。
【００６６】
本実施の形態によれば、定電流回路４ｗ内の基準電流をモニタ端子ＭｏｎｉｔｏｒｐおよびＭｏｎｉｔｏｒｎにより外部からモニタすることができる。これにより、定電流回路４ｗ内の抵抗またはＭＯＳなどの出来栄えを評価することができる。また、特性ばらつきなどを考慮して出力電流能力を調整することができる。
【００６７】
例えば、モニタ端子ＭｏｎｉｔｏｒｐおよびＭｏｎｉｔｏｒｎから出力される電流により、可変抵抗部３１ａおよび３１ｂと、ＮＭＯＳ４２および６１と、ＰＭＯＳ４５および６２との出来栄えを評価することができる。またモニタ端子ＭｏｎｉｔｏｒｐおよびＭｏｎｉｔｏｒｎから出力される電流値のそれぞれと、出力端子ＯＵＴから出力される電流とを比較することにより、さらなる評価も可能である。例えば、ＮＭＯＳ４１および４２のカレントミラー回路と、ＰＭＯＳ４４および４５のカレントミラー回路との各々について、アーリー電圧差によるカレントミラー比のずれの評価、および第１の駆動回路２ａ（図１（Ａ））の出来栄えの評価が可能である。
【００６８】
なお本実施の形態においては、信号をモニタするための構成を実施の形態３の定電流回路４ｙに対して加える場合について説明したが、同様の構成が他の定電流回路に加えられてもよい。また信号をモニタするための構成が定電圧回路に設けられてもよい。例えば、実施の形態２のＰＭＯＳ３２およびＮＭＯＳ３３（図３）の各々のゲートに、電圧信号をモニタするためのモニタ端子が設けられてもよい。
【００６９】
＜実施の形態７＞
図８を参照して、本実施の形態の定電圧回路４ｖは、実施の形態２の定電圧回路４ｚ（図３）の構成に加えて、定電圧回路へテスト目的の信号を入力するための構成を有する。具体的には、定電圧回路４ｖは、テスト端子ＴｅｓｔｐおよびＴｅｓｔｎと、ヒューズ２０１および２０２とを有する。テスト端子Ｔｅｓｔｐはヒューズ２０１を介してＰＭＯＳ３２のゲートに接続されている。テスト端子Ｔｅｓｔｎはヒューズ２０２を介してＮＭＯＳ３３のゲートに接続されている。
【００７０】
本実施の形態によれば、テスト端子Ｔｅｓｔｐを用いて外部からＰＭＯＳ３２のゲートへ電圧を印加することができる。よって、テスト端子Ｔｅｓｔｐに印加される電圧と、出力端子ＯＵＴ（図１（Ａ））からの出力電流能力との関係を測定することができる。可変抵抗部３１ａの調整を上記測定結果に基づいて行うことで、比較的大きな製造ばらつきが存在していたとしても、出力電流能力の調整を高い精度で行うことができる。なお上記においてはテスト端子Ｔｅｓｔｐについて説明したが、テスト端子Ｔｅｓｔｎもほぼ同様に用いることができる。
【００７１】
また上記測定後にヒューズ２０１および２０２が切断されることで、実使用時においてテスト端子ＴｅｓｔｐおよびＴｅｓｔｎから定電圧回路４ｖへサージが入力されるのを防止することが可能である。なおヒューズ２０１および２０２の切断は、可変抵抗部３１ａおよび３１ｂの抵抗値の調整のためのヒューズ１０８の選択的な切断の工程時に一括して行われ得る。
【００７２】
なお本実施の形態においては、テストのための構成を実施の形態２の定電圧回路４ｚに対して加える場合について説明したが、同様の構成が他の定電圧回路にも加えられてもよい。またテストのための構成が定電流回路に設けられてもよい。例えば、実施の形態３のＰＭＯＳ４２およびＮＭＯＳ４５（図４（Ｂ））の各々のドレインに、第１の接続先および第２の接続先の２つの接続先を切り替えることができるスイッチが設けられてもよい。ＰＭＯＳ４２およびＮＭＯＳ４５のそれぞれの第１の接続先は可変抵抗部３１ａおよび３１ｂとされる。またＰＭＯＳ４２およびＮＭＯＳ４５のそれぞれの第２の接続先として、テスト端子ＴｅｓｔｐおよびＴｅｓｔｎが設けられる。
【００７３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００７４】
ＩＮ  入力端子、ＧＮＤ  基準電位、ＶＣＣ  電源電圧、ＣＭａ，ＣＭｂ  カレントミラー回路、ＯＵＴ  出力端子、ＶＥｎ，ＶＥｐ  電圧、ＯＵＴｎ，ＯＵＴｐ  電圧信号、ＯＵＴｉｎ，ＯＵＴｉｐ  電流出力端子、Ｔｅｓｔｎ，Ｔｅｓｔｐ  テスト端子、Ｐｒｅｏｕｔ  信号、Ｍｏｎｉｔｏｒｎ，Ｍｏｎｉｔｏｒｐ  モニタ端子、１ａ，１ｂ  出力回路、２ａ  第１の駆動回路、３ａ  ゲート電圧制御回路、４ａ，４ｖ，４ｚ  定電圧回路（出力調整回路）、４ｂ，４ｗ，４ｙ  定電流回路、５，５ａ，５ｂ，５ｃ，５ｄ  第２の駆動回路、１１，２３，２５，３２，４４，４５，４６，５１，６２  ＰＭＯＳ、１２，２４，２６，３３，４１，４２，４３，５２，６１  ＮＭＯＳ、２１，２２，１０９  インバータ、３１ａ，３１ｂ  可変抵抗部、３４ａ，３４ｂ  可変容量（出力調整回路）、４０  デジタル信号群、１０１〜１０７，１１１，１１２  抵抗、１０８，２０１，２０２  ヒューズ、１１４  スイッチ、５００  半導体デバイス駆動回路、９００  半導体スイッチング素子（電圧制御型スイッチング素子）。
【図１】
2016132431.tif 000003
【図２】
2016132431.tif 000004
【図３】
2016132431.tif 000005
【図４】
2016132431.tif 000006
【図５】
2016132431.tif 000007
【図６】
2016132431.tif 000008
【図７】
2016132431.tif 000009
【図８】
2016132431.tif 000010
【手続補正書】
【提出日】平成27年6月2日(2015.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧制御型スイッチング素子（９００）を駆動する半導体デバイス駆動回路（５００）であって、
前記電圧制御型スイッチング素子を制御する制御信号を生成する第１の駆動回路（２ａ）を備え、前記第１の駆動回路は、前記第１の駆動回路に入力される電圧信号に同期して前記制御信号を生成し、前記第１の駆動回路は、前記電圧信号の大きさに応じた出力電流能力を有し、さらに
前記第１の駆動回路へ前記電圧信号を出力する第２の駆動回路（５，５ａ〜５ｄ）を備え、前記第２の駆動回路は、前記電圧信号の大きさを調整する出力調整回路（４ａ，４ｂ，４ｖ，４ｗ，４ｙ，４ｚ，３４ａ，３４ｂ）を含み、
前記第１の駆動回路は、前記電圧信号が入力されるゲートを有する少なくとも１つの絶縁ゲート電界効果トランジスタ（１１，１２）を含み、
前記出力調整回路は、調整可能な大きさで定電圧を発生する定電圧回路（４ａ，４ｚ，４ｖ）を含み、
前記第２の駆動回路は、前記定電圧の大きさに応じた大きさで前記電圧信号を出力するインバータ（２１，２２）を含む、
半導体デバイス駆動回路。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
前記定電圧回路（４ｖ，４ｚ）は、絶縁ゲート電界効果トランジスタのソースフォロワ回路を含む、請求項１に記載の半導体デバイス駆動回路。
【請求項５】
（削除）
【請求項６】
電圧制御型スイッチング素子（９００）を駆動する半導体デバイス駆動回路（５００）であって、
前記電圧制御型スイッチング素子を制御する制御信号を生成する第１の駆動回路（２ａ）を備え、前記第１の駆動回路は、前記第１の駆動回路に入力される電圧信号に同期して前記制御信号を生成し、前記第１の駆動回路は、前記電圧信号の大きさに応じた出力電流能力を有し、さらに
前記第１の駆動回路へ前記電圧信号を出力する第２の駆動回路（５，５ａ〜５ｄ）を備え、前記第２の駆動回路は、前記電圧信号の大きさを調整する出力調整回路（４ａ，４ｂ，４ｖ，４ｗ，４ｙ，４ｚ，３４ａ，３４ｂ）を含み、
前記第２の駆動回路（５ｃ）は、定電流を発生することができる定電流回路（４ｂ）と、前記定電流が供給される抵抗（１１１，１１２）とを含み、
前記出力調整回路は、前記抵抗に接続され調整可能な大きさを有する容量（３４ａ，３４ｂ）を含む、
半導体デバイス駆動回路。
【請求項７】
（削除）
【請求項８】
（削除）
【請求項９】
（削除）
【請求項１０】
（削除）
【請求項１１】
（削除）
【請求項１２】
（削除）
【請求項１３】
（削除）
【手続補正書】
【提出日】平成29年1月12日(2017.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧制御型スイッチング素子を駆動する半導体デバイス駆動回路であって、
前記電圧制御型スイッチング素子を制御する制御信号を生成する第１の駆動回路を備え、前記第１の駆動回路は、前記第１の駆動回路に入力される電圧信号に同期して前記制御信号を生成し、前記第１の駆動回路は、前記電圧信号の大きさに応じた出力電流能力を有し、さらに
前記第１の駆動回路へ前記電圧信号を出力する第２の駆動回路を備え、前記第２の駆動回路は、前記電圧信号の大きさを調整する出力調整回路を含み、
前記第１の駆動回路は、前記電圧信号が入力されるゲートを有する少なくとも１つの絶縁ゲート電界効果トランジスタを含み、
前記出力調整回路は、調整可能な大きさで定電圧を発生する定電圧回路を含み、
前記第２の駆動回路は、前記定電圧の大きさに応じた大きさで前記電圧信号を出力するインバータを含む、
半導体デバイス駆動回路。
【請求項２】
前記定電圧回路は、絶縁ゲート電界効果トランジスタのソースフォロワ回路を含む、請求項１に記載の半導体デバイス駆動回路。
【請求項３】
電圧制御型スイッチング素子を駆動する半導体デバイス駆動回路であって、
前記電圧制御型スイッチング素子を制御する制御信号を生成する第１の駆動回路を備え、前記第１の駆動回路は、前記第１の駆動回路に入力される電圧信号に同期して前記制御信号を生成し、前記第１の駆動回路は、前記電圧信号の大きさに応じた出力電流能力を有し、さらに
前記第１の駆動回路へ前記電圧信号を出力する第２の駆動回路を備え、前記第２の駆動回路は、前記電圧信号の大きさを調整する出力調整回路を含み、
前記第２の駆動回路は、定電流を発生することができる定電流回路と、前記定電流が供給される抵抗とを含み、
前記出力調整回路は、前記抵抗に接続され調整可能な大きさを有する容量を含む、
半導体デバイス駆動回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の半導体デバイス駆動回路は電圧制御型スイッチング素子を駆動するためのものである。半導体デバイス駆動回路は、第１の駆動回路および第２の駆動回路を有する。第１の駆動回路は、電圧制御型スイッチング素子を制御する制御信号を生成する。第１の駆動回路は、第１の駆動回路に入力される電圧信号に同期して制御信号を生成する。第１の駆動回路は、電圧信号の大きさに応じた出力電流能力を有する。第２の駆動回路は第１の駆動回路へ電圧信号を出力する。第２の駆動回路は、電圧信号の大きさを調整する出力調整回路を含む。第１の駆動回路は、電圧信号が入力されるゲートを有する少なくとも１つの絶縁ゲート電界効果トランジスタを含む。出力調整回路は、調整可能な大きさで定電圧を発生する定電圧回路を含む。第２の駆動回路は、定電圧の大きさに応じた大きさで電圧信号を出力するインバータを含む。
【国際調査報告】
2016132431.tif 000011
2016132431.tif 000012