(57)【要約】  ＤＣ−ＤＣコンバータ（１）は、フィルタ回路と、スイッチング回路と、トランス（Ｔ）と、整流平滑回路（２１）とを備える。スイッチング回路は、スイッチング素子（Ｑ１，Ｑ２）の直列回路と、スイッチング素子（Ｑ３，Ｑ４）の直列回路とが並列に接続された構成である。各スイッチング素子（Ｑ１〜Ｑ４）には、キャパシタ（Ｃ３１〜Ｃ３４）を並列に接続する。キャパシタ（Ｃ３１〜Ｃ３４）の容量は、スイッチング素子（Ｑ１〜Ｑ４）の寄生容量（Ｃｄ１〜Ｃｄ４）と±５％の誤差範囲内で等しくしてある。これにより、低コストでサージ電圧によるスイッチング素子の破損を防止できるＤＣ−ＤＣコンバータを提供する。
2016132748.tif 000002
【特許請求の範囲】
【請求項１】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、
前記第３半導体スイッチおよび前記第４半導体スイッチそれぞれに並列接続された第３過電圧防止用キャパシタおよび第４過電圧防止用キャパシタと、
１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備え、
前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチおよび前記第４半導体スイッチは寄生容量を有し、
前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
前記第４過電圧防止用キャパシタの容量は、前記第４半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
ＤＣ−ＤＣコンバータ。
【請求項２】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、
前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、
前記第３半導体スイッチに並列接続された、第３抵抗素子および第３スイッチ素子の直列回路と、
前記第３半導体スイッチに印加される電圧がしきい値以上の場合、前記第３スイッチ素子をオンにする第３切替部と、
前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、
前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、
１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備えた、ＤＣ−ＤＣコンバータ。
【請求項３】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、
前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、
前記第３半導体スイッチに並列接続された第３過電圧防止用キャパシタと、
前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、
前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、
１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備え、
前記第２半導体スイッチおよび前記第３半導体スイッチは寄生容量を有し、
前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
ＤＣ−ＤＣコンバータ。
【請求項４】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、
１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備え、
前記第１半導体スイッチおよび前記第２半導体スイッチは寄生容量を有し、
前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、
前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
ＤＣ−ＤＣコンバータ。
【請求項５】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、
前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、
１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備えた、ＤＣ−ＤＣコンバータ。
【請求項６】
直流電源が接続される入力部と、
前記入力部に接続されたフィルタ回路と、
前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、
前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、
前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、
前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、
１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、
前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、
を備え、
前記第２半導体スイッチは寄生容量を有し、
前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しい、
ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフブリッジ型またはフルブリッジ型のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
特許文献１には絶縁型ＤＣ−ＤＣコンバータが記載されている。このＤＣ−ＤＣコンバータのトランスの１次側は、入力電源にＬＣ系のフィルタ回路およびスイッチング回路が順に接続された構成である。フィルタ回路とスイッチング回路との間にはカレントトランスが設けられ、このカレントトランスにより、１次側に流れる電流が検出される。そして、検出した電流が所定値以上となったとき、過電流保護制御が行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０１１３７４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載のＤＣ−ＤＣコンバータにおいて、電源投入時など、フィルタ回路にステップ状の電圧が印加された場合、フィルタ回路が有するインダクタンスによって、入力電圧を超えるサージ電圧が生じる。このサージ電圧がスイッチング回路に印加された場合、スイッチング回路を構成する直列接続されたＦＥＴがサージ電圧により破損するおそれがある。また、当該直列接続されたＦＥＴの寄生容量にばらつきがある場合、容量比のバランスが崩れる。このとき、サージ電圧がスイッチング回路に印加されると、ＦＥＴの耐圧を超えるおそれがある。このため、耐圧の大きなＦＥＴをスイッチング素子として用いる必要があり、高コストとなる、という問題がある。【０００５】
そこで、本発明の目的は、低コストでサージ電圧によるスイッチング素子の破損を防止できるＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、前記第３半導体スイッチおよび前記第４半導体スイッチそれぞれに並列接続された第３過電圧防止用キャパシタおよび第４過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第１半導体スイッチ、前記第２半導体スイッチ、前記第３半導体スイッチおよび前記第４半導体スイッチは寄生容量を有し、前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第４過電圧防止用キャパシタの容量は、前記第４半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。【０００７】
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２キャパシタの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがフルブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。【０００８】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、前記第３半導体スイッチに並列接続された、第３抵抗素子および第３スイッチ素子の直列回路と、前記第３半導体スイッチに印加される電圧がしきい値以上の場合、前記第３スイッチ素子をオンにする第３切替部と、前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路とを備えたことを特徴とする。【０００９】
この構成では、第１半導体スイッチまたは第２半導体スイッチに過電圧がかかると、第１スイッチ素子または第２スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子または第２抵抗素子により消費（放電）される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。第３半導体スイッチまたは第４半導体スイッチに過電圧がかかる場合も同様である。【００１０】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、第３半導体スイッチ及び第４半導体スイッチの直列回路とが並列に接続されて構成されたフルブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、前記第３半導体スイッチに並列接続された第３過電圧防止用キャパシタと、前記第４半導体スイッチに並列接続された、第４抵抗素子および第４スイッチ素子の直列回路と、前記第４半導体スイッチに印加される電圧がしきい値以上の場合、前記第４スイッチ素子をオンにする第４切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記フルブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第２半導体スイッチおよび前記第３半導体スイッチは寄生容量を有し、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第３過電圧防止用キャパシタの容量は、前記第３半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴する。【００１１】
この構成では、フルブリッジ回路に過電圧が印加された場合、第１過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。【００１２】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチおよび前記第２半導体スイッチそれぞれに並列接続された第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第１半導体スイッチおよび前記第２半導体スイッチは寄生容量を有し、前記第１過電圧防止用キャパシタの容量は、前記第１半導体スイッチの寄生容量と±５％の誤差範囲内で等しく、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。【００１３】
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２キャパシタの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがフルブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。【００１４】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された、第２抵抗素子および第２スイッチ素子の直列回路と、前記第２半導体スイッチに印加される電圧がしきい値以上の場合、前記第２スイッチ素子をオンにする第２切替部と、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路とを備えたことを特徴とする。【００１５】
この構成では、第１半導体スイッチまたは第２半導体スイッチに過電圧がかかると、第１スイッチ素子または第２スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子または第２抵抗素子により消費（放電）される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。【００１６】
本発明に係るＤＣ−ＤＣコンバータは、直流電源が接続される入力部と、前記入力部に接続されたフィルタ回路と、前記フィルタ回路に接続され、第１半導体スイッチ及び第２半導体スイッチの直列回路と、二つのコンデンサの直列回路とが並列に接続されて構成されたハーフブリッジ回路と、前記第１半導体スイッチに並列接続された、第１抵抗素子および第１スイッチ素子の直列回路と、前記第１半導体スイッチに印加される電圧がしきい値以上の場合、前記第１スイッチ素子をオンにする第１切替部と、前記第２半導体スイッチに並列接続された第２過電圧防止用キャパシタと、１次巻線および２次巻線を有し、前記１次巻線が前記ハーフブリッジ回路に接続されたトランスと、前記トランスの２次巻線に接続され、前記２次巻線に生じる交流電圧を整流平滑して出力する整流平滑回路と、を備え、前記第２半導体スイッチは寄生容量を有し、前記第２過電圧防止用キャパシタの容量は、前記第２半導体スイッチの寄生容量と±５％の誤差範囲内で等しいことを特徴とする。【００１７】
この構成では、ハーフブリッジ回路に過電圧が印加された場合、第１過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。
【発明の効果】
【００１８】
本発明によれば、低コストで第１半導体スイッチおよび第２半導体スイッチそれぞれに過電圧が印加されることを回避して、第１半導体スイッチおよび第２半導体スイッチの破損を防止できる。
【図面の簡単な説明】
【００１９】
【図１】実施形態１に係るＤＣ−ＤＣコンバータの回路図
【図２】実施形態２に係るＤＣ−ＤＣコンバータの回路図
【図３】実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図
【図４】実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図
【図５】実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図
【図６】実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図
【図７】実施形態３に係るＤＣ−ＤＣコンバータの回路図
【図８】実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図
【図９】実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図
【発明を実施するための形態】
【００２０】
（実施形態１）
図１は、実施形態１に係るＤＣ−ＤＣコンバータ１の回路図である。本実施形態に係るＤＣ−ＤＣコンバータ１は、フルブリッジ型のコンバータ回路である。
【００２１】
ＤＣ−ＤＣコンバータ１は入力部Ｉ１，Ｉ２および出力部Ｏ１，Ｏ２を備えている。入力部Ｉ１，Ｉ２には直流電源Ｖｉｎが接続されている。出力部Ｏ１，Ｏ２には負荷が接続されている。
【００２２】
直流電源Ｖｉｎには、スイッチ素子１２、および、コモンモードチョークコイルＣＨとバイパスキャパシタＣ１，Ｃ２とからなるフィルタ回路が順次接続されている。電源投入時、スイッチ素子１２がオンされることで、フィルタ回路にはステップ状の電圧が印加される。
【００２３】
フィルタ回路の出力側にはスイッチング回路（フルブリッジ回路）が接続されている。スイッチング回路は、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４の直列回路とが並列接続されて構成されている。スイッチング素子Ｑ１〜Ｑ４はＭＯＳ−ＦＥＴである。スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当し、スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当し、スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。
【００２４】
ＭＯＳ−ＦＥＴであるスイッチング素子Ｑ１〜Ｑ４のドレイン・ソース間には寄生容量Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃｄ４が形成される。スイッチング素子Ｑ１〜Ｑ４のゲートは駆動回路１１に接続されている。駆動回路１１は、スイッチング素子Ｑ１，Ｑ４と、スイッチング素子Ｑ２，Ｑ３とを交互にオンオフする。これにより、スイッチング回路は、フィルタ回路から入力される直流電圧を交流電圧に変換する。
【００２５】
スイッチング回路の出力側には、トランスＴの１次巻線Ｎ１が接続されている。トランスＴの２次巻線Ｎ２には整流平滑回路２１が接続されている。整流平滑回路２１は、整流ダイオード、インダクタおよびキャパシタ等から構成されている。整流平滑回路２１は、トランスＴの２次巻線Ｎ２に誘起される交流電圧を整流平滑して、出力部Ｏ１，Ｏ２に接続された負荷２２へ出力する。
【００２６】
スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４それぞれには、キャパシタＣ３１，Ｃ３２，Ｃ３３，Ｃ３４が並列に接続されている。キャパシタＣ３１，Ｃ３２は、スイッチング素子Ｑ１，Ｑ２の直列回路にサージ電圧が印加された場合に、過電圧印加によるスイッチング素子Ｑ１，Ｑ２の破損を防止する。同様に、キャパシタＣ３３，Ｃ３４は、過電圧印加によるスイッチング素子Ｑ３，Ｑ４の破損を防止する。
【００２７】
キャパシタＣ３１は、本発明に係る「第１過電圧防止用キャパシタ」に相当し、キャパシタＣ３２は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。また、キャパシタＣ３３は、本発明に係る「第３過電圧防止用キャパシタ」に相当し、キャパシタＣ３４は、本発明に係る「第４過電圧防止用キャパシタ」に相当する。
【００２８】
以下に、キャパシタＣ３１〜Ｃ３４を付加することで、スイッチング素子Ｑ１〜Ｑ４の破損を防止できる理由について説明する。
【００２９】
スイッチ素子１２をオンとし、ステップ状の電圧がフィルタ回路に印加された場合、フィルタ回路からは入力電圧を超えるサージ電圧が出力されることがある。サージ電圧は、最大で入力電圧の２倍である。
【００３０】
スイッチング素子Ｑ１，Ｑ２は同素子であるため、その寄生容量Ｃｄ１，Ｃｄ２の容量は設計上同じである。寄生容量Ｃｄ１，Ｃｄ２の容量が同じである場合、コンデンサ分圧により、スイッチング素子Ｑ１，Ｑ２には同じ電圧が印加される。このため、入力電圧の２倍のサージ電圧がスイッチング素子Ｑ１，Ｑ２の直列回路に入力されても、スイッチング素子Ｑ１，Ｑ２の接続点Ｐの電圧Ｖｐは、フィルタ回路への入力電圧をＶｉ、出力電圧をＶｏで表すと、Ｖｐ＝Ｖｏ／２＝Ｖｉとなり、スイッチング素子Ｑ１，Ｑ２それぞれには、最大でも、フィルタ回路への入力電圧Ｖｉと同じ電圧が印加される。
【００３１】
しかしながら、形成される寄生容量Ｃｄ１，Ｃｄ２には、最大で±４０％程度、バラつきが生じる場合がある。この場合、接続点Ｐの電圧Ｖｐは、電圧Ｖｉを超える電圧が印加され、スイッチング素子Ｑ１，Ｑ２の一方が破損することがある。例えば、寄生容量Ｃｄ１，Ｃｄ２の設計上の容量をＣｄｓとし、バラつきによって接続点Ｐの電圧Ｖｐは１．４Ｖｉとなり、スイッチング素子Ｑ２に過電圧が印加され、スイッチング素子Ｑ２が破損する場合がある。
【００３２】
そこで、本実施形態では、スイッチング素子Ｑ１，Ｑ２に、キャパシタＣ３１，Ｃ３２を並列接続している。キャパシタＣ３１，Ｃ３２は、寄生容量Ｃｄ１とキャパシタＣ３１との合成容量と、寄生容量Ｃｄ２とキャパシタＣ３２との合成容量との比が略１：１に近づくように、定数設計されている。詳しくは、キャパシタＣ３１は、その容量が、スイッチング素子Ｑ１の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくとなるように設定されている。また、キャパシタＣ３２は、その容量が、スイッチング素子Ｑ２の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。
【００３３】
キャパシタＣ３１の容量を、寄生容量Ｃｄｓと−５％の誤差の０．９５Ｃｄｓとし、キャパシタＣ３２の容量を、寄生容量Ｃｄｓと＋５％の誤差の１．０５Ｃｄｓとする。上述の例を用いて、寄生容量Ｃｄ１の容量が０．６Ｃｄｓ、寄生容量Ｃｄ２の容量が１．４Ｃｄｓである場合、接続点Ｐの電圧Ｖｐは、Ｖｐ＝（１／１．４＋１／１．０５）−１／｛（１／０．６＋１／０．９５）−１＋（１／１．４＋１／１．０５）−１｝*２Ｖｉ＝１．２２Ｖｉである。前記のように、キャパシタＣ３１，Ｃ３２を設けない場合、接続点Ｐの電圧Ｖｐは１．４Ｖｉであるため、キャパシタＣ３１，Ｃ３２を設けない場合と比べて電圧Ｖｐは低くなる。このように、キャパシタＣ３１，Ｃ３２を設けることで、スイッチング素子Ｑ１，Ｑ２に過電圧が印加されることを防止できる。
【００３４】
スイッチング素子Ｑ３，Ｑ４の直列回路は、スイッチング素子Ｑ１，Ｑ２の直列回路に並列接続されている。このため、スイッチング素子Ｑ３，Ｑ４の直列回路については、スイッチング素子Ｑ１，Ｑ２の直列回路と同様に説明できる。すなわち、キャパシタＣ３３は、その容量が、スイッチング素子Ｑ３の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。また、キャパシタＣ３４は、その容量が、スイッチング素子Ｑ４の設計上の寄生容量Ｃｄｓと±５％の誤差範囲内で等しくなるように設定されている。この結果、スイッチング素子Ｑ３，Ｑ４の接続点Ｑの電圧Ｖｑは、キャパシタＣ３３，Ｃ３４を設けない場合と比べて低くできる。
【００３５】
以上のように、スイッチング素子Ｑ１〜Ｑ４それぞれに、キャパシタＣ３１〜Ｃ３４を設け、各キャパシタＣ３１〜Ｃ３４の容量を、寄生容量Ｃｄ１〜Ｃｄ４の設計上の寄生容量と±５％の誤差範囲内で等しくなるようにすることで、各スイッチング素子Ｑ１〜Ｑ４に過電圧が印加されることを防止できる。その結果、スイッチング素子Ｑ１〜Ｑ４の破損を防止できる。
【００３６】
（実施形態２）
図２は、実施形態２に係るＤＣ−ＤＣコンバータ２の回路図である。図２では、各スイッチング素子Ｑ１〜Ｑ４の寄生容量Ｃｄ１〜Ｃｄ４の図示は省略している。この例では、スイッチング素子Ｑ１〜Ｑ４への過電圧印加を防止する回路構成が、実施形態１と相違する。以下、その相違点について説明する。
【００３７】
ＤＣ−ＤＣコンバータ２では、スイッチング回路のスイッチング素子Ｑ１，Ｑ４に、放電用スイッチ回路が並列に接続されている。詳しくは、スイッチング素子Ｑ１に対し、ツェナーダイオードＤ１および抵抗Ｒ１１の直列回路と、抵抗Ｒ１２およびスイッチＳ１の直列回路とが、並列に接続されている。スイッチＳ１はトランジスタであり、そのベースは、ツェナーダイオードＤ１および抵抗Ｒ１１の接続点に接続されている。同様に、スイッチング素子Ｑ４に対し、ツェナーダイオードＤ２および抵抗Ｒ２１の直列回路と、抵抗Ｒ２２およびスイッチＳ２の直列回路とが、並列に接続されている。
【００３８】
スイッチング素子Ｑ２には、キャパシタＣ４１が並列に接続されている。また、スイッチング素子Ｑ３には、キャパシタＣ４２が、並列に接続されている。
【００３９】
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
【００４０】
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。キャパシタＣ４２は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
【００４１】
ここで、ツェナーダイオードＤ１のツェナー電圧を、直流電源Ｖｉｎ以上の電圧がスイッチング素子Ｑ１のドレイン−ソース間にかかった時にスイッチＳ１がオンするような値に設定することで、スイッチング素子Ｑ１のドレイン−ソース間には直流電源Ｖｉｎ以上の電圧がかからないようにする。すなわち、スイッチング素子Ｑ１に過電圧がかかり、ツェナーダイオードＤ１がオンすると、スイッチＳ１がオンされ、スイッチング素子Ｑ１にかかる過電圧のエネルギーは抵抗Ｒ１２により消費される。これにより、スイッチング素子Ｑ１に過電圧が印加されることを防止できる。
【００４２】
スイッチング素子Ｑ３，Ｑ４の直列回路についても、スイッチング素子Ｑ１，Ｑ２の直列回路と同様に説明できる。
【００４３】
なお、ツェナーダイオードＤ１，Ｄ２それぞれのしきい値は、直流電源Ｖｉｎの電圧以上、スイッチング素子Ｑ１，Ｑ４それぞれの耐電圧未満に設定されている。
【００４４】
図３、図４、図５及び図６は、実施形態２に係る別の例のＤＣ−ＤＣコンバータの回路図である。
【００４５】
図３に示すＤＣ−ＤＣコンバータ２Ａでは、放電用スイッチ回路がスイッチング素子Ｑ２，Ｑ４に並列に接続されている点で、図２に示すＤＣ−ＤＣコンバータ２と相違する。
【００４６】
ＤＣ−ＤＣコンバータ２Ａでは、スイッチング素子Ｑ１には、キャパシタＣ４３が並列に接続されている。スイッチング素子Ｑ２には、ツェナーダイオードＤ３および抵抗Ｒ３１の直列回路と、抵抗Ｒ３２およびスイッチＳ３の直列回路とが、並列に接続されている。また、スイッチング素子Ｑ３には、ツェナーダイオードＤ４および抵抗Ｒ４１の直列回路と、抵抗Ｒ４２およびスイッチＳ４の直列回路とが、並列に接続されている。スイッチング素子Ｑ４には、キャパシタＣ４４が、並列に接続されている。
【００４７】
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４３は、本発明に係る「第１過電圧防止用キャパシタ」に相当する。
【００４８】
また、スイッチング素子Ｑ３は、本発明に係る「第４半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第３半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第４スイッチ素子」に相当する。キャパシタＣ４４は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。
【００４９】
この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
【００５０】
図４に示すＤＣ−ＤＣコンバータ２Ｂでは、放電用スイッチ回路が、スイッチング素子Ｑ１，Ｑ３に並列に接続されている。スイッチング素子Ｑ２には、キャパシタＣ４１が並列に接続されている。スイッチング素子Ｑ４には、キャパシタＣ４４が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
【００５１】
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
【００５２】
また、スイッチング素子Ｑ３は、本発明に係る「第４半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第３半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第４スイッチ素子」に相当する。キャパシタＣ４４は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。
【００５３】
図５に示すＤＣ−ＤＣコンバータ２Ｃでは、放電用スイッチ回路が、スイッチング素子Ｑ２，Ｑ４に並列に接続されている。スイッチング素子Ｑ１には、キャパシタＣ４３が並列に接続されている。スイッチング素子Ｑ３には、キャパシタＣ４２が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
【００５４】
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。キャパシタＣ４３は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第１スイッチ素子」に相当する。
【００５５】
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。キャパシタＣ４２は、本発明に係る「第３過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
【００５６】
図６に示すＤＣ−ＤＣコンバータ２Ｄでは、スイッチング素子Ｑ１〜Ｑ４の全てに、放電用スイッチ回路が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１〜Ｑ４へ過電圧が印加されることを防止できる。
【００５７】
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ１、抵抗Ｒ１１および抵抗Ｒ１２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ１２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ１は、本発明に係る「第１スイッチ素子」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第２切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第２抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第２スイッチ素子」に相当する。
【００５８】
また、スイッチング素子Ｑ３は、本発明に係る「第３半導体スイッチ」に相当する。スイッチング素子Ｑ４は、本発明に係る「第４半導体スイッチ」に相当する。ツェナーダイオードＤ４、抵抗Ｒ４１および抵抗Ｒ４２は、本発明に係る「第３切替部」に相当する。抵抗Ｒ４２は、本発明に係る「第３抵抗素子」に相当する。スイッチＳ４は、本発明に係る「第３スイッチ素子」に相当する。ツェナーダイオードＤ２、抵抗Ｒ２１および抵抗Ｒ２２は、本発明に係る「第４切替部」に相当する。抵抗Ｒ２２は、本発明に係る「第４抵抗素子」に相当する。スイッチＳ２は、本発明に係る「第４スイッチ素子」に相当する。
【００５９】
（実施形態３）
図７は、実施形態３に係るＤＣ−ＤＣコンバータ３の回路図である。本実施形態に係るＤＣ−ＤＣコンバータ３は、キャパシタＣ５１，Ｃ５２の直列回路と、スイッチング素子Ｑ１，Ｑ２の直列回路とが並列接続されたハーフブリッジ回路である。
【００６０】
ＤＣ−ＤＣコンバータ３では、ハイサイド側のスイッチング素子Ｑ１に放電用スイッチ回路が並列に接続されている。すなわち、ツェナーダイオードＤ５および抵抗Ｒ５１の直列回路と、抵抗Ｒ５２およびスイッチＳ５の直列回路とが、スイッチング素子Ｑ１に並列に接続されている。また、ローサイド側のスイッチング素子Ｑ２に、キャパシタＣ６１が並列に接続されている。
【００６１】
この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
【００６２】
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ５、抵抗Ｒ５１および抵抗Ｒ５２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ５２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ５は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ６１は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
【００６３】
図８および図９は、実施形態３に係る別の例のＤＣ−ＤＣコンバータの回路図である。
【００６４】
図８に示すＤＣ−ＤＣコンバータ３Ａでは、放電用スイッチ回路が、スイッチング素子Ｑ２に並列に接続されている。スイッチング素子Ｑ１には、キャパシタＣ６２が並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
【００６５】
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。キャパシタＣ６２は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ６、抵抗Ｒ６１および抵抗Ｒ６２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ６２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ６は、本発明に係る「第１スイッチ素子」に相当する。
【００６６】
図９に示すＤＣ−ＤＣコンバータ３Ａでは、放電用スイッチ回路が、スイッチング素子Ｑ１，Ｑ２の両方に並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
【００６７】
この例では、スイッチング素子Ｑ１は、本発明に係る「第１半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第２半導体スイッチ」に相当する。ツェナーダイオードＤ５、抵抗Ｒ５１および抵抗Ｒ５２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ５２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ５は、本発明に係る「第１スイッチ素子」に相当する。ツェナーダイオードＤ６、抵抗Ｒ６１および抵抗Ｒ６２は、本発明に係る「第２切替部」に相当する。抵抗Ｒ６２は、本発明に係る「第２抵抗素子」に相当する。スイッチＳ６は、本発明に係る「第２スイッチ素子」に相当する。
【符号の説明】
【００６８】
Ｃ１，Ｃ２…バイパスキャパシタ
Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４…キャパシタ
Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４…キャパシタ
Ｃ５１，Ｃ５２…キャパシタ
Ｃ６１，Ｃ６２…キャパシタ
Ｃｄ１，Ｃｄ２，Ｃｄ３，Ｃｄ４…寄生容量
ＣＨ…コモンモードチョークコイル
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６…ツェナーダイオード
Ｉ１，Ｉ２…入力部
Ｎ１…１次巻線
Ｎ２…２次巻線
Ｏ１，Ｏ２…出力部
Ｐ…接続点
Ｑ…接続点
Ｑ１，Ｑ２，Ｑ３，Ｑ４…スイッチング素子
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ４１，Ｒ４２，Ｒ５１，Ｒ５２，Ｒ６１，Ｒ６２…抵抗
Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６…スイッチ
Ｔ…トランス
Ｖｉｎ…直流電源
１，２，２Ａ，２Ｂ，２Ｃ，２Ｄ，３，３Ａ，３Ｂ…ＤＣ−ＤＣコンバータ
１１…駆動回路
１２…スイッチ素子
２１…整流平滑回路
２２…負荷
【図１】
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【図２】
2016132748.tif 000004
【図３】
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【図４】
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【図５】
2016132748.tif 000007
【図６】
2016132748.tif 000008
【図７】
2016132748.tif 000009
【図８】
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【図９】
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【手続補正書】
【提出日】平成29年6月15日(2017.6.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２半導体スイッチの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがフルブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この構成では、フルブリッジ回路に過電圧が印加された場合、第２過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。第３半導体スイッチおよび第４半導体スイッチについても同様である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この構成では、第１半導体スイッチおよび第２半導体スイッチの寄生容量にバラつきがあっても、第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタを付加することで、第１半導体スイッチ側と第２半導体スイッチ側の容量比を１：１に近づけることができる。第１過電圧防止用キャパシタおよび第２過電圧防止用キャパシタの容量は、第１半導体スイッチおよび第２半導体スイッチの寄生容量と、同一または誤差が５％以下としているが、ここで、寄生容量は、設計上、第１半導体スイッチおよび第２半導体スイッチに形成される寄生容量である。このため、フィルタ回路からサージ電圧が出力され、それがハーフブリッジ回路に印加された場合であっても、第１半導体スイッチおよび第２半導体スイッチの一方にアンバランスな過電圧が印加されることがなく、第１半導体スイッチおよび第２半導体スイッチの破損を抑制できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この構成では、ハーフブリッジ回路に過電圧が印加された場合、第２過電圧防止用キャパシタを設けた第２半導体スイッチよりも、第１半導体スイッチに過電圧がかかりやすい。第１半導体スイッチに過電圧がかかると、第１スイッチ素子がオンされ、過電圧のエネルギーは第１抵抗素子により消費される。これにより、第１半導体スイッチおよび第２半導体スイッチに過電圧が印加されることを防止できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
ＤＣ−ＤＣコンバータ１は入力部Ｉ１，Ｉ２および出力部Ｏ１，Ｏ２を備えている。入力部Ｉ１，Ｉ２には直流電源Ｖｉｎが接続されている。出力部Ｏ１，Ｏ２には負荷２２が接続されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図３に示すＤＣ−ＤＣコンバータ２Ａでは、放電用スイッチ回路がスイッチング素子Ｑ２，Ｑ３に並列に接続されている点で、図２に示すＤＣ−ＤＣコンバータ２と相違する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第１スイッチ素子」に相当する。キャパシタＣ４３は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
この例では、スイッチング素子Ｑ１は、本発明に係る「第２半導体スイッチ」に相当する。スイッチング素子Ｑ２は、本発明に係る「第１半導体スイッチ」に相当する。キャパシタＣ４３は、本発明に係る「第２過電圧防止用キャパシタ」に相当する。ツェナーダイオードＤ３、抵抗Ｒ３１および抵抗Ｒ３２は、本発明に係る「第１切替部」に相当する。抵抗Ｒ３２は、本発明に係る「第１抵抗素子」に相当する。スイッチＳ３は、本発明に係る「第１スイッチ素子」に相当する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
図９に示すＤＣ−ＤＣコンバータ３Ｂでは、放電用スイッチ回路が、スイッチング素子Ｑ１，Ｑ２の両方に並列に接続されている。この回路構成であっても、各スイッチング素子Ｑ１，Ｑ２へ過電圧が印加されることを防止できる。
【国際調査報告】
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