(57)【要約】  交流電路（１）を開閉する開閉接点（２）と、交流電路（１）の漏洩電流を検出する零相電流器（３）と、交流電路（１）から供給された電力を定電圧の電力に降圧する降圧回路（５３）と、降圧回路（５３）より電源供給され、零相変流器（３）の検出信号に基づいて漏電を検出する漏電検出回路（６）と、降圧回路（５３）より電源供給され、漏電検出回路（６）に駆動されて開閉接点（２）を開離させる引き外し装置（４）と、降圧回路（５３）の入力側の線間に設けられ、降圧回路（５３）の入力電圧が所定値に達したとき導通するサイリスタ（５４ａ）と、降圧回路（５３）の正極側にカソードを向けて設けられ、サイリスタ（５４ａ）と直列体をなす第１のツェナーダイオード（５４ｂ）とを備えた。
2016067378.tif 000002
【特許請求の範囲】
【請求項１】
電路を開閉する開閉接点と、前記電路の漏洩電流を検出する漏洩電流検出器と、前記電路から供給された電力を低電圧の電力に降圧する降圧回路と、前記降圧回路より電源供給され、前記漏洩電流検出器の検出信号に基づいて漏電を検出する漏電検出回路と、前記漏電検出回路に駆動されて前記開閉接点を開離させる引き外し装置と、前記降圧回路の入力側の線間に設けられ、前記降圧回路の入力電圧が所定値に達したとき導通するスイッチング素子と、前記降圧回路の正極側にカソードを向け設けられ、前記スイッチング素子と直列体をなす第１のツェナーダイオードと、を備えた漏電遮断器。
【請求項２】
前記電路は直流電路であり、スイッチング素子は自己消弧型スイッチング素子であることを特徴とする請求項１に記載の漏電遮断器。
【請求項３】
前記電路は交流電路であり、スイッチング素子はサイリスタであることを特徴とする請求項１に記載の漏電遮断器。
【請求項４】
前記降圧回路は、前記電路から供給される電圧の正側にドレインが接続された電界効果トランジスタと、この電界効果トランジスタのドレインとゲートとの間に接続された第１の抵抗及び第２の抵抗の直列体と、前記電界効果トランジスタのゲートにカソードが接続され、前記電路の負極側にアノードが接続された第２のツェナーダイオードと、前記第１の抵抗及び前記第２の抵抗の接続点に一端が接続され、他端がスイッチング素子のゲートに接続された第３の抵抗と、前記ゲートに一端が接続され、他端が前記電路の負極側に接続された第４の抵抗と、を備えたことを特徴とする請求項１ないし請求項３のいずれか１項に記載の漏電遮断器。
【請求項５】
前記降圧回路は、前記電路から供給される電圧の正側にドレインが接続された電界効果トランジスタと、この電界効果トランジスタのドレインとゲートとの間に接続された第１の抵抗及び第２の抵抗の直列体と、前記電界効果トランジスタのゲートおよび前記スイッチング素子にカソードが接続され、前記電路の負極側にアノードが接続された前記第１のツェナーダイオードと、前記第１の抵抗及び前記第２の抵抗の接続点に一端が接続され、他端がスイッチング素子のゲートに接続された第３の抵抗と、前記ゲートに一端が接続され、他端が前記電路の負極側に接続された第４の抵抗と、備えたことを特徴とする請求項１ないし請求項３のいずれか１項に記載の漏電遮断器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電路の漏洩電流が所定値以上になったとき、この電路を開放する漏電遮断器に関し、特に漏電遮断器の動作電源に関するものである。
【背景技術】
【０００２】
この種の漏電遮断器に内蔵される電源回路は、交流電路から供給された交流電圧（例えばＡＣ１００Ｖ）を整流回路により直流電圧に変換した後、整流された直流電圧を降圧回路により、より低い電圧（例えば、ＤＣ２４Ｖ）に変換し、漏電検出回路や引き外し装置に駆動電源を供給するものである。
このような電源回路では、交流電路に落雷やアーク接地等により生じるサージ電圧や電磁接触器やリレーの開閉により生じる開閉サージなどの瞬時的又は断続的なサージ電圧（例えば数キロボルト）から漏電検出回路や引き外し装置を保護する必要がある。
その保護手段としては、整流回路の出力電圧からサージ電圧を検出する電圧検出回路と、この電圧検出回路がサージ電圧を検出したとき降圧回路の出力電圧を昇圧させる昇圧回路と、降圧回路の出力側に設けられ、降圧回路の出力電圧が所定の値に達したときサージ電流を吸収する電流吸収回路を設けた電源回路が知られている（例えば、特許文献１参照）。
また、別のサージ電圧の保護手段としては、整流回路と降圧回路の間に過電圧吸収手段を設けたものがある。より詳細には、ツェナーダイオードを用い交流回路に侵入したサージ電圧を検出する過電圧検出回路と、降圧回路の入力部の両端にサイリスタとコンデンサの直列体を並列接続し、過電圧検出回路がサージ電圧を検出した場合に、サイリスタをオンさせてサージ電圧をコンデンサに吸収させるものがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９５１２５号公報（図１）
【特許文献２】特開２００９−１９５０３３号公報（図５）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の漏電遮断器の電源回路では、サージ電圧が誘起された場合、昇圧回路により降圧回路の出力電圧を昇圧させ、降圧回路の出力電圧が所定の値に達したときサージ電流を吸収する電流吸収回路に電流を通過させることで一定の電圧にクランプされ、漏電検出回路を構成する部品が過電圧により故障することを防止している。この場合、降圧回路を構成するＭＯＳ−ＦＥＴでサージをバイパスするため、許容損失の大きい大形のＭＯＳ−ＦＥＴが必要となるという問題があった。
また、特許文献１における整流回路と降圧回路の間に特許文献２に記載の保護手段を設けることも考えられる。しかしながら、サージ電圧が印加されたとき、サイリスタはサージをバイパスするため、サージ電圧のほとんどは整流回路より交流電路側に設けられた入力抵抗が負担することとなる。従って、サイリスタのアノードとカソード間の電圧である整流回路の出力電圧はサイリスタのオン電圧（例えば、２Ｖ）と等しくなり、ＭＯＳ−ＦＥＴのゲートとソース間の電圧はＭＯＳ−ＦＥＴのゲート・スレッショルド電圧（例えば、４Ｖ）以下となる。そうすると、降圧回路の出力電圧は、例えば、０Ｖまで低下してしまい引き外し装置を駆動できなくなり、漏電遮断器としての機能を喪失する恐れがあるという問題が生じる。【０００５】
この発明は、上述のような課題を解決するためになされたもので、最大許容損失が小さいＭＯＳ−ＦＥＴの使用を可能とし、漏電遮断器の小形化を図ることを目的とするものである。
【課題を解決するための手段】
【０００６】
この発明は、電路を開閉する開閉接点と、電路の漏洩電流を検出する漏洩電流検出器と、電路から供給された電力を低電圧の電力に降圧する電源回路と、電源回路より電源供給され、漏洩電流検出器の検出信号に基づいて漏電を検出する漏電検出回路と、漏電検出回路に駆動されて開閉接点を開離させる引き外し装置と、電源回路の入力側の線間に設けられ、電源回路の入力電圧が所定値に達したとき導通するスイッチング素子と、電源回路の正極側にカソードを向け設けられ、スイッチング素子と直列体をなす第１のツェナーダイオードとを備えたものである。
【発明の効果】
【０００７】
この発明によれば、電路に重畳されたサージ電圧が、降圧回路の入力側に設けられたスイッチング素子と第１のツェナーダイオードの直列体でバイパスされるので、降圧回路に最大許容損失が小さく外形が小さい部品を使用でき、漏電遮断器の小形化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１における電源回路を用いた漏電遮断器の構成を示す回路図である。
【図２】この発明の実施の形態２における電源回路を用いた漏電遮断器の構成を示す回路図である。
【図３】この発明の実施の形態３における電源回路を用いた直流用の漏電遮断器の構成を示す回路図である。
【図４】この発明の実施の形態４における電源回路を用いた直流用の漏電遮断器の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は本発明の実施の形態１における電源回路を用いた漏電遮断器の構成を示す回路図である。
図１において、漏電遮断器１００は、交流電路１を開閉する開閉接点２と、交流電路１中に挿入された零相変流器３に接続され、その検出信号に基づいて漏電を検出する漏電検出回路６と、この漏電検出回路６の出力信号によりトランジスタ８を介して付勢される引き外しコイル４ａとこの引き外しコイル４ａの付勢時に開閉接点２を開離駆動する引き外し機構４ｂとを有する引き外し装置４と、漏電検出回路６と引き外し装置４の両方に給電する電源回路５とを有している。
【００１０】
電源回路５は、交流電路１から入力される交流電圧を所定の直流電圧に変換して引き外しコイル４ａに励磁電流を供給するとともに、定電圧回路７により電源回路５の出力電圧より低い所定の電圧に変換し漏電検出回路６へ供給する。
【００１１】
以下、電源回路５の詳細について説明する。
電源回路５は、交流電路１に接続され、交流電路１から電流を制限する抵抗すなわち電流制限回路５１と、この電流制限回路５１の後段に接続され、ダイオードブリッジによる交流電圧を直流電圧に変換する整流回路５２と、この整流回路５２の出力側に設けられ、整流回路５２からの直流電圧をより低い直流電圧に降圧する降圧回路５３と、整流回路５２および降圧回路５３の間に設けられ、交流電路１からのサージ電圧を吸収するサージ吸収回路５４と、を有している。
【００１２】
降圧回路５３は、整流回路５２の出力の正極にドレインが接続された電界効果トランジスタ５３ａ（以下、ＦＥＴと記す）と、このＦＥＴ５３ａのゲートにカソードが接続され、アノードが整流回路５２の出力の負極に接続された第２のツェナーダイオード５３ｂと、ＦＥＴ５３ａのドレインに一端が接続された第１の抵抗５３ｃと、この第１の抵抗５３ｃの他端に一端が接続され、他端が第２のツェナーダイオード５３ｂのカソードに接続された第２の抵抗５３ｄと、から構成されている。
【００１３】
サージ吸収回路５４は、整流回路５２の出力の正極とＦＥＴ５３ａのドレインとの接続点にアノードが接続されたサイリスタ５４ａ、すなわち、スイッチング素子と、このサイリスタ５４ａのカソードにカソードが接続され、アノードが整流回路５２の出力の負極に接続された第１のツェナーダイオード５４ｂと、サイリスタ５４ａのゲートに一端が接続され、他端が第１の抵抗５３ｃと第２の抵抗５３ｄとの接続点に接続された第３の抵抗５４ｃと、サイリスタ５４ａのゲートに一端が接続され、他端が第１のツェナーダイオード５４ｂのアノードに接続された第４の抵抗５４ｄと、から構成されている。
【００１４】
なお、サイリスタ５４ａが整流回路５２の出力の正極側、第１のツェナーダイオード５４ｂが整流回路５２の出力の負極側に設けられているが、第１のツェナーダイオード５４ｂを整流回路５２の出力の正極側、サイリスタ５４ａを整流回路の出力の負極側に設けてもよい。この場合、サージ電圧を検出する手段はサイリスタ５４ａのみとなる。
また、サイリスタ５４ａは、これに限らず、例えば、ＭＯＳＦＥＴ、ＩＧＢＴやバイポーラトランジスタなどのスイッチング素子で構成することが可能である。
また、引き外しコイル４ａおよびトランジスタ８は降圧回路５３の出力に接続された例で示したが、整流回路５２の出力に接続してもよい。
【００１５】
次に動作について説明する。
まず、サージ電圧の印加がない通常状態の場合について説明する。
交流電路１から交流電圧（例えば、ＡＣ１００Ｖ〜４４０Ｖ程度）が供給されると交流電流Ｉａが電流制限回路５１に流れ、整流回路５２によって直流電圧Ｖａに変換される。
この直流電圧Ｖａは、整流回路５２からの出力の直流電圧Ｖａが直列接続された第１の抵抗５３ｃ、第２の抵抗５３ｄ、および第２のツェナーダイオード５３ｂによって分圧される。そして、第２の抵抗５３ｄおよび第２のツェナーダイオード５３ｂの直列体の両端電圧を電圧Ｖｃとする。
【００１６】
そうすると、サイリスタ５４ａのゲートに印加されるゲート印加電圧Ｖｂは、電圧Ｖｃをさらに第３の抵抗５４ｃと第４の抵抗５４ｄとによって分圧された第４の抵抗５４ｄの両端電圧となる。
サイリスタ５４ａがターンオンするには、
Ｖｂ＞（第１のツェナーダイオード５４ｂのツェナー電圧）＋（サイリスタ５４ａのゲートトリガ電圧）      （１）
を満足する必要がある。
【００１７】
ここで、式（１）を満足するゲート印加電圧Ｖｂの値は、次の式（２）より求めることができる。なお、Ｒｆは第４の抵抗５４ｄの抵抗値、Ｉｅは第３の抵抗５４ｃおよび抵抗５４ｄを流れる電流である。
Ｖｂ＝Ｒｆ×Ｉｅ                            （２）
さらに、式（２）に代入する電流Ｉｅについては、以下に示す式（３）〜式（５）からなる３元連立方程式を解いて求めることができる。
Ｉｃ＝Ｉｄ＋Ｉｅ                            （３）
Ｖａ−Ｖｚ＝Ｒｃ×Ｉｃ＋Ｒｄ×Ｉｄ          （４）
Ｖａ＝（Ｒｅ＋Ｒｆ）×Ｉｅ＋Ｒｃ×Ｉｃ      （５）
ここで、Ｉｃは第１の抵抗５３ｃを流れる電流、Ｉｄは第２の抵抗５３ｄを流れる電流、Ｖｚは第２のツェナーダイオード５３ｂのツェナー電圧である。
【００１８】
今、例えば、交流電路１の出圧がＡＣ４４０Ｖのとき整流回路５２の出力の直流電圧Ｖａは最大値がおよそ６２２Ｖとなり、第２のツェナーダイオード５３ｂのツェナー電圧Ｖｚを２０Ｖ、第１の抵抗５３ｃの抵抗値Ｒｃを１．８ＭΩ、第２の抵抗５３ｄの抵抗値Ｒｄを８３ｋΩ、第３の抵抗５４ｃの抵抗値Ｒｅを５．６ｋΩ、第４の抵抗５４ｄの抵抗値Ｒｆを５１ｋΩとし、これらを式（３）から式（５）に代入すると、
Ｉｃ＝Ｉｄ＋Ｉｅ      （３’）
６２２−２０＝１．８×１０６×Ｉｃ＋８３×１０３×Ｉｅ      （４’）
６２２＝（５．６×１０３＋５１×１０３）×Ｉｅ＋１．８×１０６×Ｉｃ    （５’）
となる。この（３’）から（５’）に示す３元連立方程式をＩｅについて解くと、Ｉｅ＝０．３４ｍＡとなる。さらに、このＩｅの値を、式（２）に代入すれば、
Ｖｂ＝５１×１０３×０．３４×１０−３＝１７．５Ｖ
となる。
【００１９】
この時、サイリスタ５４ａのゲートトリガ電圧を２Ｖとすれば、サイリスタ５４ａがターンオンする電圧＝２Ｖ＋２０Ｖ＝２２Ｖであり、ゲート印加電圧Ｖｂ（１７．５Ｖ）は２２Ｖより小さい電圧のため、サイリスタ５４ａのゲート印加電圧Ｖｂはターンオンする電位に達せずサイリスタ５４ａのアノードとカソード間は導通しない。
【００２０】
一方、直流電圧Ｖａによって第１の抵抗５３ｃ、第２の抵抗５３ｄを介し、第２のツェナーダイオード５３ｂへ電流Ｉｄが流れる。これによってＦＥＴ５３ａのゲート電圧は第２のツェナーダイオード５３ｂのツェナー電圧となり、ＦＥＴ５３ａのゲート・スレッショルド電圧を考慮すると、降圧回路５３の出力の電圧Ｖｄは、
Ｖｄ≒（第２のツェナーダイオード５３ｂのツェナー電圧）−（ＦＥＴ５３ａのゲート・スレッショルド電圧）
となる。
ここで第２のツェナーダイオード５３ｂのツェナー電圧を２０Ｖとし、ＦＥＴ５３ａのゲート・スレッショルド電圧を５Ｖとしたとき、電源回路の出力の電圧Ｖｃは、Ｖｃ≒２０−５＝１５Ｖとなる。
【００２１】
電源回路５の出力の電圧Ｖｄは引き外しコイル４ａ及び定電圧回路７に電源が給電（例えば１５Ｖ）され、定電圧回路７は電源回路５の出力電圧を降圧して漏電検出回路６に所定の一定電圧（例えばＤＣ５Ｖ）を給電する。
【００２２】
このような給電状態において、交流電路１に漏電が発生した場合は、零相変流器３の出力に信号が発生し、漏電検出回路６により零相変流器３の出力信号レベルが所定の基準値を超えたことを判別し、漏電トリップ信号をトランジスタ８に出力する。トランジスタ８はその出力によりオンとなり電源回路５からトランジスタ８を介して引き外しコイル４ａに励磁電流が流れ、引き外し機構４ｂが動作することにより、開閉接点２が開路する。
【００２３】
次に、交流電路１にサージ電圧が重畳された場合について説明する。
交流電圧にサージ電圧（例えば、数ｋＶ）が重畳されると、整流回路５２により直流電圧Ｖａに整流されたサージ電圧が現れる。整流回路５２の直流電圧Ｖａは、直列接続された第１の抵抗５３ｃ、第２の抵抗５３ｄ、および第２のツェナーダイオード５３ｂによって分圧される。そして、第２の抵抗５３ｄおよび第２のツェナーダイオード５３ｂの直列体の両端電圧を電圧Ｖｃとする。サイリスタ５４ａのゲートに印加されるゲート印加電圧Ｖｂは、電圧Ｖｃをさらに第３の抵抗５４ｃと第４の抵抗５４ｄによって分圧した５４ｄの両端の電圧となる。
【００２４】
交流電路１にサージ電圧１ｋＶが印加されたとき、整流回路５２の出力の直流電圧Ｖａの最大値はおよそ１ｋＶとなる。これらを式（３）から式（５）に代入すると、
Ｉｃ＝Ｉｄ＋Ｉｅ      （３’’）
１０００−２０＝１．８×１０６×Ｉｃ＋８３×１０３×Ｉｅ            （４’’）
１０００＝（５．６×１０３＋５１×１０３）×Ｉｅ＋１．８×１０６×Ｉｃ      （５’’）
となり、この（３’’）から（５’’）に示す３元連立方程式をＩｅについて解くと、Ｉｅ＝０．４６ｍＡとなる。このＩｅの値を、式（２）に代入すれば、
Ｖｂ＝５１×１０３×０．４６×１０−３＝２３．７Ｖ
となる。
【００２５】
この時、サイリスタ５４ａのゲートトリガ電圧を２Ｖとすれば、サイリスタ５４ａがターンオンする電圧＝２Ｖ＋２０Ｖ＝２２Ｖであり、ゲート印加電圧Ｖｂ（２３．７Ｖ）は２２Ｖより高い電圧となるため、サイリスタ５４ａのゲート印加電圧Ｖｂはターンオンする電位に達しサイリスタ５４ａのアノードとカソード間は導通する。
【００２６】
サイリスタ５４ａがターンオンした状態における整流回路５２の出力の直流電圧Ｖａは、
Ｖａ＝サイリスタ５４ａのゲート・スレッショルド電圧＋第１のツェナーダイオード５４ｂのツェナー電圧
で一定に保たれる。
サイリスタ５４ａのオン電圧は２Ｖ、第１のツェナーダイオード５４ｂのツェナー電圧は２０Ｖであるので、Ｖａ＝２＋２０＝２２Ｖとなる。この直流電圧Ｖａによって第１の抵抗５３ｃ、第２の抵抗５３ｄを介して第２のツェナーダイオード５３ｂへ電流Ｉｄが流れる。これによってＦＥＴ５３ａのゲート電圧は、第２のツェナーダイオード５３ｂのツェナー電圧となり、ＦＥＴ５３ａのＯＮ電圧を考慮すると、降圧回路５３の出力の電圧Ｖｄは、
Ｖｄ≒（第２のツェナーダイオード５３ｂのツェナー電圧）−（ＦＥＴ５３ａのゲート・スレッショルド電圧）
となる。
ここで第２のツェナーダイオード５３ｂのツェナー電圧は２０Ｖ、ＦＥＴ５３ａのゲート・スレッショルド電圧は５Ｖであるので、降圧回路５３の出力の電圧Ｖｃは、Ｖｃ≒２０−５＝１５Ｖとなる。
【００２７】
このように、サイリスタ５４ａがターンオンした状態でも降圧回路５３の出力の電圧Ｖｄは、引き外しコイル４ａ及び定電圧回路７に電源が給電（例えば、１５Ｖ）され、定電圧回路７は電源回路５の出力電圧を降圧して漏電検出回路６に所定の一定電圧（例えば、ＤＣ５Ｖ）を給電することができる。
【００２８】
よって、交流電路１にサージ電圧が重畳され、サージ吸収回路５４のサイリスタ５４ａが導通しサージ電圧を吸収している時に交流電路１に漏電が発生したとしても、零相変流器３の出力に発生した信号を漏電検出回路６で判定し、所定の基準値を超えた場合には、漏電検出回路６が漏電トリップ信号をトランジスタ８に出力する。そして、この出力によりトランジスタ８はオンとなり電源回路５からトランジスタ８を介して引き外しコイル４ａに励磁電流が流れ、引き外し機構４ｂが動作するので、開閉接点２を開路させることができる。
【００２９】
また、サイリスタ５４ａが導通しサージ電圧をサージ吸収回路５４が吸収した後、整流回路５２の出力の直流電圧Ｖａが、第１のツェナーダイオード５４ｂのツェナー電圧（例えば、２０Ｖ）以下となると、第１のツェナーダイオード５４ｂを流れる電流Ｉｂが、サイリスタ５４ａのターンオフ電流以下になるため（例えば、数μＡ）サイリスタ５４ａはターンオフし、非導通となる。
【００３０】
本実施の形態によれば、降圧回路５３より電源供給され、零相変流器３の検出信号に基づいて漏電を検出する漏電検出回路６と、降圧回路５３より電源供給され、漏電検出回路６に駆動されて開閉接点を開離させる引き外し装置４と、降圧回路５３の入力側の線間に設けられ、降圧回路５３の入力電圧が所定値に達したとき導通するサイリスタ５４ａと、降圧回路５３の正極側にカソードを向け設けられ、サイリスタ５４ａと直列体をなす第１のツェナーダイオード５４ｂとを備え、交流電路１に重畳されたサージ電圧はサイリスタ５４ａと第１のツェナーダイオード５４ｂの直列体でバイパスされるので、降圧回路５３を構成するＦＥＴは最大許容損失が小さく外形が小さいものが使用可能となり漏電遮断器の小形化を図ることができる。
【００３１】
また、サージ電圧が交流電路１に重畳されたとき、サージ電圧はサイリスタ５４ａと第１のツェナーダイオード５４ｂの直列体でバイパスされ、サイリスタ５４ａがターンオンしたときも降圧回路５３の出力電圧は維持されるので、漏電検出回路６および引き外し装置４を動作させることができる。
【００３２】
また、サージ電圧検出のための第１のツェナーダイオード５４ｂはツェナー電圧が低電圧のもので回路を構成できるので、漏電遮断器の小形化を図ることができる。
【００３３】
実施の形態２．
図２は本発明の実施の形態２における電源回路を用いた漏電遮断器の構成を示す回路図である。
本実施の形態の漏電遮断器１０１は、実施の形態１における第１のツェナーダイオード５４ｂを省略し、第２のツェナーダイオード５３ｂで兼用させたものであり、上述した実施の形態１と同様な種々の効果を奏するものである。
【００３４】
図２において、漏電遮断器１０１における電源回路５では、実施の形態１で使用していた第１のツェナーダイオード５４ｂを削除したので、サイリスタ５４ａのカソードは、第２の抵抗５３ｄと第２のツェナーダイオード５３ｂとの接続点に接続されている。その他の構成については、実施の形態１と同様であるので、詳細説明は省略する。
【００３５】
次に動作について説明する。
まず、サージ電圧の印加がない通常状態の場合について説明する。
交流電路１から交流電圧（例えば、ＡＣ１００Ｖ〜４４０Ｖ程度）が供給されると交流電流Ｉａが電流制限回路５１に流れ、整流回路５２によって直流電圧Ｖａに変換される。
この直流電圧Ｖａは、整流回路５２からの直流電圧Ｖａが直列接続された第１の抵抗５３ｃ、第２の抵抗５３ｄ、および第２のツェナーダイオード５３ｂによって分圧される。そして、第２の抵抗５３ｄおよび第２のツェナーダイオード５３ｂの直列体の両端電圧を電圧Ｖｃとする。
【００３６】
そうすると、サイリスタ５４ａのゲートに印加されるゲート印加電圧Ｖｂは、電圧Ｖｃをさらに第３の抵抗５４ｃと第４の抵抗５４ｄとによって分圧された第４の抵抗５４ｄの両端電圧となる。
一方、サイリスタ５４ａがターンオンするには、サイリスタ５４ａのカソードが、第２の抵抗５３ｄと第２のツェナーダイオード５３ｂとの接続点に接続されているので、以下の式（６）を満足する必要がある。
Ｖｂ＞（第２のツェナーダイオード５３ｂのツェナー電圧）＋（サイリスタ５４ａのゲートトリガ電圧）      （６）
【００３７】
ここで、式（６）を満足するゲート印加電圧Ｖｂの値は、実施の形態１と同じく式（３）〜式（５）からなる３元連立方程式を解いて電流Ｉｅ求め、このＩｅの値を式（２）に代入することに求めることができる。
実施の形態１と同じく、第１の抵抗５３ｃの抵抗値Ｒｃを１．８ＭΩ、第２の抵抗５３ｄの抵抗値Ｒｄを８３ｋΩ、第３の抵抗５４ｃの抵抗値Ｒｅを５．６ｋΩ、第４の抵抗５４ｄの抵抗値Ｒｆを５１ｋΩ、第２のツェナーダイオード５３ｂのツェナー電圧を２０Ｖとする。
実施の形態１と同じく、電流Ｉｅは、Ｉｅ＝０．３４ｍＡとなる。このＩｅの値を、式（２）に代入すれば、
Ｖｂ＝５１×１０３×０．３４×１０−３＝１７．５Ｖ
となる。
【００３８】
この時、サイリスタ５４ａのゲートトリガ電圧を２Ｖとすれば、サイリスタ５４ａがターンオンする電圧＝２Ｖ＋２０Ｖ＝２２Ｖであり、ゲート印加電圧Ｖｂ（１７．５Ｖ）は２２Ｖより低い電圧となるため、サイリスタ５４ａのゲート印加電圧Ｖｂはターンオンする電位に達しないためにサイリスタ５４ａのアノードとカソード間は導通しない。
【００３９】
次に、交流電路１にサージ電圧が重畳された場合について説明する。
交流電圧にサージ電圧（例えば、１ｋＶ）が重畳されると、実施の形態１と同じく、Ｉｅ＝０．４６ｍＡとなる。求めたＩｅの値を、式（２）に代入すれば、
Ｖｂ＝５１×１０３×０．４６×１０−３＝２３．７Ｖ
となる。
【００４０】
この時、サイリスタ５４ａのゲートトリガ電圧を２Ｖとすれば、サイリスタ５４ａがターンオンする電圧＝２Ｖ＋２０Ｖ＝２２Ｖであり、ゲート印加電圧Ｖｂ（２３．７Ｖ）は２３．７Ｖより高い電圧となるため、サイリスタ５４ａのゲート印加電圧Ｖｂはターンオンする電位に達しサイリスタ５４ａのアノードとカソード間は導通する。
【００４１】
また、サイリスタ５４ａが導通しサージ電圧をサージ吸収回路５４が吸収した後、整流回路５２の出力の直流電圧Ｖａが、第２のツェナーダイオード５３ｂのツェナー電圧（例えば、２０Ｖ）以下となると、第２のツェナーダイオード５３ｂを流れる電流Ｉｂが、サイリスタ５４ａのターンオフ電流以下になるため（例えば、数μＡ）サイリスタ５４ａはターンオフし、非導通となる。
その他の動作については、実施の形態１と同様なので、説明は省略する。
【００４２】
本実施の形態によれば、降圧回路５３より電源供給され、零相変流器３の検出信号に基づいて漏電を検出する漏電検出回路６と、降圧回路５３より電源供給され、漏電検出回路６に駆動されて開閉接点を開離させる引き外し装置４と、降圧回路５３の入力側の線間に設けられ、降圧回路５３の入力電圧が所定値に達したとき導通するサイリスタ５４ａと、降圧回路５３の正極側にカソードを向け設けられ、サイリスタ５４ａと直列体をなす第２のツェナーダイオード５３ｂとを備え、交流電路１に重畳されたサージ電圧はサイリスタ５４ａと第２のツェナーダイオード５３ｂの直列体でバイパスされるので、降圧回路５３を構成するＦＥＴは最大許容損失が小さく外形が小さいものが使用可能となり漏電遮断器の小形化を図ることができる。
【００４３】
また、第２のツェナーダイオード５３ｂのカソードとサイリスタ５４ａのカソードを接続したので、第２のツェナーダイオード５３ｂがサイリスタ５４ａとの直列体を構成したので、使用部品を削減でき漏電遮断器の小形化を図ることができる。
【００４４】
実施の形態３．
図３は本発明の実施の形態３における電源回路を用いた直流用の漏電遮断器の構成を示す回路図である。
図３において、本実施の形態の漏電遮断器１０２は、実施の形態１におけるサージ吸収回路５４を直流用の漏電遮断器に適用したものである。実施の形態１では漏洩電流検出器として零相変流器を使用したが、本実施の形態では、漏洩電流検出器として、直流の漏洩電流が検出可能なフラックスゲートセンサ３１を使用し、サイリスタ５４ａをゲートターンオフサイリスタ５４ｅに変更したものである。そして、本実施の形態も上述した実施の形態１と同様な種々の効果を奏するものである。
【００４５】
フラックスゲートセンサ３１は、図３に示すように、直流電路１１が挿通される環状のコア３１ａと、コア３１ａに巻回されたコイル３１ｂと、コイル３１ｂの磁束密度を、方向を反転させながら飽和させるようにコイル３１ｂに正負対称の矩形波にて電圧を印加する駆動回路３１ｃと、コイル３１ｂを流れるコイル電流に対応して変化する測定電圧から漏洩電流を検出する検出回路３１ｄすなわち漏電検出回路とを備える。
【００４６】
また、実施の形態１で設けていた整流回路５２は、正極と負極の逆接続時の故障防止のため、設けてもよいが、直流電路用では、必須ではないので削除し、電流制限回路５１に降圧回路５３、およびサージ吸収回路５４を直接接続している。詳細には、直流電路１１から供給される電圧の正極側に、サイリスタ５４ａのアノードとＦＥＴ５３ａのドレインが接続され、直流電路１１から供給される電圧の負極側に第１のツェナーダイオード５４ｂのアノードおよび第２のツェナーダイオード５３ｂのアノードが接続されている。
なお、ゲートターンオフサイリスタ５４ｅは、これに限らず、自己消弧型スイッチング素子であればよく、例えばＭＯＳＦＥＴ、ＩＧＢＴやバイポーラトランジスタなどで構成することが可能である。
本実施の形態における電源回路５の動作については、実施の形態１において整流回路５２により直流電圧化された後と同じであるので、説明は省略する。
【００４７】
本実施の形態によれば、降圧回路５３より電源供給され、直流電路１１の漏電を検出するフラックスゲートセンサ３１と、降圧回路５３より電源供給され、フラックスゲートセンサ３１に駆動されて開閉接点を開離させる引き外し装置４と、降圧回路５３の入力側の線間に設けられ、降圧回路５３の入力電圧が所定値に達したとき導通するサイリスタ５４ａと、降圧回路５３の正極側にカソードを向け設けられ、サイリスタ５４ａと直列体をなす第１のツェナーダイオード５４ｂとを備え、交流電路１に重畳されたサージ電圧はサイリスタ５４ａと第１のツェナーダイオード５４ｂの直列体でバイパスされるので、降圧回路５３を構成するＦＥＴは最大許容損失が小さく外形が小さいものが使用可能となり漏電遮断器の小形化を図ることができる。
【００４８】
実施の形態４．
図４は本発明の実施の形態４における電源回路を用いた直流用の漏電遮断器の構成を示す回路図である。
図４において、本実施の形態の漏電遮断器１０３は、実施の形態２におけるサージ吸収回路５４を直流用の漏電遮断器に適用したものである。実施の形態２では漏洩電流検出器として零相変流器を使用したが、本実施の形態では、漏洩電流検出器として、直流の漏洩電流が検出可能なフラックスゲートセンサ３１を使用し、サイリスタ５４ａをゲートターンオフサイリスタ５４ｅに変更したものである。そして、上述した実施の形態２と同様な種々の効果を奏するものである。
なお、本実施の形態では、実施の形態３では設けていなかった整流回路５２を正極と負極の逆接続時の故障防止のため設けている。
【００４９】
フラックスゲートセンサ３１は、図４に示すように、直流電路１１が挿通される環状のコア３１ａと、コア３１ａに巻回されたコイル３１ｂと、コイル３１ｂの磁束密度を、方向を反転させながら飽和させるようにコイル３１ｂに正負対称の矩形波にて電圧を印加する駆動回路３１ｃと、コイル３１ｂを流れるコイル電流に対応して変化する測定電圧から漏洩電流を検出する検出回路３１ｄすなわち漏電検出回路とを備える。
その他の構成は、実施の形態２と同様であるので、説明は省略する。
【００５０】
本実施の形態によれば、降圧回路５３より電源供給され、直流電路１１の漏電を検出するフラックスゲートセンサ３１と、降圧回路５３より電源供給され、フラックスゲートセンサ３１に駆動されて開閉接点を開離させる引き外し装置４と、降圧回路５３の入力側の線間に設けられ、降圧回路５３の入力電圧が所定値に達したとき導通するサイリスタ５４ａと、降圧回路５３の入力の正極側にカソードを向け設けられ、サイリスタ５４ａと直列体をなす第２のツェナーダイオード５３ｂとを備え、交流電路１に重畳されたサージ電圧はサイリスタ５４ａと第１のツェナーダイオード５４ｂの直列体でバイパスされるので、降圧回路５３を構成するＦＥＴは最大許容損失が小さく外形が小さいものが使用可能となり漏電遮断器の小形化を図ることができる。
【００５１】
また、第２のツェナーダイオード５３ｂのカソードとサイリスタ５４ａのカソードを接続したので、第２のツェナーダイオード５３ｂがサイリスタ５４ａとの直列体を構成したので、使用部品を削減でき漏電遮断器の小形化を図ることができる。
【符号の説明】
【００５２】
１  交流電路、２  開閉接点、３  零相変流器、
４  引き外し装置、４ａ  引き外しコイル、４ｂ  引き外し機構、
５  電源回路、    ５１  電流制限回路、５２  整流回路、
５３  降圧回路、５３ａ  電界効果トランジスタ（ＦＥＴ）、
５３ｂ  第２のツェナーダイオード、
５４  サージ吸収回路、５４ａ  サイリスタ、
５４ｂ  第１のツェナーダイオード、
６  漏電検出回路、７  定電圧回路、８  トランジスタ、
１００  漏電遮断器。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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