(57)【要約】  短絡耐量を維持しつつ、オン電圧とターンオフ損失のトレードオフを改善する。ＩＧＢＴ素子と、ＩＧＢＴ素子と並列に接続された超接合型トランジスタ素子と、ＩＧＢＴ素子のゲート端子に印加する電圧を、超接合型トランジスタ素子のゲート端子に印加する電圧よりも制限する制限部とを備える半導体装置を提供する。
2016063681.tif 000002
【特許請求の範囲】
【請求項１】
ＩＧＢＴ素子と、
前記ＩＧＢＴ素子と並列に接続された超接合型トランジスタ素子と、
前記ＩＧＢＴ素子のゲート端子に印加するゲート電圧を、前記超接合型トランジスタ素子のゲート端子に印加するゲート電圧よりも制限する制限部と
を備える半導体装置。
【請求項２】
外部から外部電圧を受け取る外部端子をさらに備え、
前記ＩＧＢＴ素子および前記超接合型トランジスタ素子は、共通の前記外部電圧にそれぞれ基づいた前記ゲート電圧が印加される
請求項１に記載の半導体装置。
【請求項３】
前記制限部は、前記ＩＧＢＴ素子に印加する前記ゲート電圧の範囲を、前記超接合型トランジスタ素子に印加する前記ゲート電圧の範囲よりも狭い範囲にクランプする
請求項１または２に記載の半導体装置。
【請求項４】
前記制限部は、前記ＩＧＢＴ素子のゲートエミッタ間に接続されたクランプダイオードを有する
請求項３に記載の半導体装置。
【請求項５】
前記制限部は、前記ＩＧＢＴ素子に印加する前記ゲート電圧を、前記超接合型トランジスタ素子に印加する前記ゲート電圧よりも小さくする
請求項１または２に記載の半導体装置。
【請求項６】
前記制限部は、前記ＩＧＢＴ素子のゲート端子に直列に接続した電圧ドロップ用ダイオードを有する
請求項５に記載の半導体装置。
【請求項７】
前記ＩＧＢＴ素子のゲート抵抗が、前記超接合型トランジスタ素子のゲート抵抗より大きく、前記ＩＧＢＴ素子の閾値電圧が、前記超接合型トランジスタ素子の閾値電圧より高い
請求項５または６に記載の半導体装置。
【請求項８】
前記超接合型トランジスタ素子のゲート抵抗が、前記ＩＧＢＴ素子のゲート抵抗より大きく、前記超接合型トランジスタ素子の閾値電圧が、前記ＩＧＢＴ素子の閾値電圧より高い
請求項１から４のいずれか一項に記載の半導体装置。
【請求項９】
前記ＩＧＢＴ素子および前記超接合型トランジスタ素子を、同一の半導体基板に形成した
請求項１から８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と、ＭＯＳＦＥＴ等の電界効果トランジスタとを並列に接続する半導体装置が知られている（例えば特許文献１参照）。
特許文献１  特開２０１４−１３０９０９号公報（米国特許出願公開第２０１４／１８４３０３号明細書）
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体装置の短絡耐量は、ＩＧＢＴおよびＦＥＴの短絡耐量のうち小さい方で決まる。短絡検出時、ＩＧＢＴにはＦＥＴに比べて大きな電流が流れる。このため、ＩＧＢＴとＦＥＴを並列に接続した半導体装置の短絡耐量は、ＩＧＢＴの短絡耐量で定まる。ＩＧＢＴの短絡耐量を大きくするには、ＩＧＢＴのチャネル密度を低くすればよいが、チャネル密度を低くするとＩＧＢＴのターンオフ時の損失が大きくなってしまう。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、ＩＧＢＴ素子と、超接合型トランジスタ素子と、制限部とを備える半導体装置を提供する。超接合型トランジスタ素子は、ＩＧＢＴ素子と並列に接続されてよい。制限部は、ＩＧＢＴ素子のゲート端子に印加する電圧を、超接合型トランジスタ素子のゲート端子に印加する電圧よりも制限してよい。【０００５】
半導体装置は、外部から外部電圧を受け取る外部端子をさらに備えてよい。ＩＧＢＴ素子および超接合型トランジスタ素子は、共通の外部電圧にそれぞれ基づいたゲート電圧が印加されてよい。【０００６】
制限部は、ＩＧＢＴ素子に印加するゲート電圧の範囲を、超接合型トランジスタ素子に印加するゲート電圧の範囲よりも狭い範囲にクランプしてよい。制限部は、ＩＧＢＴ素子のゲートエミッタ間に接続されたクランプダイオードを有してよい。【０００７】
制限部は、ＩＧＢＴ素子に印加するゲート電圧を、超接合型トランジスタ素子に印加するゲート電圧よりも小さくしてよい。制限部は、ＩＧＢＴ素子のゲート端子に直列に接続した電圧ドロップ用ダイオードを有してよい。【０００８】
ＩＧＢＴ素子のゲート抵抗が、超接合型トランジスタ素子のゲート抵抗より大きくてよい。ＩＧＢＴ素子の閾値電圧が、超接合型トランジスタ素子の閾値電圧より高くてよい。超接合型トランジスタ素子のゲート抵抗が、ＩＧＢＴ素子のゲート抵抗より大きくてよい。超接合型トランジスタ素子の閾値電圧が、ＩＧＢＴ素子の閾値電圧より高くてよい。ＩＧＢＴ素子および超接合型トランジスタ素子を、同一の半導体基板に形成してよい。【０００９】
本発明の第２の態様においては、ＩＧＢＴ素子と、ＩＧＢＴ素子と並列に接続された超接合型トランジスタ素子と、ＩＧＢＴ素子のゲート端子に接続された抵抗とを備える半導体装置を提供する。ＩＧＢＴ素子のゲート抵抗が、超接合型トランジスタ素子のゲート抵抗より大きくてよい。ＩＧＢＴ素子および超接合型トランジスタ素子を、同一の半導体基板に形成してよい。【００１０】
本発明の第３の態様においては、ＩＧＢＴ素子と、ＩＧＢＴ素子と並列に接続された超接合型トランジスタ素子と、超接合型トランジスタ素子のゲート端子に接続された抵抗とを備える半導体装置を提供する。超接合型トランジスタ素子のゲート抵抗が、ＩＧＢＴ素子のゲート抵抗より大きくてよい。ＩＧＢＴ素子および超接合型トランジスタ素子を、同一の半導体基板に形成してよい。【００１１】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置１００および保護回路２００の回路構成の一例を示す図である。
【図２】ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の断面の一例を示す図である。
【図３】ＩＧＢＴ素子のＶｃｅ−Ｊｃ特性の一例を示す図である。
【図４】ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の短絡耐量の一例を示す図である。
【図５】半導体装置１００の他の構成例を示す図である。
【図６】半導体装置１００の他の構成例を示す図である。
【図７】同一の半導体基板に形成されたＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の断面の一例を示す図である。
【図８】半導体装置１００の他の構成例を示す図である。
【図９】半導体装置１００の他の構成例を示す図である。
【図１０】半導体装置１００の他の構成例を示す図である。
【図１１】半導体装置１００の他の構成例を示す図である。
【図１２】半導体装置１００の他の構成例を示す図である。
【図１３】半導体装置１００の他の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、半導体装置１００および保護回路２００の回路構成の一例を示す図である。半導体装置１００は、ＩＧＢＴ素子１２０のゲート端子に印加する電圧を、超接合型トランジスタ素子の一例であるＳＪＭＯＳ素子１５０のゲート端子に印加する電圧よりも制限する。これにより、ＩＧＢＴ素子１２０のチャネル密度を高くしても、短絡耐量を維持することができる。このため、短絡耐量を維持しつつ、オン電圧とターンオフ損失のトレードオフを改善できる。
【００１５】
本例の半導体装置１００は、ＩＧＢＴチップ１１０、ＳＪ（超接合）型トランジスタチップ１４０、および、外部端子１０２、１０４、１０６、１０８を有する。外部端子１０２から１０８は、半導体装置１００の内部と外部とを電気的に接続するための端子である。
【００１６】
ＩＧＢＴチップ１１０は、ＩＧＢＴ素子１２０および制限部１１２を有する。ＳＪ型トランジスタチップ１４０は、ＳＪＭＯＳ素子１５０を有する。ＩＧＢＴ素子１２０は、コレクタ端子が外部端子１０６に接続し、エミッタ端子が外部端子１０８に接続する。ＳＪＭＯＳ素子１５０は、ＩＧＢＴ素子１２０と並列に接続される。つまり、ＳＪＭＯＳ素子１５０は、外部端子１０６および外部端子１０８の間に接続される。
【００１７】
ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０を並列に接続することで、低電流領域ではＳＪＭＯＳ素子１５０の特性を利用してオン電圧を低くできる。このため、定常損失を低くすることができる。また、大電流領域ではＩＧＢＴ素子１２０の特性を利用して、高耐圧にすることができる。
【００１８】
制限部１１２は、ＩＧＢＴ素子１２０のゲート端子に印加する電圧を、ＳＪＭＯＳ素子１５０のゲート端子に印加する電圧よりも制限する。ここで制限するとは、ＩＧＢＴ素子１２０のゲート端子に印加する電圧の上限値を、ＳＪＭＯＳ素子１５０のゲート端子に印加する電圧の上限値よりも低くすることを指してよく、また、ＩＧＢＴ素子１２０のゲート端子に印加する電圧を、ＳＪＭＯＳ素子１５０のゲート端子に印加する電圧よりも低くすることを指してもよい。本例の制限部１１２は、ＩＧＢＴ素子１２０に印加するゲート電圧の範囲を、ＳＪＭＯＳ素子に印加するゲート電圧の範囲よりも狭い範囲にクランプする。
【００１９】
外部端子１０２は、外部の電源から外部電圧を受け取る。当該外部電圧は、例えば１５Ｖ等である。本例のＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０は、各ゲート端子が共通の外部端子１０２に電気的に接続され、共通の外部電圧にそれぞれ基づいたゲート電圧が印加される。
【００２０】
本例では、ＩＧＢＴ素子１２０に印加されるゲート電圧は、制限部１１２により制限される。一方、ＳＪＭＯＳ素子１５０に印加されるゲート電圧は、制限部１１２により制限されない。なお、制限部１１２は、ＳＪＭＯＳ素子１５０に印加されるゲート電圧の両方を制限してもよい。この場合、制限部１１２は、ＩＧＢＴ素子１２０に印加されるゲート電圧を、ＳＪＭＯＳ素子１５０に印加されるゲート電圧よりも更に制限する。
【００２１】
本例の制限部１１２は、抵抗１１４およびクランプダイオード１１６を有する。クランプダイオード１１６は、ＩＧＢＴ素子１２０のゲートエミッタ間に接続される。クランプダイオード１１６のカソード端子はＩＧＢＴ素子１２０のゲート端子に接続し、アノード端子がＩＧＢＴ素子１２０のエミッタ端子に接続する。クランプダイオード１１６は、例えばツェナーダイオードである。クランプダイオード１１６は、所定のクランプ電圧以上の電圧がＩＧＢＴ素子１２０のゲートエミッタ間に印加された場合に、ゲートエミッタ間を導通させる。これにより、ＩＧＢＴ素子１２０のゲートエミッタ間の電圧がクランプされる。
【００２２】
なお、当該クランプ電圧は、通常動作時に外部端子１０２に印加される電圧よりも低い。例えば通常動作時に外部端子１０２に印加される電圧は１５Ｖ程度であり、クランプ電圧は１３Ｖ程度である。これにより、通常動作時において、ＳＪＭＯＳ素子１５０には１５Ｖ程度のゲート電圧が印加され、ＩＧＢＴ素子１２０には１３Ｖ程度のゲート電圧が印加される。
【００２３】
ＩＧＢＴ素子１２０のゲート電圧を制限することで、ＩＧＢＴ素子１２０の短絡耐量を向上させることができる。このため、短絡耐量が向上する分に応じてＩＧＢＴ素子１２０のチャネル密度を上昇させても、短絡耐量を維持することができる。従って、短絡耐量を維持しつつ、オン電圧とターンオフ損失のトレードオフを改善できる。なお、チャネル密度を維持しつつ、短絡耐量を向上させてもよい。
【００２４】
抵抗１１４は、外部端子１０２とＩＧＢＴ素子１２０のゲート端子との間に接続される。抵抗１１４を設けることで、ＩＧＢＴ素子１２０のゲート抵抗がＳＪＭＯＳ素子１５０のゲート抵抗よりも大きくなり、ＩＧＢＴ素子１２０の閾値電圧がＳＪＭＯＳ素子１５０の閾値電圧よりも高くなる。なお、本明細書においてゲート抵抗は、ゲート電極自体の抵抗成分と、ゲート電極に接続される抵抗成分との合成抵抗成分を指す。これにより、ＩＧＢＴ素子１２０よりもＳＪＭＯＳ素子１５０のほうが早くターンオンして、遅くターンオフする。これにより大電流領域でオン抵抗の大きいＳＪＭＯＳ素子１５０を先にオンさせることでターンオン損失を低減できる。
【００２５】
保護回路２００は、トランジスタ２０６、比較器２０８、基準電圧源２１０、抵抗２１２、接続端子２０２および接続端子２０４を有する。接続端子２０２は、半導体装置１００の外部端子１０２に接続する。接続端子２０４は、半導体装置１００の外部端子１０４に接続する。なお、外部端子１０２には、保護回路２００のほかに、ゲート電圧を印加する電圧源が接続される。
【００２６】
抵抗２１２の一端は、接続端子２０４および外部端子１０４を介して、ＩＧＢＴ素子１２０のエミッタ端子に接続する。抵抗２１２の他端には、接地電位等の基準電位が印加される。抵抗２１２には、ＩＧＢＴ素子１２０のエミッタ電流に応じた電流が流れる。抵抗２１２の両端間の電圧は、当該電流に応じて定まる。
【００２７】
比較器２０８は、抵抗２１２の一端の電位と、基準電圧源２１０が生成する所定の参照電位とを比較する。比較器２０８は、抵抗２１２の電位が参照電位よりも高い場合に、トランジスタ２０６をオフさせる。トランジスタ２０６は、接続端子２０２と接地電位との間に設けられる。トランジスタ２０６がオフすると、ＩＧＢＴ素子１２０のゲート端子が接地電位に接続されてＩＧＢＴ素子１２０をオフにする。このような構成により、例えば半導体装置１００の外部端子１０６および１０８間が短絡するアーム短絡が生じた場合に、ＩＧＢＴ素子１２０のゲート電圧をプルダウンして、ＩＧＢＴ素子１２０をオフすることができる。
【００２８】
図２は、ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の断面の一例を示す図である。ＩＧＢＴ素子１２０は、表面側にｐ型ベース層１２５を有する。また、本例のＩＧＢＴ素子１２０は、トレンチ型のゲート電極１２２を複数有する。それぞれのゲート電極１２２の周囲には、ゲート絶縁膜１２１が形成される。それぞれのゲート電極１２２は、少なくともｐ型ベース層１２５の裏面側端部まで達するように形成される。
【００２９】
ｐ型ベース層１２５の表面においてゲート絶縁膜１２１と隣接する領域には、エミッタ領域１２４が形成される。また、ｐ型ベース層１２５の表面においてエミッタ領域１２４に挟まれた領域に、コンタクト領域１２３が形成される。なお、ＩＧＢＴ素子１２０は、コンタクト領域１２３およびエミッタ領域１２４に接続する表面電極、および、当該表面電極とゲート電極１２２とを絶縁する絶縁膜等を有するが、図２では省略している。
【００３０】
ＩＧＢＴ素子１２０は、ｐ型ベース層１２５およびゲート絶縁膜１２１の裏面側に、ｎ型ベース層１２６を有する。ゲート電極１２２に所定の電圧が印加されると、ゲート絶縁膜１２１に沿ってｐ型ベース層１２５にチャネルが形成されて、エミッタ領域１２４およびｎ型ベース層１２６が導通する。
【００３１】
ｎ型ベース層１２６の裏面側には、ＦＳ（フィールドストップ）層１２７、コレクタ層１２８および裏面電極１２９が順次形成される。これにより、ＩＧＢＴ素子１２０が形成される。
【００３２】
ＳＪＭＯＳ素子１５０は、表面側にｐ型ベース層１５５を有する。また、本例のＳＪＭＯＳ素子１５０は、トレンチ型のゲート電極１５２を複数有する。それぞれのゲート電極１５２の周囲には、ゲート絶縁膜１５１が形成される。それぞれのゲート電極１５２は、少なくともｐ型ベース層１５５の裏面側端部まで達するように形成される。
【００３３】
ｐ型ベース層１５５の表面においてゲート絶縁膜１５１と隣接する領域には、ソース領域１５４が形成される。また、ｐ型ベース層１５５の表面においてソース領域１５４に挟まれた領域に、コンタクト領域１５３が形成される。なお、ＳＪＭＯＳ素子１５０は、コンタクト領域１５３およびソース領域１５４に接続する表面電極、および、当該表面電極とゲート電極１５２とを絶縁する絶縁膜等を有するが、図２では省略している。
【００３４】
ＳＪＭＯＳ素子１５０は、ｐ型ベース層１５５およびゲート絶縁膜１５１の裏面側に、ｎ型カラム１５６−ｎおよびｐ型カラム１５６−ｐを有する。ｎ型カラム１５６−ｎおよびｐ型カラム１５６−ｐは、ＳＪＭＯＳ素子１５０の表面と平行な方向において交互に配置される。本例では、ゲート絶縁膜１５１の裏面側にｎ型カラム１５６−ｎが設けられ、ｐ型ベース層１５５の裏面側にｐ型カラム１５６−ｐが形成される。なお、ｎ型カラム１５６−ｎの表面側端部は、ｐ型ベース層１５５にも接している。
【００３５】
ｎ型カラム１５６−ｎおよびｐ型カラム１５６−ｐの裏面側には、ＦＳ層１５７、ドレイン層１５８および裏面電極１５９が順次形成される。これにより、ＳＪＭＯＳ素子１５０が形成される。
【００３６】
図３は、ＩＧＢＴ素子のＶｃｅ−Ｊｃ特性の一例を示す図である。Ｖｃｅは、コレクタエミッタ間電圧を指し、Ｊｃはコレクタ電流密度を指す。図３では、高いチャネル密度を有するＩＧＢＴ素子においてゲートエミッタ間電圧ＶＧＥを１５Ｖ、１３Ｖ、１２．５Ｖおよび１２Ｖに設定した場合と、低いチャネル密度を有するＩＧＢＴ素子においてゲートエミッタ間電圧ＶＧＥを１５Ｖに設定した場合を示している。
【００３７】
例えば、高いチャネル密度を有するＩＧＢＴ素子においてゲートエミッタ間電圧ＶＧＥを１３Ｖに設定した場合と、低いチャネル密度を有するＩＧＢＴ素子においてゲートエミッタ間電圧ＶＧＥを１５Ｖに設定した場合で、飽和電流密度をほぼ同一にすることができる。つまり、チャネル密度を高くしても、ゲート電圧をクランプすることで、飽和電流密度が上昇することを防ぐことができ、短絡耐量を維持することができる。そして、チャネル密度を高くしているので、ターンオフ損失を低減することができる。
【００３８】
半導体装置１００の外部電源として、例えば１５Ｖの電源が用いられる。制限部１１２は、外部電源の印加電圧がゲート電圧として印加された場合のＩＧＢＴ素子１２０の飽和電流密度に対して、例えば６０％程度の飽和電流密度となるようにＩＧＢＴ素子１２０のゲート電圧を制限する。ＩＧＢＴ素子１２０は、ゲート電圧を制限して飽和電流密度が低下した分、チャネル密度を上昇させてよい。制限部１１２は、ゲート電圧を制限しない場合のＩＧＢＴ素子１２０の飽和電流密度に対して、ゲート電圧を制御した場合のＩＧＢＴ素子１２０の飽和電流密度が４０％から８０％程度の範囲となるように、ゲート電圧を制限してよい。好ましくは、飽和電流密度が５０％から７０％程度の範囲となるようにゲート電圧を制限する。
【００３９】
図４は、ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の短絡耐量の一例を示す図である。また、比較例として、低チャネル密度でゲート電圧を１５Ｖに設定したＩＧＢＴ素子の例を併せて示している。本例のＩＧＢＴ素子１２０は、ゲート電圧を１３Ｖにクランプして、チャネル密度を比較例のＩＧＢＴ素子よりも高くしている。また、ＳＪＭＯＳ素子１５０は、ゲート電圧を１５Ｖとしている。
【００４０】
図４に示すように、ＩＧＢＴ素子１２０の短絡耐量は、チャネル密度が低い比較例と同等である。なお短絡耐量は、図４において電流が流れ始めてから、電流が遮断されるまでの時間の長さに対応する。
【００４１】
図５は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１に示した半導体装置１００に比べ、制限部１１２の構成が異なる。他の構成は、図１に示した半導体装置１００と同一である。本例の制限部１１２は、ＩＧＢＴ素子１２０に印加するゲート電圧を、ＳＪＭＯＳ素子１５０に印加するゲート電圧よりも小さくする。本例の制限部１１２は、クランプダイオード１１６に代えて電圧ドロップ用ダイオード１１８を有する。
【００４２】
電圧ドロップ用ダイオード１１８は、ＩＧＢＴ素子１２０のゲート端子に直列に接続する。本例では、抵抗１１４と、ＩＧＢＴ素子１２０のゲート端子との間に電圧ドロップ用ダイオード１１８を設ける。電圧ドロップ用ダイオード１１８は、ゲート電圧を例えば２Ｖ程度降下させる。このような構成によっても、ＩＧＢＴ素子１２０のゲート電圧を、ＳＪＭＯＳ素子１５０のゲート電圧よりも低くすることができる。従って、ＩＧＢＴ素子１２０の短絡耐量を維持しつつ、チャネル密度を高くしてターンオフ損失を低減することができる。
【００４３】
図６は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１に示した半導体装置１００に比べ、ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０が同一の半導体基板１６０に形成される点が異なる。半導体基板１６０には、クランプダイオード１１６も形成されてよい。また、半導体基板１６０には、抵抗１１４も形成されてよい。他の構成は、図１に示した半導体装置１００と同一である。このような構成により、半導体装置１００を小型化することができる。
【００４４】
図７は、同一の半導体基板に形成されたＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０の断面の一例を示す図である。本例のＳＪＭＯＳ素子１５０は、ＩＧＢＴ素子１２０と隣接して形成される。本例では、ＦＳ層１２７が、ＳＪＭＯＳ素子１５０のＦＳ層としても機能する。また、裏面電極１２９が、ＳＪＭＯＳ素子１５０の裏面電極としても機能する。他の構造は、図２に示したＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０と同一である。
【００４５】
図８は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図５に示した半導体装置１００に比べ、ＩＧＢＴ素子１２０およびＳＪＭＯＳ素子１５０が同一の半導体基板１６０に形成される点が異なる。半導体基板１６０には、電圧ドロップ用ダイオード１１８も形成されてよい。また、半導体基板１６０には、抵抗１１４も形成されてよい。他の構成は、図５に示した半導体装置１００と同一である。このような構成により、半導体装置１００を小型化することができる。
【００４６】
図９は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１または図６に示したいずれかの半導体装置１００に比べ、クランプダイオード１１６の配置が異なる。図９では、図１に示した半導体装置１００に対してクランプダイオード１１６の配置を変更した例を示している。本例のクランプダイオード１１６は、カソード端子が抵抗１１４を介してＩＧＢＴ素子１２０のゲート端子に接続する。このような構成によってもＩＧＢＴ素子１２０のゲート電圧を制限することができる。
【００４７】
図１０は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図５または図８に示したいずれかの半導体装置１００に比べ、電圧ドロップ用ダイオード１１８の配置が異なる。図１０では、図５に示した半導体装置１００に対して電圧ドロップ用ダイオード１１８の配置を変更した例を示している。本例の電圧ドロップ用ダイオード１１８は、外部端子１０２および抵抗１１４の間に接続される。このような構成によってもＩＧＢＴ素子１２０のゲート電圧を制限することができる。
【００４８】
図１１は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１から図１０に示したいずれかの半導体装置１００に比べ、抵抗１１４の配置が異なる。図１１では、図１に示した半導体装置１００に対して抵抗１１４の配置を変更した例を示している。本例の抵抗１１４は、ＳＪＭＯＳ素子１５０のゲート端子と外部端子１０２との間に接続する。
【００４９】
抵抗１１４を設けることで、ＳＪＭＯＳ素子１５０のゲート抵抗がＩＧＢＴ素子１２０のゲート抵抗よりも大きくなり、ＳＪＭＯＳ素子１５０の閾値電圧がＩＧＢＴ素子１２０の閾値電圧よりも高くなる。これにより、ＳＪＭＯＳ素子１５０よりもＩＧＢＴ素子１２０のほうが早くターンオンして、遅くターンオフする。これにより、ＳＪＭＯＳ素子１５０に流れる電流を抑制することができるので、ＳＪＭＯＳ素子１５０を保護することができる。
【００５０】
図１２は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図６に示した半導体装置１００に比べ、制限部１１２およびクランプダイオード１１６を有さない。抵抗１１４がＩＧＢＴ素子１２０のゲート端子に接続されることで、ＩＧＢＴ素子１２０のゲート抵抗が、ＳＪＭＯＳ素子１５０のゲート抵抗より大きくなる。これにより、ＩＧＢＴ素子１２０よりもＳＪＭＯＳ素子１５０を早くターンオンさせ、遅くターンオフさせることができる。
【００５１】
また、ＩＧＢＴ素子１２０のゲート電極の材料、膜厚等を制御することで、ＩＧＢＴ素子１２０のゲート抵抗を大きくしてもよい。ＩＧＢＴ素子１２０のゲート電極自体の抵抗値を、ＳＪＭＯＳ素子１５０のゲート抵抗よりも十分大きくすることができれば、抵抗１１４は設けなくともよい。
【００５２】
図１３は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図８に示した半導体装置１００に比べ、制限部１１２および電圧ドロップ用ダイオード１１８を有さない。抵抗１１４がＳＪＭＯＳ素子１５０のゲート端子に接続されることで、ＳＪＭＯＳ素子１５０のゲート抵抗が、ＩＧＢＴ素子１２０のゲート抵抗より大きくなる。これにより、ＳＪＭＯＳ素子１５０よりもＩＧＢＴ素子１２０を早くターンオンさせ、遅くターンオフさせることができる。
【００５３】
また、ＳＪＭＯＳ素子１５０のゲート電極の材料、膜厚等を制御することで、ＳＪＭＯＳ素子１５０のゲート抵抗を大きくしてもよい。ＳＪＭＯＳ素子１５０のゲート電極自体の抵抗値を、ＩＧＢＴ素子１２０のゲート抵抗よりも十分大きくすることができれば、抵抗１１４は設けなくともよい。
【００５４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００５５】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５６】
１００・・・半導体装置、１０２、１０４、１０６、１０８・・・外部端子、１１０・・・ＩＧＢＴチップ、１１２・・・制限部、１１４・・・抵抗、１１６・・・クランプダイオード、１１８・・・電圧ドロップ用ダイオード、１２０・・・ＩＧＢＴ素子、１２１・・・ゲート絶縁膜、１２２・・・ゲート電極、１２３・・・コンタクト領域、１２４・・・エミッタ領域、１２５・・・ｐ型ベース層、１２６・・・ｎ型ベース層、１２７・・・ＦＳ層、１２８・・・コレクタ層、１２９・・・裏面電極、１４０・・・ＳＪ型トランジスタチップ、１５０・・・ＳＪＭＯＳ素子、１５１・・・ゲート絶縁膜、１５２・・・ゲート電極、１５３・・・コンタクト領域、１５４・・・ソース領域、１５５・・・ｐ型ベース層、１５６−ｎ・・・ｎ型カラム、１５６−ｐ・・・ｐ型カラム、１５７・・・ＦＳ層、１５８・・・ドレイン層、１５９・・・裏面電極、１６０・・・半導体基板、２００・・・保護回路、２０２、２０４・・・接続端子、２０６・・・トランジスタ、２０８・・・比較器、２１０・・・基準電圧源、２１２・・・抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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