(57)【要約】  ＴＦＴ基板（１）は、基板（２）と、基板（２）の上方に形成されたゲート電極（３）と、基板（２）の上方に形成された酸化物半導体層（５）と、ゲート電極（３）と酸化物半導体層（５）との間に形成されたゲート絶縁膜（４）と、酸化物半導体層（５）に接続されたソース電極（７Ｓ）及びドレイン電極（７Ｄ）と、ソース電極（７Ｓ）及びドレイン電極（７Ｄ）の表面に形成された酸化膜（８ｓ及び８ｄ）と、酸化膜（８ｓ及び８ｄ）を覆う第１保護膜（９）と、第１保護膜（９）及び酸化膜（８ｓ及び８ｄ）を貫通するように設けられた第１コンタクトホール（ＣＨ１）を介してソース電極（７Ｓ）及びドレイン電極（７Ｄ）に接続される第１配線層（１０Ｌ）とを有し、ソース電極（７Ｓ）及びドレイン電極（７Ｄ）は、Ｃｕ膜と当該Ｃｕ膜の上に形成されたＣｕＭｎ合金膜とを含む積層膜である。
2015029286.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方にゲート電極を形成する工程と、
前記基板の上方にゲート絶縁膜を形成する工程と、
前記基板の上方に酸化物半導体層を形成する工程と、
前記酸化物半導体層に接続される電極を形成する工程と、
酸素を含むガスを供給することにより、前記電極の表面に酸化膜を形成する工程と、
前記酸化膜を形成する工程の後に、前記酸化膜を覆うように保護膜を形成する工程と、
前記電極が露出するように前記保護膜の一部及び前記酸化膜の一部をエッチングにより除去する工程と、
露出した前記電極に接続される第１導電体膜を形成する工程と、
を含み、
前記電極を形成する工程は、Ｃｕ膜を形成する工程と、前記Ｃｕ膜上にＣｕＭｎ合金膜を積層する工程とを含む、
薄膜トランジスタ基板の製造方法。
【請求項２】
前記電極を形成する工程では、前記電極と同じ材料によって配線も形成し、
前記酸化膜を形成する工程では、前記酸素を含むガスを供給することにより前記配線の表面にも酸化膜を形成し、
前記保護膜を形成する工程では、前記配線の表面の前記酸化膜も覆うように前記保護膜を形成し、
前記保護膜の一部及び前記酸化膜の一部を除去する工程では、前記配線も露出するように、前記保護膜の一部及び前記配線の表面の前記酸化膜の一部も前記エッチングにより除去し、
前記第１導電体膜を形成する工程では、露出した前記配線に接続される第２導電体膜を形成する、
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第１導電体膜及び前記第２導電体膜は、ＩＴＯ膜である、
請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記第１導電体膜の上にＣｕ膜を形成する工程を含む、
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記ＣｕＭｎ合金膜は、Ｍｎ濃度が８％以上である、
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記酸素を含むガスは、Ｎ２とＮ２Ｏの混合ガスである、
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記酸素を含むガスの供給は、２５０℃以下で行う、
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項８】
前記保護膜は、酸化シリコン膜である、
請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記エッチングは、ドライエッチングである、
請求項１〜８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記酸化物半導体層は、透明アモルファス酸化物半導体である、
請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記電極のコンタクト抵抗特性は、１０（Ω／□）以下である、
請求項１〜１０のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記電極を形成する工程は、さらに、前記Ｃｕ膜を形成する工程の前に、Ｍｏ膜を形成する工程又はＣｕＭｎ膜を形成する工程を含み、
前記Ｃｕ膜を形成する工程では、前記Ｃｕ膜は、前記Ｍｏ膜上又は前記ＣｕＭｎ膜上に積層する、
請求項１〜１１のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記電極が、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜である場合、前記電極の下層としての前記Ｍｏ膜の膜厚は、１０ｎｍ以上、４０ｎｍ以下である、
請求項１２に記載の薄膜トランジスタ基板の製造方法。
【請求項１４】
前記電極が、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜である場合、前記積層膜の下層としての前記ＣｕＭｎ合金膜の膜厚は、２０ｎｍ以上、６０ｎｍ以下である、
請求項１２に記載の薄膜トランジスタ基板の製造方法。
【請求項１５】
基板と、
前記基板の上方に形成されたゲート電極と、
前記基板の上方に形成された酸化物半導体層と、
前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁膜と、
前記酸化物半導体層に接続された電極と、
前記電極の表面に形成された当該電極の酸化膜と、
前記電極の酸化膜を覆う保護膜と、
前記保護膜及び前記電極の酸化膜を貫通するように設けられた第１コンタクトホールを介して前記電極に接続される第１導電体膜とを有し、
前記電極は、Ｃｕ膜と当該Ｃｕ膜上に形成されたＣｕＭｎ合金膜とを含む積層膜である、
薄膜トランジスタ基板。
【請求項１６】
前記電極と同層に形成された配線と、
前記配線の表面に形成された当該配線の酸化膜とを有し、
前記保護膜は、前記配線の前記酸化膜も覆うように形成されており、
前記保護膜及び前記配線の前記酸化膜を貫通するように第２コンタクトホールを介して前記配線に接続される第２導電体膜が設けられている、
請求項１５に記載の薄膜トランジスタ基板。
【請求項１７】
前記第１導電体膜及び前記第２導電体膜は、ＩＴＯ膜である、
請求項１５又は１６に記載の薄膜トランジスタ基板。
【請求項１８】
前記ＣｕＭｎ合金膜は、Ｍｎ濃度が８％以上である、
請求項１５〜１７のいずれか１項に記載の薄膜トランジスタ基板。
【請求項１９】
前記保護膜は、酸化シリコン膜である、
請求項１５〜１８のいずれか１項に記載の薄膜トランジスタ基板。
【請求項２０】
前記酸化物半導体層は、透明アモルファス酸化物半導体である、
請求項１５〜１９のいずれか１項に記載の薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに開示された技術は、薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたＴＦＴ基板が用いられる。【０００３】
ＴＦＴの構成には、ゲート電極がチャネル層の下方（基板側）に形成された構造であるボトムゲート型ＴＦＴ、あるいは、ゲート電極がチャネル層の上方に形成された構造であるトップゲート型ＴＦＴがある。ＴＦＴのチャネル層には、例えばシリコン半導体又は酸化物半導体が用いられる。【０００４】
ボトムゲート型ＴＦＴは、チャネル層がエッチングされるチャネルエッチング構造のものと、ソース電極及びドレイン電極を形成する際のチャネル層へのダメージを抑制するためにチャネルエッチングストッパーを形成するチャネルエッチングストッパー構造のものとの２つに大別される。【０００５】
近年、チャネル層として酸化物半導体を用いる技術が検討されており、例えば、特許文献１には、チャネル層が酸化物半導体であるチャネルエッチングストッパー構造のＴＦＴが開示されている。【０００６】
酸化物半導体をチャネル層とするＴＦＴでは、信頼性を確保するための保護層として、窒化膜ではなくシリコン酸化膜が用いられる。これは、窒化膜の成膜時には、酸化物半導体にダメージを与えてしまう水素を用いるからである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１６１２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
大型の表示装置では、ＴＦＴ基板に低抵抗配線が用いられている。近年、低抵抗配線として、Ａｌ（アルミニウム）配線ではなく、Ｃｕ（銅）配線を用いることが検討されている。【０００９】
ここに開示された技術は、所望の性能のＴＦＴ基板を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、ＴＦＴ基板の製造方法の一態様は、基板の上方にゲート電極を形成する工程と、前記基板の上方にゲート絶縁膜を形成する工程と、前記基板の上方に酸化物半導体層を形成する工程と、前記酸化物半導体層に接続される電極を形成する工程と、酸素を含むガスを供給することにより、前記電極の表面に酸化膜を形成する工程と、前記酸化膜を形成する工程の後に、前記酸化膜を覆うように保護膜を形成する工程と、前記電極が露出するように前記保護膜の一部及び前記酸化膜の一部をエッチングにより除去する工程と、露出した前記電極に接続される第１導電体膜を形成する工程と、を含み、前記電極を形成する工程は、Ｃｕ膜を形成する工程と、前記Ｃｕ膜上にＣｕＭｎ合金膜を積層する工程とを含むことを特徴とする。【００１１】
また、ＴＦＴ基板の一態様は、基板と、前記基板の上方に形成されたゲート電極と、前記基板の上方に形成された酸化物半導体層と、前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁膜と、前記酸化物半導体層に接続された電極と、前記電極の表面に形成された当該電極の酸化膜と、前記電極の酸化膜を覆う保護膜と、前記保護膜及び前記電極の酸化膜を貫通するように設けられた第１コンタクトホールを介して前記電極に接続される第１導電体膜とを有し、前記電極は、Ｃｕ膜と当該Ｃｕ膜上に形成されたＣｕＭｎ合金膜とを含む積層膜であることを特徴とする。
【発明の効果】
【００１２】
所望の性能を有するＴＦＴ基板を実現できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態１に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】図３は、実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】図４は、実施の形態１に係るＴＦＴ基板の概略断面図である。
【図５Ａ】図５Ａは、図４における領域Ａの拡大図である。
【図５Ｂ】図５Ｂは、図４における領域Ｂの拡大図である。
【図６Ａ】図６Ａは、実施の形態１に係るＴＦＴ基板の製造方法におけるゲート電極形成工程の断面図である。
【図６Ｂ】図６Ｂは、実施の形態１に係るＴＦＴ基板の製造方法におけるゲート絶縁膜形成工程の断面図である。
【図６Ｃ】図６Ｃは、実施の形態１に係るＴＦＴ基板の製造方法における酸化物半導体層形成工程の断面図である。
【図６Ｄ】図６Ｄは、実施の形態１に係るＴＦＴ基板の製造方法における絶縁層形成工程の断面図である。
【図６Ｅ】図６Ｅは、実施の形態１に係るＴＦＴ基板の製造方法における積層膜形成工程の断面図である。
【図６Ｆ】図６Ｆは、実施の形態１に係るＴＦＴ基板の製造方法における積層膜加工工程（ＳＤ電極及び配線形成工程）の断面図である。
【図６Ｇ】図６Ｇは、実施の形態１に係るＴＦＴ基板の製造方法における酸化膜形成（酸素供給）工程の断面図である。
【図６Ｈ】図６Ｈは、実施の形態１に係るＴＦＴ基板の製造方法における第１保護膜形成工程の断面図である。
【図６Ｉ】図６Ｉは、実施の形態１に係るＴＦＴ基板の製造方法におけるコンタクトホール形成工程の断面図である。
【図６Ｊ】図６Ｊは、実施の形態１に係るＴＦＴ基板の製造方法におけるＩＴＯ膜形成工程の断面図である。
【図６Ｋ】図６Ｋは、実施の形態１に係るＴＦＴ基板の製造方法におけるＣｕ膜形成工程の断面図である。
【図６Ｌ】図６Ｌは、実施の形態１に係るＴＦＴ基板の製造方法における第２保護膜形成工程の断面図である。
【図７】図７は、実施の形態２に係るＴＦＴ基板の概略断面図である。
【図８Ａ】図８Ａは、第１コンタクトホール（ドレイン電極又はソース電極と上層配線）におけるＮｏ１〜Ｎｏ３の３種類の試料のコンタクト抵抗を示す図である。
【図８Ｂ】図８Ｂは、第２コンタクトホール（下層配線と引き出し電極）におけるＮｏ４〜Ｎｏ６の３種類の試料のコンタクト抵抗を示す図である。
【図９】図９は、ソース電極、ドレイン電極及び下層配線についての膜構造及び膜材料に応じた特性を示す表である。
【図１０】図１０は、ソース電極及びドレイン電極における加熱温度と抵抗率との関係を示す図である。
【図１１】図１１は、ソース電極及びドレイン電極における上層の膜厚と抵抗率との関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び薄膜トランジスタ基板を用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１５】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１６】
（実施の形態１）
以下、実施の形態１について説明する。
【００１７】
［有機ＥＬ表示装置］
まず、実施の形態１に係る有機ＥＬ表示装置１００の構成について、図１及び図２を用いて説明する。図１は、実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、実施の形態１に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【００１８】
図１に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１と、下部電極である陽極１３１、有機材料からなる発光層であるＥＬ層１３２及び透明な上部電極である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【００１９】
ＴＦＴ基板１には複数の画素１１０がマトリクス状に配置されており、各画素１１０には画素回路１２０が設けられている。
【００２０】
有機ＥＬ素子１３０は、複数の画素１１０のそれぞれに対応して形成されており、各画素１１０に設けられた画素回路１２０によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
【００２１】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層形成され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層形成されている。なお、陽極１３１と陰極１３３との間には、その他の電荷機能層が設けられていてもよい。  
【００２２】
各画素１１０は、それぞれの画素回路１２０によって駆動制御される。また、ＴＦＴ基板１には、画素１１０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１１０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素１１０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００２３】
ゲート配線１４０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路１２０に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２４】
図２に示すように、有機ＥＬ表示装置１００の各画素１１０は、３色（赤色、緑色、青色）のサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂによって構成されており、これらのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、バンク１１１によって互いに分離されている。バンク１１１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１１１の開口部）の各々とサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１１１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２５】
陽極１３１は、ＴＦＴ基板１上の層間絶縁膜（平坦化膜）上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。同様に、ＥＬ層１３２は、陽極１３１上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１１１上で、かつ全てのＥＬ層１３２（全てのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）を覆うように、連続的に形成されている。
【００２６】
さらに、画素回路１２０は、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に設けられており、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂと、対応する画素回路１２０とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
【００２７】
ここで、画素１１０における画素回路１２０の回路構成について、図３を用いて説明する。図３は、実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【００２８】
図３に示すように、画素回路１２０は、スイッチング素子として動作する薄膜トランジスタＳｗＴｒと、駆動素子として動作する薄膜トランジスタＤｒＴｒと、対応する画素１１０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、薄膜トランジスタＳｗＴｒは、画素１１０を選択するためのスイッチングトランジスタであり、薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
【００２９】
薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【００３０】
薄膜トランジスタＤｒＴｒは、薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【００３１】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１１０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１１０（各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）の薄膜トランジスタＳｗＴｒ及びＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００３２】
［薄膜トランジスタ基板］
次に、実施の形態１に係るＴＦＦ基板について、図４を用いて説明する。図４は、実施の形態１に係るＴＦＴ基板の概略断面図である。以下の実施の形態では、上記有機ＥＬ表示装置１００におけるＴＦＴ基板１について説明する。また、薄膜トランジスタＤｒＴｒについて説明するが、薄膜トランジスタＳｗＴｒについても同様の構成とすることができる。つまり、以下に説明する薄膜トランジスタは、スイッチングトランジスタ及び駆動トランジスタのいずれにも適用することができる。
【００３３】
図４に示すように、ＴＦＴ基板１には、薄膜トランジスタＤｒＴｒが形成されている。ＴＦＴ基板１は、基板２と、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、絶縁層６と、ソース電極７Ｓ及びドレイン電極７Ｄと、酸化膜８ｓ、８ｄ及び８ｌと、第１保護膜９と、下層配線Ｌ１と、上層配線Ｌ２と、引き出し端子電極１０Ｅと、第２保護膜１２とを有する。
【００３４】
ＴＦＴ基板１において、薄膜トランジスタＤｒＴｒは、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、絶縁層６と、ソース電極７Ｓ及びドレイン電極７Ｄと、酸化膜８ｓ及び８ｄとによって構成される。ゲート電極３、ソース電極７Ｓ及びドレイン電極７Ｄは、それぞれ、図３におけるゲート電極Ｇ２、ソース電極Ｓ２及びドレイン電極Ｄ２に対応する。本実施の形態に係る薄膜トランジスタＤｒＴｒは、ボトムゲート型のＴＦＴである。
【００３５】
下層配線Ｌ１及び上層配線Ｌ２は、引き出し電極であり、薄膜トランジスタＤｒＴｒ及びＳｗＴｒの電極、ゲート配線１４０、ソース配線１５０及び電源配線１６０等の各種信号線、及び、有機ＥＬ素子１３０の電極等を互いに接続する。なお、下層配線Ｌ１及び上層配線Ｌ２そのものが、ゲート配線１４０、ソース配線１５０及び電源配線１６０の各種信号線であってもよい。
【００３６】
以下、ＴＦＴ基板１における各構成部材について、図４を参照しながら、図５Ａ及び図５Ｂを用いて詳細に説明する。図５Ａは、図４において破線で囲まれる領域Ａの拡大図であり、図５Ｂは、図４において破線で囲まれる領域Ｂの拡大図である。
【００３７】
基板２は、例えば、ガラス基板である。また、薄膜トランジスタＤｒＴｒをフレキシブルディスプレイに用いる場合には、基板２として樹脂基板等のフレキシブル基板を用いてもよい。なお、基板２の表面にアンダーコート層を形成してもよい。
【００３８】
ゲート電極３は、基板２の上方に所定形状で形成される。ゲート電極３としては、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕなどの金属やＩＴＯ（酸化インジウムスズ）などの導電酸化物が用いられる。また、金属に関しては、例えばＭｏＷのような合金もゲート電極３として用いることができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属として例えばＴｉ、ＡｌやＡｕなどを用いて、これらの金属を挟んだ積層体をゲート電極３として用いることもできる。
【００３９】
ゲート絶縁膜４は、ゲート電極３と酸化物半導体層５との間に形成される。ゲート絶縁膜４は、ゲート電極３を覆うように基板２上に形成される。ゲート絶縁膜４としては、例えばシリコン酸化膜やハフニウム酸化膜などの酸化物薄膜、窒化シリコン膜などの窒化膜もしくはシリコン酸窒化膜の単層膜、又は、これらの積層膜などが用いられる。
【００４０】
酸化物半導体層５は、基板２の上方に所定形状で形成される。酸化物半導体層５は、薄膜トランジスタＤｒＴｒのチャネル層（半導体層）であり、ゲート電極３と対向するように形成される。例えば、酸化物半導体層５は、ゲート電極３の上方においてゲート絶縁膜４上に島状に形成される。
【００４１】
酸化物半導体層５としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むＩｎＧａＺｎＯＸ（ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成することが望ましい。Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１とすることができる。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲であってもよいが、この範囲に限られない。透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックやフィルムなどのフレキシブル基板上に容易に形成することができる。
【００４２】
ＩｎＧａＺｎＯＸのアモルファス酸化物半導体は、例えば、ＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法などの気相成膜法により成膜することができる。
【００４３】
酸化物半導体層５の膜厚は、１０ｎｍ〜１５０ｎｍであることが好ましい。膜厚が１０ｎｍより薄くなると、ピンホールが発生しやすくなり、また、膜厚が１５０ｎｍより厚くなると、オフ動作時のリーク電流やサブスレッシュホルドスウィング値（Ｓ値）が増大し、トランジスタ特性が劣化する。
【００４４】
また、酸化物半導体層５では、ソース電極７Ｓ及びドレイン電極７Ｄ間のチャネル領域におけるＣｕの原子濃度が１×１０-19／ｃｍ3以下であることが好ましい。Ｃｕの原子濃度（汚染量）が多いと、リーク電流が増大し、トランジスタ特性の変動をきたすとともに薄膜トランジスタＤｒＴＲの消費電力が増大してしまう。
【００４５】
なお、Ｃｕの原子濃度（汚染量）は、二次イオン質量分析法（ＳＩＭＳ）、すなわちイオン（一次イオン）を試料表面に照射することにより、飛び出してきた粒子のうちイオン（二次イオン）を質量分析することで、試料中に含まれる成分の定性・定量を行う方法を用いて測定して評価することができる。
【００４６】
絶縁層６は、酸化物半導体層５を覆うようにゲート絶縁膜４上に成膜される。つまり、酸化物半導体層５は絶縁層６によって覆われており、絶縁層６は酸化物半導体層５を保護する保護層（チャネル保護層）として機能する。絶縁層６は、一例として、シリコン酸化膜（ＳｉＯ2）である。絶縁層６の一部は貫通するように開口されており、この開口された部分（コンタクトホール）を介して酸化物半導体層５がソース電極７Ｓ及びドレイン電極７Ｄに接続されている。
【００４７】
ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６上に所定形状で形成される。具体的には、ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６に設けられたコンタクトホールを介して酸化物半導体層５に接続されており、絶縁層６上において基板水平方向に所定の間隔をあけて対向配置されている。
【００４８】
ソース電極７Ｓ及びドレイン電極７Ｄの各々は、Ｃｕを含む材料により構成されている。具体的には、ソース電極７Ｓは、Ｃｕ（銅）膜である第１電極膜７１Ｓと、当該第１電極膜７１Ｓの上に形成されたＣｕＭｎ（銅マンガン）合金膜である第２電極膜７２Ｓとを含む積層膜である。同様に、ドレイン電極７Ｄは、Ｃｕ膜である第１電極膜７１Ｄと、当該第１電極膜７１Ｄの上に形成されたＣｕＭｎ合金膜である第２電極膜７２Ｄとを含む積層膜である。なお、ＣｕＭｎ合金膜とは、銅とマンガンとの合金膜であることを意味している。
【００４９】
第１電極膜７１Ｓ及び７１Ｄは、ソース電極７Ｓ及びドレイン電極７Ｄの主電極層である。本実施の形態において、第１電極膜７１Ｓ及び７１Ｄは、ソース電極７Ｓ及びドレイン電極７Ｄにおける最下層となる下部電極層であって、絶縁層６の上に形成される。また、第１電極膜７１Ｓ及び７２Ｄは、絶縁層６の開口された部分を介して酸化物半導体層５と接続されている。第１電極膜７１Ｓ及び７１ＤとしてＣｕ膜を用いることにより、低抵抗化を図ることができる。
【００５０】
第２電極膜７２Ｓ及び７２Ｄは、主電極層を保護するキャップ層であって、第１電極膜７１Ｓ及び７１Ｄの上に積層される。本実施の形態において、第２電極膜７２Ｓ及び７２Ｄは、ソース電極７Ｓ及びドレイン電極７Ｄにおける最上層となる上部電極層である。第２電極膜７２Ｓ及び７２ＤとしてＣｕＭｎ合金膜を用いることによって、第１電極膜７１Ｓ及び７１ＤのＣｕ原子が酸化して第１電極膜７１Ｓ及び７１Ｄが変質することを抑制できる。これにより、Ｃｕ酸化によるソース電極７Ｓ及びドレイン電極７Ｄの高抵抗化を抑制できる。
【００５１】
なお、本実施の形態では、酸化物半導体層５とソース電極７Ｓ及びドレイン電極７Ｄとの間に絶縁層６を挿入しているが、絶縁層を設けることなく酸化物半導体層５の端部を直接覆うようにしてソース電極７Ｓ及びドレイン電極７Ｄを形成してもよい。ソース電極７Ｓ及びドレイン電極７Ｄは、少なくともキャリアが移動できるように酸化物半導体層５と電気的に接続されていればよい。
【００５２】
また、絶縁層６上には、下層配線Ｌ１も形成されている。下層配線Ｌ１は、ソース電極７Ｓ及びドレイン電極７Ｄと同層に形成された第１配線であり、第１配線層７１Ｌと当該第１配線層７１Ｌ上に積層された第２配線層７２Ｌとからなる。つまり、下層配線Ｌ１は、ソース電極７Ｓ及びドレイン電極７Ｄと同じ膜構造であり、Ｃｕ膜とＣｕＭｎ合金膜との積層膜である。
【００５３】
第１配線層７１Ｌは、下層配線Ｌ１における最下層となる下部配線層であって、第１電極膜７１Ｓ及び７１Ｄと同じＣｕ膜である。第１配線層７１Ｌの配線材料としてＣｕを用いることにより、下層配線Ｌ１を低抵抗化することができる。これにより、低抵抗配線を実現できる。
【００５４】
また、第２配線層７２Ｌは、下層配線Ｌ１における最上層となる上部配線層であって、第２電極膜７２Ｓ及び７２Ｄと同じＣｕＭｎ合金膜である。第２配線層７２Ｌは、第１配線層７１Ｌを保護するキャップ層であり、配線材料としてＣｕＭｎを用いることによって、第１配線層７１ＬのＣｕ原子が酸化して第１配線層７１Ｌが変質することを抑制できる。これにより、Ｃｕ酸化による下層配線Ｌ１の高抵抗化を抑制できる。
【００５５】
このように構成される下層配線Ｌ１は、上述のように各種の信号（電圧）を供給する配線として機能する。また、第２保護膜１２で覆われていない上層配線Ｌ２の部分は、ＴＦＴ基板１と外部装置との電気的接続を行うためにＴＦＴ基板１の外周端部に引き出された引き出し電極（外部接続端子）である。引き出し電極からＴＦＴ基板１に所定の電気信号が入力される。
【００５６】
酸化膜８ｓ及び８ｄは、ソース電極７Ｓ及びドレイン電極７Ｄを酸化することにより形成される表面酸化膜（表面酸化層）であって、ソース電極７Ｓ及びドレイン電極７Ｄの表面に形成される。具体的には、酸化膜８ｓ及び８ｄは、ＣｕＭｎ合金膜である第２電極膜７２Ｓ及び７２Ｄを酸化することによって形成される酸化膜（例えばマンガン酸化物：ＭｎＯｘ）であって、第２電極膜７２Ｓ及び７２Ｄの表面に形成される。
【００５７】
また、酸化膜８ｓ及び８ｄの第１コンタクトホールＣＨ１に対応する部分は除去されている。具体的には、酸化膜８ｓ及び８ｄの一部は、第１コンタクトホールＣＨ１を形成するときのエッチングによって除去される。つまり、酸化膜８ｓ及び８ｄは、第１コンタクトホールＣＨ１が設けられた部分を除いた第２電極膜７２Ｓ及び７２Ｄの表面に形成されている。
【００５８】
本実施の形態では、下層配線Ｌ１の表面にも酸化膜８ｌが形成されている。酸化膜８ｌは、下層配線Ｌ１を酸化することにより形成される表面酸化膜（表面酸化層）である。具体的には、酸化膜８ｌは、ＣｕＭｎ合金膜である第２配線層７２Ｌを酸化することによって形成される酸化膜（例えばマンガン酸化物：ＭｎＯｘ）であって、第２配線層７２Ｌの表面に形成される。
【００５９】
また、酸化膜８ｌの第２コンタクトホールＣＨ２に対応する部分は除去されている。具体的には、酸化膜８ｌの一部は、第２コンタクトホールＣＨ２を形成するときのエッチングによって除去される。つまり、酸化膜８ｌは、第２コンタクトホールＣＨ２が設けられた部分を除いた下層配線Ｌ１の表面に形成されている。
【００６０】
第１保護膜９は、絶縁層であり、ソース電極７Ｓ及びドレイン電極７Ｄを覆うように絶縁層６上に成形される。さらに、第１保護膜９は、下層配線Ｌ１を覆うように形成されている。つまり、ソース電極７Ｓ及びドレイン電極７Ｄと下層配線Ｌ１とは第１保護膜９によって覆われており、第１保護膜９はソース電極７Ｓ及びドレイン電極７Ｄと下層配線Ｌ１とを保護する保護層として機能する。第１保護膜９は、一例として、シリコン酸化膜（ＳｉＯ2）である。
【００６１】
本実施の形態では、ソース電極７Ｓ及びドレイン電極７Ｄと下層配線Ｌ１の表面には酸化膜８ｓ、８ｄ及び８ｌが形成されているので、第１保護膜９は、これら酸化膜８ｓ、８ｄ及び８ｌ上にも形成される。
【００６２】
また、第１保護膜９の一部は貫通するように開口されており、この開口された部分（第１コンタクトホールＣＨ１、第２コンタクトホールＣＨ２）を介して、ソース電極７Ｓ及びドレイン電極７Ｄと上層配線Ｌ２とが接続されるとともに、下層配線Ｌ１と上層配線Ｌ２とが接続されている。
【００６３】
なお、第１コンタクトホールＣＨ１は、第１保護膜９だけではなく酸化膜８ｓ及び８ｄも貫通するように設けられる。また、第２コンタクトホールＣＨ２は、第１保護膜９だけではなく酸化膜８ｌも貫通するように設けられる。
【００６４】
上層配線Ｌ２は、第１保護膜９上に所定形状で形成されている。上層配線Ｌ２は、第１保護膜９と酸化膜８ｓ及び８ｄとを貫通するように設けられた第１コンタクトホールＣＨ１を介してソース電極７Ｓ及び７Ｄに接続されている。また、上層配線Ｌ２は、第１保護膜９と酸化膜８ｌとを貫通するように設けられた第２コンタクトホールＣＨ２を介して下層配線Ｌ１に接続されている。
【００６５】
本実施の形態において、上層配線Ｌ２は、第１配線層１０Ｌと第２配線層１１Ｌとによって構成されている。
【００６６】
第１配線層１０Ｌは、上層配線Ｌ２における最下層となる下部配線層であり、第１保護膜９上に形成される。第１配線層１０Ｌは、第１コンタクトホールＣＨ１を介してソース電極７Ｓ及び７Ｄに接続される第１導電体膜である。本実施の形態において、第１配線層１０Ｌは、第２コンタクトホールＣＨ２を介して下層配線Ｌ１にも接続されている。
【００６７】
具体的には、第１配線層１０Ｌは、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２の内面に沿って形成されるとともに第１保護膜９上に形成される。第１配線層１０Ｌとしては、透明導電性酸化物が用いられる。本実施の形態における第１配線層１０Ｌ（第１導電体膜）は、ＩＴＯ膜である。
【００６８】
第２配線層１１Ｌは、上層配線Ｌ２における最上層となる上部配線層であり、第１配線層１０Ｌ上に形成される。
【００６９】
具体的には、第２配線層１１Ｌは、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を埋めるように第１配線層１０Ｌ上に形成される。第２配線層１１Ｌとしては、低抵抗金属が用いられる。本実施の形態における第２配線層１１Ｌは、Ｃｕ膜である。
【００７０】
引き出し端子電極１０Ｅは、引き出し電極としての上層配線Ｌ２を保護し、上層配線Ｌ２とともに引き出し電極（外部接続端子）を構成する。引き出し端子電極１０Ｅを設けることで、後工程のエッチング処理等によって引き出し電極（下層配線Ｌ１）が劣化することを抑制できる。
【００７１】
引き出し端子電極１０Ｅは、第２コンタクトホールＣＨ２を介して下層配線Ｌ１に接続される第２導電体膜であって、第２コンタクトホールＣＨ２の内面に沿って形成される。
【００７２】
引き出し端子電極１０Ｅは、第１配線層１０Ｌと同層に形成されている。つまり、引き出し端子電極１０Ｅは、上層配線Ｌ２における第１配線層１０Ｌと同じ材料で構成されており、透明導電性酸化物を用いて形成される。本実施の形態における引き出し端子電極１０Ｅ（第２導電体膜）は、ＩＴＯ膜である。
【００７３】
なお、引き出し端子電極１０Ｅは第２保護膜１２に覆われておらず、引き出し端子電極１０Ｅは露出している。
【００７４】
第２保護膜１２は、絶縁層であり、上層配線Ｌ２を覆うように第１保護膜９上に形成される。つまり、上層配線Ｌ２は第２保護膜１２によって覆われており、第２保護膜１２は上層配線Ｌ２を保護する保護層として機能する。また、第２保護膜１２は、ＴＦＴ基板１の上部層に形成される有機ＥＬ素子（発光層）の電極との絶縁を図る機能も有する。図示していないが、第２保護膜１２にはコンタクトホールが形成され、このコンタクトホールを介して、ソース電極７Ｓ又はドレイン電極７Ｄと上部層の有機ＥＬ素子の電極（例えば陽極）とが上層配線Ｌ２を介して又は直接的に接続される。
【００７５】
第２保護膜１２としては、例えば、４５０ｎｍ以下の波長の光を減衰させることが可能な、シルセスシオキセン、アクリル及びシロキサンを含む樹脂塗布型の感光性絶縁材料が用いられる。また、第２保護膜１２として、この感光性絶縁材料と無機絶縁材料との積層膜であってもよいし、無機絶縁材料の単層膜であってもよい。無機絶縁材料としては、例えば、酸化シリコン、酸化アルミニウム又は酸化チタンなどが用いられる。また、無機絶縁材料の成膜には、ＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
【００７６】
［薄膜トランジスタ基板の製造方法］
次に、実施の形態１に係るＴＦＴ基板１の製造方法について、図６Ａ〜図６Ｌを用いて説明する。図６Ａ〜図６Ｌは、実施の形態１に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。
【００７７】
まず、図６Ａに示すように、基板２を準備して、当該基板２の上方に所定形状のゲート電極３を形成する。例えば、基板２上にゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜を加工することにより、所定形状のゲート電極３を形成する。
【００７８】
次に、図６Ｂに示すように、基板２の上方にゲート絶縁膜４を形成する。例えば、ゲート電極３を覆うようにして酸化シリコンからなるゲート絶縁膜４をプラズマＣＶＤなどによって成膜する。
【００７９】
次に、図６Ｃに示すようにして、基板２の上方に所定形状の酸化物半導体層５を形成する。例えば、ゲート絶縁膜４上にＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体をスパッタリング法等によって成膜し、フォトリソグラフィ法及びエッチング法を用いて透明アモルファス酸化物半導体を加工することにより、所定形状の酸化物半導体層５を形成する。
【００８０】
次に、図６Ｄに示されるように、酸化物半導体層５を覆うようにしてゲート絶縁膜４上に絶縁層６を形成する。例えば、プラズマＣＶＤによって、シリコン酸化膜からなる絶縁層６を成膜する。
【００８１】
その後、同図に示すように、絶縁層６の一部をエッチング除去することによって、酸化物半導体層５とソース電極７Ｓ及びドレイン電極７Ｄとをコンタクトさせるためのコンタクトホールを形成する。例えば、酸化物半導体層５の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁層６にコンタクトホールを形成する。
【００８２】
次に、図６Ｅ及び図６Ｆに示すように、酸化物半導体層５に接続される電極として所定形状のソース電極７Ｓ及び７Ｄと、所定形状の下層配線Ｌ１とを形成する。
【００８３】
この場合、まず、図６Ｅに示すように、酸化物半導体層５上に金属の積層膜を形成する。例えば、絶縁層６のコンタクトホールを埋めるようにして絶縁層６上に第１金属膜７１を形成し、続いて、第１金属膜７１上に第２金属膜７２を形成する。具体的には、第１金属膜７１としてＣｕ膜をスパッタ法で成膜し、第２金属膜７２としてＣｕＭｎ合金膜をスパッタ法で成膜する。
【００８４】
次に、図６Ｆに示すように、第１金属膜７１と第２金属膜７２との積層膜を加工することによって、所定のパターンのソース電極７Ｓ及びドレイン電極７Ｄと、所定のパターンの下層配線Ｌ１とを形成する。例えば、フォトリソグラフィ法及びエッチング法を用いて積層膜を加工することによって、第１電極膜７１Ｓと第２電極膜７２Ｓとの積層膜であるソース電極７Ｓ、第１電極膜７１Ｄと第２電極膜７２Ｄとの積層膜であるドレイン電極７Ｄ、及び、第１配線層７１Ｌと第２配線層７２Ｌとの積層膜である下層配線Ｌ１を形成する。
【００８５】
次に、図６Ｇに示すように、酸素を含むガスを供給する。例えば、酸素を含むガスとして、Ｎ２（窒素）とＮ２Ｏ（一酸化二窒素）との混合ガスを供給する。この場合、酸素を含むガスの供給は、２５０℃以下の熱処理とともに行うとよい。本実施の形態では、Ｎ２とＮ２Ｏ（２％）の混合ガスを、２５０℃減圧下(３Ｔｏｒｒ)で４分間供給した。また、本実施の形態では、単に混合ガスを供給した例について説明したが、上記混合ガスを用いたプラズマ処理としてもよい。
【００８６】
このように、ソース電極７Ｓ及びドレイン電極７Ｄと下層配線Ｌ１とに対して、酸素を含むガスを供給することによって、同図に示すように、ソース電極７Ｓ及びドレイン電極７Ｄの表面に酸化膜８ｓ及び８ｄが形成される。具体的には、ＣｕＭｎ合金膜である第２電極膜７２Ｓ及び７２Ｄの表面が酸化することによって酸化膜８ｓ及び８ｄが形成されるまた、同時に、下層配線Ｌ１の表面にも酸化膜８ｌが形成される。具体的には、ＣｕＭｎ合金膜である第２配線層７２Ｌの表面が酸化することによって酸化膜８ｌが形成される。
【００８７】
次に、図６Ｈに示すように、酸化膜８ｓ及び８ｄとともにソース電極７Ｓ及びドレイン電極７Ｄを覆うように絶縁層６上に第１保護膜９を形成する。このとき、第１保護膜９は、下層配線Ｌ１の表面に形成された酸化膜８ｌとともに下層配線Ｌ１を覆うように形成される。例えば、プラズマＣＶＤによって、３００℃の成膜温度でシリコン酸化膜からなる第１保護膜９を成膜する。
【００８８】
次に、図６Ｉに示すように、ソース電極７Ｓ及びドレイン電極７Ｄが露出するように第１保護膜９の一部と酸化膜８ｓ及び８ｄの一部とをエッチングにより除去する。例えば、フォトリソグラフィ法及びエッチング法を用いて、ソース電極７Ｓ及びドレイン電極７Ｄ上の第１保護膜９の一部と酸化膜８ｓ及び８ｄの一部とを除去して、第１保護膜９と酸化膜８ｓ及び８ｄとを貫通する第１コンタクトホールＣＨ１を形成する。
【００８９】
このとき、同図に示すように、第１保護膜９と酸化膜８ｓ及び８ｄとをエッチングするときと同時に、下層配線Ｌ１も露出するように第１保護膜９の一部と酸化膜８ｌの一部とについても上記エッチングにより除去する。例えば、上記のフォトリソグラフィ法及びエッチング法と同時に、下層配線Ｌ１上の第１保護膜９の一部と酸化膜８ｌの一部とを除去して、第１保護膜９と酸化膜８ｌとを貫通する第２コンタクトホールＣＨ２を形成する。
【００９０】
本実施の形態では、ドライエッチングによって第１保護膜９と酸化膜８ｓ、８ｄ及び８ｌとを除去して、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を形成している。エッチングガスとしては、例えばＣＦ４を用いることができる。なお、エッチング液によっては、ドライエッチングではなくウェットエッチングによって、第１保護膜９と酸化膜８ｓ、８ｄ及び８ｌとを除去することも可能である。
【００９１】
次に、図６Ｊに示すように、露出したソース電極７Ｓ及びドレイン電極７Ｄに接続される第１導電体膜として所定形状の第１配線層１０Ｌを形成する。このとき、同図に示すように、第１配線層１０Ｌ（第１導電体膜）を形成するときと同時に、露出した下層配線Ｌ１に接続される第２導電体として所定形状の引き出し端子電極１０Ｅを形成する。
【００９２】
この場合、まず、露出したソース電極７Ｓ及びドレイン電極７Ｄを覆うようにして第１コンタクトホールＣＨ１の表面及び第１保護膜９の表面に沿って、スパッタ法によって例えばＩＴＯ膜からなる導電体膜を成膜する。
【００９３】
その後、フォトリソグラフィ法及びウェットエッチング法を用いて導電体膜を加工することにより、所定のパターンの第１配線層１０Ｌと、所定のパターンの引き出し端子電極１０Ｅとを形成する。なお、この後で、熱アニールを行うことによって、第１配線層１０Ｌ及びパターンの引き出し端子電極１０Ｅの低抵抗化を行ってもよい。
【００９４】
次に、図６Ｋに示すように、第１配線層１０Ｌ（第１導電体膜）の上に第２配線層１１Ｌを形成する。例えば、第１配線層１０Ｌの上に所定形状のＣｕ膜を形成する。これにより、第１配線層１０Ｌと第２配線層１１Ｌとの積層膜からなる上層配線Ｌ２が形成される。なお、Ｃｕ膜は、引き出し端子電極１０Ｅの上には形成しない。
【００９５】
次に、図６Ｌに示すように、上層配線Ｌ２を覆うように第１保護膜９上の所定の領域に第２保護膜１２を形成する。なお、第２保護膜１２は、引き出し端子電極１０Ｅ上には形成しない。
【００９６】
［作用効果等］
以下、実施の形態１に係るＴＦＴ基板１の作用効果について、本開示の技術に至った経緯も含めて説明する。
【００９７】
近年、表示装置の大画面化及び高精細化が求められており、表示装置に設けられる薄膜トランジスタの半導体層（チャネル層）として、キャリア移動度の高いＩＧＺＯ等の酸化物半導体を用いることが検討されている。酸化物半導体を用いた薄膜トランジスタでは、信頼性確保のために保護膜としてシリコン酸化膜が必要となる。
【００９８】
また、表示装置の大画面化及び高精細化によって配線が長く且つ細くなる傾向にある。このため、配線抵抗が高くなり、表示画像の品質が劣化するという課題がある。特に、薄膜トランジスタでは、ソース電極及びドレイン電極と同層に配線を形成することもあるので、ソース電極及びドレイン電極の材料及び構造は、薄膜トランジスタとしての性能だけではなく、配線としての性能も要求される。そこで、低抵抗配線を実現するために、ソース電極及びドレイン電極の電極材料としてＣｕを用いることが考えられる。
【００９９】
この場合、Ｃｕを用いた配線やソース電極及びドレイン電極の上に保護膜としてシリコン酸化膜等の酸化膜を形成すると、酸化膜の成膜過程に用いられる酸素によって、配線やソース電極及びドレイン電極のＣｕが酸化するという課題がある。また、Ｃｕが拡散すると、所望のトランジスタ特性を得られないという課題もある。
【０１００】
そこで、Ｃｕの酸化及びＣｕの拡散を防止するために、Ｃｕ膜の上にキャップ層としてＣｕＭｎ合金膜を形成することが考えられる。
【０１０１】
しかしながら、実際にＣｕ膜の上にＣｕＭｎ合金膜を形成してみると、その後、保護膜としてシリコン酸化膜等の酸化膜を成膜した時に、ＣｕＭｎの表面に高抵抗の変質層が形成されることが判明した。しかも、この変質層は保護膜にコンタクトホールを形成する時のドライエッチングでは除去することができず、ソース電極及びドレイン電極やこれらと同層の下層配線（下層電極）と上層配線（上層電極）との間のコンタクト抵抗が上昇し、コンタクト不良が発生することが分かった。
【０１０２】
本願発明者らの検討によれば、この変質層は、マンガンとシリコンと酸素とが結合した層（Ｍｎ−Ｓｉ−Ｏｘ）であると考えられている。
【０１０３】
このような課題に対して本願発明者らが鋭意検討した結果、ＣｕＭｎ合金膜を形成した後に保護膜として別途酸化膜を形成するような場合、保護膜を形成する前にＣｕＭｎ合金膜の酸化を促す処理を施してＣｕＭｎ合金膜に表面酸化膜を形成することで、変質層の発生を抑えることができることを見出した。
【０１０４】
本開示の技術は、このような着想に基づいたものであり、ＣｕＭｎ合金膜の表面に意図的に当該ＣｕＭｎ合金膜の酸化膜を形成した後で保護膜を形成し、その後エッチングによって保護膜と酸化膜とを同時に除去してＣｕＭｎ合金膜を露出させるものである。
【０１０５】
具体的には、本実施の形態に係るＴＦＴ基板１の製造方法によれば、所定の電極（ソース電極７Ｓ及びドレイン電極７Ｄ、又は、下層配線Ｌ１）を形成する工程と、酸素を含むガスを供給することにより上記所定の電極の表面に酸化膜（酸化膜８ｓ及び８ｄ、又は、酸化膜８ｌ）を形成する工程と、上記酸化膜を形成する工程の後に当該酸化膜を覆うように第１保護膜９を形成する工程と、上記所定の電極が露出するように第１保護膜９の一部と上記酸化膜の一部とをエッチングにより除去する工程と、露出した上記電極に接続される導電体膜（第１配線層１０Ｌ、又は、引き出し端子電極１０Ｅ）を形成する工程とを含み、上記所定の電極を形成する工程は、Ｃｕ膜（第１電極膜７１Ｓ及び７１Ｄ、又は、第１配線層７１Ｌ）を形成する工程と、Ｃｕ膜上にＣｕＭｎ合金膜（第２電極膜７２Ｓ及び７２Ｄ、又は、第２配線層７２Ｌ）を積層する工程とを含んでいる。
【０１０６】
このように、Ｃｕ膜とＣｕＭｎ合金膜との積層膜からなる所定の電極の表面に予め酸化膜を形成しておくことによって、第１保護膜９を形成する時に所定の電極の表面には上記のような変質層が形成されない。また、所定の電極の表面に意図的に形成させたＣｕＭｎ合金膜の酸化膜は第１保護膜９にコンタクトホールを形成する時のエッチングによって除去できる。したがって、所定の電極（ソース電極７Ｓ及びドレイン電極７Ｄ、又は、下層配線Ｌ１）と上層電極である導電体膜（第１配線層１０Ｌ、引き出し端子電極１０Ｅ）との間のコンタクト抵抗特性を良好なものとすることができる。したがって、所望の性能のＴＦＴ基板を得ることができる。
【０１０７】
（実施の形態２）
次に、実施の形態２について説明する。なお、本実施の形態における有機ＥＬ表示装置の構成は、実施の形態１における有機ＥＬ表示装置１００の構成と同様であるので、その説明は省略し、ＴＦＴ基板についてのみ説明する。
【０１０８】
図７は、実施の形態２に係るＴＦＴ基板の概略断面図である。
【０１０９】
実施の形態におけるＴＦＴ基板１では、ソース電極７Ｓ及びドレイン電極７Ｄと下層配線Ｌ１とを２層構造としたが、図７に示すように、本実施の形態におけるＴＦＴ基板１’では、ソース電極７Ｓ’及びドレイン電極７Ｄ’と下層配線Ｌ１’とを３層構造としている。それ以外の構成は、実施の形態１と同様である。
【０１１０】
具体的には、ソース電極７Ｓ’は、最下層として第３電極膜７３Ｓが追加されており、第３電極膜７３Ｓ、第１電極膜７１Ｓ及び第２電極膜７２Ｓの３層をこの順で含む。同様に、ドレイン電極７Ｄ’は、最下層として第３電極膜７３Ｄが追加されており、第３電極膜７３Ｄ、第１電極膜７１Ｄ及び第２電極膜７２Ｄの３層をこの順で含む。また、下層配線Ｌ１’は、最下層として第３配線層７３Ｌが追加されており、第３配線層７３Ｌ、第１配線層７１Ｌ及び第２配線層７２Ｌの３層をこの順で含む。
【０１１１】
最下層として追加された第３電極膜７３Ｓ、第３電極膜７３Ｄ及び第３配線層７３Ｌは、下地層との密着層であって、酸化物半導体層５及び絶縁層６の上に形成される。さらに、第３電極膜７３Ｓ、第３電極膜７３Ｄ及び第３配線層７３Ｌは、Ｃｕ膜からなる第１電極膜７１Ｓ、第１電極膜７１Ｄ及び第１配線層７１ＬのＣｕ原子が拡散して酸化物半導体層５内に入り込むことを抑制するＣｕ拡散抑制層としても機能する。
【０１１２】
中間層である第１電極膜７１Ｓ、第１電極膜７１Ｄ及び第１配線層７１Ｌは、Ｃｕを主成分とする主電極層（主配線層）であって、下層である第３電極膜７３Ｓ、第３電極膜７３Ｄ及び第３配線層７３Ｌと、上層である第２電極膜７２Ｓ、第２電極膜７２Ｄ及び第２配線層７２Ｌとの間に形成される。Ｃｕを主材料として用いることにより、配線及び電極の低抵抗化を図ることができる。
【０１１３】
上層である第２電極膜７２Ｓ、第２電極膜７２Ｄ及び第２配線層７２Ｌは、第１電極膜７１Ｓ、第１電極膜７１Ｄ及び第１配線層７１Ｌを保護するキャップ層であって、それぞれ第１電極膜７１Ｓ、第１電極膜７１Ｄ及び第１配線層７１Ｌの上に形成される。
【０１１４】
具体的には、ソース電極７Ｓ’、ドレイン電極７Ｄ’及び下層配線Ｌ１’は、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜（ＣｕＭｎ合金膜／Ｃｕ膜／Ｍｏ膜）、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜（ＣｕＭｎ合金膜／Ｃｕ膜／ＣｕＭｎ合金膜）とすることができる。
【０１１５】
このように、最下層（第３電極膜７３Ｓ、第３電極膜７３Ｄ及び第３配線層７３Ｌ）としてＭｏ膜又はＣｕＭｎ合金膜を追加することによって、中間層（第１電極膜７１Ｓ、第１電極膜７１Ｄ及び第３配線層７３Ｌ）のＣｕ原子が酸化物半導体層５に拡散することを抑制できる。さらに、最下層としてＭｏ膜又はＣｕＭｎ合金膜を形成することによって、下地層（酸化物半導体層５、絶縁層６）との密着性を向上させることもできる。
【０１１６】
また、最上層（第２電極膜７２Ｓ、第２電極膜７２Ｄ及び第２配線層７２Ｌ）としてＣｕＭｎ合金膜を形成することによって、中間層のＣｕ原子が酸化して中間層が変質することを抑制できる。これにより、Ｃｕ酸化による配線及び電極の高抵抗化を抑制できる。
【０１１７】
なお、本実施の形態におけるＴＦＴ基板１’の製造方法は、実施の形態１におけるＴＦＴ基板１の製造方法に準じて行うことができる。この場合、ソース電極７Ｓ’、ドレイン電極７Ｄ’及び下層配線Ｌ１’の各最下層（第３電極膜７３Ｓ、７３Ｄ及び第３配線層７３Ｌ）のＭｏ膜又はＣｕＭｎ合金膜は、スパッタ法によって成膜できる。
【０１１８】
以上、本実施の形態によれば、実施の形態１と同様の作用効果が得られる。
【０１１９】
また、本実施の形態では、実施の形態１と同様に、酸素を含むガスの供給を２５０℃以下の熱処理とともに行うことによって、ソース電極７Ｓ’、ドレイン電極７Ｄ’及び下層配線Ｌ１’におけるＣｕＭｎ合金膜（第２電極膜７２Ｓ及び７２Ｄ、第２配線層７２Ｌ）の表面に酸化膜８ｓ、８ｄ及び８ｌを形成している。この場合、本実施の形態では、酸化物半導体層５に隣接する層としてＭｏ膜（第３電極膜７３Ｓ、７３Ｄ及び第３配線層７３Ｌ）が形成されている。Ｍｏ膜は２５０℃以下の温度範囲では酸化されない。このため、酸素を含むガスの供給時における熱処理の際に、酸化物半導体層５とＭｏ膜との界面に酸化膜が形成されない。
【０１２０】
（実施例）
次に、ＴＦＴ基板の電極や配線における材料や膜構造等を変えて実験したときの実施例について説明する。なお、電極及び配線を２層構造とする場合は上記実施の形態１におけるＴＦＴ基板１を用いて、電極及び配線を３層構造とする場合は上記実施の形態２におけるＴＦＴ基板１’を用いている。
【０１２１】
まず、ＴＦＴ基板におけるコンタクト部のコンタクト抵抗について、図８Ａ及び図８Ｂを用いて説明する。
【０１２２】
図８Ａは、第１コンタクトホールＣＨ１（ドレイン電極又はソース電極と上層配線）におけるＮｏ１〜Ｎｏ３の３種類の試料のコンタクト抵抗を示す図である。また、図８Ｂは、第２コンタクトホールＣＨ２（下層配線と引き出し電極）におけるＮｏ４〜Ｎｏ６の３種類の試料のコンタクト抵抗を示す図である。
【０１２３】
図８Ａ及び図８Ｂにおいて、「ＴＭ構成」は、上層電極（ＴＭ）である上層配線及び引き出し電極の膜構造を示している。
【０１２４】
図８Ａに示すように、Ｎｏ１〜Ｎｏ３の試料の「ＴＭ構成」については、いずれも、第１配線層１０ＬをＩＴＯ膜とし、第２配線層１１ＬをＣｕ膜とする２層構造である。図８Ｂに示すように、Ｎｏ４〜Ｎｏ６の試料の「ＴＭ構成」については、引き出し端子電極１０ＥをＩＴＯ膜とする単層構造である。
【０１２５】
また、図８Ａにおいて、「ＳＤ構成」は、下層電極であるソース電極又はドレイン電極の膜構造を示しており、図８Ｂにおいて、「配線構成」は、下層電極である下層配線の膜構成を示している。
【０１２６】
図８Ａ及び図８Ｂに示すように、Ｎｏ１及びＮｏ２の試料の「ＳＤ構成」及びＮｏ４及びＮｏ５の試料の「配線構成」は、３層構造であり、最下層である第３電極膜７３ＤをＭｏ膜とし、中間層である第１電極膜７１ＤをＣｕ膜とし、最上層である第２電極膜７２ＤをＣｕＭｎ膜としている。一方、Ｎｏ２の試料の「ＳＤ構成」及びＮｏ６の試料の「配線構成」については、２層構造であり、下層である第１電極膜７１ＤをＭｏ膜とし、上層である第２電極膜７２ＤをＣｕ膜としている。
【０１２７】
また、図８Ａ及び図８Ｂにおいて、「ＣｕＭｎ処理」は、ＣｕＭｎ膜を形成した後に酸素を含むガスを供給する処理のことを示している。図８Ａ及び図８Ｂに示すように、Ｎｏ１、Ｎｏ３、Ｎｏ４及びＮｏ６の試料については、「ＣｕＭｎ処理」を行っていない。一方、Ｎｏ２及びＮｏ５の試料については、「ＣｕＭｎ処理」を行っており、ＣｕＭｎ膜の表面に酸化膜８ｄ及び酸化膜８ｌを形成させている。
【０１２８】
なお、図８Ａ及び図８Ｂにおいて、丸印（黒塗り○）は、孔径が４μｍの第１コンタクトホールＣＨ１（第２コンタクトホールＣＨ２）を１０００個形成した場合の結果を示しており、三角印（黒塗り△）は、孔径が１０μｍの第１コンタクトホールＣＨ１（第２コンタクトホールＣＨ２）を２０個形成した場合の結果を示しており、四角印（黒塗り□）は、孔径が６μｍの第１コンタクトホールＣＨ１（第２コンタクトホールＣＨ２）を２０個形成した場合の結果を示しており、また、いずれも平均値を示している。
【０１２９】
この結果、図８Ａに示すように、互いに同じ膜構成であるＮｏ１の試料とＮｏ２の試料とを比べると、「ＣｕＭｎ処理」を行ったＮｏ２の試料は、「ＣｕＭｎ処理」を行っていないＮｏ１の試料と比べて、コンタクト抵抗のばらつきを抑制できていることが分かる。
【０１３０】
同様に、図８Ｂに示すように、互いに同じ膜構成であるＮｏ４の試料とＮｏ５の試料とを比べると、「ＣｕＭｎ処理」を行ったＮｏ５の試料は、「ＣｕＭｎ処理」を行っていないＮｏ４の試料と比べて、コンタクト抵抗のばらつきを抑制できていることが分かる。
【０１３１】
また、図８Ａに示すように、ソース電極又はドレイン電極にキャップ層としてＣｕＭｎ膜を形成しておらず、かつ、「ＣｕＭｎ処理」を行っていないＮｏ３の試料では、コンタクト抵抗が高くなっていることが分かる。これに対して、ソース電極又はドレイン電極にキャップ層としてＣｕＭｎ膜を形成し、かつ、「ＣｕＭｎ処理」を行ったＮｏ２の試料では、コンタクト抵抗が小さくなっていることが分かる。尚、図８Ａに示すようにＣｕＭｎ処理をすることにより、ソース電極及びドレイン電極のコンタクト抵抗を１０（Ω／□）以下にすることができる。
【０１３２】
同様に、図８Ｂに示すように、下層配線にキャップ層としてＣｕＭｎ膜を形成しておらず、かつ、「ＣｕＭｎ処理」を行っていないＮｏ６の試料では、コンタクト抵抗が高くなっていることが分かる。これに対して、下層配線にキャップ層としてＣｕＭｎ膜を形成し、かつ、「ＣｕＭｎ処理」を行ったＮｏ５の試料では、コンタクト抵抗が小さくなっていることが分かる。尚、図８Ｂに示すようにＣｕＭｎ処理をすることにより、配線のコンタクト抵抗を１０２（Ω／□）以下にすることができる。
【０１３３】
次に、本願発明者らは、主配線材料として低抵抗のＣｕを用いた場合に、ソース電極、ドレイン電極及び下層配線として適した膜構造及び膜材料について鋭意検討した。図９は、その結果を示すものであり、ソース電極、ドレイン電極及び下層配線についての膜構造及び膜材料に応じた特性を示す表である。
【０１３４】
図９では、主配線層をＣｕ膜とするソース電極、ドレイン電極及び下層配線について、５つの例を示している。なお、図９において、密着性とは、ソース電極、ドレイン電極及び下層配線と下地層（酸化物半導体層、ゲート絶縁膜）とが正常に密着しているかどうかを評価したものである。また、耐熱性とは、ソース電極、ドレイン電極及び下層配線がＴＦＴ基板の製造工程中の熱処理工程又は酸化処理工程の温度（例えば上限３００℃）に耐えられるかどうか（特に酸化雰囲気中での耐熱性）を評価したものである。また、加工形状性は、加工後のソース電極、ドレイン電極及び下層配線の形状が正常であるかどうか、あるいは、ソース電極、ドレイン電極及び下層配線をパターン形成する際に所定の加工ができるかどうかを評価したものである。また、○の評価は、いずれも問題がなかったことを意味し、×の評価は何らかの問題があったことを意味する。
【０１３５】
比較例１は、Ｍｏ膜（下層）とＣｕ膜（主配線層）との２層構造であり、酸化物半導体層との密着性を向上させるためにＣｕ膜の下にＭｏ膜を形成した構成となっている。この場合、密着性及び加工形状性には問題はなかったが、耐熱性に問題があった。
【０１３６】
比較例２は、Ｍｏ膜（下層）とＣｕ膜（主配線層）とＭｏ膜（上層）との３層構造であり、比較例２の構成において、密着性を向上させるために下層としてＭｏ膜を形成した構成となっている。この場合、比較例１と比べて、耐熱性の問題は解消したが、加工形状性に問題が生じることが分かった。これは、Ｍｏ膜による電池反応によって加工形状に異常をきたしていると考えられる。
【０１３７】
実施例１は、Ｃｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との２層構造であり、Ｃｕ膜の上にＣｕＭｎ合金膜からなるキャップ層を形成した構成となっている。このように、ＣｕＭｎ合金膜のキャップ層を形成することによって、耐熱性及び加工形状安定性に優れた膜構造が得られる。但し、Ｃｕは酸化物半導体層と密着しにくく、密着性に問題があることが分かった。
【０１３８】
実施例２−１は、Ｍｏ膜（下層）とＣｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との３層構造であり、比較例２において、上層をＭｏ膜からＣｕＭｎ合金膜に代えた構成となっている。この構成により、密着性、耐熱性及び加工形状性のいずれにも優れた膜構造が得られる。つまり、実施例２−１では、比較例２のような電池反応が発生せず、加工形状に異常が生じなかった。
【０１３９】
実施例２−２は、ＣｕＭｎ合金膜（下層）とＣｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との３層構造であり、比較例２において、上層及び下層のＭｏ膜をＣｕＭｎ合金膜に代えた構成となっている。この構成により、密着性、耐熱性及び加工形状性のいずれにも優れた膜構造が得られる。なお、実施例２−２でも、電池反応は発生せず、加工形状に異常は生じなかった。
【０１４０】
次に、ＣｕＭｎ合金膜のＭｎ濃度に関して行った実験結果を、図１０を用いて説明する。この実験では、Ｍｎ濃度の異なるＣｕＭｎ合金膜の単層膜を複数作製し、各ＣｕＭｎ合金膜を加熱していったときの抵抗率の変化を調べた。
【０１４１】
具体的には、図１０に示すように、Ｍｎ濃度が０％（Ｃｕ）、Ｍｎ濃度が４％（ＣｕＭｎ４％）、Ｍｎ濃度が８％（ＣｕＭｎ８％）、Ｃｕ濃度が１０％（ＣｕＭｎ１０％）の４つのＣｕＭｎ単層膜について、加熱温度を１００℃、２００℃、２５０℃、３００℃、３５０℃とした場合における各抵抗率の値を測定した。
【０１４２】
ここで、配線形成以降のプロセス温度の上限により３００℃の耐熱性が要求される。例えば保護膜２６として酸化シリコン膜をプラズマＣＶＤで成膜する場合、保護膜２６の成膜温度は最大で３００℃である。このことから、ＣｕＭｎ合金膜は、３００℃以下において安定した抵抗率になっていることが好ましい。
【０１４３】
図１０に示すように、ＣｕＭｎ合金膜のＭｎ濃度が０％及び４％の場合は、加熱温度が２５０℃を越えると抵抗率が急激に上昇していることが分かる。これは、酸化によって抵抗率が上昇していると考えられる。
【０１４４】
一方、ＣｕＭｎ合金膜のＭｎ濃度が少なくとも８％及び１０％の場合は、加熱温度が３００℃以下では抵抗率の変動はみられない。つまり、ＣｕＭｎ合金膜のＭｎ濃度を少なくとも８％以上とすることによって、ＴＦＴプロセスの上限温度に耐えうる耐熱性を確保することができる。
【０１４５】
以上により、ＣｕＭｎ合金膜のＭｎ濃度は、８％以上にすることが好ましい。なお、大型ターゲットの作製上限の観点からは、実用上、ＣｕＭｎ合金膜のＭｎ濃度は、１５％以下にすることが好ましい。
【０１４６】
次に、ＣｕＭｎ合金膜の膜厚に関して行った実験結果を、図１１を用いて説明する。この実験では、ソース電極及びドレイン電極の構造をＭｏ膜（下層）とＣｕ膜（中間層）とＣｕＭｎ合金膜（上層）の３層構造とした場合において、キャップ層であるＣｕＭｎ合金膜の膜厚を変化させたときの、加熱処理の有無によるソース電極及びドレイン電極のシート抵抗の変化を調べた。
【０１４７】
具体的には、図１１に示すように、ＣｕＭｎ合金膜のＭｎ濃度が８％である場合において、３００℃の加熱処理を行った場合と加熱処理を行わなかった場合とで、ＣｕＭｎ合金膜の膜厚を３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍとした場合における各抵抗率の値を測定した。
【０１４８】
図１１に示すように、ＣｕＭｎ合金膜の厚みが薄いと、配線形成以降のプロセスの上限温度（３００℃）で加熱した場合に、抵抗率が大きくなることが分かる。ここで、表示装置における配線抵抗としては、０．０７（Ω／□）以下であることが要求されていることから、図１１に示すように、耐熱性確保のためには、ＣｕＭｎ合金膜の膜厚は、５０ｎｍ以上にすることが好ましい。
【０１４９】
なお、ウェットエッチングの加工精度の観点からは、ＣｕＭｎ合金膜の膜厚は、１００ｎｍ以下とすることが好ましい。
【０１５０】
また、下層の膜厚については、ＣｕＭｎ合金膜の場合は、２０ｎｍ以上６０ｎｍ以下にするとよく、Ｍｏ膜の場合は、１０ｎｍ以上４０ｎｍ以下にするとよい。この範囲内の膜厚とすることで、所望のトランジスタ特性を得ることができる。
【０１５１】
また、上述のとおり、配線抵抗としては０．０７（Ω／□）以下であることが要求されていることから、Ｃｕ膜である中間層の膜厚は、３００ｎｍ以上にするとよい。
【０１５２】
（変形例等）
以上、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び有機ＥＬ表示装置について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
【０１５３】
例えば、上記実施の形態において、薄膜トランジスタは、ボトムゲート型のＴＦＴとしたが、トップゲート型のＴＦＴとしても構わない。
【０１５４】
また、上記実施の形態において、薄膜トランジスタは、チャネルエッチングストッパー型（チャネル保護型）のＴＦＴとしたが、チャネルエッチング型のＴＦＴとしても構わない。つまり、上記実施の形態において、絶縁層６は形成しなくてもよい。
【０１５５】
また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示素子装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
【０１５６】
また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１５７】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１５８】
ここに開示された技術は、酸化物半導体を用いた薄膜トランジスタ基板及びその製造方法、並びに、薄膜トランジスタ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
【符号の説明】
【０１５９】
１、１’  ＴＦＴ基板
２  基板
３、Ｇ１、Ｇ２  ゲート電極
４  ゲート絶縁膜
５  酸化物半導体層
６  絶縁層
７Ｓ、７Ｓ’、Ｓ１、Ｓ２  ソース電極
７Ｄ、７Ｄ’、Ｄ１、Ｄ２  ドレイン電極
８ｓ、８ｄ、８ｌ  酸化膜
９  第１保護膜
１０Ｌ、７１Ｌ  第１配線層
１０Ｅ  引き出し端子電極
１１Ｌ、７２Ｌ  第２配線層
１２  第２保護膜
７１  第１金属膜
７２  第２金属膜
７１Ｓ、７１Ｄ  第１電極膜
７２Ｓ、７２Ｄ  第２電極膜
７３Ｓ、７３Ｄ  第３電極膜
７３Ｌ  第３配線層
１００  有機ＥＬ表示装置
１１０  画素
１１０Ｒ、１１０Ｇ、１１０Ｂ  サブ画素
１１１  バンク
１２０  画素回路
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
ＳｗＴｒ、ＤｒＴｒ  薄膜トランジスタ
Ｃ  キャパシタ
Ｌ１、Ｌ１’  下層配線
Ｌ２  上層配線
ＣＨ１  第１コンタクトホール
ＣＨ２  第２コンタクトホール
【図１】
2015029286.tif 000003
【図２】
2015029286.tif 000004
【図３】
2015029286.tif 000005
【図４】
2015029286.tif 000006
【図５Ａ】
2015029286.tif 000007
【図５Ｂ】
2015029286.tif 000008
【図６Ａ】
2015029286.tif 000009
【図６Ｂ】
2015029286.tif 000010
【図６Ｃ】
2015029286.tif 000011
【図６Ｄ】
2015029286.tif 000012
【図６Ｅ】
2015029286.tif 000013
【図６Ｆ】
2015029286.tif 000014
【図６Ｇ】
2015029286.tif 000015
【図６Ｈ】
2015029286.tif 000016
【図６Ｉ】
2015029286.tif 000017
【図６Ｊ】
2015029286.tif 000018
【図６Ｋ】
2015029286.tif 000019
【図６Ｌ】
2015029286.tif 000020
【図７】
2015029286.tif 000021
【図８Ａ】
2015029286.tif 000022
【図８Ｂ】
2015029286.tif 000023
【図９】
2015029286.tif 000024
【図１０】
2015029286.tif 000025
【図１１】
2015029286.tif 000026
【国際調査報告】
2015029286.tif 000027
2015029286.tif 000028
2015029286.tif 000029