(57)【特許請求の範囲】
【請求項１】
互いに異なる複数の階層に積層された複数のデッキであって、それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキと、
複数の絶縁材料であって、それぞれが、前記複数のデッキの中の対応する隣接デッキ間に介在する、複数の絶縁材料と、
前記複数のデッキに対して実質的に垂直に延びるように配置された少なくとも一つの導電延長部であって、前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成された少なくとも一つの導電延長部材料と、
を含み、
前記第１の導電線材料の端部を酸化物に変換することにより、前記第１の導電線材料が前記記憶素子材料に対して凹まされている
装置。
【請求項２】
前記複数のデッキの各々における前記第１の導電線材料は導電線材料端で終端され、
前記複数のデッキの各々における前記記憶素子材料は、前記第１の導電線材料の前記導電線材料端に対して前記少なくとも一つの導電延長部材料に向かって突き出た突出部を有する、
請求項１に記載の装置。
【請求項３】
互いに異なる複数の階層に積層された複数のデッキであって、それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキと、
複数の絶縁材料であって、それぞれが、前記複数のデッキの中の対応する隣接デッキ間に介在する、複数の絶縁材料と、
前記複数のデッキに対して実質的に垂直に延びるように配置された少なくとも一つの導電延長部であって、前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成された少なくとも一つの導電延長部材料と、
を含み、
前記複数のデッキの各々は、第２の導電線材料をさらに有し、前記第１の導電線材料、前記記憶素子材料および前記第２の導電線材料は、前記記憶素子材料が前記第１および第２の導電線材料の間に位置するように積層されており、
前記少なくとも一つの導電延長部材料は、前記複数のデッキの各々における前記第１および第２の導電線材料のそれぞれに、対応する前記記憶素子材料を介して、動作状態において結合されるように構成されている、
装置。
【請求項４】
前記複数のデッキの各々における前記第１の導電線材料は第１の導電線材料端で終端され、
前記複数のデッキの各々における前記第２の導電線材料は第２の導電線材料端で終端され、
前記複数のデッキの各々における前記記憶素子材料は、前記第１の導電線材料の前記第１の導電線材料端および前記第２の導電線材料の前記第２の導電線材料端のそれぞれに対して前記少なくとも一つの導電延長部材料に向かって突き出た突出部を有する、
請求項３に記載の装置。
【請求項５】
前記複数のデッキの各々は、前記第１の導電線材料の前記第１の導電線材料端を覆う第１の誘電体材料と、前記第２の導電線材料の前記第２の導電線材料端を覆う第２の誘電体材料とをさらに有する、
請求項４に記載の装置。
【請求項６】
前記少なくとも一つの導電延長部材料と前記複数のデッキの各々における前記記憶素子材料との間に介在するセル選択材料をさらに含む、
請求項１乃至５のいずれか一項に記載の装置。
【請求項７】
前記記憶素子材料は、相変化材料（ＰＣＭ）を有する、
請求項１乃至６のいずれか一項に記載の装置。
【請求項８】
前記相変化材料（ＰＣＭ）は、カルコゲナイド材料を有する、
請求項７に記載の装置。
【請求項９】
前記記憶素子材料は、相変化材料（ＰＣＭ）を有し、前記セル選択材料は、オボニック閾値スイッチ（ＯＴＳ）材料を有する、
請求項６に記載の装置。
【請求項１０】
それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキを、互いに異なる複数の階層に、隣接するデッキ間に絶縁材料を介在させて、積層することと、
前記複数のデッキに対し実質的に垂直に延びて、前記複数のデッキの各々における前記第１の導電線材料および前記記憶素子材料のそれぞれの端部を区画するように少なくとも一つのバイアを形成することと、
前記複数のデッキの各々における前記第１の導電線材料の前記端部を含む部分を酸化して当該部分を酸化物に変換することにより前記複数のデッキの各々における前記記憶素子材料の前記端部に対して凹ませる凹み処理を行うことと、
前記少なくとも一つのバイアに導電延長部材料を形成して、前記導電延長部材料が前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成することと、
を含む方法。
【請求項１１】
それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキを、互いに異なる複数の階層に、隣接するデッキ間に絶縁材料を介在させて、積層することと、
前記複数のデッキに対し実質的に垂直に延びて、前記複数のデッキの各々における前記第１の導電線材料および前記記憶素子材料のそれぞれの端部を区画するように少なくとも一つのバイアを形成することと、
前記複数のデッキの各々における前記第１の導電線材料の前記端部を前記複数のデッキの各々における前記記憶素子材料の前記端部に対して凹ませる凹み処理を行うことと、
前記少なくとも一つのバイアに導電延長部材料を形成して、前記導電延長部材料が前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成することと、
を含み、
前記複数のデッキの各々は、第２の導電線材料をさらに有し、前記第１の導電線材料、前記記憶素子材料および前記第２の導電線材料は、前記記憶素子材料が前記第１および第２の導電線材料の間に位置するように積層されており、
前記少なくとも一つのバイアを形成することは、さらに、前記少なくとも一つのバイアに前記複数のデッキの各々における前記第２の導電線材料の端部を区画するようになし、
前記凹み処理を行うことは、さらに、前記複数のデッキの各々における前記第２の導電線材料の前記端部を前記複数のデッキの各々における前記記憶素子材料の前記端部に対して凹ませるようになし、
前記導電延長部材料を形成することは、さらに、前記導電延長部材料が前記複数のデッキの各々における前記第２の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成するようになす、
方法。
【請求項１２】
前記凹み処理を行うことは、前記複数のデッキの各々における前記第１の導電線材料の前記端部を含む部分と前記複数のデッキの各々における前記第２の導電線材料の前記端部を含む部分とを除去し、当該除去した部分の各々を誘電体材料で埋めること、を含む、
請求項１１に記載の方法。
【請求項１３】
前記凹み処理を行うことは、前記複数のデッキの各々における前記第１の導電線材料の前記端部を含む部分と前記複数のデッキの各々における前記第２の導電線材料の前記端部を含む部分とを酸化して当該それぞれの部分を酸化物に変換すること、を含む、
請求項１１に記載の方法。
【請求項１４】
前記導電延長部材料を形成する前に、前記少なくとも一つのバイアにセル選択材料を形成することをさらに含むことにより、前記導電延長部材料と前記複数のデッキの各々における前記記憶素子材料との間に前記セル選択材料を介在させるようにする、
請求項１０乃至１３のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本開示は、弁護士整理番号１００１．０６８０００１を有し、「ＴＨＲＥＥ  ＤＩＭＥＮＳＩＯＮＡＬ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＡＲＣＨＩＴＥＣＴＵＲＥ」と題する、本願と共に出願する、米国特許出願第１３／６００、６９９号に関連し、その全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、一般に、半導体デバイスに関し、特に、３次元メモリアレイアーキテクチャおよびその形成方法に関する。
【背景技術】
【０００３】
メモリデバイスは、通常は、コンピュータまたは他の電子デバイス内の内部用半導体集積回路として提供される。多くの、異なる形式のメモリが存在しており、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗可変メモリ、およびフラッシュメモリが含まれる。抵抗可変メモリの形式には、とりわけ、相変化材料（ＰＣＭ）メモリ、プログラマブル導体メモリ、および抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））を含む。
【０００４】
メモリデバイスは、高メモリ密度、高信頼性、および無電力でのデータ保持の必要性から、不揮発性メモリとして広範囲の電子的用途に利用される。不揮発性メモリは、例えば、パーソナルコンピュータ、携帯メモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、セルラ電話機、ＭＰ３等の携帯音楽プレーヤ、動画プレーヤ、および他の電子デバイスに使用され得る。
【０００５】
メモリデバイス製作に関する絶え間ない取り組みは、メモリデバイスの小型化、メモリデバイスの記憶密度の増大、および／またはメモリデバイスコストの制限にある。一部のメモリデバイスは、２次元アレイに配置されたメモリセルを含み、メモリセルは全て同一面に配置される。対照的に、種々のメモリデバイスは、複数の階層のメモリセルを有する３次元（３Ｄ）アレイに配置されたメモリセルを含む。
【０００６】
３次元アレイに配置された従来のメモリセルとしては、特許文献１及び２に記載されたようなものが知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／０２９９３２８号明細書
【特許文献２】特開２０１１−１２９６３９号公報
【発明の概要】
【０００８】
本発明の装置は、互いに異なる複数の階層に積層された複数のデッキであって、それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキと、複数の絶縁材料であって、それぞれが、前記複数のデッキの中の対応する隣接デッキ間に介在する、複数の絶縁材料と、前記複数のデッキに対して実質的に垂直に延びるように配置された少なくとも一つの導電延長部であって、前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成された少なくとも一つの導電延長部材料と、を含むことを特徴とする。また、本発明の方法は、それぞれが、互いに積層された第１の導電線材料と記憶素子材料とを有する、複数のデッキを、互いに異なる複数の階層に、隣接するデッキ間に絶縁材料を介在させて、積層することと、前記複数のデッキに対し実質的に垂直に延びて、前記複数のデッキの各々における前記第１の導電線材料および前記記憶素子材料のぞれぞれの端部を区画するように少なくとも一つのバイアを形成することと、前記複数のデッキの各々における前記第１の導電線材料の前記端部を前記複数のデッキの各々における前記記憶素子材料の前記端部に対して凹ませる凹み処理を行うことと、前記少なくとも一つのバイアに導電延長部材料を形成して、前記導電延長部材料が前記複数のデッキの各々における前記第１の導電線材料に、対応する前記記憶素子材料を介して、動作状態において結合されるように構成することと、を含むことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】先行技術による２次元メモリアレイを示す。
【図２】先行技術による３次元メモリアレイを示す。
【図３】本開示の複数の実施形態に従う３次元メモリアレイを示す。
【図４】本開示の複数の実施形態に従う３次元メモリアレイのバイアスをかけるための方法を示す。
【図５Ａ】本開示の複数の実施形態に従う導電線の対の間の同心状メモリセル構造体の場所を示す。
【図５Ｂ】本開示の複数の実施形態に従う導電線の交互の対の間の同心状メモリセル構造体の場所を示す。
【図５Ｃ】本開示の複数の実施形態に従う導電線の異なる交互の対の間の同心状メモリセル構造体の場所を示す。
【図５Ｄ】本開示の複数の実施形態に従うメモリセル構造体ピッチ内のビット線数を増大させた、導電線の対の間の同心状メモリセル構造体の場所を示す。
【図５Ｅ】本開示の複数の実施形態に従うアレイの上方および下方で交互に接続される同心状メモリセル構造体の場所を示す。
【図６】本開示の複数の実施形態に従う３次元メモリアレイ概略図の斜視図を示す。
【図７】本開示の複数の実施形態に従うワード線の上方および下方にビット線を有する３次元メモリアレイの斜視図を示す。
【図８Ａ】本開示の複数の実施形態に従う図５Ｅに示した同心状メモリセルの３次元メモリアレイに対応する横断面図を示す。
【図８Ｂ】本開示の複数の実施形態に従う図５Ｅに示した同心状メモリセルの３次元メモリアレイに対応する横断面図を示す。
【図８Ｃ】本開示の複数の実施形態に従う図５Ｅに示した同心状メモリセルの３次元メモリアレイに対応する横断面図を示す。
【図８Ｄ】本開示の複数の実施形態に従う図５Ｅに示した同心状メモリセルの３次元メモリアレイに対応する横断面図を示す。
【図９】本開示の複数の実施形態に従うアレイの上方および下方で交互に接続される同心状メモリセル構造体の３次元メモリアレイのバイアスをかける方法を示す。
【図１０Ａ】本開示の複数の実施形態に従う分離されたスイッチデバイス付同心状メモリセルの３次元メモリアレイを示す。
【図１０Ｂ】本開示の複数の実施形態に従う分離されたスイッチデバイス付ヒータ材料を有する同心状メモリセルの３次元メモリアレイを示す。
【図１０Ｃ】本開示の複数の実施形態に従う分離されたスイッチデバイス付ヒータ材料を有する同心状メモリセルの３次元メモリアレイを示す。
【発明を実施するための形態】
【００１０】
３次元メモリアレイアーキテクチャおよびその形成方法が提供される。実施例のメモリアレイは、少なくとも絶縁材料により複数の階層に互いに分離される複数の第１の導電線を備える積層体と、複数の第１の導電線に実質的に直角に延びるように配置される少なくとも１本の導電延長部とを含み得る。記憶素子材料が、少なくとも１本の導電延長部の周囲に形成される。セル選択材料が、少なくとも１本の導電延長部の周囲に形成される。少なくとも１本の導電延長部、記憶素子材料、およびセル選択材料は、複数の第１の導電線の同一面上の対の間に位置する。
【００１１】
本開示の実施形態では、相変化材料（ＰＣＭ）メモリセルの垂直統合を実装する。複数の実施形態は、既存の２次元メモリアレイよりも密度の高い３次元メモリアレイを提供する。さらに、製作工程は、例えば、３Ｄアレイの形成に関連するマスク数を減少させることにより、既存の手法より複雑でなく費用も低い。したがって、本開示の複数の製作工程は、これまでの手法より費用が低い。
【００１２】
本開示の以下の詳細な説明では、その一部を形成する添付図面に対して参照を行うが、図面には、本開示の１つ以上の実施形態をどのように実施すればよいかが図解により示される。これらの実施形態は、当業者が本開示の実施形態を実施できるように充分に詳細に説明するが、他の実施形態を利用してもよく、また本開示の範囲から逸脱しなければ、工程上の、電気的な、および／または構造上の変更を行っても構わないことを理解すべきである。
【００１３】
本明細書中の数字は付番規則に従っており、第１の桁は図面番号に対応し、残りの桁は図中の構成要素または構成部品を特定している。異なる図面間の類似の構成要素または構成部品は、類似する桁を用いることにより特定できる。例えば、１０２は図１中の要素「０２」を参照し、類似の構成要素が図２中で２０２として参照できる。また、本明細書で用いられる場合、「複数の（ａ  ｎｕｍｂｅｒ  ｏｆ）」特定の構成要素および／または特長は、１個以上のそのような構成要素および／または特長を指している可能性がある。
【００１４】
本明細書に用いる場合、「実質的に」の語は、修正された特徴は絶対的である必要はないが、その特徴の利点を達成するように充分に忠実であることを意図する。例えば、「実質的に平行な」とは、絶対的な平行度には限定されず、直角の方向より平行な方向に少なくとも近い方向を含み得る。同様に、「実質的に直交する」とは、絶対的な直交度には限定されず、平行の方向より直角な方向に少なくとも近い方向を含み得る。
【００１５】
図１は、先行技術による２次元メモリアレイ１００を示す。メモリアレイ１００は、本明細書ではワード線と呼ぶことがある複数の導電線１０２、例えば、アクセス線、と、本明細書ではビット線と呼ぶことがある複数の導電線１０４、例えば、データ線、とを含み得る。ワード線１０２は、一階層で実質的に互いに平行に配置され、ビット線１０４は、異なる階層で実質的に互いに平行に配置される。ワード線１０２とビット線１０４とは、実質的に互いに直角に、例えば、直交して、さらに配置される。各ワード線１０２およびビット線１０４に対して示す添え字は、特定階層内でのそれぞれの線の順位を示す。
【００１６】
そのようなアーキテクチャで、メモリセル１０６は、行および列からなる行列に配置され得る。メモリセル１０６は、ワード線１０２とビット線１０４との交差に位置し得る。すなわち、メモリセル１０６は、クロスポイントアーキテクチャに配置される。メモリセル１０６は、ワード線１０２とビット線１０４とが互いに接近する場所、例えば交差、重なり等、に位置する。ワード線１０２とビット線１０４とは異なる階層に形成されるため、ワード線１０２とビット線１０４とが物理的に互いに交わることはない。
【００１７】
図２は、先行技術による３次元メモリアレイ２０８を示す。メモリアレイ２０８は、複数のワード線２１０、２１２、および複数のビット線２１４を含む。ワード線２１０は、一階層で実質的に互いに平行に配置され、ワード線２１２は、異なる階層で実質的に互いに平行に配置される。図２に示すように、ビット線２１４は、ワード線２１０および２１２が位置する階層のどちらとも異なる、例えば、ワード線２１０および２１２が位置する階層間の、階層に実質的に互いに平行に配置される。ビット線２１４は、ワード線２１０、２１２に実質的に直角に、例えば、直交して、さらに配置される。
【００１８】
メモリセル２１６、２１８は、ワード線２１０、２１２とビット線２１４との交差のクロスポイントアーキテクチャ内に配置されて、図２に示されている。メモリセル２１６は、ワード線２１０とビット線２１４との間に配置され、メモリセル２１８は、ワード線２１２とビット線２１４との間に配置される。したがって、メモリセルは複数の階層に配置され、各階層にはメモリセルがクロスポイントアーキテクチャに構築される。階層は互いに異なる階層に形成され、それにより垂直に積層される。メモリセルは、ワード線２１２およびビット線２１４が形成される階層の間の階層に形成される。図２に示す３次元メモリアレイ２０８は、共通のビット線２１４と別個のワード線２１０、２１２とを有するメモリセル２１６、２１８を含む。より一般的にいえば、３次元メモリアレイは、図２に示すよりも多くの積層階層を有し得る。
【００１９】
各ワード線２１０、２１２に対して示す添え字は、特定階層内のワード線の階層および順位を示す。例えば、ワード線２１０（ＷＬ３、０）は、階層０内の位置３に位置していることが示され、ワード線２１２（ＷＬ３、１）は、階層１内の位置３に位置していることが示される。したがって、メモリセル２１６は、ビット線２１４、例えば、ＢＬ０、とビット線２１４下方のワード線、例えば、ＷＬ２、０、との間に位置し、図２に示され、メモリセル２１８は、ビット線２１４、例えば、ＢＬ０、とビット線２１４上方のワード線、例えば、ＷＬ２、１、との間に位置して、図２に示されている。
【００２０】
図３は、本開示の複数の実施形態に従った３次元メモリアレイ３２０を示す。メモリアレイ３２０は、第１の端子、例えば、ビット線、と第２の端子、例えば、ワード線、との間に、複数のメモリセル、例えば、セル選択デバイスと直列なメモリ素子、を備え、端子の各々は読取り／プログラム／消去の操作で独立に指定可能である。
【００２１】
図３は、図示した種々の特長の３次元の物理的寸法を、特長の精確な互いの近似性も含めて精確には反映していない簡略図である。図３は、種々の構成要素の厳密な接続形態の位置付けを表しているものと考えるべきではない。むしろ、図３は、メモリアレイ３２０の電気的方式の簡略概要、および種々の特長のおおよその相対的配置を提供する。例えば、ビット線３２４は、アレイの（図示のように）頂部および／または底部に位置してもよく、電気的に互いに切離されている。また、同一のビット線３２４に結合される導電延長部３２６Ｔおよび３２６Ｕは、同一のビット線電位に全てバイアスをかけられる。しかし、図３は、特定階層、例えば、ＷＬ０、２およびＷＬ１、２、でのメモリセル構造体３２８のワード線に対する物理的近似性を示してはいない。図５Ａ〜１０Ｂは、本開示の複数の実施形態に従った、３次元メモリアレイの態様をより詳細に示す。以下の検討から明らかになるように、いくつかの実施形態で、メモリセル構造体３２８は、複数のメモリセルに関連する部分を有し得る。例えば、各メモリセル構造体３２８は２つの部分を有することができ、一方の部分は一方の隣接ワード線３２２に関連し、別の部分は別の隣接ワード線３２２に関連する。また、図３に示す構成に対して、メモリセルは２個のメモリセル構造体３２８の部分を備えることができ、一方の部分は、導電延長部３２６Ｔと特定のワード線との間に形成されるメモリセル構造体３２８に関連し、別の部分は、導電延長部３２６Ｕと特定のワード線との間に形成される別のメモリセル構造体３２８に関連する。メモリセル構造体３２８は、それぞれの導電延長部、例えば、３２６Ｔ、３２６Ｕ、が各特定階層で隣接ワード線３２２の対の間に近接して通過する場所に、物理的に存在し得る。
【００２２】
複数の実施形態で、アクセス線は、ワード線（ＷＬ）と呼ぶこともあり、複数の異なる階層、例えば、高所、デッキ、面、に配設される。例えば、ワード線は、Ｎ個の階層に配設できる。絶縁材料、例えば、誘電材料（誘電体材料）がワード線の階層間を分離する。したがって、絶縁材料により分離されたワード線の階層が、ＷＬ／絶縁材料の積層体を形成する。データ線は、ビット線（ＢＬ）と呼ぶこともあり、ワード線に実質的に直角に配置され、Ｎ階層のワード線上方の階層、例えば、Ｎ＋１階層、に位置する。各ビット線は、ワード線間等、ワード線に近接して複数の導電延長部、例えば、垂直延長部、を有することができ、メモリセルが垂直延長部とワード線との間に形成される。
【００２３】
図３に示すメモリアレイ３２０は、複数のワード線３２２およびビット線３２４を有し得る。ワード線３２２は、複数の階層内に配置され得る。図３では、ワード線３２２が、４つの階層内に配置されて示されている。しかし、ワード線３２２を配置できる階層の数はこの数に限定されず、ワード線３２２をより多数、または少数の階層に配置できる。ワード線３２２は、特定階層内で実質的に互いに平行に配置される。ワード線３２２は、積層体内で垂直方向に整合される。すなわち、多数階層の各々内のワード線３２２は、各階層内で同一な相対場所に位置し、直上および／または直下のワード線３２２と整合される。ワード線３２２が形成される階層の間および特定階層のワード線３２２の間に、絶縁材料（図３には示さず）が位置してもよい。
【００２４】
図３に示すように、ビット線３２４は、ワード線３２２が位置する階層とは異なる階層、例えば、ワード線３２２が位置する階層の上方および／または下方に、実質的に互いに平行に配置できる。すなわち、ビット線は、メモリアレイ３２０の頂部に位置し得る。ビット線３２４はさらに、ワード線３２２に実質的に直角に、例えば、直交させて、配置でき、これらと重なり、例えば、異なる階層での交差、を有し得る。しかし、実施形態は、厳密に平行／直交の構成に限定されない。また、図３ではビット線３２４をワード線３２２の上方に形成して示したが、本開示の実施形態はそのようには限定されず、一部の実施形態によれば、ビット線はワード線３２２の下方に形成でき、導電延長部がビット線から上に延びてワード線３２２に近接する。一部の実施形態によれば、ビット線はワード線３２２の下方に形成でき、導電延長部がビット線から上に延びてワード線３２２に近接し、ビット線もワード線３２２の上方に形成でき、導電延長部がビット線から下に延びてワード線３２２に近接する。
【００２５】
図３の各ワード線３２２に対する添え字は、特定階層内のワード線の位置、例えば、順位、および階層を示す。例えば、ワード線ＷＬ２、０は、階層０内の位置２に位置する（位置２に位置するワード線の積層体の底部のワード線）ことが示され、ワード線ＷＬ２、３は、階層３内の位置２に位置する（位置２に位置するワード線の積層体の頂部のワード線）ことが示される。ワード線３２２を配置できる階層の数、および各階層でのワード線３２２の数は、図３に示す数より多数、または少数、にすることができる。
【００２６】
ビット線３２４とワード線３２２の積層体との各重なりの間に、ビット線３２４の導電延長部３２６Ｔを、ビット線３２４とワード線３２２とに実質的に直角に方向付けることができ、ワード線の積層体内の各ワード線３２２の部分に近接して、例えば、近傍を通過できる。一部の実施形態によれば、ビット線３２４の導電延長部３２６Ｔは、ワード線の２個の積層体の間を通過し、ワード線の２個の積層体の各々内の各ワード線に近接、例えば、隣接して通過できる。
【００２７】
例えば、図３に示すように、ビット線３２４の導電延長部３２６Ｔをビット線３２４から垂直に延びるように配置して、下方のそれぞれのワード線３２２の一部分に近接して通過させることができる。図示のように、導電延長部３２６Ｔは、各階層で２本のワード線３２２の間を通過して、２本のワード線３２２の各々に近接、例えば、隣接することができる。例えば、図３に示す導電延長部３２６Ｔは、ＷＬ１、ｊおよびＷＬ２、ｊと特定したワード線間を通過し、ＷＬ１、ｊおよびＷＬ２、ｊが形成される階層で各々に近接する。隣接とは、本明細書で用いる場合、接するように近いことを必ずしも意図するのではなく、むしろ、導電延長部とワード線との間に、例えば、それらの間にメモリセルを形成するように、配設された他の材料が電気的に直列となるように充分に近い。複数の実施形態によれば、導電延長部３２６Ｔは、メモリセルが導電延長部３２６Ｔと各それぞれのワード線３２２との間に形成されるように、２本のワード線３２２の近傍を、例えば隣接して、通過し得る。
【００２８】
メモリセル構造体３２８が図３に示され、ビット線３２４の導電延長部３２６Ｔ／３２６Ｕとワード線３２２とが異なる階層で互いに近接する、例えば、重なる場所近傍のクロスポイントアーキテクチャ内に配置されている。複数の実施形態で、メモリセル構造体３２８は、導電延長部３２６Ｔ／３２６Ｕとワード線３２２（ＷＬ１、ｊおよびＷＬ２、ｊとして特定）との間に位置する。例えば、導電延長部３２６Ｔ／３２６Ｕがワード線３２２に近接して通過する場合、メモリセル構造体３２８は、導電延長部３２６Ｔ／３２６Ｕとワード線３２２との間に位置し得る。各メモリセル構造体３２８は、２個の異なるメモリセルに関連する部分を有することができ、各メモリセルは、２個の異なるメモリセル構造体の部分、例えば、特定ワード線の各辺に隣接する各メモリセル構造体３２８の部分を備え得る。
【００２９】
導電延長部３２６Ｕにより、ビット線ＢＬ０の異なる、例えば導電延長部３２６Ｔとは異なる、導電延長部が特定される。導電延長部３２６Ｔおよび３２６Ｕは、両者とも同一ビット線に通信可能に結合され、そのため、同一の電位にバイアスされる。一部の実施形態では、導電延長部３２６Ｔおよび３２６Ｕは、ワード線３２２の積層体の間に位置し、図３に示すように、ワード線、例えばＷＬ１、ｊ、の同一積層体の異なる、例えば対向側にそれぞれ位置する。すなわち、特定の導電延長部が、積層体の各面上の２本のワード線３２２に近接して位置し、例えば、垂直延長部３２６Ｔが、ＷＬ１、ｊおよびＷＬ２、ｊと特定される一対のワード線３２２に近接して位置する。
【００３０】
メモリセル構造体は、ワード線の積層体内の各階層で、導電延長部、例えば、３２６Ｔ／３２６Ｕ、と隣接ワード線３２２との間に、位置することができる。後でより詳細に説明するように、メモリセル構造体３２８は、１個以上のメモリセルと関連付け得る。図３（および以降の他の図）に示すメモリセル構造体３２８が、円形記号を貫通する斜線を付して示され、１個のメモリセル構造体３２８に関連する複数のメモリセルを示している。例えば、図３で、メモリセル構造体３２８の一部分であって、特定の導電延長部とワード線のうちの１本との間であって、特定の導電延長部が、所与の階層で隣接する間のメモリセル構造体３２８の一部分は、一メモリセルと関連し得、同メモリセル構造体３２８の別の部分であって、当該特定の導電延長部とワード線のうちの別の１本との間であって、当該特定の導電延長部が、当該所与の階層で隣接する間の同メモリセル構造体３２８の別の部分は、別のメモリセルと関連し得る。
【００３１】
図３には表されない別の実施形態で、複数の階層の所与の階層、例えば、階層ｊ、で、導電延長部３２６Ｔは、第１のワード線、例えば、ＷＬ１、ｊ、の一方の辺の近くを通過するように位置し得、導電延長部３２６Ｕは、第１のワード線の対向する辺の近くを通過するように位置し得る。導電延長部３２６Ｔは、また、第１のワード線に隣接しかつ同一面上のワード線、例えば、ＷＬ２、ｊ、の一方の辺の近くを通過するように位置し得る。導電延長部３２６Ｔおよび３２６Ｕには、それぞれのビット線を介してアクセスでき、各ワード線には独立にアクセスできる。このように、２本の導電延長部３２６Ｔおよび３２６Ｕは、特定ワード線３２２に近接して位置し得るが、導電延長部３２６Ｔは、それぞれの第１のメモリセルの第１の端子、例えば、第１のメモリセル構造体３２８の一部分であり、また、第１のワード線３２２、例えば、ＷＬ１、ｊ、はそれぞれの第１のメモリセルの第２の端子である。加えて、導電延長部３２６Ｔは、特定ワード線３２２に隣接する第２のワード線３２２、例えば、ＷＬ２、ｊ、に近接して位置し得るが、導電延長部３２６Ｔは、それぞれの第２のメモリセルの第１の端子、例えば、第１のメモリセル構造体３２８の一部分、であり、第２のワード線３２２、例えば、ＷＬ２、ｊ、はそれぞれの第２のメモリセルの第２の端子である。このように、２個のメモリセルは、以下に図５Ｄおよび／または５Ｅに関して示すように、例えば、導電延長部の周囲に形成したメモリセル構造体３２８の両側に所与の階層で形成され得る。一部の実施形態では、導電延長部３２６Ｔ（図３に示す）、および対応するメモリセル構造体３２８が、図５Ｂおよび／または５Ｃに示す配置のように、交互のワード線間に位置してもよい。
【００３２】
したがって、メモリセル構造体３２８、およびメモリセル構造体３２８の部分から構成されるメモリセルは複数の階層に配置され得るが、各階層には、クロスポイントアーキテクチャ内に構築されるメモリセル構造体３２８（およびメモリセル）を有する。メモリセル構造体３２８の階層は、互いに異なる階層に形成でき、これにより垂直方向に積層される。図３に示した３次元メモリアレイ３２０は、ワード線３２２は異なるが共通ビット線３２４を有するメモリセル構造体３２８を含み得る。４階層のワード線３２２（および４つの対応する階層のメモリセル構造体３２８）が図３に示されているが、本開示の実施形態はそのようには限定されず、より多数、または少数、の階層のワード線３２２（および対応する階層数のメモリセル構造体３２８）を含み得る。メモリセル構造体（およびメモリセル）は、ワード線を形成するのと実質的に同一の階層に形成すればよい。
【００３３】
本開示の複数の実施形態によれば、メモリセル構造体３２８のメモリセルは、抵抗可変メモリセルとし得る。例えば、メモリセル構造体３２８のメモリセルは、相変化材料（ＰＣＭ）、例えば、カルコゲナイド、を含み得る。メモリセル構造体３２８の各メモリセルは、スイッチ、例えば、数あるスイッチ形式の中でも、ＭＯＳトランジスタ、ＢＪＴ、ダイオード、オボニック閾値スイッチ（ＯＴＳ）、を含み得る。ＯＴＳは、メモリ素子に用いるのとは異なるカルコゲナイド材料等の、カルコゲナイド材料を備え得る。
【００３４】
実施形態によれば、メモリセル構造体３２８のメモリセルは、それぞれのセル選択デバイス、例えば、セルアクセスデバイス、に直列に接続される記憶素子を含むことができ、各々は、以下の図５Ａ〜５Ｄに関連してさらに詳細に説明するように、導電延長部３２６Ｔ／３２６Ｕの周囲に同心状に形成される。本開示内では、「同心状」は実質的に互いに包囲する構造体を指し、正確にまたは多少正確に円の形状または領域に限定されず、例えば、楕円形、正方形、または矩形の同心状メモリセルを形成してもよい。複数の実施形態は、相変化材料（ＰＣＭ）とスイッチメモリセルとの３次元メモリアレイを含み、３Ｄ  ＰＣＭＳアレイということができる。単純化のために、図３では、延長部３２６Ｔとワード線３２２とが互いに最も近い等の、延長部３２６Ｔとワード線３２２との間に位置するメモリセル構造体３２８を示している。同一ワード線３２２は、ビット線３２６Ｔ／３２６Ｕの複数の導電延長部に近接させることができ、図５Ａ〜１０Ｃの説明から明らかになるように、ワード線３２２と、異なるビット線との間に形成される多くのメモリセル構造体３２８（およびメモリセル）を有し得る。
【００３５】
図４は、本開示の複数の実施形態に従った、３次元メモリアレイのバイアスをかける方法を示す。図４は、簡略図であって、特長の相互の実際の近接性等の、種々の図示された特徴についての物理的寸法は反映していない。正確にいえば、図４は、以下の動作説明に関する電気的方式と、種々の特長の相対的配置の簡略概要とを提供する。図５Ａ〜１０Ｂは、本開示の複数の実施形態に従った、３次元メモリアレイの態様を、より詳細に示す。図４は、メモリアレイ４３０を示し、図３に関して説明したメモリアレイ３２０の一部分であり得る。メモリアレイ４３０は、複数のワード線４２２と、直交方向に向けられたビット線４２４と、ビット線４２４に結合されこれから垂直方向下方に、ワード線４２２とビット線４２４の両方に直角に、延びるように配置された導電延長部４２６Ｔとを含み得る。
【００３６】
メモリアレイ４３０にアクセス、例えば、プログラミングまたは読取りを行う、ために、均衡バイアス方式が採用される。指定されたワード線４２２、例えば、指定された階層上の指定された位置のワード線と、指定されたビット線とにバイアスがかけられ、それらの間の電位差は、それぞれのセル選択デバイスの閾値電圧を超える。未指定のワード線４２２と未指定のビット線４２４とにバイアスがかけられ、指定されたおよび／または未指定のワード線４２２およびビット線４２４のいかなる他の対間の電圧差も、それぞれのセル選択デバイスの閾値電圧を超えることはない。例えば、他の全てのワード線４２２（同一階層に位置する異なるワード線４２２および異なる階層に位置するワード線４２２を含む）および他のビット線４２４に対して、中間電圧、例えば、指定されたビット線およびワード線電圧間の中間電圧等の、基準電圧（ＶＲＥＦ）、でバイアスをかけることができる。
【００３７】
指定されたビット線４２４を図４にＢＬＡＤＤＲと示し、未指定のビット線４２４をＢＬＮＯＴＡＤＤＲと示す。図４中の各ワード線４２２に対して示す添え字は、特定階層内のワード線の位置と階層とに対応する。図４に示すワード線４２２は、階層内の指定された階層または位置に対してＡＤＤＲで、未指定の階層または階層内の異なるワード線位置に対してＮＯＴＡＤＤＲで小書きされている。したがって、指定されたワード線４２２は、ＷＬＡＤＤＲ、ＡＤＤＲと図４には示されている。図４にWLＮＯＴＡＤＤＲ、ＮＯＴＡＤＤＲ、ＷＬＮＯＴＡＤＤＲ、ＡＤＤＲまたはＷＬＡＤＤＲ、ＮＯＴＡＤＤＲのうちの１本として示される未指定のワード線４２２は、未指定のワード線４２２が、指定されていない位置および／または階層に位置していることを示す。
【００３８】
複数の実施形態によれば、未指定のワード線４２２および未指定のビット線４２４を、中間電圧にバイアスをかけて、指定されたワード線４２２または指定されたビット線４２４のいずれかに関連した最大電圧降下を低減させることができる。例えば、中間電圧を、指定されたワード線４２２と指定されたビット線との間の中点になるように選べる。しかし、中間電圧を中点電圧とは異なるように選んで、ワード線４２２および／またはビット線４２４上のメモリセルに対する妨害を最小化させることもできる。
【００３９】
図４は、指定されたワード線４２２と指定されたビット線４２４との間の（あるメモリセルに関連する）部分を有するメモリセル構造体４４２を、べたに陰影を付けて示し、メモリセル４４２にかかる電圧差が関連するセル選択デバイスの閾値電圧、Ｖ、を超えていることを示している。未指定のワード線４２２と指定されたビット線４２４との間の（異なるメモリセルに関する）メモリセル構造体４４２の他の部分には、部分的に陰影が付され、メモリセル構造体４４２の当該部分は妨害を受けているが、メモリセル構造体４４２の当該部分にかかる電圧差は関連のセル選択デバイスの閾値電圧、Ｖ、を超えていないことを示している。図４は、また、未指定のワード線４２２と未指定のビット線４２４との間の妨害を受けていないメモリセル構造体４３８の部分を、何らの陰影を付さずに示し、メモリセル４３８前後の電圧差が僅小、例えば、空、零、であることを示している。図４は、また、未指定のワード線４２２と指定されたビット線４２４との間の妨害を受けているメモリセル構造体４４０の部分と、指定されたワード線４２２と未指定のビット線４２４との間の妨害を受けているメモリセル構造体４４１の部分とに部分的に陰影を付して示し、そこにかかる電圧差がそれぞれのセル選択デバイスの閾値電圧未満のほぼ中間電圧、例えば、Ｖ／２、であることを示している。未指定のワード線４２２と未指定のビット線４２４とに同一電圧にバイアスをかけることは、有益であり得る。
【００４０】
図４は、複数の実施形態によるメモリアレイ４３０の有効な電気的方式を表している。しかし図４は、種々の構成要素の接続形態上の位置付けを表していると考えるべきではなく、例えば、ＢＬＡＤＤＲおよびＢＬＮＯＴＡＤＤＲは、あるものがアレイの頂部に形成され、またあるものがアレイの底部に形成されるように物理的に位置してもよい。また、ＢＬＡＤＤＲおよびＢＬＮＯＴＡＤＤＲは、これらのビット線４２４が、任意の同一時間に指定されたビット線ではないことを示している。同一のビット線４２４に結合される全ての導電延長部、例えば、４２６Ｔ、は、（それぞれのビット線４２４と）同一の電位にバイアスをかけられる。開示する読取り／プログラミング／消去条件は、対応する、例えば、指定されたまたは指定されない、導電線、例えば、ビット線および／またはワード線、に適用される。
【００４１】
メモリアレイ構造体は、３次元垂直チャネルＮＡＮＤメモリといくつかの類似性を有している。しかし、メモリセル、例えば、抵抗可変メモリセル、に対するアクセスは、指定されたワード線の各側のメモリセルに関する２個のメモリセル構造体の部分を介した通電（指定されたビット線４２４、例えば、ＢＬＡＤＤＲ、および／または指定されたワード線４２２、ＷＬＡＤＤＲ、ＡＤＤＲにも流れる）を伴う。本開示の均衡バイアス方式では、指定されたワード線およびビット線に沿った、非指定のビット線およびワード線上のセルに対し、それぞれ、例えば、指定されてないセルに高々、最小漏洩電流が流れるという妨害を及ぼすだけとしながら、閾値を上まわる電圧降下は、指定されたセル、例えば、指定されたワード線、およびビット線、についてのみ得ることが可能になる。
【００４２】
図５Ａは、本開示の複数の実施形態に従った、導電線の対の間の同心状メモリセル構造体５５０の場所を示す。図５Ａ〜５Ｅに関して説明する実施形態の各々に対して、メモリセルは、ワード線が形成される階層に形成され得る。それぞれの３次元メモリアレイは、図５Ａ〜５Ｅの実施例に示すよりも、より多くのワード線を所与の階層内に、より多くのビット線を追加の階層に、およびより多くの同心状メモリセル構造体、を有してもよい。同心状メモリセルが実質的に導電線と同一面上になるように、メモリセルは、導電線、例えば、ワード線、と実質的に同一階層に形成すればよい。１個のメモリセルは、ワード線とビット線との各重なりに近接して形成され得る。
【００４３】
図５Ａは、図３に示したメモリアレイ３２０等の、メモリアレイ５４４の一部分の平面図である。メモリアレイ５４４は、複数の第１の導電線５２２、例えば、ワード線、および第１の導電線５２２に直角に配置された複数の第２の導電線５２４、例えば、ビット線、を含む。第１の導電線５２２と第２の導電線５２４とは重なり合って、導電線のグリッドを形成する。
【００４４】
図５Ａは、マスク寸法およびマスク整合について多少の変動は調整し得るマスキングを利用する同心状メモリセル構造体５５０の形成を示す。複数の実施形態によれば、積層体は、導電材料間に少なくとも絶縁材料、例えば、誘電材料（誘電体材料）、により互いに分離された複数の階層に（複数の導電線５２２、例えば、ワード線を形成するために用いられる）導電材料を備えて、形成され得る。例えば、交互の導電および絶縁材料による積層体は、図示のように形成、例えば、堆積、でき、図７および８Ａ〜８Ｄに関連してさらに述べる。
【００４５】
交互の導電および絶縁材料による積層体は、パターン加工されて導電線５２２を形成し、導電線５２２間のボリュームを追加の絶縁材料で充填する。その後、複数の開口を、導電線５２４のストライプパターンに図５Ａに示す方向に形成して、例えば、導電線５２２に対して自己整合される、自己整合バイア５６２を形成することができる。自己整合バイア５６２は、自己整合バイア５６２が導電線５２２に整合、例えば、自己整合されるように、トレンチマスクおよびエッチングにより形成され得る、トレンチにより自己整合バイアに対して一方向、例えば、図５Ａに示す水平方向、に、かつ導電線５２２により別の方向、例えば、図５Ａ中垂直方向、に画定される。トレンチマスクは各自己整合バイア５６２に特有で、例えば、自己整合バイア５６２を両側で規定するワード線上の距離を延びる。一部の実施形態では、自己整合バイアは、全ワード線間には形成されず、トレンチマスク開口をその上方には形成しないことによって除外され得る。自己整合バイア５６２は、導電線５２４の形成に先だって形成される。自己整合バイア５６２は、同心状メモリセル構造体５５０を収容し、そのため同心状メモリセル構造体５５０と一致する。図５Ａに示すように、トレンチ、例えば、導電線５２２の間に形成される左／右壁、とともに、導電線５２２に隣接してマスクされることにより、自己整合バイア５６２は形成される。
【００４６】
セル選択デバイス材料５５２および記憶素子材料５５４は、自己整合バイア５６２の側壁上に均一厚に堆積するように、自己整合バイア５６２内に形成、例えば、共形に堆積される。例えば、セル選択デバイス材料５５２はオボニック閾値スイッチ（ＯＴＳ）材料でよく、記憶素子材料５５４は相変化材料（ＰＣＭ）でよい。導電延長部５５６を形成する導電材料、例えば、金属材料、は、自己整合バイア５６２内にも堆積でき、例えば、自己整合バイア５６２の充填を完了させる。このように、導電延長部５５６は、複数の導電線５２２に実質的に直角に延びるように配置される。導電延長部５５６は、導電線５２２および５２４に実質的に直交し、例えば、紙面を貫通して延びる。
【００４７】
図５Ａは、導電延長部５５６の周囲に同心状に配置される記憶素子材料５５４およびセル選択デバイス材料５５２を示す。本明細書に用いる場合、同心状とは必ずしも円形を意味しない。自己整合バイア５６２は実質的に直角方向の導電線５２２の間にトレンチとして形成され、セル選択デバイス材料５５２および記憶素子材料５５４は自己整合バイア５６２の壁上に堆積されるため、セル選択デバイス材料５５２、記憶素子材料５５４、および導電延長部５５６を、図５Ａに示すように、同心状多角形状、例えば、正方形、矩形等の、ボリュームに形成できる。代替的実施形態によれば、同心状メモリセル構造体５５０は、自己整合バイア５６２に代えて実質的に円形バイアに形成され得る。
【００４８】
図５Ａは、記憶素子材料５５４は導電延長部５５６に隣接して配置され、セル選択デバイス材料５５２は記憶素子材料５５４に同心状に配置されることを示すが、本開示の実施形態はそのように限定されることはない。複数の実施形態によれば、セル選択デバイス材料５５２は導電延長部５５６に隣接させて配置でき、記憶素子材料５５４はセル選択デバイス材料５５２に同心状に配置できる。
【００４９】
記憶素子材料５５４は、記憶素子が抵抗可変記憶素子となるように、抵抗可変記憶材料でよい。抵抗可変記憶素子は、他の抵抗可変記憶素子材料の中でもとりわけ、例えば、ＰＣＭを含み得る。抵抗可変記憶素子がＰＣＭを備える実施形態では、相変化材料は、他の相変化材料の中でもとりわけ、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルリウム（Ｔｅ）（ＩＳＴ）材料、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等、またはゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルリウム（Ｔｅ）（ＧＳＴ）材料、例えば、Ｇｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等の、カルコゲナイド合金でよい。ハイフンで結んだ化学組成表記は、本明細書に用いる場合、特定の混合物または化合物に含まれる元素を示し、示す元素を包含する全ての化学量論組成を表すように意図されている。他の相変化材料として、例えば、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔが含まれ得る。抵抗可変材料の他の実施例には、２種以上の金属、例えば、遷移金属、アルカリ土類金属および／または希土類金属、を含む遷移金属酸化物材料または合金が含まれる。実施形態は、特定の抵抗性可変材料、またはメモリセルの記憶素子に関連する材料に限定されない。例えば、記憶素子を形成するために用いられる抵抗性可変材料の他の実施例には、とりわけ、二元合金酸化物材料、巨大磁気抵抗材料、および／または種々の高分子化合物系抵抗可変材料が含まれる。
【００５０】
相変化材料に直列にセル選択デバイスを備えるメモリセルは、相変化材料およびスイッチ（ＰＣＭＳ）メモリセルと呼ぶことができる。複数の実施形態で、同心状に配置されたセル選択デバイスは、例えば、２端子ＯＴＳとして機能する。ＯＴＳ材料には、例えば、ＯＴＳの両側から印加された電圧に応答するカルコゲナイド材料を含み得る。閾値電圧未満の印加電圧に対しては、ＯＴＳは「オフ」状態、例えば、電気的非導通状態、に維持される。あるいは、閾値電圧より大きいＯＴＳにかけられた印加電圧に応答して、ＯＴＳは、「オン」状態、例えば、電気的導通状態、に入る。閾値電圧に近い印加電圧に応答して、ＯＴＳ前後の電圧は、保持電圧に「スナップバック」するかもしれない。
【００５１】
複数の実施形態で、同心状に形成された記憶素子は、２端子相変化記憶素子として機能し得る。しかし、本開示の実施形態は、ＰＣＭＳクロスポイントアレイまたは特定のセル選択スイッチに限定されない。例えば、本開示の方法および装置は、他の形式のメモリセルの中でもとりわけ、例えば、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））セル、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）セル、および／またはスピン移動トルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）セルを利用するアレイ等の、他のクロスポイントアレイに適用され得る。
【００５２】
複数の実施形態で、記憶素子材料５５４は、セル選択デバイス材料５５２と同一の１種類以上の材料を備え得る。しかし、実施形態はそのように限定されることはない。例えば、記憶素子材料５５４とセル選択デバイス材料５５２とが、異なる材料を備えることもできる。
【００５３】
本明細書で説明する材料は、とりわけ、回転塗布、ブランケット式ナイフ塗布、減圧ＣＶＤ法等の化学蒸着法（ＣＶＤ）、プラズマ促進化学蒸着法（ＰＥＣＶＤ）、原子層堆積法（ＡＬＤ）、プラズマ促進ＡＬＤ、物理蒸着法（ＰＶＤ）、熱分解、および／または熱成長等の、種々の薄膜技術により形成してよいが、これらに限定されることはない。あるいは、材料は、原位置に成長させてもよい。本明細書で説明し図示する材料は層として形成してよいのだが、材料はそうしたものに限定されず他の３次元構成に形成しても構わない。製作技術は、図７および８Ａ〜８Ｄに関連してさらに検討を行う。
【００５４】
図５Ａには明確化のために示していないが、ヒータ材料等の、追加の材料を導電延長部５５６とそれぞれの導電線５２２との間に同心状に形成させてもよい。別の実施例は、記憶素子材料５５４とセル選択デバイス材料５５２との間に形成された材料により、記憶素子材料５５４とセル選択デバイス材料５５２との間の分離をし、および／または保護を提供し、以て組成成分の混合を緩和する。さらに別の実施例では、セル選択デバイス材料および／または記憶素子材料の下地材料への接着を改善するように、追加の材料を付着層として使用し得る。
【００５５】
メモリセル構造体５５０を自己整合バイア５６２内に形成後、導電線５２４、例えば、ビット線、をメモリセル構造体５５０および導電線５２２の上に形成できる。導電線５２４は、（図５Ａに示すように）導電線５２２に実質的に直角に、かつ導電延長部５５６（同線は、図５Ａの紙面の内外に向けられている）に実質的に直角に形成できる。導電延長部５５６は、例えば、図３に関して図示して検討したように、かつ以下にさらに詳細に説明するように、一端で導電線５２４に通信可能に結合され得る。特定の導電線５２２、例えば、ＷＬ１、ｊ、に関する各メモリセル、例えば、５５８および５６０、は、指定された導電線５２２の両側の一対の導電延長部５５６を介してアクセスされる。また、そのような導電延長部５５６の各々は、隣接する導電線５２２上の異なるメモリセル構造体５５０（の部分）を指定するように使用される。しかし、同一の導電線５２４、例えば、ビット線、に結合される全ての導電延長部５５６は、同一電圧にバイアスをかけられるので、例えば、特定の導電線５２４とそれに結合される導電延長部５５６とは、接続形態上の相異に拘わらず、有効に同一電気的ノードとなる。導電線５２４は、導電線５２２に対して重なるが、交差することはない。例えば、導電線５２４は、導電線５２２とは異なる階層に形成することができ、それらの間に絶縁材料が形成されてそれぞれの導電線５２２および５２４に対する絶縁がされる。
【００５６】
同心状メモリセル構造体５５０は、それぞれのセル選択デバイス部分に直列に接続される記憶素子部分を含んでおり、導電延長部５５６と導電線５２２との間に形成される。メモリセル構造体５５０の導電延長部５５６と、記憶素子材料５５４と、セル選択デバイス材料５５２とは、それぞれの導電線５２２に近接して、例えば、導電線５２２の対の間を、通過する。図５Ａに示す実施形態によれば、メモリセル構造体５５０は、導電線５２４に沿って隣接する導電線５２２の各対の間に位置する。
【００５７】
したがって、２つの活性領域、例えば、相変化を受けるボリューム、が導電線５２２と導電線５２４との各重なりに関連するように、各自己整合バイア５６２は２本の隣接する導電線５２２に接触し、各導電線５２２は（各導電線５２４に対応する）２つの自己整合バイア５６２と接触している。例えば、ＷＬ１、ｊおよびＢＬｋ＋２の間に位置する一実施例のメモリセルが図５Ａに示され、第１のメモリセル構造体５５０の部分５５８と、第２のメモリセル構造体５５０の部分５６０とを備えている。異なるメモリセル構造体５５０のこれらの部分５５８および５６０は、ＷＬ１、ｊおよびＢＬｋ＋２の間に格納された情報をプログラミングまたは読取りを行うときに、関与することになる。部分５５８に対向する第１のメモリセル構造体５５０の部分５５９は、ＷＬ２、ｊおよびＢＬｋ＋２の間に位置するメモリセルの部分を備え、部分５６０に対向する第２のメモリセル構造体５５０の部分５６３は、ＷＬ０、ｊおよびＢＬｋ＋２の間に位置するメモリセルの部分を備える。
【００５８】
したがって、本開示の複数の実施形態によれば、１ユニットの情報、例えば、ビット、を格納するように使用されるメモリセルは、２つの活性領域を備え、各々が２個の異なるメモリセル構造体５５０の部分である。図３および４に示したように、例えば、５５８および５６０を備えている、各メモリセルは、異なる図に示される異なる実施形態で異なる可能性がある特定の接続形態とは無関係に、１本の導電線５２２、例えば、１本のワード線、と１本の導電線５２４、例えば、１本のビット線、とを指定することにより、一義的に指定され得る。メモリセルを備える２個のメモリセル構造体５５０の部分が、メモリセル構造体５５０の全ボリュームの２分の１未満である場合、メモリセルに関連する活性ボリュームは、１個のメモリセル構造体５５０の満杯ボリュームに対して減少させることができる。他の実施形態では、以下に検討するように、メモリセルに関する活性ボリュームをさらに減少させることができる。
【００５９】
図５Ｂは、本開示の複数の実施形態に従った、導電線５２２の交互の対の間の同心状メモリセル構造体５５０の場所を示す。自己整合バイアの場所を特定のビット線に沿って１ワード線おきに交互にすることにより、ワード線とビット線との特定の対に関して各メモリセル構造体の片側のみが活性になる。すなわち、可能な自己整合バイアの約２分の１のみが特定のビット線に沿って形成される（他の配置に対して、半分以上かもしれない）。このように、特定のメモリセルに関して相変化を受ける活性領域の総ボリュームが、図５Ａに示す構成に対して図５Ｂに示す構成で減少される。
【００６０】
メモリセル構造体５５０の組成および構成は、図５Ａに関して説明したものと同一にでき、特定のメモリセル構造体５５０を形成するための工程は、図５Ａに示したアレイ５４４に関して説明したものと同一にできる。アレイ５６４に対する導電線５２２および５２４の配置は、図５Ａに関して説明したものと同一にできる。しかし、図５Ｂに示すアレイ５６４に対するメモリセル構造体５５０の場所は、図５Ａに示したアレイ５４４とは異なる。
【００６１】
図５Ｂに示すように、導電線５２４は導電線５２２の上方に形成される。したがって、図３に関して示した構成と同様に、導電延長部５５６は、導電線５２４から垂直に下に延びて導電線５２２に近接して、例えば、それらの間を、通過する。導電延長部５５６は、導電線５２２および５２４に実質的に直交する、例えば、それは紙面を貫通する。
【００６２】
図５Ｂは、各自己整合バイアは２本の隣接する導電線５２２と接触するが、各導電線５２２は（各導電線５２４に対応する）１つの自己整合バイアと接触するような、導電線５２２の交互の対の間の同心状メモリセル構造体５５０を示す。したがって、１個のメモリセル構造体５５０の１つの活性領域、例えば、５５８、５６０、は、導電線５２２と導電線５２４との各重なりに関連する。したがって、各メモリセルは、１個のメモリセル構造体５５０の１つの活性領域５５８／５６０を備え、図５Ａに関して説明したものの約２分の１のメモリセル当りの活性ボリュームを含む。
【００６３】
例えば、ＷＬ１、ｊおよびＢＬｋ＋２の間に位置する一実施例のメモリセルが図５Ｂに示され、第１のメモリセル構造体５５０の部分５５８を備えている。部分５５８に対向する第１のメモリセル構造体５５０の部分５５９は、ＷＬ２、ｊおよびＢＬｋ＋２の間に位置する別のメモリセルを備える。ＷＬ０、ｊおよびＢＬｋ＋２の間に位置するさらに別のメモリセルが図５Ｂに示され、第２のメモリセル構造体５５０の部分５６０を備えている。図３および４に示したように、各メモリセルは、メモリセル構造体５５０の一部分、例えば、５５８、とでき、異なる図に示される異なる実施形態で異なる可能性がある特定の接続形態とは無関係に、１本の導電線５２２、例えば、１本のワード線、と１本の導電線５２４、例えば、１本のビット線、とを指定することにより、一義的に指定され得る。しかし、例えば、同一の導電線５２４に通信可能に結合されるメモリセル構造体が導電線５２２の両側に位置する場合、メモリセルは、２個のメモリセル構造体の部分により形成され得、または、特定の導電線５２４に通信可能に結合されるメモリセル構造体が導電線５２２の片側にのみ位置する場合、メモリセルは、１個のメモリセル構造体のみの部分により形成され得る。
【００６４】
図５Ｂは、各それぞれの導電線５２４と導電線５２２の特定の対のうちのいずれかの導電線５２２とに関連するメモリセル構造体５５０が、導電線５２２の当該特定の対の間に位置する、メモリセル構造体５５０の構成を有するアレイ５６４を示す。言い換えれば、全ての導電線５２４と導電線５２２の１対とに関するメモリセル構造体５５０が、導電線５２２の当該対の間に位置する。例えば、導電線５２４の各々とＷＬ１、ｊおよびＷＬ２、ｊを備える導電線の対とに関するメモリセル構造体５５０は、ＷＬ１、ｊおよびＷＬ２、ｊの間に位置するが、ＷＬ１、ｊおよびＷＬ２、ｊのいずれかに関連するメモリセル構造体５５０が、ＷＬ１、ｊまたはＷＬ２、ｊに隣接するがＷＬ１、ｊおよびＷＬ２、ｊの間ではない場所に位置することはない。すなわち、ＷＬ０、ｊおよびＷＬ１、ｊの間に位置するメモリセル構造体５５０は存在しない。メモリセル構造体５５０の場所は、図５Ｂに示す場所に自己整合バイア、例えば、各導電線５２２の一方の辺のみに沿って自己整合バイア、を形成するための適当なマスクにより画定され得る。
【００６５】
図５Ｃは、本開示の複数の実施形態に従った、異なる交互対の導電線の間の同心状メモリセル構造体の場所を示す。各それぞれのメモリセル構造体５５０の組成および構成は、図５Ａに関して説明したものと同一とでき、特定のメモリセル構造体５５０を形成するための工程は、図５Ａに示したアレイ５４４に関して説明したものと同一にできる。しかし、メモリセル構造体５５０の場所のパターンは、図５Ｃにおいて図５Ａに示したそれとは異なる。アレイ５６４のための導電線５２２および５２４の配置は、図５Ａに関して説明したものと同一にできる。しかし、図５Ｃに示すアレイ５６６のためのメモリセル構造体５５０の場所は、図５Ａに示したアレイ５４４のためのものとは異なり（相異は、自己整合バイアを位置決めする際の異なるトレンチマスク構成により達成される）、図５Ｂに示したアレイ５６４のためのものとも異なる。
【００６６】
図５Ｃに示すように、導電線５２４は、導電線５２２の上方に形成される。したがって、導電延長部５５６は、図３に関して斜視図に示した構成と同様に、導電線５２４から垂直に下に延びて、導電線５２２に近接し、例えば、それらの間を、通過する。
【００６７】
図５Ｃは、導電線５２４に沿って同心状メモリセル構造体５５０の間に２個の導電線５２２を有するように位置している同心状メモリセル構造体５５０を示し、同心状メモリセル構造体５５０場所が、隣接する導電線５２４に沿って位置する同心状メモリセル構造体５５０に対して１本の導電線５２４分ずらされて位置している。すなわち、同心状メモリセル構造体５５０が「チェッカー盤」のパターンに位置して、図５Ｃに示すように、導電線５２２間で導電線５２４に沿って１つおきに位置する同心状メモリセル構造体５５０を有している。
【００６８】
各自己整合バイアは、２本の隣接する導電線５２２と接触している。しかし、各導電線５２２は、（特定の導電線５２４に対応する）１つのみの自己整合バイアと接触している。したがって、１個のメモリセル構造体５５０の１つの活性領域、例えば、５５８、５６０、は、導電線５２２と導電線５２４との各重なりに関連する。したがって、各メモリセルは、１個のメモリセル構造体５５０の１つの活性領域５５８／５６０を備え、図５Ａに関して説明したものの約２分の１のメモリセル当りの活性ボリュームを含む。
【００６９】
例えば、ＷＬ１、ｊおよびＢＬｋ＋２の間に位置する一実施例のメモリセルが、図５Ｃに示され、第１の同心状メモリセル構造体５５０の部分５５８を備えている。部分５５８に対向する第１の同心状メモリセル構造体５５０の部分５５９は、ＷＬ２、ｊおよびＢＬｋ＋２の間に位置する別のメモリセルを備える。ＷＬ０、ｊおよびＢＬｋ＋２の間に位置する別のメモリセルが、図５Ｃに示され、第２の同心状メモリセル構造体５５０の部分５６０を備えている。
【００７０】
図５Ｃは、ＢＬｋ＋１に対応する導電線ＷＬ１、ｊおよびＷＬ２、ｊの対の間に位置する同心状メモリセル構造体５５０は存在しないことを示す。ＷＬ１、ｊおよびＢＬｋ＋１に対応する同心状メモリセル構造体５５０が、ＷＬ０、ｊおよびＷＬ１、ｊの間に位置する。メモリセル構造体５５０の場所は、図５Ｃに示す場所に自己整合バイア、例えば、特定の導電線５２４に沿い各導電線５２２の一方の辺に沿うが隣接する導電線５２４に対してはずらされた自己整合バイア、を形成するための適当なマスクにより画定されて、内部にメモリセル構造体５５０を形成する「チェッカー盤」パターンの自己整合バイアを形成する。
【００７１】
図５Ｃに示すように、導電線５２４は導電線５２２の上方に形成される。したがって、導電延長部５５６は、図３に関して示した構成と同様に（異なるパターンに対しては適宜修正されるが）、導電線５２４から垂直に下に延びて、導電線５２２に近接し、例えば、それらの間を、通過する。各メモリセル、５５８または５５９は、例えば、メモリセル構造体５５０の一部分により形成され、異なる図に示される異なる実施形態ごとに異なる可能性がある特定の接続形態とは無関係に、１本の導電線５２２、例えば、１本のワード線、と１本の導電線５２４、例えば、１本のビット線、を指定することにより一義的に指定され得る。
【００７２】
図５Ｄは、本開示の複数の実施形態に従った、導電線の対の間の同心状メモリセル構造体の場所を示し、メモリセル構造体ピッチ内に増大させた数のビット線を有している。導電線５２２および同心状メモリセル構造体５５０の配置、ならびに同心状メモリセル構造体５５０を備えるセル選択デバイス材料５５２、記憶素子材料５５４、および導電延長部５５６の配置は、図５Ｄに示すアレイ５６８について、図５Ａに示したアレイ５４４について説明したそれと同様である。しかし、最上部の導電線、例えば、ビット線、の数、構成、および配置は、図５Ｄに示すアレイ５６８について、図５Ａに示したアレイ５４４のものとは異なる。
【００７３】
図５Ｄは、ビット線ピッチが図５Ａに示したそれの半分であることを示し、結果的にビット線密度が倍になっている。すなわち、図５Ａに示した各ビット線位置、例えば、ｋ、ｋ＋１、ｋ＋２、に対して、図５Ｄには２倍の導電線５４７（奇数）および５４９（偶数）が示され、例えば、各位置ｋ、ｋ＋１、ｋ＋２に関する奇数および偶数のビット線として示されている。アレイ５６８は、メモリセルピッチ内に２本のビット線を（同一の階層に）含む。導電線５４７および５４９は、導電線５４７および５４９の各々が、導電線５２２方向に直交する方向に沿って、１個おきの同心状メモリセル構造体５５０の導電延長部５５６に接触する位置になるように構成されるように、波形、例えば、千鳥形、の構成を有する。すなわち、導電線５４７および５４９は、導電線５２２方向に直交する、例えば、直角な、方向に沿って、１個おきの同心状メモリセル構造体５５０に通信可能に結合され得る。複数の実施形態で、波形構成の導電線５４７および５４９は、それらが、延長部のチェッカー盤状アレイにおいて、導電線５４７および５４９の方向が変わる場所、例えば、導電線５２２の方向に実質的に直交する方向に沿った位置で、導電延長部５５６と接触するようになっている。波形の周期性は、例えば、導電線５２２二本分等の、導電線５２２一本分のピッチより大きい。
【００７４】
導電線５４７および５４９は、基本的に互いに平行である。図５Ｄでは、導電線５４７および５４９の各々に対して急峻な方向変化を示しているが、本開示の実施形態はそのようには限定されず、導電線５４７および５４９をより円滑な方向変化を有するように形成することができる。図５Ｄに示すように、導電線５４７および５４９は導電線５２２の上方に形成される。したがって、図３に関して斜視図に示した下に延びる導電延長部の構成と（異なったビット線数、構成、および配置は無視して）ある程度同様に、導電延長部５５６は、導電線５４７および５４９から垂直に下に延びて、導電線５２２に近接し、例えば、それらの間を、通過する。
【００７５】
アレイ５６８の図５Ｄに示す構成によれば、特定の導電線５２２に隣接する２個の同心状メモリセル構造体５５０の導電延長部５５６は、異なる導電線５４７または５４９、例えば、ビット線、に独立に接触する。あるいは、それぞれの導電線５４７または５４９は、交互の同心状メモリセル構造体５５０の導電延長部５５６に接触する。各メモリセル、５５８または５６０、は、異なる図に示される異なる実施形態で異なる可能性がある特定の接続形態とは無関係に、１本の導電線５２２、例えば、１本のワード線、と１本の導電線５４７または５４９、例えば、１本のビット線、とを指定することにより、一義的に指定され得る。
【００７６】
アレイ５６８の図５Ｄに示す構成によれば、１個の同心状メモリセル構造体５５０の一方の活性領域のみがワード線とビット線との各重なりに関連し、結果的に、図５Ａに示したアレイ５４４の構成に対して、図５Ｄに示すアレイ５６８の構成の相変化に関与している記憶素子材料５５４のボリュームが減少することになる。図５Ｄは、活性領域５５８および５６０を示し、各々が導電線、例えば、ワード線、ＷＬ１、ｊ、に対応する。しかし、活性領域５５８は導電線、例えば、ビット線、ＢＬｋ＋２、Ｅ、に対応し、活性領域５６０は導電線、例えば、ビット線、ＢＬｋ＋２、Ｏ、に対応する。
【００７７】
導電延長部５５６の各辺に沿う経路の平行で直線状のビット線、交互の同心状メモリセル構造体５５０の導電（垂直）延長部５５６への延長部、例えば、スパー、を有するビット線等の、導電線５４７および５４９および／または同心状メモリセル構造体５５０の場所に対する他の構成も可能である。あるいは、交互の同心状メモリセル構造体５５０の場所を千鳥状にしてもよく、あるいは、平行なまっすぐのビット線が交互の同心状メモリセル構造体５５０の導電（垂直）延長部５５６と整合するようになんらかの仕方でずらしてもよい。
【００７８】
図５Ｅは、本開示の複数の実施形態に従った、アレイの上方および下方で交互に接続される同心状メモリセル構造体の場所を示す。アレイ５７０は、メモリセルピッチ内に２本のビット線を（異なる階層、例えば、頂部および底部、に）含む。導電線５２２の配置と、導電線５２２に対する同心状メモリセル構造体の場所と、導電延長部の周囲に同心状で同心状メモリセル構造体を備えるセル選択デバイス材料および記憶素子材料の配置とは、図５Ｅに示すアレイ５７０について、図５Ａに示したアレイ５４４に関して説明したそれとある程度同様である。しかし、図５Ｅに示すアレイ５７０は、図５Ａに示したアレイ５４４とは、導電線５２２の下方に形成される追加の数のビット線を有することに関していくつかの点で異なる。
【００７９】
頂部導電線５２４、例えば、頂部ビット線、は導電線５２２の上方に形成され、図５ＥにＢＬＴ０、ＢＬＴ１、およびＢＬＴ２として示されている。底部導電線５５１、例えば、底部ビット線、は導電線５２２の下方に形成され、図５ＥにＢＬＢ０、ＢＬＢ１、およびＢＬＢ２として示されている。アレイ５７０には、２つの異なる同心状メモリセル構造体の構成、即ち、頂部接続の同心状メモリセル構造体５５０Ｔおよび底部接続の同心状メモリセル構造体５５０Ｂの、が提供される。頂部接続の同心状メモリセル構造体５５０Ｔは、垂直に上に延びかつ頂部導電線５２４のそれぞれの１本に通信可能に結合される導電延長部５５６Ｔを有する。底部接続の同心状メモリセル構造体５５０Ｂは、垂直に下に延びかつ底部導電線５５１のそれぞれの１本に通信可能に結合される導電延長部５５６Ｂを有する。効果的に、導電延長部５５６Tは、導電線５２４から垂直に下に延びて、導電線５２２に近接し、例えば、それらの間を、通過し、導電延長部５５６Ｂは、導電線５５１から垂直に上に延びて、導電線５２２に近接し、例えば、それらの間を、通過する。図５Ｄで、ビット線の倍増は、導電線５２４ピッチを減少させること、例えば、セルピッチ内に２本のビット線、により得ている。導電線５２４ピッチの減少は、任意の技術ノードでの水平方向でのセルピッチの増大を伴う。この場合、導電線５２４、例えば、ビット線、の数も、同一階層で倍増される。しかし、導電線５２４ピッチの減少は、複数の階層に形成される導電線、例えば、メモリセル構造体の上方に形成されたいくつかの導電線５２４と、メモリセル構造体の下方に形成されたいくつかの導電線５２４とを使用することにより実装可能であり、所与の階層での導電線５２４ピッチを緩和できる。
【００８０】
頂部接続の同心状メモリセル構造体５５０Ｔおよび底部接続の同心状メモリセル構造体５５０Ｂは、図５Ａに関して説明したように、自己整合バイア５６２内に形成され得る。頂部接続の同心状メモリセル構造体５５０Ｔは、導電延長部５５６Ｔの周囲に同心状に形成されるセル選択デバイス材料５５２Ｔと記憶素子材料５５４Ｔとを含み、底部接続の同心状メモリセル構造体５５０Ｂは、導電延長部５５６Ｂの周囲に同心状に形成されるセル選択デバイス材料５５２Ｂと記憶素子材料５５４Ｂとを含み、同心状メモリセル構造体５５０に関して前述したそれと同様である。しかし、それぞれのセル選択デバイス材料および記憶素子材料の構成は、異なるビット線、例えば、頂部対底部、への経路決定に関して、頂部接続の同心状メモリセル構造体５５０Ｔと底部接続の同心状メモリセル構造体５５０Ｂとの間で僅かに異なり、図８Ａ〜８Ｃに関してさらに詳細に説明する。
【００８１】
図５Ｅは、導電線５５１、例えば、底部ビット線、が、導電線５２４、例えば、頂部ビット線、から僅かに片寄らせていることを示している。しかし、片寄りは、単一の平面図に頂部および底部ビット線の存在を示すように、単に明確に表すためだけのものである。導電線５２４および５５１は、互いに整合させて、例えば、導電線５５１を導電線５２４の位置付けから片寄らせずに、形成できる。すなわち、アレイ５７０は、導電線５５１を導電線５２４の真下に整合させて、実装され得る。
【００８２】
自己整合バイア５６２は、実質的に直角方向の導電線５２２の間のトレンチとして形成され、かつセル選択デバイス材料と記憶素子材料とは自己整合バイア５６２の壁上に堆積されるので、セル選択デバイス材料、記憶素子材料、および導電延長部は、図５Ｅに示すように、同心状多角形、例えば、正方形、矩形等の、ボリュームとし得る。代替的実施形態によれば、同心状メモリセル構造体は、自己整合バイア５６２に代えて、実質的に円形のバイア内に形成できる。
【００８３】
図５Ｅは、１つおきの同心状メモリセル構造体が、導電線５２４、例えば、頂部ビット線、または導電線５５１、例えば、底部ビット線、のうちの１本に接続されるように、ビット線に沿って交互の頂部接続の同心状メモリセル構造体５５０Ｔおよび底部接続の同心状メモリセル構造体５５０Ｂを示している。すなわち、図５Ｅに示すように、頂部接続の同心状メモリセル構造体５５０Ｔは、特定の導電線５２２の一方の辺に隣接し、底部接続の同心状メモリセル構造体５５０Ｂは、当該特定の導電線５２２の対向する辺に隣接する。
【００８４】
しかし、本開示の実施形態はそのようには限定されず、例えば、図５Ｅの水平方向で、導電線５２２の一対の間の同心状メモリセル構造体に関して、同心状メモリセル構造体は頂部接続の同心状メモリセル構造体５５０Ｔと底部接続の同心状メモリセル構造体５５０Ｂとの間で交互になり得るので、同心状メモリセル構造体は２方向、例えば、図５Ｅの垂直および水平方向、で交互になる。図５Ｅでの水平および垂直の両方向で交互にすることは、やはり結果的に、特定の導電線５２２の一方の辺が頂部接続の同心状メモリセル構造体５５０Ｔに隣接し、当該特定の導電線５２２の対向する辺が底部接続の同心状メモリセル構造体５５０Ｂに隣接することになる。
【００８５】
導電線５２２の対向する両辺は、導電線５２４、例えば、頂部ビット線、または導電線５５１、例えば、底部ビット線、のうちの異なる１本に関する同心状メモリセル構造体に隣接するので、１個のメモリセル構造体、例えば、５５０Ｔまたは５５０Ｂ、の１つの活性領域、例えば、５７８、５８０、のみが、導電線５２２と導電線５２４または５５１との各重なりに関連する。したがって、各メモリセルは、１個のメモリセル構造体の１つの活性領域５７８／５８０を備え、図５Ａに関して説明したものの約２分の１のメモリセル当りの活性ボリュームを含む。
【００８６】
図５Ｅに示す切断線Ａ−Ａは、図８Ａに示す図のための参照を提供する。図５Ｅに示した切断線Ｂ−Ｂは、図８Ｂに示す図のための参照を提供する。図５Ｅに示した切断線Ｃ−Ｃは、図８Ｃに示す図のための参照を提供する。図５Ｅに示した切断線Ｄ−Ｄは、図８Ｄに示す図のための参照を提供する。
【００８７】
図６は、本開示の複数の実施形態に従った、３次元メモリアレイ概略図の斜視図を示す。図６は、図５Ｅに示したアレイ５７０に対応する（追加の位置３のビット線を図６に示し、図６中の前景のワード線は同心状メモリセル構造体の場所および接続を見易くするため輪郭だけを示す）。ワード線３２２上方にのみ形成されたビット線３２４を有する図３に示した構成とは対照的に、図６は、ワード線６２２の上方に形成される頂部ビット線６２４、および下方に形成される底部ビット線６５１を示す。ワード線の上方および下方のビット線と、対応して、一部のメモリセルに上方からかつ他のメモリセルに下方から通信可能に結合される導電延長部との接続形態的な配列に拘わらず、電気的観点から、図３のアレイ中のメモリセルの配置と、図６のアレイとは、メモリセルが近接するワード線とビット線との交差に常に配置される点で、互いに等価である。各メモリセルは、１本のビット線、例えば、一部のメモリセルに対して上方の１本のビット線または他のメモリセルに対して下方の１本のビット線、と１本のワード線とを、他のビット線およびワード線を未指定線として、指定することにより、一義的に指定され得る。
【００８８】
導電延長部６２６Ｔは、頂部ビット線６２４から各ワード線６２２の片側、例えば、図６に示す裏側、の頂部接続の同心状メモリセル構造体６５０Ｔまで下へ延びる。導電延長部６２６Ｂは、底部ビット線６５１から各ワード線６２２の別の側、例えば、図６に示す頂部接続の同心状メモリセル構造体６５０Ｔに対向する前方側、の底部接続の同心状メモリセル構造体６５０Ｂまで上へ延びる。
【００８９】
図７は、本開示の複数の実施形態に従った、ワード線の上方および下方にビット線を有する３次元メモリアレイの斜視図を示す。図７は、図５Ｅに示したアレイ５７０と図６に示した３次元メモリアレイ概略図とに対応する。図７に示す特徴の一部分は、他の特長が視えるように、例えば、さもないと他の特長の背後になるであろう特長が分かるように、取り除かれている。
【００９０】
図７は、ワード線７２２の上方に形成される頂部ビット線７２４と、ワード線７２２の下方に形成される底部ビット線７５１とを示す。頂部接続の同心状メモリセル構造体７５０Ｔは、導電延長部（個別的には図示せず）を含み、頂部ビット線７２４から下に延びるが、対応する底部ビット線７５１に到達するようには下へ延びない。底部接続の同心状メモリセル構造体７５０Ｂは、導電延長部（個別的には図示せず）を含み、底部ビット線７５１から上に延びるが、対応する頂部ビット線７２４に到達するのに充分には上へ延びない。図７は、各ワード線７２２の片側の頂部接続の同心状メモリセル構造体７５０Ｔと、各ワード線７２２の対向側の底部接続の同心状メモリセル構造体７５０Ｂとをさらに示す。
【００９１】
図８Ａ〜Ｄは、本開示の複数の実施形態に従った、図５Ｅに示した同心状メモリセルの３次元メモリアレイ対応する断面図を示す。図８Ａに示す図は、図５Ｅに示した切断線Ａ−Ａ沿いに対応し、当該線はビット線方向にある。図８Ａは、底部ビット線８５１を示し、当該線は、例えば、基板（図示せず）上に形成され得る。図８Ａは、また、底部ビット線８５１の上方に形成される複数のワード線８２２を含む積層体と、ワード線８２２の上方に形成される頂部ビット線８２４とを含む。図８Ａは、ワード線８２２の端面図を示し、それらは紙面の内方、および外方、に延びる。個々のワード線８２２の間、および／またはワード線８２２と頂部８２４および／または底部８５１ビット線との間の絶縁材料は、簡素化および他の特長の明瞭化のために、図８Ａ中には示していない。
【００９２】
図８Ａは、頂部接続の同心状メモリセル構造体８５０Ｔの断面を左側に、および底部接続の同心状メモリセル構造体８５０Ｂの断面を右側に、さらに示している。頂部接続の同心状メモリセル構造体８５０Ｔは、上に延びかつ頂部ビット線８２４に通信可能に結合される導電延長部８５６Ｔを含む。底部停止材料８５５は、導電延長部８５６Ｔが底部ビット線８５１まで延びずかつ通信可能に結合されないように、頂部接続の同心状メモリセル構造体８５０Ｔの少なくとも直下の底部ビット線８５１上に形成され得る。
【００９３】
底部接続の同心状メモリセル構造体８５０Ｂは、下へ延び、かつ底部ビット線８５１に通信可能に結合される導電延長部８５６Ｂを含む。頂部停止材料８５３は、底部接続の同心状メモリセル構造体８５０Ｂの上方に、例えば、導電延長部８５６Ｂが頂部ビット線８２４までは上に延びず、かつ頂部ビット線８２４に通信可能に結合されないように、底部接続の同心状メモリセル構造体８５０Ｂと頂部ビット線８２４との間に、少なくとも底部接続の同心状メモリセル構造体８５０Ｂの上方に、形成され得る。
【００９４】
頂部接続の同心状メモリセル構造体８５０Ｔおよび底部接続の同心状メモリセル構造体８５０Ｂは、例えば、図５Ａでバイア５６２に関して説明したような、自己整合バイア内に、または前述したような他の形状の空洞内に形成され得る。図８Ａは、導電延長部８５６Ｔの周囲に同心状に形成される記憶素子材料８５４Ｔと、記憶素子材料８５４Ｔの周囲に同心状に形成されるセル選択デバイス材料８５２Ｔとを示す。一部の記憶素子材料８５４Ｔおよび／またはセル選択デバイス材料８５２Ｔは、図８Ａに示すように、内部に同心状メモリセル構造体８５０Ｔが形成される自己整合バイアの底部を形成してもよい。図８Ａは、底部停止材料８５５まで下に延びる導電延長部８５６Ｔを示しているが、実施形態はそのようには限定されず、導電延長部８５６Ｔは、記憶素子材料８５４Ｔおよび／またはセル選択デバイス材料８５２Ｔを貫通して底部停止材料８５５まで延びる必要はない。導電延長部８５６Ｔが、少なくともワード線８２２に隣接するまで延びれば充分である。一部の実施形態では、記憶素子材料８５４Ｔおよびメモリセル選択デバイス材料８５２Ｔは、導電延長部８５６Ｔとワード線８２２との間に形成されるので、メモリセルはワード線８２２と実質的に同一面上に存在する。
【００９５】
図８Ａは、導電延長部８５６Ｂの周囲に同心状に形成される記憶素子材料８５４Ｂと、記憶素子材料８５４Ｂの周囲に同心状に形成されるセル選択デバイス材料８５２Ｂとを示す。一部の記憶素子材料８５４Ｂおよび／またはセル選択デバイス材料８５２Ｂは、図８Ａに示すように、内部に同心状メモリセル構造体８５０Ｂが形成される自己整合バイアの底部を形成してもよい。同心状メモリセル構造体８５０Ｂのために、導電延長部８５６Ｂは、底部ビット線８５１まで下に延びるように、例えば、自己整合バイアの底部を形成し得るいかなる記憶素子材料８５４Ｂおよび／またはセル選択デバイス材料８５２Ｂをも貫通して、形成される。頂部停止材料８５３を同心状メモリセル構造体８５０Ｂの上方に形成して、少なくとも導電延長部８５６Ｂを含む同心状メモリセル構造体８５０Ｂを、頂部ビット線８２４から絶縁させてもよい。
【００９６】
図８Ｂに示す図は、図５Ｅに示した切断線Ｂ−Ｂ沿いに対応する。図８Ｂは、図８Ａに関して前述したような２個の底部接続の同心状メモリセル構造体８５０Ｂについての横断面を示す。横断面は、ワード線、例えば、図５Ｅに示す５２２、の間で採っているため、図８Ｂ中にはワード線断面は現れない。図８Ｂは、頂部ビット線８２４および底部ビット線８５１の端面図を示し、それらは本断面の内方、および外方、に延びる。頂部停止材料８５３が示され、各底部接続の同心状メモリセル構造体８５０Ｂの頂部を横切って延びている。
【００９７】
図８Ｃに示す図は、図５Ｅに示した切断線Ｃ−Ｃ沿いに対応する。図８Ｃは、図８Ａに関して前述したような２個の頂部接続の同心状メモリセル構造体８５０Ｔについての横断面を示す。横断面は、ワード線、例えば、図５Ｅに示す５２２、の間で採っているため、図８Ｃ中にはワード線断面は現れない。図８Ｃは、頂部ビット線８２４および底部ビット線８５１の端面図を示し、それらは本断面の内方、および外方、に延びる。底部停止材料８５５が示され、各頂部接続の同心状メモリセル構造体８５０Ｔの底部を横切って延びている。
【００９８】
図８Ｄに示す図は、図５Ｅに示した切断線Ｄ−Ｄ沿いに対応する。横断面は、ワード線、例えば、図５Ｅに示す５２２、に沿って採っているため、図８Ｄ中にはワード線断面が、頂部ビット線８２４および底部ビット線８５１の端面と共に現れており、これらは本断面の内方、および外方、に延びている。同心状メモリセル構造体は、ワード線８２２の間に形成されるので、図８Ｄ中には示されていない。図８Ａ〜８Ｄに示した以外の材料を、例えば、接着層、または記憶素子材料およびセル選択デバイス材料等の材料の組成上の混合を回避または最小化させるための層として、形成してもよい。しかも、図８Ｂ〜８Ｄに関して、底部ビット線８５１および頂部ビット線８２４の正確な位置付けおよび寸法は異なってもよく、例えば、導電線は、それぞれの同心状メモリセル構造体８５０Ｂおよび８５０Ｔの導電延長部８５６Ｂおよび８５６Ｔに結合されるとすれば、異なる幅／空間を有してもよくおよび／または正確に整合されなくても構わない。
【００９９】
本開示の構造体を形成するための工程は、例えば、とりわけ図８Ａ〜８Ｄに示すように、種々の材料を交互に重ねて適当にマスキングおよび形成させることにより、これらの横断面図から確認され得る。例えば、底部ビット線８５１は、基板上に形成でき、底部停止材料８５５は、底部ビット線８５１の部分上に、例えば、頂部接続の同心状メモリセル構造体８５０Ｔを引き続き形成する場所に対応して、堆積およびパターン処理させることができる。複数の交互の導電材料、例えば、金属、および絶縁材料、の積層体は、底部ビット線８５１および／または底部停止材料８５５上に形成でき、パターン処理されて特定階層に個々のワード線を分離できる。絶縁材料は、結果的に得られたワード線積層体間に堆積され、絶縁材料は、化学機械研磨（ＣＭＰ）され得る。バイアは、ワード線の間に形成され得る。記憶素子材料およびセル選択デバイス材料は、バイア内に堆積され、かつエッチバックされて、底部ビット線８５１への接続を形成するバイアの底部を開口できる。バイアは、導電延長部を形成するための導電材料を充填されて、導電延長部を形成し得る。絶縁材料を、平坦化した表面上に形成でき、それをワード線方向にパターン処理して、例えば、ビット線方向に交互の自己整合バイア上のみを露出させる一方で、残りの自己整合バイアを絶縁させる。
【０１００】
図９は、本開示の複数の実施形態に従った、アレイの上方および下方に交互に接続される同心状メモリセル構造体を有する３次元メモリアレイのバイアスをかけるための方法を示す。図９は、メモリアレイであって、図５Ｅ〜８Ｄに関して示しかつ説明したそれ等の、メモリアレイの一部分を示す。メモリアレイは、複数のワード線９２２と、直交方向に向けられた頂部ビット線９２４と、底部ビット線９５１とを含むことができ、導電延長部９２６Ｔは頂部ビット線９２４と頂部接続の同心状メモリセル構造体とに通信可能に結合され、底部接続の導電延長部９２６Ｂは底部ビット線９５１と底部接続の同心状メモリセル構造体とに通信可能に結合される。
【０１０１】
特定のメモリセルにアクセス、例えば、プログラミングまたは読取り、をできるように、均衡バイアス方式が採用される。指定された階層の指定された位置の指定されたワード線９２２、例えば、図９に示す前景側のワード線積層体の上から２番目のワード線、および指定されたビット線、例えば、図９に示された頂部左側のビット線、はバイアスをかけられているので、それらの間の電圧差は、それぞれのセル選択デバイスの閾値電圧を超えることになる。未指定のワード線９２２および未指定のビット線９２４および９５１は、バイアスをかけられるので、指定されたおよび／または未指定のワード線９２２と、ビット線９２４および９５１との他のいかなる対の間の電圧差も、それぞれのセル選択デバイスの閾値電圧を超えることはない。
【０１０２】
例えば、他の全てのワード線９２２（指定されたワード線９２２と同一階層に位置する異なるワード線９２２と、異なる階層に位置するワード線９２２とを含む）と、他のビット線９２４および９５１（指定されたビット線と対向側のワード線積層体上のビット線と、指定されたビット線と同一側のワード線積層体上の異なる位置のビット線とを含む）とは、中間電圧、例えば、指定されたビット線電圧とワード線電圧との中点電圧等の、基準電圧（ＶＲＥＦ）、にバイアスをかけられ得る。
【０１０３】
指定された頂部ビット線９２４は、バイアス電圧Ｖを有するＢＬ（Ｔ）ＡＤＤＲと図９に示し、他の全ての頂部ビット線９２４は未指定であり、バイアス電圧Ｖ／２を有するＢＬ（Ｔ）ＮＯＴＡＤＤＲと図９に示す。他の全ての底部ビット線９５１は未指定であり、ＢＬ（Ｂ）ＮＯＴＡＤＤＲと図９に示し、やはり中間電圧、Ｖ／２にバイアスをかけられる。同様に、指定されたワード線９２２、例えば、図９に示す前景側のワード線積層体の上から２番目、は空、例えば、接地、電圧にバイアスをかけられ、未指定のワード線９２２は、図９に示す前景側のワード線積層体内の他のワード線と、背景側のワード線積層体内の全てのワード線とを含めて、中間電圧、Ｖ／２、にバイアスをかけられる。すなわち、指定されたビット線と指定されたワード線との間の電圧はＶである。未指定のビット線およびワード線は、未指定のビット線およびワード線の間の電圧が０になるように、各々、Ｖ／２の抑止電圧にバイアスをかけられ得る。
【０１０４】
複数の実施形態によれば、未指定のワード線９２２および未指定のビット線９２４および９５１は、中間電圧にバイアスをかけて、指定されたワード線９２２と指定されたビット線９２４または９５１とのいずれかに関する最大電圧降下を減少させることができる。例えば、中間電圧は、未指定のワード線９２２と未指定のビット線９２４および９５１との中点に選ぶことができる。しかし、中間電圧を中点電圧と異なるように選択して、メモリセルへの妨害を最小化させることができる。図９は、指定されたワード線９２２と指定されたビット線９２４との間のメモリセル９４２を完全に陰影を付けて示し、メモリセル９４２にかかる電圧差、Ｖ、が関連するセル選択デバイスの閾値電圧を超えていることを示している。
【０１０５】
図９は、未指定のワード線９２２と未指定のビット線９２４／９５１との間の妨害を受けていないメモリセル９３８をなんらの陰影も付けずに示し、メモリセル９３８にかかる電圧差が僅小である、例えば、空、零、であることを示している。図９は、また、未指定のワード線９２２と指定されたビット線９２４、例えば、ＢＬ（Ｔ）ＡＤＤＲ、との間の妨害を受けているメモリセル９４０と、指定されたワード線９２２と未指定のビット線９２４および９５１との間の妨害を受けているメモリセル９４１とを、部分的に陰影を付けて示し、電圧差がそれぞれのセル選択デバイスの閾値電圧未満のおおよその中間電圧、例えば、Ｖ／２、であることを示している。未指定のワード線９２２と未指定のビット線９２４および９５１とを、同一電圧にバイアスをかけることは有益である。
【０１０６】
図５Ｅ〜９に関して図示し説明したメモリアレイ構成内のメモリセルに対するアクセスは、メモリセル、例えば、抵抗可変メモリセル、を介して通電（指定されたビット線９２４および／または指定されたワード線９２２にも流れる）を行うことを必要とする。本開示の均衡バイアス方式は、閾値を上まわる電圧降下を、指定されたセル、例えば、指定されたワード線およびビット線、のみについて得ることを可能にする一方で、指定されたワード線および指定されたビット線に沿った、非指定のビット線およびワード線上のセルに対し、それぞれ、例えば、指定されてないセルに高々、最小漏洩電流が流れるという妨害を及ぼすだけとし得る。図９に関して説明するアレイ構成と図４に関して説明したアレイ構成との間の接続形態の相異にも拘わらず、電気的観点からはバイアス方式は同等である。実際、いずれの場合にも、１本のワード線と１本のビット線とを閾値を上まわる電圧で指定することにより、未指定のワード線と未指定のビット線との間の電圧降下を閾値、例えば、０ボルト、未満に維持しながら、各メモリセルを一義的に指定できる。
【０１０７】
図１０Ａは、本開示の複数の実施形態に従った、分離されたスイッチデバイス付同心状メモリセルの３次元メモリアレイを示す。一部の実施形態によれば、同心状メモリセルの半径方向最外位置に堆積された図５Ａ〜５Ｅに示すセル選択デバイス材料５５２は、図８Ａの横断面に示すように、異なる階層の第１の導電線５２２の間で垂直方向に隣接させ得る。しかし、複数の他の実施形態によれば、セル選択デバイス材料は、異なる階層のメモリセルの間で分離され得る。
【０１０８】
図１０Ａは、エッチング停止材料１０６２上の複数の交互の絶縁材料１０４８、例えば、誘電、および導電材料１０２２、の堆積を示す。バイア、例えば、穴、を、交互の絶縁材料１０４８および導電材料１０２２を貫通して、例えば、エッチング停止材料１０６２で停止させるようにエッチング形成させ得る。バイアの形成時および／または後、導電材料１０２２を凹所化して、図１０Ａに示す構成にすることができる。当初形成したバイアの壁に関する導電材料１０２２内の凹部は、無方向性エッチング、例えば、湿式エッチング等の、選択性エッチングで形成することができる。セル選択デバイス材料１０５５は、バイア内の側壁上に堆積させることができ、導電材料１０２２の縁から延びる凹所化された導電材料１０２２により残された領域を充填させ得る。
【０１０９】
セル選択デバイス材料１０５５は、凹部以外の全てを除去でき、例えば、バイアの側壁からは方向性エッチング、例えば、乾式エッチング等により除去でき、個別の凹部内のみにセル選択デバイス材料１０５５を残し得る。その後、記憶素子材料１０５４、例えば、ＰＣＭ、と、導電延長部１０５６、例えば、金属性垂直ビット線延長部、との材料を、図示のようにバイア内に形成し得る。このように、セル選択デバイス材料１０５５および記憶素子材料１０５４は、導電材料１０２２と導電延長部材料１０５６とに近接して形成でき、セル選択デバイス材料１０５５を導電材料１０２２に隣接させ、記憶素子材料１０５４を導電延長部材料１０５６に隣接させ得る。
【０１１０】
図１０Ａに関して示した構成によれば、セル選択デバイス材料１０５５は、第２の導電線の導電延長部１０５６と記憶素子材料１０５４との間の第１の導電線の交差で、複数の個別構造体としてのみ形成され、垂直方向に隣接する同心状メモリセル間の電気的漏洩および干渉を減少させる。記憶素子材料１０５４および導電延長部１０５６材料は、さらに処理され、第２の導電線、例えば、ビット線、がその上に形成され得る。得られる構造体は、例えば、垂直に向いた導電延長部１０５６を含み、少なくとも導電材料１０２２の方向には、記憶素子材料１０５４が導電延長部１０５６の周囲に存在し、セル選択デバイス材料１０５５が垂直延長部の周囲に存在する。これに関連して、「周囲に」とは、少なくとも部分的に周囲に、例えば、少なくとも導電材料１０２２の方向に、あることを意味するように意図されている。
【０１１１】
図１０Ｂ〜Ｃは、本開示の複数の実施形態に従った、ヒータ材料を有する同心状メモリセルの３次元メモリアレイを示す。上述の実施形態、例えば図５Ａ〜５Ｅに関して示したそれらは、記憶素子材料に隣接する追加のヒータ材料を備えるメモリセルで実装され得る。ヒータ材料の使用は、記憶素子材料に近傍の第１の導電線、例えば、ワード線、の厚さを効果的に減少させることができ、相変化に際してより小さな活性ボリュームしか関与させず、かつヒータ材料内の電流密度を増大でき、結果としてジュール効果により昇温でき、またエネルギを記憶素子材料に伝達でき、温度を上昇させ得る。したがって、当該ヒータ材料は、ヒータとして作用するためヒータ材料と呼ぶ。また、例えば、材料の相互拡散に対する接着層または障壁を形成するように、他の材料を、セルデバイス選択材料、記憶素子材料、および／または導電延長部材料の前、後、および／または間に形成、例えば、堆積させてもよい。
【０１１２】
図１０Ｂに関して図示しかつ説明する形成工程は、エッチング停止材料１０８２上の交互の絶縁材料１０４８、例えば、誘電、および導電材料１０２２、の積層体である点で、図１０Ａに関して図示しかつ説明したそれと幾分類似する。しかし、導電材料１０２２に電気的に接触して、例えば、絶縁材料１０４８上に、形成されるヒータ材料１０４５が、積層体に含まれる。バイアを、交互の絶縁材料１０４８、ヒータ材料１０４５、および導電材料１０２２を貫通して、例えば、エッチング停止材料１０８２、で停止するようにエッチングできる。
【０１１３】
バイアの形成時および／または後に、ヒータ材料１０４５が導電材料１０２２の縁を超えて突出するように、導電材料１０２２を凹所化できる。導電材料１０２２に隣接する、例えば、凹所化された、ボリュームは、（凹部をセル選択材料で充填することについて図１０Ａに関して説明したそれと同様の仕方で）絶縁材料１０９２で充填でき、図１０Ｂに示す構成になる、例えば、絶縁材料１０９２をバイア内に側壁上を含めて堆積させ、導電材料１０２２の縁から延びるように凹部を充填し、ついで、絶縁材料が凹部のみを占有するようにエッチバックされ、ヒータ材料の露出表面をバイアの側壁に残す。
【０１１４】
複数の代替的実施形態によれば、導電材料１０２２に凹部を形成し、絶縁材料１０９２を堆積し、かつ凹部内以外の絶縁材料１０９２全てを除去するようにエッチングを行うことに代えて、導電材料１０２２を（凹部を形成してまたはしないで）選択的に酸化させて、図１０Ｂに示す絶縁材料１０９２を形成することができる。
【０１１５】
続いて、セル選択デバイス材料１０５２と記憶素子材料１０５４とが導電延長部材料１０５６に近接する結果になるように、記憶素子材料１０５４、例えば、相変化材料（ＰＣＭ）、セル選択デバイス材料１０５２、例えば、オボニック閾値スイッチ（ＯＴＳ）材料、および導電延長部材料１０５６、例えば、金属材料を形成、例えば、堆積することにより、バイアは、充填され得る。例えば、セル選択デバイス材料１０５２および記憶素子材料１０５４を、導電延長部材料１０５６の周囲に、例えば、バイア内に導電延長部材料１０５６の周囲に同心状に少なくとも導電材料１０２２の方向に、例えば、それと同心状であるように形成できる。記憶素子材料１０５４は、ヒータ材料１０４５に隣接させ得る。これに関連して、「周囲に」とは、少なくとも部分的に周囲に、例えば、少なくとも導電材料１０２２の方向に、あることを意味するように意図されている。
【０１１６】
第１の導電線材料１０２２を凹所化することにより残された領域は、絶縁材料１０９２で充填されるので、第１の導電線１０２２内を流れる電流は、同心状メモリセル近傍の比較的小さな横断面積のヒータ材料１０４５に向けられ、これにより図１０Ｂに１０９９で示すように、相変化に関与するより小ボリュームの記憶素子材料１０５４に向けて電流を集中させる。ヒータ材料１０４５の使用は、記憶素子材料１０５４近傍の第１の導電線１０２２の厚さを効果的に減少させ、相変化に際してより小さな活性ボリュームしか関与さず、かつヒータ材料１０４５中の電流密度を増大させ、ジュール効果により昇温させ、またエネルギを記憶素子材料１０５４に伝達し、温度を上昇させ得る。したがって、当該ヒータ材料１０４５は、ヒータとして作用するためそう呼ばれる。セル選択デバイス材料１０５２、記憶素子材料１０５４、および導電延長部材料１０５６は、さらに処理され、前述のように、第２の導電線、例えば、ビット線、がそれらの上方に形成され得る。
【０１１７】
図１０Ｃは、本開示の複数の実施形態に従った、介在ヒータ材料付導電線、例えば、ワード線、を有する同心状メモリセル１０９３の３次元メモリアレイ１０８１を示す。図１０Ｃに示すメモリアレイ１０８１の構成は、エッチング停止材料１０８２上に、複数の段階の絶縁材料１０４８、例えば、誘電、導電材料１０８５、ヒータ材料１０４５、および導電材料１０８５を堆積させることにより形成され得る。２種類の導電材料１０８５は、導電線、例えば、ワード線、を備え、間にはヒータ材料１０４５が配設される、例えば、導電線に介入する。
【０１１８】
バイアは、絶縁材料１０４８と、介在するヒータ材料を有する導電線、例えば、導電材料１０８５、ヒータ材料１０４５、および導電材料１０８５、との複数の段階を貫通してエッチングされ得る。導電材料１０８５は、各々、無方向性エッチング、例えば、湿式エッチング、で凹所化されて、各ヒータ材料１０４５の上および下に凹部を生成し得る。導電材料１０８５は、ヒータ材料１０４５が導電材料１０８５の縁を超えて突出するように、各々凹所化され得る。あるいは、ヒータ材料１０４５の上および下の隣接導電材料１０８５は、ヒータ材料１０４５の各実例の上および下に絶縁材料１０９１を形成するために、選択的に酸化され得る）。ヒータ材料１０８５は、導電材料１０８５の縁から絶縁材料１０９１間に突出するように、残され得る。無方向性エッチングは、ヒータ材料１０４５に対してではなく（またはほとんどなく）、導電材料１０８５に対して特定的であるようにし得るが、当該材料を導電材料１０８５とは異なる材料とすることができる。
【０１１９】
絶縁材料１０９１は、バイア内に、その側壁上も含めて、堆積させることができ、導電材料１０８５の縁から延びるヒータ材料１０４５の上および下の凹所化した導電材料１０８５により残された領域を充填する。絶縁材料１０９１は、頂部表面、例えば、上部絶縁材料１０４８の上方から除去でき、かつバイアの側壁から、方向性エッチング、例えば、乾式エッチング、により除去でき、これにより絶縁材料１０９１を、凹所化した導電材料９８５により残されたヒータ材料１０４５の直上および直下の個別の領域内のみに残すことができる。
【０１２０】
この結果生じたバイアは、記憶素子材料１０５４、例えば、相変化材料（ＰＣＭ）と、セル選択デバイス材料１０５２、例えば、オボニック閾値スイッチ（ＯＴＳ）材料と、導電延長部材料１０５６、例えば、金属材料とを引き続き形成、例えば、堆積させることにより、記憶素子材料１０５４がヒータ材料１０４５に隣接する結果になるように、充填され得る。この結果生じた構造体は、例えば、垂直に方向付けられた導電延長部１０５６を包含し、記憶素子材料１０５４が導電延長部材料１０５６の周囲に存在し、セル選択デバイス材料１０５５が導電材料１０２２の少なくとも方向における垂直延長部の周囲に存在する。これに関連して、「周囲に」とは、少なくとも部分的に周囲に、例えば、少なくとも導電材料１０２２の方向に、あることを意味するように意図されている。例えば、セル選択デバイス材料１０５２および記憶素子材料１０５４は、図１０Ｃに示すように、導電延長部材料１０５６の周囲に同心状に存在し得る。
【０１２１】
セル選択デバイス材料、例えば、ＯＴＳ、と記憶素子材料、例えば、ＰＣＭ、との間の表面積量は減少するが、これら２種類の材料間の比較的大きな電流を用いて記憶素子材料の全ボリュームを非晶化させることができる。活性ボリュームは約ｗｓ＊ｔＧＳＴ＊ｔＷＬで、式中ｗｓは記憶素子材料１０５４の、隣設する材料との界面での、例えば、ワード線との垂直ビット線交差での、帯幅であり、ｔＧＳＴは活性記憶素子材料厚であり、ｔＷＬはヒータ材料１０４５の有効厚である。導電線有効厚ｔＷＬは、導電線の全許容抵抗を維持しながら、ヒータ材料１０４５の厚さ、ｔＨ、に減少され得る。
【０１２２】
一部の実施形態によれば、各デッキに対して、記憶素子材料、例えば、ＧＳＴ等のＰＣＭ、の層は、導電線材料と通信可能に結合されるように平坦堆積でき、例えば、ヒータ材料構成と同様に、導電線材料と直接に接触され、または導電線材料の２層の間に挟持される。図１０Ａおよび１０Ｂに関して説明したと同様に、バイア側壁での導電線材料端は、セル選択デバイス材料を貫通して、例えば、選択性エッチングまたは酸化により、凹所化されかつ絶縁され得る。
【０１２３】
一部の実施形態によれば、３次元メモリアレイは、少なくとも絶縁材料により互いに分離された複数の階層に、隣接記憶素子材料に隣接する複数の導電線を備える積層体を含み得る。記憶素子材料は、複数の導電線の各々に関して、その縁等に、突出部を形成する。少なくとも１本の導電延長部が、複数の導電線と隣接する記憶素子材料とに実質的に直角に延びるように配置され得る。セル選択材料は、バイア内の記憶素子材料突出部と少なくとも１本の導電延長部との間に形成され得る。
【０１２４】
本実施形態は、２種類の材料、例えば、セル選択材料および導電延長部材料、のみが垂直ＢＬ部分内であるため、全セル寸法を減少させ得る。本実施形態は、また、メモリセルの活性記憶素子材料ボリュームを導電線と垂直導電延長部との間に閉じ込め、活性記憶素子材料ボリュームをｗｓ＊ｔＧＳＴ＊ＥＸＴＷＬに減少させ、式中ｗｓは記憶素子材料の隣接する材料との界面での、例えば、ワード線との垂直ビット線交差での、帯幅であり、ｔＧＳＴは活性記憶素子材料厚であり、ＥＸＴＷＬは薄い記憶素子材料、例えば、ＧＳＴ、の比較的厚い低抵抗導電線材料からの延長部である。
【０１２５】
図３〜１０Ｃに関連して、メモリセルは、ワード線積層体の面と実質的に同一面上に形成される。すなわち、セル選択デバイス材料、例えば、ＯＴＳ、および記憶素子材料、例えば、ＰＣＭ、はは、第１の端子（電極）、例えば、ビット線に結合される導電延長部、と第２の端子（電極）、例えば、ワード線、との間に直列に形成される。
【０１２６】
特定の実施形態を本明細書では図示して説明したが、当業者であれば、同一の結果を達成するように算定した配置により図示した特定の実施形態を置換できることを理解するであろう。本開示は、本開示の種々の実施形態の適合化または変形にも及ぶように意図されている。これまでの説明は解説的に行ったのであって、限定的なものではないことを理解すべきである。上述の実施形態の組合せ、および本明細書で特定的に説明しなかった他の実施形態も、当業者にとっては上記の説明を見直した際に明らかになるであろう。本開示の種々の実施形態の範囲は、上述の構造体および方法を用いる他の用途も含む。したがって、本開示の種々の実施形態の範囲は、添付した特許請求の範囲を参照して、そのような特許請求の範囲の権利が有効な全ての均等物も共にして、決定されるべきである。
【０１２７】
以上の詳細な説明では、本開示を合理的に説明する目的のために、種々の特長を共に単一の実施形態にまとめた。この開示方法は、本開示の開示した実施形態が各特許請求の範囲で明記したより多数の特長を用いなければならないとの意図を反映するように解されるべきではない。正確にいえば、以下の特許請求の範囲が反映するように、発明主題は、開示された単一の実施形態の全特長より少なく存在する。したがって、以下の特許請求の範囲はここに詳細の説明に含まれ、各特許請求の範囲はそれ自体で別個の実施形態として有効に存在する。
【符号の説明】
【０１２８】
１００  ２次元メモリアレイ
１０２  導電線（ワード線）
１０４  導電線（ビット線）
１０６  メモリセル
２０８  ３次元メモリアレイ
２１０、２１２  ワード線
２１４  ビット線
２１６、２１８  メモリセル
３２０  ３次元メモリアレイ
３２２  ワード線
３２４  ビット線
３２６  導電延長部
３２８  メモリセル構造体
４２２  ワード線
４２４  ビット線
４２６  導電延長部
４３０  ３次元メモリアレイ
４３８、４４０、４４１、４４２  メモリセル構造体
５２２  第１の導電線（ワード線）
５２４  第２の導電線（ビット線）
５４４  ３次元メモリアレイ
５４７  導電線（奇数）
５４９  導電線（偶数）
５５０  メモリセル構造体
５５１  導電線
５５２  セル選択デバイス材料
５５４  記憶素子材料
５５６  導電延長部
５５８、５６０  メモリセル（活性領域）
５６２  自己整合バイア
５６６  ３次元メモリアレイ
５６８  ３次元メモリアレイ
５７０  ３次元メモリアレイ
６２２  ワード線
６２４  頂部ビット線
６５０  メモリセル構造体
６５１  底部ビット線
７２２  ワード線
７２４  頂部ビット線
７５０  メモリセル構造体
７５１  底部ビット線
８２２  ワード線
８２４  ビット線
８５０  メモリセル構造体
８５２  セル選択デバイス材料
８５３  頂部停止材料
８５１  ビット線
８５４  記憶素子材料
８５５  底部停止材料
８５６  導電延長部
９２２  ワード線
９２４  ビット線
９２６  導電延長部
９３８、９４０、９４１、９４２  メモリセル
９５１  ビット線
１０２２  導電材料
１０４５  ヒータ材料
１０４８  絶縁材料
１０５２  セル選択デバイス材料
１０５４  記憶素子材料
１０５５  セル選択デバイス材料
１０５６  導電延長部材料
１０６２  エッチング停止材料
１０８１  ３次元メモリアレイ
１０８２  エッチング停止材料
１０８５  導電材料
１０９１  絶縁材料
１０９２  絶縁材料
１０９３  メモリセル
【図１】
0006568155.tif 000002
【図２】
0006568155.tif 000003
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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