(57)【要約】  ドレイン領域であるｎ+型ＳｉＣ基板（１）のおもて面に、ｎ-型ドリフト層（２）、ｐ型ベース層（３）およびｎ+型ソース層（４）が順にエピタキシャル成長されている。ｎ+型ソース層（４）の内部に、ｐ+型コンタクト領域（５）が選択的に設けられている。ｎ+型ソース層（４）およびｐ型ベース層（３）を深さ方向（ｚ）に貫通してｎ-型ドリフト層（２）に達するトレンチ（６）が設けられ、トレンチ（６）の内部には、ゲート絶縁膜（７）を介してゲート電極（８）が設けられている。隣り合うトレンチ（６）間の幅（ｗ１）は例えば１μｍ以下であり、トレンチ（６）の深さ（ｄ）は例えば１μｍ以下である。幅（ｗ１）が狭いことでｐ型ベース層（３）のほぼ全体にチャネルが形成される。セル（１０）は、１つのチャネルを両側面からＭＯＳゲート（９）で挟み込むＦｉｎＦＥＴの構造を備える。このようにすることで、オン抵抗を低減させることができ、かつ信頼性の低下を防止することができる。
2017047286.tif 000002
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低いワイドバンドギャップ半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられたワイドバンドギャップ半導体からなる第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面に設けられたワイドバンドギャップ半導体からなる第１導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられ、前記第３半導体層を深さ方向に貫通して前記第２半導体層に達する、前記第２半導体層よりも不純物濃度の高い第２導電型半導体領域と、
前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第３半導体層および前記第２導電型半導体領域に接する第１電極と、
前記半導体基板の裏面に接する第２電極と、
を備え、
隣り合う前記トレンチ間の幅、および、前記トレンチの深さは、シリコンの材料限界で所定の電流能力を達成する最小寸法未満であることを特徴とする半導体装置。
【請求項２】
隣り合う前記トレンチ間の幅は１μｍ以下であり、
前記トレンチの深さは１μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板のおもて面に平行にストライプ状に前記トレンチを配置した平面レイアウトを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板のおもて面に平行に格子状に前記トレンチを配置した平面レイアウトを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３半導体層および前記第２導電型半導体領域の、前記半導体基板側に対して反対側の表面から所定深さで設けられた溝をさらに備え、
前記第１電極は、前記溝の内壁で前記第３半導体層および前記第２導電型半導体領域に接することを特徴とする請求項１に記載の半導体装置。
【請求項６】
ワイドバンドギャップ半導体として炭化珪素を用いたことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。【０００４】
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照）。【０００６】
従来の半導体装置の構造について、炭化珪素を用いて作製されたスイッチングデバイスであるプレーナゲート構造のｎチャネル型ＭＯＳＦＥＴを例に説明する。図９は、従来の半導体装置の活性領域の構造を示す斜視図である。図９に示すように、従来の半導体装置では、炭化珪素からなるｎ+型支持基板（以下、ｎ+型ＳｉＣ基板とする）１０１のおもて面上に、炭化珪素からなるｎ-型半導体層（以下、ｎ-型ＳｉＣ層とする）１０２が設けられている。ｎ+型ＳｉＣ基板１０１は、ドレイン領域として機能する。ｎ-型ＳｉＣ層１０２の、ｎ+型ＳｉＣ基板１０１側に対して反対側の表面層には、ｐ型ベース領域１０３が選択的に設けられている。ｎ-型ＳｉＣ層１０２の、ｐ型ベース領域１０３以外の部分がドリフト領域である。【０００７】
ｎ-型ＳｉＣ層１０２の、ｎ+型ＳｉＣ基板１０１側に対して反対側の表面には、炭化珪素からなるｐ型半導体層（以下、ｐ型ＳｉＣ層とする）１０４が積層されている。ｐ型ＳｉＣ層１０４の内部には、深さ方向にｐ型ベース領域１０３に対向する部分に、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６がそれぞれ選択的に設けられている。ｐ型ＳｉＣ層１０４を深さ方向に貫通してｎ-型ＳｉＣ層１０２に達するｎ型半導体領域１０７が設けられている。ｎ型半導体領域１０７は、ｎ+型ソース領域１０５に対してｐ+型コンタクト領域１０６の反対側にｎ+型ソース領域１０５と離して配置されている。【０００８】
ｐ型ＳｉＣ層１０４の、ｎ+型ソース領域１０５、ｐ+型コンタクト領域１０６およびｎ型半導体領域１０７以外の部分（以下、第２ｐ型ベース領域とする）１０４ａは、ｐ型ベース領域（以下、第１ｐ型ベース領域とする）１０３とともにベース領域として機能する。ｎ型半導体領域（以下、ｎ型ＪＦＥＴ領域とする）１０７は、隣り合うベース領域間に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域であり、ｎ-型ＳｉＣ層１０２とともにドリフト領域として機能する。ｎ型ＪＦＥＴ領域１０７の不純物濃度をｎ-型ＳｉＣ層１０２の不純物濃度よりも高くすることで、ドリフト領域の、隣り合うベース領域間に挟まれた部分のｎ型不純物濃度を高くしてＪＦＥＴ抵抗の低減を図っている。【０００９】
第２ｐ型ベース領域１０４ａの、ｎ+型ソース領域１０５とｎ型ＪＦＥＴ領域１０７とに挟まれた部分の表面上には、ｎ+型ソース領域１０５からｎ型ＪＦＥＴ領域１０７にわたってゲート絶縁膜１０８を介してゲート電極１０９が設けられている。ソース電極１１０は、ｎ+型ソース領域１０５およびｐ+型コンタクト領域１０６に接するとともに、層間絶縁膜１１１によりゲート電極１０９と電気的に絶縁されている。図９では、ｎ+型ソース領域１０５、ｐ+型コンタクト領域１０６およびゲート電極１０９の配置を明確にするために、ソース電極１１０の図面手前側の部分を図示省略する。ソース電極１１０上には、ソース電極パッド１１２が設けられている。ｎ+型ＳｉＣ基板１０１の裏面には、ドレイン電極１１３が設けられている。【００１０】
図９に示す構成のＭＯＳＦＥＴでは、ソース電極１１０に対して正の電圧がドレイン電極１１３に印加された状態で、ゲート電極１０９にしきい値電圧以下の電圧が印加されているときには、第２ｐ型ベース領域１０４ａとｎ型ＪＦＥＴ領域１０７との間のｐｎ接合が逆バイアスされた状態となるため、活性領域の逆方向耐圧が確保され電流は流れない。それに対して、ゲート電極１０９にしきい値電圧以上の電圧が印加されると、第２ｐ型ベース領域１０４ａの、ゲート電極１０９直下（ドレイン側）の部分の表面層にｎ型の反転層（チャネル）が形成される。それによって、ｎ+型ＳｉＣ基板１０１、ｎ-型ＳｉＣ層１０２、ｎ型ＪＦＥＴ領域１０７、第２ｐ型ベース領域１０４ａの表面反転層およびｎ+型ソース領域１０５の経路で電流が流れる。このように、ゲート電圧を制御することによって、周知のＭＯＳＦＥＴのスイッチング動作を行うことができる。【００１１】
しかしながら、炭化珪素の特長を活かすため炭化珪素を用いて上述したようにＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成したとしても（図９参照）、チャネルの移動度や、ｎ型ＪＦＥＴ領域１０７の抵抗（ＪＦＥＴ抵抗）が高く、オン抵抗を小さくすることができない。このため、オン抵抗を低減させるために、チャネル抵抗を低減させる必要がある。低オン抵抗を低減させた半導体装置として、ＪＦＥＴ領域の幅を０．８μｍ以上３μｍ以下とする、また、ＪＦＥＴ領域の不純物密度をドリフト層の不純物密度以上であって１×１０16／ｃｍ3以上とする装置が提案されている（例えば、下記特許文献１参照）。下記特許文献１では、チャネル抵抗やＪＦＥＴ抵抗を低減させる構造とすることで、オン抵抗を低減させている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１５９７９７号公報
【非特許文献】
【００１３】
【非特許文献１】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム  セミコンダクターズ  フォー  ハイパワー  エレクトロニクス（Ｏｐｔｉｍｕｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
【非特許文献２】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ）著、シリコン  カーバイド  パワー  デバイシズ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｉｖｉｃｅｓ）、（米国）、ワールド  サイエンティフィック  パブリッシング  カンパニー（Ｗｏｒｌｄ  Ｓｃｉｅｎｔｉｆｉｃ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏ．）、２００６年３月３０日、ｐ．６１
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置では、オン抵抗を低減させるために上述したように特にチャネル抵抗を小さくする必要があるが、チャネル抵抗を小さくした場合、短チャネル効果により、ゲート電圧の低い動作領域（線形領域の、遮断領域との境界付近の動作領域）においてドレイン−ソース間に電流（ドレイン電流）が流れやすく、素子がオフしにくくなる。すなわち、しきい値電圧が変動して低くなる。かつ、ピンチオフ後、ドレイン−ソース間電圧の高い動作領域（飽和領域）においてもドレイン電流が流れやすく飽和しにくくなる。このように、ドレイン電流をゲート電圧で制御することが難しく、信頼性が低下するという問題がある。【００１５】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができ、かつ信頼性の低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広いワイドバンドギャップ半導体からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低いワイドバンドギャップ半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、ワイドバンドギャップ半導体からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の、前記半導体基板側に対して反対側の表面に、ワイドバンドギャップ半導体からなる第１導電型の第３半導体層が設けられている。前記第３半導体層の内部に、前記第２半導体層よりも不純物濃度の高い第２導電型半導体領域が選択的に設けられている。前記第２導電型半導体領域は、前記第３半導体層を深さ方向に貫通して前記第２半導体層に達する。前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチが設けられている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第３半導体層および前記第２導電型半導体領域に接する。前記第２電極は、前記半導体基板の裏面に接する。隣り合う前記トレンチ間の幅、および、前記トレンチの深さは、シリコンの材料限界で所定の電流能力を達成する最小寸法未満である。【００１７】
また、この発明にかかる半導体装置は、上述した発明において、隣り合う前記トレンチ間の幅は１μｍ以下であり、前記トレンチの深さは１μｍ以下であることを特徴とする。【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面に平行にストライプ状に前記トレンチを配置した平面レイアウトを有することを特徴とする。【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面に平行に格子状に前記トレンチを配置した平面レイアウトを有することを特徴とする。【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体層および前記第２導電型半導体領域の、前記半導体基板側に対して反対側の表面から所定深さで設けられた溝をさらに備える。前記第１電極は、前記溝の内壁で前記第３半導体層および前記第２導電型半導体領域に接することを特徴とする。【００２１】
また、この発明にかかる半導体装置は、上述した発明において、ワイドバンドギャップ半導体として炭化珪素を用いたことを特徴とする。【００２２】
上述した発明によれば、ＪＦＥＴ抵抗をなくすことができ、かつチャネル抵抗を小さくすることができる。また、上述した発明によれば、短チャネル効果を抑制することができるため、ゲート電圧の低い動作領域で第１，２電極間の電流を流れにくくすることができる。また、ピンチオフ後、第１，２電極間の電圧の高い動作領域においても第１，２電極間の電流を流れにくくすることができる。したがって、第１，２電極間の電流をゲート電圧のみで完全に制御することができる。
【発明の効果】
【００２３】
本発明にかかる半導体装置によれば、オン抵抗を低減させることができ、かつ信頼性の低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。
【図２】図２は、実施の形態２にかかる半導体装置の構造を示す斜視図である。
【図３】図３は、図２の切断線Ａ−Ａにおける平面レイアウトを示す平面図である。
【図４】図４は、実施の形態３にかかる半導体装置の構造を示す斜視図である。
【図５】図５は、図４の切断線Ｂ−Ｂ'における断面構造を示す平面図である。
【図６】図６は、図４の切断線Ｃ−Ｃ'における断面構造を示す平面図である。
【図７】図７は、実施例にかかる半導体装置の電流特性を示す特性図である。
【図８】図８は、実施例にかかる半導体装置の電流−電圧特性を示す特性図である。
【図９】図９は、従来の半導体装置の活性領域の構造を示す斜視図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。
【００２６】
（実施の形態１）
実施の形態１にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成されるＭＯＳ（金属−酸化膜−半導体）型半導体装置である。実施の形態１にかかる半導体装置の構造について、シリコン（Ｓｉ）よりもバンドギャップの広い半導体（ワイドバンドギャップ半導体）として例えば炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図１には、活性領域のみを図示し、活性領域の周囲を囲むエッジ終端構造部を図示省略する。活性領域は、オン状態のときに電流が流れる領域である。エッジ終端構造部は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。
【００２７】
図１に示す実施の形態１にかかる半導体装置は、炭化珪素半導体基体（半導体チップ）を用いたｎチャネル型ＭＯＳＦＥＴである。炭化珪素半導体基体は、例えば、炭化珪素からなるｎ+型支持基板（以下、ｎ+型ＳｉＣ基板とする）１のおもて面上に炭化珪素からなるｎ-型ドリフト層２、ｐ型ベース層３およびｎ+型ソース層４を順にエピタキシャル成長させてなる。なお、ｎ-型ドリフト層２、ｐ型ベース層３およびｎ+型ソース層４をエピタキシャル成長の代わりにイオン注入で形成してもよい。ｎ+型ＳｉＣ基板１は、ドレイン領域として機能する。基体おもて面（ｎ+型ソース層４側の面）の表面層に、深さ方向ｚにｐ型ベース層３およびｎ+型ソース層４を貫通するようにＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）９を凹状に選択的に埋め込んだ構成のトレンチゲート型のＭＯＳゲート構造が設けられている。
【００２８】
ｐ型ベース層３およびｎ+型ソース層４は、例えば活性領域におけるｎ-型ドリフト層２上にのみ堆積されている。ｐ型ベース層３およびｎ+型ソース層４の総厚さは、ｎ-型ドリフト層２と後述するゲート電極８とがトレンチ６の側壁のゲート絶縁膜７を挟んで対向するように、トレンチ６の深さよりも薄い寸法となっている。これは、ｐ型ベース層３およびｎ+型ソース層４の総厚さが薄いとチャネルの囲みがしやすくなるためであり、チャンネルの囲みができるならば厚い寸法としてもよい。ｎ+型ソース層４の内部には、ｐ+型コンタクト領域５が選択的に設けられている。ｐ+型コンタクト領域５は、基体おもて面（ｎ+型ソース層４の表面）からｎ+型ソース層４を深さ方向ｚに貫通してｐ型ベース層３に達する。ｐ+型コンタクト領域５は、後述するＭＯＳゲート９と離して配置してもよいし、ＭＯＳゲート９と接していてもよい。図１には、ｐ+型コンタクト領域５をＭＯＳゲート９と離して配置した場合を示す。
【００２９】
また、ｐ+型コンタクト領域５は、ＭＯＳゲート９がストライプ状に延びる方向（以下、第１方向）ｘに所定間隔で配置され、かつ第１方向ｘと直交する、基体おもて面に平行な方向（以下、第２方向とする）ｙにＭＯＳゲート９を挟んで隣り合うマトリクス状の平面レイアウトに配置されている。ｎ+型ソース層４およびｐ型ベース層３を深さ方向ｚに貫通してｎ-型ドリフト層２に達するトレンチ６が設けられている。ｐ+型コンタクト領域５がＭＯＳゲート９に接する場合には、トレンチ６は、ｎ+型ソース層４、ｐ型ベース層３およびｐ+型コンタクト領域５を深さ方向ｚに貫通する。トレンチ６は、第１方向ｘにストライプ状に延びる平面レイアウトで複数配置されている。隣り合うトレンチ６（メサ部分）間の幅ｗ１、および、トレンチ６の深さｄは、シリコンの材料限界で所定の電流能力を達成する最小寸法未満（例えば１０μｍ未満程度）である。具体的には、隣り合うトレンチ６間の幅ｗ１は例えば１μｍ以下であり、トレンチ６の深さｄは例えば１μｍ以下である。
【００３０】
トレンチ６の内部には、トレンチ６の内壁に沿ってゲート絶縁膜７が設けられ、ゲート絶縁膜７の内側にゲート電極８が設けられている。ゲート電極８の上端（ソース側端部）は、基体おもて面の高さ位置まで達していなくてもよい。すなわち、トレンチ６の内部において、ゲート電極８上に、後述する層間絶縁膜１１が埋め込まれていてもよい。このトレンチ６、ゲート絶縁膜７およびゲート電極８によりＭＯＳゲート９が構成される。隣り合うトレンチ６の中心間に設けられたｐ型ベース層３、ｎ+型ソース層４およびｐ+型コンタクト領域５と、これらの領域を挟んで対向するＭＯＳゲート９と、により１つのセル（素子の機能単位）１０のＭＯＳゲート構造が構成される。隣り合うトレンチ６間の幅ｗ１が狭いことでｐ型ベース層３のほぼ全体にチャネル（ｎ型の反転層）が形成される。このため、セル１０のＭＯＳゲート構造は、１つのチャネルを両側面（第２方向ｙの両側面）からＭＯＳゲート９で挟み込む、いわゆるダブルゲート構造となっている。すなわち、セル１０は、ＦｉｎＦＥＴ（フィンＦＥＴ）の構造を備える。図１には、複数のセル１０を並列に配置した状態を示す。
【００３１】
ゲート電極８を覆うように層間絶縁膜１１が設けられている。層間絶縁膜１１を深さ方向に貫通するコンタクトホール１１ａには、ｎ+型ソース層４およびｐ+型コンタクト領域５が露出されている。コンタクトホール１１ａは、例えば、第１方向ｘにストライプ状に延びる平面レイアウトで設けられている。バリアメタル１２は、層間絶縁膜１１の表面およびコンタクトホール１１ａの内壁に沿って設けられ、ｎ+型ソース層４およびｐ+型コンタクト領域５に接する。バリアメタル１２は、後述するおもて面電極１３から炭化珪素半導体基体および層間絶縁膜１１側への金属原子の拡散を防止したり、バリアメタル１２を挟んで対向する領域間での相互反応を防止したりする機能を有する。
【００３２】
バリアメタル１２は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびチタン膜を順に積層した３層構造であってもよい。バリアメタル１２は、ソース電極として機能する。おもて面電極１３は、コンタクトホール１１ａに埋め込まれるようにバリアメタル１２上に設けられている。おもて面電極１３は、バリアメタル１２を介してｎ+型ソース層４およびｐ+型コンタクト領域５に電気的に接続され、バリアメタル１２とともにソース電極として機能する。おもて面電極１３は、例えば、アルミニウム（Ａｌ）でできていてもよいし、１％の割合でシリコンを含むアルミニウム（Ａｉ−Ｓｉ）でできていてもよい。
【００３３】
おもて面電極１３およびバリアメタル１２は、層間絶縁膜１１によりゲート電極８と電気的に絶縁されている。図１では、ｎ+型ソース層４、ｐ+型コンタクト領域５およびＭＯＳゲート９の平面レイアウトを明確にするために、バリアメタル１２およびおもて面電極１３の図面手前側の部分を図示省略する（図２においても同様）。おもて面電極１３上には、おもて面電極パッド１４が設けられている。また、基体おもて面には、おもて面電極パッド１４と離して、ゲート電極パッド（不図示）が設けられている。基体裏面（ｎ+型ＳｉＣ基板１の裏面）には、ドレイン電極として機能する裏面電極１５が設けられている。
【００３４】
次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのｎチャネル型ＭＯＳＦＥＴを作製する場合を例に説明する。まず、例えば、２×１０19／ｃｍ3程度の不純物濃度で窒素（Ｎ）がドーピングされたｎ+型ＳｉＣ基板１を用意する。ｎ+型ＳｉＣ基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型ＳｉＣ基板１の主面上に、例えば、１．０×１０16／ｃｍ3の不純物濃度で窒素がドーピングされた厚さ１０μｍの炭化珪素からなるｎ-型ドリフト層２をエピタキシャル成長させる。次に、活性領域におけるｎ-型ドリフト層２上に、例えばアルミニウムがドーピングされた炭化珪素からなるｐ型ベース層３をエピタキシャル成長させる。
【００３５】
次に、活性領域におけるｐ型ベース層３上に、例えば窒素がドーピングされた炭化珪素からなるｎ+型ソース層４をエピタキシャル成長させる。ここまでの工程により、ｎ+型ＳｉＣ基板１のおもて面上にｎ-型ドリフト層２、ｐ型ベース層３およびｎ+型ソース層４を順に積層した炭化珪素半導体基体が作製される。ｎ-型ドリフト層２、ｐ型ベース層３およびｎ+型ソース層４をエピタキシャル成長に代えてイオン注入で形成してもよい。次に、フォトリソグラフィおよびイオン注入により、ｎ+型ソース層４の内部にｐ+型コンタクト領域５を選択的に形成する。次に、熱処理（アニール）によりｐ+型コンタクト領域５を活性化させる。活性化のための熱処理は、例えば、１６２０℃程度の温度で２分間程度行ってもよい。
【００３６】
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース層４およびｐ型ベース層３を深さ方向ｚに貫通してｎ-型ドリフト層２に達するトレンチ６を形成する。隣り合うトレンチ６間の幅ｗ１およびトレンチ６の深さｄは上述した通りである。ｐ+型コンタクト領域５およびトレンチ６の形成順序は入れ換え可能である。次に、基体おもて面（ｎ+型ソース層４側の面）およびトレンチ６の内壁を熱酸化し、基体おもて面およびトレンチ６の内壁に沿って例えば５０ｎｍ以上１００ｎｍ以下程度の厚さのゲート絶縁膜７を形成する。ゲート絶縁膜７を形成するための熱酸化は、例えば、酸素（Ｏ2）と窒素（Ｎ2）とを含む混合ガス雰囲気中において１０００℃以上１３００℃以下程度の温度での熱処理であってもよい。
【００３７】
次に、基体おもて面上に、トレンチ６の内部に埋め込むように例えばリン（Ｐ）またはボロン（Ｂ）をドーピングしたポリシリコン（ｐｏｌｙ−Ｓｉ）層を堆積（形成）する。次に、基板おもて面上のゲート絶縁膜７が露出するまでポリシリコン層をエッチバックし、トレンチ６の内部にゲート電極８となるポリシリコン層を残す。次に、ゲート電極８をマスクとして、基板おもて面上のゲート絶縁膜７を除去する。次に、ゲート電極８を覆うように、層間絶縁膜１１として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を１．０μｍの厚さで成膜（形成）する。次に、層間絶縁膜１１をパターニングして選択的に除去し、層間絶縁膜１１を深さ方向ｚに貫通するコンタクトホール１１ａを形成し、ｎ+型ソース層４およびｐ+型コンタクト領域５を露出させる。次に、層間絶縁膜１１を平坦化するための熱処理（リフロー）を行う。
【００３８】
次に、例えばスパッタ法により、層間絶縁膜１１の表面およびコンタクトホール１１ａの内壁に沿って、ｎ+型ソース層４およびｐ+型コンタクト領域５に接するバリアメタル１２を成膜（形成）する。次に、例えばスパッタ法により、バリアメタル１２上に、コンタクトホール１１ａの内部を埋め込むようにおもて面電極１３を形成した後、おもて面電極１３およびバリアメタル１２をパターニングする。おもて面電極１３の厚さは、例えば５μｍであってもよい。次に、例えばスパッタ法により、基体裏面（ｎ+型ＳｉＣ基板１の裏面）全面に、裏面電極１５として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃程度の温度で熱処理し、ｎ+型ＳｉＣ基板１とニッケル膜とが反応してなるニッケルシリサイド膜を形成し、ｎ+型ＳｉＣ基板１と裏面電極１５とのオーミックコンタクト（電気的接触部）を形成する。
【００３９】
次に、例えばスパッタ法によりおもて面電極１３上に金属層を堆積してパターニングすることで、おもて面電極パッド１４およびゲート電極パッドを形成する。次に、エッジ終端構造部（不図示）に露出する基体おもて面を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）を形成する。次に、例えばスパッタ法により、ニッケル膜の表面（オーミックコンタクトを形成するための熱処理条件によってはニッケルシリサイド膜の表面）に、裏面電極１５として例えばチタン、ニッケルおよび金（Ａｕ）を順に成膜することにより、図１に示すｎチャネル型ＭＯＳＦＥＴが完成する。
【００４０】
以上、説明したように、実施の形態１によれば、トレンチゲート構造とすることでＪＦＥＴ抵抗をなくすことができるとともに、トレンチの深さを浅くしてチャネル長を短くすることでチャネル抵抗を小さくすることができる。また、シリコンを用いた通常の半導体装置では、シリコンの材料限界からトレンチの深さが例えば１０μｍ程度であるが、本発明においては、シリコンより最大電界強度が１桁以上大きいワイドバンドギャップ半導体を用いる。このため、実施の形態１によれば、ワイドバンドギャップ半導体の特長を活かして、シリコンを用いた通常の半導体装置の１／１０程度にトレンチの深さを浅くしてチャネル長を短くした場合においても、シリコンを用いた通常の半導体装置と同程度以上の電流能力を得ることができる。したがって、シリコンを用いた通常の半導体装置と同程度以上の電流能力を維持した状態で、オン抵抗を低減させることができる。
【００４１】
また、実施の形態１によれば、隣り合うトレンチ間の幅を狭くしたＦｉｎＦＥＴの構造とすることで、ゲート電圧の低い動作領域（線形領域の、遮断領域との境界付近の動作領域）でｐ型ベース層を完全に空乏化することができる。これにより、短チャネル効果を抑制することができるため、ゲート電圧の低い動作領域でドレイン電流を流れにくくすることができる。また、ピンチオフ後、ドレイン−ソース間電圧の高い動作領域（飽和領域）においてもドレイン電流を流れにくくすることができる。したがって、ドレイン電流をゲート電圧のみで完全に制御することができ、スイッチング動作の信頼性が低下することを防止することができる。
【００４２】
また、実施の形態１によれば、ＦｉｎＦＥＴの構造とすることで、セルピッチを縮小化してサイズを縮小することができる。また、実施の形態１によれば、ＦｉｎＦＥＴの構造とすることで、チャネルの不純物濃度を低くして、チャネル抵抗を小さくすることも可能である。
【００４３】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図２は、実施の形態２にかかる半導体装置の構造を示す斜視図である。図３は、図２の切断線Ａ−Ａにおける平面レイアウトを示す平面図である。図３には、基体おもて面に平行な方向にゲート電極２８を切断する切断線Ａ−Ａ‘における平面レイアウトを示す。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＭＯＳゲート２９を格子状の平面レイアウトに配置した点である。すなわち、トレンチ２６は、第１方向ｘにストライプ状に延び、かつ第２方向ｙにストライプ状に延びる格子状の平面レイアウトに配置されている。このトレンチ２６の内部に、ゲート絶縁膜２７を介してゲート電極２８が設けられている。
【００４４】
ｐ型ベース層３は、トレンチ２６間にゲート絶縁膜２７に接するように配置され、第１方向ｘにＭＯＳゲート２９を挟んで隣り合い、かつ第２方向ｙにＭＯＳゲート２９を挟んで隣り合うマトリクス状の平面レイアウトを有する。ｎ+型ソース層４は、ｐ型ベース層３上に配置されている。すなわち、ｎ+型ソース層４も、ｐ型ベース層３と同様にトレンチ２６間にゲート絶縁膜２７に接するように配置されている。ｎ+型ソース層４は、第１方向ｘにＭＯＳゲート２９を挟んで隣り合い、かつ第２方向ｙにＭＯＳゲート２９を挟んで隣り合うマトリクス状の平面レイアウトを有する。ｐ+型コンタクト領域５は、トレンチ２６により分離された各ｎ+型ソース層４にそれぞれ１つずつ配置されている。
【００４５】
実施の形態２にかかる半導体の製造方法は、実施の形態１にかかる半導体の製造方法において、トレンチ２６を形成するためのエッチングを、格子状の平面レイアウトになるように行えばよい。すなわち、トレンチ２６を形成するためのエッチングマスクを格子状の平面レイアウトにパターニングし、このエッチングマスクをマスクとしてトレンチ２６を形成すればよい。実施の形態２にかかる半導体の製造方法のトレンチ２６の形成工程以外の工程は、実施の形態１と同様である。
【００４６】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ゲート電極を格子状の平面レイアウトに配置することで、チップ内部においてゲート電極の配線抵抗差を均等にすることができる。これにより、ゲート抵抗の大きくなるポリシリコン層でゲート電極を形成したとしても、ゲート電極の、ゲート電極パッドから離れた部分でのゲート遅延による配線遅延差を小さくすることができる。これにより、配線遅延時間をほぼ安定させることができるため、過渡的な動作状態にある場合においても安定した素子特性を維持することができる。
【００４７】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図４は、実施の形態３にかかる半導体装置の構造を示す斜視図である。図４では、ｎ+型ソース層４、ｐ+型コンタクト領域５、ＭＯＳゲート９および溝３１の平面レイアウトおよび断面形状を明確にするために、バリアメタル３２およびおもて面電極３３の図面手前側の部分を図示省略する。図５は、図４の切断線Ｂ−Ｂ'における断面構造を示す平面図である。図６は、図４の切断線Ｃ−Ｃ'における断面構造を示す平面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、炭化珪素半導体基体のコンタクトホール１１ａに露出する部分に溝３１を設けることで、ソース電極（バリアメタル３２およびおもて面電極３３）と炭化珪素半導体基体とのオーミックコンタクトの面積を増やした点である。
【００４８】
具体的には、図４〜６に示すように、炭化珪素半導体基体のコンタクトホール１１ａに露出する部分（すなわちｎ+型ソース層４およびｐ+型コンタクト領域５）に、溝３１が設けられている。溝３１は、例えば、第１方向ｘに直線状に延びる平面レイアウトに配置されている。溝３１の深さは、ｎ-型ドリフト層２に達しない深さで設けられていればよく、例えばｎ+型ソース層４の深さよりも浅くてもよいし深くてもよい。溝３１の第２方向ｙの幅ｗ２は、隣り合うトレンチ６間の幅ｗ１よりも狭く（ｗ２＜ｗ１）、例えばコンタクトホール１１ａとほぼ同じである。この溝３１内にバリアメタル３２を介しておもて面電極３３が埋め込まれている。溝３１の内壁でバリアメタル３２と炭化珪素半導体基体とが接触し、オーミックコンタクトが形成されている。
【００４９】
実施の形態３にかかる半導体の製造方法は、実施の形態１にかかる半導体の製造方法において、層間絶縁膜１１のリフロー後、バリアメタル３２を形成する前に、層間絶縁膜１１をマスクとしてエッチングを行い、炭化珪素半導体基体のコンタクトホール１１ａに露出する部分に溝３１を形成する。そして、層間絶縁膜１１の表面、コンタクトホール１１ａの側壁および溝３１の内壁に沿って、ｎ+型ソース層４およびｐ+型コンタクト領域５に接するバリアメタル３２を成膜する。その後、コンタクトホール１１ａおよび溝３１の内部を埋め込むようにおもて面電極３３を形成すればよい。すなわち、実施の形態３にかかる半導体の製造方法の溝３１の形成工程を追加する以外は、実施の形態１と同様である。
【００５０】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、ソース電極と炭化珪素半導体基体とのオーミックコンタクトの面積が増えるため、コンタクト抵抗を低減させることができ、オン抵抗をさらに低減させることができる。このため、セルピッチを縮小化してチップサイズを縮小したとしても、炭化珪素半導体基体のコンタクトホールに露出する部分に溝を設けない場合と同程度にコンタクト面積を維持することができ、コンタクト抵抗が高くなることを防止することができる。したがって、セルピッチを狭くしても、オン抵抗を維持することができる。
【００５１】
（実施例）
次に、本発明にかかる半導体装置の静特性について検証した。図７は、実施例にかかる半導体装置の電流特性を示す特性図である。図７のＤ点はしきい値電圧である。上述した実施の形態１にかかる半導体装置（以下、実施例とする、図１参照）に印加するゲート電圧（ゲート−ソース間電圧）Ｖｇｓを増加させたときのドレイン電流（ドレイン−ソース間電流）Ｉｄの特性をシミュレーションした結果を図７に示す。また、図７には、比較として、従来のプレーナゲート構造のｎチャネル型ＭＯＳＦＥＴ（以下、従来例とする、図９参照）についても同様にドレイン電流Ｉｄの特性をシミュレーションした結果を示す。従来例のチャネル長（ｎ+型ソース領域１０５とｎ型ＪＦＥＴ領域１０７との間の幅）Ｌ１００を、実施例のチャネル長（ｐ型ベース層３の厚さ）Ｌ１と等しくした。
【００５２】
図７に示す結果より、従来例では、ゲート電圧Ｖｇｓの増加に比例してドレイン電流Ｉｄが増加することが確認された。従来例のようなプレーナゲート構造のＭＯＳゲートでは、低オン抵抗化を図るためにチャネル長Ｌ１００を短くする必要がある。チャネル長Ｌ１００が短いことで第２ｐ型ベース層１０４ａの表面反転層の電荷量が少なくなるため、電子と正孔（ホール）との再結合が起こりにくく、ゲート電圧Ｖｇｓの低い動作領域でドレイン電流Ｉｄが流れやすい。それに対して、実施例においては、ゲート電圧Ｖｇｓの低い動作領域（線形領域の、遮断領域との境界付近の動作領域）において、ゲート電圧Ｖｇｓの増加に対するドレイン電流Ｉｄの増加率が従来例よりも小さいことが確認された。すなわち、実施例は、従来例に比べて、ゲート電圧の低い動作領域においてドレイン電流Ｉｄが流れにくいことがわかる。その理由は、次の通りである。
【００５３】
本発明においては、トレンチ６の深さｄを浅くしてチャネル長Ｌ１を短くし、かつ隣り合うトレンチ６間の幅ｗ１を狭くすることで、ｐ型ベース層３とｎ-型ドリフト層２との間の寄生容量が小さくなっている。そして、寄生容量の小さいｐ型ベース層３に第２方向ｙの両側面側からゲート電圧Ｖｇｓが印加されることで、ｐ型ベース層３のｎ型の反転層の電荷量が多いため、電子と正孔とが再結合して平衡状態に戻りやすい。これにより、ｐ型ベース層３を完全に空乏化することができるからである。このため、ゲート電圧Ｖｇｓの低い動作領域においてドレイン−ソース間電圧Ｖｄｓの悪影響を受けにくく、ドレイン電流を抑制することができる。したがって、ドレイン電流をゲート電圧Ｖｇｓのみで完全に制御することができる。
【００５４】
また、実施例および従来例ともに電流−電圧特性をシミュレーションした結果を図８に示す。図８は、実施例にかかる半導体装置の電流−電圧特性を示す特性図である。図８のＥ点はピンチオフ電圧である。図８に示す結果より、従来例では、ピンチオフ後、ドレイン−ソース間電圧Ｖｄｓの高い動作領域（飽和領域）においてもドレイン電流Ｉｄが流れやすく飽和しにくいことが確認された。それに対して、実施例においては、ピンチオフ後、ドレイン−ソース間電圧Ｖｄｓの高い動作領域においてもドレイン−ソース間電圧Ｖｄｓの悪影響を受けにくく、ドレイン電流Ｉｄの増加を抑制して飽和させることができることが確認された。
【００５５】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ドリフト領域となるｎ-型半導体層上にエピタキシャル成長させたｐ型半導体層およびｎ+型半導体層をそれぞれベース領域およびソース領域とする場合を例に説明しているが、ドリフト領域となるｎ-型半導体層にイオン注入によりｐ型ベース領域およびｎ+型ソース領域を形成してもよい。この場合、ｎ-型半導体層のｐ型ベース領域、ｎ+型ソース領域およびｐ+型コンタクト領域以外の部分がドリフト領域となる。また、炭化珪素からなる半導体基板（ＳｉＣ基板）をドリフト領域として用い、当該ＳｉＣ基板にｐ型ベース領域、ｎ+型ソース領域およびｎ+型ドレイン領域をイオン注入により形成してもよい。この場合、ＳｉＣ基板のｐ型ベース領域、ｎ+型ソース領域、ｐ+型コンタクト領域およびｎ+型ドレイン領域以外の部分がドリフト領域となる。
【００５６】
また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明したが、スイッチングデバイスとして用いられるバイポーラトランジスタやＩＧＢＴに適用した場合においても同様の効果が得られる。また、上述した実施の形態では、炭化珪素でできた炭化珪素基板の（０００１）面を主面とした場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、基板主面を（０００−１）面としてもよいし、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５７】
以上のように、本発明にかかる半導体装置は、スイッチングデバイスとして用いられる半導体装置に有用であり、特に炭化珪素半導体基体上に作製した縦型ＭＯＳＦＥＴに適している。
【符号の説明】
【００５８】
１  ｎ+型ＳｉＣ基板
２  ｎ-型ドリフト層
３  ｐ型ベース層
４  ｎ+型ソース層
５  ｐ+型コンタクト領域
６，２６  トレンチ
７，２７  ゲート絶縁膜
８，２８  ゲート電極
９，２９  ＭＯＳゲート
１０  セル
１１  層間絶縁膜
１１ａ  コンタクトホール
１２，３２  バリアメタル
１３，３３  おもて面電極
１４  おもて面電極パッド
１５  裏面電極
３１  溝
Ｌ１  チャネル長
ｄ  トレンチの深さ
ｗ１  隣り合うトレンチ間の幅
ｗ２  溝の第２方向の幅
ｘ    第１方向（基体主面に平行な方向）
ｙ    第２方向（基体主面に平行な方向）
ｚ    深さ方向
【図１】
2017047286.tif 000003
【図２】
2017047286.tif 000004
【図３】
2017047286.tif 000005
【図４】
2017047286.tif 000006
【図５】
2017047286.tif 000007
【図６】
2017047286.tif 000008
【図７】
2017047286.tif 000009
【図８】
2017047286.tif 000010
【図９】
2017047286.tif 000011
【手続補正書】
【提出日】平成29年1月13日(2017.1.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップの広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低いワイドバンドギャップ半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられたワイドバンドギャップ半導体からなる第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面に設けられたワイドバンドギャップ半導体からなる第１導電型の第３半導体層と、
前記第３半導体層の内部に選択的に設けられ、前記第３半導体層を深さ方向に貫通して前記第２半導体層に達する、前記第２半導体層よりも不純物濃度の高い第２導電型半導体領域と、
前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第３半導体層および前記第２導電型半導体領域に接する第１電極と、
前記半導体基板の裏面に接する第２電極と、
を備え、
隣り合う前記トレンチ間の幅、および、前記トレンチの深さは、シリコンの材料限界で所定の電流能力を達成する最小寸法未満であり、
耐圧クラスが１２００Ｖ以上であることを特徴とする半導体装置。
【請求項２】
隣り合う前記トレンチ間の幅は１μｍ以下であり、
前記トレンチの深さは１μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板のおもて面に平行にストライプ状に前記トレンチを配置した平面レイアウトを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板のおもて面に平行に格子状に前記トレンチを配置した平面レイアウトを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３半導体層および前記第２導電型半導体領域の、前記半導体基板側に対して反対側の表面から所定深さで設けられた溝をさらに備え、
前記第１電極は、前記溝の内壁で前記第３半導体層および前記第２導電型半導体領域に接することを特徴とする請求項１に記載の半導体装置。
【請求項６】
ワイドバンドギャップ半導体として炭化珪素を用いたことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【手続補正書】
【提出日】平成29年9月1日(2017.9.1)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2017047286.tif 000012
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2017047286.tif 000013
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2017047286.tif 000014
【国際調査報告】
2017047286.tif 000015
2017047286.tif 000016