(57)【要約】【課題】本発明は、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することを課題とする。【解決手段】本発明の半導体素子は、アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
【請求項２】
間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項１に記載の半導体素子。
【請求項３】
間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮである請求項２に記載の半導体素子。
【請求項４】
トンネル接合がＰＮ接合で形成される請求項１から３のいずれかに記載の半導体素子。
【請求項５】
トンネル接合がショットキー接合で形成される請求項１から３のいずれかに記載の半導体素子。
【請求項６】
アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する請求項１から５のいずれかに記載の半導体素子。
【請求項７】
トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
【請求項８】
請求項１から６のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作原理としてトンネル現象を利用する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。そのため、ＬＳＩの低消費電力化のため、従来のＭＯＳトランジスタとは異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。【０００３】
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、ＭＯＳトランジスタとは異なる動作原理としてトンネル現象を利用する。トンネル現象は、電位による障壁を越えることのないエネルギーの電子でも、ある確率でその障壁の反対側に通過する現象であり、トンネル電界効果トランジスタでは、トンネル障壁と呼ばれるエネルギー障壁を通過するトンネル電流をゲート電圧で制御することで動作可能とされ、従来のＭＯＳトランジスタよりも低い電圧で動作可能とされる（例えば、非特許文献１参照）。【０００４】
しかしながら、トンネル電界効果トランジスタでは、トンネル障壁を通過するトンネル電流の電流量を規定するトンネル抵抗が大きいため、ＯＮ操作時の電流（ＯＮ電流）が小さく、高速動作が困難である。こうしたことから、ＯＮ電流を増加させる手法が幾つか提案されている。
例えば、ソース領域及びドレイン領域の不純物濃度を極めて高くし、また、これら領域の厚みを薄くすることで、急峻な不純物プロファイルを形成可能とし、トンネル電流を増加させる手法が提案されている（特許文献１参照）。しかしながら、この手法によっても、トンネル電流を実用レベルまで増加させることが困難であるのが実情である。
また、段差を設けた半導体基板を用いて、トンネル現象が起こる領域の面積を大きくすることで、トンネル電流を増加させる手法が提案されている（特許文献２参照）。しかしながら、このような手法では、製造コストが嵩むとともに、大面積化によるゲートのキャパシタ容量増加に伴い、動作が遅くなる問題がある。
また、半導体層の形成材料として直接遷移型の化合物半導体を用いることで、トンネル電流を増加させる手法が提案されている（非特許文献２参照）。しかしながら、このような手法では、既存の設備の多くで製造ができないため、新たな設備投資が必要となり、製造コストが高くなる問題がある。
したがって、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子としては、満足できるものが存在しないというのが現状である。【０００５】
また、トンネル電流の増加は、トンネル電界効果トランジスタ以外の半導体素子、例えば、トンネル現象を利用する共鳴トンネルダイオード、エサキダイオード等においても、共通して求められる課題である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１４７８６１号公報
【特許文献２】特開２０１２−１６４６９９号公報
【非特許文献】
【０００７】
【非特許文献１】W.Y.Choi et al., IEEE Electron Device Letters vol.28, p743(2007), “Tunneling Field-Effect Transistors (TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec”
【非特許文献２】G. Dewey et al., 2011 International Electron Devices Meeting Technical Digest, 33.6, “Fabrication, characterization, and physics of III-V heterojunction tunneling Field Effect Transistors (H-TFET) for steep sub-threshold swing”
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
＜２＞  間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記＜１＞に記載の半導体素子。
＜３＞  間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮである前記＜２＞に記載の半導体素子。
＜４＞  トンネル接合がＰＮ接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜５＞  トンネル接合がショットキー接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜６＞  アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する前記＜１＞から＜５＞のいずれかに記載の半導体素子。
＜７＞  トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
＜８＞  前記＜１＞から＜６＞のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
【発明の効果】
【００１０】
本発明によれば、従来技術における前記諸問題を解決することができ、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】伝導帯から不純物準位に捕獲された電子が荷電子帯に遷移する様子を示す図である。
【図２】トンネル電流が増大する様子を模式的に示す図である。
【図３（ａ）】ＰＮ接合に対するアイソエレクトロニックトラップ形成不純物の導入例を示す図である。
【図３（ｂ）】図３（ａ）の導入例におけるバンド構造を示す図である。
【図４（ａ）】ショットキー接合に対するアイソエレクトロニックトラップ形成不純物の導入例を示す図である。
【図４（ｂ）】図４（ａ）の導入例におけるバンド構造を示す図である。
【図５】本発明の一実施形態に係るトンネル電界効果トランジスタを説明する説明図である。
【図６】本発明の他の実施形態に係るトンネル電界効果トランジスタを説明する説明図である。
【図７（ａ）】トンネル電界効果トランジスタの製造工程の一例を示す図（１）である。
【図７（ｂ）】トンネル電界効果トランジスタの製造工程の一例を示す図（２）である。
【図７（ｃ）】トンネル電界効果トランジスタの製造工程の一例を示す図（３）である。
【図７（ｄ）】トンネル電界効果トランジスタの製造工程の一例を示す図（４）である。
【図７（ｅ）】トンネル電界効果トランジスタの製造工程の一例を示す図（５）である。
【図７（ｆ）】トンネル電界効果トランジスタの製造工程の一例を示す図（６）である。
【図７（ｇ）】トンネル電界効果トランジスタの製造工程の一例を示す図（７）である。
【図７（ｈ）】トンネル電界効果トランジスタの製造工程の一例を示す図（８）である。
【図７（ｉ）】トンネル電界効果トランジスタの製造工程の一例を示す図（９）である。
【図７（ｊ）】トンネル電界効果トランジスタの製造工程の一例を示す図（１０）である。
【図７（ｋ）】トンネル電界効果トランジスタの製造工程の一例を示す図（１１）である。
【図８】アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと比較用Ｓｉウエハを発光させた時の発光スペクトルを示す図である。
【図９】実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行った結果を示す図である。
【図１０】実施例２及び比較例２に係るトンネルダイオードのＩ−Ｖ特性の測定結果を示す図である。
【図１１】実施例３及び比較例３に係るトンネル電界効果トランジスタのドレイン電圧−ドレイン電流特性を測定した結果を示す図である。
【図１２】実施例３及び比較例３に係るトンネル電界効果トランジスタのゲート電圧−ドレイン電流特性を測定した結果を示す図である。
【発明を実施するための形態】
【００１２】
（半導体素子及びその製造方法）
本発明の半導体素子は、トンネル接合の全体又は一部を構成する間接遷移型半導体の半導体領域にアイソエレクトロニックトラップ形成不純物が含まれることを特徴とする。
また、本発明の半導体素子の製造方法は、前記トンネル接合の全体又は一部を構成するように、前記アイソエレクトロニックトラップ形成不純物が導入された前記間接遷移型半導体の前記半導体領域を形成する工程を含むことを特徴とする。
これにより、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子が得られる。
【００１３】
半導体におけるアイソエレクトロニックトラップとしては、間接遷移型半導体であるＧａＰにＮをドーピングした場合が最も有名である。これを例に見ると、ＧａＰにおいてドーピングされたＮは、Ｐの位置に置換されるが、ＮとＰは、両者ともＶ族であるため、キャリアを放出せず、ドナーやアクセプタにはならない。しかし、電子の引き寄せ易さを表す電気陰性度は、ＰよりもＮの方が大きく、窒素原子の周辺では、電子が引き寄せられ易くなる。即ち、Ｎは、中性不純物として伝導帯中の電子を捕獲するアイソエレクトロニックトラップとして働く。Ｎの不純物準位に捕獲された電子は、波数空間中に広がっているため、運動量保存則が緩和され、荷電子帯への遷移が可能となる。図１は、間接遷移型半導体のバンド図に不純物準位を記したものに係り、伝導帯から不純物準位に捕獲された電子が荷電子帯に遷移する様子を示している。該図１に示すように、アイソエレクトロニックトラップとして電子を捕獲する不純物準位の波数ｋは、どのような値をとってもよく、電子の荷電子帯への遷移を可能とする。
このように、不純物準位を介して電子が遷移することで、間接遷移型半導体中であっても直接遷移型半導体のように伝導帯−荷電子帯間の電子遷移確率が増大する。ＧａＰの場合では、この増大現象を利用して、伝導帯中の電子を荷電子帯に遷移させてホールと再結合させ、発光強度を増大させる発光素子として応用される。
【００１４】
トンネル現象は、上述の発光現象と同様に、伝導帯−荷電子帯間の電子遷移によって説明できる現象である。同源であるから、発光確率を表す式とトンネル確率を表す式とは、よく似ており、両者とも伝導帯−荷電子帯間の遷移に関する、いわゆるフェルミの黄金律によって記述できる。
本発明の半導体素子では、同源の物理現象である発光現象増大の原理を、トンネル確率増大のために適用する。即ち、前記アイソエレクトロニックトラップ形成不純物を含む前記間接遷移型半導体の前記半導体領域で前記トンネル接合の全体又は一部が構成されることにより、前記トンネル接合に生じるトンネル障壁中に前記アイソエレクトロニックトラップ形成不純物の不純物準位を形成し、前記トンネル障壁中を通過する電子を増大させ、トンネル電流を増大させる。図２は、Ｎ型トンネル電界効果トランジスタを例にとり、トンネル電流が増大する様子を模式的に示した図である。前記アイソエレクトロニックトラップが形成された間接遷移型半導体には、前述の不純物準位が形成され、Ｐ＋領域のソース−チャネル領域間のトンネル障壁間を通過するトンネル電流に加え、前記不純物準位に捕獲された電子の遷移に基づくトンネル電流が生ずる。
このように、本発明の半導体素子では、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大が可能とされる。
【００１５】
前記間接遷移型半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、既存の半導体設備の多くを利用することができ、簡便で製造コストを低減させる観点から、シリコン、ゲルマニウム及びこれらの混晶のいずれかが好ましい。前記間接遷移型半導体の半導体領域としては、これらの半導体基板から構成することができる。
【００１６】
前記トンネル障壁の形成方法としては、特に制限はなく、公知の形成方法によって形成することができ、例えば、公知の構造に基づくＰＮ接合、ショットキー接合等から、適用する半導体素子の種類に応じて適宜選択することができる。
【００１７】
前記アイソエレクトロニックトラップ形成不純物としては、特に制限はなく、前記間接遷移型半導体に応じて、適宜選択することができる。即ち、前記間接遷移型半導体と置換ないし結合して前記間接遷移型半導体におけるキャリアを捕獲する不純物が該当し、前記不純物としては、単一元素又は２種以上の元素からなる物質であり、それ自身からはキャリアを放出しない物質が該当する。
中でも、前記間接遷移型半導体がシリコンである場合には、ＡｌとＮ（ＩＩＩ−Ｖ族化合物半導体材料）が好ましく、また、ゲルマニウムの場合には、Ｃ、Ｓｎが好ましい。即ち、これらの材料であれば、既存の製造設備の多くを利用することができ、簡便かつ低コストに前記半導体素子を製造することができる。
前記半導体領域中に導入する前記アイソエレクトロニックトラップ形成不純物の不純物濃度としては、特に制限はないが、１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３が好ましい。前記不純物濃度が１×１０１６ｃｍ−３未満であると、充分な数の電子をトンネルさせることができず、電流が増加しないことがあり、１×１０２０ｃｍ−３を超えると、不純物準位を形成しないことがある。
【００１８】
前記ＰＮ接合に対する前記アイソエレクトロニックトラップ形成不純物の導入例を図３（ａ）に示す。該図３（ａ）の導入例では、前記アイソエレクトロニックトラップ形成不純物は、Ｐ型領域（Ｐ＋領域）とＮ型領域とで形成される半導体領域において、前記Ｐ型領域と前記Ｎ型領域の境界に位置する前記トンネル接合の形成箇所を含むように前記Ｐ型領域から前記Ｎ型領域に亘って前記アイソエレクトロニックトラップ形成不純物が導入される（領域Ｔ１）。
このように形成されるＰＮ接合では、図３（ｂ）のバンド構造に示すように、Ｐ型領域（Ｐ＋領域）とＮ型領域とで形成されるＰＮ接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
【００１９】
また、前記ショットキー接合に対する前記アイソエレクトロニックトラップ形成不純物の導入例を図４（ａ）に示す。該図４（ａ）の導入例では、前記アイソエレクトロニックトラップ形成不純物は、金属領域とＮ型の半導体領域において、前記金属領域と前記半導体領域の境界に位置する前記トンネル接合の形成箇所を含むように前記半導体領域に前記アイソエレクトロニックトラップ形成不純物が導入される（領域Ｔ２）。
このように形成されるショットキー接合では、図４（ｂ）のバンド構造に示すように、前記金属領域と前記半導体領域とで形成されるショットキー接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
【００２０】
前記半導体素子としては、特に制限はなく、トンネル現象を利用する半導体素子に広く適用することができ、例えば、トンネル電界効果トランジスタ、共鳴トンネルダイオード、エサキダイオード等の半導体素子として用いることができる。また、その素子構造としては、前記アイソエレクトロニックトラップ形成不純物を導入すること以外は、目的とする半導体素子の公知の素子構造に基づき、構成することができる。
【００２１】
前記半導体素子の一実施形態として、トンネル電界効果トランジスタの構成例を図５を参照しつつ説明する。
【００２２】
トンネル電界効果トランジスタ１０は、ソース領域２と、ソース領域２に隣接して配され、その境界をトンネル障壁が形成されるトンネル接合とするチャネル領域１と、チャネル領域１に隣接して配されるドレイン領域３と、チャネル領域１上にゲート絶縁膜４を介して配されるゲート電極５で構成されるとともに、ソース領域２及びチャネル領域１中に前記アイソエレクトロニックトラップ形成不純物を導入して形成された半導体領域６で前記トンネル接合の全体又は一部が構成される。なお、ここで半導体領域６は、ソース領域２の形成深さＤ１よりも深いＤ３の位置まで、前記アイソエレクトロニックトラップ形成不純物を導入することで、前記トンネル接合の全体に跨るように形成される。
また、ここでは、Ｐ型トンネル電界効果トランジスタの構成例を示し、ソース領域２をＮ型（Ｎ＋）の半導体領域とし、ドレイン領域３をＰ型（Ｐ＋）の半導体領域としている。Ｎ型トンネル電界効果トランジスタとして構成する場合には、ソース領域２をＰ型の半導体領域とし、ドレイン領域３をＮ型の半導体領域とする。
【００２３】
チャネル領域１としては、例えば、シリコン、ゲルマニウム等の半導体基板により形成される。前記半導体基板としては、その半導体材料の単結晶構造で、真性半導体又は低濃度に不純物物質がドーピングされたものを好適に用いることができる。
ソース領域２及びドレイン領域３としては、例えば、前記半導体基板に不純物物質をイオン注入して形成される。前記イオン注入される不純物物質としては、ソース領域２及びドレイン領域３中にキャリアを生じさせる材料であれば特に制限はなく、通常、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。
前記イオン注入される不純物物質の濃度としては、ゲート電界を印加した際に、前記トンネル障壁の幅を効果的に低減させる観点から、高濃度であることが好ましく、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３が好ましい。
また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス、固体リン、固体ヒ素等のイオン源を用い、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の不純物物質を前記半導体基板に打ち込む方法が挙げられる。
また、前記イオン注入後、注入された前記不純物物質を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
【００２４】
前記アイソエレクトロニックトラップ形成不純物が導入される半導体領域６の形成方法としては、特に制限はなく、例えば、イオン注入法が挙げられる。
前記アイソエレクトロニックトラップ形成不純物としては、前述の通りであり、前記半導体基板がシリコン半導体基板である場合には、ＡｌとＮを好適に用いることができる。
また、前記イオン注入後、前記アイソエレクトロニックトラップ形成不純物を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
【００２５】
ゲート絶縁膜４の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、ゲート絶縁膜４の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられる。
ゲート絶縁膜４上に形成されるゲート電極５の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、ゲート電極５の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、ＣＶＤ法が挙げられる。
【００２６】
このように形成されるトンネル電界効果トランジスタ１０では、ゲート電極５から印加されるゲート電界により、ソース領域２−チャネル領域１間の前記トンネル障壁の幅が薄くなり、トンネル現象により電子が前記トンネル障壁を通過し、チャネル領域１に形成されるチャネルを通じて、ソース領域２−ドレイン領域３間に前記トンネル電流が流れる。
この際、トンネル電界効果トランジスタ１０では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
【００２７】
次に、前記半導体素子の他の実施形態として、トンネル電界効果トランジスタの構成例を図６を参照しつつ説明する。
このトンネル電界効果トランジスタ２０では、ショットキー接合によるトランジスタの素子構造としている。
【００２８】
トンネル電界効果トランジスタ２０は、ソース電極２２と、ソース電極２２に隣接して配され、その境界をトンネル障壁が形成されるトンネル接合とする半導体のチャネル領域２１と、チャネル領域２１に隣接して配されるドレイン電極２３と、チャネル領域２１、ソース電極２２及びドレイン電極２３を支持する絶縁基板２８と、チャネル領域２１上にゲート絶縁膜２４を介して配されるゲート電極２５とで構成されるとともに、チャネル領域２１の一部に前記アイソエレクトロニックトラップ形成不純物を導入して形成された半導体領域２６で前記トンネル接合の全体又は一部が構成される。即ち、このトンネル電界効果トランジスタ２０では、ソース電極２２とチャネル領域２１間のショットキー接合を前記トンネル接合とする。
このトンネル電界効果トランジスタ２０をＰ型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも大きい仕事関数を有する金属をソース電極として用いる。また、Ｎ型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも小さい仕事関数を有する金属をソース電極として用いる。
【００２９】
ソース電極２２及びドレイン電極２３の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、シリコンをチャネルとする場合、ＮｉＳｉ２等の金属シリサイド等が挙げられる。
また、ソース電極２２及びドレイン電極２３の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、ＣＶＤ法が挙げられる。
絶縁基板２８としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２基板等が挙げられる。
なお、チャネル領域２１、ゲート絶縁膜２４、ゲート電極２５及び半導体領域２６については、前述のトンネル電界効果トランジスタ１０で説明の事項に基づいて構成できるため、説明を省略する。
【００３０】
このように形成されるトンネル電界効果トランジスタ２０では、ゲート電極２５から印加されるゲート電界により、ソース電極２２−チャネル領域２１間の前記トンネル障壁の幅が薄くなり、トンネル現象により電子が前記トンネル障壁を通過し、チャネル領域２１に形成されるチャネルを通じて、ソース電極２２−ドレイン電極２３間に前記トンネル電流が流れる。
この際、トンネル電界効果トランジスタ２０では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
【００３１】
次に、前記トンネル電界効果トランジスタの製造方法の一例を図７（ａ）〜図７（ｋ）を用いて説明する。なお、本製造方法は、前記トンネル電界効果トランジスタの簡便な製造例を説明する一実施形態に係り、より実用的な製造方法として、特開２０１２−２０４５８３号公報等に記載の公知の製造方法を適宜採用することができる。
【００３２】
先ず、ハンドル用Ｓｉ層１０７上に、厚み１４５ｎｍのＳｉＯ２絶縁層（ＢＯＸ層）１０８と、厚み５０ｎｍのｐ型不純物が１×１０１５ｃｍ−３程度ドープされたチャネル領域１０１とが、この順で形成されたＳＯＩウエハを用意する。
次に、このＳＯＩウエハのチャネル領域１０１上に保護酸化膜１１０を厚み５ｎｍで形成する（図７（ａ）参照）。
次に、電子線リソグラフィーにより、保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ａを形成する（図７（ｂ）参照）。
次に、レジスト層１１１ａをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、Ａｓを用いたイオン注入を行い、チャネル領域１０１にソース領域１０２を形成する（図７（ｃ）参照）。
次に、酸素アッシング処理により、レジスト層１１１ａを除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）洗浄する（図７（ｄ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行う。
【００３３】
次に、ＳＰＭ洗浄された保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ｂを形成する（図７（ｅ）参照）。
次に、レジスト層１１１ｂをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、ＢＦ２を用いたイオン注入を行い、チャネル領域１０１にドレイン領域１０３を形成する（図７（ｆ）参照）。
次に、酸素アッシング処理により、レジスト層１１１ｂを除去し、表面をＳＰＭ洗浄する（図７（ｇ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行う。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース領域１０２及びドレイン領域１０３中の各不純物物質を活性化させる。
【００３４】
次に、保護酸化膜１１０側から、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入し、ソース領域１０２、チャネル領域１０１及びドレイン領域１０３の表層側に、アイソエレクトロニックトラップ形成不純物としてのＡｌとＮを含む半導体領域１０６を形成する（図７（ｈ）参照）。
次に、Ｎ２ガス雰囲気の大気圧下で、４５０℃の温度で６０時間、活性化アニール処理し、半導体領域１０６中のアイソエレクトロニックトラップ形成不純物を活性化させる。
【００３５】
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１１０を除去する（図７（ｉ）参照）。
次に、ＳＣ２洗浄液（ＨＣｌとＨ２Ｏ２の混合液）を用い、８０℃の温度条件下で５分間洗浄する。
次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させ、半導体領域１０６上に厚み２．４ｎｍのゲート絶縁膜１０４を形成する。なお、このゲート絶縁膜１０４の厚みは、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）で１ｎｍである。
次に、スパッタリング法により、ゲート絶縁膜１０４上にＴａＮ（厚み１０ｎｍ）とｐｏｌｙ−Ｓｉ（厚み５０ｎｍ）とを積層させた積層構造のゲート電極１０５を厚み６０ｎｍで形成する（図７（ｊ）参照）。
次に、マスクを用いたリソグラフィー加工により、ゲート絶縁膜１０４及びゲート電極１０５を形状加工する（図７（ｋ）参照）。
以上により、トンネル電界効果トランジスタ１００を製造する。
【００３６】
ところで、このトンネル電界効果トランジスタ１００では、前述のトンネル電界効果トランジスタ１０（図５参照）と、ゲート絶縁膜−チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域（半導体領域６，１０６）の形成深さが異なり、ソース領域１０２に対する半導体領域１０６の前記形成深さがソース領域１０２全体の一部分までとされる。
ここで、前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記ソース領域の形成深さをＤ１としたとき、前記ソース領域−前記チャネル領域間の前記トンネル接合では、前記形成深さＤ１よりも浅いＤ２までの前記トンネル接合で、前記トンネル現象が発生することが多い。
したがって、トンネル電界効果トランジスタ１００では、ソース領域１０２に対する半導体領域１０６の前記形成深さを、前記ソース領域の形成深さＤ１よりも浅い位置Ｄ２としている（図７（ｋ）参照）。
一方、トンネル電界効果トランジスタ１０（図５参照）のように、ソース領域２に対する半導体領域６の前記形成深さをソース領域２の形成深さＤ１よりも深い位置Ｄ３とした場合、前記トンネル現象に寄与しないＤ２より深い位置における前記トンネル接合で、前記アイソエレクトロニックトラップ形成不純物に基づく、ＯＦＦ時のリーク電流が余計に生じることとなる。
したがって、前記トンネル電界効果トランジスタにおける前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース領域の形成深さよりも浅いことが好ましい。
なお、ショットキー接合のトンネル電界効果トランジスタ２０（図６参照）では、アイソエレクトロニックトラップ形成不純物を含む半導体領域２６の形成深さを、ソース電極２２の厚みと同じとしているが、ｐｎ接合のトンネル電界効果トランジスタ１０，１００と同様に、前記ゲート絶縁膜−前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース電極の厚みによる深さよりも浅いことが好ましい。
【００３７】
（半導体集積回路）
本発明の半導体集積回路は、本発明の前記半導体素子を有することを特徴とする。
前記半導体素子を集積化する方法としては、特に制限はなく、目的に応じて適宜選択することができ、公知の方法を適宜採用することができる。
【実施例】
【００３８】
（実施例１）
図７（ｋ）に示すトンネル電界効果トランジスタ１００の構成に準拠して、シミュレーションに係る実施例１のトンネル電界効果トランジスタを想定した。このトンネル電界効果トランジスタでは、チャネル領域１０１を形成するＳＯＩ層の厚みを４５ｎｍとし、ゲート絶縁膜１０４を厚み０．７ｎｍのＳｉＮ層上に、厚み２．０ｎｍのＨｆＯ２層を配して形成し、ゲート電極１０５として、仕事関数が４．７ｅＶの金属の層を厚み６０ｎｍで形成し、ＢＯＸ層としてのＳｉＯ２絶縁層の厚みを１４５ｎｍで形成することを想定している。
また、Ｎ型のソース領域１０２は、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、Ａｓを用いたイオン注入を行った場合の不純物分布を有し、Ｐ型のドレイン領域は、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、ＢＦ２を用いたイオン注入を行った場合の不純物分布を有することを想定している。
また、アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６は、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入して形成することを想定している。【００３９】
（比較例１）
実施例１のトンネル電界効果トランジスタと比較するための比較例１のトンネルトランジスタとしては、アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６を形成しないこと以外は、実施例１のトンネル電界効果トランジスタと同じ構成としたものを想定する。【００４０】
ここで、実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行う前に、アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと、アイソエレクトロニックトラップ形成不純物を含まない比較用Ｓｉウエハに対して、発光測定を行い、伝導帯からキャリアが荷電子帯に遷移する遷移確率を求めた。
即ち、前記遷移確率は、発光強度に比例することから、前記発光強度を測定することによって、前記シミュレーションに用いる前記遷移確率を求めることとした。
また、この遷移確率に関する情報は、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと、前記比較用Ｓｉウエハの前記遷移確率の割合から求めることとした。
ここで、下記参考文献に報告されるように、前記アイソエレクトロニックトラップ形成不純物を含まない状態では、トンネル電流は、ＴＡフォノンを介した遷移により生ずると考えられるため、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハにおけるＴＡフォノンによる発光及び前記比較用ＳｉウエハにおけるＴＡフォノンによる間接遷移型の発光と、前記アイソエレクトロニックトラップ形成不純物による発光の比を前記発光測定により求め、この発光強度に関する比から、前記遷移確率の比を求めることとした。
参考文献：Rigorous theory and simulified model of the band-to-band tunneling in silicon A. Schenk, Solid-State Electronics 36, 19-34(1993)【００４１】
なお、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハは、厚み５２５μｍのＳｉウエハに、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入し、その後、４５０℃で６０時間アニールして形成したものに係り、前記比較用Ｓｉウエハは、前記アイソエレクトロニックトラップ形成不純物を含まない、厚み５２５μｍのＳｉウエハに係る。【００４２】
前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ及び前記比較用Ｓｉウエハに対して、１０Ｋの温度条件下で、励起光として波長５３２ｎｍの緑色レーザ光を照射して、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと前記比較用Ｓｉウエハを発光させた。この時の発光スペクトルを図８に示す。
この図８に示すように、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ  ｆｏｒｍｅｄ  Ｓｉ）では、前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ  Ｓｉ）から確認されない発光ピークが確認されることから、この発光は、前記アイソエレクトロニックトラップ形成不純物による発光（ＩＥＴ発光）と考えられる。また、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ  ｆｏｒｍｅｄ  Ｓｉ）及び前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ  Ｓｉ）のそれぞれから確認される発光ピークは、ＴＡフォノンによる発光（ＴＡ発光）と考えられる。
ここで、図８に示すそれぞれの発光ピークのピーク面積は、前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ  Ｓｉ）のピーク面積と、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ  ｆｏｒｍｅｄ  Ｓｉ）のピーク面積とで１：２７の割合であり、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハでは、前記比較用Ｓｉウエハに対して、２７倍の遷移確率を有すると見積もることができる。【００４３】
この結果に基づき、実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行った。即ち、比較例１のトンネル電界トランジスタに対し、実施例１のトンネル電界効果トランジスタのトンネル確率を２７倍として、トンネル電流の比較シミュレーションを行った。結果を図９に示す。
この図９に示すように、実施例１のトンネル電界効果トランジスタ（ｗｉｔｈ  ＩＥＴ）では、比較例１のトンネル電界トランジスタ（ｒｅｆｅｒｅｎｃｅ）よりも、大きなトンネル電流が得られることが分かる。【００４４】
（実施例２）
更に、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、以下のように実施例２に係るトンネルダイオードを作製した。
先ず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）素子分離にてデバイス領域が確定され、素子領域に厚み１０ｎｍのＳｉＯ２の熱酸化保護膜が形成されたＳｉ基板を用意した。なお、このＳｉ基板のＳｉ層は、Ｐ型半導体層として、Ｐ型不純物が２×１０１８ｃｍ−３の濃度でドープされている。
次いで、前記Ｓｉ基板の前記素子領域に形成された前記保護膜を１％濃度の希フッ酸（ＤＨＦ)で１０分間薬液処理することで除去した。
次いで、前記薬液処理により露出した前記Ｓｉ層表面に残る残留酸素を除去するため、水素雰囲気下、８００℃で１時間の水素アニール処理を行った。
次いで、前記水素アニール処理後の前記Ｓｉ基板に対して、５００℃の温度条件下でＳｉＨ３ガスを用いたＣＶＤを行い、Ｓｉのエピタキシャル成長層を厚み３０ｎｍで形成した。また、同時に、このエピタキシャル成長層の形成中にＰＨ３ガスを流すことで不純物の導入を行い、リンが２×１０２０ｃｍ−３の不純物濃度でドープされた状態の前記エピタキシャル成長層からなるＮ型半導体層を形成した。
次いで、前記Ｎ型半導体層上からＡｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入し、その後、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入して、前記Ｐ型半導体層と前記Ｎ型半導体層の界面を跨ぐように、前記アイソエレクトロニックトラップ形成不純物としてのＡｌとＮを導入した。
次いで、この不純物の不純物準位を形成するため、窒素雰囲気下、４５０℃、６０時間の低温アニールを行った。
次いで、前記Ｎ型半導体層上にスパッタリング法によりＡｌの表面電極層を厚み２００ｎｍで形成した。
次いで、前記保護膜上に体積させた前記Ｎ型半導体層及び前記表面電極層に対し、フォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）による選択的エッチング処理を行って除去し、前記Ｐ型半導体層の前記デバイス領域上に前記Ｎ型半導体層及び前記表面電極層が形成されるように加工を行った。
最後に、前記Ｓｉ基板の前記表面電極層が形成される側と反対側の面上にスパッタリング法によりＡｌの裏面電極層を厚み２００ｎｍで形成し、実施例２に係るトンネルダイオードを作製した。【００４５】
（比較例２）
また、実施例２に係るトンネルダイオードとのダイオード特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を導入せず、また、前記低温アニールを行わなかったこと以外は、実施例２に係るトンネルダイオードを作製方法と同様にして、比較例２に係るトンネルダイオードを作製した。【００４６】
実施例２及び比較例２に係るトンネルダイオードのＩ−Ｖ特性を測定した結果を図１０に示す。
図１０に示すように、比較例２に係るトンネルダイオードのＩ−Ｖ特性（図中のｃｏｎｔｒｏｌ）では、トンネル現象により、逆方向電圧を加えた場合でも電流（トンネル電流）が流れることが確認される。このトンネル電流に関し、実施例２に係るトンネルダイオードのＩ−Ｖ特性（図中、ＩＥＴ  ｆｏｒｍｅｄ）では、前記逆方向電圧での比較において、比較例２に係るトンネルダイオードの前記トンネル電流よりも、約２桁分値が大きい前記トンネル電流が確認される。
このことは、前記アイソエレクトロニックトラップ形成不純物の導入により、前記トンネル電流を増大させることができることを示している。
したがって、本発明の前記半導体素子においては、前記アイソエレクトロニックトラップ形成不純物を導入することにより、大きな前記トンネル電流を得ることができる。
なお、図１０中、比較的大きな順方向電圧を加えたときに、比較例２に係るトンネルダイオードの方が大きな電流値を示しているが、これは、実施例２に係るトンネルダイオードでは、前記アイソエレクトロニックトラップ形成不純物のイオン注入時の注入欠陥により、キャリアの不純物濃度が低下し、抵抗値が増加したためである。
また、前記Ｉ−Ｖ特性の測定、更に前記シミュレーション試験に関する前記発光強度の測定は、１０Ｋの温度条件下で行っているが、前記欠陥を有する場合、室温等の温度条件下で測定を行うと、前記注入欠陥の影響に基づく、前記トンネル電流の増大が生じるため、前記アイソエレクトロニックトラップ形成不純物の影響のみに注目する観点から、前記影響を受けない十分に低い温度で測定を行ったものに係り、本発明の前記半導体装置は、室温等の温度条件下で用いることができる。
また、前記実施例２に係るトンネルダイオードでは、比較のために前記注入欠陥の影響を排除しなかったが、前記注入欠陥は、適切な温度でのアニール処理等を行うことで、その影響を容易に排除することができる。【００４７】
（実施例３）
更に、トンネル電界効果トランジスタについて、先のシミュレーション結果を補足し、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、実施例３に係るトンネル電界効果トランジスタを作製し、その効果の検証を行った。
ここで、実施例３に係るトンネル電界効果トランジスタは、先に説明したＰ型のトンネル電界効果トランジスタ１００と同様に作製し（図７（ａ）〜（ｋ）参照）、ドレイン電極及びソース電極の配設により、ソース領域１０２をドレイン領域とし、ドレイン領域１０３をソース領域として作動させるＮ型動作のトンネル電界効果トランジスタとして素子構成した。【００４８】
（比較例３）
また、実施例３に係るトンネル電界効果トランジスタとのトランジスタ特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６の形成工程（図７（ｈ）参照)を省き、また、その後の半導体領域１０６に対する前記活性化アニールを行わなかったこと以外は、実施例３に係るトンネル電界効果トランジスタと同様にして、比較例３に係るトンネル電界効果トランジスタを作製した。【００４９】
実施例３及び比較例３に係るトンネル電界効果トランジスタのドレイン電圧−ドレイン電流特性を測定した結果を図１１に示す。なお、図１１では、左側（ｃｏｎｔｒｏｌ）が比較例３に係るトンネル電界効果トランジスタのドレイン電圧−ドレイン電流特性の測定結果を示し、右側（ＩＥＴ−ａｓｓｉｓｔｅｄ  ＴＦＥＴ）が実施例３に係るトンネル電界効果トランジスタのドレイン電圧−ドレイン電流特性の測定結果を示している。
ドレイン電圧−ドレイン電流特性は、ゲート電圧（Ｖｇ）を２．０Ｖから２．５Ｖまで０．１Ｖずつ変更して合計６回測定して行っているが、図１１に示すように、いずれの場合においても実施例３に係るトンネル電界効果トランジスタの方が、比較例３に係るトンネル電界効果トランジスタよりも高いドレイン電流を得ることができており、その差は、およそ１１倍にも達していた。
また、実施例３及び比較例３に係るトンネル電界効果トランジスタのゲート電圧−ドレイン電流特性を測定した結果を図１２に示す。なお、この測定は、ドレイン電圧（Ｖｄ）を１．０Ｖとして行ったものである。
この図１２に示すように、ゲート電圧が正の方向に大きくなるにつれ、実施例３に係るトンネル電界効果トランジスタのドレイン電流の値が、比較例３に係るトンネル電界効果トランジスタのドレイン電流の値よりも漸次高い値を示すように推移し、その差は、最大で１０倍を超えるものであった。
これら図１１，１２に示す各測定結果から、実施例３及び比較例３に係るトンネル電界効果トランジスタでは、トンネル現象によりドレイン電流（トンネル電流）が流れることが確認されるとともに、その大きさは、前記アイソエレクトロニックトラップ形成不純物の導入により増大させることができることが確認された。
【符号の説明】
【００５０】
１，２１，１０１    チャネル領域
２，１０２    ソース領域
３，１０３    ドレイン領域
４，２４，１０４    ゲート絶縁膜
５，２５，１０５    ゲート電極
６，２６，１０６，Ｔ１，Ｔ２    アイソエレクトロニックトラップ形成不純物を含む半導体領域
１０，２０，１００    トンネル電界効果トランジスタ
２２      ソース電極
２３      ドレイン電極
２８      絶縁基板
１０７      ハンドル用Ｓｉ層
１０８      ＳｉＯ２絶縁層
１１０      保護酸化膜
１１１ａ，１１１ｂ    レジスト層
【図１】
2015033706.tif 000003
【図２】
2015033706.tif 000004
【図３（ａ）】
2015033706.tif 000005
【図３（ｂ）】
2015033706.tif 000006
【図４（ａ）】
2015033706.tif 000007
【図４（ｂ）】
2015033706.tif 000008
【図５】
2015033706.tif 000009
【図６】
2015033706.tif 000010
【図７（ａ）】
2015033706.tif 000011
【図７（ｂ）】
2015033706.tif 000012
【図７（ｃ）】
2015033706.tif 000013
【図７（ｄ）】
2015033706.tif 000014
【図７（ｅ）】
2015033706.tif 000015
【図７（ｆ）】
2015033706.tif 000016
【図７（ｇ）】
2015033706.tif 000017
【図７（ｈ）】
2015033706.tif 000018
【図７（ｉ）】
2015033706.tif 000019
【図７（ｊ）】
2015033706.tif 000020
【図７（ｋ）】
2015033706.tif 000021
【図８】
2015033706.tif 000022
【図９】
2015033706.tif 000023
【図１０】
2015033706.tif 000024
【図１１】
2015033706.tif 000025
【図１２】
2015033706.tif 000026
【手続補正書】
【提出日】平成28年10月6日(2016.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
【請求項２】
間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項１に記載の半導体素子。
【請求項３】
間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮとで形成される請求項２に記載の半導体素子。
【請求項４】
トンネル接合がＰＮ接合で形成される請求項１から３のいずれかに記載の半導体素子。
【請求項５】
トンネル接合がショットキー接合で形成される請求項１から３のいずれかに記載の半導体素子。
【請求項６】
アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する請求項１から５のいずれかに記載の半導体素子。
【請求項７】
トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
【請求項８】
請求項１から６のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
＜２＞  間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記＜１＞に記載の半導体素子。
＜３＞  間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮとで形成される前記＜２＞に記載の半導体素子。
＜４＞  トンネル接合がＰＮ接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜５＞  トンネル接合がショットキー接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
＜６＞  アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する前記＜１＞から＜５＞のいずれかに記載の半導体素子。
＜７＞  トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
＜８＞  前記＜１＞から＜６＞のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
【国際調査報告】
2015033706.tif 000027
2015033706.tif 000028
2015033706.tif 000029