(57)【要約】  アクティブマトリクス基板は、複数のソース線（データ線）１５Ｓと、複数のソース線１５Ｓと交差し、少なくとも複数のゲート線１３Ｇを含む複数の配線と、複数のスイッチング素子１８を有し、複数の配線の少なくとも一部に接続され、制御信号に応じて、当該配線の電位を制御するゲートドライバ（駆動回路）１１と、表示領域を構成する複数の画素毎に設けられ、データ線１５Ｓ及びゲート線１３Ｇと接続されて、対応する画素の表示を制御する複数の画素制御素子１６Ｔとを備える。データ線１５Ｓ及びゲート線１３Ｇのうちの一方は縦線、他方は横線であり、横線の間隔は非等間隔である。複数のスイッチング素子１８のうちの少なくとも一部は、縦方向に隣接する画素の間であって、複数の画素制御素子１６Ｔが配置されていない領域に配置されている。
2016080542.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と、
前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、
複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、
表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、
を備え、
前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、
前記複数の横線の間隔は非等間隔であり、
前記複数のスイッチング素子のうちの少なくとも一部は、平面視において縦方向に隣接する画素の間の領域であって、前記複数の画素制御素子が配置されていない領域に配置されている、アクティブマトリクス基板。
【請求項２】
前記複数の画素制御素子のうち、同一の前記縦線と接続されている画素制御素子の一部は、接続されている前記横線に対する配置方向が前記同一の縦線と接続されている他の画素制御素子の配置方向と異なっている、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記複数の画素制御素子のうち、同一の前記縦線と接続されている全ての画素制御素子は、接続されている前記横線に対する配置方向が同一である、請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記複数の縦線は前記複数のデータ線であり、前記複数の横線は前記複数のゲート線である、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
前記複数の縦線は前記複数のゲート線であり、前記複数の横線は前記複数のデータ線である、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記画素制御素子のドレインパッドは、前記ゲート線を形成するゲートレイヤと積層方向において異なる層に形成されており、
前記ゲートレイヤには、前記ドレインパッドと当該ゲートレイヤとの間で位置ずれが生じた場合に、前記ドレインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制するための領域が設けられている、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
請求項１から６のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタ及び対向電極を備える対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
を備える表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板及び表示パネルに関する。
【背景技術】
【０００２】
複数のデータ線と、複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線とを備えたアクティブマトリクス基板が知られている。特許文献１には、複数の配線の少なくとも一部に接続されて当該配線の電位を制御する駆動回路の構成要素である複数のスイッチング素子のうち、少なくとも一部のスイッチング素子を表示領域内に配置したアクティブマトリクス基板が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１４／０６９５２９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
アクティブマトリクス基板には、表示領域を構成する複数の画素毎に設けられ、データ線およびゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子（画素ＴＦＴ）が設けられている。特許文献１に記載のアクティブマトリクス基板では、平面視において横方向に伸びる複数のゲート線の間隔は等間隔である。スイッチング素子は、縦方向に隣接する画素の間の領域に配置されているが、この領域には、画素制御素子も配置されているため、大きいスイッチング素子を配置することができない。【０００５】
本発明は、表示領域内に大きいスイッチング素子を配置可能なアクティブマトリクス基板を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態におけるアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、を備え、前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、前記複数の横線のうち、隣接する横線の間隔は非等間隔であり、前記複数のスイッチング素子のうちの少なくとも一部は、平面視において縦方向に隣接する画素の間の領域であって、前記複数の画素制御素子が配置されていない領域に配置されている。
【発明の効果】
【０００７】
本発明によれば、複数のゲート線を含む複数の配線の電位を制御する駆動回路の構成要素である複数のスイッチング素子として、大きいスイッチング素子を表示領域内に配置することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る液晶表示装置の概略構成を示した模式図である。
【図２】図２は、図２は、アクティブマトリクス基板の概略構成を示す模式図である。
【図３】図３は、ソース線の図示を省略したアクティブマトリクス基板と、アクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。
【図４】図４は、ＧＬ（ｎ）のゲート線を駆動するためのゲートドライバの等価回路の一例を示す図である。
【図５】図５は、ゲートドライバがゲート線を走査する際のタイミングチャートである。
【図６】図６は、第１の実施形態におけるアクティブマトリクス基板の構成を説明するための模式図である。
【図７Ａ】図７Ａは、従来のアクティブマトリクス基板の構成を示す図である。
【図７Ｂ】図７Ｂは、第１の実施形態におけるアクティブマトリクス基板の構成を示す図である。
【図８Ａ】図８Ａは、図４に示すゲートドライバの回路を図７Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図８Ｂ】図８Ｂは、図４に示すゲートドライバの回路を図７Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図８Ｃ】図８Ｃは、図４に示すゲートドライバの回路を図７Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図８Ｄ】図８Ｄは、図４に示すゲートドライバの回路を図７Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図９】図９は、図４に示すゲートドライバの回路を第１の実施形態におけるアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１０】図１０は、図９から、ＴＦＴ−Ｃ（ドライバＴＦＴ）を抜粋して拡大した図である。
【図１１Ａ】図１１Ａは、従来のアクティブマトリクス基板におけるゲートドライバの配置領域、及びゲートドライバの非配置領域を模式的に示す図である。
【図１１Ｂ】図１１Ｂは、第１の実施形態のアクティブマトリクス基板におけるゲートドライバの配置領域、及びゲートドライバの非配置領域を模式的に示す図である。
【図１２Ａ】図１２Ａは、第２の実施形態におけるアクティブマトリクス基板の構成を示す図である。
【図１２Ｂ】図１２Ｂは、ゲート線を各色ごとに配線し、ソース線を各画素ごとに配線した構成における従来のアクティブマトリクス基板の構成を示す図である。
【図１３Ａ】図１３Ａは、図４に示すゲートドライバの回路を図１２Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１３Ｂ】図１３Ｂは、図４に示すゲートドライバの回路を図１２Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１３Ｃ】図１３Ｃは、図４に示すゲートドライバの回路を図１２Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１３Ｄ】図１３Ｄは、図４に示すゲートドライバの回路を図１２Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１４】図１４は、図１３Ｃから、一部のＴＦＴ−Ｃ（ドライバＴＦＴ）を抜粋して拡大した図である。
【図１５】図１５は、図４に示すゲートドライバの回路を第２の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図１６】図１６は、図１５から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ）を抜粋して拡大した図である。
【図１７】図１７は、第２の実施形態におけるアクティブマトリクス基板の変形構成を示す図である。
【図１８】図１８は、第２の実施形態におけるアクティブマトリクス基板の別の変形構成を示す図である。
【図１９Ａ】図１９Ａは、図１８に示す構成の画素電極の出力方向を説明するための図である。
【図１９Ｂ】図１９Ｂは、図１２Ａに示す構成の画素電極の出力方向を説明するための図である。
【図２０】図２０は、第３の実施形態におけるアクティブマトリクス基板の構成を示す図である。
【図２１】図２１は、図４に示すゲートドライバの回路を第３の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図２２】図２２は、図２１から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ）を抜粋して拡大した図である。
【図２３】図２３は、第４の実施形態におけるアクティブマトリクス基板の構成を示す図である。
【図２４】図２４は、図４に示すゲートドライバの回路を第４の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。
【図２５】図２５は、図２４から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ）を抜粋して拡大した図である。
【図２６】図２６は、ゲートレイヤに対するソースレイヤの位置ずれを説明するための図である。
【図２７】図２７は、第３の実施形態におけるアクティブマトリクス基板において、ゲート線に対するソース線の位置ずれ、及びゲート線に対するドレインパッドの位置ずれが生じた場合の影響を説明するための図である。
【図２８】図２８は、第３の実施形態におけるアクティブマトリクス基板の画素ＴＦＴの向きを９０度回転させた配置構成において、ゲート線に対するソース線の位置ずれ、及びゲート線に対するドレインパッドの位置ずれが生じた場合の影響を説明するための図である。
【図２９】図２９は、ゲート線１３Ｇ（ゲートレイヤ）に形成された相殺パターンの一例を示す図である。
【図３０】図３０は、ゲート線に対してドレインパッドが左右方向に位置ずれする場合にゲート線とドレインパッドとの間の重なり面積の変化を相殺するためのゲート線（ゲートレイヤ）の相殺パターンの一例を示す図である。
【図３１】図３１は、ゲート線に対してドレインパッドが上下左右方向に位置ずれする場合にゲート線とドレインパッドとの間の容量変化を相殺するためのゲート線（ゲートレイヤ）の相殺パターンの一例を示す図である。
【図３２】図３２は、図２８に示す構成において、ゲート線（ゲートレイヤ）に設けた相殺パターンの一例を示す図である。
【図３３】図３３は、第４の実施形態と同様に、ゲート線を各色ごとに配線し、ソース線を各画素ごとに配線した構成において、ゲート線（ゲートレイヤ）に設けた相殺パターンの一例を示す図である。
【図３４】図３４は、ゲート線を各色ごとに配線し、ソース線を各画素ごとに配線した構成において、ゲート線に対してドレインパッドが上下方向に位置ずれする場合のゲート線とドレインパッドとの間の重なり面積の変化を相殺するためのゲート線（ゲートレイヤ）の相殺パターンの一例を示す図である。
【図３５】図３５は、ゲート線を各色ごとに配線し、ソース線を各画素ごとに配線した構成において、ゲート線に対してドレインパッドが上下左右方向に位置ずれする場合のゲート線とドレインパッドとの間の容量変化を相殺するためのゲート線（ゲートレイヤ）の相殺パターンの一例を示す図である。
【図３６】図３６は、同一の縦線と接続されている全ての画素ＴＦＴについて、接続されている横線に対する配置方向が同一であるアクティブマトリクス基板の構成を説明するための模式図である。
【発明を実施するための形態】
【０００９】
本発明の一実施形態におけるアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、を備え、前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、前記複数の横線のうち、隣接する横線の間隔は非等間隔であり、前記複数のスイッチング素子のうちの少なくとも一部は、平面視において縦方向に隣接する画素の間の領域であって、前記複数の画素制御素子が配置されていない領域に配置されている。
【００１０】
この構成によれば、複数のスイッチング素子のうちの少なくとも一部を、平面視において縦方向に隣接する画素の間の領域であって、複数の画素制御素子が配置されていない領域に配置するので、大きいスイッチング素子を配置することができる。これにより、駆動回路の配置領域を小さくすることができるので、駆動回路の内部ノードを短くすることができる。内部ノードが短くなることにより、内部ノードまたはドライバ配線と、ゲート線またはソース線との交差箇所が減るので、歩留まりが低下する。また、内部ノードが短くなることにより、内部ノードの寄生容量を低減させることができるので、消費電力を小さくすることができる。
【００１１】
さらに、上記構成によれば、画素電極と電気的に接続された要素である画素制御素子のドレインパッドと、ドライバ配線との間の距離を大きくすることができるので、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【００１２】
前記複数の画素制御素子のうち、同一の前記縦線と接続されている画素制御素子の一部は、接続されている前記横線に対する配置方向が前記同一の縦線と接続されている他の画素制御素子の配置方向と異なっている。
【００１３】
この構成によれば、画素電極の形状を大きく変形させることなく、大きいスイッチング素子を配置することが可能となる。
【００１４】
前記複数の画素制御素子のうち、同一の前記縦線と接続されている全ての画素制御素子は、接続されている前記横線に対する配置方向が同一とすることができる。この構成においても、大きいスイッチング素子を配置することが可能となる。
【００１５】
前記複数の縦線は前記複数のデータ線であり、前記複数の横線は前記複数のゲート線とすることができる。また、前記複数の縦線は前記複数のゲート線であり、前記複数の横線は前記複数のデータ線とすることもできる。
【００１６】
前記画素制御素子のドレインパッドは、前記ゲート線を形成するゲートレイヤと積層方向において異なる層に形成されており、前記ゲートレイヤには、前記ドレインパッドと当該ゲートレイヤとの間で位置ずれが生じた場合に、前記ドレインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制するための領域が設けられている。
【００１７】
この構成によれば、ドレインパッドとゲートレイヤとの間で位置ずれが生じた場合でも、レインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制することができる。従って、ドレインパッドとゲートレイヤとの間の容量が変化するのを抑制することができ、容量変化に起因する表示品位の低下を抑制することができる。
【００１８】
本発明の一実施形態における表示パネルは、上記アクティブマトリクス基板と、カラーフィルタ及び対向電極を備える対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を備える。
【００１９】
この表示パネルによれば、アクティブマトリクス基板のうち、駆動回路の配置領域を小さくすることができるので、駆動回路の非配置領域を大きくすることができる。駆動回路の非配置領域は、切断可能であるため、表示パネルを矩形以外の形とする異型化する際の自由度を高くすることができ、表示パネルのデザインの自由度を高めることができる。
【００２０】
［実施の形態］
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。各図に示された表示画素は短辺４０μｍ程度、長辺１２０μｍ程度としているが、説明の便宜上設定した値であり、必ずしも実際の寸法を示すものではなく、実施形態を限定するものではない。
【００２１】
＜第１の実施形態＞  （液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
【００２２】
図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。
【００２３】
制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
【００２４】
（アクティブマトリクス基板の構成）
図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端まで複数のゲート線１３Ｇが略平行に形成されている。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように、Ｙ軸方向に複数のソース線１５Ｓ（データ線）が略平行に形成されている。すなわち、ソース線１５Ｓは、平面視において縦方向に伸びる縦線であり、ゲート線１３Ｇは、平面視において横方向に伸びる横線である。
【００２５】
後述するように、ゲート線１３Ｇとソース線１５Ｓとの交差部の近傍には、画素の表示を制御するためのＴＦＴ（以下、画素ＴＦＴと称する）（画素制御素子）が設けられている。各画素は、対向基板２０ｂ側に設けられた赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかの色のカラーフィルタに対応している。隣接する赤色画素、緑色画素、及び青色画素の３つの画素により１つの表示画素が構成され、種々の色の表示を可能としている。 
【００２６】
図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３の例に示すように、ゲートドライバ１１（駆動回路）は、表示領域におけるゲート線１３Ｇとゲート線１３Ｇの間に形成されている。図３に示す例では、複数のゲート線１３Ｇの各々は、１つのゲートドライバ１１と接続されているが、複数のゲートドライバ１１と接続されていてもよい。
【００２７】
アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ（第２端子部）が形成されている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号は、ドライバ配線１５Ｌ１を介して各ゲートドライバ１１に供給される。
【００２８】
ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対して選択状態と非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート線１３Ｇにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。また、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
【００２９】
また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、ソースドライバ３とソース線１５Ｓとを接続する端子部１２ｓ（第１端子部）が形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓにデータ信号を出力する。
【００３０】
（ゲートドライバの構成）
ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬ（ｎ）のゲート線１３Ｇを駆動するためのゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ−Ａ〜ＴＦＴ-Ｅと、キャパシタＣｂｓｔと、端子１１１〜１１７と、ローレベルの電源電圧信号が入力される端子群とを有する。
【００３１】
端子１１１は、前段のＧＬ（ｎ−１）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。なお、ＧＬ（１）のゲート線１３Ｇに接続されているゲートドライバ１１の端子１１１は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３、１１６は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１４は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１２、１１５は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１１７は、セット信号（Ｓ）を後段のゲート線１３Ｇに出力する。
【００３２】
クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図５参照）。
【００３３】
図４において、ＴＦＴ−Ａのソース端子と、ＴＦＴ−Ｂのドレイン端子と、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ−Ｃのゲート端子とが接続されている配線をｎｅｔＡ（ｎ）と称する。
【００３４】
ＴＦＴ−Ａのゲート端子は端子１１２と接続され、ドレイン端子は端子１１１と接続され、ソース端子はｎｅｔＡ（ｎ）に接続されている。
【００３５】
ＴＦＴ−Ｂのゲート端子は端子１１３と接続され、ドレイン端子はｎｅｔＡ（ｎ）と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００３６】
ＴＦＴ−Ｃのゲート端子はｎｅｔＡ（ｎ）と接続され、ドレイン端子は端子１１４と接続され、ソース端子は出力端子１１７と接続されている。
【００３７】
キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極が端子１１７と接続されている。
【００３８】
ＴＦＴ−Ｄのゲート端子は端子１１５と接続され、ドレイン端子は端子１１７と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００３９】
ＴＦＴ−Ｅのゲート端子は端子１１６と接続され、ドレイン端子は端子１１７と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
【００４０】
（ゲートドライバの動作）
次に、図４及び図５を参照しつつ、ゲートドライバ１１の動作について説明する。図５は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図５において、ｔ３からｔ４の期間がＧＬ（ｎ）のゲート線が選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１２、１１４、１１５を介してゲートドライバ１１に入力される。また、図５では省略しているが、一垂直走査期間毎に一定期間Ｈ（Ｈｉｇｈ）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３、１１６を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ（ｎ）、ゲート線１３ＧはＬ（Ｌｏｗ）レベルに遷移する。
【００４１】
図５の時刻０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１４に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１２、１１５に入力される。これにより、ＴＦＴ−ＡとＴＦＴ−Ｄがオン状態、ｎｅｔＡ（ｎ）はＬレベルの電源電圧（ＶＳＳ）に充電され、ＴＦＴ−Ｃはオフ状態となり、端子１１７からＬレベルの電位が出力される。
【００４２】
次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ−ＡとＴＦＴ−Ｄがオフ状態となり、ｎｅｔＡ（ｎ）の電位はＬレベルに維持され、端子１１７からＬレベルの電位が出力される。
【００４３】
時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ＧＬ（ｎ−１）のゲート線を介してセット信号（Ｓ）が端子１１１に入力される。これにより、ＴＦＴ−Ａがオン状態となって、ｎｅｔＡ（ｎ）がＨレベルからＴＦＴ−Ａの閾値電圧を差し引いた電位まで充電される。この間、ＴＦＴ−Ｄはオン状態となっているため、端子１１７からＬレベルの電位が出力される。
【００４４】
時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベル、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ−Ｃがオン状態となり、ＴＦＴ−Ｄがオフ状態となる。これにより、端子１１７の電位はＨレベルに充電され始める。同時に、ｎｅｔＡ（ｎ）は、キャパシタＣｂｓｔを介してより高い電位に充電される。このとき、ｎｅｔＡ（ｎ）の電位がＨレベルにＴＦＴ−Ｃの閾値電圧を足し合わせた電位よりも高くなるように設計しておく。これにより、ＴＦＴ−Ｃはオン状態が維持されるので、端子１１７と接続されているＧＬ（ｎ）のゲート線１３ＧはＨレベルに充電され、選択された状態となる。
【００４５】
時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ−Ａを介してｎｅｔＡ（ｎ）の電位がＬレベルとなり、ＴＦＴ−Ｃがオフ状態となる。また、ＴＦＴ−Ｄがオン状態となるので、端子１１７からＬレベルの電位が出力される。
【００４６】
このように、ゲートドライバ１１の端子１１７からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３Ｇが選択された状態となる。液晶表示装置１は、各ゲート線１３Ｇに接続されているゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより、表示パネル２に画像を表示する。
【００４７】
上述したように、従来のアクティブマトリクス基板では、平面視において横方向に伸びる複数のゲート線１３Ｇの間隔は等間隔である。また、縦方向に隣接する画素の間の領域に画素ＴＦＴ（画素制御素子）を配置し、この領域にゲートドライバ１１を構成するＴＦＴ−Ａ〜ＴＦＴ−Ｅ等のＴＦＴ（以下、ドライバＴＦＴと称する）を配置している。しかしながら、このような配置構成では、ドライバＴＦＴの近くに画素ＴＦＴが設けられているため、大きいドライバＴＦＴを配置することができない。
【００４８】
従って、本実施形態におけるアクティブマトリクス基板では、複数のゲート線１３Ｇ（横線）の間隔を非等間隔とし、縦方向に隣接する画素の間の領域のうち、画素ＴＦＴを配置しない領域を設けて、この領域にドライバＴＦＴを配置する。
【００４９】
また、本実施形態では、複数の画素ＴＦＴのうち、同一のソース線１５Ｓ（縦線）と接続されている画素ＴＦＴの一部は、接続されているゲート線１３Ｇに対する配置方向が同一のソース線１５Ｓと接続されている他の画素ＴＦＴの配置方向と異なっている。
【００５０】
より具体的には、隣接する二本のゲート線１３Ｇ間の間隔のうち、ドライバＴＦＴが配置される位置の両隣に位置する二本のゲート線１３Ｇ間の間隔が最も広い。ドライバＴＦＴが配置される位置の上隣に位置するゲート線１３Ｇと接続されている画素ＴＦＴは、接続されているゲート線１３Ｇに対して上側に配置される。また、ドライバＴＦＴが配置される位置の下隣に位置するゲート線１３Ｇと接続されている画素ＴＦＴは、接続されているゲート線１３Ｇに対して下側に配置される。
【００５１】
図６は、本実施形態におけるアクティブマトリクス基板２０ａの構成を説明するための模式図である。ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔、及びゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔は異なる。具体的には、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔は、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔よりも広く、Ｙ軸方向に２画素離れている。なお、図６では、各画素の画素電極１７も示している。
【００５２】
また、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１、１６Ｔ３１のうち、ゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、及びゲート線１３Ｇ３と接続されている画素ＴＦＴ１６Ｔ３１は、それぞれ接続されているゲート線１３Ｇに対して下側に配置されているが、ゲート線１３Ｇ２と接続されている画素ＴＦＴ１６Ｔ２１は、接続されているゲート線１３Ｇに対して上側に配置されている。
【００５３】
ドライバＴＦＴ１８は、隣接する二本のゲート線１３Ｇの間の領域のうち、間隔が広いゲート線１３Ｇ２とゲート線１３Ｇ３の間であって、縦方向に隣接する画素の間の領域のうち、画素ＴＦＴ１６Ｔを配置しない領域に配置されている。
【００５４】
図７Ａ及び図７Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成と、隣り合うゲート線１３Ｇ間の間隔が同一で、かつ、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴの配置方向が同じである従来のアクティブマトリクス基板の構成とを比較説明するための図である。図７Ａは、従来のアクティブマトリクス基板の構成を示し、図７Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成を示す。
【００５５】
図７Ａ及び図７Ｂにおいて、（赤）、（青）、（緑）と記載されているのは、対応するカラーフィルタの色を示している。また、図７Ａ及び図７Ｂにおいて、二点鎖線で示す領域ＢＭは、対向基板２０ｂに形成されているブラックマトリクス（図示略）によって遮光される遮光領域ＢＭである。
【００５６】
従来のアクティブマトリクス基板では、隣接するゲート線１３Ｇ間は等間隔であり、かつ、隣接するソース線１５Ｓ間は等間隔である。また、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して同じ方向に配置されている。図７Ａに示す例では、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１及び１６Ｔ２１は、接続されているゲート線１３Ｇに対して下側に配置されている。
【００５７】
従来のアクティブマトリクス基板では、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭにドライバＴＦＴ１８を配置している。しかし、図７Ａに示すように、この領域には、画素ＴＦＴ１８も配置しているため、大きいドライバＴＦＴ１８を配置することができない。また、ドライバＴＦＴ１８と画素ＴＦＴ１６Ｔとの距離が近いため、画素電極１７と電気的に接続された要素であるドレインパッドと、ドライバ配線１５Ｎ２との間の距離が近く、容量結合が大きくなる。
【００５８】
一方、本実施形態におけるアクティブマトリクス基板２０ａでは、図７Ｂに示すように、隣接するソース線１５Ｓ間は等間隔であるが、隣接するゲート線１３Ｇ間は非等間隔である。また、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して異なる方向に配置されている。例えば、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１のうち、画素ＴＦＴ１６Ｔ１１は、ゲート線１３Ｇ１に対して下側に配置されているが、画素ＴＦＴ１６Ｔ２１は、ゲート線１３Ｇ２に対して上側に配置されている。
【００５９】
ドライバＴＦＴ１８は、隣接するゲート線１３Ｇの間の領域のうち、間隔が広いゲート線１３Ｇ２とゲート線１３Ｇ３の間の領域であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。図７Ｂに示すように、この領域には、画素ＴＦＴ１６Ｔが配置されていない。
【００６０】
すなわち、本実施形態におけるアクティブマトリクス基板２０ａによれば、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに、画素ＴＦＴ１６Ｔを配置しないドライバＴＦＴ１８専用の領域を設けることができる。これにより、従来のアクティブマトリクス基板と比べて、開口率を低下させることなく、大きいドライバＴＦＴ１８を配置することができる。また、ドライバＴＦＴ１８を配置する領域に、静電気保護回路や容量形成部といった大きな面積を必要とする要素を配置することが容易となる。
【００６１】
また、ドライバＴＦＴ１８は、Ｙ軸方向において、約１画素分だけ画素ＴＦＴ１６Ｔから離れている。従って、画素電極１７と電気的に接続された要素であるドレインパッドと、ドライバ配線１５Ｎ１〜１５Ｎ３との間の距離を大きくすることができるので、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線１５Ｎ１〜１５Ｎ３からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【００６２】
図８Ａ〜図８Ｄは、図４に示すゲートドライバ１１の回路を図７Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。描画する図面の大きさの関係上、１つの回路図を、図８Ａ〜図８Ｄの４つの図面に分けている。例えば、図８Ａの右端に示すソース線１５Ｓは、図８Ｂの左端に示すソース線１５Ｓと同一のものである。また、図８Ｂの右端に示すソース線１５Ｓは、図８Ｃの左端に示すソース線１５Ｓと同一のものである。さらに、図８Ｃの右端に示すソース線１５Ｓは、図８Ｄの左端に示すソース線１５Ｓと同一のものである。
【００６３】
図８Ａ〜図８Ｄに示す例では、１表示画素あたり、Ｘ軸方向の長さが最大で６μｍのＴＦＴ−Ｃ（ドライバＴＦＴ１８）しか配置できない。従って、配置するＴＦＴ−Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＝６μｍのＴＦＴ−Ｃを１４個配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。１表示画素につき１つのＴＦＴ−Ｃを配置する場合、１４表示画素にわたってＴＦＴ−Ｃを配置する必要がある。
【００６４】
図９は、図４に示すゲートドライバ１１の回路を本実施形態におけるアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図１０は、図９から、ＴＦＴ−Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
【００６５】
上述したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置することができる。図９及び図１０に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さが１６μｍのＴＦＴ−Ｃ（ドライバＴＦＴ１８）を配置することができる。従って、配置するＴＦＴ−Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さが１６μｍのＴＦＴ−Ｃを５個配置すればよい（１６μｍ×５＝８０μｍ）。図１０に示すように、１表示画素に複数のＴＦＴ−Ｃを配置することができるので、図１０に示す配置例では、３表示画素にわたって配置するだけでよくなる。これにより、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
【００６６】
また、本実施形態におけるアクティブマトリクス基板２０ａでは、ゲートドライバ１１の配置領域を小さくすることができるので、従来のアクティブマトリクス基板と比べて、内部ノードを短くすることができる。内部ノードとは、図４に示すｎｅｔＡに対応する配線である。内部ノードが短くなることにより、内部ノードの寄生容量が小さくなり、消費電力を小さくすることができる。
【００６７】
また、内部ノードが短くなることにより、Ｘ軸方向の内部ノードとＹ軸方向のソース線１５Ｓとの接続箇所が少なくなる。また、従来のアクティブマトリクス基板と比べると、大きいドライバＴＦＴ１８を配置することができるため、ドライバＴＦＴ１８の数を減らすことができる。従って、Ｙ軸方向のドライバ配線とＸ軸方向のゲート線１３Ｇとの接続箇所を減らすことができる。
【００６８】
図１１Ａは、従来のアクティブマトリクス基板におけるゲートドライバ１１の配置領域１１１０、及びゲートドライバ１１の非配置領域１１２０を模式的に示す図である。また、図１１Ｂは、本実施形態のアクティブマトリクス基板２０ａにおけるゲートドライバ１１の配置領域１１１０、及びゲートドライバ１１の非配置領域１１２０を模式的に示す図である。
【００６９】
図８Ａ〜図８Ｄ、及び図９を用いて説明したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域１１１０を小さくすることができる。これにより、ゲートドライバ非配置領域１１２０を大きくすることができる（図１１Ａ、図１１Ｂ参照）。
【００７０】
ゲートドライバ１１を配置しないゲートドライバ非配置領域１１２０は、切断することが可能である。図１１Ａ及び図１１Ｂでは、切断可能な領域の一例を領域１１２０ａとして示している。本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の非配置領域１１２０を大きくすることができるため、切断領域１１２０ａも大きくすることができる。これにより、表示パネル２を矩形以外の形とする異型化する際の自由度が高くなり、液晶表示装置１のデザインの自由度を高めることができる。
【００７１】
＜第２の実施形態＞
第１の実施形態におけるアクティブマトリクス基板２０ａでは、ソース線１５Ｓを各色ごとに配線し、ゲート線１３Ｇを各画素ごとに配線していた。第２の実施形態におけるアクティブマトリクス基板２０ａでは、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線している。すなわち、ゲート線１３Ｇは、平面視において縦方向に伸びる縦線であり、ソース線１５Ｓは、平面視において横方向に伸びる横線である。
【００７２】
本実施形態におけるアクティブマトリクス基板２０ａでは、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔である。また、同一のゲート線１３Ｇと接続されている画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓに対して異なる方向に配置されている。
【００７３】
具体的には、隣接する二本のソース線１５Ｓ間の間隔のうち、ドライバＴＦＴ１８が配置される位置の両隣に位置する二本のソース線１５Ｓ間の間隔が最も広い。また、ドライバＴＦＴ１８が配置される位置の上隣に位置するソース線１５Ｓと接続されている画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓに対して上側に配置され、ドライバＴＦＴ１８が配置される位置の下隣に位置するソース線１５Ｓと接続されている画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓに対して下側に配置される。
【００７４】
ドライバＴＦＴ１８は、隣接するソース線１５Ｓの間の領域のうち、間隔が広い二本のソース線１５Ｓの間の領域であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。ドライバＴＦＴ１８が配置されるこの遮光領域ＢＭには、画素ＴＦＴ１６Ｔは配置されていない。
【００７５】
図１２Ａは、第２の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔はそれぞれ異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔よりも広く、Ｙ軸方向に２画素離れている。
【００７６】
また、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、及びソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ３１は、それぞれ接続されているソース線１５Ｓに対して下側に配置されている。一方、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２１、及びソース線１５Ｓ４と接続されている画素ＴＦＴ１６Ｔ４１は、接続されているソース線１５Ｓに対して上側に配置されている。
【００７７】
ドライバＴＦＴ１８は、間隔が広いソース線１５Ｓ２とソース線１５Ｓ３の間の領域であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。この遮光領域ＢＭには、画素ＴＦＴ１６Ｔは配置されていない。
【００７８】
図１２Ｂは、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成における従来のアクティブマトリクス基板の構成を示す図である。この従来のアクティブマトリクス基板では、複数のソース線１５Ｓが等間隔で配置されている。また、接続されているソース線１５Ｓに対して、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔの配置方向が同じである。図１２Ｂに示す構成例では、全ての画素ＴＦＴ１６Ｔがソース線１５Ｓの下側に配置されている。
【００７９】
従来のアクティブマトリクス基板でも、ドライバＴＦＴ１８は、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されるが、この領域には、画素ＴＦＴ１６Ｔも配置されている。従って、ドライバＴＦＴ１８を配置する領域が狭く、小さなドライバＴＦＴ１８しか配置できない。このため、小さいドライバＴＦＴ１８を複数箇所にわたって配置する必要があり、ゲートドライバ１１の内部ノードが長くなる。内部ノードが長くなることにより、内部ノードの寄生容量が大きくなり、消費電力が大きくなる。また、従来のアクティブマトリクス基板では、ゲートドライバ１１の内部ノードが長くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が多くなる。
【００８０】
これに対して本実施の形態におけるアクティブマトリクス基板２０ａでは、ソース線１５Ｓの配置間隔を非等間隔としている。また、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔを、接続されているソース線１５Ｓに対して異なる方向に配置している。ドライバＴＦＴ１８は、隣接する二本のソース線１５Ｓのうち、間隔が広い二本のソース線１５Ｓの間の領域であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置する。図１２Ａに示すように、ドライバＴＦＴ１８を配置する遮光領域ＢＭには、画素ＴＦＴ１６Ｔが配置されていないので、ドライバＴＦＴ１８の配置領域が広い。
【００８１】
これにより、従来のアクティブマトリクス基板と比べて、大きいドライバＴＦＴ１８を配置することができるので、ゲートドライバ１１全体の配置領域を小さくすることができる。これにより、ゲートドライバ１１の内部ノードを短くすることができるので、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
【００８２】
また、ゲートドライバ１１の内部ノードが短くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が少なくなる。
【００８３】
さらに、図１２Ａに示すように、ドライバＴＦＴ１８は、Ｙ軸方向において、約１画素分だけ画素ＴＦＴ１６Ｔから離れている。従って、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、ドライバ配線１５Ｎ３〜１５Ｎ５との間の距離を大きくすることができるので、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線１５Ｎ３〜１５Ｎ５からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【００８４】
図１３Ａ〜図１３Ｄは、図４に示すゲートドライバ１１の回路を図１２Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。また、図１４は、図１３Ｃから、一部のＴＦＴ−Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
【００８５】
上述したように、従来のアクティブマトリクス基板では、ドライバＴＦＴ１８を配置する領域の大きさに制限があった。Ｘ軸方向の長さが６μｍのＴＦＴ−Ｃを配置する場合、図１４に示すように、Ｘ軸方向に隣接する画素ＴＦＴ１６Ｔの間にＴＦＴ−Ｃ（ドライバＴＦＴ１８）を配置することができないので、Ｙ軸方向に長いＴＦＴ−Ｃを配置することができない。図１４に示す例では、Ｙ軸方向の長さが最大で６μｍのＴＦＴ−Ｃ（ドライバＴＦＴ１８）しか配置できない。従って、配置するＴＦＴ−Ｃの条件を、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＞８０μｍとした場合、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＝６μｍのＴＦＴ−Ｃを１４個配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。
【００８６】
図１５は、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図１６は、図１５から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
【００８７】
上述したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置することができる。図１６に示す配置例では、Ｘ軸方向の長さが１８μｍのドライバＴＦＴ１８を配置することができる。
【００８８】
従って、配置するＴＦＴ−Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さが１８μｍのＴＦＴ−Ｃを５個配置すればよい（１８μｍ×５＝９０μｍ＞８０μｍ）。これにより、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
【００８９】
（第２の実施形態の変形構成例１）
図１７は、第２の実施形態におけるアクティブマトリクス基板２０ａの変形構成を示す図である。図１７に示す構成は、図１２Ａに示す構成と比べて、画素内に配置されていたドライバ配線１５Ｎ１、１５Ｎ２が省略されている。これにより、図１２Ａに示す構成と比べて、開口率が高くなる。
【００９０】
（第２の実施形態の変形構成例２）
図１８は、第２の実施形態におけるアクティブマトリクス基板２０ａの別の変形構成を示す図である。図１８に示す構成は、図１２Ａに示す構成と比べて、画素電極１７の出力方向が異なる。
【００９１】
図１９Ａ及び図１９Ｂは、図１８に示す構成と図１２Ａに示す構成の画素電極１７の出力方向を説明するための図である。図１９Ａは、図１８の部分拡大図であり、図１９Ｂは、図１２Ａの部分拡大図である。
【００９２】
図１８及び図１９Ａに示す構成では、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１は、ソース線１５Ｓ１よりもＹ軸方向上側に位置する画素電極１７Ｕと接続されている。また、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２は、ソース線１５Ｓ２よりもＹ軸方向下側に位置する画素電極１７Ｄと接続されている。
【００９３】
一方、図１２Ａ及び図１９Ｂに示す構成では、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１は、ソース線１５Ｓ１よりもＹ軸方向下側に位置する画素電極１７Ｄと接続されている。また、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２は、ソース線１５Ｓ２よりもＹ軸方向上側に位置する画素電極１７Ｕと接続されている。
【００９４】
＜第３の実施形態＞
第１の実施形態におけるアクティブマトリクス基板２０ａでは、隣り合うゲート線１３Ｇの間隔は等間隔ではなく、非等間隔であった。また、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して異なる方向に配置されていた。
【００９５】
第３の実施形態におけるアクティブマトリクス基板２０ａでは、上述した第１の実施形態におけるアクティブマトリクス基板２０ａの構成の特徴を備えつつ、さらに、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔であり、かつ、同一のゲート線１３Ｇ（横線）と接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓ（縦線）に対して異なる方向に配置されている。
【００９６】
図２０は、第３の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔、ソース線１５Ｓ３とソース線１５Ｓ４の間の間隔はそれぞれ異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔よりも広い。
【００９７】
また、同一のゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ１２、及び１６Ｔ１３のうち、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、及びソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ１２は、接続されているソース線１５Ｓに対して右側に配置されているが、ソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ１３は、接続されているソース線１５Ｓに対して左側に配置されている。
【００９８】
さらに、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔は、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔と異なる。具体的には、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔は、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔よりも広く、２画素分離れている。
【００９９】
また、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１、１６Ｔ３１、１６Ｔ４１のうち、ゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、及びゲート線１３Ｇ３と接続されている画素ＴＦＴ１６Ｔ３１は、接続されているゲート線１３Ｇに対して下側に配置されているが、ゲート線１３Ｇ２と接続されている画素ＴＦＴ１６Ｔ２１、及びゲート線１３Ｇ４と接続されている画素ＴＦＴ１６Ｔ４１は、接続されているゲート線１３Ｇに対して上側に配置されている。
【０１００】
ドライバＴＦＴ１８は、隣接する二本のゲート線１３Ｇの間のうち、間隔が広いゲート線１３Ｇの間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置される。図２０に示す例では、ゲート線１３Ｇ２とゲート線１３Ｇ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。この遮光領域ＢＭには、画素ＴＦＴ１６Ｔは配置されていない。
【０１０１】
ドライバＴＦＴ１８と電気的に接続され、Ｙ軸方向に伸びるドライバ配線１５Ｌ１は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。また、ドライバＴＦＴ１８と電気的に接続され、Ｘ軸方向に伸びるドライバ配線１５Ｎ１、１５Ｎ２、１５Ｎ３は、ドライバＴＦＴ１８と同じく、ゲート線１３Ｇ２とゲート線１３Ｇ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。すなわち、全てのドライバ配線１５Ｌ１、１５Ｎ１〜１５Ｎ３は遮光領域ＢＭに配置されており、画素領域（開口領域）には配置されていない。
【０１０２】
複数のソース線１５Ｓのうち、一部のソース線１５Ｓは画素領域に配置されている。図２０に示す例では、ソース線１５Ｓ１、１５Ｓ２、１５Ｓ４、１５Ｓ５、１５Ｓ７、１５Ｓ８は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されているが、ソース線１５Ｓ３、１５Ｓ６、１５Ｓ９は、画素領域に配置されている。この場合、ソース線１５Ｓは、各表示画素について同じ配置となるため、開口率を合わせるためのダミー配線は必要ない。
【０１０３】
第３の実施形態におけるアクティブマトリクス基板によれば、第１の実施形態におけるアクティブマトリクス基板と同様に、ドライバＴＦＴ１８を配置する遮光領域ＢＭには、画素ＴＦＴ１６Ｔが配置されていないので、ドライバＴＦＴ１８の配置領域が広い。これにより、従来のアクティブマトリクス基板と比べて、大きいドライバＴＦＴ１８を配置することができるので、ゲートドライバ１１全体の配置領域を小さくすることができる。これにより、ゲートドライバ１１の内部ノードを短くすることができるので、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
【０１０４】
また、内部ノードが短くなることにより、Ｘ軸方向の内部ノードとＹ軸方向のソース線１５Ｓとの接続箇所が少なくなる。また、従来のアクティブマトリクス基板と比べると、大きいドライバＴＦＴ１８を配置することができるため、ドライバＴＦＴ１８の数を減らすことができる。従って、Ｙ軸方向のドライバ配線とＸ軸方向のゲート線１３Ｇとの接続箇所を減らすことができる。
【０１０５】
さらに、ドライバＴＦＴ１８は、Ｙ軸方向において、約１画素分だけ画素ＴＦＴ１６Ｔから離れている。従って、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、ドライバ配線１５Ｎ３〜１５Ｎ５との間の距離を大きくすることができるので、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線１５Ｎ３〜１５Ｎ５からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【０１０６】
さらに、従来のアクティブマトリクス基板と比べて、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、Ｙ軸方向に伸びるドライバ配線１５Ｌ１との間の距離は長くなるため、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【０１０７】
図８Ａ〜図８Ｄに示す従来のアクティブマトリクス基板では、１表示画素あたり、Ｘ軸方向の長さが最大で６μｍのＴＦＴ−Ｃ（ドライバＴＦＴ１８）しか配置できない。従って、配置するＴＦＴ−Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＝６μｍのＴＦＴ−Ｃを１４表示画素にわたって配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。
【０１０８】
図２１は、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図２２は、図２１から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
【０１０９】
配置するＴＦＴ−Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、図２１及び図２２に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さがそれぞれ１２μｍ、４４μｍ、１２μｍ、６μｍ、６μｍのＴＦＴ−Ｃを配置すれば、条件を満たすことができる。従って、図２２に示すように、ＴＦＴ−Ｃ（ドライバＴＦＴ１８）の配置領域が２表示画素分だけでよくなるので、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
【０１１０】
＜第４の実施形態＞
第２の実施形態におけるアクティブマトリクス基板２０ａでは、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔であった 。また、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓに対して異なる方向に配置されていた。
【０１１１】
第４の実施形態におけるアクティブマトリクス基板２０ａでは、上述した第２の実施形態におけるアクティブマトリクス基板２０ａの構成の特徴を備えつつ、さらに、隣り合うゲート線１３Ｇの間隔は等間隔ではなく、非等間隔であり、かつ、同一のソース線１５Ｓ（横線）と接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇ（縦線）に対して異なる方向に配置されている。
【０１１２】
図２３は、第４の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔、ゲート線１３Ｇ３とゲート線１３Ｇ４の間の間隔はそれぞれ異なる。具体的には、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔は、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔、及びゲート線１３Ｇ３とゲート線１３Ｇ４の間の間隔よりも広く、１画素以上離れている。
【０１１３】
また、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ１２、及び１６Ｔ１３のうち、ゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、及びゲート線１３Ｇ３と接続されている画素ＴＦＴ１６Ｔ１３は、接続されているゲート線１３Ｇに対して右側に配置されているが、ゲート線１３Ｇ２と接続されている画素ＴＦＴ１６Ｔ１２は、接続されているゲート線１３Ｇに対して左側に配置されている。
【０１１４】
さらに、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔は、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔と異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔よりも広く、２画素分離れている。
【０１１５】
また、同一のゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１、１６Ｔ３１、及び１６Ｔ４１のうち、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、及びソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ３１は、接続されているソース線１５Ｓに対して上側に配置されているが、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２１、及びソース線１５Ｓ４と接続されている画素ＴＦＴ１６Ｔ４１は、接続されているソース線１５Ｓに対して下側に配置されている。
【０１１６】
ドライバＴＦＴ１８は、Ｙ軸方向に隣接する二本のソース線１５Ｓの間のうち、間隔が広いソース線１５Ｓの間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置される。図２３に示す例では、ソース線１５Ｓ２とソース線１５Ｓ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。この遮光領域ＢＭには、画素ＴＦＴ１６Ｔは配置されていない。
【０１１７】
ドライバＴＦＴ１８と電気的に接続され、Ｙ軸方向に伸びるドライバ配線１５Ｌ１は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。また、ドライバＴＦＴ１８と電気的に接続され、Ｘ軸方向に伸びるドライバ配線１５Ｎ１、１５Ｎ２、１５Ｎ３は、ソース線１５Ｓ２とソース線１５Ｓ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。すなわち、全てのドライバ配線は遮光領域ＢＭに配置されており、画素領域には配置されていない。
【０１１８】
複数のゲート線１３Ｇのうち、一部のゲート線１３Ｇは画素領域に配置されている。図２３に示す例では、ゲート線１３Ｇ１、１３Ｇ２、１３Ｇ４、１３Ｇ５、１３Ｇ７、１３Ｇ８、１３Ｇ１０は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されているが、ゲート線１３Ｇ３、１３Ｇ６、１３Ｇ９は、画素領域に配置されている。この場合、ゲート線１３Ｇは、各表示画素について同じ配置となるため、開口率を合わせるためのダミー配線は必要ない。
【０１１９】
第４の実施形態におけるアクティブマトリクス基板２０ａによれば、第２の実施形態におけるアクティブマトリクス基板と同様に、ドライバＴＦＴ１８を配置する遮光領域ＢＭには、画素ＴＦＴ１６Ｔが配置されていないので、ドライバＴＦＴ１８の配置領域が広い。これにより、ゲートドライバ１１全体の配置領域を小さくすることができるので、ゲートドライバ１１の内部ノードを短くすることができる。内部ノードが短くなることにより、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
【０１２０】
また、ゲートドライバ１１の内部ノードが短くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が少なくなる。
【０１２１】
さらに、ドライバＴＦＴ１８は、Ｙ軸方向において、約１画素分だけ画素ＴＦＴ１６Ｔから離れている。従って、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、ドライバ配線１５Ｎ３〜１５Ｎ５との間の距離を大きくすることができるので、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線１５Ｎ３〜１５Ｎ５からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【０１２２】
さらに、従来のアクティブマトリクス基板と比べて、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、Ｙ軸方向に伸びるドライバ配線１５Ｌ１との間の距離は長くなるため、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
【０１２３】
第２の実施形態で説明したように、従来のアクティブマトリクス基板では、ドライバＴＦＴ１８を配置する領域の大きさに制限があった。図１３Ａ〜図１３Ｄ及び図１４に示す例では、配置するＴＦＴ−Ｃ（ドライバＴＦＴ１８）の条件を、短軸方向の長さＬ＝６μｍ、長軸方向の長さＷ＞８０μｍとした場合、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＝６μｍのＴＦＴ−Ｃを１４表示画素にわたって配置する必要があった（６μｍ×１４＝８４μｍ＞８０μｍ）。
【０１２４】
図２４は、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図２５は、図２４から、一部のＴＦＴ−Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
【０１２５】
配置するＴＦＴ−Ｃの条件を、短軸方向の長さＬ＝６μｍ、長軸方向の長さＷ＞８０μｍとした場合、図２４及び図２５に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さがそれぞれ４０μｍのＴＦＴ−Ｃ（ドライバＴＦＴ１８）を２つ配置すれば、条件を満たすことができる。従って、図２５に示すように、ＴＦＴ−Ｃ（ドライバＴＦＴ１８）の配置領域が２表示画素分だけでよくなるので、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
【０１２６】
＜第５の実施形態＞
上述した第１〜第４の実施形態におけるアクティブマトリクス基板２０ａを形成するためには、ガラス基板上にゲート線１３Ｇを構成するゲートレイヤや、ソース線１５Ｓ形成するソースレイヤを形成する。ゲートレイヤとソースレイヤは、積層方向において異なる層に形成する。このとき、各レイヤが積層方向と直交する面方向に位置ずれすることによって、ゲートレイヤとソースレイヤの重なり面積が基板毎、または場所毎に異なる場合がある。このような位置ずれが生じた場合、ゲートレイヤとソースレイヤの間の容量が設計上同じパターンであっても、実際の容量が場所毎にばらつく可能性がある。
【０１２７】
この影響は、特に画素ＴＦＴ１６Ｔのドレインパッドと、その他の要素との間で顕著に表れ、表示品位を低下させる原因となる。例えば、ドレインパッドとゲート線１３Ｇとの間の容量が位置ずれにより増減し、画素ＴＦＴのオフ時の引き込み量が増減する。
【０１２８】
図２６は、ゲートレイヤ２６１に対するソースレイヤ２６２の位置ずれを説明するための図である。ソースレイヤ２６２の基準となる位置２６２ａに対して、位置２６２ｂにずれると、ゲートレイヤ２６１とソースレイヤ２６２との間の重なり面積は増加して容量は増加し、位置２６２ｃにずれると、ゲートレイヤ２６１とソースレイヤ２６２との間の重なり面積は減少して容量は減少する。
【０１２９】
図２７は、第３の実施形態におけるアクティブマトリクス基板２０ａにおいて、ゲート線１３Ｇに対するソース線１５Ｓの位置ずれ、及びゲート線１３Ｇに対するドレインパッド２８Ｄの位置ずれが生じた場合の影響を説明するための図である。図２７において、ソース線１５Ｓ及びドレインパッド２８Ｄの基準となる位置を実線で示し、位置ずれが生じた場合の位置を点線で示す。
【０１３０】
上述したように、第３の実施形態におけるアクティブマトリクス基板２０ａでは、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴは、接続されているソース線１５Ｓに対して異なる方向に配置されている。また、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴは、接続されているゲート線１３Ｇに対して異なる方向に配置されている。図２７に示す例では、画素ＴＦＴ１６Ｔ１１はソース線１５Ｓ１の右側に配置され、画素ＴＦＴ１６Ｔ１２はソース線１５Ｓ２の左側に配置されている。また、画素ＴＦＴ１６Ｔ１１はゲート線１３Ｇ１の下側に配置され、画素ＴＦＴ１６Ｔ２１はゲート線１３Ｇ２の上側に配置されている。
【０１３１】
このような配置において、図中の点線で示す位置のように、ソース線１５Ｓ及びドレインパッド２８Ｄに位置ずれが生じると、各画素ＴＦＴ１６Ｔ間で、ゲート線１３Ｇとドレインパッド２８Ｄとの間で重なり面積が変化し、容量が変化する。図２７に示す例では、ゲート線１３Ｇ１とドレインパッド２８Ｄ１１との間の重なり面積、及びゲート線１３Ｇ２とドレインパッド２８Ｄ２１との間の重なり面積は減少して容量は減少し、画素ＴＦＴ１６Ｔ１１、１６Ｔ２１のオフ時の引き込み量が減少する。一方、ゲート線１３Ｇ１とドレインパッド２８Ｄ１２との間の重なり面積、及びゲート線１３Ｇ２とドレインパッド２８Ｄ２２との間の重なり面積は増加して容量は増加し、画素ＴＦＴ１６Ｔ１２、１６Ｔ２２のオフ時の引き込み量は増加する。
【０１３２】
図２８は、第３の実施形態におけるアクティブマトリクス基板２０ａの画素ＴＦＴ１６Ｔの向きを９０度回転させた配置構成において、ゲート線１３Ｇに対するソース線１５Ｓの位置ずれ、及びゲート線１３Ｇに対するドレインパッド２８Ｄの位置ずれが生じた場合の影響を説明するための図である。図２８において、ソース線１５Ｓ及びドレインパッド２８Ｄの基準となる位置を実線で示し、位置ずれが生じた場合の位置を点線で示す。
【０１３３】
図２８に示す配置構成においても、ソース線１５Ｓ及びドレインパッド２８Ｄに位置ずれが生じると、各画素ＴＦＴ１６Ｔ間で、ゲート線１３Ｇとドレインパッド２８Ｄとの間で重なり面積が変化し、容量が変化する。図２８に示す例では、ゲート線１３Ｇ１とドレインパッド２８Ｄ１１との間の重なり面積、及びゲート線１３Ｇ１とドレインパッド２８Ｄ１２との間の重なり面積は減少して容量は減少し、画素ＴＦＴ１６Ｔ１１、１６Ｔ１２のオフ時の引き込み量が減少する。一方、ゲート線１３Ｇ２とドレインパッド２８Ｄ２１との間の重なり面積、及びゲート線１３Ｇ２とドレインパッド２８Ｄ２２との間の重なり面積は増加して容量は増加し、画素ＴＦＴ１６Ｔ２１、１６Ｔ２２のオフ時の引き込み量は増加する。
【０１３４】
従って、第５の実施形態におけるアクティブマトリクス基板２０ａでは、レイヤの位置ずれが生じた場合でも、位置ずれに起因するゲートレイヤとドレインパッドとの間の重なり面積の変化を相殺するための相殺パターンをゲートレイヤに形成する。
【０１３５】
図２９は、ゲート線１３Ｇ（ゲートレイヤ）に形成された相殺パターン２９０の一例を示す図である。図２９でも、ソース線１５Ｓ及びドレインパッド２８Ｄの基準位置を実線で示し、位置ずれが生じた場合の位置を点線で示す。
【０１３６】
相殺パターン２９０は、ゲート線１３Ｇとドレインパッド２８Ｄとの間で位置ずれが生じた場合に、ゲート線１３Ｇとドレインパッド２８Ｄとの重なり面積が変化するのを抑制できるような形状とする。図２９に示す例では、例えば、ドレインパッド２８Ｄ１１が基準位置に形成された場合に、相殺パターン２９０が形成されていない場合のゲート線１３Ｇ１とドレインパッド２８Ｄ１１との重なり領域と、相殺パターン２９０とドレインパッド２８Ｄ１１との重なり領域がドレインパッド２８Ｄ１１の中心点に対して点対称となるように、相殺パターン２９０が形成されている。画素ＴＦＴ１６Ｔ１１以外の他の画素ＴＦＴ１６Ｔに対応する相殺パターン２９０についても同様である。
【０１３７】
図２９に示すように相殺パターン２９０を設けることにより、ドレインパッド２８Ｄの位置が実線で示す基準位置から点線で示す位置にずれた場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を抑制することができるので、両者の間の容量の変化を抑制することができる。
【０１３８】
図３０は、ゲート線１３Ｇに対してドレインパッド２８Ｄが左右方向に位置ずれする場合にゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３００の一例を示す図である。
【０１３９】
ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３００が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３００とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称となるように、相殺パターン３００を形成する。このように相殺パターン３００を形成することにより、ドレインパッド２８Ｄの位置が基準位置から左方向または右方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
【０１４０】
図３１は、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下左右方向に位置ずれする場合にゲート線１３Ｇとドレインパッド２８Ｄとの間の容量変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３１０の一例を示す図である。
【０１４１】
ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３１０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３１０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称であり、かつ、ドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３１０を形成する。このように相殺パターン３１０を形成することにより、ドレインパッド２８Ｄの位置が基準位置から上下左右のいずれの方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
【０１４２】
図３２は、図２８に示す構成において、ゲート線１３Ｇ（ゲートレイヤ）に設けた相殺パターン３２０の一例を示す図である。図３２に示す例では、ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３２０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３２０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８Ｄの中心点に対して点対称となるように、相殺パターン３２０が形成されている。これにより、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下左右のいずれの方向にずれた場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を抑制することができるので、両者の間の容量の変化を抑制することができる。
【０１４３】
図３３は、第４の実施形態と同様に、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成において、ゲート線１３Ｇ（ゲートレイヤ）に設けた相殺パターン３３０の一例を示す図である。図３３に示す例でも、ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３２０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３２０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８Ｄの中心点に対して点対称となるように、相殺パターン３２０が形成されている。これにより、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下左右のいずれの方向にずれた場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を抑制することができるので、両者の間の容量の変化を抑制することができる。
【０１４４】
図３４は、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成において、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下方向に位置ずれする場合のゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３４０の一例を示す図である。
【０１４５】
ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３４０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３４０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３４０を形成する。このように相殺パターン３４０を形成することにより、ドレインパッド２８Ｄの位置が基準位置から上方向または下方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
【０１４６】
図３５は、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成において、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下左右方向に位置ずれする場合のゲート線１３Ｇとドレインパッド２８Ｄとの間の容量変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３５０の一例を示す図である。
【０１４７】
ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３５０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３５０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称であり、かつ、ドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３５０を形成する。このように相殺パターン３５０を形成することにより、ドレインパッド２８Ｄの位置が基準位置から上下左右のいずれの方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
【０１４８】
本発明は、上述した実施形態に限定されない。例えば、上述した各実施形態では、複数の画素ＴＦＴ１６Ｔのうち、同一の縦線と接続されている画素ＴＦＴ１６Ｔの一部は、接続されている横線に対する配置方向が同一の縦線と接続されている他の画素ＴＦＴ１６Ｔの配置方向と異なるものとして説明した。しかし、同一の縦線と接続されている全ての画素ＴＦＴ１６Ｔについて、接続されている横線に対する配置方向が同一であってもよい。
【０１４９】
図３６は、同一の縦線と接続されている全ての画素ＴＦＴ１６Ｔについて、接続されている横線に対する配置方向が同一であるアクティブマトリクス基板２０ａの構成を説明するための模式図である。図３６において、縦線はソース線１５Ｓであり、横線はゲート線１３Ｇである。
【０１５０】
図３６に示すように、隣接するゲート線１３Ｇの間隔は非等間隔である。また、同一のソース線１５Ｓと接続されている画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して同一の方向、すなわち上側に配置されている。
【０１５１】
ドライバＴＦＴ１８は、隣接する二本のゲート線１３Ｇの間のうち、間隔の広い二本のゲート線１３Ｇの間の領域に配置されている。より具体的には、縦方向に隣接する画素の画素の間の領域であって、画素ＴＦＴ１６Ｔが配置されていない領域に配置されている。
【０１５２】
このような構成においても、縦方向に隣接する画素の画素の間の領域のうち、画素ＴＦＴ１６Ｔが配置されていない領域にドライバＴＦＴ１８を配置することができるので、大きいドライバＴＦＴ１８を配置することができる。ただし、図３６に示すように、一部の画素電極１７の形状が大きく変形する。
【０１５３】
同様に、第２の実施形態におけるアクティブマトリクス基板２０ａにおいて、同一のゲート線１３Ｇと接続されている画素ＴＦＴ１６Ｔの配置方向が、接続されているソース線１５Ｓに対して同一の方向であってもよい。また、第３の実施形態及び第４の実施形態におけるアクティブマトリクス基板２０ａにおいても、同一の縦線と接続されている全ての画素ＴＦＴ１６Ｔについて、接続されている横線に対する配置方向が同一であってもよい。
【０１５４】
上述した各実施形態では、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置できるものとして説明した。しかし、２つ以上の小さいドライバＴＦＴを直列に接続して配置してもよい。
【０１５５】
ゲートドライバ１１の構成要素である複数のドライバＴＦＴ１８のうち、一部のドライバＴＦＴ１８を表示領域内に配置し、他のドライバＴＦＴ１８を表示領域の外に配置するようにしてもよい。
【図１】
2016080542.tif 000003
【図２】
2016080542.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2016080542.tif 000009
【図７Ｂ】
2016080542.tif 000010
【図８Ａ】
2016080542.tif 000011
【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
2016080542.tif 000016
【図１１Ａ】
2016080542.tif 000017
【図１１Ｂ】
2016080542.tif 000018
【図１２Ａ】
2016080542.tif 000019
【図１２Ｂ】
2016080542.tif 000020
【図１３Ａ】
2016080542.tif 000021
【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2016080542.tif 000029
【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2016080542.tif 000038
【図２７】
2016080542.tif 000039
【図２８】
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【図２９】
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【図３０】
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【図３１】
2016080542.tif 000043
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【国際調査報告】
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