(57)【特許請求の範囲】
【請求項１】
データの電気的な書き込みおよび消去が可能な不揮発性半導体メモリチップと、
複数の制御信号を介して前記不揮発性半導体メモリチップに対するデータの読み書きを制御する制御回路と、
外部から供給される電源電圧を昇圧して、前記不揮発性半導体メモリチップに設定されている絶対最大定格電圧よりも高い電圧である素子破壊電圧を生成する昇圧回路と、
を備え、
前記制御回路から出力される素子破壊電圧印加指示信号に基づき、前記制御回路から前記不揮発性半導体メモリチップへ出力される前記制御信号のうち、前記不揮発性半導体メモリチップからのデータ読み出しタイミングを制御する第１の制御信号の信号線および制御の対象とする前記不揮発性半導体メモリチップを選択する第２の制御信号の信号線の少なくとも一方の信号線に、前記昇圧回路で生成される前記素子破壊電圧を印加すること
を特徴とする不揮発性半導体メモリ記憶装置。
【請求項２】
前記素子破壊電圧が印加される前記信号線上の素子破壊電圧印加点と前記制御回路の前記信号線の出力端子との間に、前記素子破壊電圧よりも高い逆方向の耐圧を有する第１のダイオードが、前記出力端子側から前記素子破壊電圧印加点側への方向が順方向となるように設けられていること
を特徴とする請求項１に記載の不揮発性半導体メモリ記憶装置。
【請求項３】
前記昇圧回路の前記素子破壊電圧の出力端子から前記信号線上の前記素子破壊電圧印加点に到る配線の途中に、前記電源電圧よりも高い逆方向の耐圧を有する第２のダイオードが、前記素子破壊電圧の出力端子側から前記素子破壊電圧印加点側への方向が順方向となるように設けられていること
を特徴とする請求項２に記載の不揮発性半導体メモリ記憶装置。
【請求項４】
前記昇圧回路の前記素子破壊電圧の出力端子から前記第２のダイオードに到る配線の途中に、前記素子破壊電圧印加指示信号がアクティブのとき導通状態となり、前記素子破壊電圧印加指示信号がインアクティブのとき非導通状態となるスイッチがさらに設けられていること
を特徴とする請求項３に記載の不揮発性半導体メモリ記憶装置。
【請求項５】
前記素子破壊電圧が印加される前記信号線上の素子破壊電圧印加点と前記制御回路の前記信号線の出力端子との間に、前記素子破壊電圧印加指示信号がインアクティブのとき導通状態となり、前記素子破壊電圧印加指示信号がアクティブのとき非導通状態となる第１のスイッチが設けられていること
を特徴とする請求項１に記載の不揮発性半導体メモリ記憶装置。
【請求項６】
前記昇圧回路の前記素子破壊電圧の出力端子から前記信号線上の前記素子破壊電圧印加点に到る配線の途中に、前記素子破壊電圧印加指示信号がアクティブのとき導通状態となり、前記素子破壊電圧印加指示信号がインアクティブのとき非導通状態となる第２のスイッチが設けられていること
を特徴とする請求項５に記載の不揮発性半導体メモリ記憶装置。
【請求項７】
前記制御回路は、前記昇圧回路を介して第１の破壊電圧を、前記第１の制御信号の信号線および前記第２の制御信号の信号線の少なくとも一方に印加した後、前記不揮発性半導体メモリチップからデータを読み出し、前記読み出したデータ全てが誤っていない場合には、前記昇圧回路を介して前記第１の破壊電圧よりも高い第２の破壊電圧を、再度、前記第１の制御信号の信号線および前記第２の制御信号の信号線の少なくとも一方に印加すること
を特徴とする請求項２ないし請求項６のいずれか１項に記載の不揮発性半導体メモリ記憶装置。
【請求項８】
前記制御回路は、外部に接続されたホストコンピュータから出力される前記不揮発性半導体メモリチップの素子破壊指令を受けたとき、前記昇圧回路に対し前記素子破壊電圧印加指示信号を出力すること
を特徴とする請求項１ないし請求項７のいずれか１項に記載の不揮発性半導体メモリ記憶装置。
【請求項９】
人手によって操作される廃棄ボタンを、さらに、備え、
前記制御回路は、前記廃棄ボタンが押下されたとき、前記昇圧回路に対し前記素子破壊電圧印加指示信号を出力すること
を特徴とする請求項１ないし請求項８のいずれか１項に記載の不揮発性半導体メモリ記憶装置。
【請求項１０】
人手によって操作される廃棄保護スイッチを、さらに、備え、
前記廃棄保護スイッチがオン状態であるとき、前記制御回路からの前記素子破壊電圧印加指示信号の出力が禁止され、前記廃棄保護スイッチがオフ状態であるとき、前記制御回路からの前記素子破壊電圧印加指示信号の出力が許容されること
を特徴とする請求項１ないし請求項９のいずれか１項に記載の不揮発性半導体メモリ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、廃棄後の記憶データの漏洩を防止した不揮発性半導体メモリ記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどにより構成されるＳＳＤ（Solid State Disk）装置は、ハードディスク装置の後を追うように大容量化が進展している。フラッシュメモリは、不揮発性半導体メモリであるため、ＳＳＤ装置もハードディスク装置と同様に廃棄された後の記憶データの漏洩が問題となる。ＳＳＤ装置の場合、記憶データの消去時間はハードディスク装置の場合ほどは長くならないものの、その記憶容量の増大に伴って、より短時間により簡便に記憶データを破壊する手段の必要性が高まっている。
【０００３】
特許文献１には、フラッシュメモリに記憶された情報のセキュリティを確保するようにしたＩＣカードの例が開示されている。特許文献１の図１などの説明によれば、ＩＣカード１Ａに搭載されたマイクロコンピュータ２は、内部の電源回路１０に電源電圧ＶＤＤを昇圧する昇圧回路１１を備え、昇圧回路１１は素子破壊電圧ＶＰＰを発生する。マイクロコンピュータ２のＣＰＵ８は、外部から不正なアタックが繰り返し行われたと判断した場合、認証ミス信号を電源回路１０に入力する。認証ミス信号を受けた電源回路１０は、通常の電源電圧ＶＤＤに代えて素子破壊電圧ＶＰＰを少なくともＲＡＭ３およびフラッシュメモリ７に供給する。素子破壊電圧ＶＰＰの供給により、ＲＡＭ３およびフラッシュメモリ７を構成する回路素子が破壊されるので、ＩＣカード１Ａに記憶されている情報（データおよびプログラム）の漏洩に関するセキュリティが確保される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４０１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術は、基本的には、１チップマイクロコンピュータなど１つの集積回路チップの内部回路に適用される技術である。そのため、この技術を複数の集積回路チップからなるＳＳＤ装置などプリント基板上に実装された不揮発性半導体メモリ記憶装置に適用するといくつかの問題が生じる。ちなみに、ＳＳＤ装置を構成するプリント基板には、通常、複数のフラッシュメモリチップと１つのマイクロコンピュータチップ、すなわち、複数の集積回路チップが搭載されている。
【０００６】
このような複数の集積回路チップが搭載されたプリント基板に特許文献１の技術を適用した場合、素子破壊電圧ＶＰＰを、複数のフラッシュメモリチップの電源端子に供給する必要性から、供給すべき電流量が増大する。従って、素子破壊電圧ＶＰＰを発生する昇圧回路が大きくなる、すなわち、追加すべき回路が増大するという問題が生じる。
【０００７】
また、素子破壊電圧ＶＰＰを単に電源電圧ＶＤＤの電源配線に供給した場合、その電源配線はフラッシュメモリチップだけでなくマイクロコンピュータチップにも接続されているため、マイクロコンピュータチップを構成する回路素子も素子破壊電圧ＶＰＰによって破壊される。そのため、ＳＳＤ装置における情報の読み出し機能も併せて失われる。
【０００８】
ＳＳＤ装置における情報の読み出し機能が失われるということは、フラッシュメモリチップに記憶されていた情報が素子破壊電圧ＶＰＰを供給したことによって確実に破壊されたか否かを確認する手段が失われたことを意味する。従って、ユーザは、ＳＳＤ装置に記憶されていた情報が確実に破壊されたか否かを確認することはできない。万が一、マイクロコンピュータチップの回路素子だけ破壊され、フラッシュメモリチップの回路素子が破壊されなかった場合には、フラッシュメモリチップに記憶されていた情報が漏洩する可能性が残ることになる。
【０００９】
この発明は、以上のような従来技術の問題点に鑑みてなされたものであり、大きな追加回路を必要とせずに、廃棄時の情報漏洩を容易に防止することが可能な不揮発性半導体メモリ記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記従来技術の問題点に鑑み、本発明に係る不揮発性半導体メモリ記憶装置は、データの電気的な書き込みおよび消去が可能な不揮発性半導体メモリチップと、複数の制御信号を介して前記不揮発性半導体メモリチップに対するデータの読み書きを制御する制御回路と、外部から供給される電源電圧を昇圧して、前記不揮発性半導体メモリチップに設定されている絶対最大定格電圧よりも高い電圧である素子破壊電圧を生成する昇圧回路と、を備え、前記制御回路から出力される素子破壊電圧印加指示信号に基づき、前記制御回路から前記不揮発性半導体メモリチップへ出力される前記制御信号のうち、前記不揮発性半導体メモリチップからのデータ読み出しタイミングを制御する第１の制御信号の信号線および制御の対象とする前記不揮発性半導体メモリチップを選択する第２の制御信号の信号線の少なくとも一方の信号線に、前記昇圧回路で生成される前記素子破壊電圧を印加することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、大きな追加回路を必要とせずに、廃棄時の情報漏洩を防止することが可能な不揮発性半導体メモリ記憶装置が提供される。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るＳＳＤ装置の構成の例を示した図。
【図２】本発明の第１の実施形態の変形例に係るＳＳＤ装置の構成の例を示した図。
【図３】本発明の第１の実施形態において、フラッシュメモリチップのデータをより確実に読み出し不可能とするために制御回路により実行される処理手順の例を示した図。
【図４】本発明の第２の実施形態に係るＳＳＤ装置の構成の例を示した図。
【図５】本発明の第２の実施形態の変形例に係るＳＳＤ装置の構成の例を示した図。
【図６】本発明の第３の実施形態に係るＳＳＤ装置の構成の例を示した図。
【図７】本発明の第４の実施形態に係るＳＳＤ装置の構成の例を示した図。
【図８】本発明の第５の実施形態に係るＳＳＤ装置の構成の例を示した図。
【図９】本発明の第５の実施形態の変形例に係るＳＳＤ装置の構成の例を示した図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、以下の各図面において、共通する構成要素には同一の符号を付し、重複した説明を省略する。また、ここでは、代表的な不揮発性半導体メモリであるフラッシュメモリで構成された記憶装置、すなわち、ＳＳＤ装置を例としてその実施形態を説明する。
【００１４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＳＳＤ装置１の構成の例を示した図である。図１に示すように、ＳＳＤ装置１は、複数個（例えば、２０個）のフラッシュメモリチップ１１、制御回路１２、昇圧回路１３、逆流保護用のダイオード１４，１５などが１枚または複数枚のプリント基板上に搭載されて構成される。ここで、フラッシュメモリチップ１１は、例えば、１６Ｇｂｉｔのフラッシュメモリセルが集積された半導体チップが、例えばＴＳＯＰ（Thin Small Outline Package）などの１つのパッケージに収容されて構成されたものをいう。また、図１では、フラッシュメモリチップ１１は、３個しか描かれていないが、３個に限定されるわけではない。また、フラッシュメモリチップ１１の数は、複数に限定されず、１個であってもよい。
【００１５】
ＳＳＤ装置１は、いわゆるＳ−ＡＴＡ（Serial Advanced Technology Attachment）やＵＳＢ（Universal Serial Bus）などのインターフェースケーブル２１を介してホストコンピュータ２に接続され、ホストコンピュータ２の補助記憶装置として用いられる。すなわち、ＳＳＤ装置１は、ホストコンピュータ２の指示のもとに、ホストコンピュータ２から転送されるデータをフラッシュメモリチップ１１に記憶しておくとともに、フラッシュメモリチップ１１に記憶されているデータを読み出して、ホストコンピュータ２へ転送する。なお、ホストコンピュータ２とは、一般的なパーソナルコンピュータやワークステーション、さらには、各種装置に付属する情報処理装置などをいう。
【００１６】
ＳＳＤ装置１には、ＡＣアダプタなどの外部の電源回路３から電源電圧Ｖｄｄ（例えば、５Ｖ）が供給され、電源電圧Ｖｄｄは、ＳＳＤ装置１内において、フラッシュメモリチップ１１、制御回路１２、昇圧回路１３などに供給される。なお、ＳＳＤ装置１の内部では、電源電圧Ｖｄｄ（例えば、５Ｖ）をフラッシュメモリチップ１１などが求める電源電圧の仕様に応じて、適宜、３Ｖなどに変換してもよい。
【００１７】
制御回路１２は、ホストコンピュータ２とフラッシュメモリチップ１１との間にあって、ホストコンピュータ２によるフラッシュメモリチップ１１へのデータの書き込みおよびフラッシュメモリチップ１１からのデータの読み出しを仲介し、その仲介を制御する。すなわち、制御回路１２は、ホストコンピュータ２との間のインターフェースと、フラッシュメモリチップ１１との間のインターフェースの相違を調整する。
【００１８】
制御回路１２は、この両者のインターフェースの相違を調整するために、ＲＡＭ（Random Access Memory）などで構成された一時記憶メモリ（図示せず）を有している。すなわち、ホストコンピュータ２から転送されたデータは、この一時記憶メモリに一時記憶された後、制御回路１２によってフラッシュメモリチップ１１へ書き込まれる。また、制御回路１２によってフラッシュメモリチップ１１から読み出されたデータは、この一時記憶メモリに一時記憶された後、ホストコンピュータ２へ転送される。
【００１９】
ホストコンピュータ２は、ＳＳＤ装置１を仮想的なハードディスク装置とみなしてＳデータの読み書きを実行する。そのため、ホストコンピュータ２は、ＳＳＤ装置１に対するデータの読み書きに際しては、ハードディスク装置でいうデータの格納場所であるトラックアドレスおよびセクタアドレスを指定する。従って、制御回路１２は、ホストコンピュータ２により指定されるトラックアドレスおよびセクタアドレスを、フラッシュメモリチップ１１の物理アドレス（ページアドレスやブロックアドレス）に変換する役割も担う。
【００２０】
図１に示すように、制御回路１２とフラッシュメモリチップ１１とは、アドレス／データバス（Ａ／Ｄ  ｂｕｓ）で接続されるとともに、制御回路１２は、データの読み書きを行うための各種制御信号をフラッシュメモリチップ１１に向けて出力する。なお、図１では、その各種制御信号の内、データ読み出しタイミングを制御する信号を制御信号ＲＥと表し、複数のフラッシュメモリチップ１１の中から制御対象とするフラッシュメモリチップ１１を選択する信号を制御信号ＣＳ１，ＣＳ２，ＣＳ３と表し、これら以外の制御信号を制御信号ＣＮＴと表している。
【００２１】
なお、以上のように構成される制御回路１２は、１チップタイプのマイクロコンピュータ、ＦＰＧＡ（Field Programmable Gate Array）などを用いることより、コンパクトな回路として実現することができる。
【００２２】
昇圧回路１３は、外部の電源回路３からの電源電圧Ｖｄｄ（例えば、５Ｖ）の供給を受けて、その電源電圧Ｖｄｄを昇圧し、フラッシュメモリチップ１１に設定されている絶対最大定格電圧（例えば、７Ｖ）よりも高電圧の素子破壊電圧Ｖｄｓ（例えば、２０Ｖ）を出力する。ただし、ここでは、昇圧回路１３は、制御回路１２から出力される昇圧指示信号ＢＳがアクティブになったとき作動、すなわち、素子破壊電圧Ｖｄｓを出力する。また、制御回路１２は、ホストコンピュータ２から、フラッシュメモリチップ１１の素子破壊指令を受けたとき、昇圧指示信号ＢＳをアクティブにするものとする。なお、昇圧指示信号ＢＳは、所定時間後にインアクティブにされる。
【００２３】
また、本実施形態では、制御回路１２からフラッシュメモリチップ１１に出力される制御信号のうち制御信号ＲＥについては、ダイオード１４を介してフラッシュメモリチップ１１の入力端子に接続される。さらに、昇圧回路１３から出力される素子破壊電圧Ｖｄｓが印加される配線は、ダイオード１５を経由して、制御信号ＲＥの信号線上の、ダイオード１４とフラッシュメモリチップ１１の入力端子と間の点Ｐに接続されている。すなわち、ダイオード１５は、昇圧回路１３と制御信号ＲＥの信号線上の点Ｐをつなぐ配線上の途中に配置されている。さらに、この信号線の点Ｐが含まれる配線部分とアース間には、プルダウン抵抗Ｒが接続される。
【００２４】
ここで、ダイオード１４は、制御回路１２側からフラッシュメモリチップ１１側への方向が順方向になるように設けられ、その逆方向の耐圧は、素子破壊電圧Ｖｄｓよりも高いものとする。また、ダイオード１５は、昇圧回路１３側から点Ｐ側への方向が順方向になるように設けられる。なお、ダイオード１５の逆方向の耐圧は、電源電圧Ｖｄｄの絶対最大定格電圧よりも高ければよい。なお、ダイオード１４，１５としては、通常のｐｎ接合のダイオードを用いてもよいが、高周波特性に優れ、スイッチングスピードが速く、順方向の電圧降下の小さいショットキバリアダイオード（ＳＢＤ）を用いるのが好ましい。
【００２５】
このとき、昇圧回路１３から素子破壊電圧Ｖｄｓが点Ｐに印加されると、素子破壊電圧Ｖｄｓは、フラッシュメモリチップ１１の制御信号ＲＥの入力端子に印加される。そのため、素子破壊電圧Ｖｄｓの印加によって、フラッシュメモリチップ１１内の入力ゲートが破壊され、制御信号ＲＥは、その入力ゲートより奥のフラッシュメモリチップ１１の内部へ伝達されないことになる。従って、フラッシュメモリチップ１１内では、メモリセルからのデータの読み出し信号を生成することができなくなるので、制御回路１２は、フラッシュメモリチップ１１からデータを読み出すことができない。
【００２６】
一方、昇圧回路１３から素子破壊電圧Ｖｄｓが点Ｐに印加されても、制御回路１２への素子破壊電圧Ｖｄｓの印加は、ダイオード１４によって阻止されるので、素子破壊電圧Ｖｄｓにより制御回路１２が破壊されることはない。
【００２７】
なお、ダイオード１５は、通常の動作時、すなわち、昇圧指示信号ＢＳがインアクティブであるとき（昇圧回路１３が動作していないとき）に、制御信号ＲＥを昇圧回路１３から切り離す役割を果たす。
【００２８】
以上、本実施形態では、制御回路１２は、ホストコンピュータ２から昇圧指令を受けると、昇圧指示信号ＢＳをアクティブにし、そのアクティブな昇圧指示信号ＢＳを昇圧回路１３に出力する。また、昇圧回路１３は、アクティブな昇圧指示信号ＢＳを受けると、昇圧動作を開始して素子破壊電圧Ｖｄｓを生成し、その生成した素子破壊電圧Ｖｄｓを、ダイオード１５を経由させて制御信号ＲＥの信号線上の点Ｐに印加する。この素子破壊電圧Ｖｄｓの印加によりフラッシュメモリチップ１１内の入力ゲートが破壊されるので、制御回路１２は、フラッシュメモリチップ１１からのデータの読み出しが不可能な状態になる。
【００２９】
よって、ＳＳＤ装置１を廃棄する場合、ホストコンピュータ２は、ＳＳＤ装置１に対して昇圧指令を出力することにより、ＳＳＤ装置１に記憶されているデータの読み出しを不可能にすることができる。すなわち、本実施形態によれば、従来の一般的なＳＳＤ装置に昇圧回路１３、ダイオード１４，１５およびプルダウン抵抗Ｒを追加するだけで、廃棄するＳＳＤ装置１からの情報漏洩を防止することが可能になる。しかも、そのとき必要となるホストコンピュータ２側の処理は、昇圧指令を出力するだけという簡単な処理で済む。
【００３０】
また、本実施形態では、素子破壊電圧Ｖｄｓは、特許文献１に示されているようにフラッシュメモリチップ１１の電源端子に供給されるのではなく、制御信号ＲＥの入力端子に供給される。制御信号ＲＥの入力端子は、電源端子と異なり、入力インピーダンスが大きい。そのため、入力回路のゲートを破壊するのに必要な素子破壊電圧Ｖｄｓの電流容量は、小さくて済む。これは、昇圧回路１３の規模が小さくて済むことを意味する。
【００３１】
また、本実施形態では、制御信号ＲＥの信号線に素子破壊電圧Ｖｄｓが印加されても、ダイオード１４により制御回路１２が破壊されることを防止することができる。従って、制御回路１２は、制御信号ＲＥの信号線に素子破壊電圧Ｖｄｓが印加された後であっても、その素子破壊電圧Ｖｄｓの印加が解除されれば正常に動作する。その結果、素子破壊電圧Ｖｄｓによりフラッシュメモリチップ１１の入力回路が破壊された後、制御回路１２がフラッシュメモリチップ１１からデータを読み出すことにより、フラッシュメモリチップ１１の入力回路が破壊されたことを確認すること可能になる。
【００３２】
ちなみに、制御信号ＲＥの入力回路が破壊されたフラッシュメモリチップ１１から読み出されるデータは、全く意味のないデータ（全ビット０なども含む）となる。ＳＳＤ装置１の場合、制御回路１２は、フラッシュメモリチップ１１からデータを読み出すとき、ページデータを単位として読み出すが、そのページデータには、リード・ソロモン符号など誤り検査訂正符号のデータが付加されている。従って、制御回路１２は、その誤り検査訂正符号のデータを用いて、読み出したデータにおける誤りの有無を検査することができる。制御信号ＲＥの入力回路が破壊されている場合、誤り検査訂正符号のデータも意味のないデータとなる。そのため、この誤りの検査では、読み出されたページデータは、当然誤り有りと判定される。
【００３３】
そこで、制御回路１２がＳＳＤ装置１に含まれるフラッシュメモリチップ１１から全ページのデータを読み出し、その全てのページデータについての誤り検査訂正符号の検査で誤り有りと判定された場合には、全てのフラッシュメモリチップ１１から正常なデータが読み出せなくなったと判断することができる。従って、制御回路１２は、フラッシュメモリチップ１１から正常なデータの読み出しができなくなったか否かを確認することができる。さらに、このことは、ホストコンピュータ２がフラッシュメモリチップ１１から正常なデータの読み出しが不可能になったことを確認することができることを意味する。
【００３４】
＜第１の実施形態の変形例＞
図２は、本発明の第１の実施形態の変形例に係るＳＳＤ装置１ａの構成の例を示した図である。なお、この変形例に係るＳＳＤ装置１ａの構成は、次の２点において図１に示したＳＳＤ装置１と相違している。
【００３５】
（１）昇圧回路１３から出力される素子破壊電圧Ｖｄｓを導通させる配線は、ダイオード１５に直接接続されるのではなく、スイッチ１６を経由してダイオード１５に接続される。すなわち、スイッチ１６は、昇圧回路１３とダイオード１５とをつなぐ配線の途中に配置される。このスイッチ１６は、接合型またはＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）で構成してもよく、リレーなど機械的なスイッチで構成してもよい。
（２）制御回路１２は、昇圧回路１３に対し昇圧指示信号ＢＳ（図１参照）を出力するのではなく、スイッチ１６に対しスイッチオン信号ＳＷＡを出力する。ここで、スイッチオン信号ＳＷＡがアクティブになったとき、スイッチ１６は導通状態となり、スイッチオン信号ＳＷＡがインアクティブになったとき、スイッチ１６は非導通状態となる。なお、スイッチオン信号ＳＷＡは、所定時間アクティブになった後、インアクティブに制御される。また、この場合、昇圧回路１３は、常に素子破壊電圧Ｖｄｓを生成するものであってもよい。
【００３６】
本変形例では、昇圧回路１３は、制御回路１２からスイッチオン信号ＳＷＡがアクティブ前から素子破壊電圧Ｖｄｓを生成するものであってもよい。その場合、制御回路１２からスイッチオン信号ＳＷＡがアクティブになると、素子破壊電圧Ｖｄｓは、直ちにスイッチ１６およびダイオード１５を経て、制御信号ＲＥの信号線に印加される。従って、制御信号ＲＥの電圧は、急激に高電圧側に変化するため、その急激な変化により、フラッシュメモリチップ１１内の制御信号ＲＥの入力回路が破壊されやすくなる。
【００３７】
なお、以上の点を除けば、図２に示したＳＳＤ装置１ａの作用および効果は、図１に示したＳＳＤ装置１の作用および効果とほとんど同じであるので、以下、繰り返しとなる説明を省略する。
【００３８】
＜第１の実施形態の第２の変形例＞
第２の変形例については、図示を省略する。この第２の変形例では、昇圧回路１３は、予め定められた複数種の素子破壊電圧（例えば、２０Ｖ，３０Ｖ，５０Ｖなど）を出力可能なように構成されている。そして、制御回路１２からの指示に従い、前記の複数種の素子破壊電圧の中から１つを選択し、素子破壊電圧Ｖｄｓとして出力する。そのため、制御回路１２から昇圧回路１３に向けて出力する昇圧指示信号ＢＳは、１本ではなく、複数本とするのがよい。例えば、昇圧回路１３が２０Ｖ，３０Ｖ，５０Ｖなど３種類の素子破壊電圧を出力可能な場合、制御回路１２は、その素子破壊電圧の種類の数と同数の３本の昇圧指示信号ＢＳ（ＢＳ１，ＢＳ２，ＢＳ３）を用いて、そのいずれかの素子破壊電圧を選択する。
【００３９】
なお、以上のような昇圧回路１３は、例えば、多段の昇圧用のチャーチポンプを備えた昇圧回路により実現することができる。すなわち、出力すべき素子破壊電圧Ｖｄｓの電圧が指示されたときには、その電圧に対応する段数のチャージポンプの出力電圧を選択し、そのチャージポンプからの出力電圧を昇圧回路１３の素子破壊電圧Ｖｄｓとすることができる。
【００４０】
当然ではあるが、本変形例においても、制御信号ＲＥの信号線上の点Ｐに素子破壊電圧Ｖｄｓを印加することにより、フラッシュメモリチップ１１の制御信号ＲＥの入力回路を破壊することができる。しかしながら、フラッシュメモリチップ１１の入力回路には、静電気などの保護のために保護回路が組み込まれているのが一般的である。そのため、制御信号ＲＥの信号線上の点Ｐに素子破壊電圧Ｖｄｓ（例えば、２０Ｖ）が印加されても、フラッシュメモリチップ１１の制御信号ＲＥの入力回路が破壊されないことは十分にあり得ることである。
【００４１】
一方、制御信号ＲＥ上の制御回路１２側には、印加する素子破壊電圧Ｖｄｓよりも高い逆方向の耐圧を有するダイオード１４が設けられているため、点Ｐに素子破壊電圧Ｖｄｓが印加されても、制御回路１２は破壊されない。
【００４２】
そこで、本変形例では、例えば、昇圧回路１３から例えば２０Ｖの素子破壊電圧Ｖｄｓを制御信号ＲＥの信号線上の点Ｐに印加し、フラッシュメモリチップ１１の制御信号ＲＥの入力回路を破壊する。その後、制御回路１２は、フラッシュメモリチップ１１の全データを読み出し、その読み出しが可能であったか否かを判定する。その判定の結果、一部にせよデータ読み出しが可能であった場合には、点Ｐに印加する素子破壊電圧Ｖｄｓをさらに高電圧（例えば、３０Ｖ）にする。そして、その高電圧にした素子破壊電圧Ｖｄｓを、再度、制御信号ＲＥの信号線上の点Ｐに印加し、フラッシュメモリチップ１１の制御信号ＲＥの入力回路を破壊する。このように、本変形例では、制御回路１２が以上のような手順を繰り返し実行することにより、フラッシュメモリチップ１１のデータをより確実に読み出し不可能にすることができる。
【００４３】
図３は、本発明の第１の実施形態において、フラッシュメモリチップ１１のデータをより確実に読み出し不可能とするために制御回路により実行される処理手順の例を示した図である。この処理手順では、制御回路１２は、まず、昇圧回路１３が出力すべき素子破壊電圧Ｖｄｓの初期値（例えば、２０Ｖ）を設定する（ステップＳ１１）。フラッシュメモリチップ１１の入力回路の
【００４４】
次に、制御回路１２は、昇圧回路１３に対し、制御信号ＲＥの信号線上の点Ｐへの素子破壊電圧Ｖｄｓの印加を指示する（ステップＳ１２）。すなわち、制御回路１２は、昇圧指示信号ＢＳ（例えば、２０Ｖに対応付けられた昇圧指示信号ＢＳ１）をアクティブにする。そして、所定の時間（例えば、５秒）経過の後、制御回路１２は、昇圧回路１３に対し、制御信号ＲＥの信号線上の点Ｐへの素子破壊電圧Ｖｄｓの印加の停止を指示する（ステップＳ１３）。すなわち、制御回路１２は、アクティブな昇圧指示信号ＢＳ（例えば、前記のＢＳ１）をインアクティブにする。
【００４５】
続いて、制御回路１２は、フラッシュメモリチップ１１に記憶されているデータを全て読み出す（ステップＳ１４）。そして、このデータ読み出し時にハードディスク装置でいうページに対応するデータ（ページデータ）ごとに、そのページデータに付された誤り検査訂正符号による読み出しデータの誤り検査を実行し、誤りの有無を判定する（ステップＳ１５）。その判定の結果、全てのページデータについて、誤り有りと判定された場合には（ステップＳ１５でＹｅｓ）、制御回路１２は、フラッシュメモリチップ１１の全データを正しく読み出すことができなかったことになるので、フラッシュメモリチップ１１からのデータ読み出しは不可能になったと判断し、図３の処理を終了する。
【００４６】
一方、ステップＳ１５の判定において、一部のページのデータについて、誤り検査訂正符号の検査で誤りなしと判定された場合には（ステップＳ１５でＮｏ）、フラッシュメモリチップ１１における制御信号ＲＥの入力回路が十分には破壊されていないことを意味する。そこで、この場合には、制御回路１２は、昇圧回路１３に出力すべき高電圧の値を、例えば、２０Ｖから３０Ｖへとより高電圧に変更し（ステップＳ１６）、ステップＳ１２以下の処理を繰り返し実行する。
【００４７】
すなわち、以上の第１の実施形態の第２の変形例によれば、制御回路１２は、フラッシュメモリチップ１１における制御信号ＲＥの入力回路を破壊する素子破壊電圧Ｖｄｓを印加し、その破壊結果を確認し、破壊が不十分な場合には、印加する素子破壊電圧Ｖｄｓをさらに高くする処理を繰り返す。従って、フラッシュメモリチップ１１における制御信号ＲＥの入力回路は、より確実に破壊される。よって、フラッシュメモリチップ１１に記憶されていた情報の漏洩を、より確実に防止することが可能になる。
【００４８】
なお、ステップＳ１２以下の繰り返し処理は、昇圧回路１３で出力可能にされている素子破壊電圧Ｖｄｓの数しか繰り返すことができない。従って、昇圧回路１３で出力可能にされている素子破壊電圧Ｖｄｓのうち、万一最高の電圧でもフラッシュメモリチップ１１における制御信号ＲＥの入力回路をすべて破壊できなかった場合には、制御回路１２は、その旨をホストコンピュータ２に報告するようにしておくとよい。その場合には、ホストコンピュータ２は、そのＳＳＤ装置１を、例えば、物理的または機械的に破壊すべきであることを作業者に知らせることができる。
【００４９】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るＳＳＤ装置１ｂの構成の例を示した図である。なお、この第２の実施形態に係るＳＳＤ装置１ｂの構成は、次の２点において図１に示したＳＳＤ装置１と相違している。
【００５０】
（１）昇圧回路１３から出力される素子破壊電圧Ｖｄｓは、制御信号ＲＥの信号線上の点Ｐに印加されるのではなく、それぞれ独立のダイオード１５を経由し、それぞれ制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上の点Ｐ１，Ｐ２，Ｐ３に印加される。
（２）ダイオード１４は、制御信号ＲＥの信号線上ではなく、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上の点Ｐ１，Ｐ２，Ｐ３と制御回路１２の制御信号ＣＳ１，ＣＳ２，ＣＳ３の出力端子との間に設けられる。また、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線の点Ｐ１，Ｐ２，Ｐ３が含まれる配線部分とアース間には、それぞれプルダウン抵抗Ｒ１，Ｒ２，Ｒ３が接続される。
【００５１】
ここで、制御信号ＣＳ１，ＣＳ２，ＣＳ３は、いずれも同時にはアクティブにはならない信号である。そして、そのいずれかがアクティブになることにより、そのアクティブになった制御信号ＣＳ１，ＣＳ２，ＣＳ３が接続されたフラッシュメモリチップ１１の入力および出力信号を有効化させる。従って、制御信号ＣＳ１，ＣＳ２，ＣＳ３がアクティブにならない限り、その制御信号ＣＳ１，ＣＳ２，ＣＳ３が接続されたフラッシュメモリチップ１１からデータを読み出すことはできない。すなわち、制御信号ＣＳ１，ＣＳ２，ＣＳ３は、制御回路１２がデータ読み書きの制御対象とするフラッシュメモリチップ１１を選択する信号といえる。
【００５２】
そこで、第２の実施形態では、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上の点Ｐ１，Ｐ２，Ｐ３それぞれに素子破壊電圧Ｖｄｓが印加されると、その素子破壊電圧Ｖｄｓにより、フラッシュメモリチップ１１内の制御信号ＣＳ１，ＣＳ２，ＣＳ３それぞれに対応する入力回路が破壊される。従って、これらの入力回路が破壊されると、制御回路１２により制御信号ＣＳ１，ＣＳ２，ＣＳ３がアクティブ化されても、そのアクティブ化された制御信号ＣＳ１，ＣＳ２，ＣＳ３は、フラッシュメモリチップ１１の内部に伝達されない。その結果、制御回路１２は、フラッシュメモリチップ１１に記憶されているデータを読み出すことができなくなり、形式的に読み出されたデータは、全く無意味なデータとなる。
【００５３】
従って、第２の実施形態に係るＳＳＤ装置１ｂの作用および効果は、図１に示した第１の実施形態に係るＳＳＤ装置１の作用および効果とほとんど同じになるので、その繰り返しの説明を省略する。
【００５４】
＜第２の実施形態の変形例＞
図５は、本発明の第２の実施形態の変形例に係るＳＳＤ装置１ｃの構成の例を示した図である。なお、この変形例に係るＳＳＤ装置１ｃの構成は、次の２点において図４に示したＳＳＤ装置１ｂと相違している。
【００５５】
（１）昇圧回路１３から出力される素子破壊電圧Ｖｄｓが導通する配線は、ダイオード１５に直接接続されるのではなく、スイッチ１６ｃを経由してダイオード１５に接続されている。ここで、スイッチ１６ｃは、接合型またはＭＯＳ型の電界効果トランジスタで構成してもよく、リレーなど機械的なスイッチで構成してもよい。
（２）制御回路１２は、昇圧回路１３に対し昇圧指示信号ＢＳ（図１参照）を出力するのではなく、スイッチ１６ｃに対しスイッチオン信号ＳＷＡを出力する。ここで、スイッチオン信号ＳＷＡがアクティブになったとき、スイッチ１６ｃは導通状態となり、スイッチオン信号ＳＷＡがインアクティブになったとき、スイッチ１６ｃは非導通状態となる。なお、この場合、昇圧回路１３は、常に素子破壊電圧Ｖｄｓを生成するものであってもよい。
【００５６】
本変形例では、昇圧回路１３は、制御回路１２からスイッチオン信号ＳＷＡが出力される前から素子破壊電圧Ｖｄｓを生成するものであってもよい。その場合、制御回路１２からスイッチオン信号ＳＷＡが出力されると、素子破壊電圧Ｖｄｓは、直ちにスイッチ１６ｃおよびダイオード１５を経て、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上に印加される。従って、制御信号ＣＳ１，ＣＳ２，ＣＳ３の電圧は、急激に高電圧に変化するため、その急激な変化により、フラッシュメモリチップ１１内の制御信号ＣＳ１，ＣＳ２，ＣＳ３の入力回路が破壊されやすくなる。
【００５７】
なお、以上の点を除けば、図５に示したＳＳＤ装置１ｃの作用および効果は、図４に示したＳＳＤ装置１ｂの作用および効果とほとんど同じであるので、その繰り返しとなる説明を省略する。
【００５８】
＜第３の実施形態＞
図６は、本発明の第３の実施形態に係るＳＳＤ装置１ｄの構成の例を示した図である。なお、この第３の実施形態に係るＳＳＤ装置１ｄの構成は、次の２点において第１の実施形態に係るＳＳＤ装置１（図１参照）と相違している。
【００５９】
（１）昇圧回路１３から出力される素子破壊電圧Ｖｄｓは、それぞれ独立のダイオード１５を経由して、制御信号ＲＥの信号線上の点Ｐだけでなく、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上の点Ｐ１，Ｐ２，Ｐ３にも印加される。
（２）独立のダイオード１４は、制御信号ＲＥの信号線上の点Ｐと制御回路１２の制御信号ＲＥの出力端子との間だけではなく、制御信号ＣＳ１，ＣＳ２，ＣＳ３の信号線上の点Ｐ１，Ｐ２，Ｐ３と制御回路１２の制御信号ＣＳ１，ＣＳ２，ＣＳ３の出力端子との間に設けられる。
【００６０】
この第３の実施形態に係るＳＳＤ装置１ｄの構成は、実質的には、前記した第１の実施形態に係るＳＳＤ装置１（図１参照）および第２の実施形態に係るＳＳＤ装置１ｂ（図２参照）を組み合わせたものである。従って、その分、フラッシュメモリチップ１１からデーを読み出せなくなる確実性が増大する効果を期待することができる。なお、その他の作用および効果は、第１の実施形態および第２の実施形態とほとんど同じになるので、その繰り返しの説明を省略する。
【００６１】
＜第４の実施形態＞
図７は、本発明の第４の実施形態に係るＳＳＤ装置１ｅの構成の例を示した図である。なお、この第４の実施形態に係るＳＳＤ装置１ｅの構成は、人手で操作可能な廃棄ボタン１７および廃棄保護スイッチ１８が追加されている点で第１の実施形態に係るＳＳＤ装置１（図１参照）と相違している。
【００６２】
廃棄ボタン１７は、ＳＳＤ装置１ｅのユーザ又は廃棄業者がＳＳＤ装置１ｅを廃棄するときに押下する。廃棄ボタン１７が押下されると、制御回路１２は、昇圧回路１３に昇圧指示信号ＢＳを出力して、昇圧回路１３から制御信号ＲＥの信号線上の点Ｐに素子破壊電圧Ｖｄｓを印加する。その結果、フラッシュメモリチップ１１内の制御信号ＲＥの入力回路が破壊されるので、フラッシュメモリチップ１１から記憶されていたデータを読み出すことができなくなる。従って、ＳＳＤ装置１ｅに記憶されていた情報の漏えいは、実質的に防止される。
【００６３】
この廃棄ボタン１７を設けたことにより、ＳＳＤ装置１ｅをホストコンピュータ２に接続しなくても、例えば、ＡＣアダプタなどの電源回路３から電源電圧Ｖｄｄが供給されていれば、人手でフラッシュメモリチップ１１に記憶されているデータの読み出しをできなくすることが可能になる。よって、ＳＳＤ装置１ｅのユーザは、極めて簡単な操作で、その記憶内容の情報漏洩を防止した上で、安全にＳＳＤ装置１ｅを廃棄することができる。
【００６４】
なお、以上のように簡単な操作でＳＳＤ装置１ｅのフラッシュメモリチップ１１からの読み出しができなくなるとすると、ユーザによる誤操作対策もしておく必要がある。そこで、本実施形態では、廃棄ボタン１７は、ＳＳＤ装置１ｅの収納筐体の一部に形成された細い貫通孔内に設けられ、例えば、針などの部材をその貫通項に挿入しなければ、廃棄ボタン１７を押下できないようにしておく。あるいは、廃棄ボタン１７を、通常の力では割れないクラッカープレートを押し割って押下するようなボタンにしておく。
【００６５】
さらに、廃棄ボタン１７の他に廃棄保護スイッチ１８を設けておいてもよい。この廃棄保護スイッチ１８は、通常時はオン状態にあるとする。そして、この廃棄保護スイッチ１８がオフ状態されていない限り、廃棄ボタン１７が押下されても、制御回路１２は、昇圧回路１３に昇圧指示信号ＢＳを出力しないものとする。同様に、廃棄保護スイッチ１８がオフ状態にされていない場合には、制御回路１２は、ホストコンピュータ２からの昇圧指令を受けても、昇圧回路１３に昇圧指示信号ＢＳを出力しないものとする。従って、廃棄保護スイッチ１８は、ユーザの廃棄ボタン１７の誤操作の防止だけではなく、ホストコンピュータ２からの昇圧指令の誤出力の防止にも有効である。
【００６６】
ここで、あるケースとして、ホストコンピュータ２に複数のＳＳＤ装置１ｅが接続されていることを想定する。ここで、廃棄しようとするＳＳＤ装置１ｅの廃棄保護スイッチ１８をオフ状態にし、廃棄しないＳＳＤ装置１ｅの廃棄保護スイッチ１８をオン状態のままとする。この場合には、ホストコンピュータ２のユーザは、廃棄しようとするＳＳＤ装置１ｅに対し、安全に昇圧指令を出力し、その廃棄を指示することができる。すなわち、ユーザのホストコンピュータ２の誤操作により、廃棄しないＳＳＤ装置１ｅを誤って廃棄することが防止される。
【００６７】
また、本実施形態においては、第１の実施形態と同様に、制御回路１２は、フラッシュメモリチップ１１に素子破壊電圧Ｖｄｓを印加後も正常に動作し、さらに、フラッシュメモリチップ１１から読み出したデータにおける誤り有無を検査することができる。そこで、ＳＳＤ装置１ｅにさらに発光ダイオードなどを設け、フラッシュメモリチップ１１から読み出した全てのページデータについて誤り検査訂正符号による検査を実施する。そして、その検査で誤り有りと判定された場合には、その発光ダイオードを点灯するようにしてもよい。これにより、ユーザは、フラッシュメモリチップ１１からのデータが正常に読み出しできなくなったこと、すなわち、ＳＳＤ装置１ｅからのデータ読み出し機能が破壊されたか否かを容易に確認することができる。また、スピーカやブザーなどを設け、音によってデータ読み出し機能が破壊されたか否かを容易に確認する構成としてもよい。
【００６８】
＜第５の実施形態＞
図８は、本発明の第５の実施形態に係るＳＳＤ装置１ｆの構成の例を示した図である。なお、この第５の実施形態に係るＳＳＤ装置１ｆの構成は、次の２点において図１に示したＳＳＤ装置１と相違している。
【００６９】
（１）制御回路１２の制御信号ＲＥの出力端子と素子破壊電圧Ｖｄｓが印加される点Ｐとの間には、ダイオード１４（図１参照）ではなく、ＦＥＴスイッチ１９が設けられている。なお、ＦＥＴスイッチ１９は、ＭＯＳ型でも接合型でもよいが、図８ではＮチャネルのＭＯＳ型として描かれている。また、ＦＥＴスイッチ１９のドレイン−ソース耐圧は、素子破壊電圧Ｖｄｅよりも大きいものとする。なお、この場合、制御信号ＲＥの信号線をプルダウンするプルダウン抵抗Ｒは不要である。
（２）ＦＥＴスイッチ１９を駆動するインバータ回路２０が追加されている。なお、インバータ回路２０は、昇圧指示信号ＢＳがインアクティブのとき、ＦＥＴスイッチ１９をオン状態にするのに十分な電圧を出力できるものとする。
【００７０】
本実施形態では、制御回路１２から出力される昇圧指示信号ＢＳがインアクティブなとき、ＦＥＴスイッチ１９がオン状態すなわち導通状態となる。従って、制御回路１２から出力される制御信号ＲＥは、ＦＥＴスイッチ１９を通過し、フラッシュメモリチップ１１の入力端子に到達する。また、このときには、昇圧回路１３が動作しないため、素子破壊電圧Ｖｄｅが制御信号ＲＥの信号線上の点Ｐに印加されることはない。
【００７１】
一方、制御回路１２から出力される昇圧指示信号ＢＳがアクティブになると、ＦＥＴスイッチ１９がオフ状態すなわち非導通状態となる。そのため、素子破壊電圧Ｖｄｅが印加される制御信号ＲＥの信号線上の点Ｐと制御回路１２の制御信号ＲＥの出力端子との間が電気的に切断された状態となる。従って、制御回路１２の出力端子に素子破壊電圧Ｖｄｅが印加されることはないので、制御回路１２が素子破壊電圧Ｖｄｅにより破壊されることはない。
【００７２】
なお、以上の点を除けば、図８に示したＳＳＤ装置１ｆの作用および効果は、図１に示したＳＳＤ装置１の作用および効果とほとんど同じであるので、以下、繰り返しとなる説明を省略する。
【００７３】
＜第５の実施形態の変形例＞
図９は、本発明の第５の実施形態の変形例に係るＳＳＤ装置１ｇの構成の例を示した図である。なお、この変形例に係るＳＳＤ装置１ｇの構成は、次の２点において図８に示したＳＳＤ装置１ｆと相違している。
【００７４】
（１）昇圧回路１３から出力される素子破壊電圧Ｖｄｓが導通する配線は、ダイオード１５ではなく、ＦＥＴスイッチ１９ａを経由して制御信号ＲＥの信号線上の点Ｐに接続されている。なお、ＦＥＴスイッチ１９ａは、ＭＯＳ型でも接合型でもよいが、図９ではＮチャネルのＭＯＳ型として描かれている。また、ＦＥＴスイッチ１９ａのドレイン−ソース耐圧は、素子破壊電圧Ｖｄｅよりも大きいものとする。
（２）制御回路１２は、昇圧回路１３に対し昇圧指示信号ＢＳ（図８参照）を出力するのではなく、ＦＥＴスイッチ１９ａに対しスイッチオン信号ＳＷＡを出力する。ここで、スイッチオン信号ＳＷＡがアクティブになったとき、ＦＥＴスイッチ１９ａは導通状態となり、スイッチオン信号ＳＷＡがインアクティブになったとき、ＦＥＴスイッチ１９ａは非導通状態となる。なお、この場合、昇圧回路１３は、常に素子破壊電圧Ｖｄｓを生成するものであってもよい。
【００７５】
この実施形態の変形例は、第５の実施形態に係るＳＳＤ装置１ｆ（図８参照）を第１の実施形態の変形例に係るＳＳＤ装置１ａ（図２参照）に適用したものといえるが、ここでは、図２で示されているダイオード１５は省略されている。その場合でも、スイッチオン信号ＳＷＡがインアクティブのときには、ＦＥＴスイッチ１９ａが非導通状態となるため、昇圧回路１３が動作しない場合であっても、制御信号ＲＥの電圧変動が昇圧回路１３に伝達されることはない。
【００７６】
なお、以上の点を除けば、図９に示したＳＳＤ装置１ｇの作用および効果は、図８に示したＳＳＤ装置１ｆの作用および効果とほとんど同じであるので、以下、繰り返しとなる説明を省略する。
【００７７】
また、さらなる変形例として、図８および図９で説明した第５の実施形態に係るＳＳＤ装置１ｆおよびその変形例に係るＳＳＤ装置１ｇにおいて、ＦＥＴスイッチ１９，１９ａに代えて、機械的に動作するリレーなどのスイッチを用いたものであってもよい。
【００７８】
なお、本発明は、以上に説明した実施形態および変形例に限定されるものではなく、さらに、様々な変形例が含まれる。例えば、前記した実施形態および変形例は、本発明を分かり易く詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態や変形例の構成の一部を、他の実施形態や変形例の構成に置き換えることが可能であり、さらに、ある実施形態や変形例の構成に他の実施形態や変形例の構成を加えることも可能である。
【符号の説明】
【００７９】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ  ＳＳＤ装置（不揮発性半導体メモリ記憶装置）
２      ホストコンピュータ
３      電源回路
１１    フラッシュメモリチップ（不揮発性半導体メモリチップ）
１２    制御回路
１３    昇圧回路
１４    ダイオード（第１のダイオード）
１５    ダイオード（第２のダイオード）
１６，１６ｃ  スイッチ
１７    廃棄ボタン
１８    廃棄保護スイッチ
１９    ＦＥＴスイッチ（第１のスイッチ）
１９ａ  ＦＥＴスイッチ（第２のスイッチ）
２０    インバータ回路
２１    インターフェースケーブル
Ｒ      プルダウン抵抗
Ｖｄｄ  電源電圧
Ｖｄｓ  素子破壊電圧
ＣＮＴ  制御信号
ＲＥ    制御信号（第１の制御信号）
ＣＳ１，ＣＳ２，ＣＳ３  制御信号（第２の制御信号）
ＢＳ，ＢＳ１，ＢＳ２，ＢＳ３  昇圧指示信号（素子破壊電圧印加指示信号）
ＳＷＡ  スイッチオン信号（素子破壊電圧印加指示信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006568461.tif 000008
【図８】
0006568461.tif 000009
【図９】
0006568461.tif 000010