(57)【要約】  振動子に接続される多数の端子に電気的接触を行うことなしに、低コストかつ耐圧違反なくＩＣ内送受信回路の不良をスクリーニングするためのテストを可能とする。  トランジスタをスイッチ素子とする送受分離スイッチ回路において、テスト時はゲートの電位を受信時よりも下げることで大振幅信号入力時のゲート−ソース間耐圧違反を避け、受信回路を破壊することなく内部信号ループバックテストを行う。
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【特許請求の範囲】
【請求項１】
振動子と、前記振動子に接続される送信回路と、前記振動子に接続される受信回路と、前記振動子と前記受信回路の間に配置される送受分離スイッチを備え、
前記送受分離スイッチは２つのトランジスタ素子を備え、
前記２つのトランジスタ素子のゲート、ソースが互いに接続され、
前記２つのトランジスタの共通ゲート、共通ソース間の電圧Ｖｇｓを浅くするためのゲート電位降圧回路を備え、
前記送信回路にテスト信号を入力し、前記送信回路から前記受信回路へ前記テスト信号をループバックさせる際には、前記トランジスタ素子のゲート電位を降圧することで、前記トランジスタ素子のゲート−ソース間耐圧に違反しない前記共通ゲート、共通ソース間の電圧Ｖｇｓを保ちつつ、前記テスト信号を通過させることを特徴とする超音波探触子。
【請求項２】
請求項１において、
前記ゲート電位降圧回路は、少なくとも２つの抵抗素子を備え、
電源電圧と前記２つの抵抗素子の分圧比により、前記共通ゲート−共通ソース間の電圧Ｖｇｓが設定されることを特徴とする超音波探触子。
【請求項３】
請求項１において、
前記ゲート電位降圧回路は、１つまたは直列接続された複数のダイオード素子と、該ダイオードに流す電流を得るための抵抗または電流源を備え、
電源電圧と前記ダイオードの順方向電圧により、前記共通ゲート−共通ソース間電圧Ｖｇｓが設定されることを特徴とする超音波探触子。
【請求項４】
請求項１において、
前記ゲート電位降圧回路は、１つまたは複数の、ドレイン−ゲート間を接続したダイオード接続トランジスタと、前記ダイオード接続トランジスタに流す電流を得るための抵抗または電流源を備え、
電源電圧と前記ダイオード接続トランジスタのゲート−ソース間電圧により、前記共通ゲート−共通ソース間電圧Ｖｇｓが設定されることを特徴とする超音波探触子。
【請求項５】
請求項１において、
前記送受分離スイッチのスイッチ出力に出力側トランジスタが接続され、
前記出力側トランジスタの接続先は０ＶのＧＮＤ、またはスイッチオン状態で入力に印加される信号の中心電圧に相当する電源であり、
前記スイッチ出力を、前記ＧＮＤ、または中心電圧に相当する電源に対して前記出力側トランジスタを介して短絡することで、前記送受分離スイッチのオン抵抗と前記出力側トランジスタのオン抵抗で、前記送受分離スイッチの入力信号の電圧を分圧し、信号振幅を減衰することを特徴とする超音波探触子。
【請求項６】
請求項５において、
前記出力側トランジスタは、
前記超音波探触子の受信時にはオフ状態で、前記送受分離スイッチのスイッチ入力信号を減衰させることなく通過させ、
前記超音波探触子の送信時にはオン状態で、前記スイッチ出力を低インピーダンスで前記ＧＮＤ、または中心電圧に相当する電源に接続して、前記送受分離スイッチのスイッチ出力信号の電圧変動を抑制し、
前記テスト信号をループバックさせる際にはオン状態となり、前記送受分離スイッチのオン抵抗と前記出力側トランジスタのオン抵抗で、前記スイッチの入力信号の電圧を分圧する、
というモードに応じた３つ以上の機能を奏するように設定可能であることを特徴とする超音波探触子。
【請求項７】
請求項１において、
前記２つのトランジスタ素子の共通ゲートの電位として３段階以上の電位を与え、
前記超音波探触子の受信時には前記ゲート−ソース間電圧Ｖｇｓを第１の電圧として低オン抵抗でオンさせ、
前記超音波探触子の送信時には前記ゲート−ソース間電圧Ｖｇｓを第２の電圧としてスイッチオフ状態とし、
前記テスト信号をループバックさせる際には、前記第１の電圧と第２の電圧の間のゲート−ソース間電圧Ｖｇｓを与え、前記低オン抵抗より高い高オン抵抗でオンした状態となり、
モードに応じた３段階以上の複数の状態を取ることを特徴とする超音波探触子。
【請求項８】
サブアレイと、該サブアレイからの出力を加算する加算回路と、該加算回路からの出力を処理する本体装置を備える超音波診断装置であって、
前記サブアレイは、複数の振動子チャネルを含み、
前記振動子チャネルの其々は、
振動子と、前記振動子に接続される送信回路と、前記振動子に接続される受信回路と、送受分離スイッチを備え、
前記送受分離スイッチはスイッチング素子としてトランジスタ素子を備え、
前記トランジスタのゲート−ソース間電圧Ｖｇｓを制御するための電位制御回路を有し、
前記振動子に前記送信回路からの信号を入力する送信時に、前記送受分離スイッチをオフ状態とする送信モードと、
前記振動子から前記受信回路に信号を入力する受信時に、前記送受分離スイッチをオン状態とする受信モードと、
前記電位制御回路により、前記トランジスタのゲート−ソース間電圧Ｖｇｓを、前記送信モード時と前記受信モード時とは異なる電位に設定するテストモードを備える、
超音波診断装置。
【請求項９】
請求項８において、
前記テストモード時には、前記送信回路により、送信電圧をＢモードよりも下げた連続波ドプラモードの送信を行うことを特徴とする超音波診断装置。
【請求項１０】
請求項８において、
前記テストモード時には、前記送信回路、前記送受分離スイッチ、前記受信回路を通過したテスト信号を、前記本体装置に伝送し、
前記本体装置で伝送された信号を期待パタンと比較する超音波診断装置。
【請求項１１】
請求項８において、
前記サブアレイを複数含んでなる超音波探触子を備え、
前記テストモード時には、前記送信回路、前記送受分離スイッチ、前記受信回路を通過したテスト信号を、前記超音波探触子内で期待パタンと比較する超音波診断装置。
【請求項１２】
請求項８において、
前記テストモード時に、前記送信回路、前記送受分離スイッチ、前記受信回路を通過したテスト信号を期待パタンと比較判定する判定器を備え、
前記判定器は、
前記通過したテスト信号の電圧信号の周波数を期待値と比較する超音波診断装置。
【請求項１３】
請求項８において、
前記テストモード時に、前記送信回路、前記送受分離スイッチ、前記受信回路を通過したテスト信号を期待パタンと比較判定する判定器を備え、
前記判定器は、
前記通過したテスト信号の電圧を所定の参照電位と比較するアナログ比較器２個以上から構成され、
それぞれのアナログ比較器に入力される参照電位は異なり、
所定の時間内に前記電圧が前記の２つの参照電位のうち高い参照電位を横切ってトグルした回数、すなわち高い閾値でスライスした場合の信号の周波数、
および、
所定の時間内に前記電圧が前記の２つの参照電位のうち低い参照電位を横切ってトグルした回数、すなわち低い閾値でスライスした場合の信号周波数、
の両方を期待値と比較することにより、高い参照電位以上の電圧レベルおよび低い参照電位以下の電圧レベルに前記電圧が到達し、参照電位の差以上の振幅をもって前記テスト信号が所定の周波数でトグルしていることを判定する超音波診断装置。
【請求項１４】
振動子と、前記振動子に接続される送信回路と、前記振動子に接続される受信回路と、前記振動子と前記受信回路の間に配置される送受分離スイッチを備える超音波探触子のテスト方法であって、
前記送受分離スイッチは２つのトランジスタ素子を備え、前記２つのトランジスタ素子のゲート、ソースを互いに接続した構成であり、
前記振動子を前記送信回路で駆動する送信時に、前記送受分離スイッチをオフ状態とする送信モードと、
前記振動子からの信号を前記受信回路に入力する受信時に、前記送受分離スイッチをオン状態とする受信モードと、
前記２つのトランジスタの共通ゲート、共通ソース間の電圧Ｖｇｓを、前記送信モード時と前記受信モード時の中間に設定するテストモードを備える、
超音波探触子のテスト方法。
【請求項１５】
前記２つのトランジスタの共通ゲート、共通ソース間にかかる電圧を分圧あるいは電圧降下させることにより、前記電圧Ｖｇｓを変更し、前記３つのモードを遷移させる、請求項１４記載の超音波探触子のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波診断装置の構成要素である超音波探触子に搭載されて、高耐圧デバイスで構成される送信回路が出力する高圧信号から、低圧デバイスで構成される受信回路を分離し保護するための受信送受分離スイッチの動作方法に関する。特に、超音波探触子内部で送信回路から受信回路にループバックされた信号を用いて振動子毎の送信回路および受信回路を試験するテスト方法を実現する技術に関するものである。
【背景技術】
【０００２】
超音波診断装置は人体に非侵襲で安全性の高い医療診断機器であり、Ｘ線診断装置、ＭＲＩ（Ｍａｇｎｅｔｉｃ  Ｒｅｓｏｎａｎｃｅ  Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さい。また、超音波探触子を体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置であることから、今日の医療において重要な役割を果たしている。【０００３】
超音波診断装置においては、超音波探触子に内蔵されている複数の振動子それぞれに高電圧の駆動信号を供給することで、超音波を被検体内に送信する。被検体内において生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波探触子が受信した反射波に基づいて画像を生成する。【０００４】
超音波探触子に内蔵されているそれぞれの振動子に高電圧の駆動信号を供給する送信回路は、数十〜百数十Ｖｐｅａｋ  ｔｏ  ｐｅａｋの高圧信号を生成できるように高耐圧のデバイスで構成される。通常、高耐圧ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）といったドレインとゲート間の電界強度を緩和する構造のデバイスが使用され、ドレイン−ゲート間のドリフト領域の確保のために非常に大きな面積を要する。このため、送信回路をシリコン上に集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として実現する場合、大きな面積を要する。【０００５】
一方で、被検体内生体組織からの反射波は生体内での減衰や拡散の影響を受けるため、各振動子で音響−電気変換された受信信号の振幅は非常に微小であり、これを増幅して信号処理する受信回路は低雑音、低消費電力、小面積のために低圧デバイスで構成される。【０００６】
ここで、超音波探触子内のそれぞれの振動子は、同一の素子が電気−音響と音響−電気の両方を行うトランスデューサであり、同一の素子に高電圧を供給する送信回路と微弱な受信信号を受ける受信回路の両方が接続されることになる。このとき、送信回路が高電圧の駆動信号を振動子に供給した場合に低圧デバイスで構成される受信回路が電気的に破壊されないよう、振動子と受信回路の間にスイッチを挿入することが通常行われる。このスイッチを送受分離スイッチと呼ぶ。【０００７】
送受分離スイッチは、送信時にはスイッチオフ状態となり、送信回路が生成する高電圧の駆動信号から受信回路を分離して電気的破壊を防ぐ。受信時にはスイッチオン状態となり、振動子からの微弱な受信信号を低損失で通過させる役割をもつ。以上の役割から、送受分離スイッチには高電圧信号に耐えうる電気的特性が求められ、高耐圧デバイスで構成する必要がある。【０００８】
近年、３次元立体画像を得られる超音波診断装置が開発されてきており、３次元立体画像から任意の断面を特定して断層像を得ることで、検査効率を向上させることが出来る。３次元の撮像のためには、超音波探触子内の振動子を、従来の１次元配列から２次元配列とする必要があり、振動子数が従来の超音波探触子に対して２乗で増加する。この場合に、超音波探触子と本体装置を接続するケーブルの本数を２乗で増やすことは事実上不可能であるため、超音波探触子内で整相加算して本数を減らした受信信号を本体装置にケーブルを介して転送する必要がある。このような超音波探触子内での整相加算を実現するには、送受信と整相加算の機能をビームフォーマーＩＣとして実現し、ＩＣ内には振動子毎に送受信回路を配置して振動子と電気的に１対１で接続されるパッドを用意し、これらと別に整相加算後の出力を本体装置に送るための周辺パッドを用意することになる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】公開番号    ＵＳ  ２０１４／００８４９９７  Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図６はビームフォーマーＩＣの一例を示す斜視図である。１００はシリコンウェハまたはICチップ、２００は図示されていない振動子に接続される振動子接続パッド、３００は本体装置インタフェースなどに接続される周辺パッドである。【００１１】
このようなＩＣを、完成シリコンウェハ、あるいはシリコンウェハをダイシングしたチップの状態で電気的にテストし、不良チップをスクリーニングしようとすれば、振動子毎に用意された多数のパッドにプローブを当ててテスタと接続する必要がある。しかしながら、図６のように２次元配列された数千個あるいは１万個以上という多数のパッドに同時に多数のプローブを当てることは困難である。このため、振動子毎の送受信回路のテストは、ＩＣ内で送信回路から受信回路に信号をループバックすることで行うことが望まれる。このような内部信号ループバックテストの場合、本体装置と接続される数百個程度の周辺パッドにプローブを当ててテスタと接続すればよく、振動子毎に用意された数千個あるいは１万個以上のパッドにプローブを当てる必要がなくなる。【００１２】
以上より、振動子毎に配置された送受信回路の内部信号ループバックテストを振動子１チャネル毎に行うことが超音波探触子の大きな課題である。送信回路から受信回路に内部信号ループバックを行うにあたって、送信回路が生成する高電圧の信号は振幅が大きいために、そのままオン状態の送受分離スイッチを通過させた場合には、送受分離スイッチ内の高耐圧でない部分、および後段の低圧デバイスで構成される受信回路が電気的に破壊されてしまう。このような破壊を防ぐには、送受分離スイッチを通常の送信状態とも通常の受信状態とも異なる第３の状態で動作させ、送受分離スイッチ内の耐圧違反を防ぎ、内部でループバックされた信号を送受分離スイッチにより減衰させることで後段の受信回路に入力される信号振幅を制限することが必要となる。【００１３】
このような内部信号ループバックテストが可能な技術が特許文献１により提案されている。【００１４】
図１４は、本発明の課題の理解のために、特許文献１の図７を発明者の視点で描き直したものである。【００１５】
図１４はトリプルウェル上のＭＯＳを用いた送受分離スイッチに関する。１４０１は信号の送受信用のプロセッサ、１４０２は送信回路、１４０３は送信用のパワーアンプである。ＲＦＩＯは送受信用の端子である。受信側は、１４０４と１４０５は送受分離スイッチ、１４０６は減衰器、１４０７と１４０８はアンプ、１４０９は受信回路である。【００１６】
図１４の例においては、通常の受信は、損失の少ない送受分離スイッチ１４０４出力を低雑音増幅器（ＬＮＡ：Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）０（１４０７）で増幅する動作となっており、内部信号ループバックキャリブレーション時には送受分離スイッチ１４０５後段の減衰器１４０６を通過させたＬＮＡ１（１４０８）の信号パスで受信を行うことで、受信回路１４０９の破壊を避けている。【００１７】
本構成により、受信時には低損失のスイッチを用いて低雑音の受信器を構成でき、内部信号ループバックキャリブレーション時には減衰器により信号振幅を制限して受信回路の破壊を防ぐことができる。【００１８】
しかしながら、実際の受信動作に用いられるＬＮＡ０のテストにより不良をスクリーニングするという目的においては、内部信号ループバック時にもＬＮＡ０で増幅する信号パスを選択する必要がある。ＬＮＡ１で増幅する信号パスでＬＮＡ１の動作をテストしても、ＬＮＡ０のテストを行ったことにはならない。また、ＬＮＡ０の前段に減衰器を配置してＬＮＡ０が破壊されないような構成とし、内部信号ループバックテストを行おうとすれば、減衰器が信号パスに直列に挿入されるため、通常の受信動作時の損失、雑音指数の増加が避けられない。さらに、図１４の構成は、通常受信と内部信号ループバック用の信号２パス分の回路を用意する必要があり、回路面積が増加する問題もある。【００１９】
このような点から、不良チップのスクリーニングというテストの目的においては、実際の送受信動作を担う回路そのものを動作させ、かつデバイスを破壊しないような内部信号ループバックテストを行う必要がある。【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。送信時にはスイッチオフ状態となり、送信回路の生成する高電圧の駆動信号から受信回路を分離して電気的破壊を防ぎ、受信時にはスイッチオン状態となり、振動子からの微弱な受信信号を低損失で通過させる送受分離スイッチ回路において、送信回路から受信回路への内部信号ループバックテスト時には、通常の受信時よりもスイッチを構成する高耐圧ＭＯＳのゲート−ソース間電圧Ｖｇｓを浅くする。さらに好ましくは、スイッチ出力と０ＶＧＮＤあるいは所定の電源間に低圧ＭＯＳを接続し、内部信号ループバックテスト時にオンさせる。【００２２】
以上により、広く公知である高耐圧ＭＯＳ２個のゲート、ソースを互いに接続した基本スイッチ回路を用いて、送信回路からの信号振幅の大きいループバック信号を受けてもゲート−ソース間耐圧違反とならない回路動作を実現でき、さらに送受分離スイッチのオン抵抗と前記スイッチ出力とＧＮＤ間の低圧ＭＯＳオン抵抗で信号を分圧し、減衰させることができるため、後段の低圧デバイスで構成された受信回路を破壊することなく、送受信回路の内部信号ループバックテストが可能となる。【００２３】
受信信号パスに減衰器を設けることなく、送受分離スイッチに信号減衰の機能を持たせることで、特許文献１のような通常受信の信号パスと内部信号ループバック時の信号パスを分ける必要がなくなり、実際の送受信動作を行う送受信回路そのものの動作を内部信号ループバックによりテストすることが可能となる。また、受信時と内部信号ループバックテスト時で送受分離スイッチを構成するＭＯＳのゲート−ソース間電圧Ｖｇｓを変えることにより、受信時にはＶｇｓを最大耐圧付近までバイアスして低オン抵抗、すなわち低損失、低雑音の受信回路を実現でき、一方で内部信号ループバックテスト時には耐圧を確保してデバイスを破壊しないという、高い受信性能と高いテスタビリティの両立が可能となる。【００２４】
本発明の他の一側面は、振動子と、振動子に接続される送信回路と、振動子に接続される受信回路と、振動子と受信回路の間に配置される送受分離スイッチを備える超音波探触子である。送受分離スイッチは２つのトランジスタ素子を備え、２つのトランジスタ素子のゲート、ソースが互いに接続される。２つのトランジスタの共通ゲート、共通ソース間の電圧Ｖｇｓを浅くするためのゲート電位降圧回路を備え、送信回路にテスト信号を入力し、送信回路から受信回路へテスト信号をループバックさせる際には、トランジスタのゲート電位を降圧することで、トランジスタのゲート−ソース間耐圧に違反しない前記共通ゲート、共通ソース間の電圧Ｖｇｓを保ちつつ、テスト信号を通過させる。【００２５】
トランジスタのゲート電位を制御するためには、例えば、電源電圧（あるいはスイッチの入力信号の電圧）を抵抗により分圧することが考えられる。あるいは、ダイオードやダイオード接続のトランジスタ等を利用した電圧降下の手法が採用できる。これらの制御を、テスト信号のループバックと関連付けて行うことで、送受信モードに加えてテストモードを実現できる。【００２６】
さらに好ましい具体例としては、送受分離スイッチのスイッチ出力に出力側トランジスタが接続され、出力側トランジスタの接続先は０ＶのＧＮＤ、またはスイッチオン状態で入力に印加される信号の中心電圧に相当する電源とする。そして、スイッチ出力を、ＧＮＤ、または中心電圧に相当する電源に対して出力側トランジスタを介して短絡することで、送受分離スイッチのオン抵抗と出力側トランジスタのオン抵抗で、送受分離スイッチの入力信号の電圧を分圧し、信号振幅を減衰させる。【００２７】
本発明の他の側面は、サブアレイと、サブアレイからの出力を加算する加算回路と、加算回路からの出力を処理する本体装置を備える超音波診断装置である。サブアレイは、複数の振動子チャネルを含み、振動子チャネルの其々は、振動子と、振動子に接続される送信回路と、振動子に接続される受信回路と、送受分離スイッチを備える。送受分離スイッチはスイッチング素子としてトランジスタ素子を備え、トランジスタのゲート−ソース間電圧Ｖｇｓを制御するための電位制御回路を有し、振動子に送信回路からの信号を入力する送信時に、送受分離スイッチをオフ状態とする送信モードと、振動子から受信回路に信号を入力する受信時に、送受分離スイッチをオン状態とする受信モードと、電位制御回路により、トランジスタのゲート−ソース間電圧Ｖｇｓを、送信モード時と受信モード時とは異なる電位に設定するテストモードを備える。【００２８】
本発明の他の側面は、振動子と、振動子に接続される送信回路と、振動子に接続される受信回路と、振動子と受信回路の間に配置される送受分離スイッチを備える超音波探触子のテスト方法である。送受分離スイッチは２つのトランジスタ素子を備え、２つのトランジスタ素子のゲート、ソースを互いに接続した構成であり、振動子を送信回路で駆動する送信時に、送受分離スイッチをオフ状態とする送信モードと、振動子からの信号を受信回路に入力する受信時に、送受分離スイッチをオン状態とする受信モードと、２つのトランジスタの共通ゲート、共通ソース間の電圧Ｖｇｓを、送信モード時と受信モード時の中間に設定するテストモードを備える。
【発明の効果】
【００２９】
送受分離スイッチ内で耐圧を確保しながら信号を減衰して出力し、後段の低圧受信回路を破壊しないような内部信号ループバックテスト方法を実現する。【００３０】
上記した以外の課題、構成、及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態の一例として、抵抗分圧で高耐圧ＮＭＯＳのＶｇｓを生成する回路構成を示した回路図である。
【図２】実施例１として、図１の抵抗分圧に代えて、直列の順方向ダイオードにより高耐圧ＮＭＯＳのＶｇｓを生成する回路構成を示した回路図である。
【図３】実施例２として、図１の抵抗分圧に代えて、ドレイン−ゲート間を接続したダイオード接続ＮＭＯＳの直列により高耐圧ＮＭＯＳのＶｇｓを生成する回路構成を示した回路図である。
【図４】図３の実施例中の理想スイッチを実際の素子で表現した回路構成を示した回路図である。
【図５】図４の実際の素子による回路構成の動作モードと制御信号の関係を表現した真理値表の表図である。
【図６】シリコンウェハ、あるいはダイシング後のチップの状態でのＩＣのテスト形態を示した斜視図である。
【図７】本発明が適用される超音波診断装置のシステム構成例を示したブロック図である。
【図８】本発明が適用される超音波探触子内ＩＣのサブアレイ構成例を示したブロック図である。
【図９】本発明が適用される超音波探触子内ＩＣのサブアレイにおいて、ＩＣ内で内部信号ループバックテストの結果を判定する判定器を備えた構成例を示したブロック図である。
【図１０】内部ループバック信号の周波数からテストの結果を判定する判定器の動作原理を示したタイミングチャート図である。
【図１１】内部ループバック信号の周波数からテストの結果を判定する判定器の回路構成を示した回路図である。
【図１２】内部ループバック信号の周波数と振幅の両方を判定する判定器の動作原理を示したタイミングチャート図である。
【図１３】内部ループバック信号の周波数と振幅の両方を判定する判定器の回路構成を示したブロック図である。
【図１４】特許文献１の図７を発明者の視点で描き直したブロック図である。
【図１５】本発明が適用される超音波探触子内ＩＣのサブアレイ構成例を示したブロック図である。
【発明を実施するための形態】
【００３２】
以下、実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００３３】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
【００３４】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００３５】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００３６】
図１に本発明の実施例の構成を示す。図１のＭＮ０とＭＮ１からなるゲートとソースを互いに接続にした２個の高耐圧ＮＭＯＳ（ＮチャンネルエンハンスメントタイプMOSFET（metal-oxide-semiconductor field-effect transistor））直列の基本スイッチ回路は広く公知の回路として知られている。特に制限されないが、図１のスイッチ入力ＳＷＩＮ、スイッチ出力ＳＷＯＵＴには、０ＶのＧＮＤに対して抵抗を介して接続されるなどにより、図１の構成の外部で電位が決められているものとする。
【００３７】
ここで図１中の丸で囲んだＭＮ０、ＭＮ１は高耐圧ＭＯＳである。一般に、高耐圧ＭＯＳには、ＬＤＭＯＳといったドレインとゲート間の電界強度を緩和する構造のデバイスが使用され、ドレイン−ゲート間のドリフト領域の確保のために非常に大きな面積を要する。ＬＤＭＯＳはソースとドレインが非対称の構造を有し、ソースとバルクは接続されている。ドレイン−ゲート間、およびドレイン−ソース間は数十Ｖあるいは１００Ｖ以上といった高電圧に耐えうる構造になっているが、ゲート−ソース間にはたとえば５Ｖといった低い電圧しか印加できない。図１中で、たとえばＭＮ０の記号の左側の線を太くしてあるが、これは左側が構造上のドレインであり電界を緩和するドリフト領域が存在することを表している。
【００３８】
図１のスイッチＳＷ０がオン、ＳＷ１がオフ、ＳＷ２がオンの場合、ＳＷＩＮとＳＷＯＵＴの電位が外部から０Ｖに決まっているとすれば、共通ゲートＣＧの電位ＶＣＧはＶｄｄと等しくなり、ＭＮ０、ＭＮ１のゲート−ソース間電圧はＶｄｄとなる。ＭＮ２は、送受分離スイッチのスイッチ出力に接続されたトランジスタである。このトランジスタは、低圧トランジスタでよい。トランジスタＭＮ２の接続先は０ＶのＧＮＤ、またはスイッチオン状態で入力に印加される信号の中心電圧に相当する電源である。このように、スイッチ出力をＧＮＤまたは中心電圧に相当する電源に対して、トランジスタＭＮ２を介して短絡することで、スイッチのオン抵抗とトランジスタＭＮ２のオン抵抗で、送受分離スイッチの入力信号電圧が分圧され、信号振幅が減衰する。すなわち、ＶＳＳＨＴをローレベルに下げてＭＮ２をオフさせ、ＭＮ０、ＭＮ１のＶｇｓ＝ＶＣＧ＝Ｖｄｄの状態を受信動作に割り当て、ＭＮ０、ＭＮ１のゲート−ソース間電圧Ｖｇｓを耐圧付近まで深く印加することにより、送受分離スイッチとして低いオン抵抗を実現でき、低損失、低雑音の受信性能を得ることができる。
【００３９】
一方で、スイッチＳＷ０がオン、ＳＷ１がオフ、ＳＷ２がオフの場合、共通ゲートＣＧの電位ＶＣＧはＶｄｄをＲ０とＲ１で分圧した電位となり（数１）となる。
【数１】
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【００４０】
このＶＣＧがＭＮ０、ＭＮ１のＶｇｓとして印加され、ＭＮ０、ＭＮ１は受信時よりも浅く、高抵抗でオンする。この状態を内部信号ループバックテストのモードに割り当てる。
【００４１】
受信状態で送信回路から大振幅のパルス信号が送受分離スイッチに入力された場合、たとえばＭＮ０、ＭＮ１のゲート−ソース間耐圧が６Ｖで、Ｖｄｄが５Ｖであった場合、パルス信号のローレベルとして−２Ｖが入力されれば、共通ソースＣＳの電位ＶＣＳは−２Ｖとなるため、Ｖｇｓとして耐圧以上の７ＶがＭＮ０、ＭＮ１のゲート−ソース間に印加されてしまい、ＭＮ０、ＭＮ１は破壊されてしまう。しかしながら、ＳＷ２をオフさせた状態ではＶｇｓはＶｄｄのＲ０、Ｒ１による分圧比で決まるため浅くなり、Ｒ０、Ｒ１の比を適切に取ることによって送信回路からの−２Ｖを受けることが可能となる。たとえばＲ０＝Ｒ１であれば、送信回路から−２Ｖが入力されてもＶｇｓには７Ｖの半分の３．５Ｖしか印加されず、耐圧内で動作が可能となる。
【００４２】
さらには内部信号ループバックテスト時にＶＳＳＨＴをハイレベルとしてＭＮ２をオンさせておくことにより、ＭＮ０、ＭＮ１とＭＮ２で信号を分圧して減衰させることが出来る。ＭＮ＊のオン抵抗をＲＭＮ＊とし、入力信号電圧をＶＩＮ、出力信号電圧をＶＯＵＴとすれば（数２）となる。
【数２】
2016152375.tif 000004
【００４３】
ここで、図１のようにＳＷ２がオフしている内部信号ループバックテストモードの状態であれば、受信時よりもＭＮ０、ＭＮ１のＶｇｓが浅く、オン抵抗ＲＭＮ０、ＲＭＮ１が高いため、上式の分母を大きくして出力振幅をより下げることが出来る。
【００４４】
以上より、図１中のＳＷ０をオン、ＳＷ１をオフ、ＳＷ２をオフとした内部信号ループバックテストモードを用意し、ＭＮ０、ＭＮ１のＶｇｓを抵抗分圧により受信時よりも浅くすることでＭＮ０、ＭＮ１のオン抵抗を受信時よりも上げ、ＭＮ２をオンさせることによって、耐圧違反を起こすことなく、大振幅の内部ループバック信号を受けて、分圧により後段の低圧受信回路を破壊しない信号振幅に減衰させて出力させることが可能となる。また、送受分離スイッチ自身を減衰器として用いるため、特許文献１のように送受分離スイッチと別に減衰器を用意する必要がなく、さらには受信時と内部信号ループバックテスト時で同じ信号パスを用いるために、実際の受信動作に使用する受信回路そのものを対象としてテストを行うことが出来る。なお、送信時にはＳＷ０をオフ、ＳＷ１をオンとしてＭＮ０、ＭＮ１をオフさせ、送受分離スイッチとしてオフさせる。
【実施例１】
【００４５】
図２には、この発明に係る送受分離スイッチの一実施例が示されている。図１の形態においては、Ｒ０、Ｒ１の抵抗分圧によりＭＮ０、ＭＮ１のＶｇｓを抵抗分圧で生成する。このとき、Ｒ０、Ｒ１にはＶｄｄから電流が流れるため、たとえば消費電力をμＷオーダーに抑えるためにはＲ０、Ｒ１をＭΩオーダーの高抵抗とする必要があり、使用する半導体プロセスで用意されている抵抗種のシート抵抗にも依るが、抵抗の面積が大きくなる懸念がある。【００４６】
そこで図２に示す実施例１では、図１のＲ０に代えて順方向のダイオードＤ０、Ｄ１、Ｄ２、Ｄ３を用いる。ＳＷ０をオン、ＳＷ１をオフ、ＳＷ２をオフとすることにより内部信号ループバックテストモードとなり、このときダイオードの順方向電圧をＶｆとして、共通ゲートＣＧの電位は（数３）となる。
【数３】
2016152375.tif 000005
【００４７】
ＶＣＧはＶｄｄからダイオード４段のＶｆ分だけ下がることになる。なお、必要なＶＣＧに応じて順方向ダイオードの直列段数を調整すればよい。ダイオードに電流を流してＶｆを生成するため、抵抗Ｒ０あるいは電流源がＣＧ、ＣＳ間に必要となる。使用する半導体プロセスで、順方向で使用できる小面積のダイオードが用意されている場合は、図１の形態よりも本実施例のほうが回路面積を小さくすることができる可能性がある。
【実施例２】
【００４８】
図３には、この発明に係る送受分離スイッチの一実施例が示されている。図２の実施例１においては、共通ゲートＣＧの電位ＶＣＧをＶｄｄから下げるために順方向のダイオードを使用したが、半導体プロセスによっては、順方向で使用可能なダイオードは整流用に大電流を流すことを想定して設計されている場合があり、面積が大きいという懸念がある。【００４９】
そこで図３に示す実施例２では、実施例１のダイオードに代えて、ドレイン−ゲート間を接続したダイオード接続ＭＯＳを用いる。ＳＷ０をオン、ＳＷ１をオフ、ＳＷ２をオフとすることにより内部信号ループバックテストモードとなり、このときＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６のゲート−ソース間電圧をＶｇｓｄとして、共通ゲートＣＧの電位は（数４）となる。
【数４】
2016152375.tif 000006
【００５０】
ＶＣＧはＶｄｄからダイオード接続ＭＯＳ４段のＶｇｓｄ分だけ下がることになる。なお、必要なＶＣＧに応じてダイオード接続ＭＯＳの直列段数を調整すればよい。ダイオード接続ＭＯＳに電流を流してＶｇｓｄを生成するため、抵抗Ｒ０あるいは電流源がＣＧ、ＣＳ間に必要となる。使用する半導体プロセスで、高シート抵抗の抵抗素子や順方向で使用できる小面積のダイオードが用意されていない場合、図１の形態や図２の実施例１よりも本実施例のほうが回路面積を小さくすることができる可能性がある。
【実施例３】
【００５１】
図４には、この発明に係る送受分離スイッチの別の一実施例が示されている。この実施例においては、図１、図２、図３で理想スイッチとして表現されていた素子を実際のＭＯＳで実現している。図３のＳＷ０は図４のＭＰ０に、図３のＳＷ１は図４のＳＨＴに、図３のＳＷ２は図４のＭＮ７、ＭＰ１に置き換えられている。【００５２】
送信時は、送信回路が正電圧、負電圧の高電圧パルスを出力するが、負電圧出力時にはＳＷＩＮが負電圧となり、ＭＮ０の構造上のドレインが電気的にはソースとなりＭＮ０が浅くオンしてＣＳが負電圧に下がる。このため、ＣＳおよびＣＧは送信時には負電圧と０Ｖの間で電圧が振れることになる。したがって送信、受信の動作を切り替えるためのＭＰ０は高耐圧のＰＭＯＳを用いる必要がある。また、ＭＰ０に保護されるために、ＭＰ０のソース側に接続される回路は低圧ＭＯＳを使用して構成出来る。【００５３】
図４のＳＨＴはシャント回路であり、送信時にＭＮ０、ＭＮ１をオフさせておくためのスイッチとして動作する。ＭＮ８はゲート−ソース間がＲ１を介して接続されているため、通常はオフである。送信回路が負電圧を送波した場合、ＳＷＩＮ、ＣＳが負電圧に駆動されてＣＧ−ＣＳ間の電圧が一定のスルーレート以上で増加し、Ｃ１がこれに追随してＭＮ８をオンさせ、ＣＧ−ＣＳ間をショートする。以上のように、あるスルーレート以上でのＭＮ０、ＭＮ１のＶｇｓ増加時にゲート−ソース間をショートしてＶｇｓ＝０Ｖ、すなわち送受分離スイッチとしてのオフ状態を保証することが出来る。【００５４】
図５は図４の実施例２の各モード状態に関わる真理値表である。図４のＴｘ／Ｒｘは送信／受信切替信号、ＢＹＰはゲート降圧回路のバイパス信号、ＶＳＳＨＴは出力をＧＮＤにショートする低圧ＮＭＯＳのゲート制御信号である。
送信時、すなわちＴｘ／Ｒｘがローレベル、ＢＹＰとＶＳＳＨＴがハイレベルのとき、インバータＩＮＶ１はローレベルを出力し、これがＭＮ７、ＭＰ１のバイパススイッチを通過してＭＰ０のソースに０Ｖを与え、ＭＰ０はオフとなる。スイッチを構成するＭＮ０およびＭＮ１は定常的にはＲ０により、過渡的にはＳＨＴにより、ゲート−ソース間をショートされてオフ状態となる。ＭＮ２はオンして送信時の寄生容量結合による出力へのＡＣ信号漏れを抑え、アイソレーション性能を向上する。【００５５】
受信時、すなわちＴｘ／ＲｘおよびＢＹＰがハイレベル、ＶＳＳＨＴがローレベルのとき、インバータＩＮＶ１はハイレベルを出力し、これがＭＮ７、ＭＰ１のバイパススイッチを通過してＭＰ０のソースにＶｄｄを与え、ＭＰ０はオンとなる。スイッチを構成するＭＮ０およびＭＮ１のゲート−ソース間電圧ＶｇｓとしてＶｄｄが印加され、送受分離スイッチとして、深いＶｇｓが与えられ低オン抵抗でオンする。ＭＮ２はオフさせ、受信信号の損失がないようにする。【００５６】
内部信号ループバックテスト時、すなわちＴｘ／Ｒｘがハイレベル、ＢＹＰがローレベル、ＶＳＳＨＴがハイレベルのとき、インバータＩＮＶ１はハイレベルＶｄｄを出力し、ＭＮ７、ＭＰ１はオフしているため、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６のダイオード接続低圧ＮＭＯＳによりＶｄｄから降圧された電位がＭＰ０のソースに印加される。これがＭＰ０によりトランスファされて、ＣＧノードにも同じＶｄｄから降圧された電位が印加される。すなわち、スイッチを構成するＭＮ０およびＭＮ１のゲート−ソース間電圧Ｖｇｓは受信時よりも浅く、ＭＮ０、ＭＮ１は高抵抗でオンすることになる。ＭＮ２がオンしているため、ＳＷＩＮから入力された内部ループバック信号は、ＭＮ０、ＭＮ１およびＭＮ２で分圧されて減衰し、小振幅で後段の低圧受信回路に出力することが出来る。【００５７】
図６にはこの発明が適用される２次元アレイ振動子を持つ超音波探触子内のビームフォーマーＩＣのシリコンウェハ状態、あるいはダイシング後のＩＣチップ状態でのテスト形態が示されている。図示しない振動子に接続されるパッド２００はチップ１００に数千個から１万個以上にもおよび、パッド数が多すぎるため、これらすべてにプローブを接触させてテスタでＩＣ内の送受信回路を１チャネルずつテストすることは困難である。そこでＩＣ内で、送信回路から受信回路に信号をループバックさせてテストを行い、加算出力を本体装置インタフェースの周辺パッドから取り出すことで、テスタ、あるいは本体装置でテスト結果をモニタでき、ＩＣの不良品をスクリーニングすることが出来る。【００５８】
図７にはこの発明が適用される、３次元撮像のための２次元アレイ振動子を持つ超音波探触子とシステム構成を示している。超音波探触子７００内には各振動子７０１に対して送受信回路７０２が配置され、受信出力は加算回路７０３により加算されて本体装置７１０のＡＦＥ（アナログフロントエンド）７１１に送られる。加算される振動子チャネルのグルーピング単位をサブアレイ７０７と呼ぶ。例えば、各サブアレイ７０７のうち、送受信回路７０２、加算回路７０３、サブアレイ制御論理回路７０４等は、図６に示すような１チップで構成される。図６に示す、振動子接続パッド２００が振動子７０１に接続される。【００５９】
本体装置７１０内のプロセッサ７１２は超音波探触子内ＩＣの制御論理回路７０５に制御信号を送り、ＩＣ制御論理回路７０５はこれに応じて送受信の切換等の制御を行う。たとえば送受分離スイッチの制御にかかわる送受信切換は、サブアレイ一括で制御してＩＣ制御論理回路規模やＩＣ内の制御信号本数を削減することができる。あるいは図７のようにサブアレイ毎にサブアレイ制御論理回路を配置し、制御を階層化してサブアレイ制御論理回路から各送受信回路を独立に細粒度で制御することも可能である。特に制限されないが、送信回路がリニアアンプ方式でなくパルサ方式の場合、波形はデジタル値としてパルサに送られるため、ＩＣ制御論理回路７０５は、パルサが送波する波形データを記憶する波形メモリ７０６を含む。【００６０】
図８にはサブアレイ７０７内の構成詳細が示されている。１振動子あたりの送受信回路７０２には、高耐圧ＭＯＳで構成され、高圧信号を生成し振動子７０１を駆動する送信回路７０２１、本発明に関わる送受分離スイッチ７０２２、低圧系の受信アナログフロントエンド７０２３、送信信号を遅延させビームフォーミングを行い、さらには受信信号を遅延させて整相を行う微小遅延回路７０２４が含まれる。微小遅延回路７０２４で整相された受信信号は加算回路７０３で加算されて本体装置７１０に伝送される。サブアレイ内には、振動子７０１と送受信回路７０２の組が複数存在する。一つの振動子とそれに接続される送受信回路で、一つの振動子チャネルを構成している。【００６１】
図８の構成では、微小遅延回路７０２４は、送信時にはフォーカスにより超音波ビームフォーミングに用いられ、受信時にも整相加算に用いられる。同一の回路が送信にも受信にも用いられるが、内部信号ループバックテスト時は送信回路と受信回路を同時に動作させる必要があるので、微小遅延回路の内部信号ループバックテスト時の動作は、送信か受信か、どちらかの動作に割り当てる必要がある。図８では、内部信号ループバックテスト時には微小遅延回路７０２４は受信動作を行っている。通常の送信時は微小遅延回路に波形信号Ｓを入力し、微小遅延回路で遅延させて、遅延された波形信号ＤＳとして送信回路７０２１で送波するが、内部信号ループバックテスト時は、送信回路前段に設けたセレクタ７０２５でサブアレイ制御論理回路７０４からのループバックテスト波形信号ＴＳを選択し、送信回路７０２１に入力する。送波された信号は内部信号ループバックテストモードの送受分離スイッチ７０２２に入力され、減衰して小振幅となって受信ＡＦＥ７０２３に入力される。さらに微小遅延回路７０２４で遅延され、他の振動子チャネルの信号と加算されてサブアレイ７０７から出力される。サブアレイのテスト対象外の振動子チャネルには信号を入力せず、無信号としておくことで、加算回路出力としてテスト対象の振動子チャネルの送受信回路からの出力を得られるので、振動子１チャネルのテストが可能となる。すなわち、送信回路７０２１、受信回路７０２３、微小遅延回路７０２４のテストが可能となる。なお、Ｃ１は送受分離スイッチ７０２２の制御信号、Ｃ２はセレクタ７０２５の制御信号である。【００６２】
なお、超音波診断装置には、反射信号の強さを輝度に変換して画像化するＢモードや、ドプラ信号をカラーで表現するモードが用意されているが、高速の血流を測定するための連続波（ＣＷ：Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）ドプラモードにおける送信振幅が通常最も小さい。このため、特に制限されないが、内部信号ループバックテスト時には、送信回路はＣＷモードで送波を行うのが、送受分離スイッチのゲート−ソース間耐圧確保や、後段の低圧系受信ＡＦＥの保護の点で有利である。【００６３】
図９では図８のサブアレイ構成に対して、加算回路７０３出力に接続される判定器７０８が追加されている。加算回路出力をバッファリングしてテスタ、あるいは本体装置に伝送し、ＩＣ内振動子チャネルの送受信回路の動作が正常かどうか波形からテスタまたは本体装置で判定を行ってもよいが、判定回路をＩＣに集積し、判定結果のみをＩＣから出力することで、テスト時間の短縮が図れる。【００６４】
図１０に判定器７０８の原理を説明する。送信器はＣＷモードでの送波を行い、送受分離スイッチ、受信ＡＦＥ、微小遅延回路、加算回路を通って出力されたループバック加算回路出力のハイレベル、ローレベルの中間に閾値電圧ＶＴＨを設定する。ループバック加算回路出力とＶＴＨをアナログ比較器で比較させると、ループバック加算回路出力がトグルするたびにＶＴＨを横切ってアナログ比較器出力が反転するため、内部ループバック信号と同じ周波数の論理レベル信号が得られる。これをカウンタにてカウントし、一定期間内のカウント数、すなわち周波数を期待値と比較して、送受信回路が動作しているかどうかを判定すればよい。【００６５】
図１１には、判定器７０８の構成を示している。ＤＥＣＩＮに入力されるループバック加算回路出力を閾値ＶＴＨと比較するアナログ比較器ＡＣＯＭＰ、アナログ比較器からの信号を受けるカウンタ、カウント値を期待値と比較するデジタル比較器から構成される。ＲＳＴ信号でカウンタをリセットしてからカウンタ動作を開始し、ストローブ信号を制御することで、デジタル比較器は既知の一定期間内のカウント値を保持し、期待値と比較する。期待値と合えば送受信回路が動作していると判定し、テストＯＫのフラグをＤＥＣＯＵＴに出力する。送受信回路の不良等でカウント値が期待値と合わない場合には、送受信回路は不良とみなしてテストＮＧのフラグをＤＥＣＯＵＴに出力する。【００６６】
図１２に、改良された、信号振幅と信号周波数を判定する判定器の原理を説明する。図１１の判定器の構成では信号の周波数で回路が動作しているかどうかを判定しているが、信号の振幅が一定値以上出ているか判定することはできない。そこで図１２では、閾値としてＶＴＨＨ、ＶＴＨＬの２種類を用いて信号振幅の判定も行う。ループバック加算回路出力のハイレベルとしてＶＴＨＨ以上の電位、ローレベルとしてＶＴＨＬ以下の電位を期待する。ループバック加算回路出力とＶＴＨＨを比較するアナログ比較器０と、ループバック加算回路出力とＶＴＨＬを比較するアナログ比較器１を用意し、比較動作を行うと、図１２のようにループバック加算出力がＶＴＨＨを横切るたびにアナログ比較器０の出力がトグルし、ＶＴＨＬを横切るたびにアナログ比較器１の出力がトグルする。２つのアナログ比較器の出力パルスの周波数はもともとのループバック加算回路出力信号の周波数と一致することが期待される。たとえば送受信回路の不良でループバック加算回路出力がＶＴＨＨに達していない場合は、アナログ比較器０出力はトグルせずＤＣとなることで、所定の信号振幅が出ていないことを判定出来る。【００６７】
図１３に図１２の原理で動作する判定器の構成を示す。閾値電圧ＶＴＨＨとＶＴＨＬを用意し、それぞれを受けるアナログ比較器ＡＣＯＭＰ０、ＡＣＯＭＰ１を用意する。２つのアナログ比較器の出力はそれぞれカウンタ０、カウンタ１でカウントされてデジタル比較器０、デジタル比較器１で期待値と比較される。送受信回路が正常である場合、ＤＥＣＩＮに入力されるループバック加算出力が一定期間内にＶＴＨＨを横切った回数とＶＴＨＬを横切った回数は同一であることが期待されるので、同一の期待値に対してカウンタ０とカウンタ１の値を比較する。デジタル比較器０とデジタル比較器１の出力の論理積を取り、ループバック加算出力信号がＶＴＨＨおよびＶＴＨＬを横切った回数がともに期待値と一致していた場合のみ、送受信回路が正常であり、信号の周波数と振幅が期待される通りであると判定する。
【実施例４】
【００６８】
図８の構成では、微小遅延回路の内部信号ループバックテスト時の動作は、受信動作に割り当てているが、送信動作に割り当てることもできる。【００６９】
図１５は、微小遅延回路の内部信号ループバックテスト時の動作を、送信動作に割り当てる例である。【００７０】
図８と異なる部分のみ説明する。セレクタ１５０１により、通常の送信時は微小遅延回路７０２４に波形信号Ｓを入力し、ループバックテスト時にはループバックテスト波形信号ＴＳを選択して入力する。また、セレクタ１５０２により、通常の受信時は微小遅延回路７０２４に受信信号を入力し、ループバックテスト時には微小遅延回路をパスして加算回路７０３に入力する。【００７１】
以上の実施例で説明したように、送信時にはスイッチオフ状態となり、送信回路の生成する高電圧の駆動信号から受信回路を分離して電気的破壊を防ぎ、受信時にはスイッチオン状態となり、振動子からの微弱な受信信号を低損失で通過させる送受分離スイッチ回路において、送信回路からの大振幅の内部ループバック信号を受け、送受分離スイッチ内で耐圧を確保しながら信号を減衰して出力し、後段の低圧受信回路を破壊しないような内部信号ループバックテスト方法が実現できる。【００７２】
そして、以上説明したスイッチ回路、超音波探触子、超音波診断装置、テスト方法の実施例より、ＩＣのシリコンウェハ、あるいはダイシング後のチップのテストにおいて、振動子に接続される多数のパッドにプローブを当てることなく、本体装置と信号をやりとりするための信号パッドにのみプローブを当てることで、振動子１チャネル毎に低コストで現実的なテストを実現出来、不良チップをスクリーニング出来る。さらには探触子に実装された後にも、電気的に送受信回路のテストを行うことが可能であり、経年劣化による故障を診断することが可能となる。また、本実施例を用いれば、送信回路からの大振幅の内部ループバック信号を受け、送受分離スイッチ内で耐圧を確保しながら信号を減衰して出力し、後段の低圧受信回路を破壊しないような内部信号ループバックテスト方法を実現可能である。すなわち本実施例は、振動子に接続される多数の端子に電気的接触を行うことなく、低コストでＩＣの送受信回路の不良をスクリーニングするための技術として効果を発揮する。【００７３】
上記実施例を用いてテストを行う場合には、送受信回路や加算回路などを搭載したチップを製造した段階で、チップ単位でテストを行うことができる。この場合は、まだ振動子は接続されていない場合もある。チップ単体のテストの場合には、テスト波形はチップ外部のテスト波形生成回路から供給し、判定もチップ外部の判定回路で行えばよい。また、予めテスト波形生成回路や判定回路の一部または全部をチップに内蔵することも可能である。また、チップを振動子に接続し、超音波探触子として組み上げた段階で、出荷前テストを行ってもよい。あるいは、超音波探触子(プローブ）を診断装置本体に取り付け、製品を出荷後、ユーザが使用中に定期的にテストを行ってもよい。例えば、サービスマンが定期的に実施するテストや、装置の電源ＯＮのときに自動的に起動するテストモードで行うことができる。この場合も、テスト波形生成回路や判定回路の一部または全部を、超音波探触子や診断装置本体に内蔵したり、サービスマンの携帯するテスト機器として構成したりすることも可能である。このようにすれば、初期不良のみでなく、経年により発生する故障も診断することができる。【００７４】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。【００７５】
トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
【産業上の利用可能性】
【００７６】
超音波診断装置に接続される超音波探触子内のＩＣに搭載することで効果を発揮する。
【符号の説明】
【００７７】
ＭＮ＊        ＮＭＯＳ
ＭＰ＊        ＰＭＯＳ
Ｃ＊          キャパシタ
Ｒ＊          抵抗
ＩＮＶ＊      論理インバータ
Ｖｄｄ        電源
ＳＷＩＮ      スイッチ入力
ＳＷＯＵＴ    スイッチ出力
Ｄ＊          ダイオード
ＡＦＥ        アナログフロントエンド
ＩＣ          Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  集積回路
ＣＷ          Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ  連続波
【図１】
2016152375.tif 000007
【図２】
2016152375.tif 000008
【図３】
2016152375.tif 000009
【図４】
2016152375.tif 000010
【図５】
2016152375.tif 000011
【図６】
2016152375.tif 000012
【図７】
2016152375.tif 000013
【図８】
2016152375.tif 000014
【図９】
2016152375.tif 000015
【図１０】
2016152375.tif 000016
【図１１】
2016152375.tif 000017
【図１２】
2016152375.tif 000018
【図１３】
2016152375.tif 000019
【図１４】
2016152375.tif 000020
【図１５】
2016152375.tif 000021
【国際調査報告】
2016152375.tif 000022
2016152375.tif 000023
2016152375.tif 000024