(57)【要約】  本発明は、これらの問題を解決するためになされたものであり、酸化物半導体層への光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法を提供することを目的とする。本発明によるＴＦＴアレイ基板は、ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）とを備え、第１のソース電極層（４ａ）は、第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、第１のドレイン電極層（５ａ）は、第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする。
2015046204.tif 000002
【特許請求の範囲】
【請求項１】
基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、前記ゲート配線（１２）および前記ソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、
前記基板（１）上に形成したゲート電極（３）と、
前記ゲート電極（３）を被覆するように形成したゲート絶縁膜（２）と、
前記ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、
前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、
前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）と、
を備え、
前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、
前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする、ＴＦＴアレイ基板。
【請求項２】
前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含み、
前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項３】
前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含み、
前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項２に記載のＴＦＴアレイ基板。
【請求項４】
前記第３のゲート電極層（３ｃ）の膜厚は、前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）の膜厚よりも薄いことを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項５】
前記ソース電極（４）は、前記第２のソース電極層（４ｂ）上に積層した第３のソース電極層（４ｃ）をさらに含み、
前記第３のソース電極層（４ｃ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項６】
前記ドレイン電極（５）は、前記第２のドレイン電極層（５ｂ）上に積層した第３のドレイン電極層（５ｃ）をさらに含み、
前記第３のドレイン電極層（５ｃ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項７】
前記反射率が低い導電膜の層は、波長３５０ｎｍ〜４５０ｎｍの光に対して反射率が低いことを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項８】
少なくとも前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）と前記チャネル層（６）との間に透明導電膜（７）をさらに備えることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項９】
少なくとも前記第３のソース電極層（４ｃ）および前記第３のドレイン電極層（５ｃ）と前記チャネル層（６）との間に透明導電膜（７）をさらに備えることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項１０】
前記透明導電膜（７）の膜厚は、波長４５０ｎｍ以下の光に対する反射率が最も低い厚さであることを特徴とする、請求項８に記載のＴＦＴアレイ基板。
【請求項１１】
前記透明導電膜（７）の膜厚は、３５ｎｍ以下であることを特徴とする、請求項８に記載のＴＦＴアレイ基板。
【請求項１２】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、Ａｌ、Ｔｉ、Ｍｏ、Ｃｒ、およびＲｅのうちのいずれかの酸化膜または窒化膜であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１３】
前記第２のソース電極層（４ｂ）、前記第２のドレイン電極層（５ｂ）、および前記第２のゲート電極層（３ｂ）は、ＡｌまたはＡｌ合金であり、
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、ＡｌまたはＡｌ合金に窒素を含むことを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１４】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、４０ａｔｍ％以上５０ａｔｍ％以下でＡｌを窒化したものであることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１５】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、波長４５０ｎｍの光に対する反射率が３０％以下であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１６】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、波長４５０ｎｍの光に対する反射率が最も低い厚さであることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１７】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項３に記載のＴＦＴアレイ基板。
【請求項１８】
前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも内側に位置することを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項１９】
前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも外側に位置することを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項２０】
請求項１から１９のいずれか１項に記載のＴＦＴアレイ基板を備える、液晶表示装置。
【請求項２１】
（ａ）基板（１）上にゲート電極（３）を形成する工程と、
（ｂ）前記ゲート電極（３）を被覆するようにゲート絶縁膜（２）を形成する工程と、
（ｃ）前記ゲート絶縁膜（２）上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）を形成する工程と、
（ｄ）前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含んでソース電極（４）を形成する工程と、
（ｅ）前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含んでドレイン電極（５）を形成する工程と、
を備え、
前記工程（ｄ）において、前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層として形成され、
前記工程（ｅ）において、前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、ＴＦＴアレイ基板の製造方法。
【請求項２２】
前記工程（ａ）において、前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含んで形成され、
前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
【請求項２３】
前記工程（ａ）において、前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含んで形成され、
前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２２に記載のＴＦＴアレイ基板の製造方法。
【請求項２４】
前記工程（ａ）において、前記第３のゲート電極層（３ｃ）の膜厚は、前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）の膜厚よりも薄く形成されることを特徴とする、請求項２３に記載のＴＦＴアレイ基板の製造方法。
【請求項２５】
前記工程（ｄ）において、前記ソース電極（４）は、前記第２のソース電極層（４ｂ）上に積層した第３のソース電極層（４ｃ）をさらに含んで形成され、
前記第３のソース電極層（４ｃ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
【請求項２６】
前記工程（ｅ）において、前記ドレイン電極（５）は、前記第２のドレイン電極層（５ｂ）上に積層した第３のドレイン電極層（５ｃ）をさらに含んで形成され、
前記第３のドレイン電極層（５ｃ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層として形成されることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
【請求項２７】
前記工程（ｃ）と前記工程（ｄ）および前記工程（ｅ）との間において、
（ｆ）少なくとも前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）と前記チャネル層（６）との間に透明導電膜（７）を形成する工程をさらに備えることを特徴とする、請求項２１に記載のＴＦＴアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＧａＺｎＯ系半導体を用いた薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法に関する。
【背景技術】
【０００２】
従来の一般的な薄型パネルの１つである液晶表示装置（Liquid Crystal Display：LCD）は、低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。【０００３】
また、液晶表示装置で問題となる視野角やコントラストの制限、あるいは動画対応の高速応答への追従が困難であるといった問題を解決し、自発光型で広視野角、高コントラスト、高速応答等、液晶表示装置にはない特徴を有するＥＬ（Electro-Luminescence）素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置も、次世代の薄型パネル用デバイスとして用いられるようになってきている。【０００４】
これらの表示装置に用いられる薄膜トランジスタ（Thin Film Transistor：TFT）には、半導体層を用いたＭＯＳ（Metal Oxide Semiconductor）構造が多用される。薄膜トランジスタには、逆スタガ型（ボトムゲート型）やトップゲート型といった種類がある。また、半導体層には、非晶質Ｓｉ膜や多結晶Ｓｉ膜がある。例えば、小型の表示パネルでは、表示領域の開口率の向上、解像度の向上、およびゲートドライバなどの周辺駆動回路を薄膜トランジスタで形成する必要があるといった観点から、多結晶Ｓｉ膜を使用することが多い。【０００５】
しかし、最近では、アモルファスシリコンよりも高移動度であり、かつ低温成膜が可能なＩｎＧａＺｎＯ系の酸化物半導体層が薄膜トランジスタに使用されるようになってきた。当該酸化物半導体層は、スパッタ法で成膜することが可能である。【０００６】
表示装置に用いられる薄膜トランジスタは、ガラス基板などの透明基板上に形成され、バックライトからの光照射を常に受けた状態で使用される。バックライトには一般的に白色ＬＥＤ（Light Emitting Diode）が用いられており、白色ＬＥＤの発光スペクトルは波長４５０ｎｍ付近で強いピークを有する。【０００７】
一方、ＩｎＧａＺｎＯ系の酸化物半導体層のエネルギーバンドギャップは３．１ｅＶ程度であり、可視光に対しては透明である。しかし、エネルギーバンド内には様々な準位が存在し、それらの準位は波長４５０ｎｍ付近の光によって励起されキャリアを生成する。生成されたキャリアは、薄膜トランジスタの特性バラツキや特性変動を引き起こす原因となる。【０００８】
上記の光照射の影響（薄膜トランジスタの特性バラツキや特性変動）を抑制するために、従来、半導体層への光入射を抑制するための様々な工夫がなされている。【０００９】
例えば、従来のＣｒなどを用いた反射防止膜よりも低コストかつ環境にも配慮した、Ａｌ系を用いた反射防止膜（Ａｌ系薄膜）について開示されている（例えば、特許文献１参照）。特許文献１では、反射防止膜であるＡｌ系薄膜を透明性基板上に形成することによって、薄膜トランジスタへの光入射を抑制する例が示されている。【００１０】
また、半導体層に微結晶Ｓｉ層や非晶質Ｓｉ層を用いた場合において、ゲート電極上部およびソース・ドレイン電極下部の各々に反射防止膜を形成する例が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−７９２４０号公報
【特許文献２】特開２０１１−１７１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献１，２に開示されているように、反射防止膜を透明性基板上のみに形成したり、ゲート電極上部およびソース・ドレイン電極下部の各々に形成したりするだけでは、金属面での多重反射によって酸化物半導体層に到達する光を抑制することができない。【００１３】
また、ＩｎＧａＺｎＯ系の酸化物半導体層を有する薄膜トランジスタの場合において、Ａｌ系薄膜である反射防止膜はＩｎＧａＺｎＯ系の酸化物半導体層と容易に反応し、界面に絶縁体であるＡｌ２Ｏ３を形成する。従って、ＩｎＧａＺｎＯ系の酸化物半導体層と接する金属面側に反射防止膜を配置することは困難であった。【００１４】
本発明は、これらの問題を解決するためになされたものであり、酸化物半導体層への光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、ＴＦＴアレイ基板を備える液晶表示装置、およびＴＦＴアレイ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明によるＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であることを特徴とする。【００１６】
また、ＴＦＴアレイ基板の製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層を形成する工程と、（ｄ）チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含んでソース電極を形成する工程と、（ｅ）チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含んでドレイン電極を形成する工程とを備え、工程（ｄ）において、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層として形成され、工程（ｅ）において、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層として形成されることを特徴とする。
【発明の効果】
【００１７】
本発明によると、ＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であることを特徴とするため、酸化物半導体層への光照射の影響を低減することが可能となる。【００１８】
また、ＴＦＴアレイ基板の製造方法は、（ａ）基板上にゲート電極を形成する工程と、（ｂ）ゲート電極を被覆するようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上にＩｎＧａＺｎＯ系酸化物半導体であるチャネル層を形成する工程と、（ｄ）チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含んでソース電極を形成する工程と、（ｅ）チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含んでドレイン電極を形成する工程とを備え、工程（ｄ）において、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層として形成され、工程（ｅ）において、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層として形成されるため、酸化物半導体層への光照射の影響を低減することが可能となる。【００１９】
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１による薄膜トランジスタを有する液晶表示装置の構成の一例を示す平面図である。
【図２】図１のＡ１−Ａ２断面図である。
【図３】本発明の実施の形態１による薄膜トランジスタに入射した光の様子を説明するための図である。
【図４】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図５】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図６】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図７】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図８】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図９】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１０】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１１】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１２】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１３】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１４】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１５】本発明の実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【図１６】本発明の実施の形態１による窒化Ａｌの窒化率と反射率との関係を示す図である。
【図１７】本発明の実施の形態１による窒化Ａｌの膜厚と反射率との関係を示す図である。
【図１８】本発明の実施の形態２による薄膜トランジスタの構成の一例を示す断面図である。
【図１９】本発明の実施の形態２による薄膜トランジスタの電極部分の構成の一例を示す平面図である。
【図２０】本発明の実施の形態３による薄膜トランジスタの電極部分の構成の一例を示す平面図である。
【図２１】液晶ディスプレイに用いられる白色ＬＥＤのスペクトルを示す図である。
【図２２】透明導電膜ＩＺＯ膜厚と反射率との関係を示す図である。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００２２】
＜実施の形態１＞
まず、本発明の実施の形態１による薄膜トランジスタの構成について説明する。
【００２３】
図１は、本実施の形態１による薄膜トランジスタを有する液晶表示装置の構成の一例を示す平面図であり、液晶表示装置におけるＴＦＴアレイ基板の一部（３画素分）を例示したものである。なお、図１において、破線で囲まれた領域２０は１画素を示しており、図１では３画素分が示されている。また、各画素において、一点鎖線で囲まれた領域２１に薄膜トランジスタが形成されている。
【００２４】
液晶表示装置は、一般に、ＴＦＴアレイ基板と対向基板との間に液晶が挟まれた構造をした液晶パネル、この液晶パネルに接続される駆動用プリント基板、そしてバックライトユニット等から構成されている。液晶パネルのＴＦＴアレイ基板上にはマトリクス状にゲート配線およびソース配線が配置され、さらにゲート配線とソース配線との交差部には薄膜トランジスタが形成されている。
【００２５】
図１に示すように、薄膜トランジスタの酸化物半導体層６上には、ソース電極４とドレイン電極５とが互いに離間して形成されている。ソース電極４はソース配線１３に接続され、ドレイン電極５はコンタクトホール１０を介して透明電極である画素電極１１に接続されている。画素電極１１は、液晶ディスプレイの画素電極であり、ＩＴＯ（Indium Tin Oxide）等によって形成されている。
【００２６】
ゲート電極３は、ゲート配線１２と接続されている。また、補助容量電極・配線１４は、画素電極１１との間に絶縁膜（図示せず）を介して形成されている。
【００２７】
図２は、図１のＡ１−Ａ２断面図であり、薄膜トランジスタの構成の一例を示している。なお、本実施の形態１において、説明の便宜上、薄膜トランジスタの基板１側を下側、配向膜９側を上側とする。
【００２８】
図２に示すように、基板１上にゲート電極３が形成されている。基板１は、ガラス基板や石英基板等の光透過性を有する絶縁性の基板である。
【００２９】
ゲート電極３は、第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃを順に積層した積層体として形成している。すなわち、第２のゲート電極層３ｂの下側には第１のゲート電極層３ａが位置し、上側には第３のゲート電極層３ｃが位置している。
【００３０】
第２のゲート電極層３ｂは、Ａｌ合金の層として形成された導体膜である。
【００３１】
第１のゲート電極層３ａおよび第３のゲート電極層３ｃは、窒化Ａｌの層として形成された導体膜であり、約４０〜５０ａｔｍ％の窒化率である。
【００３２】
波長５５０ｎｍの光に関する反射率を比較した場合において、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの反射率は、第２のゲート電極層３ｂの反射率よりも低い。
【００３３】
ゲート電極３および基板１の表面を被覆するようにゲート絶縁膜２が形成されている。ゲート絶縁膜２は、窒化シリコン膜（ＳｉＮ膜）あるいは酸化シリコン膜（ＳｉＯ２膜）で構成されている。
【００３４】
ゲート絶縁膜２上には、チャネル層である酸化物半導体層６が形成されている。酸化物半導体層６は、ＩｎＧａＺｎＯ系の酸化物半導体で構成されている。
【００３５】
酸化物半導体層６上の一方側からゲート絶縁膜２上に渡って、透明導電膜７を介してソース電極４が形成されている。ソース電極４は、第１のソース電極層４ａ、第２のソース電極層４ｂ、および第３のソース電極層４ｃを順に積層して形成している。すなわち、第２のソース電極層４ｂの下側には第１のソース電極層４ａが位置し、上側には第３のソース電極層４ｃが位置している。
【００３６】
第２のソース電極層４ｂは、Ａｌ合金の層として形成された導体膜である。
【００３７】
第１のソース電極層４ａおよび第３のソース電極層４ｃは、窒化Ａｌの層として形成された導体膜であり、約４０〜５０ａｔｍ％の窒化率である。また、第１のソース電極層４ａおよび第３のソース電極層４ｃの膜厚は、１０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜７５ｎｍである。
【００３８】
波長５５０ｎｍの光に関する反射率を比較した場合において、第１のソース電極層４ａおよび第３のソース電極層４ｃの反射率は、第２のソース電極層４ｂの反射率よりも低い。
【００３９】
透明導電膜７は、可視光に対して透明でありＩＴＯで構成されている。なお、ＩＴＯに限らず、ＩＺＯやＧＺＯ等であってもよい。
【００４０】
酸化物半導体層６上のソース電極４と離間した他方側からゲート絶縁膜２上に渡って、透明導電膜７を介してドレイン電極５が形成されている。ドレイン電極５は、第１のドレイン電極層５ａ、第２のドレイン電極層５ｂ、および第３のドレイン電極層５ｃを順に積層した積層体として形成している。すなわち、第２のドレイン電極層５ｂの下側には第１のドレイン電極層５ａが位置し、上側には第３のドレイン電極層５ｃが位置している。
【００４１】
第２のドレイン電極層５ｂは、Ａｌ合金の層として形成された導体膜である。
【００４２】
第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃは、窒化Ａｌの層として形成された導体膜であり、約４０〜５０ａｔｍ％の窒化率である。また、第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃの膜厚は、１０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜７５ｎｍである。
【００４３】
波長５５０ｎｍの光に関する反射率を比較した場合において、第１のドレイン電極層５ａおよび第３のドレイン電極層５ｃの反射率は、第２のドレイン電極層５ｂの反射率よりも低い。
【００４４】
ソース電極４、ドレイン電極５、および酸化物半導体層６の表面を被覆するように保護膜８が形成されている。また、保護膜８上には、配向膜９が配置されている。保護膜８は、窒化シリコン膜等で構成されている。
【００４５】
本実施の形態１による薄膜トランジスタにおいて、酸化物半導体層６の端部は、ゲート電極３の端部よりも内側に位置している。このような構成とすることによって、基板１の下側に配置されたバックライト（図示せず）からの光が酸化物半導体層６に直接入射することを抑制することができる。ただし、上記のような構成の場合、ゲート電極３とソース電極４およびドレイン電極５との間における容量が増加するため、液晶表示装置の動作速度やゲート絶縁膜２の誘電率を調整することが設計上必要となる。
【００４６】
次に、本実施の形態１による薄膜トランジスタの酸化物半導体層６に入射する光について説明する。
【００４７】
図３は、薄膜トランジスタに入射した光の様子を説明するための図である。
【００４８】
図３の矢印ＢＬ１で示すように、薄膜トランジスタのソース電極４が形成されていない箇所（例えば、図１の紙面上側）からソース電極４の上部（すなわち、第３のソース電極層４ｃ）に向けて入射した光は、第３のソース電極層４ｃや、保護膜８と配向膜９との界面等において多重反射を繰り返して酸化物半導体層６に到達する。このとき、第３のソース電極層４ｃの反射率は低いため、反射するたびに光が減衰する。
【００４９】
また、ドレイン電極５側でも同様に、薄膜トランジスタのドレイン電極５が形成されていない箇所（例えば、図１の紙面上側）からドレイン電極５の上部（すなわち、第３のドレイン電極層５ｃ）に向けて入射した光は、第３のドレイン電極層５ｃや、保護膜８と配向膜９との界面等において多重反射を繰り返し酸化物半導体層６に到達する（図示せず）。このとき、第３のドレイン電極層５ｃの反射率は低いため、反射するたびに光が減衰する。
【００５０】
また、図３の矢印ＢＬ２で示すように、基板１の下側からソース電極４とゲート電極３との間に向けて入射した光は、第１のソース電極層４ａで反射される前に透明導電膜７を透過する。ここで、透明導電膜７の膜厚は、１０ｎｍ程度とする。透明導電膜７と透過した光は、第１のソース電極層４ａで反射した後、第３のゲート電極層３ｃで反射される。そして、このような反射を繰り返して酸化物半導体層６に到達する。このとき、第１のソース電極層４ａおよび第３のゲート電極層３ｃの反射率は低いため、反射するたびに光が減衰する。
【００５１】
また、図３の矢印ＢＬ３で示すように、基板１の下側からゲート電極３に向けて入射した光は、第１のゲート電極層３ａおよび基板１の下側端面で反射した後、ドレイン電極５の下側に形成された透明導電膜７を通過して第１のドレイン電極層５ａで反射する。このように反射された光は、図１に示す薄膜トランジスタの形成領域（領域２１）に留まらず、多重反射や回折を繰り返して減衰する場合があり、隣接する他の画素領域（領域２０）に形成された薄膜トランジスタに入射する場合もある。
【００５２】
上記より、本実施の形態１による薄膜トランジスタにおいて、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは反射率の低い材料で構成されているため、チャネル層である酸化物半導体層６に向かう光の伝播や、酸化物半導体層６での光の吸収を低減することができる。すなわち、酸化物半導体層６に向かう光キャリアの伝播を低減することができる。
【００５３】
また、正孔の移動度がアモルファスシリコンよりも極端に遅いＩｎＧａＺｎＯでは、光入射によって生成した正孔が、ゲート電極に対する負バイアス印加時にゲート絶縁膜中に注入され、薄膜トランジスタの閾値電圧が負側に変動する。なお、アモルファスシリコンの場合では、バイアス印加がオフ時のリーク電流が増大して正孔がソース電極から取り出されるため、このような現象（薄膜トランジスタの閾値電圧が負側に変動する現象）は生じない。従って、ＩｎＧａＺｎＯをチャネルに用いた薄膜トランジスタでは、光入射を抑制することによって閾値電圧の変動を抑制し、信頼性を向上させることが可能となる。
【００５４】
次に、本実施の形態１による薄膜トランジスタを有するＴＦＴアレイ基板の製造方法について説明する。
【００５５】
図４〜１５は、薄膜トランジスタを有するＴＦＴアレイ基板の製造工程の一例を示す図である。
【００５６】
図４，５に示すように、スパッタ法を用いて、基板１上に第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃをこの順に積層した積層体を形成する。第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃは、Ａｌ、Ｍｏ、Ｃｒなどの金属が用いられるが、大型化のためには低抵抗なＡｌあるいはその合金（Ａｌ合金）が用いられる。本実施の形態１では、第１のゲート電極層３ａとして窒化Ａｌを数十ｎｍ程度、第２のゲート電極層３ｂとしてＡｌ合金を２００ｎｍ、第３のゲート電極層３ｃとして窒化Ａｌを数十ｎｍ程度、スパッタ法で連続的に成膜した。
【００５７】
なお、第１のゲート電極層３ａおよび第３のゲート電極層３ｃは、数十ｎｍ（１０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜７５ｎｍ）を４０ａｔｍ％以上の窒化率で窒化した窒化Ａｌとする。また、第３のゲート電極層３ｃの膜厚は、後述の第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚よりも薄くしてもよい。このようにすることによって、後工程の絶縁膜形成時の段差を低減することができる。
【００５８】
ここで、窒化Ａｌの窒化率と反射率との関係について説明する。
【００５９】
図１６は、窒化Ａｌの窒化率と反射率との関係を示す図である。横軸は、ＡｌＮ膜のＮ組成比（すなわち、窒化Ａｌの窒化率）を示している。また、縦軸は、波長５５０ｎｍの光に対する反射率を示している。なお、窒化Ａｌ膜の膜厚は、５０ｎｍ〜６０ｎｍである。
【００６０】
図１６に示すように、窒化Ａｌの反射率は、窒化率の増加に伴って減少し、Ｃｒ等の反射率の１／２程度の３０％以下にすることが可能である。
【００６１】
次に、窒化Ａｌの膜厚と反射率との関係について説明する。
【００６２】
図１７は、窒化Ａｌの膜厚と反射率との関係を示す図である。横軸はＡｌＮの膜厚を示している。また、縦軸は、波長４５０ｎｍおよび波長５５０ｎｍの光に対する反射率を示している。なお、窒化Ａｌ膜の窒化率は、４９．５ａｔｍ％である。
【００６３】
図１７に示すように、窒化Ａｌ膜は、膜厚が３５ｎｍ〜９５ｎｍの範囲内であれば、波長４５０ｎｍの光に対する反射率が３０％以下になる。
【００６４】
本実施の形態１では、一例として窒化Ａｌの窒化率を４０ａｔｍ％〜５０ａｔｍ％としている。これは、窒化率が４０ａｔｍ％以上であれば反射率を４０％以下に抑えられるとともに、窒化率が５０ａｔｍ％以下であればエッチングが容易だからである。
【００６５】
また、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの膜厚は、一例として約３０ｎｍとしている。これは、膜厚が３０ｎｍ以下であれば抵抗の増加も問題とならないからである。なお、第１のゲート電極層３ａおよび第３のゲート電極層３ｃの抵抗率は、窒化により１桁から２桁増加してもよい。
【００６６】
製造工程に戻り、図６に示すように、第３のゲート電極層３ｃ上の所定の位置にレジスト１５を形成する。
【００６７】
次に、図７に示すように、第１のゲート電極層３ａ、第２のゲート電極層３ｂ、および第３のゲート電極層３ｃを、写真製版技術およびウエットエッチング技術によって所定の形状にパターニングし、ゲート電極３を形成する。
【００６８】
次に、図８に示すように、ゲート電極３を被覆するようにゲート絶縁膜２を形成する。本実施の形態１では、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、ＳｉＮ膜を膜厚が４００ｎｍとなるように成膜した。
【００６９】
なお、ゲート絶縁膜２は、ＳｉＮ膜およびＳｉＯ２膜の多層構造であってもよい。また、ゲート絶縁膜２の膜厚は、上記の膜厚に限るものではない。
【００７０】
次に、図９に示すように、スパッタ法を用いて、ゲート絶縁膜２上にＩｎＧａＺｎＯ系の酸化物半導体層６を形成する。酸化物半導体層６の膜厚は、後工程での段差低減のためにも５０ｎｍ程度が望ましい。
【００７１】
次に、図１０に示すように、酸化物半導体層６上の所定の位置にレジスト１５を形成する。
【００７２】
次に、図１１に示すように、レジスト１５をマスクとして、酸化物半導体層６を写真製版技術およびウエットエッチング技術によって島状化する。
【００７３】
次に、図１２に示すように、酸化物半導体層６とゲート絶縁膜２の表面を被覆するように、スパッタ法を用いて透明導電膜７を形成する。透明導電膜７は、酸化物半導体層６と、ソース電極４およびドレイン電極５との界面における反応を抑制するために形成される。なお、透明導電膜７の膜厚は、抵抗率の上昇がソース電極４およびドレイン電極５に影響しない２０ｎｍ以下とした。
【００７４】
次いで、透明導電膜７上に、第１のソース電極層４ａおよび第１のドレイン電極層５ａ、第２のソース電極層４ｂおよび第２のドレイン電極層５ｂ、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃを順に積層した積層体を形成する。通常、各電極層にはＡｌ合金やＡｌ／Ｍｏの２層膜などが用いられる。しかし、本実施の形態１では、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃをＡｌ合金による低反射の窒化Ａｌ層とし、第２のソース電極層４ｂおよび第２のドレイン電極層５ｂを非窒化Ａｌ層として形成しているため、基板１側（下側）から入射された光や、配向膜９側（上側）から入射された光による反射を低減している。
【００７５】
第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃは、数十ｎｍ程度であり、４０ａｔｍ％以上の窒化率を有する。一例として、本実施の形態１では、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃは、４０ａｔｍ％〜５０ａｔｍ％の窒化率、３０ｎｍ以下の膜厚とした。膜厚は、３０ｎｍ以下でも十分に光の反射を抑制することができ、配線抵抗の増加に寄与しない。なお、窒化率は、窒化によって１桁から２桁増加してもよい。
【００７６】
上記の窒化Ａｌ層である第１のソース電極層４ａ、第１のドレイン電極層５ａ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃと、非窒化Ａｌ層である第２のソース電極層４ｂおよび第２のドレイン電極層５ｂは、窒素ガスやアンモニアガスを用いた反応性スパッタ法を用いることによって連続的に成膜することが容易となる。なお、非窒化膜Ａｌ層を成膜した後、窒素雰囲気やアンモニア雰囲気において熱処理を行ったり、あるいは窒素を含むプラズマ照射を行ったりするによって、非窒化Ａｌ層を窒化することも可能である。
【００７７】
次に、図１３に示すように、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃ上の所定の位置にレジスト１５を形成する。当該レジスト１５は、後のエッチング工程によって、酸化物半導体層６上においてソース電極４とドレイン電極５とが離間して形成されるような位置に形成される。
【００７８】
次に、図１４に示すように、レジスト１５をマスクとして、第１のソース電極層４ａ、第１のドレイン電極層５ａ、第２のソース電極層４ｂ、第２のドレイン電極層５ｂ、第３のソース電極層４ｃ、および第３のドレイン電極層５ｃをエッチングすることによって、ソース電極４およびドレイン電極５をそれぞれ形成する。
【００７９】
次に、図１５に示すように、ソース電極４、ドレイン電極５、および酸化物半導体層６上に、保護膜８を形成する。保護膜８は、シリコン膜等から構成される。
【００８０】
次いで、液晶ディスプレイの画素電極１１となるＩＴＯ、ＩＺＯ等からなる透明電極を、コンタクトホール１０を介してドレイン電極５と接続されるように形成し（図１参照）、液晶ディスプレイ（液晶表示装置）用の薄膜トランジスタを有するＴＦＴ基板が完成する。
【００８１】
以上のことから、本実施の形態１によれば、光照射の影響を低減することが可能な薄膜トランジスタを有するＴＦＴアレイ基板、および当該ＴＦＴアレイ基板を備える液晶表示装置を得ることができる。
【００８２】
具体的に、本実施の形態１によるＴＦＴアレイ基板は、基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、ゲート配線（１２）およびソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板１上に形成したゲート電極３と、ゲート電極３を被覆するように形成したゲート絶縁膜２と、ゲート絶縁膜２上に形成したＩｎＧａＺｎＯ系酸化物半導体である酸化物半導体層６と、酸化物半導体層６上の一方側からゲート絶縁膜２上に渡って形成し、かつ第１のソース電極層４ａおよび第２のソース電極層４ｂをこの順に積層した積層体を含むソース電極４と、酸化物半導体層６上のソース電極４と離間した他方側からゲート絶縁膜２上に渡って形成し、かつ第１のドレイン電極層５ａおよび第２のドレイン電極層５ｂをこの順に積層した積層体を含むドレイン電極５とを備え、第１のソース電極層４ａは、第２のソース電極層４ｂよりも反射率が低い導電膜の層であり、第１のドレイン電極層５ａは、第２のドレイン電極層５ｂよりも反射率が低い導電膜の層である。従って、基板１側から入射した光の反射を低減し、酸化物半導体層６に到達する光を抑制することができる。
【００８３】
第１のゲート電極層３ａは、第２のゲート電極層３ｂよりも反射率が低い導電膜の層で形成されている。従って、薄膜トランジスタ内で生じる多重反射を抑制し、酸化物半導体層６に入射する光を低減することができる。
【００８４】
第３のゲート電極層３ｃは、第２のゲート電極層３ｂよりも反射率が低い導電膜の層で形成されている。従って、ゲート電極３の上面における反射率を低減し、酸化物半導体層６に到達する光を低減することができる。
【００８５】
第３のゲート電極層３ｃの膜厚は、第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚よりも薄く形成してもよい。このようにすることによって、後工程の絶縁膜形成時の段差を低減することができる。
【００８６】
第３のソース電極層４ｃは第２のソース電極層４ｂよりも反射率が低い導電膜の層で形成され、第３のドレイン電極層５ｃは第２のドレイン電極層５ｂよりも反射率が低い導電膜の層で形成されている。従って、ソース電極４およびドレイン電極５と、配向膜９などの上層との間における光の多重反射を抑制し、酸化物半導体層６に入射する光を低減することができる。
【００８７】
透明導電膜７は、少なくとも第１のソース電極層４ａおよび第１のドレイン電極層５ａと酸化物半導体層６との間に形成されている。従って、光の反射特性を損なうことなく、ソース電極４およびドレイン電極５と酸化物半導体層６とにおける金属材料の反応を抑制することができる。
【００８８】
第２のゲート電極層３ｂ、第２のソース電極層４ｂ、および第２のドレイン電極層５ｂはＡｌまたはＡｌ合金であり、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃはＡｌまたはＡｌ合金に窒素を含んでもよい。このような構成とした場合、環境負荷が低く、かつ低コスト材料で薄膜トランジスタを実現することができる。
【００８９】
第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、４０ａｔｍ％以上５０ａｔｍ％以下で窒化してもよい。このような構成とした場合、反射率が４０ａｔｍ％の電極層を低コストのＡｌを用いて実現することができる。
【００９０】
第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、波長４５０ｎｍの光に対する反射率が３０％以下となるように形成してもよい。あるいは、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は、波長４５０ｎｍの光に対する反射率が最も低い厚さとしてもよい。このような構成とした場合、液晶表示装置のバックライト（例えば、ＬＥＤ）のスペクトル成分のうちの強度が最も強い光に対して、反射率を低くすることができるため、薄膜トランジスタの光感度を低下させることができる。
【００９１】
第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は、１０ｎｍ以上１００ｎｍ以下であってもよい。このような構成とした場合、反射率が３０％以下であり、かつ低効率が低い膜の形成を実現することができるだけでなく、通常のスパッタによって制御可能な膜厚であり、後工程の絶縁膜形成時の段差を低減することができる。
【００９２】
酸化物半導体層６の端部は、ゲート電極３の端部よりも外側に位置するようにしてもよい。このような構成とした場合、ゲート電極３とソース電極４およびドレイン電極５との間における容量を低減することができる。
【００９３】
本実施の形態１では、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは窒化Ａｌ層であるものとして説明したが、これに限るものではない。例えば、第１のゲート電極層３ａ、第３のゲート電極層３ｃ、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃは、Ｔｉ、Ｍｏ、Ｃｒ、およびＲｅのうちのいずれかの酸化膜（ＴｉＮｘ，ＭｏＮｘ，ＣｒＮｘ，ＲｅＮｘ）または窒化膜（ＴｉＯｘ，ＭｏＯｘ，ＣｒＯｘ，ＲｅＯｘ）であってもよい。当該各電極層を酸化膜で形成する場合は、薄膜トランジスタの金属酸化膜で形成することが可能となり、プロセスが容易になる。
【００９４】
第３のゲート電極層３ｃ、第１のソース電極層４ａ、および第１のドレイン電極層５ａの各々は、第２のゲート電極層３ｂ、第２のソース電極層４ｂ、および第２のドレイン電極層５ｂを構成する材料を窒化あるいは酸化することによって得られる材質としてもよい。
【００９５】
第１のソース電極層４ａおよび第１のドレイン電極層５ａの膜厚と、第３のゲート電極層３ｃの膜厚とは、同一に限らず異なるようにしてもよい。第２のゲート電極層３ｂ上に第３のゲート電極層３ｃを形成した場合において、エッチングによって第３のゲート電極層３ｃがひさし状に形成される可能性がある。一方、窒化Ａｌ層である第１のソース電極層４ａおよび第１のドレイン電極層５ａは、Ａｌ層である第２のソース電極層４ｂおよび第２のドレイン電極層５ｂよりも下側に位置しているため、ひさし状に形成されることがない。従って、第３のゲート電極層３ｃの膜厚を第１のソース電極層４ａおよび第１のドレイン電極層５ａよりも薄くすることが考えられる。このような構成とすることによって、基板１側から入射した光が最初に反射する際に、できるだけ減衰させることができる。しかし、上記に限らず、第３のゲート電極層３ｃの膜厚を第１のソース電極層４ａおよび第１のドレイン電極層５ａよりも厚く形成してもよい。
【００９６】
本実施の形態１では、ゲート電極３、ソース電極４、およびドレイン電極５の上側および下側の面に低反射率の導電膜を設けているがこれに限るものではなく、ゲート電極３、ソース電極４、およびドレイン電極５のうちのいずれか１つの電極あるいは２つの電極にのみ低反射率の導電膜を設けてもよい。すなわち、ソース電極４およびドレイン電極５にのみ低反射率の導体膜を設けてもよい。
【００９７】
本実施の形態１では、第３のゲート電極層３ｃ、第１のソース電極層４ａ、および第１のドレイン電極層５ａは、窒化率が４０ａｔｍ％〜５０ａｔｍ％であり、かつ膜厚が３０ｎｍ以下で形成する場合について説明したがこれに限るものではなく、膜厚が４０ｎｍ〜６０ｎｍで形成してもよい。これは、図１７に示すように、膜厚が６０ｎｍの場合が最も反射率が低く、この程度の膜厚であれば配線抵抗も問題とならないからである。
【００９８】
＜実施の形態２＞
図１８は、本発明の実施の形態２による薄膜トランジスタの構成の一例を示す断面図である。また、図１９は、薄膜トランジスタの電極部分の構成の一例を示す平面図である。本実施の形態２による薄膜トランジスタは、図１に示す薄膜トランジスタの形成領域（領域２１）に形成される。
【００９９】
本実施の形態２による薄膜トランジスタは、ソース電極４（第１のソース電極層４ａ）と酸化物半導体層６とをソースプラグ１６を介して接続し、ドレイン電極５（第１のドレイン電極層５ａ）と酸化物半導体層６とをドレインプラグ１７を介して接続することを特徴としている。すなわち、本実施の形態１では、酸化物半導体層６を写真製版およびエッチング工程によって島状化する場合について説明したが、本実施の形態２では、酸化物半導体層６を島状化しない場合の一例を示している。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
【０１００】
ソースプラグ１６およびドレインプラグ１７は、円形形状であり、内壁に反射防止膜１６ｂ，１７ｂがそれぞれ形成されている。また、ソースプラグ１６にはソースプラグ電極１６ａが充填され、ドレインプラグ１７にはドレインプラグ電極１７ａが充填されている。
【０１０１】
以上のことから、本実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
【０１０２】
なお、図１８に示すように、ソースプラグ１６およびドレインプラグ１７と酸化物半導体層６とが接する界面に反射防止膜１６ｂ，１７ｂを形成しているが、ソースプラグ１６およびドレインプラグ１７と酸化物半導体層６との反応性が低く直接接しても問題ない場合は界面に反射防止膜１６ｂ，１７ｂを形成しなくてもよい。この場合、反射防止膜１６ｂ，１７ｂの形成後にエッチバック工程を施すことによって、酸化物半導体層６上に形成された反射防止膜１６ｂ，１７ｂを除去することができる。
【０１０３】
実施の形態２では、ソースプラグ１６およびドレインプラグ１７の形状を円形形状として説明したがこれに限るものではなく、スリット形状であってもよい。
【０１０４】
＜実施の形態３＞
図２０は、本発明の実施の形態３による薄膜トランジスタの構成の一例を示す断面図である。本実施の形態３による薄膜トランジスタは、図１に示す薄膜トランジスタの形成領域（領域２１）に形成される。
【０１０５】
本実施の形態３による薄膜トランジスタは、第３のソース電極層４ｃおよび第３のドレイン電極層５ｃの上面に透明導電膜７を形成し、ゲート絶縁膜２の上面から透明導電膜７の上面に渡って酸化物半導体層６が形成されている。その他の構成は、実施の形態１と同様であるため、ここでは説明を省略する。
【０１０６】
図２０に示す薄膜トランジスタでは、ソース電極４およびドレイン電極５をパターニングによって形成後、酸化物半導体層６を成膜およびパターニングによって形成する。従って、酸化物半導体層６とソース電極４およびドレイン電極５との接触面積は、ソース電極４（第３のソース電極層４ｃ）およびドレイン電極５（第３のソース電極層５ｃ）の上面において大きい。また、本実施の形態３では、ソース電極４およびドレイン電極５の上面に透明導電膜７を設けているため、反射防止膜として窒化アルミニウム膜を積層して形成したソース電極４およびドレイン電極５と、酸化物半導体層６との反応を抑制することが可能となる。従って、ソース電極４およびドレイン電極５が、アルミニウムの酸化物生成による接触抵抗の増大や絶縁膜化することを防ぐことが可能となる。
【０１０７】
また、ソース電極４およびドレイン電極５の端面が酸化物半導体層６に直接接触するが、ソース電極４およびドレイン電極５の膜厚が数１００ｎｍ程度であるのに対して、ソース電極４およびドレイン電極５の上面において酸化物半導体層６と接触する幅（図２０の左右方向の長さ）は数μｍオーダーであるため、酸化等の影響は少ないといえる。なお、ソース電極４およびドレイン電極５をパターニングによって形成した後、ソース電極４およびドレイン電極５の端面が露出した状態で、窒素を用いたプラズマによって窒化処理を施すと、ソース電極４およびドレイン電極５の端面に露出した第１のソース電極層４ａおよび第１のドレイン電極層５ａの端面側表面に金属窒化膜が形成され、ソース電極４およびドレイン電極５と酸化物半導体層６とが直接接触しない構造も実現することができる。
【０１０８】
＜実施の形態４＞
本発明の実施の形態４による薄膜トランジスタについて、図１５に示す構成を一例として説明する。本実施の形態４において、第１のソース電極層４ａ、第３のソース電極層４ｃ、第１のドレイン電極層５ａ、および第３のドレイン電極層５ｃの膜厚は５０ｎｍとしている。また、透明導電膜７は、ＩＺＯで形成し、膜厚を３５ｎｍとしている。また、保護膜８は、酸化シリコンで形成し、膜厚を１μｍとしている。
【０１０９】
液晶ディスプレイでは、バックライトとして白色ＬＥＤを用いる。白色ＬＥＤのスペクトルは、図２１に示すように４５０ｎｍ付近に大きなピークがある。４５０ｎｍ以下の短波長の光は、酸化物半導体層６に入射するとキャリアを発生させ、薄膜トランジスタの信頼性を損なうことは実施の形態１でも述べた。そこで、透明導電膜７についても波長４５０ｎｍ以下の光に対する反射率を抑制することができる構成を実現すれば、薄膜トランジスタの信頼性が向上する。
【０１１０】
図２２は、ソース電極４およびドレイン電極５を模擬したアルミニウム上に、反射防止膜の窒化アルミニウムを５０ｎｍ、さらに透明導電膜としてＩＺＯを積層した構造において、ＩＺＯの膜厚によって反射率がどのように変化するのかを算出した結果を示している。図２２に示すように、ＩＺＯの膜厚によって反射率が低くなる波長が異なることが分かる。すなわち、酸化物半導体層６への影響が大きい波長４５０ｎｍ以下の光に対する反射を抑制するためには、ＩＺＯの膜厚を３５ｎｍ以下にすると効果的であることが分かる。従って、ＩＺＯを用いた透明導電膜７の膜厚を３５ｎｍ以下にすることによって、酸化物半導体層６への波長４５０ｎｍ以下の光の入射を抑制し（すなわち、酸化物半導体層６中での光キャリアの生成を抑制し）、薄膜トランジスタの特性を安定化させ信頼性が向上する。
【０１１１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【０１１２】
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【産業上の利用可能性】
【０１１３】
本発明は、例えば、ディスプレイ等に使用される絶縁性基板上に形成されたＩｎＧａＺｎＯ系酸化物半導体層、および当該ＩｎＧａＺｎＯ系酸化物半導体層を用いた薄膜トランジスタに利用可能である。
【符号の説明】
【０１１４】
１  基板、２  ゲート絶縁膜、３  ゲート電極、３ａ  第１のゲート電極層、３ｂ  第２のゲート電極層、３ｃ  第３のゲート電極層、４  ソース電極、４ａ  第１のソース電極層、４ｂ  第２のソース電極層、４ｃ  第３のソース電極層、５  ドレイン電極、５ａ  第１のドレイン電極層、５ｂ  第２のドレイン電極層、５ｃ  第３のドレイン電極層、６  酸化物半導体層、７  透明導電膜、８  保護膜、９  配向膜、１０  コンタクトホール、１１  画素電極、１２  ゲート配線、１３  ソース配線、１４  補助容量電極・配線、１５  レジスト、１６  ソースプラグ、１６ａ  ソースプラグ電極、１６ｂ  反射防止膜、１７  ドレインプラグ、１７ａ  ドレインプラグ電極、１７ｂ  反射防止膜、２０，２１  領域。
【図１】
2015046204.tif 000003
【図２】
2015046204.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2015046204.tif 000024
【手続補正書】
【提出日】平成27年10月23日(2015.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、前記ゲート配線（１２）および前記ソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、
前記基板（１）上に形成したゲート電極（３）と、
前記ゲート電極（３）を被覆するように形成したゲート絶縁膜（２）と、
前記ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、
前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、
前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）と、
を備え、
前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、
前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であり、
前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含み、
前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であり、
前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含み、
前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であり、
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とする、ＴＦＴアレイ基板。
【請求項２】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項３】
前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも内側に位置することを特徴とする、請求項２に記載のＴＦＴアレイ基板。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、ＩｎＧａＺｎＯ系半導体を用いた薄膜トランジスタを有するＴＦＴアレイ基板に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記の課題を解決するために、本発明によるＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第１のゲート電極層および第２のゲート電極層をこの順に積層した積層体を含み、第１のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第２のゲート電極層上に積層した第３のゲート電極層をさらに含み、第３のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、第１のソース電極層、第３のソース電極層、第１のドレイン電極層、第３のドレイン電極層、第１のゲート電極層、および第３のゲート電極層は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明によると、ＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第１のゲート電極層および第２のゲート電極層をこの順に積層した積層体を含み、第１のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第２のゲート電極層上に積層した第３のゲート電極層をさらに含み、第３のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、第１のソース電極層、第３のソース電極層、第１のドレイン電極層、第３のドレイン電極層、第１のゲート電極層、および第３のゲート電極層は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とするため、酸化物半導体層への光照射の影響を低減することが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正書】
【提出日】平成28年7月22日(2016.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板（１）上にマトリクス状に配置されるゲート配線（１２）およびソース配線（１３）と、前記ゲート配線（１２）および前記ソース配線（１３）の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、
前記基板（１）上に形成したゲート電極（３）と、
前記ゲート電極（３）を被覆するように形成したゲート絶縁膜（２）と、
前記ゲート絶縁膜（２）上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層（６）と、
前記チャネル層（６）上の一方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のソース電極層（４ａ）および第２のソース電極層（４ｂ）をこの順に積層した積層体を含むソース電極（４）と、
前記チャネル層（６）上の前記ソース電極（４）と離間した他方側から前記ゲート絶縁膜（２）上に渡って形成し、かつ第１のドレイン電極層（５ａ）および第２のドレイン電極層（５ｂ）をこの順に積層した積層体を含むドレイン電極（５）と、
を備え、
前記第１のソース電極層（４ａ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、
前記第１のドレイン電極層（５ａ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であり、
前記ゲート電極（３）は、第１のゲート電極層（３ａ）および第２のゲート電極層（３ｂ）をこの順に積層した積層体を含み、
前記第１のゲート電極層（３ａ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であり、
前記ゲート電極（３）は、前記第２のゲート電極層（３ｂ）上に積層した第３のゲート電極層（３ｃ）をさらに含み、
前記第３のゲート電極層（３ｃ）は、前記第２のゲート電極層（３ｂ）よりも反射率が低い導電膜の層であり、
前記ソース電極（４）は、前記第２のソース電極層（４ｂ）上に積層した第３のソース電極層（４ｃ）をさらに含み、
前記第３のソース電極層（４ｃ）は、前記第２のソース電極層（４ｂ）よりも反射率が低い導電膜の層であり、
前記ドレイン電極（５）は、前記第２のドレイン電極層（５ｂ）上に積層した第３のドレイン電極層（５ｃ）をさらに含み、
前記第３のドレイン電極層（５ｃ）は、前記第２のドレイン電極層（５ｂ）よりも反射率が低い導電膜の層であり、
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とする、ＴＦＴアレイ基板。
【請求項２】
前記第１のソース電極層（４ａ）、前記第３のソース電極層（４ｃ）、前記第１のドレイン電極層（５ａ）、前記第３のドレイン電極層（５ｃ）、前記第１のゲート電極層（３ａ）、および前記第３のゲート電極層（３ｃ）の膜厚は、１０ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【請求項３】
前記チャネル層（６）の端部は、前記ゲート電極（３）の端部よりも内側に位置することを特徴とする、請求項２に記載のＴＦＴアレイ基板。
【請求項４】
前記第１のソース電極層（４ａ）および前記第１のドレイン電極層（５ａ）と前記チャネル層（６）との間に透明導電膜（７）をさらに備えることを特徴とする、請求項１に記載のＴＦＴアレイ基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
上記の課題を解決するために、本発明によるＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第１のゲート電極層および第２のゲート電極層をこの順に積層した積層体を含み、第１のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第２のゲート電極層上に積層した第３のゲート電極層をさらに含み、第３のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ソース電極は、第２のソース電極層上に積層した第３のソース電極層をさらに含み、第３のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、ドレイン電極は、第２のドレイン電極層上に積層した第３のドレイン電極層をさらに含み、第３のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、第１のソース電極層、第３のソース電極層、第１のドレイン電極層、第３のドレイン電極層、第１のゲート電極層、および第３のゲート電極層は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明によると、ＴＦＴアレイ基板は、基板上にマトリクス状に配置されるゲート配線およびソース配線と、ゲート配線およびソース配線の交差部に配置される薄膜トランジスタとを備えるＴＦＴアレイ基板であって、基板上に形成したゲート電極と、ゲート電極を被覆するように形成したゲート絶縁膜と、ゲート絶縁膜上に形成したＩｎＧａＺｎＯ系酸化物半導体であるチャネル層と、チャネル層上の一方側からゲート絶縁膜上に渡って形成し、かつ第１のソース電極層および第２のソース電極層をこの順に積層した積層体を含むソース電極と、チャネル層上のソース電極と離間した他方側からゲート絶縁膜上に渡って形成し、かつ第１のドレイン電極層および第２のドレイン電極層をこの順に積層した積層体を含むドレイン電極とを備え、第１のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、第１のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第１のゲート電極層および第２のゲート電極層をこの順に積層した積層体を含み、第１のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ゲート電極は、第２のゲート電極層上に積層した第３のゲート電極層をさらに含み、第３のゲート電極層は、第２のゲート電極層よりも反射率が低い導電膜の層であり、ソース電極は、第２のソース電極層上に積層した第３のソース電極層をさらに含み、第３のソース電極層は、第２のソース電極層よりも反射率が低い導電膜の層であり、ドレイン電極は、第２のドレイン電極層上に積層した第３のドレイン電極層をさらに含み、第３のドレイン電極層は、第２のドレイン電極層よりも反射率が低い導電膜の層であり、第１のソース電極層、第３のソース電極層、第１のドレイン電極層、第３のドレイン電極層、第１のゲート電極層、および第３のゲート電極層は、４０ａｔｍ％以上５０ａｔｍ％以下の窒化率を有する窒化Ａｌであることを特徴とするため、酸化物半導体層への光照射の影響を低減することが可能となる。
【国際調査報告】
2015046204.tif 000025
2015046204.tif 000026
2015046204.tif 000027
2015046204.tif 000028