(57)【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
離間したソース領域及びドレイン領域を前記半導体基板の前記メモリセルエリア内に形成することであって、チャネル領域がそれらの間に延在する、形成することと、
前記チャネル領域の第１の部分及び前記ソース領域の一部分の上方に配設され、かつそれらから絶縁された導電性浮遊ゲートを形成することと、
前記導電性浮遊ゲートの上方に配設され、かつそれから絶縁された導電性制御ゲートを形成することと、
前記ソース領域及び前記チャネル領域の第２の部分の上方に少なくとも延在し、かつそれらから絶縁された第１の導電層を前記メモリセルエリア内に形成することと、
前記メモリセルエリア内の前記第１の導電層、前記コアデバイスエリア内の前記半導体基板の表面部分、及び前記ＨＶデバイスエリア内の前記半導体基板の表面部分の上方に延在する第１の絶縁層を形成することと、
前記第１の絶縁層を前記コアデバイスエリアから除去することと、
前記メモリセルエリア及び前記ＨＶデバイスエリア内の前記第１の絶縁層の上方に、かつ前記コアデバイスエリア内の前記半導体基板の前記表面部分の上方に延在するＨＫＭＧ層を形成することであって、前記ＨＫＭＧ層が、
高Ｋ誘電材料層と、
前記高Ｋ誘電材料層上の金属材料層と、を含む、形成することと、
前記メモリセルエリア、前記コアデバイスエリア、及び前記ＨＶデバイスエリア内の前記ＨＫＭＧ層の上方に延在する第２の導電層を形成することと、
前記ＨＫＭＧ層及び前記第２の導電層を前記メモリセルエリアから除去することと、
前記第１の絶縁層を前記メモリセルエリアから除去することと、
前記第１の導電層の部分を除去することであって、前記ソース領域の上方に配設され、かつそれから絶縁された前記第１の導電層の第１の部分が消去ゲートとして留まり、前記チャネル領域の第２の部分の上方に配設され、かつそれから絶縁された前記第１の導電層の第２の部分がワード線ゲートとして留まる、除去することと、
前記ＨＫＭＧ層及び前記第２の導電層の部分を前記コアデバイスエリア及び前記ＨＶデバイスエリアから除去することであって、前記ＨＫＭＧ層の第１の部分及び前記第２の導電層の第１の部分が第１の論理ゲートとして前記コアデバイスエリア内に留まり、前記ＨＫＭＧ層の第２の部分及び前記第２の導電層の第２の部分が第２の論理ゲートとして前記ＨＶデバイスエリア内に留まる、除去することと、を含む、方法。
【請求項２】
前記第１の絶縁層が、二酸化シリコンである、請求項１に記載の方法。
【請求項３】
前記第１の導電層及び前記第２の導電層が、ポリシリコンである、請求項１に記載の方法。
【請求項４】
第２の論理ゲートが前記第１の絶縁層によって前記半導体基板から絶縁され、前記第１の論理ゲートが前記第１の絶縁層によって前記半導体基板から絶縁されない、請求項１に記載の方法。
【請求項５】
前記ＨＶデバイスエリア内の前記ＨＫＭＧ層と前記第１の絶縁層との間に、かつ前記コアデバイスエリア内の前記ＨＫＭＧ層と前記半導体基板との間に配設された絶縁材料の界面層を形成することを更に含む、請求項１に記載の方法。
【請求項６】
メモリデバイスを形成する方法であって、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
離間したソース領域及びドレイン領域を前記半導体基板の前記メモリセルエリア内に形成することであって、チャネル領域がそれらの間に延在する、形成することと、
前記チャネル領域の第１の部分及び前記ソース領域の一部分の上方に配設され、かつそれらから絶縁された導電性浮遊ゲートを形成することと、
前記導電性浮遊ゲートの上方に配設され、かつそれから絶縁された導電性制御ゲートを形成することと、
前記ソース領域の上方に配設され、かつそれから絶縁された導電性消去ゲートを形成することと、
第１の絶縁材料を前記導電性消去ゲートの上方に形成することと、
第２の絶縁材料を前記ＨＶデバイスエリア内の前記半導体基板の表面部分の上方に形成することと、
前記メモリセルエリア、前記コアデバイスエリア、及び前記ＨＶデバイスエリアの上方に延在するＨＫＭＧ層を形成することであって、前記ＨＫＭＧ層が、
高Ｋ誘電材料層と、
前記高Ｋ誘電材料層上の金属材料層と、を含む、形成することと、
前記メモリセルエリア、前記コアデバイスエリア、及び前記ＨＶデバイスエリア内の前記ＨＫＭＧ層の上方に延在する導電層を形成することと、
前記ＨＫＭＧ層及び前記導電層の部分を前記メモリセルエリア、前記コアデバイスエリア、及び前記ＨＶデバイスエリアから除去することと、を含み、
前記チャネル領域の第２の部分の上方に配設された前記ＨＫＭＧ層の第１の部分及び前記導電層の第１の部分がワード線ゲートとして留まり、
前記ＨＫＭＧ層の第２の部分及び前記導電層の第２の部分が第１の論理ゲートとして前記コアデバイスエリア内に留まり、
前記ＨＫＭＧ層の第３の部分及び前記導電層の第３の部分が第２の論理ゲートとして前記ＨＶデバイスエリア内に留まる、方法。
【請求項７】
前記導電層が、ポリシリコンである、請求項６に記載の方法。
【請求項８】
第２の論理ゲートが前記第２の絶縁材料によって前記半導体基板から絶縁され、前記第１の論理ゲートが前記第２の絶縁材料によって前記半導体基板から絶縁されない、請求項６に記載の方法。
【請求項９】
前記ＨＶデバイスエリア内の前記ＨＫＭＧ層と前記第２の絶縁材料との間に、前記コアデバイスエリア内の前記ＨＫＭＧ層と前記半導体基板との間に、かつ前記メモリセルエリア内の前記ＨＫＭＧ層と前記チャネル領域の前記第２の部分との間に配設された絶縁材料の界面層を形成することを更に含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスに関する。
【０００２】
（関連出願の相互参照）
本出願は、参照により本明細書に組み込まれる、２０１５年７月２１日出願の米国仮出願第６２／１９４，８９４号の利益を主張するものである。
【背景技術】
【０００３】
分割ゲート不揮発性メモリセルは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２上に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域１６及び１４は、基板１２内の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、かつそれから絶縁された浮遊ゲート２２、浮遊ゲート２２の上方に配設され、かつそれから絶縁された制御ゲート２６、ソース領域１６の上方に配設され、かつそれから絶縁された消去ゲート２４、及びチャネル領域１８の第２の部分の上方に配設され、かつそれから絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、ドレイン領域１４に電気的に接続することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルがアレイ状に配置され、かかるメモリセルの列が分離領域の列によって分離される。分離領域は、絶縁材料が形成される基板の部分である。論理（コア）デバイス及び高電圧デバイスは、メモリアレイと同じチップ上に形成され、多くの場合、同じ加工工程のうちのいくつかを共有して形成され得る。高Ｋ金属材料からのメモリセルゲート並びに論理ゲート及び高電圧ゲート（ＨＫＭＧ−金属層の下の高Ｋ誘電体層）の作製も既知である。しかしながら、消去ゲート用の高Ｋ金属材料の存在がトンネル酸化物上に高密度トラップをもたらし、性能不良につながり得ることが見出された。消去ゲート金属を除去し、ポリシリコンを置き換えることにより、下部トンネル酸化物が損傷され、保持失敗、並びに性能不足がもたらされ得る。
【０００５】
本発明は、ＨＫＭＧ論理ゲートを有する論理デバイス及び高電圧デバイスと同じチップ上に分割ゲート不揮発性メモリデバイスを形成するための技術である。
【課題を解決するための手段】
【０００６】
メモリデバイスを形成する方法は、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
離間したソース領域及びドレイン領域を基板のメモリセルエリア内に形成することであって、チャネル領域がそれらの間に延在する、形成することと、
チャネル領域の第１の部分及びソース領域の一部分の上方に配設され、かつそれから絶縁された導電性浮遊ゲートを形成することと、
浮遊ゲートの上方に配設され、かつそれから絶縁された導電性制御ゲートを形成することと、
ソース領域及びチャネル領域の第２の部分の上方に少なくとも延在し、かつそれらから絶縁された第１の導電層をメモリセルエリア内に形成することと、
メモリセルエリア内の第１の導電層、コアデバイスエリア内の基板の表面部分、及びＨＶデバイスエリア内の基板の表面部分の上方に延在する第１の絶縁層を形成することと、
第１の絶縁層をコアデバイスエリアから除去することと、
メモリセルエリア及びＨＶデバイスエリア内の第１の絶縁層の上方に、かつコアデバイスエリア内の基板の表面部分の上方に延在するＨＫＭＧ層を形成することであって、ＨＫＭＧ層が、
高Ｋ誘電材料層と、
高Ｋ誘電材料層上の金属材料層と、を含む、形成することと、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリア内のＨＫＭＧ層の上方に延在する第２の導電層を形成することと、
ＨＫＭＧ層及び第２の導電層をメモリセルエリアから除去することと、
第１の絶縁層をメモリセルエリアから除去することと、
第１の導電層の部分を除去することであって、ソース領域の上方に配設され、かつそれから絶縁された第１の導電層の第１の部分が消去ゲートとして留まり、チャネル領域の第２の部分の上方に配設され、かつそれから絶縁された第１の導電層の第２の部分がワード線ゲートとして留まる、除去することと、
ＨＫＭＧ層及び第２の導電層の部分をコアデバイスエリア及びＨＶデバイスエリアから除去することであって、ＨＫＭＧ層の第１の部分及び第２の導電層の第１の部分がコアデバイスエリアとして第１の論理ゲート内に留まり、ＨＫＭＧ層の第２の部分及び第２の導電層の第２の部分が第２の論理ゲートとしてＨＶデバイスエリア内に留まる、除去することと、を含む。
【０００７】
メモリデバイスを形成する方法は、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
離間したソース領域及びドレイン領域を基板のメモリセルエリア内に形成することであって、チャネル領域がそれらｎ間に延在する、形成することと、
チャネル領域の第１の部分及びソース領域の一部分の上方に配設され、かつそれから絶縁された導電性浮遊ゲートを形成することと、
浮遊ゲートの上方に配設され、かつそれから絶縁された導電性制御ゲートを形成することと、
ソース領域の上方に配設され、かつそれから絶縁された導電性消去ゲートを形成することと、
第１の絶縁材料を消去ゲートの上方に形成することと、
第２の絶縁材料をＨＶデバイスエリア内の基板の表面部分の上方に形成することと、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアの上方に延在するＨＫＭＧ層を形成することであって、ＨＫＭＧ層が、
高Ｋ誘電材料層と、
高Ｋ誘電材料層上の金属材料層と、を含む、形成することと、
メモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリア内のＨＫＭＧ層の上方に延在する導電層を形成することと、
ＨＫＭＧ層及び導電層の部分をメモリセルエリア、コアデバイスエリア、及びＨＶデバイスエリアから除去することと、を含み、
チャネル領域の第２の部分の上方に配設されたＨＫＭＧ層の第１の部分及び導電層の第１の部分がワード線ゲートとして留まり、
ＨＫＭＧ層の第２の部分及び導電層の第２の部分が第１の論理ゲートとしてコアデバイスエリア内に留まり、
ＨＫＭＧ層の第３の部分及び導電層の第３の部分が第２の論理ゲートとしてＨＶデバイスエリア内に留まる。
【０００８】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【０００９】
【図１】従来のメモリセルの側面断面図である。
【図２Ａ】ＳＴＩ絶縁の形成時の基板の上面図である。
【図２Ｂ】ＳＴＩ分離領域の形成時の基板の側面断面図である。
【図２Ｃ】ＳＴＩ絶縁の形成時の基板の上面図である。
【図２Ｄ】ＳＴＩ分離領域の形成時の基板の側面断面図である。
【図２Ｅ】ＳＴＩ分離領域の形成時の基板の側面断面図である。
【図２Ｆ】ＳＴＩ分離領域の形成時の基板の側面断面図である。
【図３Ａ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｂ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｃ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｄ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｅ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｆ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図３Ｇ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ａ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｂ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｃ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｄ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｅ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｆ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｇ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｈ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｉ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｊ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｋ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｌ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｍ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図４Ｎ】基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ａ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｂ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｃ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｄ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｅ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｆ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｇ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【図５Ｈ】代替実施形態による基板上に不揮発性メモリセル及び論理ゲートを形成する工程を例証する側面断面図である。
【発明を実施するための形態】
【００１０】
本発明は、高Ｋ金属材料を使用して論理ゲートを形成するが、消去ゲートをポリシリコン材料で最初に形成することによって上述の課題を解決する。かかるメモリセルを形成する方法は、図２Ａ〜２Ｆ、３Ａ〜３Ｇ、及び４Ａ〜４Ｎに例証される。この方法は、好ましくはＰ型のものであり、当該技術分野で周知の半導体基板１２から始まる。
分離領域形成
【００１１】
図２Ａ〜２Ｆは、基板上に分離領域を形成する周知のＳＴＩ方法を例証する。図２Ａを参照して、好ましくはＰ型のものであり、当該技術分野で周知の半導体基板１２（又は半導体ウェル）の平面図が示される。第１の材料層３０及び第２の材料層３１は、基板上に形成される（例えば、化成又は堆積する）。例えば、第１の層３０は、二酸化シリコン（以下、「酸化物」）であってもよく、これは、酸化又は酸化物堆積（例えば、化学気相堆積又はＣＶＤ）等の任意の周知の技法によって基板１２上に形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用されてもよい。第２の層３１は、窒化シリコン（以下、「窒化物」）、であってもよく、これは、好ましくはＣＶＤ又はＰＥＣＶＤによって酸化物層３０の上方に形成される。図２Ｂは、結果として得られた構造の断面を例証する。
【００１２】
第１及び第２の層３０／３１が形成されると、好適なフォトレジスト材料３２を窒化物層３１上に塗布し、マスキング工程を行い、図２Ｃに示すように、Ｙ又はカラム方向に延在する特定領域（ストライプ３３）からフォトレジスト材料を選択的に除去する。フォトレジスト材料３２が除去される場合、露出された窒化物層３１及び酸化物層３０は、標準のエッチング技法（すなわち、異方性窒化物及び酸化物／誘電体エッチング処理）を使用してストライプ３３でエッチングされて、構造内にトレンチ３４を形成する。その後、シリコンエッチング処理を使って、図２Ｄに示すように、シリコン基板１２の中へトレンチ３４を下方に延在させる。フォトレジスト３２が除去されない場合、窒化物層３１及び酸化物層３０は維持される。図２Ｄに例証される結果として生じる構造は、分離領域３６と織り合わせられた活性領域３５を画定するようになる。
【００１３】
この構造が更に処理されて、残りのフォトレジスト３２を除去する。その後、厚い酸化物層を蒸着することで、トレンチ３４内に二酸化珪素のような分離材料が形成され、その後、化学機械研磨（ＣＭＰ）エッチングが実行され（窒化物層３１をエッチングのストッパとして使用）、図２Ｅに示すように、トレンチ３４内の酸化物ブロック１２８を除いて、酸化物層を除去する。その後、残存する窒化物層３１及び酸化物層３０は、窒化／酸化エッチング処理を使用して除去され、図２Ｆに示すように、分離領域３６に沿って延在するＳＴＩ酸化物ブロック１２８が残される。
【００１４】
図２Ａ〜２Ｆは、基板のメモリセルアレイ領域を例証し、ここで、メモリセルのカラムが分離領域３６によって分離される活性領域３５内に形成される。基板１２が、メモリセルアレイ領域内に形成されたメモリセルを動作させるために使用される制御回路が形成される少なくとも１つの周辺領域も含むことに留意されたい。好ましくは、分離ブロック１２８も上述の同じＳＴＩ処理中に周辺領域内に形成される。
メモリセル形成
【００１５】
図２Ｆに示す構造は、更に以下のとおりに処理される。図３Ａ〜３Ｇは、本発明の処理における次の工程が行われるときの、図２Ｆから直角に（図２Ｃ及び２Ｆに示される線３Ａ−３Ａに沿って）見た活性領域３５内の構造の断面を示す。
【００１６】
図３Ａから始まり、基板１２上の二酸化シリコン（酸化物）層４０の形成が示される。その後、第１のポリシリコン（又はアモルファスシリコン）層４２が二酸化シリコン層４０上に堆積するか、又は形成される。第１のポリシリコン（ポリ）層４２は、その後、活性領域３５に平行の方向にパターン形成される（ポリシリコンを分離領域３６から除去する）。
【００１７】
図３Ｂを参照して、二酸化シリコン等の別の絶縁層４４（又は更には複合絶縁層、例えば、ＯＮＯ（酸化物副層、窒化物副層、酸化物副層））が第１のポリシリコン層４２上に堆積するか、又は形成される。その後、第２のポリシリコン層４６が層４４上に堆積するか、又は形成される。絶縁体の別の層４８は、ポリシリコンの第２の層４６上に堆積されるか、又は形成され、その後のドライエッチング中のハードマスクとして使用される。好ましい実施形態では、層４８は、窒化シリコン副層４８ａ、二酸化シリコン副層４８ｂ、及び窒化シリコン副層４８ｃから成る複合層である。
【００１８】
図３Ｃを参照して、フォトレジスト材料（図示せず）は、図３Ｂに示される構造上に堆積し、マスキング工程が形成され、フォトレジスト材料の選択された部分を露出する。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造体に対するエッチングが行われる。複合層４８、ポリシリコンの第２の層４６、絶縁層４４は、次にポリシリコンの第１の層４２が露出されるまで異方性エッチングされる。結果として生じる構造が図３Ｃに示される。２つの「積層体」Ｓ１及びＳ２のみが示されているが、互いに分離されるかかる「積層体」がいくつか存在することが明らかであろう。
【００１９】
図３Ｄを参照して、二酸化シリコン４９がその構造上に堆積するか、又は形成される。この後に窒化ケイ素層５０の堆積が続く。二酸化シリコン４９及び窒化ケイ素５０は、異方性エッチングされ、積層体Ｓ１及びＳ２のそれぞれの周囲に（二酸化シリコン４９及び窒化ケイ素５０の混合である）スペーサ５１を残す。結果として生じる構造が図３Ｄに示される。
【００２０】
図３Ｅを参照して、フォトレジストマスク４７は、積層体Ｓ１とＳ２との間、かつ他の交互積層体対間の領域の上方に形成される。積層体Ｓ１とＳ２との間の領域は、本明細書で「内側領域」と称され、積層体の反対側の（フォトレジスト４７によって被覆されていない）領域は、本明細書で「外側領域」と称される。外側領域内の露出された第１のポリシリコン４２は、異方的にエッチングされる。酸化物層４０は、部分的に又は完全にエッチングされ得る。結果として生じる構造が図３Ｅに示される。
【００２１】
図３Ｆを参照して、フォトレジスト材料４７は、図３Ｅに示される構造から除去される。その後、酸化物層５２が堆積するか、又は形成される。その後、酸化物層５２が異方性エッチングの対象となり、積層体Ｓ１及びＳ２に隣接してスペーサ５２を残す。結果として生じる構造が図３Ｆに示される。
【００２２】
図３Ｇを参照して、その後、フォトレジスト材料５３が堆積し、マスキングされて、積層体Ｓ１とＳ２との間の内側領域内に開口部を残すが、外側領域内に留まる。積層体Ｓ１とＳ２との間（及び他の交互積層体対間）の内側領域内のポリシリコン４２が異方的にエッチングされる。ポリシリコン４２の下の二酸化シリコン層４０もまた、異方性エッチングされてもよい。結果として生じる構造がイオン注入の対象となり、第２の（ソース）領域１６を形成する。結果として生じる構造が図３Ｇに示される。
【００２３】
図４Ａ〜４Ｎは、メモリセルエリア２７、絶縁アレイ境界領域（すなわち、絶縁エリア１２８）、コアデバイス（例えば、コア論理デバイス）が形成されるコアデバイスエリア２８、及び高電圧デバイス（例えば、高電圧論理デバイス）が形成されるＨＶデバイスエリア２９の活性領域３５内の構造の拡大断面図である。図４Ａに示されるように、図３Ｇのメモリセル積層体Ｓ１及びＳ２が形成され、コアデバイスエリア２８又はＨＶデバイスエリア２９内には構造がまだ形成されていない。外側壁スペーサ５２は、浮遊ゲートとワード線との間の主な分離としての役割を果たす。
【００２４】
マスキング工程が行われて、この構造の上方に（ＨＶＩＩ）フォトレジスト５４を形成するが、積層体Ｓ１とＳ１との間の内側領域内に露出された状態で残す（すなわち、フォトレジストは、マスクを介して露出され、選択的に除去される）。注入が行われて、ソース領域１６を増強する。その後、酸化物エッチングが行われて、図４Ｂに示されるように、積層体Ｓ１及びＳ２の内側壁及び内側領域内の基板表面に沿って露出された酸化物を除去する。フォトレジスト５４が除去された後、酸化物層（すなわち、トンネル酸化物）５６がその構造の上方に、具体的には、図４Ｃに示されるように、好ましくは高温ＣＶＤ酸化物（ＨＴＯ）を使用して、浮遊ゲートポリ層４２の露出端に形成される。マスキング工程が行われて、（ＬＶＯＸ−０）フォトレジスト５８を積層体Ｓ１及びＳ２の外側領域を除いてその構造の上方に形成する。酸化物エッチングが行われて、露出された酸化物を除去し、具体的には、図４Ｄに示されるように、基板の表面に沿って酸化物を除去する。
【００２５】
その後、酸化物層６０（すなわち、ワード線酸化物層）が露出されたシリコン基板上に形成される。その後、図４Ｅに示されるように、フォトレジスト５８が除去される。その後、ポリシリコン層６２（メモリポリ）がその構造の上方に形成される。図４Ｆに示されるように、酸化物層６４（キャップ酸化物）がポリ層６２の上方に形成される。キャップ酸化物層６４を使用して、周辺ウエハーエリア内でのポリディッシングを阻止する。この構造は、化学機械研磨（ＣＭＰ）を使用して平坦化される。メモリセルエリア内のポリ層の部分は、論理エリア（すなわち、コアデバイス２８及びＨＶデバイスエリア２９）内のポリ層の部分よりもわずかに高くてもよい。その後、図４Ｇに示されるように、注入がポリ層内に形成される（すなわち、ポリ層のＮ＋ＮＮＩＩドーピング）。マスキング工程を使用して、フォトレジスト６６をその構造の上方に形成し、それを論理エリア２８及び２９から選択的に除去する。その後、図４Ｈに示されるように、ポリエッチングが行われ、ポリ層６２を論理エリア２８／２９から除去し、酸化物エッチングが行われて、論理エリア２８／２９内の基板表面上のいかなる酸化物も除去する。
【００２６】
フォトレジスト６６が除去された後、酸化物堆積が行われて、酸化物６８（すなわち、ＨＶ酸化物）層をその構造の上方に、具体的には、論理エリア２８／２９内の基板表面上に形成する。１つ以上のマスキング工程を使用して、フォトレジストをその構造の上方に形成し、それを選択エリアから選択的に除去する。その後、１回以上の注入、具体的には、ウェル注入が露出されたコアデバイスエリア２８及び任意のＩＯエリア、並びに／又はＨＶデバイスエリア２９上に行われる。コアＮＭＯＳ及びＰＭＯＳは、それらの特定の注入のために別個のマスクを使用する。その後、マスク及びＩＯエリアからの酸化物のみをエッチングする酸化物エッチング（すなわち、ＬＶＯＸ）が行われる。その後、ＩＯ酸化物形成を使用して、酸化物層をＩＯエリア内のみに形成する。マスキング工程を使用して、フォトレジスト７０をその構造の上方に形成し、それをコアデバイスエリア２８のみから選択的に除去する。酸化物エッチング（すなわち、ＬＬＶＯＸ）を使用して、図４Ｉに示されるように、コアデバイスエリア２８内の基板表面上の酸化物６８を除去する。
【００２７】
酸化物薄層７２（界面層（ＩＬ））がその構造の上方に形成される。その後、高Ｋ材料ＨＫの（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料等の酸化物の誘電率Ｋを超える誘電率Ｋを有する）絶縁層７４を備える高Ｋ金属ゲート層ＨＫＭＧが導電性金属層７６の下に形成される。その後、図４Ｊに示されるように、ポリシリコン層７８が金属層７６上に堆積する。マスキング工程が行われて、論理エリア２８／２９をフォトレジスト８０で被覆するが、フォトレジストは、メモリセルエリア２７から除去される。その後、図４Ｋに示されるように、エッチングを使用して、ポリ層７８、金属層７６、高Ｋ層７４、ＩＬ層７２、酸化物６８、及び下部ポリ層６２の上部分（すなわち、積層体Ｓ１及びＳ２の上部より下）をメモリセルエリア２７から除去する。
【００２８】
フォトレジスト８０が除去された後、酸化物層８２がその構造上に堆積し、その後、マスキング工程が行われて、フォトレジストによって露出された論理デバイスエリア２８／２９のある特定の部分のみを残す。一連のエッチングを使用して、酸化物８２、ポリ層７８、金属層７６、高Ｋ層７４、及びＩＬ層７２を除去し、図４Ｌに示されるように（フォトレジスト除去後）、論理デバイスのためのそれらのかかる層の積層体Ｓ３及びＳ４を、それぞれ、コアデバイスエリア２８及びＨＶデバイスエリア２９内に選択的に残す。各積層体Ｓ３／Ｓ４は、高Ｋ酸化物層７４及びＩＬ層７２によって（加えて、より高い電圧での動作のためにＨＶデバイスエリア２９内の酸化物層６８によって）基板から絶縁されたポリ層６２及び金属層７６の論理ゲートを構成する。マスキング工程を使用して、フォトレジスト８４をその構造の上方に形成し、フォトレジストをメモリセルエリア２７の外側領域（すなわち、隣接したメモリセル対間の領域）から除去し、ソース線をストラップするために使用される内側領域を選択する（図４Ｍの左側のセル対を参照のこと）。その後、酸化物及びポリエッチングを使用して、図４Ｍに示されるように、外側及び内側積層体領域内の酸化物層８２及びポリ層６２の露出された部分を除去する。これらのエッチングは、メモリセルワード線６２ａ（メモリセルエリア２７の外側領域内のポリ層６２のブロック）を画定する。ポリ層６６の一部分６２ｂは、内側領域内に留まる。
【００２９】
フォトレジスト８４が除去された後、最終加工が行われて、図４Ｎに示されるように、ワード線６２ａと並んで絶縁スペーサ８６を形成し、ワード線６２ａに隣接した基板への注入によってドレイン領域８８を形成し、論理ゲートに隣接した基板への注入によってソース領域９０／ドレイン領域９２をコアデバイスエリア２８及びＨＶデバイスエリア２９内に形成する。
【００３０】
上述の処理により、ＨＫＭＧコアデバイス及び高電圧デバイスと同じウエハー上にＨＫＭＧを含まないメモリセルが形成される。メモリセルエリア２７内で、各メモリセルは、ソース１６及びドレイン８８を有し、それらの間にチャネル領域を画定する。浮遊ゲート４２は、チャネル領域の第１の部分及びソース領域１６の一部分の上方に配設され、ワード線ゲート６２ａは、チャネル領域の第２の部分の上方に配設される。制御ゲート４６は、浮遊ゲート４２の上方に配設される。消去ゲート６２ｂは、ソース領域１６の上方に配設される（ソース線へのストラップ接続のために使用されるメモリセル対は除く）。コア論理エリア２８内で、ソース領域９０及びドレイン領域９２は、それらの間にチャネル領域を画定し、その上方に高Ｋ層７４及びＩＬ層７２によってそれから絶縁された（ポリ７８ａ及び金属７６ａの）コア論理ゲートが位置する。ＨＶ論理エリア２９内で、ソース領域９０及びドレイン領域９２は、それらの間にチャネル領域を画定し、その上方に高Ｋ層７４、ＩＬ層７２、及び酸化物層６８によってそれから絶縁された（ポリ７８ｂ及び金属７６ｂの）ＨＶ論理ゲートが位置する。
【００３１】
形成中、消去ゲートポリ６２ｂは、トンネル酸化物５６を密封し、その後の加工工程でそれをＨＫＭＧ材料への曝露から保護する。トンネル酸化物５６の完全性は、前清浄、後清浄、乾燥、及びエッチング等のＨＫＭＧ関連処理工程によって低下しない。論理エリア内のＨＫＭＧ／ポリ論理ゲートは、ポリシリコンのみから作製されたゲート上に電流を増加させる。消去ゲート６２ｂ上でのＨＫＭＧの形成を回避することによって、トンネル酸化物上での高密度トラップの導入（これにより、耐久性不足がもたらされ得る）が回避される。更に、形成及びその後のＨＫＭＧの消去ゲートエリアからの除去を回避することによって、トンネル酸化物の下側への損傷（これにより、保持失敗、並びに耐久性不足がもたらされる）が回避される。
【００３２】
図５Ａ〜５Ｈは、ＨＫＭＧ層が（ワード線電流を増加させるために）ワード線ゲートの一部として含まれる代替実施形態を例証する。これは、消去ゲートエリア内でのＨＫＭＧ層の形成を依然として回避しながら行われ、消去ゲートがトンネル酸化物をＨＫＭＧ加工から依然として保護する。この処理は、図４Ｃに示される（図５Ａに再度示される）構造を通じて同じである。上述の酸化物エッチングの代わりに、図５Ｂに示されるように、メモリポリ６２がその構造の上方に堆積し、その後、酸化物堆積によって酸化物層６４が形成される。ポリＣＭＰエッチング及びポリエッチングバック処理が行われ、図５Ｃに示されるように、消去ゲート６２ｂをメモリ積層体Ｓ１とＳ２との間に残す。ＮＮＩＩ注入がこの時点で、又は後に行われ得る。マスキング工程を使用して、内側領域（及びその内部の消去ゲート６２ｂ）をフォトレジスト１００で被覆するが、フォトレジスト１００を残りのエリアから除去する。その後、ポリエッチングを使用して、ポリ層６２の露出された部分を除去する。その後、酸化物等方性エッチングが行われ、図５Ｄに示されるように、基板上の酸化物層の露出された部分を除去する。
【００３３】
ＩＯ及びコアマスク／注入が行われ、その後、ＨＶＯＸマスク及びＺＭＯＳ注入並びに酸化物エッチングが（ＨＶデバイスエリア２９内の残りの酸化物を除去するために）行われる。ＨＶ酸化物堆積を使用して、ＨＶデバイスエリア２９のために酸化物層１０２を形成し、その後、（ＩＯエリアのみのために）ＬＶＯＸマスク及び酸化物エッチングが行われる。その後、酸化物層形成工程がＩＯエリアに行われる。ＬＬＶＯＸマスク及び酸化物エッチングがコアデバイスエリア２８及びメモリセルエリア２７内の（積層体Ｓ１及びＳ２の）外側領域に行われて、基板上の酸化物を除去する。その後、図５Ｅに示されるように、酸化物層１０４の形成に加えて、上述のＩＬ／ＨＫＭＧ／ポリ形成工程が３つ全ての領域２７、２８、２９に行われる。
【００３４】
構造がフォトレジストでマスキングされ、これが選択的に除去されて、ＳＴＩ酸化物エリア並びにコアデバイスエリア及びＨＶデバイスエリアの部分を露出された状態で残す。その後、エッチングが行われて、図５Ｆに示されるように、酸化物１２８、ポリ７８、金属７６、高Ｋ層７４、及びＩＬ層７２の露出された部分を除去する。構造がフォトレジスト１０６で再度マスキングされ、これがメモリ積層体とＳＴＩエリア１２８の部分との間の内側領域から選択的に除去される。その後、エッチングが行われて、図５Ｇに示されるように、酸化物１２８、ポリ７８、金属７６、高Ｋ層７４、及びＩＬ層７２の露出された部分を除去する。これにより、（フォトレジスト除去後に）図５Ｈに示される構造がもたらされ、論理エリアゲートもメモリセルエリアワード線１０８もいずれも、ＩＬ層７２の上方のＨＫＭＧ層（金属７６及び高Ｋ酸化物７４）の上方のポリ層７８から形成される。この加工が継続されて、メモリセルドレイン領域、論理エリアソース／ドレイン領域、及び接触線の形成が完了する。
【００３５】
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、本発明のメモリセルの適切な形成を可能にする任意の順序で行われる。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、そして、逆もまた同様である。本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
【００３６】
本明細書で使用される、用語「〜の上方に（over）」及び「〜の上に（on）」はともに、「直接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「間接的に〜の上に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。
【図１】
0006568643.tif 000002
【図２Ａ】
0006568643.tif 000003
【図２Ｂ】
0006568643.tif 000004
【図２Ｃ】
0006568643.tif 000005
【図２Ｄ】
0006568643.tif 000006
【図２Ｅ】
0006568643.tif 000007
【図２Ｆ】
0006568643.tif 000008
【図３Ａ】
0006568643.tif 000009
【図３Ｂ】
0006568643.tif 000010
【図３Ｃ】
0006568643.tif 000011
【図３Ｄ】
0006568643.tif 000012
【図３Ｅ】
0006568643.tif 000013
【図３Ｆ】
0006568643.tif 000014
【図３Ｇ】
0006568643.tif 000015
【図４Ａ】
0006568643.tif 000016
【図４Ｂ】
0006568643.tif 000017
【図４Ｃ】
0006568643.tif 000018
【図４Ｄ】
0006568643.tif 000019
【図４Ｅ】
0006568643.tif 000020
【図４Ｆ】
0006568643.tif 000021
【図４Ｇ】
0006568643.tif 000022
【図４Ｈ】
0006568643.tif 000023
【図４Ｉ】
0006568643.tif 000024
【図４Ｊ】
0006568643.tif 000025
【図４Ｋ】
0006568643.tif 000026
【図４Ｌ】
0006568643.tif 000027
【図４Ｍ】
0006568643.tif 000028
【図４Ｎ】
0006568643.tif 000029
【図５Ａ】
0006568643.tif 000030
【図５Ｂ】
0006568643.tif 000031
【図５Ｃ】
0006568643.tif 000032
【図５Ｄ】
0006568643.tif 000033
【図５Ｅ】
0006568643.tif 000034
【図５Ｆ】
0006568643.tif 000035
【図５Ｇ】
0006568643.tif 000036
【図５Ｈ】
0006568643.tif 000037