(57)【要約】  簡易な構成で、所望のバイアス電圧等を設定可能なバイアス発生回路を提供する。電圧発生回路（４）は、与えられたクロック信号（ＣＬＫｉｎ）のクロック数に応じて、出力電圧（Ｖｏｕｔ）を徐々に増加または減少させる。クロックゲーティング回路（３）は、基準電圧（Ｖｒｅｆ）と電圧発生回路４の出力電圧（Ｖｏｕｔ）とを比較する比較器（２）の出力を制御信号として受け、この制御信号によってクロック信号を電圧発生回路（４）に与えるか否かを制御する。これにより、電圧発生回路（４）の出力電圧すなわちバイアス電圧（Ｖｂｉａｓ）が、基準電圧（Ｖｒｅｆ）近傍の値に設定される。
2016031127.tif 000002
【特許請求の範囲】
【請求項１】
与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、
基準電圧と、前記電圧発生回路の出力電圧とを比較する比較器と、
クロック信号を生成するクロック発生回路と、
前記比較器の出力を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路とを備え、
前記電圧発生回路の出力電圧が、バイアス電圧として出力される
ことを特徴とするバイアス発生回路。
【請求項２】
与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、
基準電流を生成する第１トランジスタと、
前記電圧発生回路の出力電圧がゲートに与えられ、前記基準電流がドレインに入力される第２トランジスタと、
クロック信号を生成するクロック発生回路と、
前記第２トランジスタのドレイン電圧を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路と、
前記電圧発生回路の出力電圧がゲートに与えられ、ドレインからバイアス電流を出力する第３トランジスタとを備えた
ことを特徴とするバイアス発生回路。
【請求項３】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路は、
前記出力電圧が出力される出力端子と、
複数の抵抗が直列に接続されており、両端に所定の電圧が印加される抵抗列と、
導通／非導通が切替可能であり、一端が前記抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチと、
前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記複数のスイッチの中のいずれか１つを選択して導通させるスイッチ選択部とを備えたものである
ことを特徴とするバイアス発生回路。
【請求項４】
請求項３記載のバイアス発生回路において、
前記スイッチ選択部は、
前記クロック信号を受け、いずれか１つが所定の第１論理値を持つ複数の第１スイッチ選択信号を出力するものであり、前記クロック信号の立ち上がりまたは立ち下がりにおいて、前記第１論理値を持つ前記第１スイッチ選択信号をシフトさせる第１選択部と、
前記複数の第１スイッチ選択信号のいずれか１つを受け、いずれか１つが所定の第２論理値を持つ複数の第２スイッチ選択信号を出力するものであり、当該第１スイッチ選択信号の立ち上がりまたは立ち下がりにおいて、前記第２論理値を持つ前記第２スイッチ選択信号をシフトさせる第２選択部と、
前記複数のスイッチに対応してそれぞれ設けられており、前記複数の第１スイッチ選択信号のいずれか１つと、前記複数の第２スイッチ選択信号のいずれか１つとを入力とし、当該スイッチの導通／非導通を制御する信号を出力する複数の論理回路とを備えたものである
ことを特徴とするバイアス発生回路。
【請求項５】
請求項３記載のバイアス発生回路において、
前記スイッチ選択部は、シフトレジスタ、または、カウンタを備える
ことを特徴とするバイアス発生回路。
【請求項６】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路は、クロック数に応じて出力電圧を徐々に増加させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が減少する部分を有する、または、クロック数に応じて出力電圧を徐々に減少させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が増加する部分を有する
ことを特徴とするバイアス発生回路。
【請求項７】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路は、
デジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記クロック信号のクロック数をカウントするカウンタとを備え、
前記カウンタの出力が前記デジタル−アナログ変換器に入力され、前記デジタル−アナログ変換器の出力が、前記出力電圧として出力される
ことを特徴とするバイアス発生回路。
【請求項８】
請求項７記載のバイアス発生回路において、
前記デジタル-アナログ変換器は、Ｒ−２Ｒ型のデジタル-アナログ変換器である
ことを特徴とするバイアス発生回路。
【請求項９】
請求項１または２記載のバイアス発生回路において、
前記クロックゲーティング回路は、ＡＮＤゲート、ＯＲゲート、または、スイッチ付きインバータ回路によって構成されている
ことを特徴とするバイアス発生回路。
【請求項１０】
請求項２記載のバイアス発生回路において、
前記第１トランジスタのドレイン、または、前記第２トランジスタのドレインに、カスコードトランジスタが設けられている
ことを特徴とするバイアス発生回路。
【請求項１１】
請求項２記載のバイアス発生回路において、
前記第２トランジスタのドレインと前記クロックゲーティング回路の入力との間に、増幅回路が設けられている
ことを特徴とするバイアス発生回路。
【請求項１２】
請求項１または２記載のバイアス発生回路において、
前記クロックゲーティング回路の制御信号入力側に、フリップフロップが設けられている
ことを特徴とするバイアス発生回路。
【請求項１３】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路の出力電圧が、前記比較器の入力端子、または、前記第２トランジスタのゲートに送られる経路に、低域通過フィルタが設けられている
ことを特徴とするバイアス発生回路。
【請求項１４】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路は、出力電圧の初期値を設定するためのリセット信号が与えられるリセット信号端子を有している
ことを特徴とするバイアス発生回路。
【請求項１５】
与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路であって、
前記出力電圧が出力される出力端子と、
複数の抵抗が直列に接続された第１抵抗列と、
導通／非導通が切替可能であり、一端が前記第１抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチからなる第１スイッチ群と、
前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記第１スイッチ群に属するスイッチのいずれか１つを選択して導通させる第１スイッチ選択部と、
複数の抵抗が直列に接続されており、両端に所定の電圧が印加される第２抵抗列と、
導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が前記第１抵抗列の一端に接続された複数のスイッチからなる第２スイッチ群と、
導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が前記第１抵抗列の他端に接続された複数のスイッチからなる第３スイッチ群と、
前記第１スイッチ選択部の出力信号のいずれか１つを受け、この出力信号に応じて、前記第２スイッチ群に属するスイッチのいずれか１つと、前記第３スイッチ群に属するスイッチのいずれか１つとを選択して導通させる第２スイッチ選択部とを備えた
ことを特徴とする電圧発生回路。
【請求項１６】
与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路であって、
前記出力電圧が出力される出力端子と、
複数の抵抗が直列に接続された第１抵抗列と、
導通／非導通が切替可能であり、一端が前記第１抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチからなる第１スイッチ群と、
前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記第１スイッチ群に属するスイッチのいずれか１つを選択して導通させる第１スイッチ選択部と、
複数の抵抗が直列に接続されており、一端が前記第１抵抗列の一端と接続された第２抵抗列と、
複数の抵抗が直列に接続されており、一端が前記第１抵抗列の他端と接続された第３抵抗列と、
導通／非導通が切替可能であり、一端が前記第２抵抗列における抵抗端にそれぞれ接続され、他端が低電位供給端子に接続された複数のスイッチからなる第２スイッチ群と、
導通／非導通が切替可能であり、一端が前記第３抵抗列における抵抗端にそれぞれ接続され、他端が高電位供給端子に接続された複数のスイッチからなる第３スイッチ群と、
前記第１スイッチ選択部の出力信号のいずれか１つを受け、この出力信号に応じて、前記第２スイッチ群に属するスイッチのいずれか１つと、前記第３スイッチ群に属するスイッチのいずれか１つとを選択して導通させる第２スイッチ選択部とを備えた
ことを特徴とする電圧発生回路。
【請求項１７】
請求項１５または１６記載の電圧発生回路において、
前記第１および第２スイッチ選択部は、シフトレジスタ、または、カウンタを備える
ことを特徴とする電圧発生回路。
【請求項１８】
請求項１または２記載のバイアス発生回路において、
前記電圧発生回路は、請求項１５または１６記載の電圧発生回路である
ことを特徴とするバイアス発生回路。
【請求項１９】
請求項１または２記載のバイアス発生回路を備え、
機器の起動時に、または、定期的に、前記バイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成される
ことを特徴とする通信機器。
【請求項２０】
請求項１または２記載のバイアス発生回路を備え、
機器の起動時に、または、定期的に、前記バイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成される
ことを特徴とするレーダ機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、低ノイズのバイアス電圧及びバイアス電流を生成する技術に関する。
【背景技術】
【０００２】
例えば無線通信用機器に用いられる送受信回路には、優れた感度特性を実現するために、厳しい低ノイズ特性が求められる。しかしながら、ＣＭＯＳトランジスタで構成された回路においては、いわゆるフリッカーノイズが発生し、これが低ノイズ化に向けた大きな障害となっている。フリッカーノイズは、電流がシリコンと酸化膜との界面を流れる構造上、キャリアが界面の格子欠陥にランダムに捕獲又は開放されることによって発生するノイズである。フリッカーノイズは、トランジスタを構成要素として含む様々な回路で発生するが、特にアナログ回路の基本要素であるバイアス回路のフリッカーノイズが大きい場合、そのバイアス回路からバイアス電圧やバイアス電流の供給を受けている全ての回路が影響を受ける。このため、バイアス回路の低ノイズ化は極めて重要である。【０００３】
一方、フリッカーノイズは、トランジスタサイズを大きくすることによって抑えることができる。ところが、トランジスタサイズを大きくすることは、チップ面積の増大につながり、すなわち、コスト増の要因になる。また、例えばカレントミラーを構成する入力側のトランジスタは、しばしばフリッカーノイズの大きな発生源となるが、そのトランジスタのサイズを大きくすると、カレントミラーのミラー比を大きくとれなくなり、出力側のトランジスタに所定の電流を流すために必要なドレイン電流が大きくなるため、消費電力の大幅な増大を招くことになる。【０００４】
特許文献１には、比較的小さな面積で、低ノイズのバイアス電圧を発生させることが可能なバイアス電圧生成回路の回路構成が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，９９９，６２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のバイアス生成回路では、バイアス電圧を決定するために、所定のフローを実行するためのデジタル制御回路を実装する必要があり、このことが設計工数やチップ面積の増大に繋がる。【０００７】
また、バイアス生成部は可変抵抗部の抵抗値を変えることによってバイアス電圧を制御しているので、バイアス電圧の制御に伴ってインピーダンスが変化する。このため、電源電圧変動や、これに起因する電圧誤差が発生しやすい。また、抵抗分圧によって電源−グランド間の所定の電圧範囲を出力範囲に設定し、高分解能化を図ることが困難である。【０００８】
さらに、可変抵抗部の抵抗値を制御するためのスイッチには導通時に定常電流が流れるため、このスイッチを構成するＣＭＯＳトランジスタ自体がフリッカーノイズを発生してしまう。【０００９】
かかる点に鑑み、本開示は、所定のフローを実行するためのデジタル制御回路を必要とせず、簡易な構成で、所望のバイアス電圧やバイアス電流を設定可能なバイアス発生回路を提供する。
【課題を解決するための手段】
【００１０】
本開示の一態様は、バイアス発生回路であって、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、基準電圧と、前記電圧発生回路の出力電圧とを比較する比較器と、クロック信号を生成するクロック発生回路と、前記比較器の出力を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路とを備え、前記電圧発生回路の出力電圧が、バイアス電圧として出力されるものである。【００１１】
この態様によると、電圧発生回路は、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加、または、減少させる。クロックゲーティング回路は、基準電圧と電圧発生回路の出力電圧とを比較する比較器の出力を制御信号として受け、この制御信号によって、クロック信号を電圧発生回路に与えるか否かを制御する。例えば、電圧発生回路が出力電圧を徐々に増加させるものであるとき、クロックゲーティング回路は、比較器の出力が、電圧発生回路の出力電圧が基準電圧を上回ったことを示すとき、クロック信号の出力を停止する。これにより、電圧発生回路の出力電圧、すなわち、バイアス電圧が基準電圧近傍の値に設定される。したがって、クロック数に応じて出力電圧を徐々に増加、または減少させる電圧発生回路と、電圧発生回路へのクロック信号の供給を基準電圧に基づいて制御する簡易な構成とによって、所望のバイアス電圧を設定することができる。【００１２】
また、本開示の他の態様は、バイアス発生回路であって、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させる、または、徐々に減少させる電圧発生回路と、基準電流を生成する第１トランジスタと、前記電圧発生回路の出力電圧がゲートに与えられ、前記基準電流がドレインに入力される第２トランジスタと、クロック信号を生成するクロック発生回路と、前記第２トランジスタのドレイン電圧を制御信号として受け、この制御信号に応じて、前記クロック発生回路から出力されたクロック信号を前記電圧発生回路に与えるか否かを制御するクロックゲーティング回路と、前記電圧発生回路の出力電圧がゲートに与えられ、ドレインからバイアス電流を出力する第３トランジスタとを備えたものである。【００１３】
この態様によると、電圧発生回路は、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加、または、減少させる。クロックゲーティング回路は、電圧発生回路の出力電圧がゲートに与えられ、基準電流がドレインに入力される第２トランジスタのドレイン電圧を制御信号として受け、この制御信号によって、クロック信号を電圧発生回路に与えるか否かを制御する。例えば、電圧発生回路が出力電圧を徐々に増加させるものであるとき、クロックゲーティング回路は、第２トランジスタのドレイン電流が増加してドレイン電圧が低下したとき、クロック信号の出力を停止する。これにより、電圧発生回路の出力電圧がゲートに与えられる第３トランジスタのドレイン電流、すなわち、バイアス電流が、基準電流近傍の値に設定される。したがって、クロック数に応じて出力電圧を徐々に増加、または、減少させる電圧発生回路と、電圧発生回路へのクロック信号の供給を基準電流に基づいて制御する簡易な構成とによって、所望のバイアス電流を設定することができる。【００１４】
そして、上述の各態様において、前記電圧発生回路は、前記出力電圧が出力される出力端子と、複数の抵抗が直列に接続されており、両端に所定の電圧が印加される抵抗列と、導通／非導通が切替可能であり、一端が前記抵抗列における抵抗端にそれぞれ接続され、他端が前記出力端子に接続された複数のスイッチと、前記クロック信号を受け、前記クロック信号のクロック数に応じて、前記複数のスイッチの中のいずれか１つを選択して導通させるスイッチ選択部とを備えたものとすればよい。【００１５】
これにより、電圧発生回路が、両端に所定の電圧が印加される抵抗列と、一端が抵抗列における抵抗端にそれぞれ接続され、他端が出力端子に接続された複数のスイッチとを備えた構成によって実現されるので、電源電圧変動やこれに起因する電圧誤差の発生を抑えることができ、また、フリッカーノイズの発生を抑えることができる。【００１６】
また、上述の各態様において、前記電圧発生回路は、デジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、前記クロック信号のクロック数をカウントするカウンタとを備え、前記カウンタの出力が前記デジタル−アナログ変換器に入力され、前記デジタル−アナログ変換器の出力が、前記出力電圧として出力されるものとすればよい。【００１７】
これにより、電圧発生回路が、クロック数をカウントするカウンタと、カウンタの出力を入力とするデジタル−アナログ変換器とを備えた構成によって実現されるので、回路規模を大幅に削減することが可能になる。
【発明の効果】
【００１８】
本開示によれば、所定のフローを実行するためのデジタル制御回路を必要とせず、簡易な構成によって、所望のバイアス電圧やバイアス電流を設定することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態に係るバイアス発生回路の構成を示す回路図
【図２】図１のバイアス発生回路の動作シミュレーション結果を示すグラフ
【図３】第１実施形態の第１変形例に係るバイアス発生回路の構成を示す回路図
【図４】第１実施形態の第２変形例に係るバイアス発生回路の構成を示す回路図
【図５】（ａ），（ｂ）は図４に示す電圧発生回路における抵抗値設定の例を示す概念図
【図６】（ａ）（ｂ）は図４に示す電圧発生回路の出力電圧の変化を示すグラフ
【図７】第１実施形態の第３変形例に係るバイアス発生回路の構成を示す回路図
【図８】第２実施形態に係るバイアス発生回路の構成を示す回路図
【図９】第３実施形態に係るバイアス発生回路の構成を示す回路図
【図１０】図９のバイアス発生回路の動作シミュレーション結果を示すグラフ
【図１１】第４実施形態に係るバイアス発生回路の構成を示す回路図
【発明を実施するための形態】
【００２０】
以下、本開示の各実施形態について、図面を参照しながら説明する。なお、各実施形態の説明において使用される「接続」、又は、信号が「与えられる」、「入力される」等の文言は、直接的な接続や信号の伝播だけではなく、素子（容量素子、トランジスタ、論理ゲート、回路等など）を介した間接的な接続や信号の伝播をも含む。
【００２１】
＜第１実施形態＞
図１は第１実施形態に係るバイアス発生回路の構成を示す回路図である。本実施形態に係るバイアス発生回路は、クロック信号を生成するクロック発生回路１、２つの入力電圧を比較する比較器２、制御信号に応じてクロック信号を通過又は停止させるクロックゲーティング回路としてのＡＮＤゲート３、および、入力クロックに応じて出力電圧を増加又は減少させる電圧発生回路４を有する。
【００２２】
具体的には、比較器２は、非反転入力端子に基準電圧Ｖｒｅｆが入力されると共に、反転入力端子に電圧発生回路４から出力される電圧Ｖｏｕｔが与えられる。すなわち、比較器２は、基準電圧Ｖｒｅｆと電圧発生回路４の出力電圧Ｖｏｕｔとを比較する。ＡＮＤゲート３は、一方の入力端子にクロック発生回路１から出力されたクロック信号が与えられ、他方の入力端子に比較器２の出力信号が与えられている。そしてＡＮＤゲート３の出力は、電圧発生回路４のクロック入力端子１５にクロック信号ＣＬＫｉｎとして与えられる。すなわち、ＡＮＤゲート３は、比較器２の出力を制御信号として受け、この制御信号に応じて、クロック発生回路１から出力されたクロック信号を電圧発生回路４に与えるか否かを制御する。電圧発生回路４の出力電圧Ｖｏｕｔは、バイアス電圧Ｖｂｉａｓとして出力される。
【００２３】
電圧発生回路４は、直列に接続された複数の抵抗Ｒ１〜Ｒｎ＋１からなる抵抗列１１と、導通／非導通が切替可能である複数のスイッチＳＷ１〜ＳＷｎからなるスイッチ群１２と、クロック信号ＣＬＫｉｎを受け、複数のスイッチＳＷ１〜ＳＷｎのうち導通させるスイッチを選択するためのスイッチ選択部としてのシフトレジスタ１３とを有する。スイッチ群１２の各スイッチＳＷ１〜ＳＷｎは、一端が抵抗列１１における抵抗端ＶＲ１〜ＶＲｎにそれぞれ接続され、他端が出力端子１４に接続されている。シフトレジスタ１３は、複数のフリップフロップＦＦ１〜ＦＦｎ＋１によって構成されている。
【００２４】
なお、本明細書では、抵抗列において、Ｖで始まる符号は、抵抗端すなわち抵抗列を構成する各抵抗の両端子を表し、また、当該抵抗端における電圧値を表すものとする。
【００２５】
抵抗列１１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に接続されており、両端に所定の電圧が印加される。抵抗列１１において、両端の抵抗Ｒ１，Ｒｎ＋１の抵抗値と、両端以外の抵抗Ｒ２〜Ｒｎの抵抗値の総和とを適切に設定することにより、電圧発生回路４の出力電圧範囲を容易に可変できる。また、両端以外の抵抗の個数を変えることにより、出力電圧の分解能も容易に設定することが可能である。シフトレジスタ１３を構成するフリップフロップＦＦ１〜ＦＦｎ＋１は、リセット信号端子１６から入力される、初期状態を決めるためのリセット信号Ｒｅｓｅｔが、リセット端子に与えられる（ＲＥＴでＬｏｗに、ＳＥＴでＨｉｇｈに設定されるとする）。また、各フリップフロップＦＦ１〜ＦＦｎの出力信号は、対応するスイッチＳＷ１〜ＳＷｎのＯＮ，ＯＦＦを制御する。スイッチ群１２において導通したスイッチが接続されている抵抗列１１の抵抗端の電圧が、出力電圧Ｖｏｕｔとして、出力端子１４から出力される。
【００２６】
なお、本実施形態では、電圧発生回路４は、与えられたクロック信号ＣＬＫｉｎのクロック数に応じて、出力電圧Ｖｏｕｔを徐々に増加させるように構成されている。
【００２７】
次に、図１に示すバイアス発生回路の動作について説明する。まず、リセット信号Ｒｅｓｅｔが入力されると、シフトレジスタ１３において、フリップフロップＦＦ１の出力がＨｉｇｈ、その他のフリップフロップＦＦ２〜Ｆｎ＋１の出力はＬｏｗにセットされるので、スイッチ群１２においてスイッチＳＷ１が導通し、最も低い電圧ＶＲ１が出力電圧Ｖｏｕｔとして出力される。ここで、この初期値ＶＲ１は、ターゲットとなる基準電圧Ｖｒｅｆよりも十分低い電圧（ＶＲ１＜Ｖｒｅｆ）に設定されている。このため、比較器２の出力はＨｉｇｈとなり、ＡＮＤゲート３はクロック発生回路１から出力されたクロック信号をスルーさせる。このクロック信号に応じて電圧発生回路４のシフトレジスタ１３においてＨｉｇｈ出力が順次シフトしていき、それに応じて出力電圧ＶｏｕｔがＶＲ１⇒ＶＲ２⇒ＶＲ３…の順で出力され、徐々に上昇して行く。
【００２８】
そして、電圧発生回路４の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも大きくなると、比較器２の出力がＬｏｗに反転し、ＡＮＤゲート３がクロック信号の出力を停止させるため、電圧発生回路４の出力電圧Ｖｏｕｔの上昇が止まる。すなわち、電圧発生回路４の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆの近傍で、かつ、基準電圧Ｖｒｅｆよりも高い電圧に設定される。
【００２９】
図２に実際のシミュレーション結果を示す。電圧発生回路４の初期値電圧は０Ｖ、ターゲットとなる基準電圧Ｖｒｅｆは４００ｍＶとしている。図２から分かるように、クロック信号ＣＬＫｉｎのクロック数に応じて電圧発生回路４の出力電圧Ｖｏｕｔ（＝バイアス電圧Ｖｂｉａｓ）は０Ｖから徐々に上昇し、基準電圧４００ｍＶを越えた時点で比較器出力がＬｏｗに反転し、ＡＮＤゲート３からのクロック信号出力が停止して、電圧発生回路４の出力電圧の上昇が止まっている。このとき設定された電圧発生回路４の出力電圧Ｖｏｕｔは４０２．６ｍＶであり、基準電圧４００ｍＶの近傍かつ高い電圧に設定されている（シミュレーションにおける１ＬＳＢは、約５ｍＶである）。
【００３０】
以上述べたように本実施形態によると、バイアス電圧を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電圧が自動的に生成される。また、電源−グランド間に接続された抵抗列１１の抵抗値は常に一定であり、定電流回路として動作するため、電源電圧変動やそれに起因する電圧誤差は発生しない。
【００３１】
さらに、電圧発生回路４におけるスイッチＳＷ１〜ＳＷｎは、抵抗列１１の抵抗端の電圧を出力端子１４に取り出すために用いられるため、定常電流が流れない。このため、スイッチトランジスタによるフリッカーノイズの影響を抑えることが可能となる（ＭＯＳトランジスタにおけるフリッカーノイズは、電流がシリコンと酸化膜との界面を流れる際、キャリアが格子欠陥にランダムに捕獲されたり開放されたりすることで発生する電流の時間的なゆらぎに起因するため、電流が流れない場合、フリッカーノイズの影響はゼロとなる）。
【００３２】
なお、本実施形態において、電圧発生回路４は、入力クロックに応じて出力電圧が上昇するように構成されているが、この構成に限定されるものではなく、入力クロックに応じて出力電圧が下降するように構成しても同様の効果を得ることができる。この場合例えば、図１において、抵抗列１１の抵抗端の電圧を高い順に出力できるように、スイッチ群１２とシフトレジスタ１３との接続関係を変更する。これにより、電圧発生回路４は、与えられたクロック信号ＣＬＫｉｎのクロック数に応じて、出力電圧Ｖｏｕｔを徐々に減少させる。そして比較器２について、基準電圧Ｖｒｅｆを反転入力端子に与え、電圧発生回路４の出力電圧Ｖｏｕｔを非反転入力端子に与えるようにすればよい。このような構成において、電圧発生回路４の初期値ＶＲｎを基準電圧Ｖｒｅｆより十分高い電圧に設定しておけば（ＶＲｎ＞Ｖｒｅｆ）、電圧発生回路４の出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆの近傍で、かつ、基準電圧Ｖｒｅｆよりも低い電圧に設定される。
【００３３】
なお、本実施形態では、シフトレジスタによってスイッチ選択部を構成するものとしたが、これに限られるものではなく、例えば、カウンタによってスイッチ選択部を構成するようにしてもよい。
【００３４】
（第１変形例）
図３は第１実施形態の第１変形例に係るバイアス発生回路の構成を示す回路図である。図３の構成では、電圧発生回路の構成が図１と異なっている。図１に示した電圧発生回路４では、抵抗列１１における抵抗端の電圧を取り出すために、スイッチとほぼ同数のフリップフロップが必要となり、細かい分解能が必要な場合、回路面積の増大に繋がる。そこで、第１変形例では、電圧発生回路４Ａは、フリップフロップの個数を削減することが可能な構成としている。
【００３５】
図３において、電圧発生回路４Ａでは、抵抗列２１の抵抗２１ａが、Ｘ軸方向（図面横方向）に順次向きを変えながらジクザグに配置されている。複数のスイッチＳＷ１１〜ＳＷｎ８は、一端が抵抗列２１における抵抗端ＶＲ１１〜ＶＲｎ８にそれぞれ接続され、他端が出力端子１４に接続されている。そして、スイッチ選択部を構成するシフトレジスタは、Ｘ軸方向用とＹ軸方向用（図面縦方向）に分かれて配置されている。第１選択部としてのＸ軸方向用の第１シフトレジスタ２２は、フリップフロップＦＦ１〜ＦＦ８によって構成されており、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続され、全体でリング構成となっている。一方、第２選択部としてのＹ軸方向用の第２シフトレジスタ２３は、フリップフロップＦＦ１０〜ＦＦｎ０によって構成されている。第１シフトレジスタ２２はクロック信号ＣＬＫｉｎを受けて動作し、複数の第１スイッチ選択信号を出力する。第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の１つ（図３ではフリップフロップＦＦ１の出力）を受けて動作し、複数の第２スイッチ選択信号を出力する。
【００３６】
さらに、複数の論理回路の一例である論理積回路２４が、複数のスイッチＳＷ１１〜ＳＷｎ８に対応してそれぞれ設けられている。論理積回路２４は、第１シフトレジスタ２２から出力された第１スイッチ選択信号のいずれか１つと、第２シフトレジスタ２３から出力された第２スイッチ選択信号のいずれか１つとを入力とし、当該スイッチの導通／非導通を制御する信号を出力する。
【００３７】
ここでは、複数の第１スイッチ選択信号は、いずれか１つが所定の第１論理値としてのＨｉｇｈになり、同様に、複数の第２スイッチ選択信号は、いずれか１つが所定の第２論理値としてのＨｉｇｈになるものとする。第１シフトレジスタ２２は、クロック信号ＣＬＫｉｎの立ち上がりにおいて、Ｈｉｇｈを持つ第１スイッチ選択信号をシフトさせる。第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の立ち上がりにおいて、Ｈｉｇｈになる第２スイッチ選択信号をシフトさせる。そして、与えられる第１および第２スイッチ選択信号がともにＨｉｇｈである論理積回路２４が、信号としてＨｉｇｈを出力することによって、対応するスイッチを導通状態にする。与えられる第１および第２スイッチ選択信号のうち少なくともいずれか一方がＨｉｇｈでない論理積回路２４は、信号としてＬｏｗを出力することによって、対応するスイッチを非導通状態にする。
【００３８】
次に、図３に示す電圧発生回路４Ａの動作について説明する。まず、リセット信号Ｒｅｓｅｔが入力されると、第１シフトレジスタ２２におけるフリップフロップＦＦ１と第２シフトレジスタ２３におけるフリップフロップＦＦ１０の出力がＨｉｇｈに、それ以外のフリップフロップＦＦ２〜ＦＦ８，Ｆ２０〜Ｆｎ０の出力は全てＬｏｗにセットされる。したがって、フリップフロップＦＦ１，ＦＦ１０によって制御されるスイッチＳＷ１１が導通し、端子電圧ＶＲ１１が出力電圧Ｖｏｕｔとして出力される。次に、クロック信号ＣＬＫｉｎが入力されると、第１シフトレジスタ２２においてＨｉｇｈ出力がＦＦ１⇒ＦＦ２⇒ＦＦ３…の順序でシフトし、それに応じて端子電圧ＶＲ１１⇒ＶＲ１２⇒ＶＲ１３…が順次出力され、出力電圧Ｖｏｕｔが上昇して行く。そして、フリップフロップＦＦ８の出力がＨｉｇｈになって端子電圧ＶＲ１８が出力されると、次のクロックでフリップフロップＦＦ１の出力がＨｉｇｈになるため、その立ち上がりで第２シフトレジスタ２３のＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、フリップフロップＦＦ１，ＦＦ２０によって制御されるスイッチＳＷ２１がＯＮとなり、端子電圧ＶＲ２１が出力電圧Ｖｏｕｔとして出力される。その後、クロックに応じてＶＲ２１⇒ＶＲ２２⇒ＶＲ２３…が順次出力され、端子電圧ＶＲ２８に達すると次のクロックでフリップフロップＦＦ３０の出力がＨｉｇｈとなり、続いてＶＲ３１⇒ＶＲ３２⇒ＶＲ３３の順で出力されて行く。
【００３９】
このように、図１の電圧発生回路４と同様に、抵抗列２１における抵抗端の電圧が低い側から高い側に向かって順次出力される。しかも本変形例では、シフトレジスタをＸ軸方向用とＹ軸方向用とに分けて配置しているので、フリップフロップの数を大幅に削減可能である。例えば、図３の電圧発生回路４Ａを第１の実施形態のように構成した場合、必要とされるフリップフロップの数は８ｘｎ個であるが、本変形例では（８＋ｎ）個となる。したがって、本変形例によると、電圧発生回路４Ａの回路規模を大幅に削減しながら、第１の実施形態と同様の効果を容易に得ることができる。
【００４０】
なお、複数の第１スイッチ選択信号は、いずれか１つが、所定の第１論理値としてＬｏｗになるものとしてもよい。また、複数の第２スイッチ選択信号は、いずれか１つが、所定の第２論理値としてＬｏｗになるものとしてもよい。そして、第１および第２スイッチ選択信号の論理に応じた論理回路を、複数のスイッチに対応してそれぞれ設ければよい。例えば、複数の第１スイッチ選択信号および複数の第２スイッチ選択信号が、両方とも、いずれか１つがＬｏｗになる場合は、論理積回路２４の代わりに、論理和回路を設ければよい。すなわち、与えられる第１および第２スイッチ選択信号がともにＬｏｗである論理和回路が、信号としてＬｏｗを出力することによって、対応するスイッチを導通状態にする。
【００４１】
また、第１シフトレジスタ２２は、クロック信号ＣＬＫｉｎの立ち下がりにおいて、所定の論理値を持つ第１スイッチ選択信号をシフトさせてもよいし、第２シフトレジスタ２３は、第１シフトレジスタ２２の出力信号の立ち下がりにおいて、所定の論理値を持つ第２スイッチ選択信号をシフトさせてもよい。
【００４２】
（第２変形例）
図４は第１実施形態の第２変形例に係るバイアス発生回路の構成を示す回路図である。図４の構成では、電圧発生回路の構成が図１および図３と異なっている。図３に示した電圧発生回路４Ａでは、抵抗列２１から電圧を取り出すために、電圧を取り出す抵抗端と同数のスイッチおよび論理ゲートが必要となるが、第２変形例では、電圧発生回路４Ｂは、スイッチおよび論理ゲートの個数を大幅に削減することが可能な構成としている。
【００４３】
図４において、電圧発生回路４Ｂは、複数の抵抗Ｒ１〜Ｒ８が直列に接続された第１抵抗列３１、導通／非導通が切替可能な複数のスイッチＳＷ１〜ＳＷ８からなる第１スイッチ群３２、第１スイッチ群３２に属するスイッチを選択して導通させる第１スイッチ選択部としての第１シフトレジスタ３３、複数の抵抗Ｒｃ１〜Ｒｃ５が直列に接続された第２抵抗列３４、導通／非導通が切替可能な複数のスイッチＳＷＨ１〜ＳＷＨ６からなる第２スイッチ群３５、導通／非導通が切替可能な複数のスイッチＳＷＬ１〜ＳＷＬ６からなる第３スイッチ群３６、および、第２スイッチ群３５に属するスイッチを選択して導通させるとともに、第３スイッチ群３６に属するスイッチを選択して導通させる第２スイッチ選択部としての第２シフトレジスタ３７を備えている。
【００４４】
第１スイッチ群３２の各スイッチＳＷ１〜ＳＷ８は、一端が第１抵抗列３１における抵抗端にそれぞれ接続され、他端が出力端子１４に接続されている。第２スイッチ群３５の各スイッチＳＷＨ１〜ＳＷＨ６は、一端が第２抵抗列３４における抵抗端にそれぞれ接続され、他端が第１抵抗列３１の一端に接続されている。第３スイッチ群３６の各スイッチＳＷＬ１〜ＳＷＬ６は、一端が第２抵抗列３４における抵抗端にそれぞれ接続され、他端が第１抵抗列３１の他端に接続されている。
【００４５】
第１シフトレジスタ３３は、フリップフロップＦＦ１〜ＦＦ８を備え、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続されるリング構成となっており、クロック信号ＣＬＫｉｎを受け、このクロック信号ＣＬＫｉｎのクロック数に応じて、第１スイッチ群３２に属するスイッチＳＷ１〜ＳＷ８のいずれか１つを選択して導通させる。すなわち、第１シフトレジスタ３３は、第１抵抗列３１における抵抗端の電圧を低い方からＶＲ１⇒ＶＲ２⇒…⇒ＶＲ８⇒ＶＲ１…の順番に出力するよう、スイッチＳＷ１〜ＳＷ８を制御する。一方、第２シフトレジスタ３７は、フリップフロップＦＦ１０〜ＦＦ４０を備え、第１シフトレジスタ３３の出力信号のいずれか１つ（図４ではフリップフロップＦＦ１の出力）を受け、この出力信号に応じて、第２スイッチ群３５に属するスイッチＳＷＨ１〜ＳＷＨ６のいずれか１つと、第３スイッチ群３６に属するスイッチＳＷＬ１〜ＳＷＬ６のいずれか１つとを選択して導通させる。すなわち、第２シフトレジスタ３７は、第１抵抗列３１の両端を、第２抵抗列３４における抵抗端に、（Ｖｃ１，Ｖｃ３）⇒（Ｖｃ２，Ｖｃ４）⇒（Ｖｃ３，Ｖｃ５）⇒…の順番に接続するよう、スイッチＳＷＬ１〜ＳＷＬ６及びスイッチＳＷＨ１〜ＳＷＨ６を制御する。なお、第１抵抗列３１および第２抵抗列３４における抵抗の個数は、図４に示したものに限定されるものではない。
【００４６】
次に、図４に示す電圧発生回路４Ｂの動作について説明する。ここで、第１及び第２抵抗列３１，３４を構成する抵抗Ｒ１〜Ｒ８及びＲｃ１〜Ｒｃ５の抵抗値は、以下のように設定されているものとする。
【００４７】
Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８＝Ｒａ
Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝４Ｒａ
すなわち、第１抵抗列３１の抵抗値の総和は８Ｒａである。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１０の出力がＨｉｇｈとなるため、スイッチＳＷＬ１，ＳＷＨ３がＯＮとなり、第１抵抗列３１の両端は、第２抵抗列３４における抵抗端Ｖｃ１と抵抗端Ｖｃ３とにそれぞれ接続される。ここで、抵抗端Ｖｃ１，Ｖｃ３間の抵抗値は８Ｒａ（＝Ｒｃ１＋Ｒｃ２）であり、第１抵抗列３１の総抵抗値８Ｒａと同じであるから、その合成抵抗値は８Ｒａ／２＝４Ｒａとなる。この合成抵抗値は抵抗Ｒｃ３〜Ｒｃ５と同じ抵抗値であるので、この結果、抵抗端Ｖｃ１，Ｖｃ６間の電圧が、抵抗値が同じ４Ｒａである４個の抵抗により４等分される。この４等分された電圧範囲のうち最も低い電圧範囲Ｖｃ１〜Ｖｃ３において、第１抵抗列３１によって８等分された電圧ＶＲ１〜ＶＲ８が、電圧発生回路４Ｂから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
【００４８】
そして、電圧ＶＲ８が出力されると、次のクロックでスイッチＳＷ１がＨｉｇｈになると共に、第２シフトレジスタ３７においてＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、スイッチＳＷＬ２，ＳＷＨ４がＯＮとなり、第１抵抗列３１の両端は、第２抵抗列３４における抵抗端Ｖｃ２と抵抗端Ｖｃ４とにそれぞれ接続される。上述したのと同様に、抵抗端Ｖｃ２，Ｖｃ４間の抵抗値は８Ｒａ（＝Ｒｃ２＋Ｒｃ３）であり、第１抵抗列３１との合成抵抗値は４Ｒａとなるため、この結果、抵抗端Ｖｃ１，Ｖｃ６間の電圧が、抵抗値が同じ４Ｒａである４個の抵抗により４等分される。この４等分された電圧範囲のうち２番目に低い電圧範囲Ｖｃ２〜Ｖｃ４において、第１抵抗列３１によって８等分された電圧ＶＲ１〜ＶＲ８が、電圧発生回路４Ｂから、クロック信号ＣＬＫｉｎのクロック数に従って順次低い方から出力される。
【００４９】
このように、図４の電圧発生回路４Ｂは、図１や図３の電圧発生回路４，４Ａと同様に、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させることができる。しかも本変形例では、フリップフロップだけではなく、スイッチおよび論理ゲートの個数も大幅に削減可能である。
【００５０】
また、抵抗端Ｖｃ１，Ｖｃ６間のインピーダンスは常に一定であるため（図４の場合は１６Ｒａ）、定常的な電源電圧変動は生じず、それに起因する電圧誤差も発生しない。また、第２抵抗列３４の両端に適切な抵抗Ｒｄ，Ｒｓを配置することにより、出力電圧範囲を自由に設定することが可能であり、出力範囲の最適化による高分解能化も容易に行うことができる。さらに、本変形例では、動作時に電流が流れるスイッチは２個だけ（第１抵抗列３１の両端を第２抵抗列３４に接続するスイッチ）なので、スイッチトランジスタによるフリッカーノイズの影響を最小限に抑えることができる。
【００５１】
また、本変形例において、抵抗値の設定を例えば、
Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８  ＞  Ｒａ
Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝４Ｒａ
というようにしてもよい。この場合、第１抵抗列３１の抵抗値の総和が第２抵抗列３４の抵抗２個分より大きくなるため、その合成抵抗は第２抵抗列３４の各抵抗の抵抗値４Ｒａより大きくなる。これにより、第１抵抗列３１と第２抵抗列３４との接続関係が切り替わり、第１抵抗列３１から出力される電圧範囲が遷移する際に、遷移前後の電圧範囲がオーバーラップを持つようになる。したがって、抵抗ばらつきによる誤差の増大を抑圧することが可能となる。
【００５２】
この点について、図５および図６を用いて説明する。図５は図４に示す電圧発生回路４Ｂにおける抵抗値設定の例を概念的に示す図、図６は電圧発生回路４Ｂの出力電圧の変化を示すグラフである。図５（ａ）では、第１抵抗列３１の総抵抗値は２Ｒ、第２抵抗列３４における各抵抗の抵抗値はＲとしている。この場合には、第１抵抗列３１の両端が第２抵抗列３４における抵抗２個の両端に接続されたとき、その合成抵抗値はＲとなる。このため、第１抵抗列３１に対応する電圧範囲Ｖａ１〜Ｖａ５は、電圧範囲全体を均等に分割（図５では５分割）したものになる。このとき、図６（ａ）に示すように、電圧発生回路４Ｂの出力電圧はクロック数に応じて単調に増加する。
【００５３】
一方、図５（ｂ）では、第１抵抗列３１の総抵抗値を２Ｒよりも大きく設定している。この場合には、第１抵抗列３１の両端が第２抵抗列３４における抵抗２個の両端に接続されたとき、その合成抵抗値はＲよりも大きくなり、この結果、第１抵抗列３１に対応する電圧範囲Ｖｂ１〜Ｖｂ５は、図５（ａ）の電圧範囲Ｖａ〜Ｖａ５よりも少し広がり、隣り合う電圧範囲が互いにオーバーラップする。このとき、図６（ｂ）に示すように、電圧発生回路４Ｂの出力電圧は、全体としてはクロック数に応じて徐々に増加するものの、微視的に見た場合には、出力電圧が減少する部分が表れる。
【００５４】
電圧発生回路の出力電圧は、クロック数に応じて、所定の変化量で単調に増加する、または、単調に減少する、というのが理想的である。ところが、実際には、抵抗値のばらつきに起因して、その変化量が所定の値から上下することがある。このような誤差は、第１抵抗列３１と第２抵抗列３４との接続関係が切り替わる際に大きくなる。そして、第１抵抗列３１の抵抗値の総和が第２抵抗列３４の抵抗２個分より小さい場合、第１抵抗列３１に対応する隣り合う電圧範囲に隙間ができ、出力電圧を細かく設定することができなくなるため、出力電圧の設定精度が低下する可能性がある。これに対して、図５（ｂ）のように隣り合う電圧範囲を互いにオーバーラップさせるようにあらかじめ抵抗値を設定することによって、抵抗値がばらついた場合でも、隣り合う電圧範囲に隙間ができるのを防ぎ、出力電圧の設定精度の低下を未然に抑制することが可能になる。
【００５５】
なお、本開示では、電圧発生回路は、クロック数に応じて出力電圧を徐々に増加または減少させるものであるが、例えば図６（ｂ）に示すように、クロック数と出力電圧との関係において、出力電圧の増減方向が、徐々に増加する、または、徐々に減少する方向と、逆になる部分を有していても、かまわないものとする。すなわち、電圧発生回路は、クロック数に応じて出力電圧を徐々に増加させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が減少する部分を有するものであってもよい。あるいは、電圧発生回路は、クロック数に応じて出力電圧を徐々に減少させるものであり、かつ、クロック数と出力電圧との関係において、クロック数の増加とともに出力電圧が増加する部分を有するものであってもよい。
【００５６】
（第３変形例）
図７は第１実施形態の第３変形例に係るバイアス発生回路の構成を示す回路図である。図７の構成でも、図４の構成と同様に、電圧発生回路４Ｃは、スイッチおよび論理ゲートの個数を大幅に削減可能な構成としている。
【００５７】
図７において、電圧発生回路４Ｃは、図４の電圧発生回路４Ｂと同様に、複数の抵抗Ｒ１〜Ｒ８が直列に接続された第１抵抗列３１、導通／非導通が切替可能な複数のスイッチＳＷ１〜ＳＷ８からなる第１スイッチ群３２、および、第１スイッチ群３２に属するスイッチを選択して導通させる第１スイッチ選択部としての第１シフトレジスタ３３を備えている。さらに、複数の抵抗Ｒｃ１〜Ｒｃ４が直列に接続された第２抵抗列４１、複数の抵抗Ｒｃ５〜Ｒｃ８が直列に接続された第３抵抗列４２、導通／非導通が切替可能な複数のスイッチＳＷ１１〜ＳＷ１５からなる第２スイッチ群４３、導通／非導通が切替可能な複数のスイッチＳＷ１６〜ＳＷ２０からなる第３スイッチ群４４、および、第２スイッチ群４３に属するスイッチを選択して導通させるとともに、第３スイッチ群４４に属するスイッチを選択して導通させる第２シフトレジスタ４５を備えている。第２抵抗列４１は、一端が第１抵抗列３１の一端と接続されており、第３抵抗列４２は、一端が第１抵抗列３１の他端と接続されている。
【００５８】
第１スイッチ群３２の各スイッチＳＷ１〜ＳＷ８は、一端が第１抵抗列３１における抵抗端にそれぞれ接続され、他端が出力端子１４に接続されている。第２スイッチ群４３の各スイッチＳＷ１１〜ＳＷ１５は、一端が第２抵抗列４１における抵抗端にそれぞれ接続され、他端が低電位供給端子としての端子ＶＬに接続されている。第３スイッチ群４４の各スイッチＳＷ１６〜ＳＷ２０は、一端が第３抵抗列４２における抵抗端にそれぞれ接続され、他端が高電位供給端子としての端子ＶＨに接続されている。
【００５９】
第１シフトレジスタ３３は、フリップフロップＦＦ１〜ＦＦ８を備え、フリップフロップＦＦ８の出力がフリップフロップＦＦ１の入力に接続されるリング構成となっており、クロック信号ＣＬＫｉｎを受け、このクロック信号ＣＬＫｉｎのクロック数に応じて、第１スイッチ群３２に属するスイッチＳＷ１〜ＳＷ８のいずれか１つを選択して導通させる。すなわち、第１シフトレジスタ３３は、第１抵抗列３１における抵抗端の電圧を低い方からＶＲ１⇒ＶＲ２⇒…⇒ＶＲ８⇒ＶＲ１…の順番に出力するよう、スイッチＳＷ１〜ＳＷ８を制御する。一方、第２シフトレジスタ４５は、フリップフロップＦＦ１０〜ＦＦ５０を備え、第１シフトレジスタ３３の出力信号のいずれか１つ（図７ではフリップフロップＦＦ１の出力）を受け、この出力信号に応じて、第２スイッチ群４３に属するスイッチＳＷ１１〜ＳＷ１５のいずれか１つと、第３スイッチ群４４に属するスイッチＳＷ１６〜ＳＷ２０のいずれか１つとを選択して導通させる。すなわち、第２シフトレジスタ４５は、第２抵抗列４１における抵抗端Ｖｃ１〜Ｖｃ５と端子ＶＬとの接続、および、第３抵抗列４２における抵抗端Ｖｃ６〜Ｖｃ１０と端子ＶＨとの接続が、（Ｖｃ１，Ｖｃ６）⇒（Ｖｃ２、Ｖｃ７）⇒（Ｖｃ３、Ｖｃ８）⇒…の順番に行われるよう、スイッチＳＷ１１〜ＳＷ２０を制御する。なお、第１抵抗列３１、第２抵抗列４１および第３抵抗列４２における抵抗の個数は、図７に示したものに限定されるものではない。
【００６０】
次に、図７に示す電圧発生回路４Ｃの動作について説明する。ここで、第１抵抗列３１を構成する抵抗Ｒ１〜Ｒ８、並びに、第２抵抗列４１および第３抵抗列４２を構成する抵抗Ｒｃ１〜Ｒｃ８の抵抗値は、以下のように設定されているものとする。
【００６１】
Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８＝Ｒａ
Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝Ｒｃ６＝Ｒｃ７＝Ｒｃ８＝８Ｒａ
すなわち、第１抵抗列３１の抵抗値の総和は８Ｒａであり、第２抵抗列４１および第３抵抗列４２の各抵抗の抵抗値に等しい。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１０の出力がＨｉｇｈとなるため、スイッチＳＷ１１，ＳＷ１６がＯＮとなり、第２抵抗列４１における抵抗端Ｖｃ１が端子ＶＬに接続され、第３抵抗列４２における抵抗端Ｖｃ６が端子ＶＨに接続される。したがって、端子ＶＬ，ＶＨ間が、第１抵抗列３１及び抵抗Ｒｃ５〜Ｒｃ８によって５等分される。この５等分された電圧範囲のうち最も低い電圧範囲Ｖｃ１〜Ｖｃ１０において、第１抵抗列３１によって８等分された電圧ＶＲ１〜ＶＲ８が、電圧発生回路４Ｃから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
【００６２】
そして、電圧ＶＲ８が出力されると、次のクロックでスイッチＳＷ１がＯＮになるとともに、第２シフトレジスタ４５においてＨｉｇｈ出力がフリップフロップＦＦ１０からフリップフロップＦＦ２０にシフトする。これにより、スイッチＳＷ１２，ＳＷ１７がＯＮとなり、第２抵抗列４１における抵抗端Ｖｃ２が端子ＶＬに接続され、第３抵抗列４２における抵抗端Ｖｃ７が端子ＶＨに接続される。したがって、端子ＶＬ，ＶＨ間が、今度は抵抗Ｒｃ１、第１抵抗列３１及び抵抗Ｒｃ６〜Ｒｃ８によって５等分される。この５等分された電圧範囲のうち２番目に低い電圧範囲Ｖｃ１〜Ｖｃ１０において、第１抵抗列３１によって８等分された電圧ＶＲ１〜ＶＲ８が、電圧発生回路４Ｃから、クロック信号ＣＬＫｉｎのクロック数に従って、順次低い方から出力される。
【００６３】
このように、図７の電圧発生回路４Ｃは、図１や図３の電圧発生回路４，４Ａと同様に、与えられたクロック信号のクロック数に応じて、出力電圧を徐々に増加させることができる。しかも本変形例では、フリップフロップだけではなく、スイッチおよび論理ゲートの個数も大幅に削減可能である。
【００６４】
また、端子ＶＬ，ＶＨ間のインピーダンスは常に一定であるため（図７の場合は４０Ｒａ）、定常的な電源電圧変動は生じず、それに起因する電圧誤差も発生しない。また、高電位側電源Ｖｄｄと端子ＶＨとの間、および、低電位側電源Ｖｓｓと端子ＶＬとの間に、適切な抵抗Ｒｄ，Ｒｓを配置することにより、出力電圧範囲を自由に設定することが可能であり、出力範囲の最適化による高分解能化も容易に行うことができる。さらに、本変形例では、動作時に電流が流れるスイッチは２個だけ（第２抵抗列４１と端子ＶＬを接続するスイッチ、および、第３抵抗列４２と端子ＶＨを接続するスイッチ）なので、スイッチトランジスタによるフリッカーノイズの影響を最小限に抑えることができる。
【００６５】
また、本変形例において、抵抗列の設定を例えば、
Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４＝Ｒ５＝Ｒ６＝Ｒ７＝Ｒ８  ＞  Ｒａ
Ｒｃ１＝Ｒｃ２＝Ｒｃ３＝Ｒｃ４＝Ｒｃ５＝Ｒｃ６＝Ｒｃ７＝Ｒｃ８＝８Ｒａ
というようにしてもよい。この場合、第１抵抗列３１の抵抗値の総和が、第２抵抗列４１および第３抵抗列４２の各抵抗の抵抗値８Ｒａより大きくなる。これにより、第１抵抗列３１と第２抵抗列４１および第３抵抗列４２との接続関係が切り替わり、第１抵抗列３１から出力される電圧範囲が遷移する際に、遷移前後の電圧範囲がオーバーラップを持つようになる。したがって、第２変形例で説明したとおり、抵抗ばらつきによる誤差の増大を抑圧することが可能となる。
【００６６】
なお、変形例１〜３に示した電圧発生回路４Ａ，４Ｂ，４Ｃは、クロック数に応じて出力電圧が上昇するように構成されているが、図１の電圧発生回路４と同様に、クロック数に応じて出力電圧が下降するように構成することも容易に可能である。
【００６７】
また、変形例１〜３では、シフトレジスタによってスイッチ選択部を構成するものとしたが、これに限られるものではなく、例えば、カウンタによってスイッチ選択部を構成するようにしてもよい。
【００６８】
＜第２実施形態＞
図８は第２実施形態に係るバイアス発生回路の構成を示す回路図である。図８では、図１と共通の構成要素には図１と同一の符号を付している。本実施形態における基本的な構成と動作は、第１実施形態で説明した内容とほぼ同様である。ここでは、第１実施形態との相違点について主に説明する。
【００６９】
図８に示す電圧発生回路５は、デジタル信号をアナログ信号に変換するデジタル−アナログ変換器（Ｄ／Ａコンバータ）１７と、クロック信号ＣＬＫｉｎのクロック数をカウントするカウンタ１８とを備えている。カウンタ１８の出力データがＤ／Ａコンバータ１７に入力され、Ｄ／Ａコンバータ１７の出力が、出力電圧Ｖｏｕｔとして出力される。
【００７０】
このような構成により、電圧発生回路５は、入力クロックに応じて、Ｄ／Ａコンバータ１７の１階調ずつ出力電圧Ｖｏｕｔを増加または減少させることができる。また、第１実施形態と比べて、より小さな面積で電圧発生回路５を実現することが可能となる。なお、Ｄ／Ａコンバータ１７としてはどのような形式のものでも使用可能であるが、Ｒ−２Ｒ型等、なるべく低ノイズのＤ／Ａコンバータを使用することが望ましい。
【００７１】
また図８の構成では、比較器２の出力側に、言い換えると、クロックゲーティング回路の制御信号入力側に、フリップフロップ８を配置し、クロック信号に同期して比較器２の出力結果を取り込む構成としている。これは、電圧発生回路５にＤ／Ａコンバータ１７を用いた場合に特に問題となるグリッチ（出力の切り替わり時に発生するスパイク状のノイズ）による誤差を低減するためである。例えば、クロックの立ち下がりエッジで電圧発生回路５の出力を変化させ、その半周期後の立ち上がりエッジで比較器２の出力結果をフリップフロップ８に取り込むようにする。これにより、電圧発生回路５の出力電圧Ｖｏｕｔが変化する際に発生するグリッチに起因する誤動作を抑制することができる（グリッチによるノイズは、出力電圧Ｖｏｕｔの切り替わり時から半周期後にはほぼ収束する）。また、図８の構成では、電圧発生回路５の出力電圧Ｖｏｕｔが比較器２の入力端子に送られる経路に、低域通過フィルタ９が設けられている。この低域通過フィルタ９によって、グリッチ自体の低減も図っている。
【００７２】
このように本実施形態によると、第１実施形態と同様に、バイアス電圧を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電圧が自動的に生成される。また、電圧発生回路５をＤ／Ａコンバータ１７およびカウンタ１８を備えた構成によって実現しているので、第１実施形態と比べて回路規模を大幅に削減することが可能になる。さらに、電圧発生回路５の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
【００７３】
なお、本実施形態で示したフリップフロップ８や低域通過フィルタ９を、第１実施形態で示した図１等の構成に追加してもよい。これにより、本実施形態と同様に、電圧発生回路４等の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
【００７４】
＜第３実施形態＞
図９は第３実施形態に係るバイアス発生回路の構成を示す回路図である。本実施形態に係るバイアス発生回路は、クロック信号を生成するクロック発生回路１、制御信号に応じてクロック信号を通過又は停止させるクロックゲーティング回路としてのＡＮＤゲート３、入力クロックに応じて出力電圧を増加又は減少させる電圧発生回路４、基準電流Ｉｒｅｆを生成する第１トランジスタＭ１、基準電流Ｉｒｅｆがドレインに入力される第２トランジスタＭ２、および、ドレインからバイアス電流Ｉｂｉａｓを出力する第３トランジスタＭ３を有する。
【００７５】
具体的には、ＡＮＤゲート３は、一方の入力端子にクロック発生回路１から出力されたクロック信号が与えられ、他方の入力端子に第２トランジスタＭ２のドレイン電圧が与えられている。そしてＡＮＤゲート３の出力は、電圧発生回路４のクロック入力端子１５にクロック信号ＣＬＫｉｎとして与えられる。すなわち、ＡＮＤゲート３は、第２トランジスタＭ２のドレイン電圧を制御信号として受け、この制御信号に応じて、クロック発生回路１から出力されたクロック信号を電圧発生回路４に与えるか否かを制御する。電圧発生回路４の出力電圧Ｖｏｕｔは、第２トランジスタＭ２及び第３トランジスタＭ３のゲートに与えられている。
【００７６】
電圧発生回路４の構成は、図１に示したものと同様であり、ここでは、その詳細な説明は省略する。なお、第１実施形態の各変形例１〜３に示した電圧発生回路４Ａ，４Ｂ，４Ｃを図９の構成に適用してもかまわない。
【００７７】
次に、図９に示すバイアス発生回路の動作について説明する。電圧発生回路４の初期値ＶＲ１は、この電圧をゲートに受ける第２トランジスタＭ２が流すことができるドレイン電流ＩＭ２が、基準電流Ｉｒｅｆよりも十分小さくなるように設定される。まず、リセット信号Ｒｅｓｅｔが入力されると、フリップフロップＦＦ１の出力がＨｉｇｈ、その他のフリップフロップＦＦ２〜ＦＦｎ＋１の出力はＬｏｗにセットされるので、スイッチ群１２においてスイッチＳＷ１が導通し、電圧ＶＲ１が出力電圧Ｖｏｕｔとして出力される。このとき、上述したようにＩｒｅｆ＞ＩＭ２であるため、基準電流Ｉｒｅｆの入力ノードＰの電圧はＨｉｇｈとなり、この電圧がＡＮＤゲート３の一方の入力に与えられているので、ＡＮＤゲート３はクロック発生回路１から出力されたクロック信号をスルーさせる。このクロック信号に応じて電圧発生回路４の出力電圧Ｖｏｕｔが順次上昇し、第２トランジスタＭ２が流すことができるドレイン電流ＩＭ２が基準電流Ｉｒｅｆよりも大きくなると、ノードＰの電圧がＬｏｗに反転する。そして、ＡＮＤゲート３がクロック信号の出力を停止させるため、電圧発生回路４の出力電圧Ｖｏｕｔの上昇が止まる。これにより、第２トランジスタＭ２のドレイン電流ＩＭ２が、基準電流Ｉｒｅｆの近傍で、かつ、基準電流Ｉｒｅｆよりも大きい電流に設定される。
【００７８】
ここで、第２トランジスタＭ２と第３トランジスタＭ３のトランジスタサイズの比を、
Ｗ（Ｍ１）／Ｌ（Ｍ１）：  Ｗ（Ｍ２）／Ｌ（Ｍ２）＝１：α
とすると、バイアス電流Ｉｂｉａｓとして、第３トランジスタＭ３のドレインからαＩＭ２の電流が出力される。
【００７９】
図１０に実際のシミュレーション結果を示す。電圧発生回路４の初期値電圧は０Ｖ、ターゲットとなる基準電流Ｉｒｅｆは１００μＡ、αは１としている。図１０から分かるように、クロック信号ＣＬＫｉｎのクロック数に応じて第３トランジスタＭ３から出力されるバイアス電流Ｉｂｉａｓが徐々に上昇し、基準電流１００μＡを越えた時点で、第２トランジスタＭ２のドレイン電圧がＬｏｗに反転し、ＡＮＤゲート３からクロック信号出力が停止して、バイアス電流Ｉｂｉａｓの上昇が止まっている。このとき設定されたバイアス電流は１０４．４μＡであり、基準電流１００μＡの近傍かつ高い電流に設定されている。
【００８０】
以上述べたように本実施形態によると、バイアス電流を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電流が自動的に生成される。また、第１の実施形態における図１の構成と同様に、電源−グランド間に接続された抵抗列１１の抵抗値は常に一定であるため、電源電圧変動やそれに起因する電圧誤差を生ずることがない。また、電圧発生回路４におけるスイッチには定常電流が流れないため、スイッチトランジスタによるフリッカーノイズの影響を抑えることが可能となる。
【００８１】
＜第４の実施形態＞
図１１は第４の実施形態に係るバイアス発生回路の構成を示す回路図である。図１１では、図８および図９と共通の構成要素には図８および図９と同一の符号を付している。本実施形態における基本的な構成と動作は、第３実施形態で説明した内容とほぼ同様である。ここでは、第３実施形態との相違点について主に説明する。
【００８２】
図１１に示す電圧発生回路５は、図８に示す電圧発生回路５と同様の構成であり、デジタル信号をアナログ信号に変換するデジタル−アナログ変換器（Ｄ／Ａコンバータ）１７と、クロック信号ＣＬＫｉｎのクロック数をカウントするカウンタ１８とを備えている。カウンタ１８の出力データがＤ／Ａコンバータ１７に入力され、Ｄ／Ａコンバータ１７の出力が、出力電圧Ｖｏｕｔとして出力される。このような構成により、入力クロックに応じてＤ／Ａコンバータ１７の１階調ずつ出力電圧Ｖｏｕｔが上昇又は下降する電圧発生回路５を、容易に、かつ、小面積で構成することができる。
【００８３】
また図１１の構成では、図８の構成と同様に、クロックゲーティング回路の制御信号入力側に、フリップフロップ８を配置している。これにより、出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を抑制している。また、電圧発生回路５の出力電圧Ｖｏｕｔが第２トランジスタＭ２のゲートに送られる経路に、低域通過フィルタ９が設けられている。この低域通過フィルタ９によって、グリッチ自体の低減も図っている。
【００８４】
さらに図１１の構成では、基準電流Ｉｒｅｆを生成しているＰＭＯＳの第１トランジスタＭ１のドレイン側に、ＰＭＯＳのカスコードトランジスタＭ４が配置されている。また、ＮＭＯＳの第２トランジスタＭ２のドレイン側に、ＮＭＯＳのカスコードトランジスタＭ５が配置されている。これにより、基準電流Ｉｒｅｆが入力されるノードＰのインピーダンスがより高くなるため、ノードＰの電圧がＨｉｇｈからＬｏｗ（又はＬｏｗからＨｉｇｈ）に切り替わる時の立ち下がり（又は立ち上がり）が急峻となり、高精度なバイアス電流の設定が可能となる。なお、図１１の構成では、ＮＭＯＳのカスコードトランジスタＭ４とＰＭＯＳのカスコードトランジスタＭ５の両方が配置されているが、いずれか一方だけでも良い。
【００８５】
さらに、図１１の構成では、ノードＰとＡＮＤゲート３の入力端子との間に増幅回路１０が設けられている。この増幅回路１０によって、ノードＰの電圧変化が増幅され、その変化が更に急峻となるため、より高精度なバイアス電流の設定が可能となっている。ここで、増幅回路１０は２段のインバータＩＮＶ１，ＩＮＶ２で構成されているが、これに限られるものではなく、例えば、一方の入力端子に所定の電圧が与えられた比較器を用いても良い。
【００８６】
このように本実施形態によると、第３実施形態と同様に、バイアス電流を決定するにあたって所定のフローを実行するためのデジタル制御回路が不要であり、非常に簡易な構成にクロック信号を与えるだけで所望のバイアス電流が自動的に生成される。また、電圧発生回路５をＤ／Ａコンバータ１７およびカウンタ１８を備えた構成によって実現しているので、第３実施形態と比べて回路規模を大幅に削減することが可能になる。さらに、電圧発生回路５の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。
【００８７】
なお、本実施形態で示したフリップフロップ８や低域通過フィルタ９を、第３実施形態で示した図９の構成に追加してもよい。これにより、本実施形態と同様に、電圧発生回路４の出力電圧Ｖｏｕｔにおけるグリッチに起因する誤動作を大幅に抑制することができる。また、本実施形態で示したカスコードトランジスタＭ４，Ｍ５や増幅回路１０を、第３実施形態で示した図９の構成に追加してもよい。これにより、本実施形態と同様に、クロックゲーティング回路に入力される制御信号の変化をより急峻にすることができるので、より高精度なバイアス電流の設定が可能となる。
【００８８】
なお、上述の各実施形態では、クロックゲーティング回路をＡＮＤゲート３によって構成するものとしたが、これに限られるものではなく、例えば、ＯＲゲート、または、スイッチ付きインバータ回路によって構成することも可能である。
【００８９】
なお、上述の各実施形態に示したバイアス発生回路は、例えば、通信機器や、レーダ機器に適用することができる。例えば、通信機器やレーダ機器において、機器の起動時に、または、定期的に、各実施形態に係るバイアス発生回路によって、バイアス電圧またはバイアス電流が設定されるように構成してもよい。
【産業上の利用可能性】
【００９０】
本開示では、簡易な構成によって所望のバイアス電圧やバイアス電流を設定可能なバイアス発生回路を実現できるので、例えば通信機器やレーダ機器など、低ノイズであるバイアス発生回路が必要とされる機器のコストダウンや低消費電力化に有効である。
【符号の説明】
【００９１】
１  クロック発生回路
２  比較器
３  ＡＮＤゲート（クロックゲーティング回路）
４，４Ａ，４Ｂ，４Ｃ  電圧発生回路
５  電圧発生回路
８  フリップフロップ
９  低域通過フィルタ
１０  増幅回路
１１  抵抗列
１２  スイッチ群
１３  シフトレジスタ（スイッチ選択部）
１４  出力端子
１７  デジタル−アナログ変換器
１８  カウンタ
２１  抵抗列
２２  第１シフトレジスタ（第１選択部）
２３  第２シフトレジスタ（第２選択部）
２４  論理積回路（論理回路）
３１  第１抵抗列
３２  第１スイッチ群
３３  第１シフトレジスタ（第１スイッチ選択部）
３４  第２抵抗列
３５  第２スイッチ群
３６  第３スイッチ群
３７  第２シフトレジスタ（第２スイッチ選択部）
４１  第２抵抗列
４２  第３抵抗列
４３  第２スイッチ群
４４  第３スイッチ群
４５  第２シフトレジスタ（第２スイッチ選択部）
ＣＬＫｉｎ  クロック信号
Ｉｒｅｆ  基準電流
Ｉｂｉａｓ  バイアス電流
Ｍ１  第１トランジスタ
Ｍ２  第２トランジスタ
Ｍ３  第３トランジスタ
Ｍ４，Ｍ５  カスコードトランジスタ
Ｖｒｅｆ  基準電圧
Ｖｂｉａｓ  バイアス電圧
Ｖｏｕｔ  電圧発生回路の出力電圧
ＶＨ  高電位供給端子
ＶＬ  低電位供給端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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