(57)【要約】  金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる、積層セラミック電子部品及びその製造方法を提供する。  積層セラミック電子部品１は、第１，第２の主面２ａ，２ｂと、第１〜第４の側面２ｃ〜２ｆとを有するセラミック素体２と、セラミック素体２の内部に設けられており、第２の側面２ｄに引き出されている第１の内部電極３ａと、第２の側面２ｄ及び第４の側面２ｆの内の少なくとも一方に引き出されており、第１の内部電極３ａに対向している第２の内部電極３ｂと、第１の主面２ａ上に設けられており、セラミック材料を含む第１の電極４ａと、第１の内部電極３ａに接続されており、第１の電極４ａ上に至るように設けられている第１の外部電極５ａと、第２の内部電極３ｂに接続されており、第１の主面２ａ上に至るように設けられている第２の外部電極５ｂとを備える。
2016143619.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向及び前記第１の方向とは異なる方向である第２の方向に沿って延びており、互いに対向し合っている第１，第２の主面と、前記第１の方向に沿って延びており、前記第１，第２の方向に垂直な方向である第３の方向に沿って延びており、かつ互いに対向し合っている第１，第３の側面と、前記第２の方向及び前記第３の方向に沿って延びており、互いに対向し合っている第２，第４の側面と、を有するセラミック素体と、
前記セラミック素体の内部に設けられており、前記セラミック素体の前記第２の側面に引き出されている第１の内部電極と、
前記セラミック素体の内部に設けられており、前記セラミック素体の前記第２の側面及び前記第４の側面の内の少なくとも一方に引き出されており、かつ前記第３の方向において前記第１の内部電極に対向している第２の内部電極と、
前記セラミック素体の前記第１の主面上に設けられており、前記第１の内部電極に電気的に接続されており、かつセラミック材料を含む第１の電極と、
前記セラミック素体の前記第２の側面上から前記第１の電極上に至るように設けられており、前記第１の電極と前記第１の内部電極とを電気的に接続している第１の外部電極と、
前記第２の側面及び前記第４の側面の内の、前記第２の内部電極が引き出されている方の側面上から前記第１の主面上に至るように設けられており、前記第２の内部電極に電気的に接続されている第２の外部電極と、
を備える、積層セラミック電子部品。
【請求項２】
前記第１，第２の外部電極がセラミック材料を含まない、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１，第２の外部電極が金属薄膜からなる、請求項２に記載の積層セラミック電子部品。
【請求項４】
前記第２の内部電極が前記セラミック素体の前記第２の側面に引き出されている、請求項１〜３のいずれか１項に記載の積層セラミック電子部品。
【請求項５】
前記第１の電極上の一部に設けられている第３の外部電極をさらに備える、請求項１〜４のいずれか１項に記載の積層セラミック電子部品。
【請求項６】
前記第３の外部電極がセラミック材料を含まない、請求項５に記載の積層セラミック電子部品。
【請求項７】
前記第３の外部電極が金属薄膜からなる、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記セラミック素体の前記第１の主面の外周縁に、前記第１の電極が至っていない、請求項１〜７のいずれか１項に記載の積層セラミック電子部品。
【請求項９】
第１の方向及び前記第１の方向とは異なる方向である第２の方向に沿って延びており、互いに対向し合っている第１，第２の主面と、前記第１の方向に沿って延びており、前記第１，第２の方向に垂直な方向である第３の方向に沿って延びており、かつ互いに対向し合っている第１，第３の側面と、前記第２の方向及び前記第３の方向に沿って延びており、互いに対向し合っている第２，第４の側面と、内部に設けられており、前記第３の方向において対向し合っている第１，第２の導電材層と、を有し、かつ前記第１，第２の導電材層が前記第２の側面及び前記第４の側面の内の少なくともいずれか一方に引き出されている、生のセラミック素体を用意する工程と、
前記生のセラミック素体の前記第１の主面上に第３の導電材層を設ける工程と、
前記生のセラミック素体を焼成することにより第１，第２の主面及び第１〜第４の側面を有するマザーのセラミック素体を得ると共に、前記第１，第２の導電材層を焼成することにより第１，第２の内部電極を形成し、前記第３の導電材層を焼成することにより第１の電極を形成する工程と、
前記マザーのセラミック素体の前記第２の側面及び前記第４の側面の内の、前記第１の内部電極が引き出されている方の側面上から前記第１の電極上に至るように、かつ前記第１の内部電極と前記第１の電極とを接続するように第１の外部電極を設け、前記第２の内部電極が引き出されている方の側面上から前記第１の主面上に至るように、かつ前記第２の内部電極に接続するように第２の外部電極を設ける工程と、
前記マザーのセラミック素体を個片化する工程と、
を備える、積層セラミック電子部品の製造方法。
【請求項１０】
前記第１，第２の外部電極を設ける工程において、前記第１，第２の外部電極を薄膜形成法により設ける、請求項９に記載の積層セラミック電子部品の製造方法。
【請求項１１】
前記第１，第２の外部電極をスパッタリング法により設ける、請求項１０に記載の積層セラミック電子部品の製造方法。
【請求項１２】
前記生のセラミック素体を用意する工程において、前記第１，第２の導電材層が、前記生のセラミック素体の前記第２の側面及び前記第４の側面のいずれにも引き出されている、請求項９〜１１のいずれか１項に記載の積層セラミック電子部品の製造方法。
【請求項１３】
前記第１，第２の外部電極を設ける工程において、前記第１の電極上の一部に第３の外部電極をさらに設ける、請求項９〜１２のいずれか１項に記載の積層セラミック電子部品の製造方法。
【請求項１４】
前記第３の外部電極を薄膜形成法により設ける、請求項１３に記載の積層セラミック電子部品の製造方法。
【請求項１５】
前記第３の外部電極をスパッタリング法により設ける、請求項１４に記載の積層セラミック電子部品の製造方法。
【請求項１６】
前記第３の導電材層を設ける工程において、前記マザーのセラミック素体の個片化後の各前記第１の主面の各外周縁に至らないように、前記第１の主面上に前記第３の導電材層を設ける、請求項９〜１５のいずれか１項に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその製造方法に関する。
【背景技術】
【０００２】
積層セラミック電子部品は、携帯電話機などに広く用いられている。【０００３】
下記の特許文献１では、積層セラミック電子部品の一例が開示されている。積層セラミック電子部品は、セラミック素体の側面に設けられている外部電極を有する。外部電極上には、半田バンプが設けられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６６５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の積層セラミック電子部品では、外部電極上に半田バンプを設けるに際し、半田が飛散することがあった。飛散した半田により、異なる電位に接続される電極同士が短絡することがあった。【０００６】
特許文献１では、半田バンプが設けられる部分の側方にレジストを設けることにより、半田の飛散が抑制されている。しかしながら、なお不十分であった。【０００７】
本発明の目的は、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる、積層セラミック電子部品及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る積層セラミック電子部品は、第１の方向及び前記第１の方向とは異なる方向である第２の方向に沿って延びており、互いに対向し合っている第１，第２の主面と、前記第１の方向に沿って延びており、前記第１，第２の方向に垂直な方向である第３の方向に沿って延びており、かつ互いに対向し合っている第１，第３の側面と、前記第２の方向及び前記第３の方向に沿って延びており、互いに対向し合っている第２，第４の側面とを有するセラミック素体と、前記セラミック素体の内部に設けられており、前記セラミック素体の前記第２の側面に引き出されている第１の内部電極と、前記セラミック素体の内部に設けられており、前記セラミック素体の前記第２の側面及び前記第４の側面の内の少なくとも一方に引き出されており、かつ前記第３の方向において前記第１の内部電極に対向している第２の内部電極と、前記セラミック素体の前記第１の主面上に設けられており、前記第１の内部電極に電気的に接続されており、かつセラミック材料を含む第１の電極と、前記セラミック素体の前記第２の側面上から前記第１の電極上に至るように設けられており、前記第１の電極と前記第１の内部電極とを電気的に接続している第１の外部電極と、前記第２の側面及び前記第４の側面の内の、前記第２の内部電極が引き出されている方の側面上から前記第１の主面上に至るように設けられており、前記第２の内部電極に電気的に接続されている第２の外部電極とを備える。【０００９】
本発明に係る積層セラミック電子部品のある特定の局面では、前記第１，第２の外部電極がセラミック材料を含まない。この場合には、金属バンプの位置をより一層高精度に制御することができる。【００１０】
本発明に係る積層セラミック電子部品の他の特定の局面では、前記第１，第２の外部電極が金属薄膜からなる。この場合には、第１，第２の外部電極を薄膜形成法などにより容易に設けることができる。よって、生産性を高めることができる。【００１１】
本発明に係る積層セラミック電子部品のさらに他の特定の局面では、前記第２の内部電極が前記セラミック素体の前記第２の側面に引き出されている。この場合には、第１，第２の外部電極を容易に同時に設けることができる。よって、生産性を高めることができる。【００１２】
本発明に係る積層セラミック電子部品の別の特定の局面では、前記第１の電極上の一部に設けられている第３の外部電極がさらに備えられている。この場合には、設計の幅を広げることができる。【００１３】
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記第３の外部電極がセラミック材料を含まない。この場合には、金属バンプの位置をより一層高精度に制御することができる。【００１４】
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記第３の外部電極が金属薄膜からなる。この場合には、第３の外部電極を薄膜形成法などにより容易に設けることができる。よって、生産性を高めることができる。【００１５】
本発明に係る積層セラミック電子部品のさらに別の特定の局面では、前記セラミック素体の前記第１の主面の外周縁に、前記第１の電極が至っていない。この場合には、積層セラミック電子部品を得るための個片化に際し、第１の電極は分割されない。よって、個片化に際し、第１の電極は剥離し難い。従って、積層セラミック電子部品の信頼性が高い。【００１６】
本発明に係る積層セラミック電子部品の製造方法は、第１の方向及び前記第１の方向とは異なる方向である第２の方向に沿って延びており、互いに対向し合っている第１，第２の主面と、前記第１の方向に沿って延びており、前記第１，第２の方向に垂直な方向である第３の方向に沿って延びており、かつ互いに対向し合っている第１，第３の側面と、前記第２の方向及び前記第３の方向に沿って延びており、互いに対向し合っている第２，第４の側面と、内部に設けられており、前記第３の方向において対向し合っている第１，第２の導電材層とを有し、かつ前記第１，第２の導電材層が前記第２の側面及び前記第４の側面の内の少なくともいずれか一方に引き出されている、生のセラミック素体を用意する工程と、前記生のセラミック素体の前記第１の主面上に第３の導電材層を設ける工程と、前記生のセラミック素体を焼成することにより第１，第２の主面及び第１〜第４の側面を有するマザーのセラミック素体を得ると共に、前記第１，第２の導電材層を焼成することにより第１，第２の内部電極を形成し、前記第３の導電材層を焼成することにより第１の電極を形成する工程と、前記マザーのセラミック素体の前記第２の側面及び前記第４の側面の内の、前記第１の内部電極が引き出されている方の側面上から前記第１の電極上に至るように、かつ前記第１の内部電極と前記第１の電極とを接続するように第１の外部電極を設け、前記第２の内部電極が引き出されている方の側面上から前記第１の主面上に至るように、かつ前記第２の内部電極に接続するように第２の外部電極を設ける工程と、前記マザーのセラミック素体を個片化する工程とを備える。この場合には、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置をより一層高精度に制御することができる。【００１７】
本発明に係る積層セラミック電子部品の製造方法のある特定の局面では、前記第１，第２の外部電極を設ける工程において、前記第１，第２の外部電極を薄膜形成法により設ける。この場合には、第１，第２の外部電極を容易に設けることができる。よって、生産性を高めることができる。【００１８】
本発明に係る積層セラミック電子部品の製造方法の他の特定の局面では、前記第１，第２の外部電極をスパッタリング法により設ける。この場合には、セラミック素体の第２，第４の側面の内の第１，第２の内部電極が引き出されている側の側面と、第１の主面とに、第１，第２の外部電極を容易に同時に設けることができる。よって、生産性をより一層高めることができる。【００１９】
本発明に係る積層セラミック電子部品の製造方法のさらに他の特定の局面では、前記生のセラミック素体を用意する工程において、前記第１，第２の導電材層が、前記生のセラミック素体の前記第２の側面及び前記第４の側面のいずれにも引き出されている。この場合には、第１，第２の外部電極を容易に同時に設けることができる。よって、生産性をより一層高めることができる。【００２０】
本発明に係る積層セラミック電子部品の製造方法の別の特定の局面では、前記第１，第２の外部電極を設ける工程において、前記第１の電極上の一部に第３の外部電極をさらに設ける。この場合には、設計の幅を広げることができる。【００２１】
本発明に係る積層セラミック電子部品の製造方法のさらに別の特定の局面では、前記第３の外部電極を薄膜形成法により設ける。この場合には、第３の外部電極を容易に設けることができる。よって、生産性を高めることができる。【００２２】
本発明に係る積層セラミック電子部品の製造方法のさらに別の特定の局面では、前記第３の外部電極をスパッタリング法により設ける。この場合には、第３の外部電極を容易にに設けることができる。よって、生産性をより一層高めることができる。【００２３】
本発明に係る積層セラミック電子部品の製造方法のさらに別の特定の局面では、前記第３の導電材層を設ける工程において、前記マザーのセラミック素体の個片化後の各前記第１の主面の各外周縁に至らないように、前記第１の主面上に前記第３の導電材層を設ける。この場合には、個片化の工程において、第１の電極は分割されない。よって、個片化に際し、第１の電極は剥離し難い。従って、得られる積層セラミック電子部品の信頼性が高い。
【発明の効果】
【００２４】
本発明によれば、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる、積層セラミック電子部品及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の第１の実施形態に係る積層セラミック電子部品の斜視図である。
【図２】図２は、本発明の第１の実施形態における第１の外部電極の端子部上に金属バンプを設けた状態の一例を示す、図１中のＡ−Ａ線に沿う部分に相当する積層セラミック電子部品の部分拡大断面図である。
【図３】図３は、本発明の第２の実施形態に係る積層セラミック電子部品の斜視図である。
【図４】図４は、本発明の第３の実施形態に係る積層セラミック電子部品の斜視図である。
【図５】図５（ａ）〜図５（ｃ）は、本発明の積層セラミック電子部品の製造方法の一例を説明するための斜視図である。
【図６】図６は、発明の第４の実施形態に係る積層セラミック電子部品の斜視図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【００２７】
なお、本明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
【００２８】
図１は、本発明の第１の実施形態に係る積層セラミック電子部品の斜視図である。
【００２９】
積層セラミック電子部品１は、セラミック素体２を有する。セラミック素体２は、直方体状の形状を有する。より具体的には、セラミック素体２は、第１の方向Ｘ及び第１の方向Ｘとは異なる方向である第２の方向Ｙに沿って延びており、互いに対向し合っている第１，第２の主面２ａ，２ｂを有する。セラミック素体２は、第１の方向Ｘ及び第１，第２の方向Ｘ，Ｙに垂直な方向である第３の方向Ｚに沿って延びており、互いに対向し合っている第１，第３の側面２ｃ，２ｅを有する。さらに、セラミック素体２は、第２の方向Ｙ及び第３の方向Ｚに沿って延びており、互いに対向し合っている第２，第４の側面２ｄ，２ｆを有する。本実施形態では、セラミック素体２は、圧電体からなる。
【００３０】
セラミック素体２の第１の主面２ａ上には、第１，第２の電極４ａ，４ｂが設けられている。詳細は後述するが、第１，第２の電極４ａ，４ｂは、セラミック素体２の第１の主面２ａ上に積層された、セラミック材料を含む導電材層が焼成されてなる。従って、第１，第２の電極４ａ，４ｂは、金属材料及びセラミック材料を含む。第１，第２の電極４ａ，４ｂは、焼き付け電極である。本実施形態の第１，第２の電極４ａ，４ｂの金属材料は、Ａｇからなる。なお、この金属材料は、特に限定されない。
【００３１】
本実施形態では、セラミック素体２の第２の主面２ｂ上には、電極は設けられていない。なお、第２の主面２ｂ上にも、第１，第２の電極４ａ，４ｂが設けられていてもよい。
【００３２】
セラミック素体２の内部には、第３の方向Ｚにおいて対向し合っている、複数の第１，第２の内部電極３ａ，３ｂが設けられている。複数の第１，第２の内部電極３ａ，３ｂは、セラミック素体２の第２の側面２ｄにそれぞれ引き出されている。第２の側面２ｄでは、複数の第１の内部電極３ａと複数の第２の内部電極３ｂとは、第３の方向Ｚにおいて重なっていない。複数の第１，第２の内部電極３ａ，３ｂは、セラミック素体２の第３の側面２ｅにもそれぞれ引き出されている。第３の側面２ｅでは、複数の第１の内部電極３ａと複数の第２の内部電極３ｂとは、第３の方向Ｚにおいて重なっていてもよい。第１，第４の側面２ｃ，２ｆにも、複数の第１，第２の内部電極３ａ，３ｂは引き出されていてもよい。この場合、第１，第４の側面２ｃ，２ｆでは、複数の第１の内部電極３ａと複数の第２の内部電極３ｂとは、第３の方向Ｚにおいて重なっていてもよい。なお、第１，第２の内部電極３ａ，３ｂは、それぞれ少なくとも１個設けられていればよい。
【００３３】
複数の第１，第２の内部電極３ａ，３ｂも、第１，第２の電極４ａ，４ｂと同様に、金属材料及びセラミック材料を含む。本実施形態では、複数の第１，第２の内部電極３ａ，３ｂの金属材料は、Ａｇ−Ｐｄ合金からなる。なお、この金属材料は、特に限定されない。複数の第１，第２の内部電極３ａ，３ｂと第１，第２の電極４ａ，４ｂとは、同じ材料からなっていてもよい。この場合、材料の種類を削減することができる。
【００３４】
セラミック素体２の第２の側面２ｄ上には、複数の第１の内部電極３ａに接続されるように、第１の外部電極５ａが設けられている。第１の外部電極５ａは、第２の側面２ｄ上から第１の電極４ａ上に至るように設けられている。すなわち、複数の第１の内部電極３ａと第１の電極４ａとは、第１の外部電極５ａにより電気的に接続されている。第１の外部電極５ａは、第１の電極４ａ上に位置している端子部５ａ１を有する。
【００３５】
セラミック素体２の第２の側面２ｄ上には、複数の第２の内部電極３ｂに接続されるように、第２の外部電極５ｂが設けられている。第２の外部電極５ｂは、第２の側面２ｄ上から第２の電極４ｂ上に至るように設けられている。複数の第２の内部電極３ｂと第２の電極４ｂとは、第２の外部電極５ｂにより電気的に接続されている。第２の外部電極５ｂは、第２の電極４ｂ上に位置する端子部５ｂ１を有する。
【００３６】
さらに、第１の電極４ａ上の一部には、第３の外部電極５ｃが設けられている。第１，第２の外部電極５ａ，５ｂの端子部５ａ１，５ｂ１上及び第３の外部電極５ｃ上には、金属バンプが設けられる。積層セラミック電子部品１は、金属バンプを介して実装される。複数の第１の内部電極３ａは、第１の外部電極５ａ及び金属バンプを介して外部に電気的に接続される。あるいは、複数の第１の内部電極３ａは、第１の外部電極５ａ、第１の電極４ａ、第３の外部電極５ｃ及び金属バンプを介して外部に電気的に接続される。複数の第２の内部電極３ｂは、第２の外部電極５ｂ及び金属バンプを介して外部に電気的に接続される。なお、第３の外部電極５ｃは、１個設けられていてもよく、複数設けられていてもよい。このように、外部に接続される位置を容易に調整することができる。よって、設計の幅を広げることができる。
【００３７】
なお、金属バンプは第１の外部電極５ａの端子部５ａ１上または第３の外部電極５ｃ上のいずれか一方には設けられていなくてもよい。第１の外部電極５ａの端子部５ａ１上に金属バンプが設けられる場合、第３の外部電極５ｃは設けられていなくてもよい。
【００３８】
本実施形態の第１〜第３の外部電極５ａ〜５ｃは、金属薄膜からなる。より具体的には、第１の外部電極５ａでは、セラミック素体２の第２の側面２ｄ上及び第１の電極４ａ上に、ＮｉＣｒ層が積層されている。ＮｉＣｒ層上には、ＮｉＣｕ層が積層されている。ＮｉＣｕ層上には、Ａｇ層が積層されている。第２の外部電極５ｂ及び第３の外部電極５ｃも、セラミック素体２の第２の側面２ｄ上及び第２の電極４ｂ上並びに第１の電極４ａ上に同様に構成されている。第１〜第３の外部電極５ａ〜５ｃのそれぞれの層の厚みとしては、ＮｉＣｒ層の厚みは０．１μｍである。ＮｉＣｕ層の厚みは０．１５μｍである。Ａｇ層の厚みは０．２μｍである。なお、第１〜第３の外部電極５ａ〜５ｃの材料及び厚みは、特に限定されない。例えば、第１〜第３の外部電極５ａ〜５ｃは単層であってもよい。あるいは、第１〜第３の外部電極５ａ〜５ｃの材料はそれぞれ異なっていてもよい。
【００３９】
本実施形態の特徴は、第１，第２の外部電極５ａ，５ｂが第１，第２の電極４ａ，４ｂ上に位置する端子部５ａ１，５ｂ１を有することにある。それによって、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる。これを、以下において説明する。
【００４０】
従来、積層セラミック電子部品の上面に金属バンプを設けるに際し、溶融状態にある金属バンプ材料が大きく濡れ広がっていた。濡れ広がった金属バンプ材料を介して、異なる電位とされるべき電極同士などが電気的に接続されることにより、短絡不良が生じることがあった。
【００４１】
これに対して、本実施形態では、第１，第２の外部電極５ａ，５ｂの端子部５ａ１，５ｂ１及び第３の外部電極５ｃは、第１，第２の電極４ａ，４ｂ上に設けられている。第１〜第３の外部電極５ａ〜５ｃは、セラミック材料を含まない。そのため、金属バンプ材料は、第１，第２の外部電極５ａ，５ｂの端子部５ａ１，５ｂ１上及び第３の外部電極５ｃ上には濡れ広がる。他方、第１，第２の電極４ａ，４ｂは、セラミック材料を含む。よって、金属バンプ材料が第１，第２の電極４ａ，４ｂに接しても、金属バンプ材料は濡れ広がり難い。このように、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる。よって、短絡不良の発生を抑制することができる。
【００４２】
図２は、第１の実施形態における第１の外部電極の端子部上に金属バンプを設けた状態の一例を示す、図１中のＡ−Ａ線に沿う部分に相当する積層セラミック電子部品の部分拡大断面図である。
【００４３】
第２の外部電極の端子部５ｂ１上に金属バンプ６が設けられている。より具体的には、図２に示す断面においては、金属バンプ６は、端子部５ｂ１を覆うように設けられている。金属バンプ６は、第２の電極４ｂ上に至っているが、第２の電極４ｂ上にはほぼ広がっていない。なお、金属バンプ６には、半田などを用いることができる。
【００４４】
図１に戻り、第１の電極４ａ上には金属バンプ材料は濡れ広がり難いため、第１の電極４ａの面積を大きくしても、短絡不良は生じ難い。よって、第１の電極４ａの面積を大きくすることができる。それによって、複数の第１，第２の内部電極３ａ，３ｂと第１の電極４ａとの対向面積を大きくすることができる。従って、積層セラミック電子部品の性能を高めることができる。
【００４５】
本実施形態では、セラミック素体２の第２の主面２ｂ上には電極は設けられていない。よって、第１の主面２ａと第２の主面２ｂとを容易に判別することができる。さらに、第２の主面２ｂをグラウンド電位に接触させることもできる。この場合、セラミック素体２は帯電し難い。よって、積層セラミック電子部品の電気的な特性に対するセラミック素体２の帯電による影響が生じ難い。
【００４６】
なお、セラミック素体２の第２の主面２ｂ上に第１の電極４ａが設けられていてもよい。それによって、第２の主面２ｂ上においても、複数の第１，第２の内部電極３ａ，３ｂと、第１の電極４ａとを対向させることができる。
【００４７】
第３の方向Ｚにおいて、複数の第１の内部電極３ａと重なる、セラミック素体２の内部における位置にダミー電極が設けられていてもよい。この場合、第３の方向Ｚにおいて、複数の第２の内部電極３ｂと重なる、セラミック素体２の内部における位置にもダミー電極が設けられていることが好ましい。それによって、セラミック素体の厚みをより一層均一にすることができる。あるいは、第３の方向Ｚにおいて、セラミック素体２の内部の複数の第１，第２の内部電極３ａ，３ｂと重ならない位置にダミー電極が設けられていてもよい。それによっても、セラミック素体の厚みをより一層均一にすることができる。なお、本明細書では、ダミー電極とは、外部に電気的に接続されない電極を指す。
【００４８】
第３の方向Ｚにおいて複数の第１の内部電極３ａと重なる位置のダミー電極は、複数の第２の内部電極３ｂが第１，第２の方向Ｘ，Ｙに延びるＸ−Ｙ平面上に位置することがより好ましい。同様に、第３の方向Ｚにおいて複数の第２の内部電極３ｂと重なる位置のダミー電極は、複数の第１の内部電極３ａが第１，第２の方向Ｘ，Ｙに延びるＸ−Ｙ平面上に位置することがより好ましい。詳細は後述するが、それによって、ダミー電極を第１，第２の内部電極３ａ，３ｂと同時に設けることができる。よって、生産性を高めることができる。
【００４９】
図３は、本発明の第２の実施形態に係る積層セラミック電子部品の斜視図である。
【００５０】
積層セラミック電子部品１１は、第２の電極を有しない。第１の電極１４ａの面積は、第１の実施形態における第１の電極４ａの面積よりも大きい。上記以外の点においては、積層セラミック電子部品１１は、第１の実施形態の積層セラミック電子部品１と同様の構成を有する。
【００５１】
第２の外部電極５ｂの端子部５ｂ１は、セラミック素体２の第１の主面２ａ上に直接設けられている。よって、金属バンプ材料は第２の外部電極５ｂの端子部５ｂ１の外側には濡れ広がり難い。従って、第１の実施形態と同様に、金属バンプ材料の濡れ広がりを抑制し、金属バンプの位置を高精度に制御することができる。
【００５２】
さらに、セラミック素体２の第１の主面２ａ上には第２の電極が設けられていないため、第１の電極１４ａの面積を大きくすることができる。従って、複数の第１，第２の内部電極３ａ，３ｂと対向する部分の面積をより一層大きくすることができる。
【００５３】
図４は、本発明の第３の実施形態に係る積層セラミック電子部品の斜視図である。
【００５４】
積層セラミック電子部品２１の複数の第１，第２の内部電極２３ａ，２３ｂは、セラミック素体２の第３の側面２ｅに引き出されていない。図示されていないが、第１，第２の内部電極２３ａ，２３ｂは、セラミック素体２の第１，第４の側面２ｃ，２ｆにも引き出されていない。上記の点以外においては、積層セラミック電子部品２１は、第２の実施形態の積層セラミック電子部品１１と同様の構成を有する。
【００５５】
本実施形態においても、第１の外部電極５ａの端子部５ａ１及び第２の外部電極５ｂの端子部５ｂ１は、第１の電極１４ａ上及びセラミック素体２の第１の主面２ａ上にそれぞれ設けられている。よって、第２の実施形態と同様の効果を得ることができる。
【００５６】
さらに、第１，２の内部電極２３ａ，２３ｂは、第１，第３，第４の側面２ｃ，２ｅ，２ｆに引き出されていない。それによって、金属バンプを設けるに際し、複数の第１，第２の内部電極２３ａ，２３ｂの突発的な接続が生じ難い。従って、短絡不良がより一層生じ難い。
【００５７】
なお、第１，第２の内部電極２３ａ，２３ｂが引き出されていないセラミック素体２の側面は、セラミック素体２の第１，第３，第４の側面２ｃ，２ｅ，２ｆの内の少なくとも１面であればよい。
【００５８】
次に、積層セラミック電子部品の製造方法の一例を説明する。
【００５９】
図５（ａ）〜図５（ｃ）は、本発明の積層セラミック電子部品の製造方法の一例を説明するための斜視図である。
【００６０】
図５（ａ）に示すように、第１，第２の主面２Ａａ，２Ａｂ及び第１〜第４の側面２Ａｃ〜２Ａｆを有する生のセラミック素体２Ａを用意する。第１，第２の主面２Ａａ，２Ａｂは、第１の方向Ｘ及び第２の方向Ｙに沿って延びており、互いに対向し合っている。第１，第３の側面２Ａｃ，２Ａｅは、第１の方向Ｘ及び第３の方向Ｚに沿って延びており、互いに対向し合っている。第２，第４の側面２Ａｄ，２Ａｆは、第２の方向Ｙ及び第３の方向Ｚに沿って延びており、互いに対向し合っている。生のセラミック素体２Ａの内部には、第３の方向Ｚにおいて対向し合っている複数の第１，第２の導電材層３ａＡ，３ｂＡが設けられている。この製造方法においては、各第１，第２の導電材層３ａＡ，３ｂＡは、導電ペーストからなる。各第１，第２の導電材層３ａＡ，３ｂＡは、適宜の金属材料及び適宜のセラミック材料を含む。上記金属材料は、特に限定されないが、例えば、Ａｇ−Ｐｄ合金などからなる。
【００６１】
複数の第１，第２の導電材層３ａＡ，３ｂＡが内部に設けられた生のセラミック素体２Ａを得るに際しては、例えば、適宜のセラミック材料からなるグリーンシート上に複数の第２の導電材層３ｂＡを積層する。このとき、生のセラミック素体２Ａの第２の側面２Ａｄに相当するグリーンシートの端部に隣接する第２の導電材層３ｂＡが上記端部に至るように、第２の導電材層３ｂＡを積層する。同様に、生のセラミック素体２Ａの第１，第３，第４の側面２Ａｃ，２Ａｅ，２Ａｆに相当するグリーンシートの端部に隣接する各第２の導電材層３ｂＡも上記各端部に至るように、第２の導電材層３ｂＡを積層する。第２の導電材層３ｂＡは、例えば、印刷法などにより、パターニングしつつ塗布することにより積層できる。
【００６２】
次に、複数の第２の導電材層３ｂＡ上及び上記グリーンシート上に、さらにグリーンシートを積層する。該積層したグリーンシート上に、複数の第１の導電材層３ａＡを積層する。複数の第１の導電材層３ａＡも、複数の第２の導電材層３ｂＡと同様に、グリーンシートの各端部に至るように積層する。複数の第１の導電材層３ａＡは、複数の第２の導電材層３ｂＡと同様の方法により積層することができる。このとき、生のセラミック素体２Ａの第２，第４の側面２Ａｄ，２Ａｆに相当するグリーンシートの端部では、第３の方向Ｚにおいて、各第１の導電材層３ａＡと各第２の導電材層３ｂＡとが重ならないように積層する。なお、生のセラミック素体２Ａの第１，第３の側面２Ａｃ，２Ａｅに相当するグリーンシートの端部には、各第１，第２の導電材層３ａＡ，３ｂＡは至っていなくてもよい。
【００６３】
次に、複数の第１の導電材層３ａＡ上及び上記グリーンシート上に、さらにグリーンシートを積層する。このように、グリーンシートの積層、複数の第１の導電材層３ａＡの積層及び複数の第２の導電材層３ｂＡの積層を繰り返す。それによって、内部に第１，第２の導電材層３ａＡ，３ｂＡが設けられた生のセラミック素体２Ａを得ることができる。
【００６４】
次に、生のセラミック素体２Ａの第１の主面２Ａａ上に、第３の導電材層４ａＡ及び複数の第４の導電材層４ｂＡを積層する。第３の導電材層４ａＡ及び各第４の導電材層４ｂＡも、各第１，第２の導電材層３ａＡ，３ｂＡと同様に、導電ペーストからなる。第３の導電材層４ａＡは、第１，第２の導電材層３ａＡ，３ｂＡと第３の方向Ｚにおいて対向するように積層する。第３の導電材層４ａＡ及び複数の第４の導電材層４ｂＡは、複数の第１，第２の導電材層３ａＡ，３ｂＡと同様の方法により積層することができる。印刷法などを用いることにより、高い精度でパターニングすることができる。なお、複数の第４の導電材層４ｂＡは、必ずしも設けなくともよい。
【００６５】
次に、生のセラミック素体２Ａを焼成する。これにより、図５（ｂ）に示す、第１，第２の主面２Ｂａ，２Ｂｂ及び第１〜第４の側面２Ｂｃ〜２Ｂｆを有するマザーのセラミック素体２Ｂを形成する。マザーのセラミック素体２Ｂの第１，第２の主面２Ｂａ，２Ｂｂは、図５（ａ）に示した生のセラミック素体２Ａの第１，第２の主面２Ａａ，２Ａｂに相当する。マザーのセラミック素体２Ｂの第１〜第４の側面２Ｂｃ〜２Ｂｆは、生のセラミック素体２Ａの第１〜第４の側面２Ａｃ〜２Ａｆに相当する。同時に、図５（ａ）に示した複数の第１，第２の導電材層３ａＡ，３ｂＡを焼成することにより、複数の第１，第２の内部電極３ａ，３ｂを形成する。第３の導電材層４ａＡを焼成することにより、第１の電極４ａＢを形成する。複数の第４の導電材層４ｂＡを焼成することにより、複数の第２の電極４ｂを形成する。
【００６６】
このように、同一の生のセラミック素体２Ａに設けられた複数の第１，第２の導電材層３ａＡ，３ｂＡ、第３の導電材層４ａＡ及び複数の第４の導電材層４ｂＡを同時焼成する。すなわち、焼成の工程において、各第１，第２の導電材層３ａＡ，３ｂＡ、第３の導電材層４ａＡ及び各第４の導電材層４ｂＡは、同じ環境下で収縮または膨張する。よって、複数の第１，第２の内部電極３ａ，３ｂと第１の電極４ａＢとの位置精度を高めることができる。従って、複数の第１，第２の内部電極３ａ，３ｂと第１の電極４ａＢとの対向面積を大きくすることができる。
【００６７】
第３の導電材層４ａＡ及び複数の第４の導電材層４ｂＡは、複数の第１，第２の導電材層３ａＡ，３ｂＡと同様の材料からなることが好ましい。それによって、複数の第１，第２の導電材層３ａＡ，３ｂＡの膨張または収縮する量と、第３の導電材層４ａＡ及び複数の第４の導電材層４ｂＡが膨張または収縮する量とを近づけることができる。よって、複数の第１，第２の内部電極３ａ，３ｂと第１の電極４ａＢとの位置精度をより一層高めることができる。加えて、マザーのセラミック素体２Ｂに付加される熱応力を小さくすることができ、破損し難くすることもできる。材料の種類を削減することもできる。
【００６８】
なお、複数の第１，第２の導電材層３ａＡ，３ｂＡを設ける工程において、複数のダミー電極用の導電材層も設けてもよい。複数のダミー電極用の導電材層は、例えば、複数の第１，第２の導電材層３ａＡ，３ｂＡと同じ材料からなっていてもよい。複数のダミー電極用の導電材層は、印刷法などにより、複数の第１，第２の導電材層３ａＡ，３ｂＡと同時に、容易に設けることができる。上記焼成の工程において、複数の第１，第２の導電材層３ａＡ，３ｂＡと同時に、複数のダミー電極用の導電材層を焼成することにより複数のダミー電極を形成してもよい。この場合、マザーのセラミック素体の厚みをより一層均一にすることができる。
【００６９】
次に、図５（ｂ）に示すように、マザーのセラミック素体２Ｂの第２の側面２Ｂｄ上から第１の電極４ａＢ上に至るように、複数の第１の外部電極３５ａを設ける。各第１の外部電極３５ａは、第２の側面２Ｂｄに引き出されている複数の第１の内部電極３ａと、第１の電極４ａＢとを接続するように設ける。このとき、各第１の外部電極３５ａの第１の電極４ａＢ上に位置する各端子部３５ａ１も設ける。第２の側面２Ｂｄ上から複数の第２の電極４ｂ上に至るように、複数の第２の外部電極３５ｂも設ける。各第２の外部電極３５ｂは、第２の側面２Ｂｄに引き出されている複数の第２の内部電極３ｂと、各第２の電極４ｂとを接続するように設ける。各第２の外部電極３５ｂの各第２の電極４ｂ上に位置する各端子部３５ｂ１も設ける。なお、複数の第２の電極４ｂを設けない場合は、マザーのセラミック素体２Ｂの第１の主面２Ｂａ上に各端子部３５ｂ１を設ければよい。
【００７０】
図示されていないが、マザーのセラミック素体２Ｂの第４の側面２Ｂｆ上から第１の電極４ａＢ及び各第２の電極４ｂに連なるように、各第１の外部電極及び各第２の外部電極をそれぞれ設ける。
【００７１】
マザーのセラミック素体２Ｂの第２，第４の側面２Ｂｄ，２Ｂｆでは、第３の方向Ｚにおいて、複数の第１，第２の内部電極３ａ，３ｂは重なっていない。よって、複数の第１，第２の外部電極３５ａ，３５ｂを設けるに際し、複雑なパターニングを要しない。従って、複数の第１，第２の外部電極３５ａ，３５ｂを容易に設けることができ、生産性を高めることができる。
【００７２】
さらに、第１の電極４ａＢ上に、複数の第３の外部電極３５ｃＢ１，３５ｃＢ２を設ける。なお、この製造方法では、各第３の外部電極３５ｃＢ１と各第３の外部電極３５ｃＢ２とは形状が異なるが、同じ形状であってもよい。
【００７３】
複数の第１，第２，第３の外部電極３５ａ，３５ｂ，３５ｃＢ１，３５ｃＢ２は、例えば、薄膜形成法などにより設けることができる。より具体的には、複数の第１，第２，第３の外部電極３５ａ，３５ｂ，３５ｃＢ１，３５ｃＢ２は、スパッタリング法により設けることが好ましい。それによって、マザーのセラミック素体２Ｂの第２，第４の側面２Ｂｄ，２Ｂｆ上、第１の電極４ａＢ及び複数の第２の電極４ｂ上に、複数の第１，第２，第３の外部電極３５ａ，３５ｂ，３５ｃＢ１，３５ｃＢ２を同時に、かつ容易に設けることができる。よって、生産性を高めることができる。
【００７４】
より具体的には、例えば、マザーのセラミック素体２Ｂの第２，第４の側面２Ｂｄ，２Ｂｆ上、及び第１の電極４ａＢ及び各第２の電極４ｂ上に、スパッタリング法により、ＮｉＣｒ層を積層する。次に、スパッタリング法により、ＮｉＣｒ層上にＮｉＣｕ層を積層する。次に、同様にして、ＮｉＣｕ層上にＡｇ層を積層する。このように、ＮｉＣｒ層、ＮｉＣｕ層及びＡｇ層により、各第１，第２，第３の外部電極３５ａ，３５ｂ，３５ｃＢ１，３５ｃＢ２を形成する。なお、各第１，第２，第３の外部電極３５ａ，３５ｂ，３５ｃＢ１，３５ｃＢ２は、単層であってもよい。
【００７５】
次に、図５（ｃ）に示すように、マザーのセラミック素体２Ｂを個片化する。マザーのセラミック素体２Ｂは、例えば、ダイシングラインＩ，Ｊに沿いダイシングすることにより、個片化できる。これにより、複数の積層セラミック電子部品を得ることができる。
【００７６】
なお、図５（ａ）に示した第３の導電材層４ａＡを設ける工程において、個片化後の各第１の主面の各外周縁に至らないように、生のセラミック素体２Ａの第１の主面２Ａａ上に複数の第３の導電材層を設けてもよい。すなわち、図５（ｃ）に示すダイシングラインＩ，Ｊに至らないように、複数の第３の導電材層を設けてもよい。この場合、ダイシングするに際し、第１の電極を切断することなく、個片化することができる。よって、ダイシングの工程において、第１の電極は剥離し難い。従って、信頼性が高い積層セラミック電子部品を得ることができる。
【００７７】
図６は、本発明の第４の実施形態に係る積層セラミック電子部品の斜視図である。
【００７８】
積層セラミック電子部品４１の第１の電極４４ａは、セラミック素体２の第１の主面２ａの外周縁に至っていない。上記以外の点においては、積層セラミック電子部品４１は、第２の実施形態の積層セラミック電子部品１１と同様の構成を有する。
【００７９】
積層セラミック電子部品４１においても、第２の実施形態と同様の効果を得ることができる。加えて、積層セラミック電子部品４１は、積層セラミック電子部品を得るためのダイシングの工程において、第１の電極４４ａが切断されていない。よって、上述したように、信頼性を高めることができる。
【００８０】
第１〜第４の実施形態におけるセラミック素体２は圧電体からなるが、セラミック素体２の材料は、これに限られない。本発明は、セラミック素体が圧電体ではないセラミック材料からなる積層セラミック電子部品にも適用することができる。
【符号の説明】
【００８１】
１…積層セラミック電子部品
２…セラミック素体
２Ａ…生のセラミック素体
２Ｂ…マザーのセラミック素体
２ａ，２ｂ…第１，第２の主面
２ｃ〜２ｆ…第１〜第４の側面
２Ａａ，２Ａｂ…第１，第２の主面
２Ａｃ〜２Ａｆ…第１〜第４の側面
２Ｂａ，２Ｂｂ…第１，第２の主面
２Ｂｃ〜２Ｂｆ…第１〜第４の側面
３ａ，３ｂ…第１，第２の内部電極
３ａＡ，３ｂＡ…第１，第２の導電材層
４ａ，４ｂ…第１，第２の電極
４ａＡ，４ｂＡ…第３，第４の導電材層
４ａＢ…第１の電極
５ａ〜５ｃ…第１〜第３の外部電極
５ａ１，５ｂ１…端子部
６…金属バンプ
１１…積層セラミック電子部品
１４ａ…第１の電極
２１…積層セラミック電子部品
２３ａ，２３ｂ…第１，第２の内部電極
３１…積層セラミック電子部品
３５ａ，３５ｂ…第１，第２の外部電極
３５ａ１，３５ｂ１…端子部
３５ｃＢ１，３５ｃＢ２…第３の外部電極
４１…積層セラミック電子部品
４４ａ…第１の電極
【図１】
2016143619.tif 000003
【図２】
2016143619.tif 000004
【図３】
2016143619.tif 000005
【図４】
2016143619.tif 000006
【図５】
2016143619.tif 000007
【図６】
2016143619.tif 000008
【国際調査報告】
2016143619.tif 000009
2016143619.tif 000010
2016143619.tif 000011
2016143619.tif 000012