(57)【要約】  ベース層１１６と、ベース層の表面所定領域に形成されてなるエミッタ領域１１８と、エミッタ領域を取り囲む領域に形成されてなるコレクタ層１２０と、コレクタ層を取り囲む領域の所定領域に形成されてなるベースコンタクト領域１２４とを備え、ベース層、エミッタ領域及びコレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、コレクタ層は、ベース層の底面近傍に達する深さを有し、かつ、コレクタ層の周方向に沿った所定の隙間Ｄを有する半導体装置１００。  本発明の半導体装置１００によれば、所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって隙間Ｄがピンチオフ状態となる結果、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも、熱破壊が起こり難くなる。
2017110006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを増加させていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間がピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記コレクタ層は、前記ベース層の底面に達する深さを有することを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、
前記ベース層の底面は、前記埋め込み酸化膜に接していることを特徴とする半導体装置。
【請求項８】
請求項１〜６のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、
前記ベース層の底面は、前記第２導電型埋め込み層に接していることを特徴とする半導体装置。
【請求項９】
請求項１〜６のいずれかに記載の半導体装置において、
前記半導体基板は、第２導電型の支持基板を有し、
前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。
【請求項１０】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
【請求項１１】
バイポーラトランジスタを含む半導体装置であって、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ＩＣが流れなくなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、バイポーラトランジスタからなるパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを備える半導体装置が知られている（例えば、特許文献１及び２参照。）。従来の半導体装置９００は、図１７及び図１８に示すように、半導体基板９１０の表面に形成されてなるｎ−型のベース層９１６と、ベース層９１６の表面所定領域に形成されてなるｐ＋＋型のエミッタ領域９１８と、ベース層９１６の表面において平面的に見てエミッタ領域９１８を取り囲む領域に、かつ、エミッタ領域９１８と離間して形成されてなるｐ＋型のコレクタ層９２０と、ベース層９１６の表面において平面的に見てコレクタ層９２０を取り囲む領域の所定領域に、かつ、コレクタ層９２０と離間して形成されてなるｎ＋＋型のベースコンタクト領域９２４とを備える。従来の半導体装置９００においては、ベース層９１６、エミッタ領域９１８及びコレクタ層９２０によりバイポーラトランジスタが構成されている。【０００３】
半導体基板９１０は、ｎ＋型の支持基板９１２、埋め込み酸化膜９１４及びｎ−型半導体層からなるＳＯＩ（Silicon On Insulator）基板からなる。ベース層９１６は、ｎ−型半導体層の表面から埋め込み酸化膜９１４に達するように形成されたｐ＋＋型半導体領域（図示せず）によって周りの領域から素子分離されている。なお、図１７及び図１８中、符号９２２はｐ＋＋型のコレクタコンタクト領域を示し、符号９２６は保護絶縁膜を示し、符号９２８はコンタクトホールを示し、符号９３０はエミッタ電極を示し、符号９３２はコレクタ電極を示し、符号９３４はベース電極を示す。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０１００８７号公報
【特許文献２】特開２００８−３１１４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置９００においては、バイポーラトランジスタの下層に、シリコンなどの半導体材料よりも熱伝導性の低い埋め込み酸化膜９１４が存在するため、電力（電圧×電流）の最大定格を超えた領域で使用した場合には、熱破壊を起こし易い。このため、従来の半導体装置９００においては、放熱性を高めるための様々な工夫が行われているが、特殊な材料が必要であったり、工程が複雑になったりするという問題があった。なお、このような問題は、埋め込み酸化膜上にｎ−型のベース層を有するＳＯＩ基板を用いた場合だけに存在する問題ではなく、ｐ＋型埋め込み層上にｎ−型のベース層を有する半導体基体を用いた場合や、ｐ＋型半導体基板上にｎ−型のベース層を有する半導体基板を用いた場合にも存在する問題である。また、埋め込み酸化膜上にｐ−型のベース層を有するＳＯＩ基板を用いた場合、ｎ＋型埋め込み層上にｐ−型のベース層を有する半導体基体を用いた場合、及び、ｎ＋型半導体基板上にｐ−型のベース層を有する半導体基板を用いた場合にも存在する問題である。【０００６】
そこで、本発明は、これらの問題を解決するためになされたもので、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こさずに、熱破壊を起こし難い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
［１］本発明の半導体装置は、半導体基板の表面に形成されてなる第１導電型のベース層（ｎ−型ベース層）と、前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域（ｐ＋＋型エミッタ領域）と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層（ｐ＋型コレクタ層）と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域（ｎ＋＋型ベースコンタクト領域）とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有することを特徴とする。【０００８】
［２］本発明の半導体装置においては、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間Ｄがピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることが好ましい。【０００９】
［３］本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達する深さを有することが好ましい。【００１０】
［４］本発明の半導体装置においては、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることが好ましい。【００１１】
［５］本発明の半導体装置においては、前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることが好ましい。【００１２】
［６］本発明の半導体装置においては、前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することが好ましい。【００１３】
［７］本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、前記ベース層の底面は、前記埋め込み酸化膜に接していることが好ましい。【００１４】
［８］本発明の半導体装置においては、前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、前記ベース層の底面は、前記第２導電型埋め込み層に接していることが好ましい。【００１５】
［９］本発明の半導体装置においては、前記半導体基板は、第２導電型の支持基板を有し、前記ベース層の底面は、前記支持基板に接していることが好ましい。【００１６】
［１０］本発明の半導体装置は、半導体基板の表面に形成されてなる第１導電型のベース層と、前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、前記コレクタ層は、前記ベース層の底面に達しない深さを有し、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。【００１７】
［１１］本発明の半導体装置は、バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記コレクタ電流ＩＣが流れなくなることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置（請求項１）によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、素子分離層の底面近傍に達する深さを有し、かつ、平面的に見てコレクタ層の周方向に沿った所定の隙間Ｄを有することから（図１及び図２（ｃ）参照。）、コレクタ層とエミッタ領域との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層からベース層に向かって伸張する空乏層によって上記した所定の隙間Ｄがピンチオフ状態となる（図３（ａ）〜図３（ｄ）参照。）。その結果、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置（請求項１）は、コレクタ層を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。【００１９】
本発明の半導体装置（請求項１０）によれば、エミッタ領域を取り囲む領域に形成されてなるコレクタ層が、ベース層の底面近傍に達する深さを有し、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層の底面から伸張する空乏層がベース層の底面に到達するように、ベース層の不純物濃度及びコレクタ層の深さが設定されていることから（図１５及び図１６参照。）、コレクタ層とエミッタ領域との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層の底面からベース層の底面に向かって伸張する空乏層によって、コレクタ層の底面とベース層の底面との間の隙間がピンチオフ状態となる（図１６（ａ）〜図１６（ｄ）参照。）。その結果、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。また、本発明の半導体装置（請求項１１）は、コレクタ層の深さを従来よりも浅くするだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。【００２０】
本発明の半導体装置（請求項１１）によれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが流れなくなることから（図４（ａ）及び図４（ｂ）参照。）、従来よりも、熱破壊が起こり難くなる。
【図面の簡単な説明】
【００２１】
【図１】実施形態１に係る半導体装置１００の平面図である。
【図２】実施形態１に係る半導体装置１００の断面図である。図２（ａ）は図１のα−α’断面図であり、図２（ｂ）は図１のβ−β’断面図であり、図２（ｃ）は図１のγ−γ’断面図であり、図２（ｄ）は図１のδ−δ’断面図である。
【図３】実施形態１に係る半導体装置１００の効果を説明するために示す図である。図３（ａ）〜図３（ｄ）は実施形態１に係る半導体装置１００のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。
【図４】実施形態１に係る半導体装置１００の効果を説明するために示す図である。図４（ａ）は実施形態１に係る半導体装置１００の電圧電流特性（バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを徐々に高くしていったときの電圧電流特性）を示す図であり、図４（ｂ）は従来の半導体装置９００の電圧電流特性（バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを徐々に高くしていったときの電圧電流特性）を示す図である。
【図５】実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図５（ａ）〜図５（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図６】実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図６（ａ）〜図６（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図７】実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図７（ａ）〜図７（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図８】実施形態１に係る半導体装置１００の製造工程を説明するために示す図である。図８（ａ）〜図８（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図９】実施形態１の変形例（変形例１）に係る半導体装置の断面図である。図９（ａ）〜図９（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図１０】実施形態１の変形例（変形例１）に係る半導体装置の効果を説明するために示す図である。図１０（ａ）〜図１０（ｄ）は実施形態１の変形例（変形例１）に係る半導体装置のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。
【図１１】実施形態１の変形例（変形例２）に係る半導体装置１０２の平面図である。
【図１２】実施形態１の変形例（変形例２）に係る半導体装置１０２の効果を説明するために示す図である。図１２（ａ）〜図１２（ｄ）は実施形態１の変形例（変形例２）に係る半導体装置１０２のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。
【図１３】実施形態２に係る半導体装置の断面図である。図１３（ａ）〜図１３（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図１４】実施形態３に係る半導体装置の断面図である。図１４（ａ）〜図１４（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図１５】本発明の変形例（変形例３）に係る半導体装置の断面図である。図１５（ａ）〜図１５（ｄ）は図２（ａ）〜図２（ｄ）の各断面図に対応する各断面図である。
【図１６】本発明の変形例（変形例３）に係る半導体装置の効果を説明するために示す図である。図１６（ａ）〜図１６（ｄ）は本発明の変形例（変形例３）に係る半導体装置のバイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったときに空乏層が拡がっていく様子を示す図である。
【図１７】従来の半導体装置９００の平面図である。
【図１８】従来の半導体装置９００の断面図である。図１８（ａ）は図１７のα−α’断面図であり、図１８（ｂ）は図１７のβ−β’断面図であり、図１８（ｃ）は図１７のγ−γ’断面図であり、図１８（ｄ）は図１７のδ−δ’断面図である。
【発明を実施するための形態】
【００２２】
［実施形態１］
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
【００２３】
１．半導体装置の構成
実施形態１に係る半導体装置１００は、図１及び図２に示すように、半導体基板１００の表面に形成されてなるｎ−型のベース層１１６と、ベース層１１６の表面所定領域に形成されてなるｐ＋＋型のエミッタ領域１１８と、ベース層１１６の表面において平面的に見てエミッタ領域１１８を取り囲む領域に、かつ、エミッタ領域１１８と離間して形成されてなるｐ＋型のコレクタ層１２０と、ベース層１１６の表面において平面的に見てコレクタ層１２０を取り囲む領域の所定領域に、かつ、コレクタ層１２０と離間して形成されてなるｎ＋＋型のベースコンタクト領域１２４とを備え、ベース層１１６、エミッタ領域１１８及びコレクタ層１２０によりバイポーラトランジスタが構成されてなる半導体装置である。
【００２４】
半導体基板１１０は、ｎ＋型の支持基板１１２、埋め込み酸化膜１１４及びｎ−型半導体層からなるＳＯＩ基板からなる。従って、ベース層１１６の底面は、埋め込み酸化膜１１４に接している。ベース層１１６は、ｎ−型半導体層の表面から埋め込み酸化膜１１４に達するように形成されたｐ＋＋型半導体領域（図示せず）によって周りの領域から素子分離されている。なお、図１及び図２中、符号１２２はｐ＋＋型のコレクタコンタクト領域を示し、符号１２６は保護絶縁膜を示し、符号１２８はコンタクトホールを示し、符号１３０はエミッタ電極を示し、符号１３２はコレクタ電極を示し、符号１３４はベース電極を示す。
【００２５】
ｎ＋型の支持基板１１２は、厚さが例えば１００μｍ〜４００μｍの範囲内にあり、不純物濃度が例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。埋め込み酸化膜１１４は、厚さが例えば１μｍ〜１０μｍの範囲内にあり、二酸化珪素からなる。ｎ−型半導体層は、深さが例えば３μｍ〜５０μｍの範囲内にあり、不純物濃度が例えば１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３の範囲内にある。ベース層１１６は、ｎ−型半導体層と同じ深さを有し、ｎ−型半導体層と同じ不純物濃度を有する。エミッタ領域１１８は、深さが例えば１μｍ〜３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。コレクタ層１２０は、ベース層１１６と同じ深さを有し、不純物濃度が例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲内にある。コレクタコンタクト領域１２２は、深さが例えば１μｍ〜３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。ベースコンタクト領域１２４は、深さが例えば１μｍ〜３μｍの範囲内にあり、不純物濃度が例えば１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３の範囲内にある。コレクタ層１２０の幅は、例えば２μｍ〜５μｍの範囲内にある。エミッタ層１１８とコレクタ層１２０との間隔は、例えば５μｍ〜１５μｍの範囲内にある。
【００２６】
上記のように構成された、実施形態１に係る半導体装置１００においては、コレクタ層１２０は、ベース層１１６の底面に達する深さを有し、かつ、平面的に見てコレクタ層１２０の周方向に沿った所定の隙間Ｄを有することを特徴としている。
【００２７】
実施形態１に係る半導体装置１００においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に隙間Ｄがピンチオフ状態となるように、ベース層１１６の不純物濃度及び隙間Ｄの間隔が設定されている。
【００２８】
実施形態１に係る半導体装置１００においては、隙間Ｄは、平面的に見てコレクタ層１２０のベースコンタクト領域１２４に対向する辺に形成されている。
【００２９】
２．半導体装置の効果
上記のように構成された、実施形態１に係る半導体装置１００においては、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となる（図３（ａ）〜図３（ｄ）参照。）。
【００３０】
その結果、実施形態１に係る半導体装置１００によれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり（図４（ａ）及び図４（ｂ）参照。）、従来よりも熱破壊が起こり難くなる。なお、実施形態１に係る半導体装置１００においては、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿った所定の隙間Ｄを有することから、コレクタ電圧ＶＣＥが定格電圧よりも低い通常使用電圧の範囲内である場合には、所定の隙間Ｄがピンチオフ状態とはならず、通常通り正常にコレクタ電流ＩＣが流れることとなる。
【００３１】
また、実施形態１に係る半導体装置１００によれば、コレクタ層１２０を形成する際のマスクを従来のものから変更するだけで製造できることから、特許文献１及び２に記載の発明のように、特殊な材料が必要であったり、工程が複雑になったりするという問題を起こすこともない。
【００３２】
また、実施形態１に係る半導体装置１００によれば、コレクタ層１２０がベース層１１６の底面に達する深さを有することから、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となれば必ず、所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性が実現するようになる。
【００３３】
また、実施形態１に係る半導体装置１００によれば、隙間Ｄが、平面的に見てコレクタ層１２０のベースコンタクト領域１２４に対向する辺に形成されていることから、ベース電流ＩＢ（エミッタ領域１１８からベースコンタクト領域１２４に流れる電流）が流れる部分の抵抗を低くすることができる。
【００３４】
実施形態１に係る半導体装置１００は、バイポーラトランジスタを含む半導体装置であって、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を有し、従来よりも熱破壊が起こり難い半導体装置となる。
【００３５】
なお、この場合において、、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるとは、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電流ＩＣが１／１０未満（好ましくは１／１００未満、さらに好ましくは１／１０００未満）になるということである。
【００３６】
３．半導体装置の製造方法
実施形態１に係る半導体装置１００は、例えば以下のような製造工程により製造することができる。
【００３７】
（１）ベース層の形成
ｎ＋型の支持基板１１２、埋め込み酸化膜１１４及びｎ−型半導体層からなるＳＯＩ基板におけるｎ−型半導体層の表面から、埋め込み酸化膜１１４に達するように素子分離用のｐ＋＋型半導体領域を形成することにより、周りの領域から素子分離されたｎ−型のベース層１１６（図示せず。）を形成する。
【００３８】
（２）コレクタ層の形成
次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ１を形成し、当該マスクＭ１をマスクとしてｐ型不純物を導入するとともに導入した不純物を活性化することにより、ｐ＋型のコレクタ層１２０を形成する（図５参照。）。
【００３９】
（３）エミッタ領域及びコレクタコンタクト領域の形成
次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ２を形成し、当該マスクＭ２をマスクとしてｐ型不純物を導入するとともに導入した不純物を活性化することにより、ｐ＋＋型のエミッタ領域１１８及びｐ＋＋型のコレクタコンタクト領域１２２を形成する（図６参照。）。
【００４０】
（４）ベースコンタクト領域の形成
次に、半導体基板１１０の表面所定領域に二酸化珪素からなるマスクＭ３を形成し、当該マスクＭ３をマスクとしてｎ型不純物を導入するとともに導入した不純物を活性化することにより、ｎ＋＋型のベースコンタクト領域１２４を形成する（図７参照。）。
【００４１】
（５）電極の形成
次に、半導体基板１１０の表面所定領域に二酸化珪素からなる保護絶縁膜１２６を形成するとともに、当該保護酸化膜１２６を覆うように金属膜を形成する。その後、当該金属膜のうち適宜の部分をエッチング除去することにより、エミッタ領域１１８上に保護酸化膜１２６を介してエミッタ電極１３０を形成し、コレクタコンタクト領域１２２上に保護酸化膜１２６を介してコレクタ電極１３２を形成し、ベースコンタクト領域１２４上に保護酸化膜１２６を介してベース電極１３４を形成する（図８参照。）。
【００４２】
以上のようにして、実施形態１に係る半導体装置１００を製造することができる。
【００４３】
［変形例１］
実施形態１に係る半導体装置１００においては、コレクタ層１２０がベース層１１６の底面に達する深さを有しているが、本発明はこれに限定されるものではない。図９に示すように、コレクタ層１２０がベース層１１６の底面に達しない深さを有してもよい。このような半導体装置を変形例１に係る半導体装置ということにする。
【００４４】
変形例１に係る半導体装置においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層１２０の底面１２１から伸張する空乏層１３６がベース層１１６の底面に到達するように（図１０（ａ）〜図１０（ｄ）参照。）、ベース層１１６の不純物濃度及びコレクタ層１２０の深さが設定されている。
【００４５】
このように、変形例１に係る半導体装置は、コレクタ層１２０がベース層１１６の底面に達しない深さを有する点で実施形態１に係る半導体装置１００の場合とは異なるが、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０からベース層１１６に向かって伸張する空乏層１３６によって上記した所定の隙間Ｄがピンチオフ状態となるに加えて、コレクタ層１２０の底面１２１とベース層１１６の底面との間の隙間がピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
【００４６】
［変形例２］
【００４７】
実施形態１に係る半導体装置１００においては、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って隙間Ｄ以外の別の隙間を有しないものであるが、本発明はこれに限定されるものではない。図１１に示すように、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って、隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有するものであってもよい。このような半導体装置を変形例２に係る半導体装置ということにする。  
【００４８】
このように、変形例２に係る半導体装置は、コレクタ層１２０が、平面的に見てコレクタ層１２０の周方向に沿って、隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有する点で実施形態１に係る半導体装置１００の場合とは異なるが、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、隙間Ｄがピンチオフ状態になる前に第２の隙間Ｄ２がピンチオフ状態となることから（図１２（ａ）〜図１２（ｄ）参照。）、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
【００４９】
［実施形態２］
実施形態２に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体基板の構成が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置においては、図１３に示すように、半導体基板２１０が、ｎ＋型の支持基板２１２と、当該支持基板２１２上に位置するｐ＋型の埋め込み層２１４とを有し、ベース層２１６の底面が埋め込み層２１４に接している構成を有する。
【００５０】
このように、実施形態２に係る半導体装置は、半導体基板の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、コレクタ層２２０とエミッタ領域２１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層２２０からベース層２１６に向かって伸張する空乏層２３６によって上記した所定の隙間Ｄがピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
【００５１】
［実施形態３］
実施形態３に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体基板の構成が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態３に係る半導体装置においては、図１４に示すように、半導体基板３１０が、ｐ＋型の支持基板３１２を有し、ベース層３１６の底面が支持基板３１２に接している構成を有する。
【００５２】
このように、実施形態３に係る半導体装置は、半導体基板の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、コレクタ層３２０とエミッタ領域３１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層３２０からベース層３１６に向かって伸張する空乏層３３６によって上記した所定の隙間Ｄがピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
【００５３】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【００５４】
（１）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした半導体装置を用いて本発明を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型とした半導体装置にも適用可能である。
【００５５】
（２）上記各実施形態においては、上記のように構成された半導体装置により、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を実現しているが、本発明はこれに限定されるものではない。どのような構成であっても、所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を有する半導体装置であれば、従来よりも熱破壊が起こり難い半導体装置となる。
【００５６】
そのような半導体装置としては、例えば、変形例１に係る半導体装置から隙間Ｄを削除した半導体装置、すなわち、ベース層の底面に達しない深さを有し、かつ、隙間Ｄを有しないコレクタ層を備えた半導体装置を例示することができる（図１５参照。）。このような半導体基板を変形例３に係る半導体装置ということにする。
【００５７】
変形例３に係る半導体装置においては、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前に、コレクタ層１２０の底面１２１から伸張する空乏層１３６がベース層１１６の底面に到達するように（図１６（ａ）〜図１６（ｄ）参照。）、ベース層１１６の不純物濃度及びコレクタ層１２０の深さが設定されている。
【００５８】
このため、変形例３に係る半導体装置によれば、コレクタ層１２０とエミッタ領域１１８との間に所定のコレクタ電圧ＶＣＥが印加されると、コレクタ層１２０の底面１２１からベース層１１６の底面に向かって伸張する空乏層１３６によって、コレクタ層１２０の底面１２１とベース層１１６の底面との間の隙間がピンチオフ状態となることから、実施形態１に係る半導体装置１００の場合と同様に、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるようになり、従来よりも熱破壊が起こり難い半導体装置となる。
【００５９】
［３］すなわち、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にエミッタ領域とベースコンタクト領域との間の電流経路が遮断されるような構成を有する半導体装置であれば、バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、コレクタ電圧ＶＣＥがバイポーラトランジスタの定格電圧に達する前にコレクタ電流ＩＣが遮断されるという特性を実現でき、従来よりも熱破壊が起こり難い半導体装置となる。
【符号の説明】
【００６０】
１００，１０２，９００…半導体装置、１１０，２１０，３１０，９１０…半導体基板、１１２，２１２，３１２，９１２…支持基板、１１４，９１４…埋め込み酸化膜、１１６，２１６，３１６，９１６…ベース層、１１８，２１８，３１８，９１８…エミッタ領域、１２０，２２０，３２０，９２０…コレクタ層、１２１…コレクタ層の底面、１２２，２２２，３２２，９２２…コレクタコンタクト領域、１２４，２２４，３２４，９２４…ベースコンタクト領域、１２６，２２６，３２６，９２６…保護絶縁膜、１２８，２２８，３２８，９２８…コンタクトホール、１３０，２３０，３３０，９３０…エミッタ電極、１３２，２３２，３２２，９３２…コレクタ電極、１３４，２３４，３３４，９３４…ベース電極、１３６…空乏層、２１４…（ｐ＋型の）埋め込み層
【図１】
2017110006.tif 000003
【図２】
2017110006.tif 000004
【図３】
2017110006.tif 000005
【図４】
2017110006.tif 000006
【図５】
2017110006.tif 000007
【図６】
2017110006.tif 000008
【図７】
2017110006.tif 000009
【図８】
2017110006.tif 000010
【図９】
2017110006.tif 000011
【図１０】
2017110006.tif 000012
【図１１】
2017110006.tif 000013
【図１２】
2017110006.tif 000014
【図１３】
2017110006.tif 000015
【図１４】
2017110006.tif 000016
【図１５】
2017110006.tif 000017
【図１６】
2017110006.tif 000018
【図１７】
2017110006.tif 000019
【図１８】
2017110006.tif 000020
【手続補正書】
【提出日】平成29年3月31日(2017.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有し、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを増加させていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間がピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記コレクタ層は、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、
前記ベース層の底面は、前記埋め込み酸化膜に接していることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれかに記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、
前記ベース層の底面は、前記第２導電型埋め込み層に接していることを特徴とする半導体装置。
【請求項７】
請求項１〜４のいずれかに記載の半導体装置において、
前記半導体基板は、第２導電型の支持基板を有し、
前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。
【請求項８】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有するとともに、平面的に見て前記コレクタ層の前記周方向に沿って、前記隙間Ｄの間隔よりも短い間隔を有する第２の隙間Ｄ２をさらに有することを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する埋め込み酸化膜とを有し、
前記ベース層の底面は、前記埋め込み酸化膜に接していることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、
前記ベース層の底面は、前記第２導電型埋め込み層に接していることを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記半導体基板は、第２導電型の支持基板を有し、
前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。
【請求項１２】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有し、
前記半導体基板は、支持基板と、当該支持基板上に位置する第２導電型埋め込み層とを有し、
前記ベース層の底面は、前記第２導電型埋め込み層に接していることを特徴とする半導体装置。
【請求項１３】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面近傍に達する深さを有し、かつ、平面的に見て前記コレクタ層の周方向に沿った所定の隙間Ｄを有し、
前記半導体基板は、第２導電型の支持基板を有し、
前記ベース層の底面は、前記支持基板に接していることを特徴とする半導体装置。
【請求項１４】
請求項８〜１３のいずれかに記載の半導体装置において、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを増加させていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に前記隙間がピンチオフ状態となるように、前記ベース層の不純物濃度及び前記隙間Ｄの間隔が設定されていることを特徴とする半導体装置。
【請求項１５】
請求項８〜１４のいずれかに記載の半導体装置において、
前記コレクタ層は、前記ベース層の底面に達する深さを有することを特徴とする半導体装置。
【請求項１６】
請求項８〜１５のいずれかに記載の半導体装置において、
前記隙間Ｄは、平面的に見て前記コレクタ層の前記ベースコンタクト領域に対向する辺に形成されていることを特徴とする半導体装置。
【請求項１７】
半導体基板の表面に形成されてなる第１導電型のベース層と、
前記ベース層の表面所定領域に形成されてなる第２導電型のエミッタ領域と、
前記ベース層の表面において平面的に見て前記エミッタ領域を取り囲む領域に、かつ、前記エミッタ領域と離間して形成されてなる第２導電型のコレクタ層と、
前記ベース層の表面において平面的に見て前記コレクタ層を取り囲む領域の所定領域に、かつ、前記コレクタ層と離間して形成されてなる第１導電型のベースコンタクト領域とを備え、
前記ベース層、前記エミッタ領域及び前記コレクタ層によりバイポーラトランジスタが構成されてなる半導体装置であって、
前記コレクタ層は、前記ベース層の底面に達しない深さを有し、
前記バイポーラトランジスタに所定のベース電流ＩＢを流した状態でコレクタ電圧ＶＣＥを高くしていったとき、前記コレクタ電圧ＶＣＥが前記バイポーラトランジスタの定格電圧に達する前に、前記コレクタ層の底面から伸張する空乏層が前記ベース層の底面に到達するように、前記ベース層の不純物濃度及び前記コレクタ層の深さが設定されていることを特徴とする半導体装置。
【国際調査報告】
2017110006.tif 000021
2017110006.tif 000022
2017110006.tif 000023
2017110006.tif 000024