(57)【要約】  パワーモジュール（１）は、複数のＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２によって構成されたブリッジ回路とブリッジ回路の両端に跨るように接続された内蔵コンデンサＣ１とを有するブリッジ部（３）と、ブリッジ部(３)の両端にそれぞれ一端が接続され、他端が外部に露出した正側電力端子Ｐおよび負側電力端子Ｎと、正側電力端子Ｐおよび負側電力端子Ｎの露出された側に跨るように接続されたスナバ回路（ＲＢ・ＣＢ）(４)とを備え、パワー回路(２)は、パワーモジュール(１)と、スナバ回路(４)に並列に接続された平滑コンデンサＣ２を備える。低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することができる。
2016067835.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタ素子によって構成されたブリッジ回路と前記ブリッジ回路の両端に跨るように接続された内蔵コンデンサとを有するブリッジ部と、
前記ブリッジ部の両端にそれぞれ一端が接続され、他端が前記ブリッジ部を封止する封止部の外部に露出した正側電力端子および負側電力端子と、
前記正側電力端子および前記負側電力端子の露出された側に跨るように接続されたスナバ回路と
を備えることを特徴とするパワーモジュール。
【請求項２】
主基板と、
前記主基板上に配置され、正側電力端子に接続された第１電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第２電極パターンと、
前記主基板上に配置され、出力端子に接続された第３電極パターンと、
前記第１電極パターン上に第１出力が配置された第１トランジスタ素子と、
前記第３電極パターン上に第２出力が配置された第２トランジスタ素子と、
前記第１電極パターンと前記第２電極パターンとの間に配置された内蔵コンデンサと、
前記正側電力端子と前記負側電力端子の前記第１トランジスタ素子および前記第２トランジスタ素子を封止する封止部から露出された側に跨るように接続されたスナバ回路と
を備えることを特徴とするパワーモジュール。
【請求項３】
前記主基板は、セラミック基板を備えることを特徴とする請求項２に記載のパワーモジュール。
【請求項４】
前記主基板は、多層構造のセラミック基板を備えることを特徴とする請求項３に記載のパワーモジュール。
【請求項５】
前記内蔵コンデンサは、複数のコンデンサの直列接続によって構成されていることを特徴とする請求項１〜４のいずれか１項に記載のパワーモジュール。
【請求項６】
前記封止部は、少なくとも一部がトランスファーモールド成型による樹脂層によって封止されていることを特徴とする請求項１〜５のいずれか１項に記載のパワーモジュール。
【請求項７】
前記スナバ回路は、直列接続されたスナバコンデンサとスナバ抵抗とを備えることを特徴とする請求項１〜６のいずれか１項に記載のパワーモジュール。
【請求項８】
前記スナバ抵抗に並列に接続された並列コンデンサを備えることを特徴とする請求項７に記載のパワーモジュール。
【請求項９】
前記スナバ回路は、樹脂で封止され、前記樹脂から露出した端子が前記正側電力端子および前記負側電力端子と直接接続されることを特徴とする請求項１〜８のいずれか１項に記載のパワーモジュール。
【請求項１０】
前記トランジスタ素子は、ＳｉＣ−ＭＯＳＦＥＴ若しくはワイドギャップトランジスタであることを特徴とする請求項１〜９のいずれか１項に記載のパワーモジュール。
【請求項１１】
前記スナバコンデンサの値は、前記内蔵コンデンサの値の１０倍以上であることを特徴とする請求項１〜１０のいずれか１項に記載のパワーモジュール。
【請求項１２】
前記正側電力端子および前記負側電力端子を導通する電流の電流振動の時定数は、それぞれ５μｓ以下であるであることを特徴とする請求項１〜１１のいずれか１項に記載のパワーモジュール。
【請求項１３】
複数のトランジスタ素子によって構成されたブリッジ回路と前記ブリッジ回路の両端に跨るように接続された内蔵コンデンサとを有するブリッジ部と、
前記ブリッジ部の両端にそれぞれ一端が接続され、他端が前記ブリッジ部を封止する封止部の外部に露出した正側電力端子および負側電力端子と、
前記正側電力端子および前記負側電力端子の露出された側に跨るように接続され、前記正側電力端子および前記負側電力端子の電流ノイズを低減する電流ノイズ低減回路と
を備えることを特徴とするパワーモジュール。
【請求項１４】
前記電流ノイズ低減回路は、前記正側電力端子および前記負側電力端子の露出された側に跨るように接続されたスナバ回路であることを特徴とする請求項１３に記載のパワーモジュール。
【請求項１５】
前記ブリッジ回路の出力端子は、前記正側電力端子および前記負側電力端子が露出する方向と反対側の方向に露出することを特徴とする請求項１４に記載のパワーモジュール。
【請求項１６】
前記正側電力端子および前記負側電力端子を導通する電流の電流振動の時定数は、それぞれ５．０μｓ以下であることを特徴とする請求項１３または１４に記載のパワーモジュール。
【請求項１７】
請求項１〜１６のいずれか１項に記載のパワーモジュールと、
前記スナバ回路に並列に接続された平滑コンデンサと
を備えることを特徴とするパワー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、パワーモジュールおよびパワー回路に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ：Silicon Carbide）は多くの機関で研究開発され、すでに複数の企業からパワーデバイス製品として世に供給されている。ワイドバンドギャップ半導体であるＳｉＣを用いて作られたパワーデバイスの特長として、従来のＳｉパワーデバイスよりも優れた低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。【０００３】
しかし、その高速スイッチング性を活用し大電流を高周波でスイッチさせるパワーモジュールを作製する場合、内蔵するパワーデバイスに掛かる電圧サージ量に強く影響するリンギングループの寄生インダクタンスが十分に低減できていないと電圧サージによるパワーデバイスのスイッチング損失の増加やアバランシェ降伏、帰還容量への電流流入に起因するゲート誤動作などの問題を引き起こす。【０００４】
パワーモジュールの寄生インダクタンスの低減方法の１つとして、モジュール内の配線バス（ＢＵＳ）をラミネート配線にする手法があるが、トランスファーモールドタイプのパワーモジュールの場合はモールド成型する際に金型で端子を抑えるなどの方法で被成型物を固定する関係から特に外部露出端子部周辺にラミネート配線を導入することが困難であり、また端子間の沿面距離確保の観点から見ても、端子の寄生インダクタンスがネックになる。【０００５】
その解決方法として、端子接続部よりブリッジに近い側に内蔵コンデンサを配置することによって、外部露出端子を含まず、オフ状態の半導体素子と低インダクタンスの閉ループを形成できる回路部を作り、電圧サージを抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】国際公開第ＷＯ２０１２／０７３５７１号
【特許文献３】特開２０１４−３０２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、発明者は、誘導負荷のスイッチ回路のシミュレーションにおいて内蔵コンデンサの効果を確認したところ、パワーデバイス自身に掛かる電圧・電流サージは改善される一方、端子部に導通する電流についてノイズ源となり得る大きな電流振動を見出した。【０００８】
本実施の形態は、低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することにある。
【課題を解決するための手段】
【０００９】
本実施の形態の一態様によれば、複数のトランジスタ素子によって構成されたブリッジ回路と前記ブリッジ回路の両端に跨るように接続された内蔵コンデンサとを有するブリッジ部と、前記ブリッジ部の両端にそれぞれ一端が接続され、他端が前記ブリッジ部を封止する封止部の外部に露出した正側電力端子および負側電力端子と、前記正側電力端子および前記負側電力端子の露出された側に跨るように接続されたスナバ回路とを備えるパワーモジュールが提供される。【００１０】
本実施の形態の他の態様によれば、主基板と、前記主基板上に配置され、正側電力端子に接続された第１電極パターンと、前記主基板上に配置され、負側電力端子に接続された第２電極パターンと、前記主基板上に配置され、出力端子に接続された第３電極パターンと、前記第１電極パターン上に第１出力が配置された第１トランジスタ素子と、前記第３電極パターン上に第２出力が配置された第２トランジスタ素子と、前記第１電極パターンと前記第２電極パターンとの間に配置された内蔵コンデンサと、前記正側電力端子と前記負側電力端子の前記第１トランジスタ素子および前記第２トランジスタ素子を封止する封止部から露出された側に跨るように接続されたスナバ回路とを備えるパワーモジュールが提供される。【００１１】
本実施の形態の他の態様によれば、複数のトランジスタ素子によって構成されたブリッジ回路と前記ブリッジ回路の両端に跨るように接続された内蔵コンデンサとを有するブリッジ部と、前記ブリッジ部の両端にそれぞれ一端が接続され、他端が前記ブリッジ部を封止する封止部の外部に露出した正側電力端子および負側電力端子と、前記正側電力端子および前記負側電力端子の露出された側に跨るように接続され、前記正側電力端子および前記負側電力端子の電流ノイズを低減する電流ノイズ低減回路とを備えるパワーモジュールが提供される。【００１２】
本実施の形態の他の態様によれば、上記のパワーモジュールと、前記スナバ回路に並列に接続された平滑コンデンサとを備えるパワー回路が提供される。
【発明の効果】
【００１３】
本実施の形態によれば、低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】基本技術に係るパワーモジュールを備えるパワー回路であって、ハーフブリッジ回路の模式的回路構成図。
【図２】基本技術に係るパワーモジュールを備えるパワー回路において、デバイス部を導通する電流ＩｄＨ１・ＩｄＬ１の動作波形例。
【図３】基本技術に係るパワーモジュールを備えるパワー回路において、電力端子Ｐ・Ｎを導通する電流ＩｄＬ２・ＩｄＨ２の動作波形例。
【図４】基本技術に係るパワーモジュールを備えるパワー回路において、ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のターンオン時のスイッチング動作の説明図。
【図５】基本技術に係るパワーモジュールを備えるパワー回路において、ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のターンオフ時のスイッチング動作の説明図。
【図６】実施の形態に係るパワーモジュールを備えるパワー回路であって、ハーフブリッジ回路の模式的回路構成図。
【図７】実施の形態に係るパワーモジュールを備えるパワー回路において、スナバ回路（ＲＢ・ＣＢ）が接続されていない場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・のＩｄＬ２動作波形例。
【図８】実施の形態に係るパワーモジュールを備えるパワー回路において、スナバ回路（ＲＢ・ＣＢ）を接続した場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作波形例。
【図９】実施の形態に係るパワーモジュールを備えるパワー回路において、（Ａ）内蔵コンデンサＣ１がない場合、（Ｂ）内蔵コンデンサＣ１有り・スナバ回路（ＲＢ・ＣＢ）がない場合、（Ｃ）内蔵コンデンサＣ１有り・スナバ回路（ＲＢ・ＣＢ）が有る場合のドレイン・ソース間サージ電圧ＶDSRGのピーク値の比較例。
【図１０】実施の形態に係るパワーモジュールを備えるパワー回路において、（Ｄ）内蔵コンデンサＣ１有り・スナバ回路（ＲＢ・ＣＢ）がない場合、（Ｅ）内蔵コンデンサＣ１有り・スナバ回路（ＲＢ・ＣＢ）が有る場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のドレイン・ソース間サージ電流ＩDSRGのピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐおよび電流振動の時定数τＨ・τＬの比較例。
【図１１】実施の形態に係るパワーモジュールを備えるパワー回路において、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐのスナバ抵抗ＲＢ依存性。
【図１２】実施の形態の変形例に係るパワーモジュールを備えるパワー回路であって、ハーフブリッジ回路の模式的回路構成図。
【図１３】実施の形態の変形例に係るパワーモジュールを備えるパワー回路において、スナバ回路（ＲＢ・ＣＢ）および並列コンデンサＣＰを接続した場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作波形例。
【図１４】実施の形態の変形例に係るパワーモジュールを備えるパワー回路において、（Ｆ）並列コンデンサＣＰがない場合、（Ｇ）並列コンデンサＣＰが有る場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のドレイン・ソース間サージ電流ＩDSRGのピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐの比較例。
【図１５】実施の形態に係るパワーモジュールの内部構造例１であって、内蔵コンデンサＣ１および外付けスナバ回路（ＲＢ・ＣＢ）を有する例において、樹脂層を形成前の模式的上面図。
【図１６】実施の形態に係るパワーモジュールの内部構造例１の変形例であって、内蔵コンデンサＣ１１・Ｃ１２および外付けスナバ回路（ＲＢ・ＣＢ）を有する例の樹脂層を形成前の模式的上面図。
【図１７】実施の形態に係るパワーモジュールであって、樹脂層を形成後の模式的鳥瞰構成図。
【図１８】実施の形態に係るパワーモジュールの内部構造例２であって、内蔵コンデンサＣ１および外付けスナバ回路（ＲＢ・ＣＢ）を有する例において、樹脂層を形成前の模式的上面図。
【図１９】図１８のＩ−Ｉ線に沿う模式的断面構造図。
【図２０】実施の形態に係るパワーモジュールの内部構造例２において、ラミネート配線による電流キャンセルの様子を説明する模式図。
【図２１】実施の形態に係るパワーモジュールを備えるパワー回路に適用可能な半導体デバイスの例であって、ＳｉＣ−ＤＩＭＯＳＦＥＴの模式的断面構造図。
【図２２】実施の形態に係るパワーモジュールを備えるパワー回路に適用可能な半導体デバイスの例であって、ＳｉＣ−ＴＭＯＳＦＥＴの模式的断面構造図。
【発明を実施するための形態】
【００１５】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
[基本技術]
基本技術に係るパワーモジュール１Ａを備えるパワー回路２Ａであって、ハーフブリッジ回路の模式的回路構成は、図１に示すように表される。
【００１８】
基本技術に係るパワーモジュール１Ａを備えるパワー回路２Ａは、図１に示すように、複数のＳｉＣ−絶縁ゲート電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ：ＳｉＣ−Metal-Oxide-Semiconductor Field Effect Transistor）Ｑ１・Ｑ２によって構成されたブリッジ回路とブリッジ回路の両端に跨るように接続された内蔵コンデンサＣ１とを有するブリッジ部３と、ブリッジ部３の両端にそれぞれ一端が接続され、他端が外部に露出した電力端子Ｐ・Ｎと、電力端子Ｐ・Ｎの露出された側に跨るように並列に接続された平滑コンデンサＣ２とを備える。
【００１９】
基本技術に係るパワーモジュール１Ａを備えるパワー回路２Ａにおいては、図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のソースＳ１およびＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のドレインＤ２が電気的に接続されてハーフブリッジ回路が構成されている。ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２のゲートＧ１・Ｇ２、ソースセンスＳＳ１・ＳＳ２は、外部取り出しのゲート端子ＧＴ１・ＧＴ２、ソースセンス端子ＳＳＴ１・ＳＳＴ２に接続されている。ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のドレインＤ１は、電力端子Ｐに接続され、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のソースＳ１は、電力端子Ｎに接続されている。また、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のソースＳ１およびＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のドレインＤ２は、出力端子ＯＵＴに接続されている。また、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のドレインＤ１・ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のソースＳ１間には、内蔵コンデンサＣ１が接続され、出力端子ＯＵＴと電力端子Ｐ間には負荷リアクトルＬが外部接続され、電力端子Ｐ・Ｎ間には、電源Ｅが外部接続されている。
【００２０】
ここで、図１において、電源Ｅに４００Ｖを印加してローサイド側のＳｉＣ−ＭＯＳＦＥＴ  Ｑ２を動作させ、負荷電流４７０Ａでのターンオフ／ターンオンを行ったシミュレーション結果は図２および図３に示すように表される。すなわち、ハイサイド側の第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１間を短絡し、ローサイド側の第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のゲート端子ＧＴ２・ソースセンス端子ＳＳＴ２間にゲート抵抗ＲGを介してパルス電圧を印加した場合のデバイス部を導通する電流ＩｄＬ１・ＩｄＨ１の動作波形のシミュレーション結果は、図２に示すように表され、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作波形のシミュレーション結果は、図３に示すように表される。
【００２１】
図１に示される負荷リアクトルＬのスイッチングシミュレーションにおいて、内蔵コンデンサＣ１の効果を確認したところ、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２自身に掛かる電圧、電流サージが大きく改善されることが確認された。
【００２２】
一方で、図３に示すように、電力端子Ｐ・Ｎに流入、または流出する電流（ＩｄＨ２・ＩｄＬ２）がローサイド側のＳｉＣ−ＭＯＳＦＥＴ  Ｑ２がスイッチング動作をする瞬間に大きく振動する現象が見い出された。この電流振動は実測においても確認されている。このような振動現象は、パワー回路２Ａのデバイス部ではなく電力端子Ｐ・Ｎにおいて観測される現象である。
【００２３】
基本技術に係るパワーモジュール１Ａを備えるパワー回路２Ａにおいて、ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のターンオン時のスイッチング動作の説明図は、図４に示すように表され、ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のターンオフ時のスイッチング動作の説明は、図５に示すように表される。
【００２４】
ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２がターンオンした直後の振動現象は、図４に示すように、内蔵コンデンサＣ１が負荷電流を供給する担い手となって電荷を放出し、電圧降下した分が外部回路から補充される際に、内蔵コンデンサＣ１と外部回路の間でリンギングが発生するためである。
【００２５】
一方、ローサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２がターンオフした直後の振動現象は、図５に示すように、ハイサイド側ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１に流入した負荷電流が内蔵コンデンサＣ１と外部回路を通る経路で流れたために内蔵コンデンサＣ１に余剰電荷が溜まり、それを放出する過程で内蔵コンデンサＣ１と外部回路の間でリンギングが発生するためである。
【００２６】
このような振動現象は、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２のデバイス部の電圧、電流波形には現れず、スイッチング損失やアバランシェ降伏、ゲート・ドレイン間帰還容量への電流流入に起因するゲート誤動作は抑制できる。一方、電力端子Ｐ・Ｎの周辺に発生する大きな電流電圧振動は、ノイズとなって制御回路の誤動作を誘発する。また、平滑コンデンサＣ２の電圧が安定しない状態でスイッチを行うと予期せぬ大きな電圧をスイッチする危険があり、スイッチング損失が増加して高周波動作の障害にもなる。後者については特に高周波動作によってパッシブ素子を小型化することでシステム全体の小型軽量低コスト化を阻害する要因になる。この問題は小型で高速スイッチング・高周波・大電流動作させることができるＳｉＣ系半導体素子を使ったパワー回路においてより深刻になるため、ブリッジ部３内に内蔵コンデンサＣ１を搭載するだけでは不十分である。
【００２７】
[実施の形態]
実施の形態に係るパワーモジュール１を備えるパワー回路２であって、ハーフブリッジ回路の模式的回路構成は、図６に示すように表される。なお、実施の形態に係るパワーモジュール１を備えるパワー回路２は、ハーフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても適用可能である。
【００２８】
実施の形態に係るパワーモジュール１を備えるパワー回路２は、図６に示すように、複数のＳｉＣＭＯＳＦＥＴ  Ｑ１・Ｑ２によって構成されたブリッジ回路とブリッジ回路の両端に跨るように接続された内蔵コンデンサＣ１とを有するブリッジ部３と、ブリッジ部３の両端にそれぞれ一端が接続され、他端が外部に露出した電力端子Ｐ・Ｎと、電力端子Ｐ・Ｎの露出された側に跨るように直列接続されたスナバ回路４とを備える。
【００２９】
また、実施の形態に係るパワー回路２は、図６に示すように、スナバ回路４に並列に接続された平滑コンデンサＣ２を備えていても良い。
【００３０】
また、スナバ回路４は、直列接続されたスナバコンデンサＣＢとスナバ抵抗ＲＢとを備えていても良い。
【００３１】
また、ブリッジ部３は、ハーフブリッジ回路、フルブリッジ回路、もしくは３相ブリッジ回路のいずれかを備えていても良く、内蔵コンデンサＣ１は複数のブリッジ毎に別々のコンデンサを接続していても良い。
【００３２】
実施の形態に係るパワーモジュール１を備えるパワー回路２において、主に負荷電流用の電荷放出または負荷電流の流入によって電荷過不足が発生した内蔵コンデンサＣ１は、平滑コンデンサＣ２などと共振を起こす。さらに、ブリッジ部３の両端間に接続されたスナバ回路４により形成される閉ループの中で共振が発生し、スナバ回路４のスナバ抵抗ＲＢでエネルギーが消費され振動が収束する。通常、ＲＣスナバ回路は１スイッチ素子に並列に接続する形で使われるが、実施の形態に係るパワー回路２においては、スナバ回路４はブリッジ部３に並列に挿入されることで、ブリッジ部３の両端間に発生する電流振動を急速に抑制可能である。
【００３３】
これにより、大電流を供給する平滑コンデンサＣ２や電源電圧を供給する電源Ｅの内部インピーダンスを増加させずにリンギングが素早く収束させることができ、ノイズを低減可能である。また、平滑コンデンサＣ２の両端の電圧が急速に安定化するため、実施の形態に係るパワー回路２においては、高周波動作が可能になる。
【００３４】
実施の形態に係るパワーモジュール１を備えるパワー回路２においては、図６に示すように、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のソースＳ１およびＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のドレインＤ２が電気的に接続されてハーフブリッジ回路が構成されている。ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２のゲートＧ１・Ｇ２、ソースセンスＳＳ１・ＳＳ２は、外部取り出しのゲート端子ＧＴ１・ＧＴ２、ソースセンス端子ＳＳＴ１・ＳＳＴ２に接続されている。ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のドレインＤ１は、電力端子Ｐに接続され、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のソースＳ２は、電力端子Ｎに接続されている。また、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のソースＳ１およびＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のドレインＤ２は、出力端子ＯＵＴに接続されている。また、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のドレインＤ１・ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のソースＳ２間には、内蔵コンデンサＣ１が接続され、電力端子Ｐ・Ｎ間には、スナバコンデンサＣＢ・スナバ抵抗ＲＢの直列回路からなるスナバ回路４および平滑コンデンサＣ２が外部接続されている。また、出力端子ＯＵＴと電力端子Ｐ間には負荷リアクトルＬが接続され、電力端子Ｐ・Ｎ間には、電源Ｅが供給される。
【００３５】
ここで、数値例として、内蔵コンデンサＣ１の値は、例えば、１μＦであり、平滑コンデンサＣ２の値は、例えば、１２５μＦであり、電源Ｅの値は、例えば、約４００Ｖである。また、スナバコンデンサＣＢの値は、内蔵コンデンサＣ１の１０倍以上が望ましく、例えば、１０μＦである。また、スナバ抵抗ＲＢの値には、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐを実質的に最小化可能な抵抗値が存在し、例えば、上記条件においては約４０ｍΩである。
【００３６】
図６において、電源Ｅに４００Ｖを印加してローサイド側のＳｉＣ−ＭＯＳＦＥＴ  Ｑ２を動作させ、負荷電流４７０Ａでのターンオフ／ターンオンを行ったシミュレーション結果は図７および図８に示すように表される。すなわち、ハイサイド側の第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１間を短絡し、ローサイド側の第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のゲート端子ＧＴ２・ソースセンス端子ＳＳＴ２間にゲート抵抗ＲGを介してパルス電圧を印加した場合の電力端子Ｐ・Ｎを導通する電流ＩｄＬ２・ＩｄＨ２の動作波形のシミュレーション結果は、図７および図８に示すように表される。ここで、図７は、ＲＣスナバ回路（ＲＢ・ＣＢ）が接続されていない場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作波形例に対応し、図８は、ＲＣスナバ回路（ＲＢ・ＣＢ）を接続した場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作波形例に対応する。
【００３７】
また、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の電流振動の時定数τＨ・τＬは、図７および図８中の破線で示される包絡線の減衰時定数によって求めることができる。
【００３８】
また、電源Ｅに４００Ｖを印加してローサイド側のＳｉＣ−ＭＯＳＦＥＴ  Ｑ２を動作させ、負荷電流４７０Ａでのターンオフ／ターンオンを行った場合をシミュレーションした際のドレイン・ソース間サージ電圧ＶDSRGのピーク値の比較例は、図９に示すように表される。すなわち、図９において、Ａは、内蔵コンデンサＣ１がない場合のドレイン・ソース間サージ電圧ＶDSRGを表し、例えば、７００Ｖ以上の値が得られている。これに対して、Ｂは、内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）がない場合のドレイン・ソース間サージ電圧ＶDSRGを表し、例えば、約５００Ｖの値が得られている。また、Ｃは、内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）が有る場合のドレイン・ソース間サージ電圧ＶDSRGを表し、例えば、約５００Ｖの値が得られている。
【００３９】
また、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のドレイン・ソース間サージ電流ＩDSRGのピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐおよび電流ＩｄＨ２・ＩｄＬ２の電流振動の時定数τＨ・τＬの比較例は、図１０に示すように表される。ずなわち、図１０において、Ｄは、内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）がない場合に対応し、Ｅは、内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）が有る場合に対応している。
【００４０】
内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）がない場合には、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のドレイン・ソース間サージ電流ＩDSRGのピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐは、例えば、約８００Ａ・約７９０Ａであり、電流ＩｄＨ２・ＩｄＬ２の電流振動の時定数τＨ・τＬは、例えば、約６．１μｓ・約６．２μｓである。
【００４１】
一方、内蔵コンデンサＣ１が有り、かつスナバ回路（ＲＢ・ＣＢ）が有る場合には、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のドレイン・ソース間サージ電流ＩDSRGのピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐは、例えば、約７４０Ａ・約７３０Ａであり、電流ＩｄＨ２・ＩｄＬ２の電流振動の時定数τＨ・τＬは、例えば、約１．５μｓ・約１．５μｓである。
【００４２】
また、図６において、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐのスナバ抵抗ＲＢ依存性は、図１１に示すように表される。図１１においては、誘導負荷で４００Ｖ／４７０Ａをスイッチングしており、スナバ回路４−平滑コンデンサＣ２間の寄生インダクタンスＬppの値は、例えば、約１５ｎＨ、寄生容量Ｃppの値は、例えば、約９．３μＦである。
【００４３】
図１１に示すように、スナバ抵抗ＲＢの値が、例えば、数ｍΩ程度と小さい場合には、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の振動を効果的に減衰することができず、ピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐは、相対的に大きな値を示している。一方、スナバ抵抗ＲＢの値が、例えば、１０００ｍΩ程度と大きい場合には、開放状態に近くなるため、スナバ回路４が機能せず、ピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐは、相対的に大きな値を示している。したがって、図１１に示すように、スナバ抵抗ＲＢの値には、ピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐを実質的に最小化する抵抗値が存在しており、上記の数値例を有する図６の回路例では、スナバ抵抗ＲＢは４０ｍΩが最適値に近い値であることがわかる。
【００４４】
図９・図１０に示すように、スナバ回路４をブリッジ部３の電力端子Ｐ・Ｎ間に外部接続することで、デバイス部に掛かるドレイン-ソース間電圧のサージ量をほとんど変えずにブリッジ部３に内蔵コンデンサＣ１を内蔵させた場合でも電力端子Ｐ・Ｎに流れる電流の振動を素早く収束させることができ、ノイズの低減および高周波動作を可能にしている。
【００４５】
実施の形態に係るパワーモジュール１を備えるパワー回路２において、スナバ回路４のスナバコンデンサＣＢの容量が小さすぎると急峻な立ち上がりをする電流に対してのインピーダンスが高くなり、電流経路にならなくなってしまうため、スナバコンデンサＣＢの容量は、内蔵コンデンサＣ１の容量以上であることが望ましい。
【００４６】
また、実施の形態に係るパワーモジュール１を備えるパワー回路２において、スナバ回路４のスナバ抵抗ＲＢの抵抗値は小さすぎるとリンギングの時定数が長くなって振動を減衰させる効果が得られず、大きすぎると電流が別の経路を流れるためやはり振動を減衰させる効果が得られない。
【００４７】
スナバ抵抗ＲＢの抵抗値は、リンギングが発生する閉ループの中でもスナバ回路４と平滑コンデンサＣ２の閉ループにおける寄生容量Ｃppと寄生インダクタンスＬppから表される特性インピーダンスＺo＝（Ｌpp／Ｃpp）1/2に近い値を取ることが望ましい。例えば、寄生インダクタンスＬppが１５ｎＨ、寄生容量Ｃppが９．３μＦの閉ループであれば、抵抗値は約４０ｍΩの特性インピーダンスＺoとなる。これにより平滑コンデンサＣ２とスナバ回路４間で発生する電流振動がブリッジ部３側に与える影響を低減し、電流サージを抑制可能である。
【００４８】
実施の形態によれば、低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することができる。
【００４９】
（変形例）
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２であって、ハーフブリッジ回路の模式的回路構成は、図１２に示すように表される。なお、実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２においても、ハーフブリッジ回路に限定されず、フルブリッジ回路、或いは３相ブリッジ回路などにおいても適用可能である。
【００５０】
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２は、図１２に示すように、複数のＳｉＣＭＯＳＦＥＴ  Ｑ１・Ｑ２によって構成されたブリッジ回路とブリッジ回路の両端に跨るように接続された内蔵コンデンサＣ１とを有するブリッジ部３と、ブリッジ部３の両端にそれぞれ一端が接続され、他端が外部に露出した電力端子Ｐ・Ｎと、電力端子Ｐ・Ｎの露出された側に跨るように直列接続されたスナバ回路４とを備える。
【００５１】
また、実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２は、図１２に示すように、スナバ回路４に並列に接続された平滑コンデンサＣ２を備えていても良い。
【００５２】
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２において、スナバ回路４は、図１２に示すように、直列接続されたスナバコンデンサＣＢとスナバ抵抗ＲＢとを備え、さらに、スナバ抵抗ＲＢに並列接続された並列コンデンサＣＰを備えていても良い。
【００５３】
また、ブリッジ部３は、ハーフブリッジ回路、フルブリッジ回路、もしくは３相ブリッジ回路のいずれかを備えていても良く、内蔵コンデンサＣ１は複数のブリッジ毎に別々のコンデンサを接続していても良い。
【００５４】
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２は、スナバ回路４を構成するスナバ抵抗ＲＢに並列に接続された並列コンデンサＣＰを備える。その他の構成は、実施の形態と同様である。
【００５５】
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２においては、スナバ回路４のスナバ抵抗ＲＢに並列に並列コンデンサＣＰを挿入することで、スイッチング直後の電流変化が大きい瞬間にはスナバ抵抗ＲＢではなく並列コンデンサＣＰを通して電流が流れることで、特にスイッチング直後のスナバ回路４のインピーダンスを見かけ上低くすることができる。
【００５６】
これにより、スナバ回路４が負荷電流の供給源を一部負担することができ、内蔵コンデンサＣ１からの電流流出量を低減させて、内蔵コンデンサＣ１への再充電時に発生する電流サージを低減化することができる。
【００５７】
実施の形態の変形例に係るパワーモジュール１を備えるパワー回路２において、スナバ回路４および並列コンデンサＣＰを接続した場合の電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の動作シミュレーション波形例は、図１３に示すように表される。
【００５８】
また、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２のピーク値ＩｄＬ２Ｐ・ＩｄＨ２Ｐの比較例は、図１４に示すように表される。すなわち、図１４において、Ｆは、並列コンデンサＣＰがない場合のピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐを表し、例えば、約７３５Ａ・約７２５Ａの値が得られている。一方、Ｇは、並列コンデンサＣＰが有る場合のピーク値ＩｄＨ２Ｐ・ＩｄＬ２Ｐを表し、例えば、約７１０Ａ・約６９５Ａの値が得られている。
【００５９】
図１２に示すように、スナバ回路４のスナバ抵抗ＲＢに並列に並列コンデンサＣＰを入れると、スイッチングの瞬間に電流が急峻に変化する際、スナバ回路４に流れ込む電流はスナバ抵抗ＲＢではなく並列コンデンサＣＰを流れるため、見かけ上インピーダンスが低くすることができる。これにより並列コンデンサＣＰが負荷電流の供給源の役割を大きく担うようになることで、内蔵コンデンサＣ１からの電荷流出が抑制され、図１３に示すように、電流サージのピーク値が低下し、リンギングの収束もさらに早めることができる。
【００６０】
このときのスナバ抵抗ＲＢの抵抗値は、並列接続された並列コンデンサＣＰによって合成インピーダンスが低下する。このため、実施の形態に係るパワー回路２におけるスナバ抵抗ＲＢの値に比べ、実施の形態の変形例に係るパワー回路２におけるスナバ抵抗ＲＢの値は、適宜増加された抵抗値を有していても良い。
【００６１】
実施の形態の変形例によれば、低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することができる。
【００６２】
（パワーモジュールの内部構造例１）
実施の形態に係るパワーモジュール１の内部構造例１であって、内蔵コンデンサＣ１および外付けスナバ回路（ＲＢ・ＣＢ）４を有する例において、樹脂層２０を形成前の模式的上面図は、図１５に示すように表される。
【００６３】
また、実施の形態に係るパワーモジュール１の内部構造例１の変形例であって、内蔵コンデンサＣ１１・Ｃ１２および外付けスナバ回路（ＲＢ・ＣＢ）４を有する例の樹脂層２０を形成前の模式的上面図は、図１６に示すように表される。
【００６４】
実施の形態に係るパワーモジュール１であって、樹脂層を形成後の模式的鳥瞰構成は、図１７に示すように表される。実施の形態に係るパワーモジュール１は、図１７に示すように、トランスファーモールド成型によって形成可能である。
【００６５】
実施の形態に係るパワーモジュール１は、図１５〜図１６に示すように、主基板１０と、主基板１０上に配置され、正側電力端子Ｐに接続された第１電極パターンＥＰと、主基板１０上に配置され、負側電力端子Ｎに接続された第２電極パターンＥＮと、主基板１０上に配置され、出力端子ＯＵＴに接続された第３電極パターンＥＯと、第１電極パターンＥＰ上に第１ドレインＤ１が配置された第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１と、第３電極パターンＥＯ上に第２ドレインＤ２が配置された第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２と、第１電極パターンＥＰと第２電極パターンＥＮとの間に配置された内蔵コンデンサＣ１と、正側電力端子Ｐと負側電力端子Ｎの樹脂層２０の外部に露出された側に跨るように接続されたスナバ回路３０（図１７）とを備えている。
【００６６】
また、図示は省略されているが、スナバ回路３０に並列に接続された平滑コンデンサＣ２を備えていても良い。
【００６７】
また、内蔵コンデンサＣ１は、図１６に示すように、複数の内蔵コンデンサＣ１１・Ｃ１２の直列接続によって構成されていても良い。
【００６８】
スナバ回路３０は、図１５・図１６に示すように、直列接続されたスナバ抵抗ＲＢおよびスナバコンデンサＣＢとを備えていても良い。なお、スナバ回路３０は、図１５・図１６に示すように、スナバ回路基板２５上に実装された複数の電極パターン２６・２７・２８を介してスナバ抵抗ＲＢおよびスナバコンデンサＣＢが直列接続されていても良い。
【００６９】
また、実施の形態に係るパワーモジュール１は、図１５〜図１７に示すように、正側電力端子Ｐに接続された第１金属板２３Ｐと、負側電力端子Ｎに接続された第２金属板２３Ｎとを備え、スナバ回路３０は第１金属板２３Ｐと第２金属板２３Ｎとの間に配置されていても良い。正側電力端子Ｐと第１金属板２３Ｐは、ねじ止め接続され、負側電力端子Ｎと第２金属板２３Ｎもねじ止め接続されていても良い。
【００７０】
また、図１５・図１６に示すように、主基板１０上に配置され、第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ゲートＧ１に接続された第１ゲート用信号配線パターンＧＬ１、および第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ソースＳ１に接続された第１ソースセンス用信号配線パターンＳＬ１を搭載する第１信号基板１４1を備えていても良い。
【００７１】
同様に、主基板１０上に配置され、第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ゲートＧ２に接続された第２ゲート用信号配線パターンＧＬ２、および第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ソースＳ２に接続された第２ソースセンス用信号配線パターンＳＬ２を搭載する第２信号基板１４2を備えていても良い。
【００７２】
また、実施の形態に係るパワーモジュール１の封止部は、少なくとも一部が熱硬化樹脂によって封止されていても良い。
【００７３】
また、実施の形態に係るパワーモジュール１は、トランスファーモールド成型によって形成されていても良い。
【００７４】
樹脂層２０（図１７）としては、ＳｉＣ系半導体デバイスに適用可能なトランスファーモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を部分的に使用しても良く、シリコンゲルなどのシリコーン系樹脂を使用したケース型パワーモジュールを採用しても良い。
【００７５】
実施の形態に係るパワーモジュール１を備えるパワー回路２においては、電力端子Ｐ・Ｎの両端にスナバ回路４を外部接続することで電圧サージに影響する閉ループから電力端子Ｐ・Ｎを除外しつつ、電力端子Ｐ・Ｎを導通する電流ＩｄＨ２・ＩｄＬ２の振動を抑制することができる。このため、図１５〜図１７に示されるように、実施の形態に係るパワーモジュール１によれば、電力端子Ｐ・Ｎの周辺部の寄生インダクタンス低減が困難なトランスファーモールドタイプのパワーモジュールにおいても低ノイズを実現しつつ、電圧サージ量を大きく改善することができる。
【００７６】
実施の形態に係るパワーモジュール１は、図１５に示すように、セラミック基板１０を備え、内蔵コンデンサＣ１は、セラミック基板１０上に形成された異なる電極パターンＥＰ・ＥＮ間に跨るように配置されていても良い。
【００７７】
また、内蔵コンデンサＣ１は、図１６に示すように、複数の内蔵コンデンサＣ１１・Ｃ１２の直列接続によって構成されていても良い。複数の内蔵コンデンサＣ１１・Ｃ１２をパワーモジュール１に内蔵しようとする場合、セラミック基板１０上の電極パターンに接合するのであれば、容易にアセンブリが可能になる。複数の内蔵コンデンサＣ１１・Ｃ１２の直列接続によって内蔵コンデンサＣ１を形成することで、耐圧を確保しつつ寄生抵抗と寄生インダクタンスを適宜増加させて負荷電流の供給・流入が発生した場合の電流の急峻な変化を防ぎ、結果として、電流サージを低減化することができる。
【００７８】
図１５・図１６においては、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２は、それぞれ２チップ並列に配置されている例が示されている。
【００７９】
実施の形態に係るパワーモジュール１は、図１５〜図１７に示すように、樹脂層２０に被覆されたセラミック基板１０の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子ＯＵＴ・ＯＵＴと、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１のゲート用信号配線パターンＧＬ１・ソース用信号配線パターンＳＬ１に接続され、ゲート端子ＧＴ２・ソースセンス端子ＳＳＴ２は、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２のゲート用信号配線パターンＧＬ２・ソース用信号配線パターンＳＬ２に接続される。
【００８０】
図１５・図１６に示すように、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２から信号基板１４1・１４2上に配置されたゲート用信号配線パターンＧＬ１・ＧＬ２およびソースセンス用信号配線パターンＳＬ１・ＳＬ２に向けてゲート用ワイヤＧＷ１・ＧＷ２およびソースセンス用ワイヤＳＳＷ１・ＳＳＷ２が接続される。また、ゲート用信号配線パターンＧＬ１・ＧＬ２およびソースセンス用信号配線パターンＳＬ１・ＳＬ２には、外部取り出し用のゲート端子ＧＴ１・ＧＴ２およびＳＳＴ１・ＳＳＴ２が半田付けなどによって接続される。
【００８１】
図１５・図１６に示された例では、２チップ並列に配置されたＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２のチップ表面のソースパッド電極ＳＰ１・ＳＰ２は、ソース用ボンディングワイヤＢＷＳ１・ＢＷＳ２を介して、電極パターンＥＯ・ＥＮに接続されている。ソース用ボンディングワイヤＢＷＳ１・ＢＷＳ２の代わりに、金属スペーサと上面板状電極を採用することによって２チップ並列に配置されたＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２のチップ表面のソースパッド電極ＳＰ１・ＳＰ２をそれぞれ共通に接続しても良い。ここで、ソースパッド電極ＳＰ１・ＳＰ２は、例えば、図２１・図２２に示されたソースパッド電極ＳＰと同様である。
【００８２】
正側電力端子Ｐ・負側電力端子Ｎ、外部取り出し用のゲート端子ＧＴ１・ＧＴ２およびＳＳＴ１・ＳＳＴ２は、例えば、Ｃｕで形成可能である。
【００８３】
主基板１０は、セラミック基板で形成可能である。セラミック基板は、例えば、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、ＡｌＳｉＣ、若しくは少なくとも表面が絶縁性のＳｉＣなどで形成されていても良い。
【００８４】
電極パターンＥＰ・ＥＯ・ＥＮは、例えば、Ｃｕ、Ａｌなどで形成可能である。
【００８５】
ゲート用ワイヤＧＷ１・ＧＷ２、ソースセンス用ワイヤＳＳＷ１・ＳＳＷ２およびソース用ボンディングワイヤＢＷＳ１・ＢＷＳ２は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
【００８６】
ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２としては、後述するＳｉＣ−ＤＩＭＯＳＦＥＴ、ＳｉＣ−ＴＭＯＳＦＥＴなどを適用可能である。或いは、ＳｉＣ系パワーデバイスに代わり、ＧａＮ系高電子移動度トランジスタ（ＨＥＭＴ: High Electron Mobility Transistor）などのＧａＮ系パワーデバイスを適用可能である。
【００８７】
また、スナバコンデンサＣＢとしては、セラミックキャパシタなどを適用可能である。
【００８８】
（パワーモジュールの内部構造例２）
実施の形態に係るパワーモジュール１の内部構造例２であって、内蔵コンデンサＣ１および外付けスナバ回路（ＲＢ・ＣＢ）を有する例において、樹脂層を形成前の模式的上面図は、図１８に示すように表される。また、図１８のＩ−Ｉ線に沿う模式的断面構造は、図１９に示すように表される。樹脂層を形成後の模式的鳥瞰構成は、図１７と同様に表され、トランスファーモールド成型によって形成可能である。
【００８９】
図１８においては、ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１・Ｑ２は、それぞれ３チップ並列に配置されている例が示されている。
【００９０】
別の実施の形態に係るパワーモジュール１は、図１８・図１９に示すように、主基板１０は、セラミック基板１０1・１０2の多層構造を備える。セラミック基板１０1の裏面には、金属箔６が配置され、セラミック基板１０1の表面には、金属箔８が配置されている。さらに、金属箔８上には、セラミック基板１０2が配置されている。
【００９１】
別の実施の形態に係るパワーモジュール１は、図１８・図１９に示すように、セラミック基板１０2と、セラミック基板１０2上に配置され、正側電力端子Ｐに接続された第１電極パターンＥＰと、セラミック基板１０2上に配置され、負側電力端子Ｎに接続された第２電極パターンＥＮと、セラミック基板１０2上に配置され、出力端子ＯＵＴに接続された第３電極パターンＥＯと、第１電極パターンＥＰ上に第１ドレインＤ１が配置された第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１と、第３電極パターンＥＯ上に第２ドレインＤ２が配置された第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２と、第１電極パターンＥＰと第２電極パターンＥＮとの間に配置された内蔵コンデンサＣ１と、正側電力端子Ｐと負側電力端子Ｎの樹脂層２０の外部に露出された側に跨るように接続されたスナバ回路３０とを備えている。
【００９２】
また、図１８・図１９に示すように、セラミック基板１０2上に配置され、第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ゲートＧ１に接続されたゲート用信号配線パターンＧＰＬ１、および第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ソースＳ１に接続されたソースセンス用信号配線パターンＳＰＬ１を搭載する第１信号基板１５1と、ゲート用信号配線パターンＧＰＬ１に接続されたゲート用信号配線パターンＧＬ１、およびソースセンス用信号配線パターンＳＰＬ１に接続されたソースセンス用信号配線パターンＳＬ１を搭載する信号基板１４1とを備えていても良い。
【００９３】
同様に、セラミック基板１０2上に配置され、第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ゲートＧ２に接続されたゲート用信号配線パターンＧＰＬ２、および第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ソースＳ２に接続されたソースセンス用信号配線パターンＳＰＬ２を搭載する信号基板１５2と、ゲート用信号配線パターンＧＰＬ２に接続されたゲート用信号配線パターンＧＬ２、およびソースセンス用信号配線パターンＳＰＬ２に接続されたソースセンス用信号配線パターンＳＬ２を搭載する信号基板１４2とを備えていても良い。
【００９４】
また、図１８・図１９に示すように、第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ソースＳ１上には、チップ上スペーサ１９1を介して、チップ上面バスバー１７1が配置され、３個の第１ＳｉＣ−ＭＯＳＦＥＴ  Ｑ１の第１ソースＳ１のソースパッド電極ＳＰ１が共通に接続されている。同様に、第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ソースＳ２上には、チップ上スペーサ１９2を介して、チップ上面バスバー１７2が配置され、３個の第２ＳｉＣ−ＭＯＳＦＥＴ  Ｑ２の第２ソースＳ２のソースパッド電極ＳＰ２が共通に接続されている。
【００９５】
また、図１８・図１９に示すように、チップ上面バスバー１７1は、スペーサ２９1を介して第３電極パターンＥＯに接続され、チップ上面バスバー１７2は、スペーサ２９2を介して第４電極パターンＥＮ２に接続されている。
【００９６】
また、図１８・図１９に示すように、第２電極パターンＥＮは、ビアホール２１1を介してセラミック基板１０1表面の金属箔８に接続され、第４電極パターンＥＮ２もビアホール２１2を介してセラミック基板１０1表面の金属箔８に接続されている。その他の構成および各部の材料などは、実施の形態に係るパワーモジュール１の内部構造例１と同様である。
【００９７】
図１８・図１９に示す実施の形態に係るパワーモジュール１の内部構造例２において、ラミネート配線構造ＬＭ１・ＬＭ２による電流キャンセルの様子を説明する模式図は、図２０に示すように表される。
【００９８】
実施の形態に係るパワーモジュール１の内部構造例２においては、積層化されたセラミック基板１０1・１０2を備えることによって、パワーモジュール１の内部構造上ラミネート配線構造ＬＭ１・ＬＭ２が形成される。このため、図２０に示すような導通電流ｉによって、パワーモジュール１の内部配線に伴う寄生インダクタンス成分によって発生する磁束を相殺可能である。結果として、パワーモジュール１の内部配線に伴う寄生インダクタンスを低減することができる。また、チップ上面バスバー１７1・１７2と金属箔８とを通る電流経路で形成されるラミネート配線構造に対しても、寄生インダクタンスの低減効果は得られる。
【００９９】
実施の形態に係るパワーモジュール１の内部構造例２においては、基板内の寄生インダクタンスを低減可能であるため、パワーモジュールのリンギングループの寄生インダクタンスを極小化可能である。
【０１００】
（半導体デバイスの構成例）
―ＳｉＣ−ＤＩＭＯＳＦＥＴ―
実施の形態に係るパワーモジュール１を備えるパワー回路２に適用可能な半導体デバイス２００の例であって、ＳｉＣ−ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造は、図２１に示すように表される。
【０１０１】
実施の形態に係るパワーモジュール１を備えるパワー回路２に適用可能なＳｉＣ−ＤＩＭＯＳＦＥＴは、図２１に示すように、ｎ+ＳｉＣ基板１２４と、ｎ+ＳｉＣ基板１２４上にエピタキシャル成長されたｎ-ドリフト層１２６と、ｎ-ドリフト層１２６の表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８間のｎ-ドリフト層１２６の表面上に配置されたゲート絶縁層１３２と、ゲート絶縁層１３２上に配置されたゲート電極１３８と、ｎ+ソース領域１３０およびｐボディ領域１２８に電気的に接続されたソース電極１３４と、ｎ+ＳｉＣ基板１２４の、ｎ-ドリフト層１２６と反対側の表面に電気的に接続されたドレイン電極１３６とを備える。また、ｐボディ領域１２８とｎ-ドリフト層１２６間には、ボディダイオードＢＤが形成されている。
【０１０２】
図２１では、半導体デバイス２００は、ｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０が、ダブルイオン注入（ＤＩ）で形成され、ソースパッド電極ＳＰは、ｎ+ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁層１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰ・ソース電極１３４およびゲートパッド電極ＧＰ（図示省略）は、図２１に示すように、半導体デバイス２００の表面を覆うパッシベーション用の層間絶縁膜１４４上に配置される。
【０１０３】
―ＳｉＣ−ＴＭＯＳＦＥＴ―
実施の形態に係るパワーモジュール１を備えるパワー回路２に適用可能な半導体デバイス２００の例であって、ＳｉＣ−トレンチ（Ｔ：Trench）ＭＯＳＦＥＴの模式的断面構造は、図２２に示すように表される。
【０１０４】
実施の形態に係るパワーモジュール１を備えるパワー回路２に適用可能なＳｉＣ−ＴＭＯＳＦＥＴは、図２２に示すように、ｎ+ＳｉＣ基板１２４と、ｎ+ＳｉＣ基板１２４上にエピタキシャル成長されたｎ-ドリフト層１２６Ｎと、ｎ-ドリフト層１２６Ｎの表面側に形成されたｐボディ領域１２８と、ｐボディ領域１２８の表面に形成されたｎ+ソース領域１３０と、ｐボディ領域１２８を貫通し、ｎ-ドリフト層１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧと、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４と、ｎ+ＳｉＣ基板１２４の、ｎ-ドリフト層１２６Ｎと反対側の表面に電気的に接続されたドレイン電極１３６とを備える。また、ｐボディ領域１２８とｎ-ドリフト層１２６Ｎ間には、ボディダイオードＢＤが形成されている。
【０１０５】
図２２では、半導体デバイス２００は、ｐボディ領域１２８を貫通し、ｎ-ドリフト層１２６Ｎまで形成されたトレンチ内にゲート絶縁層１３２および層間絶縁膜１４４Ｕ・１４４Ｂを介して形成されたトレンチゲート電極１３８ＴＧが形成され、ソースパッド電極ＳＰは、ソース領域１３０およびｐボディ領域１２８に接続されたソース電極１３４に接続される。ゲートパッド電極ＧＰ（図示省略）は、ゲート絶縁層１３２上に配置されたゲート電極１３８に接続される。また、ソースパッド電極ＳＰ・ソース電極１３４およびゲートパッド電極ＧＰ（図示省略）は、図２２に示すように、半導体デバイス２００の表面を覆うパッシベーション用の層間絶縁膜１４４Ｕ上に配置される。
【０１０６】
ＳｉＣ−ＴＭＯＳＦＥＴはドレイン電流経路にｐボディ領域１２８から伸張するジャンクション抵抗が存在しないため、ＳＩＣ−ＤＭＯＳＦＥＴと比較してさらに低オン抵抗のＦＥＴを提供することが可能であり、１素子当たりに１００Ａ以上のドレインパルス電流を許容することも可能になる。
【０１０７】
また、実施の形態に係るパワーモジュールおよびパワー回路に適用可能な半導体デバイス２００には、ＳｉＣ系ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
【０１０８】
ＳｉＣデバイスは、高絶縁破壊電界（例えば、約３ＭＶ／ｃｍであり、Ｓｉの約３倍）であることから、Ｓｉに比べてドリフト層の膜厚を薄くし、かつキャリア濃度を高く設定しても耐圧が確保できる。絶縁破壊電界の違いから、ＳｉＣ−ＭＯＳＦＥＴのピーク電界強度は、Ｓｉ−ＭＯＳＦＥＴのピーク電界強度よりも高く設定可能である。
【０１０９】
ＳｉＣ−ＭＯＳＦＥＴにおいては、必要なｎ-ドリフト層１２６・１２６Ｎの膜厚が薄く、キャリア濃度が高いため、ｎ-ドリフト層１２６・１２６Ｎの抵抗値を低減し、オン抵抗を低くすることができ、チップ面積を縮小化（小チップ化）可能である。さらにユニポーラデバイスであるＭＯＳＦＥＴ構造のままで、Ｓｉ−ＩＧＢＴに比肩し得る耐圧を実現可能であることから、高耐圧でかつ高速スイッチングできるとされ、スイッチング損失の低減が期待できる。
【０１１０】
以上説明したように、本実施の形態によれば、低寄生インダクタンスと低ノイズを両立させたパワーモジュールおよびパワー回路を提供することができる。
【０１１１】
[その他の実施の形態]
上記のように、実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１２】
このように、本実施の形態ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１１３】
本実施の形態に係るパワーモジュールおよびパワー回路は、ＨＥＶ/ＥＶ向け昇圧回路、３相インバータに適用可能であり、特に高周波動作させることでメリットが出るＤＣ／ＤＣコンバータなど幅広い応用分野に適用可能である。
【符号の説明】
【０１１４】
１、１、１Ａ、４０…パワーモジュール
２、２Ａ…パワー回路
３…ブリッジ部
４、３０…スナバ回路
１０、１０1、１０2…主基板（セラミック基板）
１４1、１４2、１５1、１５2…信号基板
１７1、１７2…チップ上面バスバー
１９1、１９2…チップ上スペーサ
２０…樹脂層
２１1、２１2…ビアホール
２３Ｐ、２３Ｎ…金属板
２５…スナバ回路基板
２６、２７、２８…電極パターン
２９1、２９2…スペーサ
１２４…ｎ+ＳｉＣ基板
１２６、１２６Ｎ…ｎ-ドリフト層
１２８…ｐボディ領域
１３０…ソース領域
１３２…ゲート絶縁膜
１３４…ソース電極
１３６…ドレイン電極
１３８、１３８ＴＧ…ゲート電極
１４４、１４４Ｕ、１４４Ｂ…層間絶縁膜
２００、Ｑ１、Ｑ２…半導体デバイス（ＳｉＣ−ＭＯＳＦＥＴ）
ＢＤ…ボディダイオード
ＲＢ…スナバ抵抗
ＣＢ…スナバコンデンサ
ＣＰ…並列コンデンサ
Ｃ１、Ｃ１１、Ｃ１２…内蔵コンデンサ
Ｃ２…平滑コンデンサ
Ｐ…正側電力端子
Ｎ…負側電力端子
ＯＵＴ…出力端子
Ｓ１、Ｓ２…ソース
Ｄ、Ｄ１、Ｄ２…ドレイン
ＳＳ１、ＳＳ２…ソースセンス
ＥＰ、ＥＯ、ＥＮ…電極パターン
Ｇ１、Ｇ２…ゲート
ＧＴ１、ＧＴ２…ゲート端子
ＳＳＴ１、ＳＳＴ２…ソースセンス端子
ＳＬ１、ＳＬ２、ＳＰＬ１、ＳＰＬ２…ソースセンス用信号配線パターン
ＧＬ１、ＧＬ２、ＧＰＬ１、ＧＰＬ２…ゲート用信号配線パターン
ＳＰ…ソースパッド電極
Ｅ…電源
Ｌ…負荷リアクトル
ＩｄＨ１、ＩｄＬ１…デバイス部を導通する電流
ＩｄＨ２、ＩｄＬ２…電力端子Ｐ、Ｎを導通する電流
ＩｄＨ２Ｐ、ＩｄＬ２Ｐ…ピーク値
ＧＷ１、ＧＷ２…ゲート用ワイヤ
ＳＳＷ１、ＳＳＷ２…ソースセンス用ワイヤ
ＢＷＳ１、ＢＷＳ２…ソース用ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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