(57)【特許請求の範囲】
【請求項１】
画素が行方向及び列方向に複数個配列された画素部と、
前記画素部に配設され、前記画素に電流を供給する第１電源電位が与えられる第１電源線と、
前記画素部において前記第１電源線より上層に配設され、前記第１電源線と交差する交差部を有し、前記第１電源電位と異なる第２電源電位が与えられる第２電源線と、
前記第１電源線と前記第２電源線との双方の間に絶縁層を介し、前記交差部に少なくとも一部が重なる導電層と、
前記導電層と電気的に接続される電流検出部と、
前記電流検出部において、一定値以上の電流が検出されたとき、前記第１電源線と前記第１電源電位との接続、または前記第２電源線と前記第２電源電位との接続を遮断するスイッチ部と、を含むことを特徴とする表示装置。
【請求項２】
前記電流検出部は、設定されたしきい値以上の電流を検出したとき、前記スイッチ部に信号を出力する、請求項１に記載の表示装置。
【請求項３】
前記画素部は、行方向に設けられた走査信号線と、列方向に設けられた映像信号線と、を有し、
前記導電層は、前記走査信号線と電気的に接続されている、請求項１に記載の表示装置。
【請求項４】
正電源及び負電源を有し、前記走査信号線に走査信号を出力する走査回路をさらに含み、
前記導電層は、前記正電源及び前記負電源のいずれか一方に接続されている、請求項３に記載の表示装置。
【請求項５】
前記正電源電位は、前記第１電源電位及び前記第２電源電位よりも高く、前記負電源電位は、前記第１電源電位及び前記第２電源電位より低い、請求項４に記載の表示装置。
【請求項６】
前記導電層は、前記第１電源電位と前記第２電源電位との間にある電位が与えられている、請求項１に記載の表示装置。
【請求項７】
前記導電層は、前記第２電源線に沿って配設されている、請求項１に記載の表示装置。
【請求項８】
画素が行方向及び列方向に複数個配列された画素部と、
前記画素部に配設され、前記画素に電流を供給する第１電源電位が与えられる第１電源線と、
前記画素部において前記第１電源線より上層に配設され、前記第１電源線と第１絶縁層を介して交差する交差部を有し、前記第１電源電位と異なる第２電源電位が与えられる第２電源線と、
前記画素に配設され、トランジスタを介して前記第１電源線と電気的に接続され、前記第２電源線と第２絶縁層を介して重なる領域を有する画素電極と、
前記第２電源線と電気的に接続される電流検出部と、
前記電流検出部において、一定値以上の電流が検出されたとき、前記第１電源線と前記第１電源電位との接続を遮断するスイッチ部と、を含むことを特徴とする表示装置。
【請求項９】
前記電流検出部は、設定されたしきい値以上の電流を検出したとき、前記スイッチ部に信号を出力する、請求項８に記載の表示装置。
【請求項１０】
前記画素電極は、少なくとも一部が前記交差部と重なる、請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。本明細書で開示される発明の一実施形態は、表示装置の配線構造に関する。
【背景技術】
【０００２】
表示装置は複数の画素が配列する画素部によって表示画面が形成される。画素部には、行方向に走査信号線、列方向に映像信号線が設けられている。画素部には、走査信号線と映像信号線とが絶縁層を介して交差する交差部が含まれている。走査信号線と映像信号線とには、それぞれ異なる信号が与えられるので、両者が短絡すると表示不良として顕在化する。そのため、配線の交差部において短絡不良を防止するための措置がとられた表示装置が開示されている（例えば、特許文献１参照）。
【０００３】
有機エレクトロルミネセンス材料を用いた発光素子が各画素に設けられた表示装置は、各画素にアノード電極が設けられ、有機層を挟んでアノード電極と対向配置されるカソー電極は、画素部の略全面に広がる共通電極として設けられる。カソード電極が透明導電膜で形成されると、抵抗損失による電圧降下が問題となる。カソード電極の電圧降下を防止するために、補助配線を設けた構造が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１１９２４０号公報
【特許文献２】特開２０１５−０７２７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
表示装置の画素部には、走査信号線及び映像信号線が設けられている。画素に発光素子を設ける場合には、発光電力を供給する電源線も必要となる。さらに、特許文献２で開示されるようにカソード電極の補助配線を設けると、絶縁層を介して交差する配線の数が増大する。
【０００６】
特許文献１で開示されるように、交差する配線間の短絡を防止するための構造が設けられたとしても、製造時における異物の混入や、他の外的要因により配線間が短絡すると、表示不良となる。特に、電源線が他の配線と短絡すると、短絡電流が流れて発熱し、さらに発熱に伴って発煙するおそれが生じる。
【０００７】
このような問題に鑑み、本発明の一実施形態は、配線間の短絡を適切に検出することを目的の一つとする。また、本発明の一実施形態は、配線間の短絡を検出したときに、表示装置の動作を停止させることを目的の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、画素が行方向及び列方向に複数個配列された画素部と、画素部に配設され、画素に電流を供給する第１電源電位が与えられる第１電源線と、画素部において第１電源線より上層に配設され、第１電源線と交差する交差部を有し、第１電源電位と異なる第２電源電位が与えられる第２電源線と、第１電源線と第２電源線との双方の間に絶縁層を介し、交差部に少なくとも一部が重なる導電層と、導電層と電気的に接続される電流検出部と、電流検出部において、一定値以上の電流が検出されたとき、第１電源線と第１電源との接続、または第２電源線と第２電源との接続を遮断するスイッチ部と、を含む表示装置が提供される。
【０００９】
本発明の一実施形態によれば、画素が行方向及び列方向に複数個配列された画素部と、画素部に配設され、画素に電流を供給する第１電源電位が与えられる第１電源線と、画素部において第１電源線より上層に配設され、第１電源線と第１絶縁層を介して交差する交差部を有し、第１電源電位と異なる第２電源電位が与えられる第２電源線と、画素に配設され、トランジスタを介して第１電源線と電気的に接続され、第２電源線と第２絶縁層を介して重なる領域を有する画素電極と、第２電源線と電気的に接続される電流検出部と、電流検出部において、一定値以上の電流が検出されたとき、第１電源線と第１電源との接続を遮断するスイッチ部と、を含む表示装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る表示装置の構成を示す図である。
【図２】本発明の一実施形態に係る表示装置の画素回路の等価回路の一例を示す図である。
【図３】本発明の一実施形態に係る表示装置の画素のレイアウトを示す平面図である。
【図４】本発明の一実施形態に係る表示装置の構成を示す断面図である。
【図５】本発明の一実施形態に係る表示装置の画素部に設けられる配線の構成を説明する平面図である。
【図６】本発明の一実施形態に係る表示装置のゲートバッファ回路の動作を説明する図である。
【図７】本発明の一実施形態に係る表示装置の電源部の回路構成の一例を示すブロック図である。
【図８】発明の一実施形態に係る表示装置の動作を説明するフローチャートを示す図である。
【図９】本発明の一実施形態に係る表示装置の画素部に設けられる配線の構成を説明する平面図である。
【図１０】本発明の一実施形態に係る表示装置の画素部に設けられる配線の構成を説明する平面図である。
【図１１】本発明の一実施形態に係る表示装置の画素部に設けられる配線の構成を説明する平面図である。
【図１２】本発明の一実施形態に係る表示装置の画素のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１２】
本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
【００１３】
なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。
【００１４】
＜表示装置の概要＞
図１は、本発明の一実施形態に係る表示装置１００の構成を示す。表示装置１００は、表示画面を形成する画素部１０６が設けられた表示パネル１０２を有する。また、表示装置１００は、表示パネル１０２に制御信号を出力するコントローラ１０４を有する。
【００１５】
画素部１０６は、行方向及び列方向に複数の画素１０８が配列されている。例えば、行方向（Ｘ方向）にｍ個、列方向（Ｙ方向）にｎ個の画素１０８が配列されているとすると、画素部１０６における画素数はｍ×ｎ個となる。なお、図１は、画素１０８が正方配列する例を示すが、本実施形態に係る表示装置１００は、これに限定されずデルタ配列等、他の配列形式も適用可能である。
【００１６】
表示パネル１０２は、コントローラ１０４から信号が与えられる駆動回路が設けられている。駆動回路は、第１走査信号線１１２を駆動する第１駆動回路１０９、第２走査信号線１１３を駆動する第２駆動回路１１０、映像信号線１１６を駆動する第３駆動回路１１１を含む。また、表示パネル１０２は、画素１０８の発光素子に第１電源電位（ＰＶＨ）を与える第１電源線１１８、第２電源電位（ＰＶＬ）を与える第２電源線１２０が配設されている。第１走査信号線１１２及び第２走査信号線１１３と映像信号線１１６とは絶縁層を挟んで交差する部分を含んで配設されている。同様に、第１電源線１１８と第２電源線１２０とは、絶縁層を挟んで交差する部分を含んで配設されている。画素１０８には、有機エレクトロルミネセンス材料を用いて形成される発光素子が設けられている。
【００１７】
＜画素の等価回路＞
図２は、画素１０８の等価回路を示す。画素１０８は、駆動トランジスタＤＲＴ、発光素子ＥＭＤを含んで構成されている。発光素子ＥＭＤは第１電源線１１８と第２電源線１２０との間に設けられている。第１電源線１１８と第２電源線１２０とには、異なる電位が与えられる。例えば、第１電源線１１８には第１電源電位（ＰＶＨ）が与えられ、第２電源線１２０には第１電源電位（ＰＶＨ）より低い第２電源電位（ＰＶＬ）が与えられる。
【００１８】
発光素子ＥＭＤは２端子素子であり、ダイオードと同様に整流特性を有する。発光素子ＥＭＤは、発光しきい値電圧以上の電圧が与えられ、順方向電流が流れると発光する。発光素子ＥＭＤは、実動作の範囲内においては、電流量の増減に比例して発光強度が変化する。
【００１９】
駆動トランジスタＤＲＴは、制御端子としてのゲートと、入出力端子としてのソース及びドレインを有する絶縁ゲート型電界効果トランジスタである。駆動トランジスタＤＲＴは、第１電源線１１８と発光素子ＥＭＤとの間に設けられている。詳細には、駆動トランジスタＤＲＴのソース及びドレインに相当する入出力端子の一方が、第２スイッチＢＣＴを介して第１電源線１１８と電気的に接続される。また、駆動トランジスタＤＲＴのソース及びドレインに相当する入出力端子の他方が、発光素子ＥＭＤの一方の端子と電気的に接続される。
【００２０】
映像信号線１１６と駆動トランジスタＤＲＴのゲートとの間には第１スイッチＳＳＴが設けられている。駆動トランジスタＤＲＴのゲートは、第１スイッチＳＳＴを介して映像信号線１１６と電気的に接続される。第１スイッチＳＳＴは、第１走査信号線１１２に与えられる制御信号ＳＧ（振幅ＶＧＨ／ＶＧＬを有する）によってオンオフ（ＯＮ／ＯＦＦ）の動作が制御される。制御信号がＶＧＨ、ＶＧＬの一方の電位を取ることによって、スイッチＳＳＴはオンし、他方の電位を取ることによってオフする。第１スイッチＳＳＴがオンのとき、映像信号線１１６の電位が駆動トランジスタＤＲＴのゲートに与えられる。
【００２１】
駆動トランジスタＤＲＴは、第１電源線１１８と第２電源線１２０との間で、第２スイッチＢＣＴを介して発光素子ＥＭＤと直列に接続される。第２スイッチＢＣＴは、第２走査信号線１１３の走査信号により制御される。第２スイッチＢＣＴがオンになると、駆動トランジスタＤＲＴは第１電源線１１８と電気的に接続される。
【００２２】
本実施形態において、駆動トランジスタＤＲＴはｎチャネル型であるものとする。以下の説明では、便宜上、駆動トランジスタＤＲＴにおいて、第１電源線１１８と電気的に接続される側の入出力端子をドレイン、発光素子ＥＭＤに電気的に接続される側の入出力端子がソースであるものとする。
【００２３】
駆動トランジスタＤＲＴのソースとゲートとの間には、容量素子ＣＳが設けられている。容量素子ＣＳは、駆動トランジスタＤＲＴのゲート−ソース間の電圧を保持する。駆動トランジスタＤＲＴは、ゲート電位によってドレイン電流が制御される。発光素子ＥＭＤの発光強度は、駆動トランジスタＤＲＴのドレイン電流によって制御される。また、駆動トランジスタＤＲＴのドレインと第２電源線１２０との間には補助容量素子が設けられている。補助容量素子ＣＡＤは、駆動トランジスタＤＲＴのドレイン電流によって充電され、発光素子ＥＭＤの発光電流量を調整する。駆動トランジスタＤＲＴのゲートに映像信号に基づく電圧が与えられ、第２スイッチＢＣＴがオンになると、発光素子ＥＭＤへドレイン電流が流れ込み発光する。
【００２４】
映像信号線１１６には、初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇが交互に与えられる。初期化信号Ｖｉｎｉは一定レベルの初期化電圧を駆動トランジスタＤＲＴのゲートに与える信号である。また、映像信号Ｖｓｉｇは映像信号に基づく電圧信号である。第１スイッチＳＳＴは、映像信号線１１６に与えられる初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇに同期して、所定のタイミングでオンオフの状態が制御される。映像信号線１１６に与えられる信号と、第１スイッチＳＳＴの動作により、駆動トランジスタＤＲＴのゲートに初期化信号Ｖｉｎｉ又は映像信号Ｖｓｉｇが与えられる。
【００２５】
駆動トランジスタＤＲＴのドレインは、リセット信号線１１７と電気的に接続される。リセット信号線１１７には、リセット電位Ｖｒｓｔが与えられる。第３スイッチＲＳＴは、リセット信号線１１７にリセット電位Ｖｒｓｔを与えるタイミングを制御する。第３スイッチＲＳＴのオンオフ制御は、リセット制御信号線１１４の走査信号ＲＧ（振幅ＶＧＨ／ＶＧＬを有する）によって制御される。
【００２６】
第１スイッチＳＳＴ、第２スイッチＢＣＴ、および第３スイッチＲＳＴには、スイッチング素子が用いられる。スイッチング素子の一例として、駆動トランジスタと同じ構成のトランジスタを適用することができる。例えば、第１スイッチＳＳＴ、第２スイッチＢＣＴ、第３スイッチＲＳＴは、ｎチャネル型トランジスタによって実現され得る。
【００２７】
なお、図２で示す画素の等価回路は一例であり、本発明の表示装置１００は、この画素回路に限定して適用されるものではない。少なくとも、発光素子ＥＭＤを備える画素回路において、電位の異なる第１電源線１１８と第２電源線１２０が配設される回路構成を有するものであれば、他の回路構成を有していても同様に適用することができる。
【００２８】
＜画素部の構成１＞
図２で示す画素回路に対応する、画素の一例を図３に示す。図３は、画素１０８の平面レイアウトを示し、Ａ−Ｂ線に沿った断面構造を、図４において領域Ａとして示す。以下、図３及び図４を参照して画素の構成を説明する。
【００２９】
表示装置１００は、第１基板１２４と、第１基板１２４に対向配置される第２基板１２５を有している。第１基板１２４の領域Ａには、駆動トランジスタＤＲＴ、発光素子ＥＭＤ、容量素子ＣＳ、補助容量素子ＣＡＤ等が設けられる。第２基板１２５は封止材としての機能を有し、発光素子ＥＭＤの上方に設けられる。なお、第２基板１２５は、主に発光素子ＥＭＤを大気中の水分等から保護すると共に、表面への異物の接触を防ぐ機能も有しているが、例えば発光素子ＥＭＤの上層に、保護膜として絶縁層を形成することで、第２基板１２５を省略しても良い。
【００３０】
駆動トランジスタＤＲＴは、半導体層１２６、ゲート絶縁層１２７、ゲート電極１２８を含んで構成される。駆動トランジスタＤＲＴは、ドレイン領域がドレイン配線１２２によって第２スイッチＢＣＴと電気的に接続され、ソース領域がソース配線１２３と電気的に接続されている。ソース配線１２３は、ゲート電極１２８と層間絶縁層を介して重なるように設けられ、発光素子ＥＭＤの画素電極１４４と電気的に接続されている。ソース配線１２３と第１容量電極１３２とが重なる領域によって容量素子ＣＳが形成される。第１容量電極１３２はゲート電極１２８と同層で形成される。駆動トランジスタＤＲＴのゲート電極１２８は、ゲート配線１２１により、第１スイッチＳＳＴと電気的に接続されている。なお、第１スイッチＳＳＴ、第２スイッチＢＣＴは、駆動トランジスタＤＲＴと同様のトランジスタによって形成される。
【００３１】
第１スイッチＳＳＴを構成するトランジスタは、ゲート電極が第１走査信号線１１２と電気的に接続され、ソース及びドレインの一方が映像信号線１１６と電気的に接続されている。第２スイッチＢＣＴを構成するトランジスタは、第２走査信号線１１３と電気的に接続するようにゲート電極が設けられ、ソース及びドレインの一方が第１電源線１１８と電気的に接続されている。
【００３２】
図４で示す断面構造において、ゲート電極１２８とソース配線１２３及びドレイン配線１２２との間には第１絶縁層１３０が設けられている。ソース配線１２３及びドレイン配線１２２と画素電極１４４との間には、第２絶縁層１３４及び第３絶縁層１３８が設けられている。
【００３３】
発光素子ＥＭＤは、画素電極１４４、有機層１４８、対向電極１５０が積層された構造を有する。発光素子ＥＭＤの上面には封止層１５２が設けられている。補助容量素子ＣＡＤは、画素電極１４４、第４絶縁層１４２及び第２容量電極１４０が積層された構造を有する。補助容量素子ＣＡＤを形成する第２容量電極１４０は、第２電源線１２０と同層であり、第４絶縁層１４２を介して画素電極１４４と重なる領域において第２容量電極１４０として機能する。
【００３４】
図５は、画素部１０６における配線の構成を示す。図５は、第１走査信号線１１２、映像信号線１１６、第１電源線１１８、第２電源線１２０の配置を示し、他の配線及び画素１０８の詳細は省略されている。画素部１０６において、第１走査信号線１１２は行方向に配設され、映像信号線１１６は列方向に配設されている。第１電源線１１８と映像信号線１１６とは略並行に配設され、第２電源線１２０は各画素１０８間で連結されるように行方向及び列方向に配線が敷設されている。第１電源線１１８と第２電源線１２０とは絶縁層を介して設けられる。第２電源線１２０は、行方向及び列方向に配設されることにより、第１電源線１１８と交差する交差部が存在する。
【００３５】
第１電源線１１８と第２電源線１２０との交差部には導電層１３６が設けられている。この交差部の詳細を、図５で示すＣ−Ｄ線に対応する断面構造として、図４に領域Ｂで示す。領域Ｂは、画素と画素の間に存在する配線領域である。
【００３６】
導電層１３６は第１走査信号線１１２と電気的に接続されている。導電層１３６は第２絶縁層１３４を挟んで第１電源線１１８と少なくとも一部が重なるように設けられている。また、導電層１３６は、第３絶縁層１３８を挟んで第２電源線１２０と少なくとも一部が重なるように設けられている。すなわち、導電層１３６は、絶縁層を介して第１電源線１１８及び第２電源線１２０と重畳する領域を有している。なお、図４で示すように、第１電源線１１８は第２電源線１２０より下層に設けられている。第２電源線１２０は、画素間に設けられるバンク層１４６及び第４絶縁層１４２に覆われているため、発光素子ＥＭＤの有機層１４８及び対向電極１５０とは直接接しない構造を有している。
【００３７】
第１電源線１１８と導電層１３６を絶縁する第２絶縁層１３４は、酸化シリコン、窒化シリコン等の無機絶縁材料で形成される。一方、第３絶縁層１３８は、第１電源線１１８と第２電源線１２０とを絶縁すると共に、平坦化膜としての機能を兼ね備えるため、ポリイミド、アクリル等の有機絶縁材料が用いられる。第１電源線１１８と第２電源線１２０とは、交差して配置されても、通常であれば第２絶縁層１３４及び第３絶縁層１３８とによって絶縁される。しかし、製造工程における異物の混入やその他外的要因が作用すると、第１電源線１１８と第２電源線１２０との交差部において短絡不良が発生することが懸念される。第１電源線１１８と第２電源線１２０とは異なる電位が与えられるので、仮に短絡すると過電流による発熱や発煙等の不具合が生じる。
【００３８】
導電層１３６は、第１電源線１１８と第２電源線１２０との交差部に、短絡不良が発生するときに、異常を検知するために用いられる。導電層１３６は第２絶縁層１３４と第３絶縁層１３８に挟まれているので、通常であれば第１電源線１１８及び第２電源線１２０と絶縁される。しかし、製造工程における異物の混入やその他外的要因が作用すると、導電層１３６は、第１電源線１１８及び第２電源線１２０の一方又は双方と短絡する。このような不具合が発生する場合、導電層１３６に流れる電流を検知することで、不良の発生を検出することが可能となる。
【００３９】
なお、図４において示す、領域Ｃは、対向電極１５０を第２電源線１２０、または第２電源線１２０と同電位の配線に接続する領域を示す。領域Ｃは、画素部１０６の外側領域に設けられる。
【００４０】
図５は、導電層１３６を第１走査信号線１１２と接続する構成を示す。導電層１３６に第１電源線１１８及び第２電源線１２０の一方又は双方からリーク電流が流れると、そのリーク電流は第１走査信号線１１２に流れ込む。第１駆動回路１０９は、第１走査信号線１１２の電源電圧又は電流値をモニタすることで、異常を検知することができる。具体的には、第１走査信号線１１２の駆動により、通常の電流消費が発生しているのに対し、リーク電流が発生した場合には、通常よりも消費電流値が増大するので、これを検知すればよい。第１駆動回路１０９は、第１走査信号線１１２に第１スイッチＳＳＴのオンオフを制御する信号を出力するのみであるので、映像信号線１１６に与えられる映像信号や発光素子ＥＭＤの特性による影響を受け難く、電源電圧又は電流の変動から異常の発生を容易に検知することができる。
【００４１】
図６は、第１駆動回路１０９に含まれる回路の一例として、ゲートバッファ回路を示す。ゲートバッファ回路とは、ここでは第１駆動回路１０９の出力を、第１走査信号線１１２を駆動するのに十分な電流能力になるよう増幅する部分を示す。第１走査信号線１１２はゲートバッファ回路に接続される。ゲートバッファ回路は正電源及び負電源と接続され、第１走査信号線１１２に走査信号Ｇｎ，Ｇｎ＋１・・・を出力する。導電層１３６を第１走査信号線１１２に接続する場合、導電層１３６は実質的に正電源及び負電源のいずれか一方と接続される。導電層１３６を第１走査信号線１１２に接続する場合、第１電源線１１８と導電層１３６の間の絶縁が保たれていれば、抵抗Ｒａは理想的には無限大となる（実際には有限の抵抗値を取り合えるが、抵抗Ｒａは回路動作上リーク電流を無視できる程度に大きい値を有している）。第２電源線１２０と導電層１３６との間の抵抗Ｒｂも同様である。
【００４２】
導電層１３６と第１電源線１１８が絶縁不良により導通する場合、抵抗Ｒａは低下する。導電層１３６と第２電源線１２０が絶縁不良により導通する場合の抵抗Ｒｂも同様に低下する。この場合、第１走査信号線を駆動する電源から抵抗Ｒａ，Ｒｂを介して第１電源線１１８及び第２電源線１２０に、一方向に電流が流れるように所定の電位関係を有していることが好ましい。すなわち、正電源電位（ＶＧＨ）は、第１電源電位（ＰＶＨ）及び第２電源電位（ＰＶＬ）よりも高く、負電源電位（ＶＧＬ）は、第１電源電位（ＰＶＨ）及び第２電源電位（ＰＶＬ）より低いことが好ましい。
【００４３】
例えば、図６で示すゲートバッファ回路において、低電位電源の電圧ＶＧＬは第２電源線１２０の電圧より低いことが好ましい。この場合、図６で示す点線のように、ｐチャネルトランジスタ１５４がオフで、ｎチャネルトランジスタ１５５がオンのとき、第１電源線１１８及び第２電源線１２０から低電位電源に電流が流れることとなる。また、高電位電源の電圧ＶＧＨは第１電源線の電圧より高いことが好ましい。この場合、図６で示す実線のように、ｐチャネルトランジスタ１５４がオンでｎチャネルトランジスタ１５５がオフのとき、高電位電源から第１電源線１１８及び第２電源線１２０に電流が流れる。
【００４４】
より具体的に例示すると、ゲートバッファ回路に接続される高電位電源の電圧ＶＧＨが１２．５Ｖ、低電位電源の電圧ＶＧＬが−３．５Ｖであり、第１電源線１１８の電圧が１０Ｖ、第２電源線１２０の電圧が−３．０Ｖである場合、上記の要件を満たす。なお、前記の電圧は一例であり、発光素子ＥＭＤに電力を供給する第１電源線１１８と第２電源線１２０の電位に対して、ゲートバッファ回路に供給される電源電位が、高電圧側では第１電源線１１８の電圧より高く、低電圧側では第２電源線１２０の電圧より低ければよい。
【００４５】
導電層１３６と第１走査信号線１１２とを接続する場合、より的確に異常電流を検知するには、第１走査信号線１１２に与えられる走査信号Ｇｎ，Ｇｎ＋１の信号が選択している期間が短いこと、すなわち第１走査信号線１１２に電圧ＶＧＬが与えられる時間が長いことが望ましい。
【００４６】
表示装置１００は、導電層１３６に異常電流が流れるような状態で、動作を継続することは好ましくない。そのため、表示装置１００は、異常電流が検知された時点で、表示パネル１０２の動作を停止する機能が備えられていることが好ましい。
【００４７】
図７は、表示パネル１０２の動作を停止する回路構成の一例をブロック図で示す。ＤＣ／ＤＣコンバータ１５６は、電源生成部１５８、スイッチ部１５９、電流検出部１６０、制御部１６１、インターフェイス部１６２を含む。
【００４８】
電源生成部１５８は、表示パネル１０２の動作に必要な電源電圧を生成し出力する。電流検出部１６０は、電源線に流れる電流値を検出し、Ａ／Ｄ変換して制御部に出力する。制御部１６１は異常電流の有無を判定する。例えば、異常電流を判定するしきい値電流のレベルをレジスタに記憶しておき、電流検出部１６０から出力される電流検出信号と、しきい値電流レベルを比較し異常の有無を判定する。制御部１６１は、異常電流を検知したとき、スイッチ部１５９に電源遮断信号を出力する。スイッチ部１５９は制御部１６１から電源遮断信号が入力されると、電源生成部１５８と電流検出部１６０の接続を遮断し、パネルへの電力の供給を遮断する。また、インターフェイス部１６２は、制御部１６１とコントローラ１０４との間の信号を送受信する。
【００４９】
なお、しきい値電流のレベルが、表示される階調によって異なる場合には、各フレームの映像信号を取り込み、得られる階調情報から予測電流値を推定し、その推定値をしきい値電流レベルとして制御部１６１のレジスタに格納するようにしてもよい。また、設定されるしきい値電流のレベルは、絶縁不良によって第１電源線１１８と第２電源線１２０との間に電流が流れるとき、発熱によって構成部材（例えば基板材料）損壊しない程度の電流値を設定しておくことが好ましい。さらに、設定されるしきい値電流のレベルは、画素回路の動作上、著しく問題にならない程度の微弱電流値であってもよい。経時劣化する絶縁不良に対して、微弱電流の段階で異常を検知することで、不良の発生を未然に検知し、表示装置１００の信頼性を向上させることができる。本発明は、このような構成により、適確に異常電流を検出することが可能となる。別言すれば、映像信号の階調によって、電源生成部１５８から流れる電流量が増えたときに、異常電流であると誤って判定し、表示パネル１０２の動作を停止させてしまうといった、誤動作を防ぐことができる。
【００５０】
図８は、ＤＣ／ＤＣコンバータ１５６の動作を説明するフローチャートを示す。電源生成部１５８はパネルへ電力を供給する（Ｓ００１）。電流検出部１６０は電源線に流れる電流量を読み取り制御部１６１に出力する（Ｓ００２）。制御部１６１は、電流検出部１６０が読み取った電流値を受信し異常の有無を判定する（Ｓ００３）。異常の判定は、上記のように電流信号が一定のしきい値レベルを超えたとき異常であると判定するようにしてもよい。制御部１６１は、判定の結果、異常電流を検出しないときは、電源生成部１５８に電力供給を継続させる（Ｓ００３のＮ判定の場合）。
【００５１】
一方、制御部１６１は、異常電流を検知したとき、表示装置の動作を停止するための信号を出力する（Ｓ００３のＹ判定の場合）。制御部１６１は、異常電流を検出すると、インターフェイス部１６２を経由してコントローラ１０４にシャットダウン信号（ＳＨＴ信号）を出力する（Ｓ００４）。コントローラ１０４は、ＳＨＴ信号を受けると出力信号を停止する（Ｓ００５）。具体的には、第１駆動回路１０９（および第２駆動回路１１０）に出力するシフトレジスタ制御信号、および第３駆動回路１１１に出力する映像信号を停止する。また、コントローラ１０４は、一般制御信号（Ｉ２Ｃ信号）又はリセット信号（ＲＳＴ信号）により電源生成部１５８と表示パネル１０２の接続を遮断する制御信号をインターフェイス部１６２に出力する（Ｓ００４）。制御部１６１は、電源遮断信号をスイッチ部１５９に出力する（Ｓ００６）。スイッチ部１５９が動作して、電源生成部１５８と表示パネル１０２の接続が遮断されると、表示パネル１０２への電力供給が遮断される（Ｓ００７）。
【００５２】
図８に示す一連の動作により、表示パネル１０２の動作を停止する。すなわち、表示装置１００は、図５で示す構成において第１電源線１１８及び／又は第２電源線１２０から導電層１３６を経由して第１走査信号線１１２にリーク電流が流れ込んだとき、表示パネル１０２は、図７で示すＤＣ／ＤＣコンバータ１５６で異常電流を検出し、表示パネル１０２への電力供給を停止させる。なお、電源生成部１５８と表示パネル１０２の接続を遮断する動作は、電源部と第１電源線１１８及び／又は第２電源線１２０との接続を、スイッチ部１５９により遮断する動作であればよい。
【００５３】
なお、本実施形態では、第１走査信号線１１２と導電層１３６とを接続して短絡電流を検知する構成を示したが、本発明はこれに限定されない。例えば、導電層１３６を第２走査信号線１１３に接続するようにしても、同様に短絡電流を検知することができる。
【００５４】
本発明の一実施形態によれば、配線間に流れる短絡電流を容易に検知することができる。また、配線間の短絡を検知したとき、表示パネルに出力する信号を停止するように制御することで、適確に表示装置の動作を停止することができる。
【００５５】
なお、本実施形態は、第１電源線１１８と第２電源線１２０との交差部に導電層を設ける態様を例示するが、本発明はこれに限定されない。例えば、第１電源線１１８と第２電源線１２０とが絶縁層を挟んで並行に配設される場合でも、絶縁不良により配線間で短絡が生じやすい箇所があれば、同様に導電層を設けて、異常電流を検知するようにしてもよい。
【００５６】
＜画素部の構成２＞
図９は、第１電源線１１８と第２電源線１２０との交差部に設けられる導電層１３６が、図５とは異なる態様を示す。画素部１０６において、第１電源線１１８と第２電源線１２０との交差部は複数箇所存在するが、導電層１３６を隣接する画素間で連結してもよい。図９は、同一の第１走査信号線１１２に接続される導電層１３６を第２電源線１２０に沿って設ける態様を示す。このように、導電層１３６を第２電源線１２０に沿って設けることで、第１電源線１１８のみならず、映像信号線１１６との交差部における絶縁不良の発生を検知することができる。また、導電層１３６を隣接する画素間で連結することで、第１走査信号線１１２に接続するコンタクトの数を低減することができる。コンタクトの数を低減することで、導電層１３６と第１走査信号線１１２とのコンタクト不良が生じる割合を低減することができる。
【００５７】
また、導電層１３６と第１走査信号線１１２とのコンタクトは、画素部１０６の一端に設けてもよい。それにより画素間に導電層１３６と第１走査信号線１１２とのコンタクトを設ける必要が無くなり、画素ピッチを狭くして高精細化を図る場合に有効である。なお、図９で示す画素部１０６の構成においても、動作原理は図５で示す画素部１０６の構成と同じであり、同様の作用効果を得ることができる。
【００５８】
＜画素部の構成３＞
図１０は、第１電源線１１８と第２電源線１２０との交差部に設けられる導電層１３６が、第１駆動回路１０９の電源に直接接続される態様を示す。導電層１３６は、第２電源線１２０に沿って設けられ、第１電源線１１８のみならず、映像信号線１１６との交差部における絶縁不良の発生を検知することができる。図１０で示すように、第１駆動回路１０９の電源に導電層１３６を直接接続することで、画素部１０６にコンタクトを設けないようにすることができる。なお、この場合、導電層１３６には、第１走査信号線１１２と同じ走査信号（ＶＧＨ／ＶＧＬ）が印加されていてもよい。あるいは、導電層１３６は、電源から、第１電源電位（ＰＶＨ）と第２電源電位（ＰＶＬ）との間にある電位が与えられていてもよい。導電層１３６に第１電源電位と第２電源電位との中間帯にある電位が与えられることで、第１電源線１１８と第２電源線１２０とが短絡する場合、確実に短絡電流を検知することができる。
【００５９】
図１０で示す構成によれば、画素間に導電層１３６と第１走査信号線１１２とのコンタクトを設ける必要が無くなり、画素ピッチを狭くして高精細化を図る場合に有効である。
【００６０】
＜画素部の構成４＞
図１１は、画素部１０６の構成において、隣接する映像信号線を、絶縁層を挟んで異なる層で形成する態様を示す。図１１では、第１映像信号線１１６ａが第１画素１０８ａ及び第２画素１０８ｂに対して、第２映像信号線１１６ｂが第３画素１０８ｃ及び第４画素１０８ｄに対して、第３映像信号線１１６ｃが第５画素１０８ｅ及び第６画素１０８ｆに対して、第４映像信号線１１６ｄが第７画素１０８ｇ及び第８画素１０８ｈに対して、それぞれ配設されている。このうち、少なくとも、隣接する第２映像信号線１１６ｂと第３映像信号線１１６ｃとは、絶縁層を挟んで異なる層に設けられている。
【００６１】
第１電源線１１８と第２電源線１２０の交差部には導電層１３６ａ〜１３６ｄが設けられている。具体的には、第１画素１０８ａと第３画素１０８ｃとの間には第１導電層１３６ａが、第２画素１０８ｂと第４画素１０８ｄとの間には第２導電層１３６ｂが、第５画素１０８ｅと第８画素１０８ｈとの間には第３導電層１３６ｃ、第６画素１０８ｆと第８画素１０８ｈとの間には第４導電層１３６ｄが設けられている。図４で示すように、導電層１３６ａ〜１３６ｄは、第２絶縁層１３４と第３絶縁層１３８との間に設けられている。
【００６２】
図１１で示す画素部１０６の構成において、第２映像信号線１１６ｂと第３映像信号線１１６ｃとの少なくとも一方は、導電層１３６ａ〜１３６ｄと同じ絶縁層上に設けることができる。それにより、第２映像信号線１１６ｂと第３映像信号線１１６ｃとは、絶縁層を挟んで異なる層に設けることが可能となる。図４で示すように、第１電源線１１８と第２電源線１２０との間に導電層１３６を重畳させて設けるために、第２絶縁層１３４と第３絶縁層１３８の２つの層が必要となる。しかし、第２絶縁層１３４を用いて、隣接する第２映像信号線１１６ｂと第３映像信号線１１６ｃとを異なる層に設けることで、隣接する映像信号線間の短絡を防止することができる。別言すれば、第２映像信号線１１６ｂと第３映像信号線１１６ｃの一方を、導電層１３６ａ〜１３６ｄと同じ絶縁層上に設けることで、隣接する映像信号線間の短絡を防止することができる。
【００６３】
本実施形態によれば、第１電源線１１８と第２電源線１２０との間に導電層１３６を重畳させて設けるために、複数の絶縁層を積層させて設ける必要があるが、かかる絶縁層の積層を利用することで、隣接する映像信号線間の短絡を防止することができる。
【００６４】
＜画素部の構成５＞
図１２は、画素のレイアウトを示す平面図である。図１２において、第２電源線１２０は、第４絶縁層１４２を介して画素電極１４４と重ねて設けられている（図４で示す断面構造も参照）。また、第１電源線１１８と第２電源線１２０との交差部が画素電極１４４と重なる領域に含まれている。第１電源線１１８より上層に設けられる第２電源線１２０に、図７で示す電流検出部１６０を接続し、電流値をモニタするようにしてもよい。そして、電流検出部１６０において、一定値以上の電流が検出されたとき、図８と同様の処理にしたがって、表示装置１００の動作を停止するようにしてもよい。このような構成によれば、第１電源線１１８と第２電源線１２０との間に設ける導電層を省略することができる。また、第２電源線１２０（および第２容量電極１４０）と画素電極１４４との短絡を検知することも可能となる。
【００６５】
このように、図１２で示す画素の構成によれば、第１電源線と第２電源線との絶縁不良のみならず、画素電極と補助容量を形成する電極との間の絶縁不良を検知することができる。
【符号の説明】
【００６６】
１００・・・表示装置、１０２・・・表示パネル、１０４・・・コントローラ、１０６・・・画素部、１０８・・・画素、１０９・・・第１駆動回路、１１０・・・第２駆動回路、１１１・・・第３駆動回路、１１２・・・第１走査信号線、１１３・・・第２走査信号線、１１４・・・リセット制御信号線、１１６・・・映像信号線、１１７・・・リセット信号線、１１８・・・第１電源線、１２０・・・第２電源線、１２１・・・ゲート配線、１２２・・・ドレイン配線、１２３・・・ソース配線、１２４・・・第１基板、１２５・・・第２基板、１２６・・・半導体層、１２７・・・ゲート絶縁層、１２８・・・ゲート電極、１３０・・・第１絶縁層、１３２・・・第１容量電極、１３４・・・第２絶縁層、１３６・・・導電層、１３８・・・第３絶縁層、１４０・・・第２容量電極、１４２・・・第４絶縁層、１４４・・・画素電極、１４６・・・バンク層、１４８・・・有機層、１５０・・・対向電極、１５２・・・封止層、１５４・・・ｐチャネルトランジスタ、１５５・・・ｎチャネルトランジスタ、１５６・・・ＤＣ／ＤＣコンバータ、１５８・・・電源生成部、１５９・・・スイッチ部、１６０・・・電流検出部、１６１・・・制御部、１６２・・・インターフェイス部、ＤＲＴ・・・駆動トランジスタ、ＥＭＤ・・・発光素子、ＳＳＴ・・・第１スイッチ、ＢＣＴ・・・第２スイッチ、ＲＳＴ・・・第３スイッチ、ＣＳ・・・容量素子、ＣＡＤ・・・補助容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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