(57)【要約】  本技術は、静電破壊耐量を向上させることができる、電流センスが搭載された半導体装置に関する。半導体装置は、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備える。第１スイッチング素子は、第１ソース層（１６）とドリフト層（１２）とに挟まれた第１ベース層（１４）に接触して形成される第１ゲート酸化膜（１７）を備える。第２スイッチング素子は、第２ソース層（１６）とドリフト層とに挟まれた第２ベース層（１４）に接触して形成される第２ゲート酸化膜（４７）を備える。第２ゲート酸化膜の第２ベース層を覆う部分を含む部分の厚さは、第１ゲート酸化膜の厚さよりも厚い。
2017002255.tif 000002
【特許請求の範囲】
【請求項１】
主電流が流れる第１スイッチング素子と、
センス電流が流れる第２スイッチング素子とを備え、
前記第１スイッチング素子は、
第１導電型のドリフト層（１２）と、
前記ドリフト層（１２）の表層に形成される、第２導電型の第１ベース層（１４）と、
前記第１ベース層（１４）の表層に形成される、第１導電型の第１ソース層（１６）と、
前記第１ソース層（１６）と前記ドリフト層（１２）とに挟まれた前記第１ベース層（１４）に接触して形成される第１ゲート酸化膜（１７）と、
前記第１ゲート酸化膜（１７）に接触して形成される第１ゲート電極（１８）とを備え、
前記第２スイッチング素子は、
前記ドリフト層（１２、４２）と、
前記ドリフト層（１２、４２）の表層において前記第１ベース層（１４）とは離間して形成される、第２導電型の第２ベース層（１４、４４、４４ａ、４４ｄ）と、
前記第２ベース層（１４、４４、４４ａ、４４ｄ）の表層に形成される、第１導電型の第２ソース層（１６）と、
前記第２ソース層（１６）と前記ドリフト層（１２、４２）とに挟まれた前記第２ベース層（１４、４４、４４ａ、４４ｄ）に接触して形成される第２ゲート酸化膜（４７、４７ｂ）と、
前記第２ゲート酸化膜（４７、４７ｂ）に接触して形成される第２ゲート電極（１８、４８）とを備え、
前記第２ゲート酸化膜（４７、４７ｂ）の前記第２ベース層（１４、４４、４４ａ、４４ｄ）を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜（１７）の厚さよりも厚い、
半導体装置。
【請求項２】
前記第１スイッチング素子の電流密度当たりの出力特性と、前記第２スイッチング素子の電流密度当たりの出力特性とが等しい、
請求項１に記載の半導体装置。
【請求項３】
前記第２ベース層（４４）の不純物濃度が、前記第１ベース層（１４）の不純物濃度よりも低い、
請求項２に記載の半導体装置。
【請求項４】
前記第２スイッチング素子におけるチャネル長が、前記第１スイッチング素子におけるチャネル長よりも短い、
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第２スイッチング素子のセルサイズが、前記第１スイッチング素子のセルサイズよりも小さい、
請求項２または請求項３に記載の半導体装置。
【請求項６】
前記第２スイッチング素子に対応する前記ドリフト層（１２）の表層（４３ｃ）における不純物濃度が、前記第１スイッチング素子に対応する前記ドリフト層（１２）の表層（１３）における不純物濃度よりも高い、
請求項２または請求項３に記載の半導体装置。
【請求項７】
前記第１スイッチング素子のゲートしきい値電圧と、前記第２スイッチング素子のゲートしきい値電圧とが等しい、
請求項１に記載の半導体装置。
【請求項８】
前記第２ベース層（４４ｄ）の不純物濃度が、前記第１ベース層（１４）の不純物濃度よりも低い、
請求項７に記載の半導体装置。
【請求項９】
前記ドリフト層（１２）が、ワイドバンドギャップ半導体材料からなる、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記ドリフト層（１２）が、炭化珪素からなる、
請求項９に記載の半導体装置。
【請求項１１】
前記第１スイッチング素子および前記第２スイッチング素子は、ＭＯＳＦＥＴである、
請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置に関し、特に、インバータ装置などに用いられる金属−酸化膜−半導体電界効果トランジスタ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ、すなわちＭＯＳＦＥＴ）に関するものである。
【背景技術】
【０００２】
電流センスが搭載されたＭＯＳＦＥＴにおいては、ソースセル部のユニットセルが、ソースパッド内に複数個配置される。また、電流センスが搭載されたＭＯＳＦＥＴにおいては、電流センスセル部のユニットセルが、電流センスパッド内に複数個配置される。【０００３】
ソースセル部におけるユニットセルは、ｎ型のｎ＋バッファ層と、ｎ＋バッファ層上に形成されるｎ型のｎ−層と、ｎ−層の表層に形成されるｎ型のｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）ｎ＋層（以下、ＪＦＥＴｎ＋層と記載する場合がある）と、ｎ−層の表層に形成されるｐ型のｐベース層と、ｐベース層の表層に形成されるｐ型のｐ＋層と、ｐベース層の表層に形成され、かつ、ｐ＋層を挟んで形成されるｎ型のｎ＋ソース層と、ｐベース層上に、ゲート酸化膜を挟んで形成されるゲート電極としてのゲートポリシリコンと、ゲートポリシリコンを覆って形成される層間絶縁膜と、ｎ＋ソース層上の一部およびｐ＋層上に亘って形成されるＮｉＳｉ層と、層間絶縁膜およびＮｉＳｉ層を覆って形成されるソース電極と、ｎ＋バッファ層の裏面側に形成されるドレイン電極とを備える。【０００４】
電流センスセル部におけるユニットセルは、ｎ型のｎ＋バッファ層と、ｎ型のｎ−層と、ｎ型のＪＦＥＴｎ＋層と、ｐ型のｐベース層と、ｐ型のｐ＋層と、ｎ型のｎ＋ソース層と、ゲートポリシリコンと、層間絶縁膜と、ＮｉＳｉ層と、層間絶縁膜およびＮｉＳｉ層を覆って形成される電流センス電極と、ドレイン電極とを備える。【０００５】
上述のように、ソースセル部におけるユニットセルと電流センスセル部におけるユニットセルとは、基本的に同一構造である。なお、電流センスセル部に配置されるユニットセルの個数は、ソースセル部に配置されるユニットセルの個数の１／１００００程度以上、かつ、１／５０００程度以下である。【０００６】
電流センスが搭載されたＭＯＳＦＥＴでは、上記の構成とすることで、電流センスに、ソースに流れる電流の１／１００００程度以上、かつ、１／５０００程度以下の電流を流すことができる。【０００７】
保護回路が付加されたインテリジェントパワーモジュール（ｉｎｔｅｌｌｉｇｅｎｔ  ｐｏｗｅｒ  ｍｏｄｕｌｅ、すなわちＩＰＭ）では、電流センスが搭載されたＭＯＳＦＥＴチップが用いられる（たとえば、特許文献１を参照）。インバータ回路の負荷短絡などの要因で、ドレインとソースとの間に短絡電流などの過電流が流れた場合、電流センスに流れる電流を検出して保護回路にフィードバックすることで、ＩＰＭの過電流破壊を防ぐことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−２７０２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳｉＣウェハが用いられたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴと記載する場合がある）では、一般的にチャネル移動度が小さい。よって、ＳｉＣウェハが用いられたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）においてオン抵抗を低減するために、たとえばＳｉウェハが用いられたＩＧＢＴにおける場合よりも、ゲート酸化膜の厚みが薄く形成される。【００１０】
しかし、ゲート酸化膜の厚みが薄く形成された場合、ゲートとソースとの間の静電破壊耐量が低下する。そのため、特に、電流センスが搭載されたＭＯＳＦＥＴの、ユニットセル数が少なく、かつ、容量が小さい電流センスセル部においては、ソースセル部よりも静電破壊耐量がさらに低いため、組立工程などで静電破壊が発生する場合があった。電流センスセル部に静電破壊が発生すると、適正な過電流検知および保護動作ができなくなる。【００１１】
本技術は、上記のような問題を解決するためのものであり、静電破壊耐量を向上させることができる、電流センスが搭載された半導体装置に関するものである。
【課題を解決するための手段】
【００１２】
本技術の一態様に関する半導体装置は、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備え、前記第１スイッチング素子は、第１導電型のドリフト層と、前記ドリフト層の表層に形成される、第２導電型の第１ベース層と、前記第１ベース層の表層に形成される、第１導電型の第１ソース層と、前記第１ソース層と前記ドリフト層とに挟まれた前記第１ベース層に接触して形成される第１ゲート酸化膜と、前記第１ゲート酸化膜に接触して形成される第１ゲート電極とを備え、前記第２スイッチング素子は、前記ドリフト層と、前記ドリフト層の表層において前記第１ベース層とは離間して形成される、第２導電型の第２ベース層と、前記第２ベース層の表層に形成される、第１導電型の第２ソース層と、前記第２ソース層と前記ドリフト層とに挟まれた前記第２ベース層に接触して形成される第２ゲート酸化膜と、前記第２ゲート酸化膜に接触して形成される第２ゲート電極とを備え、前記第２ゲート酸化膜の前記第２ベース層を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜の厚さよりも厚い。
【発明の効果】
【００１３】
本技術の一態様に関する半導体装置は、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備え、前記第１スイッチング素子は、第１導電型のドリフト層と、前記ドリフト層の表層に形成される、第２導電型の第１ベース層と、前記第１ベース層の表層に形成される、第１導電型の第１ソース層と、前記第１ソース層と前記ドリフト層とに挟まれた前記第１ベース層に接触して形成される第１ゲート酸化膜と、前記第１ゲート酸化膜に接触して形成される第１ゲート電極とを備え、前記第２スイッチング素子は、前記ドリフト層と、前記ドリフト層の表層において前記第１ベース層とは離間して形成される、第２導電型の第２ベース層と、前記第２ベース層の表層に形成される、第１導電型の第２ソース層と、前記第２ソース層と前記ドリフト層とに挟まれた前記第２ベース層に接触して形成される第２ゲート酸化膜と、前記第２ゲート酸化膜に接触して形成される第２ゲート電極とを備え、前記第２ゲート酸化膜の前記第２ベース層を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜の厚さよりも厚い。【００１４】
このような構成によれば、センス電流が流れる第２スイッチング素子における、第２ベース層を覆う部分を含む部分の第２ゲート酸化膜の厚さが、主電流が流れる第１スイッチング素子における第１ゲート酸化膜の厚さよりも厚いことにより、電流センスが搭載された半導体装置の静電破壊耐量を向上させることができる。【００１５】
本技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１６】
【図１】ＭＯＳＦＥＴの、半導体チップの表面を例示する平面図である。
【図２】ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図３】電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図４】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図５】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図６】図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの出力特性と電流センスセル部における電流密度当たりの出力特性とを例示する図である。
【図７】図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの出力特性と電流センスセル部における電流密度当たりの出力特性とを合わせ込んだ場合の、出力特性波形を例示する図である。
【図８】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図９】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１０】ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。
【図１１】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１２】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１３】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１４】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１５】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１６】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図１７】ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。
【図１８】図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの伝達特性と電流センスセル部における電流密度当たりの伝達特性とを例示する図である。
【図１９】図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの伝達特性と電流センスセル部における電流密度当たりの伝達特性とを合わせ込んだ場合の、伝達特性波形を例示する図である。
【図２０】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。
【図２１】実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。
【図２２】ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。
【発明を実施するための形態】
【００１７】
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１８】
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しない。
【００１９】
＜第１実施形態＞
＜構成＞
以下、本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。説明の便宜上、まず、電流センスセル部におけるユニットセルとソースセル部におけるユニットセルとが同一構造である、過電流を検出するための電流センスが搭載されたＳｉＣ−ＭＯＳＦＥＴについて説明する。
【００２０】
図１は、電流センスが搭載されたＭＯＳＦＥＴの、半導体チップの表面を例示する平面図である。また、図２は、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。また、図３は、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。図２は、図１におけるＡ−Ａ’断面に対応する。また、図３は、図１におけるＢ−Ｂ’断面に対応する。
【００２１】
電流センスが搭載されたＭＯＳＦＥＴにおいては、図２に例示されるソースセル部のユニットセルが、図１に例示されるソースパッド１内に複数個配置される。また、電流センスが搭載されたＭＯＳＦＥＴにおいては、図３に例示される電流センスセル部のユニットセルが、図１に例示される電流センスパッド４内に複数個配置される。
【００２２】
また、図１に例示されるように、半導体チップの表面においては、ゲートパッド５と、ソースパッド１、ゲートパッド５および電流センスパッド４を囲んで配置されるゲート配線７と、ゲート配線７をさらに囲んで配置される複数のフィールドリミッティングリング（ｆｉｅｌｄ  ｌｉｍｉｔｉｎｇ  ｒｉｎｇ、すなわちＦＬＲ）８とが備えられる。
【００２３】
ソースセル部においては、図２に例示されるユニットセルが配置される。ユニットセルは、ｎ型のｎ＋バッファ層１１と、ｎ＋バッファ層１１上に形成されるｎ型のｎ−層１２と、ｎ−層１２の表層に形成されるｎ型のＪＦＥＴｎ＋層１３と、ｎ−層１２の表層に形成されるｐ型のｐベース層１４と、ｐベース層１４の表層に形成されるｐ型のｐ＋層１５と、ｐベース層１４の表層に形成され、かつ、ｐ＋層１５を図２において挟んで形成されるｎ型のｎ＋ソース層１６と、ｐベース層１４上に、ゲート酸化膜１７を挟んで形成されるゲート電極としてのゲートポリシリコン１８と、ゲートポリシリコン１８を覆って形成される層間絶縁膜１９と、ｎ＋ソース層１６上の一部およびｐ＋層１５上に亘って形成されるＮｉＳｉ層２０と、層間絶縁膜１９およびＮｉＳｉ層２０を覆って形成されるソース電極２１と、ｎ＋バッファ層１１の裏面側に形成されるドレイン電極２２とを備える。
【００２４】
電流センスセル部においては、図３に例示されるユニットセルが配置される。ユニットセルは、ｎ型のｎ＋バッファ層１１と、ｎ型のｎ−層１２と、ｎ型のＪＦＥＴｎ＋層１３と、ｐ型のｐベース層１４と、ｐ型のｐ＋層１５と、ｎ型のｎ＋ソース層１６と、ゲート酸化膜１７と、ゲートポリシリコン１８と、層間絶縁膜１９と、ＮｉＳｉ層２０と、層間絶縁膜１９およびＮｉＳｉ層２０を覆って形成される電流センス電極５１と、ドレイン電極２２とを備える。
【００２５】
上述のように、ソースセル部におけるユニットセルと電流センスセル部におけるユニットセルとは、基本的に同一構造である。なお、電流センスセル部に配置されるユニットセルの個数は、ソースセル部に配置されるユニットセルの個数の１／１００００程度以上、かつ、１／５０００程度以下である。
【００２６】
電流センスが搭載されたＭＯＳＦＥＴでは、上記の構成とすることで、電流センスに、ソースに流れる電流の１／１００００程度以上、かつ、１／５０００程度以下の電流を流すことができる。
【００２７】
保護回路が付加されたインテリジェントパワーモジュール（ｉｎｔｅｌｌｉｇｅｎｔ  ｐｏｗｅｒ  ｍｏｄｕｌｅ、すなわちＩＰＭ）では、電流センスが搭載されたＭＯＳＦＥＴチップが用いられる。インバータ回路の負荷短絡などの要因で、ドレインとソースとの間に短絡電流などの過電流が流れた場合、電流センスに流れる電流を検出して保護回路にフィードバックすることで、ＩＰＭの過電流破壊を防ぐことができる。
【００２８】
図４は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。ソースセル部においては、ゲート酸化膜１７の厚みは４５ｎｍ程度以上、かつ、５０ｎｍ程度以下とする。図４は、図１におけるＡ−Ａ’断面に対応する。
【００２９】
図５は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部においては、ゲート酸化膜４７の厚みは８０ｎｍ程度以上、かつ、１００ｎｍ程度以下とする。図５は、図１におけるＢ−Ｂ’断面に対応する。
【００３０】
ソースセル部におけるゲート酸化膜の厚みと、電流センスセル部におけるゲート酸化膜の厚みとが同程度である場合、ｈｕｍａｎ  ｂｏｄｙ  ｍｏｄｅｌ（ＨＢＭ）法（たとえば、ＪＥＳＤ２２−Ａ１１４Ｆ（ＪＥＤＥＣ）など）での静電破壊耐量は１０００Ｖ程度である。しかし、本実施形態に関する構造によれば、図５に例示されるように、電流センスセル部におけるゲート酸化膜４７の厚みが８０ｎｍ程度以上、かつ、１００ｎｍ程度以下であるため、ＨＢＭ法での静電破壊耐量は１５００Ｖ程度以上となる。
【００３１】
＜第２実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００３２】
図６は、図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの出力特性（実線）と電流センスセル部における電流密度当たりの出力特性（点線）とを例示する図である。図６において、縦軸は電流密度（ＪＤＳ）を示し、横軸は電圧（ＶＤＳ）を示す。
【００３３】
図７は、図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの出力特性と電流センスセル部における電流密度当たりの出力特性とを合わせ込んだ場合の、出力特性波形を例示する図である。図７において、縦軸は電流密度（ＪＤＳ）を示し、横軸は電圧（ＶＤＳ）を示す。
【００３４】
上記の構成では、ソースセル部におけるゲート酸化膜１７よりも電流センスセル部におけるゲート酸化膜４７の厚みが厚く形成されるため、電流センスセル部におけるチャネル抵抗が大きくなる。
【００３５】
そのため、ソースセル部におけるオン抵抗よりも電流センスセル部におけるオン抵抗が大きくなり、ソースセル部の通電能力と比較して電流センスセル部の通電能力が低くなる。
【００３６】
電流センスセル部の通電能力が低ければ、ソースセル部に過電流が流れた場合に、電流センスで適切に過電流の検出ができなくなくなる可能性がある。これに対しては、図７に例示されるように、ソースセル部の電流密度当たりの出力特性と電流センスセル部の電流密度当たりの出力特性とを等価にすることで、ソースセル部に過電流が流れた場合に、電流センスで適切に過電流を検出することができる。ソースセル部の電流密度当たりの出力特性と電流センスセル部の電流密度当たりの出力特性とを等価にする方法については、後述する。
【００３７】
＜第３実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００３８】
図８は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。図８は、図１におけるＡ−Ａ’断面に対応する。
【００３９】
図９は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部におけるユニットセルは、ｐベース層４４を備える。図９は、図１におけるＢ−Ｂ’断面に対応する。
【００４０】
図１０は、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。ここで、チャネル形成部とは、各ユニットセルにおいてチャネルが形成される部分であり、具体的には、ｎ＋ソース層１６とＪＦＥＴｎ＋層１３とに挟まれたｐベース層の表層部分である。
【００４１】
図１０においては、縦軸が不純物濃度を示し、横軸が深さを示す。また、図１０における第１深さ領域は、ｎ＋ソース層１６が形成される深さ領域に相当し、図１０における第２深さ領域は、ｐベース層が形成される深さ領域に相当し、図１０における第３深さ領域は、ｎ−層１２が形成される深さ領域に相当する。また、図１０において実線で示される濃度プロファイルが、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図８におけるＣ−Ｃ’断面）に相当し、図１０において点線で示される濃度プロファイルが、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図８におけるＤ−Ｄ’断面）に相当する。
【００４２】
図１０に例示されるように、電流センスセル部におけるｐベース層４４の不純物濃度を、ソースセル部におけるｐベース層１４の不純物濃度よりも低くすることで、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚い場合でも、チャネル抵抗を低減することができる。そのため、ソースセル部におけるユニットセルの電流密度当たりの出力特性と、電流センスセル部におけるユニットセルの電流密度当たりの出力特性とを等価にすることができる。
【００４３】
上記の構造によれば、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚いことでＭＯＳＦＥＴの静電破壊耐量を確保しつつ、電流センスで適切に過電流の検出ができる。
【００４４】
＜第４実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００４５】
図１１は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。図１１は、図１におけるＡ−Ａ’断面に対応する。
【００４６】
図１２は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部におけるユニットセルは、ｐベース層４４ａを備える。図１２は、図１におけるＢ−Ｂ’断面に対応する。
【００４７】
図１１および図１２に例示されるように、電流センスセル部におけるｐベース層４４ａのチャネル長（図１２においてＬｃｈで示される長さ）を、ソースセル部におけるｐベース層１４のチャネル長（図１１においてＬｃｈで示される長さ）よりも短くすることで、チャネル抵抗を低減することができる。
【００４８】
よって、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚い場合でも、チャネル抵抗を低減することができるため、ソースセル部におけるユニットセルの電流密度当たりの出力特性と、電流センスセル部におけるユニットセルの電流密度当たりの出力特性とを等価にすることができる。
【００４９】
以上より、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚いことでＭＯＳＦＥＴの静電破壊耐量を確保しつつ、電流センスで適切に過電流の検出ができる。
【００５０】
＜第５実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００５１】
図１３は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。図１３は、図１におけるＡ−Ａ’断面に対応する。
【００５２】
図１４は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部におけるユニットセルは、ｎ型のｎ＋バッファ層４１と、ｎ型のｎ−層４２と、ｎ型のＪＦＥＴｎ＋層４３と、ｐ型のｐベース層１４と、ｐ型のｐ＋層１５と、ｎ型のｎ＋ソース層１６と、ゲート酸化膜４７ｂと、ゲートポリシリコン４８と、層間絶縁膜４９と、ＮｉＳｉ層２０と、層間絶縁膜４９およびＮｉＳｉ層２０を覆って形成される電流センス電極５１ｂと、ドレイン電極５２とを備える。図１４は、図１におけるＢ−Ｂ’断面に対応する。
【００５３】
図１３および図１４に例示されるように、電流センスセル部におけるユニットセルのサイズ（図１４においてＷで示される幅）は、ソースセル部におけるユニットセルのサイズ（図１３においてＷで示される幅）よりも小さい。
【００５４】
よって、同じ面積の配置面積であっても、より多くのユニットセルを配置することができるため、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚い場合でも、オン抵抗を低減することができる。そのため、ソースセル部におけるユニットセルの電流密度当たりの出力特性と、電流センスセル部におけるユニットセルの電流密度当たりの出力特性とを等価にすることができる。
【００５５】
以上より、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚いことでＭＯＳＦＥＴの静電破壊耐量を確保しつつ、電流センスで適切に過電流の検出ができる。
【００５６】
＜第６実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００５７】
図１５は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。図１５は、図１におけるＡ−Ａ’断面に対応する。
【００５８】
図１６は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部におけるユニットセルは、ＪＦＥＴｎ＋層４３ｃを備える。図１６は、図１におけるＢ−Ｂ’断面に対応する。
【００５９】
図１７は、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。ここで、チャネル形成部とは、各ユニットセルにおいてチャネルが形成される部分であり、具体的には、ｎ＋ソース層１６とＪＦＥＴｎ＋層とに挟まれたｐベース層１４の表層部分である。
【００６０】
図１７においては、縦軸が不純物濃度を示し、横軸が深さを示す。また、図１７における第４深さ領域は、ＪＦＥＴｎ＋層が形成される深さ領域に相当し、図１７における第５深さ領域は、ｎ−層１２が形成される深さ領域に相当する。また、図１７において実線で示される濃度プロファイルが、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図１５におけるＥ−Ｅ’断面）に相当し、図１７において点線で示される濃度プロファイルが、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図１６におけるＦ−Ｆ’断面）に相当する。
【００６１】
図１７に例示されるように、電流センスセル部におけるＪＦＥＴｎ＋層４３ｃの不純物濃度を、ソースセル部におけるのＪＦＥＴｎ＋層１３の不純物濃度よりも高くすることで、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚い場合でも、ＪＦＥＴ抵抗およびオン抵抗を低減することができる。そのため、ソースセル部におけるユニットセルの電流密度当たりの出力特性と、電流センスセル部におけるユニットセルの電流密度当たりの出力特性とを等価にすることができる。
【００６２】
上記の構造によれば、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚いことでＭＯＳＦＥＴの静電破壊耐量を確保しつつ、電流センスで適切に過電流の検出ができる。
【００６３】
＜第７実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００６４】
図１８は、図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの伝達特性（実線）と電流センスセル部における電流密度当たりの伝達特性（点線）とを例示する図である。図１８において、縦軸は電流密度（ＪＤＳ）を示し、横軸は電圧（ＶＤＳ）を示す。
【００６５】
図１９は、図４および図５に例示されるＳｉＣ−ＭＯＳＦＥＴの、ソースセル部における電流密度当たりの伝達特性と電流センスセル部における電流密度当たりの伝達特性とを合わせ込んだ場合の、伝達特性波形を例示する図である。図７において、縦軸は電流密度（ＪＤＳ）を示し、横軸は電圧（ＶＤＳ）を示す。
【００６６】
上記の構成では、ソースセル部におけるゲート酸化膜１７よりも電流センスセル部におけるゲート酸化膜４７の厚みが厚く形成されるため、電流センスセル部におけるチャネルを形成するために必要なゲートとソースとの間の電圧が、ソースセル部における場合よりも高くなる。
【００６７】
そのため、ソースセル部におけるオン抵抗よりも電流センスセル部におけるオン抵抗が大きくなり、ソースセル部の通電能力と比較して電流センスセル部の通電能力が低くなる。
【００６８】
そのため、ソースセル部における場合よりも、電流センスセル部における場合が電流が流れにくい伝達特性を有する。
【００６９】
電流センスセル部の伝達特性が低ければ、ターンオンなどの過渡時にソースセル部に過電流が流れた場合に、電流センスで適切に過電流の検出ができなくなる可能性がある。これに対しては、図１９に例示されるように、ソースセル部の電流密度当たりの伝達特性と電流センスセル部の電流密度当たりの伝達特性とを等価にすることで、ソースセル部に過電流が流れた場合に、電流センスで適切に過電流を検出することができる。ソースセル部の電流密度当たりの伝達特性と電流センスセル部の電流密度当たりの伝達特性とを等価にする方法については、後述する。
【００７０】
＜第８実施形態＞
本実施形態に関する半導体装置の一例としてのＭＯＳＦＥＴについて説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【００７１】
図２０は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、ソースセル部におけるユニットセルの構造を概略的に示す断面図である。図２０は、図１におけるＡ−Ａ’断面に対応する。
【００７２】
図２１は、本実施形態に関するＳｉＣ−ＭＯＳＦＥＴの、電流センスセル部におけるユニットセルの構造を概略的に示す断面図である。電流センスセル部におけるユニットセルは、ｐベース層４４ｄを備える。図２１は、図１におけるＢ−Ｂ’断面に対応する。
【００７３】
図２２は、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイルと、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイルとを例示する図である。ここで、チャネル形成部とは、各ユニットセルにおいてチャネルが形成される部分であり、具体的には、ｎ＋ソース層１６とＪＦＥＴｎ＋層１３とに挟まれたｐベース層の表層部分である。
【００７４】
図２２においては、縦軸が不純物濃度を示し、横軸が深さを示す。また、図２２における第６深さ領域は、ｐベース層が形成される深さ領域に相当し、図２２における第７深さ領域は、ｎ−層１２が形成される深さ領域に相当する。また、図２２において実線で示される濃度プロファイルが、ソースセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図２０におけるＧ−Ｇ’断面）に相当し、図２２において点線で示される濃度プロファイルが、電流センスセル部におけるユニットセルのチャネル形成部の濃度プロファイル（図２１におけるＨ−Ｈ’断面）に相当する。
【００７５】
図２２に例示されるように、ｎ型の不純物を注入することによって、電流センスセル部におけるｐベース層４４ｄの不純物濃度を、ソースセル部におけるｐベース層１４の不純物濃度よりも低くする。こうすることによって、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚い場合でも、チャネル抵抗を低減することができる。そのため、ソースセル部におけるユニットセルの電流密度当たりの伝達特性と、電流センスセル部におけるユニットセルの電流密度当たりの伝達特性とを等価にすることができる。すなわち、ソースセル部におけるユニットセルのゲートとソースとの間のしきい値電圧（ＶＧＳｔｈ）と、電流センスセル部におけるユニットセルのゲートとソースとの間のしきい値電圧（ＶＧＳｔｈ）とを等価にすることができる。
【００７６】
上記の構造によれば、電流センスセル部におけるゲート酸化膜４７の厚みが、ソースセル部におけるゲート酸化膜１７の厚みよりも厚いことでＭＯＳＦＥＴの静電破壊耐量を確保しつつ、電流センスで適切に過電流の検出ができる。
【００７７】
上記の各実施形態における構造は、ＳｉＣ−ＭＯＳＦＥＴのみならず、ＧａＮなどのワイドバンドギャップ半導体材料を用いた場合でも、同じ効果を得ることができる。
【００７８】
ここで、ワイドバンドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
【００７９】
＜効果＞
以下に、上記の実施形態による効果を例示する。
【００８０】
上記の実施形態によれば、半導体装置の一例としてのＭＯＳＦＥＴが、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備える。
【００８１】
第１スイッチング素子としてのソースセル部におけるＭＯＳＦＥＴは、第１導電型のドリフト層としてのｎ−層１２と、第２導電型の第１ベース層としてのｐベース層１４と、第１導電型の第１ソース層としてのｎ＋ソース層１６と、第１ゲート酸化膜としてのゲート酸化膜１７と、第１ゲート電極としてのゲートポリシリコン１８とを備える。
【００８２】
ｐベース層１４は、ｎ−層１２の表層に形成される。ｎ＋ソース層１６は、ｐベース層１４の表層に形成される。
【００８３】
ゲート酸化膜１７は、ｎ＋ソース層１６とｎ−層１２とに挟まれたｐベース層１４に接触して形成される。ゲートポリシリコン１８は、ゲート酸化膜１７に接触して形成される。
【００８４】
第２スイッチング素子としての電流センスセル部におけるＭＯＳＦＥＴは、ｎ−層１２と、第２導電型の第２ベース層としてのｐベース層１４と、第１導電型の第２ソース層としてのｎ＋ソース層１６と、第２ゲート酸化膜としてのゲート酸化膜４７と、第２ゲート電極としてのゲートポリシリコン１８とを備える。
【００８５】
第２スイッチング素子に対応するｐベース層１４は、第２スイッチング素子に対応するｎ−層１２の表層において第１スイッチング素子に対応するｐベース層１４とは離間して形成される。第２スイッチング素子に対応するｎ＋ソース層１６は、第２スイッチング素子に対応するｐベース層１４の表層に形成される。
【００８６】
ゲート酸化膜４７は、第２スイッチング素子に対応するｎ＋ソース層１６と第２スイッチング素子に対応するｎ−層１２とに挟まれた第２スイッチング素子に対応するｐベース層１４に接触して形成される。
【００８７】
第２スイッチング素子に対応するゲートポリシリコン１８は、ゲート酸化膜４７に接触して形成される。
【００８８】
そして、ゲート酸化膜４７の第２スイッチング素子に対応するｐベース層１４を覆う部分を含む部分の厚さが、ゲート酸化膜１７の厚さよりも厚い。
【００８９】
また、第２スイッチング素子としての電流センスセル部におけるＭＯＳＦＥＴは、ｎ−層１２と、第２導電型の第２ベース層としてのｐベース層４４と、第１導電型の第２ソース層としてのｎ＋ソース層１６と、第２ゲート酸化膜としてのゲート酸化膜４７と、第２ゲート電極としてのゲートポリシリコン１８とを備える。
【００９０】
第２スイッチング素子に対応するｐベース層４４は、第２スイッチング素子に対応するｎ−層１２の表層において第１スイッチング素子に対応するｐベース層１４とは離間して形成される。第２スイッチング素子に対応するｎ＋ソース層１６は、第２スイッチング素子に対応するｐベース層４４の表層に形成される。
【００９１】
ゲート酸化膜４７は、第２スイッチング素子に対応するｎ＋ソース層１６と第２スイッチング素子に対応するｎ−層１２とに挟まれた第２スイッチング素子に対応するｐベース層４４に接触して形成される。
【００９２】
第２スイッチング素子に対応するゲートポリシリコン１８は、ゲート酸化膜４７に接触して形成される。
【００９３】
そして、ゲート酸化膜４７の第２スイッチング素子に対応するｐベース層４４を覆う部分を含む部分の厚さが、ゲート酸化膜１７の厚さよりも厚い。
【００９４】
また、第２スイッチング素子としての電流センスセル部におけるＭＯＳＦＥＴは、ｎ−層１２と、第２導電型の第２ベース層としてのｐベース層４４ａと、第１導電型の第２ソース層としてのｎ＋ソース層１６と、第２ゲート酸化膜としてのゲート酸化膜４７と、第２ゲート電極としてのゲートポリシリコン１８とを備える。
【００９５】
第２スイッチング素子に対応するｐベース層４４ａは、第２スイッチング素子に対応するｎ−層１２の表層において第１スイッチング素子に対応するｐベース層１４とは離間して形成される。第２スイッチング素子に対応するｎ＋ソース層１６は、第２スイッチング素子に対応するｐベース層４４ａの表層に形成される。
【００９６】
ゲート酸化膜４７は、第２スイッチング素子に対応するｎ＋ソース層１６と第２スイッチング素子に対応するｎ−層１２とに挟まれた第２スイッチング素子に対応するｐベース層４４ａに接触して形成される。
【００９７】
第２スイッチング素子に対応するゲートポリシリコン１８は、ゲート酸化膜４７に接触して形成される。
【００９８】
そして、ゲート酸化膜４７の第２スイッチング素子に対応するｐベース層４４ａを覆う部分を含む部分の厚さが、ゲート酸化膜１７の厚さよりも厚い。
【００９９】
また、第２スイッチング素子としての電流センスセル部におけるＭＯＳＦＥＴは、ｎ−層４２と、第２導電型の第２ベース層としてのｐベース層１４と、第１導電型の第２ソース層としてのｎ＋ソース層１６と、第２ゲート酸化膜としてのゲート酸化膜４７ｂと、第２ゲート電極としてのゲートポリシリコン４８とを備える。
【０１００】
第２スイッチング素子に対応するｐベース層１４は、第２スイッチング素子に対応するｎ−層４２の表層において第１スイッチング素子に対応するｐベース層１４とは離間して形成される。第２スイッチング素子に対応するｎ＋ソース層１６は、第２スイッチング素子に対応するｐベース層１４の表層に形成される。
【０１０１】
ゲート酸化膜４７ｂは、第２スイッチング素子に対応するｎ＋ソース層１６と第２スイッチング素子に対応するｎ−層４２とに挟まれた第２スイッチング素子に対応するｐベース層１４に接触して形成される。
【０１０２】
第２スイッチング素子に対応するゲートポリシリコン４８は、ゲート酸化膜４７ｂに接触して形成される。
【０１０３】
そして、ゲート酸化膜４７ｂの第２スイッチング素子に対応するｐベース層１４を覆う部分を含む部分の厚さが、ゲート酸化膜１７の厚さよりも厚い。
【０１０４】
また、第２スイッチング素子としての電流センスセル部におけるＭＯＳＦＥＴは、ｎ−層１２と、第２導電型の第２ベース層としてのｐベース層４４ｄと、第１導電型の第２ソース層としてのｎ＋ソース層１６と、第２ゲート酸化膜としてのゲート酸化膜４７と、第２ゲート電極としてのゲートポリシリコン１８とを備える。
【０１０５】
第２スイッチング素子に対応するｐベース層４４ｄは、第２スイッチング素子に対応するｎ−層１２の表層において第１スイッチング素子に対応するｐベース層１４とは離間して形成される。第２スイッチング素子に対応するｎ＋ソース層１６は、第２スイッチング素子に対応するｐベース層４４ｄの表層に形成される。
【０１０６】
ゲート酸化膜４７は、第２スイッチング素子に対応するｎ＋ソース層１６と第２スイッチング素子に対応するｎ−層１２とに挟まれた第２スイッチング素子に対応するｐベース層４４ｄに接触して形成される。
【０１０７】
第２スイッチング素子に対応するゲートポリシリコン１８は、ゲート酸化膜４７に接触して形成される。
【０１０８】
そして、ゲート酸化膜４７の第２スイッチング素子に対応するｐベース層４４ｄを覆う部分を含む部分の厚さが、ゲート酸化膜１７の厚さよりも厚い。
【０１０９】
このような構成によれば、センス電流が流れる電流センスセル部における、ｐベース層を覆う部分を含む部分のゲート酸化膜の厚さが、主電流が流れるソースセル部におけるゲート酸化膜１７の厚さよりも厚いことにより、電流センスが搭載されたＭＯＳＦＥＴの静電破壊耐量を向上させることができる。
【０１１０】
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される他の構成のうちの少なくとも１つを適宜追加した場合でも、上記の効果を生じさせることができる。
【０１１１】
また、上記の実施形態によれば、第１スイッチング素子の電流密度当たりの出力特性と、第２スイッチング素子の電流密度当たりの出力特性とが等しい。ここで、「等しい」場合には、測定値に対して±５％程度の差異を有する場合を含むものとする。
【０１１２】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部における過電流検出の性能を確保することができる。
【０１１３】
また、上記の実施形態によれば、第２ベース層としてのｐベース層４４の不純物濃度が、ｐベース層１４の不純物濃度よりも低い。
【０１１４】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のｐベース層４４の不純物濃度を下げることにより電流センスセル部における過電流検出の性能を確保することができる。
【０１１５】
また、上記の実施形態によれば、第２スイッチング素子におけるチャネル長が、第１スイッチング素子におけるチャネル長よりも短い。
【０１１６】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のチャネル長を短くすることにより電流センスセル部における過電流検出の性能を確保することができる。
【０１１７】
また、上記の実施形態によれば、第２スイッチング素子のセルサイズが、第１スイッチング素子のセルサイズよりも小さい。
【０１１８】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のセルサイズを縮小することにより電流センスセル部における過電流検出の性能を確保することができる。
【０１１９】
また、上記の実施形態によれば、第２スイッチング素子に対応するｎ−層１２の表層としてのＪＦＥＴｎ＋層４３ｃにおける不純物濃度が、第１スイッチング素子に対応するｎ−層１２の表層としてのＪＦＥＴｎ＋層１３における不純物濃度よりも高い。
【０１２０】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のＪＦＥＴ領域の不純物濃度を高くすることにより電流センスセル部における過電流検出の性能を確保することができる。
【０１２１】
また、上記の実施形態によれば、第１スイッチング素子のゲートしきい値電圧と、第２スイッチング素子のゲートしきい値電圧とが等しい。ここで、「等しい」場合には、測定値に対して±５％程度の差異を有する場合を含むものとする。
【０１２２】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のゲートしきい値電圧とソースセル部のゲートしきい値電圧とを等しくすることにより電流センスセル部における過電流検出の性能を確保することができる。
【０１２３】
また、上記の実施形態によれば、第２ベース層としてのｐベース層４４ｄの不純物濃度が、ｐベース層１４の不純物濃度よりも低い。
【０１２４】
このような構成によれば、電流センスセル部におけるユニットセルのゲート酸化膜を厚くすることにより、電流センスセル部における静電破壊耐量を向上させつつ、電流センスセル部のｐベース層４４ｄの不純物濃度を下げることにより電流センスセル部における過電流検出の性能を確保することができる。
【０１２５】
また、上記の実施形態によれば、ｎ−層１２が、ワイドバンドギャップ半導体材料からなる。
【０１２６】
このような構成によれば、ＧａＮなどのＳｉＣ以外のワイドバンドギャップ半導体材料が用いられたＭＯＳＦＥＴであっても、電流センスセル部における通電能力を確保しつつ、電流センスセル部の静電破壊耐量を向上させることができる。
【０１２７】
また、上記の実施形態によれば、ｎ−層１２が、炭化珪素からなる。
【０１２８】
このような構成によれば、ＳｉＣが用いられたＭＯＳＦＥＴであるため、電流センスセル部における通電能力を確保しつつ、電流センスセル部の静電破壊耐量を向上させることができる。
【０１２９】
＜変形例＞
上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
【０１３０】
また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
【０１３１】
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１３２】
また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【０１３３】
また、上記実施形態では、半導体装置の例としてＭＯＳＦＥＴが説明されたが、半導体装置の例が絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ、すなわちＩＧＢＴ）である場合も想定することができる。
【符号の説明】
【０１３４】
１  ソースパッド、４  電流センスパッド、５  ゲートパッド、７  ゲート配線、１１，４１  ｎ＋バッファ層、１２，４２  ｎ−層、１３，４３，４３ｃ  ＪＦＥＴｎ＋層、１４，４４，４４ａ，４４ｄ  ｐベース層、１５  ｐ＋層、１６  ｎ＋ソース層、１７，４７，４７ｂ  ゲート酸化膜、１８，４８  ゲートポリシリコン、１９，４９  層間絶縁膜、２０  ＮｉＳｉ層、２１  ソース電極、２２，５２  ドレイン電極、５１，５１ｂ  電流センス電極。
【図１】
2017002255.tif 000003
【図２】
2017002255.tif 000004
【図３】
2017002255.tif 000005
【図４】
2017002255.tif 000006
【図５】
2017002255.tif 000007
【図６】
2017002255.tif 000008
【図７】
2017002255.tif 000009
【図８】
2017002255.tif 000010
【図９】
2017002255.tif 000011
【図１０】
2017002255.tif 000012
【図１１】
2017002255.tif 000013
【図１２】
2017002255.tif 000014
【図１３】
2017002255.tif 000015
【図１４】
2017002255.tif 000016
【図１５】
2017002255.tif 000017
【図１６】
2017002255.tif 000018
【図１７】
2017002255.tif 000019
【図１８】
2017002255.tif 000020
【図１９】
2017002255.tif 000021
【図２０】
2017002255.tif 000022
【図２１】
2017002255.tif 000023
【図２２】
2017002255.tif 000024
【手続補正書】
【提出日】平成27年12月29日(2015.12.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主電流が流れる第１スイッチング素子と、
センス電流が流れる第２スイッチング素子とを備え、
前記第１スイッチング素子は、
第１導電型のドリフト層（１２）と、
前記ドリフト層（１２）の表層に形成される、第２導電型の第１ベース層（１４）と、
前記第１ベース層（１４）の表層に形成される、第１導電型の第１ソース層（１６）と、
前記第１ソース層（１６）と前記ドリフト層（１２）とに挟まれた前記第１ベース層（１４）に接触して形成される第１ゲート酸化膜（１７）と、
前記第１ゲート酸化膜（１７）に接触して形成される第１ゲート電極（１８）とを備え、
前記第２スイッチング素子は、
前記ドリフト層（１２、４２）と、
前記ドリフト層（１２、４２）の表層において前記第１ベース層（１４）とは離間して形成される、第２導電型の第２ベース層（１４、４４、４４ａ、４４ｄ）と、
前記第２ベース層（１４、４４、４４ａ、４４ｄ）の表層に形成される、第１導電型の第２ソース層（１６）と、
前記第２ソース層（１６）と前記ドリフト層（１２、４２）とに挟まれた前記第２ベース層（１４、４４、４４ａ、４４ｄ）に接触して形成される第２ゲート酸化膜（４７、４７ｂ）と、
前記第２ゲート酸化膜（４７、４７ｂ）に接触して形成される第２ゲート電極（１８、４８）とを備え、
前記第２ゲート酸化膜（４７、４７ｂ）の前記第２ベース層（１４、４４、４４ａ、４４ｄ）を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜（１７）の厚さよりも厚く、
前記第１スイッチング素子のゲートしきい値電圧と、前記第２スイッチング素子のゲートしきい値電圧とが等しい、
半導体装置。
【請求項２】
前記第１スイッチング素子の電流密度当たりの出力特性と、前記第２スイッチング素子の電流密度当たりの出力特性とが等しい、
請求項１に記載の半導体装置。
【請求項３】
前記第２ベース層（４４）の不純物濃度が、前記第１ベース層（１４）の不純物濃度よりも低い、
請求項２に記載の半導体装置。
【請求項４】
前記第２スイッチング素子におけるチャネル長が、前記第１スイッチング素子におけるチャネル長よりも短い、
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第２スイッチング素子のセルサイズが、前記第１スイッチング素子のセルサイズよりも小さい、
請求項２または請求項３に記載の半導体装置。
【請求項６】
前記第２スイッチング素子に対応する前記ドリフト層（１２）の表層（４３ｃ）における不純物濃度が、前記第１スイッチング素子に対応する前記ドリフト層（１２）の表層（１３）における不純物濃度よりも高い、
請求項２または請求項３に記載の半導体装置。
【請求項７】
（削除）
【請求項８】
前記第２ベース層（４４ｄ）の不純物濃度が、前記第１ベース層（１４）の不純物濃度よりも低い、
請求項１に記載の半導体装置。
【請求項９】
前記ドリフト層（１２）が、ワイドバンドギャップ半導体材料からなる、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記ドリフト層（１２）が、炭化珪素からなる、
請求項９に記載の半導体装置。
【請求項１１】
前記第１スイッチング素子および前記第２スイッチング素子は、ＭＯＳＦＥＴである、
請求項１または請求項２に記載の半導体装置。
【手続補正書】
【提出日】平成29年6月8日(2017.6.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主電流が流れる第１スイッチング素子と、
センス電流が流れる第２スイッチング素子とを備え、
前記第１スイッチング素子は、
第１導電型のドリフト層と、
前記ドリフト層の表層に形成される、第２導電型の第１ベース層と、
前記第１ベース層の表層に形成される、第１導電型の第１ソース層と、
前記第１ソース層と前記ドリフト層とに挟まれた前記第１ベース層に接触して形成される第１ゲート酸化膜と、
前記第１ゲート酸化膜に接触して形成される第１ゲート電極とを備え、
前記第２スイッチング素子は、
前記ドリフト層と、
前記ドリフト層の表層において前記第１ベース層とは離間して形成される、第２導電型の第２ベース層と、
前記第２ベース層の表層に形成される、第１導電型の第２ソース層と、
前記第２ソース層と前記ドリフト層とに挟まれた前記第２ベース層に接触して形成される第２ゲート酸化膜と、
前記第２ゲート酸化膜に接触して形成される第２ゲート電極とを備え、
前記第２ゲート酸化膜の前記第２ベース層を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜の厚さよりも厚く、
前記第１スイッチング素子のゲートしきい値電圧と、前記第２スイッチング素子のゲートしきい値電圧とが等しい、
半導体装置。
【請求項２】
前記第１スイッチング素子の電流密度当たりの出力特性と、前記第２スイッチング素子の電流密度当たりの出力特性とが等しい、
請求項１に記載の半導体装置。
【請求項３】
前記第２ベース層の不純物濃度が、前記第１ベース層の不純物濃度よりも低い、
請求項２に記載の半導体装置。
【請求項４】
前記第２スイッチング素子におけるチャネル長が、前記第１スイッチング素子におけるチャネル長よりも短い、
請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第２スイッチング素子のセルサイズが、前記第１スイッチング素子のセルサイズよりも小さい、
請求項２または請求項３に記載の半導体装置。
【請求項６】
前記第２スイッチング素子に対応する前記ドリフト層の表層における不純物濃度が、前記第１スイッチング素子に対応する前記ドリフト層の表層における不純物濃度よりも高い、
請求項２または請求項３に記載の半導体装置。
【請求項７】
前記第２ベース層の不純物濃度が、前記第１ベース層の不純物濃度よりも低い、
請求項１に記載の半導体装置。
【請求項８】
前記ドリフト層が、ワイドバンドギャップ半導体材料からなる、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記ドリフト層が、炭化珪素からなる、
請求項８に記載の半導体装置。
【請求項１０】
前記第１スイッチング素子および前記第２スイッチング素子は、ＭＯＳＦＥＴである、
請求項１または請求項２に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本技術の一態様に関する半導体装置は、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備え、前記第１スイッチング素子は、第１導電型のドリフト層と、前記ドリフト層の表層に形成される、第２導電型の第１ベース層と、前記第１ベース層の表層に形成される、第１導電型の第１ソース層と、前記第１ソース層と前記ドリフト層とに挟まれた前記第１ベース層に接触して形成される第１ゲート酸化膜と、前記第１ゲート酸化膜に接触して形成される第１ゲート電極とを備え、前記第２スイッチング素子は、前記ドリフト層と、前記ドリフト層の表層において前記第１ベース層とは離間して形成される、第２導電型の第２ベース層と、前記第２ベース層の表層に形成される、第１導電型の第２ソース層と、前記第２ソース層と前記ドリフト層とに挟まれた前記第２ベース層に接触して形成される第２ゲート酸化膜と、前記第２ゲート酸化膜に接触して形成される第２ゲート電極とを備え、前記第２ゲート酸化膜の前記第２ベース層を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜の厚さよりも厚く、前記第１スイッチング素子のゲートしきい値電圧と、前記第２スイッチング素子のゲートしきい値電圧とが等しい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本技術の一態様に関する半導体装置は、主電流が流れる第１スイッチング素子と、センス電流が流れる第２スイッチング素子とを備え、前記第１スイッチング素子は、第１導電型のドリフト層と、前記ドリフト層の表層に形成される、第２導電型の第１ベース層と、前記第１ベース層の表層に形成される、第１導電型の第１ソース層と、前記第１ソース層と前記ドリフト層とに挟まれた前記第１ベース層に接触して形成される第１ゲート酸化膜と、前記第１ゲート酸化膜に接触して形成される第１ゲート電極とを備え、前記第２スイッチング素子は、前記ドリフト層と、前記ドリフト層の表層において前記第１ベース層とは離間して形成される、第２導電型の第２ベース層と、前記第２ベース層の表層に形成される、第１導電型の第２ソース層と、前記第２ソース層と前記ドリフト層とに挟まれた前記第２ベース層に接触して形成される第２ゲート酸化膜と、前記第２ゲート酸化膜に接触して形成される第２ゲート電極とを備え、前記第２ゲート酸化膜の前記第２ベース層を覆う部分を含む部分の厚さが、前記第１ゲート酸化膜の厚さよりも厚く、前記第１スイッチング素子のゲートしきい値電圧と、前記第２スイッチング素子のゲートしきい値電圧とが等しい。
【国際調査報告】
2017002255.tif 000025
2017002255.tif 000026
2017002255.tif 000027
2017002255.tif 000028