(57)【特許請求の範囲】
【請求項１】
厚さが４μｍ以下の第１の半導体基体と、
前記第１の半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、
前記第１の半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、
前記第１の半導体基体を厚さ方向に貫通するとともに、第１の電源電位に接続する前記第１の半導体基体にイオン注入することにより形成した第１の貫通半導体領域と、
前記第１の半導体基体を厚さ方向に貫通するとともに、第２の電源電位に接続する前記第１の半導体基体にイオン注入することにより形成した第２の貫通半導体領域と
を有する第１の半導体集積回路装置と、
前記第１の半導体集積回路装置と積層構造を形成し、前記第１の貫通半導体領域に電気的に接続する第１の電極と、前記第２の貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置と
を少なくとも備え、
前記第１の貫通半導体領域及び前記第２の貫通半導体領域の抵抗値が３ｍΩ以下であることを特徴とする積層半導体集積回路装置。
【請求項２】
前記第２の半導体集積回路装置は、
第２の半導体基体と、
前記第２の半導体基体に設けられ、トランジスタを含む素子を設けた第２のｎ型半導体領域と、
前記第２の半導体基体に設けられ、トランジスタを含む素子を設けた第２のｐ型半導体領域と、
前記第２の半導体基体を厚さ方向に貫通するとともに、前記第１の電源電位に接続する前記第２の半導体基体にイオン注入することにより形成した第３の貫通半導体領域と、
前記第２の半導体基体を厚さ方向に貫通するとともに、前記第２の電源電位に接続する前記第２の半導体基体にイオン注入することにより形成した第４の貫通半導体領域と
を有し、
前記第３の貫通半導体領域に電気的に接続する前記第１の電極と、前記第４の貫通半導体領域に電気的に接続する前記第２の電極とが設けられ、
前記第３の貫通半導体領域及び前記第４の貫通半導体領域の抵抗値が３ｍΩ以下であり且つ前記第２の半導体基体の厚さが４μｍ以下であることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項３】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が同じであることを特徴とする請求項２に記載の積層半導体集積回路装置。
【請求項４】
前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が異なっていることを特徴とする請求項２に記載の積層半導体集積回路装置。
【請求項５】
前記第１の半導体集積回路装置が、複数枚積層されていることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項６】
前記第１の貫通半導体領域が、前記第１の半導体基体と同導電型であり、前記第２の貫通半導体領域が前記第１の半導体基体と反対導電型であることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項７】
前記第１の貫通半導体領域及び前記第２の貫通半導体領域が、前記第１の半導体基体と同導電型であり、前記第２の貫通半導体領域が反対導電型層により前記第１の半導体基体と電気的に分離されていることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項８】
前記第１のｐ型半導体領域または前記第１のｎ型半導体領域の内の前記第１の半導体基体と同導電型の半導体領域が反対導電型分離層により前記第１の半導体基体と電気的に分離されており、且つ、前記反対導電型分離層が前記第１の半導体基体の裏面から露出していることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項９】
前記第１の半導体集積回路装置及び前記第２の半導体集積回路装置は、信号の送受信を行うコイルを有していることを特徴とする請求項１に記載の積層半導体集積回路装置。
【請求項１０】
前記第１の半導体集積回路装置が、前記第１の半導体基体と逆導電型の前記第１の半導体基体にイオン注入することにより形成した信号用貫通半導体領域或いは前記第１の半導体基体と逆導電型の分離層で分離された前記第１の半導体基体と同導電型の前記第１の半導体基体にイオン注入することにより形成した信号用貫通半導体領域の少なくとも一方を有していることを特徴とする請求項９に記載の積層半導体集積回路装置。
【請求項１１】
前記信号用貫通半導体領域を伝播する信号の周波数が、１００ＭＨｚ以下であることを特徴とする請求項１０に記載の積層半導体集積回路装置。
【請求項１２】
前記第２の半導体集積回路装置が、第２の半導体基体と逆導電型の前記第２の半導体基体にイオン注入することにより形成した信号用貫通半導体領域或いは前記第２の半導体基体と逆導電型の分離層で分離された前記第２の半導体基体と同導電型の前記第２の半導体基体にイオン注入することにより形成した信号用貫通半導体領域の少なくとも一方を有しており、
前記第１の半導体基体に設けた前記信号用貫通半導体領域と前記第２の半導体基体に設けた前記信号用貫通半導体領域とが、積層方向から見て重なっていることを特徴とする請求項１０に記載の積層半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層半導体集積回路装置に関するものであり、積層した半導体チップ間の電
源電位を供給するための構造に関するものである。
【背景技術】
【０００２】
近年、チップを３次元的に積層して集積度を高めた集積回路が求められている。例えば、メモリチップを積層すると、メモリ容量を増やすことができ、データ転送に要する消費電力を低減することができる。このような積層されたチップ間で信号や電源を接続する技術として、ワイヤボンディングによる接続、タブ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ；  ＴＡＢ）による接続、或いは、シリコン貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ；  ＴＳＶ）による接続などが知られている。
【０００３】
この内、ワイヤボンディングは、ボンディング用の電源用パッド開口部を塞がないようにチップをずらしながら積層しなければならないので、実装容積が大きくなるという問題がある。また、ボンディング１本あたりの電流容量が小さく、ボンディング本数にも上限があるので、十分な電源品質が得られないという問題もある。
【０００４】
また、ＴＡＢは、ワイヤボンディングに比べて電流容量が大きく、チップの周辺以外に電源用パッドを配置することもできるが、ＴＡＢが積層チップ間を通るための比較的大きな隙間が必要になり、積層方向のチップ間ピッチが大きくなるという問題がある。
【０００５】
これに対して、ＴＳＶはこうした課題を全て解決できるという特長がある。さらに、個片チップのみならずウェハーを積層して接続する場合にも使えるために、製造効率（スループット）を高められる利点もある。しかしながら、シリコン基板に穴をあけ、穴の内壁面に絶縁膜を形成し、電極を充填して、電極をバンプ接続するための追加プロセスが必要であるため、製造コストが高くなるという課題がある。
【０００６】
一方、本発明者は、半導体集積回路チップの配線により形成されるコイルの誘導結合を用いて、積層されるチップで無線データ通信を行う電子回路を提案し、データ接続に関して上記の問題を解決している（例えば、特許文献１或いは特許文献２参照）。
【０００７】
例えば、特許文献１に示す発明を用いれば、積層されたチップ間でコイル対の誘導結合を用いて無線データ通信ができる。また、特許文献２に示す発明を用いれば、同一チップを積層実装して、チップ間で無線データ通信すると共に、ワイヤボンディングを用いて電源を供給することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】国際公開パンフレット  ＷＯ２００９／０６９５３２
【非特許文献】
【０００９】
【非特許文献１】ｈｔｔｐ：／／ｗｗｗ．ｄｉｓｃｏ．ｃｏ．ｊｐ／ｊｐ／ｓｏｌｕｔｉｏｎ／ａｐｅｘｐ／ｐｏｌｉｓｈｅｒ／ｇｅｔｔｅｒｉｎｇ．ｈｔｍｌ
【非特許文献２】Ｙ．Ｓ．Ｋｉｍ  ｅｔ．ａｌ．，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｖｏｌ．３６５  （２００９）
【非特許文献３】Ｎ．Ｍａｅｄａ  ｅｔ  ａｌ．，Ｓｙｍｐ．ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇ．，ｖｏｌ．１０５  （２０１０）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＴＳＶは上述の技術的課題は解決できるものの、製造コストが高くなるため、実際の生産ラインに採用されていないのが現状である。
【００１１】
したがって、本発明は、安価な構成で積層のための３次元スペースを小さくするとともに、十分な電源品質を与えることを目的とする。
【課題を解決するための手段】
【００１２】
（１）上記の課題を解決するために、本発明は、積層半導体集積回路装置において、厚さが４μｍ以下の第１の半導体基体と、前記第１の半導体基体に設けられ、トランジスタを含む素子を設けた第１のｎ型半導体領域と、前記第１の半導体基体に設けられ、トランジスタを含む素子を設けた第１のｐ型半導体領域と、前記第１の半導体基体を厚さ方向に貫通するとともに、第１の電源電位に接続する前記第１の半導体基体にイオン注入することにより形成した第１の貫通半導体領域と、前記第１の半導体基体を厚さ方向に貫通するとともに、第２の電源電位に接続する前記第１の半導体基体にイオン注入することにより形成した第２の貫通半導体領域とを有する第１の半導体集積回路装置と、前記第１の半導体集積回路装置と積層構造を形成し、前記第１の貫通半導体領域に電気的に接続する第１の電極と、前記第２の貫通半導体領域に接続する第２の電極とを有する第２の半導体集積回路装置とを少なくとも備え、前記第１の貫通半導体領域及び前記第２の貫通半導体領域の抵抗値が３ｍΩ以下であることを特徴とする。
【００１３】
このように、製造コストの高いＴＳＶの代わりに、高不純物濃度の貫通半導体領域を用いることによって、チップをずらさずに積層でき、十分な電源品質を与えることができ、且つ、積層方向のチップ間ピッチを小さくすることが可能になる。特に、貫通半導体領域の抵抗値を３ｍΩ以下にすることによって、電源配線の抵抗値をＡｕワイヤを用いた場合に比べて１桁抵抗値を低減することができる。このような、抵抗値を実現するためには、貫通半導体領域の不純物濃度を高濃度にするとともに、貫通半導体領域の平面面積を大きくすれば良い。また、半導体基板の厚さを５μｍ以下に薄層化することによって、現在普及しているタイプのイオン注入装置を用いても十分な電源品質を保証できる貫通半導体領域を形成することができる。
【００１４】
（２）また、本発明は、上記（１）において、前記第２の半導体集積回路装置は、第２の半導体基体と、前記第２の半導体基体に設けられ、トランジスタを含む素子を設けた第２のｎ型半導体領域と、前記第２の半導体基体に設けられ、トランジスタを含む素子を設けた第２のｐ型半導体領域と、前記第２の半導体基体を厚さ方向に貫通するとともに、前記第１の電源電位に接続する前記第２の半導体基体にイオン注入することにより形成した第３の貫通半導体領域と、前記第２の半導体基体を厚さ方向に貫通するとともに、前記第２の電源電位に接続する前記第２の半導体基体にイオン注入することにより形成した第４の貫通半導体領域とを有し、前記第３の貫通半導体領域上に前記第１の電極が設けられ、前記第４の貫通半導体領域上に前記第２の電極が設けられ、前記第３の貫通半導体領域及び前記第４の貫通半導体領域の抵抗値が３ｍΩ以下であり且つ前記第２の半導体基体の厚さが４μｍ以下であることを特徴とする。
【００１５】
このように、第２の半導体集積回路装置にも貫通半導体領域を設けることによって、３つ以上のチップの積層が可能になる。
【００１６】
（３）また、本発明は、上記（２）において、前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が同じであることを特徴とする。このように、各半導体集積回路装置の素子配置を同じにすることによって、例えば、大容量のメモリ装置を安価に実現することができる。
【００１７】
（４）また、本発明は、上記（２）において、前記第１の半導体集積回路装置の素子配置と前記第２の半導体集積回路装置の素子配置が異なっていることを特徴とする。このように、各半導体集積回路装置の素子配置を異ならせることによって、例えば、メモリとロジック等の混成した多機能半導体装置を安価に実現することができる。
【００１８】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、前記第１の半導体集積回路装置が、複数枚積層されていることを特徴とする。このような積層構造にすることによって、例えば、第１の半導体集積回路装置の不揮発性メモリとし、第２の半導体集積回路装置をコントローラチップとした積層半導体集積回路装置を実現することができる。
【００１９】
（６）また、本発明は、上記（１）乃至（５）のいずれかにおいて、前記第１の貫通半導体領域が、前記第１の半導体基体と同導電型であり、前記第２の貫通半導体領域が前記第１の半導体基体と反対導電型であることを特徴とする。このような導電型の組み合わせにすることによって、第１の貫通半導体領域と第２の貫通半導体領域の短絡を防止することができる。
【００２０】
（７）また、本発明は、上記（１）乃至（５）のいずれかにおいて、前記第１の貫通半導体領域及び前記第２の貫通半導体領域が、前記第１の半導体基体と同導電型であり、前記第２の貫通半導体領域が反対導電型層により前記第１の半導体基体と電気的に分離されていることを特徴とする。このように、反対導電型層を設けることにより、同じ導電型の貫通半導体領域を用いて、一方を第１の電源電位（ＶＳＳ）に他方の第２の電源電位（ＶＤＤ）に接続することができる。
【００２１】
（８）また、本発明は、上記（１）乃至（７）のいずれかにおいて、前記第１のｐ型半導体領域または前記第１のｎ型半導体領域の内の前記第１の半導体基体と同導電型の半導体領域が反対導電型分離層により前記第１の半導体基体と電気的に分離されており、且つ、前記反対導電型分離層が前記第１の半導体基体の裏面から露出していることを特徴とする。このように、一方の半導体領域を反対導電型領域、即ち、ディープウェル領域で半導体基板から電気的分離した場合には、ディープウェル領域が第１の半導体基体の裏面から露出していても良い。
【００２２】
（９）また、本発明は、上記（１）乃至（８）において、前記第１の半導体集積回路装置及び前記第２の半導体集積装置は、信号の送受信を行うコイルを有していることを特徴とする。このように、信号の送受信はコイルを用いた誘導結合を用いることが望ましい。即ち、貫通半導体領域を信号線として用いた場合には、その抵抗値に起因する信号遅延により高速データ通信は不可能であるので、電気的な信号線を不要とするコイルを用いた誘導結合データ通信が最適となる。
【００２３】
（１０）また、本発明は、上記（９）において、前記第１の半導体集積回路装置が、前記第１の半導体基体と逆導電型の前記第１の半導体基体にイオン注入することにより形成した信号用貫通半導体領域或いは前記第１の半導体基体と逆導電型の分離層で分離された前記第１の半導体基体と同導電型の前記第１の半導体基体にイオン注入することにより形成した信号用貫通半導体領域の少なくとも一方を有していることを特徴とする。チップ選択信号等の低速の信号の場合には、貫通半導体領域を信号用として用いることができる。なお、この場合、信号がＨｉｇｈになった場合に第１の半導体基体との間にリーク電流が流れないようにするために、信号用貫通半導体領域は、第１の半導体基体と逆導電型の貫通半導体領域或いは第１の半導体基体と逆導電型の分離層で分離された第１の半導体基体と同導電型の貫通半導体領域とする必要がある。
【００２４】
（１１）また、本発明は、上記（１０）において、前記信号用貫通半導体層を伝播する信号の周波数が、１００ＭＨｚ以下であることを特徴とする。このように、１００ＭＨｚ以下の低速の信号、特に、チップ選択信号等の１０ＭＨｚ以下の低速信号の場合には、信号を十分伝播することができる。
【００２５】
（１２）また、本発明は、上記（１０）または（１１）において、前記第２の半導体集積回路装置が、前記第２の半導体基体と逆導電型の前記第２の半導体基体にイオン注入することにより形成した信号用貫通半導体領域或いは前記第２の半導体基体と逆導電型の分離層で分離された前記第２の半導体基体と同導電型の前記第２の半導体基体にイオン注入することにより形成した信号用貫通半導体領域の少なくとも一方を有しており、前記第１の半導体基体に設けた前記信号用貫通半導体領域と前記第２の半導体基体に設けた前記信号用貫通半導体領域とが、積層方向から見て重なっていることを特徴とする。このように、第１の半導体基体に設けた信号用貫通半導体領域と第２の半導体基体に設けた信号用貫通半導体領域とを積層方向から見て重なるように、設けることによって両者を接続する際に接続配線が不要になる。
【発明の効果】
【００２６】
開示の積層半導体集積回路装置を用いれば、安価な構成で積層のための３次元スペースを小さくするとともに、十分な電源品質を与えることが可能になる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態の積層半導体集積回路装置の概略的断面図である。
【図２】本発明の実施の形態の積層半導体集積回路装置における貫通半導体領域の配置例の説明図である。
【図３】アニール後の不純物濃度分布図である。
【図４】抵抗値の基板厚さ依存性の説明図である。
【図５】本発明の実施例１の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図６】本発明の実施例１の積層半導体集積回路装置の図５以降の途中までの製造工程の説明図である。
【図７】本発明の実施例１の積層半導体集積回路装置の図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１の積層半導体集積回路装置の図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１の積層半導体集積回路装置の図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例１の積層半導体集積回路装置の図９以降の製造工程の説明図である。
【図１１】本発明の実施例２の積層半導体集積回路装置の概略的断面図である。
【図１２】本発明の実施例３の積層半導体集積回路装置の概略的断面図である。
【図１３】本発明の実施例４の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図１４】本発明の実施例４の積層半導体集積回路装置の図１３以降の途中までの製造工程の説明図である。
【図１５】本発明の実施例４の積層半導体集積回路装置の図１４以降の製造工程の説明図である。
【図１６】本発明の実施例５の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図１７】本発明の実施例５の積層半導体集積回路装置の図１６以降の途中までの製造工程の説明図である。
【図１８】本発明の実施例５の積層半導体集積回路装置の図１７以降の製造工程の説明図である。
【図１９】本発明の実施例６の積層半導体集積回路装置の概略的断面図である。
【図２０】本発明の実施例７の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図２１】本発明の実施例７の積層半導体集積回路装置の図２０以降の途中までの製造工程の説明図である。
【図２２】本発明の実施例７の積層半導体集積回路装置の図２１以降の製造工程の説明図である。
【図２３】本発明の実施例８の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図２４】本発明の実施例８の積層半導体集積回路装置の図２３以降の途中までの製造工程の説明図である。
【図２５】本発明の実施例８の積層半導体集積回路装置の図２４以降の製造工程の説明図である。
【図２６】本発明の実施例９の積層半導体集積回路装置の概略的断面図である。
【図２７】本発明の実施例１０の積層半導体集積回路装置の概略的断面図である。
【図２８】本発明の実施例１１の積層半導体集積回路装置の途中までの製造工程の説明図である。
【図２９】本発明の実施例１１の積層半導体集積回路装置の図２８以降の途中までの製造工程の説明図である。
【図３０】本発明の実施例１１の積層半導体集積回路装置の図２９以降の製造工程の説明図である。
【図３１】本発明の実施例１２の積層半導体集積回路装置の概略的断面図である。
【図３２】本発明の実施例１３の積層半導体集積回路装置の概略的断面図である。
【発明を実施するための形態】
【００２８】
ここで、図１乃至図４を参照して、本発明の実施の形態の積層半導体集積回路装置を説明する。図１は本発明の実施の形態の積層半導体集積回路装置の概略的断面図であり、ここでは、第１の半導体集積回路装置１１と同じ素子構成の第２の半導体集積回路装置１２の２層積層構造として示している。
【００２９】
第１の半導体集積回路装置１１は、第１の半導体基体２１に第１のｎ型半導体領域３１及び第１のｐ型半導体領域４１を設けて、通常の半導体素子領域としている。ここで、第１の半導体基体２１に第１の半導体基体２１を貫通する第１の貫通半導体領域５１及び第２の貫通半導体領域６１を設けて電源配線とする。このように、第１の貫通半導体領域５１及び第２の貫通半導体領域６１を電源配線とすることによって、製造コストを大幅に低減することができる。なお、「半導体基体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｂｏｄｙ）」とは、半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）自体、半導体基板とその上に設けたエピタキシャル成長層との積層構造体、或いは、半導体基板を除去した後のエピタキシャル成長層を意味する。
【００３０】
ここでは、第２の半導体集積回路装置１２も、第２の半導体基体２２に第２のｎ型半導体領域３２及び第２のｐ型半導体領域４２を設けて、通常の半導体素子領域としている。また、第２の半導体基体２２に第２の半導体基体２２を貫通する第３の貫通半導体領域５２及び第４の貫通半導体領域６２を設けて電源配線としている。但し、第２の半導体集積回路装置１２は第１の半導体集積回路装置１１と同じ構造である必要はなく、積層構造の最終段に用いる場合には、第３の貫通半導体領域５２及び第４の貫通半導体領域６２は必ずしも必要ではない。
【００３１】
図２は、本発明の実施の形態の積層半導体集積回路装置における貫通半導体領域の配置例の説明図である。図２（ａ）は第１の半導体基体２１、即ち、半導体チップの一辺に第１の貫通半導体領域５１及び第２の貫通半導体領域６１を設けた例である。また、図２（ｂ）は、第１の半導体基体２１の対向する２つの辺に第１の貫通半導体領域５１及び第２の貫通半導体領域６１を分割して設けた例である。また、図２（ｃ）は第１の貫通半導体領域５１及び第２の貫通半導体領域６１を微小領域に分割して設けた例である。いずれの場合も、全体の平面積として所定の面積を確保することによって十分低い配線抵抗値にすることができる。
【００３２】
この場合の配線抵抗値、即ち、貫通半導体領域の抵抗値と、貫通半導体領域とコンタクト電極の接触抵抗の合計の抵抗を十分小さくすることで、３ｍΩ以下にすることで、十分高い電源品質とすることができる。因みに、ボンディングワイヤのＡｕ線の径を２５μｍφ、長さを０．５ｍｍ、電気抵抗率を２．２１×１０−８Ωｍとすると、Ａｕ線の抵抗値は２０ｍΩになる。従って３ｍΩあれば従来のボンディングワイヤの抵抗に比べて十分に低く、十分高い電源品質が得られる。
【００３３】
しかし、貫通半導体領域は不純物濃度を高濃度にしても、その電気抵抗率は、ボンディングワイヤやＴＡＢやＴＳＶに用いられる金や銅の電気抵抗率が２．２１×１０−８Ωｍや1．６８×１０−８Ωｍであるのと比べると、４桁程度高く、例えば、４．２×１０−４Ωｍである。したがって、同じ抵抗値を実現するためには、断面積をチップの厚さで割った値が１０，０００倍程度必要になるため、これまで信号線も含めた貫通電極に用いようという試みはなかった。しかし、鋭意検討の結果、例えば、チップの厚さが５μｍで、貫通半導体領域のパターン寸法が０．１ｍｍ×７ｍｍの場合、貫通半導体領域の垂直方向の抵抗値は、
４．２×１０−４［Ωｍ］＊５×１０−６［ｍ］／｛０．１×１０−３［ｍ］＊７×１０−３［ｍ］｝≒３ｍΩ
となり、給電に使えることが判明した。
【００３４】
上述のように、３ｍΩの電気抵抗を実現するための貫通半導体領域のパターン寸法は、例えば０．１ｍｍ×７ｍｍであり、断面積は７００，０００μｍ２である。ＴＳＶの断面積が例えば４０μｍ×４０μｍ（＝１，６００μｍ２）であるのと比べると、４００倍以上高い。しかし、鋭意検討の結果、メモリチップは、通常、一辺が７ｍｍ以上あり、ＮＡＮＤフラッシュメモリの場合には長辺が１４ｍｍ以上あるので、０．１ｍｍ×７ｍｍの高濃度ウェルを電源線用に２個程度配置することは、比較的安価にできることが分かった。なお、通常１００本以上の配線になる信号線用としては、面積的に配置が不可能であり、配置が可能な小面積にすると電気抵抗値が非常に高くなり、信号が大幅に低減するので信号用配線としては用いることができない。なお、このことは、チップ選択信号等の１００ＭＨｚ以下の低速信号、例えば、チップ選択信号等の１０ＭＨｚ以下の低速信号の場合には、貫通半導体領域を信号配線として用いことができることを意味している。
【００３５】
ここで、問題になるのは、貫通半導体領域の不純物濃度と基板方向の厚さであるので、図３及び図４を参照して貫通半導体領域による電源配線の可能性を検討する。図３は、アニール後の不純物濃度分布図であり、図３（ａ）はＰの不純物濃度分布を示し、図３（ｂ）はＢの不純物濃度分布を示している。ここでは、貫通半導体領域の不純物プロファイルをＴＣＡＤでシミュレーションした結果を示している。
【００３６】
この場合のシミュレーションの前提条件は以下の通りである。半導体基板は、ｐ型高抵抗基板（７Ωｍ）で表面酸化膜厚は１０ｎｍである。不純物は、ｎ＋がリン（Ｐ）でｐ＋がボロン（Ｂ）である。ドーズ量は１×１０１６ｃｍ−２と１×１０１７ｃｍ−２の２通りを調べた。イオン注入エネルギーは２００ｋｅＶである。活性化のための熱処理条件は、１０５０℃で５０時間である。
【００３７】
この場合の条件は、通常の集積デバイスの製造条件と比べると以下の２点を除いて同一である。
１）拡散時間は通常は１０分以下である。しかし、従来デバイスを製造するプロセスの前に高濃度ウェルの拡散を行えば、従来デバイスの性能に与える影響はない。
２）ドーズ量は通常は１×１０１５ｃｍ−２である。しかし、通常の量産に使うイオン注入装置を用いても１×１０１６ｃｍ−２は可能である。また、１×１０１７ｃｍ−２のイオン注入が可能な製造装置も存在する。以上から、シミュレーションの条件は、量産したときの条件とほぼ同等である。また、貫通半導体領域のパターン寸法は、上述のように０．１ｍｍ×７ｍｍとする。
【００３８】
図３から明らかなように、リンの場合もボロンの場合も、ドーズ量を高くすると高濃度領域が深くなることが分かる。また、ボロンの方がリンよりも高濃度領域が深くまで拡散することが分かる。なお、図における破線は、イオン注入直後（ａｓ  ｉｍｐｌａ．）のプロファイルである。
【００３９】
図４は、抵抗値の基板厚さ依存性の説明図であり、ここでは、図３の結果を基に、基板の厚さを変えたときの、貫通半導体領域の表面電極から裏面電極までの抵抗値を計算した結果である。ここで、表面電極及び裏面電極は２００ｎｍ厚のアルミニウムとする。各電極と高濃度貫通半導体領域の接合抵抗は、シリコンのフェルミ準位とアルミニウムのフェルミ準位の差を考慮したオーミック接触として計算しているので、裏面の不純物濃度や、ｎ型／ｐ型による抵抗値の差異が計算に反映されている。
【００４０】
図４から明らかなように、半導体基体の厚さを５μｍまでに薄層化すれば、ｎ型不純物にリンを用い、ｐ型不純物としてボロンを用いて３ｍΩの値を有する貫通半導体領域を実現することができることが分かった。また、ドーズ量を一桁大きくして１×１０１７ｃｍ−２とした場合には、半導体基体の厚さを１０μｍにしても、３ｍΩの抵抗値の貫通半導体領域の実現が可能であることが分かった。
【００４１】
次に、基板厚さが素子特性に与える影響について検討する。半導体基体（配線層は含まない）の厚みは、従来デバイスの素子形成領域となるＮ−ｗｅｌｌやＰ−ｗｅｌｌよりは厚いが、上述のように、従来の典型的な厚さであるに４０μｍに比べて非常に薄い５μｍとか１０μｍにする必要がある。このような非常に薄い半導体基体の場合に、金属汚染によりｐｎ接合リークが増えるなどの素子の性能劣化が危惧される。
【００４２】
しかし、半導体基板の裏面を研磨する際にマイクロクラック（微細なひび）を入れて、このマイクロクラックをゲッタリングサイトとして重金属不純物を捕獲する（ゲッタリング）技術が近年開発されている（例えば、非特許文献１参照）。その結果たとえばチップの厚さを７μｍに薄くしてもＣＭＯＳロジック集積回路の性能劣化は無いとの報告がなされている（例えば、非特許文献２参照）。また、チップの厚さを９μｍに薄くしてもＦＲＡＭ（登録商標）メモリ集積回路の性能劣化は無いとの報告がある（例えば、非特許文献３参照）。したがって、半導体基体の厚さを１０μｍ以下にしても十分な素子性能を発揮することができる。
【００４３】
以上、各種の条件を検討してきたが、２００ｋｅＶ程度の加速電圧で、Ｐ及びＢを１×１０１６ｃｍ−２〜１×１０１７ｃｍ−２のドーズ量で０．７ｍｍ２以上の面積に不純物を注入して、半導体基体の厚さを１０μｍ以下にすることで、貫通半導体領域を電源配線に用いることができることを初めて確認した。なお、上述のように、信号線としては貫通半導体領域は採用できないので、信号の送受信にはコイルを用いた誘導結合データ通信を用いることが望ましい。
【００４４】
なお、半導体集積回路装置の積層に際しては、支持基板に第１の半導体集積回路装置を固定したのち、２μｍ〜１０μｍ程度の厚さまで研磨して薄層化して、貫通半導体領域の露出面に裏面電極を形成する、次いで、同じ素子構造或いは異なった素子構造の第２の半導体集積回路装置を表面電極が第１の半導体集積回路装置の裏面電極と表面電極とが接するように積層すれば良い。さらに、積層する場合には、この第２の半導体集積回路装置も研磨によって高不純物濃度領域が貫通半導体領域となるようにすれば良い。なお、貫通半導体領域は高不純物濃度領域であるので、コンタクト電極及び裏面電極はＡｌやＣｕでも良い。例えば、積層途中のチップはパッドを必要としないので、Ｃｕで形成する多層配線の最上層で表面電極を形成しても良い。なお、良好なオーミック接合を取るために、コンタクト層（ＴｉＮ，ＴａＮ）／バリア層（ＴｉＷ，ＴａＮ）／メタルからなる積層構成を採用しても良い。或いは、表面電極同士を向い合うように積層しても良いし、裏面電極同士を向い合せて積層しても良い。さらには、裏面電極を形成するとコスト高になるので、裏面電極を形成せずに、高不純物濃度の貫通半導体領域を露出させた状態で他方の半導体集積回路装置の表面電極と当接させるように積層しても良い。なお、不純物が拡散する深さは熱処理時間のおよそ平方根に比例する。したがって、例えば、５μｍから半分の２．５μｍに薄層化した場合には、熱処理時間は（２．５μｍ／５μｍ）２＝１／４となり、５０時間×１／４＝１２．５時間に短くすることができる。
【００４５】
なお、半導体基体を薄層化したのち、半導体基体の裏面からもイオン注入して貫通半導体領域の電気抵抗をさらに低減することも考えられる。しかし、素子領域を形成した後の工程であり、活性化のためにアニールが素子の特性に悪影響を与える可能性が高いので望ましくない。
【００４６】
このような、積層工程は、ウェハーの段階で行っても良いし、或いは、チップ化したのちに行っても良い。さらには、ウェハーとしては、ＫＧＤ（Ｋｎｏｗｎ  Ｇｏｏｄ  Ｄｉｅ）で再建されたウェハーを用いても良い。即ち、ウェハー上でテストして良品チップを見つけ、ダイソートしてチップ個片に切り出し、不良チップを捨て良品チップだけをウェハー形状の支持基板に並べ直して接着剤で固定して、ウェハーとして再建すれば良い。
【実施例１】
【００４７】
次に、図５乃至図１０を参照して、本発明の実施例１の積層半導体集積回路装置を説明するが、ここでは、同じメモリチップを３枚積層する例として説明する。まず、図５（ａ）に示すように、ｐ−型Ｓｉ基板２１にＢを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して０．１ｍｍ×７ｍｍのサイズのｐ＋＋型ウェル領域２２を形成し、次いで、Ｐを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して０．１ｍｍ×７ｍｍのサイズのｎ＋＋型ウェル領域２３を形成する。次いで、１０５０℃で５０時間熱処理を行うことにより、注入したイオンを活性化するとともに、基板厚さ方向に深く拡散する。なお、熱処理により基板表面に着いた酸化膜は必要があれば削除する。
【００４８】
次いで、図５（ｂ）に示すように、従来の製造工程と同様に、ｐ−型Ｓｉ基板２１に素子形成領域となるｐ型ウェル領域２４及びｎ型ウェル領域２５を形成する。次いで、ｐ型ウェル領域２４にｐ＋型基板コンタクト領域２６を形成するとともに、ソース領域やドレイン領域等になるｎ型領域２７を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域２５にｎ＋型基板コンタクト領域２８を形成するとともに、ソース領域やドレイン領域等になるｐ型領域２９を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。
【００４９】
次いで、図５（ｃ）に示すように、ｐ＋＋型ウェル領域２２及びｎ＋＋型ウェル領域２３の表面にＣｕからなるコンタクト電極３０，３１を形成するとともに、多層配線技術を用いて配線層３３，３４を形成する。次いで、コンタクト電極３０に接続するＡｌ或いはＣｕからなる表面電極３６及びコンタクト電極３１に接続するＡｌ或いはＣｕからなる表面電極３７を形成する。この時、多層配線を利用して誘導結合データ通信のためのコイル（図示は省略）を形成する。また、表面を平坦化するために研磨を行う。なお、図における符号３２，３５はＳｉＯ２からなる層間絶縁膜である。
【００５０】
次いで、図６（ｄ）に示すように、Ｓｉ基板からなる支持基板５０上に表面電極３６，３７を形成した面が当接するように仮接合する。次いで、図６（ｅ）に示すように、所定の厚さまで研削したのち、化学機械研磨（ＣＭＰ）法を用いてｐ−型Ｓｉ基板２１の厚さが４μｍになるように研磨する。
【００５１】
次いで、図７（ｆ）に示すように、研磨面にＳｉＯ２保護膜３８を形成した後、ｐ＋＋型ウェル領域２２及びｎ＋＋型ウェル領域２３を露出する開口を形成し、Ａｌ或いはＣｕにより裏面電極３９，４０を形成する。なお、この時も表面を平坦化するために、研磨を行う。
【００５２】
次いで、図７（ｇ）に示すように、図５（ｃ）までの工程で作成した他の半導体ウェハーを積層する。この時、一段目の半導体集積回路装置の裏面電極３９，４０と、二段目の半導体集積回路装置の表面電極３６，３７が当接するように積層する。この時の接合は、金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。
【００５３】
次いで、図８（ｈ）に示すように、二段目のｐ−型Ｓｉ基板２１を所定の厚さまで研削したのち、化学機械研磨法を用いてｐ−型Ｓｉ基板２１の厚さが４μｍになるように研磨する。
【００５４】
次いで、図８（ｉ）に示すように、再び、研磨面にＳｉＯ２保護膜３８を形成した後、ｐ＋＋型ウェル領域２２及びｎ＋＋型ウェル領域２３を露出する開口を形成し、Ａｌ或いはＣｕにより裏面電極３９，４０を形成する。なお、この時も表面を平坦化するために、研磨を行う。
【００５５】
次いで、図９（ｊ）に示すように、再び、図５（ｃ）までの工程で作成した他の半導体ウェハーを積層する。この時も、二段目の半導体集積回路装置の裏面電極３９，４０と、三段目の半導体集積回路装置の表面電極３６，３７が当接するように積層する。この時の接合も、金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。
【００５６】
次いで、図１０（ｋ）に示すように、積層したウェハーを支持基板５０から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上に接着剤６３を用いて固定する。次いで、ＶＳＳを印加する電源用パッド６１とｐ＋＋型ウェル領域２２に接続する表面電極３６をボンディングワイヤ６４で接続する。一方、ＶＤＤを印加する電源用パッド６２とｎ＋＋型ウェル領域２３に接続する表面電極３７をボンディングワイヤ６５で接続することによって、本発明の実施例１の積層半導体集積回路装置の基本構造が完成する。なお、三段目のｐ−型Ｓｉ基板は、ハンドリングの容易性と機械的強度の確保の観点から薄層化しない方が望ましい。
【００５７】
このように、本発明の実施例１においては、積層半導体集積回路装置の電源配線として従来の貫通配線としては想定外の高不純物濃度ウェル領域を用いているので、安価に十分な電源品質の電源配線を実現することができる。また、ＴＳＶと同様に、積層に際しては、チップをずらす必要はなく、また、チップ間にＴＡＢ等を挿入する必要がないので、３次元的サイズをより小さくすることができる。
【実施例２】
【００５８】
次に、図１１を参照して、本発明の実施例２の積層半導体集積回路装置を説明するが、基本的な製造工程及び構造は上記の実施例１と同様であるので最終構造のみを示す。図１１は、本発明の実施例２の積層半導体集積回路装置の概略的断面図であり、最終段（図においては最下層の三段目）の半導体集積回路装置には、高不純物ウェル領域を形成しなかったもので、それ以外の構成は上記の実施例１と同様である。
【００５９】
このように、最終段のチップは、次段に電源を伝達する必要はないので、高不純物ウェル領域は必要がない。したがって、特性の異なるチップを積層する場合には、最終段に特性の異なるチップを配置することによって、最終段を構成するチップは高不純物ウェル領域の形成工程が不要になるので、製造コストを低減することが可能になる。
【実施例３】
【００６０】
次に、図１２を参照して、本発明の実施例３の積層半導体集積回路装置を説明するが、基本的な製造工程及び構造は上記の実施例１と同様であるので最終構造のみを示す。図１２は、本発明の実施例３の積層半導体集積回路装置の概略的断面図であり、チップ間の接合に、常温加圧接合の代わりにマイクロバンプ６６を用いたもので、それ以外の構成は上記の実施例１と同様である。
【００６１】
このように、チップ間の接合にマイクロバンプ６６を用いることにより、チップ間の電気的な結合及び機械的な結合をより強固にすることができる。
【実施例４】
【００６２】
次に、図１３乃至図１５を参照して、本発明の実施例４の積層半導体集積回路装置を説明するが、この実施例４はＶＳＳ用及びＶＤＤ用の電源配線として同じ導電型のｐ＋＋型ウェル領域を用いたものである。まず、図１３（ａ）に示すように、ｐ−型Ｓｉ基板２１にＢを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して０．１ｍｍ×７ｍｍのサイズのｐ＋＋型ウェル領域２２，４１を形成する。
【００６３】
次いで、図１３（ｂ）に示すように、Ｐを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入してｐ＋＋型ウェル領域４１の外側を囲むようにｎ＋＋型分離領域４２を形成する。次いで、１０５０℃で５０時間熱処理を行うことにより、注入したイオンを活性化するとともに、基板厚さ方向に深く拡散する。なお、熱処理により基板表面に着いた酸化膜は必要があれば削除する。
【００６４】
次いで、図１３（ｃ）に示すように、従来の製造工程と同様に、ｐ−型Ｓｉ基板２１に素子形成領域となるｐ型ウェル領域２４及びｎ型ウェル領域２５を形成する。次いで、ｐ型ウェル領域２４にｐ＋型基板コンタクト領域２６を形成するとともにｎチャンネルＭＯＳＦＥＴのソース領域やドレイン領域等になるｎ型領域２７を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域２５にｎ＋型基板コンタクト領域２８を形成するとともに、ソース領域やドレイン領域等になるｐ型領域２９を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。
【００６５】
次いで、図１４（ｄ）に示すように、上記の実施例１と同様に、ｐ＋＋型ウェル領域２２及びｐ＋＋型ウェル領域４１の表面にＣｕからなるコンタクト電極３０，３１を形成するとともに、多層配線技術を用いて配線層３３，３４を形成する。次いで、コンタクト電極３０に接続するＡｌ或いはＣｕからなる表面電極３６及びコンタクト電極３１に接続するＡｌ或いはＣｕからなる表面電極３７を形成する。この時も多層配線を利用して誘導結合データ通信のためのコイル（図示は省略）を形成する。また、表面を平坦化するために研磨を行う。なお、図における符号３２，３５はＳｉＯ２からなる層間絶縁膜である。
【００６６】
次いで、図１４（ｅ）に示すように、Ｓｉ基板からなる支持基板５０上に表面電極３６，３７を形成した面が当接するように仮接合する。次いで、所定の厚さまで研削したのち、化学機械研磨法を用いてｐ−型Ｓｉ基板２１の厚さが４μｍになるように研磨する。
【００６７】
次いで、図１４（ｆ）に示すように、研磨面にＳｉＯ２保護膜３８を形成した後、ｐ＋＋型ウェル領域２２及びｐ＋＋型ウェル領域４１を露出する開口を形成し、Ａｌ或いはＣｕにより裏面電極３９，４０を形成する。なお、この時も表面を平坦化するために、研磨を行う。以降は、上記の実施例１の図７（ｇ）乃至図１０（ｋ）の工程を順次行うことによって、図１５の最終構造が得られる。
【００６８】
この実施例４においては、ｎ＋＋型分離領域４２によりｐ＋＋型ウェル領域４１をｐ−型Ｓｉ基板から電気的に分離しているので、リンより深い位置まで低抵抗になるボロンを用いたｐ＋＋型ウェル領域２２，４１をＶＳＳ用及びＶＤＤ用の電源配線に用いているので、電源配線の抵抗をより低減することができる。或いは、チップ厚が６μｍ程度に厚くなった場合でも、３ｍΩの同じ電源配線の抵抗を実現することができる。
【実施例５】
【００６９】
次に、図１６乃至図１８を参照して、本発明の実施例５の積層半導体集積回路装置を説明するが、この実施例５は素子形成領域であるｐ型ウェル領域をｎ型ディープウェル領域で覆った以外は、上記の実施例１と基本的に同様である。まず、図１６（ａ）に示すように、上記の実施例１と同様に、ｐ−型Ｓｉ基板２１にＢを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して０．１ｍｍ×７ｍｍのサイズのｐ＋＋型ウェル領域２２を形成し、次いで、Ｐを２００ｋｅＶの加速エネルギーで１×１０１６ｃｍ−２のドーズ量でイオン注入して０．１ｍｍ×７ｍｍのサイズのｎ＋＋型ウェル領域２３を形成する。次いで、１０５０℃で５０時間熱処理を行うことにより、注入したイオンを活性化するとともに、基板厚さ方向に深く拡散する。なお、熱処理により基板表面に着いた酸化膜は必要があれば削除する。
【００７０】
次いで、図１６（ｃ）に示すように、従来の製造工程と同様に、ｐ−型Ｓｉ基板２１に素子形成領域となるｐ型ウェル領域２４及びｎ型ウェル領域２５を形成する。但し、ここでは、ｐ型ウェル領域２４をｐ−型Ｓｉ基板２１から電気的に分離するように、ｐ型ウェル領域２４を囲むｎ型ディープウェル領域４３を予め形成しておく。次いで、ｐ型ウェル領域２４にｐ＋型基板コンタクト領域２６を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域２５にｎ＋型基板コンタクト領域２８を形成するとともに、ソース領域やドレイン領域等になるｐ型領域２９を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。
【００７１】
次いで、図１６（ｃ）に示すように、上記の実施例１と同様に、ｐ＋＋型ウェル領域２２及びｐ＋＋型ウェル領域４１の表面にＣｕからなるコンタクト電極３０，３１を形成するとともに、多層配線技術を用いて配線層３３，３４を形成し、次いで、コンタクト電極３０に接続するＡｌ或いはＣｕからなる表面電極３６及びコンタクト電極３１に接続するＡｌ或いはＣｕからなる表面電極３７を形成する。この時、多層配線を利用して誘導結合データ通信のためのコイル（図示は省略）を形成する。また、表面を平坦化するために研磨を行う。なお、図における符号３２，３５はＳｉＯ２からなる層間絶縁膜である。
【００７２】
次いで、図１７（ｄ）に示すように、Ｓｉ基板からなる支持基板５０上に表面電極３６，３７を形成した面が当接するように仮接合する。次いで、図１７（ｅ）に示すように、所定の厚さまで研削したのち、化学機械研磨法を用いてｐ−型Ｓｉ基板２１の厚さが３μｍになるように研磨する。この時、ｎ型ディープウェル領域４３の底面が研磨面から露出する。以降は、上記の実施例１の図７（ｆ）乃至図１０（ｋ）の工程を順次行うことによって、図１８の最終構造が得られる。
【００７３】
この実施例５においては、ｎ型ディープウェル領域４３の底面が研磨面から露出するまでより薄く研磨しているが、素子形成領域であるｐ型ウェル領域２４が直接露出していないので、素子特性に与える影響は微小である。
【実施例６】
【００７４】
次に、図１９を参照して、本発明の実施例６の積層半導体集積回路装置を説明するが、この実施例６は積層する半導体集積回路装置の品種が異なる以外は、上記の実施例１と同様であるので、最終的な構造のみを説明する。図１９は本発明の実施例６の積層半導体集積回路装置の概略的断面図であり、上述の図９の工程において、１段目及び２段目のメモリチップと異なるコントローラチップを３段目に積層する。
【００７５】
この場合のコントローラチップは、ｐ−型Ｓｉ基板７１に、メモリチップに設けたｐ＋＋型ウェル領域２２と同じ位置にｐ＋＋型ウェル領域７２を設け、ｎ＋＋型ウェル領域２３と同じ位置にｎ＋＋型ウェル領域７３を設ける。次いで、ｐ−型Ｓｉ基板７１に素子形成領域となるｐ型ウェル領域７４及びｎ型ウェル領域７５を形成する。次いで、ｐ型ウェル領域７４にｐ＋型基板コンタクト領域７６を形成するとともに、ソース領域やドレイン領域等になるｎ型領域７７，７８を形成し、ゲート電極（図示は省略）を設けることによりｎチャンネルＭＯＳＦＥＴを形成している。一方、ｎ型ウェル領域７５にｎ＋型基板コンタクト領域７９を形成するとともに、ソース領域やドレイン領域等になるｐ型領域８０を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。
【００７６】
次いでｐ＋＋型ウェル領域７２及びｎ＋＋型ウェル領域７３の表面にＣｕからなるコンタクト電極８１，８２を形成するとともに、多層配線技術を用いて配線層８４，８５を形成する。次いで、コンタクト電極８１に接続するＡｌ或いはＣｕからなる表面電極８７及びコンタクト電極８２に接続するＡｌ或いはＣｕからなる表面電極８８を形成する。
【００７７】
この時、多層配線を利用して誘導結合データ通信のための通信用コイル９２を形成するが、積層した場合にメモリチップに設けた通信用コイル４４と同じ位置になるように形成する。また、表面を平坦化するために研磨を行う。なお、図における符号８３，８６はＳｉＯ２からなる層間絶縁膜である。
【００７８】
次いで、パッケージ基板６０上に接着剤６３を用いてコントローラチップを形成するｐ−型Ｓｉ基板７１の裏面を固定する。次いで、ＶＳＳを印加する電源用パッド６１とｐ＋＋型ウェル領域２２に接続する表面電極３６をボンディングワイヤ６４で接続する。一方、ＶＤＤを印加する電源用パッド６２とｎ＋＋型ウェル領域２３に接続する表面電極３７をボンディングワイヤ６５で接続することによって、本発明の実施例６の積層半導体集積回路装置の基本構造が完成する。
【００７９】
このように、本発明の実施例６においては、薄層化技術と積層化技術を合せて用いることによって、メモリチップと、メモリチップを駆動制御するコントローラチップを積層した半導体記憶装置をコンパクトに且つ安価で実現することが可能になる。
【実施例７】
【００８０】
次に、図２０乃至図２２を参照して、本発明の実施例７の積層半導体集積回路装置を説明するが、この実施例７は裏面電極同士を金属接合することによって、コンパクトな固体撮像装置を実現したものである。まず、図２０（ａ）に示すように、コントローラチップの上にメモリチップを積層して薄層化した積層体を形成する。なお、コントローラチップとメモリチップの組み合わせではあるが、薄層化工程及び積層工程自体は、図５（ａ）乃至図８（ｉ）の工程と同様である。
【００８１】
一方、図２０（ｂ）に示すように、イメージセンサチップは、ｐ−型Ｓｉ基板１０１に、メモリチップに設けたｐ＋＋型ウェル領域２２と同じ位置にｐ＋＋型領域１０２を設け、ｎ＋＋型ウェル領域２３と同じ位置にｎ＋＋型ウェル領域１０３を設ける。次いで、ｐ−型Ｓｉ基板１０１に素子形成領域となるｐ型ウェル領域１０４及びｎ型ウェル領域１０５を形成する。次いで、ｐ型ウェル領域１０４にｐ＋型基板コンタクト領域１０６を形成するとともに、画素要素になるｎ型領域１０７をマトリクスアレイ状に形成する。一方、ｎ型ウェル領域１０５にｎ＋型基板コンタクト領域１０８を形成するとともに、ソース領域やドレイン領域等になるｐ型領域１０９を形成し、ゲート電極（図示は省略）を設けることによりｐチャンネルＭＯＳＦＥＴを形成している。
【００８２】
次いでｐ＋＋型ウェル領域１０２及びｎ＋＋型ウェル領域１０３の表面にＣｕからなるコンタクト電極１１０，１１１を形成するとともに、多層配線技術を用いて配線層１１３，１１４を形成する。次いで、コンタクト電極１１０に接続するＡｌ或いはＣｕからなる表面電極１１６及びコンタクト電極１１１に接続するＡｌ或いはＣｕからなる表面電極１１７を形成する。この時、多層配線を利用して誘導結合データ通信のための通信用コイルを形成する。また、表面を平坦化するために研磨を行う。なお、図における符号１１２，１１５はＳｉＯ２からなる層間絶縁膜である。
【００８３】
次いで、イメージセンサチップを支持基板５１に固定して薄層化し、研磨面にＳｉＯ２保護膜１１８を形成した後、ｐ＋＋型ウェル領域１０２及びｐ＋＋型ウェル領域１０３を露出する開口を形成し、Ａｌ或いはＣｕにより裏面電極１１９，１２０を形成する。なお、この時も表面を平坦化するために、研磨を行う。
【００８４】
次いで、図２１（ｃ）に示すように、メモリチップの裏面電極３９，４０とイメージセンサの裏面電極１１９，１２０同士が当接するように積層する。この時の接合は、金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。
【００８５】
次いで、図２２（ｄ）に示すように、積層したウェハーを支持基板５０，５１から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上にコントローラチップの表面電極８７，８８をバンプ６８によって電源用パッド６１，６２に溶着することによって、本発明の実施例７の積層半導体集積回路装置の基本構造が完成する。この時、パッケージ基板６０とコントローラチップとの間にはアンダーフィル樹脂が充填される。なお、図における符号６７は信号用パッドであり、コントローラチップの表面に設けられたパッド（図示は省略）とバンプ６８によって接続する。
【００８６】
本発明の実施例７においては、別工程で形成されたイメージセンサを薄層化したのち、他のチップと裏面電極同士を金属接合させて一体化しているので、撮像面となる画素を形成した面が表面になるように積層することができ、且つ、薄層化しているので、各チップ間の信号の送受信は誘導結合データ通信で行うことができる。また、メモリチップも一体化するとともに、高度の機能を備えたコントローラチップも積層して一体化しているので、高機能撮像装置をコンパクトに且つ安価に実現することが可能になる。
【実施例８】
【００８７】
次に、図２３乃至図２５を参照して、本発明の実施例８の積層半導体集積回路装置を説明するが、この実施例８はワイヤボンディングを用いずに、実施例６に示した半導体記憶装置と同等の機能を有する半導体記憶装置を形成したものである。まず、図２３（ａ）に示すように、上述の図５（ａ）乃至図７（ｇ）の工程と同様に２枚のメモリチップを積層した積層体を形成する。
【００８８】
一方、図２３（ｂ）に示すように、コントローラチップを支持基板５１に固定し、薄層化した後、裏面電極９０，９１を形成する。なお、コントローラチップの素子構造は、図１９に示したコントローラチップと同様である。
【００８９】
次いで、図２４（ｃ）に示すように、支持基板５０を取り外し、コントローラチップの裏面電極９０，９１とメモリチップの表面電極３６，３７同士が当接するように積層する。この場合、ｐ−型Ｓｉ基板２１が十分に厚いので、支持基板５０を取り外した状態での積層が可能になる。この時の接合は、金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。
【００９０】
次いで、図２５（ｄ）に示すように、積層したウェハーを支持基板５１から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上にコントローラチップの表面電極８７，８８をバンプ６８により電源用パッド６１，６２に溶着することによって、本発明の実施例８の積層半導体集積回路装置の基本構造が完成する。この時、パッケージ基板６０とコントローラチップとの間にはアンダーフィル樹脂が充填される。なお、図における符号６７は信号用パッドであり、コントローラチップの表面に設けられたパッド（図示は省略）とバンプ６８により接続する。
【００９１】
本発明の実施例８においては、ボンディングワイヤを用いることなくコントローラチップをパッドを用いてパッケージ基板と電気的な接続を取っているので、ボンディングワイヤを配置するスペースが不要になり、より省スペース化が可能になる。
【実施例９】
【００９２】
次に、図２６を参照して、本発明の実施例９の積層半導体集積回路装置を説明するが、この実施例９はワイヤボンディングを用いずに、実施例１に示したメモリ装置と同等の機能を有するメモリ装置を形成したものである。図２６に示すように、上述の図５（ａ）乃至図９（ｊ）の工程と同様に３枚のメモリチップを積層した積層体を形成する。
【００９３】
次いで、積層したウェハーを支持基板から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上にメモリチップの表面電極３６，３７をバンプ６８により電源用パッド６１，６２に溶着することによって、本発明の実施例９の積層半導体集積回路装置の基本構造が完成する。この時、パッケージ基板６０とコントローラチップとの間にはアンダーフィル樹脂が充填される。なお、図における符号６７は信号用パッドであり、メモリチップの表面に設けられたパッド（図示は省略）とバンプ６８により接続する。
【００９４】
本発明の実施例９においては、ボンディングワイヤを用いることなくメモリチップをパッドを用いてパッケージ基板と電気的な接続を取っているので、ボンディングワイヤを配置するスペースが不要になり、より省スペース化が可能になる。
【実施例１０】
【００９５】
次に、図２７を参照して、本発明の実施例１０の積層半導体集積回路装置を説明する。この実施例１０は裏面電極を設けずに、ｐ＋＋型ウェル領域２２と表面電極３６とをまた、ｎ＋＋型ウェル領域２３と表面電極３７とを直接接合した以外は上記の実施例１と同様である。図２７は、本発明の実施例１０の積層半導体集積回路装置の概略的断面図であり、１段目のチップを薄層化したのち、２段目のチップを積層して接合し、次いで、薄層化したのち、三段目のチップを積層して接合したものである。
【００９６】
この場合、積層した状態で常温で加圧することにより、まずはシリコン酸化膜どうしが拡散による固相接合する、或いはシリコンとシリコン酸化膜が拡散による固相接合する結果、一方のチップの表面電極が他方のチップの高不純物濃度ウェル領域と圧着して電気的に接続することになる。
【００９７】
次いで、積層したウェハーを支持基板から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上に接着剤６３を用いて固定する。次いで、ＶＳＳを印加する電源用パッド６１とｐ＋＋型ウェル領域２２に接続する表面電極３６をボンディングワイヤ６４で接続する。一方、ＶＤＤを印加する電源用パッド６２とｎ＋＋型ウェル領域２３に接続する表面電極３７をボンディングワイヤ６５で接続することによって、本発明の実施例１０の積層半導体集積回路装置の基本構造が完成する。
【００９８】
本発明の実施例１０においては、裏面電極を省略しているので、製造コストの低減が可能になるとともに、積層高さを低減することが可能になる。
【実施例１１】
【００９９】
次に、図２８乃至図３０を参照して、本発明の実施例１１の積層半導体集積回路装置を説明するが、この実施例１１は表面電極同士の接合を利用して実施例８に示した半導体記憶装置と同等の機能を有する半導体記憶装置を形成したものである。まず、図２８（ａ）に示すように、薄層化したのち、裏面電極を形成した２枚のメモリチップを裏面電極同士が接合するように接合する。即ち、上述の図５（ａ）乃至図７（ｆ）の工程と同様に形成した２枚のメモリチップを背面を対向させて積層する。
【０１００】
一方、図２８（ｂ）に示すように、コントローラチップを支持基板５１に固定し、薄層化した後、裏面電極９０，９１を形成する。なお、コントローラチップの素子構造は、図１９に示したコントローラチップと同様である。
【０１０１】
次いで、図２９（ｃ）に示すように、コントローラチップの裏面電極９０，９１を新たなシリコン基板からなる支持基板５２に固定する。次いで、コントローラチップの表面電極８７，８８とメモリチップの表面電極３６，３７同士が当接するように積層する。この時の接合は、金属間の金属表面活性化した後の常温加圧接合、即ち、金属間拡散による固相接合により行う。
【０１０２】
次いで、図３０（ｄ）に示すように、積層したウェハーを支持基板５０，５２から取り外し、所定のサイズのチップに分割したのち、パッケージ基板６０上にコントローラチップの表面電極８７，８８をバンプ６８により電源用パッド６１，６２に溶着することによって、本発明の実施例１１の積層半導体集積回路装置の基本構造が完成する。この時、パッケージ基板６０とコントローラチップとの間にはアンダーフィル樹脂が充填される。なお、図における符号６７は信号用パッドであり、コントローラチップの表面に設けられたパッド（図示は省略）とバンプ６８により接続する。
【０１０３】
本発明の実施例１１においては、ボンディングワイヤを用いることなくコントローラチップをパッドを用いてパッケージ基板と電気的な接続を取っているので、ボンディングワイヤを配置するスペースが不要になり、より省スペース化が可能になる。また、コントローラチップに設けた通信用コイルとメモリチップの距離がコントローラチップの厚さだけ短くなるので、誘導結合データ通信のための電力を省略化することが可能になる。
【実施例１２】
【０１０４】
次に、図３１を参照して、本発明の実施例１２の積層半導体集積回路装置を説明するが、この実施例１２はチップ選択信号の信号用配線として貫通半導体領域を設けただけで、その他の構成は上記の実施例６と同様であるので、最終的な構造のみを説明する。図３１は本発明の実施例１２の積層半導体集積回路装置の概略的断面図であり、上述の図１９において、１段目及び２段目のメモリチップにｐ−型Ｓｉ基板２１，７１にｎ＋＋型ウェル領域４５を設けてチップ選択信号用の信号は配線とする。このｎ＋＋型ウェル領域４５に接続するようにコンタクト電極９３及びＡｌ或いはＣｕからなる表面電極９５を設ける。
また、裏面側には、ｎ＋＋型ウェル領域４５に接続するようにＡｌ或いはＣｕからなる裏面電極９６を設ける。
【０１０５】
３段目のコントローラチップには、チップ選択信号配線（図示は省略）に接続するコンタクト電極９４及びＡｌ或いはＣｕからなる表面電極９７を設ける。また、この場合も、多層配線を利用して誘導結合データ通信のための通信用コイル９２を形成するが、積層した場合にメモリチップに設けた通信用コイル４４と同じ位置になるように形成する。また、表面を平坦化するために研磨を行う。なお、図における符号８３，８６はＳｉＯ２からなる層間絶縁膜である。
【０１０６】
次いで、パッケージ基板６０上に接着剤６３を用いてコントローラチップを形成するｐ−型Ｓｉ基板７１の裏面を固定する。次いで、ＶＳＳを印加する電源用パッド６１とｐ＋＋型ウェル領域２２に接続する表面電極３６をボンディングワイヤ６４で接続する。一方、ＶＤＤを印加する電源用パッド６２とｎ＋＋型ウェル領域２３に接続する表面電極３７をボンディングワイヤ６５で接続することによって、本発明の実施例１２の積層半導体集積回路装置の基本構造が完成する。
【０１０７】
このように、本発明の実施例１２においては、１０ＭＨｚ以下の低速信号であるチップ選択信号用配線として、ｎ＋＋型ウェル領域４５を用いているが、本数は少ないので、面積的に配置は可能である。また、通過できる信号の周波数は、抵抗と容量の積で決まるＣＲ時定数の逆数で凡そ決まるので、電源用ＴＳＶを通過できる通常の信号の１／４００程度の信号ならば、ＴＳＶ程度の断面積の貫通半導体領域で配線できることになる。ここで、通常の信号がメモリの場合は数１００ＭＨｚなので、ＴＳＶの数倍程度以下の断面積を使えば、およそ１０ＭＨｚ以下の信号を通すことができる。
【実施例１３】
【０１０８】
次に、図３２を参照して、本発明の実施例１３の積層半導体集積回路装置を説明するが、この実施例１３はチップ選択信号の信号用配線として上記の実施例４で示したｎ＋＋分離領域で分離されたｐ＋＋型ウェル領域を用いた以外は、上記の実施例１２と同様であるので、最終的な構造のみを説明する。図３１は本発明の実施例１２の積層半導体集積回路装置の概略的断面図であり、上述の図１９において、１段目及び２段目のメモリチップにｐ−型Ｓｉ基板２１，７１にｎ＋＋型分離領域４７で分離されたｐ＋＋型ウェル領域４６を設けてチップ選択信号用の信号は配線とする。このｐ＋＋型ウェル領域４６に接続するようにコンタクト電極９３及びＡｌ或いはＣｕからなる表面電極９５を設ける。また、裏面側には、ｎ＋＋型ウェル領域４５に接続するようにＡｌ或いはＣｕからなる裏面電極９６を設ける。
【０１０９】
３段目のコントローラチップには、チップ選択信号配線（図示は省略）に接続するコンタクト電極９４及びＡｌ或いはＣｕからなる表面電極９７を設ける。また、この場合も、多層配線を利用して誘導結合データ通信のための通信用コイル９２を形成するが、積層した場合にメモリチップに設けた通信用コイル４４と同じ位置になるように形成する。また、表面を平坦化するために研磨を行う。なお、図における符号８３，８６はＳｉＯ２からなる層間絶縁膜である。
【０１１０】
次いで、パッケージ基板６０上に接着剤６３を用いてコントローラチップを形成するｐ−型Ｓｉ基板７１の裏面を固定する。次いで、ＶＳＳを印加する電源用パッド６１とｐ＋＋型ウェル領域２２に接続する表面電極３６をボンディングワイヤ６４で接続する。一方、ＶＤＤを印加する電源用パッド６２とｎ＋＋型ウェル領域２３に接続する表面電極３７をボンディングワイヤ６５で接続することによって、本発明の実施例１２の積層半導体集積回路装置の基本構造が完成する。
【０１１１】
このように、本発明の実施例１３においては、１０ＭＨｚ以下の低速信号であるチップ選択信号用配線として、ｐ−型Ｓｉ基板２１，７１と同導電型のｐ＋＋型ウェル領域４５を用いているが、ｎ＋＋型分離領域４７でｐ−型Ｓｉ基板２１，７１から分離されているので、信号がＨｉｇｈになった場合にｐ−型Ｓｉ基板２１，７１との間にリーク電流が流れることがない。
【０１１２】
なお、上記の各実施例においては、互いに異なったチップにおいてｐ＋＋型ウェル領域及びｎ＋＋型ウェル領域を同じ位置に設けているが、互いに異なった位置に設けても良く、その場合には、積層したチップの表面電極と裏面電極、裏面電極同士或いは表面電極同士が同じ位置に設けておけば良い。また、各実施例においては、積層構造をパッケージ基板に実装しているが、回路基板等の他の実装基板上に実装しても良い。
【符号の説明】
【０１１３】
１１  第１の半導体集積回路装置
１２  第２の半導体集積回路装置
２１  第１の半導体基体
２２  第２の半導体基体
３１  第１のｎ型半導体領域
３２  第２のｎ型半導体領域
４１  第１のｐ型半導体領域
４２  第２のｐ型半導体領域
５１  第１の貫通半導体領域
５２  第３の貫通半導体領域
６１  第２の貫通半導体領域
６２  第４の貫通半導体領域
７１，７２  第１の電極
８１，８２  第２の電極
９１〜１０２  配線
２１，７１，１０１  ｐ−型Ｓｉ基板
２２，７２，１０２  ｐ＋＋型ウェル領域
２３，７３，１０３  ｎ＋＋型ウェル領域
２４，７４，１０４  ｐ型ウェル領域
２５，７５，１０５  ｎ型ウェル領域
２６，７６，１０６  ｐ＋型基板コンタクト領域
２７，７７，７８，１０７  ｎ型領域
２８，７９，１０８  ｎ＋型基板コンタクト領域
２９，８０，１０９  ｐ型領域
３０，３１，８１，８２，９３，９４，１１０，１１１  コンタクト電極
３２，３５，８３，８６，１１２，１１５  層間絶縁膜
３３，３４，８４，８５，１１３，１１４  配線層
３６，３７，８７，８８，９５，９７，１１６，１１７  表面電極
３８，８９，１１８  ＳｉＯ２保護膜
３９，４０，９０，９１，９６，１１９，１２０  裏面電極
４１  ｐ＋＋型ウェル領域
４２  ｎ＋＋型分離領域
４３  ｎ型ディープウェル領域
４４，９２  通信用コイル
４５  ｎ＋＋型ウェル領域
４６  ｐ＋＋型ウェル領域
４７  ｎ＋＋型分離領域
５０，５１，５２  支持基板
６０  パッケージ基板
６１，６２  電源用パッド
６３  接着剤
６４，６５  ボンディングワイヤ
６６  マイクロバンプ
６７  信号用パッド
６８  バンプ
【図１】
0006611703.tif 000002
【図２】
0006611703.tif 000003
【図３】
0006611703.tif 000004
【図４】
0006611703.tif 000005
【図５】
0006611703.tif 000006
【図６】
0006611703.tif 000007
【図７】
0006611703.tif 000008
【図８】
0006611703.tif 000009
【図９】
0006611703.tif 000010
【図１０】
0006611703.tif 000011
【図１１】
0006611703.tif 000012
【図１２】
0006611703.tif 000013
【図１３】
0006611703.tif 000014
【図１４】
0006611703.tif 000015
【図１５】
0006611703.tif 000016
【図１６】
0006611703.tif 000017
【図１７】
0006611703.tif 000018
【図１８】
0006611703.tif 000019
【図１９】
0006611703.tif 000020
【図２０】
0006611703.tif 000021
【図２１】
0006611703.tif 000022
【図２２】
0006611703.tif 000023
【図２３】
0006611703.tif 000024
【図２４】
0006611703.tif 000025
【図２５】
0006611703.tif 000026
【図２６】
0006611703.tif 000027
【図２７】
0006611703.tif 000028
【図２８】
0006611703.tif 000029
【図２９】
0006611703.tif 000030
【図３０】
0006611703.tif 000031
【図３１】
0006611703.tif 000032
【図３２】
0006611703.tif 000033