(57)【要約】  入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶するヒストグラム生成記憶部と、前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する制御部と、を有し、ミッシングコードの発生を低減してアナログ／デジタル変換の精度を向上させる。
2015049720.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、
前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶するヒストグラム生成記憶部と、
前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する制御部と、を有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記制御部は、
前記ヒストグラム生成記憶部に記憶されたヒストグラムを読み出して形状判定を行い、予め設定された基準ヒストグラムとの誤差信号を出力すると共に、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を補正する補正信号を出力するヒストグラム形状判定部と、
前記誤差信号を受け取って校正動作を制御する動作制御部と、を含む、
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
さらに、
校正波形を生成する校正波形生成部と、
前記入力電圧として、前記校正波形または外部入力を選択する入力切り替えスイッチと、を有する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記動作制御部は、
前記誤差信号に従って、前記ヒストグラム生成記憶部，前記校正波形生成部および前記入力切り替えスイッチを制御する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記校正波形は、三角波または正弦波である、
ことを特徴とする請求項３または請求項４に記載のＡ／Ｄ変換器。
【請求項６】
前記Ａ／Ｄ変換部は、
前記入力電圧を受け取り、複数のキャパシタおよびスイッチを切り替えてデジタル／アナログ変換を行う容量型Ｄ／Ａ変換部と、
前記容量型Ｄ／Ａ変換部の出力の電圧を比較するコンパレータ部と、
前記コンパレータ部の比較結果に基づいて、前記デジタルデータを出力する逐次比較型Ａ／Ｄ変換部と、を有する、
ことを特徴とする請求項２乃至請求項５のいずれか１項に記載のＡ／Ｄ変換器。
【請求項７】
前記コンパレータ部は、それぞれが前記容量型Ｄ／Ａ変換部の出力の電圧を受け取り、異なる比較特性を有する複数のコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項８】
前記複数のコンパレータは、それぞれ参照電圧が異なっている、
ことを特徴とする請求項７に記載のＡ／Ｄ変換器。
【請求項９】
前記Ａ／Ｄ変換器は、差動構成であり、
前記容量型Ｄ／Ａ変換部は、正論理用容量型Ｄ／Ａ変換部および負論理用容量型Ｄ／Ａ変換部を含み、
前記複数のコンパレータは、それぞれ前記正論理用容量型Ｄ／Ａ変換部の出力および前記負論理用容量型Ｄ／Ａ変換部の出力を受け取り、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項１０】
前記複数のコンパレータは、それぞれオフセット電圧が異なっている、
ことを特徴とする請求項９に記載のＡ／Ｄ変換器。
【請求項１１】
前記複数のコンパレータは、それぞれ負荷容量の大きさが異なっている、
ことを特徴とする請求項９に記載のＡ／Ｄ変換器。
【請求項１２】
前記コンパレータ部は、前記容量型Ｄ／Ａ変換部の出力の電圧を受け取る１つのコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記コンパレータが前記容量型Ｄ／Ａ変換部の出力と比較する参照電圧を制御する、
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項１３】
さらに、
前記容量型Ｄ／Ａ変換部の出力に設けられ、前記ヒストグラム形状判定部からの前記補正信号に従って、前記容量型Ｄ／Ａ変換部の出力の容量値を補正する補正用容量型Ｄ／Ａ変換部を、有する、
ことを特徴とする請求項６に記載のＡ／Ｄ変換器。
【請求項１４】
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換器の校正方法であって、
前記入力電圧として、校正波形を選択し、
前記校正波形をアナログ／デジタル変換してヒストグラムを生成し、
前記生成されたヒストグラムと、予め設けられた基準ヒストグラムとの誤差を算出し、
前記誤差が所定の許容値以下となるように、前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を補正し、
前記誤差が所定の許容値以下となったとき、補正された前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を固定し、前記入力電圧として、外部入力を選択する、
ことを特徴とするＡ／Ｄ変換器の校正方法。
【請求項１５】
前記校正波形は、三角波または正弦波である、
ことを特徴とする請求項１４に記載のＡ／Ｄ変換器の校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、Ａ／Ｄ変換器(アナログ／デジタル変換器：Analog-to-Digital Converter)およびＡ／Ｄ変換器の校正方法に関する。
【背景技術】
【０００２】
近年、Ａ／Ｄ変換器として、比較的簡単な回路構成で実現することができ、ＣＭＯＳプロセスとの整合性が高く、また、比較的安価に製造可能である逐次比較(ＳＡＲ：Successive Approximation Register)型のＡ／Ｄ変換器が注目されている。【０００３】
例えば、ＣＭＯＳプロセスの半導体集積回路において、逐次比較型Ａ／Ｄ変換器を作成する場合、スイッチドキャパシタ技術に基づいた電荷再分配と呼ばれる方式が主流になっている。これは、ＣＭＯＳプロセスにおいては、理想に近いスイッチを実現することが比較的容易なためである。【０００４】
そこで、まず、従来のＡ／Ｄ変換器の一例およびその動作を、図１〜図３を参照して説明する。なお、図１〜図３は、後に示す［従来技術文献］の［非特許文献１］に記載されたもので、逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の一例を示すものである。図１〜図３において、参照符号ＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'はスイッチ、Ｖinはアナログ入力電圧、そして、Ｄoutはデジタル出力(５ビット：ｂ4〜ｂ0)を示す。【０００５】
図１は、従来のＡ／Ｄ変換器の一例を示すブロック図であり、スイッチトキャパシタのアーキテクチャを利用した５ビット電荷再分配式ＳＡＲ ＡＤＣを示すものである。キャパシタは、それぞれバイナリ加重された値(キャパシタンス：Ｃ，Ｃ／２，Ｃ／４，…，Ｃ／２n-1)を有する。【０００６】
ここで、キャパシタンスＣからＣ／２n-1(図１では、Ｃ／１６)という値を持つ最後の２つのキャパシタが全て接続されると、すなわち、ｎ＋１個(図１では、６個)のキャパシタが接続されると、総キャパシタンスは２Ｃになる。【０００７】
また、各キャパシタの接続を制御するスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'は、ｎ＋３個(図１では、８個)設けられ、それぞれＭＯＳトランジスタが使用されている。これらスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'は、補助論理回路を通じて電圧コンパレータが適切なスイッチステアリングを可能にするように制御される。【０００８】
変換プロセスは、サンプルモード、ホールドモード、および、再分配モード(ここで、実際の変換を行う)の３ステップで行われる。図２は、図１のＡ／Ｄ変換器におけるサンプル動作およびホールド動作を説明するための図であり、図２(a)は、サンプル動作(サンプルモード)を示し、図２(b)は、ホールド動作(ホールドモード)を示す。【０００９】
まず、図２(a)に示されるように、サンプルモードでは、スイッチＳＡが閉じられ、スイッチＳＢが入力電圧Ｖin側に切り替えられ、残りのスイッチＳ４〜Ｓ０，Ｓ０'は、共有バスＢに接続される。そして、充電により、総電荷量Ｑin＝−２Ｃ×Ｖinがキャパシタの下部電極上に保存される。【００１０】
次に、図２(b)に示されるように、ホールドモードでは、スイッチＳＡが開かれ、スイッチＳ４〜Ｓ０，Ｓ０'がグラウンドに接続され、その結果、電圧Ｖc＝−Ｖinがコンパレータの入力に印加される。これは、サンプル−ホールド素子がすでに回路に組み込まれていることを意味する。【００１１】
図３は、図１のＡ／Ｄ変換器における変換ステップ動作を説明するための図である。ここで、図３(a)は、最上位ビット(ＭＳＢ：Most Significant Bit、ビット４)の決定を説明するものであり、図３(b)は、ビット４＝１の場合を示し、図３(c)は、ビット４＝０の場合を示す。【００１２】
アナログ入力電圧Ｖinをデジタル信号へ変換する実際のアナログ／デジタル変換(Ａ／Ｄ変換)は、(電荷)再分配モードによって行われ、まず、図３(a)に示す第１の変換ステップにおいて、Ｃ(最も大きなキャパシタ)をスイッチＳ４で基準電圧Ｖrefに接続する。ここで、基準電圧Ｖrefは、Ａ／Ｄ変換器(ＡＤＣ)のフルスケールレンジ(ＦＳＲ)に対応している。【００１３】
キャパシタＣは、グラウンドに接続された残りのキャパシタと共に、１：１の容量分圧器を形成し、コンパレータの入力電圧Ｖcは、−Ｖin＋Ｖref／２になる。ここで、Ｖin＞Ｖref／２の場合は、Ｖc＜０でコンパレータの出力が高レベル『１』になり、最上位ビットＭＳＢ(ビット４)＝１になる。一方、Ｖin＜Ｖref／２の場合は、Ｖc＞０でコンパレータの出力が低レベル『０』になり、ビット４＝０になる。【００１４】
図３(b)および図３(c)に示されるように、第２の変換ステップでは、Ｃ／２をＶrefに接続する。ここで、図３(b)に示されるように、第１の変換ステップでビット４＝１という結果になった場合、スイッチＳ４は再度グラウンドに接続され、Ｃの放電を行う。【００１５】
一方、図３(c)に示されるように、第１の変換ステップでビット４＝０という結果になった場合、Ｖrefに接続されたままになり、その結果、コンパレータの入力電圧Ｖcは、Ｖin＋ビット４−Ｖref／２＋Ｖref／４になる。【００１６】
この電圧を参考にして、異なる電圧分配によりＶinを１／４Ｖrefまたは３／４Ｖrefと比較することにより、最上位ビットの次のビット(ビット３)が得られる。すなわち、スイッチＳ３は、ビット３＝１の場合はグラウンドに接続され、Ｃ／２の放電を行い、一方、ビット３＝０の場合はＶrefに接続されたままになる。【００１７】
そして、全てのビットが生成され、コンパレータの入力電圧Ｖc＝−Ｖin＋ビット４×Ｖref／２＋ビット３×Ｖref／４＋ビット２×Ｖref／８＋ビット１×Ｖref／１６＋ビット０×Ｖref／３２で最終変換ステップが実行されるまで、このプロセスが継続する。【００１８】
なお、図１〜図３に示す逐次比較型Ａ／Ｄ変換器は、シングルエンドの回路であるが、後に詳述するように、本実施例は、差動構成のＡ／Ｄ変換器に対しても同様に適用することができる。【００１９】
ところで、従来、電荷再分配方式の逐次比較型Ａ／Ｄ変換器としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００３−２８３３３６号公報
【非特許文献】
【００２１】
【非特許文献１】Thomas KUGELSTADT, 「電荷再分配式ＳＡＲ−ＡＤＣの動作」, JAJT017 (SLYT176の翻訳版), Texas Instruments Incorporated (日本語版 日本テキサス・インスツルメンツ株式会社), pp.1-4, November 2001、［平成２５年９月６日検索］、インターネット＜ＵＲＬ：http://www.tij.co.jp/jp/lit/an/jajt017/jajt017.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００２２】
前述したように、逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)は、その入力部に容量型デジタル／アナログ(Ｄ／Ａ)変換部が配置され、サンプルモード，ホールドモードおよび電荷再分配モードでスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'を切り替えている。【００２３】
そのため、上位ビットのＡ／Ｄ変換、特に、最上位ビット(ＭＳＢ)のＡ／Ｄ変換を行う場合、容量型Ｄ／Ａ変換部により再分配される電荷量が大きいためセトリングタイムが長くなり、誤判定が生じる虞が高くなる。【００２４】
すなわち、アナログ入力に対応したデジタルコード(符号)の一部が出力されないというミッシングコード(Missing Code)が発生することになる。
【課題を解決するための手段】
【００２５】
一実施形態によれば、入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、ヒストグラム生成記憶部と、制御部と、を有するＡ／Ｄ変換器が提供される。【００２６】
前記ヒストグラム生成記憶部は、前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶する。前記制御部は、前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する。
【発明の効果】
【００２７】
開示のＡ／Ｄ変換器およびＡ／Ｄ変換器の校正方法は、ミッシングコードの発生を低減してアナログ／デジタル変換の精度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来のＡ／Ｄ変換器の一例を示すブロック図である。
【図２】図２は、図１のＡ／Ｄ変換器におけるサンプル動作およびホールド動作を説明するための図である。
【図３】図３は、図１のＡ／Ｄ変換器における変換ステップ動作を説明するための図である。
【図４】図４は、Ａ／Ｄ変換器を適用した信号伝送システムの一例を説明するための図である。
【図５】図５は、Ａ／Ｄ変換器における課題を説明するための図(その１)である。
【図６】図６は、Ａ／Ｄ変換器における課題を説明するための図(その２)である。
【図７】図７は、本実施形態に係るＡ／Ｄ変換器を示すブロック図である。
【図８】図８は、図７に示すＡ／Ｄ変換器におけるヒストグラムの一例を説明するための図である。
【図９】図９は、図７に示すＡ／Ｄ変換器における校正方法の一例を説明するためのフローチャートである。
【図１０】図１０は、Ａ／Ｄ変換器の第１実施例の要部を示すブロック図である。
【図１１】図１１は、Ａ／Ｄ変換器の第２実施例の要部を示すブロック図である。
【図１２】図１２は、Ａ／Ｄ変換器の第３実施例の要部を示すブロック図である。
【図１３】図１３は、Ａ／Ｄ変換器の第４実施例の要部を示すブロック図である。
【図１４】図１４は、Ａ／Ｄ変換器の第５実施例の要部を示すブロック図である。
【図１５】図１５は、図１４に示すＡ／Ｄ変換器の要部におけるコンパレータの例を示す回路図である。
【発明を実施するための形態】
【００２９】
まず、Ａ／Ｄ変換器およびＡ／Ｄ変換器の校正方法の実施例を詳述する前に、Ａ／Ｄ変換器を適用した信号伝送システムの一例、並びに、Ａ／Ｄ変換器における課題を、図４〜図６を参照して説明する。
【００３０】
図４は、Ａ／Ｄ変換器を適用した信号伝送システムの一例を説明するための図である。図４において、参照符号１００は送信回路(Ｔｘ)、２００は伝送線路、そして、３００は受信回路(Ｒｘ)を示す。
【００３１】
ここで、図４に示す信号伝送システムは、例えば、ＣＰＵやメモリなどを搭載した複数の回路基板を相互接続するバックプレーン伝送、或いは、１つの回路基板に搭載された複数の半導体集積回路間の信号伝送に適用される。さらに、図４に示す信号伝送システムは、例えば、１つの半導体集積回路における回路ブロック間の信号伝送にも適用することができる。
【００３２】
図４に示されるように、送信回路１００は、ドライバ１０１を含み、受信回路３００は、Ａ／Ｄ変換器(ＡＤＣ)３０１、デジタルイコライザ３０２およびクロックデータリカバリ(ＣＤＲ：Clock and Data Recovery)回路３０３を含む。
【００３３】
ドライバ１０１は、例えば、入力信号Ｓinを受け取って送信信号(デジタル信号)ＳＳ１を伝送線路２００へ出力する。伝送線路２００は、例えば、複数の回路基板を相互接続する金属配線であり、この伝送線路２００の周波数特性により、送信信号ＳＳ１の波形は、高周波成分が損失して劣化する。すなわち、伝送線路２００から受信回路３００へ入力する信号ＳＳ２は、鈍った波形、換言すると、緩やかに変化するアナログ的な波形になっている。
【００３４】
Ａ／Ｄ変換器３０１は、信号ＳＳ２を受け取ってアナログ／デジタル変換(Ａ／Ｄ変換)を行い、信号ＳＳ３(ドット個所の信号)をデジタルイコライザ３０２へ出力する。デジタルイコライザ３０２は、Ａ／Ｄ変換器３０１からの信号ＳＳ３を受け取り、例えば、伝送線路２００による信号波形の劣化を補償するための等化処理を行ってデータ信号(デジタル信号)ＳＳ４を出力する。
【００３５】
ここで、デジタルイコライザ３０２は、例えば、送信回路１００側に設け、伝送線路２００による信号波形の劣化を打ち消すように、送信信号ＳＳ１を予め処理することもできる。
【００３６】
そして、等化処理されたデータ信号ＳＳ４は、クロックデータリカバリ回路３０３へ入力され、例えば、クロック信号とデータを分離して伝送されたデータを復元し、信号Ｓoutとして出力する。
【００３７】
すなわち、クロックデータリカバリ回路３０３は、等化処理後のデータ信号ＳＳ４からタイミング抽出を行い、Ａ／Ｄ変換器３０１のサンプリングクロックの位相を調整することで適切なタイミングによるサンプリングを行い、正しいデータの復元を可能とする。
【００３８】
これにより、例えば、送信回路１００の入力信号Ｓin(『０１００１０１１…』)は、伝送線路２００を介して、受信回路３００の出力信号Ｓout(『０１００１０１１…』)として伝送される。
【００３９】
なお、例えば、伝送線路２００による波形劣化の程度が小さい場合、或いは、伝送線路２００の周波数特性や送信信号ＳＳ１のビットレート(送信速度)等により、デジタルイコライザ３０２を不要とすることもできる。
【００４０】
ここで、Ａ／Ｄ変換器３０１としては、フラッシュ型，パイプライン型およびＳＡＲ型といった様々なものを適用することができるが、低消費電力という利点から、例えば、ＳＡＲ型Ａ／Ｄ変換器が注目されている。
【００４１】
図５は、Ａ／Ｄ変換器における課題を説明するための図であり、Ａ／Ｄ変換器３０１の入力信号ＳＳ２(実アナログ信号電圧Ｖin)と判定値(デジタル変換したコード)の関係を示す。
【００４２】
ここで、図５において、参照符号ＣＬ１は、実際のアナログ信号電圧(入力電圧)Ｖinの波形を示し、入力電圧Ｖinに対する各変換ステップでのＤ／Ａ変換器出力レベル(コンパレータの入力ノード電圧：図１におけるＶcに対応)の過渡的な応答波形を示す。
【００４３】
また、参照符号ＣＬ２(破線)は、理想的な波形を示す。なお、図５において、縦軸の『０』〜『１５』は、十進数で表したデジタル出力を示し、中央の零は、フルスケールの半分を示し、そして、横軸は、時間を示す。
【００４４】
図５の波形ＣＬ２に示されるように、理想的には立ち上がりおよび立下りが急峻な『０１００…』となるデータ波形を、例えば、図１〜図３を参照して説明したような電荷再分配式ＳＡＲ ＡＤＣ(Ａ／Ｄ変換器３０１)によりＡ／Ｄ変換する場合を考える。
【００４５】
このとき、コンパレータの入力ノード電圧(図１におけるＶcに対応)は、急峻に変化することができず、例えば、コンパレータの入力ノードに接続される容量および抵抗で定まる帯域が有限であるため、セトリング不足が生じる虞がある。
【００４６】
すなわち、セトリングタイムが各変換ステップ時間に比べて十分短くない場合には、正しいデジタル変換値が得られる前に、次の変換ステップ動作が開始されるため、誤判定になる虞がある。これは、容量型Ｄ／Ａ変換部により再分配される電荷量が大きい上位ビットほど影響が大きく、最上位ビット(ＭＳＢ)のＡ／Ｄ変換を行う場合、このような原因での誤判定が生じる虞が高くなる。
【００４７】
さらに、図４を参照して説明したように、送信回路１００からの送信信号ＳＳ１は、例えば、伝送線路２００の周波数特性により高周波成分が損失して劣化し、緩やかに変化するアナログ的な波形(ＳＳ２)になって受信回路３００(Ａ／Ｄ変換器３０１)へ入力する。
【００４８】
そのため、容量型Ｄ／Ａ変換部により再分配される電荷量と相俟って、Ａ／Ｄ変換器３０１により受信信号ＳＳ２を正しくＡ／Ｄ変換して正確なデータ受信を行うのが難しくなっている。
【００４９】
図５は、理想的な最終判定値が『０１００…』となる受信信号ＳＳ２(入力電圧Ｖin)が、実際には最終判定値『００１１…』となった場合を示す。すなわち、図５は、最上位ビット(ＭＳＢ)の次のビット(上位２ビット目)の判定を行う位置Ｐ０において、時間不十分でセトリング不足になり、データ『１』を『０』と誤って判定した場合を示している。
【００５０】
このように、例えば、上位２ビット目で誤判定が生じると、それよりも下位の３ビット目以降では修正することができず、Ａ／Ｄ変換器３０１が高分解能の場合、Ｐ１の間で、『００１１…１１１１』とワイドコード(Wide Code)を出力する。
【００５１】
或いは、例えば、Ａ／Ｄ変換器３０１が高分解能の場合、位置Ｐ２で、『０１００…０ｘｘｘ』〜『０１００…００００』とミッシングコード(Missing Code)を出力する。なお、上述したように、セトリング不足による誤判定は、ＭＳＢ側ほど起こり易く、最下位ビット(ＬＳＢ：Least Significant Bit)側ほど起こり難い。従って、このような誤判定は、コンパレータの入力ノードの電圧変動値が最も大きいＭＳＢを判定するときに最も起こり易い。
【００５２】
図６は、Ａ／Ｄ変換器における課題を説明するための図である。ここで、図６(a)は、Ａ／Ｄ変換器３０１の出力信号ＳＳ３(Ｄout)と実アナログ信号電圧(入力電圧)Ｖin(ＳＳ２)の関係を示し、図６(b)は、密度(発生頻度)とＡ／Ｄ変換器３０１の出力信号ＳＳ３の関係を示す。
【００５３】
すなわち、図６(a)は、例えば、Ａ／Ｄ変換器３０１が図５に示すような特性を有している場合、傾き(ｄＶin／ｄｔ)が一定の入力電圧Ｖinに対して、Ａ／Ｄ変換器３０１の出力デジタルコードＤoutをプロットしたものである。ここで、傾きが一定の入力電圧Ｖinは、例えば、後述する本実施形態の校正波形生成部５が生成する三角波(ＷＦc)に対応する。
【００５４】
図６(a)のＰ３に示されるように、例えば、図５における位置Ｐ０で誤判定が生じると、入力電圧Ｖinの所定範囲に対して、出力コードＤoutが一定になるワイドコード(Wide Code)が観測される。
【００５５】
また、図６(b)のＰ４に示されるように、例えば、図６(a)の場合、Ａ／Ｄ変換器３０１の出力デジタルコードＤoutの発生頻度をプロットすると、出力デジタルコードＤoutにジャンプ個所(コードが存在しない個所：Missing Code)が現れる。
【００５６】
ここで、図６(b)は、後述する図８のヒストグラムＨＧに対応し、Ｐ４で示す隣接する２つのデータ区間でミッシングコード(Missing Code)が生じた場合を示す。なお、Ｐ４で生じたミッシングコードは、例えば、Ｐ４に隣接するデータ区間(図６(b)では、１つ上位ビットのデータ区間)で発生したものとして上乗せされる。
【００５７】
このように、例えば、ＳＡＲ型Ａ／Ｄ変換器では、アナログ入力に対応したデジタルコードの一部が出力されないというミッシングコードが発生して、アナログ／デジタル変換の精度が低下する虞がある。
【００５８】
以下、Ａ／Ｄ変換器およびＡ／Ｄ変換器の校正方法の実施例を、添付図面を参照して詳述する。図７は、本実施形態に係るＡ／Ｄ変換器を示すブロック図である。
【００５９】
図７に示されるように、本実施形態のＡ／Ｄ変換器は、Ａ／Ｄ変換部１、ヒストグラム生成記憶部２、ヒストグラム形状判定部３、動作制御部４、校正波形生成部５、および、入力切り替えスイッチ６を含む。
【００６０】
Ａ／Ｄ変換部１は、後述のように、補正機能を有する逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)に相当し、入力切り替えスイッチ６により選択された入力電圧Ｖinを受け取ってアナログ／デジタル変換(Ａ／Ｄ変換)し、所定ビットの出力Ｄout(ＳＳ３)を出力する。
【００６１】
ここで、校正波形生成部５およびＡ／Ｄ変換部１は、非同期で動作するものとする。具体的に、例えば、ＮビットのＡ／Ｄ変換器に対して、校正波形生成部５およびＡ／Ｄ変換部１の動作周波数をそれぞれＴ０およびＴ１とし、Ｔ１＝Ｔ０＋Ｔ０／２Nとする。このとき、すべての電圧レベルを等しい頻度で、或る所定の時間(２N＊Ｔ１)でサンプル(Ａ／Ｄ変換)することが可能である。
【００６２】
ヒストグラム生成記憶部２は、Ａ／Ｄ変換部１の出力Ｄoutを受け取ってヒストグラム(ＨＧ)を生成して記憶する。ヒストグラム形状判定部３は、ヒストグラム生成記憶部２からヒストグラムＨＧを受け取って形状判定を行い、補正信号Ｓcを生成してＡ／Ｄ変換部１へ出力すると共に、誤差信号Ｓeを生成して動作制御部４へ出力する。
【００６３】
ここで、補正信号Ｓcは、例えば、校正処理時において、出力Ｄoutから得られたヒストグラムＨＧを基準ヒストグラムＨＧＲに近づけるように、Ａ／Ｄ変換部１(コンパレータ部１２)の特性を補正するための信号である。
【００６４】
また、誤差信号Ｓeは、例えば、出力Ｄoutから得られたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差を示す信号であり、この誤差が許容値以下になれば、そのときのＡ／Ｄ変換部１の補正値(コンパレータ部の１２の特性)を保持して校正処理を終了する。
【００６５】
図８は、図７に示すＡ／Ｄ変換器におけるヒストグラムの一例を説明するための図であり、前述した図６(b)に示すヒストグラムに対応する。すなわち、図８に示されるように、ヒストグラムＨＧは、例えば、Ａ／Ｄ変換部１の出力Ｄout(ＳＳ３)のデータ区間を横軸に取り、その出力Ｄoutの各データ区間における密度(発生頻度)を縦軸に取った度数分布図である。
【００６６】
具体的に、例えば、Ａ／Ｄ変換部１の入力電圧Ｖinとして与えられる校正波形生成部５の出力が三角波の場合、すなわち、傾きが一定の電圧波形の場合、ヒストグラムＨＧは、図８のような形状になる。
【００６７】
すなわち、図８に示すヒストグラムＨＧは、Ｐ４で示す隣接する２つのデータ区間でミッシングコード(Missing Code)が生じた場合を示し、Ｐ４で生じたミッシングコードは、１つ上位ビットのデータ区間で発生したものとして上乗せされている。
【００６８】
具体的に、図８に示す例では、Ｐ４で示されるデータ区間で発生したミッシングコードは、１つ上位のビットのデータ区間(Ｐ４の左側)に上乗せされ、発生頻度がほぼ３倍になっている。
【００６９】
なお、ミッシングコードが生じない理想的な場合を示す基準ヒストグラムＨＧＲは、例えば、図８中の破線Ｐ５に示されるように、出力Ｄoutの各データ区間に対して、同じ発生頻度(平均頻度)として観測される。
【００７０】
ヒストグラム生成記憶部２は、例えば、校正処理時に、Ａ／Ｄ変換部１が校正波形生成部５からの三角波ＷＦcをＡ／Ｄ変換した出力Ｄoutからヒストグラム(入力電圧Ｖinの波形に対するヒストグラム)ＨＧを生成して記憶する。
【００７１】
なお、ミッシングコードが生じない理想的な基準ヒストグラムＨＧＲは、ヒストグラム生成記憶部２に予め記憶させてもよいが、例えば、ヒストグラム形状判定部３に持たせ、或いは、外部から与えるようにすることもできる。
【００７２】
ヒストグラム形状判定部３は、例えば、入力電圧波形から生成したヒストグラムＨＧと基準ヒストグラＨＧＲを使用して形状判定を行い、補正信号Ｓcを生成してＡ／Ｄ変換部１へ出力すると共に、誤差信号Ｓeを生成して動作制御部４へ出力する。
【００７３】
ここで、ヒストグラム形状判定部３は、例えば、特定の出力コード(Ｄout)での頻度が極端に大きくまたは小さくならないように、すなわち、出力Ｄoutから得られたヒストグラムＨＧを基準ヒストグラムＨＧＲに近づけるように、補正信号Ｓcを生成する。
【００７４】
具体的に、ヒストグラム形状判定部３は、例えば、各出力コードＤout-iの頻度と、その平均頻度(Ｐ５)の差の絶対値を取り、その最大値が、最も小さくなるように補正信号Ｓｃを発生する。なお、ｉは、０−２n-1とする。
【００７５】
以上において、校正処理時に使用する波形、すなわち、校正波形生成部５からの校正波形ＷＦcは、三角波に限定されるものではなく、正弦波を始めとして他の様々な波形を適用することができる。
【００７６】
例えば、校正波形ＷＦcとして正弦波を適用すると、ヒストグラム形状判定部３は、正弦波を入力電圧ＶinとしたＡ／Ｄ変換部１の出力Ｄoutから生成したヒストグラムＨＧと、正弦波による理想的な基準ヒストグラムＨＧＲを使用して形状判定を行うことになる。
【００７７】
図９は、図７に示すＡ／Ｄ変換器における校正方法の一例を説明するためのフローチャートである。図９に示されるように、ステップＳＴ１において、図７に示すＡ／Ｄ変換器(ＡＤＣ)の校正処理が開始すると、ステップＳＴ２に進み、動作制御部４が内部波形生成に切り替える。
【００７８】
すなわち、ステップＳＴ２において、動作制御部４は、例えば、外部からの校正開始信号を受け取って、校正波形生成部５の出力信号(校正波形)ＷＦcがＡ／Ｄ変換部１へ入力するように、スイッチ６を切り替え制御する。
【００７９】
次に、ステップＳＴ３に進んで、ヒストグラム形状判定部３からＡ／Ｄ変換部１へ出力される補正信号Ｓcの初期値を設定して、ステップＳＴ４に進む。ステップＳＴ４では、例えば、ヒストグラム生成記憶部２が、校正波形ＷＦcに基づいた入力電圧Ｖinのレベル変化によるＡ／Ｄ変換部１の出力ＤoutからヒストグラムＨＧを作成して記憶する。
【００８０】
さらに、ステップＳＴ５に進んで、ヒストグラム生成記憶部２に記憶されたヒストグラムＨＧと基準ヒストグラムＨＧＲの比較(誤差検出)を行う。ここで、ヒストグラム形状判定部３は、記憶された(作成された)ヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差を計算し、誤差信号Ｓeを動作制御部４へ出力する。
【００８１】
そして、ステップＳＴ６に進んで、作成されたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差が所定の許容値以下かどうかを判定する。すなわち、ステップＳＴ６において、動作制御部４は、ヒストグラム形状判定部３からの誤差信号Ｓeにより、誤差が許容値以下になったかどうかを判定する。
【００８２】
ステップＳＴ６において、作成されたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差が許容値以下であると判定すると、ステップＳＴ８に進んで、補正信号Ｓcを固定する。
【００８３】
一方、ステップＳＴ６において、誤差が許容値よりも大きいと判定すると、ステップＳＴ７に進んで補正信号Ｓcを更新してステップＳＴ４に戻り、誤差が許容値以下になったと判定されるまで、同様の処理を繰り返す。
【００８４】
ステップＳＴ８において、補正信号Ｓcを固定すると、ステップＳＴ９に進んで、Ａ／Ｄ変換器の校正処理を終了してステップＳＴ１０に進み、動作制御部４が外部入力に切り替える。
【００８５】
すなわち、ステップＳＴ１０において、動作制御部４は、外部入力ＳＳin(ＳＳ２)がＡ／Ｄ変換部１へ入力するように、スイッチ６を切り替え制御する。そして、ステップＳＴ１１に進んで、Ａ／Ｄ変換器の通常動作を開始する。
【００８６】
このように、本実施形態によれば、例えば、Ａ／Ｄ変換処理におけるセトリング不足による誤判定を防ぐことにより、Ａ／Ｄ変換器に起因したビットエラーレート(ＢＥＲ：Bit Error Rate)の増大を抑制することが可能になる。
【００８７】
図１０は、Ａ／Ｄ変換器の第１実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。図１０に示されるように、第１実施例のＡ／Ｄ変換器におけるＡ／Ｄ変換部１は、容量型Ｄ／Ａ変換部１１，コンパレータ部１２および逐次比較型Ａ／Ｄ変換部(ＳＡＲ部)１３を含む。
【００８８】
ここで、容量型Ｄ／Ａ変換部１１は、例えば、図１〜図３を参照して説明したＳＡＲ ＡＤＣにおける容量型Ｄ／Ａ変換部に対応するが、本実施例では、ビット数，スイッチおよび基準電圧等の構成が異なっている。なお、例えば、図１におけるキャパシタＣおよびＣ／１６は、図１０における３２Ｃおよび１Ｃに相当する。
【００８９】
すなわち、容量型Ｄ／Ａ変換部１１は、それぞれバイナリ加重された値(キャパシタンス：３２Ｃ，１６Ｃ，８Ｃ，…，１Ｃ，１Ｃ)を有するキャパシタおよびスイッチｆＡ，ｆ５〜ｆ０を含む。
【００９０】
そして、スイッチｆＡ，ｆ５〜ｆ０を切り替えることで、各キャパシタの電極と、入力電圧Ｖinおよび各電圧Ｖr，ＧＮＤ，Ｖcmの接続を制御することで、変換プロセス(サンプルモード，ホールドモードおよび再分配モード)を行う。
【００９１】
なお、容量型Ｄ／Ａ変換部１１は、図１０或いは図１に示すものだけでなく、様々な構成のものを適用することができ、また、ＳＡＲ部１３も様々なものを適用することができる。また、容量型Ｄ／Ａ変換部１１およびＳＡＲ部１３は、図１０に示す第１実施例だけでなく、後述する第２〜第５実施例においても、様々なものを適用することが可能である。
【００９２】
図１０に示されるように、第１実施例のＡ／Ｄ変換器において、コンパレータ部１２は、異なる参照電圧Ｖr1〜Ｖr3が一方の入力に印加された３つのコンパレータ１２１〜１２３を含む。ここで、参照電圧Ｖr1〜Ｖr3は、例えば、Ｖr1＞Ｖr2＞Ｖr3の関係を有している。また、各コンパレータ１２１〜１２３の他方の入力には、容量型Ｄ／Ａ変換部１１の出力Ｄoが入力されている。
【００９３】
第１実施例におけるコンパレータ部１２は、異なる特性(比較特性)を有する３つのコンパレータ１２１〜１２３を含み、これら３つのコンパレータ１２１〜１２３の出力を、ヒストグラム形状判定部３からの補正信号Ｓc(選択信号Ｓs)により選択する。選択されたコンパレータの出力は、ＳＡＲ部１３へ入力され、デジタルデータＤout出力される。
【００９４】
すなわち、前述したように、ヒストグラム形状判定部３から出力される選択信号Ｓsにより、出力Ｄoutから得られたヒストグラムＨＧが基準ヒストグラムＨＧＲに近づくようなコンパレータ１２１〜１２３のいずれかの出力が選択される。
【００９５】
本第１実施例において、異なる参照電圧Ｖr1〜Ｖr3と容量型Ｄ／Ａ変換部１１の出力Ｄoが入力された３つのコンパレータ１２１〜１２３から１つのコンパレータの出力を選択するのは、コンパレータによるセトリング不足を避けるためである。
【００９６】
このように、第１実施例のＡ／Ｄ変換器によれば、複数のコンパレータを準備することになるが、選択信号Ｓs(補正信号Ｓc)によるコンパレータの選択は、瞬時に行うことが可能になる。なお、コンパレータの数は３つに限定されないのはもちろんである。
【００９７】
図１１は、Ａ／Ｄ変換器の第２実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。図１１に示されるように、第２実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0としてセレクタ１４の出力が使用されるようになっている。
【００９８】
すなわち、セレクタ１４には、異なるｊ個の閾値電圧Ｖth1〜Ｖthjが入力され、ヒストグラム形状判定部３からの補正信号Ｓc(選択信号Ｓs)により選択された閾値電圧が、コンパレータ１２の参照電圧Ｖr0として印加されるようになっている。
【００９９】
この第２実施例のＡ／Ｄ変換器は、コンパレータ部を１つのコンパレータ１２で形成できるため、回路規模を小さくできるが、セレクタ１４で選択された閾値電圧によるコンパレータ１２の比較動作は、上述した第１実施例よりも遅くなる。そのため、本第２実施例は、例えば、Ａ／Ｄ変換器が設けられた装置の電源投入時等に行う初期化動作(キャリブレーション処理，校正処理)に時間的な余裕がある場合に好ましい。
【０１００】
図１２は、Ａ／Ｄ変換器の第３実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０１】
図１２と図１１の比較から明らかなように、第３実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0としてヒストグラム形状判定部３からの補正信号Ｓcを使用するようになっている。従って、第３実施例のＡ／Ｄ変換器は、上述した第２実施例と同様に、例えば、校正処理に時間的な余裕がある場合に好ましいものである。
【０１０２】
図１３は、Ａ／Ｄ変換器の第４実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０３】
図１３に示されるように、第４実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0は、固定の電圧とされている。そして、容量型Ｄ／Ａ変換部１１の出力Ｄoに対して、ヒストグラム形状判定部３からの補正信号Ｓcにより制御される容量型Ｄ／Ａ変換部１５を設けるようになっている。
【０１０４】
すなわち、第３実施例のＡ／Ｄ変換器は、コンパレータ１２の閾値(参照電圧Ｖr0)を変える代わりに、コンパレータ１２の入力ノード(Ｄo)に対して補正信号Ｓcにより制御される容量型Ｄ／Ａ変換部１５を設けて比較特性の補正を行うようになっている。
【０１０５】
従って、第４実施例のＡ／Ｄ変換器は、単に、コンパレータ１２の入力ノードに容量型Ｄ／Ａ変換部１５を設けるだけでよいため、基本的な動作を妨げることなくＡ／Ｄ変換を行うことができるという長所がある。
【０１０６】
図１４は、Ａ／Ｄ変換器の第５実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０７】
ここで、本第５実施例のＡ／Ｄ変換器は差動構成とされ、容量型Ｄ／Ａ変換部１１は、正論理の入力電圧Ｖin+用容量型Ｄ／Ａ変換部１１１、および、負論理の入力電圧Ｖin-用容量型Ｄ／Ａ変換部１１２を含む。また、コンパレータ部１２は、図１０を参照して説明した第１実施例と同様に、３つのコンパレータ１２１〜１２３を含む。
【０１０８】
なお、それぞれのコンパレータ１２１〜１２３において、一方の入力(＋)は、正論理の入力電圧Ｖin+用容量型Ｄ／Ａ変換部１１１の出力Ｄo+に接続され、他方方の入力(−)は、負論理の入力電圧Ｖin-用容量型Ｄ／Ａ変換部１１２の出力Ｄo-に接続されている。
【０１０９】
図１５は、図１４に示すＡ／Ｄ変換器の要部におけるコンパレータ１２１(１２２および１２３も同様)の例を示す回路図であり、図１５(a)は、トランジスタの個数を変化させ、また、図１５(b)は、可変キャパシタの値を変化させて比較特性を制御している。
【０１１０】
すなわち、図１５(a)に示されるように、コンパレータ１２１は、差動入力ＩＮp，ＩＮn(出力Ｄo+，Ｄo-に対応)を受け取る差動対トランジスタＴrp，Ｔrnと並列に、オフセット電圧制御用トランジスタＴrpc，Ｔrncを設けるようになっている。
【０１１１】
ここで、オフセット電圧制御用トランジスタＴrpc，Ｔrncは、複数個設けられており、各コンパレータ１２１〜１２３により、接続するトランジスタＴrpc，Ｔrncの個数(トランジスタサイズ)を異ならせるようになっている。なお、例えば、トランジスタＴrpcのみを接続して、トランジスタＴrncを遮断するといった差動入力ＩＮp，ＩＮnに対して非対称的な接続により比較特性を異ならせてもよい。
【０１１２】
また、図１５(b)に示されるように、コンパレータ１２１は、差動入力ＩＮp，ＩＮn(出力Ｄo+，Ｄo-に対応)を受け取る差動対トランジスタＴrp，ＴrnのドレインとＧＮＤ(接地電位)間の負荷容量を可変キャパシタＣＶp，ＣＶnにより異ならせてもよい。
【０１１３】
このように、コンパレータ部１２のコンパレータ１２１〜１２３は、それぞれ異なる比較特性を有していればよく、それらコンパレータ１２１〜１２３のいずれかの出力を、選択信号Ｓs(補正信号Ｓc)で選択して、後段のＳＡＲ部１３へ入力する。なお、コンパレータの数は３つに限定されないのは前述した通りである。
【０１１４】
以上の説明において、各実施例のＡ／Ｄ変換器は、シングルエンド構成でも差動構成でも適用することができる。また、アナログ信号をデジタル信号へ変換するビット数を始めとして、校正波形の種類、並びに、Ａ／Ｄ変換部，ヒストグラム生成記憶部，ヒストグラム形状判定部および動作制御部等の構成は、様々に設計することができる。
【０１１５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１１６】
１    Ａ／Ｄ変換部
２    ヒストグラム生成記憶部
３    ヒストグラム形状判定部
４    動作制御部
５    校正波形生成部
６    入力切り替えスイッチ
１１，１５    容量型Ｄ／Ａ変換部
１２    コンパレータ部
１３    逐次比較型Ａ／Ｄ変換部(ＳＡＲ部)
１４    セレクタ
【図１】
2015049720.tif 000003
【図２】
2015049720.tif 000004
【図３】
2015049720.tif 000005
【図４】
2015049720.tif 000006
【図５】
2015049720.tif 000007
【図６】
2015049720.tif 000008
【図７】
2015049720.tif 000009
【図８】
2015049720.tif 000010
【図９】
2015049720.tif 000011
【図１０】
2015049720.tif 000012
【図１１】
2015049720.tif 000013
【図１２】
2015049720.tif 000014
【図１３】
2015049720.tif 000015
【図１４】
2015049720.tif 000016
【図１５】
2015049720.tif 000017
【手続補正書】
【提出日】平成28年1月25日(2016.1.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、Ａ／Ｄ変換器(アナログ／デジタル変換器：Analog-to-Digital Converter)およびＡ／Ｄ変換器の校正方法に関する。
【背景技術】
【０００２】
近年、Ａ／Ｄ変換器として、比較的簡単な回路構成で実現することができ、ＣＭＯＳプロセスとの整合性が高く、また、比較的安価に製造可能である逐次比較(ＳＡＲ：Successive Approximation Register)型のＡ／Ｄ変換器が注目されている。
【０００３】
例えば、ＣＭＯＳプロセスの半導体集積回路において、逐次比較型Ａ／Ｄ変換器を作成する場合、スイッチドキャパシタ技術に基づいた電荷再分配と呼ばれる方式が主流になっている。これは、ＣＭＯＳプロセスにおいては、理想に近いスイッチを実現することが比較的容易なためである。
【０００４】
そこで、まず、従来のＡ／Ｄ変換器の一例およびその動作を、図１〜図３を参照して説明する。なお、図１〜図３は、後に示す［従来技術文献］の［非特許文献１］に記載されたもので、逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)の一例を示すものである。図１〜図３において、参照符号ＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'はスイッチ、Ｖinはアナログ入力電圧、そして、Ｄoutはデジタル出力(５ビット：ｂ4〜ｂ0)を示す。
【０００５】
図１は、従来のＡ／Ｄ変換器の一例を示すブロック図であり、スイッチトキャパシタのアーキテクチャを利用した５ビット電荷再分配式ＳＡＲ ＡＤＣを示すものである。キャパシタは、それぞれバイナリ加重された値(キャパシタンス：Ｃ，Ｃ／２，Ｃ／４，…，Ｃ／２n-1)を有する。
【０００６】
ここで、キャパシタンスＣからＣ／２n-1(図１では、Ｃ／１６)という値を持つ最後の２つのキャパシタが全て接続されると、すなわち、ｎ＋１個(図１では、６個)のキャパシタが接続されると、総キャパシタンスは２Ｃになる。
【０００７】
また、各キャパシタの接続を制御するスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'は、ｎ＋３個(図１では、８個)設けられ、それぞれＭＯＳトランジスタが使用されている。これらスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'は、補助論理回路を通じて電圧コンパレータが適切なスイッチステアリングを可能にするように制御される。
【０００８】
変換プロセスは、サンプルモード、ホールドモード、および、再分配モード(ここで、実際の変換を行う)の３ステップで行われる。図２は、図１のＡ／Ｄ変換器におけるサンプル動作およびホールド動作を説明するための図であり、図２(a)は、サンプル動作(サンプルモード)を示し、図２(b)は、ホールド動作(ホールドモード)を示す。
【０００９】
まず、図２(a)に示されるように、サンプルモードでは、スイッチＳＡが閉じられ、スイッチＳＢが入力電圧Ｖin側に切り替えられ、残りのスイッチＳ４〜Ｓ０，Ｓ０'は、共有バスＢに接続される。そして、充電により、総電荷量Ｑin＝−２Ｃ×Ｖinがキャパシタの下部電極上に保存される。
【００１０】
次に、図２(b)に示されるように、ホールドモードでは、スイッチＳＡが開かれ、スイッチＳ４〜Ｓ０，Ｓ０'がグラウンドに接続され、その結果、電圧Ｖc＝−Ｖinがコンパレータの入力に印加される。これは、サンプル−ホールド素子がすでに回路に組み込まれていることを意味する。
【００１１】
図３は、図１のＡ／Ｄ変換器における変換ステップ動作を説明するための図である。ここで、図３(a)は、最上位ビット(ＭＳＢ：Most Significant Bit、ビット４)の決定を説明するものであり、図３(b)は、ビット４＝１の場合を示し、図３(c)は、ビット４＝０の場合を示す。
【００１２】
アナログ入力電圧Ｖinをデジタル信号へ変換する実際のアナログ／デジタル変換(Ａ／Ｄ変換)は、(電荷)再分配モードによって行われ、まず、図３(a)に示す第１の変換ステップにおいて、Ｃ(最も大きなキャパシタ)をスイッチＳ４で基準電圧Ｖrefに接続する。ここで、基準電圧Ｖrefは、Ａ／Ｄ変換器(ＡＤＣ)のフルスケールレンジ(ＦＳＲ)に対応している。
【００１３】
キャパシタＣは、グラウンドに接続された残りのキャパシタと共に、１：１の容量分圧器を形成し、コンパレータの入力電圧Ｖcは、−Ｖin＋Ｖref／２になる。ここで、Ｖin＞Ｖref／２の場合は、Ｖc＜０でコンパレータの出力が高レベル『１』になり、最上位ビットＭＳＢ(ビット４)＝１になる。一方、Ｖin＜Ｖref／２の場合は、Ｖc＞０でコンパレータの出力が低レベル『０』になり、ビット４＝０になる。
【００１４】
図３(b)および図３(c)に示されるように、第２の変換ステップでは、Ｃ／２をＶrefに接続する。ここで、図３(b)に示されるように、第１の変換ステップでビット４＝１という結果になった場合、スイッチＳ４は再度グラウンドに接続され、Ｃの放電を行う。
【００１５】
一方、図３(c)に示されるように、第１の変換ステップでビット４＝０という結果になった場合、Ｖrefに接続されたままになり、その結果、コンパレータの入力電圧Ｖcは、Ｖin＋ビット４−Ｖref／２＋Ｖref／４になる。
【００１６】
この電圧を参考にして、異なる電圧分配によりＶinを１／４Ｖrefまたは３／４Ｖrefと比較することにより、最上位ビットの次のビット(ビット３)が得られる。すなわち、スイッチＳ３は、ビット３＝１の場合はグラウンドに接続され、Ｃ／２の放電を行い、一方、ビット３＝０の場合はＶrefに接続されたままになる。
【００１７】
そして、全てのビットが生成され、コンパレータの入力電圧Ｖc＝−Ｖin＋ビット４×Ｖref／２＋ビット３×Ｖref／４＋ビット２×Ｖref／８＋ビット１×Ｖref／１６＋ビット０×Ｖref／３２で最終変換ステップが実行されるまで、このプロセスが継続する。
【００１８】
なお、図１〜図３に示す逐次比較型Ａ／Ｄ変換器は、シングルエンドの回路であるが、後に詳述するように、本実施例は、差動構成のＡ／Ｄ変換器に対しても同様に適用することができる。
【００１９】
ところで、従来、電荷再分配方式の逐次比較型Ａ／Ｄ変換器としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００３−２８３３３６号公報
【非特許文献】
【００２１】
【非特許文献１】Thomas KUGELSTADT, 「電荷再分配式ＳＡＲ−ＡＤＣの動作」, JAJT017 (SLYT176の翻訳版), Texas Instruments Incorporated (日本語版 日本テキサス・インスツルメンツ株式会社), pp.1-4, November 2001、［平成２５年９月６日検索］、インターネット＜ＵＲＬ：http://www.tij.co.jp/jp/lit/an/jajt017/jajt017.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００２２】
前述したように、逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)は、その入力部に容量型デジタル／アナログ(Ｄ／Ａ)変換部が配置され、サンプルモード，ホールドモードおよび電荷再分配モードでスイッチＳＡ，ＳＢ，Ｓ４〜Ｓ０，Ｓ０'を切り替えている。
【００２３】
そのため、上位ビットのＡ／Ｄ変換、特に、最上位ビット(ＭＳＢ)のＡ／Ｄ変換を行う場合、容量型Ｄ／Ａ変換部により再分配される電荷量が大きいためセトリングタイムが長くなり、誤判定が生じる虞が高くなる。
【００２４】
すなわち、アナログ入力に対応したデジタルコード(符号)の一部が出力されないというミッシングコード(Missing Code)が発生することになる。
【課題を解決するための手段】
【００２５】
一実施形態によれば、入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、ヒストグラム生成記憶部と、制御部と、を有するＡ／Ｄ変換器が提供される。
【００２６】
前記ヒストグラム生成記憶部は、前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶する。前記制御部は、前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する。
【発明の効果】
【００２７】
開示のＡ／Ｄ変換器およびＡ／Ｄ変換器の校正方法は、ミッシングコードの発生を低減してアナログ／デジタル変換の精度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来のＡ／Ｄ変換器の一例を示すブロック図である。
【図２】図２は、図１のＡ／Ｄ変換器におけるサンプル動作およびホールド動作を説明するための図である。
【図３】図３は、図１のＡ／Ｄ変換器における変換ステップ動作を説明するための図である。
【図４】図４は、Ａ／Ｄ変換器を適用した信号伝送システムの一例を説明するための図である。
【図５】図５は、Ａ／Ｄ変換器における課題を説明するための図(その１)である。
【図６】図６は、Ａ／Ｄ変換器における課題を説明するための図(その２)である。
【図７】図７は、本実施形態に係るＡ／Ｄ変換器を示すブロック図である。
【図８】図８は、図７に示すＡ／Ｄ変換器におけるヒストグラムの一例を説明するための図である。
【図９】図９は、図７に示すＡ／Ｄ変換器における校正方法の一例を説明するためのフローチャートである。
【図１０】図１０は、Ａ／Ｄ変換器の第１実施例の要部を示すブロック図である。
【図１１】図１１は、Ａ／Ｄ変換器の第２実施例の要部を示すブロック図である。
【図１２】図１２は、Ａ／Ｄ変換器の第３実施例の要部を示すブロック図である。
【図１３】図１３は、Ａ／Ｄ変換器の第４実施例の要部を示すブロック図である。
【図１４】図１４は、Ａ／Ｄ変換器の第５実施例の要部を示すブロック図である。
【図１５】図１５は、図１４に示すＡ／Ｄ変換器の要部におけるコンパレータの例を示す回路図である。
【発明を実施するための形態】
【００２９】
まず、Ａ／Ｄ変換器およびＡ／Ｄ変換器の校正方法の実施例を詳述する前に、Ａ／Ｄ変換器を適用した信号伝送システムの一例、並びに、Ａ／Ｄ変換器における課題を、図４〜図６を参照して説明する。
【００３０】
図４は、Ａ／Ｄ変換器を適用した信号伝送システムの一例を説明するための図である。図４において、参照符号１００は送信回路(Ｔｘ)、２００は伝送線路、そして、３００は受信回路(Ｒｘ)を示す。
【００３１】
ここで、図４に示す信号伝送システムは、例えば、ＣＰＵやメモリなどを搭載した複数の回路基板を相互接続するバックプレーン伝送、或いは、１つの回路基板に搭載された複数の半導体集積回路間の信号伝送に適用される。さらに、図４に示す信号伝送システムは、例えば、１つの半導体集積回路における回路ブロック間の信号伝送にも適用することができる。
【００３２】
図４に示されるように、送信回路１００は、ドライバ１０１を含み、受信回路３００は、Ａ／Ｄ変換器(ＡＤＣ)３０１、デジタルイコライザ３０２およびクロックデータリカバリ(ＣＤＲ：Clock and Data Recovery)回路３０３を含む。
【００３３】
ドライバ１０１は、例えば、入力信号Ｓinを受け取って送信信号(デジタル信号)ＳＳ１を伝送線路２００へ出力する。伝送線路２００は、例えば、複数の回路基板を相互接続する金属配線であり、この伝送線路２００の周波数特性により、送信信号ＳＳ１の波形は、高周波成分が損失して劣化する。すなわち、伝送線路２００から受信回路３００へ入力する信号ＳＳ２は、鈍った波形、換言すると、緩やかに変化するアナログ的な波形になっている。
【００３４】
Ａ／Ｄ変換器３０１は、信号ＳＳ２を受け取ってアナログ／デジタル変換(Ａ／Ｄ変換)を行い、信号ＳＳ３(ドット個所の信号)をデジタルイコライザ３０２へ出力する。デジタルイコライザ３０２は、Ａ／Ｄ変換器３０１からの信号ＳＳ３を受け取り、例えば、伝送線路２００による信号波形の劣化を補償するための等化処理を行ってデータ信号(デジタル信号)ＳＳ４を出力する。
【００３５】
ここで、デジタルイコライザ３０２は、例えば、送信回路１００側に設け、伝送線路２００による信号波形の劣化を打ち消すように、送信信号ＳＳ１を予め処理することもできる。
【００３６】
そして、等化処理されたデータ信号ＳＳ４は、クロックデータリカバリ回路３０３へ入力され、例えば、クロック信号とデータを分離して伝送されたデータを復元し、信号Ｓoutとして出力する。
【００３７】
すなわち、クロックデータリカバリ回路３０３は、等化処理後のデータ信号ＳＳ４からタイミング抽出を行い、Ａ／Ｄ変換器３０１のサンプリングクロックの位相を調整することで適切なタイミングによるサンプリングを行い、正しいデータの復元を可能とする。
【００３８】
これにより、例えば、送信回路１００の入力信号Ｓin(『０１００１０１１…』)は、伝送線路２００を介して、受信回路３００の出力信号Ｓout(『０１００１０１１…』)として伝送される。
【００３９】
なお、例えば、伝送線路２００による波形劣化の程度が小さい場合、或いは、伝送線路２００の周波数特性や送信信号ＳＳ１のビットレート(送信速度)等により、デジタルイコライザ３０２を不要とすることもできる。
【００４０】
ここで、Ａ／Ｄ変換器３０１としては、フラッシュ型，パイプライン型およびＳＡＲ型といった様々なものを適用することができるが、低消費電力という利点から、例えば、ＳＡＲ型Ａ／Ｄ変換器が注目されている。
【００４１】
図５は、Ａ／Ｄ変換器における課題を説明するための図であり、Ａ／Ｄ変換器３０１の入力信号ＳＳ２(実アナログ信号電圧Ｖin)と判定値(デジタル変換したコード)の関係を示す。
【００４２】
ここで、図５において、参照符号ＣＬ１は、実際のアナログ信号電圧(入力電圧)Ｖinの波形を示し、入力電圧Ｖinに対する各変換ステップでのＤ／Ａ変換器出力レベル(コンパレータの入力ノード電圧：図１におけるＶcに対応)の過渡的な応答波形を示す。
【００４３】
また、参照符号ＣＬ２(破線)は、理想的な波形を示す。なお、図５において、縦軸の『０』〜『１５』は、十進数で表したデジタル出力を示し、中央の零は、フルスケールの半分を示し、そして、横軸は、時間を示す。
【００４４】
図５の波形ＣＬ２に示されるように、理想的には立ち上がりおよび立下りが急峻な『０１００…』となるデータ波形を、例えば、図１〜図３を参照して説明したような電荷再分配式ＳＡＲ ＡＤＣ(Ａ／Ｄ変換器３０１)によりＡ／Ｄ変換する場合を考える。
【００４５】
このとき、コンパレータの入力ノード電圧(図１におけるＶcに対応)は、急峻に変化することができず、例えば、コンパレータの入力ノードに接続される容量および抵抗で定まる帯域が有限であるため、セトリング不足が生じる虞がある。
【００４６】
すなわち、セトリングタイムが各変換ステップ時間に比べて十分短くない場合には、正しいデジタル変換値が得られる前に、次の変換ステップ動作が開始されるため、誤判定になる虞がある。これは、容量型Ｄ／Ａ変換部により再分配される電荷量が大きい上位ビットほど影響が大きく、最上位ビット(ＭＳＢ)のＡ／Ｄ変換を行う場合、このような原因での誤判定が生じる虞が高くなる。
【００４７】
さらに、図４を参照して説明したように、送信回路１００からの送信信号ＳＳ１は、例えば、伝送線路２００の周波数特性により高周波成分が損失して劣化し、緩やかに変化するアナログ的な波形(ＳＳ２)になって受信回路３００(Ａ／Ｄ変換器３０１)へ入力する。
【００４８】
そのため、容量型Ｄ／Ａ変換部により再分配される電荷量と相俟って、Ａ／Ｄ変換器３０１により受信信号ＳＳ２を正しくＡ／Ｄ変換して正確なデータ受信を行うのが難しくなっている。
【００４９】
図５は、理想的な最終判定値が『０１００…』となる受信信号ＳＳ２(入力電圧Ｖin)が、実際には最終判定値『００１１…』となった場合を示す。すなわち、図５は、最上位ビット(ＭＳＢ)の次のビット(上位２ビット目)の判定を行う位置Ｐ０において、時間不十分でセトリング不足になり、データ『１』を『０』と誤って判定した場合を示している。
【００５０】
このように、例えば、上位２ビット目で誤判定が生じると、それよりも下位の３ビット目以降では修正することができず、Ａ／Ｄ変換器３０１が高分解能の場合、Ｐ１の間で、『００１１…１１１１』とワイドコード(Wide Code)を出力する。
【００５１】
或いは、例えば、Ａ／Ｄ変換器３０１が高分解能の場合、位置Ｐ２で、『０１００…０ｘｘｘ』〜『０１００…００００』とミッシングコード(Missing Code)を出力する。なお、上述したように、セトリング不足による誤判定は、ＭＳＢ側ほど起こり易く、最下位ビット(ＬＳＢ：Least Significant Bit)側ほど起こり難い。従って、このような誤判定は、コンパレータの入力ノードの電圧変動値が最も大きいＭＳＢを判定するときに最も起こり易い。
【００５２】
図６は、Ａ／Ｄ変換器における課題を説明するための図である。ここで、図６(a)は、Ａ／Ｄ変換器３０１の出力信号ＳＳ３(Ｄout)と実アナログ信号電圧(入力電圧)Ｖin(ＳＳ２)の関係を示し、図６(b)は、密度(発生頻度)とＡ／Ｄ変換器３０１の出力信号ＳＳ３の関係を示す。
【００５３】
すなわち、図６(a)は、例えば、Ａ／Ｄ変換器３０１が図５に示すような特性を有している場合、傾き(ｄＶin／ｄｔ)が一定の入力電圧Ｖinに対して、Ａ／Ｄ変換器３０１の出力デジタルコードＤoutをプロットしたものである。ここで、傾きが一定の入力電圧Ｖinは、例えば、後述する本実施形態の校正波形生成部５が生成する三角波(ＷＦc)に対応する。
【００５４】
図６(a)のＰ３に示されるように、例えば、図５における位置Ｐ０で誤判定が生じると、入力電圧Ｖinの所定範囲に対して、出力コードＤoutが一定になるワイドコード(Wide Code)が観測される。
【００５５】
また、図６(b)のＰ４に示されるように、例えば、図６(a)の場合、Ａ／Ｄ変換器３０１の出力デジタルコードＤoutの発生頻度をプロットすると、出力デジタルコードＤoutにジャンプ個所(コードが存在しない個所：Missing Code)が現れる。
【００５６】
ここで、図６(b)は、後述する図８のヒストグラムＨＧに対応し、Ｐ４で示す隣接する２つのデータ区間でミッシングコード(Missing Code)が生じた場合を示す。なお、Ｐ４で生じたミッシングコードは、例えば、Ｐ４に隣接するデータ区間(図６(b)では、１つ上位ビットのデータ区間)で発生したものとして上乗せされる。
【００５７】
このように、例えば、ＳＡＲ型Ａ／Ｄ変換器では、アナログ入力に対応したデジタルコードの一部が出力されないというミッシングコードが発生して、アナログ／デジタル変換の精度が低下する虞がある。
【００５８】
以下、Ａ／Ｄ変換器およびＡ／Ｄ変換器の校正方法の実施例を、添付図面を参照して詳述する。図７は、本実施形態に係るＡ／Ｄ変換器を示すブロック図である。
【００５９】
図７に示されるように、本実施形態のＡ／Ｄ変換器は、Ａ／Ｄ変換部１、ヒストグラム生成記憶部２、ヒストグラム形状判定部３、動作制御部４、校正波形生成部５、および、入力切り替えスイッチ６を含む。
【００６０】
Ａ／Ｄ変換部１は、後述のように、補正機能を有する逐次比較型Ａ／Ｄ変換器(ＳＡＲ ＡＤＣ)に相当し、入力切り替えスイッチ６により選択された入力電圧Ｖinを受け取ってアナログ／デジタル変換(Ａ／Ｄ変換)し、所定ビットの出力Ｄout(ＳＳ３)を出力する。
【００６１】
ここで、校正波形生成部５およびＡ／Ｄ変換部１は、非同期で動作するものとする。具体的に、例えば、ＮビットのＡ／Ｄ変換器に対して、校正波形生成部５およびＡ／Ｄ変換部１の動作周波数をそれぞれＴ０およびＴ１とし、Ｔ１＝Ｔ０＋Ｔ０／２Nとする。このとき、すべての電圧レベルを等しい頻度で、或る所定の時間(２N＊Ｔ１)でサンプル(Ａ／Ｄ変換)することが可能である。
【００６２】
ヒストグラム生成記憶部２は、Ａ／Ｄ変換部１の出力Ｄoutを受け取ってヒストグラム(ＨＧ)を生成して記憶する。ヒストグラム形状判定部３は、ヒストグラム生成記憶部２からヒストグラムＨＧを受け取って形状判定を行い、補正信号Ｓcを生成してＡ／Ｄ変換部１へ出力すると共に、誤差信号Ｓeを生成して動作制御部４へ出力する。
【００６３】
ここで、補正信号Ｓcは、例えば、校正処理時において、出力Ｄoutから得られたヒストグラムＨＧを基準ヒストグラムＨＧＲに近づけるように、Ａ／Ｄ変換部１(コンパレータ部１２)の特性を補正するための信号である。
【００６４】
また、誤差信号Ｓeは、例えば、出力Ｄoutから得られたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差を示す信号であり、この誤差が許容値以下になれば、そのときのＡ／Ｄ変換部１の補正値(コンパレータ部の１２の特性)を保持して校正処理を終了する。
【００６５】
図８は、図７に示すＡ／Ｄ変換器におけるヒストグラムの一例を説明するための図であり、前述した図６(b)に示すヒストグラムに対応する。すなわち、図８に示されるように、ヒストグラムＨＧは、例えば、Ａ／Ｄ変換部１の出力Ｄout(ＳＳ３)のデータ区間を横軸に取り、その出力Ｄoutの各データ区間における密度(発生頻度)を縦軸に取った度数分布図である。
【００６６】
具体的に、例えば、Ａ／Ｄ変換部１の入力電圧Ｖinとして与えられる校正波形生成部５の出力が三角波の場合、すなわち、傾きが一定の電圧波形の場合、ヒストグラムＨＧは、図８のような形状になる。
【００６７】
すなわち、図８に示すヒストグラムＨＧは、Ｐ４で示す隣接する２つのデータ区間でミッシングコード(Missing Code)が生じた場合を示し、Ｐ４で生じたミッシングコードは、１つ上位ビットのデータ区間で発生したものとして上乗せされている。
【００６８】
具体的に、図８に示す例では、Ｐ４で示されるデータ区間で発生したミッシングコードは、１つ上位のビットのデータ区間(Ｐ４の左側)に上乗せされ、発生頻度がほぼ３倍になっている。
【００６９】
なお、ミッシングコードが生じない理想的な場合を示す基準ヒストグラムＨＧＲは、例えば、図８中の破線Ｐ５に示されるように、出力Ｄoutの各データ区間に対して、同じ発生頻度(平均頻度)として観測される。
【００７０】
ヒストグラム生成記憶部２は、例えば、校正処理時に、Ａ／Ｄ変換部１が校正波形生成部５からの三角波ＷＦcをＡ／Ｄ変換した出力Ｄoutからヒストグラム(入力電圧Ｖinの波形に対するヒストグラム)ＨＧを生成して記憶する。
【００７１】
なお、ミッシングコードが生じない理想的な基準ヒストグラムＨＧＲは、ヒストグラム生成記憶部２に予め記憶させてもよいが、例えば、ヒストグラム形状判定部３に持たせ、或いは、外部から与えるようにすることもできる。
【００７２】
ヒストグラム形状判定部３は、例えば、入力電圧波形から生成したヒストグラムＨＧと基準ヒストグラムＨＧＲを使用して形状判定を行い、補正信号Ｓcを生成してＡ／Ｄ変換部１へ出力すると共に、誤差信号Ｓeを生成して動作制御部４へ出力する。
【００７３】
ここで、ヒストグラム形状判定部３は、例えば、特定の出力コード(Ｄout)での頻度が極端に大きくまたは小さくならないように、すなわち、出力Ｄoutから得られたヒストグラムＨＧを基準ヒストグラムＨＧＲに近づけるように、補正信号Ｓcを生成する。
【００７４】
具体的に、ヒストグラム形状判定部３は、例えば、各出力コードＤout-iの頻度と、その平均頻度(Ｐ５)の差の絶対値を取り、その最大値が、最も小さくなるように補正信号Ｓｃを発生する。なお、ｉは、０−２n-1とする。
【００７５】
以上において、校正処理時に使用する波形、すなわち、校正波形生成部５からの校正波形ＷＦcは、三角波に限定されるものではなく、正弦波を始めとして他の様々な波形を適用することができる。
【００７６】
例えば、校正波形ＷＦcとして正弦波を適用すると、ヒストグラム形状判定部３は、正弦波を入力電圧ＶinとしたＡ／Ｄ変換部１の出力Ｄoutから生成したヒストグラムＨＧと、正弦波による理想的な基準ヒストグラムＨＧＲを使用して形状判定を行うことになる。
【００７７】
図９は、図７に示すＡ／Ｄ変換器における校正方法の一例を説明するためのフローチャートである。図９に示されるように、ステップＳＴ１において、図７に示すＡ／Ｄ変換器(ＡＤＣ)の校正処理が開始すると、ステップＳＴ２に進み、動作制御部４が内部波形生成に切り替える。
【００７８】
すなわち、ステップＳＴ２において、動作制御部４は、例えば、外部からの校正開始信号を受け取って、校正波形生成部５の出力信号(校正波形)ＷＦcがＡ／Ｄ変換部１へ入力するように、スイッチ６を切り替え制御する。
【００７９】
次に、ステップＳＴ３に進んで、ヒストグラム形状判定部３からＡ／Ｄ変換部１へ出力される補正信号Ｓcの初期値を設定して、ステップＳＴ４に進む。ステップＳＴ４では、例えば、ヒストグラム生成記憶部２が、校正波形ＷＦcに基づいた入力電圧Ｖinのレベル変化によるＡ／Ｄ変換部１の出力ＤoutからヒストグラムＨＧを作成して記憶する。
【００８０】
さらに、ステップＳＴ５に進んで、ヒストグラム生成記憶部２に記憶されたヒストグラムＨＧと基準ヒストグラムＨＧＲの比較(誤差検出)を行う。ここで、ヒストグラム形状判定部３は、記憶された(作成された)ヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差を計算し、誤差信号Ｓeを動作制御部４へ出力する。
【００８１】
そして、ステップＳＴ６に進んで、作成されたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差が所定の許容値以下かどうかを判定する。すなわち、ステップＳＴ６において、動作制御部４は、ヒストグラム形状判定部３からの誤差信号Ｓeにより、誤差が許容値以下になったかどうかを判定する。
【００８２】
ステップＳＴ６において、作成されたヒストグラムＨＧと基準ヒストグラムＨＧＲの誤差が許容値以下であると判定すると、ステップＳＴ８に進んで、補正信号Ｓcを固定する。
【００８３】
一方、ステップＳＴ６において、誤差が許容値よりも大きいと判定すると、ステップＳＴ７に進んで補正信号Ｓcを更新してステップＳＴ４に戻り、誤差が許容値以下になったと判定されるまで、同様の処理を繰り返す。
【００８４】
ステップＳＴ８において、補正信号Ｓcを固定すると、ステップＳＴ９に進んで、Ａ／Ｄ変換器の校正処理を終了してステップＳＴ１０に進み、動作制御部４が外部入力に切り替える。
【００８５】
すなわち、ステップＳＴ１０において、動作制御部４は、外部入力ＳＳin(ＳＳ２)がＡ／Ｄ変換部１へ入力するように、スイッチ６を切り替え制御する。そして、ステップＳＴ１１に進んで、Ａ／Ｄ変換器の通常動作を開始する。
【００８６】
このように、本実施形態によれば、例えば、Ａ／Ｄ変換処理におけるセトリング不足による誤判定を防ぐことにより、Ａ／Ｄ変換器に起因したビットエラーレート(ＢＥＲ：Bit Error Rate)の増大を抑制することが可能になる。
【００８７】
図１０は、Ａ／Ｄ変換器の第１実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。図１０に示されるように、第１実施例のＡ／Ｄ変換器におけるＡ／Ｄ変換部１は、容量型Ｄ／Ａ変換部１１，コンパレータ部１２および逐次比較型Ａ／Ｄ変換部(ＳＡＲ部)１３を含む。
【００８８】
ここで、容量型Ｄ／Ａ変換部１１は、例えば、図１〜図３を参照して説明したＳＡＲ ＡＤＣにおける容量型Ｄ／Ａ変換部に対応するが、本実施例では、ビット数，スイッチおよび基準電圧等の構成が異なっている。なお、例えば、図１におけるキャパシタＣおよびＣ／１６は、図１０における３２Ｃおよび１Ｃに相当する。
【００８９】
すなわち、容量型Ｄ／Ａ変換部１１は、それぞれバイナリ加重された値(キャパシタンス：３２Ｃ，１６Ｃ，８Ｃ，…，１Ｃ，１Ｃ)を有するキャパシタおよびスイッチｆＡ，ｆ５〜ｆ０を含む。
【００９０】
そして、スイッチｆＡ，ｆ５〜ｆ０を切り替えることで、各キャパシタの電極と、入力電圧Ｖinおよび各電圧Ｖr，ＧＮＤ，Ｖcmの接続を制御することで、変換プロセス(サンプルモード，ホールドモードおよび再分配モード)を行う。
【００９１】
なお、容量型Ｄ／Ａ変換部１１は、図１０或いは図１に示すものだけでなく、様々な構成のものを適用することができ、また、ＳＡＲ部１３も様々なものを適用することができる。また、容量型Ｄ／Ａ変換部１１およびＳＡＲ部１３は、図１０に示す第１実施例だけでなく、後述する第２〜第５実施例においても、様々なものを適用することが可能である。
【００９２】
図１０に示されるように、第１実施例のＡ／Ｄ変換器において、コンパレータ部１２は、異なる参照電圧Ｖr1〜Ｖr3が一方の入力に印加された３つのコンパレータ１２１〜１２３を含む。ここで、参照電圧Ｖr1〜Ｖr3は、例えば、Ｖr1＞Ｖr2＞Ｖr3の関係を有している。また、各コンパレータ１２１〜１２３の他方の入力には、容量型Ｄ／Ａ変換部１１の出力Ｄoが入力されている。
【００９３】
第１実施例におけるコンパレータ部１２は、異なる特性(比較特性)を有する３つのコンパレータ１２１〜１２３を含み、これら３つのコンパレータ１２１〜１２３の出力を、ヒストグラム形状判定部３からの補正信号Ｓc(選択信号Ｓs)により選択する。選択されたコンパレータの出力は、ＳＡＲ部１３へ入力され、デジタルデータＤout出力される。
【００９４】
すなわち、前述したように、ヒストグラム形状判定部３から出力される選択信号Ｓsにより、出力Ｄoutから得られたヒストグラムＨＧが基準ヒストグラムＨＧＲに近づくようなコンパレータ１２１〜１２３のいずれかの出力が選択される。
【００９５】
本第１実施例において、異なる参照電圧Ｖr1〜Ｖr3と容量型Ｄ／Ａ変換部１１の出力Ｄoが入力された３つのコンパレータ１２１〜１２３から１つのコンパレータの出力を選択するのは、コンパレータによるセトリング不足を避けるためである。
【００９６】
このように、第１実施例のＡ／Ｄ変換器によれば、複数のコンパレータを準備することになるが、選択信号Ｓs(補正信号Ｓc)によるコンパレータの選択は、瞬時に行うことが可能になる。なお、コンパレータの数は３つに限定されないのはもちろんである。
【００９７】
図１１は、Ａ／Ｄ変換器の第２実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。図１１に示されるように、第２実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0としてセレクタ１４の出力が使用されるようになっている。
【００９８】
すなわち、セレクタ１４には、異なるｊ個の閾値電圧Ｖth1〜Ｖthjが入力され、ヒストグラム形状判定部３からの補正信号Ｓc(選択信号Ｓs)により選択された閾値電圧が、コンパレータ１２の参照電圧Ｖr0として印加されるようになっている。
【００９９】
この第２実施例のＡ／Ｄ変換器は、コンパレータ部を１つのコンパレータ１２で形成できるため、回路規模を小さくできるが、セレクタ１４で選択された閾値電圧によるコンパレータ１２の比較動作は、上述した第１実施例よりも遅くなる。そのため、本第２実施例は、例えば、Ａ／Ｄ変換器が設けられた装置の電源投入時等に行う初期化動作(キャリブレーション処理，校正処理)に時間的な余裕がある場合に好ましい。
【０１００】
図１２は、Ａ／Ｄ変換器の第３実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０１】
図１２と図１１の比較から明らかなように、第３実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0としてヒストグラム形状判定部３からの補正信号Ｓcを使用するようになっている。従って、第３実施例のＡ／Ｄ変換器は、上述した第２実施例と同様に、例えば、校正処理に時間的な余裕がある場合に好ましいものである。
【０１０２】
図１３は、Ａ／Ｄ変換器の第４実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０３】
図１３に示されるように、第４実施例のＡ／Ｄ変換器において、コンパレータ部は、１つのコンパレータ１２で形成され、そのコンパレータ１２の参照電圧Ｖr0は、固定の電圧とされている。そして、容量型Ｄ／Ａ変換部１１の出力Ｄoに対して、ヒストグラム形状判定部３からの補正信号Ｓcにより制御される容量型Ｄ／Ａ変換部１５を設けるようになっている。
【０１０４】
すなわち、第３実施例のＡ／Ｄ変換器は、コンパレータ１２の閾値(参照電圧Ｖr0)を変える代わりに、コンパレータ１２の入力ノード(Ｄo)に対して補正信号Ｓcにより制御される容量型Ｄ／Ａ変換部１５を設けて比較特性の補正を行うようになっている。
【０１０５】
従って、第４実施例のＡ／Ｄ変換器は、単に、コンパレータ１２の入力ノードに容量型Ｄ／Ａ変換部１５を設けるだけでよいため、基本的な動作を妨げることなくＡ／Ｄ変換を行うことができるという長所がある。
【０１０６】
図１４は、Ａ／Ｄ変換器の第５実施例の要部を示すブロック図であり、図７におけるＡ／Ｄ変換部１を示すものである。
【０１０７】
ここで、本第５実施例のＡ／Ｄ変換器は差動構成とされ、容量型Ｄ／Ａ変換部１１は、正論理の入力電圧Ｖin+用容量型Ｄ／Ａ変換部１１１、および、負論理の入力電圧Ｖin-用容量型Ｄ／Ａ変換部１１２を含む。また、コンパレータ部１２は、図１０を参照して説明した第１実施例と同様に、３つのコンパレータ１２１〜１２３を含む。
【０１０８】
なお、それぞれのコンパレータ１２１〜１２３において、一方の入力(＋)は、正論理の入力電圧Ｖin+用容量型Ｄ／Ａ変換部１１１の出力Ｄo+に接続され、他方の入力(−)は、負論理の入力電圧Ｖin-用容量型Ｄ／Ａ変換部１１２の出力Ｄo-に接続されている。
【０１０９】
図１５は、図１４に示すＡ／Ｄ変換器の要部におけるコンパレータ１２１(１２２および１２３も同様)の例を示す回路図であり、図１５(a)は、トランジスタの個数を変化させ、また、図１５(b)は、可変キャパシタの値を変化させて比較特性を制御している。
【０１１０】
すなわち、図１５(a)に示されるように、コンパレータ１２１は、差動入力ＩＮp，ＩＮn(出力Ｄo+，Ｄo-に対応)を受け取る差動対トランジスタＴrp，Ｔrnと並列に、オフセット電圧制御用トランジスタＴrpc，Ｔrncを設けるようになっている。
【０１１１】
ここで、オフセット電圧制御用トランジスタＴrpc，Ｔrncは、複数個設けられており、各コンパレータ１２１〜１２３により、接続するトランジスタＴrpc，Ｔrncの個数(トランジスタサイズ)を異ならせるようになっている。なお、例えば、トランジスタＴrpcのみを接続して、トランジスタＴrncを遮断するといった差動入力ＩＮp，ＩＮnに対して非対称的な接続により比較特性を異ならせてもよい。
【０１１２】
また、図１５(b)に示されるように、コンパレータ１２１は、差動入力ＩＮp，ＩＮn(出力Ｄo+，Ｄo-に対応)を受け取る差動対トランジスタＴrp，ＴrnのドレインとＧＮＤ(接地電位)間の負荷容量を可変キャパシタＣＶp，ＣＶnにより異ならせてもよい。
【０１１３】
このように、コンパレータ部１２のコンパレータ１２１〜１２３は、それぞれ異なる比較特性を有していればよく、それらコンパレータ１２１〜１２３のいずれかの出力を、選択信号Ｓs(補正信号Ｓc)で選択して、後段のＳＡＲ部１３へ入力する。なお、コンパレータの数は３つに限定されないのは前述した通りである。
【０１１４】
以上の説明において、各実施例のＡ／Ｄ変換器は、シングルエンド構成でも差動構成でも適用することができる。また、アナログ信号をデジタル信号へ変換するビット数を始めとして、校正波形の種類、並びに、Ａ／Ｄ変換部，ヒストグラム生成記憶部，ヒストグラム形状判定部および動作制御部等の構成は、様々に設計することができる。
【０１１５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１１６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、
前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶するヒストグラム生成記憶部と、
前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する制御部と、を有する、
ことを特徴とするＡ／Ｄ変換器。
【０１１７】
（付記２）
前記制御部は、
前記ヒストグラム生成記憶部に記憶されたヒストグラムを読み出して形状判定を行い、予め設定された基準ヒストグラムとの誤差信号を出力すると共に、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を補正する補正信号を出力するヒストグラム形状判定部と、
前記誤差信号を受け取って校正動作を制御する動作制御部と、を含む、
ことを特徴とする付記１に記載のＡ／Ｄ変換器。
【０１１８】
（付記３）
さらに、
校正波形を生成する校正波形生成部と、
前記入力電圧として、前記校正波形または外部入力を選択する入力切り替えスイッチと、を有する、
ことを特徴とする付記２に記載のＡ／Ｄ変換器。
【０１１９】
（付記４）
前記動作制御部は、
前記誤差信号に従って、前記ヒストグラム生成記憶部，前記校正波形生成部および前記入力切り替えスイッチを制御する、
ことを特徴とする付記３に記載のＡ／Ｄ変換器。
【０１２０】
（付記５）
前記校正波形は、三角波または正弦波である、
ことを特徴とする付記３または付記４に記載のＡ／Ｄ変換器。
【０１２１】
（付記６）
前記Ａ／Ｄ変換部は、
前記入力電圧を受け取り、複数のキャパシタおよびスイッチを切り替えてデジタル／アナログ変換を行う容量型Ｄ／Ａ変換部と、
前記容量型Ｄ／Ａ変換部の出力の電圧を比較するコンパレータ部と、
前記コンパレータ部の比較結果に基づいて、前記デジタルデータを出力する逐次比較型Ａ／Ｄ変換部と、を有する、
ことを特徴とする付記２乃至付記５のいずれか１項に記載のＡ／Ｄ変換器。
【０１２２】
（付記７）
前記コンパレータ部は、それぞれが前記容量型Ｄ／Ａ変換部の出力の電圧を受け取り、異なる比較特性を有する複数のコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１２３】
（付記８）
前記複数のコンパレータは、それぞれ参照電圧が異なっている、
ことを特徴とする付記７に記載のＡ／Ｄ変換器。
【０１２４】
（付記９）
前記Ａ／Ｄ変換器は、差動構成であり、
前記容量型Ｄ／Ａ変換部は、正論理用容量型Ｄ／Ａ変換部および負論理用容量型Ｄ／Ａ変換部を含み、
前記複数のコンパレータは、それぞれ前記正論理用容量型Ｄ／Ａ変換部の出力および前記負論理用容量型Ｄ／Ａ変換部の出力を受け取り、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１２５】
（付記１０）
前記複数のコンパレータは、それぞれオフセット電圧が異なっている、
ことを特徴とする付記９に記載のＡ／Ｄ変換器。
【０１２６】
（付記１１）
前記複数のコンパレータは、それぞれ負荷容量の大きさが異なっている、
ことを特徴とする付記９に記載のＡ／Ｄ変換器。
【０１２７】
（付記１２）
前記コンパレータ部は、前記容量型Ｄ／Ａ変換部の出力の電圧を受け取る１つのコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記コンパレータが前記容量型Ｄ／Ａ変換部の出力と比較する参照電圧を制御する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１２８】
（付記１３）
さらに、
前記容量型Ｄ／Ａ変換部の出力に設けられ、前記ヒストグラム形状判定部からの前記補正信号に従って、前記容量型Ｄ／Ａ変換部の出力の容量値を補正する補正用容量型Ｄ／Ａ変換部を、有する、
ことを特徴とする付記６に記載のＡ／Ｄ変換器。
【０１２９】
（付記１４）
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換器の校正方法であって、
前記入力電圧として、校正波形を選択し、
前記校正波形をアナログ／デジタル変換してヒストグラムを生成し、
前記生成されたヒストグラムと、予め設けられた基準ヒストグラムとの誤差を算出し、
前記誤差が所定の許容値以下となるように、前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を補正し、
前記誤差が所定の許容値以下となったとき、補正された前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を固定し、前記入力電圧として、外部入力を選択する、
ことを特徴とするＡ／Ｄ変換器の校正方法。
【０１３０】
（付記１５）
前記校正波形は、三角波または正弦波である、
ことを特徴とする付記１４に記載のＡ／Ｄ変換器の校正方法。
【符号の説明】
【０１３１】
１    Ａ／Ｄ変換部
２    ヒストグラム生成記憶部
３    ヒストグラム形状判定部
４    動作制御部
５    校正波形生成部
６    入力切り替えスイッチ
１１，１５    容量型Ｄ／Ａ変換部
１２    コンパレータ部
１３    逐次比較型Ａ／Ｄ変換部(ＳＡＲ部)
１４    セレクタ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換部と、
前記デジタルデータを受け取り、前記入力電圧の波形に対するヒストグラムを生成して記憶するヒストグラム生成記憶部と、
前記ヒストグラム生成記憶部に記憶されたヒストグラムに基づいて、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を制御する制御部と、を有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
前記制御部は、
前記ヒストグラム生成記憶部に記憶されたヒストグラムを読み出して形状判定を行い、予め設定された基準ヒストグラムとの誤差信号を出力すると共に、前記Ａ／Ｄ変換部におけるアナログ／デジタル変換の特性を補正する補正信号を出力するヒストグラム形状判定部と、
前記誤差信号を受け取って校正動作を制御する動作制御部と、を含む、
ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
さらに、
校正波形を生成する校正波形生成部と、
前記入力電圧として、前記校正波形または外部入力を選択する入力切り替えスイッチと、を有する、
ことを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記動作制御部は、
前記誤差信号に従って、前記ヒストグラム生成記憶部，前記校正波形生成部および前記入力切り替えスイッチを制御する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記Ａ／Ｄ変換部は、
前記入力電圧を受け取り、複数のキャパシタおよびスイッチを切り替えてデジタル／アナログ変換を行う容量型Ｄ／Ａ変換部と、
前記容量型Ｄ／Ａ変換部の出力の電圧を比較するコンパレータ部と、
前記コンパレータ部の比較結果に基づいて、前記デジタルデータを出力する逐次比較型Ａ／Ｄ変換部と、を有する、
ことを特徴とする請求項２乃至請求項４のいずれか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記コンパレータ部は、それぞれが前記容量型Ｄ／Ａ変換部の出力の電圧を受け取り、異なる比較特性を有する複数のコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項７】
前記Ａ／Ｄ変換器は、差動構成であり、
前記容量型Ｄ／Ａ変換部は、正論理用容量型Ｄ／Ａ変換部および負論理用容量型Ｄ／Ａ変換部を含み、
前記複数のコンパレータは、それぞれ前記正論理用容量型Ｄ／Ａ変換部の出力および前記負論理用容量型Ｄ／Ａ変換部の出力を受け取り、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記複数のコンパレータのいずれかを選択し、その選択されたコンパレータの出力を前記逐次比較型Ａ／Ｄ変換部へ出力する、
ことを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項８】
前記コンパレータ部は、前記容量型Ｄ／Ａ変換部の出力の電圧を受け取る１つのコンパレータを含み、
前記ヒストグラム形状判定部からの前記補正信号に従って、前記コンパレータが前記容量型Ｄ／Ａ変換部の出力と比較する参照電圧を制御する、
ことを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項９】
さらに、
前記容量型Ｄ／Ａ変換部の出力に設けられ、前記ヒストグラム形状判定部からの前記補正信号に従って、前記容量型Ｄ／Ａ変換部の出力の容量値を補正する補正用容量型Ｄ／Ａ変換部を、有する、
ことを特徴とする請求項５に記載のＡ／Ｄ変換器。
【請求項１０】
入力電圧を受け取り、アナログ／デジタル変換してデジタルデータを出力するＡ／Ｄ変換器の校正方法であって、
前記入力電圧として、校正波形を選択し、
前記校正波形をアナログ／デジタル変換してヒストグラムを生成し、
前記生成されたヒストグラムと、予め設けられた基準ヒストグラムとの誤差を算出し、
前記誤差が所定の許容値以下となるように、前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を補正し、
前記誤差が所定の許容値以下となったとき、補正された前記Ａ／Ｄ変換器のアナログ／デジタル変換特性を固定し、前記入力電圧として、外部入力を選択する、
ことを特徴とするＡ／Ｄ変換器の校正方法。
【国際調査報告】
2015049720.tif 000018
2015049720.tif 000019