(57)【要約】  本発明は、ゲート線を選択又は非選択の状態に切り替える駆動回路を画素内に備える場合において、画素の輝度むらを軽減し得る技術を提供する。アクティブマトリクス基板は、各画素ＰＩＸに画素用スイッチング素子１０と画素電極ＰＸＢとを備える。また、アクティブマトリクス基板において、一のゲート線を選択又は非選択の状態に切り替える複数の駆動回路が画素内に配置され、駆動回路に制御信号を供給する制御配線１６が画素内に配置されている。駆動回路は、複数のスイッチング素子と内部配線ｎｅｔＡとを含む。駆動回路に接続された制御配線１６、及び当該駆動回路における内部配線ｎｅｔＡのうちの少なくとも一部の駆動回路用配線は、画素用スイッチング素子１０の近傍に配置され、その画素用スイッチング素子１０と接続されたゲート線１３が非選択の状態となるタイミングで電位が変動しない。
2016080500.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート線と複数のソース線とによって行列状に形成された複数の画素を有する画素領域を備え、各画素において、当該画素における一のゲート線と一のソース線とに接続された画素用スイッチング素子と、当該画素用スイッチング素子に接続された画素電極とを備えるアクティブマトリクス基板であって、
前記画素領域に配置され、供給される制御信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える駆動回路と、
前記画素領域に配置され、前記駆動回路と接続され、前記駆動回路に前記制御信号を供給する複数の制御配線と、を備え、
前記駆動回路は、複数のスイッチング素子と内部配線とを含み、
前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記画素用スイッチング素子の近傍に配置された少なくとも一部の第１の配線は、当該画素用スイッチング素子と接続された前記ゲート線が非選択の状態となるタイミングで電位が変動しない、アクティブマトリクス基板。
【請求項２】
前記複数の制御配線は、所定の期間に前記ゲート線を選択状態に切り替えるための、互いの位相が異なり、第１の電圧レベル、又は前記第１の電圧レベルよりも低い第２の電圧レベルに電位が変動する制御信号が各々供給され、
前記第１の配線は、前記ゲート線が非選択の状態となるタイミングで電位が変動しない制御信号が供給される、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記第１の配線を除く他の配線は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、
前記第１の配線は、当該一のゲート線に接続された画素用スイッチング素子の近傍に配置され、
前記他の配線のうちの少なくとも一部の第２の配線は、前記第１の配線が配置された画素に隣接する行の画素に配置されている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項４】
前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記第１の配線を除く他の配線の電位は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、
前記他の配線のうちの少なくとも一部の第２の配線は、前記一のゲート線に接続された一の画素用スイッチング素子と、当該画素用スイッチング素子とゲート線の延伸方向に隣接する画素用スイッチング素子との間の略中間となる位置に、前記ソース線と略平行に配置されている、請求項１又は２に記載のアクティブマトリクス基板。
【請求項５】
前記駆動回路と接続された前記複数の制御配線及び前記内部配線のうち、前記第１の配線を除く他の配線の電位は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、
前記他の配線のうちの少なくとも一部の第２の配線は、前記一のゲート線の近傍において前記ゲート線と略平行に配置され、
少なくとも一の前記第１の配線は、前記一のゲート線と前記一の第２の配線との間、又は、前記一の第２の配線と重なる位置において、前記ゲート線と略平行に配置されており、
前記一の第２の配線と前記一の第１の配線との距離は、前記一のゲート線に接続された前記画素用スイッチング素子と前記一の第１の配線との間の距離よりも短い、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記画素は、赤（Ｒ），緑（Ｇ），青（Ｂ）のいずれかの色に対応し、
赤（Ｒ）に対応する画素と、緑（Ｇ）に対応する画素と、青（Ｂ）に対応する画素は、前記ソース線に沿って配列されている、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
請求項１から６のいずれか一項に記載のアクティブマトリクス基板と、
カラーフィルタを有する対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
を有する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。
【背景技術】
【０００２】
国際公開第２０１４／０６９５２９号公報には、ゲート線ごとに、ゲート線を選択状態に切り替えるための駆動回路が表示領域内に設けられたアクティブマトリクス基板が開示されている。駆動回路は、複数のスイッチング素子と、一部のスイッチング素子が接続された内部配線とを含み、対応する一のゲート線近傍の複数の画素に分散して配置される。また、アクティブマトリクス基板には、各駆動回路に対して制御信号を供給する制御配線が設けられている。供給される制御信号に応じて、駆動回路における内部配線の電位が変動し、ゲート線を選択又は非選択の状態にする電圧信号がゲート線に出力される。
【発明の概要】
【０００３】
国際公開第２０１４／０６９５２９号公報において、各画素には、一のゲート線と一のソース線とに接続された画素用スイッチング素子が設けられ、画素用スイッチング素子のドレイン端子に画素電極が接続されている。ゲート線が選択状態から非選択状態に切り替えられるタイミングで、ゲート線の近傍に設けられた制御配線や内部配線等の駆動回路用配線の電位が変動する場合がある。その場合、そのゲート線に接続された画素用スイッチング素子と駆動回路用配線との間の寄生容量を介して、その画素用スイッチング素子と接続された画素電極に、駆動回路用配線の電位の変動によるノイズが入力される。その結果、画素電極において本来の電位とは異なる電位が保持され、駆動回路用配線が設けられていない他の画素との間で輝度むらが発生する。
【０００４】
本発明は、ゲート線を選択又は非選択の状態に切り替える駆動回路を画素内に備える場合において、画素の輝度むらを軽減し得る技術を提供することを目的とする。
【０００５】
本発明に係るアクティブマトリクス基板は、複数のゲート線と複数のソース線とによって行列状に形成された複数の画素を有する画素領域を備え、各画素において、当該画素における一のゲート線と一のソース線とに接続された画素用スイッチング素子と、当該画素用スイッチング素子に接続された画素電極とを備えるアクティブマトリクス基板であって、前記画素領域に配置され、供給される制御信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える駆動回路と、前記画素領域に配置され、前記駆動回路と接続され、前記駆動回路に前記制御信号を供給する複数の制御配線と、を備え、前記駆動回路は、複数のスイッチング素子と内部配線とを含み、前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記画素用スイッチング素子の近傍に配置された少なくとも一部の第１の配線は、当該画素用スイッチング素子と接続された前記ゲート線が非選択の状態となるタイミングで電位が変動しない。
【０００６】
本発明の構成によれば、ゲート線を選択又は非選択の状態に切り替える駆動回路を画素内に備える場合において、画素の輝度むらを軽減することができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る液晶表示装置の概略構成を示した模式図である。
【図２Ａ】図２Ａは、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。
【図２Ｂ】図２Ｂは、図２Ａに示す画素を拡大した模式図である。
【図３】図３は、図１に示すアクティブマトリクス基板と、アクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。
【図４】図４は、図３に示すゲートドライバの等価回路の一例を示す図である。
【図５】図５は、図４に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図６Ａ】図６Ａは、図４に示すゲートドライバの配置例を示す模式図である。
【図６Ｂ】図６Ｂは、図４に示すゲートドライバの配置例を示す模式図である。
【図７】図７は、ゲート線のオフタイミングにおける駆動回路用配線と画素電極の電位の変化を例示した模式図である。
【図８Ａ】図８Ａは、図６Ａに示す配置例との比較例を示す模式図である。
【図８Ｂ】図８Ｂは、図６Ｂに示す配置例との比較例を示す模式図である。
【図９Ａ】図９Ａは、第２実施形態におけるゲートドライバの等価回路を示す図である。
【図９Ｂ】図９Ｂは、図９Ａに示すゲートドライバの配置例を示す模式図である。
【図９Ｃ】図９Ｃは、図９Ａに示すゲートドライバの配置例を示す模式図である。
【図１０】図１０は、第３実施形態におけるゲートドライバの等価回路の一例を示す図である。
【図１１】図１１は、図１０に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図１２Ａ】図１２Ａは、第３実施形態におけるゲートドライバの配置例との比較例を示す模式図である。
【図１２Ｂ】図１２Ｂは、第３実施形態におけるゲートドライバの配置例との比較例を示す模式図である。
【図１３Ａ】図１３Ａは、第３実施形態におけるゲートドライバの配置例を示す模式図である。
【図１３Ｂ】図１３Ｂは、第３実施形態におけるゲートドライバの配置例を示す模式図である。
【図１４】図１４は、第４実施形態におけるゲートドライバの等価回路の一例を示す図である。
【図１５】図１５の（ａ）（ｂ）は、第４実施形態におけるクロック信号の波形例を示す図である。
【図１６】図１６は、図１４に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図１７Ａ】図１７Ａは、図１４に示すゲートドライバの配置例を示す模式図である。
【図１７Ｂ】図１７Ｂは、図１４に示すゲートドライバの配置例を示す模式図である。
【図１８】図１８は、第５実施形態におけるゲートドライバの等価回路の一例を示す図である。
【図１９】図１９は、図１８に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図２０Ａ】図２０Ａは、図１８に示すゲートドライバの配置例を示す模式図である。
【図２０Ｂ】図２０Ｂは、図１８に示すゲートドライバの配置例を示す模式図である。
【図２０Ｃ】図２０Ｃは、図１８に示すゲートドライバの配置例を示す模式図である。
【図２１】図２１は、第６実施形態におけるゲートドライバの等価回路の一例を示す図である。
【図２２】図２２は、図２１に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図２３Ａ】図２３Ａは、図２１に示すゲートドライバの配置例を示す模式図である。
【図２３Ｂ】図２３Ｂは、図２１に示すゲートドライバの配置例を示す模式図である。
【図２４】図２４は、図２１と異なるクロック信号が供給される場合のゲートドライバの等価回路を示す図である。
【図２５】図２５は、図２４に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。
【図２６Ａ】図２６Ａは、図２４に示すゲートドライバの配置例を示す模式図である。
【図２６Ｂ】図２６Ｂは、図２４に示すゲートドライバの配置例を示す模式図である。
【図２７Ａ】図２７Ａは、第７実施形態におけるＴＦＴ−Ｆが配置される画素を拡大した模式図である。
【図２７Ｂ】図２７Ｂは、図２７Ａに示す画素をＩ−Ｉ線で切断した断面を表す模式図である。
【図２７Ｃ】図２７Ｃは、図２７Ａに示す制御配線、内部配線、及びゲート線の電位の変動を説明する図である。
【図２８】図２８は、変形例１における制御配線の配置例を示す模式図である。
【図２９Ａ】図２９Ａは、変形例２における画素の一部を拡大した模式図である。
【図２９Ｂ】図２９Ｂは、図２９Ａに示す制御配線とゲート線の電位の変動を説明する図である。
【図２９Ｃ】図２９Ｃは、変形例２における制御配線の配置例を示す模式図である。
【発明を実施するための形態】
【０００８】
本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と複数のソース線とによって行列状に形成された複数の画素を有する画素領域を備え、各画素において、当該画素における一のゲート線と一のソース線とに接続された画素用スイッチング素子と、当該画素用スイッチング素子に接続された画素電極とを備えるアクティブマトリクス基板であって、前記画素領域に配置され、供給される制御信号に応じて、対応する一のゲート線を選択又は非選択の状態に切り替える駆動回路と、前記画素領域に配置され、前記駆動回路と接続され、前記駆動回路に前記制御信号を供給する複数の制御配線と、を備え、前記駆動回路は、複数のスイッチング素子と内部配線とを含み、前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記画素用スイッチング素子の近傍に配置された少なくとも一部の第１の配線は、当該画素用スイッチング素子と接続された前記ゲート線が非選択の状態となるタイミングで電位が変動しない（第１の構成）。
【０００９】
第１の構成によれば、アクティブマトリクス基板は、行列状に形成された複数の画素の各々に、画素用スイッチング素子と画素電極とを備える。また、アクティブマトリクス基板の画素領域には、対応する一のゲート線を選択又は非選択の状態に切り替える駆動回路が画素領域に設けられている。さらに、アクティブマトリクス基板の画素領域には、駆動回路に複数の制御信号を供給するための複数の制御配線が設けられている。駆動回路は、複数のスイッチング素子とその内部配線とを含む。駆動回路に接続された制御配線、及び内部配線のうちの一部の第１の配線は、画素用スイッチング素子の近傍に配置され、当該第１の配線の電位は、当該画素用スイッチング素子に接続されたゲート線が非選択の状態となるタイミングで変動しない。そのため、第１の配線とその近傍に配置されている画素用スイッチング素子との間の寄生容量を介して、当該駆動スイッチング素子に接続される画素電極は、第１の配線の電位の変動によるノイズの影響を受けにくく、第１の配線が設けられる画素と他の画素との間で輝度むらが発生しにくい。
【００１０】
第２の構成は、第１の構成において、前記複数の制御配線は、所定の期間に前記ゲート線を選択状態に切り替えるための、互いの位相が異なり、第１の電圧レベル、又は前記第１の電圧レベルよりも低い第２の電圧レベルに電位が変動する制御信号が各々供給され、前記第１の配線は、前記ゲート線が非選択の状態となるタイミングで電位が変動しない制御信号が供給されることとしてもよい。
【００１１】
第２の構成によれば、第１の配線の近傍に配置された画素用スイッチング素子に接続された画素電極に、第１の配線の電位の変動によるノイズが入力されないようにすることができる。
【００１２】
第３の構成は、第１又は第２の構成において、前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記第１の配線を除く他の配線は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、前記第１の配線は、当該一のゲート線に接続された画素用スイッチング素子の近傍に配置され、前記他の配線のうちの少なくとも一部の第２の配線は、前記第１の配線が配置された画素に隣接する行の画素に配置されていることとしてもよい。
【００１３】
第３の構成によれば、駆動回路に対する第１の配線は、当該駆動回路に対応するゲート線が非選択の状態となるタイミングで電位が変動しないため、当該ゲート線に接続された画素用スイッチング素子近傍に配置することができる。一方、当該一のゲート線が非選択の状態となるタイミングで電位が変動する第２の配線は、当該一のゲート線と異なるゲート線とゲート線の間の行の画素に配置される。これにより、第２の配線の近傍に配置された画素電極は、第２の配線の電位の変動によるノイズの影響を受けず、輝度むらを軽減することができる。
【００１４】
第４の構成は、第１又は第２の構成において、前記駆動回路と接続された前記複数の制御配線、及び当該駆動回路における前記内部配線のうち、前記第１の配線を除く他の配線の電位は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、前記他の配線のうちの少なくとも一部の第２の配線は、前記一のゲート線に接続された一の画素用スイッチング素子と、当該画素用スイッチング素子とゲート線の延伸方向に隣接する画素用スイッチング素子との間の略中間となる位置に、前記ソース線と略平行に配置されていることとしてもよい。
【００１５】
第４の構成によれば、第２の配線と、第２の配線が設けられた画素の画素用スイッチング素子との間の寄生容量を低減することができる。
【００１６】
第５の構成は、第１から第３のいずれかの構成において、  前記駆動回路と接続された前記複数の制御配線及び前記内部配線のうち、前記第１の配線を除く他の配線の電位は、当該駆動回路に対応する一のゲート線が非選択の状態となるタイミングで電位が変動し、前記他の配線のうちの少なくとも一部の第２の配線は、前記一のゲート線の近傍において前記ゲート線と略平行に配置され、少なくとも一の前記第１の配線は、前記一のゲート線と前記一の第２の配線との間、又は、前記一の第２の配線と重なる位置において、前記ゲート線と略平行に配置されており、前記一の第２の配線と前記一の第１の配線との距離は、前記一のゲート線に接続された前記画素用スイッチング素子と前記一の第１の配線との間の距離よりも短いこととしてもよい。
【００１７】
第５の構成によれば、第２の配線の近傍の画素電極は、第１の配線によって第２の配線の電位の変動によるノイズの影響が抑制され、輝度むらを軽減することができる。
【００１８】
第６の構成は、第１から第３のいずれかの構成において、前記画素は、赤（Ｒ），緑（Ｇ），青（Ｂ）のいずれかの色に対応し、赤（Ｒ）に対応する画素と、緑（Ｇ）に対応する画素と、青（Ｂ）に対応する画素は、前記ソース線に沿って配列されていることとしてもよい。
【００１９】
第６の構成によれば、ゲート線に沿って赤（Ｒ），緑（Ｇ），青（Ｂ）に対応する各画素が配置されている場合と比べ、アクティブマトリクス基板におけるソース線の数を減らすことができるので画素の充電時間を短くすることができる。
【００２０】
本発明の一実施形態に係る表示装置は、第１から第６のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第７の構成）。
【００２１】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
【００２２】
＜第１実施形態＞
（液晶表示装置の構成）
図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。対向基板２０ｂには、ブラックマトリクス（ＢＭ）と、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
【００２３】
図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
【００２４】
（アクティブマトリクス基板の構成）
図２Ａは、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３（１）〜１３（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３と称する。アクティブマトリクス基板２０ａには、各ゲート線１３と交差するように複数のソース線１５が形成されている。ゲート線１３とソース線１５とで囲まれる領域が１つの画素を形成している。各画素ＰＩＸは、カラーフィルタのいずれかの色に対応し、ゲート線１３の延伸方向に、Ｒ，Ｇ，Ｂの順に配列されている。
【００２５】
図２Ｂは、アクティブマトリクス基板２０ａにおける一部の画素を拡大した模式図である。図２Ｂに示すように、各画素ＰＩＸは、画素ＰＩＸを構成する一のゲート線１３と一のソース線１５とに接続された薄膜トランジスタ１０（ＴＦＴ：Thin Film Transistor）（以下、画素用ＴＦＴ）を備える。画素用ＴＦＴ１０のドレイン電極は、画素電極ＰＸＢと接続されている。画素用ＴＦＴ１０がオンになると、ソース線１５を介してデータ信号電圧が画素電極ＰＸＢに入力される。
【００２６】
図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３では、便宜上、ソース線１５の図示を省略している。図３に例示するように、各ゲート線１３に一のゲートドライバ１１が接続されている。各ゲートドライバ１１は、当該ゲートドライバ１１が接続されたゲート線１３から４本目のゲート線１３に接続されたゲートドライバ１１と制御配線１６を介して接続されている。制御配線１６は、アクティブマトリクス基板２０ａにおいて、ソース線１５（図２Ａ及び図２Ｂ参照）と同層に形成されている。
【００２７】
なお、便宜上、この図では、ゲート線１３とゲート線１３の間の１行にゲートドライバ１１を配置しているが、実際には、後述するように複数行を用いてゲートドライバ１１は配置される。また、この例では、ゲート線１３ごとに１つのゲートドライバ１１が設けられているが、複数のゲートドライバ１１が設けられていてもよい。
【００２８】
図３に示すアクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ，１２ｓが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。また、端子部１２ｓは、表示制御回路４、ソースドライバ３、及びソース線１５（図２参照）と接続されている。
【００２９】
表示制御回路４は、後述する４つのクロック信号ＣＫ１〜ＣＫ４と１つのリセット信号ＣＬＲとを含む制御信号を端子部１２ｇに供給する。電源５は、電源電圧信号をソースドライバ３及び端子部１２ｇに供給する。端子部１２ｇは、供給される制御信号及び電源電圧信号等の各種信号を受け取り、制御配線１６を介して、各ゲートドライバ１１に各種信号を供給する。ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３に対し、選択状態と非選択状態の一方を示す電圧信号を出力する。以下の説明において、ゲート線１３が選択されている状態をゲート線１３の駆動と呼ぶ。ソースドライバ３は、表示制御回路４から入力される信号に応じて、端子部１２ｓを介し、各ソース線１５（図２参照）にデータ信号を出力する。
【００３０】
次に、ゲートドライバ１１の構成について説明する。図４は、ゲート線１３（ｎ）に接続されているゲートドライバ１１（ｎ）の等価回路を例示した図である。但し、ｎ＝４ｍ＋１、ｍは０以上の整数である。ゲートドライバ１１（ｎ）は、ゲート線１３（１）、（５）、（９）、（１３）・・・（ｎ）の各々を駆動するゲートドライバである。
【００３１】
図４に示すように、ゲートドライバ１１（ｎ）は、アルファベットＡ〜Ｇで示す７つのＴＦＴ（以下、ＴＦＴ−Ａ〜ＴＦＴ−Ｇ）と、１つのキャパシタＣｂｓｔとを含む。
【００３２】
ゲートドライバ１１（ｎ）は、ＴＦＴ−Ｆのソース端子と、ＴＦＴ−Ｇ及びＴＦＴ−Ｄのドレイン端子と、ＴＦＴ−Ａのゲート端子と、キャパシタＣｂｓｔの一方の電極とが接続された内部配線であるｎｅｔＡ（ｎ）を有する。ｎｅｔＡ（ｎ）は、アクティブマトリクス基板２０ａにおいて、ゲート線１３およびソース線１５と同層に形成されている。
【００３３】
ＴＦＴ−Ｇのドレイン端子はｎｅｔＡ（ｎ）と接続され、ゲート端子はリセット信号ＣＬＲが供給され、ソース端子は電源電圧信号ＶＳＳが供給される。
【００３４】
ＴＦＴ−Ｆのゲート端子は、ゲート線１３（ｎ−２）に接続されたゲートドライバ１１（ｎ−２）と接続され、ソース端子はｎｅｔＡ（ｎ）に接続されており、ドレイン端子にはクロック信号ＣＫ４が供給される。
【００３５】
ＴＦＴ−Ｄのゲート端子は、クロック信号ＣＫ３が供給され、ドレイン端子はｎｅｔＡ（ｎ）に接続され、ソース端子はＴＦＴ−Ｅのドレイン端子と接続されている。
【００３６】
ＴＦＴ−Ｅのゲート端子は、クロック信号ＣＫ２が供給され、ドレイン端子はＴＦＴ−Ｄのソース端子と接続され、ソース端子は電源電圧信号ＶＳＳが供給される。
【００３７】
ＴＦＴ−Ａのゲート端子は、ｎｅｔＡ（ｎ）に接続され、ドレイン端子はクロック信号ＣＫ１が供給され、ソース端子はゲート線１３（ｎ）に接続されている。
【００３８】
キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３（ｎ）と接続されている。
【００３９】
ＴＦＴ−Ｂのゲート端子は、リセット信号ＣＬＲが供給され、ドレイン端子はゲート線１３（ｎ）と接続され、ソース端子は電源電圧信号ＶＳＳが供給される。
【００４０】
ＴＦＴ−Ｃのゲート端子は、クロック信号ＣＫ３が供給され、ドレイン端子はゲート線１３（ｎ）と接続され、ソース端子は電源電圧信号ＶＳＳが供給される。
【００４１】
なお、ゲートドライバ１１（１）のＴＦＴ−Ｆのゲート端子には、表示制御回路４からゲートスタートパルス信号が供給される。
【００４２】
図５は、クロック信号ＣＫ１〜ＣＫ４と、ゲートドライバ１１（ｎ）がゲート線１３（ｎ）を駆動する際のタイミングチャートである。
【００４３】
図５に示すように、クロック信号ＣＫ１〜ＣＫ４は、互いに位相が異なり、２水平走査期間（２Ｈ）ごとに、ＨレベルとＬレベルのいずれかの電位となる信号である。クロック信号ＣＫ１とＣＫ２、クロック信号ＣＫ２とＣＫ３、クロック信号ＣＫ３とＣＫ４、クロック信号ＣＫ４とＣＫ１の各組み合わせの信号の位相は１／４周期（１水平走査期間）ずれている。また、クロック信号ＣＫ１とＣＫ３、クロック信号ＣＫ２とＣＫ４の各々は逆位相となっている。なお、図５において、リセット信号ＣＬＲの図示を省略しているが、リセット信号ＣＬＲは、一垂直走査期間毎に一定期間Ｈレベルとなる信号であり、１フレームごとに表示制御回路４から出力される。
【００４４】
上述したように、ゲートドライバ１１（ｎ）は、クロック信号ＣＫ１〜ＣＫ４が供給されるが、ゲートドライバ１１（ｎ−１）〜（ｎ−３）、及びゲートドライバ１１（ｎ＋１）〜（ｎ＋３）に供給されるクロック信号はゲートドライバ１１（ｎ）と異なる。
【００４５】
例えば、ゲートドライバ１１（ｎ−１）の場合、図４に示す等価回路におけるクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４に替えて、クロック信号ＣＫ４、ＣＫ１、ＣＫ２、ＣＫ３が供給される。また、ゲートドライバ１１（ｎ＋１）の場合には、図４に示す等価回路におけるクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４に替えて、クロック信号ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ１が供給される。つまり、各ゲートドライバ１１は、前段のゲートドライバ１１と後段のゲートドライバ１１の各々に供給されるクロック信号と１／４周期ずれているクロック信号が供給される。なお、ゲート線１３（１）のＴＦＴ−Ｆのゲート端子には、ゲートスタートパルス信号が表示制御回路４から入力される。
【００４６】
続いて、図４及び図５を参照してゲートドライバ１１の動作を説明する。図５における時刻ｔ１において、ゲートドライバ１１（ｎ−２）におけるｎｅｔＡ（ｎ−２）は、Ｈレベルの電位となり、時刻ｔ２において、さらに、Ｈレベルよりも高い電位になる。これにより、時刻ｔ１からｔ２の期間、ＴＦＴ−Ｆはオンになり、ＴＦＴ-Ｆのドレイン端子にはＬレベルの電位のクロック信号ＣＫ４が供給される。また、時刻ｔ２において、クロック信号ＣＫ２とＣＫ３の電位はＨレベルであるため、ＴＦＴ−Ｃ、Ｄ、Ｅはオンになり、ｎｅｔＡ（ｎ）とゲート線１３（ｎ）はＬレベルの電位（ＶＳＳ）を維持する。
【００４７】
時刻ｔ３において、クロック信号ＣＫ３の電位はＨレベルであるためＴＦＴ−Ｄはオンのままであるが、クロック信号ＣＫ２の電位がＬレベルとなるため、ＴＦＴ−Ｅはオフになる。また、ｎｅｔＡ（ｎ−２）の電位はＨレベルのため、ＴＦＴ−Ｆはオンのままであり、ＴＦＴ−Ｆのドレイン端子に供給されるＨレベルのクロック信号ＣＫ４によって、ｎｅｔＡ（ｎ）はＨレベルの電位が入力される。このとき、ＴＦＴ−Ａはオンになるが、クロック信号ＣＫ１の電位はＬレベルである。また、ＴＦＴ−Ｃがオンのため、ゲート線１３（ｎ）はＬレベルの電位を保持する。なお、このタイミングで、ゲート線１３（ｎ−１）は、ゲートドライバ１１（ｎ−１）によって駆動される。
【００４８】
続いて時刻ｔ４において、クロック信号ＣＫ２、ＣＫ３の電位はＬレベルのため、ＴＦＴ−Ｃ、Ｄ、Ｅはオフである。また、ｎｅｔＡ（ｎ−２）の電位はＬレベルとなり、ＴＦＴ−Ｆはオフになるが、ＴＦＴ−Ａはオンのままである。ＴＦＴ−Ａのドレイン端子にＨレベルの電位のクロック信号ＣＫ１が供給され、ゲート線１３（ｎ）にＨレベルの電位が入力されて選択状態となる。また、キャパシタＣｂｓｔによって、ｎｅｔＡ（ｎ）の電位が突き上げられ、ｎｅｔＡ（ｎ）はＨレベルより高い電位まで上昇する。
【００４９】
時刻ｔ５において、クロック信号ＣＫ２の電位はＨレベルとなり、クロック信号ＣＫ３の電位はＬレベルのままである。これにより、ＴＦＴ−Ｅはオンとなるが、ＴＦＴ−Ｃ、Ｄはオフのままである。また、このとき、ｎｅｔＡ（ｎ）の電位はＨレベルよりも高い電位となっているため、ＴＦＴ−Ａはオンのままである。そのため、ＴＦＴ−Ａのドレイン端子に供給されるクロック信号ＣＫ１によって、ゲート線１３（ｎ）はＨレベルの電位を保持する。
【００５０】
続いて時刻ｔ６において、クロック信号ＣＫ２、ＣＫ３の電位はＨレベルのため、ＴＦＴ−Ｃ、Ｄ、Ｅはオンである。そのため、ＴＦＴ−Ｅのソース端子に供給される電源電圧信号ＶＳＳによってｎｅｔＡ（ｎ）の電位はＬレベルに引き下げられる。また、ＴＦＴ−Ｃのソース端子に供給される電源電圧信号ＶＳＳによってゲート線１３（ｎ）の電位はＬレベルに変化し、ゲート線１３（ｎ）は非選択の状態となる。
【００５１】
表示制御回路４は、時刻ｔ５〜ｔ６の間に、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０が配置された画素に書き込むべきデータ信号を、端子部１２ｓを介してソース線１５に供給する。これにより、１フレーム期間において、ゲート線１３（ｎ）が非選択の状態となる時刻ｔ６以降、画素用ＴＦＴ１０を介したデータ信号に応じた電圧が、当該画素における画素電極によって保持される。
【００５２】
このようにして、制御配線１６を介して供給されるクロック信号ＣＫ１〜ＣＫ４、リセット信号ＣＬＲ、及び電源電圧信号に応じて、各ゲートドライバ１１は、対応する一のゲート線を選択状態に切り替える。そして、各ゲート線１３が選択状態となる期間に表示制御回路４からデータ信号が供給され、ゲート線１３が非選択状態に切り替えられた後も、データ信号に応じた電圧が各画素の画素電極によって保持される。
【００５３】
なお、この例において、ＴＦＴ−Ａは、ゲート線１３（ｎ）を選択状態に切り替える出力バッファとして機能する。図４に示す等価回路では、ＴＦＴ−Ａは、１つのＴＦＴで表しているが、出力バッファは、他のＴＦＴと比べて負荷が大きいためチャネル幅を大きくすることが好ましい。そのため、ＴＦＴ−Ａは、複数のＴＦＴによって構成されてもよい。
【００５４】
また、図４の例では、ｎｅｔＡ（ｎ）に接続されたＴＦＴ−Ｄ、Ｅ、Ｆ、Ｇは、ゲート線１３（ｎ）の電位がＨレベルからＬレベルに変化するタイミング（以下、オフタイミングと称する）で、ｎｅｔＡ（ｎ）の電位をＬレベルに引き下げ、ｎｅｔＡ（ｎ）の電位が浮き上がらないようにする。そのため、ゲート線１３（ｎ）のオフタイミングで、ｎｅｔＡ（ｎ）の電位を確実にＬレベルにするため、これらＴＦＴについても、複数のＴＦＴによって構成されてもよい。
【００５５】
（ゲートドライバの配置例）
次に、ゲートドライバ１１における各素子の配置例について説明する。図６Ａ及び図６Ｂは、ゲートドライバ１１（ｎ）の各素子の配置レイアウトを例示した模式図である。この図では、便宜上、ゲートドライバ１１におけるＴＦＴ−Ａ〜ＴＦＴ−Ｇの各アルファベットＡ〜Ｇのみ記載し、”ＴＦＴ−”の表記を省略している。また、図６Ａ及び図６Ｂは、各図における列Ｐにおいて連続しているものとする。
【００５６】
図６Ａ及び図６Ｂに示すように、ゲートドライバ１１（ｎ）を構成する各素子は、ゲート線１３（ｎ）とゲート線１３（ｎ−１）の間と、ゲート線１３（ｎ−１）とゲート線１３（ｎ−２）の間の２行の画素ＰＩＸに分散して配置されている。
【００５７】
また、図６Ａ及び図６Ｂに示すように、ゲートドライバ１１（ｎ）、及び他のゲート線１３を駆動するゲートドライバ１１（図示略）に対し、クロック信号ＣＫ１〜ＣＫ４、リセット信号ＣＬＲ、電源電圧信号ＶＳＳをそれぞれ供給するための複数の制御配線１６が複数の画素ＰＩＸに配置されている。各制御配線１６は、端子部１２ｇ（図３参照）からソース線１５に略平行に延伸し、クロック信号ＣＫ１〜ＣＫ４、リセット信号ＣＬＲ、電源電圧信号が各々供給されるゲートドライバ１１のＴＦＴが配置された画素まで引き回されている。具体的には、例えば、図６Ａにおいて、クロック信号ＣＫ２を供給する制御配線１６は、ソース線１５に略平行に延伸し、ゲート線１３（ｎ）近傍の位置からＴＦＴ−Ｅが配置された画素までゲート線１３と略平行に引き回されている。同様に、図６Ｂにおいて、クロック信号ＣＫ１を供給する制御配線１６は、ソース線１５に略平行に延伸し、ゲート線１３（ｎ−１）と１３（ｎ−２）の間の位置からＴＦＴ−Ｃが配置された画素までゲート線１３と略平行に引き回されている。
【００５８】
また、ｎｅｔＡ（ｎ）は、図６Ａ及び図６Ｂに示すように、ＴＦＴ−Ｆ、Ｅ、Ｄ、Ｇ、Ａ及びキャパシタＣｂｓｔが配置された画素ＰＩＸの列に亘って引き回されている。
【００５９】
ゲート線１３（ｎ）の近傍に、ゲート線１３（ｎ）と略平行に配置された制御配線１６やｎｅｔＡ（ｎ）等の駆動回路用配線が形成されている場合、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０と駆動回路用配線との間に寄生容量が生じる。そのため、この駆動回路用配線が、ゲート線１３（ｎ）のオフタイミングで電位が変動する場合、画素用ＴＦＴ１０と駆動回路用配線との間の寄生容量を介して、画素用ＴＦＴ１０と接続された画素電極ＰＸＢに駆動回路用配線の電位の変動によるノイズが入力される。
【００６０】
つまり、ゲート線１３のオフタイミングで電位が変動する駆動回路用配線の近傍に配置された画素電極は、例えば、図７に示すように、ゲート線１３のオフタイミングと同時にＬレベルの電位に変動する駆動回路用配線のノイズを受ける。その結果、画素電極は、ゲート線１３のオフタイミング後、破線で示す本来の電位よりも低い電位を保持することになり、輝度むらが生じる。なお、ゲート線１３のオフタイミングで駆動回路用配線の電位がＬレベルからＨレベルに変動する場合も同様に、その駆動回路用配線の近傍の画素電極は、その駆動回路用配線の電位の変動によるノイズを受けるため、本来保持すべき電位と異なる電位を保持することになり、輝度むらが生じる。
【００６１】
本実施形態では、図５に示すように、ゲート線１３（ｎ）のオフタイミングで、クロック信号ＣＫ１とＣＫ３、及びｎｅｔＡ（ｎ）の電位が変動する。具体的には、ゲート線１３（ｎ）のオフタイミングで、クロック信号ＣＫ１とｎｅｔＡ（ｎ）は、ＨレベルからＬレベルに電位が変化し、クロック信号ＣＫ３は、ＬレベルからＨレベルに電位が変化する。そのため、例えば、図８Ａ及び図８Ｂに示すように、ゲート線１３（ｎ）近傍に、クロック信号ＣＫ１とＣＫ３を供給する制御配線１６及びｎｅｔＡ（ｎ）のうちの少なくとも一部の駆動回路用配線が配置される場合、その駆動回路用配線近傍の画素用ＴＦＴ１０に接続された画素電極ＰＸＢは、駆動回路用配線の電位の変動によるノイズを受ける。
【００６２】
図８Ａ及び図８Ｂに示すレイアウトでは、ゲート線１３（ｎ）の近傍に、ＴＦＴ−ＦとＴＦＴ−Ａが配置され、ゲート線１３と略平行なｎｅｔＡ（ｎ）がＴＦＴ−Ｆ及びＴＦＴ−Ａに接続されている。また、ＴＦＴ−Ａのドレイン電極には、クロック信号ＣＫ１を供給する制御配線１６が接続されている。ｎｅｔＡ（ｎ）近傍には、破線枠Ｒ１で示す画素電極ＰＸＢが配置されており、これら画素電極ＰＸＢがｎｅｔＡ（ｎ）の電位の変動によるノイズを受ける。ゲート線１３（ｎ）のオフタイミングでｎｅｔＡ（ｎ）の電位もＨレベルからＬレベルに変動するため、ｎｅｔＡ（ｎ）の近傍に配置された画素電極ＰＸＢは、ｎｅｔＡ（ｎ）の電位の変動によって本来の電位よりも低い電位を保持する。
【００６３】
また、図８Ｂに示すレイアウトでは、ゲート線１３（ｎ）の近傍にＴＦＴ−Ｃを配置し、クロック信号ＣＫ３を供給する制御配線１６がゲート線１３と略平行に引き回されてＴＦＴ−Ｃと接続されている。このレイアウトでは、ゲート線１３と略平行に引き回されたクロック信号ＣＫ３を供給する制御配線１６近傍に、破線枠Ｒ２で示す画素電極ＰＸＢが配置されている。そのため、これら画素電極ＰＸＢは、クロック信号ＣＫ３の電位の変動によるノイズを受ける。その結果、破線枠Ｒ１、Ｒ２で示す画素電極ＰＸＢが設けられた画素と他の画素との間で輝度むらが発生する。
【００６４】
本実施形態では、ゲート線１３のオフタイミングで電位が変動する駆動回路用配線を、ゲート線１３（ｎ−１）及びゲート線１３（ｎ−２）の間の行に配置し、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０の近傍に配置していない。具体的には、図６Ａ及び図６Ｂの破線枠で示すように、ＴＦＴ−Ｄ、及びＴＦＴ−Ｃに接続され、ゲート線１３と略平行に引き回されたクロック信号ＣＫ３を供給する制御配線１６は、ゲート線１３（ｎ−１）及びゲート線１３（ｎ−２）の間の行に配置されている。また、図６Ａ及び図６Ｂに示すように、ｎｅｔＡ（ｎ）は、ゲート線１３（ｎ−１）及びゲート線１３（ｎ−２）の間の行に配置されている。
【００６５】
なお、図５に示すように、ｎｅｔＡ（ｎ）とクロック信号ＣＫ３は、ゲート線１３（ｎ−１）のオフタイミングで電位が変動しない。そのため、クロック信号ＣＫ３を供給する制御配線１６をゲート線１３（ｎ−１）の近傍に配置しても、この制御配線１６の近傍に配置された画素電極ＰＸＢは、クロック信号ＣＫ３の電位の変動による影響を受けない。
【００６６】
一方、クロック信号ＣＫ２とＣＫ４、電源電圧信号ＶＳＳ、及びリセット信号ＣＬＲは、ゲート線１３（ｎ）のオフタイミングで電位が変動しない（図５参照）。そのため、図６Ａ及び図６Ｂに示すように、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０の近傍には、クロック信号ＣＫ２及びＣＫ４、電源電圧信号ＶＳＳ、及びリセット信号ＣＬＲを各々供給する制御配線１６が配置されている。
【００６７】
つまり、ゲート線１３のオフタイミングで電位が変動する駆動回路用配線は、そのゲート線１３に接続された画素用ＴＦＴ１０の近傍に配置されない。なお、画素用ＴＦＴ１０の近傍とは、画素用ＴＦＴ１０との間で、ノイズ源となり得る程度の寄生容量が生じる位置であり、例えば、対向基板２０ｂに設けられたブラックマトリクス（ＢＭ）によって画素用ＴＦＴ１０が覆われる領域内の位置、又は、隣接する２つの画素の画素用ＴＦＴ１０の間の略中間となる位置より、一方の画素用ＴＦＴ１０に対して近い領域である。
【００６８】
上述した第１実施形態では、ゲート線１３と略平行に引き回され、ゲート線１３のオフタイミングで電位が変動する駆動回路用配線が、そのゲート線１３に接続された画素用ＴＦＴ１０の近傍、すなわち、画素用ＴＦＴ１０との間で寄生容量が発生する位置に配置されていない。つまり、画素用ＴＦＴ１０の近傍に配置されている駆動回路用配線の電位は、その画素用ＴＦＴ１０に接続されたゲート線１３のオフタイミングで変動しない。そのため、画素用ＴＦＴ１０と接続されている画素電極ＰＸＢは、データ信号に応じた電圧を保持することができ、駆動回路用配線の電位の変動によって生じる輝度むらが軽減される。
【００６９】
＜第２実施形態＞
図９Ａは、本実施形態におけるゲートドライバ１１（ｎ）の等価回路を示す図である。図９Ａに示すゲートドライバ１１（ｎ）は、第１実施形態において図４に示したゲートドライバ１１（ｎ）と同様の素子からなるが、ＴＦＴ−Ｄ、Ｅのゲート端子に供給されるクロック信号は第１実施形態と異なる。具体的には、図９Ａに示すように、本実施形態では、ＴＦＴ−Ｄのゲート端子にクロック信号ＣＫ２が供給され、ＴＦＴ−Ｅのゲート端子にクロック信号ＣＫ３が供給される。
【００７０】
図９Ｂ及び図９Ｃは、図９Ａに示すゲートドライバ１１（ｎ）の配置レイアウトを例示した模式図である。なお、図９Ｂ及び図９Ｃは、各図に示す列Ｐにおいて連続しているものとする。
【００７１】
上述した第１実施形態では、ゲートドライバ１１（ｎ）の各素子を、ゲート線１３（ｎ）から端子部１２ｇ（図３参照）の方向に配置された２行（ゲート線１３（ｎ）と１３（ｎ−１）の間、ゲート線１３（ｎ−１）と１３（ｎ−２）の間）の画素に配置した。本実施形態では、図９Ｂ及び図９Ｃに示すように、ゲートドライバ１１（ｎ）の各素子が、ゲート線１３（ｎ）を挟む２行（ゲート線１３（ｎ＋１）と１３（ｎ）の間、ゲート線１３（ｎ）と１３（ｎ−１）の間）の画素に配置されている例について説明する。
【００７２】
上述した図６Ａにおいて、ＴＦＴ−Ｄ、ＴＦＴ−Ｃ、及びＴＦＴ−Ａは、ゲート線１３（ｎ−１）とゲート線１３（ｎ−２）の間の画素に配置されているが、本実施形態では、図９Ｂ及び図９Ｃに示すように、ＴＦＴ−Ｄは、ゲート線１３（ｎ）とゲート線１３（ｎ−１）の間の画素に配置されている。また、ＴＦＴ-Ｃ及びＴＦＴ-Ａは、ゲート線１３（ｎ＋１）とゲート線１３（ｎ）の間の画素に配置されている。そのため、図９Ｂ及び図９Ｃにおいて、クロック信号ＣＫ３を供給する制御配線１６は、ＴＦＴ−Ｃの位置までゲート線１３と略平行に引き回され、ＴＦＴ−Ｃと接続されている。また、クロック信号ＣＫ２を供給する制御配線１６は、ＴＦＴ−Ｄの位置までゲート線１３と略平行に引き回され、ＴＦＴ−Ｄと接続されている。また、クロック信号ＣＫ１を供給する制御配線１６は、ＴＦＴ−Ａの位置までゲート線１３と略平行に引き回され、ＴＦＴ−Ａと接続されている。
【００７３】
また、上述した図６Ａにおいて、ｎｅｔＡ（ｎ）は、ゲート線１３（ｎ）とゲート線１３（ｎ−１）の間の行と、ゲート線１３（ｎ−１）とゲート線１３（ｎ−２）の間の行に亘って配置されているが、本実施形態では、図９Ｂ及び図９Ｃに示すように、ゲート線１３（ｎ＋１）とゲート線１３（ｎ）間の行と、ゲート線１３（ｎ）とゲート線１３（ｎ−１）の間の行に亘って配置されている。ｎｅｔＡ（ｎ）は、これら各行において画素の略中間となる位置に配置されている。
【００７４】
本実施形態においても、ゲート線１３（ｎ）のオフタイミングで電位が変動する駆動回路用配線がゲート線１３（ｎ）近傍、すなわち、当該ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０との間で寄生容量が発生する位置に配置されていない。そのため、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０と接続された画素電極ＰＸＢは、駆動回路用配線の電位の変動によるノイズを受けない。
【００７５】
また、第１及び第２実施形態はいずれも、ゲートドライバ１１の各素子を、２行の画素に分散して配置する。そのため、第１実施形態では、ゲート線１３（１）を駆動するゲートドライバ１１（１）の各素子を配置するために、ゲート線１３（１）から端子部１２ｇまでの間に２行分の画素に相当する領域が必要となる。一方、第２実施形態の場合、ゲートドライバ１１（１）の各素子が、ゲート線１３（１）とゲート線１３（２）の間の行に配置されるため、ゲート線１３（１）から端子部１２ｇ（図３参照）の位置までの間に、１行分の画素に相当する領域があればよい。よって、第２実施形態では、第１実施形態と比べ、端子部１２ｇ（図３参照）が配置された額縁領域を小さくすることができる。
【００７６】
＜第３実施形態＞
上述した第１実施形態では、４つのクロック信号ＣＫ１〜ＣＫ４を用いたゲートドライバ１１の構成とその配置例について説明した。本実施形態では、８つのクロック信号を用いたゲートドライバの構成及びその配置例について説明する。
【００７７】
図１０は、本実施形態におけるゲートドライバの等価回路を例示した図である。図１０に示すゲートドライバ１１Ａ（ｊ）は、ゲート線１３（ｊ）を駆動するゲートドライバである。但し、ｊ＝８ｍ＋１、ｍは０以上の整数である。つまり、ゲートドライバ１１Ａ（ｊ）は、ゲート線１３（１）、（９）、（１７）・・・を各々駆動するゲートドライバである。
【００７８】
ゲートドライバ１１Ａ（ｊ）は、ゲートドライバ１１（ｎ）と同様、ＴＦＴ−Ａ〜ＴＦＴ−Ｇ、及びキャパシタＣｂｓｔを含み、内部配線ｎｅｔＡ（ｊ）を有する。なお、ゲート線１３（ｊ）以外のゲート線１３を駆動するゲートドライバ１１Ａは、ゲートドライバ１１Ａ（ｊ）に供給されるクロック信号が異なる点以外は同様の構成である。以下、ゲートドライバ１１Ａ（ｊ）について、ゲートドライバ１１（ｎ）と異なる点を主に説明する。
【００７９】
ゲートドライバ１１Ａ（ｊ）は、ＴＦＴ−Ｆのゲート端子とドレイン端子が、ゲート線１３（ｎ−１）に接続されている。また、ＴＦＴ−Ａのドレイン端子にクロック信号ＣＫ１１、ＴＦＴ−Ｅのゲート端子にクロック信号ＣＫ４１、ＴＦＴ−ＣとＴＦＴ−Ｄのゲート端子にクロック信号ＣＫ５１が供給される。
【００８０】
なお、ゲートドライバ１１Ａ（１）のＴＦＴ−Ｆのゲート端子及びドレイン端子には、表示制御回路４からゲートスタートパルス信号が供給される。また、この例では、ゲートドライバ１１Ａ（ｊ）を示しているが、ゲートドライバ１１Ａ（ｊ−１）〜（ｊ−７）、及びゲートドライバ１１Ａ（ｊ＋１）〜（ｊ＋７）に供給されるクロック信号はゲートドライバ１１Ａ（ｊ）と異なる。８つのクロック信号の詳細については後述する。
【００８１】
次に、ゲートドライバ１１Ａ（ｊ）の動作について説明する。図１１は、ゲートドライバ１１Ａ（ｊ）がゲート線１３（ｊ）を駆動する際のタイミングチャートを示す図である。
【００８２】
図１１に示すように、８つのクロック信号ＣＫ１１〜ＣＫ８１は、互いに位相が異なり、４水平走査期間（４Ｈ）ごとに、Ｈレベル又はＬレベルの電位となる信号である。図１１において隣り合うクロック信号とクロック信号の位相は、１／８周期（１水平走査期間）ずれている。また、クロック信号ＣＫ１１とＣＫ５１、クロック信号ＣＫ２１とＣＫ６１、クロック信号ＣＫ３１とＣＫ７１、クロック信号ＣＫ４１とＣＫ８１の各々は逆位相となっている。なお、図１１において、リセット信号ＣＬＲの図示を省略しているが、リセット信号ＣＬＲは、一垂直走査期間毎に一定期間Ｈレベルとなる信号であり、１フレームごとに表示制御回路４から出力される。
【００８３】
また、ゲートドライバ１１Ａ（ｊ−１）の場合には、図１０に示す等価回路におけるクロック信号ＣＫ１１、ＣＫ４１、ＣＫ５１に替えて、それぞれ、クロック信号ＣＫ８１、ＣＫ３１、ＣＫ４１が供給される。また、ゲートドライバ１１Ａ（ｊ＋１）の場合には、図１０に示す等価回路におけるクロック信号ＣＫ１１、ＣＫ４１、ＣＫ５１に替えて、それぞれ、クロック信号ＣＫ２１、ＣＫ５１、ＣＫ６１が供給される。つまり、各ゲートドライバ１１Ａは、前段のゲートドライバ１１Ａと後段のゲートドライバ１１Ａの各々に供給されるクロック信号と１/８周期ずれているクロック信号が供給される。
【００８４】
ゲートドライバ１１Ａ（ｊ）は、前段のゲート線１３（ｊ−１）の電位がＴＦＴ−Ｆに供給される点でゲートドライバ１１（ｎ）のＴＦＴ−Ｆと異なる。ただし、ＴＦＴ−Ａ、Ｃ、Ｄ、Ｅに供給されるクロック信号ＣＫ１１、ＣＫ４１、ＣＫ５１は、ゲートドライバ１１（ｎ）のＴＦＴ−Ａ、Ｃ、Ｄ、Ｅに供給されるクロック信号ＣＫ１、ＣＫ２、ＣＫ３の周期を２倍にしたクロック信号である。そのため、ゲートドライバ１１Ａ（ｊ）におけるＴＦＴ−Ｆ以外のＴＦＴのオンオフのタイミングは、ゲートドライバ１１（ｎ）と同様である。
【００８５】
図１０及び図１１を参照して、ゲート線１３（ｊ−１）の電位がＨレベルとなるｔ１〜ｔ３の期間に、ゲートドライバ１１Ａ（ｊ）のＴＦＴ−Ｆにゲート線１３（ｊ−１）の電位が供給されるため、ＴＦＴ−Ｆがオンになる。このとき、ＴＦＴ−Ｅはオフとなるため、時刻ｔ１においてｎｅｔＡ（ｊ）はＨレベルの電位にプリチャージされる。
【００８６】
時刻ｔ２において、クロック信号ＣＫ４１、ＣＫ５１はＬレベルの電位のため、ＴＦＴ−Ｄ、Ｅ、Ｃはオフである。また、時刻ｔ２において、ＴＦＴ−Ａはオンのままであり、ＴＦＴ−Ａのドレイン端子に供給されるＨレベルの電位のクロック信号ＣＫ１１によって、ゲート線１３（ｊ）にＨレベルの電位が入力されて選択状態となる。また、キャパシタＣｂｓｔによって、ｎｅｔＡ（ｊ）の電位が突き上げられ、ｎｅｔＡ（ｊ）はＨレベルより高い電位まで上昇する。
【００８７】
時刻ｔ３において、ゲート線１３（ｊ−１）の電位がＬレベルとなり、ＴＦＴ−Ｆはオフになる。また、このとき、クロック信号ＣＫ４１はＨレベルの電位になるため、ＴＦＴ−Ｅはオンになるが、ＴＦＴ−Ｄ、Ｃはオフのままである。そのため、ｎｅｔＡ（ｊ）はＨレベルより高い電位を維持し、ゲート線１３（ｊ）はＨレベルの電位を保持する。
【００８８】
時刻ｔ４において、クロック信号ＣＫ１１はＬレベルの電位となり、クロック信号ＣＫ５１はＨレベルの電位となる。このとき、ＴＦＴ−Ｅはオンのままであり、ＴＦＴ−Ｃ、Ｄがオンとなるため、ｎｅｔＡ（ｊ）及びゲート線１３（ｊ）はＬレベルの電位に引き下げられる。
【００８９】
このようにして、制御配線１６を介して供給されるクロック信号ＣＫ１１〜ＣＫ８１、リセット信号ＣＬＲ、及び電源電圧信号に応じて、各ゲートドライバ１１Ａは、対応するゲート線１３を選択状態に切り替える。
【００９０】
本実施形態では、図１１に示すように、ゲート線１３（ｊ）のオフタイミングで、ｎｅｔＡ（ｊ）とクロック信号ＣＫ１１及びＣＫ５１の電位が変動する。
【００９１】
ここで、図１２Ａ及び図１２Ｂに、駆動回路用配線の電位の変動によるノイズを画素電極ＰＸＢが受ける場合のレイアウトを示す。図１２Ａ及び図１２Ｂに示すように、ゲート線１３（ｊ）の近傍に、ｎｅｔＡ（ｊ）及びクロック信号ＣＫ５１を供給する制御配線１６が配置されている。これら駆動回路用配線の近傍には、ゲート線１３（ｊ）に接続された画素用ＴＦＴ１０が配置されている。これら画素用ＴＦＴ１０と接続された画素電極ＰＸＢは、画素用ＴＦＴ１０と駆動回路用配線との間の寄生容量を介して、駆動回路用配線の電位の変動によるノイズの影響を受ける。つまり、図１２Ｂに示すように、ｎｅｔＡ（ｊ）、又はクロック信号ＣＫ５１を供給する制御配線１６の近傍に配置された画素用ＴＦＴ１０に接続された破線枠で示す画素電極ＰＸＢは、ｎｅｔＡ（ｊ）、又はクロック信号ＣＫ５１を供給する制御配線１６の電位の変動によるノイズの影響を受ける。
【００９２】
本実施形態では、ゲート線１３（ｊ）に接続された画素用ＴＦＴ１０と接続された画素電極ＰＸＢが、ｎｅｔＡ（ｊ）や制御配線１６の電位の変動によるノイズの影響を受けないようにゲートドライバ１１Ａ（ｊ）を配置する。
【００９３】
図１３Ａ及び図１３Ｂは、本実施形態におけるゲートドライバ１１Ａ（ｊ）の配置レイアウトを例示した模式図である。図１３Ａ及び図１３Ｂは、各図における列Ｐにおいて連続しているものとする。図１３Ａ及び図１３Ｂに示すように、クロック信号ＣＫ５、およびクロック信号ＣＫ１を供給する制御配線１６は、ゲート線１３（ｊ−１）とゲート線１３（ｊ−２）の間に配置されたＴＦＴ−Ａ及びＣの位置まで引き回されている。また、図１３Ａ及び図１３Ｂに示すように、ｎｅｔＡ（ｊ）は、ゲート線１３（ｊ−１）とゲート線１３（ｊ−２）の間の行に配置されている。
【００９４】
このように、ゲート線１３（ｊ）の近傍、すなわち、ゲート線１３（ｊ）に接続された画素用ＴＦＴ１０との間で寄生容量が発生する位置に、ゲート線１３（ｊ）のオフタイミングで電位が変動する駆動回路用配線（ｎｅｔＡ（ｊ）及びクロック信号ＣＫ５１を供給する制御配線１６）を配置しないことにより、駆動回路用配線の電位の変動に起因する輝度むらを軽減することができる。また、本実施形態では、第１実施形態よりも低周波数のクロック信号を用いてゲート線１３を駆動するため、上述した第１実施形態と比べてゲート線１３を充電する時間が長く、ゲートドライバ１１ＡにおけるＴＦＴが劣化してもＨレベルの電位まで充電しやすい。
【００９５】
＜第４実施形態＞
本実施形態では、上述した第１実施形態におけるゲートドライバ１１の最終バッファであるＴＦＴ−Ａ以外の他のＴＦＴ（ＴＦＴ−Ｃ〜Ｅ）に、デューティ比が異なるクロック信号を入力することにより、ゲートドライバ１１の配置レイアウトの自由度を高める例について説明する。以下、第１実施形態と異なる構成について主に説明する。
【００９６】
図１４は、本実施形態におけるゲートドライバ１１Ｂ（ｎ）の等価回路を示している。ゲートドライバ１１Ｂ（ｎ）は、供給される一部のクロック信号が第１実施形態と異なる点を除き、ゲートドライバ１１（ｎ）と同じ構成である。
【００９７】
図１４に示すように、ゲートドライバ１１Ｂ（ｎ）において、ＴＦＴ−Ｆのゲート端子とドレイン端子はゲート線１３（ｎ−１）に接続されている。また、ゲートドライバ１１（ｎ）と同じＴＦＴ−Ｄ、Ｅ、Ｃは、クロック信号ＣＫ３、ＣＫ２、ＣＫ３に替えて、クロック信号ＣＫ２０、ＣＫ３０、ＣＫ３０がそれぞれ供給される。
【００９８】
ここで、クロック信号ＣＫ２とＣＫ２０の波形例を図１５の（ａ）（ｂ）に示す。クロック信号ＣＫ２は、２水平走査期間ごとに、Ｈレベル又はＬレベルの電位となる信号である。一方、クロック信号ＣＫ２０は、クロック信号ＣＫ２がＨレベルの電位となるタイミングからΔｔ（例えば４μｓｅｃ）遅れてＨレベルの電位となり、クロック信号ＣＫ２がＬレベルの電位となるタイミングよりもΔｔ（例えば４μｓｅｃ）早くＬレベルの電位となる信号である。つまり、クロック信号ＣＫ２０は、クロック信号ＣＫ２よりもデューティ比が小さいクロック信号である。なお、この図では、クロック信号ＣＫ２とＣＫ２０の波形例を例示するが、クロック信号ＣＫ１０、ＣＫ３０、ＣＫ４０も同様である。つまり、クロック信号ＣＫ１０、ＣＫ３０、ＣＫ４０はそれぞれ、クロック信号ＣＫ１、ＣＫ３、ＣＫ４が、Ｈレベルの電位となるタイミングよりΔｔ（例えば４μｓｅｃ）遅れてＨレベルの電位となり、Ｌレベルの電位となるタイミングよりもΔｔ（例えば４μｓｅｃ）早くＬレベルの電位となる。
【００９９】
図１６は、クロック信号ＣＫ１〜ＣＫ４、及びクロック信号ＣＫ１０〜ＣＫ４０の波形例と、ゲートドライバ１１Ｂ（ｎ）がゲート線１３（ｎ）を駆動する際のタイミングチャートを示している。
【０１００】
ゲートドライバ１１Ｂ（ｎ）は、ＴＦＴ−Ｆのドレイン端子にゲート線１３（ｎ−１）が入力されるため、ｎｅｔＡ（ｎ）がＨレベルの電位となるタイミングは、ゲート線１３（ｎ−１）がＨレベルの電位となるタイミングｔ３と同じである。その後、クロック信号ＣＫ１の電位がＨレベルとなる時刻ｔ４において、クロック信号ＣＫ２０及びＣＫ３０の電位はＬレベルのため、ＴＦＴ−Ｄ、Ｅがオフとなり、クロック信号ＣＫ１によって、ｎｅｔＡ（ｎ）はＨレベルより高い電位まで上昇する。時刻ｔ５において、クロック信号ＣＫ１の電位がＬレベルとなり、ゲート線１３（ｎ）にＬレベルの電位が入力され、ｎｅｔＡ（ｎ）の電位はＨレベルまで下がる。時刻ｔ５からΔｔ経過したタイミングで、クロック信号ＣＫ２０、ＣＫ３０の電位はＨレベルであり、ＴＦＴ−Ｄ、Ｅがオンのため、ｎｅｔＡ（ｎ）はＬレベルの電位まで引き下げられる。
【０１０１】
図１６に示すように、ゲート線１３（ｎ）のオフタイミングである時刻ｔ５において電位が変動するクロック信号はＣＫ１、ＣＫ３である。図１４に示すゲートドライバ１１Ｂ（ｎ）のＴＦＴ−Ａにはクロック信号ＣＫ１が供給されるが、ゲートドライバ１１Ｂ（ｎ）のＴＦＴ−Ｃ，Ｅにはクロック信号ＣＫ３０が供給される。クロック信号ＣＫ３０は、ゲート線１３（ｎ）のオフタイミングである時刻ｔ５において電位が変動しない。そのため、本実施形態では、クロック信号ＣＫ１以外のクロック信号を供給する制御配線１６をゲート線１３（ｎ）の近傍、すなわち、ゲート線１３（ｎ）に接続された画素用ＴＦＴ１０の近傍に配置することができる。
【０１０２】
図１７Ａ及び図１７Ｂは、ゲートドライバ１１Ｂ（ｎ）の配置レイアウトを示す模式図である。図１７Ａ及び図１７Ｂに示すように、クロック信号ＣＫ１〜ＣＫ４を供給する制御配線１６に加え、クロック信号ＣＫ１０〜ＣＫ４０を供給する制御配線１６が画素内に設けられている。本実施形態においても、クロック信号ＣＫ１とｎｅｔＡ（ｎ）は、ゲート線１３（ｎ）のオフタイミングで電位が変動する。そのため、クロック信号ＣＫ１が入力されるＴＦＴ−Ａを、ゲート線１３（ｎ−１）と１３（ｎ−２）の間の行の画素に配置し、ｎｅｔＡ（ｎ）と、クロック信号ＣＫ１を供給する制御配線１６とを、ＴＦＴ−Ａが配置された画素まで引き回している。
【０１０３】
上記したように、クロック信号ＣＫ３０はゲート線１３（ｎ）のオフタイミングで電位が変動しない。そのため、本実施形態では、図１７Ｂに示すように、ＴＦＴ−Ｃをゲート線１３（ｎ）近傍に配置し、図１７Ａに示すクロック信号ＣＫ３０を供給する制御配線１６をＴＦＴ−Ｃの位置まで引き回している。ＴＦＴ−Ｄにおいても、ＣＫ２では無くＣＫ２０が接続されるため同様です。
【０１０４】
また、クロック信号ＣＫ１０〜ＣＫ４０は、ゲート線１３のオフタイミングで電位が変動しないため、これらクロック信号を供給する制御配線１６は配置に関して制約を受けない。そのため、第１実施形態と比べ、ゲートドライバ１１Ｂを配置するための画素領域を減らしたり、制御配線１６やｎｅｔＡ等の駆動回路用配線を引き回す距離を短くしたりすることができるので、配線による負荷を低減することができる。
【０１０５】
＜第５実施形態＞
本実施形態では、上述した第１実施形態のゲートドライバ１１とは異なる構成のゲートドライバを用いる例について説明する。
【０１０６】
図１８は、本実施形態のゲートドライバの等価回路を示す図である。図１８では、ゲート線１３（ｎ）を駆動するゲートドライバ１１Ｃ（ｎ）を例示しているが、他のゲート線１３を駆動するゲートドライバ１１Ｃは、供給されるクロック信号が異なる点を除き、ゲートドライバ１１Ｃ（ｎ）と同様の構成である。本実施形態におけるゲートドライバ１１Ｃは、第１実施形態と同様のクロック信号ＣＫ１〜ＣＫ４を用いて駆動される。
【０１０７】
以下、主に、ゲートドライバ１１（ｎ）と異なるゲートドライバ１１Ｃ（ｎ）の構成について説明する。
【０１０８】
図１８に示すように、ゲートドライバ１１Ｃ（ｎ）は、ゲートドライバ１１（ｎ）と同様のＴＦＴ-Ａ〜Ｃ及びＴＦＴ−ＧとキャパシタＣｂｓｔを備え、さらにアルファベットＨ〜Ｎで示すＴＦＴ−Ｈ〜ＴＦＴ−Ｎを備えるが、ゲートドライバ１１（ｎ）におけるＴＦＴ−Ｅ及びＤを備えていない。
【０１０９】
図１８において、ゲートドライバ１１Ｃ（ｎ）は、内部配線として、ｎｅｔＡ（ｎ）に加え、ｎｅｔＢ（ｎ）を有する。ｎｅｔＢ（ｎ）は、ＴＦＴ−Ｈ及びＮのゲート端子、ＴＦＴ−Ｉのソース端子、ＴＦＴ−Ｊ、Ｋ、Ｌ、Ｍの各ドレイン端子を接続する内部配線である。ｎｅｔＢは、ｎｅｔＡと同様、アクティブマトリクス基板２０ａにおいてゲート線１３およびソース線１５と同層に形成されている。
【０１１０】
ＴＦＴ−Ｆのゲート端子とドレイン端子は、ゲート線１３（ｎ−１）に接続され、ソース端子は、ｎｅｔＡ（ｎ）に接続される。
【０１１１】
ＴＦＴ−Ｈのゲート端子はｎｅｔＢ（ｎ）に接続され、ドレイン端子はｎｅｔＡ（ｎ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１１２】
ＴＦＴ−Ｉのゲート端子とドレイン端子にはクロック信号ＣＫ４が供給され、ソース端子はｎｅｔＢ（ｎ）に接続されている。
【０１１３】
ＴＦＴ−Ｊのゲート端子は、クロック信号ＣＫ２が供給され、ソース端子には電源電圧信号ＶＳＳが供給され、ドレイン端子はｎｅｔＢ（ｎ）に接続されている。
【０１１４】
ＴＦＴ−Ｋのゲート端子は、ｎｅｔＡ（ｎ）に接続され、ドレイン端子はｎｅｔＢ（ｎ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１１５】
ＴＦＴ−Ｌのゲート端子は、ゲート線１３（ｎ−２）に接続され、ドレイン端子はｎｅｔＢ（ｎ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１１６】
ＴＦＴ−Ｍのゲート端子は、リセット信号ＣＬＲが供給され、ドレイン端子はｎｅｔＢ（ｎ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１１７】
ＴＦＴ−Ｎのゲート端子は、ｎｅｔＢ（ｎ）に接続され、ドレイン端子はゲート線１３（ｎ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１１８】
次に、ゲートドライバ１１Ｃ（ｎ）の動作について説明する。図１９は、ゲートドライバ１１Ｃ（ｎ）がゲート線１３（ｎ）を駆動する際のタイミングチャートである。
【０１１９】
ｎｅｔＢ（ｎ）は、クロック信号ＣＫ２又はＣＫ４、ゲート線１３（ｎ−２）、及びｎｅｔＡ（ｎ）の電位に応じて、Ｈレベル又はＬレベルの電位となる。つまり、図１９に示すように、例えば、時刻ｔ１においてクロック信号ＣＫ２がＨレベルの電位となると、ＴＦＴ−Ｊがオンになり、ｎｅｔＢ（ｎ）はＬレベルの電位となる。また、時刻ｔ２においても、ゲート線１３（ｎ−２）がＨレベルの電位となり、クロック信号ＣＫ２がＨレベルの電位を維持するため、ＴＦＴ−ＪとともにＴＦＴ−Ｌがオンになり、ｎｅｔＢ（ｎ）はＬレベルの電位を保持する。
【０１２０】
続いて時刻ｔ３において、ゲート線１３（ｎ−１）の電位がＨレベルとなり、ＴＦＴ−Ｆがオンになると、ｎｅｔＡ（ｎ）はＨレベルの電位にプリチャージされる。このとき、クロック信号ＣＫ４がＨレベルの電位となり、ＴＦＴ−Ｉはオンになるが、ゲート線１３（ｎ−２）がＨレベルの電位を維持するため、ＴＦＴ−Ｌはオンのままである。よって、時刻ｔ３において、ｎｅｔＢ（ｎ）の電位はＬレベルのままである。
【０１２１】
次に、時刻ｔ４において、クロック信号ＣＫ４の電位がＨレベル、ＴＦＴ−Ａはオンのため、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位は、Ｈレベルより高い電位まで突き上げられる。このとき、ＴＦＴ−Ｋがオンのため、ｎｅｔＢ（ｎ）はＬレベルの電位を維持する。
【０１２２】
時刻ｔ５において、ｎｅｔＡ（ｎ）の電位はＨレベルのままであり、クロック信号ＣＫ２がＨレベルの電位となるので、ＴＦＴ−Ｋに加えてＴＦＴ−Ｊがオンになり、ｎｅｔＢ（ｎ）はＬレベルの電位を維持する。
【０１２３】
時刻ｔ６において、クロック信号ＣＫ２，ＣＫ３の電位がＨレベル、クロック信号ＣＫ１，ＣＫ４の電位がＬレベルである。このとき、ＴＦＴ−Ｉ，Ｋ〜Ｍがオフ、ＴＦＴ−Ｊ、Ｃがオンである。これにより、ゲート線１３（ｎ）の電位はＬレベルまで引き下げられ、ｎｅｔＡ（ｎ）の電位はＨレベルまで下がる。ｎｅｔＢ（ｎ）は、Ｌレベルの電位を維持する。
【０１２４】
時刻ｔ７において、クロック信号ＣＫ４の電位がＨレベル、クロック信号ＣＫ２の電位がＬレベルになる。このとき、ＴＦＴ−Ｊ〜ＴＦＴ−Ｍはオフのため、ｎｅｔＢ（ｎ）の電位はＨレベルとなる。これにより、ＴＦＴ−Ｈがオンになり、ｎｅｔＡ（ｎ）の電位はＬレベルまで引き下げられる。
【０１２５】
時刻ｔ６以降は、ゲート線１３（ｎ−２）及びｎｅｔＡ（ｎ）の電位がＬレベルとなるため、ｎｅｔＢ（ｎ）の電位は、クロック信号ＣＫ２又はＣＫ４の電位がＨレベルとなるときにＬレベルとなり、クロック信号ＣＫ２又はＣＫ４の電位がＬレベルとなるときにＨレベルとなる。
【０１２６】
また、ゲート線１３（ｎ）は、クロック信号ＣＫ３及びｎｅｔＢ（ｎ）の電位に応じてＬレベルの電位に引き下げられる。つまり、時刻ｔ６において、クロック信号ＣＫ３がＨレベルの電位になると、ＴＦＴ−Ｃがオンになり、ゲート線１３（ｎ）はＬレベルの電位に引き下げられる。また、時刻ｔ７において、ｎｅｔＢ（ｎ）の電位がＨレベルになると、ＴＦＴ−Ｎのゲート端子に、ｎｅｔＢ（ｎ）のＨレベルの電位が入力されて、ＴＦＴ−Ｎがオンになり、ゲート線１３（ｎ）はＬレベルの電位を維持する。なお、時刻ｔ８において、クロック信号ＣＫ３及びｎｅｔＢ（ｎ）の電位はＬレベルであるが、時刻ｔ９ではクロック信号ＣＫ３の電位がＨレベルとなるため、ゲート線１３（ｎ）はＬレベルの電位を維持する。
【０１２７】
このように、ゲートドライバ１１Ｃ（ｎ）は、ゲート線１３（ｎ）の電位をＬレベルに引き下げるタイミングで、ｎｅｔＡ（ｎ）及びゲート線１３（ｎ）がＬレベルの電位を維持するように構成されている。その結果、ゲート線１３（ｎ）の非選択期間に、ゲートドライバ１１Ｃ（ｎ）の誤動作によるノイズがゲート線１３（ｎ）に入力されないようにすることができる。
【０１２８】
次に、ゲートドライバ１１Ｃ（ｎ）の配置について説明する。図２０Ａ〜図２０Ｃは、ゲートドライバ１１Ｃ（ｎ）の配置レイアウトを示す模式図である。図２０Ａと図２０Ｂは、図２０Ａにおける列Ｐ１と図２０Ｂにおける列Ｐ２が隣接して連続している。また、図２０Ｂと図２０Ｃは、図２０Ｂにおける列Ｐ３と図２０Ｃにおける列Ｐ４が隣接して連続している。
【０１２９】
本実施形態においても、図１９に示したように、ゲート線１３（ｎ）のオフタイミングで、クロック信号ＣＫ１、ＣＫ３、及びｎｅｔＡ（ｎ）の電位が変動する。そのため、図２０Ａ〜図２０Ｂに示すように、クロック信号ＣＫ１及びＣＫ３をそれぞれ供給し、ゲート線１３と略平行に引き回された制御配線１６は、ゲート線１３（ｎ−１）と１３（ｎ−２）の間の画素領域に配置され、ＴＦＴ−Ａ及びＴＦＴ−Ｃと接続されている。
【０１３０】
また、図２０Ａ〜図２０Ｂに示すように、ｎｅｔＡ（ｎ）の一部は、ゲート線１３（ｎ）と１３（ｎ−１）の間の画素ＰＩＸに分散して配置され、他の部分は、ゲート線１３（ｎ−１）と１３（ｎ−２）の間の画素ＰＩＸに分散して配置されている。ｎｅｔＡ（ｎ）の一部は、ゲート線１３（ｎ）と１３（ｎ−１）の間の画素ＰＩＸに配置されるが、ゲート線１３（ｎ）と１３（ｎ−１）の略中間の位置に配置することで、ゲート線１３（ｎ）近傍に配置する場合と比べ、ｎｅｔＡ（ｎ）の電位の変動によるノイズの影響を小さくしている。
【０１３１】
＜第６実施形態＞
上述した第１実施形態では、ゲートドライバ１１（ｎ）を構成する素子を２行の画素を用いて配置する例について説明した。本実施形態では、１行の画素を用いてゲートドライバの各素子を配置する例について説明する。
【０１３２】
図２１は、本実施形態におけるゲートドライバの等価回路を示す図である。図２１Ａでは、ゲート線１３（ｋ）を駆動するゲートドライバ１１Ｄ（ｋ）の等価回路を示している。但し、ｋ＝２ｍ＋１、ｍは０以上の整数である。従って、ゲートドライバ１１Ｄ（ｋ）は、奇数段のゲート線１３（１）、（３）、（５）・・・を駆動するゲートドライバである。なお、ゲート線１３（１）を駆動するゲートドライバ１１Ｄ（１）は、ゲート線１３（ｋ−１）に替えて、ゲートスタートパルス信号が表示制御回路４から入力される。また、偶数段のゲート線１３を駆動するゲートドライバ１１Ｄは、ゲートドライバ１１Ｄ（ｋ）に供給されるクロック信号が異なる以外はゲートドライバ１１Ｄ（ｋ）と同様に構成されている。
【０１３３】
図２１に示すように、ゲートドライバ１１Ｄ（ｋ）は、ゲートドライバ１１（ｎ）と同様のＴＦＴ−Ａ〜Ｃ、Ｅ、ＤとキャパシタＣｂｓｔを備え、さらに、アルファベットＰ〜Ｔで示すＴＦＴ−Ｐ〜Ｔを備えるが、ゲートドライバ１１（ｎ）におけるＴＦＴ−Ｅ及びＤは備えていない。以下、ゲートドライバ１１（ｎ）と異なる構成について主に説明する。
【０１３４】
図２１において、ゲートドライバ１１Ｄ（ｋ）は、内部配線として、ｎｅｔＡ（ｋ）に加え、ｎｅｔＢ（ｋ）を有する。ｎｅｔＢ（ｋ）は、ＴＦＴ−Ｐのゲート端子、ＴＦＴ−Ｑのソース端子、ＴＦＴ−Ｒ、Ｓ、Ｔの各ドレイン端子を接続する内部配線である。
【０１３５】
ＴＦＴ−Ｆのゲート端子とドレイン端子はゲート線１３（ｋ−１）に接続され、ソース端子はｎｅｔＡ（ｋ）に接続されている。
【０１３６】
ＴＦＴ−Ａのドレイン端子には、クロック信号ＣＫＡが供給される。
【０１３７】
ＴＦＴ−Ｃのゲート端子には、クロック信号ＣＫｂが供給される。
【０１３８】
ＴＦＴ−Ｐのゲート端子はｎｅｔＢ（ｋ）に接続され、ドレイン端子はｎｅｔＡ（ｋ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１３９】
ＴＦＴ−Ｑのゲート端子とドレイン端子にはクロック信号ＣＫｂが供給され、ソース端子はｎｅｔＢ（ｋ）に接続されている。
【０１４０】
ＴＦＴ−Ｒのゲート端子は、リセット信号ＣＬＲが供給され、ソース端子には電源電圧信号ＶＳＳが供給され、ドレイン端子はｎｅｔＢ（ｋ）に接続されている。
【０１４１】
ＴＦＴ−Ｓのゲート端子は、ゲート線１３（ｋ−１）に接続され、ドレイン端子はｎｅｔＢ（ｋ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１４２】
ＴＦＴ−Ｔのゲート端子は、クロック信号ＣＫａが供給され、ドレイン端子はｎｅｔＢ（ｋ）に接続され、ソース端子には電源電圧信号ＶＳＳが供給される。
【０１４３】
図２２は、本実施形態において用いるクロック信号の波形例と、ゲートドライバ１１Ｄ（ｋ）がゲート線１３（ｋ）を駆動する際のタイミングチャートを示す図である。
【０１４４】
図２２に示すように、本実施形態では、４つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫａ、ＣＫｂが表示制御回路４から供給される。クロック信号ＣＫＡとＣＫＢは、１水平走査期間ごとに、ＨレベルとＬレベルの電位となる信号であり、互いに逆位相となる信号である。また、クロック信号ＣＫａは、クロック信号ＣＫＡがＨレベルの電位となるタイミングからΔｔ（例えば４μｓｅｃ）遅れてＨレベルの電位となり、クロック信号ＣＫＡがＬレベルの電位となるタイミングよりもΔｔ（例えば４μｓｅｃ）早くＬレベルの電位となる信号である。また、クロック信号ＣＫｂは、クロック信号ＣＫＢがＨレベルの電位となるタイミングからΔｔ（例えば４μｓｅｃ）遅れてＨレベルの電位となり、クロック信号ＣＫＢがＬレベルの電位となるタイミングよりもΔｔ（例えば４μｓｅｃ）早くＬレベルの電位となる信号である。つまり、クロック信号ＣＫａとＣＫｂは、クロック信号ＣＫＡとＣＫＢよりもデューティ比が小さいクロック信号である。
【０１４５】
偶数段のゲート線１３を駆動するゲートドライバ１１Ｄは、ゲートドライバ１１Ｄ（ｋ）に供給されるクロック信号ＣＫＡ、ＣＫａ、ＣＫｂに替えて、クロック信号ＣＫＢ、ＣＫｂ、ＣＫａがそれぞれ供給される。
【０１４６】
続いて、図２１及び図２２を参照して、ゲートドライバ１１Ｄ（ｋ）の動作を説明する。時刻ｔ１においてゲート線１３（ｋ−１）がＨレベルの電位になり、ＴＦＴ−ＦとＴＦＴ−Ｓがオンになる。これにより、ｎｅｔＢ（ｋ）はＬレベルの電位を維持し、ｎｅｔＡ（ｋ）は、ゲート線１３（ｋ−１）の電位によって、Ｈレベルの電位にプリチャージされる。そして、ＴＦＴ−Ａのゲート端子にｎｅｔＡ（ｎ）のＨレベルの電位が入力され、ＴＦＴ−Ａはオンになるが、クロック信号ＣＫＡの電位がＬレベルであり、ゲート線１３（ｋ）はＬレベルの電位を維持する。
【０１４７】
次に時刻ｔ２において、ゲート線１３（ｋ−１）がＬレベル、クロック信号ＣＫＡがＨレベル、クロック信号ＣＫｂがＬレベルの電位であるため、ＴＦＴ−Ｃ、ＴＦＴ−Ｆはオフ、ＴＦＴ−Ａはオンである。これにより、ゲート線１３（ｋ）に、ＴＦＴ−Ａのドレイン端子からクロック信号ＣＫＡのＨレベルの電位が入力され、キャパシタＣｂｓｔを介してｎｅｔＡ（ｋ）の電位はＨレベルよりも高い電位に突き上げられる。
【０１４８】
時刻ｔ３において、クロック信号ＣＫＡがＬレベルの電位であるため、ＴＦＴ−Ａのドレイン端子の電位により、ゲート線１３（ｋ）の電位はＬレベルになり、キャパシタＣｂｓｔを介してｎｅｔＡ（ｋ）の電位も下がる。続いて、時刻ｔ３からΔｔ遅れてクロック信号ＣＫｂがＨレベルの電位となり、ＴＦＴ−Ｃ、ＴＦＴ−Ｑがオンになる。これにより、ゲート線１３（ｋ）は、Ｌレベルの電位を維持し、ｎｅｔＢ（ｋ）の電位は、ＴＦＴ−Ｑのドレイン端子の電位によってＨレベルとなる。その結果、ＴＦＴ−Ｐがオンになり、ｎｅｔＡ（ｋ）はＬレベルの電位まで引き下げられる。
【０１４９】
時刻ｔ３からΔｔの経過後は、クロック信号ＣＫａとＣＫｂの電位によって、ＴＦＴ−Ｑ、Ｔがオン又はオフとなるため、それに応じて、ｎｅｔＢ（ｋ）はＨレベル又はＬレベルの電位となる。ｎｅｔＢ（ｋ）の電位がＨレベルになるごとに、ＴＦＴ−Ｐはオンになり、ｎｅｔＡ（ｋ）にＬレベルの電位が入力される。また、クロック信号ＣＫｂの電位によってＴＦＴ−Ｃはオン又はオフとなり、ＴＦＴ−Ｃがオンになるごとに、ゲート線１３（ｋ）にＬレベルの電位が入力される。
【０１５０】
このように、ゲート線１３（ｋ）の電位がＬレベルに引き下げられるタイミング以降は、ｎｅｔＡ（ｋ）及びゲート線１３（ｋ）はＬレベルの電位を維持するため、ゲートドライバ１１Ｄ（ｋ）の誤動作によるノイズがゲート線１３（ｋ）に入力されないようにすることができる。
【０１５１】
次に、ゲートドライバ１１Ｄの配置レイアウトについて説明する。図２３Ａ及び図２３Ｂは、ゲートドライバ１１Ｄ（ｋ）の配置レイアウトの一例を示す模式図である。なお、図２３Ａと図２３Ｂは、図２３Ａにおける列Ｐ１と図２３Ｂにおける列Ｐ２が隣接し、連続しているものとする。
【０１５２】
図２３Ａ及び図２３Ｂに示すように、ゲートドライバ１１Ｄ（ｋ）の各素子は、ゲート線１３（ｋ）と１３（ｋ−１）の間の画素ＰＩＸに分散して配置されている。この配置レイアウトでは、ゲート線１３（ｋ）の近傍に、ｎｅｔＡ（ｋ）、クロック信号ＣＫａ及びＣＫｂを供給する制御配線１６が引き回されている。
【０１５３】
図２２に示したように、ゲートドライバ１１Ｄ（ｋ）は、ゲート線１３（ｋ）のオフタイミングで、ｎｅｔＢ（ｋ）、クロック信号ＣＫａ、ＣＫｂの電位は変動しない。また、ｎｅｔＡ（ｋ）は、Ｈレベルより高い電位まで突き上げられた後、ゲート線１３（ｋ）のオフタイミングでＨレベルの電位まで下がり、その後、Ｌレベルまで電位が引き下げられる。このように、ｎｅｔＡ（ｋ）の電位は２段階に分けてＬレベルまで引き下げられるため、一度にＬレベルの電位まで引き下げられる場合と比べ、ｎｅｔＡ（ｋ）の電位の変動によるノイズの影響は小さくなる。そのため、図２３Ａ及び図２３Ｂに示すように、ｎｅｔＡ（ｋ）、クロック信号ＣＫａ及びＣＫｂを各々供給する制御配線１６をゲート線１３（ｋ）近傍に配置しても、これら駆動回路用配線の近傍に配置された画素電極ＰＸＢは、駆動回路用配線の電位の変動によるノイズの影響を受けにくい。
【０１５４】
また、クロック信号ＣＫＡは、図２２に示すように、ゲート線１３（ｋ）のオフタイミングで電位が変動する。そのため、図２３Ａに示すように、クロック信号ＣＫＡを供給する制御配線１６を、ゲート線１３（ｋ）と１３（ｋ−１）との略中間の位置で引き回してＴＦＴ−Ａと接続する。このように、クロック信号ＣＫＡを供給する制御配線１６をゲート線１３（ｋ）から離して配置することで、この制御配線１６の近傍、すなわち、この制御配線１６との間で寄生容量が生じる位置に配置された画素電極ＰＸＢ（破線枠内）は、この制御配線１６の電位の変動による影響を受けにくい。
【０１５５】
このように、本実施形態では、クロック信号ＣＫＡ、ＣＫＢよりもデューティ比が小さいクロック信号ＣＫａ、ＣＫｂを用いることで、クロック信号ＣＫＡを供給する制御配線１６以外の駆動回路用配線の電位を、ゲート線１３（ｋ）のオフタイミングで変動しないようにすることができる。
【０１５６】
一方、例えば、図２４に示すように、ＴＦＴ−Ｃ、Ｑ、Ｔに対し、クロック信号ＣＫａ、ＣＫｂに替えて、デューティ比が同じクロック信号ＣＫＡ、ＣＫＢを供給する場合、クロック信号ＣＫＡを供給する制御配線１６以外の駆動回路用配線も配置の制約を受ける。
【０１５７】
図２４に示す等価回路を用いてゲート線１３（ｋ）を駆動する場合のタイミングチャートは、図２５のように表される。図２５に示すように、クロック信号ＣＫＡとＣＫＢとを用いる場合、ゲート線１３（ｋ）のオフタイミングで、クロック信号ＣＫＡ、ＣＫＢ、ｎｅｔＡ（ｋ）、ｎｅｔＢ（ｋ）の電位が変動する。
【０１５８】
図２６Ａ及び図２６Ｂは、図２４に示すゲートドライバ１１Ｅ（ｋ）の各素子を１行の画素に分散して配置する場合の配置レイアウトを示す模式図である。図２６Ａ及び図２６Ｂに示すように、ｎｅｔＡ（ｋ）、クロック信号ＣＫＡ、ＣＫＢを各々供給する制御配線１６の一部は、ゲート線１３（ｋ）の近傍に配置されている。そのため、この場合には、これら駆動回路用配線の近傍に配置された破線枠内の画素電極ＰＸＢが、駆動回路用配線の電位の変動によるノイズを受ける。つまり、クロック信号ＣＫＡとＣＫＢのみを用いる場合、本実施形態の場合より、内部配線や制御配線１６の電位の変動によるノイズの影響を受ける画素電極ＰＸＢが多くなり、輝度むらが発生する割合が大きくなる。
【０１５９】
＜第７実施形態＞
上述の第６実施形態では、クロック信号ＣＫＡ、ＣＫＢに替えて、クロック信号ＣＫａ、ＣＫｂを用いることで、ゲート線１３（ｋ）のオフタイミングでｎｅｔＡ（ｋ）の電位が変動しないように構成した。本実施形態では、ゲート線１３（ｎ）のオフタイミングでｎｅｔＡ（ｋ）の電位が変動する場合（図２５参照）において、ｎｅｔＡ（ｋ）をゲート線１３（ｋ）の近傍に配置しても、ｎｅｔＡ（ｋ）近傍の画素電極が、ｎｅｔＡ（ｋ）の電位の変動による影響を受けにくい構成について説明する。
【０１６０】
図２７Ａは、図２６Ａにおいてゲート線１３（ｋ）の近傍にｎｅｔＡ（ｋ）が配置された画素を拡大した模式図である。また、図２７Ｂは、図２７Ａに示す画素をＩ−Ｉ線で切断した断面を表す模式図である。
【０１６１】
図２７Ａに示すように、画素ＰＩＸには、ソース線１５と略平行な制御配線１６ａと、制御配線１６ａに接続され、ゲート線１３に略平行な制御配線１６ｂが設けられている。図２７Ａに示す破線枠は、ブラックマトリクス（ＢＭ）が設けられる領域であり、ゲート線１３（ｋ）、画素用ＴＦＴ１０、制御配線１６ｂ、及びｎｅｔＡ（ｋ）は、ブラックマトリクス（ＢＭ）によって覆われる。なお、図示を省略するが、各画素には、画素用ＴＦＴ１０のドレイン端子１０（Ｄ）とコンタクトＣを介して画素電極ＰＸＢが設けられている。
【０１６２】
図２７Ｂに示すように、画素用ＴＦＴ１０のドレイン端子１０（Ｄ）と制御配線１６ｂは、基板１００の上に形成されたゲート線１３（ｋ）及びｎｅｔＡ（ｋ）の上に、ゲート絶縁膜１１０を介して設けられている。また、図示を省略するが、制御配線１６ａも画素用ＴＦＴ１０のドレイン端子１０（Ｄ）と同層に設けられている。制御配線１６ｂは、基板１００の水平方向において、ｎｅｔＡ（ｋ）と画素用ＴＦＴ１０との間に設けられている。制御配線１６ｂとｎｅｔＡ（ｋ）との距離ｙは、ｎｅｔＡ（ｋ）と画素用ＴＦＴ１０のドレイン端子１０（Ｄ）との距離ｘよりも短い。
【０１６３】
また、本実施形態では、図２７Ｃに示すように、制御配線１６ａ，１６ｂに対してゲート線１３（ｋ）のオフタイミングｔで電位が変動しない制御信号を供給する。これにより、制御配線１６ｂは制御配線１６ａと同電位となる。この制御信号は、ゲートドライバ１１Ｅ（ｋ）に供給されるクロック信号とは別の信号であり、一定期間（例えば１水平走査期間）ごとにＨレベル又はＬレベルの電位となる信号であってもよいし、Ｈレベル又はＬレベルの固定電位の信号であってもよい。このように、画素用ＴＦＴ１０とｎｅｔＡ（ｋ）との間に制御配線１６ｂが配置されることで、ｎｅｔＡ（ｋ）の電位の変動によるノイズが制御配線１６ｂによって低減される。
【０１６４】
なお、上記の例では、制御配線１６ａ、１６ｂにクロック信号とは異なる別の制御信号が供給される例を説明したが、ゲート線１３（ｋ）のオフタイミングで電位が変動しないクロック信号が供給されてもよい。また、上記の例では、基板１００の水平方向において、制御配線１６ｂは、ｎｅｔＡ（ｋ）と画素用ＴＦＴ１０との間に配置される例を説明したが、ｎｅｔＡ（ｋ）と重なる位置に配置されていてもよい。要は、ｎｅｔＡ（ｋ）と制御配線１６ｂとの間の距離ｙが、画素用ＴＦＴ１０とｎｅｔＡ（ｋ）との間の距離ｘよりも小さい位置に制御配線１６ｂが配置されていればよい。
【０１６５】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。以下、本発明の変形例について説明する。
【０１６６】
＜変形例＞
（１）上述した第１実施形態から第７実施形態において、ゲート線１３の延伸方向に隣接する画素の画素用ＴＦＴ１０と画素用ＴＦＴ１０の間に、ゲート線１３のオフタイミングで電位が変動する駆動回路用配線を設ける場合、その駆動回路用配線を以下のように配置してもよい。つまり、例えば、図２８に示すように、ゲート線１３のオフタイミングで電位が変動する制御配線１６を、隣接する２つの画素用ＴＦＴ１０からの距離が略同等となる位置に設けるようにする。制御配線１６は、ソース線１５と同層に形成されるため、一方の画素用ＴＦＴ１０のソース端子１０（Ｓ）と他方の画素用ＴＦＴ１０のドレイン端子１０（Ｄ）との間に寄生容量が生じやすい。そのため、このように構成することで、制御配線１６と、隣接する２つの画素用ＴＦＴ１０との間に生じる寄生容量を低減することができる。
【０１６７】
（２）上述した第１実施形態から第７実施形態では、カラーフィルタのＲ，Ｇ，Ｂのそれぞれの色に対応する各画素が、ゲート線１３の延伸方向に、Ｒ，Ｇ，Ｂの順に配列されている例を説明したが、図２９Ａに示すように、Ｒ，Ｇ，Ｂの各色に対応する画素Ｐｒ、Ｐｇ、Ｐｂがソース線１５の延伸方向に配列されていてもよい。この場合のゲート線１３は、上述の実施形態のゲート線の３倍の本数が必要であるが、ソース線は上述の実施形態のソース線の１／３の本数でよい。
【０１６８】
図２９Ａにおいて、例えば、ゲートドライバを構成する一のＴＦＴのドレイン端子に、図２９Ｂに示すように、ゲート線１３（ｉ）のオフタイミングｔ１で電位が変動する制御信号ＣＫが入力されるものとする。図２９Ａに示すように、制御信号ＣＫを供給する制御配線１６をＴＦＴが配置された行でゲート線１３と略平行に引き回した制御配線１６１をＴＦＴに接続すると、破線枠Ｒで示す画素用ＴＦＴ１０と制御配線１６１との間に寄生容量が生じる。そのため、破線枠Ｒで示す画素用ＴＦＴ１０に接続された画素電極（図示略）が制御信号ＣＫの電位の変動によるノイズの影響を受ける。
【０１６９】
本変形例では、図２９Ｃに示すように、制御配線１６を、ゲート線１３（ｉ＋１）と１３（ｉ）との間の行で引き回した制御配線１６２をＴＦＴと接続する。なお、図２９Ｂに示すように、ゲート線１３（ｉ＋１）のオフタイミングｔ２で制御配線１６２の電位は変動しない。そのため、制御配線１６２近傍に配置された画素用ＴＦＴ１０に接続された画素電極（図示略）は、制御配線１６２の電位の変動によるノイズの影響を受けない。
【産業上の利用可能性】
【０１７０】
本発明は、液晶ディスプレイ等の表示装置に利用することができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【国際調査報告】
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