(57)【要約】  小型で診断機能を有し、かつ、電源異常から迅速に復帰する半導体装置を提供すること。  電源電圧の変動時間によって異なる制御信号を生成する制御信号生成回路と、前記制御信号の違いによって動作シーケンスを変更する制御回路と、を有する半導体装置。
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【特許請求の範囲】
【請求項１】
電源電圧の変動時間によって異なる制御信号を生成する制御信号生成回路と、
前記制御信号の違いによって動作シーケンスを変更する制御回路と、を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記制御信号生成回路は、前記電源電圧の低下時間によって異なる制御信号を生成することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記制御信号生成回路は、電源に接続される抵抗とグラウンドに接続される容量との間の電位が信号として入力され、前記入力信号の立ち上がり時にある一定電圧以上の間、ハイもしくはロウの信号を出力することを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記制御信号生成回路は、
電源に接続される抵抗とグラウンドに接続される容量との間の電位が信号として入力され、前記入力信号の立ち上がり時にパルス信号を出力する第一の信号生成回路と、
前記電源の立上がり時にパルス信号を出力する第二の信号生成回路と、を有し、
前記第一及び第二の信号生成回路で出力されたパルス信号の立ち上がり及び立下りタイミングにより動作シーケンスを変更する制御回路と、を有する半導体装置
【請求項５】
請求項４に記載の半導体装置において、
前記第二の信号生成回路がパルス信号を発生するとアナログ回路の動作を開始し、デジタル回路内部のフリップフロップのリセット及び不揮発メモリからレジスタへのデータの読み出しを行い、
前記第一の信号生成回路の出力信号の状態を確認し、パルス信号が生成されている場合は、初期診断動作を実行する半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記制御信号生成回路は、電源に接続されるスイッチとグラウンドに接続される容量との間の電位が信号として入力され、前記入力信号の立ち上がり時にパルス信号を出力し、
電源と前記出力信号の電圧の大小を比較し前記スイッチのオンオフを制御する比較器を有する半導体装置
【請求項７】
請求項１に記載の半導体装置において、
前記異なる制御信号を外部に出力する回路を有する半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記制御信号生成回路は、前記電源の遷移時間の違いによって異なる制御信号を生成することを特徴とする半導体装置。
【請求項９】
請求項２に記載の半導体装置において、
前記制御信号生成回路は、電源に接続される抵抗とグラウンドに接続される容量との間の電位と、任意の一定電圧と、タイミング信号と、が入力され、
前記タイミング信号が入力されている間は、前記抵抗と前記容量との間の電位と任前記意の一定電圧との大小を比較し、比較結果に応じてハイもしくはロウの信号を出力することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に自動車に搭載される半導体装置に関する。
【背景技術】
【０００２】
自動車に搭載される半導体装置は、年々増加している。これに伴い、半導体装置には、個々での高い安全性が要求されるようになっている。安全性を高める手段の一つとして、例えば半導体装置の自己診断機能がある。自己診断機能は、動作時に一定期間ごとに診断を行う常時診断と、電源投入時にのみ診断を行う初期診断に分けることができる。そして、初期診断では、診断動作に時間がかかり通常動作と同時に行うことが難しい診断が行われることが多い。【０００３】
ここで、外部に設けられた停電検出回路とバックアップ電源とを用いて停電時等の電源異常を常時診断する遊技機の構成が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２４５０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置には安全性とは別に、電源異常から迅速に通常動作に復帰することが要求される。これは、自動車の半導体装置が電源ノイズを受けやすい環境で使用される一方で制御動作を停止することができないためである。しかしながら電源投入時の初期診断に時間がかかる場合、電源異常からの迅速な復帰を妨げる。これは、半導体装置自身では、電源が再投入されたのか電源異常で電源電圧が低下したのか区別ができないため、電源投入時同様に電源異常時も初期診断動作が発生するためである。【０００６】
ここで、特許文献１では、停電検出回路とバックアップ電源とを用いて停電時等の電源異常を検出することで、電源投入と電源異常時の区別をしているが、特許文献１に記載の停電検出回路とバックアップ電源では、外部部品としての実装のための面積及びコストが大きい。【０００７】
本発明では、小型で診断機能を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は例えば、電源電圧の変動時間によって異なる制御信号を生成する制御信号生成回路と、制御信号の違いによって動作シーケンスを変更する制御回路と、を有する。
【発明の効果】
【０００９】
本発明によれば、小型で診断機能を有する半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明を用いた半導体装置のブロック図
【図２】図１に示すブロック図の電源投入時の動作波形
【図３】図１に示すブロック図の電源異常時の動作波形
【図４】電源投入時と電源異常時を区別するための回路例
【図５】図４に示す回路図の電源投入時の動作波形
【図６】図４に示す回路図の電源異常時の動作波形
【図７】電源投入時と電源異常時を区別するための回路例
【図８】図７に示す回路図のＣＯＭＰの回路例
【図９】図７の回路の電源投入時の動作波形
【図１０】図７の回路の電源異常時の動作波形
【図１１】電源投入時と電源異常時を電源電圧の遷移時間で区別する回路例
【図１２】図１１の回路の電源投入時の動作波形
【図１３】図１１の回路の電源異常時の動作波形
【図１４】電源投入時と電源異常時を区別するための回路例
【図１５】図１４の回路の電源投入時の動作波形
【図１６】図１４の回路の電源異常時の動作波形
【発明を実施するための形態】
【００１１】
本発明では、電源電圧の変動時間によって電源投入時と電源異常時を識別する構成を取る。以下、本発明の実施例について図を用いて詳細に説明する。
【実施例１】
【００１２】
図１に、本発明を用いた半導体装置の一構成例を示す。ＩＣ１００は半導体チップを意味し、ＰＯＲＣＮＴ１０１はパワーオンリセット信号ｐｏｒ及び電源投入時か電源異常時かの識別信号ｓｄｉａｇの発生回路である。ＢＬＯＣＫ１０２は、ｐｏｒ及びｓｄｉａｇによって制御されるその他回路ブロックの集まりを意味する。ＭＥＭＯＲＹ１０３は不揮発メモリやＳＲＡＭ、ＤＲＡＭといったメモリ回路を、ＲＥＧＩＳＴＥＲ１０４はレジスタ回路を、ＡＮＡＬＯＧ１０５は各アナログ回路を、ＭＰＵ１０６はマイクロプロセッサユニットを、Ｉ／Ｆ１０７はチップ外部との入出力回路を意味する。【００１３】
図２に電源投入時の動作波形を示す。電源が投入されてｖｄｄ電圧が立ち上がると、パワーオンリセット信号ｐｏｒが発生する。ｐｏｒがハイになることでＢＬＯＣＫ１０２内のレジスタの値がリセットされる。ｐｏｒがロウになることで、ＭＰＵ１０６が動作を開始しメモリからレジスタへのデータの読み出しなどの初期化動作を行う。初期化後、制御信号ｓｄｉａｇがハイの場合ＭＰＵは初期診断動作を行った後に通常動作を開始する。【００１４】
図３に電源異常時の動作波形を示す。ｐｏｒは電源投入時同様に発生し、ＭＰＵ１０６は初期化動作を行う。初期化後、制御信号ｓｄｉａｇがロウの場合ＭＰＵは初期診断動作を行わずに通常動作に移行する。【００１５】
このようにｓｄｉａｇの有無によって初期診断の有無を制御する。また、電源異常時にもｐｏｒを発生して初期化動作を行うのは、電源異常によりレジスタの値が破壊され誤動作する可能性があるためである。【００１６】
次にｐｏｒ及びｓｄｉａｇの生成回路ＰＯＲＣＮＴ１０１の一例を示す。図４にＰＯＲＣＮＴ１０１の回路図を示す。ＰＯＲ１１０は、電源電圧ｖｄｄが電圧ｖｒｅｌｅａｓ以下ではハイ（＝ｖｄｄ）を、ｖｒｅｌｅａｓ以上ではロウをｐｏｒｓ１に出力する。ＰＯＲ１１２もＰＯＲ１１０と同様の動作をするが、ｖｄｄの変わりにｖｄｄ＿ｄｌｙが入力されている。ｖｄｄ＿ｄｌｙはｖｄｄより、抵抗１１１と容量１１２のＲＣ時定数分遅れて立ち上がる。ＰＵＬＳＧＥＮ１１４、ＰＵＬＳＧＥＮ１１７は、入力信号の立下りエッジに対してある一定幅のハイパルスを出力する。ＤＬＹ１１５、ＤＬＹ１１８は遅延回路である。ＦＦ１１６、ＦＦ１１９はフリップフロップ回路であり、ｒｅｓｅｔ入力がハイで保持データがリセットされる。リセットされると出力信号はロウになる。クロックの立ち上がりエッジで、入力データを取り込み出力する。ＰＯＲ１１３以外の回路の電源はｖｄｄに接続されている。【００１７】
図５に電源投入時の波形図を示す。まず電源電圧ｖｄｄが立ち上がるとそれと共にＰＯＲ１１０の出力ｐｏｒｓ１もハイ（＝ｖｄｄ）を出力する。ｐｏｒｓ１がハイになることでＦＦ１１６、ＦＦ１１９はリセット状態になり出力がロウになる。ＦＦ１１６、ＦＦ１１９の出力がロウになることで、ｐｏｒはハイに、ｓｄｉａｇはロウになる。ｖｄｄがｖｒｅｌｅａｓより高くなるとｐｏｒｓ１はロウに変化する。ｐｏｒｓ１の立下りエッジが入力されることで、ＰＵＬＳＧＥＮ１１４はパルス信号ｆｆｃｌｋ１を発生し、ｆｆｃｌｋ１の遅延信号ｆｆｃｌｋ１＿ｄｌｙがＦＦ１１６のクロック信号として入力される。ＦＦ１の入力には、ｐｏｒｓ１の反転信号が入力されているので、ＦＦ１１６の出力はハイとなり、ｐｏｒはロウとなる。ｖｄｄ＿ｄｌｙは抵抗１１１と容量１１２によってｖｄｄより立ち上がりが遅れる。ｖｄｄ＿ｄｌｙが立ち上がるとそれと共にＰＯＲ１１３の出力ｐｏｒｓ２もハイ（＝ｖｄｄ＿ｄｌｙ）を出力する。ｖｄｄ＿ｄｌｙがｖｒｅｌｅａｓより高くなるとｐｏｒｓ２はロウに変化する。ｐｏｒｓ２の立下りエッジが入力されることで、ＰＵＬＳＧＥＮ１１７はパルス信号ｆｆｃｌｋ２を発生し、ｆｆｃｌｋ２の遅延信号ｆｆｃｌｋ２＿ｄｌｙがＦＦ１１９のクロック信号として入力される。ＦＦ１１９の入力には、ｐｏｒｓ１の反転信号が入力されているので、ＦＦ１１９の出力であるｓｄｉａｇはハイとなる。ＤＬＹ１１５の遅延は、ｐｏｒがロウになりＢＬＯＣＫ１０２の回路が動作を開始した時にｓｄｉａｇがロウかハイかが決まっていることを保障するためである。よって、ＤＬＹ１１５の遅延量は、ｖｄｄ＿ｄｌｙのｖｄｄに対する遅延量に依存する。【００１８】
図６に電源異常時の波形図を示す。電源電圧ｖｄｄが立ち上がって、ｐｏｒｓ１ハイになることで、ＦＦ１１６とＦＦ１１９にリセット信号が入力され、ｐｏｒはハイに、ｓｄｉａｇはロウになる。ｖｄｄがｖｒｅｌｅａｓより高くなるとｐｏｒｓ１はロウに変化する。ｐｏｒｓ１の立下りエッジが入力されることで、ＰＵＬＳＧＥＮ１１４はパルス信号ｆｆｃｌｋ１を発生し、ｆｆｃｌｋ１の遅延信号ｆｆｃｌｋ１＿ｄｌｙがＦＦ１１６のクロック信号として入力される。ＦＦ１１６の入力には、ｐｏｒｓ１の反転信号が入力されているので、ＦＦ１１６の出力はハイとなり、ｐｏｒはロウとなる。ここまでは、電源投入時と同じ動きであるが、電源異常時は、ｖｄｄがロウになる期間が短いために、ｖｄｄ＿ｄｌｙはｖｒｅｌｅａｓより低くならない。ｖｄｄ＿ｄｌｙがｖｒｅｌｅａｓより低くならないため、ｐｏｒ２はロウのままであり、ｆｆｃｌｋ２、ｆｆｃｌｋ２＿ｄｌｙも変化しない。ＦＦ１１９にはクロック信号が入力されないので、ｓｄｉａｇはロウのままになる。【００１９】
電源異常と判断する電源の低下時間は、抵抗１１１と容量１１２の値によって決まる。【００２０】
本実施例によれば、電源異常はノイズやコネクタのチャタリングによって引き起こされるため電源電圧の変動時間が短く、一方で、電源投入時は、電源のオフ期間や電源の立ち上がり時間が電源異常時に比べて、長いため、電源異常時の電源電圧の変動時間の違いから動作を切り替えることが可能となる。電源異常時には、初期診断を行わないよう動作を切り替えることで、電源異常から通常動作への復帰時間を短縮できる。
【実施例２】
【００２１】
実施例１において電源投入時と区別できる電源異常時の電圧低下時間は、抵抗１１１と容量１１２の時定数できまる。抵抗１１１と容量１１２の値を大きくすれば、より電圧低下時間が長い電源変動も電源投入と区別することができるが、ｓｄｉａｇが決まる時間が遅くなるため起動時間が遅くなる。また、抵抗１１１は、ＰＯＲ１１３が動作可能な電流を流す必要があるため上限が決まってしまう。時定数を大きくするには、容量１１２の容量値を大きくする必要があるが、面積オーバヘッドが大きい。図７にスイッチとコンパレーターを利用することで、電源投入時と電源異常による電圧低下時で、ｖｄｄとｖｄｄ＿ｄｌｙ間の抵抗を変更可能な構成を示す。実施例１と異なる箇所だけを示す。実施例１に対して、ＰＭＯＳスイッチ１２２と比較器ＣＯＭＰ１２１が追加されている。ＣＯＭＰ１２１は、ｖｄｄとｖｄｄ＿ｄｌｙを比較する。ｖｄｄがｖｄｄ＿ｄｌｙ以上の場合には、ｐｓｗ＿ｃｎｔにロウを出力し、ｖｄｄがｖｄｄ＿ｄｌｙ未満の場合には、ｐｓｗ＿ｃｎｔにハイを出力する。ＣＯＭＰ１２１の構成の一例を図８に示す。オペアンプ１３１の非反転入力にｖｄｄ＿ｄｌｙを、反転入力にｖｄｄを、電源にはｖｄｄ＿ｄｌｙを入力している。【００２２】
図９に電源投入時の動作を示す。電源投入時には、ｖｄｄが必ずｖｄｄ＿ｄｌｙより高くなるので、ｐｓｗ＿ｃｎｔはロウで、ＰＭＯＳスイッチ１２２はオン状態になる。ＰＭＯＳスイッチ１２２のオン抵抗が十分小さいと考えると、ｖｄｄ＿ｄｌｙの立ち上がりは抵抗１１１の抵抗値と容量１１２の容量値で決まる。次に図１０に電源異常時の動作を示す。電源異常でｖｄｄがたち下がる場合には、ｖｄｄ＿ｄｌｙの変化はｖｄｄより遅いため、ｖｄｄ＿ｄｌｙの方がｖｄｄより高くなる。ｖｄｄがたち下がってｖｄｄ＿ｄｌｙより電圧値が低くなると、ｐｓｗ＿ｃｎｔはハイになりＰＭＯＳスイッチ１２２はオフ状態になる。ＰＭＯＳスイッチ１２２のオフ抵抗はオン抵抗に比べて、３桁以上小さいので、容量１１２とＰＭＯＳスイッチ１２２のオフ抵抗で決まる時定数はＰＭＯＳスイッチ１２２のオン抵抗に対して３桁以上大きくできる。本実施例によれば、電源電圧の低下時はＰＭＯＳスイッチ１２２がオフ状態となり高抵抗となる。このため通常の抵抗を使用した場合に比べて、容量１１２の容量値を小さくすることが可能となる。面積は容量値に比例するので、容量１１２の面積を小さくすることができ、実施例１より小さな面積で同様の効果を実現することができる。
【実施例３】
【００２３】
図１１に電源電圧の立ち上がり時間の違いによって電源投入と電源異常を区別する回路を示す。電源投入による立ち上がり時間に比べて、電源以上による電圧変動時間が早いことから、電源電圧の変動時間の違いにより電源投入と電源異常を区別することが可能である。ＰＯＲ１４１はｖｄｄがｐｏｒ３＿ｔｈ以下の間ｐｏｒｓ３にハイを出力し、ｐｏｒ３＿ｔｈより大きくなるとロウを出力する。ＰＯＲ１４２はｖｄｄがｐｏｒ４＿ｔｈ以下の間ｐｏｒｓ４にハイを出力し、ｐｏｒ４＿ｔｈより大きくなるとロウを出力する。ＴＣＯＵＮＴ１４３はカウンタ回路で、ｐｏｒｓ３の立下りからｐｏｒ４までの立下りの間、ｐｏｒｓ３がロウで、ｐｏｒｓ４がハイの間一定周期でカウントを行う。ＤＣＯＭＰ１４４はデジタル値の比較器で、ＴＣＯＵＮＴ１４３の出力ｐｏｒ＿ｔｄｉｆｆを固定値と比較し、固定値より大きい場合はｓｄｉａｇにハイを出力する。【００２４】
図１２に電源投入時の動作波形を示す。ｖｄｄの立ち上がりと共に、ｐｏｒｓ３とｐｏｒｓ４にはハイ（＝ｖｄｄ）が出力される。ｖｄｄがｐｏｒ３＿ｔｈより高くなるとｐｏｒｓ３はたち下がる。ｐｏｒｓ３がたち下がることで、ｐｏｒｓ３がロウ、ｐｏｒｓ４がハイの状態となり、ＴＣＯＵＮＴ１４３はカウントを開始し、ｐｏｒ＿ｔｄｉｆｆのビット値は増えていく。ｖｄｄがｐｏｒ４＿ｔｈより高くなるとｐｏｒｓ４も立下り、ＴＣＯＵＮＴ１４３はカウントを停止する。ｐｏｒｓ４の立下りタイミングで、ｐｏｒ＿ｔｄｉｆｆを固定値ｃｏｕｎｔ＿ｔｈと比較し、ｐｏｒ＿ｔｄｉｆｆがｃｏｕｎｔ＿ｔｈより大きいのでｓｄｉａｇにハイを出力する。ｐｏｒにはｐｏｒｓ４の立下りタイミングを遅らせた信号が出力される。これは、パワーオンリセットが解除される前に、ｓｄｉａｇが確定していることを保障するためである。【００２５】
図１３に電源異常時の動作波形を示す。ｖｄｄの立ち上がり時間が速いために、ｐｏｒｓ３の立下りからｐｏｒｓ４の立下りまでの時間が短くなる。このため、ＴＣＯＵＮＴ１４３のカウント値ｐｏｒ＿ｔｄｉｆｆはｃｏｕｎｔ＿ｔｈ以下となり、ｓｄｉａｇはロウのままになる。【００２６】
電源異常時のｐｏｒ＿ｔｄｉｆｆとの比較値は、ヒューズや不揮発メモリでチップごとに変更しても良い。本実施例によれば、電源異常はノイズやコネクタのチャタリングによって引き起こされるため電源電圧の立ち上がり時間が短く、一方で、電源投入時は、電源の立ち上がり時間が電源異常時に比べて、長いため、電源異常時の電源の立上がり時間の違いから動作を切り替えることが可能となる。【００２７】
本実施例によれば、抵抗や容量が不要となるので、実施例１、２に比べて小面積で電源異常時の動作の切替を実現できる。また、実施例１、２ではより電源電圧低下時間の長い電源異常を電源投入と識別する場合には、電源電圧ｖｄｄの変化に対するｖｄｄ＿ｄｌｙの遅延を大きくする必要があり電源投入か電源異常かの判定に時間がかかるため、電源異常からの復帰に時間がかかることになるが、本実施例では電源が通常動作電圧に復帰した時点で判定が可能である。さらに、電源投入時よりも電源の立上がり時間が長い場合にも異常として検知することができる。電源の立上がり時間が長くなる場合としては、例えば、電源コネクタの端子の酸化や接触不良による抵抗の増加が考えられる。
【実施例４】
【００２８】
実施例１において、より長い電圧低下時間を電源異常と判断できるようにすると、電源電圧ｖｄｄの変化に対するｖｄｄ＿ｄｌｙの遅延を大きくする必要があり、電源投入か電源異常かの判定に時間がかかるため、電源異常からの復帰に時間がかかることになる。【００２９】
そこで、図１４にｖｄｄ＿ｄｌｙの遅延を大きくしても、復帰時間が長くならない回路構成を示す。ここでは、実施例１と異なる部品についてのみ説明する。【００３０】
ＴＣＯＭＰ１５３は、ｆｆｃｌｋ１がハイの間、ｖｄｄ＿ｄｌｙとｔｃｏｍｐ＿ｔｈｒを比較して、ｖｄｄ＿ｄｌｙがｔｃｏｍｐ＿ｔｈｒより小さい場合はハイを、大きい場合はロウを出力する。ＴＣＯＭＰ１５３の出力信号ｔｃｏｍｐ＿ｏｕｔはＦＦ１１９に入力される。抵抗１５１と１５２はその分圧比によってｔｃｏｍｐ＿ｔｈｒを生成する。ＤＬＹ１５４は、ｆｆｃｌｋ１の遅延信号ｆｆｃｌｋ２＿ｄｌｙを生成する。ｆｆｃｌｋ２＿ｄｌｙはＦＦ１１９のクロック信号であり、ｔｃｏｍｐ＿ｏｕｔのＦＦ１１９への取り込みタイミングを調整するための遅延である。【００３１】
図１５に電源投入時の動作波形を示す。ｖｄｄの立ち上がりと共にｐｒｏｓ１が立ち上がる。ｖｄｄがｖｒｅｌｅａｓに達するとｐｏｒｓ１が立下り、ｆｆｃｌｋ１にパルス信号が発生する。ｆｆｃｌｋ１の立ち上がりで、ｐｏｒ信号が立ち上がる。ｆｆｃｌｋ１が立ち上がると、ＴＣＯＭＰ１５３はｖｄｄ＿ｄｌｙとｔｃｏｍｐ＿ｔｈｒを比較する。ｖｄｄ＿ｄｌｙの電圧値がｔｃｏｍｐ＿ｔｈｒより低いため、ｔｃｏｍｐ＿ｏｕｔはハイを出力する。ｆｆｃｌｋ１が立ち上がっていてｔｃｏｍｐ＿ｏｕｔが判定値を出力している間に、ｆｆｃｌｋ２＿ｄｌｙが立ち上がりｔｃｏｍｐ＿ｏｕｔの値をＦＦ１１９に取り込み、ＦＦ１１９の出力ｓｄｉａｇがハイになる。ｓｄｉａｇがハイなので、ＩＣは初期診断動作を行う。【００３２】
図１６に電源異常時の動作波形を示す。ｆｆｃｌｋ１の起動時に、ｖｄｄ＿ｄｌｙがｔｃｏｍｐ＿ｔｈｒより高いために、ｔｃｏｍｐ＿ｏｕｔはロウを出力する。ｆｆｃｌｋ１が立ち上がっていてｔｃｏｍｐ＿ｏｕｔが判定値を出力している間に、ｆｆｃｌｋ２＿ｄｌｙが立ち上がりｔｃｏｍｐ＿ｏｕｔの値をＦＦ１１９に取り込むが、ｔｃｏｍｐ＿ｏｕｔがロウのため、ＦＦ１１９の出力ｓｄｉａｇはロウのままである。ｓｄｉａｇがロウなので、ＩＣは初期診断動作を行わずに通常動作を開始する。【００３３】
本実施例によれば、実施例１ではより電源電圧低下時間の長い電源異常を電源投入と識別する場合には、電源電圧ｖｄｄの変化に対するｖｄｄ＿ｄｌｙの遅延を大きくする必要があり電源投入か電源異常かの判定に時間がかかるため、電源異常からの復帰に時間がかかることになるが、本実施例では電源が通常動作電圧に復帰した時点で判定が可能である。
【符号の説明】
【００３４】
１００・・・半導体チップ
１０１・・・制御信号生成回路
１０２・・・回路ブロック
１０３・・・記憶素子
１０４・・・レジスタ
１０５・・・アナログ回路ブロック
１０６・・・マイクロプロセッサ
１０７・・・外部との入出力インターフェース
１１０、１１２、１４１、１４２・・・入力電源の立上がり時に信号を発生する回路
１１４、１１７・・・パルス信号生成回路
１１５、１１８・・・遅延回路
１１６、１１９・・・フリップフロップ回路
１１１・・・抵抗
１１２・・・容量
１２１・・・比較器
１２２・・・ＰＭＯＳスイッチ
１３１・・・オペアンプ
１４３・・・カウンタ回路
１４４・・・比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
2016063666.tif 000019
2016063666.tif 000020
2016063666.tif 000021
2016063666.tif 000022