(57)【要約】  ゲート電極と、ゲート電極と間隔をあけたチャネル層と、チャネル層の一部を露出するチャネル保護層と、チャネル層の露出部でチャネル層と接するソース電極及びドレイン電極とをこの順に備え、チャネル層が酸化物半導体からなり、チャネル保護層の表面が、上面と、上面からチャネル層の露出部にかけて立ち下がる側面と、を含み、ドレイン電極が、チャネル層の露出部上からそれに続くチャネル保護層の側面に沿って伸長した立上部と、立上部に続き上面の一部上に延設された上面被装部と、を含み、上面被装部が、チャネル領域と対向する対向部を含み、対向部のチャネル長方向の長さが２．５μｍ以下であるＴＦＴ素子。
2015001755.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の上方に、前記ゲート電極と間隔をあけて配されたチャネル層と、
前記チャネル層の一部を覆い、前記チャネル層の一部を露出するように配されたチャネル保護層と、
前記チャネル保護層から露出する前記チャネル層の露出部の一部であるソースコンタクト領域で前記チャネル層と接するソース電極と、
前記ソース電極と間隔をあけ、前記ソースコンタクト領域とは異なる前記露出部の一部であるドレインコンタクト領域で前記チャネル層と接するドレイン電極と、
を備え、
前記チャネル層が、酸化物半導体からなり、
前記チャネル保護層の表面が、上面と、前記上面から前記露出部にかけて立ち下がる側面と、を含み、
前記ドレイン電極が、
前記ドレインコンタクト領域上から、前記ドレインコンタクト領域に続く前記チャネル保護層の側面に沿って伸長した立上部と、
前記立上部に続き、前記チャネル保護層の上面の一部上に延設された上面被装部と、
を含み、
前記チャネル層における、前記ソースコンタクト領域と、前記ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、前記上面被装部が、前記チャネル領域と対向する部分である対向部を含み、
前記ソースコンタクト領域と、前記ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記対向部のチャネル長方向の長さが２．５μｍ以下である、
薄膜トランジスタ素子。
【請求項２】
前記対向部のチャネル長方向の長さが２．０μｍ以上である、
請求項１に記載の薄膜トランジスタ素子。
【請求項３】
前記薄膜トランジスタ素子の前記チャネル領域におけるキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下である、
請求項１又は請求項２に記載の薄膜トランジスタ素子。
【請求項４】
請求項１又は請求項２に記載の薄膜トランジスタ素子を複数備える、
表示装置。
【請求項５】
前記複数の薄膜トランジスタ素子の前記チャネル領域におけるキャリア移動度の平均値が１３ｃｍ2／（Ｖ・ｓ）以下である、
請求項４に記載の表示装置。
【請求項６】
ゲート電極を形成し、
前記ゲート電極の上方に、前記ゲート電極と間隔をあけてチャネル層を形成し、
前記チャネル層の一部を覆い、前記チャネル層の一部を露出するようにチャネル保護層を形成し、
前記チャネル保護層から露出する前記チャネル層の露出部の一部であるソースコンタクト領域で前記チャネル層と接するソース電極を形成し、
前記ソース電極と間隔をあけ、前記ソースコンタクト領域とは異なる前記露出部の一部であるドレインコンタクト領域で前記チャネル層と接するドレイン電極を形成する、
薄膜トランジスタ素子の製造方法であって、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記チャネル保護層を形成する際に、前記チャネル保護層の表面として、上面と、前記上面から前記露出部にかけて立ち下がる側面と、を形成し、
前記ドレイン電極を形成する際に、
前記ドレインコンタクト領域上から、前記ドレインコンタクト領域に続く前記チャネル保護層の側面に沿って伸長する立上部と、
前記チャネル層における、前記ソースコンタクト領域と、前記ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、前記チャネル領域と対向する部分を含み、前記立上部に続いて前記チャネル保護層の上面の一部上に延設する上面被装部と、
を形成し、
前記ソースコンタクト領域と、前記ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記上面被装部のうち、前記チャネル領域と対向する対向部のチャネル長方向の長さを２．５μｍ以下に形成する、
薄膜トランジスタ素子の製造方法。
【請求項７】
前記ドレイン電極を形成する際に、前記対向部のチャネル長方向の長さを２．０μｍ以上に形成する、
請求項６に記載の薄膜トランジスタ素子の製造方法。
【請求項８】
ゲート電極と、
前記ゲート電極の上方に、前記ゲート電極と間隔をあけて配されたチャネル層と、
前記チャネル層の一部を覆い、前記チャネル層の一部を露出するように配されたチャネル保護層と、
前記チャネル保護層から露出する前記チャネル層の露出部の一部であるソースコンタクト領域で前記チャネル層と接するソース電極と、
前記ソース電極と間隔をあけ、前記ソースコンタクト領域とは異なる前記露出部の一部であるドレインコンタクト領域で前記チャネル層と接するドレイン電極と、
を備え、
前記チャネル層が、酸化物半導体からなり、
前記チャネル保護層の表面が、上面と、前記上面から前記露出部にかけて立ち下がる側面と、を含み、
前記ドレイン電極が、
前記ドレインコンタクト領域上から、前記ドレインコンタクト領域に続く前記チャネル保護層の側面に沿って伸長した立上部と、
前記立上部に続き、前記チャネル保護層の上面の一部上に延設された上面被装部と、
を含み、
前記チャネル層における、前記ソースコンタクト領域と、前記ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、前記上面被装部が、前記チャネル領域と対向する部分である対向部を含み、
前記ソースコンタクト領域と、前記ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記対向部のチャネル長方向の長さをＷ３（μｍ）とし、前記チャネル層と前記対向部との最短距離をＴ３（ｎｍ）とすると、
点を座標（ｘ、ｙ）で表すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、209）、（2.33、219）、（2.43、234）、（3.29、291）、（3.49、360）、(4.00、480)を結ぶ線と、点（2.00、209）、（2.00、480）を結ぶ直線と、点（2.00、480）、（4.00、480）を結ぶ直線と、に囲まれる範囲内にある、
薄膜トランジスタ素子。
【請求項９】
前記ｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、344）、（2.06、341）、（2.97、352）、（3.02、356）、（3.22、390）、（3.48、480）を結ぶ線と、点（2.00、344）、（2.00、480）を結ぶ直線と点（2.00、480）、（3.48、480）を結ぶ直線と、に囲まれる範囲内にある、
請求項８に記載の薄膜トランジスタ素子。
【請求項１０】
請求項８又は請求項９に記載の薄膜トランジスタ素子を複数備える、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子、その製造方法及びそのような素子を備えた表示装置に関し、特に酸化物半導体からなるチャネル層を備えた薄膜トランジスタ素子の特性ばらつき制御技術に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置や有機エレクトロルミネッセンス（ＥＬ：ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などでは、各サブピクセル単位での駆動素子として、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）素子が広く用いられている。【０００３】
近年、ＴＦＴ素子のチャネル層に酸化亜鉛（ＺｎＯ）や酸化インジウムガリウム（ＩｎＧａＯ）、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴ素子は、オフ電流が小さく、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。【０００４】
ところで、酸化物半導体はスパッタリングやエッチングなどによるダメージを受けて特性劣化しやすい。そこで、酸化物半導体を用いたＴＦＴ素子では、図１６（ｃ）に示されるように、逆スタガ（ボトムゲート・トップコンタクト）型かつチャネル保護型の構造が用いられることが多い。（例えば、特許文献１、２、３、４を参照。）
上記構造のＴＦＴ素子のソース電極、ドレイン電極の配線パターンは、例えば、次のように形成する。まず、図１６（ａ）のように、金属膜９０１８上へ塗布したフォトレジスト８０１に対して、フォトマスク７０１を通して露光する。そして、図１６（ｂ）のように、フォトレジスト８０１の感光した部分のみを除去し、パターニングされたフォトレジスト８０１１、８０１２を形成する。さらに、図１６（ｃ）のように、金属膜９０１８のフォトレジスト８０１１、８０１２が堆積されていない部分をエッチングする。その後、フォトレジスト８０１１、８０１２を除去すれば、パターニングされたソース電極９０１６及びドレイン電極９０１７を形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６６７１６号公報
【特許文献２】ＷＯ２０１１−０４３３００号公報
【特許文献３】特開２０１２−９９７５７号公報
【特許文献４】特開２０１２−１２４３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、逆スタガ型かつチャネル保護型のＴＦＴ素子において、チャネル層に酸化物半導体を用いると、ゲート電圧に対するチャネル領域のキャリア移動度を示す曲線（以下、「移動度曲線」という。）がしきい値電圧（ＴＦＴ素子がオン状態となるゲートーソース間電圧）付近で極端なピーク（以下、「移動度曲線のピーク」という。）を持つ場合があることを発見した。移動度曲線のピークが発生するＴＦＴ素子では、しきい値電圧付近の動作が不安定となる場合がある。また、このようなＴＦＴ素子を備える表示装置では、表示品質や信頼性が悪化する。【０００７】
そこで、本発明の目的は、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークを抑制したＴＦＴ素子とその製造方法及びそのような素子を備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係るＴＦＴ素子は、ゲート電極と、ゲート電極の上方に、ゲート電極と間隔をあけて配されたチャネル層と、チャネル層の一部を覆い、チャネル層の一部を露出するように配されたチャネル保護層と、チャネル保護層から露出するチャネル層の露出部の一部であるソースコンタクト領域でチャネル層と接するソース電極と、ソース電極と間隔をあけ、ソースコンタクト領域とは異なる露出部の一部であるドレインコンタクト領域でチャネル層と接するドレイン電極と、を備え、チャネル層が、酸化物半導体からなり、チャネル保護層の表面が、上面と、上面から露出部にかけて立ち下がる側面と、を含み、ドレイン電極が、ドレインコンタクト領域上から、ドレインコンタクト領域に続くチャネル保護層の側面に沿って伸長した立上部と、立上部に続き、チャネル保護層の上面の一部上に延設された上面被装部と、を含み、チャネル層における、ソースコンタクト領域と、ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、上面被装部が、チャネル領域と対向する部分である対向部を含み、ソースコンタクト領域と、ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、対向部のチャネル長方向の長さが２．５μｍ以下である。
【発明の効果】
【０００９】
上記態様に係るＴＦＴ素子は、ドレイン電圧による対向部のチャネル領域に対する電界効果を抑制することができる。したがって、本発明の一態様に係るＴＦＴ素子では、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係るＴＦＴ素子１０１の構成を示す模式断面図である。
【図２】図１のＡ部を拡大した模式断面図である。
【図３】（ａ）は、Ｖd＝１Ｖにおけるチャネル層５０２４の電流密度を示すシミュレーション図であり、（ｂ）は、Ｖd＝２０Ｖにおけるシミュレーション図である。
【図４】移動度曲線のシミュレーション図である。
【図５】（ａ）は、ＴＦＴ素子１０１の製造過程におけるゲート電極形成工程を示す模式断面図であり、（ｂ）は、ゲート絶縁層形成工程を示す模式断面図であり、（ｃ）は、チャネル層形成工程を示す模式断面図である。
【図６】（ａ）は、ＴＦＴ素子１０１の製造過程におけるチャネル保護層形成工程を示す模式断面図であり、（ｂ）は、ソース電極、ドレイン電極形成工程を示す模式断面図である。
【図７】（ａ）は、比較例における移動度曲線を示すグラフであり、（ｂ）は、ＴＦＴ素子１０１の実施例１における移動度曲線を示すグラフであり、（ｃ）は、ＴＦＴ素子１０１の実施例２における移動度曲線を示すグラフである。
【図８】キャリア移動度の正規確率プロットである。
【図９】キャリア移動度について、平均値とばらつきとの相関を示す図である。
【図１０】本発明の実施の形態２に係る有機ＥＬ表示装置２の概略構成を示す模式ブロック図である。
【図１１】サブピクセル２０ａの回路構成図である。
【図１２】有機ＥＬ表示パネル２０の構成の一部を示す模式断面図である。
【図１３】本発明の実施の形態３に係るＴＦＴ素子３０１の一部を拡大した模式断面図である。
【図１４】Ｖｄ＝４．１Ｖにおける、対向部のチャネル長方向の長さ、チャネル層と対向部との最短距離及びキャリア移動度の相関を示す図である。
【図１５】Ｖｄ＝１０Ｖにおける、対向部のチャネル長方向の長さ、チャネル層と対向部との最短距離及びキャリア移動度の相関を示す図である。
【図１６】ＴＦＴ素子９０１の製造過程の一部を示す模式断面図である。
【図１７】図１６（ｃ）のＢ部を拡大した模式断面図である。
【図１８】ＴＦＴ素子９０１の移動度曲線を示すグラフである。
【発明を実施するための形態】
【００１１】
＜用語の定義＞
最初に、本明細書で用いる用語について、以下に定義する。
【００１２】
「チャネル領域」とは、ＴＦＴ素子のチャネル層において、ソースコンタクト領域（ソース電極と接するチャネル層の領域）と、ドレインコンタクト領域（ドレイン電極と接するチャネル層の領域）とを結ぶ領域をいう。例えば、図２、図１７では、ソースコンタクト領域１０１４ａ、９０１４ａと、ドレインコンタクト領域１０１４ｂ、９０１４ｂとを結ぶ領域１０１４ｃ、９０１４ｃを指す。
【００１３】
「チャネル長方向」とは、ソースコンタクト領域と、ドレインコンタクト領域とを最短距離で結ぶ直線の方向をいう。例えば、図２、図１７においては、Ｘ軸と平行となる方向を指す。
【００１４】
＜本発明の一態様に至った経緯＞
１．課題の発見
本発明者は、図１６（ｃ）に示す逆スタガ型かつチャネル保護型の構成を持ち、チャネル層９０１４に酸化物半導体を用いたＴＦＴ素子９０１において、次のａ．〜ｃ．に示す課題を発見した。なお、ＴＦＴ素子９０１は、基板９０１１、ゲート電極９０１２、ゲート絶縁層９０１３、チャネル層９０１４、チャネル保護層９０１５、ソース電極９０１６及びドレイン電極９０１７を備えている。
【００１５】
ａ．ＴＦＴ素子９０１では、図１８に示すように、移動度曲線のピークが発生する場合がある。なお、図１８はＴＦＴ素子９０１を複数備えたＴＦＴ基板における各ＴＦＴ素子９０１についての測定データであり、横軸をゲート電圧（Ｖｇ：単位Ｖ）、縦軸をチャネル領域のキャリア移動度（μ＿ｓａｔ：単位ｃｍ2／（Ｖ・ｓ））としている。
【００１６】
ｂ．図１８に示すように、移動度曲線のピークの最大値は、同一のＴＦＴ基板内の各ＴＦＴ素子９０１間で大きくばらつく。
【００１７】
ｃ．移動度曲線のピークが発生するＴＦＴ素子９０１について、ストレスを与えて信頼性評価を行うと、同一のＴＦＴ素子９０１であっても、ストレス印加前後で移動度曲線のピークの最大値が大きく変動する。
【００１８】
ＴＦＴ素子において、チャネル領域の移動度は基本的な特性であり、ａ．のように移動度曲線のピークが発生するＴＦＴ素子では、しきい値電圧付近の動作が不安定となる場合がある。また、ＴＦＴ素子を備える表示装置では、ＴＦＴ素子によって、サブピクセルの輝度を制御している。よってｂ．のように、ＴＦＴ基板内の各ＴＦＴ素子９０１間で、移動度が大きくばらつくと、サブピクセル間の輝度調整が難しくなり、表示装置の表示品質が悪化する。また、ｃ．のように、ＴＦＴ素子９０１の移動度が経時的に変動すると、信号電圧とサブピクセルの輝度との対応が経時的に変化し、表示装置の信頼性が悪化する。
【００１９】
そこで本発明者は、チャネル層に酸化物半導体を用いながらも、移動度曲線のピークを抑制することができるＴＦＴ素子の開発を検討した。
【００２０】
２．仮説
本発明者は、ＴＦＴ素子９０１について、次の内容に着目した。図１７は図１６（ｃ）のＢで示す点線の枠部分を拡大した模式断面図である。
【００２１】
図１７に示すように、ＴＦＴ素子９０１のチャネル保護層９０１５は、チャネル領域９０１４ｃを覆う保護部９０１５ａを有する。また、ＴＦＴ素子９０１のドレイン電極９０１７は、チャネル保護層９０１５の上面Ｓ９１上に積層された上面被装部９０１７ｃを含み、上面被装部９０１７ｃは、保護部９０１５ａ側にチャネル領域９０１４ｃと対向する部分である対向部９０１７ａを含む。対向部９０１７ａにはドレイン電圧が印加されること、チャネル保護層９０１５は絶縁膜であることから、対向部９０１７ａは、チャネル領域９０１４ｃに対してゲート電極９０１２と同様に電界効果を与える。なお、対向部９０１７ａのチャネル長方向の長さＷ９は、一般的には３μｍ以上である。
【００２２】
ここで、酸化物半導体は、プラズマや粒子の衝突により酸素欠損を生じやすい。酸素欠損した領域では、酸化物半導体は低抵抗化する。したがって、図１７に示すチャネル層９０１４のＺ軸方向上側（以下、「バックチャネル側」という。）の領域は、チャネル保護層９０１５形成時にプラズマなどの衝突を受け、低抵抗化している。
【００２３】
上記内容を元に、本発明者は、移動度曲線のピークが発生するＴＦＴ素子９０１に起こる現象について、ゲート電圧の条件に応じて次の仮説を立てた。
【００２４】
（１）しきい値電圧付近＝ドレイン電圧に対してゲート電圧が比較的低い条件の場合
ドレイン電極９０１７近傍のチャネル領域９０１４ｃでは、対向部９０１７ａによる電界効果が、ゲート電極９０１２による電界効果を上回る。これにより、ドレイン電極９０１７近傍のチャネル領域９０１４ｃではバックチャネル側に蓄積層が形成される。よって、ドレイン電極９０１７近傍では、低抵抗であるチャネル領域９０１４ｃのバックチャネル側を中心にキャリアが移動する。したがって、この条件では、キャリア移動度は通常の値より増加する。
【００２５】
（２）ゲート電圧とドレイン電圧が近い条件の場合
ゲート電圧が高くなり、ドレイン電極９０１７近傍のチャネル領域９０１４ｃにおいても、ゲート電極９０１２による電界効果が、対向部９０１７ａによる電界効果を上回る。これにより、ドレイン電極９０１７近傍のチャネル領域９０１４ｃでもゲート電極９０１２側に蓄積層が形成される。よって、この条件では、ドレイン電極９０１７近傍においても、チャネル領域９０１４ｃのゲート電極９０１２側を中心にキャリアが移動する。ただし、対向部９０１７ａの電界効果の影響を少なからず受けるため、ドレイン電極９０１７近傍では、ゲート電圧による電界効果が相殺される。したがって、この条件では、キャリア移動度は通常の値より低下する。
【００２６】
（３）ゲート電圧がドレイン電圧に対して十分高い条件の場合
対向部９０１７ａによるチャネル領域９０１４ｃへの電界効果の影響が無視できるようになる。したがって、この条件では、キャリア移動度は通常の値となる。
【００２７】
上記仮説（１）〜（３）が成り立つ場合、移動度曲線は、ゲート電圧を高くするにつれ、しきい値電圧付近で通常の値より増加した後、通常の値より低下し、やがて通常の値に近づく。本発明者は、この推移が移動度曲線のピークとして現れると考えた。なお、上記において、「キャリア移動度の通常の値」とは、対向部９０１７ａによる電界効果がなかった場合に得られるチャネル領域９０１４ｃのキャリア移動度の値を指す。
【００２８】
３．検証
次に、本発明者は、上記仮説についてシミュレーションを使って検証を行った。シミュレーションでは、逆スタガ型かつチャネル保護型であるＴＦＴ素子を設定し、チャネル領域における電流密度及び移動度曲線を求めた。
【００２９】
なお、シミュレーションしたＴＦＴ素子の構成は次のとおりである。ゲート絶縁層には、シリコン窒化膜（ＳｉＮx）とシリコン酸化膜（ＳｉＯ2）を順に積層した膜を設定した。チャネル層５０２４にはアモルファスＩｎＧａＺｎＯ膜を設定した。チャネル保護層には、シリコン酸化膜（ＳｉＯ2）を設定した。
【００３０】
図３は、上記構成のＴＦＴ素子のチャネル層５０２４に流れる電流密度についてのシミュレーション結果を示した模式図である。図３（ａ）は、ソース電圧（Ｖs）＝０Ｖ、ゲート電圧（Ｖg）＝１０Ｖ、ドレイン電圧（Ｖd）＝１Ｖにおける結果を示している。図３（ｂ）は、図３（ａ）の条件からＶdのみを変更し、Ｖd＝２０Ｖとした結果を示している。なお、図３では、ソース電極５０２６及びドレイン電極５０２７に流れる電流密度は記載を省略している。
【００３１】
図３（ａ）に示すように、ドレイン電圧がゲート電圧に対して低い条件では、チャネル層５０２４のＺ軸方向下側（ゲート電極側）の電流密度が高い。すなわち、この条件では、キャリアはゲート電極側を中心に移動している。一方、図３（ｂ）に示すように、ドレイン電圧がゲート電圧に対して高い条件では、ドレイン電極５０２７の近傍において、チャネル層５０２４のＺ軸方向上側（バックチャネル側）の電流密度が高い。すなわち、この条件では、ドレイン電極５０２７の近傍において、キャリアはバックチャネル側を中心に移動している。
【００３２】
したがって、ドレイン電圧が高い条件では、ドレイン電極５０２７の対向部の電界効果がゲート電極の電界効果を上回り、キャリアがチャネル領域のバックチャネル側を中心に移動することが示された。
【００３３】
次に、図４は、前記構成のＴＦＴ素子の移動度曲線についてのシミュレーション結果を示した図である。当該シミュレーションにおいては、Ｖs＝０Ｖ、Ｖd＝１０Ｖとし、Ｖgを変化させた際のチャネル領域のキャリア移動度を計算した。また、ＴＦＴ素子のドレイン電極５０２７について、対向部が存在する場合と、対向部が存在しない場合との両方について、シミュレーションを行った。図４において、点線で表される曲線は、ドレイン電極５０２７に対向部が存在する場合の移動度曲線である。また、実線で表される曲線は、ドレイン電極５０２７の対向部が存在しない場合の移動度曲線である。
【００３４】
図４に示すとおり、ドレイン電極５０２７の対向部の有無は、移動度曲線のピークの有無と一致している。また、Ｖg＝５Ｖ付近からＶg＝１５Ｖ付近までは、対向部が存在する場合のキャリア移動度（点線）が、対向部が存在しない場合のキャリア移動度（実線）よりも低くなっている。そしてＶg＝２０Ｖ付近で対向部の有無によるキャリア移動度の差がほぼなくなっている。これは、本発明者の仮説（１）〜（３）と一致する。
【００３５】
したがって、上記シミュレーションにより、移動度曲線のピークはドレイン電極の対向部のチャネル領域に対する電界効果が原因となって生じることが示された。本発明者は、このようにして、移動度曲線のピークとドレイン電極の対向部との相関を発見し、本発明の一態様に至ったのである。
【００３６】
＜本発明の態様の概要＞
本発明の一態様に係るＴＦＴ素子は、ゲート電極と、ゲート電極の上方に、ゲート電極と間隔をあけて配されたチャネル層と、チャネル層の一部を覆い、チャネル層の一部を露出するように配されたチャネル保護層と、チャネル保護層から露出するチャネル層の露出部の一部であるソースコンタクト領域でチャネル層と接するソース電極と、ソース電極と間隔をあけ、ソースコンタクト領域とは異なる露出部の一部であるドレインコンタクト領域でチャネル層と接するドレイン電極と、を備え、チャネル層が、酸化物半導体からなり、チャネル保護層の表面が、上面と、上面から露出部にかけて立ち下がる側面と、を含み、ドレイン電極が、ドレインコンタクト領域上から、ドレインコンタクト領域に続くチャネル保護層の側面に沿って伸長した立上部と、立上部に続き、チャネル保護層の上面の一部上に延設された上面被装部と、を含み、チャネル層における、ソースコンタクト領域と、ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、上面被装部が、チャネル領域と対向する部分である対向部を含み、ソースコンタクト領域と、ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、対向部のチャネル長方向の長さが２．５μｍ以下である。
【００３７】
この構成により、本態様に係るＴＦＴ素子では、ドレイン電圧による対向部のチャネル領域に対する電界効果を抑制することができる。そのため、しきい値電圧付近にてキャリアがチャネル領域の低抵抗部を中心に移動することを抑制できる。したがって、上記態様に係るＴＦＴ素子では、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークを抑制することができる。
【００３８】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、対向部のチャネル長方向の長さが２．０μｍ以上である。この構成により、本態様に係るＴＦＴ素子では、フォトマスクのアライメントずれや露光時の回折などに対する十分なマージンが取れ、歩留まりの低下を抑制することができる。
【００３９】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様において、ＴＦＴ素子のチャネル領域におけるキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下である。この構成により、本態様に係るＴＦＴ素子では、移動度曲線のピークの発生をより確実に抑制することができ、かつキャリア移動度のばらつきを低減することができる。
【００４０】
また、本発明の別の態様に係る表示装置は、上記第１番目又は第２番目の態様のＴＦＴ素子を複数備える。この構成により、本態様に係る表示装置では、表示性能を向上することができ、また表示品質及び信頼性の悪化を低減することができる。
【００４１】
また、本発明の別の態様に係る表示装置は、上記態様に係る表示装置において、複数のＴＦＴ素子のチャネル領域におけるキャリア移動度の平均値が１３ｃｍ2／（Ｖ・ｓ）以下である。この構成により、本態様に係る表示装置では、表示品質及び信頼性の悪化をより確実に低減することができる。
【００４２】
また、本発明の別の態様に係るＴＦＴ素子の製造方法は、ゲート電極を形成し、ゲート電極の上方に、ゲート電極と間隔をあけてチャネル層を形成し、チャネル層の一部を覆い、チャネル層の一部を露出するようにチャネル保護層を形成し、チャネル保護層から露出するチャネル層の露出部の一部であるソースコンタクト領域でチャネル層と接続するソース電極を形成し、ソース電極と間隔をあけ、ソースコンタクト領域とは異なる露出部の一部であるドレインコンタクト領域でチャネル層と接するドレイン電極を形成する、薄膜トランジスタ素子の製造方法であって、チャネル層を形成する際に、酸化物半導体を用いてチャネル層を形成し、チャネル保護層を形成する際に、チャネル保護層の表面として、上面と、上面から露出部にかけて立ち下がる側面と、を形成し、ドレイン電極を形成する際に、ドレインコンタクト領域上から、ドレインコンタクト領域に続くチャネル保護層の側面に沿って伸長する立上部と、チャネル層における、ソースコンタクト領域と、ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、チャネル領域と対向する部分を含み、立上部に続いてチャネル保護層の上面の一部上に延設する上面被装部と、を形成し、ソースコンタクト領域と、ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記上面被装部のうち、前記チャネル領域と対向する対向部のチャネル長方向の長さを２．５μｍ以下に形成する。
【００４３】
本態様に係る製造方法によると、ドレイン電圧による対向部のチャネル領域に対する電界効果を抑制したＴＦＴ素子を得ることができる。したがって、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークが抑制されたＴＦＴ素子を得ることができる。
【００４４】
また、本発明の別の態様に係るＴＦＴ素子の製造方法は、上記態様に係る製造方法において、ドレイン電極を形成する際に、対向部のチャネル長方向の長さを２．０μｍ以上に形成する。本態様に係る製造方法によると、フォトマスクのアライメントずれや露光時の回折に対する十分なマージンが取れるため、ＴＦＴ素子の歩留まりの低下を抑制することができる。
【００４５】
また、本発明の別の態様に係るＴＦＴ素子は、ゲート電極と、ゲート電極の上方に、ゲート電極と間隔をあけて配されたチャネル層と、チャネル層の一部を覆い、チャネル層の一部を露出するように配されたチャネル保護層と、チャネル保護層から露出するチャネル層の露出部の一部であるソースコンタクト領域でチャネル層と接するソース電極と、ソース電極と間隔をあけ、ソースコンタクト領域とは異なる露出部の一部であるドレインコンタクト領域でチャネル層と接するドレイン電極と、を備え、チャネル層が、酸化物半導体からなり、チャネル保護層の表面が、上面と、上面から露出部にかけて立ち下がる側面と、を含み、ドレイン電極が、ドレインコンタクト領域上から、ドレインコンタクト領域に続くチャネル保護層の側面に沿って伸長した立上部と、立上部に続き、チャネル保護層の上面の一部上に延設された上面被装部と、を含み、チャネル層における、ソースコンタクト領域と、ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、上面被装部が、チャネル領域と対向する部分である対向部を含み、ソースコンタクト領域と、ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、対向部のチャネル長方向の長さをＷ３（μｍ）とし、チャネル層と対向部との最短距離をＴ３（ｎｍ）とすると、点を座標（ｘ、ｙ）で表すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、209）、（2.33、219）、（2.43、234）、（3.29、291）、（3.49、360）、(4.00、480)を結ぶ線と、点（2.00、209）、（2.00、480）を結ぶ直線と、点（2.00、480）、（4.00、480）を結ぶ直線と、に囲まれる範囲内にある。
【００４６】
この構成により、本態様に係るＴＦＴ素子では、ドレイン電圧による対向部のチャネル領域に対する電界効果を一定以下の水準に低減することができる。そのため、しきい値電圧付近にてキャリアがチャネル領域の低抵抗部を中心に移動することを抑制できる。したがって、上記態様に係るＴＦＴ素子では、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークを抑制することができる。また、上記態様に係るＴＦＴ素子では、歩留まりの低下と、ソース電極、ドレイン電極の断線とを抑制することができる。
【００４７】
また、本発明の別の態様に係るＴＦＴ素子は、上記態様に係るＴＦＴ素子において、ｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、344）、（2.06、341）、（2.97、352）、（3.02、356）、（3.22、390）、（3.48、480）を結ぶ線と、点（2.00、344）、（2.00、480）を結ぶ直線と、点（2.00、480）、（3.48、480）を結ぶ直線と、に囲まれる範囲内にある。この構成により、本態様に係るＴＦＴ素子では、対向部のチャネル領域に対する電界効果をさらに抑制でき、移動度曲線のピークを十分に抑制することができる。
【００４８】
また、本発明の別の態様に係る表示装置は、上記第８番目又は第９番目の態様に記載の薄膜トランジスタ素子を複数備える。この構成により、本態様に係る表示装置では、表示性能を向上することができ、また表示品質及び信頼性の悪化を低減することができる。
【００４９】
なお、本願において「上」とは、絶対的な空間認識における上方向（鉛直上方）を指すものではなく、ＴＦＴ素子の積層構造における積層順を基に、相対的な位置関係により規定されるものである。具体的には、ＴＦＴ素子において、基板の主面に垂直な方向であって、基板から積層物側に向かう側を上方向とする。
【００５０】
以下では、いくつかの具体例を用い、本発明に係る態様の特徴、作用及び効果について説明する。
【００５１】
＜実施の形態１＞
以下では、本発明の実施の形態１に係る逆スタガ型かつチャネル保護型のＴＦＴ素子１０１について説明する。
【００５２】
１．ＴＦＴ素子１０１の断面構成
ＴＦＴ素子１０１の断面構成について、図１を用いて説明する。
【００５３】
図１に示すように、ＴＦＴ素子１０１では、基板１０１１上にゲート電極１０１２が配置されている。さらに、ゲート電極１０１２を覆うようにゲート絶縁層１０１３が配置されている。
【００５４】
また、ゲート絶縁層１０１３上、すなわちゲート電極１０１２の上方に、ゲート電極１０１２と間隔をあけて、チャネル層１０１４が配置されている。さらに、チャネル層１０１４を覆うようにチャネル保護層１０１５が配置されている。チャネル層１０１４上のチャネル保護層１０１５の一部には、コンタクトホールが開口され、チャネル層１０１４の一部はチャネル保護層１０１５から露出している。
【００５５】
また、チャネル保護層１０１５上には、ソース電極１０１６と、ソース電極１０１６と間隔をあけたドレイン電極１０１７が配置されている。ソース電極１０１６及びドレイン電極１０１７は、チャネル保護層１０１５のコンタクトホール内にも形成されている。これにより、ソース電極１０１６及びドレイン電極１０１７はチャネル層１０１４のチャネル保護層１０１５からの露出部と接し、電気的に接続されている。
【００５６】
ここで、図２に示すように、チャネル層１０１４の露出部のうち、ソース電極１０１６と接する一部をソースコンタクト領域１０１４ａ、ドレイン電極１０１７と接する一部をドレインコンタクト領域１０１４ｂとする。なお、ソースコンタクト領域１０１４ａ及びドレインコンタクト領域１０１４ｂは、チャネル保護層１０１５から露出する上面だけではなく、その下方のチャネル層１０１４の部分も含む。
【００５７】
また、ＴＦＴ素子１０１においては、チャネル保護層１０１５が、チャネル領域１０１４ｃを覆う保護部１０１５ａを有する。さらに、チャネル保護層１０１５の表面には、上面Ｓ１１と、上面Ｓ１１からチャネル層１０１４の露出部（例えばドレインコンタクト領域１０１４ｂ）にかけて立ち下がる側面Ｓ１２とが存在する。側面Ｓ１２は、例えば、チャネル保護層１０１５の材料の成膜後に行われた現像処理やエッチングなどにより形成された面である。
【００５８】
また、ドレイン電極１０１７は、ドレインコンタクト領域１０１４ｂ上から側面Ｓ１２に沿って伸長した立上部１０１７ｂと、立上部１０１７ｂに続き、上面Ｓ１１の一部上に延設された上面被装部１０１７ｃとを含む。さらに、上面被装部１０１７ｃは、保護部１０１５ａ側に、チャネル領域１０１４ｃと対向する部分である対向部１０１７ａを有する。ＴＦＴ素子１０１では、対向部１０１７ａのチャネル長方向の長さＷ１が、２．５μｍ以下である。
【００５９】
２．ＴＦＴ素子１０１の構成材料
ＴＦＴ素子１０１では、例えば、各構成要素を次のような材料を用いて形成することができる。
【００６０】
（１）基板１０１１
基板１０１１には、電気絶縁性を有する材料を用いることができる。例えば、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料などを用いることができる。
【００６１】
（２）ゲート電極１０１２
ゲート電極１０１２には、導電性を有する材料を用いることができる。例えば、モリブデン（Ｍｏ）、アルミニウム、銅（Ｃｕ）、タングステン、チタン、マンガン（Ｍｎ）、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、これらを積層した多層構造とすることもできる。
【００６２】
（３）ゲート絶縁層１０１３
ゲート絶縁層１０１３には、電気絶縁性を有する材料を用いることができる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層構造若しくはこれらを積層した多層構造を用いることができる。
【００６３】
（４）チャネル層１０１４
チャネル層１０１４には、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を用いることができる。
【００６４】
（５）チャネル保護層１０１５
チャネル保護層１０１５には、電気絶縁性を有し、チャネル層１０１４をスパッタリングやエッチングによるダメージから保護できる材料を用いることができる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料からなる膜や、シリコン、酸素及びカーボンを含む有機材料を主として含有する膜などの単層構造又はこれらを積層した多層構造を用いることができる。
【００６５】
（６）ソース電極１０１６及びドレイン電極１０１７
ソース電極１０１６及びドレイン電極１０１７には、例えば、ゲート電極１０１２を形成するための材料と同じものを用いることができる。
【００６６】
３．ＴＦＴ素子１０１の製造方法
ＴＦＴ素子１０１の製造方法について、図５、図６を用いて説明する。
【００６７】
（１）ゲート電極１０１２の形成
まず、図５（ａ）に示すように、基板１０１１上にゲート電極１０１２を形成する。例えば、まず基板１０１１としてガラス基板を準備し、基板１０１１上にＭｏ膜とＣｕ膜をスパッタリング法によって順に成膜する。そして、フォトリソグラフィー法及びウェットエッチング法によってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１０１２を形成することができる。ゲート電極１０１２の膜厚は、例えば、２０ｎｍ〜５００ｎｍ程度とすることができる。Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ2Ｏ2）及び有機酸を混合した薬液を用いて行うことができる。
【００６８】
（２）ゲート絶縁層１０１３の形成
次に、図５（ｂ）に示すように、ゲート電極１０１２を覆うように基板１０１１上に、ゲート絶縁層１０１３を形成する。例えば、基板１０１１上に、シリコン窒化膜とシリコン酸化膜をプラズマＣＶＤ法によって順に成膜することで、ゲート絶縁層１０１３を形成することができる。
【００６９】
シリコン窒化膜は、例えば、シランガス（ＳｉＨ4）、アンモニアガス（ＮＨ3）及び窒素ガス（Ｎ2）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ4）と亜酸化窒素ガス（Ｎ2Ｏ）とを導入ガスに用いることで成膜することができる。ゲート絶縁層１０１３の膜厚は、例えば、５０ｎｍ〜３００ｎｍとすることができる。
【００７０】
（３）チャネル層１０１４の形成
次に、図５（ｃ）に示すように、ゲート絶縁層１０１３上、すなわち、ゲート電極１０１２の上方に、ゲート電極１０１２と間隔をあけて、チャネル層１０１４を形成する。この際、チャネル層１０１４は、酸化物半導体を用いて形成する。例えば、まず、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用い、酸素雰囲気でゲート絶縁層１０１３上にスパッタリングし、アモルファスＩｎＧａＺｎＯ膜を成膜する。そして、フォトリソグラフィー法及びウェットエッチング法を用いてパターニングすることにより、チャネル層１０１４を形成することができる。
【００７１】
チャネル層１０１４の膜厚は、例えば、２０〜２００ｎｍ程度とすることができる。ＩｎＧａＺｎＯ膜のウェットエッチングは、例えば、リン酸（ＨＰＯ4）、硝酸（ＨＮＯ3）、酢酸（ＣＨ3ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【００７２】
（４）チャネル保護層１０１５の形成
次に、図６（ａ）に示すように、チャネル層１０１４を覆うように、ゲート絶縁層１０１３上にチャネル保護層１０１５を形成する。例えば、ゲート絶縁層１０１３上に、シリコン酸化膜をプラズマＣＶＤ法によって成膜することで、チャネル保護層１０１５を形成することができる。チャネル保護層１０１５の膜厚は、例えば、５０〜５００ｎｍ程度とすることができる。
【００７３】
（５）ソース電極１０１６及びドレイン電極１０１７の形成
次に、図６（ｂ）に示すように、まずチャネル層１０１４の一部を露出するようにチャネル保護層１０１５にコンタクトホールを形成する。このとき、図２に示すように、チャネル保護層の表面として、上面Ｓ１１と、上面からソースコンタクト領域１０１４ａ、ドレインコンタクト領域１０１４ｂにかけて立ち下がる側面Ｓ１２が形成される。そして、チャネル保護層１０１５上に、互いに間隔をあけてソース電極１０１６及びドレイン電極１０１７を形成する。このとき、ソース電極１０１６及びドレイン電極１０１７は、チャネル保護層１０１５に開口されたコンタクトホール内にも形成し、チャネル層１０１４と接続する。すなわち、チャネル層１０１４のそれぞれソースコンタクト領域１０１４ａ、ドレインコンタクト領域１０１４ｂでチャネル層１０１４と接するように、ソース電極１０１６、ドレイン電極１０１７を形成する。
【００７４】
具体的には、まず、フォトリソグラフィー法及びドライエッチング法を用いてチャネル保護層１０１５をエッチングすることにより、チャネル層１０１４のソースコンタクト領域１０１４ａ及びドレインコンタクト領域１０１４ｂとなる領域上に、コンタクトホールを開口する。例えば、チャネル保護層１０１５としてシリコン酸化膜を用いた場合、ドライエッチング法には、反応性イオンエッチング（ＲＩＥ）を用いることができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ4）及び酸素ガス（Ｏ2）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、設定エッチング膜厚などによって適宜設定される。
【００７５】
そして、チャネル保護層１０１５上及びチャネル保護層１０１５に開口されたコンタクトホール内に、互いに間隔をあけてソース電極１０１６及びドレイン電極１０１７を形成する。例えば、チャネル保護層１０１５上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜をスパッタリングによって順に成膜する。さらに、フォトリソグラフィー法及びウェットエッチング法を用いてＭｏ膜、Ｃｕ膜及びＣｕＭｎ膜をパターニングすることにより、ソース電極１０１６及びドレイン電極１０１７を形成することができる。ソース電極１０１６及びドレイン電極１０１７の膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ2Ｏ2）及び有機酸を混合した薬液を用いて行うことができる。
【００７６】
ここで、ドレイン電極１０１７には、図２に示す立上部１０１７ｂと、対向部１０１７ａを含む上面被装部１０１７ｃを形成し、特に対向部１０１７ａのチャネル長方向の長さＷ１を２．５μｍ以下に形成する。これは、例えば、フォトリソグラフィー法において、フォトマスクのパターンを適宜設定することで実現できる。
【００７７】
以上のようにして、ＴＦＴ素子１０１を製造することができる。
【００７８】
４．得られる効果
本実施の形態に係るＴＦＴ素子１０１では、ドレイン電極１０１７の対向部１０１７ａについて、チャネル長方向の長さＷ１が２．５μｍ以下である。
【００７９】
このような構成を備えることで、ＴＦＴ素子１０１では、対向部１０１７ａのチャネル領域１０１４ｃと対向する面積を低減することができる。そのため、ドレイン電圧によるチャネル領域１０１４ｃに対する電界効果を低減できる。よって、しきい値電圧付近などにおいて、ゲート電圧に対してドレイン電圧が高くなる条件があっても、チャネル領域１０１４ｃのバックチャネル側に蓄積層が形成されにくい。つまり、低抵抗となるバックチャネル側を中心にキャリアが移動することによる移動度の異常増加を抑制できる。
【００８０】
したがって、ＴＦＴ素子１０１では、チャネル層１０１４に酸化物半導体を用いながらも、しきい値電圧付近のキャリア移動度の極端な増加、すなわち移動度曲線のピークを抑制することができる。
【００８１】
５．実施例による検証
本実施の形態に係るＴＦＴ素子１０１及びその比較例について、実際に作成し、その効果について実証した。
【００８２】
（１）実施例及び比較例の構成
ＴＦＴ素子１０１の実施例の構成は、以下のとおりである。
【００８３】
基板１０１１には無アルカリガラス基板を用いた。ゲート電極１０１２にはＭｏ膜とＣｕ膜との積層膜を用い、膜厚は、それぞれ２０ｎｍ、３００ｎｍとした。ゲート絶縁層１０１３は、シリコン窒化膜とシリコン酸化膜との積層膜を用い、膜厚は、それぞれ６５ｎｍ、８５ｎｍとした。チャネル層１０１４には、アモルファスＩｎＧａＺｎＯ膜を用い、膜厚を６０ｎｍとした。チャネル保護層１０１５には、シリコン酸化膜を用い、膜厚は、２４０ｎｍとした。ソース電極１０１６及びドレイン電極１０１７には、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜との積層膜を用い、膜厚は、それぞれ２０ｎｍ、３００ｎｍ、６５ｎｍとした。
【００８４】
ここで、ＴＦＴ素子１０１の実施例では、ドレイン電極１０１７の対向部１０１７ａにおけるチャネル長方向の長さＷ１について、２．５μｍとした実施例１と、２．０μｍとした実施例２の２種類を用意した。
【００８５】
また、比較例として、対向部のチャネル長方向の長さを３．０μｍとし、その他は実施例と同じ構成としたサンプルを用意した。
【００８６】
なお、実施例と比較例における対向部のチャネル長方向の長さは、ＴＦＴ素子作成時のフォトマスクの設計値である。
【００８７】
（２）実施例及び比較例の移動度曲線
上記構成を備えた実施例１、実施例２及び比較例について、移動度曲線を測定した。なお、製造上のばらつきも考慮できるよう、実施例１、実施例２及び比較例については、それぞれ複数のＴＦＴ素子を作製し、移動度曲線を測定した。
【００８８】
図７（ａ）、（ｂ）、（ｃ）はそれぞれ比較例、実施例１、実施例２について、作成した複数のＴＦＴ素子の移動度曲線を示したものである。
【００８９】
図７（ａ）に示すとおり、比較例では、作製した複数のＴＦＴ素子の全てにおいて、移動度曲線のピークが発生している。一方、図７（ｂ）及び図７（ｃ）に示すとおり、実施例１及び実施例２では、作製した複数のＴＦＴ素子の全てにおいて、移動度曲線のピークは発生していない。
【００９０】
したがって、ＴＦＴ素子１０１では、ドレイン電極１０１７の対向部１０１７ａについて、チャネル長方向の長さＷ１を２．５μｍ以下とすることで、移動度曲線のピークの発生を抑制できることが示された。
【００９１】
６．その他
ＴＦＴ素子１０１では、ドレイン電極１０１７の対向部１０１７ａについて、チャネル長方向の長さＷ１が２．０μｍ以上であるのが好ましい。
【００９２】
このようにすることで、フォトマスクのアライメントずれや露光時の回折などによる、ドレイン電極１０１７の形成異常（オーバーエッチングなど）を防ぐためのマージンを取ることができる。したがって、このようなＴＦＴ素子１０１では歩留まりの低下を抑制することができる。
【００９３】
また、ＴＦＴ素子１０１では、キャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下であることが好ましい。以下、その理由について説明する。
【００９４】
図８は、ＴＦＴ素子が複数形成されたＴＦＴ基板について複数のロットを作成し、各ＴＦＴ素子のキャリア移動度について基板単位で平均値を求めて作成した正規確率プロット図である。ここで、ＴＦＴ素子は、逆スタガ型かつチャネル保護型であり、チャネル層にはアモルファスＩｎＧａＺｎＯ膜を用いている。なお、ここではロットは製造単位を指し、１つのロットは、同時に製造された複数のＴＦＴ基板からなる。
【００９５】
なお、図８の縦軸（移動度（μ）の平均値、単位：ｃｍ2／Ｖｓ）は、ＴＦＴ基板中の各ＴＦＴ素子について、Ｖs＝０、Ｖg＝−２０Ｖ〜２０Ｖ、Ｖd＝４．１Ｖの条件で測定したドレイン電流Ｉdを元に、下記飽和電流式から算出した値の最大値を求め、それらをＴＦＴ基板単位で平均した値である。ここで、Ｌ、Ｗはチャネル領域のそれぞれチャネル長方向の長さ、チャネル長方向に直交する長さ（チャネル幅）であり、Ｃoxはゲート絶縁層の静電容量である。
【００９６】
【数１】
2015001755.tif 000003
図８に示すとおり、ＴＦＴ基板ごとのキャリア移動度の平均値のプロットは、１本の直線状にはならず、直線が途中で上方に折れ曲がった形状となっている。これは、キャリア移動度の平均値が低い領域とキャリア移動度が高い領域とでは、別の種類の（平均値と標準偏差が異なる）正規分布になっていることを意味する。なお、キャリア移動度の平均値が低い側の分布については、破線で表す傾きの小さい直線Ａによって近似できる。また、キャリア移動度の平均値が高い分布については、実線で表す傾きの大きい直線Ｂによって近似できる。
【００９７】
ここで、作成されたＴＦＴ基板には、以下の３つに分類できる。
【００９８】
（ａ）ＴＦＴ基板内の全てのＴＦＴ素子が移動度曲線のピークを持つもの。（以下、「ピーク有基板」という。）
（ｂ）ＴＦＴ基板内の全てのＴＦＴ素子が移動度曲線のピークを持たないもの。（以下、「ピーク無基板」という。）
（ｃ）ＴＦＴ基板内で、移動度曲線のピークを持つＴＦＴ素子と持たないＴＦＴ素子が混在しているもの。（以下、「混在基板」という。）
図８にプロットされた点とＴＦＴ基板の上記分類との対応を確認したところ、ピーク有基板をプロットした点は、傾きの大きい直線Ｂに近似される分布にほぼ一致した。また、ピーク無基板をプロットした点は、傾きの小さい直線Ａに近似される分布にほぼ一致した。そして、混在基板をプロットした点は、これら分布の中間領域（直線Ａ以上直線Ｂ以下の傾きとなっている領域）における分布にほぼ一致した。これにより、移動度曲線のピークが、キャリア移動度の平均値と標準偏差を大きくする効果を持つことが分かる。
【００９９】
上記より、ピーク有基板は直線Ｂで近似する正規分布を、ピーク無基板は直線Ａで近似する正規分布を形成しており、それらは中間領域を境にして区別できる。そして、図８に示すとおり、プロットした点が近似直線Ａ（すなわち、ピーク無基板の正規分布）から乖離し始めるキャリア移動度の平均値はほぼ１３ｃｍ2／（Ｖ・ｓ）であることが分かる。
【０１００】
したがって、ＴＦＴ素子のキャリア移動度を１３ｃｍ2／（Ｖ・ｓ）以下とすれば、移動度曲線のピークが発生する確率を低減することができる。
【０１０１】
次に、図９は、上記で作製した複数ロットのＴＦＴ基板について、キャリア移動度の平均値とばらつきの相関を調べたものである。横軸はＴＦＴ基板内でのキャリア移動度の平均値、縦軸はＴＦＴ基板内でのキャリア移動度のばらつきを示す。図９では、複数ロットのＴＦＴ基板について、それぞれ対応する点をプロットし、散布図を作製した。
【０１０２】
なお、縦軸は、ばらつきの指標として、ＴＦＴ基板におけるキャリア移動度の標準偏差をキャリア移動度の平均値で割った値を用いた。ここで、上述のように、移動度曲線のピークの有無は、ほぼキャリア移動度の平均値１３ｃｍ2／（Ｖ・ｓ）（図９の直線）を境にして判別できる。
【０１０３】
図９の矢印は、分布の近似曲線である。この矢印が示すように、キャリア移動度の平均値が約２０ｃｍ2／（Ｖ・ｓ）までの範囲においては、キャリア移動度の平均値とばらつきは正の相間となっている。
【０１０４】
したがって、ＴＦＴ素子のキャリア移動度を１３ｃｍ2／（Ｖ・ｓ）以下とすれば、ＴＦＴ基板内のＴＦＴ素子間のキャリア移動度のばらつきを低減することができる。
【０１０５】
以上に述べたように、ＴＦＴ素子１０１では、キャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下であると、移動度曲線のピークの発生をより確実に抑制することができ、かつキャリア移動度のばらつきを低減することができる。
【０１０６】
具体的にＴＦＴ素子のキャリア移動度を１３ｃｍ2／（Ｖ・ｓ）以下とするには、例えば、製造工程においてＴＦＴ素子のキャリア移動度を算出し、１３ｃｍ2／（Ｖ・ｓ）を基準にして選別する方法などが考えられる。この場合、選別は、ＴＦＴ基板内のＴＦＴ素子のキャリア移動度の最大値を基準に行ってもよいし、ＴＦＴ基板内のＴＦＴ素子のキャリア移動度の平均値を基準に行ってもよい。
【０１０７】
＜実施の形態２＞
本発明の実施の形態２に係る有機ＥＬ表示装置２について説明する。本実施の形態は、実施の形態１に係るＴＦＴ素子１０１を有機ＥＬ表示装置２に適用した例である。
【０１０８】
１．有機ＥＬ表示装置２の全体構成
本実施の形態に係る有機ＥＬ表示装置２の構成について図１０を用いて説明する。
【０１０９】
図１０に示すように、有機ＥＬ表示装置２は、有機ＥＬ表示パネル２０と、これに接続された駆動制御部３０から構成されている。
【０１１０】
有機ＥＬ表示パネル２０は、有機材料の電界発光現象を利用したパネルである。有機ＥＬ表示パネル２０は、例えば赤、緑、青などの発光色に対応するサブピクセル２０ａ（図１０では不図示）を複数備え、これらがマトリクス状に配列されて構成されている。駆動制御部３０は、４つの駆動回路３１〜３４と制御回路３５とから構成されている。ただし、有機ＥＬ表示装置２では、有機ＥＬ表示パネル２０に対する駆動制御部３０の配置については、これに限られない。
【０１１１】
２．有機ＥＬ表示パネル２０の構成
有機ＥＬ表示パネル２０の構成について、図１１の回路構成図及び図１２の模式断面図を用いて説明する。なお、図１１及び図１２では、サブピクセル２０ａ単位にて構成を示している。
【０１１２】
（１）有機ＥＬ表示パネル２０の回路構成
図１１に示すように、有機ＥＬ表示パネル２０を構成するサブピクセル２０ａは、有機ＥＬ素子ＥＬと、スイッチング用トランジスタＴｒ１と、駆動用トランジスタＴｒ２と、コンデンサＣとを備える。スイッチング用トランジスタＴｒ１は、駆動用トランジスタＴｒ２、コンデンサＣ、信号線ＳＬ及びゲート線ＧＬと接続されている。なお、信号線ＳＬ及びゲート線ＧＬは駆動回路３１〜３４のいずれかと接続されている。駆動用トランジスタＴｒ２は、コンデンサＣ、スイッチング用トランジスタＴｒ１、有機ＥＬ素子ＥＬ及び電源線ＰＬと接続されている。なお、電源線ＰＬは外部電源と接続され、有機ＥＬ素子ＥＬに電力を供給する。
【０１１３】
この構成において、ゲート線ＧＬからの信号により、スイッチング用トランジスタＴｒ１がオン状態になると、信号線ＳＬから供給された信号電圧がコンデンサＣに蓄積され、一定期間保持される。この保持された信号電圧は駆動用トランジスタＴｒ２のコンダクタンスを決定する。また、駆動用トランジスタＴｒ２のコンダクタンスは、電源線ＰＬから有機ＥＬ素子ＥＬに供給される駆動電流を決定する。したがって、有機ＥＬ素子ＥＬは信号電圧に対応した階調の光を一定期間発する。
【０１１４】
有機ＥＬ表示パネル２０においては、このように階調制御されたサブピクセル２０ａの発光の集合が画像として表示される。
（２）有機ＥＬ表示パネル２０の断面構成
有機ＥＬ表示パネル２０の断面構成について、図１２を用いて以下に説明する。
【０１１５】
図１２に示すように、有機ＥＬ表示パネル２０では、基板２０１１、ゲート電極２０１２ａ、２０１２ｂ、ゲート絶縁層２０１３、チャネル層２０１４ａ、２０１４ｂ、チャネル保護層２０１５、ソース電極２０１６ａ、２０１６ｂ及びドレイン電極２０１７ａ、２０１７ｂから構成されるＴＦＴ基板２０１が形成されている。
【０１１６】
ＴＦＴ基板２０１において、ゲート電極２０１２ａ、チャネル層２０１４ａ、ソース電極２０１６ａ及びドレイン電極２０１７ａは、図１１に示すスイッチング用トランジスタＴｒ１を構成し、ゲート電極２０１２ｂ、チャネル層２０１４ｂ、ソース電極２０１６ｂ及びドレイン電極２０１７ｂは、図１１に示す駆動用トランジスタＴｒ２を構成する。
【０１１７】
ここで、ドレイン電極２０１７ａ、２０１７ｂの対向部では、チャネル長方向の長さが２．５μｍ以下である。すなわち、ＴＦＴ基板２０１におけるスイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２は実施の形態１におけるＴＦＴ素子１０１と同様の構成を備える。
【０１１８】
また、図１１に示す回路構成と同様に、スイッチング用トランジスタＴｒ１のドレイン電極２０１７ａは、駆動用トランジスタＴｒ２のゲート電極２０１２ｂ上のゲート絶縁層２０１３及びチャネル保護層２０１５の一部に開口されたコンタクトホール内にも形成されており、ゲート電極２０１２ｂと接続されている。
【０１１９】
また、ＴＦＴ基板２０１上には、ソース電極２０１６ａ、２０１６ｂ及びドレイン電極２０１７ａ、２０１７ｂを覆うように、パッシベーション層２０２が形成されている。
【０１２０】
また、パッシベーション層２０２上には、引き出し電極２０３が形成されている。引き出し電極２０３は、ソース電極２０１６ｂ上のパッシベーション層２０２に開口されたコンタクトホールの側面に沿っても形成されており、ソース電極２０１６ｂに接続されている。さらに、引き出し電極２０３の一部を覆うように平坦化層２０４が形成されている。
【０１２１】
また、平坦化層２０４上には、アノード２０５が形成されている。アノード２０５は、引き出し電極２０３上の平坦化層２０４の一部に開口されたコンタクトホールの側面に沿っても形成されており、引き出し電極２０３に接続されている。さらに、アノード２０５の主面上には、ホール注入層２０６が形成されている。
【０１２２】
また、平坦化層２０４、アノード２０５及びホール注入層２０６上には、発光部（サブピクセル２０ａ）に相当する領域を囲むようにバンク２０７が形成されている。さらに、ホール注入層２０６上においてバンク２０７が囲むことで形成される開口部には、ホール輸送層２０８、有機発光層２０９及び電子輸送層２１０が順に形成されている。そして、バンク２０７及び電子輸送層２１０上には、カソード２１１及び封止層２１２が順に形成されている。
【０１２３】
また、封止層２１２の上方には、下面に遮光層２１４及びカラーフィルタ２１５を備えた基板２１６が配されている。封止層２１２と基板２１６は封止樹脂層２１３により接合されている。なお、カラーフィルタ２１５は、サブピクセル２０ａに相当する領域を含むように配されている。さらに、遮光層２１４は、カラーフィルタ２１５の周囲に配されている。
【０１２４】
３．有機ＥＬ表示パネル２０の構成材料
有機ＥＬ表示パネル２０では、例えば、各構成要素を次のような材料を用いて形成することができる。なお、ＴＦＴ基板２０１の各構成要素は、実施の形態１に係るＴＦＴ素子１０１の各構成要素と同様の材料を用いることができ、説明は省略する。
【０１２５】
（１）パッシベーション層２０２
パッシベーション層２０２には、ソース電極２０１６ａ、２０１６ｂ及びドレイン電極２０１７ａ、２０１７ｂとの密着性が良く、水素や水分などのバリア性を有する材料を用いることができる。例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの単層構造又はこれらを積層した多層構造とすることができる。
【０１２６】
（２）引き出し電極２０３
引き出し電極２０３には、例えば、ゲート電極２０１２ａ、２０１２ｂを形成するための材料と同じものを用いることができる。
【０１２７】
（３）平坦化層２０４
平坦化層２０４には、例えば、ポリイミド、ポリアミド、アクリル系樹脂材料などの有機化合物を用いることができる。
【０１２８】
（４）アノード２０５
アノード２０５には、例えば、銀又はアルミニウムを含む金属材料を用いることができる。なお、有機ＥＬ表示パネル２０のようにトップエミッション型である場合には、その表面部が高い反射性を有することが好ましい。
【０１２９】
（５）ホール注入層２０６
ホール注入層２０６には、例えば、銀、モリブデン、クロム、バナジウム、タングステン、ニッケル、イリジウムなどの酸化物、あるいは、ＰＥＤＯＴ（ポリチオフェンとポリスチレンスルホン酸との混合物）などの導電性ポリマー材料を用いることができる。
【０１３０】
（６）バンク２０７
バンク２０７には、例えば、電気絶縁性を有する樹脂等の有機材料を用いることができる。具体例としては、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂などがあげられる。なお、バンク２０７は、有機溶剤への耐性を有し、エッチング処理やベーク処理に対して過度に変形、変質などをしない材料で形成されることが望ましい。また、表面に撥水性をもたせるために、表面をフッ素処理することもできる。さらに、これらの材料を用いた膜を積層した多層構造とすることもできる。
【０１３１】
（７）ホール輸送層２０８
ホール輸送層２０８は、親水基を備えない高分子化合物を用いて形成されている。例えば、ポリフルオレンやその誘導体、あるいはポリアリールアミンやその誘導体などの高分子化合物であって、親水基を備えないものなどを用いることができる。
【０１３２】
（８）有機発光層２０９
有機発光層２０９には、湿式印刷法を用いて成膜できる発光性の有機材料を用いる。具体的には、例えば、特許公開公報（日本国・特開平５−１６３４８８号公報）に記載の化合物、誘導体、錯体などの蛍光物質を用いることができる。
【０１３３】
（９）電子輸送層２１０
電子輸送層２１０には、例えば、オキシジアゾール誘導体（ＯＸＤ）、トリアゾール誘導体（ＴＡＺ）、フェナンスロリン誘導体（ＢＣＰ）などを用いることができる。
【０１３４】
（１０）カソード２１１
カソード２１１は、有機ＥＬ表示パネル２０のようにトップエミッション型の場合においては、光透過性の材料で形成される必要がある。例えば、ＩＴＯや酸化インジウム亜鉛（ＩＺＯ）などを用いることができる。あるいは、アルカリ金属、アルカリ土類金属やこれらのハロゲン化物を含む膜や、それらの膜と銀を含む膜を順に積層した多層構造を用いることができる。また、光取出し効率の向上を図るために、この銀を含む膜の上に透明度の高い屈折率調整層を設けることもできる。
【０１３５】
（１１）封止層２１２
封止層２１２には、水分や空気に対するバリア性を有する材料が用いられる。また、トップエミッション型である有機ＥＬ表示パネル２０の場合においては、光透過性を有する材料を用いる必要がある。例えば、シリコン窒化膜、シリコン酸窒化膜などが用いられる。
【０１３６】
（１２）封止樹脂層２１３
封止樹脂層２１３には、水分や酸素に対するバリア性を有し、封止層２１２とカラーフィルタ２１５及び遮光層２１４とを張り合わせる接着性を有する材料が用いられる。例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂などの樹脂材料が用いられる。
【０１３７】
４．有機ＥＬ表示パネル２０の製造方法
有機ＥＬ表示パネル２０の製造方法の概略について図１２の符号を用いて説明する。
【０１３８】
まずＴＦＴ基板２０１を形成する。ＴＦＴ基板２０１の形成方法は、実施の形態１のＴＦＴ素子１０１の形成方法と同様にする。
【０１３９】
ここで、有機ＥＬ表示パネル２０では、スイッチング用トランジスタＴｒ１のドレイン電極２０１７ａは、駆動用トランジスタＴｒ２のゲート電極２０１２ｂに接続されている。
【０１４０】
これは、例えば次のようにできる。まず、チャネル保護層２０１５のコンタクトホール開口工程において、図１２に示すように、ゲート電極２０１２ｂ上のゲート絶縁層２０１３及びチャネル保護層２０１５の一部もエッチングし、コンタクトホールを開口する。そして、ドレイン電極２０１７ａの形成工程において、ドレイン電極２０１７ａをこのコンタクトホール内にも形成し、ゲート電極２０１２ｂと接続する。
【０１４１】
次に、ＴＦＴ基板２０１上に、ソース電極２０１６ａ、２０１６ｂ及びドレイン電極２０１７ａ、２０１７ｂを覆うように、パッシベーション層２０２を形成する。また、パッシベーション層２０２には、ソース電極２０１６ｂ上の一部でコンタクトホールを開口する。パッシベーション層２０２は、例えば、プラズマＣＶＤ法やスパッタリング法などによって絶縁膜を成膜し、フォトリソグラフィー法及びエッチング法を用いてコンタクトホールを開口することで形成することができる。
【０１４２】
次に、パッシベーション層２０２上に、引き出し電極２０３を形成する。また、引き出し電極２０３は、パッシベーション層２０２に開口されたコンタクトホールの側壁に沿って形成し、ソース電極２０１６ｂに接続する。引き出し電極２０３は、例えば、スパッタリング法などによって成膜した金属膜をパターニングすることにより形成できる。
【０１４３】
次に、パッシベーション層２０２及び引き出し電極２０３上に絶縁材料からなる平坦化層２０４を形成する。また、平坦化層２０４には、引き出し電極２０３上の一部でコンタクトホールを開口する。さらに、平坦化層２０４のコンタクトホールを除く部分のＺ軸方向上面は略平坦化する。
【０１４４】
次に、平坦化層２０４上にサブピクセル２０ａ単位で区画したアノード２０５を形成する。また、アノード２０５は、平坦化層２０４に開口されたコンタクトホールの側壁に沿って形成し、引き出し電極２０３に接続する。アノード２０５は、例えば、スパッタリング法や真空蒸着法などにより金属膜を成膜し、サブピクセル２０ａ単位にエッチングすることで形成できる。
【０１４５】
次に、アノード２０５上にホール注入層２０６を形成する。ホール注入層２０６は、サブピクセル２０ａ単位で区画して形成する。ホール注入層２０６は、例えば、アルゴンガスと酸素ガスを用いたスパッタリング法により形成できる。
【０１４６】
次に、平坦化層２０４、アノード２０５及びホール注入層２０６の上にバンク２０７を形成する。バンク２０７は、例えば、まず平坦化層２０４、アノード２０５及びホール注入層２０６の上に感光性樹脂成分とフッ素成分を含む材料からなる層をスピンコート法などにより形成し、図１２に示すように各サブピクセル２０ａに対応する開口部をパターニングすることで形成できる。
【０１４７】
次に、ホール注入層２０６上に、ホール輸送層２０８、有機発光層２０９及び電子輸送層２１０を順に積層形成する。ホール輸送層２０８は、例えば、有機化合物からなる膜を印刷法で成膜したのち、焼成することで形成できる。有機発光層２０９、電子輸送層２１０についても、同様にして形成できる。
【０１４８】
次に、電子輸送層２１０上にカソード２１１及び封止層２１２を順に積層形成する。図１２に示すように、カソード２１１及び封止層２１２は、バンク２０７の露出部も覆うように全面に形成する。
【０１４９】
次に、封止層２１２上に接着樹脂材を塗布して封止樹脂層２１３を形成し、あらかじめ準備しておいたカラーフィルタ２１５、遮光層２１４及び基板２１６からなるカラーフィルタパネルを接合する。図１２に示すように、カラーフィルタパネルでは、基板２１６のＺ軸方向下面において、サブピクセル２０ａに対応した位置にカラーフィルタ２１５を、その周囲に遮光層２１４を配する。
【０１５０】
以上のようにすることで、有機ＥＬ表示パネル２０が完成する。その後、有機ＥＬ表示パネル２０に対して駆動制御部３０を付設して有機ＥＬ表示装置２を形成し（図１０を参照）、エージング処理を施すことにより有機ＥＬ表示装置２が完成する。エージング処理は、例えば、処理前におけるホール注入性に対して、ホールの移動度が１／１０以下となるまで通電を行うことでなされる。具体的には、実際の使用時における輝度以上であって、かつ、その３倍以上の輝度となるように、あらかじめ規定された時間、通電処理を実行する。
【０１５１】
５．得られる効果
有機ＥＬ表示装置２が備えるＴＦＴ基板２０１におけるスイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２は、実施の形態１に係るＴＦＴ素子１０１と同様の構成を備える。すなわち、ドレイン電極２０１７ａ、２０１７ｂでは、対向部のチャネル長方向の長さが２．５μｍ以下である。
【０１５２】
したがって、ＴＦＴ基板２０１のスイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２では、チャネル層２０１４ａ、２０１４ｂに酸化物半導体を用いながらも、移動度曲線のピークを抑制することができる。よって、このようなＴＦＴ基板を備える有機ＥＬ表示装置２は、酸化物半導体の持つ高性能な電気特性を備えながら、表示品質及び信頼性の悪化を低減することができる。
【０１５３】
なお、ＴＦＴ基板２０１では、実施の形態１と同様に、上記対向部のチャネル長方向の長さが２．０μｍ以上であることが好ましい。この場合、フォトマスクのアライメントずれや露光時の回折によるＴＦＴ基板２０１の歩留まりの低下を抑制することができ、ひいては有機ＥＬ表示装置２全体として歩留まりの低下を抑制できる。
【０１５４】
また、ＴＦＴ基板２０１では、各ＴＦＴ素子のキャリア移動度の平均値が１３ｃｍ2／（Ｖ・ｓ）以下であることが好ましい。この場合、ＴＦＴ基板２０１に備える各ＴＦＴ素子について、移動度曲線のピークの発生をより確実に抑制でき、かつＴＦＴ素子間のキャリア移動度のばらつきを低減できる。したがって、有機ＥＬ表示装置２の表示品質及び信頼性の悪化をより確実に低減することができる。
【０１５５】
＜実施の形態３＞
本発明の一態様として、実施の形態３に係るＴＦＴ素子３０１について説明する。なお、ＴＦＴ素子３０１において、ＴＦＴ素子１０１と同じ部分については、同じ符号を付け、説明を省略する。
【０１５６】
１．構成
図１３は、ＴＦＴ素子３０１の一部を拡大した模式断面図であり、ＴＦＴ素子１０１における図２に対応する図である。ＴＦＴ素子３０１はＴＦＴ素子１０１と同じく逆スタガ型かつチャネル保護型のＴＦＴ素子である。ＴＦＴ素子３０１は、ＴＦＴ素子１０１と異なる要素として、チャネル保護層３０１５と、ドレイン電極３０１７とを備える。
【０１５７】
チャネル保護層３０１５は、チャネル層１０１４のソースコンタクト領域１０１４ａ、ドレインコンタクト領域１０１４ｂを除いた部分を覆い、ソースコンタクト領域１０１４ａ、ドレインコンタクト領域１０１４ｂを露出する。これにより、チャネル保護層３０１５の表面は、上面Ｓ３１と、上面Ｓ３１からソースコンタクト領域１０１４ａ、ドレインコンタクト領域１０１４ｂにかけて立ち下がる側面Ｓ３２とを含む。
【０１５８】
ドレイン電極３０１７は、ドレインコンタクト領域１０１４ｂ上から、それに続く側面Ｓ３２に沿って伸長した立上部３０１７ｂと、立上部３０１７ｂに続き、上面Ｓ３１上の一部に延設された上面被装部３０１７ｃとを含む。また、上面被装部３０１７ｃは、チャネル領域１０１４ｃと対向する対向部３０１７ａを含む。
【０１５９】
ここで、ＴＦＴ素子３０１においては、対向部３０１７ａのチャネル長方向の長さをＷ３（μｍ）と、チャネル層１０１４と対向部３０１７ａとの最短距離をＴ３（ｎｍ）とすると、Ｗ３及びＴ３が一定の条件を満たす。
【０１６０】
２．Ｗ３及びＴ３が満たす条件
図１４は、Ｖｄ＝４．１Ｖにおける、対向部のチャネル長方向の長さ、チャネル層と対向部との最短距離及びキャリア移動度の相関を示す図である。図１４では、横軸を対向部３０１７ａのチャネル長方向の長さｘ（μｍ）、縦軸をチャネル層１０１４と対向部３０１７ａとの最短距離ｙ（ｎｍ）としている。また、図１４では、ｘ及びｙの組み合わせのそれぞれに対して、シミュレーションにより求めたチャネル領域１０１４ｃのキャリア移動度の大きさを濃淡で示しており、色が濃いほどキャリア移動度が低く、色が薄いほどキャリア移動度が高いことを示す。このとき、キャリア移動度は左上から右下にかけてキャリア移動度が高くなっている。これは、ｘが大きくなるほど、またｙが小さくなるほど、対向部３０１７ａによるチャネル領域１０１４ｃへの電界効果が大きくなることに起因している。
【０１６１】
さらに、図１４には、キャリア移動度の等値線、すなわちキャリア移動度が同じ値となるｘとｙとの組み合わせを結んだ線を記載している。特に、図１４の点Ｐ１１〜Ｐ１６を結んだ線Ｌ３１ａはキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）となる等値線を示している。ここで、図１４における各点を座標（ｘ、ｙ）で表すと、点Ｐ１１〜Ｐ１６は具体的には以下のように表される。
【０１６２】
Ｐ１１＝（2.00、209）
Ｐ１２＝（2.33、219）
Ｐ１３＝（2.43、234）
Ｐ１４＝（3.29、291）
Ｐ１５＝（3.49、360）
Ｐ１６＝（4.00、480）
ＴＦＴ素子３０１では、図１４に示すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、209）、（2.33、219）、（2.43、234）、（3.29、291）、（3.49、360）、(4.00、480)を結ぶ線Ｌ３１ａと、点（2.00、209）、（2.00、480）を結ぶ直線Ｌ３１ｂと、点（2.00、480）、（4.00、480）を結ぶ直線Ｌ３１ｃと、に囲まれる範囲内にある。なお、上記の「範囲内」には、点（Ｗ３、Ｔ３）が線Ｌ３１ａ、直線Ｌ３１ｂ又は直線Ｌ３１ｃ上にある場合も含む。また、以下では説明のため、上記の範囲を範囲Ｃとする。
【０１６３】
なお、Ｗ３については、例えば、ドレイン電極３０１７の形成時において、フォトマスクのパターンを適宜設定することで調整することが可能である。また、Ｔ３については、例えば、チャネル保護層３０１５の膜厚によって調整することが可能である。
【０１６４】
３．得られる効果
線Ｌ３１ａは、キャリア移動度が１３ｃｍ2／（Ｖ・ｓ）の等値線である。範囲Ｃは、図１４において、線Ｌ３１ａよりも左又は上の領域となる。したがって、点（Ｗ３、Ｔ３）が範囲Ｃ内にあることで、ＴＦＴ素子３０１のチャネル領域１０１４ｃのキャリア移動度の最大値は１３ｃｍ2／（Ｖ・ｓ）となる。
【０１６５】
このとき、図８で示したように、ＴＦＴ素子３０１は移動度曲線のピークが発生しない側の分布（前述の直線Ａ）に属する。よって、点（Ｗ３、Ｔ３）が範囲Ｃ内にあることで、ＴＦＴ素子３０１では、酸化物半導体をチャネル層に用いながらも、移動度曲線のピークを抑制することができる。
【０１６６】
より詳細に説明すると、ＴＦＴ素子３０１において移動度曲線のピークを抑制することができるのは、Ｗ３の大きさによって発生する対向部３０１７ａのチャネル領域１０１４ｃに対する電界効果をＴ３の大きさによって一定以下の水準に低減しているためである。ここで、一定以下の水準とは、具体的には、統計データ（図８）から移動度曲線のピークが発生していないチャネル領域１０１４ｃのキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下となる水準である。
【０１６７】
ところで、ＴＦＴ素子３０１では、Ｗ３が２．５μｍ以上となり、対向部３０１７ａが有意な電界効果を有する場合でも、Ｔ３を一定以上大きくすることで、当該電界効果がチャネル領域１０１４ｃに与える影響を一定以下の水準に低減すれば、移動度曲線のピークを抑制できる。実際に、ＴＦＴ素子３０１のＷ３及びＴ３が満たす条件（範囲Ｃ）には、図１４に示すように、Ｗ３が２．５μｍ以上となる範囲が含まれている。
【０１６８】
一方、ＴＦＴ素子１０１において移動度曲線のピークを抑制することができるのは、Ｗ１を２．５μｍ以下にすることで、対向部３０１７ａが有する電界効果そのものを無視できる水準に低減できるためである。すなわち、ＴＦＴ素子１０１では、チャネル領域１０１４ｃと対向部１０１７ａとの最短距離の値（例えばチャネル保護層１０１５の膜厚）に関わらず、移動度曲線のピークを抑制することができる。よって、ＴＦＴ素子１０１では、チャネル領域１０１４ｃのキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）が超える場合もあり、この場合においても移動度曲線のピークは抑制されている。
【０１６９】
以上のように、ＴＦＴ素子１０１及びＴＦＴ素子３０１は、対向部１０１７ａ、３０１７ａのチャネル領域１０１４ｃに対する電界効果を低減することにより、移動度曲線のピークを抑制する、という点で共通する。一方、ＴＦＴ素子１０１とＴＦＴ素子３０１とでは、移動度曲線のピークを抑制する具体的な手段において異なる。すなわち、ＴＦＴ素子１０１ではＷ１を一定値以下にすることで対向部１０１７ａの電界効果を絶対的に低減し、ＴＦＴ素子３０１ではＷ３とＴ３を一定の範囲内にすることで対向部３０１７ａの電界効果を相対的に低減する。
【０１７０】
４．その他
範囲Ｃのうち、直線Ｌ３１ｂはｘ＝２．０μｍとなる直線である。よって、範囲Ｃ内にあることで、Ｗ３の最小値は２．０μｍとなる。これにより、ＴＦＴ素子３０１では、フォトマスクのアライメントずれや露光時の回折などによる、ドレイン電極３０１７の形成異常（オーバーエッチングなど）を防ぐためのマージンを取ることができる。したがって、このようなＴＦＴ素子３０１では歩留まりの低下を抑制することができる。
【０１７１】
また、範囲Ｃのうち、直線Ｌ３１ｃはｙ＝４８０ｎｍとなる直線である。よって、範囲Ｃ内にあることで、Ｔ３の最大値は４８０ｎｍとなる。これにより、ＴＦＴ素子３０１では、ソース電極１０１６、ドレイン電極３０１７などの断線を抑制することができる。これは、Ｔ３が４８０ｎｍ以上になると、チャネル層１０１４の上面とチャネル保護層３０１５の上面Ｓ３１との段差が大きくなり過ぎ、ソース電極１０１６、ドレイン電極３０１７などに段切れが発生する可能性があるためである。
【０１７２】
また、ＴＦＴ素子３０１では、図１５に示すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、344）、（2.06、341）、（2.97、352）、（3.02、356）、（3.22、390）、（3.48、480）を結ぶ線Ｌ３２ａと、点（2.00、344）、（2.00、480）を結ぶ直線Ｌ３２ｂと、点（2.00、480）、（3.48、480）を結ぶ直線Ｌ３２ｃと、に囲まれる範囲内にあることがさらに好ましい。なお、上記の「範囲内」には、点（Ｗ３、Ｔ３）が線Ｌ３２ａ、直線Ｌ３２ｂ又は直線Ｌ３２ｃ上にある場合も含む。また、以下では説明のため、上記の範囲を範囲Ｄとする。以下、Ｗ３及びＴ３が上記の条件を満たす場合の効果について図１５を用いて説明する。
【０１７３】
図１５は、Ｖｄ＝１０Ｖにおける、対向部のチャネル長方向の長さ、チャネル層と対向部との最短距離及びキャリア移動度の相間を示す図である。図１４では、ＴＦＴ素子に対して平均的に用いられるドレイン電圧（Ｖｄ＝４．１Ｖ）におけるチャネル領域１０１４ｃのキャリア移動度を示した。したがって、図１４に示す範囲Ｃ内であれば、平均的な使用態様・条件において、ＴＦＴ素子３０１の移動度曲線のピークを抑制することができる。
【０１７４】
一方、図１５では、図１４と同じ縦横の軸を用いて、ＴＦＴ素子に対して十分大きいと考えられるドレイン電圧（Ｖｄ＝１０Ｖ）におけるチャネル領域１０１４ｃのキャリア移動度を示している。具体的には、図１５の点Ｐ２１〜Ｐ２６を結んだ線Ｌ３２ａは、Ｖｄ＝１０Ｖにおいて、キャリア移動度が１３ｃｍ2／（Ｖ・ｓ）となる等値線を示している。図１５における各点を座標（ｘ、ｙ）で表すと、点Ｐ２１〜Ｐ２６は具体的には以下のように表される。
【０１７５】
Ｐ２１＝（2.00、344）
Ｐ２２＝（2.06、341）
Ｐ２３＝（2.97、352）
Ｐ２４＝（3.02、356）
Ｐ２５＝（3.22、390）
Ｐ２６＝（3.48、480）
つまり、点（Ｗ３、Ｔ３）が範囲Ｄ内にあることで、十分大きなドレイン電圧（Ｖｄ＝１０Ｖ）に対しても、ＴＦＴ素子３０１のチャネル領域１０１４ｃのキャリア移動度の最大値は１３ｃｍ2／（Ｖ・ｓ）となる。ここで、ドレイン電圧が大きいほど、対向部３０１７ａによるチャネル領域１０１４ｃに対する電界効果は大きくなる。よって、この場合、ＴＦＴ素子３０１のチャネル領域１０１４ｃの移動度は、より厳しい条件に対しても、１３ｃｍ2／（Ｖ・ｓ）以下となる。したがって、この場合、ＴＦＴ素子３０１では、チャネル領域に対する電界効果をさらに抑制でき、移動度曲線のピークを十分に抑制できる。
【０１７６】
また、範囲Ｄにおいて、直線Ｌ３２ｂ、直線Ｌ３２ｃは、範囲Ｃにおける直線Ｌ３１ｂ、Ｌ３２ｃと同様に、それぞれｘ＝２．０μｍ、ｙ＝４８０ｎｍとなる直線である。したがって、点（Ｗ３、Ｔ３）が範囲Ｄ内にあるＴＦＴ素子３０１では、歩留まりの低下や、ソース電極１０１６、ドレイン電極３０１７などの断線を抑制することができる。
【０１７７】
＜その他の事項＞
本発明は、その本質的な特徴的構成要素を除き、以上の実施の形態に何ら限定を受けるものではない。例えば、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【０１７８】
上記実施の形態１では、ＴＦＴ素子１０１の対向部１０１７ａは、上面Ｓ１１上にある上面被装部１０１７ｃの一部であり、側面Ｓ１２直上にある立上部において、チャネル領域と対向する部分を含んでいない。ただし、ＴＦＴ素子によっては、上面Ｓ１１と側面Ｓ１２に相当する部分の判別が難しい場合がある。この場合は、チャネル保護層のチャネル層と接する面以外をすべて上面と見なし、ドレイン電極の対向部を「チャネル保護層上に積層され、かつチャネル領域と対向するドレイン電極の一部」としてもよい。チャネル保護層の形状については、例えば、透過型電子顕微鏡を用いて観察することが可能である。
【０１７９】
上記実施の形態１では、ＴＦＴ素子１０１のソース電極１０１６、ドレイン電極１０１７について、ゲート電圧に対して基準となる電位を持つ側をソース電極１０１６、もう一方をドレイン電極１０１７としている。これは絶対的な区別ではなく、ＴＦＴ素子１０１を利用する装置の構成条件によって決まるものである。したがって、ＴＦＴ素子において、ソース電極と呼ばれる側の電極であっても、チャネル領域に対して電界効果を与える瞬間があれば、当該瞬間の当該電極は本実施の形態１のドレイン電極と見なすことができる。よって、当該電極の対向部に相当する部分のチャネル長方向の長さを２．５μｍ以下とすることは、本実施の形態１に含まれる。
【０１８０】
上記実施の形態１、２では、ソース電極及びドレイン電極は、チャネル保護層に開口されたコンタクトホールを通じてチャネル層と接しているが、本発明はこの構成に限られず、ドレイン電極が対向部を有するような構成であればよい。例えば、チャネル保護層は、チャネル領域上にのみ形成し、ソース電極及びドレイン電極のチャネル領域とは反対側となる端部は、チャネル層上やゲート絶縁層上に直接形成してもよい。
【０１８１】
上記実施の形態２では、スイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２の両方に、上記実施の形態１に係るＴＦＴ素子１０１と同様の構成を用いたが、これに限らず、いずれか片方のトランジスタのみをＴＦＴ素子１０１と同様の構成としてもよい。
【０１８２】
上記実施の形態２では、図１１に示すように、一つのサブピクセル当たり、二つのトランジスタ素子を備える構成としたが、一つのサブピクセル当たりに備えるトランジスタ素子の数については、必要に応じて適宜変更することが可能である。例えば、一つのサブピクセル当たり、一つのトランジスタ素子を備えることとしてもよいし、逆に、一つのサブピクセルあたり、三つ以上のトランジスタ素子を備えることとしてもよい。
【０１８３】
上記実施の形態２では、サブピクセルをマトリクス状に配列しているが、これに限られず、例えば、赤、緑、青の３色を発光するサブピクセルを三角形の頂点に配するなどの構成も可能である。また、サブピクセルの発光色は、赤、緑、青の３色に限定されるものではなく、これら以外の構成も可能である。例えば、白１色としてもよいし、赤、緑、青、黄色の４色としてもよい。
【０１８４】
上記実施の形態１、２で記載した各構成材料は、一例として示したものであって、適宜変更が可能である。例えば、基板にフレキシブルな材料を用い、変形可能な表示装置を構成することも可能である。また、チャネル層に用いる酸化物半導体はアモルファス状態のものに限られず、例えば、多結晶ＩｎＧａＯなどを用いることも可能である。
【０１８５】
上記実施の形態２では、図１２に示すように、有機ＥＬ表示パネル２０をトップエミッション型の構成としたが、ボトムエミッション型を採用することもできる。その場合には、各構成について、適宜の変更が可能である。
【０１８６】
上記実施の形態２では、表示装置として有機ＥＬ表示装置を一例としたが、これに限られず、液晶表示パネルを用いた液晶表示装置や電界放出表示パネルを用いた電界放出表示装置などにも適用することができる。また、電子ペーパなどにも適用することができる。
【０１８７】
また、上記に記載した実施の形態１に関する変形例は、実施の形態３に係るＴＦＴ素子３０１についても適用できる。さらに、実施の形態２におけるスイッチング用トランジスタＴｒ１及び駆動用トランジスタＴｒ２のいずれか又はその両方を、ＴＦＴ素子３０１と同様な構成としてもよい。
【産業上の利用可能性】
【０１８８】
本発明に係るＴＦＴ素子及び有機ＥＬ表示装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他ＴＦＴ素子又は表示装置を有する様々な電気機器に広く利用することができる。
【符号の説明】
【０１８９】
２    有機ＥＬ表示装置
１０１、３０１、９０１  ＴＦＴ素子
１０１２、２０１２ａ、２０１２ｂ、９０１２  ゲート電極
１０１４、２０１４ａ、２０１４ｂ、５０２４、９０１４  チャネル層
１０１４ａ、９０１４ａ  ソースコンタクト領域
１０１４ｂ、９０１４ｂ  ドレインコンタクト領域
１０１４ｃ、９０１４ｃ  チャネル領域
１０１５、２０１５、３０１５、９０１５  チャネル保護層
１０１６、２０１６ａ、２０１６ｂ、５０２６、９０１６  ソース電極
１０１７、２０１７ａ、２０１７ｂ、３０１７、５０２７、９０１７  ドレイン電極
１０１７ａ、３０１７ａ、９０１７ａ  対向部
１０１７ｂ、３０１７ｂ、９０１７ｂ  立上部
１０１７ｃ、３０１７ｃ、９０１７ｃ  上面被装部
【図１】
2015001755.tif 000004
【図２】
2015001755.tif 000005
【図３】
2015001755.tif 000006
【図４】
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【図５】
2015001755.tif 000008
【図６】
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【図７】
2015001755.tif 000010
【図８】
2015001755.tif 000011
【図９】
2015001755.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2015001755.tif 000018
【図１６】
2015001755.tif 000019
【図１７】
2015001755.tif 000020
【図１８】
2015001755.tif 000021
【手続補正書】
【提出日】平成28年10月7日(2016.10.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極の上方に、前記ゲート電極と間隔をあけて配されたチャネル層と、
前記チャネル層の一部を覆い、前記チャネル層の一部を露出するように配されたチャネル保護層と、
前記チャネル保護層から露出する前記チャネル層の露出部の一部であるソースコンタクト領域で前記チャネル層と接するソース電極と、
前記ソース電極と間隔をあけ、前記ソースコンタクト領域とは異なる前記露出部の一部であるドレインコンタクト領域で前記チャネル層と接するドレイン電極と、
を備え、
前記チャネル層が、酸化物半導体からなり、
前記チャネル保護層の表面が、上面と、前記上面から前記露出部にかけて立ち下がる側面と、を含み、
前記ドレイン電極が、
前記ドレインコンタクト領域上から、前記ドレインコンタクト領域に続く前記チャネル保護層の側面に沿って伸長した立上部と、
前記立上部に続き、前記チャネル保護層の上面の一部上に延設された上面被装部と、
を含み、
前記チャネル層における、前記ソースコンタクト領域と、前記ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、前記上面被装部が、前記チャネル領域と対向する部分である対向部を含み、
前記ソースコンタクト領域と、前記ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記対向部のチャネル長方向の長さをＷ３（μｍ）とし、前記チャネル層と前記対向部との最短距離をＴ３（ｎｍ）とすると、
点を座標（ｘ、ｙ）で表すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、209）、（2.33、219）、（2.43、234）、（3.29、291）、（3.49、360）、(4.00、480)を結ぶ線と、点（2.00、209）、（2.00、480）を結ぶ直線と、点（2.00、480）、（4.00、480）を結ぶ直線と、に囲まれる範囲内にある、
薄膜トランジスタ素子。
【請求項２】
前記ｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、344）、（2.06、341）、（2.97、352）、（3.02、356）、（3.22、390）、（3.48、480）を結ぶ線と、点（2.00、344）、（2.00、480）を結ぶ直線と点（2.00、480）、（3.48、480）を結ぶ直線と、に囲まれる範囲内にある、
請求項１に記載の薄膜トランジスタ素子。
【請求項３】
前記薄膜トランジスタ素子の前記チャネル領域におけるキャリア移動度が１３ｃｍ2／（Ｖ・ｓ）以下である、
請求項１又は請求項２に記載の薄膜トランジスタ素子。
【請求項４】
請求項１又は請求項２に記載の薄膜トランジスタ素子を複数備える、
表示装置。
【請求項５】
前記複数の薄膜トランジスタ素子の前記チャネル領域におけるキャリア移動度の平均値が１３ｃｍ2／（Ｖ・ｓ）以下である、
請求項４に記載の表示装置。
【請求項６】
ゲート電極を形成し、
前記ゲート電極の上方に、前記ゲート電極と間隔をあけてチャネル層を形成し、
前記チャネル層の一部を覆い、前記チャネル層の一部を露出するようにチャネル保護層を形成し、
前記チャネル保護層から露出する前記チャネル層の露出部の一部であるソースコンタクト領域で前記チャネル層と接するソース電極を形成し、
前記ソース電極と間隔をあけ、前記ソースコンタクト領域とは異なる前記露出部の一部であるドレインコンタクト領域で前記チャネル層と接するドレイン電極を形成する、
薄膜トランジスタ素子の製造方法であって、
前記チャネル層を形成する際に、酸化物半導体を用いて前記チャネル層を形成し、
前記チャネル保護層を形成する際に、前記チャネル保護層の表面として、上面と、前記上面から前記露出部にかけて立ち下がる側面と、を形成し、
前記ドレイン電極を形成する際に、
前記ドレインコンタクト領域上から、前記ドレインコンタクト領域に続く前記チャネル保護層の側面に沿って伸長する立上部と、
前記チャネル層における、前記ソースコンタクト領域と、前記ドレインコンタクト領域とを結ぶ領域をチャネル領域とするとき、前記チャネル領域と対向する部分を含み、前記立上部に続いて前記チャネル保護層の上面の一部上に延設する上面被装部と、
を形成し、
前記ソースコンタクト領域と、前記ドレインコンタクト領域とを最短距離で結ぶ直線の方向をチャネル長方向とするとき、前記対向部のチャネル長方向の長さをＷ３（μｍ）とし、前記チャネル層と前記対向部との最短距離をＴ３（ｎｍ）とすると、
点を座標（ｘ、ｙ）で表すｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、209）、（2.33、219）、（2.43、234）、（3.29、291）、（3.49、360）、(4.00、480)を結ぶ線と、点（2.00、209）、（2.00、480）を結ぶ直線と、点（2.00、480）、（4.00、480）を結ぶ直線と、に囲まれる範囲内にある、
薄膜トランジスタ素子の製造方法。
【請求項７】
前記ｘｙ座標系において、点（Ｗ３、Ｔ３）が、点（2.00、344）、（2.06、341）、（2.97、352）、（3.02、356）、（3.22、390）、（3.48、480）を結ぶ線と、点（2.00、344）、（2.00、480）を結ぶ直線と点（2.00、480）、（3.48、480）を結ぶ直線と、に囲まれる範囲内にある、
請求項６に記載の薄膜トランジスタ素子の製造方法。
【国際調査報告】
2015001755.tif 000022
2015001755.tif 000023