(57)【要約】メモリセルユニットアレイは、第１の配線３１、第２の配線、及び、不揮発性メモリセルから構成されたメモリセルユニット１０が、第１の方向及び第２の方向に２次元マトリクス状に配置されており、各メモリセルユニットは、その下方に制御回路を備えており、制御回路は第１制御回路５０及び第２制御回路６０から構成されており、第２の配線は第２制御回路６０に接続されており、メモリセルユニットを構成する第１の配線３１の一部は、このメモリセルユニットを構成する第１制御回路５０に接続されており、第１の配線３１の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路５０に接続されている。
2016047254.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数の第１の配線、
第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているメモリセルユニットアレイ。
【請求項２】
各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項３】
制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている請求項１に記載のメモリセルユニットアレイ。
【請求項４】
制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
第１制御回路と第２制御配線とは、上下方向に重なっておらず、
第２制御回路と第１制御配線とは、上下方向に重なっていない請求項３に記載のメモリセルユニットアレイ。
【請求項５】
一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する請求項３に記載のメモリセルユニット。
【請求項６】
第２の配線は、端部において第２制御回路に接続されている請求項１に記載のメモリセルユニットアレイ。
【請求項７】
メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項８】
メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている請求項７に記載のメモリセルユニットアレイ。
【請求項９】
メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている請求項８に記載のメモリセルユニットアレイ。
【請求項１０】
メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項１１】
メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている請求項１０に記載のメモリセルユニットアレイ。
【請求項１２】
第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項１３】
第２−１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第２−２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第１−１制御回路は、第１の辺の一部を占めるように配置されており、
第１−２制御回路は、第３の辺の一部を占めるように配置されている請求項１２に記載のメモリセルユニットアレイ。
【請求項１４】
第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項１５】
第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている請求項１に記載のメモリセルユニットアレイ。
【請求項１６】
不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている請求項１に記載のメモリセルユニットアレイ。
【請求項１７】
第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
【請求項１８】
第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
【請求項１９】
第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
【請求項２０】
第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている請求項１６に記載のメモリセルユニットアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、メモリセルユニットアレイ、具体的には、複数の不揮発性メモリセルから構成されたメモリセルユニットアレイに関する。
【背景技術】
【０００２】
複数の不揮発性メモリセルから構成された、所謂クロスポイント型のメモリセルユニットが周知である。このクロスポイント型のメモリセルユニットは、
第１の方向に延びる複数の第１の配線（ビット線）、
第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線（ワード線）、及び、
第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されている。そして、第１の配線と第２の配線との間に印加する電圧の向き、あるいは、第１の配線と第２の配線との間に流す電流の向きによって、不揮発性メモリセルにおける情報の書込み、消去が行われる。【０００３】
このようなクロスポイント型のメモリセルユニットにおいてチップ面積を削減するために、特開２００９−２２３９７１に開示されたメモリセルユニットは、構成する複数の不揮発性メモリセルの直下に、２つのカラム系制御回路及び２つのロウ系制御回路を備えており、２つのカラム系制御回路及び２つのロウ系制御回路はチェッカーボード状に配置されている。【０００４】
ところで、半導体装置の集積度を表現するのに一般的に用いられる指標として、最小加工寸法「Ｆ」がある。クロスポイント型のメモリセルユニットにおいて、最も高密度とされるメモリセルの構成は、ビット線のピッチを２Ｆ、ワード線のピッチを２Ｆとし、１つのメモリセルの占める面積を４Ｆ2とするものである。制御回路とビット線、ワード線とを接続するためには、コンタクトホールを形成する必要がある。半導体装置の製造プロセスにおいて製造歩留りを向上させるための制約（デザインルール）として、コンタクトホールの周囲において配線の幅を最小加工寸法「Ｆ」よりも広くしなければならない場合が多い。従って、或るビット線の端部にコンタクトホールを配置すると、このビット線に隣接するビット線の同じ側の端部にはコンタクトホールを配置することができない。何故ならば、コンタクトホールを配置するために幅の広くなったビット線と、隣接するビット線との間隔が、最小加工寸法「Ｆ」を下回るからである。従って、全てのビット線と制御回路とを接続するには、図４９に模式的な配置図を示すように、例えば、平面上、奇数番目に配置されたビット線にあっては、図４９の上側の端部にコンタクトホールを設け、平面上、偶数番目に配置されたビット線にあっては、図４９の下側の端部にコンタクトホールを設ける。ワード線についても同様であり、奇数番目に配置されたワード線にあっては、図４９の左側の端部にコンタクトホールを設け、偶数番目に配置されたワード線にあっては、図４９の右側の端部にコンタクトホールを設ける。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２３９７１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の特許公開公報に開示されたクロスポイント型のメモリセルユニットにおける制御回路、コンタクトホール等の配置を模式的に図５０Ａ及び図５０Ｂに示し、第１の配線（ビット線）の配置を模式的に図５１Ａに示し、図５０Ａの矢印Ｂ−Ｂ及び矢印Ｃ−Ｃに沿った模式的な一部断面図を図５１Ｂ及び図５１Ｃに示す。このメモリセルユニットにあっては、例えばカラム系制御回路１０１Ａとビット線とを接続する場合、カラム系制御回路１０１Ａにおいて、平面上、奇数番目に配置されたビット線１１５にあっては、カラム系制御回路１０１Ａの一方の端部にコンタクトホール１１１を設け、奇数番目に配置されたビット線１１５とカラム系制御回路１０１Ａとをコンタクトホール１１１を介して接続する。一方、平面上、偶数番目に配置されたビット線１１６にあっては、カラム系制御回路１０１Ａの他方の端部にコンタクトホール１１２を設ける必要がある。そして、カラム系制御回路１０１Ａと偶数番目に配置されたビット線１１６とを、コンタクトホール１１２，１１３を介して接続する。コンタクトホール１１１，１１２をこのように配置にしないと、上述した理由により、最も高密度の配置を達成することができない。そして、コンタクトホール１１２とコンタクトホール１１３とを、カラム系制御回路１０１Ａ，１０１Ｂ及びロウ系制御回路１０２Ａ，１０２Ｂを覆う層間絶縁層上に形成された配線１１４で接続しなければならない。配線１１４は、ロウ系制御回路１０２Ｂの上方に、層間絶縁層を介して配設されている。それ故、配線１１４に起因した寄生容量の発生、配線１１４におけるノイズ発生、配線１１４とロウ系制御回路１０２Ｂとの間の干渉といった問題が生じ易い。図示しないが、カラム系制御回路１０１Ｂと奇数番目に配置されたビット線とを接続する配線でも同様の問題が生じるし、ワード線とロウ系制御回路１０２Ａ，１０２Ｂとを接続する配線でも同様の問題が生じる。【０００７】
従って、本開示の目的は、不揮発性メモリセルの最も高密度の配置を可能とする構成、構造を有する、クロスポイント型のメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示のメモリセルユニットアレイは、
第１の方向に延びる複数の第１の配線、
第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている。
【発明の効果】
【０００９】
本開示のメモリセルユニットアレイにおいて、メモリセルユニットを構成する第１の配線の一部は、このメモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているので、不揮発性メモリセルの最も高密度の配置を可能とする構成、構造を有するメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第１の配線の一部を示す。
【図２】図２は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第２の配線の一部を示す。
【図３】図３Ａは、実施例１における不揮発性メモリセルを模式的に示す斜視図であり、図３Ｂ及び図３Ｃは、実施例１における不揮発性メモリセルの等価回路図である。
【図４】図４は、実施例１における不揮発性メモリセルを概念的に示す斜視図である。
【図５】図５は、実施例１のメモリセルユニットアレイの一部分を模式的に示す平面図であり、第１の配線の一部を示す。
【図６】図６は、第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。
【図７】図７は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。
【図８】図８は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。
【図９】図９は、第１の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。
【図１０】図１０Ａ及び図１０Ｂは、実施例１のメモリセルユニットアレイにおいて、図６の矢印１０Ａ及び矢印１０Ｂに沿って眺めた模式的な部分的平面図である。
【図１１】図１１Ａ及び図１１Ｂは、実施例１のメモリセルユニットアレイにおいて、図６の矢印１１Ａ及び矢印１１Ｂに沿って眺めた模式的な部分的平面図である。
【図１２】図１２Ａ及び図１２Ｂは、第２の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの、模式的な一部断面図である。
【図１３】図１３Ａ及び図１３Ｂは、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１３Ａ及び矢印１３Ｂに沿って眺めた模式的な部分的平面図である。
【図１４】図１４Ａ及び図１４Ｂは、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１４Ａ及び矢印１４Ｂに沿って眺めた模式的な部分的平面図である。
【図１５】図１５は、実施例１のメモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１５に沿って眺めた模式的な部分的平面図である。
【図１６】図１６は、第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイの変形例を切断したときの、模式的な一部断面図である。
【図１７】図１７Ａ及び図１７Ｂは、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１７Ａ及び矢印１７Ｂに沿って眺めた模式的な部分的平面図である。
【図１８】図１８Ａ及び図１８Ｂは、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１８Ａ及び矢印１８Ｂに沿って眺めた模式的な部分的平面図である。
【図１９】図１９は、実施例２における不揮発性メモリセルを模式的に示す斜視図である。
【図２０】図２０は、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。
【図２１】図２１Ａ及び図２１Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２１Ａ及び矢印２１Ｂに沿って眺めた模式的な部分的平面図である。
【図２２】図２２Ａ及び図２２Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２２Ａ及び矢印２２Ｂに沿って眺めた模式的な部分的平面図である。
【図２３】図２３Ａ及び図２３Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２３Ａ及び矢印２３Ｂに沿って眺めた模式的な部分的平面図である。
【図２４】図２４Ａ及び図２４Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２４Ａ及び矢印２４Ｂに沿って眺めた模式的な部分的平面図である。
【図２５】図２５Ａ及び図２５Ｂは、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２５Ａ及び矢印２５Ｂに沿って眺めた模式的な部分的平面図である。
【図２６】図２６は、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２６に沿って眺めた模式的な部分的平面図である。
【図２７】図２７は、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。
【図２８】図２８Ａ及び図２８Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印２８Ａ及び矢印２８Ｂに沿って眺めた模式的な部分的平面図である。
【図２９】図２９Ａ及び図２９Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印２９Ａ及び矢印２９Ｂに沿って眺めた模式的な部分的平面図である。
【図３０】図３０Ａ及び図３０Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３０Ａ及び矢印３０Ｂに沿って眺めた模式的な部分的平面図である。
【図３１】図３１Ａ及び図３１Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３１Ａ及び矢印３１Ｂに沿って眺めた模式的な部分的平面図である。
【図３２】図３２Ａ及び図３Ｂは、実施例２のメモリセルユニットアレイにおいて、図２７の矢印３２Ａ及び矢印３２Ｂに沿って眺めた模式的な部分的平面図である。
【図３３】図３３は、実施例３における不揮発性メモリセルを模式的に示す斜視図である。
【図３４】図３４は、実施例３のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図である。
【図３５】図３５は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３５に沿って眺めた模式的な部分的平面図である。
【図３６】図３６は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３６に沿って眺めた模式的な部分的平面図である。
【図３７】図３７は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３７に沿って眺めた模式的な部分的平面図である。
【図３８】図３８は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３８に沿って眺めた模式的な部分的平面図である。
【図３９】図３９は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３９に沿って眺めた模式的な部分的平面図である。
【図４０】図４０は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４０に沿って眺めた模式的な部分的平面図である。
【図４１】図４１は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４１に沿って眺めた模式的な部分的平面図である。
【図４２】図４２は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４２に沿って眺めた模式的な部分的平面図である。
【図４３】図４３は、実施例３のメモリセルユニットアレイにおいて、図３４の矢印４３に沿って眺めた模式的な部分的平面図である。
【図４４】図４４は、実施例４における不揮発性メモリセルを模式的に示す斜視図である。
【図４５】図４５は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。
【図４６】図４６は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。
【図４７】図４７は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。
【図４８】図４８は、実施例５におけるメモリセルユニットの配置の変形例を説明する図である。
【図４９】図４９は、従来のクロスポイント型のメモリセルユニットにおけるビット線、ワード線、コンタクトホールの配置を模式的に示す図である。
【図５０】図５０Ａ及び図５０Ｂは、特開２００９−２２３９７１に開示されたクロスポイント型のメモリセルユニットにおける制御回路、コンタクトホール等の配置を模式的に示す図である。
【図５１】図５１Ａは、図５０Ａ、図５０Ｂに示した特開２００９−２２３９７１に開示されたクロスポイント型のメモリセルユニットにおける第１の配線（ビット線）の配置を模式的に示す図であり、図５１Ｂ及び図５１Ｃは、図５０Ａの矢印Ｂ−Ｂ及び矢印Ｃ−Ｃに沿った模式的な一部断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示のメモリセルユニットアレイ、全般に関する説明
２．実施例１（本開示のメモリセルユニットアレイ）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）
５．実施例４（実施例１の更に別の変形）
６．実施例５（制御回路の配置の変形例）
７．その他
【００１２】
〈本開示のメモリセルユニットアレイ、全般に関する説明〉
本開示のメモリセルユニットアレイにあっては、各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている形態とすることができる。
【００１３】
上記の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、
制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている形態とすることができる。あるいは又、
制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
第１制御回路と第２制御配線とは、上下方向に重なっておらず、
第２制御回路と第１制御配線とは、上下方向に重なっていない形態とすることができる。そして、これらの場合、一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する形態とすることができる。
【００１４】
以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、第２の配線は、端部において第２制御回路に接続されている形態とすることができる。
【００１５】
平面上、奇数番目の第２の配線の一端は、後述する第２制御回路の一方に接続され、平面上、偶数番目の第２の配線の一端は、後述する第２制御回路の他方に接続される。一のメモリセルユニットに属する第１の配線は、第１の方向に沿ってこの一のメモリセルユニットに隣接するメモリセルユニットに属する第１の配線と共通であり、第１の配線の概ね中央部において、第１の配線は第１制御回路に接続されている。
【００１６】
更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている形態とすることができる。そして、この場合、メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている構成とすることができ、更には、メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている構成とすることができる。
【００１７】
あるいは又、以上に説明した各種の好ましい形態を含む本開示のメモリセルユニットアレイにおいて、メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている構成とすることができる。そして、この場合、メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている構成とすることができる。
【００１８】
更には、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている形態とすることができる。そして、この場合、
第２−１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第２−２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第１−１制御回路は、第１の辺の一部を占めるように配置されており、
第１−２制御回路は、第３の辺の一部を占めるように配置されている構成とすることができ、更には、これらの場合、制御回路の中心に対して、第１−１制御回路が占める領域と第１−２制御回路が占める領域とは点対称（２回対称）に配置されており、制御回路の中心に対して、第２−１制御回路が占める領域と第２−２制御回路が占める領域とは点対称（２回対称）に配置されている構成、あるいは、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１−１制御回路が占める領域と第１−２制御回路が占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２−１制御回路が占める領域が占める領域と第２−２制御回路が占める領域とは線対称に配置されている構成とすることができる。（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合として、１／３乃至２／３、好ましくは１／２を例示することができる。尚、一のメモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1、一のメモリセルユニットに隣接した隣接メモリセルユニットにおける第１制御回路の第２の方向に沿った長さ（具体的には、一のメモリセルユニットを構成する第１の配線の残部に接続された、隣接メモリセルユニットを構成する第１制御回路の部分の第２の方向に沿った長さ）をＬ1’、制御回路全体の第２の方向に沿った長さをＬ0としたとき、
Ｌ0＝Ｌ1＋Ｌ1’
を満足することが好ましいが、場合によっては、
Ｌ0＞Ｌ1＋Ｌ1’
であってもよい。
【００１９】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている構成とすることができる。
【００２０】
あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、
第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている構成とすることができる。
【００２１】
更には、以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている形態とすることができる。そして、この場合、
第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができ、あるいは又、
第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている構成とすることができる。
【００２２】
以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルユニットアレイにおいて、不揮発性メモリセルは不揮発性メモリ素子を含むが、不揮発性メモリ素子として、例えば、
（Ａ）相変化型の不揮発性メモリ素子（Phase Change RAM，ＰＣＲＡＭ）
（Ｂ）ＴＭＲ（Tunnel Magnetoresistance）効果を用いたＭＲＡＭ（Magnetic Random Access Memory）であるトンネル磁気抵抗効果素子
（Ｃ）スピントルクによって記憶層の磁化が反転することで、情報の書込み、消去を行う、即ち、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子
（Ｄ）強誘電体材料を用いた強誘電体型不揮発性半導体メモリ素子（ＦｅＲＡＭ，Ferroelectric Random Access Memory）
（Ｅ）電極間に電極間物質層が設けられ、電極間への電圧の印加状態に依って電極反応阻害層となり得る酸化還元反応活性物質を含み、電極間への電圧の印加状態に応じて、電極と電極間物質層との間の界面領域に沿って電極反応阻害層が形成され、若しくは、消滅され、又は、電極反応阻害層の面積が増減される不揮発性メモリ素子
（Ｆ）カーボンナノチューブメモリ素子（カーボンナノチューブ、それ自体によってメモリ素子が構成されるものや、各種不揮発性メモリセル（各種不揮発性メモリ素子）における配線や電極をカーボンナノチューブから構成するもの）
（Ｇ）有機薄膜メモリ素子（情報を記憶する有機化合物層に有機材料を用いるもの）
を挙げることができる。これらの不揮発性メモリ素子の構成、構造は、周知の構成、構造とすることができる。
【００２３】
相変化型の不揮発性メモリ素子は、２つの電極間にメモリ部として機能する抵抗変化層を配置した構造を有する。ここで、抵抗変化層にあっては、電気抵抗値（以下、単に『抵抗値』と呼ぶ場合がある）が変化することで情報を記憶する。そして、この場合、相変化型（抵抗変化型）の不揮発性メモリ素子は、例えば、
（ａ）金属を含むイオン伝導体から成る抵抗変化層を有している形態
（ｂ）高抵抗層とイオン源層（イオン供給源層）の積層構造から成る抵抗変化層を有している形態
（ｃ）カルコゲナイド系材料から成る抵抗変化層を有している形態
（ｄ）電界誘起巨大抵抗変化効果（ＣＥＲ効果：Colossal Electro-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
（ｅ）巨大磁気抵抗変化効果（ＣＭＲ効果：Colossal Magneto-Resistance 効果）を有する材料から成る抵抗変化層を有している形態
とすることができるし、また、
（ｆ）抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる相変化型メモリ素子（ＰＲＡＭ）や、ＰＭＣ（Programmable metallization Cell）
（ｇ）金属酸化物を２つの電極で挟み、電極にパルス電圧を印加するＲｅＲＡＭ（Resistance Random Access Memory）
を挙げることができる。
【００２４】
抵抗変化層を金属を含むイオン伝導体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜）から構成することができる。尚、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造を採用してもよいし、あるいは又、これらの薄膜の全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることもできる。あるいは又、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅＧｄから成るアモルファス薄膜）から構成することができる。
【００２５】
抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、具体的には、イオン源層は、陽イオン化可能な元素として少なくとも１種の金属元素を含み、更に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。ここで、イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。
【００２６】
金属カルコゲナイド層を構成する金属元素は、書込み動作時に電極上で還元されて金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、銅（Ｃｕ）、アルミニウム（Ａｌ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）や、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種あるいは２種以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。
【００２７】
イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌ、ＣｕＴｅを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｒＩＡｌ等を挙げることができる。
【００２８】
あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。
【００２９】
尚、イオン源層には、抵抗変化層を形成する際の高温熱処理時の膜剥がれを抑制するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、例えば、イオン源層にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層中のシリコン（Ｓｉ）の含有量は１０〜４５原子％程度の範囲内であることが好ましい。
【００３０】
高抵抗層は、不揮発性メモリ素子に所定の電圧を印加したとき、陽イオン化可能な元素として少なくとも１種の金属元素が高抵抗層に拡散することでその抵抗値が低くなる。そして、高抵抗層は、電気伝導におけるバリアとしての機能を有し、初期化状態又は消去状態において電極と導電材料層（あるいは配線）との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、前述したように、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層はアルミニウム酸化物（ＡｌＯX）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報等を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）等を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。尚、高抵抗層は、単層構成だけでなく、多層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が高抵抗層側電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。あるいは又、高抵抗層として、ＳｉＮ、ＳｉＯ2、Ｇｄ2Ｏ3を挙げることもできるし、フッ素を含む材料（例えば、ＭｇＦ2、ＡｌＦ3、ＣａＦ2、ＬｉＦ）を挙げることもできる。
【００３１】
ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。
【００３２】
電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ａｕ（金）、Ｐｔ（白金）、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、ＴｉＷ（チタン・タングステン）、Ｍｏ（モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。導電材料層（あるいは配線）は、電極と同様の導電材料を含む公知の導電材料を用いることができる。あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。電極、導電材料層（あるいは配線）は、例えば、スパッタリング法に例示されるＰＶＤ法、ＣＶＤ法にて形成することができる。
【００３３】
情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、イオン源層に含まれた金属元素がイオン化して高抵抗層中に拡散し、電極上で電子と結合して析出し、あるいは又、高抵抗層中に留まり不純物準位を形成する。これによって、情報記憶層内に、より具体的には高抵抗層内に、金属元素を含む伝導パスが形成され、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記憶過程のみで情報の記憶（記録）は完結する。一方、情報の複数回の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、電極上に析出していた金属元素がイオン化してイオン源層中へ溶解する。これにより金属元素を含む伝導パスが消滅し、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。
【００３４】
抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。
【００３５】
また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ3やＳｒＴｉＯ3）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ2、Ｆｅ3Ｏ4）を挙げることもできる。
【００３６】
また、相変化型の不揮発性メモリ素子の抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させるためには、抵抗変化層をカルコゲナイド系材料から構成する。そして、抵抗変化層に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。
【００３７】
また、ＲｅＲＡＭは、ペロブスカイト型金属酸化物等の複数の金属元素と酸素から構成された多元系金属酸化物から成り、あるいは又、１種類の金属元素と酸素から構成された２元系金属酸化物から成り、ユニポーラ（ノンポーラ）型、バイポーラ型とすることができるし、フィラメント型（ヒューズ・アンチヒューズ型）、界面型とすることもできる。
【００３８】
あるいは又、不揮発性メモリ素子は、所謂、磁気抵抗効果を有する不揮発性磁気メモリ素子から構成することができる。このような不揮発性メモリ素子として、具体的には、電流磁場反転方式のトンネル磁気抵抗効果素子（ＭＲＡＭ）を挙げることができるし、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（スピンＲＡＭ）を挙げることもできる。後者においては、面内磁化方式及び垂直磁化方式が含まれる。
【００３９】
面内磁化方式及び垂直磁化方式のスピン注入型磁気抵抗効果素子にあっては、情報を記憶する記憶層（記録層、磁化反転層あるいは自由層とも呼ばれる）、中間層、及び、固定層（磁化参照層、固着層あるいは磁化固定層とも呼ばれる）によって、ＴＭＲ（Tunnel Magnetoresistance）効果あるいはＧＭＲ（Giant Magnetoresistance，巨大磁気抵抗）効果を有する積層構造体が構成されている構造とすることができる。反平行の磁化状態で、書込み電流（以下、『スピン偏極電流』と呼ぶ場合がある）を記憶層から固定層へ流すと、電子が固定層から記憶層へ注入されることで作用するスピントルクにより記憶層の磁化が反転し、記憶層の磁化方向と固定層の磁化方向と記憶層の磁化方向が平行配列となる。一方、平行の磁化状態で、スピン偏極電流を固定層から記憶層へ流すと、電子が記憶層から固定層へ流れることで作用するスピントルクによって記憶層の磁化が反転し、記憶層の磁化方向と固定層の磁化方向が反平行配列となる。あるいは又、複数の固定層、中間層、記憶層、中間層、複数の固定層によって、ＴＭＲ効果あるいはＧＭＲ効果を有する積層構造体が構成されている構造（ダブル・スピンフィルター構造）とすることもできる。このような構造にあっては、記憶層の上下に位置する２つの中間層の磁気抵抗の変化に差を付けておく必要がある。固定層、中間層及び記憶層によって、ＴＭＲ効果を有する積層構造体が構成されるとは、磁性材料から成る固定層と、磁性材料から成る記憶層との間に、トンネル絶縁膜として機能する非磁性体膜から成る中間層が挟まれた構造を指す。係る中間層は、記憶層と固定層との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。
【００４０】
記憶層を構成する材料として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）といった強磁性材料、これらの強磁性材料の合金（例えば、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｃｏ−Ｆｅ−Ｎｉ、Ｆｅ−Ｐｔ、Ｎｉ−Ｆｅ等）、あるいは、これらの合金にガドリニウム（Ｇｄ）が添加された合金、これらの合金に非磁性元素（例えば、タンタル、ホウ素、クロム、白金、シリコン、炭素、窒素等）を混ぜた合金（例えば、Ｃｏ−Ｆｅ−Ｂ等）、Ｃｏ、Ｆｅ、Ｎｉの内の１種類以上を含む酸化物（例えば、フェライト：Ｆｅ−ＭｎＯ等）、ハーフメタリック強磁性材料と呼ばれる一群の金属間化合物（ホイスラー合金：ＮｉＭｎＳｂ、Ｃｏ2ＭｎＧｅ、Ｃｏ2ＭｎＳｉ、Ｃｏ2ＣｒＡｌ等）、酸化物（例えば、（Ｌａ，Ｓｒ）ＭｎＯ3、ＣｒＯ2、Ｆｅ3Ｏ4等）を挙げることができる。更には、垂直磁化型において、垂直磁気異方性を一層増加させるために、係る合金にテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）等の重希土類を添加してもよいし、これらを含む合金を積層してもよい。記憶層や固定層の結晶性は、本質的に任意であり、多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、記憶層は、単層構成とすることもできるし、上述した複数の異なる強磁性材料層を積層した積層構成とすることもできるし、強磁性材料層と非磁性材料層を積層した積層構成とすることもできる。
【００４１】
固定層を構成する材料として、上記の記憶層を構成する材料（強磁性材料）を挙げることができるし、あるいは又、固定層は、Ｃｏ層とＰｔ層との積層体、Ｃｏ層とＰｄ層との積層体、Ｃｏ層とＮｉ層との積層体、Ｃｏ層とＴｂ層との積層体、Ｃｏ−Ｐｔ合金層、Ｃｏ−Ｐｄ合金層、Ｃｏ−Ｎｉ合金層、Ｃｏ−Ｆｅ合金層、Ｃｏ−Ｔｂ合金層、Ｃｏ層、Ｆｅ層、又は、Ｃｏ−Ｆｅ−Ｂ合金層から成る構成とすることができ、あるいは又、これらの材料に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加して磁気特性を調整したり、結晶構造や結晶性や物質の安定性等の各種物性を調整してもよく、更には、好ましくは、固定層はＣｏ−Ｆｅ−Ｂ合金層から成る構成とすることができる。固定層の磁化方向は情報の基準であるので、情報の記憶（記録）や読出しによって磁化方向が変化してはならないが、必ずしも特定の方向に固定されている必要はなく、記憶層よりも保磁力を大きくするか、膜厚を厚くするか、あるいは、磁気ダンピング定数を大きくして、記憶層よりも磁化方向が変化し難い構成、構造とすればよい。
【００４２】
固定層を、複数の固定層から成る構造とすることもでき、係る構造は、積層フェリ構造と呼ばれる。積層フェリ構造は、反強磁性的結合を有する積層構造であり、即ち、２つの磁性材料層の層間交換結合が反強磁性的になる構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれ、非磁性層の厚さによって、２つの磁性材料層の層間交換結合が、反強磁性的あるいは強磁性的になる構造を指し、例えば、 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990) に報告されている。非磁性層を構成する材料として、ルテニウム（Ｒｕ）やその合金を挙げることができるし、あるいは又、Ｏｓ、Ｒｅ、Ｉｒ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｂｉ、Ｓｉ、Ｂ、Ｃ、Ｃｒ、Ｔａ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｗ、Ｍｏ、Ｎｂや、これらの合金を挙げることができる。
【００４３】
あるいは又、固定層は静磁結合構造を有する構成とすることができるし、固定層に隣接して反強磁性体層を配置してもよい。ここで、静磁結合構造とは、２つの磁性材料層において、磁性材料層の端面からの漏洩磁界によって反強磁性的結合が得られる構造である。反強磁性体層を構成する材料として、具体的には、鉄−マンガン合金、ニッケル−マンガン合金、白金−マンガン合金、白金−クロム−マンガン合金、イリジウム−マンガン合金、ロジウム−マンガン合金、コバルト酸化物、ニッケル酸化物、鉄酸化物（Ｆｅ2Ｏ3）を挙げることができる。
【００４４】
中間層は非磁性体膜から成ることが好ましい。即ち、スピン注入型磁気抵抗効果素子において、ＴＭＲ効果を有する積層構造体を構成する場合の中間層は、絶縁材料から成る非磁性体膜から構成されることが好ましい。ここで、絶縁材料から成る非磁性体膜を構成する材料として、マグネシウム酸化物（ＭｇＯ）、マグネシウム窒化物、マグネシウムフッ化物、アルミニウム酸化物（ＡｌＯX）、アルミニウム窒化物（ＡｌＮ）、シリコン酸化物（ＳｉＯX）、シリコン窒化物（ＳｉＮ）、ＴｉＯ2、Ｃｒ2Ｏ3、Ｇｅ、ＮｉＯ、ＣｄＯX、ＨｆＯ2、Ｔａ2Ｏ5、Ｂｉ2Ｏ3、ＣａＦ、ＳｒＴｉＯ3、ＡｌＬａＯ3、Ａｌ−Ｎ−Ｏ、ＢＮ、ＺｎＳ等の各種絶縁材料、誘電体材料、半導体材料を挙げることができる。一方、ＧＭＲ効果を有する積層構造体を構成する非磁性体膜を構成する材料として、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｐｔ、Ｔａ等、あるいは、これらの合金といった導電性材料を挙げることができるし、導電性が高ければ（抵抗率が数百μΩ・ｃｍ以下）、任意の非金属材料としてもよいが、記憶層や固定層と界面反応を起こし難い材料を、適宜、選択することが望ましい。
【００４５】
絶縁材料から成る中間層は、例えば、スパッタリング法にて形成された金属膜を酸化若しくは窒化することにより得ることができる。より具体的には、中間層を構成する絶縁材料としてアルミニウム酸化物（ＡｌＯX）、マグネシウム酸化物（ＭｇＯ）を用いる場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＰＣプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、アルミニウム酸化物（ＡｌＯX）やマグネシウム酸化物（ＭｇＯ）をスパッタリング法にて成膜する方法を例示することができる。
【００４６】
以上に説明した種々の層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。また、これらの層のパターニングは、反応性イオンエッチング法（ＲＩＥ法）やイオンミリング法（イオンビームエッチング法）にて行うことができる。種々の層を真空装置内で連続的に形成することが好ましく、その後、パターニングを行うことが好ましい。
【００４７】
固定層と第１の配線（あるいは第２の配線）の電気的な接続状態として、第１の配線（あるいは第２の配線）が、直接、固定層に接続されている形態を挙げることができるし、あるいは又、第１の配線（あるいは第２の配線）が、反強磁性体層を介して固定層に接続されている形態を挙げることができる。固定層が第１の配線に接続されている場合、第１の配線から固定層を介して、また、固定層が第２の配線に接続されている場合、第２の配線から固定層を介して、スピン偏極電流を記憶層内に注入することにより、記憶層における磁化の方向が規定され、記憶層に情報が書き込まれる。第１の配線（あるいは第２の配線）と反強磁性体層との間には、反強磁性体層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地層を形成してもよい。
【００４８】
記憶層と配線との間には、配線や接続部を構成する原子と記憶層を構成する原子の相互拡散の防止、接触抵抗の低減、記憶層の酸化防止のために、キャップ層を形成することが好ましい。キャップ層として、Ｔａ層、Ｒｕ層、Ｐｔ層、Ｔｉ層、Ｗ層、ＭｇＯ層、Ｒｕ膜／Ｔａ膜の積層構造を挙げることができる。
【００４９】
垂直磁化方式のスピン注入型磁気抵抗効果素子において、積層構造体の立体形状は、円柱形（円筒形）であることが、加工の容易さ、記憶層における磁化容易軸の方向の均一性を確保するといった観点から望ましいが、これに限定するものではなく、三角柱、四角柱、六角柱、八角柱等（これらにあっては側辺あるいは側稜が丸みを帯びているものを含む）、楕円柱とすることもできる。第１の配線から第２の配線へと、あるいは又、第２の配線から第１の配線へと、スピン偏極電流を積層構造体に流すことによって、記憶層における磁化の方向を第１の方向あるいは第２の方向（第１の方向とは反対の方向）とすることで、記憶層に情報が書き込まれる。積層構造体と配線との間には、積層構造体の配線と接する磁性層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地層を形成してもよい。
【００５０】
電極間物質層が設けられ、電極反応阻害層が形成・消滅され、又は、面積が増減される不揮発性メモリ素子において、酸化還元活性物質層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、酸化タングステン（ＷＯ3）の還元体（ＨxＷＯ3）及びバナジウム（Ｖ）の酸化物から成る群のうちの少なくとも１種から構成されている。また、電極間物質層は、硫黄（Ｓ）、セレン（Ｓｅ）及びテルル（Ｔｅ）といったカルコゲナイド系材料の内の少なくとも１種と、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、アンチモン（Ｓｂ）及びインジウム（Ｉｎ）のうちの少なくとも１種とを含んで成るアモルファス薄膜を母材としている。
【００５１】
第１の配線や第２の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＴｉＮ、ＴｉＷ、ＷＮ、シリサイド等の単層構造から成り、あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。これらの配線は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。
【００５２】
第１の配線、第２の配線は、層間絶縁層上に形成されているが、層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。コンタクトホールを構成する材料として、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドを挙げることができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。不揮発性メモリセルは第１の配線と第２の配線との間に形成されているが、第１の配線と不揮発性メモリセルとの間、あるいは又、第２の配線と不揮発性メモリセルとの間には、あるいは又、不揮発性メモリセルを流れる電流の制御のための選択素子が設けられている。ここで、選択素子として、双方向ダイオードやバリスタ等の非線形の電流−電圧特性を有する素子を挙げることができる。制御回路として、シリコン半導体基板に形成された周知の回路を挙げることができる。制御回路には、例えば、各種デコーダやセンスアンプ等が含まれる。
【実施例１】
【００５３】
実施例１は、本開示のメモリセルユニットアレイに関する。実施例１のメモリセルユニットアレイの一部分の模式的な平面図を図１及び図２に示す。尚、図１には第１の配線の一部を示し、図２には第２の配線の一部を示す。また、不揮発性メモリセルを模式的に図３Ａの斜視図に示し、不揮発性メモリセルの等価回路図を図３Ｂ及び図３Ｃに示す。更には、不揮発性メモリセルを概念的に示す斜視図を図４に示し、メモリセルユニットアレイの一部分を模式的に示す平面図であって、第１の配線の一部を示す平面図を図５に示す。更には、第１の方向と平行な仮想垂直面でメモリセルユニットアレイを切断したときの模式的な一部断面図を図６、図７、図８、図９に示し、図６の矢印１０Ａ、矢印１０Ｂ、矢印１１Ａ、矢印１１Ｂに沿って眺めた模式的な部分的平面図を図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂに示す。また、第２の方向と平行な別の仮想垂直面でメモリセルユニットアレイを切断したときの模式的な一部断面図を図１２Ａ及び図１２Ｂに示し、メモリセルユニットアレイにおいて、図１２Ａ及び図１２Ｂの矢印１３Ａ、矢印１３Ｂ、矢印１４Ａ、矢印１４Ｂ、矢印１５に沿って眺めた模式的な部分的平面図を、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５に示す。尚、模式的な部分的平面図において、メモリセルユニットの境界を一点鎖線で示し、これらの模式的な部分的平面図は、図８の領域「Ａ」の部分の模式的な部分的平面図である。【００５４】
実施例１のメモリセルユニットアレイは、
第１の方向に延びる複数の第１の配線３１、
第１の配線３１と上下方向に離間して配置され、第１の配線３１と異なる第２の方向に延びる複数の第２の配線４１、及び、
第１の配線３１と第２の配線４１とが重複する領域に配置され、第１の配線３１及び第２の配線４１に接続された不揮発性メモリセル２０、
から構成されたメモリセルユニット１０が、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
各メモリセルユニット１０は、メモリセルユニット１０の下方に、メモリセルユニット１０の動作を制御する制御回路を備えており、
制御回路は、第１の配線３１を介してメモリセルユニット１０を構成する不揮発性メモリセル２０の動作を制御する第１制御回路、及び、第２の配線４１を介してメモリセルユニット１０を構成する不揮発性メモリセル２０の動作を制御する第２制御回路から構成されており、
メモリセルユニット１０を構成する第２の配線４１は、このメモリセルユニット１０を構成する第２制御回路に接続されている。【００５５】
尚、制御回路は、メモリセルユニット１０の下方に配置されているが、具体的には、制御回路の射影像がメモリセルユニット１０の射影像内に位置していてもよいし、制御回路の射影像とメモリセルユニット１０の射影像とが重なっていてもよいし、制御回路の射影像の一部がメモリセルユニット１０の射影像内に位置していてもよい（即ち、制御回路とメモリセルユニット１０とは、上下方向において、若干ずれていてもよい）。【００５６】
そして、メモリセルユニット１０を構成する第１の配線３１の一部は、このメモリセルユニット１０を構成する第１制御回路に接続されており、メモリセルユニット１０を構成する第１の配線３１の残部は、第１の方向に隣接した隣接メモリセルユニット１０を構成する第１制御回路に接続されている。【００５７】
そして、各メモリセルユニット１０において、このメモリセルユニット１０を構成する第１制御回路に接続された第１の配線３１と、隣接メモリセルユニット１０を構成する第１制御回路に接続された第１の配線３１とは、交互に配置されている。例えば、図５に示すように、メモリセルユニット１０m,nとメモリセルユニット１０m+1,nに関して、メモリセルユニット１０m+1,nを構成する第１−２制御回路５０Ｂに接続された第１の配線３１Ｂ（点線で示す）と、隣接メモリセルユニット１０m,nを構成する第１−１制御回路５０Ａに接続された第１の配線３１Ａ（細い実線で示す）とは、交互に配置されている。【００５８】
更には、制御回路は層間絶縁層７１，７２，７３，７４によって被覆されており、第１制御回路と第１の配線３１Ａ，３１Ｂとは、層間絶縁層に形成された第１コンタクトホール３２Ａ，３２Ｂ（場合によっては、添字を省略）を介して接続されており、第２制御回路と第２の配線４１とは、層間絶縁層に形成された第２コンタクトホール４２Ａ，４２Ｂ（場合によっては、添字を省略）を介して接続されている。そして、一のメモリセルユニット１０における第１コンタクトホールと、第１の方向においてこの一のメモリセルユニット１０に隣接するメモリセルユニット１０における第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する（例えば、図５の白丸印の「Ａ」及び白四角印の「Ｂ」で示す第１コンタクトホール３２Ａ及び第１コンタクトホール３２Ｂを参照）。尚、図１、図２、図５、図１６において、コンタクトホールを制御回路の外側に位置するように図示しているが、実際には、制御回路内に設けられている。【００５９】
また、第２の配線４１は、端部において第２制御回路に接続されている。尚、平面上、奇数番目の第２の配線４１の一端は、後述する第２−１制御回路６０Ａに接続され、平面上、偶数番目の第２の配線４１の一端は、後述する第２−２制御回路６０Ｂに接続される。【００６０】
ここで、メモリセルユニット１０は、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている。具体的には、メモリセルユニット１０は、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニット１０の長さの１／２だけ相互にずれて配置されている。あるいは又、メモリセルユニット１０は、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている。【００６１】
そして、実施例１にあっては、メモリセルユニット１０を構成する第１の配線３１の半分は、このメモリセルユニット１０を構成する第１制御回路に接続されており、メモリセルユニット１０を構成する第１の配線３１の残りの半分は、第１の方向に隣接した隣接メモリセルユニット１０を構成する第１制御回路に接続されている。【００６２】
実施例１のメモリセルユニットアレイにおいて、
第１制御回路は、第１−１制御回路５０Ａ及び第１−２制御回路５０Ｂの２つの回路から構成されており、
第２制御回路は、第２−１制御回路６０Ａ及び第２−２制御回路６０Ｂの２つの回路から構成されており、
第１−１制御回路５０Ａは、第２の方向に平行に延びる制御回路の第１の辺１０ａに沿って配置されており、
第１−２制御回路５０Ｂは、第２の方向に平行に延び、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに沿って配置されており、
第２−１制御回路６０Ａは、第１の方向に平行に延びる制御回路の第２の辺１０ｂに沿って配置されており、
第２−２制御回路６０Ｂは、第１の方向に平行に延び、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに沿って配置されている。そして、この場合、
第２−１制御回路６０Ａは、第２の辺１０ｂの全てを占め、且つ、第１の辺１０ａの一部及び第３の辺１０ｃの一部を占めるように配置されており、
第２−２制御回路６０Ｂは、第４の辺１０ｄの全てを占め、且つ、第１の辺１０ａの一部及び第３の辺１０ｃの一部を占めるように配置されており、
第１−１制御回路５０Ａは、第１の辺１０ａの一部を占めるように配置されており、
第１−２制御回路５０Ｂは、第３の辺１０ｃの一部を占めるように配置されている。尚、実施例１にあっては、制御回路の中心に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２−１制御回路６０Ａが占める領域と第２−２制御回路６０Ｂが占める領域とは点対称に配置されている。しかも、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２−１制御回路６０Ａが占める領域が占める領域と第２−２制御回路６０Ｂが占める領域とは線対称に配置されている。尚、実施例１にあっては、
Ｌ0＝Ｌ1＋Ｌ1’
を満足し、且つ、
Ｌ1＝Ｌ1’
を満足している。【００６３】
実施例１にあっては、不揮発性メモリセル２０はＮ層（但し、Ｎ≧２）の多層化されている。具体的には、不揮発性メモリセル２０は２層（＝Ｎ）であり、第１の配線３１は（Ｎ／２）層の第１配線層（１層の第１配線層３０）に形成されており、第２の配線４１は（Ｎ／２＋１）層の第２配線層（２層の第２配線層４０1，４０2）に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。即ち、不揮発性メモリセル２０は、第１の配線３１と第２の配線４１1との間に形成されており、また、第１の配線３１と第２の配線４１2との間に形成されている。第１の配線４１1及び第２の配線４１2は、独立して、別々に駆動される。そして、２つの第１の配線３１を挟んで設けられた２つの不揮発性メモリセル２０は、独立して、情報の書き込み、読み出し、消去が行われる。【００６４】
実施例１の不揮発性メモリセル２０は、相変化型の不揮発性メモリ素子、具体的には、抵抗変化型の不揮発性メモリ素子から成り、より具体的には、抵抗変化層は高抵抗層とイオン源層の積層構造から成る。また、実施例１において、不揮発性メモリセル２０は、不揮発性メモリ素子２１、及び、双方向ダイオード等の非線形の電流−電圧特性を有する選択素子２２から構成されている。選択素子２２は、第１の配線３１と不揮発性メモリ素子２１との間、あるいは又、第２の配線４１と不揮発性メモリ素子２１との間に設けられており、不揮発性メモリ素子２１を流れる電流を制御する。例えば、第１の配線３１から第２の配線４１へと電流Ｉsetが流れるとき、不揮発性メモリ素子２１には情報が書き込まれる。また、第１の配線３１から第２の配線４１へと微小電流を流し、不揮発性メモリ素子２１の電気抵抗値を測定することで、不揮発性メモリ素子２１に記憶された情報の読み出しを行うことができる。更には、第２の配線４１から第１の配線３１へと電流Ｉresetが流れるとき、不揮発性メモリ素子２１の情報は消去される。電流Ｉset，Ｉreset等を流す方向は逆であってもよい。【００６５】
具体的には、高抵抗層はアルミニウム酸化物（ＡｌＯX）から成り、イオン源層は、銅−テルル（Ｃｕ−Ｔｅ）合金膜から成る。また、第１の配線３１、第２の配線４１は銅（Ｃｕ）から成り、コンタクトホールはタングステン（Ｗ）から成り、層間絶縁層はＳｉＯ2から成る。周知の構成、構造を有する制御回路は、シリコン半導体基板７０に、周知の方法に基づき形成されている。メモリセルユニットとメモリセルユニットの間のシリコン半導体基板７０の部分には、例えば、電源線や各種の信号線が設けられているし、メモリセルユニットを駆動する駆動回路がメモリセルユニットアレイの周辺に周辺回路として設けられているが、これらの図示は省略した。【００６６】
第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットを切断したときの模式的な一部断面図である図６、図７、図８、図９、第２の方向と平行な別の仮想垂直面で実施例１のメモリセルユニットアレイを切断したときの模式的な一部断面図である図１２Ａ及び図１２Ｂ、模式的な部分的平面図である図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、図１４Ｂ、図１５を参照して、実施例１のメモリセルユニットアレイを更に説明するが、図６は、図５の「α」で示す第１の配線３１Ｂを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図７は、図５の「β」で示す第１の配線３１Ａを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図８は、図５の「γ」で示す第１の配線３１Ｂを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図であり、図９は、図５の「δ」で示す第１の配線３１Ａを含む垂直仮想平面でメモリセルユニットを切断したときの模式的な一部断面図である。【００６７】
図１０Ａに示すように、第１−２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延びる。また、図１３Ａに示すように、第２−１制御回路６０Ａから層間絶縁層７１内を第２コンタクトホール４２Ａ11，４２Ａ12が上方に延びる。更に、図１０Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延びる。また、図１３Ｂに示すように、第２コンタクトホール４２Ａ11，４２12から層間絶縁層７２内を第２コンタクトホール４２Ａ21，４２22が上方に延びる。更に、図１１Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延びる。また、図１４Ａに示すように、第２コンタクトホール４２Ａ22から層間絶縁層７２上を第２の配線４１1が第２の方向に延びるし、第２コンタクトホール４２Ａ21から層間絶縁層７３内を第２コンタクトホール４２Ａ31が上方に延びる。更に、図１１Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７３上を第１の配線３１が第１の方向に延びる。また、図１４Ｂに示すように、第２コンタクトホール４２Ａ31から層間絶縁層７４内を第２コンタクトホール４２Ａ41が上方に延びる。そして、図１５に示すように、第２コンタクトホール４２Ａ41から層間絶縁層７４上を第２の配線４１1が第２の方向に延びる。【００６８】
以上に説明した実施例１のメモリセルユニットアレイにおいて、１本の第１の配線３１は、第１−２制御回路５０Ｂから上方に延びる１組の第１コンタクトホール３２Ｂ1，３２Ｂ2，３２Ｂ3を介して、第１−２制御回路５０Ｂに接続されている。但し、このような構成に限定されるものではない。【００６９】
第１の方向と平行な仮想垂直面で実施例１のメモリセルユニットアレイの変形例を切断したときの、模式的な一部断面図を図１６に示し、実施例１のメモリセルユニットアレイの変形例において、図１６の矢印１７Ａ、矢印１７Ｂ、矢印１８Ａ、矢印１８Ｂに沿って眺めた模式的な部分的平面図を図１７Ａ、図１７Ｂ、図１８Ａ、図１８Ｂに示す。尚、図１６は、図６と同様の模式的な一部断面図であり、また、これらの模式的な部分的平面図は、図１６の領域「Ａ」の部分の模式的な部分的平面図である。この実施例１のメモリセルユニットアレイの変形例にあっては、図１７Ａに示すように、第１−２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延び、図１７Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７１上を、第１制御配線３３が隣接するメモリセルユニットに向かって延びる。そして、図１７Ｂに示すように、第１制御配線３３上から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延び、更に、図１８Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延び、図１８Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７３上を第１の配線３１Ｂが第１の方向に延びる。尚、第１の配線３１Ｂは、相互に分離されているが、第１制御配線３３によって電気的に接続されている。【００７０】
実施例１のメモリセルユニットアレイにおいて、メモリセルユニットを構成する第１の配線の一部は、このメモリセルユニットを構成する第１制御回路に接続されており、メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているので、しかも、複数の不揮発性メモリセルと制御回路とが上下に配置されているので、不揮発性メモリセルの最も高密度の配置を可能とし、高い面積効率を有する構成、構造の、クロスポイント型のメモリセルユニットが２次元マトリクス状に配置されたメモリセルユニットアレイを提供することができるし、製造歩留りの向上を図ることができる。しかも、制御回路の直上には、基本的に配線（制御配線）が設けられていないので、配線に起因した寄生容量の発生、配線におけるノイズ発生、配線と制御回路との間の干渉といった問題が生じることがなく、信頼性の高いメモリセルユニットアレイを提供することができる。
【実施例２】
【００７１】
実施例２は、実施例１の変形である。実施例２における不揮発性メモリセルを模式的に示す斜視図を図１９に示し、実施例２のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図を図２０、図２７に示す。また、また、実施例２のメモリセルユニットアレイにおいて、図２０の矢印２１Ａ、矢印２１Ｂ、矢印２２Ａ、矢印２２Ｂ、矢印２３Ａ、矢印２３Ｂ、矢印２４Ａ、矢印２４Ｂ、矢印２５Ａ、矢印２５Ｂ、矢印２６、図２７の矢印２８Ａ、矢印２８Ｂ、矢印２９Ａ、矢印２９Ｂ、矢印３０Ａ、矢印３０Ｂ、矢印３１Ａ、矢印３１Ｂ、矢印３２Ａ、矢印３２Ｂに沿って眺めた模式的な部分的平面図を、図２１Ａ、図２１Ｂ、図２２Ａ、図２２Ｂ、図２３Ａ、図２３Ｂ、図２４Ａ、図２４Ｂ、図２５Ａ、図２５Ｂ、図２６、図２８Ａ、図２８Ｂ、図２９Ａ、図２９Ｂ、図３０Ａ、図３０Ｂ、図３１Ａ、図３１Ｂ、図３２Ａ、図３２Ｂに示す。【００７２】
実施例２のメモリセルユニットアレイにおいて、第１の配線３１1，３１2，３１3，３１4はＮ層（但し、Ｎは２以上の偶数であり、具体的には、実施例２にあっては、Ｎ＝４）の第１配線層に形成されており、第２の配線４１1，４１2，４１3，４１4はＮ層（＝４）の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。そして、第２の配線４１1，４１2，４１3，４１4は、独立して、別々に駆動される。一方、第１の配線３１1，３１2，３１3，３１4は、同時に、同じように駆動されるが、独立して、別々に駆動してもよい。【００７３】
第１の配線３１1，３１2，３１3，３１4の第１制御回路５０Ａ，５０Ｂへの接続は、以下のとおりである。【００７４】
尚、制御回路は層間絶縁層７１，７２，７３，７４によって被覆されており、第１制御回路５０Ａ，５０Ｂと第１の配線３１とは、第１制御配線３３、及び、層間絶縁層に形成された第１コンタクトホール３２Ａ，３２Ｂを介して接続されており、第２制御回路６０Ａ，６０Ｂと第２の配線４１とは、第２制御配線４３、及び、層間絶縁層に形成された第２コンタクトホール４２Ａ，４２Ｂを介して接続されている。そして、第１制御回路５０Ａ，５０Ｂと第２制御配線４３とは、上下方向に重なっておらず、第２制御回路６０Ａ，６０Ｂと第１制御配線３３とは、上下方向に重なっていない。また、一のメモリセルユニット１０における第１コンタクトホール３２Ａ，３２Ｂと、第１の方向においてこの一のメモリセルユニット１０に隣接するメモリセルユニット１０における第１コンタクトホール３２Ａ，３２Ｂとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホール３２Ａ，３２Ｂの射影像の位置は第２の方向に沿って等間隔に位置する。【００７５】
図２１Ａに示すように、第１−２制御回路５０Ｂから層間絶縁層７１内を第１コンタクトホール３２Ｂ1が上方に延び、図２１Ｂに示すように、第１コンタクトホール３２Ｂ1から層間絶縁層７１上を、第１制御配線３３が隣接するメモリセルユニットに向かって延びる。そして、図２１Ｂに示すように、第１制御配線３３上から層間絶縁層７２内を第１コンタクトホール３２Ｂ2が上方に延び、更に、図２２Ａに示すように、第１コンタクトホール３２Ｂ2から層間絶縁層７３内を第１コンタクトホール３２Ｂ3が上方に延び、図２２Ｂに示すように、第１コンタクトホール３２Ｂ3から層間絶縁層７４内を第１コンタクトホール３２Ｂ4が上方に延び、図２３Ａに示すように、第１コンタクトホール３２Ｂ4から層間絶縁層７４上を第１の配線３１1が第１の方向に延びる。【００７６】
更に、図２３Ａに示すように、第１の配線３１1上から層間絶縁層７５内を第１コンタクトホール３２Ｂ5が上方に延び、図２３Ｂに示すように、第１コンタクトホール３２Ｂ5から層間絶縁層７６内を第１コンタクトホール３２Ｂ6が上方に延び、図２４Ａに示すように、第１コンタクトホール３２Ｂ6から層間絶縁層７６上を第１の配線３１2が第１の方向に延びる。【００７７】
更に、図２４Ａに示すように、第１の配線３１2上から層間絶縁層７７内を第１コンタクトホール３２Ｂ7が上方に延び、図２４Ｂに示すように、第１コンタクトホール３２Ｂ7から層間絶縁層７８内を第１コンタクトホール３２Ｂ8が上方に延び、図２５Ａに示すように、第１コンタクトホール３２Ｂ8から層間絶縁層７８上を第１の配線３１3が第１の方向に延びる。【００７８】
更に、図２５Ａに示すように、第１の配線３１3上から層間絶縁層７９内を第１コンタクトホール３２Ｂ9が上方に延び、図２５Ｂに示すように、第１コンタクトホール３２Ｂ9から層間絶縁層８０内を第１コンタクトホール３２Ｂ10が上方に延び、図２６に示すように、第１コンタクトホール３２Ｂ10から層間絶縁層８０上を第１の配線３１4が第１の方向に延びる。尚、第１の配線３１1，３１2，３１3，３１4は、それぞれが相互に分離されているが、第１制御配線３３によって電気的に接続されている。【００７９】
また、第２の配線４１1，４１2，４１3，４１4の第２制御回路６０Ａ，６０Ｂへの接続は、以下のとおりである。即ち、図２８Ａに示すように、第２−１制御回路６０Ｂから層間絶縁層７１内を第２コンタクトホール４２Ａ11，４２Ａ12が上方に延び、また、図示しない第２コンタクトホール４２Ａ13，４２Ａ14が上方に延びる。そして、図２８Ｂに示すように、図示しない第２コンタクトホール４２Ａ13から層間絶縁層７１上を、第１制御配線４３3が第２コンタクトホール４２Ａ23を形成すべき領域まで延びる。そして、図２８Ｂに示すように、第２コンタクトホール４２Ａ21，４２Ａ22，４２Ａ23、図示しない第２コンタクトホール４２Ａ24が層間絶縁層７２内を上方に延び、図２９Ａに示すように、図示しない第２コンタクトホール４２Ａ24から層間絶縁層７２上を、第１制御配線４３4が第２コンタクトホール４２Ａ34を形成すべき領域まで延びる。尚、第１制御配線４３3，４３4は、第２−１制御回路６０Ｂに接続されている。更には、図２９Ａに示すように、第２コンタクトホール４２Ａ31，４２Ａ32，４２Ａ33，４２Ａ34が層間絶縁層７３内を上方に延びる。そして、図２９Ｂに示すように、第２コンタクトホール４２Ａ34から層間絶縁層７３上を、第２の配線４１1が第２の方向に延びる。【００８０】
更には、図２９Ｂに示すように、第２コンタクトホール４２Ａ41，４２Ａ42，４２Ａ43が層間絶縁層７４内を上方に延び、図３０Ａに示すように、第２コンタクトホール４２Ａ41，４２Ａ42，４２Ａ43から、第２コンタクトホール４２Ａ51，４２Ａ52，４２Ａ53が層間絶縁層７５内を上方に延び、図３０Ｂに示すように、第２コンタクトホール４２Ａ53から層間絶縁層７５上を、第２の配線４１2が第２の方向に延びる。【００８１】
更には、図３０Ｂに示すように、第２コンタクトホール４２Ａ61，４２Ａ62が層間絶縁層７６内を上方に延び、図３１Ａに示すように、第２コンタクトホール４２Ａ61，４２Ａ62から、第２コンタクトホール４２Ａ71，４２Ａ72が層間絶縁層７７内を上方に延び、図３１Ｂに示すように、第２コンタクトホール４２Ａ72から層間絶縁層７７上を、第２の配線４１3が第２の方向に延びる。【００８２】
更には、図３１Ｂに示すように、第２コンタクトホール４２Ａ81が層間絶縁層７８内を上方に延び、図３２Ａに示すように、第２コンタクトホール４２Ａ81から、第２コンタクトホール４２Ａ91が層間絶縁層７９内を上方に延び、図３２Ｂに示すように、第２コンタクトホール４２Ａ91から層間絶縁層７９上を、第２の配線４１4が第２の方向に延びる。【００８３】
以上に説明した点を除き、実施例２のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
【実施例３】
【００８４】
実施例３も実施例１の変形である。実施例３における不揮発性メモリセルを模式的に示す斜視図を図３３に示し、実施例３のメモリセルユニットアレイの構成要素を説明するための概念的な一部断面図を図３４に示す。また、実施例３のメモリセルユニットアレイにおいて、図３４の矢印３５、矢印３６、矢印３７、矢印３８、矢印３９、矢印４０、矢印４１、矢印４２、矢印４３に沿って眺めた模式的な部分的平面図を、図３５、図３６、図３７、図３８、図３９、図４０、図４１、図４２、図４３に示す。【００８５】
実施例３のメモリセルユニットアレイにあっては、第１の配線３１は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線４１は（Ｎ／２）層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。ここで、実施例３にあっては、Ｎ＝８とした。【００８６】
即ち、第１の配線３１1，３１2，３１3，３１4，３１5は５層の第１配線層に形成されており、第２の配線４１1，４１2，４１3，４１4は４層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセル２０が形成されている。そして、第２の配線４１1，４１2，４１3，４１4は、独立して、別々に駆動される。また、第１の配線３１1，３１3，３１5は、同時に、同じように駆動される。一方、第１の配線３１2，３１4は、同時に、同じように駆動される。第１の配線３１1，３１3，３１5と、第１の配線３１2，３１4とは、別々に駆動される。尚、第１の配線３１1，３１2，３１3，３１4，３１5を、別々に駆動してもよい。【００８７】
第１の配線３１1，３１2，３１3，３１4，３１5の第１制御回路５０Ａ，５０Ｂへの接続は、以下のとおりである。尚、図面においては、４本の第１の配線３１を１群としており、便宜上、第１の配線３１n-1，３１n-2，３１n-3，３１n-4（但し、ｎ＝１，２，３，４）で示す。第２の配線４１1，４１2，４１3，４１4の第２制御回路６０Ａ，６０Ｂへの接続は、実施例２において説明したと同様とすることができる。【００８８】
図示しないが、例えば、第１−２制御回路５０Ｂから層間絶縁層内を第１コンタクトホール３２Ｂが上方に延び、層間絶縁層上を、第１制御配線が隣接するメモリセルユニットに向かって延びる。【００８９】
そして、図３５に示すように、第１制御配線（図示せず）の上から層間絶縁層７２内を第１コンタクトホール３２Ｂ11，３２Ｂ12，３２Ｂ13，３２Ｂ14が上方に延び、更に、層間絶縁層７２上において、第１コンタクトホール３２Ｂ11，３２Ｂ13から、第１の配線３１1-1，３１1-3が第１の方向に延びる。【００９０】
更に、図３５に示すように、第１コンタクトホール３２Ｂ11，３２Ｂ12，３２Ｂ13，３２Ｂ14から層間絶縁層７３内を第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24が上方に延び、図３６に示すように、第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24から層間絶縁層７４内を第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34が上方に延び、図３７に示すように、層間絶縁層７４上において、第１コンタクトホール３２Ｂ32，３２Ｂ34から、第１の配線３１2-1，３１2-3が第１の方向に延びる。【００９１】
更に、図３７に示すように、第１コンタクトホール３２Ｂ21，３２Ｂ22，３２Ｂ23，３２Ｂ24から層間絶縁層７５内を第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34が上方に延び、図３８に示すように、第１コンタクトホール３２Ｂ31，３２Ｂ32，３２Ｂ33，３２Ｂ34から層間絶縁層７６内を第１コンタクトホール３２Ｂ41，３２Ｂ42，３２Ｂ43，３２Ｂ44が上方に延び、図３９に示すように、層間絶縁層７６上において、第１コンタクトホール３２Ｂ41，３２Ｂ43から、第１の配線３１3-1，３１3-3が第１の方向に延びる。【００９２】
更に、図３９に示すように、第１コンタクトホール３２Ｂ41，３２Ｂ42，３２Ｂ43，３２Ｂ44から層間絶縁層７７内を第１コンタクトホール３２Ｂ51，３２Ｂ52，３２Ｂ53，３２Ｂ54が上方に延び、図４０に示すように、第１コンタクトホール３２Ｂ51，３２Ｂ52，３２Ｂ53，３２Ｂ54から層間絶縁層７８内を第１コンタクトホール３２Ｂ61，３２Ｂ62，３２Ｂ63，３２Ｂ64が上方に延び、図４１に示すように、層間絶縁層７８上において、第１コンタクトホール３２Ｂ62，３２Ｂ64から、第１の配線３１4-1，３１4-3が第１の方向に延びる。【００９３】
更に、図４１に示すように、第１コンタクトホール３２Ｂ61，３２Ｂ63から層間絶縁層７９内を第１コンタクトホール３２Ｂ71，３２Ｂ73が上方に延び、図４２に示すように、第１コンタクトホール３２Ｂ71，３２Ｂ73から層間絶縁層８０内を第１コンタクトホール３２Ｂ81，３２Ｂ83が上方に延び、図４３に示すように、層間絶縁層８０上において、第１コンタクトホール３２Ｂ81，３２Ｂ83から、第１の配線３１5-1，３１5-3が第１の方向に延びる。【００９４】
以上に説明した点を除き、実施例３のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
【実施例４】
【００９５】
実施例４も実施例１の変形である。実施例４における不揮発性メモリセルを模式的に図４４の斜視図に示す。実施例４にあっては、第１の配線３１は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線４１は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、第１配線層と第２配線層との間に不揮発性メモリセルが形成されている。ここで、実施例４にあっては、Ｎ＝７とした。【００９６】
即ち、第１の配線３１は４層の第１配線層に形成されており、第２の配線４１は４層の第２配線層に形成されており、上下方向、第１配線層と第２配線層との間に、合計、７個の不揮発性メモリセル２０が形成されている。そして、各第２の配線は、独立して、別々に駆動される。また、上下方向、奇数番目の第１の配線は、同時に、同じように駆動される一方、上下方向、偶数番目の第１の配線は、同時に、同じように駆動される。即ち、上下方向、奇数番目の第１の配線と、上下方向、偶数番目の第１の配線とは、別々に駆動される。上下方向、奇数番目及び偶数番目の第１の配線の全てを、別々に駆動してもよい。【００９７】
第１の配線３１の第１制御回路５０Ａ，５０Ｂへの接続、第２の配線４１の第２制御回路６０Ａ，６０Ｂへの接続は、実施例２、実施例３において説明したと同様とすることができる。以上に説明した点を除き、実施例４のメモリセルユニットアレイの構成、構造は，実施例１において説明したメモリセルユニットアレイの構成、構造と同様とすることができるので、詳細な説明は省略する。
【実施例５】
【００９８】
実施例５は、実施例１〜実施例４の変形であり、第１制御回路及び第２制御回路の平面形状や配置に関する変形である。図４５及び図４６にあっては、メモリセルユニットのそれぞれの例において、２つのメモリセルユニットを第１の方向に並べて表示している。また、図４７、図４８には、多数のメモリセルユニットを、第１の方向及び第２の方向に並べて表示している。【００９９】
図４５の（Ａ）に示すメモリセルユニットアレイの例にあっては、
第２制御回路は、第２−１制御回路６０Ａ及び第２−２制御回路６０Ｂの２つの回路から構成されており、
第２−１制御回路６０Ａは、第１の方向に平行に延びる制御回路の第２の辺１０ｂに沿って配置されており、
第２−２制御回路６０Ｂは、第１の方向に平行に延び、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに沿って配置されており、
第１制御回路５０は、第２の方向に平行に延びる制御回路の第１の辺１０ａから、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに亙り配置されている。【０１００】
図４５の（Ｂ）に示すメモリセルユニットアレイの例にあっては、
第１制御回路は、第１−１制御回路５０Ａ及び第１−制御回路５０Ｂの２つの回路から構成されており、
第２制御回路６０は、第１の方向に平行に延びる制御回路の第２の辺１０ｂから、第２の辺１０ｂと対向する制御回路の第４の辺１０ｄに亙り配置されており、
第１−制御回路５０Ａは、第２の方向に平行に延びる制御回路の第１の辺１０ａに沿って配置されており、
第１−２制御回路５０Ｂは、第１の方向に平行に延び、第１の辺１０ａと対向する制御回路の第３の辺１０ｃに沿って配置されている。【０１０１】
あるいは又、図４５の（Ｃ）に示すメモリセルユニットアレイの例にあっては、或るメモリセルユニットにおける第１制御回路の第２の方向に沿った長さと、このメモリセルユニットに隣接するメモリセルユニットにおける第１制御回路の第２の方向に沿った長さとが異なっている。図４５の（Ｄ）に示すメモリセルユニットアレイの例にあっては、第１−１制御回路、第１−２制御回路のそれぞれは２分割されており、分割された領域５１と、メモリセルユニットとメモリセルユニットとの間の領域５２とが第１の方向に連続している。このような配置を採用することで、例えば電源線や各種の信号線が配置し易くなる。図４５の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示した例にあっては、制御回路の中心に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２−１制御回路６０Ａが占める領域と第２−２制御回路６０Ｂが占める領域とは点対称に配置されており、且つ、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２−１制御回路６０Ａが占める領域が占める領域と第２−２制御回路６０Ｂが占める領域とは線対称に配置されている。【０１０２】
図４６の（Ａ）に示すメモリセルユニットアレイの例にあっては、制御回路の中心を通り、第２の方向に平行な軸線に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは線対称に配置されており、制御回路の中心を通り、第１の方向に平行な軸線に対して、第２−１制御回路６０Ａが占める領域が占める領域と第２−２制御回路６０Ｂが占める領域とは線対称に配置されている。また、図４６の（Ｂ）に示すメモリセルユニットアレイの例にあっては、制御回路の中心に対して、第１−１制御回路５０Ａが占める領域と第１−２制御回路５０Ｂが占める領域とは点対称に配置されており、制御回路の中心に対して、第２−１制御回路６０Ａが占める領域と第２−２制御回路６０Ｂが占める領域とは点対称に配置されている。【０１０３】
図４７、図４８に示すメモリセルユニットアレイの例にあっては、メモリセルユニットＡ、メモリセルユニットＢ、メモリセルユニットＣ、メモリセルユニットＤにおいて、第１−１制御回路５０Ａ及び第１−２制御回路５０Ｂの平面形状及び配置位置が異なっている。【０１０４】
但し、以上に説明した実施例５のメモリセルユニットアレイにあっても、一のメモリセルユニットにおける第１コンタクトホールと、第１の方向においてこの一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する。尚、図４５の（Ｄ）に示した例では、一のメモリセルユニット１０における第１コンタクトホールにあっては、一部の第１コンタクトホールは、第２の方向に沿って等間隔に位置していない。【０１０５】
以上、本開示のメモリセルユニットアレイを好ましい実施例に基づき説明したが、本開示のメモリセルユニットアレイはこれらの実施例に限定されるものではない。実施例において説明した第１制御回路、第２制御回路の配置、メモリセルユニットアレイの構成、構造は例示であるし、不揮発性メモリセルの構成、構造も例示であり、適宜、変更することができる。また、第１制御回路、第２制御回路の平面形状、第１の配線や第２の配線、第１制御配線、第２制御配線の平面形状、引き回し等も例示であり、適宜、変更することができる。更には、メモリセルユニットアレイの構造において、第１の配線と第２の配線の占める位置を交換しても、即ち、第１の配線と第２の配線とを入れ替えても、等価のメモリセルユニットアレイを得ることができる。【０１０６】
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《メモリセルユニットアレイ》
第１の方向に延びる複数の第１の配線、
第１の配線と上下方向に離間して配置され、第１の配線と異なる第２の方向に延びる複数の第２の配線、及び、
第１の配線と第２の配線とが重複する領域に配置され、第１の配線及び第２の配線に接続された不揮発性メモリセル、
から構成されたメモリセルユニットが、第１の方向及び第２の方向に２次元マトリクス状に配置されており、
各メモリセルユニットは、メモリセルユニットの下方に、メモリセルユニットの動作を制御する制御回路を備えており、
制御回路は、第１の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第１制御回路、及び、第２の配線を介してメモリセルユニットを構成する不揮発性メモリセルの動作を制御する第２制御回路から構成されており、
メモリセルユニットを構成する第２の配線は、該メモリセルユニットを構成する第２制御回路に接続されており、
メモリセルユニットを構成する第１の配線の一部は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残部は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されているメモリセルユニットアレイ。
［Ａ０２］各メモリセルユニットにおいて、該メモリセルユニットを構成する第１制御回路に接続された第１の配線と、隣接メモリセルユニットを構成する第１制御回路に接続された第１の配線とは、交互に配置されている［Ａ０１］に記載のメモリセルユニットアレイ。
［Ａ０３］制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、層間絶縁層に形成された第２コンタクトホールを介して接続されている［Ａ０１］又は［Ａ０２］に記載のメモリセルユニットアレイ。
［Ａ０４］制御回路は層間絶縁層によって被覆されており、
第１制御回路と第１の配線とは、第１制御配線、及び、層間絶縁層に形成された第１コンタクトホールを介して接続されており、
第２制御回路と第２の配線とは、第２制御配線、及び、層間絶縁層に形成された第２コンタクトホールを介して接続されており、
第１制御回路と第２制御配線とは、上下方向に重なっておらず、
第２制御回路と第１制御配線とは、上下方向に重なっていない［Ａ０３］に記載のメモリセルユニットアレイ。
［Ａ０５］一のメモリセルユニットにおける第１コンタクトホールと、第１の方向において該一のメモリセルユニットに隣接するメモリセルユニットにおける第１コンタクトホールとを、第２の方向に平行な仮想垂直面に射影したとき、第１コンタクトホールの射影像の位置は第２の方向に沿って等間隔に位置する［Ａ０３］又は［Ａ０４］に記載のメモリセルユニット。
［Ａ０６］第２の配線は、端部において第２制御回路に接続されている［Ａ０１］乃至［Ａ０５］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ０７］メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って相互にずれて配置されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ０８］メモリセルユニットは、第２の方向に沿って１列に配置されており、第１の方向に沿って、第２の方向に沿ったメモリセルユニットの長さの１／２だけ相互にずれて配置されている［Ａ０７］に記載のメモリセルユニットアレイ。
［Ａ０９］メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている［Ａ０８］に記載のメモリセルユニットアレイ。
［Ａ１０］メモリセルユニットは、レンガ敷き・パターンにおけるストレッチャーボンド・パターンに基づき配置されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１１］メモリセルユニットを構成する第１の配線の半分は、該メモリセルユニットを構成する第１制御回路に接続されており、
メモリセルユニットを構成する第１の配線の残りの半分は、第１の方向に隣接した隣接メモリセルユニットを構成する第１制御回路に接続されている［Ａ１０］に記載のメモリセルユニットアレイ。
［Ａ１２］第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第２の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１３］第２−１制御回路は、第２の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第２−２制御回路は、第４の辺の全てを占め、且つ、第１の辺の一部及び第３の辺の一部を占めるように配置されており、
第１−１制御回路は、第１の辺の一部を占めるように配置されており、
第１−２制御回路は、第３の辺の一部を占めるように配置されている［Ａ１２］に記載のメモリセルユニットアレイ。
［Ａ１４］第２制御回路は、第２−１制御回路及び第２−２制御回路の２つの回路から構成されており、
第２−１制御回路は、第１の方向に平行に延びる制御回路の第２の辺に沿って配置されており、
第２−２制御回路は、第１の方向に平行に延び、第２の辺と対向する制御回路の第４の辺に沿って配置されており、
第１制御回路は、第２の方向に平行に延びる制御回路の第１の辺から、第１の辺と対向する制御回路の第３の辺に亙り配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１５］第１制御回路は、第１−１制御回路及び第１−２制御回路の２つの回路から構成されており、
第２制御回路は、第１の方向に平行に延びる制御回路の第２の辺から、第２の辺と対向する制御回路の第４の辺に亙り配置されており、
第１−１制御回路は、第２の方向に平行に延びる制御回路の第１の辺に沿って配置されており、
第１−２制御回路は、第１の方向に平行に延び、第１の辺と対向する制御回路の第３の辺に沿って配置されている［Ａ０１］乃至［Ａ１１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１６］制御回路の中心に対して、第１−１制御回路が占める領域と第１−２制御回路が占める領域とは点対称に配置されている［Ａ１２］、［Ａ１３］及び［Ａ１５］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１７］制御回路の中心を通り、第２の方向に平行な軸線に対して、第１−１制御回路が占める領域と第１−２制御回路が占める領域とは線対称に配置されている［Ａ１２］、［Ａ１３］、［Ａ１５］及び［Ａ１６］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１８］制御回路の中心に対して、第２−１制御回路が占める領域と第２−２制御回路が占める領域とは点対称に配置されている［Ａ１２］乃至［Ａ１４］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ１９］制御回路の中心を通り、第１の方向に平行な軸線に対して、第２−１制御回路が占める領域が占める領域と第２−２制御回路が占める領域とは線対称に配置されている［Ａ１２］乃至［Ａ１４］及び［Ａ１８］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２０］（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合は、１／３乃至２／３である［Ａ０１］乃至［Ａ１９］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２１］（第１制御回路の第２の方向に沿った長さ）／（制御回路全体の第２の方向に沿った長さ）の割合は、１／２である［Ａ２０］に記載のメモリセルユニットアレイ。
［Ａ２２］一のメモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1、一のメモリセルユニットに隣接した隣接メモリセルユニットにおける第１制御回路の第２の方向に沿った長さをＬ1’、制御回路全体の第２の方向に沿った長さをＬ0としたとき、
Ｌ0＝Ｌ1＋Ｌ1’
を満足する［Ａ０１］乃至［Ａ２１］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２３］不揮発性メモリセルはＮ層（但し、Ｎ≧２）の多層化されている［Ａ０１］乃至［Ａ２２］のいずれか１項に記載のメモリセルユニットアレイ。
［Ａ２４］第１の配線はＮ層の第１配線層に形成されており、第２の配線はＮ層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２５］第１の配線は（Ｎ／２＋１）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２６］第１の配線は（Ｎ／２）層（但し、Ｎは２以上の偶数）の第１配線層に形成されており、第２の配線は（Ｎ／２＋１）層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２７］第１の配線は｛（Ｎ＋１）／２｝層（但し、Ｎは３以上の奇数）の第１配線層に形成されており、第２の配線は｛（Ｎ＋１）／２｝層の第２配線層に形成されており、
第１配線層と第２配線層との間に不揮発性メモリセルが形成されている［Ａ２３］に記載のメモリセルユニットアレイ。
［Ａ２８］不揮発性メモリセルは、不揮発性メモリ素子及び選択素子から成り、
不揮発性メモリ素子は、相変化型の不揮発性メモリ素子から成る［Ａ０１］乃至［Ａ２７］のいずれか１項に記載のメモリセルユニットアレイ。
【符号の説明】
【０１０７】
１０・・・メモリセルユニット、１０ａ・・・制御回路の第１の辺、１０ｂ・・・制御回路の第２の辺、１０ｃ・・・制御回路の第３の辺、１０ｄ・・・制御回路の第４の辺、２０・・・不揮発性メモリセル、２１・・・不揮発性メモリ素子、２２・・・選択素子、３０・・・第１配線層、３１，３１Ａ，３２Ｂ・・・第１の配線、３２Ａ，３２Ｂ・・・第１コンタクトホール、３３・・・第１制御配線、４０・・・第２配線層、４１・・・第２の配線、４２Ａ，４２Ｂ・・・第２コンタクトホール、４３・・・第２制御配線、５０・・・第１制御回路、５０Ａ・・・第１−１制御回路、５０Ｂ・・・第１−２制御回路、５１・・・第１−１制御回路、第１−２制御回路の分割された領域、５２・・・メモリセルユニットとメモリセルユニットとの間の領域、６０・・・第２制御回路、６０Ａ・・・第２−１制御回路、６０Ｂ・・・第２−２制御回路、７０・・・シリコン半導体基板、７１，７２，７３，７４・・・層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【国際調査報告】
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