(57)【要約】  窒化物半導体装置（１）は、基板（１０１）上に形成された第１の窒化物半導体層（１０３）及び第２の窒化物半導体層（１０４）とを有する半導体積層体と、半導体積層体の上に形成されたソース電極（１０５）、ドレイン電極（１０６）及びゲート電極（１０７）と、ゲート電極（１０７）へゲート駆動信号を伝達するゲート配線（１１０）と、半導体積層体内にドレイン電極（１０６）からソース電極（１０５）への実質的な電流経路が形成されない非チャネル領域（１０９）であってドレイン電極（１０６）とゲート電極（１０７）との間、または、ドレイン電極（１０６）とゲート配線（１１０）との間における半導体積層体の上に配置された第１のシールド構造体（１１１）とを備え、第１のシールド構造体（１１１）はノーマリーオフ型構造であり、半導体積層体からの電流を抑制し、かつ、ソース電極（１０５）と実質的に同電位に設定されている。
2014174550.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の窒化物半導体層及び当該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて形成されたゲート電極と、
１または複数の前記ゲート電極へゲート駆動信号を伝達するゲート配線とを備え、
前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されるチャネル領域と、
前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されない非チャネル領域とを前記基板の平面視において含み、
さらに、
前記非チャネル領域であって前記ドレイン電極と前記ゲート電極との間、または、前記非チャネル領域であって前記ドレイン電極と前記ゲート配線との間における前記半導体積層体の上に配置された第１のシールド構造体を備え、
前記第１のシールド構造体は、前記半導体積層体が前記第１のシールド構造体の下方においてノーマリーオフとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されている
窒化物半導体装置。
【請求項２】
前記第１のシールド構造体は、前記半導体積層体から流れる電流を阻止する整流構造を有する
請求項１に記載の窒化物半導体装置。
【請求項３】
前記第１のシールド構造体は、前記第２の窒化物半導体層に設けられた凹部上に形成される
請求項２に記載の窒化物半導体装置。
【請求項４】
前記第１のシールド構造体は、
前記第２の窒化物半導体層上に形成された第１の電極と、
前記第２の窒化物半導体層上に形成され、前記第１の電極の側方において前記第１の電極とショットキー接続されたｐ型半導体層とを備える
請求項２に記載の窒化物半導体装置。
【請求項５】
前記第１のシールド構造体は、
前記第２の窒化物半導体層に設けられた凹部上に形成されたｐ型半導体層と、
前記ｐ型半導体層上に形成された第１の電極とを備える
請求項２に記載の窒化物半導体装置。
【請求項６】
前記第１のシールド構造体は、
前記第２の窒化物半導体層に設けられた凹部上に形成された絶縁膜と、
前記絶縁膜上に形成された前記第１の電極とを備える
請求項１に記載の窒化物半導体装置。
【請求項７】
さらに、
前記チャネル領域であって前記ドレイン電極と前記ゲート電極との間における前記半導体積層体の上に配置された第２のシールド構造体を備え、
前記第２のシールド構造体は、前記半導体積層体が前記第２のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されている
請求項１から６のいずれか１項に記載の窒化物半導体装置。
【請求項８】
前記第２のシールド構造体は、不連続形状である
請求項６に記載の窒化物半導体装置。
【請求項９】
前記第２のシールド構造体は、
前記第２の窒化物半導体層上に第２の電極が形成された第１構造、前記第２の窒化物半導体層上にｐ型半導体層が形成され当該ｐ型半導体層の上に第３の電極が形成された第２構造、及び前記第２の窒化物半導体層上に絶縁膜が形成され当該絶縁膜の上に第４の電極が形成された第３構造のいずれか１つを有する
請求項７または８に記載の窒化物半導体装置。
【請求項１０】
さらに、
前記第２のシールド構造体と前記ドレイン電極との間における前記半導体積層体の上に配置された第３のシールド構造体を備え、
前記第３のシールド構造体は、前記半導体積層体が前記第３のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されており、
前記第３のシールド構造体は、
前記第１構造、前記第２構造及び前記第３構造のいずれかであって、前記第２のシールド構造体が有する構造以外の構造を有する
請求項９に記載の窒化物半導体装置。
【請求項１１】
前記第３のシールド構造体は、不連続形状である
請求項１０に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置に関し、特に、インバータ、パワーコンディショナー及び電源回路等に用いられるパワートランジスタに関する。
【背景技術】
【０００２】
近年、高周波大電力デバイスとして窒化ガリウム（ＧａＮ）系の窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の開発が活発に行われている。ＧａＮは窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）と様々な混晶を作ることができる。【０００３】
特に、窒化物半導体のヘテロ接合は、自発分極又はピエゾ分極によって、ドーピングなしの状態においても高濃度のキャリアが接合界面に発生する（２ＤＥＧ：２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ、２次元電子ガス）という特徴がある。この結果、窒化物半導体を用いてＦＥＴを形成した場合には、ディプレッション型（ノーマリーオン型）になりやすく、エンハンスメント型（ノーマリーオフ型）の特性を得ることが難しい。しかし、現在パワーエレクトロニクス市場で使用されているデバイスの殆どがノーマリーオフ型であり、ＧａＮ系の窒化物半導体を用いたＦＥＴにおいてもノーマリーオフ型が強く求められている。【０００４】
ノーマリーオフ型のＦＥＴは、例えばゲート部を掘り込むことによって閾値電圧をプラスにシフトさせる構造により実現できる。また、サファイア基板の（１０−１２）面上にＦＥＴを作製することにより、窒化物半導体の結晶成長方向に分極電界が生じないようにする方法等も知られている。さらに、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がノーマリーオフ型ＦＥＴを実現する有望な構造として提案されている（例えば、特許文献１を参照）。ＪＦＥＴ構造では、アンドープのＧａＮからなるチャネル層とＡｌＧａＮからなるバリア層とのヘテロ界面に発生するピエゾ分極が、ＡｌＧａＮからなるバリア層とｐ型ＧａＮ層とのヘテロ界面に発生するピエゾ分極によって打ち消される。これにより、ｐ型ＧａＮ層が形成されたゲート部直下において２次元電子ガス濃度を小さくすることができるので、ノーマリーオフ特性を実現できる。また、ショットキー接合よりもビルトインポテンシャルが大きなｐｎ接合をゲートに用いることによって、ゲートの立ち上がり電圧を大きくすることができ、正のゲート電圧を印加してもゲートリーク電流を小さくすることができるという利点がある。【０００５】
しかし、上記従来のＪＦＥＴでは、いわゆる逆伝達容量（ミラー容量、帰還容量、Ｃｇｄ、Ｃｒｓｓとも表現される）が大きいという問題がある。逆伝達容量の増大は、高いドレイン電圧が印加されるパワートランジスタにおいては高速動作を阻害し、誤点呼による破壊などの重大な問題が発生する。【０００６】
特許文献２では、Ｃｇｄ増大を抑制する技術として、例えば、ＧａＮ系電界効果トランジスタのゲート―ドレイン間にソース電位のショットキー電極を形成し、ゲート電極とドレイン電極との間の容量（Ｃｇｄ）結合を遮断することが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２４４０７２号公報
【特許文献２】米国特許第８１７４０５１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に開示されたＧａＮ系電界効果トランジスタでは、Ｃｇｄ低減は可能であるが、以下のような課題を有する。【０００９】
特許文献２では、例えば、ソース電位のショットキー電極をゲート電極とドレイン電極との間に形成する方法や、ソース電位のショットキー電極でドレイン電極を囲む方法が開示されている。しかし、ノーマリーオフ型ではなくノーマリーオン型である為に、２ＤＥＧ（チャネル）が存在し、ドレイン電極から２ＤＥＧ（チャネル）を経由したリーク電流（Ｉｄｇ）がゲートまで到達してしまう。また、ソース電位のショットキー電極では、ドレイン電極からソース電位のショットキー電極のＡｌＧａＮ及び保護膜の界面を経由したいわゆる表面のリーク電流（Ｉｄｓ）を抑制することは難しく、高電圧印加時の信頼性確保は困難である。【００１０】
本発明は上記課題を解決するものであり、ゲート電極とドレイン電極との間のリーク電流（Ｉｄｇ）の低減、ドレイン電極とソース電極との間のリーク電流（Ｉｄｓ）の低減、及びゲート−ドレイン間容量（Ｃｇｄ）を低減し、パワートランジスタを誤動作なく高速動作でき、かつ、高電圧印加時にも高い信頼性を確保できる窒化物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、基板と、前記基板上に形成された第１の窒化物半導体層及び当該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、前記半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて形成されたゲート電極と、１または複数の前記ゲート電極へゲート駆動信号を伝達するゲート配線とを備え、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されるチャネル領域と、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されない非チャネル領域とを前記基板の平面視において含み、さらに、前記非チャネル領域であって前記ドレイン電極と前記ゲート電極との間、または、前記非チャネル領域であって前記ドレイン電極と前記ゲート配線との間における前記半導体積層体の上に配置された第１のシールド構造体を備え、前記第１のシールド構造体は、前記半導体積層体が前記第１のシールド構造体の下方においてノーマリーオフとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されていることを特徴とする。【００１２】
上記構成によれば、非チャネル領域に配置されたノーマリーオフ型構造の第１のシールド構造体により、ドレイン電極に高電圧が印加された際には、ドレイン電極から２ＤＥＧ（チャネル）を経由したドレイン−ゲート間リーク電流（Ｉｄｇ）を低減することが可能となり、デバイストータルのリーク電流を低減することが可能となる。また、第１のシールド構造体がノーマリーオフ型構造であることから、ドレイン電極に印加される電圧がいかなる電圧（例えば、ピンチオフ電圧以下の電圧）であっても、ドレイン電極から２ＤＥＧ（チャネル）を経由し、ドレイン電極とゲート電極またはゲート配線との間の容量（Ｃｇｄ）結合を遮断することが可能となり、デバイストータルのＣｇｄを低減することが可能となる。また、ドレイン電極とソース電極との間、または、ドレイン電極と第１のシールド構造体との間のリーク電流（Ｉｄｓ）を低減することが可能となる。【００１３】
また、例えば、前記第１のシールド構造体は、前記半導体積層体から流れる電流を阻止する整流構造を有する。【００１４】
また、例えば、前記第１のシールド構造体は、前記第２の窒化物半導体層に設けられた凹部上に形成される。【００１５】
また、例えば、前記第１のシールド構造体は、前記第２の窒化物半導体層上に形成された第１の電極と、前記第２の窒化物半導体層上に形成され、前記第１の電極の側方において前記第１の電極とショットキー接続されたｐ型半導体層とを備える。【００１６】
また、例えば、前記第１のシールド構造体は、前記第２の窒化物半導体層に設けられた凹部上に形成されたｐ型半導体層と、前記ｐ型半導体層上に形成された第１の電極とを備える。【００１７】
また、例えば、前記第１のシールド構造体は、前記第２の窒化物半導体層に設けられた凹部上に形成された絶縁膜と、前記絶縁膜上に形成された前記第１の電極とを備える。【００１８】
これらのような構成とすることにより、非チャネル領域においてゲート電極とドレイン電極との間のリーク電流（Ｉｄｇ）、ドレイン電極とソース電極との間またはドレイン電極と第１のシールド構造体との間のリーク電流（Ｉｄｓ）、及びＣｇｄを低減することが可能となる。【００１９】
また、例えば、さらに、前記チャネル領域であって前記ドレイン電極と前記ゲート電極との間における前記半導体積層体の上に配置された第２のシールド構造体を備え、前記第２のシールド構造体は、前記半導体積層体が前記第２のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されている。【００２０】
これにより、チャネル領域においてゲート電極とドレイン電極間のリーク電流（Ｉｄｇ）、ドレイン電極とソース電極との間またはドレイン電極と第２のシールド構造体との間のリーク電流（Ｉｄｓ）、及びＣｇｄを更に低減することが可能となる。【００２１】
また、例えば、前記第２のシールド構造体は、不連続形状である。【００２２】
これにより、チャネル領域において第２のシールド構造体が存在しない部分の２ＤＥＧ（チャネル）のキャリア濃度低下を抑制することが可能となり、トランジスタのオン抵抗の上昇を抑制することが可能となる。【００２３】
また、例えば、前記第２のシールド構造体は、前記第２の窒化物半導体層上に第２の電極が形成された第１構造、前記第２の窒化物半導体層上にｐ型半導体層が形成され当該ｐ型半導体層の上に第３の電極が形成された第２構造、及び前記第２の窒化物半導体層上に絶縁膜が形成され当該絶縁膜の上に第４の電極が形成された第３構造のいずれか１つを有する。【００２４】
また、例えば、さらに、前記第２のシールド構造体と前記ドレイン電極との間における前記半導体積層体の上に配置された第３のシールド構造体を備え、前記第３のシールド構造体は、前記半導体積層体が前記第３のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されており、前記第３のシールド構造体は、前記第１構造、前記第２構造及び前記第３構造のいずれかであって、前記第２のシールド構造体が有する構造以外の構造を有する。【００２５】
これにより、チャネル領域においてゲート電極とドレイン電極間のリーク電流（Ｉｄｇ）、ドレイン電極とソース電極との間またはドレイン電極と第３のシールド構造体との間のリーク電流（Ｉｄｓ）、及びＣｇｄを低減し、且つソース電極からドレイン電極へ電流を流すいわゆる逆導通動作時の順方向電圧Ｖｆを低減することが可能となる。【００２６】
また、例えば、前記第３のシールド構造体は、不連続形状である。【００２７】
これにより、チャネル領域において第３のシールド構造体が存在しない部分の２ＤＥＧ（チャネル）のキャリア濃度低下を抑制することが可能となり、トランジスタのオン抵抗の上昇を抑制することが可能となる。
【発明の効果】
【００２８】
本発明に係る窒化物半導体装置によれば、ゲート電極とドレイン電極との間のリーク電流（Ｉｄｇ）低減、ドレイン電極とソース電極との間のリーク電流（Ｉｄｓ）低減及びドレイン電極とゲート電極との間の寄生容量（Ｃｇｄ）が低減されるので、誤動作なく高速動作が可能で且つ高電圧印加時にも高い信頼性を確保できる窒化物半導体装置を実現できる。
【図面の簡単な説明】
【００２９】
【図１Ａ】図１Ａは、第１の実施形態に係る窒化物半導体装置のチップ平面図である。
【図１Ｂ】図１Ｂは、図１ＡにおけるＡ−Ａ’部の断面図である。
【図１Ｃ】図１Ｃは、図１ＡにおけるＢ−Ｂ’部の断面図である。
【図２】図２は、第１の実施形態の変形例１に係る第１のシールド構造体を有する窒化物半導体の構造断面図である。
【図３】図３は、第１の実施形態の変形例２に係る第１のシールド構造体を有する窒化物半導体装置の構造断面図である。
【図４】図４は、第１の実施形態の変形例３に係る第１のシールド構造体を有する窒化物半導体装置の構造断面図である。
【図５】図５は、第１の実施形態の変形例４に係る第１のシールド構造体を有する窒化物半導体装置の構造断面図である。
【図６Ａ】図６Ａは、第２の実施形態に係る窒化物半導体装置のチップ平面図である。
【図６Ｂ】図６Ｂは、図６ＡにおけるＡ−Ａ’部の断面図である。
【図６Ｃ】図６Ｃは、図６ＡにおけるＢ−Ｂ’部の断面図である。
【図７】図７は、第２の実施形態の変形例５に係る第２のシールド構造体を有する窒化物半導体装置の構造断面図である。
【図８Ａ】図８Ａは、第２の実施形態の変形例６に係る窒化物半導体装置のチップ平面図である。
【図８Ｂ】図８Ｂは、図８ＡにおけるＡ−Ａ’部の断面図である。
【図９】図９は、第２の実施形態の変形例７に係る第２のシールド構造体を有する窒化物半導体の構造断面図である。
【図１０】図１０は、第１の実施形態に係る窒化物半導体装置におけるチャネル領域の製造方法である。
【図１１】図１１は、第１の実施形態の変形例１に係る窒化物半導体装置の製造方法である。
【図１２】図１２は、第１の実施形態の変形例２に係る窒化物半導体装置の製造方法である。
【図１３】図１３は、第１の実施形態の変形例３に係る窒化物半導体装置の製造方法である。
【図１４】図１４は、第１の実施形態の変形例４に係る窒化物半導体装置の製造方法である。
【図１５】図１５は、第２の実施形態に係る窒化物半導体装置の製造方法である。
【図１６】図１６は、第２の実施形態の変形例６に係る窒化物半導体装置の製造方法である。
【発明を実施するための形態】
【００３０】
（本発明の基礎となった知見）
本発明者らは、「背景技術」の欄において記載した従来のＪＦＥＴを作製したところ、いわゆる逆伝達容量（ミラー容量、帰還容量、Ｃｇｄ、Ｃｒｓｓとも表現される）が大きいという問題があることを見いだした。具体的には、例えば、１００Ｖ程度のドレイン電圧を印加しながら容量測定を実施すると、金属−酸化膜−電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のＳｉ系高耐圧パワーデバイスの場合（数ｐＦの場合が多い）と比較して、数ｐＦから数十ｐＦも大きい。Ｃｇｄの増大は、高いドレイン電圧が印加されるパワートランジスタにおいては高速動作を阻害し、誤点呼による破壊などの重大な問題が発生する。
【００３１】
一般的に、Ｃｇｄが大きいことで発生しうる誤点呼現象（セルフターンオン現象）は、例えばインバータや電源回路等においてブリッジ回路を形成する場合などで発生する現象であり、メカニズムとしては以下の（１）から（５）の順序で誤点呼現象が発生する。
（１）ハイサイドＦＥＴがターンオン
（２）大きな電圧変化率（ｄＶ／ｄｔ）がローサイドＦＥＴに印加
（３）ローサイドＦＥＴのゲート−ドレイン間容量（Ｃｇｄ）とゲート−ソース間容量（Ｃｇｓ）へ流れる変位電流発生
（４）変位電流によるローサイドＦＥＴのＣｇｓへのチャージ
（５）ゲート―ソース間電圧Ｖｇｓ＞ＶｔｈとなりローサイドＦＥＴのターンオン
【００３２】
上記Ｃｇｄ増大を抑制する技術として、例えば、特許文献２に開示されたＧａＮ系電界効果トランジスタにおいて、ゲート―ドレイン間にソース電位のショットキー電極を形成し、ゲート電極とドレイン電極間の容量結合を遮断することが挙げられる。しかしながら、特許文献２に開示されたＧａＮ系電界効果トランジスタでは、Ｃｇｄ低減は可能であるが、以下のような課題を有する。
【００３３】
特許文献２に開示されたＧａＮ系電界効果トランジスタでは、ノーマリーオフ型ではなくノーマリーオン型である為に、２ＤＥＧ（チャネル）が存在し、ドレイン電極から２ＤＥＧ（チャネル）を経由したリーク電流（Ｉｄｇ）がゲートまで到達してしまう。また、ソース電位のショットキー電極では、ドレイン電極からソース電位のショットキー電極のＡｌＧａＮ及び保護膜の界面を経由したいわゆる表面のリーク電流（Ｉｄｓ）を抑制することは難しく、高電圧印加時の信頼性確保は困難である。
【００３４】
上記課題を解決するために、本発明の一態様に係る窒化物半導体装置は、基板と、前記基板上に形成された第１の窒化物半導体層及び当該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、前記半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて形成されたゲート電極と、１または複数の前記ゲート電極へゲート駆動信号を伝達するゲート配線とを備え、前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されるチャネル領域と、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されない非チャネル領域とを前記基板の平面視において含み、さらに、前記非チャネル領域であって前記ドレイン電極と前記ゲート電極との間、または、前記非チャネル領域であって前記ドレイン電極と前記ゲート配線との間における前記半導体積層体の上に配置された第１のシールド構造体を備え、前記第１のシールド構造体は、前記半導体積層体が前記第１のシールド構造体の下方においてノーマリーオフとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されていることを特徴とする。
【００３５】
（第１の実施形態）
以下に、第１の実施形態について、図面を参照しながら説明する。図１Ａは、第１の実施形態に係る窒化物半導体装置のチップ平面図であり、図１Ｂは、図１ＡにおけるＡ−Ａ’部の断面図であり、図１Ｃは、図１ＡにおけるＢ−Ｂ’部の断面図である。
【００３６】
本実施形態に係る窒化物半導体装置１は、シリコンからなる基板１０１と、基板１０１上に形成されたバッファ層１０２と、バッファ層１０２上に形成された、厚さが１〜２μｍのアンドープのＧａＮからなる第１の窒化物半導体層１０３と、窒化物半導体層１０３上に形成された、厚さが５０ｎｍのアンドープのＡｌＧａＮからなる第２の窒化物半導体層１０４とを備える。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味するものとする。第２の窒化物半導体層１０４は、第１の窒化物半導体層１０３よりバンドギャップが大きく、第１の窒化物半導体層１０３と第２の窒化物半導体層１０４とは、半導体積層体を構成する。また、窒化物半導体装置１は、上記半導体積層体の上に互いに間隔をおいて形成されたソース電極１０５及びドレイン電極１０６と、ソース電極１０５とドレイン電極１０６との間に、ソース電極１０５及びドレイン電極１０６と間隔をおいて形成されたゲート電極１０７と、１または複数のゲート電極１０７へゲート駆動信号を伝達するゲート配線１１０とを備える。
【００３７】
本実施形態に係る窒化物半導体装置１は、基板１０１の平面視による素子レイアウトにおいて、実質的な電流経路に相当するチャネル領域１０８と、実質的な電流経路に相当しない非チャネル領域１０９とに分けられる。チャネル領域１０８は、主として素子のオン抵抗や耐圧を支配的に決定する領域である。また、非チャネル領域１０９は、素子のオン抵抗や耐圧を支配的に決定しない領域であることを意味している。言い換えると、チャネル領域１０８は、ゲート電極１０７とソース電極１０５との間に閾値電圧以上の電圧を印加した場合に、半導体積層体内にドレイン電極１０６からソース電極１０５への実質的な電流経路が形成される領域であると定義される。一方、非チャネル領域１０９は、半導体積層体内にドレイン電極１０６からソース電極１０５への実質的な電流経路が形成されない領域であると定義される。
【００３８】
窒化物半導体装置１は、さらに、非チャネル領域１０９であってドレイン電極１０６とゲート電極１０７との間、または、非チャネル領域１０９であってドレイン電極１０６とゲート配線１１０との間における半導体積層体の上に配置された第１のシールド構造体１１１を備える。
【００３９】
チャネル領域１０８において、第２の窒化物半導体層１０４の上には、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせたゲート電極１０７が形成されている。ゲート電極１０７は、第２の窒化物半導体層１０４とショットキー接触している。なお、ゲート電極１０７及びゲート構造はショットキー電極に限らず、ｐ型半導体層及びｐ型半導体層へのオーミック接触するパラジウム（Ｐｄ）等を用いた電極材料及び構造でもよい。または、絶縁膜を用いたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造を用いてもよい。また、ゲート電極１０７の直下の第２の窒化物半導体層１０４にリセス（凹部）を形成してもよい。ゲート電極１０７の両側方には、ソース電極１０５及びドレイン電極１０６がそれぞれ形成されている。ソース電極１０５及びドレイン電極１０６は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた積層体とすればよい。
【００４０】
次に、非チャネル領域１０９において、第２の窒化物半導体層１０４の上には、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせたゲート配線１１０がゲート電極１０７と接続されるように形成されている。
【００４１】
第１のシールド構造体１１１は、ノーマリーオフ型であり、ドレイン電極１０６とゲート電極１０７との間、または、ドレイン電極１０６とゲート配線１１０との間に形成され、ソース電極１０５と実質的に同電位に接続されている。ここで、本実施形態においてノーマリーオフ型とは、チャネル１１２が存在しない（２次元電子ガスが存在しない）ことを意味する。つまり、第１のシールド構造体１１１は、半導体積層体が第１のシールド構造体１１１の下方においてノーマリーオフとなる構造であり、半導体積層体からの電流を抑制し、かつ、ソース電極１０５と実質的に同電位に設定されている。
【００４２】
これにより、ドレイン電極１０６とゲート配線１１０との間で発生するチャネル１１２を経由したリーク電流（Ｉｄｇ）、及び、ドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）を低減することが可能となる。また、チャネル１１２を経由してゲート配線１１０とドレイン電極１０６間で結合していたゲート−ドレイン間容量Ｃｇｄを、第１のシールド構造体１１１を配置することにより低減することが可能となる。これにより、本実施形態に係る窒化物半導体装置１は、誤動作なく高速動作することが可能となり、且つ、高電圧印加時にも高い信頼性を確保することが可能となる。また、第１のシールド構造体１１１は、ソース電極１０５及びドレイン電極１０６が配置されたチャネル領域１０８ではなく、非チャネル領域１０９に形成されている。このため、オン抵抗を増大させることなく、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）、ドレイン電極１０６とソース電極１０５との間、または、ドレイン電極１０６と第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）、及び、Ｃｇｄを低減することが可能となる。
【００４３】
ここで、第１のシールド構造体１１１がソース電極１０５と「実質的に」同電位に接続されているとは、第１のシールド構造体１１１が直接ソース電極１０５と電気的に接続されている態様に限られない。上記態様の他、第１のシールド構造体１１１の電位が、ドレイン電極の電位よりも低い電位であってドレイン電極と第１のシールド構造体１１１との間に電位差を生じるような電位に設定されている場合を含むものである。
【００４４】
なお、本実施形態においては、ソース電位であるノーマリーオフ型の第１のシールド構造体１１１は、以下のような構成が挙げられる。
【００４５】
図２は、第１の実施形態の変形例１に係る第１のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、第２の窒化物半導体層１０４にリセス１１３が形成されており、当該リセス１１３が形成された位置に第１のシールド構造体１１１が形成されることにより、ノーマリーオフ化させることができる。
【００４６】
なお、本変形例においては、第１のシールド構造体１１１は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて第２の窒化物半導体層１０４とショットキー接触していればよい。第１のシールド構造体１１１は、第２の窒化物半導体層１０４にショットキー接触している。このため、ソース電極１０５からドレイン電極１０６へ電流が流れるような逆導通動作時の順方向電圧Ｖｆは、上記ショットキーダイオードにより小さくできる。第１のシールド構造体１１１を構成する電極は、ニッケル（Ｎｉ）以外にも、ショットキー障壁高さφｂ（φｂ＝φｍ−χ  φｍ：金属の仕事関数、χ：電子親和力）が正になる金属であればよい。ノーマリーオフ化は、凹部であるリセス１１３直下の第２の窒化物半導体層１０４の膜厚や不純物濃度（例えばＡｌ組成）を適切に制御することで得られる。ヘテロ接合で２ＤＥＧを有するトランジスタの閾値電圧は一般的に以下で表現される。
【００４７】
【数１】
2014174550.tif 000003
【００４８】
【数２】
2014174550.tif 000004
【００４９】
ここで、ｑは電気素量、ＮDはドナー濃度、ｄは第２の窒化物半導体層１０４の膜厚、εｓは比誘電率、φｂは第２の窒化物半導体層１０４上にある金属またはその他半導体層の障壁高さ、ΔＥｃは第２の窒化物半導体層１０４と第１の窒化物半導体層１０３との間のバンド不連続、及び、Ｖｐはピンチオフ電圧である。
【００５０】
上式より、ピンチオフ電圧Ｖｐは、第２の窒化物半導体層１０４の膜厚の２乗に比例する為、ノーマリーオフ化には膜厚調整が最も有効な手段ではある。具体的には、本実施形態では閾値電圧を０Ｖ以上にする為に、例えば、リセス１１３直下の第２の窒化物半導体層１０４の膜厚を１０ｎｍ、第２の窒化物半導体層１０４の膜厚を２５ｎｍ、及びＡｌ組成を２０％とすれば、ノーマリーオフ化させることが可能となる。また、リセス１１３の幅は、１〜２μｍ程度とすればよい。また、第２の窒化物半導体層１０４の膜厚が、例えば、１０ｎｍ程度と薄い膜厚でノーマリーオン型及びノーマリーオフ型の形成が可能な場合には、リセス１１３を形成しなくてもよい。
【００５１】
つまり変形例１に係る窒化物半導体装置１は、半導体積層体から流れる電流を阻止する整流構造を有し、第２の窒化物半導体層１０４に設けられたリセス１１３上に形成された第１のシールド構造体１１１を備える。
【００５２】
上記変形例１に係る構成により、ドレイン電極１０６とゲート配線１１０との間で発生するチャネル１１２を経由したリーク電流（Ｉｄｇ）及びドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）を低減することが可能となる。また、チャネル１１２を経由してゲート配線１１０とドレイン電極１０６との間で結合していたＣｇｄを第１のシールド構造体１１１で遮断することで、Ｃｇｄを低減することが可能となる。これにより、窒化物半導体装置１は、誤動作なく高速動作が可能となり、且つ、高電圧印加時にも高い信頼性を確保できる。また、ソース電極１０５とドレイン電極１０６が配置されるチャネル領域１０８ではなく、非チャネル領域１０９に第１のシールド構造体１１１を形成しているため、オン抵抗を増大させることなく、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）及びＣｇｄを低減することが可能となる。
【００５３】
図３は、第１の実施形態の変形例２に係る第１のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、第２の窒化物半導体層１０４にリセス１１３が形成されている。また、リセス１１３の側方で且つ第２の窒化物半導体層１０４上にｐ型半導体層１１５が形成されている。また、リセス１１３上に第１の電極１１４が形成されている。ここで、第２の窒化物半導体層１０４とｐ型半導体層１１５とは、第１の電極１１４と接触している。上記構成のように、第１のシールド構造体１１１が形成されることにより、ノーマリーオフ化させることが可能となる。
【００５４】
本変形例においては、第１の電極１１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて、第２の窒化物半導体層１０４とショットキー接触していればよい。当該ショットキー接触により、ソース電極１０５からドレイン電極１０６へ電流が流れるような逆導通動作時の順方向電圧Ｖｆを小さくできる。第１の電極１１４は、ニッケル（Ｎｉ）以外にも、ショットキー障壁高さφｂ（φｂ＝φｍ−χ  φｍ：金属の仕事関数、χ：電子親和力）が正になる金属であればよい。リセス１１３の幅は、１〜２μｍ程度とすればよい。
【００５５】
ｐ型半導体層１１５は、Ｓｉ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＮｉＯ、ＦｅＯ2、ＣｏＯ2、ＭｎＯ、ＣｕＯ、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＳｒＰｂＯ3、及びＴｉＯ2の少なくとも１つからなる材料で形成される。また、ｐ型の不純物材料としては、例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は１×１０-18ｃｍ-3〜１×１０-21ｃｍ-3程度とすればよい。また、ｐ型半導体層１１５の厚さは、５０ｎｍ〜３００ｎｍ程度とすればよく、さらには１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。ｐ型半導体層１１５の幅は、ドレイン電極１０６とゲート配線１１０との間隔にもよるが、１μｍ〜３μｍ程度とすればよい。ｐ型半導体層１１５は、ドレイン電極１０７側のみの配置でも構わないが、ゲート配線１１０側を含めたリセス１１３の両側方に配置されてもよい。また、第２の窒化物半導体層１０４の膜厚が、例えば、１０ｎｍ程度と薄い膜厚でノーマリーオン型及びノーマリーオフ型を形成すること可能な場合には、リセス１１３を形成しなくてもよい。
【００５６】
つまり変形例２に係る第１のシールド構造体１１１は、第２の窒化物半導体層１０４上に形成された第１の電極１１４と、第２の窒化物半導体層１０４上に形成され、第１の電極１１４の側方において第１の電極１１４とショットキー接続されたｐ型半導体層１１５とを備える。
【００５７】
上記変形例２に係る構成により、本変形例に係る窒化物半導体装置は、図２に示された変形例１に係る窒化物半導体装置と同様の効果を得ることが可能となる。つまり、ｐ型半導体層１１５が形成されることで、ｐ型半導体層１１５中、第１の窒化物半導体層１０３中、及び第２の窒化物半導体層１０４中に空乏層を積極的に広げることが可能となる。これにより、第２の窒化物半導体層１０４の表面を介したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、チャネル１１２を経由したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、及び、ドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）を低減することが可能となる。また、チャネル１１２を経由してゲート配線１１０とドレイン電極１０６との間で結合していたＣｇｄを第１のシールド構造体１１１で遮断することで、Ｃｇｄを低減することが可能となる。これにより、窒化物半導体装置１は、誤動作なく高速動作が可能となり、且つ高電圧印加時にも高い信頼性を確保できる。また、ソース電極１０５とドレイン電極１０６が配置されたチャネル領域１０８ではなく、非チャネル領域１０９に第１のシールド構造体１１１を形成するため、オン抵抗を増大させることなく、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）及びＣｇｄを低減することが可能となる。
【００５８】
図４は、第１の実施形態の変形例３に係る第１のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、第２の窒化物半導体層１０４にリセス１１３が形成されている。また、リセス１１３の上にｐ型半導体層１１５が形成されており、ｐ型半導体層１１５の上に第１の電極１１４が形成されている。上記構成のように、第１のシールド構造体１１１が形成されることにより、ノーマリーオフ化させることが可能となる。
【００５９】
本変形例においては、第１の電極１１４は、例えば、ニッケル（Ｎｉ）等の材料を用いてｐ型半導体層１１５とショットキー接触させてもよい。また、第１の電極１１４は、例えば、パラジウム（Ｐｄ）からなる材料を用いてｐ型半導体層１１５とオーミック接触させてもよい。リセス１１３の幅は、１〜２μｍ程度とすればよい。
【００６０】
ｐ型半導体層１１５は、Ｓｉ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＮｉＯ、ＦｅＯ2、ＣｏＯ2、ＭｎＯ、ＣｕＯ、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＳｒＰｂＯ3、及びＴｉＯ2の少なくとも１つからなる材料で形成される。また、ｐ型の不純物材料としては、例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は１×１０-18ｃｍ-3〜１×１０-21ｃｍ-3程度とすればよい。また、ｐ型半導体層１１５の厚さは、５０ｎｍ〜３００ｎｍ程度とすればよく、さらには１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。ｐ型半導体層１１５の幅は、ドレイン電極１０６とゲート配線１１０との間隔にもよるが、１μｍ〜３μｍ程度とすればよい。また、第２の窒化物半導体層１０４の膜厚が、例えば、１０ｎｍ程度と薄い膜厚でノーマリーオン型及びノーマリーオフ型を形成することが可能な場合には、リセス１１３を形成しなくてもよい。
【００６１】
つまり変形例３に係る第１のシールド構造体１１１は、第２の窒化物半導体層１０４に設けられたリセス１１３上に形成されたｐ型半導体層１１５と、ｐ型半導体層１１５上に形成された第１の電極１１４とを備える。
【００６２】
上記変形例３に係る構成により、本変形例に係る窒化物半導体装置は、図２及び図３に示された変形例１及び２に係る窒化物半導体装置と同様の効果を得ることが可能となる。つまり、ｐ型半導体層１１５が形成されることで、ｐ型半導体層１１５中、第１の窒化物半導体層１０３中、及び第２の窒化物半導体層１０４中に空乏層を積極的に広げることが可能となる。これにより、第２の窒化物半導体層１０４の表面を介したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、チャネル１１２を経由したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、及びドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）を低減することが可能となる。ｐ型半導体層１１５がリセス１１３において第２の窒化物半導体層１０４に接合されることにより、チャネル１１２を経由したゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）は、図３に示された変形例２の構造よりも低減することが可能となる。また、チャネル１１２を経由してゲート配線１１０とドレイン電極１０６との間で結合していたＣｇｄを第１のシールド構造体１１１で遮断することで、Ｃｇｄを低減することが可能となる。これにより、窒化物半導体装置１は、誤動作なく高速動作が可能となり、且つ高電圧印加時にも高い信頼性を確保できる。また、ソース電極１０５とドレイン電極１０６が配置されたチャネル領域１０８ではなく、非チャネル領域１０９に第１のシールド構造体１１１を形成するため、オン抵抗を増大させることなく、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）及びＣｇｄを低減することが可能となる。
【００６３】
図５は、第１の実施形態の変形例４に係る第１のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、第２の窒化物半導体層１０４にリセス１１３が形成されている。リセス１１３の上に絶縁膜１１６が形成されており、絶縁膜１１６上に第１の電極１１４が形成されている。上記構成のように、第１のシールド構造体１１１が形成されることにより、ノーマリーオフ化させることが可能となる。
【００６４】
本変形例においては、第１の電極１１４は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて絶縁膜１１６と接触していればよい。リセス１１３の幅は、１〜２μｍ程度とすればよい。
【００６５】
絶縁膜１１６は、ＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＭｇＯ、ＺｒＯ2、ＨｆＯ2、Ｌａ2Ｏ3の少なくとも１つからなる材料で形成される。また、絶縁膜１１６の厚さは、１０ｎｍ〜５０ｎｍ程度とすればよく、さらには２０ｎｍ程度とすることが好ましい。絶縁膜１１６の幅は、ドレイン電極１０６とゲート配線１１０との間隔にもよるが、１μｍ〜３μｍ程度とすればよい。
【００６６】
つまり変形例４に係る第１のシールド構造体１１１は、第２の窒化物半導体層１０４に設けられたリセス１１３上に形成された絶縁膜１１６と、絶縁膜１１６上に形成された第１の電極１１４とを備える。
【００６７】
上記変形例４に係る構成より、本変形例に係る窒化物半導体装置は、図２、図３及び図４に示された変形例１、２及び３に係る窒化物半導体装置と同様の効果を得ることが可能となる。つまり、絶縁膜１１６が形成されることで、第１の窒化物半導体層１０３中及び第２の窒化物半導体層１０４中に空乏層を積極的に広げることが可能となる。これにより、第２の窒化物半導体層１０４の表面を介したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、チャネル１１２を経由したドレイン電極１０６とゲート配線１１０との間のリーク電流（Ｉｄｇ）、及びドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第１のシールド構造体１１１との間のリーク電流（Ｉｄｓ）を低減することが可能となる。また、チャネル１１２を経由してゲート配線１１０とドレイン電極１０６との間で結合していたＣｇｄを第１のシールド構造体１１１で遮断することで、Ｃｇｄを低減することが可能となる。これにより、窒化物半導体装置１は、誤動作なく高速動作が可能となり、且つ高電圧印加時にも高い信頼性を確保できる。また、ソース電極１０５とドレイン電極１０６が配置されたチャネル領域１０８ではなく、非チャネル領域１０９に第１のシールド構造体１１１を形成するため、オン抵抗を増大させることなく、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）及びＣｇｄを低減することが可能となる。
【００６８】
（第２の実施形態）
以下に、第２の実施形態について、図面を参照しながら説明する。
【００６９】
図６Ａは、第２の実施形態に係る窒化物半導体装置のチップ平面図であり、図６Ｂは、図６ＡにおけるＡ−Ａ’部の断面図であり、図６Ｃは、図６ＡにおけるＢ−Ｂ’部の断面図である。
【００７０】
本実施形態に係る窒化物半導体装置２は、第１の実施形態に係る窒化物半導体装置１と比較して、第２のシールド構造体１１７が配置されている点が構造として異なる。以下、第１の実施形態に係る窒化物半導体装置１と実質的に同じ構成部分は説明を省略し、異なる構成部分を中心に説明する。
【００７１】
第２のシールド構造体１１７は、主として、チャネル領域１０８のゲート電極１０７とドレイン電極１０６との間に形成されており、非チャネル領域１０９にて第１のシールド構造体１１１と接続されている。第２のシールド構造体１１７は、ノーマリーオン型であり、ソース電極１０５と実質的に同電位に設定されている。ここで、本実施形態においてノーマリーオン型とは、チャネル１１２が存在する（２次元電子ガスが存在する）ことを意味する。つまり、第２のシールド構造体１１７は、ノーマリーオン型であればよいため、図２〜図５に示したようなノーマリーオフ型の第１のシールド構造体１１１に対して、例えば、リセス深さを浅くする等の変更によりノーマリーオン型の構成としてもよい。つまり、第２のシールド構造体１１７は、半導体積層体が第２のシールド構造体１１７の下方においてノーマリーオンとなる構造であり、半導体積層体からの電流を抑制し、かつ、ソース電極１０５と実質的に同電位に設定されている。
【００７２】
また、第１のシールド構造体１１１及び第２のシールド構造体１１７は、ドレイン電極１０６の周囲を連続的に囲んでいることが好ましいが、非チャネル領域１０９にて第１のシールド構造体１１１と第２のシールド構造体１１７との間が離間していてもよい。これにより、ドレイン電極１０６とゲート電極１０７との間で発生するチャネル１１２を経由した、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）、及び、ドレイン電極１０６とソース電極１０５またはドレイン電極１０６とソース電位の第２のシールド構造体１１７との間のリーク電流（Ｉｄｓ）を低減することができ、チャネル１１２を経由してゲート電極１０７とドレイン電極１０６間で結合していたＣｇｄを第２のシールド構造体１１７で遮断することでＣｇｄを低減することが可能となる。これにより、本実施形態に係る窒化物半導体装置２は、誤動作なく高速動作することが可能となり、且つ高電圧印加時にも高い信頼性を確保することが可能となる。
【００７３】
図７は、第２の実施形態の変形例５に係る第２のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、ノーマリーオン型の第２のシールド構造体１１７は、チャネル領域１０８内において不連続に形成されてもよい。これにより、第２のシールド構造体１１７直下の２ＤＥＧシート抵抗を増大させることなく、オン抵抗増大を抑制することが可能となる。
【００７４】
本実施形態においては、ノーマリーオン型の第２のシールド構造体１１７は以下のような構成及び構造にすると良い。
【００７５】
図８Ａは、第２の実施形態の変形例６に係る窒化物半導体装置のチップ平面図であり、図８Ｂは、図８ＡにおけるＡ−Ａ’部の断面図である。図８Ａ及び図８Ｂに示すように、主として、チャネル領域１０８の第２の窒化物半導体層１０４上のゲート電極１０７とドレイン電極１０６との間に、第２の電極１１８が形成されている。また、第２の窒化物半導体層１０４上の第２の電極１１８とドレイン電極１０６との間に、ｐ型半導体層１１５が形成されている。また、ｐ型半導体層１１５上には、第３の電極１２０が形成されている。上記構成のように第２のシールド構造体１１７が形成されることにより、ノーマリーオン化させることが可能となる。
【００７６】
本変形例において、第２の電極１１８は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせた材料を用いて第２の窒化物半導体層１０４とショットキー接触していればよい。第２の電極１１８は、第２の窒化物半導体層１０４にショットキー接触している。このため、ソース電極１０５からドレイン電極１０６へ電流が流れるような逆導通動作時の順方向電圧Ｖｆは、上記ショットキーダイオードにより小さくできる。第２の電極１１８は、ニッケル（Ｎｉ）以外にも、ショットキー障壁高さφｂ（φｂ＝φｍ−χ  φｍ：金属の仕事関数、χ：電子親和力）が正になる金属であればよい。また、第３の電極１２０は、例えば、ニッケル（Ｎｉ）等の材料を用いてｐ型半導体層１１５とショットキー接触させてもよい。また、第３の電極１２０は、例えば、パラジウム（Ｐｄ）からなる材料を用いてｐ型半導体層１１５とオーミック接触していてもよい。
【００７７】
ｐ型半導体層１１５は、Ｓｉ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＮｉＯ、ＦｅＯ2、ＣｏＯ2、ＭｎＯ、ＣｕＯ、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＳｒＰｂＯ3、及びＴｉＯ2の少なくとも１つからなる材料で形成される。また、ｐ型の不純物材料としては、例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は１×１０-18ｃｍ-3〜１×１０-21ｃｍ-3程度とすればよい。また、ｐ型半導体層１１５の厚さは、５０ｎｍ〜３００ｎｍ程度とすればよく、さらには１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。ｐ型半導体層１１５の幅は、ドレイン電極１０６とゲート配線１１０との間隔にもよるが、１μｍ〜３μｍ程度とすればよい。また、ｐ型半導体層１１５直下の第２の窒化物半導体層１０４に、ノーマリーオン型となるようなリセスが形成されていてもよい。
【００７８】
上記変形例６に係る構成により、本変形例に係る窒化物半導体装置は、図２〜図５に示された変形例１〜４に係る窒化物半導体装置と同様の効果を得ることが可能となる。つまり、チャネル領域１０８においてもｐ型半導体層１１５が形成されることで、ｐ型半導体層１１５中、第１の窒化物半導体層１０３中、及び第２の窒化物半導体層１０４中に空乏層を積極的に広げることが可能となる。これにより、第２の窒化物半導体層１０４の表面を介したゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）、及びチャネル１１２を経由したゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）を低減することが可能となる。また、チャネル１１２を経由してゲート電極１０７とドレイン電極１０６との間で結合していたＣｇｄを第２のシールド構造体１１７で遮断することで、Ｃｇｄを低減することが可能となる。これにより、窒化物半導体装置２は、誤動作なく高速動作が可能となり、且つ高電圧印加時にも高い信頼性を確保できる。また、ショットキー電極で課題であったゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）に関しては、ｐ型半導体層１１５により遮断されるので低減することが可能となる。また、逆導通動作に関しては、第２の電極１１８が、第２の窒化物半導体層１０４とショットキー接触している為、ソース電極１０５からドレイン電極１０６へ電流が流れる逆導通動作時の順方向電圧Ｖｆも小さくすることが可能となる。これにより、ショットキー電極のゲート電極１０７とドレイン電極１０６との間のリーク低減と逆導通動作時の順方向電圧Ｖｆ低減とのトレードオフを解消できる。
【００７９】
なお、上記変形例６に示されたシールド構造体において、第２の電極１１８が第２のシールド構造体に相当するとし、ｐ型半導体層１１５と第３の電極１２０との積層体が第３のシールド構造体に相当するとし、当該第２のシールド構造体と当該第３のシールド構造体とが、以下の構造を有する場合であってもよい。
【００８０】
つまり、第２のシールド構造体は、第２の窒化物半導体層１０４上に第２の電極が形成された第１構造、第２の窒化物半導体層１０４上にｐ型半導体層が形成され当該ｐ型半導体層の上に第３の電極が形成された第２構造、及び、第２の窒化物半導体層１０４上に絶縁膜が形成され当該絶縁膜の上に第４の電極が形成された第３構造のいずれか１つを有する。
【００８１】
また、第３のシールド構造体は、上記第２のシールド構造体とドレイン電極との間における半導体積層体の上に配置される。また、第３のシールド構造体は、半導体積層体が第３のシールド構造体の下方においてノーマリーオンとなる構造であり、半導体積層体からの電流を抑制し、かつ、ソース電極と実質的に同電位に設定されている。さらに、第３のシールド構造体は、上記第１構造、上記第２構造及び上記第３構造のいずれかであって、第２のシールド構造体が有する構造以外の構造を有する。
【００８２】
第２のシールド構造体が第１構造で第３のシールド構造体が第３構造である場合、第２のシールド構造体が第２構造で第３のシールド構造体が第３構造である場合、または第２のシールド構造体が第３構造で第３のシールド構造体が第２構造である場合には、窒化物半導体装置は、ゲート電極１０７とドレイン電極１０６との間のリーク電流（Ｉｄｇ）、及び、ドレイン電極１０６とソース電極１０５との間、または、ドレイン電極１０６とシールド構造体との間のリーク電流（Ｉｄｓ）を低減することが可能となる。
【００８３】
また、第２のシールド構造体が第１構造で第３のシールド構造体が第２構造である場合、第２のシールド構造体が第２構造で第３のシールド構造体が第１構造である場合、または第２のシールド構造体が第３構造で第３のシールド構造体が第１構造である場合には、窒化物半導体装置は、上記リーク電流（Ｉｄｇ）及び上記リーク電流（Ｉｄｓ）の低減に加え、逆導通動作時の順方向電圧Ｖｆを低減することも可能である。
【００８４】
図９は、第２の実施形態の変形例７に係る第２のシールド構造体を有する窒化物半導体の構造断面図である。同図に示すように、ノーマリーオン型の第２のシールド構造体１１７のｐ型半導体層１１５及び第３の電極１２０を、チャネル領域１０８内において不連続に形成してもよい。これにより、ｐ型半導体層１１５直下の２ＤＥＧシート抵抗を増大させることなく、オン抵抗増大を抑制することが可能となる。
【００８５】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態に係る窒化物半導体装置の製造方法について、図面を参照しながら説明する。
【００８６】
表１に、第３の実施形態に係る製造方法に含まれる各工程の工程内容を示す。また、表２に、各実施形態及び各変形例に対応した製造方法のフローを示す。なお、本実施形態の製造方法は、上記実施形態及び上記変形例に例示された最小の構成についての製造方法であり、形成方法及び製造順序を含め、当該製造方法に限定されるものではない。
【００８７】
【表１】
2014174550.tif 000005
【００８８】
【表２】
2014174550.tif 000006
【００８９】
まず、第１の実施形態に係る窒化物半導体装置１の製造方法について説明する。
【００９０】
図１０は、第１の実施形態に係る窒化物半導体装置におけるチャネル領域の製造方法である。同図に示すように、既知のエピタキシャル成長法（例えば有機金属化学気層成長法：ＭＯＣＶＤ法）等を用いて、まず、Ｓａｐｐｈｉｒｅ、ＳｉＣ、Ｓｉ、ＧａＮ等の窒化物半導体エピタキシャル成長用の基板１０１上に、バッファ層１０２（例えば窒化物半導体であるＡｌＮ、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等を複数組み合わせた緩衝層）を形成する（工程（ａ））。
【００９１】
次に、バッファ層１０２の上に窒化物半導体を用いた第１の窒化物半導体層１０３（例えばＧａＮ、ＩｎＧａＮや ＡｌＩｎＧａＮ等）を形成する（工程（ｂ））。
【００９２】
次に、第１の窒化物半導体層１０３の上に、第１の窒化物半導体層１０３よりもバンドギャップが大きく、且つＡｌを含む窒化物半導体を用いた第２の窒化物半導体層１０４（例えばＡｌＧａＮやＡｌＩｎＧａＮ等）を形成し（工程（ｃ））、チャネルとなる２ＤＥＧをヘテロ接合界面に発生させる。
【００９３】
次に、第２の窒化物半導体層１０４の上に、Ｔｉ、Ａｌ、Ｍｏ、Ｈｆ等の金属を１つまたは２つ以上組み合わせたソース電極１０５及びドレイン電極１０６を、真空蒸着法あるいはスパッタリング法を用いて形成する（工程（ｄ））。
【００９４】
次に、ソース電極１０５及びドレイン電極１０６の間に、ゲート電極１０７及びゲート配線１１０を、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｕ等の金属を１つまたは２つ以上組み合わせた材料により、第２の窒化物半導体層上に真空蒸着法あるいはスパッタリング法を用いて形成する（工程（ｅ））。
【００９５】
以上の工程により、トランジスタが形成される。なお、ゲート配線１１０は、ゲート電極１０７と同様の材料及び方法を用いて同一工程で形成することが好ましいが、別工程でもよい。
【００９６】
なお、以降の説明では、全ての製造方法について、工程（ａ）〜工程（ｃ）までが共通であるため、これらの工程の説明を省略する。
【００９７】
次に、第１の実施形態の変形例１に係る窒化物半導体装置１の製造方法について説明する。
【００９８】
図１１は、第１の実施形態の変形例１に係る窒化物半導体装置の製造方法である。同図に示すように、変形例１にかかる窒化物半導体装置１においては、工程（ｃ）の後に、Ｃｌ2ガスやＢＣｌ3、Ｏ2、Ａｒ、Ｎ2等のガスによるプラズマを用いた既知のドライエッチング技術（例えば活性化イオンエッチング法：ＲＩＥ法や誘導結合プラズマ活性化イオンエッチング法：ＩＣＰ−ＲＩＥ法）を用いてリセス１１３を形成する（工程（ｆ））。
【００９９】
次に、工程（ｄ）を実行する。
【０１００】
次に、工程（ｅ）を実行する。
【０１０１】
次に、金属または半導体層を用いて、第１のシールド構造体１１１を形成する（工程（ｇ））。
【０１０２】
これにより、ノーマリーオフ型の第１のシールド構造体１１１が形成される。なお、上記金属または半導体層は、第１のシールド構造体１１１の下の閾値電圧が０Ｖ以上となる材料であればどれを用いてもよい。
【０１０３】
次に、第１の実施形態の変形例２に係る窒化物半導体装置１の製造方法について説明する。
【０１０４】
図１２は、第１の実施形態の変形例２に係る窒化物半導体装置の製造方法である。同図に示すように、変形例２にかかる窒化物半導体装置１においては、工程（ｃ）後に、再度、既知のエピタキシャル成長法（例えば有機金属化学気層成長法：ＭＯＣＶＤ法）等を用いて、例えば、ＧａＮからなるｐ型半導体層１１５を形成する（工程（ｈ））。
【０１０５】
次に、ｐ型半導体層１１５をＣｌ2ガスやＢＣｌ3、Ｏ2、Ａｒ、Ｎ2等のガスによるプラズマを用いた既知のドライエッチング技術（例えば活性化イオンエッチング法：ＲＩＥ法や誘導結合プラズマ活性化イオンエッチング法：ＩＣＰ−ＲＩＥ法）を用いてメサを形成する（工程（ｉ））。
【０１０６】
次に、工程（ｆ）を実行する。
【０１０７】
次に、工程（ｄ）を実行する。
【０１０８】
次に、工程（ｅ）を実行する。
【０１０９】
次に、工程（ｄ）及び工程（ｅ）と同様の技術を用いて、第１の電極１１４を形成する（工程（ｊ））。
【０１１０】
これにより、ノーマリーオフ型の第１のシールド構造体１１１が形成される。なお、第１の電極１１４は、ゲート電極１０７及びゲート配線１１０形成の工程と材料が同じであれば同一工程でもよい。
【０１１１】
次に、第１の実施形態の変形例３に係る窒化物半導体装置１の製造方法について説明する。
【０１１２】
図１３は、第１の実施形態の変形例３に係る窒化物半導体装置の製造方法である。同図に示すように、変形例３にかかる窒化物半導体装置１においては、工程（ｃ）後に、工程（ｆ）を実行する。
【０１１３】
次に、工程（ｈ）を実行する。
【０１１４】
次に、工程（ｉ）を実行する。
【０１１５】
次に、工程（ｄ）を実行する。
【０１１６】
次に、工程（ｅ）を実行する。
【０１１７】
次に、工程（ｊ）を実行する。
【０１１８】
これにより、ノーマリーオフ型の第１のシールド構造体１１１が形成される。なお、第１の電極１１４は、ゲート電極１０７及びゲート配線１１０形成の工程と材料が同じであれば同一工程でもよい。
【０１１９】
次に、第１の実施形態の変形例４に係る窒化物半導体装置１の製造方法について説明する。
【０１２０】
図１４は、第１の実施形態の変形例４に係る窒化物半導体装置の製造方法である。同図に示すように、変形例４にかかる窒化物半導体装置１においては、工程（ｃ）後に、工程（ｆ）を実行する。
【０１２１】
次に、リセス１１３上に、ＣＶＤ法（例えば化学気層成長法：ＣＶＤ法）等を用いて、例えば、ＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ＭｇＯ、ＺｒＯ2、ＨｆＯ2、Ｌａ2Ｏ3の少なくとも１つからなる絶縁膜１１６を形成する（工程（ｋ））。
【０１２２】
次に、Ｃｌ2ガスやＢＣｌ3、Ｏ2、Ａｒ、Ｎ2等のガスによるプラズマを用いた既知のドライエッチング技術（例えば活性化イオンエッチング法：ＲＩＥ法や誘導結合プラズマ活性化イオンエッチング法：ＩＣＰ−ＲＩＥ法）を用いて、絶縁膜１１６を開口する（工程（ｌ））。
【０１２３】
次に、工程（ｄ）を実行する。
【０１２４】
次に、工程（ｅ）を実行する。
【０１２５】
次に、工程（ｊ）を実行する。
【０１２６】
これにより、ノーマリーオフ型の第１のシールド構造体１１１が形成される。なお、第１の電極１１４は、ゲート電極１０７及びゲート配線１１０形成の工程と材料が同じであれば同一工程でもよい。
【０１２７】
次に、第２の実施形態に係る窒化物半導体装置２の製造方法について説明する。
【０１２８】
図１５は、第２の実施形態に係る窒化物半導体装置の製造方法である。同図に示すように、第２の実施形態に係る窒化物半導体装置２においては、工程（ｃ）後に、工程（ｄ）を実行する。
【０１２９】
次に、工程（ｅ）を実行する。
【０１３０】
次に、金属または半導体層を用いて、第２のシールド構造体１１７を形成する（工程（ｍ））。
【０１３１】
これにより、ノーマリーオン型の第２のシールド構造体１１７が形成される。なお、上記金属または半導体層は、第２のシールド構造体１１７の下の閾値電圧が０Ｖ以下となる材料であればどれを用いてもよい。
【０１３２】
また、第２の実施形態の変形例５に係る窒化物半導体第２のシールド構造体を有する窒化物半導体装置の製造方法においては、第２のシールド構造体１１７を不連続に加工する工程（ｎ）（図示せず）を実施すればよく、例えば、工程（ｆ）等と同様のドライエッチング技術を用いればよい。
【０１３３】
次に、第２の実施形態の変形例６に係る窒化物半導体装置２の製造方法について説明する。
【０１３４】
図１６は、第２の実施形態の変形例６に係る窒化物半導体装置の製造方法である。同図に示すように、変形例６にかかる窒化物半導体装置２においては、工程（ｃ）後に、工程（ｈ）を実行する。
【０１３５】
次に、工程（ｉ）を実行する。
【０１３６】
次に、工程（ｄ）を実行する。
【０１３７】
次に、工程（ｅ）を実行する。
【０１３８】
次に、工程（ｄ）及び工程（ｅ）と同様の技術を用いて、第２の電極１１８及び第３の電極１２０を形成する（工程（ｏ）及び工程（ｐ））。
【０１３９】
これにより、ノーマリーオン型の第２のシールド構造体１１７が形成される。なお、第２の電極１１８及び第３の電極１２０は、ゲート電極１０７及びゲート配線１１０形成の工程と材料が同じであれば同一工程でもよい。
【０１４０】
また、第２の実施形態の変形例７に係る窒化物半導体第２のシールド構造体を有する窒化物半導体装置の製造方法においては、ｐ型半導体層１１５をドライエッチング技術により不連続に加工する工程（ｉ）（図示せず）や第３の電極を不連続に加工する工程（ｒ）（図示せず）を実施すればよく、例えば、工程（ｆ）等と同様のドライエッチング技術を用いればよい。
【０１４１】
以上、本発明に係る窒化物半導体装置について、上記実施形態及び上記変形例に基づいて説明してきたが、本発明に係る窒化物半導体装置は、上記実施形態及び上記変形例に限定されるものではない。上記実施形態及び上記変形例における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態及び上記変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る窒化物半導体装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１４２】
本発明の窒化物半導体装置は、インバータ、パワーコンディショナー及び電源回路等に用いられるパワートランジスタとして有用である。
【符号の説明】
【０１４３】
１、２    窒化物半導体装置
１０１    基板
１０２    バッファ層
１０３    第１の窒化物半導体層
１０４    第２の窒化物半導体層
１０５    ソース電極
１０６    ドレイン電極
１０７    ゲート電極
１０８    チャネル領域
１０９    非チャネル領域
１１０    ゲート配線
１１１    第１のシールド構造体
１１２    チャネル
１１３    リセス
１１４    第１の電極
１１５    ｐ型半導体層
１１６    絶縁膜
１１７    第２のシールド構造体
１１８    第２の電極
１２０    第３の電極
【図１Ａ】
2014174550.tif 000007
【図１Ｂ】
2014174550.tif 000008
【図１Ｃ】
2014174550.tif 000009
【図２】
2014174550.tif 000010
【図３】
2014174550.tif 000011
【図４】
2014174550.tif 000012
【図５】
2014174550.tif 000013
【図６Ａ】
2014174550.tif 000014
【図６Ｂ】
2014174550.tif 000015
【図６Ｃ】
2014174550.tif 000016
【図７】
2014174550.tif 000017
【図８Ａ】
2014174550.tif 000018
【図８Ｂ】
2014174550.tif 000019
【図９】
2014174550.tif 000020
【図１０】
2014174550.tif 000021
【図１１】
2014174550.tif 000022
【図１２】
2014174550.tif 000023
【図１３】
2014174550.tif 000024
【図１４】
2014174550.tif 000025
【図１５】
2014174550.tif 000026
【図１６】
2014174550.tif 000027
【手続補正書】
【提出日】平成27年10月8日(2015.10.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の窒化物半導体層及び当該第１の窒化物半導体層の上に形成され且つ前記第１の窒化物半導体層と比べてバンドギャップが大きい第２の窒化物半導体層とを有する半導体積層体と、
前記半導体積層体の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に、前記ソース電極及び前記ドレイン電極と間隔をおいて形成されたゲート電極と、
１または複数の前記ゲート電極へゲート駆動信号を伝達するゲート配線とを備え、
前記ゲート電極と前記ソース電極との間に閾値電圧以上の電圧を印加した場合に、前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されるチャネル領域と、
前記半導体積層体内に前記ドレイン電極から前記ソース電極への実質的な電流経路が形成されない非チャネル領域とを前記基板の平面視において含み、
さらに、
前記非チャネル領域であって前記ドレイン電極と前記ゲート電極との間、または、前記非チャネル領域であって前記ドレイン電極と前記ゲート配線との間における前記半導体積層体の上に配置された第１のシールド構造体を備え、
前記第１のシールド構造体は、前記半導体積層体が前記第１のシールド構造体の下方においてノーマリーオフとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されている
窒化物半導体装置。
【請求項２】
前記第１のシールド構造体は、前記半導体積層体から流れる電流を阻止する整流構造を有する
請求項１に記載の窒化物半導体装置。
【請求項３】
前記第１のシールド構造体は、前記第２の窒化物半導体層に設けられた凹部上に形成される
請求項２に記載の窒化物半導体装置。
【請求項４】
前記第１のシールド構造体は、
前記第２の窒化物半導体層上に形成された第１の電極と、
前記第２の窒化物半導体層上に形成され、前記第１の電極の側方において前記第１の電極とショットキー接続されたｐ型半導体層とを備える
請求項２に記載の窒化物半導体装置。
【請求項５】
前記第１のシールド構造体は、
前記第２の窒化物半導体層に設けられた凹部上に形成されたｐ型半導体層と、
前記ｐ型半導体層上に形成された第１の電極とを備える
請求項２に記載の窒化物半導体装置。
【請求項６】
前記第１のシールド構造体は、
前記第２の窒化物半導体層に設けられた凹部上に形成された絶縁膜と、
前記絶縁膜上に形成された前記第１の電極とを備える
請求項１に記載の窒化物半導体装置。
【請求項７】
さらに、
前記チャネル領域であって前記ドレイン電極と前記ゲート電極との間における前記半導体積層体の上に配置された第２のシールド構造体を備え、
前記第２のシールド構造体は、前記半導体積層体が前記第２のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されている
請求項１、２及び６のいずれか１項に記載の窒化物半導体装置。
【請求項８】
前記第２のシールド構造体は、不連続形状である
請求項７に記載の窒化物半導体装置。
【請求項９】
前記第２のシールド構造体は、
前記第２の窒化物半導体層上に第２の電極が形成された第１構造、前記第２の窒化物半導体層上にｐ型半導体層が形成され当該ｐ型半導体層の上に第３の電極が形成された第２構造、及び前記第２の窒化物半導体層上に絶縁膜が形成され当該絶縁膜の上に第４の電極が形成された第３構造のいずれか１つを有する
請求項７に記載の窒化物半導体装置。
【請求項１０】
さらに、
前記第２のシールド構造体と前記ドレイン電極との間における前記半導体積層体の上に配置された第３のシールド構造体を備え、
前記第３のシールド構造体は、前記半導体積層体が前記第３のシールド構造体の下方においてノーマリーオンとなる構造であり、前記半導体積層体からの電流を抑制し、かつ、前記ソース電極と実質的に同電位に設定されており、
前記第３のシールド構造体は、
前記第１構造、前記第２構造及び前記第３構造のいずれかであって、前記第２のシールド構造体が有する構造以外の構造を有する
請求項７に記載の窒化物半導体装置。
【請求項１１】
前記第３のシールド構造体は、不連続形状である
請求項１０に記載の窒化物半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
しかし、上記従来のＪＦＥＴでは、いわゆる逆伝達容量（ミラー容量、帰還容量、Ｃｇｄ、Ｃｒｓｓとも表現される）が大きいという問題がある。逆伝達容量の増大は、高いドレイン電圧が印加されるパワートランジスタにおいては高速動作を阻害し、誤点弧による破壊などの重大な問題が発生する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
（本発明の基礎となった知見）
本発明者らは、「背景技術」の欄において記載した従来のＪＦＥＴを作製したところ、いわゆる逆伝達容量（ミラー容量、帰還容量、Ｃｇｄ、Ｃｒｓｓとも表現される）が大きいという問題があることを見いだした。具体的には、例えば、１００Ｖ程度のドレイン電圧を印加しながら容量測定を実施すると、金属−酸化膜−電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のＳｉ系高耐圧パワーデバイスの場合（数ｐＦの場合が多い）と比較して、数ｐＦから数十ｐＦも大きい。Ｃｇｄの増大は、高いドレイン電圧が印加されるパワートランジスタにおいては高速動作を阻害し、誤点弧による破壊などの重大な問題が発生する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
一般的に、Ｃｇｄが大きいことで発生しうる誤点弧現象（セルフターンオン現象）は、例えばインバータや電源回路等においてブリッジ回路を形成する場合などで発生する現象であり、メカニズムとしては以下の（１）から（５）の順序で誤点弧現象が発生する。
（１）ハイサイドＦＥＴがターンオン
（２）大きな電圧変化率（ｄＶ／ｄｔ）がローサイドＦＥＴに印加
（３）ローサイドＦＥＴのゲート−ドレイン間容量（Ｃｇｄ）とゲート−ソース間容量（Ｃｇｓ）へ流れる変位電流発生
（４）変位電流によるローサイドＦＥＴのＣｇｓへのチャージ
（５）ゲート―ソース間電圧Ｖｇｓ＞ＶｔｈとなりローサイドＦＥＴのターンオン
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
ｐ型半導体層１１５は、Ｓｉ、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＮｉＯ、ＦｅＯ2、ＣｏＯ2、ＭｎＯ、ＣｕＯ、ＺｎＯ、Ｉｎ2Ｏ3、ＳｎＯ2、Ｙ2Ｏ3、ＳｒＴｉＯ3、ＳｒＰｂＯ3、及びＴｉＯ2の少なくとも１つからなる材料で形成される。また、ｐ型の不純物材料としては、例えば、マグネシウム（Ｍｇ）とすればよく、Ｍｇの濃度は１×１０-18ｃｍ-3〜１×１０-21ｃｍ-3程度とすればよい。また、ｐ型半導体層１１５の厚さは、５０ｎｍ〜３００ｎｍ程度とすればよく、さらには１５０ｎｍ〜２５０ｎｍ程度とすることが好ましい。ｐ型半導体層１１５の幅は、ドレイン電極１０６とゲート配線１１０との間隔にもよるが、１μｍ〜３μｍ程度とすればよい。ｐ型半導体層１１５は、ドレイン電極１０６側のみの配置でも構わないが、ゲート配線１１０側を含めたリセス１１３の両側方に配置されてもよい。また、第２の窒化物半導体層１０４の膜厚が、例えば、１０ｎｍ程度と薄い膜厚でノーマリーオン型及びノーマリーオフ型を形成すること可能な場合には、リセス１１３を形成しなくてもよい。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2014174550.tif 000028
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2014174550.tif 000029
【国際調査報告】
2014174550.tif 000030
2014174550.tif 000031