(57)【要約】  ＩＧＢＴ（５０）は、ｐ＋コレクタ領域（３）およびｎ−−ドリフト領域（１）を備えており、ｎ−−ドリフト領域（１）上に第１トランジスタ（ＴＲ１）および第２トランジスタ（ＴＲ２）が形成されたものである。ｎ−−ドリフト領域（１）には、ｐ型の正孔引き抜き領域（１４）が第２トランジスタ（ＴＲ２）と接して形成されている。ＩＧＢＴ（５０）がオン状態のときに、第１トランジスタ（ＴＲ１）を通して電子および正孔が流れるが、第２トランジスタ（ＴＲ２）を通して電流が流れない。一方、ＩＧＢＴ（５０）がオン状態からオフ状態に切り替わったとき、第１トランジスタ（ＴＲ１）を通して正孔が流れ、正孔引き抜き領域（１４）および第２トランジスタ（ＴＲ２）を通して正孔が流れる。
2015029175.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の一方の主面側に形成され、前記第１導電型と異なる第２導電型の第２半導体層と、
前記第１半導体層の他方の主面側に形成され、第１ゲート電極を含む第１トランジスタと、
前記第１半導体層の前記他方の主面側に形成され、前記第１ゲート電極と電気的に接続された第２ゲート電極を含む第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタと電気的に接続されたエミッタ電極と、
前記第２半導体層と電気的に接続されたコレクタ電極と、
前記第１半導体層内に、前記第２トランジスタと接して形成された前記第２導電型の第１半導体領域と、
を有し、
前記第１トランジスタおよび前記第２トランジスタがオン状態のときに、前記コレクタ電極から前記第１トランジスタを通して前記エミッタ電極に、第１極性の電荷、および、前記第１極性と反対の第２極性の電荷からなる電流が流れるが、前記第２トランジスタを通して電流が流れず、
前記第１トランジスタおよび前記第２トランジスタがオン状態からオフ状態に切り替わったときに、前記第１半導体層から前記第１トランジスタを通して前記エミッタ電極に、前記第２極性の電荷からなる電流が流れ、かつ、前記第１半導体層から前記第１半導体領域および前記第２トランジスタを通して前記エミッタ電極に、前記第２極性の電荷からなる電流が流れる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１トランジスタは、
前記エミッタ電極に接した前記第２導電型の第１エミッタ領域と、
前記第１エミッタ領域の両側にそれぞれ形成された一対の前記第１ゲート電極と、
前記一対の第１ゲート電極の各々の表面をそれぞれ覆っている一対の第１ゲート絶縁膜と、
前記第１エミッタ領域および前記第１ゲート絶縁膜に接した前記第２導電型の第１チャネル領域と、
前記エミッタ電極、前記第１ゲート絶縁膜および前記第１チャネル領域に接した前記第１導電型の第２エミッタ領域と、
を有し、
前記第２トランジスタは、
前記エミッタ電極に接した前記第２導電型の第３エミッタ領域と、
前記第３エミッタ領域の両側に、第１間隔で互いに離れて形成された一対の前記第２ゲート電極と、
前記一対の第２ゲート電極の各々の表面をそれぞれ覆っている一対の第２ゲート絶縁膜と、
前記エミッタ電極および前記第２ゲート絶縁膜に接した前記第２導電型の第２チャネル領域と、
を有し、
前記第１半導体領域は、前記第１半導体層内に、前記第２チャネル領域と接して形成されている、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮａ（ｃｍ−３）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０−３×（２Ｖε／（ｑＮａ））１／２を満たす、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
電源電圧をＶｃｃ（Ｖ）とし、前記第１半導体領域の、前記コレクタ電極から前記エミッタ電極に向かう方向の長さをＬ（μｍ）とするとき、Ｌ＜８×１０−２×Ｖｃｃを満たし、かつ、
前記第１半導体領域の不純物濃度をＮｄ（ｃｍ−３）とするとき、Ｎｄ＜２×１０１６を満たす、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１半導体層の前記他方の主面側に形成された第３半導体層を有し、
前記第１トランジスタおよび前記第２トランジスタは、前記第３半導体層に形成されており、
前記第１トランジスタは、
互いに離れて形成され、それぞれ前記第３半導体層を貫通する一対の第１トレンチと、
前記一対の第１トレンチの各々の内壁にそれぞれ形成された一対の第１ゲート絶縁膜と、
前記一対の第１トレンチの各々の内部に、前記第１ゲート絶縁膜を介してそれぞれ埋め込まれた、一対の前記第１ゲート電極と、
前記第３半導体層のうち前記一対の第１トレンチに挟まれた第１部分に形成され、前記エミッタ電極に接した前記第２導電型の第１エミッタ領域と、
前記第３半導体層のうち前記第１部分に形成され、前記第１エミッタ領域および前記第１ゲート絶縁膜に接した前記第２導電型の第１チャネル領域と、
前記第３半導体層のうち前記第１部分に形成され、前記エミッタ電極、前記第１ゲート絶縁膜および前記第１チャネル領域に接した前記第１導電型の第２エミッタ領域と、
を有し、
前記第２トランジスタは、
平面視において、第１間隔で互いに離れて形成され、それぞれ前記第３半導体層を貫通する一対の第２トレンチと、
前記一対の第２トレンチの各々の内壁にそれぞれ形成された一対の第２ゲート絶縁膜と、
前記一対の第２トレンチの各々の内部に、前記第２ゲート絶縁膜を介してそれぞれ埋め込まれた、一対の前記第２ゲート電極と、
前記第３半導体層のうち前記一対の第２トレンチに挟まれた第２部分に形成され、前記エミッタ電極に接した前記第２導電型の第３エミッタ領域と、
前記第３半導体層のうち前記第２部分に形成され、前記エミッタ電極および前記第２ゲート絶縁膜に接した前記第２導電型の第２チャネル領域と、
を有し、
前記第１半導体領域は、前記第１半導体層内に、前記第２チャネル領域と接して形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮａ（ｃｍ−３）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０−３×（２Ｖε／（ｑＮａ））１／２を満たす、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
電源電圧をＶｃｃ（Ｖ）とし、前記第１半導体領域の、前記コレクタ電極から前記エミッタ電極に向かう方向の長さをＬ（μｍ）とするとき、Ｌ＜８×１０−２×Ｖｃｃを満たし、かつ、
前記第１半導体領域の不純物濃度をＮｄ（ｃｍ−３）とするとき、Ｎｄ＜２×１０１６を満たす、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記第１エミッタ領域、前記一対の第１ゲート電極、前記一対の第１ゲート絶縁膜、前記第１チャネル領域および前記第２エミッタ領域の各々は、平面視において、第１方向に沿って形成されており、
前記一対の第１ゲート電極の各々は、前記第１間隔で互いに離れて形成されており、
前記第３エミッタ領域は、前記第１方向に沿って、前記第１エミッタ領域と連続して形成されており、
前記一対の第２ゲート電極の各々は、前記第１方向に沿って、前記一対の第１ゲート電極のそれぞれと連続して形成されており、
前記一対の第２ゲート絶縁膜の各々は、前記第１方向に沿って、前記一対の第１ゲート絶縁膜のそれぞれと連続して形成されており、
前記第２チャネル領域は、前記第１方向に沿って、前記第１チャネル領域および前記第２エミッタ領域と隣接して形成されている、半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記一対の第１トレンチの各々は、平面視において、第１方向に沿って形成され、かつ、前記第１間隔で互いに離れて形成されており、
前記第１エミッタ領域、前記一対の第１ゲート電極、前記一対の第１ゲート絶縁膜、前記第１チャネル領域および前記第２エミッタ領域の各々は、平面視において、前記第１方向に沿って形成されており、
前記一対の第２トレンチの各々は、前記第１方向に沿って、前記一対の第１トレンチのそれぞれと連続して形成されており、
前記第３エミッタ領域は、前記第１方向に沿って、前記第１エミッタ領域と連続して形成されており、
前記一対の第２ゲート絶縁膜の各々は、前記第１方向に沿って、前記一対の第１ゲート絶縁膜のそれぞれと連続して形成されており、
前記一対の第２ゲート電極の各々は、前記第１方向に沿って、前記一対の第１ゲート電極のそれぞれと連続して形成されており、
前記第２チャネル領域は、前記第１方向に沿って、前記第１チャネル領域および前記第２エミッタ領域と隣接して形成されている、半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記第１チャネル領域と前記第１半導体層との間に形成された、前記第１導電型の第１バリア領域を有する、半導体装置。
【請求項１１】
請求項５記載の半導体装置において、
前記第１チャネル領域と前記第１半導体層との間に形成された、前記第１導電型の第１バリア領域を有する、半導体装置。
【請求項１２】
（ａ）第１導電型の第１半導体層と、前記第１半導体層の一方の主面側の第１領域で、前記第１半導体層のうち前記一方の主面側の第１部分に形成され、前記第１導電型と異なる第２導電型の第１半導体領域とを有する半導体基板を用意する工程、
（ｂ）前記第１領域、および、前記第１半導体層の前記一方の主面側の第２領域で、前記第１半導体領域が形成された前記第１部分を含めて前記第１半導体層の前記一方の主面側に、第２半導体層を形成する工程、
（ｃ）前記第２領域で、それぞれ前記第２半導体層を貫通するように、一対の第１トレンチを互いに離して形成し、前記第１領域で、それぞれ前記第２半導体層を貫通するように、一対の第２トレンチを第１間隔で互いに離して形成する工程、
（ｄ）前記一対の第１トレンチの各々の内壁に、一対の第１ゲート絶縁膜のそれぞれを形成し、前記一対の第２トレンチの各々の内壁に、一対の第２ゲート絶縁膜のそれぞれを形成する工程、
（ｅ）前記一対の第１トレンチの各々の内部に、前記第１ゲート絶縁膜を介してそれぞれ埋め込まれるように、一対の第１ゲート電極を形成し、前記一対の第２トレンチの各々の内部に、前記第２ゲート絶縁膜を介してそれぞれ埋め込まれるように、一対の第２ゲート電極を形成する工程、
（ｆ）前記第２半導体層のうち前記一対の第１トレンチに挟まれた第２部分に、前記第２導電型の第１チャネル領域を形成する工程、
（ｇ）前記第２半導体層のうち前記一対の第２トレンチに挟まれた第３部分に、前記第２導電型の第２チャネル領域を形成する工程、
（ｈ）前記第２半導体層のうち前記第２部分に、前記第１ゲート絶縁膜および前記第１チャネル領域に接するように、前記第１導電型の第１エミッタ領域を形成する工程、
（ｉ）前記第２半導体層のうち前記第２部分に、前記一対の前記第１トレンチのいずれからも離れ、かつ、前記第１チャネル領域に接するように、前記第２導電型の第２エミッタ領域を形成する工程、
（ｊ）前記第２半導体層のうち前記第３部分に、前記一対の前記第２トレンチのいずれからも離れ、かつ、前記第２チャネル領域に接するように、前記第２導電型の第３エミッタ領域を形成する工程、
（ｋ）前記第１エミッタ領域、前記第２エミッタ領域および前記第３エミッタ領域に接するように、エミッタ電極を形成する工程、
（ｌ）前記第１半導体層を挟んで前記第２半導体層と反対側に前記第２導電型の第３半導体層を形成する工程、
（ｍ）前記第３半導体層に接するように、コレクタ電極を形成する工程、
を有し、
前記（ｂ）工程では、前記第１半導体領域に接するように、前記第２半導体層を形成し、
前記（ｃ）工程では、前記第１半導体領域が、平面視において前記一対の第２トレンチの間に位置するように、前記一対の第２トレンチを形成し、
前記（ｇ）工程では、前記第１半導体領域に接するように、前記第２チャネル領域を形成する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮａ（ｃｍ−３）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０−３×（２Ｖε／（ｑＮａ））１／２を満たす、半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
電源電圧をＶｃｃ（Ｖ）とし、前記第１半導体領域の、前記コレクタ電極から前記エミッタ電極に向かう方向の長さをＬ（μｍ）とするとき、Ｌ＜８×１０−２×Ｖｃｃを満たし、かつ、
前記第１半導体領域の不純物濃度をＮｄ（ｃｍ−３）とするとき、Ｎｄ＜２×１０１６を満たす、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）前記第１半導体層を有する前記半導体基板を用意する工程、
（ａ２）前記第１領域で、前記第１半導体層のうち前記第１部分に第３トレンチを形成する工程、
（ａ３）前記第３トレンチに埋め込まれるように、前記第１半導体領域を形成し、前記第１半導体層と前記第１半導体領域とを有する前記半導体基板を用意する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、絶縁ゲート型バイポーラトランジスタを備えた半導体装置およびその製造技術に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）は、主にパワーエレクトロニクス分野で電流制御用デバイスとして使用される半導体素子である。このＩＧＢＴは、裏面に設けられたコレクタ電極、表面に設けられたエミッタ電極およびゲート電極からなる３端子を備えており、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とバイポーラトランジスタを折衷した構造を有する。このようなＩＧＢＴとしては、コレクタ電極とエミッタ電極との間に、ｐ型のコレクタ領域、ｎ型のドリフト領域、ｐ型のベース領域およびｎ型のエミッタ領域が設けられ、さらに、ゲート電極が、ゲート絶縁膜を介してベース領域に接するように設けられているものがある。【０００３】
ＩＧＢＴは少数キャリアの過剰蓄積効果を利用することで大電流を流すことができる。そのため、パワーＭＩＳＦＥＴなど他の構造のパワーデバイスと比較すると、オン状態のときに大電流を流すことが可能であるとともに、オフ状態のときには高耐圧を維持することが可能であるという特徴を有する。【０００４】
このようなＩＧＢＴについては、その過剰蓄積効果を促進するために様々な工夫がされており、その工夫の一つとしてＩＥ（Injection Enhancement）効果の利用が挙げられる。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ｎ型のドリフト領域に蓄積される電荷の濃度を高めるものである。【０００５】
特開２００５−２０９８１１号公報（特許文献１）には、ＩＥ効果を利用するものとして、エミッタ領域の面積を低減することで、ｎ型のドリフト領域に蓄積される電荷の濃度を高める技術が記載されている。また、特開２００８−２８８３８６号公報（特許文献２）には、ＩＥ効果を利用するものとして、ｎ型のドリフト領域とｐ型のベース領域との間にｎ型のバリア領域（ホールバリア層）を設けることで、ｎ型のドリフト領域に蓄積される電荷の濃度を高める技術が記載されている。このようなＩＥ効果の利用により、ドリフト領域よりもエミッタ電極側における抵抗は増加するが、それ以上にドリフト領域の抵抗が減少するために、定格で定められたコレクタ電流を流すためのコレクタ電圧（オン電圧）を下げることができる。【０００６】
このＩＥ効果を促進させることとトレードオフの関係にある問題として、ラッチアップの問題がある。これは、ＩＥ効果によりドリフト領域における正孔の濃度が高くなりすぎると、反転層などにより構成されるｐｎｐ寄生バイポーラトランジスタがオン状態になり、ラッチアップしてしまう問題である。特開２００１−１２７２８６号公報（特許文献３）には、この問題の解決策として、ＩＧＢＴがオン状態のときに正孔のみを流すことができる第２のエミッタ領域を形成する技術が記載されている。また、特開２００４−２２１３７０号公報（特許文献４）には、ＩＧＢＴがオン状態のときに、第２のエミッタ領域に正孔からなる電流が流れてＩＥ効果が低減されてしまうことを防ぐために、第２のエミッタ領域にｎ型のバリア領域（ホールバリア層）を挿入する技術が記載されている。【０００７】
一方、非特許文献１に記載されたシリコン（Ｓｉ）基板に形成されたＩＧＢＴ（Ｓｉ−ＩＧＢＴ）では、ドリフト層中の上半分にピラー状のｐ＋層が形成されている。また、非特許文献２に記載されたトレンチ型のＳｉ−ＩＧＢＴでは、トレンチゲート下に非特許文献１と同様のピラー状のｐ＋層が形成されている。しかし、非特許文献１に記載されたＳｉ−ＩＧＢＴ、および、非特許文献２に記載されたトレンチ型のＳｉ−ＩＧＢＴでは、正孔排出用のゲート構造は形成されておらず、ｐ＋層とエミッタとは直接接続されていない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２０９８１１号公報
【特許文献２】特開２００８−２８８３８６号公報
【特許文献３】特開２００１−１２７２８６号公報
【特許文献４】特開２００４−２２１３７０号公報
【非特許文献】
【０００９】
【非特許文献１】IEEE Trans. Electron Devices, Vol. 58, pp. 769-775, 2011.
【非特許文献２】IEEE Electron Device Letters, Vol. 31, pp. 591-593, 2010.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＩＧＢＴがオン状態からオフ状態に切り替わると、コレクタ電圧は略０Ｖに等しい電圧から電源電圧まで増加するが、コレクタ電圧が増加して電源電圧に等しくなった後も、コレクタ電流は減少しつつ一定時間流れ続ける（以下、この電流をテール電流と称する）。このテール電流は、ＩＧＢＴがオン状態からオフ状態に切り替わる際の損失、すなわちいわゆるターンオフ損失を増大させる。【００１１】
また、ＩＧＢＴがオン状態からオフ状態に切り替わる際に、ｎ型のドリフト領域中のエミッタ電極側の部分としての空間電荷領域において、電界が増加し、正孔の速度が飽和して、エミッタ電極側へ正孔が流出することが妨げられる。これにより、ｎ型のドリフト領域のうちコレクタ電極側の部分としての伝導度変調領域において、電子と正孔の電荷が過剰蓄積され、前述したテール電流が発生する。その結果、スイッチング損失を低減することができず、半導体装置の性能を低下させる。【００１２】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１５】
代表的な実施の形態による半導体装置は、ｐ＋コレクタ領域、および、ｐ＋コレクタ領域の上面側に形成されたｎ−−ドリフト領域を備えており、ｎ−−ドリフト領域上に、第１トランジスタおよび第２トランジスタが形成されたＩＧＢＴである。第１トランジスタおよび第２トランジスタには、エミッタ電極が接続されており、ｐ＋コレクタ領域には、コレクタ電極が接続されている。ｎ−−ドリフト領域には、ｐ型の正孔引き抜き領域が第２トランジスタと接して形成されている。第１トランジスタおよび第２トランジスタがオン状態のときに、コレクタ電極から第１トランジスタを通してエミッタ電極に、電子および正孔からなる電流が流れるが、第２トランジスタを通して電流が流れない。一方、第１トランジスタおよび第２トランジスタがオン状態からオフ状態に切り替わったとき、ｎ−−ドリフト領域から第１トランジスタを通してエミッタ電極に、正孔からなる電流が流れ、かつ、ｎ−−ドリフト領域から正孔引き抜き領域および第２トランジスタを通してエミッタ電極に、正孔からなる電流が流れる。【００１６】
また、代表的な実施の形態による半導体装置の製造方法は、ｐ＋コレクタ領域、および、ｐ＋コレクタ領域の上面側に形成されたｎ−−ドリフト領域を備えた基板上に、第１トランジスタおよび第２トランジスタを形成するものである。まず、ｎ−−ドリフト領域と、ｎ−−ドリフト領域のうち第２トランジスタが形成される領域における上面側の部分に形成されたｐ型の正孔引き抜き領域とを有する半導体基板を用意する。次いで、正孔引き抜き領域上を含めたｎ−−ドリフト領域上に、半導体層を形成する。次いで、半導体層を貫通するように、一対の第１トレンチおよび一対の第２トレンチを形成する。次いで、一対の第１トレンチおよび一対の第２トレンチの内部にゲート絶縁膜およびゲート電極を形成する。次いで、一対の第１トレンチに挟まれた第１領域において、ｐ＋チャネル領域、ｎ＋＋エミッタ領域およびｐ＋＋エミッタ領域を形成し、一対の第２トレンチに挟まれた第２領域において、ｐ−チャネル領域およびｐ＋＋エミッタ領域を形成する。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００１８】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の斜視図である。
【図３】図１において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。
【図４】図１において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】比較例の半導体装置の要部断面図である。
【図２４】図２３において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。
【図２５】図２３において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【図２６】トランジスタがオン状態からオフ状態に切り替わる際の、コレクタ電流Ｉとコレクタ電圧Ｖｃの時間依存性の一例を模式的に示すグラフである。
【図２７】図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域の内部の電荷の分布を模式的に示すグラフである。
【図２８】図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域１の内部における正孔移動度μの分布を模式的に示すグラフである。
【図２９】図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域１の内部における電界Ｅの分布を模式的に示すグラフである。
【図３０】実施の形態２の半導体装置の斜視図である。
【図３１】実施の形態３の半導体装置の要部断面図である。
【図３２】実施の形態３の半導体装置の斜視図である。
【図３３】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態４の半導体装置の斜視図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２６】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、ＭＩＳＦＥＴとして第１トランジスタおよび第２トランジスタを備えた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。
【００２７】
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置の斜視図である。なお、図２においては、理解を簡単にするために、層間絶縁膜１１（図1参照）およびエミッタ電極１２（図1参照）を除去した、すなわち透視した状態を図示している（後述する図３０、図３２および図３４においても同様）。
【００２８】
図１および図２に示すように、本実施の形態１の半導体装置であるＩＧＢＴ５０は、ｎ−−ドリフト領域１、ｎ＋バッファ領域２、ｐ＋コレクタ領域３、ｐ＋＋エミッタ領域４、ゲート電極５、ゲート絶縁膜６、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９を備えている。また、本実施の形態１の半導体装置であるＩＧＢＴ５０は、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２、コレクタ電極１３および正孔引き抜き領域１４を備えている。
【００２９】
ｎ−−ドリフト領域１は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｎ型の半導体領域である。ｎ−−ドリフト領域１の不純物濃度は、比較的低濃度であり、例えば５×１０１３〜５×１０１４ｃｍ−３程度とすることができる。また、ｎ−−ドリフト領域１の厚さ（図１および図２を用いて後述する厚さＬ０）を、例えば４０〜３００μｍ程度とすることができる。
【００３０】
ｎ＋バッファ領域２は、ｎ−−ドリフト領域１の上面と反対側、すなわち下面側に形成されている。いいかえれば、ｎ＋バッファ領域２は、ｎ−−ドリフト領域１の第１主面と反対側、すなわち第２主面側に形成されている。ｎ＋バッファ領域２は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型の半導体領域である。ｎ＋バッファ領域２の不純物濃度は、ｎ−−ドリフト領域１の不純物濃度に比べて高濃度であり、例えば１×１０１６〜1×１０１８ｃｍ−３程度とすることができる。また、ｎ＋バッファ領域２の厚さを例えば１〜２０μｍ程度とすることができる。
【００３１】
ｐ＋コレクタ領域３は、ｎ＋バッファ領域２の下面側に形成されている。ｐ＋コレクタ領域３は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなり、導電型がｎ型と異なるｐ型の半導体領域である。ｐ＋コレクタ領域３の不純物濃度は、比較的高濃度であり、例えば１×１０１７〜５×１０１８ｃｍ−３程度とすることができる。また、ｐ＋コレクタ領域３の厚さを例えば０．１〜２００μｍ程度とすることができる。
【００３２】
なお、ｎ＋バッファ領域２は、ｎ−−ドリフト領域１とｐ＋コレクタ領域３との間に形成されたｎ型半導体領域である。また、ｎ−−ドリフト領域１とｐ＋コレクタ領域３との間にｎ＋バッファ領域２を形成せず、ｎ−−ドリフト領域１とｐ＋コレクタ領域３とが直接接した構造であってもよい。
【００３３】
ｎ−−ドリフト領域１の上面側には、例えばシリコン（Ｓｉ）からなる半導体層ＳＬ１が形成されている。半導体層ＳＬ１には、ｐ＋＋エミッタ領域４、ゲート電極５、ゲート絶縁膜６、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９が形成されている。半導体層ＳＬ１には、半導体層ＳＬ１を貫通するように、トレンチＴが形成されている。具体的には、トレンチＴとして、トレンチＴ１、Ｔ２、Ｔ３およびＴ４が形成されている。半導体層ＳＬ１の厚さを例えば１〜５μｍ程度とすることができる。
【００３４】
なお、本願明細書では、例えばトレンチＴ１、Ｔ２、Ｔ３およびＴ４とは、トレンチＴ１、トレンチＴ２、トレンチＴ３およびトレンチＴ４を意味するものとする。
【００３５】
トレンチＴ１およびＴ２は互いに離れて形成された一対のトレンチを構成している。平面視において、トレンチＴ１およびＴ２、ならびに、トレンチＴ１およびＴ２に挟まれた領域を、第１領域ＡＲ１とする。このとき、トレンチＴ１およびＴ２、ならびに、半導体層ＳＬ１のうちトレンチＴ１およびＴ２に挟まれた部分に、第１トランジスタＴＲ１が形成されている。すなわち、第１トランジスタＴＲ１は、平面視において、第１領域ＡＲ１で、半導体層ＳＬ１に形成されている。
【００３６】
なお、本願明細書では、平面視においてとは、半導体基板３Ｓの上面、すなわちｎ−−ドリフト領域１の上面に垂直な方向から視た場合を意味する。
【００３７】
トレンチＴ３およびＴ４は互いに離れて形成された一対のトレンチを構成している。平面視において、トレンチＴ３およびＴ４、ならびに、トレンチＴ３およびＴ４に挟まれた領域を、第２領域ＡＲ２とする。このとき、トレンチＴ３およびＴ４、ならびに、半導体層ＳＬ１のうちトレンチＴ３およびＴ４に挟まれた部分に、第２トランジスタＴＲ２が形成されている。すなわち、第２トランジスタＴＲ２は、平面視において、第２領域ＡＲ２で、半導体層ＳＬ１に形成されている。
【００３８】
また、平面視において、第１領域ＡＲ１と第２領域ＡＲ２との間の領域を、第３領域ＡＲ３とする。このとき、半導体層ＳＬ１のうちトレンチＴ２およびＴ３に挟まれた部分に、ｐウェル領域１０が形成されている。すなわち、ｐウェル領域１０は、平面視において、第３領域ＡＲ３で、半導体層ＳＬ１に形成されている。
【００３９】
なお、図２の斜視図に示すように、トレンチＴ１、Ｔ２、Ｔ３およびＴ４は、平面視において、一方向、すなわち図２のＹ軸方向に沿って形成されている。
【００４０】
ｐ＋＋エミッタ領域４は、半導体層ＳＬ１に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。ｐ＋＋エミッタ領域４として、ｐ＋＋エミッタ領域４ａおよび４ｂの２つが形成されている。ｐ＋＋エミッタ領域４の不純物濃度は、ｐ＋コレクタ領域３の不純物濃度よりも高濃度であり、例えば１×１０１８〜５×１０２０ｃｍ−３程度とすることができる。
【００４１】
ｐ＋＋エミッタ領域４ａは、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に、トレンチＴ１およびＴ２のいずれからも離れて形成されている。すなわち、トレンチＴ１およびＴ２は、ｐ＋＋エミッタ領域４ａの両側であって、各々がｐ＋＋エミッタ領域４ａから離れた位置に形成されている。また、ｐ＋＋エミッタ領域４ａは、エミッタ電極１２ａに接している。
【００４２】
ｐ＋＋エミッタ領域４ｂは、第２領域ＡＲ２において、半導体層ＳＬ１のうち一対のトレンチＴ３およびＴ４に挟まれた部分に、トレンチＴ３およびＴ４のいずれからも離れて形成されている。すなわち、トレンチＴ３およびＴ４は、ｐ＋＋エミッタ領域４ｂの両側であって、各々がｐ＋＋エミッタ領域４ｂから離れた位置に形成されている。また、ｐ＋＋エミッタ領域４ｂは、エミッタ電極１２ｂに接している。
【００４３】
ゲート電極５は、ｐ＋＋エミッタ領域４の両側にそれぞれ形成された一対の電極である。ゲート電極５として、一対のゲート電極５ａおよび５ｂ、ならびに、一対のゲート電極５ｃおよび５ｄが形成されている。ゲート電極５は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散されたポリシリコン膜などからなり、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成された導体膜である。
【００４４】
ゲート電極５ａおよび５ｂの各々は、第１領域ＡＲ１において、一対のトレンチＴ１およびＴ２の各々の内部に形成された電極である。前述したように、一対のトレンチＴ１およびＴ２は、ｐ＋＋エミッタ領域４ａの両側に形成されているため、ゲート電極５ａおよび５ｂも、ｐ＋＋エミッタ領域４ａの両側に形成された一対のゲート電極である。ただし、図示を省略するが、ゲート電極５ａおよび５ｂは、図１に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。
【００４５】
ゲート電極５ｃおよび５ｄの各々は、第２領域ＡＲ２において、一対のトレンチＴ３およびＴ４の各々の内部に形成された電極である。前述したように、一対のトレンチＴ３およびＴ４は、ｐ＋＋エミッタ領域４ｂの両側に形成されているため、ゲート電極５ｃおよび５ｄも、ｐ＋＋エミッタ領域４ｂの両側に形成された一対のゲート電極である。ただし、図示を省略するが、ゲート電極５ｃおよび５ｄは、図１に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。
【００４６】
ゲート絶縁膜６は、ゲート電極５の表面を覆っている。ゲート絶縁膜６として、ゲート絶縁膜６ａ、６ｂ、６ｃおよび６ｄの４つが形成されている。ゲート絶縁膜６は、例えば酸化シリコン膜などからなり、ゲート電極５の形成前に、例えば熱酸化法やＣＶＤ法などにより形成された絶縁膜である。
【００４７】
ゲート絶縁膜６ａおよび６ｂの各々は、第１領域ＡＲ１において、一対のトレンチＴ１およびＴ２の各々の内壁に形成されており、一対のゲート電極５ａおよび５ｂの各々の表面を覆っている。
【００４８】
ゲート絶縁膜６ｃおよび６ｄの各々は、第２領域ＡＲ２において、一対のトレンチＴ３およびＴ４の各々の内壁に形成されており、一対のゲート電極５ｃおよび５ｄの各々の表面を覆っている。
【００４９】
ｐ＋チャネル領域７は、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。ｐ＋チャネル領域７は、ｐ＋＋エミッタ領域４ａ、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｎ−−ドリフト領域１のいずれにも接している。ｐ＋チャネル領域７の不純物濃度は、ｐ＋＋エミッタ領域４ａの不純物濃度よりも低濃度であり、例えば５×１０１５〜１×１０１８ｃｍ−３程度とすることができる。
【００５０】
ｎ＋＋エミッタ領域８は、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に形成されており、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型の半導体領域である。ｎ＋＋エミッタ領域８として、ｎ＋＋エミッタ領域８ａおよび８ｂの２つが形成されている。ｎ＋＋エミッタ領域８ａは、エミッタ電極１２（エミッタ電極１２ａ）、ゲート絶縁膜６ａおよびｐ＋チャネル領域７のいずれにも接しており、ｎ＋＋エミッタ領域８ｂは、エミッタ電極１２（エミッタ電極１２ａ）、ゲート絶縁膜６ｂおよびｐ＋チャネル領域７のいずれにも接している。ｎ＋＋エミッタ領域８（ｎ＋＋エミッタ領域８ａおよび８ｂ）の不純物濃度は、ｎ−−ドリフト領域１の不純物濃度よりも高濃度であり、例えば１×１０１８〜５×１０２０ｃｍ−３程度とすることができる。
【００５１】
ｐ−チャネル領域９は、第２領域ＡＲ２において、半導体層ＳＬ１のうち一対のトレンチＴ３およびＴ４に挟まれた部分に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。ｐ−チャネル領域９は、ｐ＋＋エミッタ領域４ｂ、ゲート絶縁膜６ｃおよび６ｄ、ならびに、ｎ−−ドリフト領域１のいずれにも接している。ｐ−チャネル領域９の不純物濃度は、ｐ＋チャネル領域７の不純物濃度よりも低濃度であり、例えば１×１０１５〜５×１０１６ｃｍ−３程度とすることができる。
【００５２】
ｐ＋＋エミッタ領域４ａ、一対のゲート電極５ａおよび５ｂ、一対のゲート絶縁膜６ａおよび６ｂ、ｐ＋チャネル領域７、ならびに、ｎ＋＋エミッタ領域８ａおよび８ｂは、第１トランジスタＴＲ１を構成している。第１トランジスタＴＲ１は、一対のゲート電極５ａおよび５ｂ、一対のゲート絶縁膜６ａおよび６ｂ、ならびに、ｐ＋チャネル領域７を備えたＭＩＳＦＥＴである。
【００５３】
また、ｐ＋＋エミッタ領域４ｂ、一対のゲート電極５ｃおよび５ｄ、一対のゲート絶縁膜６ｃおよび６ｄ、ならびに、ｐ−チャネル領域９は、第２トランジスタＴＲ２を構成している。第２トランジスタＴＲ２は、一対のゲート電極５ｃおよび５ｄ、一対のゲート絶縁膜６ｃおよび６ｄ、ならびに、ｐ−チャネル領域９を備えたＭＩＳＦＥＴである。
【００５４】
図２の斜視図に示すように、トレンチＴ１、Ｔ２、Ｔ３およびＴ４は、一方向、すなわち図２のＹ軸方向に沿って形成されている。その結果、一対のトレンチＴ１およびＴ２の間に形成されているｐ＋＋エミッタ領域４（ｐ＋＋エミッタ領域４ａ）、ｐ＋チャネル領域７およびｎ＋＋エミッタ領域８（ｎ＋＋エミッタ領域８ａおよび８ｂ）は、図２のＹ軸方向に沿って形成されている。また、一対のトレンチＴ３およびＴ４の間に形成されているｐ＋＋エミッタ領域４（ｐ＋＋エミッタ領域４ｂ）およびｐ−チャネル領域９は、図２のＹ軸方向に沿って形成されている。さらに、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の内部に形成されているゲート電極５（ゲート電極５ａ、５ｂ、５ｃおよび５ｄ）、ならびに、ゲート絶縁膜６（ゲート絶縁膜６ａ、６ｂ、６ｃおよび６ｄ）も、図２のＹ軸方向に沿って形成されている。
【００５５】
ｐウェル領域１０は、第３領域ＡＲ３において、半導体層ＳＬ１に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。ｐウェル領域１０は、正孔を第１トランジスタＴＲ１または第２トランジスタＴＲ２に向かって移動しやすくする。ｐウェル領域１０の不純物濃度は、例えば５×１０１６〜１×１０１８ｃｍ−３程度とすることができる。
【００５６】
層間絶縁膜１１は、半導体層ＳＬ１の上面側に形成された絶縁膜である。層間絶縁膜１１のうち、平面視において、ｐ＋＋エミッタ領域４上の部分には、コンタクトホールＣＨ１およびＣＨ２が形成されている。具体的には、第１領域ＡＲ１において、層間絶縁膜１１のうちｐ＋＋エミッタ領域４ａ上の部分には、コンタクトホールＣＨ１が形成されており、第２領域ＡＲ２において、層間絶縁膜１１のうちｐ＋＋エミッタ領域４ｂ上の部分には、コンタクトホールＣＨ２が形成されている。層間絶縁膜１１として、例えば酸化シリコン膜を用いることができる。
【００５７】
エミッタ電極１２は、層間絶縁膜１１の上面を覆うとともに、コンタクトホールＣＨ１およびＣＨ２を埋めるように形成された電極である。エミッタ電極１２は、第１トランジスタＴＲ１を構成するｐ＋＋エミッタ領域４およびｎ＋＋エミッタ領域８と電気的に接続されており、第２トランジスタＴＲ２を構成するｐ＋＋エミッタ領域４およびｐ−チャネル領域９と電気的に接続されている。
【００５８】
エミッタ電極１２のうち、第１領域ＡＲ１において、コンタクトホールＣＨ１を埋めるように形成された部分をエミッタ電極１２ａとし、第２領域ＡＲ２において、コンタクトホールＣＨ２を埋めるように形成された部分をエミッタ電極１２ｂとする。このとき、第１領域ＡＲ１において、エミッタ電極１２ａは、ｐ＋＋エミッタ領域４ａならびにｎ＋＋エミッタ領域８ａおよび８ｂと電気的に接続されており、第２領域ＡＲ２において、エミッタ電極１２ｂは、ｐ＋＋エミッタ領域４ｂおよびｐ−チャネル領域９と電気的に接続されている。
【００５９】
エミッタ電極１２（エミッタ電極１２ａおよび１２ｂ）として、例えばチタンタングステン（ＴｉＷ）膜からなるバリア導体膜と、例えばアルミニウム（Ａｌ）膜からなる導体膜とが積層された積層導体膜を用いることができる。このような積層導体膜を用いることで、ｐ＋＋エミッタ領域４ａおよび４ｂ、ｎ＋＋エミッタ領域８ａおよび８ｂ、ならびに、ｐ−チャネル領域９と、エミッタ電極１２とを、低抵抗で電気的に接続することができる。
【００６０】
半導体層ＳＬ１には、平面視において、コンタクトホールＣＨ１と同一の位置に凹部ＣＣ１が形成されており、エミッタ電極１２ａは、凹部ＣＣ１およびコンタクトホールＣＨ１を埋めるように、形成されている。また、半導体層ＳＬ１には、平面視において、コンタクトホールＣＨ２と同一の位置に凹部ＣＣ２が形成されており、エミッタ電極１２ｂは、凹部ＣＣ２およびコンタクトホールＣＨ２を埋めるように、形成されている。
【００６１】
コレクタ電極１３は、ｐ＋コレクタ領域３の下面側に形成された電極である。コレクタ電極１３は、ｐ＋コレクタ領域３と電気的に接続されている。コレクタ電極１３として、アルミニウム（Ａｌ）などの金属、または、アルミニウムシリコン（ＡｌＳｉ）などの合金からなる導体膜を用いることができる。このような導体膜を用いることで、コレクタ電極１３とｐ＋コレクタ領域３とを、低抵抗で電気的に接続することができる。
【００６２】
正孔引き抜き領域１４は、第２領域ＡＲ２において、第２トランジスタＴＲ２を構成するｐ−チャネル領域９の下のｎ−−ドリフト領域１内に、ｐ−チャネル領域９と接して形成されている。正孔引き抜き領域１４は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型の半導体領域である。このような正孔引き抜き領域１４が形成されることで、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１から正孔引き抜き領域１４およびｐ−チャネル領域９を通してｐ＋＋エミッタ領域４ｂに、正孔からなる電流が流れる。したがって、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１に高濃度で蓄積されている正孔をエミッタ電極１２側に効果的に排出することができる。
【００６３】
正孔引き抜き領域１４の不純物濃度は、比較的低濃度であり、正孔引き抜き領域１４の不純物濃度をＮｄ（ｃｍ−３）とするとき、下記式（１）
Ｎｄ＜２×１０１６ｃｍ−３                                  （１）
を満たすことが好適である。正孔引き抜き領域１４の不純物濃度Ｎｄが２×１０１６ｃｍ−３以上の場合、正孔引き抜き領域１４の電気抵抗率が小さくなることで、ＩＧＢＴ５０の耐電圧、すなわち耐圧が小さくなるおそれがある。
【００６４】
また、正孔引き抜き領域１４の上下方向、すなわちコレクタ電極１３からエミッタ電極１２に向かう方向の長さをＬ（μｍ）とするとき、下記式（２）
Ｌ＞３μｍ                                              （２）
を満たすことが好適である。正孔引き抜き領域１４の上下方向の長さＬが３μｍ以下の場合、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１に高濃度で蓄積されている正孔をエミッタ電極１２側に排出する効果が小さくなるおそれがある。
【００６５】
一方、第２トランジスタＴＲ２に印加される電源電圧をＶｃｃ（Ｖ）とするとき、下記式（３）
Ｌ＜８×１０−２×Ｖｃｃ                                    （３）
を満たすことが好適である。上記式（３）は、次のように導かれる。
【００６６】
ｎ−−ドリフト領域１の上下方向の耐電界をＥｍａｘ（Ｖ／μｍ）とし、ｎ−−ドリフト領域１中の電界が耐電界Ｅｍａｘに等しくなるときにｎ−−ドリフト領域１の上下方向に印加される電圧をＶｍａｘ（Ｖ）とし、ｎ−−ドリフト領域１の上下方向の長さ、すなわちｎ−−ドリフト領域１の厚さをＬ０（μｍ）とする（図１および図２参照）。このとき、耐電界Ｅｍａｘ、電圧Ｖｍａｘおよび厚さＬ０は、下記式（４）
Ｌ０＝Ｖｍａｘ／Ｅｍａｘ                                      （４）
の関係にある。また、ｎ−−ドリフト領域１の厚さＬ０（μｍ）に対する正孔引き抜き領域１４の長さＬ（μｍ）の最大比率をＲｍａｘとするとき、厚さＬ０、最大比率Ｒｍａｘおよび長さＬは、下記式（５）
Ｌ＜Ｒｍａｘ×Ｌ０                                          （５）
の関係にある。そして、上記式（４）を上記式（５）に代入し、最大比率Ｒｍｇを０．４とし、電圧Ｖｍａｘを電源電圧Ｖｃｃの２倍とし、耐電界Ｅｍａｘをシリコンの絶縁破壊電圧を考慮して１０Ｖ／μｍとすることで、上記式（３）が導かれる。
【００６７】
また、正孔引き抜き領域１４の第２トランジスタＴＲ２のゲート長方向の幅をＷＤ（μｍ）とし（後述する図１３参照）、第１トランジスタＴＲ１および第２トランジスタＴＲ２からなるトランジスタ対の配列ピッチをＰ０（μｍ）とするとき、幅ＷＤおよび配列ピッチＰ０は、下記式（６）
ＷＤ＜０．１×Ｐ０                                        （６）
を満たすことが好適である。正孔引き抜き領域１４の幅ＷＤが配列ピッチＰ０の０．１倍以上の場合、ｎ−−ドリフト領域１に対し、電気抵抗率が小さな正孔引き抜き領域１４の割合が大きくなることで、ＩＧＢＴ５０の耐電圧、すなわち耐圧が小さくなるおそれがある。
【００６８】
本実施の形態１では、一方向、すなわち図２のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【００６９】
図２に示すように、ＩＧＢＴ５０には、第１トランジスタＴＲ１として、第１トランジスタＴＲ１１およびＴＲ１２が形成されており、第２トランジスタＴＲ２として、第２トランジスタＴＲ２１およびＴＲ２２が形成されている。図２のＹ軸方向に沿って、第１トランジスタＴＲ１１と第２トランジスタＴＲ２２とが隣接しており、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１とが隣接している。
【００７０】
第１トランジスタＴＲ１１において、一対のトレンチＴ１およびＴ２として、トレンチＴ１１およびＴ２１が形成されており、第２トランジスタＴＲ２１において、一対のトレンチＴ３およびＴ４として、トレンチＴ３１およびＴ４１が形成されている。また、第１トランジスタＴＲ１２において、一対のトレンチＴ１およびＴ２として、トレンチＴ１２およびＴ２２が形成されており、第２トランジスタＴＲ２２において、一対のトレンチＴ３およびＴ４として、トレンチＴ３２およびＴ４２が形成されている。そして、一対のトレンチＴ３２およびＴ４２の各々は、図２のＹ軸方向に沿って、一対のトレンチＴ１１およびＴ２１の各々と連続して形成されている。また、一対のトレンチＴ１２およびＴ２２の各々は、図２のＹ軸方向に沿って、一対のトレンチＴ３１およびＴ４１の各々と連続して形成されている。
【００７１】
その結果、図２に示すように、第２トランジスタＴＲ２２におけるｐ＋＋エミッタ領域４ｂは、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１におけるｐ＋＋エミッタ領域４ａと連続して形成されている。また、第２トランジスタＴＲ２２におけるゲート電極５ｃおよび５ｄの各々は、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１におけるゲート電極５ａおよび５ｂの各々と連続して形成されている。一方、第２トランジスタＴＲ２２におけるゲート絶縁膜６ｃおよび６ｄの各々は、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１におけるゲート絶縁膜６ａおよび６ｂの各々と連続して形成されている。また、第２トランジスタＴＲ２２におけるｐ−チャネル領域９は、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１におけるｐ＋チャネル領域７、ならびに、ｎ＋＋エミッタ領域８ａおよび８ｂと隣接して形成されている。
【００７２】
なお、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１との間における、図２のＹ軸方向に沿って隣接した位置関係についても、前述した第１トランジスタＴＲ１１と第２トランジスタＴＲ２２との間における、図２のＹ軸方向に沿って隣接した位置関係と同様である。
【００７３】
このような構成により、第１トランジスタＴＲ１のゲート電極５ａおよび５ｂに印加するゲート電圧と、第２トランジスタＴＲ２のゲート電極５ｃおよび５ｄに印加するゲート電圧とを、一括して制御することができる。
【００７４】
以下、本願明細書では、各々の内部に、ゲート絶縁膜６ａおよび６ｂの各々、および、ゲート電極５ａおよび５ｂの各々が形成された一対のトレンチＴ１およびＴ２の平面視における間隔Ｗ１を、第１トランジスタＴＲ１のゲート間距離と定義する。また、各々の内部に、ゲート絶縁膜６ｃおよび６ｄの各々、および、ゲート電極５ｃおよび５ｄの各々が形成された一対のトレンチＴ３およびＴ４の平面視における間隔Ｗ２を、第２トランジスタＴＲ２のゲート間距離と定義する。
【００７５】
本実施の形態１では、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とし、ｐ−チャネル領域９の不純物濃度をＮａ（ｃｍ−３）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ−チャネル領域９の誘電率をε（Ｆ／ｍ）とし、ｐ−チャネル領域９のバンドギャップをＶ（ｅＶ）とするとき、下記式（７）
Ｗ＜２×１０−３×（２Ｖε／（ｑＮａ））１／２              （７）
を満たすことが好適である。具体的には、ｐ−チャネル領域９がシリコン（Ｓｉ）からなり、シリコン（Ｓｉ）の誘電率をεｓｉ（Ｆ／ｍ）としたとき、ｐ−チャネル領域９の不純物濃度Ｎａが下記式（８）
Ｗ＜２×１０−３×（２εｓｉ／（ｑＮａ））１／２              （８）
を満たすような濃度になるように、イオン注入することが好適である。
【００７６】
また、本実施の形態１では、前述したように、第２トランジスタＴＲ２２のトレンチＴ３２およびＴ４２の各々が、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１のトレンチＴ１１およびＴ２１の各々と、連続して形成されている。また、第１トランジスタＴＲ１２のトレンチＴ１２およびＴ２２の各々が、図２のＹ軸方向に沿って、第２トランジスタＴＲ２１のトレンチＴ３１およびＴ４１の各々と、連続して形成されている。その結果、一対のトレンチＴ１１およびＴ２１の間隔、ならびに、一対のトレンチＴ１２およびＴ２２の間隔である間隔Ｗ１は、一対のトレンチＴ３１およびＴ４１の間隔、ならびに、一対のトレンチＴ３２およびＴ４２の間隔である間隔Ｗ２と等しくなる。
【００７７】
なお、一対のトレンチＴ１１およびＴ２１の間隔、ならびに、一対のトレンチＴ１２およびＴ２２の間隔は、ゲート絶縁膜６ａおよび６ｂの間隔、すなわち、ｐ＋チャネル領域７の幅に等しい。したがって、ゲート絶縁膜６ａおよび６ｂの厚さが、ｐ＋チャネル領域７の幅に比べて小さい場合には、第１トランジスタＴＲ１におけるゲート間距離Ｗ１は、ゲート電極５ａおよび５ｂの間隔に略等しい。
【００７８】
また、一対のトレンチＴ３１およびＴ４１の間隔、ならびに、一対のトレンチＴ３２およびＴ４２の間隔は、ゲート絶縁膜６ｃおよび６ｄの間隔、すなわち、ｐ−チャネル領域９の幅に等しい。したがって、ゲート絶縁膜６ｃおよび６ｄの厚さが、ｐ−チャネル領域９の幅に比べて小さい場合には、第２トランジスタＴＲ２におけるゲート間距離Ｗ２は、ゲート電極５ｃおよび５ｄの間隔に略等しい。
【００７９】
なお、本実施の形態１では、第２トランジスタＴＲ２が、図２のＹ軸方向に沿って第１トランジスタＴＲ１と連続して形成されているため、第２トランジスタＴＲ２のみに接して形成される正孔引き抜き領域１４は、図２のＹ軸方向に沿って連続して形成されていない。
【００８０】
＜半導体装置の動作＞
続いて、本実施の形態１の半導体装置であるＩＧＢＴ５０の動作について説明する。
【００８１】
図３は、図１において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。図４は、図１において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【００８２】
初めに、ＩＧＢＴ５０をオン状態にするオン動作について説明する。
【００８３】
まず、コレクタ電極１３の電位がエミッタ電極１２の電位に対して所定の正の電位になるように、コレクタ電極１３に所定の電圧、すなわちコレクタ電圧Ｖｃを印加する。具体的には、例えばエミッタ電極１２を接地した状態で、コレクタ電極１３にコレクタ電圧Ｖｃを印加する。これにより、コレクタ電極１３からｐ＋コレクタ領域３およびｎ＋バッファ領域２を通して、ｎ−−ドリフト領域１へ正孔が注入される。
【００８４】
この状態で、ゲート電極５ａ、５ｂ、５ｃおよび５ｄの電位がエミッタ電極１２に対して所定の正の電位となるように、ゲート電極５ａ、５ｂ、５ｃおよび５ｄに所定の電圧を印加する。具体的には、例えばエミッタ電極１２を接地した状態で、ゲート電極５ａ、５ｂ、５ｃおよび５ｄに、ゲート電圧Ｖｇ１を印加する。ゲート電圧Ｖｇ１は、第１トランジスタＴＲ１および第２トランジスタＴＲ２をオン状態にするための電圧であり、例えば第１トランジスタＴＲ１の閾値電圧および第２トランジスタＴＲ２の閾値電圧のいずれよりも高い電圧である。
【００８５】
第１トランジスタＴＲ１では、ゲート電極５ａおよび５ｂにゲート電圧Ｖｇ１が印加されることで、ｐ＋チャネル領域７のうち、ゲート絶縁膜６ａおよび６ｂと接する領域において、反転層７ａおよび７ｂが形成された状態、すなわちオン状態になる。このとき、ｐ＋チャネル領域７のうち、ゲート絶縁膜６ａおよび６ｂから例えば１０ｎｍ程度の領域において、反転層７ａおよび７ｂが形成された状態になる。そして、エミッタ電極１２ａからの電子が、図３に経路をＰＳ１として示すように、ｎ＋＋エミッタ領域８ａおよび８ｂの各々、および、形成された反転層７ａおよび７ｂの各々を通して、ｎ−−ドリフト領域１に注入される、すなわち流れ込む。
【００８６】
前述したように、コレクタ電極１３にコレクタ電圧Ｖｃが印加されているため、コレクタ電極１３からｎ−−ドリフト領域１に正孔が注入される。その結果、エミッタ電極１２ａからｎ−−ドリフト領域１に注入された電子と、コレクタ電極１３からｎ−−ドリフト領域１に注入された正孔とは、ｎ−−ドリフト領域１中でクーロン引力によって引き合うため、ｎ−−ドリフト領域１中には例えば１×１０１６ｃｍ−３以上の過剰な電荷が蓄積される。この過剰蓄積効果によって、ｎ−−ドリフト領域１の抵抗値が小さくなるため、ＩＧＢＴに大きなオン電流を流すことができる。すなわち、ＩＧＢＴ５０がオン状態になる。
【００８７】
第１トランジスタＴＲ１では、ｐ＋チャネル領域７のうちゲート絶縁膜６ａおよび６ｂと接する領域に反転層７ａおよび７ｂが形成された状態、すなわちオン状態であるとき、ｐ＋チャネル領域７のうちゲート絶縁膜６ａおよび６ｂから少し離れた領域に空乏層（図示は省略）が形成されている。そのため、ｎ−−ドリフト領域１からの正孔は、図３に経路をＰＳ２として示すように、ｐ＋チャネル領域７のうち反転層７ａおよび７ｂ、ならびに、空乏層（図示は省略）以外の部分、すなわち中央部側の部分を通して、エミッタ電極１２ａに排出される、すなわち流れ出る。
【００８８】
一方、第２トランジスタＴＲ２でも、ゲート電極５ｃおよび５ｄにゲート電圧Ｖｇ１が印加されることで、ｐ−チャネル領域９のうち、ゲート絶縁膜６ｃおよび６ｄと接する領域において、反転層９ａおよび９ｂが形成された状態、すなわちオン状態になる。しかし、第２トランジスタＴＲ２では、第１トランジスタＴＲ１と異なり、ｎ＋＋エミッタ領域８ａおよび８ｂが形成されておらず、エミッタ電極１２ｂと反転層９ａおよび９ｂとが離れているため、エミッタ電極１２ｂからの電子は、ｎ−−ドリフト領域１に注入されない。
【００８９】
また、第２トランジスタＴＲ２でも、ｐ−チャネル領域９のうちゲート絶縁膜６ｃおよび６ｄと接する領域に反転層９ａおよび９ｂが形成された状態、すなわちオン状態であるとき、ｐ−チャネル領域９のうちゲート絶縁膜６ｃおよび６ｄから少し離れた領域に空乏層（図示は省略）が形成されている。
【００９０】
なお、上記したように、本願明細書では、第１トランジスタＴＲ１がオン状態であるとは、ｐ＋チャネル領域７に反転層７ａおよび７ｂが形成された状態であることを意味する。また、第１トランジスタＴＲ１がオフ状態であるとは、ｐ＋チャネル領域７において反転層７ａおよび７ｂが消滅した状態であることを意味する。一方、第２トランジスタＴＲ２がオン状態であるとは、ｐ−チャネル領域９に反転層９ａおよび９ｂが形成された状態であることを意味する。また、第２トランジスタＴＲ２がオフ状態であるとは、ｐ−チャネル領域９において反転層９ａおよび９ｂが消滅した状態であることを意味する。
【００９１】
ここで、空乏層が形成されるときの空乏層の幅ＬＤは、下記式（９）
ＬＤ＝１０−３×（２εｓｉＶ／（ｑＮａ））１／２              （９）
により表される。ただし、上記式（６）において、Ｎａ（ｃｍ−３）はｐ−チャネル領域９の不純物濃度であり、ｑ（Ｃ）は電子および正孔の素電荷であり、εｓｉ（Ｆ／ｍ）はシリコン（Ｓｉ）の誘電率である。また、ｐ−チャネル領域９のゲート絶縁膜６ｃおよび６ｄとの界面では、エネルギーバンドが反転層の形成に必要な程度曲がっており、このエネルギーバンドの曲がり量がＶ（ｅＶ）である。
【００９２】
ここで、エネルギーバンドの曲がり量Ｖは、ｐ−チャネル領域９のバンドギャップに相当する。上記式（７）でＶをバンドギャップとしたのも、このためである。そして、上記式（９）におけるエネルギーバンドの曲がり量Ｖは、シリコン（Ｓｉ）のバンドギャップＶに相当する１ｅＶ程度の量になる。したがって、ｐ−チャネル領域９においてゲート絶縁膜６ｃおよび６ｄの一方との界面に形成される空乏層の幅ＬＤは、上記式（９）において、Ｖ＝１ｅＶとした下記式（１０）
ＬＤ＝１０−３×（２εｓｉ／（ｑＮａ））１／２                （１０）
で表される。そして、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とすると、ゲート間距離Ｗが、ｐ−チャネル領域９においてゲート絶縁膜６ｃおよび６ｄの各々との界面に形成される空乏層の幅ＬＤの合計よりも小さいとき、すなわち、下記式（１１）
Ｗ＜２ＬＤ                                              （１１）
を満たすときに、ｐ−チャネル領域９全体が空乏化する。
【００９３】
上記式（８）は、上記式（１１）に上記式（１０）を組み合わせたものである。したがって、上記式（８）の関係を満たす場合には、第２トランジスタＴＲ２がオン状態のときに、ｐ−チャネル領域９全体が空乏化するため、ｎ−−ドリフト領域１の正孔が、ｐ−チャネル領域９を通してエミッタ電極１２ｂに排出されないようにすることができる。その結果、第２トランジスタＴＲ２が形成された場合でも、オン状態におけるＩＧＢＴの特性を、第２トランジスタＴＲ２が形成されない場合と同一にすることができる。
【００９４】
上記式（８）において、例えばＮａ＝１０１６（ｃｍ−３）とし、ｑ＝１．６×１０−１９（Ｃ）とし、εｓｉ＝１０．４×１０−１０（Ｆ／ｍ）とすると、ゲート間距離Ｗは、０．７２μｍ未満となる。
【００９５】
なお、ゲート間距離Ｗ１およびＷ２が互いに等しく、ゲート間距離Ｗ２をＷとしたときに上記式（８）を満たす場合でも、ｐ＋チャネル領域７における不純物濃度Ｎａがｐ−チャネル領域９における不純物濃度Ｎａよりも十分に高ければ、ゲート間距離Ｗ１をＷとしたときに上記式（８）を満たさない。すなわち、ｐ＋チャネル領域７における不純物濃度Ｎａが、ｐ−チャネル領域９における不純物濃度Ｎａよりも十分に高いときは、ゲート間距離Ｗ１およびＷ２が互いに等しい場合でも、第１トランジスタＴＲ１がオン状態のときにｐ＋チャネル領域７全体が空乏化することがない。したがって、第１トランジスタＴＲ１がオン状態のときに、ｎ−−ドリフト領域１の正孔がｐ＋チャネル領域７を通してエミッタ電極１２ａに排出される。
【００９６】
すなわち、コレクタ電極１３にコレクタ電圧を印加した状態であって、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときは、コレクタ電極１３から第１トランジスタＴＲ１を通してエミッタ電極１２ａに、正の極性の電荷である正孔、および、正の極性と反対の負の極性の電荷である電子からなる電流が流れる。しかし、第２トランジスタＴＲ２には、電流が流れない。
【００９７】
次に、ＩＧＢＴ５０をオン状態からオフ状態に切り替える動作について説明する。
【００９８】
コレクタ電極１３に所定の電圧、すなわちコレクタ電圧Ｖｃを印加した状態で、ゲート電極５ａ、５ｂ、５ｃおよび５ｄへのゲート電圧Ｖｇ１の印加を停止する。具体的には、例えばエミッタ電極１２を接地した状態で、ゲート電極５ａ、５ｂ、５ｃおよび５ｄに、第１トランジスタＴＲ１および第２トランジスタＴＲ２をオン状態からオフ状態に切り替えるためのゲート電圧Ｖｇ２を印加するか、または、ゲート電極５ａ、５ｂ、５ｃおよび５ｄを接地する。ゲート電圧Ｖｇ２は、例えば第１トランジスタＴＲ１の閾値電圧および第２トランジスタＴＲ２の閾値電圧のいずれよりも低い電圧である。
【００９９】
第１トランジスタＴＲ１では、ゲート電極５ａおよび５ｂへのゲート電圧Ｖｇ１の印加が停止されることで、オン状態のときにｐ＋チャネル領域７に形成されていた反転層７ａおよび７ｂが消滅し、エミッタ電極１２ａからｎ−−ドリフト領域１への電子の注入が止まる。また、オン状態のときにｎ−−ドリフト領域１に過剰に蓄積されていた正孔が、図４に経路をＰＳ３として示すように、ｐ＋チャネル領域７を通して、エミッタ電極１２ａに排出される。ただし、電子は、ｐ＋チャネル領域７を流れることができない。
【０１００】
一方、第２トランジスタＴＲ２でも、ゲート電極５ｃおよび５ｄへのゲート電圧Ｖｇ１の印加が停止されることで、オン状態のときにｐ−チャネル領域９に形成されていた反転層９ａおよび９ｂ、ならびに、空乏層（図示は省略）が消滅する。また、オン状態のときにｎ−−ドリフト領域１に過剰に蓄積されていた正孔が、図４に経路をＰＳ４として示すように、ｐ−チャネル領域９を通して、エミッタ電極１２ｂにも排出される。ただし、電子は、ｐ−チャネル領域９を流れることができない。
【０１０１】
すなわち、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１から、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して、エミッタ電極１２ａおよび１２ｂに、正孔からなる電流が流れることになる。
【０１０２】
さらに、本実施の形態１では、第２領域ＡＲ２において、第２トランジスタＴＲ２を構成するｐ−チャネル領域９の下のｎ−−ドリフト領域１内に、ｐ−チャネル領域９と接して正孔引き抜き領域１４が形成されている。これにより、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、図４に経路をＰＳ４として示すように、ｎ−−ドリフト領域１から正孔引き抜き領域１４およびｐ−チャネル領域９を通してｐ＋＋エミッタ領域４ｂに、正孔からなる電流が流れる。すなわち、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１から、正孔引き抜き領域１４および第２トランジスタＴＲ２を通して、エミッタ電極１２ｂに、正孔からなる電流が流れる。したがって、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１に高濃度で蓄積されている正孔をエミッタ電極１２側に効果的に排出することができる。
【０１０３】
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程の例を、図面を参照して説明する。図５〜図２２は、実施の形態１の半導体装置の製造工程中の要部断面図である。なお、図５〜図２２において、第１領域ＡＲ１は、第１トランジスタＴＲ１（図１７参照）が形成される領域を示し、第２領域ＡＲ２は、第２トランジスタＴＲ２（図１８参照）が形成される領域を示し、第３領域ＡＲ３は、ｐウェル領域１０（図１９参照）が形成される領域を示す。
【０１０４】
最初に、図５〜図８に示すように、ｎ−−ドリフト領域１と、ｎ−−ドリフト領域１の上面側の第２領域ＡＲ２で、ｎ−−ドリフト領域１のうち上面側の部分に形成された正孔引き抜き領域１４とを有する半導体基板３Ｓを用意する。
【０１０５】
この半導体基板３Ｓを用意する工程では、まず、図５に示すように、例えばリン（Ｐ）などのｎ型不純物を導入したｎ型シリコン（Ｓｉ）基板からなる半導体基板３Ｓを用意する。半導体基板３Ｓは、ｎ−−ドリフト領域１となる部分である。すなわち、半導体基板３Ｓは、ｎ−−ドリフト領域１を有する。
【０１０６】
例えば不純物注入がほぼされていない純粋なシリコン（Ｓｉ）基板に、高エネルギーの中性子線を照射して一部のシリコン（Ｓｉ）原子をリン（Ｐ）原子に原子核変換することで、不純物濃度が例えば８×１０１３〜１×１０１４ｃｍ−３程度であるｎ型Ｓｉ基板を用意することができる。
【０１０７】
次いで、図５に示すように、酸化シリコン膜１９を形成する。この酸化シリコン膜１９を形成する工程では、図５に示すように、半導体基板３Ｓ、すなわちｎ−−ドリフト領域１上に、酸化シリコン膜１９を形成する。この酸化シリコン膜１９は、半導体基板３Ｓの基板温度を例えば１０００℃程度に保持した状態で、ウェット酸化法で形成することができる。
【０１０８】
次いで、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜１９をパターニングする。酸化シリコン膜１９のパターニングは、第２トランジスタＴＲ２（後述する図１８参照）を形成する領域である第２領域ＡＲ２において酸化シリコン膜１９を除去することで、酸化シリコン膜１９に開口ＯＰ０を形成するように、行われる。すなわち、図５に示すように、第２領域ＡＲ２において、開口ＯＰ０が形成される。
【０１０９】
次いで、図６に示すように、トレンチＴ０を形成する。このトレンチＴ０を形成する工程では、開口ＯＰ０が形成された酸化シリコン膜１９をマスクとしたエッチングにより、半導体基板３Ｓ、すなわちｎ−−ドリフト領域１にトレンチＴ０を形成する。トレンチＴ０は、第２領域ＡＲ２において、ｎ−−ドリフト領域１のうち上面側の部分に形成される。
【０１１０】
次いで、図７に示すように、トレンチＴ０の内部に、正孔引き抜き領域１４を形成する。この正孔引き抜き領域１４を形成する工程では、例えばホウ素（Ｂ）などのｐ型不純物が導入されたシリコン（Ｓｉ）からなるｐ型の半導体領域としての正孔引き抜き領域１４を、トレンチＴ０に埋め込まれるように、選択エピタキシャル成長などにより形成する。
【０１１１】
次いで、図８に示すように、酸化シリコン膜１９を例えばドライエッチング技術により除去する。これにより、ｎ−−ドリフト領域１と、ｎ−−ドリフト領域１の上面側の第２領域ＡＲ２で、ｎ−−ドリフト領域１のうち上面側の部分に形成された正孔引き抜き領域１４とを有する半導体基板３Ｓが用意されることになる。
【０１１２】
一方、正孔引き抜き領域１４を形成する方法の変形例として、以下に示す方法を行うこともできる。
【０１１３】
この変形例では、ｎ型の半導体層１ａを有する半導体基板３Ｓを用意した後、図９に示すように、ｎ型の半導体層１ａの上面側の第２領域ＡＲ２で、ｎ型の半導体層１ａに、ｎ型の半導体層１ａの上面側から、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、第２領域ＡＲ２で、ｎ型の半導体層１ａのうち上面側の部分に、ｐ型の半導体領域１４ａが形成される。
【０１１４】
次いで、図１０に示すように、ｐ型の半導体領域１４ａ上を含めてｎ型の半導体層１ａ上に、ｎ型の半導体層１ｂを例えばエピタキシャル成長により形成する。次いで、図１０に示すように、第２領域ＡＲ２で、ｎ型の半導体層１ｂに、ｎ型の半導体層１ｂの上面側から、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、第２領域ＡＲ２で、ｎ型の半導体層１ｂのうち上面側の部分に、ｐ型の半導体領域１４ｂが形成される。
【０１１５】
次いで、図１１に示すように、ｐ型の半導体領域１４ｂ上を含めてｎ型の半導体層１ｂ上に、ｎ型の半導体層１ｃを例えばエピタキシャル成長により形成する。次いで、図１１に示すように、第２領域ＡＲ２で、ｎ型の半導体層１ｃに、ｎ型の半導体層１ｃの上面側から、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、第２領域ＡＲ２で、ｎ型の半導体層１ｃのうち上面側の部分に、ｐ型の半導体領域１４ｃが形成される。
【０１１６】
次いで、図１２に示すように、半導体基板３Ｓを熱処理し、ｎ型の半導体層１ａに導入されたｐ型不純物、ｎ型の半導体層１ｂに導入されたｐ型不純物、および、ｎ型の半導体層１ｃに導入されたｐ型不純物を拡散させる。これにより、第２領域ＡＲ２で、ｎ型の半導体層１ｃおよびｎ型の半導体層１ｂを貫通してｎ型の半導体層１ａに達するように、ｐ型の半導体領域である正孔引き抜き領域１４を形成する。なお、図１２では、ｎ型の半導体層１ａ上に形成されるｎ型の半導体層が２層であり、この２層の半導体層の各層のうち上面側の部分にｐ型不純物が導入される例を説明した。しかし、ｎ型の半導体層１ａ上に形成されるｎ型の半導体層が３層以上の複数層であり、この複数層の半導体層の各層のうち上面側の部分にｐ型不純物が導入されてもよい。このとき、第２領域ＡＲ２で、複数のｎ型の半導体層を貫通してｎ型の半導体層１ａに達するように、正孔引き抜き領域１４が形成される。
【０１１７】
あるいは、上記変形例の他、ｎ−−ドリフト領域１を有する半導体基板３Ｓを用意した後、第２領域ＡＲ２においてｎ−−ドリフト領域１のうち上面側の部分に高エネルギーで深くイオン注入することにより、正孔引き抜き領域１４を形成することもできる。
【０１１８】
なお、本実施の形態１では、第２トランジスタＴＲ２が、図２のＹ軸方向に沿って第１トランジスタＴＲ１と連続して形成されるため、第２トランジスタＴＲ２のみに接して形成される正孔引き抜き領域１４は、図２のＹ軸方向に沿って連続して形成されない。
【０１１９】
次いで、図１３に示すように、半導体層ＳＬ１を形成する。この半導体層ＳＬ１を形成する工程では、例えばイオン注入法により、半導体基板３Ｓの上面側から、例えばホウ素（Ｂ）などのｐ型不純物を導入する。その後、半導体基板３Ｓの上面に対して、例えばレーザーアニール装置により例えば数１００μｍ程度の瞬間的なアニール処理、すなわち熱処理を行い、導入した不純物の活性化を行う。これにより、第１領域ＡＲ１、第２領域ＡＲ２および第３領域ＡＲ３で、第１領域ＡＲ１に正孔引き抜き領域１４が形成された部分を含めて、ｎ−−ドリフト領域１のうち上面側の部分、すなわち上層部に、ｐ型の半導体層ＳＬ１が形成される。第２領域ＡＲ２で、半導体層ＳＬ１は、正孔引き抜き領域１４に接するように、形成される。また、半導体層ＳＬ１は、図１を用いて説明したような、ｐ＋＋エミッタ領域４、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８またはｐ−チャネル領域９となる部分である。前述したように、半導体層ＳＬ１の厚さを、例えば１〜５μｍ程度とすることができる。
【０１２０】
図１３に示すように、半導体層ＳＬ１が形成された後、正孔引き抜き領域１４は、第２領域ＡＲ２において、ｎ−−ドリフト領域１内に、半導体層ＳＬ１と接して形成されている。また、正孔引き抜き領域１４の不純物濃度をＮｄ（ｃｍ−３）とするとき、上記式（１）を満たすことが好適であり、正孔引き抜き領域１４の上下方向の長さをＬ（μｍ）とし、電源電圧をＶｃｃ（Ｖ）とするとき、上記式（２）および上記式（３）を満たすことが好適である。さらに、正孔引き抜き領域１４のゲート長方向の幅をＷＤ（μｍ）とし、配列ピッチをＰ０（μｍ）とするとき、上記式（６）を満たすことが好適である。
【０１２１】
なお、イオン注入法およびアニール処理（熱処理）に代え、例えばエピタキシャル成長法を用いて、ｎ−−ドリフト領域１上に半導体層ＳＬ１を形成することもできる。
【０１２２】
次いで、図１３に示すように、半導体基板３Ｓの半導体層ＳＬ１上に、酸化シリコン膜２１を形成する。この酸化シリコン膜２１は、半導体基板３Ｓの基板温度を例えば１０００℃程度に保持した状態で、ウェット酸化法で形成することができる。
【０１２３】
次いで、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜２１をパターニングする。酸化シリコン膜２１のパターニングは、トレンチＴを形成する領域において酸化シリコン膜２１を除去することで、酸化シリコン膜２１に開口ＯＰを形成するように、行われる。図１４に示すように、第１領域ＡＲ１において、開口ＯＰとして、一対の開口ＯＰ１およびＯＰ２が形成され、第２領域ＡＲ２において、開口ＯＰとして、一対の開口ＯＰ３およびＯＰ４が形成される。
【０１２４】
次いで、図１４に示すように、開口ＯＰが形成された酸化シリコン膜２１をマスクとしたエッチングにより、半導体層ＳＬ１にトレンチＴを形成する。トレンチＴは、第１領域ＡＲ１および第２領域ＡＲ２において、半導体層ＳＬ１を貫通し、ｎ−−ドリフト領域１に到達するように、形成される。第１領域ＡＲ１には、トレンチＴとして、一対のトレンチＴ１およびＴ２の各々が互いに離れて形成され、第２領域ＡＲ２には、トレンチＴとして、一対のトレンチＴ３およびＴ４の各々が互いに離れて形成される。また、一対のトレンチＴ３およびＴ４は、正孔引き抜き領域１４が、平面視において一対のトレンチＴ３およびＴ４の間に位置するように、形成される。
【０１２５】
図１４に示すように、一対のトレンチＴ１およびＴ２の間隔をＷ１とし、一対のトレンチＴ３およびＴ４の間隔をＷ２とする。このとき、一対のトレンチＴ３およびＴ４の間隔Ｗ２については、以下のような関係を満たすことが好適である。具体的には、間隔Ｗ２をＷ（ｍ）とし、ｐ−チャネル領域９（図１参照）の不純物濃度をＮａ（ｃｍ−３）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ−チャネル領域９の誘電率をε（Ｆ／ｍ）とし、ｐ−チャネル領域９のバンドギャップをＶ（ｅＶ）とする。このとき、上記式（７）を満たすような間隔とすることが好適である。
【０１２６】
また、本実施の形態１では、図２に示したように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが、図２のＹ軸方向に沿って、隣接するように形成される。すなわち、このトレンチＴを形成する工程において、図２に示したように、第２トランジスタＴＲ２２のトレンチＴ３２およびＴ４２の各々が、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１のトレンチＴ１１およびＴ２１の各々と、連続して形成される。また、第１トランジスタＴＲ１２のトレンチＴ１２およびＴ２２の各々が、図２のＹ軸方向に沿って、第２トランジスタＴＲ２１のトレンチＴ３１およびＴ４１の各々と、連続して形成される。したがって、一対のトレンチＴ１およびＴ２の間隔Ｗ１は、一対のトレンチＴ３およびＴ４の間隔Ｗ２と等しくなる。
【０１２７】
次いで、図１５に示すように、トレンチＴの内壁にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば酸化シリコン膜とすることができ、例えば熱酸化法によりトレンチＴの内壁に露出した半導体層ＳＬ１を酸化することで、形成することができる。ただし、ゲート絶縁膜６は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば酸窒化シリコン（ＳｉＯＮ）膜とすることができる。あるいは、ゲート絶縁膜６は、例えば酸化シリコン膜より誘電率の高い高誘電率膜とすることもでき、高誘電率膜として、例えば酸化ハフニウム（ＨｆＯ２）膜とすることもできる。
【０１２８】
なお、本実施の形態１では、このゲート絶縁膜６を形成する工程において、図２に示したように、一対のトレンチＴ３２およびＴ４２の各々の内壁に、一対のゲート絶縁膜６ｃおよび６ｄの各々が、図２のＹ軸方向に沿って、一対のゲート絶縁膜６ａおよび６ｂの各々と連続して形成される。また、一対のトレンチＴ１２およびＴ２２の各々の内壁に、一対のゲート絶縁膜６ａおよび６ｂの各々が、図２のＹ軸方向に沿って、一対のゲート絶縁膜６ｃおよび６ｄの各々と連続して形成される。
【０１２９】
次いで、図１５に示すように、酸化シリコン膜２１上にポリシリコン膜２２を形成する。このとき、内壁にゲート絶縁膜６が形成されたトレンチＴを埋め込むように、ポリシリコン膜２２を形成する。すなわち、トレンチＴの内部に、ゲート絶縁膜６を介して埋め込まれるように、ポリシリコン膜２２を形成する。ポリシリコン膜２２として、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散されたものとすることができ、例えばＣＶＤ法により形成することができる。
【０１３０】
次いで、図１６に示すように、ゲート電極５を形成する。このゲート電極５を形成する工程では、酸化シリコン膜２１上に形成したポリシリコン膜２２をドライエッチングによる全面エッチバックにより除去し、酸化シリコン膜２１をドライエッチング技術により除去する。これにより、トレンチＴの内部に、ゲート絶縁膜６を介して埋め込まれたポリシリコン膜２２からなるゲート電極５が形成される。ゲート電極５として、トレンチＴ１、Ｔ２、Ｔ３およびＴ４の各々に、ゲート電極５ａ、５ｂ、５ｃおよび５ｄの各々が形成される。例えば、一対のトレンチＴ１およびＴ２の各々の内部に、一対のゲート絶縁膜６ａおよび６ｂの各々を介してそれぞれ埋め込まれるように、一対のゲート電極５ａおよび５ｂが形成される。また、一対のトレンチＴ３およびＴ４の各々の内部に、一対のゲート絶縁膜６ｃおよび６ｄの各々を介してそれぞれ埋め込まれるように、一対のゲート電極５ｃおよび５ｄが形成される。
【０１３１】
なお、図２に示したように、一対のトレンチＴ３２およびＴ４２の各々の内部に、一対のゲート絶縁膜６ｃおよび６ｄの各々を介してそれぞれ埋め込まれるように形成される一対のゲート電極５ｃおよび５ｄの各々は、図２のＹ軸方向に沿って、一対のゲート電極５ａおよび５ｂのそれぞれと連続して形成される。また、一対のトレンチＴ１２およびＴ２２の各々の内部に、一対のゲート絶縁膜６ａおよび６ｂの各々を介してそれぞれ埋め込まれるように形成される一対のゲート電極５ａおよび５ｂの各々は、図２のＹ軸方向に沿って、一対のゲート電極５ｃおよび５ｄのそれぞれと連続して形成される。
【０１３２】
次いで、図１７に示すように、ｐ＋チャネル領域７を形成する。このｐ＋チャネル領域７を形成する工程では、半導体基板３Ｓ上にレジスト膜Ｒ１を塗布する。そして、塗布されたレジスト膜Ｒ１に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、第２領域ＡＲ２および第３領域ＡＲ３が覆われ、第１領域ＡＲ１が露出するように行われる。そして、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分には、ｐ＋チャネル領域７が形成される。ｐ＋チャネル領域７は、一対のトレンチＴ１およびＴ２の間に、その両側がトレンチＴ１およびＴ２に接し、その下側がｎ−−ドリフト領域１に接するように形成される。すなわち、ｐ＋チャネル領域７は、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に形成される。ｐ＋チャネル領域７の不純物濃度については、前述したように、例えば５×１０１５〜１×１０１８ｃｍ−３程度とすることができる。
【０１３３】
また、ｐ＋チャネル領域７を形成することで、第１領域ＡＲ１において、半導体層ＳＬ１に、ゲート電極５ａおよび５ｂ、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｐ＋チャネル領域７を含むＭＩＳＦＥＴである第１トランジスタＴＲ１が形成される。
【０１３４】
次いで、図１７に示すように、ｎ＋＋エミッタ領域８を形成する。このｎ＋＋エミッタ領域８を形成する工程では、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｎ型不純物を導入する。具体的には、ｐ型の半導体領域であるｐ＋チャネル領域７の上部において、ｐ型の半導体領域を完全に相殺するように、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分であって、ｐ＋チャネル領域７の上方に、ｎ＋＋エミッタ領域８が形成される。ｎ＋＋エミッタ領域８は、一対のトレンチＴ１およびＴ２の間に、その両側がトレンチＴ１およびＴ２に接するように形成される。すなわち、ｎ＋＋エミッタ領域８は、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｐ＋チャネル領域７に接するように、形成される。ｎ＋＋エミッタ領域８の不純物濃度については、前述したように、例えば１×１０１８〜５×１０２０ｃｍ−３程度とすることができる。
【０１３５】
次いで、図１８に示すように、ｐ−チャネル領域９を形成する。このｐ−チャネル領域９を形成する工程では、パターニングされたレジスト膜Ｒ１（図１７参照）を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ２を塗布する。そして、塗布されたレジスト膜Ｒ２に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、第１領域ＡＲ１および第３領域ＡＲ３が覆われ、第２領域ＡＲ２が露出するように行われる。そして、パターニングされたレジスト膜Ｒ２をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第２領域ＡＲ２においてレジスト膜Ｒ２で覆われていない部分には、ｐ−チャネル領域９が形成される。ｐ−チャネル領域９は、一対のトレンチＴ３およびＴ４の間に、その両側がトレンチＴ３およびＴ４に接するように形成される。すなわち、ｐ−チャネル領域９は、半導体層ＳＬ１のうち一対のトレンチＴ３およびＴ４に挟まれた部分に形成される。また、ｐ−チャネル領域９は、正孔引き抜き領域１４に接するように、形成される。ｐ−チャネル領域９の不純物濃度については、前述したように、例えば１×１０１５〜５×１０１６ｃｍ−３程度とすることができる。
【０１３６】
また、ｐ−チャネル領域９を形成することで、第２領域ＡＲ２において、半導体層ＳＬ１に、ゲート電極５ｃおよび５ｄ、ゲート絶縁膜６ｃおよび６ｄ、ならびに、ｐ−チャネル領域９を含むＭＩＳＦＥＴである第２トランジスタＴＲ２が形成される。
【０１３７】
なお、本実施の形態１では、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９をイオン注入法により形成する工程において、図２に示したように、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１と、第２トランジスタＴＲ２２とが互いに隣接するように、イオン注入を行う。また、図２に示したように、図２のＹ軸方向に沿って、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１とが互いに隣接するように、イオン注入を行う。すなわち、ｐ−チャネル領域９が、図２のＹ軸方向に沿って、ｐ＋チャネル領域７およびｎ＋＋エミッタ領域８と隣接して形成される。
【０１３８】
次いで、図１９に示すように、ｐウェル領域１０を形成する。このｐウェル領域１０を形成する工程では、パターニングされたレジスト膜Ｒ２（図１８参照）を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ３を塗布する。そして、塗布されたレジスト膜Ｒ３に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ３をパターニングする。レジスト膜Ｒ３のパターニングは、第１領域ＡＲ１および第２領域ＡＲ２が覆われ、第３領域ＡＲ３が露出するように行われる。そして、パターニングされたレジスト膜Ｒ３をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第３領域ＡＲ３においてレジスト膜Ｒ３で覆われていない部分には、ｐウェル領域１０が形成される。ｐウェル領域１０は、その両側がトレンチＴ２およびＴ３に接するように形成される。ｐウェル領域１０の不純物濃度については、前述したように、例えば５×１０１６〜1×１０１８ｃｍ−３程度とすることができる。
【０１３９】
なお、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８、ｐ−チャネル領域９およびｐウェル領域１０を形成する工程については、上記した順番で行う場合に限られず、いずれの順番で行ってもよい。また、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８、ｐ−チャネル領域９およびｐウェル領域１０を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば１０５０℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【０１４０】
次いで、図２０に示すように、凹部ＣＣ１およびＣＣ２を形成する。この凹部ＣＣ１およびＣＣ２を形成する工程では、パターニングされたレジスト膜Ｒ３（図１９参照）を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ４を塗布する。そして、塗布されたレジスト膜Ｒ４に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ４をパターニングする。レジスト膜Ｒ４のパターニングは、第１領域ＡＲ１のうちｐ＋＋エミッタ領域４ａが形成される部分、および、第２領域ＡＲ２のうちｐ＋＋エミッタ領域４ｂが形成される部分（後述する図２１参照）が露出するように行われる。そして、パターニングされたレジスト膜Ｒ４をマスクとし、フォトリソグラフィ技術およびエッチング技術を用いることにより、半導体層ＳＬ１に凹部ＣＣ１およびＣＣ２を形成する。第１領域ＡＲ１では、凹部ＣＣ１は、ｎ＋＋エミッタ領域８を貫通し、ｐ＋チャネル領域７に到達するように、形成される。このとき、第１領域ＡＲ１において、凹部ＣＣ１が形成され、ｎ＋＋エミッタ領域８が凹部ＣＣ１により分断されることで、２つのｎ＋＋エミッタ領域８ａおよび８ｂが形成される。また、凹部ＣＣ１の底面には、ｐ＋チャネル領域７が露出し、凹部ＣＣ２の底面には、ｐ−チャネル領域９が露出する。
【０１４１】
なお、本実施の形態１では、この凹部ＣＣ１およびＣＣ２を形成する工程において、図２に示したように、第２トランジスタＴＲ２２における凹部ＣＣ２が、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１における凹部ＣＣ１と連続して形成される。また、第１トランジスタＴＲ１２における凹部ＣＣ１が、図２のＹ軸方向に沿って、第２トランジスタＴＲ２１における凹部ＣＣ２と連続して形成される。
【０１４２】
次いで、図２１に示すように、層間絶縁膜１１を形成する。この層間絶縁膜１１を形成する工程では、パターニングされたレジスト膜Ｒ４（図２０参照）を除去した後、半導体基板３Ｓ上に層間絶縁膜１１を形成する。層間絶縁膜１１として、例えば酸化シリコン膜からなる絶縁膜を、例えばＣＶＤ法により形成することができる。
【０１４３】
次いで、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜１１にコンタクトホールＣＨ１およびＣＨ２を形成する。コンタクトホールＣＨ１は、第１領域ＡＲ１においてｐ＋＋エミッタ領域４ａが形成される部分に形成され、コンタクトホールＣＨ２は、第２領域ＡＲ２においてｐ＋＋エミッタ領域４ｂが形成される部分に形成される。したがって、コンタクトホールＣＨ１は、凹部ＣＣ１と平面視で重なった位置に形成され、コンタクトホールＣＨ２は、凹部ＣＣ２と平面視で重なった位置に形成される。
【０１４４】
次いで、図２１に示すように、ｐ＋＋エミッタ領域４を形成する。このｐ＋＋エミッタ領域４を形成する工程では、層間絶縁膜１１をマスクにしたイオン注入法により、凹部ＣＣ１の底面に露出したｐ＋チャネル領域７、および、凹部ＣＣ２の底面に露出したｐ−チャネル領域９に、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、第１領域ＡＲ１において、半導体層ＳＬ１のうち凹部ＣＣ１の底面に露出した部分に、ｐ＋＋エミッタ領域４として、ｐ＋＋エミッタ領域４ａが形成される。また、第２領域ＡＲ２において、半導体層ＳＬ１のうち凹部ＣＣ２の底面に露出した部分に、ｐ＋＋エミッタ領域４として、ｐ＋＋エミッタ領域４ｂが形成される。
【０１４５】
すなわち、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１およびＴ２に挟まれた部分に、一対のトレンチＴ１およびＴ２のいずれからも離れ、かつ、ｐ＋チャネル領域７と接するように、ｐ＋＋エミッタ領域４ａが形成される。また、第２領域ＡＲ２において、半導体層ＳＬ１のうち一対のトレンチＴ３およびＴ４に挟まれた部分に、一対のトレンチＴ３およびＴ４のいずれからも離れ、かつ、ｐ−チャネル領域９と接するように、ｐ＋＋エミッタ領域４ｂが形成される。
【０１４６】
次いで、図２２に示すように、コンタクトホールＣＨ１およびＣＨ２ならびに凹部ＣＣ１およびＣＣ２の内部、ならびに、層間絶縁膜１１上に、エミッタ電極１２を形成する。具体的には、まず、コンタクトホールＣＨ１およびＣＨ２ならびに凹部ＣＣ１およびＣＣ２の内部、ならびに、層間絶縁膜１１上に、例えばチタンタングステン（ＴｉＷ）からなるバリア導体膜を例えばスパッタリング法により形成する。次いで、このバリア導体膜上に例えばアルミニウム（Ａｌ）膜からなる導体膜を例えばスパッタリング法により形成することで、積層導体膜からなるエミッタ電極１２を形成する。これにより、第１領域ＡＲ１において、コンタクトホールＣＨ１および凹部ＣＣ１の内部にエミッタ電極１２ａが形成され、第２領域ＡＲ２において、コンタクトホールＣＨ２および凹部ＣＣ２の内部にエミッタ電極１２ｂが形成される。
【０１４７】
その結果、第１領域ＡＲ１において、コンタクトホールＣＨ１および凹部ＣＣ１の内部に形成されたエミッタ電極１２ａが、ｐ＋＋エミッタ領域４ａ、ならびに、ｎ＋＋エミッタ領域８ａおよび８ｂと電気的に接続される。一方、第２領域ＡＲ２において、コンタクトホールＣＨ２および凹部ＣＣ２の内部に形成されたエミッタ電極１２ｂが、ｐ−チャネル領域９と電気的に接続される。また、ｐ＋チャネル領域７は、ｎ＋＋エミッタ領域８ａおよび８ｂ、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｎ−−ドリフト領域１に接し、ｎ＋＋エミッタ領域８ａおよび８ｂの各々は、エミッタ電極１２ａ、ゲート絶縁膜６ａおよび６ｂの各々、ならびに、ｐ＋チャネル領域７に接する。さらに、ｐ−チャネル領域９は、エミッタ電極１２ｂ、ゲート絶縁膜６ｃおよび６ｄ、ならびに、ｎ−−ドリフト領域１に接する。
【０１４８】
なお、本実施の形態１では、このエミッタ電極１２ａおよび１２ｂを形成する工程において、図２に示したように、第２トランジスタＴＲ２２のエミッタ電極１２ｂが、図２のＹ軸方向に沿って、第１トランジスタＴＲ１１のエミッタ電極１２ａと連続して形成される。また、第１トランジスタＴＲ１２のエミッタ電極１２ａが、図２のＹ軸方向に沿って、第２トランジスタＴＲ２１のエミッタ電極１２ｂと連続して形成される。
【０１４９】
次いで、下面を研削し、ｎ＋バッファ領域２およびｐ＋コレクタ領域３（図１参照）を形成する。
【０１５０】
まず、半導体基板３Ｓの厚さが所定の厚さになるように、半導体基板３Ｓの下面を研削する。研削後の半導体基板３Ｓの厚さについては、例えば形成されるＩＧＢＴの耐圧に依存し、耐圧が例えば３．３ｋＶであるときは、厚さを３００μｍ程度とし、耐圧が例えば１．２ｋＶであるときは、厚さを１２０μｍ程度とし、耐圧が例えば６００Ｖであるときは、厚さを６０μｍとすることができる。
【０１５１】
次いで、例えばイオン注入法により、半導体基板３Ｓの下面側から、ｐ＋コレクタ領域３を形成する部分に例えばホウ素（Ｂ）などのｐ型不純物を導入し、ｎ＋バッファ領域２を形成する部分に例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。その後、半導体基板３Ｓの下面に対して、例えばレーザーアニール装置により例えば数１００μｍ程度の瞬間的なアニール処理、すなわち熱処理を行い、導入した不純物の活性化およびｐｎ接合の活性化を行う。これにより、図１に示したように、半導体基板３Ｓのうち下面側の部分に、下面から上面に向かって順に、ｐ＋コレクタ領域３およびｎ＋バッファ領域２が形成される。その結果、ｎ−−ドリフト領域１の上面側と反対側、すなわち下面側に、ｎ＋バッファ領域２が形成され、ｎ＋バッファ領域２の下面側に、ｐ＋コレクタ領域３が形成される。
【０１５２】
なお、ｎ＋バッファ領域２およびｐ＋コレクタ領域３については、ｎ＋バッファ領域２およびｐ＋コレクタ領域３の一方についてイオン注入およびアニール処理を行って形成した後、他方を形成することもできる。
【０１５３】
その後、半導体基板３Ｓの下面に、コレクタ電極１３として、アルミニウム（Ａｌ）などの金属、または、アルミニウムシリコン（ＡｌＳｉ）などの合金からなる導体膜を形成する。これにより、ｐ＋コレクタ領域３に接するように、コレクタ電極１３を形成する。以上のようにして、図１および図２に示したような、本実施の形態１における半導体装置であるＩＧＢＴ５０を製造することができる。
【０１５４】
＜ＩＧＢＴにおけるオン電圧とスイッチング損失について＞
続いて、ＩＧＢＴにおけるオン電圧とスイッチング損失の関係について、比較例の半導体装置と比較しながら説明する。
【０１５５】
図２３は、比較例の半導体装置の要部断面図である。図２４は、図２３において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。図２５は、図２３において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【０１５６】
図２３において、比較例の半導体装置であるＩＧＢＴ１５０のｎ−−ドリフト領域１、ｎ＋バッファ領域２およびｐ＋コレクタ領域３の各々は、上記ＩＧＢＴ５０のｎ−−ドリフト領域１、ｎ＋バッファ領域２およびｐ＋コレクタ領域３のそれぞれに相当するものである。ＩＧＢＴ１５０のｐ＋＋エミッタ領域４ａ、ゲート電極５ａおよび５ｂ、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｐ＋チャネル領域７の各々は、上記ＩＧＢＴ５０のｐ＋＋エミッタ領域４ａ、ゲート電極５ａおよび５ｂ、ゲート絶縁膜６ａおよび６ｂ、ならびに、ｐ＋チャネル領域７のそれぞれに相当するものである。ＩＧＢＴ１５０のｎ＋＋エミッタ領域８ａおよび８ｂ、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２ａ、ならびに、コレクタ電極１３の各々は、上記ＩＧＢＴ５０のｎ＋＋エミッタ領域８ａおよび８ｂ、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２ａ、ならびに、コレクタ電極１３のそれぞれに相当するものである。ＩＧＢＴ１５０の第１トランジスタＴＲ１は、上記ＩＧＢＴ５０の第１トランジスタＴＲ１に相当するものである。
【０１５７】
しかし、比較例の半導体装置であるＩＧＢＴ１５０には、第２トランジスタが設けられていない。
【０１５８】
比較例の半導体装置であるＩＧＢＴ１５０でも、コレクタ電極１３にコレクタ電圧Ｖｃを印加し、ゲート電極５ａおよび５ｂにゲート電圧Ｖｇ１を印加することで、ｐ＋チャネル領域７に反転層７ａおよび７ｂが形成された状態、すなわちオン状態になる。そして、エミッタ電極１２ａからの電子が、図２４に経路をＰＳ１として示すように、ｎ＋＋エミッタ領域８ａおよび８ｂ、ならびに、形成された反転層７ａおよび７ｂを通して、ｎ−−ドリフト領域１に注入される。エミッタ電極１２ａからｎ−−ドリフト領域１に注入された電子と、コレクタ電極１３からｎ−−ドリフト領域１に注入された正孔とは、ｎ−−ドリフト領域１中でクーロン引力によって引き合う。そのため、ｎ−−ドリフト領域１中には過剰な電荷が蓄積され、ＩＧＢＴ１５０に大きなオン電流を流すことができる。
【０１５９】
また、第１トランジスタＴＲ１がオン状態のときは、ｎ−−ドリフト領域１からの正孔は、図２４に経路をＰＳ２として示すように、ｐ＋チャネル領域７のうち反転層７ａおよび７ｂ、ならびに、空乏層（図示は省略）以外の部分、すなわち中央部側の部分を通して、エミッタ電極１２ａに排出される、すなわち流れ出る。
【０１６０】
一方、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わったとき、すなわち、ゲート電極５ａおよび５ｂへのゲート電圧Ｖｇ１の印加を停止したときは、ｎ−−ドリフト領域１に過剰に蓄積されていた正孔が、図２５に経路をＰＳ３として示すように、ｐ＋チャネル領域７を通してエミッタ電極１２ａに排出される。ただし、電子は、ｐ＋チャネル領域７を流れることができない。
【０１６１】
ところが、比較例の半導体装置では、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際の消費電力（スイッチング損失）が大きい。これは、図２５に示す経路ＰＳ３のみでは、正孔がｐ＋チャネル領域７を通して流れる量があまり多くないので、効率的に正孔を排出することができないためである。
【０１６２】
このようなスイッチング損失を低減するために、第１トランジスタＴＲ１と異なるトランジスタを形成し、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態からオフ状態に切り替わったときに、その異なるトランジスタを通して正孔を流すことも考えられる。しかし、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態のときに、その異なるトランジスタを通して正孔が流れ、実質的にエミッタ領域の面積が増加するため、ＩＥ効果が低減され、過剰蓄積効果が低減されてしまうという問題がある。
【０１６３】
また、第１トランジスタＴＲ１と異なるトランジスタを形成する場合には、その異なるトランジスタに、ホールバリア層となるｎ型のバリア領域を形成し、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態のときに、その異なるトランジスタを通して正孔が流れることを抑制することも考えられる。しかし、ｎ型のバリア領域を形成した場合には、今度は、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態からオフ状態に切り替わったときに、効率的に正孔を排出することができない。
【０１６４】
図２６は、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際の、コレクタ電流Ｉとコレクタ電圧Ｖｃの時間依存性の一例を模式的に示すグラフである。図２６では、電源電圧をＶ０により示し、第１トランジスタＴＲ１がオン状態のときに第１トランジスタＴＲ１に流れるコレクタ電流ＩをＩ０として示す。
【０１６５】
図２６に示すように、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わると、コレクタ電流ＩはＩ０から０Ａに減少するが、コレクタ電圧Ｖｃは略０Ｖに等しい電圧から電源電圧Ｖ０まで増加する。そして、図２６に示すように、コレクタ電圧Ｖｃが増加して電源電圧Ｖ０に等しくなった後も、コレクタ電流Ｉは漸減するため、コレクタ電流Ｉは減少しつつ一定時間流れ続ける。前述したように、このような電流をテール電流という。このテール電流は、ＩＧＢＴとしての第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際の損失、すなわちいわゆるターンオフ損失を増大させる。
【０１６６】
図２７は、図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域１の内部の電荷の分布を模式的に示すグラフである。図２７の横軸は、ｎ−−ドリフト領域１の上面における深さ位置を０としたときの、ｎ−−ドリフト領域１の、エミッタ電極１２側、すなわち上面側からコレクタ電極１３側、すなわち下面側に向かう方向の深さ位置Ｄを示し、図２７の縦軸は、電荷密度ρの対数を示す。また、図２７には、２つの曲線の各々により、正孔密度および電子密度の分布を示す。
【０１６７】
図２７に示すように、破線ＢＬよりも左側、すなわちエミッタ電極１２側の領域（以下、空間電荷領域と称する）における正孔密度は、破線ＢＬよりも右側、すなわちコレクタ電極１３側の領域（以下、伝導度変調領域と称する）における正孔密度よりも極めて小さくなっている。また、空間電荷領域における電子密度は、伝導度変調領域における電子密度よりも極めて小さくなっている。つまり、コレクタ電圧Ｖｃが電源電圧Ｖ０に達する際に、伝導度変調領域において、電子と正孔の両方の導電型の電荷が蓄積しており、これによりテール電流が発生することが分かる。
【０１６８】
図２８は、図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域１の内部における正孔の移動度（以下、正孔移動度と称する）μの分布を模式的に示すグラフである。図２９は、図２６においてコレクタ電圧Ｖｃが電源電圧Ｖ０に達する際の、ｎ−−ドリフト領域１の内部における電界Ｅの分布を模式的に示すグラフである。図２７と同様に、図２８および図２９の横軸は、ｎ−−ドリフト領域１の上面における深さ位置を０としたときの、ｎ−−ドリフト領域１の、エミッタ電極側（上面側）からコレクタ電極側（下面側）に向かう方向の深さ位置Ｄを示す。また、図２８の縦軸は、正孔移動度μを示し、図２９の縦軸は、電界Ｅ（ＭＶ／ｃｍ）を示す。
【０１６９】
図２９に示すように、破線ＢＬよりも左側の空間電荷領域における電界Ｅは、破線ＢＬよりも右側の伝導度変調領域における電界Ｅよりも大きく、図２８に示すように、破線ＢＬよりも左側の空間電荷領域における正孔移動度μは、破線ＢＬよりも右側の伝導度変調領域における正孔移動度μよりも小さい。これは、空間電荷領域で高電界が発生することで、速度飽和現象により正孔移動度μが減少したことによるものである。
【０１７０】
なお、速度飽和現象については、例えば、Yuan Taur, Tak H. Ning, Fundamental of Modern VLSI Devices, Cambridge University Press, 1998, pp149-150、に記載されている。
【０１７１】
図２８および図２９に示す結果から、以下のことが分かる。すなわち、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際に、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分としての空間電荷領域における電界が増加し、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分としての空間電荷領域における正孔移動度μが速度飽和現象により減少する。これにより、ｎ−−ドリフト領域１からエミッタ電極１２への正孔の流出が妨げられるために、ｎ−−ドリフト領域１のうちコレクタ電極１３側の部分としての伝導度変調領域に、電子および正孔からなる電荷の電荷蓄積を発生させ、コレクタ電流にテール電流が発生するのである。いいかえれば、空間電荷領域では、正孔移動度μと電界Ｅとの積である正孔の速度は、速度飽和現象により飽和し、電界Ｅは増加し、正孔移動度μは減少する。
【０１７２】
このように、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際に、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分としての空間電荷領域において、電界が増加し、正孔の速度が飽和して、エミッタ電極１２側へ正孔が流出することが妨げられる。これにより、ｎ−−ドリフト領域１のうちコレクタ電極１３側の部分としての伝導度変調領域において、電子と正孔の電荷が過剰蓄積され、いわゆるテール電流が発生する。
【０１７３】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置であるＩＧＢＴ５０では、第１トランジスタＴＲ１に加え、第２トランジスタＴＲ２を有する。第２トランジスタＴＲ２には、第１トランジスタＴＲ１に形成されているｎ＋＋エミッタ領域８ａおよび８ｂに相当する領域が形成されていない。そのため、第２トランジスタＴＲ２は、第２トランジスタＴＲ２がオン状態のときに、電流を流さないが、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、正孔からなる電流を流す。
【０１７４】
すなわち、本実施の形態１の半導体装置では、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、コレクタ電極１３から第１トランジスタＴＲ１のｐ＋チャネル領域７を通してエミッタ電極１２ａに、正孔および電子からなる電流が流れる。しかし、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２のｐ−チャネル領域９を通して電流が流れない。これにより、オン状態におけるＩＥ効果を確保することができ、過剰蓄積効果を確保することができる。その結果、ｎ−−ドリフト領域１の抵抗を低減することができ、定格で定められたコレクタ電流を流すためのコレクタ電圧、すなわちオン電圧を低減することができる。
【０１７５】
一方、本実施の形態１の半導体装置では、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ−−ドリフト領域１から第１トランジスタＴＲ１および第２トランジスタＴＲ２を通してエミッタ電極１２ａおよび１２ｂに正孔からなる電流が流れる。これにより、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わる際の消費電力、すなわちスイッチング損失を低減することができる。
【０１７６】
つまり、本実施の形態１の半導体装置によれば、オン電圧を低減するとともに、スイッチング損失を低減することができる。したがって、オン電圧を低減するために、例えば第１トランジスタＴＲ１のｐ＋＋エミッタ領域４ａの平面積（以下、単に面積と称する）または、ｐ＋チャネル領域７の平面積（以下、単に面積と称する）を小さくすることで、ＩＥ効果を高め、オン電圧を低減する場合でも、スイッチング損失を低減することができる。つまり、従来トレードオフの関係にあったオン電圧の低減とスイッチング損失の低減とを両立させることができ、ＩＧＢＴからなる半導体装置の性能を向上させることができる。
【０１７７】
さらに、本実施の形態１の半導体装置であるＩＧＢＴ５０では、ｎ−−ドリフト領域１内に、第２トランジスタＴＲ２のｐ−チャネル領域９と接して形成されたｐ型の半導体領域である正孔引き抜き領域１４を有する。
【０１７８】
ｎ−−ドリフト領域１を通って正孔が流出する際のコレクタ電流は、ｎ−−ドリフト領域１内における正孔移動度μ、ｎ−−ドリフト領域１内における電界Ｅ、および、ｎ−−ドリフト領域１内における正孔の濃度のそれぞれに比例する。前述したように、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わる際に、ｎ−−ドリフト領域１のうちエミッタ電極側の部分において、正孔移動度μは減少し、電界Ｅは増加し、正孔移動度μと電界Ｅとの積である正孔の速度は、速度飽和現象により飽和する。しかし、本実施の形態１では、正孔引き抜き領域１４が形成されることで、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分において、正孔の濃度を増加させることができるので、正孔の速度は増加しないものの、ｎ−−ドリフト領域１を通って正孔が流出する際のコレクタ電流を増加させることができる。
【０１７９】
なお、本実施の形態１では、ｐ＋チャネル領域７の面積とｐ−チャネル領域９の面積との面積比については、好適には、例えば以下のような方法により決定することができる。まず、ｐ＋＋エミッタ領域４ａおよび４ｂの面積、すなわちエミッタ径を決定し、決定されたｐ＋＋エミッタ領域４ａおよび４ｂの面積に対して、ＩＥ効果により最もオン電圧を低減できるように、ｐ＋チャネル領域７の面積を決定する。そして、ｐ＋チャネル領域７およびｐ−チャネル領域９が形成される予定の面積からｐ＋チャネル領域７の面積を差し引いた残りの面積を、ｐ−チャネル領域９の面積とする。
【０１８０】
また、本実施の形態１については、ｎ型の半導体領域およびｐ型の半導体領域の各領域の導電型をｐ型とｎ型との間で互いに入れ替えた場合でも、本実施の形態１の半導体装置と同様の効果が得られる（以下の実施の形態においても同様）。この場合、半導体装置を流れる電流を構成する電荷は、正孔と電子との間で互いに入れ替わる。すなわち、半導体装置を流れる電流を構成する電荷の極性は、正と負との間で互いに反対になる（以下の実施の形態においても同様）。
【０１８１】
また、本実施の形態１では、半導体基板３Ｓおよび各半導体領域を構成する半導体材料がシリコン（Ｓｉ）である例について説明した。しかし、半導体材料として、シリコン（Ｓｉ）に限られず、例えば炭化ケイ素（ＳｉＣ）など他の各種の半導体材料を用いることができる（以下の実施の形態においても同様）。ただし、シリコン（Ｓｉ）に代え、他の半導体材料を用い、上記式（７）に基づいてゲート間距離Ｗを決定する場合には、誘電率εを各半導体材料の誘電率とし、バンドギャップＶを各半導体材料のバンドギャップとする。
【０１８２】
さらに、本実施の形態１では、第２トランジスタＴＲ２がオン状態のときに第２トランジスタＴＲ２を通して正孔が流れないようにするためには、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷとしたときに、ゲート間距離Ｗが上記式（７）を満たすことが好適であることを説明した。しかし、ゲート間距離Ｗが上記式（７）を満たしていない場合でも、例えばｐ−チャネル領域９の不純物濃度をｐ＋チャネル領域７の不純物濃度よりも低くすることで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２のｐ−チャネル領域９を通して正孔がほとんど流れないように調節することができる。そのため、ゲート間距離Ｗが上記式（７）を満たしていない場合でも、第２トランジスタＴＲ２を形成しない場合に比べれば、スイッチング損失をより低減することができる。
【０１８３】
（実施の形態２）
＜半導体装置＞
次に、本発明の実施の形態２の半導体装置について説明する。前述した実施の形態１では、第１トランジスタと第２トランジスタとは、一方向に沿って、互いに隣接している。それに対して、実施の形態２では、第１トランジスタと第２トランジスタとは、ｐウェル領域を挟んで互いに離れた位置に形成されており、互いに隣接していない。
【０１８４】
図３０は、実施の形態２の半導体装置の斜視図である。なお、本実施の形態２の半導体装置の要部断面図は、実施の形態１で図１に示した半導体装置の要部断面図と同様である。
【０１８５】
図３０に示すように、本実施の形態２の半導体装置であるＩＧＢＴ５０ａは、実施の形態１の半導体装置であるＩＧＢＴ５０と略同一の構造を有する。すなわち、ＩＧＢＴ５０ａは、ＩＧＢＴ５０と同様に、ｎ−−ドリフト領域１、ｎ＋バッファ領域２、ｐ＋コレクタ領域３、ならびに、ｐ＋＋エミッタ領域４（ｐ＋＋エミッタ領域４ａおよび４ｂ）を備えている。また、ＩＧＢＴ５０ａは、ＩＧＢＴ５０と同様に、ゲート電極５（ゲート電極５ａ、５ｂ、５ｃおよび５ｄ）、ならびに、ゲート絶縁膜６（ゲート絶縁膜６ａ、６ｂ、６ｃおよび６ｄ）を備えている。さらに、ＩＧＢＴ５０ａは、ＩＧＢＴ５０と同様に、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８（ｎ＋＋エミッタ領域８ａおよび８ｂ）、ｐ−チャネル領域９、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２（エミッタ電極１２ａおよび１２ｂ）、ならびに、コレクタ電極１３を備えている。
【０１８６】
また、図３０に示すように、本実施の形態２でも、トレンチＴ１、Ｔ２、Ｔ３およびＴ４が一方向、すなわち図３０のＹ軸方向に沿って形成されている。したがって、ｐ＋＋エミッタ領域４（ｐ＋＋エミッタ領域４ａおよび４ｂ）、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８（ｎ＋＋エミッタ領域８ａおよび８ｂ）、ならびに、ｐ−チャネル領域９は、図３０のＹ軸方向に沿って形成されている。また、ゲート電極５（ゲート電極５ａ、５ｂ、５ｃおよび５ｄ）、ならびに、ゲート絶縁膜６（ゲート絶縁膜６ａ、６ｂ、６ｃおよび６ｄ）も、図３０のＹ軸方向に沿って形成されている。
【０１８７】
本実施の形態２でも、実施の形態１と同様に、正孔引き抜き領域１４は、ｎ−−ドリフト領域１内に、ｐ−チャネル領域９と接して形成されている。また、正孔引き抜き領域１４の不純物濃度をＮｄ（ｃｍ−３）とするとき、上記式（１）を満たすことが好適であり、正孔引き抜き領域１４の上下方向の長さをＬ（μｍ）とし、電源電圧をＶｃｃ（Ｖ）とするとき、上記式（２）および上記式（３）を満たすことが好適である。さらに、正孔引き抜き領域１４のゲート長方向の幅をＷＤ（μｍ）とし（図１３参照）、配列ピッチをＰ０（μｍ）とするとき、上記式（６）を満たすことが好適である。
【０１８８】
また、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とし、ｐ−チャネル領域９の不純物濃度をＮａ（ｍ−３）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ−チャネル領域９の誘電率をε（Ｆ／ｍ）とし、ｐ−チャネル領域９のバンドギャップをＶ（ｅＶ）とするとき、上記式（７）を満たすことが好適である。
【０１８９】
ただし、本実施の形態２では、一方向、すなわち図３０のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。すなわち、第２トランジスタＴＲ２のトレンチＴ３およびＴ４の各々は、図３０のＹ軸方向に沿って、第１トランジスタＴＲ１のトレンチＴ１およびＴ２の各々とは、連続して形成されていない。第２トランジスタＴＲ２のトレンチＴ３およびＴ４の各々は、図３０のＹ軸方向と交差する方向、すなわち図３０のＸ軸方向で、第１トランジスタＴＲ１のトレンチＴ１およびＴ２と離れた位置に形成されている。また、第１トランジスタＴＲ１のゲート間距離Ｗ１、すなわち、トレンチＴ１およびＴ２の間隔は、第２トランジスタＴＲ２のゲート間距離Ｗ２、すなわち、トレンチＴ３およびＴ４の間隔と等しくなくてもよい。
【０１９０】
そのため、第１トランジスタＴＲ１におけるゲート間距離Ｗ１および第２トランジスタＴＲ２におけるゲート間距離Ｗ２については、以下のように個別に設計することができる。すなわち、ゲート間距離Ｗ１については、オン電圧を低減するために必要な距離として設計することができる。また、ゲート間距離Ｗ２については、第２トランジスタＴＲ２がオン状態のときに第２トランジスタＴＲ２を流れる電流を少なくし、第２トランジスタＴＲ２がオフ状態のときに第２トランジスタＴＲ２を流れる電流を大きくするために必要な距離として設計することができる。
【０１９１】
なお、図示を省略するが、ゲート電極５ａおよび５ｂは、図１に示す断面と同様の断面よりも奥側（または手前側）の位置で、互いに電気的に接続されており、ゲート電極５ｃおよび５ｄも、図１に示す断面と同様の断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。また、図３０のＸ軸方向で互いに離れた位置に形成されているゲート電極５（ゲート電極５ａ、５ｂ、５ｃおよび５ｄ）を互いに電気的に接続することができる。このような構成により、第１トランジスタＴＲ１のゲート電極５ａおよび５ｂに印加するゲート電圧と、第２トランジスタＴＲ２のゲート電極５ｃおよび５ｄに印加するゲート電圧とを、一括して制御することができる。
【０１９２】
また、本実施の形態２では、実施の形態１と異なり、第２トランジスタＴＲ２が、図３０のＹ軸方向に沿って連続して形成されているため、第２トランジスタＴＲ２に接して形成される正孔引き抜き領域１４も、図３０のＹ軸方向に沿って連続して形成されている。
【０１９３】
本実施の形態２の半導体装置であるＩＧＢＴ５０ａの動作については、実施の形態１の半導体装置であるＩＧＢＴ５０の動作と同様であるため、その説明を省略する。
【０１９４】
＜半導体装置の製造工程＞
本実施の形態２の半導体装置の製造工程については、酸化シリコン膜２１をパターニングする工程、トレンチＴを形成する工程、ならびに、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９を形成する工程以外の工程については、実施の形態１の半導体装置の製造工程と同様であり、その説明を省略する。
【０１９５】
なお、半導体基板３Ｓを用意する工程は、実施の形態１で図５〜図８を用いて説明した工程、または、実施の形態１で図９〜図１２を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、第２トランジスタＴＲ２（図３０参照）が、図３０のＹ軸方向に沿って連続して形成されるので、第２トランジスタＴＲ２に接して形成される正孔引き抜き領域１４も、図３０のＹ軸方向に沿って連続して形成される。
【０１９６】
酸化シリコン膜２１をパターニングする工程、および、トレンチＴを形成する工程は、それぞれ実施の形態１で図１４を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のトレンチＴ３およびＴ４は、図３０のＸ軸方向で、一対のトレンチＴ１およびＴ２と離れた位置に形成される。したがって、一対のトレンチＴ３およびＴ４の各々は、図３０のＹ軸方向に沿って、一対のトレンチＴ１およびＴ２の各々と連続して形成されない。
【０１９７】
ゲート絶縁膜６を形成する工程は、実施の形態１で図１５を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のゲート絶縁膜６ｃおよび６ｄの各々は、図３０のＸ軸方向で、一対のゲート絶縁膜６ａおよび６ｂの各々と離れた位置に形成される。したがって、一対のゲート絶縁膜６ｃおよび６ｄの各々は、図３０のＹ軸方向に沿って、一対のゲート絶縁膜６ａおよび６ｂの各々と連続して形成されない。
【０１９８】
ゲート電極５を形成する工程は、実施の形態１で図１５および図１６を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のゲート電極５ｃおよび５ｄの各々は、図３０のＸ軸方向で、一対のゲート電極５ａおよび５ｂの各々と離れた位置に形成される。したがって、一対のゲート電極５ｃおよび５ｄの各々は、図３０のＹ軸方向に沿って、一対のゲート電極５ａおよび５ｂの各々と連続して形成されない。
【０１９９】
ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９を形成する工程は、それぞれ実施の形態１で図１７および図１８を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、ｐ＋チャネル領域７、ｎ＋＋エミッタ領域８およびｐ−チャネル領域９をイオン注入法により形成する工程においては、図３０のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが互いに隣接しないように、イオン注入を行う。すなわち、ｐ−チャネル領域９が、図３０のＹ軸方向に沿って、ｐ＋チャネル領域７、ならびに、ｎ＋＋エミッタ領域８ａおよび８ｂと隣接しないように形成する。
【０２００】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２でも、実施の形態１と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２０１】
また、本実施の形態２では、ｎ−−ドリフト領域１内に、第２トランジスタＴＲ２のｐ−チャネル領域９と接して形成されたｐ型の半導体領域である正孔引き抜き領域１４を有する。これにより、実施の形態１と同様に、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分において、正孔の濃度を増加させることができるので、正孔の速度は増加しないものの、ｎ−−ドリフト領域１を通って正孔が流出する際のコレクタ電流を増加させることができる。
【０２０２】
一方、本実施の形態２では、実施の形態１と異なり、図３０のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０２０３】
（実施の形態３）
＜半導体装置＞
次に、本発明の実施の形態３の半導体装置について説明する。実施の形態３の半導体装置は、実施の形態１の半導体装置において、ｐ＋チャネル領域とｎ−−ドリフト領域との間にｎバリア領域が形成されたものであるため、ｎバリア領域以外の部分については、その説明を省略する。
【０２０４】
図３１は、実施の形態３の半導体装置の要部断面図である。図３２は、実施の形態３の半導体装置の斜視図である。
【０２０５】
図３１に示すように、本実施の形態３の半導体装置であるＩＧＢＴ５０ｂでは、第１領域ＡＲ１において、ｐ＋チャネル領域７とｎ−−ドリフト領域１との間にｎバリア領域１５が形成されている。ｎバリア領域１５は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型の半導体領域である。ｎバリア領域１５の不純物濃度は、例えば５×１０１６〜１×１０１8ｃｍ−３程度とすることができる。
【０２０６】
ｎバリア領域１５を形成することで、第１トランジスタＴＲ１がオン状態のときに、ｎ−−ドリフト領域１に過剰蓄積された正孔が、ｐ＋チャネル領域７を通してエミッタ電極１２ａに排出される、すなわち流れ出ることを抑制することができる。したがって、ｎバリア領域１５の不純物濃度を調節することで、ＩＥ効果の程度を調節することができる。
【０２０７】
また、図３２に示すように、本実施の形態３では、実施の形態１と同様に、一方向、すなわち図３２のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【０２０８】
本実施の形態３の半導体装置であるＩＧＢＴ５０ｂの動作については、実施の形態１の半導体装置であるＩＧＢＴ５０の動作と略同様であるため、その説明を省略する。
【０２０９】
ただし、本実施の形態３では、第１トランジスタＴＲ１がオン状態のときに、ｎバリア領域１５により、ｎ−−ドリフト領域１に過剰蓄積された正孔が第１トランジスタＴＲ１を通してエミッタ電極１２ａに排出されることを抑制する。
【０２１０】
＜半導体装置の製造工程＞
図３３は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０２１１】
本実施の形態３の半導体装置の製造工程については、ｎバリア領域１５を形成する工程以外の工程については、実施の形態１の半導体装置の製造工程と同様であり、その説明を省略する。
【０２１２】
本実施の形態３では、例えばゲート電極５を形成した後、ｐ＋チャネル領域７を形成する前に、図３３に示すように、ｎバリア領域１５を形成する。
【０２１３】
具体的には、半導体基板３Ｓ上にレジスト膜Ｒ１を塗布する。そして、塗布されたレジスト膜Ｒ１に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、第２領域ＡＲ２および第３領域ＡＲ３が覆われ、第１領域ＡＲ１が露出するように行われる。そして、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｎ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分には、ｎバリア領域１５が形成される。ｎバリア領域１５は、一対のトレンチＴ１およびＴ２の間に、その両側がトレンチＴ１およびＴ２に接し、その下側がｎ−−ドリフト領域１に接するように形成される。ｎバリア領域１５の不純物濃度については、前述したように、例えば５×１０１６〜１×１０１８ｃｍ−３程度とすることができる。
【０２１４】
次いで、図３３に示すように、ｐ＋チャネル領域７およびｎ＋＋エミッタ領域８を形成する。このｐ＋チャネル領域７およびｎ＋＋エミッタ領域８を形成する工程は、図１７を用いて説明した工程と同様にすることができる。
【０２１５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３でも、実施の形態１と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２１６】
また、本実施の形態３では、ｎ−−ドリフト領域１内に、第２トランジスタＴＲ２のｐ−チャネル領域９と接して形成されたｐ型の半導体領域である正孔引き抜き領域１４を有する。これにより、実施の形態１と同様に、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分において、正孔の濃度を増加させることができるので、正孔の速度は増加しないものの、ｎ−−ドリフト領域１を通って正孔が流出する際のコレクタ電流を増加させることができる。
【０２１７】
一方、本実施の形態３では、実施の形態１と異なり、ｐ＋チャネル領域７とｎ−−ドリフト領域１との間にｎバリア領域１５が形成されている。そのため、ｎバリア領域１５の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態１に比べ、オン電圧をさらに低減することができる。
【０２１８】
（実施の形態４）
＜半導体装置＞
次に、本発明の実施の形態４の半導体装置について説明する。実施の形態４の半導体装置は、実施の形態２の半導体装置において、ｐ＋チャネル領域とｎ−−ドリフト領域との間にｎバリア領域が形成されたものであるため、ｎバリア領域以外の部分については、その説明を省略する。
【０２１９】
図３４は、実施の形態４の半導体装置の斜視図である。なお、本実施の形態４の半導体装置の要部断面図は、実施の形態３で図３１に示した半導体装置の要部断面図と同様である。
【０２２０】
図３４に示すように、本実施の形態４の半導体装置であるＩＧＢＴ５０ｃでは、実施の形態３の半導体装置であるＩＧＢＴ５０ｂと同様に、ｐ＋チャネル領域７とｎ−−ドリフト領域１との間にｎバリア領域１５が形成されている。
【０２２１】
また、図３４に示すように、本実施の形態４では、実施の形態２と同様に、一方向、すなわち図３４のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。
【０２２２】
本実施の形態４の半導体装置の動作については、実施の形態３の半導体装置の動作と同様であるため、その説明を省略する。
【０２２３】
＜半導体装置の製造工程＞
本実施の形態４の半導体装置の製造工程については、ｎバリア領域１５を形成する工程以外の工程については、実施の形態２の半導体装置の製造方法と同様であり、その説明を省略する。
【０２２４】
本実施の形態４では、例えばゲート電極５を形成した後、ｐ＋チャネル領域７を形成する前に、実施の形態３で図３３を用いて説明した工程と同様の工程を行って、ｎバリア領域１５を形成する。
【０２２５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４でも、実施の形態１と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２２６】
また、本実施の形態４では、ｎ−−ドリフト領域１内に、第２トランジスタＴＲ２のｐ−チャネル領域９と接して形成されたｐ型の半導体領域である正孔引き抜き領域１４を有する。これにより、実施の形態１と同様に、ｎ−−ドリフト領域１のうちエミッタ電極１２側の部分において、正孔の濃度を増加させることができるので、正孔の速度は増加しないものの、ｎ−−ドリフト領域１を通って正孔が流出する際のコレクタ電流を増加させることができる。
【０２２７】
さらに、本実施の形態４では、実施の形態２と同様に、図３４のＹ軸方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０２２８】
一方、本実施の形態４では、実施の形態３と同様に、ｐ＋チャネル領域７とｎ−−ドリフト領域１との間にｎバリア領域１５が形成されている。そのため、ｎバリア領域１５の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態２の半導体装置に比べ、オン電圧をさらに低減することができる。
【０２２９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２３０】
例えば、前記実施の形態では、ゲート電極がトレンチの内部に形成された例について説明した。しかし、前記実施の形態は、ゲート電極がトレンチの内部に形成された場合に限定されるものではなく、例えば半導体層上に一対のゲート電極が形成された後、その一対のゲート電極に挟まれた領域にチャネル領域が形成された場合にも適用可能である。
【産業上の利用可能性】
【０２３１】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２３２】
１  ｎ−−ドリフト領域
１ａ〜１ｃ  半導体層
２  ｎ＋バッファ領域
３  ｐ＋コレクタ領域
３Ｓ  半導体基板
４、４ａ、４ｂ  ｐ＋＋エミッタ領域
５、５ａ〜５ｄ  ゲート電極
６、６ａ〜６ｄ  ゲート絶縁膜
７  ｐ＋チャネル領域
７ａ、７ｂ  反転層
８、８ａ、８ｂ  ｎ＋＋エミッタ領域
９  ｐ−チャネル領域
９ａ、９ｂ  反転層
１０  ｐウェル領域
１１  層間絶縁膜
１２、１２ａ、１２ｂ  エミッタ電極
１３  コレクタ電極
１４  正孔引き抜き領域
１４ａ〜１４ｃ  半導体領域
１５  ｎバリア領域
１９、２１  酸化シリコン膜
２２  ポリシリコン膜
５０、５０ａ〜５０ｃ  ＩＧＢＴ
ＡＲ１  第１領域
ＡＲ２  第２領域
ＡＲ３  第３領域
ＢＬ  破線
ＣＣ１、ＣＣ２  凹部
ＣＨ１、ＣＨ２  コンタクトホール
Ｌ  長さ
ＯＰ、ＯＰ０〜ＯＰ４  開口
ＰＳ１〜ＰＳ４  経路
Ｒ１〜Ｒ４  レジスト膜
ＳＬ１  半導体層
Ｔ、Ｔ０〜Ｔ４  トレンチ
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ３１、Ｔ３２、Ｔ４１、Ｔ４２  トレンチ
ＴＲ１、ＴＲ１１、ＴＲ１２  第１トランジスタ
ＴＲ２、ＴＲ２１、ＴＲ２２  第２トランジスタ
Ｗ１、Ｗ２  ゲート間距離（間隔）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【手続補正書】
【提出日】平成28年11月28日(2016.11.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の第１半導体層と、前記第１半導体層の一方の主面側の第１領域で、前記第１半導体層のうち前記一方の主面側の第１部分に形成され、前記第１導電型と異なる第２導電型の第１半導体領域とを有する半導体基板を用意する工程、
（ｂ）前記第１領域、および、前記第１半導体層の前記一方の主面側の第２領域で、前記第１半導体領域が形成された前記第１部分を含めて前記第１半導体層の前記一方の主面側に、第２半導体層を形成する工程、
（ｃ）前記第２領域で、それぞれ前記第２半導体層を貫通するように、一対の第１トレンチを互いに離して形成し、前記第１領域で、それぞれ前記第２半導体層を貫通するように、一対の第２トレンチを第１間隔で互いに離して形成する工程、
（ｄ）前記一対の第１トレンチの各々の内壁に、一対の第１ゲート絶縁膜のそれぞれを形成し、前記一対の第２トレンチの各々の内壁に、一対の第２ゲート絶縁膜のそれぞれを形成する工程、
（ｅ）前記一対の第１トレンチの各々の内部に、前記第１ゲート絶縁膜を介してそれぞれ埋め込まれるように、一対の第１ゲート電極を形成し、前記一対の第２トレンチの各々の内部に、前記第２ゲート絶縁膜を介してそれぞれ埋め込まれるように、一対の第２ゲート電極を形成する工程、
（ｆ）前記第２半導体層のうち前記一対の第１トレンチに挟まれた第２部分に、前記第２導電型の第１チャネル領域を形成する工程、
（ｇ）前記第２半導体層のうち前記一対の第２トレンチに挟まれた第３部分に、前記第２導電型の第２チャネル領域を形成する工程、
（ｈ）前記第２半導体層のうち前記第２部分に、前記第１ゲート絶縁膜および前記第１チャネル領域に接するように、前記第１導電型の第１エミッタ領域を形成する工程、
（ｉ）前記第２半導体層のうち前記第２部分に、前記一対の前記第１トレンチのいずれからも離れ、かつ、前記第１チャネル領域に接するように、前記第２導電型の第２エミッタ領域を形成する工程、
（ｊ）前記第２半導体層のうち前記第３部分に、前記一対の前記第２トレンチのいずれからも離れ、かつ、前記第２チャネル領域に接するように、前記第２導電型の第３エミッタ領域を形成する工程、
（ｋ）前記第１エミッタ領域、前記第２エミッタ領域および前記第３エミッタ領域に接するように、エミッタ電極を形成する工程、
（ｌ）前記第１半導体層を挟んで前記第２半導体層と反対側に前記第２導電型の第３半導体層を形成する工程、
（ｍ）前記第３半導体層に接するように、コレクタ電極を形成する工程、
を有し、
前記（ｂ）工程では、前記第１半導体領域に接するように、前記第２半導体層を形成し、
前記（ｃ）工程では、前記第１半導体領域が、平面視において前記一対の第２トレンチの間に位置するように、前記一対の第２トレンチを形成し、
前記（ｇ）工程では、前記第１半導体領域に接するように、前記第２チャネル領域を形成し、
前記（ａ）工程は、
（ａ１）前記第１半導体層を有する前記半導体基板を用意する工程、
（ａ２）前記第１領域で、前記第１半導体層のうち前記第１部分に第３トレンチを形成する工程、
（ａ３）前記第３トレンチに埋め込まれるように、前記第１半導体領域を形成し、前記第１半導体層と前記第１半導体領域とを有する前記半導体基板を用意する工程、
を含む、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮａ（ｃｍ−３）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０−３×（２Ｖε／（ｑＮａ））１／２を満たす、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
電源電圧をＶｃｃ（Ｖ）とし、前記第１半導体領域の、前記コレクタ電極から前記エミッタ電極に向かう方向の長さをＬ（μｍ）とするとき、Ｌ＜８×１０−２×Ｖｃｃを満たし、かつ、
前記第１半導体領域の不純物濃度をＮｄ（ｃｍ−３）とするとき、Ｎｄ＜２×１０１６を満たす、半導体装置の製造方法。
【国際調査報告】
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