(57)【特許請求の範囲】
【請求項１】
複数の制御用電極と、
アクティブ素子領域と、
非アクティブ素子領域と、を備え、
前記非アクティブ素子領域は、前記制御用電極の配列方向に対して平行な方向および前記制御用電極の配列方向に対して垂直な方向に、前記アクティブ素子領域を囲むようにそれぞれ設けられ、
前記制御用電極の配列方向に対して垂直な方向に設けられた非アクティブ素子領域は、前記アクティブ素子領域に対して、前記制御用電極下で隣り合って形成され、
前記非アクティブ素子領域のソース領域には、前記アクティブ素子領域のソースを形成する領域の不純物層とは逆の極性をもつ不純物層が形成されていることを特徴とするスイッチ素子。
【請求項２】
請求項１記載のスイッチ素子において、
前記スイッチ素子は半導体基板を備え、
前記制御用電極は前記半導体基板上に実装されることを特徴とするスイッチ素子。
【請求項３】
請求項２記載のスイッチ素子において、
前記スイッチ素子は前記半導体基板上に設けられた絶縁用トレンチを備え、
前記アクティブ素子領域と前記非アクティブ素子領域とは、前記絶縁用トレンチに囲まれるように設けられ、
前記非アクティブ素子領域は、前記絶縁用トレンチと前記アクティブ素子領域との間に設けられていることを特徴とするスイッチ素子。
【請求項４】
請求項１乃至３のいずれかに記載のスイッチ素子において、
前記スイッチ素子は、電流駆動用スイッチ素子と並列に接続され、前記電流駆動用スイッチ素子による負荷に対する通電電流を検出するための電流検出用スイッチ素子であるスイッチ素子。
【請求項５】
請求項１乃至４のいずれかに記載のスイッチ素子において、
前記制御用電極はドレインドリフト領域まで延長したフィールドプレート領域を備えるスイッチ素子。
【請求項６】
請求項３記載のスイッチ素子において、
前記半導体基板はＳＯＩ基板であって、前記絶縁用トレンチの深さはＳｉ活性層の厚さに等しく、
前記アクティブ素子領域と前記絶縁用トレンチとの距離が、少なくとも前記絶縁用トレンチの深さより大きくなるように、前記非アクティブ素子領域が形成されていることを特徴とするスイッチ素子。
【請求項７】
請求項１乃至６のいずれかに記載のスイッチ素子において、
前記非アクティブ素子領域は、
前記制御用電極の配列方向に対して平行に配置された第１の非アクティブ素子領域と、
前記制御用電極の配列方向に対して垂直に配置された第２の非アクティブ素子領域とを備え、
前記第２の非アクティブ素子領域の制御用電極は、前記アクティブ素子領域のソースと電気的に接続されていることを特徴とするスイッチ素子。
【請求項８】
請求項１乃至６のいずれかに記載のスイッチ素子において、
前記非アクティブ素子領域は、
前記制御用電極の配列方向に対して平行に配置された第１の非アクティブ素子領域と、
前記制御用電極の配列方向に対して垂直に配置された第２の非アクティブ素子領域を備え、
前記第２の非アクティブ素子領域のドレインは、前記アクティブ素子領域のソースと電気的に接続されていることを特徴とするスイッチ素子。
【請求項９】
請求項４記載のスイッチ素子において、
前記電流検出用スイッチ素子の制御用電極間の間隔は、前記電流駆動用スイッチ素子の制御用電極の間隔に等しいことを特徴とするスイッチ素子。
【請求項１０】
請求項９記載のスイッチ素子において、
前記電流検出用スイッチ素子の制御用電極幅は、前記電流駆動用スイッチ素子の制御用電極幅に比べて１／１００以下であることを特徴とするスイッチ素子。
【請求項１１】
電流駆動用スイッチ素子と、前記電流駆動用スイッチ素子に並列に接続されて前記電流駆動用スイッチ素子の通電電流を検出するための電流検出用スイッチ素子と、を有する負荷駆動装置において、
少なくとも前記電流検出用スイッチ素子は、複数の制御用電極と、
アクティブ素子領域と、
非アクティブ素子領域と、を備え、
前記非アクティブ素子領域は、前記制御用電極の配列方向に対して平行な方向および前記制御用電極の配列方向に対して垂直な方向に、前記アクティブ素子領域を囲むようにそれぞれ設けられ、
前記制御用電極の配列方向に対して垂直な方向に設けられた非アクティブ素子領域は、前記アクティブ素子領域に対して、前記制御用電極下で隣り合って形成され、
前記非アクティブ素子領域のソース領域には、前記アクティブ素子領域のソースを形成する領域の不純物層とは逆の極性をもつ不純物層が形成されていることを特徴とすることを特徴とする負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出用ＭＯＳＦＥＴなどのスイッチ素子、およびそれを用いた負荷駆動装置に関し、特にモータ、ソレノイドなどの電動アクチュエーターを高い精度で制御するのに適した電流検出用ＭＯＳＦＥＴおよびそれを用いた負荷駆動装置に関する。
【背景技術】
【０００２】
従来、アクティブ素子領域と、非アクティブ素子領域とを設けたスイッチ素子が知られている（例えば、特許文献１）。このスイッチ素子では、結晶欠陥でのリーク等による特性劣化を考慮して、非アクティブ素子領域のダミーゲートのピッチを設定することが記載されており、アクティブ素子領域の制御用電極は、非アクティブ素子領域には到達しないように設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１４９８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のスイッチ素子では、ゲート電極は少なくともアクティブ領域と非アクティブ領域で分離されているため，直線状のゲート電極をもつ横型ＭＯＳトランジスタにおいては分離部領域でオフ耐圧が低下してしまうおそれがある。
【０００５】
そこで、本発明は、素子のオフ耐圧を低下させることなく、オン抵抗の特性変化を抑制することができるスイッチ素子及び負荷駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、制御用電極と、アクティブ素子領域と、非アクティブ素子領域と、を備え、前記アクティブ素子領域と前記非アクティブ素子領域とが前記制御用電極上で隣り合って形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、スイッチ素子のオフ耐圧を低下させることなく、オン抵抗の特性変化を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は、本発明の実施例１にかかる電流検出用ＭＯＳＦＥＴの平面レイアウト図であり、（ｂ）は、（ａ）のＡ１−Ａ１’で示す領域における縦断面図であり、（ｃ）は、（ａ）のＡ２−Ａ２’で示す領域における縦断面図である。
【図２】本発明の実施例１にかかる電流検出用ＭＯＳＦＥＴと図３に示す比較例の構造のＭＯＳＦＥＴのオン抵抗増大の時間的な変化量を示す図である。
【図３】比較例の構造のＭＯＳＦＥＴの平面レイアウト図である。
【図４】本発明の実施例１にかかる電流検出用ＭＯＳＦＥＴのオン抵抗増大の時間的な変化量について、非アクティブＭＯＳＦＥＴ領域の幅（Ｗｙ）依存性を示す図である。
【図５】（ａ）本発明の実施例２にかかる電流検出用ＭＯＳＦＥＴの平面レイアウト図であり、（ｂ）は、（ａ）Ａ１−Ａ１’で示す領域における縦断面図であり、（ｃ）は、（ａ）Ａ２−Ａ２’で示す領域における縦断面図である。
【図６】本発明の実施例３にかかる負荷制御及び電流制御装置における電流検出用ＭＯＳＦＥＴと電流駆動ＭＯＦＥＴの平面レイアウト図である。
【図７】本発明の実施例３にかかる負荷制御装置における回路図である。
【図８】ゲート幅比が１：２０００でサイズが大きく異なる従来の電流検出用ＭＯＳＦＥＴと電流駆動用ＭＯＳＦＥＴのオン抵抗の時間的な変化量を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態に係る電流検出用ＭＯＳＦＥＴとそれを用いた負荷制御装置について説明する。なお、本実施例ではＮＭＯＳＦＥＴを用いた場合を説明しているが、ＰＭＯＳＦＥＴであってもよい。また、ＩＧＢＴなどのバイポーラトランジスタであってもよい。
【実施例１】
【００１０】
本発明の実施形態による電流検出用ＭＯＳＦＥＴの構造について図１を用いて説明する。図１（ａ）は実施例１による電流検出用ＭＯＳＦＥＴの平面レイアウト図である。また、図１（ｂ）は図１（ａ）のＡ１−Ａ１’で示す領域における縦断面図、図１（ｃ）は図１（ａ）のＡ２−Ａ２’で示す領域における縦断面図をそれぞれ示している。
【００１１】
ＳＯＩ層３を持つ半導体基板４上に絶縁膜を埋め込んだ絶縁用トレンチ５が形成され、埋め込み絶縁膜６上にフィールドプレートを有する複数のゲート電極層１１ａ、１１ｂを持つＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは、ゲート電極層１１ａに電圧を与えた時に、半導体基板４上に電流が流れるアクティブＭＯＳＦＥＴ領域１と、絶縁用トレンチ５とアクティブＭＯＳＦＥＴ領域１との間に半導体基板４上に電流が流れない非アクティブＭＯＳＦＥＴ領域２ａが連続して形成されている。なお、非アクティブＭＯＳＦＥＴ領域２ａは、ソース領域にソース１３とは逆の極性となる不純物層を形成してソースを設けないことで形成されている。
【００１２】
非アクティブＭＯＳＦＥＴ領域２ａは、ゲート電極１１ａとドレイン１２ａに電圧を与えても、ソース１３がなくキャリアとなる電子の注入がないためドレイン電流が流れない。
【００１３】
一方、ゲート電極１１ａとソース１３間の電圧が０となって、アクティブＭＯＳＦＥＴ領域１がオフ状態となった場合、非アクティブＭＯＳＦＥＴ領域２ａの耐圧はアクティブＭＯＳＦＥＴ領域１のオフ耐圧と等しくなり、ＭＯＳＦＥＴのオフ耐圧は変ることがない。これは、ゲートフィールドプレート１１ａ及びドレインドリフト９ｂがアクティブＭＯＳＦＥＴ領域１と非アクティブＭＯＳＦＥＴ領域２ａに跨って連続して配置されているため、オフ耐圧を決めるドレインドリフト９ｂ内の電界分布を両者で一致させることができるためである。
【００１４】
さらに、絶縁用トレンチ５とアクティブＭＯＳＦＥＴ領域１との間のゲート電極層１１ｂ、及びドレイン１２ｂはソース１３と配線層１６ｂを介して電気的に接続されていて、半導体基板４上に電流が流れない非アクティブＭＯＳＦＥＴ領域２ｂが形成されている。
【００１５】
ここで、発明者が本実施例の構造で測定した、ホットキャリア現象によるオン抵抗増大の時間的な変化量を図２に示す。比較例の構造は、図３に示すように、非アクティブＭＯＳＦＥＴ領域のない構造である。オン抵抗の増大割合量は比較例の構造では大きく、本実施例の構造では小さい。一方、図には記載されていないがアクティブＭＯＳＦＥＴ領域におけるゲート幅は互いに等しく、初期のオン抵抗値は互いに等しく、オフ耐圧も互いに等しい。
【００１６】
また、発明者が非アクティブ領域の効果を検証するために、オン抵抗の変化量についてY方向の非アクティブ領域２ａの幅（Wy）に対する依存性を測定した結果を図４に示す。ここでX方向の非アクティブ領域２ｂの幅（Wx）は１２μｍと一定としている。非アクティブ領域２の幅が増大すると共に、オン抵抗の変化量が減少し、幅が１５μｍと３０μｍの構造では差が見られず変化量は飽和する傾向があることがわかった。
【００１７】
また、図には示していないが、X方向の非アクティブ領域２ｂの幅（Wx）の依存性もY方向の非アクティブ領域２ａの幅（Wy）と同様に、幅の増大と共にオン抵抗の変化量は減少し、飽和する傾向があることがわかった。
【００１８】
以上の結果を踏まえ、非アクティブ領域２ａの幅は少なくとも絶縁用トレンチからの応力の影響が小さくなる絶縁用トレンチ深さ以上の距離をとることで、本発明における効果が奏される。
【００１９】
また、例えば特開２０１０−２５８２２６号公報に記載されているように、ホットキャリア現象によるオン抵抗の変化は、ＳＴＩエッジ部の酸化層とＳｉ基板４との界面における電子トラップに起因することから、絶縁用トレンチ５に近接したＭＯＳＦＥＴのＳＴＩエッジ部は絶縁用トレンチ５から離れた領域にあるＭＯＳＦＥＴのＳＴＩエッジ部に比べて、酸化膜とＳｉ基板４との界面における電子トラップの量が多くなっていると考えられる。
【００２０】
ここで、電流検出用ＭＯＳＦＥＴは、電流駆動用ＭＯＳＦＥＴに比べてサイズが小さいため、絶縁用トレンチ近傍にあるＭＯＳＦＥＴ領域の占める割合が相対的に大きい。この結果、電流検出用ＭＯＳＦＥＴのオン抵抗の変化量が電流駆動用ＭＯＳＦＥＴに比べて大きくなっていると考えられる。
【００２１】
本実施例によれば、電流検出用ＭＯＳＦＥＴにおいて、オン抵抗の変化量が大きい絶縁用トレンチ５に近接したＭＯＳＦＥＴ領域をドレイン電流が流れない非アクティブ領域２ａ、２ｂとして、絶縁用トレンチ５から離れたＭＯＳＦＥＴ領域をドレイン電流が流れるアクティブ領域１とする。これにより、ホットキャリア現象によるオン抵抗の変化量を低減でき、電流駆動用ＭＯＳＦＥＴと同程度とすることができる。この結果、電流センス比の時間変動を抑え、電流検出の精度を向上することができる。
【００２２】
以上のとおり、本実施例のＭＯＳＦＥＴは、半導体基板と、前記半導体基板上に設けられた絶縁用トレンチと、 前記半導体基板上に、前記絶縁用トレンチに囲まれるように設けられ、埋め込み絶縁膜上に位置するゲート電極を有したＭＯＳＦＥＴ領域とを備え、 前記ゲート電極はドレインドリフト領域まで延長したフィールドプレート領域を備え、前記ＭＯＳＦＥＴ領域は、ドレイン電流が流れるアクティブＭＯＳＦＥＴ領域と、 前記絶縁用トレンチと前記アクティブＭＯＳＦＥＴ領域との間に設けられたドレイン電流が流れない非アクティブＭＯＳＦＥＴ領域とが前記ゲート電極を跨いで連続して形成されている。
【００２３】
かかる構成により、ホットキャリア現象によるＭＯＳＦＥＴのオン抵抗の時間的な増大量を低減することができる。さらに、ドレインドリフト領域の電界を緩和するフィールドプレート領域をアクティブＭＯＳＦＥＴ領域と非アクティブＭＯＳＦＥＴ領域に跨って連続して形成することにより、ＭＯＳＦＥＴのオフ耐圧を維持することができる。
【００２４】
また、本実施例のＭＯＳＦＥＴは、電流駆動用ＭＯＳＦＥＴと並列に接続され、前記電流駆動用ＭＯＳＦＥＴの通電電流を検出するための電流検出用ＭＯＳＦＥＴにおいて、前記半導体基板上に設けられた絶縁用トレンチと、前記絶縁用トレンチに囲まれるように設けられ、埋め込み絶縁膜上に位置するゲート電極とドレインドリフト領域までゲート電極を延長したフィールドプレート領域を有したＭＯＳＦＥＴ領域を備え、 前記ＭＯＳＦＥＴ領域は、ドレイン電流が流れるアクティブＭＯＳＦＥＴ領域と、 前記絶縁用トレンチと前記アクティブＭＯＳＦＥＴ領域との間に設けられたドレイン電流が流れない非アクティブＭＯＳＦＥＴ領域を備えるようにしたものである。
【００２５】
かかる構成により、電流センス比の時間変動を抑え、電流検出用ＭＯＳＦＥＴによる電流検出の精度を向上できるものとなる。 
好ましくは、前記非アクティブＭＯＳＦＥＴ領域は、前記複数のゲート電極の配列方向に対して平行な方向と前記複数のゲート電極の配列方向に対して垂直な方向とにそれぞれ設けるようにして、前記非アクティブＭＯＳＦＥＴ領域のソース領域にはソースを形成する不純物層とは逆の極性をもつ不純物層が形成されているものである。
【００２６】
かかる構成により、非アクティブＭＯＳＦＥＴ領域の構造をアクティブＭＯＳＦＥＴ領域のソース領域以外は同じ構造とすることができ、オフ耐圧などの特性を維持することができる。
【００２７】
また、好ましくは、前記半導体基板はＳＯＩ基板であって、前記絶縁用トレンチの深さはＳｉ活性層の厚さに等しく、前記アクティブＭＯＳＦＥＴ領域と前記絶縁用トレンチとの距離が、少なくとも前記絶縁用トレンチの深さより大きくなるように、前記非アクティブＭＯＳＦＥＴ領域が形成されているようにしたものである。
【００２８】
かかる構成により、アクティブＭＯＳＦＥＴ領域において、絶縁用トレンチからＳｉ基板への応力等の影響を低減できて、ホットキャリア現象によるＭＯＳＦＥＴのオン抵抗の時間的な変化を抑えられるので、電流センス比の時間変動を抑え、電流検出用ＭＯＦＥＴによる電流検出の精度を向上できるものとなる。
【００２９】
また、好ましくは、前記非アクティブＭＯＳＦＥＴ領域は、前記複数のゲート電極の配列の方向に対して平行に配置された第１の非アクティブＭＯＳＦＥＴ領域と、 前記複数のゲート電極の配列の方向に対して垂直に配置された第２の非アクティブＭＯＳＦＥＴ領域を備え、前記第２の非アクティブＭＯＳＦＥＴ領域のゲート電極は、前記アクティブＭＯＳＦＥＴ領域のソースと電気的に接続するようにしたものである。 
また、好ましくは、前記非アクティブＭＯＳＦＥＴ領域は、前記複数のゲート電極の配列の方向に対して平行に配置された第１の非アクティブＭＯＳＦＥＴ領域と、 前記複数のゲート電極の配列の方向に対して垂直に配置された第２の非アクティブＭＯＳＦＥＴ領域を備え、前記第２の非アクティブＭＯＳＦＥＴ領域にはゲート電極が無く、前記第２の非アクティブＭＯＳＦＥＴ領域のドレインと前記アクティブＭＯＳＦＥＴ領域のソースが電気的に接続するようにしたものである。
【００３０】
かかる構成により、電流検出用ＭＯＳＦＥＴのオフ耐圧性能を低下させることなく、さらにアクティブＭＯＳＦＥＴ領域の電流性能を変えることなく、電流センス比の変動を抑えることができ、その結果、電流検出用ＭＯＳＦＥＴによる電流検出の精度を向上できる。
【００３１】
また、本実施例のＭＯＳＦＥＴは、電流駆動用ＭＯＳＦＥＴと、前記電流駆動用ＭＯＳＦＥＴに並列に接続されて前記電流駆動用ＭＯＳＦＥＴの通電電流を検出するための電流検出用ＭＯＳＦＥＴを有する負荷制御及び電流制御装置において、 前記電流検出用ＭＯＳＦＥＴは、前記半導体基板上に設けられた絶縁用トレンチと、前記半導体基板上に、前記絶縁用トレンチに囲まれるように設けられ、埋め込み絶縁膜上に位置するゲート電極を有したＭＯＳＦＥＴ領域を備え、前記ゲート電極はドレインドリフト領域まで延長したフィールドプレート領域を備え、前記ＭＯＳＦＥＴ領域は、アクティブＭＯＳＦＥＴ領域と、前記絶縁用トレンチと前記アクティブＭＯＳＦＥＴ領域との間に設けられた非アクティブＭＯＳＦＥＴ領域とが前記ゲート電極を跨いで連続して形成されていて、前記電流検出用ＭＯＳＦＥＴのゲート電極間の間隔は、前記駆動用ＭＯＳＦＥＴのゲート電極の間隔に等しくなるようにしたものである。
【００３２】
かかる構成により、電流駆動用ＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴのホットキャリアによるオン抵抗の増大量差を抑えられ、電流センス比の時間的変動を抑えることができるので、負荷制御装置の電流制御の精度を向上できる。 
また、好ましくは、前記電流検出用ＭＯＳＦＥＴのゲート幅は、前記駆動用ＭＯＳＦＥＴのゲート幅に比べて１／１００以下となるようにしたものである。
【００３３】
かかる構成により、電流検出用ＭＯＳＦＥＴに流れる検出電流は、電流駆動用ＭＯＳＦＥＴに流れる駆動電流に対して十分小さくできるので、負荷制御装置の損失を低減することができる。
【００３４】
以下、上記スイッチ素子の構造を電流検出用ＭＯＳＦＥＴに適用することに関する意義を説明する。
【００３５】
近年、車載搭載部品の電子制御化が進むに従って、モータ、ソレノイドなどの電動アクチュエーターが多く用いられるようになっている。電動アクチュエーターの制御を高精度化するためには、電動アクチュエーターの駆動電流値を高精度に制御することが必要となる。このため、電動アクチュエーターの駆動電流値を精度良く検出することが求められる。
【００３６】
駆動電流値を精度良く検出する方法の中で、抵抗素子を用いる方法と比べて、比較的損失が少なく高効率に行う方法として、駆動電流を出力する電流駆動用ＭＯＳＦＥＴに、電流検出を行う電流検出用ＭＯＳＦＥＴを並列に接続する方法がある（例えば、特開２００６−２０３４１５号公報参照）。電流駆動用ＭＯＳＦＥＴに対して、電流検出用ＭＯＳＦＥＴのゲート幅を１／１００から１／１０００程度とすることで、電流検出用ＭＯＳＦＥＴに流れる電流は、電流駆動用ＭＯＳＦＥＴに流れる駆動電流に対して１／１００から１／１０００程度とできるため、低損失な電流検出ができる。
【００３７】
ここで、ＭＯＳＦＥＴはオン動作時における電流のインパクトイオン化よる酸化膜中への電子トラップ現象（ホットキャリア現象）によって、電気特性の劣化が生じる。特に、０．２５μｍ世代以下の微細プロセスを用いたＬＤＭＯＳＦＥＴの場合、厚い酸化膜としてＳＴＩ（Shallow Trench Isolation）を多用しているが、ＳＴＩのコーナー部にはオン動作時における電流集中が発生して、オン抵抗は時間と共に増大する（例えば、特開２０１０−２５８２２６号公報）。
【００３８】
一方、電流検出用ＭＯＳＦＥＴによる電流検出の精度は、電流駆動用ＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴの電流比（センス比：分子を電流検出用ＭＯＳＦＥＴの電流値、分母を電流駆動用ＭＯＳＦＥＴの電流値とする）の精度に依存する。このため、前述したホットキャリア現象による、ＭＯＳＦＥＴのオン抵抗の増大は、電流駆動用ＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴのそれぞれの電流変化の割合が同じである限りにおいて、電流センス比は変らないために問題とならない。
【００３９】
しかしながら、半導体基板上に形成した絶縁分離を目的としたトレンチで囲われた複数のゲートをもつＭＯＳＦＥＴでは、ＭＯＳＦＥＴのゲート幅、すなわちサイズが異なった、電流駆動用ＭＯＳＦＥＴと電流検出用ＭＯＳＦＥＴで、ホットキャリア現象によるオン抵抗の増大割合量が異なる現象が今回見出された（図８）。オン抵抗が増大する割合量はサイズの大きい電流駆動用ＭＯＳＦＥＴに比べサイズの小さい電流検出用ＭＯＳＦＥＴで大きいため、電流センス比は動作時間と共に低下する。このため、電流検出の電流検出用ＭＯＳＦＥＴを用いた負荷制御及び電流制御装置において電流検出の精度が低下するという問題もある。
【００４０】
その点、上記のスイッチ素子であれば、ホットキャリア現象によるオン抵抗の時間的な変化量を低減することができる電流検出用のＭＯＳＦＥＴを得ることができる。また、電流センス比の時間変動を抑え、電流検出用ＭＯＳＦＥＴによる駆動電流量の検出精度を向上できる電流検出用ＭＯＳＦＥＴを提得ることができる。
【実施例２】
【００４１】
次に実施例２による電流検出用ＭＯＳＦＥＴの構造について図５を用いて説明する。図５（ａ）は本実施例による電流検出用ＭＯＳＦＥＴの平面レイアウト図である。また、図５（ｂ）は図５（ａ）のＡ１−Ａ１’で示す領域における縦断面図、図５（ｃ）は図５（ａ）のＡ２−Ａ２’で示す領域における縦断面図をそれぞれ示している。
【００４２】
ＳＯＩ層３を持つ半導体基板４上に絶縁膜を埋め込んだ絶縁用トレンチ５が形成され、埋め込み絶縁膜６上にフィールドプレートを有する複数のゲート電極層１１ａを持つＭＯＳＦＥＴが形成される。ＭＯＳＦＥＴは、ゲート電極層１１ａに電圧を与えた時に、半導体基板４上に電流が流れるアクティブＭＯＳＦＥＴ領域１と、絶縁用トレンチ５とアクティブＭＯＳＦＥＴ領域１との間に半導体基板４上に電流が流れない非アクティブＭＯＳＦＥＴ領域２ａが連続して形成されている。なお、非アクティブＭＯＳＦＥＴ領域２ａは、ソース領域にソースとは逆の極性の不純物層を形成してソースを設けないことで形成されている。
【００４３】
さらに、絶縁用トレンチ５とアクティブＭＯＳＦＥＴ領域１との間に位置するドレイン１２ｂはソース１３と配線層１６ｂを介して電気的に接続されていて、半導体基板４上に電流が流れない非アクティブＭＯＳＦＥＴ領域２ｂが形成されている。図１に示した記載の実施例１の構造と異なる点は、ゲート電極層１１ｂが無いことであるが、ドレイン１２ｂとソース１３間には電圧がかからないために、非アクティブ領域２ｂのオフ耐圧を確保するためのフィールドプレートとなるゲート電極層１１ｂが無くてもよい。
【００４４】
これにより、図１に示した実施例１と同様に、電流駆動用ＭＯＳＦＥＴのオン抵抗の変化量を低減でき、電流駆動用ＭＯＳＦＥＴと同程度とすることができる。この結果、電流センス比の時間変動を抑え、電流検出の精度を向上することができる。
【実施例３】
【００４５】
実施例３を図６と図７に基づいて説明する。図６は図７に示す電磁負荷として例えばリニアソレノイドを用いた負荷制御装置３４における、電流検出用ＭＯＳＦＥＴ２０と電流駆動用ＭＯＳＦＥＴ２１の平面レイアウト図を示す。電流検出用ＭＯＳＦＥＴ２０と電流駆動用ＭＯＳＦＥＴ２１はいずれも絶縁用トレンチ５で囲われていて、複数のゲート電極を持つと共に、電流検出用ＭＯＳＦＥＴ２０のゲート電極層１１ａ、１１ｂの間隔は、電流駆動用ＭＯＳＦＥＴ２１のゲート電極層１１の間隔と電流駆動用ＭＯＳＦＥＴ２１に等しい。これにより、単位ゲート長あたりのＭＯＳＦＥＴの電流特性及びオフ耐圧は電流検出用ＭＯＳＦＥＴ２０と電流駆動用ＭＯＳＦＥＴ２１とで等しくなっている。
【００４６】
電流検出用ＭＯＳＦＥＴ２０は図１に示したように、絶縁用トレンチ５に近接したＭＯＳＦＥＴ領域を非アクティブ領域２ａ、２ｂとして、非アクティブ領域２ａ、２ｂに囲われた絶縁用トレンチ５から離れたＭＯＳＦＥＴ領域をアクティブ領域１とする。非アクティブ領域２ｂのゲート電極１１ｂ、及びドレイン１２ｂはソース１３と配線層１６ｂにより電気的に接続されている。また、アクティブ領域１と非アクティブ領域２ａのゲート電極１１ａは電流駆動用ＭＯＳＦＥＴ２１のゲート電極１１と配線層１８により電気的に接続されている。さらに、アクティブ領域１と非アクティブ領域２ａのドレイン１２ａは電流駆動用ＭＯＳＦＥＴ２１のドレイン１２と電気的に接続されている。
【００４７】
また、各ＭＯＳＦＥＴのソース１３は図７に示すようにオペアンプに入力されて互いに仮想ショート状態になっているため、電流検出用ＭＯＳＦＥＴ２７と電流駆動用ＭＯＳＦＥＴ２６の各端子電圧は常に同じとなる。この結果、電流検出用ＭＯＳＦＥＴ２７に流れる検出電流と、電流駆動用ＭＯＳＦＥＴ２６に流れる駆動電流は、互いのゲート幅に比例する。図６において電流検出用ＭＯＳＦＥＴ２０のゲート幅は電流駆動用ＭＯＳＦＥＴ２１のゲート幅に対して、１／１００〜１／５０００と小さく、電流検出用ＭＯＳＦＥＴ２０に流れる検出電流は十分小さいため、低損失な電流制御が可能である。また、電流検出用ＭＯＳＦＥＴ２０のサイズは、電流駆動用ＭＯＳＦＥＴ２１のサイズに比べて十分小さく、電流検出用ＭＯＳＦＥＴ２０に非アクティブ領域２ａ、２ｂを設けることによる、チップサイズ増大の影響は小さい。また、各実施例における先の説明の通り、電流検出用ＭＯＳＦＴ２７のオン抵抗の変化量を低減でき、電流駆動用ＭＯＳＦＥＴ２６のオン抵抗の変化量とほぼ等しくできるため、電流センス比の変動を抑えることができ、負荷制御装置における電流制御を向上することができる。
【００４８】
また、図７において、ハイサイド電流検出回路２２の電流検出用ＭＯＳＦＥＴ２５においても先に述べたローサイド電流検出回路２３の電流検出用ＭＯＳＦＥＴ２７と同様な効果が奏される。
【００４９】
上記実施形態では、制御用電極としてのゲートとソースとドレインとを有するＭＯＳＦＥＴを例に説明したが、これに限定されるものではなく、本発明は、例えば制御用電極としてのベースとコレクタとエミッタとを有するバイポーラトランジスタなど、他のスイッチ素子にも適用することができる。
【符号の説明】
【００５０】
１  アクティブＭＯＳＦＥＴ領域
２ａ  非アクティブＭＯＳＦＥＴ領域（ｙ方向）
２ｂ  非アクティブＭＯＳＦＥＴ領域（ｘ方向）
３  ＳＯＩ層
４  Ｓｉ基板  
５  絶縁用トレンチ  
６  ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）
７  ドレインを除くＳＴＩが形成されないＭＯＳＦＥＴ領域
８  Ｂｏｄｙ領域
９ａ  アクティブＭＯＳＦＥＴ領域と非アクティブＭＯＳＦＥＴ領域（２ａ）のドレインドリフト層
９ｂ  非アクティブＭＯＳＦＥＴ領域（２ｂ）のドレインドリフト層
１０  ゲート酸化膜
１１ａ  アクティブＭＯＳＦＥＴ領域と非アクティブＭＯＳＦＥＴ領域（２ａ）のゲート電極層
１１ｂ  非アクティブＭＯＳＦＥＴ領域（２ｂ）のゲート電極層
１２ａ  アクティブＭＯＳＦＥＴ領域と非アクティブＭＯＳＦＥＴ領域（２ａ）のドレイン
１２ｂ  非アクティブＭＯＳＦＥＴ領域（２ｂ）のドレイン
１３  ソース
１４  Ｂｏｄｙ接続用の不純物拡散層
１５  配線層接続コンタクト
１６ａ  ドレイン配線層
１６ｂ  非アクティブＭＯＳＦＥＴ領域（２ｂ）とソースを接続する配線層
１７  電流駆動用ＭＯＳＦＥＴのドレインを接続する配線層
１８  電流駆動用ＭＯＳＦＥＴのゲートと電流検出用ＭＯＳＦＥＴのゲートを接続する配線層
１９  電流駆動用ＭＯＳＦＥＴのドレインと電流検出用ＭＯＳＦＥＴのドレインを接続する配線層
２０  電流検出用ＭＯＳＦＥＴ
２１  電流駆動用ＭＯＳＦＥＴ
２２  ハイサイド電流検出回路  
２３  ローサイド電流検出回路  
２４  ハイサイド電流駆動用ＮＭＯＳＦＥＴ
２５  ハイサイド電流検出用ＮＭＯＳＦＥＴ
２６  ローサイド電流駆動用ＮＭＯＳＦＥＴ
２７  ローサイド電流検出用ＮＭＯＳＦＥＴ
２８  抵抗素子
２９  電磁負荷
３０  昇圧回路
３１  電源
３２  ハイサイドプリドライバ
３３  ローサイドプリドライバ
３４  負荷制御装置
【図１】
0006568735.tif 000002
【図２】
0006568735.tif 000003
【図３】
0006568735.tif 000004
【図４】
0006568735.tif 000005
【図５】
0006568735.tif 000006
【図６】
0006568735.tif 000007
【図７】
0006568735.tif 000008
【図８】
0006568735.tif 000009