(57)【要約】  本技術は、酸化物半導体をチャネル層に用い、かつ、しきい値電圧の変動を抑制することができるトランジスタ、当該トランジスタを備える薄膜トランジスタ基板および液晶表示装置に関する。トランジスタは、ソース電極１６からドレイン電極１７に向かう方向における、ソース電極１６とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ａが、ドレイン電極１７からソース電極１６に向かう方向における、ドレイン電極１７とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ｂよりも長い。
2016175034.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極（２、２ａ）と、
少なくとも前記ゲート電極（２、２ａ）を覆うゲート絶縁膜（３、３ａ）と、
前記ゲート絶縁膜（３、３ａ）上の前記ゲート電極（２、２ａ）と平面視において重なる位置を含む位置に形成される酸化物半導体層（４、４ａ）と、
前記酸化物半導体層（４、４ａ）を部分的に覆うチャネル保護膜（５、５ａ）と、
前記チャネル保護膜（５、５ａ）の一部と前記酸化物半導体層（４、４ａ）の一部とを覆うソース電極（１６、１６ａ）と、
前記ソース電極（１６、１６ａ）と離間して形成され、かつ、前記チャネル保護膜（５、５ａ）の一部と前記酸化物半導体層（４、４ａ）の一部とを覆うドレイン電極（１７、１７ａ）とを備え、
前記ソース電極（１６、１６ａ）から前記ドレイン電極（１７、１７ａ）に向かう方向における、前記ソース電極（１６、１６ａ）とチャネル保護膜（５、５ａ）とが平面視において重なる長さが、前記ドレイン電極（１７、１７ａ）から前記ソース電極（１６、１６ａ）に向かう方向における、前記ドレイン電極（１７、１７ａ）とチャネル保護膜（５、５ａ）とが平面視において重なる長さよりも長い、
トランジスタ。
【請求項２】
前記酸化物半導体層（４、４ａ）は、平面視において、前記ゲート電極（２、２ａ）の内側に形成される、
請求項１に記載のトランジスタ。
【請求項３】
閾値電圧が負であるＤｅｐｌｅｔｉｏｎ  ｍｏｄｅで動作する、
請求項１または請求項２に記載のトランジスタ。
【請求項４】
請求項１に記載のトランジスタを備える薄膜トランジスタ基板であり、
前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタ（３０）を駆動する回路に用いられ、
前記画素トランジスタ（３０）を駆動する回路は、第１のトランジスタ（２０ａ）と、第２のトランジスタ（２０ｂ）と、第３のトランジスタ（２０ｃ）と、キャパシタ（Ｃ１）とを備え、
前記第１のトランジスタ（２０ａ）のソース電極は、前記キャパシタ（Ｃ１）の一方の電極、および、前記第２のトランジスタ（２０ｂ）のドレイン電極に接続され、
前記キャパシタ（Ｃ１）の他方の電極は、前記第１のトランジスタ（２０ａ）のゲート電極、および、第３のトランジスタ（２０ｃ）のソース電極に接続され、
少なくとも前記第３のトランジスタ（２０ｃ）は、請求項１に記載のトランジスタであり、
前記トランジスタは、前記画素トランジスタ（３０）が形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板（１、１ａ）上に形成される、
薄膜トランジスタ基板。
【請求項５】
請求項１に記載のトランジスタを備える薄膜トランジスタ基板であり、
前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタ（３０）を駆動するインバータ回路に用いられ、
前記画素トランジスタ（３０）を駆動するインバータ回路は、第１のトランジスタ（４０ａ）と、第２のトランジスタ（４０ｂ）とを備え、
前記第１のトランジスタ（４０ａ）のソース電極は、前記第１のトランジスタ（４０ａ）のゲート電極、および、前記第２のトランジスタ（４０ｂ）のドレイン電極に接続され、
前記第２のトランジスタ（４０ｂ）のソース電極は、電源電位ＶＳＳに接続され、
少なくとも前記第１のトランジスタ（４０ａ）は、請求項１に記載のトランジスタであり、
前記トランジスタは、前記画素トランジスタ（３０）が形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板（１、１ａ）上に形成される、
薄膜トランジスタ基板。
【請求項６】
請求項１に記載のトランジスタを備える薄膜トランジスタ基板であり、
前記トランジスタは、さらに、
前記ソース電極（１６、１６ａ）、前記ドレイン電極（１７、１７ａ）、前記チャネル保護膜（５、５ａ）、および、前記ゲート絶縁膜（３、３ａ）を覆って形成される追加保護膜（６）と、
前記追加保護膜（６）の上面における、平面視において前記酸化物半導体層（４、４ａ）と重なる位置に形成されるトップゲート電極（７）とを備え、
前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタ（３０）を駆動する回路に用いられ、
前記画素トランジスタ（３０）を駆動する回路は、第１のトランジスタ（２０ｄ）と、第２のトランジスタ（２０ｂ）と、第３のトランジスタ（２０ｃ）と、キャパシタ（Ｃ１）とを備え、
前記第１のトランジスタ（２０ｄ）のソース電極は、前記キャパシタ（Ｃ１）の一方の電極、および、前記第２のトランジスタ（２０ｂ）のドレイン電極に接続され、
前記キャパシタ（Ｃ１）の他方の電極は、前記第１のトランジスタ（２０ｄ）のゲート電極、および、第３のトランジスタ（２０ｃ）のソース電極に接続され、
少なくとも前記第１のトランジスタ（２０ｄ）は、請求項１に記載のトランジスタであり、
前記第１のトランジスタ（２０ｄ）の前記トップゲート電極（７）は、前記第１のトランジスタ（２０ｄ）の前記ゲート電極（２、２ａ）に接続され、
前記トランジスタは、前記画素トランジスタ（３０）が形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板（１、１ａ）上に形成される、
薄膜トランジスタ基板。
【請求項７】
請求項１に記載のトランジスタを備える薄膜トランジスタ基板であり、
前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタ（３０）として用いられ、
前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板である、
薄膜トランジスタ基板。
【請求項８】
請求項１に記載の複数のトランジスタを備える薄膜トランジスタ基板であり、
複数の前記トランジスタには、液晶表示装置における画素に対応するトランジスタである画素トランジスタ（３０）を駆動するために用いられるものと、前記画素トランジスタ（３０）として用いられるものとが含まれ、
前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板であり、
前記画素トランジスタ（３０）を駆動するために用いられる前記トランジスタは、前記薄膜トランジスタ基板と同一基板（１、１ａ）上に形成される、
薄膜トランジスタ基板。
【請求項９】
請求項４から請求項８のうちのいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板（１００）と対向して配置される対向基板（１０２）と、
前記薄膜トランジスタ基板（１００）と前記対向基板（１０２）との間に挟まれて形成される液晶層（４００）と、
前記薄膜トランジスタ基板（１００）の、前記対向基板（１０２）と対向する側とは反対側に配置されるバックライト（１０４）とを備える、
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、トランジスタ、薄膜トランジスタ基板および液晶表示装置に関し、特に、薄膜トランジスタ、当該薄膜トランジスタを備える薄膜トランジスタ基板および液晶表示装置に関するものである。
【背景技術】
【０００２】
従来の一般的な薄型パネルの１つである液晶表示装置（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、すなわちＬＣＤ）は、低消費電力または小型軽量などのメリットを生かして、パーソナルコンピュータまたは携帯情報端末機器のモニターなどに広く用いられている。近年では、テレビ用途としても広く用いられている。【０００３】
一般的に、液晶表示装置の表示モードを大別すると、ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ（ＴＮ）方式に代表される縦電界方式と、ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）方式およびｆｒｉｎｇｅ  ｆｉｅｌｄ  ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）方式に代表される横電界方式とが存在する。【０００４】
横電界方式を採用する液晶表示装置では、広視野角および高コントラストが得られるという特徴がある。ＩＰＳ方式を採用する液晶表示装置では、対向する基板間に挟持された液晶に横電界が印加されることによって表示がなされるが、横電界が印加される画素電極と共通電極とが同一層に設けられているため、画素電極の真上に位置する液晶分子を十分に駆動することができなかった。そのため、透過率は低くなっていた。【０００５】
一方、ＦＦＳ方式を採用する液晶表示装置では、共通電極と画素電極とが層間絶縁膜を挟んで配置されるため、斜め電界（フリンジ電界）が発生する。よって、画素電極の真上に位置する液晶分子に対しても横方向の電界が十分に印加され、これらの液晶分子を十分に駆動することができる。よって、広視野角で、かつ、ＩＰＳ方式よりも高い透過率を得ることができる。【０００６】
さらに、ＦＦＳ方式を採用する液晶表示装置は、上層に設けられた液晶制御用のスリット電極と、層間絶縁膜を介して当該スリット電極の下層に配置される画素電極との間に発生するフリンジ電界によって、液晶分子が駆動される。この構成においては、画素電極およびスリット電極を、酸化インジウムと酸化スズとを含むｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ（ＩＴＯ）または酸化インジウムと酸化亜鉛とを含むＩｎＺｎＯなどの酸化物系の透明導電膜を用いて形成することで、画素開口率の低下を抑制することができる。【０００７】
また、画素電極とスリット電極とで保持容量が形成されるため、ＴＮ方式を採用する液晶表示装置とは異なり、必ずしも画素内に保持容量のパターンを別途形成する必要がない。このため、画素開口率を高く維持することができる。【０００８】
従来、液晶表示装置用の、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ、すなわちＴＦＴ）のスイッチングデバイスにおいては、一般にアモルファスシリコン（ａ−Ｓｉ）が半導体のチャネル層として用いられてきた。その主な理由としては、アモルファスであるがゆえに、大面積基板においても特性の均一性が高い膜を形成することができることがあげられる。また、アモルファスシリコンが比較的低温で成膜されることから、耐熱性に劣る安価なガラス基板上においても膜形成を行うことができるため、一般的なテレビ用の液晶ディスプレイとの整合性がよいことも、アモルファスシリコンが用いられる主な理由としてあげられる。【０００９】
ところが近年になって、酸化物半導体がチャネル層に用いられた薄膜トランジスタの開発が盛んに行われている。酸化物半導体が用いられれば、組成を適正化することによって均一性の高いアモルファス状態の膜を安定的に形成することができる。そして、酸化物半導体を用いて形成された膜は、従来のアモルファスシリコンが用いられた膜よりも高いキャリア移動度を有する。そのため、小型で高性能な薄膜トランジスタを製造することができるという利点がある。したがって、このような酸化物半導体膜を液晶画素のアレイ基板における薄膜トランジスタに適用することで、画素開口率の高い液晶表示装置を実現することができる。【００１０】
さらに、アモルファスシリコンではキャリア移動度が低いため、液晶画素の薄膜トランジスタに駆動電圧を印加するための駆動回路を別途取り付ける必要があった。しかし、キャリア移動度の高い酸化物半導体の薄膜トランジスタを駆動回路に用いれば、液晶画素のアレイ基板に駆動回路を作製することが可能となる。これにより、駆動回路を別途取り付ける必要がなくなるため、低コストで液晶表示装置を作製することができるとともに、駆動回路を取り付けるために必要とされていた液晶表示装置の額縁領域を狭くすることができる。【００１１】
ここで、アモルファスシリコンでは、半導体層のチャネル領域がソース電極およびドレイン電極の形成時にウェットエッチングに晒されるバックチャネルエッチング（ｂａｃｋ  ｃｈａｎｎｅｌ  ｅｔｃｈｉｎｇ、すなわちＢＣＥ）構造が主流である。しかし、このバックチャネルエッチング構造の薄膜トランジスタに酸化物半導体を適用すると、ソース電極およびドレイン電極のウェットエッチングに伴って酸化物半導体もエッチングされてしまい、チャネルを形成することができない。【００１２】
これを解決するため、たとえば特許文献１に示される構造では、酸化物半導体のチャネル上に珪素（Ｓｉ）のチャネル保護膜が形成されている。当該構造によれば、チャネル保護膜形成後のソース電極およびドレイン電極のウェットエッチングの際に、酸化物半導体がウェットエッチングに晒されることがないため、酸化物半導体のチャネルを形成することができる。したがって、酸化物半導体をチャネル層として用いた薄膜トランジスタを作製することができる。【００１３】
なお、たとえば非特許文献１によれば、チャネル保護膜中の、ドレイン電極とオーバーラップした領域では、電子が蓄積されることが示唆されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２０１０−２１２６７２号公報
【非特許文献】
【００１５】
【非特許文献１】Ｔｉｅｎ−Ｙｕ  Ｈｓｉｅｈ，ｅｔ．ａｌ．、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ａｎｄ  Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  ａ  Ｈｏｔ−Ｃａｒｒｉｅｒ  Ｅｆｆｅｃｔ  ｉｎ  Ｖｉａ−Ｃｏｎｔａｃｔ  Ｔｙｐｅ  ａ−ＩｎＧａＺｎＯ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ」  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＶＯＬ．６０  ＮＯ．５、２０１３、ｐ１６８１
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１に示されるようにチャネル保護膜を形成することによって、酸化物半導体が、ソース電極およびドレイン電極のウェットエッチングの際にウェットエッチングに晒されず、適切にチャネルを形成することができる。【００１７】
しかし、酸化物半導体を用いた薄膜トランジスタは、光照射負バイアス印加（ｌｉｇｈｔ  ｎｅｇａｔｉｖｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｔｒｅｓｓ、すなわちＬＮＢＴＳ）によってホールが蓄積し、しきい値電圧が負方向にシフトすることが知られている。よって、ＬＣＤに酸化物半導体を用いた薄膜トランジスタを搭載すると、バックライトからの光に照射されしきい値電圧が負方向にシフトする。【００１８】
また、上記のように、たとえば非特許文献１によれば、チャネル保護膜中の、ドレイン電極とオーバーラップした領域では、電子が蓄積されることが示唆されている。チャネル保護膜中に電子が蓄積すると、薄膜トランジスタのしきい値電圧が正方向にシフトする。【００１９】
ＬＣＤの信頼性向上のためには、このような薄膜トランジスタのしきい値電圧の変動を抑制することが必要不可欠である。【００２０】
本技術は、上記のような問題を解決するためのものであり、酸化物半導体をチャネル層に用い、かつ、しきい値電圧の変動を抑制することができるトランジスタ、当該トランジスタを備える薄膜トランジスタ基板および液晶表示装置に関するものである。
【課題を解決するための手段】
【００２１】
本技術の一態様に関するトランジスタは、ゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上の前記ゲート電極と平面視において重なる位置を含む位置に形成される酸化物半導体層と、前記酸化物半導体層を部分的に覆うチャネル保護膜と、前記チャネル保護膜の一部と前記酸化物半導体層の一部とを覆うソース電極と、前記ソース電極と離間して形成され、かつ、前記チャネル保護膜の一部と前記酸化物半導体層の一部とを覆うドレイン電極とを備え、前記ソース電極から前記ドレイン電極に向かう方向における、前記ソース電極とチャネル保護膜とが平面視において重なる長さが、前記ドレイン電極から前記ソース電極に向かう方向における、前記ドレイン電極とチャネル保護膜とが平面視において重なる長さよりも長い。【００２２】
本技術の一態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動する回路に用いられ、前記画素トランジスタを駆動する回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタとを備え、前記第１のトランジスタのソース電極は、前記キャパシタの一方の電極、および、前記第２のトランジスタのドレイン電極に接続され、前記キャパシタの他方の電極は、前記第１のトランジスタのゲート電極、および、第３のトランジスタのソース電極に接続され、少なくとも前記第３のトランジスタは、上記のトランジスタであり、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００２３】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動するインバータ回路に用いられ、前記画素トランジスタを駆動するインバータ回路は、第１のトランジスタと、第２のトランジスタとを備え、前記第１のトランジスタのソース電極は、前記第１のトランジスタのゲート電極、および、前記第２のトランジスタのドレイン電極に接続され、前記第２のトランジスタのソース電極は、電源電位ＶＳＳに接続され、少なくとも前記第１のトランジスタは、上記のトランジスタであり、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００２４】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、さらに、前記ソース電極、前記ドレイン電極、前記チャネル保護膜、および、前記ゲート絶縁膜を覆って形成される追加保護膜と、前記追加保護膜の上面における、平面視において前記酸化物半導体層と重なる位置に形成されるトップゲート電極とを備え、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動する回路に用いられ、前記画素トランジスタを駆動する回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタとを備え、前記第１のトランジスタのソース電極は、前記キャパシタの一方の電極、および、前記第２のトランジスタのドレイン電極に接続され、前記キャパシタの他方の電極は、前記第１のトランジスタのゲート電極、および、第３のトランジスタのソース電極に接続され、少なくとも前記第１のトランジスタは、上記のトランジスタであり、前記第１のトランジスタの前記トップゲート電極は、前記第１のトランジスタの前記ゲート電極に接続され、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００２５】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタとして用いられ、前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板である。【００２６】
本技術の別の態様に関する薄膜トランジスタ基板は、上記の複数のトランジスタを備える薄膜トランジスタ基板であり、複数の前記トランジスタには、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動するために用いられるものと、前記画素トランジスタとして用いられるものとが含まれ、前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板であり、前記画素トランジスタを駆動するために用いられる前記トランジスタは、前記薄膜トランジスタ基板と同一基板上に形成される。【００２７】
本技術の一態様に関する液晶表示装置は、上記の薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向して配置される対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に挟まれて形成される液晶層と、前記薄膜トランジスタ基板の、前記対向基板と対向する側とは反対側に配置されるバックライトとを備える。
【発明の効果】
【００２８】
本技術の一態様に関するトランジスタは、ゲート電極と、少なくとも前記ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜上の前記ゲート電極と平面視において重なる位置を含む位置に形成される酸化物半導体層と、前記酸化物半導体層を部分的に覆うチャネル保護膜と、前記チャネル保護膜の一部と前記酸化物半導体層の一部とを覆うソース電極と、前記ソース電極と離間して形成され、かつ、前記チャネル保護膜の一部と前記酸化物半導体層の一部とを覆うドレイン電極とを備え、前記ソース電極から前記ドレイン電極に向かう方向における、前記ソース電極とチャネル保護膜とが平面視において重なる長さが、前記ドレイン電極から前記ソース電極に向かう方向における、前記ドレイン電極とチャネル保護膜とが平面視において重なる長さよりも長い。【００２９】
このような構成によれば、ソース電極とチャネル保護膜とが平面視において重なる長さが、ドレイン電極とチャネル保護膜とが平面視において重なる長さよりも長いため、トランジスタの大きさを増大させずに、光照射負バイアス印加におけるしきい値電圧の負方向へのシフトを抑制することができる。また、チャネル保護膜中の電子蓄積が抑制されるため、しきい値電圧の正方向へのシフトを抑制することができる。【００３０】
本技術の一態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動する回路に用いられ、前記画素トランジスタを駆動する回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタとを備え、前記第１のトランジスタのソース電極は、前記キャパシタの一方の電極、および、前記第２のトランジスタのドレイン電極に接続され、前記キャパシタの他方の電極は、前記第１のトランジスタのゲート電極、および、第３のトランジスタのソース電極に接続され、少なくとも前記第３のトランジスタは、上記のトランジスタであり、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００３１】
このような構成によれば、酸化物半導体層がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いたトランジスタを用いて駆動回路を作製することで、駆動回路が小型化され、アレイ基板における額縁領域内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域を狭くすることができる。【００３２】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動するインバータ回路に用いられ、前記画素トランジスタを駆動するインバータ回路は、第１のトランジスタと、第２のトランジスタとを備え、前記第１のトランジスタのソース電極は、前記第１のトランジスタのゲート電極、および、前記第２のトランジスタのドレイン電極に接続され、前記第２のトランジスタのソース電極は、電源電位ＶＳＳに接続され、少なくとも前記第１のトランジスタは、上記のトランジスタであり、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００３３】
このような構成によれば、酸化物半導体層がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いたトランジスタを用いて駆動回路を作製することで、駆動回路が小型化され、アレイ基板における額縁領域内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域を狭くすることができる。【００３４】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、さらに、前記ソース電極、前記ドレイン電極、前記チャネル保護膜、および、前記ゲート絶縁膜を覆って形成される追加保護膜と、前記追加保護膜の上面における、平面視において前記酸化物半導体層と重なる位置に形成されるトップゲート電極とを備え、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動する回路に用いられ、前記画素トランジスタを駆動する回路は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、キャパシタとを備え、前記第１のトランジスタのソース電極は、前記キャパシタの一方の電極、および、前記第２のトランジスタのドレイン電極に接続され、前記キャパシタの他方の電極は、前記第１のトランジスタのゲート電極、および、第３のトランジスタのソース電極に接続され、少なくとも前記第１のトランジスタは、上記のトランジスタであり、前記第１のトランジスタの前記トップゲート電極は、前記第１のトランジスタの前記ゲート電極に接続され、前記トランジスタは、前記画素トランジスタが形成されるアレイ基板である前記薄膜トランジスタ基板と同一基板上に形成される。【００３５】
このような構成によれば、酸化物半導体層がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いたトランジスタを用いて駆動回路を作製することで、駆動回路が小型化され、アレイ基板における額縁領域内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域を狭くすることができる。【００３６】
本技術の別の態様に関する薄膜トランジスタ基板は、上記のトランジスタを備える薄膜トランジスタ基板であり、前記トランジスタは、液晶表示装置における画素に対応するトランジスタである画素トランジスタとして用いられ、前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板である。【００３７】
このような構成によれば、ゲート電極とドレイン電極とのオーバーラップ面積を抑制することができる。よって、画素の焼きつきまたは表示ムラの原因となる寄生容量を低減することができる。【００３８】
本技術の別の態様に関する薄膜トランジスタ基板は、上記の複数のトランジスタを備える薄膜トランジスタ基板であり、複数の前記トランジスタには、液晶表示装置における画素に対応するトランジスタである画素トランジスタを駆動するために用いられるものと、前記画素トランジスタとして用いられるものとが含まれ、前記薄膜トランジスタ基板は、前記画素トランジスタが形成されるアレイ基板であり、前記画素トランジスタを駆動するために用いられる前記トランジスタは、前記薄膜トランジスタ基板と同一基板上に形成される。【００３９】
このような構成によれば、酸化物半導体層がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いたトランジスタを用いて駆動回路を作製することで、駆動回路が小型化され、アレイ基板における額縁領域内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域を狭くすることができる。【００４０】
また、ゲート電極とドレイン電極とのオーバーラップ面積を抑制することができる。よって、画素の焼きつきまたは表示ムラの原因となる寄生容量を低減することができる。【００４１】
本技術の一態様に関する液晶表示装置は、上記の薄膜トランジスタ基板と、前記薄膜トランジスタ基板と対向して配置される対向基板と、前記薄膜トランジスタ基板と前記対向基板との間に挟まれて形成される液晶層と、前記薄膜トランジスタ基板の、前記対向基板と対向する側とは反対側に配置されるバックライトとを備える。【００４２】
このような構成によれば、バックライトの光によるホール蓄積を抑制することができる。【００４３】
本技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００４４】
【図１】実施形態に関する液晶表示装置の全体構成を模式的に例示する平面図である。
【図２】駆動用の薄膜トランジスタの平面構造を示す図である。
【図３】駆動用の薄膜トランジスタの断面構造を示す図である。
【図４】実施形態に関する薄膜トランジスタを備える液晶表示装置の構成を例示する図である。
【図５】光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量の変化を、チャネル保護膜とソース電極とのオーバーラップ長ａおよびチャネル保護膜とドレイン電極とのオーバーラップ長ｂを変化させた薄膜トランジスタを用いて検証した結果を示す図である。
【図６】チャネル保護膜とソース電極とのオーバーラップ長ａ、および、チャネル保護膜とドレイン電極とのオーバーラップ長ｂを固定して、チャネル長を変化させた場合の光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量を示す図である。
【図７】オーバーラップ長ａ≠オーバーラップ長ｂの場合の、光照射負バイアス印加のしきい値電圧の負方向へのシフト量を示す図である。
【図８】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（絶縁性基板を準備）。
【図９】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（金属膜を形成）。
【図１０】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図１１】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（金属膜をパターニング）。
【図１２】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（酸化シリコン膜を形成）。
【図１３】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（半導体層を形成）。
【図１４】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図１５】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（半導体層をパターニング）。
【図１６】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（酸化シリコン膜を形成）。
【図１７】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図１８】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（チャネル保護膜を形成）。
【図１９】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（金属膜を成膜）。
【図２０】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図２１】実施形態に関するアレイ基板の画素部分の構成を示す平面図である。
【図２２】図２１におけるＸ−Ｘ’線での断面構成を示す断面図である。
【図２３】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（薄膜トランジスタを準備）。
【図２４】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（酸化シリコン膜を形成）。
【図２５】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図２６】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（保護絶縁膜およびコンタクトホールを形成）。
【図２７】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（透明導電膜を成膜）。
【図２８】実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である（レジストパターンを形成）。
【図２９】実施形態に関する駆動電圧発生回路の構成を模式的に例示する図である。
【図３０】図２９における各ノードに印加される電圧波形を例示する図である。
【図３１】実施形態に関するインバータ回路の構成を例示する図である。
【図３２】実施形態に関する薄膜トランジスタの断面構造を例示する図である。
【図３３】実施形態に関する駆動電圧発生回路の構成を模式的に例示する図である。
【発明を実施するための形態】
【００４５】
以下、添付される図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００４６】
また、以下に示される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施形態の内容を理解することを容易にするために便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００４７】
また、以下の実施形態におけるアレイ基板は、スイッチングデバイスとして薄膜トランジスタ（ＴＦＴ）が用いられたアクティブマトリックス基板であるものとして説明する。なお、アレイ基板は、液晶表示装置（ＬＣＤ）などの平面型表示装置（フラットパネルディスプレイ）に用いられることが想定される。
【００４８】
＜第１実施形態＞
＜構成＞
以下、本実施形態に関するトランジスタ、薄膜トランジスタ基板および液晶表示装置について説明する。
【００４９】
図１は、本実施形態に関する液晶表示装置の全体構成を模式的に例示する平面図である。図１に例示されるように、液晶表示装置は、アレイ基板１００上において、画素用の薄膜トランジスタである画素トランジスタ３０を含む画素がマトリックス状に配列された表示領域２４と、表示領域２４を囲むように設けられた額縁領域２３とを備える。
【００５０】
表示領域２４には、複数のゲート配線（走査信号線）１３と複数のソース配線（表示信号線）１２とが互いに直交するように配置されている。
【００５１】
また、額縁領域２３には、ゲート配線１３に駆動電圧を与える走査信号駆動回路２５と、ソース配線１２に駆動電圧を与える表示信号駆動回路２６とが、それぞれ配置されている。
【００５２】
走査信号駆動回路２５により駆動電圧が与えられることで１本のゲート配線１３に電流が流れ、表示信号駆動回路２６により駆動電圧が与えられることで１本のソース配線１２に電流が流れた場合に、それらの配線の交点に存在する画素トランジスタ３０がオン状態となり、当該画素トランジスタ３０に接続された画素電極に電荷が蓄積される。
【００５３】
酸化物半導体をチャネル層に用いた画素トランジスタ３０である場合、酸化物半導体はキャリア移動度が高いため小型化することができる。そのため、当該画素トランジスタ３０と同じように、酸化物半導体をチャネル層に用いた駆動用の薄膜トランジスタである駆動トランジスタ２０を用いて、画素トランジスタ３０が形成される基板と同一の基板上における走査信号駆動回路２５および表示信号駆動回路２６を作製することで、走査信号駆動回路２５および表示信号駆動回路２６が小型化され、アレイ基板１００における額縁領域２３内に収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域２３を狭くすることができる。
【００５４】
走査信号駆動回路２５は、図２９に例示されるように、駆動トランジスタ２０ａ、駆動トランジスタ２０ｂおよび駆動トランジスタ２０ｃを有する駆動電圧発生回路２５０を複数備えている。これは、表示信号駆動回路２６においても同様である。ここで、駆動トランジスタ２０ａ、駆動トランジスタ２０ｂおよび駆動トランジスタ２０ｃに流れる電流は、ドレイン電極からソース電極に向かって流れるものとする。
【００５５】
駆動電圧発生回路２５０は、クロック信号ＣＬＫがドレインに与えられる駆動トランジスタ２０ａと、電源電位ＶＳＳがソースに与えられ、ドレインが駆動トランジスタ２０ａのソースに接続された駆動トランジスタ２０ｂと、電源電位ＶＤＤがドレインに与えられ、ソースが駆動トランジスタ２０ａのゲートに接続された駆動トランジスタ２０ｃとを備えている。また、駆動電圧発生回路２５０は、キャパシタＣ１を備えている。キャパシタＣ１は、一方の電極が駆動トランジスタ２０ａのソースに接続される。また、キャパシタＣ１は、他方の電極が駆動トランジスタ２０ａのゲート電極、および、駆動トランジスタ２０ｃのソース電極に接続される。
【００５６】
なお、駆動トランジスタ２０ｃのソースは、駆動トランジスタ２０ａと駆動トランジスタ２０ｂとの接続ノードにキャパシタＣ１を介して接続され、駆動トランジスタ２０ａと駆動トランジスタ２０ｂとの接続ノードが出力ノードＮ１となって、ゲート配線１３およびソース配線１２に駆動電圧を与える構成となっている。
【００５７】
駆動トランジスタ２０ｃのゲートに与えられる信号によって駆動トランジスタ２０ｃがオン状態となることで、駆動トランジスタ２０ａがオン状態となってクロック信号ＣＬＫが出力ノードＮ１から出力され、駆動トランジスタ２０ｂのゲートに与えられる信号によって駆動トランジスタ２０ｂがオン状態となることで、出力ノードＮ１の電位が電源電位ＶＳＳまで下がる。
【００５８】
このような構成を有する駆動電圧発生回路２５０における駆動用の駆動トランジスタ２０ａ、駆動トランジスタ２０ｂおよび駆動トランジスタ２０ｃの構造について、図２および図３を参照しつつ説明する。図２は、駆動用の薄膜トランジスタの平面構造を示す図である。また、図３は、駆動用の薄膜トランジスタの断面構造を示す図である。
【００５９】
図２および図３に例示されるように、薄膜トランジスタは、たとえばガラスなどの透明性の絶縁性基板１と、絶縁性基板１上に部分的に形成されたゲート電極２とを備える。なお、図１に例示されるゲート配線１３も絶縁性基板１上に形成され、ゲート電極２はゲート配線１３と電気的に接続されている。
【００６０】
そして、薄膜トランジスタは、絶縁性基板１およびゲート電極２を覆って形成されたゲート絶縁膜３を備える。また、薄膜トランジスタは、ゲート絶縁膜３上に部分的に形成された半導体層４を備える。半導体層４は、平面視において、ゲート電極２と重なって形成されている。なお、半導体層４は、平面視においてゲート電極２の内側に形成されることが望ましい。
【００６１】
また、薄膜トランジスタは、半導体層４に部分的に形成されたチャネル保護膜５を備える。チャネル保護膜５は、薄膜トランジスタの動作時にチャネル領域となる領域上に形成されている。
【００６２】
そして、薄膜トランジスタは、チャネル保護膜５の一部、半導体層４およびゲート絶縁膜３を覆って形成されたソース電極１６およびドレイン電極１７を備える。ソース電極１６とドレイン電極１７とは、互いに離間して形成される。
【００６３】
ここで、図３に例示されるように、ソース電極１６とチャネル保護膜５とのｘ方向におけるオーバーラップ長ａの方が、ドレイン電極１７とチャネル保護膜５とのｘ方向におけるオーバーラップ長ｂよりも長いものとする。ここで、半導体層４とソース電極１６との接合面積は、半導体層４とドレイン電極１７との接合面積と同じでもよい。この場合、オーバーラップ長ａとオーバーラップ長ｂとの差は、製造工程における精度によって意図せず変動することが考えられる。そこで、オーバーラップ長ａとオーバーラップ長ｂとの差は、リソグラフィー工程におけるマスクの重ね合わせ精度の２倍以上とする。
【００６４】
また、薄膜トランジスタは、閾値電圧が負であるＤｅｐｌｅｔｉｏｎ  ｍｏｄｅ、閾値電圧が０ＶであるＮｏｒｍａｌ  ｍｏｄｅ、または、閾値電圧が正であるＥｎｈａｎｃｅｍｅｎｔ  ｍｏｄｅのうちのどのモードであってもよい。たとえば、Ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅの薄膜トランジスタが用いられた場合には、低いゲート電圧で大きなオン電流を得ることができる。
【００６５】
そして、薄膜トランジスタは、チャネル保護膜５、ソース電極１６およびドレイン電極１７を覆って形成された保護膜を備える。なお、当該保護膜はここでは図示していない。
【００６６】
図４は、本実施形態に関する薄膜トランジスタを備える液晶表示装置の構成を例示する図である。図４に例示されるように、液晶表示装置は、バックライト１０４と、バックライト１０４上に配置された偏光板１０１ａと、偏光板１０１ａ上に配置されたアレイ基板１００と、アレイ基板１００上に配置されたカラーフィルター１０２と、カラーフィルター１０２上に配置された偏光板１０１ｂとを備える。ここで、偏光板１０１ａの偏光方向と偏光板１０１ｂの偏光方向とは、互いに直交しているものとする。
【００６７】
＜製造方法＞
以下、本実施形態に関する液晶表示装置の薄膜トランジスタの製造工程を、図８から図２０を参照しつつ説明する。図８から図２０は、本実施形態に関する液晶表示装置の薄膜トランジスタの製造工程の、各製造工程における液晶表示装置の構造を示す断面図である。なお、最終工程を示す断面図は、図３に示される構造に対応する。
【００６８】
まず、図８に例示されるように、ガラスなどの透明性の絶縁性基板１を準備する。そして、図９に例示されるように、透明性の絶縁性基板１上の全面に、たとえば、アルミニウム（Ａｌ）系合金膜、より具体的にはアルミニウムに３ｍｏｌ％のニッケル（Ｎｉ）を添加した合金膜（Ａｌ−３ｍｏｌ％Ｎｉ膜）で金属膜２１を形成する。Ａｌ−３ｍｏｌ％Ｎｉ膜は、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法により成膜することができる。ここでは、厚さ１００ｎｍのＡｌ−３ｍｏｌ％Ｎｉ膜を成膜して、金属膜２１を形成する。なお、スパッタリングガスとしては、アルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどを用いることができる。
【００６９】
次に、図１０に例示されるように、金属膜２１上に塗布したフォトレジストを、フォトリソグラフィー（写真製版）工程によりパターニングし、レジストパターン３０１を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて金属膜２１上に塗布し、厚さ約１．５μｍとする。
【００７０】
次に、図１１に例示されるように、レジストパターン３０１をエッチングマスクとして、リン酸（ｐｈｏｓｐｈｏｒｉｃ  ａｃｉｄ）、酢酸（ａｃｅｔｉｃ  ａｃｉｄ）および硝酸（ｎｉｔｒｉｃ  ａｃｉｄ）を含むＰＡＮ系の溶液を用いたウェットエッチング法により、金属膜２１をパターニングする。そして、透明性の絶縁性基板１上にゲート電極２を形成する。
【００７１】
そして、アミン系のレジスト剥離液を用いてレジストパターン３０１を剥離除去した後、図１２に例示されるように、透明性の絶縁性基板１およびゲート電極２を覆う、酸化シリコン（ＳｉＯ）膜を形成する。酸化シリコン膜は、薄膜トランジスタのゲート電極２上においては、ゲート絶縁膜３として機能する。酸化シリコン膜は、たとえば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマ化学気相成長（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、すなわちＣＶＤ）法で、たとえば、５０ｎｍ程度以上５００ｎｍ程度以下の厚さで形成される。
【００７２】
次に、図１３に例示されるように、ゲート絶縁膜３の全面を覆う半導体層４１を形成する。本実施形態では、半導体層４１として、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇａ２Ｏ３）および酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。
【００７３】
ここでは、たとえば、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇａ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法により半導体層４１を形成する。このとき、スパッタリングガスとしては、公知のアルゴン（Ａｒ）ガスまたはクリプトン（Ｋｒ）ガスなどを用いることができる。
【００７４】
このようなスパッタリング法を用いて形成されたＩｎＧａＺｎＯ膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態（上記の例ではＯの組成比が４未満）の酸化膜となる。したがって、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、たとえば、４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体層を形成する。なお、ＩｎＧａＺｎＯ膜は非晶質構造であってもよい。
【００７５】
次に、図１４に例示されるように、半導体層４１上にフォトレジストを形成し、さらに、フォトリソグラフィー工程によりパターニングすることによってレジストパターン３０２を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて半導体層４１上に塗布することによって形成する。フォトレジストの厚さは、約１．５μｍとする。
【００７６】
次に、図１５に例示されるように、レジストパターン３０２をエッチングマスクとして、硝酸を含む溶液を用いたウェットエッチングにより半導体層４１をパターニングする。そして、ゲート電極２と平面視において重なるように半導体層４を形成する。ここで、半導体層４は、ゲート電極２と平面視において重なる範囲よりもはみ出す部分があってもよい。その後、アミン系のレジスト剥離液を用いて、レジストパターン３０２を剥離除去する。
【００７７】
次に、図１６に例示されるように、ゲート絶縁膜３および半導体層４を覆う酸化シリコン膜５１を形成する。酸化シリコン膜５１は、薄膜トランジスタの半導体層４の上方においては、チャネル保護膜として機能する。
【００７８】
酸化シリコン膜５１は、たとえば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、たとえば、５０ｎｍ程度以上３００ｎｍ程度以下の厚さに形成される。
【００７９】
次に、図１７に例示されるように、酸化シリコン膜５１上にフォトレジストを形成し、さらに、フォトリソグラフィー工程によりパターニングすることによってレジストパターン３０３を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて酸化シリコン膜５１上に塗布することによって形成する。フォトレジストの厚さは、約１．５μｍとする。
【００８０】
次に、図１８に例示されるように、レジストパターン３０３をエッチングマスクとして、ＣＨＦ３、ＣＦ４またはＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスとを用いたドライエッチング法により、酸化シリコン膜５１をエッチングする。そして、チャネル保護膜５を形成する。次に、アミン系のレジスト剥離液を用いて、レジストパターン３０３を剥離除去する。
【００８１】
次に、図１９に例示されるように、ゲート絶縁膜３、半導体層４およびチャネル保護膜５を覆う金属膜６１を成膜する。金属膜６１は、たとえば、Ｍｏターゲットを用いたＤＣスパッタリング法により形成されたＭｏ膜と、Ａｌ−３ｍｏｌ％Ｎｉ合金ターゲットを用いたスパッタリング法により形成されたＡｌ−３ｍｏｌ％Ｎｉ膜との２層構造とする。Ｍｏ膜の膜厚およびＡｌ−３ｍｏｌ％Ｎｉ膜の膜厚は、それぞれたとえば１０ｎｍ程度以上１００ｎｍ程度以下とする。
【００８２】
次に、図２０に例示されるように、金属膜６１上にフォトレジストを形成し、さらに、フォトリソグラフィー工程によりパターニングすることによってレジストパターン３０４を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて金属膜６１上に塗布することによって形成する。フォトレジストの厚さは、約１．５μｍとする。
【００８３】
そして、レジストパターン３０４をエッチングマスクとして、ＰＡＮ系の溶液を用いたウェットエッチング法により、金属膜６１をエッチングする。そして、ソース電極１６およびドレイン電極１７を形成する。このようにして、図３に示された薄膜トランジスタを得る。ここで、レジストパターン３０４は、後にソース電極１６となる部分の金属膜６１とチャネル保護膜５とのオーバーラップ長ａが、後にドレイン電極１７となる部分の金属膜６１とチャネル保護膜５とのオーバーラップ長ｂよりも長くなるように形成される。
【００８４】
なお、完成した薄膜トランジスタが設けられたアレイ基板１００の表面には配向膜およびスペーサーが形成される。配向膜は、液晶を配列させるための膜であり、ポリイミドなどで構成されている。
【００８５】
ここで、図４で例示されたカラーフィルター１０２は、実際にはアレイ基板１００に対向配置される対向基板に設けられる。アレイ基板１００と対向基板とは、上記のスペーサーによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、アレイ基板１００と対向基板との間に液晶層が挟持される。このようにして貼り合わされたアレイ基板１００および対向基板の外側の面に、図４に示された偏光板１０１ａおよび偏光板１０１ｂ、さらにはバックライト１０４が配置されることによって、本実施形態に関する液晶表示装置を得ることができる。
【００８６】
このようにして得られた液晶表示装置は、高解像度、高フレームレートかつ長寿命であり、信頼性が高いという特徴がある。
【００８７】
＜効果＞
上記の実施形態によれば、トランジスタが、ゲート電極２と、ゲート絶縁膜３と、酸化物半導体層である半導体層４と、チャネル保護膜５と、ソース電極１６と、ドレイン電極１７とを備える。
【００８８】
ゲート絶縁膜３は、少なくともゲート電極２を覆う。半導体層４は、ゲート絶縁膜３上のゲート電極２と平面視において重なる位置を含む位置に形成される。
【００８９】
チャネル保護膜５は、半導体層４を部分的に覆う。ソース電極１６は、チャネル保護膜５の一部と半導体層４とを覆う。ドレイン電極１７は、ソース電極１６と離間して形成され、かつ、チャネル保護膜５の一部と半導体層４とを覆う。
【００９０】
また、ソース電極１６からドレイン電極１７に向かう方向における、ソース電極１６とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ａが、ソース電極１６からドレイン電極１７に向かう方向における、ドレイン電極１７とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ｂよりも長い。
【００９１】
このような構成によれば、ソース電極１６とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ａが、ドレイン電極１７とチャネル保護膜５とが平面視において重なる長さであるオーバーラップ長ｂよりも長いため、トランジスタの大きさを増大させずに、光照射負バイアス印加におけるしきい値電圧の負方向へのシフトを抑制することができる。また、チャネル保護膜５中の電子蓄積が抑制されるため、しきい値電圧の正方向へのシフトを抑制することができる。
【００９２】
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される少なくとも１つの他の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
【００９３】
上記の効果の理由について、以下説明する。
【００９４】
図５は、光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量の変化を、チャネル保護膜とソース電極とのオーバーラップ長ａおよびチャネル保護膜とドレイン電極とのオーバーラップ長ｂを変化させた薄膜トランジスタを用いて検証した結果を示す図である。図５において、縦軸は、しきい値電圧の負方向へのシフト量を示し、横軸は、オーバーラップ長ａの長さ［μｍ］およびオーバーラップ長ｂの長さ［μｍ］を示している。ここで、図３におけるチャネルのｙ方向の長さ、すなわち、チャネル幅は一定である。なお、縦軸の上端が０であり、下方に向けて負の電圧シフトを示している。図５に示される場合においては、常にオーバーラップ長ａとオーバーラップ長ｂとは等しいまま推移させている。
【００９５】
図５を参照すれば、オーバーラップ長ａおよびオーバーラップ長ｂが大きくなると、しきい値電圧の負方向へのシフト量が小さくなることがわかる。ここで、ソース電極とドレイン電極との間の距離、すなわち図２および図３における距離ｃは変化しない。したがって、薄膜トランジスタのチャネル長、すなわち、オーバーラップ長ａとオーバーラップ長ｂと距離ｃとの和は、チャネル保護膜５とソース電極１６とのオーバーラップ長ａ、および、チャネル保護膜５とドレイン電極１７のオーバーラップ長ｂに伴い変化することがわかる。
【００９６】
図６は、チャネル保護膜５とソース電極１６とのオーバーラップ長ａ、および、チャネル保護膜５とドレイン電極１７とのオーバーラップ長ｂを固定して、チャネル長を変化させた場合の光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量を示す図である。図６において、縦軸は、しきい値電圧の負方向へのシフト量を示し、横軸は、チャネル長［μｍ］を示している。なお、縦軸の上端が０であり、下方に向けて負の電圧シフトを示している。
【００９７】
図５の縦軸と図６の縦軸とは、同じしきい値電圧の負方向へのシフト量の範囲を示す。図６を参照すると、チャネル長が変化していっても、しきい値電圧の負方向へのシフト量はほとんど変化していない。一方で、図５を参照すると、オーバーラップ長ａおよびオーバーラップ長ｂが大きくなると、しきい値電圧の負方向へのシフト量が小さくなることがわかる。
【００９８】
これらの検証結果から、光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量は、チャネル長ではなく、チャネル保護膜５とソース電極１６とのオーバーラップ長ａおよびチャネル保護膜５とドレイン電極１７のオーバーラップ長ｂに大きく依存することがわかる。
【００９９】
たとえば、文献（Ｋ．−Ｈ．Ｌｅｅ，ｅｔ．ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．９５，ｎｏ．２３，ｐ．２３２１０６，２００９）によれば、光照射負バイアス印加のしきい値電圧の負方向へのシフトの原因として、半導体層４で光励起されたホールが、半導体層４とゲート絶縁膜３との界面またはゲート絶縁膜３中にトラップされることなどが考えられる。
【０１００】
オーバーラップ長ａおよびオーバーラップ長ｂを増加させることによって、図２における点線で囲まれた領域Ｐおよび領域Ｑを遮光するとともに、当該領域の電界を緩和する。これにより、光照射によるキャリア生成を抑制し、図２における点線で囲まれた領域Ｐおよび領域Ｑのホール蓄積が抑制されると考えられる。つまり、図５で示される検証結果は、オーバーラップ長ａおよびオーバーラップ長ｂを増大させることによって、ソース電極１６の近傍およびドレイン電極１７の近傍におけるホール蓄積が抑制されたことによるものと解釈することができる。
【０１０１】
ここで、半導体層４が、平面視においてゲート電極２の内側に形成されることによって、半導体層４の下側（ゲート電極側）に光が照射されることを抑制することができる。したがって、半導体層４におけるソース電極１６の近傍、および、ドレイン電極１７の近傍にホールが蓄積することをさらに抑制することができる。
【０１０２】
図７は、オーバーラップ長ａ≠オーバーラップ長ｂの場合の、光照射負バイアス印加のしきい値電圧の負方向へのシフト量を示す図である。図７において、縦軸は、しきい値電圧の負方向へのシフト量を示している。なお、縦軸の上端が０であり、下方に向けて負の電圧シフトを示している。図７においては、左から２パターンは、チャネル保護膜５とソース電極１６とのオーバーラップ長ａがチャネル保護膜５とドレイン電極１７とのオーバーラップ長ｂよりも短い場合であり、右から２パターンは、チャネル保護膜５とソース電極１６とのオーバーラップ長ａがチャネル保護膜５とドレイン電極１７とのオーバーラップ長ｂよりも長い場合である。また、図７において、右側であるほど、チャネル保護膜５とソース電極１６とのオーバーラップ長ａが長いパターンを示している。また、図７において、左側の２つのパターン（ａ＜ｂ）では、オーバーラップ長ａが０．７５μｍ程度であり、オーバーラップ長ｂが１．２７μｍ程度であり、距離ｃが３．５μｍ程度である。また、右側の２つのパターン（ａ＞ｂ）では、オーバーラップ長ａが１．２７μｍ程度であり、オーバーラップ長ｂが０．７５μｍ程度であり、距離ｃが３．５μｍ程度である。各パターンにおける、光照射負バイアス印加のしきい値電圧の負方向へのシフト量の違いは、誤差である。
【０１０３】
図７を参照すれば、チャネル保護膜５とソース電極１６とのオーバーラップ長ａがチャネル保護膜５とドレイン電極１７とのオーバーラップ長ｂよりも長いことによって、しきい値電圧の負方向へのシフト量が抑制されていることがわかる。光照射負バイアス印加によるストレス印加時には、ドレイン電極１７に正電圧が印加されているため、ホールはソース電極１６の近傍に蓄積される。よって、オーバーラップ長ａ＞オーバーラップ長ｂとすることで、ソース電極１６の近傍のホール蓄積が抑制され、しきい値電圧の負方向へのシフトが抑制されたものと考えられる。
【０１０４】
ここで、ソース電極１６とチャネル保護膜５とのオーバーラップ長ａを長くすることによって、ソース電極１６と半導体層４との接合領域からチャネル上に光が照射される領域までの距離が長くなる。すなわち、チャネル上で励起されたホールがソース電極１６と半導体層４との接合領域近傍まで拡散されることが抑制される。したがって、薄膜トランジスタのしきい値電圧シフトに寄与するホール蓄積を抑制するためには、ソース電極１６とチャネル保護膜５とのオーバーラップ面積を大きくすることよりも、ソース電極１６とチャネル保護膜５とのオーバーラップ長を長くすることの方が重要である。
【０１０５】
ソース電極１６およびドレイン電極１７の形成工程において、ソース電極１６とドレイン電極１７との間の距離、すなわち図２および図３における距離ｃの精度は、リソグラフィー装置の分解能に依存することとなる。つまり、オーバーラップ長ａとオーバーラップ長ｂとを増大させると、薄膜トランジスタのチャネル長（ａ＋ｂ＋ｃ）が大きくなってしまう。薄膜トランジスタのチャネル長増加に伴い、薄膜トランジスタのオン抵抗が増加するとともに、アレイ基板における光の透過量（開口率）が低下する。オーバーラップ長ａをオーバーラップ長ｂよりも長くすることによって、オーバーラップ長ａとオーバーラップ長ｂとの和を増大させずに、ソース電極１６の近傍におけるホール蓄積を抑制し、光照射負バイアス印加におけるしきい値電圧の負方向へのシフト量を低減することができる。
【０１０６】
さらに、たとえば、非特許文献１によれば、チャネル保護膜５中の、ドレイン電極１７とオーバーラップした領域では、電子が蓄積されることが示唆されている。チャネル保護膜５中に電子が蓄積すると、薄膜トランジスタのしきい値電圧が正方向にシフトし、信頼性を劣化させる。オーバーラップ長ｂを短くすることによって、チャネル保護膜５中の、ドレイン電極１７とオーバーラップした領域が小さくなり、このようなチャネル保護膜５中の電子蓄積が抑制されると期待することができる。
【０１０７】
また、上記の実施形態によれば、薄膜トランジスタ基板において、薄膜トランジスタが、液晶表示装置における画素に対応するトランジスタである画素トランジスタ３０を駆動するために用いられる。また、薄膜トランジスタが、画素トランジスタ３０が形成されるアレイ基板と同一の絶縁性基板１上に形成される。
【０１０８】
ここで、図３０は、図２９における各ノードに印加される電圧波形を例示する図である。図３０に例示されるように、駆動トランジスタ２０ｂよりも駆動トランジスタ２０ａの方が、負バイアスが印加される時間が長い。また、図３０に例示されるように、駆動トランジスタ２０ｂよりも駆動トランジスタ２０ｃの方が、負バイアスが印加される時間が長い。
【０１０９】
さらに、駆動トランジスタ２０ｃのドレイン電極には、常に電源電位ＶＤＤが印加される。したがって、本実施形態における薄膜トランジスタは、駆動トランジスタ２０ｃに適用された場合が特に有用である。換言すれば、少なくとも駆動トランジスタ２０ｃに本実施形態における薄膜トランジスタが適用されていれば、本実施形態に関する効果を発揮することができる。
【０１１０】
このような構成によれば、半導体層４がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いた駆動トランジスタ２０を用いて走査信号駆動回路２５および表示信号駆動回路２６を作製することで、走査信号駆動回路２５および表示信号駆動回路２６が小型化され、アレイ基板１００における額縁領域２３内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域２３を狭くすることができる。
【０１１１】
また、上記の実施形態によれば、液晶表示装置が、薄膜トランジスタ基板としてのアレイ基板１００と、アレイ基板１００と対向して配置される対向基板としてのカラーフィルター１０２と、アレイ基板１００とカラーフィルター１０２との間に挟まれて形成される液晶層４００と、アレイ基板１００の、カラーフィルター１０２と対向する側とは反対側に配置されるバックライト１０４とを備える。
【０１１２】
このような構成によれば、バックライト１０４からの光の光照射負バイアス印加によるホール蓄積を抑制することができる。
【０１１３】
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される少なくとも１つの他の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
【０１１４】
また、Ｄｅｐｌｅｔｉｏｎ  ｍｏｄｅの薄膜トランジスタであれば、低いゲート電圧で大きなオン電流を得ることができる。また、Ｎｏｒｍａｌ  ｍｏｄｅの薄膜トランジスタ、または、Ｅｎｈａｎｃｅｍｅｎｔ  ｍｏｄｅの薄膜トランジスタが用いられた場合には、ＶＳＳはグランド電位でよい。したがって、ＶＳＳに負電源を用いる必要がなくなり、液晶ディスプレイの電源構成を簡略化することができる。
【０１１５】
＜第２実施形態＞
＜構成＞
本実施形態に関するトランジスタ、薄膜トランジスタ基板および液晶表示装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、重複する説明については適宜省略する。
【０１１６】
本実施形態では、駆動回路が、図３１に例示されるようなインバータ回路を含む。図３１に例示されるように、インバータ回路は、駆動トランジスタ４０ａと駆動トランジスタ４０ｂとを備える。
【０１１７】
電源電位ＶＤＤは、駆動トランジスタ４０ａのドレイン電極に接続される。また、駆動トランジスタ４０ａのソース電極は、駆動トランジスタ４０ａのゲート電極と、駆動トランジスタ４０ｂのドレイン電極とに接続される。
【０１１８】
駆動トランジスタ４０ｂのソース電極は、電源電位ＶＳＳに接続される。また、駆動トランジスタ４０ｂのゲート電極は、Ｉｎｐｕｔに接続される。
【０１１９】
ここで、Ｉｎｐｕｔに電圧が印加されない場合、すなわち、オフ状態では、Ｖｏｕｔはオン状態となる。また、Ｉｎｐｕｔに電圧が印加される場合、すなわち、オン状態では、Ｖｏｕｔはオフ状態となる。なお、少なくとも駆動トランジスタ４０ａには、第１実施形態に例示された薄膜トランジスタを用いる。
【０１２０】
＜効果＞
Ｉｎｐｕｔに電圧が印加される場合、すなわち、オン状態では、駆動トランジスタ４０ａのゲート電極には負バイアスである電源電位ＶＳＳが印加される。したがって、駆動トランジスタ４０ａは、光照射負バイアス印加（ｌｉｇｈｔ  ｎｅｇａｔｉｖｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｔｒｅｓｓ、すなわち、ＬＮＢＴＳ）によって閾値電圧が低下し、信頼性が悪化する。
【０１２１】
そこで、駆動トランジスタ４０ａに第１実施形態に例示された薄膜トランジスタを用いることによって、閾値電圧の低下を抑制し、信頼性を向上させることができる。
【０１２２】
＜第３実施形態＞
＜構成＞
本実施形態に関するトランジスタ、薄膜トランジスタ基板および液晶表示装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、重複する説明については適宜省略する。
【０１２３】
図３２は、本実施形態に関する薄膜トランジスタの断面構造を例示する図である。図３２に例示されるように、薄膜トランジスタは、絶縁性基板１と、ゲート電極２と、ゲート絶縁膜３と、半導体層４と、チャネル保護膜５と、ソース電極１６と、ドレイン電極１７とを備える。
【０１２４】
また、薄膜トランジスタは、ソース電極１６、ドレイン電極１７、チャネル保護膜５、および、ゲート絶縁膜３を覆う保護膜６を追加して備える。
【０１２５】
保護膜６の材料としては、たとえば、ＳｉＯ、ＳｉＮ、または、ＡｌＯなどが想定される。また、保護膜６の膜厚は、たとえば、５０ｎｍ以上、かつ、５００ｎｍ以下とすることができる。
【０１２６】
保護膜６の上面における、平面視において半導体層４と重なる位置に、トップゲート電極７が形成される。トップゲート電極７の材料としては、たとえば、金属のＡｌ、Ｍｏ、Ｔｉ、Ｃｕ、または、Ｔａなどが想定される。また、トップゲート電極７の材料としては、たとえば、透明電極のＩＴＯ、または、ＩＺＯなども想定される。トップゲート電極７の膜厚は、たとえば、５ｎｍ以上、かつ、５００ｎｍ以下とすることができる。
【０１２７】
図３３は、本実施形態に関する駆動電圧発生回路の構成を模式的に例示する図である。図３２に例示される構成は、図３３における駆動トランジスタ２０ｄに相当する。ここで、図３２におけるトップゲート電極７は、図３３におけるＢｎｏｄｅに接続される。
【０１２８】
駆動電圧発生回路２５０ａは、クロック信号ＣＬＫがドレインに与えられる駆動トランジスタ２０ｄと、電源電位ＶＳＳがソースに与えられ、ドレインが駆動トランジスタ２０ｄのソースに接続された駆動トランジスタ２０ｂと、電源電位ＶＤＤがドレインに与えられ、ソースが駆動トランジスタ２０ｄのゲートに接続された駆動トランジスタ２０ｃとを備えている。また、駆動電圧発生回路２５０ａは、キャパシタＣ１を備えている。キャパシタＣ１は、一方の電極が駆動トランジスタ２０ｄのソースに接続される。また、キャパシタＣ１は、他方の電極が駆動トランジスタ２０ｄのゲート電極、および、駆動トランジスタ２０ｃのソース電極に接続される。
【０１２９】
＜効果＞
薄膜トランジスタのチャネル上にトップゲート電極７を形成し、さらに、トップゲート電極７に負バイアスを印加することによって、薄膜トランジスタの閾値電圧が正シフトする。そのことは、“Ｔ．−Ｙ．  Ｈｓｉｅｈ，  ｅｔ．  ａｌ．：ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ．，  ｖｏｌ．６０，  ｎｏ．  ５，  ｐ  １６８１，  （２０１３）．”で報告されている。
【０１３０】
本実施形態に例示されたように、駆動トランジスタ２０ｄにトップゲート電極７を形成し、さらに、トップゲート電極７にＢｎｏｄｅの電圧を接続すると、駆動トランジスタ２０ｄがオフ状態である時、トップゲート電極７には負バイアスが印加される。
【０１３１】
この時、駆動トランジスタ２０ｄの閾値電圧が正シフトするため、オフ電流、すなわち、リーク電流を抑制することができる。駆動トランジスタのリーク電流が抑制されると、駆動回路の誤作動を防ぐことができるため、装置の安定性が向上する。
【０１３２】
さらに、トップゲート電極７にゲートバイアスを印加することによって、ＴＦＴの信頼性が向上する。そのことは、”Ｋ．  Ｃｈａｎｇ，  ｅｔ．  ａｌ．：  ＳＩＤ  ’１５  Ｄｉｇｅｓｔ，  ｐ．１０２３  （２０１５）”で報告されている。
【０１３３】
したがって、本実施形態に例示されたように、半導体層４の上のトップゲート電極７にゲートバイアスを印加することによって、装置の信頼性を向上させることができる。
【０１３４】
＜第４実施形態＞
＜構成＞
本実施形態に関するトランジスタ、薄膜トランジスタ基板および液晶表示装置について説明する。以下では、上記の実施形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
【０１３５】
図２１は、本実施形態に関するアレイ基板の画素部分の構成を示す平面図である。また、図２２は、図２１におけるＸ−Ｘ’線での断面構成を示す断面図である。なお、以下において、アレイ基板は、ＴＮ方式を採用する液晶表示装置に用いられるものとして説明するが、ＩＰＳ方式またはＦＦＳ方式を採用する液晶表示装置に用いられてもよい。
【０１３６】
図２１に例示されるように、本実施形態に関するアレイ基板においては、第１実施形態において示されたような、ソース電極とチャネル保護膜とのｘ方向におけるオーバーラップ長ａの方が、ドレイン電極とチャネル保護膜とのｘ方向におけるオーバーラップ長ｂよりも長い薄膜トランジスタを、画素トランジスタ３０にも適用した点で、第１実施形態において示されたアレイ基板１００とは異なっている。なお、画素トランジスタ３０におけるソース電極１６ａおよびドレイン電極１７ａは、ソース配線（表示信号線）１２に接続されている方をソース電極１６ａ、画素電極１５に接続されている方をドレイン電極１７ａとする。また、第１実施形態において示されたような、ソース電極とチャネル保護膜とのｘ方向におけるオーバーラップ長ａの方が、ドレイン電極とチャネル保護膜とのｘ方向におけるオーバーラップ長ｂよりも長い薄膜トランジスタを、画素トランジスタ３０のみに適用した場合であってもよい。図２１に例示されるように、画素用の薄膜トランジスタは、ソース配線１２がｙ方向に延在してソース電極が形成される。
【０１３７】
図２２に例示されるように、薄膜トランジスタは、たとえばガラスなどの透明性の絶縁性基板１ａと、絶縁性基板１ａ上に部分的に形成されたゲート電極２ａとを備える。
【０１３８】
そして、薄膜トランジスタは、絶縁性基板１ａおよびゲート電極２ａを覆って形成されたゲート絶縁膜３ａを備える。また、薄膜トランジスタは、ゲート絶縁膜３ａ上に部分的に形成された半導体層４ａを備える。半導体層４ａは、平面視において、ゲート電極２ａと重なって形成されている。なお、半導体層４ａは、平面視においてゲート電極２ａと重なる範囲からはみ出して形成されていてもよい。
【０１３９】
また、薄膜トランジスタは、半導体層４ａに部分的に形成されたチャネル保護膜５ａを備える。チャネル保護膜５ａは、薄膜トランジスタの動作時にチャネル領域となる領域上に形成されている。
【０１４０】
そして、薄膜トランジスタは、チャネル保護膜５ａの一部、半導体層４ａおよびゲート絶縁膜３ａを覆って形成されたソース電極１６ａおよびドレイン電極１７ａを備える。ソース電極１６ａとドレイン電極１７ａとは、互いに離間して形成される。
【０１４１】
そして、薄膜トランジスタは、ドレイン電極１７ａの一部、ソース電極１６ａ、チャネル保護膜５ａおよびゲート絶縁膜３ａを覆って形成された保護絶縁膜１８ａを備える。また、薄膜トランジスタは、保護絶縁膜１８ａを覆って形成された画素電極１５ａを備える。
【０１４２】
なお、保護絶縁膜１８ａにはコンタクトホール１４ａが形成され、コンタクトホール１４ａを介して、画素電極１５ａとドレイン電極１７ａとが電気的に接続される。
【０１４３】
＜製造方法＞
以下、本実施形態に関する液晶表示装置の薄膜トランジスタの製造工程を、図２３から図２８を参照しつつ説明する。図２３から図２８は、各製造工程における液晶表示装置の構造を示す断面図である。なお、最終工程を示す断面図は、図２２に示される構造に対応する。
【０１４４】
まず、図２３に例示されるように、第１実施形態に示される場合と同様に、ソース電極１６ａとチャネル保護膜５ａとのオーバーラップ長ａの方が、ドレイン電極１７ａとチャネル保護膜５ａとのオーバーラップ長ｂよりも長い薄膜トランジスタを準備する。ここで、図２３に例示される薄膜トランジスタにおけるソース電極１６ａは、図２０に例示されたレジストパターン３０４を、後にソース配線１２となる領域にも形成し、ソース電極１６ａとソース配線１２とを同時に形成する。
【０１４５】
次に、図２４に例示されるように、ソース電極１６ａ、ドレイン電極１７ａ、チャネル保護膜５ａ、ソース配線１２（ここでは図示せず）およびゲート絶縁膜３ａを覆う酸化シリコン膜１８１を形成する。酸化シリコン膜１８１は、薄膜トランジスタにおいては保護絶縁膜として機能する。
【０１４６】
酸化シリコン膜１８１は、たとえば、シラン（ＳｉＨ４）ガスと一酸化二窒素（Ｎ２Ｏ）ガスとを用いたプラズマＣＶＤ法で、たとえば５０ｎｍ程度以上５００ｎｍ程度以下の厚さに形成される。
【０１４７】
次に、図２５に例示されるように、酸化シリコン膜１８１上にフォトレジストを形成し、さらに、フォトリソグラフィー工程によりパターニングすることによってレジストパターン３０５を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて酸化シリコン膜１８１上に塗布することによって形成する。フォトレジストの厚さは、約１．５μｍとする。
【０１４８】
次に、図２６に例示されるように、レジストパターン３０５をエッチングマスクとして、ＣＨＦ３、ＣＦ４またはＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により、酸化シリコン膜１８１をエッチングする。そして、保護絶縁膜１８ａおよびコンタクトホール１４ａを形成する。次に、アミン系のレジスト剥離液を用いてレジストパターン３０５を剥離除去する。
【０１４９】
次に、図２７に例示されるように、保護絶縁膜１８ａおよびコンタクトホール１４ａを覆う透明導電膜１５１を成膜する。透明導電膜１５１は、たとえば酸化インジウムと酸化スズとを含むＩＴＯターゲットを用いたＤＣスパッタリング法により形成されるａ−ＩＴＯ膜である。また、透明導電膜１５１の厚さは、たとえば１００ｎｍである。
【０１５０】
次に、図２８に例示されるように、透明導電膜１５１上にフォトレジストを形成し、さらに、フォトリソグラフィー工程によりパターニングすることによってレジストパターン３０６を形成する。フォトレジストは、たとえばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて透明導電膜１５１上に塗布することによって形成する。フォトレジストの厚さは、約１．５μｍとする。
【０１５１】
そして、レジストパターン３０６をエッチングマスクとして、ＰＡＮ系の溶液を用いたウェットエッチング法により、透明導電膜１５１をエッチングする。そして、画素電極１５を形成する。このようにして、図２２に示された薄膜トランジスタを得る。
【０１５２】
＜効果＞
また、上記の実施形態によれば、トランジスタが、ゲート電極２ａと、ゲート絶縁膜３ａと、酸化物半導体層である半導体層４ａと、チャネル保護膜５ａと、ソース電極１６ａと、ドレイン電極１７ａとを備える。
【０１５３】
ゲート絶縁膜３ａは、少なくともゲート電極２ａを覆う。半導体層４ａは、ゲート絶縁膜３ａ上のゲート電極２ａと平面視において重なる位置を含む位置に形成される。
【０１５４】
チャネル保護膜５ａは、半導体層４ａを部分的に覆う。ソース電極１６ａは、チャネル保護膜５ａの一部と半導体層４ａとを覆う。ドレイン電極１７ａは、ソース電極１６ａと離間して形成され、かつ、チャネル保護膜５ａの一部と半導体層４ａとを覆う。
【０１５５】
また、ソース電極１６ａからドレイン電極１７ａに向かう方向における、ソース電極１６ａとチャネル保護膜５ａとが平面視において重なる長さであるオーバーラップ長ａが、ソース電極１６ａからドレイン電極１７ａに向かう方向における、ドレイン電極１７ａとチャネル保護膜５ａとが平面視において重なる長さであるオーバーラップ長ｂよりも長い。
【０１５６】
このような構成によれば、ソース電極１６ａとチャネル保護膜５ａとが平面視において重なる長さであるオーバーラップ長ａが、ドレイン電極１７ａとチャネル保護膜５ａとが平面視において重なる長さであるオーバーラップ長ｂよりも長いため、トランジスタの大きさを増大させずに、光照射負バイアス印加におけるしきい値電圧の負方向へのシフトを抑制することができる。また、チャネル保護膜５ａ中の電子蓄積が抑制されるため、しきい値電圧の正方向へのシフトを抑制することができる。
【０１５７】
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される少なくとも１つの他の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
【０１５８】
また、上記の実施形態によれば、薄膜トランジスタ基板において、薄膜トランジスタが、液晶表示装置における画素に対応するトランジスタである画素トランジスタ３０として用いられる。また、薄膜トランジスタ基板は、画素トランジスタ３０が形成されるアレイ基板である。
【０１５９】
このような構成によれば、ゲート電極２ａとドレイン電極１７ａとのオーバーラップ面積を抑制することができる。よって、画素の焼きつきまたは表示ムラの原因となる寄生容量を低減することができる。
【０１６０】
また、上記の実施形態によれば、薄膜トランジスタ基板において、複数の薄膜トランジスタには、液晶表示装置における画素に対応するトランジスタである画素トランジスタ３０を駆動するために用いられるものと、画素トランジスタ３０として用いられるものとが含まれる。また、薄膜トランジスタ基板は、画素トランジスタ３０が形成されるアレイ基板である。また、画素トランジスタ３０を駆動するために用いられる薄膜トランジスタは、薄膜トランジスタ基板と同一の絶縁性基板１ａ上に形成される。
【０１６１】
このような構成によれば、半導体層４がチャネル層として用いられるため、高いキャリア移動度に起因してトランジスタの小型化が可能となる。そのため、酸化物半導体をチャネル層に用いた駆動トランジスタ２０を用いて走査信号駆動回路２５および表示信号駆動回路２６を作製することで、走査信号駆動回路２５および表示信号駆動回路２６が小型化され、アレイ基板における額縁領域２３内に当該駆動回路を収めることが可能となる。これにより、駆動回路の低コスト化を実現するともに、額縁領域２３を狭くすることができる。
【０１６２】
また、ゲート電極２ａとドレイン電極１７ａとのオーバーラップ面積を抑制することができる。よって、画素の焼きつきまたは表示ムラの原因となる寄生容量を低減することができる。
【０１６３】
＜変形例＞
上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本明細書に記載されたものに限られることはない。よって、例示されていない無数の変形例が、本技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
【０１６４】
また、矛盾が生じない限り、上記実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、各構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含む。また、各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
【０１６５】
また、本明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【０１６６】
また、上記実施形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
【符号の説明】
【０１６７】
１，１ａ  絶縁性基板、２，２ａ  ゲート電極、３，３ａ  ゲート絶縁膜、４，４ａ，４１  半導体層、５，５ａ  チャネル保護膜、６  保護膜、７  トップゲート電極、１２  ソース配線、１３  ゲート配線、１４ａ  コンタクトホール、１５，１５ａ  画素電極、１６，１６ａ  ソース電極、１７，１７ａ  ドレイン電極、１８ａ  保護絶縁膜、２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，４０ａ，４０ｂ  駆動トランジスタ、２１，６１  金属膜、２３  額縁領域、２４  表示領域、２５  走査信号駆動回路、２６  表示信号駆動回路、３０  画素トランジスタ、５１，１８１  酸化シリコン膜、１００  アレイ基板、１０１ａ，１０１ｂ  偏光板、１０２  カラーフィルター、１０４  バックライト、１５１  透明導電膜、２５０，２５０ａ  駆動電圧発生回路、３０１，３０２，３０３，３０４，３０５，３０６  レジストパターン、４００  液晶層、Ｃ１  キャパシタ、Ｎ１  出力ノード、ａ，ｂ  オーバーラップ長、ｃ  距離、Ｐ，Ｑ  領域。
【図１】
2016175034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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