(57)【特許請求の範囲】
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極と
を含み、
前記化合物半導体積層構造は、
下部電子走行領域と、
前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、
前記障壁層上の上部電子走行領域と、
前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層と
を有し、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されており、
前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされていることを特徴とする化合物半導体装置。
【請求項２】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極と
を含み、
前記化合物半導体積層構造は、
下部電子走行領域と、
前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、
前記障壁層上の上部電子走行領域と、
前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層と
を有し、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されており、
前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする化合物半導体装置。
【請求項３】
前記第１のチャネルは、平面視で前記第３の電極の下方と異なる位置に形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第１のチャネルは、前記第２の電極と電気的に接続されており、前記一定電位に固定されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
第４の電極を更に含み、
前記第１のチャネルは、前記第４の電極と電気的に接続されており、前記一定電位に固定されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記第４の電極は、前記上部電子走行領域及び前記電子供給層の側面に、当該側面に形成された絶縁性側壁膜を介して形成されていることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
下部電子走行領域を形成する工程と、
前記下部電子走行領域上に、前記下部電子走行領域よりもバンドギャップの大きな材料で障壁層を形成する工程と、
前記障壁層上に上部電子走行領域を形成する工程と、
前記上部電子走行領域上に、前記上部電子走行領域よりもバンドギャップの大きな材料で電子供給層を形成する工程と、
前記電子供給層の上方に第１の電極を形成する工程と、
前記電子供給層の上方で前記第１の電極の両側に第２の電極及び第３の電極を形成する工程と
を含み、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されており、
前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされることを特徴とする化合物半導体装置の製造方法。
【請求項８】
下部電子走行領域を形成する工程と、
前記下部電子走行領域上に、前記下部電子走行領域よりもバンドギャップの大きな材料で障壁層を形成する工程と、
前記障壁層上に上部電子走行領域を形成する工程と、
前記上部電子走行領域上に、前記上部電子走行領域よりもバンドギャップの大きな材料で電子供給層を形成する工程と、
前記電子供給層の上方に第１の電極を形成する工程と、
前記電子供給層の上方で前記第１の電極の両側に第２の電極及び第３の電極を形成する工程と
を含み、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されており、
前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする化合物半導体装置の製造方法。
【請求項９】
前記第１のチャネルは、平面視で前記第３の電極の下方と異なる位置に形成されることを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記第１のチャネルは、前記第２の電極と電気的に接続され、前記一定電位に固定されることを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１１】
前記第２の電極と離間する第４の電極を形成する工程を更に含み、
前記第１のチャネルは、前記第４の電極と電気的に接続され、前記一定電位に固定されることを特徴とする請求項７〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１２】
前記上部電子走行領域及び前記電子供給層の側面に絶縁性側壁膜を形成する工程を更に含み、
前記第４の電極は、前記側面に前記絶縁性側壁膜を介して形成されることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０１１８９号公報
【特許文献２】特開２０１３−１０６０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタにおけるオフ時のリーク電流は、低ければ低いほど好ましい。しかしながら、ＧａＮ−ＨＥＭＴ等においては、ゲート電極で変調しきれない電子走行層の深いところまで電流が回り込み、オフリーク電流の原因となることがある。これに対する方策として、いわゆるバックバリア構造を採用することが考えられる。この場合、ＧａＮの電子走行層下にＡｌＧａＮやＡｌＮ等の障壁層を形成する。これにより、回り込み電流の発生を抑制し、オフリーク電流を低減することが可能となる。
【０００６】
しかしながら、このバックバリア構造を採用しても、大きなドレイン電圧を印加した状態では、障壁層のエネルギーバンドが正の電位により押し下げられてバンド変調することがある。この場合には、上記の回り込み電流が発生してしまうという課題がある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流を確実に低減することができる信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成された第１の電極と、前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極とを含み、前記化合物半導体積層構造は、下部電子走行領域と、前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、前記障壁層上の上部電子走行領域と、前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層とを有し、前記障壁層は、一定電位に固定されており、前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、前記第１の電極の下方に前記第１のチャネルが形成されており、前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされている。
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成された第１の電極と、前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極とを含み、前記化合物半導体積層構造は、下部電子走行領域と、前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、前記障壁層上の上部電子走行領域と、前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層とを有し、前記障壁層は、一定電位に固定されており、前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、前記第１の電極の下方に前記第１のチャネルが形成されており、前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成である。
【０００９】
化合物半導体装置の製造方法の一態様は、下部電子走行領域を形成する工程と、前記下部電子走行領域上に、前記下部電子走行領域よりもバンドギャップの大きな材料で障壁層を形成する工程と、前記障壁層上に上部電子走行領域を形成する工程と、前記上部電子走行領域上に、前記上部電子走行領域よりもバンドギャップの大きな材料で電子供給層を形成する工程と、前記電子供給層の上方に第１の電極を形成する工程と、前記電子供給層の上方で前記第１の電極の両側に第２の電極及び第３の電極を形成する工程とを含み、前記障壁層は、一定電位に固定されており、前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、前記第１の電極の下方に前記第１のチャネルが形成されており、前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされる。
化合物半導体装置の製造方法の一態様は、下部電子走行領域を形成する工程と、前記下部電子走行領域上に、前記下部電子走行領域よりもバンドギャップの大きな材料で障壁層を形成する工程と、前記障壁層上に上部電子走行領域を形成する工程と、前記上部電子走行領域上に、前記上部電子走行領域よりもバンドギャップの大きな材料で電子供給層を形成する工程と、前記電子供給層の上方に第１の電極を形成する工程と、前記電子供給層の上方で前記第１の電極の両側に第２の電極及び第３の電極を形成する工程とを含み、前記障壁層は、一定電位に固定されており、前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、前記第１の電極の下方に前記第１のチャネルが形成されており、前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成である。
【発明の効果】
【００１０】
上記の諸態様によれば、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流を確実に低減することができる信頼性の高い高耐圧の化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】比較例及び第１の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。
【図４】比較例及び第１の実施形態におけるドレイン電流−ゲート電圧特性（トランスファー特性）を示す特性図である。
【図５】第１の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。
【図６】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図７】第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図８】図７に引き続き、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図９】第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１０】図９に引き続き、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【図１１】第５の実施形態による電源装置の概略構成を示す結線図である。
【図１２】第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図２は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、バッファ層２ａ、下部電子走行領域２ｂ１、及びバックバリアとなる障壁層２ｃを順次形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１４】
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを１ｎｍ程度〜５０ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを２０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、下部電子走行領域２ｂ１、及び障壁層２ｃが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。障壁層２ｃとしては、下部電子走行領域２ｂ１よりもバンドギャップの大きな材料を用いる。ここでは、下部電子走行領域２ｂ１がｉ−ＧａＮからなることから、障壁層２ｃにはｉ−ＧａＮよりもバンドギャップの大きいｉ−ＡｌＧａＮを用いる。
【００１５】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１６】
続いて、図１（ｂ）に示すように、障壁層２ｃに開口部２ｃＡを形成する。
詳細には、障壁層２ｃの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ドレイン電極の電極形成予定部位の下方に位置整合する障壁層２ｃの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００１７】
このレジストマスクを用いて、下部電子走行領域２ｂ１の表面が露出するまで、障壁層２ｃのレジストマスクの開口から露出する部位をドライエッチングして除去する。エッチングガスとしては、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。これにより、障壁層２ｃでは、ドレイン電極の電極形成予定部位の下方に位置整合する部位が除去され、当該部位に相当する下部電子走行領域２ｂ１の表面を露出させる開口部２ｃＡが形成される。ここで、開口部２ｃＡとしては、ドレイン電極の電極形成予定部位の下方に位置整合する部位に加えて、ソース電極とドレイン電極の隙間の形成予定部位の下方に位置整合する部位まで形成しても良い。この場合、障壁層２ｃは、ソース電極の電極形成予定部位の下方に位置整合する部位のみ残存することになる。
レジストマスクは、薬液を用いたウェット処理又はアッシング処理等により除去される。
【００１８】
続いて、図１（ｃ）に示すように、上部電子走行領域２ｂ２及び電子供給層２ｄを順次形成する。
詳細には、下部電子走行領域２ｂ１及び障壁層２ｃ上に、ＭＯＶＰＥ法により、ｉ−ＧａＮを２００ｎｍ程度の厚みに、ｎ型ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長（再成長）する。これにより、下部電子走行領域２ｂ１及び障壁層２ｃ上に上部電子走行領域２ｂ２が、上部電子走行領域２ｂ２上に電子供給層２ｄが順次形成される。なお、上部電子走行領域２ｂ２と電子供給層２ｄとの間に、例えばｉ−ＡｌＧａＮ等の薄い（５ｎｍ程度）スペーサ層を形成しても良い。また、電子供給層２ｄ上に例えばｎ型ＧａＮのキャップ層を形成しても良い。
【００１９】
電子供給層２ｄの形成の際に、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２０】
上部電子走行領域２ｂ２の形成により、下部電子走行領域２ｂ１及び上部電子走行領域２ｂ２を有し、ｉ−ＧａＮ内に障壁層２ｃが埋め込まれてなる電子走行層２ｃが形成される。以上により、バッファ層２ａ、電子走行層２ｂ、障壁層２ｃ、及び電子供給層２ｄを備えた化合物半導体積層構造２が形成される。
【００２１】
化合物半導体積層構造２では、電子走行層２ｂにおいて、上部電子走行領域２ｂ２の電子供給層２ｄとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、上部電子走行領域２ｂ２の化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。更に、下部電子走行領域２ｂ１の障壁層２ｃとの界面近傍にも２ＤＥＧが発生する。この２ＤＥＧは、下部電子走行領域２ｂ１の化合物半導体（ここではＧａＮ）と障壁層２ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。障壁層２ｃは、ドレイン電極の電極形成予定部位の下方に位置整合する部位が除去されて開口部２ｃＡが形成され、電子走行層２ｃのｉ−ＧａＮが開口部２ｃＡを埋め込んでいる。そのため、ドレイン電極の電極形成予定部位の下方に位置整合する部位には、２ＤＥＧは発生しない。
【００２２】
続いて、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造（不図示）が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２３】
続いて、図２（ａ）に示すように、化合物半導体積層構造２に電極用リセス２Ａを形成する。
詳細には、電子供給層２ｄの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の電極形成予定部位の一部の下方に位置整合する電子供給層２ｄの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２４】
このレジストマスクを用いて、障壁層２ｃの表面が露出するまで、電子供給層２ｄ及び上部電子走行領域２ｂ２をドライエッチングして除去する。エッチングガスとしては、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。これにより、障壁層２ｃの表面の一部を露出する電極用リセス２Ａが形成される。ドライエッチングは、障壁層２ｃの表層まで行うようにしても良い（障壁層２ｃの表層の一部まで除去しても良い）。
【００２５】
続いて、図２（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａを含むソース電極の形成予定部位、及びドレイン電極の形成予定部位を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００２６】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄ及び障壁層２ｃとオーミック接触させる。Ｔｉ／Ａｌの電子供給層２ｄ及び障壁層２ｃとのオーミック接触が得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａを電極材料の一部で埋め込むソース電極３と、ドレイン電極４とが形成される。本実施形態では、ソース電極３は、電子供給層２ｄ及び障壁層２ｃとオーミック接触する。ドレイン電極４は、電子供給層２ｄとオーミック接触する。
【００２７】
続いて、図２（ｃ）に示すように、ゲート電極５を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。このレジストを電子供給層２ｄ上に塗布し、電子供給層２ｄの形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２８】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層２ｄ上にゲート電極５が形成される。
【００２９】
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３０】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図３（ａ）に、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを図３（ｂ）にそれぞれ示す。図３（ｂ）は、上記した図２（ｃ）に対応する。
【００３１】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図３（ａ）のように、例えばＳｉＣ基板１０１上に化合物半導体積層構造１０２が形成され、その上にソース電極１０３、ドレイン電極１０４、及びゲート電極１０５が形成されて構成されている。化合物半導体積層構造１０２は、バックバリア構造を採用しており、バッファ層２ａ、障壁層１０２ｂ、電子走行層１０２ｃ、及び電子供給層１０２ｄが順次積層されて構成されている。比較例では、上記のバックバリア構造により、オフリーク電流の低減を志向するが、大きなドレイン電圧の印加により障壁層１０２ｂのエネルギーバンドが正の電位により押し下げられてバンド変調し、回り込み電流が発生するという問題がある。
【００３２】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図３（ｂ）のように、上部電子走行領域２ｂ２の電子供給層２ｄとの界面近傍に２ＤＥＧが発生し、これによりトランジスタのチャネルが形成される。本実施形態では更に、下部電子走行領域２ｂ１の障壁層２ｃとの界面近傍にも２ＤＥＧが発生し、チャネルが形成される。障壁層２ｃはソース電極３とオーミック接触し、当該チャネルはソース電極３と電気的に接続されている。ソース電極３は一定電位（接地電位）とされるため、下部電子走行領域２ｂ１に発生する２ＤＥＧも接地電位に固定される。この構成により、下部電子走行領域２ｂ１の直上の障壁層２ｃにおけるドレイン電極４の正電圧によるバンド変調が抑制され、回り込み電流の発生が抑止される。
【００３３】
ここで、障壁層２ｃは、平面視でゲート電極５の下方に位置整合する部位に形成され、ドレイン電極４の下方と異なる位置に形成されている。即ち、障壁層２ｃはドレイン電極４の下方に位置整合する部位には非形成とされており（当該部位には存在せず）、電子走行層２ｂの当該部位には２ＤＥＧは発生しない。この構成により、障壁層２ｃの上下にドレイン電圧が直接印加される事態が回避され、耐圧劣化が防止される。
【００３４】
図４は、比較例及び本実施形態におけるドレイン電流−ゲート電圧特性（トランスファー特性）を示す特性図である。（ａ）が比較例の特性、（ｂ）が本実施形態の特性をそれぞれ示す。比較例では、ドレイン電圧（Ｖｄｓ）の増加に伴い、回り込み電流が増加し、ピンチオフが悪くなる。これに対して本実施形態では、ドレイン電圧の依存を小さくさせることができ、動作電圧が大幅に向上する。
【００３５】
以上説明したように、本実施形態によれば、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流を確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００３６】
なお、本実施形態では、ゲート電極５の下面が化合物半導体積層構造２の表面と直接的に接触するショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示したが、いわゆるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにも適用することができる。
図５は、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図２（ｃ）の構成に加えて、化合物半導体積層構造２の表面とゲート電極５の下面との間に、ゲート絶縁膜６が形成されている。ショットキー型に替わるＭＩＳ型の適用は、後述する第２〜第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについても同様に可能である。
【００３７】
ゲート絶縁膜６は、図２（ｂ）の工程の後、図２（ｃ）の工程の前に、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積することにより形成される。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。
【００３８】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００３９】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、バックバリアとなる障壁層と接続される電極が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図６は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
【００４０】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ａ）の諸工程を経る。このとき、図６（ａ）に示すように、化合物半導体積層構造２に電極用リセス２Ａが形成される。
【００４１】
続いて、図６（ｂ）に示すように、電極用リセス２Ａの側壁面に側壁絶縁膜１１を形成する。
詳細には、先ず、化合物半導体積層構造２の全面に、絶縁膜、ここではＳｉＮ膜をプラズマＣＶＤ法により２００ｎｍ程度の厚みに堆積する。このＳｉＮ膜の全面を、フッ素系ガス等をエッチングガスに用いてドライエッチングする。以上により、電極用リセス２Ａの側壁面のみにＳｉＮが堆積され、当該側壁面を覆う側壁絶縁膜１１が形成される。
【００４２】
続いて、図６（ｃ）に示すように、ソース電極３及びドレイン電極４と同時に電位固定電極１２を形成した後、ゲート電極５を形成する。
【００４３】
先ず、ソース電極３、ドレイン電極４、及び電位固定電極１２を形成する。
ソース電極、ドレイン電極、及び電位固定電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電位固定電極の形成予定部位である電極用リセス２Ａ、ソース電極の形成予定部位、及びドレイン電極の形成予定部位露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００４４】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄ及び障壁層２ｃとオーミック接触させる。Ｔｉ／Ａｌの電子供給層２ｄ及び障壁層２ｃとのオーミック接触が得られるのであれば、熱処理が不要な場合もある。以上により、ソース電極３、ドレイン電極４、及び電極用リセス２Ａを側壁絶縁膜１１を介して電極材料で埋め込む電位固定電極１２が形成される。
【００４５】
本実施形態では、ソース電極３及びドレイン電極４は電子供給層２ｄとオーミック接触する。電位固定電極１２は、ソース電極３の隣りでソース電極３と離間して形成されており、ソース電極３（及びドレイン電極４）と電気的に独立している。電位固定電極１２は、側壁絶縁膜１１により上部電子走行領域２ｂ２の２ＤＥＧと電気的に遮断されており、電極用リセス２Ａの底面で障壁層２ｃとオーミック接触する。側壁絶縁膜１１を形成することにより、電位固定電極１２に対する上部電子走行領域２ｂ２の２ＤＥＧの影響が確実に遮断される。
【００４６】
次に、ゲート電極５を形成する。
先ず、ゲート電極を形成するためのレジストマスクを形成する。このレジストを電子供給層２ｄ上に塗布し、電子供給層２ｄの形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層２ｄ上にゲート電極５が形成される。
【００４８】
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極５、電位固定電極１２と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４９】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、上部電子走行領域２ｂ２の電子供給層２ｄとの界面近傍に２ＤＥＧが発生し、これによりトランジスタのチャネルが形成される。本実施形態では更に、下部電子走行領域２ｂ１の障壁層２ｃとの界面近傍にも２ＤＥＧが発生し、チャネルが形成される。障壁層２ｃは、ソース電極３とは接続されておらず、電位固定電極１２とオーミック接触している。当該チャネルは、電位固定電極１２と電気的に接続されている。障壁層２ｃは、ソース電極３とは独立に一定のバイアス電位（例えば接地電位）が与えられ、下部電子走行領域２ｂ１に発生する２ＤＥＧも当該バイアス電位に固定される。この構成により、ソース電極３の電位に変動が生じてもその影響を受けることなく、下部電子走行領域２ｂ１の直上の障壁層２ｃにおけるドレイン電極４の正電圧によるバンド変調が抑制され、回り込み電流の発生が抑止される。
【００５０】
ここで、障壁層２ｃは、ドレイン電極４の下方に位置整合する部位には非形成とされており（当該部位には存在せず）、電子走行層２ｂの当該部位には２ＤＥＧは発生しない。この構成により、障壁層２ｃの上下にドレイン電圧が直接印加される事態が回避され、耐圧劣化が防止される。
【００５１】
以上説明したように、本実施形態によれば、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５２】
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、バックバリア構造が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図７及び図８は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００５３】
先ず、図７（ａ）に示すように、ＳｉＣ基板１上に、バッファ層２ａ及び下部電子走行領域２１を順次形成する。
詳細には、ＳｉＣ基板１上に、ＭＯＶＰＥ法により、ＡｌＮを１ｎｍ程度〜５０ｎｍ程度の厚みに、ｉ−ＧａＮを３μｍ程度の厚みに順次成長する。これにより、バッファ層２ａ及び下部電子走行領域２１が形成される。
【００５４】
続いて、図７（ｂ）に示すように、下部電子走行領域２１に不活性領域２２を形成する。
先ず、イオン注入を行うためのレジストマスクを形成する。レジストを下部電子走行領域２１上に塗布し、ドレイン電極の電極形成予定部位の下方に位置整合する部位を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００５５】
このレジストマスクを用いて、下部電子走行領域２１にＡｒ又はホウ素（Ｂ）等の不純物をイオン注入する。下部電子走行領域２１のレジストマスクの開口から露出する部位のみに不純物が導入され、下部電子走行領域２１の当該部位が不活性状態に変質し、不活性領域２２が形成される。
レジストマスクは、薬液を用いたウェット処理又はアッシング処理等により除去される。
【００５６】
続いて、図７（ｃ）に示すように、障壁層２３、上部電子走行領域２４、及び電子供給層２ｄを順次形成する。
詳細には、下部電子走行領域２１及び不活性領域２２上に、ＭＯＶＰＥ法により、ｉ−ＡｌＧａＮを２０ｎｍ程度の厚みに、ｉ−ＧａＮを２００ｎｍ程度の厚みに、ｎ型ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長（再成長）する。これにより、下部電子走行領域２１及び不活性領域２２上に障壁層２３、上部電子走行領域２４、及び電子供給層２ｄが順次形成される。なお、上部電子走行領域２４と電子供給層２ｄとの間に、例えばｉ−ＡｌＧａＮ等の薄い（５ｎｍ程度）スペーサ層を形成しても良い。また、電子供給層２ｄ上に例えばｎ型ＧａＮのキャップ層を形成しても良い。
【００５７】
以上により、バッファ層２ａ、下部電子走行領域２１及び不活性領域２２、障壁層２３、上部電子走行領域２４、及び電子供給層２ｄを備えた化合物半導体積層構造２０が形成される。
【００５８】
化合物半導体積層構造２０では、上部電子走行領域２４の電子供給層２ｄとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、上部電子走行領域２４の化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。更に、下部電子走行領域２１の障壁層２３との界面近傍にも２ＤＥＧが発生する。この２ＤＥＧは、下部電子走行領域２１の化合物半導体（ここではＧａＮ）と障壁層２３の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。障壁層２３はドレイン電極の電極形成予定部位の下方に位置整合する部位には形成されておらず、当該部位には不活性領域２２が形成されている。不活性領域２２には２ＤＥＧは発生しない。
【００５９】
続いて、素子分離構造（不図示）を形成する。
詳細には、化合物半導体積層構造２０の素子分離領域に、例えばＡｒを注入する。これにより、化合物半導体積層構造２０及びＳｉＣ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造２０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造２０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００６０】
続いて、図８（ａ）に示すように、化合物半導体積層構造２０に電極用リセス２０Ａを形成する。
詳細には、電子供給層２ｄの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の電極形成予定部位の一部の下方に位置整合する電子供給層２ｄの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００６１】
このレジストマスクを用いて、障壁層２３の表面が露出するまで、電子供給層２ｄ及び上部電子走行領域２４をドライエッチングして除去する。エッチングガスとしては、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。これにより、障壁層２３の表面の一部を露出する電極用リセス２０Ａが形成される。ドライエッチングは、障壁層２３の表層まで行うようにしても良い（障壁層２３の表層の一部まで除去しても良い）。
【００６２】
続いて、図８（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２０上に塗布し、電極用リセス２０Ａを含むソース電極の形成予定部位、及びドレイン電極の形成予定部位を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００６３】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄ及び障壁層２３とオーミック接触させる。Ｔｉ／Ａｌの電子供給層２ｄ及び障壁層２３とのオーミック接触が得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２０Ａを電極材料の一部で埋め込むソース電極３と、ドレイン電極４とが形成される。本実施形態では、ソース電極３は、電子供給層２ｄ及び障壁層２３とオーミック接触する。ドレイン電極４は、電子供給層２ｄとオーミック接触する。
【００６４】
続いて、図８（ｃ）に示すように、ゲート電極５を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。このレジストを電子供給層２ｄ上に塗布し、電子供給層２ｄの形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００６５】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層２ｄ上にゲート電極５が形成される。
【００６６】
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６７】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、上部電子走行領域２４の電子供給層２ｄとの界面近傍に２ＤＥＧが発生し、これによりトランジスタのチャネルが形成される。本実施形態では更に、下部電子走行領域２１の障壁層２３との界面近傍にも２ＤＥＧが発生し、チャネルが形成される。障壁層２３は、ソース電極３とオーミック接触しており、当該チャネルはソース電極３と電極と電気的に接続されている。ソース電極３は一定電位（接地電位）とされるため、下部電子走行領域２１に発生する２ＤＥＧも接地電位に固定される。この構成により、下部電子走行領域２１の直上の障壁層２３におけるドレイン電極４の正電圧によるバンド変調が抑制され、回り込み電流の発生が抑止される。
【００６８】
ここで、ドレイン電極４の下方に位置整合する部位には不活性領域２２が形成され、障壁層２ｃは当該部位には非形成とされており（当該部位には存在せず）、当該部位には２ＤＥＧは発生しない。この構成により、障壁層２３の上下にドレイン電圧が直接印加される事態が回避され、耐圧劣化が防止される。
【００６９】
以上説明したように、本実施形態によれば、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７０】
（第４の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、バックバリア構造が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図９及び図１０は、第４の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００７１】
先ず、図９（ａ）に示すように、ＳｉＣ基板１上に、化合物半導体積層構造３０を形成する。
詳細には、ＳｉＣ基板１上に、ＭＯＶＰＥ法により、ＡｌＮを１ｎｍ程度〜５０ｎｍ程度の厚みに、ｉ−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを２０ｎｍ程度の厚みに、ｉ−ＧａＮを２００ｎｍ程度の厚みに、ｎ型ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、ＳｉＣ基板１上に、バッファ層２ａ、下部電子走行領域３１、障壁層３２、上部電子走行領域３３、及び電子供給層２ｄが順次積層され、化合物半導体積層構造３０が形成される。なお、上部電子走行領域３３と電子供給層２ｄとの間に、例えばｉ−ＡｌＧａＮ等の薄い（５ｎｍ程度）スペーサ層を形成しても良い。また、電子供給層２ｄ上に例えばｎ型ＧａＮのキャップ層を形成しても良い。
【００７２】
続いて、素子分離構造（不図示）を形成する。
詳細には、化合物半導体積層構造３０の素子分離領域に、例えばＡｒを注入する。これにより、化合物半導体積層構造３０及びＳｉＣ基板１の表層部分に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造３０上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ法を用いて行っても良い。このとき、化合物半導体積層構造３０のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００７３】
続いて、図９（ｂ）に示すように、化合物半導体積層構造３０に電極用リセス３０Ａを形成する。
詳細には、電子供給層２ｄの表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極の電極形成予定部位の一部の下方に位置整合する電子供給層２ｄの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７４】
このレジストマスクを用いて、障壁層３２の表面が露出するまで、電子供給層２ｄ及び上部電子走行領域３３をドライエッチングして除去する。エッチングガスとしては、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。これにより、障壁層３２の表面の一部を露出する電極用リセス３０Ａが形成される。ドライエッチングは、障壁層３２の表層まで行うようにしても良い（障壁層３２の表層の一部まで除去しても良い）。
【００７５】
続いて、図９（ｃ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造３０上に塗布し、電極用リセス３０Ａを含むソース電極の形成予定部位、及びドレイン電極の形成予定部位を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００７６】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄ及び障壁層３２とオーミック接触させる。Ｔｉ／Ａｌの電子供給層２ｄ及び障壁層３２とのオーミック接触が得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス３０Ａを電極材料の一部で埋め込むソース電極３と、ドレイン電極４とが形成される。本実施形態では、ソース電極３は、電子供給層２ｄ及び障壁層３２とオーミック接触する。ドレイン電極４は、電子供給層２ｄとオーミック接触する。
【００７７】
続いて、図１０に示すように、ゲート電極５を形成した後、ＳｉＣ基板１、バッファ層２ａ、及び下部電子走行領域３１に開口部３４を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。このレジストを電子供給層２ｄ上に塗布し、電子供給層２ｄの形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７８】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電子供給層２ｄ上にゲート電極５が形成される。
【００７９】
次に、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極５と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程（不図示）を行う。
【００８０】
次に、ＳｉＣ基板１、バッファ層２ａ、及び下部電子走行領域３１に開口部３４を形成する。
ＳｉＣ基板１の裏面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ドレイン電極の電極形成予定部位の下方に位置整合するＳｉＣ基板１の裏面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００８１】
このレジストマスクを用いて、障壁層３２の裏面が露出するまで、レジストマスクの開口部分のＳｉＣ基板１、バッファ層２ａ、及び下部電子走行領域３１をドライエッチングして除去する。ドライエッチングは、ＳｉＣ基板１、バッファ層２ａ、下部電子走行領域３１、及び障壁層３２の裏面の表層に至るまで行うようにしても良い。エッチングガスとしては、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。これにより、ＳｉＣ基板１、バッファ層２ａ、及び下部電子走行領域３１では、ドレイン電極の電極形成予定部位の下方に位置整合する部位が除去され、当該部位に相当する障壁層３２の裏面を露出させる開口部３４が形成される。ここで、開口部３４としては、ドレイン電極の電極形成予定部位の下方に位置整合する部位に加えて、ソース電極とドレイン電極の隙間の形成予定部位の下方に位置整合する部位まで形成しても良い。この場合、ＳｉＣ基板１、バッファ層２ａ、及び下部電子走行領域３１は、ソース電極の電極形成予定部位の下方に位置整合する部位のみ残存することになる。
【００８２】
レジストマスクは、薬液を用いたウェット処理又はアッシング処理等により除去される。
以上により、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００８３】
化合物半導体積層構造３０では、上部電子走行領域３３の電子供給層２ｄとの界面近傍に２ＤＥＧが発生する。この２ＤＥＧは、上部電子走行領域３２の化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。更に、下部電子走行領域３１の障壁層３２との界面近傍にも２ＤＥＧが発生する。この２ＤＥＧは、下部電子走行領域３１の化合物半導体（ここではＧａＮ）と障壁層３２の化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。下部電子走行領域３１は、ドレイン電極の電極形成予定部位の下方に位置整合する部位が除去されて開口部３４が形成されている。そのため、障壁層３２下では、ドレイン電極の電極形成予定部位の下方に位置整合する部位に２ＤＥＧは発生しない。
【００８４】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、上部電子走行領域３３の電子供給層２ｄとの界面近傍に２ＤＥＧが発生し、これによりトランジスタのチャネルが形成される。本実施形態では更に、下部電子走行領域３１の障壁層３２との界面近傍にも２ＤＥＧが発生し、チャネルが形成される。障壁層３２は、ソース電極３とオーミック接触している。ソース電極３は一定電位（接地電位）とされるため、下部電子走行領域３１に発生する２ＤＥＧも接地電位に固定される。この構成により、下部電子走行領域３１の直上の障壁層３２におけるドレイン電極４の正電圧によるバンド変調が抑制され、回り込み電流の発生が抑止される。
【００８５】
ここで、下部電子走行領域３１は、ドレイン電極４の下方に位置整合する部位には非形成とされており（当該部位には存在せず）、当該部位には２ＤＥＧは発生しない。この構成により、障壁層３２の上下にドレイン電圧が直接印加される事態が回避され、耐圧劣化が防止される。
【００８６】
以上説明したように、本実施形態によれば、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００８７】
（第５の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１１は、第５の実施形態による電源装置の概略構成を示す結線図である。
【００８８】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
【００８９】
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００９０】
本実施形態では、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００９１】
（第６の実施形態）
本実施形態では、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１２は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【００９２】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第４の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１２では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
【００９３】
本実施形態では、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００９４】
（他の実施形態）
第１〜第６の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００９５】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第６の実施形態では、下部電子走行領域及び上部電子走行領域がｉ−ＧａＮ、バックバリアとなる障壁層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００９６】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９７】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第６の実施形態では、下部電子走行領域及び上部電子走行領域がｉ−ＧａＮ、バックバリアとなる障壁層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
【００９８】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、耐性劣化を引き起こすことなくバンド変調を抑え、回り込み電流の発生を抑止して、オフリーク電流をより確実に低減することができる信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９９】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１００】
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極と
を含み、
前記化合物半導体積層構造は、
下部電子走行領域と、
前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、
前記障壁層上の上部電子走行領域と、
前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層と
を有し、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されていることを特徴とする化合物半導体装置。
【０１０１】
（付記２）前記第１のチャネルは、平面視で前記第３の電極の下方と異なる位置に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１０２】
（付記３）前記第１のチャネルは、前記第２の電極と電気的に接続されており、前記一定電位に固定されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１０３】
（付記４）第４の電極を更に含み、
前記第１のチャネルは、前記第４の電極と電気的に接続されており、前記一定電位に固定されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【０１０４】
（付記５）前記第４の電極は、前記上部電子走行領域及び前記電子供給層の側面に、当該側面に形成された絶縁性側壁膜を介して形成されていることを特徴とする付記４に記載の化合物半導体装置。
【０１０５】
（付記６）前記障壁層は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１０６】
（付記７）前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１０７】
（付記８）前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【０１０８】
（付記９）下部電子走行領域を形成する工程と、
前記下部電子走行領域上に、前記下部電子走行領域よりもバンドギャップの大きな材料で障壁層を形成する工程と、
前記障壁層上に上部電子走行領域を形成する工程と、
前記上部電子走行領域上に、前記上部電子走行領域よりもバンドギャップの大きな材料で電子供給層を形成する工程と、
前記電子供給層の上方に第１の電極を形成する工程と、
前記電子供給層の上方で前記第１の電極の両側に第２の電極及び第３の電極を形成する工程と
を含み、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されることを特徴とする化合物半導体装置の製造方法。
【０１０９】
（付記１０）前記第１のチャネルは、平面視で前記第３の電極の下方と異なる位置に形成されることを特徴とする付記９に記載の化合物半導体装置の製造方法。
【０１１０】
（付記１１）前記第１のチャネルは、前記第２の電極と電気的に接続され、前記一定電位に固定されることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１１１】
（付記１２）前記第２の電極と離間する第４の電極を形成する工程を更に含み、
前記第１のチャネルは、前記第４の電極と電気的に接続され、前記一定電位に固定されることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【０１１２】
（付記１３）前記上部電子走行領域及び前記電子供給層の側面に絶縁性側壁膜を形成する工程を更に含み、
前記第４の電極は、前記側面に前記絶縁性側壁膜を介して形成されることを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【０１１３】
（付記１４）前記障壁層は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする付記１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１５）前記下部電子走行領域は、前記第３の電極の下方に相当する部位が不活性領域とされることを特徴とする付記１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１６）前記下部電子走行領域は、前記第３の電極の下方に相当する部位で非形成であることを特徴とする付記１０〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１６】
（付記１７）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極と
を含み、
前記化合物半導体積層構造は、
下部電子走行領域と、
前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、
前記障壁層上の上部電子走行領域と、
前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層と
を有し、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されていることを特徴とする電源回路。
【０１１７】
（付記１８）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された第１の電極と、
前記化合物半導体積層構造の上方で前記第１の電極の両側に形成された第２の電極及び第３の電極と
を含み、
前記化合物半導体積層構造は、
下部電子走行領域と、
前記下部電子走行領域よりもバンドギャップの大きな材料からなり、前記下部電子走行領域上の障壁層と、
前記障壁層上の上部電子走行領域と、
前記上部電子走行領域よりもバンドギャップの大きな材料からなり、前記上部電子走行領域上の電子供給層と
を有し、
前記障壁層は、一定電位に固定されており、
前記下部電子走行領域の前記障壁層下の部位に第１のチャネルが、前記上部電子走行領域の前記電子供給層下の部位に第２のチャネルが夫々形成されており、
前記第１の電極の下方に前記第１のチャネルが形成されていることを特徴とする高周波増幅器。
【符号の説明】
【０１１８】
１，１０１  ＳｉＣ基板
２，２０，３０，１０２  化合物半導体積層構造
２ａ，１０２ａ  バッファ層
２ｂ，１０２ｃ  電子走行層
２ｂ１，２１，３１  下部電子走行領域
２ｂ２，２４，３３  上部電子走行領域
２ｃ，２３，３２，１０２ｂ  障壁層
２ｃＡ，３４  開口部
２ｄ，１０２ｄ  電子供給層
２Ａ，２０Ａ，３０Ａ  電極用リセス
３  ソース電極
４  ドレイン電極
５  ゲート電極
６  ゲート絶縁膜
１１  側壁絶縁膜
１２  電位固定電極
２２  不活性領域
４１  一次側回路
４２  二次側回路
４３  トランス
４４  交流電源
４５  ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ  スイッチング素子
５１  ディジタル・プレディストーション回路
５２ａ，５２ｂ  ミキサー
５３  パワーアンプ
【図１】
0006561610.tif 000002
【図２】
0006561610.tif 000003
【図３】
0006561610.tif 000004
【図４】
0006561610.tif 000005
【図５】
0006561610.tif 000006
【図６】
0006561610.tif 000007
【図７】
0006561610.tif 000008
【図８】
0006561610.tif 000009
【図９】
0006561610.tif 000010
【図１０】
0006561610.tif 000011
【図１１】
0006561610.tif 000012
【図１２】
0006561610.tif 000013