(57)【特許請求の範囲】
【請求項１】
ＧａＮ層と、
前記ＧａＮ層上に設けられ、前記ＧａＮ層よりバンドギャップの大きい、トレンチを有するＧａＮ系半導体層と、
前記ＧａＮ系半導体層上に設けられるソース電極と、
前記ＧａＮ系半導体層上に設けられるドレイン電極と、
前記トレンチは前記ソース電極と前記ドレイン電極の間に設けられ、前記トレンチ内に設けられるゲート電極と、
少なくとも前記ＧａＮ層と前記ゲート電極との間及び前記ＧａＮ系半導体層と前記ゲート電極の間に設けられ、前記ＧａＮ層に接し、窒素を含み、膜厚が０．２ｎｍ以上２ｎｍ未満である第１の絶縁膜と、少なくとも前記第１の絶縁膜と前記ゲート電極の間に設けられ酸素を含み膜厚が１０ｎｍ以上５０ｎｍ以下である第２の絶縁膜とを有するゲート絶縁膜と、
を備える半導体装置。
【請求項２】
前記第２の絶縁膜の窒素濃度は、前記第１の絶縁膜の窒素濃度よりも低い請求項１記載の半導体装置。
【請求項３】
前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも厚い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、窒化シリコン膜、窒化アルミニウム膜、酸窒化シリコン膜、又は、酸窒化アルミニウム膜である請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２の絶縁膜は、酸化シリコン膜、又は、酸化アルミニウム膜である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記ゲート電極は、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、又はニッケル（Ｎｉ）である請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記ゲート絶縁膜が、前記ＧａＮ系半導体層の表面から、前記ＧａＮ層に達するトレンチ内、及び、前記トレンチ外に形成され、前記トレンチ外に形成される前記ゲート絶縁膜と、前記ＧａＮ系半導体層との間に第３の絶縁膜が設けられる請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
前記第１の絶縁膜の膜厚が１ｎｍ以下である請求項１乃至請求項７いずれか一項記載の半導体装置。
【請求項９】
ＧａＮ層上に設けられた前記ＧａＮ層よりバンドギャップの大きいＧａＮ系半導体層の表面から、前記ＧａＮ層に達するトレンチを形成し、
前記トレンチ内の前記ＧａＮ層上に前記ＧａＮ層と接して形成される膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、前記第１の絶縁膜上に形成される酸素を含む第２の絶縁膜を有するゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成する半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜は原子層堆積（ＡＬＤ）法により形成する請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜を形成する際に、前記ＧａＮ層の表面にＳｉ（シリコン）を含む第１の前駆体を供給し、前記第１の前駆体が供給された前記ＧａＮ層を窒素を含むプラズマに晒して前記第１の絶縁膜を形成し、前記第１の絶縁膜の表面にＳｉを含む第２の前駆体を供給し、前記第２の前駆体が供給された前記第１の絶縁膜を酸素を含むプラズマに晒して前記第２の絶縁膜を形成する請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１の絶縁膜と前記第２の絶縁膜を、同一の装置内で連続して形成する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜は、窒化シリコン膜、窒化アルミニウム膜、酸窒化シリコン膜、又は、酸窒化アルミニウム膜である請求項９乃至請求項１２いずれか一項記載の半導体装置の製造方法。
【請求項１４】
前記第２の絶縁膜は、酸化シリコン膜、又は、酸化アルミニウム膜である請求項９乃至請求項１３いずれか一項記載の半導体装置の製造方法。
【請求項１５】
前記第２の絶縁膜の膜厚は、１０ｎｍ以上５０ｎｍ以下である請求項９乃至請求項１４いずれか一項記載の半導体装置の製造方法。
【請求項１６】
前記ゲート電極は、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、又はニッケル（Ｎｉ）である請求項９乃至請求項１５いずれか一項記載の半導体装置の製造方法。
【請求項１７】
前記ＧａＮ系半導体層上に、ソース電極及びドレイン電極を形成する請求項９乃至請求項１６いずれか一項記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜は前記第１の絶縁膜及び前記第２の絶縁膜の一部を原子層堆積（ＡＬＤ）法により形成し、前記第２の絶縁膜の残部を原子層堆積法と異なる方法で形成する請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、半導体材料で決まるトレードオフの関係がある。
【０００３】
技術開発の進歩により、半導体素子は、主な半導体材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、半導体材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子の半導体材料として用いることで、半導体材料で決まるトレードオフの関係を改善でき、高耐圧や低オン抵抗の実現が可能である。
【０００４】
ＧａＮ系半導体を用いたＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、電荷のトラップにより、閾値変動が生じることが懸念される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１１２７５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、閾値変動が抑制された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、ＧａＮ層と、前記ＧａＮ層上に設けられ、前記ＧａＮ層よりバンドギャップの大きい、トレンチを有するＧａＮ系半導体層と、前記ＧａＮ系半導体層上に設けられるソース電極と、前記ＧａＮ系半導体層上に設けられるドレイン電極と、前記トレンチは前記ソース電極と前記ドレイン電極の間に設けられ、前記トレンチ内に設けられるゲート電極と、少なくとも前記ＧａＮ層と前記ゲート電極との間及び前記ＧａＮ系半導体層と前記ゲート電極の間に設けられ、前記ＧａＮ層に接し、窒素を含み、膜厚が０．２ｎｍ以上２ｎｍ未満である第１の絶縁膜と、少なくとも前記第１の絶縁膜と前記ゲート電極の間に設けられ酸素を含み膜厚が１０ｎｍ以上５０ｎｍ以下である第２の絶縁膜とを有するゲート絶縁膜と、を備える。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図３】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図４】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図５】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図６】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図７】実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図８】実施形態の半導体装置の作用を説明する図。
【図９】実施形態の半導体装置の作用を説明する図。
【図１０】実施形態の半導体装置の作用を説明する図。
【発明を実施するための形態】
【０００９】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１０】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１１】
本明細書中、「アンドープ」とは、不純物濃度が１×１０１６ｃｍ−３以下であることを意味する。
【００１２】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１３】
実施形態の半導体装置は、ＧａＮ層と、ＧａＮ層上に設けられ、ＧａＮ層よりバンドギャップの大きいＧａＮ系半導体層と、ＧａＮ系半導体層に電気的に接続されるソース電極と、ＧａＮ系半導体層に電気的に接続されるドレイン電極と、ソース電極とドレイン電極の間の、ＧａＮ系半導体層内に設けられるゲート電極と、少なくともＧａＮ層とゲート電極との間に設けられ膜厚が０．２ｎｍ以上２ｎｍ未満のＧａＮ層上の窒素を含む第１の絶縁膜と、少なくとも第１の絶縁膜とゲート電極の間に設けられ酸素を含む第２の絶縁膜とを有するゲート絶縁膜と、を備える。
【００１４】
図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。そして、実施形態のＨＥＭＴは、半導体層に形成されたトレンチ内にゲート電極が埋め込まれる、いわゆるリセスゲート構造を備える。また、実施形態のＨＥＭＴは、ゲート絶縁膜を備えるノーマリーオフ型のＭＩＳＦＥＴである。
【００１５】
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（ＧａＮ層）１４、バリア層（ＧａＮ系半導体層）１６、ソース電極１８、ドレイン電極２０、ゲート絶縁膜２２、パッシベーション膜（第３の絶縁膜）２３、及び、ゲート電極２４を備える。
【００１６】
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
【００１７】
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
【００１８】
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
【００１９】
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
【００２０】
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
【００２１】
バリア層１６上には、パッシベーション膜（第３の絶縁膜）２３が設けられる。パッシベーション膜（第３の絶縁膜）２３は、バリア層１６の表面を保護する機能を備える。パッシベーション膜２１は、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸窒化シリコン（ＳｉＯｙＮｘ）膜、又は、酸窒化アルミニウム（ＡｌＯｙＮｘ）膜である。
【００２２】
バリア層１６上には、バリア層１６に電気的に接続されるソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８及びドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
【００２３】
ソース電極１８とドレイン電極２０の間のバリア層１６にトレンチ２１が設けられる。トレンチ２１の内面にゲート絶縁膜２２が形成される。ゲート絶縁膜２２上には、ゲート電極２４が設けられる。トレンチ２１内はゲート電極２４で埋め込まれている。トレンチ２１の底部はチャネル層１４にある。
【００２４】
言い換えれば、ゲート電極２４は、ソース電極１８とドレイン電極２０の間の、バリア層１６内に設けられる。ゲート絶縁膜２２は、チャネル層１４及びバリア層１６とゲート電極２４との間に設けられる。ゲート絶縁膜２２は、トレンチ２１の底部でチャネル層１４に直接接している。
【００２５】
実施形態の半導体装置１００は、リセスゲート構造を備える。そして、トレンチ２１の底部は、チャネル層１４に達し、ゲート電極２４直下はＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造となっている。ゲート電極２４に印加される電圧でチャネル層１４中の反転層と空乏層の形成を制御し、チャネルのオン・オフを制御する。したがって、ノーマリーオフ型のＨＥＭＴを実現することが可能となる。
【００２６】
ゲート絶縁膜２２は、チャネル層１４とゲート電極２４との間に設けられる第１の絶縁膜２２ａと、第１の絶縁膜２２ａとゲート電極２４との間に設けられる第２の絶縁膜２２ｂを備える。ゲート絶縁膜２２は、第１の絶縁膜２２ａと第２の絶縁膜２２ｂとの積層構造を備える。
【００２７】
第１の絶縁膜２２ａは膜中に窒素を含む。第１の絶縁膜２２ａの膜厚は、０．２ｎｍ以上２ｎｍ未満である。第１の絶縁膜２２ａの膜厚は、０．５ｎｍ以上１ｎｍ以下であることが望ましい。
【００２８】
第１の絶縁膜２２ａは、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸窒化シリコン（ＳｉＯｙＮｘ）膜、又は、酸窒化アルミニウム（ＡｌＯｙＮｘ）膜である。
【００２９】
第２の絶縁膜２２ｂは膜中に酸素を含む。第２の絶縁膜２２ｂの膜中の窒素濃度は、第１の絶縁膜２２ａの膜中の窒素濃度よりも低い。第２の絶縁膜２２ｂの膜厚は、第１の絶縁膜２２ａの膜厚よりも厚いことが望ましい。第２の絶縁膜２２ｂの膜厚は、例えば、１０ｎｍ以上５０ｎｍ以下である。第２の絶縁膜２２ｂは、例えば、酸化シリコン（ＳｉＯｘ）膜、又は、酸化アルミニウム（ＡｌＯｘ）膜である。
【００３０】
第１の絶縁膜２２ａや第２の絶縁膜２２ｂの膜中に含まれる元素は、例えば、高分解能のラザフォード後方散乱分光（ＲＢＳ）法、又は、二次イオン質量分析法（ＳＩＭＳ）により分析することが可能である。また、第１の絶縁膜２２ａや第２の絶縁膜２２ｂの膜厚は、例えば、高解像度の透過型電子顕微鏡（ＴＥＭ）で測定することが可能である。
【００３１】
本実施形態では、ゲート絶縁膜２２が、バリア層１６（ＧａＮ系半導体層）の表面から、チャネル層（ＧａＮ層）１４に達するトレンチ２１内、及び、トレンチ２１外の双方に形成される。トレンチ２１外に形成されるゲート絶縁膜２２と、バリア層１６（ＧａＮ系半導体層）との間にパッシベーション膜（第３の絶縁膜）２３が設けられる。
【００３２】
ゲート電極２４は、例えば、金属、又はドーピングされた多結晶シリコンである。金属は、例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、ニッケル（Ｎｉ）である。
【００３３】
次に、実施形態の半導体装置の製造方法の一例について説明する。図２〜図７は、実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【００３４】
実施形態の半導体装置の製造方法は、ＧａＮ層上に設けられたＧａＮ層よりバンドギャップの大きいＧａＮ系半導体層の表面から、ＧａＮ層に達するトレンチを形成し、トレンチ内のＧａＮ層上に形成される膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、第１の絶縁膜上に形成される酸素を含む第２の絶縁膜を有するゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。
【００３５】
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
【００３６】
次に、バッファ層１２上に、チャネル層（ＧａＮ層）１４となるアンドープのＧａＮ、バリア層（ＧａＮ系半導体層）１６となるアンドープのＡｌ０．２５Ｇａ０．７５Ｎをエピタキシャル成長により形成する。さらに、バリア層１６上に、パッシベーション膜（第３の絶縁膜）２３を形成する（図２）。パッシベーション膜２３は、例えば、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される窒化シリコン膜である。
【００３７】
次に、パッシベーション膜２３表面から、バリア層１６を貫通し、チャネル層１４に達するトレンチ２１を形成する（図３）。トレンチ２１は、例えば、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により形成する。
【００３８】
次に、トレンチ２１内のチャネル層１４及びバリア層１６の表面に、第１の絶縁膜２２ａと第２の絶縁膜２２ｂを有するゲート絶縁膜２２を形成する（図４）。ゲート絶縁膜２２は、例えば、原子層堆積（ＡＬＤ）法により形成する。
【００３９】
ゲート絶縁膜２２を形成する際、まず、チャネル層（ＧａＮ層）１４上に膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜２２ａを形成する。次に、第１の絶縁膜２２ａ上に、酸素を含む第２の絶縁膜２２ｂを形成する。第１の絶縁膜２２ａと第２の絶縁膜２２ｂは、同一のＡＬＤ成膜装置内で連続して形成することが望ましい。
【００４０】
例えば、まず、チャネル層（ＧａＮ層）１４の表面にＳｉ（シリコン）を含む第１の前駆体を供給し、第１の前駆体が供給されたチャネル層（ＧａＮ層）１４を、窒素を含むプラズマに晒して第１の絶縁膜２２ａを形成する。例えば、第１の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、窒素を含むプラズマが窒素（Ｎ２）プラズマである。この場合、第１の絶縁膜２２ａは、窒化シリコン（ＳｉＮｘ）膜となる。
【００４１】
以上のプロセスにより、１レイヤの窒化シリコン膜が形成される。例えば、第１の前駆体の供給と、窒素を含むプラズマでの処理を繰り返して複数のレイヤの窒化シリコン膜を形成し、第１の絶縁膜２２ａを厚膜化することも可能である。なお、例えば、チャネル層１４の表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第１の絶縁膜２２ａを、窒化アルミニウム（ＡｌＮｘ）膜とすることも可能である。
【００４２】
次に、例えば、第１の絶縁膜２２ａの表面にＳｉ（シリコン）を含む第２の前駆体を供給し、第２の前駆体が供給された第１の絶縁膜２２ａを、酸素を含むプラズマに晒して第２の絶縁膜２２ｂを形成する。例えば、第２の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、酸素を含むプラズマが酸素（Ｏ２）プラズマである。この場合、第２の絶縁膜２２ｂは、酸化シリコン（ＳｉＯｘ）膜となる。
【００４３】
以上のプロセスにより、１レイヤの酸化シリコン膜が形成される。例えば、第２の前駆体の供給と、酸素を含むプラズマでの処理を繰り返して複数のレイヤの酸化シリコン膜を形成し、第２の絶縁膜２２ｂを厚膜化する。なお、例えば、第１の絶縁膜２２ａの表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第２の絶縁膜２２ｂを、酸化アルミニウム（ＡｌＯｘ）膜とすることも可能である。
【００４４】
また、ゲート絶縁膜２２は第１の絶縁膜２２ａ及び第２の絶縁膜２２ｂの一部を原子層堆積（ＡＬＤ）法により形成し、その後、第２の絶縁膜２２ｂの残部を原子層堆積法と異なる方法で形成しても構わない。例えば、第２の絶縁膜２２ｂの一部を原子層堆積（ＡＬＤ）法により形成した後に、ＬＰＣＶＤ法により第２の絶縁膜２２ｂを積み増しして厚膜化する。
【００４５】
次に、ゲート絶縁膜２２上に、例えば、スパッタ法により、例えば、窒化チタン（ＴｉＮ）２４ａを堆積する（図５）。
【００４６】
次に、窒化チタン２４ａをパターニングし、ゲート電極２４を形成する（図６）。窒化チタン２４ａのパターニングは、例えば、ＲＩＥ法により行う。
【００４７】
次に、バリア層１６上に、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造のソース電極１８とドレイン電極２０を、リフトオフ法により形成する（図７）。
【００４８】
以上の製造方法により、図１に示す半導体装置１００が製造される。
【００４９】
次に、実施形態の半導体装置１００の作用及び効果について説明する。図８、図９、図１０は、実施形態の半導体装置１００の作用及び効果を説明する図である。
【００５０】
ＧａＮ系半導体を用いたＭＩＳＦＥＴでは、ゲート絶縁膜のリーク電流を抑制する観点から、バンドギャップの大きい絶縁膜を適用することが望ましい。バンドギャップの大きい絶縁膜としては、酸化シリコン膜のように酸素を含む絶縁膜がある。
【００５１】
もっとも、ＧａＮ層上に、酸化シリコン膜のように酸素を含む絶縁膜をゲート絶縁膜として形成した場合、ＭＩＳＦＥＴの閾値の変動が生じる場合がある。これは、ＧａＮ層の表面が酸化されて出来る酸化ガリウム（ＧａＯｘ）に電荷がトラップされることが原因と考えられる。
【００５２】
実施形態の半導体装置１００では、酸素を含む第２の絶縁膜２２ｂと、ＧａＮ層であるチャネル層１４との間に、窒素を含む第１の絶縁膜２２ａが中間層として設けられる。このため、ＧａＮ層の表面の、酸化ガリウム（ＧａＯｘ）の形成が抑制される。したがって、電荷のトラップが抑制され、ＭＩＳＦＥＴの閾値変動が抑制される。
【００５３】
図８は、実施形態と比較形態のゲート絶縁膜のＸ線光電子分光（ＸＰＳ）法による評価結果である。実施形態は、ＡＬＤ法により形成された窒化シリコン膜と酸化シリコン膜の積層構造のゲート絶縁膜である。比較形態は、ＡＬＤ法により形成された酸化シリコン膜単層のゲート絶縁膜である。
【００５４】
図８に示すように、図中矢印で示すガリウムと酸素の結合エネルギーの強度が、実施形態では低減していることが明らかである。したがって、実施形態ではＧａＮ層の表面の酸化ガリウム（ＧａＯｘ）の形成が抑制されている。
【００５５】
図９は、実施形態と比較形態のＭＩＳＦＥＴのフラットバンド電圧の評価結果である。図９（ａ）はゲート電極に負バイアスのストレスを印加した場合、図９（ｂ）はゲート電極に正バイアスのストレスを印加した場合のフラットバンド電圧の変動を示す。フラットバンド電圧の変動は、ＭＩＳＦＥＴの閾値変動の指標となる。図９から明らかなように、実施形態では比較形態に比べ、負バイアスストレス及び正バイアスストレスいずれの場合にも、フラットバンド電圧の変動が抑制されている。
【００５６】
図１０は、ゲート絶縁膜のＣＶ特性（キャパシタンス−電圧特性）のヒステリシスの評価結果である。窒化シリコン膜と酸化シリコン膜の積層構造のゲート絶縁膜において、窒化シリコン膜の膜厚とヒステリシスの大きさの関係を示す。
【００５７】
図１０から明らかなように、窒化シリコン膜の膜厚が厚くなると、ヒステリシスが大きくなる。これは、窒化シリコン膜への電荷トラップとデトラップにより生ずると考えられる。
【００５８】
したがって、ゲート絶縁膜２２のヒステリシスを抑制する観点から、第１の絶縁膜２２ａの膜厚は２ｎｍ未満であることが望ましく、１ｎｍ以下であることがより望ましい。
【００５９】
また、第１の絶縁膜２２ａが薄すぎると、半導体装置の製造中或いは製品動作中にＧａＮ層の表面に酸化ガリウム（ＧａＯｘ）が形成される恐れがある。酸化ガリウム（ＧａＯｘ）の形成を抑制する観点から、第１の絶縁膜２２ａの膜厚は０．２ｎｍ以上であることが望ましく、０．５ｎｍ以上であることがより望ましい。
【００６０】
以上、実施形態によれば、ＧａＮ層の表面の酸化ガリウム（ＧａＯｘ）の形成が抑制され、閾値変動が抑制された半導体装置及びその製造方法を提供することが可能になる。
【００６１】
実施形態では、ＧａＮ系半導体層の材料としてＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、ＧａＮ系半導体層の材料としてＡｌＮを適用することも可能である。
【００６２】
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
【００６３】
また、実施形態では、ゲート絶縁膜の形成にＡＬＤ法を用いる場合を例に説明した。特に、第１の絶縁膜として、薄く、且つ、良質な膜を形成する観点からＡＬＤ法を用いることが望ましいが、例えば、ＥＣＲスパッタリング法等、その他の形成方法を適用することも可能である。
【００６４】
また、実施形態では、バッファ層１２上の半導体層は、チャネル層（ＧａＮ層）１４、バリア層（ＧａＮ系半導体層）１６の２層構造の場合を例に説明したが、バッファ層１２上の半導体層が３層以上の多層構造を備えていても構わない。
【００６５】
また、実施形態では、トレンチの側面が垂直形状である場合を例に説明したが、トレンチの側面がテーパ形状とすることも可能である。トレンチ底部の膜のカバレッジを向上させる観点からは、トレンチの側面がテーパ形状であることが望ましい。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変更は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１４      チャネル層（ＧａＮ層）
１６      バリア層（ＧａＮ系半導体層）
１８      ソース電極
２０      ドレイン電極
２１      トレンチ
２２      ゲート絶縁膜
２２ａ    第１の絶縁膜
２２ｂ    第２の絶縁膜
２３      パッシベーション膜（第３の絶縁膜）
２４      ゲート電極
１００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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