(57)【特許請求の範囲】
【請求項１】
電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、
前記電流の供給を停止させるための信号を出力する停止制御部と、
前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、
前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と
を具備し、
前記停止制御部は、
前記供給期間内の経過時間を計時して前記供給期間が経過したときに前記信号を出力するタイマと、
所定のイネーブル信号に従って前記タイマに電源電圧を供給するスイッチと
を備え、
前記間欠制御部は、前記供給期間において前記イネーブル信号により前記スイッチに前記電源電圧を供給させ、前記信号が出力されると前記イネーブル信号により前記スイッチに前記電源電圧の供給を停止させる
電圧変換回路。
【請求項２】
前記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、
前記タイマは、前記供給期間の終了タイミングを検出して前記信号を出力する
請求項１記載の電圧変換回路。
【請求項３】
前記開始タイミング検出部は、
前記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、
前記開始タイミングが検出されてから終了タイミングが検出されるまでの間において前記比較結果を所定の固定値に固定する検出信号制御部と
を備える請求項２記載の電圧変換回路。
【請求項４】
前記タイマは、前記開始タイミングからの前記経過時間を計時して所定時間が経過したときを前記終了タイミングとして検出する
請求項２記載の電圧変換回路。
【請求項５】
前記電流の逆流を防止する逆流防止部をさらに具備する
請求項１記載の電圧変換回路。
【請求項６】
前記信号が出力された場合には前記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部をさらに具備し、
前記逆流防止部は、前記信号が出力された場合には前記電圧生成部と接地端子との間の経路を閉状態に制御し、前記電流低下タイミングが検出された場合には前記経路を開状態に制御し、
前記間欠制御部は、前記電流低下タイミングが検出された場合には前記電流低下タイミング検出部を制御して前記電流低下タイミングの検出を停止させる
請求項５記載の電圧変換回路。
【請求項７】
前記出力電圧の生成開始が指示されたときから所定の準備期間に亘って前記停止制御部を制御して動作させる起動制御部をさらに具備する
請求項１記載の電圧変換回路。
【請求項８】
電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、
前記電流の供給を停止させるための信号を出力する停止制御部と、
前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、
前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と
前記供給期間の開始タイミングを検出する開始タイミング検出部と
を具備し、
前記停止制御部は、前記供給期間の終了タイミングを検出して前記信号を出力し、
前記停止制御部は、前記電流が所定のピーク値に達したときを前記終了タイミングとして検出し、
前記停止制御部は、
前記電流と前記所定のピーク値とを比較して当該比較結果を前記信号として出力する電流比較器と、
前記開始タイミングから一定のマスク期間が経過するまでの間において前記信号をマスクする信号マスク部と
を備える電圧変換回路。
【請求項９】
電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、
前記出力電圧を制御する処理を行う処理回路と
を具備し、
前記停止制御部は、
前記供給期間内の経過時間を計時して前記供給期間が経過したときに前記信号を出力するタイマと、
所定のイネーブル信号に従って前記タイマに電源電圧を供給するスイッチと
を備え、
前記間欠制御部は、前記供給期間において前記イネーブル信号により前記スイッチに前記電源電圧を供給させ、前記信号が出力されると前記イネーブル信号により前記スイッチに前記電源電圧の供給を停止させる
電子装置。
【請求項１０】
電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部とをそれぞれが備える複数の電圧変換回路と、
前記複数の電圧変換回路のそれぞれの前記出力電圧を制御する処理を行う処理回路と
を具備し、
前記停止制御部は、
前記供給期間内の経過時間を計時して前記供給期間が経過したときに前記信号を出力するタイマと、
所定のイネーブル信号に従って前記タイマに電源電圧を供給するスイッチと
を備え、
前記間欠制御部は、前記供給期間において前記イネーブル信号により前記スイッチに前記電源電圧を供給させ、前記信号が出力されると前記イネーブル信号により前記スイッチに前記電源電圧の供給を停止させる
電子装置。
【請求項１１】
停止制御部が、電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部への前記電流の供給を停止させるための信号を出力する停止制御手順と、
電流供給部が、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給手順と、
間欠制御部が、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御手順と
を具備する電圧変換回路の制御方法であって、
前記停止制御部は、タイマおよびスイッチを備え、
前記停止制御手順は、
タイマが、前記供給期間内の経過時間を計時して前記供給期間が経過したときに前記信号を出力する手順と、
スイッチが、所定のイネーブル信号に従って前記タイマに電源電圧を供給する手順と
を備え、
前記間欠制御手順において、前記間欠制御部が、前記供給期間において前記イネーブル信号により前記スイッチに前記電源電圧を供給させ、前記信号が出力されると前記イネーブル信号により前記スイッチに前記電源電圧の供給を停止させる
電圧変換回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電圧変換回路、電子装置、および、電圧変換回路の制御方法に関する。詳しくは、スイッチング素子を用いる電圧変換回路、電子装置、および、電圧変換回路の制御方法に関する。
【背景技術】
【０００２】
従来より、電子機器においては、直流の電源電圧を、その電子機器内部の回路や部品のそれぞれに必要な直流電圧に変換するために、ＤＣ（Direct Current）−ＤＣコンバータが用いられている。このＤＣ−ＤＣコンバータの種類として、半導体素子により変動分をカットするリニア方式のコンバータや、スイッチング素子をオンオフするスイッチング方式のコンバータなどが挙げられる。これらの方式の中では、その変換効率の高さから、スイッチング方式がよく用いられている。【０００３】
このスイッチング方式の制御としては、周波数を制御するＰＦＭ（Pulse Frequency Modulation）制御や、パルス幅を制御するＰＷＭ（Pulse Width Modulation）制御が挙げられる。このＰＷＭ制御では、負荷の大きさにかかわらず、一定の周波数でスイッチングするために一定のスイッチング損失が生じる。これに対し、ＰＦＭ制御では、負荷が小さいほどスイッチングの周波数を低下させるため、軽負荷におけるスイッチング損失を低減することができる。このため、軽負荷ではＰＦＭ制御がよく用いられる（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Biranchinath Sahu, et al., “An Accurate, Low-Voltage, CMOS Switching Power Supply With Adaptive On-Time Pulse-Frequency Modulation (PFM) Control”, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-1: REGULAR PAPERS, VOL. 54, NO. 2, FEBRUARY 2007
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のＰＦＭ制御のＤＣ−ＤＣコンバータでは、そのコンバータ内の電力の損失が少ないほど変換効率を高くすることができるため、損失を可能な限り低減させることが望ましい。ここで、ＤＣ−ＤＣコンバータの損失としては、スイッチング制御を行う制御回路の消費電力による損失のほか、スイッチング素子におけるスイッチング損失や、コイルにおけるインダクタ損失などがある。これらの損失のうちスイッチング損失およびインダクタ損失については、軽負荷において低いスイッチング周波数によりＰＦＭ制御を行うことにより低減させることができる。しかしながら、制御回路は、スイッチング制御中において常に動作していなくてはならないため、この制御回路の消費電力を低減することは困難である。【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、ＤＣ−ＤＣコンバータの消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部とを具備する電圧変換回路、および、その制御方法である。これにより、信号が検出されると停止制御部が停止するという作用をもたらす。【０００８】
また、この第１の側面において、上記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、上記停止制御部は、上記供給期間の終了タイミングを検出して上記信号を出力してもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。【０００９】
また、この第１の側面において、上記開始タイミング検出部は、上記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、上記開始タイミングが検出されてから終了タイミングが検出されるまでの間において上記比較結果を所定の固定値に固定する検出信号制御部とを備えてもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。【００１０】
また、この第１の側面において、上記停止制御部は、上記開始タイミングから所定期間が経過したときを上記終了タイミングとして検出してもよい。これにより、開始タイミングから所定期間が経過したときが終了タイミングとして検出されるという作用をもたらす。【００１１】
また、この第１の側面において、上記停止制御部は、上記電流が所定のピーク値に達したときを上記終了タイミングとして検出してもよい。これにより電流が所定のピーク値に達したときに終了タイミングが検出されるという作用をもたらす。【００１２】
また、この第１の側面において、上記停止制御部は、上記電流と上記所定のピーク値とを比較して当該比較結果を上記信号として出力する電流比較器と、上記開始タイミングから一定のマスク期間が経過するまでの間において上記信号をマスクする検出信号マスク部とを備えてもよい。これにより、開始タイミングから一定のマスク期間が経過するまでの間において、信号がマスクされるという作用をもたらす。【００１３】
また、この第１の側面において、上記電流の逆流を防止する逆流防止部をさらに具備してもよい。これにより、電流の逆流が防止されるという作用をもたらす。【００１４】
また、この第１の側面において、上記信号が出力された場合には上記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部と上記逆流防止部は、上記信号が出力された場合には上記電圧生成部と接地端子との間の経路を閉状態に制御し、上記電流低下タイミングが検出された場合には上記経路を開状態に制御し、上記間欠制御部は、上記電流低下タイミングが検出された場合には上記電流低下タイミング検出部を制御して上記電流低下タイミングの検出を停止させてもよい。これにより、信号が出力された場合には、電流低下タイミング検出部による電流低下タイミングの検出が停止するという作用をもたらす。【００１５】
また、この第１の側面において、上記出力電圧の生成開始が指示されたときから所定の準備期間に亘って上記停止制御部を制御して動作させる起動制御部をさらに具備してもよい。これにより、所定の準備期間に亘って終了タイミング検出部が動作するという作用をもたらす。【００１６】
また、この第１の側面において、上記開始タイミング検出部は、上記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、上記開始タイミングが検出されてから終了タイミングが検出されるまでの間において上記比較結果を所定の固定値に固定する検出信号制御部とを備えてもよい。これにより、開始タイミングから終了タイミングまでの間において、出力電圧と所定の基準電圧との比較結果が所定の固定値に固定されるという作用をもたらす。【００１７】
また、本技術の第２の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、上記出力電圧を制御する処理を行う処理回路とを具備する電子装置である。これにより、信号が検出されると停止制御部が停止するという作用をもたらす。【００１８】
また、本技術の第３の側面は、電流が供給されると上記電流に基づいて出力電圧を生成する電圧生成部と、上記電流の供給を停止させるための信号を出力する停止制御部と、上記信号が出力されるまで上記電流を上記電圧生成部に供給する電流供給部と、上記電流の供給期間において上記停止制御部を動作させ、上記信号が出力されると上記停止制御部を停止させる間欠制御部と間欠制御部とをそれぞれが備える複数の電圧変換回路と、上記複数の電圧変換回路のそれぞれの上記出力電圧を制御する処理を行う処理回路とを具備する電子装置である。これにより、複数の電圧変換回路のそれぞれにおいて、終了タイミングが検出された場合に終了タイミング検出部が停止するという作用をもたらす。
【発明の効果】
【００１９】
本技術によれば、ＤＣ−ＤＣコンバータの消費電力を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態における情報処理装置の一構成例を示すブロック図である。
【図２】第１の実施の形態におけるＤＣ−ＤＣコンバータの一構成例を示すブロック図である。
【図３】第１の実施の形態における電圧低下検出部の一構成例を示すブロック図である。
【図４】第１の実施の形態におけるコンバータ制御部の一構成例を示すブロック図である。
【図５】第１の実施の形態におけるコンバータ制御部のＰ型ＭＯＳトランジスタを制御する動作の一例を示す図である。
【図６】第１の実施の形態におけるコンバータ制御部のＮ型ＭＯＳトランジスタを制御する動作の一例を示す図である。
【図７】第１の実施の形態におけるＰＭＯＳオフタイミング検出部の一構成例を示すブロック図である。
【図８】第１の実施の形態におけるＮＭＯＳオフタイミング検出部の一構成例を示すブロック図である。
【図９】第１の実施の形態におけるＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。
【図１０】第１の実施の形態におけるＤＣ−ＤＣコンバータの消費電力の一例を示す図である。
【図１１】第１の実施の形態におけるＤＣ−ＤＣコンバータの動作の一例を示すフローチャートである。
【図１２】第２の実施の形態におけるＤＣ−ＤＣコンバータの一構成例を示すブロック図である。
【図１３】第２の実施の形態における起動制御部の一構成例を示すブロック図である。
【図１４】第２の実施の形態における起動イネーブル生成部の動作の一例を示す図である。
【図１５】第２の実施の形態におけるコンバータ制御部のＰ型ＭＯＳトランジスタを制御する動作の一例を示す図である。
【図１６】第２の実施の形態におけるコンバータ制御部のＮ型ＭＯＳトランジスタを制御する動作の一例を示す図である。
【図１７】第２の実施の形態におけるＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。
【図１８】第３の実施の形態における電圧低下検出部の一構成例を示すブロック図である。
【図１９】第３の実施の形態の比較例におけるＤＣ−ＤＣコンバータの動作の一例を示すタイミングチャートである。
【図２０】第４の実施の形態におけるＤＣ−ＤＣコンバータの一構成例を示すブロック図である。
【図２１】第５の実施の形態におけるＰＭＯＳオフタイミング検出部の一構成例を示すブロック図である。
【図２２】第６の実施の形態における情報処理装置の一構成例を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（タイミング検出部を間欠制御する例）
２．第２の実施の形態（起動制御の後にタイミング検出部を間欠制御する例）
３．第３の実施の形態（電圧低下検出部の誤動作を防止し、タイミング検出部を間欠制御する例）
４．第４の実施の形態（ダイオードにより逆流を防止し、タイミング検出部を間欠制御する例）
５．第５の実施の形態（コンパレータを設けたタイミング検出部を間欠制御する例）
６．第６の実施の形態（複数のコンバータのそれぞれにおいてタイミング検出部を間欠制御する例）
【００２２】
＜１．第１の実施の形態＞
［情報処理装置の構成例］
図１は、第１の実施の形態における情報処理装置１００の一構成例を示すブロック図である。この情報処理装置１００は、バス１１０、プロセッサ１２０、インターフェース１３０およびＤＣ−ＤＣコンバータ２００を備える。
【００２３】
プロセッサ１２０は、情報処理装置１００全体を制御するものである。このプロセッサ１２０は、インターフェースを介して、外部信号を受け取る。この外部信号として、例えば、プロセッサ１２０に演算を指示する信号やコンバータイネーブル信号ＥＮなどが入力される。プロセッサ１２０は、外部信号に従って演算を行う。そして、プロセッサ１２０は、電圧制御信号ＶｏＣｔｒｌを生成して、インターフェース１３０を介してＤＣ−ＤＣコンバータ２００に供給する。なお、プロセッサ１２０は、特許請求の範囲に記載の処理回路の一例である。
【００２４】
ここで、電圧制御信号ＶｏＣｔｒｌは、ＤＣ−ＤＣコンバータ２００の出力電圧Ｖｏの値を制御する信号である。一般にプロセッサ１２０の電源電圧（すなわち、出力電圧Ｖｏ）を高くすると消費電力が大きくなるが、演算処理速度を高くすることができる。一方、電源電圧を低くすると消費電力が小さくなるものの演算処理速度が低下する。このため、プロセッサ１２０は、求められる演算処理速度に応じて、電圧制御信号ＶｏＣｔｒｌにより電源電圧を制御する。
【００２５】
また、コンバータイネーブル信号ＥＮは、ＤＣ−ＤＣコンバータ２００をイネーブルまたはディセーブルに制御する信号である。例えば、コンバータイネーブル信号ＥＮは、ＤＣ−ＤＣコンバータ２００をイネーブルに制御する場合にハイレベルに設定され、ディセーブルに制御する際にローレベルに設定される。例えば、プロセッサ１２０に演算を開始させる際に、ハイレベル（イネーブル）のコンバータイネーブル信号ＥＮが外部から入力される。
【００２６】
インターフェース１３０は、外部信号、電圧制御信号ＶｏＣｔｒｌおよびコンバータイネーブル信号ＥＮなどを、外部の装置、プロセッサ１２０およびバス１１０との間でやり取りするものである。バス１１０は、電圧制御信号ＶｏＣｔｒｌおよびコンバータイネーブル信号ＥＮなどを、インターフェース１３０およびＤＣ−ＤＣコンバータ２００の間でやり取りするものである。
【００２７】
ＤＣ−ＤＣコンバータ２００は、直流電圧を変換するものである。このＤＣ−ＤＣコンバータ２００は、信号線１１８および１１９を介してバス１１０からコンバータイネーブル信号ＥＮおよび電圧制御信号ＶｏＣｔｒｌを受け取る。コンバータイネーブル信号ＥＮにハイレベル（イネーブル）が設定されると、電圧制御信号ＶｏＣｔｒｌに従って、直流の電圧を直流の出力電圧Ｖｏに変換する。そして、ＤＣ−ＤＣコンバータ２００は、その出力電圧Ｖｏを電源線２０９を介してプロセッサ１２０に供給する。なお、ＤＣ−ＤＣコンバータ２００は、特許請求の範囲に記載の電圧変換装置の一例である。
【００２８】
なお、ＤＣ−ＤＣコンバータ２００を情報処理装置１００に設けているが、ＤＣ−ＤＣコンバータ２００を情報処理装置以外の電子装置に設けてもよい。また、情報処理装置１００は、特許請求の範囲に記載の電子装置の一例である。
【００２９】
［ＤＣ−ＤＣコンバータの構成例］
図２は、第１の実施の形態におけるＤＣ−ＤＣコンバータ２００の一構成例を示すブロック図である。このＤＣ−ＤＣコンバータ２００は、電圧低下検出部２１０、コンバータ制御部２２０、ＰＭＯＳオフタイミング検出部２３０、ＮＭＯＳオフタイミング検出部２４０、ドライバ２５０を備える。また、ＤＣ−ＤＣコンバータ２００は、Ｐ型ＭＯＳトランジスタ２６１、Ｎ型ＭＯＳトランジスタ２６２、コイル２７０およびコンデンサ２８０を備える。
【００３０】
Ｐ型ＭＯＳトランジスタ２６１のゲートは、ドライバ２５０に接続され、ソースには電源電圧ＶＤＤが印加され、ドレインはコイル２７０に接続される。また、Ｎ型ＭＯＳトランジスタ２６２のゲートはドライバ２５０に接続され、ドレインはＰ型ＭＯＳトランジスタ２６１、コイル２７０およびＮＭＯＳオフタイミング検出部２４０に接続され、ソースは接地端子に接続される。コイル２７０の一端は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２に接続され、他端は、コンデンサ２８０、プロセッサ１２０、電圧低下検出部２１０に接続される。
【００３１】
Ｐ型ＭＯＳトランジスタ２６１は、ドライバ２５０の制御に従って電源とコイル２７０との間の経路を開閉するものである。また、Ｎ型ＭＯＳトランジスタ２６２は、ドライバ２５０の制御に従って、接地端子とコイル２７０の間の経路を開閉するものである。これらのトランジスタは、同時にオン状態に制御されることはなく、両方ともオフ状態か、または、一方のみがオン状態となるように排他的に制御される。Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が両方ともオン状態になると、これらのトランジスタにより電源と接地端子との間が短絡した状態となり、比較的大きな電流が流れてしまうためである。
【００３２】
Ｐ型ＭＯＳトランジスタ２６１がドライバ２５０によりオン状態に制御されると、電源電圧ＶＤＤに応じた電流ＩＬ１が、コイル２７０に供給される。電流ＩＬ１が供給されると、コイル２７０は、自己誘導により出力電圧Ｖｏを生成する。コンデンサ２８０は、その出力電圧Ｖｏを平滑化する。なお、Ｐ型ＭＯＳトランジスタ２６１は、特許請求の範囲に記載の電流供給部の一例である。また、コイル２７０およびコンデンサ２８０は、特許請求の範囲に記載の電圧生成部の一例である。
【００３３】
一方、Ｐ型ＭＯＳトランジスタ２６１がドライバ２５０によりオフ状態に制御されると、Ｎ型ＭＯＳトランジスタ２６２がオン状態に制御される。これにより出力電圧Ｖｏに応じた電流ＩＬ２がコイル２７０を流れ、その電流値は徐々に小さくなる。この電流ＩＬ２が、「０」ミリアンペア（ｍＡ）以下に低下したタイミングでＮ型ＭＯＳトランジスタ２６２がオフ状態に制御され、逆流が防止される。
【００３４】
なお、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をスイッチング素子として設けているが、この構成に限定されない。例えば、ＭＯＳトランジスタの代わりにサイリスタなどをスイッチング素子として設けてもよい。
【００３５】
電圧低下検出部２１０は、出力電圧Ｖｏが基準電圧ＶREF未満に低下したか否かを検出するものである。この電圧低下検出部２１０は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の場合に電圧制御信号ＶｏＣｔｒｌに従って基準電圧ＶREFを生成し、その基準電圧ＶREFと出力電圧Ｖｏとを比較する。そして、電圧低下検出部２１０は、比較結果を電圧低下検出信号Ｖｄとしてコンバータ制御部２２０に供給する。一方、コンバータイネーブル信号ＥＮがローレベル（デイセーブル）の場合には、電圧低下検出部２１０は動作を停止し、電圧低下の検出を行わない。ここで、出力電圧Ｖｏが基準電圧ＶREF未満に低下したタイミングは、コイル２７０への電流供給を開始する開始タイミングとして扱われる。なお、電圧低下検出部２１０は、特許請求の範囲に記載の開始タイミング検出部の一例である。
【００３６】
コンバータ制御部２２０は、ＤＣ−ＤＣコンバータ２００全体を制御するものである。このコンバータ制御部２２０は、電圧低下検出信号Ｖｄ、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendに基づいてＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎを生成する。コンバータ制御部２２０は、ＰＭＯＳ制御信号ＰｏｎをＰＭＯＳオフタイミング検出部２３０およびドライバ２５０に供給し、ＮＭＯＳ制御信号ＮｏｎをＮＭＯＳオフタイミング検出部２４０およびドライバ２５０に供給する。
【００３７】
ここで、ＰＭＯＳオフタイミング検出信号Ｐendは、Ｐ型ＭＯＳトランジスタをオフ状態にして、コイル２７０への電源供給を終了する終了タイミングを示す信号である。ＮＭＯＳオフタイミング検出信号Ｎendは、コイル２７０からの電流が「０」ミリアンペア（ｍＡ）以下に低下した電流低下タイミングを示す信号である。また、ＰＭＯＳ制御信号Ｐｏｎは、Ｐ型ＭＯＳトランジスタ２６１をオン状態またはオフ状態に制御する信号である。例えば、Ｐ型ＭＯＳトランジスタ２６１をオン状態にする際にＰＭＯＳ制御信号Ｐｏｎにハイレベルが設定され、オフ状態にする際にローレベルが設定される。ＮＭＯＳ制御信号Ｎｏｎは、Ｎ型ＭＯＳトランジスタ２６２をオン状態またはオフ状態に制御する信号である。例えば、Ｎ型ＭＯＳトランジスタ２６２をオン状態にする際にＮＭＯＳ制御信号Ｎｏｎにハイレベルが設定され、オフ状態にする際にローレベルが設定される。
【００３８】
コンバータ制御部２２０は、電圧低下検出信号Ｖｄの示す開始タイミングにおいて、ＰＭＯＳ制御信号をハイレベルにする。これにより、Ｐ型ＭＯＳトランジスタ２６１がオン状態となり、コイル２７０への電流供給が開始される。そして、ＰＭＯＳオフタイミング検出信号Ｐendの示す終了タイミングにおいて、コンバータ制御部２２０は、ＰＭＯＳ制御信号をローレベルにするとともに、ＮＭＯＳ制御信号をハイレベルにする。これにより、Ｐ型ＭＯＳトランジスタ２６１がオフ状態となり、コイル２７０への電流供給が終了する。そして、ＮＭＯＳオフタイミング検出信号Ｎendの示すタイミングにおいて、コンバータ制御部２２０は、ＮＭＯＳ制御信号をローレベルにする。これにより、Ｎ型ＭＯＳトランジスタ２６２がオフ状態となり、電流の逆流が防止される。なお、コンバータ制御部２２０は、特許請求の範囲に記載の間欠制御部の一例である。
【００３９】
このようにして、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が繰り返しオンオフされる。これらのトランジスタをスイッチングする周波数は、プロセッサ１２０などの負荷電流の大きさに応じて制御される。すなわち、コンバータ制御部２２０は、ＰＦＭ制御を行っている。なお、コンバータ制御部２２０は、ＰＦＭ制御の代わりに、ＰＷＭ制御を行ってもよい。
【００４０】
ＰＭＯＳオフタイミング検出部２３０は、Ｐ型ＭＯＳトランジスタ２６１をオフ状態にするＰＭＯＳオフタイミング（すなわち、電流供給の終了タイミング）を検出するものである。このＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳ制御信号がハイレベルになってから一定期間が経過したタイミングをＰＭＯＳオフタイミング（終了タイミング）として検出する。ＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳオフタイミングを検出した際に、ＰＭＯＳオフタイミング検出信号Ｐendを生成してコンバータ制御部２２０に供給する。なお、ＰＭＯＳオフタイミング検出部２３０は、特許請求の範囲に記載の停止制御部の一例である。
【００４１】
ＮＭＯＳオフタイミング検出部２４０は、Ｎ型ＭＯＳトランジスタ２６２をオフ状態にするＮＭＯＳオフタイミングを検出するものである。このＮＭＯＳオフタイミング検出部２４０は、Ｎ型ＭＯＳトランジスタ２６２がオン状態の際の電流ＩＬ２を参照し、その値が「０」ミリアンペア（ｍＡ）以下に低下した電流低下タイミングをＮＭＯＳオフタイミングとして検出する。ＰＭＯＳオフタイミング検出部２３０は、ＮＭＯＳオフタイミング（電流低下タイミング）を検出した際にＮＭＯＳオフタイミング検出信号Ｎendを生成してコンバータ制御部２２０に供給する。なお、ＮＭＯＳオフタイミング検出部２４０は、特許請求の範囲に記載の電流低下タイミング検出部の一例である。
【００４２】
ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２を制御するものである。このドライバ２５０は、ＰＭＯＳ制御信号Ｐｏｎを反転し、ドライバ出力信号ＰＳＷとしてＰ型ＭＯＳトランジスタ２６１に供給する。また、ドライバ２５０は、ＮＭＯＳ制御信号Ｎｏｎをドライバ出力信号ＮＳＷとしてＮ型ＭＯＳトランジスタ２６２に供給する。ただし、ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２が両方ともオン状態にならないように、ドライバ出力信号を生成する。すなわち、ドライバ出力信号ＰＳＷがローレベル、かつ、ドライバ出力信号ＮＳＷがハイレベルの状態とならないように、それぞれの信号が生成される。
【００４３】
［電圧低下検出部の構成例］
図３は、第１の実施の形態における電圧低下検出部２１０の一構成例を示すブロック図である。この電圧低下検出部２１０は、基準電圧生成部２１１およびコンパレータ２１２を備える。
【００４４】
基準電圧生成部２１１は、電圧制御信号ＶｏＣｔｒｌに従って、一定の基準電圧ＶREFを生成するものである。この基準電圧生成部２１１は、その基準電圧ＶREFをコンパレータ２１２の非反転入力端子（＋）に供給する。
【００４５】
コンパレータ２１２は、出力電圧Ｖｏと基準電圧ＶREFとを比較するものである。このコンパレータ２１２の反転入力端子（−）には、出力電圧Ｖｏが入力され、非反転入力端子（＋）には、基準電圧ＶREFが入力される。また、コンパレータ２１２のイネーブル端子には、コンバータイネーブル信号ＥＮが入力される。コンパレータ２１２は、コンバータイネーブル信号ＥＮがハイレベルの場合に、出力電圧Ｖｏおよび基準電圧ＶREFの比較結果を電圧検出信号Ｖｄとしてコンバータ制御部２２０に供給する。なお、コンパレータ２１２は、特許請求の範囲に記載の電圧比較器の一例である。
【００４６】
［コンバータ制御部の構成例］
図４は、第１の実施の形態におけるコンバータ制御部２２０の一構成例を示すブロック図である。このコンバータ制御部２２０は、ＰＭＯＳ制御信号生成部２２１およびＮＭＯＳ制御信号生成部２２２を備える。
【００４７】
ＰＭＯＳ制御信号生成部２２１は、ＰＭＯＳ制御信号Ｐｏｎを生成するものである。ＰＭＯＳ制御信号Ｐｏｎの初期状態は、例えば、ローレベルに設定される。ＰＭＯＳ制御信号生成部２２１は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の状態において、電圧検出信号Ｖｄがハイレベルになると、ＰＭＯＳ制御信号Ｐｏｎをハイレベルにする。また、ＰＭＯＳ制御信号生成部２２１は、コンバータイネーブル信号ＥＮがハイレベルで、電圧検出信号ＶｄおよびＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎの値を保持する。そして、コンバータイネーブル信号ＥＮがハイレベルの状態において、ＰＭＯＳオフタイミング検出信号Ｐendがハイレベルになると、ＰＭＯＳ制御信号生成部２２１は、ＰＭＯＳ制御信号Ｐｏｎをローレベルにする。
【００４８】
ＮＭＯＳ制御信号生成部２２２は、ＮＭＯＳ制御信号Ｎｏｎを生成するものである。ＮＭＯＳ制御信号Ｎｏｎの初期状態は、例えば、ローレベルに設定される。ＮＭＯＳ制御信号生成部２２２は、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）の状態において、ＰＭＯＳオフタイミング検出信号Ｐendがハイレベルになると、ＮＭＯＳ制御信号Ｎｏｎをハイレベルにする。また、ＮＭＯＳ制御信号生成部２２２は、コンバータイネーブル信号ＥＮがハイレベルで、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎの値を保持する。そして、コンバータイネーブル信号ＥＮがハイレベルの状態において、ＮＭＯＳオフタイミング検出信号Ｎendがハイレベルになると、ＮＭＯＳ制御信号生成部２２２は、ＮＭＯＳ制御信号Ｎｏｎをローレベルにする。
【００４９】
図５は、第１の実施の形態におけるコンバータ制御部２２０のＰ型ＭＯＳトランジスタ２６１を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＰＭＯＳ制御信号Ｐｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）、電圧低下検出信号ＶｄがハイレベルでＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎはハイレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベルで、電圧低下検出信号ＶｄおよびＰＭＯＳオフタイミング検出信号Ｐendがローレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎの値が保持される。そして、コンバータイネーブル信号ＥＮがハイレベル、電圧低下検出信号ＶｄがローレベルでＰＭＯＳオフタイミング検出信号Ｐendがハイレベルの場合には、ＰＭＯＳ制御信号Ｐｏｎはローレベルに制御される。
【００５０】
図６は、第１の実施の形態におけるコンバータ制御部２２０のＮ型ＭＯＳトランジスタ２６２を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベル（イネーブル）、ＰＭＯＳオフタイミング検出信号ＰendがハイレベルでＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎはハイレベルに制御される。また、コンバータイネーブル信号ＥＮがハイレベルで、ＰＭＯＳオフタイミング検出信号ＰendおよびＮＭＯＳオフタイミング検出信号Ｎendがローレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎの値が保持される。そして、コンバータイネーブル信号ＥＮがハイレベル、ＰＭＯＳオフタイミング検出信号ＰendがローレベルでＮＭＯＳオフタイミング検出信号Ｎendがハイレベルの場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。
【００５１】
［ＰＭＯＳオフタイミング検出部の構成例］
図７は、第１の実施の形態におけるＰＭＯＳオフタイミング検出部２３０の一構成例を示すブロック図である。このＰＭＯＳオフタイミング検出部２３０は、スイッチ２３１およびオン時間タイマ２３２を備える。
【００５２】
スイッチ２３１は、ＰＭＯＳ制御信号Ｐｏｎに従って、オン時間タイマ２３２に電源電圧ＶＤＤを供給するものである。このスイッチ２３１は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりオン時間タイマ２３２が動作する。一方、ＰＭＯＳ制御信号Ｐｏｎがローレベルの場合にはスイッチ２３１は電源電圧ＶＤＤを供給せず、オン時間タイマ２３２は停止する。このように、ＰＭＯＳ制御信号Ｐｏｎは、Ｐ型ＭＯＳトランジスタ２６１のオンオフ制御の他、ＰＭＯＳオフタイミング検出部２３０を動作させるか否かを制御するイネーブル信号としても用いられる。
【００５３】
なお、スイッチ２３１をオン時間タイマ２３２の外部に設けているが、このスイッチ２３１をオン時間タイマ２３２の内部に設けてもよい。また、ＰＭＯＳ制御信号ＰｏｎをＰＭＯＳオフタイミング検出部２３０のイネーブル信号として用いているが、ＰＭＯＳ制御信号Ｐｏｎとは別に、コンバータ制御部２２０がイネーブル信号を生成してもよい。
【００５４】
オン時間タイマ２３２は、Ｐ型ＭＯＳトランジスタ２６１をオンにする時間を計時するものである。このオン時間タイマ２３２の回路として、例えば、非特許文献１のＦｉｇ．５に記載のアナログ回路が用いられる。オン時間タイマ２３２は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルになると計時を開始し、次式に示す時間ｔｐＯＮが経過すると、一定のパルス期間に亘ってＰＭＯＳオフタイミング検出信号Ｐendを出力する。
ｔｐＯＮ＝（Ｌ×ＩＬｐｋ）／（ＶＤＤ−Ｖｏ）                        ・・・式１
上式において、Ｌは、コイル２７０のインダクタンスであり、その単位は、例えば、ヘンリー（Ｈ）である。また、ＩＬｐｋは、コイル２７０に供給される電流のピーク値として予め設定された値であり、その単位は、例えば、ミリアンペア（ｍＡ）である。
【００５５】
［ＮＭＯＳオフタイミング検出部の構成例］
図８は、第１の実施の形態におけるＮＭＯＳオフタイミング検出部２４０の一構成例を示すブロック図である。このＮＭＯＳオフタイミング検出部２４０は、スイッチ２４１、コンパレータ２４２および検出信号マスク部２４３を備える。検出信号マスク部２４３は、スイッチ２４４およびオンディレータイマ２４５およびスイッチ２４６を備える。
【００５６】
スイッチ２４１は、ＮＭＯＳ制御信号Ｎｏｎに従って、コンパレータ２４２に電源電圧ＶＤＤを供給するものである。このスイッチ２４１は、例えば、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりコンパレータ２４２が動作する。一方、ＮＭＯＳ制御信号Ｎｏｎがローレベルの場合にはスイッチ２４１はＶＤＤを供給せず、コンパレータ２４２は停止する。
【００５７】
スイッチ２４４は、ＮＭＯＳ制御信号Ｎｏｎに従って、オンディレータイマ２４５に電源電圧ＶＤＤを供給するものである。このスイッチ２４１は、例えば、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、この電源電圧ＶＤＤの供給によりオンディレータイマ２４５が動作する。一方、ＮＭＯＳ制御信号Ｎｏｎがローレベルの場合にはスイッチ２４４はＶＤＤを供給せず、オンディレータイマ２４５は停止する。
【００５８】
このように、ＮＭＯＳ制御信号Ｎｏｎは、Ｎ型ＭＯＳトランジスタ２６２のオンオフ制御の他、ＮＭＯＳオフタイミング検出部２４０を動作させるか否かを制御するイネーブル信号としても用いられる。
【００５９】
なお、スイッチ２４１をコンパレータ２４２の外部に設けているが、このスイッチ２４１をコンパレータ２４２の内部に設けてもよい。スイッチ２４４についても同様に、オンディレータイマ２４５の内部に設けてもよい。また、ＮＭＯＳ制御信号ＮｏｎをＮＭＯＳオフタイミング検出部２４０のイネーブル信号として用いているが、ＮＭＯＳ制御信号Ｎｏｎとは別に、コンバータ制御部２２０がイネーブル信号を生成してもよい。
【００６０】
コンパレータ２４２は、コイル２７０に流れる電流Ｉsenseと、所定値（例えば、「０」ミリアンペア）とを比較するものである。このコンパレータ２４２の反転入力端子（−）には電流Ｉsenseが入力され、非反転入力端子（＋）には「０」ミリアンペア（ｍＡ）が入力される。コンパレータ２４２は、それらを比較した結果を、ＮＭＯＳオフタイミング検出信号Ｎendとして、スイッチ２４６に供給する。なお、コンパレータ２４２は、特許請求の範囲に記載の電流比較器の一例である。
【００６１】
ここで、コンパレータ２４２によりゼロ電流が検出されたときにＮ型ＭＯＳトランジスタ２６２がオフ状態に制御されることから、このトランジスタのオン時間ｔｎＯＮは、次式により求められる。
ｔｎＯＮ＝（Ｌ×ＩＬｐｋ）／Ｖｏ                                    ・・・式２
【００６２】
式１および式２に基づいて、スイッチング周波数ｆＳＷが次式により求められる。
ｆＳＷ＝２Ｉｏ×Ｖｏ×（ＶＤＤ−Ｖｏ）／（Ｌ×ＩＬｐｋ2×ＶＤＤ）＝１／Ｔｓｗ…式３
上式において、Ｉｏは、プロセッサ１２０などの負荷の負荷電流であり、その単位は、例えば、ミリアンペア（ｍＡ）である。Ｔｓｗは、スイッチング周期であり、その単位は、例えば、秒（ｓ）である。また、スイッチング周波数ｆＳＷの単位は、例えば、ヘルツ（Ｈ）である。
【００６３】
式３より、スイッチング周波数ｆＳＷは、負荷電流Ｉｏに応じた値に制御される。すなわち、ＰＦＭ制御により電圧の変換が行われている。
【００６４】
なお、コンパレータ２４２によりゼロ電流を検出しているが、コンパレータ２４２の代わりに、式２のオン時間ｔｎＯＮを計時するタイマを設けてもよい。この構成の場合、タイマは、ＮＭＯＳ制御信号Ｎｏｎがハイレベルになったときに計時を開始し、ｔｎＯＮが経過したときにＮＭＯＳオフタイミング検出信号Ｎendを出力すればよい。
【００６５】
オンディレータイマ２４５は、ＮＭＯＳ制御信号Ｎｏｎの立上りを一定のマスク期間ｔｚに亘って遅延させた信号をマスク期間制御信号ＺＢＴとしてスイッチ２４６に供給するものである。ここで、マスク期間制御信号ＺＢＴは、ＮＭＯＳオフタイミング検出信号Ｎendをマスクするマスク期間ｔｚを制御する信号として用いられる。例えば、ＮＭＯＳオフタイミング検出信号Ｎendをマスクする場合には、マスク期間制御信号ＺＢＴにローレベルが設定され、マスクしない場合にはハイレベルが設定される。
【００６６】
スイッチ２４６は、マスク期間制御信号ＺＢＴに従って、コンパレータ２４２とコンバータ制御部２２０との間の経路を開閉するものである。このスイッチ２４６は、マスク期間制御信号ＺＢＴがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。スイッチ２４６が閉状態の期間において、コンパレータ２４２によりＮＭＯＳオフタイミング検出信号Ｎendが生成されると、その信号はコンバータ制御部２２０に出力される。一方、スイッチ２４６が開状態の期間においては、ＮＭＯＳオフタイミング検出信号Ｎendがマスクされ、コンバータ制御部２２０に出力されない。
【００６７】
このように、検出信号マスク部２４３により、ＮＭＯＳ制御信号Ｎｏｎがハイレベルになってからマスク期間ｔｚに亘って、ＮＭＯＳオフタイミング検出信号Ｎendがマスクされる。このマスク制御により、ＮＭＯＳオフタイミング検出部２４０の間欠動作に起因する誤動作を抑制することができる。
【００６８】
詳細には、コンパレータ２４２をイネーブルにした直後においては、コンパレータ２４２が誤動作するおそれがある。また、Ｎ型ＭＯＳトランジスタ２６２のスイッチング時において、コイル２７０およびドライバ２５０を接続するＬＸ端子に、寄生素子によるスパイク電圧やスパイク電流が生じ、それらによりＮＭＯＳオフタイミング検出信号Ｎendが誤検出されるおそれがある。しかし、検出信号マスク部２４３がＮＭＯＳオフタイミング検出信号Ｎendをマスクすることにより、これらの誤動作や誤検出時の検出信号がコンバータ制御部２２０に出力されることを抑制することができる。これにより、ＤＣ−ＤＣコンバータ２００の動作が安定する。なお、これらの誤動作や誤検出が生じるおそれがない場合には、検出信号マスク部２４３を設けない構成としてもよい。
【００６９】
［ＤＣ−ＤＣコンバータの動作例］
図９は、第１の実施の形態におけるＤＣ−ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１において、出力電圧Ｖｏが基準電圧ＶＲＥＦより低くなると、電圧低下検出部２１０は、ハイレベルの電圧低下検出信号Ｖｄを出力する。電圧低下検出信号Ｖｄがハイレベルになると、コンバータ制御部２２０は、ＰＭＯＳ制御信号Ｐｏｎをハイレベルに制御する。ハイレベルのＰＭＯＳ制御信号Ｐｏｎにより、Ｐ型ＭＯＳトランジスタ２６１がオン状態に移行し、出力電圧Ｖｏが上昇する。これにより、出力電圧Ｖｏが基準電圧ＶＲＥＦ以上となり、電圧低下検出信号Ｖｄがローレベルになる。
【００７０】
そして、タイミングＴ１から式１に例示したオン時間ｔｐＯＮが経過したタイミングＴ２において、ＰＭＯＳオフタイミング検出部２３０は、ＰＭＯＳオフタイミング検出信号Ｐendを出力する。ＰＭＯＳオフタイミング検出信号Ｐendが出力されると、コンバータ制御部２２０は、ＰＭＯＳ制御信号Ｐｏｎをローレベルに制御し、ＮＭＯＳ制御信号Ｎｏｎをハイレベルに制御する。ローレベルのＰＭＯＳ制御信号Ｐｏｎにより、Ｐ型ＭＯＳトランジスタ２６１がオフ状態に移行し、コイル２７０への電流供給が終了する。
【００７１】
また、ＰＭＯＳ制御信号Ｐｏｎがハイレベル期間において、ＰＭＯＳオフタイミング検出部２３０はイネーブルに制御され、ＰＭＯＳ制御信号Ｐｏｎがローレベルの期間においてディセーブルに制御される。図９における斜線部分は、ＰＭＯＳオフタイミング検出部２３０をイネーブルにする期間を示す。
【００７２】
そして、タイミングＴ２からマスク期間ｔｚが経過するまでの間、ＮＭＯＳオフタイミング検出信号Ｎendはマスクされる。マスク期間ｔｚが経過したタイミングＴ３において、検出信号マスク部２４３は、マスク期間制御信号ＺＢＴをハイレベルに制御する。
【００７３】
続いて、電流ＩＬ２が「０」ミリアンペア（ｍＡ）以下に低下すると、ＮＭＯＳオフタイミング検出部２４０がＮＭＯＳオフタイミング検出信号Ｎendを出力する。ＮＭＯＳオフタイミング検出信号Ｎendが出力されると、コンバータ制御部２２０は、ＮＭＯＳ制御信号Ｎｏｎをローレベルに制御する。ローレベルのＮＭＯＳ制御信号Ｎｏｎにより、Ｎ型ＭＯＳトランジスタ２６２がオフ状態に移行し、電流の逆流が防止される。
【００７４】
また、ＮＭＯＳ制御信号Ｎｏｎがハイレベルの期間において、ＮＭＯＳオフタイミング検出部２４０はイネーブルに制御され、ＮＭＯＳ制御信号Ｎｏｎがローレベルの期間においてディセーブルに制御される。図９における灰色の部分は、ＮＭＯＳオフタイミング検出部２４０をイネーブルにする期間を示す。なお、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０以外の回路（コンバータ制御部２２０など）は、コンバータイネーブル信号ＥＮがイネーブルの期間において常に動作している。
【００７５】
そして、出力電圧Ｖｏが再び基準電圧ＶＲＥＦより低くなるタイミングＴ５において、電圧低下検出部２１０は、ハイレベルの電圧低下検出信号Ｖｄを出力し、ＭＯＳトランジスタ（２６１および２６２）のスイッチング制御が行われる。
【００７６】
このように、電流供給の開始タイミング（Ｔ１）から、終了タイミング（Ｔ２）までの期間に亘って、コンバータ制御部２２０はＰＭＯＳオフタイミング検出部２３０をイネーブルにし、それ以外の期間はディセーブルにしている。また、終了タイミング（Ｔ２）から、ゼロ電流が検出されるタイミング（Ｔ４）までの期間に亘って、コンバータ制御部２２０はＮＭＯＳオフタイミング検出部２４０をイネーブルにし、それ以外の期間はディセーブルにしている。このように、コンバータ制御部２２０は、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０を間欠的に制御する。このため、それらの検出部（２３０および２４０）をスイッチング制御中において常にイネーブルにする非特許文献１などの回路と比較して、ＤＣ−ＤＣコンバータ２００の消費電力を低減することができる。
【００７７】
次に、間欠制御を行う場合と間欠制御を行わない場合とのそれぞれにおける消費電流の算出を試みる。例えば、消費電流の算出を行うプログラムを用意し、次の諸条件を入力する。
電源電圧ＶＤＤ＝３．６（Ｖ）
出力電圧Ｖｏ＝１．８（Ｖ）
インダクタンスＬ＝２．２０Ｅ−０６（Ｈ）
ピーク電流ＩＬｐｋ＝３００（ｍＡ）
【００７８】
さらに、負荷電流Ｉｏを入力すれば、プログラムは、各入力値から式１乃至式３を用いてオン時間ｔｐＯＮ、ｔｎＯＮ、スイッチング周波数ｆＳＷおよびスイッチング周期Ｔｓｗを算出することができる。また、これらのパラメータから、次式により、Ｐ型ＭＯＳトランジスタ２６１のデューティ比ＤｐＯＮ、Ｎ型ＭＯＳトランジスタ２６２のデューティ比ＤｎＯＮおよびアイドル期間Ｔidleが算出される。
ＤｐＯＮ＝ｔｐＯＮ／Ｔｓｗ
ＤｎＯＮ＝ｔｎＯＮ／Ｔｓｗ
Ｔidle＝Ｔｓｗ−（ＴｐＯＮ＋ＴｎＯＮ）
【００７９】
また、上式のアイドル期間Ｔidleおよびスイッチング周期Ｔｓｗから、次式に示すデューティ比が算出される。
Ｄidle＝Ｔidle／Ｔｓｗ
【００８０】
負荷電流Ｉｏを５パターン用意して、それらのＩｏごとに算出した上述の各パラメータを次の表１に例示する。
【表１】
0006624071.tif 000002
【００８１】
また、消費電流の具体的な値を求めるために、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０を間欠的に制御しない場合の各部の消費電流として、例えば、次の値をプログラムに入力したものとする。
電圧低下検出部２１０の消費電流Ｉｑ＿ＶＯＤ：２．０（％）
ＰＭＯＳオフタイミング検出部２３０の消費電流Ｉｑ_ＡＯＴ：４８．０（％）
ＮＭＯＳオフタイミング検出部２４０の消費電流Ｉｑ_ＺＣＤ：４８．０（％）
その他の回路の消費電流Ｉｑ_Ｏｔｈｅｒｓ：２．０（％）
【００８２】
ただし、上述の各部の消費電流は、制御回路の消費電流Ｉｃｃ＿ｃｏｎｔを１００とした場合の相対値により表されている。ここで、制御回路は、ＤＣ−ＤＣコンバータ２００内の回路のうち、コイル２７０とトランジスタ（２６１および２６２）とを除いた回路全体である。すなわち、電圧低下検出部２１０、コンバータ制御部２２０、ＰＭＯＳオフタイミング検出部２３０およびＮＭＯＳオフタイミング検出部２４０などの回路全体が制御回路に該当する。したがって、ＤＣ−ＤＣコンバータ２００内の制御回路の消費電流Ｉｃｃ＿ｃｏｎｔは、次式により表される。
Ｉｃｃ＿ｃｏｎｔ＝Ｉｑ＿ＶＯＤ＋Ｉｑ_ＡＯＴ＋Ｉｑ_ＺＣＤ＋Ｉｑ_Ｏｔｈｅｒｓ
【００８３】
ＰＭＯＳオフタイミング検出部２３０を間欠制御する場合には、その消費電流Ｉｃｃ＿ＡＯＴは、次の式により求められる。
Ｉｃｃ＿ＡＯＴ＝Ｉｑ_ＡＯＴ×ＤｐＯＮ
【００８４】
また、ＮＭＯＳオフタイミング検出部２４０を間欠制御する場合には、その消費電流Ｉｃｃ＿ＺＣＤは、次の式により求められる。
Ｉｃｃ＿ＺＣＤ＝Ｉｑ_ＺＣＤ×ＤｎＯＮ
【００８５】
したがって、間欠制御する場合において、制御回路の消費電流Ｉｃｃ＿ｉｎｔは、次式により表される。
Ｉｃｃ＿ｉｎｔ＝Ｉｑ＿ＶＯＤ＋Ｉｃｃ_ＡＯＴ＋Ｉｃｃ_ＺＣＤ＋Ｉｑ_Ｏｔｈｅｒｓ
【００８６】
これらの式を用いて、間欠制御を行わない場合と、間欠制御を行った場合とのそれぞれの消費電流を算出した結果を次の表２に例示する。
【表２】
0006624071.tif 000003
【００８７】
図１０は、表２に例示したＤＣ−ＤＣコンバータ２００の消費電流を示す図である。同図において、縦軸は消費電流を示し、横軸は算出条件を示す。同図に例示するように、各回路の消費電流は、その回路の動作期間の消費電流の積分値となるため、間欠制御により、負荷電流Ｉｏに応じて消費電流を大幅に削減することができる。例えば、負荷電流１ミリアンペア（ｍＡ）の条件下で間欠制御を行った際に、制御回路の消費電流は４．３２（％）となる。つまり、間欠制御により、間欠なしの場合と比較して、消費電流を９５．７％も削減することができる。また、軽負荷ほど、スイッチング周期Ｔｓｗに対する、間欠休止時間（Ｔｓｗ−ｔｐＯＮ−ｔｎＯＮ）の比率が高くなるため、制御回路の消費電流の削減効果を高くし、電力変換効率を高くすることができる。例えば、負荷電流Ｉｏが１００ミリアンペア（ｍＡ）の際の制御回路の消費電流が３６．０（％）であるのに対し、負荷電流Ｉｏが１ミリアンペア（ｍＡ）の際は、消費電流が４．３２（％）に低下している。
【００８８】
［ＤＣ−ＤＣコンバータの動作例］
図１１は、第１の実施の形態におけるＤＣ−ＤＣコンバータ２００の動作の一例を示すフローチャートである。この動作は、例えば、コンバータイネーブル信号ＥＮにイネーブルが設定されたときに開始する。ＤＣ−ＤＣコンバータ２００は、まず、出力電圧Ｖｏが基準電圧ＶＲＥＦより低いか否かを判断する（ステップＳ９０１）。出力電圧Ｖｏが基準電圧ＶＲＥＦより低い場合には（ステップＳ９０１：Ｙｅｓ）、ＤＣ−ＤＣコンバータ２００は、ＰＭＯＳ制御信号ＰｏｎをハイレベルにしてＰ型ＭＯＳトランジスタ２６１をオン状態にする（ステップＳ９０２）。また、ＤＣ−ＤＣコンバータ２００は、ＰＭＯＳオフタイミング検出部２３０をイネーブルに制御する（ステップＳ９０３）。
【００８９】
そして、ＤＣ−ＤＣコンバータ２００は、ＰＭＯＳオフタイミングが検出されたか否かを判断する（ステップＳ９０４）。ＰＭＯＳオフタイミングが検出されていない場合に（ステップＳ９０４：Ｎｏ）、ＤＣ−ＤＣコンバータ２００は、ステップＳ９０４に戻る。
【００９０】
ＰＭＯＳオフタイミングが検出された場合に（ステップＳ９０４：Ｙｅｓ）、ＤＣ−ＤＣコンバータ２００は、ＰＭＯＳ制御信号ＰｏｎをローレベルにしてＰ型ＭＯＳトランジスタ２６１をオフ状態にする（ステップＳ９０５）。また、ＤＣ−ＤＣコンバータ２００は、ＰＭＯＳオフタイミング検出部２３０をディセーブルに制御する（ステップＳ９０６）。そして、ＤＣ−ＤＣコンバータ２００は、ＮＭＯＳ制御信号ＮｏｎをハイレベルにしてＮ型ＭＯＳトランジスタ２６２をオン状態にする（ステップＳ９０７）。また、ＤＣ−ＤＣコンバータ２００は、ＮＭＯＳオフタイミング検出部２４０をイネーブルに制御する（ステップＳ９０８）。
【００９１】
そして、ＤＣ−ＤＣコンバータ２００は、ＮＭＯＳオフタイミングが検出されたか否かを判断する（ステップＳ９０９）。ＮＭＯＳオフタイミングが検出されていない場合に（ステップＳ９０９：Ｎｏ）、ＤＣ−ＤＣコンバータ２００は、ステップＳ９０９に戻る。
【００９２】
ＮＭＯＳオフタイミングが検出された場合に（ステップＳ９０９：Ｙｅｓ）、ＤＣ−ＤＣコンバータ２００は、ＮＭＯＳ制御信号ＮｏｎをローレベルにしてＮ型ＭＯＳトランジスタ２６２をオフ状態にする（ステップＳ９１０）。また、ＤＣ−ＤＣコンバータ２００は、ＮＭＯＳオフタイミング検出部２４０をディセーブルに制御する（ステップＳ９１１）。出力電圧Ｖｏが基準電圧ＶREF以上の場合（ステップＳ９０１：Ｎｏ）、または、ステップＳ９１１の後、ＤＣ−ＤＣコンバータ２００は、ステップＳ９０１に戻る。
【００９３】
このように、本技術の第１の実施の形態では、開始タイミングが検出されるとＰＭＯＳオフタイミング制御部２３０が動作を開始し、終了タイミングが検出されるとコンバータ制御部２２０がＰＭＯＳオフタイミング検出部２３０を停止させる。すなわち、開始タイミングから終了タイミングまでの期間においてＰＭＯＳオフタイミング検出部２３０が動作し、それ以外の期間は停止するため、ＤＣ−ＤＣコンバータ２００全体の消費電力を抑制することができる。
【００９４】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、ＤＣ−ＤＣコンバータ２００の起動直後からスイッチング制御を行っていたが、起動直後においては、間欠動作するアナログ回路（例えば、ＰＭＯオフタイミング検出部２３０）が誤動作するおそれがある。ＰＭＯオフタイミング検出部２３０等に誤動作が生じると、インダクタ電流の過電流や逆流、あるいは、出力電圧の異常などの問題が生じる可能性がある。このため、起動から一定の準備期間ｔＳＵ内においては、ＤＣ−ＤＣコンバータ２００内の全回路をイネーブルにして、バイアス電流を流すことが望ましい。この第２の実施の形態のＤＣ−ＤＣコンバータ２００は、起動から一定時間に亘ってＤＣ−ＤＣコンバータ２００内の全回路をイネーブルに制御する点において第１の実施の形態と異なる。
【００９５】
図１２は、第２の実施の形態におけるＤＣ−ＤＣコンバータ２００の一構成例を示すブロック図である。第２の実施の形態のＤＣ−ＤＣコンバータ２００は、起動制御部２９０をさらに備える点において第１の実施の形態と異なる。
【００９６】
起動制御部２９０は、起動から一定の準備期間ｔＳＵに亘って、ＤＣ−ＤＣコンバータ２００内の全回路をイネーブルに制御するものである。この起動制御部２９０は、コンバータイネーブル信号ＥＮのイネーブルから準備期間ｔＳＵが経過するまでの期間に亘ってドライバ２５０の出力をディセーブルにし、その期間経過後にイネーブルにする出力イネーブル信号ＯＥＮを生成する。この出力イネーブル信号ＯＥＮには、例えば、イネーブルに制御する際にハイレベルが設定され、ディセーブルに制御する際にローレベルが設定される。
【００９７】
また、起動制御部２９０は、コンバータイネーブル信号ＥＮがイネーブルに設定されたときから準備期間ｔＳＵに亘って回路をイネーブルにし、その準備期間外はディセーブルにする起動イネーブル信号ＢＥＮを生成する。例えば、起動イネーブル信号ＢＥＮには、イネーブルに制御する際にハイレベルが設定され、ディセーブルに制御する際にローレベルが設定される。起動制御部２９０は、起動イネーブル信号ＢＥＮをコンバータ制御部２２０に供給し、出力イネーブル信号ＯＥＮをドライバ２５０に供給する。
【００９８】
第２の実施の形態のコンバータ制御部２２０は、起動イネーブル信号ＢＥＮがハイレベルの期間（準備期間）に亘って、ＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎをハイレベル（イネーブル）に設定する。準備期間の経過後においては、第１の実施の形態と同様のスイッチング制御が行われる。
【００９９】
また、第２の実施の形態のドライバ２５０は、出力イネーブル信号ＯＥＮがローレベル（ディセーブル）の場合に、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をオフ状態に制御する。一方、出力イネーブル信号ＯＥＮがハイレベル（イネーブル）の場合にドライバ２５０は、第１の実施の形態と同様に、ＰＭＯＳ制御信号ＰｏｎおよびＮＭＯＳ制御信号Ｎｏｎに従ってトランジスタをオンオフする。
【０１００】
図１３は、第２の実施の形態における起動制御部２９０の一構成例を示すブロック図である。この起動制御部２９０は、出力イネーブル生成部２９１および起動イネーブル生成部２９３を備える。この出力イネーブル生成部２９１は、オンディレータイマ２９２を備える。
【０１０１】
オンディレータイマ２９２は、コンバータイネーブル信号ＥＮの立上りを準備期間ｔＳＵに亘って遅延させた信号を出力イネーブル信号ＯＥＮとして生成するものである。このオンディレータイマ２９２は、出力イネーブル信号ＯＥＮをドライバ２５０および起動イネーブル生成部２９３に供給する。
【０１０２】
起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮを生成するものである。この起動イネーブル生成部２９３は、例えば、コンバータイネーブル信号ＥＮがハイレベルであり、出力イネーブル信号ＯＥＮがローレベルであれば、起動イネーブルＢＥＮにハイレベルを設定し、そうでなければローレベルに設定する。
【０１０３】
図１４は、第２の実施の形態における起動イネーブル生成部２９３の動作の一例を示す図である。コンバータイネーブル信号ＥＮおよび出力イネーブル信号ＯＥＮがいずれもハイレベル、または、いずれもローレベルの場合に起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮをローレベルに設定する。また、コンバータイネーブル信号ＥＮがハイレベルで、出力イネーブル信号ＯＥＮがローレベルの場合に、起動イネーブル生成部２９３は、起動イネーブル信号ＢＥＮをハイレベルに設定する。
【０１０４】
図１５は、第２の実施の形態におけるコンバータ制御部２２０のＰ型ＭＯＳトランジスタ２６１を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＰＭＯＳ制御信号はローレベルに制御される。また、コンバータイネーブル信号ＥＮおよび起動イネーブル信号ＢＥＮがいずれもハイレベル（イネーブル）の場合には、ＰＭＯＳ制御信号Ｐｏｎはハイレベルに設定される。コンバータイネーブル信号ＥＮがハイレベルで、起動イネーブル信号ＢＥＮがローレベルの場合には、第１の実施の形態と同様のＰＭＯＳ制御信号Ｐｏｎが生成される。
【０１０５】
図１６は、第２の実施の形態におけるコンバータ制御部２２０のＮ型ＭＯＳトランジスタ２６２を制御する動作の一例を示す図である。コンバータイネーブル信号ＥＮがローレベル（ディセーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはローレベルに制御される。また、コンバータイネーブル信号ＥＮおよび起動イネーブル信号ＢＥＮがいずれもハイレベル（イネーブル）の場合には、ＮＭＯＳ制御信号Ｎｏｎはハイレベルに設定される。コンバータイネーブル信号ＥＮがハイレベルで、起動イネーブル信号ＢＥＮがローレベルの場合には、第１の実施の形態と同様のＮＭＯＳ制御信号Ｎｏｎが生成される。
【０１０６】
図１７は、第２の実施の形態におけるＤＣ−ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１１においてコンバータイネーブル信号ＥＮがハイレベルに設定されると、一定の準備期間ｔＳＵが経過するまでの間、起動イネーブル信号ＢＥＮがハイレベルに設定される。準備期間ｔＳＵが経過したタイミングＴ１２において、起動イネーブル信号ＢＥＮはローレベルに制御され、出力イネーブル信号ＯＥＮはハイレベルに制御される。
【０１０７】
タイミングＴ１１からタイミングＴ１２までの準備期間ｔＳＵに亘って、ＤＣ−ＤＣコンバータ２００は、その内部の各回路にバイアス電流を流して動作させる。一方、ドライバ２５０は、Ｐ型ＭＯＳトランジスタ２６１およびＮ型ＭＯＳトランジスタ２６２をオフ状態に制御する。そして、タイミングＴ１２以降は、第１の実施の形態と同様のスイッチング制御が行われる。
【０１０８】
この準備期間ｔＳＵには、アナログ回路（ＰＭＯＳオフタイミング検出部２３０など）を全て停止した状態から、間欠休止時（アイドル期間）の回路状態になるまで十分な時間が設定される。このような準備期間が必要なのは、一般的に、停止状態と間欠休止状態とでは、アナログ回路の状態が異なるためである。例えば、停止状態は、回路を確実に停止させ、消費電流をゼロに抑えることが求められ、間欠休止中には消費電流を抑えるが極めて短時間で正常動作に移行する待機状態が求められる。このように、停止状態と間欠休止状態とでは、回路動作を止める点では同じでも、その内部状態は異なるため、その状態の相違に基づいて必要な準備期間ｔＳＵが設けられる。
【０１０９】
このように、本技術の第２の実施の形態によれば、起動直後から一定の準備期間内にはＰＭＯＳオフタイミング検出部２３０などの各回路を停止させることなく動作させるため、ＤＣ−ＤＣコンバータ２００を安定して起動することができる。
【０１１０】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、コンパレータ２１２の比較結果をそのまま、電圧低下検出信号Ｖｄとして出力していた。しかし、コンパレータ２１２の消費電流を低減した回路では、出力電圧ＶｏがＶREF以上に上昇したときから、電圧低下検出信号Ｖｄが反転するまでの遅延時間が長くなることがある。この遅延時間が長いと、コンパレータ２１２以降の回路（コンバータ制御部２２０など）が誤動作して、電圧変換効率の低下、リプル電圧上昇や、出力過電圧異常などの問題が生じるおそれがある。Ｐ型ＭＯＳトランジスタ２６１をオンに制御してからは、電圧低下検出信号Ｖｄが不要となるため、ＰＭＯＳ制御信号がハイレベルの期間において、電圧低下検出信号Ｖｄをローレベルに固定することが望ましい。これにより、コンパレータ２１２の遅延による誤動作を防止することができる。この第３の実施の形態のＤＣ−ＤＣコンバータ２００は、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において、電圧低下検出信号Ｖｄをローレベルに固定する点において第１の実施の形態と異なる。
【０１１１】
図１８は、第３の実施の形態における電圧低下検出部２１０の一構成例を示すブロック図である。この電圧低下検出部２１０は、スイッチ２１３およびバッファ２１４をさらに備える点において第１の実施の形態と異なる。スイッチ２１３の一端は、コンパレータ２１２の出力端子とバッファ２１４の入力端子とに接続され、他端は接地される。このスイッチ２１３は、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。また、バッファ２１４の出力端子は、コンバータ制御部２２０に接続される。
【０１１２】
この構成により、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において、電圧低下検出信号Ｖｄがローレベルに固定される。ＰＭＯＳ制御信号Ｐｏｎがローレベルになると、その固定が解除される。
【０１１３】
なお、ＰＭＯＳ制御信号Ｐｏｎにより、スイッチ２１３を制御しているが、オン時間ｔｐＯＮに亘ってスイッチ２１３を閉状態に制御する信号をＰＭＯＳ制御信号Ｐｏｎとは別に、コンバータ制御部２２０が生成してもよい。
【０１１４】
図１９は、第３の実施の形態の比較例におけるＤＣ−ＤＣコンバータ２００の動作の一例を示すタイミングチャートである。タイミングＴ１において出力電圧Ｖｏが基準電圧ＶREF未満に低下すると、コンパレータ２１２によりハイレベルの電圧低下検出信号Ｖｄが生成される。そして、タイミングＴ１の後に出力電圧Ｖｏが基準電圧ＶREF以上に上昇しているが、出力電圧Ｖｏが基準電圧ＶREF以上になったタイミング（Ｔ１の直後）に対して、電圧低下検出信号Ｖｄがローレベルへ反転するタイミングＴ２１が大きく遅延したものとする。例えば、タイミングＴ２１が、Ｎ型ＭＯＳトランジスタ２６２がオフに制御されるタイミングＴ４以降に遅延したものとする。
【０１１５】
ここで、仮に、スイッチ２１３を設けない構成とすると、タイミングＴ４においてアイドル期間に移行せずに、再度ＰＭＯＳ制御信号Ｐｏｎがハイレベルに制御される。この結果、無駄なスイッチングが行われて、回路に誤動作が生じる。
【０１１６】
これに対して、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電圧低下検出信号Ｖｄをローレベルに固定する構成では、第１の実施の形態の図９と同様のスイッチングを実現することができる。したがって、ＤＣ−ＤＣコンバータ２００の消費電力の低減と、高速応答とを両立することができる。
【０１１７】
このように、本技術の第３の実施の形態によれば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの期間において電圧低下検出信号Ｖｄをローレベルに固定するため、電圧低下検出信号Ｖｄの反転タイミングの遅延による誤動作を抑制することができる。
【０１１８】
＜４．第４の実施の形態＞
上述の第１の実施の形態では、Ｎ型ＭＯＳトランジスタ２６２をオフ状態に制御して逆流を防止していたが、スイッチング素子の代わりにダイオードを設けて逆流を防止することもできる。ダイオードにより逆流を防止する場合には、ＮＭＯＳトランジスタ２６２を用いる場合と比較して消費電力が大きくなるものの、そのトランジスタのスイッチング制御が不要になる。この第４の実施の形態のＤＣ−ＤＣコンバータ２００は、Ｎ型ＭＯＳトランジスタ２６２の代わりに、逆流を防止するダイオードを設けた点において第１の実施の形態と異なる。
【０１１９】
図２０は、第４の実施の形態におけるＤＣ−ＤＣコンバータ２００の一構成例を示すブロック図である。第４の実施の形態のＤＣ−ＤＣコンバータ２００は、Ｎ型ＭＯＳトランジスタ２６２の代わりにダイオード２６３を備え、ＮＭＯＳオフタイミング検出部２４０を備えない点において第１の実施の形態と異なる。また、第４の実施の形態のコンバータ制御部２２０は、ＮＭＯＳ制御信号生成部２２２を備えない点において第１の実施の形態と異なる。
【０１２０】
ダイオード２６３のアノードは接地され、カソードは、Ｐ型ＭＯＳトランジスタ２６１およびコイル２７０に接続される。このダイオード２６３はアノードからカソードの方向にしか電流を流さないため、ダイオード２６３により、コイル２７０からの電流の逆流が防止される。
【０１２１】
このように、本技術の第４の実施の形態によれば、Ｎ型ＭＯＳトランジスタ２６２の代わりにダイオード２６３を設けたため、Ｎ型ＭＯＳトランジスタ２６２のスイッチング制御を行う必要がなくなる。これにより、簡易な構成によりコンバータ制御部２２０を実現することができる。
【０１２２】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、ＰＭＯＳオフタイミングの検出をオン時間タイマ２３２により検出していた。しかし、コンパレータによりコイル２７０に供給される電流ＩＬ１をピーク電流ＩＬｐｋと比較して電流ＩＬ１がＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出してもよい。この第５の実施の形態のＤＣ−ＤＣコンバータ２００は、電流ＩＬ１をピーク電流ＩＬｐｋと比較して電流ＩＬ１がＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出する点において第１の実施の形態と異なる。
【０１２３】
図２１は、第５の実施の形態におけるＰＭＯＳオフタイミング検出部２３０の一構成例を示すブロック図である。第５のＰＭＯＳオフタイミング検出部２３０は、スイッチ２３３、コンパレータ２３４および検出信号マスク部２３５を備える。この検出信号マスク部２３５は、スイッチ２３６、オンディレータイマ２３７およびスイッチ２３８を備える。
【０１２４】
スイッチ２３３は、ＰＭＯＳ制御信号Ｐｏｎに従って、コンパレータ２３４に電源電圧ＶＤＤを供給するものである。このスイッチ２３３は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、ローレベルの場合にＶＤＤを供給しない。
【０１２５】
コンパレータ２３４は、コイル２７０に供給される電流ＩＬ１と、ピーク電流ＩＬｐｋとを比較するものである。このコンパレータ２３４の非反転入力端子（＋）には電流ＩＬ１が入力され、反転入力端子（−）にはピーク電流ＩＬｐｋが入力される。コンパレータ２３４は、それらを比較した結果を、ＰＭＯＳオフタイミング検出信号Ｐendとしてスイッチ２３８に供給する。
【０１２６】
スイッチ２３６は、ＰＭＯＳ制御信号Ｐｏｎに従って、オンディレータイマ２３７に電源電圧ＶＤＤを供給するものである。このスイッチ２３６は、例えば、ＰＭＯＳ制御信号Ｐｏｎがハイレベルの場合に電源電圧ＶＤＤを供給し、ローレベルの場合にＶＤＤを供給しない。
【０１２７】
オンディレータイマ２３７は、ＰＭＯＳ制御信号Ｐｏｎの立上りを一定のマスク期間ｔｚに亘って遅延させた信号をマスク期間制御信号ＺＢＴとしてスイッチ２３８に供給するものである。
【０１２８】
スイッチ２３８は、マスク期間制御信号ＺＢＴに従って、コンパレータ２３４とコンバータ制御部２２０との間の経路を開閉するものである。このスイッチ２３８は、マスク期間制御信号ＺＢＴがハイレベルの場合に閉状態に移行し、ローレベルの場合に開状態に移行する。
【０１２９】
なお、スイッチ２３３をコンパレータ２３４の外部に設けているが、このスイッチ２３３をコンパレータ２３４の内部に設けてもよい。スイッチ２３６についても同様に、オンディレータイマ２３７の内部に設けてもよい。また、コンパレータ２３４をイネーブルにした直後に誤動作や誤検出が生じるおそれがない場合には、検出信号マスク部２３５を設けない構成としてもよい。
【０１３０】
このように、本技術の第５の実施の形態によれば、電流ＩＬ１がピーク電流ＩＬｐｋに達したときをＰＭＯＳオフタイミングとして検出するため、ＤＣ−ＤＣコンバータ２００はタイマの代わりにコンパレータを用いてＰＭＯＳオフタイミングを制御することができる。
【０１３１】
＜６．第６の実施の形態＞
上述の第１の実施の形態では、情報処理装置１００にＤＣ−ＤＣコンバータを１つ設けてプロセッサ１２０に電源を供給していた。このプロセッサ１２０は、求められる演算量や処理内容に応じて、その内部の回路のうち、必要のない回路への電源供給を停止させて消費電力を削減することができる。しかし、プロセッサ１２０の全ての回路への電源供給を停止させると、プロセッサ１２０自身が停止してしまうため、複数の電源系統（ＤＣ−ＤＣコンバータなど）を設けて、一部の系統からの電源供給のみを停止させることが望ましい。この第６の実施の形態の情報処理装置１００は、複数のＤＣ−ＤＣコンバータを備える点において第１の実施の形態と異なる。
【０１３２】
図２２は、第６の実施の形態における情報処理装置１００の一構成例を示すブロック図である。第６の実施の形態の情報処理装置１００は、ＤＣ−ＤＣコンバータ２０１および２０２をさらに備える点において第１の実施の形態と異なる。
【０１３３】
ＤＣ−ＤＣコンバータ２０１および２０２の構成は、ＤＣ−ＤＣコンバータ２００と同様である。ただし、ＤＣ−ＤＣコンバータ２００、２０１および２０２には、それぞれ異なるコンバータイネーブル信号および電圧制御信号が入力される。例えば、ＤＣ−ＤＣコンバータ２００にはコンバータイネーブル信号ＥＮ０および電圧制御信号ＶｏＣｔｒｌ０が入力され、ＤＣ−ＤＣコンバータ２０１にはコンバータイネーブル信号ＥＮ１および電圧制御信号ＶｏＣｔｒｌ１が入力される。また、ＤＣ−ＤＣコンバータ２０２にはコンバータイネーブル信号ＥＮ２および電圧制御信号ＶｏＣｔｒｌ２が入力される。
【０１３４】
これらのＤＣ−ＤＣコンバータ２００乃至２０２は、前述したように間欠制御により高い変換効率で電圧を変換することができる。このため、これらのコンバータをプロセッサ１２０の電源として用いることにより、情報処理装置１００全体の消費電力を低減することができる。ＤＣ−ＤＣコンバータ２００乃至２０２がＰＦＭ制御を行う場合には、特に軽負荷において変換効率が高くなるため、消費電力の削減効果が大きくなる。
【０１３５】
第６の実施の形態のプロセッサ１２０は、求められる演算量や処理内容に応じて、その内部の回路のうち、必要のない回路へ電源供給するＤＣ−ＤＣコンバータ（２００、２０１または２０２）を停止させる。
【０１３６】
このように、本技術の第６の実施の形態によれば、複数のＤＣ−ＤＣコンバータを設けたため、プロセッサ１２０は、それらのうち一部のＤＣ−ＤＣコンバータを停止させて消費電力を低減することができる。
【０１３７】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１３８】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１３９】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１４０】
なお、本技術は以下のような構成もとることができる。
（１）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、
前記電流の供給を停止させるための信号を出力する停止制御部と、
前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、
前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と
を具備する電圧変換回路。
（２）前記供給期間の開始タイミングを検出する開始タイミング検出部をさらに具備し、
前記停止制御部は、前記供給期間の終了タイミングを検出して前記信号を出力する
前記（１）記載の電圧変換回路。
（３）前記開始タイミング検出部は、
前記出力電圧と所定の基準電圧とを比較して当該比較結果を開始タイミング検出信号として出力する電圧比較器と、
前記開始タイミングが検出されてから終了タイミングが検出されるまでの間において前記比較結果を所定の固定値に固定する検出信号制御部と
を備える前記（２）記載の電圧変換回路。
（４）前記停止制御部は、前記開始タイミングから所定期間が経過したときを前記終了タイミングとして検出する
前記（２）または（３）に記載の電圧変換回路。
（５）前記停止制御部は、前記電流が所定のピーク値に達したときを前記終了タイミングとして検出する
前記（２）または（３）に記載の電圧変換回路。
（６）前記停止制御部は、
前記電流と前記所定のピーク値とを比較して当該比較結果を前記信号として出力する電流比較器と、
前記開始タイミングから一定のマスク期間が経過するまでの間において前記信号をマスクする信号マスク部と
を備える前記（５）記載の電圧変換回路。
（７）前記電流の逆流を防止する逆流防止部をさらに具備する
前記（１）から（６）のいずれかに記載の電圧変換回路。
（８）前記信号が出力された場合には前記電流が所定の設定値より低くなる電流低下タイミングの検出を開始する電流低下タイミング検出部と
前記逆流防止部は、前記信号が出力された場合には前記電圧生成部と接地端子との間の経路を閉状態に制御し、前記電流低下タイミングが検出された場合には前記経路を開状態に制御し、
前記間欠制御部は、前記電流低下タイミングが検出された場合には前記電流低下タイミング検出部を制御して前記電流低下タイミングの検出を停止させる
前記（７）記載の電圧変換回路。
（９）前記出力電圧の生成開始が指示されたときから所定の準備期間に亘って前記停止制御部を制御して動作させる起動制御部をさらに具備する
前記（１）から（８）のいずれかに記載の電圧変換回路。
（１０）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部とを備える電圧変換回路と、
前記出力電圧を制御する処理を行う処理回路と
を具備する電子装置。
（１１）電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部と、前記電流の供給を停止させるための信号を出力する停止制御部と、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給部と、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御部と間欠制御部とをそれぞれが備える複数の電圧変換回路と、
前記複数の電圧変換回路のそれぞれの前記出力電圧を制御する処理を行う処理回路と
を具備する電子装置。
（１２）停止制御部が、電流が供給されると前記電流に基づいて出力電圧を生成する電圧生成部への前記電流の供給を停止させるための信号を出力する停止制御手順と、
電流供給部が、前記信号が出力されるまで前記電流を前記電圧生成部に供給する電流供給手順と、
間欠制御部が、前記電流の供給期間において前記停止制御部を動作させ、前記信号が出力されると前記停止制御部を停止させる間欠制御手順と
を具備する電圧変換回路の制御方法。
【符号の説明】
【０１４１】
１００  情報処理装置
１１０  バス
１２０  プロセッサ
１３０  インターフェース
２００、２０１、２０２  ＤＣ−ＤＣコンバータ
２１０  電圧低下検出部
２１１  基準電圧生成部
２１２、２３４、２４２  コンパレータ
２１３、２３１、２３３、２３６、２３８、２４１、２４４、２４６  スイッチ
２１４  バッファ
２２０  コンバータ制御部
２２１  ＰＭＯＳ制御信号生成部
２２２  ＮＭＯＳ制御信号生成部
２３０  ＰＭＯＳオフタイミング検出部
２３２  オン時間タイマ
２３５、２４３  検出信号マスク部
２３７、２４５、２９２  オンディレータイマ
２４０  ＮＭＯＳオフタイミング検出部
２５０  ドライバ
２６１  Ｐ型ＭＯＳトランジスタ
２６２  Ｎ型ＭＯＳトランジスタ
２６３  ダイオード
２７０  コイル
２８０  コンデンサ
２９０  起動制御部
２９１  出力イネーブル生成部
２９３  起動イネーブル生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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