(57)【特許請求の範囲】
【請求項１】
メモリデバイスであって、
メモリ区域とロジックデバイス区域とを有する半導体基板であって、前記メモリ区域における前記基板の上面は、前記ロジックデバイス区域における前記基板の上面よりも低くくぼんでいる、半導体基板と、
前記基板の前記メモリ区域内に形成された複数のメモリセルであって、前記メモリセルのそれぞれは、
前記基板内に形成された第１のソース領域と、
前記基板内に形成された第１のドレイン領域であって、第１のチャネル領域が前記第１のソース領域と前記第１のドレイン領域との間の前記基板内に画定されている第１のドレイン領域と、
前記ソース領域に隣接する前記第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む複数のメモリセルと、
前記基板の前記ロジックデバイス区域内に形成された複数のロジックデバイスであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第２のソース領域と、
前記基板内に形成された第２のドレイン領域であって、第２のチャネル領域が前記第２のソース領域と前記第２のドレイン領域との間の前記基板内に画定されている第２のドレイン領域と、
前記第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む複数のロジックデバイスと、を含み、
前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、メモリデバイス。
【請求項２】
前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項１に記載のメモリデバイス。
【請求項３】
前記制御ゲートの１つの上にそれぞれ配設された複数の絶縁材料のブロックを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項２に記載のメモリデバイス。
【請求項４】
前記選択ゲートは少なくとも酸化物層及び高Ｋ材料層によって前記基板から絶縁されている、請求項１に記載のメモリデバイス。
【請求項５】
前記消去ゲートのそれぞれの上面上のシリサイド層と、
前記第１のドレイン領域上の前記基板表面の部分上のシリサイド層と、
前記第２のソース領域及び前記第２のドレイン領域上の前記基板表面の部分上のシリサイド層と、を更に含む、請求項１に記載のメモリデバイス。
【請求項６】
メモリデバイスを形成する方法であって、
メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に１つの保護層を形成することと、
前記基板の前記メモリデバイス区域から前記保護層を除去し、一方で、前記基板の前記ロジックデバイス区域内の前記保護層を保持することと、
前記メモリ区域内の前記基板表面上に酸化物層を形成する酸化プロセスを行なうことであって、前記酸化プロセスは、前記メモリ区域内の前記基板表面の高さを消費して下げて、前記メモリ区域内の前記基板の前記表面が前記ロジックデバイス区域内の前記基板の前記表面よりも低くくぼむようにする、行なうことと、
前記基板の前記ロジックデバイス区域から前記保護層を除去することと、
前記基板の前記メモリ区域から前記酸化物層を除去することと、
前記基板の前記メモリ区域内に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
前記基板内に形成された第１のソース領域と、
前記基板内に形成された第１のドレイン領域であって、第１のチャネル領域が前記第１のソース領域と前記第１のドレイン領域との間の前記基板内に画定されている第１のドレイン領域と、
前記ソース領域に隣接する前記第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
前記基板の前記ロジックデバイス区域内に複数のロジックデバイスを形成することであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第２のソース領域と、
前記基板内に形成された第２のドレイン領域であって、第２のチャネル領域が前記第２のソース領域と前記第２のドレイン領域との間の前記基板内に画定されている第２のドレイン領域と、
前記第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む、形成することと、を含み、
前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、方法。
【請求項７】
前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項６に記載の方法。
【請求項８】
前記制御ゲートの１つの上にそれぞれ配設された複数の絶縁材料のブロックを形成することを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項７に記載の方法。
【請求項９】
前記選択ゲートは少なくとも酸化物層及び高Ｋ材料層によって前記基板から絶縁されている、請求項６に記載の方法。
【請求項１０】
前記消去ゲートのそれぞれの上面上にシリサイド層を形成することと、
前記第１のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、  前記第２のソース領域及び前記第２のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、を更に含む、請求項６に記載の方法。
【請求項１１】
メモリデバイスを形成する方法であって、
メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に１つの保護層を形成することと、
前記基板の前記ロジックデバイス区域から前記保護層を除去し、一方で、前記基板の前記メモリ区域内の前記保護層を保持することと、
前記ロジック領域内の前記基板表面上にシリコンを成長させるエピタキシャル成長プロセスを行なうことであって、前記エピタキシャル成長プロセスは、前記ロジックデバイス区域内の前記基板表面の高さを上げて、前記ロジックデバイス区域内の前記基板の前記表面が前記メモリ区域内の前記基板の前記表面よりも高く上げられる、行なうことと、
前記基板の前記メモリ区域から前記保護層を除去することと、
前記基板の前記メモリ区域内に複数のメモリセルを形成することであって、前記メモリセルのそれぞれは、
前記基板内に形成された第１のソース領域と、
前記基板内に形成された第１のドレイン領域であって、第１のチャネル領域が前記第１のソース領域と前記第１のドレイン領域との間の前記基板内に画定されている第１のドレイン領域と、
前記ソース領域に隣接する前記第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、
前記浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、
前記ドレイン領域に隣接する前記第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、
前記ソース領域上に配設され、これから絶縁されている消去ゲートと、を含む、形成することと、
前記基板の前記ロジックデバイス区域内に複数のロジックデバイスを形成することであって、前記ロジックデバイスのそれぞれは、
前記基板内に形成された第２のソース領域と、
前記基板内に形成された第２のドレイン領域であって、第２のチャネル領域が前記第２のソース領域と前記第２のドレイン領域との間の前記基板内に画定されている第２のドレイン領域と、
前記第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含む、形成することと、を含み、
前記浮遊ゲート、前記消去ゲート、及び前記制御ゲートはポリシリコンで形成され、
前記選択ゲート及び前記論理ゲートは金属材料で形成されている、方法。
【請求項１２】
前記基板に対して前記選択ゲートの最上表面は前記論理ゲートの最上表面と同じ高さである、請求項１１に記載の方法。
【請求項１３】
前記制御ゲートの１つの上にそれぞれ配設された複数の絶縁材料のブロックを形成することを更に含み、前記基板に対して絶縁体の前記ブロックの最上表面は前記選択ゲートの前記最上表面及び前記論理ゲートの前記最上表面と同じ高さである、請求項１２に記載の方法。
【請求項１４】
前記選択ゲートは少なくとも酸化物層及び高Ｋ材料層によって前記基板から絶縁されている、請求項１１に記載の方法。
【請求項１５】
前記消去ゲートのそれぞれの上面上にシリサイド層を形成することと、
前記第１のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、  前記第２のソース領域及び前記第２のドレイン領域上の前記基板表面の部分上にシリサイド層を形成することと、を更に含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリセルアレイに関し、より詳細には、ロジックデバイスと同じウェハ上にフラッシュメモリアレイを集積化することに関する。
【０００２】
［関連出願］
本出願は米国仮出願第６２／１２８，３２２号（２０１５年３月４日に出願）の利益を主張する。なおこの文献は本明細書において参照により援用されている。
【背景技術】
【０００３】
コアロジックデバイス、例えば高電圧、入出力及び／又はアナログデバイスを、不揮発性メモリデバイスと同じ基板上に形成することが知られている（すなわち、典型的に、埋め込みメモリデバイスと称される）。これは特に、スプリットゲート型不揮発性メモリデバイスに当てはまる。このデバイスでは、メモリセルアーキテクチャに、他のゲート上に部分的又は完全に積層されたゲートが含まれている。しかし、ロジックデバイスのデバイス幾何学的形状が縮小し続けるにつれて、基板表面上のフラッシュメモリセルの高さは、同じ基板上に形成されるロジックデバイスのそれよりもはるかに大きくなりつつある。基板表面上のメモリセルの高さをロジックデバイスと同じ率で縮小させることを試みると、漏れ又は他の有害な影響が生じる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
前述の問題点は、メモリ区域とロジックデバイス区域とを有する半導体基板を有するメモリデバイスであって、メモリ区域内の基板の上面はロジックデバイス区域内の基板の上面よりも低くくぼんでおり、複数のメモリセルが基板のメモリ区域内に形成され、複数のロジックデバイスが基板のロジックデバイス区域内に形成されているメモリデバイスによって対処される。メモリセルのそれぞれは、基板内に形成された第１のソース領域と、基板内に形成された第１のドレイン領域であって、第１のチャネル領域が第１のソース領域と第１のドレイン領域との間の基板内に画定されている第１のドレイン領域と、ソース領域に隣接する第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、ドレイン領域に隣接する第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、ソース領域上に配設され、これから絶縁されている消去ゲートと、を含んでいる。ロジックデバイスのそれぞれは、基板内に形成された第２のソース領域と、基板内に形成された第２のドレイン領域であって、第２のチャネル領域が第２のソース領域と第２のドレイン領域との間の基板内に画定されている第２のドレイン領域と、第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含んでいる。
【０００５】
メモリデバイスを形成する方法は、メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に１つ以上の保護層を形成することと、基板のメモリデバイス区域から１つ以上の保護層を除去し、一方で、基板のロジックデバイス区域内の１つ以上の保護層を保持することと、メモリ区域内の基板表面上に酸化物層を形成する酸化プロセスを行なうことであって、酸化プロセスは、メモリ区域内の基板表面の高さを消費して下げて、メモリ区域内の基板の表面がロジックデバイス区域内の基板の表面よりも低くくぼむようにする、行なうことと、基板のロジックデバイス区域から１つ以上の保護層を除去することと、基板のメモリ区域から酸化物層を除去することと、基板のメモリ区域内に複数のメモリセルを形成することと、基板のロジックデバイス区域内に複数のロジックデバイスを形成することと、を含んでいる。メモリセルのそれぞれは、基板内に形成された第１のソース領域と、基板内に形成された第１のドレイン領域であって、第１のチャネル領域が第１のソース領域と第１のドレイン領域との間の基板内に画定されている第１のドレイン領域と、ソース領域に隣接する第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、ドレイン領域に隣接する第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、ソース領域上に配設され、これから絶縁されている消去ゲートと、を含んでいる。ロジックデバイスのそれぞれは、基板内に形成された第２のソース領域と、基板内に形成された第２のドレイン領域であって、第２のチャネル領域が第２のソース領域と第２のドレイン領域との間の基板内に画定されている第２のドレイン領域と、第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含んでいる。
【０００６】
メモリデバイスを形成する方法は、メモリ区域とロジックデバイス区域とを有する半導体基板の表面上に１つ以上の保護層を形成することと、基板のロジックデバイス区域から１つ以上の保護層を除去し、一方で、基板のメモリ区域内の１つ以上の保護層を保持することと、ロジック領域内の基板表面上にシリコンを成長させるエピタキシャル成長プロセスを行なうことであって、エピタキシャル成長プロセスは、ロジックデバイス区域内の基板表面の高さを上げて、ロジックデバイス区域内の基板の表面がメモリ区域内の基板の表面よりも高く上げられる、行なうことと、基板のメモリ区域から１つ以上の保護層を除去することと、基板のメモリ区域内に複数のメモリセルを形成することと、基板のロジックデバイス区域内に複数のロジックデバイスを形成することと、を含んでいる。メモリセルのそれぞれは、基板内に形成された第１のソース領域と、基板内に形成された第１のドレイン領域であって、第１のチャネル領域が第１のソース領域と第１のドレイン領域との間の基板内に画定されている第１のドレイン領域と、ソース領域に隣接する第１のチャネル領域の第１の部分上に配設され、これから絶縁されている浮遊ゲートと、浮遊ゲート上に配設され、これから絶縁されている制御ゲートと、ドレイン領域に隣接する第１のチャネル領域の第２の部分上に配設され、これから絶縁されている選択ゲートと、ソース領域上に配設され、これから絶縁されている消去ゲートと、を含んでいる。ロジックデバイスのそれぞれは、基板内に形成された第２のソース領域と、基板内に形成された第２のドレイン領域であって、第２のチャネル領域が第２のソース領域と第２のドレイン領域との間の基板内に画定されている第２のドレイン領域と、第２のチャネル領域上に配設され、これから絶縁されている論理ゲートと、を含んでいる。
【０００７】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付の図面を査読することにより明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図３】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図４】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図５】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図６】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図７】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図８】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図９】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１０】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１１】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１２】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１３】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１４】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１５】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１６】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１７】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１８】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図１９】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２０】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２１】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２２】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２３】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２４】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２５】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２６】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２７】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２８】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図２９】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図３０】本発明のメモリデバイスを形成する際のステップを示す垂直断面図である。
【図３１】本発明のメモリデバイスを形成する際のステップにおける代替的な実施形態を示す垂直断面図である。
【図３２】本発明のメモリデバイスを形成する際のステップにおける代替的な実施形態を示す垂直断面図である。
【発明を実施するための形態】
【０００９】
本発明は、メモリセル及びロジックデバイスを同じ基板上に、メモリセルの最上部高さがロジックデバイスのそれに匹敵するように形成する技術である。
【００１０】
図１〜３０に示すのは、メモリセル及びロジックデバイスを同じ基板上に形成するプロセスである。プロセスは、二酸化ケイ素（酸化物）層１２をシリコン基板１０上に形成することによって始まる。図１に示すように、窒化物層１４を酸化物層１２上に形成する。フォトリソグラフィ及び窒化物エッチングプロセスを行なって、基板のメモリセル領域（ＭＣＥＬ区域）１６内の窒化物層１４を選択的に除去し、一方で、基板のロジックデバイス区域（周辺区域）１８内の窒化物層１４を維持する。図２に示すように、ＬＯＣＯＳ酸化を次に行なって、ＭＣＥＬ区域１６内に厚い酸化物層２０を形成する。この酸化によって基板の露出部分が消費されるため、ＭＣＥＬ区域１６内の基板の上面の高さが、周辺区域１８のそれに比べて低くなる。窒化物エッチングを行なって窒化物層１４を除去し、それに続いて酸化物エッチングを行なって酸化物２０を除去する。結果として得られる構造を図３に示す。この図において、ＭＣＥＬ区域１６内の基板上面は、周辺区域１８内の基板上面に比べてくぼんでいる（例えば、深さＤ（例えば７００Å）だけ）。
【００１１】
酸化物形成プロセスを行なって、基板上に酸化物層２２（パッド酸化膜）を形成する。窒化物層２４を次に、パッド酸化膜層２２上に形成する。フォトレジスト２６を次に構造上に形成して、フォトリソグラフィを用いて選択的に露光及びエッチングして、露光された窒化物層２４の選択部分を残す。図４に示すように、窒化物、酸化物、及びシリコンエッチングを行なって、トレンチ２８を窒化物及び酸化物層を通して基板内に形成する。酸化物堆積、それに続いて酸化物化学機械研磨（ＣＭＰ）エッチングを行なって、トレンチをＳＴＩ酸化物３０で充填する。図５に示すように、パッド窒化物を周辺区域内でＣＭＰエッチストップとして用いることによって、酸化物層３２をＭＣＥＬ区域内の窒化物層上に残す（フォトレジストの除去後）。
【００１２】
構造上にフォトレジストを形成して、ＭＣＥＬ区域１６から除去する。酸化物エッチングを用いて、酸化物３２を除去する（また、ＭＣＥＬ区域１６内のＳＴＩ酸化物３０の部分の上面を低くする）。フォトレジストを除去した後に、窒化物エッチングを用いて窒化物層２４を除去する。図６に示すように、この構造上にポリシリコン層３４を堆積した後に、このポリ層（最終的にメモリセルの浮遊ゲートを形成するのはこのポリシリコンであるため、ＦＧポリ層と称される）内に注入する。ポリシリコンＣＭＰエッチングを次に行なって、ＭＣＥＬ及び周辺区域内のポリシリコン３４の選択的部分を残す。ポリエッチングを行なって、ＳＴＩ酸化物３０上のポリ層３４は除去するが、ＭＣＥＬ及び周辺区域内のパッド酸化膜層２２上の薄層は残す。フォトレジスト３６を構造上に堆積し、選択的に除去して、ＭＣＥＬ区域１６を露出させることを、フォトリソグラフィプロセスを用いて行なう。酸化物エッチングを用いて、ＳＴＩ酸化物３０を低くする（エッチバック）。結果として得られる構造を図７に示す。
【００１３】
図８に示すように、フォトレジスト３６を除去した後に、ＯＮＯ層３８（すなわち、酸化物、窒化物、酸化物副層）を構造上に形成し、それに続いて、ＯＮＯ層３８上にポリ層４０を形成し、ポリ層４０上に窒化物層４２を形成する。構造をフォトレジストで覆う。フォトレジストを選択的に除去して、ＭＣＥＬ区域１６内の選択部分以外の窒化物層４２を露出させる。窒化物、ポリ、酸化物、窒化物、及び酸化物エッチングを行なって、構造から（フォトレジストによって保護された部分を除いて）窒化物、ポリ、及びＯＮＯ層を除去し、このような層の積層物Ｓ１及びＳ２の対をＭＣＥＬ区域１６内に残す。結果として得られる構造を図９に示す（フォトレジストの除去後）。積層物Ｓ１とＳ２との間の領域はＳＬ（ソース線）側と称され、積層物Ｓ１とＳ２との外側の領域はＷＬ（ワード線）側と称される。１対の積層物Ｓ１及びＳ２のみを示しているが、ＭＣＥＬ区域１６内にはこのような積層物対のアレイが存在する。
【００１４】
スペーサを次に、積層物Ｓ１及びＳ２の側壁に沿って形成する。スペーサの形成は、当該技術分野において周知であり、構造上に材料層を堆積させ、それに続いて異方性エッチングを行なって構造の水平部分から材料を除去することを伴うが、構造の垂直表面に沿って材料は無傷のままである（湾曲した上面を伴う）。積層物Ｓ１及びＳ２に沿って設けるスペーサは、酸化物層及び窒化物層を堆積させた後に、異方性の窒化物エッチングを行なって、窒化物スペーサ４４を残すことによって形成する。更なる犠牲酸化物スペーサ（ＳＡＣスペーサ）４６を、酸化物堆積及びエッチングによって、窒化物スペーサ４４に沿って形成する。結果として得られる構造を図１０に示す。
【００１５】
図１１に示すように、構造上にフォトレジストを形成し、フォトリソグラフィプロセスを用いて選択的に露光及びエッチング除去して、フォトレジスト４８を、周辺区域上に、またＭＣＥＬ区域内の積層物Ｓ１及びＳ２のＳＬ側上に残す。Ｖｔ注入を次に、積層物Ｓ１及びＳ２の露出したＷＬ側上で行なう。酸化物エッチングを次に行なって、積層物Ｓ１及びＳ２のＷＬ側から犠牲酸化物スペーサ４６を除去する。フォトレジストを除去した後に、ポリエッチングを用いて、ポリ層３４の露出部分を除去する（ポリ層３４（ＦＧポリ）のみを積層物Ｓ１及びＳ２の部分として残す）。結果として得られる構造を図１２に示す。
【００１６】
図１３に示すように、酸化物スペーサ５０を次に、酸化物形成及びエッチングによって、積層物Ｓ１及びＳ２の側壁に沿って形成する。図１４に示すように、次に構造上にフォトレジスト５２を形成し、フォトリソグラフィ露光を積層物Ｓ１及びＳ２のＳＬ側上に行なうことによって除去する。高電圧注入及びアニールを次に行なって、積層物Ｓ１とＳ２との間の基板内にソース領域５４を形成する。酸化物エッチングを用いて、積層物Ｓ１及びＳ２のＳＬ側上の酸化物２２を除去する。酸化物堆積を次に用いて、酸化物の薄層５６（トンネリングに適している）を、基板及びポリ層３４の露出部分上に（また窒化物スペーサの側面に沿って）形成する。結果として得られる構造を図１５に示す（フォトレジストの除去後）。
【００１７】
構造上にフォトレジストを形成し、フォトリソグラフィプロセスを用いて選択的に露光及びエッチング除去して、フォトレジスト５８を、周辺区域上に、またＭＣＥＬ区域内の積層物Ｓ１及びＳ２のＳＬ側上に残す。図１６に示すように、酸化物エッチングを次に行なって、酸化物の露出部分を除去する（酸化物スペーサ５０を薄くすることを含む）。フォトレジスト材料５８を除去した後に、構造上に絶縁層を形成する。好ましくは、絶縁層は、薄い酸化物の第１の層６０を界面層として、また高Ｋ材料（すなわち、誘電率Ｋが酸化物のそれよりも大きい。例えばＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の適切な材料など）の第２の層６２を含んでいる。酸化物層６０の厚さを変えて、スプリットゲートフラッシュセルの選択ゲートに対する異なる閾値電圧を実現してもよい。ゲート誘電体上の水分制御を向上させるために、任意の熱処理を続けて行ってもよい。構造上にキャッピング層６４（例えば、スズ、ＴａＮ、ＴｉＳｉＮ）を堆積させて、高Ｋ材料６２を以後の処理ステップにおける損傷から保護してもよい。キャッピング層６４、高Ｋ材料層６２、及び酸化物層６０を、積層物Ｓ１及びＳ２のＳＬ側から除去することが、フォトリソグラフィエッチング（フォトレジスト６６を形成して、積層物Ｓ１及びＳ２のＳＬ側から除去した後にエッチングするが、これは任意的である）を用いて可能である。結果として得られる構造を図１７に示す。
【００１８】
構造上にポリシリコン６８の層を堆積し、それに続いてポリシリコン６８上にキャップ酸化物層７０を堆積する。キャップ酸化物層７０を次に、フォトリソグラフィエッチングによってＭＣＥＬ区域から除去する。更なるポリシリコンを、ＭＣＥＬ区域内のポリ層上に堆積し（ポリ６８を厚くする）、周辺区域内のキャップ酸化物層上にポリ層７２として堆積する。結果として得られる構造を図１８に示す。図１９に示すように、ポリＣＭＰエッチングを、エッチストップとしてキャップ酸化物７０を用いて行なって、キャップ酸化物７０上方のポリシリコン層７２を除去する。酸化物エッチングを用いて、キャップ酸化物７０を除去する。次に、ポリ層６８をフォトリソグラフィを用いてパターニングして、積層物Ｓ１とＳ２との間にポリシリコンのブロック（ＥＧポリ６８ａ）を、積層物Ｓ１及びＳ２の両側にポリシリコンのブロック（ＷＬポリ６８ｂ）を、周辺区域にポリシリコンのブロック６８ｃ（ロジックポリ）を残す。結果として得られる構造を図２０に示す（フォトリソグラフィレジストを除去した後）。
【００１９】
任意のＮ＋ポリ事前注入を行なってもよい。図２１に示すように、この後に、フォトレジストコーティング、マスク露光、及び選択的除去を行なって、周辺区域をフォトレジスト７４によって覆われた状態にし、ＭＣＥＬ区域をフォトレジストによって露出された状態にする。セルハロ及びＬＤＤ注入を、ＷＬポリブロック６８ｂに隣接する基板１０の露出部分において行なう。比較的厚いＥＧポリ６８ａによって、トンネル酸化物５６がセルハロ及びＬＤＤ注入によって損傷を受けることから保護される。フォトレジスト７４を除去し、新しいフォトレジスト７８を形成して選択的にエッチングして、積層物Ｓ１とＳ２との間の領域を露出させる。図２２に示すように、ポリエッチングを次に用いて、ＥＧポリブロック６８ａの高さを低くする。
【００２０】
フォトレジスト７８を除去した後に、酸化物及び窒化物堆積とエッチングとを行なって、ＷＬポリブロック６８ｂ及びロジックポリブロック６８ｃと並んで、酸化物及び窒化物の絶縁体スペーサ８０を形成する。図２３に示すように、ＬＤＤ注入を、ロジックポリブロック６８ｃ及びメモリセル積層物Ｓ１／Ｓ２に隣接する基板の露出部分に施すことができる。フォトレジストを形成してパターニングして、メモリセル積層物Ｓ１／Ｓ２及びロジックポリブロックに隣接しない基板の露出領域を覆う。次に、図２４に示すように、Ｎ＋注入及びアニールを行なって、ドレイン領域８２を基板内に、ＭＣＥＬ区域内のＷＬポリブロック６８ｂに隣接して形成し、ソース領域／ドレイン領域８４／８６を基板内に、周辺区域内のロジックポリブロック６８ｃに隣接して形成する（フォトレジスト除去後）。
【００２１】
図２５に示すように、メタライゼーションプロセスを行なって、基板の露出部分及びポリブロック上にシリサイド８８を形成する。構造上に窒化物層９０を形成し、それに続いて層間絶縁膜（ＩＬＤ）材料９２を形成する。図２６に示すように、ＣＭＰエッチングを次に行なって、ＷＬポリブロック６８ｂの上方の窒化物９０及びＩＬＤ９２の部分を除去して（また、これらのポリブロック上のシリサイド８８も除去して）、積層物Ｓ１及びＳ２並びにポリブロック６８ｂの高さを低くするため、それらは周辺区域内のロジックポリブロック６８ｃと同じ高さである。
【００２２】
図２７に示すように、ポリエッチングを次に行なってＷＬポリブロック６８ｂ及びロジックポリブロック６８ｃを除去して、開口したトレンチ９４を後に残す。構造上に、仕事関数金属ゲート材料９６（例えばＴｉＡｌＮ１−ｘ）の層を堆積する。その仕事関数は、酸素空格子点又は窒素濃度を変更することによって、更に調整することができる。ゲート閾値電圧を、仕事関数の調整を通して調節することができる。厚い金属層（例えば、アルミニウム、Ｔｉ、ＴｉＡｌＮ、ＴａＳｉＮなど）を構造上に堆積した後にＣＭＰエッチバックを行なって、金属ブロック９８に、部分的にＭＣＥＬ区域内のドレイン領域８２上にあるトレンチを充填させ、金属ブロック１００に、周辺区域内のソース領域／ドレイン領域間のトレンチ領域を充填させる。後金属熱処理を施して、メモリセル及び／又はロジックデバイスの性能を最適化してもよい。結果としての構造を図２８に示す。
【００２３】
構造上に絶縁層（例えば、ＩＬＤ）１０２を形成して、ＣＭＰエッチングを用いて平坦化する。コンタクト開口部をＩＬＤ層を通して下方に形成し、ＭＣＥＬ区域内のドレイン領域８２上のシリサイドを、適切なフォトレジストコーティング、マスク露光、選択的フォトレジストエッチング、及びＩＬＤエッチングを用いて露出させる。コンタクト開口部に導電性材料（例えば、タングステン）を、適切な堆積及びＣＭＰエッチングを用いて充填して、電気コンタクト１０４を形成する。図２９に示すように、金属コンタクト線（例えば、銅）１０６を次に、ＩＬＤ層１０２上に、電気コンタクト１０４と接触させて形成する。
【００２４】
図３０に示すように、メモリセルを、共通のソース領域５４と共通の消去ゲート６８ａとを共有する対で形成する。各メモリセルは、ソース領域及びドレイン領域５４／８２間に延びるチャネル領域１０８を含み、また浮遊ゲート３４の下に配設された第１の部分と、選択ゲート９８の下に配設された第２の部分（ワード線ゲートＷＬとも称される）とを有している。制御ゲート４０を浮遊ゲート３４上に配設する。選択ゲート９８を金属で形成して、シリサイド８８によってコンタクト１０４をドレイン領域８２と接続すると共に、選択ゲート９８の真下の絶縁層を酸化物６０と高Ｋ膜６２とで形成することによって、メモリセルの速度及び性能は、メモリセルが従来のポリシリコンゲート及び従来の酸化物（選択ゲートの下のゲート誘電体として）を伴う場合と比較して向上する。また、メモリセル対は、ロジックデバイスを含む周辺区域のそれと比較してくぼんでいる基板表面の部分上に形成されているため、それぞれの最下部は互いに揃っていない（すなわち、メモリセルの最下部はロジックデバイスのそれよりも低い）が、それぞれの最上部は基板に対してほぼ高さが等しく、その結果、メモリセルとロジックデバイスとを同じチップ上に集積化することがより良好に行なわれる。なお、１対のメモリセルと１つのロジックデバイスのみを前述では図示して説明したが、当業者ならば、このようなメモリセル対のアレイ、及び複数のこのようなロジックデバイスが同時に形成されることを理解するであろう。
【００２５】
図３１〜３２に例示するのは、メモリセルがロジックデバイスよりも高いことを補うために基板の階段状の上面を形成する際の代替的な実施形態である。具体的には、ＭＣＥＬ区域内の基板の上面をくぼませるためにそれをエッチングする代わりに、シリコン基板の高さを、エピタキシャル成長によって周辺区域内で上げて、同じ結果を効果的に実現することができる。図３１に示すように、これは、構造上に酸化物層１１０を、また酸化物層１１０上にフォトレジスト１１２を形成し、次にフォトレジスト１１２及び酸化物層１１０をパターニングして、基板の周辺区域１８のみを露出させた状態にすることによって行なう。次に、図３２に示すように、シリコン１１４を、周辺区域１８内の露出した基板表面上にエピタキシャル成長させて、基板表面のその領域をＭＣＥＬ区域内の基板表面よりも高い状態にする（フォトレジスト１１２及び酸化物１１０の除去後）。
【００２６】
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものと見なされるべきではない。更に、すべての方法ステップを、例示した厳密な順序で行なう必要はない。単一の材料層は、複数のそのような又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、発明は、特定の４ゲート、スプリットゲート、メモリセル構成に関して説明されているが、それは、総高さが付随のロジックデバイスのそれよりも大きい任意のメモリセル構成に対して等しく適用される。
【００２７】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
0006503471.tif 000002
【図２】
0006503471.tif 000003
【図３】
0006503471.tif 000004
【図４】
0006503471.tif 000005
【図５】
0006503471.tif 000006
【図６】
0006503471.tif 000007
【図７】
0006503471.tif 000008
【図８】
0006503471.tif 000009
【図９】
0006503471.tif 000010
【図１０】
0006503471.tif 000011
【図１１】
0006503471.tif 000012
【図１２】
0006503471.tif 000013
【図１３】
0006503471.tif 000014
【図１４】
0006503471.tif 000015
【図１５】
0006503471.tif 000016
【図１６】
0006503471.tif 000017
【図１７】
0006503471.tif 000018
【図１８】
0006503471.tif 000019
【図１９】
0006503471.tif 000020
【図２０】
0006503471.tif 000021
【図２１】
0006503471.tif 000022
【図２２】
0006503471.tif 000023
【図２３】
0006503471.tif 000024
【図２４】
0006503471.tif 000025
【図２５】
0006503471.tif 000026
【図２６】
0006503471.tif 000027
【図２７】
0006503471.tif 000028
【図２８】
0006503471.tif 000029
【図２９】
0006503471.tif 000030
【図３０】
0006503471.tif 000031
【図３１】
0006503471.tif 000032
【図３２】
0006503471.tif 000033