(57)【特許請求の範囲】
【請求項１】
マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第１パッドを有するとともに、前記複数の第１パッドそれぞれに試験信号を供給可能に構成される第１半導体チップと、
チップ間接続用の複数の第２パッドと、前記複数の入出力ピンのひとつであるテストピンと電気的に接続される第３パッドと、前記複数の第２パッドに生ずる複数の信号を受け、ひとつを選択して前記第３パッドに出力する第１セレクタと、を有する第２半導体チップと、
それぞれが、前記第１半導体チップの前記複数の第１パッドの対応するひとつを、前記第２半導体チップの前記複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、
を備え、
前記第１半導体チップは、
前記複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第５パッドと、
前記複数の第１パッドのうち選択されたひとつを前記複数の第５パッドの所定のひとつと接続する第１状態と、前記複数の第１パッドそれぞれを、前記第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第３セレクタと、
をさらに有することを特徴とする半導体装置。
【請求項２】
マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第１パッドを有するとともに、前記複数の第１パッドそれぞれに試験信号を供給可能に構成される第１半導体チップと、
チップ間接続用の複数の第２パッドと、前記複数の入出力ピンのひとつであるテストピンと電気的に接続される第３パッドと、前記複数の第２パッドに生ずる複数の信号を受け、ひとつを選択して前記第３パッドに出力する第１セレクタと、を有する第２半導体チップと、
それぞれが、前記第１半導体チップの前記複数の第１パッドの対応するひとつを、前記第２半導体チップの前記複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、
を備え、
前記第１半導体チップは、
前記試験信号を生成するテスト制御回路と、
前記複数の第１パッドのうち選択されたひとつに前記試験信号を供給する第１状態と、前記複数の第１パッドそれぞれを、前記第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第４セレクタと、
をさらに有することを特徴とする半導体装置。
【請求項３】
マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第１パッドを有するとともに、前記複数の第１パッドそれぞれに試験信号を供給可能に構成される第１半導体チップと、
チップ間接続用の複数の第２パッドと、前記複数の入出力ピンのひとつであるテストピンと電気的に接続される第３パッドと、前記複数の第２パッドに生ずる複数の信号を受け、ひとつを選択して前記第３パッドに出力する第１セレクタと、を有する第２半導体チップと、
それぞれが、前記第１半導体チップの前記複数の第１パッドの対応するひとつを、前記第２半導体チップの前記複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、
を備え、
前記第１半導体チップは、
前記複数の第１パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、
前記複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ前記第１半導体チップに含まれる第１機能回路、前記第２半導体チップに含まれる第２機能回路を停止させるテスト制御回路と、
をさらに有することを特徴とする半導体装置。
【請求項４】
前記第２半導体チップは、
それぞれが、チップ間配線を介して前記第１半導体チップの前記第１パッドの対応するひとつと接続される、少なくともひとつの第４パッドをさらに有し、
前記第１セレクタは、前記少なくともひとつの前記第４パッドの信号に応じて制御されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１半導体チップは、
前記複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第５パッドと、
前記複数の第１パッドそれぞれを、前記複数の第５パッドの対応するひとつと接続する第１状態と、前記複数の第１パッドそれぞれを、前記第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第２セレクタと、
をさらに有することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記複数のチップ間配線は、ボンディングワイヤを含むことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１半導体チップに、デジタルオーディオ信号を処理し、前記オーディオ信号に応じてパルス変調されたパルスオーディオ信号を生成するオーディオ信号処理回路が形成され、
前記第２半導体チップに、前記パルスオーディオ信号を増幅するＤ級アンプが形成されることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１半導体チップは、
前記複数の第１パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、
前記複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ前記第１半導体チップに含まれる第１機能回路、前記第２半導体チップに含まれる第２機能回路を停止させるテスト制御回路と、
をさらに有することを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
マルチチップパッケージの半導体装置であって、
複数の入出力ピンと、
チップ間接続用の複数の第１パッド、電源端子、第１機能回路、前記複数の第１パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、を有する第１半導体チップと、
チップ間接続用の複数の第２パッドおよび第２機能回路を有する第２半導体チップと、
それぞれが、前記第１半導体チップの前記複数の第１パッドの対応するひとつを、前記第２半導体チップの前記複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、
前記第１半導体チップの電源端子と接続される電源ピンと、
を備え、
前記第１半導体チップは、前記複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ前記第１機能回路、前記第２機能回路を停止させるテスト制御回路をさらに有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にその検査、解析技術に関する。
【背景技術】
【０００２】
図１（ａ）〜（ｃ）は、半導体装置３００を示す模式図である。図１（ａ）は、リードフレームパッケージの半導体装置３００の外観斜視図である。半導体装置３００は、半導体チップ（チップ、あるいはダイともいう）を封止する樹脂３１２と、そこから引き出された複数のリード端子（ピン）３０８を備える。
【０００３】
近年、半導体装置３００の高機能化にともない、ひとつのパッケージに複数の半導体チップが内蔵されるマルチチップパッケージが採用される場合がある。図１（ｂ）は、マルチチップパッケージの半導体装置３００の内部構造を示す平面図である。複数の半導体チップ３０２ａ、３０２ｂそれぞれの素子形成領域には、トランジスタ、配線、抵抗などの回路素子が集積化され、半導体チップ３０２の外周部のＩ／Ｏ領域には、複数のＩ／Ｏパッド３０４が形成される。
【０００４】
図１（ｃ）は、マルチチップパッケージの半導体装置３００の断面図である。複数の半導体チップ３０２ａ，３０２ｂは、アイランド３０９上に実装（ダイボンディング）される。半導体装置３００のＩ／Ｏパッド３０４はそれぞれ、対応するリード端子３０８と、ボンディングワイヤ３１０を介して電気的に接続される。
【０００５】
また、複数の半導体チップ３０２ａ、３０２ｂのパッドの間は、チップ間ワイヤ３０６を介して結線される。ワイヤボンディング工程の後、半導体装置３００は樹脂３１２により封止される。半導体装置３００は、電気的特性の検査を経て正常品が選別され、出荷される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−０２８８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ボンディングワイヤ３１０や３０６をワイヤボンディングする際に、パッド３０４およびその周辺の回路素子に機械的なストレス、ダメージが加わり、製造不良の原因となる場合がある。リード端子３０８と接続されるボンディングワイヤ３１０については、リード端子３０８を介して外部からアクセス可能であるため、ボンディングワイヤ３１０の実装不良は検出可能である。
【０００８】
一方、複数の半導体チップ３０２ａ、３０２ｂ間を結線するチップ間ワイヤ３０６に関しては、リード端子３０８を介して回部から直接アクセスできない。したがって、半導体装置３００に何らかの不良が検出された場合に、チップ間ワイヤ３０６の不良に起因したものであるか、その他の不良に起因したものであるかを判定することができない。なおこのような問題を当業者の一般的な認識と捉えてはならない。またこの問題は、リードフレームパッケージに限らず、チップ間がワイヤで結線されるその他の形状のマルチチップパッケージにおいても生じうる。
【０００９】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、マルチチップパッケージにおけるチップ間の配線の不良を検出可能な半導体装置の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、マルチチップパッケージの半導体装置に関する。半導体装置は、複数の入出力ピンと、チップ間接続用の複数の第１パッドを有するとともに、複数の第１パッドそれぞれに試験信号を供給可能に構成される第１半導体チップと、チップ間接続用の複数の第２パッドと、複数の入出力ピンのひとつであるテストピンと電気的に接続される第３パッドと、複数の第２パッドに生ずる複数の信号を受け、ひとつを選択して第３パッドに出力する第１セレクタと、を有する第２半導体チップと、それぞれが、第１半導体チップの複数の第１パッドの対応するひとつを、第２半導体チップの複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、を備える。
【００１１】
試験工程において、第１セレクタにより、複数の第２パッドからひとつの信号を選択し、選択された第２パッドに対応する第１パッドに試験信号を発生させ、テストピンの状態を監視する。選択された第２パッドと対応する第１パッドの間のチップ間配線が正常であれば、テストピンには試験信号に応じた信号が観測される。もし選択された第２パッドと対応する第１パッドの間のチップ間配線が異常であり、あるいはその周辺回路にダメージが生じていた場合、テストピンには、試験信号に応じた信号が発生しない。この態様によれば、チップ間配線の不良を検出できる。
【００１２】
第２半導体チップは、それぞれが、チップ間配線を介して第１半導体チップの第１パッドの対応するひとつと接続される、少なくともひとつの第４パッドをさらに有してもよい。第１セレクタは、少なくともひとつの第４パッドの信号に応じて制御されてもよい。
この場合、第１半導体チップにおいて第４パッドに供給する制御信号に応じて、第１セレクタを制御することができる。
【００１３】
第１半導体チップは、複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第５パッドと、複数の第１パッドそれぞれを、複数の第５パッドの対応するひとつと接続する第１状態と、複数の第１パッドそれぞれを、第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第２セレクタと、をさらに有してもよい。
この場合、第２セレクタを第１状態とすることで、複数の入力ピンに、外部から試験信号および／または制御信号を入力することができる。
【００１４】
第１半導体チップは、複数の入出力ピンに含まれる複数の入力ピンと電気的に接続される複数の第５パッドと、複数の第１パッドのうち選択されたひとつを複数の第５パッドの所定のひとつと接続する第１状態と、複数の第１パッドそれぞれを、第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第３セレクタと、をさらに有してもよい。
この場合、第５パッドの所定のひとつと接続される入力ピンに、試験信号および／または制御信号を入力することができる。
【００１５】
ある態様において第１半導体チップは、試験信号を生成するテスト制御回路と、複数の第１パッドのうち選択されたひとつに試験信号を供給する第１状態と、複数の第１パッドそれぞれを、第１半導体チップに形成される第１機能回路と接続する第２状態と、が選択可能である第４セレクタと、をさらに有してもよい。
テスト制御回路を第１半導体チップに内蔵することにより、入力ピンに試験信号・制御信号を入力する必要がなくなり、自動的な検査が可能となる。
【００１６】
ある態様において複数のチップ間配線は、ボンディングワイヤを含んでもよい。これによりボンディングワイヤの実装不良を検出できる。
【００１７】
ある態様において第１半導体チップに、デジタルオーディオ信号を処理し、オーディオ信号に応じてパルス変調されたパルスオーディオ信号を生成するオーディオ信号処理回路が形成され、第２半導体チップに、パルスオーディオ信号を増幅するＤ級アンプが形成されてもよい。
【００１８】
ある態様において第１半導体チップは、複数の第１パッドにハイレベル電圧またはローレベル電圧を発生する複数のバッファと、複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ第１半導体チップに含まれる第１機能回路、第２半導体チップに含まれる第２機能回路を停止させるテスト制御回路と、をさらに有してもよい。
ハイレベル電圧が発生する第１パッドと接続されるチップ間配線が、隣接するローレベル電圧が発生する第１パッドとショートする実装不良が発生している場合、大きなリーク電流が流れる。したがって、第１半導体チップの電源端子と接続される電源ピンの電流を測定することにより、実装不良を検出できる。
【００１９】
本発明の別の態様もまた、半導体装置である。この装置は、マルチチップパッケージの半導体装置であって、複数の入出力ピンと、チップ間接続用の複数の第１パッド、第１機能回路、複数の第１パッドに、ハイレベル電圧またはローレベル電圧を発生する複数のバッファと、を有する第１半導体チップと、チップ間接続用の複数の第２パッドおよび第２機能回路を有する第２半導体チップと、それぞれが、第１半導体チップの複数の第１パッドの対応するひとつを、第２半導体チップの複数の第２パッドの対応するひとつと結線する、複数のチップ間配線と、を備える。第１半導体チップは、複数のバッファを順に選択し、選択されたひとつにハイレベル電圧を、残りにローレベル電圧を発生させ、かつ第１機能回路、第２機能回路を停止させるテスト制御回路をさらに有する。
【００２０】
ハイレベル電圧が発生する第１パッドと接続されるチップ間配線が、隣接するローレベル電圧が発生する第１パッドとショートする実装不良が発生している場合、大きなリーク電流が流れる。したがって、第１半導体チップの電源端子と接続される電源ピンの電流を測定することにより、実装不良を検出できる。
【００２１】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２２】
本発明のある態様によれば、マルチチップパッケージにおけるチップ間の配線の不良を検出できる。
【図面の簡単な説明】
【００２３】
【図１】図１（ａ）〜（ｃ）は、半導体装置を示す模式図である。
【図２】第１の実施の形態に係る半導体装置の回路図である。
【図３】テストモードにおける半導体装置の等価回路図である。
【図４】第２の実施の形態に係る半導体装置の回路図である。
【図５】第３の実施の形態に係る半導体装置の回路図である。
【図６】第４の実施の形態に係る半導体装置の回路図である。
【図７】図６の半導体装置の検査工程における等価回路図である。
【図８】半導体装置を備えるオーディオ信号処理回路の回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２６】
（第１の実施の形態）
図２は、第１の実施の形態に係る半導体装置１の回路図である。半導体装置１は、マルチチップパッケージであり、複数の入出力ピン（Ｉ／Ｏピン）３０、第１半導体チップ２および第２半導体チップ４、複数のチップ間配線ＷＩ、複数の接続手段ＷＥを備える。
【００２７】
第１半導体チップ２は、主として、複数の第５パッドＰｄ５、第１機能回路２０、チップ間接続用の複数の第１パッドＰｄ１を備える。複数の第５パッドＰｄ５は、複数のＩ／Ｏピン３０のうち、複数の入力ピンＰｅ１と電気的に接続される。パッドＰｄとピンＰｅの接続手段ＷＥは特に限定されず、ボンディングワイヤや再配線、バンプ、ビアホール、それらの組み合わせであってもよい。
【００２８】
第１機能回路２０は、第５パッドＰｄ５を介して外部と信号を入出力し、所定の信号処理を行う。第１機能回路２０の機能は特に限定されず、半導体装置１の用途に応じたアナログ回路、デジタル回路、アナログ・デジタル混載回路を含みうる。
【００２９】
この第１半導体チップ２は、複数の第１パッドＰｄ１それぞれに試験信号Ｓ１を供給可能に構成される。複数の第１パッドＰｄ１に試験信号Ｓ１を発生するために、第１半導体チップ２は、第２セレクタ２２、テスト制御回路２４を備える。
【００３０】
半導体装置１は、テストモードと通常モードが切りかえ可能となっている。
第２セレクタ２２は、複数の第１パッドＰｄ１それぞれを、複数の第５パッドＰｄ５の対応するひとつと接続する第１状態φ１と、複数の第１パッドＰｄ１それぞれを、第１機能回路２０と接続する第２状態φ２と、で切りかえ可能に構成される。テスト制御回路２４は、テストモードにおいて第１半導体チップ２を第１状態φ１に設定し、通常モードにおいて第１半導体チップ２を第２状態φ２に設定する。図２の第２セレクタ２２は第２状態φ２を示す。なお第２セレクタ２２の出力段、あるいは後段には、第１パッドＰｄ１、チップ間配線ＷＩ、第２パッドＰｄ２（第４パッドＰｄ４）を含む伝送線路を駆動可能なバッファ（トランスミッタあるいはレベルシフタともいう）が設けられるが、ここでは省略している。
【００３１】
第２半導体チップ４は、複数の第２パッドＰｄ２、ひとつまたは複数の第４パッドＰｄ４、第２機能回路４０、第１セレクタ４２および第３パッドＰｄ３を備える。複数の第２パッドＰｄ２および第４パッドＰｄ４は、チップ間接続用に設けられる。複数のチップ間配線ＷＩは、第２パッドＰｄ２、第４パッドＰｄ４それぞれを、対応する第１パッドＰｄ１と電気的に接続する。チップ間配線ＷＩは、たとえばボンディングワイヤである。
【００３２】
第２機能回路４０は、通常の動作状態において、第１半導体チップ２からの信号を受け、所定の信号処理を行う。第２機能回路４０の機能は特に限定されず、半導体装置１の用途に応じたアナログ回路、デジタル回路、アナログ・デジタル混載回路を含みうる。
【００３３】
第３パッドＰｄ３は、複数のＩ／Ｏピン３０のひとつであるテストピン（ＴＥＳＴ）と電気的に接続される。第１セレクタ４２は、テストモードにおいて複数の第２パッドＰｄ２に生ずる複数の試験信号を受け、ひとつを選択して第３パッドＰｄ３に出力する。第１セレクタ４２は、少なくともひとつの第４パッドＰｄ４の制御信号に応じて制御される。第４パッドＰｄ４は、検査対象となる複数の第２パッドＰｄ２の個数に応じて設ければよい。たとえば第２パッドＰｄ２が２個の場合、第４パッドＰｄ４は１個、第２パッドＰｄ２が４個の場合、第４パッドＰｄ４は２個、第２パッドＰｄ２が８個の場合、一般化すると、第２パッドＰｄ２が２Ｎ個のとき第４パッドＰｄ４はＮ個必要となる。
【００３４】
そのほか、Ｉ／Ｏピン３０のひとつである電源ピン（ＶＤＤ）には電源電圧が供給され、別のひとつである電源ピン（ＶＳＳ）および接地ピン（ＧＮＤ）には接地電圧が供給される。また別のひとつである出力ピン（ＯＵＴ）は、第２機能回路４０が生成した信号を出力するために設けられる。
【００３５】
以上が半導体装置１の構成である。続いて検査工程におけるその動作を説明する。検査工程においてテスト制御回路２４は、第２セレクタ２２を第１状態φ１に設定する。これにより、複数の入力ピンＰｅ１の一部から、第１パッドＰｄ１および第２パッドＰｄ２を経由して第１セレクタ４２に試験信号Ｓ１を入力可能となる。また入力ピンＰｅ１の一部に入力した制御信号Ｓ２に応じて、第１セレクタ４２が制御可能となる。
【００３６】
図３は、テストモードにおける半導体装置１の等価回路図である。ｉ番目（ｉ＝１，２，…Ｎ）のチップ間配線ＷＩの実装の良否を検査するとき、制御信号Ｓ２によって第１セレクタ４２を制御し、ｉ番目の第２パッドＰｄ２ｉと第３パッドＰｄ３を接続する。この状態で、第２パッドＰｄ２ｉに対応する入力ピンＰｅ１ｉに対して、試験信号Ｓ１を入力する。このときに、チップ間配線ＷＩｉが正常であれば、ＴＥＳＴピンに試験信号Ｓ１に応じた信号が観測され、チップ間配線ＷＩｉに実装不良があれば、ＴＥＳＴピンには試験信号Ｓ１は観測されない。検査対象のチップ間配線ＷＩを切りかえながら同様の処理を繰り返すことにより、複数のチップ間配線ＷＩ１〜ＷＩＮの実装不良を検査することができる。
【００３７】
また、第４パッドＰｄ４と接続されるチップ間配線ＷＩについても、実装不良を検出することが可能である。たとえば、複数の入力ピンＰｅ１１〜Ｐｅ１Ｎに、複数の試験信号Ｓ１を供給し、この状態で制御信号Ｓ２を変化させる。そして制御信号Ｓ２とＴＥＳＴピンに観測される信号の組み合わせに基づいて、第１セレクタ４２が、制御信号Ｓ２に応じて正常に動作しているかを判定できる。つまり第４パッドＰｄ４と接続されるチップ間配線ＷＩの実装不良を検出できる。
【００３８】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置１ａの回路図である。第１半導体チップ２ａは、第２セレクタ２２に代えて第３セレクタ２６を備える。第３セレクタ２６は第１状態φ１，第２状態φ２が切りかえ可能である。第２状態φ２は、第２セレクタ２２の第２状態φ２と同じである。
【００３９】
第３セレクタ２６は、第１状態φ１において複数の第１パッドＰｄ１のうち、テスト制御回路２４により指示されたひとつを選択し、複数の第５パッドＰｄ５の所定のひとつＰｄ５Ｎと接続する。
【００４０】
以上が半導体装置１ａの構成である。第２の実施の形態では、ひとつの第５パッドＰｄ５Ｎに対して、試験信号Ｓ１を入力する。そして試験信号Ｓ１が、第３セレクタ２６によって、複数の第１パッドＰｄ１１〜Ｐｄ１Ｎのひとつに供給される。この半導体装置１ａによっても、第１の実施の形態と同様の効果が得られる。
【００４１】
（第３の実施の形態）
図５は、第３の実施の形態に係る半導体装置１ｂの回路図である。第１半導体チップ２ｂは、第２セレクタ２２あるいは第３セレクタ２６に代えて、第４セレクタ２８を備える。テスト制御回路２４は、テストモードにおいて、試験信号および第１セレクタ４２の制御信号を生成する。
【００４２】
第４セレクタ２８は、複数の第１パッドＰｄ１のうち選択されたひとつに試験信号Ｓ１を供給する第１状態φ１と、複数の第１パッドＰｄ１それぞれを、第１半導体チップ２に形成される第１機能回路２０と接続する第２状態φ２と、が選択可能である。
【００４３】
つまり第３の実施の形態では、外部から試験信号Ｓ１や制御信号Ｓ２を入力する代わりに、テスト制御回路２４により、試験信号Ｓ１や制御信号Ｓ２を生成する。これにより、入力ピンＰｅ１に試験信号Ｓ１、制御信号Ｓ２を入力する必要がなくなり、自動的な検査が可能となる。
【００４４】
（第４の実施の形態）
図６は、第４の実施の形態に係る半導体装置１ｃの回路図である。第４の実施の形態で説明する特徴は、第１〜第３の実施の形態と組み合わせて使用してもよいし、それ単独で使用してもよい。
【００４５】
第１半導体チップ２ｃは、第１機能回路２０に加えて、複数のバッファＢ１を備える。各バッファＢ１は、入力される試験信号Ｓ１に応じて、対応する第１パッドＰｄ１にハイレベル電圧ＶＨまたはローレベル電圧ＶＬを発生させる。試験信号Ｓ１をバッファＢ１に供給する方法は、第１の実施の形態〜第３の実施の形態に示したいずれかの形態を取り得る。
【００４６】
バッファＢ１の回路形式は特に限定されず、ＣＭＯＳインバータ回路、レベルシフタ、トランスミッタなどで構成することができる。
【００４７】
テスト制御回路２４は、複数のバッファＢ１１〜Ｂ１Ｎを順に選択し、選択されたひとつにハイレベル電圧ＶＨ（＝ＶＤＤ）を、残りにローレベル電圧ＶＬ（＝ＶＳＳ）を発生させる。またテスト制御回路２４は、第１半導体チップ２に含まれる第１機能回路２０、第２半導体チップ４に含まれる第２機能回路４０を停止させる。
【００４８】
以上が半導体装置１ｃの構成である。続いてその動作を説明する。
【００４９】
図７は、図６の半導体装置１ｃの検査工程における等価回路図である。検査工程において、半導体装置１には、電源電圧ＶＤＤ、接地電圧ＶＳＳが供給される。ｉ番目のチップ間配線ＷＩｉが検査対象とする。このときｉ番目のバッファＢ１ｉのハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフとなり、第１パッドＰｄ１ｉにハイレベル電圧ＶＨ（＝ＶＤＤ）が発生する。一方、隣接するｉ＋１番目のバッファＢ１ｉ＋１のハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがオンとなり、第１パッドＰｄ１ｉ＋１にローレベル電圧ＶＬ（＝ＶＳＳ）が発生する。第１機能回路２０および第２機能回路４０は停止状態となり、それぞれの消費電流ＩＤＤ１，ＩＤＤ２はゼロとされる。
【００５０】
（正常状態）
はじめに第１半導体チップ２、第２半導体チップ４が正常であり、さらにチップ間配線ＷＩｉが正常である場合を説明する。このとき、第２半導体チップ４側の受信回路ＲＸｉの入力インピーダンスは非常に高い。チップ間配線ＷＩｉが正常であれば、第１パッドＰｄ１ｉはハイインピーダンスであるから、バッファＢ１ｉに流れる電流ＩＢｉ１は実質的にゼロである。その他のバッファＢ１ｊ（ｊ≠ｉ）に関しては、ハイサイドトランジスタＭＨがオフであるから、電流ＩＢ１ｊは実質的にゼロである。したがって正常時には、半導体装置１に流れる電流ＩＴＯＴＡＬは実質的にゼロとなる。
【００５１】
（ワイヤの実装不良）
続いて第１半導体チップ２、第２半導体チップ４が正常であるが、図７に一点鎖線の経路（i）で示すように、チップ間配線ＷＩｉが、隣接する第１パッドＰｄ１ｉ＋１（あるいは第２パッドＰｄ２ｉ＋１、チップ間配線ＷＩｉ＋１）とショートした場合を説明する。
【００５２】
この場合、バッファＢ１ｉのハイサイドトランジスタＭＨ、経路（i）、バッファＢ１ｉ＋１のローサイドトランジスタＭＬを経由して、第１半導体チップ２の電源ライン５０と接地ライン５２の間がショート状態となる。これにより、半導体装置１に流れる電流ＩＴＯＴＡＬは増加する。
【００５３】
（素子破壊による不良）
続いて、チップ間配線ＷＩｉが正常であるが、第１半導体チップ２のバッファＢ１ｉもしくは第２半導体チップ４の受信回路ＲＸｉに含まれる素子が破壊される不良について説明する。
【００５４】
たとえばバッファＢ１ｉのローサイドトランジスタＭＬ（あるいは保護ダイオードＤ１）がショートモードで破壊している場合、バッファＢ１ｉのハイサイドトランジスタＭＨとローサイドトランジスタＭＬを含む経路（ii）に電流が流れ、これにより、半導体装置１に流れる電流ＩＴＯＴＡＬは増加する。
【００５５】
あるいは受信回路ＲＸｉの保護ダイオードＤ２、あるいは受信バッファＢ２ｉ、プルダウン用トランジスタＭ３がショートモードで破壊している場合、バッファＢ１ｉのハイサイドトランジスタＭＨと、受信回路ＲＸｉを含む経路（iii）に電流が流れ、これにより、半導体装置１に流れる電流ＩＴＯＴＡＬは増加する。
【００５６】
以上が半導体装置１ｃの検査工程の説明である。このように、半導体装置１ｃによれば、半導体装置１ｃの動作電流ＩＴＯＴＡＬを測定することにより、チップ間配線ＷＩの実装不良、あるいは周辺回路のショートモードの破壊を検出することができる。
【００５７】
最後に、半導体装置１（１ａ〜１ｃ）の用途を説明する。図８は、半導体装置１を備えるオーディオ信号処理回路の回路図である。オーディオ信号処理回路１００は、第１半導体チップ２に相当するＤＳＰ（Digital Signal ProcessorあるいはDigital Sound Processor）チップ１０２と、第２半導体チップ４に相当するＤ級アンプチップ１０４を備える。
【００５８】
ＤＳＰチップ１０２（第１半導体チップ２）には、デジタルオーディオ信号を処理し、オーディオ信号に応じてパルス変調されたパルスオーディオ信号を生成するオーディオ信号処理回路が形成される。入力ピンＰｅ１は、ＳＣＬ，ＳＤＡ，ＡＤＤＲ，ＳＤＡＴＡ，ＬＲＣＫ，ＢＣＬＫ，ＭＵＴＥＸ，ＲＳＴＸを含む。ＳＣＬ，ＳＤＡピンは、Ｉ２Ｃ通信用に設けられる。ＡＤＤＲはアドレス指定用のピン、ＳＤＡＴＡはオーディオデータを受信するピン、ＬＲＣＫ、ＢＣＬＫは、オーディオデータ用のクロックを受信するピン、ＭＵＴＥＸは、ミュート制御信号を受けるピン、ＲＳＴＸはミュート制御信号を受けるピンである。ＤＳＰチップ１０２は、２チャンネル（Ｌｃｈ／Ｒｃｈ）のオーディオデータＳＤＡＴＡを受け、所定の信号処理を施し、Ｌｃｈ／Ｒｃｈのパルスオーディオ信号を生成する。
【００５９】
複数の第１パッドＰｄ１は、ＳＣＬＯ，ＳＤＡＯ，ＯＵＴ２Ｎ，ＯＵＴ２Ｐ，ＯＵＴ１Ｎ，ＯＵＴ１Ｐ，ＭＵＴＥＸＯ，ＲＳＴＸＯを含む。ＳＣＬＯ，ＳＤＡＯパッドを介して、ＳＣＬ，ＳＤＡピンに入力されるクロック、データがＤ級アンプチップ１０４に伝送される。ＯＵＴ１Ｐ／ＯＵＴ１Ｎは、Ｌチャンネルのパルスオーディオ信号を差動形式でＤ級アンプチップ１０４に伝送する。ＯＵＴ２Ｐ／ＯＵＴ２Ｎは、Ｒチャンネルのパルスオーディオ信号を差動形式でＤ級アンプチップ１０４に伝送する。ＭＵＴＥＸＯ，ＲＳＴＸＯは、ＭＵＴＥＸピン、ＲＳＴＸピンに入力される信号を、Ｄ級アンプチップ１０４に伝送する。
【００６０】
Ｄ級アンプチップ１０４には、Ｒチャンネル用のＤ級アンプ１０６と、Ｌチャンネル用のＤ級アンプ１０８が形成される。Ｄ級アンプ１０６は、差動形式のパルス信号ＯＵＴ２Ｐ／ＯＵＴ２Ｎをシングルエンド形式に変換し、増幅してＯＵＴＲピンから出力する。Ｄ級アンプ１０８は、差動形式のパルス信号ＯＵＴ１Ｐ／ＯＵＴ１Ｎをシングルエンド形式に変換し、増幅してＯＵＴＬピンから出力する。
【００６１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６２】
（第１変形例）
半導体装置１のパッケージの種類は特に限定されず、図１（ａ）に示すＤＩＰ（Dual Inline Package）のほか、ＳＩＰ（Single Inline Package）、ＰＧＡ（Pin Grid Array）、ＱＦＰ（Quad Flat Package）、ＢＧＡ（Ball Grid Array）パッケージなどさまざまなパッケージに適用可能である。
【００６３】
（第２変形例）
実施の形態では、複数の半導体チップが同一平面に実装される場合を説明したが、３次元的に実装されてもよい。またチップ間配線ＷＩは、ボンディングワイヤには限定されず、再配線、バンプ、ビアホール、それらの組み合わせであってもよい。さらにチップの個数は３個以上であってもよい。
【００６４】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００６５】
１…半導体装置、２…第１半導体チップ、４…第２半導体チップ、２０…第１機能回路、２２…第２セレクタ、２４…テスト制御回路、２６…第３セレクタ、４０…第２機能回路、４２…第１セレクタ、Ｂ１…バッファ、３０…Ｉ／Ｏピン、Ｓ１…試験信号、Ｓ２…制御信号、Ｐｄ１…第１パッド、Ｐｄ２…第２パッド、Ｐｄ３…第３パッド、Ｐｄ４…第４パッド、Ｐｄ５…第５パッド、Ｐｅ１…入力ピン、ＷＩ…チップ間配線、３００…半導体集積回路、３０２…半導体基板、３０４…Ｉ／Ｏパッド、３０６…チップ間ワイヤ、３０８…リード端子、３１０…ボンディングワイヤ、３１２…樹脂、１００…オーディオ信号処理回路、１０２…ＤＳＰチップ、１０４…Ｄ級アンプチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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