(57)【特許請求の範囲】
【請求項１】
与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、
基準信号と前記可変分周器の出力信号の比較を行う位相周波数比較器と、
前記位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、
前記チャージポンプの出力信号を平滑化した信号を前記電圧制御発振器に印加するループフィルタと、
与えられた信号に応じて前記可変分周器の分周比を生成するΔΣ変調器と、
前記可変分周器の出力信号をクロックとして動作し、当該クロックに対応した出力値を前記ΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、
前記基準信号をクロックとして動作し、当該クロックに対応した出力値を生成する第二の周波数アキュムレータと、
前記第一の周波数アキュムレータと前記第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となるパラメータを計算する比較演算回路と、
前記比較演算回路から出力されるパラメータに従い前記ループフィルタの出力に加算する信号を出力するデジタルアナログ変換回路とを備えたＰＬＬ回路。
【請求項２】
与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、
基準信号と前記可変分周器の出力信号の比較を行う位相周波数比較器と、
前記位相周波数比較器の比較結果に応じた信号を出力し、かつ、当該出力が与えられたパラメータに応じて可変のチャージポンプと、
前記チャージポンプの出力信号を平滑化した信号を前記電圧制御発振器に印加するループフィルタと、
与えられた信号に応じて前記可変分周器の分周比を生成するΔΣ変調器と、
前記可変分周器の出力をクロックとして動作し、当該クロックに対応した出力値を前記ΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、
前記基準信号をクロックとして動作し、当該クロックに対応した出力値を生成する第二の周波数アキュムレータと、
前記第一の周波数アキュムレータと前記第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となる前記チャージポンプのパラメータを計算する比較演算回路とを備えたＰＬＬ回路。
【請求項３】
与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、
基準信号と前記可変分周器の出力信号の比較を行う位相周波数比較器と、
前記位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、
前記チャージポンプの出力を平滑化した信号を前記電圧制御発振器に印加すると共に、フィルタリングする周波数帯域が、与えられたパラメータに応じて可変のループフィルタと、
与えられた信号に応じて前記可変分周器の分周比を生成するΔΣ変調器と、
前記可変分周器の出力をクロックとして動作し、当該クロックに対応した出力値を前記ΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、
前記基準信号をクロックとして動作し、当該クロックに対応した出力値を生成する第二の周波数アキュムレータと、
前記第一の周波数アキュムレータと前記第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となる前記ループフィルタのパラメータを計算する比較演算回路とを備えたＰＬＬ回路。
【請求項４】
請求項１の第二の周波数アキュムレータに代えて、前記可変分周器の出力をクロックとして動作し、当該クロックに対応したカウンタ値を出力する第一のカウンタと、前記基準信号をクロックとして動作し、当該クロックに対応したカウンタ値を出力する第二のカウンタを設けると共に、
請求項１の比較演算回路に代えて、前記第一のカウンタと前記第二のカウンタのカウンタ値の差分が設定値以内となるパラメータを演算する比較演算回路を設けたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】
前記電圧制御発振器の出力信号を分周する分周器を備え、
請求項１の第二の周波数アキュムレータに代えて、前記分周器の出力をクロックとして動作し、当該クロックに対応したカウンタ値を出力する第一のカウンタと、前記基準信号をクロックとして動作し、当該クロックに対応したカウンタ値を出力する第二のカウンタを設けると共に、
請求項１の比較演算回路に代えて、前記第一のカウンタと前記第二のカウンタのカウンタ値の差分が設定値以内となるパラメータを演算する比較演算回路を設けたことを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器（ＶＣＯ）の出力信号の位相と基準信号の位相とを比較し、その結果を電圧制御発振器にフィードバックすることで電圧制御発振器の発振周波数を安定させるＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路は、電圧制御発振器（以下、ＶＣＯという）の出力信号の位相と基準信号の位相とを比較し、その結果をＶＣＯにフィードバックすることでＶＣＯの発振周波数を安定させる回路である。このＰＬＬ回路では、ＶＣＯ周波数と基準信号周波数の比を時間制御することで、ＶＣＯから変調波を出力することができる。これにより、例えば、ＦＭＣＷ（Frequency Modulated Continuous Wave）レーダの送信波として用いられるチャープ信号をＰＬＬ回路で生成することが可能である（例えば、非特許文献１参照）。
従来のチャープ信号を生成するＰＬＬ回路では、ＶＣＯの出力を可変分周器で分周する際の分周比を、タイミング制御回路、周波数アキュムレータ及びΔΣ変調器による制御回路で制御することで、ＶＣＯからチャープ信号を出力することができる（例えば、非特許文献２参照）。ただし、ＰＬＬ回路でチャープ信号を生成する場合、出力周波数の時間変化がループフィルタで制限されるため、急速な周波数変化のポイント、例えばのこぎり波における周波数傾きが急峻な部分で追従性が悪くなるという課題がある。これを解決するため、従来のＰＬＬ回路では、ＶＣＯとループフィルタの間にＤＡＣ（デジタルアナログ変換器）の出力を加算し、ＰＬＬループ帯域を上回る速度でＶＣＯの周波数制御電圧を遷移させていた。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Herbert Jaeger, Matthias Porranzl 著「Concepts for Highly Integrated Automotive Radar Circuits」, EuMW2015，WS12: EuMIC_7 - SiGe for mm-Wave and THz
【非特許文献２】Yao-Huang Kao, Yi-Bin Hsieh 著「A Low-Power and High-Precision Spread Spectrum Clock Generator for Serial Advanced Technology Attachment Applications Using Two-Point Modulation」, IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY, VOL. 51, NO. 2, MAY 2009
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来のＰＬＬ回路の課題として、ＤＡＣから加算する信号の振幅やタイミングなどのパラメータの決定がある。つまり、回路のばらつきにより、例えばＶＣＯの制御電圧−出力周波数の関係や、ループフィルタの帯域などが変化した場合にも精度の高いチャープ信号を生成するためには、その都度、最適なＤＡＣ出力波形を算出する必要がある。ところが、従来のＰＬＬ回路では、高速な周波数変化に対応して精度の高いチャープ信号を得ることが困難であるという課題があった。【０００５】
この発明は、かかる問題を解決するためになされたもので、精度の高いチャープ信号を得ることでき、急峻な周波数変化の出力信号にも対応することができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係るＰＬＬ回路は、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、基準信号と可変分周器の出力信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、与えられた信号に応じて可変分周器の分周比を生成するΔΣ変調器と、可変分周器の出力信号をクロックとして動作し、クロックに対応した出力値をΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、基準信号をクロックとして動作し、クロックに対応した出力値を生成する第二の周波数アキュムレータと、第一の周波数アキュムレータと第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となるパラメータを計算する比較演算回路と、比較演算回路から出力されるパラメータに従いループフィルタの出力に加算する信号を出力するデジタルアナログ変換回路とを備えたものである。
【発明の効果】
【０００７】
この発明に係るＰＬＬ回路は、電圧制御発振器の分周信号をクロックとする第一の周波数アキュムレータと、基準信号をクロックとする第二の周波数アキュムレータを設け、これらの値が設定値以内となるパラメータを計算し、デジタルアナログ変換器がこのパラメータで、ループフィルタの出力に加算する信号を出力するようにしたものである。これにより、デジタルアナログ変換器における加算信号を周波数変化に対応して精度良く追従させることができ、その結果、ＰＬＬ回路の出力信号として急峻な周波数変化にも対応することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１のＰＬＬ回路の構成図である。
【図２】図２Ａ〜図２Ｄは、この発明の実施の形態１のＰＬＬ回路の動作時の出力波形を示す説明図である。
【図３】図３Ａ及び図３Ｂは、この発明の実施の形態１のＰＬＬ回路におけるデジタルアナログ変換器の出力波形を示す説明図である。
【図４】この発明の実施の形態２のＰＬＬ回路の構成図である。
【図５】図５Ａ及び図５Ｂは、この発明の実施の形態２のＰＬＬ回路における電流可変チャージポンプの出力波形を示す説明図である。
【図６】この発明の実施の形態３のＰＬＬ回路の構成図である。
【図７】この発明の実施の形態４のＰＬＬ回路の構成図である。
【図８】この発明の実施の形態５のＰＬＬ回路の構成図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１に、実施の形態１によるＰＬＬ回路の一例を示す。ＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器４、チャージポンプ５、ループフィルタ６、第一の周波数アキュムレータ７ａ、第二の周波数アキュムレータ７ｂ、ΔΣ変調器８、デジタルアナログ変換器（ＤＡＣ）９、タイミング制御回路１０、比較演算回路１１を備える。
【００１０】
基準信号源１は、ＰＬＬ回路の基準信号を生成する信号源である。電圧制御発振器２は、ＰＬＬ回路の出力信号を生成する回路であり、その周波数制御端子に、ループフィルタ６の出力信号とデジタルアナログ変換器９の出力信号の加算信号が印加されるようになっている。可変分周器３は、電圧制御発振器２の出力を入力としてΔΣ変調器８からの出力信号に基づいてＮ（Ｎは任意の整数）分周を行う回路である。位相周波数比較器４は、基準信号源１の基準信号と可変分周器３の出力信号とを入力として、これら信号の位相及び周波数の比較を行い、その比較結果を示す信号を出力する回路である。チャージポンプ５は、位相周波数比較器４の出力信号を入力として、その信号に応じた電流のパルス信号を出力する回路である。ループフィルタ６は、チャージポンプ５の出力信号を電流−電圧変換すると共に平滑化を行って出力するフィルタである。
【００１１】
第一の周波数アキュムレータ７ａは、可変分周器３の出力をクロックとして動作し、そのクロックに対応した出力値を生成する回路である。また、第二の周波数アキュムレータ７ｂは、基準信号源１からの基準信号をクロックとして動作し、そのクロックに対応した出力値を生成する回路である。すなわち、これら第一及び第二の周波数アキュムレータ７ａ，７ｂは、クロックが入力される度に周波数値を積算することで、チャープ信号の周波数情報を生成する機能を有している。そのため、どのようなチャープ信号を生成するのかといったパラメータに応じて、内部の積算量や積算の極性（アップチャープか、ダウンチャープか）、波形の種類（のこぎり波、三角波等）などを設定できるよう構成されている。ΔΣ変調器８は、第一の周波数アキュムレータ７ａの出力値に基づいて可変分周器３の分周比の制御信号を生成する回路である。デジタルアナログ変換器９は、タイミング制御回路１０からの制御信号に基づき、かつ、比較演算回路１１から出力されるパラメータに従って、ループフィルタ６の出力に加算する信号を出力する回路である。タイミング制御回路１０は、第一の周波数アキュムレータ７ａ及び第二の周波数アキュムレータ７ｂへのチャープスタート信号、比較演算回路１１への制御信号及びデジタルアナログ変換器９への制御信号を出力して、これら回路のタイミング制御を行う回路である。比較演算回路１１は、第一の周波数アキュムレータ７ａと第二の周波数アキュムレータ７ｂの出力値を比較し、その比較結果が設定値以内となるパラメータを計算し、このパラメータをデジタルアナログ変換器９に対して出力する回路である。
【００１２】
ＰＬＬ回路の出力信号でもある電圧制御発振器２の出力信号は、可変分周器３で分周され、位相周波数比較器４に入力される。ここで、可変分周器３の分周比は、ＰＬＬ回路の出力が所望の変調波となるように制御される。分周比を制御するのは、ΔΣ変調器８であり、第一の周波数アキュムレータ７ａから出力される周波数値に応じた分周比パターンを生成し、可変分周器３に対して出力する。第一の周波数アキュムレータ７ａは、可変分周器３の出力（ＦＢ  ｃｌｏｃｋ）をクロックとして動作しており、チャープ信号の開始タイミングなどは、タイミング制御回路１０からの信号に従って決定される。基準信号源１の出力信号と可変分周器３の出力信号は位相周波数比較器４に入力され、その比較結果を示す信号がチャージポンプ５に対して出力される。チャージポンプ５は、位相周波数比較器４からの出力信号に応じた電流のパルス信号を出力する。チャージポンプ５の出力信号はループフィルタ６で電流−電圧変換と平滑化が行われ、電圧制御発振器２の周波数制御端子に印加される。以上が通常のチャープ信号を生成するＰＬＬ回路の構成である。
【００１３】
第二の周波数アキュムレータ７ｂは基準信号源１の出力（ＲＥＦ  ｃｌｏｃｋ）をクロックとして動作している他は、第一の周波数アキュムレータ７ａと基本的に同じ回路であり、チャープ信号の開始タイミングも、第一の周波数アキュムレータ７ａと同じである。比較演算回路１１はタイミング制御回路１０から指示されたタイミングで、第一の周波数アキュムレータ７ａと第二の周波数アキュムレータ７ｂの出力値の比較を行い、その結果から演算したパラメータをデジタルアナログ変換器９へ出力する。デジタルアナログ変換器９は、比較演算回路１１から与えられたパラメータに従い、タイミング制御回路１０から出力されるタイミング信号と同期して信号を出力する。デジタルアナログ変換器９から出力された信号はループフィルタ６の出力に加算されて電圧制御発振器２に印加される。
【００１４】
次に、本回路の動作について説明する。本回路でアップチャープ信号（周波数上昇型ののこぎり波）を出力するときの出力波形を図２Ａ〜図２Ｄに示す。これらの図において、破線が理想波形、実線がＰＬＬ回路の出力波形を示している。また、矢印１００はチャープ開始タイミング、矢印１０１は比較タイミング、比較結果１０２は、比較タイミングにおける比較演算回路１１における比較結果を示している。図２Ａは、デジタルアナログ変換器９からの信号加算がない場合を示している。この場合、ＰＬＬループ帯域の影響で理想波形よりもなまった波形が電圧制御発振器２から出力される。このとき、チャープ開始タイミングから過渡応答が収束するまでの間は、電圧制御発振器２からの出力波は本来の（理想の）周波数より高くなる。このため、電圧制御発振器２の出力を分周したＦＢ  ｃｌｏｃｋはＲＥＦ  ｃｌｏｃｋより高い周波数となる。これにより、これら二つの信号をクロックとして動作する周波数アキュムレータの出力にも差異が生じ、図中に示した比較タイミングの時点での周波数アキュムレータ出力の比較結果は負となる。
【００１５】
図２Ｂは、デジタルアナログ変換器９からの信号加算量が小さな場合の波形を示す。デジタルアナログ変換器９からの信号加算により、電圧制御発振器２からの出力波形は理想に近づくが、まだＲＥＦ  ｃｌｏｃｋよりＦＢ  ｃｌｏｃｋの方が周波数が高いため、やはり比較結果は負となる。図２Ｃは、デジタルアナログ変換器９からの信号加算量が大きすぎる場合である。このとき、電圧制御発振器２の出力の、チャープ開始タイミングでの周波数の降下量が大きく、ＲＥＦ  ｃｌｏｃｋよりＦＢ  ｃｌｏｃｋの方が周波数が低くなり、比較結果は正となる。図２Ｄは、デジタルアナログ変換器９による加算量が適切な場合であり、このときＲＥＦ  ｃｌｏｃｋとＦＢ  ｃｌｏｃｋの周波数が一致し、比較結果はゼロとなる。このとき電圧制御発振器２の出力波形は理想波形に最も近くなる。
【００１６】
以上の原理を利用して、二つの周波数アキュムレータ出力の比較結果がゼロとなるようにＤＡＣ出力波形にフィードバックをかけることで、加算信号が適切となり、ＶＣＯ出力のチャープ波形を理想に近づけることができる。これが本回路の動作原理である。
図３には、ＤＡＣから出力する加算信号の例を示す。図３Ａは電圧出力ＤＡＣを用いた場合であり、加算量を大きくすることは、電圧振幅を大きくすることを意味する。ＤＡＣ出力電圧で実線２０１ａは加算量小を示し、破線２０１ｂは加算量大を示している。図３Ｂは電流出力ＤＡＣを用いた場合である。ＤＡＣ出力電流で実線２０２ｂは加算量小を示し、破線２０２ａは加算量大を示している。図３Ｂの例では、電流値と加算時間の両方を大きくすることで加算量を増加させているが、電流値のみ、もしくは加算時間のみをパラメータとして変化させることも可能である。なお、本回路において、二つの周波数アキュムレータ出力の比較結果がゼロとなるようにＤＡＣ出力波形にフィードバックをかけることが理想であるが、比較結果が予め定めた設定値以内の値であってもよい。
【００１７】
以上説明したように、実施の形態１のＰＬＬ回路によれば、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、基準信号と可変分周器の出力信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、与えられた信号に応じて可変分周器の分周比を生成するΔΣ変調器と、可変分周器の出力信号をクロックとして動作し、クロックに対応した出力値をΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、基準信号をクロックとして動作し、クロックに対応した出力値を生成する第二の周波数アキュムレータと、第一の周波数アキュムレータと第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となるパラメータを計算する比較演算回路と、比較演算回路から出力されるパラメータに従いループフィルタの出力に加算する信号を出力するデジタルアナログ変換回路とを備えたので、デジタルアナログ変換器における加算信号を周波数変化に対応して精度良く追従させることができ、その結果、ＰＬＬ回路の出力信号として急峻な周波数変化にも対応することができる。
【００１８】
実施の形態２．
図４に、実施の形態２によるＰＬＬ回路の一例を示す。実施の形態１との相違点は、デジタルアナログ変換器９による波形加算を行うのではなく、チャージポンプの電流値を可変とし、周波数変化の大きな時間のみに大きな電流値を設定する点である。すなわち、実施の形態２のＰＬＬ回路は、実施の形態１のチャージポンプ５を電流可変チャージポンプ１２に変更し、比較演算回路１１の出力をこの電流可変チャージポンプ１２に入力する構成としたものである。図４において、基準信号源１〜タイミング制御回路１０の構成については図１に示した実施の形態１と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００１９】
実施の形態２における動作原理は実施の形態１と同様である。電圧制御発振器２からの出力の波形と、電流可変チャージポンプ１２の出力電流の波形の一例を図５に示す。これらの図において、破線が理想波形、実線がＰＬＬ回路の出力波形を示している。また、矢印１００ａはチャープ開始タイミング、矢印１０１ａは比較タイミング、比較結果１０２ａは、比較タイミングにおける比較結果を示している。図５Ａに示すのは、電流可変チャージポンプ１２の電流を可変しない場合の波形である。チャープ開始タイミング直後の周波数変化が急峻な区間では電圧制御発振器２の制御電圧を下げなければならないが、十分な電荷がループフィルタ６に供給できておらず、電圧制御発振器２の出力の周波数波形になまりが生じている。これに対し、図５Ｂに示すように、周波数変化が急峻なポイントのみチャージポンプ電流値を大きくする（矢印３００参照）ことで、電荷供給量が大きくなるため周波数の追従性が良好となる。結果として、ＲＥＦ  ｃｌｏｃｋとＦＢ  ｃｌｏｃｋの周波数が一致し、二つのアキュムレータ出力の比較結果はゼロとなる。この原理により、比較演算回路１１における比較結果がゼロとなるように、電流可変チャージポンプ１２のチャープ開始直後のチャージポンプ電流設定値及び電流値大の設定を継続する時間幅のパラメータを調整することで、最適なチャープ信号を出力することができる。電流値と電流値大の時間幅のいずれかを固定し、もう片方のみを最適化することも有効である。
【００２０】
なお、チャージポンプの電流値を大きくすると、ＰＬＬループ帯域が広がるため、位相雑音特性の点では不利になる。この点で、本回路によりチャージポンプの電流を大きくする時間を最適化することにより、位相雑音が劣化する時間を最小にしつつ、チャープ信号の収束時間を高速化できることも本回路により得られる利点である。
【００２１】
以上説明したように、実施の形態２のＰＬＬ回路によれば、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、基準信号と可変分周器の出力信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力し、かつ、その出力が与えられたパラメータに応じて可変のチャージポンプと、チャージポンプの出力信号を平滑化した信号を電圧制御発振器に印加するループフィルタと、与えられた信号に応じて可変分周器の分周比を生成するΔΣ変調器と、可変分周器の出力をクロックとして動作し、クロックに対応した出力値をΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、基準信号をクロックとして動作し、クロックに対応した出力値を生成する第二の周波数アキュムレータと、第一の周波数アキュムレータと第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となるチャージポンプのパラメータを計算する比較演算回路とを備えたので、デジタルアナログ変換器における加算信号を周波数変化に対応して精度良く追従させることができ、その結果、ＰＬＬ回路の出力信号として急峻な周波数変化にも対応することができる。
【００２２】
実施の形態３．
図６に、実施の形態３によるＰＬＬ回路の一例を示す。実施の形態１との相違点は、デジタルアナログ変換器による波形加算を行うのではなく、ループフィルタの帯域を可変とし、周波数変化の大きな区間のみに大きな帯域幅を設定する点である。実施の形態３では、図１の回路のループフィルタ６を帯域可変ループフィルタ１３に変更し、比較演算回路１１の出力をこの帯域可変ループフィルタ１３に入力する構成としている。すなわち、帯域可変ループフィルタ１３は、フィルタリングする周波数帯域が比較演算回路１１から与えられるパラメータに基づいて可変のループフィルタであり、比較演算回路１１は、第一の周波数アキュムレータ７ａと第二の周波数アキュムレータ７ｂの出力値を比較し比較結果が設定値以内となる帯域可変ループフィルタ１３のパラメータを計算するよう構成されている。他の構成は、デジタルアナログ変換器９による加算の構成が存在しない他は図１に示した実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００２３】
このように構成された実施の形態３のＰＬＬ回路の動作原理は実施の形態２と基本的には同様である。すなわち、周波数変化が急峻なポイントのみ帯域可変ループフィルタ１３の帯域幅を大きくすることで、電荷供給量が大きくなるため周波数の追従性が良くなる。
また、実施の形態２と実施の形態３を組合せ、チャージポンプとループフィルタの両方のパラメータを同時に制御する構成も有効である。
【００２４】
以上説明したように、実施の形態３のＰＬＬ回路によれば、与えられた信号の電圧に応じた周波数信号を送出する電圧制御発振器と、電圧制御発振器の出力信号を、与えられた分周比で分周する可変分周器と、基準信号と可変分周器の出力信号の比較を行う位相周波数比較器と、位相周波数比較器の比較結果に応じた信号を出力するチャージポンプと、チャージポンプの出力を平滑化した信号を電圧制御発振器に印加すると共に、フィルタリングする周波数帯域が、与えられたパラメータに応じて可変のループフィルタと、与えられた信号に応じて可変分周器の分周比を生成するΔΣ変調器と、可変分周器の出力をクロックとして動作し、クロックに対応した出力値をΔΣ変調器の入力値として生成する第一の周波数アキュムレータと、基準信号をクロックとして動作し、クロックに対応した出力値を生成する第二の周波数アキュムレータと、第一の周波数アキュムレータと第二の周波数アキュムレータの出力値を比較し比較結果が設定値以内となる前記ループフィルタのパラメータを計算する比較演算回路とを備えたので、デジタルアナログ変換器における加算信号を周波数変化に対応して精度良く追従させることができ、その結果、ＰＬＬ回路の出力信号として急峻な周波数変化にも対応することができる。
【００２５】
実施の形態４．
図７に、実施の形態４によるＰＬＬ回路の一例を示す。実施の形態１との相違点は、第二の周波数アキュムレータ７ｂに代えて、可変分周器３の出力をクロックとして動作し、このクロックに対応したカウンタ値を出力する第一のカウンタ１４ａと、基準信号源１からの基準信号をクロックとして動作し、このクロックに対応したカウンタ値を出力する第二のカウンタ１４ｂを設け、比較演算回路１１が、これら第一のカウンタ１４ａ及び第二のカウンタ１４ｂのカウンタ値を比較し、この差分が設定値以内となるパラメータを演算するよう構成したものである。他の各構成は図１に示した実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００２６】
実施の形態４のＰＬＬ回路では、比較演算回路１１に入力されるのは、周波数アキュムレータの出力ではなく、ＦＢ  ｃｌｏｃｋをクロックとして動作する第一のカウンタ１４ａの出力値と、ＲＥＦ  ｃｌｏｃｋをクロックとして動作する第二のカウンタ１４ｂの出力値である。これにより、ＰＬＬ回路に二つの周波数アキュムレータを有する必要はなくなり、必要最低限の機能を有するカウンタを二つ設けることで、ＰＬＬ回路全体の回路規模を減らしつつ、実施の形態１と同様の機能を実現することができる。すなわち、実施の形態４における第一及び第二のカウンタ１４ａ，１４ｂは、単に入力クロック数をカウントするだけの回路であるため、周波数アキュムレータに比べて回路規模は大幅に小さい。従って、第二の周波数アキュムレータ７ｂに代えて、第一及び第二のカウンタ１４ａ，１４ｂを設けることで全体の回路規模を小さくすることができる。
【００２７】
以上説明したように、実施の形態４のＰＬＬ回路によれば、実施の形態１の第二の周波数アキュムレータに代えて、可変分周器の出力をクロックとして動作し、クロックに対応したカウンタ値を出力する第一のカウンタと、基準信号をクロックとして動作し、クロックに対応したカウンタ値を出力する第二のカウンタを設けると共に、実施の形態１の比較演算回路に代えて、第一のカウンタと第二のカウンタのカウンタ値の差分が設定値以内となるパラメータを演算する比較演算回路を設けたので、実施の形態１の効果に加えて、ＰＬＬ回路全体の回路規模を減らすことができる。
【００２８】
実施の形態５．
図８に、実施の形態５によるＰＬＬ回路の一例を示す。実施の形態４との相違点は、第一のカウンタ１４ａで用いるクロックとして、可変分周器３の出力ではなく、新たに追加した分周器１５の出力を使用することである。すなわち、分周器１５は、電圧制御発振器２の出力信号を分周する分周器であり、第一のカウンタ１４ａは、分周器１５の出力信号をクロックとして動作するよう構成されている。他の各構成は図７に示した実施の形態４と同様であるため、対応する部分に同一符号を付してその説明を省略する。
【００２９】
実施の形態５では、第一のカウンタ１４ａが分周器１５の出力信号をクロックとして動作するため、実施の形態４と異なり、電圧制御発振器２から理想チャープ信号が出力されている場合でも第一のカウンタ１４ａと第二のカウンタ１４ｂの出力は異なる値となる。そのため、電圧制御発振器２から理想チャープ信号が出力されている場合のカウンタ出力の差分値を予め計算しておき、比較演算回路１１では、二つのカウンタの出力値の差分がその値に収束するようにデジタルアナログ変換器９のパラメータを制御することになる。
【００３０】
分周器１５の分周比は任意の値が設定可能であるが、可変分周器３の分周比よりも小さな値を設定することで、第一のカウンタ１４ａのクロック周波数がＦＢ  ｃｌｏｃｋの周波数よりも高くなる。このため、実施の形態４の回路よりも時間分解能が上がり、より高い精度でチャープ信号の理想波形とのずれ量を測定することが可能となる。
【００３１】
以上説明したように実施の形態５のＰＬＬ回路によれば、電圧制御発振器の出力信号を分周する分周器を備え、実施の形態１の第二の周波数アキュムレータに代えて、分周器の出力をクロックとして動作し、クロックに対応したカウンタ値を出力する第一のカウンタと、基準信号をクロックとして動作し、クロックに対応したカウンタ値を出力する第二のカウンタを設けると共に、実施の形態１の比較演算回路に代えて、第一のカウンタと第二のカウンタのカウンタ値の差分が設定値以内となるパラメータを演算する比較演算回路を設けたので、実施の形態４の効果に加えて、さらに時間分解能が上がり、より高い精度でチャープ信号の理想波形とのずれ量を測定することが可能となる効果がある。
【００３２】
なお、上記実施の形態４及び実施の形態５では、実施の形態１の構成に対して第一のカウンタ１４ａ及び第二のカウンタ１４ｂの構成を適用したが、実施の形態２と実施の形態３の構成に対して適用してもよい。
【００３３】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００３４】
以上のように、この発明に係るＰＬＬ回路は、電圧制御発振器とループフィルタの間にデジタルアナログ変換器の出力を加算し、ＰＬＬループ帯域を上回る速度で電圧制御発振器の周波数制御電圧を遷移させるＰＬＬ回路において、デジタルアナログ変換器のパラメータを決定する構成に関するものであり、ＦＭＣＷレーダの送信波として用いられるチャープ信号をＰＬＬ回路で生成するのに適している。
【符号の説明】
【００３５】
１  基準信号源、２  電圧制御発振器、３  可変分周器、４  位相周波数比較器、５  チャージポンプ、６  ループフィルタ、７ａ  第一の周波数アキュムレータ、７ｂ  第二の周波数アキュムレータ、８  ΔΣ変調器、９  デジタルアナログ変換器、１０  タイミング制御回路、１１  比較演算回路、１２  電流可変チャージポンプ、１３  帯域可変ループフィルタ、１４ａ  第一のカウンタ、１４ｂ  第二のカウンタ、１５  分周器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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