(57)【特許請求の範囲】
【請求項１】
基板上の第１の酸化物半導体層と、
前記第１の酸化物半導体層上の第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース電極及びドレイン電極と、
前記ソース電極上及び前記ドレイン電極上の、第３の酸化物半導体層と、
前記第３の酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を有し、
前記第２の酸化物半導体層は、前記第１の酸化物半導体層と、前記第３の酸化物半導体層との間において、前記ゲート電極と重なる領域を有し、
前記ゲート電極と、前記第２の酸化物半導体層のチャネル幅方向の側面とは、互いに面する領域を有し、
前記第２の酸化物半導体層は、厚さが２ｎｍ以上８ｎｍ未満の領域を有し、
前記第２の酸化物半導体層は、チャネル幅方向の長さが６０ｎｍ未満であることを特徴とするトランジスタ。
【請求項２】
基板上の第１のゲート電極と、
前記第１のゲート電極上の絶縁膜と、
前記絶縁膜上の第１の酸化物半導体層と、
前記第１の酸化物半導体層上の第２の酸化物半導体層と、
前記第２の酸化物半導体層上のソース電極及びドレイン電極と、
前記ソース電極上及び前記ドレイン電極上の、第３の酸化物半導体層と、
前記第３の酸化物半導体層上のゲート絶縁層と、
前記ゲート絶縁層上の第２のゲート電極と、を有し、
前記第２の酸化物半導体層は、前記第１の酸化物半導体層と、前記第３の酸化物半導体層との間において、前記第１のゲート電極と重なる領域と前記第２のゲート電極と重なる領域と、を有し、
前記第２のゲート電極と、前記第２の酸化物半導体層のチャネル幅方向の側面とは、互いに面する領域を有し、
前記第２の酸化物半導体層は、厚さが２ｎｍ以上８ｎｍ未満の領域を有し、
前記第２の酸化物半導体層は、チャネル幅方向の長さが６０ｎｍ未満であることを特徴とするトランジスタ。
【請求項３】
請求項１または請求項２において、
チャネル長が１０ｎｍ以上、１μｍ未満であるトランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記第３の酸化物半導体層は、厚さが０．３ｎｍ以上、１０ｎｍ未満であることを特徴とするトランジスタ。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第３の酸化物半導体層は、前記第１の酸化物半導体層のチャネル長方向の側面と接する領域と、前記第２の酸化物半導体層のチャネル長方向の側面と接する領域と、を有することを特徴とするトランジスタ。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記ソース電極及び前記ドレイン電極の各々は、前記第１の酸化物半導体層のチャネル長方向の側面と接する領域と、前記第２の酸化物半導体層のチャネル長方向の側面と接する領域と、を有することを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、記憶装置、電源回路、表示装置、又は発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）が注目されている。以下、チャネルに酸化物半導体を用いたトランジスタをＯＳトランジスタと呼ぶ。
【０００４】
ＯＳトランジスタに適用可能な酸化物半導体として、例えば、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００５】
また、酸化物半導体で、ドレイン電極がソース電極を同心円状に取り囲むＣｏｒｂｉｎｏ  ＴＦＴを作成した場合、トランジスタのＶｄ（ドレイン電圧）‐Ｉｄ（ドレイン電流）特性において、飽和領域でドレイン電圧が一定になる、良好な飽和特性が得られることが報告されている（非特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ．Ｍａｔｉｖｅｎｇａ  ｅｔ  ａｌ．，”Ｃｏｒｂｉｎｏ  ＴＦＴｓ  ｆｏｒ  Ｌａｒｇｅ−Ａｒｅａ  ＡＭＯＬＥＤ  Ｄｉｓｐｌａｙｓ”，  ＳＩＤ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，４９．２（２０１４），ｐｐ．７０５‐７０８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、飽和領域においてドレイン電流が一定となるトランジスタを提供することを課題の一とする。また、本発明の一態様は、オン電流の高いトランジスタを提供することを課題の一とする。また、本発明の一態様は、安定な電気特性をもつトランジスタを提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【０００９】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１乃至第３酸化物半導体層と、ゲート電極と、ゲート絶縁層と、を有するトランジスタであって、第２酸化物半導体層は、第１酸化物半導体層と、第３酸化物半導体層との間に設けられている部分を有し、ゲート絶縁層は第３酸化物半導体層の上面と接する領域を有し、ゲート電極と、部分の上面とは、ゲート絶縁層を介して、互いに重なる領域を有し、ゲート電極と、部分のチャネル幅方向の側面とは、ゲート絶縁層を介して、互いに面する領域を有し、第２酸化物半導体層は、厚さが２ｎｍ以上８ｎｍ未満の領域を有し、第２酸化物半導体層は、チャネル幅方向の長さが６０ｎｍ未満である。
【００１１】
本発明の一態様は、第１乃至第３酸化物半導体層と、第１導電膜と、第２導電膜と、第１絶縁膜と、第２絶縁膜と、を有するトランジスタであって、第２酸化物半導体層は、第１酸化物半導体層と、第３酸化物半導体層との間に設けられている部分を有し、第１絶縁膜は第３酸化物半導体層の上面と接する領域を有し、第１導電膜と、部分の上面とは、第１絶縁膜を介して、互いに重なる領域を有し、第１導電膜と、部分のチャネル幅方向の側面とは、第１絶縁膜を介して、互いに面する領域を有し、第２絶縁膜は第１酸化物半導体層の下面と接する領域を有し、第２導電膜と、部分とは、第２絶縁膜を介して、互いに重なる領域を有し、第２酸化物半導体層は、厚さが２ｎｍ以上８ｎｍ未満の領域を有し、第２酸化物半導体層は、チャネル幅方向の長さが６０ｎｍ未満である。
【００１２】
上記態様において、トランジスタのチャネル長は１０ｎｍ以上、１μｍ未満が好ましい。
【００１３】
上記態様において、第１乃至第３酸化物半導体層は、インジウム、亜鉛、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を含むことが好ましい。
【００１４】
上記態様において、第１および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が、第２の酸化物半導体層よりも大きいことが好ましい。
【００１５】
本発明の一態様は、上記態様に記載のトランジスタと、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
【発明の効果】
【００１６】
本発明の一態様により、飽和領域においてドレイン電流が一定となるトランジスタを提供することが可能になる。また、本発明の一態様により、オン電流の高いトランジスタを提供することが可能になる。また、本発明の一態様により、安定な電気特性をもつトランジスタを提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
【００１７】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００１８】
【図１】トランジスタの構成例を示す上面図および断面図。
【図２】トランジスタの構成例を示す断面図およびバンド図。
【図３】トランジスタの構成例を示す上面図および断面図。
【図４】トランジスタの構成例を示す上面図および断面図。
【図５】トランジスタの構成例を示す上面図および断面図。
【図６】トランジスタの構成例を示す上面図および断面図。
【図７】トランジスタの構成例を示す上面図および断面図。
【図８】トランジスタの構成例を示す上面図および断面図。
【図９】トランジスタの構成例を示す断面図。
【図１０】トランジスタの構成例を示す断面図。
【図１１】トランジスタの構成例を示す断面図。
【図１２】トランジスタの構成例を示す断面図。
【図１３】トランジスタの作製方法を説明する断面図。
【図１４】トランジスタの作製方法を説明する断面図。
【図１５】半導体装置の構成例を示す断面図および回路図。
【図１６】半導体装置の構成例を示す断面図。
【図１７】半導体装置の構成例を示す断面図。
【図１８】記憶装置の一例を示す回路図。
【図１９】ＣＰＵの一例を示すブロック図。
【図２０】電子機器の一例を示す図。
【図２１】ＲＦタグの一例を示す図。
【図２２】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図２３】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図２４】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図２５】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図２６】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２７】ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルを説明する模式図。
【図２８】ＩｎＧａＺｎＯ４の結晶、およびペレットを説明する図。
【図２９】ＣＡＡＣ−ＯＳの成膜モデルを説明する模式図。
【図３０】デバイスシミュレーションを行った酸化物半導体トランジスタのデバイス構造を説明する図。
【図３１】デバイスシミュレーションで得られたＶｄ−Ｉｄ特性の酸化物半導体層の膜厚依存性を示す図。
【図３２】デバイスシミュレーションで得られたチャネル長方向の酸化物半導体層の電子密度分布を示す図。
【図３３】デバイスシミュレーションで得られたＶｄ−Ｉｄ特性のチャネル幅依存性を示す図。
【図３４】デバイスシミュレーションを行った酸化物半導体トランジスタのデバイス構造を説明する図。
【図３５】デバイスシミュレーションで得られたＶｄ−Ｉｄ特性の第２のゲート絶縁層の膜厚依存性を示す図。
【図３６】試作したトランジスタのＶｄ−Ｉｄ特性を示す図。
【図３７】試作したトランジスタのチャネル長変調係数のチャネル長依存性を示す図。
【図３８】試作したトランジスタのチャネル長変調係数のチャネル長依存性を示す図。
【図３９】試作したトランジスタのＶｄ−Ｉｄ特性を示す図。
【図４０】試作したトランジスタのチャネル長変調係数のＬ／Ｗ依存性を示す図。
【発明を実施するための形態】
【００１９】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２１】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２３】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００２４】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２５】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２６】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの一例について説明する。
【００２８】
〈トランジスタの構成例１〉
図１（Ａ）乃至図１（Ｄ）は、トランジスタ１００の上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１（Ｂ）に相当し、図１（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１（Ｃ）に相当し、図１（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１（Ｄ）に相当する。なお、図１（Ａ）乃至図１（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【００２９】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３０】
図１（Ａ）、（Ｂ）に示すチャネル長Ｌは、トランジスタ１００のチャネル長を表す。
【００３１】
図１（Ａ）、（Ｃ）に示すチャネル幅Ｗは、トランジスタ１００のチャネル幅（見かけ上のチャネル幅、囲い込みチャネル幅）を表す。
【００３２】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３４】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３５】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００３６】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３７】
トランジスタ１００は、基板６４０と、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、半導体６６１、半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、半導体６６１、半導体６６２および半導体６６３をまとめて、半導体６６０と呼称する。
【００３８】
導電膜６７１は、トランジスタ１００のソース電極としての機能を有する。導電膜６７２は、トランジスタ１００のドレイン電極としての機能を有する。
【００３９】
導電膜６７３は、トランジスタ１００のゲート電極としての機能を有する。
【００４０】
絶縁膜６５３は、トランジスタ１００のゲート絶縁層としての機能を有する。
【００４１】
図１（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
【００４２】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
【００４３】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
【００４４】
また、ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、電力制御用のトランジスタに適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造を電力制御用のトランジスタに用いる場合は、高耐圧が要求されるため、チャネル長が長い方が好ましい。例えば、トランジスタは、チャネル長が好ましくは１μｍ以上、さらに好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上の領域を有することが好ましい。
【００４５】
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【００４６】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【００４７】
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
【００４８】
〈〈半導体の説明〉〉
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。
【００４９】
トランジスタ１００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を３Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
【００５０】
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【００５１】
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【００５２】
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【００５３】
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜を有することが好ましい。
【００５４】
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
【００５５】
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、スパッタリングターゲットの原子数比はＩｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
【００５６】
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、スパッタリングターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【００５７】
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
【００５８】
次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図２（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２（Ａ）は、図１（Ｂ）に示すトランジスタ１００のチャネル部分を拡大した図で、図２（Ｂ）は、図２（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図２（Ｂ）は、トランジスタ１００のチャネル形成領域のエネルギーバンド構造を示している。
【００５９】
図２（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
【００６０】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【００６１】
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
【００６２】
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【００６３】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【００６４】
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
【００６５】
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【００６６】
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【００６７】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【００６８】
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【００６９】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【００７０】
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【００７１】
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【００７２】
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。
【００７３】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
【００７４】
一方で、半導体６６２の膜厚を厚くするほど、チャネル長が１μｍ未満の短チャネルトランジスタのＶｄ−Ｉｄ特性において、チャネル長変調効果により、トランジスタが飽和特性を示さず、ドレイン電圧に応じて、ドレイン電流が増大してしまうという問題が確認されている。
【００７５】
トランジスタが良好な飽和特性を得るために、半導体６６２は、例えば２ｎｍ以上、２０ｎｍ未満、好ましくは２ｎｍ以上、１０ｎｍ未満、さらに好ましくは２ｎｍ以上、８ｎｍ未満、さらに好ましくは２ｎｍ以上、５ｎｍ未満、さらに好ましくは２ｎｍ以上、３ｎｍ未満の厚さの領域を有していればよい。
【００７６】
また、トランジスタが良好な飽和特性を得るために、トランジスタは、チャネル幅の長さが、例えば、１００ｎｍ未満、好ましくは８０ｎｍ未満、さらに好ましくは６０ｎｍ未満、さらに好ましくは４０ｎｍ未満の領域を有していればよい。
【００７７】
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【００７８】
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【００７９】
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【００８０】
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【００８１】
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【００８２】
以上、半導体６６１、半導体６６２及び半導体６６３を上述の構成にすることで、トランジスタ１００は高いオン電流と安定な電気特性を得ることができる。
【００８３】
〈トランジスタの構成例２〉
次に、図１のトランジスタ１００と異なる構成例について、図３（Ａ）乃至（Ｄ）を用いて説明する。
【００８４】
トランジスタ１００は、１つのゲート電極が設けられている場合の例であるが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設けられていてもよい。図３（Ａ）乃至（Ｄ）に示すトランジスタ１１０は、第２のゲート電極として、導電膜６７４が設けられている。図３（Ａ）は上面図であり、図３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図３（Ｂ）に相当し、図３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図３（Ｃ）に相当し、図３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図３（Ｄ）に相当する。なお、図３（Ａ）乃至（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【００８５】
図３は、基板６４０と絶縁膜６５２との間に、絶縁膜６５１、導電膜６７４及び絶縁膜６５６を有している点で、図１と異なる。
【００８６】
絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
【００８７】
導電膜６７４は、第２のゲート電極としての機能を有する。導電膜６７４は、一定の電位が供給されていてもよいし、導電膜６７３と同じ電位や、同じ信号が供給されていてもよい。
【００８８】
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。
【００８９】
トランジスタ１１０は、第２のゲート電極として機能する導電膜６７４を設けることで、半導体６６２中の上下にチャネルを形成することができるようになるため、オン電流を増大させることができる。また、トランジスタ１１０は、Ｖｄ−Ｉｄ特性において、良好な飽和特性が得られるため、安定な電気特性を得ることができる。
【００９０】
〈トランジスタの構成例３〉
次に、図３のトランジスタ１１０と異なる構成例について、図４（Ａ）乃至（Ｄ）を用いて説明する。
【００９１】
図４（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１２０の上面図であり、図４（Ｂ）は、図４（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図４（Ｃ）は、図４（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【００９２】
図４に示すトランジスタ１２０は、その上面図において、ソース及びドレインの一方として機能する導電膜６７１が、ソース及びドレインの他方として機能する導電膜６７２を同心円状に取り囲んでいる点で、トランジスタ１１０と異なる。
【００９３】
図４（Ｄ）はトランジスタ１２０が有する半導体６６２の上面図である。図４（Ｄ）に示すように、半導体６６２は導電膜６７１と重なる領域６６２ａおよび導電膜６７２と重なる領域６６２ｂを有する。領域６６２ａと領域６６２ｂとは、それぞれ、他方の領域と対向する端部を有する。上面からみたときに、領域６６２ｂの端部の長さは領域６６２ａの端部の長さよりも短い。
【００９４】
また、導電膜６７１を外部の端子と電気的に接続するために、導電膜６７１上に導電膜６７５が形成され、導電膜６７５上にプラグ６８１が形成され、プラグ６８１上に導電膜６３１が形成されている。
【００９５】
また、導電膜６７２を外部の端子と電気的に接続するために、導電膜６７２上に導電膜６７６が形成され、導電膜６７６上にプラグ６８２が形成され、プラグ６８２上に導電膜６３３が形成されている。
【００９６】
また、導電膜６７３を外部の端子と電気的に接続するために、導電膜６７３上にプラグ６８３が形成され、プラグ６８３上に導電膜６３２が形成されている。
【００９７】
導電膜６７５および導電膜６７６、導電膜６３１乃至導電膜６３３、プラグ６８１乃至プラグ６８３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００９８】
また、絶縁膜６５５は、その上面が平坦化処理されていてもよい。
【００９９】
トランジスタ１２０は、上記以外の構成については、トランジスタ１１０と同様であり、詳細な説明は省略する。
【０１００】
トランジスタ１２０において、導電膜６７１は、ドレイン電極として機能し、導電膜６７２は、ソース電極として機能することが好ましい。このように、ドレイン電極がソース電極を取り囲む構成にすることで、トランジスタ１２０は、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示し、安定な電気特性を得ることができる。
【０１０１】
図４（Ｂ）乃至（Ｄ）において、Ｌ２はトランジスタ１２０のチャネル長である。トランジスタ１２０のチャネル長Ｌ２も、図１に示すトランジスタ１００と同様、半導体６６２の上面における導電膜６７１の端部と導電膜６７２の端部との間の距離をいう。別言すると、チャネル長Ｌ２は、導電膜６７１の端部と導電膜６７２の端部との間の距離である。
【０１０２】
トランジスタ１２０をＬＳＩなどの高集積化された半導体装置に適用する場合、Ｌ２は、例えば１０ｎｍ以上、１μｍ未満、好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
【０１０３】
また、トランジスタ１２０を電力制御用の装置など、高耐圧が要求される半導体装置に適用する場合、Ｌ２は、例えば１μｍ以上、好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上である。
【０１０４】
〈トランジスタの構成例４〉
次に、図４のトランジスタ１２０と異なる構成例について、図５（Ａ）乃至（Ｄ）を用いて説明する。
【０１０５】
図５（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１３０の上面図であり、図５（Ｂ）は、図５（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図５（Ｃ）は、図５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
【０１０６】
図５に示すトランジスタ１３０は、その上面図において、ソース及びドレインの一方として機能する導電膜６７１が、ソース及びドレインの他方として機能する導電膜６７２を四角形に取り囲んでいる点で、トランジスタ１２０と異なる。それ以外の構成については、トランジスタ１３０は、トランジスタ１２０と同様であり、詳細な説明は省略する。
【０１０７】
図５（Ｄ）はトランジスタ１３０が有する半導体６６２の上面図である。図５（Ｄ）に示すように、半導体６６２は導電膜６７１と重なる領域６６２ａおよび導電膜６７２と重なる領域６６２ｂを有する。領域６６２ａと領域６６２ｂとは、それぞれ、他方の領域と対向する端部を有する。上面からみたときに、領域６６２ｂの端部の長さは領域６６２ａの端部の長さよりも短い。
【０１０８】
トランジスタ１３０において、導電膜６７１は、ドレイン電極として機能し、導電膜６７２は、ソース電極として機能することが好ましい。このように、ドレイン電極がソース電極を取り囲む構成にすることで、トランジスタ１３０は、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示し、安定な電気特性を得ることができる。
【０１０９】
図５（Ｂ）乃至（Ｄ）において、Ｌ３はトランジスタ１３０のチャネル長である。トランジスタ１３０のチャネル長Ｌ３も、図１に示すトランジスタ１００と同様、半導体６６２の上面における導電膜６７１の端部と導電膜６７２の端部との間の距離をいう。別言すると、チャネル長Ｌ３は、導電膜６７１の端部と導電膜６７２の端部との間の距離である。
【０１１０】
トランジスタ１３０をＬＳＩなどの高集積化された半導体装置に適用する場合、Ｌ３は、例えば１０ｎｍ以上、１μｍ未満、好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
【０１１１】
また、トランジスタ１３０を電力制御用の装置など、高耐圧が要求される半導体装置に適用する場合、Ｌ３は、例えば１μｍ以上、好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上である。
【０１１２】
〈トランジスタの構成例５〉
次に、図３のトランジスタ１１０と異なる構成例について、図６（Ａ）乃至（Ｄ）を用いて説明する。
【０１１３】
図６（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１４０の上面図であり、図６（Ｂ）は、図６（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図６（Ｃ）は、図６（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。図６（Ｄ）は半導体６６２の上面図である。
【０１１４】
図６に示すトランジスタ１４０は、その上面図において、ソース及びドレインの一方として機能する導電膜６７１と、ソース及びドレインの他方として機能する導電膜６７２とが、互いに向かい合い、扇形を形成している点で、図３のトランジスタ１１０と異なる。
【０１１５】
また、図６（Ｄ）に示すように、半導体６６２は、導電膜６７１と重なる領域６６２ａ、および導電膜６７２と重なる領域６６２ｂを有し、領域６６２ａと領域６６２ｂとは、それぞれ、他方の領域と対向する端部を有し、上面から見たときに、領域６６２ａの端部の長さが領域６６２ｂの端部の長さよりも短い。この点が、図３に示すトランジスタ１１０と異なる。それ以外の構成については、トランジスタ１４０は、トランジスタ１１０と同様であり、詳細な説明は省略する。
【０１１６】
トランジスタ１４０において、導電膜６７１は、ソース電極として機能し、導電膜６７２は、ドレイン電極として機能することが好ましい。上記構成にすることで、トランジスタ１４０は、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示し、安定な電気特性を得ることができる。
【０１１７】
図６（Ａ）、（Ｄ）において、Ｌ４はトランジスタ１４０のチャネル長である。トランジスタ１４０のチャネル長Ｌ４も、図１に示すトランジスタ１００と同様、半導体６６２の上面における導電膜６７１の端部と導電膜６７２の端部との間の距離をいう。別言すると、チャネル長Ｌ４は、導電膜６７１の端部と導電膜６７２の端部との間の距離である。
【０１１８】
トランジスタ１４０をＬＳＩなどの高集積化された半導体装置に適用する場合、Ｌ４は、例えば１０ｎｍ以上、１μｍ未満、好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
【０１１９】
また、トランジスタ１４０を電力制御用の装置など、高耐圧が要求される半導体装置に適用する場合、Ｌ４は、例えば１μｍ以上、好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上である。
【０１２０】
〈トランジスタの構成例６〉
次に、図６のトランジスタ１４０と異なる構成例について、図７（Ａ）乃至（Ｄ）を用いて説明する。
【０１２１】
図７（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１５０の上面図であり、図７（Ｂ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図７（Ｃ）は、図７（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。図７（Ｄ）は、半導体６６２の上面図である。
【０１２２】
図７に示すトランジスタ１５０は、その上面図において、導電膜６７１の端部及び導電膜６７２の端部がある曲率を持っている点で、図６に示すトランジスタ１４０と異なる。また、導電膜６７３及び導電膜６７４は、上記曲率と同じ曲率で曲がっている。トランジスタ１５０は、上記以外の構成については、トランジスタ１４０と同様であり、詳細な説明は省略する。
【０１２３】
トランジスタ１５０において、導電膜６７１は、ソース電極として機能し、導電膜６７２は、ドレイン電極として機能することが好ましい。上記構成にすることで、トランジスタ１５０は、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示し、安定な電気特性を得ることができる。
【０１２４】
図７（Ａ）、（Ｄ）において、Ｌ５はトランジスタ１５０のチャネル長である。トランジスタ１５０のチャネル長Ｌ５も、図１に示すトランジスタ１００と同様、半導体６６２の上面における導電膜６７１の端部と導電膜６７２の端部との間の距離をいう。別言すると、チャネル長Ｌ５は、導電膜６７１の端部と導電膜６７２の端部との間の距離である。
【０１２５】
トランジスタ１５０をＬＳＩなどの高集積化された半導体装置に適用する場合、Ｌ５は、例えば１０ｎｍ以上、１μｍ未満、好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
【０１２６】
また、トランジスタ１５０を電力制御用の装置など、高耐圧が要求される半導体装置に適用する場合、Ｌ５は、例えば１μｍ以上、好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上である。
【０１２７】
〈トランジスタの構成例７〉
次に、図３のトランジスタ１１０と異なる構成例について、図８（Ａ）乃至（Ｄ）を用いて説明する。
【０１２８】
図８（Ａ）は、本発明の一態様の半導体装置であるトランジスタ１６０の上面図であり、図８（Ｂ）は、図８（Ａ）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図８（Ｃ）は、図８（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。図８（Ｄ）は、半導体６６２の上面図である。
【０１２９】
図８に示すトランジスタ１６０は、その上面図において、ソース及びドレインの一方として機能する導電膜６７１と、ソース及びドレインの他方として機能する導電膜６７２とが、互いに向かい合い、台形を形成している点で、図３のトランジスタ１１０と異なる。
【０１３０】
また、図８（Ｄ）に示すように、半導体６６２は、導電膜６７１と重なる領域６６２ａ、および導電膜６７２と重なる領域６６２ｂを有し、領域６６２ａと領域６６２ｂとは、それぞれ、他方の領域と対向する端部を有し、上面から見たときに、領域６６２ａの端部の長さが領域６６２ｂの端部の長さよりも短い。この点が、図３に示すトランジスタ１１０と異なる。それ以外の構成については、トランジスタ１６０は、トランジスタ１１０と同様であり、詳細な説明は省略する。
【０１３１】
トランジスタ１６０において、導電膜６７１は、ソース電極として機能し、導電膜６７２は、ドレイン電極として機能することが好ましい。上記構成にすることで、トランジスタ１６０は、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示し、安定な電気特性を得ることができる。
【０１３２】
図８（Ａ）、（Ｄ）において、Ｌ６はトランジスタ１６０のチャネル長である。トランジスタ１６０のチャネル長Ｌ６も、図１に示すトランジスタ１００と同様、半導体６６２の上面における導電膜６７１の端部と導電膜６７２の端部との間の距離をいう。別言すると、チャネル長Ｌ６は、導電膜６７１の端部と導電膜６７２の端部との間の距離である。
【０１３３】
トランジスタ１６０をＬＳＩなどの高集積化された半導体装置に適用する場合、Ｌ６は、例えば１０ｎｍ以上、１μｍ未満、好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満である。
【０１３４】
また、トランジスタ１６０を電力制御用の装置など、高耐圧が要求される半導体装置に適用する場合、Ｌ６は、例えば１μｍ以上、好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上である。
【０１３５】
〈トランジスタの構成例８〉
本実施の形態で示したトランジスタは、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図９（Ａ）、（Ｂ）に示す。
【０１３６】
図９（Ａ）は、図３（Ｂ）、図６（Ｂ）、図７（Ｂ）、及び図８（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
【０１３７】
図９（Ｂ）は、図４（Ｂ）及び図５（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
【０１３８】
〈トランジスタの構成例９〉
本実施の形態で示したトランジスタは、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図１０（Ａ）、（Ｂ）に示す。
【０１３９】
図１０（Ａ）は、図３（Ｂ）、図６（Ｂ）、図７（Ｂ）、及び図８（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
【０１４０】
図１０（Ｂ）は、図４（Ｂ）及び図５（Ｂ）において、導電膜６７１が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
【０１４１】
〈トランジスタの構成例１０〉
本実施の形態で示したトランジスタは、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図１１（Ａ）、（Ｂ）に示す。
【０１４２】
図１１（Ａ）は、図３（Ｂ）、図６（Ｂ）、図７（Ｂ）、及び図８（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
【０１４３】
図１１（Ｂ）は、図４（Ｂ）及び図５（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
【０１４４】
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０１４５】
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１４６】
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０１４７】
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１４８】
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１４９】
〈トランジスタの構成例１１〉  
図１１（Ａ）、（Ｂ）で示したトランジスタは、導電膜６７１ｂ及び導電膜６７２ｂが半導体６６１及び半導体６６２の側面と接していてもよい。一例として、図１２（Ａ）、（Ｂ）に示す。
【０１５０】
図１２（Ａ）は、図１１（Ａ）において、導電膜６７１ｂ及び導電膜６７２ｂが半導体６６１及び半導体６６２の側面と接している場合である。
【０１５１】
図１２（Ｂ）は、図１１（Ｂ）において、導電膜６７１ｂが半導体６６１及び半導体６６２の側面と接している場合である。
【０１５２】
〈トランジスタの作製方法〉
以下では、上記構成例で示したトランジスタのうち、図３、図６、図７、及び図８に示すトランジスタの作製方法について、図１３及び図１４で説明を行う。なお、図１３及び図１４の左側には、トランジスタのチャネル長方向の断面図（図３、図６、図７、及び図８における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示し、図１３及び図１４の右側には、トランジスタのチャネル幅方向の断面図（図３、図６、図７、及び図８における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示している。
【０１５３】
また、図３、図６、図７、及び図８以外の本実施の形態に示すトランジスタについても、以下に記す作製方法を参照することで、容易に作製することができる。
【０１５４】
まず、基板６４０上に、絶縁膜６５１ａを成膜し、導電膜６７４を形成した後、絶縁膜６５１ｂを成膜する（図１３（Ａ））。
【０１５５】
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１５６】
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１５７】
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
【０１５８】
絶縁膜６５１ａ及び絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０１５９】
また、絶縁膜６５１ａ及び絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０１６０】
絶縁膜６５１ａ及び絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１６１】
また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。
【０１６２】
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０１６３】
導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１６４】
次に、絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図１３（Ｂ）参照）。
【０１６５】
また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
【０１６６】
なお、以降では、絶縁膜６５１ａ及び絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。
【０１６７】
次に、絶縁膜６５６、絶縁膜６５２、半導体６６１及び半導体６６２を成膜する（図１３（Ｃ）参照）。
【０１６８】
絶縁膜６５６及び絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
【０１６９】
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１７０】
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０１７１】
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１７２】
例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１７３】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０１７４】
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０１７５】
半導体６６１と半導体６６２とは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１及び半導体６６２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０１７６】
半導体６６１及び半導体６６２に用いることができる材料は、図１の半導体６６１及び半導体６６２の記載を参照すればよい。
【０１７７】
なお、半導体６６１及び半導体６６２として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０１７８】
ここで、半導体６６１を形成した後に、半導体６６１に酸素を導入してもよい。例えば、成膜後の半導体６６１に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１７９】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０１８０】
半導体６６１及び半導体６６２を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１及び半導体６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
【０１８１】
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体６６１及び島状の半導体６６２の積層構造を形成することができる（図１３（Ｄ）参照）。なお、半導体膜のエッチングの際に、絶縁膜６５２の一部がエッチングされ、半導体６６１及び半導体６６２に覆われていない領域における絶縁膜６５２が薄膜化することがある。したがって、当該エッチングにより絶縁膜６５２が消失しないよう、予め厚く形成しておくことが好ましい。
【０１８２】
なお、半導体膜のエッチング条件によっては、レジストがエッチング時に消失してしまう場合があるため、エッチングの耐性が高い材料、例えば無機膜または金属膜からなるいわゆるハードマスクを用いてもよい。ここでハードマスク６７８として、導電膜を用いる例を示す。ハードマスク６７８を用いて半導体膜を加工し、半導体６６１及び半導体６６２を形成する例を示す。（図１３（Ｅ）参照）。
【０１８３】
ハードマスク６７８として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０１８４】
また、ハードマスク６７８には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０１８５】
ハードマスク６７８の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１８６】
次に、レジストマスクを形成し、エッチングにより、ハードマスク６７８を、導電膜６７１及び導電膜６７２に加工する（図１４（Ａ）参照）。ここで、ハードマスク６７８のエッチングの際に、半導体６６２や絶縁膜６５２の上部の一部がエッチングされ、導電膜６７１及び導電膜６７２と重ならない部分が薄膜化することがある。したがって、半導体６６２の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
【０１８７】
次に、半導体６６３及び絶縁膜６５３を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図１４（Ｂ）参照）。
【０１８８】
次に導電膜６７３を成膜し、レジストマスクを形成し、エッチングにより該導電膜６７３を加工し、その後レジストマスクを除去してゲート電極を形成する（図１４（Ｃ）参照）。
【０１８９】
半導体６６３、絶縁膜６５３及び導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１９０】
半導体６６３及び絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３及び半導体６６３をエッチングしてもよい。
【０１９１】
また半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１９２】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０１９３】
半導体６６３に用いることができる材料は、図１の半導体６６３の記載を参照すればよい。
【０１９４】
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０１９５】
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０１９６】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁膜６５３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
【０１９７】
次に、絶縁膜６５４を形成する。絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１９８】
絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１９９】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。
【０２００】
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。またこのとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６及び絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。
【０２０１】
続いて、絶縁膜６５５を形成する。絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。
【０２０２】
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
【０２０３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０４】
（実施の形態２）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
【０２０５】
〈半導体装置の断面図〉
図１５（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１５（Ａ）に示す半導体装置は、基板２００１と、トランジスタ２２００と、トランジスタ２１００と、素子分離層２００２と、絶縁膜２００３と、導電膜２００４と、導電膜２００５と、導電膜２００６と、プラグ２００７と、プラグ２００８と、プラグ２００９と、を有している。また、トランジスタ２２００は、ソース領域又はドレイン領域として機能する不純物領域２２０１と、ゲート電極２２０３と、ゲート絶縁層２２０４と、側壁絶縁層２２０５と、を有している。
【０２０６】
図１５（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。図１５（Ａ）では、第２の半導体材料を用いたトランジスタ２１００として、実施の形態１で例示したトランジスタを適用した例を示している。なお、一点鎖線より左側がトランジスタ２１００及びトランジスタ２２００のチャネル長方向の断面、右側がトランジスタ２１００及びトランジスタ２２００のチャネル幅方向の断面である。
【０２０７】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２０８】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２０９】
また、トランジスタ２２００は、側壁絶縁層２２０５の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。特に、トランジスタ２２００をｎチャネル型とする場合は、ホットキャリアによる劣化を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。
【０２１０】
また、トランジスタ２２００としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層２２０５を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【０２１１】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２１２】
基板２００１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板２００１としてｐ型の単結晶シリコン基板を用いた場合、基板２００１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。
【０２１３】
また、基板２００１は絶縁基板または金属基板上に半導体膜を設けたものでもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。該金属基板として、例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０２１４】
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０２１５】
トランジスタ２２００は、素子分離層２００２により、基板２００１に形成される他のトランジスタと分離されている。素子分離層２００２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。
【０２１６】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２００３を設けることは特に効果的である。絶縁膜２００３により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０２１７】
絶縁膜２００３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２１８】
導電膜２００４乃至導電膜２００６は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２１９】
プラグ２００７乃至プラグ２００９は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２２０】
なお、図１５（Ａ）において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
【０２２１】
ここで、トランジスタ２２００に換えて図１５（Ｄ）及び図１５（Ｅ）に示すトランジスタ７０４を用いてもよい。図１５（Ｅ）には、一点鎖線Ｅ−Ｆによる図１５（Ｄ）の断面を示す。半導体基板７３０上に形成されたトランジスタ７０４は、チャネルが形成される半導体層７５６と、不純物領域７５１と、不純物領域７５５と、ゲート絶縁層７５３と、ゲート電極７５２と、側壁絶縁層７５４と、素子分離層７３１を有している。半導体層７５６は凸形状を有し、その側面及び上面に沿ってゲート絶縁層７５３及びゲート電極７５２が設けられている。このようなトランジスタは半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板７３０の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０２２２】
図１５（Ａ）に示す半導体装置において、第１の半導体材料をチャネルに持つトランジスタでＣＭＯＳ回路を構成してもよい。図１６に、第１の半導体材料をチャネルにもつトランジスタ２２００及びトランジスタ２３００で、ＣＭＯＳ回路を構成した場合の半導体装置の断面図を示す。
【０２２３】
トランジスタ２３００は、ソース領域又はドレイン領域として機能する不純物領域２３０１と、ゲート電極２３０３と、ゲート絶縁層２３０４と、側壁絶縁層２３０５と、を有している。また、トランジスタ２３００は、側壁絶縁層２３０５の下に、ＬＤＤ領域として機能する不純物領域２３０２を設けてもよい。図１６のその他の構成要素については、図１５（Ａ）の記載を参照すればよい。
【０２２４】
トランジスタ２２００と、トランジスタ２３００とは、互いに異なる極性のトランジスタであることが好ましい。例えば、トランジスタ２２００がＰＭＯＳトランジスタの場合、トランジスタ２３００は、ＮＭＯＳトランジスタであることが好ましい。
【０２２５】
また、図１５（Ａ）及び図１６に示す半導体装置に、例えばフォトダイオードなどの光電変換素子を設けてもよい。
【０２２６】
フォトダイオードは、単結晶半導体や多結晶半導体を用いて形成してもよい。単結晶半導体や多結晶半導体を用いたフォトダイオードは、光の検出感度が高いため好ましい。
【０２２７】
図１７（Ａ）は、基板２００１にフォトダイオード２４００を設けた場合の断面図を示している。フォトダイオード２４００は、アノード及びカソードの一方としての機能を有する導電層２４０１と、アノード及びカソードの他方としての機能を有する導電層２４０２と、導電層２４０２とプラグ２００７とを電気的に接続させる導電層２４０３と、を有する。導電層２４０１乃至２４０３は、基板２００１に不純物を注入することで作製しても良い。
【０２２８】
図１７（Ａ）は、基板２００１の厚さ方向に電流が流れるようにフォトダイオード２４００を設けているが、基板２００１に対して横方向に電流が流れるようにフォトダイオード２４００を設けてもよい。
【０２２９】
図１７（Ｂ）は、トランジスタ２１００の上層にフォトダイオード２５００を設けた場合の半導体装置の断面図である。フォトダイオード２５００は、アノード及びカソードの一方としての機能を有する導電層２５０１と、アノード及びカソードの他方としての機能を有する導電層２５０２と、半導体層２５０３と、を有している。また、フォトダイオード２５００は、プラグ２５０４を介して、導電膜２００６と電気的に接続されている。
【０２３０】
図１７（Ｂ）において、フォトダイオード２５００をトランジスタ２１００と同じ階層に設けてもよい。また、フォトダイオード２５００をトランジスタ２２００とトランジスタ２１００の間の階層に設けてもよい。
【０２３１】
図１７（Ａ）及び図１７（Ｂ）のその他の構成要素に関する詳細は、図１５（Ａ）及び図１６の記載を参照すればよい。
【０２３２】
また、フォトダイオード２４００又はフォトダイオード２５００を、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、セレン、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎ等がある。
【０２３３】
例えば、フォトダイオード２４００又はフォトダイオード２５００にセレンを用いると、可視光や、紫外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子を実現できる。
【０２３４】
次に、図１５（Ａ）の構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２３５】
〈ＣＭＯＳ回路〉
図１５（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０２３６】
〈アナログスイッチ〉
また図１５（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２３７】
〈記憶装置〉
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１８に示す。
【０２３８】
図１８（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１で説明したトランジスタを用いることができる。
【０２３９】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２４０】
図１８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース及びドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース及びドレインの他方は、容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。
【０２４１】
図１８（Ａ）に示す半導体装置では、トランジスタ３２００のゲートの電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２４２】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
【０２４３】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
【０２４４】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２４５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２４６】
図１８（Ｂ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１８（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込み及び保持動作が可能である。
【０２４７】
次に、図１８（Ｂ）に示す半導体装置の情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２４８】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２４９】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２５０】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２５１】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２５２】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２５３】
本実施の形態に示す記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグにも応用可能である。
【０２５４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５５】
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形態２で説明した記憶装置を含むＣＰＵについて説明する。
【０２５６】
図１９は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２５７】
図１９に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１９に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１９に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２５８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２５９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２６０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２６１】
図１９に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態２に示した記憶装置を用いることができる。
【０２６２】
図１９に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２６３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２６４】
（実施の形態４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２０に示す。
【０２６５】
図２０（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２６６】
図２０（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２０（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０２６７】
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０２６８】
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０２６９】
図２０（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０２７０】
図２０（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０２７１】
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
【０２７２】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図２１を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２１（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２１（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２１（Ｃ）参照）、乗り物類（自転車等、図２１（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２１（Ｅ）、図２１（Ｆ）参照）等に設けて使用することができる。
【０２７３】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２７４】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０２７５】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０２７６】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２７７】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２７８】
（実施の形態６）
本実施の形態では、半導体６６２に適用可能な、酸化物半導体膜の構造について説明する。
【０２７９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２８０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２８１】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０２８２】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０２８３】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０２８４】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０２８５】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０２８６】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０２８７】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０２８８】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２８９】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０２９０】
図２２（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２２（Ｂ）に示す。図２２（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２９１】
図２２（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２２（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２２（Ｂ）および図２２（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２９２】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２２（Ｄ）参照。）。図２２（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２２（Ｄ）に示す領域５１６１に相当する。
【０２９３】
また、図２３（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２３（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）に示す。図２３（Ｂ）、図２３（Ｃ）および図２３（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０２９４】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２９５】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２９６】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２９７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２５（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２５（Ｂ）に示す。図２５（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２５（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２５（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０２９８】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２９９】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３００】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３０１】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３０２】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３０３】
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３０４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０３０５】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３０６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３０７】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３０８】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０３０９】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３１０】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３１１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０３１２】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３１３】
図２６は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２６より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２６中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２６中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０３１４】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３１５】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０３１６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０３１７】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３１８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０３１９】
＜成膜モデル＞
以下では、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳの成膜モデルの一例について説明する。
【０３２０】
図２７（Ａ）は、スパッタリング法によりＣＡＡＣ−ＯＳが成膜される様子を示した成膜室内の模式図である。
【０３２１】
ターゲット５１３０は、バッキングプレートに接着されている。バッキングプレートを介してターゲット５１３０と向かい合う位置には、複数のマグネットが配置される。該複数のマグネットによって磁場が生じている。マグネットの磁場を利用して成膜速度を高めるスパッタリング法は、マグネトロンスパッタリング法と呼ばれる。
【０３２２】
基板５１２０は、ターゲット５１３０と向かい合うように配置しており、その距離ｄ（ターゲット−基板間距離（Ｔ−Ｓ間距離）ともいう。）は０．０１ｍ以上１ｍ以下、好ましくは０．０２ｍ以上０．５ｍ以下とする。成膜室内は、ほとんどが成膜ガス（例えば、酸素、アルゴン、または酸素を５体積％以上の割合で含む混合ガス）で満たされ、０．０１Ｐａ以上１００Ｐａ以下、好ましくは０．１Ｐａ以上１０Ｐａ以下に制御される。ここで、ターゲット５１３０に一定以上の電圧を印加することで、放電が始まり、プラズマが確認される。なお、ターゲット５１３０の近傍には磁場によって、高密度プラズマ領域が形成される。高密度プラズマ領域では、成膜ガスがイオン化することで、イオン５１０１が生じる。イオン５１０１は、例えば、酸素の陽イオン（Ｏ＋）やアルゴンの陽イオン（Ａｒ＋）などである。
【０３２３】
ここで、ターゲット５１３０は、複数の結晶粒を有する多結晶構造を有し、いずれかの結晶粒には劈開面が含まれる。図２８（Ａ）に、一例として、ターゲット５１３０に含まれるＩｎＧａＺｎＯ４の結晶の構造を示す。なお、図２８（Ａ）は、ｂ軸に平行な方向からＩｎＧａＺｎＯ４の結晶を観察した場合の構造である。図２８（Ａ）より、近接する二つのＧａ−Ｚｎ−Ｏ層において、それぞれの層における酸素原子同士が近距離に配置されていることがわかる。そして、酸素原子が負の電荷を有することにより、近接する二つのＧａ−Ｚｎ−Ｏ層の間には斥力が生じる。その結果、ＩｎＧａＺｎＯ４の結晶は、近接する二つのＧａ−Ｚｎ−Ｏ層の間に劈開面を有する。
【０３２４】
高密度プラズマ領域で生じたイオン５１０１は、電界によってターゲット５１３０側に加速され、やがてターゲット５１３０と衝突する。このとき、劈開面から平板状またはペレット状のスパッタ粒子であるペレット５１００ａおよびペレット５１００ｂが剥離し、叩き出される。なお、ペレット５１００ａおよびペレット５１００ｂは、イオン５１０１の衝突の衝撃によって、構造に歪みが生じる場合がある。
【０３２５】
ペレット５１００ａは、三角形、例えば正三角形の平面を有する平板状またはペレット状のスパッタ粒子である。また、ペレット５１００ｂは、六角形、例えば正六角形の平面を有する平板状またはペレット状のスパッタ粒子である。なお、ペレット５１００ａおよびペレット５１００ｂなどの平板状またはペレット状のスパッタ粒子を総称してペレット５１００と呼ぶ。ペレット５１００の平面の形状は、三角形、六角形に限定されない、例えば、三角形が複数個合わさった形状となる場合がある。例えば、三角形（例えば、正三角形）が２個合わさった四角形（例えば、ひし形）となる場合もある。
【０３２６】
ペレット５１００は、成膜ガスの種類などに応じて厚さが決定する。理由は後述するが、ペレット５１００の厚さは、均一にすることが好ましい。また、スパッタ粒子は厚みのないペレット状である方が、厚みのあるサイコロ状であるよりも好ましい。例えば、ペレット５１００は、厚さを０．４ｎｍ以上１ｎｍ以下、好ましくは０．６ｎｍ以上０．８ｎｍ以下とする。また、例えば、ペレット５１００は、幅を１ｎｍ以上３ｎｍ以下、好ましくは１．２ｎｍ以上２．５ｎｍ以下とする。ペレット５１００は、上述の図２６中の（１）で説明した初期核に相当する。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するターゲット５１３０にイオン５１０１を衝突させると、図２８（Ｂ）に示すように、Ｇａ−Ｚｎ−Ｏ層、Ｉｎ−Ｏ層およびＧａ−Ｚｎ−Ｏ層の３層を有するペレット５１００が剥離する。図２８（Ｃ）に、剥離したペレット５１００をｃ軸に平行な方向から観察した構造を示す。ペレット５１００は、二つのＧａ−Ｚｎ−Ｏ層（パン）と、Ｉｎ−Ｏ層（具）と、を有するナノサイズのサンドイッチ構造と呼ぶこともできる。
【０３２７】
ペレット５１００は、プラズマを通過する際に、側面が負または正に帯電する場合がある。ペレット５１００は、例えば、側面に位置する酸素原子が負に帯電する可能性がある。側面が同じ極性の電荷を有することにより、電荷同士の反発が起こり、平板状またはペレット状の形状を維持することが可能となる。なお、ＣＡＡＣ−ＯＳが、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、インジウム原子と結合した酸素原子が負に帯電する可能性がある。または、インジウム原子、ガリウム原子または亜鉛原子と結合した酸素原子が負に帯電する可能性がある。また、ペレット５１００は、プラズマを通過する際に、プラズマ中のインジウム原子、ガリウム原子、亜鉛原子および酸素原子などと結合することで成長する場合がある。上述の図２６中の（２）と（１）の大きさの違いが、プラズマ中での成長分に相当する。ここで、基板５１２０が室温程度である場合、基板５１２０上におけるペレット５１００の成長が起こりにくいためｎｃ−ＯＳとなる（図２７（Ｂ）参照。）。室温程度で成膜できることから、基板５１２０が大面積である場合でもｎｃ−ＯＳの成膜が可能である。なお、ペレット５１００をプラズマ中で成長させるためには、スパッタリング法における成膜電力を高くすることが有効である。成膜電力を高くすることで、ペレット５１００の構造を安定にすることができる。
【０３２８】
図２７（Ａ）および図２７（Ｂ）に示すように、例えば、ペレット５１００は、プラズマ中を凧のように飛翔し、ひらひらと基板５１２０上まで舞い上がっていく。ペレット５１００は電荷を帯びているため、ほかのペレット５１００が既に堆積している領域が近づくと、斥力が生じる。ここで、基板５１２０の上面では、基板５１２０の上面に平行な向きの磁場（水平磁場ともいう。）が生じている。また、基板５１２０およびターゲット５１３０間には、電位差が与えられるため、基板５１２０からターゲット５１３０に向かう方向に電流が流れる。したがって、ペレット５１００は、基板５１２０の上面において、磁場および電流の作用によって、力（ローレンツ力）を受ける。このことは、フレミングの左手の法則によって理解できる。
【０３２９】
ペレット５１００は、原子一つと比べると質量が大きい。そのため、基板５１２０の上面を移動するためには何らかの力を外部から印加することが重要となる。その力の一つが磁場および電流の作用で生じる力である可能性がある。なお、ペレット５１００に、基板５１２０の上面を移動するために十分な力を与えるには、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が１０Ｇ以上、好ましくは２０Ｇ以上、さらに好ましくは３０Ｇ以上、より好ましくは５０Ｇ以上となる領域を設けるとよい。または、基板５１２０の上面において、基板５１２０の上面に平行な向きの磁場が、基板５１２０の上面に垂直な向きの磁場の１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上、より好ましくは５倍以上となる領域を設けるとよい。
【０３３０】
このとき、マグネットと基板５１２０とが相対的に移動すること、または回転することによって、基板５１２０の上面における水平磁場の向きは変化し続ける。したがって、基板５１２０の上面において、ペレット５１００は、様々な方向から力を受け、様々な方向へ移動することができる。
【０３３１】
また、図２７（Ａ）に示すように基板５１２０が加熱されている場合、ペレット５１００と基板５１２０との間で摩擦などによる抵抗が小さい状態となっている。その結果、ペレット５１００は、基板５１２０の上面を滑空するように移動する。ペレット５１００の移動は、平板面を基板５１２０に向けた状態で起こる。その後、既に堆積しているほかのペレット５１００の側面まで到達すると、側面同士が結合する。このとき、ペレット５１００の側面にある酸素原子が脱離する。脱離した酸素原子によって、ＣＡＡＣ−ＯＳ中の酸素欠損が埋まる場合があるため、欠陥準位密度の低いＣＡＡＣ−ＯＳとなる。なお、基板５１２０の上面の温度は、例えば、１００℃以上５００℃未満、１５０℃以上４５０℃未満、または１７０℃以上４００℃未満とすればよい。したがって、基板５１２０が大面積である場合でもＣＡＡＣ−ＯＳの成膜は可能である。
【０３３２】
また、ペレット５１００は、基板５１２０上で加熱されることにより、原子が再配列し、イオン５１０１の衝突で生じた構造の歪みが緩和される。歪みの緩和されたペレット５１００は、ほとんど単結晶となる。ペレット５１００がほとんど単結晶となることにより、ペレット５１００同士が結合した後に加熱されたとしても、ペレット５１００自体の伸縮はほとんど起こり得ない。したがって、ペレット５１００間の隙間が広がることで結晶粒界などの欠陥を形成し、クレバス化することがない。
【０３３３】
また、ＣＡＡＣ−ＯＳは、単結晶酸化物半導体が一枚板のようになっているのではなく、ペレット５１００（ナノ結晶）の集合体がレンガまたはブロックが積み重なったような配列をしている。また、ペレット５１００同士の間には結晶粒界を有さない。そのため、成膜時の加熱、成膜後の加熱または曲げなどで、ＣＡＡＣ−ＯＳに縮みなどの変形が生じた場合でも、局部応力を緩和する、または歪みを逃がすことが可能である。したがって、可とう性を有する半導体装置に用いることに適した構造である。なお、ｎｃ−ＯＳは、ペレット５１００（ナノ結晶）が無秩序に積み重なったような配列となる。
【０３３４】
ターゲット５１３０をイオン５１０１でスパッタした際に、ペレット５１００だけでなく、酸化亜鉛などが剥離する場合がある。酸化亜鉛はペレット５１００よりも軽量であるため、先に基板５１２０の上面に到達する。そして、０．１ｎｍ以上１０ｎｍ以下、０．２ｎｍ以上５ｎｍ以下、または０．５ｎｍ以上２ｎｍ以下の酸化亜鉛層５１０２を形成する。図２９に断面模式図を示す。
【０３３５】
図２９（Ａ）に示すように、酸化亜鉛層５１０２上にはペレット５１０５ａと、ペレット５１０５ｂと、が堆積する。ここで、ペレット５１０５ａとペレット５１０５ｂとは、互いに側面が接するように配置している。また、ペレット５１０５ｃは、ペレット５１０５ｂ上に堆積した後、ペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ａの別の側面において、酸化亜鉛とともにターゲットから剥離した複数の粒子５１０３が、基板５１２０からの加熱により結晶化し、領域５１０５ａ１を形成する。なお、複数の粒子５１０３は、酸素、亜鉛、インジウムおよびガリウムなどを含む可能性がある。
【０３３６】
そして、図２９（Ｂ）に示すように、領域５１０５ａ１は、ペレット５１０５ａと一体化し、ペレット５１０５ａ２となる。また、ペレット５１０５ｃは、その側面がペレット５１０５ｂの別の側面と接するように配置する。
【０３３７】
次に、図２９（Ｃ）に示すように、さらにペレット５１０５ｄがペレット５１０５ａ２上およびペレット５１０５ｂ上に堆積した後、ペレット５１０５ａ２上およびペレット５１０５ｂ上を滑るように移動する。また、ペレット５１０５ｃの別の側面に向けて、さらにペレット５１０５ｅが酸化亜鉛層５１０２上を滑るように移動する。
【０３３８】
そして、図２９（Ｄ）に示すように、ペレット５１０５ｄは、その側面がペレット５１０５ａ２の側面と接するように配置する。また、ペレット５１０５ｅは、その側面がペレット５１０５ｃの別の側面と接するように配置する。また、ペレット５１０５ｄの別の側面において、酸化亜鉛とともにターゲット５１３０から剥離した複数の粒子５１０３が基板５１２０からの加熱により結晶化し、領域５１０５ｄ１を形成する。
【０３３９】
以上のように、堆積したペレット同士が接するように配置し、ペレットの側面において成長が起こることで、基板５１２０上にＣＡＡＣ−ＯＳが形成される。したがって、ＣＡＡＣ−ＯＳは、ｎｃ−ＯＳよりも一つ一つのペレットが大きくなる。上述の図２６中の（３）と（２）の大きさの違いが、堆積後の成長分に相当する。
【０３４０】
また、ペレット同士の隙間が極めて小さくなることで、一つの大きなペレットが形成される場合がある。一つの大きなペレットは、単結晶構造を有する。例えば、ペレットの大きさが、上面から見て１０ｎｍ以上２００ｎｍ以下、１５ｎｍ以上１００ｎｍ以下、または２０ｎｍ以上５０ｎｍ以下となる場合がある。このとき、微細なトランジスタに用いる酸化物半導体において、チャネル形成領域が一つの大きなペレットに収まる場合がある。即ち、単結晶構造を有する領域をチャネル形成領域として用いることができる。また、ペレットが大きくなることで、単結晶構造を有する領域をトランジスタのチャネル形成領域、ソース領域およびドレイン領域として用いることができる場合がある。
【０３４１】
このように、トランジスタのチャネル形成領域などが、単結晶構造を有する領域に形成されることによって、トランジスタの周波数特性を高くすることができる場合がある。
【０３４２】
以上のようなモデルにより、ペレット５１００が基板５１２０上に堆積していくと考えられる。被形成面が結晶構造を有さない場合においても、ＣＡＡＣ−ＯＳの成膜が可能であることから、エピタキシャル成長とは異なる成長機構であることがわかる。また、ＣＡＡＣ−ＯＳは、レーザ結晶化が不要であり、大面積のガラス基板などであっても均一な成膜が可能である。例えば、基板５１２０の上面（被形成面）の構造が非晶質構造（例えば非晶質酸化シリコン）であっても、ＣＡＡＣ−ＯＳを成膜することは可能である。
【０３４３】
また、ＣＡＡＣ−ＯＳは、被形成面である基板５１２０の上面に凹凸がある場合でも、その形状に沿ってペレット５１００が配列することがわかる。例えば、基板５１２０の上面が原子レベルで平坦な場合、ペレット５１００はａ−ｂ面と平行な平面である平板面を下に向けて並置する。ペレット５１００の厚さが均一である場合、厚さが均一で平坦、かつ高い結晶性を有する層が形成される。そして、当該層がｎ段（ｎは自然数。）積み重なることで、ＣＡＡＣ−ＯＳを得ることができる。
【０３４４】
一方、基板５１２０の上面が凹凸を有する場合でも、ＣＡＡＣ−ＯＳは、ペレット５１００が凹凸に沿って並置した層がｎ段（ｎは自然数。）積み重なった構造となる。基板５１２０が凹凸を有するため、ＣＡＡＣ−ＯＳは、ペレット５１００間に隙間が生じやすい場合がある。ただし、この場合でも、ペレット５１００間で分子間力が働き、凹凸があってもペレット間の隙間はなるべく小さくなるように配列する。したがって、凹凸があっても高い結晶性を有するＣＡＡＣ−ＯＳとすることができる。
【０３４５】
このようなモデルによってＣＡＡＣ−ＯＳが成膜されるため、スパッタ粒子が厚みのないペレット状である方が好ましい。なお、スパッタ粒子が厚みのあるサイコロ状である場合、基板５１２０上に向ける面が一定とならず、厚さや結晶の配向を均一にできない場合がある。
【０３４６】
以上に示した成膜モデルにより、非晶質構造を有する被形成面上であっても、高い結晶性を有するＣＡＡＣ−ＯＳを得ることができる。
【実施例１】
【０３４７】
本実施例では、実施の形態１で示した酸化物半導体トランジスタ（ＯＳトランジスタ）の電気特性等についてデバイスシミュレーションを行った。
【０３４８】
デバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅ（ｓｙｎｏｐｓｙｓ社）を使って、３Ｄ構造のトランジスタの電気特性等を計算した。図３０にトランジスタの構造を示す。ここでは、計算に用いたトランジスタをトランジスタＭＯＳ１と呼ぶこととする。図３０（Ａ）はトランジスタＭＯＳ１の鳥瞰図である。図３０（Ｂ）、（Ｃ）、（Ｄ）は、それぞれ、図３０（Ａ）を平面Ｃ１１、Ｃ１２、およびＣ１３で切った断面図である。具体的には、図３０（Ｂ）はチャネル長方向のトランジスタＭＯＳ１の断面図であり、図３０（Ｃ）はチャネル幅方向のトランジスタＭＯＳ１の断面図であり、図３０（Ｄ）はソース電極またはドレイン電極を含む部位のチャネル幅方向のトランジスタＭＯＳ１の断面図である。図３０に示すように、トランジスタＭＯＳ１はｓ−ｃｈａｎｎｅｌ構造であり、３層構造の酸化物半導体膜を有する。
【０３４９】
ＧＥ、ＳＥ、ＤＥは、それぞれ、ゲート電極、ソース電極、ドレイン電極である。ＧＩはゲート絶縁層である。層Ｐ１、層Ｐ２は絶縁層である。層Ｐ１は、トランジスタＭＯＳ１の下地絶縁層であり、層Ｐ１の凸部に層Ｓ１が設けられている。ＨＰ１は、凸部の高さである。層Ｓ１、層Ｓ２、層Ｓ３は酸化物半導体層であり、トランジスタＭＯＳ１のアイランドを構成する。層Ｓ２のソース電極、ドレイン電極と重畳する領域には、それぞれ、ドナー密度の高い領域（ｎ＋）が形成されている。Ｈｎ＋は領域ｎ＋の厚さである。
【０３５０】
Ｌはチャネル長であり、ソース電極端部とドレイン電極端部との間の距離である。Ｗはチャネル幅である。Ｌｏｓはチャネル長方向のアイランドの長さ、具体的には層Ｓ１の長さである。Ｌｏｖは、ゲート電極がソース電極またはドレイン電極と重畳している領域のチャネル長方向の長さである。ＨＧＥは、ゲート電極が層Ｓ２の下面から深さ方向にせり出している領域の長さである。ＨＧＥが正の値をとることで、トランジスタＭＯＳ１はｓ−ｃｈａｎｎｅｌ構造とみなすことができる。また、図３０の例では、ＨＧＥは、ＨＰ１と層Ｓ１の厚さとの和からゲート絶縁層ＧＩの膜厚を引いた値となる。
【０３５１】
下記表に、計算に用いた条件を示す。
【０３５２】
【表１】
0006591809.tif 000002
【０３５３】
計算により、トランジスタＭＯＳ１のＶｄ−Ｉｄ特性、および層Ｓ２の電子密度分布のそれぞれの層Ｓ２の膜厚（ＴＳ２）依存性を検証した。
【０３５４】
図３１に、ＴＳ２を変化させた場合のＶｄ−Ｉｄ特性の計算結果を示す。チャネル幅Ｗ＝４０ｎｍ、チャネル長Ｌ＝６０ｎｍとし、ＴＳ２が３ｎｍ、５ｎｍ、８ｎｍ、１０ｎｍ、および１５ｎｍの場合のＶｄ−Ｉｄ特性を求めた。また、ＴＳ２の各値に対して、ゲート電圧Ｖｇが１Ｖ、および３Ｖの場合のＶｄ−Ｉｄ特性を求めた。
【０３５５】
さらに、図３１のそれぞれのＶｄ−Ｉｄ特性から、チャネル長変調係数（λ）を、以下の数式（１）に従い算出した（表２）。具体的には、Ｖｄ＝２．８ＶとＶｄ＝３．０Ｖでのドレイン電流の変化量からδＩｄ／δＶｄを算出し、Ｖｄ＝２．９Ｖにおけるドレイン電流の逆数（１／Ｉｄ）を前述の値に乗じて、λを算出した。λの値が小さいほど、チャネル長変調効果の影響が小さく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示す。
【０３５６】
λ＝δＩｄ／δＶｄ×１／Ｉｄ          （１）
【０３５７】
【表２】
0006591809.tif 000003
【０３５８】
図３１及び表２の結果より、層Ｓ２が薄くなるほど、トランジスタＭＯＳ１の飽和特性が改善されることを示している。特に、ＴＳ２が８ｎｍ未満において、λが小さくなり、飽和特性の改善が確認された。
【０３５９】
Ｖｄ−Ｉｄ特性の膜厚ＴＳ２依存性の理由を調べるため、チャネル長方向の層Ｓ２の電子密度分布を計算した。ゲート電圧は１Ｖ、ソース電圧は０Ｖ、ドレイン電圧は３Ｖである。膜厚ＴＳ２が３ｎｍ、１０ｎｍの場合の層Ｓ２の電子密度分布をそれぞれ求めた。図３２（Ａ）、（Ｂ）に計算結果を示す。図３２（Ａ）はＴＳ２＝３ｎｍの場合の電子密度を示し、図３２（Ｂ）はＴＳ２＝１０ｎｍの場合の電子密度を示す。なお、図３２（Ａ）、（Ｂ）において、電子密度が示されているのは層Ｓ２のみである。
【０３６０】
図３２（Ａ）、（Ｂ）に示すように、層Ｓ２が薄い方がドレイン端の電子密度が高く、層Ｓ２が厚い方がチャネル深部の電子密度が低くなっている。つまり、図３２（Ａ）、（Ｂ）は、層Ｓ２が薄いほどピンチオフ点がチャネルに侵入しにくくなり、チャネルに対するドレイン電界の影響が小さくなっていることを示している。これが、トランジスタＭＯＳ１のＶｄ−Ｉｄ特性が層Ｓ２の膜厚依存性を有する理由の１つである。したがって、層Ｓ２を薄くするほど、チャネル長変調の影響を低減できるので、トランジスタＭＯＳ１の飽和特性を改善することが可能である。
【０３６１】
図３３に、チャネル幅Ｗを変化させた場合のＶｄ−Ｉｄ特性の計算結果を示す。チャネル長Ｌを６０ｎｍとし、層Ｓ２の膜厚ＴＳ２を３ｎｍとし、Ｗを４０ｎｍ、６０ｎｍ、８０ｎｍとした場合のＶｄ−Ｉｄ特性をそれぞれ計算した。各Ｗの値に対して、ゲート電圧Ｖｇが１Ｖ、および３ＶでのＶｄ−Ｉｄ特性をそれぞれ求めた。
【０３６２】
さらに、図３３に示すそれぞれのＶｄ−Ｉｄ特性から、チャネル長変調係数（λ）を算出した（表３）。表３のλは表２と同じ方法で算出を行った。
【０３６３】
【表３】
0006591809.tif 000004
【０３６４】
図３３及び表３は、チャネル幅Ｗが小さくなるほど、飽和特性が改善されることを示している。この理由としては、例えば、チャネル幅が小さくなることで、チャネル側面のゲート電位によるキャリア制御性が増し、チャネルに対するドレイン電界の影響が小さくなったことが挙げられる。特に、チャネル幅が６０ｎｍ未満において、λが小さくなり、飽和特性の改善がみられた。
【０３６５】
次に、図３４に示すトランジスタＭＯＳ２を仮定し計算を行った。図３４（Ａ）はトランジスタＭＯＳ２の鳥瞰図である。図３４（Ｂ）乃至（Ｄ）は、それぞれ、図３４（Ａ）を平面Ｃ１１、Ｃ１２、およびＣ１３で切った断面図である。具体的には、図３４（Ｂ）はチャネル長方向のトランジスタＭＯＳ２の断面図であり、図３４（Ｃ）はチャネル幅方向のトランジスタＭＯＳ２の断面図であり、図３４（Ｄ）はソース電極またはドレイン電極を含む部位のチャネル幅方向のトランジスタＭＯＳ２の断面図である。
【０３６６】
トランジスタＭＯＳ２は、層Ｐ１の下に、第２のゲート電極として機能するＧＥ２が設けられている点で、トランジスタＭＯＳ１と異なる。また、トランジスタＭＯＳ２では、層Ｐ１は第２のゲート絶縁層に相当し、層Ｐ１の厚さ（ＴＰ１）は、第２のゲート絶縁層の膜厚に相当する。
【０３６７】
チャネル長（Ｌ）は６０ｎｍ、チャネル幅（Ｗ）は６０ｎｍ、層Ｓ１の厚さは５ｎｍ、層Ｓ２の厚さ（ＴＳ２）は３ｎｍ、ＨＰ１の高さは１０ｎｍ、ＨＧＥの高さは５ｎｍ、ＧＥ２の仕事関数は５．０ｅＶとした。その他、計算で仮定した条件は、表１を参照すればよい。
【０３６８】
図３５に、ＴＰ１を変化させた場合のＶｄ−Ｉｄ特性の計算結果を示す。第１のゲート電極であるＧＥに印加する電圧（Ｖｇ１）と、第２のゲート電極であるＧＥ２に印加する電圧（Ｖｇ２）とは、両者とも３Ｖを仮定し、Ｖｄ−Ｉｄ特性を計算した。
【０３６９】
さらに、図３５に示すそれぞれのＶｄ−Ｉｄ特性に対して、チャネル長変調係数（λ）を算出した（表４）。表４のλは表２と同じ方法で算出を行った。
【０３７０】
【表４】
0006591809.tif 000005
【０３７１】
図３５の結果より、トランジスタＭＯＳ２は、層Ｐ１を薄くするほど、オン電流を増大させることができる。また、表４より、トランジスタＭＯＳ２は、層Ｐ１を薄くするほど、チャネル長変調効果の影響を受けにくく、Ｖｄ−Ｉｄ特性において、良好な飽和特性を示すことがわかる。
【０３７２】
本実施例では、層Ｓ２の薄膜化とチャネル幅Ｗの縮小は、それぞれ、チャネル長変調の影響の低減に有効であり、トランジスタＭＯＳ１の飽和特性を改善できることが示された。また、第２のゲート電極ＧＥ２を設けることで、オン電流が増大し、且つ、飽和特性も改善できることが示された。
【実施例２】
【０３７３】
本実施例では、実施の形態１で示した酸化物半導体トランジスタ（ＯＳトランジスタ）を試作し、トランジスタの飽和特性について測定を行った。
【０３７４】
図１に示すトランジスタ１００と同じ構成のトランジスタを試作し、トランジスタ特性を測定した。
【０３７５】
図１の絶縁膜６５２として、ＰＥＣＶＤ法で成膜された酸化窒化シリコン膜を用いた。また、絶縁膜６５２を成膜した後に、イオン注入法にて、絶縁膜６５２に酸素の導入を行った。
【０３７６】
図１の半導体６６１乃至６６３には、スパッタリング法で成膜された酸化物半導体を用いた。なお、以降では半導体６６１をＳ１、半導体６６２をＳ２、半導体６６３をＳ３と呼ぶ場合がある。
【０３７７】
半導体６６１（Ｓ１）は、膜厚が２０ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６１の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０３７８】
半導体６６２（Ｓ２）はＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態６で説明したＣＡＡＣ−ＯＳ膜で形成した。
【０３７９】
また、半導体６６１、６６２を形成した後に、４５０℃の熱処理を、窒素雰囲気と酸素雰囲気で、それぞれ１時間ずつ行った。
【０３８０】
半導体６６３（Ｓ３）は、膜厚が５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６３の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、Ａｒと酸素の混合ガスで行った。
【０３８１】
絶縁膜６５３として、厚さ１０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法を用いて成膜した。
【０３８２】
絶縁膜６５４は、ＡＬＤ法で成膜した厚さ１０ｎｍの酸化アルミニウムと、スパッタリング法で成膜した厚さ２０ｎｍの酸化アルミニウムの積層で成る。先述のスパッタリング法は、酸化アルミニウムのターゲットを用いて、Ａｒと酸素の混合ガスによるＲＦスパッタリング法で行った。
【０３８３】
試作したトランジスタのＶｄ−Ｉｄ特性を図３６に示す。図３６は、チャネル長（Ｌ）を２７ｎｍ、５７ｎｍ、９７ｎｍ、２９７ｎｍとし、半導体６６２の膜厚（Ｓ２膜厚）を１５ｎｍ、１０ｎｍ、５ｎｍとしたときの、それぞれのトランジスタ特性を示している。Ｖｄ−Ｉｄ特性は、ゲート電圧を０Ｖから２Ｖまで０．２Ｖ刻みで与え、ドレイン電圧を０Ｖから２０Ｖまで掃引したときのドレイン電流を測定した。なお、図３６に示すトランジスタのチャネル幅（Ｗ）は、全て３７ｎｍである。
【０３８４】
図３７は、本実施例で試作したトランジスタのチャネル長変調係数（λ）のチャネル長依存性を示している。図３７（Ａ）は、Ｓ２＝１５ｎｍのときのチャネル長変調係数、図３７（Ｂ）は、Ｓ２＝１０ｎｍのときのチャネル長変調係数、図３７（Ｃ）はＳ２＝５ｎｍのときのチャネル長変調係数をそれぞれ示している。また、図中には、データから算出した近似曲線（累積近似曲線）を挿入した。チャネル長変調係数は、ゲート電圧が２ＶにおけるＶｄ−Ｉｄ特性からδＩｄ／δＶｄを算出し、δＩｄ／δＶｄの最小値と、δＩｄ／δＶｄが最小になるときのＩｄを式（１）に代入することで算出した。
【０３８５】
図３８は、図３７（Ａ）乃至（Ｃ）に示す近似曲線を、１つのグラフにまとめたものである。
【０３８６】
図３６乃至図３８の結果より、チャネル長が短くなるにつれて、トランジスタの飽和特性が悪化し、チャネル長変調係数が増大する様子が確認されたが、Ｓ２膜厚を薄くすることで、チャネル長変調係数の増大が抑えられ、飽和特性が改善する様子も確認された。
【実施例３】
【０３８７】
本実施例では、実施の形態１で示した酸化物半導体トランジスタ（ＯＳトランジスタ）を試作し、トランジスタの飽和特性について測定を行った。実施例２と同様、図１に示すトランジスタ１００と同じ構成のトランジスタを試作し、トランジスタ特性を測定した。
【０３８８】
図１に示す半導体６６２（Ｓ２）は厚さ１５ｎｍのＩｎ‐Ｇａ‐Ｚｎ酸化物で成る。半導体６６２の成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ―Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を３００℃とし、Ａｒと酸素の混合ガスで行った。また、半導体６６２は、実施の形態６で説明したＣＡＡＣ−ＯＳ膜で形成した。
【０３８９】
本実施例で試作したトランジスタのその他の詳細は、実施例２の記載を参照すればよい。
【０３９０】
図３９は、本実施例で試作したトランジスタのチャネル長（Ｌ）またはチャネル幅（Ｗ）が、それぞれ５００ｎｍ、１００ｎｍ、４０ｎｍのときのＶｄ−Ｉｄ特性を示している。Ｖｄ−Ｉｄ特性の測定条件は、図３６の記載を参照すればよい。
【０３９１】
図４０は、本実施例で試作したトランジスタのチャネル長変調係数（λ）のサイズ依存性を示している。図４０（Ａ）は縦軸の範囲を０から１１［１／Ｖ］までとした場合、図４０（Ｂ）は縦軸の範囲を０から０．６［１／Ｖ］までとした場合のグラフをそれぞれ示している。チャネル長変調係数の算出方法は、図３７の記載を参照すればよい。同一基板面内に同じサイズのトランジスタを３つ作製し（トランジスタＡ、トランジスタＢ、トランジスタＣ）、それぞれについて測定を行った。
【０３９２】
図３９及び図４０より、トランジスタのチャネル幅を狭めるほど、チャネル長変調係数が小さくなり、トランジスタの飽和特性が改善するようすが確認された。このことは、特に、チャネル長が１００ｎｍ以下の場合において顕著に確認された。
【符号の説明】
【０３９３】
１００    トランジスタ
１１０    トランジスタ
１２０    トランジスタ
１３０    トランジスタ
１４０    トランジスタ
１５０    トランジスタ
１６０    トランジスタ
６３１    導電膜
６３２    導電膜
６３３    導電膜
６４０    基板
６５１    絶縁膜
６５１ａ    絶縁膜
６５１ｂ    絶縁膜
６５２    絶縁膜
６５３    絶縁膜
６５４    絶縁膜
６５５    絶縁膜
６５６    絶縁膜
６６０    半導体
６６１    半導体
６６２    半導体
６６２ａ    領域
６６２ｂ    領域
６６３    半導体
６７１    導電膜
６７１ａ    導電膜
６７１ｂ    導電膜
６７２    導電膜
６７２ａ    導電膜
６７２ｂ    導電膜
６７３    導電膜
６７４    導電膜
６７５    導電膜
６７６    導電膜
６７８    ハードマスク
６８１    プラグ
６８２    プラグ
６８３    プラグ
７０４    トランジスタ
７３０    半導体基板
７３１    素子分離層
７５１    不純物領域
７５２    ゲート電極
７５３    ゲート絶縁層
７５４    側壁絶縁層
７５５    不純物領域
７５６    半導体層
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカ
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    マイク
９１３    外部接続ポート
９１４    操作ボタン
９１６    表示部
９１７    スピーカ
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２００１    基板
２００２    素子分離層
２００３    絶縁膜
２００４    導電膜
２００５    導電膜
２００６    導電膜
２００７    プラグ
２００８    プラグ
２００９    プラグ
２１００    トランジスタ
２２００    トランジスタ
２２０１    不純物領域
２２０３    ゲート電極
２２０４    ゲート絶縁層
２２０５    側壁絶縁層
２３００    トランジスタ
２３０１    不純物領域
２３０２    不純物領域
２３０３    ゲート電極
２３０４    ゲート絶縁層
２３０５    側壁絶縁層
２４００    フォトダイオード
２４０１    導電層
２４０２    導電層
２４０３    導電層
２５００    フォトダイオード
２５０１    導電層
２５０２    導電層
２５０３    半導体層
２５０４    プラグ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
５１００    ペレット
５１００ａ    ペレット
５１００ｂ    ペレット
５１０１    イオン
５１０２    酸化亜鉛層
５１０３    粒子
５１０５ａ    ペレット
５１０５ａ１    領域
５１０５ａ２    ペレット
５１０５ｂ    ペレット
５１０５ｃ    ペレット
５１０５ｄ    ペレット
５１０５ｄ１    領域
５１０５ｅ    ペレット
５１２０    基板
５１３０    ターゲット
５１６１    領域
【図１】
0006591809.tif 000006
【図２】
0006591809.tif 000007
【図３】
0006591809.tif 000008
【図４】
0006591809.tif 000009
【図５】
0006591809.tif 000010
【図６】
0006591809.tif 000011
【図７】
0006591809.tif 000012
【図８】
0006591809.tif 000013
【図９】
0006591809.tif 000014
【図１０】
0006591809.tif 000015
【図１１】
0006591809.tif 000016
【図１２】
0006591809.tif 000017
【図１３】
0006591809.tif 000018
【図１４】
0006591809.tif 000019
【図１５】
0006591809.tif 000020
【図１６】
0006591809.tif 000021
【図１７】
0006591809.tif 000022
【図１８】
0006591809.tif 000023
【図１９】
0006591809.tif 000024
【図２０】
0006591809.tif 000025
【図２１】
0006591809.tif 000026
【図２２】
0006591809.tif 000027
【図２３】
0006591809.tif 000028
【図２４】
0006591809.tif 000029
【図２５】
0006591809.tif 000030
【図２６】
0006591809.tif 000031
【図２７】
0006591809.tif 000032
【図２８】
0006591809.tif 000033
【図２９】
0006591809.tif 000034
【図３０】
0006591809.tif 000035
【図３１】
0006591809.tif 000036
【図３２】
0006591809.tif 000037
【図３３】
0006591809.tif 000038
【図３４】
0006591809.tif 000039
【図３５】
0006591809.tif 000040
【図３６】
0006591809.tif 000041
【図３７】
0006591809.tif 000042
【図３８】
0006591809.tif 000043
【図３９】
0006591809.tif 000044
【図４０】
0006591809.tif 000045