(57)【特許請求の範囲】
【請求項１】
出力電圧に基づく電圧と基準電圧とを比較して第１の電圧を出力する第１の差動増幅回路と、
前記第１の電圧と第２の電圧とを比較して第３の電圧を出力する第２の差動増幅回路と、
前記第３の電圧をゲートに受け、ドレインに前記出力電圧が生成される第１のトランジスタと、
前記第１のトランジスタとゲートが共通接続され、前記第１のトランジスタに対して所定のサイズ比を有する第２のトランジスタと、
一端が前記第２のトランジスタのドレインに接続され、前記一端に前記第２の電圧を生成する電圧生成部とを備えることを特徴とするボルテージレギュレータ。
【請求項２】
前記電圧生成部は、抵抗素子を有することを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記電圧生成部は、前記抵抗素子と直列に接続され、ゲートとドレインが共通接続され、前記第１の差動増幅回路の差動対を構成するトランジスタと同一導電型の第３のトランジスタをさらに有することを特徴とする請求項２に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータに関し、特に、過電流保護機能を備えたボルテージレギュレータに関する。
【背景技術】
【０００２】
図４に、従来のボルテージレギュレータ３００の回路図を示す。
従来のボルテージレギュレータ３００は、電源端子３０１と、接地端子３０２と、基準電圧源３１０と、誤差増幅回路３１１と、抵抗３１２、３１７、３１８、３１９と、ＮＭＯＳトランジスタ３１６と、ＰＭＯＳトランジスタ３１３、３１４、３１５と、出力端子３２０とを備えている。
【０００３】
ＰＭＯＳトランジスタ３１５は、ソースが電源端子３０１に接続され、ドレインが出力端子３２０と抵抗３１８の一端に接続されている。抵抗３１８は、他端が抵抗３１９の一端と誤差増幅回路３１１の非反転入力端子に接続されている。抵抗３１９は、他端が接地端子３０２に接続されている。ＰＭＯＳトランジスタ３１４は、ソースが電源端子３０１に接続され、ドレインが抵抗３１７の一端とＮＭＯＳトランジスタ３１６のゲートに接続されている。ＰＭＯＳトランジスタ３１３は、ソースが電源端子３０１に接続され、ドレインがＰＭＯＳトランジスタ３１５のゲートとＰＭＯＳトランジスタ３１４のゲートと誤差増幅回路３１１の出力に接続されている。抵抗３１２は、一端が電源端子３０１に接続され、他端がＰＭＯＳトランジスタ３１３のゲートとＮＭＯＳトランジスタ３１６のドレインに接続されている。誤差増幅回路３１１は、反転入力端子が基準電圧源３１０の一端に接続されている。基準電圧源３１０は、他端が接地端子３０２に接続されている。ＮＭＯＳトランジスタ３１６は、ソースが接地端子３０２に接続されている。
【０００４】
かかる従来のボルテージレギュレータ３００においては、誤差増幅回路３１１とＰＭＯＳトランジスタ３１５と抵抗３１８、３１９から構成される負帰還回路によって、抵抗３１９の一端の電圧が基準電圧源の電圧ＶＲＥＦと等しくなるように動作する。
【０００５】
この状態から、出力端子３２０に接続される負荷（図示せず）への電流が増加すると、ＰＭＯＳトランジスタ３１５のドレイン電流Ｉ１が増加し、ＰＭＯＳトランジスタ３１５に対して所定のサイズ比で構成されるＰＭＯＳトランジスタ３１４のドレイン電流Ｉ２も増加する。電流Ｉ２は、抵抗３１７に供給されて抵抗３１７の一端に電圧Ｖｘを生成する。電圧Ｖｘが増加してＮＭＯＳトランジスタ３１６のしきい値を超えたところで、ＮＭＯＳトランジスタ３１６はオンしてドレイン電流を発生する。ＮＭＯＳトランジスタ３１６のドレイン電流が供給される抵抗３１２は、他端の電圧が降下してＰＭＯＳトランジスタ３１３をオンさせる。ＰＭＯＳトランジスタ３１３のオンに伴ってＰＭＯＳトランジスタ３１５のゲート電圧が上昇し、そのドレイン電流Ｉ１が制限される。
【０００６】
ここで、抵抗３１７の抵抗値をＲ１、ＰＭＯＳトランジスタ３１５、３１４のサイズ比をＫ、ＮＭＯＳトランジスタ３１６のしきい値電圧を｜ＶＴＨＮ｜とすると、電流Ｉ１の制限電流Ｉ１ｍは、式（１）で表される。
【０００７】
【数１】
0006624979.tif 000002
【０００８】
このように、従来のボルテージレギュレータ３００には、過電流保護機能が設けられ、負荷が短絡した場合などに、出力電流を制限することを可能としている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３―２９８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のような従来のボルテージレギュレータ３００では、制限電流Ｉ１ｍのばらつきが大きいという課題があった。この原因は、式（１）が示すようにＶＴＨＮのばらつきが制限電流Ｉ１ｍに影響してしまうためである。
【００１１】
図５は、従来のボルテージレギュレータ３００の出力電流ＩＯＵＴに対する出力電圧ＶＯＵＴの波形を示している。点線は、制限電流のばらつき範囲を示している。ＶＴＨＮは、一般的にセンター値０．６Ｖに対して±０．１程度ばらつきを持つため、ＶＴＨＮが制限電流Ｉ１ｍに与えるばらつきは±１６．７％と、非常に大きなばらつきとなってしまう。
【００１２】
本発明は、以上のような課題を解決するためになされたものであり、制限電流のばらつきを抑制することが出来るボルテージレギュレータを提供するものである。
【課題を解決するための手段】
【００１３】
本発明のボルテージレギュレータは、出力電圧に基づく電圧と基準電圧とを比較して第１の電圧を出力する第１の差動増幅回路と、前記第１の出力電圧と第２の電圧とを比較して第３の電圧を出力する第２の差動増幅回路と、前記第３の電圧をゲートに受け、ドレインに前記出力電圧が生成される第１のトランジスタと、前記第１のトランジスタとゲートが共通接続され、前記第１のトランジスタに対して所定のサイズ比を有する第２のトランジスタと、一端が前記第２のトランジスタのドレインに接続され、前記一端に前記第２の電圧を生成する電圧生成部とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明のボルテージレギュレータによれば、第１の差動増幅回路の出力電圧である第１の電圧が第１のトランジスタのドレイン電流の制限電流の基準値となり、第２のトランジスタと電圧生成部とにより生成される第２の電圧が第１のトランジスタのドレイン電流に比例した値となる。第２のトランジスタ及び電圧生成部と負帰還回路を構成する第２の差動増幅回路によってこれら第１及び第２の電圧が比較され、過電流保護が実現される。このとき、過電流と判断する基準となる制限電流のばらつきは、ほぼ基準電圧のみのばらつきによって決まるため、例えば、バンドギャップ電圧源等のばらつきの非常に小さい電圧源を用いて基準電圧を生成することにより、制限電流のばらつきを抑制することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態のボルテージレギュレータを示す回路図である。
【図２】図１のボルテージレギュレータの出力電流に対する出力電圧ＶＯＵＴのの波形を示す図である。
【図３】本発明の第２の実施形態のボルテージレギュレータを示す回路図である。
【図４】従来のボルテージレギュレータの回路図である。
【図５】図４のボルテージレギュレータの出力電流に対する出力電圧ＶＯＵＴのの波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態のボルテージレギュレータ１００の回路図である。
本実施形態のボルテージレギュレータ１００は、電源端子１０１と、接地端子１０２と、第１の差動増幅回路１２７と、第２の差動増幅回路１２８と、電圧生成部１２９と、ＰＭＯＳトランジスタ１１２、１１３と、基準電圧源１１４と、抵抗１２４、１２５と、出力端子１２６とを備える。
【００１７】
第１の差動増幅回路１２７は、ＰＭＯＳトランジスタ１１５、１１６と、ＮＭＯＳトランジスタ１１７、１１８と、電流源１１０とを備える。
第２の差動増幅回路１２８は、ＮＭＯＳトランジスタ１１９、１２０と、電流源１１１と、抵抗１２１とを備える。
電圧生成部１２９は、ＰＭＯＳトランジスタ１２３と、抵抗１２２とを備える。
【００１８】
ＰＭＯＳトランジスタ１１３は、ソースが電源端子１０１に接続され、ドレインが出力端子１２６と抵抗１２５の一端に接続されている。ＰＭＯＳトランジスタ１１２は、ソースが電源端子１０１に接続され、ドレインが電圧生成部１２９の一端（ＰＭＯＳトランジスタ１２３のソース）とＮＭＯＳトランジスタ１２０のゲートに接続されている。電流源１１１は、一端が電源端子１０１に接続され、他端がＮＭＯＳトランジスタ１１９のドレインとＰＭＯＳトランジスタ１１２のゲートとＰＭＯＳトランジスタ１１３のゲートに接続されている。抵抗１２５は、他端が抵抗１２４の一端とＰＭＯＳトランジスタ１１６のゲートに接続されている。抵抗１２４は、他端が接地端子１０２に接続されている。ＰＭＯＳトランジスタ１２３は、ゲートがドレインと抵抗１２２の一端に接続されている。抵抗１２２の他端（ドレインが電圧生成部１２９の他端）は、接地端子１０２に接続されている。ＮＭＯＳトランジスタ１２０は、ドレインが電源端子１０１に接続され、ソースがＮＭＯＳトランジスタ１１９のソースと抵抗１２１の一端に接続されている。抵抗１２１は、他端が接地端子１０２に接続されている。電流源１１０は、一端が電源端子１０１に接続され、他端がＰＭＯＳトランジスタ１１５のソースとＰＭＯＳトランジスタ１１６のソースに接続されている。ＰＭＯＳトランジスタ１１５は、ゲートが基準電圧源１１４の一端に接続され、ドレインがＮＭＯＳトランジスタ１１７のゲートとドレインに接続されている。基準電圧源１１４は他端が接地端子１０２に接続されている。ＰＭＯＳトランジスタ１１６は、ドレインがＮＭＯＳトランジスタ１１９のゲートとＮＭＯＳトランジスタ１１８のドレインに接続されている。ＮＭＯＳトランジスタ１１８は、ゲートがＮＭＯＳトランジスタ１１７のゲートに接続され、ソースが接地端子１０２に接続されている。ＮＭＯＳトランジスタ１１７は、ソースが接地端子１０２に接続されている。
【００１９】
第１の差動増幅回路１２７は、ＰＭＯＳトランジスタ１１５のゲートとＰＭＯＳトランジスタ１１６のゲートが入力であり、ＰＭＯＳトランジスタ１１６のドレインが出力である。第２の差動増幅回路１２８は、ＮＭＯＳトランジスタ１１９のゲートとＮＭＯＳトランジスタ１２０のゲートが入力であり、ＮＭＯＳトランジスタ１１９のドレインが出力である。
【００２０】
ここでは説明のため、ＰＭＯＳトランジスタ１１３のドレイン電流をＩ１とし、ＰＭＯＳトランジスタ１１２のドレイン電流をＩ２とする。ＰＭＯＳトランジスタ１１２は、ＰＭＯＳトランジスタ１１３に対して所定のサイズ比を有し、レプリカ素子として動作する。また、出力端子１２６の電圧をＶＯＵＴとし、ＮＭＯＳトランジスタ１２０のゲート電圧をＶＧ２とし、ＮＭＯＳトランジスタ１１９のゲート電圧をＶＧ１とし、電流源１１０の他端の電圧をＶＳ１とし、抵抗１２１の一端の電圧をＶＳ２とし、基準電圧源１１４の一端の電圧をＶＲＥＦとする。さらに、抵抗１２２の抵抗値をＲとし、抵抗１２４の一端の電圧をＶＦＢとし、電流源１１１の他端の電圧をＶＧＡＴＥとする。
【００２１】
次に、上記のように構成されたボルテージレギュレータ１００の動作について説明する。
第１の状態として、出力端子１２６に供給される負荷電流が制限電流よりもはるかに小さい場合について説明する。
【００２２】
この場合、電流Ｉ１、及びＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１２のサイズ比で決まる電流Ｉ２は、いずれも電流値が小さい。また、電流Ｉ２が電圧生成部１２９に供給されるため、電圧生成部１２９の一端に生成される電圧ＶＧ２も小さい値となっている。電圧ＶＧ２がＮＭＯＳトランジスタ１２０のしきい値を下回っているとすると、ＮＭＯＳトランジスタ１２０はオフしている。
【００２３】
このような状況において、第１の差動増幅回路１２７は、電圧ＶＲＥＦと電圧ＶＦＢを比較し、その差分を増幅して電圧ＶＧ１を出力する。第２の差動増幅回路１２８は、ＮＭＯＳトランジスタ１２０がオフしているため、ＮＭＯＳトランジスタ１１９と抵抗１２１、電流源１１１によって電圧ＶＧ１を増幅し、電圧ＶＧＡＴＥを出力する。ＰＭＯＳトランジスタ１１３は、ゲートに電圧ＶＧＡＴＥを受け、ドレイン電流Ｉ１を生成して出力端子１２６に接続される負荷（図示せず）に供給する。
【００２４】
抵抗１２５と抵抗１２４は、電圧ＶＯＵＴを分圧して第１の差動増幅回路１２７に入力する。このようなループによって負帰還が作用し、電圧ＶＲＥＦと電圧ＶＦＢが等しくなるように動作する。
【００２５】
第２の状態として、第１の状態から負荷電流が上昇した場合について説明する。
出力端子１２６に接続される負荷（図示せず）の電流が増加すると、ＰＭＯＳトランジスタ１１３の電流Ｉ１とＰＭＯＳトランジスタ１１２の電流Ｉ２が増加する。これにより、電圧ＶＧ２も増加するため、ＮＭＯＳトランジスタ１２０がオンする。したがって、ＮＭＯＳトランジスタ１２０のドレイン電流が抵抗１２１に供給され、電圧ＶＳ２が上昇する。
【００２６】
このとき、ＮＭＯＳトランジスタ１１９は、ゲート―ソース間電圧が小さくなってオフするように思えるが、負帰還の作用によってオフにはならない。具体的には、負帰還の作用によって電圧ＶＲＥＦと電圧ＶＦＢが等しくなるように動作するため、電圧ＶＳ２が上昇した分は電圧ＶＧ１を上昇させて、結果的にＮＭＯＳトランジスタ１１９のゲート―ソース間には所定の電位差が確保される。つまり、負荷電流が増加して電圧ＶＧ２が増加しても所望の電圧ＶＯＵＴが得られる。
【００２７】
第３の状態として、第２の状態から更に負荷電流が上昇して過電流保護機能が動作した場合について説明する。
出力端子１２６に接続される負荷（図示せず）の電流がさらに増加すると、第２の状態と同様のメカニズムで電圧ＶＧ１が上昇するが、電圧ＶＧ１の電圧値の上限は電圧ＶＳ１で制限される。電圧ＶＳ１は、電圧ＶＲＥＦとＰＭＯＳトランジスタ１１５のゲート―ソース間電圧の絶対値｜ＶＧＳＰ１｜の和で決まり、次式（２）で表される。
【００２８】
【数２】
0006624979.tif 000003
【００２９】
そして、電圧ＶＧ２が電圧ＶＳ１と等しくなると、ＮＭＯＳトランジスタ１１９のゲート―ソース間電圧は減少する。これにより、ＮＭＯＳトランジスタ１１９のドレイン電流が減少すると、電圧ＶＧＡＴＥが上昇してＰＭＯＳトランジスタ１１３のドレイン電流Ｉ１が制限される。ここで、ＰＭＯＳトランジスタ１２３のゲート―ソース間電圧の絶対値を｜ＶＧＳＰ２｜とし、ＰＭＯＳトランジスタ１１３、１１２のサイズ比をＫとすると、このときの電圧ＶＧ２は、次式（３）で表される。
【００３０】
【数３】
0006624979.tif 000004
【００３１】
上述のとおり、ＰＭＯＳトランジスタ１１３のドレイン電流Ｉ１が制限された状態では、電圧ＶＳ１と電圧ＶＧ２が等しくなっており、さらに、｜ＶＧＳＰ１｜と｜ＶＧＳＰ２｜は実質的に等しいことから、式（２）及び（３）より、電流Ｉ１の制限電流Ｉ１ｍは、次式（４）となる。
【００３２】
【数４】
0006624979.tif 000005
【００３３】
このようにして電流Ｉ１の制限電流Ｉ１ｍが決定され、過電流保護機能が動作する。ここで、式（４）から、制限電流Ｉ１ｍは、電圧ＶＲＥＦに比例することがわかる。
【００３４】
図２は、本実施形態のボルテージレギュレータ１００の出力電流ＩＯＵＴに対する出力電圧ＶＯＵＴの波形を示している。点線は、制限電流Ｉ１ｍのばらつき範囲を示している。仮に基準電圧源１１４をバンドギャップ電圧源で構成したとすると、電圧ＶＲＥＦのばらつきは±３％程度となる。したがって、電圧ＶＲＥＦが制限電流Ｉ１ｍに与えるばらつきを±３％に抑えることが可能となる。
このように、本実施形態のボルテージレギュレータ１００は、従来のボルテージレギュレータ３００よりも制限電流Ｉ１ｍのばらつきを大幅に小さくすることが可能である。
【００３５】
次に、図３を参照して、本発明の第２の実施形態のボルテージレギュレータ２００について説明する。
本実施形態のボルテージレギュレータ２００は、第１の実施形態のボルテージレギュレータ１００に対し、電圧生成部１２９の構成が異なっている。すなわち、図３に示すように、電圧生成部１２９は、一端がＰＭＯＳトランジスタ１１２のドレインに接続され、他端が他端が接地端子１０２に接続された抵抗１２２により構成されている。
その他の構成については、図１のボルテージレギュレータ１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００３６】
本実施形態のボルテージレギュレータ２００の動作について説明する。構成の相違点と同様に、第１の実施形態のボルテージレギュレータ１００との相違点について述べる。
相違点は、第３の状態における電圧ＶＧ２であり、式（３）と異なり、次式（５）となる。
【００３７】
【数５】
0006624979.tif 000006
【００３８】
電圧ＶＳ１は、式（２）と同一であり、第３の状態においては電圧ＶＳ１と電圧ＶＧ２が等しいことから、式（２）及び（５）より、電流Ｉ１の制限電流Ｉ１ｍは、次式（６）となる。
【００３９】
【数６】
0006624979.tif 000007
【００４０】
このようにして電流Ｉ１の制限電流Ｉ１ｍが決定され、過電流保護機能が動作する。ここで、式（６）から、本実施形態における制限電流Ｉ１ｍは、電圧ＶＲＥＦとＰＭＯＳトランジスタ１１５のゲート―ソース間電圧の絶対値｜ＶＧＳＰ１｜の和に比例することがわかる。
【００４１】
仮に基準電圧源１１４をバンドギャップ電圧源で構成したとすると、電圧ＶＲＥＦの電圧とばらつきは、１．２Ｖ±０．０３６Ｖであり、また、｜ＶＧＳＰ１｜が０．６Ｖ±０．１Ｖであるとすると、これらの和の電圧は１．８Ｖ±０．１３６Ｖとなる。したがって、この電圧ＶＲＥＦと｜ＶＧＳＰ１｜の和のばらつきが制限電流Ｉ１ｍに与えるばらつきを±７．６％に抑えることが可能となる。
【００４２】
このように、電圧生成部１２９を抵抗１２２のみで構成した場合でも、従来のボルテージレギュレータ３００に対して、制限電流Ｉ１ｍのばらつきを大幅に抑制することが可能である。さらに、一般的に抵抗Ｒは負の温度係数を有することが多く、また、｜ＶＧＳＰ１｜も負の温度係数を有しているため、これらを相殺して温度特性を向上させることも可能である。
【００４３】
このように、本実施形態のボルテージレギュレータ２００は、従来のボルテージレギュレータ３００よりも制限電流のばらつきを小さくするとともに温度特性を向上させることが可能である。
【００４４】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記第１の実施形態においては、電圧生成部１２９をＰＭＯＳトランジスタ１２３と抵抗１２２の直列回路で構成し、ＰＭＯＳトランジスタ１２３をＰＭＯＳトランジスタ１１２側に、抵抗１２２を接地端子１０２側に配置した例を説明したが、抵抗１２２をＰＭＯＳトランジスタ１１２側に、ＰＭＯＳトランジスタ１２３を接地端子１０２側に配置しても構わない。
【００４５】
また、上記実施形態においては、ボルテージレギュレータをＭＯＳトランジスタを用いた構成した例を説明したが、バイポーラトランジスタ等を用いてもよい。
また、上記実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた回路構成を用いることも可能である。
【符号の説明】
【００４６】
１００、２００、３００  ボルテージレギュレータ
１０１  電源端子
１０２  接地端子
１１０、１１１  電流源
１１４  基準電圧源
１２６  出力端子
１２７  第１の差動増幅回路
１２８  第２の差動増幅回路
１２９  電圧生成部
【図１】
0006624979.tif 000008
【図２】
0006624979.tif 000009
【図３】
0006624979.tif 000010
【図４】
0006624979.tif 000011
【図５】
0006624979.tif 000012