(57)【特許請求の範囲】
【請求項１】
入力端子から入力された高周波信号を増幅して高周波増幅信号を生成する第１増幅部と、前記高周波増幅信号をさらに増幅して出力信号を生成し、出力端子から出力する第２増幅部と、が第１電位の供給端と第２電位の供給端との間に直列に接続された高周波増幅回路であって、
自身の動作電流に応じた第１バイアス電圧を生成し前記第１増幅部に前記第１バイアス電圧を供給する第１バイアス部と、
自身の動作電流に応じた第２バイアス電圧を生成し前記第２増幅部に前記第２バイアス電圧を供給する第２バイアス部と、
前記第１電位と前記第２電位との間の中間電位を、前記第１増幅部及び前記第２増幅部の直列接続部に供給する中間電位ラインと、
前記第１バイアス部の動作電流を生成する電流生成部と、
前記中間電位ラインに接続され、前記中間電位と予め設定された直流電圧との電位差に基づいて前記第２バイアス部の動作電流を制御する電流制御部と、
を有し、
前記第１増幅部は、ソース端子に前記第１電位の供給端が接続された第１導電型の第１トランジスタと、前記第１トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第１インダクタと、一端に前記第１バイアス電圧を受け他端が前記第１トランジスタのゲート端子に接続された第１抵抗とを含み、
前記第２増幅部は、ソース端子に前記第２電位の供給端が接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、前記第２トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第２インダクタと、一端に前記第２バイアス電圧を受け他端が前記第２トランジスタのゲート端子に接続された第２抵抗とを含むことを特徴とする高周波増幅回路。
【請求項２】
前記第１増幅部は、直列接続された一対の前記第１導電型のトランジスタと、前記第１インダクタに並列に接続され前記第１インダクタとともに第１並列共振回路を構成する第１コンデンサとを含み、
前記第２増幅部は、直列接続された一対の前記第２導電型のトランジスタと、前記第２インダクタに並列に接続され前記第２インダクタとともに第２並列共振回路を構成する第２コンデンサとを含むことを特徴とする請求項１に記載の高周波増幅回路。
【請求項３】
前記第１バイアス部は、ソース端子に前記第１電位が供給される前記第１導電型のトランジスタを含み、
前記第２バイアス部は、ソース端子に前記第２電位が供給される前記第２導電型のトランジスタを含むことを特徴とする請求項１又は２に記載の高周波増幅回路。
【請求項４】
前記電流制御部は、前記中間電位ラインに接続された反転入力端子と前記直流電圧の印加を受ける非反転入力端子とを有する演算増幅器を含み、前記中間電位と前記直流電圧との電位差に応じて、前記第２バイアス部の動作電流を制御することを特徴とする請求項１乃至３のいずれか１に記載の高周波増幅回路。
【請求項５】
入力端子から入力された高周波信号を増幅して高周波増幅信号を生成する第１増幅部と、前記高周波増幅信号をさらに増幅して出力信号を生成し、出力端子から出力する第２増幅部と、が第１電位の供給端と第２電位の供給端との間に直列に接続された高周波増幅回路であって、
自身の動作電流に応じた第１バイアス電圧を生成し前記第１増幅部に前記第１バイアス電圧を供給する第１バイアス部と、
自身の動作電流に応じた第２バイアス電圧を生成し前記第２増幅部に前記第２バイアス電圧を供給する第２バイアス部と、
前記第１電位と前記第２電位との間の中間電位を、前記第１増幅部及び前記第２増幅部の直列接続部に供給する中間電位ラインと、
前記中間電位ラインに接続され、前記中間電位と予め設定された直流電圧との電位差に基づいて前記第１バイアス部の動作電流を制御する電流制御部と、
前記第２バイアス部の動作電流を生成する電流生成部と、
を有し、
前記第１増幅部は、ソース端子に前記第１電位の供給端が接続された第１導電型の第１トランジスタと、前記第１トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第１インダクタと、一端に前記第１バイアス電圧を受け他端が前記第１トランジスタのゲート端子に接続された第１抵抗とを含み、
前記第２増幅部は、ソース端子に前記第２電位の供給端が接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、前記第２トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第２インダクタと、一端に前記第２バイアス電圧を受け他端が前記第２トランジスタのゲート端子に接続された第２抵抗とを含むことを特徴とする高周波増幅回路。
【請求項６】
前記第１増幅部は、直列接続された一対の前記第１導電型のトランジスタと、前記第１インダクタに並列に接続され前記第１インダクタとともに第１並列共振回路を構成する第１コンデンサとを含み、
前記第２増幅部は、直列接続された一対の前記第２導電型のトランジスタと、前記第２インダクタに並列に接続され前記第２インダクタとともに第２並列共振回路を構成する第２コンデンサとを含むことを特徴とする請求項５に記載の高周波増幅回路。
【請求項７】
前記第１バイアス部は、ソース端子に前記第１電位が供給される前記第１導電型のトランジスタを含み、
前記第２バイアス部は、ソース端子に前記第２電位が供給される前記第２導電型のトランジスタを含むことを特徴とする請求項５又は６に記載の高周波増幅回路。
【請求項８】
前記電流制御部は、前記中間電位ラインに接続された反転入力端子と前記直流電圧の印加を受ける非反転入力端子とを有する演算増幅器を含み、前記中間電位と前記直流電圧との電位差に応じて、前記第１バイアス部の動作電流を制御することを特徴とする請求項５乃至７のいずれか１に記載の高周波増幅回路。
【請求項９】
前記中間電位ラインに接続され、前記第１増幅部を流れる電流と前記第２増幅部を流れる電流との電流差に応じた調整電流を生成する電流調整部をさらに有することを特徴とする請求項１乃至８のいずれか１に記載の高周波増幅回路。
【請求項１０】
前記電流調整部は、前記第１導電型のトランジスタを含み、前記第１増幅部を流れる電流と前記調整電流との和が前記第２増幅部を流れる電流と等しくなるよう前記調整電流を生成することを特徴とする請求項９に記載の高周波増幅回路。
【請求項１１】
前記電流調整部は、前記第２導電型のトランジスタを含み、前記第２増幅部を流れる電流と前記調整電流との和が前記第１増幅部を流れる電流と等しくなるよう前記調整電流を生成することを特徴とする請求項９に記載の高周波増幅回路。
【請求項１２】
前記第１増幅部は、直列接続された一対の前記第１導電型のトランジスタからなるトランジスタ対が並列に複数接続された第１のトランジスタ群を含み、
前記第２増幅部は、直列接続された一対の前記第２導電型のトランジスタからなるトランジスタ対が並列に複数接続された第２のトランジスタ群を含むことを特徴とする請求項１乃至１１のいずれか１に記載の高周波増幅回路。
【請求項１３】
前記第１電位は接地電位であり、
前記第１導電型はＮ型であり、
前記第２電位は電源電位であり、
前記第２導電型はＰ型であることを特徴とする請求項１乃至１２のいずれか１に記載の高周波増幅回路。
【請求項１４】
前記第１電位は電源電位であり、
前記第１導電型はＰ型であり、  前記第２電位は接地電位であり、
前記第２導電型はＮ型であることを特徴とする請求項１乃至１２のいずれか１に記載の高周波増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信等に用いられる受信機の高周波増幅回路に関する。
【背景技術】
【０００２】
無線通信等に用いられる受信機においては、電池の寿命を保つため、高周波増幅回路の省電力化が要求される。かかる高周波増幅回路として、２つのトランジスタをカスコード接続した２段増幅回路が提案されている（例えば、特許文献１）。２段増幅回路では、２段目のトランジスタに流れた電流を１段目で再利用するため、回路全体としての電力消費量を低く抑えることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２４３９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、このような受信機において、アンテナから入力された信号は高周波増幅回路で増幅され、周波数変換回路に供給される。周波数変換回路は、高周波増幅回路から供給された信号を、局部発振回路から供給されたローカル信号と混合して中間周波数に変換し、復調処理部に供給する。その際、局部発振回路から周波数変換回路に印加されたローカル信号の一部が、復調処理部の方向ではなく高周波増幅回路からアンテナに向かう方向、すなわち逆方向に流れる現象が生じる。このような逆方向に流れる信号がアンテナまで達すると、不要輻射が生じて電波障害の原因となるため、可能な限り高周波増幅回路において遮断する必要がある。
【０００５】
このような逆方向に流れる信号を遮断する特性（逆方向アイソレーション）を向上させるためには、複数のトランジスタをカスコード構成等により接続し、出力から入力への寄生容量を小さくすることが好ましい。しかし、カスコード構成等により接続されるトランジスタの数を多くすると、電源電圧を高く設定しなければならないため、電力消費量が増加してしまうという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る高周波増幅回路は、入力端子から入力された高周波信号を増幅して高周波増幅信号を生成する第１増幅部と、前記高周波増幅信号をさらに増幅して出力信号を生成し、出力端子から出力する第２増幅部と、が第１電位の供給端と第２電位の供給端との間に直列に接続された高周波増幅回路であって、自身の動作電流に応じた第１バイアス電圧を生成し前記第１増幅部に前記第１バイアス電圧を供給する第１バイアス部と、自身の動作電流に応じた第２バイアス電圧を生成し前記第２増幅部に前記第２バイアス電圧を供給する第２バイアス部と、前記第１電位と前記第２電位との間の中間電位を、前記第１増幅部及び前記第２増幅部の直列接続部に供給する中間電位ラインと、前記第１バイアス部の動作電流を生成する電流生成部と、前記中間電位ラインに接続され、前記中間電位と予め設定された直流電圧との電位差に基づいて前記第２バイアス部の動作電流を制御する電流制御部と、を有し、前記第１増幅部は、ソース端子に前記第１電位の供給端が接続された第１導電型の第１トランジスタと、前記第１トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第１インダクタと、一端に前記第１バイアス電圧を受け他端が前記第１トランジスタのゲート端子に接続された第１抵抗とを含み、前記第２増幅部は、ソース端子に前記第２電位の供給端が接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、前記第２トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第２インダクタと、一端に前記第２バイアス電圧を受け他端が前記第２トランジスタのゲート端子に接続された第２抵抗とを含むことを特徴とする。
【０００７】
また、本発明に係る高周波増幅回路は、入力端子から入力された高周波信号を増幅して高周波増幅信号を生成する第１増幅部と、前記高周波増幅信号をさらに増幅して出力信号を生成し、出力端子から出力する第２増幅部と、が第１電位の供給端と第２電位の供給端との間に直列に接続された高周波増幅回路であって、自身の動作電流に応じた第１バイアス電圧を生成し前記第１増幅部に前記第１バイアス電圧を供給する第１バイアス部と、自身の動作電流に応じた第２バイアス電圧を生成し前記第２増幅部に前記第２バイアス電圧を供給する第２バイアス部と、前記第１電位と前記第２電位との間の中間電位を、前記第１増幅部及び前記第２増幅部の直列接続部に供給する中間電位ラインと、前記中間電位ラインに接続され、前記中間電位と予め設定された直流電圧との電位差に基づいて前記第１バイアス部の動作電流を制御する電流制御部と、前記第２バイアス部の動作電流を生成する電流生成部と、を有し、前記第１増幅部は、ソース端子に前記第１電位の供給端が接続された第１導電型の第１トランジスタと、前記第１トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第１インダクタと、一端に前記第１バイアス電圧を受け他端が前記第１トランジスタのゲート端子に接続された第１抵抗とを含み、前記第２増幅部は、ソース端子に前記第２電位の供給端が接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、前記第２トランジスタのドレイン端子と前記中間電位ラインとの間に接続された第２インダクタと、一端に前記第２バイアス電圧を受け他端が前記第２トランジスタのゲート端子に接続された第２抵抗とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、逆方向（入力方向）に流れる信号の遮断特性を向上させ、電源電圧を低くして省電力化が可能な高周波増幅回路を実現することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る高周波増幅回路を含む受信機の構成を示すブロック図である。
【図２】本発明の実施例１における高周波増幅回路の構成を示す回路図である。
【図３】本発明の実施例１における高周波増幅回路の他の構成を示す回路図である。
【図４】本発明の実施例２における高周波増幅回路の構成を示す回路図である。
【図５】本発明の実施例２における高周波増幅回路の他の構成を示す回路図である。
【図６】本発明の実施例２における高周波増幅回路の他の構成を示す回路図である。
【図７】本発明の実施例２における高周波増幅回路の他の構成を示す回路図である。
【図８】本発明の実施例３における高周波増幅回路の構成を示す回路図である。
【図９】図８の回路図におけるコア部及び電流調整部を詳細に示す回路図である。
【図１０】本発明の実施例３における高周波増幅回路の他の構成を示す回路図である。
【図１１】図１０の回路図におけるコア部及び電流調整部を詳細に示す回路図である。
【発明を実施するための形態】
【００１０】
以下に本発明の実施例を詳細に説明する。
【実施例１】
【００１１】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。図１は、本発明に係る高周波増幅回路１０を用いた受信機１１の構成を示すブロック図である。高周波増幅回路１０は、アンテナ１２から入力された高周波信号を増幅して、混合器１３に供給する。混合器１３は、高周波増幅回路１０から供給された信号を、局部発振回路１４から供給されたローカル信号と混合して中間周波数に変換して得られた中間周波信号を、復調処理部１５に供給する。復調処理部１５は、中間周波信号に対して所定の復調処理を施すことにより情報データ信号を得る。
【００１２】
図２は、本発明の実施例１による高周波増幅回路１０の構成を示す回路図である。入力端子ＩＮは、入力信号の直流成分をカットするコンデンサＣ０の一端に接続されている。コンデンサＣ０の他端は、抵抗Ｒ１の一端及びＮチャネル（第１導電型）ＭＯＳ（metal-oxide-semiconductor）トランジスタ（以下、ＮＭＯＳトランジスタと称する）Ｑ１のゲート端子に接続されている。ＮＭＯＳトランジスタＱ１のソース端子は接地され、接地電位（第１電位）が供給される。ＮＭＯＳトランジスタＱ１のドレイン端子はＮＭＯＳトランジスタＱ２のソース端子に接続されている。
【００１３】
ＮＭＯＳトランジスタＱ２のゲート端子は、抵抗Ｒ２の一端に接続されている。ＮＭＯＳトランジスタＱ２のドレイン端子は、第１並列共振回路ＰＲ１を構成するインダクタＬ１及びコンデンサＣ１の各々の一端に接続されている。
【００１４】
インダクタＬ１及びコンデンサＣ１の各々の一端は、コンデンサＣ３の一端に接続されている。また、インダクタＬ１及びコンデンサＣ１の各々の他端は、中間電位ラインＬＣＥに接続されている。
【００１５】
ＮＭＯＳトランジスタＱ１、ＮＭＯＳトランジスタＱ２、抵抗Ｒ１、抵抗Ｒ２、コンデンサＣ０及び第１並列共振回路ＰＲ１（Ｌ１、Ｃ１）は、１段目の増幅部である第１増幅部Ａ１を構成している。
【００１６】
ＮＭＯＳトランジスタＱ３のソース端子は接地され、ドレイン端子はＮＭＯＳトランジスタＱ４のソース端子に接続され、ゲート端子はＮＭＯＳトランジスタＱ４のドレイン端子、抵抗Ｒ３の一端及び抵抗Ｒ１の他端に接続されている。ＮＭＯＳトランジスタＱ４のゲート端子はＰチャネル（第２導電型）ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）Ｑ５のドレイン端子、抵抗Ｒ３の他端及び抵抗Ｒ２の他端に接続されている。ＮＭＯＳトランジスタＱ３、ＮＭＯＳトランジスタＱ４及び抵抗Ｒ３は、第１バイアス部Ｂ１を構成している。
【００１７】
ＰＭＯＳトランジスタＱ５のソース端子には電源電位（第２電位）Ｖｄｄが供給され、ゲート端子はＰＭＯＳトランジスタＱ６のゲート端子に接続されている。ＰＭＯＳトランジスタＱ６のソース端子には電源電位Ｖｄｄが供給され、ゲート端子及びドレイン端子は電流源ＩＢに接続されている。ＰＭＯＳトランジスタＱ５及びＱ６は、カレントミラー回路ＣＭＮを構成している。
【００１８】
ＰＭＯＳトランジスタＱ７のソース端子には電源電位Ｖｄｄが供給され、ドレイン端子はＰＭＯＳトランジスタＱ８のソース端子に接続されている。ＰＭＯＳトランジスタＱ７のゲート端子は、抵抗Ｒ４の一端及びコンデンサＣ３の他端に接続されている。
【００１９】
ＰＭＯＳトランジスタＱ８のゲート端子は抵抗Ｒ５の一端に接続され、ドレイン端子は、出力ラインＬＴを介してインダクタＬ２及びコンデンサＣ２の各々の一端に接続されている。出力ラインＬＴには、出力端子ＯＵＴが接続されている。
【００２０】
インダクタＬ２及びコンデンサＣ２は並列接続され、第２並列共振回路ＰＲ２を構成している。インダクタＬ２及びコンデンサＣ２の各々の他端は、中間電位ラインＬＣＥに接続されている。
【００２１】
ＰＭＯＳトランジスタＱ７、ＰＭＯＳトランジスタＱ８、抵抗Ｒ４、抵抗Ｒ５、コンデンサＣ３及び第２並列共振回路ＰＲ２（Ｌ２、Ｃ２）は、２段目の増幅部である第２増幅部Ａ２を構成している。
【００２２】
ＰＭＯＳトランジスタＱ９のソース端子には電源電位Ｖｄｄが供給され、ドレイン端子はＰＭＯＳトランジスタＱ１０のソース端子に接続され、ゲート端子はＰＭＯＳトランジスタＱ１０のドレイン端子、抵抗Ｒ６の一端及び抵抗Ｒ４の他端に接続されている。ＰＭＯＳトランジスタＱ１０のゲート端子は、ＮＭＯＳトランジスタＱ０のドレイン端子、抵抗Ｒ６の他端及び抵抗Ｒ５の他端に接続されている。ＰＭＯＳトランジスタＱ９、Ｑ１０及び抵抗Ｒ６は、第２バイアス部Ｂ２を構成している。
【００２３】
ＮＭＯＳトランジスタＱ０のソース端子は接地され、ゲート端子は演算増幅器ＡＯの出力端子に接続されている。
【００２４】
演算増幅器ＡＯの非反転入力端子には、中間電位Ｖｄｍとして設定する直流電圧、例えばＶｄｄ／２が印加される。演算増幅器ＡＯの反転入力端子は中間電位ラインＬＣＥに接続されている。中間電位ラインＬＣＥには、コンデンサＣ４の一端が接続されている。コンデンサＣ４の他端は接地されている。
【００２５】
ＮＭＯＳトランジスタＱ０及び演算増幅器ＡＯは、第２バイアス部Ｂ２の動作電流を制御する電流制御部ＣＣを構成している。
【００２６】
上記構成を有する高周波増幅回路１０においては、直流動作点に応じて第１増幅部Ａ１と第２増幅部Ａ２の小信号利得が定まる。以下、高周波増幅回路１０の直流動作について説明する。なお、以下の説明では、第１増幅部Ａ１、第１バイアス部Ｂ１、カレントミラー回路ＣＭＮ及び電流源ＩＢを１段目、第２増幅部Ａ２、第２バイアス部Ｂ２及び電流制御部ＣＣを２段目として説明する。
【００２７】
［１段目］
まず、電流源ＩＢにより、ＰＭＯＳトランジスタＱ６に電流Ｉｂが流れると、カレントミラー回路ＣＭＮにより、電流Ｉｂを等倍又は所定の比率で増大させた電流Ｉｎ１が、抵抗Ｒ３、ＮＭＯＳトランジスタＱ４及びＱ３に流れる。
【００２８】
各トランジスタのゲート直流電圧は、ドレイン電流によって定まる。したがって、ＮＭＯＳトランジスタＱ３及びＱ４のゲート直流電圧は、電流Ｉｎ１によって定まる。
【００２９】
ＮＭＯＳトランジスタＱ３のゲート直流電圧は、抵抗Ｒ１を経由してＮＭＯＳトランジスタＱ１にバイアス電圧として印加される。同様に、ＮＭＯＳトランジスタＱ４のゲート直流電圧は、抵抗Ｒ２を経由してＮＭＯＳトランジスタＱ２にバイアス電圧として印加される。
【００３０】
ＮＭＯＳトランジスタＱ１及びＱ２のドレイン電流Ｉｎ２は、それぞれのゲート端子に印加されるバイアス電圧によって定まる。
【００３１】
［２段目］
第２バイアス部Ｂ２のＰＭＯＳトランジスタＱ９、Ｑ１０及びＲ６には、演算増幅器ＡＯから供給されたゲート電圧Ｖｃｐに対応した電流Ｉｐ１が流れる。この際、ゲート電圧Ｖｃｐは、中間電位ラインＬＣＥの電位と、中間電位Ｖｄｍとの電位差に対応した電圧である。すなわち、電流制御部ＣＣは、中間電位ラインＬＣＥの電位と、中間電位Ｖｄｍとして設定する直流電圧の電位差に基づいて第２バイアス部Ｂ２の動作電流Ｉｐ１を制御する。
【００３２】
ＰＭＯＳトランジスタＱ９及びＱ１０のゲート直流電圧は、電流Ｉｐ１によって定まる。ＰＭＯＳトランジスタＱ９のゲート直流電圧は、抵抗Ｒ４を経由してＰＭＯＳトランジスタＱ７にバイアス電圧として印加される。同様に、ＰＭＯＳトランジスタＱ１０のゲート直流電圧は、抵抗Ｒ５を経由してＰＭＯＳトランジスタＱ８にバイアス電圧として印加される。
【００３３】
ＰＭＯＳトランジスタＱ７及びＱ８のドレイン電流Ｉｐ２は、それぞれのゲート端子に印加されるバイアス電圧によって定まる。
【００３４】
なお、電流Ｉｐ２は、電源電位Ｖｄｄから、ＰＭＯＳトランジスタＱ７、Ｑ８、インダクタＬ２及び中間電位ラインＬＣＥを通って、１段目のインダクタＬ１、ＮＭＯＳトランジスタＱ２及びＱ１に流れこむ。この際、Ｑ１及びＱ２の電流はＩｎ２であったため、Ｉｐ２はＩｎ２と等しくなる。かかる電流Ｉｐ２が流れることにより、中間電位ラインＬＣＥの電位は、この電流Ｉｐ２に対応した電位となる。なお、電流Ｉｐ２は、演算増幅器ＡＯから供給されたゲート電圧Ｖｃｐ、つまり中間電位ラインＬＣＥの電位と中間電位Ｖｄｍとの電位差に対応したものである。この際、電流制御部ＣＣ、第２バイアス部Ｂ２、第２増幅部Ａ２及び中間電位ラインＬＣＥからなるループにて、演算増幅器ＡＯは、中間電位ラインＬＣＥの電位が中間電位Ｖｄｍと等しくなるような電圧値を有するゲート電圧Ｖｃｐを生成する。これにより、中間電位ラインＬＣＥは、強制的に中間電位Ｖｄｍと等しい電位に設定される。なお、本実施例では、中間電位ＶｄｍとしてＶｄｄ／２が設定され、第２増幅部Ａ２を流れる電流Ｉｐ２は、第１増幅部Ａ１を流れる電流Ｉｎ２と等しくなる。
【００３５】
以上により、高周波増幅回路１０の直流動作点が定まる。この直流動作点に応じて、高周波増幅回路１０の第１増幅部Ａ１の相互コンダクタンスｇｍｎと第２増幅部Ａ２の相互コンダクタンスｇｍｐが定まる。インダクタＬ１とコンデンサＣ１からなる第１並列共振回路ＰＲ１の共振負荷をＺ１、インダクタＬ２とコンデンサＣ２からなる第２並列共振回路ＰＲ２の共振負荷をＺ２とすると、第１増幅部Ａ１の小信号利得はｇｍｎ・Ｚ１、第２増幅部Ａ２の小信号利得はｇｍｐ・Ｚ２となる。なお、インダクタＬ１のインダクタンス（Ｌ１）、コンデンサＣ１の容量（Ｃ１）、インダクタＬ２のインダクタンス（Ｌ２）及びコンデンサＣ２の容量（Ｃ２）は、増幅させたい周波数ｆｓに対して、次式を満たすように定める。
【００３６】
【数１】
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【００３７】
第１増幅部Ａ１は、入力端子ＩＮからコンデンサＣ０を経由してＮＭＯＳトランジスタＱ１のゲート端子に入力された高周波信号をｇｍｎ・Ｚ１倍に増幅して高周波増幅信号を生成し、コンデンサＣ３を経由して第２増幅部Ａ２に供給する。第２増幅部Ａ２は、この高周波増幅信号をさらにｇｍｐ・Ｚ２倍に増幅して出力信号を生成し、出力端子ＯＵＴから出力する。
【００３８】
本発明の高周波増幅回路１０は、２つのトランジスタがカスコード接続された第１増幅部Ａ１及び２つのトランジスタがカスコード接続された第２増幅部Ａ２をカスコード接続して構成されているため、出力端子ＯＵＴから入力端子ＩＮに到る経路における寄生容量が小さい。したがって、出力端子ＯＵＴから入力端子ＩＮに向かって流れる信号を遮断する特性、すなわち逆方向アイソレーションの特性が高い。
【００３９】
また、本発明の高周波増幅回路１０では、第１増幅部Ａ１及び第１バイアス部Ｂ１をＮＭＯＳトランジスタによって構成する一方、第２増幅部Ａ２及び第２バイアス部Ｂ２をＰＭＯＳトランジスタによって構成している。さらに、高周波増幅回路１０では、第２増幅部Ａ２に流れる電流を第１増幅部Ａ１で再利用させるため、つまり第１増幅部Ａ１に流れる電流Ｉｎ２と、第２増幅部Ａ２に流れる電流Ｉｐ２とを等しくするために、中間電位ラインＬＣＥの電位を任意の電位に設定できるようにしている。すなわち、演算増幅器ＡＯの非反転入力端子に中間電位Ｖｄｍ（例えば、Ｖｄｄの１／２）を供給することにより、中間電位ラインＬＣＥの電位を、この中間電位Ｖｄｍと等しい電位に設定できるのである。
【００４０】
このような構成を有する高周波増幅回路１０において、第１増幅部Ａ１には接地電位と中間電位Ｖｄｍとが供給される。また、第２増幅部Ａ２には電源電位Ｖｄｄと中間電位Ｖｄｍとが供給される。
【００４１】
上記構成によれば、第１バイアス部Ｂ１は一端に電源電位が印加され他端に接地電位が印加される第１の電流経路（Ｑ５、Ｒ３、Ｑ４、Ｑ３）に接続され、第２バイアス部Ｂ２は一端に電源電位が印加され他端に接地電位が印加される第１の電流経路とは別の第２の電流経路（Ｑ９、Ｑ１０、Ｒ６、Ｑ０）に接続され、夫々バイアス電圧を生成して第１増幅部Ａ１及び第２増幅部Ａ２を動作させる。このため、２つのバイアス部が同一の電流経路に接続されてバイアス電圧を生成する場合と比べて、動作に必要な電源電位Ｖｄｄを低く抑えることができる。
【００４２】
この際、電源電位Ｖｄｄとして最低限必要となる値は、
【００４３】
【数２】
0006494955.tif 000003
Ｖdsn：Ｑ１のドレイン・ソース間電圧
Ｖgsnc：Ｑ２のゲート・ソース間電圧
Ｖpi：Ｑ５のソース・ドレイン間電圧
Ｖdsp：Ｑ７のソース・ドレイン間電圧
Ｖgspc：Ｑ８のソース・ゲート間電圧
Ｖni：Ｑ０のソース・ドレイン間電圧
となる。
【００４４】
一般的に、カスコード接続等により複数のトランジスタが接続された構成においては、増幅部によって電圧降下が生じるトランジスタの段数と同じ段数分だけ電源電位を電圧降下させてバイアス電圧を生成する必要がある。これに対し、上記のように、本発明の高周波増幅回路１０では、第１増幅部Ａ１及び第２増幅部Ａ２のカスコード接続による電圧降下分がＭＯＳトランジスタ（Ｑ１、Ｑ２、Ｑ７、Ｑ８）の４段分あるものの、電源電位Ｖｄｄの値としては、ＭＯＳトランジスタ３段分の電圧降下分で良いことになる。
【００４５】
すなわち、本発明では、第１増幅部Ａ１及び第１バイアス部Ｂ１と、第２増幅部Ａ２及び第２バイアス部Ｂ２とを、反対導電型のトランジスタ（ＮＭＯＳトランジスタとＰＭＯＳトランジスタ）によって構成している。これにより、異なる電流経路でバイアス電圧を生成することが可能であるため、電源電位Ｖｄｄの値を増幅部における電圧降下よりも低い値とすることができ、ＭＯＳトランジスタ４段分の電圧降下分の電源電位が必要となる従来の高周波増幅回路に比して、電源電位Ｖｄｄを低い値に設定することが可能となる。よって、高周波増幅回路１０においては、第２増幅部Ａ２に流れる電流を第１増幅部Ａ１で再利用できるとともに、電源電位を低くすることが可能となるので電力消費を大幅に抑えることが可能となる。
【００４６】
なお、上記構成とは異なり、例えば図３に示すように、電流源ＩＢ及びカレントミラー回路ＣＭＮを２段目に設け、電流制御部ＣＣを１段目に設けた構成も可能である。図３に示す高周波増幅回路１０において、まず、電流源ＩＢによってＮＭＯＳトランジスタＱ６に電流Ｉｂが流れると、カレントミラー回路ＣＭＮにより、電流Ｉｂを等倍又は所定の比率で増大させた電流Ｉｐ１が、ＰＭＯＳトランジスタＱ９、Ｑ１０及び抵抗Ｒ６に流れる。この電流Ｉｐ１によって、ＰＭＯＳトランジスタＱ９及びＱ１０のゲート直流電圧が定まる。
【００４７】
ＰＭＯＳトランジスタＱ９のゲート直流電圧は、抵抗Ｒ４を経由してＰＭＯＳトランジスタＱ７にバイアス電圧として印加される。同様に、ＰＭＯＳトランジスタＱ１０のゲート直流電圧は、抵抗Ｒ５を経由してＰＭＯＳトランジスタＱ８にバイアス電圧として印加される。ＰＭＯＳトランジスタＱ７及びＱ８のドレイン電流Ｉｐ２は、ゲートに印加されるバイアス電圧によって定まる。
【００４８】
第１バイアス部Ｂ１の抵抗Ｒ３、ＮＭＯＳトランジスタＱ４及びＱ３には、演算増幅器ＡＯから供給されたゲート電圧Ｖｃｐに対応した電流Ｉｎ１が流れる。この際、ゲート電圧Ｖｃｐは、中間電位ラインＬＣＥの電位と中間電位Ｖｄｍとの電位差に対応した電圧である。すなわち、電流制御部ＣＣは、中間電位ラインＬＣＥの電位と、中間電位Ｖｄｍとして設定する直流電圧の電位差に基づいて第１バイアス部Ｂ１の動作電流Ｉｎ１を制御する。
【００４９】
ＮＭＯＳトランジスタＱ４及びＱ３のゲート直流電圧は、電流Ｉｎ１によって定まる。ＮＭＯＳトランジスタＱ３のゲート直流電圧は、抵抗Ｒ１を経由してＮＭＯＳトランジスタＱ１にバイアス電圧として印加される。ＮＭＯＳトランジスタＱ４のゲート直流電圧は、抵抗Ｒ２を経由してＮＭＯＳトランジスタＱ２にバイアス電圧として印加される。ＮＭＯＳトランジスタＱ１及びＱ２のドレイン電流Ｉｎ２は、それぞれのゲート端子に印加されるバイアス電圧によって定まる。以上により、直流動作点が定まる。
【００５０】
図３に示す高周波増幅回路１０においては、カスコード接続された２つのトランジスタからなる第１増幅部Ａ１と第２増幅部Ａ２とがカスコード接続されて構成されているため、出力端子ＯＵＴから入力端子ＩＮに到る経路における寄生容量が小さく、逆方向アイソレーションの特性が高い。また、第２増幅部Ａ２に流れる電流を第１増幅部Ａ１で再利用することができ、図２に示す回路と同様、第１バイアス部Ｂ１及び第２バイアス部Ｂ２を、夫々両端に電源電位Ｖｄｄと接地電位とが供給される別々の電流経路に接続して動作させることで、電源電位Ｖｄｄを低く抑えることが可能である。したがって、電力消費を大幅に抑えることが可能となる。
【実施例２】
【００５１】
図４は、本発明の実施例２に係る高周波増幅回路２０の構成を示す図である。高周波増幅回路２０は、電流調整部ＤＰを有する点で実施例１の高周波増幅回路１０と異なり、その他の各部については実施例１の高周波増幅回路１０と同様の構成を有している。
【００５２】
電流調整部ＤＰは、ＰＭＯＳトランジスタＱａ及びＱｂから構成されている。ＰＭＯＳトランジスタＱａのソース端子には電源電位Ｖｄｄが供給され、ドレイン端子はＰＭＯＳトランジスタＱｂのソース端子に接続され、ゲート端子はＰＭＯＳトランジスタＱ９のゲート端子に接続されている。ＰＭＯＳトランジスタＱｂのドレイン端子は中間電位ラインＬＣＥに接続され、ゲート端子はＰＭＯＳトランジスタＱ１０のゲート端子に接続されている。
【００５３】
ＰＭＯＳトランジスタＱ９のゲート直流電圧は、ＰＭＯＳトランジスタＱａのゲートにバイアス電圧として印加される。ＰＭＯＳトランジスタＱ１０のゲート直流電圧は、ＰＭＯＳトランジスタＱｂのゲートにバイアス電圧として印加される。ＰＭＯＳトランジスタＱａ及びＱｂのゲートに印加されるバイアス電圧により、電流調整部ＤＰを流れる電流Ｉｄｐａが定まる。
【００５４】
第２増幅部Ａ２を流れる電流Ｉｐ２と電流調整部ＤＰを流れる電流Ｉｄｐａは、第１増幅部Ａ１に流れ込む。したがって、第１増幅部Ａ１を流れる電流Ｉｎ２は、Ｉｎ２＝Ｉｐ２＋Ｉｄｐａとなる。
【００５５】
上記構成によれば、第１増幅部Ａ１の動作電流と第２増幅部Ａ２の動作電流とを別々に設定することができる。また、直流動作点を別々に設定できるため、第１増幅部Ａ１の小信号利得と第２増幅部Ａ２の小信号利得とを独立に設定することができる。すなわち、自由度の高い小信号利得の設計が可能となる。
【００５６】
なお、図５に示すように、１段目に電流制御部ＣＣ、２段目に電流源ＩＢ及びカレントミラー回路ＣＭＮが設けられた構成（図３の構成）に、電流調整部ＤＰを付加した構成も可能である。当該構成において、第１増幅部Ａ１を流れる電流Ｉｎ２は、Ｉｎ２＝Ｉｐ２＋Ｉｄｐａとなる。したがって、第１増幅部Ａ１の動作電流と第２増幅部Ａ２の動作電流とを別々に設定することができる。また、直流動作点を別々に設定できるため、第１増幅部Ａ１の小信号利得と第２増幅部Ａ２の小信号利得とを独立に設定することができる。
【００５７】
また、図４の構成とは異なり、図６に示すように、１段目に電流調整部ＤＮを設けた構成も可能である。電流調整部ＤＮは、ＮＭＯＳトランジスタＱｃ及びＱｄから構成されている。ＮＭＯＳトランジスタＱｃのドレイン端子は中間電位ラインＬＣＥに接続され、ソース端子はＮＭＯＳトランジスタＱｄのドレイン端子に接続され、ゲート端子はＮＭＯＳトランジスタＱ４のゲート端子に接続されている。ＮＭＯＳトランジスタＱｄのソース端子は接地され、ゲート端子はＮＭＯＳトランジスタＱ３のゲート端子に接続されている。
【００５８】
ＮＭＯＳトランジスタＱ３のゲート直流電圧は、ＮＭＯＳトランジスタＱｄのゲートにバイアス電圧として印加される。ＮＭＯＳトランジスタＱ４のゲート直流電圧は、ＮＭＯＳトランジスタＱｃのゲートにバイアス電圧として印加される。ＮＭＯＳトランジスタＱｃ及びＱｄのゲートに印加されるバイアス電圧により、電流調整部ＤＮを流れる電流Ｉｄｎａが定まる。
【００５９】
第２増幅部Ａ２を流れる電流Ｉｐ２は、第１増幅部Ａ１及び電流調整部ＤＮに流れ込む。したがって、第２増幅部Ａ２を流れる電流Ｉｐ２は、Ｉｐ２＝Ｉｎ２＋Ｉｄｎａとなり、第１増幅部Ａ１の動作電流と第２増幅部Ａ２の動作電流とを別々に設定することができる。また、直流動作点を別々に設定できるため、第１増幅部Ａ１の小信号利得と第２増幅部Ａ２の小信号利得とを独立に設定することができる。
【００６０】
なお、図７に示すように、１段目に電流制御部ＣＣ、２段目に電流源ＩＢ及びカレントミラー回路ＣＭＮが設けられた構成（図３の構成）に、電流調整部ＤＮを付加した構成も可能である。当該構成においても、図６に示す構成と同様、第２増幅部Ａ２を流れる電流Ｉｐ２は、Ｉｐ２＝Ｉｎ２＋Ｉｄｎａとなる。
【００６１】
図４〜図７のいずれの構成によっても、電流調整部ＤＮ又はＤＰを設けることにより、第１増幅部Ａ１を流れる電流Ｉｎ２と第２増幅部Ａ２を流れる電流Ｉｐ２との差を調整電流によって調整することができる。したがって、１段目に流れる電流と２段目に流れる電流を等しくして、電流の再利用を図ることができるため、回路全体としての電力消費量を低く抑えることが可能となる。
【００６２】
また、上記構成によれば、第１増幅部Ａ１の動作電流と第２増幅部Ａ２の動作電流とを別々に設定することができるため、直流動作点を別々に設定することができる。したがって、自由度の高い小信号利得の設計が可能となる。
【実施例３】
【００６３】
図８は、本発明の実施例３における高周波増幅回路３０の構成を示す図である。高周波増幅回路３０は、１段目の電流調整部ＤＮと２段目の電流調整部ＤＰの両方を有する点で、図４及び図６の高周波増幅回路２０と異なる。
【００６４】
第２増幅部Ａ２を流れる電流Ｉｐ２と電流調整部ＤＰを流れる電流Ｉｄｐａは、第１増幅部Ａ１及び電流調整部ＤＮに流れ込む。したがって、第１増幅部Ａ１を流れる電流Ｉｎ２及び電流調整部ＤＮを流れる電流Ｉｄｎａと、第２増幅部Ａ２を流れる電流Ｉｐ２及び電流調整部ＤＰを流れる電流Ｉｄｐａとの関係は、Ｉｎ２＋Ｉｄｎａ＝Ｉｐ２＋Ｉｄｐａとなる。
【００６５】
このような構成によれば、第１増幅部Ａ１を流れる電流Ｉｎ２が第２増幅部Ａ２を流れる電流Ｉｐ２よりも大きい場合と、第２増幅部Ａ２を流れる電流Ｉｐ２が第１増幅部Ａ１を流れる電流Ｉｎ２よりも大きい場合と、いずれの場合においても電流の調整を行うことができる。したがって、状況に応じて柔軟に電流の調整を行い、電流の再利用による電力消費の低減を図ることが可能となる。
【００６６】
また、本実施例の高周波増幅回路３０において、ＮＭＯＳトランジスタＱ１及びＱ２にさらに複数のトランジスタ対を並列接続して第１増幅部Ａ１を構成し、ＰＭＯＳトランジスタＱ７及びＱ８にさらに複数のトランジスタ対を並列接続して第２増幅部Ａ２を構成することが可能である。また、ＮＭＯＳトランジスタＱｃ及びＱｄにさらに複数のトランジスタ対を並列接続して１段目の電流調整部ＤＮを構成し、ＰＭＯＳトランジスタＱａ及びＱｂにさらに複数のトランジスタ対を並列接続して２段目の電流調整部ＤＰを構成することが可能である。
【００６７】
図９は、第１増幅部Ａ１、第２増幅部Ａ２、電流調整部ＤＮ及び電流調整部ＤＰの夫々において、複数のカスコード接続されたトランジスタ対が並列接続された高周波増幅回路３０を示す図である。
【００６８】
第１増幅部Ａ１は、カスコード接続された一対のＮＭＯＳトランジスタと抵抗とスイッチからなるｎ個のユニットＵ１〜Ｕｎが、ＮＭＯＳトランジスタＱ１及びＱ２に並列接続された構成を有する。ユニットＵ１は、ＮＭＯＳトランジスタＱ１１、Ｑ１２、抵抗Ｒ１１、スイッチＳ１１及びＳ１２を含む。ユニットＵｎは、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、抵抗Ｒｎ１、スイッチＳｎ１及びＳｎ２を含む。
【００６９】
ユニットＵ１において、スイッチＳ１１とスイッチＳ１２を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳ１１をオンにし且つスイッチＳ１２をオフにした場合、ＮＭＯＳトランジスタＱ１１のゲート端子は抵抗Ｒ１１を介してＮＭＯＳトランジスタＱ４のゲート端子に接続される。したがって、ＮＭＯＳトランジスタＱ４のゲート電圧が、バイアス電圧としてＮＭＯＳトランジスタＱ１１に印加される。すなわち、ユニットＵ１は動作する状態となる。これに対し、スイッチＳ１１をオフにし且つスイッチＳ１２をオンにした場合、ＮＭＯＳトランジスタＱ１１のゲート端子は接地され、ユニットＵ１は動作しない状態となる。
【００７０】
同様に、ユニットＵｎについても、スイッチＳｎ１とスイッチＳｎ２を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳｎ１をオンにし且つスイッチＳｎ２をオフにした場合、ＮＭＯＳトランジスタＱｎ１のゲート端子は抵抗Ｒｎ１を介してＮＭＯＳトランジスタＱ４のゲート端子に接続され、ＮＭＯＳトランジスタＱ４のゲート電圧が、バイアス電圧としてＮＭＯＳトランジスタＱｎ１に印加される。すなわち、ユニットＵｎは動作する状態となる。これに対し、スイッチＳｎ１をオフにし且つスイッチＳｎ２をオンにした場合、ＮＭＯＳトランジスタＱｎ１のゲート端子は接地され、ユニットＵｎは動作しない状態となる。
【００７１】
第２増幅部Ａ２は、カスコード接続された一対のＰＭＯＳトランジスタと抵抗とスイッチからなるｎ個のユニットＷ１〜Ｗｎが、ＰＭＯＳトランジスタＱ７及びＱ８に並列接続された構成を有する。ユニットＷ１は、ＰＭＯＳトランジスタＱ１３、Ｑ１４、抵抗Ｒ１４、スイッチＳ１３及びＳ１４を含む。ユニットＷｎは、ＰＭＯＳトランジスタＱｎ３、Ｑｎ４、抵抗Ｒｎ４、スイッチＳｎ３及びＳｎ４を含む。                                                                            
【００７２】
ユニットＷ１において、スイッチＳ１３とスイッチＳ１４を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳ１３をオンにし且つスイッチＳ１４をオフにした場合、ＰＭＯＳトランジスタＱ１４のゲート端子には電源電位Ｖｄｄが供給される。したがって、ユニットＷ１は動作しない状態となる。これに対し、スイッチＳ１３をオフにし且つスイッチＳ１４をオンにした場合、ＰＭＯＳトランジスタＱ１４のゲート端子は抵抗Ｒ１４を介してＰＭＯＳトランジスタＱ１０のゲート端子に接続される。したがって、ＰＭＯＳトランジスタＱ１０のゲート電圧が、バイアス電圧としてＰＭＯＳトランジスタＱ１４に印加され、ユニットＷ１は動作する状態となる。
【００７３】
同様に、ユニットＷｎについても、スイッチＳｎ３とスイッチＳｎ４を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳｎ３をオンにし且つスイッチＳｎ４をオフにした場合、ＰＭＯＳトランジスタＱｎ４のゲート端子には電源電位Ｖｄｄが供給され、ユニットＷｎは動作しない状態となる。これに対し、スイッチＳｎ３をオフにし且つスイッチＳｎ４をオンにした場合、ＰＭＯＳトランジスタＱｎ４のゲート端子は抵抗Ｒｎ４を介してＰＭＯＳトランジスタＱ１０のゲート端子に接続される。したがって、ＰＭＯＳトランジスタＱ１０のゲート電圧が、バイアス電圧としてＰＭＯＳトランジスタＱｎ４に印加され、ユニットＷｎは動作する状態となる。
【００７４】
１段目の電流調整部ＤＮは、カスコード接続された一対のＮＭＯＳトランジスタと抵抗とスイッチからなるｍ個のユニットＸ１〜Ｘｍが並列接続された構成を有する。ユニットＸ１は、ＮＭＯＳトランジスタＱｃ１、Ｑｄ１、抵抗Ｒｃ１、スイッチＳｃ１及びＳｄ１を含む。ユニットＸｍは、ＮＭＯＳトランジスタＱｃｍ、Ｑｄｍ、抵抗Ｒｃｍ、スイッチＳｃｍ及びＳｄｍを含む。
【００７５】
ユニットＸ１において、スイッチＳｃ１とスイッチＳｄ１を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳｃ１をオンにし且つスイッチＳｄ１をオフにした場合、ＮＭＯＳトランジスタＱｃ１のゲート端子は抵抗Ｒｃ１を介してＮＭＯＳトランジスタＱ４のゲート端子に接続される。したがって、ＮＭＯＳトランジスタＱ４のゲート電圧が、バイアス電圧としてＮＭＯＳトランジスタＱｃ１に印加される。すなわち、ユニットＸ１は動作する状態となる。これに対し、スイッチＳｃ１をオフにし且つスイッチＳｄ１をオンにした場合、ＮＭＯＳトランジスタＱｃ１のゲート端子は接地され、ユニットＸ１は動作しない状態となる。
【００７６】
同様に、ユニットＸｍについても、スイッチＳｃｍとスイッチＳｄｍを、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳｃｍをオンにし且つスイッチＳｄｍをオフにした場合、ＮＭＯＳトランジスタＱｃｍのゲート端子は抵抗Ｒｃｍを介してＮＭＯＳトランジスタＱ４のゲート端子に接続される。したがって、ＮＭＯＳトランジスタＱ４のゲート電圧が、バイアス電圧としてＮＭＯＳトランジスタＱｃｍに印加され、ユニットＸｍは動作する状態となる。これに対し、スイッチＳｃｍをオフにし且つスイッチＳｄｍをオンにした場合、ＮＭＯＳトランジスタＱｃｍのゲート端子は接地され、ユニットＸｍは動作しない状態となる。
【００７７】
２段目の電流調整部ＤＰは、カスコード接続された一対のＰＭＯＳトランジスタと抵抗とスイッチからなるｍ個のユニットＹ１〜Ｙｍが並列接続された構成を有する。ユニットＹ１は、ＰＭＯＳトランジスタＱａ１、Ｑｂ１、抵抗Ｒｂ１、スイッチＳａ１及びＳｂ１を含む。ユニットＹｍは、ＰＭＯＳトランジスタＱａｍ、Ｑｂｍ、抵抗Ｒｂｍ、スイッチＳａｍ及びＳｂｍを含む。
【００７８】
ユニットＹ１において、スイッチＳａ１とスイッチＳｂ１を、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳａ１をオンにし且つスイッチＳｂ１をオフにした場合、ＰＭＯＳトランジスタＱｂ１のゲート端子には電源電位Ｖｄｄが供給される。したがって、ユニットＹ１は動作しない状態となる。これに対し、スイッチＳａ１をオフにし且つスイッチＳｂ１をオンにした場合、ＰＭＯＳトランジスタＱｂ１のゲート端子は抵抗Ｒｂ１を介してＰＭＯＳトランジスタＱ１０のゲート端子に接続される。したがって、ＰＭＯＳトランジスタＱ１０のゲート電圧が、バイアス電圧としてＰＭＯＳトランジスタＱｂ１に印加され、ユニットＹ１は動作する状態となる。
【００７９】
同様に、ユニットＹｍについても、スイッチＳａｍとスイッチＳｂｍを、一方がオンのとき他方がオフとなるように切替える。例えばスイッチＳａｍをオンにし且つスイッチＳｂｍをオフにした場合、ＰＭＯＳトランジスタＱｂｍのゲート端子には電源電位Ｖｄｄが供給される。したがって、ユニットＹｍは動作しない状態となる。これに対し、スイッチＳａｍをオフにし且つスイッチＳｂｍをオンにした場合、ＰＭＯＳトランジスタＱｂｍのゲート端子は抵抗Ｒｂｍを介してＰＭＯＳトランジスタＱ１０のゲート端子に接続される。したがって、ＰＭＯＳトランジスタＱ１０のゲート電圧が、バイアス電圧としてＰＭＯＳトランジスタＱｂｍに印加され、ユニットＹｍは動作する状態となる。
【００８０】
以上説明したように、図９の高周波増幅回路３０では、第１増幅部Ａ１及び第２増幅部Ａ２において、複数のカスコード接続されたトランジスタ対が並列接続され、これらを動作させるか否かをスイッチングにより切替え可能に構成されている。したがって、第１増幅部Ａ１の利得及び第２増幅部Ａ２の利得が可変であるため、自由度の高い小信号利得の設計が可能となる。
【００８１】
また、１段目の電流調整部ＤＮ及び２段目の電流調整部ＤＰにおいて、複数のカスコード接続されたトランジスタ対が並列接続され、これらを動作させるか否かをスイッチングにより切替え可能に構成されている。したがって、１段目の電流調整部ＤＮ及び２段目の電流調整部ＤＰにおける調整電流の値が可変であるため、第１増幅部Ａ１を流れる電流Ｉｎ２と第２増幅部Ａ２を流れる電流Ｉｐ２との差を状況に応じて適切に調整することが可能となる。
【００８２】
なお、図１０に示すように、１段目に電流制御部ＣＣ、２段目に電流源ＩＢ及びカレントミラー回路ＣＭＮが設けられた構成（図３の構成）に、１段目の電流調整部ＤＮと２段目の電流調整部ＤＰの両方を付加した構成も可能である。図８の構成と同様、第１増幅部Ａ１を流れる電流Ｉｎ２及び電流調整部ＤＮを流れる電流Ｉｄｎａと、第２増幅部Ａ２を流れる電流Ｉｐ２及び電流調整部ＤＰを流れる電流Ｉｄｐａとの関係は、Ｉｎ２＋Ｉｄｎａ＝Ｉｐ２＋Ｉｄｐａとなる。
【００８３】
また、図１１に示すように、１段目に電流制御部ＣＣ、２段目に電流源ＩＢ及びカレントミラー回路ＣＭＮが設けられた構成において、第１増幅部Ａ１、第２増幅部Ａ２、電流調整部ＤＮ及び電流調整部ＤＰの夫々に、複数のカスコード接続されたトランジスタ対が並列接続された構成も可能である。このような構成においても、第１増幅部Ａ１及び第２増幅部Ａ２において複数のカスコード接続されたトランジスタ対が並列接続され、トランジスタ対の各々を動作させるか否かをスイッチングにより切替可能に構成されているため、第１増幅部Ａ１の利得及び第２増幅部Ａ２の利得が可変である。したがって、自由度の高い小信号利得の設計が可能である。
【００８４】
また、図１１に示す高周波増幅回路３０においても、１段目の電流調整部ＤＮ及び２段目の電流調整部ＤＰにおいて複数のカスコード接続されたトランジスタ対が並列接続され、トランジスタ対の各々を動作させるか否かをスイッチングにより切替可能に構成されているため、調整電流の値が可変である。したがって、第１増幅部Ａ１を流れる電流Ｉｎ２と第２増幅部Ａ２を流れる電流Ｉｐ２との差を状況に応じて適切に調整することが可能である。
【００８５】
以上説明したように、本発明の高周波増幅回路は、２つのトランジスタがカスコード接続された第１増幅部と、２つのトランジスタがカスコード接続された第２増幅部とをカスコード接続して構成されている。したがって、出力端子から入力端子に到る経路における寄生容量が小さい。このため、出力端子から入力端子に向かって流れる信号を遮断する特性、すなわち逆方向アイソレーションの特性が高い。
【００８６】
また、本発明の高周波増幅回路では、第１増幅部及び第１バイアス部を第１導電型であるＮＭＯＳトランジスタによって構成する一方、第２増幅部及び第２バイアス部を第２導電型であるＰＭＯＳトランジスタによって構成している。そして、第１増幅部に接地電位と中間電位とを供給し、第２増幅部に電源電位と中間電位とを供給するのに対し、第１バイアス部及び第２バイアス部は、夫々両端に電源電位と接地電位とを供給される別々の電流経路に接続されてバイアス電圧を生成し、第１増幅部及び第２増幅部を動作させる。
【００８７】
このため、第１増幅部及び第２増幅部のカスコード接続による電圧降下分がＭＯＳトランジスタの４段分あるのに対し、電源電位の値としては、ＭＯＳトランジスタ３段分の電圧降下分で良いことになる。したがって、ＭＯＳトランジスタ４段分の電圧降下分の電源電位が必要となる従来の高周波増幅回路に比して、電源電位を低い値に設定することが可能となる。よって、第２増幅部に流れる電流を第１増幅部で再利用できるとともに、電源電位を低くすることが可能となるので電力消費を大幅に抑えることが可能となる。
【００８８】
なお、本発明の実施形態は上記実施例のものに限られない。例えば、上記実施例では第１増幅部Ａ１、第２増幅部Ａ２、第１バイアス部Ｂ１、第２バイアス部Ｂ２、１段目の電流調整部ＤＮ及び２段目の電流調整部ＤＰが、それぞれカスコード接続された２つのトランジスタ（トランジスタ対）を有するとして説明した。しかし、各部に含まれるトランジスタの数はこれに限られず、例えば３つ以上のカスコード接続されたトランジスタ群を含んでいてもよい。また、第１増幅部Ａ１及び第２増幅部Ａ２のうちの一方を１つのトランジスタにより構成してもよい。
【００８９】
また、上記実施例では、第１導電型がＮ型の場合、第２導電型が第１導電型（Ｎ型）とは反対導電型であるＰ型の場合について説明したが、これに限られない。例えば、第１導電型をＰ型、第２導電型をＮ型とし、第１増幅部に電源電位と中間電位、第２増幅部に中間電位と接地電位をそれぞれ供給することによって、高周波増幅器を構成してもよい。すなわち、第１増幅部Ａ１及びバイアス部Ｂ１をＰＭＯＳトランジスタ、第２増幅部Ａ２及びバイアス部Ｂ２をＮＭＯＳトランジスタによって構成し、第１増幅部Ａ１に電源電位Ｖｄｄと中間電位Ｖｄｍ、第２増幅部Ａ２に中間電位Ｖｄｍと接地電位を夫々供給するよう構成してもよい。
【符号の説明】
【００９０】
１０，２０，３０  高周波増幅器
１１              受信機
１２              アンテナ
１３              混合器
１４              局部発振器
１５              復調部
Ｑ０〜Ｑ４        ＮＭＯＳトランジスタ
Ｑ５〜Ｑ１０      ＰＭＯＳトランジスタ
Ｃ０〜Ｃ４        コンデンサ
Ｒ１〜Ｒ６        抵抗
Ｌ１，Ｌ２        インダクタ
ＡＯ              演算増幅器
ＩＢ              電流源
Ａ１              第１増幅部
Ａ２              第２増幅部
Ｂ１              第１バイアス部
Ｂ２              第２バイアス部
ＣＣ              電流制御部
ＣＭＮ            カレントミラー回路
【図１】
0006494955.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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