(57)【特許請求の範囲】
【請求項１】
第１の電位と前記第１の電位よりも低い第２の電位との間に直列に接続され、相補的に動作する第１および第２のスイッチングデバイスと、
前記第１のスイッチングデバイスの駆動制御を行う第１のゲート駆動回路と、
前記第２のスイッチングデバイスの駆動制御を行う第２のゲート駆動回路と、
前記第１のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第１のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第１のステータス検出回路と、
前記第２のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第２のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第２のステータス検出回路と、
前記第１および第２のスイッチングデバイスにそれぞれオン、オフを指令する第１および第２のオン・オフ指令信号が入力される第１および第２の入力端子と、
前記第１のオン・オフ指令信号と、前記第２のステータス信号とが入力され、前記第２のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第１のオン・オフ指令信号を前記第１のスイッチングデバイスをオンさせる信号として出力する第１の論理回路と、
前記第２のオン・オフ指令信号と、前記第１のステータス信号とが入力され、前記第１のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第２のオン・オフ指令信号を前記第２のスイッチングデバイスをオンさせる信号として出力する第２の論理回路と、
前記第１のスイッチングデバイスの異常を検出し、前記第１のスイッチングデバイスが異常であることを示す第１のエラー信号を出力する第１の保護回路と、
前記第１のステータス信号と、前記第１のエラー信号とを合成して前記第１のステータス信号として出力する第５の論理回路と、
前記第２のスイッチングデバイスの異常を検出し、前記第２のスイッチングデバイスが異常状態であることを示す第２のエラー信号を出力する第２の保護回路と、
前記第２のステータス信号と、前記第２のエラー信号とを合成して前記第２のステータス信号として出力する第６の論理回路と、
前記第１のエラー信号が合成された前記第１のステータス信号から、前記第１のエラー信号を分離して出力する第１のフィルタ回路と、
前記第２のエラー信号が合成された前記第２のステータス信号から、前記第２のエラー信号を分離して出力する第２のフィルタ回路と、を備える、半導体装置。
【請求項２】
前記第１のステータス検出回路は、
前記第１のスイッチングデバイスのゲート電圧と、予め定めた第１の参照電圧とを比較する第１のコンパレータと、
前記第１のオン・オフ指令信号を反転させた第１の反転信号と、前記第１のコンパレータの出力信号とが入力され、前記第１の反転信号が第１のスイッチングデバイスをオフさせる信号であることと、前記第１のスイッチングデバイスのゲート電圧が前記第１の参照電圧よりも高いこととが満たされる期間を前記第１のスイッチングデバイスがターンオフ動作中とする前記第１のステータス信号を出力する第３の論理回路、とを有し、
前記第２のステータス検出回路は、
前記第２のスイッチングデバイスのゲート電圧と、予め定めた第２の参照電圧とを比較する第２のコンパレータと、
前記第２のオン・オフ指令信号を反転させた第２の反転信号と、前記第２のコンパレータの出力信号とが入力され、前記第２の反転信号が第２のスイッチングデバイスをオフさせる信号であることと、前記第２のスイッチングデバイスのゲート電圧が前記第２の参照電圧よりも高いこととが満たされる期間を前記第２のスイッチングデバイスがターンオフ動作中とする前記第２のステータス信号を出力する第４の論理回路と、を有する、請求項１記載の半導体装置。
【請求項３】
前記第１のステータス検出回路は、
前記第１のスイッチングデバイスのゲートに接続された第１のゲート抵抗の両端の電圧を比較する第１のコンパレータを有し、前記第１のコンパレータは、前記第１のゲート抵抗で電圧降下が生じている期間に、前記第１のスイッチングデバイスがターンオフ動作中とする前記第１のステータス信号を出力し、
前記第２のステータス検出回路は、
前記第２のスイッチングデバイスのゲートに接続された第２のゲート抵抗の両端の電圧を比較する第２のコンパレータを有し、前記第２のコンパレータは、前記第２のゲート抵抗で電圧降下が生じている期間に、前記第２のスイッチングデバイスがターンオフ動作中とする前記第２のステータス信号を出力する、請求項１記載の半導体装置。
【請求項４】
前記第１の保護回路は、
前記第１のスイッチングデバイスの異常を検出した場合に、前記第１のゲート駆動回路によるターンオフよりも遅いスイッチング速度で前記第１のスイッチングデバイスをターンオフさせるソフト遮断機能を備え、
前記第２の保護回路は、
前記第２のスイッチングデバイスの異常を検出した場合に、前記第２のゲート駆動回路によるターンオフよりも遅いスイッチング速度で前記第２のスイッチングデバイスをターンオフさせるソフト遮断機能を備える、請求項１記載の半導体装置。
【請求項５】
前記第１のエラー信号が合成された前記第１のステータス信号は、第１の絶縁素子を介して、前記第１のフィルタ回路に入力され、
前記第２のエラー信号が合成された前記第２のステータス信号は、第２の絶縁素子を介して、前記第２のフィルタ回路に入力される、請求項１記載の半導体装置。
【請求項６】
前記第１および第２の絶縁素子は、磁気的結合によりアイソレーションを行う磁気カプラで構成される、請求項５記載の半導体装置。
【請求項７】
請求項１記載の半導体装置で構成されるインバータ。
【請求項８】
請求項７記載のインバータを用いて走行用モータおよび電力回生用モータを制御する自動車。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続され、相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを生成するデッドタイム生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
高電位電源端子と低電位電源端子との間にトーテムポール接続され、相補的に動作するスイッチングデバイスの駆動制御においては、高電位電源端子に接続された高電位側スイッチングデバイスと、低電位電源端子に接続された低電位側スイッチングデバイスとが同時にオン状態となって、高電位電源端子と低電位電源端子との間が短絡状態となって、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスに過大な貫通電流が流れることを防止することが従来から求められている。【０００３】
例えば特許文献１においては、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスのオン／オフ状態をそれぞれモニタするモニタ回路を有し、モニタ信号を判定回路に入力する。それぞれの判定回路には、対応するスイッチングデバイスのオン/オフ信号と、対向するスイッチングデバイスのモニタ信号が入力され、モニタ信号に基づいて対応するスイッチングデバイスにオン/オフ信号を出力する構成が開示されている。【０００４】
特許文献１に開示の判定回路は、対向するスイッチングデバイスにオン信号が与えられている場合には、自らに対応するスイッチングデバイスにはオン信号を与えないように構成されているが、最近の電力機器では、特許文献２に開示されるように、負荷の短絡により出力電流が過大になる等の異常を検出する検出回路と、スイッチングデバイスを安全にターンオフさせるためのソフト遮断回路とを備えた保護回路を備えている。【０００５】
ソフト遮断を行う方法としては、特許文献２に開示されるように、通常のターンオフ時よりもゲート抵抗値を大きくする方法が多く用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−１６９２７３号公報
【特許文献２】特許第５８０１００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
保護回路が異常を検出し、ソフト遮断機能が働くと、スイッチングデバイスの遮断開始から遮断までの時間は通常のターンオフよりも長くなる。そのため、スイッチングデバイスのオン、オフの切り替えの直前に保護回路が動作した場合、適切なデッドタイムが設けられていても、ソフト遮断動作中のスイッチングデバイスの遮断が完了する前に、もう一方のスイッチングデバイスがターンオンし、高電位電源端子と低電位電源端子との間が短絡状態（アーム短絡）となり、高電位側スイッチングデバイスおよび低電位側スイッチングデバイスに過大な貫通電流が流れる可能性があった。【０００８】
本発明は上記のような問題を解決するためになされたものであり、保護回路のソフト遮断機能が動作している場合であっても、アーム短絡を確実に防止できるデッドタイム生成回路を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第１の電位と前記第１の電位よりも低い第２の電位との間に直列に接続され、相補的に動作する第１および第２のスイッチングデバイスと、前記第１のスイッチングデバイスの駆動制御を行う第１のゲート駆動回路と、前記第２のスイッチングデバイスの駆動制御を行う第２のゲート駆動回路と、前記第１のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第１のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第１のステータス検出回路と、前記第２のスイッチングデバイスがターンオフ動作中であるか否かを検出して、第２のステータス信号として出力する機能を有すると共に、前記第１および第２のスイッチングデバイスのオン、オフ動作のデッドタイムを生成する機能を有する第２のステータス検出回路と、前記第１および第２のスイッチングデバイスにそれぞれオン、オフを指令する第１および第２のオン・オフ指令信号が入力される第１および第２の入力端子と、前記第１のオン・オフ指令信号と、前記第２のステータス信号とが入力され、前記第２のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第１のオン・オフ指令信号を前記第１のスイッチングデバイスをオンさせる信号として出力する第１の論理回路と、前記第２のオン・オフ指令信号と、前記第１のステータス信号とが入力され、前記第１のステータス信号が前記第２のスイッチングデバイスがターンオフ動作中ではないことを示す場合のみ前記第２のオン・オフ指令信号を前記第２のスイッチングデバイスをオンさせる信号として出力する第２の論理回路と、前記第１のスイッチングデバイスの異常を検出し、前記第１のスイッチングデバイスが異常であることを示す第１のエラー信号を出力する第１の保護回路と、前記第１のステータス信号と、前記第１のエラー信号とを合成して前記第１のステータス信号として出力する第５の論理回路と、前記第２のスイッチングデバイスの異常を検出し、前記第２のスイッチングデバイスが異常状態であることを示す第２のエラー信号を出力する第２の保護回路と、前記第２のステータス信号と、前記第２のエラー信号とを合成して前記第２のステータス信号として出力する第６の論理回路と、前記第１のエラー信号が合成された前記第１のステータス信号から、前記第１のエラー信号を分離して出力する第１のフィルタ回路と、前記第２のエラー信号が合成された前記第２のステータス信号から、前記第２のエラー信号を分離して出力する第２のフィルタ回路と、を備えている。
【発明の効果】
【００１０】
本発明に係る半導体装置によれば、アーム短絡を確実に防止できるデッドタイム生成回路を備えた半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを説明する図である。
【図２】デジタル・アイソレータの構成を模式的に示す図である。
【図３】相補的に動作するスイッチングデバイスの駆動におけるデッドタイムを説明するタイミングチャートである。
【図４】本発明に係る実施の形態１のデッドタイム生成回路を有するハーフブリッジ回路の構成を示す回路図である。
【図５】本発明に係る実施の形態１のデッドタイム生成回路を有するハーフブリッジ回路のスイッチング動作を説明するタイミングチャートである。
【図６】本発明に係る実施の形態２のデッドタイム生成回路を有するハーフブリッジ回路の構成を示す回路図である。
【図７】本発明に係る実施の形態３のデッドタイム生成回路を有する３相インバータの構成を示す図である。
【図８】Ｕ相インバータの内部構成を示す回路図である。
【図９】本発明に係る実施の形態４の車両の構成を示す概念図である。
【発明を実施するための形態】
【００１２】
＜はじめに＞
発明の実施の形態の説明に先立って、相補的に動作するスイッチングデバイスの駆動におけるデッドタイムについて説明する。
【００１３】
図１は、ハーフブリッジ回路９０の構成を示す回路図である。なお、図１のハーフブリッジ回路を２組並列に接続するとＨブリッジ回路となり、３組並列に接続すると３相インバータとなる。
【００１４】
図１に示すように、ハーフブリッジ回路９０は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ−Ｎ線間（高電位の主電源線Ｐ（上アーム）と低電位の主電源線Ｎ（下アーム）との間）に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタなどのスイッチングデバイスであるトランジスタＱ１およびＱ２が直列に接続されている。
【００１５】
トランジスタＱ１は、高圧電源Ｖ３の正電極にドレインが接続されたＮチャネル型のＭＯＳトランジスタであり、トランジスタＱ２は高圧電源Ｖ３の負電極にソースが接続されたＮチャネル型のＭＯＳトランジスタであり、トランジスタＱ１のドレインと、トランジスタＱ２のソースとの接続ノードが出力ノードＰＯ１となっている。
【００１６】
トランジスタＱ１およびＱ２は電圧制御型のパワーデバイスであり、ゲート電極に印加するゲート電圧でオン、オフを制御する。トランジスタＱ１およびＱ２には、それぞれダイオードＤ１およびＤ２が逆並列に接続され、両者は、誘導性負荷を接続した際のフリーホイール電流を流すフリーホイールダイオードとして機能する。なお、トランジスタＱ１およびＱ２をＭＯＳトランジスタとした場合は、内蔵する寄生ダイオード（ボディダイオード）をフリーホイールダイオードとして使用することもできるため、ダイオードＤ１およびＤ２を設けない場合もある。
【００１７】
トランジスタＱ１およびＱ２のゲートには、それぞれトランジスタＱ１およびＱ２のスイッチング速度を調整するゲート抵抗Ｒ１およびＲ２が接続されている。そして、ゲート駆動バッファＵ３およびＵ８（ゲート駆動回路）のそれぞれから、ゲート抵抗Ｒ１およびＲ２を介して、ゲート信号Ｓ１１およびＳ２１がトランジスタＱ１およびＱ２のゲートに与えられる。
【００１８】
高圧電源Ｖ３に接続されるトランジスタＱ１およびＱ２と、それぞれのゲート駆動バッファＵ３およびＵ８は高圧電源Ｖ３を基準とする高圧側にあり、トランジスタＱ１およびＱ２のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されているので高圧部と呼称し、低電位側となる低圧部から電気的に絶縁されている。
【００１９】
低圧部の信号入力端子ＨＧ１およびＬＧ１からそれぞれ入力されるゲートオン・オフ指令信号Ｓ１およびＳ２を高圧部のゲート駆動バッファＵ３およびＵ８に与えるには、絶縁素子として、デジタル・アイソレータＵ２およびＵ７を用いる。すなわち、デジタル・アイソレータＵ２およびＵ７の入力には、それぞれ信号入力端子ＨＧ１およびＬＧ１からゲートオン・オフ指令信号Ｓ１およびＳ２が与えられ、デジタル・アイソレータＵ２およびＵ７を介して、ゲート駆動バッファＵ３およびＵ８の入力に低圧部と絶縁されたゲートオン・オフ指令信号Ｓ１およびＳ２が与えられる。
【００２０】
デジタル・アイソレータは、磁気カプラの一種に分類され、フォトカプラと同様の絶縁機能を実現し、磁気的結合を利用してアイソレーションを行う。なお、以下の説明では、絶縁素子としてデジタル・アイソレータを用いる例について説明するが、本発明においては低圧部と高圧部との電気的な絶縁にはフォトカプラを用いても良く、絶縁素子は磁気カプラ（デジタル・アイソレータを含む）に限定されるものではない。
【００２１】
デジタル・アイソレータは、半導体製造工程で作成したマイクロコイルが絶縁体を挟んで対向する一対の磁気コイルによって信号を伝達する。
【００２２】
図２には、デジタル・アイソレータの構成の一例を模式的に示している。図２に示すように、デジタル・アイソレータは、対向して配置された１次側コイルＴＲ１および２次側コイルＴＲ２と、１次側コイルＴＲ１に接続されたドライバ回路ＤＲと、２次側コイルＴＲ２に接続されたレシーバ回路ＲＶとを備えている。なお、１次側コイルＴＲ１と２次側コイルＴＲ２との間の絶縁体は省略している。
【００２３】
信号（デジタル信号）伝達は、入力されたデジタル信号の立ち上がり、または立ち下りエッジをドライバ回路ＤＲで検出してパルス信号とし、１次側コイルＴＲ１と２次側コイルＴＲ２との磁気的結合を介して２次側コイルＴＲ２に伝達する。レシーバ回路ＲＶでは受信したパルス信号に従ってデジタル信号の立ち上がり、または立ち下りエッジを復元する。なお、デジタル・アイソレータの構成は上記に限定されるものではなく、また、ドライバ回路およびレシーバ回路の構成および機能も上記に限定されるものではない。
【００２４】
図３は、ハーフブリッジ回路９０のスイッチング動作を説明するタイミングチャートである。一般にスイッチングデバイスはオフ状態からオン状態に切り替わるターンオンに要する時間（ターンオン時間ｔｏｎ）より、オン状態からオフ状態に切り替わるターンオフに要する時間（ターンオフ時間ｔｏｆｆ）の方が長く、ゲート抵抗Ｒ１およびＲ２の抵抗値が大きくなるとターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増加する。また、トランジスタＱ１およびＱ２の電気的特性のばらつき、およびジャンクション温度等の動作条件によっても、ターンオン時間ｔｏｎおよびターンオフ時間ｔｏｆｆが増減する。
【００２５】
パルス幅変調（ＰＷＭ）等によりハーフブリッジ回路の出力電圧を制御する場合、トランジスタＱ１とトランジスタＱ２とを交互に（相補的に）オンさせるが、トランジスタＱ１およびＱ２のオン、オフ状態が同時に切り替わった場合は、トランジスタＱ１およびＱ２の両方が同時にオンすることで、アーム短絡が生じる。
【００２６】
アーム短絡を防止するため、図３に示すように、ゲートオン・オフ指令信号Ｓ１およびＳ２のうち、一方のゲートオン・オフ指令信号がオフしてから一定の時間（デッドタイム）が経過するまで、もう一方のゲートオン・オフ指令信号がオンにならないようにゲートオン・オフ指令信号Ｓ１およびＳ２のタイミングが制御されている。
【００２７】
一般的に、デッドタイムは電力機器の設計および開発時に、スイッチングデバイスの特性のばらつきと全動作条件を考慮したワーストケースに基づいて設定される。デッドタイムは、インバータの出力電圧波形および出力電流波形に影響を及ぼすため、短いほど好ましい。すなわち、インバータはパルス幅変調により交流の電圧および電流を出力するが、出力電圧の増減は、パルス幅変調のオンとオフ時間の比率の増減により設定される。従って、デッドタイムがパルス幅変調の周期に対して無視できない大きさになると、スイッチングデバイスのオフ時間が増加し、出力電圧が低下することとなる。
【００２８】
図３に示すように、デジタル・アイソレータＵ２およびゲート駆動バッファＵ３における伝達遅延時間をｄ１、トランジスタＱ１にゲート信号Ｓ１１が与えられてドレイン電圧Ｑ１ＶＤが立ち下がり始め、ドレイン電流Ｑ１ＩＤが立ち上がり始めるまでのターンオン遅れ時間をｔｄｏｎ、デジタル・アイソレータＵ７およびゲート駆動バッファＵ８における伝達遅延時間をｄ２、トランジスタＱ２のゲート信号Ｓ２１が立ち下がり始めてからドレイン電流Ｑ２ＩＤが立ち下がるまでのトランジスタＱ２のターンオフ時間をｔｏｆｆとした場合、トランジスタＱ２がターンオフし、トランジスタＱ１がターンオンするときに必要な最小デッドタイムは（ｄ２＋ｔｏｆｆ）−（ｄ１＋ｔｄｏｎ）で与えられる。
【００２９】
しかし、トランジスタＱ１およびＱ２の電気特性のばらつきおよび動作条件により、ターンオフ時間ｔｏｆｆおよびターンオン遅れ時間ｔｄｏｎが増減するため、図３に示すようにデッドタイムｄＴは最小デッドタイムより大きく設定されており、その結果、トランジスタＱ１およびＱ２の両方がオフ状態となる実際のデッドタイムｄＴ１が存在することとなる。
【００３０】
ＰＷＭ制御を行う場合、そのキャリアの１周期に対し、実際のデッドタイムｄＴ１が占める割合が大きくなると、出力電圧の低下および出力電圧波形、出力電流波形が理想値から外れるため、デッドタイムの補償等の補正処理を、ゲートオン・オフ指令信号を生成する図示されないマイクロコントローラまたはＤＳＰ（Digital Signal Processor）上のソフトウェアで行う必要がある。
【００３１】
一般的に、デッドタイムは電力機器の設計および開発時に決定され、固定値に設定されるが、電力機器の量産時に、開発時に想定した以上にスイッチングデバイスの電気的特性のばらつきが大きくなると、デッドタイムが不足しアーム短絡が発生する可能性が生じる。
【００３２】
＜実施の形態１＞
＜装置構成＞
図４は、本発明に係るデッドタイム生成回路を有するハーフブリッジ回路１００の構成を示す回路図である。なお、図４においては、図１を用いて説明したハーフブリッジ回路９０と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３３】
図４に示すように、ハーフブリッジ回路１００は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ−Ｎ線間に直列に接続されたトランジスタＱ１およびＱ２を有している。
【００３４】
高圧電源Ｖ３に接続されるトランジスタＱ１およびＱ２と、それぞれのゲート駆動バッファＵ３およびＵ８（ゲート駆動回路）は高圧電源Ｖ３を基準とする高圧側にあり、トランジスタＱ１およびＱ２のソースは、高圧電源Ｖ３を基準とした基準電位ＨＧＤに接続されているので高圧部と呼称し、低電圧電源で動作する低圧部から電気的に絶縁されている。なお、高圧部のうち、トランジスタＱ１、ダイオードＤ１、ゲート駆動バッファＵ３およびゲート抵抗Ｒ１を上側デバイスと総称し、トランジスタＱ２、ダイオードＤ２、ゲート駆動バッファＵ８およびゲート抵抗Ｒ２を下側デバイスと総称する。
【００３５】
低圧部の信号入力端子ＨＧ１およびＬＧ１からそれぞれ入力されるゲートオン・オフ指令信号Ｓ１およびＳ２は、それぞれ論理回路Ｕ１およびＵ６を介した後、デジタル・アイソレータＵ２およびＵ７を用いて高圧部のゲート駆動バッファＵ３およびＵ８に与えられる。
【００３６】
ハーフブリッジ回路１００の高圧部は、コンパレータＵ５、インバータＵ１１、論理回路Ｕ１２および参照電源Ｖ１で構成される上側ステータス検出回路ＳＴＨと、コンパレータＵ１０、インバータＵ１４、論理回路Ｕ１５および参照電源Ｖ２で構成される下側ステータス検出回路ＳＴＬと、保護回路ＰＣＨおよびＰＣＬと、論理回路Ｕ１３およびＵ１６を備えている。
【００３７】
上側ステータス検出回路ＳＴＨは、トランジスタＱ１がターンオフ動作中であることを示すステータス信号Ｓ１３を出力する回路であり、コンパレータＵ５は、トランジスタＱ１のゲートに非反転入力（＋）が接続され、参照電源Ｖ１の正極に反転入力（−）が接続され、出力が論理回路Ｕ１２の入力に接続されている。なお、参照電源Ｖ１の負極は基準電位ＨＧＤに接続されている。
【００３８】
インバータＵ１１の入力は、ゲート駆動バッファＵ３の入力に共通に接続され、デジタル・アイソレータＵ２の出力を受けて反転させ、反転ゲート駆動信号Ｓ１２を出力する。
【００３９】
反転ゲート駆動信号Ｓ１２は、論理回路Ｕ１２のもう１つの入力に入力され、コンパレータＵ５の出力とのＡＮＤ演算を行い、ステータス信号Ｓ１３を出力する。
【００４０】
保護回路ＰＣＨは、負荷短絡等によるトランジスタＱ１の過大な出力電流、トランジスタＱ１の過熱およびゲート駆動回路の電源電圧低下等の異常を検出する機能を有し、異常の有無をエラー信号Ｓ１４で示すと共に、異常を検出した場合にはトランジスタＱ１をソフト遮断させるソフト遮断機能を有している。
【００４１】
ここで、ソフト遮断とは、ゲート駆動バッファＵ３によるトランジスタＱ１のターンオフよりも遅いスイッチング速度でトランジスタＱ１をターンオフさせる動作であり、ソフト遮断を行うことでトランジスタＱ１を安全にターンオフさせることができる。
【００４２】
なお、保護回路ＰＣＨの機能および構成は周知技術の範囲に含まれ、本発明との関係が薄いので詳細な説明は割愛し、トランジスタＱ１との具体的な接続も省略する。
【００４３】
論理回路Ｕ１３には、ステータス信号Ｓ１３およびエラー信号Ｓ１４が入力され、ＮＯＲ演算を行って両信号を合成し、その出力をデジタル・アイソレータＵ４に入力する。デジタル・アイソレータＵ４は、高圧部の信号を低圧部に伝達する絶縁素子であり、デジタル・アイソレータＵ４からはステータス信号Ｓ１５が出力される。
【００４４】
絶縁素子を用いることで、高圧部の信号を低圧部に伝達すること、および低圧部の信号を高圧部に伝達することが容易となる。
【００４５】
下側ステータス検出回路ＳＴＬは、トランジスタＱ２がターンオフ動作中であることを示すステータス信号Ｓ２３を出力する回路であり、コンパレータＵ１０は、トランジスタＱ２のゲートに非反転入力（＋）が接続され、参照電源Ｖ２の正極に反転入力（−）が接続され、出力が論理回路Ｕ１５の入力に接続されている。なお、参照電源Ｖ２の負極は基準電位ＬＧＤに接続されている。
【００４６】
インバータＵ１４の入力は、ゲート駆動バッファＵ８の入力に共通に接続され、デジタル・アイソレータＵ７の出力を受けて反転させ、反転ゲート駆動信号Ｓ２２を出力する。
【００４７】
反転ゲート駆動信号Ｓ２２は、論理回路Ｕ１５のもう１つの入力に入力され、コンパレータＵ１０の出力とのＡＮＤ演算を行い、ステータス信号Ｓ２３を出力する。
【００４８】
保護回路ＰＣＬは、負荷短絡等によるトランジスタＱ２の過大な出力電流、トランジスタＱ２の過熱およびゲート駆動回路の電源電圧低下等の異常を検出する機能を有し、異常の有無をエラー信号Ｓ２４で示すと共に、異常を検出した場合にはトランジスタＱ２をソフト遮断させる機能を有している。ここで、ソフト遮断とは、ゲート駆動バッファＵ８によるトランジスタＱ２のターンオフよりも遅いスイッチング速度でトランジスタＱ２をターンオフさせる動作であり、ソフト遮断を行うことでトランジスタＱ２を安全にターンオフさせることができる。
【００４９】
なお、保護回路ＰＣＬの機能および構成は周知技術の範囲に含まれ、本発明との関係が薄いので詳細な説明は割愛し、トランジスタＱ２との具体的な接続も省略する。
【００５０】
論理回路Ｕ１６には、ステータス信号Ｓ２３およびエラー信号Ｓ２４が入力され、ＮＯＲ演算を行って両信号を合成し、その出力をデジタル・アイソレータＵ９に入力する。デジタル・アイソレータＵ９は、高圧部の信号を低圧部に伝達する絶縁素子であり、デジタル・アイソレータＵ９からはステータス信号Ｓ２５が出力される。
【００５１】
絶縁素子を用いることで、高圧部の信号を低圧部に伝達すること、および低圧部の信号を高圧部に伝達することが容易となる。
【００５２】
ハーフブリッジ回路１００の低圧部の論理回路Ｕ１は、ゲートオン・オフ指令信号Ｓ１がトランジスタＱ１のオンを指令し、かつ、ステータス信号Ｓ２５がトランジスタＱ２がオフ状態にあることを示す場合のみ、すなわちトランジスタＱ２がオン状態でもなくターンオフ動作中でもない場合にトランジスタＱ１をオンさせるゲート駆動出力指令信号Ｓ１０を出力する。
【００５３】
ハーフブリッジ回路１００の低圧部の論理回路Ｕ６は、ゲートオン・オフ指令信号Ｓ２がトランジスタＱ２のオンを指令し、かつ、ステータス信号Ｓ１５がトランジスタＱ１がオフ状態にあることを示す場合のみ、すなわちトランジスタＱ１がオン状態でもなくターンオフ動作中でもない場合にトランジスタＱ２をオンさせるゲート駆動出力指令信号Ｓ２０を出力する。
【００５４】
また、デジタル・アイソレータＵ４の出力には抵抗Ｒ３とキャパシタＣ１とで構成されるローパスフィルタが接続されている。なお、キャパシタＣ１は、抵抗Ｒ３のエラー信号出力端子ＦＯ１側の端部と低圧部の基準電位ＧＤとの間に接続されている。
【００５５】
このローパスフィルタは、保護回路ＰＣＨが出力するエラー信号Ｓ１４とステータス検出回路ＳＴＨが出力するステータス信号Ｓ１３とを分離し、エラー信号Ｓ１４のみをエラー信号出力端子ＦＯ１から出力する。すなわち、一般的なターンオフ動作期間は数１００ｎｓｅｃ〜数μｓｅｃであるのに対し、保護回路ＰＣＨが出力するエラー信号Ｓ２４のパルス幅は数１０μｓｅｃから数１０ｍｓｅｃであるので、ターンオフ動作期間でパルス幅が規定されるステータス信号Ｓ１３とエラー信号Ｓ１４とではパルス幅が異なり、ローパスフィルタにより容易に分離できる。
【００５６】
また、デジタル・アイソレータＵ９の出力には抵抗Ｒ４とキャパシタＣ２とで構成されるローパスフィルタが接続されている。なお、キャパシタＣ２は、抵抗Ｒ４のエラー信号出力端子ＦＯ２側の端部と低圧部の基準電位ＧＤとの間に接続されている。
【００５７】
このローパスフィルタは、保護回路ＰＣＬが出力するエラー信号Ｓ２４とステータス検出回路ＳＴＬが出力するステータス信号Ｓ２３とを分離し、エラー信号Ｓ２４のみをエラー信号出力端子ＦＯ２から出力する。すなわち、一般的なターンオフ動作期間は数１００ｎｓｅｃ〜数μｓｅｃであるのに対し、保護回路ＰＣＬが出力するエラー信号Ｓ２４のパルス幅は数１０μｓｅｃから数１０ｍｓｅｃであるので、ターンオフ動作期間でパルス幅が規定されるステータス信号Ｓ２３とエラー信号Ｓ２４とではパルス幅が異なり、ローパスフィルタにより容易に分離できる。
【００５８】
＜動作＞
次に、図４を参照しつつ、図５に示すタイミングチャートを用いてハーフブリッジ回路１００のスイッチング動作を説明する。なお、図５においては、トランジスタＱ２がターンオフし、トランジスタＱ１がターンオンする際の各タイミングが示されている。また、図４に示したハーフブリッジ回路１００においては、各論理回路における伝達遅延時間は各絶縁素子における伝達遅延時間よりも短く、無視できるので、図５に示すタイミングチャートでは各絶縁素子での伝達遅延時間のみを考慮した結果を示している。
【００５９】
図５に示されるように、ゲートオン・オフ指令信号Ｓ１およびＳ２は、デッドタイムＡｄＴが付加されて生成されている。なお、ゲートオン・オフ指令信号Ｓ１およびＳ２は、図４において図示されないマイクロコントローラまたはＤＳＰで生成されてハーフブリッジ回路１００に入力される。
【００６０】
デッドタイムＡｄＴは、図４における論理回路Ｕ１、デジタル・アイソレータＵ２、インバータＵ１１、論理回路Ｕ１２およびＵ１３、デジタル・アイソレータＵ４を通る経路の伝達遅延時間、および論理回路Ｕ６、デジタル・アイソレータＵ７、インバータＵ１４、論理回路Ｕ１５およびＵ１６、デジタル・アイソレータＵ９を通る経路の伝達遅延時間よりも長く設定される。
【００６１】
図５に示されるように、ゲートオン・オフ指令信号Ｓ２がトランジスタＱ２のオフを指令する低電位状態（Ｌｏ）になると、ゲートオン・オフ指令信号Ｓ１の電位状態に関わらず、論理回路Ｕ６が出力するゲート駆動出力指令信号Ｓ２０がトランジスタＱ２のオフを指令するＬｏとなり、トランジスタＱ２がターンオフする。
【００６２】
下側ステータス検出回路ＳＴＬは、トランジスタＱ２のゲート電圧と参照電源Ｖ２の参照電圧Ｖ２（トランジスタＱ２のしきい値電圧と同等）とをコンパレータＵ１０で比較し、比較結果を論理回路Ｕ１５に入力して、論理回路Ｕ１５で、インバータＵ１４が出力する反転ゲート駆動信号Ｓ２２とのＡＮＤ演算を行う。なお、反転ゲート駆動信号Ｓ２２は、デジタル・アイソレータＵ７での伝達遅延時間ｄ２分だけ遅れて出力される。
【００６３】
論理回路Ｕ１５では、反転ゲート駆動信号Ｓ２２がＨｉで、トランジスタＱ２のゲート電圧が参照電圧より高いことが満たされる期間をターンオフ動作中とし、ステータス信号Ｓ２３を高電位状態（Ｈｉ）として出力する。トランジスタＱ２がターンオフ動作中ではない場合は、ステータス信号Ｓ２３をＬｏとする。
【００６４】
ステータス信号Ｓ２３はエラー信号Ｓ２４と論理回路Ｕ１６に入力され、ＮＯＲ演算により、ステータス信号Ｓ２３がＨｉの場合は、出力をＬｏとする。従って、ステータス信号Ｓ２３がＨｉの場合は、ステータス信号Ｓ２３が反転したステータス信号Ｓ２５が、デジタル・アイソレータＵ９での伝達遅延時間ｄ４分だけ遅れて出力される。ステータス信号Ｓ２５は、論理回路Ｕ１に入力され、また、抵抗Ｒ４とキャパシタＣ２とで構成されるローパスフィルタにも入力されて、ステータス信号Ｓ２３が分離され、エラー信号Ｓ２４のみがエラー信号出力端子ＦＯ２から出力される。
【００６５】
図５に示されるように、ゲートオン・オフ指令信号Ｓ１は、ゲートオン・オフ指令信号Ｓ２の立ち下がりよりデッドタイムＡｄＴ分遅れてＨｉとなるが、既にトランジスタＱ２はターンオフ動作中（Ｌｏ）になっているため、論理回路Ｕ１でのＡＮＤ演算の結果、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０は、トランジスタＱ１にオフを指令するＬｏを維持する。
【００６６】
ゲート信号Ｓ２１がしきい値電圧（参照電源Ｖ２と同等）未満となることでトランジスタＱ２がターンオフし、論理回路Ｕ１５が出力するステータス信号Ｓ２３が反転してＬｏとなり、デジタル・アイソレータＵ９が出力するステータス信号Ｓ２５も反転してＨｉとなる。
【００６７】
その結果、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０は、トランジスタＱ１にオンを指令するＨｉに反転し、トランジスタＱ１がターンオンする。
【００６８】
上側ステータス検出回路ＳＴＨは、トランジスタＱ１のゲート電圧と参照電源Ｖ１の参照電圧Ｖ１（トランジスタＱ１のしきい値電圧と同等）とをコンパレータＵ５で比較し、比較結果を論理回路Ｕ１２に入力して、論理回路Ｕ１２で、インバータＵ１１が出力する反転ゲート駆動信号Ｓ１２とのＡＮＤ演算を行う。なお、反転ゲート駆動信号Ｓ１２は、デジタル・アイソレータＵ２での伝達遅延時間ｄ１分だけ遅れて出力される。
【００６９】
なお、図５では、トランジスタＱ１がターンオフするタイミングは示していないので、トランジスタＱ１がターンオフ動作中であることを示すステータス信号Ｓ１３はＬｏを維持し、ステータス信号Ｓ１５はＨｉを維持する。なお、ステータス信号Ｓ１３はＬｏを維持するが、ゲート信号Ｓ１１がしきい値電圧（参照電源Ｖ１と同等）以上となることでトランジスタＱ１はオン状態となり、ステータス信号Ｓ１５はトランジスタＱ１がオン状態となった後、デジタル・アイソレータＵ４での伝達遅延時間ｄ３分だけ遅れてトランジスタＱ１のオン状態を示すこととなる。
【００７０】
以上説明したように、外部から与えられるゲートオン・オフ指令信号Ｓ１およびＳ２には既定のデッドタイムＡｄＴを付加すれば良く、論理回路Ｕ１が出力するゲート駆動出力指令信号Ｓ１０と論理回路Ｕ６が出力するゲート駆動出力指令信号Ｓ２０のオンとオフの切り替わりによって生成されたデッドタイムＰｄＴが、実際のデッドタイムとなる。
【００７１】
従来の技術では、保護回路のソフト遮断機能によりゲート抵抗Ｒ１およびＲ２の抵抗値を変更し、トランジスタＱ１およびＱ２のターンオン、ターンオフ時間が変わると、ゲートオン・オフ指令信号Ｓ１およびＳ２に付加するデッドタイムをその都度調整する必要があった。しかし、実施の形態１のハーフブリッジ回路１００では、実際のデッドタイムＰｄＴがトランジスタＱ１およびＱ２のターンオン、ターンオフ時間の増減に応じて伸縮するため、ゲートオン・オフ指令信号Ｓ１およびＳ２に付加するデッドタイムの調整が不要となる。
【００７２】
その理由は、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを備え、それぞれトランジスタＱ１およびＱ２のゲート電圧に基づいて、トランジスタＱ１およびＱ２がターンオフ動作中であるか否かを判定し、判定条件として、ゲート駆動出力指令信号Ｓ１０およびＳ２０の反転ゲート駆動信号と、トランジスタＱ１およびＱ２のゲート電圧を用いるためである。保護回路のソフト遮断機能によりゲート抵抗Ｒ１およびＲ２の抵抗値が変わり、トランジスタＱ１およびＱ２のターンオン、ターンオフ時間が変わった場合には、それに応じてターンオフ動作中を示すステータス信号Ｓ１５およびＳ２５の期間が伸縮し、ステータス信号Ｓ１５およびＳ２５に基づいて生成されるゲート駆動出力指令信号Ｓ１０およびＳ２０が自動的に変更されるためである。
【００７３】
このため、ゲートオン・オフ指令信号Ｓ１およびＳ２に基づいてトランジスタＱ１およびＱ２のオン、オフが切り替わる直前に、保護回路によるソフト遮断機能が働き、トランジスタＱ１およびＱ２のターンオフ時間が増加した場合でも、実際のデッドタイムが伸長しアーム短絡を防止することができる。
【００７４】
上述したように、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬは、実際のデッドタイムＰｄＴを生成するので、デッドタイム生成回路と呼称することができる。
【００７５】
ここで、参照電源Ｖ１の参照電圧Ｖ１（トランジスタＱ１のしきい値電圧と同等）および参照電源Ｖ２の参照電圧Ｖ２（トランジスタＱ２のしきい値電圧と同等）は、トランジスタＱ１およびＱ２がターンオフする際に、その出力電流が十分に減衰した時点のゲート電圧以下に設定することで、生成される実際のデッドタイムＰｄＴの幅を最小化できる。また、参照電圧Ｖ１およびＶ２の電圧を低くすると、生成される実際のデッドタイムＰｄＴが伸長し、参照電圧Ｖ１およびＶ２の電圧を高くすると、生成される実際のデッドタイムＰｄＴが縮小するので、参照電圧Ｖ１およびＶ２の変更によるデッドタイムの微調整が可能となる。
【００７６】
参照電圧Ｖ１およびＶ２の構成としては、例えば固定電圧源の電圧を可変抵抗で分圧する構成および可変電圧源とする構成が挙げられ、前者の場合は、内蔵する基準電圧源の電圧を分圧する可変抵抗を調整することで出力電圧を調整し、後者の場合は、内蔵する基準電圧源にＤＡコンバータを用い、ＤＡコンバータに入力するデジタル信号を調整することでＤＡコンバータの出力電圧を調整する。
【００７７】
また、従来は、ステータス信号を高圧部から低圧部に伝送するための独立した絶縁素子（例えばフォトカプラ）を設ける必要があるが、本実施の形態ではデジタル・アイソレータＵ４およびＵ９を、保護回路ＰＣＨおよびＰＣＬからのエラー信号Ｓ１４およびＳ２４の伝達用絶縁素子と共用するので、ハーフブリッジ回路１００の小型化と低コスト化を実現することができる。
【００７８】
また、フォトカプラの伝達遅延時間は数μｓｅｃから数十μｓｅｃであるのに対し、デジタル・アイソレータの伝達遅延時間は数十ｎｓｅｃであるので、信号の伝達遅延を低減できる。
【００７９】
＜実施の形態２＞
＜装置構成＞
図６は、本発明に係るデッドタイム生成回路を有するハーフブリッジ回路２００の構成を示す回路図である。なお、なお、図６においては、図４を用いて説明した実施の形態１のハーフブリッジ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図６に示すハーフブリッジ回路２００においては、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを、それぞれコンパレータＵ５およびＵ１０のみで構成している。
【００８１】
すなわち、コンパレータＵ５は、トランジスタＱ１のゲートに非反転入力（＋）が接続され、ゲート駆動バッファＵ３の出力に反転入力（−）が接続され、出力が論理回路Ｕ１３の入力に接続されている。論理回路Ｕ１３のもう１つの入力には保護回路ＰＣＨから出力されるエラー信号Ｓ１４が入力される。
【００８２】
コンパレータＵ１０は、トランジスタＱ２のゲートに非反転入力（＋）が接続され、ゲート駆動バッファＵ８の出力に反転入力（−）が接続され、出力が論理回路Ｕ１６の入力に接続されている。論理回路Ｕ１６のもう１つの入力には保護回路ＰＣＬから出力されるエラー信号Ｓ２４が入力される。
【００８３】
＜動作＞
ハーフブリッジ回路２００のスイッチング動作は、図５を用いて説明したハーフブリッジ回路１００のスイッチング動作と基本的には同じであるが、コンパレータＵ５およびＵ１０がステータス信号を出力する。すなわち、トランジスタＱ１およびＱ２のターンオフ期間中は、トランジスタＱ１およびＱ２のゲート電荷を、それぞれゲート抵抗Ｒ１およびＲ２を介してゲート駆動バッファＵ３およびＵ８が放電させる。そのため、ターンオフ期間中のトランジスタＱ１およびＱ２に接続されるゲート抵抗（Ｒ１またはＲ２）で大きな電圧降下が生じる。コンパレータＵ５およびＵ１０は、その電圧降下を検出し、トランジスタＱ１およびＱ２がターンオフ期間中であるか否かのステータス信号を出力する。
【００８４】
なお、ゲート駆動バッファＵ３およびＵ８は、何れも電源電位と基準電位との間に直列に接続されたスイッチングデバイスで構成されるインバータを含み、トランジスタＱ１およびＱ２をターンオフさせる場合には、当該インバータの電源電位側のトランジスタをオフして、基準電位側のトランジスタをオンして、トランジスタＱ１およびＱ２のゲート電荷を放電させることで、トランジスタＱ１およびＱ２をターンオフさせる。
【００８５】
コンパレータＵ５およびＵ１０は、ゲート抵抗Ｒ１およびＲ２の両端で大きな電位差が生じている場合のみＨｉとなるステータス信号を出力するので、その波形は図５に示したステータス信号Ｓ１３およびＳ２３と同様の波形となる。なお、トランジスタＱ１およびＱ２のオン中およびオフ中にゲート抵抗Ｒ１およびＲ２の両端で生じる電位差は小さいので検出されない。
【００８６】
なお、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬは、実施の形態１と同様に実際のデッドタイムＰｄＴ（図５）を生成するので、デッドタイム生成回路と呼称することができる。
【００８７】
以上説明した実施の形態２のハーフブリッジ回路２００によれば、実施の形態１のハーフブリッジ回路１００における効果に加え、上側ステータス検出回路ＳＴＨおよび下側ステータス検出回路ＳＴＬを、それぞれコンパレータＵ５およびＵ１０のみで構成することで、回路規模のさらなる縮小とさらなる低コスト化を実現できる。
【００８８】
＜実施の形態３＞
以上説明した実施の形態１および２においては、ハーフブリッジ回路にデッドタイム生成回路を内蔵した例を示したが、ハーフブリッジ回路を２組並列に接続するとＨブリッジ回路となり、３組並列に接続すると３相インバータとなる。図７は、実施の形態３に係るデッドタイム生成回路を内蔵した３相インバータ３００の構成を示す図である。
【００８９】
図７に示す３相インバータ３００は、高圧電源Ｖ３に接続され、主電源ラインとなるＰ−Ｎ線間に並列に接続されたＵ相インバータＵＩＶ、Ｖ相インバータＶＩＶおよびＷ相インバータＷＩＶを備えている。また、Ｐ−Ｎ線間には平滑キャパシタＣ３が接続されている。なお、Ｕ相インバータＵＩＶ、Ｖ相インバータＶＩＶおよびＷ相インバータＷＩＶを含む部分を狭義の意味でインバータ部ＩＶＣと呼称する。
【００９０】
Ｕ相インバータＵＩＶは、Ｐ−Ｎ線間に直列に接続されたトランジスタＱ１およびＱ２と、トランジスタＱ１およびＱ２にそれぞれ逆並列に接続されたダイオードＤ１およびＤ２を有している。トランジスタＱ１およびＱ２のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ１のドレインと、トランジスタＱ２のソースとの接続ノードが出力ノードＰＯＵとなり、外部の３相モータＭＴのＵ相コイルに接続されている。
【００９１】
Ｖ相インバータＶＩＶは、Ｐ−Ｎ線間に直列に接続されたトランジスタＱ３およびＱ４と、トランジスタＱ３およびＱ４にそれぞれ逆並列に接続されたダイオードＤ３およびＤ４を有している。トランジスタＱ３およびＱ４のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ３のドレインと、トランジスタＱ４のソースとの接続ノードが出力ノードＰＯＶとなり、外部の３相モータＭＴのＶ相コイルに接続されている。
【００９２】
Ｗ相インバータＷＩＶは、Ｐ−Ｎ線間に直列に接続されたトランジスタＱ５およびＱ６と、トランジスタＱ５およびＱ６にそれぞれ逆並列に接続されたダイオードＤ５およびＤ６を有している。トランジスタＱ５およびＱ６のソースは、それぞれ高圧電源Ｖ３を基準とした基準電位ＨＧＤおよびＬＧＤに接続されている。トランジスタＱ５のドレインと、トランジスタＱ６のソースとの接続ノードが出力ノードＰＯＷとなり、外部の３相モータＭＴのＷ相コイルに接続されている。
【００９３】
Ｕ相インバータＵＩＶはＵ相ドライバＵＤによって駆動され、Ｕ相ドライバＵＤの出力端子ＵＨＯおよびＵＬＯは、それぞれトランジスタＱ１およびＱ２のゲートに接続されている。そして、Ｕ相ドライバＵＤの入力端子ＵＨＩおよびＵＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＵ相ＰＷＰ信号端子ＵＨＰＯおよびＵＬＰＯにそれぞれ接続されている。
【００９４】
Ｖ相インバータＶＩＶはＶ相ドライバＶＤによって駆動され、Ｖ相ドライバＶＤの出力端子ＶＨＯおよびＶＬＯは、それぞれトランジスタＱ３およびＱ４のゲートに接続されている。そして、Ｖ相ドライバＶＤの入力端子ＶＨＩおよびＶＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＶ相ＰＷＰ信号端子ＶＨＰＯおよびＶＬＰＯにそれぞれ接続されている。
【００９５】
Ｗ相インバータＷＩＶはＷ相ドライバＷＤによって駆動され、Ｗ相ドライバＷＤの出力端子ＷＨＯおよびＷＬＯは、それぞれトランジスタＱ３およびＱ４のゲートに接続されている。そして、Ｗ相ドライバＶＤの入力端子ＷＨＩおよびＷＬＩは、ＰＷＭ信号生成デバイスＰＷＰのＷ相ＰＷＰ信号端子ＷＨＰＯおよびＷＬＰＯにそれぞれ接続されている。
【００９６】
Ｕ相インバータＵＩＶは、例えば、図４に示したハーフブリッジ回路１００のインバータに対応し、Ｕ相ドライバＵＤは、ハーフブリッジ回路１００のインバータ以外の部分に対応する。図８には、Ｕ相インバータＵＩＶの内部構成を示す。なお、図８においては、図４を用いて説明したハーフブリッジ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９７】
図８に示すＵ相インバータＵＩＶにおいては、図４に示した低圧部の信号入力端子ＨＧ１およびＬＧ１が、それぞれ入力端子ＵＨＩおよびＵＬＩに対応し、ゲート信号Ｓ１１およびＳ２１が与えられる配線に出力端子ＵＨＯおよびＵＬＯがそれぞれ接続されている。なお、図８ではエラー信号出力端子ＦＯ１およびＦＯ２を示しているが、図７では省略している。なお、Ｖ相ドライバＶＤおよびＷ相ドライバＷＤの内部構造も、Ｕ相ドライバＵＤと同様である。
【００９８】
以上説明したように、３相インバータ３００は、デッドタイム生成回路を内蔵することで、インバータ部ＩＶＣの各相のインバータのスイッチング速度が異なるような場合でも、各トランジスタのターンオン、ターンオフ時間の増減に応じてデッドタイムが伸縮するため、ＰＷＭ信号生成デバイスＰＷＰから出力されるゲートオン・オフ指令信号に付加するデッドタイムの調整が不要となる。このため、マイクロコントローラ、ＤＳＰ（Digital Signal Processor）等のＰＷＭ信号生成デバイスＰＷＰ上のソフトウェアによるデッドタイム補正処理が不要となり、ソフトウェアの開発などに費やす開発コストが低減する。またＰＷＭ信号生成デバイスＰＷＰの負荷が軽くなることで、より低速で安価なデバイスに置き換えることが可能となり、製造コストの低減が可能となる。
【００９９】
なお、上記では、Ｕ相ドライバＵＤに、実施の形態１のハーフブリッジ回路１００を適用した例を説明したが、実施の形態２のハーフブリッジ回路２００を適用しても良いことは言うまでもない。
【０１００】
＜実施の形態４＞
図９は、デッドタイム生成回路を内蔵した３相インバータ３００を用いてモータを制御する実施の形態４の車両４００の構成を示す概念図である。
【０１０１】
ハイブリッド車、プラグインハイブリッド車、電気自動車、燃料電池車等の電動車両およびスタータ・ジェネレータ等の回生用モータを備えた内燃機関を駆動源とする自動車は、車両走行のための走行用モータおよび電力回生用モータを備えており、図９は、これらの３相モータＭＴの駆動制御にデッドタイム生成回路を内蔵した３相インバータ３００を使用した構成を示している。
【０１０２】
ハイブリッド自動車、プラグインハイブリッド車、電気自動車、燃料電池自動車およびスタータ・ジェネレータ等を備えた自動車では、出力１ｋＷ以上のモータを備えているが、モータの負荷変動が大きく、力行と回生を交互に繰り返し、また、力行も回生も行わない惰行状態が頻繁に生じる。このような状態ではモータを駆動するインバータは無負荷運転に近く、その出力電流は全く流れないか定格電流の数十分の一から数百分の一程度のわずかな値となる。
【０１０３】
このような惰行状態では、インバータ内のスイッチングデバイスのスイッチング速度が通常の力行、回生時に比べ速くなり、インバータの各部に誘導電流が発生し誤動作を引き起こす可能性がある。
【０１０４】
しかし、３相モータＭＴの駆動制御にデッドタイム生成回路を内蔵した３相インバータ３００を使用することで、ゲートオン・オフ指令信号によりインバータを構成するスイッチングデバイスのオン、オフが切り替わる直前に、誤動作によって保護回路のソフト遮断機能が働き、スイッチングデバイスのターンオフ時間が増加した場合でも、デッドタイムが自動的に伸長しアーム短絡を防止することができる。また、３相インバータ３００は、開発コストおよび製造コストを低減できるので、電動車両および自動車の開発・製造コストの低減が可能となる。
【０１０５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
0006615384.tif 000002
【図２】
0006615384.tif 000003
【図３】
0006615384.tif 000004
【図４】
0006615384.tif 000005
【図５】
0006615384.tif 000006
【図６】
0006615384.tif 000007
【図７】
0006615384.tif 000008
【図８】
0006615384.tif 000009
【図９】
0006615384.tif 000010