(57)【特許請求の範囲】
【請求項１】
出力端子に接続されたドレイン、第１の電圧レベルの電圧が供給される第１の電源ラインに接続されたソース、および制御電圧が供給されるゲートを有し、前記制御電圧の電圧レベルが前記第１の電圧レベルと異なる場合にオン状態となる第１のトランジスタと、
前記第１の電源ラインと、第２の電圧レベルの電圧が供給される第２の電源ラインとの間に設けられ、前記第１のトランジスタのゲートに接続され、ゲートに入力信号が入力される第１の回路部分と、前記第１の回路部分に接続され、前記制御電圧を出力する電圧出力回路とを有する制御電圧出力部と、
を含み、
前記電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第２の回路部分を有し、
前記制御電圧出力部は、前記入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記制御電圧として出力する
信号出力回路。
【請求項２】
前記制御電圧出力部は、前記入力信号の信号レベルが第２の状態にある場合に、前記第１の電圧レベルの電圧を前記制御電圧として出力し、前記入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第２の電圧レベルの電圧を前記制御電圧として出力する
請求項１に記載の信号出力回路。
【請求項３】
前記第１の回路部分は、
ソースが前記第１の電源ラインに接続され、ドレインが前記第１のトランジスタのゲートに接続され、ゲートに前記入力信号が入力される第２のトランジスタと、
ソースが前記電圧出力回路に接続され、ドレインが前記第１のトランジスタのゲートに接続され、ゲートに前記入力信号が入力される第３のトランジスタと、
を含み、
前記電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第２の電圧レベルの電圧を前記第３のトランジスタのソースに供給し、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記第３のトランジスタのソースに供給する
請求項２に記載の信号出力回路。
【請求項４】
前記第２の回路部分は、前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第３の電圧レベルの電圧を出力する
請求項３に記載の信号出力回路。
【請求項５】
出力端子に接続されたドレイン、第１の電圧レベルの電圧が供給される第１の電源ラインに接続されたソース、および第１の制御電圧が供給される第１のゲートを有し、前記第１の制御電圧の電圧レベルが前記第１の電圧レベルよりも低い場合にオン状態となる第１のトランジスタと、
前記出力端子に接続されたドレイン、前記第１の電圧レベルよりも低い第２の電圧レベルの電圧が供給される第２の電源ラインに接続されたソース、および第２の制御電圧が供給される第２のゲートを有し、前記第２の制御電圧の電圧レベルが前記第２の電圧レベルよりも高い場合にオン状態となる第２のトランジスタと、
前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第１のトランジスタのゲートに接続され、ゲートに第１の入力信号が入力される第１の回路部分と、前記第１の回路部分に接続され、前記第１の制御電圧を出力する第１の電圧出力回路とを有する第１の制御電圧出力部と、
前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第２のトランジスタのゲートに接続され、ゲートに第２の入力信号が入力される第２の回路部分と、前記第２の回路部分に接続され、前記第２の制御電圧を出力する第２の電圧出力回路とを有する第２の制御電圧出力部と、
を含み、
前記第１の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第３の回路部分を有し、
前記第２の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第４の回路部分を有し、
前記第１の制御電圧出力部は、前記第１の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記第１の制御電圧として出力し、
前記第２の制御電圧出力部は、前記第２の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第４の電圧レベルの電圧を前記第２の制御電圧として出力する
信号出力回路。
【請求項６】
前記第１の制御電圧出力部は、前記第１の入力信号の信号レベルが第２の状態にある場合に、前記第１の電圧レベルの電圧を前記第１の制御電圧として出力し、前記第１の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第２の電圧レベルの電圧を前記第１の制御電圧として出力し、
前記第２の制御電圧出力部は、前記第２の入力信号の信号レベルが第２の状態にある場合に、前記第２の電圧レベルの電圧を前記第２の制御電圧として出力し、前記第２の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第１の電圧レベルの電圧を前記第２の制御電圧として出力する
請求項５に記載の信号出力回路。
【請求項７】
前記第１の回路部分は、
ソースが前記第１の電源ラインに接続され、ドレインが前記第１のトランジスタのゲートに接続され、ゲートに前記第１の入力信号が入力される第３のトランジスタと、
ソースが前記第１の電圧出力回路に接続され、ドレインが前記第１のトランジスタのゲートに接続され、ゲートに前記第１の入力信号が入力される第４のトランジスタと、
を含み、
前記第１の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第２の電圧レベルの電圧を前記第４のトランジスタのソースに供給し、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記第４のトランジスタのソースに供給し、
前記第２の回路部分は、
ソースが前記第２の電源ラインに接続され、ドレインが前記第２のトランジスタのゲートに接続され、ゲートに前記第２の入力信号が入力される第５のトランジスタと、
ソースが前記第２の電圧出力回路に接続され、ドレインが前記第２のトランジスタのゲートに接続され、ゲートに前記第２の入力信号が入力される第６のトランジスタと、
を含み、
前記第２の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第１の電圧レベルの電圧を前記第６のトランジスタのソースに供給し、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第４の電圧レベルの電圧を前記第６のトランジスタのソースに供給する
請求項６に記載の信号出力回路。
【請求項８】
前記第３の回路部分は、前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第３の電圧レベルの電圧を出力し、
前記第４の回路部分は、前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第４の電圧レベルの電圧を出力する
請求項７に記載の信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号出力回路に関する。
【背景技術】
【０００２】
入力信号に応じた出力信号を出力する信号出力回路の構成として、例えば、以下のものが知られている。
【０００３】
特許文献１には、直列接続された第一導電型のトランジスタおよび第二導電型のトランジスタと、第一導電型のトランジスタのゲート電極に出力端子が接続された第一のバッファ手段と、第二導電型のトランジスタのゲート電極に出力端子が接続された第二のバッファ手段と、第一及び第二のバッファ手段の入力端子に共通に接続された信号入力端子と、を有する出力回路が記載されている。この出力回路において、第一のバッファ手段における第一の電源端子は、第一のレベルの電圧レベルに設定され、第二の電源端子は第二のバッファ手段の第一の電源端子に接続されて共通ノードを形成している。第二のバッファ手段の第二の電源端子は第二のレベルに設定されている。共通ノードの電圧レベルは、第一のレベルと第二のレベルの中間電圧レベルに設定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１０８７７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信号出力回路は、出力段の回路部分が、一例として、ソースが高電位側の電源ラインＬ１に接続され、ドレインが出力端に接続されたＰ−ＭＯＳトランジスタと、ソースが低電位側の電源ラインＬ２に接続され、ドレインが出力端に接続されたＮ−ＭＯＳトランジスタと、を含む所謂トーテムポール型の構成を有する。上記の構成の信号出力回路の出力端に、キャパシタ成分を有する負荷が接続された場合について考える。
【０００６】
信号出力回路において、Ｎ−ＭＯＳトランジスタをオフ状態に維持しつつＰ−ＭＯＳトランジスタをオフ状態からオン状態に移行させることで、信号出力回路の出力端から出力される出力信号の信号レベルは、ローレベルからハイレベルに遷移する。Ｐ−ＭＯＳトランジスタがオン状態に移行する際に、高電位側の電源ラインからＰ−ＭＯＳトランジスタを経由して負荷に充電電流が流れる。この充電電流により、高電位側の電源ラインの電圧レベルが瞬間的に降下する場合ある。
【０００７】
一方、信号出力回路において、Ｐ−ＭＯＳトランジスタをオフ状態に維持しつつＮ−ＭＯＳトランジスタをオフ状態からオン状態に移行させることで、信号出力回路の出力端から出力される出力信号の信号レベルは、ハイレベルからローレベルに遷移する。Ｎ−ＭＯＳトランジスタがオン状態に移行する際に、負荷からＮ−ＭＯＳトランジスタを経由して低電位側の電源ラインに放電電流が流れる。この放電電流により、低電位側の電源ラインの電圧レベルが瞬間的に上昇する場合がある。
【０００８】
上記の構成の信号出力回路によれば、負荷のキャパシタンスが大きくなるに従って充電電流および放電電流が大きくなり、高電位側および低電位側の電源ラインにおける電圧レベル変動は大きくなる。また、共通の電源ラインに接続された複数の信号出力回路を備えた集積回路において、各信号出力回路が、同時に出力信号の信号レベルを遷移させた場合には、電源ラインに流れる充電電流および放電電流が過大となり、電源ラインにおける電圧レベル変動が顕著となる。
【０００９】
上記のように、信号出力回路の出力信号の信号レベルの遷移に伴う各電源ラインの電圧レベルの変動が大きくなると、各電源ラインに接続された他の回路や、信号出力回路の出力端に接続された負荷回路において、誤動作が生じるおそれがある。
【００１０】
本発明は、上記した点に鑑みてなされたものであり、出力信号の信号レベルの遷移に伴う電源ラインの電圧レベルの変動を抑制することができる信号出力回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る第１の態様の信号出力回路は、出力端子に接続されたドレイン、第１の電圧レベルの電圧が供給される第１の電源ラインに接続されたソース、および制御電圧が供給されるゲートを有し、前記制御電圧の電圧レベルが前記第１の電圧レベルと異なる場合にオン状態となる第１のトランジスタと、前記第１の電源ラインと、第２の電圧レベルの電圧が供給される第２の電源ラインとの間に設けられ、前記第１のトランジスタのゲートに接続され、ゲートに入力信号が入力される第１の回路部分と、前記第１の回路部分に接続され、前記制御電圧を出力する電圧出力回路とを有する制御電圧出力部と、を含み、前記電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第２の回路部分を有し、前記制御電圧出力部は、前記入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記制御電圧として出力する。
【００１３】
本発明に係る第２の態様の信号出力回路は、出力端子に接続されたドレイン、第１の電圧レベルの電圧が供給される第１の電源ラインに接続されたソース、および第１の制御電圧が供給される第１のゲートを有し、前記第１の制御電圧の電圧レベルが前記第１の電圧レベルよりも低い場合にオン状態となる第１のトランジスタと、前記出力端子に接続されたドレイン、前記第１の電圧レベルよりも低い第２の電圧レベルの電圧が供給される第２の電源ラインに接続されたソース、および第２の制御電圧が供給される第２のゲートを有し、前記第２の制御電圧の電圧レベルが前記第２の電圧レベルよりも高い場合にオン状態となる第２のトランジスタと、前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第１のトランジスタのゲートに接続され、ゲートに第１の入力信号が入力される第１の回路部分と、前記第１の回路部分に接続され、前記第１の制御電圧を出力する第１の電圧出力回路とを有する第１の制御電圧出力部と、前記第１の電源ラインと前記第２の電源ラインとの間に設けられ、前記第２のトランジスタのゲートに接続され、ゲートに第２の入力信号が入力される第２の回路部分と、前記第２の回路部分に接続され、前記第２の制御電圧を出力する第２の電圧出力回路とを有する第２の制御電圧出力部と、を含み、前記第１の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第３の回路部分を有し、前記第２の電圧出力回路は、前記第１の電源ラインと前記第２の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも１つのトランジスタとが、直列に接続されている第４の回路部分を有し、前記第１の制御電圧出力部は、前記第１の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第３の電圧レベルの電圧を前記第１の制御電圧として出力し、前記第２の制御電圧出力部は、前記第２の入力信号の信号レベルが第１の状態にあり且つ前記第１の電源ラインと前記第２の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第１の電圧レベルと前記第２の電圧レベルとの間の第４の電圧レベルの電圧を前記第２の制御電圧として出力する。
【発明の効果】
【００１４】
本発明によれば、出力信号の信号レベルの遷移に伴う電源ラインの電圧レベルの変動を抑制することができる信号出力回路が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係る信号出力回路の構成を示す図である。
【図２】本発明の実施形態に係る低電位側電圧出力回路の構成の一例を示す図である。
【図３】本発明の実施形態に係る低電位側電圧出力回路における電源電圧と出力電圧との関係を示すグラフである。
【図４】本発明の実施形態に係る高電位側電圧出力回路の構成の一例を示す図である。
【図５】本発明の実施形態に係る高電位側電圧出力回路における電源電圧と出力電圧との関係を示すグラフである。
【図６】本発明の実施形態に係る信号出力回路の動作を示すタイムチャートである。
【図７】本発明の他の実施形態に係る信号出力回路の構成を示す図である。
【図８】本発明の他の実施形態に係る信号出力回路の構成を示す図である。
【図９】比較例に係る信号出力回路の構成を示す図である。
【図１０】比較例に係る信号出力回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。
【００１７】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る信号出力回路１００の構成を示す図である。信号出力回路１００は、入力端５１および５２にそれぞれ供給される入力信号Ｓｉｎ１およびＳｉｎ２の信号レベルに応じた信号レベルを有する出力信号Ｓｏｕｔを出力端５３から出力する回路である。信号出力回路１００は、出力段回路１０、制御電圧出力部２０、３０、およびインバータ４０を含んで構成されている。なお、図１において、信号出力回路１００の出力信号Ｓｏｕｔによって駆動される負荷をモデル化したキャパシタ２００が出力端５３に接続されている。
【００１８】
出力段回路１０は、直列接続されたＰ−ＭＯＳトランジスタ１１およびＮ−ＭＯＳトランジスタ１２を含み、所謂トーテムポール型の出力回路を形成している。Ｐ−ＭＯＳトランジスタ１１は、ソースが高電位側の電源ラインＬ１に接続され、ドレインが信号出力回路１００の出力端５３およびＮ−ＭＯＳトランジスタ１２のドレインに接続されている。Ｐ−ＭＯＳトランジスタ１１のゲートは、制御電圧出力部２０の出力端に接続され、制御電圧出力部２０の出力端から出力される制御電圧ｖｐｇの供給を受ける。Ｐ−ＭＯＳトランジスタ１１は、高電位側の電源ラインＬ１における電圧レベルｖｄｄよりも低い電圧レベルを有する制御電圧ｖｐｇがゲートに供給されることによりオン状態となる。
【００１９】
Ｎ−ＭＯＳトランジスタ１２は、ドレインがＰ−ＭＯＳトランジスタ１１のドレインおよび信号出力回路１００の出力端５３に接続され、ソースが低電位側の電源ラインＬ２に接続されている。Ｎ−ＭＯＳトランジスタ１２のゲートは、制御電圧出力部３０の出力端に接続され、制御電圧出力部３０の出力端から出力される制御電圧ｖｎｇの供給を受ける。Ｎ−ＭＯＳトランジスタ１２は、低電位側の電源ラインＬ２における電圧レベルｖｓｓよりも高い電圧レベルを有する制御電圧ｖｎｇがゲートに供給されることによりオン状態となる。
【００２０】
制御電圧出力部２０は、直列接続されたＰ−ＭＯＳトランジスタ２１およびＮ−ＭＯＳトランジスタ２２と、低電位側電圧出力回路２３と、を含んで構成されている。Ｐ−ＭＯＳトランジスタ２１は、ソースが高電位側の電源ラインＬ１に接続され、ドレインがＰ−ＭＯＳトランジスタ１１のゲートおよびＮ−ＭＯＳトランジスタ２２のドレインに接続され、ゲートがＮ−ＭＯＳトランジスタ２２のゲートに接続されている。
【００２１】
Ｎ−ＭＯＳトランジスタ２２は、ドレインがＰ−ＭＯＳトランジスタ１１のゲートおよびＰ−ＭＯＳトランジスタ２１のドレインに接続され、ソースが低電位側電圧出力回路２３の出力端に接続され、ゲートがＰ−ＭＯＳトランジスタ２１のゲートに接続されている。
【００２２】
相互に接続された、Ｐ−ＭＯＳトランジスタ２１のゲートおよびＮ−ＭＯＳトランジスタ２２のゲートは、制御電圧出力部２０の入力端に相当し、該入力端において入力信号Ｓｉｎ１の供給を受ける。また、相互に接続されたＰ−ＭＯＳトランジスタ２１のドレインおよびＮ−ＭＯＳトランジスタ２２のドレインは、制御電圧出力部２０の出力端に相当し、該出力端から制御電圧Ｖｐｇを出力し、これをＰ−ＭＯＳトランジスタ１１のゲートに供給する。
【００２３】
低電位側電圧出力回路２３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差（すなわち、信号出力回路１００に印加される電源電圧）が所定の大きさよりも小さい場合には、低電位側の電源ラインＬ２における電圧レベルｖｓｓを有する出力電圧ｖｓｓｐを出力し、これをＮ−ＭＯＳトランジスタ２２のソースに供給する。また、低電位側電圧出力回路２３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも大きい場合には、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルを有する出力電圧ｖｓｓｐを出力し、これをＮ−ＭＯＳトランジスタ２２のソースに供給する。なお、電圧レベルｖｄｄと電圧レベルｖｓｓとの中間の電圧レベルとは、これらの電圧レベルの中央値に限定されるものではない。
【００２４】
入力信号Ｓｉｎ１の信号レベルがローレベルを呈する場合には、Ｐ−ＭＯＳトランジスタ２１がオン状態となり、Ｎ−ＭＯＳトランジスタ２２がオフ状態となる。これにより、制御電圧出力部２０は、高電位側の電源ラインＬ１における電圧レベルｖｄｄを有する制御電圧ｖｐｇを出力する。一方、入力信号Ｓｉｎ１の信号レベルがハイレベルを呈する場合には、Ｐ−ＭＯＳトランジスタ２１がオフ状態となり、Ｎ−ＭＯＳトランジスタ２２がオン状態となる。この場合において、制御電圧出力部２０は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも小さい場合には、電圧レベルｖｓｓを有する制御電圧ｖｐｇを出力し、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも大きい場合には、電圧レベルｖｄｄと電圧レベルｖｓｓとの中間の電圧レベルを有する制御電圧ｖｐｇを出力する。
【００２５】
制御電圧出力部３０は、直列接続されたＰ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２と、高電位側電圧出力回路３３と、を含んで構成されている。Ｐ−ＭＯＳトランジスタ３１は、ソースが高電位側電圧出力回路３３の出力端に接続され、ドレインがＮ−ＭＯＳトランジスタ１２のゲートおよびＮ−ＭＯＳトランジスタ３２のドレインに接続され、ゲートがＮ−ＭＯＳトランジスタ３２のゲートに接続されている。
【００２６】
Ｎ−ＭＯＳトランジスタ３２は、ドレインがＮ−ＭＯＳトランジスタ１２のゲートおよびＰ−ＭＯＳトランジスタ３１のドレインに接続され、ソースが低電位側の電源ラインＬ２に接続され、ゲートがＰ−ＭＯＳトランジスタ３１のゲートに接続されている。
【００２７】
相互に接続された、Ｐ−ＭＯＳトランジスタ３１のゲートおよびＮ−ＭＯＳトランジスタ３２のゲートは、制御電圧出力部３０の入力端に相当し、該入力端において入力信号Ｓｉｎ２の供給を受ける。なお、本実施形態では、入力信号Ｓｉｎ２は、インバータ４０を介して制御電圧出力部３０の入力端に入力される。すなわち、入力信号Ｓｉｎ２の信号レベルは、インバータ４０によって反転された状態で制御電圧出力部３０の入力端に入力される。また、相互に接続されたＰ−ＭＯＳトランジスタ３１のドレインおよびＮ−ＭＯＳトランジスタ３２のドレインは、制御電圧出力部３０の出力端に相当し、該出力端から制御電圧Ｖｎｇを出力し、これをＮ−ＭＯＳトランジスタ１２のゲートに供給する。
【００２８】
高電位側電圧出力回路３３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差（すなわち、信号出力回路１００に印加される電源電圧）が所定の大きさよりも小さい場合には、高電位側の電源ラインＬ１における電圧レベルｖｄｄを有する出力電圧ｖｄｄｎを出力し、これをＰ−ＭＯＳトランジスタ３１のソースに供給する。また、高電位側電圧出力回路３３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも大きい場合には、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルを有する出力電圧ｖｄｄｎを出力し、これをＰ−ＭＯＳトランジスタ３１のソースに供給する。
【００２９】
入力信号Ｓｉｎ２の信号レベルは、インバータ４０によって反転されるので、入力信号Ｓｉｎ２の信号レベルがローレベルを呈する場合には、Ｐ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲートにハイレベルの信号が供給され、Ｎ−ＭＯＳトランジスタ３２がオン状態となり、Ｐ−ＭＯＳトランジスタ３１がオフ状態となる。これにより、制御電圧出力部３０は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを有する制御電圧ｖｎｇを出力する。一方、入力信号Ｓｉｎ２の信号レベルがハイレベルを呈する場合には、Ｐ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲートにローレベルの信号が供給されるので、Ｐ−ＭＯＳトランジスタ３１がオン状態となり、Ｎ−ＭＯＳトランジスタ３２がオフ状態となる。この場合において、制御電圧出力部３０は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも小さい場合には、電圧レベルｖｄｄを有する制御電圧ｖｎｇを出力し、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が所定の大きさよりも大きい場合には、電圧レベルｖｄｄと電圧レベルｖｓｓとの中間の電圧レベルを有する制御電圧ｖｎｇを出力する。
【００３０】
インバータ４０は、Ｐ−ＭＯＳトランジスタ４１およびＮ−ＭＯＳトランジスタ４２を含んで構成されている。Ｐ−ＭＯＳトランジスタ４１は、ソースが高電位側の電源ラインＬ１に接続され、ドレインがＮ−ＭＯＳトランジスタ４２のドレインおよび制御電圧出力部３０の入力端であるＰ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲートに接続され、ゲートがＮ−ＭＯＳトランジスタ４２のゲートに接続されている。
【００３１】
Ｎ−ＭＯＳトランジスタ４２は、ドレインがＰ−ＭＯＳトランジスタ４１のドレインおよび制御電圧出力部３０の入力端であるＰ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲートに接続され、ソースが低電位側の電源ラインＬ２に接続され、ゲートがＰ−ＭＯＳトランジスタ４１のゲートに接続されている。
【００３２】
相互に接続されたＰ−ＭＯＳトランジスタ４１のゲートおよびＮ−ＭＯＳトランジスタ４２のゲートがインバータ４０の入力端とされ、相互に接続された、Ｐ−ＭＯＳトランジスタ４１のドレインおよびＮ−ＭＯＳトランジスタ４２のドレインがインバータ４０の出力端とされる。インバータ４０は、該入力端において入力信号Ｓｉｎ２の供給を受ける。インバータ４０は、入力信号Ｓｉｎ２の信号レベルを反転させた反転入力信号を出力端から出力し、これを制御電圧出力部３０の入力端であるＰ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲートに供給する。
【００３３】
図２は、低電位側電圧出力回路２３の構成の一例を示す図である。低電位側電圧出力回路２３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間において直列接続されたＰ−ＭＯＳトランジスタ２３１、２３２、２３３および抵抗素子２３４を含む直列回路を有する。また、低電位側電圧出力回路２３は、上記直列回路に接続された演算増幅器（オペレーショナルアンプ）２３５を有する。なお、上記直列回路におけるＰ−ＭＯＳトランジスタの接続数は、適宜変更することが可能である。
【００３４】
Ｐ−ＭＯＳトランジスタ２３１、２３２および２３３は、それぞれ、ゲートとドレインとが短絡されている。Ｐ−ＭＯＳトランジスタ２３１は、ソースが高電位側の電源ラインＬ１に接続され、ゲートおよびドレインがＰ−ＭＯＳトランジスタ２３２のソースに接続されている。Ｐ−ＭＯＳトランジスタ２３２のゲートおよびドレインは、Ｐ−ＭＯＳトランジスタ２３３のソースに接続されている。Ｐ−ＭＯＳトランジスタ２３３のゲートおよびドレインは、抵抗素子２３４の一端に接続されている。抵抗素子２３４の他端は、低電位側の電源ラインＬ２に接続されている。
【００３５】
演算増幅器２３５は、非反転入力端子がＰ−ＭＯＳトランジスタ２３３と抵抗素子２３４との接続点ｎ１に接続され、反転入力端子が出力端に接続されている。すなわち、演算増幅器２３５は、ボルテージフォロアを構成し、非反転入力端子に入力された、Ｐ−ＭＯＳトランジスタ２３３と抵抗素子２３４との接続点ｎ１に生ずる電圧を、出力端からそのまま出力する。演算増幅器２３５の出力端は、低電位側電圧出力回路２３の出力端に相当し、Ｎ−ＭＯＳトランジスタ２２のソースに接続されている（図１参照）。すなわち、演算増幅器２３５の出力端からは出力電圧ｖｓｓｐが出力され、出力電圧ｖｓｓｐがＮ−ＭＯＳトランジスタ２２のソースに供給される。
【００３６】
図３は、低電位側電圧出力回路２３における電源電圧と出力電圧ｖｓｓｐとの関係を示すグラフである。すなわち、図３において、横軸は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準とした場合の高電位側の電源ラインＬ１における電圧レベルｖｄｄの大きさを示し、縦軸は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準とした場合の低電位側電圧出力回路２３の出力電圧ｖｓｓｐの電圧レベルの大きさを示す。図３に示すグラフにおいて縦軸と横軸の交点は、電圧レベルｖｓｓを示す。図３における破線は、出力電圧ｖｓｓｐの電圧レベルと電圧レベルｖｄｄとが一致する各点を結んだ線である。
【００３７】
図３に示すように、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ１よりも小さい場合には、出力電圧ｖｓｓｐの電圧レベルは、低電位側電源ラインＬ２の電圧レベルｖｓｓに維持される。一方、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ１よりも大きい場合には、出力電圧ｖｓｓｐの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルとなる。
【００３８】
ｖｄｄ１の大きさは、低電位側電圧出力回路２３を構成するＰ−ＭＯＳトランジスタ２３１、２３２および２３３のそれぞれの閾値電圧を合算した大きさに相当する。すなわち、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ１に達すると、Ｐ−ＭＯＳトランジスタ２３１、２３２および２３３がそれぞれオン状態となり、Ｐ−ＭＯＳトランジスタ２３１、２３２、２３３および抵抗素子２３４を含む直列回路が導通する。これにより、Ｐ−ＭＯＳトランジスタ２３３と抵抗素子２３４との接続点ｎ１の電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄよりもｖｄｄ１だけ小さい電圧レベル（ｖｄｄ−ｖｄｄ１）となり、かかる電圧レベルを有する電圧が、出力電圧ｖｓｓｐとして演算増幅器２３５の出力端から出力される。
【００３９】
なお、Ｖｄｄ１の大きさは、低電位側電圧出力回路２３を構成するＰ−ＭＯＳトランジスタの直列接続数によって調整することが可能である。また、低電位側電圧出力回路２３の構成は、図２に示された構成に限定されるものではなく、図３に示すような特性を実現することができれば、いかなる構成であってもよい。
【００４０】
図４は、高電位側電圧出力回路３３の構成の一例を示す図である。高電位側電圧出力回路３３は、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間において直列接続されたＮ−ＭＯＳトランジスタ３３１、３３２、３３３および抵抗素子３３４を含む直列回路を有する。また、高電位側電圧出力回路３３は、上記直列回路に接続された演算増幅器（オペレーショナルアンプ）３３５を有する。なお、上記直列回路におけるＮ−ＭＯＳトランジスタの接続数は、適宜変更することが可能である。
【００４１】
Ｎ−ＭＯＳトランジスタ３３１、３３２および３３３は、それぞれ、ゲートとドレインとが短絡されている。Ｎ−ＭＯＳトランジスタ３３１は、ソースが低電位側の電源ラインＬ２に接続され、ゲートおよびドレインがＮ−ＭＯＳトランジスタ３３２のソースに接続されている。Ｎ−ＭＯＳトランジスタ３３２のゲートおよびドレインは、Ｎ−ＭＯＳトランジスタ３３３のソースに接続されている。Ｎ−ＭＯＳトランジスタ３３３のゲートおよびドレインは、抵抗素子３３４の一端に接続されている。抵抗素子３３４の他端は、高電位側の電源ラインＬ１に接続されている。
【００４２】
演算増幅器３３５は、非反転入力端子がＮ−ＭＯＳトランジスタ３３３と抵抗素子３３４との接続点ｎ２に接続され、反転入力端子が出力端に接続されている。すなわち、演算増幅器３３５は、ボルテージフォロアを構成し、非反転入力端子に入力された、Ｎ−ＭＯＳトランジスタ３３３と抵抗素子３３４との接続点ｎ２に生ずる電圧を、出力端からそのまま出力する。演算増幅器３３５の出力端は、高電位側電圧出力回路３３の出力端に相当し、Ｐ−ＭＯＳトランジスタ３１のソースに接続されている（図１参照）。すなわち、演算増幅器３３５の出力端からは出力電圧ｖｄｄｎが出力され、出力電圧ｖｄｄｎがＰ−ＭＯＳトランジスタ３１のソースに供給される。
【００４３】
図５は、高電位側電圧出力回路３３における電源電圧と出力電圧ｖｄｄｎとの関係を示すグラフである。すなわち、図５において、横軸は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準とした場合の高電位側の電源ラインＬ１における電圧レベルｖｄｄの大きさを示し、縦軸は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準とした場合の高電位側電圧出力回路３３の出力電圧ｖｄｄｎの電圧レベルの大きさを示す。図５に示すグラフにおいて縦軸と横軸の交点は、電圧レベルｖｓｓを示す。図５における破線は、出力電圧ｖｄｄｎの電圧レベルと電圧レベルｖｄｄとが一致する各点を結んだ線である。
【００４４】
図５に示すように、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ２よりも小さい場合には、出力電圧ｖｓｓｐの電圧レベルは、高電位側電源ラインＬ１の電圧レベルｖｄｄに一致する。一方、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ２よりも大きい場合には、出力電圧ｖｄｄｎの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルとなる。
【００４５】
ｖｄｄ２の大きさは、高電位側電圧出力回路３３を構成するＮ−ＭＯＳトランジスタ３３１、３３２および３３３のそれぞれの閾値電圧を合算した大きさに相当する。すなわち、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差がｖｄｄ２に達すると、Ｎ−ＭＯＳトランジスタ３３１、３３２および３３３がそれぞれオン状態となり、Ｎ−ＭＯＳトランジスタ３３１、３３２、３３３および抵抗素子３３４を含む直列回路が導通する。これにより、Ｎ−ＭＯＳトランジスタ３３３と抵抗素子３３４との接続点ｎ２の電圧レベルは、低電位側の電源ラインＬ２における電圧レベルｖｓｓよりもｖｄｄ２だけ大きい電圧レベル（ｖｓｓ＋ｖｄｄ２）に維持され、かかる電圧レベルを有する電圧が、出力電圧ｖｄｄｎとして演算増幅器３３５の出力端から出力される。
【００４６】
なお、Ｖｄｄ２の大きさは、高電位側電圧出力回路３３を構成するＮ−ＭＯＳトランジスタの直列接続数によって調整することが可能である。また、高電位側電圧出力回路３３の構成は、図４に示された構成に限定されるものではなく、図５に示すような特性を実現することができれば、いかなる構成であってもよい。
【００４７】
なお、Ｐ−ＭＯＳトランジスタ１１は、本発明における第１のトランジスタの一例であり、Ｎ−ＭＯＳトランジスタ１２は、本発明における第２のトランジスタの一例である。制御電圧出力部２０は、本発明における第１の制御電圧出力部２０の一例であり、制御電圧出力部３０は、本発明における第２の制御電圧出力部３０の一例である。Ｐ−ＭＯＳトランジスタ２１は、本発明における第３のトランジスタの一例であり、Ｎ−ＭＯＳトランジスタ２２は、本発明における第４のトランジスタの一例である。Ｎ−ＭＯＳトランジスタ３２は、本発明における第５のトランジスタの一例であり、Ｐ−ＭＯＳトランジスタ３１は、本発明における第６のトランジスタの一例である。低電位側電圧出力回路２３は、本発明における第１の電圧出力回路の一例であり、高電位側電圧出力回路３３は、本発明における第２の電圧出力回路の一例である。
【００４８】
ここで、図９は、比較例に係る信号出力回路１００Ｘの構成を示す図である。比較例に係る信号出力回路１００Ｘは、本実施形態に係る信号出力回路１００が有する低電位側電圧出力回路２３および高電位側電圧出力回路３３を有しない点において、本実施形態に係る信号出力回路１００と異なる。すなわち、比較例に係る信号出力回路１００Ｘにおいて、制御電圧出力部２０を構成するＮ−ＭＯＳトランジスタ２２のソースは、低電位側の電源ラインＬ２に接続され、制御電圧出力部３０を構成するＰ−ＭＯＳトランジスタ３１のソースは、高電位側の電源ラインＬ１に接続されている。なお、図９において、負荷をモデル化したキャパシタ２００が出力端５３に接続されている。
【００４９】
図１０は、比較例に係る信号出力回路１００Ｘの動作を示すタイムチャートである。図１０には、入力信号Ｓｉｎ１およびＳｉｎ２、制御電圧ｖｐｇおよびｖｎｇ、出力信号Ｓｏｕｔ、高電位側の電源ラインＬ１および低電位側の電源ラインＬ２の電圧レベルが示されている。図１０に示される各電圧レベルの表示は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準としている。
【００５０】
信号出力回路１００Ｘにおいて、ハイレベルの出力信号Ｓｏｕｔを出力させる場合には、入力端５２に入力される入力信号Ｓｉｎ２の信号レベルをローレベルに維持しつつ、入力端５１に入力される入力信号Ｓｉｎ１の信号レベルをローレベルからハイレベルに遷移させる。入力信号Ｓｉｎ２の信号レベルをローレベルに維持することで、制御電圧ｖｎｇの電圧レベルは、低電位側の電源ラインＬ２における電圧レベルｖｓｓに維持され、その結果、Ｎ−ＭＯＳトランジスタ１２は、オフ状態に維持される。入力信号Ｓｉｎ１の信号レベルをローレベルからハイレベルに遷移させることで、制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄから低電位側の電源ラインＬ２における電圧レベルｖｓｓに移行し、その結果、Ｐ−ＭＯＳトランジスタ１１がオン状態に移行する。これにより、出力信号Ｓｏｕｔの信号レベルは、ローレベルからハイレベルに遷移にする。Ｐ−ＭＯＳトランジスタ１１がオン状態に移行する際（出力信号Ｓｏｕｔの信号レベルがローレベルからハイレベルに遷移する際）に、高電位側の電源ラインＬ１からＰ−ＭＯＳトランジスタ１１を経由して、負荷をモデル化したキャパシタ２００に充電電流が流れる。これにより、高電位側の電源ラインＬ１の電圧レベルが一次的に降下する。
【００５１】
一方、信号出力回路１００Ｘにおいて、ローレベルの出力信号Ｓｏｕｔを出力させる場合には、入力端５１に入力される入力信号Ｓｉｎ１の信号レベルをローレベルに維持しつつ、入力端５２に入力される入力信号Ｓｉｎ２の信号レベルをローレベルからハイレベルに遷移させる。入力信号Ｓｉｎ１の信号レベルをローレベルに維持することで、制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄに維持され、その結果、Ｐ−ＭＯＳトランジスタ１１は、オフ状態に維持される。入力信号Ｓｉｎ２の信号レベルをローレベルからハイレベルに遷移させることで、制御電圧ｖｎｇの電圧レベルは、低電位側の電源ラインＬ２における電圧レベルｖｓｓから高電位側の電源ラインＬ１における電圧レベルｖｄｄに移行し、その結果、Ｎ−ＭＯＳトランジスタ１２がオン状態に移行する。これにより、出力信号Ｓｏｕｔの信号レベルは、ハイレベルからローレベルに遷移にする。Ｎ−ＭＯＳトランジスタ１２がオン状態に移行する際（出力信号Ｓｏｕｔの信号レベルがハイレベルからローレベルに遷移する際）に、負荷をモデル化したキャパシタ２００からＮ−ＭＯＳトランジスタ１２を経由して低電位側の電源ラインＬ２に充電電流が流れる。これにより、低電位側の電源ラインＬ２の電圧レベルが一次的に上昇する。
【００５２】
比較例に係る信号出力回路１００Ｘによれば、負荷をモデル化したキャパシタ２００のキャパシタンスが大きくなるに従って充電電流および放電電流が大きくなり、電源ラインＬ１およびＬ２における電圧レベルの変動は大きくなる。また、共通の電源ラインＬ１およびＬ２に接続された複数の信号出力回路１００Ｘを備えた集積回路において、各信号出力回路１００Ｘが、同時に出力信号Ｓｏｕｔの信号レベルを遷移させた場合には、電源ラインＬ１およびＬ２に流れる充電電流および放電電流が過大となり、電源ラインＬ１およびＬ２における電圧レベルの変動が顕著となる。
【００５３】
上記のように、出力信号Ｓｏｕｔの信号レベルの遷移に伴う電源ラインＬ１およびＬ２の電圧レベルの変動が大きくなると、電源ラインＬ１およびＬ２に接続された他の回路や、信号出力回路１００Ｘの出力端５３に接続された負荷回路において、誤動作が生じるおそれがある。
【００５４】
図６は、本発明の実施形態に係る信号出力回路１００の動作を示すタイムチャートである。図６には、本発明の実施形態に係る信号出力回路１００における入力信号Ｓｉｎ１およびＳｉｎ２、制御電圧ｖｐｇおよびｖｎｇ、出力信号Ｓｏｕｔ、高電位側の電源ラインＬ１および低電位側の電源ラインＬ２の電圧レベルが実線で示されており、上記した比較例に係る信号出力回路１００Ｘにおける各電圧レベルが破線で示されている。なお、図６に示される各電圧レベルの表示は、低電位側の電源ラインＬ２における電圧レベルｖｓｓを基準としている。また、図６に示される各電圧レベルは、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差が、上記したｖｄｄ１（図３参照）およびｖｄｄ２（図５参照）よりも大きい場合の電圧レベルである。
【００５５】
信号出力回路１００において、ハイレベルの出力信号Ｓｏｕｔを出力させる場合には、入力端５２に入力される入力信号Ｓｉｎ２の信号レベルをローレベルに維持しつつ、入力端５１に入力される入力信号Ｓｉｎ１の信号レベルをローレベルからハイレベルに遷移させる。入力信号Ｓｉｎ２の信号レベルをローレベルに維持することで、制御電圧ｖｎｇの電圧レベルは、低電位側の電源ラインＬ２における電圧レベルｖｓｓに維持され、その結果、Ｎ−ＭＯＳトランジスタ１２は、オフ状態に維持される。入力信号Ｓｉｎ１の信号レベルをローレベルからハイレベルに遷移させることで、制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインにおける電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである低電位側電圧出力回路２３の出力電圧ｖｓｓｐの電圧レベルに移行し、その結果、Ｐ−ＭＯＳトランジスタ１１がオン状態に移行する。これにより、出力信号Ｓｏｕｔの信号レベルは、ローレベルからハイレベルに遷移にする。Ｐ−ＭＯＳトランジスタ１１がオン状態に移行する際（出力信号Ｓｏｕｔの信号レベルがローレベルからハイレベルに遷移する際）に、高電位側の電源ラインＬ１からＰ−ＭＯＳトランジスタ１１を経由して、負荷をモデル化したキャパシタ２００に充電電流が流れる。これにより、高電位側の電源ラインＬ１の電圧レベルが一次的に降下する。
【００５６】
しかしながら、本発明の実施形態に係る信号出力回路１００によれば、出力信号Ｓｏｕｔをハイレベルに遷移させる場合に、Ｐ−ＭＯＳトランジスタ１１のゲートに供給される制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである低電位側電圧出力回路２３の出力電圧ｖｓｓｐの電圧レベルに設定される。これにより、制御電圧ｖｐｇの電圧レベルがｖｓｓに設定される比較例に係る信号出力回路１００Ｘと比較して、Ｐ−ＭＯＳトランジスタ１１の電流駆動能力を低下させることができる。その結果、Ｐ−ＭＯＳトランジスタ１１のオン状態への移行に伴って流れる充電電流の大きさは、比較例に係る信号出力回路１００Ｘよりも小さくなり、高電位側の電源ラインＬ１における電圧レベルの変動は、比較例に係る信号出力回路１００Ｘよりも小さくなる。
【００５７】
一方、信号出力回路１００において、ローレベルの出力信号Ｓｏｕｔを出力させる場合には、入力端５１に入力される入力信号Ｓｉｎ１の信号レベルをローレベルに維持しつつ、入力端５２に入力される入力信号Ｓｉｎ２の信号レベルをローレベルからハイレベルに遷移させる。入力信号Ｓｉｎ１の信号レベルをローレベルに維持することで、制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄに維持され、その結果、Ｐ−ＭＯＳトランジスタ１１は、オフ状態に維持される。入力信号Ｓｉｎ２の信号レベルをローレベルからハイレベルに遷移させることで、制御電圧ｖｎｇの電圧レベルは、高電位側の電源ラインにおける電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである高電位側電圧出力回路３３の出力電圧ｖｄｄｎの電圧レベルに移行し、その結果、Ｎ−ＭＯＳトランジスタ１２がオン状態に移行する。これにより、出力信号Ｓｏｕｔの信号レベルは、ハイレベルからローレベルに遷移にする。Ｎ−ＭＯＳトランジスタ１２がオン状態に移行する際（出力信号Ｓｏｕｔの信号レベルがハイレベルからローレベルに遷移する際）に、負荷をモデル化したキャパシタ２００からＮ−ＭＯＳトランジスタ１２を経由して低電位側の電源ラインＬ２に充電電流が流れる。これにより、低電位側の電源ラインＬ２の電圧レベルが一次的に上昇する。
【００５８】
しかしながら、本発明の実施形態に係る信号出力回路１００によれば、出力信号Ｓｏｕｔをローレベルに遷移させる場合に、Ｎ−ＭＯＳトランジスタ１２のゲートに供給される制御電圧ｖｎｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである高電位側電圧出力回路３３の出力電圧ｖｄｄｎの電圧レベルに設定される。これにより、制御電圧ｖｎｇの電圧レベルがｖｄｄに設定される比較例に係る信号出力回路１００Ｘと比較して、Ｎ−ＭＯＳトランジスタ１２の電流駆動能力を低下させることができる。その結果、Ｎ−ＭＯＳトランジスタ１２のオン状態への移行に伴って流れる放電電流の大きさは、比較例に係る信号出力回路１００Ｘよりも小さくなり、低電位側の電源ラインＬ２における電圧レベルの変動は、比較例に係る信号出力回路１００Ｘよりも小さくなる。
【００５９】
以上のように、本発明の実施形態に係る信号出力回路１００によれば、出力信号の信号レベルの遷移に伴う電源ラインの電圧レベルの変動を抑制することが可能となる。
【００６０】
また、本発明の実施形態に係る信号出力回路１００によれば、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差（すなわち、信号出力回路１００に印加される電源電圧の大きさ）が所定の大きさよりも小さい場合において、出力信号Ｓｏｕｔをハイレベルに遷移させる場合には、Ｐ−ＭＯＳトランジスタ１１のゲートに供給される制御電圧ｖｐｇの電圧レベルは、低電位側の電源ラインＬ２における電圧レベルｖｓｓに設定される。これにより、Ｐ−ＭＯＳトランジスタ１１は、電流駆動能力が制限されることなくオン状態に移行される。このように、信号出力回路１００に印加される電源電圧が比較的小さい場合に電流駆動能力を制限することなくＰ−ＭＯＳトランジスタ１１をオンさせることで、Ｐ−ＭＯＳトランジスタ１１のスイッチングスピードを確保するとともに、Ｐ−ＭＯＳトランジスタ１１を正常に動作させることができる。
【００６１】
また、本発明の実施形態に係る信号出力回路１００によれば、高電位側の電源ラインＬ１と低電位側の電源ラインＬ２との間の電圧レベルの差（すなわち、信号出力回路１００に印加される電源電圧の大きさ）が所定の大きさよりも小さい場合において、出力信号Ｓｏｕｔをローレベルに遷移させる場合には、Ｎ−ＭＯＳトランジスタ１２のゲートに供給される制御電圧ｖｎｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄに設定される。これにより、Ｎ−ＭＯＳトランジスタ１２は、電流駆動能力が制限されることなくオン状態に移行される。このように、信号出力回路１００に印加される電源電圧が比較的小さい場合に電流駆動能力を制限することなくＮ−ＭＯＳトランジスタ１２をオンさせることで、Ｎ−ＭＯＳトランジスタ１２のスイッチングスピードを確保するとともに、Ｎ−ＭＯＳトランジスタ１２を正常に動作させることができる。
【００６２】
［第２の実施形態］
図７は、本発明の第２の実施形態に係る信号出力回路１００Ａの構成を示す図である。上記の第１の実施形態に係る信号出力回路１００は、ハイレベル信号およびローレベル信号の出力が可能な所謂トーテムポール型の構成を有するものであった。これに対して、第２の実施形態に係る信号出力回路１００Ａは、ハイレベル信号のみを出力する構成を有する。
【００６３】
すなわち、信号出力回路１００Ａにおいて、出力段回路１０は、Ｐ−ＭＯＳトランジスタ１１のみで構成されている。Ｐ−ＭＯＳトランジスタ１１は、ソースが高電位側の電源ラインＬ１に接続され、ドレインが出力端５３に接続され、ゲートが制御電圧出力部２０の出力端に接続されている。制御電圧出力部２０の構成は、第１の実施形態と同様である。
【００６４】
信号出力回路１００Ａにおいて、入力端５１からハイレベルの入力信号Ｓｉｎ１を入力することで、Ｐ−ＭＯＳトランジスタ１１がオン状態となって出力端５３からハイレベルの出力信号Ｓｏｕｔが出力される。Ｐ−ＭＯＳトランジスタ１１がオン状態に移行する際に、高電位側の電源ラインＬ１からＰ−ＭＯＳトランジスタ１１を経由して、負荷をモデル化したキャパシタ２００に充電電流が流れる。これにより、高電位側の電源ラインＬ１の電圧レベルが一次的に降下する。
【００６５】
しかしながら、本発明の実施形態に係る信号出力回路１００Ａによれば、出力信号Ｓｏｕｔをハイレベルに遷移させる場合に、Ｐ−ＭＯＳトランジスタ１１のゲートに供給される制御電圧ｖｐｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである低電位側電圧出力回路２３の出力電圧ｖｓｓｐの電圧レベルに設定される。これにより、制御電圧ｖｐｇの電圧レベルがｖｓｓに設定される比較例に係る信号出力回路１００Ｘと比較して、Ｐ−ＭＯＳトランジスタ１１の電流駆動能力を低下させることができる。その結果、Ｐ−ＭＯＳトランジスタ１１のオン状態への移行に伴って流れる充電電流の大きさは、比較例に係る信号出力回路１００Ｘよりも小さくなり、高電位側の電源ラインＬ１における電圧レベルの変動は、比較例に係る信号出力回路１００Ｘよりも小さくなる。
【００６６】
［第３の実施形態］
図８は、本発明の第３の実施形態に係る信号出力回路１００Ｂの構成を示す図である。上記の第１の実施形態に係る信号出力回路１００は、ハイレベル信号およびローレベル信号の出力が可能な所謂トーテムポール型の構成を有するものであった。これに対して、第３の実施形態に係る信号出力回路１００Ａは、ローレベル信号のみを出力する構成を有する。
【００６７】
すなわち、信号出力回路１００Ｂにおいて、出力段回路１０は、Ｎ−ＭＯＳトランジスタ１２のみで構成されている。Ｎ−ＭＯＳトランジスタ１２は、ソースが低電位側の電源ラインＬ２に接続され、ドレインが出力端５３に接続され、ゲートが制御電圧出力部３０の出力端に接続されている。制御電圧出力部３０の構成は、第１の実施形態と同様である。
【００６８】
信号出力回路１００Ｂにおいて、入力端５２からハイレベルの入力信号Ｓｉｎ２を入力することで、Ｎ−ＭＯＳトランジスタ１２がオン状態となって出力端５３からローレベルの出力信号Ｓｏｕｔが出力される。Ｎ−ＭＯＳトランジスタ１２がオン状態に移行する際に、負荷をモデル化したキャパシタ２００からＮ−ＭＯＳトランジスタ１２を経由して、低電位側の電源ラインＬ２に放電電流が流れる。これにより、低電位側の電源ラインＬ２の電圧レベルが一次的に上昇する。
【００６９】
しかしながら、本実施形態に係る信号出力回路１００Ｂによれば、出力信号Ｓｏｕｔをローレベルに遷移させる場合に、Ｎ−ＭＯＳトランジスタ１２のゲートに供給される制御電圧ｖｎｇの電圧レベルは、高電位側の電源ラインＬ１における電圧レベルｖｄｄと低電位側の電源ラインＬ２における電圧レベルｖｓｓとの中間の電圧レベルである高電位側電圧出力回路３３の出力電圧ｖｄｄｎの電圧レベルに設定される。これにより、制御電圧ｖｎｇの電圧レベルがｖｄｄに設定される比較例に係る信号出力回路１００Ｘと比較して、Ｎ−ＭＯＳトランジスタ１２の電流駆動能力を低下させることができる。その結果、Ｎ−ＭＯＳトランジスタ１２のオン状態への移行に伴って流れる放電電流の大きさは、比較例に係る信号出力回路１００Ｘよりも小さくなり、低電位側の電源ラインＬ２における電圧レベルの変動は、比較例に係る信号出力回路１００Ｘよりも小さくなる。
【００７０】
なお、上記の各実施形態においては、入力信号Ｓｉｎ２をインバータ４０を経由させて制御電圧出力部３０の入力端（Ｐ−ＭＯＳトランジスタ３１およびＮ−ＭＯＳトランジスタ３２のゲート）に供給する構成としているが、インバータ４０を省略し、入力信号Ｓｉｎ２を直接制御電圧出力部３０の入力端に供給する構成としてもよい。また、入力信号Ｓｉｎ１をインバータを経由させて制御電圧出力部２０の入力端（Ｐ−ＭＯＳトランジスタ２１およびＮ−ＭＯＳトランジスタ２２のゲート）に供給する構成としてもよい。
【符号の説明】
【００７１】
１０  出力段回路
１１、２１、３１  Ｐ−ＭＯＳトランジスタ
１２、２２、３２  Ｎ−ＭＯＳトランジスタ
２０、３０  制御電圧出力部
２３  低電位側電圧出力回路
３３  高電位側電圧出力回路
Ｌ１、Ｌ２  電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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