(57)【特許請求の範囲】
【請求項１】
複数Ｍチャンネル（Ｍは２以上の整数）のＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、
前記制御回路は、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、
Ｍチャンネルに対応するＭ個のパルス幅変調器であって、それぞれが、前記誤差信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成する、Ｍ個のパルス幅変調器と、
アクティブなチャンネル数Ｌ（１≦Ｌ≦Ｍ）を切りかえるマルチフェーズコントローラと、
を備え、
連続する少なくともひとつのＰＷＭ周期を周期群として、前記周期群に含まれる各ＰＷＭ周期においては、Ｌ個のチャンネルのスイッチングトランジスタがオン、オフ制御され、残りの（Ｍ−Ｌ）個のチャンネルについては、前記スイッチングトランジスタと前記整流素子の接続点がハイインピーダンスとなるよう制御され、かつ、前記周期群の間に、Ｍ個のスイッチングトランジスタそれぞれが少なくとも１回、オン、オフ制御されることを特徴とする制御回路。
【請求項２】
Ｍ＝２であり、
Ｌ＝１であるとき、前記周期群は２個のＰＷＭ周期を含み、（i）前記周期群に含まれる第１ＰＷＭ周期において、第１チャンネルのスイッチングトランジスタがスイッチングし、第２チャンネルがハイインピーダンスとなり、（ii）前記周期群に含まれる第２ＰＷＭ周期において、前記第１チャンネルがハイインピーダンスとなり、前記第２チャンネルの前記スイッチングトランジスタがスイッチングし、
Ｌ＝２であるとき、前記周期群は１個のＰＷＭ周期を含み、（i）前記周期群に含まれる１個のＰＷＭ周期において、前記第１チャンネルの前記スイッチングトランジスタ、前記第２チャンネルの前記スイッチングトランジスタがスイッチングすることを特徴とする請求項１に記載の制御回路。
【請求項３】
Ｌ＝２であるとき、前記第１チャンネルの前記スイッチングトランジスタと前記第２チャンネルの前記スイッチングトランジスタは、１８０°の位相差でスイッチングすることを特徴とする請求項２に記載の制御回路。
【請求項４】
Ｍ＝４であり、
Ｌ＝１であるとき、前記周期群は４個のＰＷＭ周期を含み、（i）前記周期群に含まれる第１ＰＷＭ周期において、第１チャンネルのスイッチングトランジスタがスイッチングし、第２チャンネルから第４チャンネルがハイインピーダンスとなり、（ii）前記周期群に含まれる第２ＰＷＭ周期において、前記第２チャンネルのスイッチングトランジスタがスイッチングし、第１、第３、第４チャンネルがハイインピーダンスとなり、（iii）前記周期群に含まれる第３ＰＷＭ周期において、前記第３チャンネルのスイッチングトランジスタがスイッチングし、第１、第２、第４チャンネルがハイインピーダンスとなり、（iv）前記周期群に含まれる第４ＰＷＭ周期において、前記第４チャンネルのスイッチングトランジスタがスイッチングし、第１、第２、第３チャンネルがハイインピーダンスとなり、
Ｌ＝２であるとき、前記周期群は２個のＰＷＭ周期を含み、（i）前記周期群に含まれる第１ＰＷＭ周期において、前記第１から第４チャンネルのうち２チャンネルのスイッチングトランジスタがスイッチングし、残りの２チャンネルがハイインピーダンスとなり、（ii）前記周期群に含まれる第２ＰＷＭ周期において、前記残りの２チャンネルのスイッチングトランジスタがスイッチングし、前記２チャンネルがハイインピーダンスとなり、
Ｌ＝４であるとき、前記周期群は１個のＰＷＭ周期を含み、（i）前記周期群に含まれる単一のＰＷＭ周期において、前記第１から第４チャンネルの前記スイッチングトランジスタがスイッチングすることを特徴とする請求項１に記載の制御回路。
【請求項５】
Ｌ＝２であるとき、前記第１ＰＷＭ周期において、２チャンネルのスイッチングトランジスタが１８０°の位相差でスイッチングし、前記第２ＰＷＭ周期において、前記残りの２チャンネルのスイッチングトランジスタが１８０°の位相差でスイッチングし、
Ｌ＝４であるとき、前記単一のＰＷＭ周期において、４チャンネルのスイッチングトランジスタが９０°の位相差でスイッチングすることを特徴とする請求項４に記載の制御回路。
【請求項６】
前記周期群に含まれるＰＷＭ周期の個数をＫとするとき、Ｋ＝Ｍ／Ｌであることを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記Ｍ個のパルス幅変調器はそれぞれ、ピーク電流モードであり、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するコンパレータと、前記コンパレータの出力に応じて前記ＰＷＭ信号をオフレベルに遷移させるロジック回路と、を含み、
前記制御回路は、
複数Ｍチャンネルそれぞれについて、対応する前記電流検出信号と、前記複数Ｍチャンネルの前記電流検出信号の平均値との差分に応じた補正信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路
をさらに備えることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
前記電流バランス回路は、前記複数Ｍチャンネルそれぞれについて、前記補正信号を前記誤差信号側の入力に重畳することを特徴とする請求項７に記載の制御回路。
【請求項９】
前記ＤＣ／ＤＣコンバータは、ブートストラップ方式であることを特徴とする請求項１から８のいずれかに記載の制御回路。
【請求項１０】
前記ＤＣ／ＤＣコンバータは、降圧型であることを特徴とする請求項９に記載の制御回路。
【請求項１１】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
【請求項１２】
請求項１から１１のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１３】
請求項１２に記載のＤＣ／ＤＣコンバータを備えることを特徴とするシステム電源。
【請求項１４】
複数Ｍチャンネル（Ｍは２以上の整数）のＤＣ／ＤＣコンバータの制御方法であって、
前記ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、
前記制御方法は、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するステップと、
アクティブなチャンネル数Ｌ（１≦Ｌ≦Ｍ）を選択するステップと、
チャンネルごとに、前記誤差信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成するステップと、
連続する少なくともひとつのＰＷＭ周期を周期群として、前記周期群に含まれる各ＰＷＭ周期においては、Ｌ個のチャンネルのスイッチングトランジスタをオン、オフ制御し、残りの（Ｍ−Ｌ）個のチャンネルについては、前記スイッチングトランジスタと前記整流素子の接続点がハイインピーダンスとなるよう制御し、かつ、前記周期群の間に、Ｍ個のスイッチングトランジスタそれぞれが少なくとも１回、オン、オフ制御するステップと、
を備えることを特徴とする制御方法。
【請求項１５】
前記ＰＷＭ信号を生成するステップは、
各チャンネルについて、コンパレータを用いて、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するステップと、
前記比較するステップの結果にもとづいて、前記ＰＷＭ（Pulse Width Modulation）信号をオフレベルに遷移させるステップと、
を含み、
前記制御方法は、
複数Ｍチャンネルそれぞれについて、対応する前記電流検出信号と、前記複数Ｍチャンネルの前記電流検出信号の平均値との差分に応じた補正信号を、対応する前記コンパレータの２つの入力のうち少なくとも一方に重畳するステップをさらに備えることを特徴とする請求項１４に記載の制御方法。
【請求項１６】
前記ＤＣ／ＤＣコンバータは、ブートストラップ方式であることを特徴とする請求項１５に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。ＤＣ／ＤＣコンバータの入力電流のリップルを抑制するために、マルチフェーズのＤＣ／ＤＣコンバータが用いられる。図１は、マルチフェーズの昇圧（Ｂｏｏｓｔ）ＤＣ／ＤＣコンバータ（単にＤＣ／ＤＣコンバータと称する）９００の回路図である。ＤＣ／ＤＣコンバータ９００は、入力ライン９０２に直流入力電圧ＶＩＮを受け、出力ライン９０４に昇圧された出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ９００は、Ｍチャンネル（Ｍは２以上の整数）で構成される。ＤＣ／ＤＣコンバータ９００はチャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１および整流素子Ｄ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１を有する。なお、本明細書において必要に応じてチャンネル番号を添え字で示す。
【０００３】
コントローラ９１０は、Ｍチャンネルで共通のエラーアンプ９１２と、チャンネルごとに設けられたピーク電流モードのパルス変調器９１４＿１〜９１４＿Ｍと、チャンネルごとに設けられたドライバ９２２＿１〜９２２＿Ｍと、を備える。抵抗Ｒ１１、Ｒ１２は、出力電圧ＶＯＵＴを分圧し、出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢを生成する。エラーアンプ９１２は、フィードバック信号ＶＦＢとその目標値である基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じた誤差信号ＶＥＲＲを生成する。誤差信号ＶＥＲＲは、複数チャンネルのパルス変調器９１４＿１〜９１４＿Ｍに供給される。
【０００４】
パルス変調器９１４は、ＰＷＭ（パルス幅変調）コンパレータ９１６、ロジック回路９１８、スロープ補償器９２０を備える。電流センス抵抗Ｒ１は、スイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流を検出するために設けられ、電流を示す電流検出信号ＶＩＳを生成する。スロープ補償器９２０は、電流検出信号ＶＩＳにスロープ信号ＶＳＬＯＰＥを重畳する。ＰＷＭコンパレータ９１６は、電流検出信号ＶＩＳと誤差信号ＶＥＲＲを比較し、電流検出信号ＶＩＳが誤差信号ＶＥＲＲに達すると、リセット信号（オフ信号ともいう）ＩＣＭＰをアサート（たとえばハイレベル）する。ロジック回路９１８は、リセット信号ＩＣＭＰに応答して、ＰＷＭ信号ＳＰＷＭをスイッチングトランジスタＭ１のオフを指示するオフレベル（たとえばローレベル）に遷移させる。またロジック回路９１８は所定の周期毎にアサートされるＰＷＭクロック（セット信号、オン信号ともいう）に応答してＰＷＭ信号ＳＰＷＭをスイッチングトランジスタＭ１のオンを指示するオンレベル（たとえばハイレベル）に遷移させる。ドライバ９２２は、ＰＷＭ信号ＳＰＷＭに応じてスイッチングトランジスタＭ１を駆動する。
【０００５】
マルチチャンネルのＤＣ／ＤＣコンバータについて、出力ライン９０４に接続される負荷の状態に応じて、言い換えれば負荷電流ＩＬＯＡＤに応じて、アクティブなチャンネル数を変化させる場合がある。たとえばＭ＝４チャンネルのＤＣ／ＤＣコンバータを、１チャンネル動作、２チャンネル動作、４チャンネル動作の中から選択可能に構成する場合がある。
【０００６】
図２（ａ）、（ｂ）は、アクティブなチャンネル数の切りかえを説明する図である。図２（ａ）は、シングルチャンネル（シングルフェーズ）動作を、図２（ｂ）は、２チャンネル動作（２フェーズ動作）を示す。図２（ａ）のようにシングルチャンネル動作では、第１チャンネルＣＨ１のみがスイッチングし、第２チャンネルＣＨ２は停止している。図２（ｂ）のように２チャンネルマルチ動作では、第１チャンネルＣＨ１、第２チャンネルＣＨ２が所定の位相差でスイッチングする。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者はマルチチャンネルのＤＣ／ＤＣコンバータにおけるチャンネル数の切りかえ動作について検討した結果、以下の課題を認識するに至った。図２（ａ）のシングルチャンネル動作では、非アクティブな第２チャンネルＣＨ２の動作は完全に停止している。したがって、図２（ａ）のシングルチャンネル動作から、図２（ｂ）の２チャンネル動作に切りかえる場合、第２チャンネルＣＨ２の応答が遅れることとなる。たとえばブートストラップ方式のＤＣ／ＤＣコンバータでは、シングルチャンネル動作の間、第２チャンネルＣＨ２についてはブートストラップコンデンサが充電されないため、２チャンネル動作に切りかえた直後の数サイクルはトランジスタをスイッチングすることができない。
【０００８】
あるいはブートストラップ方式以外のＤＣ／ＤＣコンバータにおいても、制御回路の内部の定常状態（任意のノードの電流あるいは電流）が、シングルチャンネル動作と２チャンネル動作とでは異なるため、それらの遷移に時間がかかり、応答遅れや不安定の要因となる。
【０００９】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チャンネル数の切りかえに伴う応答遅れや不安定性などの問題を改善可能なＤＣ／ＤＣコンバータおよびその制御回路の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、複数Ｍチャンネル（Ｍは２以上の整数）のＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有している。制御回路は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、Ｍチャンネルに対応するＭ個のパルス幅変調器であって、それぞれが、誤差信号に応じたデューティ比を有するＰＷＭ（Pulse Width Modulation）信号を生成する、Ｍ個のパルス幅変調器と、アクティブなチャンネル数Ｌ（１≦Ｌ≦Ｍ）を切りかえるマルチフェーズコントローラと、を備える。連続する少なくともひとつのＰＷＭ周期を周期群として、周期群に含まれる各ＰＷＭ周期においては、Ｌ個のチャンネルのスイッチングトランジスタがオン、オフ制御され、残りの（Ｍ−Ｌ）個のチャンネルについては、スイッチングトランジスタと整流素子の接続点がハイインピーダンスとなるよう制御され、かつ、周期群の間に、Ｍ個のスイッチングトランジスタそれぞれが少なくとも１回、オン、オフ制御される。
【００１１】
１つのＰＷＭ周期に着目すると、Ｌ個のスイッチングトランジスタがスイッチングするため、電流供給能力としては、従来のＬチャンネル動作と等価である。また周期群を単位としてみたときには、その間にすべてのチャンネルのスイッチングトランジスタが少なくとも１回、スイッチングする。これにより、全チャンネルのパルス幅変調器やその他の回路の状態を、アクティブな状態に近い状態に維持することができ、応答遅れや不安定性などの問題を改善できる。
【００１２】
Ｍ＝２であり、Ｌ＝１であるとき、周期群は２個のＰＷＭ周期を含み、（i）周期群に含まれる第１ＰＷＭ周期において、第１チャンネルのスイッチングトランジスタがスイッチングし、第２チャンネルがハイインピーダンスとなり、（ii）周期群に含まれる第２ＰＷＭ周期において、第１チャンネルがハイインピーダンスとなり、第２チャンネルのスイッチングトランジスタがスイッチングしてもよい。Ｌ＝２であるとき、周期群は１個のＰＷＭ周期を含み、（i）周期群に含まれる１個のＰＷＭ周期において、第１チャンネルのスイッチングトランジスタ、第２チャンネルのスイッチングトランジスタがスイッチングしてもよい。
【００１３】
Ｌ＝２であるとき、第１チャンネルのスイッチングトランジスタと第２チャンネルのスイッチングトランジスタは、１８０°の位相差でスイッチングしてもよい。
【００１４】
Ｍ＝４であり、Ｌ＝１であるとき、周期群は４個のＰＷＭ周期を含み、（i）周期群に含まれる第１ＰＷＭ周期において、第１チャンネルのスイッチングトランジスタがスイッチングし、第２チャンネルから第４チャンネルがハイインピーダンスとなり、（ii）周期群に含まれる第２ＰＷＭ周期において、第２チャンネルのスイッチングトランジスタがスイッチングし、第１、第３、第４チャンネルがハイインピーダンスとなり、（iii）周期群に含まれる第３ＰＷＭ周期において、第３チャンネルのスイッチングトランジスタがスイッチングし、第１、第２、第４チャンネルがハイインピーダンスとなり、（iv）周期群に含まれる第４ＰＷＭ周期において、第４チャンネルのスイッチングトランジスタがスイッチングし、第１、第２、第３チャンネルがハイインピーダンスとなってもよい。Ｌ＝２であるとき、周期群は２個のＰＷＭ周期を含み、（i）周期群に含まれる第１ＰＷＭ周期において、第１から第４チャンネルのうち２チャンネルのスイッチングトランジスタがスイッチングし、残りの２チャンネルがハイインピーダンスとなり、（ii）周期群に含まれる第２ＰＷＭ周期において、残りの２チャンネルのスイッチングトランジスタがスイッチングし、２チャンネルがハイインピーダンスとなってもよい。Ｌ＝４であるとき、周期群は１個のＰＷＭ周期を含み、（i）周期群に含まれる単一のＰＷＭ周期において、第１から第４チャンネルのスイッチングトランジスタがスイッチングしてもよい。
【００１５】
Ｌ＝２であるとき、第１ＰＷＭ周期において、２チャンネルのスイッチングトランジスタが１８０°の位相差でスイッチングし、第２ＰＷＭ周期において、残りの２チャンネルのスイッチングトランジスタが１８０°の位相差でスイッチングし、Ｌ＝４であるとき、単一のＰＷＭ周期において、４チャンネルのスイッチングトランジスタが９０°の位相差でスイッチングしてもよい。
【００１６】
周期群に含まれるＰＷＭ周期の個数をＫとするとき、Ｋ＝Ｍ／Ｌであってもよい。
【００１７】
Ｍ個のパルス幅変調器はそれぞれ、ピーク電流モードであり、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を誤差信号と比較するコンパレータと、コンパレータの出力に応じてＰＷＭ信号をオフレベルに遷移させるロジック回路と、を含んでもよい。制御回路は、複数Ｍチャンネルそれぞれについて、対応する電流検出信号と、複数Ｍチャンネルの電流検出信号の平均値との差分に応じた補正信号を、対応するコンパレータの２つの入力のうち少なくとも一方に重畳する電流バランス回路をさらに備えてもよい。
この態様によると、複数のチャンネルのコイル電流をバランスさせることができる。この電流バランス回路を用いると、チャンネル数Ｌを変化させたときに、電流バランス回路の応答遅れが問題となりうるが、周期群の間にすべてのチャンネルを動作させることで、電流バランス回路の応答遅れの問題を解消できる。
【００１８】
電流バランス回路は、複数Ｍチャンネルそれぞれについて、補正信号を誤差信号側の入力に重畳してもよい。
【００１９】
ＤＣ／ＤＣコンバータは、ブートストラップ方式であってもよい。周期群の間にすべてのチャンネルが動作するため、ブートストラップキャパシタの電圧を維持できるため、チャンネル数を変化させた直後から、所望の特性を得ることができる。
【００２０】
ＤＣ／ＤＣコンバータは、降圧型であってもよい。特に降圧型のＤＣ／ＤＣコンバータにおいては、ブートストラップキャパシタの電圧が小さくなると、スイッチングトランジスタを駆動できない状況に陥るところ、ブートストラップキャパシタの電圧を維持することで、切りかえ直後においてもスイッチングトランジスタの駆動が可能となり、応答遅れを改善できる。
【００２１】
ある態様において制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２２】
本発明の別の態様はＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは上述のいずれかの制御回路を備える。
【００２３】
本発明の別の態様は、システム電源に関する。システム電源は、上述ＤＣ／ＤＣコンバータを備えてもよい。
【００２４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明のある態様によれば、チャンネル数の切りかえに伴う応答遅れや不安定性を改善できる。
【図面の簡単な説明】
【００２６】
【図１】マルチフェーズの昇圧ＤＣ／ＤＣコンバータの回路図である。
【図２】図２（ａ）、（ｂ）は、アクティブなチャンネル数の切りかえを説明する図である。
【図３】実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの回路図である。
【図４】図４（ａ）、（ｂ）は、Ｍ＝２のＤＣ／ＤＣコンバータの動作波形図である。
【図５】図５（ａ）〜（ｃ）は、Ｍ＝４のＤＣ／ＤＣコンバータの動作波形図である。
【図６】制御回路の第１実施例を示す回路図である。
【図７】図７（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータの動作波形図である。
【図８】電流バランス回路の構成例を示す回路図である。
【図９】重畳回路の構成例を示す回路図である。
【図１０】サンプルホールド回路の構成例を示す回路図である。
【図１１】図１０のサンプルホールド回路の動作波形図である。
【図１２】個別電流生成回路、平均電流生成回路、差分電流生成回路の構成例を示す回路図である。
【図１３】図１３（ａ）、（ｂ）は、ＤＣ／ＤＣコンバータの第２実施例を示す回路図である。
【図１４】実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。
【図１５】図１５（ａ）、（ｂ）は、変形例に係るＤＣ／ＤＣコンバータの動作波形図である。
【発明を実施するための形態】
【００２７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２９】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００３０】
図３は、実施の形態に係る制御回路２００を備えるＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、図１と同様に、マルチチャンネル、マルチフェーズの昇圧（Ｂｏｏｓｔ）コンバータであり、入力ライン１０２に直流入力電圧ＶＩＮを受け、出力ライン１０４に昇圧された出力電圧ＶＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、複数Ｍチャンネル（Ｍは２以上の整数）で構成される。チャンネル数Ｍは任意であり、２チャンネル、３チャンネル、４チャンネル、６チャンネル、８チャンネル、１２チャンネル、１６チャンネルなど、ＤＣ／ＤＣコンバータ１００の用途に応じて決めればよい。
【００３１】
ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。出力回路１１０は、チャンネルごとに、スイッチングトランジスタＭ１、インダクタＬ１、整流素子Ｄ１を有し、Ｍチャンネルに共通の出力キャパシタＣ１および抵抗Ｒ１１，Ｒ１２を有する。
【００３２】
制御回路２００は、単一の半導体基板に集積化された機能ＩＣ（Integrated Circuit）である。制御回路２００は、チャンネルごとに、出力（ＯＵＴ）端子を有する。また制御回路２００は、全チャンネルで共通のフィードバック（ＦＢ）端子を有する。ＦＢ端子には出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢがフィードバックされる。制御回路２００は、フィードバック信号ＶＦＢがその目標値ＶＲＥＦに近づくように、複数チャンネルＣＨ１〜ＣＨＭのスイッチングトランジスタＭ１１〜Ｍ１Ｍを制御する。なお、スイッチングトランジスタＭ１は制御回路２００に集積化されてもよい。
【００３３】
制御回路２００は、エラーアンプ２０２、パルス幅変調器２０４＿１〜２０４＿Ｍ、ドライバ２１２＿１〜２１２＿Ｍ、電流バランス回路２２０を備える。エラーアンプ２０２は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック信号ＶＦＢとその目標値ＶＲＥＦの誤差を増幅し、誤差信号ＶＥＲＲを生成する。
【００３４】
Ｍ個のパルス幅変調器２０４＿１〜２０４＿Ｍは、Ｍチャンネルに対応している。パルス幅変調器２０４＿ｉ（１≦ｉ≦Ｍ）は、誤差信号ＶＥＲＲに応じたデューティ比を有するＰＷＭ信号ＳＰＷＭｉを生成する。
【００３５】
複数のドライバ２１２＿１〜２１２＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目のドライバ２１２＿ｉは、対応するパルス幅変調器２０４＿ｉからのＰＷＭ信号ＳＰＷＭに応じて、対応するスイッチングトランジスタＭ１＿１を駆動する。
【００３６】
マルチフェーズコントローラ２５０は、複数チャンネルＣＨ１〜ＣＨＭのうち、アクティブなチャンネルを、ＤＣ／ＤＣコンバータ１００や負荷の状態に応じて切りかえる。たとえばマルチフェーズコントローラ２５０は、ＤＣ／ＤＣコンバータ１００の負荷電流ＩＬＯＡＤにもとづいてアクティブなチャンネル数Ｌ（１≦Ｌ≦Ｍ）および動作フェーズを制御する。具体的にはマルチフェーズコントローラ２５０は、負荷電流ＩＬＯＡＤが大きいほど、アクティブなチャンネル数を増加させる。マルチフェーズコントローラ２５０は、負荷電流ＩＬＯＡＤを監視してもよいし、外部のマイコンからの制御指令、あるいは出力ライン１０４に接続される負荷からの制御信号にもとづいて、チャンネル数を変化させてもよい。
【００３７】
複数のチャンネルＣＨ１〜ＣＨＭは、以下のように制御される。
すなわちＭチャンネルのうちＬチャンネルがアクティブであるとき、連続する少なくともひとつ（Ｋ個とする）のＰＷＭ周期Ｔ１，Ｔ２…，ＴＫを周期群ＴＧとして、周期群ＴＧに含まれる各ＰＷＭ周期Ｔ１，Ｔ２…，ＴＫにおいては、Ｌ個のチャンネルのスイッチングトランジスタがオン、オフ制御され、残りの（Ｍ−Ｌ）個のチャンネルについては、スイッチングトランジスタＭ１と整流素子Ｄ１の接続点がハイインピーダンス（Ｈｉ−Ｚ）となるよう制御され、かつ、周期群ＴＧ（＝Ｔ１，Ｔ２…，ＴＫ）の間に、Ｍ個のスイッチングトランジスタＭ１それぞれが少なくとも１回、オン、オフ制御される。
【００３８】
以上が制御回路２００の構成である。続いてその動作を説明する。
図４（ａ）、（ｂ）は、Ｍ＝２のＤＣ／ＤＣコンバータの動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。図４（ａ）には、Ｌ＝１の場合が、図４（ｂ）には、Ｌ＝２の場合が示される。図４（ａ）に示すようにＬ１＝のとき、周期群ＴＧはＫ＝２個のＰＷＭ周期Ｔ１，Ｔ２を含み、（i）周期群ＴＧに含まれる第１ＰＷＭ周期Ｔ１において、第１チャンネルＣＨ１のスイッチングトランジスタＭ１１がスイッチングし、第２チャンネルＣＨ２がハイインピーダンスとなる。また（ii）周期群ＴＧに含まれる第２ＰＷＭ周期Ｔ２において、第１チャンネルＣＨ１がハイインピーダンスとなり、第２チャンネルＣＨ２のスイッチングトランジスタＭ１２がスイッチングする。
【００３９】
図４（ｂ）に示すように、Ｌ＝２であるとき、周期群ＴＧは１個のＰＷＭ周期を含む。（i）周期群ＴＧに含まれる１個のＰＷＭ周期において、第１チャンネルＣＨ１のスイッチングトランジスタＭ１１、第２チャンネルＣＨ２のスイッチングトランジスタＭ１２がスイッチングする。なおＬ＝２であるとき、第１チャンネルＣＨ１のスイッチングトランジスタＭ１１と第２チャンネルＣＨ２のスイッチングトランジスタＭ１２は、１８０°の位相差でスイッチングしてもよい。これにより電流リップルを低減できる。
【００４０】
図５（ａ）〜（ｃ）は、Ｍ＝４のＤＣ／ＤＣコンバータの動作波形図である。図５（ａ）には、Ｌ＝１の場合が、図５（ｂ）には、Ｌ＝２の場合が、図５（ｃ）にはＬ＝４の場合が示される。
【００４１】
図５（ａ）に示すようにＬ＝１であるとき、周期群ＴＧはＫ＝４個のＰＷＭ周期Ｔ１〜Ｔ４を含む。（i）第１ＰＷＭ周期Ｔ１において、第１チャンネルＣＨ１のスイッチングトランジスタＭ１１がスイッチングし、第２チャンネルＣＨ２から第４チャンネルＣＨ４がハイインピーダンスとなる。（ii）第２ＰＷＭ周期Ｔ２において、第２チャンネルＣＨ２のスイッチングトランジスタＭ１２がスイッチングし、第１、第３、第４チャンネルがハイインピーダンスとなる。（iii）第３ＰＷＭ周期Ｔ３において、第３チャンネルＣＨ３のスイッチングトランジスタＭ１３がスイッチングし、第１、第２、第４チャンネルがハイインピーダンスとなる。（iv）第４ＰＷＭ周期Ｔ４において、第４チャンネルＣｈ４のスイッチングトランジスタＭ１４がスイッチングし、第１、第２、第３チャンネルがハイインピーダンスとなる。
【００４２】
図５（ｂ）に示すようにＬ＝２であるとき、周期群ＴＧはＫ＝２個のＰＷＭ周期Ｔ１、Ｔ２を含む。（i）第１ＰＷＭ周期Ｔ１において、第１から第４チャンネルのうち２チャンネル（ここではＣＨ１，ＣＨ２）のスイッチングトランジスタＭ１１、Ｍ１２がスイッチングし、残りの２チャンネル（ここではＣＨ３，ＣＨ４）がハイインピーダンスとなる。（ii）第２ＰＷＭ周期Ｔ２において、残りの２チャンネル（ＣＨ３，ＣＨ４）のスイッチングトランジスタＭ１３、Ｍ１４がスイッチングし、２チャンネル（ＣＨ１，ＣＨ１）がハイインピーダンスとなる。各ＰＷＭ周期において、スイッチングトランジスタＭ１は、電流リップルを低減するために１８０°の位相差でスイッチングしてもよい。
【００４３】
図５（ｃ）に示すようにＬ＝４であるとき、周期群ＴＧはＫ＝１個のＰＷＭ周期を含む。
単一のＰＷＭ周期において、第１から第４チャンネルのスイッチングトランジスタＭ１１〜Ｍ１４がスイッチングする。これらのスイッチングトランジスタＭ１１〜Ｍ１４は、電流リップルを低減するために９０°の位相差でスイッチングしてもよい。
【００４４】
一般化すると、周期群ＴＧに含まれるＰＷＭ周期の個数をＫとするとき、Ｋ＝Ｍ／Ｌとしてもよい。これにより、すべてのチャンネルのスイッチングトランジスタを均等に制御することができる。
【００４５】
以上が制御回路２００およびそれを備えるＤＣ／ＤＣコンバータ１００の動作である。
１つのＰＷＭ周期に着目すると、Ｌ個のスイッチングトランジスタがスイッチングするため、電流供給能力としては、従来のＬチャンネル動作と等価である。また周期群ＴＧを単位としてみたときには、その間にすべてのチャンネルのスイッチングトランジスタＭ１１〜Ｍ１Ｍが少なくとも１回、スイッチングする。これにより、全チャンネルのパルス幅変調器やその他の回路（たとえば後述するブートストラップ回路や、後述する電流バランス回路）の状態を、アクティブな状態に近い状態に維持することができ、応答遅れや不安定性を改善できる。
【００４６】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な実施例を説明する。
【００４７】
（第１実施例）
図６は、制御回路２００の第１実施例を示す回路図である。図６の制御回路２００においてパルス幅変調器２０４は、ピーク電流モードである。出力回路１１０は、電流センス抵抗Ｒ１１〜Ｒ１Ｍを備える。チャンネルごとの電流センス抵抗Ｒ１は、対応するスイッチングトランジスタＭ１と接地の間に設けられ、その両端間にスイッチングトランジスタＭ１のオン期間においてスイッチングトランジスタＭ１に流れる電流（すなわちコイル電流）に比例した電圧降下が発生する。電流センス抵抗Ｒ１の電圧降下は、電流検出信号ＶＩＳとして、対応するＣＳ端子に入力される。図６において、マルチフェーズコントローラ２５０は省略されている。
【００４８】
パルス幅変調器２０４は、ＰＷＭコンパレータ２０６、ロジック回路２０８、スロープ補償器２１０を含む。ｉ番目（１≦ｉ≦Ｍ）のチャンネルのＰＷＭコンパレータ２０６は、対応するスイッチングトランジスタＭ１に流れる電流ＩＭ１を示す電流検出信号ＶＩＳを誤差信号ＶＥＲＲと比較する。ロジック回路２０８は、ＰＷＭコンパレータ２０６の出力（リセット信号）ＩＣＭＰに応じてＰＷＭ信号をオフレベル（たとえばローレベル）に遷移させる。またロジック回路２０８は、ＰＷＭ周期間隔にアサートされるＰＷＭクロック（セット信号）と同期して、ＰＷＭ信号をオンレベルに遷移させる。スロープ補償器２１０は、電流検出信号ＶＩＳまたは誤差信号ＶＥＲＲの一方に、スロープ電圧ＶＳＬＯＰＥを重畳する。
【００４９】
電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、対応する電流検出信号ＶＩＳｉと、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号ＶＩＳ１〜ＶＩＳＭの平均値ＶＡＶＥとの差分に応じた補正信号ＶＣＭＰｉを、対応するＰＷＭコンパレータ２０６＿ｉの２つの入力のうち少なくとも一方に重畳する。
【００５０】
好ましくは電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭそれぞれについて、補正信号ＶＣＭＰ１〜ＶＣＭＰＭを誤差信号ＶＥＲＲ側の入力（図３においてＰＷＭコンパレータ２０６の反転入力端子側）に重畳する。つまりＰＷＭコンパレータ２０６＿ｉは、補正信号ＶＣＭＰｉが重畳された誤差信号ＶＥＲＲｉを電流検出信号ＶＩＳｉと比較し、ＶＩＳｉ＞ＶＥＲＲｉとなるとＩＣＭＰ信号をアサートする。
【００５１】
たとえば電流バランス回路２２０は、複数のチャンネルＣＨ１〜ＣＨＭの電流検出信号ＶＩＳ１〜ＶＩＳＭのピークをサンプリングし、サンプリングされた電流検出信号ＶＩＳ１’〜ＶＩＳＭ’にもとづいて補正信号ＶＣＭＰ１〜ＶＣＭＰＭを生成することができる。ｉ番目のチャンネルにおいて電流検出信号ＶＩＳｉがピークとなるのは、スイッチングトランジスタＭ１がターンオフするタイミング、すなわちＩＣＭＰ信号がアサートされるタイミングである。したがってピークをホールドするようにすることで、タイミング信号としてＩＣＭＰ信号あるいはＰＷＭ信号を用いることができるため、制御を簡易化できる。
【００５２】
続いて図６の制御回路２００の動作を説明する。図７（ａ）、（ｂ）は、図３のＤＣ／ＤＣコンバータ１００の動作波形図である。図７（ａ）には、電流バランス回路２２０を動作させないときの波形が示される。第１チャンネルＣＨ１に着目したとき、図７（ａ）に示すように、誤差信号ＶＥＲＲに応じて定まるコイル電流ＩＬ１のピーク値ＩＰＥＡＫ（ＦＢ）は、全チャンネルのコイル電流のピーク値の平均ＩＡＶＥよりも、偏差δＩ１、小さくなっているとする。
【００５３】
図７（ｂ）を参照し、電流バランス回路２２０の動作を説明する。電流バランス回路２２０は、偏差δＩ１に応じた補正信号ＶＣＭＰ１を生成し、誤差信号ＶＥＲＲに重畳する。ＰＷＭコンパレータ２０６は、補正された誤差信号ＶＥＲＲ１を電流検出信号ＶＩＳ１と比較し、ＶＩＳ１＞ＶＥＲＲ１となるとＩＣＭＰ信号をアサートし、スイッチングトランジスタＭ１がターンオフする。電流バランス回路２２０は、その他のチャンネルＣＨ２〜ＣＨＭについても同様の補正を行う。以上が制御回路２００の動作である。
【００５４】
この制御回路２００によれば、電流バランス回路２２０によって、各チャンネルＣＨｉのコイル電流ＩＬｉのピークが、全チャンネルＣＨ１〜ＣＨＭのコイル電流ＩＬ１〜ＩＬＭのピークの平均値ＩＡＶＥに近づくように補正され、ひいては全チャンネルのコイル電流のピークが一致することとなり、チャンネル間の電流バランスを改善することができる。
【００５５】
なおＰＷＭコンパレータ２０６の反転入力端子（−）側の誤差信号ＶＥＲＲに補正信号ＶＣＭＰを重畳することと、ＰＷＭコンパレータ２０６の非反転入力端子（＋）側の電流検出信号ＶＩＳに逆極性で補正信号ＶＣＭＰを重畳することは等価であり、いずれの方式を採用してもよい。ところで電流バランス回路２２０を設けることは、新たな制御系を導入することに他ならないため、ＤＣ／ＤＣコンバータ１００の安定性に少なからず影響を及ぼす。本発明者が検討したところ、いくつかの回路においては、前者の方（誤差信号ＶＥＲＲに重畳）が系の安定性が高まることが確認されている。したがって、補正信号ＶＣＭＰを誤差信号ＶＥＲＲ側に重畳することにより、系の安定性を損なわずに、電流バランスを改善できる。なお、補正信号ＶＣＭＰを電流検出信号ＶＩＳ側に重畳したからといって必ずしも系の安定性が低下するとは限らず、安定性の低下が問題とならない場合には、補正信号ＶＣＭＰを電流検出信号ＶＩＳ側に重畳してもよい。
【００５６】
図６の電流バランス回路２２０と、マルチチャンネル制御を併用する場合の動作について考察する。図２（ａ）、（ｂ）に示すように、非アクティブなチャンネルを完全に停止させると、そのチャンネルのパルス幅変調器２０４、ドライバ２１２が停止し、そのチャンネルのコイル電流もゼロとなる。あるチャンネルが非アクティブからアクティブに切りかわるとき、そのチャンネルのコイル電流はゼロから増加していくため、切りかえ直後のコイル電流の平均値が小さくなり、他のチャンネルの電流制御に悪影響が及ぶこととなる。
【００５７】
図３〜図５を参照して説明したように、実施の形態に係るマルチチャンネル制御を併用すれば、すべてのチャンネルが動作することとなるため、電流バランス回路２２０の動作を安定化することができる。
【００５８】
図８は、電流バランス回路２２０の構成例を示す回路図である。電流バランス回路２２０ａは、複数チャンネルに対応する複数のサンプルホールド回路２２２＿１〜２２２＿Ｍを備える。ｉ番目のサンプルホールド回路２２２＿ｉは、対応する電流検出信号ＶＩＳｉを、各ＰＷＭ周期内の所定のタイミングでサンプリングする。たとえば上述のように、コイル電流ＩＬのピークを一致させる場合、サンプルホールド回路２２２＿ｉは、電流検出信号ＶＩＳｉのピークにて、サンプリングを行えばよい。サンプリングのタイミングは、対応するチャンネルのＩＣＭＰ信号あるいはＰＷＭ信号ＳＰＷＭのネガティブエッジを利用して生成することができる。
【００５９】
なお、全チャンネルのコイル電流ＩＬ１〜ＩＬＭのピークを揃えるかわりに、それらのボトムを揃えてもよい。この場合、サンプルホールド回路２２２＿ｉは、電流検出信号ＶＩＳｉのボトムにて、言い換えれば、スイッチングトランジスタＭ１がターンオンした直後のタイミングでサンプリングを行えばよい。たとえばサンプリングのタイミングは、ＰＷＭ信号ＳＰＷＭのポジティブエッジを利用して生成することができる。あるいは、サンプリングのタイミングは、ＰＷＭ周期内の任意の位置（２０％、４０％、５０％、８０％など）に設定してもよい。
【００６０】
電流バランス回路２２０ａは、さらに、複数の個別電流生成回路２２４＿１〜２２４＿Ｍ、平均電流生成回路２２６、複数の差分電流生成回路２２８＿１〜２２８＿Ｍ、複数の重畳回路２３０＿１〜２３０＿Ｍを備える。
【００６１】
複数の個別電流生成回路２２４＿１〜２２４＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の個別電流生成回路２２４＿ｉは、対応する電流検出信号ＶＩＳに応じた個別電流Ｉｉを生成する。平均電流生成回路２２６は、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ１〜ＩＭの平均に相当する平均電流ＩＡＶＥを生成する。
ＩＡＶＥ＝（Ｉ１＋Ｉ２＋・・・＋ＩＭ）／Ｍ
【００６２】
複数の差分電流生成回路２２８＿１〜２２８＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の差分電流生成回路２２８＿ｉは、対応する個別電流Ｉｉと平均電流ＩＡＶＥとの差分電流ΔＩｉを生成する。差分電流ΔＩｉは、図７の波形図の電流偏差δＩ１に相当する。
【００６３】
複数の重畳回路２３０＿１〜２３０＿Ｍは、複数のチャンネルＣＨ１〜ＣＨＭに対応する。ｉ番目の重畳回路２３０＿ｉは、補正信号ＶＣＭＰｉとして、対応する差分電流ΔＩｉに応じたオフセット電圧ＶＯＦＳｉを、対応するＰＷＭコンパレータ２０６の非反転入力端子（＋）、反転入力端子（−）のうち少なくとも一方に重畳する。
【００６４】
図９は、重畳回路２３０の構成例を示す回路図である。重畳回路２３０＿ｉは、オフセット用抵抗Ｒ２１＿ｉ、第３キャパシタＣ２１＿ｉを含む。オフセット用抵抗Ｒ２１は、第１端Ｅ１がエラーアンプ２０２の出力と接続され、第２端Ｅ２が、対応するＰＷＭコンパレータ２０６＿ｉの反転入力端子（−）と接続される。第３キャパシタＣ２１＿ｉは、オフセット用抵抗Ｒ２１＿ｉと並列に接続される。重畳回路２３０＿ｉは、対応する差分電流ΔＩｉを、オフセット用抵抗Ｒ２１＿ｉの第２端にソースおよび／またはシンクする。
【００６５】
この重畳回路２３０においては、ＰＷＭコンパレータ２０６の反転入力端子（−）の電圧は、式（１）で与えられる。
ＶＥＲＲｉ＝ＶＥＲＲ＋ΔＶＯＦＳｉ＝ＶＥＲＲ＋Ｒ２１×ΔＩｉ      …（１）
つまり共通の誤差電圧ＶＥＲＲに対して、チャンネルごとに独立して、差分電流ΔＩｉに比例したオフセット電圧ＶＯＦＳｉを重畳することができる。すなわち、各チャンネルの差分電流ΔＩｉは、もとの誤差信号ＶＥＲＲに影響を及ぼさない。
【００６６】
またオフセット用抵抗Ｒ２１の抵抗値に応じて、電流バランスのゲインを調節できる。また第３キャパシタＣ２１の容量に応じて、電流バランスの応答速度を調節できる。
【００６７】
図１０は、サンプルホールド回路２２２の構成例を示す回路図である。サンプルホールド回路２２２の入力端子Ｐｉは、ＣＳｉ端子と接続され、電流検出信号ＶＩＳを受ける。第１スイッチＳＷ３１および第２スイッチＳＷ３２は、入力端子Ｐｉと出力端子Ｐｏの間に直列に設けられる。第１キャパシタＣ３１は、第１スイッチＳＷ３１および第２スイッチＳＷ３２の接続ノードと接続される。第２キャパシタＣ３２は、出力端子Ｐｏと接続される。
【００６８】
図１１は、図１０のサンプルホールド回路２２２の動作波形図である。ＶＬＸは、図６のインダクタＬ１とスイッチングトランジスタＭ１の接続ノードの電圧、Ｖｘは第１キャパシタＣ３１の電圧を、Ｖｙは第２キャパシタＣ３２の電圧を示す。第１キャパシタＣ３１および第２キャパシタＣ３２それぞれの容量の比に応じて、サンプルホールド回路２２２のゲインおよび時定数を設定することができる。つまり第２キャパシタＣ３２の容量が小さいほど、サンプルホールド回路２２２のゲインは高く、また応答性が速くなるが、高すぎるゲインは、系を不安定にする場合がある。そこで第２キャパシタＣ３２の容量を第１キャパシタＣ３１の容量より大きくすることで、適切なゲイン、時定数を実現できる。
【００６９】
図１２は、個別電流生成回路２２４、平均電流生成回路２２６、差分電流生成回路２２８の構成例を示す回路図である。複数の個別電流生成回路２２４は同様に構成されるため、第１チャンネルの構成を説明する。個別電流生成回路２２４＿１は、Ｖ／Ｉ変換回路２３２および電流分配回路２３４を含む。Ｖ／Ｉ変換回路２３２は、対応する電流検出信号ＶＩＳ１を電流信号Ｉ１Ｃに変換する。Ｖ／Ｉ変換回路２３２の構成は特に限定されず、さまざまな公知技術を用いることができる。電流分配回路２３４は、電流信号Ｉ１Ｃを２系統にコピーし、１系統の電流Ｉ１Ａを平均電流生成回路２２６に、１系統の電流Ｉ１Ｂを対応する差分電流生成回路２２８＿１に供給する。
【００７０】
たとえば電流分配回路２３４は、Ｖ／Ｉ変換回路２３２のトランジスタＭ４１のレプリカＭ４２，Ｍ４３、Ｖ／Ｉ変換回路２３２の抵抗Ｒ４１のレプリカＲ４２，Ｒ４３を含んでもよい。トランジスタＭ４１，Ｍ４２，Ｍ４３のゲートは共通に接続される。電流分配回路２３４の構成は特に限定されず、カレントミラー回路を用いることもできる。
【００７１】
平均電流生成回路２２６は、カレントミラー回路を含む。カレントミラー回路は、入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍを含む。入力トランジスタＭ５０には、複数のチャンネルＣＨ１〜ＣＨＭの個別電流Ｉ１Ａ〜ＩＭＡが入力される。入力トランジスタＭ５０と、複数の出力トランジスタＭ５１〜Ｍ５Ｍのサイズは、Ｍ：１であり、複数の出力トランジスタＭ５１〜Ｍ５Ｍそれぞれに流れる電流が、平均電流ＩＡＶＥとなる。
【００７２】
差分電流生成回路２２８＿ｉは、平均電流ＩＡＶＥが流れる配線２３６と、個別電流ＩｉＢが流れる配線２３８と、重畳回路２３０に至る配線２４０の結線である。配線２４０には、差分電流ΔＩｉ＝ＩＡＶＥ−ＩｉＢが流れる。
【００７３】
なお、サンプルホールド回路２２２、個別電流生成回路２２４、平均電流生成回路２２６、差分電流生成回路２２８、重畳回路２３０それぞれの構成は特に限定されず、公知の回路を用いることができる。
【００７４】
（第２実施例）
図１３（ａ）、（ｂ）は、ＤＣ／ＤＣコンバータ１００の第２実施例を示す回路図である。第２実施例において、各チャンネルのＤＣ／ＤＣコンバータは、ハイサイド側にＮチャンネルＭＯＳＦＥＴを有するブートストラップ方式で構成される。図１３（ａ）、（ｂ）には１チャンネル分の構成のみが示される。
【００７５】
図１３（ａ）のＤＣ／ＤＣコンバータ１００は、降圧同期整流型のコンバータであり、スイッチングトランジスタＭ１がハイサイド側、同期整流トランジスタＭ２がローサイド側となる。ダイオードＤ２、ブートストラップキャパシタＣ２がブートストラップ回路を構成している。あるチャンネルにおいて、スイッチングトランジスタＭ１、同期整流トランジスタＭ２のスイッチングが停止すると、ブートストラップキャパシタＣ２が充電されなくなり、ＢＳＴ端子の電圧が低下するため、スイッチングトランジスタＭ１をターンオンできなくなる。このことは、あるチャンネルが非アクティブからアクティブに切りかわるとき、しばらくの間、スイッチングトランジスタＭ１をスイッチングできず、応答性が悪化することを意味する。図３〜図５を参照して説明したように、実施の形態に係るマルチチャンネル制御を併用すれば、すべてのチャンネルが動作することとなるため、ハイサイドトランジスタの停止を抑制できる。
【００７６】
図１３（ｂ）のＤＣ／ＤＣコンバータ１００は、昇圧同期整流型のコンバータであり、スイッチングトランジスタＭ１がローサイド側、同期整流トランジスタＭ２がハイサイド側となる。ダイオードＤ２、ブートストラップキャパシタＣ２がブートストラップ回路を構成している。あるチャンネルにおいて、スイッチングトランジスタＭ１、同期整流トランジスタＭ２のスイッチングが停止すると、ブートストラップキャパシタＣ２が充電されなくなり、ＢＳＴ端子の電圧が低下するため、同期整流トランジスタＭ２をターンオンできなくなる。このことは、あるチャンネルが非アクティブからアクティブに切りかわるとき、しばらくの間、同期整流トランジスタＭ２をスイッチングできず、すなわち同期整流トランジスタＭ２のボディダイオードを利用したダイオード整流回路として動作させることとなるため、効率が悪化することを意味する。図３〜図５を参照して説明したように、実施の形態に係るマルチチャンネル制御を併用すれば、すべてのチャンネルが動作することとなるため、効率の悪化を抑制できる。
【００７７】
最後にＤＣ／ＤＣコンバータの例示的な用途を説明する。図１４は、実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。
【００７８】
システム電源３００は、多系統（この実施の形態では３系統）構成を有しており、系統ＳＹＳ１〜ＳＹＳ３ごとに異なる電源電圧ＶＯＵＴを発生し、さまざまな負荷に供給可能となっている。
【００７９】
システム電源３００は、降圧コンバータ、昇圧コンバータ、リニアレギュレータの任意の組み合わせを含みうる。図１４では、第１系統ＳＹＳ１が降圧コンバータ４１０であり、第２系統ＳＹＳ２が昇圧コンバータ４２０であり、第３系統ＳＹＳ３はリニアレギュレータ（ＬＤＯ：Low Drop Output）４３０である。リニアレギュレータは複数チャンネル分、設けられてもよい。降圧コンバータ４１０あるいは昇圧コンバータ４２０は、実施の形態で説明したＤＣ／ＤＣコンバータ１００に対応する。図１４では、ＤＣ／ＤＣコンバータをシングルチャンネルとして示すが、マルチチャンネルマルチフェーズであってもよい。
【００８０】
システム電源３００は、パワーマネージメントＩＣ３０２と、その他の周辺回路部品を含む。パワーマネージメントＩＣ４００は、降圧コンバータ４１０の制御回路２００、昇圧コンバータ４２０の制御回路２００、リニアレギュレータ４０２、インタフェース回路４０４、シーケンサ４０６等を含む。そのほかパワーマネージメントＩＣ４００には、各種保護回路などが内蔵される。
【００８１】
インタフェース回路４０４は、外部のホストプロセッサとの間で、制御信号やデータを送受信するために設けられる。たとえばインタフェース回路４０４は、Ｉ２Ｃ（Inter IC）バスに準拠してもよい。シーケンサ４０６は、多系統の電源回路の起動の順序やタイミングを制御する。
【００８２】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８３】
（第１変形例）
実施の形態では、周期群ＴＧに含まれるＰＷＭ周期の個数Ｋを、Ｋ＝Ｍ／Ｌとしたが、本発明はそれには限定されない。図１５（ａ）、（ｂ）は、変形例に係るＤＣ／ＤＣコンバータの動作波形図である。図１５（ａ）は、Ｍ＝２、Ｌ＝１の動作を示す。周期群ＴＧはＫ＝４であり、第１ＰＷＭ周期Ｔ１〜第３ＰＷＭ周期Ｔ３では第１チャンネルＣＨ１がスイッチングされ、第２チャンネルＣＨ２がハイインピーダンスである。第４ＰＷＭ周期Ｔ４では第１チャンネルＣＨ１がハイインピーダンスであり、第２チャンネルＣＨ２がスイッチングされる。このように、第１チャンネルＣＨ１を主として動作させ、その間に間欠的に第２チャンネルＣＨ２を使用してもよい。
【００８４】
図１５（ｂ）は、Ｍ＝４、Ｌ＝２の動作を示す。周期群ＴＧはＫ＝４であり、第１ＰＷＭ周期Ｔ１、第２ＰＷＭ周期Ｔ２では第１チャンネルＣＨ１、第２チャンネルＣＨ２がスイッチングされ、第３チャンネルＣＨ３、第４チャンネルＣＨ４がハイインピーダンスである。続く第３ＰＷＭ周期Ｔ３、第４ＰＷＭ周期Ｔ４では第３チャンネルＣＨ３、第４チャンネルＣＨ４がスイッチングされ、第１チャンネルＣＨ１、第２チャンネルＣＨ２がハイインピーダンスである。
【００８５】
（第２変形例）
ＤＣ／ＤＣコンバータは、ダイオード整流型（非同期整流）であっても同期整流型であってもよい。昇圧ＤＣ／ＤＣコンバータ、降圧ＤＣ／ＤＣコンバータのほか、昇降圧ＤＣ／ＤＣコンバータにも本発明は適用可能である。
【００８６】
（第３変形例）
図８の電流バランス回路２２０ａに関して、サンプルホールド回路２２２に代えて、電流検出信号ＶＩＳの平均値を生成する平均化回路を設けてもよい。平均化回路としては、ローパスフィルタを用いてもよい。
【００８７】
（第４変形例）
図６においてコイル電流ＩＬの検出方法は特に限定されない。たとえば電流センス抵抗Ｒ１に代えて、スイッチングトランジスタＭ１のオン抵抗を利用してもよい。あるいはスイッチングトランジスタＭ１に比例した電流が流れるように接続されるスイッチングトランジスタＭ１のレプリカを設け、レプリカに流れる電流を検出してもよい。
【００８８】
（第５変形例）
図８の電流バランス回路２２０ａでは、電圧信号である電流検出信号ＶＩＳ１〜ＶＩＳＭを電流信号に変換した後に、加算、減算あるいは平均演算を行っているが、本発明はそれには限定されない。電圧信号である電流検出信号ＶＩＳ１〜ＶＩＳＭのまま、加算、減算あるいは平均演算を行ってもよい。そのほかの信号についても同様である。
【００８９】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９０】
１００…ＤＣ／ＤＣコンバータ、１０２…入力ライン、１０４…出力ライン、１１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、２００…制御回路、２０２…エラーアンプ、２０４…パルス幅変調器、２０６…ＰＷＭコンパレータ、２０８…ロジック回路、２１０…スロープ補償器、２１２…ドライバ、２２０…電流バランス回路、２２２…サンプルホールド回路、２２４…個別電流生成回路、２２６…平均電流生成回路、２２８…差分電流生成回路、２３０…重畳回路、Ｒ２１…オフセット用抵抗、Ｃ２１…第３キャパシタ、２３２…Ｖ／Ｉ変換回路、２３４…電流分配回路、２５０…マルチフェーズコントローラ、ＳＷ３１…第１スイッチ、ＳＷ３２…第２スイッチ、Ｃ３１…第１キャパシタ、Ｃ３２…第２キャパシタ、３００…システム電源、４００…パワーマネージメントＩＣ、４０２…リニアレギュレータ、４０４…インタフェース回路、４０６…シーケンサ。
【図１】
0006567389.tif 000002
【図２】
0006567389.tif 000003
【図３】
0006567389.tif 000004
【図４】
0006567389.tif 000005
【図５】
0006567389.tif 000006
【図６】
0006567389.tif 000007
【図７】
0006567389.tif 000008
【図８】
0006567389.tif 000009
【図９】
0006567389.tif 000010
【図１０】
0006567389.tif 000011
【図１１】
0006567389.tif 000012
【図１２】
0006567389.tif 000013
【図１３】
0006567389.tif 000014
【図１４】
0006567389.tif 000015
【図１５】
0006567389.tif 000016