(57)【特許請求の範囲】
【請求項１】
活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
前記活性領域は、
第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、
前記第２半導体領域上に第1導電型の第3半導体領域と、
前記第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、
前記第3半導体領域と電気的に接続された第1の主電極と、
前記第１半導体領域側に配置された第2の主電極と、
を含み、
前記エッジ領域は、
前記第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、
前記第1のエッジトレンチの外側に設けられ、前記第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、
前記第1のエッジトレンチの壁面上に絶縁膜を介して前記第1の主電極と電気的に接続した第1の導電体と、
前記第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含み、
前記第1及び第2のエッジトレンチは複数配置されており、
前記第2のエッジトレンチ同士で挟まれた半導体領域の幅は前記第1のエッジトレンチ同士で挟まれた半導体領域の幅よりも広いことを特徴とする半導体装置。
【請求項２】
活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
前記活性領域は、
第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、
前記第２半導体領域上に第1導電型の第3半導体領域と、
前記第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、
前記第3半導体領域と電気的に接続された第1の主電極と、
前記第１半導体領域側に配置された第2の主電極と、
を含み、
前記エッジ領域は、
前記第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、
前記第1のエッジトレンチの外側に設けられ、前記第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、
前記第1のエッジトレンチの壁面上に絶縁膜を介して前記第1の主電極と電気的に接続した第1の導電体と、
前記第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含み、
前記第1のエッジトレンチは複数配置されており、
前記第1のエッジトレンチと前記第2のエッジトレンチで挟まれた半導体領域の幅は、前記第1のエッジトレンチ同士で挟まれた半導体領域の幅よりも広い事を特徴とする半導体装置。
【請求項３】
活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
前記活性領域は、
第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、
前記第２半導体領域上に第1導電型の第3半導体領域と、
前記第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、
前記第3半導体領域と電気的に接続された第1の主電極と、
前記第１半導体領域側に配置された第2の主電極と、
を含み、
前記エッジ領域は、
前記第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、
前記第1のエッジトレンチの外側に設けられ、前記第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、
前記第1のエッジトレンチの壁面上に絶縁膜を介して前記第1の主電極と電気的に接続した第1の導電体と、
前記第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含み、
前記第１のエッジトレンチは複数配置されており、
前記第１のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第４半導体領域が配置されていることを特徴とする半導体装置。
【請求項４】
前記第１のエッジトレンチと前記第2のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第５半導体領域が配置されていることを特徴とする請求項１の半導体装置。
【請求項５】
前記第２のエッジトレンチは複数配置されており、
前記第２のエッジトレンチ間の前記第1半導体領域内に埋め込まれた第2導電型の第6半導体領域が配置されていることを特徴とする請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うスイッチング素子とその外側の外周構造を備える半導体装置に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。
【０００３】
トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。
【０００４】
しかし、このようなトレンチゲート型のパワーＭＯＳＦＥＴにおいて、ゲート電極がドリフト領域と対向する面積が広いため、ゲート−ドレイン間の容量が大きくなる。これにより、オン／オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。
【０００５】
そこで、ゲート−ドレイン間容量を低減するため、溝内のゲート電極の一部をゲート電極と絶縁したソース電位の補助電極に置き換え、ドリフト領域と制御電極との対向する面積を小さくした例が特許文献１に開示されている。
【０００６】
また、トレンチゲート型のパワーＭＯＳＦＥＴの外側の外側領域として、特許文献２のようにトレンチゲート型素子の外側に、Ｐ型領域を貫通してドリフト領域に達する外側トレンチと、外側トレンチの内側にドリフト領域と絶縁膜を介して設けられた導電体とを備える。導電体はドレイン電極又はソース電極又はゲート電極と電気的に接続されていないフローティング電位となっている。特許文献２の構造を図４で示す。
【０００７】
特許文献２に開示された構造によれば、外側トレンチ内の導電体同士は、絶縁膜を介して容量結合されるため、活性領域から離れるにつれて外側トレンチごとに電位が上昇する。よって、ドレイン・ソース間に印加される電位を外側トレンチ毎に分割させることによって、半導体装置の外側領域の耐圧を確保することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−０８３９６３号公報
【特許文献２】再公表ＷＯ２０１１／０２４８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２の半導体装置は、活性領域に最も近い導電体がフローティング電位であるため、活性領域に近いエッジ領域の部分における空乏層をなだらかにすることができず、活性領域の最も外側のトレンチにおける耐圧が十分に得られないという問題があった。
【００１０】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、
活性領域と活性領域の外側のエッジ領域を備える半導体装置において、
活性領域は、第1導電型の第1半導体領域と、第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、第２半導体領域上に第1導電型の第3半導体領域と、第2半導体領域上にゲート絶縁膜を介して配置された制御電極と、第3半導体領域と電気的に接続された第1の主電極と、第１半導体領域側に配置された第2の主電極と、を含み、
エッジ領域は、第1導電型の半導体領域の厚み方向に掘られた第1のエッジトレンチと、第1のエッジトレンチの外側に設けられ、第1導電型の半導体領域の厚み方向に掘られた第2のエッジトレンチと、第1のエッジトレンチの壁面上に絶縁膜を介して第1の主電極と電気的に接続した第1の導電体と、第2のエッジトレンチの壁面上に絶縁膜を介してフローティング電位の第2の導電体とを含み、
第1及び第2のエッジトレンチは複数配置されており、第2のエッジトレンチ同士で挟まれた半導体領域の幅は第1のエッジトレンチ同士で挟まれた半導体領域の幅よりも広いことを特徴とする。
【発明の効果】
【００１２】
本発明は以上のように構成されているので、活性領域に最も近い導電体がソース電位であるため、活性領域からエッジ領域に至る空乏層をなだらかにすることができ、ソース電位の導電体の外側の領域の導電体がフローティング電位であるため、活性領域からエッジ領域に至る空乏層を従来よりもなだらかにすることができる。その結果、半導体装置の耐圧を高めることができる。
【図面の簡単な説明】
【００１３】
【図１】半導体装置１の断面図である。
【図２】半導体装置１に所定の電位を印加した場合の電気力線図である。
【図３】半導体装置１の平面図である。
【図４】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態となる半導体装置について説明する。
【００１５】
半導体装置１の断面図を図１で示す。この半導体装置１は、シリコンで構成された半導体基体２に形成されたトレンチゲート型の素子部（活性領域）２００を含む。この半導体基体２においては、ドレイン領域となるN＋層１０の上に、ドリフト領域となるｎ−層（第1の半導体領域）２０、ベース領域となるｐ−層（第2の半導体領域）３０が順次形成されている。半導体基体２の表面側には、ｐ−層３０を貫通して底部がｎ−層に達する溝（ゲートトレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸し、図３の平面図で示すように並行に複数形成されている。
【００１６】
半導体基体２の表面側の溝１００の両側に、ソース領域となるｎ＋層４０が形成されている。溝１００の内面（側面及び底面）には絶縁膜７０が形成されている。
【００１７】
まず、ゲート電極６０は、絶縁膜７０を介してｐ−層３０と対向するように設けられている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。ゲート電極６０は図１のように溝１００内に１つずつ配置しても良いし、溝１００の左右の側壁部に左右のゲート電極６０が設けても良い。この場合、左右のゲート電極６０の各々は電気的に接続されている。
【００１８】
ゲート電極６０の下にはゲート電極６０と分離（絶縁）された補助電極５０が形成されている。溝１００の底面においても絶縁膜７０が形成されているため、補助電極５０はその下のｎ−層２０とも絶縁される。補助電極５０とゲート電極６０間には、絶縁膜７０が形成されている。
【００１９】
半導体基板２の表面上に、ソース電極（第１の主電極）８０が形成されており、ソース電極８０は半導体基板２の表面においてｎ＋層４０と接続される。ソース電極８０とゲート電極６０との間は絶縁されている。なお、ソース電極８０はｐ−層３０とも接続されていても良い。半導体基板２の裏面全面には、Ｎ＋層（ドレイン領域）１０と電気的に接続されるドレイン電極（第２の主電極）９０が形成されている。
【００２０】
この構造においては、ゲート電極６０が溝１００の底面側に形成されず、溝１００の底部には補助電極５０がソース電極８０と同電位（接地電位）となるよう配置されているため、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
【００２１】
また、補助電極５０をゲート電極６０よりも下側に配置しているので、補助電極５０によって溝２４の底部及び側面からｎ−層２０側に空乏層が良好に広がり、耐圧を向上させることが可能である。
【００２２】
活性領域２００の外側にはエッジ領域３００が形成されている。エッジ領域３００内には、ｎ＋層４０が設けられておらず、エッジ領域３００はトランジスタとして機能しない領域である。また、エッジ領域３００には、半導体基体２の表面からｎ−層２０の厚み方向に掘られ、互いに離間した１つ以上の第１及び第２のエッジトレンチ１１０,２１０を備える。第２のエッジトレンチ２１０は第1のエッジトレンチ１１０の外側に設けたトレンチである。図１の半導体装置では、４つの第1のエッジトレンチ１１０と、３つの第２のエッジトレンチ２１０となっている。
【００２３】
第１及び第２のエッジトレンチ１１０,２１０を平面図で見ると、図３のように配置されている。最も活性領域２００に近い第1のエッジトレンチ１１０は溝１００と並行に設けられており、その他の第1のエッジトレンチ１１０及び第２のエッジトレンチ２１０は最も活性領域２００に近い第1のエッジトレンチ１１０及び溝１００を囲むように活性領域２００の外側に形成されている。
【００２４】
第１及び第２のエッジトレンチ１１０,２１０の底部及び側面には、溝１００と同じように絶縁膜が設けられている。その絶縁膜を介して第１及び第２のエッジトレンチ１１０,２１０の内側には高濃度にドープされた導電性の多結晶シリコンからなるエッジ電極１２０,２２０が配置されている。エッジ電極１２０はソース電極８０と電気的に接続されており、エッジ電極２２０はドレイン電極９０又はソース電極８０又はゲート電極６０と電気的に接続されていないフローティング電位となっている。
【００２５】
図１の半導体装置１において、少なくとも最も外側の第1のエッジトレンチ１１０の上方には、周知のフィールドプレート電極１３０が第1のエッジトレンチ１１０の開口部から外側に向かって延びるように形成されている。第1のエッジトレンチ１１０の開口部から延伸しているフィールドプレート電極１３０は第1のエッジトレンチ１１０の開口部を介して第1のエッジトレンチ１１０内に配置されたエッジ電極１２０と電気的に接続されている。
【００２６】
また、第２のエッジトレンチ２１０の上方には、周知のフィールドプレート電極１３０が第２のエッジトレンチ２１０の開口部から外側に向かって延びるように形成されている。第２のエッジトレンチ２１０の開口部から延伸しているフィールドプレート電極１３０は第２のエッジトレンチ２１０の開口部を介して第２のエッジトレンチ２１０内に配置されたエッジ電極２２０と電気的に接続されている。図１の半導体装置１において、全ての第２のエッジトレンチ２１０の上方にフィールドプレート電極１３０が設けられているが、全ての第２のエッジトレンチ２１０の上方にフィールドプレート電極１３０を設けなくても良い。
【００２７】
最も外側の第１のエッジトレンチ１１０と第２のエッジトレンチ２１０との間に挟まれた半導体基体２（ｎ−層２０）の領域、及び隣り合う第２のエッジトレンチ２１０の間に挟まれた半導体基体２（ｎ−層２０）の領域には、ｐ−型のフローティング領域１４０がｎ−層２０内に埋め込まれており、半導体基体２の表面はｎ−層２０となっている。図３を見るとわかるように、フローティング領域１４０は活性領域２００を囲むように形成されており、少なくとも基板２上面から見る限り、内側及び外側のフローティング領域１４０とはエッジトレンチによって分断されている。フローティング領域１４０の不純物濃度は、ソース電極８０とドレイン電極９０に所定の電位が印加された半導体装置１のオフ時にフローティング領域１４０が完全空乏化しない程度に、ｐ−層３０の不純物濃度よりも小さい。
【００２８】
また、隣り合う第１のエッジトレンチ１１０間、隣り合う第２のエッジトレンチ２１０間、第１のエッジトレンチ１１０と第２のエッジトレンチ２１０との間の何れかのフローティング領域１４０は、外側トレンチ１１０の側壁に接する部分の厚みよりもその外側トレンチ１２０の側壁から隣り合う外側トレンチ１１０との間（隣り合う外側トレンチ１１０間）の領域における厚みの方が大きくしても良い。図１の半導体装置１のように、隣り合う外側トレンチ１１０間のポイントで最も不純物濃度が高く、外側トレンチの側壁側で不純物濃度が低くなるようにしてもよいが、隣り合う外側トレンチ１１０の対向する側面をつなぐように設けられていればよい。
【００２９】
半導体装置１にドレイン電極９０とソース電極８０との間に所定の電位を与え、半導体装置１がオフとする。オフ時の半導体装置１における等電位線を図２の一点斜線で示す。
図２で示すように、フローティング領域１４０の底部とｎ−層２０とのｐｎ接合界面から空乏層が広がり、フローティング領域１４０の上部とｎ−層２０とのｐｎ接合界面からも空乏層が広がる。
ｎ−層２０と第１のエッジトレンチ１１０と第２のエッジトレンチ２１０内のエッジ電極１２０,２２０との間の絶縁膜との界面から広がる空乏層、及びｎ−層２０とフィールドプレート電極１３０との間の絶縁膜との界面から広がる空乏層とがつながることによって、図２のような等電位線となる。
【００３０】
第1のエッジトレンチ１１０内のエッジ電極１２０下の空乏層の深さはソース電極８０と接続されているので、活性領域の補助電極５０によって広がる空乏層と同程度の深さとなり、活性領域２００からエッジ領域３００のエッジ電極１２０下における空乏層を従来よりも平坦化することができる。よって、従来の半導体装置では、活性領域２００の最も外側の溝１００の角部に空乏層が近くなってしまい、その付近でブレークダウンが生じていたが、半導体装置１は活性領域に近い第1のエッジトレンチ１１０内のエッジ電極１２０がソース電極と電気的に接続していることにより、その問題を抑制することができる。
【００３１】
また、第１のエッジトレンチ１１０の壁面と第２のエッジトレンチ２１０の壁面は、ｐ−型のフローティング領域１４０を挟むように配置されている。よって、第１のエッジトレンチ１１０内のエッジ電極１２０とｐ−型のフローティング領域１４０間、第２のエッジトレンチ２１０内のエッジ電極２２０とｐ−型のフローティング領域１４０間はトレンチ壁面の絶縁膜を介して容量結合している。また、第２のエッジトレンチ２１０内のエッジ電極２２０はフローティング電位であり、第２のエッジトレンチ２１０はｐ−型のフローティング領域１４０を挟むように配置されている。従って、エッジトレンチ２１０内のエッジ電極２２０とフローティング領域１４０はエッジトレンチ２１０の壁面の絶縁膜を介して容量結合している。
【００３２】
よって、最も外側の第１のエッジトレンチ１１０内のエッジ電極１４０から外側のエッジトレンチ内のエッジ電極２２０及びフローティング領域１４０は容量性結合によって、ドレイン・ソース間に生じる電位差を各々で分担しており、その分担した電位がエッジ電極２２０及びフローティング領域１４０に生じている。従って、半導体装置１の外側に向かう等電位線をなだらかにすることができ、半導体装置１の耐圧を更に向上することができる。
ここで、最も外側の第１のエッジトレンチ１１０と最も内側の第２のエッジトレンチ２１０間に挟まれた半導体領域（ｎ−層２０）の幅、及び／又は第２のエッジトレンチ２１０間に挟まれた半導体領域（ｎ−層２０）の幅は、第１のエッジトレンチ１１０間に挟まれた半導体領域（ｎ−層２０）の幅よりも大きい事が望ましい。これによって、高電位領域を外側に移動させることによって、エッジ領域の活性領域側における空乏層をなだらかにすることで、半導体装置１の耐圧を更に向上することができる。
【００３３】
半導体装置１において、フローティング領域１４０が半導体基体２の表面に露出していない。可動イオンやマイナスイオン或いは水分が外周構造表面の酸化膜表面に侵入した場合に、酸化膜下の半導体基体２表面にプラスの電荷が誘起されたとしても、ｐ−型のフローティング領域１４０が半導体基体２の表面ではなくｎ−層２０内に埋め込まれているので、ｐ−型のフローティング領域１４０の電位分布に不均一な部分が生じて、耐圧の低下を招くことを抑制することができる。
【００３４】
フローティング領域１４０の上面の高さはｐ−層３０の底部の高さよりも下にある事が望ましい。さらに、半導体基板２の内側のフローティング領域１４０（図１の紙面から見て左側のフローティング領域１４０）は、第１のエッジトレンチ１１０及び第２のエッジトレンチ２１０の底部の角部を含むように形成されていることが望ましい。更に、図１のように、図１の紙面から見て左側のフローティング領域１４０は図１の紙面から見て右側のフローティング領域１４０よりも深くなっており、半導体装置１の外周側（図１の紙面から見て右側）ほど浅くなっていることが望ましい。また、外側に向かって（図１の紙面から見て右側に向かって）フローティング領域１４０の深さ方向の厚みが小さくなり、また外側に向かってフローティング領域の不純物濃度が下がっていくことが望ましい。これらによって、半導体装置１の外側に向かう等電位線を更になだらかにすることができ、半導体装置１の耐圧を更に向上することができる。
【００３５】
また、最も外側にあるフローティング領域１４０は厚みよりも横方向に長い事が望ましい。
更に、最も外側にあるフローティング領域１４０はフィールドプレート電極１３０よりも外側まで延伸していることが望ましい。下方に設けられたフローティング領域１４０と上方に設けられたフィールドプレート電極１３０の両方の効果によって、最も外側の第２のエッジトレンチ２１０の側面及び角部における電界集中を緩和し、半導体装置１の耐圧を更に向上することができる。
【００３６】
なお、上記において、活性領域２００の素子構造がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴや図１以外のトレンチ内の電極構造を備えるＭＯＳＦＥＴ等のトレンチゲート型の素子を活性領域２００に備える場合においても同様の構造を用いることができる。
【００３７】
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図１に示されたアクセプタ濃度は、ｐ−層２３に対応するｎ−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００３８】
１    半導体装置
２    半導体基体
１０  N＋層
２０  ｎ−層
３０  ｐ―層
４０  ｎ＋層
５０  補助電極
６０  ゲート電極
７０  絶縁膜
８０  ソース電極（第１の主電極）
９０  ドレイン電極（第２の主電極）
１００  溝
１１０  第１のエッジトレンチ
１２０  第１のエッジ電極
１３０  フィールドプレート電極
１４０  フローティング領域
２１０  第２のエッジトレンチ
２２０  第２のエッジ電極
【図１】
0006624370.tif 000002
【図２】
0006624370.tif 000003
【図３】
0006624370.tif 000004
【図４】
0006624370.tif 000005