(57)【特許請求の範囲】
【請求項１】
入力された制御電圧に応じて発振周波数が変化する第１電圧制御発振器及び第２電圧制御発振器を有し、前記第１電圧制御発振器と前記第２電圧制御発振器とが互いに電気的に結合することにより同相信号及び直交信号を出力する直角位相電圧制御発振器と、
前記同相信号又は前記直交信号の周波数と外部から入力された参照信号の周波数との比較結果に応じた電圧を出力する第１位相同期回路と、
前記同相信号と前記直交信号との位相差を検出して、９０度に対する当該位相差の差分に応じた電圧を出力する第２位相同期回路と、を備え、
前記第１位相同期回路の出力電圧及び前記第２位相同期回路の出力電圧が前記第１電圧制御発振器に入力される制御電圧となり、かつ、前記第１位相同期回路の出力電圧が前記第２電圧制御発振器に入力される制御電圧となることにより、前記直角位相電圧制御発振器における前記同相信号と前記直交信号との前記位相差が９０度に収束するものである
ことを特徴とするＩＱ信号源。
【請求項２】
前記第１電圧制御発振器の発振周波数が前記第１位相同期回路の出力電圧及び前記第２位相同期回路の出力電圧により制御され、かつ、前記第２電圧制御発振器の発振周波数が前記第１位相同期回路の出力電圧により制御されることにより、前記位相差が９０度に収束するものであることを特徴とする請求項１記載のＩＱ信号源。
【請求項３】
前記第１電圧制御発振器及び前記第２電圧制御発振器の各々は、第１電圧入力端子と、第２電圧入力端子と、前記第１電圧入力端子に入力された電圧に基づき発振周波数を制御する第１発振周波数制御手段と、前記第２電圧入力端子に入力された電圧に基づき発振周波数を制御する第２発振周波数制御手段と、を有し、
前記第１電圧制御発振器の前記第１電圧入力端子、前記第２電圧制御発振器の前記第１電圧入力端子及び前記第２電圧制御発振器の前記第２電圧入力端子に前記第１位相同期回路の出力電圧が入力され、かつ、前記第１電圧制御発振器の前記第２電圧入力端子に前記第２位相同期回路の出力電圧が入力されるものである
ことを特徴とする請求項２記載のＩＱ信号源。
【請求項４】
前記第２位相同期回路は、前記位相差を検出して、９０度に対する前記位相差の誤差に応じた値の電圧を出力する位相検出器と、前記位相検出器の出力電圧を基準電圧と比較して、当該比較の結果に応じた２値の電圧を出力する比較器と、前記比較器の出力電圧に対するフィルタ回路と、を有し、前記位相差に対する負帰還を形成していることを特徴とする請求項３記載のＩＱ信号源。
【請求項５】
前記第１発振周波数制御手段が第１可変容量器により構成されており、かつ、前記第２発振周波数制御手段が第２可変容量器により構成されていることを特徴とする請求項３記載のＩＱ信号源。
【請求項６】
前記第１可変容量器の容量が前記第２可変容量器の容量に対する１０倍以上の値に設定されていることを特徴とする請求項５記載のＩＱ信号源。
【請求項７】
前記第１電圧制御発振器に対する前記第２電圧制御発振器の結合量が前記第１位相同期回路の出力電圧により制御され、かつ、前記第２電圧制御発振器に対する前記第１電圧制御発振器の結合量が前記第２位相同期回路の出力電圧により制御されることにより、前記位相差が９０度に収束するものであることを特徴とする請求項１記載のＩＱ信号源。
【請求項８】
前記第１電圧制御発振器及び前記第２電圧制御発振器の各々は、第１電圧入力端子と、第２電圧入力端子と、前記第１電圧入力端子に入力された電圧に基づき発振周波数を制御する発振周波数制御手段と、前記第２電圧入力端子に入力された電圧に基づき結合量を制御する結合量制御手段と、を有し、
前記第１電圧制御発振器の前記第１電圧入力端子、前記第２電圧制御発振器の前記第１電圧入力端子及び前記第２電圧制御発振器の前記第２電圧入力端子に前記第１位相同期回路の出力電圧が入力され、かつ、前記第１電圧制御発振器の前記第２電圧入力端子に前記第２位相同期回路の出力電圧が入力されるものである
ことを特徴とする請求項７記載のＩＱ信号源。
【請求項９】
前記第２位相同期回路は、前記位相差を検出して、９０度に対する前記位相差の誤差に応じた値の電圧を出力する位相検出器と、前記位相検出器の出力電圧を基準電圧と比較して、当該比較の結果に応じた２値の電圧を出力する比較器と、前記比較器の出力電圧に対するフィルタ回路と、を有し、前記位相差に対する負帰還を形成していることを特徴とする請求項８記載のＩＱ信号源。
【請求項１０】
前記結合量制御手段が可変電流源により構成されていることを特徴とする請求項８記載のＩＱ信号源。
【請求項１１】
前記発振周波数制御手段が可変容量器により構成されていることを特徴とする請求項８記載のＩＱ信号源。
【請求項１２】
前記直角位相電圧制御発振器が集積回路により構成されていることを特徴とする請求項１記載のＩＱ信号源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同相信号（以下「Ｉ信号」という。）及び直交信号（以下「Ｑ信号」という。）を生成するＩＱ信号源に関する。
【背景技術】
【０００２】
従来、無線通信機器又はレーダーなどにおいて、互いに略９０度の位相差を有するＩ信号及びＱ信号を生成するＩＱ信号源が用いられている。例えば、ダイレクトコンバージョン方式の受信機が周波数変換処理を実行するとき、直交信号処理のためにＩＱ信号源が必要となる。また、スーパーヘテロダイン方式の受信機がイメージリダクションによる周波数変換処理を実行する場合、複素信号処理のためにＩＱ信号源が必要となる。【０００３】
ＩＱ信号源には、ローカル信号を２倍の周波数にて発振させて、この立ち上がりエッジと立ち下がりエッジとを用いる方式（いわゆる「周波数分周方式」）、又は抵抗器及び容量器の伝達特性に応じたフィルタを用いる方式（いわゆる「ポリフェーズフィルタ方式」）などがある。しかしながら、特に数十ギガヘルツ（ＧＨｚ）帯の高周波数において、周波数分周方式は発振器の実現が困難であるという問題があり、ポリフェーズフィルタ方式は減衰が大きいという問題がある。【０００４】
これらの問題を回避すべく、二つの電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ。以下「ＶＣＯ」という。）が電気的に結合することによりＩ信号及びＱ信号を生成する直角位相電圧制御発振器（Ｑｕａｄｒａｔｕｒｅ  ＶＣＯ。以下「Ｑ−ＶＣＯ」という。）が開発されている。例えば、非特許文献１には、ＶＣＯの結合にトランジスタを用いたＱ−ＶＣＯが開示されている。二つのＶＣＯが互いに同等の電気的特性を有するＱ−ＶＣＯ、すなわち理想的なＱ−ＶＣＯは、互いに９０度の位相差を有するＩ信号及びＱ信号を生成することができる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Pietro Andreani, Andrea Bonfanti, Luca Romano, and Carlo Samori, "Analysis and Design of a 1.8-GHz CMOS LC Quadrature VCO," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 12, DECEMBER 2002.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｑ−ＶＣＯが集積回路により構成されている場合、当該集積回路内の相対的な素子値がばらつき（いわゆる「ミスマッチばらつき」）を有するため、各ＶＣＯの電気的特性にも同程度のばらつきが生ずる。この結果、Ｉ信号とＱ信号との位相差（以下「ＩＱ位相差」という。）の精度も同程度の精度となり、ＩＱ位相差に誤差が生ずる。【０００７】
一般に、ミスマッチばらつきは最大で数パーセント（％）程度の値であり、最小で０．５％以下の値である。Ｑ−ＶＣＯにおけるミスマッチばらつきが０．５％である場合、ＩＱ位相差には３６０度×０．５％＝１．８度の誤差が生ずる。Ｑ−ＶＣＯを用いた従来のＩＱ信号源は、この誤差を補償することができず、ＩＱ位相差の精度を向上することが難しいという問題があった。【０００８】
本発明は、上記のような課題を解決するためになされたものであり、Ｑ−ＶＣＯを用いたＩＱ信号源におけるＩＱ位相差の精度を向上することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＩＱ信号源は、入力された制御電圧に応じて発振周波数が変化する第１電圧制御発振器及び第２電圧制御発振器を有し、第１電圧制御発振器と第２電圧制御発振器とが互いに電気的に結合することにより同相信号及び直交信号を出力する直角位相電圧制御発振器と、同相信号又は直交信号の周波数と外部から入力された参照信号の周波数との比較結果に応じた電圧を出力する第１位相同期回路と、同相信号と直交信号との位相差を検出して、９０度に対する当該位相差の差分に応じた電圧を出力する第２位相同期回路と、を備え、第１位相同期回路の出力電圧及び第２位相同期回路の出力電圧が第１電圧制御発振器に入力される制御電圧となり、かつ、第１位相同期回路の出力電圧が第２電圧制御発振器に入力される制御電圧となることにより、直角位相電圧制御発振器における同相信号と直交信号との位相差が９０度に収束するものである。
【発明の効果】
【００１０】
本発明によれば、上記のように構成したので、Ｑ−ＶＣＯを用いたＩＱ信号源におけるＩＱ位相差の精度を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るＩＱ信号源の要部を示す回路図である。
【図２】図２Ａは、本発明の実施の形態１に係る第１ＶＣＯの要部を示す回路図である。図２Ｂは、本発明の実施の形態１に係る第２ＶＣＯの要部を示す回路図である。
【図３】図３Ａは、本発明の実施の形態１に係る位相検出器に対応する乗算器を示す説明図である。図３Ｂは、図３Ａに示す乗算器における入力位相差に対する出力電圧を示す特性図である。
【図４】本発明の実施の形態１に係るＩＱ信号源におけるＩＱ位相差、Ｉ信号の波形、Ｑ信号の波形、位相検出器の出力電圧、比較器の出力電圧及びフィルタ回路の出力電圧を示すタイミングチャートである。
【図５】本発明の実施の形態１に係る他のＩＱ信号源の要部を示す回路図である。
【図６】本発明の実施の形態１に係る他のＩＱ信号源の要部を示す回路図である。
【図７】本発明の実施の形態２に係るＩＱ信号源の要部を示す回路図である。
【図８】図８Ａは、本発明の実施の形態２に係る第１ＶＣＯの要部を示す回路図である。図８Ｂは、本発明の実施の形態２に係る第２ＶＣＯの要部を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係るＩＱ信号源の要部を示す回路図である。図２Ａは、本発明の実施の形態１に係る第１ＶＣＯの要部を示す回路図である。図２Ｂは、本発明の実施の形態１に係る第２ＶＣＯの要部を示す回路図である。図３Ａは、本発明の実施の形態１に係る位相検出器に対応する乗算器を示す説明図である。図３Ｂは、図３Ａに示す乗算器における入力位相差に対する出力電圧を示す特性図である。図１〜図３を参照して、実施の形態１のＩＱ信号源１００について説明する。
【００１４】
図１に示す如く、第１電圧制御発振器（以下「第１ＶＣＯ」という。）１及び第２電圧制御発振器（以下「第２ＶＣＯ」という。）２により直角位相電圧制御発振器（以下「Ｑ−ＶＣＯ」という。）３が構成されている。Ｑ−ＶＣＯ３は、第１ＶＣＯ１と第２ＶＣＯ２とが互いに電気的に結合することにより、Ｉ信号及びＱ信号を出力するものである。
【００１５】
図２に、第１ＶＣＯ１及び第２ＶＣＯ２の具体的な回路構成の一例を示す。図２に示す如く、第１ＶＣＯ１及び第２ＶＣＯ２の各々は、インダクタ及び可変容量器を用いた差動型のＶＣＯにより構成されている。
【００１６】
すなわち、インダクタ２１、第１可変容量器２２及び第２可変容量器２３によりＬＣ並列共振回路が構成されている。インダクタ２１には、図示しない電源による電圧の印加を受け付ける電源印加端子２４が接続されている。第１可変容量器２２の容量は、第１電圧入力端子２５に対する入力電圧（以下「第１制御電圧」という。）ＶＣＮＴ１に応じて変化するものでる。第２可変容量器２３の容量は、第２電圧入力端子２６に対する入力電圧（以下「第２制御電圧」という。）ＶＣＮＴ２に応じて変化するものである。ＬＣ並列共振回路の一端部には出力端子２７が設けられており、ＬＣ並列共振回路の他端部にも出力端子２８が設けられている。
【００１７】
第１ＶＣＯ１及び第２ＶＣＯ２の各々は、発振用のトランジスタ２９，３０を有している。トランジスタ２９，３０は、ＬＣ並列共振回路を負荷に用いた正帰還となるように接続されている。トランジスタ２９，３０のエミッタとグランド（以下「ＧＮＤ」という。）との間には、直流電流源３１が設けられている。
【００１８】
第１ＶＣＯ１及び第２ＶＣＯ２の各々は、結合用のトランジスタ３２，３３を有している。トランジスタ３２は、入力端子３４に入力された信号を増幅してＬＣ並列共振回路の一端部に出力するものである。トランジスタ３３は、入力端子３５に入力された信号を増幅してＬＣ並列共振回路の他端部に出力するものである。トランジスタ３２，３３のエミッタとＧＮＤとの間には、直流電流源３６が設けられている。
【００１９】
第１ＶＣＯ１の出力端子２７は、図示しない信号線により第２ＶＣＯ２の入力端子３５と電気的に接続されている。第１ＶＣＯ１の出力端子２８は、図示しない信号線により第２ＶＣＯ２の入力端子３４と電気的に接続されている。第２ＶＣＯ２の出力端子２７は、図示しない信号線により第１ＶＣＯ１の入力端子３４と電気的に接続されている。第２ＶＣＯ２の出力端子２８は、図示しない信号線により第１ＶＣＯ１の入力端子３５と電気的に接続されている。
【００２０】
第１ＶＣＯ１の出力端子２７，２８からは、互いに逆相の信号がそれぞれ出力される。図２に示す例においては、第１ＶＣＯ１の出力端子２７から出力される信号、すなわち第２ＶＣＯ２の入力端子３５に入力される信号と、第１ＶＣＯ１の出力端子２８から出力される信号、すなわち第２ＶＣＯ２の入力端子３４に入力される信号とがＩ信号となる。すなわち、これらの端子２７，２８，３４，３５の電位Ｉ＋，Ｉ−が、図１に示すＩ信号の電圧に対応している。
【００２１】
第２ＶＣＯ２の出力端子２７，２８からは、互いに逆相の信号がそれぞれ出力される。図２に示す例においては、第２ＶＣＯ２の出力端子２７から出力される信号、すなわち第１ＶＣＯ１の入力端子３４に入力される信号と、第２ＶＣＯ２の出力端子２８から出力される信号、すなわち第１ＶＣＯ１の入力端子３５に入力される信号とがＱ信号となる。すなわち、これらの端子２７，２８，３４，３５の電位Ｑ＋，Ｑ−が、図１に示すＱ信号の電圧に対応している。
【００２２】
ここで、Ｑ−ＶＣＯ３の発振周波数は第１ＶＣＯ１及び第２ＶＣＯ２の各々の発振周波数に応じた値になり、第１ＶＣＯ１及び第２ＶＣＯ２の各々の発振周波数はＬＣ並列共振回路の定数に応じた値となり、ＬＣ並列共振回路の定数は第１可変容量器２２の容量及び第２可変容量器２３の容量に応じた値となる。上記のとおり、第１可変容量器２２の容量は第１制御電圧ＶＣＮＴ１に応じて変化するものであり、第２可変容量器２３の容量は第２制御電圧ＶＣＮＴ２に応じて変化するものである。
【００２３】
すなわち、第１ＶＣＯ１の発振周波数は、第１ＶＣＯ１に対する第１制御電圧ＶＣＮＴ１及び第２制御電圧ＶＣＮＴ２により制御されるものである。第２ＶＣＯ２の発振周波数は、第２ＶＣＯ２に対する第１制御電圧ＶＣＮＴ１及び第２制御電圧ＶＣＮＴ２により制御されるものである。第１可変容量器２２により、第１発振周波数制御手段が構成されている。第２可変容量器２３により、第２発振周波数制御手段が構成されている。
【００２４】
Ｑ−ＶＣＯ３は集積回路により構成されている。すなわち、図２に示す各素子は半導体プロセスにより製造されたものである。実施の形態１において、図２に示す各素子の素子値は０．５％程度のミスマッチばらつきを有するものとする。
【００２５】
Ｉ信号出力端子４は、Ｑ−ＶＣＯ３が出力したＩ信号をＩＱ信号源１００の外部に出力するものである。Ｑ信号出力端子５は、Ｑ−ＶＣＯ３が出力したＱ信号をＩＱ信号源１００の外部に出力するものである。
【００２６】
位相検出器６は、Ｑ−ＶＣＯ３が出力したＩ信号とＱ−ＶＣＯ３が出力したＱ信号との位相差、すなわちＩＱ位相差を検出して、９０度に対するＩＱ位相差の誤差に応じた値の電圧を出力するものである。より具体的には、位相検出器６は、ＩＱ位相差が９０度よりも小さい場合は正の電圧を出力し、ＩＱ位相差が９０度よりも大きい場合は負の電圧を出力するものである。
【００２７】
位相検出器６は、例えば、図３Ａに示す乗算器４０により構成されている。乗算器４０は、入力端子４１に入力された信号と入力端子４２に入力された信号との位相差（以下「入力位相差」という。）に応じて、図３Ｂの特性図に基づく値の電圧を出力端子４３から出力するものである。図３Ｂに示す如く、乗算器４０は、入力位相差が０度〜１８０度の範囲内において、ＩＱ位相差が９０度よりも小さい場合は正の電圧を出力し、ＩＱ位相差が９０度よりも大きい場合は負の電圧を出力し、ＩＱ位相差が９０度である場合は０ボルト（Ｖ）の電圧を出力する。
【００２８】
なお、乗算器４０を用いた位相検出器６は、ＩＱ位相差が９０度付近の値である場合にのみ、検出精度に対する製造ばらつきの影響を受け難くなる特性を有している。この場合、一般に０．５度以下の検出精度を実現することができる。
【００２９】
比較器７は、位相検出器６の出力電圧が入力される入力端子５１と、予め設定された基準電圧が入力される入力端子５２とを有している。比較器７は、入力端子５１に入力された電圧と入力端子５２に入力された電圧とを比較して、当該比較の結果に応じた２値の電圧を出力端子５３から出力するものである。
【００３０】
具体的には、例えば、基準電圧はＧＮＤの電位と同等の値に設定されている。位相検出器６の出力電圧が基準電圧よりも高い値である場合、比較器７は、図示しない電源から印加された電圧と同等の値（以下「ＨＩＧＨ値」という。）の電圧を出力する。他方、位相検出器６の出力電圧が基準電圧以下の値である場合、比較器７は略０Ｖの値（以下「ＬＯＷ値」という。）の電圧を出力する。
【００３１】
すなわち、ＩＱ位相差が９０度よりも小さい場合、位相検出器６は正の電圧を出力し、比較器７はＨＩＧＨ値の電圧を出力する。ＩＱ位相差が９０度よりも大きい場合、位相検出器６は負の電圧を出力し、比較器７はＬＯＷ値の電圧を出力する。
【００３２】
フィルタ回路８は、ローパスフィルタにより構成されており、予め設定された時定数を有している。フィルタ回路８は、比較器７の出力電圧のうちの時定数以下の成分のみを通過させるもの、すなわち比較器７の出力電圧のうちの直流電圧を含む成分のみを通過させるものである。以下、簡単のため、フィルタ回路８は直流電圧のみを通過させるものとする。フィルタ回路８は、時定数に応じて、入力電圧の変化に対する出力電圧の変化が遅れるようになっている。
【００３３】
位相検出器６、比較器７及びフィルタ回路８からなる回路は、Ｑ−ＶＣＯ３に対する位相同期回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ。以下「ＰＬＬ」という。）と同様の機能を果たすものである。位相検出器６、比較器７及びフィルタ回路８により第２位相同期回路（以下「第２ＰＬＬ」という。）９が構成されている。フィルタ回路８の出力電圧、すなわち第２ＰＬＬ９の出力電圧は、第１ＶＣＯ１の第２電圧入力端子２６に入力される。したがって、第２ＰＬＬ９の出力電圧が第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２となる。
【００３４】
第１位相同期回路（以下「第１ＰＬＬ」という。）１０は、Ｑ−ＶＣＯ３が出力したＩ信号又はＱ信号の周波数と参照信号の周波数とを比較して、当該比較の結果に応じた電圧を出力するものである。この参照信号は、ＩＱ信号源１００の外部から参照信号入力端子１１に入力されたものである。
【００３５】
すなわち、第１ＰＬＬ１０は一般的なＰＬＬにより構成されており、Ｉ信号又はＱ信号（図１に示す例においてはＩ信号）の入力を受け付ける入力端子６１と、参照信号の入力を受け付ける入力端子６２とを有している。第１ＰＬＬ１０は、入力端子６１に入力された信号を予め設定された分周数にて分周し、分周後の周波数を参照信号の周波数と比較し、当該比較の結果に応じた値の直流電圧を出力端子６３から出力するものである。
【００３６】
第１ＰＬＬ１０の出力電圧は、第１ＶＣＯ１の第１電圧入力端子２５、第２ＶＣＯ２の第１電圧入力端子２５及び第２ＶＣＯ２の第２電圧入力端子２６に入力される。したがって、第１ＰＬＬ１０の出力電圧が第１ＶＣＯ１に対する第１制御電圧ＶＣＮＴ１、第２ＶＣＯ２に対する第１制御電圧ＶＣＮＴ１及び第２ＶＣＯ２に対する第２制御電圧ＶＣＮＴ２となる。
【００３７】
第１ＶＣＯ１と第２ＶＣＯとが電気的に結合し、かつ、第１ＶＣＯ１の第１電圧入力端子２５、第２ＶＣＯ２の第１電圧入力端子２５及び第２ＶＣＯ２の第２電圧入力端子２６に第１ＰＬＬ１０の出力電圧が入力されている状態にて第２ＰＬＬ９の出力電圧（すなわち第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２）のみが変化した場合、Ｉ信号の位相が変化することによりＩＱ位相差が変化する。これは、第１ＶＣＯ１におけるＬＣ並列共振回路の定数が第２ＶＣＯ２におけるＬＣ並列共振回路の定数に対して変化するためである。
【００３８】
以下、実施の形態１において、第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２が高いほどＩＱ位相差が大きくなり、第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２が低いほどＩＱ位相差が小さくなる例を中心に説明する。なお、第２制御電圧ＶＣＮＴ２の最大値はＨＩＧＨ値に対応する値であり、第２制御電圧ＶＣＮＴ２の最小値はＬＯＷ値に対応する値（すなわち略０Ｖ）である。
【００３９】
Ｑ−ＶＣＯ３、Ｉ信号出力端子４、Ｑ信号出力端子５、第２ＰＬＬ９、第１ＰＬＬ１０及び参照信号入力端子１１により、ＩＱ信号源１００の要部が構成されている。
【００４０】
次に、図４のタイミングチャートを参照して、ＩＱ信号源１００の動作について説明する。
【００４１】
時刻ｔ０にて、Ｑ−ＶＣＯ３が動作を開始する。これにより、Ｉ信号及びＱ信号の出力が開始される。また、時刻ｔ０にて、第１ＰＬＬ１０も動作を開始する。これにより、Ｑ−ＶＣＯ３から出力される信号（すなわちＩ信号及びＱ信号の各々）の周波数は、参照信号の周波数と第１ＰＬＬ１０に設定された分周数との積に応じた値にロックされる。このとき、ＩＱ位相差には、集積回路内の相対的な素子値のばらつき、すなわちミスマッチばらつきによる誤差が生ずる。図４に示す例においては、＋２度の誤差が生じており、時刻ｔ０におけるＩＱ位相差が９２度になっている。
【００４２】
ＩＱ位相差が９０度よりも大きいため、位相検出器６は負の電圧を出力し、比較器７はＬＯＷ値の電圧を出力する。したがって、フィルタ回路８の出力電圧が略０Ｖとなり、第１ＶＣＯ１の第２制御電圧ＶＣＮＴ２が略０Ｖとなるため、ＩＱ位相差の値が次第に低下する。ＩＱ位相差の値が低下することにより、図３Ｂの特性図に基づき位相検出器６の出力電圧が上昇する。
【００４３】
時刻ｔ１にて、ＩＱ位相差が９０度よりも小さくなる。このため、位相検出器６の出力電圧が正になり、比較器７の出力電圧がＬＯＷ値からＨＩＧＨ値に切り替わる。ここで、フィルタ回路８が時定数に応じた遅れを有するため、フィルタ回路８の出力電圧は略０Ｖから次第に上昇する。この結果、第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２も次第に上昇し、時刻ｔ２にてＩＱ位相差の値が低下から上昇に転ずる。これにより、位相検出器６の出力電圧が上昇から低下に転ずる。
【００４４】
時刻ｔ３にて、ＩＱ位相差が９０度よりも大きくなる。このため、位相検出器６の出力電圧が負になり、比較器７の出力電圧がＨＩＧＨ値からＬＯＷ値に切り替わる。フィルタ回路８の出力電圧は、遅れにより直前の値から次第に低下する。この結果、第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２も次第に低下し、時刻ｔ４にてＩＱ位相差の値が上昇から低下に転ずる。これにより、位相検出器６の出力電圧が低下から上昇に転ずる。
【００４５】
以下同様に、フィルタ回路８の遅れによるオーバーシュートを繰り返しながら、ＩＱ位相差が９０度に収束していく。ＩＱ位相差が９０度に十分に近づいた状態、すなわち時刻ｔ５以後の状態にて、比較器７はＨＩＧＨ値の電圧とＬＯＷ値の電圧とを交互に出力し、フィルタ回路８はこれらの電圧をフィルタリングした直流電圧を出力する。最終的に、フィルタ回路８の出力電圧は、ＩＱ位相差が９０度となるような第２制御電圧ＶＣＮＴ２に対応する値となる。
【００４６】
このように、位相検出器６、比較器７及びフィルタ回路８によりＩＱ位相差に対する負帰還が形成されているため、比較器７の入力端子５１に入力される電圧が０Ｖに収束するように、すなわちＩＱ位相差が９０度に収束するように第１ＶＣＯ１に対する第２制御電圧ＶＣＮＴ２を変化させることができる。この結果、ミスマッチばらつきによるＩＱ位相差の誤差を補償して、ＩＱ位相差の精度を向上することができる。
【００４７】
なお、Ｑ−ＶＣＯ３におけるミスマッチばらつきが０．５％程度である場合、第１ＶＣＯ１において、第１可変容量器２２の容量は第２可変容量器２３の容量に対する１０倍以上の値に設定するのが好適である。これにより、数度〜数十度程度の移相量を確保することができるため、０．５％程度のミスマッチばらつきによるＩＱ位相差の誤差を十分に補償することができる。また、第１可変容量器２２の容量を第２可変容量器２３の容量に対して十分に大きい値に設定しておくことで、第１ＰＬＬ１０により制御可能な周波数範囲を広くすることができ、広帯域にて高精度なＩＱ信号源１００を実現することができる。
【００４８】
また、図１に示す例において、位相検出器６の出力は単相であり、比較器７は位相検出器６の出力電圧を基準電圧と比較するものである。これに対して、図５に示す如く、差動型の位相検出器６を用いて、位相検出器６が出力した一方の信号の電圧と位相検出器６が出力した他方の信号の電圧とが比較器７にて比較されるものであっても良い。差動型の位相検出器６を用いることにより、基準電圧を不要とすることができる。
【００４９】
また、第１発振周波数制御手段は、第１電圧入力端子２５に入力された電圧、すなわち第１制御電圧ＶＣＮＴ１に基づき発振周波数を制御するものであれば良く、第１可変容量器２２に限定されるものではない。第２発振周波数制御手段は、第２電圧入力端子２６に入力された電圧、すなわち第２制御電圧ＶＣＮＴ２に基づき発振周波数を制御するものであれば良く、第２可変容量器２３に限定されるものではない。
【００５０】
また、第１ＶＣＯ１及び第２ＶＣＯ２の各々は、１個以上の電圧入力端子と、この電圧入力端子に入力された電圧に基づき発振周波数を制御する１個以上の発振周波数制御手段とを有するものであれば良く、電圧入力端子及び発振周波数制御手段の個数は２個に限定されるものではない。
【００５１】
例えば、図６に示す如く、第１ＶＣＯ１及び第２ＶＣＯ２の各々は、１個の電圧入力端子と、この電圧入力端子に対する入力電圧（以下「制御電圧」という。）ＶＣＮＴに基づき発振周波数を制御する１個の発振周波数制御手段とを有するものであっても良い。この場合、加算器１２が第１ＰＬＬ１０の出力電圧と第２ＰＬＬ９の出力電圧とを加算して、当該加算後の電圧が制御電圧ＶＣＮＴとなるものであっても良い。このとき、第１ＶＣＯ１及び第２ＶＣＯ２の各々は、図２に示す回路から第２可変容量器２３及び第２電圧入力端子２６を除去して、第１可変容量器２２を１個の発振周波数制御手段に用いるとともに、第１電圧入力端子２５を１個の電圧入力端子に用いたものとすることができる。
【００５２】
以上のように、実施の形態１のＩＱ信号源１００は、第１ＶＣＯ１及び第２ＶＣＯ２を有し、第１ＶＣＯ１と第２ＶＣＯ２とが互いに電気的に結合することによりＩ信号及びＱ信号を出力するＱ−ＶＣＯ３と、Ｉ信号又はＱ信号の周波数とＩＱ信号源１００の外部から入力された参照信号の周波数とを比較して、当該比較の結果に応じた電圧を出力する第１ＰＬＬ１０と、ＩＱ位相差を検出して、ＩＱ位相差に応じた電圧を出力する第２ＰＬＬ９と、を備え、第１ＰＬＬ１０の出力電圧及び第２ＰＬＬ９の出力電圧に応じてＩＱ位相差が９０度に収束するものである。これにより、ミスマッチばらつきによるＩＱ位相差の誤差を補償して、ＩＱ位相差の精度を向上することができる。
【００５３】
また、ＩＱ信号源１００は、第１ＶＣＯ１の発振周波数が第１ＰＬＬ１０の出力電圧及び第２ＰＬＬ９の出力電圧により制御され、かつ、第２ＶＣＯ２の発振周波数が第１ＰＬＬ１０の出力電圧により制御されることにより、ＩＱ位相差が９０度に収束するものである。これにより、図１、図５又は図６に示す回路によるＩＱ信号源１００を実現することができる。
【００５４】
また、第１ＶＣＯ１及び前記第２ＶＣＯ２の各々は、第１電圧入力端子２５と、第２電圧入力端子２６と、第１電圧入力端子２５に入力された電圧に基づき発振周波数を制御する第１発振周波数制御手段と、第２電圧入力端子２６に入力された電圧に基づき発振周波数を制御する第２発振周波数制御手段と、を有し、第１ＶＣＯ１の第１電圧入力端子２５、第２ＶＣＯ２の第１電圧入力端子２５及び第２ＶＣＯ２の第２電圧入力端子２６に第１ＰＬＬ１０の出力電圧が入力され、かつ、第１ＶＣＯ１の第２電圧入力端子２６に第２ＰＬＬ９の出力電圧が入力されるものである。これにより、図１又は図５に示す回路によるＩＱ信号源１００を実現することができる。
【００５５】
また、第２ＰＬＬ９は、ＩＱ位相差を検出して、９０度に対するＩＱ位相差の誤差に応じた値の電圧を出力する位相検出器６と、位相検出器６の出力電圧を基準電圧と比較して、当該比較の結果に応じた２値の電圧を出力する比較器７と、比較器７の出力電圧に対するフィルタ回路８と、を有し、ＩＱ位相差に対する負帰還を形成している。これにより、図１に示す回路によるＩＱ信号源１００を実現することができる。
【００５６】
また、第１発振周波数制御手段が第１可変容量器２２により構成されており、かつ、第２発振周波数制御手段が第２可変容量器２３により構成されている。これにより、図２に示す回路による第１ＶＣＯ１及び第２ＶＣＯ２を実現することができ。
【００５７】
また、第１可変容量器２２の容量が第２可変容量器２３の容量に対する１０倍以上の値に設定されている。これにより、０．５％程度のミスマッチばらつきによるＩＱ位相差の誤差を十分に補償することができる。
【００５８】
また、Ｑ−ＶＣＯ３が集積回路により構成されている。これにより、Ｑ−ＶＣＯ３は最大で数％程度、最小で０．５％以下のミスマッチばらつきを有するものとなる。ＩＱ信号源１００は、このミスマッチばらつきによるＩＱ位相差の誤差を補償することができる。
【００５９】
実施の形態２．
図７は、本発明の実施の形態２に係るＩＱ信号源の要部を示す回路図である。図８Ａは、本発明の実施の形態２に係る第１ＶＣＯの要部を示す回路図である。図８Ｂは、本発明の実施の形態２に係る第２ＶＣＯの要部を示す回路図である。図７及び図８を参照して、実施の形態２のＩＱ信号源１００ａについて説明する。なお、図７において、図１に示すＩＱ信号源１００と同様のブロック等には同一符号を付して説明を省略する。図８において、図２に示す第１ＶＣＯ１及び第２ＶＣＯ２と同様の素子等には同一符号を付して説明を省略する。
【００６０】
図７に示す如く、第１ＶＣＯ１ａ及び第２ＶＣＯ２ａによりＱ−ＶＣＯ３ａが構成されている。Ｑ−ＶＣＯ３ａは、第１ＶＣＯ１ａと第２ＶＣＯ２ａとが互いに電気的に結合することにより、Ｉ信号及びＱ信号を出力するものである。
【００６１】
図８に示す如く、インダクタ２１及び可変容量器２２ａによりＬＣ並列共振回路が構成されている。可変容量器２２ａの容量は、第１電圧入力端子２５ａに対する入力電圧、すなわち第１制御電圧ＶＣＮＴ１に応じて変化するものである。可変容量器２２ａにより、発振周波数制御手段が構成されている。
【００６２】
結合用のトランジスタ３２，３３のエミッタとＧＮＤとの間に、可変電流源３６ａが設けられている。可変電流源３６ａの電流値は、第２電圧入力端子２６ａに対する入力電圧、すなわち第２制御電圧ＶＣＮＴ２に応じて変化するものである。
【００６３】
ここで、Ｑ−ＶＣＯ３ａにおけるＩＱ位相差は、第２ＶＣＯ２ａの出力端子２７，２８から第１ＶＣＯ１ａの入力端子３４，３５に流入する信号量、すなわち第２ＶＣＯ２ａに対する第１ＶＣＯ１ａの結合量と、第１ＶＣＯ１ａの出力端子２７，２８から第２ＶＣＯ２ａの入力端子３４，３５に流入する信号量、すなわち第１ＶＣＯ１ａに対する第２ＶＣＯ２ａの結合量とに応じた値となる。第２ＶＣＯ２ａに対する第１ＶＣＯ１ａの結合量は、第１ＶＣＯ１ａが有する可変電流源３６ａの電流値に応じた値となる。第１ＶＣＯ１ａに対する第２ＶＣＯ２ａの結合量は、第２ＶＣＯ２ａが有する可変電流源３６ａの電流値に応じた値となる。
【００６４】
したがって、第２ＶＣＯ２ａに対する第１ＶＣＯ１ａの結合量は、第１ＶＣＯ１ａに対する第２制御電圧ＶＣＮＴ２、すなわち第２ＰＬＬ９の出力電圧により制御されるものである。第１ＶＣＯ１ａに対する第２ＶＣＯ２ａの結合量は、第２ＶＣＯ２ａに対する第２制御電圧ＶＣＮＴ２、すなわち第１ＰＬＬ１０の出力電圧により制御されるものである。可変電流源３６ａにより、結合量制御手段が構成されている。
【００６５】
第１ＶＣＯ１ａと第２ＶＣＯａとが電気的に結合し、かつ、第１ＶＣＯ１ａの第１電圧入力端子２５ａ、第２ＶＣＯ２ａの第１電圧入力端子２５ａ及び第２ＶＣＯ２ａの第２電圧入力端子２６ａに第１ＰＬＬ１０の出力電圧が入力されている状態にて第２ＰＬＬ９の出力電圧（すなわち第１ＶＣＯ１ａに対する第２制御電圧ＶＣＮＴ２）のみが変化した場合、第２ＶＣＯ２ａに対する第１ＶＣＯ１ａの結合量が変化することによりＩＱ位相差が変化する。例えば、第２制御電圧ＶＣＮＴ２が高いほどＩＱ位相差が大きくなり、第２制御電圧ＶＣＮＴ２が低いほどＩＱ位相差が小さくなる。
【００６６】
Ｑ−ＶＣＯ３ａ、Ｉ信号出力端子４、Ｑ信号出力端子５、第２ＰＬＬ９、第１ＰＬＬ１０及び参照信号入力端子１１により、ＩＱ信号源１００ａの要部が構成されている。
【００６７】
ＩＱ信号源１００ａの動作は、実施の形態１にて図４のタイミングチャートを参照して説明したものと同様であるため、図示及び説明を省略する。すなわち、位相検出器６、比較器７及びフィルタ回路８によりＩＱ位相差に対する負帰還が形成されているため、比較器７の入力端子５１に入力される電圧が０Ｖに収束するように、すなわちＩＱ位相差が９０度に収束するように第１ＶＣＯ１ａに対する第２制御電圧ＶＣＮＴ２を変化させることができる。この結果、ミスマッチばらつきによるＩＱ位相差の誤差を補償して、ＩＱ位相差の精度を向上することができる。
【００６８】
なお、ＩＱ信号源１００ａは、図５に示すＩＱ信号源１００と同様の差動型の位相検出器６を用いたものであっても良い。
【００６９】
また、発振周波数制御手段は、第１電圧入力端子２５ａに入力された電圧、すなわち第１制御電圧ＶＣＮＴ１に基づき第１ＶＣＯ１ａ又は第２ＶＣＯ２ａの発振周波数を制御するものであれば良く、可変容量器２２ａに限定されるものではない。
【００７０】
また、結合量制御手段は、第２電圧入力端子２６ａに入力された電圧、すなわち第２制御電圧ＶＣＮＴ２に基づき第１ＶＣＯ１ａと第２ＶＣＯ２ａ間の結合量を制御するものであれば良く、可変電流源３６ａに限定されるものではない。
【００７１】
以上のように、実施の形態２のＩＱ信号源１００ａは、第１ＶＣＯ１ａに対する第２ＶＣＯ２ａの結合量が第１ＰＬＬ１０の出力電圧により制御され、かつ、第２ＶＣＯ２ａに対する第１ＶＣＯ１ａの結合量が第２ＰＬＬ９の出力電圧により制御されることにより、ＩＱ位相差が９０度に収束するものである。これにより、ミスマッチばらつきによるＩＱ位相差の誤差を補償して、ＩＱ位相差の精度を向上することができる。
【００７２】
また、第１ＶＣＯ１ａ及び第２ＶＣＯ２ａの各々は、第１電圧入力端子２５ａと、第２電圧入力端子２６ａと、第１電圧入力端子２５ａに入力された電圧に基づき発振周波数を制御する発振周波数制御手段と、第２電圧入力端子２６ａに入力された電圧に基づき結合量を制御する結合量制御手段と、を有し、第１ＶＣＯ１ａの第１電圧入力端子２５ａ、第２ＶＣＯ２ａの第１電圧入力端子２５ａ及び第２ＶＣＯ２ａの第２電圧入力端子２６ａに第１ＰＬＬ１０の出力電圧が入力され、かつ、第１ＶＣＯ１ａの第２電圧入力端子２６ａに第２ＰＬＬ９の出力電圧が入力されるものである。これにより、図７に示す回路によるＩＱ信号源１００ａを実現することができる。
【００７３】
また、結合量制御手段が可変電流源３６ａにより構成されている。これにより、図８に示す回路による第１ＶＣＯ１ａ及び第２ＶＣＯ２ａを実現することができる。
【００７４】
また、発振周波数制御手段が可変容量器２２ａにより構成されている。これにより、図８に示す回路による第１ＶＣＯ１ａ及び第２ＶＣＯ２ａを実現することができる。
【００７５】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００７６】
本発明のＩＱ信号源は、例えば、無線通信機器又はレーダーにおけるＩ信号及びＱ信号の生成に用いることができる。
【符号の説明】
【００７７】
１，１ａ  第１電圧制御発振器（第１ＶＣＯ）、２，２ａ  第２電圧制御発振器（第２ＶＣＯ）、３，３ａ  直角位相電圧制御発振器（Ｑ−ＶＣＯ）、４  Ｉ信号出力端子、５  Ｑ信号出力端子、６  位相検出器、７  比較器、８  フィルタ回路、９  第２位相同期回路（第２ＰＬＬ）、１０  第１位相同期回路（第１ＰＬＬ）、１１  参照信号入力端子、１２  加算器、２１  インダクタ、２２  第１可変容量器、２２ａ  可変容量器、２３  第２可変容量器、２４  電源印加端子、２５，２５ａ  第１電圧入力端子、２６，２６ａ  第２電圧入力端子、２７，２８  出力端子、２９，３０  トランジスタ、３１  直流電流源、３２，３３  トランジスタ、３４，３５  入力端子、３６  直流電流源、３６ａ  可変電流源、４０  乗算器、４１，４２  入力端子、４３  出力端子、５１，５２  入力端子、５３  出力端子、６１，６２  入力端子、６３  出力端子、１００，１００ａ  ＩＱ信号源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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