(57)【特許請求の範囲】
【請求項１】
各々が、有機ＥＬ素子と、前記有機ＥＬ素子に発光駆動電流を供給する駆動トランジスタとを含む複数の画素部をｎ行ｍ列のマトリクス状に配置してなる表示部と、
フレームがｎ行ｍ列の有効画素領域とｐ１列の水平ブランキング期間とｑ１行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための入力映像フォーマットで表された映像を取得する映像取得部と、
前記映像のフォーマットを、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とｑ１行よりも少ないｑ２行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための出力映像フォーマットに変換する映像フォーマット変換部と、
前記映像を前記出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２で行ごとに前記表示部に表示する表示駆動部と、
を備え、
前記映像フォーマット変換部は、
前記映像をフレームごとに保持するフレームメモリと、
前記水平走査周波数ｆＨＳＹＮＣ２の水平同期信号と、ドット周波数ｆＤＣＬＫ２のドットクロック信号とを、ｆＨＳＹＮＣ２＝ｆ１Ｆ（ｎ＋ｑ２）及びｆＤＣＬＫ２＝ｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係に従って生成するクロックコンバータと、
前記ドットクロック信号に従って前記フレームメモリから画素ごとの映像データを読み出し、読み出された映像データと前記水平同期信号とを前記表示駆動部に供給するタイミングコントローラと、
を有し、
前記表示駆動部は、前記表示部の１つの行に配置されている画素部での、初期化、前記駆動トランジスタの閾値検出、映像データの書込み、発光の少なくとも４つの工程を、前記水平同期信号に同期して行ごとに順次駆動し、
垂直走査がフレーム周期で繰り返されるとき、垂直ブランキング期間に対応する仮想的な行を含む全ての行の中で、初期化、Ｖｔｈ検出、書込み、及び発光のそれぞれの工程にある行の数は、常に一定である、
映像表示装置。
【請求項２】
前記映像フォーマット変換部は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係を満たす前記出力映像フォーマットに変換する、
請求項１に記載の映像表示装置。
【請求項３】
前記映像フォーマット変換部は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）ｎ、ｑ２＝０なる関係を満たす前記出力映像フォーマットに変換する、
請求項１に記載の映像表示装置。
【請求項４】
フレームがｎ行ｍ列の有効画素領域とｐ１列の水平ブランキング期間とｑ１行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための入力映像フォーマットで表された映像を取得する映像取得工程と、
前記映像のフォーマットを、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とｑ１行よりも少ないｑ２行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための出力映像フォーマットに変換する映像フォーマット変換工程と、
前記映像を、各々が、有機ＥＬ素子と、前記有機ＥＬ素子に発光駆動電流を供給する駆動トランジスタとを含む複数の画素部をｎ行ｍ列のマトリクス状に配置してなる表示部に、前記出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２で行ごとに表示する表示駆動工程と、
を含み、
前記映像フォーマット変換工程において、
前記映像をフレームごとにフレームメモリに保持し、
前記水平走査周波数ｆＨＳＹＮＣ２の水平同期信号と、ドット周波数ｆＤＣＬＫ２のドットクロック信号とを、ｆＨＳＹＮＣ２＝ｆ１Ｆ（ｎ＋ｑ２）及びｆＤＣＬＫ２＝ｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係に従って生成し、
前記ドットクロック信号に従って前記フレームメモリから画素ごとの映像データを読み出し、読み出された映像データと前記水平同期信号とを前記表示駆動工程に供給し、
前記表示駆動工程において、
前記表示部の１つの行に配置されている画素部での、初期化、前記駆動トランジスタの閾値検出、映像データの書込み、発光の少なくとも４つの工程を、前記水平同期信号に同期して行ごとに順次駆動し、
垂直走査がフレーム周期で繰り返されるとき、垂直ブランキング期間に対応する仮想的な行を含む全ての行の中で、初期化、Ｖｔｈ検出、書込み、及び発光のそれぞれの工程にある行の数は、常に一定である、
映像表示方法。
【請求項５】
請求項４に記載の映像表示方法をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像表示装置、映像表示方法、及びプログラムに関し、表示むらを抑制する技術に関する。
【背景技術】
【０００２】
映像表示装置の一例である有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、有機ＥＬ素子で構成される複数の画素を行列状に配置してなる表示部で映像を表示する（例えば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１３／０７６７７３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の有機ＥＬ表示装置は、映像のフレーム周期に同期して表示むらが発生する場合がある。そのような表示むらは、とりわけ、大型の表示部を有し、駆動電流が大きい有機ＥＬ表示装置において顕著に見られる。【０００５】
そこで、本発明は、有機ＥＬ表示装置であって映像のフレーム周期に同期した表示むらを抑制する映像表示装置を提供することを目的とする。 
【課題を解決するための手段】
【０００６】
上記課題を解決するために、開示される１つの態様に係る映像表示装置は、各々が、有機ＥＬ素子と、前記有機ＥＬ素子に発光駆動電流を供給する駆動トランジスタとを含む複数の画素部をｎ行ｍ列のマトリクス状に配置してなる表示部と、フレームがｎ行ｍ列の有効画素領域とｐ１列の水平ブランキング期間とｑ１行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための入力映像フォーマットで表された映像を取得する映像取得部と、前記映像のフォーマットを、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とｑ１行よりも少ないｑ２行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための出力映像フォーマットに変換する映像フォーマット変換部と、前記映像を前記出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２で行ごとに前記表示部に表示する表示駆動部と、を備え、前記映像フォーマット変換部は、前記映像をフレームごとに保持するフレームメモリと、前記水平走査周波数ｆＨＳＹＮＣ２の水平同期信号と、ドット周波数ｆＤＣＬＫ２のドットクロック信号とを、ｆＨＳＹＮＣ２＝ｆ１Ｆ（ｎ＋ｑ２）及びｆＤＣＬＫ２＝ｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係に従って生成するクロックコンバータと、前記ドットクロック信号に従って前記フレームメモリから画素ごとの映像データを読み出し、読み出された映像データと前記水平同期信号とを前記表示駆動部に供給するタイミングコントローラと、を有し、前記表示駆動部は、前記表示部の１つの行に配置されている画素部での、初期化、前記駆動トランジスタの閾値検出、映像データの書込み、発光の少なくとも４つの工程を、前記水平同期信号に同期して行ごとに順次駆動し、垂直走査がフレーム周期で繰り返されるとき、垂直ブランキング期間に対応する仮想的な行を含む全ての行の中で、初期化、Ｖｔｈ検出、書込み、及び発光のそれぞれの工程にある行の数は、常に一定である。
【発明の効果】
【０００７】
開示される態様に係る映像表示装置によれば、前記取得された映像が、前記入力映像フォーマットと比較して、フレーム周波数が同一でかつ垂直ブランキング行が少ない出力映像フォーマットに従って表示される。その結果、垂直走査が垂直ブランキング行を巡回するときに生じる駆動電流の変動が低減されるので、駆動電流の変動に起因する表示むらが抑制された有機ＥＬ表示装置が得られる。 
【図面の簡単な説明】
【０００８】
【図１】図１は、実施の形態１に係る映像表示装置の構成の一例を示す機能ブロック図である。
【図２】図２は、実施の形態１に係る画素部の構成の一例を示す回路図である。
【図３】図３は、入力映像フォーマットの一例を示す概念図である。
【図４】図４は、比較例に係る映像表示動作の一例を示すタイミングチャートである。
【図５】図５は、実施の形態１に係る映像フォーマット変換部の構成の一例を示す機能ブロック図である。
【図６】図６は、実施の形態１に係る出力映像フォーマットの一例を示す概念図である。
【図７】図７は、実施の形態１に係る映像表示動作の一例を示すタイミングチャートである。
【図８】図８は、実施の形態２に係る出力映像フォーマットの一例を示す概念図である。
【図９】図９は、実施の形態２に係る映像表示動作の一例を示すタイミングチャートである。
【図１０】図１０は、映像表示装置を内蔵した薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【０００９】
（本発明の基礎となった知見）
背景技術の欄に記載したように、映像表示装置において、フレーム周期内で表示むらが発生する場合がある。この問題に関し、本発明者は、垂直ブランキング期間の存在がそのような表示むらの発生に関与していることを見出した。
【００１０】
以下では、まず、垂直ブランキング期間の存在によって表示むらが発生するメカニズムについて、比較例を用いて説明し、その後、表示むらを解消するために本発明者が考案した映像表示装置について説明する。
【００１１】
図３は、入力映像フォーマットの一例を示す概念図である。映像表示装置は、例えば、このような入力映像フォーマットで表された映像を取得し、表示するものとする。
【００１２】
図３に示される入力映像フォーマットは、フレームがｎ行ｍ列の有効画素領域とｐ１列の水平ブランキング期間とｑ１行の垂直ブランキング期間とで構成されかつ複数のそのようなフレームをフレーム周波数ｆ１Ｆで表示するための映像フォーマットである。当該入力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ１はｆ１Ｆ（ｎ＋ｑ１）であり、ドット周波数ｆＤＣＬＫ１はｆ１Ｆ（ｍ＋ｐ１）（ｎ＋ｑ１）である。
【００１３】
ここで、水平ブランキング期間及び垂直ブランキング期間は、アナログ映像信号において水平同期信号及び垂直同期信号を表す時間をとるために設けられるものであり、対応する画素が表示部に実在していない（つまり、実際の表示動作が行われない）仮想的な列及び行である。
【００１４】
図４は、比較例に係る映像表示動作の一例を示すタイミングチャートである。図４には、映像を図３の入力映像フォーマットに従って表示するときの、（ａ）表示部での表示動作の一例、及び（ｂ）表示部の全体での駆動電流の時間変化の一例が示されている。当該表示部には、複数の画素をｎ行ｍ列の行列状に配置してなる一般的な表示パネルを想定する。
【００１５】
図４の（ａ）は、各画素での表示動作を表示部の行ごとに進行させる垂直走査の様子を模式的に表している。各画素での表示動作は、例えば、初期化、駆動トランジスタの閾値検出（Ｖｔｈ検出）、映像データの書込み（書込み）、発光の４つの工程で構成されてもよい。
【００１６】
垂直走査では、表示動作の対象となる行が水平走査周波数で切り替えられ、垂直ブランキング行を含むすべての行がフレーム周期ごとに巡回される。ところが、前述したように、垂直ブランキング行では、対応する画素が存在しないため、実際の表示動作は行われず、アナログ映像信号において垂直同期信号を表すための時間だけが経過する。そのため、垂直走査が垂直ブランキング行の巡回に入ると、表示部全体で実際に表示動作が行われている行の数が変動する。
【００１７】
すると、図４の（ｂ）に示されるように、表示部全体で表示動作に用いられる各種の駆動電流ｉ＿ＶＩＮＩ、ｉ＿ＶＴＦＴ、ｉ＿ＶＲＥＦが変動する。駆動電流が変動することで、例えば、パネル表示部から電源部までに至る配線抵抗による電源配線の電圧降下などの影響により、パネル表示部に配置された各画素が受け取る電源電圧が変動する。その結果、各画素での発光特性が変動し、表示むらが発生する。
【００１８】
以上が、垂直ブランキング期間の存在によってフレーム周期内で表示むらが発生するメカニズムである。なお、図４に示される各工程での表示動作及び各駆動電流については、実施の形態の欄でさらに詳しく説明する。
【００１９】
本発明者は、上述の表示むらを軽減又は解消すべく鋭意検討した結果、以下に開示される映像表示装置に到達した。
【００２０】
開示される１つの態様に係る映像表示装置は、各々が、有機ＥＬ素子と、前記有機ＥＬ素子に発光駆動電流を供給する駆動トランジスタとを含む複数の画素部をｎ行ｍ列のマトリクス状に配置してなる表示部と、フレームがｎ行ｍ列の有効画素領域とｐ１列の水平ブランキング期間とｑ１行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための入力映像フォーマットで表された映像を取得する映像取得部と、前記映像のフォーマットを、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とｑ１行よりも少ないｑ２行の垂直ブランキング期間とで構成されかつ複数の前記フレームをフレーム周波数ｆ１Ｆで表示するための出力映像フォーマットに変換する映像フォーマット変換部と、前記映像を前記出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２で行ごとに前記表示部に表示する表示駆動部と、を備え、前記映像フォーマット変換部は、前記映像をフレームごとに保持するフレームメモリと、前記水平走査周波数ｆＨＳＹＮＣ２の水平同期信号と、ドット周波数ｆＤＣＬＫ２のドットクロック信号とを、ｆＨＳＹＮＣ２＝ｆ１Ｆ（ｎ＋ｑ２）及びｆＤＣＬＫ２＝ｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係に従って生成するクロックコンバータと、前記ドットクロック信号に従って前記フレームメモリから画素ごとの映像データを読み出し、読み出された映像データと前記水平同期信号とを前記表示駆動部に供給するタイミングコントローラと、を有し、前記表示駆動部は、前記表示部の１つの行に配置されている画素部での、初期化、前記駆動トランジスタの閾値検出、映像データの書込み、発光の少なくとも４つの工程を、前記水平同期信号に同期して行ごとに順次駆動し、垂直走査がフレーム周期で繰り返されるとき、垂直ブランキング期間に対応する仮想的な行を含む全ての行の中で、初期化、Ｖｔｈ検出、書込み、及び発光のそれぞれの工程にある行の数は、常に一定である。
【００２１】
このような構成によれば、前記取得された映像が、前記入力映像フォーマットと比較して、フレーム周波数が同一でかつ垂直ブランキング行が少ない出力映像フォーマットに従って表示される。その結果、垂直走査が垂直ブランキング行を巡回するときに生じる駆動電流の変動が低減されるので、駆動電流の変動に起因する表示むらが抑制された有機ＥＬ表示装置が得られる。 
【００２４】
また、前記映像フォーマット変換部は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係を満たす前記出力映像フォーマットに変換してもよい。
【００２５】
このような構成によれば、前記入力映像フォーマットでのドット周波数と前記出力映像フォーマットでのドット周波数とが一致する。その結果、前記映像のフォーマットを変換する際に、ドット周波数を変換する必要がなくなり、前記映像フォーマット変換部を簡素化できる。
【００２６】
また、前記映像フォーマット変換部は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）ｎなる関係を満たす前記出力映像フォーマットに変換してもよい。
【００２７】
このような構成によれば、前記出力映像フォーマットでの垂直ブランキング期間が完全になくなるので、表示むらを効果的に抑制できる。
【００２８】
なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されてもよい。
【００２９】
以下、実施の形態に係る映像表示装置について、図面を参照しながら具体的に説明する。
【００３０】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００３１】
（実施の形態１）
図１は、実施の形態１に係る映像表示装置の一例である有機ＥＬ表示装置の構成の一例を示す機能ブロック図である。当該映像表示装置は、入力映像フォーマットで表された映像を取得し、当該映像のフォーマットを、当該入力映像フォーマットと比較してフレーム周波数が同一でかつ垂直ブランキング期間が少ない出力映像フォーマットに変換し、当該映像を当該出力映像フォーマットに従って表示する表示装置である。
【００３２】
図１に示されるように、映像表示装置１は、表示部２と、表示駆動部４と、映像フォーマット変換部７と、映像取得部８と、電源回路９とを備える。
【００３３】
表示部２は、複数の画素部３を行列状に配置してなる。
【００３４】
表示駆動部４は、走査線駆動回路５及び信号線駆動回路６を有する。
【００３５】
走査線駆動回路５は、行ごとに設けられた制御線５１を介して、当該行に配置された各画素部３に、表示動作を制御するための制御信号を供給する。
【００３６】
信号線駆動回路６は、列ごとに設けられたデータ線６１を介して、当該列に配置された各画素部３に、発光輝度を示すデータ信号を供給する。
【００３７】
映像取得部８は、図３に示される入力映像フォーマットで表された映像を、外部の映像ソース１０から取得する。
【００３８】
映像フォーマット変換部７は、取得された前記映像のフォーマットを、入力映像フォーマットと比較してフレーム周波数が同一でかつ垂直ブランキング期間が少ない出力映像フォーマットに変換する。映像フォーマットの変換の詳細については後述する。
【００３９】
表示駆動部４は、前記映像を、当該変換後の出力映像フォーマットに従って、表示部２で表示する。
【００４０】
電源回路９は、電源線９１を介して各画素部３に、駆動電流を供給する。
【００４１】
以下、映像表示装置１の細部の構成及び動作について、具体例を用いて、詳細に説明する。
【００４２】
図２は、画素部３の構成の一具体例を示す回路図である。
【００４３】
図２に示されるように、画素部３は、有機ＥＬ素子３１、保持容量３２、駆動トランジスタ３３、及びスイッチングトランジスタ３４、３５、３６、３７を有している。
【００４４】
制御線５１は、イネーブル制御線５１ａ、初期化制御線５１ｂ、参照制御線５１ｃ、及び走査制御線５１ｄから構成される。イネーブル制御線５１ａ、初期化制御線５１ｂ、参照制御線５１ｃ、及び走査制御線５１ｄは、走査線駆動回路５から画素部３へ、イネーブル信号Ｅｎａｂｌｅ、初期化信号Ｉｎｉ、リセット信号Ｒｅｓｅｔ、及び走査信号Ｓｃａｎをそれぞれ伝達する。
【００４５】
電源線９１は、第１電源線９１ａ、第２電源線９１ｂ、初期化電圧線９１ｃ、及び参照電圧線９１ｄから構成される。第１電源線９１ａ、第２電源線９１ｂ、初期化電圧線９１ｃ、及び参照電圧線９１ｄは、電源回路９から画素部３へ、第１電源電圧ＶＴＦＴ、第２電源電圧ＶＥＬ、初期化電圧ＶＩＮＩ、及び参照電圧ＶＲＥＦの駆動電流をそれぞれ伝達する。
【００４６】
画素部３は、イネーブル信号Ｅｎａｂｌｅ、初期化信号Ｉｎｉ、リセット信号Ｒｅｓｅｔ、及び走査信号Ｓｃａｎに従い、第１電源電圧ＶＴＦＴ、第２電源電圧ＶＥＬ、初期化電圧ＶＩＮＩ、及び参照電圧ＶＲＥＦを用いて、例えば図４の（ａ）に示されるような、初期化、Ｖｔｈ検出、書込み、発光の４つの工程で構成される表示動作を行う。
【００４７】
画素部３は、各工程で、例えば次のような表示動作を行う。なお、以下の説明で用いる電流や電圧の極性は、駆動トランジスタ３３、スイッチングトランジスタ３４〜３７がＮ型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成される場合の一例である。駆動トランジスタ３３、スイッチングトランジスタ３４〜３７は、Ｐ型ＭＯＳトランジスタで構成されてもよく、その場合でも、電流や電圧の極性を逆に読み替えることで、以下の説明は成り立つ。
【００４８】
初期化工程では、スイッチングトランジスタ３４がオフ状態、スイッチングトランジスタ３５および３６がオン状態にされる。初期化電圧線９１ｃに電流が流出して、駆動トランジスタ３３のゲート電圧が参照電圧ＶＲＥＦに保たれつつ、駆動トランジスタ３３のソース電圧が初期化電圧ＶＩＮＩに下降する。この際に、有機ＥＬ素子３１のアノード電圧Ｖａｎｏは、初期化期間より先の発光期間により、発光状態に依存した電圧（例えばＶａｎｏ（ＯＮ）＞ＶＩＮＩ）となっているため、有機ＥＬ素子３１のアノードから初期化電源線９１ｃへと電流が流れ、有機ＥＬ素子３１が充電される。ここで、初期化電圧ＶＩＮＩと第２電源電圧ＶＥＬとの電位差ＶＩＮＩ−ＶＥＬは、有機ＥＬ素子３１の閾値電圧Ｖｔｈ（ＥＬ）よりも低い電位差となるように設定されるため、有機ＥＬ素子３１はオフ状態となる。有機ＥＬ素子３１はオフ状態において、容量がＣｅｌの静電容量として機能する。また、参照電圧ＶＲＥＦと初期化電圧ＶＩＮＩの電位差ＶＲＥＦ−ＶＩＮＩは、駆動トランジスタ３３の閾値電圧Ｖｔｈよりも大きくなるように設定されるため、駆動トランジスタ３３はオン状態となる。
【００４９】
Ｖｔｈ検出工程では、スイッチングトランジスタ３５がオフ状態、スイッチングトランジスタ３４および３６がオン状態にされる。駆動トランジスタ３３は初期化工程によりオン状態となっているため、第１電源電圧ＶＴＦＴからスイッチングトランジスタ３４および駆動トランジスタ３３を経由して、保持容量３２および有機ＥＬ素子３１へと、電流が流れる。さらに保持容量３２へ流れ込む電流に対応して、駆動トランジスタ３３のゲート電圧を与える参照電圧線９１ｄの電圧をＶＲＥＦに一定に保つために、参照電圧線９１ｄに接続された電源へと電流が流出する。すなわち、参照電圧ＶＲＥＦによって、駆動トランジスタ３３のゲート電圧をＶＲＥＦに保持しつつ、駆動トランジスタ３３のソース電圧が、ゲート−ソース間電圧が閾値電圧Ｖｔｈに達するまで上昇し、保持容量３２に閾値電圧Ｖｔｈが保持される。よって、保持容量３２と有機ＥＬ素子３１とが接続された駆動トランジスタ３１のソース電圧はＶＲＥＦ−Ｖｔｈとなる。また参照電圧ＶＲＥＦの場合と同様に、有機ＥＬ素子３１へ流れ込む電流に対応して、有機ＥＬ素子３１のカソード電圧を与える第２電源線９１ｂの電圧をＶＥＬに一定に保つために、第２電源線９１ｂに接続された電源へと電流が流出する。
【００５０】
書込み工程では、スイッチングトランジスタ３４、３５および３６がオフ状態、スイッチングトランジスタ３７がオン状態にされる。有機ＥＬ素子３１および保持容量３２の接続ノードには閾値検出工程で保持された電圧ＶＲＥＦ−Ｖｔｈが保持されているため、データ線６１のデータ信号Ｄａｔａの電圧Ｖｄａｔａが印加されると、保持容量３２の容量をＣｓとして、保持容量３２には（Ｃｅｌ／（Ｃｅｌ＋Ｃｓ））（Ｖｄａｔａ−ＶＲＥＦ）＋Ｖｔｈの電圧が保持される。
【００５１】
発光工程では、スイッチングトランジスタ３７がオフ状態、スイッチングトランジスタ３４がオン状態にされる。駆動トランジスタ３３は、ゲート−ソース間電圧から閾値電圧Ｖｔｈを差し引いた電圧に対応する大きさの発光駆動電流を、第１電源線９１ａから有機ＥＬ素子３１を介して第２電源線９１ｂに流す。閾値電圧Ｖｔｈの発光駆動電流への寄与は、Ｖｔｈ検出工程で保持容量３２に保持された閾値電圧Ｖｔｈにより相殺されるので、有機ＥＬ素子３１は、データ信号Ｄａｔａの電圧に正確に対応する輝度で発光する。
【００５２】
このように、第１電源線９１ａ、第２電源線９１ｂ、初期化電圧線９１ｃ、及び参照電圧線９１ｄには、表示動作の工程に応じた電流が流れる。
【００５３】
再び図４の（ａ）を参照して説明を続ける。垂直走査がフレーム周期で繰り返されるとき、垂直ブランキング行を含む全ての行の中で、初期化、Ｖｔｈ検出、書込み、及び発光のそれぞれの工程にある行の数は、常に一定である。ただし、垂直ブランキング行では、実際の表示動作が行われないので、各工程で用いられる駆動電流は、表示部２の全体として、その工程にある垂直ブランキング行の数が多いほど小さくなる。
【００５４】
その結果、図３の入力映像フォーマットに従って映像を表示したとすれば、図４の（ｂ）に示されるように、駆動電流ｉ＿ＶＩＮＩ、ｉ＿ＶＴＦＴ（＝−ｉ＿ＶＥＬ）、ｉ＿ＶＲＥＦに比較的大きな変動が生じる。ここで、駆動電流ｉ＿ＶＩＮＩ、ｉ＿ＶＴＦＴ（＝−ｉ＿ＶＥＬ）、及びｉ＿ＶＲＥＦは、図２の初期化電圧線９１ｃ、第１電源線９１ａ（又は第２電源線９１ｂ）、及び参照電圧線９１ｄに流れるそれぞれの電流の、表示部２の全体での大きさを表している。
【００５５】
このような駆動電流の変動は、映像取得部８で取得された映像を、入力映像フォーマットと比較して、フレーム周波数が同一でかつ垂直ブランキング行が少ない出力映像フォーマットに従って表示することで、低減又は解消される。
【００５６】
そこで、映像表示装置１に、映像フォーマット変換部７が設けられる。
【００５７】
図５は、映像フォーマット変換部７の構成の一例を示す機能ブロック図である。図５には、映像フォーマット変換部７と共に、映像取得部８及び表示駆動部４が示されている。
【００５８】
映像フォーマット変換部７は、映像のフォーマットを、入力映像フォーマットから、当該入力映像フォーマットと比較してフレーム周波数が同一でかつ垂直ブランキング行が少ない出力映像フォーマットに変換する変換部であり、フレームメモリ７１、クロックコンバータ７２、及びタイミングコントローラ７３を有している。
【００５９】
映像フォーマット変換部７は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｍｄｏｍ  Ａｃｅｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などを有するコンピュータで構成されてもよい。映像フォーマット変換部７の変換機能は、ＲＯＭに記録されているプログラムを、ＲＡＭを作業用のメモリとして用いて、ＣＰＵが実行することにより果たされるソフトウェア機能であってもよい。また、映像フォーマット変換部７は、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの専用のハードウェア回路で構成されてもよい。
【００６０】
図６は、実施の形態１に係る出力映像フォーマットの一例を示す概念図である。
【００６１】
図６に示される出力映像フォーマットは、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とｑ２（＜ｑ１）行の垂直ブランキング期間とで構成されかつ複数のそのようなフレームをフレーム周波数ｆ１Ｆで表示するための映像フォーマットである。当該出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２はｆ１Ｆ（ｎ＋ｑ２）であり、ドット周波数ｆＤＣＬＫ２はｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）である。
【００６２】
ここで、出力映像フォーマットのフレーム周波数ｆ１Ｆは入力映像フォーマットのフレーム周波数ｆ１Ｆと等しく、出力映像フォーマットでの垂直ブランキング期間の行数ｑ２は、入力映像フォーマットでの垂直ブランキング期間の行数ｑ１よりも少ない。
【００６３】
映像フォーマット変換部７は、映像のフォーマットを入力映像フォーマットから出力映像フォーマットに変換するために、次のような処理を行う。
【００６４】
クロックコンバータ７２は、映像取得部８で取得された映像に含まれる映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢを、フレームメモリ７１に書込む。フレームメモリ７１には、フレーム周期ごとに１フレーム分の映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢが書込まれればよく、フレーム周期内での書込みタイミングは特には限定されない。一例として、クロックコンバータ７２は、入力映像フォーマットでのドット周波数ｆＤＣＬＫ１のドットクロック信号ＤＣＬＫ１に同期して、書込みイネーブル信号ＷＥ、アドレス信号ａｄｄｒを発行することにより、映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢをフレームメモリ７１に書込んでもよい。
【００６５】
クロックコンバータ７２は、出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２の水平同期信号ＨＳＹＮＣ２と、出力映像フォーマットでのドット周波数ｆＤＣＬＫ２のドットクロック信号ＤＣＬＫ２とを、ｆＨＳＹＮＣ２＝ｆ１Ｆ（ｎ＋ｑ２）及びｆＤＣＬＫ２＝ｆ１Ｆ（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係に従って生成する。
【００６６】
タイミングコントローラ７３は、ドットクロック信号ＤＣＬＫ２に同期して、読出しイネーブル信号ＲＥ、アドレス信号ａｄｄｒを発行することにより、映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢを、フレームメモリ７１から読出す。タイミングコントローラ７３は、読出された映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢと水平同期信号ＨＳＹＮＣ２とを表示駆動部４に供給する。
【００６７】
このようにして、映像フォーマット変換部７は、映像のフォーマットを入力映像フォーマットから出力映像フォーマットに変換する。すなわち、映像フォーマット変換部７で行われる映像のフォーマットの変換とは、映像のタイミングの変換である。
【００６８】
表示駆動部４は、表示部２の１つの行に配置されている画素部３での表示動作を、水平同期信号ＨＳＹＮＣ２に同期して行ごとに順次駆動する。
【００６９】
表示駆動部４において、走査線駆動回路５は、１つの行に配置されている画素部３に、当該行の制御線５１を介して、初期化、Ｖｔｈ検出、書込み、発光の４つの工程を実行するための制御信号を供給する動作を、水平同期信号ＨＳＹＮＣ２に同期して、行ごとに行う。また、信号線駆動回路６は、水平同期信号ＨＳＹＮＣ２に同期して、行ごとの画素部３に、各列のデータ線６１を介して、映像データＤａｔａＲ、ＤａｔａＧ、ＤａｔａＢを供給する。
【００７０】
このようにして、表示駆動部４は、前記映像を、出力映像フォーマットでの水平走査周波数で、行ごとに表示部２に表示する。
【００７１】
図７は、実施の形態１に係る映像表示動作の一例を示すタイミングチャートである。図７には、映像を図６の出力映像フォーマットに従って表示するときの、（ａ）表示部での表示動作の一例、及び（ｂ）表示部の全体での駆動電流の時間変化の一例が、図４と同じ表記法で示されている。
【００７２】
図７の（ａ）に示されるように、映像は、図４の（ａ）と比較して垂直ブランキング行の数が少ない出力映像フォーマットに従って表示される。その結果、図７の（ｂ）に示されるように、垂直走査が垂直ブランキング行を巡回するときに生じる駆動電流の変動が低減されるので、駆動電流の変動に起因する表示むらが抑制される。
【００７３】
なお、上述の構成において、映像フォーマット変換部７は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）（ｎ＋ｑ２）なる関係を満たす出力映像フォーマットに変換してもよい。この関係は、入力映像フォーマットでの１フレームの総画素数と出力映像フォーマットでの１フレームの総画素数とが一致することを意味している。
【００７４】
入力映像フォーマットと出力映像フォーマットとで、フレーム周波数ｆ１Ｆは一致しているから、上記の関係を満たすことにより、入力映像フォーマットでのドット周波数ｆＤＣＬＫ１と出力映像フォーマットでのドット周波数ｆＤＣＬＫ２とが一致する。その結果、前記映像のフォーマットを変換する際に、ドット周波数を変換する必要がなくなり、映像フォーマット変換部７を簡素化できる。
【００７５】
（実施の形態２）
実施の形態２では、出力映像フォーマットの他の一例が示される。
【００７６】
図８は、実施の形態２に係る出力映像フォーマットの一例を示す概念図である。
【００７７】
図８に示される出力映像フォーマットは、フレームがｎ行ｍ列の有効画素領域とｐ２列の水平ブランキング期間とで構成されかつ複数のそのようなフレームをフレーム周波数ｆ１Ｆで表示するための映像フォーマットである。当該出力映像フォーマットには垂直ブランキング期間は存在しない。当該出力映像フォーマットでの水平走査周波数ｆＨＳＹＮＣ２はｆ１Ｆｎであり、ドット周波数ｆＤＣＬＫ２はｆ１Ｆ（ｍ＋ｐ２）ｎである。
【００７８】
ここで、出力映像フォーマットのフレーム周波数ｆ１Ｆは入力映像フォーマットのフレーム周波数ｆ１Ｆと等しい。
【００７９】
実施の形態２では、このような出力映像フォーマットに従って、実施の形態１で説明した表示動作が行われる。
【００８０】
図９は、実施の形態２に係る映像表示動作の一例を示すタイミングチャートである。図９には、映像を図８の出力映像フォーマットに従って表示するときの、（ａ）表示部での表示動作の一例、及び（ｂ）表示部の全体での駆動電流の時間変化の一例が、図４と同じ表記法で示されている。
【００８１】
図９の（ａ）に示されるように、映像は、垂直ブランキング行がない出力映像フォーマットに従って表示される。その結果、垂直走査が垂直ブランキング行を巡回することがないので、図９の（ｂ）に示されるように、駆動電流の変動に起因する表示むらが解消される。
【００８２】
なお、上述の構成において、映像フォーマット変換部７は、前記映像のフォーマットを、（ｍ＋ｐ１）（ｎ＋ｑ１）＝（ｍ＋ｐ２）ｎ、ｑ２＝０なる関係を満たす出力映像フォーマットに変換してもよい。すなわち、入力映像フォーマットでの１フレームの総画素数と出力映像フォーマットでの１フレームの総画素数とが一致してもよい。
【００８３】
この関係を満たすことにより、入力映像フォーマットでのドット周波数ｆＤＣＬＫ１と出力映像フォーマットでのドット周波数ｆＤＣＬＫ２とが一致するので、前記映像のフォーマットを変換する際に、ドット周波数を変換する必要がなくなり、映像フォーマット変換部７を簡素化できる。
【００８４】
開示される態様に係る映像表示装置は、図１０に示されるような薄型フラットＴＶに内蔵される。本発明に係る画像表示装置が内蔵されることにより、駆動電流の変動に起因する表示むらが抑制された、高品位な画像表示が可能な薄型フラットＴＶが実現される。
【００８５】
以上、本発明の一つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【００８６】
本発明は、映像表示装置として広く用いることができる。
【符号の説明】
【００８７】
１    映像表示装置
２    表示部
３    画素部
４    表示駆動部
５    走査線駆動回路
６    信号線駆動回路
７    映像フォーマット変換部
８    映像取得部
９    電源回路
１０    映像ソース
３１    有機ＥＬ素子
３２    保持容量
３３    駆動トランジスタ
３４〜３７  スイッチングトランジスタ
５１    制御線
５１ａ  イネーブル制御線
５１ｂ  初期化制御線
５１ｃ  参照制御線
５１ｄ  走査制御線
６１    データ線
７１    フレームメモリ
７２    クロックコンバータ
７３    タイミングコントローラ
９１    電源線
９１ａ  第１電源線
９１ｂ  第２電源線
９１ｃ  初期化電圧線
９１ｄ  参照電圧線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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