(57)【特許請求の範囲】
【請求項１】
ピーク値が第１の値でありレベルが周期的に変化する入力電圧が供給される入力端子と、
電流経路の第１端に前記入力端子が接続され、前記電流経路の第２端に第１のノードが接続され、制御端に前記第１の値よりも低い第２の値の直流電圧が印加されるＮチャネルの第１のトランジスタと、
電流経路の第１端に前記入力端子が接続され、前記電流経路の第２端に第２のノードが接続され、制御端に前記第２の値の直流電圧が印加されるＰチャネルの第２のトランジスタと、
電流経路の第１端に出力端子が接続され、電流経路の第２端に前記第１のノードが接続され、制御端に前記入力電圧が印加されるＮチャネルの第３のトランジスタと、
電流経路の第１端に前記出力端子が接続され、電流経路の第２端に前記第２のノードが接続され、制御端に前記入力電圧が印加されるＰチャネルの第４のトランジスタと、
前記第１のノードと前記第２のノードとの間に接続される第１のコンデンサと、
前記出力端子と基準電位点との間に接続される第２のコンデンサと
を具備する降圧回路。
【請求項２】
前記第１乃至第４のトランジスタは、バックゲートを有する４端子構造であり、
前記第１乃至第４のトランジスタのそれぞれの第２端はそれぞれのバックゲートに接続されている
請求項１に記載の降圧回路。
【請求項３】
前記第１及び第３のトランジスタの第１端と第２端との間にそれぞれ形成された第１及び第３の寄生ダイオードと、
前記第２及び第４のトランジスタの第１端と第２端との間にそれぞれ形成された第２及び第４の寄生ダイオードと
を具備する請求項２に記載の降圧回路。
【請求項４】
前記第２のコンデンサの容量は、前記第１のコンデンサの容量よりも大きい
請求項１乃至３のいずれか１つに記載の降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、降圧回路に関する。
【背景技術】
【０００２】
従来、集積回路内において、耐圧が異なるトランジスタが用いられることがある。例えば、入出力信号レベルが大きい信号を、比較的低い耐圧のトランジスタによって信号処理する場合には、入出力信号レベルに対応した比較的高い耐圧のトランジスタを用いて信号のレベルをレベルシフトする必要がある。
【０００３】
このようなレベルシフトを行う場合には、入出力信号のレベルに対応した高い電源電圧を、低い耐圧のトランジスタに対応した低い電源電圧に降圧する降圧回路が必要である。この降圧回路についても、電源電圧に対応した耐圧のトランジスタを用いる必要がある。
【０００４】
しかしながら、トランジスタはゲート膜厚によって耐圧が異なり、集積回路内において、膜厚が異なるトランジスタを形成するために、製造プロセスが複雑化してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５０６６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、簡単な構成で、出力電圧に対応した耐圧のトランジスタにより構成することができる降圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の降圧回路は、ピーク値が第１の値でありレベルが周期的に変化する入力電圧が供給される入力端子と、電流経路の第１端に前記入力端子が接続され、前記電流経路の第２端に第１のノードが接続され、制御端に前記第１の値よりも低い第２の値の直流電圧が印加されるＮチャネルの第１のトランジスタと、電流経路の第１端に前記入力端子が接続され、前記電流経路の第２端に第２のノードが接続され、制御端に前記第２の値の直流電圧が印加されるＰチャネルの第２のトランジスタと、電流経路の第１端に出力端子が接続され、電流経路の第２端に前記第１のノードが接続され、制御端に前記入力電圧が印加されるＮチャネルの第３のトランジスタと、電流経路の第１端に前記出力端子が接続され、電流経路の第２端に前記第２のノードが接続され、制御端に前記入力電圧が印加されるＰチャネルの第４のトランジスタと、前記第１のノードと前記第２のノードとの間に接続される第１のコンデンサと、前記出力端子と基準電位点との間に接続される第２のコンデンサとを具備する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る降圧回路を示す回路図。
【図２】入力電圧Ｖｉｎの一例を示す波形図。
【図３】比較例を示す回路図。
【図４】実施の形態の動作を説明するためのタイミングチャート。
【図５】図５は図４中の（１）〜（１９）にて示す各期間又はタイミングにおける各トランジスタ及びノードの状態を示す図表。
【図６】第２の実施の形態を示す回路図。
【図７】変形例を示す回路図。
【図８】第３の実施の形態を示す回路図。
【図９】第４の実施の形態を示す回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は第１の実施の形態に係る降圧回路を示す回路図である。また、図２は入力電圧Ｖｉｎの一例を示す波形図である。実施の形態は、簡単な構成で、低い電源電圧に対応する耐圧のトランジスタのみを用いて、高い電源電圧を低い電源電圧に降圧する降圧回路を構成可能とするものである。例えば、実施の形態においては、電源電圧Ｖｄｄを半分の電圧Ｖｒｅｆ（＝Ｖｄｄ／２）に降圧する例を説明するが、１／２に降圧する回路に限定されるものではない。
【００１０】
先ず、図３を参照して、一般的に採用されている降圧回路の比較例について説明する。図３は比較例を示す回路図である。
【００１１】
入力端子ＩＮには、電源電圧Ｖ１が印加される。入力端子ＩＮとノードｎ１２との間には、ＰＭＯＳトランジスタＭＰ１１のソース・ドレイン路が接続される。ノードｎ１２とノードｎ１１との間にはコンデンサＣ１１が接続される。ノードｎ１１と出力端子ＯＵＴとの間には、ＮＭＯＳトランジスタＭＮ１２のドレイン・ソース路が接続される。出力端子ＯＵＴはコンデンサＣ１２を介して基準電位点に接続される。出力端子ＯＵＴに現れる電圧は制御回路１１にも供給される。
【００１２】
また、ノードｎ１１と基準電位点との間には、ＮＭＯＳトランジスタＭＮ１１のドレイン・ソース路が接続され、ノードｎ１２と出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭＰ１２のソース・ドレイン路が接続される。
【００１３】
制御回路１１はトランジスタＭＰ１１，ＭＮ１２を同時にオン，オフ制御し、また、トランジスタＭＮ１１，ＭＰ１２を同時にオン，オフ制御する。また、制御回路１１は、トランジスタＭＰ１１，ＭＮ１２のオン（ＯＮ）時には、トランジスタＭＮ１１，ＭＰ１２をオフ（ＯＦＦ）にし、トランジスタＭＰ１１，ＭＮ１２のオフ時には、トランジスタＭＮ１１，ＭＰ１２をオンにする。
【００１４】
制御回路１１によって、トランジスタＭＰ１１，ＭＮ１２がオンで、トランジスタＭＮ１１，ＭＰ１２がオフになると、入力端子ＩＮと基準電位点との間に、コンデンサＣ１１，Ｃ１２が直列接続されることになる。コンデンサＣ１１，Ｃ１２の容量が相互に同一である場合には、コンデンサＣ１１，Ｃ１２同士の間の出力端子ＯＵＴには、入力端子ＩＮに供給される電源電圧Ｖ１の１／２の電圧が出力電圧Ｖ２として現れる。
【００１５】
また、制御回路１１によって、トランジスタＭＮ１１，ＭＰ１２がオン、トランジスタＭＰ１１，ＭＮ１２がオフになると、基準電位点と出力端子ＯＵＴとの間に、コンデンサＣ１１，Ｃ１２が並列接続されることになる。これにより、コンデンサＣ１２はコンデンサＣ１１から電荷が供給されて、コンデンサＣ１１，Ｃ１２の端子電圧は相互に同一となる。制御回路１１が各トランジスタのスイッチング周期を適宜設定することによって、出力端子ＯＵＴには、電源電圧Ｖ１の１／２の出力電圧Ｖ２が現れることになる。
【００１６】
図３の比較例においては、トランジスタＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２を確実に駆動するために、制御回路１１は各トランジスタの制御端である各ゲートに対して、電源電圧Ｖ１と同じ電圧を印加する。従って、電源電圧Ｖ１の入力開始から出力端子ＯＵＴに電源電圧Ｖ１の１／２の電圧が現れる迄の間、各トランジスタのゲート・ソース間及びドレイン・ソース間には、電圧Ｖ１が印加されることになる。即ち、図３の比較例では、出力電圧はＶ２＝Ｖ１／２であっても、各トランジスタとしては電圧Ｖ１に対応する耐圧のものを採用する必要がある。また、図３の比較例では、各トランジスタを駆動するための制御回路を設ける必要があり、回路構成が複雑となる。
【００１７】
これに対し、実施形態においては、制御回路を不要にすると共に、トランジスタとしては、電圧Ｖｒｅｆ（＝Ｖｄｄ／２）に対応する耐圧のトランジスタのみを用いて、電源電圧ＶｄｄをＶｒｅｆ（＝Ｖｄｄ／２）に降圧する降圧回路を構成する。例えば、Ｖｄｄ＝３Ｖの場合には、Ｖｒｅｆ＝１．５Ｖの直流電圧を発生することができる。
【００１８】
図１において、入力端子ＩＮには、入力電圧Ｖｉｎが印加される。入力電圧Ｖｉｎは、ピーク値がＶｄｄで０〜Ｖｄｄの範囲で電圧値が変化する交流電圧である。例えば、発振器等によって直流の電源電圧Ｖｄｄを交流電圧に変換することによって、０〜Ｖｄｄで変化する交流電圧を得るようにしてもよい。
【００１９】
図２は入力電圧Ｖｉｎの一例を示す波形図である。図２の例は０からＶｄｄの範囲で変化するパルス状の電圧波形を示している。なお、図２では入力電圧Ｖｉｎとしてパルス状の電圧を示したが、入力電圧Ｖｉｎとしては、パルス状に限らず、正弦波状、三角波状等の各種波形の電圧を採用することができる。
【００２０】
入力端子ＩＮとノードｎ１との間には、ＮＭＯＳトランジスタＭＮ１の電流経路としてのドレイン（第１端）・ソース（第２端）路が接続され、入力端子ＩＮとノードｎ２との間には、ＰＭＯＳトランジスタＭＰ１のドレイン・ソース路が接続される。トランジスタＭＮ１，ＭＰ１はいずれも、バックゲートを有する４端子構造の素子であり、バックゲートとソースとが接続されている。また、トランジスタＭＮ１，ＭＰ１には、それぞれバックゲートとドレインとの間に寄生ダイオードＤＮ１，ＤＰ１が形成されている。
【００２１】
実施形態においては、トランジスタＭＰ１，ＭＮ１のゲートには、Ｖｒｅｆ（＝Ｖｄｄ／２）が印加されるようになっている。
【００２２】
ノードｎ１とノードｎ２との間にはコンデンサＣ１が接続される。
【００２３】
ノードｎ１と出力端子ＯＵＴとの間には、ＮＭＯＳトランジスタＭＮ２のソース・ドレイン路が接続され、ノードｎ２と出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＭＰ２のソース・ドレイン路が接続される。トランジスタＭＮ２，ＭＰ２はいずれも、バックゲートを有する４端子構造の素子であり、バックゲートとソースとが接続されている。また、トランジスタＭＮ２，ＭＰ２には、それぞれバックゲートとドレインとの間に寄生ダイオードＤＮ２，ＤＰ２が形成されている。
【００２４】
実施形態においては、トランジスタＭＰ２，ＭＮ２のゲートには、入力電圧Ｖｉｎが印加されるようになっている。
【００２５】
出力端子ＯＵＴと基準電位点との間にはコンデンサＣ０が接続される。なお、出力端子ＯＵＴには負荷Ｒが接続されている。
【００２６】
実施の形態においては、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、いずれも電圧Ｖｒｅｆ（＝Ｖｄｄ／２）に対応した耐圧の素子によって構成されている。
【００２７】
なお、図１ではトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、いずれもバックゲートを有する４端子構造の素子であり、それぞれバックゲートとドレインとの間に寄生ダイオードＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２が形成されている例を示したが、各トランジスタは、バックゲート及び寄生ダイオードＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２は必須の構成ではない。
【００２８】
また、実施の形態においては、コンデンサＣ０，Ｃ１の容量は同一でなくてもよい。負荷Ｒを駆動することを考慮すると、コンデンサＣ０の容量Ｃ０としては比較的大きな容量値のものを採用することができ、コンデンサＣ１の容量Ｃ１との間において、Ｃ０>>Ｃ１とすることができる。
【００２９】
次に、このように構成された実施の形態の動作について図４及び図５を参照して説明する。図４は実施の形態の動作を説明するためのタイミングチャートであり、図５は図４中の（１）〜（１９）にて示す各期間又はタイミングにおける各トランジスタ及びノードの状態を示す図表である。
【００３０】
図４は上から入力電圧Ｖｉｎ、ノードｎ２の電圧Ｖｎ２、ノードｎ１の電圧Ｖｎ１及び出力端子ＯＵＴに現れる出力電圧Ｖｏｕｔの変化を示している。入力電圧Ｖｉｎが図２に示すパルス状の電圧であるものとして、図４に示す入力電圧Ｖｉｎは、パルス状の入力電圧Ｖｉｎが上昇する期間と下降する期間の過渡的な変化を詳細に示したものである。
【００３１】
なお、トランジスタＭＮ１，ＭＮ２の閾値電圧をＶｔｎ、トランジスタＭＰ１，ＭＰ２の閾値電圧をＶｔｐとし、トランジスタＭＮ１，ＭＮ２のドレイン・ゲート間寄生ダイオードＤＮ１，ＤＮ２の順方向電圧降下をＶｆｎとし、トランジスタＭＰ１，ＭＰ２のドレイン・ゲート間寄生ダイオードＤＰ１，ＤＰ２の順方向電圧降下をＶｆｐとする。また、｜Ｖｔｎ｜＜｜Ｖｆｎ｜、｜Ｖｔｐ｜＜｜Ｖｆｐ｜の関係を仮定する。
【００３２】
コンデンサＣ１，Ｃ０の容量Ｃ１，Ｃ０はＣ０>>Ｃ１の関係にあり、図４及び図５の電圧Ｖｎ２の上昇期間中の期間（１），（２）にのみ、コンデンサＣ１，Ｃ０の充放電時間、容量カップリングによる電圧変動を考慮し、他の期間における充放電時間、容量カップリングによる電圧変動は無視するものとする。また、入力電圧Ｖｉｎは０〜Ｖｄｄの範囲で変化する交流電圧である。
【００３３】
トランジスタＭＮ１はゲートにＶｒｅｆが印加されており、入力電圧Ｖｉｎが０〜Ｖｒｅｆ−｜Ｖｔｎ｜の範囲ではオン（ＯＮ）であり、それ以外の範囲ではオフ（ＯＦＦ）である。同様に、トランジスタＭＰ１はゲートにＶｒｅｆが印加されており、入力電圧ＶｉｎがＶｒｅｆ＋｜Ｖｔｐ｜〜Ｖｄｄの範囲ではＯＮであり、それ以外の範囲ではＯＦＦである。
【００３４】
また、トランジスタＭＮ２はゲートにＶｉｎが印加されており、Ｖｉｎ≧Ｖｎ１＋｜Ｖｔｎ｜の範囲でＯＮであり、それ以外の範囲ではオフ（ＯＦＦ）である。同様に、トランジスタＭＰ２はゲートにＶｉｎが印加されており、Ｖｉｎ≦Ｖｎ２＋｜Ｖｔｐ｜の範囲ではＯＮであり、それ以外の範囲ではＯＦＦである。
【００３５】
トランジスタＭＮ１，ＭＰ１のＯＮ期間には、各ドレインの電圧に応じた電圧がそれぞれのソースに現れ、トランジスタＭＮ２，ＭＰ２のＯＮ期間には、各ソースの電圧に応じた電圧がそれぞれのドレインに現れる。しかし、トランジスタＭＮ１，ＭＰ１がＯＦＦの場合であっても、寄生ダイオードＤＮ１，ＤＰ１や、各トランジスタの弱反転領域、リーク電流等によって、それぞれのソースにはドレイン電圧による影響が現れる。同様に、トランジスタＭＮ２，ＭＰ２がＯＦＦの場合であっても、寄生ダイオードＤＮ２，ＤＰ２や、各トランジスタの弱反転領域、リーク電流等によって、それぞれのドレインにはソース電圧による影響が現れる。
【００３６】
図４はこのような寄生ダイオード等の影響も加味した電圧の変化を示している。なお、寄生ダイオードの影響が無い場合であっても、最終的には図４と同様の出力電圧Ｖｏｕｔが現れる。
【００３７】
図４の（１）は電源投入時において、入力電圧Ｖｉｎが０Ｖから上昇を開始する期間であり、図５に示すように、Ｖｉｎは０Ｖ以上｜Ｖｔｎ｜未満の期間である。この期間には、トランジスタＭＮ１のみがＯＮである。従って、ノードｎ１の電圧Ｖｎ１はＶｉｎとなり、Ｖｉｎの上昇に伴って上昇する。ノードｎ２は、コンデンサＣ１の容量カップリングによって、ノードｎ１と同電位となる。
【００３８】
（２）は、入力電圧Ｖｉｎが｜Ｖｔｎ｜以上でＶｒｅｆ−｜Ｖｔｎ｜未満の期間である。この期間には、トランジスタＭＮ１はＯＮである。トランジスタＭＮ２はゲートとドレインが同電位でありＯＦＦであるが、寄生ダイオードＤＮ２等の影響によって、出力端子ＯＵＴには、出力電圧Ｖｏｕｔとして略Ｖｉｎ−｜Ｖｔｎ｜が現れる。これにより、コンデンサＣ０の充電が開始される。
【００３９】
（３）は、入力電圧ＶｉｎがＶｒｅｆ−｜Ｖｔｎ｜以上Ｖｒｅｖ未満の期間である。この期間には、トランジスタＭＮ１はＯＦＦである。これにより、ノードｎ１の電圧Ｖｎ１は、Ｖｒｅｆ−｜Ｖｔｎ｜にクランプされる。
【００４０】
（４）は入力電圧ＶｉｎがＶｒｅｆになるタイミングである。この時点でも、電圧Ｖｎ１はＶｒｅｆ−｜Ｖｔｎ｜である。このタイミングにおいて、トランジスタＭＮ２は完全にＯＮとなる。これにより、電圧Ｖｏｕｔは電圧Ｖｎ１（＝Ｖｒｅｆ−｜Ｖｔｎ｜）と同電位となり、コンデンサＣ０の初期充電は完了する。
【００４１】
（５）は、入力電圧ＶｉｎがＶｒｅｆよりも大きくＶｒｅｆ＋｜Ｖｔｐ｜未満の期間である。この期間においては、トランジスタＭＰ１はまだ完全なＯＮとなっておらず、ノードｎ２の電圧Ｖｎ２はフローティング状態（ｆｌｏａｔｉｎｇ）である。しかし、寄生ダイオードＤＰ１等の影響によってトランジスタＭＰ１のドレイン電圧（電圧Ｖｎ２）は上昇する。なお、図５では、Ｖｒｅｆ−｜Ｖｔｎ｜＝Ｖｏｕｔ１として示してある。
【００４２】
（６）は、入力電圧ＶｉｎがＶｒｅｆ＋｜Ｖｔｐ｜以上Ｖｄｄ未満の期間である。この期間においては、トランジスタＭＰ１は完全にＯＮとなる。これにより、電圧Ｖｎ２はＶｉｎとなる。これにより、コンデンサＣ１の充電が開始される。
【００４３】
（７）は、入力電圧ＶｉｎがＶｄｄなるタイミングである。このタイミングにおいては、トランジスタＭＰ１はＯＮであり、電圧Ｖｎ２はＶｄｄである。また、コンデンサＣ１の充電が完了する。なお、コンデンサＣ１に充電された電荷量Ｑ１は、Ｑ１＝Ｃ１（Ｖｄｄ−Ｖｏｕｔ１）となる。
【００４４】
（８）は、入力電圧Ｖｉｎが下降を始め、電圧ＶｉｎがＶｒｅｆ＋｜Ｖｔｐ｜より大きくＶｄｄ以下の期間である。この期間においては、電圧Ｖｎ２は電圧Ｖｉｎの低下と共に低下する。一方、電圧Ｖｎ１も容量カップリングによって低下するが、容量Ｃ０＞＞Ｃ１であることから、電圧Ｖｎ１は略Ｖｏｕｔ１を維持する。
【００４５】
（９）は、入力電圧ＶｉｎがＶｒｅｆより大きくＶｒｅｄ＋｜Ｖｔｐ｜以下の期間である。この期間においては、トランジスタＭＰ１はＯＦＦとなる。これにより、電圧Ｖｎ２は電圧Ｖｒｅｆ＋｜Ｖｔｐ｜にクランプされる。
【００４６】
（１０）は、入力電圧ＶｉｎがＶｏｕｔ１より大きくＶｒｅｆ以下の期間である。この期間においては、トランジスタＭＮ２がＯＦＦとなる。また、トランジスタＭＮ１は完全なＯＮではないが、寄生ダイオードＤＮ１等の影響によってソース電位は下降するフローティング状態となる。
【００４７】
（１１）は、入力電圧ＶｉｎがＶｏｕｔ１−｜Ｖｔｎ｜より大きくＶｏｕｔ１以下の期間である。この期間においては、トランジスタＭＮ１がＯＮとなる。これにより、電圧Ｖｎ１はＶｉｎとなる。
【００４８】
（１２）は、入力電圧Ｖｉｎが０Ｖより大きくＶｏｕｔ１−｜Ｖｔｎ｜以下の期間である。この期間においては、トランジスタＭＰ２がＯＮとなる。トランジスタＭＮ１はＯＮであり、入力端子ＩＮと基準電位点との間にコンデンサＣ１，Ｃ０が直列接続される。コンデンサＣ１に保持されている電荷はコンデンサＣ０に流れて、コンデンサＣ１の放電、コンデンサＣ０の充電が開始される。
【００４９】
（１３）は、入力電圧Ｖｉｎが０Ｖになるタイミングである。トランジスタＭＮ１，ＭＰ２がオンであり、コンデンサＣ１の放電が終了する。コンデンサＣ０，Ｃ１の容量Ｃ０，Ｃ１がＣ０>>Ｃ１であるので、コンデンサＣ０の端子電圧、即ち、出力端子ＯＵＴに現れる電圧Ｖｏｕｔ（＝Ｖｏｕｔ２）は、コンデンサＣ０，Ｃ１の充放電以前のコンデンサＣ１の端子電圧を容量分割した電圧値をコンデンサＣ０の端子電圧に加えた下記（１）式で表される。
【００５０】
Ｖｏｕｔ２＝Ｖｏｕｔ１＋（Ｃ１／Ｃ０）・（Ｖｄｄ−Ｖｒｅｆ＋｜Ｖｔｎ｜）    …（１）
上記（１）式の電圧Ｖｏｕｔ２は、Ｖｒｅｆ−｜Ｖｔｎ｜よりも若干高い電圧であり、入力電圧Ｖｉｎの１／２の電圧Ｖｒｅｆよりも若干低い電圧である。
【００５１】
（１４）は入力電圧Ｖｉｎの２回目のパルス入力が開始されて、入力電圧Ｖｉｎが０Ｖ以上Ｖｏｕｔ−｜Ｖｔｐ｜未満の期間である。この期間には、トランジスタＭＮ１，ＭＰ２がＯＮである。ノードｎ１の電圧Ｖｎ１は、Ｖｉｎであり、Ｖｉｎの上昇に伴って上昇する。
【００５２】
（１５）は、入力電圧ＶｉｎがＶｏｕｔ２−｜Ｖｔｐ｜以上Ｖｏｕｔ２未満の期間である。この期間には、トランジスタＭＰ２はＯＦＦとなる。ノードｎ２は、コンデンサＣ１の容量カップリングによって、ノードｎ１と同様に上昇しようとするが、Ｃ０>>Ｃ１であり、電圧Ｖｎ２は略Ｖｏｕｔ２のままである。
【００５３】
（１６）は入力電圧ＶｉｎがＶｏｕｔ２以上Ｖｒｅｆ未満の期間である。この期間には、全てのトランジスタはＯＦＦとなる。これにより、電圧Ｖｎ１は、Ｖｏｕｔ２にクランプされる。また、ノードｎ２は、フローティング状態となる。
【００５４】
（１７）は、入力電圧ＶｉｎがＶｒｅｆ以上Ｖｒｅｆ＋｜Ｖｔｐ｜未満の期間である。この期間においては、トランジスタＭＰ１はまだ完全なＯＮとなっておらず、ノードｎ２はフローティング状態である。しかし、寄生ダイオードＤＰ１等の影響によってトランジスタＭＰ１のドレイン電圧（電圧Ｖｎ２）は上昇する。
【００５５】
（１８）は、入力電圧ＶｉｎがＶｒｅｆ＋｜Ｖｔｐ｜以上Ｖｄｄ未満の期間である。この期間においては、トランジスタＭＰ１は完全にＯＮとなる。これにより、電圧Ｖｎ２はＶｉｎとなる。これにより、コンデンサＣ１の充電が開始される。
【００５６】
（１９）は、入力電圧ＶｉｎがＶｄｄなるタイミングである。このタイミングにおいては、トランジスタＭＰ１はＯＮであり、電圧Ｖｎ２はＶｄｄである。また、コンデンサＣ１の充電が完了する。なお、コンデンサＣ１に充電された電荷量Ｑ１は、Ｑ１＝Ｃ１（Ｖｄｄ−Ｖｏｕｔ２）となる。
【００５７】
以後同様の動作が繰り返される。即ち、入力電圧Ｖｉｎが下降し、０Ｖになると、トランジスタＭＮ１，ＭＰ２がオンとなって、コンデンサＣ１の放電が終了する。Ｃ０>>Ｃ１であるので、コンデンサＣ０の端子電圧、即ち、出力端子ＯＵＴに現れる電圧Ｖｏｕｔ（＝Ｖｏｕｔ３）は、下記（２）式で表される。
【００５８】
Ｖｏｕｔ３＝Ｖｏｕｔ２＋（Ｃ１／Ｃ０）・（Ｖｄｄ−Ｖｒｅｆ＋｜Ｖｔｎ｜）    …（２）
即ち、入力電圧Ｖｉｎのパルスが入力される毎に、出力電圧Ｖｏｕｔは、（Ｃ１／Ｃ０）・（Ｖｄｄ−Ｖｒｅｆ＋｜Ｖｔｎ｜）ずつ上昇し、最終的には、電圧Ｖｏｕｔは電圧Ｖｒｅｆに近づく。
【００５９】
このように、実施の形態においては、図１の降圧回路によって、入力電圧Ｖｉｎを振幅が１／２の直流電圧Ｖｒｅｆに降圧することができる。また、トランジスタＭＮ１，ＭＰ１については、ゲートにＶｒｅｆが印加されており、入力電圧Ｖｉｎ、ノードｎ１，ｎ２のいずれも０〜Ｖｄｄ以内で変化するので、トランジスタＭＮ１，ＭＰ１の、ゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間には、電圧Ｖｒｅｆ以下の電圧しか印加されない。従って、トランジスタＭＮ１，ＭＰ１としては、電圧Ｖｒｅｆに対応した耐圧のトランジスタを採用することが可能である。
【００６０】
また、トランジスタＭＮ１，ＭＰ１の、ゲート・ソース間、ゲート・ドレイン間及びソース・ドレイン間に印加される電圧は、電圧Ｖｉｎと電圧Ｖｎ１との差、電圧Ｖｉｎと電圧Ｖｎ２との差、電圧Ｖｉｎと電圧Ｖｏｕｔとの差である。これらの電圧差は、いずれもＶｒｅｆ＋｜Ｖｔｎ｜又はＶｒｅｆ＋｜Ｖｔｐ｜以内であり、トランジスタＭＮ１，ＭＰ１としては、略電圧Ｖｒｅｆに対応した耐圧のトランジスタを採用することが可能である。このように、全てのトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２において、電圧Ｖｒｅｆに対応した耐圧のトランジスタを採用することが可能である。
【００６１】
また、実施の形態では、Ｃ０>>Ｃ１に設定することができるので、コンデンサＣ１として小さい容量の素子を採用した場合でも、コンデンサＣ０の容量を大きくすることで、十分な負荷駆動能力を確保することが可能である。
（第２の実施の形態）
図６は第２の実施の形態を示す回路図である。図６において図１と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、トランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２に夫々代えて、トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４を採用した点が図１の降圧回路と異なるのみである。
【００６２】
トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４は、それぞれ３端子構造の素子である点がトランジスタＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２と異なる。ＮＭＯＳトランジスタＭＮ３は、ゲートにＶｒｅｆが印加され、ソースは入力端子ＩＮに接続され、ドレインはノードｎ１に接続される。ＰＭＯＳトランジスタＭＰ３は、ゲートにＶｒｅｆが印加され、ソースは入力端子ＩＮに接続され、ドレインはノードｎ２に接続される。また、ＮＭＯＳトランジスタＭＮ４は、ゲートにＶｉｎが印加され、ソースは出力端子ＯＵＴに接続され、ドレインはノードｎ１に接続される。ＰＭＯＳトランジスタＭＰ４は、ゲートにＶｉｎが印加され、ソースは出力端子ＯＵＴに接続され、ドレインはノードｎ２に接続される。
【００６３】
他の構成は図１と同様である。
【００６４】
このように構成された実施の形態においても、各トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４の動作及び各ノードｎ１，ｎ２及び出力端子ＯＵＴの電圧変化は、基本的には、図４のタイミングチャート及び図５の図表と同様である。実施の形態では、各トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のソース・ドレイン間に寄生ダイオードによる電流経路が形成されていないことから、トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のオンからオフへの遷移時又はオフからオンへの遷移時における動作が図４及び図５と若干異なるのみである。しかしこの場合でも、各トランジスタの弱反転領域、リーク電流等によって各ノードｎ１，ｎ２及び出力端子ＯＵＴの電圧変化は、図４及び図５と略同様に変化する。
【００６５】
従って、この実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
（変形例）
図７は変形例を示す回路図である。図７において図６と同一の構成要素には同一符号を付して説明を省略する。図７はダイオードＤ１〜Ｄ４を採用したものである。
【００６６】
図７に示すように、寄生ダイオードではなく、ダイオードＤ１〜Ｄ４を採用して、各トランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のソース・ドレイン間に接続しても、第１及び第２の実施の形態と同様の機能を有する降圧回路を構成することができる。
（第３の実施の形態）
図８は第３の実施の形態を示す回路図である。図８において図１と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、図１と同一構成の２組の降圧回路を組み合わせたものである。図８においては、２つの入力端子ＩＮの一方には入力電圧Ｖｉｎを供給し、他方には入力電圧Ｖｉｎを反転させた入力電圧／Ｖｉｎを供給する。また、コンデンサＣ０の一方は省略し、出力端子ＯＵＴを共用する。
【００６７】
このように構成された実施の形態においては、各降圧回路は図４及び図５と同様に動作する。各入力端子Ｖｉｎには、相互に反転した入力電圧Ｖｉｎ，／Ｖｉｎが入力されるようになっており、出力端子ＯＵＴには、入力電圧Ｖｉｎの１／２の電圧Ｖｒｅｆが現れる。即ち、２相交流入力の場合でも、上記第１及び第２の実施の形態と同様に動作する。なお、入力電圧が相互に反転した２相交流入力の場合には、Ｖｏｕｔ１〜Ｖｏｕｔ３のＶｒｅｆからのずれ分が相殺されるので、より短時間で正確に、入力電圧Ｖｉｎの１／２の電圧Ｖｒｅｆを得ることができる。
【００６８】
このようにこの実施の形態においては、上記各実施の形態と同様の効果を得ることができる。
（第４の実施の形態）
図９は第４の実施の形態を示す回路図である。図９において図１と同一の構成要素には同一符号を付して説明を省略する。実施の形態における降圧回路は、図１と同一構成の３組の降圧回路を組み合わせたものである。図９においては、３つの入力端子ＩＮの１つには入力電圧ＶｉｎＡを供給し、他の１つには入力電圧ＶｉｎＢを供給し、他の１つには入力電圧ＶｉｎＣを供給する。入力電圧ＶｉｎＡ〜Ｃは、相互に位相が１２０度ずつ異なる３層交流である。また、３つのコンデンサＣ０のうち２つは省略し、出力端子ＯＵＴを共用する。
【００６９】
このように構成された実施の形態においては、各降圧回路は図４及び図５と同様に動作する。各入力端子Ｖｉｎには、相互に１２０度位相が異なる３相の入力電圧Ｖｉｎが入力されるようになっており、出力端子ＯＵＴには、入力電圧Ｖｉｎの１／２の電圧Ｖｒｅｆが現れる。即ち、３相交流入力の場合でも、上記第１及び第２の実施の形態と同様に動作させることができる。
【００７０】
このようにこの実施の形態においては、上記各実施の形態と同様の効果を得ることができる。
【００７１】
なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００７２】
ＩＮ…入力端子、ＯＵＴ…出力端子、ＭＮ１，ＭＮ２…ＮＭＯＳトランジスタ、ＭＰ１，ＭＰ２…ＰＭＯＳトランジスタ、Ｃ０，Ｃ１…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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