(57)【特許請求の範囲】
【請求項１】
第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップとを備えた半導体集積回路装置であって、
前記半導体集積回路装置は、前記第１半導体チップおよび前記第２半導体チップのそれぞれに接続された共通の電源電圧端子を備え、
前記第１半導体チップは、前記第１回路を動作させる第１テスト回路を備え、
前記第２半導体チップは、前記第２回路を動作させる第２テスト回路を備え、
前記半導体集積回路装置は、バーイン試験のとき、制御信号に従って、前記第１テスト回路と前記第２テスト回路を制御することにより、前記第１回路および前記第２回路の動作を制御する制御回路を具備し、
前記バーイン試験のとき、前記第１半導体チップおよび前記第２半導体チップには、前記共通の電源電圧端子を介して電源電圧が供給され、前記第１回路が動作することにより前記第１半導体チップに作用するストレス量と、前記第２回路が動作することにより前記第２半導体チップに作用するストレス量とが異なるように制御される、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第１半導体チップと前記第２半導体チップとは、バスタブ特性が異なっており、前記第２半導体チップが、前記制御回路を備えている、半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記制御回路は、バーイン試験のとき、前記制御信号に従って、前記第１回路を動作させている時間と前記第２回路を動作させている時間とを異ならせる、半導体集積回路装置。
【請求項４】
請求項２に記載の半導体集積回路装置において、
前記制御回路は、バーイン試験のとき、前記制御信号に従って、前記第１回路の動作速度と、前記第２回路の動作速度とを異ならせる、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置の製造方法に関し、例えば、複数の半導体チップが１個の基板に搭載された半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体チップの故障率は、所謂バスタブ特性に従って、時間の経過に伴って変化することが知られている。すなわち、時間を、初期故障期間、偶発故障期間および摩耗故障期間に分けると、故障率は、初期故障期間において、高い値から低下し、偶発故障期間においては、低い値を維持し、摩耗故障期間において、再び故障率が上昇する。半導体集積回路装置の製造においては、半導体集積回路装置にストレスを与え、初期故障期間おいて故障となるような半導体集積回路装置を取り除くことが行われる。【０００３】
このストレスは、半導体集積回路装置の製造工程において、例えばバーイン試験において与えられる。バーイン試験においては、高温下で、高い電源電圧を半導体集積回路装置へ供給し、半導体集積回路装置を動作させる。これにより、半導体集積回路装置には、ストレスが与えられ、初期故障期間において故障となるような半導体集積回路装置は、バーイン試験において不良となり、取り除くことが可能となる。【０００４】
バーイン試験については、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２６２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高集積化および／または実装面積の小型化を図るために、複数個の半導体チップを１つの基板に搭載し、封止して、１個の半導体集積回路装置とする、所謂マルチチップモジュールあるいはマルチチップパッケージが知られている。この場合、封止する複数個の半導体チップは、同種類の半導体チップであってもよいし、互いに異なる種類の半導体チップであってもよい。【０００７】
互いに異なる種類の半導体チップを１個の半導体集積回路装置とすることにより、価格の上昇を抑制しながら、半導体集積回路装置の高機能化あるいは多機能化を図ることが可能である。この場合、１個の半導体集積回路装置とされる複数の半導体チップのそれぞれは、互いに異なる半導体製造プロセスによって製造される。そのため、より高集積化が可能な先端の半導体製造プロセスによって製造された半導体チップと、低価格化が可能な旧世代の半導体製造プロセスによって製造された半導体チップとが混在して、１個の半導体集積回路装置を構成することがある。一例を挙げると、配線幅が２８ｎｍの半導体製造プロセスによって製造された半導体チップと配線幅が３０ｎｍの半導体製造プロセスによって製造された半導体チップとが、１個に封止され、１個の半導体集積回路装置とされる。【０００８】
本発明者が確認したところでは、このように世代（例えば、配線幅が、２８ｎｍの世代と３０ｎｍの世代）の異なる半導体製造プロセスにより製造された半導体チップにおいては、故障率を表すバスタブ特性が異なる。例えば、配線幅が狭い先端の半導体製造プロセスにより製造された半導体チップのバスタブ特性は、旧世代の半導体製造プロセスにより製造された半導体チップのバスタブ特性に比べて、短い。すなわち、初期故障期間と、偶発故障期間と、摩耗故障期間とを合わせた時間が、先端の半導体製造プロセスにより製造された半導体チップは、旧世代の半導体製造プロセスにより製造された半導体チップに比べて短くなる。【０００９】
本発明者が検討したところでは、このように世代の異なる複数個の半導体チップを、１個に封止し、１個の半導体集積回路装置として、バーイン試験を実施した場合、より先端の半導体プロセスによって製造した半導体チップに故障が発生する可能性が高いことが判明した。すなわち、先端の半導体製造プロセスによって製造した半導体チップにおける摩耗故障期間が、旧世代の半導体製造プロセスによって製造した半導体チップにおける初期故障期間と重なることが生じる。そのため、バーイン試験において、旧世代の半導体製造プロセスによって製造した半導体チップに対して、初期故障期間に相当するストレスを与えると、同じ半導体集積回路装置として封止されている先端の半導体製造プロセスによって製造した半導体チップに対しては、摩耗故障期間に相当するストレスが与えられることになる。バーイン試験において、先端の半導体製造プロセスによる半導体チップには、過剰のストレスが与えられることになり、故障として取り除かれる半導体集積回路装置が増加する可能性がある。【００１０】
一方、バーイン試験において、先端の半導体製造プロセスによって製造された半導体チップに対して初期故障期間に相当するストレスを与えるようにした場合には、１個に封止されている旧世代製の半導体チップに対しては、ストレスが十分ではない。そのため、初期故障期間で故障となるような半導体チップを封止した半導体集積回路装置をバーイン試験において取り除くことが困難となる。【００１１】
特許文献１は、半導体チップに対するバーイン試験を示しているだけで、複数の半導体チップを封止することにより構成された半導体集積回路装置に対するバーイン試験は示されていない。勿論、世代が異なる複数の半導体チップを封止することにより構成された半導体集積回路装置に対してバーイン試験を実施した場合の課題も示されていない。【００１２】
本発明の目的は、複数の半導体チップを有し、バーイン試験においてそれぞれの半導体チップに適切なストレスを与えることが可能な半導体集積回路装置を提供することにある。【００１３】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本明細書には、解決するための手段が複数開示されている。ここでは、代表的な解決手段についてのみ述べる。【００１５】
半導体集積回路装置は、第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップとを備える。ここで、半導体集積回路装置は、バーイン試験のとき、制御信号に従って、第１回路および第２回路の動作を制御する制御回路を具備する。バーイン試験のとき、第１回路が動作することにより第１半導体チップに作用するストレス量と、第２回路が動作することにより第２半導体チップに作用するストレス量とが異なるように、制御回路は第１回路および第２回路を制御する。【００１６】
半導体集積回路装置は、バーイン試験のとき、高温状態におかれ（高温下）、高い電源電圧が供給される。バーイン試験において、第１回路が動作することにより、第１回路を構成する例えば素子および／または配線に電流が流れ、ストレスが発生し、第１半導体チップに作用する。同様に、バーイン試験において、第２回路が動作することにより、第２回路を構成する例えば素子および／または配線に電流が流れ、ストレスが発生し、第２半導体チップに作用する。制御回路は、第１回路が動作することにより第１半導体チップに作用するストレスの量と、第２回路が動作することにより第２半導体チップに作用するストレスの量とが異なるように、第１回路および第２回路を制御する。これにより、バーイン試験のとき、第１半導体チップおよび第２半導体チップのそれぞれに適したストレス量を与えることが可能となる。その結果として、信頼性を維持しながら、歩留まりの高い半導体集積回路装置を提供することが、可能となる。【００１７】
一実施の形態では、制御回路は、バーイン試験のとき、第１回路が動作している時間と第２回路が動作している時間とが異なるように、第１回路および第２回路を制御する。動作している時間を、異ならせることにより、第１回路において発生するストレス量と第２回路において発生すストレス量とが異なるようにされる。【００１８】
また、一実施の形態では、制御回路は、バーイン試験のとき、第１回路の動作速度と第２回路の動作速度とが異なるように制御する。動作速度が異なることにより、時間当たりのストレス量が異なり、第１回路において発生するストレス量と第２回路において発生するストレス量とが異なるようにされる。
【発明の効果】
【００１９】
一実施の形態によれば、複数の半導体チップを有し、バーイン試験においてそれぞれの半導体チップに適切なストレスを与えることが可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１に係わる半導体集積回路装置の構成を示す模式的な平面図である。
【図２】実施の形態１に係わる半導体集積回路装置の構成を示す模式的な断面図である。
【図３】（Ａ）および（Ｂ）は、半導体チップのバスタブ特性を示す図である。
【図４】実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。
【図５】（Ａ）および（Ｂ）は、実施の形態１に係わるバーイン制御回路を説明するための図である。
【図６】実施の形態１に係わるバーイン制御回路の構成を示すブロック図である。
【図７】実施の形態１に係わる半導体集積回路装置のモードを説明するための図である。
【図８】（Ａ）から（Ｃ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための波形図である。
【図９】（Ａ）および（Ｂ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための図である。
【図１０】（Ａ）から（Ｅ）は、実施の形態１に係わるバーイン制御回路の動作を説明するための図である。
【図１１】実施の形態１に係わるバーインボードの構成を示すブロック図である。
【図１２】実施の形態１に係わる半導体集積回路装置を製造するためのフロー図である。
【図１３】実施の形態２に係わるバーインボードの構成を示すブロック図である。
【図１４】（Ａ）および（Ｂ）は、実施の形態２に係わるバーンボードの動作を説明するための図である。
【図１５】実施の形態３に係わる半導体集積回路装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則省略する。
【００２２】
（実施の形態１）
＜半導体集積回路装置の全体構成＞
図１は、実施の形態１に係わる半導体集積回路装置の構成を示す模式的な平面図である。同図において、１０００は、半導体集積回路装置であり、ＳＢは、基板であり、ＣＨＰ１およびＣＨＰ２のそれぞれは、基板ＳＢに搭載された半導体チップを示している。同図は、半導体集積回路装置１０００を平面から見た模式図である。図１において、Ｂ−Ｂ’断面で見た場合の半導体集積回路装置の模式的な断面が、図２に示されている。
【００２３】
図１および図２において、半導体チップＣＨＰ１およびＣＨＰ２は、互いに異なる半導体製造プロセスによって製造されている。特に制限されないが、半導体チップＣＨＰ１（第１半導体チップ）には、ダイナミック型メモリＤＲＡＭのようなメモリ回路（第１回路）、インタフェース回路ＩＦおよびテスト回路ＤＢＴ（第１テスト回路）が、例えば線幅３０ｎｍの半導体製造プロセスによって形成されている。テスト回路ＤＢＴは、ビルトインスキャンテスト回路であり、テストパターンを発生し、ダイナミック型メモリＤＲＡＭに対して発生したテストパターンを供給し、供給したテストパターンに従ってダイナミック型メモリＤＲＡＭを動作させる。
【００２４】
一方、半導体チップＣＨＰ２（第２半導体チップ）には、スタティック型メモリＳＲＡＭ（第２回路または第３回路）、インタフェース回路ＩＦ、ロジック回路（第３回路または第２回路）、テスト回路およびバーイン制御回路ＢＴＣＮＴ（制御回路）が、例えば線幅２８ｎｍの半導体製造プロセスによって形成されている。この実施の形態においては、ロジック回路は、マイクロコントローラＣＰＵと入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２とを含んでいる。また、テスト回路は、スタティック型メモリＳＲＡＭをテストするためのテスト回路ＳＢＴ（第２テスト回路または第３テスト回路）とロジック回路をテストするためのテスト回路ＳＣＡ（第３テスト回路または第２テスト回路）とを含んでいる。スタティック型メモリＳＲＡＭをテストするテスト回路ＳＢＴは、ビルトインスキャンテスト回路であり、テストパターンを発生し、発生したテストパターンをスタティック型メモリＳＲＡＭへ供給し、供給したテストパターンに従ってスタティック型メモリＳＲＡＭを動作させる。また、テスト回路ＳＣＡは、スキャンパス回路であり、ロジック回路に含まれる複数のフリップフロップ回路を直列に接続し、直列に接続したフリップフロップ回路に対してテストパターンを供給し、テストパターンに従ってロジック回路を動作させる。
【００２５】
バーイン制御回路ＢＴＣＮＴは、後で図４〜図１１を用いて詳しく説明するが、バーイン試験のとき、半導体チップＣＨＰ１におけるテスト回路ＤＢＴおよび半導体チップＣＨＰ２におけるテスト回路ＳＢＴおよびＳＣＡを制御する。
【００２６】
半導体チップＣＨＰ１とＣＨＰ２との間は、複数のインタフェース信号ＩＦＣにより、信号の送受信が行われる。例えば、バーイン制御装置ＢＴＣＮＴによって、半導体チップＣＨＰ１に設けられたテスト回路ＤＢＴを制御するための制御信号が、前記した複数のインタフェース信号ＩＦＣに含まれる。特に制限されないが、図１に示した半導体集積回路装置１０００は、高速シリアル通信用の半導体集積回路装置である。例えば、高速のシリアルデータは、入出力回路Ｉ／Ｏ１に供給され、入出力回路Ｉ／Ｏ１からマイクロコントローラＣＰＵへ供給される。マイクロコントローラＣＰＵは、スタティック型メモリＳＲＡＭを用いながら、例えばシリアルデータのプロトコル等を解析する。パラレルデータあるいはプロトコルを変換したシリアルデータを入出力回路Ｉ／Ｏ２から出力する。
【００２７】
マイクロコントローラＣＰＵは、例えば供給されたシリアルデータおよび／または出力するパラレルデータあるいはシリアルデータを、ダイナミック型メモリＤＲＡＭに格納したり、格納したデータをダイナミック型メモリＤＲＡＭから読み出す。このデータの格納および読み出しは、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれに設けられたインタフェース回路ＩＦを介して、インタフェース信号ＩＦＣの送受信として行われる。
【００２８】
この実施の形態１においては、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれは、図２に示すように、基板ＳＢに搭載されている。基板ＳＢは、特に制限されないが、複数の絶縁層を積層することにより構成されており、絶縁層間に金属配線が形成されている。基板ＳＢの一方の主面（例えば図２において上側の面）およびこの主面と対向する面（図２において下側の面）には、金属パッドが形成されており、所定の金属パッド間が、絶縁層間に形成されている金属配線によって電気的に接続されている。また、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれの主面（図２において下側の面）にも金属パッドが形成されており、各回路の入出力と電気的に接続されている。
【００２９】
半導体チップＣＨＰ１の主面に形成された金属パッドと基板ＳＢの一主面に形成された金属パッドとは金属ボールによって電気的に接続され、半導体チップＣＨＰ２の主面に形成された金属パッドと基板ＳＢの一主面に形成された金属パッドとは金属ボールによって電気的に接続されている。半導体チップＣＨＰ１の金属パッドと基板ＳＢの金属パッドとの間に設けられた金属ボールは、図２に示すように複数あり、同図では１個の金属ボールが代表として符号ＳＢＢ１が付されている。同様に、半導体チップＣＨＰ２の金属パッドと基板ＳＢの金属パッドとの間に設けられた金属ボールも、図２に示すように複数あり、同図では１個の金属ボールが代表として符号ＳＢＢ２が付されている。
【００３０】
また、基板ＳＢの下側の面に設けられた金属パッドにも、金属ボールＢＢ１〜ＢＢｎが設けられ、これらの金属ボールを介して、例えば図示しないプリント基板等と電気的に接続される。また、これらの金属ボールＢＢ１〜ＢＢｎの一部は、バーイン試験において、例えば後で図１１を用いて説明するバーインボードの端子と電気的に接続される。なお、図２には、基板ＳＢ内の金属配線として、一部のインタフェース信号ＩＦＣを伝達する金属配線と、半導体チップＣＨＰ２と金属ボールＢＢｎ等を接続する金属配線のみが示されている。
【００３１】
図２において、破線ＰＭは、半導体チップＣＨＰ１およびＣＨＰ２を封止するためのレジンを示している。この実施の形態においては、特に制限されないが、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれの一面が露出し、基板ＳＢと半導体チップＣＨＰ１、ＣＨＰ２との接続部が覆われるように、レジンによって、それぞれの半導体チップＣＨＰ１、ＣＨＰ２が封止されている。
【００３２】
図１および図２においては、基板ＳＢに対して、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれが平行するように、半導体チップＣＨＰ１、ＣＨＰ２は搭載されているが、これに限定されるものではない、例えば、半導体チップＣＨＰ１の上側に半導体チップＨＰ２を乗せる、すなわちスタックするように搭載してもよい。また、半導体チップＣＨＰ１、ＣＨＰ２の面に形成される金属パッドと基板ＳＢの上側面に形成される金属パッドとのピッチが一致しない場合には、ピッチ変換用の再配線層を、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに対して設け、再配線層を介して半導体チップの金属パッドと基板ＳＢの金属パッドとが電気的に接続されるようにしてもよい。
【００３３】
上記したように、半導体チップＣＨＰ１は、３０ｎｍの半導体製造プロセスにより製造され、半導体チップＣＨＰ２は、半導体チップＣＨＰ１を製造する半導体製造プロセスよりも進んだ２８ｎｍの半導体製造プロセスによって製造されている。すなわち、この実施の形態においては、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりも世代の進んだ半導体製造プロセスによって製造されている。旧世代の半導体製造プロセスによって、半導体チップＣＨＰ１を製造することにより、例えば半導体チップＣＨＰ１の価格を下げることが可能となる。一方、進んだ世代の半導体製造プロセスによって、半導体チップＣＨＰ２を製造することにより、より微細化を図ることが可能となり、例えば半導体チップＣＨＰ２に多くの機能を持たせることが可能となる。
【００３４】
一方、進んだ世代の半導体製造プロセスによって製造された半導体チップＣＨＰ２のバスタブ特性を求めると、図３（Ｂ）のようになる。これに対して、旧世代の半導体製造プロセスによって製造された半導体チップＣＨＰ１のバスタブ特性を求めると、図３（Ａ）のようになる。
【００３５】
図３（Ａ）および（Ｂ）において、横軸は時間を示し、縦軸は故障率を示している。なお、図３（Ａ）および（Ｂ）において、時間のスケールは一致している。図３（Ａ）および（Ｂ）から理解されるように、進んだ世代の半導体製造プロセスによって製造した半導体チップにおいては、旧世代の半導体製造プロセスによって製造した半導体チップに比べて、初期故障期間、偶発故障期間および摩耗故障期間のいずれもが、短くなっている。
【００３６】
そのため、半導体チップＣＨＰ１、ＣＨＰ２の両方を、バーイン試験により、同じ時間だけ、動作させた場合、半導体チップＣＨＰ１においては、初期故障期間に生じる故障を発生させるのに適したストレスを作用させることができるのに対して、半導体チップＣＨＰ２に対しては、偶発故障期間に生じる故障あるいは摩耗故障期間に生じる故障を発生させるようなストレスが作用する。あるいは、半導体チップＣＨＰ２に対して適切なストレスが、バーイン試験において作用するようにした場合には、半導体チップＣＨＰ１には、初期故障期間に生じる故障を発生させるのに十分なストレスが作用しないと言う状況が発生する。すなわち、半導体チップＣＨＰ１、ＣＨＰ２の両方に、同じストレスの量を与えた場合には、半導体チップＣＨＰ１、ＣＨＰ２のいずれか一方においてストレス量の過不足が生じる。
【００３７】
＜半導体集積回路装置の構成＞
図４は、この実施の形態に係わる半導体集積回路装置１０００の構成を示すブロック図である。図４において、ＢＢ−Ｖｄ、ＢＢ−ＲＳ、ＢＢ−ＢＥ、ＢＢ−ＴＣ、ＢＢ―Ｍ０、ＢＢ−Ｍ１、ＢＢ−ＢＳ、ＢＢ−ＢＬおよびＢＢ−ＢＤのそれぞれは、図２に示した金属ボールＢＢ１〜ＢＢｎのうちの一部である。以後、これらの金属ボールについては、端子と称する。この実施の形態においては、図２に示した金属ボールＢＢ１〜ＢＢｎのうち、これらの端子ＢＢ−Ｖｄ、ＢＢ−ＲＳ、ＢＢ−ＢＥ、ＢＢ−ＴＣ、ＢＢ―Ｍ０、ＢＢ−Ｍ１、ＢＢ−ＢＳ、ＢＢ−ＢＬおよびＢＢ−ＢＤには、バーイン試験において、電圧、クロック信号および制御信号が供給される。
【００３８】
端子ＢＢ−Ｖｄは、電源電圧端子である。電源電圧端子ＢＢ−Ｖｄは、半導体チップＣＨＰ１およびＣＨＰ２のそれぞれに接続されている。半導体チップＣＨＰ１に含まれているダイナミック型メモリＤＲＡＭ、インタフェース回路ＩＦおよびテスト回路ＤＢＴのそれぞれは、電源電圧端子ＢＢ−Ｖｄに供給される電源電圧Ｖｄを受け、この電源電圧Ｖｄを動作電圧として動作する。同様に、半導体チップＣＨＰ２に含まれるロジック回路、スタティック型メモリＳＲＡＭ、インタフェース回路ＩＦ、バーイン制御回路ＢＴＣＮＴおよびテスト回路ＳＢＴ、ＳＣＡのそれぞれにも、電源電圧Ｖｄが供給され、この電源電圧Ｖｄを動作電圧として動作する。なお、図面が複雑になるのを避けるために、図４においては、インタフェース回路ＩＦは省略されており、図１に示したマイクロコントローラＣＰＵ、入出力回路Ｉ／Ｏ１、Ｉ／Ｏ２は、ロジック回路として示されている。また、テスト回路とテスト対象回路との対応関係を分かり易くするために、ダイナミック型メモリＤＲＡＭのテストを行うテスト回路ＤＢＴは、ダイナミック型メモリＤＲＡＭに含まれるように描かれている。同様に、スタティック型メモリＳＲＡＭをテストするテスト回路ＳＢＴは、スタティック型メモリＳＲＡＭに含まれるように描かれ、ロジック回路をテストするテスト回路ＳＣＡは、ロジック回路に含まれるように描かれている。しかしながら、相互関係を分かり易くするためであり、これに限定されるものではない。
【００３９】
バーイン制御回路ＢＴＣＮＴは、端子ＢＢ−ＲＳ、ＢＢ−ＢＥ、ＢＢ−ＴＣ、ＢＢ―Ｍ０、ＢＢ−Ｍ１、ＢＢ−ＢＳ、ＢＢ−ＢＬおよびＢＢ−ＢＤから供給される信号に基づいて、バーイン用内部クロック信号（以下、内部クロック信号とも称する）ＢＴＣＫ、ロジック用バーインイネーブル信号（以下、Ｌイネーブル信号と称する）ＬＥＢ、スタティック型メモリ用バーインイネーブル信号（以下、Ｓイネーブル信号と称する）ＳＥＢおよびダイナミック型メモリ用バーインイネーブル信号（以下、Ｄイネーブル信号と称する）ＤＥＢを形成する。
【００４０】
テスト回路ＤＢＴは、Ｄイネーブル信号ＤＥＢと内部クロック信号ＢＴＣＫを受信し、Ｄイネーブル信号ＤＥＢが、例えばハイレベル（論理値“１”）となることにより、内部クロック信号ＢＴＣＫに従って、テストパターンを形成し、ダイナミック型メモリＤＲＡＭへ供給する。ダイナミック型メモリＤＲＡＭは、複数のメモリセルを有しており、テストパターンが供給されることにより、順次メモリセルを選択し、選択したメモリセルに対して、供給されたテストパターンの書き込み動作を行う。特に制限されないが、テスト回路ＤＢＴに供給された内部クロック信号ＢＴＣＫは、テスト回路ＤＢＴからダイナミック型メモリＤＲＡＭへも供給され、書き込み動作は、内部クロック信号ＢＴＣＫに同期して実行される。
【００４１】
テスト回路ＳＢＴは、Ｓイネーブル信号ＳＥＢと内部クロック信号ＢＴＣＫを受信し、Ｓイネーブル信号ＳＥＢが、例えばハイレベル（論理値“１”）となることにより、内部クロック信号ＢＴＣＫに従って、テストパターンを形成し、スタティック型メモリＳＲＡＭへ供給する。スタティック型メモリＳＲＡＭは、複数のメモリセルを有しており、テストパターンが供給されることにより、複数のメモリセルからメモリセルを、順次選択し、選択したメモリセルに対してテストパターンを書き込む動作を行う。テスト回路ＳＢＴにおいても、特に制限されないが、供給されている内部クロック信号ＢＴＣＫをスタティック型メモリＳＲＡＭへ供給する。スタティック型メモリＳＲＡＭは、供給されている内部クロック信号ＢＬＣＫに同期して、上記した書き込み動作を実行する。
【００４２】
テスト回路ＳＣＡは、Ｌイネーブル信号ＬＥＢと内部クロック信号ＢＴＣＫとを受信し、Ｌイネーブル信号ＬＥＢが、例えばハイレベル（論理値“１”）になることにより、ロジック回路に含まれている複数のフリップフロップ回路を直列に接続するためのテスト制御信号を形成する。また、テスト回路ＳＣＡは、直列に接続したフリップフロップ回路に供給されるテストパターンを形成し、形成したテスト制御信号とテストパターンを、ロジック回路へ供給する。ロジック回路は、テスト制御信号により、内部に含まれている複数のフリップフロップ回路を直列に接続し、直列に接続したフリップフロップ回路にテストパターンを設定して、動作を開始する。この場合も、テスト回路ＳＣＡは、内部クロック信号ＢＴＣＫをロジック回路へ供給する。ロジック回路は、フリップフロップ回路に設定されたテストパターンを例えば初期の入力信号として、内部クロック信号ＢＴＣＫに同期して、ロジックの動作を実行する。
【００４３】
バーイン制御回路ＢＴＣＮＴは、後で説明するが、端子ＢＢ−ＲＳおよびＢＢ−ＢＥに供給されるリセット信号ＲＳＴＮおよびバーインイネーブル信号ＢＴＥＮと、端子ＢＢ−ＴＣに供給されるバーイン用クロック信号ＴＣＫと、端子ＢＢ−Ｍ０およびＢＢ−Ｍ１に供給されるバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１（モード信号）を受信する。また、この実施の形態においては、バーイン制御回路ＢＴＣＮＴは、端子ＢＢ−ＢＳ、ＢＢ−ＢＬおよびＢＢ−ＢＤに供給される時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬおよびＢＴＣＬＤを受信する。受信したこれらの信号に基づいて、内部クロック信号ＢＴＣＫ、Ｄイネーブル信号ＤＥＢ、Ｓイネーブル信号ＳＥＢおよびＬイネーブル信号ＬＥＢを形成し、出力する。
【００４４】
＜バーイン制御回路ＢＴＣＮＴの構成および動作＞
次に、図５から図１０を用いて、バーイン制御回路ＢＴＣＮＴの構成および動作を説明する。先ず、バーイン制御回路ＢＴＣＮＴに供給される信号および出力される信号と、それぞれの信号に付されている符号との対応関係を明確にしておく。図５（Ａ）は、バーイン制御回路ＢＴＣＮＴに供給される複数の信号とそれぞれの信号に付されている符号との対応を示す図である。また、図５（Ｂ）は、バーイン制御回路ＢＴＣＮＴから出力される信号とそれぞれの信号に付されている符号との対応を示す図である。バーイン制御回路ＢＴＣＮＴに関する説明において用いる図６から図１０においては、図５に示した符号が用いられている。
【００４５】
＜＜バーイン制御回路ＢＴＣＮＴの構成＞＞
図６は、バーイン制御回路ＢＴＣＮＴの構成を示すブロック図である。この実施の形態において、バーイン制御回路ＢＴＣＮＴは、図１および図４に示したように、半導体チップＣＨＰ２に設けられている。すなわち、ロジック回路およびスタティック型メモリＳＲＡＭとともに、１つの半導体チップＣＨＰ２に形成されている。バーイン制御回路ＢＴＣＮＴは、特に制限されないが、Ｂｎ１〜Ｂｎ８の入力ノードとＢｎ９〜Ｂｎ１２の出力ノードを備えている。また、同図において、ＳＢＴＣＴは、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路（第２指定回路）、ＳＣＡＣＴは、ロジック回路用のバーイン時間カウンタ回路（指定回路）、ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路（第１指定回路）、ＢＴＳＱＮは、バーイン試験シーケンス回路（シーケンス回路）である。バーイン制御回路ＢＴＣＮＴが、これらのバーイン時間カウンタ回路およびバーイン試験シーケンス回路を備えている。
【００４６】
入力ノードＢｎ１には、バーイン用クロック信号ＴＣＫが供給され、入力ノードＢｎ１に供給されたバーイン用クロック信号ＴＣＫは、バーイン試験シーケンス回路ＢＴＳＱＮに供給されるとともに、出力ノードＢｎ９へ供給される。出力ノードＢｎ９へ供給されたバーイン用クロック信号ＴＣＫは、バーイン用内部クロック信号ＢＴＣＬＫとして、バーイン制御回路ＢＴＣＮＴから出力される。
【００４７】
入力ノードＢｎ２には、リセット信号ＲＳＴＮが供給され、入力ノードＢｎ２に供給されたリセット信号ＲＳＴＮは、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴ、およびバーイン試験シーケンス回路ＢＴＳＱＮへ供給される。図６において、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれに付されている○印は、位相反転の入力ノードを意味している。この入力ノードは、それぞれのバーイン時間カウンタ回路のリセット入力ノードである。そのため、例えば、論理値“１”（ハイレベル）が有効状態を示すとした場合、リセット信号ＲＳＴＮがロウレベル（論理値“０”）になったとき、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、リセットされる。リセットされることにより、バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、初期のカウント値（例えば、“０”）となる。
【００４８】
バーイン時間カウンタ回路ＳＢＴＣＴは、入力ノードＢｎ３を介して供給される時間カウント用クロック信号ＢＴＣＫＳを受信し、この時間カウント用クロック信号ＢＴＣＫＳをカウントする。また、バーイン時間カウント回路ＳＣＡＣＴは、入力ノードＢｎ４を介して供給される時間カウント用クロック信号ＢＴＣＫＬを受信し、この時間カウント用クロック信号ＢＴＣＫＬをカウントする。同様に、バーイン時間カウント回路ＤＢＴＣＴは、入力ノードＢｎ５を介して供給される時間カウント用クロック信号ＢＴＣＫＤを受信し、この時間カウント用クロック信号ＢＴＣＫＤをカウントする。
【００４９】
例えば、バーイン時間カウント回路ＳＢＴＣＴは、リセットされ、初期のカウント値になった後、受信する時間カウント用クロック信号ＢＴＣＫＳの論理値“０”（ロウレベル）から論理値“１”（ハイレベル）へ変化する回数をカウントし、所定のカウント値に到達すると、時間到達信号を出力する。時間到達信号を出力した後、バーイン時間カウント回路ＳＢＴＣＴは、再び、初期のカウント値から、時間カウント用クロック信号ＢＴＣＫＳの論理値の変化回数をカウントする。以降、このカウント動作が繰り返される。バーイン時間カウント回路ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれも、バーイン時間カウント回路ＳＢＴＣＴと同様に、リセットされ、初期のカウント値になった後、受信する時間カウント用クロック信号ＢＴＣＫＬ、ＢＴＣＫＤの論理値“０”から論理値“１”へ変化する回数をカウントし、所定のカウント値に到達すると、時間到達信号を出力する。時間到達信号を出力した後、バーイン時間カウント回路ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれは、再び、初期のカウント値から、時間カウント用クロック信号ＢＴＣＫＬ、ＢＴＣＫＤの論理値の変化回数をカウントする。以降、このカウント動作が繰り返される。
【００５０】
ここで、バーイン時間カウンタ回路ＳＢＴＣＴは、スタティック型メモリＳＲＡＭ用の時間カウントクロック信号ＢＴＣＫＳをカウントするため、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路である。また、バーイン時間カウンタ回路ＳＣＡＣＴは、ロジック回路用の時間カウントクロック信号ＢＴＣＫＬをカウントするため、ロジック回路用のバーイン時間カウンタ回路である。同様に、バーイン時間カウンタ回路ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭ用の時間カウントクロック信号ＢＴＣＫＤをカウントするため、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路である。
【００５１】
バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれから出力される時間到達信号は、バーイン試験シーケンス回路ＢＲＳＱＮへ供給される。
【００５２】
バーイン試験シーケンス回路ＢＲＳＱＮは、上記したバーイン用クロック信号ＴＣＫおよびバーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれからの時間到達信号とともに、入力ノードＢｎ６およびＢｎ７を介してバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１と、入力ノードＢｎ８を介してバーインイネーブル信号ＢＴＥＮを受信する。ここで、バーインイネーブル信号ＢＴＥは、バーイン制御回路ＢＴＣＮＴを動作させるか否かを指定する信号である。また、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１は、バーイン試験において、このバーイン制御回路ＢＴＣＮＴの動作モードを指定する信号である。特に制限されないが、この実施の形態において、バーイン制御回路ＢＴＣＮＴは、停止モードと、リセットモードと、４種類の動作モードとを有している。
【００５３】
＜＜バーイン制御回路ＢＴＣＮＴのモード選択＞＞
次に、図７を用いて、バーイン制御回路ＢＴＣＮＴのモード選択を説明する。図７には、バーインイネーブル信号ＢＴＥＮ、リセット信号ＲＳＴＮおよびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の組み合わせと、バーイン制御回路ＢＴＣＮＴの動作モードとの対応が表として示されている。図７に示した表において、モードの列には、バーイン制御回路ＢＴＣＮＴの動作モードが示されている。また、この表において、ＢＴＥＮの列、ＲＳＴＮの列、ＭＯＤＥ０の列およびＭＯＤＥ１の列には、バーインイネーブル信号ＢＴＥＮ、リセット信号ＲＳＴＮ、バーインモード制御信号ＭＯＤＥ０およびバーインモード制御信号ＭＯＤＥ１の論理値が示されている。なお、ここでも、論理値“１”が有効を示している。
【００５４】
この図７に示した表（テーブル）に従って、バーイン制御回路ＢＴＣＮＴに設けられているバーイン試験シーケンス回路ＢＴＳＱＮが、バーイン制御回路ＢＴＣＮＴの動作モードを定める。すなわち、バーインイネーブル信号ＢＴＥＮが、論理値“０”であれば、このバーイン制御回路ＢＴＣＮＴを、停止の状態にする（“Ａ）停止”）。一方、バーインイネーブル信号ＢＴＥＮが、論理値“１”で、リセット信号ＲＳＴＮが、論理値“０”であれば、バーイン制御回路ＢＴＣＮＴをリセットの状態（“Ｂ）リセット”）にする。このリセットの状態では、バーン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴのそれぞれも、先に説明したようにリセットされる。なお、停止の状態においては、リセット信号ＲＳＴＮおよびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の論理値は意味を持たないため、図７では、“−”として示されている。同様に、リセットの状態では、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の論理値は意味を持たないため、“−”で示されている。
【００５５】
バーインイネーブル信号ＢＴＥＮが論理値“１”で、リセット信号ＲＳＴＮが論理値“１”のとき、バーイン試験シーケンス回路ＢＴＳＱＮが、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１に従って、バーイン制御回路ＢＴＣＮＴの動作モードを定める。
【００５６】
すなわち、バーインモード制御信号ＭＯＤＥ０が論理値“０”で、バーインモード制御信号ＭＯＤＥ１が論理値“１”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢをハイレベルにし、Ｓイネーブル信号ＳＥＢおよびＬイネーブル信号ＬＥＢのそれぞれをロウレベルにする。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＢＴが動作状態となる（（１）ＤＢＴ動作）。このとき、残りのテスト回路ＳＣＡおよびＳＢＴは非動作状態とされる。
【００５７】
次に、バーインモード制御信号ＭＯＤＥ０が論理値“１”で、バーインモード制御信号ＭＯＤＥ１が論理値“０”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｌイネーブル信号ＬＥＢをハイレベルにし、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルにする。これにより、ロジック回路に対応したテスト回路ＳＣＡが動作状態となる（（２）ＳＣＡ動作）。このとき、残りのテスト回路ＤＢＴおよびＳＢＴは非動作状態とされる。
【００５８】
また、バーインモード制御信号ＭＯＤＥ０が論理値“１”で、バーインモード制御信号ＭＯＤＥ１が論理値“１”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｓイネーブル信号ＳＥＢをハイレベルにし、Ｄイネーブル信号ＤＥＢおよびＬイネーブル信号ＬＥＢのそれぞれをロウレベルにする。これにより、スタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが動作状態となる（（３）ＳＢＴ動作）。このとき、残りのテスト回路ＳＣＡおよびＤＢＴは非動作状態とされる。
【００５９】
さらに、バーインモード制御信号ＭＯＤＥ０が論理値“０”で、バーインモード制御信号ＭＯＤＥ１が論理値“０”であれば、バーイン試験シーケンス回路ＢＴＳＱＮは、所定のシーケンスに従って、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢを順次ハイレベルにする。このとき、２個以上のイネーブル信号が、実質的に同時にハイレベルにならないように、バーイン試験シーケンス回路ＢＴＳＱＮは形成する。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＢＴ、ロジック回路に対応したテスト回路ＳＣＡおよびスタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが、シーケンシャルに動作する（（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作）。このシーケンシャル動作においては、２個以上のテスト回路が、実質的に同時に動作しないようにされる。
【００６０】
バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１の組み合わせに従って、Ｓイネーブル信号、Ｌイネーブル信号およびＤイネーブル信号の電圧（論理値）が定められ、それぞれのイネーブル信号の電圧によってテスト回路ＳＢＴ、ＳＣＡおよびＤＢＴの動作／非動作が定められる。そのため、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１は、バーイン試験のときの半導体集積回路装置１０００の動作モードを定めるモード制御信号であると見なすことができる。
【００６１】
＜＜バーイン試験シーケンス回路ＢＴＳＱＮの動作＞＞
バーン試験シーケンス回路ＢＴＳＱＮは、図７に示した表に従って動作モードを定めると、定めた動作モードに従って、バーイン制御回路ＢＴＣＮＴが動作を行う。図８から図１０を用いて、それぞれの動作モードでのバーイン制御回路ＢＴＣＮＴの動作を説明する。図８（Ａ）は、上記した動作モード“（１）ＤＢＴ動作”において実行されるシーケンスを示しており、図８（Ｂ）は、動作モード“（２）ＳＣＡ動作”において実行されるシーケンスを示しており、図８（Ｃ）は、動作モード“（３）ＳＢＴ動作”において実行されるシーケンスを示している。
【００６２】
動作モード“（１）ＤＢＴ動作”、動作モード“（２）ＳＣＡ動作”および動作モード“（３）ＳＢＴ動作”のそれぞれにおいて、実行されるシーケンスは、互いに類似している。すなわち、先ず、初期化動作（ｉｎｉｔ）が行われ、次に待機状態（ｉｄｌｅ）となり、その後、各動作モードに対応したテスト回路を動作させる。
【００６３】
この実施の形態において、初期化動作（ｉｎｉｔ）は、バーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）の期間において行われる動作である。この初期動作としては、例えばダイナミック型メモリＤＲＡＭおよび／またはスタティック型メモリＳＲＡＭにヒューズが設けられていた場合、このヒューズから情報を読み出す動作が行われる。ヒューズとしては、例えば、ダイナミック型メモリＤＲＡＭおよび／またはスタティック型メモリＳＲＡＭに欠陥部分（例えば欠陥メモリセル）が存在する場合、欠陥部分を冗長部分に変更するための冗長用ヒューズがある。冗長用ヒューズには、例えば欠陥部分の有無を表す欠陥情報と、欠陥部分が存在する場合、欠陥部分のアドレス情報とが、半導体集積回路装置１０００を製造する工程において書き込まれる。初期化動作（ｉｎｉｔ）の期間ＴＴ１において、ヒューズから情報が読み出される。
【００６４】
次に、バーインイネーブル信号ＢＴＥＮが論理値“１”（ハイレベル）へ変更されると、そのときのバーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１の組み合わせに従って、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＤイネーブル信号ＤＥＢのいずれか１つのイネーブル信号をハイレベルする。このとき、特に制限されないが、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫが所定の回数発生した後で、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１の組み合わせに従ったイネーブル信号をハイレベルにする。この所定の回数によって確保される時間が待機状態（ｉｄｌｅ）の時間ＴＴ２となる。なお、所定の回数としては、例えばバーイン用クロック信号ＴＣＫが２の２乗の回数とされる。また、初期化動作（ｉｎｉｔ）の期間（ＴＴ１）としては、例えばバーイン用クロック信号ＴＣＫが２の１４乗回発生する時間とされ、この時間が初期化の期間として確保される。
【００６５】
動作モード“（１）ＤＢＴ動作”、動作モード“（２）ＳＣＡ動作”および動作モード“（３）ＳＢＴ動作”のそれぞれは、リセット信号ＲＳＴＮまたはバーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）にされるまで継続される。すなわち、例えば動作モード“（１）ＤＢＴ動作”が指定された場合、リセット信号ＲＳＴＮまたはバーインイネーブル信号ＢＴＥＮが論理値“０”（ロウレベル）になるまで、Ｄイネーブル信号ＤＥＢが継続して論理値“１”（ハイレベル）となる。これは、動作モード“（２）ＳＣＡ動作”または動作モード“（３）ＳＢＴ動作”が指定された場合も同じであり、Ｌイネーブル信号ＬＥＢまたはＳイネーブル信号ＳＥＢが継続して論理値“１”となる。
【００６６】
これにより、３個のテスト回路ＤＢＴ、ＳＣＡおよびＳＢＴのうち、論理値“１”のイネーブル信号を受信しているテスト回路のみが継続して動作し、論理値“０”のイネーブル信号を受信しているテスト回路は非動作状態を継続する。テスト回路が動作状態とされることにより、動作状態のテスト回路からテストパターン等が供給されている回路（ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭあるいはロジック回路）のみが、バーイン試験において動作することなる。その結果として、バーイン試験の際に、同じ半導体集積回路装置１０００に封止されている半導体チップＣＨＰ１および半導体チップＣＨＰ２のいずれか１つに対してのみストレスを与えることが可能となる。
【００６７】
次に、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”でのバーイン制御回路ＢＴＣＮＴの動作を説明する。図９（Ａ）は、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”において実行されるバーイン制御回路ＢＴＣＮＴのシーケンス動作を示す遷移図である。また、図９（Ｂ）は、シーケンシャルに実行される動作の時間の一例を示す図である。
【００６８】
動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”においては、バーイン試験シーケンス回路ＢＴＳＱＮは、所定の順番で、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢを、順次、論理値“１”（ハイレベル）にする。ここでは、説明の都合上、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢ、Ｓイネーブル信号ＳＥＢの順に論理値“１”とするものとする。勿論、この順番に限定されるものではなく、順番を任意に設定するようにしてもよい。
【００６９】
図９（Ａ）において、初期化動作（ｉｎｉｔ）は、図８（Ａ）〜（Ｃ）において説明した初期化動作（ｉｎｉｔ）と同じであるので、ここでは説明を省略する。
【００７０】
図８において説明したように、バーインイネーブル信号ＢＴＥＮが論理値“１”にされることにより、待機状態（ｉｄｌｅ１）後に、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢを論理値“１”にする。これにより、ダイナミック型メモリＤＲＡＭに対応したテスト回路ＤＥＢ（図４）が動作を開始する。テスト回路ＤＥＢが動作することにより、テスト回路ＤＥＢからテストパターンとバーイン内部クロック信号ＢＴＣＬＫがダイナミック型メモリＤＲＡＭへ供給され、ダイナミック型メモリＤＲＡＭが動作する（図９では、ＤＲＡＭと記載）。ダイナミック型メモリＤＲＡＭが動作することにより、半導体チップＣＨＰ１にストレスが与えられることになる。
【００７１】
Ｄイネーブル信号ＤＥＢを論理値“１”に維持している時間（ＴＢＴ１）は、後で説明するが、任意に変更することができる。任意の時間（ＴＢＴ１）経過後、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢを論理値“０”にし、待機状態（ｉｄｌｅ２）へ遷移する。所定の時間ＴＴ３の間、待機状態（ｉｄｌｅ２）が維持された後、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢを論理値“１”にする。これにより、ロジック回路に対応したテスト回路ＳＣＡ（図４）が動作を開始する。テスト回路ＳＣＡが動作することにより、テスト回路ＳＣＡからロジック回路へテスト制御信号、テストパターンおよびバーイン内部クロック信号ＢＴＣＬＫが供給される。ロジック回路においては、供給されたテスト制御信号によってフリップフロップ回路が直列的に接続され、直列接続されたフリップフロップ回路へテストパターンが供給される。フリップフロップ回路に保持されたテストパターンを初期の入力として、バーイン内部クロック信号ＢＴＣＬＫに従ってロジック回路は動作する（図９では、ＬＧＩＣと記載）。ロジック回路が動作することにより、半導体チップＣＨＰ２にストレスが与えられることになる。
【００７２】
ロジック回路が動作を開始してから任意の時間（ＴＢＴ２）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢを論理値“０”へ変更し、待機状態（ｉｄｌｅ３）へ遷移する。所定の時間ＴＴ４の間、待機状態（ｉｄｌｅ３）は、維持され、所定の時間ＴＴ４後に、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号ＳＥＢを論理値“１”にする。
【００７３】
Ｓイネーブル信号ＳＥＢが論理値“１”となることにより、スタティック型メモリＳＲＡＭに対応したテスト回路ＳＢＴが動作を開始する。テスト回路ＳＢＴが動作することにより、テスト回路ＳＢＴから、スタティック型メモリＳＲＡＭに対して、テストパターンとバーイン内部クロック信号ＢＴＣＬＫが供給される。スタティック型メモリＳＲＡＭにおいては、テストパターンが、バーイン内部クロック信号ＢＴＣＬＫに従って、例えば順次書き込まれる。スタティック型メモリＳＲＡＭにおいて、順次書き込み動作が行われることにより、半導体チップＣＨＰ２に対してストレスが与えられることになる。
【００７４】
テスト回路ＳＢＴが動作（図９では、ＳＲＡＭと記載）を開始してから任意の時間が経過すると、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号ＳＥＢを論理値“０”にし、待機状態（ｉｄｌｅ２）へ遷移する。
【００７５】
待機状態（ｉｄｌｅ２）において、所定の時間（ＴＴ２）が経過すると、Ｄイネーブル信号ＤＥＢが、再び、論理値“１”とされる。以後、上記した動作が繰り返される。この繰り返しの動作は、例えばリセット信号ＲＳＴＮおよび／またはバーインイネーブル信号ＢＴＥＮを論理値“０”にするまで行われる。勿論、予め定めた時間あるいは回数だけ、上記した繰り返しの動作が行われるようにしてもよい。
【００７６】
図９（Ｂ）は、上記した初期化動作、待機状態、ダイナミック型メモリＤＲＡＭの動作状態、ロジック回路の動作状態およびスタティック型メモリＳＲＡＭの動作状態について、それぞれの時間の一例が示されている。図９（Ｂ）において、初期化（ｉｎｉｔ）動作は、バーインクロック信号ＴＣＫが２の１５乗回発生する期間が、初期化の時間ＴＴ１とされ、待機状態（ＴＴ２〜ＴＴ４）のそれぞれの時間は、バーインクロック信号ＴＣＫが２の２乗回発生する時間（ＴＴ２〜ＴＴ４）とされている。
【００７７】
また、ダイナミック型メモリＤＲＡＭが動作している期間は、時間カウント用クロック信号ＢＴＣＫＤが２の３０乗回発生する時間ＴＢＴ１とされ、ロジック回路が動作している期間は、時間カウント用クロック信号ＢＴＣＫＬが２の３０乗回発生する時間ＴＢＴ２とされ、スタティック型メモリＳＲＡＭが動作している期間は、時間カウント用クロック信号ＢＴＣＫＳが２の１１乗回発生する時間ＴＢＴ３とされている。
【００７８】
３個の待機状態（ｉｄｌｅ１〜ｉｄｌｅ３）のそれぞれにおいては、３個のイネーブル信号ＤＥＢ、ＬＥＢおよびＳＥＢのそれぞれが、論理値“０”とされる。そのため、待機状態（ｉｄｌｅ１〜ｉｄｌｅ３）のそれぞれにおいては、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのいずれもが動作していない。これにより、複数の回路が同時に動作することが防がれ、バーイン試験において、半導体集積回路装置の消費電力が増加するのを抑制することが可能とされている。
【００７９】
ダイナミック型メモリＤＲＡＭが動作（図９（Ａ）ではＤＲＡＭと記載）している期間（ＴＢＴ１）は、バーイン試験において、ダイナミック型メモリＤＲＡＭがストレスを発生し、そのストレスが、半導体チップＣＨＰ１に作用している時間と見なすことができる。そのため、この期間ＴＢＴ１は、ダイナミック型メモリＤＲＡＭによるストレスが滞在する滞在時間と見なすことができる。同様に、期間ＴＢＴ２は、ロジック回路によるストレスが滞在する滞在時間と見なすことができ、期間ＴＢＴ３は、スタティック型メモリＳＲＡＭによるストレスが滞在する滞在期間と見なすことができる。
【００８０】
上記したシーケンシャル動作を繰り返す回数と、それぞれの滞在時間との積により、バーイン試験におけるダイナミック型メモリＤＲＡＭによるストレスの合計滞在時間、ロジック回路によるストレスの合計滞在時間およびスタティック型メモリＳＲＡＭによるストレスの合計滞在時間を求めることが可能である。これにより、バーイン試験において、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭから半導体チップＣＨＰ１、ＣＨＰ２へ作用するストレスの量を把握することが可能である。
【００８１】
図１０は、バーイン制御回路ＢＴＣＮＴの動作を示す波形図である。図１０において、横軸は時間を示し、縦軸は電圧を示している。図１０は、バーインモード制御信号ＭＯＤＥ０およびＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”が指定されたときの波形が示されており、ハイレベルが論理値“１”に対応し、ロウレベルが論理値“０”に対応している。ここで、図１０（Ａ）は、リセット信号ＲＳＴＮの波形を示し、図１０（Ｂ）は、バーインイネーブル信号ＢＴＥＮの波形を示し、図１０（Ｃ）は、Ｄイネーブル信号ＤＥＢの波形を示し、図１０（Ｄ）は、Ｌイネーブル信号ＬＥＢの波形を示し、図１０（Ｅ）はＳイネーブル信号ＳＥＢの波形を示している。
【００８２】
リセット信号ＲＳＴＮがロウレベルからハイレベルへ変化されることにより、半導体集積回路装置１０００は、上記した初期状態（ｉｎｉｔ）へ遷移する。その後、バーインイネーブル信号ＢＴＥＮが、ハイレベルへ変化されると、バーイン制御回路ＢＴＣＮＴは、待機状態（ｉｄｌｅ１）へ遷移し、所定の時間（ＴＴ２）、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルにする。所定の時間（ＴＴ２）が経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｄイネーブル信号ＤＥＢをハイレベルにし、残りのＬイネーブル信号ＬＥＢおよびＳイネーブル信号ＳＥＢのそれぞれをロウレベルに維持する。この状態を、任意の滞在時間（ＴＢＴ１）の間、バーイン制御回路ＢＴＣＮＴは維持する。
【００８３】
任意の滞在時間（ＴＢＴ１）を経過したところで、バーイン制御回路ＢＴＣＮＴは、再び、Ｄイネーブル信号ＤＥＢをロウレベルにし、所定の時間（ＴＴ３）の間、待機状態（ｉｄｌｅ２）にする。所定の時間（ＴＴ３）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＬＥＢをハイレベルへ変化させ、任意の滞在時間（ＴＢＴ２）の間、ハイレベルを維持する。この滞在時間（ＴＢＴ２）においては、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢはロウレベルに維持される。滞在時間（ＴＢＴ２）を経過すると、バーイン制御回路ＢＴＣＮＴは、Ｌイネーブル信号ＳＥＢをロウレベルにし、所定の時間（ＴＴ４）の間、待機状態（ｉｄｌｅ３）にする。所定の時間（ＴＴ４）を経過したところで、バーイン制御回路ＢＴＣＮＴは、Ｓイネーブル信号をハイレベルにし、残りのイネーブル信号ＤＥＢ、ＬＥＢのそれぞれをロウレベルに維持する。
【００８４】
任意の滞在時間（ＴＢＴ３）を経過すると、バーイン制御回路ＢＴＣＮＴは、再び待機状態（ＴＴ２）へ遷移する。以後、上記したシーケンス動作が繰り返される。
【００８５】
＜＜滞在時間の設定＞＞
次に、滞在時間の設定について、主に図６、図９および図１０を用いて説明する。図６において説明したように、バーイン制御回路ＢＴＣＮＴは、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴ、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴ、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴを備えている。バーイン時間カウンタＳＢＴＣＴは、スタティック型メモリＳＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＳのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。同様に、バーイン時間カウンタＳＣＡＣＴは、ロジック回路に対応した時間カウント用クロック信号ＢＴＣＫＬのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。また、バーイン時間カウンタＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＤのクロック数をカウントし、所定のカウント値に到達する度に、時間到達信号を形成する。
【００８６】
これにより、それぞれのバーイン時間カウンタ回路に供給される時間カウント用クロック信号の周波数を変えることで、時間到達信号が形成される時間を変更することができる。図９（Ｂ）を例にすると、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＤを２の３０乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＤＢＴＣＴは、ダイナミック型メモリＤＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＤのクロック数を、２の３０乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。
【００８７】
同様に、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＬを２の３０乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＳＣＡＣＴは、ロジック回路に対応した時間カウント用クロック信号ＢＴＣＫＬのクロック数を、２の３０乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。また、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴは、所定のカウント値として、時間カウント用クロック信号ＢＴＣＫＳを２の１１乗回カウントする値とされる。これにより、バーイン時間カウンタ回路ＳＢＴＣＴは、スタティック型メモリＳＲＡＭに対応した時間カウント用クロック信号ＢＴＣＫＳのクロック数を、２の１１乗回カウントしたときに、時間到達信号を形成し、バーイン試験シーケンス回路ＢＴＳＱＮへ供給する。
【００８８】
バーイン試験シーケンス回路ＢＴＳＱＮは、この実施の形態においては、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”が指定された場合、バーインイネーブル信号ＢＴＥＮがハイレベルにされると、バーイン用クロック信号ＴＣＫのカウントを行い、そのカウント値が、２の２乗回に到達すると、図１０に示すように、Ｄイネーブル信号ＤＥＢをハイレベルにする。その後、ダイナミック型メモリＤＲＡＭ用のバーイン時間カウンタ回路ＤＢＴＣＴから、バーイン試験シーケンス回路ＢＴＳＱＮへ時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｄイネーブル信号ＤＥＢをロウレベルへ変化させる。
【００８９】
また、バーイン時間カウンタ回路ＤＢＴＣＴからの時間到達信号に応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、Ｌイネーブル信号ＬＥＢを、図１０に示すようにハイレベルへ変化させる。その後、ロジック回路用のバーイン時間カウンタ回路ＳＣＡＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｌイネーブル信号ＬＥＢをロウレベルへ変化させる。また、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、Ｓイネーブル信号ＳＥＢを、図１０に示すようにハイレベルへ変化させる。その後、スタティック型メモリＳＲＡＭ用のバーイン時間カウンタ回路ＳＢＴＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、Ｓイネーブル信号ＳＥＢをロウレベルへ変化させる。
【００９０】
また、バーイン時間カウンタ回路ＳＢＴＣＴから時間到達信号が供給されると、これに応答して、バーイン試験シーケンス回路ＢＴＳＱＮは、バーイン用クロック信号ＴＣＫをカウントし、そのカウント値が２の２乗回に到達すると、再び、Ｄイネーブル信号ＤＥＢをハイレベルにする。以降は、このシーケンス動作が繰り返される。
【００９１】
このようにすることにより、時間カウント用クロック信号ＢＴＣＫＤ、ＢＴＣＫＬおよびＢＴＣＬＤのそれぞれの周波数を変更することにより、滞在時間ＴＢＴ１〜ＴＢＴ３のそれぞれの時間を任意に設定することが可能となる。すなわち、バーイン試験において、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのそれぞれが動作している時間を任意に設定することが可能となり、バーイン試験において、ダイナミック型メモリＤＲＡＭから半導体チップＣＨＰ１へ作用するストレス量、およびロジック回路およびスタティック型メモリＳＲＡＭから半導体チップＣＨＰ２へ作用するストレス量を調整することが可能となる。
【００９２】
この実施の形態においては、時間カウント用クロック信号の周波数を変更することによって、滞在時間を設定する例を示したが、これは一例であって、これに限定されるものではない。例えば、それぞれのバーイン時間カウンタ回路に設定する所定のカウント値を変更し、バーイン時間カウンタ回路に供給されるクロック信号の周波数は一定にしてもよい。
【００９３】
＜バーインボードおよびバーイン試験装置の構成＞
図１１は、バーイン試験装置１１００の構成を模式的に示した模式図である。同図において、ＢＢＤ１〜ＢＢＤｎのそれぞれは、バーインボードを示しており、ＢＢＤＣＮＴは、バーイン試験において、バーインボードＢＢＤ１〜ＢＢＤｎのそれぞれを制御する制御装置を示している。バーイン試験装置１１００は、バーイン試験の際には、図示されていないが温度調整機構によって、バーインボードＢＢＤ１〜ＢＢＤｎを高温状態にする。また、制御装置ＢＢＤＣＮＴは、それぞれのバーインボードＢＢＤ１〜ＢＢＤｎに対して、リセット信号ＲＳＴＮ、バーインイネーブル信号ＢＴＥＮ、バーイン用クロック信号ＴＣＫ、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１、および時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを供給する。また、制御装置ＢＢＤＣＮＴは、バーインボードＢＢＤ１〜ＢＢＤｎのそれぞれに電源電圧Ｖｄを供給し、バーイン試験のときには、電源電圧Ｖｄを高電圧にする。
【００９４】
特に制限されないが、この実施の形態において、バーインボードＢＢＤ１〜ＢＢＤｎのそれぞれは、互いに同じ構成を有している。そのため、同図では、バーインボードＢＢＤ１のみが詳しく示されている。以下、このバーインボードＢＢＤ１を代表として、バーインボードの構成を説明する。
【００９５】
バーインボードＢＢＤ１には、バーイン試験のとき、複数の半導体集積回路装置１０００が搭載される。そのため、バーインボードＢＢＤ１には、予めそれぞれの半導体集積回路装置１０００に対応した複数の接触端子（図示せず）が設けられている。それぞれの半導体集積回路装置１０００に対応する複数の接触端子は、バーインボードＢＢＤ１に予め設けられた配線および端子を介して、制御装置ＢＢＤＣＮＴに接続されている。また、接触端子としては、電源電圧Ｖｄを受ける接触端子が含まれている。同図では、これらの配線および端子のうち、電源電圧Ｖｄを制御装置ＢＢＤＣＮＴから受ける端子ＴＰ、バーイン用クロック信号ＴＣＫおよび時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを受ける端子Ｔ１、リセット信号ＲＳＴＮおよびバーインイネーブル信号ＢＴＥＮを受ける端子Ｔ２、およびバーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１を受ける端子Ｔ３が、明示されている。また、これらの端子Ｔ１〜Ｔ３およびＴＰと、接触端子との間を接続する配線が明示されている。
【００９６】
図１１には、バーイン試験のために、バーインボードＢＢＤ１に、複数の半導体集積回路装置１０００が、搭載された状態が示されている。それぞれの半導体集積回路装置１０００は、図１および図２に示した構成を有している。バーインボードＢＢＤ１への搭載は、半導体集積回路装置１０００の金属ボールＢＢ１〜ＢＢｎを、半導体集積回路装置１０００に対応した接触端子に電気的接続させることにより行われる。特に制限されないが、電気的な接続を確実に行うために、半導体集積回路装置１０００のそれぞれを、バーインボードＢＢＤ１に向けて圧接することが行われている。これにより、バーイン試験においては、制御装置ＢＢＤＣＮＴからの信号（ＴＣＫ、ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤ、ＲＳＴＮ、ＢＴＥＮ、ＭＯＤＥ０、ＭＯＤＥ１）および電源電圧Ｖｄが、バーインボードＢＢＤ１に搭載された複数の半導体集積回路装置１０００へ供給されることになる。
【００９７】
図１１に示した半導体集積回路装置１０００には、バーイン制御回路ＢＴＣＮＴのみが明示されているが、図１に示したように、半導体チップＣＨＰ１およびＣＨＰ２を有しているものと理解して頂きたい。また、図１１では、上記した信号（ＴＣＫ、ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤ、ＲＳＴＮ、ＢＴＥＮ、ＭＯＤＥ０、ＭＯＤＥ１）が、それぞれの半導体集積回路装置１０００におけるバーイン制御回路ＢＴＣＮＴに供給されることが明示されている。一方、電源電圧Ｖｄは、それぞれの半導体集積回路装置１０００に供給されており、半導体集積回路装置１０００内の半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに形成されている各回路ブロックの動作電圧として使われる。
【００９８】
電源電圧Ｖｄは、バーイン試験のとき、制御装置ＢＢＤＣＮＴから給電され、その電圧値は、半導体集積回路装置１０００の通常使用時における電圧値よりも高い電圧される。これにより、半導体チップＣＨＰ１、ＣＨＰ２における回路ブロック（ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭ、ロジック回路等）が、動作したとき、回路ブロックを構成する素子（例えばトランジスタ）を、例えば流れる電流の値が、通常使用時よりも高くなり、通常時よりも高いストレスが、素子および／または配線に与えられることになる。その結果として、バーイン試験において、回路ブロックが動作することにより、その回路を含む半導体チップに対してストレスを与えられることになる。
【００９９】
バーイン試験のときには、制御装置ＢＢＤＣＮＴによって、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１を定める。これにより、半導体集積回路装置１０００のそれぞれは、バーイン試験のとき、上記した４個の動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”および“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）のうちのいずれか１個の動作モードで動作する。例えば、動作モード“（１）ＤＢＴ動作”で、半導体集積回路装置１０００を動作させれば、バーイン試験のときには、ダイナミック型メモリＤＲＡＭが動作することになる。この場合には、ダイナミック型メモリＤＲＡＭから半導体チップＣＨＰ１へストレスが与えられ、半導体チップＣＨＰ１に対してのみストレスが与えられることになる。また、動作モード“（２）ＳＣＡ動作”では、バーイン試験のとき、ロジック回路が動作することになり、ロジック回路から半導体チップＣＨＰ２へストレスを与えられる。この場合には、半導体チップＣＨＰ２に対してのみストレスを与えられる。
【０１００】
同様に、動作モード“（３）ＳＢＴ動作”で動作させれば、バーイン試験のとき、スタティック型メモリＳＲＡＭが動作することになり、スタティック型メモリＳＲＡＭから半導体チップへストレスが与えられ、半導体チップＣＨＰ２に対してのみストレスを与えられることになる。これにより、それぞれの半導体チップＣＨＰ１、ＣＨＰ２が有するバスタブ特性に合わせて、それぞれの半導体チップに適したストレス量を与えることが可能となる。例えば、図３（Ａ）および（Ｂ）に示したように、半導体チップＣＨＰ２のバスタブ特性が、半導体チップＣＨＰ１のバスタブ特性に比べて、短い場合には、動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で動作させる時間を、動作モード“（１）ＤＢＴ動作”で動作させる時間よりも短くする。これにより、半導体チップＣＨＰ２に与えられるストレス量を、半導体チップＣＨＰ１へ与えられるストレス量に比べて少なくすることが可能となる。その結果として、同じ半導体集積回路装置１０００に含まれている２個の半導体チップのそれぞれに対して適した値のストレス量を、バーイン試験において与えることが可能となる。
【０１０１】
このように、３個の動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”）を組み合わせることにより、それぞれの半導体チップＣＨＰ１、ＣＨＰ２に適したストレス量を、バーイン試験において与えることが可能である。この実施の形態においては、さらに、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を用いることにより、動作モードを組み合わせなくても、それぞれの半導体チップＣＨＰ１、ＣＨＰ２に適したストレス量を、バーイン試験において与えることが可能である。
【０１０２】
制御装置ＢＢＣＮＴが、それぞれの半導体集積回路装置１０００に対して動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定することにより、各半導体集積回路装置１０００においては、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭが、順次動作する。また、各回路が動作している滞在時間が、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤのそれぞれの周波数によって定められる。そのため、それぞれの半導体チップのバスタブ特性に合わせて、各回路を動作させる時間を求め、求めた時間に応じた滞在時間となるような時間カウント用クロック信号の周波数を定め、制御装置ＢＢＣＮＴから各半導体集積回路装置１０００に供給する。これにより、動作モードを組み合わせなくても、バーイン試験において、各回路を順次動作させることが可能となり、動作させている時間も適切なストレス量を与えることが可能な滞在時間とすることが可能である。
【０１０３】
例えば、図３（Ａ）および（Ｂ）に示したバスタブ特性の場合、制御装置ＢＢＣＮＴは、それぞれの半導体集積回路装置１０００に対して、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定する。また、制御装置ＢＢＣＮＴは、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬに対して、その周波数が低い時間カウント用クロック信号ＢＴＣＫＤを形成して、各半導体集積回路装置１０００へ供給する。これにより、半導体チップＣＨＰ１に形成されているダイナミック型メモリＤＲＡＭが、動作している時間（滞在時間）が、長くなり、同じ半導体集積回路装置１０００に形成されている２個の半導体チップのうち、半導体チップＣＨＰ１に対してバーイン試験のときに与えられるストレス量を増加させることが可能となり、それぞれの半導体チップに適したバーイン試験を行うことが可能となる。
【０１０４】
バーイン試験は、バーイン試験装置１１００を高温にした状態で行われる。動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”で、各半導体集積回路装置１０００を動作させるようにすれば、バーイン試験装置１１００を高温にした状態を維持しながら、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに対して適切なストレス量を与えることが可能である。高温にした状態を維持しながら、適切なストレス量を与えることが可能であるため、バーイン試験に要する時間の短縮化が可能である。
【０１０５】
バーイン試験において、動作モード（“（１）ＤＢＴ動作”、“（２）ＳＣＡ動作”、“（３）ＳＢＴ動作”）は、組み合わせて用いることを説明したが、これらの動作モードは、半導体集積回路装置１０００に形成されている２個の半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性を求める場合にも有益である。例えば、高温下で高電源電圧の状態で、半導体集積回路装置１０００を、動作モード“（１）ＤＢＴ動作”で動作させれば、ダイナミック型メモリＤＲＡＭのみが動作する。そのため、このときの半導体集積回路装置１０００の故障率は、半導体チップＣＨＰ１の故障率に対応する。動作モード“（１）ＤＢＴ動作”で動作させている時間を変えながら、そのときの半導体集積回路装置１０００の故障率を求めることにより、半導体チップＣＨＰ１のバスタブ特性を求めることができる。
【０１０６】
同様に動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で、半導体集積回路装置１０００を動作させることにより、半導体チップＣＨＰ２に形成されているロジック回路および／またはスタティック型メモリＳＲＡＭのみが動作する。そのため、このときの半導体集積回路装置１０００の故障率は、半導体チップＣＨＰ２の故障率に対応する。従って、この場合も、動作モード“（２）ＳＣＡ動作”および／または“（３）ＳＢＴ動作”で動作させている時間を変えながら、そのときの半導体集積回路装置１０００の故障率を求めることによって、半導体チップＣＨＰ２のバスタブ特性を求めることができる。
【０１０７】
このようにして求めた半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に基づいて、バーイン試験を実施する。この場合のバーイン試験では、制御装置ＢＢＤＣＮＴは、半導体集積回路装置１０００におけるバーイン制御回路ＢＴＣＮＴに対して動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”を指定する。先に求めた半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に基づいて、ダイナミック型メモリＤＲＡＭを動作させている滞在時間、ロジック回路を動作させている滞在時間およびスタティック型メモリＳＲＡＭを動作させている滞在時間を定め、さらに時間カウント用クロック信号ＢＴＣＫＤ、ＢＴＣＫＬおよびＢＴＣＫＤのそれぞれの周波数を定めて、バーイン制御回路ＢＴＣＮＴに供給する。これにより、半導体集積回路装置１０００に含められている２個の半導体チップのそれぞれのバスタブ特性に適したストレス量を与えながら、バーイン試験を行うことが可能となる。
【０１０８】
＜半導体集積回路装置１０００の製造方法＞
図１２は、半導体集積回路装置１０００の製造方法を示すフロー図である。半導体チップＣＨＰ１は、工程Ｓ１２００〜Ｓ１２０２によって製造され、半導体チップＣＨＰ２は、工程Ｓ１２１０〜Ｓ１２１２によって製造される。
【０１０９】
先ず、半導体チップＣＨＰ１の製造方法について説明する。工程Ｓ１２００においては、半導体ウェハに、ダイナミック型メモリＤＲＡＭ等の回路パターンに従ってトランジスタ等の素子を構成する半導体領域が、拡散等の処理により形成され、形成された半導体領域等を電気的に接続する配線等がエッチング処理により形成される。これにより、工程Ｓ１２００において、半導体ウェハに、それぞれダイナミック型メモリＤＲＡＭ等が形成された複数の半導体チップが形成される。同図では、半導体チップを形成する複数の処理が１つの工程Ｓ１２００として示してあり、この工程で実施される処理の代表例として、拡散が示されている。この実施の形態においては、工程Ｓ１２００は、配線幅３０ｎｍの半導体製造プロセスで半導体ウェハに回路パターンを形成している。
【０１１０】
次に、工程Ｓ１２０１において、冗長ヒューズへの書き込みと半導体ウェハのテストが行われる（ヒューズカット＆ウェハテスト）。この工程では、先に説明した冗長ヒューズへの書き込みが行われる。また、半導体ウェハに形成された各半導体チップのテストが行われる。
【０１１１】
工程Ｓ１２０２においては、半導体ウェハにそれぞれ形成されている半導体チップの金属パッドへ図２に示した金属バンプ（例えばＳＢＢ１）を実装する（金属バンプ形成）。アセンブリ工程Ｓ１２０３において、基板ＳＢ（図２）に配置された配線と半導体チップの金属パッドとのピッチが一致しない場合には、半導体チップの金属パッドと金属バンプ（例えば、図２のＳＢＢ１）との間に、ピッチ変換部材が、この工程Ｓ１２０２において半導体ウェハに取り付けられ、ピッチ変換部材を介して、金属パッドと金属バンプとが接続される。
【０１１２】
一方、半導体チップＣＨＰ２については、工程Ｓ１２１０においては、半導体ウェハに、スタティック型メモリＳＲＡＭ、ロジック回路およびバーイン制御回路ＢＴＣＮＴ等の回路パターンに従ってトランジスタ等の素子を構成する半導体領域が、拡散等の処理により形成され、形成された半導体領域等を電気的に接続する配線等がエッチング処理により形成される。これにより、工程Ｓ１２１０において、半導体ウェハに、それぞれスタティック型メモリＳＲＡＭ、ロジック回路およびバーイン制御回路ＢＴＣＮＴ等が形成された複数の半導体チップが形成される。同図では、半導体チップを形成する複数の処理が１つの工程Ｓ１２１０として示してあり、処理の代表例として、拡散が示されている。この実施の形態においては、工程Ｓ１２１０は、配線幅２８ｎｍの半導体製造プロセスで半導体ウェハに回路パターンを形成している。
【０１１３】
次に、工程Ｓ１２１１において、工程Ｓ１２０１と同様に、ヒューズのカットと半導体ウェハのテストが行われる（ヒューズカット＆ウェハテスト）。また、工程Ｓ１２１２においては、工程Ｓ１２０２と同様に、金属バンプ（例えば、図２のＳＢＢ２）の形成が行われる。勿論、ピッチ変換部材が必要に応じて、工程Ｓ１２１２において、半導体ウェハに設けられる。
【０１１４】
工程Ｓ１２０２および工程Ｓ１２１２のそれぞれで、金属バンプが形成された半導体ウェハは、工程Ｓ１２０３において、半導体集積回路装置１０００として組み立てられる（アッセンブリ）。すなわち、特に制限されないが、それぞれの半導体ウェハは、複数の半導体チップにカットされる。カットすることにより得られた半導体チップのそれぞれが、半導体チップＣＨＰ１およびＣＨＰ２となる。すなわち、工程Ｓ１２００〜Ｓ１２０２を介して工程Ｓ１２０３へ提供され、工程Ｓ１２０３におけるカットにより得られた複数の半導体チップが、半導体チップＣＨＰ１となる。同様に、工程Ｓ１２１０〜Ｓ１２１２を介して工程Ｓ１２０３へ提供され、工程Ｓ１２０３におけるカットにより得られた複数の半導体チップが、半導体チップＣＨＰ２となる。
【０１１５】
カットすることにより得られた半導体チップＣＨＰ１およびＣＨＰ２は、基板ＳＢ（図２）の配線に金属バンプが接続するように、搭載（実装）される。
【０１１６】
実装された半導体チップＣＨＰ１、ＣＨＰ２は、レジン等によって、図２に破線ＰＭで示したように封止される。これにより、半導体チップＣＨＰ１およびＣＨＰ２を備えた半導体集積回路装置１０００が用意される。
【０１１７】
工程Ｓ１２０３により組み立てられた複数の半導体集積回路装置１０００に対して、バーイン試験の工程Ｓ１２０４において、バーイン試験が実施される。この場合、図１１で示したように、複数の半導体集積回路装置１０００がバーイン試験装置１１００に格納されて、バーイン試験が行われる。すなわち、複数の半導体集積回路装置１０００に対して、実質的に同時に、高温状態にされ、高い電源電圧Ｖｄが供給される。バーイン試験については、先に説明したが、例えばバーイン制御回路ＢＴＣＮＴが動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”で動作するように設定される。これにより、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭの順に動作する。このとき、ダイナミック型メモリＤＲＡＭ、ロジック回路およびスタティック型メモリＳＲＡＭのそれぞれが動作している時間（停滞時間）が、半導体チップＣＨＰ１、ＣＨＰ２のバスタブ特性によって設定される。
【０１１８】
バーイン試験において、半導体集積回路装置１０００は、高温状態で、高電圧（高い電源電圧Ｖｄ）が供給される。しかしながら、半導体集積回路装置１０００に形成されている半導体チップＣＨＰ１、ＣＨＰ２のそれぞれに与えられるストレスの量は、別々に制御される。そのため、半導体チップに適したストレスを、バーイン試験の工程Ｓ１２０４において与えることが可能となる。
【０１１９】
工程Ｓ１２０５は、半導体集積回路装置１０００をテストする工程である。このテストの工程Ｓ１２０５は、特に制限されないが複数のテスト工程を含んでいる。例えば、バーイン試験の工程Ｓ１２０４によって各半導体集積回路装置１０００には、ストレスが与えられ、故障となる半導体集積回路装置１０００も発生する。バーイン試験の工程Ｓ１２０５によって故障となった半導体集積回路装置１０００を、このテスト工程Ｓ１２０５で、選別する。また、半導体集積回路装置１０００を購入した購入者によるテストも、このテスト工程Ｓ１２０５に含まれている。
【０１２０】
勿論、バーイン試験の工程Ｓ１２０４において、故障が発生した半導体集積回路装置を選別してもよい。この場合、例えば、テスト回路ＤＢＴ、ＳＢＴ、ＳＣＡにより発生されたテストパターンに対する期待値と、ダイナミック型メモリＤＲＡＭ、ロジック回路、スタティック型メモリＳＲＡＭからの出力とを比較する比較回路を設け、比較回路の結果が不一致の場合には、故障と判定することが可能である。また、半導体ウェハから半導体チップをカットする処理は、工程Ｓ１２０２、Ｓ１２１２において行ってもよい。
【０１２１】
半導体チップＣＨＰ１を製造する工程Ｓ１２００〜Ｓ１２０２と、半導体チップＣＨＰ２を製造する工程Ｓ１２１０〜Ｓ１２１２とは、時間的に平行でなくてもよい。また、地理的に離れた場所であってもよい。工程Ｓ１２００と工程Ｓ１２１０とでは、半導体製造プロセスが異なるため、別々の半導体製造メーカによって、半導体チップＣＨＰ１、ＣＨＰ２は製造されていてもよい。
【０１２２】
この実施の形態１によれば、互いにバスタブ特性の異なる半導体チップを備えた半導体集積回路装置１０００に対して、バーイン試験のときに、それぞれの半導体チップに適したストレスを与えることが可能となる。その結果、例えばバーイン試験において与えられるストレスが不足することにより、初期故障の半導体チップを含む半導体集積回路装置が出荷されてしまうのを低減することが可能となる。また、バーイン試験において、ストレス過多によって、故障となる半導体チップを低減することが可能であるため、歩留まりの低下を抑止することが可能となる。
【０１２３】
（実施の形態２）
図１３は、実施の形態２に係わるバーインボードＢＢＤ−２の構成を示すブロック図である。図１３には、複数の半導体集積回路装置１０００−１〜１０００−６が、バーインボードＢＢＤ−２に搭載された状態が示されている。複数の半導体集積回路装置１０００−１〜１０００−６は、バーン制御回路が異なることを除いて、実施の形態１において説明した半導体集積回路装置と同じ構成を有している。
【０１２４】
実施の形態２におけるバーイン制御回路ＢＴＣＮＴ２は、図６に示したバーイン制御回路ＢＴＣＮＴと類似しているので、図６を参照にしながら、バーイン制御回路ＢＴＣＮＴ２の構成を説明する。バーイン制御回路ＢＴＣＮＴ２は、図６に示したバーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴを有しておらず、図６に示したバーイン試験シーケンス回路ＢＴＳＱＮに類似した構成のバーイン試験シーケンス回路ＢＴＳＱＮ２（図示せず）を有している。バーイン時間カウンタ回路ＳＢＴＣＴ、ＳＣＡＣＴおよびＤＢＴＣＴを有していないため、バーイン制御回路ＢＴＣＮＴ２は、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤを必要としない。
【０１２５】
図６に示したバーイン試験シーケンス回路ＢＴＳＱＮは、バーインモード制御信号ＭＯＤＥ０、ＭＯＤＥ１によって、動作モード（“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）が指定されたとき、Ｄイネーブル信号ＤＥＢ、Ｌイネーブル信号ＬＥＮ、Ｓイネーブル信号ＳＥＢの順にイネーブル信号を形成した。これに対して、この実施の形態に係わるバーイン試験シーケンス回路ＢＴＳＱＮ２は、動作モード（“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”）が指定されたとき、モード制御端子ＭＤの電圧に従って、イネーブル信号の形成順番を変える。すなわち、モード制御端子ＭＤが電源電圧Ｖｄにされた場合は、バーインモードＢＴｍｏｄｅ１と判定し、Ｌイネーブル信号ＬＥＢを論理値“１”（形成）にし、所定時間後に、Ｌイネーブル信号ＬＥＢを論理値“０”にする。Ｌイネーブル信号ＬＥＢを論理値“０”にした後、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”（形成）にし、所定時間後に、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢのそれぞれを論理値“０”にする。その後、再びＬイネーブル信号ＬＥＢを論理値“１”にし、以後この動作を、例えばリセット信号が供給されるまで繰り返す。
【０１２６】
これに対して、モード制御端子ＭＤに接地電圧Ｖｓが供給された場合には、バーイン試験シーケンス回路ＢＴＳＱＮ２は、バーインモードＢＴｍｏｄｅ２と判定し、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”（形成）にし、所定時間後に、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“０”にする。Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“０”にした後、Ｌイネーブル信号ＬＥＢを論理値“１”（形成）にし、所定時間後に、Ｌイネーブル信号ＬＥＢを論理値“０”にする。その後、再びＤイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢをそれぞれ論理値“１”にし、以後この動作を、例えばリセット信号が供給されるまで繰り返す。
【０１２７】
また、バーイン制御回路ＢＴＣＬＮ２は、バーイン用クロック信号ＴＣＫの代わりに、ロジックスキャン用のバーインクロック信号ＴＣＫ−ＳＣＡとビルトインスキャン用のバーインクロック信号ＴＣＫ−ＢＩを受信する。バーインクロック信号ＴＣＫ−ＳＣＡは、バーイン用内部クロック信号ＢＴＣＫの代わりに、テスト回路ＳＣＡに供給され、バーインクロック信号ＴＣＫ−ＢＩは、バーイン用内部クロック信号ＢＴＣＫの代わりに、テスト回路ＤＢＴおよびＳＢＴに供給される。
【０１２８】
これにより、Ｌイネーブル信号ＬＥＢが論理値“１”のとき、テスト回路ＳＣＡは、バーインクロック信号ＴＣＫ−ＳＣＡに従って、制御信号、テストパターンを形成する。また、ロジック回路も、バーインクロック信号ＴＣＫ−ＳＣＡに従って動作する。一方、Ｄイネーブル信号ＤＥＢとＳイネーブル信号ＳＥＢがそれぞれ論理値“１”のときには、テスト回路ＤＢＴとＳＢＴが、バーインクロック信号ＴＣＫ−ＢＩに従って、テストパターンを形成する。また、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭは、バーインクロック信号ＴＣＫ−ＢＩに従って動作する。
【０１２９】
図１４は、モード制御端子ＭＤに供給される電圧に従って定められるバーインモードの動作シーケンスを示す図である。図１４（Ａ）には、バーインモードＢＴｍｏｄｅ１の場合の動作シーケンスが示されており、図１４（Ｂ）には、バーインモードＢＴｍｏｄｅ２の場合の動作シーケンスが示されている。図１４において、ＳＣＡＮは、テスト回路ＳＣＡからのテストパターンに従って、ロジック回路が動作していることを示しており、ＤＲＡＭ＋ＳＲＡＭは、テスト回路ＤＢＴおよびＳＢＴからのテストパターンに従って、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭが動作していることを示している。
【０１３０】
図１３に示すように、それぞれの半導体集積回路装置１０００−１〜１０００−６におけるモード制御端子ＭＤには、バーインボードＢＢＤ−２において、電源電圧Ｖｄまたは接地電圧Ｖｓに接続されている。この実施の形態においては、バーインモードＢＴｍｏｄｅ１とＢＴｍｏｄｅ２とが混在するように、それぞれのバーイン制御回路ＢＴＣＮＴ２のモード制御端子ＭＤに供給される電圧が設定される。すなわち、バーインボードＢＢＤ−２に搭載された半導体集積回路装置１０００−１〜１０００−６においては、バーインモードＢＴｍｏｄｅ１とＢＴｍｏｄｅ２とが混在している。この例では、半導体集積回路装置１０００−１、１０００−３および１０００−５が、バーインモードＢＴｍｏｄｅ１に設定され、半導体集積回路装置１０００−２、１０００−４および１０００−６が、バーインモードＢＴｍｏｄｅ２に設定されている。
【０１３１】
このようにすることにより、半導体集積回路装置１０００−１、１０００−３および１０００−５のそれぞれは、図１４（Ａ）に示すシーケンスに従って動作し、半導体集積回路装置１０００−２、１０００−４および１０００−６のそれぞれは、図１４（Ｂ）に示すシーケンスに従って動作する。これにより、例えば、半導体集積回路装置１０００−１、１０００−３および１０００−５のそれぞれにおいて、ロジック回路が動作しているとき（図１４ではＳＣＡＮ）、半導体集積回路装置１０００−２、１０００−４および１０００−６のそれぞれにおいては、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭが動作する（図１４ではＤＲＡＭ＋ＳＲＡＭ）。反対に、半導体集積回路装置１０００−１、１０００−３および１０００−５のそれぞれにおいて、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭが動作しているとき（図１４ではＤＲＡＭ＋ＳＲＡＭ）、半導体集積回路装置１０００−２、１０００−４および１０００−６のそれぞれにおいては、ロジック回路が動作（図１４ではＳＣＡＮ）することになる。
【０１３２】
このようにすることにより、半導体集積回路装置１０００−１〜１０００−６において、同じ回路が、実質的に同じ時期に、多く動作することを防ぐことが可能となり、バーインボードＢＢＤ−２で消費されるピーク電力を低減することが可能となる。その結果として、バーイン試験装置１１００（図１１）に設けられる制御装置ＢＢＤＣＮＴの電力容量の低減を図ることが可能となる。
【０１３３】
また、この実施の形態２においては、バーインボードに、バーインクロック信号ＴＣＫ−ＳＣＡが供給される端子と、バーインクロック信号ＴＣＫ−ＢＩが供給される端子とが設けられている。これらの端子を介して、制御装置ＢＢＤＣＮＴ（図１１）から、各バーイン制御回路ＢＴＣＮＴ２へバーインクロック信号ＴＣＫ−ＳＣＡ、ＴＣＫ−ＢＩが供給される。制御装置ＢＢＤＣＮＴによって発生するバーインクロック信号ＴＣＫ−ＳＣＡ、ＴＣＫ−ＢＩの周波数を変更することにより、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路の動作速度を変えることができる。例えば、バーインクロック信号ＴＣＫ−ＳＣＡの周波数を高くすることにより、ロジック回路の動作速度を上げることができ、バーインクロック信号ＴＣＫ−ＢＩの周波数を高くすることにより、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭのそれぞれの動作速度を上げることができる。反対に、バーインクロック信号ＴＣＫ−ＳＣＡの周波数を低くすることにより、ロジック回路の動作速度を下げることができ、バーインクロック信号ＴＣＫ−ＢＩの周波数を低くすることにより、ダイナミック型メモリＤＲＡＭおよびスタティック型メモリＳＲＡＭのそれぞれの動作速度を下げることができる。しかも、別々に動作速度を制御することが可能である。
【０１３４】
そのため、Ｌイネーブル信号ＬＥＢ、Ｄイネーブル信号ＤＥＢおよびＳイネーブル信号ＳＥＢが論理値“１”となっている時間を、所定の時間（例えば固定の時間）としても、バーイン試験において、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路のそれぞれに与えられるストレスの量を、バーインクロック信号ＴＣＫ−ＳＣＡ、ＴＣＫ−ＢＩの周波数を変えることにより制御することが可能である。すなわち、バーインクロック信号ＴＣＫ−ＳＣＡの周波数を高くすることにより、ロジック回路が発生するストレス量を大きくし、半導体チップＣＨＰ２に作用するストレス量を大きくすることが可能である。同様に、バーインクロック信号ＴＣＫ−ＢＩの周波数を高くすることにより、ダイナミック型メモリＤＲＡＭが形成されている半導体チップＣＨＰ１に対するストレス量と、スタティック型メモリＳＲＡＭが形成されている半導体チップＣＨＰ２に与えられるストレス量を大きくすることが可能である。
【０１３５】
これらのバーインクロック信号の周波数は、半導体チップＣＨＰ１、ＣＨＰ２のそれぞれのバスタブ特性に応じて設定されるが、一例としては、バーインクロック信号ＴＣＫ−ＳＣＡの周波数は、１ＭＨｚにされ、バーインクロック信号ＴＣＫ−ＢＩの周波数は、５ＭＨｚにされる。
【０１３６】
また、この実施の形態２においては、バーイン試験のとき、ダイナミック型メモリＤＲＡＭとスタティック型メモリＳＲＡＭが、実質的に同時に動作するため、バーイン試験に要する時間の短縮化を図ることが可能である。
【０１３７】
（実施の形態３）
図１５は、実施の形態３に係わる半導体集積回路装置１０００の構成を示すブロック図である。図１５に示す半導体集積回路装置１０００は、図４に示した半導体集積回路装置と類似しているので、ここでは、図４に示した半導体集積回路装置との相違点を主に説明する。
【０１３８】
実施の形態３に係わる半導体集積回路装置１０００は、バーイン制御回路ＢＴＣＮＴを有しておらず、端子ＴＢＩＤ、ＴＳＣＡおよびＴＢＩＳを有している。バーイン試験の際に、端子ＴＢＩＤには、ダイナミック型メモリＤＲＡＭ用のバーインクロック信号ＴＣＫ−ＢＩＤが供給され、端子ＴＳＣＡには、ロジック回路用のバーインクロック信号ＴＣＫ―ＳＣＡが供給され、端子ＴＢＩＳには、スタティック型メモリＳＲＡＭ用のバーインクロック信号ＴＣＫ−ＢＩＳが供給される。ダイナミック型メモリＲＤＡＭおよびテスト回路ＤＢＴには、端子ＴＢＩＤを介して、バーイン試験のとき、バーインクロック信号ＴＣＫ−ＢＩＤが供給される。また、ロジック回路およびテスト回路ＳＣＡには、端子ＴＳＣＡを介して、バーインクロック信号ＴＣＫ−ＳＣＡが供給され、スタティック型メモリＳＲＡＭおよびテスト回路ＳＢＴには、端子ＴＢＩＳを介して、バーインクロック信号ＴＣＫ−ＢＩＳが供給される。
【０１３９】
この実施の形態３においては、バーイン試験のとき、制御装置ＢＢＤＣＮＴ（図１１）が、バーインクロック信号ＴＣＫ−ＢＩＤ、ＴＣＫ−ＳＣＡおよびＴＣＫ−ＢＩＳを形成し、供給する。この場合、バーインクロック信号ＴＣＫ−ＢＩＤは、例えば５ＭＨｚとされ、バーインクロック信号ＴＣＫ−ＳＣＡは、例え１ＭＨｚにされ、バーインクロック信号ＴＣＫ−ＢＩＳは、例えば５ＭＨｚとされる。
【０１４０】
ダイナミック型メモリＤＲＡＭおよびそのテスト回路ＤＢＴは、バーインクロック信号ＴＣＫ−ＢＩＤに従って動作し、ロジック回路およびそのテスト回路ＳＣＡは、バーインクロック信号ＴＣＫ−ＳＣＡに従って動作し、スタティック型メモリＳＤＲＡＭおよびそのテスト回路ＳＢＴは、バーインクロック信号ＴＣＫ−ＢＩＳに従って動作する。このようにバーインクロック信号を、別々にすることにより、それぞれのバーインクロック信号で動作する回路において発生するストレス量を、別々に制御することが可能となる。すなわち、バーインクロック信号の周波数を低くすることにより、バーイン試験の際に発生するストレス量を小さくすることが可能であり、反対に周波数を高くすることにより、ストレス量を大きくすることが可能である。
【０１４１】
例えば、半導体チップＣＨＰ２に形成れているロジック回路へ供給されるバーインクロック信号ＴＣＫ−ＳＡＣの周波数を下げることにより、半導体チップＣＨＰ２に与えられるストレス量を小さくすることが可能である。これにより、半導体チップＣＨＰ２のバスタブ特性が、半導体チップＣＨＰ１のバスタブ特性よりも短くても、バーイン試験の際に、半導体チップＣＨＰ２へ与えられるストレス量を小さくすることが可能である。
【０１４２】
この実施の形態３においては、バーイン試験の際に、実質的に同時に、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭおよびロジック回路が動作するため、バーイン試験に要する時間の更なる短縮化を図ることが可能である。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施の形態１では、４個の動作モードを有していたが、５個以上の動作モードを設けるようにしてもよい。
【０１４４】
予め半導体チップＣＨＰ１およびＣＨＰ２のそれぞれのバスタブ特性を求めていれば、バーイン制御回路ＢＴＣＮＴは、動作モード“（４）ＤＢＴ、ＳＣＡ、ＳＢＴシーケンシャル動作”のみを有するようにしてもよい。この場合、予め求めているバスタブ特性に適合するように、滞在時間を定め、時間カウント用クロック信号ＢＴＣＫＳ、ＢＴＣＫＬ、ＢＴＣＫＤのそれぞれの周波数を定めればよい。このようにすることにより、バーイン制御回路ＢＴＣＮＴの構成を簡素化することが可能であり、半導体チップＣＨＰ２の価格上昇を抑制することが可能となる。
【０１４５】
また、実施の形態２においては、バーインクロック信号ＴＣＫ−ＳＣＡ、ＴＣＫ−ＢＩによって、ロジック回路、ダイナミック型メモリＤＲＡＭ、スタティック型メモリＳＲＡＭの動作速度を定めていたが、実施の形態１と同様に、滞在時間を変えるようにしてもよい。
【０１４６】
＜付記＞
本明細書には、複数の発明が開示されており、その内のいくつかは、特許請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
（Ａ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
前記半導体集積回路装置は、
バーイン試験のとき、前記第１半導体チップにおける前記第１回路を動作させる時間を指定する第１指定回路と、
バーイン試験のとき、前記第２半導体チップにおける前記第２回路を動作させる時間を指定する第２指定回路と、
を具備する、半導体集積回路装置。
（Ｂ）（Ａ）に記載の半導体集積回路装置において、
前記第１指定回路および前記第２指定回路は、前記第２半導体チップに含まれ、
前記第１指定回路は、前記第１回路を動作させる期間に合わせて周波数が変更される第１クロック信号が供給される第１カウンタ回路を備え、前記第１カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第１回路の動作を停止させるか否かが定められ、
前記第２指定回路は、前記第２回路を動作させる期間に合わせて周波数が変更される第２クロック信号が供給される第２カウンタ回路を備え、前記第２カウンタ回路のカウント値が所定の値に到達するか否かにより、前記第２回路の動作を停止させるか否かが定められる、半導体集積回路装置。
（Ｃ）（Ｂ）に記載の半導体集積回路装置において、
前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置。
（Ｄ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
前記半導体集積回路装置は、
モード制御端子に結合され、前記モード制御端子に供給される電圧に従って、バーイン試験のとき、前記第１回路および前記第２回路を制御する制御回路を備え、
前記制御回路は、前記モード制御端子が第１電圧のとき、前記第２回路を動作させ、前記第２回路の動作を停止した後、前記第１回路を動作させ、
前記制御回路は、前記モード制御端子が第２電圧のとき、前記第１回路を動作させ、前記第１回路の動作を停止した後、前記第２回路を動作させる、半導体集積回路装置。
（Ｅ）（Ｄ）に記載の半導体集積回路装置において、
前記第１回路は、バーイン試験のとき、第１周波数の第１信号に従って動作し、前記第２回路は、バーイン試験のとき、前記第１周波数とは異なる第２周波数の第２信号に従って、動作する、半導体集積回路装置。
（Ｆ）第１回路を有する第１半導体チップと、第２回路を有し、前記第１半導体チップとは異なる第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップが搭載される基板とを備えた半導体集積回路装置であって、
前記半導体集積回路装置は、
バーイン試験のとき、第１周波数の第１信号が供給される第１端子と、
バーイン試験のとき、前記第１周波数とは異なる第２信号が供給される第２端子と、
を備え、バーイン試験のとき、前記第１回路は、前記第１信号に従って動作し、前記第２回路は、前記第２信号に従って動作する、半導体集積回路装置。
（Ｇ）（Ｆ）に記載の半導体集積回路装置において、
前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置。
（Ｈ）それぞれ第１回路を有する複数の第１半導体チップと、それぞれ前記第１半導体チップとは異なり、それぞれ第２回路を有する複数の第２半導体チップとを準備する準備工程と、
前記準備工程で準備された前記複数の第１半導体チップのそれぞれと前記複数の第２半導体チップのそれぞれとを、１個の基板に搭載し、複数の半導体集積回路装置とする工程と、
前記複数の半導体集積回路装置のそれぞれを、１個のバーインボードに装着し、前記バーインボードに電源電圧を供給しながら、前記複数の半導体集積回路装置に対して、バーイン試験を行うバーイン工程と、
を備えた半導体集積回路装置の製造方法であって、
前記１個のバーインボードに装着された前記複数の半導体集積回路装置のうちの第１の半導体集積回路装置は、前記バーイン工程において、前記第１半導体チップにおける前記第１回路を動作させ、前記第１回路の動作を停止させた後、前記第２半導体チップにおける前記第２回路を動作させる第１シーケンス回路を有し、
前記１個のバーインボードに装着された前記複数の半導体集積回路装置のうち、前記第１の半導体集積回路装置とは異なる第２半導体集積回路装置は、前記バーイン工程において、前記第２半導体チップにおける前記第２回路を動作させ、前記第２回路の動作を停止させた後、前記第１半導体チップにおける前記第１回路を動作させる第２シーケンス回路を有し、
前記第１シーケンス回路および前記第２シーケンス回路によって、前記第１の半導体集積回路装置における前記第１回路と前記第２の半導体集積回路装置における前記第１回路とが、時間的に重なって動作しないようにされる、半導体集積回路装置の製造方法。
（Ｉ）（Ｈ）に記載の半導体集積回路装置の製造方法において、
前記第１の半導体集積回路装置および前記第２の半導体集積回路装置のそれぞれにおける前記第２半導体チップは、さらに第３回路を有し、
前記第１シーケンス回路は、前記第２の半導体集積回路装置において前記第２回路が動作しているとき、前記第１の半導体集積回路装置における前記第１回路または前記第３回路を動作させ、前記第２シーケンス回路は、前記第１の半導体集積回路装置において前記第２回路が動作しているとき、前記第２の半導体集積回路装置における前記第１回路または前記第３回路を動作させる、半導体集積回路装置の製造方法。
（Ｊ）（Ｉ）に記載の半導体集積回路装置の製造方法において、
前記第１回路は、ダイナミック型メモリであり、前記第２回路は、スタティック型メモリであり、前記第３回路は、ロジック回路であり、前記バーインボードに供給されている電源電圧は、前記複数の半導体集積回路装置のそれぞれに給電されている、半導体集積回路装置の製造方法。
（Ｋ）（Ｊ）に記載の半導体集積回路装置の製造方法において、
前記第１半導体チップと前記第２半導体チップとは、互いに異なるバスタブ特性を有する、半導体集積回路装置の製造方法。
（Ｌ）（Ｈ）に記載の半導体集積回路装置の製造方法において、
前記第１回路は、第１周波数の第１信号に従って動作し、前記第２回路は、前記第１周波数とは異なる第２周波数の第２信号に従って動作する、半導体集積回路装置の製造方法。
【符号の説明】
【０１４７】
１０００  半導体集積回路装置
１１００  バーイン試験装置ＢＴＣＮＴ  バーイン制御回路
ＣＨＰ１、ＣＨＰ２  半導体チップＤＢＴ、ＳＢＴ、ＳＣＡ  テスト回路
ＤＲＡＭ  ダイナミック型メモリ
ＳＲＡＭ  スタティック型メモリ
【図１】
0006503365.tif 000002
【図２】
0006503365.tif 000003
【図３】
0006503365.tif 000004
【図４】
0006503365.tif 000005
【図５】
0006503365.tif 000006
【図６】
0006503365.tif 000007
【図７】
0006503365.tif 000008
【図８】
0006503365.tif 000009
【図９】
0006503365.tif 000010
【図１０】
0006503365.tif 000011
【図１１】
0006503365.tif 000012
【図１２】
0006503365.tif 000013
【図１３】
0006503365.tif 000014
【図１４】
0006503365.tif 000015
【図１５】
0006503365.tif 000016