(57)【特許請求の範囲】
【請求項１】
第１入力端子及び第２入力端子を有する入力端子対と、
第１出力端子及び第２出力端子を有する出力端子対と、
一方の端子が前記第１入力端子に接続され、他方の端子が前記第１出力端子に接続されたミラー容量と、
一方の端子が前記第１出力端子に接続され、他方の端子が前記第２出力端子に接続された出力容量と、
一方の端子が前記第２入力端子及び前記第２出力端子に接続され、他方の端子が前記第１出力端子に接続され、前記ミラー容量及び前記出力容量に直流電流を供給する直流電流源と、を有する電流源モデルの生成方法であって、
入力端子に入力ランプ電圧を印加し且つ出力端子に直流電圧を印加したときの第１入力電流、第１入力電圧及び第１出力電圧を取得し、
前記入力端子に前記入力ランプ電圧を印加し且つ前記出力端子に出力ランプ電圧を印加したときの第２入力電流、第２入力電圧及び第２出力電圧を取得し、
前記第１入力電流と前記第２入力電流との差、及び前記第２出力電圧の傾きに基づいて、前記ミラー容量の容量値を演算する、
ことを含む電流源モデルの生成方法。
【請求項２】
前記ミラー容量の容量値を演算することは、前記入力ランプ電圧の傾き、前記第２入力電圧及び前記第２出力電圧から前記第２出力電圧の傾きを演算することを含む、を請求項１に記載の電流源モデルの生成方法。
【請求項３】
前記ミラー容量の容量値を演算することは、前記第１入力電流と前記第２入力電流との差を前記第２出力電圧の傾きで除算して、前記ミラー容量の容量値を演算することを更に含む、を請求項２に記載の電流源モデルの生成方法。
【請求項４】
第１入力端子及び第２入力端子を有する入力端子対と、
第１出力端子及び第２出力端子を有する出力端子対と、
一方の端子が前記第１入力端子に接続され、他方の端子が前記第１出力端子に接続されたミラー容量と、
一方の端子が前記第１出力端子に接続され、他方の端子が前記第２出力端子に接続された出力容量と、
一方の端子が前記第２入力端子及び前記第２出力端子に接続され、他方の端子が前記第１出力端子に接続され、前記ミラー容量及び前記出力容量に直流電流を供給する直流電流源と、を有する電流源モデルを生成する電流源モデル生成装置であって、
入力端子に入力ランプ電圧を印加し且つ出力端子に直流電圧を印加したときの第１入力電流、第１入力電圧及び第１出力電圧を取得する第１シミュレーション部と、
前記入力端子に前記入力ランプ電圧を印加し且つ前記出力端子に出力ランプ電圧を印加したときの第２入力電流、第２入力電圧及び第２出力電圧を取得する第２シミュレーション部と、
前記第１入力電流と前記第２入力電流との差、及び前記第２出力電圧の傾きに基づいて、前記ミラー容量の容量値を演算するミラー容量演算部と、
を有する、電流源モデル生成装置。
【請求項５】
第１入力端子及び第２入力端子を有する入力端子対と、
第１出力端子及び第２出力端子を有する出力端子対と、
一方の端子が前記第１入力端子に接続され、他方の端子が前記第１出力端子に接続されたミラー容量と、
一方の端子が前記第１出力端子に接続され、他方の端子が前記第２出力端子に接続された出力容量と、
一方の端子が前記第２入力端子及び前記第２出力端子に接続され、他方の端子が前記第１出力端子に接続され、前記ミラー容量及び前記出力容量に直流電流を供給する直流電流源と、を有する電流源モデルの生成プログラムであって、
入力端子に入力ランプ電圧を印加し且つ出力端子に直流電圧を印加したときの第１入力電流、第１入力電圧及び第１出力電圧を取得し、
前記入力端子に前記入力ランプ電圧を印加し且つ前記出力端子に出力ランプ電圧を印加したときの第２入力電流、第２入力電圧及び第２出力電圧を取得し、
前記第１入力電流と前記第２入力電流との差、及び前記第２出力電圧の傾きに基づいて、前記ミラー容量の容量値を演算する、
処理をコンピュータに実行させる電流源モデルの生成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流源モデル生成装置、電流源モデル生成プログラム及びその方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計に使用される遅延シミュレーションの遅延見積もりの精度を改善するために、種々の提案がなされている（例えば、特許文献１及び２並びに非特許文献１及び２を参照）。
【０００３】
例えば、非線形の電流を出力する直流電源と、入出力電圧との関係がルックアップテーブルで示される容量成分とを含む電流源モデルを使用して、セルの遅延値を見積もる技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５０１４３８号公報
【特許文献２】特開２００９−２５３２１８号公報
【非特許文献】
【０００５】
【非特許文献１】I.Keller他, "A robust cell-level crosstalk delay change analysis", ICCAD 2004
【非特許文献２】A.Goel, S.Vrudhula, "Current source based standard cell model for accurate signal integrity and timing analysis", EDAA 2008
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体集積回路に搭載されるセル間の遅延は、セル間を接続する配線の寄生容量及び寄生抵抗等に起因する配線遅延と、セルの内部素子間を接続する配線及び内部素子の寄生容量等に起因するセル遅延とを含む。従来の半導体集積回路では、セル間遅延において配線遅延が占める割合が大きく、配線遅延がセル間遅延の演算精度に影響する主要な要因であったため、クリティカルパスの遅延の見積もり等でセル間遅延を見積もるときに、セル遅延は無視された。
【０００７】
しかしながら、近年の半導体集積回路では、微細化技術の進展、及び配置配線技術の向上に伴って、セル遅延の見積もり精度の向上が望まれる。
【０００８】
一実施形態では、半導体集積回路に配置されるセルのセル遅延を精度良く見積ることを目的とする。
【課題を解決するための手段】
【０００９】
１つの態様では、電流源モデル生成方法は、第１入力端子及び第２入力端子を有する入力端子対と、第１出力端子及び第２出力端子を有する出力端子対と、ミラー容量と、出力容量と、直流電流源と、を有する電流源モデルを生成する。ミラー容量は一方の端子が第１入力端子に接続され、他方の端子が第１出力端子に接続され、出力容量は一方の端子が第１出力端子に接続され、他方の端子が第２出力端子に接続される。直流電流源は、一方の端子が第２入力端子及び第２出力端子に接続され、他方の端子が第１出力端子に接続され、ミラー容量及び出力容量に直流電流を供給する。１つの態様では、入力端子に入力ランプ電圧を印加し且つ出力端子に直流電圧を印加したときの第１入力電流、第１入力電圧及び第１出力電圧を取得する。また、１つの態様では、入力端子に入力ランプ電圧を印加し且つ出力端子に出力ランプ電圧を印加したときの第２入力電流、第２入力電圧及び第２出力電圧を取得する。そして、１つの態様では、第１入力電流と第２入力電流との差、及び第２出力電圧の傾きに基づいて、ミラー容量の容量値を演算する。
【発明の効果】
【００１０】
一実施形態では、半導体集積回路に配置されるセルのセル遅延を精度良く見積ることができる。
【図面の簡単な説明】
【００１１】
【図１】（ａ）は半導体集積回路に搭載されるセル間遅延の一例を示す図であり、（ｂ）は半導体集積回路に搭載されるセル間遅延の他の例を示す図であり、（ｃ）は半導体集積回路に搭載されるセル一例を示す図であり、（ｄ）は（ｃ）に示すセルの内部回路図であり、（ｅ）は（ｃ）に示すセルのセル遅延を説明するための図である。
【図２】図１（ｃ）に示すインバータの電流源モデルの回路図である。
【図３】実施形態に係る電流源モデル生成装置のブロック図である。
【図４】図３に示す電流源モデル生成装置による電流源モデル生成処理のフローチャートである。
【図５】図４に示すＳ１０３の処理のより詳細なフローチャートである。
【図６】（ａ）は図４に示すＳ１０３の処理で使用される第１抽出回路の回路図であり、（ｂ）は図４に示すＳ１０３の処理で使用される第２抽出回路の回路図である。
【図７】（ａ）は図６（ａ）に示す第１抽出回路の第１状態を示す回路図であり、（ｂ）は図６（ａ）に示す第１直流セルの入出力端子に印加される電圧を示す図である。
【図８】第１シミュレーション部が記憶部に記憶する出力直流記憶テーブルを示す図である。
【図９】（ａ）は図６（ａ）に示す第１抽出回路の第２状態を示す回路図であり、（ｂ）は図６（ａ）に示す第１ランプセルの入出力端子に印加される電圧を示す図である。
【図１０】第２シミュレーション部が記憶部に記憶する出力ランプ記憶テーブルを示す図である。
【図１１】（ａ）は図６（ｂ）に示す第２抽出回路のシミュレーション状態を示す回路図であり、（ｂ）は図６（ｂ）に示す第２ランプセルの入出力端子に印加される電圧を示す図である。
【図１２】第３シミュレーション部が記憶部に記憶する入力直流記憶テーブルを示す図である。
【図１３】ミラー容量演算部が演算するミラー容量の容量値を示す図である。
【図１４】関連する電流源モデル生成方法を示す図であり、（ａ）は第１抽出回路の回路図であり、（ｂ）は（ａ）に示す第１抽出回路から抽出される第１出力電流を示す図であり、（ｃ）は第２抽出回路の回路図であり、（ｄ）は（ｃ）に示す第２抽出回路に印加される電圧を示す図であり、（ｅ）は（ｃ）に示す第２抽出回路から抽出される第２出力電流を示す図であり、（ｆ）は第３抽出回路の回路図であり、（ｇ）は（ｆ）に示す第３抽出回路に印加される電圧を示す図であり、（ｈ）は（ｆ）に示す第３抽出回路から抽出される第３出力電流を示す図である。
【図１５】（ａ）は関連する電流源モデル生成方法においてＩＲドロップがない場合のセルの内部回路図であり、（ｂ）は関連する電流源モデル生成方法においてＩＲドロップがある場合のセルの内部回路図である。
【図１６】関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との比較を示す図である。
【図１７】（ａ）は関連する電流源モデル生成方法においてミラー容量の容量値の抽出する抽出回路の等価回路図であり、（ｂ）は実施形態に係る電流源モデル生成方法においてミラー容量の容量値の抽出する抽出回路の等価回路図である。
【図１８】実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値と、関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との比較を示す図である。
【図１９】実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値と、関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との更なる比較を示す図である。
【発明を実施するための形態】
【００１２】
以下図面を参照して、本発明に係る電流源モデル生成装置、電流源モデル生成プログラム及びその方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
【００１３】
（実施形態に係る電流源モデル生成方法の概要）
実施形態に係る電流源モデル生成方法は、セルの入力端子にランプ電圧を印加したときの出力電流値を使用せずに、セルの出力端子にランプ電圧を印加したときの入力電流値を使用して、電流源モデルのミラー容量を演算する。セルの入力端子にランプ電圧を印加したときの出力電流値の代わりにセルの出力端子にランプ電圧を印加したときの入力電流値を使用することで、ＩＲドロップに起因するミラー容量の抽出誤差を低減することができる。
【００１４】
（実施形態に係る電流源モデル生成方法に関連する技術）
図１（ａ）は半導体集積回路に搭載されるセル間遅延の一例を示す図であり、図１（ｂ）は半導体集積回路に搭載されるセル間遅延の他の例を示す図であり、図１（ｃ）は半導体集積回路に搭載されるセル一例を示す図である。図１（ｄ）は図１（ｃ）に示すセルの内部回路図であり、図１（ｅ）は図１（ｃ）に示すセルのセル遅延を説明するための図である。
【００１５】
図１（ａ）に示す例では、第１セル８０１と第２セル８０２との間は、配線８０３により接続される。第１セル８０１の入力端子から第２セル８０２の入力端子までのセル間遅延Ｔｄは、第１セル８０１のセル遅延Ｔｃと、配線８０３の配線遅延Ｔｗとの和である。配線８０３の長さが比較的短いとき、セル間遅延Ｔｄに占めるセル遅延Ｔｃの割合が比較的大きくなる。
【００１６】
図１（ｂ）に示す例では、第１セル８０１と第２セル８０２との間は、配線８０３ａ及び８０３ｂ並びにリピータ８０４により接続される。リピータ８０４は、クリティカルパスの遅延を低減する等のために、セル間の配線の配線長が長いときに挿入されるバッファである。第１セル８０１の入力端子から第２セル８０２の入力端子までのセル間遅延Ｔｄは、第１セル８０１のセル遅延Ｔｃ、配線８０３ａの配線遅延Ｔｗ１、リピータ８０４のセル遅延Ｔｒ、及び配線８０３ｂの配線遅延Ｔｗ２の和である。セル間の配線の長さが比較的長いとき、単数又は複数のリピータ８０４が第１セル８０１と第２セル８０２との間に挿入されるため、セル間遅延Ｔｄに占めるセル遅延Ｔｃ及びＴｒの割合が大きくなる。
【００１７】
インバータ８１０は、第１セル８０１、第２セル８０２の一例である。第１セル８０１及び第２セル８０２は、組み合わせ論理回路の構成素子であり、ＮＡＮＤ素子、ＮＯＲ素子、ＡＮＤ素子、ＯＲ素子、ＸＯＲ素子等のインバータ８１０以外の組み合わせ論理回路の構成素子であってもよい。インバータ８１０は、ｎＭＯＳトランジスタ８１１と、ｐＭＯＳトランジスタ８１２とを有する。ｎＭＯＳトランジスタ８１１及びｐＭＯＳトランジスタ８１２のゲートは入力端子８１３に接続され、ｎＭＯＳトランジスタ８１１及びｐＭＯＳトランジスタ８１２のドレインは出力端子８１４に接続される。
【００１８】
図１（ｅ）において破線で示される入力電圧８２１がインバータ８１０の入力端子８１３に印加されると、インバータ８１０がセル遅延を有さないとき、一点鎖線で示される理想出力電圧８２２がインバータ８１０の出力端子８１４が出力される。しかしながら、ＭＯＳトランジスタ８１１及びｐＭＯＳトランジスタ８１２のしきい値電圧、及び寄生容量等の影響により、実線で示される出力電圧８２３がインバータ８１０の出力端子８１４が出力される。インバータ８１０のセル遅延Ｔｃは、入力電圧８２１が１／２ＶＤＤに上昇した時間と、出力電圧が１／２ＶＤＤに下降した時間との間の時間差である。図１（ｅ）は、インバータ８１０のセル遅延を示すが、２入力ＮＡＮＤ素子、２入力ＮＯＲ素子等の入力端子を２つ以上有する素子のセル遅延は、１つの入力端子に印加される入力電圧が遷移する場合には、インバータ８１０のセル遅延と同様に示される。
【００１９】
インバータ８１０等のセル遅延を見積もるセル遅延見積技術は、線形遅延モデル、ＳＰＩＣＥシミュレーションモデル、及び電流源モデルを含む。線形遅延モデルでは、１ゲート当たりの処理速度はマイクロ秒（μｓ）単位（μｓ／ｇａｔｅ）であり、セル遅延は、比較的高速に見積られる。しかしながら、線形遅延モデルでは、セルを形成するＭＯＳトランジスタの精密な動作等が反映されないため、見積誤差が大きくなるおそれがある。ＳＰＩＣＥシミュレーションモデルでは、トランジスタの動作及び寄生容量の影響等を細かく解析するため、セル遅延は、高精度で見積もられる。しかしながら、ＳＰＩＣＥシミュレーションモデルは多くのパラメータを使用するため、セル遅延を見積もる見積時間が長くなるおそれがある。一例では、ＳＰＩＣＥシミュレーションモデルにおける１ゲート当たりの見積もり速度は秒単位（ｓ／ｇａｔｅ）であり、ＳＰＩＣＥシミュレーションモデルの見積時間は、線形遅延モデルの見積時間の１００万倍程になるおそれがある。半導体集積回路が数１０万ゲートを実装するとき、半導体集積回路の全体の遅延見積をＳＰＩＣＥシミュレーションモデルで実行することは、容易ではない。電流源モデルでは、１ゲート当たりの見積時間はマイクロ秒（μｓ）単位（ｍｓ／ｇａｔｅ）である。ＳＰＩＣＥシミュレーションモデルのセル遅延の見積もり時間は、線形遅延モデルの見積時間より長くなるが、ＳＰＩＣＥシミュレーションモデルの遅延見積の１／１０００程度になる。
【００２０】
（電流源モデルの構成）
図２は、インバータ８１０の電流源モデルの回路図である。
【００２１】
電流源モデル１００は、ミラー容量Ｃｍと、出力容量Ｃｏと、直流電流源１０１と、第１入力端子１１１及び第２入力端子１１２を含む入力端子対１１０と、第１出力端子１２１及び第２出力端子１２２を含む出力端子対１２０とを有する。ミラー容量Ｃｍは、一方の端子が第１入力端子１１１に接続され、他方の端子が第１出力端子１２１に接続される。出力容量Ｃｏは、一方の端子が第１出力端子１２１に接続され、他方の端子が第２出力端子１２２に接続される。直流電流源１０１は、一方の端子が第２入力端子１１２及び第２出力端子１２２に接続され、他方の端子が第１出力端子１２１に接続され、ミラー容量Ｃｍ及び出力容量Ｃｏに直流電流Ｉｄｃを供給する。第１入力端子１１１及び第２入力端子１１２の間には入力電圧Ｖｉｎが印加され、第１出力端子１２１及び第２出力端子１２２から出力電圧Ｖｏｕｔが出力される。
【００２２】
（実施形態に係る電流源モデル生成装置の構成及び機能）
図３は、実施形態に係る電流源モデル生成装置のブロック図である。
【００２３】
電流源モデル生成装置１は、入力部１１と、出力部１２と、記憶部１３と、処理部１４とを有する。
【００２４】
入力部１１は、データの入力が可能であればどのようなデバイスでもよく、例えば、キーボード、マウス、タッチパネル及びキーボタン等である。操作者は、入力部１１を用いて、文字、数字、記号等を入力することができる。入力部１１は、操作者により操作されると、その操作に対応する信号を生成する。そして、生成された信号は、操作者の指示として、処理部１４に供給される。
【００２５】
出力部１２は、映像や画像等の表示が可能であればどのようなデバイスでもよく、例えば、液晶ディスプレイ又は有機ＥＬ（Electro−Luminescence）ディスプレイ等である。出力部１２は、処理部１４から供給された映像データに応じた映像や、画像データに応じた画像等を表示する。また、出力部１２は、紙などの表示媒体に、映像、画像又は文字等を印刷する出力装置であってもよい。
【００２６】
記憶部１３は、例えば、磁気テープ装置、磁気ディスク装置、又は光ディスク装置のうちの少なくとも一つを備える。記憶部１３は、処理部１４での処理に用いられるオペレーティングシステムプログラム、ドライバプログラム、アプリケーションプログラム、データ等を記憶する。例えば、記憶部１３は、アプリケーションプログラムとして、電流源モデルを生成する処理を、処理部１４に実行させるための電流源モデル生成プログラムを記憶する。また、記憶部１３は、アプリケーションプログラムとして、電流源モデルを使用してセルの遅延を見積もる処理を、処理部１４に実行させるためのセル遅延見積プログラムを記憶する。電流源モデル生成プログラム及びセル遅延見積プログラムは、例えばＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等のコンピュータ読み取り可能な可搬型記録媒体から、公知のセットアッププログラム等を用いて記憶部１３にインストールされてもよい。
【００２７】
また、記憶部１３は、電流源モデル生成処理で使用されるプロセスデザインキット（Process Design Kit、ＰＤＫ）１３１、セルライブラリ１３２、及びＳＰＩＣＥネットリスト１３３を記憶する。ＰＤＫ１３１は、半導体プロセスのデザインルール、ＳＰＩＣＥモデル及びＳＰＩＣＥパラメータ等を含む回路設計において標準的な設計データセットである。セルライブラリ１３２は、インバータ素子、２入力ＮＡＮＤ素子及び２入力ＮＯＲ素子等の組み合わせ論理回路の構成素子を含むセルのリストである。ＳＰＩＣＥネットリスト１３３は、所望の半導体集積回路のレイアウト情報から抽出されたＳＰＩＣＥネットリストである。さらに、記憶部１３は、所定の処理に係る一時的なデータを一時的に記憶してもよい。
【００２８】
処理部１４は、一又は複数個のプロセッサ及びその周辺回路を有する。処理部１４は、電流源モデル生成装置１の全体的な動作を統括的に制御するものであり、例えば、ＣＰＵである。処理部１４は、記憶部１３に記憶されているプログラム（ドライバプログラム、オペレーティングシステムプログラム、アプリケーションプログラム等）に基づいて処理を実行する。また、処理部１４は、複数のプログラム（アプリケーションプログラム等）を並列に実行できる。
【００２９】
処理部１４は、シミュレーション実行部１４１と、直流電流抽出部１４２と、ミラー容量演算部１４３と、出力容量演算部１４４と、状態空間生成部１４５とを有する。シミュレーション実行部１４１は、ネットリスト取得部１５０と、第１シミュレーション部１５１と、第２シミュレーション部１５２と、第３シミュレーション部１５３とを有する。これらの各部は、処理部１４が備えるプロセッサで実行されるプログラムにより実現される機能モジュールである。あるいは、これらの各部は、ファームウェアとして電流源モデル生成装置１に実装されてもよい。
【００３０】
（実施形態に係る電流源モデル生成装置の動作）
図４は、電流源モデル生成装置１による電流源モデル生成処理のフローチャートである。電流源モデル生成処理は、予め記憶部１３に記憶されているプログラムに基づいて、主に処理部１４により、電流源モデル生成装置１の各要素と協働して実行される。
【００３１】
まず、シミュレーション実行部１４１のネットリスト取得部１５０は、電流源モデルを生成するセルをセルライブラリ１３２から選択し（Ｓ１０１）、選択したセルに対応するネットリストをＳＰＩＣＥネットリスト１３３から取得する（Ｓ１０２）。次いで、シミュレーション実行部１４１は、取得したネットリストに対してＰＤＫ１３１を使用してＳＰＩＣＥシミュレーションを実行する（Ｓ１０３）。
【００３２】
図５はＳ１０３の処理のより詳細なフローチャートであり、図６（ａ）はＳ１０３の処理で使用される第１抽出回路の回路図であり、図６（ｂ）はＳ１０３の処理で使用される第２抽出回路の回路図である。
【００３３】
第１シミュレーション部１５１は、第１抽出回路２０１の第１状態でＳＰＩＣＥシミュレーションを実行する（Ｓ２０１）。第１抽出回路２０１は、第１直流セル２１１と、第１ランプセル２１２と、第１入力ランプ電圧源２１３と、第１出力直流電圧源２１４と、第１出力ランプ電圧源２１５とを有する。第１直流セル２１１及び第１ランプセル２１２のそれぞれの内部には、Ｓ１０２で取得されたセルのネットリストが配置される。
【００３４】
第１入力ランプ電圧源２１３は、第１直流セル２１１及び第１ランプセル２１２の入力端子に接続される。第１直流セル２１１及び第１ランプセル２１２のそれぞれの内部に配置されたセルのネットリストが２以上の入力端子を有するときは、何れか１つの入力端子に接続される。第１入力ランプ電圧源２１３は、第１直流セル２１１及び第１ランプセル２１２の入力端子に傾きＫｉｎを有する第１入力ランプ電圧を印加する。
【００３５】
第１出力直流電圧源２１４は、第１直流セル２１１の出力端子に接続される。第１出力直流電圧源２１４は、第１状態のときに第１直流セル２１１の出力端子に、ＶＳＳからＶＤＤまでの間の複数の電圧を有する直流電圧を印加する。
【００３６】
第１出力ランプ電圧源２１５は、第１ランプセル２１２の出力端子に接続される。第１出力ランプ電圧源２１５は、第２状態のときに第１ランプセル２１２の出力端子に、傾きＫｏｕｔを有するランプ電圧を印加する。第１出力ランプ電圧源２１５が印加するランプ電圧の傾きＫｏｕｔは、複数の値に設定可能である。
【００３７】
図７（ａ）は第１抽出回路２０１の第１状態を示す回路図であり、図７（ｂ）は第１直流セル２１１の入出力端子に印加される電圧を示す図である。図７（ｂ）において、横軸は時間を示し、縦軸は電圧を示し、太実線は第１入力ランプ電圧源２１３から第１直流セル２１１の入力端子に印加される電圧を示し、太破線は第１出力直流電圧源２１４から第１直流セル２１１の出力端子に印加される電圧を示す。
【００３８】
第１シミュレーション部１５１は、所定の傾きＫｉｎを有する第１入力ランプ電圧を第１入力ランプ電圧源２１３から第１直流セル２１１の入力端子に印加する。また、第１シミュレーション部１５１は、複数の電圧値を有する第１出力直流電圧を第１出力直流電圧源２１４から第１直流セル２１１の出力端子に印加する。第１シミュレーション部１５１は、第１直流セル２１１の入力端子に傾きＫｉｎを有する第１入力ランプ電圧を印加し、且つ第１直流セル２１１の出力端子に印加する第１出力直流電圧の電圧値を、ＶＳＳからＶＤＤまで順次変化させる。ＶＳＳが０Ｖであり、ＶＤＤが５Ｖであるとき、第１シミュレーション部１５１は、０Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖの６つの第１出力直流電圧を第１直流セル２１１の出力端子に印加してもよい。
【００３９】
第１シミュレーション部１５１は、第１直流セル２１１の出力端子に印加する第１出力直流電圧毎に、第１入力電圧Ｖｉｎ、第１出力電圧Ｖｏｕｔ及び第１入力電流Ｉｉｎ１の経時変化を検出して、テーブル形式で記憶部１３に記憶する。
【００４０】
図８は、第１シミュレーション部１５１が記憶部１３に記憶する出力直流記憶テーブルを示す図である。
【００４１】
出力直流記憶テーブル３１０は、印加されるｍ個の第１出力直流電流値毎に第１出力直流記憶テーブル３１１〜第ｍ出力直流記憶テーブル３１ｍのｍ個のテーブルを含む。第１出力直流記憶テーブル３１１〜第ｍ出力直流記憶テーブル３１ｍのそれぞれは、第１直流セル２１１の入力端子及び出力端子に電圧が印加されてからの経過時間ｔ毎に、第１入力電圧Ｖｉｎ、第１出力電圧Ｖｏｕｔ及び第１入力電流Ｉｉｎ１を記憶する。
【００４２】
次いで、第２シミュレーション部１５２は、第１抽出回路２０１の第２状態でＳＰＩＣＥシミュレーションを実行する（Ｓ２０２）。
【００４３】
図９（ａ）は第１抽出回路２０１の第２状態を示す回路図であり、図９（ｂ）は第１ランプセル２１２の入出力端子に印加される電圧を示す図である。図９（ｂ）において、横軸は時間を示し、縦軸は電圧を示す。また、太実線は第１入力ランプ電圧源２１３から第１ランプセル２１２の入力端子に印加される電圧を示し、太一点鎖線は第１出力ランプ電圧源２１５から第１ランプセル２１２の出力端子に印加される電圧を示す。太破線は、第１ランプセル２１２の出力端子に印加される電圧の第１ランプセル２１２の入力端子に印加される電圧に対する相対的な傾きを示す。
【００４４】
第２シミュレーション部１５２は、第１状態と同一の傾きＫｉｎを有する第１入力ランプ電圧を第１入力ランプ電圧源２１３から第１ランプセル２１２の入力端子に印加する。また、第２シミュレーション部１５２は、複数の傾きＫｏｕｔを有する第１出力ランプ電圧を第１出力ランプ電圧源２１５から第１ランプセル２１２の出力端子に印加する。第２シミュレーション部１５２は、第１ランプセル２１２の入力端子に傾きＫｉｎを有する第１出力ランプ電圧を印加し、且つ第１ランプセル２１２の出力端子に印加する第１出力ランプ電圧の傾きＫｏｕｔを順次変化させる。
【００４５】
第２シミュレーション部１５２は、第１ランプセル２１２の出力端子に印加する第１出力ランプ電圧の傾きＫｏｕｔ毎に、第２入力電圧Ｖｉｎ、第２出力電圧Ｖｏｕｔ及び第２入力電流Ｉｉｎ２の経時変化を検出して、テーブル形式で記憶部１３に記憶する。
【００４６】
図１０は、第２シミュレーション部１５２が記憶部１３に記憶する出力ランプ記憶テーブルを示す図である。
【００４７】
出力ランプ記憶テーブル３２０は、印加されるｐ個の第１出力ランプ電圧の傾きＫｏｕｔ毎に第１出力ランプ記憶テーブル３２１〜第ｐ出力ランプ記憶テーブル３２ｐのｐ個のテーブルを含む。第１出力ランプ記憶テーブル３２１〜第ｐ出力ランプ記憶テーブル３２ｐのそれぞれは、第１直流セル２１１の入力端子及び出力端子に電圧が印加されてからの経過時間ｔ毎に、第２入力電圧Ｖｉｎ、第２出力電圧Ｖｏｕｔ及び第２入力電流Ｉｉｎ２を記憶する。
【００４８】
次いで、第３シミュレーション部１５３は、第２抽出回路１０２でＳＰＩＣＥシミュレーションを実行する（Ｓ２０３）。第２抽出回路２０２は、第２ランプセル２２１と、第２入力直流電圧源２２２と、第２出力ランプ電圧源２２３とを有する。第２ランプセル２２１の内部には、Ｓ１０２で取得されたセルのネットリストが配置される。
【００４９】
第２入力直流電圧源２２２は、第２ランプセル２２１の入力端子に接続される。第２ランプセル２２１の内部に配置されたセルのネットリストが２以上の入力端子を有するときは、何れか１つの入力端子に接続される。第２入力直流電圧源２２２は、第２ランプセル２２１の出力端子に、ＶＳＳからＶＤＤまでの間の複数の電圧を有する直流電圧を印加する。
【００５０】
第２出力ランプ電圧源２２３は、第２ランプセル２２１の出力端子に接続される。第２出力ランプ電圧源２２３は、第２状態のときに第２ランプセル２１２の出力端子に、傾きＫｏｕｔ２を有するランプ電圧を印加する。
【００５１】
図１１（ａ）は第２抽出回路２０２のシミュレーション状態を示す回路図であり、図１１（ｂ）は第２ランプセル２２１の入出力端子に印加される電圧を示す図である。図１１（ｂ）において、横軸は時間を示し、縦軸は電圧を示す。また、太実線は第２入力直流電圧源２２２から第２ランプセル２２１の入力端子に印加される電圧を示し、太破線は第２出力ランプ電圧源２２３から第２ランプセル２２１の出力端子に印加される電圧を示す。
【００５２】
第３シミュレーション部１５３は、複数の電圧値を有する第２入力直流電圧を第２入力直流電圧源２２２から第２ランプセル２２１の入力端子に印加する。また、第３シミュレーション部１５３は、所定の傾きＫｏｕｔ２を有する第２出力ランプ電圧を第２出力ランプ電圧源２２３から第２ランプセル２２１の出力端子に印加する。第３シミュレーション部１５３は、第２ランプセル２２１の入力端子に印加する第２入力ランプ電圧の電圧値を、ＶＳＳからＶＤＤまで順次変化させ、且つ第２ランプセル２２１の出力端子に所定の傾きＫｏｕｔ２を有する第２出力ランプ電圧を印加する。
【００５３】
第３シミュレーション部１５３は、第２ランプセル２２１の入力端子に印加する第２入力直流電圧毎に、第３入力電圧Ｖｉｎ、第３出力電圧Ｖｏｕｔ及び第２入力電流Ｉｉｎ２の経時変化を検出して、テーブル形式で記憶部１３に記憶する。
【００５４】
図１２は、第３シミュレーション部１５３が記憶部１３に記憶する入力直流記憶テーブルを示す図である。
【００５５】
入力直流記憶テーブル３３０は、印加されるｑ個の第２入力直流電圧毎に第１入力直流記憶テーブル３３１〜第ｑ入力直流記憶テーブル３３ｑのｑ個のテーブルを含む。第１入力直流記憶テーブル３３１〜第ｑ入力直流記憶テーブル３３ｑのそれぞれは、第２ランプセル２２１の入力端子及び出力端子に電圧が印加されてからの経過時間ｔ毎に、第３入力電圧Ｖｉｎ、第３出力電圧Ｖｏｕｔ及び第３出力電流Ｉｉｎ３を記憶する。
【００５６】
次いで、直流電流抽出部１４２は、直流電流源１０１の直流電流Ｉｄｃを抽出する（Ｓ１０４）。直流電流抽出部１４２は、Ｓ１０２で取得されたセルのネットリストの入力端子及び出力端子に直流電圧を印加してシミュレーションしたときに出力端子に流れる電流を直流電流Ｉｄｃとして抽出する。直流電流抽出部１４２は、入力端子に印加する入力電圧Ｖｉｎ及び出力端子に印加する出力電圧Ｖｏｕｔを順次変化させて、複数の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのそれぞれについて、直流電流Ｉｄｃ（Ｖｉｎ，Ｖｏｕｔ）を抽出する。直流電流抽出部１４２は、抽出した直流電流Ｉｄｃ（Ｖｉｎ，Ｖｏｕｔ）を記憶部１３に記憶する。
【００５７】
次いで、ミラー容量演算部１４３は、第１入力電流Ｉｉｎ１と第２入力電流Ｉｉｎ２との差、及び第２出力電圧の傾きＫｏｕｔ２に基づいて、電流源モデル１００のミラー容量Ｃｍの容量値を演算する（Ｓ１０５）。より詳細には、複数の入力電圧Ｖｉｎ及び複数の出力電圧Ｖｏｕｔにおける、第１入力電流Ｉｉｎ１と第２入力電流Ｉｉｎ２との差と、第２出力電圧の傾きＫｏｕｔ２とから、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに応じたミラー容量Ｃｍの容量値を演算する。
【００５８】
図１３は、ミラー容量演算部１４３が演算するミラー容量Ｃｍの容量値を示す図である。
【００５９】
ミラー容量演算部１４３は、複数の第１入力電圧Ｖｉｎ及び第１出力電圧Ｖｏｕｔにおける第１入力電流Ｉｉｎ１を、出力直流記憶テーブル３１０から取得する。次いで、ミラー容量演算部１４３は、第１入力電流Ｉｉｎ１を取得した第１入力電圧Ｖｉｎ及び第１出力電圧Ｖｏｕｔに対応する第２入力電圧Ｖｉｎ及び第２出力電圧Ｖｏｕｔにおける第２入力電流Ｉｉｎ２を、出力ランプ記憶テーブル３２０から取得する。そして、ミラー容量演算部１４３は、複数の所定の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのそれぞれについてミラー容量Ｃｍ（Ｖｉｎ，Ｖｏｕｔ）を
Cm (Vin, Vout) = (Iin2 (Vin, Vout) - Iin1 (Vin, Vout))/Kout
から演算する。ここで、出力電圧の傾きＫｏｕｔは、第２入力電圧Ｖｉｎ、第２出力電圧Ｖｏｕｔ、及び入力ランプ電圧の傾きＫｉｎから、
Kout = Kin * Vout/Vin
で示される。出力電圧の傾きＫｏｕｔを第２入力ランプ電圧の傾きＫｉｎ、並びにＳＰＩＣＥシミュレーションで検出された第２入力電圧Ｖｉｎ及び第２出力電圧Ｖｏｕｔから演算することで、出力電圧の傾きＫｏｕｔをシミュレーション結果に基づいて算出できる。
【００６０】
次いで、出力容量演算部１４４は、第３出力電流Ｉｉｎ３、第２出力ランプ電圧の傾きＫｏｕｔ２、及びミラー容量Ｃｍ（Ｖｉｎ，Ｖｏｕｔ）に基づいて、電流源モデル１００のミラー容量Ｃｏの容量値を演算する（Ｓ１０５）。出力容量演算部１４４は、ミラー容量演算部１４３が取得した第３入力電圧Ｖｉｎ及び第３出力電圧Ｖｏｕｔのそれぞれにおける第３出力電流Ｉｉｎ３を、入力直流記憶テーブル３３０から取得する。そして、ミラー容量演算部１４３は、複数の所定の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのそれぞれについて出力容量Ｃｏ（Ｖｉｎ，Ｖｏｕｔ）を
Co (Vin, Vout) = (Iin3 (Vin, Vout) -Idc(Vin, Vout))/Kout2 - Cm (Vin, Vout)
から演算する。
【００６１】
次いで、状態空間生成部１４５は、セルの電流源モデル１００の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの状態の遷移を示す状態空間を生成する（Ｓ１０７）。セルの電流源モデル１００の状態空間は、ミラー容量Ｃｍ（Ｖｉｎ，Ｖｏｕｔ）、出力容量Ｃｏ（Ｖｉｎ，Ｖｏｕｔ）及び直流電流値Ｉｄｃ（Ｖｉｎ，Ｖｏｕｔ）のそれぞれを、対応する入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに関連付けて生成される。
【００６２】
そして、ネットリスト取得部１５０は、セルライブラリ１３２に含まれる全てのセルの状態空間を生成したか否かを判定し（Ｓ１０８）、セルライブラリ１３２に含まれる全てのセルの状態空間を生成していないと判定されたとき、処理はＳ１０１に戻る。また、セルライブラリ１３２に含まれる全てのセルの状態空間を生成したと判定されたとき、処理は終了する。
【００６３】
（実施形態に係る電流源モデル生成装置の作用効果）
電流源モデル生成装置１は、同一のランプ電圧が入力端子に印加される一対のセルの一方のセルの出力端子に直流電圧を印加し、且つ他方のセルの出力端子にランプ電圧を印加する第１抽出回路２０１を使用して、ミラー容量Ｃｍを抽出する。電流源モデル生成装置１は、セルの出力端子に印加する出力電圧が相違する一対のセルの入力電流の差からミラー容量Ｃｍを抽出する。一方、非特許文献１等に示される関連する電流源モデル生成方法では、セルの入力端子に印加する入力電圧が相違する一対のセルの入力電流の差からミラー容量を抽出する。
【００６４】
図１４は関連する電流源モデル生成方法を示す図であり、図１４（ａ）は第１抽出回路の回路図であり、図１４（ｂ）は図１４（ａ）に示す第１抽出回路から抽出される第１出力電流を示す図である。図１４（ｃ）は第２抽出回路の回路図であり、図１４（ｄ）は図１４（ｃ）に示す第２抽出回路に印加される電圧を示す図であり、図１４（ｅ）は図１４（ｃ）に示す第２抽出回路から抽出される第２出力電流を示す図である。図１４（ｆ）は第３抽出回路の回路図であり、図１４（ｇ）は図１４（ｆ）に示す第３抽出回路に印加される電圧を示す図であり、図１４（ｈ）は図１４（ｆ）に示す第３抽出回路から抽出される第３出力電流を示す図である。
【００６５】
関連する電流源モデル生成方法では、第１抽出回路９０１において、セル９１１の入力端子に第１入力直流電圧源９１２から直流電圧を印加すると共に、セル９１１の出力端子に第１出力直流電圧源９１３から直流電圧を印加する。第１入力直流電圧源９１２はセル９１１の入力端子に複数の電圧値を有する第１入力直流電圧を印加し、第１出力直流電圧源９１３はセル９１１の出力端子に複数の電圧値を有する第１出力直流電圧を印加する。第１抽出回路９０１において、複数の入力直流電圧値及び出力直流電圧値におけるセル９１１の第１出力電流Ｉｏｕｔ１を検出し、印加する入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔに関連付けて直流電流Ｉｄｃ（Ｖｉｎ，Ｖｏｕｔ）として記憶する。
【００６６】
次いで、第２抽出回路９０２において、セル９２１の入力端子に第２入力ランプ電圧源９２２からランプ電圧を印加すると共に、セル９２１の出力端子に第２出力直流電圧源９２３から直流電圧を印加する。第２入力ランプ電圧源９２２はセル９２１の入力端子に所定の傾きを有する第２入力ランプ電圧を印加し、第２出力直流電圧源９２３はセル９２１の出力端子に複数の電圧値を有する第２出力直流電圧を印加する。第２抽出回路９０２において、所定の傾きを有する入力ランプ電圧値及び複数の出力直流電圧値におけるセル９２１の第２出力電流Ｉｏｕｔ２を検出し、記憶する。
【００６７】
次いで、第３抽出回路９０３において、セル９３１の入力端子に第３入力直流電圧源９３２から直流電圧を印加すると共に、セル９３１の出力端子に第３出力ランプ電圧源９３３からランプ電圧を印加する。第３入力直流電圧源９３２はセル９３１の入力端子に複数の電圧値を有する第３入力直流電圧を印加し、第３出力ランプ電圧源９３３はセル９３１の出力端子に所定の傾きを有する第３入力ランプ電圧を印加する。第３抽出回路９０３において、複数の入力直流電圧値及び所定の傾きを有する出力ランプ電圧値におけるセル９２１の第３出力電流Ｉｏｕｔ３を検出し、記憶する。
【００６８】
次いで、セルの電流源モデルのミラー容量Ｃｃｍは、
Ccm (Vin, Vout) = (Iout2 (Vin, Vout) - Iout1 (Vin, Vout))/Kin
から演算され、セルの電流源モデルの出力容量Ｃｃｏは、
Cco (Vin, Vout) = Iout3 (Vin, Vout)/Kout - Ccm (Vin, Vout)
から演算される。
【００６９】
関連する電流源モデル生成方法では、セルの入力端子に印加する入力電圧が相違する一対のセルの出力電流の差からミラー容量を抽出するので、ＩＲドロップの影響によるミラー容量の抽出誤差が生じ易い。
【００７０】
図１５（ａ）は関連する電流源モデル生成方法においてＩＲドロップがない場合のセルの内部回路図であり、図１５（ｂ）は関連する電流源モデル生成方法においてＩＲドロップがある場合のセルの内部回路図である。
【００７１】
セル９５０は、第１トランジスタ９５１と、第２トランジスタ９５２と、第１寄生容量９５３〜第４寄生容量９５６とを有する。第１トランジスタ９５１はｐＭＯＳトランジスタであり、第２トランジスタ９５２はｎＭＯＳトランジスタである。第１寄生容量９５３は第１トランジスタ９５１のゲート−ソース間容量であり、第２寄生容量９５４は第１トランジスタ９５１のゲート−ドレイン間容量である。第３寄生容量９５５は第２トランジスタ９５２のゲート−ソース間容量であり、第４寄生容量９５６は第２トランジスタ９５２のゲート−ドレイン間容量である。
【００７２】
セル９６０は、第１トランジスタ９６１と、第２トランジスタ９６２と、第１寄生容量９６３〜第４寄生容量９６６と、第１寄生抵抗９６７とに加えて、第２寄生抵抗９６８とを更に有する。第１トランジスタ９６１、第２トランジスタ９６２及び第１寄生容量９６３〜第４寄生容量９６６は、第１トランジスタ９５１、第２トランジスタ９５２及び第１寄生容量９５３〜第４寄生容量９５６に対応する構成を有するので、ここでは詳細な説明は省略する。第１寄生抵抗９６７は第１トランジスタ９６１のソースと電源電圧源との間の寄生抵抗であり、第２寄生抵抗９６８は第２トランジスタ９６２のソースとグラウンドとの間の寄生抵抗である。第１寄生抵抗９６７及び第２寄生抵抗９６８の抵抗値は、半導体プロセスの微細化の進展に伴って電源線等の配線の配線幅が狭くなることによって、増大する。
【００７３】
図１６は、関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との比較を示す図である。図１６に示す例は、出力電圧Ｖｏｕｔは０Ｖに固定される。図１６において、横軸は入力電圧を示し、縦軸は容量値を示し、波形４０１は実際のミラー容量の容量値を示し、波形４０２は関連する電流源モデル生成方法で抽出されたミラー容量の容量値を示す。
【００７４】
関連する電流源モデル生成方法では、第１トランジスタ９６１及び第２トランジスタ９６２のゲートに接続される入力端子にランプ電圧が印加される。第１トランジスタ９６１及び第２トランジスタ９６２のゲートに接続される入力端子にランプ電圧が印加されると、第１寄生容量９６３及び第３寄生容量９６５に流れる電流が、第１寄生抵抗９６７及び第２寄生抵抗９６８を流れる。第１寄生抵抗９６７及び第２寄生抵抗９６８を流れることにより、第１トランジスタ９６１及び第２トランジスタ９６２のソース電圧が変動して、第１トランジスタ９６１のドレイン電流が増加し、且つ第２トランジスタ９６２のドレイン電流が減少する。第１トランジスタ９６１のドレイン電流が増加し、且つ第２トランジスタ９６２のドレイン電流が減少することにより、ミラー容量の容量値が実際より大きく抽出される。図１６に示す例では、関連する電流源モデル生成方法におけるミラー容量の容量値の平均抽出誤差は、１５５％である。
【００７５】
図１７（ａ）は関連する電流源モデル生成方法においてミラー容量の容量値の抽出する抽出回路の等価回路図であり、図１７（ｂ）は実施形態に係る電流源モデル生成方法においてミラー容量の容量値の抽出する抽出回路の等価回路図である。
【００７６】
関連する電流源モデル生成方法では、第１トランジスタ９６１のゲート‐ソース間容量である第１寄生容量９６３及び第２トランジスタ９６２のゲート‐ソース間容量である第３寄生容量９６５の影響が大きい入力端子に印加される電圧を切り換える。一方、実施形態に係る電流源モデル生成方法では、第１寄生容量９６３及び第３寄生容量９６５の影響が小さい出力端子に印加される電圧を切り換える。出力端子には、寄生容量として、第１トランジスタ９６１及び第２トランジスタ９６２のソース‐ドレイン間容量が寄生するが、ＭＯＳトランジスタでは、ソース‐ドレイン間容量の容量値は、ゲート‐ソース間容量の容量値よりも小さい。実施形態に係る電流源モデル生成方法では、トランジスタのゲート‐ソース間容量の容量値の影響が小さい出力端子に印加される電圧を切り換えることで、電流源モデルのミラー容量の抽出精度が向上する。
【００７７】
図１８は、実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値と、関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との比較を示す図である。図１８に示す例は、出力電圧Ｖｏｕｔは０Ｖに固定される。図１８において、横軸は入力電圧を示し、縦軸は容量値を示す。波形４０１は実際のミラー容量の容量値を示し、波形４０２は関連する電流源モデル生成方法で抽出されたミラー容量の容量値を示し、波形４０３は実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値を示す。
【００７８】
実施形態に係る電流源モデル生成方法では、トランジスタのゲート‐ソース間容量の容量値の影響が小さい出力端子にランプ電圧が印加されることにより、電流源モデルのミラー容量の抽出精度が向上する。関連する電流源モデル生成方法におけるミラー容量の容量値の平均誤差は１５５％であるのに対し、実施形態に係る電流源モデル生成方法におけるミラー容量の容量値の平均抽出誤差は−１．２％である。
【００７９】
図１９は、実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値と、関連する電流源モデル生成方法で抽出されたミラー容量の容量値と、実際のミラー容量の容量値との更なる比較を示す図である。図１８に示す例は、出力電圧Ｖｏｕｔは０Ｖに固定される。図１８において、縦軸は入力電圧及び出力電圧を変化させたときの容量値を示す。星印は実際のミラー容量の容量値を示し、バツ印は関連する電流源モデル生成方法で抽出されたミラー容量の容量値を示し、十字印は実施形態に係る電流源モデル生成方法で抽出されたミラー容量の容量値を示す。
【００８０】
図１９に示す例は、関連する電流源モデル生成方法におけるミラー容量の容量値の平均抽出誤差は１６５％であるのに対し、実施形態に係る電流源モデル生成方法におけるミラー容量の容量値の平均抽出誤差は−２．１％である。
【符号の説明】
【００８１】
１    電流源モデル生成装置
１４１    シミュレーション実行部
１４２    ミラー容量演算部
１４３    出力容量演算部
１４４    直流電流演算部
１４５    状態空間生成部
１５０    ネットリスト取得部
１５１    第１シミュレーション部
１５２    第２シミュレーション部
１５３    第３シミュレーション部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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