(57)【特許請求の範囲】
【請求項１】
スイッチング回路であって、
第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、
前記第１ＩＧＢＴのゲート電位と前記第２ＩＧＢＴのゲート電位を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせるゲート制御回路、
を備えており、
前記ゲート制御回路が、
第１主電極と第２主電極と第１制御電極を備えており、前記第１制御電極の電位に応じて前記第１主電極と前記第２主電極の間をオン‐オフし、前記第１主電極が前記第１ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電位を制御可能に構成されている第１スイッチング素子と、
第３主電極と第４主電極と第２制御電極を備えており、前記第２制御電極の電位に応じて前記第３主電極と前記第４主電極の間をオン‐オフし、前記第３主電極が前記第２ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電位を制御可能に構成されている第２スイッチング素子と、
前記第１制御電極に接続されている第１スイッチと、
前記第２制御電極に接続されている第２スイッチと、
前記第１スイッチを介して前記第１制御電極に接続されているとともに前記第２スイッチを介して前記第２制御電極に接続されている出力端子を有しており、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチングさせる制御信号を前記出力端子に印加する制御装置と、
前記第１ＩＧＢＴのゲートと前記第２ＩＧＢＴのゲートの間に直列に接続されている第１抵抗及び第２抵抗、
を備えており、
前記ゲート制御回路が、
ターンオンタイミングとターンオフタイミングを示す信号の入力を受け、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる第１制御手順と、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴのみをオンさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴのみをオフさせ、前記ターンオンタイミングから前記ターンオフタイミングに亘って前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオフに維持しておく第２制御手順、
を備えており、
前記配線を流れる電流が閾値よりも大きいときは前記第１制御手順を実施し、
前記配線を流れる電流が前記閾値よりも小さいときは前記第２制御手順を実施し、
前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をスイッチングさせるときに、前記第１スイッチと前記第２スイッチがオンしている状態で前記制御信号を前記出力端子に印加し、
前記第１対象ＩＧＢＴをスイッチングさせて前記第２対象ＩＧＢＴをスイッチングさせないときに、前記第１スイッチと前記第２スイッチのうちの前記第１対象ＩＧＢＴを制御するスイッチがオンしているとともに前記第１スイッチと前記第２スイッチのうちの前記第２対象ＩＧＢＴを制御するスイッチがオフしている状態で、前記制御信号を前記出力端子に印加し、
前記制御装置が、前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方がオンしているときに、前記第１抵抗と前記第２抵抗の間の配線の電位に基づいて、前記制御信号の電位を制御し、
前記第１対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第１対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチであり、
前記第２対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第２対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチである、
スイッチング回路。
【請求項２】
スイッチング回路であって、
第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、
前記第１ＩＧＢＴのゲート電位と前記第２ＩＧＢＴのゲート電位を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせるゲート制御回路、
を備えており、
前記ゲート制御回路が、
第１主電極と第２主電極と第１制御電極を備えており、前記第１制御電極の電位に応じて前記第１主電極と前記第２主電極の間をオン‐オフし、前記第１主電極が前記第１ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電位を制御可能に構成されている第１スイッチング素子と、
第３主電極と第４主電極と第２制御電極を備えており、前記第２制御電極の電位に応じて前記第３主電極と前記第４主電極の間をオン‐オフし、前記第３主電極が前記第２ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電位を制御可能に構成されている第２スイッチング素子と、
前記第１制御電極に接続されている第１スイッチと、
前記第２制御電極に接続されている第２スイッチと、
前記第１スイッチを介して前記第１制御電極に接続されているとともに前記第２スイッチを介して前記第２制御電極に接続されている出力端子を有しており、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチングさせる制御信号を前記出力端子に印加する制御装置と、
前記第１ＩＧＢＴのゲートと前記第２ＩＧＢＴのゲートの間に直列に接続されている第１抵抗及び第２抵抗、
を備えており、
前記ゲート制御回路が、
ターンオンタイミングとターンオフタイミングを示す信号の入力を受け、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる第１制御手順と、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴをオンさせ、前記ターンオンタイミングと同時またはそれ以降に前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオンさせ、その後に前記ターンオフタイミングよりも前のタイミングで前記第２対象ＩＧＢＴをオフさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴをオフさせる第２制御手順、
を備えており、
前記配線を流れる電流が閾値よりも大きいときは前記第１制御手順を実施し、
前記配線を流れる電流が前記閾値よりも小さいときは前記第２制御手順を実施し、
前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をスイッチングさせるときに、前記第１スイッチと前記第２スイッチがオンしている状態で前記制御信号を前記出力端子に印加し、
前記第１対象ＩＧＢＴをスイッチングさせて前記第２対象ＩＧＢＴをスイッチングさせないときに、前記第１スイッチと前記第２スイッチのうちの前記第１対象ＩＧＢＴを制御するスイッチがオンしているとともに前記第１スイッチと前記第２スイッチのうちの前記第２対象ＩＧＢＴを制御するスイッチがオフしている状態で、前記制御信号を前記出力端子に印加し、
前記制御装置が、前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方がオンしているときに、前記第１抵抗と前記第２抵抗の間の配線の電位に基づいて、前記制御信号の電位を制御し、
前記第１対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第１対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチであり、
前記第２対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第２対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチである、
スイッチング回路。
【請求項３】
スイッチング回路であって、
第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、
前記第１ＩＧＢＴのゲート電位と前記第２ＩＧＢＴのゲート電位を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせるゲート制御回路、
を備えており、
前記ゲート制御回路が、
第１主電極と第２主電極と第１制御電極を備えており、前記第１制御電極の電位に応じて前記第１主電極と前記第２主電極の間をオン‐オフし、前記第１主電極が前記第１ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電位を制御可能に構成されている第１スイッチング素子と、
第３主電極と第４主電極と第２制御電極を備えており、前記第２制御電極の電位に応じて前記第３主電極と前記第４主電極の間をオン‐オフし、前記第３主電極が前記第２ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電位を制御可能に構成されている第２スイッチング素子と、
前記第１制御電極に接続されている第１スイッチと、
前記第２制御電極に接続されている第２スイッチと、
前記第１スイッチを介して前記第１制御電極に接続されているとともに前記第２スイッチを介して前記第２制御電極に接続されている出力端子を有しており、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチングさせる制御信号を前記出力端子に印加する制御装置と、
アノードが前記第１ＩＧＢＴのゲートに接続されている第１ダイオードと、
アノードが前記第２ＩＧＢＴのゲートに接続されている第２ダイオードと、
第５主電極と第６主電極と第３制御電極を備えており、前記第３制御電極の電位に応じて前記第５主電極と前記第６主電極の間をオン‐オフし、前記第５主電極が前記第１ダイオードのカソードと前記第２ダイオードのカソードに接続されており、前記第６主電極が前記第１ＩＧＢＴのゲート閾値及び前記第２ＩＧＢＴのゲート閾値よりも低い電位に接続されている第３スイッチング素子と、
ドレインが前記第２対象ＩＧＢＴのゲートに接続されており、ソースが前記第１ＩＧＢＴのゲート閾値及び前記第２ＩＧＢＴのゲート閾値よりも低い前記電位に接続されているＮＭＯＳ、
を備えており、
前記ゲート制御回路が、
ターンオンタイミングとターンオフタイミングを示す信号の入力を受け、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる第１制御手順と、
前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴのみをオンさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴのみをオフさせ、前記ターンオンタイミングから前記ターンオフタイミングに亘って前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオフに維持しておく第２制御手順、
を備えており、
前記配線を流れる電流が閾値よりも大きいときは前記第１制御手順を実施し、
前記配線を流れる電流が前記閾値よりも小さいときは前記第２制御手順を実施し、
前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をスイッチングさせるときに、前記第１スイッチと前記第２スイッチがオンしている状態で前記制御信号を前記出力端子に印加し、
前記第１対象ＩＧＢＴをスイッチングさせて前記第２対象ＩＧＢＴをスイッチングさせないときに、前記第１スイッチと前記第２スイッチのうちの前記第１対象ＩＧＢＴを制御するスイッチがオンしているとともに前記第１スイッチと前記第２スイッチのうちの前記第２対象ＩＧＢＴを制御するスイッチがオフしている状態で、前記制御信号を前記出力端子に印加し、
前記第１対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第１対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチであり、
前記第２対象ＩＧＢＴを制御する前記スイッチは、前記第１スイッチング素子と前記第２スイッチング素子のうちの前記第２対象ＩＧＢＴの前記ゲートに接続されている方のスイッチング素子の制御電極に接続されているスイッチである、
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、スイッチング回路に関する。
【０００２】
特許文献１に、複数のＩＧＢＴ（Insulated Gate Bipolar Transistor）を利用するスイッチング回路が開示されている。ＩＧＢＴによれば、大電流をスイッチングすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１１２９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＧＢＴを利用するスイッチング回路では、ＩＧＢＴで生じるターンオフ損失が問題となる。従来、ゲート抵抗を小さくすることでＩＧＢＴのスイッチング速度が速くなることが知られており、スイッチング速度を速くする（すなわち、ゲート抵抗を小さくする）とターンオフ損失が小さくなることが知られている。しかしながら、発明者らは、ＩＧＢＴに流れる電流が小さい場合には、上記のスイッチング速度とターンオフ損失の関係が成り立たないことを確認した。すなわち、ゲート抵抗を小さくすることでは、低電流時にＩＧＢＴのターンオフ損失を低減することは難しいことを確認した。したがって、本明細書では、低電流時におけるＩＧＢＴのターンオフ損失を低減する新たな技術を提供する。
【課題を解決するための手段】
【０００５】
発明者らは、ＩＧＢＴを流れる電流が小さい場合には、ＩＧＢＴのサイズが小さいほどターンオフ損失が小さい関係があるのに対し、ＩＧＢＴを流れる電流が大きくなると、ＩＧＢＴのサイズとターンオフ損失の間に関係がなくなることを確認した。本明細書に開示する技術では、この現象を利用してＩＧＢＴのターンオフ損失を低減する。
【０００６】
本明細書が開示するスイッチング回路は、第１ＩＧＢＴと第２ＩＧＢＴの並列回路が挿入されている配線と、前記第１ＩＧＢＴのゲート電位と前記第２ＩＧＢＴのゲート電位を制御することによって前記第１ＩＧＢＴと前記第２ＩＧＢＴをスイッチングさせるゲート制御回路を備えている。前記ゲート制御回路が、第１スイッチング素子、第２スイッチング素子、第１スイッチ、第２スイッチ及び制御装置を備えている。前記第１スイッチング素子は、第１主電極と第２主電極と第１制御電極を備えており、前記第１制御電極の電位に応じて前記第１主電極と前記第２主電極の間をオン‐オフし、前記第１主電極が前記第１ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第２主電極の電位に応じて前記第１ＩＧＢＴのゲート電位を制御可能に構成されている。前記第２スイッチング素子は、第３主電極と第４主電極と第２制御電極を備えており、前記第２制御電極の電位に応じて前記第３主電極と前記第４主電極の間をオン‐オフし、前記第３主電極が前記第２ＩＧＢＴのゲート閾値よりも高い電位に接続されており、前記第４主電極の電位に応じて前記第２ＩＧＢＴのゲート電位を制御可能に構成されている。前記第１スイッチは、前記第１制御電極に接続されている。前記第２スイッチは、前記第２制御電極に接続されている。前記制御装置は、前記第１スイッチを介して前記第１制御電極に接続されているとともに前記第２スイッチを介して前記第２制御電極に接続されている出力端子を有しており、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチングさせる制御信号を前記出力端子に印加する。前記ゲート制御回路は、ターンオンタイミングとターンオフタイミングを示す信号の入力を受ける。前記ゲート制御回路は、第１制御手順と第２制御手順を備えている。前記第１制御手順では、前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせ、前記ターンオフタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオフさせる。前記第２制御手順では、前記ターンオンタイミングで前記第１ＩＧＢＴと前記第２ＩＧＢＴの一方である第１対象ＩＧＢＴをオンさせ、前記ターンオフタイミングで前記第１対象ＩＧＢＴをオフさせ、前記ターンオフタイミングに先立って前記第１ＩＧＢＴと前記第２ＩＧＢＴの他方である第２対象ＩＧＢＴをオフにしておく。前記ゲート制御回路は、前記配線を流れる電流が閾値よりも大きいときは前記第１制御手順を実施し、前記配線を流れる電流が前記閾値よりも小さいときは前記第２制御手順を実施する。前記ゲート制御回路は、前記第１ＩＧＢＴと前記第２ＩＧＢＴの双方をスイッチングさせるときに、前記第１スイッチと前記第２スイッチをオンさせた状態で前記制御信号を前記出力端子に印加する。前記ゲート制御回路は、前記第１対象ＩＧＢＴをスイッチングさせて前記第２対象ＩＧＢＴをスイッチングさせないときに、前記第１スイッチと前記第２スイッチのうちの前記第１対象ＩＧＢＴを制御するスイッチをオンさせるとともに前記第１スイッチと前記第２スイッチのうちの前記第２対象ＩＧＢＴを制御するスイッチをオフさせた状態で、前記制御信号を前記出力端子に印加する。
【０００７】
なお、第１スイッチング素子の第２主電極は、第１ＩＧＢＴのゲートと導通していてもよいし、第１ＩＧＢＴのゲートに他の素子を介して接続されていてもよい。つまり、第２主電極の電位に応じて第１ＩＧＢＴのゲート電位を制御することができれば、第２主電極はどのような態様で第１ＩＧＢＴのゲートに接続されていてもよい。また、第２スイッチング素子の第４主電極は、第２ＩＧＢＴのゲートと導通していてもよいし、第２ＩＧＢＴのゲートに他の素子を介して接続されていてもよい。つまり、第４主電極の電位に応じて第２ＩＧＢＴのゲート電位を制御することができれば、第４主電極はどのような態様で第２ＩＧＢＴのゲートに接続されていてもよい。
【０００８】
また、上記の「第１対象ＩＧＢＴを制御するスイッチ」は、第１スイッチと第２スイッチのいずれか一方であって、第１対象ＩＧＢＴのゲート電位を制御するスイッチング素子（第１スイッチング素子と第２スイッチング素子のいずれか一方）のゲートに接続されているスイッチである。また、上記の「第２対象ＩＧＢＴを制御するスイッチ」は、第１スイッチと第２スイッチのいずれか一方であって、第２対象ＩＧＢＴのゲート電位を制御するスイッチング素子（第１スイッチング素子と第２スイッチング素子のいずれか一方）のゲートに接続されているスイッチである。
【０００９】
また、ターンオフタイミングに先立って第２対象ＩＧＢＴをオフにしておくために、第２制御手順の間は第２対象ＩＧＢＴをオンさせない態様もあり得るし、第２対象ＩＧＢＴと第１対象ＩＧＢＴを共にオン状態としてから第２対象ＩＧＢＴを第１対象ＩＧＢＴより先にオフさせる態様もあり得る。また第１ＩＧＢＴと第２ＩＧＢＴの一方を固定的に第２対象ＩＧＢＴとし、他方を固定的に第１対象ＩＧＢＴとする態様であってもよいし、第１ＩＧＢＴを第２対象ＩＧＢＴとする期間と第２ＩＧＢＴを第２対象ＩＧＢＴとする期間が交互に出現する態様であってもよい。
【００１０】
また、制御装置は、第１制御手順を実施するか第２制御手順を実施するかの判定を、その判定時またはその判定時よりも前の時点における配線の電流に基づいて行うことができる。また、この判定は、前記配線を流れる電流そのものが閾値よりも大きいか否かによって実施してもよいし、前記配線を流れる電流に基づいて算出される所定の値が閾値よりも大きいか否かによって実施してもよい。例えば、判定時よりも前の時点における前記配線の電流から前記配線に流れる電流の予測値を算出し、その予測値が閾値よりも大きいか否かによって判定を実施してもよい。
【００１１】
このスイッチング回路では、第１ＩＧＢＴと第２ＩＧＢＴとが並列に接続されている並列回路によって配線に流れる電流をスイッチングする。また、このスイッチング回路は、配線に流れる電流に基づいて、第１制御手順と第２制御手順を実施する。
【００１２】
配線に流れる電流が大きいときは、第１制御手順が実施される。第１制御手順では、ターンオンタイミングからターンオフタイミングまで第１ＩＧＢＴと第２ＩＧＢＴがオンしている。このため、第１ＩＧＢＴと第２ＩＧＢＴの両方に電流が流れる。配線に流れる電流が大きい場合には、第１制御手順を実施することで、第１ＩＧＢＴ及び第２ＩＧＢＴに分散して電流を流すことができる。これによって、第１ＩＧＢＴ及び第２ＩＧＢＴの負荷を低減することができる。また、ターンオフタイミングにおいて、第１ＩＧＢＴと第２ＩＧＢＴがオフする。この場合、オフするＩＧＢＴのサイズは第１ＩＧＢＴと第２ＩＧＢＴを合わせたサイズとなるので、オフするＩＧＢＴのサイズは大きい。しかしながら、第１制御手順では、配線（すなわち、第１ＩＧＢＴと第２ＩＧＢＴ）に流れる電流が大きいので、オフするＩＧＢＴのサイズとターンオフ損失の間に相関関係はほとんどない。したがって、このように第１ＩＧＢＴと第２ＩＧＢＴをオフしても、それほど大きいターンオフ損失は生じない。
【００１３】
配線に流れる電流が小さいときは、第２制御手順が実施される。第２制御手順では、ターンオフタイミングに先立って第２対象ＩＧＢＴがオフする。したがって、ターンオフタイミングでは、第２対象ＩＧＢＴが既にオフしている状態で第１対象ＩＧＢＴがオフする。この場合、オフするＩＧＢＴのサイズは第１対象ＩＧＢＴのサイズであるので、第１制御手順に比べてオフするＩＧＢＴのサイズは小さい。第２制御手順では配線に流れる電流が小さいので、第２対象ＩＧＢＴがオフしている状態で第１対象ＩＧＢＴをオフさせる（すなわち、ターンオフするＩＧＢＴのサイズを小さくする）ことで、ターンオフ損失を低減することができる。また、第２制御手順では、少なくともターンオフタイミングの直前において、第２対象ＩＧＢＴがオフしており、第１対象ＩＧＢＴがオンしている。このため、電流が、第２対象ＩＧＢＴに流れず、第１対象ＩＧＢＴに流れる。しかしながら、配線に流れる電流が小さいので、このように第１対象ＩＧＢＴに偏って電流が流れても、第１対象ＩＧＢＴに過大な負荷が掛かることはない。
【００１４】
このように、このスイッチング回路によれば、大電流時における各ＩＧＢＴの負荷を低減しながら、小電流時におけるターンオフ損失を低減することができる。
【００１５】
また、第１スイッチング素子は、第１ＩＧＢＴのゲート電位を制御し、第２スイッチング素子は、第２ＩＧＢＴのゲート電位を制御する。第２制御手順では、第１スイッチング素子と第２スイッチング素子とを個別に制御する必要がある。第１スイッチング素子と第２スイッチング素子とを個別に制御するために、第１スイッチング素子用の制御装置と第２スイッチング素子用の制御装置とを個別に設けることが考えられる。しかしながら、このように制御装置を個別に設けると、第１制御手順のターンオンタイミングにおいて第１スイッチング素子と第２スイッチング素子を共にオンさせるときに、各制御装置が印加する制御信号（すなわち、第１スイッチング素子用の制御信号と第２スイッチング素子用の制御信号）に差が生じる場合がある。その結果、第１スイッチング素子と第２スイッチング素子のオンタイミングにずれが生じ、第１ＩＧＢＴと第２ＩＧＢＴのオンタイミングにもずれが生じる。すると、先にオンしたＩＧＢＴに高い電流が偏って流れ、そのＩＧＢＴに高い負荷がかかる。
【００１６】
これに対し、本明細書が開示するスイッチング回路では、制御装置の１つの出力端子が、第１スイッチング素子の第１制御端子と第２スイッチング素子の第２制御端子に接続されている。出力端子と第１制御端子の間に第１スイッチが介装されており、出力端子と第２制御端子の間に第２スイッチが介装されている。
【００１７】
制御装置は、第１ＩＧＢＴと第２ＩＧＢＴの双方をスイッチングさせるときに、第１スイッチと第２スイッチをオンさせた状態で制御信号を出力端子に印加する。このため、第１スイッチング素子の第１制御端子と第２スイッチング素子の第２制御端子に同一の制御信号が入力される。このため、第１スイッチング素子と第２スイッチング素子を略同時にオンさせることができ、第１ＩＧＢＴと第２ＩＧＢＴを略同時にオンさせることができる。すなわち、第１ＩＧＢＴと第２ＩＧＢＴのオンタイミングのずれを防止することができる。したがって、一方のＩＧＢＴに電流が偏って流れることを抑制することができる。
【００１８】
また、第２制御手順では、第１対象ＩＧＢＴをスイッチングさせて第２対象ＩＧＢＴをスイッチングさせない場合がある。制御装置は、第１対象ＩＧＢＴをスイッチングさせて第２対象ＩＧＢＴをスイッチングさせないときに、第１対象ＩＧＢＴを制御するスイッチをオンさせるとともに第２対象ＩＧＢＴを制御するスイッチをオフさせた状態で、制御信号を出力端子に印加する。このような構成によれば、第２対象ＩＧＢＴをスイッチングさせないで、第１対象ＩＧＢＴを単独でスイッチングさせることができる。
【図面の簡単な説明】
【００１９】
【図１】インバータ回路１０の回路図。
【図２】実施例１のスイッチング回路１６の回路図。
【図３】ＩＧＢＴ１８、２０を備える半導体基板１００の平面図。
【図４】実施例１の片側制御手順と両側制御手順における各値の経時変化を示すグラフ。
【図５】実施例２のゲート電位測定回路の回路図。
【図６】実施例３のゲート電位測定回路の回路図。
【図７】実施例４の片側制御手順における各値の経時変化を示すグラフ。
【図８】実施例５の片側制御手順と両側制御手順における各値の経時変化を示すグラフ。
【図９】実施例６の片側制御手順における各値の経時変化を示すグラフ。
【図１０】実施例７のスイッチング回路の回路図。
【図１１】実施例８のスイッチング回路の回路図。
【図１２】実施例８のゲート電位測定回路の回路図。
【図１３】実施例９のスイッチング回路の回路図。
【発明を実施するための形態】
【実施例１】
【００２０】
図１に示すインバータ回路１０は、車両の走行用モータ９８に交流電流を供給する。インバータ回路１０は、高電位配線１２と低電位配線１４を有している。高電位配線１２と低電位配線１４は、図示しない直流電源に接続されている。高電位配線１２には高電位ＶＨが印加されており、低電位配線１４には低電位ＶＬが印加されている。高電位配線１２と低電位配線１４の間には、３つの直列回路１５が並列に接続されている。各直列回路１５は、高電位配線１２と低電位配線１４の間に接続されている接続配線１３と、接続配線１３に介装されている２つのスイッチング回路１６を有している。２つのスイッチング回路１６は、高電位配線１２と低電位配線１４の間で直列に接続されている。直列接続されている２つのスイッチング回路１６の間の接続配線１３には、出力配線２２ａ〜２２ｃが接続されている。出力配線２２ａ〜２２ｃの他端は、モータ９８に接続されている。インバータ回路１０は、各スイッチング回路１６をスイッチングさせることによって、モータ９８に三相交流電流を供給する。
【００２１】
図２は、実施例１のスイッチング回路１６の内部回路を示している。なお、図２は、１つのスイッチング回路１６の構成を示しているが、各スイッチング回路１６の構成は互いに等しい。図２に示すように、スイッチング回路１６は、ＩＧＢＴ１８とＩＧＢＴ２０を有している。ＩＧＢＴ１８とＩＧＢＴ２０は、互いに並列に接続されている。すなわち、ＩＧＢＴ１８のコレクタがＩＧＢＴ２０のコレクタに接続されており、ＩＧＢＴ１８のエミッタがＩＧＢＴ２０のエミッタに接続されている。ＩＧＢＴ１８とＩＧＢＴ２０の並列回路は、接続配線１３に介装されている。また、ＩＧＢＴ１８に対して逆並列に、ダイオード２２が接続されている。すなわち、ダイオード２２のアノードはＩＧＢＴ１８のエミッタに接続されている。ダイオード２２のカソードはＩＧＢＴ１８のコレクタに接続されている。また、ＩＧＢＴ２０に対して逆並列に、ダイオード２４が接続されている。ダイオード２４のアノードはＩＧＢＴ２０のエミッタに接続されている。ダイオード２４のカソードはＩＧＢＴ２０のコレクタに接続されている。
【００２２】
ＩＧＢＴ１８とＩＧＢＴ２０は、別の半導体基板に形成されてもよいし、同一の半導体基板に形成されてもよい。ＩＧＢＴ１８とＩＧＢＴ２０が同一の半導体基板に形成されている場合には、図３に示す構成を採用することができる。図３に示すように、１つの半導体基板１００に形成されている。半導体基板１００の上面を平面視したときに、ＩＧＢＴ２０は半導体基板１００の中央１００ａを含む範囲に形成されており、ＩＧＢＴ１８はＩＧＢＴ２０の周囲に形成されている。ＩＧＢＴ１８のエミッタとＩＧＢＴ２０のエミッタは、共通のエミッタ電極に接続されている。ＩＧＢＴ１８のコレクタとＩＧＢＴ２０のコレクタは、共通のコレクタ電極に接続されている。ＩＧＢＴ１８のゲート電極とＩＧＢＴ２０のゲート電極は、分離されている。したがって、ＩＧＢＴ１８のゲート電位を、ＩＧＢＴ２０のゲート電位とは異なる電位に制御することができる。すなわち、ＩＧＢＴ１８のゲート電位とＩＧＢＴ２０のゲート電位を個々に制御することができる。なお、図３は一例であり、ＩＧＢＴ１８とＩＧＢＴ２０が同一の半導体基板に形成される場合に、図３とは異なる構成を採用してもよい。
【００２３】
スイッチング回路１６は、ゲート抵抗３２、３４、６２、６４及びゲート制御ＩＣ４０を有している。ゲート抵抗３２は、一端がＩＧＢＴ１８のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ａに接続されている。ゲート抵抗３４は、一端がＩＧＢＴ２０のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｂに接続されている。ゲート抵抗６２は、一端がゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｃに接続されている。ゲート抵抗６４は、一端がゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されており、他端がゲート制御ＩＣ４０の端子４０ｄに接続されている。
【００２４】
ゲート制御ＩＣ４０は、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０を制御する。ゲート制御ＩＣ４０は、ロジック回路９０と、制御アンプ９２と、ゲートオン回路５０と、ゲートオフ回路７０を有している。
【００２５】
ロジック回路９０には、外部から、ＰＷＭ信号ＶＰ０が入力される。図４に示すように、ＰＷＭ信号ＶＰ０は、高電位Ｖｏｎ１と低電位Ｖｏｆｆ１との間で遷移するパルス信号である。ＰＷＭ信号ＶＰ０のデューティ比は、モータ９８の動作状態に応じて変化する。ＰＷＭ信号ＶＰ０と同じ波形の信号ＶＰａが、ロジック回路９０から制御アンプ９２に送られる。
【００２６】
また、ロジック回路９０には、接続配線１３に流れる電流Ｉｃの値が入力される。ＩＧＢＴ１８のコレクタ電流は、図示しないＩＧＢＴ１８の検出電極（コレクタ電流を検出するための電極）の電位から測定することができる。また、ＩＧＢＴ２０のコレクタ電流は、図示しないＩＧＢＴ２０の検出電極の電位から測定することができる。ＩＧＢＴ１８のコレクタ電流とＩＧＢＴ２０のコレクタ電流を加算することで、接続配線１３に流れる電流Ｉｃが測定される。なお、電流Ｉｃは、別の方法によって測定されてもよい。ロジック回路９０は、接続配線１３に流れる電流Ｉｃに応じて、ゲートオン回路５０及びゲートオフ回路７０に信号を送る。
【００２７】
制御アンプ９２には、ロジック回路９０からＰＷＭ信号ＶＰ０と同じ波形の信号ＶＰａが入力される。また、図示していないが、スイッチング回路１６は、ＩＧＢＴ１８のゲート電位及びゲート電流を測定する回路と、ＩＧＢＴ２０のゲート電位及びゲート電流を測定する回路を備えている。制御アンプ９２には、ＩＧＢＴ１８のゲート電位とゲート電流の値と、ＩＧＢＴ２０のゲート電位とゲート電流の値が入力される。また、制御アンプ９２は、出力端子９２ａを有している。制御アンプ９２は、ＰＷＭ信号ＶＰａ、ＩＧＢＴ１８、２０のゲート電位及びゲート電流に基づいて、出力端子９２ａに駆動信号ＶＰ１を出力する。図４に示すように、駆動信号ＶＰ１は、低電位Ｖｏｎ２と高電位Ｖｏｆｆ２の間で遷移するパルス信号である。駆動信号ＶＰ１は、ＰＷＭ信号ＶＰ０（すなわち、信号ＶＰａ）を反転したパルス信号である。また、制御アンプ９２は、ＩＧＢＴ１８、２０のゲート電位とゲート電流に基づいて、駆動信号ＶＰ１の低電位Ｖｏｎ２の大きさを制御する。
【００２８】
ゲートオン回路５０は、ＰＭＯＳ５１、５２及びスイッチＳ１〜Ｓ４を有している。
【００２９】
ＰＭＯＳ５１のソースは、基準電位Ｖｃｃが印加されている配線５６に接続されている。基準電位Ｖｃｃは、ＩＧＢＴ１８、２０のゲート閾値よりも高い電位である。ＰＭＯＳ５１のドレインは、端子４０ａに接続されている。つまり、ＰＭＯＳ５１のドレインは、ゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。以下では、ＰＭＯＳ５１のドレインとＩＧＢＴ１８のゲートを接続する配線を、ゲートオン配線５８という。ＰＭＯＳ５１のゲートは、スイッチＳ１を介して制御アンプ９２の出力端子９２ａに接続されている。スイッチＳ１がオンしている状態では、制御アンプ９２が出力端子９２ａに印加する駆動信号ＶＰ１がＰＭＯＳ５１のゲートに入力される。ＰＭＯＳ５１のゲートとソースの間に、スイッチＳ３が接続されている。スイッチＳ３がオンしていると、ＰＭＯＳ５１がオフ状態に維持される。
【００３０】
ＰＭＯＳ５２のソースは、基準電位Ｖｃｃが印加されている配線５７に接続されている。ＰＭＯＳ５２のドレインは、端子４０ｂに接続されている。つまり、ＰＭＯＳ５２のドレインは、ゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。以下では、ＰＭＯＳ５２のドレインとＩＧＢＴ２０のゲートを接続する配線を、ゲートオン配線５９という。ＰＭＯＳ５２のゲートは、スイッチＳ２を介して制御アンプ９２の出力端子９２ａに接続されている。スイッチＳ２がオンしている状態では、制御アンプ９２が出力端子９２ａに印加する駆動信号ＶＰ１がＰＭＯＳ５２のゲートに入力される。ＰＭＯＳ５２のゲートとソースの間に、スイッチＳ４が接続されている。スイッチＳ４がオンしていると、ＰＭＯＳ５２がオフ状態に維持される。
【００３１】
スイッチＳ１〜Ｓ４は、ロジック回路９０によって制御される。
【００３２】
ゲートオフ回路７０は、ＮＭＯＳ７１、７２を有している。
【００３３】
ＮＭＯＳ７１のソースは、基準電位Ｖｅｅが印加されている配線７６に接続されている。基準電位Ｖｅｅは、ＩＧＢＴ１８、２０のエミッタ電位と略等しい電位である。ＮＭＯＳ７１のドレインは、端子４０ｃに接続されている。つまり、ＮＭＯＳ７１のドレインは、ゲート抵抗６２、３２を介してＩＧＢＴ１８のゲートに接続されている。以下では、ＮＭＯＳ７１のドレインとＩＧＢＴ１８のゲートを接続する配線を、ゲートオフ配線７８という。ＮＭＯＳ７１のゲートは、ロジック回路９０に接続されている。
【００３４】
ＮＭＯＳ７２のソースは、基準電位Ｖｅｅが印加されている配線７７に接続されている。ＮＭＯＳ７２のドレインは、端子４０ｄに接続されている。つまり、ＮＭＯＳ７２のドレインは、ゲート抵抗６４、３４を介してＩＧＢＴ２０のゲートに接続されている。以下では、ＮＭＯＳ７２のドレインとＩＧＢＴ２０のゲートを接続する配線を、ゲートオフ配線７９という。ＮＭＯＳ７２のゲートは、ロジック回路９０に接続されている。
【００３５】
次に、スイッチング回路１６の動作について説明する。図４に示すように、ロジック回路９０に入力されるＰＷＭ信号ＶＰ０は、高電位Ｖｏｎ１と低電位Ｖｏｆｆ１の間で遷移する。高電位Ｖｏｎ１はスイッチング回路１６をオン状態とすることを意味する信号であり、低電位Ｖｏｆｆ１はスイッチング回路１６をオフ状態とすることを意味する信号である。したがって、ＰＷＭ信号ＶＰ０が低電位Ｖｏｆｆ１から高電位Ｖｏｎ１に遷移するタイミングは、スイッチング回路１６をターンオンさせるターンオンタイミングｔｎである。また、ＰＷＭ信号ＶＰ０が高電位Ｖｏｎ１から低電位Ｖｏｆｆ１に遷移するタイミングは、スイッチング回路１６をターンオフさせるターンオフタイミングｔｆである。また、以下では、ＰＷＭ信号ＶＰ０が高電位Ｖｏｎ１である期間をオン期間Ｔｏｎと呼び、ＰＷＭ信号ＶＰ０が低電位Ｖｏｆｆ１である期間をオフ期間Ｔｏｆｆと呼ぶ。
【００３６】
ロジック回路９０は、電流Ｉｃに応じて、ＩＧＢＴ１８だけをスイッチングさせる片側制御手順と、ＩＧＢＴ１８とＩＧＢＴ２０の両方をスイッチングさせる両側制御手順を実行する。図４のターンオフタイミングｔｆ２よりも前の期間では、電流Ｉｃが低いので、ロジック回路９０は片側制御手順を実行する。ターンオフタイミングｔｆ２よりも後の期間では、電流Ｉｃが高いので、ロジック回路９０は両側制御手順を実行する。以下に、片側制御手順と両側制御手順の詳細について説明する。
【００３７】
片側制御手順では、ロジック回路９０が、以下のように各部を制御する。
スイッチＳ１：オン
スイッチＳ２：オフ
スイッチＳ３：オフ
スイッチＳ４：オン
ＮＭＯＳ７２：オン
【００３８】
スイッチＳ２がオフに維持され、スイッチＳ４がオンに維持されるので、片側制御手順の間はＰＭＯＳ５２がオフに維持される。また、ＮＭＯＳ７２がオンに維持されるので、片側制御手順の間は、ＩＧＢＴ２０のゲートに電位Ｖｅｅ（ＩＧＢＴ２０のゲート閾値よりも低い電位）が印加される。したがって、ＩＧＢＴ２０はオフに維持される。また、スイッチＳ１がオンに維持されるので、片側制御手順の間は、制御アンプ９２の駆動信号ＶＰ１がＰＭＯＳ５１のゲートに入力される。また、スイッチＳ３がオフに維持されるので、片側制御手順の間は、ＰＭＯＳ５１が駆動信号ＶＰ１に応じてスイッチングする。また、片側制御手順の間は、ロジック回路９０は、ＰＷＭ信号ＶＰ０を反転した信号ＶＰ２を、ＮＭＯＳ７１のゲートに印加する。
【００３９】
上記のように各部が制御されると、図４の最初のターンオンタイミングｔｎ１において、ＰＭＯＳ５１がオンするとともにＮＭＯＳ７１がオフする。すると、配線５６から、ＰＭＯＳ５１とゲートオン配線５８を介して、ＩＧＢＴ１８のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが充電され、ゲート電位Ｖｇ１８が電位Ｖｅｅから電位Ｖｏｎまで上昇する。なお、電位Ｖｏｎは、電位Ｖｃｃよりも低く、ＩＧＢＴ１８、２０のゲート閾値よりも高い電位である。ＩＧＢＴ１８のゲート電位Ｖｇ１８に基づくフィードバック制御によってＰＭＯＳ５１のゲート電位（すなわち、駆動信号ＶＰ１の電位Ｖｏｎ２）が制御されることで、ＩＧＢＴ１８のゲート電位Ｖｇ１８が電位Ｖｏｎに正確に制御される。電位Ｖｏｎは、ＩＧＢＴ１８のゲート閾値よりも高いので、ＩＧＢＴ１８がオンする。したがって、オン期間Ｔｏｎ１の間に、電流Ｉｃが流れる。オン期間Ｔｏｎ１の間に、電流Ｉｃが徐々に増加する。
【００４０】
その後、ターンオフタイミングｔｆ１が訪れると、ＰＭＯＳ５１がオフするとともにＮＭＯＳ７１がオンする。すると、ＩＧＢＴ１８のゲートから、ゲートオフ配線７８とＮＭＯＳ７１を介して、配線７６に向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが放電され、ゲート電位Ｖｇ１８が電位Ｖｏｎから電位Ｖｅｅまで低下する。電位ＶｅｅがＩＧＢＴ１８のゲート閾値よりも低いので、ＩＧＢＴ１８がオフする。したがって、オフ期間Ｔｏｆｆ１の間は電流Ｉｃが流れない。
【００４１】
片側制御手順においては、オン期間Ｔｏｎとオフ期間Ｔｏｆｆが繰り返されることで、ＩＧＢＴ１８がオンとオフを繰り返す。つまり、片側制御手順では、ＩＧＢＴ２０がオフ状態に維持された状態で、ＩＧＢＴ１８がオンとオフを繰り返す。
【００４２】
ロジック回路９０は、電流Ｉｃを常時監視している。片側制御手順を実施している期間Ｔｏｎ２の間に電流Ｉｃが閾値Ｉｔｈを超えると、その直後のオフ期間Ｔｏｆｆの間に、ロジック回路９０が手順を片側制御手順から両側制御手順に切り換える。なお、閾値Ｉｔｈに、ヒステリシス特性を持たせることも可能である。
【００４３】
両側制御手順では、ロジック回路９０が、以下のように各部を制御する。
スイッチＳ１：オン
スイッチＳ２：オン
スイッチＳ３：オフ
スイッチＳ４：オフ
【００４４】
スイッチＳ１、Ｓ２がオンであるので、両側制御手順の間は、制御アンプ９２の駆動信号ＶＰ１がＰＭＯＳ５１のゲートとＰＭＯＳ５２のゲートに入力される。また、スイッチＳ３、Ｓ４がオフであるので、両側制御手順の間は、ＰＭＯＳ５１、５２が駆動信号ＶＰ１に応じてスイッチングする。また、ロジック回路９０は、ＰＷＭ信号ＶＰ０を反転した信号ＶＰ２を、ＮＭＯＳ７１のゲートとＮＭＯＳ７２のゲートに印加する。
【００４５】
上記のように各部が制御されても、オフ期間Ｔｏｆｆ２の間は、電流Ｉｃが流れない。つまり、オフ期間Ｔｏｆｆ２の間は、ＰＭＯＳ５１、５２がオフしており、ＮＭＯＳ７１、７２がオンしているので、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０が共に電位Ｖｅｅに維持される。したがって、オフ期間Ｔｏｆｆ２の間は、ＩＧＢＴ１８、２０が共にオフ状態に維持され、電流Ｉｃが流れない。
【００４６】
オフ期間Ｔｏｆｆ２の直後のターンオンタイミングｔｎ３において、駆動信号ＶＰ１がＶｏｆｆ２からＶｏｎ２に引き下げられると、ＰＭＯＳ５１、５２が共にオンする。また、ターンオンタイミングｔｎ３において、ＮＭＯＳ７１、７２のゲート電位が引き下げられるので、ＮＭＯＳ７１、７２がオフする。ＰＭＯＳ５１がオンするとともにＮＭＯＳ７１がオフすると、配線５６から、ＰＭＯＳ５１とゲートオン配線５８を介して、ＩＧＢＴ１８のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが充電され、ゲート電位Ｖｇ１８が電位Ｖｅｅから電位Ｖｏｎまで上昇する。すなわち、ＩＧＢＴ１８がオンする。また、ＰＭＯＳ５２がオンするとともにＮＭＯＳ７２がオフすると、配線５７から、ＰＭＯＳ５２とゲートオン配線５９を介して、ＩＧＢＴ２０のゲートに向かってゲート電流が流れる。このため、ＩＧＢＴ２０のゲートが充電され、ゲート電位Ｖｇ２０が電位Ｖｅｅから電位Ｖｏｎまで上昇する。すなわち、ＩＧＢＴ２０がオンする。このように、両側制御手順のオン期間Ｔｏｎ３では、ＩＧＢＴ１８、２０が共にオンする。したがって、オン期間Ｔｏｎ３の間に、電流Ｉｃが流れる。
【００４７】
その後、ターンオフタイミングｔｆ３が訪れると、ＰＭＯＳ５１、５２がオフするとともにＮＭＯＳ７１、７２がオンする。ＰＭＯＳ５１がオフするとともにＮＭＯＳ７１がオンすると、ＩＧＢＴ１８のゲートから、ゲートオフ配線７８とＮＭＯＳ７１を介して、配線７６に向かってゲート電流が流れる。このため、ＩＧＢＴ１８のゲートが放電され、ゲート電位Ｖｇ１８が電位Ｖｏｎから電位Ｖｅｅまで低下する。つまり、ＩＧＢＴ１８がオフする。また、ＰＭＯＳ５２がオフするとともにＮＭＯＳ７２がオンすると、ＩＧＢＴ２０のゲートから、ゲートオフ配線７９とＮＭＯＳ７２を介して、配線７７に向かってゲート電流が流れる。このため、ＩＧＢＴ２０のゲートが放電され、ゲート電位Ｖｇ２０が電位Ｖｏｎから電位Ｖｅｅまで低下する。つまり、ＩＧＢＴ２０がオフする。このように、オフ期間Ｔｏｆｆ３において、ＩＧＢＴ１８、２０が共にオフ状態となる。したがって、オフ期間Ｔｏｆｆ３の間は電流Ｉｃが流れない。
【００４８】
両側制御手順においては、オン期間Ｔｏｎとオフ期間Ｔｏｆｆが繰り返されることで、ＩＧＢＴ１８とＩＧＢＴ２０が略同時にオンとオフを繰り返す。
【００４９】
スイッチング回路１６のターンオフ損失の抑制効果について、以下に説明する。ＩＧＢＴ１８、２０がオフする際には、ターンオフ損失が発生する。電流Ｉｃが小さい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係が現れる。すなわち、ターンオフするＩＧＢＴのサイズが小さいほど、ターンオフ損失が小さくなる。電流Ｉｃが大きい場合には、このような相関関係はほとんど現れない。このように電流Ｉｃに応じて上記相関関係が変化するのは、以下の理由によると考えられる。ターンオフ損失は、ターンオフ直前にＩＧＢＴの半導体基板中に存在するキャリア（電子とホール）が、ターンオフ時に半導体基板から排出されることによって生じる。電流Ｉｃが流れている間に半導体基板中に存在する電子の数は、電流Ｉｃが大きいほど多くなる。他方、電流Ｉｃが大きいか小さいかに係らず、電流Ｉｃが流れていれば、半導体基板中にホールが飽和状態で存在している。すなわち、電流Ｉｃが流れているときに半導体基板中に存在するホールの数は、電流Ｉｃに係らず略一定である。したがって、電流Ｉｃが小さい場合には、ターンオフ損失は主にホールの影響によって発生する。上記の通り、半導体基板の電流Ｉｃが流れている領域中にホールは飽和状態で存在しているので、このときのホールの数は、ＩＧＢＴのサイズ（すなわち、半導体基板のうちの電流Ｉｃが流れている領域の面積）に略比例する。したがって、電流Ｉｃが小さい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係が現れる。他方、電流Ｉｃが大きい場合には、半導体基板中に存在する電子の数が多くなるので、ターンオフ損失が主に電子の影響によって生じるようになる。このため、電流Ｉｃが大きい場合には、ターンオフ損失とターンオフするＩＧＢＴのサイズとの間に相関関係がほとんどない。
【００５０】
上記の通り、スイッチング回路１６は、電流Ｉｃが小さい場合には、オン期間Ｔｏｎにおいて、ＩＧＢＴ２０をオンさせず、ＩＧＢＴ１８のみをオンさせる。つまり、ターンオフタイミングｔｆに先立ってＩＧＢＴ２０をオフにしておき、ターンオフタイミングｔｆにＩＧＢＴ１８をオフさせる。したがって、ターンオフタイミングｔｆ（例えば、図４のターンオフタイミングｔｆ１）において、ＩＧＢＴ１８が単独でオフする。ＩＧＢＴ１８が単独でオフする場合には、半導体基板１００のうちのオフする領域のサイズ（すなわち、図３のＩＧＢＴ１８の領域の面積）が小さいので、ターンオフ損失が小さくなる。また、電流Ｉｃが小さい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８にのみ電流Ｉｃが流れても、ＩＧＢＴ１８にそれほど高い負荷は掛からない。このように、電流Ｉｃが小さい場合には、ターンオフタイミングｔｆにおいてＩＧＢＴ１８が単独でオフするようにすることで、ＩＧＢＴ１８に過大な負荷が掛かることを防止しながら、ターンオフ損失を低減することができる。
【００５１】
また、上記の通り、スイッチング回路１６は、電流Ｉｃが大きい場合には、オン期間Ｔｏｎにおいて、ＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせる。すなわち、ターンオンタイミングｔｎでＩＧＢＴ１８とＩＧＢＴ２０の双方をオンさせ、ターンオフタイミングでＩＧＢＴ１８とＩＧＢＴ２０の双方をオフさせる。したがって、接続配線１３に流れる電流Ｉｃは、ＩＧＢＴ１８とＩＧＢＴ２０に分散して流れる。このように、電流Ｉｃが大きい場合には、ＩＧＢＴ１８とＩＧＢＴ２０に分散して電流Ｉｃを流すことで、ＩＧＢＴ１８とＩＧＢＴ２０に高い負荷が掛かることを防止することができる。また、ターンオフタイミングｔｆ（例えば、図４のターンオフタイミングｔｆ３）において、ＩＧＢＴ１８とＩＧＢＴ２０が共にオフする。この場合、半導体基板１００のうちのオフする領域のサイズが、図３のＩＧＢＴ１８の面積とＩＧＢＴ２０の面積を合わせた面積となる。すなわち、この場合、オフする領域のサイズが大きい。しかしながら、電流Ｉｃが大きい場合には、ターンオフするＩＧＢＴのサイズとターンオフ損失の間にほとんど相関関係は存在しない。したがって、このようにＩＧＢＴ１８とＩＧＢＴ２０を同時にオフさせても、いずれか一方のみをオフさせる場合に比べてターンオフ損失は大きくならない。このように、電流Ｉｃが大きい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８、２０を共にオンさせることで、ターンオフ損失を増大させることなく、ＩＧＢＴ１８、２０の負荷を軽減することができる。
【００５２】
また、上述した説明から明らかなように、このスイッチング回路１６では、ＩＧＢＴ１８の通電時間（すなわち、オンしている時間）が、ＩＧＢＴ２０の通電時間よりも長い。また、図３に示すように、半導体基板１００の中央部にＩＧＢＴ２０が形成されており、その周囲にＩＧＢＴ１８が形成されている。外周側に形成されているＩＧＢＴ１８は、中央部に形成されているＩＧＢＴ２０よりも放熱性能が高い。このように、放熱性能が高いＩＧＢＴ１８の通電時間を長くすることで、半導体基板１００の温度上昇を好適に抑制することができる。
【００５３】
また、実施例１のスイッチング回路１６では、ＩＧＢＴ１８、２０の負荷の分散効果を得ることができる。以下、詳細に説明する。
【００５４】
ＰＭＯＳ５１のゲートを制御する制御アンプとＰＭＯＳ５２のゲートを制御する制御アンプが別に設けられていると、ＰＭＯＳ５１のゲートに印加される駆動信号とＰＭＯＳ５２のゲートに印加される駆動信号に差が生じる場合がある。例えば、これらの駆動信号の立ち下がりタイミングや電位の大きさに差が生じる場合がある。両側制御手順において、ＰＭＯＳ５１とＰＭＯＳ５２の間で駆動信号の立ち下がりタイミング（例えば、図４の駆動信号ＶＰ１が電位Ｖｏｆｆ２から電位Ｖｏｎ２に立ち下がるタイミング）に差が生じると、ＰＭＯＳ５１とＰＭＯＳ５２の間でオンタイミングにずれが生じる。したがって、ＩＧＢＴ１８とＩＧＢＴ２０の間でオンタイミングにずれが生じる。一方のＩＧＢＴが他方のＩＧＢＴよりも先にオンすると、先にオンしたＩＧＢＴに瞬間的に高い電流が流れ、先にオンしたＩＧＢＴに高い負荷がかかる。また、実施例１のようにゲート電位Ｖｇ１８、Ｖｇ２０を測定してフィードバック制御する場合には、両側制御手順のオン期間ＴｏｎにおいてＰＭＯＳ５１とＰＭＯＳ５２の間で駆動信号の大きさ（例えば、図４の駆動信号ＶＰ１の電位Ｖｏｎ２）に差が生じ、ゲート電位Ｖｇ１８とゲート電位Ｖｇ２０の間に差が生じる場合がある。一方のＩＧＢＴのゲート電位が他方のＩＧＢＴのゲート電位よりも高いと、ゲート電位が高い方のＩＧＢＴに偏って電流が流れ、そのＩＧＢＴに高い負荷がかかる。
【００５５】
これに対し、上述した実施例１では、両側制御手順において、単一の出力端子９２ａに印加された駆動信号ＶＰ１が、ＰＭＯＳ５１のゲートとＰＭＯＳ５２のゲートに印加される。つまり、ＰＭＯＳ５１とＰＭＯＳ５２の間でゲートに印加される駆動信号ＶＰ１の波形にほとんど差が生じない。このため、ＰＭＯＳ５１のオンタイミングとＰＭＯＳ５２のオンタイミングにほとんどずれが生じない。このため、ＩＧＢＴ１８のオンタイミングとＩＧＢＴ２０のオンタイミングにほとんどずれが生じない。また、両側制御手順のオン期間Ｔｏｎにおいて、ＰＭＯＳ５１とＰＭＯＳ５２の間でゲート電位の大きさにほとんど差が生じない。このため、ゲート電位Ｖｇ１８とゲート電位Ｖｇ２０の間にもほとんど差が生じない。したがって、両側制御手順のオン期間Ｔｏｎにおいて、ＩＧＢＴ１８とＩＧＢＴ２０に略均等に分散して電流Ｉｃが流れる。したがって、実施例１の構成によれば、一方のＩＧＢＴに負荷が偏ることを防止することができ、負荷分散効果を得ることができる。
【実施例２】
【００５６】
実施例２のスイッチング回路は、図２のスイッチング回路１６と同じ構成を有している。但し、実施例１と実施例２では、ＩＧＢＴ１８、２０のゲート電位及びゲート電流の測定回路が異なる。実施例１では、ＩＧＢＴ１８のゲート電位、ＩＧＢＴ１８のゲート電流、ＩＧＢＴ２０のゲート電位及びＩＧＢＴ２０のゲート電流の各々が制御アンプ９２によって測定された。これに対し、実施例２では、図５に示す測定回路１５０によって測定が行われる。
【００５７】
測定回路１５０は、抵抗１５１と抵抗１５３を有している。ＩＧＢＴ１８のゲートとＩＧＢＴ２０のゲートが、抵抗１５１と抵抗１５３を介して接続されている。抵抗１５１と抵抗１５３は、ＩＧＢＴ１８のゲートとＩＧＢＴ２０のゲートの間に直列に接続されている。抵抗１５１の電気抵抗Ｒ１５１と抵抗１５３の電気抵抗Ｒ１５３は等しい。抵抗１５１と抵抗１５３の間の配線１５６は、制御アンプ９２に接続されている。配線１５６の電位Ｖ１５６は、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０を分圧した電位（Ｖ１５６＝（Ｒ１５３Ｖｇ１８＋Ｒ１５１Ｖｇ２０）／（Ｒ１５１＋Ｒ１５３））となる。特に、本実施例では、抵抗１５１と抵抗１５３の電気抵抗が等しいので、配線１５６の電位Ｖ１５６は、ゲート電位Ｖｇ１８とゲート電位Ｖｇ２０の平均値となる。配線１５６の電位Ｖ１５６は、制御アンプ９２によって測定される。
【００５８】
測定回路１５０は、抵抗１５２と抵抗１５４を有している。ＩＧＢＴ１８のゲートに対して反対側に位置するゲート抵抗３２の端部３２ａと、ＩＧＢＴ２０のゲートに対して反対側に位置するゲート抵抗３４の端部３４ａが、抵抗１５２と抵抗１５４を介して接続されている。抵抗１５２と抵抗１５４は、端部３２ａと端部３４ａの間に直列に接続されている。抵抗１５２と抵抗１５４の電気抵抗は等しい。抵抗１５２と抵抗１５４の間の配線１５８は、制御アンプ９２に接続されている。配線１５８の電位Ｖ１５８は、端部３２ａの電位Ｖ３２と端部３４ａの電位Ｖ３４を分圧した電位（Ｖ１５８＝（Ｒ１５４Ｖ３２＋Ｒ１５２Ｖ３４）／（Ｒ１５２＋Ｒ１５４））となる。特に、本実施例では、抵抗１５２と抵抗１５４の電気抵抗が等しいので、配線１５８の電位Ｖ１５８は、電位Ｖ３２と電位Ｖ３４の平均値となる。配線１５８の電位Ｖ１５８は、制御アンプ９２によって測定される。
【００５９】
制御アンプ９２は、電位Ｖ１５６と電位Ｖ１５８を検出すると、これらの電位差ΔＶ（すなわち、Ｖ１５６−Ｖ１５８）を算出する。電位差ΔＶは、ＩＧＢＴ１８のゲート電流とＩＧＢＴ２０のゲート電流の平均値に比例する。制御アンプ９２は、両側制御手順のオン期間Ｔｏｎにおいて、電位Ｖ１５６（すなわち、ゲート電位Ｖｇ１８、Ｖｇ２０の平均値）と電位差ΔＶ（すなわち、ＩＧＢＴ１８、２０のゲート電流の平均値）に基づいて、電位Ｖｏｎ２を制御する。これによって、オン期間ＴｏｎにおいてＩＧＢＴ１８、２０のゲート電位Ｖｇ１８、Ｖｇ２０が正確にフィードバック制御される。
【００６０】
このように、実施例２の測定回路１５０によれば、ＩＧＢＴ１８、２０のゲート電位及びゲート電流を均した値（特に、本実施例では、平均値）が制御アンプ９２で測定される。ＩＧＢＴ１８のゲート電位、ＩＧＢＴ１８のゲート電流、ＩＧＢＴ２０のゲート電位及びＩＧＢＴ２０のゲート電流の各々を測定する場合に比べて、測定回路１５０及び制御アンプ９２の構成を簡素化することができる。
【実施例３】
【００６１】
実施例３のスイッチング回路は、図６に示すように、測定回路がスイッチ１６０、１６２を有している点で、実施例２（図５）とは異なる。実施例３のその他の構成は、実施例２と等しい。
【００６２】
図６に示すように、実施例３では、抵抗１５３が、スイッチ１６０を介して配線１５６に接続されている。また、抵抗１５４が、スイッチ１６２を介して配線１５８に接続されている。スイッチ１６０、１６２は、ゲート制御ＩＣ４０の内部に形成されている。
【００６３】
実施例３のスイッチング回路は、両側制御手順では、スイッチ１６０、１６２をオンに維持する。したがって、実施例２と同様に、制御アンプ９２で、電位Ｖ１５６、Ｖ１５８が測定される。
【００６４】
また、実施例３のスイッチング回路は、片側制御手順では、スイッチ１６０、１６２をオフに維持する。スイッチ１６０がオフに維持されるので、抵抗１５１、１５３を介してＩＧＢＴ１８のゲートからＩＧＢＴ２０のゲートに向かって漏れ電流が流れることが防止される。また、スイッチ１６２がオフに維持されるので、抵抗１５２、１５４を介してＩＧＢＴ１８のゲートからＩＧＢＴ２０のゲートに向かって漏れ電流が流れることが防止される。また、片側制御手順では、配線１５６の電位が電位Ｖｇ１８となり、配線１５８の電位が電位Ｖ３２となる。電位Ｖｇ１８と電位Ｖ３２の差は、ＩＧＢＴ１８のゲート電流に比例する。したがって、片側制御手順では、制御アンプ９２は、ＩＧＢＴ１８のゲート電位とゲート電流を測定することができる。
【実施例４】
【００６５】
実施例４のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例４のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。すなわち、電流Ｉｃが大きい場合には、オン期間ＴｏｎにおいてＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせ、オフ期間ＴｏｆｆにおいてＩＧＢＴ１８とＩＧＢＴ２０の両方をオフさせる。実施例４のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。
【００６６】
実施例４のスイッチング回路は、電流Ｉｃが小さい場合に、図７に示すように片側制御手順を行う。すなわち、ロジック回路９０は、電流Ｉｃが小さい場合に、ＩＧＢＴ１８のみがオンするオン期間Ｔｏｎ１８とＩＧＢＴ２０のみがオンするオン期間Ｔｏｎ２０とが交互に現れるようにＩＧＢＴ１８、２０を制御する。より詳細には、オン期間Ｔｏｎ１８、オフ期間Ｔｏｆｆ、オン期間Ｔｏｎ２０、オフ期間Ｔｏｆｆがこの順序で繰り返し現れるように制御を行う。オフ期間Ｔｏｆｆでは、ＩＧＢＴ１８とＩＧＢＴ２０が共にオフしている。例えば、図７のタイミングｔ１において、ロジック回路９０は、直前のオン期間Ｔｏｎ２０において電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のオン期間Ｔｏｎ１８において、ロジック回路９０は、ＩＧＢＴ１８をオン状態とし、ＩＧＢＴ２０をオフ状態に維持する。このオン期間Ｔｏｎ１８において電流Ｉｃが閾値Ｉｔｈまで上昇しなかったので、タイミングｔ２において、ロジック回路９０は、直前のオン期間Ｔｏｎ１８において電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のオン期間Ｔｏｎ２０において、ロジック回路９０は、ＩＧＢＴ２０をオン状態とし、ＩＧＢＴ１８をオフ状態に維持する。このように、ロジック回路９０は、ＩＧＢＴ１８、２０のうちの前回のオン期間ＴｏｎにおいてオンさせたＩＧＢＴではない方のＩＧＢＴを次のオン期間Ｔｏｎにおいてオンさせる。このため、電流Ｉｃが小さい間は、ＩＧＢＴ１８とＩＧＢＴ２０が交互にオンする。このようにＩＧＢＴ１８とＩＧＢＴ２０を交互にオンさせることで、半導体基板１００で生じる熱を分散させることができる。これによって、半導体基板１００の温度上昇を抑制することができる。また、このような構成でも、電流Ｉｃが小さい場合には、ターンオフタイミングｔｆにおいてＩＧＢＴ１８またはＩＧＢＴ２０が単独でターンオフするので、ターンオフ損失を低減することができる。
【００６７】
なお、図７の片側制御手順において、ＩＧＢＴ１８を単独でオン‐オフさせる処理は、実施例１と同様にして実施される。図７の片側制御手順において、ＩＧＢＴ２０を単独でオンさせる場合には、スイッチＳ１をオフ、スイッチＳ２をオン、スイッチＳ３をオン、スイッチＳ４をオフにした状態で、駆動信号ＶＰ１が高電位Ｖｏｆｆ２から低電位Ｖｏｎ２に引き下げられる。すると、ＰＭＯＳ５１がオフに維持されたまま、ＰＭＯＳ５２がオンする。また、同時に、ＮＭＯＳ７１をオンに維持しながら、ＮＭＯＳ７２がオフされる。すると、ＰＭＯＳ５２を介してＩＧＢＴ２０のゲートが充電されて、ＩＧＢＴ２０が単独でオンする。また、図７の片側制御手順において、ＩＧＢＴ２０を単独でオフさせる場合には、スイッチＳ１をオフ、スイッチＳ２をオン、スイッチＳ３をオン、スイッチＳ４をオフにした状態で、駆動信号ＶＰ１が低電位Ｖｏｎ２から高電位Ｖｏｆｆ２に引き上げられる。すると、ＰＭＯＳ５１がオフに維持されたまま、ＰＭＯＳ５２がオフされる。また、同時に、ＮＭＯＳ７１をオンに維持されたまま、ＮＭＯＳ７２がオンされる。すると、ＮＭＯＳ７２を介してＩＧＢＴ２０のゲートが放電されて、ＩＧＢＴ２０が単独でオフする。
【実施例５】
【００６８】
実施例５のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例５のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。実施例５のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。
【００６９】
実施例５のスイッチング回路は、電流Ｉｃが小さい場合に、図８に示す片側制御手順を行う。ロジック回路９０は、電流Ｉｃが小さい場合であっても、ターンオンタイミングｔｎにおいて、ＩＧＢＴ１８とＩＧＢＴ２０の両方をオンさせる。そして、ターンオフタイミングｔｆの直前のタイミングｔｃで、ＩＧＢＴ２０をオフさせる。その後、ロジック回路９０は、次のターンオンタイミングｔｎまで（すなわち、ターンオフタイミングｔｆが過ぎるまで）、ＩＧＢＴ２０をオフ状態に維持する。したがって、ターンオフタイミングｔｆにおいて、ＩＧＢＴ１８が単独でオフする。例えば、図８のタイミングｔ３において、ロジック回路９０は、直前のオン期間Ｔｏｎにおいて電流Ｉｃが閾値Ｉｔｈよりも小さかったと判定する。すると、次のターンオンタイミングｔｎにおいて、ロジック回路９０は、ＩＧＢＴ１８とＩＧＢＴ２０を共にオンさせる。そして、ターンオフタイミングｔｆより前のタイミングｔｃで、ＩＧＢＴ２０をオフさせる。ＩＧＢＴ２０は、ターンオフタイミングｔｆが過ぎるまでオフ状態に維持される。タイミングｔｃでは、ＩＧＢＴ１８をオフさせず、オン状態に維持する。その後のターンオフタイミングｔｆでＩＧＢＴ１８をオフさせる。したがって、ターンオフタイミングｔｆにおいては、ＩＧＢＴ１８が単独でオフする。このように、実施例５では、電流Ｉｃが小さい場合に、オン期間Ｔｏｎの一部においてＩＧＢＴ１８、２０を共にオンさせるが、ＩＧＢＴ２０をＩＧＢＴ１８よりも先にオフさせる。
【００７０】
上記の制御においては、タイミングｔｃにおいてＩＧＢＴ２０がオフする一方で、ＩＧＢＴ１８はオン状態に維持される。ＩＧＢＴ２０がオフしても、ＩＧＢＴ１８がオンしているので、ＩＧＢＴ２０のコレクタ‐エミッタ間電圧は低い電圧に維持される。したがって、ＩＧＢＴ２０がオフする際に、ターンオフ損失は発生しない。また、ターンオフタイミングｔｆにおいてＩＧＢＴ１８がオフする際には、ＩＧＢＴ１８がオフすることでＩＧＢＴ１８のコレクタ‐エミッタ間電圧が上昇する。したがって、ターンオフタイミングｔｆにおいて、ターンオフ損失が発生する。しかしながら、ターンオフタイミングｔｆでは、ＩＧＢＴ１８が単独でオフするので、ターンオフ損失は小さい。したがって、実施例５のスイッチング回路でも、ターンオフ損失を低減することができる。また、このように電流Ｉｃが小さい場合でも、オン期間Ｔｏｎの一部でＩＧＢＴ１８、２０に電流Ｉｃを分散させることで、ＩＧＢＴ１８、２０の負荷をさらに低減することができる。これによって、半導体基板１００の温度上昇を抑制することができる。
【００７１】
なお、図８の片側制御手順のターンオンタイミングｔｎにおいて、ＩＧＢＴ１８、２０を同時にオンさせる処理は、両側制御手順のターンオンタイミングｔｎと同様に実施される。また、図８の片側制御手順のタイミングｔｃにおいてＩＧＢＴ２０を単独でオフさせる処理は、ＰＭＯＳ５１をオンに維持し、ＮＭＯＳ７１をオフに維持しながら、スイッチＳ２をオフさせ、スイッチＳ４をオンさせ、ＮＭＯＳ７２をオンさせることで行われる。スイッチＳ２がオフし、スイッチＳ４がオンすることで、ＰＭＯＳ５２がオフする。ＰＭＯＳ５２がオフし、ＮＭＯＳ７２がオンすることで、ＩＧＢＴ２０がオフする。また、ＰＭＯＳ５１がオンに維持され、ＮＭＯＳ７１がオフに維持されるので、ＩＧＢＴ１８はオンに維持される。すなわち、タイミングｔｃにおいて、ＩＧＢＴ２０が単独でオフする。また、図８の片側制御手順のターンオフタイミングｔｆにおいてＩＧＢＴ１８を単独でオフさせる処理は、実施例１の片側制御手順と同様にして実施される。
【００７２】
なお、上述した実施例５では、オフ期間Ｔｏｆｆ中のタイミング（例えば、タイミングｔ３）でロジック回路９０が電流Ｉｃに関する判定を行った。しかしながら、実施例５では、オン期間Ｔｏｎ中のタイミング（例えば、タイミングｔ４（すなわち、ＩＧＢＴ２０をオフさせるタイミングｔｃより前のタイミング））で電流Ｉｃに関する判定を行ってもよい。この場合、タイミングｔ４の時点の電流Ｉｃに基づいて判定を行うことができる。
【００７３】
また、上述した実施例５において、ＩＧＢＴ２０がオフするタイミングｔｃからＩＧＢＴ１８がオフするターンオフタイミングｔｆの間の遅延時間は、半導体基板１００のＩＧＢＴ２０の領域中のキャリアが消滅するのに十分な時間であることが好ましい。他方、上記遅延時間は、制御への影響を最小化するために、オン期間Ｔｏｎの１０％以下であることが好ましい。
【００７４】
また、上述した実施例５において、ターンオンタイミングｔｎにおいてＩＧＢＴ１８とＩＧＢＴ２０を同時にオンさせた。しかしながら、ＩＧＢＴ２０がオンするタイミングがターンオンタイミングｔｎより遅くてもよい。
【実施例６】
【００７５】
実施例６のスイッチング回路は、図２に示す実施例１のスイッチング回路と同様の構成を有している。実施例６のスイッチング回路は、電流Ｉｃが大きい場合には、実施例１と同様に両側制御手順を実施する。実施例６のスイッチング回路は、電流Ｉｃが小さい場合における制御方法が実施例１の制御方法と異なる。
【００７６】
実施例６の電流Ｉｃが小さい場合の制御方法は、実施例４の制御方法と実施例５の制御方法を組み合わせた方法である。実施例６では、電流Ｉｃが小さい場合に、図９に示す片側制御手順が実施される。図９では、オン期間Ｔｏｎ１８、オフ期間Ｔｏｆｆ、オン期間Ｔｏｎ２０、オフ期間Ｔｏｆｆがこの順序で繰り返し現れるように制御が行われる。ターンオンタイミングｔｎで、ＩＧＢＴ１８とＩＧＢＴ２０が共にオンする。オン期間Ｔｏｎ１８の前半では、ＩＧＢＴ１８とＩＧＢＴ２０がオンしている。オン期間Ｔｏｎ１８の途中のタイミングｔｃ１で、ＩＧＢＴ２０がオフする。ＩＧＢＴ１８は、次のターンオフタイミングｔｆでオフする。オフ期間Ｔｏｆｆでは、ＩＧＢＴ１８とＩＧＢＴ２０がオフしている。次のターンオンタイミングｔｎで、ＩＧＢＴ１８とＩＧＢＴ２０が共にオンする。オン期間Ｔｏｎ２０の前半では、ＩＧＢＴ１８とＩＧＢＴ２０がオンしている。オン期間Ｔｏｎ２０の途中のタイミングｔｃ２で、ＩＧＢＴ１８がオフする。ＩＧＢＴ２０は、次のターンオフタイミングｔｆでオフする。このような構成によれば、ＩＧＢＴ１８の通電時間が長いオン期間Ｔｏｎ１８と、ＩＧＢＴ２０の通電時間が長いオン期間Ｔｏｎ２０が交互に現れるので、半導体基板１００で生じる熱を分散させることができる。
【実施例７】
【００７７】
図１０に示す実施例７のスイッチング回路は、ゲートオフ回路７０の構成が実施例１（図２）とは異なる。実施例７のスイッチング回路のその他の構成は、実施例１と等しい。
【００７８】
実施例７では、ゲートオフ回路７０が、単一のＮＭＯＳ１０２によって構成されている。ＮＭＯＳ１０２のソースは、基準電位Ｖｅｅが印加されている配線１０４に接続されている。ＮＭＯＳ１０２のドレインは、端子４０ｅに接続されている。端子４０ｅは、ダイオード１０６、ゲート抵抗６２及びゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。ダイオード１０６のカソードが端子４０ｅに接続されており、ダイオード１０６のアノードがゲート抵抗６２に接続されている。また、端子４０ｅは、ダイオード１０８、ゲート抵抗６４及びゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。ダイオード１０８のカソードが端子４０ｅに接続されており、ダイオード１０８のアノードがゲート抵抗６４に接続されている。実施例７では、ＮＭＯＳ７１のドレインとＩＧＢＴ１８のゲートを接続する配線をゲートオフ配線７８といい、ＮＭＯＳ７１のドレインとＩＧＢＴ２０のゲートを接続する配線をゲートオフ配線７９という。ＮＭＯＳ１０２のゲートは、ロジック回路９０に接続されている。ＮＭＯＳ１０２のゲートには、ロジック回路９０から、ＰＷＭ信号を反転させた信号ＶＰ２が入力される。
【００７９】
実施例７のスイッチング回路は、上述した図４、７に示す動作（実施例１、４と同様の動作）を実行することができる。実施例７のスイッチング回路では、以下のように動作する。両側制御手順のオン期間Ｔｏｎでは、ＮＭＯＳ１０２がオフに維持される。このため、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅから切り離され、上述した実施例１、４と同様に、ＩＧＢＴ１８、２０のゲートがゲートオン回路５０によって充電される。したがって、ＩＧＢＴ１８、２０が共にオンする。両側制御手順のオフ期間Ｔｏｆｆでは、ＮＭＯＳ１０２がオンされるとともに、ＰＭＯＳ５１、５２がオフされる。したがって、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅに接続され、ＩＧＢＴ１８、２０のゲートが放電される。したがって、ＩＧＢＴ１８、２０が共にオフする。
【００８０】
片側制御手順のオン期間Ｔｏｎでは、ＮＭＯＳ１０２がオフに維持される。また、片側制御手順のオン期間Ｔｏｎでは、ＰＭＯＳ５１、５２の一方がオンされ、他方がオフされる。例えば、ＩＧＢＴ１８をオンする場合には、スイッチＳ１がオン、スイッチＳ３がオフに制御された状態で駆動信号ＶＰ１の低電位Ｖｏｎ２がＰＭＯＳ５１のゲートに印加されて、ＰＭＯＳ５１がオンする。この場合、ＩＧＢＴ１８のゲートはＮＭＯＳ１０２のオフによって電位Ｖｅｅから切り離されるとともにＰＭＯＳ５１のオンによって充電される。つまり、ＩＧＢＴ１８がオンする。また、この場合、スイッチＳ２がオフ、スイッチＳ４がオンに制御されることで、ＰＭＯＳ５２がオフに制御される。ＩＧＢＴ２０のゲートは、ＰＭＯＳ５２のオフによって電位Ｖｃｃから切り離される。さらに、このとき、ＩＧＢＴ２０のゲートと電位Ｖｅｅの間に接続されている図示しないＮＭＯＳがオンに制御される。したがって、ＩＧＢＴ２０のゲートは、電位Ｖｅｅに維持される。このため、ＩＧＢＴ２０は、オン期間Ｔｏｎにおいてオフに維持される。片側制御手順のオフ期間Ｔｏｆｆでは、ＮＭＯＳ１０２がオンされ、ＰＭＯＳ５１、５２がオフされる。したがって、ＩＧＢＴ１８、２０のゲートが電位Ｖｅｅに接続され、ＩＧＢＴ１８、２０が共にオフする。このように、実施例７のスイッチング回路によっても、両側制御手順においてＩＧＢＴ１８、２０の両方をスイッチングさせることができ、片側制御手順においてＩＧＢＴ１８、２０の一方をスイッチングさせることができる。
【００８１】
実施例７の構成によれば、両側制御手順において、単一のＮＭＯＳ１０２によってＩＧＢＴ１８、２０をオフさせることができる。したがって、ＩＧＢＴ１８、２０のオフタイミングのずれを防止することができる。これによって、オフタイミングのずれによってＩＧＢＴ１８、２０の一方に電流Ｉｃが偏って流れることを防止することができる。
【００８２】
また、実施例７の構成では、片側制御手順において、一方のＩＧＢＴのゲートから他方のＩＧＢＴのゲートに向かって漏れ電流が流れることを、ダイオード１０６、１０８によって防止することができる。例えば、ＩＧＢＴ１８のゲート電位Ｖｇ１８がＩＧＢＴ２０のゲート電位Ｖｇ２０よりも高い場合（すなわち、ＩＧＢＴ１８がオンでＩＧＢＴ２０がオフの場合）に、ダイオード１０８によって、ＩＧＢＴ１８のゲートからＩＧＢＴ２０のゲートに向かって漏れ電流が流れることを防止することができる。また、ＩＧＢＴ２０のゲート電位Ｖｇ２０がＩＧＢＴ１８のゲート電位Ｖｇ１８よりも高い場合（すなわち、ＩＧＢＴ２０がオンでＩＧＢＴ１８がオフの場合）に、ダイオード１０６によって、ＩＧＢＴ２０のゲートからＩＧＢＴ１８のゲートに向かって漏れ電流が流れることを防止することができる。
【実施例８】
【００８３】
図１１に示す実施例８のスイッチング回路では、ＰＭＯＳ５１（図２参照）に代えてｎｐｎバイポーラトランジスタ１７１（以下、ＢＴ１７１という）が設置されており、ＰＭＯＳ５２（図２参照）に代えてｎｐｎバイポーラトランジスタ１７２（以下、ＢＴ１７２という）が設置されている。実施例８のスイッチング回路のその他の構成は、実施例１（図２）と等しい。
【００８４】
ＢＴ１７１のコレクタは、配線５６に接続されている。ＢＴ１７１のエミッタは、端子４０ａに接続されている。ＢＴ１７１のベースは、スイッチＳ１を介して制御アンプ９２の出力端子９２ａに接続されている。ＢＴ１７１のベースとエミッタの間には、抵抗１７３が接続されている。
【００８５】
ＢＴ１７２のコレクタは、配線５７に接続されている。ＢＴ１７２のエミッタは、端子４０ｂに接続されている。ＢＴ１７２のベースは、スイッチＳ２を介して制御アンプ９２の出力端子９２ａに接続されている。ＢＴ１７２のベースとエミッタの間には、抵抗１７４が接続されている。
【００８６】
実施例８では、駆動信号ＶＰ１が、オン期間Ｔｏｎにおいて高電位となり、オフ期間Ｔｏｆｆにおいて低電位となる。スイッチＳ１がオンしていると、駆動信号ＶＰ１がＢＴ１７１のベースに印加され、ＢＴ１７１がスイッチングする。スイッチＳ１がオフしていると、ＢＴ１７１のベースとエミッタが同電位となり、ＢＴ１７１がオフに維持される。スイッチＳ２がオンしていると、駆動信号ＶＰ１がＢＴ１７２のベースに印加され、ＢＴ１７２がスイッチングする。スイッチＳ２がオフしていると、ＢＴ１７２のベースとエミッタが同電位となり、ＢＴ１７２がオフに維持される。
【００８７】
実施例８では、スイッチＳ１、Ｓ２、ＮＭＯＳ７１、７２を実施例１、４〜６と同様に制御することができる。両側制御手順のオン期間Ｔｏｎでは、ＢＴ１７１とＢＴ１７２が同時にオンする。単一の出力端子９２ａに印加された駆動信号ＶＰ１がＢＴ１７１のベースとＢＴ１７２のベースに印加されるので、ＢＴ１７１のベース電位とＢＴ１７２のベース電位の間にほとんど差はない。また、ｎｐｎバイポーラトランジスタにおいては、ベース‐エミッタ間の電圧降下の製造誤差が極めて小さい。すなわち、両側制御手順において、ＢＴ１７１のベース‐エミッタ間の電圧降下とＢＴ１７２のベース‐エミッタ間の電圧降下の間にほとんど差はない。このため、ＢＴ１７１のエミッタ電位（すなわち、抵抗３２の端部３２ａの電位Ｖ３２）とＢＴ１７２のエミッタ電位（すなわち、抵抗３４の端部３４ａの電位Ｖ３４）の間にほとんど差がない。その結果、ＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０の間にも差が生じ難い。したがって、ＩＧＢＴ１８、２０を共にオンさせるときに、ＩＧＢＴ１８、２０のオンタイミングのずれを、実施例１、４〜６よりもさらに少なくすることができる。したがって、実施例８によれば、より高い負荷分散効果を得ることができる。
【００８８】
なお、実施例８では、図１２に示す測定回路を採用することができる。図１２では、ゲート電位Ｖｇ１８、Ｖｇ２０の分圧を測定する回路（配線１５６、抵抗１５１、１５３）は図５と同じ構成を有している。他方、図１２の測定回路は、電位Ｖ３２を測定する回路（配線１５８、抵抗１５２）を有している一方で、電位Ｖ３４を測定する回路を有していない。制御アンプ９２は、電位Ｖ１５６と電位Ｖ３２に基づいて、オン期間Ｔｏｎにおける駆動信号ＶＰ１の電位を制御する。上述したように、実施例８のスイッチング回路では、電位Ｖ３２と電位Ｖ３４の間にほとんど差が生じない。したがって、電位Ｖ３２と電位Ｖ３４の一方を測定すれば、他方を測定する必要が無い。したがって、電位Ｖ３４を検出しなくても、駆動信号ＶＰ１の電位を正確に制御することができる。また、この構成によれば、測定回路を簡素化することができる。
【実施例９】
【００８９】
図１３に示す実施例９のスイッチング回路は、ｎｐｎ型のバイポーラトランジスタ１１２、１１４を有している。実施例９のスイッチング回路のその他の構成は、実施例１（図２）と等しい。
【００９０】
実施例９のスイッチング回路では、ＰＭＯＳ５１のドレインが、バイポーラトランジスタ１１２を介してＩＧＢＴ１８のゲートに接続されている。より詳細には、ＰＭＯＳ５１のドレインがバイポーラトランジスタ１１２のベースに接続されている。バイポーラトランジスタ１１２のコレクタが、電位Ｖｃｃが印加されている配線１１６に接続されている。バイポーラトランジスタ１１２のエミッタが、ゲート抵抗３２を介してＩＧＢＴ１８のゲートに接続されている。バイポーラトランジスタ１１２のベースとエミッタが、抵抗１２０によって接続されている。なお、バイポーラトランジスタ１１２は、ゲート制御ＩＣ４０の外部に設置されているディスクリート部品である。
【００９１】
実施例９のスイッチング回路では、ＰＭＯＳ５２のドレインが、バイポーラトランジスタ１１４を介してＩＧＢＴ２０のゲートに接続されている。より詳細には、ＰＭＯＳ５２のドレインがバイポーラトランジスタ１１４のベースに接続されている。バイポーラトランジスタ１１４のコレクタが、電位Ｖｃｃが印加されている配線１１８に接続されている。バイポーラトランジスタ１１４のエミッタが、ゲート抵抗３４を介してＩＧＢＴ２０のゲートに接続されている。バイポーラトランジスタ１１４のベースとエミッタが、抵抗１２２によって接続されている。なお、バイポーラトランジスタ１１４は、ゲート制御ＩＣ４０の外部に配置されているディスクリート部品である。
【００９２】
実施例９のスイッチング回路では、ＰＭＯＳ５１がオンすると、バイポーラトランジスタ１１２のベース電位が上昇し、バイポーラトランジスタ１１２がオンする。その結果、配線１１６から、バイポーラトランジスタ１１２とゲート抵抗３２を介して、ＩＧＢＴ１８のゲートにゲート電流が流れる。これによって、ＩＧＢＴ１８がオンする。
【００９３】
また、実施例９のスイッチング回路では、ＰＭＯＳ５２がオンすると、バイポーラトランジスタ１１４のベース電位が上昇し、バイポーラトランジスタ１１４がオンする。その結果、配線１１８から、バイポーラトランジスタ１１４とゲート抵抗３４を介して、ＩＧＢＴ２０のゲートにゲート電流が流れる。これによって、ＩＧＢＴ２０がオンする。
【００９４】
なお、実施例９（図１３）のＰＭＯＳ５１、５２の代わりに、図１１のＢＴ１７１、１７２を用いてもよい。
【００９５】
以上に説明したように、実施例９では、ＰＭＯＳ５１、５２がオンすることで、バイポーラトランジスタ１１２、１１４がオンし、これによってＩＧＢＴ１８、２０がオンする。このように、ＰＭＯＳ５１、５２が、他の素子を介してＩＧＢＴ１８、２０のゲートに接続されていてもよい。
【００９６】
上述した実施例１〜９のいずれでも、ＩＧＢＴ１８とＩＧＢＴ２０を同時にオンさせるときに、出力端子９２ａに印加された駆動信号ＶＰ１が、ＰＭＯＳ５１のゲートとＰＭＯＳ５２のゲートに印加される。ＰＭＯＳ５１のゲートに印加される駆動信号とＰＭＯＳ５２のゲートに印加される駆動信号にほとんど差がないので、ＰＭＯＳ５１とＰＭＯＳ５２を略同時にオンさせることができる。したがって、ＩＧＢＴ１８とＩＧＢＴ２０を略同時にオンさせることができる。また、ＰＭＯＳ５１のゲートに印加される駆動信号とＰＭＯＳ５２のゲートに印加される駆動信号にほとんど差がないので、オン期間ＴｏｎにおいてＩＧＢＴ１８のゲート電位Ｖｇ１８とＩＧＢＴ２０のゲート電位Ｖｇ２０を略同じ電位に制御することができる。したがって、ＩＧＢＴ１８とＩＧＢＴ２０の一方に電流Ｉｃが偏って流れることを防止することができる。このように、実施例１〜９のいずれでも、負荷分散効果を得ることができる。
【００９７】
また、上述した実施例１〜９でのスイッチング回路は、直前のオン期間Ｔｏｎにおける電流Ｉｃが閾値Ｉｔｈよりも大きいか否かによって、第２制御手順と第１制御手順を切り換える。しかしながら、直前のオン期間Ｔｏｎの電流Ｉｃに基づいて次のオン期間Ｔｏｎの電流Ｉｃの予測値を算出し、その予測値に基づいて第２制御手順と第１制御手順を切り換えてもよい。
【００９８】
また、上述した実施例１〜９では、ＰＭＯＳ５１、５２及びＮＭＯＳ７１、７２がゲート制御ＩＣ４０内に形成されていた。しかしながら、これらの一部または全部が、ゲート制御ＩＣ４０の外部に設置された部品であってもよい。この場合、外部に設置された部品に高い電流を流すことが可能となる。
【００９９】
また、上述した実施例１〜９では、制御アンプ９２がＩＧＢＴのゲート電位とゲート電流の両方を測定したが、いずれか一方のみを測定してもよい。
【０１００】
また、上述した図５、６、１２の測定回路の何れかを、図２、１０、１１、１３の何れかの回路と組み合わせてもよい。また、図２、１０、１１、１３の何れかのゲートオフ回路７０を、図２、１０、１１、１３の何れかのゲートオン回路５０と組み合わせてもよい。
【０１０１】
以下に、各実施例の構成要素と請求項の構成要素との関係について説明する。実施例のＩＧＢＴ１８は、請求項の第１ＩＧＢＴの一例である。実施例のＩＧＢＴ２０は、請求項の第２ＩＧＢＴの一例である。実施例の配線１３は、請求項の並列回路が挿入されている配線の一例である。実施例のゲート制御ＩＣ４０、ゲート抵抗３２、３４、６２、６４、ダイオード１０６、１０８、ＢＴ１１２、１１４等は、請求項のゲート制御回路の一例である。実施例のＰＭＯＳ５１は、請求項の第１スイッチング素子の一例である。実施例のＰＭＯＳ５１のゲートは、請求項の第１制御電極の一例である。実施例のＰＭＯＳ５１のソースは、請求項の第１主電極の一例である。実施例のＰＭＯＳ５１のドレインは、請求項の第２主電極の一例である。実施例のＰＭＯＳ５２は、請求項の第２スイッチング素子の一例である。実施例のＰＭＯＳ５２のゲートは、請求項の第２制御電極の一例である。実施例のＰＭＯＳ５２のソースは、請求項の第３主電極の一例である。実施例のＰＭＯＳ５２のドレインは、請求項の第４主電極の一例である。実施例のＢＴ１７１は、請求項の第１スイッチング素子の一例である。実施例のＢＴ１７１のベースは、請求項の第１制御電極の一例である。実施例のＢＴ１７１のコレクタは、請求項の第１主電極の一例である。実施例のＢＴ１７１のエミッタは、請求項の第２主電極の一例である。実施例のＢＴ１７２は、請求項の第２スイッチング素子の一例である。実施例のＢＴ１７２のベースは、請求項の第２制御電極の一例である。実施例のＢＴ１７２のコレクタは、請求項の第３主電極の一例である。実施例のＢＴ１７２のエミッタは、請求項の第４主電極の一例である。実施例の電位Ｖｃｃは、請求項の第１ＩＧＢＴのゲート閾値よりも高い電位の一例であり、請求項の第２ＩＧＢＴのゲート閾値よりも高い電位の一例である。実施例のスイッチＳ１は、請求項の第１スイッチの一例である。実施例のスイッチＳ２は、請求項の第２スイッチの一例である。実施例の制御アンプ９２、ロジック回路９０は、請求項の制御装置の一例である。実施例の出力端子９２ａは、請求項の出力端子の一例である。実施例の両側制御手順は、請求項の第１制御手順の一例である。実施例の片側制御手順は、請求項の第２制御手順の一例である。実施例の抵抗１５１、１５２は、請求項の第１抵抗の一例である。実施例の抵抗１５３、１５４は、請求項の第２抵抗の一例である。実施例のダイオード１０６は、請求項の第１ダイオードの一例である。実施例のダイオード１０８は、請求項の第２ダイオードの一例である。実施例のＮＭＯＳ１０２は、請求項の第３スイッチング素子の一例である。実施例のＮＭＯＳ１０２のゲートは、請求項の第３制御電極の一例である。実施例のＮＭＯＳ１０２のドレインは、請求項の第５主電極の一例である。実施例のＮＭＯＳ１０２のソースは、請求項の第６主電極の一例である。実施例の電位Ｖｅｅは、請求項の第１ＩＧＢＴのゲート閾値及び第２ＩＧＢＴのゲート閾値よりも低い電位の一例である。
【０１０２】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【０１０３】
本明細書が開示する一例のスイッチング回路は、第１ＩＧＢＴのゲートと第２ＩＧＢＴのゲートの間に直列に接続されている第１抵抗及び第２抵抗をさらに有している。制御装置が、第１ＩＧＢＴと第２ＩＧＢＴの双方がオンしているときに、第１抵抗と第２抵抗の間の配線の電位に基づいて、制御信号の電位を制御する。
【０１０４】
第１抵抗と第２抵抗の間の配線の電位は、第１ＩＧＢＴのゲート電位と第２ＩＧＢＴのゲート電位を分圧した電位となる。この電位に基づいて、第１ＩＧＢＴと第２ＩＧＢＴの双方がオンしているときの制御信号の電位を制御することで、第１ＩＧＢＴのゲート電位と第２ＩＧＢＴのゲート電位を個別に測定することなく、これらのＩＧＢＴのゲート電位を正確に制御することができる。
【０１０５】
本明細書が開示する一例のスイッチング回路では、第１スイッチング素子と第２スイッチング素子が、ｎｐｎバイポーラトランジスタである。
【０１０６】
ｎｐｎバイポーラトランジスタのベース‐エミッタ間の電圧降下には、製造誤差が少ない。したがって、この構成によれば、第１ＩＧＢＴと前記第２ＩＧＢＴの双方をオンさせるときに、第１ＩＧＢＴのゲート電位と第２ＩＧＢＴのゲート電位の差をより小さくすることができる。したがって、第１ＩＧＢＴと第２ＩＧＢＴのオンタイミングのずれをさらに抑制することができる。
【０１０７】
本明細書が開示する一例のスイッチング回路は、第１ダイオード、第２ダイオード及び第３スイッチング素子をさらに備えている。第１ダイオードのアノードが、第１ＩＧＢＴのゲートに接続されている。第２ダイオードのアノードが、第２ＩＧＢＴのゲートに接続されている。第３スイッチング素子は、第５主電極と第６主電極と第３制御電極を備えており、第３制御電極の電位に応じて第５主電極と第６主電極の間をオン‐オフし、第５主電極が第１ダイオードのカソードと第２ダイオードのカソードに接続されており、第６主電極が第１ＩＧＢＴのゲート閾値及び第２ＩＧＢＴのゲート閾値よりも低い電位に接続されている。
【０１０８】
この構成によれば、第１ＩＧＢＴと第２ＩＧＢＴが共にオンしている状態において第３スイッチング素子をオンさせることで、第１ＩＧＢＴと第２ＩＧＢＴを共にオフさせることができる。また、第１ＩＧＢＴと第２ＩＧＢＴの一方がオンしている状態においても、第３スイッチング素子をオンさせることで、その一方のＩＧＢＴをオフさせることができる。また、第１ＩＧＢＴと第２ＩＧＢＴの一方がオンしている状態においては、第１ダイオードと第２ダイオードによって、一方のＩＧＢＴのゲートから他方のＩＧＢＴのゲートに向かって流れる漏れ電流が防止される。
【０１０９】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【０１１０】
１０  ：インバータ回路
１２  ：高電位配線
１３  ：接続配線
１４  ：低電位配線
１６  ：スイッチング回路
２２  ：ダイオード
２４  ：ダイオード
３２  ：ゲート抵抗
３４  ：ゲート抵抗
５０  ：ゲートオン回路
５１  ：ＰＭＯＳ
５２  ：ＰＭＯＳ
６２  ：ゲート抵抗
６４  ：ゲート抵抗
７０  ：ゲートオフ回路
７１  ：ＮＭＯＳ
７２  ：ＮＭＯＳ
９０  ：ロジック回路
９２  ：制御アンプ
９２ａ：出力端子
９８  ：走行用モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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