(57)【特許請求の範囲】
【請求項１】
装置であって、前記装置は、
印加された信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器であって、前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成されている、第２のリング発振器と、
複数のイネーブルスイッチと
を備え、
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力であり、
前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のラッチのうちの１つの出力に結合され、それによってトグルされる、装置。
【請求項２】
前記複数のイネーブルスイッチは、ｎ型金属酸化膜半導体（ＮＭＯＳ）デバイスから成る、請求項１に記載の装置。
【請求項３】
前記第１のリング発振器および前記第２のリング発振器に結合されているデコーダをさらに備えている、請求項１に記載の装置。
【請求項４】
前記第１のリング発振器および前記第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し、前記デコーダは、前記出力を非冗長付番方式に変換する、請求項３に記載の装置。
【請求項５】
前記第１のリング発振器、前記第２のリング発振器、および前記デコーダは、一緒に結合され、リング分割器ベースカウンタを形成している、請求項３に記載の装置。
【請求項６】
前記第２のリング発振器の少なくとも１つの要素に結合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、請求項１に記載の装置。
【請求項７】
前記第２のリング発振器の少なくとも１つの要素は、統合されたスタック状態排除を提供するように構成されているラッチを備えている、請求項１に記載の装置。
【請求項８】
前記統合されたスタック状態排除を提供するように構成されているラッチは、インバータが続くゲーテッドバッファを備えている、請求項７に記載の装置。
【請求項９】
前記統合されたスタック状態排除を提供するように構成されているラッチは、３つの入力を伴う要素を備え、前記３つの入力は、前記第２のリング発振器の前の要素の出力に結合されている第１の入力と、前記前の要素より前の前記第２のリング発振器の要素の出力に結合されている第２の入力と、前記第２のリング発振器の第１の要素の反転された出力に結合されている第３の入力とを備えている、請求項７に記載の装置。
【請求項１０】
前記第２のリング発振器に相互接続されている第３のリング発振器をさらに備え、前記第３のリング発振器は、ある整数倍で除算された前記第２の周波数である第３の周波数において動作するように構成されている、請求項１に記載の装置。
【請求項１１】
方法であって、前記方法は、
印加された信号によって決定される第１の周波数において第１のリング発振器を駆動することと、
ある整数で除算された前記第１の周波数である第２の周波数において前記第１のリング発振器の出力から第２のリング発振器を駆動することと
を含み、
前記第１のリング発振器を駆動するステップは、前記第１のリング発振器の第１の複数の要素の電力供給源入力に信号を印加することを含み、それによって、第１の複数の要素の各要素の出力は、前記第１の周波数に切り替わるように前記第１の複数の要素の次の要素の入力を駆動し、前記第２のリング発振器を駆動するステップは、前記第１のリング発振器の複数の要素の複数の出力を前記第２のリング発振器の第２の複数の要素の電力供給源入力に印加することを含み、
前記第１のリング発振器の複数の要素の複数の出力を前記第２のリング発振器の第２の複数の要素の電力供給源入力に印加するステップは、前記複数の出力を電力供給源レールと前記第２の複数の要素の前記電力供給源入力との間に結合されている複数のイネーブルスイッチに印加することを含む、方法。
【請求項１２】
前記第１のリング発振器および前記第２のリング発振器の出力をデコードし、ある値を取得することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第１のリング発振器を駆動するステップおよび前記第２のリング発振器を駆動するステップは、冗長付番方式を生成し、前記出力をデコードするステップは、前記冗長付番方式を非冗長付番方式に変換することを含む、請求項１２に記載の方法。
【請求項１４】
前記第２のリング発振器を駆動するステップは、前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動することを含む、請求項１１に記載の方法。
【請求項１５】
前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、前記少なくとも１つの要素の状態における誤差を補正することを含む、請求項１４に記載の方法。
【請求項１６】
前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、前記少なくとも１つの要素の出力を前記第２のリング発振器内の前の要素の出力と比較することを含む、請求項１４に記載の方法。
【請求項１７】
ある整数で除算された前記第２の周波数である第３の周波数において前記第２のリング発振器の出力から第３のリング発振器を駆動することをさらに含む、請求項１１に記載の方法。
【請求項１８】
アナログ／デジタルコンバータ（ＡＤＣ）であって、前記ＡＤＣは、
入力アナログ信号を受信するように構成されている入力ノードと、
前記入力アナログ信号を受信するように構成されている電流制御発振器であって、
前記電流制御発振器は、
前記入力アナログ信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器であって、前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成されている、第２のリング発振器と
複数のイネーブルスイッチと
を備え、
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力であり、
前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のラッチのうちの１つの出力に結合され、それによってトグルされる、電流制御発振器と、
前記電流制御発振器の出力に結合され、前記入力アナログ信号を表すデジタルビットを出力するように構成されているデコーダと
を備えている、ＡＤＣ。
【請求項１９】
前記デコーダは、
前記電流制御発振器の出力に結合されているサンプリング回路と、
前記サンプリング回路の出力に結合されている位相デコーダと、
前記位相デコーダの出力に結合されている微分器と
を備えている、請求項１８に記載のＡＤＣ。
【請求項２０】
前記第１のリング発振器および前記第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し、前記デコーダは、前記出力を非冗長付番方式に変換する、請求項１８に記載のＡＤＣ。
【請求項２１】
前記電流制御発振器は、前記第２のリング発振器の少なくとも１つの要素に結合されているか、またはそれと統合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、請求項１８に記載のＡＤＣ。
【請求項２２】
位相固定ループ（ＰＬＬ）システムであって、前記ＰＬＬシステムは、
第１の周波数の入力信号を受信するように構成されている入力ノードと、
前記入力ノードに結合されている位相周波数検出器と、
前記位相周波数検出器に結合されているチャージポンプと、
前記チャージポンプに結合されているローパスフィルタと、
前記ローパスフィルタの出力を受信するように構成されている電圧制御発振器であって、
前記電圧制御発振器は、
前記ローパスフィルタによって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器であって、前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成され、前記第２のリング発振器の出力は、前記位相周波数検出器に結合されている、第２のリング発振器と、
複数のイネーブルスイッチと
を備え、
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力であり、
前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のラッチのうちの１つの出力に結合され、それによってトグルされる、電圧制御発振器と、
前記電圧制御発振器の第１のリング発振器に結合され、前記第１の周波数のある整数倍である第２の周波数の出力信号を生成するように構成されている出力ノードと
を備えている、ＰＬＬシステム。
【請求項２３】
前記電圧制御発振器は、前記第２のリング発振器の少なくとも１つの要素に結合されているか、またはそれと統合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、請求項２２に記載のＰＬＬシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の引用）
本願は、米国仮特許出願第６２／１６４，３５５号（２０１５年５月２０日出願、Ｙｏｕｓｏｆ  Ｍｏｒｔａｚａｖｉ、他、名称「Ｒｉｎｇ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｄｅｒｓ  ａｎｄ  Ｃｏｕｎｔｅｒｓ」）の優先権の利益を主張し、上記出願は、参照により本明細書に引用される。
【０００２】
（開示の分野）
本開示は、周波数分割器およびカウンタに関係または関連する方法もしくは実装に関する。より具体的には、本開示の一部は、電圧または電流制御リング発振器と共に使用される低電力周波数分割器およびカウンタに関する。
【背景技術】
【０００３】
周波数分割器またはクロック分割器は、周波数ｆｉｎを有する入力信号を受信し、ある周波数の出力信号：
【０００４】
【数１】
0006561138.tif 000002
【０００５】
を生成する回路であり、式中、ｎは、ある整数である。分割器ベースカウンタが、周波数分割器回路および論理回路を使用し、入力クロックのエッジからカウントを生成する。分割器ベースカウンタは、電圧制御発振器（ＶＣＯ）／電流制御発振器（ＣＣＯ）ベース量子化器において使用されることができる。低電力動作のために、分割器ベースカウンタ（例えば、非同期またはリップルカウンタ）は、各分割器段の周波数分割による電力節約を提供する。ＶＣＯ／ＣＣＯベース量子化器では、入力信号が、リング発振器の周波数を変調し、リング発振器の位相が、ある時間においてサンプリングされ、連続的サンプル間の位相増分が、決定され得る。Ｎが３以上の奇数の整数である、Ｎ段リング発振器の周期毎に、サンプリングされたリング出力（例えば、Ｎビット出力）が、２Ｎ個の離散状態のうちの１つにデコードされ得る。したがって、量子化器が、取得され、１〜２Ｎ個の離散状態を提供される。
【０００６】
発振器のＮ個の出力をサンプリングすることによって取得される量子化器の最小有効ビット（ＬＳＢ）は、２π／２Ｎである。位相のサンプリングが発振の周波数よりもはるかに遅い用途では、位相は、複数回循環し、位相測定において不明瞭性を生成し得る。例えば、位相がｋ×２π／２Ｎにデコードされる場合、リング発振器の出力の連続的サンプル間の位相増分は、
【０００７】
【数２】
0006561138.tif 000003
【０００８】
等のうちの１つであることが可能である。したがって、不明瞭性を除去するために、カウンタにおける状態の数を増加させる改良された分割器およびカウンタが、必要とされ、または所望される。
【０００９】
ここで言及された欠点は、代表的にすぎず、携帯電話等の消費者レベルデバイス内に採用される、改良された電気コンポーネント、特に、分割器、および分割器を含む電気部品の必要性が存在することを単に強調するために含まれる。本明細書に説明される実施形態は、ある欠点に対処するが、必ずしも、ここで説明される、または当分野で公知のあらゆるものに対処するわけではない。
【発明の概要】
【課題を解決するための手段】
【００１０】
改良された精度を伴う分割器またはカウンタのための回路が、入力周波数を分割し、異なる出力周波数を取得するための複数のリングを有する周波数分割器を含み得る。リングは、同心方式で配列され得、したがって、第１のリングの各要素の出力は、第２のリングの要素を制御するために使用される。第１のリングは、インバータ等の奇数の複数の要素を含み得、各インバータは、円鎖状に別のインバータに結合される。第１のリングインバータの各々は、電力供給源入力において、第２の周波数への分割のために第１の周波数の信号を受信する入力ノードに結合され得る。第２のリングはまた、インバータ等の奇数の複数の要素を含み得、各インバータの出力は、円鎖を形成するように別のインバータの入力に結合される。第２のリングインバータは、電力供給源入力において第１のリングインバータの出力ノードに結合され得る。追加のリングが、第２のリングインバータが第１のリングインバータに結合されるのと類似する様式で、第２のリングインバータに結合され得る。これらの追加のリングは、さらなる出力信号をさらに分割された周波数において提供し得る。
【００１１】
これらの周波数分割器は、例えば、電圧または電流制御リング発振器と共に使用される低電力周波数分割器およびカウンタにおいて実装され得る。いくつかの実施形態では、周波数分割器は、位相固定ループ（ＰＬＬ）またはアナログ／デジタルコンバータ（ＡＤＣ）において実装され得る。要素のリングが説明されているが、回路は、必ずしも、円形方式におけるデバイスまたは集積回路において編成される必要はなく、代わりに、要素が本明細書に説明されるリングにおけるものと同様に動作するように、要素間の類似する接続を依然として維持しながら、線形または他の方式で配列されることができる。
【００１２】
一実施形態によると、装置が、印加された信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、第１のリング発振器に相互接続されている第２のリング発振器であって、第２のリング発振器は、ある整数で除算された第１の周波数である第２の周波数において動作するように構成されている、第２のリング発振器とを含み得る。
【００１３】
装置のある実施形態では、第１のリング発振器は、鎖状に構成されている第１の複数のラッチを含み得、それによって、複数のラッチの各々の入力は、第１の複数のラッチのうちの異なるものの出力であり、第２のリング発振器は、鎖状に構成されている第２の複数のラッチを含み得、それによって、第２の複数のラッチの各々の入力は、第２の複数のラッチのうちの異なるものの出力であり、装置はまた、複数のイネーブルスイッチを含み得、第２の複数のラッチの各々は、複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、複数のイネーブルスイッチの各々は、第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされ、複数のイネーブルスイッチは、ｎ型金属酸化膜半導体（ＮＭＯＳ）デバイスのみを含み得、装置はまた、第１のリング発振器および第２のリング発振器に結合されているデコーダを含み得、第１のリング発振器および第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し得、デコーダは、出力を非冗長付番方式に変換し、第１のリング発振器、第２のリング発振器、およびデコーダは、リング分割器ベースカウンタを形成するように一緒に結合され得、装置はまた、第２のリング発振器の少なくとも１つの要素に結合されているスタック状態エリミネータ回路を含み得、スタック状態エリミネータ回路は、第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成され、第２のリング発振器の少なくとも１つの要素は、統合されたスタック状態排除を伴うラッチを含み得、統合されたスタック状態排除を伴うラッチは、インバータが続くゲーテッドバッファを含み得、統合されたスタック状態排除を伴うラッチは、第２のリング発振器の前の要素の出力に結合されている第１の入力と、前の要素より前の第２のリング発振器の要素の出力に結合されている第２の入力と、第２のリング発振器の第１の要素の反転された出力に結合されている第３の入力とを含む３つの入力を伴う要素を含み得、および／または装置はまた、第２のリング発振器に相互接続されている第３のリング発振器を含み得、第３のリング発振器は、ある整数倍で除算された第２の周波数である第３の周波数において動作するように構成されている。
【００１４】
別の実施形態によると、方法が、印加された信号によって決定される第１の周波数において第１のリング発振器を駆動することと、ある整数で除算された第１の周波数である第２の周波数において第１のリング発振器の出力から第２のリング発振器を駆動することとを含み得る。
【００１５】
いくつかの実施形態では、方法はさらに、ある値を取得するために、第１のリング発振器および第２のリング発振器の出力をデコードすること、および／またはある整数で除算された第２の周波数である第３の周波数において第２のリング発振器の出力から第３のリング発振器を駆動することを含み得る。
【００１６】
方法のある実施形態では、第１のリング発振器を駆動するステップは、第１の複数の要素の各要素の出力が、第１の複数の要素の次の要素の入力を駆動し、第１の周波数に切り替わるように、第１のリング発振器の第１の複数の要素の電力供給源入力に信号を印加することを含み得、第２のリング発振器を駆動するステップは、第１のリング発振器の複数の要素の複数の出力を第２のリング発振器の第２の複数の要素の電力供給源入力に印加することを含み得、第１のリング発振器の複数の要素の複数の出力を第２のリング発振器の第２の複数の要素の電力供給源入力に印加するステップは、複数の出力を電力供給源レールと第２の複数の要素の電力供給源入力との間に結合されている複数のイネーブルスイッチに印加することを含み得、第１のリング発振器を駆動するステップおよび第２のリング発振器を駆動するステップは、冗長付番方式を生成し、出力をデコードするステップは、冗長付番方式を非冗長付番方式に変換することを含み得、第２のリング発振器を駆動するステップは、第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動することを含み得、および／または第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、初期化状態における誤差等、少なくとも１つの要素における誤差を補正することを含み得、第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、少なくとも１つの要素の出力を第２のリング発振器内の前の要素の出力と比較することを含み得る。
【００１７】
別の実施形態によると、アナログ／デジタルコンバータ（ＡＤＣ）が、入力アナログ信号を受信するように構成されている入力ノードと、入力アナログ信号を受信するように構成されている電流制御発振器と、電流制御発振器の出力に結合され、入力アナログ信号を表すデジタルビットを出力するように構成されているデコーダとを含み得る。電流制御発振器は、入力アナログ信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、第１のリング発振器に相互接続されている第２のリング発振器であって、第２のリング発振器は、ある整数で除算された第１の周波数である第２の周波数において動作するように構成されている、第２のリング発振器とを含み得る。いくつかの実施形態では、ＡＤＣはまた、入力ノードと電流制御発振器との間に結合される電圧／電流コンバータを含み得る。
【００１８】
アナログ／デジタルコンバータ（ＡＤＣ）のある実施形態では、デコーダは、電流制御発振器の出力に結合されているサンプリング回路と、サンプリング回路の出力に結合されている位相デコーダと、および／または位相デコーダの出力に結合されている微分器とを含み得、第１のリング発振器は、鎖状に構成されている第１の複数のラッチを含み得、それによって、複数のラッチの各々の入力は、第１の複数のラッチのうちの異なるものの出力であり、第２のリング発振器は、鎖状に構成されている第２の複数のラッチを含み得、それによって、第２の複数のラッチの各々の入力は、第２の複数のラッチのうちの異なるものの出力であり、電流制御発振器は、複数のイネーブルスイッチを含み得、第２の複数のラッチの各々は、複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、複数のイネーブルスイッチの各々は、第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされ、第１のリング発振器および第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し、デコーダは、出力を非冗長付番方式に変換し、電流制御発振器は、第２のリング発振器の少なくとも１つの要素に結合されているスタック状態エリミネータ回路を含み得、スタック状態エリミネータ回路は、初期化状態等、第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成され、第２のリング発振器の少なくとも１つの要素は、統合されたスタック状態排除を伴うラッチを含み得、統合されたスタック状態排除を伴うラッチは、インバータが続くゲーテッドバッファを含み得、統合されたスタック状態排除を伴うラッチは、第２のリング発振器の前の要素の出力に結合されている第１の入力と、前の要素より前の第２のリング発振器の要素の出力に結合されている第２の入力と、第２のリング発振器の第１の要素の反転された出力に結合されている第３の入力とを含む３つの入力を伴う要素を含み得、および／または電流制御発振器は、第２のリング発振器に相互接続されている第３のリング発振器を含み得、第３のリング発振器は、ある整数倍で除算された第２の周波数である第３の周波数において動作するように構成されている。
【００１９】
さらなる実施形態によると、位相固定ループ（ＰＬＬ）システムが、第１の周波数の入力信号を受信するように構成されている入力ノードと、入力ノードに結合されている位相周波数検出器と、位相周波数検出器に結合されているチャージポンプと、チャージポンプに結合されているローパスフィルタと、ローパスフィルタの出力を受信するように構成されている電圧制御発振器と、電圧制御発振器の第１のリング発振器に結合され、第１の周波数のある整数倍である第２の周波数の出力信号を生成するように構成されている、出力ノードとを含み得る。電圧制御発振器は、ローパスフィルタによって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、第１のリング発振器に相互接続されている第２のリング発振器であって、第２のリング発振器は、ある整数で除算された第１の周波数である第２の周波数において動作するように構成され、第２のリング発振器の出力は、位相周波数検出器に結合されている、第２のリング発振器とを含み得る。
【００２０】
ＰＬＬシステムのある実施形態では、第１のリング発振器は、鎖状に構成されている第１の複数のラッチを含み得、したがって、複数のラッチの各々の入力は、第１の複数のラッチのうちの異なるものの出力であり、第２のリング発振器は、鎖状に構成されている第２の複数のラッチを含み得、したがって、第２の複数のラッチの各々の入力は、第２の複数のラッチのうちの異なるものの出力であり、電圧制御発振器は、複数のイネーブルスイッチを含み得、第２の複数のラッチの各々は、複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、複数のイネーブルスイッチの各々は、第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされ、電圧制御発振器は、第２のリング発振器の少なくとも１つの要素に結合されているスタック状態エリミネータ回路を含み得、スタック状態エリミネータ回路は、初期化状態における誤差等、第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成され、第２のリング発振器の少なくとも１つの要素は、統合されたスタック状態排除を伴うラッチを含み得、統合されたスタック状態排除を伴うラッチは、インバータが続くゲーテッドバッファを含み得、統合されたスタック状態排除を伴うラッチは、第２のリング発振器の前の要素の出力に結合されている第１の入力と、前の要素より前の第２のリング発振器の要素の出力に結合されている第２の入力と、第２のリング発振器の第１の要素の反転された出力に結合されている第３の入力とを有する３つの入力を伴う要素を含み得、および／または電圧制御発振器は、第２のリング発振器に相互接続されている第３のリング発振器を含み得、第３のリング発振器は、ある整数倍で除算された第２の周波数である第３の周波数において動作するように構成され、第３のリング発振器の出力は、位相周波数検出器に結合される。
【００２１】
前述は、以下の発明を実施するための形態がより深く理解され得るために、本発明の実施形態のある特徴および技術的利点をかなり広く概説している。本発明の請求項の主題を形成する追加の特徴および利点は、本明細書に後述される。開示される概念および具体的実施形態は、同一または類似目的を果たすための他の構造を修正または設計するための基準として容易に利用され得ることが、当業者によって理解されるはずである。そのような同等構造は、添付される請求項に記載されるような本発明の精神および範囲から逸脱しないことも、当業者によって認識されるはずである。追加の特徴は、付随の図と関連して考慮されるとき、以下の説明からより深く理解されるであろう。しかしながら、図の各々は、例証および説明のみを目的として提供され、本発明を限定することは意図されないことを明示的に理解されたい。
例えば、本願は以下の項目を提供する。
（項目１）
装置であって、前記装置は、
印加された信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器と
を備え、
前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成されている、装置。
（項目２）
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力である、項目１に記載の装置。
（項目３）
複数のイネーブルスイッチをさらに備え、前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされる、項目２に記載の装置。
（項目４）
前記複数のイネーブルスイッチは、ｎ型金属酸化膜半導体（ＮＭＯＳ）デバイスから成る、項目１に記載の装置。
（項目５）
前記第１のリング発振器および前記第２のリング発振器に結合されているデコーダをさらに備えている、項目１に記載の装置。
（項目６）
前記第１のリング発振器および前記第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し、前記デコーダは、前記出力を非冗長付番方式に変換する、項目５に記載の装置。
（項目７）
前記第１のリング発振器、前記第２のリング発振器、および前記デコーダは、一緒に結合され、リング分割器ベースカウンタを形成している、項目５に記載の装置。
（項目８）
前記第２のリング発振器の少なくとも１つの要素に結合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、項目１に記載の装置。
（項目９）
前記第２のリング発振器の少なくとも１つの要素は、統合されたスタック状態排除を提供するように構成されているラッチを備えている、項目１に記載の装置。
（項目１０）
前記統合されたスタック状態排除を提供するように構成されているラッチは、インバータが続くゲーテッドバッファを備えている、項目９に記載の装置。
（項目１１）
前記統合されたスタック状態排除を提供するように構成されているラッチは、３つの入力を伴う要素を備え、前記３つの入力は、前記第２のリング発振器の前の要素の出力に結合されている第１の入力と、前記前の要素より前の前記第２のリング発振器の要素の出力に結合されている第２の入力と、前記第２のリング発振器の第１の要素の反転された出力に結合されている第３の入力とを備えている、項目９に記載の装置。
（項目１２）
前記第２のリング発振器に相互接続されている第３のリング発振器をさらに備え、前記第３のリング発振器は、ある整数倍で除算された前記第２の周波数である第３の周波数において動作するように構成されている、項目１に記載の装置。
（項目１３）
方法であって、前記方法は、
印加された信号によって決定される第１の周波数において第１のリング発振器を駆動することと、
ある整数で除算された前記第１の周波数である第２の周波数において前記第１のリング発振器の出力から第２のリング発振器を駆動することと
を含む、方法。
（項目１４）
前記第１のリング発振器を駆動するステップは、前記第１のリング発振器の第１の複数の要素の電力供給源入力に信号を印加することを含み、それによって、第１の複数の要素の各要素の出力は、前記第１の周波数に切り替わるように前記第１の複数の要素の次の要素の入力を駆動し、前記第２のリング発振器を駆動するステップは、前記第１のリング発振器の複数の要素の複数の出力を前記第２のリング発振器の第２の複数の要素の電力供給源入力に印加することを含む、項目１３に記載の方法。
（項目１５）
前記第１のリング発振器の複数の要素の複数の出力を前記第２のリング発振器の第２の複数の要素の電力供給源入力に印加するステップは、前記複数の出力を電力供給源レールと前記第２の複数の要素の前記電力供給源入力との間に結合されている複数のイネーブルスイッチに印加することを含む、項目１４に記載の方法。
（項目１６）
前記第１のリング発振器および前記第２のリング発振器の出力をデコードし、ある値を取得することをさらに含む、項目１３に記載の方法。
（項目１７）
前記第１のリング発振器を駆動するステップおよび前記第２のリング発振器を駆動するステップは、冗長付番方式を生成し、前記出力をデコードするステップは、前記冗長付番方式を非冗長付番方式に変換することを含む、項目１６に記載の方法。
（項目１８）
前記第２のリング発振器を駆動するステップは、前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動することを含む、項目１３に記載の方法。
（項目１９）
前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、前記少なくとも１つの要素の状態における誤差を補正することを含む、項目１８に記載の方法。
（項目２０）
前記第２のリング発振器の少なくとも１つの要素をスタック状態の中から外へ駆動するステップは、前記少なくとも１つの要素の出力を前記第２のリング発振器内の前の要素の出力と比較することを含む、項目１８に記載の方法。
（項目２１）
ある整数で除算された前記第２の周波数である第３の周波数において前記第２のリング発振器の出力から第３のリング発振器を駆動することをさらに含む、項目１３に記載の方法。
（項目２２）
アナログ／デジタルコンバータ（ＡＤＣ）であって、前記ＡＤＣは、
入力アナログ信号を受信するように構成されている入力ノードと、
前記入力アナログ信号を受信するように構成されている電流制御発振器であって、前記電流制御発振器は、
前記入力アナログ信号によって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器であって、前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成されている、第２のリング発振器と
を備え、
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力である、
電流制御発振器と、
前記電流制御発振器の出力に結合され、前記入力アナログ信号を表すデジタルビットを出力するように構成されているデコーダと
を備えている、ＡＤＣ。
（項目２３）
前記デコーダは、
前記電流制御発振器の出力に結合されているサンプリング回路と、
前記サンプリング回路の出力に結合されている位相デコーダと、
前記位相デコーダの出力に結合されている微分器と
を備えている、項目２２に記載の装置。
（項目２４）
前記電流制御発振器は、複数のイネーブルスイッチをさらに備え、前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされる、項目２２に記載の装置。
（項目２５）
前記第１のリング発振器および前記第２のリング発振器は、冗長付番方式に少なくとも部分的に基づいて出力を生成し、前記デコーダは、前記出力を非冗長付番方式に変換する、項目２２に記載の装置。
（項目２６）
前記電流制御発振器は、前記第２のリング発振器の少なくとも１つの要素に結合されているか、またはそれと統合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、項目２２に記載の装置。
（項目２７）
位相固定ループ（ＰＬＬ）システムであって、前記ＰＬＬシステムは、
第１の周波数の入力信号を受信するように構成されている入力ノードと、
前記入力ノードに結合されている位相周波数検出器と、
前記位相周波数検出器に結合されているチャージポンプと、
前記チャージポンプに結合されているローパスフィルタと、
前記ローパスフィルタの出力を受信するように構成されている電圧制御発振器であって、前記電圧制御発振器は、
前記ローパスフィルタによって決定される第１の周波数において駆動されるように構成されている第１のリング発振器と、
前記第１のリング発振器に相互接続されている第２のリング発振器であって、前記第２のリング発振器は、ある整数で除算された前記第１の周波数である第２の周波数において動作するように構成され、前記第２のリング発振器の出力は、前記位相周波数検出器に結合されている、第２のリング発振器と
を備え、
前記第１のリング発振器は、鎖状に構成されている第１の複数のラッチを備え、それによって、前記複数のラッチの各々の入力は、前記第１の複数のラッチのうちの異なるものの出力であり、前記第２のリング発振器は、鎖状に構成されている第２の複数のラッチを備え、それによって、前記第２の複数のラッチの各々の入力は、前記第２の複数のラッチのうちの異なるものの出力である、
電圧制御発振器と、
前記電圧制御発振器の第１のリング発振器に結合され、前記第１の周波数のある整数倍である第２の周波数の出力信号を生成するように構成されている、出力ノードと
を備えている、ＰＬＬシステム。
（項目２８）
前記電圧制御発振器は、複数のイネーブルスイッチをさらに備え、前記第２の複数のラッチの各々は、前記複数のイネーブルスイッチのうちの１つを通して電力供給源に結合され、前記複数のイネーブルスイッチの各々は、前記第１の複数のインバータのうちの１つの出力に結合され、それによってトグルされる、項目２７に記載のＰＬＬシステム。
（項目２９）
前記電圧制御発振器は、前記第２のリング発振器の少なくとも１つの要素に結合されているか、またはそれと統合されているスタック状態エリミネータ回路をさらに備え、前記スタック状態エリミネータ回路は、前記第２のリング発振器の少なくとも１つの要素における誤差を補正するように構成されている、項目２７に記載のＰＬＬシステム。
【図面の簡単な説明】
【００２２】
開示されるシステムおよび方法のより完全な理解のために、ここで、付随の図面と併せて検討される、以下の説明を参照する。
【図１Ａ】図１Ａは、本開示の一実施形態による、リング分割器を図示する回路図である。
【図１Ｂ】図１Ｂは、本開示の一実施形態による、デコーダを伴うリング分割器を図示する回路図である。
【図２】図２は、本開示の一実施形態による、２つのスレーブリングを伴う５段リング分割器を図示する回路図である。
【図３】図３は、本開示の一実施形態による、リング分割器を使用して周波数を分割する方法を図示するフローチャートである。
【図４】図４は、本開示の一実施形態による、５段リング分割器の出力マップである。
【図５】図５は、本開示の一実施形態による、交互する１および０のセットを伴う、図４の出力マップのＸＯＲ演算の結果である。
【図６】図６は、本開示の一実施形態による、Ｎ段リング分割器のためのカウンタを図示するブロック図である。
【図７】図７は、本開示の一実施形態による、図６のカウンタにおいて使用され得るようなＮ段リング分割器のためのデコーダを図示する回路図である。
【図８】図８は、本開示の一実施形態による、リング分割器とともに実装される電流制御発振器（ＣＣＯ）ベース量子化器を図示するブロック図である。
【図９】図９は、本開示の一実施形態による、リング分割器とともに実装される電圧制御発振器（ＶＣＯ）ベース位相固定ループ（ＰＬＬ）を図示するブロック図である。
【図１０】図１０は、本開示の一実施形態による、不良初期状態を伴う９段リング分割器の出力マップである。
【図１１】図１１は、本開示の一実施形態による、いかなる不良初期状態も伴わない９段リング分割器の出力マップである。
【図１２】図１２は、本開示の一実施形態による、スタック状態エリミネータを伴う５段リング分割器を図示する回路図である。
【図１３】図１３は、本開示の一実施形態による、リング分割器のための反転要素を図示する回路図である。
【図１４】図１４は、本開示の一実施形態による、改良された反転要素を伴う５段リング分割器を図示する回路図である。
【図１５】図１５は、本開示の一実施形態による、スタック状態排除を伴うリング分割器のための反転要素を図示する回路図である。
【図１６】図１６は、本開示の一実施形態による、改良されたスタック状態排除を伴う７段リング分割器を図示する回路図である。
【図１７Ａ】図１７Ａは、本開示の別の実施形態による、改良されたスタック状態排除を伴う７段リング分割器を図示する回路図である。
【図１７Ｂ】図１７Ｂは、本開示の一実施形態による、図１７Ａのリング分割器のいくつかの要素のための反転要素を図示する回路図である。
【図１７Ｃ】図１７Ｃは、本開示の一実施形態による、図１７Ａのリング分割器の他の要素のための反転要素を図示する回路図である。
【発明を実施するための形態】
【００２３】
１つ以上の出力を伴うリング発振器に対して好適な分割器が、本開示の実施形態によって提供される。発振器のリングは、入力ノードから入力信号を受信するマスタリングおよびマスタリングまたは他のスレーブリングから入力を受信する１つ以上のスレーブリングとして説明され得る。マスタ−スレーブリング分割器は、冗長付番方式を実装し得る。例示的冗長付番方式は、限定ではないが、１）桁上げ保存加算器、２）ブースエンコード乗算器、および３）２−５進付番方式を含む。マスタ−スレーブリング分割器は、（第１の）スレーブリングを形成する反転ラッチを有し得、反転ラッチは、マスタリング発振器出力（例えば、図２に示されるようなｍ０−ｍＮ−１）に接続されるラッチイネーブルを伴う。本明細書に説明される例示的実施形態は、リング分割器内に５、７、または９つの要素を含む。しかしながら、任意の奇数の要素が、リング内に含まれ得る。各リングの方向は、前のリングの方向の反対であり得る。この構成は、前のリング（前のスレーブまたはマスタリング）におけるＮ−１個の遷移毎にスレーブリングにおいて１つの遷移のみをもたらす。大きいＮ値に対して、スレーブリングのための電力節約が、低減させられた周波数に起因して改良される。一般性を失うことなく、単一段マスタ−スレーブ分割器が、以下により詳細に説明されるが、本開示の実施形態は、単一段マスタ−スレーブ分割器に全く限定されず、本開示の実施形態は、複数のスレーブ段に拡張されることができる。
【００２４】
図１Ａは、本開示の一実施形態による、リング分割器を図示する回路図である。周波数分割器１００が、第１のリング発振器１１０またはマスタリングを含み得、１つの要素の入力が別の要素の出力であるようなリング構成において接続される、要素１１２Ａ−１１２Ｎを含み得、Ｎは、奇数である。第２のリング発振器１２０またはスレーブリングが、１つの要素の入力が別の要素の出力であるようなリング構成において接続される、要素１２２Ａ−１２２Ｎを含み得、Ｎは、奇数であり、第１のリング発振器１１０と同一のＮである。第２のリング発振器１２０の要素１２２Ａ−１２２Ｎは、第１のリング発振器１１０の要素１１２Ａ−１１２Ｎの出力に結合され、要素１２２Ａ−１２２Ｎの切り替えを要素１１２Ａ−１１２Ｎに関連付け得る。一実施形態では、要素１２２Ａ−１２２Ｎの電力供給源入力ノードが、要素１１２Ａ−１１２Ｎの出力によって駆動され得る。別の実施形態では、要素１２２Ａ−１２２Ｎと固定電力供給源レールとの間に結合されるイネーブルスイッチが、要素１１２Ａ−１１２Ｎの出力によって制御され得る。
【００２５】
第１のリング発振器１１０の要素１１２Ａ−１１２Ｎおよび第２のリング発振器１２０の要素１２２Ａ−１２２Ｎの各々の出力は、測定され、カウンタ出力を提供するためにデコードされ得る。図１Ｂは、本開示の一実施形態による、デコーダを伴うリング分割器を図示する回路図である。図１Ｂのリング発振器１１０および１２０は、図１Ａのものと類似する。要素１１２Ａ−１１２Ｎおよび１２２Ａ−１２２Ｎの各々の出力が、デコーダ１３０に結合され得る。要素の出力は、１）桁上げ保存加算器、２）ブースエンコード乗算器、および、３）２−５進付番方式のうちの１つ等の冗長付番方式であり得る。デコーダ１３０は、冗長付番方式出力を非冗長付番方式に変換するように構成され得る。デコーダ１３０の実施形態が、以下にさらに詳細に説明される。
【００２６】
２つのリング発振器のみが図１Ａおよび図１Ｂに示されているが、追加のリング発振器またはスレーブリングが、より低い周波数信号を生成するために周波数分割器に結合され得る。図２は、本開示の一実施形態による、２つのスレーブリングを伴う５段リング分割器を図示する回路図である。周波数分割器２００は、可変供給源（例えば、ＶｃｔｒｌまたはＩｃｔｒｌ）によって駆動されるマスタリング２１０（例えば、第１のリング）を含み得る。可変供給源ＶｃｔｒｌまたはＩｃｔｒｌは、入力ノード２０２において入力電圧Ｖｉｎを受電するＶ／Ｉコンバータ２０４によって制御され得る。可変供給源ＶｃｔｒｌまたはＩｃｔｒｌは、奇数の要素２１２Ａ−２１２Ｎを駆動し得る。マスタリング２１０のＮ個の要素の各々の出力が、ｍ０−ｍＮ−１と表され得る。図２に示される実施例は、Ｖ／Ｉコンバータ２０４を通した入力電圧によって駆動される電流制御発振器（ＣＣＯ）のためである。しかしながら、発振器は、代わりに、Ｖ／Ｉコンバータ２０４を伴わずに入力ノード２０２をマスタリング２１０に結合すること等によって、電圧制御発振器（ＶＣＯ）として駆動され得る。
【００２７】
第１および第２のスレーブリング２２０および２３０（例えば、第２および第３のリング）は、固定供給電圧ＶＤＤによって駆動され得る。固定供給電圧ＶＤＤは、奇数の要素２２２Ａ−２２２Ｎおよび２３２Ａ−２３２Ｎを駆動し得る。固定供給電圧ＶＤＤは、要素２２２Ａ−Ｎおよび２３２Ａ−Ｎを供給電圧ＶＤＤに結合するイネーブルスイッチ２２６によってゲート制御され得る。要素２２２Ａ−Ｎの各々のためのイネーブルスイッチ２２６は、マスタリング２１０の出力ｍ０−ｍＮ−１によってトグルされ得る。要素２２２Ａ−Ｎの各々の出力は、ｓ０−ｓＮ−１と表され得る。第２のスレーブリング２３０等の追加のスレーブリングが、第１のスレーブリング２２０がマスタリング２１０に結合されるのと類似する様式で、第１のスレーブリング２２０等の前のスレーブリングに取り付けられ得る。例えば、第２のリング２３０の要素２３２Ａ−Ｎの各々のためのイネーブルスイッチ２３６は、第１のスレーブリング２２０の出力ｓ０−ｓＮ−１によってトグルされ得る。スレーブリング２２０および２３０の要素の一実施形態が示され、スレーブリング２２０および２３０の要素は、トランジスタ２２４Ａおよび２２４Ｂ等の相補型金属酸化膜半導体（ＣＭＯＳ）論理回路を含み、トランジスタ２２４Ａおよび２２４Ｂは、一緒に結合され、それぞれ、固定供給電圧ＶＤＤおよびイネーブルスイッチ２３６に結合される。同様に、マスタリング２１０の要素が、ＣＭＯＳ論理トランジスタ２１４Ａおよび２１４Ｂを含み得る。一実施形態では、イネーブルスイッチ２２６および／または２３６の各々は、ｎ型金属酸化膜半導体（ＮＭＯＳ）論理回路のみを含み得る。スレーブリングの要素のＮＭＯＳ専用イネーブル化制御の利益は、２つの供給源領域間のレベルシフトの必要性が排除されることである。
【００２８】
周波数リング分割器の実施形態を動作させる一方法が、図３に示される。図３は、本開示の一実施形態による、リング分割器を使用して周波数を分割する方法を図示するフローチャートである。方法３００が、ブロック３０２において、印加された信号によって決定される第１の周波数において第１のリング発振器を駆動することによって開始し得る。印加される信号は、電圧または電流であり得、それは、第１の（またはマスタ）リング発振器が電圧制御発振器（ＶＣＯ）または電流制御発振器（ＣＣＯ）であるかを決定し得る。
【００２９】
ブロック３０４において、第２の（またはスレーブ）リング発振器が、第１のリング発振器の出力から駆動され得、第２のリング発振器は、整数値Ｎで除算される第１の周波数にほぼ等しい第２の周波数において駆動される。整数値Ｎは、第１のリング発振器および第２のリング発振器内の要素の数に対応し得る。第２のリング発振器は、第１のリング発振器内の要素の出力が変化すると、第１のリング発振器から駆動され得、第１のリング発振器内の要素の出力は、続けて、第２のリング発振器内の要素をオンおよびオフにトグルする。いくつかの実施形態では、この第２のリング発振器の駆動は、第２のリング発振器の要素のためのイネーブルスイッチをトグルするために、第１のリング発振器の要素の出力を使用することによって得られ得る。
【００３０】
ブロック３０２および３０４における第１および第２のリング発振器の駆動中、各リングからの要素の出力は、集積回路（ＩＣ）の一部等であり得る、デコード回路によって監視およびデコードされ得る。ブロック３０６において、方法３００は、ある値を生成するために、第１のリング発振器および第２のリング発振器の出力をデコードすることを含み得る。値は、信号エッジの数をカウントし、続けて、カウンタ値を取得するために、または第１の周波数から除算される値である周波数を伴う出力信号を生成するために使用され得る。
【００３１】
単一スレーブマスタ／スレーブ周波数分割器における遷移を可視化するために、例示的出力マップが、図４に示され、Ｎ＝５である。図４は、本開示の一実施形態による、５段リング分割器の出力マップである。図４のマップ４００からの各放射状スライスは、番号を割り当てられ、次いで、デコーダによって検出され、デコーダによって出力され得る１つの可能な状態を表し、黒色は、ゼロを表し、白色は、１を表す。出力マップ４００の放射状スライス４１０を検討すると、放射状スライス４１０の内側Ｎ個の出力（Ｎ＝５）（例えば、リング中心により近接するＮ個の出力）は、マスタリングに属し、放射状スライスの外側Ｎ個の出力（Ｎ＝５）（例えば、外側リング周囲により近接するＮ個の出力）は、スレーブリングに属する。例証を目的として、本実施例は、１つのスレーブリング（または分割の１つの段）のみを示すが、追加の段も、含まれ得る。スレーブ出力のうちの１つが、マスタリングの４つ（例えば、Ｎ−１）の遷移毎に遷移する。
【００３２】
図４の出力マップは、図５のマップを取得するために、１およびゼロ（例えば、１０１・・・０１）の交互パターンでＸＯＲ演算され得る。図５は、本開示の一実施形態による、交互する１および０の組を伴う、図４の出力マップのＸＯＲ演算の結果である。図４では、出力および状態が、区別され、図５は、ＸＯＲ演算の結果のマップ５００を示す。
【００３３】
本開示はまた、低電力カウンタを実装するために、図１Ａおよび図２等に示されるリング発振器分割器を使用する方法を提供する。従来技術のリング発振器カウンタに関して背景技術に議論された不明瞭性問題は、少なくともマスタリングおよびスレーブリングを有するマスタ−スレーブリング分割器（例えば、図１Ａおよび図２に示されるマスタ−スレーブ分割器等）によって低減させられ、または解決され得る。大きいＮ値に対して、各後続スレーブリングに対する電力節約が、低減させられた周波数に起因して改良される。大きいＮ値に対して、１つのスレーブ分割器リングが、いくつかの用途のために十分であり得る。他の用途は、複数のリングまたはより小さいＮ値を伴う複数のリングを含み得る。単一スレーブリング分割器ベースカウンタの状態の合計数は、２Ｎ（Ｎ−１）である。各追加のスレーブリングは、カウンタの範囲をＮ−１倍に増加させる。０〜２Ｎ（Ｎ−１）−１のカウントを取得するためにマスタ／スレーブリング分割器の状態をデコードするための一実施形態が、図６を参照して以下に説明される。
【００３４】
図６に示されるブロック図は、マスタ／スレーブ分割器の出力をカウントに変換するために使用されるデコーダ１３０の一実施形態である。図６は、本開示の一実施形態による、Ｎ段リング分割器のためのカウンタを図示するブロック図である。各リングのＮ個の出力は、サンプルクロックに基づいて、入力ノード６０２および６０４からラッチバンク６１０においてラッチされ、位相デコーダ６１２および６２２にフィードされる。結果として生じる位相デコーダ６１２および６２２からデコードされた位相は、０〜２Ｎ−１であり得る。マスタリングに対して、位相デコーダ６１２は、バイナリエンコードされた出力を出力する。スレーブリングに対して、位相デコーダ６２２の出力は、ワンホット出力である。そして、ラッチバンク６１０からのマスタリングのＮ個の出力およびワンホットエンコーダ６２４からのデコードされたスレーブ位相の２Ｎ個の出力を使用して、デコーダ６２６は、０〜Ｎ−２に及ぶ出力を生産する。この出力は、マスタリングが循環した回数を表す。乗算器６２８を用いてこの出力を２Ｎ（マスタにおける状態の数）で乗算し、加算器６１６においてエンコーダ６１４からのバイナリエンコードされたマスタリングの位相を加算することで、０〜２Ｎ（Ｎ−１）−１に及ぶカウントが、取得され得る。
【００３５】
分割器の出力からカウントを生成するために使用可能なＮ＝５のリング周波数分割器のための一例示的真理表が、表１に示される。図６のデコーダ６２６は、表１に示される表に基づいてデコードを実施するためのデコード論理を実装し得る。
【００３６】
【表１】
0006561138.tif 000004
【００３７】
Ｎ＝５のリング周波数分割器をデコードするためのデコーダ６２６に対するゲートレベル略図の一例示的実施形態が、図７に示される。図７は、本開示の一実施形態による、図６のカウンタにおいて使用され得るようなＮ段リング分割器のためのデコーダを図示する回路図である。いくつかの実施形態では、図７の回路のいくつかは、集積回路（ＩＣ）上の他の算出または機能のために再使用され得る。図６に示される回路の出力は、２Ｎで乗算される前にバイナリに変換され得る。代替として、ワンホットコードは、組み合わせ論理を使用して直接２Ｎ倍数に変換され得る。
【００３８】
本明細書に説明される実施形態による、リング周波数分割器に対する一例示的実施形態は、図８に示されるような電流制御発振器（ＣＣＯ）ベース量子化器内にある。図８は、本開示の一実施形態による、リング分割器とともに実装される電流制御発振器（ＣＣＯ）ベース量子化器を図示するブロック図である。アナログ／デジタルコンバータ（ＡＤＣ）として使用され得る量子化器８００は、Ｖ／Ｉコンバータ８０８において差動入力ノード８０２を含み得る。差動入力は、２つの処理経路８１０および８２０に提供される。処理経路８１０および８２０の各々は、それぞれ、電流制御発振器（ＣＣＯ）８１２および８２２と、サンプルホールド回路８１４および８２４と、位相デコーダ８１６および８２６と、微分器８１８および８２８とを含み得る。２つの処理経路８１０および８２０の出力は、加算器８３０において合計され、出力ノード８０４においてデジタル信号を生産し得る。したがって、入力ノード８０２において受信されたアナログ信号は、出力ノード８０４においてデジタル信号に変換される。電流制御発振器（ＣＣＯ）８１２および８２２の各々は、図１Ａを参照して説明されるものおよび本明細書の他の実施形態等のリング周波数分割器であり得る。ＡＤＣ８００は差動信号を処理するものとして図示されているが、ＡＤＣ８００はまた、非差動入力を処理するように構成され得る。
【００３９】
リング周波数分割器に対する別の例示的実施形態が、図９に示されるような位相固定ループ（ＰＬＬ）システム内にある。マスタリングからスレーブリングへの１／（Ｎ−１）の分割比が存在するので、本明細書に説明されるマスタ−スレーブリング分割器の実施形態は、ＶＣＯおよび分割器が要求される用途において使用され得る。この要件の実施例が、図９に示されるような位相固定ループ（ＰＬＬ）内にある。図９は、本開示の一実施形態による、リング分割器とともに実装される電圧制御発振器（ＶＣＯ）ベース位相固定ループ（ＰＬＬ）を図示するブロック図である。ＰＬＬシステム９００が、入力ノード９０２において第１の周波数を有する入力信号を受信し得る。入力信号は、位相周波数検出器９１０において処理され、次いで、チャージポンプ９１２において処理され、次いで、ローパスフィルタ９１４において処理され、次いで、電圧制御発振器９２０において処理され得る。電圧制御発振器９２０の出力は、出力ノード９０４において、入力周波数の整数除算である第２の周波数の出力信号であり得る。電圧制御発振器（ＶＣＯ）９２０は、図１Ａを参照して説明されるものおよび本明細書の他の実施形態等のリング周波数分割器であり得る。ＶＣＯ９２０は、マスタリング９２２と、スレーブリング９２４とを含み得、スレーブリング９２４は、分割された周波数を取得するために、マスタリング９２２の周波数を分割する。スレーブリング９２４は、所望の出力周波数に応じて、第１、第２、第３、第４等のスレーブリングであり得る。
【００４０】
上記の開示は、概して、Ｎ＝５である例示的マスタ−スレーブリング分割器に焦点を当てた。しかしながら、Ｎ＞５であるマスタ−スレーブリング分割器に対して、分割器リングが、余分な狭幅パルス（定常状態にさえある）またはスタック状態をもたらす値に初期化され得る可能性が存在する。図１０は、この問題の実施例を示す。図１０は、本開示の一実施形態による、不良初期状態を伴う９段リング分割器の出力マップ１０００である。図１０は、Ｎ＝９であるマスタ／スレーブリング分割器に対する状態マップを示す。不良初期状態が存在する場合、図１０は、余分なエッジまたは短パルスが生じ得ることを示す。理想的状態マップが、図１１に示される。図１１は、本開示の一実施形態による、いかなる不良初期状態も伴わない９段リング分割器の出力マップ１１００である。
【００４１】
不良初期状態の問題を改善するために、スレーブリングは、リングの半分よりも短いパルスを排除するように構成され得る。この不良初期状態の排除は、Ｎ／２個前の奇数段が同一の出力を有することを確実にするフィードフォワード組み合わせ論理を用いて、スレーブリング内の要素（例えば、ラッチ）のうちの少なくとも１つをゲート制御することによって達成され得る。いくつかの実施形態では、この組み合わせ論理は、ラントパルスエリミネータまたは他のスタック状態エリミネータを実装し得る。スタック状態および不良初期状態が本明細書に説明されているが、本明細書に説明されるスタック状態エリミネータ回路は、組み合わせ論理を用いて補正され得るリング分割器またはリング分割器内に、もしくはそれに結合される他の回路内の他の誤差を補正し得る。
【００４２】
図１２は、Ｎ＝７であるマスタ−スレーブリング分割器のためのそのようなスタック状態エリミネータの使用の実施例を示す。図１２は、本開示の一実施形態による、スタック状態エリミネータを伴う５段リング分割器を図示する回路図である。リング分割器１２００が、イネーブルスイッチ２２６と直列に結合されるイネーブルスイッチ１２０２をトグルするように構成されているＸＯＲゲート１２０４を有する組み合わせ論理を含み得る。ＸＯＲゲート１２０４への入力は、ｓ６およびｓ４出力等、スレーブリングの２つの前の要素からの出力であり得る。２つの特定の出力がＸＯＲゲート１２０４に提供されているが、別の好適な入力の対は、ｓ４およびｓ２出力または他の組み合わせの出力であり得る。さらに、ＸＯＲゲート１２０４以外の異なる配列の組み合わせ論理が、使用され得、それらの配列は、異なる入力を有し得る。
【００４３】
リング分割器の回路性能を改良するために、ＮＭＯＳゲーテッドインバータが、図１３に示されるように、インバータが続くゲーテッドバッファと置換され得る。図１３は、本開示の一実施形態による、リング分割器のための反転要素を図示する回路１３００の図である。ＮＭＯＳゲーテッドバッファは、入力信号ｅｎが高い、または「１」であるときイネーブルにされるように構成されているラッチを含み得る。追加のインバータが、後続論理段を駆動するために適正な駆動強度を有するようにサイズを決定され得る。したがって、回路１３００は、ラッチを利用することによって競合状態を低減または除去し得、小さくサイズを決定することによってイネーブル入力ノードｅｎへの負荷を低減させ得、スレーブリング出力に対して適正な駆動を提供し得る。マスタ−スレーブ分割器内の２つのそのような段は、マスタ−スレーブフリップフロップを実装し得る。図１４は、回路１３００を使用するＮ＝５段マスタ−スレーブ分割器を示す。図１４は、本開示の一実施形態による、改良された反転要素を伴う５段リング分割器を図示する回路図である。回路１３００のインバータが続くゲーテッドバッファは、構造１４２４を伴う第２のリング２２０上の要素１４２２Ａ−Ｎとして示される。
【００４４】
スタック状態を排除するための回路の別の実施形態が、図１５に示される。例えば、Ｎ＝７段に対するマスタ−スレーブ分割器では、少なくとも１つの反転遅延要素が、図１５に示される回路と類似するものと置き換えられ得、それは、リング内の前の要素からの出力に基づいてスタック状態（または他の誤差）を排除するように動作する組み合わせ論理として使用され得る。図１５は、本開示の一実施形態による、スタック状態排除を伴うリング分割器のための反転要素を図示する回路１５００の図である。１つの要素のために回路１５００を使用する７段リング分割器の一実施形態では、リング分割器は、図１６に示されるものと類似し得る。図１６は、本開示の一実施形態による、改良されたスタック状態排除を伴う７段リング分割器を図示する回路図である。リング分割器１６００が、スレーブリング２２０の要素２２２Ｎと置き換えられる回路１５００を含み得る。
【００４５】
スタック状態排除を伴うリング周波数分割器の別の実施形態が、図１７Ａに示される。図１７Ａは、本開示の別の実施形態による、改良されたスタック状態排除を伴う７段リング分割器を図示する回路図である。リング周波数分割器１７００では、単一のスレーブ出力および反転されたバージョンのスレーブ出力が、最後の奇数要素を除く全ての奇数要素にフィードされる。そのような構成は、マスタ−スレーブリング分割器のためのレイアウト効率を改良し得る。例えば、奇数要素は、要素１７２２Ａ−Ｎと置換され得る。図１７Ａに対する要素２２２Ａの一実施形態が、図１７Ｂに示される。図１７Ｂは、本開示の一実施形態による、図１７Ａのリング分割器のいくつかの要素のための反転要素を図示する回路図である。図１７Ａに対する要素１７２２Ａの一実施形態が、図１７Ｃに示される。図１７Ｃは、本開示の一実施形態による、図１７Ａのリング分割器の他の要素のための反転要素を図示する回路図である。
【００４６】
図３の概略フローチャート図は、概して、論理フローチャート図として記載される。したがって、描写される順序および標識化されるステップは、開示される方法の側面を示す。図示される方法の１つ以上のステップまたはその一部と機能、論理、または効果において同等である、他のステップおよび方法も、想起され得る。加えて、採用されるフォーマットおよび記号は、方法の論理ステップを説明するために提供され、方法の範囲を限定するように理解されない。種々の矢印タイプおよび線タイプが、フローチャート図において採用され得るが、それらは、対応する方法の範囲を限定するように理解されない。実際には、いくつかの矢印または他のコネクタは、方法の論理フローのみを示すために使用され得る。例えば、矢印は、描写される方法の列挙されたステップ間の規定されていない持続時間の待機または監視周期を示し得る。加えて、特定の方法が生じる順序は、示される対応するステップの順序に厳密に従い得る、または従わない場合がある。
【００４７】
本開示およびある代表的利点が詳細に説明されたが、種々の変更、代用、および改変が、添付される請求項によって定義されるような本開示の精神および範囲から逸脱することなく、本明細書に成され得ることを理解されたい。さらに、本願の範囲は、本明細書に説明されるプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されるように意図されない。例えば、アナログ／デジタルコンバータ（ＡＤＣ）が、発明を実施するための形態全体を通して説明されているが、本発明の側面は、デジタル／アナログコンバータ（ＤＡＣ）およびデジタル／デジタルコンバータ、またはデルタシグマ変調に基づく他の回路およびコンポーネントに適用され得る。さらに、１およびゼロ（０）が説明全体を通して例示的ビット値として与えられているが、１およびゼロの機能は、上記の実施形態に説明されるプロセッサの動作の変更を伴わずに逆転され得る。当業者が本開示から容易に理解するであろうように、本明細書に説明される対応する実施形態と実質的に同一の機能を実施する、または実質的に同一の結果を達成する、現在存在する、もしくは後に開発される、プロセス、機械、製造、組成物、手段、方法、およびステップが、利用され得る。故に、添付される請求項は、その範囲内に、そのようなプロセス、機械、製造、組成物、手段、方法、およびステップを含むように意図される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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