(57)【特許請求の範囲】
【請求項１】
基準電圧と、前記基準電圧に対して、第１極性側において、第１電位を有する第１電圧と、前記第１電位よりも高い第２電位を有する第２電圧とが供給され、前記基準電圧と前記第１電圧との間で、電圧が変化する入力信号が供給され、前記入力信号のレベルを変換した第１出力信号を出力する第１レベルシフト回路と、
前記基準電圧および前記第２電圧が供給され、前記第１出力信号を受け、前記第１出力信号に従った第２出力信号および第３出力信号を出力する内部回路と、
前記基準電圧と、前記第２電圧と、前記基準電圧に対して、第２極性側において、第３電位を有する第３電圧とが供給され、前記第３出力信号のレベルを変換した第４出力信号を出力する第２レベルシフト回路と、
前記基準電圧に対して、前記第１極性側において、前記第２電位よりも絶対値が大きい第４電位を有する第４電圧と、前記基準電圧に対して、前記第２極性側において、前記第３電位よりも絶対値が大きい第５電位を有する第５電圧との間に、それぞれの電流経路が直列的に接続された第１トランジスタと第２トランジスタと、
前記基準電圧と、前記第２電圧と、前記第３電圧と、前記第４電圧と、前記第５電圧とが供給され、前記第２出力信号に従って前記第１トランジスタの導通を制御し、前記第４出力信号に従って前記第２トランジスタの導通を制御する高圧回路と、
前記第１電圧、前記第２電圧および前記第３電圧の少なくともいずれかの電位の絶対値が、所定の値以下になったとき、前記内部回路が、前記第１トランジスタおよび前記第２トランジスタを非導通とするような第２出力信号および第３出力信号を出力するように、前記内部回路を制御する第１保護回路と、
前記第２電圧の電位の絶対値が、所定の値以下になったとき、前記第４出力信号によって前記第２トランジスタが非導通となるように、前記第２レベルシフト回路を制御する第２保護回路と、
を備える、電子回路。
【請求項２】
請求項１に記載の電子回路において、
前記第１保護回路は、
前記基準電圧と、前記第１電圧と、前記第２電圧とが供給され、前記第１電圧の電位の絶対値が、所定の値以下となることに応答して、前記基準電圧と前記第２電圧との間で、電位が変化する第１リセット信号を出力する第１パワーオンリセット回路と、
前記基準電圧と、前記第２電圧とが供給され、前記第２電圧の電位の絶対値が、所定の値以下となることに応答して、前記基準電圧と前記第２電圧との間で、電位が変化する第２リセット信号を出力する第２パワーオンリセット回路と、
前記基準電圧と、前記第２電圧と、前記第３電圧とが供給され、前記第３電圧の電位の絶対値が、所定の値以下となることに応答して、前記基準電圧と前記第２電圧との間で、電位が変化する第３リセット信号を出力する第３パワーオンリセット回路と、
前記第１リセット信号、前記第２リセット信号および前記第３リセット信号のいずれかの変化によって、前記内部回路を制御する論理回路と、
を備える、
電子回路。
【請求項３】
請求項２に記載の電子回路において、
前記第２保護回路は、前記基準電圧と、前記第２電圧と、前記第３電圧とが供給され、前記第２電圧の電位の絶対値が、所定の値以下となることに応答して、前記基準電圧と前記第３電圧との間で、電位が変化する第４リセット信号を出力する第４パワーオンリセット回路を備え、
前記第２レベルシフト回路は、前記第４パワーオンリセット回路からの前記第４リセット信号に従って、前記第４出力信号の電位を制限する制限回路を備える、
電子回路。
【請求項４】
請求項３に記載の電子回路において、
前記電子回路は、温度に従って、前記基準電圧と前記第２電圧との間で、その電位が変化する検出信号を出力する温度検出回路を備え、
前記検出信号は、前記論理回路へ供給され、温度が所定の温度以上になったとき、前記第１トランジスタおよび前記第２トランジスタが、非導通とされる、電子回路。
【請求項５】
請求項４に記載の電子回路よりなるパルサー半導体装置であって、
前記パルサー半導体装置は、
それぞれ、前記基準電圧、前記第１電圧、前記第２電圧、前記第３電圧、前記第４電圧および前記第５電圧が供給される複数の電源端子と、
前記第１トランジスタと前記第２トランジスタとの接続部が、接続された入出力端子と、
前記入出力端子と受信回路との間に接続された送受信分離スイッチと、
前記送受信分離スイッチを制御する送受信分離スイッチ制御回路と、
を備え、
前記送受信分離スイッチ制御回路は、前記論理回路によって制御される、半導体装置。
【請求項６】
請求項１に記載の電子回路において、
前記基準電圧は、接地電圧であり、前記第１極性側は、前記接地電圧に対して、正極側であり、前記第２極性側は、前記接地電圧に対して、負極側であり、
前記第１トランジスタは、Ｐチャンネル型トランジスタであり、前記第２トランジスタは、Ｎチャンネル型トランジスタである、電子回路。
【請求項７】
接地電圧と、第１の正の低電圧電源と、前記第１の正の低電圧電源よりも高い電圧の第２の正の低電圧電源と、第１の負の低電圧電源と、前記第２の正の低電圧電源よりも高い電圧の第１の正の高電圧電源と、前記第１の負の低電圧電源よりも低い第１の負の高電圧電源を、少なくとも動作電圧とする電子回路であって、
前記電子回路は、
前記第１の正の低電圧電源の電圧レベルの入力信号を、前記第２の正の低電圧電源の電圧レベルの出力信号へ変換する第１レベルシフト回路と、
前記第２の正の低電圧電源で動作する内部回路であって、前記第１レベルシフト回路からの出力信号が供給され、供給された出力信号に従って第１出力信号と第２出力信号を形成する内部回路と、
前記第２出力信号のハイレベルである前記第２の正の低電圧電源の電圧レベルを前記接地電圧に変換し、前記第２出力信号のロウレベルである前記接地電圧を前記第１の負の低電圧電源の電圧レベルへ変換する第２レベルシフト回路と、
前記第１の正の高電圧電源と前記第１の負の高電圧電源との間に、それぞれの電流経路が直列的に接続された第１のトランジスタと第２のトランジスタとを備え、前記第１出力信号と前記第２レベルシフト回路からの出力信号を受け、前記第１の正の高電圧電源または前記第１の負の高電圧電源の電圧レベルの信号を出力する高圧ドライバーと、
前記第１の正の低電圧電源と、前記第２の正の低電圧電源と、前記接地電圧とが供給され、前記第１の正の低電圧電源の電圧が、所定の値以下になると、前記第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する第１リセット回路と、
前記第２の正の低電圧電源と、前記接地電圧とが供給され、前記第２の正の低電圧電源の電圧が、所定の値以下になると、前記第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する第２リセット回路と、
前記第２の正の低電圧電源と、前記第１の負の低電圧電源と、前記接地電圧とが供給され、前記第１の負の低電圧電源の電圧の絶対値が、所定の値以下になると、前記第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する第３リセット回路と、
前記第２の正の低電圧電源と、前記第１の負の低電圧電源と、前記接地電圧とが供給され、前記第２の正の低電圧電源の電圧が、所定の値以下になると、前記接地電圧の電圧レベルをハイレベルとし、前記第１の負の低電圧電源の電圧レベルをロウレベルとしたリセット信号を出力する第４リセット回路と、
前記第１リセット回路、前記第２リセット回路および前記第３リセット回路からのリセット信号を受け、前記第１の正の低電圧電源、前記第２の正の低電圧電源および前記第１の負の低電圧電源のいずれかが、所定の値以下となったとき、前記第１のトランジスタと前記第２のトランジスタを非導通状態にする論理回路と、
を備え、
前記第２の正の低電圧電源の電圧が、所定の値以下になったとき、前記第４リセット回路からのリセット信号によって、前記第２のトランジスタを非導通状態にするように第２レベルシフト回路が所定の状態にされる、電子回路。
【請求項８】
請求項７に記載の電子回路において、
前記電子回路は、温度が所定の温度以上になったとき、検出信号を出力する温度検出回路を備え、
前記論理回路は、前記第１リセット回路、前記第２リセット回路、前記第３リセット回路および前記温度検出回路からの検出信号間で論理和の演算を行い、前記第１の正の低電圧電源、前記第２の正の低電圧電源または前記第１の負の低電圧電源の電圧が所定の値以下になったとき、または温度が所定の温度以上になったとき、前記内部回路が所定の状態にされる、電子回路。
【請求項９】
請求項８に記載の電子回路において、
前記内部回路は、前記第１レベルシフト回路の出力をデコードするデコーダーを備えている、電子回路。
【請求項１０】
請求項８に記載の電子回路よりなるパルサー半導体装置であって、
前記パルサー半導体装置は、
前記高圧ドライバーから出力された信号が伝達される入出力端子と、
前記入出力端子と受信回路との間に接続された送受信分離スイッチと、
前記論理回路における論理和の演算結果に従って、前記送受信分離スイッチを制御する送受信分離スイッチ制御回路と、
を備え、
前記第１の正の低電圧電源、前記第２の正の低電圧電源または前記第１の負の低電圧電源の電圧が所定の値以下になったとき、または温度が所定の温度以上になったとき、前記送受信分離スイッチ制御回路は、前記送受分離スイッチを非導通にし、前記高圧ドライバーと前記受信回路とを分離する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路および半導体装置に関し、特に複数の電圧を電源電圧として動作する電子回路および半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、メモリ、マイクロプロセッサ等の種々のデジタル回路が集積されている。また、半導体装置には、電源電圧が給電されたとき、これらのデジタル回路において誤動作が発生しないように、パワーオンリセット回路が設けられている。
【０００３】
パワーオンリセット回路は、半導体装置に集積されたデジタル回路（内部回路）に給電される電源電圧が、そのデジタル回路を動作させるのに適した所定の電圧値（規定電圧値）を超えているか否かを検出する。電源電圧が規定電圧を超えていると、パワーオンリセット回路は、デジタル回路を構成しているフリップフロップ回路等を初期状態にリセットし、フリップフロップ回路等が不定状態となるのを防ぐ。その後、パワーオンリセット回路は、リセットを解除することにより、デジタル回路が動作を開始する。このようにすることにより、電源電圧が立ち上がるときに、デジタル回路が誤動作を起こすのを防ぐことが可能となる。
【０００４】
ところで、複数種類の電源電圧、すなわち互いに異なる複数の電源電圧で動作するデジタル回路においては、デジタル回路内で信号の伝搬を行うために、複数のレベル変換回路が設けられることになる。この場合、複数種類の電源電圧において、いずれかの電源電圧が低下したとき、誤動作が発生することが危惧され、このようなときには、パワーオンリセット回路では、デジタル回路の誤動作を防ぐのに十分ではない。
例えば、特許文献１には、レベル変換回路としてレベルシフト回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１０２０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置は、例えば超音波診断装置に用いられる。超音波診断装置に用いられる半導体装置としては、超音波振動子で超音波を発生させるために、超音波振動子へ供給される駆動信号を出力する半導体装置、所謂パルサー半導体装置がある。また、超音波診断装置は、発生した超音波の反射波を、超音波振動子を介して受信する受信回路を備えている。
【０００７】
超音波振動子で超音波を発生させるためには、超音波振動子に、例えば最大で±１００Ｖ程度の高電圧を、駆動信号として印加することが要求される。一方、パルサー半導体装置に供給される送信信号は、例えば３．３Ｖ程度の低電圧である。すなわち、パルサー半導体装置は、３．３Ｖ程度の低電圧の送信信号に基づいて、最大で±１００Ｖ程度の高電圧の駆動信号を形成することが要求される。
【０００８】
このために、パルサー半導体装置は、低電圧の送信信号をレベル変換（以降、レベルシフトとも称する）して、高電圧の駆動信号を形成する。この場合、高電圧の駆動信号は、接地電圧（基準電圧）に対して、正極性（＋）側と負極性（−）側に、その電位が変化する。そのため、パルサー半導体装置には、レベル変換を行うために、正極性の電圧と負極性の電圧を含む複数種類の電圧が、動作用の電源電圧として供給されることになる。すなわち、パルサー半導体装置においては、互いに異なる電位を有する複数種類の電圧（正極性と負極性を含む）を用いて、送信信号を複数回、レベル変換を行うことにより、低電圧の送信信号を、高電圧の駆動信号に変換する。
【０００９】
また、パルサー半導体装置は、送信信号に基づいて駆動信号を形成するために必要な処理を行う内部回路を備えている。内部回路で行われる処理としては、例えばデコード等がある。
【００１０】
パルサー半導体装置に、複数種類の電圧を給電する電源回路に、例えば些細な異常が生じ、パルサー半導体装置に給電されている電圧が、変化した場合、内部回路に誤動作が発生することが危惧される。誤動作が発生した場合、最大で±１００Ｖにも達する高電圧が、予期していないタイミングで印加され、パルサー半導体装置が損傷を受けることが考えられる。また、誤動作が発生した場合には、受信回路等に高電圧が印加され、受信回路等が損傷を受けることも考えられる。
【００１１】
特に、超音波診断装置の開発中または／およびテスト中においては、パルサー半導体装置に給電される電源電圧に、意図しない電圧降下が発生することが考えられる。この場合にも、誤動作により、超音波診断装置を構成する部品、例えばパルサー半導体装置や、その周辺部品（受信回路等）が損傷を受け、破壊してしまうと、超音波診断装置の開発が遅れる等の問題も発生することになる。
【００１２】
特許文献１には、異なる電源電圧間でレベル変換を行うレベルシフト回路において、内部回路の動作電源電圧が低下する特定状態においてラッチ型レベルシフト回路の貫通電流を防ぎ、小電力化と不定状態を防ぐ技術が示されている。しかしながら、特許文献１では、内部回路の動作電源電圧以外の電源電圧が十分であることが要求されている。そのため、複数の動作電源電圧を必要とし、意図しない電源電圧の低下による誤動作を防ぐことは意識されていない。
【００１３】
本発明の目的は、誤動作を防ぐことが可能な複数種類の電源電圧で動作する電子回路および半導体装置を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
一実施の形態において、電子回路は、第１レベルシフト回路、第２レベルシフト回路、第３レベルシフト回路、第４レベルシフト回路、内部回路、高圧回路、第１トランジスタ、第２トランジスタ、第１保護回路および第２保護回路を備えている。
【００１７】
ここで、第１レベルシフト回路は、基準電圧と、基準電圧に対して、第１極性側（正極）において、第１電位を有する第１電圧と、第１電位よりも高い第２電位を有する第２電圧とが供給され、基準電圧と第１電圧との間で、電圧が変化する入力信号が供給され、入力信号のレベルを変換した第１出力信号を出力する。内部回路は、基準電圧および第２電圧が供給され、第１出力信号を受け、第１出力信号に従った第２出力信号および第３出力信号を出力する。第２レベルシフト回路は、基準電圧と、第２電圧と、基準電圧に対して、第２極性側（負極）において、第３電位を有する第３電圧とが供給され、第３出力信号のレベルを変換した第４出力信号を出力する。
【００１８】
また、第１トランジスタおよび第２トランジスタは、基準電圧に対して、第１極性側において、第２電位よりも高い第４電位を有する第４電圧と、基準電圧に対して、第２極性側において、第３電位よりも高い第５電位を有する第５電圧との間に、それぞれの電流経路が直列的に接続されている。高圧回路は、基準電圧と、第２電圧と、第３電圧と、第４電圧と、第５電圧とが供給され、第２出力信号に従って、第１トランジスタの導通を制御し、第４出力信号に従って、第２トランジスタの導通を制御する。
【００１９】
さらに、第１保護回路は、第１電圧、第２電圧および第３電圧の少なくともいずれかの電位の絶対値が、所定の値以下となったとき、内部回路が、第１トランジスタおよび第２トランジスタを非導通とするような第２出力信号および第３出力信号を出力するように、内部回路を制御する。第２保護回路は、第２電圧の電位の絶対値が所定の値以下となったとき、第４出力信号によって第２トランジスタが非導通となるように、第２レベルシフト回路を制御する。
【００２０】
第１電圧、第２電圧および第３電圧のうちの少なくともいずれかの電位の絶対値が、所定の値以下となったとき、内部回路は、第１トランジスタおよび第２トランジスタを非導通とするような第２出力信号および第３出力信号を形成する。さらに、第２電圧の電位の絶対値が、所定の値以下となったとき、第３出力信号のレベルを変換する第２シフト回路からは、第２トランジスタを非導通とするような第４出力信号が出力される。これにより、第１電圧または第３電圧の電位の絶対値が、所定の値以下となったときには、第１トランジスタおよび第２トランジスタが非導通とされる。また、第２電圧の絶対値が、所定の値以下となったときには、第１トランジスタは、内部回路からの第２出力信号によって非導通にされ、第２トランジスタは、第２レベルシフト回路からの第４出力信号によって非導通にされる。
【００２１】
その結果、第１電圧、第２電圧および第３電圧のうちの少なくともいずれかの電位の絶対値が、所定の値以下になったとき、第１トランジスタおよび第２トランジスタは、非導通状態となり、これらのトランジスタを介して、高電圧である第４電圧と第５電圧とが短絡するのを防ぐことが可能となる。また、電子回路から、高電圧である第４電圧または第５電圧が出力されるような誤動作を防ぐことが可能となる。
【００２２】
さらに、第２電圧の電位の絶対値が所定の値以下となったときには、第２保護回路によって、第２レベルシフト回路が、第２トランジスタを非導通とするような第４出力信号を出力するようにされる。これにより、第２電圧の電位の絶対値が所定の値以下となったとき、より確実に第２トランジスタを非導通にすることが可能となり、誤動作を防ぐことが可能となる。
【００２３】
また、他の実施の形態において、電子回路は、接地電圧と、第１の正の低電圧電源と、第１の正の低電圧電源よりも高い電圧の第２の正の低電圧電源と、第１の負の低電圧電源と、第２の正の低電圧電源よりも高い電圧の第１の正の高電圧電源と、第１の負の低電圧電源よりも低い第１の負の高電圧電源を、少なくとも電源電圧として動作する。ここで、電子回路は、第１レベルシフト回路、第２レベルシフト回路、内部回路、高圧ドライバー、第１リセット回路、第２リセット回路、第３リセット回路、第４リセット回路および論理回路を備えている。
【００２４】
第１レベルシフト回路は、第１の正の低電圧電源の電圧レベルの入力信号を、第２の正の低電圧電源の電圧レベルの出力信号へ変換する。内部回路は、第２の正の低電圧電源で動作し、第１レベルシフト回路からの出力信号が供給され、供給された出力信号に従って第１出力信号と第２出力信号を形成する。第２レベルシフト回路は、第２出力信号を、第２の正の低電圧電源の電圧レベルから、第１の負の低電圧電源の電圧レベルへ変換する。高圧ドライバーは、第１出力信号と前記第２レベルシフト回路からの出力信号を受け、第１の正の高電圧電源または第１の負の高電圧電源の電圧レベルの信号を出力する。
【００２５】
また、第１リセット回路は、第１の正の低電圧電源と、第２の正の低電圧電源と、接地電圧とが供給され、第１の正の低電圧電源の電圧が、所定の値以下になると、第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する。第２リセット回路は、第２の正の低電圧電源と、接地電圧とが供給され、第２の正の低電圧電源の電圧が、所定の値以下になると、第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する。第３リセット回路は、第２の正の低電圧電源と、第１の負の低電圧電源と、接地電圧とが供給され、第１の負の低電圧電源の電圧の絶対値が、所定の値以下になると、第２の正の低電圧電源の電圧レベルをハイレベルとし、接地電圧のレベルをロウレベルとしたリセット信号を出力する。さらに、第４リセット回路は、第２の正の低電圧電源と、第１の負の低電圧電源と、接地電圧とが供給され、第２の正の低電圧電源の電圧が、所定の値以下になると、接地電圧の電圧レベルをハイレベルとし、第１の負の低電圧電源の電圧レベルをロウレベルとしたリセット信号を出力する。
【００２６】
論理回路は、第１リセット回路、第２リセット回路および第３リセット回路からのリセット信号を受け、第１の正の低電圧電源、第２の正の低電圧電源および第１の負の低電圧電源のいずれかが、所定の値以下となったとき、内部回路を所定の状態にする。また、第２の正の低電圧電源の電圧が、所定の値以下になったとき、第４リセット回路からのリセット信号によって、第２レベルシフト回路が所定の状態にされる。
【００２７】
第１の正の低電圧電源、第２の正の低電圧電源および第１の負の低電圧電源のうちの少なくともいずれかの電圧の絶対値が、所定の値以下となったとき、内部回路は所定の状態にされる。また、第２の正の低電圧電源の電圧の絶対値が、所定の値以下となったとき、第２レベルシフト回路が所定の状態にされる。高圧ドライバーは、内部回路が所定の状態にされたとき、第１の正の高電圧電源の電圧レベルおよび第１の負の高電圧電源の電圧レベルを出力しない。その結果、第１の正の低電圧電源、第２の正の低電圧電源および第１の負の低電圧電源のうちの少なくともいずれかの電圧の絶対値が、所定の値以下になったとき、電子回路が誤った高電圧を出力する誤動作を防ぐことが可能となる。さらに、第２の正の低電圧電源の電圧の絶対値が、所定の値以下となったときには、第２レベルシフト回路も所定の状態となるため、より確実に、電子回路から誤って高電圧が出力されるのを防ぐことが可能となる。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００２９】
誤動作を防ぐことが可能な複数種類の電源電圧で動作する電子回路および半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態１に係わる送信回路の基本構成を示すブロック図である。
【図２】実施の形態１に係わる送信回路の構成を示すブロック図である。
【図３】実施の形態１に係わるレベルシフト回路の構成を示す回路図である。
【図４】実施の形態２に係わる送信回路の構成を示すブロック図である。
【図５】実施の形態３に係わる送信回路の構成を示すブロック図である。
【図６】実施の形態１に係わる超音波診断装置の構成を模式的に示すブロック図である。
【図７】実施の形態１に係わるデコーダーの構成を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００３２】
以下で説明する複数の実施の形態では、パルサー半導体装置を例として説明するが、これに限定されるものではない。また、送信回路等の電子回路が、周知の半導体製造技術によって、１個の半導体チップに形成されることにより、パルサー半導体装置が形成されていると見なすことができる。
（実施の形態１）
＜超音波診断装置＞
【００３３】
図６は、実施の形態１に係わる超音波診断装置の構成を模式的に示すブロック図である。ここでは、医療用の超音波診断装置を例にして説明する。超音波診断装置は、パルサー半導体装置ＣＨＰと、受信回路ＲＣＶ１〜ＲＣＶｎと、超音波振動子ＨＢ１〜ＨＢｎとを備えている。
【００３４】
パルサー半導体装置ＣＨＰは、複数個（１〜ｎ）の送信ユニットと複数個（１〜ｎ）の送受信分離スイッチを備えている。１個の送信ユニットと１個の送受信分離スイッチによって、１個のチャンネルが構成されるため、図６には、ｎ個のチャンネルＣＨ１〜ＣＨｎを有するパルサー半導体装置が描かれていることになる。複数個の送信ユニットと複数個の送受信分離スイッチは、特に制限されないが、周知の半導体製造技術によって、１個の半導体チップに形成され、特に制限されないが、１個のパッケージに封止されている。図６に示したパルサー半導体装置ＣＨＰは、パッケージに封止された状態を示している。図６において、ＴＳ，ＴＬ、ＴＤ、ＴＧ、ＴＰ、ＴＮ、ＴＲ１〜ＴＲｎ、ＴＩ１〜ＴＩｎおよびＴＵ１〜ＴＵｎのそれぞれは、パッケージに設けられた外部端子を示している。なお、以下の説明では、これらの外部端子は、パルサー半導体装置ＣＨＰの外部端子として説明する。
【００３５】
上記した外部端子のうち、外部端子ＴＳ，ＴＬ、ＴＤ、ＴＧ、ＴＰおよびＴＮのそれぞれは、電源端子を示している。また、外部端子ＴＩ１〜ＴＩｎは、図示しない処理装置から、送信信号Ｉ１〜Ｉｎが供給される入力端子を示しており、外部端子ＴＵ１〜ＴＵｎのそれぞれは、駆動信号の出力と受信信号の入力とで用いられる入出力端子を示している。さらに、外部端子ＴＲ１〜ＴＲｎのそれぞれは、入出力端子ＴＵ１〜ＴＵｎに入力された受信信号を出力する出力端子を示している。
【００３６】
電源端子ＴＳ，ＴＬ、ＴＤ、ＴＧ、ＴＰおよびＴＮには、図示しない電源回路から、互いに異なる種類の電源電圧が給電される。電源端子ＴＳ，ＴＬ、ＴＤ、ＴＧ、ＴＰおよびＴＮに給電されたそれぞれの電源電圧は、複数個の送信ユニットに共通に供給される。それぞれの送信ユニットは、供給された互いに異なる種類の複数の電源電圧を動作用の電源電圧として、動作する。
【００３７】
入力端子ＴＩ１〜ＴＩｎのそれぞれと、入出力端子ＴＵ１〜ＴＵｎのそれぞれと、出力端子ＴＲ１〜ＴＲｎのそれぞれは、チャンネルＣＨ１〜ＣＨｎに１対１で対応している。チャンネルＣＨ１を例にすると、チャンネルＣＨ１は、入力端子ＴＩ１と入出力端子ＴＵ１と出力端子ＴＲ１に対応している。
【００３８】
チャンネルＣＨ１〜ＣＨｎは、特に制限されないが、互いに同じ構成を有している。チャンネルＣＨ１を例にして説明すると、チャンネルＣＨ１は、送信回路ＨＤＶ１と分離回路ＤＶＤ１とを備えた送信ユニットと、送受信分離スイッチＲＴＣ１とを備えている、残りのチャンネルＣＨ２〜ＣＨｎのそれぞれも同様であり、図６には、チャンネルＣＨ１以外に、送信回路ＨＤＶｎと分離回路ＤＶＤｎを備えた送信ユニットと、送受信分離スイッチＲＴＣｎを備えたチャンネルＣＨｎも、概略的に描かれている。
【００３９】
パルサー半導体装置ＣＨＰの出力端子ＴＲ１〜ＴＲｎのそれぞれには、パルサー半導体装置ＣＨＰの周辺部品に該当する受信回路ＲＣＶ１〜ＲＣＶｎのそれぞれの入力が接続されている。受信回路ＲＣＶ１〜ＲＣＶｎのそれぞれは、出力端子ＴＲ１〜ＴＲｎからの受信信号を増幅して、出力信号Ｏ１〜Ｏｎとして、図示しない処理装置へ供給する。
【００４０】
次に、チャンネルＣＨ１を例にして、超音波診断装置の動作を説明する。先ず、超音波診断のために、超音波を発生するとき、図示しない処理装置から入力端子ＴＩ１に送信信号Ｉ１が供給される。入力端子ＴＩ１に供給された送信信号Ｉ１は、チャンネルＣＨ１内の送信回路ＨＤＶ１によって、低電圧から高電圧へレベル変換され、分離回路ＤＶＤ１を介して駆動信号として、入出力端子ＴＵ１から出力される。入出力端子ＴＵ１には、超音波振動子ＨＢ１の一方の端子が接続され、超音波振動子ＨＢ１の他方の端子は、接地電圧ＧＮＤに接続されている。入出力端子ＴＵ１から出力される駆動信号の電圧は、接地電圧ＧＮＤを基準にして、送信信号Ｉ１に従って、正極性（第１極性）側と負極性（第２極性）側に周期的に変化する。これにより、超音波振動子ＨＢ１は超音波を発生する。
【００４１】
発生した超音波が、診断対象に照射され、診断対象で反射した反射波が、超音波振動子ＨＢ１に伝達される。超音波振動子ＨＢ１は、伝達された反射波に応じた検出信号を、受信信号として、入出力端子ＴＵ１へ供給する。
【００４２】
送受信分離スイッチＲＴＣ１は、超音波を発生するときには、非導通とされ、入出力端子ＴＵ１と出力端子ＴＲ１とを電気的に分離する。これに対して、反射波を検出するときには、送受信分離スイッチＲＴＣ１は、導通状態にされる。これにより、入出力端子ＴＵ１へ供給された受信信号は、送受信分離スイッチＲＴＣ１を介して、出力端子ＴＲ１へ伝達される。出力端子ＴＲ１へ伝達された受信信号は、受信回路ＲＣＶ１によって増幅され、出力信号Ｏ１として出力される。図示しない処理装置は、入力端子ＴＩ１へ供給した送信信号Ｉ１と出力信号Ｏ１とに基づいて、診断を行う。
【００４３】
残りのチャンネルＣＨ２〜ＣＨｎについても、チャンネルＣＨ１と同様な動作を行うことによって、診断が行われる。
【００４４】
このように、パルサー半導体装置ＣＨＰは、電気信号を超音波に変換する超音波振動子ＨＢ１を駆動する駆動信号を送信する送信回路ＨＤＶ１〜ＨＤＶｎを有しており、送信される駆動信号は、通常最大で±１００Ｖの振幅を有する電圧パルスである。また、超音波振動子ＨＢ１〜ＨＢｎにより生成された超音波の照射によって発生した反射波が、超音波振動子ＨＢ１〜ＨＢｎによって電気信号に変換され、変換された電気信号が、受信回路ＲＣＶ１〜ＲＣＶｎによって増幅される。受信回路ＲＣＶ１〜ＲＣＶｎの入力は、送信回路ＨＤＶ１〜ＨＤＶｎの出力に、送信信号と受信信号を分離する送受信分離スイッチＲＴＣ１〜ＲＴＣｎを介して接続されている。受信回路ＲＣＶ１〜ＲＣＶｎは、低電圧の電源を電源電圧として動作し、極小さい電圧振幅の受信信号を受信し、増幅することになる。
【００４５】
このように、超音波診断装置では±１００Ｖの高電圧の駆動信号を出力する送信回路ＨＤＶ１〜ＨＤＶｎと、受信回路ＲＣＶ１〜ＲＣＶｎのような低圧部品によって構成された周辺部品とが、送受信分離スイッチＲＴＣ１〜ＲＴＣｎを介して接続されている。そのため、例えば反射波を検出するときに、送信回路ＨＤＶ１〜ＨＤＶｎから誤って高電圧が出力されると、周辺部品が損傷を受け、破壊等の重大な被害に繋がる可能性がある。
【００４６】
次に、送信回路ＨＤＶ１〜ＨＤＶｎについて説明するが、互いに同じ構成を有しているため、送信回路ＨＤＶ１を例にして説明し、他の送信回路ＨＤＶ２〜ＨＤＶｎについての説明は、省略する。
＜送信回路の基本構成＞
【００４７】
図１は、実施の形態１に係わる送信回路ＨＤＶ１の基本構成を示すブロック図である。図１には、分離回路ＤＶＤ１も示されているため、図６で述べた送信ユニットが示されていると見なすこともできる。
【００４８】
図１を用いて、先ず、送信回路ＨＤＶ１の基本構成を説明する。送信回路ＨＤＶ１は、高電圧の駆動信号を出力する高圧ドライバーブロック（高圧ドライバー）２と、入力端子ＴＩ１に供給された送信信号に基づいて、高圧ドライバー２を制御する高圧ドライバー制御ブロック１とを備えている。
【００４９】
高圧ドライバー制御ブロック１は、電源端子ＴＤ、ＴＬ、ＴＧおよびＴＳに接続され、高圧ドライバーブロック２は、電源端子ＴＤ、ＴＧ、ＴＳ、ＴＰおよびＴＮに接続されている。電源端子ＴＧには、接地電圧ＧＮＤ（基準電圧）が供給される。電源端子ＴＬには、接地電圧ＧＮＤを基準として、正極性の電源電圧ＶＬＬが供給され、電源端子ＴＤにも、接地電圧ＧＮＤを基準として、正極性の電源電圧ＶＤＤが供給される。一方、電源端子ＴＳには、接地電圧ＧＮＤを基準として、負極性の電源電圧ＶＳＳが供給される。電源端子ＴＰには、接地電圧ＧＮＤを基準として、正極性の電源電圧ＶＰＰが供給され、電源端子ＴＮには、接地電圧ＧＮＤを基準として、負極性の電源電圧ＶＮＮが供給される。
【００５０】
ここで、正極性の電源電圧ＶＤＤの電圧（電位）は、正極性の電源電圧ＶＬＬの電圧よりも高い値であり、正極性の電源電圧ＶＰＰの電圧は、正極性の電源電圧ＶＤＤの電圧よりも高い値である。また、負極性の電源電圧ＶＮＮの電圧（電位）の絶対値は、負極性の電源電圧ＶＳＳの電圧の絶対値よりも大きい値である。正極性の電源電圧についても、絶対値で比較した場合、電源電圧ＶＤＤの電圧（電位）の絶対値は、電源電圧ＶＬＬの電圧の絶対値よりも大きな値であり、電源電圧ＶＰＰの電圧の絶対値は、電源電圧ＶＤＤの電圧の絶対値よりも大きな値である。
【００５１】
それぞれの電源電圧の一例を述べると、次のようになる。すなわち、接地電圧ＧＮＤを０Ｖとした場合、電源電圧ＶＬＬの電圧値は、＋２．５Ｖ〜＋３．３Ｖであり、電源電圧ＶＤＤの電圧値は、＋５Ｖであり、電源電圧ＶＳＳの電圧値は、−５Ｖである。また、電源電圧ＶＰＰは、０Ｖ〜＋１００Ｖであり、電源電圧ＶＮＮは、−１００Ｖ〜０Ｖである。電源電圧ＶＰＰおよびＶＮＮのそれぞれの絶対値は、電源電圧ＶＬＬ、ＶＤＤおよびＶＳＳの絶対値に比べて、大きい値である。そのため、本明細書においては、電源電圧ＶＬＬは、第１の正の低電圧電源と称し、電源電圧ＶＤＤは、第２の正の低電圧電源と称し、電源電圧ＶＳＳは、第１の負の低電圧電源と称し、電源電圧ＶＰＰは、第１の正の高電圧電源と称し、電源電圧ＶＮＮは、第１の負の高電圧電源と称することもある。
【００５２】
また、接地電圧ＧＮＤを基準としているため、本明細書では、接地電圧ＧＮＤを基準電圧と称することもある。この場合、電源電圧ＶＬＬは、基準電圧（接地電圧ＧＮＤ）に対して、正極性（第１極性）側に第１電位を有する第１電圧と称し、電源電圧ＶＤＤは、基準電圧に対して、正極性側に第２電位を有する第２電圧と称し、電源電圧ＶＳＳは、基準電圧に対して、負極性側に第３電位を有する第３電圧と称することもある。同様に、電源電圧ＶＰＰは、基準電圧に対して、正極性側に第４電位を有する第４電圧と称し、電源電圧ＶＮＮは、基準電圧に対して、負極性側に第５電位を有する第５電圧と称することもある。
【００５３】
図１は、図６に合わせるために、１個の入力端子ＴＩ１が描かれているが、この実施の形態においては、２個の入力端子が設けられている。便壇上、ここでは、２個の入力端子を入力端子ＴＩ１−１とＴＩ１−２と称する。入力端子ＴＩ１−１には、処理装置（図示しない）から送信信号Ｄｉｎ１が供給され、入力端子ＴＩ１−２には、送信信号Ｄｉｎ２が供給される。
【００５４】
高圧ドライバー制御ブロック１は、入力回路３、レベルシフト回路４（第１レベルシフト回路）、デコーダー５およびレベルシフト回路６（第２レベルシフト回路）を備えている。これらの回路を備えた高圧ドライバー制御ブロック１には、電源端子ＴＬ、ＴＤおよびＴＳを介して、低電源電圧ＶＬＬ、ＶＤＤおよびＶＳＳが供給され、これらの低電源電圧を電源電圧として、動作する。
【００５５】
入力回路３は、電源配線を介して、電源端子ＴＧおよびＴＬに接続されており、接地電圧ＧＮＤと電源電圧ＶＬＬが供給され、電源電圧ＶＬＬを動作電圧として、動作する。入力回路３には、外部端子ＴＩ１−１、ＴＩ１−２を介して送信信号Ｄｉｎ１、Ｄｉｎ２が供給される。入力回路３は、特に制限されないが、供給された送信信号Ｄｉｎ１、Ｄｉｎ２のそれぞれの波形を整形し、信号ＳＳ１−１、ＳＳ１−２として出力する。
【００５６】
ここで、送信信号Ｄｉｎ１、Ｄｉｎ２のそれぞれの電圧は、例えば接地電圧ＧＮＤと電源電圧ＶＬＬの電圧レベルの間で変化する。送信すべき情報に従って、送信信号Ｄｉｎ１、Ｄｉｎ２のそれぞれは、例えば電源電圧ＶＬＬの電圧レベルをハイレベルとし、接地電圧ＧＮＤのレベルをロウレベルとして変化する。また、入力回路３は、電源電圧ＶＬＬを動作電圧としているため、入力回路３から出力される信号ＳＳ１−１、ＳＳ１−２のそれぞれは、電源電圧ＶＬＬの電圧レベルをハイレベルとし、接地電圧ＧＮＤのレベルをロウレベルとして変化する。
【００５７】
入力回路３から出力された信号ＳＳ１−１、ＳＳ１−２は、レベルシフト回路４に供給される。レベルシフト回路４は、信号ＳＳ１−１、ＳＳ１−２のそれぞれを入力信号とし、入力信号ＳＳ１−１、ＳＳ１−２のそれぞれのレベルを変換する。このレベルシフト回路５は、電源配線を介して、電源端子ＴＧ、ＴＬおよびＴＤに接続されており、接地電圧ＧＮＤ、電源電圧ＶＬＬおよび電源電圧ＶＤＤが供給されている。レベルシフト回路４は、これらの電源電圧ＶＬＬ、ＶＤＤを動作電圧として動作する。すなわち、レベルシフト回路４は、これらの電源電圧の電圧を利用して、入力信号ＳＳ１−１、ＳＳ１−２のそれぞれのレベルを変換し、変換した信号を、信号ＳＳ２−１、ＳＳ２−２として出力する。
【００５８】
レベルシフト回路４には、電源電圧ＶＤＤが供給されているため、このレベルシフト回路４から出力される信号ＳＳ２−１、ＳＳ２−２は、接地電圧ＧＮＤのレベルと電源電圧ＶＤＤの電圧レベルとの間で変化する。入力信号ＳＳ１−１、ＳＳ１−２がハイレベル（電源電圧ＶＬＬの電圧レベル）の場合、レベルシフト回路４は、このハイレベルを、電源電圧ＶＤＤの電圧レベルに変換し、信号ＳＳ２−１、ＳＳ２−２のハイレベルとして出力する。これに対して、入力信号ＳＳ１−１、ＳＳ１−２がロウレベル（接地電圧ＧＮＤ）の場合、レベルシフト回路４は、このロウレベルを、信号ＳＳ２−１、ＳＳ２−２のロウレベルとして出力する。すなわち、レベルシフト回路４から出力される信号ＳＳ２−１、ＳＳ２−２のそれぞれは、電源電圧ＶＤＤのレベルをハイレベルとし、接地電圧ＧＮＤのレベルをロウレベルとして、変化することになる。
【００５９】
レベルシフト回路４から出力された出力信号ＳＳ２−１、ＳＳ２−２（第１出力信号）は、入力信号としてデコーダー５に供給される。このデコーダー５は、電源配線を介して、電源端子ＴＧおよびＴＤに接続され、接地電圧ＧＮＤおよび電源電圧ＶＤＤが供給される。すなわち、デコーダー５は、電源電圧ＶＤＤを動作電圧として、デコード動作を行う。この実施の形態１においては、デコーダー５には、２個の入力信号ＳＳ２−１、ＳＳ−２が供給されるため、デコード動作により、４個の出力信号が形成されることになる。２個の入力信号ＳＳ２−１、ＳＳ２−２の組合せによって、４個の出力信号のうちの１個の出力信号が、例えばハイレベルとなり、残りの３個の出力信号がロウレベルとなる。デコーダー５は、電源電圧ＶＤＤを動作電圧としているため、デコーダー５から出力される出力信号のハイレベルは、電源電圧ＶＤＤの電圧レベルとなり、出力信号のロウレベルは、接地電圧ＧＮＤのレベルとなる。
【００６０】
デコーダー５から出力される４個の出力信号のうち、特に制限されないが２個の出力信号は、高圧ドライバー２に供給され、残りの２個は、レベルシフト回路６に供給される。後で説明するが、高圧ドライバー２は、２個の高耐圧トランジスタＰ１、Ｎ１を備えている。デコーダー５から高圧ドライバー２へ供給される２個の出力信号のうちの１個の出力信号に基づいて、高耐圧トランジスタＰ１（第１トランジスタ）の導通が制御され、デコーダー５からレベルシフト回路６へ供給される２個の出力信号のうちの１個の出力信号に基づいて、高耐圧トランジスタＮ１（第２トランジスタ）の導通が制御される。図１では、デコーダー５から出力される４個の出力信号のうち、高耐圧トランジスタＰ１を制御する出力信号が、出力信号ＳＳ３−１（第１出力信号または第２出力信号）として示され、高耐圧トランジスタＮ１を制御する出力信号が、出力信号ＳＳ３−２（第２出力信号または第３出力信号）として示されている。
【００６１】
なお、出力信号ＳＳ３−１、ＳＳ３−２を除いたデコーダー５の出力信号は、例えば、高圧ドライバー２に含まれているトランジスタ（図示しない）の導通の制御および送受信分離スイッチＲＴＣ１の制御に用いられる。
【００６２】
レベルシフト回路６は、電源配線を介して電源端子ＴＧ、ＴＤおよびＴＳに接続されており、これらの電源端子を介して、接地電圧ＧＮＤ、電源電圧ＶＤＤおよび電源電圧ＶＳＳが供給される。レベルシフト回路６は、これらの電源電圧ＶＤＤ、ＶＳＳを動作電圧として動作する。すなわち、レベルシフト回路６は、デコーダー５からの出力信号ＳＳ３−２を、入力信号として受け、電源電圧ＧＮＤ、ＶＤＤ、ＶＳＳを用いて、入力信号ＳＳ３−２のレベル変換動作を行う。
【００６３】
デコーダー５から出力される出力信号ＳＳ３−１、ＳＳ３−２のそれぞれにおいて、ハイレベルは、電源電圧ＶＤＤの電圧レベルであり、ロウレベルは、接地電圧ＧＮＤである。レベルシフト回路６は、出力信号（入力信号）ＳＳ３−２のハイレベル（電源電圧ＶＤＤの電圧レベル）を、接地電圧ＧＮＤのレベル（ハイレベル）へ変換し、出力信号ＳＳ３−２のロウレベル（接地電圧ＧＮＤのレベル）を、電源電圧ＶＳＳのレベル（ロウレベル）へ変換する。すなわち、レベルシフト回路６は、接地電圧ＧＮＤのレベルと正の電源電圧ＶＤＤの電圧レベルとの間で、その電圧（電位）が変化する出力信号ＳＳ３−２を、ハイレベルが接地電圧ＧＮＤのレベルで、ロウレベルが負の電源電圧ＶＳＳの電圧レベルとし、このハイレベルとロウレベルとの間で電圧が変化する出力信号ＳＳ４（第４出力信号）を形成する。レベルシフト動作で得られた出力信号ＳＳ４は、レベルシフト回路６から、高圧ドライバー２へ、制御信号として供給される。
【００６４】
高圧ドライバー２は、高圧レベルシフト回路７（高圧回路）と１組の高耐圧トランジスタＰ１、Ｎ１を備えている。高耐圧トランジスタＰ１、Ｎ１は、特に制限されないが、電界効果型トランジスタによって構成されている。ここで、高耐圧トランジスタＰ１（第１トランジスタ）は、Ｐチャンネル型電界効果トランジスタ（以下、Ｐチャンネル型トランジスタまたはＰ型ＦＥＴとも称する）により構成され、高耐圧トランジスタＮ１（第２トランジスタ）は、Ｎチャンネル型電界効果トランジスタ（以下、Ｎチャンネル型トランジスタまたはＮ型ＦＥＴとも称する）により構成されている。
【００６５】
高圧レベルシフト回路７は、電源配線を介して、電源端子ＴＧ、ＴＤ、ＴＳ、ＴＰおよびＴＮに接続されている。これらの電源端子を介して、高圧レベルシフト回路７に、接地電圧ＧＮＤ、電源電圧ＶＤＤ、ＶＳＳ、ＶＰＰおよびＶＮＮが供給される。高圧レベルシフト回路７も、供給されているこれらの電圧を動作電圧として、動作する。高圧レベルシフト回路７は、デコーダー５から出力されている出力信号ＳＳ３−１を位相反転し、位相反転により得られた出力信号をレベルシフトして、ゲート駆動信号ＳＰ１を形成する。また、高圧レベルシフト回路７は、レベルシフト回路６から出力されている出力信号ＳＳ３−２を、レベルシフトして、ゲート駆動信号ＳＮ１として出力する。
【００６６】
すなわち、高圧レベルシフト回路７は、ハイレベルを電源電圧ＶＤＤの電圧レベルとし、ロウレベルを接地電圧ＧＮＤとした出力信号ＳＳ３−１を、位相反転する。位相反転により得られた出力信号のロウレベル（接地電圧ＧＮＤのレベル）を、電源電圧ＶＰＰの電圧レベルへ変換し、位相反転により得られた出力信号のハイレベル（電源電圧ＶＤＤの電圧レベル）を、接地電圧ＧＮＤのレベルへ変換する。これにより、出力信号ＳＳ３−１が、ハイレベル（電源電圧ＶＤＤの電圧レベル）のとき、ゲート駆動信号ＳＰ１の電圧は接地電圧ＧＮＤのレベルとなり、出力信号ＳＳ３−１が、ロウレベル（接地電圧ＧＮＤのレベル）のとき、ゲート駆動信号ＳＰ１の電圧は電源電圧ＶＰＰの電圧レベルとなる。
【００６７】
また、高圧レベルシフト回路７は、レベルシフト回路６からの出力信号ＳＳ４が、ハイレベル（接地電圧ＧＮＤ）のとき、ゲート駆動信号ＳＮ１の電圧を、接地電圧ＧＮＤのレベルにし、出力信号ＳＳ４が、ロウレベル（電源電圧ＶＳＳの電圧レベル）のとき、ゲート駆動信号ＳＮ１の電圧を、電源電圧ＶＮＮの電圧レベルへ変換する。すなわち、出力信号ＳＳ４がハイレベル（接地電圧ＧＮＤのレベル）のときには、ゲート駆動信号ＳＮ１は接地電圧ＧＮＤのレベルとなり、出力信号ＳＳ４がロウレベル（電源電圧ＶＳＳの電圧レベル）のときには、ゲート駆動信号ＳＮ１は電源電圧ＶＮＮの電圧レベルとなる。
【００６８】
Ｐ型ＦＥＴＰ１のソースは、電源配線を介して電源端子ＴＰに接続され、Ｎ型ＦＥＴＮ１のソースは、電源配線を介して電源端子ＴＮに接続されている。また、Ｐ型ＦＥＴＰ１のドレインとＮ型ＦＥＴＮ１のドレインは、ノードｎｄに接続され、Ｐ型ＦＥＴＰ１のゲートには、高圧レベルシフト回路７からのゲート駆動信号ＳＰ１が供給され、Ｎ型ＦＥＴＮ１のゲートには、高圧レベルシフト回路７からのゲート駆動信号ＳＮ１が供給されている。すなわち、Ｐ型ＦＥＴＰ１とＮ型ＦＥＴＮ１のそれぞれの電流経路が、電源端子ＴＰとＴＮとの間に直列的に接続されており、Ｐ型ＦＥＴＰ１とＮ型ＦＥＴＮ１との接続部が、ノードｎｄとなっている。ノードｎｄと入出力端子ＴＵ１との間には、分離回路ＤＶＤ１が接続されている。
【００６９】
デコーダー５からの出力信号ＳＳ３−１がハイレベルであれば、ゲート駆動信号ＳＰ１の電圧は、接地電圧ＧＮＤのレベルとなるため、Ｐ型ＦＥＴＰ１が導通し、Ｐ型ＦＥＴＰ１を介して、電源電圧ＶＰＰからノードｎｄへ電流が供給される。これに対して、出力信号ＳＳ３がロウレベルであれば、ゲート駆動信号ＳＰ１の電圧は、電源電圧ＶＰＰの電圧レベルとなるため、Ｐ型ＦＥＴＰ１は、非導通となり、電源電圧ＶＰＰからノードｎｄへ電流は流れない。
【００７０】
また、レベルシフト回路６からの出力信号ＳＳ４がハイレベルであれば、ゲート駆動信号ＳＮ１の電圧は、接地電圧ＧＮＤのレベルとなるため、Ｎ型ＦＥＴＮ１が導通し、ノードｎｄから電源電圧ＶＮＮへ電流が供給される。これに対して、出力信号ＳＳ４がロウレベルであれば、ゲート駆動信号ＳＮ１の電圧は、電源電圧ＶＮＮの電圧レベルとなるため、Ｎ型ＦＥＴＮ１は、非導通となり、ノードｎｄから電源電圧ＶＮＮへ電流は流れない。
【００７１】
そのため、高圧レベルシフト回路７によって、Ｐ型ＦＥＴＰ１とＮ型ＦＥＴＮ１の導通が制御されていると見なすことができる。また、高圧ドライバー２として捉えた場合、出力信号ＳＳ３−１、ＳＳ４に従って、高圧ドライバーは、高電圧の電源電圧ＶＰＰと高電圧の電源電圧ＶＮＮとを選択的に出力すると見なすことができる。
【００７２】
図示しない処理装置が、送信信号Ｄｉｎ１、Ｄｉｎ２を、時間経過に伴って変更することにより、出力信号ＳＳ１−１、ＳＳ１−２のハイレベルとロウレベルも、時間経過に伴って変化する。これに伴い、出力信号ＳＳ１−１、ＳＳ１−２をレベルシフトすることにより得られた出力信号ＳＳ２−１、ＳＳ２−２も、時間経過に伴って、ハイレベルとロウレベルが変化する。出力信号ＳＳ２−１、ＳＳ２−２のそれぞれのハイレベルとロウレベルとが時間経過に伴って変化することにより、デコーダー５から出力される出力信号ＳＳ３−１とＳＳ３−２は、例えば交互にハイレベルとなる。レベルシフト回路６は、デコーダー５からの出力信号ＳＳ３−２をレベルシフトし、出力信号ＳＳ４として出力する。その結果、高圧レベルシフト回路７にも、交互にハイレベルとなる出力信号ＳＳ３−１とＳＳ４とが供給されることになる。これにより、Ｐ型ＦＥＴＰ１とＮ型ＦＥＴＮ１とが交互に導通し、ノードｎｄからは、電源電圧ＶＰＰとＶＮＮとが交互に出力されることになる。
【００７３】
分離回路ＤＶＤ１は、特に制限されないが、１対のダイオード素子Ｄ１、Ｄ２を備えている。ダイオード素子Ｄ１、Ｄ２は、双方向スイッチを構成するように、アノードとカソードが交差接続されている。そのため、入出力端子ＴＵ１の電圧に対して、ノードｎｄの電圧が、ダイオード素子Ｄ１、Ｄ２の順方向電圧を超える電圧になることにより、ノードｎｄにおける高電圧は、図６に示した超音波振動子ＨＢ１に印加されることになる。ノードｎｄにおける電圧は、Ｐ型ＦＥＴＰ１とＮ型ＦＥＴＮ１が交互に導通状態となることにより、高電圧の電源電圧ＶＰＰまたｈＶＮＮに応じた電圧となるため、高圧ドライバー２からの高電圧（電源電圧ＶＰＰまたはＶＮＮ）が、分離回路ＤＶＤ１を介して、超音波振動子ＨＢ１に印加され、超音波が発生する。
【００７４】
なお、反射波を超音波振動子ＨＢ１が受信した場合、超音波振動子ＨＢ１が発生する検出信号の電圧は、微弱であるため、ダイオード素子Ｄ１、Ｄ２の順方向電圧を超えない。そのため、超音波振動子ＨＢ１からの検出信号は、分離回路ＤＶＤ１を介して、ノードｎｄへ伝達されない。例えば、反射波を受信するときに、ノードｎｄの電圧を所定の電圧にするために、高圧ドライバー２には、図示しないトランジスタを設けるようにしてもよい。このトランジスタは、例えばノードｎｄと所定の電圧との間に接続し、デコーダー５からの出力信号で、導通を制御するようにしてもよい。デコーダー５からは、先に説明したように、４個の出力信号が出力されるため、出力信号ＳＳ３−１、ＳＳ３−２を除いた出力信号を用いるようにすればよい。
【００７５】
高圧レベルシフト回路７において、ゲート駆動信号ＳＰ１、ＳＮ１の電圧を、接地電圧ＧＮＤ、電源電圧ＶＰＰ、ＶＮＮへ変換する例を説明したが、これに限定されるものではない。例えば、ゲート駆動信号ＳＰ１、ＳＰ２のそれぞれを、電源電圧ＶＰＰ、ＶＮＮの電圧レベルへ変換してもよい。また、出力信号ＳＳ３−１を位相反転し、その後でレベルシフトする例を説明したが、これに限定されるものではない。また、送信信号Ｄｉｎ１、Ｄｉｎ２が２個の場合を例にして説明したが、これに限定されるものではない。
＜送信回路の構成＞
【００７６】
図２は、実施の形態１に係わる送信回路ＨＤＶ１の構成を示すブロック図である。電源電圧ＶＬＬ、ＶＤＤ、ＶＳＳのうちの少なくともいずれかの電源電圧の電圧（接地電圧ＧＮＤに対して電位）の絶対値が、小さくなったとき、出力用のトランジスタであるＰ型ＦＥＴＰ１または／およびＮ型ＦＥＴＮ１が、導通するのを防ぐために、実施の形態に係わる送信回路は、複数のパワーオンリセット回路および論理回路を備えている。
【００７７】
図２に示す送信回路ＨＤＶ１は、図１で説明した送信回路の基本構成と類似している。図２において、２は、高圧ドライバーブロックを示しており、ＤＶＤ１は、分離回路をしめしている。図２に示す高圧ドライバーブロック２および分離回路ＤＶＤ１の構成および動作は、図１で説明した高圧ドライバーブロック２および分離回路ＤＶＤ１と同じである。そのため、高圧ドライバーブロック２および分離回路ＤＶＤ１については、原則説明を省略する。
【００７８】
また、図２において、９は、高圧ドライバー制御ブロックを示している。この高圧ドライバー制御ブロック９は、図１で説明した高圧ドライバー制御ブロック２と類似している。すなわち、図１の高圧ドライバー制御ブロック２と図２の高圧ドライバー制御ブロック９とにおいて、入力回路３、レベルシフト回路４、入力端子ＴＩ１および電源端子ＴＤ、ＴＬ、ＴＧ，ＴＳは、同じである。図２に示す送信回路ＨＤＶ１においては、高圧ドライバー制御ブロック９に、第１〜第４パワーオンリセット回路１０〜１３と論理回路１４が追加され、デコーダー５およびレベルシフト回路６が変更されている。そのため、ここでは、追加された第１〜第４パワーオンリセット回路１０〜１３および論理回路１４と変更されたデコーダー５およびレベルシフト回路６について、主に説明する。
【００７９】
第１パワーオンリセット回路１０は、電源配線を介して、電源端子ＴＧ、ＴＤ、ＴＬに接続されている。すなわち、第１パワーオンリセット回路１０には、接地電圧ＧＮＤ、電源電圧ＶＤＤおよび電源電圧ＶＬＬが供給される。第１パワーオンリセット回路１０は、電源電圧ＶＬＬの電圧が、所定の値（第１の値）以下に低下したか否かを検出する。言い換えるならば、電源電圧ＶＬＬの電圧（電位）の絶対値が、所定の値（第１の値）以下になったか否かを検出する。第１パワーオンリセット回路１０は、検出の結果を、リセット信号ＰＲ１（第１リセット信号）で通知する。このリセット信号ＰＲ１は、ハイレベルが電源電圧ＶＤＤの電圧レベルであり、ロウレベルが接地電圧ＧＮＤのレベルである。電源電圧ＶＬＬの電圧が、所定の値以下に低下したとき、第１パワーオンリセット回路１０は、リセット信号ＰＲ１をハイレベルにし、所定の値を超えているとき、ロウレベルにする。
【００８０】
第２パワーオンリセット回路１１は、電源配線を介して、電源端子ＴＧ、ＴＤに接続されている。すなわち、第２パワーオンリセット回路１１には、接地電圧ＧＮＤおよび電源電圧ＶＤＤが供給されている。第２パワーオンリセット回路１１は、電源電圧ＶＤＤの電圧が、所定の値（第２の値）以下に低下したか否かを検出する。言い換えるならば、電源電圧ＶＤＤの電圧（電位）の絶対値が、所定の値（第２の値）以下になったか否かを検出する。第２パワーオンリセット回路１１は、検出の結果を、リセット信号ＰＲ２（第２リセット信号）で通知する。このリセット信号ＰＲ２は、ハイレベルが電源電圧ＶＤＤの電圧レベルであり、ロウレベルが接地電圧ＧＮＤのレベルである。電源電圧ＶＤＤの電圧が、所定の値以下に低下したとき、第２パワーオンリセット回路１１は、リセット信号ＰＲ２をハイレベルにし、所定の値を超えているとき、ロウレベルにする。
【００８１】
第３パワーオンリセット回路１２は、電源配線を介して、電源端子ＴＧ、ＴＤ、ＴＳに接続されている。すなわち、第３パワーオンリセット回路１２には、接地電圧ＧＮＤ、電源電圧ＶＤＤおよび電源電圧ＶＳＳが供給されている。第３パワーオンリセット回路１２は、電源電圧ＶＳＳの電圧が、所定の値（第３の値）以上に上昇したか否かを検出する。電源電圧ＶＳＳは、接地電圧ＧＮＤに対して負極性の電位を有する。そのため、絶対値で電源電圧ＶＳＳを表した場合、第３パワーオンリセット回路１２も、電源電圧ＶＳＳの電圧（電位）の絶対値が、所定の値（第３の値）以下になったか否かを検出することになる。第３パワーオンリセット回路１２は、検出の結果を、リセット信号ＰＲ３（第３リセット信号）で通知する。このリセット信号ＰＲ３は、ハイレベルが電源電圧ＶＤＤの電圧レベルであり、ロウレベルが接地電圧ＧＮＤのレベルである。電源電圧ＶＳＳの電圧の絶対値が、所定の値以下になったとき、第３パワーオンリセット回路１２は、リセット信号ＰＲ３をハイレベルにし、所定の値を超えているとき、ロウレベルにする。
【００８２】
第４パワーオンリセット回路１３は、電源配線を介して、電源端子ＴＧ、ＴＤ、ＴＳに接続されている。すなわち、第４パワーオンリセット回路１３には、接地電圧ＧＮＤ、電源電圧ＶＤＤおよび電源電圧ＶＳＳが供給される。第４パワーオンリセット回路１３は、電源電圧ＶＤＤの電圧が、所定の値（第４の値）以下に低下したか否かを検出する。言い換えるならば、電源電圧ＶＤＤの電圧（電位）の絶対値が、所定の値（第４の値）以下になったか否かを検出する。第４パワーオンリセット回路１３は、検出の結果を、リセット信号ＰＲ４（第４リセット信号）で通知する。このリセット信号ＰＲ４は、ハイレベルが接地電圧ＧＮＤのレベルであり、ロウレベルが電源電圧ＶＳＳの電圧レベルである。電源電圧ＶＤＤの電圧が、所定の値以下に低下したとき、第４パワーオンリセット回路１３は、リセット信号ＰＲ４をロウレベルにし、所定の値を超えているとき、ハイレベルにする。
【００８３】
第１パワーオンリセット回路１０、第２パワーオンリセット回路１１および第３パワーオンリセット回路１２から出力されているリセット信号ＰＲ１、ＰＲ２およびＰＲ３は、論理和演算を行う論理回路１４に入力されている。これにより、論理回路１４は、リセット信号ＰＲ１、ＰＲ２およびＰＲ３のうちの少なくともいずれかがハイレベルとなることにより、ハイレベルの合成リセット信号ＰＣＭを出力することになる。すなわち、電源電圧ＶＬＬ、ＶＤＤおよびＶＳＳのうちの少なくともいずれかの電圧の絶対値が、所定の値（第１の値〜第３の値）以下になると、合成リセット信号ＰＣＭは、ハイレベルとなる。論理回路１４は、電源配線を介して電源端子ＴＤ、ＴＧに接続され、電源電圧ＶＤＤを動作電圧として動作している。合成リセット信号ＰＣＭのハイレベルは、例えば電源電圧ＶＤＤの電圧レベルであり、ロウレベルは、接地電圧ＧＮＤのレベルである。勿論、リセット信号ＰＲ１〜ＰＲ３の全てがロウレベルであれば、合成リセット信号ＰＣＭもロウレベルとなる。
【００８４】
合成リセット信号ＰＣＭは、デコーダー５に供給される。デコーダー５は、合成リセット信号ＰＣＭが、ロウレベルのとき、図１で説明したデコーダー５と同じ動作をする。すなわち、レベルシフト回路４からの出力信号ＳＳ２−１、ＳＳ２−２をデコードし、デコードの結果を出力する。これに対して、合成リセット信号ＰＣＭが、ハイレベルの場合、このハイレベルの合成リセット信号ＰＣＭに応答して、所定の状態となる。すなわち、Ｐ型ＦＥＴＰ１およびＮ型ＦＥＴＮ１のそれぞれが、非導通となるような出力信号ＳＳ３−１、ＳＳ３−２を出力するような状態に、デコーダー５は制御される。この実施の形態１では、デコーダー５は、出力信号ＳＳ３−１およびＳＳ３−２の両方をロウレベルにする状態となる。
【００８５】
図７は、実施の形態１に係わるデコーダー５の構成を示すブロック図である。デコーダー５は、デコーダー回路ＤＥＣとフリップフロップ回路ＦＦ１〜ＦＦ４を備えている。デコーダー回路ＤＥＣは、レベルシフト回路４からの出力信号ＳＳ２−１、ＳＳ２−２をデコードする。フリップフロップ回路ＦＦ１〜ＦＦ４のそれぞれは、データ入力端子Ｉと、クリア端子Ｃと、データ出力端子Ｏとを備えている。
【００８６】
デコーダー回路ＤＥＣによってデコードされた結果は、対応するフリップフロップ回路ＦＦ１〜ＦＦＦ４のデータ入力端子Ｉに供給されている。また、フリップフロップ回路ＦＦ１〜ＦＦ４のそれぞれのクリア端子Ｃには、合成リセット信号ＰＣＭが供給されている。
【００８７】
フリップフロップ回路ＦＦ１〜ＦＦ４のそれぞれは、クリア端子Ｃに供給されている合成リセット信号ＰＣＭが、ロウレベルのときには、データ入力端子Ｉに供給されているデコーダー回路ＤＥＣの出力を、データ出力端子Ｏから出力される。これに対して、クリア端子Ｃに供給されている合成リセット信号ＰＣＭが、ハイレベルのときには、データ入力端子Ｉに供給されているデコーダー回路ＤＥＣの出力とは無関係に、データ出力端子Ｏからロウレベルを出力する。
【００８８】
これにより、合成リセット信号ＰＣＭがロウレベルの場合には、フリップフロップ回路ＦＦ１、ＦＦ４のそれぞれのデータ出力端子Ｏからは、出力信号ＳＳ２−１、ＳＳ２−２をデコードした結果に応じて、ハイレベルまたはロウレベルの出力信号ＳＳ３−１、ＳＳ３−２が出力されることになる。一方、合成リセット信号ＰＣＭがハイレベルの場合には、フリップフロップ回路ＦＦ１、ＦＦ４のデータ出力端子Ｏからは、ロウレベルの出力信号ＳＳ３−１、ＳＳ３−２が出力されることになる。このようにして、合成リセット信号ＰＣＭが、ハイレベルのときには、デコーダー５は所定の状態にされる。なお、デコーダー回路ＤＥＣおよびフリップフロップ回路ＦＦ１〜ＦＦ４のそれぞれも、電源電圧ＶＤＤを動作電圧として動作しており、ハイレベルは電源電圧ＶＤＤの電圧レベルであり、ロウレベルは接地電圧ＧＮＤのレベルである。
【００８９】
図７では、フリップフロップ回路ＦＦ１〜ＦＦ４が、デコーダー回路ＤＥＣの出力を受けるように構成されているが、これに限定されるものではない。例えば、デコーダー回路ＤＥＣの入力側にフリップフロップ回路ＦＦ１、ＦＦ２を設けるようにしてもよい。この場合も、フリップフロップ回路ＦＦ１、ＦＦ２が合成リセット信号ＰＣＭによって、クリアされ、出力信号ＳＳ３−１、ＳＳ３−２のそれぞれが、ロウレベルになるようにすればよい。また、フリップフロップ回路を、デコーダー５に設けなくてもよい。この場合には、デコーダー回路ＤＥＣにクリア端子を設け、デコーダー回路ＤＥＣのクリア端子に合成リセット信号ＰＣＭを供給するようにする。デコーダー回路ＤＥＣは、クリア端子にハイレベルの合成リセット信号ＰＣＭが供給されたとき、出力信号ＳＳ３−１、ＳＳ３−２のそれぞれをロウレベルとするようにすればよい。
【００９０】
電源電圧ＶＬＬ、ＶＤＤおよびＶＳＳのうちの少なくともいずれかの電圧の絶対値が、所定の値以下となったとき、デコーダー５の出力信号ＳＳ３−１およびＳＳ３−２は、ロウレベル（接地電圧ＧＮＤ）になる。
【００９１】
出力信号ＳＳ３−１がロウレベルとなることにより、高圧レベルシフト回路７は、図１で説明したように、ゲート駆動信号ＳＰ１の電圧を、電源電圧ＶＰＰの電圧レベルにする。これにより、Ｐ型ＦＥＴＰ１は非導通状態となる。
【００９２】
また、出力信号ＳＳ３−２がロウレベルとなることにより、レベルシフト回路６は、出力信号ＳＳ３−２をレベルシフトして、電源電圧ＶＳＳの電圧レベルを有するロウレベルを出力信号ＳＳ４として出力する。
【００９３】
Ｎ型ＦＥＴＮ１のソースには、最大で−１００Ｖの電圧が、電源電圧ＶＮＮとして供給される。そのため、Ｎ型ＦＥＴＮ１を非導通にするためには、ゲート駆動信号ＳＮ１の電圧を、負極性の電圧にすることが要求される。そのため、この実施の形態１においては、デコーダー５から出力された、出力信号ＳＳ３−２のロウレベルである接地電圧ＧＮＤをレベルシフト回路６によって、負極性の電源電圧ＶＳＳの電圧レベルへレベル変換し、レベルシフト回路６から出力されたロウレベルを、高圧レベルシフト回路７によって、負の電源電圧ＶＮＮの電圧レベルまでレベル変換をしている。すなわち、複数ステップで、ゲート駆動信号ＳＮ１を負極性の高電圧へ変換している。これにより、レベル変換に要する負担の低減を図ることが可能である。
【００９４】
レベルシフト回路６の構成例は、後で図３を用いて説明するが、電源電圧ＶＤＤの電圧の絶対値が、所定の値以下となったとき、レベルシフト回路６の動作が不安定となり、誤動作が発生することが考えられる。この実施の形態１においては、第４パワーオンリセット回路１３からのリセット信号ＰＲ４によって、レベルシフト回路６を所定の状態にすることにより、レベルシフト回路６の動作不安定に伴う誤動作の発生が防がれる。
【００９５】
電源電圧ＶＬＬまたは／および電源電圧ＶＳＳの電圧の絶対値が、所定の値以下になったときには、レベルシフト回路６は安定して動作する。そのため、電源電圧ＶＬＬおよび電源電圧ＶＳＳのうちの少なくともいずれかの電圧の絶対値が所定の値以下となったときには、デコーダー５からのロウレベルの出力信号ＳＳ３−２は、レベルシフト回路６によって、レベル変換される。このレベル変換により、レベルシフト回路６からは、電源電圧ＶＳＳの電圧レベルを有する出力信号ＳＳ４が、高圧レベルシフト回路７へ供給される。これにより、図１で説明したように、高圧レベルシフト回路７は、電源電圧ＶＮＮの電圧を有するゲート駆動信号ＳＮ１を出力する。その結果、Ｎ型ＦＥＴＮ１も非導通状態となる。
【００９６】
これにより、電源電圧ＶＬＬおよび電源電圧ＶＳＳのうちの少なくともいずれかの電圧の絶対値が所定の値以下となったときには、Ｐ型ＦＥＴＰ１およびＮ型ＦＥＴＮ１の両方が非導通となり、短絡あるいは誤った高電圧の出力を防ぐことが可能となる。
＜＜レベルシフト回路の構成＞＞
【００９７】
次に、図３を用いて、実施の形態１に係わるレベルシフト回路６の構成を説明する。図６は、レベルシフト回路６の構成を示す回路図である。
【００９８】
レベルシフト回路６は、Ｐ型ＦＥＴｐ１〜ｐ６と、Ｎ型ＦＥＴｎ１〜ｎ６と、２入力アンド回路ＡＤとによって構成されている。図３において、ＶＤＤ−Ｌは、レベルシフト回路６と電源端子ＴＤとを接続する電源配線を示しており、ＶＳＳ−Ｌは、レベルシフト回路６と電源端子ＴＳとを接続する電源配線を示しており、ＧＮＤ−Ｌは、レベルシフト回路６と電源端子ＴＧとを接続する電源配線を示している。そのため、電源配線ＶＤＤ−Ｌには、電源電圧ＶＤＤが供給され、電源配線ＶＳＳ−Ｌには、電源電圧ＶＳＳが供給され、電源配線ＧＮＤ−Ｌには、接地電圧ＧＮＤが供給される。
【００９９】
Ｐ型ＦＥＴｐ１、ｐ２のソースは、電源配線ＶＤＤ−Ｌに接続され、Ｎ型ＦＥＴｎ１，ｎ２のソースは、電源配線ＧＮＤ−Ｌに接続され、Ｐ型ＦＥＴｐ１、ｐ２のそれぞれのドレインは、Ｎ型ＦＥＴｎ１、ｎ２のそれぞれのドレインに接続されている。Ｐ型ＦＥＴｐ１のゲートとＮ型ＦＥＴｎ１のゲートは共通に接続され、デコーダー６からの出力信号ＳＳ３−２が供給される。また、Ｐ型ＦＥＴｐ２のゲートとＮ型ＦＥＴｎ２のゲートも共通に接続されている。このＰ型ＦＥＴｐ２のゲートとＮ型ＦＥＴｎ２のゲートには、上記した出力信号ＳＳ３−２を位相反転して得た反転信号／ＳＳ３−２が供給される。
【０１００】
Ｐ型ＦＥＴｐ３、ｐ４のソースは、電源配線ＧＮＤ−Ｌに接続され、Ｎ型ＦＥＴｎ３，ｎ４のソースは、電源配線ＶＳＳ−Ｌに接続されている。Ｐ型ＦＥＴｐ３、ｐ４のそれぞれのドレインは、Ｎ型ＦＥＴｎ３、ｎ４のそれぞれのドレインに接続されている。Ｐ型ＦＥＴｐ３のゲートとＮ型ＦＥＴｎ３のゲートは共通に接続され、Ｐ型ＦＥＴｐ４とＮ型ＦＥＴｎ４のドレインに接続され、Ｐ型ＦＥＴｐ４のゲートとＮ型ＦＥＴｎ４のゲートは共通に接続され、Ｐ型ＦＥＴｐ３とＮ型ＦＥＴｎ３のドレインに接続されている。
【０１０１】
すなわち、Ｐ型ＦＥＴｐ３とＮ型ＦＥＴｎ３により、第１インバータ回路が構成され、Ｐ型ＦＥＴｐ４とＮ型ＦＥＴｎ４により、第２インバータ回路が構成されている。この第１インバータ回路（ｐ３、ｎ３）の入力は、第２インバータ回路（ｐ４、ｎ４）の出力に接続され、第２インバータ回路の入力は、第１インバータ回路の出力に接続されていることになる。その結果、所謂ラッチ回路が、第１インバータ回路と第２インバータ回路によって構成されていることになる。
【０１０２】
この実施の形態１では、第１インバータ回路の入力（ｐ３、ｎ３のゲート）は、ゲートが電源配線ＧＮＤ−Ｌに接続されたＮ型ＦＥＴｎ６のソースに接続されている。Ｎ型ＦＥＴｎ６のドレインは、ゲートが電源配線ＧＮＤ−Ｌに接続されたＰ型ＦＥＴｐ６のドレインに接続されている。また、Ｐ型ＦＥＴｐ６のソースは、Ｐ型ＦＥＴｐ２およびＮ型ＦＥＴｎ２のドレインに接続されている。同様に、第２インバータ回路の入力（ｐ４、ｎ４のゲート）は、ゲートが電源配線ＧＮＤ−Ｌに接続されたＮ型ＦＥＴｎ５のソースに接続されている。Ｎ型ＦＥＴｎ５のドレインは、ゲートが電源配線ＧＮＤ−Ｌに接続されたＰ型ＦＥＴｐ５のドレインに接続されている。また、Ｐ型ＦＥＴｐ５のソースは、Ｐ型ＦＥＴｐ１およびＮ型ＦＥＴｎ１のドレインに接続されている。
【０１０３】
Ｐ型ＦＥＴｐ１とＮ型ＦＥＴｎ１によって、電源電圧ＶＤＤと接地電圧ＧＮＤとを動作電圧とした第３インバータ回路が構成されている。同様に、Ｐ型ＦＥＴｐ２とＮ型ＦＥＴｎ２によって、電源電圧ＶＤＤと接地電圧ＧＮＤとを動作電圧とした第４インバータ回路が構成されている。第３インバータ回路（ｐ１、ｎ１）は、出力信号ＳＳ３−２を位相反転し、電源電圧ＶＤＤの電圧レベルまたは接地電圧ＧＮＤのレベルを出力する。この第３インバータ回路の出力電圧は、Ｐ型ＦＥＴｐ５およびＮ型ＦＥＴｎ５を介して、第２インバータ回路（ｐ４、ｎ４）の入力に供給される。同様に、第４インバータ回路（ｐ２、ｎ２）は、反転信号／ＳＳ３−２を位相反転し、電源電圧ＶＤＤの電圧レベルまたは接地電圧ＧＮＤのレベルを出力する。この第４インバータ回路の出力電圧は、Ｐ型ＦＥＴｐ６およびＮ型ＦＥＴｎ６を介して、第１インバータ回路（ｐ３、ｎ３）の入力に供給される。
【０１０４】
すなわち、出力信号ＳＳ３−２および反転信号／ＳＳ３−２に基づいて、電源電圧ＶＤＤの電圧レベルと接地電圧ＧＮＤのレベルとの間で変化する電圧が、それぞれのゲートに接地電圧ＧＮＤが供給されたＰ型ＦＥＴおよびＮ型ＦＥＴを介して、ラッチ回路の入力に供給されていることになる。ラッチ回路は、この供給された電圧に従って、状態を保持し、ノードＬＳ２ｏｕｔの電圧は、出力信号ＳＳ３−２の電圧に従って、電源電圧ＶＳＳの電圧レベルまたは接地電圧ＧＮＤとなる。
【０１０５】
例えば、出力信号ＳＳ３−２が電源電圧ＶＤＤの電圧レベル（ハイレベル）であれば、Ｎ型ＦＥＴｎ１およびＰ型ＦＥＴｐ２が導通し、第１インバータ回路の入力には、Ｐ型ＦＥＴｐ６およびＮ型ＦＥＴｎ６を介して、電源電圧ＶＤＤの電圧レベルが供給される。このとき、第２インバータ回路の入力には、Ｐ型ＦＥＴｐ５およびＮ型ＦＥＴｎ５を介して、接地電圧ＧＮＤのレベルが供給される。これにより、第１インバータ回路の出力は、電源電圧ＶＳＳの電圧レベルとなり、第２インバータ回路の出力は、接地電圧ＧＮＤのレベルとなる。この状態が、ラッチ回路に保持され、ノードＬＳ２ｏｕｔの電圧は、ハイレベルである接地電圧ＧＮＤとなる。
【０１０６】
これに対して、出力信号ＳＳ３−２が接地電圧ＧＮＤ（ロウレベル）であれば、Ｎ型ＦＥＴｎ２およびＰ型ＦＥＴｐ１が導通し、第２インバータ回路の入力には、Ｐ型ＦＥＴｐ５およびＮ型ＦＥＴｎ５を介して、電源電圧ＶＤＤの電圧レベルが供給される。このとき、第１インバータ回路の入力には、Ｐ型ＦＥＴｐ６およびＮ型ＦＥＴｎ６を介して、接地電圧ＧＮＤのレベルが供給される。これにより、第２インバータ回路の出力は、電源電圧ＶＳＳの電圧レベルとなり、第１インバータ回路の出力は、接地電圧ＧＮＤとなる。この状態が、ラッチ回路に保持され、ノードＬＳ２ｏｕｔの電圧は、ロウレベルである電源電圧ＶＳＳの電圧レベルとなる。
【０１０７】
このようにして、電源電圧ＶＤＤをハイレベルとし、接地電圧ＧＮＤをロウレベルとする出力信号ＳＳ３−２は、接地電圧ＧＮＤをハイレベルとし、負極性の電源電圧ＶＳＳの電圧レベルをロウレベルとした信号へレベル変換される。
【０１０８】
なお、ゲートが接地電圧ＧＮＤに接続されたＰ型ＦＥＴｐ５、ｐ６およびＮ型ＦＥＴｎ５、ｎ６を介して、第３および第４インバータ回路の出力電圧をラッチ回路に供給するようにしたことで、ラッチ回路の出力における電圧により、第３および第４インバータ回路に逆流が発生することが防がれている。
【０１０９】
例えば、ノードＬＳ２ｏｕｔが接地電圧ＧＮＤになっている状態を、ラッチ回路が保持しているときに、電源配線ＶＤＤ−Ｌにおける電源電圧ＶＤＤの電圧が、所定の値以下になった場合、すなわち電源電圧ＶＤＤの電圧の絶対値が、所定の値以下になった場合、上述したように、論理回路１４からの合成リセット信号ＰＣＭは、ハイレベルとなり、デコーダー５は所定の状態となる。デコーダー５が所定の状態となることによって、デコーダー５は、出力信号ＳＳ３−１およびＳＳ３−２をロウレベルにする。出力信号ＳＳ３−２がロウレベルとなることにより、Ｐ型ＦＥＴｐ１が導通するが、電源電圧ＶＤＤの電圧が、所定の値以下になっているため、第２インバータ回路の入力に供給される電圧のレベルが低くなる。そのため、ラッチ回路が不安定な状態となり、例えば、ノードＬＳ２ｏｕｔにおける電圧は、接地電圧ＧＮＤとなっている状態を継続してしまうことが考えられ、ラッチ回路の状態を変更することが不可能となることが考えられる。
【０１１０】
ノードＬＳ２ｏｕｔの電圧が、接地電圧ＧＮＤ（ハイレベル）に維持され、電源電圧ＶＳＳの電圧レベル（ロウレベル）へ変更されないと、電源電圧ＶＤＤの電圧が、所定の値以下になっても、高圧ドライバー２内のＮ型ＦＥＴＮ１は、導通状態を継続することになり、送信回路ＨＤＶ１から、負の高電圧である電源電圧ＶＮＮが出力されてしまうことになる。
【０１１１】
この実施の形態１においては、レベルシフト回路６に２入力のアンド回路ＡＤが設けられている。このアンド回路ＡＤの一方の入力は、ノードＬＳ２ｏｕｔに接続され、他方の入力には、リセット信号ＰＲ４が供給される。アンド回路ＡＤの出力が、上記した出力信号ＳＳ４として、高圧レベルシフト回路７へ供給される。ここで、アンド回路ＡＤには、接地電圧ＧＮＤと電源電圧ＶＳＳが供給され、これらの電圧を動作電圧として動作する。すなわち、アンド回路ＡＤから出力される出力信号ＳＳ４は、接地電圧ＧＮＤのレベルをハイレベルとし、電源電圧ＶＳＳの電圧レベルをロウレベルとした信号となる。
【０１１２】
図２において説明したように、第４リセット回路１３は、電源電圧ＶＤＤの電圧が所定の値以下となったとき、電源電圧ＶＳＳの電圧レベルを有するロウレベルのリセット信号ＰＲ４を出力する。そのため、電源電圧ＶＤＤの電圧が所定の値以下となったとき、アンド回路ＡＤの他方の入力には、ロウレベルが供給されることになり、アンド回路ＡＤの出力信号ＳＳ４は、ロウレベル（電源電圧ＶＳＳの電圧レベル）となる。その結果、Ｎ型ＦＥＴＮ１は非導通状態とされる。これにより、電源電圧ＶＤＤの電圧の絶対値が所定の値以下になった場合も、Ｎ型ＦＥＴＮ１を介して負の高電圧である電源電圧ＶＮＮが出力されるのを防ぐことが可能となる。
【０１１３】
言い換えるならば、電源電圧ＶＤＤの電圧の絶対値が、所定の値以下となったとき、レベルシフト回路６は、デコーダー５からの出力にかかわらずに、高圧ドライバー２内のＮ型ＦＥＴＮ１を非導通にするレベルの出力信号ＳＳ４を出力するような所定の状態になるように、第４リセット回路１３によって、強制的に制御される。すなわち、レベルシフト回路６内のラッチ回路は不安定な状態であっても、シフトレジスタ回路６から、高圧ドライバー２内のトランジスタを非導通にするような出力信号ＳＳ４を出力させることが可能である。アンド回路ＡＤは、リセット信号ＰＲ４に従って、出力信号ＳＳ４の電位を、強制的に、ロウレベル（電源電圧ＶＳＳの電圧レベル）に制限する制限回路と見なすことができる。
【０１１４】
以上述べたように、実施の形態１によれば、送信回路ＨＤＶ１に動作電圧として供給される正極性および負極性を含む複数種類の電源電圧（ＶＤＤ、ＶＳＳ、ＶＬＬ）のうちのすくなくともいずれかの電圧の絶対値が、所定の値以下になったとき、高圧ドライバー２において、正極性の高電圧（ＶＰＰ）と負極性の高電圧（ＶＮＮ）とが、短絡することを防ぐことが可能である。また、高圧ドライバー２から、誤って正極性または負極性の高電圧が出力されるのを防ぐことが可能である。
【０１１５】
誤って高電圧が出力されるのを防ぐことが可能であるため、受信回路ＲＣＶ１等の周辺部品が損傷あるいは破壊されるのを防ぐことが可能である。その結果、超音波診断装置の開発が遅延することを防ぐことも可能となる。
【０１１６】
パルサー半導体装置ＣＨＰに電源電圧を投入する場合、誤動作、損傷等を防ぐために、絶対値の小さい電源電圧から順番に投入することが行われる。この電源電圧の投入順番としては、例えば、接地電圧ＧＮＤを投入し、その後で電源電圧ＶＬＬを投入し、電源電圧ＶＬＬの後に、電源電圧ＶＤＤおよびＶＳＳを投入し、さらにその後で高電圧である電源電圧ＶＰＰおよびＶＮＮを投入する。この実施の形態１においては、電源電圧ＶＬＬ、ＶＤＤおよびＶＳＳのいずれかの電圧の絶対値が、所定の値以下のとき、高圧ドライバー２、すなわちパルサー半導体装置から高電圧が出力されるのを防ぐことが可能である。そのため、電源の投入順番の自由度を向上することが可能となる。
【０１１７】
実施の形態１では、高圧ドライバー２内のＮ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１を非導通にするために、デコーダー５およびレベルシフト回路６からロウレベルの出力信号ＳＳ３−１、ＳＳ３−２およびＳＳ４を出力する場合を説明したが、これに限定されるものではない。例えば、出力信号ＳＳ３−１、ＳＳ３−２およびＳＳ４がハイレベルのとき、Ｎ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１が非導通となるようにしてもよい。この場合には、出力信号ＳＳ３−１、ＳＳ３−２およびＳＳ４がハイレベルのとき、Ｎ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１が非導通となるように、例えば高圧レベルシフト回路７（高圧回路）の構成を変更すればよい。また、合成リセット信号ＰＣＭを形成する論理回路は、論理和を演算する論理回路に限定されるものではない。
【０１１８】
第１〜第４パワーオンリセット回路１０〜１３のそれぞれは、電源電圧の電圧の絶対値が、所定の値以下か否かを検出して、検出信号（リセット信号）を出力する構成であればよく、種々の構成をとることが可能である。第１〜第３パワーオンリセット回路１０〜１２が検出を行う際に基準となる所定の値は、それぞれのパワーオンリセット回路によって検出する電源電圧の極性および電圧値が異なるため、互いに異なる値である。また、第４パワーオンリセット回路１３と第２パワーオンリセット回路１１とは、同じ電源電圧ＶＤＤの電圧を検出する。そのため、第４パワーオンリセット回路１３と第２パワーオンリセット回路１１は、同じ値を所定の値として、電源電圧ＶＤＤの電圧が、この所定の値以下か否かを検出するようにしてもよい。勿論、第４パワーオンリセット回路１３と第２パワーオンリセット回路１１が基準とする所定の値は互いに異なっていてもよい。
【０１１９】
また、レベルシフト回路４は、レベル変換を行うことが可能な構成であればよく、種々の構成をとることが可能である。レベルシフト回路６の構成も、図３に示した構成に限定されるものではなく、ラッチ回路を備えていれば種々の構成をとることが可能である。
【０１２０】
実施の形態１では、デコーダー５の出力信号ＳＳ３−２をレベルシフト回路６でレベルシフトし、レベルシフトにより得られた出力信号ＳＳ４に基づいて、Ｎ型ＦＥＴＮ１の導通を制御している。しかしながら、デコーダー５の出力信号ＳＳ３−１についても、レベルシフト回路６と同様の構成を有するレベルシフト回路を設けるようにしてもよい。この場合、設けたレベルシフト回路によってレベルシフトされた出力信号に基づいて、Ｐ型ＦＥＴＰ１の導通が制御されることになる。
【０１２１】
第１〜第４パワーオンリセット回路１０〜１３と論理回路１４とによって、送信回路または周辺部品が損傷あるいは破壊されるのを保護すると言う観点で見た場合、第１〜第４パワーオンリセット回路１０〜３と論理回路１４とによって、保護回路が構成されていると見なすことができる。また、ラッチ回路を備えたレベルシフト回路によって生じる損傷あるいは破壊から保護すると言う観点で、保護回路を区別した場合、第１〜第３パワーオンリセット回路１０〜１２と論理回路１４とによって、第１保護回路が構成され、第４パワーオンリセット回路１３によって、第２保護回路が構成されていると見なすことができる。
【０１２２】
この場合、電源電圧ＶＬＬ、電源電圧ＶＤＤおよび電源電圧ＶＳＳの少なくともいずれかの電位の絶対値が、所定の値以下になったとき、デコーダー５が、トランジスタＰ１、Ｎ１を非導通とするような出力信号ＳＳ３−１、ＳＳ３−２を出力するように、第１保護回路によって制御されることになる。また、電源電圧ＶＤＤの電位の絶対値が、所定の値以下になったとき、出力信号ＳＳ４によってトランジスタＮ１が非導通となるように、レベルシフト回路６が、第２保護回路によって制御されることになる。
（実施の形態２）
【０１２３】
図４は、実施の形態２に係わる送信回路の構成を示すブロック図である。図４に示す送信回路ＨＤＶ１の構成は、図２に示した送信回路と類似している。図２に示した送信回路との相違は、温度検出回路１５が追加され、論理和を演算する論理回路１４が論理回路１４Ａと変更されたことである。図４においては、図２に示した入力回路３、レベルシフト回４、デコーダー５およびレベルシフト回路６が、纏めて１つの回路ブロック１Ａとして描かれている。すなわち、図４において、回路ブロック１Ａには、図２で説明した入力回路３、レベルシフト回路４、デコーダー５およびレベルシフト回路６が含まれている。また、図４には、電源電圧ＶＤＤ、ＶＳＳ、ＶＬＬ、ＶＰＰ、ＶＮＮおよび接地電圧ＧＮＤが供給される電源端子ＴＤ、ＴＳ、ＴＬ、ＴＰ、ＴＮおよびＴＧのみが示されており、供給される電源電圧は省略されている。同様に、送信信号Ｄｉｎ１、Ｄｉｎ２は、省略され、入力端子ＴＩ１のみが、図４には示されている。また、高圧ドライバー２の構成についても、図４では省略されている。
【０１２４】
この実施の形態２において、受信回路ＨＤＶ１は、温度を検出する温度検出回路１５を備えている。この温度検出回路１５は、特に制限されないが、半導体チップ上に形成され、電源配線を介して電源端子ＴＧおよびＴＤに接続されており、電源電圧ＶＤＤを動作電圧として動作する。すなわち、温度検出回路１５は、温度が所定の温度以上か否かの検出を行い、検出結果を検出信号（リセット信号）ＴＤＴとして、論理回路１４Ａへ供給する。ここで、検出信号ＴＤＴは、電源電圧ＶＤＤの電圧レベルをハイレベルとし、接地電圧ＧＮＤをロウレベルとした信号である。温度が所定の温度以上のとき、温度検出回路１５は、検出信号ＴＤをハイレベルにし、温度が、所定の温度未満のとき、検出信号ＴＤＴをロウレベルにする。
【０１２５】
図２では、論理回路１４は、３入力で、リセット信号ＰＲ１〜ＰＲ３の論理和演算を実施していた。これに対して、実施の形態２では、３入力の論理回路１４が、４入力の論理回路１４Ａへ変更されている。すなわち、論理回路１４Ａには、論理回路１４と同様に、リセット信号ＰＲ１〜ＰＲ３が供給され、さらに検出信号ＴＤＴが供給されている。論理回路１４Ａは、リセット信号ＰＲ１、ＰＲ２、ＰＲ３および検出信号ＴＤＴの間で論理和の演算を実行する。論理演算の結果は、図２と同様に、合成リセット信号ＰＣＭとして、デコーダー５（図２）へ供給される。
【０１２６】
実施の形態１と同様に、電源電圧ＶＤＤ、ＶＳＳおよびＶＬＬのうちの少なくともいずれかの電圧の絶対値が、所定の値以下になると、リセット信号ＰＲ１〜ＰＲ３のうち、所定の値以下になった電源電圧に対応するリセット信号が、ハイレベルとなる。また、温度が、所定の温度以上になると、検出信号ＴＤＴがハイレベルになる。そのため、論理回路１４Ａから出力される合成リセット信号ＰＣＭは、電源電圧ＶＤＤ、ＶＳＳおよびＶＬＬのうちの少なくともいずれかの電圧の絶対値が、所定の値以下になったとき、または温度が所定の温度以上になったとき、ハイレベルとなる。
【０１２７】
この合成リセット信号ＰＣＭがハイレベルとなることにより、図２で説明したように、高圧ドライバー２内のＮ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１が非導通状態にされる。すなわち、実施の形態１と比較した場合、温度が所定の温度以上となったときにも、Ｎ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１が非導通状態とされることになる。
【０１２８】
高圧ドライバー２を構成するＮ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１は、高電圧の電源電圧ＶＰＰ、ＶＮＮを出力する。そのため、これらのトランジスタ（Ｎ１、Ｐ１）は温度上昇しやすく、熱による破損の危険性がある。これらのトランジスタが破損すると、例えば、これらのトランジスタを介して、電源電圧ＶＰＰまたは／およびＶＮＮとノードｎｄとの間をリーク電流が流れる。リーク電流が流れることにより、パルサー半導体装置ＣＨＰまたは／および受信回路等の周辺部品にダメージが与えられ、悪影響となる。
【０１２９】
温度検出回路１５は、トランジスタ（Ｎ１、Ｐ１）と同じ半導体チップ上に設けられている。そのため、例えば、トランジスタが破壊するときの半導体チップの温度よりも低い温度を、所定の温度として設定する。これにより、トランジスタが破壊する前に、これらのトランジスタを非導通状態にし、トランジスタの電流経路を遮断して、温度の上昇を防ぐことが可能となる。
（実施の形態３）
【０１３０】
図５は、実施の形態３に係わる送信回路の構成を示すブロック図である。図５に示す送信回路ＨＤＶ１の構成は、図４に示した送信回路の構成と類似している。ここでは、図４に示した送信回路との相違点を主に説明する。図４に示した送信回路と比較すると、図５に示した送信回路ＨＤＶ１は、送受信分離スイッチ制御回路１６を備えている。送受信分離スイッチ制御回路１６は、図６で説明した送受信分離スイッチＲＴＣ１を制御する回路である。
【０１３１】
図４と比較すると、図５には、パルサー半導体装置ＣＨＰの入出力端子ＴＵ１および出力端子ＴＲ１と、分離回路ＤＶＤ１と、送受信分離スイッチＴＲ１が描かれている。図６で説明したように、パルサー半導体装置ＣＨＰの入出力端子ＴＵ１は、超音波振動子ＨＢ１に接続され、出力端子ＴＲ１は、受信回路ＲＣＶ１の入力に接続される。分離回路ＤＶＤ１については、既に図１において説明しているので、説明は省略する。
【０１３２】
送受信分離スイッチ制御回路１６は、電源配線を介して、電源端子ＴＤおよびＴＧに接続されており、電源電圧ＶＤＤを動作電圧として動作する。そのため、この送受信分離スイッチ制御回路１６は、特に制限されないが、電源電圧ＶＤＤの電圧レベルをハイレベルとし、接地電圧ＧＮＤのレベルをロウレベルとしたスイッチ制御信号ＴＴＣを、送受信分離スイッチＲＴＣ１へ出力する。送受信分離スイッチ制御回路１６は、回路ブロック１Ａ内のデコーダー５（図１、図２）から出力信号ＲＴＣＣと合成リセット信号ＰＣＭを受け、スイッチ制御信号ＴＴＣを形成して、出力する。
【０１３３】
デコーダー５は、図１で説明したように、送信信号Ｄｉｎ１、Ｄｉｎ２に基づいて、４個の出力信号を形成する。この４個の出力信号のうち２個の出力信号ＳＳ３−１、ＳＳ３−２は、図１で説明したように、Ｎ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１の導通を制御するために用いられる。特に制限されないが、この実施の形態３においては、残りの２個の出力信号のうち１個の出力信号が、上記した出力信号ＲＴＣＣとして用いられる。
【０１３４】
送信信号Ｄｉｎ１、Ｄｉｎ２の組合せによって、デコーダー５が、出力信号ＲＴＣＣを、例えばハイレベルにする。送受信分離スイッチ制御回路１６は、出力信号ＲＴＣＣのハイレベルに応答して、スイッチ制御信号ＴＴＣをハイレベルにする。スイッチ制御信号ＴＴＣがハイレベルとなることにより、送受信分離スイッチＲＴＣ１が導通状態となる。送受信分離スイッチＲＴＣ１が導通状態となることにより、入出力端子ＴＵ１は、送受信分離スイッチＲＴＣ１を介して、出力端子ＴＲ１に電気的に接続される。これにより、超音波振動子ＨＢ１からの微少な検出信号が、受信回路ＲＣＶ１に入力され、増幅される。
【０１３５】
これに対して、送信信号Ｄｉｎ１、Ｄｉｎ２によって、Ｎ型ＦＥＴＮ１およびＰ型ＦＥＴＰ１の導通／非導通を制御しているときには、デコーダー５からはロウレベルの出力信号ＲＴＣＣが出力されることになる。出力信号ＲＴＣＣがロウレベルとなることにより、送受信分離スイッチ制御回路１６は、スイッチ制御信号ＴＴＣをロウレベルとする。これにより、送受信分離スイッチＲＴＣ１は、非導通状態となる。すなわち、入出力端子ＴＵ１と出力端子ＴＲ１とが電気的に分離される。その結果、送信回路ＨＤＶ１が、高電圧の電源電圧を出力しているとき、受信回路ＲＣＶ１に高電圧が供給されるのを防ぐことが可能である。
【０１３６】
しかしながら、電源電圧ＶＤＤ、ＶＳＳ、ＶＬＬのうちの少なくともいずれかの電圧の絶対値が、所定の値以下となり、送信回路ＨＤＶ１から誤って高電圧が出力されたとき、送受信分離スイッチが導通状態にされていると、高電圧が、送受信分離スイッチＲＴＣ１を介して受信回路ＲＣＶ１に供給されてしまう。この場合には、受信回路が高電圧によって損傷あるいは破壊される可能性がある。
【０１３７】
この実施の形態３においては、送受信分離スイッチ制御回路１６は、合成リセット信号ＰＣＭが、ハイレベルとなったとき、出力信号ＲＴＣＣのレベルにはかかわらずに、スイッチ制御信号ＴＴＣをロウレベルにする。これにより、送受信分離スイッチＲＴＣ１は非導通状態とされる。すなわち、電源電圧ＶＤＤ、ＶＳＳ、ＶＬＬのうちの少なくともいずれかの電圧の絶対値が、所定の値以下になったときには、送受信分離スイッチＲＴＣ１は、強制的に、非導通状態にされる。
【０１３８】
実施の形態３においては、実施の形態１および２で説明したように、電源電圧ＶＤＤ、ＶＳＳ、ＶＬＬのうちの少なくともいずれかの電圧の絶対値が、所定の値以下になったときには、高圧ドライバー２から高電圧が出力されないように制御される。また、送受信分離スイッチＲＴＣ１が非導通状態となるように制御される。これにより、より確実に、受信回路等の周辺部品が損傷あるいは破壊されるのを防ぐことが可能となる。
【０１３９】
実施の形態３では、デコーダー５の出力信号を用いて、送受信分離スイッチＲＴＣ１の導通／非導通を制御する例を説明したが、これに限定されるものではない。また、スイッチ制御信号ＴＴＣがハイレベルのとき、送受信分離スイッチＲＴＣ１が導通状態になる例を説明したが、勿論、ロウレベルのときに、送受信分離スイッチＲＴＣ１が導通状態になるようにしてもよい。
【０１４０】
実施の形態１〜実施の形態３では、高圧ドライバー２内のトランジスタの導通を制御する出力信号ＳＳ３−１、ＳＳ３−２をデコーダー５によって形成する例を説明したが、出力信号ＳＳ３−１、ＳＳ３−２を形成する回路はデコーダーに限定されず、内部回路であればよい。例えば、図示しない処理装置から４個の送信信号Ｄｉｎ１〜Ｄｉｎ４が入力回路３へ供給され、レベルシフト回路４からは、送信信号Ｄｉｎ１〜Ｄｉｎ４のそれぞれのレベルシフトされた出力信号が出力される場合、これらの出力信号が、図７に示したフリップフロップ回路ＦＦ１〜ＦＦ４にそれぞれ保持されるようにすればよい。この場合も、図７に示すように、クリア端子Ｃに合成リセット信号ＰＣＭが供給される。このようにすることにより、内部回路は、デコーダー回路ＤＥＣを備えていなくてもよい。
【０１４１】
また、実施の形態１〜実施の形態３では、送信回路を例にして説明したが、正極性と負極性を含む複数種類の電源電圧を動作電圧として動作する電子回路に適用することができる。実施の形態においては、電界効果型トランジスタを用いた例を説明したが、これに限定されるものではない。
【０１４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４３】
１  高圧ドライバー制御ブロック
２  高圧ドライバーブロック
３  入力回路
４、６  レベルシフト回路
５  デコーダー
７  高圧レベルシフト回路
１０〜１３  第１パワーオンリセット回路〜第４パワーオンリセット回路
１４、１４Ａ  論理回路
１５  温度検出回路
１６  送受信分離スイッチ制御回路
ＣＨＰ  パルサー半導体装置
ＨＤＶ１〜ＨＤＶｎ  送信回路
ＲＣＶ１〜ＲＣＶｎ  受信回路
Ｎ１、ｎ１〜ｎ６  Ｎ型ＦＥＴ
Ｐ１、ｐ１〜ｐ６  Ｐ型ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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