(57)【特許請求の範囲】
【請求項１】
Ｎ型半導体基板に設けられた第１のＰ型ウェル領域内に形成された、
第１のゲート絶縁膜と、
多結晶シリコンを含む第１のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第１のＮ型高濃度ドレイン領域及び第１のＮ型高濃度ソース領域と、
前記ゲート電極と、前記第１のＮ型高濃度ドレイン領域及び前記第１のＮ型高濃度ソース領域の間に形成された第１のＮ型低濃度ドレイン領域及び第１のＮ型低濃度ソース領域と、
を有する第１のＮチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは別の領域に前記第１のＰ型ウェル領域と接して設けられたＮ型ウェル領域内に形成された、
第２のゲート絶縁膜と、
多結晶シリコンを含む第２のゲート電極と、
Ｐ型の高濃度不純物領域を含む、Ｐ型高濃度ドレイン領域及びＰ型高濃度ソース領域と、
前記第２のゲート電極と、前記Ｐ型高濃度ドレイン領域及び前記Ｐ型高濃度ソース領域の間に形成されたＰ型低濃度ドレイン領域及びＰ型低濃度ソース領域と、
を有するＰチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは接していない、第２のＰ型ウェル領域内に形成された、第３のゲート絶縁膜と、
多結晶シリコンを含む第３のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第２のＮ型高濃度ドレイン領域及び第２のＮ型高濃度ソース領域と、
前記第３のゲート電極と、前記第２のＮ型高濃度ドレイン領域及び前記第２のＮ型高濃度ソース領域の間に配置された第２のＮ型低濃度ドレイン領域及び第２のＮ型低濃度ソース領域と、
前記第２のＮ型低濃度ドレイン領域及び前記第２のＮ型低濃度ソース領域上に配置された前記第３のゲート絶縁膜より厚い第１の絶縁膜と、
前記第２のＮ型低濃度ドレイン領域の一部を含む領域と前記第２のＮ型高濃度ドレイン領域の下方に、深さは前記第２のＰ型ウェル領域よりも浅く形成された第１のＮ型低濃度不純物領域と、
を有する第２のＮチャネル型ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは接していない、第３のＰ型ウェル領域内に形成された、第４のゲート絶縁膜と、
多結晶シリコンを含む第４のゲート電極と、
Ｎ型の高濃度不純物領域を含む、第３のＮ型高濃度ドレイン領域及び第３のＮ型高濃度ソース領域と、
前記第４のゲート電極と、前記第３のＮ型高濃度ドレイン領域及び前記第３のＮ型高濃度ソース領域の間に配置された第３のＮ型低濃度ドレイン領域及び第３のＮ型低濃度ソース領域と、
前記第３のＮ型低濃度ドレイン領域及び前記第３のＮ型低濃度ソース領域上に配置された前記第４のゲート絶縁膜より厚い第２の絶縁膜と、
前記第３のＮ型低濃度ドレイン領域の一部を含む領域と前記第３のＮ型高濃度ドレイン領域の下方に形成された第２のＮ型低濃度不純物領域と、
を有する第３のＮチャネル型ＭＯＳトランジスタと、を備え、
前記第３のＮチャネル型ＭＯＳトランジスタは、前記第３のＮ型高濃度ドレイン領域が電源端子に接続され、前記第３のＮ型高濃度ソース領域がグラウンド端子に接続されたＥＳＤ保護素子であることを特徴とする半導体集積回路装置。
【請求項２】
前記第２のＮ型低濃度不純物領域は、深さが前記第３のＰ型ウェル領域よりも浅く形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第２のＮ型低濃度不純物領域は、前記第３のＰ型ウェル領域と隣接し、底面が前記Ｎ型半導体基板に接して形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第２のＰ型ウェル領域における前記第１のＮ型低濃度不純物領域の下の領域の不純物濃度は、前記第１のＰ型ウェル領域の不純物濃度よりも低く、
前記第２のＰ型ウェル領域における前記第１のＮ型低濃度不純物領域の下以外の領域の不純物濃度は、前記第１のＰ型ウェル領域の不純物濃度と同一であることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１のＮ型低濃度不純物領域を構成する不純物の拡散係数が、前記第２のＰ型ウェル領域を構成する不純物の拡散係数よりも低いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記Ｎ型半導体基板は、３×１０14／cm3から８×１０14／cm3の不純物濃度のリンを含み、
前記第１のＰ型ウェル領域は、８×１０15／cm3から４×１０16／cm3の不純物濃度のホウ素もしくはＢＦ2を含み、前記Ｎ型半導体基板の表面より７μｍから１０μｍまでの深さを有し、
前記Ｎ型ウェル領域は、８×１０15／cm3から４×１０16／cm3の不純物濃度のリンを含み、半導体基板表面より７μｍから１０μｍの深さを有し、
前記第１のＮ型低濃度不純物領域は、２×１０16／cm3から２×１０17／cm3の不純物濃度の砒素を含み、半導体基板表面より２μｍから３．５μｍの深さを有していることを
特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第１のＮチャネル型ＭＯＳトランジスタの最小ゲート長が、１．０μｍであるこ
とを特徴とする、請求項１乃至６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第１のＮチャネル型ＭＯＳトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、１２Ｖ以下であることを特徴とする、請求項７記載の半導体集積回路装置。
【請求項９】
前記第１のＰ型ウェル領域が、５×１０16／cm3から２×１０17／cm3の不純物濃度のホウ素もしくはＢＦ2を含むことを特徴とする請求項４記載の半導体集積回路装置。
【請求項１０】
前記第１のＮチャネル型ＭＯＳトランジスタの最小ゲート長が、０．５μｍであることを特徴とする、請求項４または９に記載の半導体集積回路装置。
【請求項１１】
前記第１のＮチャネル型ＭＯＳトランジスタの最大動作電圧及び半導体集積回路装置の出力電圧が、６Ｖ以下であることを特徴とする、請求項１０記載の半導体集積回路装置。
【請求項１２】
第１のＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタとを含む半導体集積回路装置の製造方法であって、
Ｎ型半導体基板上に、第１のシリコン酸化膜及び第１のシリコン窒化膜を積層し、Ｎ型ウェル層形成予定領域の前記第１のシリコン窒化膜を開口して第１のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入しＮ型ウェル層を形成する、Ｎ型ウェル層形成工程と、
前記第１のシリコン窒化膜開口部に第１のシリコン熱酸化膜を形成し、前記第１のシリコン窒化膜を除去した、前記Ｎ型ウェル層形成予定領域以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入し第１のＰ型ウェル層を形成する、第１のＰ型ウェル層形成工程と、
前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域に、砒素を含むＮ型不純物をイオン注入法により注入し第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層を形成する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
熱処理により、前記Ｎ型ウェル層と、前記第１のＰ型ウェル層と、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第２のシリコン酸化膜及び第２のシリコン窒化膜を積層し、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域の前記第２のシリコン窒化膜を開口して第２のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入し第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソースを形成する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記第２のシリコン窒化膜開口部の前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース上に第２のシリコン熱酸化膜を形成する、前記第２のＮチャネル型ＭＯＳトランジスタのゲート／ドレイン間電界緩和絶縁膜形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタ及び前記第２のＮチャネル型ＭＯＳトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域にリンを含むＮ型不純物をイオン注入法により注入する、第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記Ｐチャネル型ＭＯＳトランジスタのＰ型低濃度ドレイン／ソース形成予定領域にホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法により注入する、Ｐ型低濃度ドレイン／ソース形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ及び前記第２のＮチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域に、砒素を含むＮ型不純物層をそれぞれ形成し、前記Ｐチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域にＢＦ2を含むＰ型不純物層を形成する、高濃度ドレイン／ソース層形成工程と、
を有する半導体集積回路装置の製造方法。
【請求項１３】
第１のＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタと第３のＮチャネル型ＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
Ｎ型半導体基板上に、第１のシリコン酸化膜及び第１のシリコン窒化膜を積層し、Ｎ型ウェル層形成予定領域及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域の前記第１のシリコン窒化膜を開口して第１のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入しＮ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層を形成する、Ｎ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
前記第１のシリコン窒化膜開口部に第１のシリコン熱酸化膜を形成し、前記第１のシリコン窒化膜を除去した、前記Ｎ型ウェル層及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入し第１のＰ型ウェル層を形成する、第１のＰ型ウェル層形成工程と、
前記第１のシリコン窒化膜を剥離した後に第２のシリコン窒化膜を堆積し、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域の前記第２のシリコン窒化膜を開口して第２のシリコン窒化膜開口部を形成し、砒素を含むＮ型不純物をイオン注入法により注入し第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層を形成する、第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成工程と、
前記第２のシリコン窒化膜開口部に第２のシリコン熱酸化膜を形成し、前記第２のシリコン窒化膜を除去した前記Ｎ型半導体基板上の前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域、前記Ｎ型ウェル層形成予定領域、及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層形成予定領域以外の領域に、ホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法によりセルフアラインに注入し第２のＰ型ウェル層を形成する、第２のＰ型ウェル層形成工程と、
熱処理により、前記Ｎ型ウェル層、前記第１のＰ型ウェル層、前記第２のＰ型ウェル層、前記第２のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度不純物層とを同時に拡散させる、ウェル拡散工程と、
第３のシリコン酸化膜及び第３のシリコン窒化膜を積層し、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域の前記第３のシリコン窒化膜を開口して第３のシリコン窒化膜開口部を形成し、リンを含むＮ型不純物をイオン注入法により注入する、第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記第３のシリコン窒化膜開口部の前記第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域上に第３のシリコン熱酸化膜を形成する、第２のＮチャネル型ＭＯＳトランジスタ及び第３のＮチャネル型ＭＯＳトランジスタのゲート／ドレイン間電界緩和絶縁膜形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記Ｐチャネル型ＭＯＳトランジスタ、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の上にゲート電極を形成するゲート電極形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成予定領域にリンを含むＮ型不純物をイオン注入法により注入する、第１のＮチャネル型ＭＯＳトランジスタのＮ型低濃度ドレイン／ソース形成工程と、
前記Ｐチャネル型ＭＯＳトランジスタのＰ型低濃度ドレイン／ソース形成予定領域にホウ素もしくはＢＦ2を含むＰ型不純物をイオン注入法により注入する、Ｐ型低濃度ドレイン／ソース形成工程と、
前記第１のＮチャネル型ＭＯＳトランジスタ、前記第２のＮチャネル型ＭＯＳトランジスタ及び前記第３のＮチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域に、砒素を含むＮ型不純物層をそれぞれ形成し、前記Ｐチャネル型ＭＯＳトランジスタの高濃度ドレイン／ソース形成予定領域にＢＦ2を含むＰ型不純物層を形成する、高濃度ドレイン／ソース層形成工程と、
を有する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型半導体基板を使用した、３０Ｖ以上の電源電圧を必要とする半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
電気機器に用いられる電気回路は電池などの外部電源により駆動されるが、この外部電源の電圧値が変動すると電気回路の誤動作や様々な異常現象を引き起こす可能性があるので、外部電源を調整し一定電圧を出力したり、電源の変動をモニタリングしたりするようなパワーマネジメントＩＣを電気回路と外部電源との間に設置し、安定動作を図るのが一般的である。
【０００３】
パワーマネジメントＩＣに求められる要求の１つとして高電圧入力／低電圧出力があるが、それに対応するためには半導体集積回路装置内に高電圧用信号処理の領域と低電圧用信号処理の領域を設ける必要がある。具体的には出力回路や内部論理回路などに向けた低耐圧用の素子を用いた低電圧用信号処理領域と、入力回路や一部の出力回路などに向けた高耐圧用の素子を用いた高電圧信号処理領域それぞれを用意する。このとき、高耐圧が必要となる回路では素子領域や素子分離領域を高耐圧に耐えうる構造にするために大きな所要面積が必要となるため、極力必要な部分のみ高耐圧素子や構造を用い、他の領域を低耐圧化することで半導体集積回路装置の高コスト化を抑制する工夫が重要となる。
【０００４】
図６（１）に、このような低耐圧用のＭＯＳトランジスタと高耐圧用のＭＯＳトランジスタをＰ型半導体基板内の同一半導体集積回路内に形成した場合の模式断面図を示す。
Ｐ型半導体基板１の表面に設けられた低耐圧用のＮＭＯＳトランジスタ５０１は、第１のゲート絶縁膜９とその直上のゲート電極６及び両端に配置するドレイン／ソース領域とからなる。そのドレイン／ソース領域は、金属とコンタクトするための低抵抗で高濃度のＮ型不純物領域１７と第１のＮ型低濃度不純物領域１８とで構成する。
【０００５】
一方、高耐圧ＮＭＯＳトランジスタ５０３は、ゲート絶縁膜９とその直上のゲート電極６及び両端に配置するドレイン／ソース領域とからなる。このドレイン／ソース領域は高濃度のＮ型不純物領域１７及び第２のＮ型低濃度不純物領域１９からなり、さらにＮ型低濃度不純物領域１９上にはゲート絶縁膜よりも厚い絶縁膜１３を形成している。この厚い絶縁膜はゲート／ドレイン間の電界緩和に効果があり有効である。
【０００６】
このようなドレイン構造は３０Ｖ以上のドレイン耐圧が必要とされる場合に採用され、主にドレイン側の第２のＮ型低濃度不純物領域１９の長さと濃度によって耐圧調整がなされる。
【０００７】
この高耐圧ＮＭＯＳトランジスタのＮ型高濃度領域１７は、一般にプロセスコスト削減のために低耐圧ＮＭＯＳトランジスタのＮ型高濃度不純物領域１７と工程を共有し、砒素あるいはアンチモンを使用する。
【０００８】
また、しばしば、第２のＮ型低濃度不純物領域１９は、素子外領域のチャネルストップ構造と併用する事で工程の簡略化が図られる。このため第２のＮ型低濃度不純物領域１９の上には、ＬＯＣＯＳプロセスで形成される絶縁膜１３が配置され、Ｎ型低濃度不純物領域１９の濃度は配線による濃度反転防止のための濃度に合わせられる。一般に半導体集積回路の中で高耐圧ＮＭＯＳトランジスタが使用される頻度が低い場合は、これらのような簡略化のための構造上の制約が高耐圧ＮＭＯＳトランジスタに課せられ、この制約の中で素子設計をすることになる。
【０００９】
さらには、図６（２）に示すように高耐圧ＮＭＯＳトランジスタについては、このＮ型高濃度不純物領域１７の全体と、第２のＮ型低濃度不純物領域１９の一部を覆うように、深さが数μｍまで達する第３のＮ型低濃度不純物領域１４を高耐圧ＮＭＯＳトランジスタのドレイン側に設ける場合がある。これは、隣接するＮ型高濃度不純物領域１７と第２のＮ型低濃度不純物領域１９との境界の接触部分が少ないことを補完し、高耐圧ＮＭＯＳトランジスタの電気的動作時にかかる高電圧と大電流による発熱破壊を防ぐ効果がある。またこのような破壊現象は瞬間的な破壊だけでなく、長期信頼性にも影響する。
【００１０】
加えて、このようなドレイン側の深い拡散領域１４は、ＥＳＤ(Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)破壊などの耐性向上にも効果がある。その理由は、瞬間的に入ってくる静電気に起因したアンペアレベルの過大電流による発熱・温度上昇を、大きなＮ型拡散領域の体積と、半導体基板との間に形成される広いＰＮ接合の接触面積で緩和し、ＰＮ接合破壊を抑制することができるからである（例えば、特許文献１参照）。
【００１１】
ところで、このような半導体集積回路に用いる半導体基板は、経済的な面からするとインゴット中の不純物濃度安定領域が広くウェハー収量が多いＰ型半導体基板が望ましいが、機能面やユーザからの要請でＮ型半導体基板を使用することは多い。
【００１２】
例えば、内部に集積化するＮＭＯＳトランジスタの精度を保つため、バックバイアスがかからないような構成にするためには、Ｎ型半導体基板を使用しそれぞれのＮＭＯＳトランジスタを形成するＰ型ウェル領域を分離し、それぞれのＰ型ウェル領域の電位を任意に変更するという方法を取る。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−０１０４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来、Ｎ型半導体基板上に高耐圧ＮＭＯＳトランジスタを集積化するには以下のような問題があった。
まず、図６（２）において高耐圧ＮＭＯＳトランジスタのドレイン領域に形成するＮ型低濃度不純物領域１４を高温長時間熱処理で形成していたために、そのままこの高耐圧ＮＭＯＳトランジスタの領域全体をＰ型ウェル領域で包むにはさらに従来よりも深いＰ型ウェル拡散熱処理工程を必要とした。そのため両者のウェル領域を深く形成するために、１１００℃以上の高温で長時間の熱処理を２回施す事が必要で、工期の長期化とともに、横方向への拡散の伸張による所要面積の増大が発生し、それらに伴う価格上昇が避けられなかった。
【００１５】
また、縦方向の２重拡散の高耐圧化のためにエピタキシャル成長プロセスを利用したＰＮ接合分離あるいはＳＯＩ基板などを使用した誘電体分離を採用する方法があるが、この方法は所要面積の増大は抑制できるものの、製造費用の増大が著しく、やはり価格の上昇を引き起こしていた。
【００１６】
また、深い拡散の形成に対する別の方法として、ＭｅＶ（百万電子ボルト）級イオン注入法が挙げられるが、これは高額の装置が必要で、特に微細プロセスを採用しない廉価プロセスにより製造される製品では、装置費用の増大による製品コストの上昇を無視することはできない。
【００１７】
一方、高耐圧ＮＭＯＳトランジスタ５０３のドレイン領域にＮ型低濃度不純物領域１４を形成しないでＥＳＤなどの耐性の向上を図ろうとする場合、ノイズ緩和用の抵抗体などの設置が必要になるが、発熱による破壊を防ぐために半導体集積回路装置の所要面積を左右する程の抵抗サイズが必要となり、やはりコストの上昇が避けられなかった。
【００１８】
そこで、本発明はＮ型半導体基板を用いながら、従来のイオン注入・高温熱処理方法を用いても、工期の長期化を伴わずに３０Ｖ以上の高耐圧とＥＳＤ等に対する発熱破壊耐性を有する半導体集積回路装置およびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１９】
本発明は上記課題を解決するために、以下のようにした。すなわち、
Ｎ型半導体基板に設けられた第１のＰ型ウェル領域内に形成された、
第１のゲート絶縁膜と、
多結晶シリコンからなる第１のゲート電極と、
Ｎ型の高濃度不純物領域からなる、第１のＮ型高濃度ドレイン領域及び第１のＮ型高濃度ソース領域と、
前記ゲート電極と、前記Ｎ型高濃度ドレイン領域及び前記Ｎ型高濃度ソース領域の間に形成された第１のＮ型低濃度ドレイン領域及び第１のＮ型低濃度ソース領域と、
を有するＮチャネル型の低耐圧ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは別の領域に前記第１のＰ型ウェル領域と接して設けられたＮ型ウェル領域内に形成された、
第２のゲート絶縁膜と、
多結晶シリコンからなる第２のゲート電極と、
Ｐ型の高濃度不純物領域からなる、Ｐ型高濃度ドレイン領域及びＰ型高濃度ソース領域と、
前記第２のゲート電極と、前記Ｐ型高濃度ドレイン領域及び前記Ｐ型高濃度ソース領域の間に形成されたＰ型低濃度ドレイン領域及びＰ型低濃度ソース領域と、
を有するＰチャネル型の低耐圧ＭＯＳトランジスタと、
前記第１のＰ型ウェル領域とは接していない、前記第１のＰ型ウェル領域と同じ不純物濃度を有する第２のＰ型ウェル領域内に形成された、
第３のゲート絶縁膜と、
多結晶シリコンからなる第３のゲート電極と、
Ｎ型の高濃度不純物領域からなる、第３のＮ型高濃度ドレイン領域及び第３のＮ型高濃度ソース領域と、
前記第３のゲート電極と、前記第３のＮ型高濃度ドレイン領域及び前記第３のＮ型高濃度ソース領域の間に配置された第２のＮ型低濃度ドレイン領域及び第２のＮ型低濃度ソース領域と、
前記第２のＮ型低濃度ドレイン領域及び前記第２のＮ型低濃度ソース領域上に配置された前記第３のゲート絶縁膜より厚い絶縁膜と、
前記第２のＮ型低濃度ドレイン領域の一部を含む領域と前記第３のＮ型高濃度ドレイン領域の下方に、深さは前記第２のＰ型ウェル領域よりも浅く形成された第３のＮ型低濃度不純物領域と、
を有する第１のＮチャネル型の高耐圧ＭＯＳトランジスタと、
第２のＮチャネル型の高耐圧ＭＯＳトランジスタと、
を有する半導体集積回路装置とした。
【００２０】
また、別の態様では、
Ｎ型半導体基板に設けられた、第１のＰ型ウェル領域と、
前記第１のＰ型ウェル領域よりも不純物濃度が高い第２のＰ型ウェル領域内に形成されたＮチャネル型の低耐圧ＭＯＳトランジスタと、
Ｎ型ウェル領域内に形成されたＰチャネル型の低耐圧ＭＯＳトランジスタと、
前記第２のＰ型ウェル領域とは接していない、前記第２のＰ型ウェル領域と同じ不純物濃度を有する第３のＰ型ウェル領域内に形成された、
第１のゲート絶縁膜と、
多結晶シリコンからなる第１のゲート電極と、
Ｎ型の高濃度不純物領域からなる、第１のＮ型高濃度ドレイン領域及び第１のＮ型高濃度ソース領域と、
前記第１のゲート電極と、前記第１のＮ型高濃度ドレイン領域及び前記第１のＮ型高濃度ソース領域の間に配置された第１のＮ型低濃度ドレイン領域及び第１のＮ型低濃度ソース領域と、
前記第１のＮ型低濃度ドレイン領域及び前記第１のＮ型低濃度ソース領域上に配置された前記第１のゲート絶縁膜より厚い絶縁膜と、
前記第１のＮ型低濃度ドレイン領域の一部及び前記第１のＮ型高濃度ドレイン領域の下方に、深さは前記第３のＰ型ウェル領域よりも浅く形成された第３のＮ型低濃度不純物領域と、
前記第３のＮ型低濃度不純物領域の下から前記Ｎ型半導体基板の間に設けられた前記第１のＰ型ウェル領域と、
を有する第１のＮチャネル型の高耐圧ＭＯＳトランジスタと、
前記第２のＰ型ウェル領域とは接していない、前記第２のＰ型ウェル領域と同じ不純物濃度を有する第４のＰ型ウェル領域内に形成された、
第２のゲート絶縁膜と、
多結晶シリコンからなる第２のゲート電極と、
Ｎ型の高濃度不純物領域からなる、第２のＮ型高濃度ドレイン領域及び第２のＮ型高濃度ソース領域と、
前記第２のゲート電極と、前記第２のＮ型高濃度ドレイン領域及び前記第２のＮ型高濃度ソース領域の間に配置された第２のＮ型低濃度ドレイン領域及び第２のＮ型低濃度ソース領域と、
前記第２のＮ型低濃度ドレイン領域及び前記第２のＮ型低濃度ソース領域上に配置された前記第２のゲート絶縁膜より厚い絶縁膜と、
前記第２のＮ型低濃度ドレイン領域の一部及び前記第２のＮ型高濃度ドレイン領域を含み、前記第４のＰ型ウェル領域と隣接し、底面が前記Ｎ型半導体基板に接して形成された第４のＮ型低濃度不純物領域と、
を有し、ＥＳＤ保護素子として使用される第２のＮチャネル型の高耐圧ＭＯＳトランジスタと、を有する半導体集積回路装置とした。
【００２１】
さらに、上記態様を含む半導体集積回路装置の製造方法を課題解決のための手段としている。
【発明の効果】
【００２２】
本発明によれば、Ｎ型半導体基板を用いても、従来のイオン注入・高温熱処理方法を踏襲しながら工期の長期化を伴わずに製造でき、３０Ｖ以上の高耐圧とＥＳＤ等の発熱破壊耐性を有した、安価で高性能な半導体集積回路装置およびその製造方法を提供できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例を実現する模式断面図である。
【図２】本発明の第１の実施例が適用可能な回路構成の一部である。
【図３】第３のＮ型不純物濃度に対する縦方向耐圧の関係を表す特性グラフである。
【図４】本発明の第２の実施例を実現する模式断面図である。
【図５】本発明の第３の実施例を実現する模式断面図である。
【図６】従来の低耐圧ＮＭＯＳトランジスタと高耐圧ＮＭＯＳトランジスタの模式断面図である。
【図７】本発明の第１の実施例を実現する工程フローを示す断面図である。
【図８】図７に続く、本発明の第１の実施例を実現する工程フロー断面図である。
【図９】図８に続く、本発明の第１の実施例を実現する工程フロー断面図である。
【図１０】本発明の第２の実施例を実現する工程フローを示す断面図である。
【図１１】図１０に続く、本発明の第２の実施例を実現する工程フロー断面図である。
【図１２】図１１に続く、本発明の第２の実施例を実現する工程フロー断面図である。
【図１３】本発明の第３の実施例を実現する工程フローを示す断面図である。
【図１４】図１３に続く、本発明の第３の実施例を実現する工程フロー断面図である。
【図１５】図１４に続く、本発明の第３の実施例を実現する工程フロー断面図である。
【発明を実施するための形態】
【００２４】
本発明では、高電圧の入力電圧と低電圧の出力電圧を必要とする半導体集積回路装置において、Ｎ型半導体基板上に高耐圧ＮＭＯＳトランジスタを集積化するにあたり、高耐圧ＮＭＯＳトランジスタのドレイン領域に深いＮ型低濃度不純物領域を形成するための新しい構成を案出した。また、このＮ型低濃度不純物領域やＰ型ウェル領域を形成するための１１００℃以上の高温熱処理は従来の工程と同程度とすることにより、工期の長期化とそれに伴うコスト増大を抑制した。
以下にこの発明の実施の形態を図面に基づいて説明する。
【実施例１】
【００２５】
図１は本発明の第１の実施例を表す模式断面図である。本実施例ではＮ型半導体基板７に、低電圧駆動用の低耐圧のＭＯＳトランジスタ５０１、５０２と、高電圧駆動用の高耐圧のＭＯＳトランジスタ５０３、５０４を集積化している。
【００２６】
低耐圧ＮＭＯＳトランジスタ５０１は、半導体集積回路装置の中の低電圧用信号処理領域内のＰ型ウェル領域５内に形成された、従来と同様の構造を有する低電圧駆動用であり、ゲート電極６、ゲート絶縁膜９、ドレイン／ソース領域の一部を構成しドレイン／ソース端子を取り出すためのＮ型高濃度不純物領域１７、ドレイン／ソース領域の一部を構成しドレイン／ソース間の電界緩和を目的とした第１のＮ型低濃度不純物領域１８とからなる。
【００２７】
また、低耐圧ＰＭＯＳトランジスタ５０２は、同じく半導体集積回路装置の中の低電圧用信号処理領域内のＮ型ウェル領域２１内に形成された、従来と同様の構造の低電圧駆動用であり、ゲート電極６、ゲート絶縁膜９、ドレイン／ソース領域の一部を構成しドレイン／ソース端子を取り出すためのＰ型高濃度不純物領域２３、ドレイン／ソース領域の一部を構成しドレイン／ソース間の電界緩和を目的としたＰ型低濃度不純物領域２０とからなる。
【００２８】
また、第１の高耐圧ＮＭＯＳトランジスタ５０３は、半導体集積回路装置の中の高電圧用信号処理領域内のＰ型ウェル領域５内に形成された高電圧駆動用であり、ゲート電極６、ゲート絶縁膜９、ドレイン／ソース領域の一部を構成しドレイン／ソース端子を取り出すためのＮ型高濃度不純物領域１７、ドレイン／ソース領域の一部を構成しドレイン／ソース間の電界緩和を目的とした第２のＮ型低濃度不純物領域１９、ゲート絶縁膜より厚い膜厚を有しゲート／ドレイン間の電界緩和を目的とした第２のＮ型低濃度不純物領域１９上に形成された厚い絶縁膜１３、第２のＮ型低濃度不純物領域１９の一部を含む領域及びＮ型高濃度不純物領域１７の下方に、Ｐ型ウェル領域５よりは浅く形成された第３のＮ型低濃度不純物領域１４とからなり、高電圧信号処理回路に使用する。
【００２９】
また、第２の高耐圧ＮＭＯＳトランジスタ５０４は、Ｐ型ウェル領域５内に形成された高電圧駆動用であり、高電圧の電源端子と最低電位であるグラウンド端子との間に設置し、外部から侵入する静電気ノイズ保護用素子として使用するが、本実施例においては第１の高耐圧ＮＭＯＳトランジスタ５０３と同じ構造である。
【００３０】
また図示はしないが、半導体集積回路装置の中の高電圧用信号処理領域内のＮ型ウェル領域内に形成した高電圧駆動用の高耐圧ＰＭＯＳトランジスタも存在し、ゲート電極、ゲート絶縁膜、ドレイン／ソース領域の一部を構成しドレイン／ソース端子を取り出すためのＰ型高濃度不純物領域、ドレイン／ソース領域の一部を構成しドレイン／ソース間の電界緩和を目的としたＰ型低濃度不純物領域、及びゲート／ドレイン間の電界緩和を目的としたＰ型低濃度不純物領域上に形成するゲート絶縁膜より厚い絶縁膜とから構成される。
【００３１】
また図２は、上記各ＭＯＳトランジスタ素子の回路上の代表的な役割の例を表す回路図の一部である。先に述べたように、電源端子１０６と、最低電位となるグラウンド端子１０５の間に印加する電圧は近年高電圧化しており、その信号処理は第１の高耐圧ＮＭＯＳトランジスタ５０３と高耐圧ＰＭＯＳトランジスタ５０５とで構成した回路によって行う。
【００３２】
また、その電源端子１０６とグラウンド端子１０５間の静電気ノイズから内部回路を保護するための静電気ノイズ用保護素子は、本実施例では第１の高耐圧ＮＭＯＳトランジスタと同じ構造の第２の高耐圧ＮＭＯＳトランジスタ５０４を使用し、電源端子１０６にドレイン端子を接続し、グラウンド端子１０５にソース端子及びゲート端子を接続するゲートオフ構成を取り、静電気ノイズが侵入した場合のみアバランシェ降伏によりドレイン端子からグラウンド端子にその静電気ノイズを逃がし、内部回路を静電気ノイズから守る役割を担う。
【００３３】
もし高電圧信号処理回路において出力端子１０７がある場合は、その出力端子１０７とグラウンド端子１０５間の静電気ノイズについては、回路上出力端子１０７とグラウンド端子１０５間に設定されている第１の高耐圧ＮＭＯＳトランジスタ５０３がそのまま静電気ノイズ保護素子としての役割を兼用してもよい。もしこの第１の高耐圧ＮＭＯＳトランジスタの回路上小さいサイズで設定されているなどして、静電気ノイズに対する耐性が低い場合は、保護素子として並列にチャネル幅を静電気ノイズに基づく電流を充分許容できるサイズに大きく設定した高耐圧ＮＭＯＳトランジスタを別途専用に設けてもよい。その場合は出力端子１０７にドレイン端子を接続し、グラウンド端子にソース端子及びゲート端子を接続するゲートオフ構成で実現する。
【００３４】
さらに、本実施例の半導体集積回路装置では高電圧から低電圧を生成し、その低電圧で信号処理をしたのち、その結果を低電圧出力する機能を有するが、その様子も図２で模式的に表している。すなわち、電源端子１０６とグラウンド端子１０５間に印加される高電圧を、例えば分圧回路１０３で抵抗分割をするなどにより降圧して電源端子１０６と内部低電圧用グラウンド端子１１２の間に低電圧出力し、低電圧用信号処理領域内の第１の低耐圧ＮＭＯＳトランジスタ５０１と低耐圧ＰＭＯＳトランジスタ５０２で信号処理を行い、その結果を低電圧出力端子１１３より出力する。
【００３５】
この低電圧出力端子１１３と内部低電圧用グラウンド端子１１２間や、電源端子１０６と内部低電圧用グラウンド端子１１２間に、外部から静電気ノイズを受ける場合の保護法方は図示しないが、低電圧用保護素子を別途用意し各端子間に従来の方法で設置する。
【００３６】
次に図１の本実施例の構造で、Ｎ型半導体基板を採用しながら、３０Ｖ以上の耐圧を保ち、外部からの静電気ノイズなどによる発熱破壊を防ぐことができる高耐圧ＮＭＯＳトランジスタの実現方法について説明する。
【００３７】
図１においてＮ型半導体基板７はリンを３×１０14／cm3から８×１０14／cm3の濃度で含有する基板を選ぶ。３０Ｖ以上の高耐圧ＮＭＯＳトランジスタを作製するために薄い不純物濃度領域による電界緩和層を形成するためにはこの程度に薄い不純物濃度を有する半導体基板の採用が望ましい。
【００３８】
次に、Ｐ型ウェル領域５は、ここではどのＮＭＯＳトランジスタでも同一の条件のものを使用しており、ホウ素もしくはＢＦ2のＰ型不純物を８×１０15／cm3から４×１０16／cm3の間の値で、拡散深さが半導体基板表面より７μｍから１０μｍになるように形成している。このようにＰ型ウェル領域５の不純物濃度を比較的薄くしているのも、後に説明する高耐圧ＮＭＯＳトランジスタの第３のＮ型低濃度不純物領域１４の濃度の調整範囲を広げるためであり、３０Ｖ以上の高耐圧ＮＭＯＳトランジスタの作製を優先するためである。
【００３９】
また、このような不純物濃度のＰ型ウェル領域を低耐圧ＮＭＯＳトランジスタ５０１に採用する場合、その最小ゲート長は、パンチスルー現象による耐圧の低下などの短チャネル効果を考慮し、１．０μｍとすることが望ましい。その場合、低耐圧ＮＭＯＳトランジスタは、特に第１のＮ型低濃度不純物領域の構造の最適化により１２Ｖまでの電圧信号処理に対応させることができる。すなわち、本実施例１はゲート長が１．０μｍ以上の廉価なプロセスで、低電圧の出力電圧が１２Ｖまで要求される半導体集積回路装置への採用に対して好適であるといえる。
【００４０】
本発明で特徴的な第３のＮ型低濃度不純物領域１４もしくは以下で説明する第４のＮ型低濃度不純物領域１５は、Ｎ型不純物である砒素を２×１０16／cm3から２×１０17／cm3の不純物濃度で、半導体基板表面より２μｍから３．５μｍの深さに形成する。この条件設定の際に留意すべきことは、第３、４のＮ型低濃度不純物領域は不純物濃度が薄く拡散深さが浅くなると、静電気ノイズによる発熱破壊耐性が低下していく事に対し、不純物濃度が濃く拡散深さが深くなると、第３、４のＮ型低濃度不純物領域に高電圧をかけた際に第３、４のＮ型低濃度不純物領域とＮ型半導体基板の間でパンチスルー現象により縦方向の耐圧低下を引き起こしてしまうというトレードオフ関係である。従って、要求仕様に合わせて第３、４のＮ型低濃度不純物領域の形成条件を選ぶ必要がある。
【００４１】
例えば、第３、４のＮ型低濃度不純物領域とＮ型半導体基板の間の縦方向耐圧に関し、第３、４のＮ型不純物として砒素をイオン注入し、１１７０℃において２０時間程度の熱処理で拡散、形成した場合の、不純物濃度に対する縦方向耐圧の関係を表す図３によると、６×１０16／cm3のＮ型不純物濃度を形成する事で５０Ｖ程度の縦方向耐圧を得ることが出来る。さらに、この条件では、３ｋＶ以上のＥＳＤ破壊耐量（ヒューマン・ボディ・モデル）を達成することができ、結果として４０Ｖの電源電圧仕様を満たす半導体集積回路装置を実現できる。
【００４２】
このようにして、第１の実施例においては、ＥＳＤによる発熱破壊基準をクリアしながら、６０Ｖ弱の耐圧までを実現することが出来、３０Ｖから５０Ｖまでの入力電源電圧仕様に対し対応可能な半導体集積回路装置を提供することができる。
【００４３】
さらに本実施例では、第４のＮ型低濃度不純物として砒素を用いる事で、上記Ｐ型ウェル領域及び第３、４のＮ型低濃度不純物領域の両者の拡散熱処理を、１１７０℃における２０時間程度の条件を用いた一括処理形成で実現できている。これは第３、４のＮ型低濃度不純物として拡散係数の高いリンや拡散係数の低いアンチモンの採用ではいずれも実現不可能であり、本発明の条件を選ぶことでＮ型半導体基板を用いながら、高電圧に耐えうる半導体集積回路装置を、従来の高温熱処理条件を踏襲しながら工期の長期化を伴わずに作製することを可能としている。
【００４４】
一方、第３、４のＮ型低濃度不純物領域以外の条件については、高耐圧ＮＭＯＳトランジスタのドレイン／ソース間耐圧を確保するために、第２のＮ型低濃度不純物領域１９を、不純物としてリンを用い１×１０17／cm3から１×１０18／cm3までの間の不純物濃度で形成する。またこのＮ型低濃度不純物領域１９の上にゲート絶縁膜よりも厚い絶縁膜１３を形成している。この厚い絶縁膜はゲート／ドレイン間の電界緩和効果に対して有効であり、素子分離のためのＬＯＣＯＳ絶縁膜と兼用してもよい。これらの構造については従来と同様の条件を採用して構わない。
【実施例２】
【００４５】
次に、本発明の第２の実施例を図４に基づいて説明する。図４は本発明の第２の実施例の模式断面図であり、低耐圧ＮＭＯＳトランジスタ５０１、低耐圧ＰＭＯＳトランジスタ５０２、第１の高耐圧ＮＭＯＳトランジスタ５０３、第２の高耐圧ＮＭＯＳトランジスタ５０４のそれぞれの断面構造を示しており、第１の実施例からさらに構造の変更を行っている。このうち第１の実施例と異なるのは第２の高耐圧ＮＭＯＳトランジスタ５０４のドレイン構造であり、第２の実施例ではこの第２の高耐圧トランジスタ５０４は、第１の高耐圧ＮＭＯＳトランジスタ５０３でドレイン領域に設ける深い拡散として採用している第３のＮ型低濃度不純物領域１４を、第４のＮ型低濃度不純物領域１５に替えている。
【００４６】
この第４のＮ型低濃度不純物領域１５の拡散深さは、第３のＮ型低濃度不純物領域１４よりも深く、Ｐ型ウェル領域５と同程度の深さであり、Ｐ型ウェル領域５との２重拡散構造はとっていない。そのため第４のＮ型低濃度不純物領域１５の底面はＮ型半導体基板７と接している。Ｎ型半導体基板は通常最も高電位となる電源電圧を印加するので、このＮ型半導体基板と接する第４のＮ型低濃度不純物領域１５及びそれにつながる第２の高耐圧ＮＭＯＳトランジスタのドレイン端子は高電位となる電源電圧と導通しており、ドレイン端子と電源端子が同電位となるような回路上の使われ方をする高耐圧ＮＭＯＳトランジスタ全てに採用することが出来る。半導体集積回路装置上、このような使用形態を確実に必要とする例は、図２の５０４に示す、電源端子に外部から侵入する静電気ノイズから半導体集積回路素子を保護する静電気ノイズ保護用素子である。すなわち、電源端子１０６に第２の高耐圧Ｎ型トランジスタのドレイン端子を結線し、グラウンド端子１０５にソース端子及びゲート端子を結線するオフ構成を取り、静電気ノイズが侵入した場合のみアバランシェ破壊によりドレイン端子からグラウンド端子にその静電気ノイズを逃がす役割を担う。
【００４７】
ところで、図４の断面図中の第１の高耐圧ＮＭＯＳトランジスタ５０３のように、Ｐ型ウェル領域５内に半導体基板７から一定の距離だけ浅くした深さでドレイン領域に形成する第３のＮ型低濃度不純物領域１４は、先に述べたようにその不純物濃度と半導体基板表面からの拡散深さに対し、静電気ノイズなどによる発熱耐性と、パンチスルー現象に起因する縦方向耐圧低下のトレードオフ関係に基づき決める必要があり、条件設定の幅が狭い。一方、第２の高耐圧ＮＭＯＳトランジスタ５０４は第４のＮ型低濃度不純物領域１５とＮ型半導体基板７が接しており、先のトレードオフ関係の後者にあたる縦方向耐圧を懸念する必要がない。従って、静電気ノイズなどによる発熱耐性のみで構造を最適化すればよく、所要面積縮小効果とそれに伴う低コスト化が実現できるという利点がある。
【００４８】
具体的には、第２の高耐圧ＮＭＯＳトランジスタ５０４は、ドレイン領域に形成するＮ型低濃度不純物領域がＮ型半導体基板と接しているため、静電気ノイズ耐性で必要とされるドレイン端子につながるＮ型拡散領域の体積が、第１の高耐圧ＮＭＯＳトランジスタ５０３に比べ著しく大きい。従って第１の高耐圧ＮＭＯＳトランジスタと同等のＥＳＤ発熱耐量を得るために、ＥＳＤ発熱耐量に比例して必要とされるチャネル幅を第１の高耐圧ＮＭＯＳトランジスタ５０３に比べ２／３以下に縮小することが出来る。
【００４９】
さらに第２の実施例では第２の高耐圧ＮＭＯＳトランジスタ５０４の採用により、回路構成によっては、Ｎ型半導体基板を採用した５０Ｖ以上の高電圧を要求される半導体集積回路装置の実現が可能となる。
【００５０】
まず、第２の高耐圧ＮＭＯＳトランジスタ５０４自体は、パンチスルー現象に起因する縦方向耐圧の制約がないので、ドレイン／ソース間電圧の高耐圧化に対して第２のＮ型低濃度不純物領域１９のさらなる低濃度化とサイズの伸張により、高電圧による空乏層の伸びを確保することで５０Ｖ以上の高電圧化に対する対応が可能となる。
【００５１】
一方、高電圧信号処理の内部回路については、第１の高耐圧ＮＭＯＳトランジスタ５０３もしくは高耐圧ＰＭＯＳトランジスタ５０５をカスコード接続などして高電圧を分圧するように回路設定をすることで１つの素子あたりの印加電圧を緩和し、５０Ｖ以上の高電圧での回路動作を実現することが可能となる。
【００５２】
次に図４の本発明の第２の高耐圧ＮＭＯＳトランジスタ５０４の構造について説明する。第２の高耐圧ＮＭＯＳトランジスタのゲート電極６、ゲート絶縁膜９、第２のＮ型低濃度不純物領域１９、第２のＮ型低濃度不純物領域１９上のゲート絶縁膜よりも厚い絶縁膜１３の基本的な構造は第１の高耐圧ＮＭＯＳトランジスタ５０３と同じである。
【００５３】
一方、第１の高耐圧ＮＭＯＳトランジスタ５０３と異なる第４のＮ型低濃度不純物領域１５は、Ｐ型ウェル領域５が形成されない領域を設定し、そこにＮ型不純物のリンを８×１０15／cm3から４×１０16／cm3の間の値で半導体基板表面から７μｍから１０μｍまでの拡散深さに形成している。すなわち、低耐圧もしくは高耐圧ＰＭＯＳトランジスタを形成するＮウェル領域２１と兼用してもよい。このような構成にすることで、特別な工程追加が必要なくなり、プロセスコストの増加を伴わずに第４のＮ型低濃度不純物領域１５を形成できる。
【００５４】
また、第４のＮ型低濃度不純物領域１５をＮ型ウェル領域２１と兼用することで、セルフアラインツインウェルプロセスを採用することができる。こうすることで第４のＮ型低濃度不純物領域１５をＰ型ウェル領域５と正確に隣接して形成させることができ、また第４のＮ型低濃度不純物領域とＰ型ウェル領域との相互拡散によりＰＮ接合位置が移動することが無くなるので、第３のＮ型低濃度不純物領域１４と異なり、第４のＮ型低濃度不純物領域１５の横方向の拡散広がりを抑制することができる。つまり実施例２の第２の高耐圧ＮＭＯＳトランジスタにおいては、先に述べたように静電気ノイズ吸収のためのチャネル幅を第１の高耐圧ＮＭＯＳトランジスタより短くするとともに、第４のＮ型不純物領域１５の平面サイズをも第３のＮ型低濃度不純物領域１４よりも縮小できるというコスト低減の利点を併せ持つ。
【実施例３】
【００５５】
次に、本発明の第３の実施例について図５に基づいて説明する。図５は本発明の第３の実施例の模式断面図であり、低耐圧ＮＭＯＳトランジスタ５０１、低耐圧ＰＭＯＳトランジスタ５０２、第１の高耐圧ＮＭＯＳトランジスタ５０３、第２の高耐圧ＮＭＯＳトランジスタ５０４のそれぞれの断面構造を示しており、第２の実施例からさらに構造の追加を行っている。このうち第２の実施例と異なるのはＰ型ウェル領域の一部の不純物濃度である。
【００５６】
まず第１の高耐圧ＮＭＯＳトランジスタ５０３については、第１、２の実施例と同様にドレイン領域に深い拡散領域である第３のＮ型低濃度不純物領域１４を設けているが、そのＮ型低濃度不純物領域１４の下のＮ型半導体基板７との間にある第１のＰ型ウェル領域５は第２の実施例と同じであるものの、第３のＮ型低濃度不純物領域１４に隣接している第２のＰ型ウェル領域８は、第１のＰ型ウェル領域５よりＰ型不純物濃度が濃くなっている。
【００５７】
この第２のＰ型ウェル領域８と第３のＮ型低濃度不純物領域１４は、第１のＰ型ウェル領域５と第１のＮ型ウェル領域２１と同様に、後に述べるセルフアラインツインウェルプロセスで形成しているため、第２のＰ型ウェル領域８と第３のＮ型低濃度不純物領域１４は正確に接合位置が一致し、不純物のイオン注入時の形成位置からのずれを生じない。このため、第３のＮ型低濃度不純物領域１４の横方向の拡散広がりとそれに伴う第１の高耐圧ＮＭＯＳトランジスタの所要面積の増大を抑制し、半導体集積回路装置のコスト低減に寄与することが出来る。
【００５８】
さらに、低耐圧ＮＭＯＳトランジスタ５０１と第２の高耐圧ＮＭＯＳトランジスタ５０４のＰ型ウェル領域も第２のＰ型ウェル領域８を採用し、Ｐ型不純物濃度が濃くなっている事が第２の実施例と異なっている。このとき、第２のＰ型ウェル領域８とＮ型ウェル領域２１もセルフアライン的に形成されており、接合位置のずれは生じない。この第２のＰ型ウェル領域８は、ホウ素もしくはＢＦ2のＰ型不純物を５×１０16／cm3から２×１０17／cm3の間の値で形成し第１のＰ型ウェル領域に対し濃い不純物濃度に保っている。
【００５９】
このような高い不純物濃度のＰ型ウェル領域を低耐圧ＮＭＯＳトランジスタ５０１に採用する場合、第１のＰ型ウェル領域５を採用する場合に比べて、パンチスルー現象による耐圧の低下などの短チャネル効果が抑制され、その最小ゲート長は、０．５μｍとすることができる。その場合、低耐圧ＮＭＯＳトランジスタは、特に第１のＮ型低濃度不純物領域の構造の最適化により６Ｖまでの電圧信号処理に対応させることができる。すなわち、本実施例３は、他の実施例に比べて微細のルールを採用し所要面積の低減を図りながら、出力電圧６Ｖ以下の半導体集積回路装置において低コスト化を促進できる、という効果がある。
【実施例４】
【００６０】
次に、本発明の第１の実施例を実現するための製造方法を、図７から図９の工程フローを示す断面図を用いて説明する。
まず、リンを３×１０14／cm3から８×１０14／cm3の濃度で含有するＮ型半導体基板７を用意し、そのＮ型半導体基板７上に１００から５００Åの厚さのシリコン酸化膜２４を熱酸化法で形成し、さらにそのシリコン酸化膜２４上にＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により３００から１５００Åの厚さのシリコン窒化膜２５を堆積する（図７（１））。
【００６１】
次に、Ｎ型ウェル領域形成予定領域のシリコン窒化膜を、フォトリソグラフィ技術及びドライエッチング技術により除去し、露出したシリコン酸化膜を通してシリコン窒化膜及びフォトレジストをマスクとし、３×１０12／cm2から３×１０13／cm2程度のドーズ量にてＮ型不純物のリンをイオン注入法により注入し、リンが注入された領域２１を形成し、その後フォトレジストを剥離する（図７（２））。
【００６２】
次に熱酸化法により、残された窒化膜をマスクとして選択的にＮ型ウェル領域形成予定領域に１０００から３０００Åのシリコン酸化膜を形成する。次に、窒化膜を除去したのち、先の１０００から３０００Åのシリコン酸化膜をマスクとして、Ｎ型ウェル領域以外のＰ型ウェル領域形成予定領域に２×１０12／cm2から１×１０13／cm2程度のドーズ量のホウ素もしくはＢＦ2のＰ型不純物５をイオン注入法によりセルフアラインに注入する（図７（３））。
以上のようなツインウェルプロセスにより、１つのフォトマスクのみでＰ型ウェル領域とＮ型ウェル領域を正確に隣接して形成することが出来る。
【００６３】
次に、第３のＮ型低濃度不純物領域形成予定領域に、フォトレジストをマスクとしシリコン酸化膜を通して、８×１０12／cm2から７×１０13／cm2程度のドーズ量のＮ型不純物の砒素をイオン注入法により注入し、砒素が注入された領域１４を形成し、その後フォトレジストを剥離する（図８（１））。
【００６４】
次に、１１７０℃から１２００℃の温度で１５時間から２０時間程度の時間の熱処理でこれらのＮ型及びＰ型不純物を同時に拡散させ、所望の拡散深さのＰ型ウェル領域５、Ｎ型ウェル領域２１、第３のＮ型低濃度不純物領域１４を得る（図８（２））。
【００６５】
以上の工程を経ることにより、Ｎ型不純物のリンからなる８×１０15／cm3から４×１０16／cm3の不純物濃度の値を有する半導体基板表面より７μｍから１０μｍの拡散深さのＮ型ウェル領域と、ホウ素もしくはＢＦ2からなりＰ型不純物濃度が８×１０15／cm3から４×１０16／cm3の間の値を有する半導体基板表面より７μｍから１０μｍの拡散深さのＰ型ウェル領域と、砒素からなり２×１０16／cm3から１×１０18／cm3の不純物濃度の値を有する半導体基板表面より２μｍから３．５μｍの深さの第３のＮ型低濃度不純物領域を形成できる。
【００６６】
本発明では１１００℃以上の高温長時間熱処理は、セルフアライン的に注入したＰ型ウェル領域とＮ型ウェル領域の不純物の一括拡散形成だけでなく、ここに第３のＮ型低濃度不純物領域を形成するための不純物拡散も兼用させている。その際、Ｎ型不純物としては砒素を選び、Ｐ型ウェル領域を形成するホウ素もしくはＢＦ2と砒素との拡散係数の違いを利用して、一度の熱処理でＰ型ウェル領域は深く、第３のＮ型不純物領域は浅く拡散させることにより、Ｐ型ウェル領域の中に第３のＮ型不純物領域を２重拡散構造で形成できるよう調整している。
【００６７】
このような本発明の方法で第３のＮ型不純物注入量を適宜調節することで、図３のようなプロセス条件と耐圧の関係を得ることができ、Ｎ型半導体基板を採用していながら様々な入力電圧仕様の半導体集積回路装置に対応できることが明らかになった。
【００６８】
次に、一旦全てのシリコン酸化膜を半導体基板表面から除去した後、１００から５００Åの厚さのシリコン酸化膜２４を熱酸化法で形成し、さらにそのシリコン酸化膜２４上にＬＰＣＶＤ法により３００から１５００Åの厚さのシリコン窒化膜２５を堆積する。次に第２のＮ型低濃度不純物領域を形成するために、フォトリソグラフィ技術及びドライエッチング技術によりシリコン窒化膜を除去し、シリコン窒化膜及びフォトレジストをマスクとし、シリコン酸化膜を通して、１×１０12／cm2から７×１０12／cm2程度のドーズ量のＮ型不純物のリン１９をイオン注入法により注入し、その後フォトレジストを剥離する（図８（３））。
【００６９】
この第２のＮ型低濃度不純物領域は、高耐圧ＮＭＯＳトランジスタのドレイン／ソース間耐圧を調整するために設定するもので、１×１０17／cm3から１×１０18／cm2程度のドーズ量とする事が好ましいが、プロセスコスト削減のために素子分離のためのチャネルストッパー用不純物注入と兼用して形成しても構わない（図示せず）。
【００７０】
次に熱酸化法により、残された窒化膜をマスクとして選択的に第２のＮ型低濃度不純物領域形成予定領域に６０００から１２０００Åのシリコン酸化膜を形成し、その後シリコン窒化膜を剥離する（図９（１））。この６０００から１２０００Åの熱酸化膜は、高耐圧ＮＭＯＳトランジスタのゲート／ドレイン間の電界緩和効果を狙いゲート絶縁膜より厚くした絶縁体であるが、同時に素子外分離領域のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）絶縁膜と兼用して形成することで、プロセスコストの削減を図ることができる。
【００７１】
次に、必要に応じてＭＯＳトランジスタの閾値電圧制御のためのチャネル不純物注入や各ＭＯＳトランジスタのゲート絶縁膜９形成を行ったあと、ゲート電極６を形成するために、２０００から５０００Åの多結晶シリコン膜を堆積し、１×１０19／cm3以上の不純物濃度となるように、高濃度の不純物注入をイオン注入法、もしくは熱拡散法で行い、その後フォトリソグラフィ技術及びドライエッチング技術を用いて所望の形状に加工する（図９（２））。
【００７２】
次に、低耐圧ＮＭＯＳトランジスタのドレイン／ソース間の電界緩和を目的とした第１のＮ型低濃度不純物領域１８の形成、及び低耐圧ＰＭＯＳトランジスタのドレイン／ソース間の電界緩和を目的としたＰ型低濃度不純物領域２０の形成を行う。それぞれの条件は、所望の動作電圧に応じて決めるが、２×１０12／cm2から２×１０14／cm2程度のドーズ量のＮ型及びＰ型不純物の注入をイオン注入法で行う。
【００７３】
次に、低耐圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジスタのドレイン／ソース端子を取り出すためのＮ型高濃度不純物領域１７の形成、及び低耐圧ＮＭＯＳトランジスタ及び高耐圧ＮＭＯＳトランジスタのドレイン／ソース端子を取り出すためのＰ型高濃度不純物領域２３の形成を、２×１０15／cm2以上のドーズ量のイオン注入法で注入することによって行う（図９（３））。
【００７４】
次に図示しないが、全体に酸化膜からなる絶縁膜を堆積し、それぞれのＭＯＳトランジスタの端子電極を取り出すために所定の位置にドライエッチング技術を用いてコンタクトホールを形成し、次にそれらの端子に電位を与えるための金属配線を形成するために、アルミからなる金属膜をスパッタリング法で堆積した後、ドライエッチング技術で加工形成を施す。
【００７５】
以上のような第１の実施例の製造方法とすることにより、Ｎ型半導体基板を用いながら、３０Ｖ以上の耐圧と静電気ノイズなどによる発熱破壊耐量の確保を両立した高耐圧ＮＭＯＳトランジスタを有する半導体集積回路を作製することができる。
【実施例５】
【００７６】
次に、本発明の第２の実施例を実現するための製造方法を、図１０から１２の工程フローを示す断面図を用いて説明する。
まず、リンを３×１０14／cm3から８×１０14／cm3の濃度で含有するＮ型半導体基板７に対し、熱酸化法によるシリコン酸化膜２４の形成、ＬＰＣＶＤ法によるシリコン窒化膜２５の堆積を行う事は第１の実施例と同様である（図１０（１））。
【００７７】
次に、Ｎ型ウェル領域形成予定領域のシリコン窒化膜を除去し、露出したシリコン酸化膜を通して、３×１０12／cm2から３×１０13／cm2程度のドーズ量のＮ型不純物リンをイオン注入法により注入し、その後フォトレジストを剥離する（図１０（２））。ここで形成するＮ型ウェル領域２１は、低耐圧ＰＭＯＳトランジスタ及び高耐圧ＰＭＯＳトランジスタのみならず、第２の高耐圧ＮＭＯＳトランジスタのドレイン領域１５となるドレイン領域形成予定領域にも追加して行う事が第１の実施例と異なる。
【００７８】
次に、熱酸化法により、Ｎ型ウェル領域形成予定領域に１０００から３０００Åのシリコン酸化膜を形成し、窒化膜を除去した後このシリコン酸化膜をマスクとして、２×１０12／cm2から１×１０13／cm2程度のドーズ量のホウ素もしくはＢＦ2のＰ型不純物５をイオン注入法により注入する（図１０（３））。
【００７９】
次に、第１の高耐圧ＮＭＯＳトランジスタの第３のＮ型低濃度不純物領域形成予定領域をフォトレジストをマスクとしシリコン酸化膜を通して、８×１０12／cm2から７×１０13／cm2程度のドーズ量のＮ型不純物の砒素１４をイオン注入法により注入する（図１１（１））。
【００８０】
次に、１１７０℃から１２００℃の温度で１５時間から２０時間程度の時間の熱処理でこれらのＮ型及びＰ型不純物を同じに拡散させ、所望の拡散深さのＮ型ウェル領域、第１のＰ型ウェル領域、第２のＰ型ウェル領域、第３のＮ型低濃度不純物領域を得る（図１１（２））。
【００８１】
このように、第１の高耐圧ＮＭＯＳトランジスタと第２の高耐圧ＮＭＯＳトランジスタのドレイン領域の深い拡散を作り分けるが、第２の高耐圧ＮＭＯＳトランジスタの第４のＮ型低濃度不純物領域をＮ型ウェル領域と兼用することで、第１の実施例に対し製造工程の増加無く第２の実施例を実現することが出来る。
【００８２】
以下、第２のＮ型低濃度不純物領域の形成(図１１（３）)、第２のＮ型低濃度不純物領域上の絶縁膜及び素子分離絶縁膜の形成(図１２（１）)、ゲート絶縁膜及びゲート電極の形成(図１２（２）)、低耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのドレイン／ソース領域の形成（図１２（３））と、図示しないが、コンタクトホールや金属配線の形成等を経て、半導体集積回路装置を完成させる。
【００８３】
以上のような第２の実施例の製造方法とすることにより、Ｎ型半導体基板を用いながら、３０Ｖ以上、さらには回路構成の工夫により５０Ｖ以上の耐圧と、静電気ノイズなどによる発熱破壊耐量の確保を両立した第１の高耐圧ＮＭＯＳトランジスタに加え、電源端子とグラウンド端子の間の保護素子としてさらに所要面積を低減した第２の高耐圧ＮＭＯＳトランジスタを有する半導体集積回路を作製することができる。
【実施例６】
【００８４】
次に、本発明の第３の実施例を実現するための製造方法を、図１３から１５の工程フローを示す断面図を用いて説明する。
まず、第２の実施例と同様に、Ｎ型半導体基板に対するシリコン酸化膜、シリコン窒化膜の形成（図１３（１））、Ｎ型ウェル領域形成予定領域のシリコン窒化膜を除去し、露出したシリコン酸化膜を通して、Ｎ型不純物リンをイオン注入法により注入し、その後フォトレジストを剥離する、Ｎ型ウェル領域形成のためのＮ型不純物注入（図１３（２））、熱酸化法により、Ｎ型ウェル領域形成予定領域にシリコン酸化膜を形成し、窒化膜を除去した後このシリコン酸化膜をマスクとして、ホウ素もしくはＢＦ2のＰ型不純物５をイオン注入法により注入する、第１のＰ型ウェル領域形成のためのＰ型不純物注入（図１３（３））を行う。以上のような第１のセルフアラインツインウェルプロセスにより、１つのフォトマスクのみで第１のＰ型ウェル領域とＮ型ウェル領域を正確に隣接して形成することが出来る。
その後の図１４（１）から（３）の工程が第３の実施例特有の製造方法となる。
【００８５】
図１３（３）に続けて、シリコン窒化膜２５をＬＰＣＶＤ法により堆積し、第３のＮ型低濃度不純物領域形成予定領域のシリコン窒化膜をフォトリソグラフィ技術及びドライエッチング技術にて開口し、シリコン窒化膜及びフォトレジストをマスクとし露出したシリコン酸化膜を通して、８×１０12／cm2から７×１０13／cm2程度のドーズ量のＮ型不純物の砒素１４をイオン注入法により注入し、その後フォトレジストを剥離する（図１４（１））。
【００８６】
次に熱酸化法により、残された窒化膜をマスクとして選択的に第３のＮ型低濃度不純物領域形成予定領域に１０００から３０００Åのシリコン酸化膜を形成する。その後、窒化膜を除去したのち、先の１０００から３０００Åのシリコン酸化膜をマスクとして、５×１０12／cm2から２×１０13／cm2程度のドーズ量のホウ素もしくはＢＦ2のＰ型不純物をイオン注入法により注入する。この注入領域は第１のＰ型ウェル領域のＰ型不純物注入に加え、重ねてＰ型不純物を注入することで、第１のＰ型ウェル領域よりも不純物濃度の高い第２のＰ型ウェル領域８を形成している（図１４（２））。また、第３のＮ型不純物領域形成予定領域上に加え、Ｎ型ウェル形成予定領域上にも１０００から３０００Å以上のシリコン酸化膜が残されたままなので、ここにＰ型不純物が侵入することはない。
【００８７】
以上のような第２のセルフアラインツインウェルプロセスを採用することにより、第２のＰ型ウェル領域と第３のＮ型低濃度不純物領域も正確に隣接して形成することが出来る。
【００８８】
次に、１１７０℃・２０時間程度の熱処理でこれらのＮ型及びＰ型不純物を拡散させ、所望の拡散深さのＮ型ウェル領域、第１のＰ型ウェル領域、第２のＰ型ウェル領域、第３のＮ型低濃度不純物領域を得る（図１４（３））。
【００８９】
このとき、第２のＰ型ウェル領域とＮ型ウェル領域は、図１４（２）のように隣接して形成し、そのまま拡散するので両者の接合位置が変わることはない。さらに第２のＰ型ウェル領域と第３のＮ型低濃度不純物領域も隣接して形成され、そのまま拡散するので両者の接合位置が変わることはない。そのため本実施例においてこのような製造工程を採用することにより、各不純物領域のサイズが変わることなく、高精度なサイズ及び位置規定が実現できる。
【００９０】
また、イオン注入法によって形成する第１のＰ型ウェル領域と第２のＰ型ウェル領域の重なり領域は、上記の高温長時間熱処理前においては、不純物濃度の薄い第１のＰ型ウェル領域の方が半導体基板表面から深くまで形成され、不純物濃度の濃い第２のＰ型ウェル領域の方が浅く形成されているため、２段階ステップ状の深さ方向濃度プロファイルが形成されるが、高温長時間熱処理により拡散した結果、このような深さ方向の濃度プロファイルの不均一性は解消される。
【００９１】
以上の工程を経ることにより、リンからなりＮ型不純物濃度が８×１０15／cm3から４×１０16／cm3の不純物濃度の値で、半導体基板表面より７μｍから１０μｍまでの拡散深さのＮ型ウェル領域と、ホウ素もしくはＢＦ2からなりＰ型不純物濃度が８×１０15／cm3から４×１０16／cm3の間の値で、半導体基板表面より７μｍから１０μｍまでの拡散深さのＰ型ウェル領域と、砒素からなり２×１０16／cm3から１×１０18／cm3の不純物濃度の値で、半導体基板表面より２μｍから３．５μｍの深さの第３のＮ型低濃度不純物領域を形成できる。
【００９２】
続く図１５（１）から（３）の工程については、第１、第２の実施例と同様の製造方法を採用する。すなわち、第２のＮ型低濃度不純物領域の形成及び、第２のＮ型低濃度不純物領域上の絶縁膜と素子分離絶縁膜の形成(図１５（１）)、ゲート絶縁膜及びゲート電極の形成(図１５（２）)、低耐圧ＭＯＳトランジスタ及び高耐圧ＭＯＳトランジスタのドレイン／ソース領域の形成（図１５（３））と、図示しないが、コンタクトホールや金属配線の形成等を経て、半導体集積回路装置を完成させる。
【００９３】
以上の説明においては特にＮ型ウェル領域の条件については第１、第２の実施例と同様としていたが、第１のＰ型ウェル領域よりも不純物濃度が濃くなる第２のＰ型ウェル領域の不純物濃度に合わせ、Ｎ型ウェル領域の不純物濃度を濃くしても構わない。Ｎ型ウェル領域の不純物濃度を濃くすることで、低耐圧ＭＯＳトランジスタを搭載する第２のＰ型ウェル領域とのＰＮ接合耐圧の低下が発生するが、本実施例は第１、第２の実施例と異なり低耐圧ＭＯＳトランジスタの動作電圧を６Ｖ以下に低下させているので問題とはならない。一方で、Ｎ型ウェル領域の不純物濃度を濃くすることで低耐圧ＰＭＯＳトランジスタのパンチスルー現象による耐圧の低下などの短チャネル効果が抑制され、その最小ゲート長を、低耐圧ＮＭＯＳトランジスタと合わせ、０．５μｍとすることができるという長所を享受できる。
【００９４】
一方、第２の高耐圧ＮＭＯＳトランジスタの方もチャネル領域を構成するＰ型ウェル領域の濃度が濃くなる事に対する、第２の高耐圧ＮＭＯＳトランジスタの耐圧低下の懸念は不要である。第２の高耐圧ＮＭＯＳトランジスタの耐圧は第２のＮ型低濃度不純物領域の条件によって制約されるので、第２の高耐圧ＮＭＯＳトランジスタに本発明の第３の実施例を適用することに対する短所は存在しない。
【００９５】
また、一般的に０．５μｍ程度のプロセスにおいてはＰ、Ｎ型ウェル領域の不純物注入のあとの高温長時間熱処理は１０時間以下とすることが多い。これによりウェル領域の拡散深さが縮小され縦方向寄生素子の動作が容易となり、耐圧の低下やラッチアップ現象の頻発が懸念されるものの、実際はＰ、Ｎ型ウェル領域の不純物濃度が濃くなることに加え、微細化にともなう動作電圧の低下の影響でそのような現象は抑制される。一方、本発明の第３の実施例においては、２０時間程度の高温熱処理を採用することで、高濃度で深い拡散深さのウェル領域を実現している。そのため、通常の０．５μｍプロセスに比べラッチアップ耐性が強く、高濃度不純物層によるガードリングの設置や、内部回路を外部端子からの数１０μｍ以上離間させるなど、ラッチアップ抑制のために設けられる寄生素子動作抑制のための平面的なデザインルールマージンを縮小することができ、半導体集積回路装置の所要面積の削減によるコスト低減に寄与できる。
【００９６】
以上のような第３の実施例の製造方法とすることにより、Ｎ型半導体基板を用いながら、３０Ｖ以上、さらには回路構成の工夫により５０Ｖ以上の耐圧と、静電気ノイズなどによる発熱破壊耐量の確保を両立した第１の高耐圧ＮＭＯＳトランジスタに加え、電源端子とグラウンド端子の間の保護素子として所要面積を低減した第２の高耐圧ＮＭＯＳトランジスタを有し、さらに低電圧出力に伴い微細化した低耐圧ＭＯＳトランジスタと、より簡素化されたラッチアップルールをもつ、小面積低コスト化を実現した半導体集積回路を作製することができる。
【００９７】
以上のような構造及び形成方法の本発明は、これまで述べたような降圧型シリーズレギュレータや電圧検出器に限らず、Ｎ型半導体基板内に低耐圧トランジスタと高耐圧トランジスタを集積する必要がある様々な半導体集積回路装置を実現できる。そのため、パワーマネジメントＩＣ以外への用途へも本発明が適用できることはいうまでもない。
【符号の説明】
【００９８】
５    第１のＰ型ウェル領域
６    ゲート電極
７    Ｎ型半導体基板
８    第２のＰ型ウェル領域
９    ゲート絶縁膜
１３  ＬＯＣＯＳ絶縁膜
１４  第３のＮ型低濃度不純物領域
１５  第４のＮ型低濃度不純物領域
１６  Ｎ型半導体基板
１７  Ｎ型高濃度不純物領域
１８  第１のＮ型低濃度不純物領域
１９  第２のＮ型低濃度不純物領域
２０  Ｐ型低濃度不純物領域
２１  第１のＮ型ウェル領域
２２  第２のＮ型ウェル領域
２３  Ｐ型高濃度不純物領域
２４  シリコン酸化膜
２５  シリコン窒化膜
１０３  分圧回路
１０５  グラウンド端子
１０６  電源端子
１０７  出力端子
１１２  内部低電圧用グラウンド端子
１１３  低電圧出力端子
５０１  低耐圧ＮＭＯＳトランジスタ
５０２  低耐圧ＰＭＯＳトランジスタ
５０３  第１の高耐圧ＮＭＯＳトランジスタ
５０４  第２の高耐圧ＮＭＯＳトランジスタ
５０５  高耐圧ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
0006595872.tif 000005
【図５】
0006595872.tif 000006
【図６】
0006595872.tif 000007
【図７】
0006595872.tif 000008
【図８】
0006595872.tif 000009
【図９】
0006595872.tif 000010
【図１０】
0006595872.tif 000011
【図１１】
0006595872.tif 000012
【図１２】
0006595872.tif 000013
【図１３】
0006595872.tif 000014
【図１４】
0006595872.tif 000015
【図１５】
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