(57)【特許請求の範囲】
【請求項１】
二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、
前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、
前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較器と、
前記複数の比較器に共通のランプ信号を供給するランプ信号供給回路とを備え、
前記複数の比較器のそれぞれは、
前記ランプ信号及び前記画素信号の一方がゲートに入力される第１トランジスタと、前記ランプ信号及び前記画素信号の他方がゲートに入力される第２トランジスタと、前記第２トランジスタのドレイン又はソースに接続され、前記ランプ信号と前記画素信号との差分量に応じた信号を出力する出力端子とを有する第１差動増幅回路と、
前記第１トランジスタの容量成分に蓄積される電荷の変動を抑制するための抑制回路とを含み、
前記第１トランジスタのゲートに、前記ランプ信号が入力され、
前記第２トランジスタのゲートに、前記画素信号が入力され、
前記抑制回路は、前記第１トランジスタに流れる電流に応じた電圧を生成し、生成した電圧を前記第１トランジスタのゲートに供給する電圧生成回路である固体撮像装置。
【請求項２】
前記電圧生成回路は、ソースフォロア回路である請求項１に記載の固体撮像装置。
【請求項３】
二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、
前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、
前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較器と、
前記複数の比較器に共通のランプ信号を供給するランプ信号供給回路とを備え、
前記複数の比較器のそれぞれは、
前記ランプ信号及び前記画素信号の一方がゲートに入力される第１トランジスタと、前記ランプ信号及び前記画素信号の他方がゲートに入力される第２トランジスタと、前記第２トランジスタのドレイン又はソースに接続され、前記ランプ信号と前記画素信号との差分量に応じた信号を出力する出力端子とを有する第１差動増幅回路と、
前記第１トランジスタの容量成分に蓄積される電荷の変動を抑制するための抑制回路とを含み、
前記抑制回路は、前記第１差動増幅回路と同じ回路構成を有する第２差動増幅回路であり、
前記第１差動増幅回路の前記第１トランジスタのゲートと、前記第２差動増幅回路の前記第２トランジスタのゲートとに、前記ランプ信号が入力され、
前記第１差動増幅回路の前記第２トランジスタのゲートと、前記第２差動増幅回路の前記第１トランジスタのゲートとに、前記画素信号が入力される固体撮像装置。
【請求項４】
二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、
前記複数の単位セルの列毎に設けられ、前記画素信号を転送する複数の垂直信号線と、
前記複数の垂直信号線のそれぞれに対応して設けられた複数の比較器と、
前記複数の比較器に共通のランプ信号を供給するランプ信号供給回路とを備え、
前記複数の比較器のそれぞれは、
前記ランプ信号及び前記画素信号の一方がゲートに入力される第１トランジスタと、前記ランプ信号及び前記画素信号の他方がゲートに入力される第２トランジスタと、前記第２トランジスタのドレイン又はソースに接続され、前記ランプ信号と前記画素信号との差分量に応じた信号を出力する出力端子とを有する第１差動増幅回路と、
前記第１トランジスタの容量成分に蓄積される電荷の変動を抑制するための抑制回路とを含み、
前記抑制回路は、
前記画素信号の入力先を、前記第１トランジスタ及び前記第２トランジスタの一方に切り替え可能な第１スイッチと、
前記ランプ信号の入力先を、前記第１トランジスタ及び前記第２トランジスタの他方に切り替え可能な第２スイッチとを含む固体撮像装置。
【請求項５】
前記複数の単位セルのそれぞれは、リセットトランジスタ、転送トランジスタ、読み出しトランジスタ及び選択トランジスタを有する請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記複数の単位セルのそれぞれは、選択トランジスタを有さない請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項７】
前記複数の単位セルのそれぞれは、
複数の受光素子と、
当該複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つとを有する請求項１〜４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置に関する。
【背景技術】
【０００２】
従来の固体撮像装置として、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが知られている（特許文献１参照）。以下では、特許文献１に記載されたＭＯＳイメージセンサについて、図１２を用いて説明する。【０００３】
図１２は、特許文献１に記載の従来の固体撮像装置（ＭＯＳイメージセンサ）の構成を示す図である。【０００４】
図１２に示す従来の固体撮像装置４００は、画素アレイ部４１０と、行選択回路４２０と、水平転送走査回路４３０と、タイミング制御回路４４０と、ＡＤＣ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）群４５０と、ランプ信号発生器４６０と、アンプ回路４７０と、信号処理回路４８０と、水平転送線４９０とを有する。ＡＤＣ群４５０は、比較器４５１、カウンタ４５２及びラッチ回路４５３を有するシングルスロープＡＤ変換回路が、複数の垂直信号線４５４のそれぞれに対応して複数配列されている。【０００５】
画素アレイ部４１０は、光電変換素子と単位セル内アンプとを含む単位セルが行列状に配置されて構成される。【０００６】
また、画素アレイ部４１０の画素信号を順次読み出すための制御回路として、タイミング制御回路４４０、行選択回路４２０及び水平転送走査回路４３０が配置される。行選択回路４２０が選択した行の信号を一括でＡＤＣ群４５０へ出力し、ＡＤＣ群４５０がアナログ−デジタル変換を行うことで、デジタルデータを生成する。そして、生成したデジタルデータを水平転送走査回路４３０が選択した列から順に読み出すことで、画素アレイ部４１０の画素信号を全て読み出す。なお、タイミング制御回路４４０は、画素アレイ部４１０の画素信号を順に読み出すよう、行選択回路４２０及び水平転送走査回路４３０を制御する。【０００７】
ＡＤＣ群４５０は、以下のようにして画素信号のアナログ−デジタル変換を行う。【０００８】
まず、比較器４５１は、ランプ信号発生器４６０により生成される、電圧を時間とともに階段状に変化させたランプ波形である参照電圧Ｖｓｌｏｐｅと、単位セルから垂直信号線４５４を経由して得られる画素信号とを比較する。カウンタ４５２は、比較器４５１の比較時間をカウントする。カウント結果は、ラッチ回路４５３に出力され、ラッチされた信号は、水平転送線４９０を経由してアンプ回路４７０から出力される。このようにして、ＡＤＣ群４５０は、画素信号のアナログ−デジタル変換を行う。【０００９】
上記従来の固体撮像装置では、各列に設けられた比較器が、各列の画素信号と、全列で共通化されたランプ信号（参照電圧Ｖｓｌｏｐｅ）とを比較することで、全列一括したアナログ−デジタル変換を行う。このとき、ランプ信号は全列で共通化されているため、ある列の比較器の動作によりランプ信号を変動させると、他の列の比較器に伝播し、アナログ−デジタル変換結果に誤差を生じさせる。【００１０】
例えば、明るい領域がある場合と明るい領域がない場合とで、同じ入力信号に対して、アナログ−デジタル変換結果が異なってしまい、その結果として画質が劣化してしまう。なお、以下では、この現象をストリーキングと呼ぶ。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１３−１６８８８０号公報
【発明の概要】
【００１２】
本開示は、上記課題に鑑みてなされたものであり、ストリーキングが抑制された固体撮像装置を提供する。
【００１３】
上記課題を解決するため、本開示の一態様に係る固体撮像装置は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、複数の単位セルの列毎に設けられ、画素信号を転送する複数の垂直信号線と、複数の垂直信号線のそれぞれに対応して設けられた複数の比較器と、複数の比較器に共通のランプ信号を供給するランプ信号供給回路とを備え、複数の比較器のそれぞれは、ランプ信号及び画素信号の一方がゲートに入力される第１トランジスタと、ランプ信号及び画素信号の他方がゲートに入力される第２トランジスタと、第２トランジスタのドレイン又はソースに接続され、ランプ信号と画素信号との差分量に応じた信号を出力する出力端子とを有する第１差動増幅回路と、第１トランジスタの容量成分に蓄積される電荷の変動を抑制するための抑制回路とを含む。
【００１４】
これにより、抑制回路によって第１トランジスタの電荷の変動を抑制することができるので、第１トランジスタにランプ信号が入力される場合に、電荷の変動によってランプ信号の電位が変動することを抑制することができる。これにより、各列に共通のランプ信号の変動が抑制されるため、ストリーキングを抑制することができる。
【００１５】
本開示に係る固体撮像装置によれば、ストリーキングを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施の形態１に係る固体撮像装置の構成の一例を示す図である。
【図２】図２は、実施の形態１に係る単位セルの回路構成の一例を示す図である。
【図３】図３は、実施の形態１に係る比較器の回路構成の一例を示す図である。
【図４】図４は、一般的な固体撮像装置が有する比較器の回路構成を示す図である。
【図５】図５は、一般的な固体撮像装置が有する比較器の動作を示すタイミングチャートである。
【図６】図６は、実施の形態１に係る固体撮像装置の動作の一例を示すタイミングチャートである。
【図７】図７は、実施の形態２に係る固体撮像装置の構成の一例を示す図である。
【図８】図８は、実施の形態２に係る比較器の回路構成の一例を示す図である。
【図９】図９は、実施の形態３に係る固体撮像装置の構成の一例を示す図である。
【図１０】図１０は、実施の形態の変形例に係る単位セルの回路構成の一例を示す図である。
【図１１】図１１は、実施の形態の変形例に係る単位セルの回路構成の別の一例を示す図である。
【図１２】図１２は、従来の固体撮像装置の構成を示す図である。
【発明を実施するための形態】
【００１７】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来の固体撮像装置に関し、以下の問題が生じることを見出した。
【００１８】
上述したストリーキングを抑制し、画質劣化を改善するためには、ランプ信号を共通化しないことが考えられる。しかしながら、ランプ信号を生成する回路は、規模が大きいために、１チップ上に列数分のランプ信号生成回路を設けることは、回路面積的に困難である。
【００１９】
また、ストリーキングを抑制する他の方法として、ソースフォロア回路などのバッファ回路を各比較器の入力部に配置することが考えられる。しかしながら、この場合、バッファ回路のランダムノイズによる画質劣化を引き起こしてしまう。
【００２０】
このため、ランダムノイズの発生を抑制しつつ、ストリーキングを抑制することができる固体撮像装置が求められる。
【００２１】
そこで、本開示に係る固体撮像装置は、二次元状に配列され、受光量に応じた画素信号を生成する複数の単位セルと、複数の単位セルの列毎に設けられ、画素信号を転送する複数の垂直信号線と、複数の垂直信号線のそれぞれに対応して設けられた複数の比較器と、複数の比較器に共通のランプ信号を供給するランプ信号供給回路とを備え、複数の比較器のそれぞれは、ランプ信号及び画素信号の一方がゲートに入力される第１トランジスタと、ランプ信号及び画素信号の他方がゲートに入力される第２トランジスタと、第２トランジスタのドレイン又はソースに接続され、ランプ信号と画素信号との差分量に応じた信号を出力する出力端子とを有する第１差動増幅回路と、第１トランジスタの容量成分に蓄積される電荷の変動を抑制するための抑制回路とを含む。
【００２２】
これにより、抑制回路によって第１トランジスタの電荷の変動を抑制することができるので、第１トランジスタにランプ信号が入力される場合に、電荷の変動によってランプ信号の電位が変動することを抑制することができる。これにより、各列に共通のランプ信号の変動が抑制されるため、ストリーキングを抑制することができる。
【００２３】
以下では、本開示の実施の形態に係る固体撮像装置について、図面を参照して詳細に説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であって、本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２４】
また、各図は模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００２５】
（実施の形態１）
以下、実施の形態１に係る固体撮像装置について図面を参照しながら説明する。
【００２６】
図１は、実施の形態１に係る固体撮像装置１０の構成の一例を示す図である。
【００２７】
図１に示すように固体撮像装置１０は、複数の単位セル１００と、複数の垂直信号線１１０と、ランプ信号生成回路１２０と、ランプ信号線１２１と、複数の比較器１３０と、複数のカウンタ回路１４０と、複数のデータ転送スイッチ１５０と、複数のメモリ回路１６０と、垂直選択回路１７０と、水平選択回路１８０と、タイミング制御回路１９０とを備える。
【００２８】
複数の単位セル１００は、二次元状に配列されている。例えば、複数の単位セル１００は、垂直方向にｎ個、かつ、水平方向にｍ個、すなわち、ｎ行×ｍ列の行列状に配列されている。例えば、ｍは、数百〜数千の値である。
【００２９】
複数の単位セル１００のそれぞれは、受光素子（画素）を含み、受光量に応じた画素信号を生成する。単位セル１００は、複数の垂直信号線１１０のいずれかに接続されている。単位セル１００が生成した画素信号は、接続された垂直信号線１１０を介して比較器１３０に転送される。
【００３０】
なお、単位セル１００の詳細な構成については、図２を用いて後で説明する。
【００３１】
複数の垂直信号線１１０は、複数の単位セル１００の列毎に設けられている。具体的には、垂直信号線１１０は、垂直方向に一列に並んだ複数の単位セル１００に、共通に接続される。垂直信号線１１０は、接続された単位セル１００が生成した画素信号を比較器１３０に転送する。
【００３２】
ランプ信号生成回路１２０は、複数の比較器１３０に共通のランプ信号（参照信号）を供給するランプ信号供給回路の一例である。具体的には、ランプ信号生成回路１２０は、ランプ信号を生成し、生成したランプ信号を複数の比較器１３０に共通に供給する。例えば、ランプ信号は、階段状に電圧値が変化する信号である。ランプ信号は、ランプ信号生成回路１２０と複数の比較器１３０とを接続する共通のランプ信号線１２１を介して、複数の比較器１３０のそれぞれに供給される。
【００３３】
複数の比較器１３０は、複数の垂直信号線１１０のそれぞれに対応して設けられる。具体的には、比較器１３０は、列毎に設けられ、対応する垂直信号線１１０に接続されている。比較器１３０は、画素信号とランプ信号との差分量に応じた出力信号を出力する。
【００３４】
具体的には、複数の比較器１３０は、２つの入力端子と、１つの出力端子とを有する。２つの入力端子の一方には、ランプ信号線１２１に接続され、ランプ信号が入力される。また、２つの入力端子の他方には、対応する垂直信号線１１０が接続され、画素信号が入力される。１つの出力端子には、カウンタ回路１４０が接続され、出力信号がカウンタ回路１４０に出力される。
【００３５】
なお、比較器１３０の詳細な構成については、図３〜図５を用いて後で説明する。
【００３６】
複数のカウンタ回路１４０は、複数の比較器１３０のそれぞれに対応して設けられる。具体的には、カウンタ回路１４０は、列毎に設けられ、対応する比較器１３０の出力端子に接続されている。カウンタ回路１４０は、対応する比較器１３０から出力される出力信号に応じたカウント値を生成する。具体的には、カウンタ回路１４０は、ランプ信号と画素信号とを比較した期間をカウントし、当該期間に対応するカウント値（デジタル値）を生成する。
【００３７】
複数のデータ転送スイッチ１５０は、複数のカウンタ回路１４０のそれぞれに対応して設けられる。具体的には、データ転送スイッチ１５０はＭＯＳトランジスタから成り、対応するカウンタ回路１４０と対応するメモリ回路１６０との間に設けられ、カウンタ回路１４０からメモリ回路１６０へのカウント値の転送を制御する。
【００３８】
複数のメモリ回路１６０は、複数のカウンタ回路１４０のそれぞれに対応して設けられる。具体的には、メモリ回路１６０は、列毎に設けられ、対応するカウンタ回路１４０にデータ転送スイッチ１５０を介して接続されている。メモリ回路１６０は、対応するカウンタ回路１４０が生成したカウント値を保持する。
【００３９】
比較器１３０、カウンタ回路１４０、データ転送スイッチ１５０及びメモリ回路１６０は、固体撮像装置１０のＡＤ変換部を構成する。すなわち、比較器１３０、カウンタ回路１４０、データ転送スイッチ１５０及びメモリ回路１６０によって、単位セル１００が生成したアナログの画素信号がデジタル信号に変換される。
【００４０】
垂直選択回路（行選択回路）１７０は、複数の単位セル１００の制御を行う。具体的には、垂直選択回路１７０は、複数の単位セル１００からの画素信号の読み出し（転送）のタイミングを制御する。
【００４１】
水平選択回路（水平走査回路）１８０は、複数のメモリ回路１６０の制御を行う。具体的には、水平選択回路１８０は、複数のメモリ回路１６０からのカウント値（画素信号に対応するデジタル信号）の読み出しのタイミングを制御する。
【００４２】
タイミング制御回路１９０は、固体撮像装置１０の動作タイミングを制御する。具体的には、タイミング制御回路１９０は、ランプ信号生成回路１２０、比較器１３０、カウンタ回路１４０、データ転送スイッチ１５０、垂直選択回路１７０及び水平選択回路１８０の動作タイミングを制御する。具体的な動作タイミングについては、図６を用いて後で説明する。
【００４３】
続いて、本実施の形態に係る単位セル１００の構成について、図２を用いて説明する。図２は、実施の形態１に係る単位セルの回路構成の一例を示す図である。
【００４４】
図２に示すように、単位セル１００は、フォトダイオード１０１と、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。なお、転送トランジスタ１０２、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５は、単位セル１００の制御用トランジスタである。
【００４５】
フォトダイオード１０１は、被写体からの光を電荷量に変換する受光素子（光電変換素子）であり、画素（受光部）の基本構成要素である。フォトダイオード１０１のアノードは、接地電位に設定され、カソードは、転送トランジスタ１０２のソースに接続される。
【００４６】
転送トランジスタ１０２は、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送するためのトランジスタである。転送トランジスタ１０２のドレインは、フローティングディフュージョン部１０６に接続され、ゲートは、転送信号線（φＴＸ）に接続される。
【００４７】
リセットトランジスタ１０３は、フローティングディフュージョン部１０６の電位をリセット（初期化）するためのトランジスタである。リセットトランジスタ１０３のソースは、フローティングディフュージョン部１０６に接続され、ドレインは、電源線に接続され、ゲートは、リセット信号線（φＲＳ）に接続される。
【００４８】
読み出しトランジスタ１０４は、フローティングディフュージョン部１０６の信号電位を読み出すためのトランジスタである。具体的には、読み出しトランジスタ１０４は、フローティングディフュージョン部１０６の信号電位に応じた画素信号を、選択トランジスタ１０５を介して垂直信号線１１０に出力する。読み出しトランジスタ１０４のソースは、選択トランジスタ１０５のドレインに接続され、ドレインは、電源線に接続され、ゲートは、フローティングディフュージョン部１０６に接続される。
【００４９】
選択トランジスタ１０５は、画素信号を垂直信号線１１０に出力するためのトランジスタである。選択トランジスタ１０５のソースは、垂直信号線１１０に接続され、ゲートは、選択信号線（φＳＥＬ）に接続される。
【００５０】
フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した信号電荷が転送されて、転送された信号電荷を一時的に保持する。すなわち、フローティングディフュージョン部１０６は、フォトダイオード１０１が生成した電荷に応じた信号電位を生成する。
【００５１】
ここで、単位セル１００の動作について簡単に説明する。
【００５２】
まず、リセットトランジスタ１０３をオンすることで、フローティングディフュージョン部１０６の電位をリセットする。リセットトランジスタ１０３をオフ次に、転送トランジスタ１０２をオンすることで、フォトダイオード１０１が生成した電荷をフローティングディフュージョン部１０６に転送する。さらに、選択トランジスタ１０５をオンすることで、フローティングディフュージョン部１０６の信号電位に応じた画素信号が、読み出しトランジスタ１０４及び選択トランジスタ１０５を介して垂直信号線１１０に出力される。なお、各トランジスタのオン及びオフは、垂直選択回路１７０が、転送信号線（φＴＸ）、リセット信号線（φＲＳ）及び選択信号線（φＳＥＬ）に所定の信号を印加することで行われる。
【００５３】
続いて、本実施の形態に係る比較器１３０の構成について、図３を用いて説明する。図３は、実施の形態１に係る比較器１３０の回路構成の一例を示す図である。
【００５４】
図３に示すように、比較器１３０は、差動増幅回路１３１と、電圧生成回路１３２とを含んでいる。
【００５５】
差動増幅回路１３１は、ランプ信号がゲートに入力されるトランジスタＴ１１と、画素信号がゲートに入力されるトランジスタＴ１２と、トランジスタＴ１２のドレイン又はソースに接続され、ランプ信号と画素信号との差分量に応じた出力信号を出力する出力端子ＯＵＴとを有する第１差動増幅回路の一例である。具体的には、差動増幅回路１３１は、容量Ｃ１１及びＣ１２と、ソース同士が接続されて差動対をなすトランジスタＴ１１及びＴ１２と、定電流源を構成するトランジスタＴ１３と、リセット用のトランジスタＴ１４及びＴ１５と、カレントミラー回路を構成するトランジスタＴ１６及びＴ１７とを含んでいる。
【００５６】
容量Ｃ１１は、比較器１３０の２つの入力端子の一方とトランジスタＴ１１のゲートとの間に設けられる。具体的には、容量Ｃ１１の電極の一方は、第１入力端子ＲＡＭＰに接続され、ランプ信号が入力される。容量Ｃ１１の電極の他方は、トランジスタＴ１１のゲートに接続される。
【００５７】
容量Ｃ１２は、比較器１３０の２つの入力端子の他方とトランジスタＴ１２のゲートとの間に設けられる。具体的には、容量Ｃ１２の電極の一方は、第２入力端子ＩＮに接続され、画素信号が入力される。容量Ｃ１２の電極の他方は、トランジスタＴ１２のゲートに接続される。
【００５８】
トランジスタＴ１１は、ランプ信号がゲートに入力される第１トランジスタの一例である。具体的には、トランジスタＴ１１のゲートには、容量Ｃ１１を介してランプ信号が入力される。つまり、トランジスタＴ１１のゲートは、比較器１３０の２つの入力端子の一方（第１入力端子）に相当する。
【００５９】
トランジスタＴ１２は、画素信号がゲートに入力される第２トランジスタの一例である。具体的には、トランジスタＴ１２のゲートには、容量Ｃ１２を介して画素信号（入力アナログ信号ＩＮ）が入力される。つまり、トランジスタＴ１２のゲートは、比較器１３０の２つの入力端子の他方（第２入力端子）に相当する。また、トランジスタＴ１２のドレインは、比較器１３０の出力端子に相当する。
【００６０】
トランジスタＴ１１及びトランジスタＴ１２は、ソース同士が互いに接続されている。また、トランジスタＴ１１及びトランジスタＴ１２は、例えば、ＮＭＯＳトランジスタである。
【００６１】
トランジスタＴ１３は、定電流源の役割を果たす。トランジスタＴ１３は、例えば、カスコード構成など、定電流源として動作する構成であれば、本構成例に記載の形態を取らなくてもよい。
【００６２】
トランジスタＴ１３のドレインは、互いに接続されたトランジスタＴ１１のソースとトランジスタＴ１２のソースとに接続される。トランジスタＴ１３のゲートには、所定のバイアス電圧が印加され、トランジスタＴ１３のソースは、接地電位に設定される。
【００６３】
トランジスタＴ１４は、トランジスタＴ１１をリセット（初期化）するためのトランジスタである。トランジスタＴ１４は、トランジスタＴ１１のゲート−ドレイン間に挿入されている。つまり、トランジスタＴ１４のドレイン及びソースは、トランジスタＴ１１のゲート及びドレインに接続されている。
【００６４】
トランジスタＴ１５は、トランジスタＴ１２をリセット（初期化）するためのトランジスタである。トランジスタＴ１５は、トランジスタＴ１２のゲート−ドレイン間に挿入されている。つまり、トランジスタＴ１５のドレイン及びソースは、トランジスタＴ１２のゲート及びドレインに接続されている。
【００６５】
トランジスタＴ１４及びトランジスタＴ１５は、例えば、ＰＭＯＳトランジスタである。トランジスタＴ１４及びトランジスタＴ１５は、比較動作前にオンされることによって、容量Ｃ１１及び容量Ｃ１２とともに、比較器１３０のばらつきを除去する役割を果たす。なお、比較器１３０は、容量Ｃ１１、容量Ｃ１２、トランジスタＴ１４及びトランジスタＴ１５を備えなくてもよい。
【００６６】
トランジスタＴ１６は、トランジスタＴ１７とともに、カレントミラー回路を構成する。具体的には、トランジスタＴ１６のゲートとドレインとは、互いに接続され、さらに、トランジスタＴ１７のゲートに接続される。また、トランジスタＴ１６のドレインには、トランジスタＴ１１のドレインが接続される。なお、トランジスタＴ１６のソースは、電源線に接続される。
【００６７】
トランジスタＴ１７のドレインは、トランジスタＴ１２のドレインに接続される。つまり、トランジスタＴ１２のドレインとトランジスタＴ１７のドレインとが接続されたノードが出力端子ＯＵＴに相当する。なお、トランジスタＴ１７のソースは、電源線に接続される。なお、トランジスタＴ１６及びトランジスタＴ１７は、例えば、ＰＭＯＳトランジスタである。
【００６８】
電圧生成回路１３２は、トランジスタＴ１１の容量成分に蓄積される電荷の変動を抑制するための抑制回路の一例である。後述するように、トランジスタＴ１１の容量成分に蓄積される電荷は、トランジスタＴ１１に流れる電流によって変動する。電圧生成回路１３２は、生成した電圧をトランジスタＴ１１のゲートに供給することで、電荷の変動を抑制する。
【００６９】
具体的には、電圧生成回路１３２は、トランジスタＴ１１に流れる電流に応じた電圧を生成し、生成した電圧をトランジスタＴ１１のゲートに供給する。例えば、電圧生成回路１３２は、ソースフォロア回路である。図３に示すように、電圧生成回路１３２は、容量Ｃ１３と、トランジスタＴ１８と、トランジスタＴ１９とを有する。
【００７０】
容量Ｃ１３は、比較器１３０の２つの入力端子の一方とトランジスタＴ１９のゲートとの間に設けられる。具体的には、容量Ｃ１３の電極の一方は、第１入力端子ＲＡＭＰとトランジスタＴ１１のゲートに接続される。容量Ｃ１３の電極の他方は、トランジスタＴ１９のゲートに接続される。
【００７１】
トランジスタＴ１８は、トランジスタＴ１６とともに、カレントミラー回路を構成する。具体的には、トランジスタＴ１８のゲートは、トランジスタＴ１６のゲート及びドレインに接続される。トランジスタＴ１８のドレインは、トランジスタＴ１９のソースに接続され、トランジスタＴ１８のソースは、電源線に接続される。
【００７２】
トランジスタＴ１９は、トランジスタＴ１８とともに、ソースフォロア回路を構成する。トランジスタＴ１９のドレインは、接地電位に接続される。また、トランジスタＴ１９のゲートは、容量Ｃ１３を介して第１入力端子ＲＡＭＰに接続される。トランジスタＴ１８及びトランジスタＴ１９は、例えば、ＰＭＯＳトランジスタである。
【００７３】
続いて、本実施の形態に係る固体撮像装置１０の効果を述べるために、図４及び図５を用いて、一般的な差動増幅回路を含む比較器の動作について説明する。
【００７４】
図４は、一般的な固体撮像装置が有する比較器の回路構成を示す図である。なお、図４において、図３に示す比較器１３０と同じ素子については、同じ符号を付与している。
【００７５】
図４に示す一般的な比較器は、図３に示す差動増幅回路１３１に相当する。つまり、図４に示す比較器は、図３に示す比較器１３０が電圧生成回路１３２を備えない構成に相当する。
【００７６】
図５は、一般的な固体撮像装置が有する比較器の動作を示すタイミングチャートである。
【００７７】
リセット期間にＲＳＴ電位ＶＲＳＴをＧＮＤレベルにすることで、トランジスタＴ１４とトランジスタＴ１５とをオンする。これにより、トランジスタＴ１１のゲート電位とトランジスタＴ１２のゲート電位とを、所定の電位Ｖｏｆｓに確定させる（初期化）。このとき、第１入力端子ＲＡＭＰの電位Ｖｒａｍｐ及び第２入力端子ＩＮの電位Ｖｉｎは、初期電位Ｖｓｔａｒｔにある。
【００７８】
次に、Ｖｉｎを、アナログ−デジタル変換させたい信号、すなわち、画素信号の電位に設定する。このとき、トランジスタＴ１２のゲート電位の方がトランジスタＴ１１のゲート電位に比べて高くなるため、出力端子ＯＵＴの電位Ｖｏｕｔは、電源レベルＶｄｄまで上がる。この状態においてはトランジスタＴ１２に電流が流れないため、定電流源であるトランジスタＴ１３の電流Ｉｂｉａｓは全て、トランジスタＴ１１に流れる。
【００７９】
この後、Ｖｒａｍｐを時間とともに線形に変化させる。このとき、Ｖｏｕｔは徐々に低下し、トランジスタＴ１２に電流が流れ始め、その分、トランジスタＴ１１を流れるＩｔ１１は減少する。さらにＶｒａｍｐが変化し、Ｖｏｕｔが低下した時、トランジスタＴ１２は飽和領域で動作し始める。この時刻以降、トランジスタＴ１１とトランジスタＴ１２とを流れる電流は等しくなり、Ｉｔ１１の電流値は、定電流源を流れる電流Ｉｂｉａｓの１／２となる。
【００８０】
ここで、トランジスタＴ１１のゲート−ソース間電圧Ｖｇｓについて考察する。
【００８１】
トランジスタＴ１１は飽和領域で動作しているので、ドレイン−ソース間を流れる電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓの間には、次の（数式１）が成り立つ。
【００８２】
【数１】
0006561315.tif 000002
【００８３】
ここで、βはトランジスタＴ１１のトランスコンダクタ係数、ＶｔｈはトランジスタＴ１１の閾値電圧である。
【００８４】
トランジスタＴ１１がＮＭＯＳトランジスタであることを考慮して（数式１）を変形すると、次の（数式２）になる。
【００８５】
【数２】
0006561315.tif 000003
【００８６】
トランジスタＴ１１のゲート酸化膜容量に蓄積されている電荷量Ｑは、トランジスタＴ１１のゲート酸化膜容量値Ｃｇｓを用いて、次の（数式３）で表される。
【００８７】
【数３】
0006561315.tif 000004
【００８８】
（数式２）及び（数式３）より、トランジスタＴ１１を流れる電流値が変化すると、トランジスタＴ１１のゲート酸化膜容量に蓄積される電荷量Ｑが変化することが分かる。容量Ｃ１１の容量値がＣｇｓに比べて充分大きいときは、第１入力端子ＲＡＭＰから見た容量値はＣｇｓに近似される。すなわち、Ｑが変化するということは、第１入力端子ＲＡＭＰからランプ信号線１２１に電流が流れるということであり、ランプ信号線１２１のインピーダンス成分によってランプ信号の電位に変動が生じ、アナログ−デジタル変換結果に誤差が生じることとなる。
【００８９】
これに対し、本実施の形態に係る固体撮像装置１０では、図３に示すように、比較器１３０が電圧生成回路１３２を備えている。差動増幅回路１３１のトランジスタＴ１６と電圧生成回路１３２のトランジスタＴ１８とがカレントミラー回路を構成するので、トランジスタＴ１１に流れる電流、すなわち、トランジスタＴ１６に流れる電流と同じ電流がトランジスタＴ１８及びトランジスタＴ１９に流れる。
【００９０】
トランジスタＴ１９はＰＭＯＳトランジスタであるため、ドレイン−ソース間を流れる電流Ｉｄｓ２とゲート−ソース間電圧Ｖｇｓ２との間には、次の（数式４）が成り立つ。
【００９１】
【数４】
0006561315.tif 000005
【００９２】
ここで、β２はトランジスタＴ１９のトランスコンダクタ係数、Ｖｔｈ２はトランジスタＴ１９の閾値電圧である。
【００９３】
トランジスタＴ１９がＰＭＯＳトランジスタであることを考慮して（数式４）を変形すると、次の（数式５）になる。
【００９４】
【数５】
0006561315.tif 000006
【００９５】
ここで、トランジスタＴ１１を流れる電流ＩｄｓとトランジスタＴ１９を流れる電流Ｉｄｓ２とが等しいので、（数式５）は、次の（数式６）になる。
【００９６】
【数６】
0006561315.tif 000007
【００９７】
トランジスタＴ１９のゲート酸化膜容量に蓄積されている電荷量Ｑ２は、Ｑ同様、トランジスタＴ１９のゲート酸化膜容量値Ｃｇｓ２を用いて、次の（数式７）で表される。
【００９８】
【数７】
0006561315.tif 000008
【００９９】
ここで、ｃは、Ｃｇｓ２×（Ｖｔｈ＋Ｖｔｈ２）で表される。
【０１００】
したがって、本実施の形態に係る比較器１３０においては、トランジスタＴ１１のゲート酸化膜容量に蓄積されている電荷量Ｑの変化を、トランジスタＴ１９のゲート酸化膜容量に蓄積されている電荷量Ｑ２の変化で補うことができる。これにより、ランプ信号線１２１に流れる電流を抑制することができる。よって、アナログ−デジタル変換結果の誤差を軽減することが可能となる。
【０１０１】
またこのとき、トランジスタＴ１８とトランジスタＴ１９とを含むソースフォロア回路（電圧生成回路１３２）の出力は、アナログ−デジタル変換結果に影響を与えない。このため、ランダムノイズを増加させることはない。
【０１０２】
なお、β、β２、Ｃｇｓ及びＣｇｓ２については、プロセス情報があれば設計者は、Ｑ＝−Ｑ２となるように設計することができる。これにより、理想的にはアナログ−デジタル変換結果に誤差は生じないが、面積制約又は電力制約などによりＱ＝−Ｑ２とできない場合でも誤差を軽減することが可能であり、本実施の形態に係る固体撮像装置１０の効果は得られる。
【０１０３】
続いて、本実施の形態に係る固体撮像装置１０の動作について、図６を用いて説明する。図６は、実施の形態１に係る固体撮像装置１０の動作の一例を示すタイミングチャートである。
【０１０４】
図６において、Ｖｐｏは、垂直信号線１１０の電位、すなわち、第２入力端子ＩＮの電位を表す。Ｖｒｅｆは、ランプ信号生成回路１２０の出力電位、すなわち、第１入力端子ＲＡＭＰの電位を表す。Ｖｃｏは、比較器１３０の出力電位、すなわち、出力端子ＯＵＴの電位を表す。
【０１０５】
φＣＫは、ランプ信号生成回路１２０及びカウンタ回路１４０へ入力されるクロック信号を表す。φＦＥＥＤは、データ転送スイッチ１５０を制御するパルス信号を表す。なお、φＦＥＥＤがハイレベル（“Ｈ”レベル）の時にデータ転送スイッチ１５０は、オンする。
【０１０６】
ＣＴは、カウンタ回路１４０のカウント値を表す。ＯＵＴは、メモリ回路１６０からの出力値を表し、バス信号である。
【０１０７】
なお、図６において、横軸は時間を表す。縦軸は、ＣＴの縦軸を除いて電位を表し、ＣＴの縦軸は、デジタルの数値を表す。以下、単位セル１００を例にして動作タイミングを説明するが、他の単位セルについても同様に動作させることができる。
【０１０８】
時刻ｔ１０では、垂直選択回路１７０によって選択された単位セル１００がリセットされる。これにより、対応する垂直信号線１１０の電位Ｖｐｏは、リセットレベルＶｒｓｔへ遷移する。時刻ｔ１１では、Ｖｐｏは、Ｖｒｓｔで安定した状態となる。時刻ｔ１０から時刻ｔ１１までの期間をリセット期間と呼ぶ。
【０１０９】
一方、時刻ｔ１１で、ランプ信号生成回路１２０及びカウンタ回路１４０に、所定の周期のクロック信号φＣＫが入力される。クロック信号φＣＫに同期して、Ｖｒｅｆは、初期電位Ｖｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、初期値ＣＴｉｎｉから下がる。
【０１１０】
Ｖｒｅｆが低電位へと遷移する途中の所定のタイミングで、ＶｐｏとＶｒｅｆとの大小関係が反転する。反転する時、比較器１３０の出力電位Ｖｃｏは、“Ｈ”レベルからローレベル（“Ｌ”レベル）に変化する。これにより、カウンタ回路１４０のカウント動作が停止する。
【０１１１】
その後、時刻ｔ１２でクロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｐｏとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｄｏｗｎに保持されている。時刻ｔ１１から時刻ｔ１２までの期間をダウンカウント期間と呼ぶ。
【０１１２】
時刻ｔ１２でダウンカウント動作が終わった場合、Ｖｒｅｆは、初期電位Ｖｓｔａｒｔへと戻る。さらに、垂直選択回路１７０によって選択された単位セル１００からは、単位セル１００に照射されている光照射量（受光量）に応じた画素信号が垂直信号線１１０に出力される。これにより、Ｖｐｏは、リセットレベルＶｒｓｔから信号レベルＶｓｉｇへ遷移する。そして、時刻ｔ１３では、Ｖｐｏは、Ｖｓｉｇで安定した状態となる。時刻ｔ１２から時刻ｔ１３までの期間を読み出し期間と呼ぶ。
【０１１３】
時刻ｔ１３で、ランプ信号生成回路１２０及びカウンタ回路１４０に、再び所定の周期のクロック信号φＣＫが入力される。クロック信号φＣＫに同期して、Ｖｒｅｆは、初期電位Ｖｓｔａｒｔから低電位へ遷移する。同様に、クロック信号φＣＫに同期して、カウント値ＣＴは、ダウンカウント期間に保持された値ＣＴｄｏｗｎから上がっていく。
【０１１４】
Ｖｒｅｆが低電位へと遷移する途中の所定のタイミングで、ＶｐｏとＶｒｅｆとの大小関係が反転する。反転する時、比較器１３０の出力電位Ｖｃｏは、“Ｈ”レベルから“Ｌ”レベルに変化する。これにより、カウンタ回路１４０のカウント動作が停止する。
【０１１５】
その後、時刻ｔ１４でクロック信号φＣＫが停止し、比較動作も停止する。このとき、カウント値ＣＴは、ＶｐｏとＶｒｅｆとの大小関係が反転した時点での値であるＣＴｕｐに保持されている。時刻ｔ１３から時刻ｔ１４までの期間をアップカウント期間と呼ぶ。
【０１１６】
アップカウントが完了した後、データ転送スイッチ１５０をオンするように、タイミング制御回路１９０は、パルス信号φＦＥＥＤを与える。これにより、カウンタ回路１４０に保持されているカウント値ＣＴｕｐは、メモリ回路１６０へ転送され、メモリ回路１６０に、カウント値ＣＴｕｐが保持される。時刻ｔ１４から時刻ｔ１５までの期間をデータ転送期間と呼ぶ。
【０１１７】
時刻ｔ１５以降の期間で、メモリ回路１６０に保持されたカウント値ＣＴｕｐの出力を行う。メモリ回路１６０からの出力は、水平選択回路１８０で制御される。複数のメモリ回路１６０に保持されている複数のカウント値ＣＴｕｐを、順次読み出すように、水平選択回路１８０は、複数のメモリ回路１６０を制御する。時刻ｔ１５以降の期間を水平読み出し期間と呼ぶ。
【０１１８】
以上のようにして、メモリ回路１６０に保持されたカウント値ＣＴｕｐを順次読み出して、後段のアンプ回路及び信号処理回路（図示せず）などに出力することができる。
【０１１９】
一般的な固体撮像装置においては、単位セル１００は、水平方向に数百〜数千個並べられる。これに伴い、比較器１３０も数百〜数千個並べられるが、ランプ信号は、全列で共通である。
【０１２０】
このため、上述したように、ある列のランプ信号が接続されるトランジスタのゲート酸化膜容量に蓄積された電荷量が変化したとき、これに伴いランプ信号が変動し、他の列のアナログ−デジタル変換結果に誤差を生じさせてしまう。すなわち、ストリーキングが発生する。
【０１２１】
これに対し、本実施の形態に係る固体撮像装置１０においては、トランジスタＴ１１のゲートにランプ信号が入力され、トランジスタＴ１２のゲートに画素信号が入力され、抑制回路は、トランジスタＴ１１に流れる電流に応じた電圧を生成し、生成した電圧をトランジスタＴ１１のゲートに供給する電圧生成回路１３２である。
【０１２２】
これにより、トランジスタＴ１１のゲート酸化膜容量の電荷量の変化を、トランジスタＴ１９のゲート酸化膜容量の電荷量変化が補う。このため、ランプ信号の変動を抑制することができる。それゆえ、他の列のアナログ−デジタル変換結果に誤差が生じるのを抑制し、ストリーキングの発生を抑制することができる。
【０１２３】
本開示の固体撮像装置では、第１トランジスタのゲートに、ランプ信号が入力され、第２トランジスタのゲートに、画素信号が入力され、抑制回路は、第１トランジスタに流れる電流に応じた電圧を生成し、生成した電圧を第１トランジスタのゲートに供給する電圧生成回路であってもよい。
【０１２４】
これにより、第１トランジスタに流れる電流に応じた電圧を第１トランジスタのゲートに供給することで、第１トランジスタの電荷の変動を抑制し、ストリーキングを抑制することができる。
【０１２５】
また、本実施の形態に係る固体撮像装置１０では、電圧生成回路１３２は、ソースフォロア回路である。
【０１２６】
これにより、ソースフォロア回路の構成は、差動増幅回路１３１の出力端子ＯＵＴに与える影響が小さいので、ランダムノイズの増加を抑制することができる。
【０１２７】
また、本実施の形態に係る固体撮像装置１０では、複数の単位セル１００のそれぞれは、リセットトランジスタ１０３、転送トランジスタ１０２、読み出しトランジスタ１０４及び選択トランジスタ１０５を有する。
【０１２８】
これにより、単位セル１００からの画素信号の読み出しを適切に制御することができる。
【０１２９】
（実施の形態２）
以下、実施の形態２に係る固体撮像装置について、図面を参照しながら説明する。なお、以下では、上述した実施の形態１との相違点を中心に説明する。
【０１３０】
図７は、実施の形態２に係る固体撮像装置２０の構成の一例を示す図である。
【０１３１】
図７に示すように固体撮像装置２０は、実施の形態１に係る固体撮像装置１０と比較して、複数の比較器１３０の代わりに、複数の比較器２３０を備える点が異なっている。以下では、比較器２３０の構成について、図８を用いて説明する。図８は、実施の形態２に係る比較器２３０の回路構成の一例を示す図である。
【０１３２】
図８に示すように、複数の比較器２３０は、差動増幅回路１３１と、差動増幅回路２３１とを備える。
【０１３３】
差動増幅回路２３１は、差動増幅回路１３１と同じ回路構成を有する第２差動増幅回路の一例である。また、差動増幅回路２３１は、差動増幅回路１３１のトランジスタＴ１１の容量成分に蓄積される電荷の変動を抑制するための抑制回路の一例である。
【０１３４】
図８に示すように、差動増幅回路１３１のトランジスタＴ１１のゲートと、差動増幅回路２３１のトランジスタＴ１２のゲートとに、ランプ信号が入力される。つまり、ランプ信号線１２１は、差動増幅回路１３１のトランジスタＴ１１と、差動増幅回路２３１のトランジスタＴ１２とにそれぞれ差動増幅回路１３１の容量Ｃ１１あるいは、差動増幅回路２３１の容量Ｃ１２を介して接続されている。
【０１３５】
また、差動増幅回路１３１のトランジスタＴ１２のゲートと、差動増幅回路２３１のトランジスタＴ１１のゲートとに、それぞれ差動増幅回路１３１の容量Ｃ１２あるいは、差動増幅回路２３１の容量Ｃ１１を介して画素信号が入力される。つまり、垂直信号線１１０は、差動増幅回路１３１のトランジスタＴ１２と、差動増幅回路２３１のトランジスタＴ１１とに接続されている。
【０１３６】
以上のように、本実施の形態に係る固体撮像装置２０においては、抑制回路は、差動増幅回路１３１と同じ回路構成を有する差動増幅回路２３１であり、差動増幅回路１３１のトランジスタＴ１１のゲートと、差動増幅回路２３１のトランジスタＴ１２のゲートとに、ランプ信号が入力され、差動増幅回路１３１のトランジスタＴ１２のゲートと、差動増幅回路２３１のトランジスタＴ１１のゲートとに、画素信号が入力される。
【０１３７】
この構成により、ランプ信号は、差動増幅回路１３１のトランジスタＴ１１に入力され、トランジスタＴ１１のゲート酸化膜容量の電荷量が変化する。一方で、差動増幅回路２３１では、ランプ信号は、トランジスタＴ１１の電流変化と反対の変化をするトランジスタＴ１２に入力される。
【０１３８】
これにより、差動増幅回路１３１のトランジスタＴ１１のゲート酸化膜容量の電荷量の変化は、差動増幅回路２３１のトランジスタＴ１２の電荷量の変化によって、打ち消される。よって、ランプ信号の変動を抑制することができる。それゆえ、他の列のアナログ−デジタル変換結果に誤差が生じるのを抑制し、ストリーキングの発生を抑制することができる。
【０１３９】
本開示の固体撮像装置では、抑制回路は、第１差動増幅回路と同じ回路構成を有する第２差動増幅回路であり、第１差動増幅回路の第１トランジスタのゲートと、第２差動増幅回路の第２トランジスタのゲートとに、ランプ信号が入力され、第１差動増幅回路の第２トランジスタのゲートと、第２差動増幅回路の第１トランジスタのゲートとに、画素信号が入力されてもよい。
【０１４０】
これにより、第１差動増幅回路の第１トランジスタの電荷の変動を、反対の動作を行う第２差動増幅回路の第２トランジスタの電荷の変動で補うことができるので、ストリーキングを抑制することができる。
【０１４１】
（実施の形態３）
以下、実施の形態３に係る固体撮像装置について、図面を参照しながら説明する。なお、以下では、上述した実施の形態１との相違点を中心に説明する。
【０１４２】
図９は、実施の形態３に係る固体撮像装置３０の構成の一例を示す図である。
【０１４３】
図９に示すように固体撮像装置３０は、実施の形態１に係る固体撮像装置１０と比較して、複数の比較器１３０の代わりに、複数の比較器３３０を備える点が異なっている。複数の比較器３３０のそれぞれは、差動増幅回路１３１と、第１スイッチ３３３と、第２スイッチ３３４とを備える。なお、第１スイッチ３３３及び第２スイッチ３３４は、トランジスタＴ１１の容量成分に蓄積される電荷の変動を抑制するための抑制回路の一例である。
【０１４４】
第１スイッチ３３３は、画素信号の入力先をトランジスタＴ１１とトランジスタＴ１２との一方に切り替え可能なスイッチである。具体的には、第１スイッチ３３３は、垂直信号線１１０の接続先を、トランジスタＴ１１が接続される第１入力端子とトランジスタＴ１２が接続される第２入力端子との間で切り替えることができる。
【０１４５】
第２スイッチ３３４は、ランプ信号の入力先をトランジスタＴ１１とトランジスタＴ１２との他方に切り替え可能なスイッチである。具体的には、第２スイッチ３３４は、ランプ信号線１２１の接続先を、トランジスタＴ１１が接続される第１入力端子とトランジスタＴ１２が接続される第２入力端子との間で切り替えることができる。
【０１４６】
第１スイッチ３３３と第２スイッチ３３４とは、連動する。具体的には、第１スイッチ３３３が垂直信号線１１０と第１入力端子とを接続した場合は、第２スイッチ３３４は、ランプ信号線１２１と第２入力端子とを接続する。逆に、第１スイッチ３３３がランプ信号線１２１と第１入力端子とを接続した場合は、第２スイッチ３３４は、ランプ信号線１２１と第２入力端子とを接続する。例えば、タイミング制御回路１９０が、第１スイッチ３３３及び第２スイッチ３３４の切り替えを行う。
【０１４７】
本開示の固体撮像装置では、抑制回路は、画素信号の入力先を、第１トランジスタ及び第２トランジスタの一方に切り替え可能な第１スイッチと、ランプ信号の入力先を、第１トランジスタ及び第２トランジスタの他方に切り替え可能な第２スイッチとを含んでもよい。
【０１４８】
また、第１スイッチ３３３及び第２スイッチ３３４は、列毎に独立した動作が可能である。例えば、第１列の第１スイッチ３３３が垂直信号線１１０と第１入力端子とを接続した場合に、第２列の第１スイッチ３３３は、垂直信号線１１０と第２入力端子とを接続することができる。また、第１列の第１スイッチ３３３が垂直信号線１１０と第１入力端子とを接続した場合に、第２列の第１スイッチ３３３は、垂直信号線１１０と第１入力端子とを接続してもよい。
【０１４９】
このように、本実施の形態に係る固体撮像装置３０においては、抑制回路は、画素信号の入力先を、トランジスタＴ１１及びＴ１２の一方に切り替え可能な第１スイッチ３３３と、ランプ信号の入力先を、トランジスタＴ１１及びＴ１２の他方に切り替え可能な第２スイッチ３３４とを含む。
【０１５０】
この構成により、第１スイッチ３３３及び第２スイッチ３３４が列毎に設けられるので、固体撮像装置３０は、全ての単位セル信号をアナログ−デジタル変換して読み出すモードと、一部の列の画素信号のみを読み出し、読み出さない列に設けられた比較器３３０（差動増幅回路１３１）を用いてストリーキングを抑制するモードとを切り替えることができる。
【０１５１】
これにより、第１スイッチ及び第２スイッチが画素信号とランプ信号との入力先をそれぞれ切り替えることで、画素信号を読み出す列と読み出さない列とを設けることができる。したがって、一部の列の画素信号のみを読み出し、読み出さない列に設けられた第１差動増幅回路を用いてストリーキングを抑制することができる。
【０１５２】
（その他変形例）
以上、本開示に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。本開示における技術は、各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して、本開示の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器、各種システムとして適用することができる。
【０１５３】
例えば、本開示に係る固体撮像装置が備える複数の単位セルのそれぞれは、隣接する複数の受光部（画素）で、単位セル制御用のトランジスタを共有してもよい。すなわち、複数の単位セルのそれぞれは、複数の受光素子（フォトダイオード）と、複数の受光素子で共有される、リセットトランジスタ、読み出しトランジスタ及び選択トランジスタの少なくとも１つを有してもよい。
【０１５４】
図１０は、実施の形態の変形例に係る単位セル１００の回路構成の一例（単位セル１００ａ）を示す図である。
【０１５５】
図１０に示すように、単位セル１００ａは、フォトダイオード１０１ａ及び１０１ｂと、転送トランジスタ１０２ａ及び１０２ｂと、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを有する。
【０１５６】
このように、単位セル１００ａでは、フォトダイオード１０１ａ及び１０１ｂが、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５と、フローティングディフュージョン部１０６とを共有している。
【０１５７】
例えば、フォトダイオード１０１ａから電荷を読み出す場合は、第１転送信号線（φＴＸａ）をハイレベルにして転送トランジスタ１０２ａをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。また、フォトダイオード１０１ｂから電荷を読み出す場合は、第２転送信号線（φＴＸｂ）をハイレベルにして転送トランジスタ１０２ｂをオンすることで、フローティングディフュージョン部１０６に電荷を転送する。
【０１５８】
このように、単位セル１００は、実施の形態で示すように、フォトダイオード（画素）、転送トランジスタ、フローティングディフュージョン部、リセットトランジスタ、増幅トランジスタ（読み出しトランジスタ）及び選択トランジスタを有する構造、いわゆる１画素１セル構造でもよい。あるいは、本変形例で示すように、多画素１セル構造でもよい。すなわち、本変形例に係る固体撮像装置では、複数の単位セル１００ａのそれぞれは、複数のフォトダイオード１０１ａ及び１０１ｂと、当該複数のフォトダイオード１０１ａ及び１０１ｂで共有される、リセットトランジスタ１０３、読み出しトランジスタ１０４及び選択トランジスタ１０５の少なくとも１つとを有してもよい。
【０１５９】
これにより、多画素１セル構造は、隣接する複数の受光素子でリセットトランジスタ、読み出しトランジスタ及び選択トランジスタを共有化するので、実質的に単位セル一つあたりのトランジスタ数を少なくすることができる。
【０１６０】
また、本開示に係る固体撮像装置が備える複数の単位セルは、例えば、図１１に示すように、選択トランジスタを有さなくてもよい。図１１は、実施の形態の変形例に係る単位セル１００の回路構成の別の一例（単位セル１００ｂ）を示す図である。
【０１６１】
図１１に示す単位セル１００ｂは、図２に示す単位セル１００と比較して、選択トランジスタ１０５を有さないことが異なっている。言い換えると、制御用トランジスタとして単位セル１００が有する転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４と、選択トランジスタ１０５とのうち、単位セル１００ｂは、転送トランジスタ１０２と、リセットトランジスタ１０３と、読み出しトランジスタ１０４とのみを有する。
【０１６２】
以上のように、本変形例に係る固体撮像装置では、複数の単位セル１００ｂのそれぞれは、選択トランジスタ１０５を有さなくてもよい。
【０１６３】
これにより、フォトダイオード領域及び開口率を拡大することができる。したがって、単位セル１００ｂは、より多くの光を受けることができ、例えば、感度を高めることができる。
【０１６４】
また、上記実施の形態では、単位セル１００とＡＤ変換回路（比較器１３０、カウンタ回路１４０及びメモリ回路１６０）との間に増幅回路を持たない例について説明したが、本開示に係る固体撮像装置は、単位セル１００とＡＤ変換回路との間に増幅回路を備えてもよい。
【０１６５】
また、上記実施の形態では、図３などに示すように、差動対を構成するトランジスタＴ１１及びＴ１２がＮＭＯＳトランジスタである例について説明したが、トランジスタＴ１１及びＴ１２は、ＰＭＯＳトランジスタでもよい。この場合、例えば、他のトランジスタについてＰＭＯＳトランジスタとＮＭＯＳトランジスタとを入れ替えれば、同様の効果を得ることができる。
【０１６６】
また、本開示に係る固体撮像装置は、画素が半導体基板の表面、すなわち、トランジスタのゲート端子及び配線が形成された面と同じ面側に形成される構造でもよい。あるいは、本開示に係る固体撮像装置は、画素が半導体基板の裏面、すなわち、トランジスタのゲート端子及び配線が形成された面に対して裏面側に形成される、いわゆる、裏面照射型イメージセンサ（裏面照射型固体撮像装置）の構造でもよい。
【産業上の利用可能性】
【０１６７】
本開示に係る固体撮像装置によれば、撮像時の画像劣化（ストリーキング）を抑制することができるため、例えば、ＣＭＯＳ固体撮像装置、デジタルスチルカメラ、ムービーカメラ、カメラ付き携帯電話機、監視カメラ、車載カメラ、医療用カメラ等の様々なカメラシステムに利用することができる。
【符号の説明】
【０１６８】
１０，２０，３０，４００  固体撮像装置
１００，１００ａ，１００ｂ  単位セル
１０１，１０１ａ，１０１ｂ  フォトダイオード
１０２，１０２ａ，１０２ｂ  転送トランジスタ
１０３  リセットトランジスタ
１０４  読み出しトランジスタ
１０５  選択トランジスタ
１０６  フローティングディフュージョン部
１１０，４５４  垂直信号線
１２０  ランプ信号生成回路
１２１  ランプ信号線
１３０，２３０，３３０，４５１  比較器
１３１，２３１  差動増幅回路
１３２  電圧生成回路
１４０  カウンタ回路
１５０  データ転送スイッチ
１６０  メモリ回路
１７０  垂直選択回路
１８０  水平選択回路
１９０，４４０  タイミング制御回路
３３３  第１スイッチ
３３４  第２スイッチ
４１０  画素アレイ部
４２０  行選択回路
４３０  水平転送走査回路
４５０  ＡＤＣ群
４５２  カウンタ
４５３  ラッチ回路
４６０  ランプ信号発生器
４７０  アンプ回路
４８０  信号処理回路
４９０  水平転送線
Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ１９  トランジスタ
Ｃ１１，Ｃ１２，Ｃ１３  容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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