(57)【特許請求の範囲】
【請求項１】
第１のＧａＮ系半導体層と、
前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、
前記第２のＧａＮ系半導体層に電気的に接続されるソース電極と、
前記第２のＧａＮ系半導体層に電気的に接続されるドレイン電極と、
前記ソース電極と前記ドレイン電極の間に設けられるゲート電極と、
前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の前記第２のＧａＮ系半導体層上に設けられ膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、前記第１の絶縁膜上に設けられ酸素を含み膜厚が１０ｎｍ以上２００ｎｍ以下の第２の絶縁膜とを有するパッシベーション膜と、
前記第２のＧａＮ系半導体層と前記ゲート電極との間に設けられたｐ型の第３のＧａＮ系半導体層と、
を備える半導体装置。
【請求項２】
前記第２の絶縁膜の窒素濃度は、前記第１の絶縁膜の窒素濃度よりも低い請求項１記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、窒化シリコン膜、窒化アルミニウム膜、酸窒化シリコン膜、又は、酸窒化アルミニウム膜である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第２の絶縁膜は、酸化シリコン膜、又は、酸化アルミニウム膜である請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記パッシベーション膜は原子層堆積（ＡＬＤ）法により形成された膜である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記パッシベーション膜は前記第１の絶縁膜及び前記第２の絶縁膜の一部を原子層堆積（ＡＬＤ）法により形成し、前記第２の絶縁膜の残部を原子層堆積法と異なる方法で形成された請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項７】
第１のＧａＮ系半導体層上に設けられた前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層の表面に形成される膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、前記第１の絶縁膜上に形成される膜厚が１０ｎｍ以上２００ｎｍ以下の酸素を含む第２の絶縁膜を有するパッシベーション膜を形成する半導体装置の製造方法であって、
前記第１の絶縁膜と前記第２の絶縁膜を、同一の装置内で連続して形成する半導体装置の製造方法。
【請求項８】
前記パッシベーション膜は原子層堆積（ＡＬＤ）法により形成する請求項７記載の半導体装置の製造方法。
【請求項９】
前記パッシベーション膜は前記第１の絶縁膜及び前記第２の絶縁膜の一部を原子層堆積（ＡＬＤ）法により形成し、前記第２の絶縁膜の残部を原子層堆積法と異なる方法で形成する請求項７記載の半導体装置の製造方法。
【請求項１０】
前記パッシベーション膜を形成する際に、前記第２のＧａＮ系半導体層の表面にＳｉ（シリコン）を含む第１の前駆体を供給し、前記第１の前駆体が供給された前記第２のＧａＮ系半導体層を窒素を含むプラズマに晒して前記第１の絶縁膜を形成し、前記第１の絶縁膜の表面にＳｉを含む第２の前駆体を供給し、前記第２の前駆体が供給された前記第１の絶縁膜を酸素を含むプラズマに晒して前記第２の絶縁膜を形成する請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第１の絶縁膜は、窒化シリコン膜、窒化アルミニウム膜、酸窒化シリコン膜、又は、酸窒化アルミニウム膜である請求項７乃至請求項１０いずれか一項記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜は、酸化シリコン膜、又は、酸化アルミニウム膜である請求項７乃至請求項１１いずれか一項記載の半導体装置の製造方法。
【請求項１３】
前記第２のＧａＮ系半導体層上にソース電極及びドレイン電極を形成し、前記ソース電極と前記ドレイン電極との間にゲート電極を形成する請求項７乃至請求項１２いずれか一項記載の半導体装置の製造方法。
【請求項１４】
前記第１の絶縁膜の膜厚が１ｎｍ以下である請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項１５】
前記第１の絶縁膜の膜厚が１ｎｍ以下である請求項７乃至請求項１３いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば、スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、半導体材料で決まるトレードオフの関係がある。
【０００３】
技術開発の進歩により、半導体素子は、主な半導体材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、半導体材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子の半導体材料として用いることで、半導体材料で決まるトレードオフの関係を改善でき、高耐圧や低オン抵抗の実現が可能である。
【０００４】
ＧａＮ系半導体を用いた半導体素子で、低オン抵抗が得られやすい半導体素子として、例えば、ＡｌＧａＮ／ＧａＮへテロ構造を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。ＨＥＭＴは、ヘテロ界面チャネルの高移動度と、分極により発生する高電子濃度により、低オン抵抗を実現する。これにより、素子のチップ面積が小さくとも低オン抵抗が得られる。
【０００５】
しかし、ＧａＮ系半導体を用いたＨＥＭＴでは、ＧａＮ系半導体上に設けられる絶縁膜への電荷のトラップにより、電流コラプスや閾値変動等の特性変動が生じることが懸念される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｎ．Ｍａｅｄａ  ｅｔ  ａｌ．，“Ｓｙｓｔｅｍａｔｉｃ  Ｓｔｕｄｙ  ｏｆ  Ｉｎｓｕｌａｔｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  Ｅｆｆｅｃｔ（Ｓｉ３Ｎ４，ＳｉＯ２，ＡｌＮ，ａｎｄ  Ａｌ２Ｏ３）  ｏｎ  Ｅｌｅｃｔｒｉｃ  Ｐｒｏｐｅｒｔｉｅｓ  ｉｎ  ＡｌＧａＮ／ＧａＮ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．４６，Ｎｏ．２（２００７）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、特性変動が抑制された半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、第１のＧａＮ系半導体層と、前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、前記第２のＧａＮ系半導体層に電気的に接続されるソース電極と、前記第２のＧａＮ系半導体層に電気的に接続されるドレイン電極と、前記ソース電極と前記ドレイン電極の間に設けられるゲート電極と、前記ソース電極及び前記ドレイン電極と、前記ゲート電極との間の前記第２のＧａＮ系半導体層上に設けられ膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、前記第１の絶縁膜上に設けられ酸素を含み膜厚が１０ｎｍ以上２００ｎｍ以下の第２の絶縁膜とを有するパッシベーション膜と、前記第２のＧａＮ系半導体層と前記ゲート電極との間に設けられたｐ型の第３のＧａＮ系半導体層と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図７】第１の実施形態の半導体装置の作用を説明する図。
【図８】第２の実施形態の半導体装置の模式断面図。
【図９】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図１０】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図１１】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図１２】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【発明を実施するための形態】
【００１０】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１１】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１２】
本明細書中、「アンドープ」とは、不純物濃度が１×１０１６ｃｍ−３以下であることを意味する。
【００１３】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【００１４】
（第１の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層に電気的に接続されるソース電極と、第２のＧａＮ系半導体層に電気的に接続されるドレイン電極と、ソース電極とドレイン電極の間に設けられるゲート電極と、ソース電極及びドレイン電極と、ゲート電極との間の第２のＧａＮ系半導体層上に設けられ膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、第１の絶縁膜上に設けられ酸素を含む第２の絶縁膜とを有するパッシベーション膜と、を備える。
【００１５】
図１は、本実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１６】
図１に示すように、半導体装置（ＨＥＭＴ）１００は、基板１０、バッファ層１２、チャネル層（第１のＧａＮ系半導体層）１４、バリア層（第２のＧａＮ系半導体層）１６、キャップ層（第３のＧａＮ系半導体層）１７、ソース電極１８、ドレイン電極２０、ゲート電極２４、及び、パッシベーション膜３２を備える。
【００１７】
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
【００１８】
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
【００１９】
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
【００２０】
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
【００２１】
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
【００２２】
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８及びドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
【００２３】
バリア層１６上のソース電極１８とドレイン電極２０との間に、ｐ型のキャップ層１７が設けられる。キャップ層１７は、チャネル層１４のポテンシャルを持ち上げ、ＨＥＭＴ１００の閾値を上昇させる機能を備える。ｐ型のキャップ層１７の組成、膜厚、ｐ型不純物濃度等を適切に設定することにより、ノーマリーオフ型のＨＥＭＴを実現することが可能となる。
【００２４】
キャップ層１７は、例えば、ｐ型のＡｌＵＧａ１−ＵＮ（０≦Ｕ＜１）である。より具体的には、例えば、ｐ型ＧａＮである。キャップ層１７の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。
【００２５】
キャップ層１７に含有されるｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。キャップ層１７中のｐ型不純物の原子濃度は、チャネル層１４のポテンシャルを持ち上げる観点から、１×１０１７ｃｍ−３以上であることが望ましく、１×１０１８ｃｍ−３以上であることが、より望ましい。キャップ層１７は単結晶である。
【００２６】
キャップ層１７上にゲート電極２４が設けられる。ゲート電極２４は、例えば、金属電極である。金属電極は、例えば、窒化チタン（ＴｉＮ）、又は、タングステン（Ｗ）である。ゲート電極２４とキャップ層１７との間は、オーミックコンタクトであることが望ましい。
【００２７】
ソース電極１８とゲート電極２４との間のバリア層１６上、及び、ドレイン電極２０とゲート電極２４との間のバリア層１６上に、パッシベーション膜３２が設けられる。パッシベーション膜３２は、バリア層１６表面を保護する機能を備える。
【００２８】
パッシベーション膜３２は、バリア層１６の表面に接して設けられる第１の絶縁膜３２ａと、第１の絶縁膜３２ａ上に設けられる第２の絶縁膜３２ｂを備える。パッシベーション膜３２は、第１の絶縁膜３２ａと第２の絶縁膜３２ｂとの積層構造を備える。
【００２９】
第１の絶縁膜３２ａは膜中に窒素を含む。第１の絶縁膜３２ａの膜厚は、０．２ｎｍ以上２ｎｍ未満である。第１の絶縁膜３２ａの膜厚は、０．５ｎｍ以上１ｎｍ以下であることが望ましい。
【００３０】
第１の絶縁膜３２ａは、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸窒化シリコン（ＳｉＯｙＮｘ）膜、又は、酸窒化アルミニウム（ＡｌＯｙＮｘ）膜である。
【００３１】
第２の絶縁膜３２ｂは膜中に酸素を含む。第２の絶縁膜３２ｂの膜中の窒素濃度は、第１の絶縁膜３２ａの膜中の窒素濃度よりも低い。第２の絶縁膜３２ｂの膜厚は、第１の絶縁膜３２ａの膜厚よりも厚いことが望ましい。第２の絶縁膜３２ｂの膜厚は、例えば、１０ｎｍ以上２００ｎｍ以下である。第２の絶縁膜３２ｂは、例えば、酸化シリコン（ＳｉＯｘ）膜、又は、酸化アルミニウム（ＡｌＯｘ）膜である。
【００３２】
第１の絶縁膜３２ａや第２の絶縁膜３２ｂの膜中に含まれる元素は、例えば、高分解能のラザフォード後方散乱分光（ＲＢＳ）法、又は、二次イオン質量分析法（ＳＩＭＳ）により分析することが可能である。また、第１の絶縁膜３２ａや第２の絶縁膜３２ｂの膜厚は、例えば、高解像度の透過型電子顕微鏡（ＴＥＭ）で測定することが可能である。
【００３３】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【００３４】
実施形態の半導体装置の製造方法は、第１のＧａＮ系半導体層上に設けられた第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層の表面に形成される膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜と、第１の絶縁膜上に形成される酸素を含む第２の絶縁膜を有するパッシベーション膜を形成する。
【００３５】
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
【００３６】
次に、バッファ層１２上に、チャネル層（第１のＧａＮ系半導体層）１４となるアンドープのＧａＮ、バリア層（第２のＧａＮ系半導体層）１６となるアンドープのＡｌ０．２５Ｇａ０．７５Ｎ、キャップ層１７となるｐ型ＧａＮ層１７ａをエピタキシャル成長により形成する（図２）。
【００３７】
次に、ｐ型ＧａＮ層１７ａの一部を除去し、キャップ層１７を形成する(図３)。キャップ層１７は、例えば、ｐ型ＧａＮ層１７ａの一部をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりエッチングすることで形成する。
【００３８】
次に、エッチングにより露出したバリア層１６の表面に、第１の絶縁膜３２ａと第２の絶縁膜３２ｂを有するパッシベーション膜３２を形成する（図４）。パッシベーション膜３２は、例えば、原子層堆積（ＡＬＤ）法により形成する。
【００３９】
パッシベーション膜３２を形成する際、まず、バリア層１６上に膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜３２ａを形成する。次に、第１の絶縁膜３２ａ上に、酸素を含む第２の絶縁膜３２ｂを形成する。第１の絶縁膜３２ａと第２の絶縁膜３２ｂは、同一のＡＬＤ成膜装置内で連続して形成することが望ましい。
【００４０】
例えば、まず、バリア層１６の表面にＳｉ（シリコン）を含む第１の前駆体を供給し、第１の前駆体が供給されたバリア層１６を、窒素を含むプラズマに晒して第１の絶縁膜３２ａを形成する。例えば、第１の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、窒素を含むプラズマが窒素（Ｎ２）プラズマである。この場合、第１の絶縁膜３２ａは、窒化シリコン（ＳｉＮｘ）膜となる。
【００４１】
以上のプロセスにより、１レイヤの窒化シリコン膜が形成される。例えば、第１の前駆体の供給と、窒素を含むプラズマでの処理を繰り返して複数のレイヤの窒化シリコン膜を形成し、第１の絶縁膜３２ａを厚膜化することも可能である。なお、例えば、バリア層１６の表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第１の絶縁膜３２ａを、窒化アルミニウム（ＡｌＮｘ）膜とすることも可能である。
【００４２】
次に、例えば、第１の絶縁膜３２ａの表面にＳｉ（シリコン）を含む第２の前駆体を供給し、第２の前駆体が供給された第１の絶縁膜３２ａを、酸素を含むプラズマに晒して第２の絶縁膜３２ｂを形成する。例えば、第２の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、酸素を含むプラズマが酸素（Ｏ２）プラズマである。この場合、第２の絶縁膜３２ｂは、酸化シリコン（ＳｉＯｘ）膜となる。
【００４３】
以上のプロセスにより、１レイヤの酸化シリコン膜が形成される。例えば、第２の前駆体の供給と、酸素を含むプラズマでの処理を繰り返して複数のレイヤの酸化シリコン膜を形成し、第２の絶縁膜３２ｂを厚膜化する。なお、例えば、第１の絶縁膜３２ａの表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第２の絶縁膜３２ｂを、酸化アルミニウム（ＡｌＯｘ）膜とすることも可能である。
【００４４】
また、パッシベーション膜３２は第１の絶縁膜３２ａ及び第２の絶縁膜３２ｂの一部を原子層堆積（ＡＬＤ）法により形成し、その後、第２の絶縁膜３２ｂの残部を原子層堆積法と異なる方法で形成しても構わない。例えば、第２の絶縁膜３２ｂの一部を原子層堆積（ＡＬＤ）法により形成した後に、ＬＰＣＶＤ法により第２の絶縁膜３２ｂを積み増しして厚膜化する。
【００４５】
次に、ｐ型のキャップ層１７上に、窒化チタン（ＴｉＮ）のゲート電極２４をリフトオフ法により形成する（図５）。
【００４６】
次に、パッシベーション膜３２の一部を除去して、バリア層１６の表面を露出させる。露出したバリア層１６表面に、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造のソース電極１８とドレイン電極２０を、リフトオフ法により形成する（図６）。
【００４７】
以上の製造方法により、図１に示す半導体装置１００が製造される。
【００４８】
次に、本実施形態の半導体装置１００の作用及び効果について説明する。図７は、本実施形態の半導体装置１００の作用及び効果を説明する図である。
【００４９】
ＧａＮ系半導体を用いたＨＥＭＴでは、電流コラプス等の低減する観点から、電荷をトラップする準位の少ない絶縁膜をパッシベーション膜として適用することが望ましい。電荷をトラップする準位の少ない絶縁膜としては、例えば、酸化シリコン膜のように酸素を含む絶縁膜がある。
【００５０】
しかし、ＡｌＧａＮ層等のＧａＮ系半導体層上に、酸化シリコン膜のように酸素を含む絶縁膜をパッシベーション膜として形成しても、必ずしも、電流コラプスが消滅するわけではない。これは、ＡｌＧａＮ層等のＧａＮ系半導体層の表面が酸化されることにより、ＧａＮ系半導体層とパッシベーション膜との界面に凹凸等が生じ、均質な界面が形成できないことが一因と考えられる。すなわち、不均質な界面に電荷をトラップする準位が形成されると考えられる。
【００５１】
本実施形態の半導体装置１００では、酸素を含む第２の絶縁膜３２ｂと、ＡｌＧａＮ層であるバリア層１６との間に、窒素を含む第１の絶縁膜３２ａが中間層として設けられる。このため、ＡｌＧａＮ層の表面の、酸化物の形成が抑制される。したがって、界面の電荷のトラップが抑制され、ＨＥＭＴの電流コラプスが抑制される。
【００５２】
図７は、実施形態と比較形態のゲート絶縁膜のＸ線光電子分光（ＸＰＳ）法による評価結果である。実施形態は、ＡＬＤ法により形成された窒化シリコン膜と酸化シリコン膜の積層構造のパッシベーション膜である。比較形態は、ＡＬＤ法により形成された酸化シリコン膜単層のパッシベーション膜である。パッシベーション膜はＧａＮ層上に形成した。
【００５３】
図７に示すように、図中矢印で示すガリウムと酸素の結合エネルギーの強度が、実施形態では低減していることが明らかである。したがって、実施形態のパッシベーション膜の構造ではＧａＮ層の表面の酸化ガリウム（ＧａＯｘ）の形成が抑制されている。実施形態のパッシベーション膜の構造により、例えば、ＡｌＧａＮ層等のその他のＧａＮ系半導体層の表面の酸化物の形成も同様に抑制されると考えられる。
【００５４】
なお、窒化シリコン膜の膜厚が厚くなると、電流コラプスが悪化する恐れがある。これは、窒化シリコン膜自体への電荷トラップが、特性として顕在化するためである。
【００５５】
したがって、電流コラプスを抑制する観点から、第１の絶縁膜３２ａの膜厚は２ｎｍ未満であることが望ましく、１ｎｍ以下であることがより望ましい。
【００５６】
また、第１の絶縁膜３２ａが薄すぎると、半導体装置の製造中或いは製品動作中にＡｌＧａＮ層の表面に酸化物が形成される恐れがある。酸化物の形成を抑制する観点から、第１の絶縁膜３２ａの膜厚は０．２ｎｍ以上であることが望ましく、０．５ｎｍ以上であることがより望ましい。
【００５７】
以上、本実施形態によれば、ＧａＮ系半導体層とパッシベーション膜との界面の酸化物の形成が抑制され、電流コラプスが抑制された半導体装置及びその製造方法を提供することが可能になる。
【００５８】
（第２の実施形態）
本実施形態の半導体装置は、第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層よりバンドギャップの大きい第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層に電気的に接続されるソース電極と、第２のＧａＮ系半導体層に電気的に接続されるドレイン電極と、ソース電極とドレイン電極の間に設けられるゲート電極と、第２のＧａＮ系半導体層とゲート電極との間に設けられ膜厚が０．２ｎｍ以上２ｎｍ未満の第２のＧａＮ系半導体層上の窒素を含む第１の絶縁膜と、第１の絶縁膜とゲート電極の間に設けられ酸素を含む第２の絶縁膜とを有するゲート絶縁膜と、を備える。
【００５９】
図８は、本実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。本実施形態のＨＥＭＴは、ゲート絶縁膜を有し、いわゆる、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造を備える。
【００６０】
図８に示すように、半導体装置（ＨＥＭＴ）２００は、基板１０、バッファ層１２、チャネル層（第１のＧａＮ系半導体層）１４、バリア層（第２のＧａＮ系半導体層）１６、ソース電極１８、ドレイン電極２０、ゲート絶縁膜２２、及び、ゲート電極２４を備える。
【００６１】
基板１０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
【００６２】
基板１０上に、バッファ層１２が設けられる。バッファ層１２は、基板１０とチャネル層１４との間の格子不整合を緩和する機能を備える。バッファ層１２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
【００６３】
バッファ層１２上に、チャネル層１４が設けられる。チャネル層１４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
【００６４】
チャネル層１４上に、バリア層１６が設けられる。バリア層１６のバンドギャップは、チャネル層１４のバンドギャップよりも大きい。バリア層１６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
【００６５】
チャネル層１４とバリア層１６との間は、ヘテロ接合界面となる。半導体装置１００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
【００６６】
バリア層１６上には、ソース電極１８とドレイン電極２０が形成される。ソース電極１８とドレイン電極２０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１８及びドレイン電極２０と、バリア層１６との間は、オーミックコンタクトであることが望ましい。ソース電極１８とドレイン電極２０との距離は、例えば、５μｍ以上３０μｍ以下である。
【００６７】
ソース電極１８とドレイン電極２０の間のバリア層１６上にゲート絶縁膜２２が形成される。ゲート絶縁膜２２上には、ゲート電極２４が設けられる。ゲート絶縁膜２２は、バリア層に直接接している。
【００６８】
本実施形態の半導体装置２００は、ゲート絶縁膜２２を備えることにより、ゲートリーク電流を抑制することが可能となる。
【００６９】
ゲート絶縁膜２２は、バリア層１６とゲート電極２４との間に設けられる第１の絶縁膜２２ａと、第１の絶縁膜２２ａとゲート電極２４との間に設けられる第２の絶縁膜２２ｂを備える。ゲート絶縁膜２２は、第１の絶縁膜２２ａと第２の絶縁膜２２ｂとの積層構造を備える。
【００７０】
第１の絶縁膜２２ａは膜中に窒素を含む。第１の絶縁膜２２ａの膜厚は、０．２ｎｍ以上２ｎｍ未満である。第１の絶縁膜２２ａの膜厚は、０．５ｎｍ以上１ｎｍ以下であることが望ましい。
【００７１】
第１の絶縁膜２２ａは、例えば、窒化シリコン（ＳｉＮｘ）膜、窒化アルミニウム（ＡｌＮｘ）膜、酸窒化シリコン（ＳｉＯｙＮｘ）膜、又は、酸窒化アルミニウム（ＡｌＯｙＮｘ）膜である。
【００７２】
第２の絶縁膜２２ｂは膜中に酸素を含む。第２の絶縁膜２２ｂの膜中の窒素濃度は、第１の絶縁膜２２ａの膜中の窒素濃度よりも低い。第２の絶縁膜２２ｂの膜厚は、第１の絶縁膜２２ａの膜厚よりも厚いことが望ましい。第２の絶縁膜２２ｂの膜厚は、例えば、１０ｎｍ以上５０ｎｍ以下である。第２の絶縁膜２２ｂは、例えば、酸化シリコン（ＳｉＯｘ）膜、又は、酸化アルミニウム（ＡｌＯｘ）膜である。
【００７３】
第１の絶縁膜２２ａや第２の絶縁膜２２ｂの膜中に含まれる元素は、例えば、高分解能のラザフォード後方散乱分光（ＲＢＳ）法により分析することが可能である。また、第１の絶縁膜２２ａや第２の絶縁膜２２ｂの膜厚は、例えば、高解像度の透過型電子顕微鏡（ＴＥＭ）で測定することが可能である。
【００７４】
ゲート電極２４は、例えば、ドーピングされた多結晶シリコン又は金属である。金属は、例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）である。
【００７５】
次に、実施形態の半導体装置の製造方法の一例について説明する。図９〜図１２は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【００７６】
まず、基板１０、例えば、Ｓｉ基板を準備する。次に、例えば、Ｓｉ基板上にエピタキシャル成長により、バッファ層１２を成長させる。
【００７７】
次に、バッファ層１２上に、チャネル層（第１のＧａＮ系半導体層）１４となるアンドープのＧａＮ、バリア層（第２のＧａＮ系半導体層）１６となるアンドープのＡｌ０．２５Ｇａ０．７５Ｎをエピタキシャル成長により形成する（図９）。
【００７８】
次に、バリア層１６の表面に、第１の絶縁膜２２ａと第２の絶縁膜２２ｂを有するゲート絶縁膜２２を形成する（図１０）。ゲート絶縁膜２２は、例えば、原子層堆積（ＡＬＤ）法により形成する。
【００７９】
ゲート絶縁膜２２を形成する際、まず、バリア層１６上に膜厚が０．２ｎｍ以上２ｎｍ未満の窒素を含む第１の絶縁膜２２ａを形成する。次に、第１の絶縁膜２２ａ上に、酸素を含む第２の絶縁膜２２ｂを形成する。第１の絶縁膜２２ａと第２の絶縁膜２２ｂは、同一のＡＬＤ成膜装置内で連続して形成することが望ましい。
【００８０】
例えば、まず、バリア層１６の表面にＳｉ（シリコン）を含む第１の前駆体を供給し、第１の前駆体が供給されたバリア層１６を、窒素を含むプラズマに晒して第１の絶縁膜２２ａを形成する。例えば、第１の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、窒素を含むプラズマが窒素（Ｎ２）プラズマである。この場合、第１の絶縁膜２２ａは、窒化シリコン（ＳｉＮｘ）膜となる。
【００８１】
以上のプロセスにより、１レイヤの窒化シリコン膜が形成される。例えば、第１の前駆体の供給と、窒素を含むプラズマでの処理を繰り返して複数のレイヤの窒化シリコン膜を形成し、第１の絶縁膜２２ａを厚膜化することも可能である。なお、例えば、バリア層１６の表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第１の絶縁膜２２ａを、窒化アルミニウム（ＡｌＮｘ）膜とすることも可能である。
【００８２】
次に、例えば、第１の絶縁膜２２ａの表面にＳｉ（シリコン）を含む第２の前駆体を供給し、第２の前駆体が供給された第１の絶縁膜２２ａを、酸素を含むプラズマに晒して第２の絶縁膜２２ｂを形成する。例えば、第２の前駆体がトリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３であり、酸素を含むプラズマが酸素（Ｏ２）プラズマである。この場合、第２の絶縁膜２２ｂは、酸化シリコン（ＳｉＯｘ）膜となる。
【００８３】
以上のプロセスにより、１レイヤの酸化シリコン膜が形成される。例えば、第２の前駆体の供給と、酸素を含むプラズマでの処理を繰り返して複数のレイヤの酸化シリコン膜を形成し、第２の絶縁膜２２ｂを厚膜化する。なお、例えば、第１の絶縁膜２２ａの表面にＡｌ（アルミニウム）を含む第２の前駆体を供給することで、第２の絶縁膜２２ｂを、酸化アルミニウム（ＡｌＯｘ）膜とすることも可能である。
【００８４】
また、ゲート絶縁膜２２は第１の絶縁膜２２ａ及び第２の絶縁膜２２ｂの一部を原子層堆積（ＡＬＤ）法により形成し、その後、第２の絶縁膜２２ｂの残部を原子層堆積法と異なる方法で形成しても構わない。例えば、第２の絶縁膜２２ｂの一部を原子層堆積（ＡＬＤ）法により形成した後に、ＬＰＣＶＤ法により第２の絶縁膜２２ｂを積み増しして厚膜化する。
【００８５】
次に、ゲート絶縁膜２２上に、例えば、窒化チタン（ＴｉＮ）のゲート電極２４をリフトオフ法により形成する（図１１）。
【００８６】
次に、ゲート絶縁膜２２の一部を除去して、バリア層１６の表面を露出させる。露出したバリア層１６表面に、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造のソース電極１８とドレイン電極２０を、リフトオフ法により形成する（図１２）。
【００８７】
以上の製造方法により、図８に示す半導体装置２００が製造される。
【００８８】
次に、本実施形態の半導体装置２００の作用及び効果について説明する。
【００８９】
ゲート絶縁膜を備えるＧａＮ系半導体を用いたＨＥＭＴでは、ゲート絶縁膜のリーク電流を抑制する観点から、バンドギャップの大きい絶縁膜を適用することが望ましい。バンドギャップの大きい絶縁膜としては、酸化シリコン膜のように酸素を含む絶縁膜がある。
【００９０】
しかし、ＡｌＧａＮ層等のＧａＮ系半導体層上に、酸化シリコン膜のように酸素を含むゲート絶縁膜を形成する場合、ＨＥＭＴの閾値の変動が生じる場合がある。これは、ＡｌＧａＮ層等のＧａＮ系半導体層の表面が酸化されることにより、ＧａＮ系半導体層とゲート絶縁膜との界面に凹凸等が生じ、均質な界面が形成できないことが一因と考えられる。すなわち、不均質な界面に電荷をトラップする準位が形成されると考えられる。
【００９１】
本実施形態の半導体装置２００では、酸素を含む第２の絶縁膜２２ｂと、ＡｌＧａＮ層であるバリア層１６との間に、窒素を含む第１の絶縁膜２２ａが中間層として設けられる。このため、ＡｌＧａＮ層の表面の酸化物の形成が抑制される。したがって、電荷のトラップが抑制され、ＨＥＭＴの閾値変動が抑制される。
【００９２】
ＡｌＧａＮ層の表面の、酸化物の形成が抑制される作用については、第１の実施形態で、図７を用いて説明した作用と同様である。
【００９３】
なお、窒化シリコン膜の膜厚が厚くなると、ＭＩＳゲート構造のヒステリシスが大きくなる恐れがある。これは、窒化シリコン膜自体への電荷トラップとデトラップが、特性として顕在化するためである。
【００９４】
したがって、ゲート絶縁膜２２のヒステリシスを抑制する観点から、第１の絶縁膜２２ａの膜厚は２ｎｍ未満であることが望ましく、１ｎｍ以下であることがより望ましい。
【００９５】
また、第１の絶縁膜２２ａが薄すぎると、半導体装置の製造中或いは製品動作中にＡｌＧａＮ層の表面に酸化物が形成される恐れがある。酸化物の形成を抑制する観点から、第１の絶縁膜２２ａの膜厚は０．２ｎｍ以上であることが望ましく、０．５ｎｍ以上であることがより望ましい。
【００９６】
以上、実施形態によれば、ＡｌＧａＮ層の表面の酸化物の形成が抑制され、閾値変動が抑制された半導体装置及びその製造方法を提供することが可能になる。
【００９７】
実施形態では、バリア層の材料としてＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、バリア層の材料としてＡｌＮを適用することも可能である。
【００９８】
また、実施形態では、バリア層として、アンドープのＡｌＧａＮを例に説明したが、ｎ型のＡｌＧａＮを適用することも可能である。
【００９９】
また、実施形態では、キャップ層として、ｐ型のＧａＮを例に説明したが、例えば、ｐ型のＡｌＧａＮを適用することも可能である。
【０１００】
また、実施形態では、パッシベーション膜やゲート絶縁膜の形成にＡＬＤ法を用いる場合を例に説明した。特に、第１の絶縁膜として、薄く、且つ、良質な膜を形成する観点からＡＬＤ法を用いることが望ましいが、例えば、ＥＣＲスパッタリング法等、その他の形成方法を適用することも可能である。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変更は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１４      チャネル層（第１のＧａＮ系半導体層）
１６      バリア層（第２のＧａＮ系半導体層）
１７      キャップ層（第３のＧａＮ系半導体層）
１８      ソース電極
２０      ドレイン電極
２２      ゲート絶縁膜
２２ａ    第１の絶縁膜
２２ｂ    第２の絶縁膜
２４      ゲート電極
３２      パッシベーション膜
３２ａ    第１の絶縁膜
３２ｂ    第２の絶縁膜
１００    半導体装置
２００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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