(57)【特許請求の範囲】
【請求項１】
クロックパルスに含まれるジッタの累積を低減するクロック処理方法であって、
入力される入力クロックパルスの周波数を任意の周波数に変調した出力クロックパルスを生成する変調ステップと、
周波数が変調された出力クロックパルスを第一所定パルス数期間にわたって累積測定して出力周期累積演算結果を求める出力周期累積演算ステップと、
目標周波数のクロックパルスの理想周期を前記第一所定パルス数分について累積演算して目標周期累積演算結果を求める目標周期累積演算ステップと、
前記第一所定パルス数期間における前記出力周期累積演算結果と前記目標周期累積演算結果とを比較して前記第一所定パルス数期間における誤差成分を求める誤差演算ステップと、
前記変調ステップにおいて、前記第一所定パルス数期間における前記誤差成分を、前記第一所定パルス数期間より後の第二所定パルス数期間以降において解消するように、前記変調に補正を加える補正ステップと、
とを有することを特徴とするクロック処理方法。
【請求項２】
一定期間ごとに基準信号を受信する構成であり、
前記一定期間の範囲を分割して複数の前記所定パルス数期間を定め、
前記基準信号を受信する毎に、前記出力周期累積演算ステップ、前記目標周期累積演算ステップ、前記誤差演算ステップ、前記補正ステップ、におけるそれぞれの処理がリセットされる、
ことを特徴とする請求項１記載のクロック処理方法。
【請求項３】
一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、
変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、
前記誤差演算ステップでは、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、
前記補正ステップでは、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目の前記所定パルス数期間において解消するように、前記変調ステップにおける前記変調に補正を加える、
ことを特徴とする請求項１乃至請求項２のいずれか一項に記載のクロック処理方法。
【請求項４】
一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、
変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、
前記誤差演算ステップでは、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、
前記補正ステップでは、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目以降の複数の前記所定パルス数期間において解消するように、前記変調ステップにおける前記変調に補正を加える、
ことを特徴とする請求項１乃至請求項２のいずれか一項に記載のクロック処理方法。
【請求項５】
前記補正ステップでは、第ｉ＋１番目の前記所定パルス数期間において、第ｉ−１番目の前記所定パルス数期間で求められた前記誤差成分と、第ｉ番目の前記所定パルス数期間で求められた前記誤差成分とについて、前記変調ステップにおける前記変調に対して並行して補正を加える、
ことを特徴とする請求項４に記載のクロック処理方法。
【請求項６】
前記変調ステップは、
前記入力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延ステップと、
前記入力クロックパルスと同期する前記遅延クロックパルスの同期段数から前記遅延クロックパルスの遅延状態を検知する遅延検知ステップと、
前記目標周波数と前記遅延状態とを参照して前記遅延クロックパルスの中から選択する出力クロックパルスについて、前記誤差成分を更に参照して、補正された状態の出力クロックパルスを選択して出力するパルス選択ステップと、を有し、
前記出力周期累積演算ステップは、
前記出力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延ステップと、
前記出力クロックパルスと同期する前記遅延クロックパルスの同期段数と前記遅延状態とから前記出力クロックパルスの周期を測定する周期測定ステップと、を有する、
ことを特徴とする請求項１乃至請求項５のいずれか一項に記載のクロック処理方法。
【請求項７】
クロックパルスに含まれるジッタの累積を低減するクロック処理回路であって、
入力される入力クロックパルスの周波数を任意の周波数に変調した出力クロックパルスを生成する変調部と、
周波数が変調された出力クロックパルスを第一所定パルス数期間にわたって累積測定して出力周期累積演算結果を求める出力周期累積演算部と、
目標周波数のクロックパルスの理想周期を前記第一所定パルス数分について累積演算して目標周期累積演算結果を求める目標周期累積演算部と、
前記第一所定パルス数期間における前記出力周期累積演算結果と前記目標周期累積演算結果とを比較して前記第一所定パルス数期間における誤差成分を求める誤差演算部と、
前記変調部において、前記第一所定パルス数期間における前記誤差成分を、前記第一所定パルス数期間より後の第二所定パルス数期間以降において解消するように、前記変調に補正を加える補正部と、
を有することを特徴とするクロック処理回路。
【請求項８】
一定期間ごとに基準信号を受信する構成であり、
前記一定期間の範囲を分割して複数の所定パルス数期間を定め、
前記基準信号を受信する毎に、前記出力周期累積演算部、前記目標周期累積演算部、前記誤差演算部、前記補正部、におけるそれぞれの処理がリセットされる、
ことを特徴とする請求項７記載のクロック処理回路。
【請求項９】
一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、
変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、
前記誤差演算部では、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、
前記補正部では、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目の前記所定パルス数期間において解消するように、前記変調部における前記変調に補正を加える、
ことを特徴とする請求項７乃至請求項８のいずれか一項に記載のクロック処理回路。
【請求項１０】
一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、
変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、
前記誤差演算部は、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、
前記補正部は、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目以降の複数の前記所定パルス数期間において解消するように、前記変調部における前記変調に補正を加える、
ことを特徴とする請求項７乃至請求項８のいずれか一項に記載のクロック処理回路。
【請求項１１】
前記補正部は、第ｉ＋１番目の前記所定パルス数期間において、第ｉ−１番目の前記所定パルス数期間で求められた前記誤差成分と、第ｉ番目の前記所定パルス数期間で求められた前記誤差成分とについて、前記変調部における前記変調に対して並行して補正を加える、
ことを特徴とする請求項１０に記載のクロック処理回路。
【請求項１２】
前記変調部は、
前記入力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延部と、
前記入力クロックパルスと同期する前記遅延クロックパルスの同期段数から前記遅延クロックパルスの遅延状態を検知する遅延検知部と、
前記目標周波数と前記遅延状態とを参照して前記遅延クロックパルスの中から選択する出力クロックパルスについて、前記誤差成分を更に参照して、補正された状態の出力クロックパルスを選択して出力するパルス選択部と、を有し、
前記出力周期累積演算部は、
前記出力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延部と、
前記出力クロックパルスと同期する前記遅延クロックパルスの同期段数と前記遅延状態とから前記出力クロックパルスの周期を測定する周期測定部と、を有する、
ことを特徴とする請求項７乃至請求項１１のいずれか一項に記載のクロック処理方法。
【請求項１３】
主走査方向のライン状の画像形成を副走査方向に繰り返すことで２次元の画像を形成する画像形成装置であって、
請求項７乃至請求項１２のいずれか一項に記載のクロック処理回路と、
前記クロック処理回路から出力クロックパルスの供給を受けて、前記出力クロックパルスを画素クロックパルスとして使用して画像データに応じて画像形成する画像形成部と、
を有し、
主走査方向のライン状の画像形成の端部位置のズレを抑制した状態で画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックパルスに含まれるジッタを低減するクロック処理方法及びクロック処理回路並びにジッタを軽減されたクロックにより画像を形成する画像形成装置に関する。
【背景技術】
【０００２】
画像形成装置として、画像データに応じた主走査方向の１ラインの画像形成を行うと共に、主走査方向の１ライン毎の画像形成を副走査方向に繰り返して１頁分の画像形成を行うものが知られている。
この画像データに応じた主走査方向の画像形成は、形成する画素の基準となる書き込み用クロックパルスを基準として、各画素の位置決めがなされている。
【０００３】
その一例として、電子写真方式の画像形成装置では、画像データに応じて変調したレーザビームを主走査方向に走査し、これと並行して、副走査方向に回転する像担持体上に、前記レーザビームによって２次元の画像を形成している。
また、光学系によって生じる各種の歪みを解消するためや、主走査方向の画像サイズを調整するため、書き込み用クロックの周波数を変調することにより、主走査変倍を実現している。
【０００４】
しかし、上述した書き込みクロックが、入力クロックの発振器や、周波数変調回路、ＡＳＩＣ内のＰＬＬ、ＡＳＩＣ内外の電源リップルなどにより、ピリオドジッタやロングタームジッタなどの各種ジッタを含む状態になる。その結果、主走査方向先端の書き込み位置が揃っていたとしても、主走査方向後端の書込み位置が安定しないという問題が発生していた。
【０００５】
このような場合、ジッタの影響が今まで以上に極めて小さい高精度なクロックパルス生成回路を使用することも考えられる。しかし、高精度なクロックパルス生成回路は費用が掛かるため、費用対効果の観点から好ましくない。また、電源電圧の変動についても、電源回路だけの問題ではなく、各部の回路内部での電源電圧変動の影響の場合もあり、対策をとることが極めて困難な場合がある。
【０００６】
なお、画像データに関連したクロックパルスについての技術としては、たとえば、以下の特許文献１など各種の提案が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開2011-160084号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１では、主走査方向の画像形成を副走査方向に繰り返す画像形成装置において、主走査方向１ラインで発生するジッタの誤差を累積演算して、その累積誤差（ロングタームジッタ）を除去しようとするものである。
この場合、測定したクロック自身を補正し出力するため、演算、補正を高速に実施する必要がある。また、非同期である測定と補正対象のクロックがずれないようタイミングを合わせる必要もある。この結果、実際の製品において実現することは非常に難しい。
【０００９】
また、画像主走査方向１ライン内や、主走査方向毎ライン毎に周波数が変調される構成では、入力周波数が適宜変更されるため、基準となる理想周波数を測定出来ないという課題もある。更に、ジッタ補正回路で発生する誤差は測定されないため、この部分については補正することが出来ない問題もある。
【００１０】
本発明は、上記の課題を解決するためになされたものであって、その目的は、クロックパルス周期が累積されて生じる累積誤差を抑え、主走査方向後端の画像書き込み位置の精度を向上させることが可能なクロック処理方法及びクロック処理回路並びに画像形成装置を実現することにある。
【課題を解決するための手段】
【００１１】
すなわち、課題を解決する手段としての本発明は以下に説明するようなものである。
（１）クロックパルスに含まれるジッタの累積を低減するクロック処理回路であって、入力される入力クロックパルスの周波数を任意の周波数に変調した出力クロックパルスを生成する変調部と、周波数が変調された出力クロックパルスを第一所定パルス数期間にわたって累積測定して出力周期累積演算結果を求める出力周期累積演算部と、目標周波数のクロックパルスの理想周期を前記第一所定パルス数分について累積演算して目標周期累積演算結果を求める目標周期累積演算部と、前記第一所定パルス数期間における前記出力周期累積演算結果と前記目標周期累積演算結果とを比較して前記第一所定パルス数期間における誤差成分を求める誤差演算部と、前記変調部において、前記第一所定パルス数期間における前記誤差成分を、前記第一所定パルス数期間より後の第二所定パルス数期間以降において解消するように、前記変調に補正を加える補正部と、を有することを特徴とする。
【００１２】
（２）上記（１）において、一定期間ごとに基準信号を受信する構成であり、前記一定期間の範囲を分割して複数の所定パルス数期間を定め、前記基準信号を受信する毎に、前記出力周期累積演算部、前記目標周期累積演算部、前記誤差演算部、前記補正部、におけるそれぞれの処理がリセットされる、ことを特徴とする。
【００１３】
（３）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、前記誤差演算部では、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、前記補正部では、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目の前記所定パルス数期間において解消するように、前記変調部における前記変調に補正を加える、ことを特徴とする。
【００１４】
（４）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間を定め、変数ｉについて、１≦ｉ≦Ｎ−１とした場合に、前記誤差演算部は、第ｉ番目の前記所定パルス数期間において前記誤差成分を求め、前記補正部は、第ｉ番目の前記所定パルス数期間における前記誤差成分を、第ｉ＋１番目以降の複数の前記所定パルス数期間において解消するように、前記変調部における前記変調に補正を加える、ことを特徴とする。
【００１５】
（５）上記（４）において、前記補正部は、第ｉ＋１番目の前記所定パルス数期間において、第ｉ−１番目の前記所定パルス数期間で求められた前記誤差成分と、第ｉ番目の前記所定パルス数期間で求められた前記誤差成分とについて、前記変調部における前記変調に対して並行して補正を加える、ことを特徴とする。
【００１６】
（６）上記（１）−（５）において、前記変調部は、前記入力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延部と、前記入力クロックパルスと同期する前記遅延クロックパルスの同期段数から前記遅延クロックパルスの遅延状態を検知する遅延検知部と、前記目標周波数と前記遅延状態とを参照して前記遅延クロックパルスの中から選択する出力クロックパルスについて、前記誤差成分を更に参照して、補正された状態の出力クロックパルスを選択して出力するパルス選択部と、を有し、前記出力周期累積演算部は、前記出力クロックパルスから位相の異なる複数の遅延クロックパルスを生成する遅延部と、前記出力クロックパルスと同期する前記遅延クロックパルスの同期段数と前記遅延状態とから前記出力クロックパルスの周期を測定する周期測定部と、を有する、ことを特徴とする。
【００１７】
（７）主走査方向のライン状の画像形成を副走査方向に繰り返すことで２次元の画像を形成する画像形成装置であって、上記（１）−（６）のいずれか記載のクロック処理回路と、前記クロック処理回路から出力クロックパルスの供給を受けて、前記出力クロックパルスを画素クロックパルスとして使用して画像データに応じて画像形成する画像形成部と、を有し、主走査方向のライン状の画像形成の端部位置のズレを抑制した状態で画像を形成することを特徴とする。
【発明の効果】
【００１８】
本発明では、以下のような効果を得ることができる。
（１）入力される入力クロックパルスの周波数を任意の周波数に変調した出力クロックパルスを生成する際に、出力周期累積演算結果と目標周期累積演算結果とを求め、第一所定パルス数期間における出力周期累積演算結果と目標周期累積演算結果とを比較して第一所定パルス数期間における誤差成分を求め、第一所定パルス数期間における誤差成分を、第一所定パルス数期間より後の第二所定パルス数期間以降において相殺するように、変調に補正を加える。
【００１９】
これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に演算と補正とを繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。
すなわち、入力クロックパルスや変調部にジッタがあっても、画像の主走査方向後端の画像書き込み位置精度を向上させることが可能になる。
【００２０】
また、測定する所定パルス数期間において発生したジッタが大きくても、その後の所定パルス数期間内の複数のパルスにジッタを分散させて補正しているので、補正される画素において画像欠陥が発生する事態を防止できる。
また、ジッタを測定する期間と、測定されたジッタを補正する期間とが異なるため、書き込みクロックを任意に変調した場合でも、ジッタを補正することが可能になっている。
【００２１】
また、任意の箇所の出力クロックパルスを測定して補正することができるため、回路（例えば、ＡＳＩＣ）の最終出力に近い箇所のジッタを補正して、良好に補正された状態の出力クロックパルスを得ることが可能になる。
（２）上記（１）において、一定期間の範囲を分割して複数の所定パルス数期間を定めて出力クロックパルスの誤差の累積を補正するようにしており、一定期間ごとに発生する基準信号（インデックス信号）に合わせて各部の処理をリセットするようにしている。
【００２２】
すなわち、一定期間毎に発生するインデックス信号によって水平走査期間毎にリセットすることにより、一定周期（水平走査期間）毎にクロックパルス周期の誤差の累積を適切に抑制することが可能になる。
（３）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間とした場合、第ｉ番目の所定パルス数期間において求めた誤差成分を、第ｉ＋１番目の所定パルス数期間において解消するように変調に補正を加える。
【００２３】
すなわち、所定パルス数期間で発生した誤差成分は次の所定パルス数期間で補正されるため、クロックパルス周期の誤差の累積を、確実に抑制することが可能になる。
（４）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間とした場合、第ｉ番目の所定パルス数期間において求めた誤差成分を、第ｉ＋１番目以降の複数の所定パルス数期間において解消するように変調に補正を加える。
【００２４】
この場合、所定パルス数期間で発生した誤差成分は次以降の複数の所定パルス数期間で補正され、この際に、新たに発生する誤差成分と以前の誤差成分による補正との間で相殺される現象が発生することがあるため、クロックパルス周期の誤差の累積を、無駄なく適切に抑制することが可能になる。
【００２５】
（５）上記（４）において、第ｉ＋１番目の所定パルス数期間において、第ｉ−１番目の所定パルス数期間で求められた誤差成分と、第ｉ番目の所定パルス数期間で求められた誤差成分とについて、並行して補正を加える。
この場合、第ｉ−１番目の所定パルス数期間で求められた誤差成分と第ｉ番目の所定パルス数期間で求められた誤差成分との間で、逆相成分が存在すれば相殺されるため、クロックパルス周期の誤差の累積を、少ない補正量で無駄なく適切に抑制することが可能になる。
【００２６】
（６）上記（１）−（５）において、複数の遅延クロックパルスの中から目的の出力クロックパルスを選択する際に、検出された誤差成分を解消するように、補正された状態の出力クロックパルスを選択している。
これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に、演算と補正とを適確に繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。
【００２７】
（７）主走査方向のライン状の画像形成を副走査方向に繰り返すことで２次元の画像を形成する際に、（１）−（６）のいずれか記載のクロック処理回路から出力クロックパルスの供給を受けて、出力クロックパルスを画素クロックパルスとして使用して画像データに応じて画像形成する。
【００２８】
これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に、演算と補正とを繰り返してクロックパルス周期の誤差の累積を抑制し、主走査方向のライン状の画像形成の端部位置のズレを抑制した状態で画像を形成することが可能になる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１実施形態のクロック処理回路を備えた画像形成装置の構成を示す構成図である。
【図２】本発明の実施形態の動作を説明するフローチャートである。
【図３】本発明の実施形態の動作状態を説明するタイムチャートである。
【図４】本発明の実施形態の動作状態を説明するタイムチャートである。
【図５】本発明の実施形態における主走査方向のドット形成の様子を示す説明図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明のクロック処理方法、クロック処理回路、および画像形成装置を実施するための形態（実施形態）を詳細に説明する。
ここでは、クロック処理方法を実施するクロック処理回路と、このクロック処理回路を含む画像形成装置を具体例にして、画像形成に用いられるクロックパルスに含まれるジッタを低減する実施形態の説明を行う。
【００３１】
〔画像形成装置の構成（１）〕
ここで、第１実施形態の電子写真方式の画像形成装置１００の構成を、図１に基づいて詳細に説明する。なお、画像形成装置１００として既知であって、本実施形態の特徴的な動作や制御に直接に関係しない一般的な部分についての説明は省略してある。
【００３２】
図１に示す画像形成装置１００は、各部を制御する全体制御部１０１、各種データを記憶する記憶部１０３、操作者が各種操作入力を行うと共に各種表示を行う操作表示部１０５、画像処理や画像形成の際に画素クロックやドットクロックなどとして必要となるクロックパルスを生成する発振器１１０、発振器１１０と同じ精度で異なる周波数に変換するＰＬＬシンセサイザ部（以下、ＰＬＬ部と呼ぶ）１１５、クロックパルスに含まれるジッタを低減するクロック処理回路１２０、画像データに対して画像処理を施す画像処理部１４０、画像処理された画像データをＰＷＭ信号に変換するＰＷＭ処理部１５０、画像データに基づいて生成されたＰＷＭ信号により用紙上に画像を形成するプリントエンジン１６０、を備えて構成されている。
【００３３】
ここで、全体制御部１０１は、図示しないＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）等を備える。ここで、ＣＰＵは、ＲＡＭの所定領域をワークエリアとし、ＲＯＭに記憶されている各種プログラムを実行して、画像形成装置１００の各部を統括的に制御する。
【００３４】
操作表示部１０５は、キーボード、マウス、タッチパネル等の入力デバイスを備え、入力される各種指示信号を全体制御部１０１に送信する。また、操作表示部１０５は、ＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）等の表示手段を備え、全体制御部１０１から入力される各種画像データを表示する。なお、この操作表示部は操作部と表示部が別であってもよいが、表示されたアイコンあるいはキー（以下、「キー」と呼ぶ）を押下するタッチパネルであってもよい。
【００３５】
クロック処理回路１２０は、周波数変調部１２０Ａと、ジッタ測定部１２０Ｂと、ＰＬＬ部１２８と、インデックス同期部１２９を備えて構成されている。
周波数変調部１２０Ａは、遅延素子列部１２１、周期測定部１２２、変調演算部１２３、パルス選択部としてのセレクタ１２７（セレクタ１２７ａ，セレクタ１２７ｂ，セレクタ１２７ｃ）、を備えて構成されている。
【００３６】
ジッタ測定部１２０Ｂは、遅延素子列部１２４ａ、周期測定部１２４ｂ、目標周期累積演算部１２５ａ、出力周期累積演算部１２５ｂ、誤差演算部１２６、を備えて構成されている。
画像処理部１４０は、画像データに対して、画像形成に必要なプリンタガンマ変換、誤差拡散処理、微小変倍処理などの出力系画像処理を施す。
【００３７】
ＰＷＭ処理部１５０は、クロック処理回路１２０からのジッタが低減されたクロックパルスと、画像処理部１４０からの画像データとを受けて、プリントエンジン１６０で露光の際に使用する発光駆動データをＰＷＭ信号により生成する。
プリントエンジン１６０は、電子写真方式や各種方式の画像形成部や印刷装置であり、ＰＷＭ処理部１５０で生成されたＰＷＭ信号形式の発光駆動データを受けて、感光体上に主走査方向のライン状の画像形成（レーザダイオードの発光による露光）を副走査方向に繰り返すことで２次元の画像を形成し、この感光体上の画像を用紙に転写して印刷物として出力する。カラー画像形成の場合には、プリントエンジン１６０はＹＭＣＫの色毎の画像形成を実行する。
【００３８】
なお、このプリントエンジン１６０は、感光体上の主走査方向のライン状の画像形成を繰り返す際に、主走査方向の端部での画像形成タイミングにおいてインデックス信号を生成する。
〔動作〕
図２は第１実施形態のクロック処理回路１２０の動作、すなわち、クロック処理方法の手順を示すフローチャートである。また、図３と図４はクロック処理回路１２０の動作、すなわち、クロック処理方法の動作時の様子を示すタイムチャートである。
【００３９】
なお、ここで、クロック処理回路１２０を中心にして説明する。従って、発振器１１０とＰＬＬ部１１５とからクロック処理回路１２０へ入力されるクロックパルスを「入力クロックパルス」と呼ぶ。また、クロック処理回路１２０で周波数変調及び補正処理がなされてＰＷＭ処理部１５０に対して出力されるクロックパルスを「出力クロックパルス」、と呼ぶ。
【００４０】
〔基本動作〕
まず、ジッタの補正を考慮しない状態の、本実施形態のクロック処理回路１２０における出力クロックパルスの生成について説明する。
画像形成装置１００の画像形成動作中において、遅延素子列部１２１は、入力されるクロックパルス（入力クロックパルス）から位相の異なる複数の遅延クロックパルス（遅延クロックパルス群）を生成している。
【００４１】
なお、遅延素子列部１２１は、周波数変調により所望の周波数のクロックパルスを生成するのに役立つ程度に、位相が少しずつ異なる遅延クロックパルスについて、基本クロックの２周期分にわたって生成できる段数になるようにチェーン状に遅延素子が縦続接続されていることが好ましい。
【００４２】
すなわち、要求される分解能に応じて、遅延素子列部１２１を構成する遅延素子の縦続接続段数を決定すればよい。例えば、遅延素子列部１２１は、１クロックパルスを１／２００程度の分解能で遅延させ、かつ、これを２周期分として、かつ、遅延時間の変動を見込んで、たとえば、合計５１２段程度の遅延素子で構成される。
【００４３】
周期測定部１２２は、周期測定ステップを実行する手段である。ここで、周期測定部１２２は、入力クロックパルスに同期した遅延クロックパルス（「同期遅延クロックパルス」）を求め、この同期遅延クロックパルスの遅延段数情報（同期ポイント情報）から入力クロックパルスの各パルス毎（１パルス毎）の周期を測定し、周期測定結果を後述する変調演算部１２３に供給する。なお、入力クロックパルスより十分に周波数が高いシステムクロックなどによりカウントして周期を測定しても良い。
【００４４】
また、変調演算部１２３は、周期測定部１２２における周期測定結果と、全体制御部１０１からの指示値とを参照し、所望の出力クロックパルスを得るための目標周期を設定する（図２中のステップＳ１０１）。なお、ジッタを補正する場合は、変調演算部１２３は、更に、後述するジッタ測定部１２０Ｂで求められた誤差演算結果（所定パルス数期間において累積した誤差（ジッタ）成分）を参照し、目標周期に関して、ジッタ成分を解消するように補正された出力クロックパルスを得るため補正目標周期を設定する。
【００４５】
そして、変調演算部１２３は、目標周期（補正目標周期）に応じた周期の出力クロックパルスを出力するために、遅延素子列部１２１から出力される遅延クロックパルス群の何段目を選択すれば良いかについての、選択段数情報を生成して、セレクタ１２７ａ，１２７ｂに通知する。
【００４６】
セレクタ１２７ａ，１２７ｂは、遅延クロックパルス群の中から、選択段数情報に基づいた段数の遅延クロックパルスを選択して、セレクタ１２７ｃに供給する。セレクタ１２７ｃでは、セレクタ１２７ａ，１２７ｂで選択された遅延クロックパルスを元にして立ち上がりと立ち下がりを設定して、補正目標周期に合致した所望の周波数のクロックパルスを生成する。
【００４７】
そして、セレクタ１２７ｃで生成されたクロックパルスは、ＰＬＬ部１２８で所望の周波数に変換され、インデックス同期部１２９でインデックス信号に位相同期された状態で、出力クロックパルスとして、ＰＷＭ処理部１５０と、ジッタ測定部１２０Ｂに供給される。
【００４８】
〔ジッタ測定動作（１）〕
以下、本実施形態のクロック処理回路１２０でジッタの補正を行うためのジッタ測定動作（１）について、図２のフローチャートと図３のタイムチャートとを用いて説明する。
まず、誤差演算部１２６はジッタ測定とジッタ補正のための初期設定を行う（図２中のステップＳ１０２）。図３に示すタイムチャートを具体例にすると、１主走査ラインが１６０００クロックパルスで構成されている場合に、この１主走査ラインを複数Ｎ（Ｎ＝４）の所定パルス数期間に分ける。
【００４９】
たとえば、第１所定パルス数期間：１クロックパルス〜４０００クロックパルス、第２所定パルス数期間：４００１クロックパルス〜８０００クロックパルス、第３所定パルス数期間：８００１クロックパルス〜１２０００クロックパルス、第４所定パルス数期間：１２００１クロックパルス〜１６０００クロックパルス、のようにする。
【００５０】
ここで、ｉは、第ｉ所定パルス数期間を表す変数であり、この具体例では、ｉ＝１〜４である。また、ここで、ｊは、第１所定パルス数期間〜第４所定パルス数期間内において何番目のパルスであるかを示す変数であり、この具体例では、ｊ＝１〜４０００、ｊmax＝４０００である。このｉとｊについて、誤差演算部１２６が管理しており、初期値を１と設定する（図２中のステップＳ１０３）。
【００５１】
周波数変換部１２０Ａにおいて出力クロックパルスが生成されると、この出力クロックパルスはＰＷＭ処理部１５０とジッタ測定部１２０Ｂに供給される。
ジッタ測定部１２０Ｂでは、遅延素子列部１２１と同等な遅延素子列部１２４ａで出力クロックパルスから位相が少しずつ異なる遅延クロックパルスを生成し、出力クロックパルスに同期した同期遅延クロックパルスを周期測定部１２４ｂが求める。周期測定部１２４ｂは、この同期遅延クロックパルスの遅延段数情報から出力クロックパルスの各パルス毎（１パルス毎）の周期を測定する。そして、出力周期累積演算部１２５ｂが、出力クロックパルスの周期（出力周期）を累積演算する（図２中のステップＳ１０５）。
【００５２】
また、これと並行して、目標周期累積演算部１２５ａが、変調演算部１２３からの目標周期の情報を得て、出力クロックパルスの理想的な周期（目標周期）を、出力クロックパルスの出力に合わせて、累積演算する（図２中のステップＳ１０６）。
なお、以上の出力周期累積演算（図２中のステップＳ１０５）と目標周期累積演算（図２中のステップＳ１０６）とを、所定パルス数期間内で所定パルス数ｊmaxに達するまで、１パルスずつ繰り返し実行する（図２中のステップＳ１０７、Ｓ１０８）。
【００５３】
以上の出力周期累積演算（図２中のステップＳ１０５）と目標周期累積演算（図２中のステップＳ１０６）とを繰り返して、所定パルス数期間内で所定パルス数ｊmaxに達した場合（図２中のステップＳ１０８でＹＥＳ）、ｉ＝Ｎでなければ（図２中のステップＳ１０９でＮＯ）、誤差演算部１２６は、出力周期累積演算結果と目標周期累積演算結果とを比較して、第ｉ所定パルス数期間における誤差演算結果（ジッタ）を算出する（図２中のステップＳ１１０）。
【００５４】
ここで、図３は主走査方向に１６０００パルスを有する場合の処理の様子を示している。図３（ａ）はインデックス信号、図３（ｂ）はクロックパルス、図３（ｃ）は所定パルス数期間毎に算出される誤差演算結果、図３（ｄ）は誤差の測定と誤差の解消のタイミング、図３（ｅ）はクロックパルスの修正された周波数、を示している。
【００５５】
たとえば、図３では、第１所定パルス数期間（ｉ＝１：１〜４０００パルス）の後端（４０００パルス目）における理想周期累積演算結果と出力周期累積演算結果の差である誤差演算結果（ジッタ）はａと算出される。同様にして、第２所定パルス数期間（ｉ＝２：４００１〜８０００パルス）の後端（８０００パルス目）における理想周期累積演算結果と出力周期累積演算結果の差である誤差演算結果（ジッタ）はｂと算出される。第３所定パルス数期間（ｉ＝３：８００１〜１２０００パルス）の後端（１２０００パルス目）における理想周期累積演算結果と出力周期累積演算結果の差である誤差演算結果（ジッタ）はｃと算出される。第４所定パルス数期間（ｉ＝４：１２００１〜１６０００パルス）の後端（１６０００パルス目）における理想周期累積演算結果と出力周期累積演算結果の差である誤差演算結果（ジッタ）はｄと算出される。
【００５６】
誤差演算部１２６は、以上のようにして算出した第ｉ所定パルス数期間の誤差演算結果を、変調演算部１２３に供給する。
第ｉ所定パルス数期間での誤差演算結果を受領した変調演算部１２３は、この誤差演算結果を参照し、第ｉ＋１所定パルス数期間の目標周期に関して、ジッタ成分を解消するように補正された出力クロックパルスを得るため補正目標周期を設定する（図２中のステップＳ１１１）。なお、変調演算部１２３は、以上の誤差演算結果について、第ｉ＋１所定パルス数期間の全体を使ってジッタ成分を解消するように、第ｉ＋１所定パルス数期間の補正目標周期を設定する。
【００５７】
以上のような、第ｉ所定パルス数期間でのジッタ測定部１２０Ｂによる誤差演算結果の算出と、第ｉ＋１所定パルス数期間での周波数変調１２０Ａによる補正目標周期の設定とを、ｉをインクリメントして（図２中のステップＳ１１２）、繰り返し実行する（図２中のステップＳ１１３でＮＯ、ステップＳ１０４〜）。
【００５８】
たとえば、図３では、第１所定パルス数期間における誤差演算結果ａについて、第２所定パルス数期間の全体を使って、ａを解消するように第２所定パルス数期間の補正目標周期を設定する（図３中の（ｃ）ａ→（ｄ）ａ）。同様に、第２所定パルス数期間における誤差演算結果ｂについて、第３所定パルス数期間の全体を使って、ｂを解消するように第３所定パルス数期間の補正目標周期を設定する（図３中の（ｃ）ｂ→（ｄ）ｂ）。同様に、第３所定パルス数期間における誤差演算結果ｃについて、第４所定パルス数期間の全体を使って、ｃを解消するように第４所定パルス数期間の補正目標周期を設定する（図３中の（ｃ）ｃ→（ｄ）ｃ）。
【００５９】
この場合、第１所定パルス数期間において設定されるクロックパルスの目標周期はＴであり、周波数ＦはＦ＝１／Ｔである（図３中（ｅ）のＦを参照）。また、第２所定パルス数期間において設定されるクロックパルスの補正目標周期は（Ｔ＋ａ／４０００）であり、周波数ＦはＦ＝１／（Ｔ＋ａ／４０００）である（図３中（ｅ）のＦ２を参照）。また、第３所定パルス数期間において設定されるクロックパルスの補正目標周期は（Ｔ＋ｂ／４０００）であり、周波数ＦはＦ＝１／（Ｔ＋ｂ／４０００）である（図３中（ｅ）のＦ３を参照）。また、第４所定パルス数期間において設定されるクロックパルスの補正目標周期は（Ｔ＋ｃ／４０００）であり、周波数ＦはＦ＝１／（Ｔ＋ｃ／４０００）である（図３中（ｅ）のＦ４を参照）。
【００６０】
そして、最終期間である第４所定パルス数期間のクロックパルスの最終のクロックパルス（図３中の１６０００パルス目）を出力すると（図２中のステップＳ１０８でＹＥＳ）、第４所定パルス数期間は最終期間（ｉ＝Ｎ）であるため、この第４所定パルス数期間の誤差演算結果ｄについてはそのままにする（図２中のステップＳ１０９でＹＥＳ）。そして、次の水平走査期間での処理に備えて、次の水平走査期間で発生するインデックス信号により、目標周期累積演算部１２５ａと出力周期累積演算部１２５ｂと誤差演算部１２６とをリセットする（図２中のステップＳ１１４）。
【００６１】
なお、画像形成が終了するまで、次の水平走査期間においても、以上の図２のフローチャートの処理を繰り返し実行する。
以上のように、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に演算と補正とを繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。すなわち、入力クロックパルスや変調部にジッタがあっても、画像の主走査方向後端の画像書き込み位置精度を向上させることが可能になる。また、測定する所定パルス数期間において発生したジッタが大きくても、その後の所定パルス数期間内の複数のパルスにジッタを分散させて補正しているので、補正される画素において画像欠陥が発生する事態を防止できる。また、ジッタを測定する期間と、測定されたジッタを補正する期間とが異なるため、書き込みクロックを任意に変調した場合でも、ジッタを補正することが可能になっている。また、任意の箇所の出力クロックパルスを測定して補正することができるため、回路（例えば、ＡＳＩＣ）の最終出力に近い箇所のジッタを補正して、良好に補正された状態の出力クロックパルスを得ることが可能になる。
【００６２】
なお、以上の具体例において、１主走査が１６０００パルスである場合に、４０００パルス毎に均等に所定パルス数期間を区切っていたが、このような均等な区切りに限定されるものではない。
〔ジッタ測定動作（２）〕
以下、本実施形態のクロック処理回路１２０でジッタの補正を行うためのジッタ測定動作（２）について、図４のタイムチャートを用いて説明する。
【００６３】
ここで、図４は主走査方向に１６０００パルスを有する場合の処理の様子を示している。図４（ａ）はインデックス信号、図４（ｂ）はクロックパルス、図４（ｃ）は所定パルス数期間毎に算出される誤差演算結果、図４（ｄ）は誤差の測定と誤差の解消のタイミング、図４（ｅ）はクロックパルスの修正された周波数、を示している。
【００６４】
なお、既に説明したジッタ測定動作（１）と同一の部分について、重複した説明は省略し、異なる部分を中心に説明する。
ここで、初期設定、出力周期累積演算、目標周期累積演算、誤差演算結果の算出までは、以上のジッタ測定動作（１）と同じ処理を行う。
【００６５】
このジッタ測定動作（２）では、第ｉ所定パルス数期間での誤差演算結果を受領した変調演算部１２３は、この誤差演算結果を参照し、第ｉ＋１所定パルス数期間以降の複数の所定パルス数期間を用いて、ジッタ成分を解消するように補正された出力クロックパルスを得るため補正目標周期を設定する。
【００６６】
たとえば、図４では、第１所定パルス数期間における誤差演算結果ａについて、第２所定パルス数期間〜第４所定パルス数期間の全体を使って、ａを解消するように、第２所定パルス数期間〜第４所定パルス数期間の補正目標周期を設定する（図４中の（ｃ）ａ→（ｄ）ａ）。同様に、第２所定パルス数期間における誤差演算結果ｂについて、第３所定パルス数期間と第４所定パルス数期間の全体を使って、ｂを解消するように第３所定パルス数期間と第４所定パルス数期間の補正目標周期を設定する（図４中の（ｃ）ｂ→（ｄ）ｂ）。同様に、第３所定パルス数期間における誤差演算結果ｃについて、残りの第４所定パルス数期間の全体を使って、ｃを解消するように第４所定パルス数期間の補正目標周期を設定する（図４中の（ｃ）ｃ→（ｄ）ｃ）。
【００６７】
この場合、第１所定パルス数期間において設定されるクロックパルスの目標周期はＴであり、周波数ＦはＦ＝１／Ｔである（図４中（ｅ）のＦを参照）。
また、第２所定パルス数期間以降において設定されるクロックパルスの補正目標周期は、これ以降の１３０００クロックパルスを対象とする。このため、補正目標周期は、（Ｔ＋ａ／１３０００）であり、周波数ＦはＦ＝１／（Ｔ＋ａ／１３０００）である（図４中（ｅ）Ｆ２を参照）。
【００６８】
また、第３所定パルス数期間以降において設定されるクロックパルスの補正目標周期は、ａについての補正目標周期が生きていると共に、これ以降の１００００クロックパルスを対象とする。このため、補正目標周期は、（Ｔ＋ａ／１３０００＋ｂ／１００００）であり、周波数ＦはＦ＝１／（Ｔ＋ａ／１３０００＋ｂ／１００００）である（図４中（ｅ）Ｆ３参照）。
【００６９】
また、第４所定パルス数期間以降において設定されるクロックパルスの補正目標周期は、ａとｂについての補正目標周期が生きていると共に、これ以降の４０００クロックパルスを対象とする。このため、補正目標周期は、（Ｔ＋ａ／１３０００＋ｂ／１００００＋ｃ／４０００）であり、周波数ＦはＦ＝１／（Ｔ＋ａ／１３０００＋ｂ／１００００＋ｃ／４０００）である（図４中（ｅ）Ｆ４参照）。
【００７０】
このジッタ測定動作（２）の場合、所定パルス数期間で発生した誤差成分は次以降の複数の所定パルス数期間で補正され、この際に、新たに発生する誤差成分と以前の誤差成分による補正との間で相殺される現象が発生することがある。
例えば、第ｉ−１番目の所定パルス数期間で求められた誤差成分と第ｉ番目の所定パルス数期間で求められた誤差成分との間で逆相成分が存在すれば、ｉ＋１番目の所定パルス数期間で並行して補正される際に、逆相成分同士が相殺される。このため、クロックパルス周期の誤差の累積を、少ない補正量で無駄なく適切に抑制することが可能になる。
【００７１】
以上のように、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に演算と補正とを繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。すなわち、入力クロックパルスや変調部にジッタがあっても、画像の主走査方向後端の画像書き込み位置精度を向上させることが可能になる。
【００７２】
〔画像形成の具体例〕
以上のクロック処理回路１２０を、画像データに応じた主走査方向の１ラインの画像形成を行うと共に、主走査方向の１ライン毎の画像形成を副走査方向に繰り返して１頁分の画像形成を行う画像形成装置１００に適用した場合の、主走査方向のライン状の画像形成の端部位置のズレの様子を図５に示す。
【００７３】
図５（ａ）は以上の実施形態のクロック処理回路１２０を適用しない、従来のクロック処理回路を使用した場合において、主走査方向ラインの１，４０００，８０００，１２０００，１６０００パルス目のクロックパルスにより形成される画素位置を模式的に示したものである。なお、ここでは、主走査方向ラインを９ライン分を示しており、各ラインで発生するジッタが異なっているものを例示している。また、従来のものでは、ジッタが同じ方向に発生するのであれば、徐々に累積されて、主走査方向のラインの後端部分のばらつきが大きくなる傾向にある。
【００７４】
一方、図５（ｂ）は以上の以上の実施形態のクロック処理回路１２０を適用した場合において、主走査方向ラインの１，４０００，８０００，１２０００，１６０００パルス目のクロックパルスにより形成される画素位置を模式的に示したものである。なお、ここでは、主走査方向ラインを９ライン分を示しており、各ラインで発生するジッタが異なっているものを例示している。
【００７５】
ここで、本実施形態では、１〜４０００パルスで発生したジッタは４００１〜８０００パルスで解消され、４００１〜８０００パルスで発生したジッタは８００１〜１２０００パルスで解消され、８００１〜１２０００パルスで発生したジッタは１２００１〜１６０００パルスで解消されるため、ジッタ成分が累積することはない。但し、最後の所定パルス数期間（図５（ｂ）では、１２００１〜１６０００パルス）で発生したジッタが補正されずに残った状態になる。それでも、図５（ｂ）では従来のような累積が発生しないので、図５（ａ）の従来例と比較して、ジッタの影響は抑えられた状態になっている。
【００７６】
すなわち、画像形成装置において、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に、演算と補正とを繰り返してクロックパルス周期の誤差の累積を抑制し、主走査方向のライン状の画像形成の端部位置のズレを抑制した状態で画像を形成することが可能になる。
【００７７】
〔その他の実施形態（１）〕
以上の実施形態におけるクロック処理回路１２０とＰＷＭ処理部１５０とを１つのＡＳＩＣに纏めて、画像処理ＡＳＩＣとして構成することも可能である。
また、発振器１１０とクロック処理回路１２０と一体化したクロック生成回路（クロック生成装置）と構成することも可能である。
【００７８】
また、以上の実施形態におけるクロック処理回路１２０として、発振器１１０に接続可能であって、クロックパルスを補正するクロック補正回路（クロック補正装置）と構成することも可能である。
図４において、第１所定パルス数期間における誤差演算結果ａについて、第２所定パルス数期間〜第４所定パルス数期間と、測定より後の全ての期間を使って、ａを解消するようにしている。これは、測定と補正とについて、１→２〜ＥＮＤ、２→３〜ＥＮＤ、３→４〜ＥＮＤ、と表現することができる。この変形例として、測定と補正の関係を、１→２〜４、２→３〜５、３→４〜６、のようにすることも可能である。すなわち、第ｉ所定パルス数期間で測定された誤差について、それ以後の一定数の所定パルス数期間を用いてジッタを解消する、ことも可能である。
【００７９】
以上の実施形態では、レーザビームを用いた電子写真方式の画像形成装置について説明してきたが、これに限定されるものではない。たとえば、レーザビームを用いて写真用印画紙に露光を行うレーザイメージャなどに適用することも可能である。
〔実施形態により得られる効果〕
（１）入力される入力クロックパルスの周波数を任意の周波数に変調した出力クロックパルスを生成する際に、出力周期累積演算結果と目標周期累積演算結果とを求め、第一所定パルス数期間における出力周期累積演算結果と目標周期累積演算結果とを比較して第一所定パルス数期間における誤差成分を求め、第一所定パルス数期間における誤差成分を、第一所定パルス数期間より後の第二所定パルス数期間以降において相殺するように、変調に補正を加える。これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に演算と補正とを繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。
【００８０】
（２）上記（１）において、一定期間の範囲を分割して複数の所定パルス数期間を定めて出力クロックパルスの誤差の累積を補正するようにしており、一定期間ごとに発生する基準信号（インデックス信号）に合わせて各部の処理をリセットするようにしている。すなわち、一定期間毎に発生するインデックス信号によって水平走査期間毎にリセットすることにより、一定周期（水平走査期間）毎にクロックパルス周期の誤差の累積を適切に抑制することが可能になる。
【００８１】
（３）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間とした場合、第ｉ番目の所定パルス数期間において求めた誤差成分を、第ｉ＋１番目の所定パルス数期間において解消するように変調に補正を加える。すなわち、所定パルス数期間で発生した誤差成分は次の所定パルス数期間で補正されるため、クロックパルス周期の誤差の累積を、確実に抑制することが可能になる。
【００８２】
（４）上記（１）−（２）において、一定期間の範囲を分割して複数Ｎの所定パルス数期間とした場合、第ｉ番目の所定パルス数期間において求めた誤差成分を、第ｉ＋１番目以降の複数の所定パルス数期間において解消するように変調に補正を加える。この場合、所定パルス数期間で発生した誤差成分は次以降の複数の所定パルス数期間で補正され、この際に、新たに発生する誤差成分と以前の誤差成分による補正との間で相殺される現象が発生することがあるため、クロックパルス周期の誤差の累積を、無駄なく適切に抑制することが可能になる。
【００８３】
（５）上記（４）において、第ｉ＋１番目の所定パルス数期間において、第ｉ−１番目の所定パルス数期間で求められた誤差成分と、第ｉ番目の所定パルス数期間で求められた誤差成分とについて、並行して補正を加える。この場合、第ｉ−１番目の所定パルス数期間で求められた誤差成分と第ｉ番目の所定パルス数期間で求められた誤差成分との間で、逆相成分が存在すれば相殺されるため、クロックパルス周期の誤差の累積を、少ない補正量で無駄なく適切に抑制することが可能になる。
【００８４】
（６）上記（１）−（５）において、複数の遅延クロックパルスの中から目的の出力クロックパルスを選択する際に、検出された誤差成分を解消するように、補正された状態の出力クロックパルスを選択している。これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に、演算と補正とを適確に繰り返すことができ、クロックパルス周期の誤差の累積を抑制することが可能になる。
【００８５】
（７）主走査方向のライン状の画像形成を副走査方向に繰り返すことで２次元の画像を形成する際に、（１）−（６）のいずれか記載のクロック処理回路から出力クロックパルスの供給を受けて、出力クロックパルスを画素クロックパルスとして使用して画像データに応じて画像形成する。これにより、クロックパルス周期が累積されて生じる累積誤差について、所定パルス数期間毎に、演算と補正とを繰り返してクロックパルス周期の誤差の累積を抑制し、主走査方向のライン状の画像形成の端部位置のズレを抑制した状態で画像を形成することが可能になる。
【符号の説明】
【００８６】
１００  画像形成装置
１０１  全体制御部
１０３  記憶部
１０５  操作表示部
１１０  発振器
１２０  クロック処理回路
１２０Ａ  周波数変調部
１２０Ｂ  ジッタ測定部
１２１  遅延素子列部
１２２  周期測定部
１２３  変調演算部
１２４ａ  遅延素子列部
１２４ｂ  周期測定部
１２５ａ  周期周期累積演算部
１２５ｂ  出力周期累積演算部
１２６  誤差演算部
１２７（１２７ａ、１２７ｂ、１２７ｃ）  セレクタ
１２８  ＰＬＬ部
１２９  インデックス同期部
１４０  画像処理部
１５０  ＰＷＭ処理部
１６０  プリントエンジン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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