(57)【特許請求の範囲】
【請求項１】
与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記アップ信号と前記ダウン信号の論理積演算結果を出力するアンド回路と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記周波数制御回路の出力信号を前記アンド回路の出力信号のタイミングで保持して出力するフリップフロップ回路と、
前記可変分周器の出力をクロックとして動作し、前記フリップフロップ回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記アップ信号と前記ダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするＰＬＬ回路。
【請求項２】
与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記周波数制御回路の出力信号を前記位相周波数比較器内部のフリップフロップのリセット信号のタイミングで保持して出力するフリップフロップ回路と、
前記可変分周器の出力をクロックとして動作し、前記フリップフロップ回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記アップ信号と前記ダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするＰＬＬ回路。
【請求項３】
前記基準信号と前記可変分周器の出力信号を比較する第２の位相周波数比較器を設け、
当該第２の位相周波数比較器は、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有し、
前記フリップフロップ回路は、前記位相周波数比較器のリセット信号に代えて、前記第２の位相周波数比較器のリセット信号を用いることを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、
基準信号と前記可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、
前記基準信号と前記可変分周器の出力信号を比較すると共に、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有する第２の位相周波数比較器と、
前記基準信号をクロックとして動作し、前記電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、
前記第２の位相周波数比較器からのリセット信号をクロックとして動作し、前記周波数制御回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、
前記位相周波数比較器のアップ信号とダウン信号に対応した電流を出力するチャージポンプと、
前記チャージポンプの出力を電流−電圧変換及び平滑化した信号を前記周波数制御電圧として前記電圧制御発振器に出力するループフィルタとを備えたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＦＭＣＷ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｅｄ  Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）レーダの送信波として用いられるチャープ信号を生成するＰＬＬ回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、電圧制御発振器（以下、ＶＣＯという）の出力信号の位相と、基準信号の位相とを比較し、その結果をＶＣＯの周波数制御電圧にフィードバックすることでＶＣＯの発振周波数を安定させる回路である。このＰＬＬ回路において、ＶＣＯ周波数と基準信号周波数の比を時間制御することでＶＣＯから位相を変調した信号を出力することができる。これにより、例えば、ＦＭＣＷレーダの送信波として用いられるチャープ信号をＰＬＬ回路で生成することが可能である。【０００３】
従来のチャープ信号を生成するＰＬＬ回路として、ＶＣＯの出力を可変分周器で分周する際の分周比をΔΣ変調器で制御することで分数の分周比を実現し、ＶＣＯの出力を基準信号の分数倍の周波数に設定するようにしたものがあった。このΔΣ変調器に入力されるデータは、周波数制御回路で生成されるＶＣＯの出力周波数に対応した値であり、例えば時間に従って少しずつ増加するデータを用いれば、ＶＣＯからは周波数が時間に従って増加するチャープ信号が出力される。【０００４】
ここで、一般にΔΣ変調器は可変分周器と同期して動作する必要があるため、可変分周器の出力である分周信号（ＣＬＫｄｉｖ）をクロックとして動作する。一方、周波数制御回路は、チャープ信号の変調タイミングを外部よりコントロールするため、外部から入力される基準信号（ＣＬＫｒｅｆ）をクロックとして動作する。このため、周波数制御回路からΔΣ変調器へは、クロックドメインの異なる回路間でデータ転送することになり、タイミングを十分に考慮する必要がある。従来、このようなタイミングの対策として、位相周波数比較器に入力する基準信号を反転して周波数制御回路のクロックとすることで、データ転送を安定して実行する回路があった（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Mohammed El-Shennawy, Niko Joram, Frank Ellinger 著「Fractional-N PLL Optimization for Highly Linear Wideband Chirp Generation for FMCW Radars」, 2015 German Microwave Conference
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記非特許文献１に記載されたような従来の回路では、ΔΣ変調器による変動幅が大きい場合や、ＶＣＯの出力位相をシフトする場合などでは、クロックの反転（半クロックの遅延）だけでは十分でなく、場合によっては、データ転送エラーを発生するという問題があった。【０００７】
この発明は、かかる問題を解決するためになされたもので、ＣＬＫｒｅｆとＣＬＫｄｉｖのタイミング差が大きい場合にもデータ転送エラーの発生を防止することのできるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係るＰＬＬ回路は、与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、基準信号と可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、アップ信号とダウン信号の論理積演算結果を出力するアンド回路と、基準信号をクロックとして動作し、電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、周波数制御回路の出力信号をアンド回路の出力信号のタイミングで保持して出力するフリップフロップ回路と、可変分周器の出力をクロックとして動作し、フリップフロップ回路の出力に対応して可変分周器の分周比を決定するΔΣ変調器と、アップ信号とダウン信号に対応した電流を出力するチャージポンプと、チャージポンプの出力を電流−電圧変換及び平滑化した信号を周波数制御電圧として電圧制御発振器に出力するループフィルタとを備えたものである。
【発明の効果】
【０００９】
この発明に係るＰＬＬ回路は、位相周波数比較器のアップ信号とダウン信号の論理積演算結果を出力するアンド回路の出力を用いて周波数制御回路から出力される周波数値Ｆｒｅｑ＿ｄａｔａのリタイミングを行うようにしたものである。これにより、たとえＣＬＫｒｅｆとＣＬＫｄｉｖのタイミング差が大きい場合にもデータ転送エラーの発生を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１のＰＬＬ回路を示す構成図である。
【図２】この発明の実施の形態１のＰＬＬ回路の各部の動作波形を示すタイミングチャートである。
【図３】図３Ａは、この発明の実施の形態２のＰＬＬ回路を示す構成図、図３Ｂは位相周波数比較器の構成図である。
【図４】この発明の実施の形態２のＰＬＬ回路の各部の動作波形を示すタイミングチャートである。
【図５】この発明の実施の形態３のＰＬＬ回路を示す構成図である。
【図６】この発明の実施の形態３のＰＬＬ回路の各部の動作波形を示すタイミングチャートである。
【図７】この発明の実施の形態４のＰＬＬ回路を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、本実施の形態によるＰＬＬ回路の構成図である。
本実施の形態によるＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器４、チャージポンプ５、ループフィルタ６、ΔΣ変調器７、周波数制御回路８、アンド回路９、フリップフロップ回路（ＦＦ）１０を備える。なお、以下、基準信号源１はＲＥＦ１、電圧制御発振器２はＶＣＯ２、フリップフロップ回路１０はＦＦ１０として説明を行う。
【００１２】
ＲＥＦ１は、基準信号ＣＬＫｒｅｆとなるクロックを発生し、出力する信号源である。ＶＣＯ２は、ループフィルタ６から与えられる周波数制御電圧に応じた周波数の信号を出力する発振器である。可変分周器３は、ＶＣＯ２の出力信号をΔΣ変調器７から与えられる分周比の信号に基づいて分周する処理部である。位相周波数比較器４は、ＲＥＦ１からの基準信号ＣＬＫｒｅｆと可変分周器３から出力された分周信号ＣＬＫｄｉｖの位相及び周波数の比較を行い、比較結果に応じた周波数のアップ信号（ＵＰ）とダウン信号（ＤＮ）とを出力する処理部である。チャージポンプ５は、位相周波数比較器４からのアップ信号とダウン信号からなるデジタル信号をアナログ信号の電流値に変換する処理部である。ループフィルタ６は、チャージポンプ５から出力されたアナログ信号の電流−電圧変換と平滑化（積分）とを行う処理部である。ΔΣ変調器７は、可変分周器３の出力である分周信号ＣＬＫｄｉｖをクロックとして動作し、ＦＦ１０から出力された周波数値Ｆｒｅｑ＿ｄａｔａに応じた分周比パターンを生成する処理部である。周波数制御回路８は、ＲＥＦ１が出力する基準信号ＣＬＫｒｅｆをクロックとして動作し、ＶＣＯ２の出力周波数に対応した周波数値Ｆｒｅｑ＿ｄａｔａの信号を出力する回路である。アンド回路９は、位相周波数比較器４から出力されるアップ信号とダウン信号の論理積演算を行い、リタイミング用信号ＣＬＫｒｅｔｉｍｅとして出力する回路である。ＦＦ１０は、アンド回路９から出力されるリタイミング用信号ＣＬＫｒｅｔｉｍｅをクロックとして動作し、周波数制御回路８からの周波数値Ｆｒｅｑ＿ｄａｔａをクロックの立ち上がりで保持し、かつ、その保持した周波数値Ｆｒｅｑ＿ｄａｔａを出力する回路である。
【００１３】
次に、実施の形態１のＰＬＬ回路の動作を説明する。
本ＰＬＬ回路の出力信号でもあるＶＣＯ２から出力された信号は、可変分周器３で分周され、位相周波数比較器４に与えられる。位相周波数比較器４は、ＲＥＦ１の出力と可変分周器３の出力を比較し、その比較結果としてアップ信号（ＵＰ）またはダウン信号（ＤＮ）を出力する。チャージポンプ５は位相周波数比較器４のアップ信号またはダウン信号に対応した電流を出力し、この出力電流はループフィルタ６で電流−電圧変換と平滑化（積分）が行われ、ＶＣＯ２の周波数制御端子に印加される。その結果、ＶＣＯ２の出力周波数は、ＲＥＦ１の周波数と可変分周器３の分周比で決定され、ＶＣＯ２の出力周波数が安定化する。ここで可変分周器３の分周比は、本ＰＬＬ回路の出力が所望の変調波となるように制御される。分周比を制御するのはΔΣ変調器７であり、周波数制御回路８から出力される周波数値Ｆｒｅｑ＿ｄａｔａに応じた分周比パターンを生成し、可変分周器３に出力する。周波数制御回路８から出力される周波数値Ｆｒｅｑ＿ｄａｔａは、一旦リタイミング用のＦＦ１０を通ってΔΣ変調器７で取得される。
ここで、ΔΣ変調器７は、可変分周器３から出力される分周信号ＣＬＫｄｉｖをクロックとして動作するＣＬＫｄｉｖドメインであり、周波数制御回路８は、ＲＥＦ１から出力される基準信号ＣＬＫｒｅｆをクロックとして動作するＣＬＫｒｅｆドメインである。
【００１４】
次に、本ＰＬＬ回路の動作として、周波数値Ｆｒｅｑ＿ｄａｔａの信号を出力する周波数制御回路８からΔΣ変調器７へのデータ転送に関して説明する。図２に、実施の形態１のＰＬＬ回路における各部の波形を示す。
周波数制御回路８は、ＣＬＫｒｅｆをクロックとして動作しており、その出力であるＦｒｅｑ＿ｄａｔａはＣＬＫｒｅｆの立ち上がり時（時刻Ｔ１，Ｔ２，…）に値が変化する。回路が収束しているとき、ＣＬＫｄｉｖとＣＬＫｒｅｆはその立ち上がりエッジが揃うようにＰＬＬ回路は動作するが、実際にはフラクショナル動作により可変分周器３の分周数は時間的に変動しているため、可変分周器３の出力であるＣＬＫｄｉｖの立ち上がりエッジ（時刻ｔ１，ｔ２，…）はＣＬＫｒｅｆの立ち上がりエッジの前後にタイミングが分散している。そのため、ＣＬＫｄｉｖの立ち上がりエッジでＦｒｅｑ＿ｄａｔａをリタイミングすると、場合によってはＦｒｅｑ＿ｄａｔａの同じ値を２回取り込んだり、１つ値を取りこぼしたりといった現象が起こる。例えば、図２に示す動作の場合、ＣＬＫｄｉｖの立ち上がりエッジでＦｒｅｑ＿ｄａｔａをリタイミングすると、Ｆｒｅｑ＿ｄａｔａ（Ｄ１〜Ｄ４）のうち、Ｆｒｅｑ＿ｄａｔａ（Ｄ１，Ｄ３）の値を取りこぼし、Ｆｒｅｑ＿ｄａｔａ（Ｄ２）の値を２回取り込むことになる。
【００１５】
そこで、本実施の形態では、位相周波数比較器４の出力信号を用いてＦｒｅｑ＿ｄａｔａのリタイミングを行う。位相周波数比較器４の出力であるアップ信号とダウン信号は、それぞれＣＬＫｄｉｖとＣＬＫｒｅｆの立ち上がりエッジのタイミングで立ち上がり、立下りは同時である。これにより、アップ信号の立ち上がりエッジ−ダウン信号の立ち上がりエッジがＣＬＫｄｉｖとＣＬＫｒｅｆの位相差を表現している。本ＰＬＬ回路によるアンド回路９の出力であるリタイミング用信号ＣＬＫｒｅｔｉｍｅは、ＣＬＫｄｉｖとＣＬＫｒｅｆの立ち上がりエッジの内、時間的に遅い方のエッジの後に立ち上がる。つまり、アンド回路９出力の立ち上がりエッジでＦｒｅｑ＿ｄａｔａをリタイミングすることで、必ずＦｒｅｑ＿ｄａｔａが変化した後、かつ、ＣＬＫｄｉｖの立ち上がりエッジが入った後に、次のＦｒｅｑ＿ｄａｔａを取り込むことができる。これが本ＰＬＬ回路の動作原理である。
【００１６】
これにより、例えば、ΔΣ変調による分周比の変動幅が大きく、ＣＬＫｄｉｖの立ち上がりエッジの時間変動幅が大きいといった場合にも、安定してＦｒｅｑ＿ｄａｔａの転送を行うことができる。また、例えばチャージポンプ５の出力にオフセット電流を与える動作を行った場合、ＣＬＫｒｅｆとＤＬＫｄｉｖの立ち上がりエッジが揃わずに時間差が生じるが、このときにも安定してＦｒｅｑ＿ｄａｔａの転送を行うことができる。
【００１７】
以上のように、実施の形態１のＰＬＬ回路によれば、与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、基準信号と可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、アップ信号とダウン信号の論理積演算結果を出力するアンド回路と、基準信号をクロックとして動作し、電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、周波数制御回路の出力信号をアンド回路の出力信号のタイミングで保持して出力するフリップフロップ回路と、可変分周器の出力をクロックとして動作し、フリップフロップ回路の出力に対応して可変分周器の分周比を決定するΔΣ変調器と、アップ信号とダウン信号に対応した電流を出力するチャージポンプと、チャージポンプの出力を電流−電圧変換及び平滑化した信号を周波数制御電圧として電圧制御発振器に出力するループフィルタとを備えたので、たとえＣＬＫｒｅｆとＣＬＫｄｉｖのタイミング差が大きい場合にもデータ転送エラーの発生を防止することができる。
【００１８】
実施の形態２．
実施の形態２は、実施の形態１におけるアンド回路９の出力に代えて、位相周波数比較器４内部のフリップフロップのリセット信号を用いたものである。
図３Ａは実施の形態２のＰＬＬ回路を示す構成図であり、図３Ｂは、位相周波数比較器４内部の構成図である。図３Ａに示すように、実施の形態２のＰＬＬ回路は、ＲＥＦ１、ＶＣＯ２、可変分周器３、位相周波数比較器４、チャージポンプ５、ループフィルタ６、ΔΣ変調器７、周波数制御回路８、ＦＦ１０を備えており、これら構成については、ＦＦ１０への入力となるリタイミング用信号ＣＬＫｒｅｔｉｍｅが位相周波数比較器４から出力される以外は図１に示した実施の形態１の構成と同様である。このため、対応する部分に同一符号を付してその説明を省略する。
【００１９】
図３Ｂに示すように、位相周波数比較器４は、第１のフリップフロップ４０１ａと第２のフリップフロップ４０１ｂとを用いたトライステート型である。また、これら第１のフリップフロップ４０１ａ及び第２のフリップフロップ４０１ｂをリセットするためのリセット信号を出力するアンド回路４０２を備える。アンド回路４０２は、第１のフリップフロップ４０１ａの出力であるアップ信号と第２のフリップフロップ４０１ｂの出力であるダウン信号とを入力として論理積演算を行う演算回路である。すなわち、アンド回路４０２はアップ信号とダウン信号が共に出力された場合にリセット信号を出力する。
【００２０】
図４は、実施の形態２における各部の波形を示す説明図である。
図４におけるリタイミング用信号ＣＬＫｒｅｔｉｍｅは、アンド回路４０２から出力されるリセット信号である。ここで、アンド回路４０２のリセット信号のタイミングは実施の形態１におけるアンド回路９の出力信号のタイミングと同様であるため、実施の形態２においても実施の形態１と同様の効果を得ることができる。
【００２１】
以上説明したように、実施の形態２のＰＬＬ回路によれば、与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、基準信号と可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、基準信号をクロックとして動作し、電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、周波数制御回路の出力信号を位相周波数比較器内部のフリップフロップのリセット信号のタイミングで保持して出力するフリップフロップ回路と、可変分周器の出力をクロックとして動作し、フリップフロップ回路の出力に対応して可変分周器の分周比を決定するΔΣ変調器と、アップ信号とダウン信号に対応した電流を出力するチャージポンプと、チャージポンプの出力を電流−電圧変換及び平滑化した信号を周波数制御電圧として電圧制御発振器に出力するループフィルタとを備えたので、たとえＣＬＫｒｅｆとＣＬＫｄｉｖのタイミング差が大きい場合にもデータ転送エラーの発生を防止することができる。
【００２２】
実施の形態３．
実施の形態３は、第２の位相周波数比較器を設け、この第２の位相周波数比較器からのリセット信号をリタイミング用信号として用いるようにしたものである。
図５は、実施の形態３のＰＬＬ回路を示す構成図である。図５に示すように、実施の形態３のＰＬＬ回路は、ＲＥＦ１、ＶＣＯ２、可変分周器３、位相周波数比較器４、チャージポンプ５、ループフィルタ６、ΔΣ変調器７、周波数制御回路８、ＦＦ１０、第２の位相周波数比較器４０を備えている。ここで、第２の位相周波数比較器４０が追加され、かつ、ＦＦ１０への入力となるリタイミング用信号ＣＬＫｒｅｔｉｍｅとして第２の位相周波数比較器４０からの出力信号を用いる以外は図３に示した実施の形態２の構成と同様である。
【００２３】
第２の位相周波数比較器４０は、第１のフリップフロップ４０１ａ、第２のフリップフロップ４０１ｂ、アンド回路４０２、遅延回路（Ｄｅｌａｙ）４０３からなる。ここで、第１のフリップフロップ４０１ａ、第２のフリップフロップ４０１ｂ及びアンド回路４０２の構成は図３Ｂに示した実施の形態２の位相周波数比較器４と基本的な構成は同様である。ただし、第１のフリップフロップ４０１ａと第２のフリップフロップ４０１ｂから出力されるアップ信号とダウン信号は外部に出力されず、アンド回路４０２の入力のみとなっている。また、遅延回路４０３は、アンド回路４０２の出力信号を設定時間分のパルス幅として出力するための遅延回路である。
【００２４】
図６に各部の波形を示す。遅延回路４０３によって、リタイミング用信号ＣＬＫｒｅｔｉｍｅのパルス幅は、実施の形態２のリタイミング用信号ＣＬＫｒｅｔｉｍｅのパルス幅と比べて大きくなっている。ＣＬＫｒｅｔｉｍｅのパルス幅が小さい場合、ＦＦ１０で確実にリタイミング動作を行うことが難しい場合があるが、実施の形態３のように大きなパルス幅であると、ＦＦ１０で確実にリタイミング動作を行うことができる。
【００２５】
以上説明したように、実施の形態３のＰＬＬ回路によれば、基準信号と可変分周器の出力信号を比較する第２の位相周波数比較器を設け、第２の位相周波数比較器は、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有し、フリップフロップ回路は、位相周波数比較器のリセット信号に代えて、第２の位相周波数比較器のリセット信号を用いるようにしたので、実施の形態１の効果に加えて、より確実にリタイミングを行うことができる。
【００２６】
実施の形態４．
実施の形態４は、リタイミング用信号ＣＬＫｒｅｔｉｍｅを直接ΔΣ変調器７を動作させるクロックとしたものである。
図７は、実施の形態４のＰＬＬ回路を示す構成図である。
実施の形態４のＰＬＬ回路は、ＲＥＦ１、ＶＣＯ２、可変分周器３、位相周波数比較器４、チャージポンプ５、ループフィルタ６、ΔΣ変調器７、周波数制御回路８、第２の位相周波数比較器４０を備えている。すなわち、実施の形態４では、実施の形態３のＦＦ１０が無く、第２の位相周波数比較器４０からのリタイミング用信号ＣＬＫｒｅｔｉｍｅを直接ΔΣ変調器７の入力としたものである。
【００２７】
このような構成により、各部の動作波形は実施の形態３の図６と同様である。ΔΣ変調器７は、可変分周器３からの出力ＣＬＫｄｉｖではなく、リタイミング用信号ＣＬＫｒｅｔｉｍｅをクロックとして用いるため、周波数制御回路８からの出力である周波数値Ｆｒｅｑ＿ｄａｔａを確実に取得することができる。
【００２８】
以上説明したように、実施の形態４のＰＬＬ回路によれば、与えられる周波数制御電圧に応じた周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を、与えられる分周比の信号に対応して分周する可変分周器と、基準信号と可変分周器の出力信号とを比較し、比較結果に応じた周波数のアップ信号とダウン信号を出力する位相周波数比較器と、基準信号と可変分周器の出力信号を比較すると共に、内部のフリップフロップのリセット信号を設定時間分のパルス幅として出力する遅延回路を有する第２の位相周波数比較器と、基準信号をクロックとして動作し、電圧制御発振器の出力周波数に対応した信号を出力する周波数制御回路と、第２の位相周波数比較器からのリセット信号をクロックとして動作し、周波数制御回路の出力に対応して前記可変分周器の分周比を決定するΔΣ変調器と、位相周波数比較器のアップ信号とダウン信号に対応した電流を出力するチャージポンプと、チャージポンプの出力を電流−電圧変換及び平滑化した信号を周波数制御電圧として電圧制御発振器に出力するループフィルタとを備えたので、実施の形態１の効果に加えて、フリップフロップ回路が不要となり、回路面積を削減でき、かつ、消費電力の低減化を図ることができる。
【００２９】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００３０】
以上のように、この発明に係るＰＬＬ回路は、クロックドメインの異なる回路間でデータ転送する際のタイミングを制御する構成に関するものであり、例えば、ＦＭＣＷレーダの送信波として用いられるチャープ信号を生成するＰＬＬ回路に用いるのに適している。
【符号の説明】
【００３１】
１  基準信号源（ＲＥＦ）、２  電圧制御発振器（ＶＣＯ）、３  可変分周器、４  位相周波数比較器、５  チャージポンプ、６  ループフィルタ、７  ΔΣ変調器、８  周波数制御回路、９  アンド回路、１０  フリップフロップ回路（ＦＦ）、４０  第２の位相周波数比較器、４０１ａ  第１のフリップフロップ、４０１ｂ  第２のフリップフロップ、４０２  アンド回路、４０３  遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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