(57)【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、
前記画素アレイ部の行走査を制御するロウ回路と、
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部と
を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記ロウ回路と前記カラム処理部は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子。
【請求項２】
前記ロウ回路の垂直方向の長さは、前記画素アレイ部の垂直方向の長さ以上である
請求項１に記載の撮像素子。
【請求項３】
前記カラム処理部の水平方向の長さは、前記画素アレイ部の水平方向の長さ以上である
請求項１または２に記載の撮像素子。
【請求項４】
前記画素アレイ部が配置された第１の基板と前記ロウ回路が配置された第２の基板が積層されたとき、前記画素アレイ部の水平方向の中心軸と、前記ロウ回路の水平方向の中心軸は、ずれた位置となるように、前記ロウ回路は前記第２の基板に配置される
請求項１乃至３のいずれかに記載の撮像素子。
【請求項５】
前記画素アレイ部が配置された第１の基板と前記カラム処理部が配置された第２の基板が積層されたとき、前記画素アレイ部の垂直方向の中心軸と、前記カラム処理部の垂直方向の中心軸は、ずれた位置となるように、前記カラム処理部は前記第２の基板に配置される
請求項１乃至４のいずれかに記載の撮像素子。
【請求項６】
前記ロウ回路または前記カラム処理部と同一の基板上に、メモリが配置される
請求項１乃至５のいずれかに記載の撮像素子。
【請求項７】
前記ロウ回路と前記カラム処理部は、異なる基板上に配置されている
請求項１乃至６のいずれかに記載の撮像素子。
【請求項８】
前記カラム処理部は、コンパレータとカウンタ回路とを有し、
前記コンパレータと前記カウンタ回路とは、同一基板で２つに分割して配置されている
請求項１乃至７のいずれかに記載の撮像素子。
【請求項９】
光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、
前記画素アレイ部の行走査を制御するロウ回路と、
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部と
を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記ロウ回路と前記カラム処理部は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子と、
前記撮像素子から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
【請求項１０】
光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子。
【請求項１１】
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部のうち、前記アナログ信号を処理する回路と前記デジタル信号を処理する回路は、前記異なる基板にそれぞれ配置される
請求項１０に記載の撮像素子。
【請求項１２】
前記１層目の基板、および前記１層目の基板の下位層の複数の基板のそれぞれには、低耐圧トランジスタまたは高耐圧トランジスタのみで構成される回路が配置されている
請求項１０または１１に記載の撮像素子。
【請求項１３】
光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子と、
前記撮像素子から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像素子、電子機器に関する。詳しくは、小型化する際に適用して好適な撮像素子、電子機器に関する。
【背景技術】
【０００２】
従来、撮像素子を使用し、撮影した画像を記録するデジタルカメラやデジタルビデオカメラなどの撮像装置が開発されている。撮像素子は、画素部と周辺回路部を有する。周辺回路部では画素からの信号を読み出し、画像信号として外部に出力する。画素部はフォトダイオードで光電変換を行い、光電変換により得られた信号は、画素部に形成された画素回路で周辺回路部に読み出される。【０００３】
近年、このような撮像装置には、多画素化、高画質化、高速化が望まれる一方で、さらなる小型化も望まれている。このような要望を満たす撮像装置として、積層型の撮像装置が提案されている。積層型の撮像装置は、撮像装置の支持基板の代わりに信号処理回路が形成されたチップを用い、その上に画素部分を重ね合わせる構造とされている。このような構成とすることで、撮像装置を小型化することが提案されている。（例えば、特許文献１乃至３参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０５１６７４号公報
【特許文献２】特開２０１１−２０４９１５号公報
【特許文献３】特開２０１１−１５９９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素回路や周辺回路部を複数の基板に分け、積層する構成とした場合であっても、画像領域と、信号処理を行うロジック回路とを、それぞれの性能を十分発揮できるように形成し、高性能化が図られ、さらなる小型化されることが望まれている。【０００６】
本技術は、このような状況に鑑みてなされたものであり、撮像素子をさらに小型化することができるようにするものである。
【課題を解決するための手段】
【０００７】
本技術の一側面の第１の撮像素子は、光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、前記画素アレイ部の行走査を制御するロウ回路と、前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部とを備え、前記画素アレイ部は、１層目の基板に配置され、前記ロウ回路と前記カラム処理部は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている。
【０００８】
前記ロウ回路の垂直方向の長さは、前記画素アレイ部の垂直方向の長さ以上であるようにすることができる。【０００９】
前記カラム処理部の水平方向の長さは、前記画素アレイ部の水平方向の長さ以上であるようにすることができる。【００１０】
前記画素アレイ部が配置された第１の基板と前記ロウ回路が配置された第２の基板が積層されたとき、前記画素アレイ部の水平方向の中心軸と、前記ロウ回路の水平方向の中心軸は、ずれた位置となるように、前記ロウ回路は前記第２の基板に配置されるようにすることができる。【００１１】
前記画素アレイ部が配置された第１の基板と前記カラム処理部が配置された第２の基板が積層されたとき、前記画素アレイ部の垂直方向の中心軸と、前記カラム処理部の垂直方向の中心軸は、ずれた位置となるように、前記カラム処理部は前記第２の基板に配置されるようにすることができる。【００１２】
前記ロウ回路または前記カラム処理部と同一の基板上に、メモリが配置されるようにすることができる。
前記ロウ回路と前記カラム処理部は、異なる基板上に配置されているようにすることができる。
前記カラム処理部は、コンパレータとカウンタ回路とを有し、前記コンパレータと前記カウンタ回路とは、同一基板で２つに分割して配置されているようにすることができる。
【００１３】
本技術の一側面の第１の電子機器は、光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、前記画素アレイ部の行走査を制御するロウ回路と、前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部とを備え、前記画素アレイ部は、１層目の基板に配置され、前記ロウ回路と前記カラム処理部は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている撮像素子と、前記撮像素子から出力される信号に対して信号処理を行う信号処理部とを備える。
【００１４】
本技術の一側面の第１の撮像素子においては、光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、画素アレイ部の行走査を制御するロウ回路と、画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部とが備えられる。画素アレイ部は、１層目の基板に配置され、ロウ回路とカラム処理部は、１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、１層目の基板に積層される基板に、それぞれ配置されている。
【００１５】
本技術の一側面の第１の電子機器は、前記第１の撮像素子を含む構成とされている。【００１６】
本技術の一側面の第２の撮像素子は、光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、前記画素アレイ部は、１層目の基板に配置され、前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている。
【００１７】
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部のうち、前記アナログ信号を処理する回路と前記デジタル信号を処理する回路は、前記異なる基板にそれぞれ配置されるようにすることができる。【００１８】
前記１層目の基板、および前記１層目の基板の下位層の複数の基板のそれぞれには、低耐圧トランジスタまたは高耐圧トランジスタのみで構成される回路が配置されているようにすることができる。【００１９】
本技術の一側面の第２の電子機器は、光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、前記画素アレイ部は、１層目の基板に配置され、前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている撮像素子と、前記撮像素子から出力される信号に対して信号処理を行う信号処理部とを備える。
【００２０】
本技術の一側面の第２の撮像素子においては、光電変換素子を含む画素が２次元的に配置されている画素アレイ部が備えられる。画素アレイ部は、１層目の基板に配置され、画素アレイ部を制御する回路と画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、１層目の基板には配置されず、前記１層目の基板の下位層の異なる基板であり、１層目の基板に積層される基板に、それぞれ配置されている。
【００２１】
本技術の一側面の第２の電子機器は、前記第２の撮像素子を含む構成とされている。
【発明の効果】
【００２２】
本技術の一側面によれば、撮像素子をさらに小型化することができる。【００２３】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２４】
【図１】撮像装置の構成を示す図である。
【図２】固体撮像素子の構成を示す図である。
【図３】回路配置について説明するための図である。
【図４】回路配置について説明するための図である。
【図５】回路配置について説明するための図である。
【図６】回路配置について説明するための図である。
【図７】回路配置について説明するための図である。
【図８】回路配置について説明するための図である。
【図９】回路配置について説明するための図である。
【図１０】回路配置について説明するための図である。
【図１１】回路配置について説明するための図である。
【図１２】回路配置について説明するための図である。
【図１３】信号の流れでの回路配置について説明するための図である。
【図１４】アナログ回路とデジタル回路の回路配置について説明するための図である。
【図１５】アナログ回路とデジタル回路の回路配置について説明するための図である。
【図１６】アナログ回路とデジタル回路の回路配置について説明するための図である。
【図１７】本技術が適用される装置の適用例について説明するための図である。
【図１８】本技術が適用される装置の適用例について説明するための図である。
【図１９】本技術が適用される装置の適用例について説明するための図である。
【発明を実施するための形態】
【００２５】
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．撮像装置の構成について
２．撮像素子の構成について
３．複層で構成したときの回路配置について
４．信号の流れと回路配置について
５．適用例
【００２６】
＜撮像機器の構成＞
以下に説明する本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器全般に対して適用可能である。
【００２７】
図１は、本技術に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。図１に示すように、本技術に係る撮像装置１０は、レンズ群２１等を含む光学系、固体撮像素子（撮像デバイス）２２、ＤＳＰ（Digital Signal Processor）回路２３、フレームメモリ２４、表示部２５、記録部２６、操作部２７および電源部２８等を有する。そして、ＤＳＰ回路２３、フレームメモリ２４、表示部２５、記録部２６、操作部２７および電源部２８がバスライン２９を介して相互に接続されている。
【００２８】
レンズ群２１は、被写体からの入射光（像光）を取り込んで固体撮像素子２２の撮像面上に結像する。固体撮像素子２２は、レンズ群２１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【００２９】
ＤＳＰ回路２３は、固体撮像素子２２からの信号を処理する。例えば、詳細は後述するが、固体撮像素子２２には、焦点を検出するための画素があり、そのような画素からの信号を処理し、焦点を検出する処理を行う。また、固体撮像素子２２には、撮影された被写体の画像を構築するための画素があり、そのような画素からの信号を処理し、フレームメモリ２４に展開するといった処理も行う。
【００３０】
表示部２５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置からなり、固体撮像素子２２で撮像された動画または静止画を表示する。記録部２６は、固体撮像素子２２で撮像された動画または静止画を、HDD（Hard Disk Drive）等の記録媒体に記録する。
【００３１】
操作部２７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源部２８は、ＤＳＰ回路２３、フレームメモリ２４、表示部２５、記録部２６および操作部２７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【００３２】
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。
【００３３】
＜撮像素子の構成について＞
図２は、固体撮像素子２２の構成を示す図であり、例えばＸ−Ｙアドレス方式撮像装置の一種であるCMOSイメージセンサの構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００３４】
図２の固体撮像素子２２は光電変換素子を含む単位画素（図示しない）が行列状（マトリックス状）に多数２次元配置された画素アレイ部１０１を有する。固体撮像素子２２は、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３、カラム処理部１０４、参照信号供給部１０５、水平走査回路（列走査回路）１０６、タイミング制御回路１０７、および画像信号処理部１０８を含んで構成される。
【００３５】
固体撮像素子２２は、さらにＩ／Ｆ系回路１０９を有する。カラム処理部１０４は、コンパレータ１０４１およびカウンタ回路１０４２を含む。
【００３６】
この固体撮像素子２２において、タイミング制御回路１０７は、マスタークロックに基づいて、垂直駆動回路１０２、カラム処理部１０４、参照信号供給部１０５、および水平走査回路１０６などの動作の基準となるクロック信号や制御信号などを生成する。
【００３７】
単位画素としては、ここでは図示を省略するが、光電変換素子（たとえばフォトダイオード）を有する。単位画素は、光電変換素子に加えて、例えば光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタを有する。
【００３８】
単位画素は、転送トランジスタに加えてＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものを適用可能である。あるいは、単位画素は、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００３９】
画素アレイ部１０１には、単位画素がｍ行ｎ列分だけ２次元配置され、このｍ行ｎ列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。行制御線の各一端は、垂直駆動回路１０２の各行に対応した各出力端に接続されている。垂直駆動回路１０２は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部１０１の行アドレスや行走査の制御を行う。
【００４０】
カラム処理部１０４は、例えば画素アレイ部１０１の画素列毎、すなわち垂直信号線ＬＳＧＮ毎に設けられたＡＤＣ（Analog digital converter)を有し、画素アレイ部１０１の各単位画素から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
【００４１】
参照信号供給部１０５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換器）を有している。
【００４２】
なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣに限られるものではない。
【００４３】
ＤＡＣは、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路１０７から与えられるクロックに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１０４のＡＤＣに対して供給する。
【００４４】
なお、ＡＤＣの各々は、単位画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成を有する。
【００４５】
高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる動作モードである。この動作モードの切り替えは、タイミング制御回路１０７から与えられる制御信号による制御によって実行される。また、タイミング制御回路１０７に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
【００４６】
ＡＤＣは全て同じ構成となっており、コンパレータ１０４１、カウンタ回路１０４２である。例えば、アップ／ダウンカウンタ、転送スイッチおよびメモリ装置を有する。
【００４７】
コンパレータ１０４１は、画素アレイ部１０１のｎ列目の各単位画素から出力される信号に応じた垂直信号線の信号電圧と、参照信号供給部１０５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。
【００４８】
コンパレータ１０４１は、例えば参照電圧Ｖｒｅｆが信号電圧よりも大きいときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
【００４９】
アップ／ダウンカウンタであるカウンタ回路１０４２は、非同期カウンタであり、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路１０７からクロックがＤＡＣと同時に与えられる。カウンタ回路１０４２は、このクロックに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００５０】
このようにして、画素アレイ部１０１の各単位画素から列信号線を経由して列毎に供給されるアナログ信号が、コンパレータ１０４１およびアップ／ダウンカウンタ回路１０４２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置に格納される。
【００５１】
水平走査回路１０６は、シフトレジスタなどによって構成され、カラム処理部１０４におけるＡＤＣの列アドレスや列走査の制御を行う。この水平走査回路１０６による制御の下に、ＡＤＣの各々でＡＤ変換されたＮビットのデジタル信号は順に水平信号線ＬＨＲに読み出され、この水平信号線ＬＨＲを経由して撮像データとして画像信号処理部１０８に出力される。
【００５２】
画像信号処理部１０８は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路（ＩＳＰ：Image Signal Processor)１０８１、マイクロプロセッサ１０８２、およびメモリ１０８３などを含んで構成される。
【００５３】
＜複層で構成したときの回路配置について＞
図２に示した固体撮像素子２２を、１基板で構成したときの回路配置例を示す図である。なお説明のため、図３以降における説明において、固体撮像素子２２は、画素アレイ部１０１、カラム処理部１０４、周辺回路１３０、およびロウ回路１３１から構成されているとして説明を続ける。
【００５４】
ロウ回路１３１およびカラム処理部１０４は、その動作により画素アレイ部１０１中の任意の画素を選択するためのものである。カラム処理部１０４は、垂直信号線のデータを処理し、ロウ回路は、画素制御信号を制御する。ロウ回路１３１は、垂直駆動回路１０２などを含む構成であり、行制御線を介して画素アレイ部１０１の行アドレスや行走査の制御を行う回路を含む。周辺回路１３０は、画像信号処理部１０８などを含む構成である。
【００５５】
図３を参照するに、基板１５０の中央部分に画素アレイ部１０１が配置され、その左側にロウ回路１３１、下側にカラム処理部１０４、右側に周辺回路１３０が配置されている。画素アレイ部１１の垂直方向の長さを長さＶ１１とし、水平方向の長さを長さＨ１２とする。ロウ回路１３１の垂直方向の長さは、画素アレイ部１０１の垂直方向の長さと同じく長さＶ１１である。なおここでは、ロウ回路１３１の垂直方向の長さは、画素アレイ部１０１の垂直方向の長さと同じであるとして説明を続けるが、画素アレイ部１０１よりも長くても良い。
【００５６】
ロウ回路１３１の水平方向の長さは、長さＨ１１とする。カラム処理部１０４の水平方向の長さは、画素アレイ部１０１の水平方向の長さと同じく、長さＨ１２である。カラム処理部１０４の垂直方向の長さは、長さＶ１２である。なおここでは、カラム処理部１０４の水平方向の長さは、画素アレイ部１０１の水平方向の長さと同じであるとして説明を続けるが、画素アレイ部１０１よりも長くても良い。
【００５７】
画素アレイ部１０１の画素のレイアウトピッチと、カラム処理部１０４のレイアウトピッチと、ロウ回路１３１のレイアウトピッチは、同一であるか、カラム処理部１０４とロウ回路１３１のレイアウトピッチの方が画素のレイアウトピッチよりも大きい方が好ましい。その理由については、以下の説明で明らかにする。
【００５８】
周辺回路１３０は、基板１５０に、カラム処理部１０４とロウ回路１３１を配置した残りの部分に配置することが可能であり、垂直方向と水平方向の長さは規定せずに説明を続ける。
【００５９】
基板１５０の垂直方向の長さは、長さＶ１となり、これは、ロウ回路１３１の長さＶ１１とカラム処理部１０４の長さＶ１２を加算した長さ以上の長さとなる。同様に、基板１５０の水平方向の長さは、長さＨ１となり、これは、ロウ回路１３１の長さＨ１１とカラム処理部１０４の長さＨＶ１２を加算した長さ以上の長さとなる。
【００６０】
ところで、図１に示した撮像装置１０などにおいて、固体撮像素子２２の多画素化、高画質化、高速化が望まれ、さらなる小型化が望まれている。このような要望を満たす固体撮像素子２２として、基板を積層することで小型化することが考えられる。積層型の固体撮像素子２２は、固体撮像素子２２の支持基板の代わりに信号処理回路が形成された基板を用い、その上に画素部分を重ね合わせる構造とされている。このような構成とすることで、固体撮像素子２２を小型化することができる。
【００６１】
図３に示した固体撮像素子２２を積層構造とした場合、図４に示すような回路構成とすることができる。
【００６２】
図４は、固体撮像素子２２を２枚の基板で構成し、２枚の基板を重ね合わせた構成、すなわち積層型にしたときの、各基板での回路構成例を示す図である。なお以下の説明においては、積層型とは、複数の基板が重ね合わされた構成のチップであるとする。
【００６３】
また、以下の説明においては、１層目の基板、２層目の基板といったような記載を行うが、１層目は、最上位に配置されていることを意味し、２層目は、１層目の下側に配置されていることを意味する。３層目なども同じであり、２層目の下側に配置されていることを意味する。
【００６４】
図４に示した固体撮像素子２２は、２枚の基板を積層したチップとしたときの回路配置について説明するための図である。
【００６５】
１層目の基板１５１−１には、画素アレイ部１０１とロウ回路１３１が配置されている。２層目の基板１５１−２には、カラム処理部１０４と周辺回路１３０が配置されている。図４に示した固体撮像素子２２と、図３に示した固体撮像素子２２を比較するに、２層にすることで、カラム処理部１０４と周辺回路１３０を２層目の基板１５１−２に配置することができ、その分だけ、基板サイズを小さくすることが可能となる。
【００６６】
図４に示した固体撮像素子２２の１層目の基板１５１−１の垂直方向の長さは、長さＶ２となる。長さＶ２は、１層で固体撮像素子２２を構成したときの垂直方向の長さである長さＶ１（図３）よりも、少なくともカラム処理部１０４の垂直方向の長さＶ１２だけ短くなっている。
【００６７】
また、図４に示した固体撮像素子２２の１層目の基板１５１−１の水平方向の長さは、長さＨ２となる。長さＨ２は、１層で固体撮像素子２２を構成したときの水平方向の長さである長さＨ１（図３）よりも、少なくとも周辺回路１３０の水平方向の長さだけ短くなっている。
【００６８】
このように、固体撮像素子２２を、２つの基板を積層した積層型とすることで、基板１５１−１（１５１−２）の垂直方向および水平方向の長さをそれぞれ、基板１５０（図３）よりも短くすることができる。すなわち固体撮像素子２２を小型化することが可能となる。
【００６９】
しかしながら、図４に示した回路構成よりもさらに、図５に示した回路構成とすることで固体撮像素子２２を小型化することが可能となる。
【００７０】
図５に示した固体撮像素子２２は、図４に示した固体撮像素子２２と同じく、２枚の基板が積層されたチップであるが、ロウ回路１３１を２層目の基板１５２−２に配置した点が異なる。すなわち、図５に示した１層目の基板１５２−１には、画素アレイ部１０１のみが配置され、２層目の基板１５２−２には、カラム処理部１０４、周辺回路１３０、およびロウ回路１３１が配置されている。
【００７１】
このように、１層目の基板１５２−１に画素アレイ部１０１のみが配置されるようにすることで、基板１５２−１の大きさを画素アレイ部１０１の大きさと、ほぼ同じサイズにまですることができる。また、積層される基板１５２−２も、基板１５２−１と同じ大きさとすることで、画素アレイ部１０１の大きさと、ほぼ同じサイズにすることができる。
【００７２】
この場合、基板１５２−１、基板１５２−２の垂直方向の長さを長さＶ２とし、水平方向の長さを長さＨ２とすることができる。垂直方向の長さは、図４に示した場合と同じであるが、水平方向の長さは、少なくともロウ回路１３１の分だけ短くなる。よって、固体撮像素子２２を小型化することができる。
【００７３】
図５に示したような回路配置の場合、基板１５２−２には、カラム処理部１０４とロウ回路１３１が配置されるため、カラム処理部１０４の水平方向の長さは、長さＨ３２となる。この長さＨ３２という長さは、図４に示した基板１５１−２に配置されているカラム処理部１０４の長さＨ１２よりも短い長さとなっている。
【００７４】
換言すれば、図５に示した回路配置の場合、２層目の基板１５２−２に配置されるカラム処理部１０４の水平方向の長さＨ３２は、１層目の基板１５２−１に配置される画素アレイ部１０１の水平方向の長さＨ１２よりも短い。
【００７５】
この長さの違いにより、画素アレイ部１０１とカラム処理部１０４との間で、ピッチ乗換のための配線領域が必要となる。また、カラム処理部１０４は、狭ピッチになるほど、レイアウトの効率が悪くなり、面積が大きくなってしまう可能性がある。このようなことのために、カラム処理部１０４を小型化し、基板１５２―２のサイズを小さくすることは困難であり、また小さくすることで、カラム処理部１０４の性能が劣化する可能性がある。
【００７６】
また、カラム処理部１０４に含まれるＡＤＣ（不図示）は、トランジスタが多く、小型化が難しい。このため、仮にＡＤＣを小型化するには、複数の画素で１つのＡＤＣを共有することが考えられる。しかしながら、１つのＡＤＣを複数の画素で共有する構成とした場合、複数の画素からの信号を切り替えながら読み出す制御が行われることになる。
【００７７】
このため、１つのＡＤＣが多くの画素を受け持つと、読み出される画素の時間差が大きくなってしまい、動く物体が撮像された場合などに、その物体が歪んで撮像されたり、１枚の画像を読み出すのに時間がかかってしまったりといったこと発生する可能性が考えられる。
【００７８】
このように、カラム処理部１０４を、小型化することで、画質の劣化を招くようなことや、高速な撮影が行えなくなるといった可能性があるため、カラム処理部１０４を小型化、例えば、画素アレイ部１０１の水平方向の長さよりも小さい長さで構成することは好ましくない。よって、画素アレイ部１０１の水平方向の長さＨ１２以上の長さで、カラム処理部１０４の水平方向の長さを設計することが好ましい。
【００７９】
この点では、図４に示したように、ロウ回路１３１を、１層目の基板１５１−２上に配置することが好ましいが、このような配置を行うと、図５に示した回路配置よりも基板のサイズが大きくなってしまう。
【００８０】
＜３層積層構造のチップの第１の回路配置＞
そこで、図６に示すように３層構造にする。図６を参照するに、１層目の基板１５３−１には、画素アレイ部１０１のみが配置されている。２層目の基板１５３−２には、カラム処理部１０４が配置されている。３層目の基板１５３−３には、周辺回路１３０とロウ回路１３１が配置されている。
【００８１】
このような構成とすることで、１層目の基板１５３−１のサイズは、画素アレイ部１０１の大きさと、ほぼ同じサイズにまですることができる。また、積層される基板１５３−２、基板１５３−３も、基板１５３−１と同じ大きさになる。この場合、各基板１５３の大きさは、垂直方向が長さＶ２となり、水平方向が長さＨ３となる。
【００８２】
各基板１５３の大きさを、画素アレイ部１０１と同程度の大きさにすることができることにより、チップを小型化することができる。なお、図６などでは、説明のため、例えば、画素アレイ部１０１よりも基板１５３−１が大きく図示してあるが、同程度の大きさに構成することは可能である。
【００８３】
図６に示したチップにおいては、２層目の基板１５３−２には、カラム処理部１０４のみを配置する構成とすることもできるため、例えば、カラム処理部１０４のサイズを画素アレイ部１０１のサイズと同じサイズに設計することもできる。このことにより、上記したようなこと、例えば、ピッチ乗換のための配線領域が必要となるといったようなことはおきず、レイアウトの効率も悪化することはない。よって、カラム処理部１０４の性能が落ちてしまうようなことも防ぐことができる。
【００８４】
図６に示したチップにおいては、より一層の高速化のために、カラム回路の並列度を上げる場合、２層目の基板１５３−２には、カラム処理部１０４のみを配置する構成とすることもできるため、例えば、カラム処理部１０４のサイズを画素アレイ部１０１のサイズと同じサイズに設計することも可能となる。
【００８５】
このことにより、上記したようなこと、例えば、ピッチ乗換のための配線領域が必要となるといったようなことはおきず、レイアウトの効率も悪化することはない。よって、カラム処理部１０４の性能が落ちてしまうようなことを防ぐことが可能となる。またこのようなことは、以下に説明する回路配置においても同様に、本技術を適用することで得られる効果である。
【００８６】
図６に示したチップにおいては、ロウ回路１３１の垂直方向の長さは、画素アレイ部１０１の垂直方向の長さ以上であり、カラム処理部１０４の水平方向の長さは、画素アレイ部１０１の水平方向の長さ以上とすることができる。
【００８７】
本技術によれば、画素アレイ部１０１、カラム処理部１０４、およびロウ回路１３１をそれぞれ異なる基板に配置することができるため、カラム処理部１０４やロウ回路１３１が配置される基板内で収まる大きさまで大きくすることができる。その基板は、上記したように、画素アレイ部１０１が配置される基板と同等の大きさである。よって、画素アレイ部１０１の所定の辺の長さより、カラム処理部１０４の所定の辺の長さやロウ回路１３１の所定の辺の長さを長くすることができる。
【００８８】
上記したように、カラム処理部１０４を、小型化することで、画質の劣化を招くようなことや、高速な撮影が行えなくなるといった可能性があるが、カラム処理部１０４やロウ回路１３１を必要以上に小型化する必要が無いため、画質の劣化を招くようなことや、高速な撮影が行えなくなるといった可能性をなくすことができる。
【００８９】
さらに、積層型のチップの場合、画素の部分の支持基板の代わりに信号処理回路が形成されたチップを用い、その上に画素部分を重ね合わせる構造とされている。よって、図６に示したような３層構造にした場合であっても、例えば、図３に示した１層構造の場合、または図４，５に示したような２層構造の場合と比較しても、チップの厚みはほぼ変わらず、積層することで厚みが増し、小型化が困難となるようなこともない。
【００９０】
このことから、図示はしないが、３層以上の層数にしても良い。例えば、４層構造にし、４層目の基板にメモリを配置するなどの構成とすることも本技術を適用することで可能である。
【００９１】
＜３層積層構造のチップの第２の回路配置＞
また、図７に示すように、３層目に、メモリ１７０を配置するような構成でも良い。図７に示したチップは、図６に示したチップと同じく、３枚の基板が積層されたチップであり、１層目の基板１５４−１には、画素アレイ部１０１のみが配置され、２層目の基板１５４−２には、カラム処理部１０４が配置されている。
【００９２】
よって、図７に示した回路配置のチップにおいても、図６に示した回路配置のチップと同様の効果を得ることができる。
【００９３】
図７に示したチップの３層目の基板１５３−３には、ロウ回路１３１とメモリ１７０が配置されている。このように、３層目にメモリ１７０を配置するようにしても良い。またメモリ１７０が複数必要な場合など、図示はしていないが、４層目の基板にもメモリ１７０を設けるような構成とすることも可能である。周辺回路１３０（図７では不図示）は、２層目の基板１５４−２や３層目の基板１５４−３の余っている部分、４層目の基板などに配置することができる。
【００９４】
なお余っている部分とは、１層目の基板の大きさを有する２層目と３層目の基板において、カラム処理部１０４やロウ回路１３１を配置した状態で、何も配置されていない部分のことを示す。
【００９５】
＜３層積層構造のチップの第３の回路配置＞
周辺回路１３０を、基板上の余っている部分に配置するために、図８に示すような回路配置とすることも可能である。図８に示したチップは、図７に示した回路配置のチップと各層に配置されている回路は基本的に同じである。
【００９６】
２層目の基板１５５−２に配置されているカラム処理部１０４の中心が、基板１５５−２の中心とずれている点が、図７に示した回路の配置のチップと異なる。例えば、上記した図７に示したチップにおいては、２層目の基板１５４−２の中心とカラム処理部１０４の中心は、一致している例を示した。換言すれば、図７に示したカラム処理部１０４は、積層されたとき、画素アレイ部１０１の真下に来る位置に配置されている。
【００９７】
これに対して、図８に示したカラム処理部１０４の中心は、基板１５４−２の中心とずれている。換言すれば、図８に示したカラム処理部１０４は、積層されたとき、画素アレイ部１０１よりも水平方向でずれた位置に配置されている。さらに換言すれば、図８に示した例では、カラム処理部１０４の垂直方向の中心軸は、基板１５５−２の垂直方向の中心軸（画素アレイ部１０１の垂直方向の中心軸）とは、ずれた位置に配置されている。
【００９８】
カラム処理部１０４を、図８に示した例では、基板１５５−２の左側にずらすことで、基板１５５−２の右側に、余る部分ができる。その部分に、周辺回路１３０を配置することができる。この場合も、カラム処理部１０４の水平方向の長さＨ１２は、画素アレイ部１０１の水平方向の長さＨ１２と同じとした状態で、基板１５５−２上に配置されているため、カラム処理部１０４の性能が劣化してしまうようなことはない。
【００９９】
なお、図８に示した回路配置においては、カラム処理部１０４を水平方向で、左側にずらす場合を例に挙げたが、右側にずらして配置することも可能である。
【０１００】
＜３層積層構造のチップの第４の回路配置＞
図６乃至図８に示したチップの回路配置においては、２層目の基板にカラム処理部１０４を配置する例を示した。カラム処理部１０４は、２層目の基板に配置されることが限定されているのではなく、３層目の基板に配置される構成とすることも可能である。図９乃至図１１に、３層目の基板にカラム処理部１０４が配置される例を示す。
【０１０１】
図９は、３層積層構造のチップの回路配置例を示す図である。図９に示したチップの１層目の基板１５６−１には、画素アレイ部１０１のみが配置されている。２層目の基板１５６−２には、周辺回路１３０とロウ回路１３１が配置されている。３層目の基板１５６−３には、カラム処理部１０４が配置されている。
【０１０２】
このような回路配置は、図６に示したチップの回路配置において、２層目と３層目を入れ替えた構成となっている。このように、２層目と３層目を入れ替え、３層目の基板１５６−３にカラム処理部１０４を配置しても、２層目の基板に配置した場合（図６に示したチップ）と同様の効果を得ることができ、チップを小型化できることは明らかである。
【０１０３】
＜３層積層構造のチップの第５の回路配置＞
図７に示した３層積層構造のチップの回路配置における２層目と３層目を入れ替えた構成を、図１０に示す。図１０に示した３層積層構造のチップの回路配置例においては、１層目の基板１５７−１には、画素アレイ部１０１のみが配置され、２層目の基板１５７−２には、ロウ回路１３１とメモリ１７０が配置され、３層目の基板１５６−３には、カラム処理部１０４が配置されている。
【０１０４】
このように、２層目と３層目を入れ替え、３層目の基板１５６−３にカラム処理部１０４を配置しても、２層目の基板に配置した場合（図７に示したチップ）と同様の効果を得ることができ、チップを小型化できることは明らかである。
【０１０５】
＜３層積層構造のチップの第６の回路配置＞
上記した図８に示した３層積層構造のチップの回路配置においては、２層目の基板１５５−２に配置されていたカラム処理部１０４の中心を、基板１５５−２の中心と異なる位置にする例を示した。カラム処理部１０４をずらすのではなく、ロウ回路１３１をずらす構成とすることも可能である。
【０１０６】
図１１に示した３層積層構造のチップの回路配置は、図１０に示した３層積層構造のチップの回路配置と同様であるが、２層目の基板１５８−２に配置されたロウ回路１３１の配置位置が異なる。２層目の基板１５８−２に配置されているロウ回路１３１の中心は、基板１５８−２の中心とずれた位置とされている。
【０１０７】
図１１に示したロウ回路１３１の中心は、基板１５８−２の中心に対して、垂直方向で上方向にある。図１１の基板１５８−２の左側に示した長さＶ１１の位置は、ロウ回路１３１がずれた位置ではなく、図１０に示したような位置にある場合の位置を示している。
【０１０８】
図１１に示しロウ回路１３１は、積層されたとき、画素アレイ部１０１よりも垂直方向でずれた位置に配置されている。換言すれば、図１１に示した例では、ロウ回路１３１の水平方向の中心軸は、基板１５８−２の水平方向の中心軸（画素アレイ部１０１の水平方向の中心軸）とは、ずれた位置に配置されている。
【０１０９】
ロウ回路１３１を、図１１に示した例では、基板１５８−２の上側にずらすことで、基板１５８−２の下側に、余る部分ができる。その部分に、周辺回路１３０を配置することができる。この場合も、ロウ回路１３１の垂直方向の長さＶ１１は、画素アレイ部１０１の垂直方向の長さＶ１１と同じとした状態で、基板１５８−２上に配置されているため、ロウ回路１３１の性能が劣化してしまうようなことが発生することはない。
【０１１０】
なお、図１１に示した回路配置においては、ロウ回路１３１を垂直方向で、上側にずらす場合を例に挙げたが、下側にずらして配置することも可能である。
【０１１１】
また、図８に示したように、カラム処理部１０４の中心を基板の中心とずらして配置するとともに、図１１に示したように、ロウ回路１３１の中心を基板の中心とずらして配置する構成とすることも可能である。
【０１１２】
また、図８、図１１に示した例では、２層目の基板に配置されているカラム処理部１０４またはロウ回路１３１の位置が基板に対してずらされている例を示したが、２層目の基板に配置されているカラム処理部１０４またはロウ回路１３１の位置が基板に対してずらされている構成とすることも可能である。
【０１１３】
＜３層積層構造のチップの第７の回路配置＞
図６乃至図１１においては、カラム処理部１０４が１つで構成されている例を示したが、複数に分割されて基板上に配置されるようにしても良い。図１２に、３層積層構造のチップの回路配置においては、１層目の基板１５９−１に、画素アレイ部１０１が配置され、２層目の基板１５９−２にロウ回路１３１とメモリ１７０が配置されている。
【０１１４】
そして３層目の基板１５９−３には、カラム処理部１０４が分割され、カラム処理部１０４−１とカラム処理部１０４−２として配置されている。また、３層目の基板には、カラム処理部１０４−１とカラム処理部１０４−２の間に、周辺回路１３０が配置されている。
【０１１５】
このように、カラム処理部１０４を分割して基板上に配置しても良い。また、図１２に示した例では、３層目の基板１５９−３にカラム処理部１０４−１とカラム処理部１０４−２を配置する例を示したが、２層目の基板１５９−２にカラム処理部１０４−１とカラム処理部１０４−２を配置する構成とすることも可能である。
【０１１６】
このように、１層目の基板に画素アレイ部１０１を配置し、１層目の基板と同サイズの基板であり、１層目の下位層の異なる基板上に、カラム処理部１０４とロウ回路１３１をそれぞれ配置することで、カラム処理部１０４とロウ回路１３１のそれぞれの性能を落とすことなく、チップを小型化することが可能となる。
【０１１７】
さらに、本技術によれば、１層目の基板に画素アレイ部１０１を配置することで、以下のような効果もある。例えば、図４を参照して説明したように、１層目の基板１５１−１に画素アレイ部１０１とロウ回路１３１を配置した場合、チップサイズが最小にはならない。また、ロウ回路１３１を形成するためのＰチャンネルのトランジスタも必要となる。
【０１１８】
しかしながら、例えば、図６に示したように、１層目の基板１５３−１に、画素アレイ部１０１のみを配置するようにすることで、上記したようにチップサイズを最小とすることができる。さらに、高耐圧トランジスタのＮチャンネルのトランジスタのみのプロセスで実現することが可能となり、１層目の基板作成に係るプロセスコストを低減させることが可能となる。
【０１１９】
＜信号の流れと回路配置について＞
次に、３層積層構造のチップにおける制御信号の流れとデータ信号の流れについて説明する。図１３は、制御信号とデータ信号の流れを説明するために、図２に示した固体撮像素子２２の構成を簡略化した図である。図１３中、細線の矢印は、制御信号を表し、太線の矢印は、データ信号を表す。なお、図１４乃至１６においても同様に図示してある。
【０１２０】
入力Ｉ／Ｆ１０９からの制御信号は、タイミング制御回路１０７に供給される。タイミング制御回路１０７で発生された各部の動作の基準となるクロック信号や制御信号などは、垂直デコーダ１０３、アナログ回路２００、カラム処理部１０４、および画像信号処理部１０８に供給される。
【０１２１】
アナログ回路２００は、垂直駆動回路１０２、参照信号供給部１０５（図２）などを含む回路であり、アナログ信号を処理する回路である。なお、カラム処理部１０４のうちコンパレータ１０４１（図２）は、アナログ信号を処理する回路であり、図１５を参照して後述する例では、カラム処理部１０４をアナログ回路とデジタル回路に分けて異なる基板に配置する例を示している。
【０１２２】
垂直デコーダ１０３には、必要に応じてアナログ回路２００からの制御信号も供給される。またアナログ回路２００からの制御信号は、必要に応じて、カラム処理部１０４にも供給される。垂直デコーダ１０３からの制御信号は、画素アレイ部１０１に供給される。
【０１２３】
画素アレイ部１０１を構成する画素から読み出されたデータ信号は、カラム処理部１０４を介して画像信号処理部１０８に供給され、所定の処理が施されたあと、出力Ｉ／Ｆ１０９に供給される。
【０１２４】
このような制御信号とデータ信号の流れを有するチップを、図６乃至図１２を参照して説明した３層積層構造のチップとした場合、１層目、２層目、３層目のそれぞれの基板に配置する回路について、図１４乃至図１６を参照して説明する。
【０１２５】
図６乃至図１２を参照して説明した３層積層構造のチップは、主に、画素アレイ部１０１を１層目の基板配置し、カラム処理部１０４とロウ回路１３１を、積層される複数の基板のうちの異なる基板にそれぞれ配置する実施の形態であった。
【０１２６】
図１４乃至図１６を参照して説明する３層積層構造のチップは、処理する信号の種類、具体的には、アナログ信号を処理する回路であるか、デジタル信号を処理する回路であるかにより、積層される複数の基板のうちの異なる基板にそれぞれ配置する実施の形態である。
【０１２７】
図１４に示したチップの回路配置は、１層目の基板２１０−１に、画素アレイ部１０１が配置されている。また、２層目の基板２１０−２に、垂直デコーダ１０３、カラム処理部１０４、およびアナログ回路２００が配置されている。また、３層目の基板２１０−３に、入力Ｉ／Ｆ１０９、タイミング制御回路１０７、画像信号処理部１０８、および出力Ｉ／Ｆ１０９が配置されている。
【０１２８】
２層目の基板２１０−２に配置されている垂直デコーダ１０３、カラム処理部１０４、およびアナログ回路２００は、主にアナログ信号を処理するアナログ回路である。３層目の基板２１０−３に配置されている入力Ｉ／Ｆ１０９、タイミング制御回路１０７、画像信号処理部１０８、および出力Ｉ／Ｆ１０９は、主にデジタル信号を処理するデジタル回路である。
【０１２９】
このように、２層目の基板にアナログ信号を処理する回路を配置し、３層目の基板にデジタル信号を処理する回路を配置するようにしても良い。
【０１３０】
さらに、カラム処理部１０４には、アナログ回路とデジタル回路が混在しているため、図１５に示すように、カラム処理部１０４のアナログ部とデジタル部をそれぞれ異なる基板上に配置するようにしても良い。
【０１３１】
図１５に示した例では、カラム処理部１０４のアナログ部が、２層目の基板２１１−２に配置され、カラム処理部１０４のデジタル部が、３層目の基板２１１−３に配置されている。カラム処理部１０４のアナログ部とは、例えば、図２に示したコンパレータ１０４１であり、カラム処理部１０４のデジタル部とは、カウンタ回路１０４２である。
【０１３２】
図１５に示した例でも、１層目の基板２１１−１には、画素アレイ部１０１のみが配置されている。２層目の基板２１１−２には、垂直デコーダ１０３、アナログ回路２００、およびアナログ部のカラム処理部１０４−１が配置されている。３層目の基板２１１−３には、入力Ｉ／Ｆ１０９、タイミング制御回路１０７、画像信号処理部１０８、出力Ｉ／Ｆ１０９、およびデジタル部のカラム処理部１０４−２が配置されている。
【０１３３】
このように、カラム処理部１０４をアナログ部とデジタル部に分け、２層目の基板にアナログ系の回路を配置し、３層目の基板にデジタル系の回路を配置するようにしても良い。
【０１３４】
さらに、図１６に示すように、カラム処理部１０４を２層目の基板２１２−２に配置し、他の回路を３層目の基板２１２−３に配置するようにしても良い。この場合も、１層目の基板２１２−１には、画素アレイ部１０１のみが配置されている。
【０１３５】
そして２層目の基板２１１−２には、アナログ回路２００とカラム処理部１０４が配置され、３層目の基板２１２−３には、垂直デコーダ１０３、入力Ｉ／Ｆ１０９、タイミング制御回路１０７、画像信号処理部１０８、出力Ｉ／Ｆ１０９、およびカラム処理部１０４−２が配置されている。
【０１３６】
このように、２層目の基板に主にアナログ系の回路を配置し、３層目の基板にデジタル系の回路を配置するようにしても良い。
【０１３７】
なおここでは、２層目の基板にアナログ系の回路を配置し、３層目の基板にデジタル系の回路を配置する場合を例に挙げて説明したが、２層目の基板にデジタル系の回路を配置し、３層目の基板にアナログ系の回路を配置するように構成することも可能である。
【０１３８】
このように、異なる基板にアナログ系の回路とデジタル系の回路をそれぞれ配置し、積層構造とすることで、固体撮像素子２２のチップを小型化できるとともに、以下のような効果を期待することができる。
【０１３９】
まず画素アレイ部１０１は、高耐圧トランジスタ（ＨＶＴｒ.）で構成することができ、アナログ系の回路は、高耐圧トランジスタ（ＨＶＴｒ.）で構成することができ、デジタル系の回路は、低耐圧トランジスタ（ＬＶＴｒ.）で構成することができる。
【０１４０】
すなわち、上記したように、３層積層構造のチップの場合、１層目、２層目、３層目をそれぞれ、高耐圧トランジスタまたは低耐圧トランジスタのみで構成することができる。
【０１４１】
アナログ系の回路においては、微細なトランジスタの効果は少ないが、デジタル系の回路においては、微細なトランジスタを使用することで、高速性と低消費化の恩恵を受けることができる。しかしながら、微細なトランジスタは高価であるため、アナログ系の回路とデジタル系の回路をそれぞれ別基板に配置することで、コストを低減することができる。また、デジタル部とアナログ部で基板を別にすることで、基板からのノイズなども抑制することができる。
【０１４２】
また、アナログ回路は、その性能がばらつく可能性がある。そのために、トランジスタを小さくしたり、電圧を下げたりしたりといったことが難しいという背景もある。アナログ回路に対し、デジタル回路は、小型化や低電圧化することは比較的容易である。
【０１４３】
このことから、デジタル回路を小型化し、基板上に占めるデジタル回路の領域を小さくし、基板上の残りの部分に周辺回路１３０を配置するといったことも可能となる。
【０１４４】
小規模なデジタル回路とアナログ回路を、ごく近接した状態で多数配置することで、電源電圧やトランジスタの耐圧をそれぞれ最適化することが難しくなる。しかしながら、本技術によれば、デジタル回路とアナログ回路は、別基板にそれぞれ配置されるため、小さなアナログ回路とデジタル回路が近接して混在することをなくすことが可能となる。
【０１４５】
その結果、アナログとデジタルの境界領域をなくせることでも小型化することが可能となり、異なる電源が入り乱れて入るような無駄が無くなる点でも小型化することが可能となる。
【０１４６】
＜適用例＞
以下、上記した位相差検出画素を含む焦点検出装置の適用例について説明する。上記実施の形態における固体撮像素子２２はいずれも、様々な分野における電子機器に適用可能であり、図１に示した撮像装置（カメラ）の他に、ここでは、その一例として、内視鏡カメラ、ビジョンチップ（人工網膜）について説明する。
【０１４７】
図１７は、適用例に係る内視鏡カメラ（カプセル型内視鏡カメラ４００Ａ）の全体構成を表す機能ブロック図である。カプセル型内視鏡カメラ４００Ａは、光学系４１０と、シャッタ装置４２０と、固体撮像素子２２と、駆動回路４４０と、信号処理回路４３０と、データ送信部４５０と、駆動用バッテリー４６０と、姿勢（方向、角度）感知用のジャイロ回路４７０とを備えている。
【０１４８】
光学系４１０は、被写体からの像光（入射光）を固体撮像素子２２の撮像面上に結像させる１または複数の撮像レンズを含むものである。シャッタ装置４２０は、固体撮像素子２２への光照射期間（露光期間）および遮光期間を制御するものである。駆動回路４４０は、シャッタ装置４２０の開閉駆動を行うとともに、固体撮像素子２２における露光動作および信号読み出し動作を駆動するものである。
【０１４９】
信号処理回路４３０は、固体撮像素子２２からの出力信号に対して、所定の信号処理、例えばデモザイク処理やホワイトバランス調整処理等の各種補正処理を施すものである。
【０１５０】
光学系４１０は、４次元空間における複数の方位（例えば全方位）での撮影が可能となっていることが望ましく、１つまたは複数のレンズにより構成されている。但し、本例では、信号処理回路４３０における信号処理後の映像信号Ｄ１およびジャイロ回路４７０から出力された姿勢感知信号Ｄ２は、データ送信部４５０を通じて無線通信により外部の機器へ送信されるようになっている。
【０１５１】
なお、上記実施の形態におけるイメージセンサを適用可能な内視鏡カメラとしては、上記のようなカプセル型のものに限らず、例えば図１８に示したような挿入型の内視鏡カメラ（挿入型内視鏡カメラ４００Ｂ）であってもよい。
【０１５２】
挿入型内視鏡カメラ４００Ｂは、上記カプセル型内視鏡カメラ４００Ａにおける一部の構成と同様、光学系４１０、シャッタ装置４２０、固体撮像素子２２、駆動回路４４０、信号処理回路４３０およびデータ送信部４５０を備えている。但し、この挿入型内視鏡カメラ４００Ｂは、さらに、装置内部に格納可能なアーム４８０ａと、このアーム４８０ａを駆動する駆動部４８０とが付設されている。このような挿入型内視鏡カメラ４００Ｂは、駆動部４８０へアーム制御信号ＣＴＬを伝送するための配線４９０Ａと、撮影画像に基づく映像信号Ｄoutを伝送するための配線４９０Ｂとを有するケーブル４９０に接続されている。
【０１５３】
図１９は、他の適用例に係るビジョンチップ（ビジョンチップ５００）の全体構成を表す機能ブロック図である。ビジョンチップ５００は、眼の眼球Ｅ１の奥側の壁（視覚神経を有する網膜Ｅ２）の一部に、埋め込まれて使用される人口網膜である。このビジョンチップ５００は、例えば網膜Ｅ２における神経節細胞Ｃ１、水平細胞Ｃ２および視細胞Ｃ３のうちのいずれかの一部に埋設されており、例えば固体撮像素子２２と、信号処理回路５１０と、刺激電極部５２０とを備えている。
【０１５４】
これにより、眼への入射光に基づく電気信号を固体撮像素子２２において取得し、その電気信号を信号処理回路５１０において処理することにより、刺激電極部５２０へ所定の制御信号を供給する。刺激電極部５２０は、入力された制御信号に応じて視覚神経に刺激（電気信号）を与える機能を有するものである。
【０１５５】
本技術は、このような装置に対しても適用可能である。
【０１５６】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１５７】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１５８】
なお、本技術は以下のような構成も取ることができる。
【０１５９】
（１）
光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、
前記画素アレイ部の行走査を制御するロウ回路と、
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部と
を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記ロウ回路と前記カラム処理部は、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子。
（２）
前記ロウ回路の垂直方向の長さは、前記画素アレイ部の垂直方向の長さ以上である
前記（１）に記載の撮像素子。
（３）
前記カラム処理部の水平方向の長さは、前記画素アレイ部の水平方向の長さ以上である
前記（１）または（２）に記載の撮像素子。
（４）
前記画素アレイ部が配置された第１の基板と前記ロウ回路が配置された第２の基板が積層されたとき、前記画素アレイ部の水平方向の中心軸と、前記ロウ回路の水平方向の中心軸は、ずれた位置となるように、前記ロウ回路は前記第２の基板に配置される
前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
前記画素アレイ部が配置された第１の基板と前記カラム処理部が配置された第２の基板が積層されたとき、前記画素アレイ部の垂直方向の中心軸と、前記カラム処理部の垂直方向の中心軸は、ずれた位置となるように、前記カラム処理部は前記第２の基板に配置される
前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
前記ロウ回路または前記カラム処理部と同一の基板上に、メモリが配置される
前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
光電変換素子を含む画素が２次元的に配置されている画素アレイ部と、
前記画素アレイ部の行走査を制御するロウ回路と、
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部と
を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記ロウ回路と前記カラム処理部は、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子と、
前記撮像素子から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
（８）
光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子。
（９）
前記画素アレイ部から読み出されるアナログ信号をデジタル信号に変換するカラム処理部のうち、前記アナログ信号を処理する回路と前記デジタル信号を処理する回路は、前記異なる基板にそれぞれ配置される
前記（８）に記載の撮像素子。
（１０）
前記１層目の基板、および前記１層目の基板の下位層の複数の基板のそれぞれには、低耐圧トランジスタまたは高耐圧トランジスタのみで構成される回路が配置されている
前記（８）または（９）に記載の撮像素子。
（１１）
光電変換素子を含む画素が２次元的に配置されている画素アレイ部を備え、
前記画素アレイ部は、１層目の基板に配置され、
前記画素アレイ部を制御する回路と前記画素アレイ部からの信号を処理する回路のうちのアナログ信号を処理する回路と、デジタル信号を処理する回路は、前記１層目の基板の下位層の異なる基板であり、前記１層目の基板に積層される基板に、それぞれ配置されている
撮像素子と、
前記撮像素子から出力される信号に対して信号処理を行う信号処理部と
を備える電子機器。
【符号の説明】
【０１６０】
１０１  画素アレイ部，  １０３  垂直デコーダ，  １０４  カラム処理部，  １３０  周辺回路，  １３１  ロウ回路，  １５３  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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