(57)【特許請求の範囲】
【請求項１】
導通端子間に還流電流を通電させるためのダイオードを備え、電位基準側導通端子が基準グランドに接続される駆動用スイッチング素子（２Ｘ），及び非電位基準側導通端子が前記駆動用スイッチング素子と共通に接続され、前記駆動用スイッチング素子に流れる電流を所定の分流比で流す電流検出用スイッチング素子（６）に駆動信号を出力する駆動回路（９）と、
一端が前記電流検出用スイッチング素子の電位基準側導通端子に接続される電流検出用抵抗（１８）と、
入力電源に正側端子が接続され、電圧出力端子が前記基準グランドに接続されることで負側端子に負電圧を出力する第１電源回路（１７）と、
非反転入力端子が前記電流検出用スイッチング素子の電位基準側導通端子に接続され、反転入力端子が前記基準グランドに接続されるオペアンプ（２３）と、
負側端子が、前記入力電源の負側端子（以下、回路グランドと称す）に接続されて電源を生成する第２電源回路（２０，３２，５２）と、
この第２電源回路に並列に接続され、且つ共通接続点が前記電流検出用抵抗の他端に接続されて、前記オペアンプの出力信号のレベル変化に応じて導通状態が相反的に制御される電源側スイッチング素子（２１）及びグランド側スイッチング素子（２２）の直列回路と、
前記共通接続点の電圧に基づいて、前記電流検出用抵抗に流れる電流を検出する電流検出回路（１９）とを備えることを特徴とするスイッチング素子の駆動装置。
【請求項２】
前記第１電源回路は、前記入力電源に並列に接続される定電圧レギュレータ（１６，１６Ｂ）と、前記基準グランドと前記回路グランドとの間に接続されるコンデンサ（１０）とで構成されることを特徴とする請求項１記載のスイッチング素子の駆動装置。
【請求項３】
前記定電圧レギュレータ（１６Ｂ）は起動信号が入力されている期間のみ動作して、前記コンデンサを所定電位に充電するように構成されていることを特徴とする請求項２記載のスイッチング素子の駆動装置。
【請求項４】
前記第２電源回路（２０）は、降圧型レギュレータで構成されていることを特徴とする請求項１から３の何れか一項に記載のスイッチング素子の駆動装置。
【請求項５】
前記第２電源回路（３２）は、前記電源側及びグランド側スイッチング素子の直列回路に並列に接続されるコンデンサ（３４）と、
前記駆動回路の出力端子と前記電源側スイッチング素子の電源側導通端子との間に接続されるスイッチ手段（３３）とで構成されていることを特徴とする請求項１から３の何れか一項に記載のスイッチング素子の駆動装置。
【請求項６】
前記第２電源回路（５２）は、前記駆動回路の出力端子と前記電源側スイッチング素子の電源側導通端子との間に接続される第１スイッチ手段（５３）と、
前記電源側導通端子と前記基準グランドとの間に接続されるコンデンサ（５４）及び第２スイッチ手段（５５）の直列回路と、
前記直列回路の共通接続点と前記回路グランドとの間に接続される第３スイッチ手段（５６）とを備えることを特徴とする請求項１から３の何れか一項に記載のスイッチング素子の駆動装置。
【請求項７】
前記駆動回路の出力端子と前記基準グランドとの間に接続されるスイッチ手段（４２）を備えることを特徴とする請求項１から４の何れか一項に記載のスイッチング素子の駆動装置。
【請求項８】
前記電流検出用スイッチング素子の電位基準側導通端子と前記基準グランドとの間に接続されるスイッチ手段（６２）を備えることを特徴とする請求項１から４の何れか一項に記載のスイッチング素子の駆動装置。
【請求項９】
前記第２電源回路（２０）の電源出力端子と前記電源側スイッチング素子の導通制御端子との間に接続される、前記電源側スイッチング素子と同一電導型の第１補助スイッチング素子（７４）と、
この第１補助スイッチング素子と前記回路グランドとの間に接続される第１定電流源（７５）と、
前記第２電源回路の電源出力端子と前記グランド側スイッチング素子の導通制御端子との間に接続される第２定電流源（７２）と
前記グランド側スイッチング素子の導通制御端子と前記回路グランドとの間に接続される、前記グランド側スイッチング素子と同一電導型の第２補助スイッチング素子（７３）とを備え、
前記第１及び第２補助スイッチング素子の導通制御端子を、前記オペアンプの出力端子に接続したことを特徴とする請求項１から４，７，８の何れか一項に記載のスイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動用スイッチング素子と、この駆動用スイッチング素子に流れる電流を所定の分流比で流す電流検出用スイッチング素子とを駆動する駆動装置に関する。
【背景技術】
【０００２】
例えばパワーＭＯＳＦＥＴを駆動する装置には、パワーＭＯＳＦＥＴに流れるドレイン電流を検出するため、そのドレイン電流を小さい電流比で流す電流検出用のＭＯＳＦＥＴ（センスＭＯＳＦＥＴ）を併せて形成しておき、そのセンスＭＯＳＦＥＴのドレイン電流を検出する回路を備えるものがある。この場合、センスＭＯＳＦＥＴのソースに接続した抵抗素子の端子電圧を検出する。ところが、このような構成を採用するとセンスＭＯＳＦＥＴのソース電位が上昇し、パワーＭＯＳＦＥＴとセンスＭＯＳＦＥＴとでゲート−ソース間電圧が異なる状態となり、電流検出精度が低下するという問題がある。
【０００３】
この問題に対処するため、例えば特許文献１には、パワーＭＯＳＦＥＴ及びセンスＭＯＳＦＥＴのソースを、それぞれオペアンプの入力端子に接続することで仮想接地して、電流検出精度を向上させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２０２３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、検出電流が抵抗素子を介して負電源に流れ込むようになっている。すると負電源電圧が低下するので、その電圧低下を補償するために電力を消費してしまうという問題がある。また、特許文献１の構成では、正極性の電流だけが検出対象となっている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、電力の消費を抑制しつつ、両極性の電流を高い精度で検出可能なスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のスイッチング素子の駆動装置によれば、電流検出用抵抗の一端を、電流検出用スイッチング素子の電位基準側導通端子に接続する。また、第１電源回路は、正側端子を入力電源に接続し、電圧出力端子を基準グランドに接続することで負側端子に負電圧を出力する。また、オペアンプの非反転入力端子を電流検出用スイッチング素子の電位基準側導通端子に接続し、反転入力端子を基準グランド，すなわち駆動用スイッチング素子の電位基準側導通端子に接続する。
【０００８】
更に、第２電源回路は、その負側端子を入力電源の負側端子である回路グランドに接続することで電源を生成する。そして、電源側及びグランド側スイッチング素子の直列回路を第２電源回路に並列に接続し、且つ前記直列回路の共通接続点を電流検出用抵抗の他端に接続して、電源側及びグランド側スイッチング素子の導通状態を、前記オペアンプの出力信号のレベル変化に応じて相反的に制御する。電流検出回路は、前記共通接続点の電圧に基づいて電流検出用抵抗に流れる電流を検出する。
【０００９】
ここで、電源側及びグランド側スイッチング素子がオンした際に流れる電流を正極性，オフした際にダイオードを介して流れる電流（還流電流）を負極性と定義する。上記のように構成すれば、正電流は、負荷→電流検出用スイッチング素子→電流検出用抵抗→グランド側スイッチング素子→回路グランド→第１電源回路→基準グランドの経路で流れる。一方、負電流は、基準グランド→第１電源回路→回路グランド→第２電源回路→電源側スイッチング素子→電流検出用抵抗→電流検出用スイッチング素子のダイオードの経路で流れる。したがって、駆動用スイッチング素子と電流検出用スイッチング素子との電位基準側導通端子をオペアンプにより仮想接地した状態で、正負両極性の電流を高精度に検出できる。
【００１０】
そして、正電流と負電流とが第２電源回路を互いに逆方向に流れて経由するので、正負の電流により第１電源回路内部の容量成分を各極性で充電する電荷の収支はゼロになり、第１電源回路が回路グランドに出力している負電圧を変動させることがない。したがって、電流の検出動作に伴い第１電源回路が電力を余分に消費することが無くなる。
【００１１】
請求項２記載のスイッチング素子の駆動装置によれば、第１電源回路を、入力電源に並列に接続される定電圧レギュレータと、基準グランドと回路グランドとの間に接続されるコンデンサとで構成するので、正電流と負電流とが前記コンデンサを各極性で充電する電荷の収支がゼロになる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図
【図２】同構成と、センスＦＥＴの寄生ダイオードを介して流れる負電流の経路とを示す図
【図３】ゲート電圧波形，並びにＦＥＴ及びセンスＦＥＴを介して流れる電流波形を示す図
【図４】第２実施形態であり、駆動装置の構成を示す図
【図５】図３に示すゲート電圧波形の一部を拡大して示す図
【図６】図５の区間１に流れるゲート充電電流の経路を示す図
【図７】図５の区間２に流れるゲート放電電流の経路を示す図
【図８】センスＦＥＴを介して流れる正電流の経路を示す図
【図９】センスＦＥＴの寄生ダイオードを介して流れる負電流の経路を示す図
【図１０】第３実施形態であり、駆動装置の構成を示す図
【図１１】図５の区間０に流れるゲート充電電流の経路を示す図
【図１２】図５の区間１に流れるゲート充電電流の経路を示す図
【図１３】図５の区間２に流れるゲート放電電流の経路を示す図
【図１４】図３に示すゲート電圧波形の一部を拡大して示す図
【図１５】第４実施形態であり、駆動装置の構成を示す図
【図１６】図５の区間０に流れるゲート充電電流の経路を示す図
【図１７】図５の区間１に流れるゲート充電電流の経路を示す図
【図１８】図５の区間２に流れるゲート放電電流の経路を示す図
【図１９】センスＦＥＴを介して流れる正電流の経路を示す図
【図２０】センスＦＥＴの寄生ダイオードを介して流れる負電流の経路を示す図
【図２１】第５実施形態であり、駆動装置の構成を示す図
【図２２】負電流が流れるＰＷＭキャリアのオン期間に、スイッチ回路のオンオフを繰り返す状態を示す図
【図２３】スイッチ回路のオフ時に負電流が流れる経路を示す図
【図２４】スイッチ回路のオン時に負電流が流れる経路を示す図
【図２５】第６実施形態であり、駆動装置の構成を示す図
【図２６】正電流が流れる期間に、各ＦＥＴのオンオフ状態を示す図
【図２７】負電流が流れる期間に、各ＦＥＴのオンオフ状態を示す図
【図２８】第７実施形態であり、駆動装置の構成及び正電流が流れる経路を示す図
【図２９】同負電流が流れる経路を示す図
【図３０】第８実施形態であり、駆動装置の構成を示す図
【図３１】充放電電流波形とコンデンサの端子電圧波形とを示す図
【発明を実施するための形態】
【００１３】
（第１実施形態）
図１に示すように、インバータ回路１は、６個のＮチャネルＭＯＳＦＥＴ２（Ｕ，Ｖ，Ｗ／Ｘ，Ｙ，Ｚ）を３相ブリッジ接続して構成されている。インバータ回路１の正側電源線３（＋），負側電源線３（−）には、高圧直流電源であるバッテリ４の正側端子，負側端子がそれぞれ接続されている。
【００１４】
インバータ回路１の各相出力端子は、スター結線されている３相モータの固定子巻線５Ｕ，５Ｖ，５Ｗの一端にそれぞれ接続されている。図中では、Ｕ相アームのグランド側に配置されているＦＥＴ２Ｘのみについて示しているが、ＦＥＴ２Ｘ（駆動用スイッチング素子）のドレイン（非電位基準側導通端子）には、電流検出用のＮチャネルＭＯＳＦＥＴ６（電流検出用スイッチング素子）のドレインが接続されている（以下では、センスＦＥＴ６と称する）。センスＦＥＴ６は、ＦＥＴ２Ｘに流れるドレイン電流を小さな電流比（例えば１００：１など）で自身のドレイン電流として流すように形成されている。
【００１５】
駆動装置７の電源端子＋Ｂ，−Ｂには、低圧直流電源であるバッテリ８の正側端子，負側端子がそれぞれ接続されている。駆動装置７は、ＦＥＴ２Ｘ及びセンスＦＥＴ６のゲート（導通制御端子）にゲート信号を出力する駆動回路９を内蔵している。駆動装置７の端子ＰＧＮＤはグランド（基準グランド）及びインバータ回路１の負側電源線３（−）に接続されている。また、駆動装置７の端子ＩＣＧＮＤは電源端子−Ｂ（回路グランド）に接続されていると共に、コンデンサ１０を介して端子ＰＧＮＤに接続されている。
【００１６】
電源端子＋Ｂと端子ＩＣＧＮＤとの間には、ＰチャネルＭＯＳＦＥＴ１１及びＮチャネルＭＯＳＦＥＴ１２の直列回路が接続されており、ＦＥＴ１１，１２のゲートには、図示しない制御回路からの駆動制御信号がそれぞれゲートドライバ１３，１４を介して与えられる。これらが駆動回路９を構成している。そして、ＦＥＴ１１及び１２の共通接続点は、端子Ｇ及びゲート抵抗１５を介してＦＥＴ２Ｘ及びセンスＦＥＴ６のゲートに接続されている。
【００１７】
電源端子＋Ｂと端子ＩＣＧＮＤとの間には定電圧レギュレータ１６が接続されており、定電圧レギュレータ１６の電源出力端子は端子ＰＧＮＤに接続されている。外付けのコンデンサ１０と定電圧レギュレータ１６とが第１電源回路１７を構成している。
【００１８】
センスＦＥＴ６のソース（電位基準側導通端子）は、端子ＳＥ及び電流検出抵抗１８を介してＡ／Ｄコンバータ１９（電流検出回路）の入力端子に接続されている。電源端子＋Ｂ，−Ｂ間には降圧型レギュレータで構成される第２電源回路２０が接続されており、第２電源回路２０の電源出力端子と電源端子−Ｂとの間には、ＰチャネルＭＯＳＦＥＴ２１（電源側スイッチング素子）及びＮチャネルＭＯＳＦＥＴ２２（グランド側スイッチング素子）の直列回路が接続されている。ＦＥＴ２１及び２２の共通接続点は、Ａ／Ｄコンバータ１９の入力端子に接続されている。
【００１９】
オペアンプ２３の非反転入力端子は端子ＳＥに接続されており、反転入力端子は端子ＰＧＮＤに接続されている。そして、オペアンプ２３の出力端子はＦＥＴ２１及び２２のゲートに接続されている。これにより、ＦＥＴ２Ｘ及びセンスＦＥＴ６のソースは仮想接地状態となっている。
【００２０】
次に、本実施形態の作用について説明する。図１に示すように、インバータ回路１のＦＥＴ２Ｖ，２Ｘがオンすることで、バッテリ４からの電流が、インバータ回路１では図中に実線で示すようにＶ相（＋）→Ｕ相（−）に流れる。この時、センスＦＥＴ６もオンしているので、電流は図中に破線で示すように、固定子巻線５ＵよりセンスＦＥＴ６を介して端子ＳＥより電流検出抵抗１８の方向に流れる（正極性）。図３に示すように、ＦＥＴ２Ｘ及びセンスＦＥＴ６がＰＷＭ制御により正弦波通電されている場合に、波形の正半波期間に流れる電流である。
【００２１】
そして、オペアンプ２３は、端子ＳＥの電位を端子ＰＧＮＤの電位に等しくするように出力端子の電圧を上昇させる。これによりＦＥＴ２２側がオンする。したがって正電流は、    センスＦＥＴ６→端子ＳＥ→電流検出抵抗１８→ＦＥＴ２２
→コンデンサ１０→負側電源線３（−）
の経路で流れる。よって、Ａ／Ｄコンバータ１９は、端子ＳＥの仮想接地電位（０Ｖ）を基準とする電流検出抵抗１８による電圧降下量を、正電流の値としてＡ／Ｄ変換できる。
【００２２】
一方、インバータ回路１のＦＥＴ２Ｕ，２Ｙがオンした後（Ｕ相（＋）→Ｖ相（−））図２に示すようにＦＥＴ２Ｕがオフすると、インバータ回路１では還流電流が固定子巻線５Ｕ及び５Ｖ→ＦＥＴ２Ｙ→ＦＥＴ２Ｘの寄生ダイオード２ＸＤの経路で流れる。この時、センスＦＥＴ６もオフしており、電流は、負側電源線３（−）からコンデンサ１０を介して端子ＩＣＧＮＤの方向に流れる（負極性）。図３に示すように、波形の負半波期間に流れる電流である。この時ＦＥＴ２Ｘ及び６のゲート電位は負電位になり、ＦＥＴ２Ｘの閾値電圧が低い場合でもターンオフを確実に行うことができる。
【００２３】
この時オペアンプ２３は、同じく端子ＳＥの電位を端子ＰＧＮＤの電位に等しくするように出力端子の電圧を低下させる。これによりＦＥＴ２１側がオンする。したがって負電流は、
コンデンサ１０→端子ＩＣＧＮＤ→バッテリ８→レギュレータ２０
→ＦＥＴ２１→電流検出抵抗１８→センスＦＥＴ６の寄生ダイオード６Ｄ
の経路で流れる。よって、Ａ／Ｄコンバータ１９は、端子ＳＥの仮想接地電位を基準とする電流検出抵抗１８による電圧上昇量を負電流の値としてＡ／Ｄ変換できる。尚、Ａ／Ｄコンバータ１９がＡ／Ｄ変換した電流のデータは、図示しない上位の制御装置に対して、例えばシリアル通信などにより送信される。
【００２４】
以上のように本実施形態によれば、駆動装置７において、電流検出用抵抗１８の一端をセンスＦＥＴ６のソースに接続し、第１電源回路１７の正側端子をバッテリ８に接続し、電圧出力端子を端子ＰＧＮＤに接続することで負側端子に負電圧を出力する。また、オペアンプ２３の非反転入力端子をセンスＦＥＴ６のソースに接続し、反転入力端子を端子ＰＧＮＤに接続する。第２電源回路２０は、負側端子を端子ＩＣＧＮＤに接続することで電源を生成する。
【００２５】
ＦＥＴ２１及び２２の直列回路を第２電源回路２０に並列に接続し、且つ前記直列回路の共通接続点を電流検出用抵抗１８の他端に接続して、ＦＥＴ２１及び２２の導通状態をオペアンプ２３の出力信号のレベル変化に応じて相反的に制御する。そして、Ａ／Ｄコンバータ１９は、前記共通接続点の電圧に基づいて電流検出用抵抗１８に流れる電流を検出する。したがって、ＦＥＴ２ＸとセンスＦＥＴ６とのソースをオペアンプ２３により仮想接地した状態で、正負両極性の電流を高精度に検出できる。
【００２６】
また、第１電源回路１７を、入力電源に並列に接続される定電圧レギュレータ１６と、端子ＰＧＮＤ，ＩＣＧＮＤ間に接続されるコンデンサ１０とで構成したので、正負の電流によりコンデンサ１０を交互に各極性で充電する電荷の収支はゼロになり、第１電源回路１７が端子ＩＣＧＮＤに出力している負電圧を変動させることがない。したがって、電流の検出動作に伴い第１電源回路１７が電力を余分に消費することが無くなる。尚、ＦＥＴ２Ｘをターンオン，ターンオフさせる際にゲートを充放電する電流によって、コンデンサ１０を充放電する電荷の収支もゼロになることは勿論である。
【００２７】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態の駆動装置３１では、降圧型レギュレータで構成されていた第２電源回路２０が削除されており、それに替わる第２電源回路３２が配置されている。また、駆動装置３１は端子ＶＣＰを備えており、ＦＥＴ２１のソースはその端子ＶＣＰに接続されている。
【００２８】
第２電源回路３２は、端子Ｇ，ＶＣＰ間に接続されているスイッチ回路３３（スイッチ手段）と、端子ＶＣＰ，ＩＣＧＮＤ間に外付けで接続されているコンデンサ３４とで構成されている。スイッチ回路３３は、例えばアナログスイッチなどで構成される。また、スイッチ回路３３のオンオフ制御は、例えば、駆動回路９がゲート駆動信号を出力するための信号に同期して制御信号を生成し出力する図示しない制御回路等によって行われる。
【００２９】
次に、第２実施形態の作用について説明する。図５に示すように、ＦＥＴ２Ｘをターンオフさせる際にゲート電圧が立下りを開始してから、コンデンサ３４及び１０の直列接続で決まる容量に、ＦＥＴ２Ｘのゲート容量に蓄えられた電荷を並列接続することで決定される電圧に到達するまでの区間１において、図６に示すようにスイッチ回路３３をオンすると、ＦＥＴ２Ｘのゲートより流出する放電電流は、
スイッチ回路３３→コンデンサ３４及び１０→ＦＥＴ２Ｘのソース
の経路で流れる。したがって、上記放電電流によってコンデンサ３４が充電され、電荷として回収される。
【００３０】
そして、図５に示すゲート電圧が負電位になる区間２では、図７に示すようにスイッチ回路３３をオフする。これにより、放電電流は、
端子Ｇ→ＦＥＴ１２→端子ＩＣＧＮＤ→コンデンサ１０→ＦＥＴ２Ｘのソース
の経路で流れるので、ゲート電圧が負電位になる。
【００３１】
図８に示すように、センスＦＥＴ６がオンしている期間の正電流は、第１実施形態と同様の経路で流れる。一方、図９に示すように、センスＦＥＴ６がオフしている期間の負電流は、
コンデンサ１０及び３４→ＦＥＴ２１→電流検出抵抗１８→寄生ダイオード６Ｄ
の経路で流れる。この時、区間２において充電されたコンデンサ３４の電荷が、ＦＥＴ２１のソースに電源として供給されている。
【００３２】
以上のように第２実施形態によれば、第２電源回路３２を、端子Ｇ，ＶＣＰ間に接続さるスイッチ回路３３と、端子ＶＣＰ，ＩＣＧＮＤ間に外付けで接続されるコンデンサ３４とで構成した。したがって、コンデンサ３４の充電電荷をＦＥＴ２１の駆動用電源として利用でき、第１実施形態のように降圧型レギュレータを用いる必要が無く、駆動装置３１を低コストで構成できる。
【００３３】
（第３実施形態）
図１０に示すように、第３実施形態の駆動装置４１は、第１実施形態の第２電源回路２０を備えている。また、端子Ｇ，ＰＧＮＤ間にはスイッチ回路４２（スイッチ手段）が接続されている。次に、第３実施形態の作用について説明する。図５に示すゲート電圧波形がハイレベルとなる区間０においてＦＥＴ２Ｘがオンしている際には、ＦＥＴ２Ｘ（及びセンスＦＥＴ６）のゲートは、図１１に示すように
バッテリ８（＋）→ＦＥＴ１１→ＦＥＴ２Ｘのゲート及びソース
→コンデンサ１０→バッテリ８（−）
の経路で流れる電流によって充電される。
【００３４】
続く区間１では、図１２に示すようにスイッチ回路４２をオンすることで、ＦＥＴ２Ｘのゲートより流出する放電電流は、
スイッチ回路４２→端子ＰＧＮＤ→ＦＥＴ２Ｘのソース
の経路で流れる。したがって、ＦＥＴ２Ｘのゲート電位は０Ｖまで低下する（図１４参照）。
【００３５】
そして、区間２では、図１３に示すようにスイッチ回路４２をオフすることで、放電電流は、
ＦＥＴ１２→端子ＩＣＧＮＤ→コンデンサ１０→ＦＥＴ２Ｘのソース
の経路で流れるので、ゲート電圧が負電位になる。
【００３６】
すなわち、区間１においてゲート放電電流をグランドに流すことで、区間２においてコンデンサ１０が放電される電荷が減少する。つまり、
（区間０での充電量）＞（区間２での放電量）
という関係になる。そして、センスＦＥＴ６のオン期間にコンデンサ１０を放電させる電荷と、センスＦＥＴ６のオフ期間にコンデンサ１０を充電する電荷との収支は第１実施形態と同様にゼロである。
【００３７】
以上のように第３実施形態によれば、端子Ｇ，ＰＧＮＤ間に接続されるスイッチ回路４２を備えるので、ＦＥＴ２Ｘをターンオンさせる際にコンデンサ１０を充電する電荷によって端子ＩＣＧＮＤを負電位に維持することができる。
【００３８】
（第４実施形態）
図１５に示すように、第４実施形態の駆動装置５１は、第３実施形態の駆動装置４１より第２電源回路２０及びスイッチ回路４２を削除し、第２電源回路５２及び端子ＶＣＮを配置した構成である。第２電源回路５２は、端子Ｇ，ＶＣＰ間に接続されるスイッチ回路５３（第１スイッチ手段）と、端子ＶＣＰ，ＶＣＮ間に接続されるコンデンサ５４と、端子ＶＣＮ，ＰＧＮＤ間に接続されるスイッチ回路５５（第２スイッチ手段）と、端子ＶＣＮ，ＩＣＧＮＤ間に接続されるスイッチ回路５６（第３スイッチ手段）とで構成されている。
【００３９】
次に、第４実施形態の作用について説明する。第３実施形態と同様の区間０では、図１６に示すように、スイッチ回路５３，５５及び５６を全てオフにすると、ＦＥＴ２Ｘのゲートを充電する電流は第３実施形態と同様の経路で流れる。続く区間１では、図１７に示すようにスイッチ回路５３及び５５をオンにすると、ＦＥＴ２Ｘのゲートを放電する電流は、
スイッチ回路５３→コンデンサ５４→スイッチ回路５５→ＦＥＴ２Ｘのソース
の経路で流れるので、ゲート電位はＦＥＴ２Ｘのゲート容量に蓄えられた電荷と、コンデンサ５４に蓄えられた電荷とで決定される電圧まで低下する。この時、コンデンサ５４が充電される（放電電流が電荷として回収される）。
【００４０】
そして、区間２では、図１８に示すように、再びスイッチ回路５３，５５及び５６を全てオフにすると、放電電流は、
ＦＥＴ１２→端子ＩＣＧＮＤ→コンデンサ１０→ＦＥＴ２Ｘのソース
の経路で流れるので、ゲート電圧が負電位になる。すなわち、区間１においてコンデンサ５４を充電した分だけ、区間２においてコンデンサ１０が放電される電荷が減少する。つまり、第３実施形態と同様に、
（区間０での充電量）＞（区間２での放電量）
となる。
【００４１】
図１９に示すように、センスＦＥＴ６のオン期間にはスイッチ回路５３，５５及び５６を全てオフにすることで、正電流が流れる経路は第１実施形態と同じになる。一方、センスＦＥＴ６のオフ期間は、図２０に示すようにスイッチ回路５６をオンすることで、負電流は、
コンデンサ１０→スイッチ回路５６→コンデンサ５４
→ＦＥＴ２１→電流検出抵抗１８→寄生ダイオード６Ｄ
の経路で流れる。この時、コンデンサ５４に充電された電荷が利用される。
【００４２】
以上のように第４実施形態によれば、電源回路５２を、スイッチ回路５３と、コンデンサ５４と、スイッチ回路５５及び５６とで構成した。これにより、寄生ダイオード６Ｄを介して負電流が流れる際に、ＦＥＴ２Ｘのターンオフ時にコンデンサ５４に回収された電荷を利用できるので、消費電力を低減できる。
【００４３】
（第５実施形態）
図２１に示すように、第５実施形態の駆動装置６１は、第１実施形態の駆動装置７において端子ＳＥ，ＰＧＮＤ間にスイッチ回路６２（スイッチ手段）を加えたものである。次に、第５実施形態の作用について説明する。センスＦＥＴ６がオンした際の正電流は、スイッチ回路６２をオフすることで第１実施形態と同じ経路で流れる。そして、スイッチ回路６２を、図２２に示すように、負電流が流れる期間においてＰＷＭキャリアのオン期間よりも短い周期でオンオフを繰り返すように制御する。
【００４４】
これにより、図２３に示すようにスイッチ回路６２をオフしている間は、負電流が第１実施形態と同じ経路で電流検出抵抗１８に流れる。一方、図２４に示すようにスイッチ回路６２をオンしている間は、負電流は
端子ＰＧＮＤ→スイッチ回路６２→寄生ダイオード６Ｄ
の経路で流れるので、電流検出抵抗１８には流れなくなる。
【００４５】
すなわち、負電流は、第１実施形態のようにＰＷＭキャリアのオン期間に連続して流れることはなく、スイッチ回路６２をオフしている間のみ流れる。つまり、負電流をＡ／Ｄコンバータ１９により検出するタイミングに合わせてスイッチ回路６２をオフすれば良く、電流検出抵抗１８により消費される電力に加えて、バッテリ８から供給され定電圧レギュレータ１６で降圧する際の電力損失を低減できる。
【００４６】
（第６実施形態）
図２５に示すように、第６実施形態の駆動装置７１は、第１実施形態の駆動装置７において、第２電源回路２０の電源出力端子と端子ＩＣＧＮＤとの間に、定電流源７２（第２定電流源）及びＮチャネルＭＯＳＦＥＴ７３（第２補助スイッチング素子）の直列回路と、ＰチャネルＭＯＳＦＥＴ７４（第１補助スイッチング素子）及び定電流源７５（第１定電流源）の直列回路とを接続した構成である。そして、オペアンプ２３の出力端子はＦＥＴ７３及び７４のゲートに接続されており、ＦＥＴ２１のゲートはＦＥＴ７４のドレインに、ＦＥＴ２２のゲートはＦＥＴ７３のドレインにそれぞれ接続されている。
【００４７】
次に、第６実施形態の作用について説明する。図２６に示すように、センスＦＥＴ６がオンして正電流が流れる期間に、オペアンプ２３の出力電圧は０Ｖを下回る負電位となるが、端子ＩＣＧＮＤの電位よりも高くなる。これにより、ＦＥＴ７４はフルオンするのでＦＥＴ２１が完全にオフ状態になる。一方、ＦＥＴ７３は半オン状態となってＦＥＴ２２をフルオン状態にする。したがって、ＦＥＴ２１及び２２を介して貫通電流が流れることが抑止される。
【００４８】
また、図２７に示すように、センスＦＥＴ６がオフし、寄生ダイオード６Ｄを介して負電流が流れる期間に、オペアンプ２３の出力電圧は０Ｖを上回る正電位となる。これにより、ＦＥＴ７３はフルオンするのでＦＥＴ２２が完全にオフ状態になる。一方、ＦＥＴ７４は半オン状態となってＦＥＴ２１をフルオン状態にする。したがってこの場合も、ＦＥＴ２１及び２２を介して貫通電流が流れることが抑止される。
【００４９】
以上のように第６実施形態によれば、第２電源回路２０の電源出力端子とＦＥＴ２１のゲートとの間に接続されるＦＥＴ７４と、このＦＥＴ７４と端子ＩＣＧＮＤとの間に接続される定電流源７５と、前記電源出力端子とＦＥＴ２２のゲートとの間に接続される定電流源７２と、前記ゲートと端子ＩＣＧＮＤとの間に接続されるＦＥＴ７３とを備え、ＦＥＴ７３及び７４のゲートをオペアンプ２３の出力端子に接続した。これにより、ＦＥＴ２１及び２２を介して貫通電流が流れることが抑止される。
【００５０】
（第７実施形態）
図２８及び図２９に示すように、第７実施形態の駆動装置７Ａは、駆動装置７においてＦＥＴ１２のソースを、端子ＩＣＧＮＤに替えて端子ＰＧＮＤに接続した構成である。このように構成すれば、ＦＥＴ２Ｘをターンオフさせる際のゲート電位は０Ｖになる。したがって、ゲートを負電位にせずともターンオフが可能なＦＥＴであれば適用できる。
【００５１】
（第８実施形態）
図３０に示すように、第８実施形態の駆動装置７Ｂは、定電圧レギュレータ１６Ｂが外部より入力される制御信号（起動信号）がアクティブとなる期間のみ動作するように構成されている。これにより、駆動装置７Ｂを起動する際に定電圧レギュレータ１６Ｂを一定期間だけ動作させて、コンデンサ１０をαＶに充電してから（図３１参照）ＦＥＴ２Ｘ及び６の駆動制御を開始させるようにする。すると、以降の通常動作においてコンデンサ１０に対する充放電電圧が±βＶ（β＜α）で変化しても、端子ＩＣＧＮＤは負電位を維持するようになる（コンデンサ１０の容量を、そのように設定する）。またその後、コンデンサ１０の端子電圧が（α±β）Ｖの範囲を超えて変化したことを検知した際に、定電圧レギュレータ１６Ｂを一定期間だけ動作させるようにしても良い。
【００５２】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
スイッチング素子はＭＯＳＦＥＴに限ることはない。例えば駆動用スイッチング素子については、電圧駆動型のスイッチング素子であれば良い。したがって、寄生ダイオードを有する素子に限らず、還流電流を通電させるためのダイオードは素子に外付けされていても良い。
【符号の説明】
【００５３】
図面中、２ＸはＮチャネルＭＯＳＦＥＴ（駆動用スイッチング素子）、６はＮチャネルＭＯＳＦＥＴ（電流検出用スイッチング素子）、９は駆動回路、１０はコンデンサ、１７は第１電源回路、１８は電流検出抵抗、１９はＡ／Ｄコンバータ（電流検出回路）、２０は第２電源回路（定電圧レギュレータ）、２１はＰチャネルＭＯＳＦＥＴ（電源側スイッチング素子）、２２はＮチャネルＭＯＳＦＥＴ（グランド側スイッチング素子）、２３はオペアンプを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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