(57)【特許請求の範囲】
【請求項１】
半導体デバイスであって、
エンハンスメントモードＧａＮ  ＦＥＴと、
デプリーションモードＧａＮ  ＦＥＴと、
を含み、
前記エンハンスメントモードＧａＮ  ＦＥＴのソースノードが、前記半導体デバイスのソース端子に電気的に結合され、
前記エンハンスメントモードＧａＮ  ＦＥＴのドレインノードが、前記半導体デバイスのドレイン端子に電気的に結合され、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートノードが、前記デプリーションモードＧａＮ  ＦＥＴのソースノードに電気的に結合され、
前記デプリーションモードＧａＮ  ＦＥＴのゲートノードが、前記エンハンスメントモードＧａＮ  ＦＥＴの前記ソースノードに電気的に結合され、
前記デプリーションモードＧａＮ  ＦＥＴのドレインノードが、前記半導体デバイスのゲート端子に電気的に結合され、
最大所望ゲート・ソースバイアスよりも高いゲートバイアスが前記ゲート端子に印加されると前記デプリーションモードＧａＮ  ＦＥＴがピンチ・オフモードで動作するように構成される、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが、ガリウム窒化物の低欠陥層上の障壁層上のｐ型ＩＩＩ−Ｎ半導体材料の層を含む、半導体デバイス。
【請求項３】
請求項２に記載のデバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが、前記ｐ型ＩＩＩ−Ｎ半導体材料の層上の金属の層を含む、半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが絶縁されたゲートである、半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層における窪みを含み、前記エンハンスメントモードＧａＮ  ＦＥＴのゲートが前記窪みに配置される、半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層上の障壁層上のガリウム窒化物のキャップ層を含む、半導体デバイス。
【請求項７】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴが、ガリウム窒化物の低欠陥層と前記低欠陥層上の障壁層とを含み、前記障壁層が、ＡｌｘＧａ１−ｘＮとＩｎｘＡｌｙＧａ１−ｘ−ｙＮとから成るグループから選択される半導体材料を含む、半導体デバイス。
【請求項８】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴのゲートが、金属のデプリーションモードゲートを含む、半導体デバイス。
【請求項９】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴのゲートが、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを含む、半導体デバイス。
【請求項１０】
請求項１に記載の半導体デバイスであって、
前記デプリーションモードＧａＮ  ＦＥＴと前記エンハンスメントモードＧａＮ  ＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、半導体デバイス。
【請求項１１】
半導体デバイスを形成するプロセスであって、
エンハンスメントモードＧａＮ  ＦＥＴを形成する工程であって、
ガリウム窒化物を含む第１の低欠陥層を第１の基板の上に形成することと、
前記第１の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第１の障壁層を前記低欠陥層の上に形成することであって、前記エンハンスメントモードＧａＮ  ＦＥＴの導電性チャネルを提供する、前記第１の障壁層を形成することと、
前記第１の障壁層の上にエンハンスメントモードゲートを形成することと、
を含むプロセスにより、エンハンスメントモードＧａＮ  ＦＥＴを形成する、前記形成する工程と、
デプリーションモードＧａＮ  ＦＥＴを形成する工程であって、
ガリウム窒化物を含む第２の低欠陥層を第２の基板の上に形成することと、
前記第２の低欠陥層に二次元電子ガスが生成されるように、アルミニウムガリウム窒化物を含む第２の障壁層を前記第２の低欠陥層の上に形成することであって、前記デプリーションモードＧａＮ  ＦＥＴの導電性チャネルを提供する、前記第２の障壁層を形成することと、
前記第２の障壁層の上にデプリーションモードゲートを形成することと、
を含むプロセスにより、デプリーションモードＧａＮ  ＦＥＴを形成する、前記形成する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴのソースノードを前記半導体デバイスのソース端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴのドレインノードを前記半導体デバイスのドレイン端子に電気的に結合する工程と、
前記エンハンスメントモードＧａＮ  ＦＥＴの前記エンハンスメントモードゲートを前記デプリーションモードＧａＮ  ＦＥＴのソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮ  ＦＥＴの前記デプリーションモードゲートを前記エンハンスメントモードＧａＮ  ＦＥＴの前記ソースノードに電気的に結合する工程と、
前記デプリーションモードＧａＮ  ＦＥＴのドレインノードを前記半導体デバイスのゲート端子に電気的に結合する工程と、
を含み、
最大所望ゲート・ソースバイアスよりも高いゲートバイアスが前記ゲート端子に印加されると前記デプリーションモードＧａＮ  ＦＥＴがピンチ・オフモードで動作するように構成される、プロセス。
【請求項１２】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にｐ型ＩＩＩ‐Ｎ半導体材料の層を形成することにより前記エンハンスメントモードＧａＮ  ＦＥＴのゲートを形成することを含む、プロセス。
【請求項１３】
請求項１２に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴのゲートの前記ｐ型ＩＩＩ−Ｎ半導体材料の層上に金属の層を形成することを更に含む、プロセス。
【請求項１４】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層の上のゲート誘電体層の上に金属ゲートを形成することにより前記エンハンスメントモードＧａＮ  ＦＥＴの絶縁されたゲートを形成することを含む、プロセス。
【請求項１５】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層に窪みを形成することと、前記窪みに前記エンハンスメントモードＧａＮ  ＦＥＴのゲートを形成することとを含む、プロセス。
【請求項１６】
請求項１１に記載のプロセスであって、
前記エンハンスメントモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層上の障壁層上にガリウム窒化物のキャップ層を形成することを含む、プロセス。
【請求項１７】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴを形成する工程が、ガリウム窒化物の低欠陥層と、前記低欠陥層上の障壁層とを形成することを含み、前記障壁層が、ＡｌｘＧａ１−ｘＮとＩｎｘＡｌｙＧａ１−ｘ−ｙＮとから成るグループから選択される半導体材料を含む、プロセス。
【請求項１８】
請求項１１に記載のプロセスであって、
前記デプリーションモードゲートを形成する工程が、金属のデプリーションモードゲートを形成することを含む、プロセス。
【請求項１９】
請求項１１に記載のプロセスであって、
前記デプリーションモードゲートを形成する工程が、ＩＩＩ−Ｎ半導体材料のデプリーションモードゲートを形成することを含む、プロセス。
【請求項２０】
請求項１１に記載のプロセスであって、
前記デプリーションモードＧａＮ  ＦＥＴと前記エンハンスメントモードＧａＮ  ＦＥＴとが、同じ基板でＩＩＩ−Ｎ半導体材料の同じ層構造上に形成される、プロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体デバイスの分野に関し、更に特定して言えば、半導体デバイスにおけるガリウム窒化物ＦＥＴに関連する。
【背景技術】
【０００２】
ＧａＮなどのＩＩＩ‐Ｎ材料でつくられた電界効果トランジスタ（ＦＥＴ）は、シリコンＦＥＴに比べて高バンドギャップ及び高熱伝導率などの、パワースイッチに対する望ましい特性を呈する。しかしながら、半導体ゲートを備えるエンハンスメントモードＧａＮ  ＦＥＴは、望ましくないことに、ゲートがオーバーバイアスされるとき過度なゲート漏れ電流の影響を受け易い。同様に、絶縁されたゲートを備えるエンハンスメントモードＧａＮ  ＦＥＴは、ゲートがオーバーバイアスされるときゲート誘電体ブレークダウンの影響を受け易い。
【発明の概要】
【０００３】
半導体デバイスが、ｐ型半導体材料のゲート又は絶縁されたゲートを備えるエンハンスメントモードＧａＮ  ＦＥＴ、及びエンハンスメントモードＧａＮ  ＦＥＴのゲートノードと半導体デバイスのゲート端子との間に直列に電気的に結合されるデプリーションモードＧａＮ  ＦＥＴを含む。デプリーションモードＧａＮ  ＦＥＴのゲートノードが、エンハンスメントモードＧａＮ  ＦＥＴのソースノードに電気的に結合される。
【０００４】
半導体デバイスのオペレーションの間、最大所望ゲート・ソースバイアスを下回る低ゲートバイアスが、半導体デバイスのゲート端子に印加され得る。この低ゲートバイアスは、デプリーションモードＧａＮ  ＦＥＴを介して搬送され、デプリーションモードＧａＮ  ＦＥＴの小さな電圧降下を備えたエンハンスメントモードＧａＮ  ＦＥＴのゲートノードに印加される。最大所望ゲート・ソースバイアスを上回る高ゲートバイアスが、半導体デバイスのゲート端子に印加され得る。この高ゲートバイアスは、デプリーションモードＧａＮ  ＦＥＴをピンチオフモードに入らせて、デプリーションモードＧａＮ  ＦＥＴのソースノードがピンチオフ電圧に保たれ、デプリーションモードＧａＮ  ＦＥＴのドレイン・ソース電圧降下がこの高ゲートバイアスと共に増大するようにし、そしてそのためエンハンスメントモードＧａＮ  ＦＥＴのゲートノードでのゲートバイアスが、最大所望ゲート・ソースバイアスを下回るピンチオフ電圧に保たれる。
【図面の簡単な説明】
【０００５】
【図１】例示の半導体デバイスの回路図である。
【０００６】
【図２】例示の半導体デバイスの断面図である。
【図３】例示の半導体デバイスの断面図である。
【図４】例示の半導体デバイスの断面図である。
【発明を実施するための形態】
【０００７】
半導体デバイスが、ｐ型半導体材料のゲート又は絶縁されたゲートを備えるエンハンスメントモードＧａＮ  ＦＥＴ、及びエンハンスメントモードＧａＮ  ＦＥＴのゲートノードと半導体デバイスのゲート端子との間に直列に電気的に結合されるデプリーションモードＧａＮ  ＦＥＴを含む。デプリーションモードＧａＮ  ＦＥＴのゲートノードが、エンハンスメントモードＧａＮ  ＦＥＴのソースノードに電気的に結合される。
【０００８】
半導体デバイスのオペレーションの間、最大所望ゲート・ソースバイアスを下回る低ゲートバイアスが、半導体デバイスのゲート端子に印加され得る。この低ゲートバイアスは、デプリーションモードＧａＮ  ＦＥＴを介して搬送され、デプリーションモードＧａＮ  ＦＥＴの小さい電圧降下を備えたエンハンスメントモードＧａＮ  ＦＥＴのゲートノードに印加される。最大所望ゲート・ソースバイアスを上回る高ゲートバイアスが、半導体デバイスのゲート端子に印加され得る。この高ゲートバイアスは、デプリーションモードＧａＮ  ＦＥＴをピンチオフモードに入らせ、デプリーションモードＧａＮ  ＦＥＴのソースノードがピンチオフ電圧に保たれ、デプリーションモードＧａＮ  ＦＥＴのドレイン・ソース電圧降下が高ゲートバイアスと共に増大するようにし、そしてそのためエンハンスメントモードＧａＮ  ＦＥＴのゲートノードでのゲートバイアスが、最大所望ゲート・ソースバイアスを下回るピンチオフ電圧に保たれる。
【０００９】
「ＩＩＩ‐Ｎ」という用語は、ＩＩＩ族要素（アルミニウム、ガリウム、インジウム、及びボロン）がその半導体材料における原子の一部を提供し、窒素原子が半導体材料における残りの原子を提供する、半導体材料を指す。ＩＩＩ‐Ｎ半導体材料の例は、ガリウム窒化物、ボロンガリウム窒化物、アルミニウムガリウム窒化物、インジウム窒化物、及びインジウムアルミニウムガリウム窒化物である。材料の元素式を説明する用語は、要素の特定のストイキオメトリーを暗示しない。ＩＩＩ‐Ｎ材料は、あり得るストイキオメトリーの範囲を示すために可変の下付き文字を用いて書くことができる。例えば、アルミニウムガリウム窒化物はＡｌｘＧａ１−ｘＮと書くことができ、インジウムアルミニウムガリウム窒化物はＩｎｘＡｌｙＧａ１−ｘ−ｙＮと書くことができる。ＧａＮ  ＦＥＴという用語は、ＩＩＩ‐Ｎ半導体材料を含む電界効果トランジスタを指す。
【００１０】
図１は、例示の半導体デバイスの回路図である。半導体デバイス１００は、エンハンスメントモードＧａＮ  ＦＥＴ１０２及びデプリーションモードＧａＮ  ＦＥＴ１０４を含む。エンハンスメントモードＧａＮ  ＦＥＴ１０２のソースノード１０６が、半導体デバイス１００のソース端子１０８に電気的に結合される。エンハンスメントモードＧａＮ  ＦＥＴ１０２のドレインノード１１０が、半導体デバイス１００のドレイン端子１１２に電気的に結合される。
【００１１】
デプリーションモードＧａＮ  ＦＥＴ１０４のドレインノード１１４が、半導体デバイス１００のゲート端子１１６に電気的に結合される。デプリーションモードＧａＮ  ＦＥＴ１０４のソースノード１１８が、エンハンスメントモードＧａＮ  ＦＥＴ１０２のゲートノード１２０に電気的に結合される。デプリーションモードＧａＮ  ＦＥＴ１０４のゲートノード１２２が、半導体デバイス１００のソース端子１０８に電気的に結合される。
【００１２】
エンハンスメントモードＧａＮ  ＦＥＴ１０２のゲートノード１２０は、エンハンスメントモードＧａＮ  ＦＥＴ１０２上のゲート・ソースバイアスが、例えば、５ボルトの最大所望ゲート・ソースバイアスを超えるとき、不利なことに過度な電流を引き出し得る。エンハンスメントモードＧａＮ  ＦＥＴ１０２の閾値電圧が、最大所望ゲート・ソースバイアスより小さい。デプリーションモードＧａＮ  ＦＥＴ１０４のゲート・ソースピンチオフ電圧が、エンハンスメントモードＧａＮ  ＦＥＴの最大所望ゲート・ソースバイアスより小さい。
【００１３】
図２〜図４は、例示の半導体デバイスの断面を図示する。図２を参照すると、半導体デバイス２００が、エンハンスメントモードＧａＮ  ＦＥＴ２０２及びデプリーションモードＧａＮ  ＦＥＴ２０４を含む。エンハンスメントモードＧａＮ  ＦＥＴ２０２は、シリコン基板２２４上に形成される。シリコン基板２２４上にミスマッチ隔離層２２６が形成される。ミスマッチ隔離層２２６は、例えば、１００〜３００ナノメートルのアルミニウム窒化物であり得る。
【００１４】
ミスマッチ隔離層２２６上にバッファ層２２８が形成される。バッファ層２２８は、例えば、１〜７ミクロンの厚みであり得、ミスマッチ隔離層２２６においてアルミニウムリッチであり、バッファ層２２８の頂部表面においてガリウムリッチである、ＡｌｘＧａ１−ｘＮの段階的な（graded）層のスタックを含み得る。
【００１５】
バッファ層２２８上に電気的隔離層２３０が形成される。電気的隔離層２３０は、例えば、３００〜２０００ナノメートルの半絶縁性ガリウム窒化物であり得る。電気的隔離層６０８は、電気的隔離層２３０の上及び下の層間の所望のレベルの電気的隔離を提供するため、例えば、半絶縁性層であり得る。
【００１６】
電気的隔離層２３０上に低欠陥層２３２が形成される。低欠陥層２３２は、例えば、２５〜１０００ナノメートルのガリウム窒化物であり得る。低欠陥層２３２は、電子移動度に不利な影響を有し得る結晶欠陥を最小化するように形成され得、結果として、炭素、鉄、又は他のドーパント種で、例えば、１０１７ｃｍ−３未満のドーピング密度でドープされた低欠陥層２３２となり得る。
【００１７】
低欠陥層２３２上に障壁層２３４が形成される。障壁層２３４は、例えば、８〜３０ナノメートルのＡｌｘＧａ１−ｘＮ又はＩｎｘＡｌｙＧａ１−ｘ−ｙＮであり得る。障壁層２３４におけるＩＩＩ族要素の組成は、例えば、２４〜２８パーセントがアルミニウム窒化物、及び７２〜７６パーセントがガリウム窒化物であり得る。低欠陥層２３２上に障壁層２３４を形成することで、障壁層２３４直下の低欠陥層２３２において、例えば、１×１０１２〜２×１０１３ｃｍ−２の電子密度の、二次元電子ガスが生成される。
【００１８】
障壁層２３４上に任意選択のキャップ層２３６が形成され得る。キャップ層２３６は、例えば、２〜５ナノメートルのガリウム窒化物であり得る。キャップ層２３６は、障壁層２３４におけるアルミニウムの酸化を低減し得る。
【００１９】
エンハンスメントモードゲート２２０が、存在する場合はキャップ層２３６上に、或いはキャップ層が形成されない場合は障壁層２３４上に、形成される。エンハンスメントモードゲート２２０は、ガリウム窒化物、ガリウムアルミニウム窒化物、インジウムガリウムアルミニウム窒化物、インジウムアルミニウム窒化物、及びアルミニウム窒化物などの、ｐ型ＩＩＩ‐Ｎ半導体の１つ又は複数の層を含む。エンハンスメントモードゲート２２０は、金属ゲートキャップ２３８を有し得、金属ゲートキャップ２３８は、電気的性能を改善するためエンハンスメントモードゲート２２０へのオーミック又はショットキーコンタクトを形成する。
【００２０】
ソースコンタクト２０６が、エンハンスメントモードＧａＮ  ＦＥＴ２０２の低欠陥層２３２における二次元電子ガスへのトンネリング接続を形成するように、キャップ層２３６を介して及び障壁層２３４内へ延びて形成される。ソースコンタクト２０６は、エンハンスメントモードゲート２２０から、例えば、５００〜１５００ナノメートル、横方向に離され得る。同様に、ドレインコンタクト２１０が、二次元電子ガスへのトンネリング接続を形成するように、キャップ層２３６を介して及び障壁層２３４内へ延びて形成される。ドレインコンタクト２１０は、エンハンスメントモードゲート２２０から、エンハンスメントモードＧａＮ  ＦＥＴ２０２の最大動作電圧に依存する距離、横方向に離される。例えば、２００ボルトの最大動作電圧のために設計されたエンハンスメントモードＧａＮ  ＦＥＴ２０２では、ドレインコンタクト２１０は、エンハンスメントモードゲート２２０から２〜８ミクロン横方向に離され得る。６００ボルトの最大動作電圧のために設計されたエンハンスメントモードＧａＮ  ＦＥＴ２０２では、ドレインコンタクト２１０は、エンハンスメントモードゲート２２０から５〜２０ミクロン横方向に離され得る。
【００２１】
デプリーションモードＧａＮ  ＦＥＴ２０４は、エンハンスメントモードＧａＮ  ＦＥＴ２０２と同じシリコン基板２２４上に、同じＩＩＩ‐Ｎ層、即ち、ミスマッチ隔離層２２６、バッファ層２２８、電気的隔離層２３０、低欠陥層２３２、障壁層２３４、及び存在する場合任意選択のキャップ層２３６、を用いて形成され得る。デプリーションモードゲート２２２が、存在する場合はキャップ層２３６上に、或いはキャップ層が存在しない場合は障壁層２３４上に、形成される。デプリーションモードゲート２２２は、例えば、１００〜３００ナノメートルのタングステン又はチタンタングステンで、形成され得る。デプリーションモードゲート２２２は、エッチングプロセス又は代替としてリフトオフプロセスを用いてパターニングされ得る。ソースコンタクト２１８及びドレインコンタクト２１４が、エンハンスメントモードＧａＮ  ＦＥＴ２０２を参照して説明したように、デプリーションモードＧａＮ  ＦＥＴ２０４の二次元電子ガスへのトンネリング接続を成すように形成される。
【００２２】
エンハンスメントモードＧａＮ  ＦＥＴ２０２及び／又はデプリーションモードＧａＮ  ＦＥＴ２０４は、図２に示したものとは異なる層構造の中及び上に形成され得る。例えば、電気的隔離層２３０は、障壁層２３４がバッファ層２２８上に形成されるように省かれてもよい。サファイア又はシリコンオンインシュレータ基板が、シリコン基板２２４の代わりに用いられてもよい。
【００２３】
エンハンスメントモードＧａＮ  ＦＥＴ２０２のエンハンスメントモードゲート２２０、ソースコンタクト２０６、及びドレインコンタクト２１０と、デプリーションモードＧａＮ  ＦＥＴ２０４のデプリーションモードゲート２２２、ソースコンタクト２１８、及びドレインコンタクト２１４とは、図１の回路図を参照して説明したように、互いに電気的に結合され、そして、半導体デバイス２００のゲート端子２１６、ソース端子２０８、及びドレイン端子２１２に、電気的に結合される。電気的結合は、例えば、誘電体の層、及びパターニングされた金属相互接続を形成することにより、達成され得る。
【００２４】
半導体デバイス２００の１つの構成において、シリコン基板２２４は、ソース端子２０８に電気的に結合され得る。別の構成において、シリコン基板２２４は、ドレイン端子２１２に電気的に結合され得る。更なる構成において、シリコン基板２２４は、ソース端子２０８及びドレイン端子２１２から電気的に隔離され得る。
【００２５】
本例の代替のバージョンにおいて、デプリーションモードＧａＮ  ＦＥＴ２０４は、エンハンスメントモードＧａＮ  ＦＥＴ２０２とは別個の基板上に形成され得、また、ＩＩＩ‐Ｎ半導体材料の異なる層構造を有し得る。このようなバージョンにおいて、電気的結合は、例えば、ワイヤボンディングにより又はエンハンスメントモードＧａＮ  ＦＥＴ２０２及びデプリーションモードＧａＮ  ＦＥＴ２０４を、導電性のリードを備えたマルチチップキャリアに搭載することにより達成され得る。
【００２６】
図３を参照すると、半導体デバイス３００が、エンハンスメントモードＧａＮ  ＦＥＴ３０２及びデプリーションモードＧａＮ  ＦＥＴ３０４を含む。エンハンスメントモードＧａＮ  ＦＥＴ３０２は、シリコン基板３２４上に、例えば、図２を参照して説明したように、ミスマッチ隔離層３２６、バッファ層３２８、電気的隔離層３３０、低欠陥層３３２、障壁層３３４、及び場合によっては任意選択のキャップ層３３６を備えて形成される。ソースコンタクト３０６及びドレインコンタクト３１０が、図２のエンハンスメントモードＧａＮ  ＦＥＴ２０２を参照して説明したように、エンハンスメントモードＧａＮ  ＦＥＴ３０２の二次元電子ガスへのトンネリング接続を成すように形成される。
【００２７】
エンハンスメントモードＧａＮ  ＦＥＴ３０２において、任意選択のキャップ層３３６及びエンハンスメントモードゲート３２０が形成される前に、エンハンスメントモードゲート３２０の下の障壁層３３４に窪み３４０が形成される。窪み３４０の底部は、例えば、低欠陥層３３２の頂部表面より５〜１５ナノメートル上であり得る。キャップ層３３６及びエンハンスメントモードゲート３２０は、窪み３４０に実質的にコンフォーマルである。窪み３４０においてエンハンスメントモードゲート３２０を形成することは、エンハンスメントモードＧａＮ  ＦＥＴ３０２のための一層低い閾値電圧を有利に提供し得る。
【００２８】
デプリーションモードＧａＮ  ＦＥＴ３０４は、エンハンスメントモードＧａＮ  ＦＥＴ３０２と同じシリコン基板３２４上に、同じＩＩＩ‐Ｎ層、即ち、ミスマッチ隔離層３２６、バッファ層３２８、電気的隔離層３３０、低欠陥層３３２、障壁層３３４、及び存在する場合任意選択のキャップ層３３６、を用いて形成され得る。ＩＩＩ‐Ｎ半導体材料のデプリーションモードゲート３２２が、存在する場合キャップ層３３６上に、或いはキャップ層が存在しない場合は障壁層３３４上に、形成される。デプリーションモードゲート３２２は、例えば、１５０〜３００ナノメートルの、ガリウム窒化物又はアルミニウムガリウム窒化物などのＩＩＩ‐Ｎ半導体材料で形成され得る。ソースコンタクト３１８及びドレインコンタクト３１４が、エンハンスメントモードＧａＮ  ＦＥＴ３０２を参照して説明したように、デプリーションモードＧａＮ  ＦＥＴ３０４の二次元電子ガスへのトンネリング接続を成すように形成される。
【００２９】
上述のように、エンハンスメントモードＧａＮ  ＦＥＴ３０２及び／又はデプリーションモードＧａＮ  ＦＥＴ３０４は、同じ層構造の中及び上に形成され得る。代替として、エンハンスメントモードＧａＮ  ＦＥＴ３０２及び／又はデプリーションモードＧａＮ  ＦＥＴ３０４は、例えば図２を参照して説明したように、図３に示したものとは異なる層構造の中及び上に形成され得る。
【００３０】
エンハンスメントモードＧａＮ  ＦＥＴ３０２のエンハンスメントモードゲート３２０、ソースコンタクト３０６、及びドレインコンタクト３１０と、デプリーションモードＧａＮ  ＦＥＴ３０４のデプリーションモードゲート３２２、ソースコンタクト３１８、及びドレインコンタクト３１４とは、図１の回路図を参照して説明したように、互いに電気的に結合され、そして、半導体デバイス３００のゲート端子３１６、ソース端子３０８、及びドレイン端子３１２に、電気的に結合される。シリコン基板３２４は、ソース端子３０８、ドレイン端子３１２に電気的に結合され得、或いは、ソース端子３０８及びドレイン端子３１２から隔離され得る。
【００３１】
図４を参照すると、半導体デバイス４００が、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２及びデプリーションモードＧａＮ  ＦＥＴ４０４を含む。エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２は、シリコン基板４２４上に、例えば、図２を参照して説明したように、ミスマッチ隔離層４２６、バッファ層４２８、電気的隔離層４３０、低欠陥層４３２、障壁層４３４、及び場合によっては任意選択のキャップ層４３６を備えて形成される。ソースコンタクト４０６及びドレインコンタクト４１０が、図２のエンハンスメントモードＧａＮ  ＦＥＴ２０２を参照して説明したように、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２の二次元電子ガスへのトンネリング接続を成すように形成される。
【００３２】
エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２において、窪み４４０が障壁層４３４に形成される。任意選択のキャップ層４３６及びゲート誘電体層４４２が窪み４４０に形成され、エンハンスメントモード絶縁ゲート４２０がゲート誘電体層４４２上に形成される。窪み４４０の底部が、例えば、低欠陥層４３２の頂部表面より５〜１５ナノメートル上であり得る。窪み４４０においてエンハンスメントモード絶縁ゲート４２０を形成することは、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２のための一層低い閾値電圧を有利に提供し得る。
【００３３】
デプリーションモードＧａＮ  ＦＥＴ４０４は、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２と同じシリコン基板４２４上に、同じＩＩＩ‐Ｎ層、即ち、ミスマッチ隔離層４２６、バッファ層４２８、電気的隔離層４３０、低欠陥層４３２、障壁層４３４、及び存在する場合は任意選択のキャップ層４３６、を用いて形成され得る。ＩＩＩ‐Ｎ半導体材料のデプリーションモードゲート４２２が、存在する場合キャップ層４３６上に、或いはキャップ層が存在しない場合は障壁層４３４上に、形成される。デプリーションモードゲート４２２は、例えば、１５０〜３００ナノメートルの、ガリウム窒化物又はアルミニウムガリウム窒化物などのＩＩＩ‐Ｎ半導体材料で形成され得、又は、図２を参照して説明されるように金属ゲートであり得る。ソースコンタクト４１８及びドレインコンタクト４１４が、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２を参照して説明されるように、デプリーションモードＧａＮ  ＦＥＴ４０４の二次元電子ガスへのトンネリング接続を成すように形成される。
【００３４】
上述のように、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２及び／又はデプリーションモードＧａＮ  ＦＥＴ４０４は、同じ層構造の中及び上に形成され得る。代替として、エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２及び／又はデプリーションモードＧａＮ  ＦＥＴ４０４は、例えば、図２を参照して説明されるように、図４に示したものとは異なる層構造の中及び上に形成され得る。
【００３５】
エンハンスメントモード絶縁ゲートＧａＮ  ＦＥＴ４０２のエンハンスメントモードゲート４２０、ソースコンタクト４０６、及びドレインコンタクト４１０と、デプリーションモードＧａＮ  ＦＥＴ４０４のデプリーションモードゲート４２２、ソースコンタクト４１８、及びドレインコンタクト４１４とは、図１の回路図を参照して説明したように互いに電気的に結合され、そして、半導体デバイス４００のゲート端子４１６、ソース端子４０８、及びドレイン端子４１２に、電気的に結合される。シリコン基板４２４は、ソース端子４０８、ドレイン端子４１２に電気的に結合され得、或いはソース端子４０８及びドレイン端子４１２から隔離され得る。
【００３６】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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