(57)【特許請求の範囲】
【請求項１】
インタフェースパッドに結合された出力において増幅された信号を出力するように構成された信号を出力する手段を含む増幅する手段と、
静電気放電（ＥＳＤ）イベント中に前記増幅する手段の第１の電源及び第２の電源間のクランプ電圧を維持する手段と、前記クランプ電圧を前記維持する手段は、前記増幅する手段の前記第１の電源及び前記第２の電源間に結合され、
前記クランプ電圧に応答して、前記インタフェースパッドから前記第２の電源に放電経路を供給するための前記信号を出力する手段をトリガする手段と、
を具備する装置。
【請求項２】
前記増幅する手段は、クラスＤ電力増幅のための手段を備える、請求項１の装置。
【請求項３】
前記維持する手段は、前記信号を出力する手段と同一の回路内に構成される、請求項１の装置。
【請求項４】
前記トリガする手段は、前記信号を出力する手段と同一の回路内に構成される、請求項１の装置。
【請求項５】
前記信号を出力する手段は、ＢｉｇＦＥＴで構成される、請求項１の装置。
【請求項６】
前記トリガする手段は、
前記クランプ電圧を検知する手段と、
前記クランプ電圧を検知した時、前記信号を出力する手段が前記放電経路を供給できるようにする手段と
を具備する請求項１の装置。
【請求項７】
前記第１の電源は、ＶＤＤ電源として構成され、前記第２の電源はＶＳＳ電源として構成され、前記ＥＳＤイベントは、前記インタフェースパッドで発生する、請求項１の装置。
【請求項８】
前記ＥＳＤイベントは、８ＫＶまでのコンタクトイベント、または１５ＫＶまでの空中放電イベントである、請求項１の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本出願は、一般的に電力増幅器の設計及び動作、具体的には、電力増幅器集積回路に関する静電放電保護の設計及び動作に関する。
【背景技術】
【０００２】
[0002]クラスＤ電力増幅器（ＰＡ）集積回路（ＩＣ）は、オフチップオーディオスピーカーを駆動するためのデバイス中で使用され得る。典型的には、そのようなデバイスは、国際電気標準会議（ＩＥＣ）によって開発された基準のような、業界基準に従った静電放電（ＥＳＤ）保護を提供する必要がある。「ＩＥＣ６１０００−４−２」と呼ばれる、１つの基準は、８ＫＶの接触（contact）及び１５ＫＶの空中放電のシステムレベル保護を要求する。この基準は、ＩＥＣ  ＥＳＤのイベント中の２０アンペア近いピーク電流を減衰させる能力を有するためのシステムを要求する。対照的に、「人体モデル」（ＨＢＭ）と呼ばれる、それほど厳密ではない基準は、１．３アンペアのピーク電流に変換するたった２ＫＶの保護を要求する。ＨＢＭは、ＩＥＣ６１０００−４−２がシステムレベルＥＳＤ試験に関する基準である一方、コンポーネントレベルＥＳＤ試験に関する基準である。
【０００３】
[0003]実際のアプリケーション中で使用されるクラスＤＰＡは、ＨＢＭ及びＩＥＣ基準の両者を満たす必要がある。一履行において、クラスＤＰＡＩＣは、オーディオ信号を出力するために使用される２つのインタフェースピン、及び電圧検知信号を受信するために使用される２つのインタフェースピン、を供給し得る。従って、クラスＤＰＡＩＣは、ＨＢＭ及びＩＥＣの両者の放電イベントに関するＥＳＤ保護を要求する４つまたは複数のピンを有し得る。
【０００４】
[0004]典型的には、外部の過渡電圧サプレッサ（ＴＶＳ）ダイオードは、集積回路に関するＥＳＤ保護を供給するために使用される。しかしながら、ＴＶＳダイオードは高価で、ＥＳＤ保護を要求するＩＣインタフェースピンの数に依存する、度を越えた部品表（ＢＯＭ）のコストに結びつき得る。
【０００５】
[0005]従って、ＨＢＭとＩＥＣの放電イベントに対するクラスＤＰＡのインタフェースピンに関するＥＳＤ保護を提供するための、単純で低価格な機構を有していることは望ましいだろう。
【図面の簡単な説明】
【０００６】
[0006］本明細書に説明される前述の観点は、添付図面とともに用いられた時、下記の説明を参照することにより、より容易に明確になるであろう。
【図１】[0007］図１は、オンチップＥＳＤ保護を有する集積クラスＤ電力増幅器の一典型的な実施形態を有する装置を示す。
【図２】[0008］図２は、図１に示されるクラスＤ電力増幅器の一典型的な詳細図を示す。
【図３】[0009］図３は、ＥＳＤ保護回路の選択された部分の詳細な一典型的な実施形態を示す。
【図４】[0010］図４は、ＭＯＳ伝導モード中で動作し、ＢｉｇＦＥＴとして履行されるＮＭＯＳトランジスタの一典型的な図を示す。
【図５】[0011］図５は、ＭＯＳ伝導モード中で動作する時、図４に示されるＮＭＯＳトランジスタの電流−電圧関係を示す一典型なグラフな図を示す。
【図６】[0012］図６は、集積ＥＳＤ保護を有するクラスＤ電力増幅器の一典型的な実施形態を示す。
【発明の詳細な説明】
【０００７】
[0013]添付図面に関連して以下に記載される詳細な説明は、本発明の典型的な実施形態の説明として意図され、本発明が実施されることができる唯一の実施形態を表すようには意図されていない。本明細書の全体に亘って用いられる「典型的（exemplary）」という用語は、「例、実例、または例示を提供する」を意味し、他の典型的な実施形態に対して、必ずしも好ましいまたは有利であるようには解釈されるべきではない。詳細な説明は、本発明の典型的な実施形態の完全な理解を提供することを目的として特定の詳細を含む。本発明の典型的な実施形態は、これらの特定の詳細なしで実現されうることが当業者に明らかになるであろう。いくつかの事例では、周知の構造およびデバイスが、本明細書に示される典型的な実施形態の新規性を曖昧にすることを避けるために、ブロック図の形式で示される。
【０００８】
[0014]図１は、オンチップＥＳＤ保護１１６を備えた、集積クラスＤ電力増幅器１０２の典型的な実施形態を有するデバイスを示す。例えば、デバイス１００は、携帯電話またはＭＰ３プレーヤーのような、ポータブルオーディオデバイスであり得る。集積クラスＤＰＡ１０２は、オフチップスピーカ１０４を駆動するためのオーディオ信号を出力するためにインタフェースピン１０６および１０８を有している。センス回路１１０は、過負荷条件を示すセンス信号を受信し、かつデバイス１００で他の実体に過負荷条件の指示を出力するために、オーディオスピーカ１０４に結合される。センス信号は、インタフェースピン１１２および１１４を使用して、ＰＡ１０２へも入力される。
【０００９】
[0015]オンチップＥＳＤ保護回路１１６は、ＨＢＭ及びＩＥＣ放電の両者のイベントに関連したＥＳＤからのインタフェースピン１０６、１０８、１１２および１１４を保護するために作動する。例えば、保護回路１１６は、８ＫＶまでの接続イベントおよび／または１５ＫＶまでの空中放電イベントに対するＥＳＤ保護を提供するために作動する。ＥＳＤ保護回路１１６が、クラスＤＰＡ１０２に集積されるので、ＴＶＳダイオードのような、オフチップＥＳＤ保護デバイスの必要性は、除去され、その結果コストを節約する。更に、ＥＳＤ保護回路１１６は、再度コストを減じる最小のシリコンエリアを備えた大規模なＥＳＤのイベントを操作するように構成される。
【００１０】
[0016]図２は、図１に示されるクラスＤ電力増幅器１０２の典型的な詳細な図２００を示す。典型的な実施形態では、ＰＡ１０２は、集積回路上で提供される。ＰＡ１０２は、また同じ回路に集積されるＥＳＤ保護回路１１６を備える。ＥＳＤ保護回路１１６は、スナップバック（ＳＢ）供給クランプ２０２及びトリガ回路２０４を含む。ＥＳＤ保護回路１１６は、スピーカ信号線２２４を使用して、オフチップスピーカ１０４に結合されるインタフェースピン（あるいはパッド）２０６及び２０８にＥＳＤ保護を供給するように構成される。ＰＡ１０２も、センス線２１０を使用して、センス入力を受信するインタフェースパッド２１２及び２１４にＥＳＤ保護を提供するように構成される。
【００１１】
[0017]図２で示されるように、ＳＢ供給クランプ２０２は、ＰＡ１０２の第１及び第２供給を横切って（across）接続される。例えば、第１の供給はＶＤＤ供給で、第２の供給はＶＳＳ供給である。したがって、ＳＢ供給クランプ２０２は、ＰＡ１０２のＶＤＤとＶＳＳとの供給レールを横切って接続される。ＳＢ供給クランプ２０２は、ＥＳＤイベントを放電するために優れた電流導通能力および速いターンオン時間を提供する、あらゆる適切な供給クランプを備える。オペレーション中に、万が一、ＳＢ供給クランプ２０２が、ＥＳＤ放電イベントに応じて活性化すれば、ＳＢ供給クランプ２０２は、保持電圧（ＶＨ）を維持し、ＰＡ１０２を保護するためのＶＤＤとＶＳＳとの供給レールを横切ってクランプ電圧を提供する。
【００１２】
[0018]トリガ回路２０４は、ＰＡ１０２のＶＤＤとＶＳＳとの供給レール間でも結合される。トリガ回路２０４は、ＥＳＤ放電イベントの結果として生じるクランプ電圧を検知し、それに応じてＶＳＳ電源レールへの放電パスを提供するためのＮＭＯＳ出力トランジスタ２１６及び２１８を活性化するために作動する。典型的な実施形態では、トリガ回路２０４は、ＶＤＤ電源レールに関連したクランプ電圧をセンスすることによって、ＥＳＤ放電イベントを検知する。例えば、インタフェースパッド２０６でのＥＳＤ放電イベントに応じて、大規模な電流が、ダイオード２２６を通じてＶＤＤ供給レールへ、経路２２８に沿って流れる。ＥＳＤイベントは、保持電圧（ＶＨ）を維持し、かつＶＤＤとＶＳＳとの供給レールを横切るクランプ電圧を提供するためのＳＢ供給クランプ２０２を活性化することに帰着するだろう。トリガ回路２０４は、ＥＳＤ放電イベントに応じて、ＶＤＤ電源レール上のクランプ電圧を検知し、ＶＳＳ電源レールへの抵抗器２２０及び２２２を通る放電経路を提供するための出力トランジスタ２１６及び２１８を活性化する。ＥＳＤ保護回路１１６のオペレーションの詳細な記述は、図３を参照して下で提供される。
【００１３】
[0019]図３は、図２に示されるＰＡ２００の選択された部分３００の詳細な典型的な実施形態を示す。明瞭さのため部分３００はたった１つのＮＭＯＳ出力トランジスタを含むが、しかしながら回路は、ＮＭＯＳ出力トランジスタを含めるために容易に拡張される。部分３００は、スナップバック供給クランプ２０２、及びＶＤＤとＶＳＳとの供給レールを横切って接続されるトリガ回路２０４を含む。
【００１４】
[0020]トリガ回路２０４は、ＶＤＤ電源レール及び抵抗器３０４の間で接続されたキャパシタ３０２を含む。抵抗器３０４は、キャパシタ３０２とＶＳＳ電源レールとの間で接続される。インバータ３０６は、端子３１０でキャパシタ３０２及び抵抗器３０４の両者に接続されるその入力を有する。インバータ３０６の出力は、トリガトランジスタ３０８のゲート端子に接続される。トリガトランジスタ３０８は、ＶＤＤ供給レールに接続されるソース端子を有する。トリガトランジスタ３０８のドレイン端子は、ＮＭＯＳ出力トランジスタ２１６のゲート端子に接続される。
【００１５】
[0021]オペレーション中に、ＥＳＤイベント（Ｅ１）がインタフェースパッド２０６で生じ得る。イベントＥ１は、経路２２８に沿って流れる大きな流れに帰着し、またＳＢ供給クランプ２０２に保持電圧（ＶＨ）を維持させる、ＩＥＣ放電イベントであり得る。パッド２０６（ＶＰＡＤ）で生成された電圧レベルは、ダイオード２２６を横切る電圧（ＶＤ）、ＶＤＤ電源レールに沿った電圧（ＶＳＲ）、及び供給クランプ２０２を横切るクランプ電圧（ＶＣＬＡＭＰ）の組み合わせから決定され得る。クランプ電圧ＶＣＬＡＭＰは、保持電圧（ＶＨ）に、供給クランプ２０２のオン抵抗に関連された電圧を足した組み合わせである。約（２０ａｍｐｓ）の放電電流を仮定すると、約（０．０５オームの）ダイオードオン抵抗、約（０．０５オームの）ＶＤＤ電源レール抵抗、６ボルトの保持電圧（ＶＨ）、及び約（０．１オームの）供給クランプ２０２オン抵抗であり；パッド電圧（ＶＰＡＤ）は次式から概算される。  
ＶＰＡＤ＝ＶＤ＋ＶＳＲ＋ＶＣＬＡＭＰ 
ＶＰＡＤ〜（０．７＋（２０＊０．０５））＋（２０＊０．０５）＋（６＋（０．１＊２０）  
ＶＰＡＤ〜１０．７ボルト
[0022]ＥＳＤイベント（Ｅ１）に応じて、ノード３１０は、クランプ電圧を提供する供給クランプ２０２の活性化に関連された増加電圧を経験する。ノード３１０での電圧は、インバータ３０６に、トリガトランジスタ３０８をターンオンするトリガ信号３１４を出力させる。ターンオンしたトリガトランジスタ３０８は、ＮＭＯＳ出力トランジスタ２１６を活性化させ、それは、約（０．１オームの）抵抗値を有する、抵抗器２２０を通じて、ＥＳＤイベント（Ｅ１）をＶＳＳへ放電するための導通経路３１２を提供する。  
ＭＯＳ伝導モード
[0023]典型的な実施形態では、ＮＭＯＳ出力トランジスタ２１６は、インタフェースパッド２０６でのパッド電圧を制限するため、かつＶＳＳへの付加的な放電経路３１２を提供するためのＢｉｇＦＥＴとして履行される。ＢｉｇＦＥＴは、ＩＥＣとＨＢＭとのＥＳＤイベントを放電するための十分な放電経路を提供するためのＭＯＳ伝導モードで作動する、大きなチャネル幅で形成されたＮＭＯＳトランジスタである。ＭＯＳ伝導モードのより詳細な記述は、下記に提供される。
【００１６】
[0024]図４は、ＭＯＳ伝導モードで作動するＢｉｇＦＥＴとして構成又は履行された、ＮＭＯＳトランジスタ２１６の典型的な詳細図を示す。典型的な実施形態において、ＭＯＳ導通経路６０２は、大きな放電経路を提供するために作動するＢｉｇＦＥＴによって提供される。
【００１７】
[0025]図５は、ＭＯＳ伝導モードで作動する時、図６に示されるＮＭＯＳトランジスタ２１６の電流−電圧関係を例証する、典型的なグラフ７００を示す。グラフ７００は、縦軸上にパッド電流（Ｉ）、及び横軸上にトランジスタのゲート−ソース電圧（ＶＧＳ）を示す。プロット線７０２によって例証されるように、ＶＧＳ電圧がしきい値（Ｖｔ）を越えた後、その後に線形の電流−電圧関係が一般的にある。
【００１８】
[0026]図６は、集積ＥＳＤ保護を有する、クラスＤ電力増幅器装置８００の典型的な実施形態を示す。例えば、装置８００は、図２に示されるクラスＤＰＡ１０２としての使用に適している。一観点において、装置８００は、ここで記述されているように、機能を提供するように構成された１つまたは複数のモジュールによって履行される。例えば、ある観点では、各モジュールは、ハードウェアおよび／またはソフトウェアを実行するハードウェアを備える。
【００１９】
[0027]装置８００は、インタフェースパッドから信号を出力する手段を含む増幅手段（８０２）を備える第１のモジュールを含み、それは一観点において、ＮＭＯＳ出力トランジスタ２１６及び２１８を備える。
【００２０】
[0028]装置８００は、さらにＥＳＤイベント中のクランプ電圧を維持する手段（８０８）、及び一観点においてスナップバック供給クランプ備える、前記増幅手段の第１及び第２供給を横切って結合されるクランプ電圧を維持する手段、を備える第２モジュールをも備える。
【００２１】
[0029]装置８００は、一観点においてトリガ回路２０４を備える、クランプ電圧に応じてＥＳＤイベント中に第２供給にインタフェースパッドから放電経路を提供するための出力する手段をトリガする手段を備える、第３モジュールをも備える。
【００２２】
[0030]当業者は、情報および信号が、様々な異なる技術および技法のうちの任意のものを使用して表され得る、または処理され得る情報および信号を理解するであろう。例えば、上記の説明を通して参照され得るデータ、命令群、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界あるいは磁気粒子、光学界または光学粒子、あるいはそれら任意の組み合わせによって表わされうる。トランジスタタイプおよび技術は、同じ結果を達成するために置き換えられ、再配列され、またはそうでなければ修正され得ることはさらに認識される。例えば、ＰＭＯＳトランジスタを利用して示される回路は、ＮＭＯＳトランジスタを使用するために変更され得、その反対も同様である。従って、本明細書で開示された増幅器は、様々なトランジスタタイプおよび技術を使用して実現され得、図面で図示されるそれらのトランジスタタイプおよび技術に限定されるわけではない。例えば、ＢＪＴ、ＧａＡｓ、ＭＯＳＦＥＴ、または任意の他のトランジスタ技術のようなトランジスタタイプが使用され得る。
【００２３】
[0031]当業者は、ここに開示された実施形態に関連して説明されたさまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、あるいは両方の組み合わせとしてインプリメントされ得ることをさらに理解するであろう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、さまざまな例示的なコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にそれらの機能の観点から、上に説明された。このような機能が、ハードウェアとしてあるいはソフトウェアとして履行されるかは、システム全体に課せられる設計制約及び特定のアプリケーションに依存する。当業者は、各特定のアプリケーションに関して様々な方法で、説明された機能性を履行し得るが、そのような履行の決定は、本発明の典型的な実施形態の範囲から逸脱を引き起こすとして解釈されるべきでない。
【００２４】
[0032]ここに開示された実施形態に関連して説明されたさまざまな例示的な、論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア・コンポーネント、あるいはここに説明された機能を実行するように設計されたこれらの任意の組み合わせで、履行または実行されうる。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、このプロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシン（state machine）であり得る。プロセッサは、また、例えば、ＤＳＰと、１つのマクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに結合した１つまたは複数のマイクロプロセッサ、または任意のその他のそのような構成の組み合わせといった計算デバイスの組み合わせとしても実現され得る。
【００２５】
[0033]ここで開示された実施形態に関連して記述されたアルゴリズムまたは方法のステップは、ハードウェアにおいて、プロセッサによって実施されるソフトウェアモジュールにおいて、あるいはその２つの組み合わせにおいて、直接的に実現されうる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、抵抗器（resistor）、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、あるいは当該技術分野において周知であるその他任意の形状の記憶媒体において存在し得る。典型的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体は、プロセッサに一体化（集積化）され得る。プロセッサ及び記憶媒体は、ＡＳＩＣ内に存在し得る。ＡＳＩＣは、ユーザ端末内に存在し得る。代替において、プロセッサ及び記憶媒体は、ユーザ端末内にディスクリートコンポーネントとして存在し得る。
【００２６】
[0034]１つまたは複数の典型的な実施形態では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはこれらの任意の組み合わせで履行されうる。ソフトウェアで履行される場合、これら機能は、コンピュータ可読媒体上で、１つまたは複数の命令群またはコードとして送信または記憶されうる。コンピュータ可読媒体は、１つの場所から別の場所へのコンピュータプログラムの転送を促進する何らかの媒体を含むコンピュータ記憶媒体及び通信媒体の両者を含む。非一時的な記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、このようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置またはその他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または伝送するために使用可能であり、かつコンピュータによってアクセスされ得るその他任意の媒体を備え得る。また、任意の接続は、コンピュータ可読媒体と厳密には称されうる。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法は送信媒体の定義に含まれている。ディスク（disk）およびディスク（disc）は、本明細書で使用される場合、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光学ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は通常、磁気的にデータを再生するが、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【００２７】
[0035]開示された実例となる実施形態の説明は、いかなる当業者であっても、本発明の製造または使用を可能にするように提供される。これら典型的な実施形態への様々な修正は、当業者にとって容易に明らかであり、ここに定義された一般的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態にも適用されうる。したがって、本発明は、ここに示された典型的な実施形態に限定されるようには意図されず、ここに開示される原理および新規な特徴と一致する最も広い範囲を与えられることとなる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
インタフェースパッドに結合される出力トランジスタを有する増幅器と、
前記増幅器の第１及び第２の供給を横切って結合され、静電気放電（ＥＳＤ）イベント中に前記第１及び第２の供給を横切ってクランプ電圧を供給するよう構成されたスナップバック供給クランプと、
前記出力トランジスタに結合されるトリガ回路と、前記トリガ回路は、前記クランプ電圧を検知し、前記クランプ電圧が検知された時、前記出力トランジスタが前記インタフェースパッドから前記第２の供給に放電経路を供給できるよう、構成される、
を具備する装置。
［Ｃ２］
前記増幅器は、クラスＤ電力増幅器を備える、Ｃ１の装置。
［Ｃ３］
前記出力トランジスタは、ＢｉｇＦＥＴとして振る舞うよう構成される、Ｃ１の装置。
［Ｃ４］
前記スナップバック供給クランプは、前記増幅器と一体化される、Ｃ１の装置。
［Ｃ５］
前記トリガ回路は、前記増幅器と一体化される、Ｃ１の装置。
［Ｃ６］
前記トリガ回路は、前記クランプ電圧の検知に応答して前記出力トランジスタをターンオンするよう構成されるトリガトランジスタを備える、Ｃ１の装置。
［Ｃ７］
前記トリガ回路は、前記第１供給と第１ノードとの間で接続されるキャパシタと、前記第２供給と前記第１ノードとの間で接続される抵抗器と、を備え、前記キャパシタ及び抵抗器は、前記クランプ電圧に応答して前記第１ノードでの電圧を供給するよう構成される、Ｃ６の装置。
［Ｃ８］
前記トリガ回路は、前記第１ノードに接続されるインバータを備え、前記第１ノードで前記電圧に応答して、前記トリガトランジスタを有効にする反転出力を供給するよう構成される、インバータを備える、Ｃ７の装置。
［Ｃ９］
前記インタフェースパッドは、オフチップスピーカに音楽信号を出力するよう構成される、Ｃ１の装置。
［Ｃ１０］
前記ＥＳＤイベントは、前記インタフェースパッドで発生する、Ｃ９の装置。
［Ｃ１１］
前記ＥＳＤイベントは、８ＫＶまでのコンタクトイベント、又は１５ＫＶまでの空中放電イベントを具備する、Ｃ９の装置。
［Ｃ１２］
前記第１供給は、ＶＤＤ供給として構成され、前記第２供給は、ＶＳＳ供給として構成される、Ｃ１の装置。
［Ｃ１３］
インタフェースパッドからの信号を出力する手段を含む増幅手段と、
静電気放電（ＥＳＤ）イベント中にクランプ電圧を維持する手段と、前記クランプ電圧を維持する手段は、前記増幅する手段の第１及び第２の供給を横切って結合され、
前記クランプ電圧に応答して、前記インタフェースパッドから前記第２の供給に放電経路を供給させるための前記出力手段をトリガする手段と、
を具備する装置。
［Ｃ１４］
前記増幅する手段は、クラスＤ電力増幅手段を備える、Ｃ１３の装置。
［Ｃ１５］
前記維持する手段は、前記出力する手段と一体化される、Ｃ１３の装置。
［Ｃ１６］
前記トリガする手段は、前記出力する手段と一体化される、Ｃ１３の装置。
［Ｃ１７］
前記出力する手段は、ＢｉｇＦＥＴとして振る舞うよう構成される、Ｃ１３の装置。
［Ｃ１８］
前記トリガする手段は、
前記クランプ電圧を検知する手段と、
前記クランプ電圧を検知した時、出力する手段が前記放電経路を供給できるようにする手段と
を具備するＣ１３の装置。
［Ｃ１９］
前記第１の供給は、ＶＤＤ供給として構成され、前記第２の供給はＶＳＳとして構成され、前記ＥＳＤイベントは、前記インタフェースパッドで発生する、Ｃ１３の装置。
［Ｃ２０］
前記ＥＳＤイベントは、８ＫＶまでのコンタクト、または１５ＫＶまでの空中イベントを備える、Ｃ１３の装置。
【図１】
0006591288.tif 000002
【図２】
0006591288.tif 000003
【図３】
0006591288.tif 000004
【図４】
0006591288.tif 000005
【図５】
0006591288.tif 000006
【図６】
0006591288.tif 000007