(57)【特許請求の範囲】
【請求項１】
基板と、ゲートと、ソースと、ドレインと、ボディ領域と、ソースとドレインの間に配置されたフィールド酸化物領域と、基板に形成された第１のウェル領域及び第２のウェル領域と、を備える、横方向拡散金属酸化物半導体電界効果トランジスタであって、
第１のウェル領域は、第１の導電型を備え、第２のウェル領域は、第２の導電型を備え、第１の導電型と第２の導電型は反対の導電型であり、
ソース及びボディ領域は、第２のウェル領域に配置され、
ドレインは、第１のウェル領域に配置され、
ゲートの下の第２のウェル領域は、第２のウェル領域に複数の第１の導電型のゲートドープ領域が設けられ、
ゲートのポリシリコンゲートは、マルチセグメント構造を有し、
セグメントは、お互いから分離され、
ゲートドープ領域のそれぞれは、ポリシリコンゲートの２つのセグメントの間の間隙の下に配置され、
ゲートドープ領域のそれぞれは、ゲートドープ領域の両側面に配置された、ポリシリコンゲートの２つのセグメントの１つである、ソース側のポリシリコンゲートのセグメントと電気的に連結される、横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項２】
ゲートのポリシリコンゲートのセグメントは、フィールド酸化物領域まで延在する、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項３】
さらに、金属配線層を備え、ゲートドープ領域のそれぞれは、金属配線層を介して、ポリシリコンゲートと電気的に連結される、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項４】
ポリシリコンゲートのそれぞれの隣接する２つのセグメントは、さらにソースとドレインの間のチャネル電流と垂直な方向に、複数のゲートドープ領域が設けられている、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項５】
ソースとドレインの間のチャネル電流の方向に隣接するゲートドープ領域の間の間隔は、０．８μｍ以下である、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項６】
３から５セットのゲートドープ領域は、ソースとドレインの間のチャネル電流の方向に設けられ、ゲートドープ領域のそれぞれのセットは、少なくとも１つのゲートドープ領域を備える、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項７】
ゲートドープ領域のそれぞれのセットは、複数のゲートドープ領域を備え、それぞれのセットのゲートドープ領域のそれぞれは、ソースとドレインの間のチャネル電流に垂直な方向に配置されている、請求項６に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項８】
ゲートドープ領域のそれぞれは、１μｍから２．５μｍの幅を有する、請求項６に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項９】
ゲートドープ領域のそれぞれは、ピーク濃度が１．０Ｅ１７／ｃｍ３から２．０Ｅ１７／ｃｍ３である、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項１０】
ゲートドープ領域のそれぞれは、注入ドーズが０．８Ｅ１３／ｃｍ２から１．５Ｅ１３／ｃｍ２である、請求項９に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項１１】
ゲートドープ領域のそれぞれは、接合深さが０．８μｍである、請求項９に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項１２】
第１の導電型は、Ｎ型であり、第２の導電型は、Ｐ型である、請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体技術に関連し、さらに特に、ＲＥＳＵＲＦ構造を有する、横方向拡散金属酸化物半導体電界効果トランジスタに関連する。
【背景技術】
【０００２】
ＲＥＳＵＲＦ（表面電界緩和（ｒｅｄｕｃｅｄ  ｓｕｒｆａｃｅ  ｆｉｅｌｄ））原理を用いる基礎構造は、低ドープＰ型基板と低ドープＮ型エピタキシャル層からなる。横方向のＰ−ウェル／Ｎ−エピ接合と縦方向のＰ−サブ／Ｎ−エピ接合が形成されるように、Ｐウェルは、エピタキシャル層に形成され、Ｎ＋、Ｐ＋はＰウェルに埋め込まれる。横接合の両方の端部において、高ドープ濃度のために、横接合の降伏電圧は、縦接合の降伏電圧より小さい。ＲＥＳＵＲＦの基礎原理は、横接合が、横接合と縦接合の相互作用を使うことによって、臨界アバランシェ降伏電界に到達する前に、エピタキシャル層が完全に空乏化されることを可能とすることである。ある程度、装置パラメータを最適化することによって、装置の降伏は、縦接合に起き、それにより、表面電界の減少に関与する。
【０００３】
オン抵抗Ｒｓｐを改善するために、ＲＥＳＵＲＦ構造を有する従来の横方向拡散金属酸化物半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ（ｌａｔｅｒａｌｌｙ  ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）は、主に、ドリフト領域の不純物濃度を調整する一方で、ＲＥＳＵＲＦ要求を満足する。しかしながら、ドーピング濃度とオフ状態降伏の逆関係によって、ドリフト領域の抵抗Ｒｄｒを改善することのみによって、オン抵抗を改善することは、その限界があった。
【０００４】
したがって、低オン抵抗を有する横方向拡散金属酸化物半導体電界効果トランジスタを提供する必要がある。
【発明の概要】
【０００５】
横方向拡散金属酸化物半導体電界効果トランジスタは、基板と、ゲートと、ソースと、ドレインと、ボディ領域と、ソースとドレインの間に配置されたフィールド酸化物領域と、基板に形成された第１のウェル領域及び第２のウェル領域と、を備える。第１のウェル領域は、第１の導電型を備え、第２のウェル領域は、第２の導電型を備える。第１の導電型と第２の導電型は反対の導電型である。ソース及びボディ領域は、第２のウェル領域に配置され、ドレインは、第１のウェル領域に配置される。ゲートの下の第２のウェル領域は、そこに複数の第１の導電型のゲートドープ領域が設けられる。ゲートのポリシリコンゲートは、マルチセグメント構造を有し、セグメントは、お互いから分離される。ゲートドープ領域のそれぞれは、ポリシリコンゲートの２つのセグメントの間の間隙の下に配置される。ゲートドープ領域のそれぞれは、ゲートドープ領域のそれぞれのポテンシャルがゲートのポテンシャルと同じになるように、ゲートドープ領域の両側面に配置された、ポリシリコンゲートの２つのセグメントの１つである、ソースと隣接するポリシリコンゲートのセグメントと電気的に（直接接触するかまたは金属配線層を通して）連結される。
【０００６】
前述の横方向拡散金属酸化物半導体電界効果トランジスタにおいて、チャネル電子の数は増加し、電子は、ソースからドレインへ流れる間に数回、加速され、これはチャネル電界とチャネル電流の増加に相当する。それゆえ、チャネル抵抗が減り、それによってオン抵抗を減らす。その一方で、チャネル抵抗の減少は、ドリフト領域の最適化空間を改善することを助けるので、ドリフト領域の濃度を、更に減らすことができ、それにより、装置の耐圧（降伏電圧）を改善する。代わりに、ドリフト領域の長さを、さらに短くすることができる一方で、耐圧を一定に維持し、それによりコストを減らす。
【図面の簡単な説明】
【０００７】
本発明の実施形態による、または、より明確に従来技術において、技術的な解決方法を描くために、実施形態または従来技術を記載する、添付図は、続いて、簡潔に導入される。一見したところ、続く記載の添付図は、本発明のいくつかの実施形態のみであるようだが、当業者は、創作努力なく、添付図から他の図を導き出すことができる。
【０００８】
【図１】１つの実施形態による、横方向拡散金属酸化物半導体電界効果トランジスタの概略図である。
【図２】図１の横方向拡散金属酸化物半導体電界効果トランジスタの部分的な、上平面図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態は、添付図を参照して、今後さらに完全に記載される。本発明のさまざまな実施形態は、しかしながら、多くの異なる形態で具体化され、本明細書で記載された実施形態に限定されると解釈されるべきでない。むしろ、これらの実施形態は、この開示が徹底的で完全であり、当業者に本発明の範囲を完全に伝達するように、提供される。
【００１０】
別段の定義がなければ、本明細書で用いられる全ての用語（技術及び科学用語を含む）は、この発明が属する、当業者によって共通に理解されるのと同じ意味を有する。さらに、例えば、一般的に使用される辞書に定義されるものなどの、用語は、従来技術の観点でそれらの意味と一致する意味を有するとして解釈されるべきであり、本明細書でそのように明確に定義されることなく、理想化され、または過度に形式的な意味で解釈されないと理解されよう。本明細書で使われる用語「及び／または」（ａｎｄ／ｏｒ）は、関連して記載された項目の１以上の任意のおよび全ての組み合わせを含む。
【００１１】
本明細書で使われる半導体語彙は、当業者で共通に使われる技術用語である。例えば、Ｐ型及びＮ型不純物に関して、ドーピング濃度を区別するために、Ｐ＋（Ｐ＋  ｔｙｐｅ）型は、単に重いドープ濃度を備えるＰ型（Ｐ−ｔｙｐｅ）を表し、Ｐ型（Ｐ  ｔｙｐｅ）は、中間ドープ濃度を備えるＰ型（Ｐ−ｔｙｐｅ）を表し、Ｐ−型（Ｐ−  ｔｙｐｅ）は、軽いドープ濃度を備えるＰ型（Ｐ−ｔｙｐｅ）を表す。Ｎ＋型（Ｎ＋  ｔｙｐｅ）は、重いドープ濃度を備えるＮ型（Ｎ−ｔｙｐｅ）を表し、Ｎ型（Ｎ  ｔｙｐｅ）は、中間ドープ濃度を備えるＮ型（Ｎ−ｔｙｐｅ）を表し、Ｎ−型（Ｎ−  ｔｙｐｅ）は、軽いドープ濃度を備えるＮ型（Ｎ−ｔｙｐｅ）を表す。
【００１２】
図１は、Ｐ型基板１１０、Ｎウェル１２２、Ｐウェル１２４、Ｐウェル１２４に配置されたＮ＋ソース１５０及びＰ＋ボディ領域１６０、Ｎウェル１２２のＮ＋ドレイン１４０、Ｐウェル１２４のゲートドープ領域１８４、及びソース１５０とドレイン１４０の間に配置されたフィールド酸化物領域１７０を含む、１つの実施形態による横方向拡散金属酸化物半導体電界効果トランジスタの概略図である。ポリシリコンゲート１８２はマルチセグメント構造を有する。ドレイン１４０に最も近いポリシリコンゲート１８２のセグメントは、フィールド酸化物領域１７０まで延在し、多結晶電界プレートとして、機能する。ソース１５０に最も近いポリシリコンゲート１８２のセグメントの１つの端部は、ソース１５０まで延在する。描かれた実施形態において、第１の導電型はＮ型であり、第２の導電型はＰ型である。代わりの実施形態において、第１の導電型は、Ｐ型であることができ、第２の導電型は、Ｎ型である。
【００１３】
前述の横方向拡散金属酸化物半導体電界効果トランジスタがオン状態であるとき、電子は、ゲートの下のチャネル（図１のポリシリコンゲート１８２の最も左のセグメントの下のサブチャネル）の中にソース１５０から注入される。ゲートとソース１５０のポテンシャル差によって、高電界が、図１のゲートドープ領域１８４の一番左の１つに入るようにチャネル電子を加速するために形成される。その後、電子は、ドレイン１４０に向かって動き続け、第２のサブチャネル（図１の左からポリシリコンゲート１８２の第２のセグメントの下のチャネル）に入り、及び同様に、チャネルの右側に、ゲートドープ領域１８４によって加速される。同様に、電子は、連続的にソース１５０からドレイン１３０に向かって動く間、隣接する２つのゲートドープ領域１８４の間で加速される。
【００１４】
１つの実施形態において、ＬＤＭＯＳＦＥＴは、さらに、金属配線層を含む。図１を参照すると、描かれた実施形態において、金属電極がゲートドープ領域１８４のそれぞれ上の、ポリシリコンゲート１８２の２つのセグメントの間の間隙に設けられ、金属配線層を形成する。ゲートドープ領域１８４のそれぞれは、金属配線層を介してその左側でポリシリコンゲート１８２のセグメントと電気的に連結され（図１で図示せず）、それゆえ、高電界下で、高キャリア移動度を提供するように、ポリシリコンゲート１８２のそれぞれのセグメントによって形成されたサブチャネルが、飽和領域で動作することを確実にする。
【００１５】
より多くのゲートドープ領域１８４を、さらにオン抵抗を減らすことを助けるために設けることができる。しかしながら、装置幅が一定である場合に、より多くのゲートドープ領域１８４が幅方向に、より小さい幅で、ゲートドープ領域１８４のそれぞれの間隔で、設けられることが理解されるべきである。それゆえ、製造の正確性が十分高くない状況下で、設計でお互いから離れたドープ領域１８４は、製造中に１つにお互いに接続され、ＲＥＳＵＲＦの効果を失い、装置の降伏電圧ＢＶに反対の効果を与えるかもしれない。それゆえ、１つの実施形態において、ＬＤＭＯＳＦＥＴは、ソースとドレインの接続方向に、３から５セットのゲートドープ領域１８４が設けられる。描かれた実施形態において、図１を参照すると、４つのセットのゲートドープ領域１８４が設けられる。
【００１６】
１つの実施形態において、ゲートドープ領域１８４のそれぞれのセットは、複数のゲートドープ領域を含む。図２を参照すると、それぞれのセットにおけるゲートドープ領域１８４のそれぞれは、ソース１５０とドレイン１４０の間のチャネル電流に垂直な方向に配置される。図２は、ソース１５０とドレイン１４０の間のチャネル電流の方向（すなわち、ソース１５０とドレイン１４０の接続方向）はＸ軸であり、装置の高さ方向は、空間直交座標系を規定するためのＺ軸であることを示す上平面図である。複数のゲートドープ領域１８４は、Ｘ軸方向だけでなく、Ｙ軸方向（またはＸＹ平面のＹ軸に対するある角度における方向）も設けられる。一部品の（すなわち単一の）ゲートドープ領域構造と比較して、この形態は、注入の小さい狂いが大きな耐圧変動を引き起こさないように、Ｐウェル１２４とゲートドープ領域１８４の電荷バランスを達成する一方で、注入プロセスの冗長性を改善する結果につながる。構造は、最大電流パスを保証し、Ｐウェル１２４のオン抵抗を減らすこともできる。同時に、これらのゲートドープ領域１８４は、Ｐウェル１２４を空乏化することを助けることができ、それにより、装置の耐圧を改善する。
【００１７】
１つの実施形態においてソース１５０とドレイン１４０の間の接続方向において、隣接するゲートドープ領域１８４の間の間隔は０．８μ以下である。この方法によって、ゲートドープ領域１８４は、製造中にお互いに接続されず、オン抵抗を減らすためのよりよい効果を得ることができる。それに応じて、ゲートドープ領域１８４のそれぞれは、１μｍから２．５μｍの幅（すなわち、ソース１５０とドレイン１４０の間の接続方向の大きさ）を有する。
【００１８】
１つの実施形態において、ゲートドープ領域１８４は、注入ドーズが０．８Ｅ１３／ｃｍ２から１．５Ｅ１３／ｃｍ２であり、接合深さは約０．８μｍであり、ピーク濃度は、１．０Ｅ１７／ｃｍ３から２．０Ｅ１７／ｃｍ３である。前述の条件下で、装置は、約６００Ｖの最小降伏電圧を達成することができる。
【００１９】
従来の構造と比較して、前述のＬＤＭＯＳＦＥＴのチャネル電子の数は、増加し、電子は、ソースからドレインに流れる間に数回、加速され、これは、チャネル電界及びチャネル電流の増加に相当する。それゆえ、チャネル抵抗は、減り、それによってオン抵抗を減らす。一方で、チャネル抵抗の減少は、ドリフト領域の最適化空間を改善することを助け、ドリフト領域の濃度をさらに減らすことができ、それにより装置の耐圧（降伏電圧）を改善する。代わりに、ドリフト領域の長さを、さらに短くする一方で、耐圧を一定に維持し、それにより装置コストを減らす。
【００２０】
記載がいくつかの実施形態を参照して本明細書に描かれ、記載されるが、記載は、示された詳細に限定されることを意図していない。改変は請求項の均等物の範囲（ｓｃｏｐｅ）と範囲（ｒａｎｇｅ）の中で、詳細になされることができる。
【図１】
0006615348.tif 000002
【図２】
0006615348.tif 000003