(57)【特許請求の範囲】
【請求項１】
半導体基板上に、複数のフォトダイオードを配列して構成されたイメージセンサにおいて、
互いに隣接するフォトダイオードの間の位置であって、前記フォトダイオードの周囲を囲むように、上記フォトダイオードのカソード部に形成された深溝と、
上記深溝内に絶縁酸化膜を介してポリシリコンを埋め込むことにより、上記フォトダイオードのカソード部と上記ポリシリコンとの間で形成されたキャパシタとを備え、
上記ポリシリコンを上記フォトダイオードのアノード部に接続することを特徴とするイメージセンサ。
【請求項２】
上記深溝は、前記各フォトダイオードの周囲を囲む四角筒形状で形成されたことを特徴とする請求項１記載のイメージセンサ。
【請求項３】
上記キャパシタは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）容量であることを特徴とする請求項１又は２記載のイメージセンサ。
【請求項４】
上記フォトダイオードが受光したときに発生する電荷を上記キャパシタに蓄積することを特徴とする請求項１〜３のうちのいずれか１つに記載のイメージセンサ。
【請求項５】
上記フォトダイオード及び上記キャパシタに接続されたトランジスタであって、上記キャパシタに蓄積した電荷を増幅するトランジスタをさらに備えたことを特徴とする請求項４記載のイメージセンサ。
【請求項６】
請求項１〜５のうちのいずれか１つに記載のイメージセンサを備えた撮像装置。
【請求項７】
請求項６記載の撮像装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフォトダイオードを２次元に配列することで構成したイメージセンサと、当該イメージセンサを備えた撮像装置と、当該撮像装置を用いた電子機器とに関する。
【背景技術】
【０００２】
半導体基板を用いた半導体装置において、光電変換素子が２次元に配置されて形成されたイメージセンサが知られている。このようなイメージセンサとして、光電変換素子とトランジスタの組が画素を構成し、隣り合う画素がシリコン酸化膜で分離された構造のものが既に知られている。しかし、従来のイメージセンサでは、隣り合う画素同士で、入射した光により発生する光電荷が混ざってしまうという問題があった。
【０００３】
この問題点を解決するために、深いウェル領域で隣り合う画素同士を分離する方法が公開されている（例えば、特許文献１を参照）。特許文献１には、フォトダイオードのＰＮ接合より深い領域で発生した光電荷を横方向に拡散させない目的で、隣り合う光電変換素子の間の位置において半導体基板に、フォトダイオードよりも深い位置となるように深溝を形成したことを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、例えば３トランジスタ型ＡＰＳなどの従来技術に係る光電変換素子は、発生した電荷をゲートに蓄積するトランジスタが平面上に存在することで、飽和露光量を大きくしようとすると、画素サイズが大きくなってしまうという問題があった。
【０００５】
また、特許文献２において、フォトダイオードのＰＮ接合領域をより深い位置に生成するために、Ｎ型の不純物領域を横方向に拡散させない目的で、フォトダイオード形成部周辺に深溝を設け、さらにその内部を導電材を充填することで信号読み出し電極としても機能させる手法について開示されている。しかし、特許文献２のイメージセンサでは、飽和露光量が小さいため感知できる入射光の上限が低い、という課題を解決するため、蓄積容量素子を大きくし、そのことによって画素サイズが大きくなってしまうという上述の問題は解消できていない。
【０００６】
本発明の目的は以上の問題点を解決し、例えばフォトダイオードを２次元に配列することで構成したイメージセンサにおいて、隣り合う画素同士で入射した光により発生する光電荷が混ざってしまうことを防止するとともに、飽和露光量を大きくしても画素サイズが大きくならないイメージセンサを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係るイメージセンサは、半導体基板上に、複数のフォトダイオードを配列して構成されたイメージセンサにおいて、
互いに隣接するフォトダイオードの間の位置であって、上記フォトダイオードのカソード部に形成された深溝と、
上記深溝内に絶縁酸化膜を介してポリシリコンを埋め込むことにより、上記フォトダイオードのカソード部と上記ポリシリコンとの間で形成されたキャパシタとを備え、
上記ポリシリコンを上記フォトダイオードのアノード部に接続することを特徴とする。
【発明の効果】
【０００８】
従って、本発明に係るイメージセンサによれば、隣り合う画素同士で入射した光により発生する光電荷が混ざってしまうことを防止するとともに、飽和露光量を大きくしても画素サイズが大きくならないイメージセンサを提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る１画素分のイメージセンサの回路構成を示す回路図である。
【図２】図１のイメージセンサの平面図である。
【図３】図２のＡ−Ａ’線についての縦断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
図１は本発明の一実施形態に係る１画素分のイメージセンサの回路構成を示す回路図である。また、図２は図１のイメージセンサの平面図であり、図３は図２のＡ−Ａ’線についての縦断面図である。図１〜図３において、対応する部分、領域又は素子は同一の符号を付している。また、図１〜図３はイメージセンサの１画素分の構成を図示しているが、当該１画素分の構成は、複数のフォトダイオードＤ１（光電変換素子）を公知のごとく行列の２次元形状で配列されてイメージセンサを構成する。
【００１２】
図１〜図３において、本実施形態に係るイメージセンサは、フォトダイオードＤ１と、増幅用ＭＯＳトランジスタＱ１と、選択用ＭＯＳトランジスタＱ２と、リセット用ＭＯＳトランジスタＱ３と、バイアス用ＭＯＳトランジスタＱ４とを備える。また、イメージセンサでは、互いに隣接するフォトダイオードＤ１の間の位置であって、フォトダイオードＤ１のＰＮ接合よりも深い位置までフォトダイオードＤ１のカソードに形成された深溝１１を形成する。そして、深溝１１内に絶縁酸化膜７を介してポリシリコン８を埋め込むことで、フォトダイオードＤ１のカソードとポリシリコン８との間でＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）容量にてなるキャパシタＣ７ＭＯＳを形成する。さらに、ポリシリコン８をフォトダイオードＤ１のアノードに接続することでフォトダイオードＤ１をキャパシタＣ７ＭＯＳと並列に接続したことを特徴としている。
【００１３】
フォトダイオードを２次元に配列したデバイスとして、ＣＭＯＳセンサ、ＣＣＤセンサなどの固体撮像素子がある。特にＣＭＯＳセンサは、その信号を画素毎に設置したＭＯＳＦＥＴで選択的に出力する。このような構成から、フォトダイオード、画素毎の出力選択スイッチ、周辺回路といった構成要素を全て一般的なＣＭＯＳ半導体プロセスで同一基板上に作りこめるという特徴がある。それ故、プロセスルールの微細化に伴って、１画素の寸法の縮小による高解像度化が進められている。
【００１４】
ところで、フォトダイオードは、ＰＮ接合によって形成され、そこに逆バイアス電圧を加えることで空乏層を拡げ、そこに入射した光が光電変換され、電荷が発生する。一般的なＣＭＯＳイメージセンサでは、発生した電荷をフローティングディフュージョン領域に蓄積し、それを電圧として読み出すことで信号として取り出している。
【００１５】
図１において、フォトダイオードＤ１により受光された電荷はＭＯＳトランジスタＱ１のゲートに印加されてＰＭＯＳゲート容量に溜め込む。この電荷はＭＯＳトランジスタＱ１により増幅され、選択用ＭＯＳトランジスタＱ２により選択されて出力電圧Ｖｏｕｔとして出力される。ここで、ＭＯＳトランジスタＱ４はバイアス電圧Ｖｂｉａｓに応じてＭＯＳトランジスタＱ１にバイアス電圧を供給する。また、ＭＯＳトランジスタＱ３は、フォトダイオードＤ１による受光する前に、リセット信号の電圧Ｖｒｓｔに応答して基準電圧Ｖｒｅｆを用いて上記電荷をリセットする。なお、キャパシタＣ７ＭＯＳについては詳述する。
【００１６】
以上のように構成されたイメージセンサは、フローティングディフュージョンを用いず、電荷をＭＯＳトランジスタＱ１のＰＭＯＳゲート容量に溜め込むような構造となっている。このとき、光電変換によって発生した電荷が蓄積される部分は、フォトダイオードＤ１自体のアノード−カソード間、及びＭＯＳトランジスタＱ１のＰＭＯＳゲート容量になる。これら全体の蓄積容量によって、光電変換可能な光量の上限、すなわち飽和露光量が決まる。ここで示した蓄積容量は、一般的なフローティングディフュージョンと異なり、深溝をゲート容量としており、フローティングディフュージョンと比較して、数倍大きな容量とすることができる。
【００１７】
図２において、図１の回路のうちＭＯＳトランジスタＱ４を除く回路を図示しており、図３において、ＭＯＳトランジスタＱ１，Ｑ２付近の回路を図示している。
【００１８】
図２及び図３において、例えばＮ＋型シリコン半導体基板である半導体基板１にＮ型シリコン層２が形成され、シリコン層２においてフォトダイオードＤ１のためのＰ型不純物拡散層６ｄを形成する。また、シリコン層２においてＭＯＳトランジスタＱ１，Ｑ２のためにＰ型不純物拡散層６ａ〜６ｃを形成する。さらに、シリコン層２上にゲート酸化膜４を形成した後、ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のためのポリシリコンゲート３ａ，３ｂ，３ｃを形成する。ここで、Ｐ型不純物拡散層６ｄとシリコン層２との間でフォトダイオードＤ１を構成する。また、ポリシリコンゲート３ａとＰ型不純物拡散層６ａ，６ｂによりＭＯＳトランジスタＱ１を構成し、ポリシリコンゲート３ｂとＰ型不純物拡散層６ｂ，６ｃによりＭＯＳトランジスタＱ２を構成する。さらに、ポリシリコンゲート３ｃとＰ型不純物拡散層６ｅ，６ｆによりＭＯＳトランジスタＱ３を構成する。
【００１９】
また、シリコン層２において、互いに隣接するフォトダイオードＤ１の間の位置であって、フォトダイオードＤ１のＰＮ接合よりも深い位置までフォトダイオードＤ１のカソードに形成された深溝１１を形成する。ここで、深溝１１は略四角筒形状を有する。深溝１１によって画素同士は電気的に完全に分離されるため、隣り合う画素同士を絶縁酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素の距離を縮めやすく、微細化がしやすいという利点がある。以上のことは、Ｎ型とＰ型を入れ替えても、同様のことがいえる。
【００２０】
さらに、ゲート酸化膜４及びポリシリコンゲート３ａ，３ｂ，３ｃ上に絶縁酸化膜９Ａを形成し、絶縁酸化膜９Ａの所定の位置においてその厚さ方向で貫通するスルーホールを形成して導体を充填することでビア導体１２ａ〜１２ｃを形成する。また、ビア導体１２ａ〜１２ｃ等に接続する第１配線導体５ａ〜５ｆを形成した後、絶縁酸化膜９Ｂを形成し、絶縁酸化膜９Ｂの所定の位置においてその厚さ方向で貫通するスルーホールを形成して導体を充填することでビア導体１３ａ〜１３ｃを形成する。さらに、ビア導体１３ａ〜１３ｃ等に接続する第２配線導体１０ａ〜１０ｃを形成した後、第２配線導体１０ａ〜１０ｃから所定の電圧Ｖｏｕｔ，Ｖｒｅｆ等に結線を行う。
【００２１】
図２及び図３において、ＭＯＳトランジスタＱ１のポリシリコンゲート３ａはポリシリコン８に接続される。ＭＯＳトランジスタＱ１のドレイン領域を形成するＰ＋型不純物拡散層６ａはビア導体１２ａ、第１配線導体５ａ、ビア導体１３ａを介して第２配線導体１０ａに接続され、第２配線導体１０ａは接地される。ＭＯＳトランジスタＱ２のソース領域を形成するＰ＋不純物拡散層６ｃはビア導体１２ｃ、第１配線導体５ｂ、及びビア導体１３ｂを介して第２配線導体１０ｂに接続され、第２配線導体１０ｂは出力電圧Ｖｏｕｔの端子に接続される。ＭＯＳトランジスタＱ３のポリシリコンゲート３ｃはビア導体１２ｇ、及び第１配線導体５ｄを介してリセット電圧Ｖｒｅｓｔの端子に接続される。ＭＯＳトランジスタＱ３のソース領域を形成するＰ＋型不純物拡散層６ｅは第１配線導体５ｅ及びビア導体１２ｄを介してＰ＋型不純物拡散層６ｄに接続される。また、不純物拡散層６ｅは、第１配線導体５ｅ及びビア導体１２ｅを介してポリシリコン８及びポリシリコンゲート３ａに接続される。
【００２２】
本実施形態に係るイメージセンサによれば、深溝１１内に絶縁酸化膜７を介してポリシリコン８を埋め込むことで、フォトダイオードＤ１のカソードとポリシリコン８との間でＭＯＳ容量にてなるキャパシタＣ７ＭＯＳを形成する。さらに、ポリシリコン８をフォトダイオードＤ１のアノードに接続することでフォトダイオードＤ１をキャパシタＣ７ＭＯＳと並列に接続した。これにより、フォトダイオードＤ１のアノード−カソード間の蓄積容量を増大できる。すなわち、画素分離の際に形成される深溝１１のキャパシタＣ７ＭＯＳを、画素分離のためだけでなくフォトダイオードＤ１のアノードに接続する蓄積容量成分として利用することにより、フォトダイオードＤ１の飽和露光量を増大させることができる。
【００２３】
本実施形態によれば、半導体基板上に、フォトダイオードＤ１が２次元に配列されて構成されたイメージセンサにおいて、２次元イメージセンサの画素分離の方法に用いる深溝１１に埋め込まれたポリシリコン８を、フォトダイオードＤ１のアノードと接続する。これにより、埋め込まれたポリシリコン８とフォトダイオードＤ１のカソード領域との間で構成されるキャパシタＣ７ＭＯＳを、受光によって発生する電荷を蓄積する容量として活用する。さらに、フォトダイオードＤ１に蓄積する電荷量を増やして、飽和露光量を大きくし、さらに画素サイズの増大を抑えることができる。
【００２４】
以上の実施形態においては、半導体基板としてシリコン基板を用いているが、本発明はこれに限らず、シリコン基板以外の半導体基板を用いてもよい。
【産業上の利用可能性】
【００２５】
以上の実施形態に係るイメージセンサは、例えばディジタルカメラなどの撮像装置に適用することができ、当該撮像装置は、例えば携帯電話機、スマートホン、パーソナルコンピュータなどの電子機器に設けられる。
【符号の説明】
【００２６】
１…半導体基板、
２…シリコン層、
３ａ〜３ｃ…ポリシリコンゲート、
４…ゲート酸化膜、
５ａ〜５ｆ…第１配線導体、
６ａ〜６ｄ…不純物拡散層、
７…絶縁酸化膜、
８…ポリシリコン、
９Ａ，９Ｂ…絶縁酸化膜、
１０ａ〜１０ｃ…第２配線導体、
１１…深溝、
１２ａ〜１２ｈ…ビア導体、
１３ａ〜１３ｃ…ビア導体、
Ｃ７ＭＯＳ…キャパシタ、
Ｄ１…フォトダイオード、
Ｑ１〜Ｑ３…ＰチャンネルＭＯＳトランジスタ。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２０１５−０５６６２２号公報
【特許文献２】特開昭６１−２６０６７２号公報
【図１】
0006610033.tif 000002
【図２】
0006610033.tif 000003
【図３】
0006610033.tif 000004