(57)【特許請求の範囲】
【請求項１】
基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、
前記半導体層は、
Ｉｎ、ＺｎおよびＧａを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比Ｒ［Ｉｎ］、Ｚｎの原子数比Ｒ［Ｚｎ］およびＧａの原子数比Ｒ［Ｇａ］は、Ｒ［Ｉｎ］＞Ｒ［Ｚｎ］＞Ｒ［Ｇａ］を満たす、第１の酸化物半導体層と、
Ｉｎ、ＺｎおよびＧａを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比ｒ［Ｉｎ］、Ｚｎの原子数比ｒ［Ｚｎ］およびＧａの原子数比ｒ［Ｇａ］は、ｒ［Ｚｎ］＞ｒ［Ｉｎ］、かつ、ｒ［Ｇａ］＞ｒ［Ｉｎ］を満たす、第２の酸化物半導体層と、
前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された、Ｉｎ、ＺｎおよびＧａを含む中間酸化物半導体層であって、前記中間酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比、Ｚｎの原子数比およびＧａの原子数比は略等しい、中間酸化物半導体層と
を含む積層構造を有し、
前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層であり、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている半導体装置。
【請求項２】
基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、
前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、
前記半導体層は、
Ｉｎ、ＺｎおよびＧａを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比Ｒ［Ｉｎ］、Ｚｎの原子数比Ｒ［Ｚｎ］およびＧａの原子数比Ｒ［Ｇａ］は、Ｒ［Ｉｎ］＞Ｒ［Ｚｎ］＞Ｒ［Ｇａ］を満たす、第１の酸化物半導体層と、
Ｉｎ、ＺｎおよびＧａを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比ｒ［Ｉｎ］、Ｚｎの原子数比ｒ［Ｚｎ］およびＧａの原子数比ｒ［Ｇａ］は、ｒ［Ｚｎ］＞ｒ［Ｉｎ］、かつ、ｒ［Ｇａ］＞ｒ［Ｉｎ］を満たす、第２の酸化物半導体層と、
前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された、Ｉｎ、ＺｎおよびＧａを含む中間酸化物半導体層であって、前記中間酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比、Ｚｎの原子数比およびＧａの原子数比は略等しい、中間酸化物半導体層と
を含む積層構造を有し、
前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は、非晶質状態の酸化物半導体と、前記第１および第２の酸化物半導体層よりも結晶サイズの小さい微結晶とを含み、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている半導体装置。
【請求項３】
前記第１の酸化物半導体層のエネルギーギャップＧ１、前記第２の酸化物半導体層のエネルギーギャップＧ２、前記中間酸化物半導体層のエネルギーギャップＧｍは、Ｇ２＞Ｇｍ＞Ｇ１を満たす、請求項１または２に記載の半導体装置。
【請求項４】
前記中間酸化物半導体層は、前記第１の酸化物半導体層および前記第２の酸化物半導体層と接している、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも小さい、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記薄膜トランジスタはボトムゲート構造を有し、前記第１の酸化物半導体層は前記ゲート絶縁層の上面と接している、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記薄膜トランジスタはチャネルエッチ構造を有する、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１の酸化物半導体層の厚さは１ｎｍ以上５０ｎｍ以下、前記第２の酸化物半導体層の厚さは２０ｎｍ以上１３０ｎｍ以下、前記中間酸化物半導体層の厚さは１５ｎｍ以上８０ｎｍ以下である、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記中間酸化物半導体層の厚さは、前記第１の酸化物半導体層の厚さよりも大きく、かつ、前記第２の酸化物半導体層の厚さよりも小さい、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記第２の酸化物半導体層における各原子数比は、ｒ［Ｚｎ］＞ｒ［Ｇａ］＞ｒ［Ｉｎ］を満たす、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記第１の酸化物半導体層は、Ｒ［Ｉｎ］：Ｒ［Ｇａ］：Ｒ［Ｚｎ］が、３：１：２、４：２：３、５：１：３、５：３：４、６：２：４、７：１：３、または５：１：４となるように形成されている、請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２の酸化物半導体層は、ｒ［Ｉｎ］：ｒ［Ｇａ］：ｒ［Ｚｎ］が、１：３：２、２：４：３、１：５：３、または１：３：６となるように形成されている、請求項１から９および１１のいずれかに記載の半導体装置。
【請求項１３】
（Ａ）基板上に、ゲート電極と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、
（Ｂ）前記ゲート絶縁層上に、Ｉｎ、ＺｎおよびＧａを含む第１酸化物半導体膜、Ｉｎ、ＺｎおよびＧａを含む中間酸化物半導体膜、および、Ｉｎ、ＺｎおよびＧａを含む第２酸化物半導体膜をこの順で形成することにより、酸化物半導体積層膜を形成する工程であって、前記第１酸化物半導体膜および前記第２酸化物半導体膜は結晶質酸化物半導体膜であり、前記中間酸化物半導体膜は非晶質酸化物半導体膜であり、前記第１酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比Ｒ［Ｉｎ］、Ｚｎの原子数比Ｒ［Ｚｎ］およびＧａの原子数比Ｒ［Ｇａ］は、Ｒ［Ｉｎ］＞Ｒ［Ｚｎ］＞Ｒ［Ｇａ］を満たし、前記第２酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比ｒ［Ｉｎ］、Ｚｎの原子数比ｒ［Ｚｎ］およびＧａの原子数比ｒ［Ｇａ］は、ｒ［Ｚｎ］＞ｒ［Ｉｎ］、かつ、ｒ［Ｇａ］＞ｒ［Ｉｎ］を満たし、前記中間酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比、Ｚｎの原子数比およびＧａの原子数比は略等しい、工程と、
（Ｃ）前記酸化物半導体積層膜に対して３００℃以上５００℃以下の温度で熱処理を行う工程であって、前記非晶質酸化物半導体膜は非晶質状態のまま維持される、工程と、
（Ｄ）前記工程（Ｃ）の後に、前記酸化物半導体積層膜のパターニングを行うことにより、前記ゲート絶縁層上に、第１の酸化物半導体層、中間酸化物半導体層および第２の酸化物半導体層をこの順で含む半導体層を形成する工程であって、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層である、工程と、
（Ｅ）前記半導体層と接するソース電極およびドレイン電極を形成し、これにより薄膜トランジスタを得る工程と
を包含する、半導体装置の製造方法。
【請求項１４】
前記第１酸化物半導体膜、前記第２酸化物半導体膜および前記中間酸化物半導体膜は、いずれもＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いて形成された半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。【０００３】
近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。酸化物半導体層を活性層とするＴＦＴ（以下、「酸化物半導体ＴＦＴ」と称する。）を用いることが知られている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。【０００４】
一方、ゲートドライバやソースドライバなどの駆動回路を、基板上にモノリシック（一体的）に設ける技術が知られている。最近では、これらの駆動回路（モノリシックドライバ）を、酸化物半導体ＴＦＴを用いて作製する技術が利用されている。【０００５】
酸化物半導体ＴＦＴにおいて、組成の異なる２つの酸化物半導体層を積層させてなる積層半導体層を活性層として用いることが提案されている。このようなＴＦＴ構造を、「２層チャネル構造」、２層チャネル構造を有するＴＦＴを「２層チャネル構造ＴＦＴ」と呼ぶ。例えば特許文献１は、酸化物半導体ＴＦＴの活性層として、組成の異なる２つのアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む積層半導体層を用いることを開示している。【０００６】
一方、酸化物半導体として、例えば、アモルファスまたは結晶質のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体が用いられる。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体よりも高い移動度を有し得る。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、例えば特許文献２等に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０４１９４５号公報
【特許文献２】特開２０１４−００７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、高い移動度を有する酸化物半導体ＴＦＴの構造について種々検討を重ねた。その過程で、結晶質酸化物半導体を用いた２層チャネル構造ＴＦＴの特性を調べたところ、ＴＦＴ間で、閾値などの特性ばらつきが生じ得ることが分かった。また、一部のＴＦＴでは、閾値電圧が負の方向にシフトし、ゲート電圧を印加しなくてもドレイン電流が流れるノーマリーオン型となる（デプレッション化）場合があることが分かった。このため、所望の特性を有し、かつ、信頼性に優れた２層チャネル構造ＴＦＴを得ることが困難であった。本発明者による詳細な検討結果は後述する。【０００９】
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、安定した特性を有する、信頼性の高い酸化物半導体ＴＦＴを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、前記半導体層は、ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された中間酸化物半導体層とを含む積層構造を有し、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層であり、前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている。【００１１】
本発明の他の実施形態の半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備えた半導体装置であって、前記薄膜トランジスタは、半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層と接するソース電極およびドレイン電極を含み、前記半導体層は、ＩｎおよびＺｎを含む第１の酸化物半導体層であって、前記第１の酸化物半導体層に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい、第１の酸化物半導体層と、ＩｎおよびＺｎを含む第２の酸化物半導体層であって、前記第２の酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、第２の酸化物半導体層と、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に配置された、ＩｎおよびＺｎを含む中間酸化物半導体層であって、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい、中間酸化物半導体層とを含む積層構造を有し、前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも前記ゲート絶縁層側に配置されている。【００１２】
ある実施形態において、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層である。【００１３】
ある実施形態において、前記中間酸化物半導体層は非晶質酸化物半導体層である。【００１４】
ある実施形態において、前記中間酸化物半導体層は、前記第１および第２の酸化物半導体層よりも結晶サイズの小さい微結晶を含む。【００１５】
ある実施形態において、前記中間酸化物半導体層は、ＩｎおよびＺｎを含み、前記中間酸化物半導体層に含まれる全金属元素に対するＺｎの原子数比およびＩｎの原子数比は略等しい。【００１６】
ある実施形態において、前記中間酸化物半導体層は、前記第１の酸化物半導体層および前記第２の酸化物半導体層と接している。【００１７】
ある実施形態において、前記中間酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含む。【００１８】
ある実施形態において、前記第１の酸化物半導体層および前記第２の酸化物半導体層はＩｎ、Ｇａ、Ｚｎを含む。【００１９】
ある実施形態において、前記第１の酸化物半導体層はＩｎ、ＳｎおよびＺｎを含み、前記第２の酸化物半導体層はＩｎ、ＧａおよびＺｎを含む。【００２０】
ある実施形態において、前記第１の酸化物半導体層の厚さは、前記第２の酸化物半導体層の厚さよりも小さい。【００２１】
ある実施形態において、前記第１の酸化物半導体層のエネルギーギャップＧ１、前記第２の酸化物半導体層のエネルギーギャップＧ２、前記中間酸化物半導体層のエネルギーギャップＧｍは、Ｇ２＞Ｇｍ＞Ｇ１を満たす。【００２２】
ある実施形態において、前記薄膜トランジスタはボトムゲート構造を有し、前記第１の酸化物半導体層は前記ゲート絶縁層の上面と接している。【００２３】
ある実施形態において、前記薄膜トランジスタはチャネルエッチ構造を有する。【００２４】
本発明による一実施形態の半導体装置の製造方法は、（Ａ）基板上に、ゲート電極と、前記ゲート電極を覆うゲート絶縁層を形成する工程と、（Ｂ）前記ゲート絶縁層上に、ＩｎおよびＺｎを含む第１酸化物半導体膜、中間酸化物半導体膜、および、ＩｎおよびＺｎを含む第２酸化物半導体膜をこの順で形成することにより、酸化物半導体積層膜を形成する工程であって、前記第１酸化物半導体膜および前記第２酸化物半導体膜は結晶質酸化物半導体膜であり、前記中間酸化物半導体膜は非晶質酸化物半導体膜であり、前記第１酸化物半導体膜に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きく、前記第２酸化物半導体膜に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい、工程と、（Ｃ）前記酸化物半導体積層膜に対して３００℃以上５００℃以下の温度で熱処理を行う工程であって、前記非晶質酸化物半導体膜は非晶質状態のまま維持される、工程と、（Ｄ）前記工程（Ｃ）の後に、前記酸化物半導体積層膜のパターニングを行うことにより、前記ゲート絶縁層上に、第１の酸化物半導体層、中間酸化物半導体層および第２の酸化物半導体層をこの順で含む半導体層を形成する工程であって、前記第１および第２の酸化物半導体層は結晶質酸化物半導体層であり、前記中間酸化物半導体層は非晶質酸化物半導体層である、工程と、（Ｅ）前記半導体層と接するソース電極およびドレイン電極を形成し、これにより薄膜トランジスタを得る工程とを包含する。【００２５】
ある実施形態において、前記第１酸化物半導体膜、前記第２酸化物半導体膜および前記中間酸化物半導体膜は、いずれもＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体を含む。
【発明の効果】
【００２６】
本発明の一実施形態によると、安定した特性を有する、信頼性の高い酸化物半導体ＴＦＴを備えた半導体装置を提供できる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態の半導体装置におけるＴＦＴ１０１の模式的な断面図である。
【図２】第１の実施形態の半導体装置（アクティブマトリクス基板）１００の一例を示す模式的な平面図である。
【図３】ＴＦＴ１０１における半導体層７の断面のＳＥＭ像を例示する図である。
【図４】（ａ）〜（ｃ）は、それぞれ、サンプル基板１〜３のＸＲＤ分析結果を示す図である。
【図５】（ａ）および（ｂ）は、それぞれ、サンプル基板Ａ、Ｂに形成された複数のＴＦＴのＩ−Ｖ特性の測定結果を示す図である。
【図６】第１の実施形態におけるＴＦＴの変形例を示す断面図である。
【図７】第３の実施形態の半導体装置（アクティブマトリクス基板）７００の一例を示す模式的な平面図である。
【図８】アクティブマトリクス基板７００における結晶質シリコンＴＦＴ７１０Ａおよび酸化物半導体ＴＦＴ７１０Ｂの断面図である。
【図９】（ａ）は、結晶質酸化物半導体を用いた２層チャネル構造を有する参考例のＴＦＴ２００を示す断面図であり、（ｂ）は、参考例のＴＦＴ２００における積層半導体層２７のＳＥＭ像を示す図であり、（ｃ）は、積層半導体層２７の側面上の膜残りを説明するための模式的な断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明者が検討によって見出した知見を説明する。
【００２９】
前述したように、本発明者は、結晶質酸化物半導体を用いた２層チャネル構造ＴＦＴの特性を調べた。
【００３０】
図９（ａ）は、結晶質酸化物半導体を用いた２層チャネル構造を有する参考例のＴＦＴ２００を示す断面図である。
【００３１】
参考例のＴＦＴ２００は、基板１に支持されたゲート電極（またはゲート配線）３と、ゲート電極３を覆うゲート絶縁層５と、ゲート絶縁層５上に配置された積層半導体層２７と、ソース電極８およびドレイン電極９とを有する。ソース電極８およびドレイン電極９は、積層半導体層２７上に間隔を空けて配置されている。ＴＦＴ２００では、積層半導体層２７のうち、ソース電極８とドレイン電極９との間に位置する部分にチャネルが形成される。
【００３２】
積層半導体層２７は、下層２７ａと、下層２７ａ上に形成された上層２７ｂとを含む。積層半導体層２７は、例えば、基板１上に、下層２７ａとなる結晶質酸化物半導体膜と、上層２７ｂとなる結晶質酸化物半導体膜との積層膜（以下、「酸化物半導体積層膜」）を形成した後、リン硝酢酸系エッチング液を用いて積層膜をパターニングすることによって形成される。
【００３３】
本発明者が検討した結果、参考例のＴＦＴ２００では、閾値電圧が負の方向にシフトしやすいことが分かった。また、同一基板上に複数のＴＦＴ２００を形成すると、ＴＦＴ間で閾値などの特性ばらつきが生じ得ることが分かった。
【００３４】
上記のような問題が生じる要因は、結晶質酸化物半導体からなる２層２７ａ、２７ｂの界面における結晶格子のミスマッチに起因して、積層半導体層の加工性が低下したからと考えられる。以下、組成の異なる２つの結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層からなる積層半導体層を例に、積層半導体層の加工性とＴＦＴ特性との関係を説明する。
【００３５】
まず、分析用に、基板１上に積層半導体層２７を形成し、その断面観察を行った。ここでは、下層２７ａとして、Ｉｎ：Ｇａ：Ｚｎが５：１：４である結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：１０ｎｍ）を用いた。上層２７ｂとして、Ｉｎ：Ｇａ：Ｚｎが例えば１：３：６の結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：５０ｎｍ）を用いた。
【００３６】
図９（ｂ）は、パターニング後の積層半導体層２７のＳＥＭ像を例示する図である。分かりやすさのため、積層半導体層２７の輪郭に白い線を付している。
【００３７】
図９（ｂ）および（ｃ）から分かるように、積層半導体層２７の側面において、下層２７ａと上層２７ｂとの界面にくびれ（凹部）２８が生じている。このようなくびれ２８は、上記とは組成の異なる結晶質酸化物半導体層からなる積層半導体層にも生じ得るが、アモルファス酸化物半導体層からなる積層半導体層には見られない。このことから、くびれ２８の発生は、結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である下層２７ａと上層２７ｂとの界面で、格子定数のずれによる結晶格子の不整合（ミスマッチ）が生じていることに起因すると推察される。すなわち、下層２７ａと上層２７ｂとの界面近傍では、格子の不整合に起因して、横方向（基板１の水平方向）のエッチングレートが下層２７ａおよび上層２７ｂの内部よりも高くなる。界面近傍で横方向に高いレートでエッチングが進む結果、界面近傍にくびれ２８が生じたと考えられる。
【００３８】
このような積層半導体層２７を用いてＴＦＴを形成すると、次のような問題が生じ得る。積層半導体層２７を形成後、積層半導体層２７を覆うようにソース用導電膜を形成し、ソース用導電膜のエッチングを行うことにより、ソースおよびドレイン電極が形成される。この工程は、「ソース・ドレイン分離工程」とも呼ばれる。このとき、図９（ｃ）に模式的に示すように、くびれ２８の内部にソース用導電膜の一部（以下、「残渣部」）２９が残ってしまう可能性がある（膜残り）。この結果、ソース電極とドレイン電極とがくびれ２８内に残った残渣部２９によって電気的に接続されてしまい、ＴＦＴの閾値電圧のマイナスシフト（デプレッション化）を引き起こす場合がある。これは、ＴＦＴ間で、閾値電圧のばらつきが生じる要因になり得る。さらに、ソース・ドレイン分離工程において、移動度の高い下層２７ａが、上層２７ｂで十分に保護されず、プロセスダメージを受けるおそれがある。このため、下層２７ａに酸素欠陥が生じて低抵抗化され、デプレッション化を引き起こす可能性もある。
【００３９】
本発明者は、上記知見に基づいて、結晶質酸化物半導体層を用いた積層半導体層の加工性を高めることの可能な構造を詳細に検討した。この結果、２つの結晶質酸化物半導体層の間に、アモルファス酸化物半導体層などの中間酸化物半導体層を挿入することにより、加工性に優れた積層半導体層が得られることを見出した。本明細書では、２つの結晶質酸化物半導体層を、中間酸化物半導体層を挟んで積み重ねた構造を、「３層チャネル構造」、３層チャネル構造を有するＴＦＴを「３層チャネル構造ＴＦＴ」と呼ぶ。
【００４０】
本発明の一実施形態では、３層チャネル構造ＴＦＴでは、積層半導体層は、２つの結晶質酸化物半導体膜の間に非晶質酸化物半導体膜を有する酸化物半導体積層膜を形成した後、酸化物半導体積層膜のパターニングを行うことによって形成される。２つの結晶質酸化物半導体膜間の界面が、非晶質酸化物半導体膜によって改善されるので、酸化物半導体積層膜のパターニング時に、積層半導体層の側面にくびれが生じることを抑制できる。つまり、パターニングによって形成される積層半導体層の側面はテーパ形状（順テーパ）を有し得る。このため、後のソース・ドレイン分離工程において、積層半導体層の側面にソース用導電膜の残渣部が残るのを抑制できる。また、結晶質酸化物半導体層の下層がプロセスダメージによって低抵抗化されることを抑制できる。従って、所望のＴＦＴ特性を安定して実現することが可能になる。
【００４１】
（第１の実施形態）
以下、図面を参照しながら、半導体装置の第１の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板などの回路基板、各種表示装置、電子機器などを広く含む。
【００４２】
図１は、本実施形態の半導体装置における酸化物半導体ＴＦＴ１０１の一例を示す模式的な断面図である。
【００４３】
本実施形態の半導体装置は、基板１と、酸化物半導体ＴＦＴ（以下、単に「ＴＦＴ」と呼ぶ）１０１とを備える。
【００４４】
ＴＦＴ１０１は、基板１上に支持されたゲート電極３と、半導体層７と、半導体層７とゲート電極３との間に配置されたゲート絶縁層５と、半導体層７に電気的に接続されたソース電極８およびドレイン電極９とを備える。
【００４５】
この例では、ＴＦＴ１０１は、例えばチャネルエッチ型のボトムゲート構造ＴＦＴである。ゲート電極３は、半導体層７の基板１側に配置されている。ゲート絶縁層５はゲート電極３を覆っており、半導体層７は、ゲート絶縁層５を介してゲート電極３と重なるように配置されている。また、ソース電極８およびドレイン電極９は、それぞれ、半導体層７の上面と接するように配置されている。
【００４６】
本実施形態における半導体層７は、第１の酸化物半導体層７１と、第２の酸化物半導体層７２と、第１の酸化物半導体層７１および第２の酸化物半導体層７２の間に配置された中間酸化物半導体層７０とを含む積層構造を有している。第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりもゲート絶縁層５側に位置している。この例では、半導体層７は、ゲート絶縁層５側から、第１の酸化物半導体層７１、中間酸化物半導体層７０、および第２の酸化物半導体層７２がこの順に積み重ねられた３層構造を有している。なお、本実施形態の半導体層７は、上記３つの層以外の層をさらに含んでいてもよい。
【００４７】
第１の酸化物半導体層７１および第２の酸化物半導体層７２は、例えば結晶質酸化物半導体層であり、中間酸化物半導体層は、例えば非晶質酸化物半導体層である。ここでいう「結晶質酸化物半導体層」は、結晶質状態の酸化物半導体を主に含む酸化物半導体層であればよく、微小な非晶質部分を含んでいてもよい。「非晶質酸化物半導体層」は、非晶質状態の酸化物半導体を主に含む酸化物半導体層であれはよく、微小な結晶質部分、例えば粒子サイズが１ｎｍ以上２０ｎｍ以下の微結晶を含んでいてもよい。例えば、中間酸化物半導体層として用いられる非晶質酸化物半導体層は、第１の酸化物半導体層７１および第２の酸化物半導体層７２よりも小さい結晶サイズを有する微結晶を含んでいてもよい。
【００４８】
第１の酸化物半導体層７１および第２の酸化物半導体層７２は、少なくともＩｎおよびＺｎを含む。第１の酸化物半導体層７１に含まれる全金属元素に対するＩｎの原子数比はＺｎの原子数比よりも大きい。また、第２の酸化物半導体層７２に含まれる全金属元素に対するＺｎの原子数比はＩｎの原子数比よりも大きい。これにより、第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりも高い移動度を有し、チャネル層として機能し得る。第２の酸化物半導体層７２は、第１の酸化物半導体層７１よりも高い結晶性を有し、エッチング耐性やバリア性に優れる。従って、例えばソース・ドレイン分離工程等において、第２の酸化物半導体層７２は、第１の酸化物半導体層７１の保護層および犠牲層として機能し得る。
【００４９】
中間酸化物半導体層７０は、特に限定しないが、例えばＩｎおよびＺｎを含んでいてもよい。中間酸化物半導体層７０に含まれる全金属元素に対するＩｎの原子数比とＺｎの原子数比とは略等しくてもよい。中間酸化物半導体層７０は、例えば、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間のエネルギーギャップを有していてもよい。
【００５０】
本実施形態では、中間酸化物半導体層７０、第１の酸化物半導体層７１および第２の酸化物半導体層７２は異なる組成を有していてもよい。「組成が異なる」とは、各層に含まれる金属元素の種類または組成比が異なることをいう。
【００５１】
第１の酸化物半導体層７１は、半導体層７の最下層であり、ゲート絶縁層５の上面と接していてもよい。第２の酸化物半導体層７２は半導体層７の最上層であり、半導体層７の上面を構成していてもよい。第２の酸化物半導体層７２の上面は、ソース電極８、ドレイン電極９および層間絶縁層１３と接していてもよい。中間酸化物半導体層７０は、第１の酸化物半導体層７１と第２の酸化物半導体層７２との間に、第２の酸化物半導体層７２および第２の酸化物半導体層７２の両方と接するように配置されていることが好ましい。これにより、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面をより効果的に改善できる。
【００５２】
半導体層７は、チャネル領域７ｃと、チャネル領域の両側に位置するソースコンタクト領域７ｓおよびドレインコンタクト領域７ｄとを有している。ソース電極８はソースコンタクト領域７ｓと接するように形成され、ドレイン電極９はドレインコンタクト領域７ｄと接するように形成されている。本明細書では、「チャネル領域７ｃ」は、基板１の法線方向から見たとき、半導体層７のうちソースコンタクト領域７ｓとドレインコンタクト領域７ｄとの間に位置し、チャネルが形成される部分を含む領域を指す。本実施形態では、チャネル領域７ｃのうち、第１の酸化物半導体層７１におけるゲート絶縁層５近傍にチャネルが形成され得る。
【００５３】
ＴＦＴ１０は、層間絶縁層１３で覆われている。層間絶縁層１３は積層構造を有していてもよい。例えば、層間絶縁層１３は、無機絶縁膜（パッシベーション膜）と、その上に配置された有機絶縁膜とを含んでいてもよい。パッシベーション膜は、半導体層７のチャネル領域と接するように配置されていてもよい。
【００５４】
本実施形態のＴＦＴ１０１では、移動度の高い第１の酸化物半導体層７１にチャネルが形成される。また、第１の酸化物半導体層７１と第２の酸化物半導体層７２との間に中間酸化物半導体層７０が配置されているので、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面において結晶格子の不整合が生じるのを抑制できる。従って、酸化物半導体積層膜のエッチングによって、順テーパ形状を有する半導体層７が得られる。半導体層７の側面には図９（ｂ）に示すようなくびれ２８が生じない。従って、ソース・ドレイン分離のためのエッチング工程において、ソース用導電膜の一部がくびれ２８内に残ってしまう（膜残り）ことを抑制できる。また、このエッチング工程において、第１の酸化物半導体層７１が受けるプロセスダメージを第２の酸化物半導体層７２によって低減できる。従って、ＴＦＴ特性のばらつきやＴＦＴの閾値電圧のマイナスシフトが抑制され、高い移動度を有する信頼性に優れた酸化物半導体ＴＦＴを実現できる。
【００５５】
＜半導体層７の各層の組成および厚さ＞
第１の酸化物半導体層７１は、例えば第２の酸化物半導体層７２よりも高い移動度を有する高移動度層であることが好ましい。第２の酸化物半導体層７２は、例えば第１の酸化物半導体層７１よりも高い結晶性を有する高結晶化層であることが好ましい。第１の酸化物半導体層７１のエネルギーギャップＧ１は、第２の酸化物半導体層７２よりもエネルギーギャップＧ２よりも小さくてもよい。
【００５６】
中間酸化物半導体層７０は、第１の酸化物半導体層７１および第２の酸化物半導体層７２の界面を改善し得る層であればよい。中間酸化物半導体層７０のエネルギーギャップＧｍは、第１の酸化物半導体層７１のエネルギーギャップＧ１よりも大きく、かつ、第２の酸化物半導体層７２よりもエネルギーギャップＧ２よりも小さくてもよい（Ｇ１＜Ｇｍ＜Ｇ２）。
【００５７】
以下、各層の好ましい組成を説明する。以下の説明では、酸化物半導体を構成する全ての金属元素に対するＩｎの原子数比（組成比）を「Ｉｎ比率」、酸化物半導体を構成する全ての金属元素に対するＺｎの原子数比を「Ｚｎ比率」と略する。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層のＩｎ比率は、Ｉｎ、ＧａおよびＺｎの合計原子数に対するＩｎの原子数の割合である。Ｉｎの原子数を［Ｉｎ］、Ｇａの原子数を［Ｇａ］、亜鉛の原子数を［Ｚｎ］と表記すると、Ｉｎ比率は、［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）で表される。
【００５８】
高移動度層である第１の酸化物半導体層７１のＩｎ比率は、Ｚｎ比率よりも高い（［Ｉｎ］＞［Ｚｎ］）。第１の酸化物半導体層７１におけるＩｎ比率は、例えば０．３超であってもよい。第１の酸化物半導体層７１がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合、Ｇａ比率、すなわちＩｎ、ＧａおよびＺｎの合計原子数に対するＧａの原子数の割合は、例えば、Ｚｎ比率およびＩｎ比率よりも低い。Ｇａ比率は０．３未満であってもよい。
【００５９】
第１の酸化物半導体層７１がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合の第１の酸化物半導体層７１の好ましい組成範囲の一例は次の通りである。
［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＞０．３
［Ｉｎ］＞［Ｇａ］、［Ｉｎ］＞［Ｚｎ］、［Ｚｎ］＞［Ｇａ］
［Ｇａ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＜０．３
【００６０】
第１の酸化物半導体層７１のＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約５：１：４（例えば４〜６：０．８〜１．２：３．２〜４．８）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが５：１：４であるスパッタリングターゲットを用いて酸化物半導体膜を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の第１の酸化物半導体層７１の組成は上記範囲に含まれ得る。
【００６１】
一方、高結晶化層である第２の酸化物半導体層７２のＺｎ比率は、Ｉｎ比率よりも高い（［Ｚｎ］＞［Ｉｎ］）。Ｚｎ比率は、例えば０．５超であってもよい。第２の酸化物半導体層７２がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合、Ｚｎ比率は、Ｇａ比率およびＩｎ比率の合計よりも高くてもよい。また、Ｇａ比率は、例えばＩｎ比率よりも高くてもよい。
【００６２】
第２の酸化物半導体層７２がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合の第２の酸化物半導体層７２の好ましい組成範囲の一例は次の通りである。
［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＞０．５
［Ｚｎ］＞［Ｉｎ］＋［Ｇａ］
［Ｉｎ］＜［Ｇａ］
【００６３】
第２の酸化物半導体層７２のＩｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約１：３：６（例えば０．８〜１．２：２．４〜３．６：４．８〜７．２）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：６であるスパッタリングターゲットを用いて酸化物半導体膜を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の第２の酸化物半導体層７２の組成は上記範囲に含まれ得る。
【００６４】
第１の酸化物半導体層７１および第２の酸化物半導体層７２にＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる場合の具体的な組成を以下に例示する。
【００６５】
第１の酸化物半導体層７１には、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝３／６：１／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３（＝４／９：２／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３（＝５／９：１／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝５：３：４（＝５／１２：３／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝６：２：４（＝６／１２：２／１２：４／１２）、Ｉｎ：Ｇａ：Ｚｎ＝７：１：３（＝７／１１：１／１１：３／１１）、あるいはＩｎ：Ｇａ：Ｚｎ＝５：１：４（＝５／１０：１／１０：４／１０）の組成（原子数比）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物半導体を用いることができる。
【００６６】
第２の酸化物半導体層７２には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／６：３／６：２／６）、Ｉｎ：Ｇａ：Ｚｎ＝２：４：３（＝２／９：４／９：３／９）、Ｉｎ：Ｇａ：Ｚｎ＝１：５：３（＝１／９：５／９：３／９）、あるいはＩｎ：Ｇａ：Ｚｎ＝１：３：６（＝１／１０：３／１０：６／１０）の組成（原子数比）のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物半導体を用いることができる。
【００６７】
中間酸化物半導体層７０は、特に限定しないが、結晶化されずに非晶質状態が維持され得る組成を有していてもよい。中間酸化物半導体層７０がＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層である場合、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎは約１：１：１（例えば０．８〜１．２：０．８〜１．２：０．８〜１．２）であってもよい。一例として、原子数比Ｉｎ：Ｇａ：Ｚｎが１：１：１であるスパッタリングターゲットを用いて中間酸化物半導体層７０を形成すると、プロセス上で誤差が生じたり、不純物をドープしたりしても、形成後の中間酸化物半導体層７０の組成は上記範囲に含まれ得る。
【００６８】
なお、半導体層７の各層の組成は、上記組成に限定されない。例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層の代わりに、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体層などを用いることも可能である。また、半導体層７は第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２を所定の順序で含んでいればよく、４層以上の多層構造を有していてもよい。
【００６９】
各層の厚さは特に限定しないが、第１の酸化物半導体層７１の厚さは、例えば、１ｎｍ以上５０ｎｍ以下が好ましい。第２の酸化物半導体層７２の厚さは、例えば、２０ｎｍ以上１３０ｎｍ以下が好ましい。中間酸化物半導体層７０の厚さは、例えば１５ｎｍ以上８０ｎｍ以下が好ましい。第１の酸化物半導体層７１の厚さが１ｎｍ以上であれば、第２の酸化物半導体層７２よりも第１の酸化物半導体層７１中を電子が優先的に移動するため、高い移動度のＴＦＴを実現できる。一方、５０ｎｍ以下であれば、ゲート電圧によってＴＦＴのＯｎ／Ｏｆｆ動作をより高速で行うことが可能である。第２の酸化物半導体層７２の厚さが２０ｎｍ以上であれば、ソース・ドレイン分離工程における第１の酸化物半導体層７１のプロセスダメージをより効果的に低減できる。一方、１３０ｎｍ以下であれば、第２の酸化物半導体層７２によって生じる抵抗成分を小さくすることができ、ＴＦＴの移動度が低下することを抑制できる。さらに、中間酸化物半導体層７０が１５ｎｍ以上であれば、第１の酸化物半導体層７１と第２の酸化物半導体層７２との界面をより効果的に改善できる。一方、８０ｎｍ以下であれば、中間酸化物半導体層７０の挿入による閾値電圧の低下を抑制できる。
【００７０】
＜アクティブマトリクス基板の構造＞
本実施形態は、例えば表示装置のアクティブマトリクス基板に適用され得る。本実施形態をアクティブマトリクス基板に適用する場合、アクティブマトリクス基板に設けられる複数のＴＦＴの少なくとも一部が、上述した３層積層チャネル構造を有するＴＦＴ１０であればよい。例えば、各画素に配置される画素ＴＦＴおよび／またはモノリシックドライバを構成するＴＦＴ（回路ＴＦＴ）がＴＦＴ１０であってもよい。
【００７１】
アクティブマトリクス基板は、表示に寄与する表示領域（アクティブ領域）と、表示領域の外側に位置する周辺領域（額縁領域）とを有している。表示領域には、複数のゲートバスラインＧと複数のソースバスラインＳとが形成されており、これらの配線で包囲されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されている。
【００７２】
図２は、本実施形態のアクティブマトリクス基板１００の一例を示す平面図である。図２には、単一の画素のみを図示している。この例では、ＴＦＴ１０は画素ＴＦＴとして機能する。
【００７３】
図２に示すように、各画素は、画素ＴＦＴであるＴＦＴ１０１と、画素電極１９とを有している。画素電極１９は、画素毎に分離されている。ＴＦＴ１０１は、各画素において、複数のソースバスラインＳと複数のゲートバスラインＧとの各交点の付近に形成されている。ＴＦＴ１０１のドレイン電極９は、対応する画素電極１９と電気的に接続されている。画素電極１９は、層間絶縁層１３に設けられたコンタクトホールＣＨ内でドレイン電極９と接していてもよい。ソースバスラインＳは、ＴＦＴ１０１のソース電極８に電気的に接続されている。ソースバスラインＳとソース電極８とは一体的に形成されていてもよい。ゲートバスラインＧは、ＴＦＴ１０１のゲート電極３に電気的に接続されている。ゲートバスラインＧとゲート電極３とは一体的に形成されていてもよい。アクティブマトリクス基板１００は、画素電極１９の上に、あるいは、層間絶縁層１３と画素電極１９との間に、共通電極として機能する他の電極層をさらに有していてもよい。
【００７４】
＜ＴＦＴ１０１の製造方法＞
以下、再び図１を参照しながら、ＴＦＴ１０１の製造方法をより具体的に説明する。
【００７５】
まず、基板１上に、ゲート電極３およびゲートバスラインＧを形成する。基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲート電極３は、ゲートバスラインＧと一体的に形成され得る。ここでは、基板（例えばガラス基板）１上に、スパッタ法などによって、図示しないゲート配線用金属膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート配線用金属膜をパターニングすることにより、ゲート電極３およびゲートバスラインＧを得る。ゲート配線用金属膜として、例えば、厚さ３００ｎｍのＷ膜を上層、厚さ２０ｎｍのＴａＮ膜を下層とする積層膜（Ｗ／ＴａＮ膜）を用いる。なお、ゲート配線用金属膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。
【００７６】
次いで、ゲート電極３およびゲートバスラインＧ上にゲート絶縁層５を形成する。ゲート絶縁層５は、ＣＶＤ法等によって形成され得る。ゲート絶縁層５としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、厚さ５０ｎｍのＳｉＯ2膜を上層、厚さ３００ｎｍのＳｉＮｘ膜を下層とする積層膜を用いる。このように、ゲート絶縁層５の最上層（すなわち酸化物半導体層と接する層）として、酸素を含む絶縁層（例えばＳｉＯ2などの酸化物層）を用いると、半導体層７に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、半導体層７の酸素欠損を低減できる。
【００７７】
続いて、ゲート絶縁層５上に、ゲート絶縁層５側から第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２をこの順で含む半導体層７を形成する。
【００７８】
半導体層７の形成は次のようにして行う。
【００７９】
まず、例えば、スパッタ法を用いて、第１酸化物半導体膜、中間酸化物半導体膜、および第２酸化物半導体膜を含む酸化物半導体積層膜を形成する。第１酸化物半導体膜、中間酸化物半導体膜および第２酸化物半導体膜は、それぞれ、第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２に対応する組成および厚さを有する。第１および第２酸化物半導体膜は、例えば結晶質酸化物半導体膜であり、中間酸化物半導体膜は、例えば非晶質酸化物半導体膜であってもよい。なお、酸化物半導体膜が結晶質か非晶質であるかは、例えば、酸化物半導体の組成、成膜条件等で決まる。
【００８０】
ここでは、第１酸化物半導体膜および第２酸化物半導体膜として結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜、中間酸化物半導体膜として非晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を形成する。
【００８１】
第１酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが５：１：４であるターゲットを用いて、スパッタ法で形成する。スパッタリングガス（雰囲気）としては、アルゴン等の希ガス原子と酸化性ガスの混合ガスを用いることができる。酸化性ガスとはＯ2、ＣＯ2、Ｏ3、Ｈ2Ｏ、Ｎ2Ｏ等が挙げられる。ここでは、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で５％以上２０％以下に設定される。また、成膜時の基板温度は、例えば１００〜１８０℃に設定される。気体雰囲気の圧力（スパッタ圧力）は、プラズマが安定して放電できる範囲であれば特に限定されないが、例えば０．１〜３．０Ｐａに設定される。
【００８２】
中間酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが１：１：１であるターゲットを用いて、スパッタ法で形成する。スパッタリングガスとして、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、例えば、分圧比で０％超１０％以下に設定される。成膜時の基板温度およびスパッタ圧力は、第１酸化物半導体膜を形成する際の基板温度及びスパッタ圧力と同じであってもよい。
【００８３】
第２酸化物半導体膜は、例えば原子数比Ｉｎ：Ｇａ：Ｚｎが１：３：６であるターゲットを用いて、スパッタ法で形成する。スパッタリングガスとして、Ａｒガスおよび酸素（Ｏ2）ガスを含む混合ガスを用いる。スパッタ法による成膜時の酸素ガスの割合は、中間酸化物半導体膜の成膜時の酸素ガスの割合よりも高く、例えば、分圧比で０％超２０％以下に設定される。成膜時の基板温度およびスパッタ圧力は、第１酸化物半導体膜を形成する際の基板温度及びスパッタ圧力と同じであってもよい。
【００８４】
各酸化物半導体膜の厚さは特に限定しないが、例えば、第１酸化物半導体膜の厚さは１ｎｍ以上５０ｎｍ以下、中間酸化物半導体膜の厚さは１５ｎｍ以上８０ｎｍ以下、第２酸化物半導体膜の厚さは２０ｎｍ以上１３０ｎｍ以下であってもよい。ここでは、第１酸化物半導体膜の厚さを１０ｎｍ、中間酸化物半導体膜の厚さを４０ｎｍ、第２酸化物半導体膜の厚さを５０ｎｍとする。
【００８５】
次いで、酸化物半導体積層膜のアニール処理を行う。ここでは、大気雰囲気中、３００℃以上５００℃以下の温度で熱処理を行う。熱処理時間は、例えば３０分以上２時間以下である。
【００８６】
次いで、熱処理後の酸化物半導体積層膜のパターニングを行い、半導体層７を得る。酸化物半導体積層膜のパターニングは、例えばリン硝酢酸エッチング液を用いてウェットエッチングによって行う。これにより、ゲート絶縁層５側から、第１の酸化物半導体層７１、中間酸化物半導体層７０および第２の酸化物半導体層７２をこの順で含む積層構造を有する半導体層７を得る。
【００８７】
図３は、本パターニング工程で得られた半導体層７の断面のＳＥＭ像を例示する図である。分かりやすさのため、半導体層７の輪郭に白い線を付している。図３から分かるように、半導体層７の側面は順テーパ形状を有し得る。本実施形態では、半導体層７における２層の結晶質酸化物半導体膜の界面に非晶質酸化物半導体膜が配置されている。このため、界面の結晶格子のミスマッチに起因して、界面近傍で横方向のエッチングレートが極端に高くなることが抑制される。この結果、本パターニング工程で得られる半導体層７の側面には、図９（ｂ）に示すようなくびれ２８が生じないと考えられる。
【００８８】
次いで、ソース電極８およびドレイン電極９を、半導体層７の上面と接するように形成する。ソース電極８およびドレイン電極９は、単層構造を有していてもよいし、積層構造を有していてもよい。ここでは、ソース配線用金属膜として、半導体層７の側からＴｉ膜（厚さ：３０ｎｍ）、Ａｌ（厚さ：３００ｎｍ）、およびＴｉ膜（厚さ５０ｎｍ）の３層、あるいはＴｉ膜（厚さ：３０ｎｍ）、Ｃｕ膜（厚さ：３００ｎｍ）の２層をこの順で積み重ねた積層膜を形成する。ソース配線用金属膜は、例えばスパッタ法などによって形成される。
【００８９】
続いて、ソース配線用金属膜をパターニングすることによってソース電極８およびドレイン電極９を得る（ソース・ドレイン分離）。本実施形態では、図３を参照しながら上述したように、半導体層７の側面はくびれ等の凹部を有していない。このため、ソース配線用金属膜のパターニング工程で膜残りが生じ難い。
【００９０】
ソース電極８は半導体層７のソースコンタクト領域、ドレイン電極９は半導体層７のドレインコンタクト領域と接するように配置される。半導体層７のうちソース電極８とドレイン電極９との間に位置する部分はチャネル領域となる。この工程で、第２の酸化物半導体層７２の表面部分もエッチングされる（オーバーエッチング）場合がある。この後、半導体層７のチャネル領域に対し酸化処理、例えばＮ2Ｏガスを用いたプラズマ処理を行ってもよい。このようにして、ＴＦＴ１０１を得る。
【００９１】
次に、ＴＦＴ１０のチャネル領域と接するように、層間絶縁層１３を形成する。層間絶縁層１３は、無機絶縁層（パッシベーション膜）とその上に配置された有機絶縁層とを含んでいてもよい。無機絶縁層は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等であってもよい。ここでは、無機絶縁層として、ＣＶＤ法により、厚さが例えば３００ｎｍのＳｉＯ2層を形成する。無機絶縁層の形成温度は、例えば２００℃以上４５０℃以下であってもよい。続いて、無機絶縁層上に有機絶縁層を形成する。ここでは、厚さが例えば２０００ｎｍのポジ型の感光性樹脂膜を形成する。
【００９２】
（積層構造を有する半導体層の分析結果）
上記方法では、組成および成膜条件を制御することで、結晶質酸化物半導体膜と非晶質酸化物半導体膜とを含む積層膜を形成している。上記方法における成膜直後（アニール処理前）の酸化物半導体膜の結晶状態を確認するために、本発明者は次のような分析を行った。
【００９３】
まず、単層の半導体膜を有するサンプル基板１〜３を作製した。サンプル基板１は、ガラス基板上に、スパッタ法で第１酸化物半導体膜を形成することによって作製した。同様に、サンプル基板２、３は、それぞれ、中間酸化物半導体膜および第２酸化物半導体膜をガラス基板上に形成することによって作製した。ここでは、第１酸化物半導体膜、中間酸化物半導体膜および第２酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を形成した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の厚さは、いずれも、１００ｎｍとした。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を形成する際に用いるターゲットの組成、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜の成膜条件を表１に示す。
【００９４】
【表１】
0006618628.tif 000002
【００９５】
次いで、得られた各サンプル基板のＸ線回折（ＸＲＤ）分析を行った。サンプル基板１〜３のＸ線回折パターンを、それぞれ、図４（ａ）〜（ｃ）に示す。
【００９６】
図４から分かるように、全サンプル基板のＸ線回折パターンは、２θ＝２０〜２５°にブロードなピークＰ１を有している。これは、ガラス基板に起因するピークと考えられる。図４（ａ）に示すように、サンプル基板１のＸ線回折パターンは、ガラス基板のピークＰ１に加えて、２θ＝３０°近傍に結晶性のピークＰ２を有している。また、図４（ｃ）に示すように、サンプル基板３のＸ線回折パターンは、ガラス基板のピークＰ１に加えて、２θ＝３２°近傍に結晶性のピークＰ３を有している。従って、サンプル基板１およびサンプル基板３の半導体膜は、いずれも、結晶質であることが確認できる。サンプル基板３のピークＰ３の方が、サンプル基板１のピークＰ２よりも鋭い（ピーク幅が小さい）ことから、サンプル基板３の半導体膜の方が高い結晶性を有することが分かる。一方、サンプル基板２には、結晶性のピークが見られないことから、サンプル基板２上の半導体膜が非晶質であることが確認される。
【００９７】
なお、サンプル基板２に対して、上述したアニール処理を行っても、中間酸化物半導体膜は非晶質状態のまま維持される。サンプル基板１、３に対してアニール処理を行うと、第１および第２酸化物半導体膜の結晶性がさらに高くなる場合がある。
【００９８】
上記では、基板上に単層の半導体膜を形成し、その結晶状態を調べた。しかしながら、複数の半導体膜を積み重ねて積層半導体層を形成した場合には、ＸＲＤ分析によって各半導体膜の結晶状態を個々に調べることは困難である。積層半導体層における各層の結晶状態は、例えば、積層半導体層の断面のＴＥＭ観察によって調べることが可能である。また、積層半導体層における各層の組成は、例えばＸＰＳ、ＡＥＳ等により分析可能である。
【００９９】
（ＴＦＴ特性の評価）
本発明者は、複数のＴＦＴを備えたサンプル基板Ａ、Ｂを作製し、各サンプル基板におけるＴＦＴ特性のばらつきを調べたので、その結果を説明する。
【０１００】
まず、上述したＴＦＴ１０１（図１）の製造方法と同様の方法で、複数のＴＦＴをガラス基板上に同時に形成することで、サンプル基板Ａを作製した。サンプル基板ＡにおけるＴＦＴは、第１の酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約５：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：１０ｎｍ）、第２の酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：３：６であるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：５０ｎｍ）、中間酸化物半導体層として、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：１：１であるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：４０ｎｍ）を含む３層チャネル構造を有する。
【０１０１】
また、中間酸化物半導体層を形成しない点以外は、サンプル基板Ａと同様の方法で、複数のＴＦＴをガラス基板上に同時に形成し、サンプル基板Ｂを作製した。サンプル基板ＢのＴＦＴは、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約５：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：１０ｎｍ）と、Ｉｎ、ＧａおよびＺｎの原子数比Ｉｎ：Ｇａ：Ｚｎが約１：３：６であるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層（厚さ：５０ｎｍ）とからなる２層チャネル構造を有する（図９（ａ）参照）。
【０１０２】
続いて、各サンプル基板に形成された複数のＴＦＴのＩ−Ｖ特性を測定した。測定結果を図５（ａ）および（ｂ）に示す。図５では、ゲート電圧Ｖｇをマイナス側からプラス側に変化させて測定した結果を実線、プラス側からマイナス側に変化させて測定した結果を破線で示している。
【０１０３】
測定結果から、サンプル基板Ａでは、サンプル基板Ｂよりも、ＴＦＴ特性のばらつきが抑制されていることが確認される。特に、サンプル基板Ｂには、閾値電圧が特に大きくマイナスシフトしたＴＦＴが含まれていることが分かる。これは、前述したように、ソース・ドレイン分離工程において、半導体層の側面のくびれ内に膜残りが生じたためと考えられる。
【０１０４】
上記の分析では、第１の酸化物半導体層７１および第２の酸化物半導体層７２として結晶質酸化物半導体層、中間酸化物半導体層７０として非晶質酸化物半導体層を用いた。なお、各層の組成および結晶状態は上記例に限定されない。移動度が高く、チャネル層として機能する第１の酸化物半導体層７１と、バリア性やエッチング耐性の高い第２の酸化物半導体層７２との間に、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間の組成を有する、または、第１の酸化物半導体層７１と第２の酸化物半導体層７２との中間のエネルギーギャップを有する中間酸化物半導体層（例えばＩｎ比率とＺｎ比率とが略等しい酸化物半導体層）を配置することにより、第１の酸化物半導体層７１および第２の酸化物半導体層７２のそれぞれの機能を確保しつつ、これらの層の界面を改善することが可能である。
【０１０５】
＜ＴＦＴ構造について＞
本実施形態のチャネル構造は、図１に示すように、トップコンタクト構造を有するチャネルエッチ型のＴＦＴに好適に適用され得る。このようなＴＦＴに適用すると、ソース・ドレイン分離工程で生じる膜残りや第１の酸化物半導体層に対するプロセスダメージを抑制できるので、より顕著な効果が得られる。
【０１０６】
なお、本実施形態のチャネル構造を適用可能なＴＦＴの構造は特に限定されない。図１に示すＴＦＴ１０１は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。ボトムコンタクト構造を有するＴＦＴでは、上述した膜残りの問題は生じない。しかしながら、半導体層の側面にくびれが生じていると、半導体層側面上でパッシベーション膜などの絶縁膜の被覆性が低下し、信頼性の高いＴＦＴが得られないことがある。
【０１０７】
また、本実施形態のＴＦＴはチャネルエッチ構造を有してもよいし、エッチストップ構造を有していてもよい。チャネルエッチ型のＴＦＴでは図１に示すように、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
【０１０８】
エッチストップ型のＴＦＴでは、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層のチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。エッチストップ型のＴＦＴでは、エッチストップ層で半導体層の側面を覆うことで、上述した膜残りの発生を抑制できる。しかしながら、半導体層の側面にくびれが生じていると、半導体層側面上でエッチストップ層の被覆性が低下し、信頼性の高いＴＦＴが得られないことがある。
【０１０９】
図１に示すＴＦＴ１０１は、半導体層７と基板１との間にゲート電極３が配置されたボトムゲート構造ＴＦＴであるが、半導体層７の基板１と反対側にゲート電極３が配置されたトップゲート構造ＴＦＴであってもよい。
【０１１０】
図６は、本実施形態におけるＴＦＴの変形例を示す断面図である。図６では、図１と同様の構成要素には同じ参照符号を付している。
【０１１１】
変形例のＴＦＴ１０２は、ボトムコンタクト型であり、かつ、トップゲート構造を有する。ＴＦＴ１０２では、ソース電極８およびドレイン電極の上面と接するように半導体層１７が配置されている。半導体層１７は、ゲート絶縁層５で覆われている。ゲート絶縁層５には、基板１の法線方向から見たとき、半導体層１７の少なくとも一部（ソース電極８とドレイン電極９との間に位置する部分）と重なるようにゲート電極３が設けられている。
【０１１２】
ＴＦＴ１０２の半導体層１７では、第１の酸化物半導体層７１は、第２の酸化物半導体層７２よりも上方（すなわちゲート絶縁層５側）に配置される。この例では、半導体層１７は、基板１側から第２の酸化物半導体層７２、中間酸化物半導体層７０および第１の酸化物半導体層７１をこの順で含む積層構造を有する。第１の酸化物半導体層７１の上面はゲート絶縁層５と接している。
【０１１３】
トップゲート構造ＴＦＴでは、半導体層の側面にくびれが生じていると、半導体層側面上でゲート絶縁層の被覆性が低下するおそれがある。これに対し、ＴＦＴ１０２では、半導体層１７の加工性が高められているので、ゲート絶縁層５の被覆性の低下が抑制され、高い信頼性が得られる。
【０１１４】
＜酸化物半導体について＞
半導体層７に含まれる酸化物半導体としては、非晶質酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。第１の酸化物半導体層７１と第２の酸化物半導体層７２とは異なる結晶構造を有していてもよい。第２の酸化物半導体層７２のエネルギーギャップは、第１の酸化物半導体層７１のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、第１の酸化物半導体層７１のエネルギーギャップが、第２の酸化物半導体層７２のエネルギーギャップよりも大きくてもよい。
【０１１５】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４−００７３９９号公報に記載されている。参考のために、特開２０１４−００７３９９号公報の開示内容の全てを本明細書に援用する。
【０１１６】
第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【０１１７】
結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４−００７３９９号公報、特開２０１２−１３４４７５号公報、特開２０１４−２０９７２７号公報などに開示されている。参考のために、特開２０１２−１３４４７５号公報および特開２０１４−２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【０１１８】
第１の酸化物半導体層７１、第２の酸化物半導体層７２および中間酸化物半導体層７０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、第１の酸化物半導体層７１および第２の酸化物半導体層７２は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。一方、中間酸化物半導体層７０は、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｏ系半導体、Ｉｎ−Ｚｎ−Ｏ系半導体、Ｚｎ−Ｔｉ−Ｏ系半導体、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ−Ｚｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体、Ｉｎ−Ｇａ−Ｏ系半導体、Ｚｒ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系半導体、Ｇａ−Ｚｎ−Ｏ系半導体などを含んでいてもよい。
【０１１９】
（第２の実施形態）
第２の実施形態の半導体装置は、ＴＦＴの半導体層がＩｎ、ＺｎおよびＳｎを含む点で、第１の実施形態と異なる。
【０１２０】
第２の実施形態におけるＴＦＴは、図１に示すＴＦＴ１０１と同様の構造を有する。ただし、第１の酸化物半導体層７１として、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を用いる。例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層またはＩｎ−Ａｌ−Ｓｎ−Ｚｎ−Ｏ系半導体層を用いてもよい。第１の酸化物半導体層７１は結晶質であってもよい。
【０１２１】
第２の酸化物半導体層７２は、Ｉｎ、Ｚｎを含み、かつ、Ｓｎを含まない酸化物半導体層であってもよい。第２の酸化物半導体層７２として、例えば、第１の実施形態と同様のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を用いることができる。第２の酸化物半導体層７２は結晶質であってもよい。
【０１２２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体などのＳｎを含む酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体よりも高い移動度を有し得る。このため、第１の酸化物半導体層７１に用いると、より高い移動度を有するＴＦＴが得られる。一方、第２の酸化物半導体層７２は、還元されやすいＳｎを含まないことが好ましい。Ｓｎを含まない酸化物半導体では、金属の還元による酸素濃度の低下が生じにくい。このため、Ｓｎを含まない酸化物半導体層（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体層）は、Ｓｎを含む酸化物半導体層よりも低抵抗化されにくく、第１の酸化物半導体層７１の保護層である第２の酸化物半導体層７２に好適に用いられ得る。
【０１２３】
中間酸化物半導体層７０の組成は特に限定しない。中間酸化物半導体層７０は非晶質であってもよい。中間酸化物半導体層７０として、例えば、第１の実施形態と同様の酸化物半導体層を用いることができる。
【０１２４】
（第３の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第３の実施形態を説明する。本実施形態の半導体装置は、同一基板上に形成された酸化物半導体ＴＦＴと結晶質シリコンＴＦＴとを備えるアクティブマトリクス基板である。
【０１２５】
アクティブマトリクス基板は、画素毎にＴＦＴ（画素用ＴＦＴ）を備えている。画素用ＴＦＴとしては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体膜を活性層とする酸化物半導体ＴＦＴが用いられる。
【０１２６】
画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。周辺駆動回路を構成するＴＦＴ（回路用ＴＦＴ）は、例えば、多結晶シリコン膜を活性層とした結晶質シリコンＴＦＴが用いられる。このように、画素用ＴＦＴとして酸化物半導体ＴＦＴを用い、回路用ＴＦＴとして結晶質シリコンＴＦＴを用いると、表示領域では消費電力を低くすることが可能となり、さらに、額縁領域を小さくすることが可能となる。
【０１２７】
画素用ＴＦＴとして、第１および第２の実施形態のＴＦＴ１０１（図１）を適用することが可能である。この点については後述する。
【０１２８】
次に、本実施形態のアクティブマトリクス基板のより具体的な構成を、図面を用いて説明する。
【０１２９】
図７は、本実施形態のアクティブマトリクス基板７００の平面構造の一例を示す模式的な平面図、図８は、アクティブマトリクス基板７００における結晶質シリコンＴＦＴ（以下、「第１薄膜トランジスタ」と称する。）７１０Ａおよび酸化物半導体ＴＦＴ（以下、「第２薄膜トランジスタ」と称する。）７１０Ｂの断面構造を示す断面図である。
【０１３０】
図７に示すように、アクティブマトリクス基板７００は、複数の画素を含む表示領域７０２と、表示領域７０２以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域７０１を含んでいる。駆動回路形成領域７０１には、例えばゲートドライバ回路７４０、検査回路７７０などが設けられている。表示領域７０２には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路の各端子に接続されている。ソースバスラインＳは、それぞれ、アクティブマトリクス基板７００に実装されるドライバＩＣ７５０の各端子に接続されている。
【０１３１】
図８に示すように、アクティブマトリクス基板７００において、表示領域７０２の各画素には画素用ＴＦＴとして第２薄膜トランジスタ７１０Ｂが形成され、駆動回路形成領域７０１には回路用ＴＦＴとして第１薄膜トランジスタ７１０Ａが形成されている。
【０１３２】
アクティブマトリクス基板７００は、基板７１１と、基板７１１の表面に形成された下地膜７１２と、下地膜７１２上に形成された第１薄膜トランジスタ７１０Ａと、下地膜７１２上に形成された第２薄膜トランジスタ７１０Ｂとを備えている。第１薄膜トランジスタ７１０Ａは、結晶質シリコンを主として含む活性領域を有する結晶質シリコンＴＦＴである。第２薄膜トランジスタ７１０Ｂは、酸化物半導体を主として含む活性領域を有する酸化物半導体ＴＦＴである。第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０Ｂは、基板７１１に一体的に作り込まれている。ここでいう「活性領域」とは、ＴＦＴの活性層となる半導体層のうちチャネルが形成される領域を指すものとする。
【０１３３】
第１薄膜トランジスタ７１０Ａは、下地膜７１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）７１３と、結晶質シリコン半導体層７１３を覆う第１の絶縁層７１４と、第１の絶縁層７１４上に設けられたゲート電極７１５Ａとを有している。第１の絶縁層７１４のうち結晶質シリコン半導体層７１３とゲート電極７１５Ａとの間に位置する部分は、第１薄膜トランジスタ７１０Ａのゲート絶縁膜として機能する。結晶質シリコン半導体層７１３は、チャネルが形成される領域（活性領域）７１３ｃと、活性領域の両側にそれぞれ位置するソース領域７１３ｓおよびドレイン領域７１３ｄとを有している。この例では、結晶質シリコン半導体層７１３のうち、第１の絶縁層７１４を介してゲート電極７１５Ａと重なる部分が活性領域７１３ｃとなる。第１薄膜トランジスタ７１０Ａは、また、ソース領域７１３ｓおよびドレイン領域７１３ｄにそれぞれ接続されたソース電極７１８ｓＡおよびドレイン電極７１８ｄＡを有している。ソースおよびドレイン電極７１８ｓＡ、７１８ｄＡは、ゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜（ここでは、第２の絶縁層７１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層７１３と接続されていてもよい。
【０１３４】
第２薄膜トランジスタ７１０Ｂは、下地膜７１２上に設けられたゲート電極７１５Ｂと、ゲート電極７１５Ｂを覆う第２の絶縁層７１６と、第２の絶縁層７１６上に配置された酸化物半導体層７１７とを有している。図示するように、第１薄膜トランジスタ７１０Ａのゲート絶縁膜である第１の絶縁層７１４が、第２薄膜トランジスタ７１０Ｂを形成しようとする領域まで延設されていてもよい。この場合には、酸化物半導体層７１７は、第１の絶縁層７１４上に形成されていてもよい。第２の絶縁層７１６のうちゲート電極７１５Ｂと酸化物半導体層７１７との間に位置する部分は、第２薄膜トランジスタ７１０Ｂのゲート絶縁膜として機能する。酸化物半導体層７１７は、チャネルが形成される領域（活性領域）７１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄを有している。この例では、酸化物半導体層７１７のうち、第２の絶縁層７１６を介してゲート電極７１５Ｂと重なる部分が活性領域７１７ｃとなる。また、第２薄膜トランジスタ７１０Ｂは、ソースコンタクト領域７１７ｓおよびドレインコンタクト領域７１７ｄにそれぞれ接続されたソース電極７１８ｓＢおよびドレイン電極７１８ｄＢをさらに有している。尚、基板７１１上に下地膜７１２を設けない構成も可能である。
【０１３５】
薄膜トランジスタ７１０Ａ、７１０Ｂは、パッシベーション膜７１９および平坦化膜７２０で覆われている。画素用ＴＦＴとして機能する第２薄膜トランジスタ７１０Ｂでは、ゲート電極７１５Ｂはゲートバスライン（図示せず）、ソース電極７１８ｓＢはソースバスライン（図示せず）、ドレイン電極７１８ｄＢは画素電極７２３に接続されている。この例では、ドレイン電極７１８ｄＢは、パッシベーション膜７１９および平坦化膜７２０に形成された開口部内で、対応する画素電極７２３と接続されている。ソース電極７１８ｓＢにはソースバスラインを介してビデオ信号が供給され、ゲートバスラインからのゲート信号に基づいて画素電極７２３に必要な電荷が書き込まれる。
【０１３６】
なお、図示するように、平坦化膜７２０上にコモン電極として透明導電層７２１が形成され、透明導電層（コモン電極）７２１と画素電極７２３との間に第３の絶縁層７２２が形成されていてもよい。この場合、画素電極７２３にスリット状の開口が設けられていてもよい。このようなアクティブマトリクス基板７００は、例えばＦＦＳ（Ｆｒｉｎｇｅ  ＦｉｅｌｄＳｗｉｔｃｈｉｎｇ）モードの表示装置に適用され得る。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。この例では、画素電極７２３から出て液晶層（図示せず）を通り、さらに画素電極７２３のスリット状の開口を通ってコモン電極７２１に出る電気力線で表される電界が生成される。この電界は、液晶層に対して横方向の成分を有している。その結果、横方向の電界を液晶層に印加することができる。横方向電界方式では、基板から液晶分子が立ち上がらないため、縦方向電界方式よりも広視野角を実現できるという利点がある。
【０１３７】
本実施形態の第２薄膜トランジスタ７１０Ｂとして、図１、図６を参照しながら前述したＴＦＴ１０１、１０２を用いることができる。図１に示すＴＦＴ１０１を適用する場合、ＴＦＴ１０１におけるゲート電極３、ゲート絶縁層５、半導体層７、ソース電極８、およびドレイン電極９を、それぞれ、図７に示すゲート電極７１５Ｂ、第２の絶縁層（ゲート絶縁層）７１６、酸化物半導体層７１７、ソース電極７１８ｓＢ、およびドレイン電極７１８ｄＢに対応させてもよい。
【０１３８】
また、図７に示す検査回路７７０を構成するＴＦＴ（検査用ＴＦＴ）として、酸化物半導体ＴＦＴである薄膜トランジスタ７１０Ｂを用いてもよい。
【０１３９】
なお、図示していないが、検査ＴＦＴおよび検査回路は、例えば、図７に示すドライバＩＣ７５０が実装される領域に形成されてもよい。この場合、検査用ＴＦＴは、ドライバＩＣ７５０と基板７１１との間に配置される。
【０１４０】
図示する例では、第１薄膜トランジスタ７１０Ａは、ゲート電極７１５Ａと基板７１１（下地膜７１２）との間に結晶質シリコン半導体層７１３が配置されたトップゲート構造を有している。一方、第２薄膜トランジスタ７１０Ｂは、酸化物半導体層７１７と基板７１１（下地膜７１２）との間にゲート電極７１５Ｂが配置されたボトムゲート構造を有している。このような構造を採用することにより、同一基板７１１上に、２種類の薄膜トランジスタ７１０Ａ、７１０Ｂを一体的に形成する際に、製造工程数や製造コストの増加をより効果的に抑えることが可能である。
【０１４１】
第１薄膜トランジスタ７１０Ａおよび第２薄膜トランジスタ７１０ＢのＴＦＴ構造は上記に限定されない。例えば、これらの薄膜トランジスタ７１０Ａ、７１０Ｂは同じＴＦＴ構造を有していてもよい。あるいは、第１薄膜トランジスタ７１０Ａがボトムゲート構造、第２薄膜トランジスタ７１０Ｂがトップゲート構造を有していてもよい。また、ボトムゲート構造の場合、薄膜トランジスタ７１０Ｂのようにチャネルエッチ型でもよいし、エッチストップ型でもよい。
【０１４２】
第２薄膜トランジスタ７１０Ｂのゲート絶縁膜である第２の絶縁層７１６は、第１薄膜トランジスタ７１０Ａが形成される領域まで延設され、第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａおよび結晶質シリコン半導体層７１３を覆う層間絶縁膜として機能してもよい。このように第１薄膜トランジスタ７１０Ａの層間絶縁膜と第２薄膜トランジスタ７１０Ｂのゲート絶縁膜とが同一の層（第２の絶縁層）７１６内に形成されている場合、第２の絶縁層７１６は積層構造を有していてもよい。例えば、第２の絶縁層７１６は、水素を供給可能な水素供与性の層（例えば窒化珪素層）と、水素供与性の層上に配置された、酸素を供給可能な酸素供与性の層（例えば酸化珪素層）とを含む積層構造を有していてもよい。
【０１４３】
第１薄膜トランジスタ７１０Ａのゲート電極７１５Ａと、第２薄膜トランジスタ７１０Ｂのゲート電極７１５Ｂとは、同一層内に形成されていてもよい。また、第１薄膜トランジスタ７１０Ａのソースおよびドレイン電極７１８ｓＡ、７１８ｄＡと、第２薄膜トランジスタ７１０Ｂのソースおよびドレイン電極７１８ｓＢ、７１８ｄＢとは、同一の層内に形成されていてもよい。「同一層内に形成されている」とは、同一の膜（導電膜）を用いて形成されていることをいう。これにより、製造工程数および製造コストの増加を抑制できる。
【０１４４】
本実施形態は、酸化物半導体ＴＦＴを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体ＴＦＴは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる（モノリシック化）。このような場合、本発明における酸化物半導体ＴＦＴは、高い移動度（例えば１０ｃｍ2／Ｖｓ以上）を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
【産業上の利用可能性】
【０１４５】
本発明の実施形態は、酸化物半導体ＴＦＴを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置、ＭＥＭＳ表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
【符号の説明】
【０１４６】
１    基板
３    ゲート電極
５    ゲート絶縁層
７、１７      半導体層
７１    第１の酸化物半導体層
７２    第２の酸化物半導体層
７０    中間酸化物半導体層
８      ソース電極
９      ドレイン電極
１３    層間絶縁層
１０１、１０２    薄膜トランジスタ（ＴＦＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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