(57)【特許請求の範囲】
【請求項１】
基準クロックと帰還クロックとの位相差を検出する位相比較器と、
前記位相比較器に帰還する信号を生成する発振器と、
前記位相比較器と前記発振器との間に配置され、比例パス、第１の積分パス、及び第２の積分パスとの出力を加算する加算器を有するループフィルタと、を備え、
前記比例パスは、
前記位相比較器の検出結果に応じた電流を出力するチャージポンプと、
前記チャージポンプの後段に設けられたアナログフィルタと、を備え、
前記第１の積分パスは、
ゲインが可変であり、前記位相比較器での検出結果に応じたデジタル信号を累積加算する第１の累積加算器と、
前記第１の累積加算器からの信号を変調する第１の変調器と、
前記第１の変調器からの信号をＤ／Ａ変換する第１のＤ／Ａ変換器と、
帯域が可変であり、前記第１のＤ／Ａ変換器からのアナログ信号が入力される第１のフィルタと、を備え、
前記第２の積分パスは、
前記位相比較器での検出結果に応じた前記デジタル信号を累積加算する第２の累積加算器と、
前記第２の累積加算器からの信号を変調する第２の変調器と、
前記第２の変調器からの信号をＤ／Ａ変換する第２のＤ／Ａ変換器と、
前記第２のＤ／Ａ変換器からのアナログ信号が入力される第２のフィルタと、を備え、
ロック状態を検出するロック検出器であって、前記ロック状態の検出結果に応じて前記第１の累積加算器のゲインと前記第１のフィルタの帯域とを制御するとともに、前記第２の変調器への入力を固定値に切り替えるロック検出器と、を備えたＰＬＬ回路。
【請求項２】
前記ロック検出器が位相のロックを検出した場合に、前記第１の累積加算器のゲインを前記第２の累積加算器のゲインよりも下げ、かつ、前記第１のフィルタの帯域を前記第２のフィルタの帯域よりも狭くし、
前記ロック検出器が位相のアンロックを検出した場合に、前記第２の変調器への入力を前記固定値とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記ロック検出器が位相のロックを検出した場合に、ロック検出時の出力コードで前記第１の変調器の入力を固定する請求項１に記載のＰＬＬ回路。
【請求項４】
前記第２の累積加算器の出力コードが上限値または下限値に到達した場合に、前記第１の積分パスによって、前記第２の累積加算器の出力コードがセンタコードに戻るよう、バックグラウンドキャリブレーションを行う請求項１に記載のＰＬＬ回路。
【請求項５】
前記ロック検出器が、前記基準クロックのクロックカウント数と、前記帰還クロックのクロックカウント数とを比較することで、ロック検出を行う請求項１に記載のＰＬＬ回路。
【請求項６】
前記ロック検出器が、前記基準クロックのクロックカウント数に基づいて、ロック検出を行う請求項１に記載のＰＬＬ回路。
【請求項７】
前記位相比較器の検出結果を量子化する量子化器をさらに備え、
前記量子化器からの出力に基づいて、前記ロック検出器がロック検出を行う請求項１に記載のＰＬＬ回路。
【請求項８】
前記第２の累積加算器のゲインが可変であり、
前記第２のフィルタの帯域が可変である請求項１に記載のＰＬＬ回路。
【請求項９】
基準クロックと帰還クロックとの位相差を検出する位相比較器と、
前記位相比較器に帰還する信号を生成する発振器と、
前記位相比較器と前記発振器との間に配置され、比例パス、第１の積分パス、及び第２の積分パスとの出力を加算する加算器を有するループフィルタと、を備え、
前記比例パスは、
前記位相比較器の検出結果に応じた電流を出力するチャージポンプと、
前記チャージポンプの後段に設けられたアナログフィルタと、を備え、
前記第１の積分パスは、
ゲインが可変であり、前記位相比較器での検出結果に応じたデジタル信号を累積加算する第１の累積加算器と、
前記第１の累積加算器からの信号を変調する第１の変調器と、
前記第１の変調器からの信号をＤ／Ａ変換する第１のＤ／Ａ変換器と、
帯域が可変であり、前記第１のＤ／Ａ変換器からのアナログ信号が入力される第１のフィルタと、を備え、
前記第２の積分パスは、
前記位相比較器での検出結果に応じた前記デジタル信号を累積加算する第２の累積加算器と、
前記第２の累積加算器からの信号を変調する第２の変調器と、
前記第２の変調器からの信号をＤ／Ａ変換する第２のＤ／Ａ変換器と、
前記第２のＤ／Ａ変換器からのアナログ信号が入力される第２のフィルタと、を備えたＰＬＬ回路の動作方法であって、
ＰＬＬループのロック状態を検出し、
前記ロック状態の検出結果に応じて、前記第１の累積加算器のゲインと前記第１のフィルタの帯域とを制御するとともに、前記第２の変調器への入力を固定値に切り替えるＰＬＬ回路の動作方法。
【請求項１０】
位相のロックを検出した場合に、前記第１の累積加算器のゲインを前記第２の累積加算器のゲインよりも下げ、かつ、前記第１のフィルタの帯域を前記第２のフィルタの帯域よりも狭くし、
位相のアンロックを検出した場合に、前記第２の変調器への入力を前記固定値とする請求項９に記載のＰＬＬ回路の動作方法。
【請求項１１】
位相のロックを検出した場合に、ロック検出時の出力コードで前記第１の変調器の入力を固定する請求項９に記載のＰＬＬ回路の動作方法。
【請求項１２】
前記第２の累積加算器の出力コードが上限値または下限値に到達した場合に、前記第１の積分パスによって、前記第２の累積加算器の出力コードがセンタコードに戻るよう、バックグラウンドキャリブレーションを行う請求項９に記載のＰＬＬ回路の動作方法。
【請求項１３】
前記基準クロックのクロックカウント数と、前記帰還クロックのクロックカウント数とを比較することで、ロック検出を行う請求項９に記載のＰＬＬ回路の動作方法。
【請求項１４】
前記基準クロックのクロックカウント数に基づいて、ロック検出を行う請求項９に記載のＰＬＬ回路の動作方法。
【請求項１５】
前記位相比較器の検出結果を量子化する量子化器をさらに備え、
前記量子化器からの出力に基づいて、ロック検出を行う請求項９に記載のＰＬＬ回路の動作方法。
【請求項１６】
前記第２の累積加算器のゲインが可変であり、
前記第２のフィルタの帯域が可変である請求項９に記載のＰＬＬ回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、及びその動作方法に関する。
【背景技術】
【０００２】
非特許文献１には、位相検出器として、バンバンＰＤ(Ｂａｎｇ−Ｂａｎｇ  Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ、以下ＢＢ−ＰＤとする)を用いたデジタルＰＬＬ回路が開示されている。ＢＢ−ＰＤは、検出した位相の遅れ進み情報を１ビットのデジタル信号として出力する。そして、積分パス（Ｉｎｔｅｇｒａｌ  Ｐａｔｈ）では、遅れ進み情報を保持して、保持コードＤＩでＩＤＡＣを制御している。また、Ｄｏｕｂｌｅ  Ｉｎｔｅｇｒａｌ  Ｐａｔｈが設けられている。
【０００３】
特許文献１には、比例パス（ｐｒｏｐｏｒｔｉｏｎａｌ  ｐａｔｈ１５０）と、積分パス（ｉｎｔｅｇｒａｌ  ｐａｔｈ１６０）とを有するＰＬＬ回路が開示されている。積分パスは、ＢＢ−ＰＤの出力信号を蓄積している。比例パスには、ゲインＫｉが与えられている。さらに、積分パスは、比例−積分パス（ｐｒｏｐｏｒｔｉｏｎａｌ−ｉｎｔｅｇｒａｌ  ｐａｔｈ１９０）と、積分−積分パス（ｉｎｔｅｇｒａｌ−ｉｎｔｅｇｒａｌ  ｐａｔｈ２００）とに分かれている。比例積分パスには、ゲインＫｐｉが与えられ、積分−積分パスには、ゲインＫｉｉが与えられている。
【０００４】
特許文献２には、高速積分パス（ｆａｓｔ  ｉｎｔｅｇｒａｌ  ｐａｔｈ４６）と低速積分パス（ｓｌｏｗ  ｉｎｔｅｇｒａｌ  ｐａｔｈ４８）と、比例パス（ｐｒｏｐｏｒｔｉｏｎａｌ  ｐａｔｈ６０）と、を備えたＰＬＬ回路が開示されている。高速積分パスと低速積分パスとは、ローパスフィルタ（ＬＰＦ４９）を介して接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７９９９５８６号
【特許文献２】米国特許第８５１３９９５号
【非特許文献】
【０００６】
【非特許文献１】ＩＥＥＥ Ｊ. Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ, ｖｏｌ. ４６, Ｎｏ. ８, ＡＵＧＵＳＴ ２０１１  "Ａ ０．７−ｔｏ−３．５ ＧＨｚ ０．６−ｔｏ−２．８ ｍＷ Ｈｉｇｈｌｔｙ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｗｉｔｈ Ｂａｎｄｗｉｄｔｈ Ｔｒａｃｋｉｎｇ“
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の文献に開示されたＰＬＬ回路では、所望の性能を有するＰＬＬ回路を実現することが困難であるという問題があった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、ＰＬＬ回路は、位相比較器で検出された位相差に基づいて、ロック状態を検出するロック検出器を備え、第１の積分パス、及び第２の積分パスには、それぞれ、累積加算器、変調器、Ｄ／Ａ変換器、及びフィルタが設けられ、ロック検出器が、ロック状態の検出結果に応じて第１の累積加算器のゲインと第１のフィルタの帯域とを制御するとともに、第２の変調器への入力を固定値に切り替える。
【発明の効果】
【００１０】
前記一実施の形態によれば、所望の性能を有するＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１にかかるＰＬＬ回路の構成を示す回路図である。
【図２】実施形態１にかかるＰＬＬ回路の高速ロックモードでの動作を説明するための図である。
【図３】実施形態１にかかるＰＬＬ回路の通常モードでの動作を説明するための図である。
【図４】ＲＣフィルタの構成を示す回路図である。
【図５】比較例にかかるロック過程を説明するための図である。
【図６】実施の形態１でのロック過程を説明するための図である。
【図７】実施形態２にかかるＰＬＬ回路の通常モードでの動作を説明するための図である。
【図８】実施形態３にかかるＰＬＬ回路の構成を示す回路図である。
【図９】実施形態３にかかるＰＬＬ回路の高速ロックモードでの動作を説明するための図である。
【図１０】実施形態３にかかるＰＬＬ回路の通常モードでの動作を説明するための図である。
【図１１】実施形態３でのバックグラウンドキャリブレーションを説明するための図である。
【図１２】変形例１にかかるＰＬＬ回路の構成を示す回路図である。
【図１３】変形例２にかかるＰＬＬ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１３】
実施の形態１．
本実施の形態にかかるＰＬＬ回路について、図１を用いて説明する。図１は、実施形態１にかかるＰＬＬ回路１００の構成を示す回路図である。ＰＬＬ回路１００は、位相比較器１１と、ループフィルタ１０と、電圧制御発振器１２と、分周期１３とを備えている。
【００１４】
位相比較器１１の後段には、ループフィルタ１０が設けられている。ループフィルタ１０の後段には、電圧制御発振器１２が設けられている。したがって、位相比較器１１と電圧制御発振器１２との間に、ループフィルタ１０が配置されている。さらに、電圧制御発振器１２と位相比較器１１との間には、分周期１３が配置されている。なお、分周期１３は設けられていなくてもよい。
【００１５】
位相比較器（ＰＦＤ）１１には、参照クロックと帰還クロックが入力されている。位相比較器１１は、参照クロックと帰還クロックとの位相を比較する。位相比較器１１は、位相の比較結果に基づく信号を、ループフィルタ１０に出力する。ループフィルタ１０は、ローパスフィルタであり、高周波成分を除去する。なお、ループフィルタ１０の詳細については後述する。
【００１６】
ループフィルタ１０からの信号は、電圧制御発振器（ＶＣＯ）１２に入力される。電圧制御発振器１２は、入力された電圧に応じた周波数のクロックを出力する。電圧制御発振器１２からの出力クロックは、分周期１３に入力される。分周期１３は、出力クロックを１／Ｎ（Ｎは１以上の整数）に分周して、帰還クロックとして、ＰＦＤ１１に出力する。このように、電圧制御発振器１２は、ＰＦＤ１１に帰還する信号を生成する。
【００１７】
次に、ループフィルタ１０の構成について詳細に説明する。ループフィルタ１０には、比例パス２０、第１の積分パス４０、及び第２の積分パス３０が設けられている。さらにループフィルタ１０は、ロック検出器３６、及び加算器５０を有している。比例パス２０、第１の積分パス４０、及び第２の積分パス３０からの出力は、加算器５０で加算されて、電圧制御発振器１２に出力される。
【００１８】
比例パス２０は、チャージポンプ回路２１、及びアナログフィルタ２２を有している。チャージポンプ回路２１の後段には、アナログフィルタ２２が設けられている。
【００１９】
第１の積分パス４０は、量子化器３１、第１の累積加算器４２、第１のΔΣ変調器４３、第１のＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）４４、第１のＲＣフィルタ４５を備えている。第１の累積加算器４２は、量子化器３１の後段に配置されている。第１のΔΣ変調器４３は、第１の累積加算器４２の後段に配置されている。第１のＤＡＣ４４は、第１のΔΣ変調器４３の後段に配置されている。
【００２０】
第２の積分パス３０は、量子化器３１、第２の累積加算器３２、第２のΔΣ変調器３３、第２のＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）３４、第２のＲＣフィルタ３５を備えている。なお、第２の累積加算器３２は、量子化器３１の後段に配置されている。第２のΔΣ変調器３３は、第２の累積加算器３２の後段に配置されている。第２のＤＡＣ３４は、第２のΔΣ変調器３３の後段に配置されている。
【００２１】
位相比較器１１は、位相比較結果に基づく信号をチャージポンプ回路２１、及び量子化器３１にそれぞれ出力する。位相比較器１１には、例えば、ＢＢ−ＰＤ（バンバン位相検出器）を用いることができる。この場合、位相比較器１１は、位相比較結果を１ビットの遅れ／進み情報に変換する。例えば、位相比較器１１は、参照クロックの位相が帰還クロックの位相よりも遅れている場合、１を出力し、参照クロックの位相が帰還クロックの位相よりも進んでいる場合に０を出力する。したがって、位相比較器１１は、クロックを比較する毎に、１ビットのデジタル信号を出力する。もちろん、位相比較器１１は、ＢＢ−ＰＤに限られるものではなく、例えば、Ｔｉｍｅ  ＴｏＤｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）のように位相差に比例した値を出力するものを用いてもよい。
【００２２】
まず、アナログ回路で構成された比例パス２０について説明する。位相比較器１１は、位相比較結果に応じた信号をチャージポンプ回路２１に出力する。チャージポンプ回路２１は、信号に応じた電流をアナログフィルタ２２に出力する。したがって、チャージポンプ回路２１は、位相比較結果に応じた電流をアナログフィルタ２２に出力する。アナログフィルタ２２は、チャージポンプ回路２１からの電流を整流する。例えば、アナログフィルタ２２は、ハイパスフィルタである。アナログフィルタ２２を通過した信号は、加算器５０に入力される。
【００２３】
次に、デジタル回路を含む第１の積分パス４０について、説明する。位相比較器１１からの出力は、量子化器３１に入力される。量子化器３１は、位相比較器１１から出力されたデジタル信号を量子化する。例えば、位相比較器１１から１ビットのデジタル信号が量子化器３１に入力されているとする。量子化器３１は、位相比較器１１からのデジタル信号が１の場合、１を出力し、デジタル信号が０の場合、−１を出力する。このように、量子化器３１は、位相比較結果に応じた値を出力する。
【００２４】
第１の累積加算器４２は、量子化器３１によって量子化された値にゲインを乗じて累積加算していく。そして、第１の累積加算器４２は、累積加算値を第１のΔΣ変調器４３に出力する。第１の累積加算器４２のゲインは可変となっている。
【００２５】
第１のΔΣ変調器４３は、第１の累積加算器４２からの累積加算値をΔΣ変調して、量子化する。そして、第１のΔΣ変調器４３は、ΔΣ変調されたデジタル信号を第１のＤＡＣ４４に出力する。
【００２６】
第１のＤＡＣ４４は、第１のΔΣ変調器４３からのデジタル信号をＤＡ変換する。例えば、第１のＤＡＣ４４は、複数の電流源を有している。そして、デジタル信号の値に応じて、電流源が制御される。具体的には、デジタル信号の値に応じた数の電流源が電流を出力する。よって、第１のＤＡＣ４４は、デジタル信号の値に応じた電流を第１のＲＣフィルタ４５に出力する。
【００２７】
第１のＲＣフィルタ４５は、ノイズ除去フィルタであり、第１のＤＡＣ４４からの電流のノイズを除去する。具体的には、第１のＲＣフィルタ４５は、量子化ノイズやＤＡＣのデバイスノイズを低減する。したがって、第１のＲＣフィルタ４５は、ノイズが低減された信号を加算器５０に出力する。第１のＲＣフィルタ４５は帯域可変フィルタである。すなわち、第１のＲＣフィルタ４５の通過帯域は、可変となっている。
【００２８】
次に、デジタル回路を含む第２の積分パス３０について説明する。第２の積分パス３０の構成は、基本的に第１の積分パス４０と同様になっている。
【００２９】
位相比較器１１からの出力は、量子化器３１に入力される。量子化器３１は、第２の積分パス３０と第１の積分パス４０とで共用されている。第２の積分パス３０と第１の積分パス４０は、量子化器３１を共有する。量子化器３１は、位相比較器１１から出力されたデジタル信号を量子化する。量子化器３１は、上記したように、位相比較結果に応じた値を出力する。
【００３０】
第２の累積加算器３２は、量子化器３１によって量子化された値にゲインを乗じて累積加算していく。そして、第２の累積加算器３２は、累積加算値を第２のΔΣ変調器３３に出力する。第２の累積加算器３２のゲインは可変となっていてもよい。第２のΔΣ変調器３３の動作周波数は、第１のΔΣ変調器４３の動作周波数よりも高くなっていてもよい。
【００３１】
第２のΔΣ変調器３３は、第２の累積加算器３２からの累積加算値をΔΣ変調して、量子化する。そして、第２のΔΣ変調器３３は、ΔΣ変調されたデジタル信号を第２のＤＡＣ３４に出力する。
【００３２】
第２のＤＡＣ３４は、第２のΔΣ変調器３３からのデジタル信号をＤＡ変換する。例えば、第２のＤＡＣ３４は、複数の電流源を有している。第２のΔΣ変調器３３から出力されるデジタル信号の値に応じて、複数の電流源が制御される。具体的には、デジタル信号に応じて、電流源に接続されたスイッチがオンオフする。これにより、デジタル信号の値に応じた数の電流源が電流を出力する。よって、第２のＤＡＣ３４は、デジタル信号の値に応じた電流を第２のＲＣフィルタ３５に出力する。第２のＤＡＣ３４と第１のＤＡＣ４４とは電流ミラー比が異なっている。例えば、第１のＤＡＣ４４の電流ミラー比が、第２のＤＡＣ３４の電流ミラー比よりも大きくなっている。よって、第１のＤＡＣ４４は、第２のＤＡＣ３４よりもゲインが高く、高い電流を出力可能である。例えば、第１のＤＡＣ４４は第２のＤＡＣ３４の１０倍程度の電流を出力可能である。
【００３３】
第２のＲＣフィルタ３５は、ノイズ除去フィルタであり、第２のＤＡＣ３４からの電流のノイズを除去する。具体的には、第２のＲＣフィルタ３５は、量子化ノイズやデバイスのノイズを低減する。したがって、第２のＲＣフィルタ３５は、ノイズが低減された信号を加算器５０に出力する。第２のＲＣフィルタ３５の通過帯域は、可変となっていてもよい。これにより、適切にノイズを除去することができる。
【００３４】
加算器５０は、比例パス２０、第１の積分パス４０、第２の積分パス３０からの信号を加算する。そして、加算器５０は加算した信号を電圧制御発振器１２に出力する。
【００３５】
さらに、ループフィルタ１０には、ロック検出器３６が設けられている。ロック検出器３６は、ＰＬＬループのロック状態を検出する。すなわち、ロック検出器３６はＰＬＬループのロック、又はアンロックを検出する。具体的には、ロック検出器３６は、量子化器３１からのデジタル信号が入力される。ＰＬＬループがロック近傍となったら、ロック検出器３６がデジタル信号に基づいて、ＰＬＬロックを検出する。例えば、ロック検出器３６は、量子化器３１からのデジタル信号が一定時間の平均で０になったら、ＰＬＬロックを検出する。すなわち、一定時間の平均が０となった場合、位相の遅れ又は進みが無いため、周波数がロックしたことをロック検出器３６が検出する。このようにすることで、ロック検出器３６は適切にロック検出を行う。
【００３６】
ロック検出器３６は、位相比較器１１で検出された位相差に基づいてロック状態を検出する。ロック検出器３６の検出結果に応じて、ＰＬＬ回路１００は、高速ロックモード、又は通常モードで動作する。すなわち、ロック検出器３６がＰＬＬロックを検出するまでは、ＰＬＬ回路１００は、高速ロックモードで動作する。そして、ロック検出器３６がＰＬＬロックを検出した後は、ＰＬＬ回路１００は、通常モードで動作する。このように、ロック検出器３６は、ＰＬＬロックの検出結果に応じて、モード切替を行う。第１の積分パス４０が高速ロックモードのパスとなり、第２の積分パス３０が通常モードでのパスとなる。
【００３７】
具体的には、ロック状態の検出結果に応じて、ロック検出器３６は、第１の累積加算器４２のゲインと前第１のＲＣフィルタ４５の帯域とを制御する。さらん、ロック検出器３６は、ロック状態の検出結果に応じて、第１の累積加算器４２への入力を固定値に切り替える。これらの動作については後述する。
【００３８】
次に、ＰＬＬ回路１００の動作モードについて、図２を用いて説明する。図２は、高速ロックモードでの動作を説明するための図である。ＰＬＬ回路１００の動作開始時では、ＰＬＬ回路１００は高速ロックモードとなり、比例パス２０と第１の積分パス４０で高速ロックを実現する。
【００３９】
（高速ロックモード）
高速ロックモードでは、第２の積分パス３０の第２の累積加算器３２の出力を初期値のまま固定する。具体的には、高速ロックモード中では、第２の累積加算器３２は、常時、センタコードを第２のΔΣ変調器３３に出力する。したがって、量子化器３１からのデジタル信号の値によらず、第２のΔΣ変調器３３の入力が一定値となる。このように、ロック検出器３６が位相のアンロックを検出した場合に、第２のΔΣ変調器３３への入力を固定値とする。
【００４０】
なお、第２の累積加算器３２のセンタコードは、第２の累積加算器３２が累積加算できる範囲の中央値である。ここでは、第２の累積加算器３２のセンタコードは、第２のＤＡＣ３４のセンタコードと一致している。第２の積分パス３０は、電圧制御発振器１２のオフセット電圧、又はオフセット電流を供給するパスとなる。すなわち、第２の積分パス３０は、第２の積分パス３０はＰＬＬ応答しないパスとなる。
【００４１】
ＰＬＬ回路１００の動作開始直後では、第１の積分パス４０は広帯域の設定となっており、高速に周波数を引き込む。具体的に、第１の累積加算器４２が高ゲインに設定されている。第１の累積加算器４２のゲインが第２の累積加算器３２のゲインよりも高くなっている。第１の累積加算器４２を高ゲインとすることで、第１の累積加算器４２のコードが高速に変化する。また、第１のＲＣフィルタ４５の通過帯域が第２のＲＣフィルタ３５と同程度になっている。
【００４２】
（通常モード）
次に、通常モードについて、図３を用いて説明する。上記のように、ＰＬＬ回路１００がロック近傍となったら、ロック検出器３６がＰＬＬロックを検出する。そして、ＰＬＬ回路１００を通常モードに切り替える。具体的には、第２の積分パス３０をＰＬＬ応答するモードとする。したがって、第２の累積加算器３２が量子化器３１からのデジタル信号の値を累積加算した累積加算値を出力する。すなわち、第２の累積加算器３２からの累積加算値は、量子化器３１からのデジタル信号に応じて増減する。
【００４３】
さらに、第１の積分パス４０の第１の累積加算器４２のゲインを低くして、第１のＲＣフィルタ４５の通過帯域を狭帯域にする。したがって、第１の累積加算器４２のゲインが第２の累積加算器３２のゲインよりも小さくなる。さらに、第１のＲＣフィルタ４５の通過帯域が、第２のＲＣフィルタ３５の通過帯域よりも狭帯域になる。このように、通常モードでは、高速モードよりも、第１の累積加算器４２が低ゲインとなり、第１のＤＡＣ４４が狭帯域となる。
【００４４】
このように、ロック検出器３６が位相のロックを検出した場合に、第１の累積加算器４２のゲインを第２の累積加算器３２のゲインよりも下げ、かつ、第１のＲＣフィルタ４５の帯域を第２のＲＣフィルタ３５の帯域よりも狭くする。
【００４５】
本実施の形態では、動作開始直後は、ＰＬＬ回路１００が、アンロック状態となっているため、高速ロックモードで動作する。したがって、高ゲインの第１の積分パス４０において、第１のＲＣフィルタ４５の帯域周波数を高い状態にする。これにより、高速にＶＣＯ周波数を引き込むことができるので、非特許文献１と比べて、ロック時間を短くすることができる。ＰＬＬ動作の開始直後は、第１の積分パス４０でロックするので、第１の積分パス４０の出力コードを確定させる必要がある。
【００４６】
さらに、第１の積分パス４０のループパスで粗くロックした後は、通常モードになる。第２の積分パス３０にループ制御を任せるので、第１の積分パス４０を狭帯域にすることができる。よって、低ノイズ化、小面積化を図ることができる。第１のＤＡＣ４４を粗い分解能（低分解能）で設計して、第１のΔΣ変調器４３で等価的に分解能を補完する。第１のΔΣ変調器４３のノイズと、第１のＤＡＣ４４のノイズは、狭帯域の第１のＲＣフィルタ４５で除去することができる。よって、ノイズを低減することができる。
【００４７】
また、第１のＤＡＣ４４は、粗い分解能であるため、少ないビット、すなわち少ないセル数で設計できる。これにより、回路面積を小さくすることができる。さらに第１の積分パス４０は、発振に必要なＶＣＯのオフセット電圧(オフセット電流)のほとんどを賄っている。そして、後段に設けられた狭帯域の第１のＲＣフィルタ４５でノイズをカットしている。第２のＤＡＣ３４は必要最低限のレンジ(面積)にすることができ、ＰＬＬ回路１００全体としても低ノイズ化を図ることができる。
【００４８】
特許文献２と異なり、第１の積分パス４０では、第１の累積加算器４２で第１の積分パス４０側の帯域を主に変えることができる。このため、ＰＬＬループ安定性を保ったまま、第２の積分パス３０の帯域を、ＲＣフィルタの帯域以下にすることができる。例えば、ＲＣフィルタの帯域以下である数ｋＨｚやそれ以下まで下げる事ができる。このため、特に狭帯域のＰＬＬ回路や、位相検出にＢＢ−ＰＤを使うＰＬＬ回路に好適である。例えば、ＢＢ−ＰＤを使うとゲインが非線形で高くなるため、ループフィルタ、すなわち累積加算器の帯域を十分に下げた設計が必須となる。
【００４９】
また、第２の積分パス３０と第１の積分パス４０とは同様の構成となっている。したがって、回路設計を容易に行うことができる。例えば、第２の積分パス３０と第１の積分パス４０とで、ＤＡＣとΔΣ変調器を同様の回路構成とすることができる。そして、パラメータのみを変えればよい。例えば、第１のΔΣ変調器４３と第２のΔΣ変調器３３とで、動作周波数を変えればよい。具体的には、第２のΔΣ変調器３３の動作周波数を第１のΔΣ変調器４３よりも速くすればよい。また、第１のＤＡＣ４４と第２のＤＡＣ３４とで、ＤＡＣを構成する電流源が供給する電流を変えればよい。例えば、第１のＤＡＣ４４が第２のＤＡＣ３４の１０倍程度の電流を供給できるようにすればよい。具体的には、電流源の電流ミラー比のみを変えればよい。
【００５０】
なお、上記の説明では、高速ロックモードにおいて、第２のΔΣ変調器３３への入力値を第２の累積加算器３２のセンタコードとしていたが、第２のΔΣ変調器３３の入力値は、これに限られるものではない。すなわち、第２のΔΣ変調器３３の入力値は、固定値であれば、第２の累積加算器３２のセンタコード以外の値であってもよい。
【００５１】
上記の説明では、第１の累積加算器４２は、高ゲインから低ゲインの２段階に切り替えられていたが、多段階に切り替えられていてもよい。例えば、高ゲインで始まり、１／２ずつ徐々に下げていき、通常モードの低ゲイン低になるようにしてもよい。このように、ゲインが段階的に変更されてもよい。
【００５２】
次に、帯域可変の第１のＲＣフィルタ４５の構成について、図４を用いて説明する。図４は、第１のＲＣフィルタ４５の構成の一例を示す回路図である。第１のＲＣフィルタ４５は、抵抗Ｒ１と抵抗Ｒ２と容量ＣとスイッチＳＷとを備えている。入力側と出力側との間において、抵抗Ｒ１と抵抗Ｒ２とが直接接続されている。さらに、抵抗Ｒ２の一端には、容量Ｃが接続されている。スイッチＳＷは、抵抗Ｒ１と並列に接続されている。Ｒ１の抵抗値は、Ｒ２の抵抗値に比べて、十分大きくなっている。スイッチＳＷは、ロック検出器３６からのモード切替信号によって制御される。
【００５３】
スイッチＳＷをオンオフ制御することで、第１のＲＣフィルタ４５の帯域を変えることができる。すなわち、モード切替時には、スイッチＳＷのオンオフが切り替わる。図４では、第１のＲＣフィルタ４５に１つのスイッチＳＷが設けられているため、帯域を２段階に切り替えることができる。もちろん、第１のＲＣフィルタ４５の帯域についても、多段階に切り替えるようにしてもよい。例えば、並列接続されているスイッチと抵抗のペアを複数設けることで、帯域を多段階に切り替えることができる。
【００５４】
図５、及び図６を用いて、比較例におけるロック過程と、本実施の形態におけるロック過程について、説明する。図５は、比較例におけるロック過程を模式的に示す図であり、図６は本実施の形態におけるロック過程を模式的に示す図である。図５、図６において、横軸がＰＬＬ動作開始からの時間を示し、縦軸が電圧制御発振器１２の周波数（ＶＣＯ周波数）を示している。図５では、非特許文献１又は特許文献２に示される比較例の構成におけるＶＣＯ周波数の時間変化を示している。図６は、実施の形態の構成におけるＶＣＯ周波数の時間変化を示している。
【００５５】
比較例では、一方の積分パスと比例パスで出せる周波数限界まで到達すると（時間Ａ）、他方の積分パスがゆっくり応答し始める。そして、ゆっくりＶＣＯ周波数が上昇し始める（時間Ｂ）。
【００５６】
一方、図６に示すように、本実施の形態では、第１の積分パス４０と比例パス２０とで一気に周波数を引き込む。すなわち、高速ロックモードにおいて、周波数が速やかにロックされる。このとき、ループが広帯域であり、応答が速い。なお、ゲインが高いので、ＶＣＯ周波数が揺れることがある（時間Ｄ）。時間Ｃでモードが切り替わるので、第２の積分パス３０と比例パス２０とのループに切り替わる。
【００５７】
第１の積分パス４０は広帯域になっており、第１の積分パス４０の第１のＤＡＣ４４はゲインが高いので、高速にＰＬＬロックが可能である。したがって、デジタル制御による高精度化ＰＬＬ回路のロック時間を短縮することができる。
【００５８】
また、比較例において、位相比較器１１としてＢＢ−ＰＤを用いた場合、ＢＢ−ＰＤからは１ビットの遅れ／進み情報が出力される。ＰＬＬ動作開始直後の周波数ロック過程では、大きな位相差があったとしても、出力コードが一定値となる。そのため、ＶＣＯ制御コードの時間当たりの変化量は小さくなる。したがって、ロック時間が長くなってしまう。また、周波数ロックが完了して、位相ロック過程になってからは、位相差が０付近となる。位相差が０付近では、ＢＢ−ＰＤのゲインがとても高くなる。したがって、ループの安定性を確保するためには、ＢＢ−ＰＤ後段の累積加算器のゲインを下げる必要がある。しかながら、累積加算器のゲインを下げると、周波数ロックの時間が長くなる。
【００５９】
本実施の形態では、高速ロックモードでは、第１の累積加算器４２が高ゲインで動作するため、ＰＬＬ動作直後におけるロック時間の短縮化を図ることができる。さらに、通常モードでは、第１の累積加算器４２が低ゲインで動作する。このように、動作モードに応じて、第１の累積加算器４２のゲインを変えることで、ループの安定性を確保することができる。なお、高速ロックモードでは、第２のΔΣ変調器３３に固定値が出力されるため、第２の積分パス３０がＰＬＬループ外の応答になる。そして、通常モードでは、第２の積分パス３０がＰＬＬループ内の応答となる。
【００６０】
さらに、低ジッタ化と省面積化のために、低速の第１の積分パス４０が設けられている。第１の積分パス４０では、分解能の粗い第１のΔΣ変調器４３を用いることができる。このため、第１のΔΣ変調器４３を省面積化することができる。さらに、変調時の量子化ノイズ、及びＤＡＣのノイズは、後段の第１のＲＣフィルタ４５でカットする。また、通常モードでは、第１の積分パス４０はＰＬＬループ内の応答となるが、第１のＲＣフィルタ４５によって第１の積分パス４０のループ帯域は低くなるので問題なく使用することができる。このように、本実施の形態では、高速ロック可能であり、かつノイズを適切に除去することができるＰＬＬ回路１００を実現することができる。よって、所望の性能を有するＰＬＬ回路１００を提供することができる。
【００６１】
一方、非特許文献１では、Ｉｎｔｅｇｒａｌ  ＰａｔｈがＰＬＬループ応答するパスであり、Ｄｏｕｂｌｅ  Ｉｎｔｅｇｒａｌ  ＰａｔｈがＰＬＬループ応答外のパスとなる。Ｄｏｕｂｌｅ  Ｉｎｔｅｇｒａｌ  Ｐａｔｈは、ＶＣＯ制御のオフセット電圧又はオフセット電流をバックグランドキャリブレーションするパスである。コードＤＩが−ｋから＋ｋの範囲外になると、ループ帯域より十分遅いＤｏｕｂｌｅ  Ｉｎｔｅｇｒａｌ  Ｐａｔｈが応答する。そして、コードＤＣが増加・減少することで、ＶＣＯ制御のオフセット電圧又はオフセット電流が補正される。
【００６２】
したがって、ＩＤＡＣの後段に狭帯域のフィルタを配置することができない。分解能の粗いＣＤＡＣとΔΣ変調器で発振に必要なＶＣＯのオフセット電圧(オフセット電流)のほとんどを賄う必要がある。また、分解能の良いＩＤＡＣは面積が大きくならないように必要最小限のレンジしか持たない。
【００６３】
ＩＤＡＣで制御できる周波数レンジは、ＣＤＡＣで制御できる周波数レンジより小さい。このため、ＰＬＬ動作開始直後にＩｎｔｅｇｒａｌ  Ｐａｔｈだけで周波数ロックする事は出来ない。すなわち、Ｄｏｕｂｌｅ  ｉｎｔｅｇｒａｌ  ｐａｔｈのキャリブレーション動作無しに、周波数ロックすることができない。コードＤＩが±Ｋを超えるたびに、Ｄｏｕｂｌｅ  ｉｎｔｅｇｒａｌ  ｐａｔｈでバックグランドキャリブレーション動作をして徐々に周波数ロックする事になる。Ｄｏｕｂｌｅ ｉｎｔｅｇｒａｌ ｐａｔｈの応答はループ帯域より十分に遅いため、周波数ロックまで時間がかかるという問題がある。さらに、より低ノイズ化や省面積化のために、ＣＤＡＣの後段に数ｋＨｚ以下の狭帯域のフィルタを配置すると、その応答時間分である数１００ｕｓｅｃもロック時間がかかる。このため、非特許文献１にはノイズ低減効果とロック時間のトレードオフの問題がある。
【００６４】
特許文献１では、ＰＬＬ動作開始直後に高速にロックすることができない。また、ロック後にノイズを低減することができない。したがって、本実施形態にかかるＰＬＬ回路では、ロック時間の短縮と、ノイズ低減を実現することが可能になる。
【００６５】
特許文献２では、ＰＬＬループ安定性を確保するためには、高速積分パス（ｆａｓｔ  ｉｎｔｅｇｒａｌ  ｐａｔｈ４６）の帯域周波数を数ｋＨｚ〜十数ｋＨｚ以下に下げることができない。このため狭帯域のＰＬＬ回路や、位相検出にＢＢ−ＰＤを用いたＰＬＬ回路には適していない。例えば、ＢＢ−ＰＤを使う場合、ゲインが非線形で高くなるため、ループ帯域を十分に下げた設計が必須となる。
【００６６】
また、ＰＬＬ回路のループ安定性から高速積分パスと低速積分パス（ｓｌｏｗ  ｉｎｔｅｇｒａｌ  ｐａｔｈ４８）の帯域は十分に離す必要がある。低速積分パス帯域周波数は主にローパスフィルタ（ＬＰＦ４０）で決まる。低速積分パスの帯域は例えば、デバイスサイズの点から低くて数ｋＨＺまでになる。電流源のミラー比が（低速積分パス）：（高速積分パス）で１０：１であることを考慮すると、高速積分パスの帯域周波数は、少なくとも高速積分パスの２０倍以上(できれば５０倍以上)は必要である。よって、高速積分パスの帯域周波数は、数十ｋＨｚ〜百数ｋＨｚ程度が下限である。本実施形態にかかるＰＬＬ回路では、特許文献２によりも、帯域周波数を低くすることができる。よって、本実施の形態によれば、位相検出にＢＢ−ＰＤを用いた構成であっても所望の帯域周波数を得ることができる。
【００６７】
実施の形態２．
図７を用いて、実施の形態２にかかるＰＬＬ回路１００について説明する。図７は、ＰＬＬ回路１００の通常モードの動作を説明するための図である。本実施の形態では、通常モードの動作が実施の形態１と異なっている。本実施の形態では、実施の形態１と共通する内容については、適宜説明を省略する。例えば、ＰＬＬ回路１００の基本的構成については、実施の形態１と同様である。また、高速ロックモードの動作についても実施の形態１と同様である。したがって、ＰＬＬ回路の基本的構成、及び高速ロックモードについては、説明を省略する。
【００６８】
本実施の形態では、第１の累積加算器４２が高速ロックした時点のコードで固定される。通常モードになったら、第１の積分パス４０では、第１の累積加算器４２の動作を止めて、高速ロックが完了した時のコードを保持し続ける。換言すると、第１の累積加算器４２のゲインが０となる。したがって、通常モードでは、第１のΔΣ変調器４３の入力が一定値となる。このため、第１の積分パス４０の動作率を下げることができ、電力削減が可能である。例えば、第１の累積加算器４２へのクロック供給を止めて電力削減ができる。
【００６９】
なお、通常モードでは、第１のΔΣ変調器４３に固定値が入力されるため、第１の積分パス４０がＰＬＬループ外の応答になる。また、高速ロックモードでは、第１の積分パス４０がＰＬＬループ内の応答となる。このように、ロック検出器３６のロック検出結果に応じて、ループの応答を切り替える。
【００７０】
実施の形態３．
図８を用いて、実施の形態３にかかるＰＬＬ回路１００について説明する。図８は、ＰＬＬ回路１００の構成を示す回路図である。本実施の形態では、実施の形態１又は２の構成に、比較器５１が追加されている。なお、比較器５１以外の構成については、実施の形態１、２と同様であるため、説明を省略する。
【００７１】
本実施の形態では、通常モードにおいて、第２の累積加算器３２の出力コードが上限値または下限値に到達した場合に、第２の累積加算器３２のコードがセンタコードに戻るよう、第１の積分パス４０がバックグランドキャリブレーションを実行する。したがって、通常モードにおいて、第１の積分パス４０は、ＰＬＬ応答外のパスとなる。
【００７２】
比較器５１には、第２の累積加算器３２の累積加算値が入力されている。ここで、センタコードをｃとする。第２の累積加算器３２が出力する累積加算値は、（ｃ−ｋ）以上（ｃ＋ｋ）以下の範囲であるとする。すなわち、第２の累積加算器３２の累積加算可能範囲がｃ±ｋであるとする。比較器５１は、累積加算値とｃ±ｋを比較して、比較結果に応じた比較信号を出力する。具体的には、比較器５１は、累積加算値が（ｃ−ｋ）〜（ｃ＋ｋ）の範囲内に含まれるか否かを判定する。そして、累積加算値が上限値（ｃ＋ｋ）、又は下限値（ｃ−ｋ）に到達した場合、比較器５１は第１の累積加算器４２に比較信号を出力する。これにより、第１の積分パス４０がバックグランドキャリブレーションを行う。
【００７３】
高速ロックモードでは、図９に示すように、第２のΔΣ変調器３３の第２の累積加算器３２のセンタコードが入力される。したがって、第２の積分パス３０がＰＬＬ応答のループ外となる。また、ロック検出器３６が第１の累積加算器４２のゲインを高ゲインに設定する。高速ロックモードは、実施の形態１、２と同様であるため説明を省略する。また、高速ロックモードでは、比較器５１は動作しなくてもよい。
【００７４】
通常モードでは、図１０に示すように、第２の累積加算器３２が累積加算値を第２のΔΣ変調器３３と比較器５１とに出力する。第２の積分パス３０の第２のΔΣ変調器３３、第２のＤＡＣ３４、第２のＲＣフィルタ３５については、実施の形態１と同様であるため、詳細な説明を省略する。比較器５１は、第２の累積加算器３２からの累積加算値が下限値（ｃ−ｋ）、又は上限値（ｃ＋ｋ）に到達したか否かを判定する。
【００７５】
第２の累積加算器３２の累積加算値が累積加算範囲の上限値（ｃ＋ｋ）又は下限値（ｃ−ｋ）に到達すると、第１の累積加算器４２には、比較器５１からの比較信号が入力される。比較信号に応じて、第１の累積加算器４２はバックグランドキャリブレーションを実行する。そして、第２の累積加算器３２がセンタコードに戻ったら、第１の累積加算器４２がバックグランドキャリブレーション動作を完了する。
【００７６】
バックグランドキャリブレーション動作について、図１１を用いて説明する。図１１は、第２の累積加算器３２の出力コードと、第１の累積加算器４２の出力コードを模式的に示す図である。具体的には、図１１においてＡには、第２の累積加算器３２の出力コードを示し、Ｃには、第１の累積加算器４２の出力コードを示している。さらに、図１１のＢには、比較器５１の比較信号を示している。また、図１１では、第２の累積加算器３２のセンタコードｃ＝１２．５として、ｋ＝２としている。すなわち、第２の累積加算器３２の累積加算範囲が、１０．５〜１４．５となっている。
【００７７】
時間Ｔ０〜Ｔ１の間、第２の累積加算器３２の出力コードが、範囲内となっている。そして、時間Ｔ１において、第２の累積加算器３２の出力コードが、上限値（１４．５）に到達する。すると、バックグランドキャリブレーションを行うため、比較器５１が比較信号を出力する（図１１のＢの＋１）。
【００７８】
ここでは、第２の累積加算器３２が上限値に到達したため、第１の累積加算器４２の出力コードが上昇する（図１１のＣ）。すなわち、第１の累積加算器４２の入力値が＋１であるため、第１の累積加算器４２の累積加算値が増加する。第１の積分パス４０側のコード上昇でＤＡＣ電流が賄われるため、ＰＬＬループ動作で、第２の累積加算器３２の出力コードは、減少し始める。そして、第２の累積加算器３２の出力コードがセンタコードに戻るまで、バックグランドキャリブレーションが行われる。換言すると、第２の累積加算器３２の出力コードがセンタコードに戻るまでの間（時間Ｔ１〜時間Ｔ２）、第１の累積加算器４２の出力コードが増加し続ける。バックグランドキャリブレーションでは、第１の累積加算器４２は、低ゲインで動作し、第１のＲＣフィルタ４５は狭帯域となっている。
【００７９】
第２の累積加算器３２の出力コードがセンタコードに戻ると（時間Ｔ２）、バックグランドキャリブレーションが完了する。比較信号が０となるため、第２の累積加算器３２の出力コードが固定される。そして、実施の形態１、２と同様に通常モードの動作を行う。
【００８０】
なお、上記の説明では、第２の累積加算器３２の出力コードが上限値に到達したため、第１の累積加算器４２の出力コードが増加したが、第２の累積加算器３２の出力コードが下限値に到達した場合、第１の累積加算器４２の出力コードが減少すればよい。
【００８１】
本実施の形態では、第２の累積加算器３２の出力コードが上限値又は下限値に到達した場合に、第１の積分パス４０がバックグランドキャリブレーションを実行している。第２の累積加算器３２がセンタコードになるように第１の積分パス４０がバックグランドキャリブレーションしている。このため、第２のＤＡＣ３４のビット数や、面積を削減することができる。また、電圧変動や温度電動で第２の累積加算器３２のＤＡＣコードがドリフトした時も、第１の累積加算器４２の出力コードが変化する。したがって、電圧や温度などの変動にも対応することができる。これにより、ＰＬＬループが追従できる範囲を広くすることができる。
【００８２】
変形例１．
変形例１にかかるＰＬＬ回路１００の構成について、図１２を用いて説明する。図１２は、変形例１にかかるＰＬＬ回路１００の構成を示す回路図である。変形例１ではロック検出器３６の入力が実施の形態１〜３と異なっている。なお、ロック検出器３６以外の構成については、実施の形態１〜３と同様であるため、説明を省略する。
【００８３】
ロック検出器３６には、基準クロック、及び帰還クロックが入力されている。すなわち、ロック検出器３６には、量子化器３１からのデジタル信号が入力されていない。ロック検出器３６は、基準クロックと帰還クロックをそれぞれカウントする。ロック検出器３６が、基準クロックと帰還クロックのクロックカウント数に基づいて、ロック検出を行う。ロック検出器３６は、基準クロックのカウント数と、帰還クロックのカウント数を比較して、その比較結果に応じてロック検出を行う。このような構成でも適切にロック検出を行うことができる。なお、変形例１にかかるロック検出器３６は、実施の形態１〜３のいずれにおいても適用可能である。
【００８４】
変形例２．
変形例２にかかるＰＬＬ回路１００の構成について、図１３を用いて説明する。図１３は、変形例２にかかるＰＬＬ回路１００の構成を示す回路図である。変形例２ではロック検出器３６の入力が実施の形態１〜４と異なっている。なお、ロック検出器３６以外の構成については、実施の形態１〜３と同様であるため、説明を省略する。
【００８５】
ロック検出器３６には、量子化器３１の出力ではなく、基準クロックが入力されている。ロック検出器３６が、基準クロックのクロックカウント数に基づいて、ロック検出を行う。具体的には、ロック検出器３６が、基準クロックのカウント値、すなわち、絶対時間に基づいて、モード切替を行っている。したがって、確実にモード切替を行うことができる。なお、変形例２にかかるロック検出器３６は、実施の形態１〜３のいずれにおいても適用可能である。
【００８６】
なお、上記した実施の形態１〜３、変形例１、２の２以上を適宜組み合わせることが可能である。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８８】
１０  ループフィルタ
１１  位相比較器
１２  電圧制御発振器
１３  分周期
２０  比例パス
２１  チャージポンプ回路
２２  アナログフィルタ
３０  第２の積分パス
３１  量子化器
３２  第２の累積加算器
３３  第２のΔΣ変調器
３４  第２のＤＡＣ
３５  第２のＲＣフィルタ
３６  ロック検出器
４０  第１の積分パス
４２  第１の累積加算器
４３  第１のΔΣ変調器
４４  第１のＤＡＣ
４５  第１のＲＣフィルタ
５０  加算器
５１  比較器
Ｒ１、Ｒ２  抵抗
Ｃ  容量
ＳＷ  スイッチ
【図１】
0006585963.tif 000002
【図２】
0006585963.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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