(57)【特許請求の範囲】
【請求項１】
第１のクロックレート及び第１のクロックデューティサイクルを有する第１のクロック信号を生成するよう構成されるクロック生成器と、
前記クロック生成器からパルス生成回路に前記第１のクロックレートで前記第１のクロック信号を分配するよう構成されるクロック分配器と、
前記第１のクロック信号を受信し、前記第１のクロック信号に基づき、パルス周波数を有し前記第１のクロックデューティサイクルより小さいパルスデューティサイクルを有するパルス信号を生成するよう構成されるパルス生成回路と、
前記パルス信号を受信し、前記パルス信号に基づき、前記第１のクロックレートより大きく前記パルス周波数より大きい第２のクロックレートを有する第２のクロック信号を出力するよう構成される低調波注入ロック発振器と、
を有する回路。
【請求項２】
前記パルス生成回路と前記低調波注入ロック発振器との間に電気的に配置される高周波数カプラであって、前記高周波数カプラは、前記パルス生成回路と前記低調波注入ロック発振器との間の直流電流を遮断する、高周波数カプラ、を更に有する請求項１に記載の回路。
【請求項３】
前記高周波数カプラは、キャパシタ及びトランジスタのうち１又は複数を有する、請求項２に記載の回路。
【請求項４】
前記パルス生成回路、前記低調波注入ロック発振器、前記クロック生成器、及び前記クロック分配器は、同じシリコンダイに配置される、請求項１に記載の回路。
【請求項５】
前記第１のクロックデューティサイクルは５０％であり、前記パルスデューティサイクルは３０％より小さい、請求項１に記載の回路。
【請求項６】
前記パルス生成回路は、前記パルス周波数が前記第１のクロックレートより乗算係数だけ高くなるようにする周波数逓倍器を更に有する、請求項１に記載の回路。
【請求項７】
前記低調波注入ロック発振器は、リング発振器を有する、請求項１に記載の回路。
【請求項８】
前記低調波注入ロック発振器の自励発振周波数は、前記パルス周波数の整数倍に等しく、第２のクロックレートに等しい、請求項１に記載の回路。
【請求項９】
前記第１のクロックレート及び前記パルス周波数は、前記第２のクロックレートに対して低調波周波数である、請求項１に記載の回路。
【請求項１０】
クロック分配器から、第１のクロックレート及び第１のクロックデューティサイクルを有する第１のクロック信号を受信するステップと、
前記第１のクロック信号に基づき、パルス周波数を有し前記第１のクロックデューティサイクルより小さいパルスデューティサイクルを有するパルス信号を生成するステップと、
前記パルス信号に基づき、前記第１のクロックレートより大きい第２のクロックレートを有し前記パルス周波数より大きい第２のクロック信号を生成するステップと、
宛先回路に前記第２のクロック信号を出力するステップであって、前記第２のクロック信号の前記宛先回路までの伝搬距離は、前記クロック分配器から受信される前記第１のクロック信号の伝搬距離より短い、ステップと、
を有する方法。
【請求項１１】
前記パルス信号を生成するよう構成されるパルス生成回路と前記パルス信号を受信し前記第２のクロック信号を生成するよう構成される低調波注入ロック発振器との間の直流電流を遮断するステップ、を更に有する請求項１０に記載の方法。
【請求項１２】
前記第１のクロックデューティサイクルは５０％であり、前記パルスデューティサイクルは３０％より小さい、請求項１０に記載の方法。
【請求項１３】
前記パルス周波数が前記第１のクロックレートより乗算係数だけ高いように、前記パルス信号を生成するステップ、を有する請求項１０に記載の方法。
【請求項１４】
前記第１のクロックレート及び前記パルス周波数は、前記第２のクロックレートに対して低調波周波数である、請求項１０に記載の方法。
【請求項１５】
所望のクロックレートの低調波周波数である第１のクロックレートを有し第１のクロックデューティサイクルを有する第１のクロック信号を生成するよう構成されるクロック生成器を選択するステップと、
前記クロック生成器から周波数逓倍回路に前記第１のクロック信号を分配するよう構成される分配回路をモデル化するステップと、
前記第１のクロック信号に基づき、パルス周波数を有し前記第１のクロックデューティサイクルより小さいパルスデューティサイクルを有するパルス信号を生成するよう前記周波数逓倍回路をモデル化するステップと、
前記パルス信号に基づき、前記所望のクロックレートに等しく前記第１のクロックレートより大きく前記パルス周波数より大きい第２のクロックレートを有する第２のクロック信号を生成するよう前記周波数逓倍回路をモデル化するステップと、
を有する、回路を設計する方法。
【請求項１６】
前記第２のクロック信号をモデル化するステップであって、前記周波数逓倍回路から宛先回路への前記第２のクロック信号の伝搬距離は、前記クロック生成器から前記分配回路を通じて前記周波数逓倍回路までの前記第１のクロック信号の伝搬距離の１／５より短い、ステップ、を更に有する請求項１５に記載の方法。
【請求項１７】
前記パルス信号を生成するよう構成されるパルス生成器を有し、前記パルス信号を受信し前記パルス信号に基づき前記第２のクロック信号を生成するよう構成される低調波注入ロック発振器を有する、ように前記周波数逓倍回路をモデル化するステップ、を更に有する請求項１５に記載の方法。
【請求項１８】
前記パルス周波数が第１のクロックレートより乗算係数だけ大きいように前記パルス信号を生成するよう前記パルス生成器をモデル化するステップ、を更に有する請求項１７に記載の方法。
【請求項１９】
前記第１のクロックデューティサイクルは５０％であり、前記パルスデューティサイクルは３０％より小さい、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願明細書に記載の実施形態は、クロック信号分配の電力効率を向上することに関連する。
【背景技術】
【０００２】
高速データ通信は、クロック信号がクロック生成器（例えば、発振器）からタイミング回路へ転送され得るクロック分配を含む。クロック生成器とタイミング回路との間の距離は比較的遠く、結果として大きな電力消費をもたらし得る。
【０００３】
本願明細書で請求される主題は、上述のような欠点を解決する実施形態や上述のような環境でのみ機能する実施形態に限定されない。むしろ、この背景技術は、単に、本願明細書に記載される複数の実施形態が実施される技術分野の一例を説明するために提供される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願明細書に記載の実施形態は、クロック信号分配の電力効率の向上を提供する。
【課題を解決するための手段】
【０００５】
一実施形態の一態様によると、回路は、第１のクロックレート及び第１のクロックデューティサイクルを有する第１のクロック信号を受信するよう構成されるパルス生成回路を有しても良い。パルス生成回路は、第１のクロック信号に基づき、パルス周波数を有し第１のクロックデューティサイクルより小さいパルスデューティサイクルを有するパルス信号を生成するよう構成されても良い。回路は、パルス信号を受信するよう構成される低調波注入ロック発振器を有しても良い。低調波注入ロック発振器は、パルス信号に基づき、第１のクロックレートより大きい第２のクロックレートを有しパルス周波数より大きい第２のクロック信号を生成するよう構成されても良い。
【０００６】
実施形態の目的及び利点が理解され、少なくとも特に特許請求の範囲で指摘された要素、特徴及び組合せを用いて達成されるだろう。
【０００７】
上述の全体的説明及び以下の詳細な説明の両方は、例示及び説明のためであり、本発明の範囲を限定しないことが理解される。
【図面の簡単な説明】
【０００８】
例示的な実施形態は、添付の図面を用いて、更なる特異性及び詳細事項と共に記載され説明される。
【図１】例示的なクロック分配回路を示す。
【図２Ａ】別の例示的なクロック分配回路を示す。
【図２Ｂ】別の例示的なクロック分配回路を示す。
【図３】クロック信号を分配する例示的な方法のフローチャートである。
【図４】クロック分配回路を設計する一例のフローチャートである。
【発明を実施するための形態】
【０００９】
高速データ通信は、クロック信号がクロック生成器（例えば、発振器）から宛先回路（例えば、タイミング回路）へ、以後クロック分配器と表される１又は複数の分配要素（例えば、バッファ）を介して転送され得るクロック分配を含む場合が多い。幾つかの実施形態では、クロック生成器と宛先回路との間のクロック信号の伝搬距離は比較的遠く（例えば、０．１ミリメートル（ｍｍ）より長く）、分配中に電力が消費され得る。クロック生成器から宛先回路へのクロック信号の分配中に消費され得る電力量は、（以後「クロックレート」と表される）クロック信号の周波数に関連し得る。ここで、クロックレートが高い程、より多くの電力が消費され得る。
【００１０】
したがって、一実施形態の一態様によると、クロック生成器は、宛先回路におけるクロックの所望のクロックレートより小さい第１のクロックレートを有する第１のクロック信号を生成するよう構成されても良い。第１のクロック信号は、分配回路を介して、クロック生成器と宛先回路との間の距離と比べて宛先回路に比較的近い（例えば、０．１ｍｍより近い）周波数逓倍回路に分配されても良い。周波数逓倍回路は、第１のクロック信号を受信し及び第１のクロック信号の第１のクロックデューティサイクルより小さいデューティサイクルを有する第１のクロック信号に基づきパルス信号を生成するよう構成されるパルス生成器を有しても良い。周波数逓倍回路は、パルス信号を受信するよう構成される低調波注入ロック発振器（以後、「低調波発振器」と表される）も有しても良い。低調波発振器は、パルス信号に基づき、宛先回路の所望のクロックレートに実質的に等しい第２のクロックレートを有する第２のクロック信号を生成するよう構成されても良い。周波数逓倍回路は、次に、第２のクロック信号を宛先回路に分配するよう構成されても良い。宛先回路は、クロック生成器より低調波発振器に有意に近くても良い。したがって、第２のクロック信号が基づき第２のクロック信号より低いクロックレートを有し得る第１のクロック信号は、比較的長い距離を分配されても良く、第２のクロック信号は比較的短い距離を分配されても良い。
【００１１】
例えば、１ｍｍの距離に渡って分配される１２．５ギガヘルツ（ＧＨｚ）のクロックレートを有するクロック信号の電力消費は、約２０ミリワット（ｍＷ）であっても良い。対照的に、１ｍｍの距離に渡って分配される３．１２５ＧＨｚのクロックレートを有するクロック信号の電力消費は、約５ｍＷであっても良い。
【００１２】
したがって、所望のクロック信号を宛先回路に分配することに関連する電力消費は、所望のクロックレートを有するクロック信号がクロック生成器から宛先回路へ分配された場合に比べて、低減できる。さらに、周波数逓倍回路は、クロック生成器及び／又は宛先回路と同じシリコンダイに配置できるように構成されても良い。これは、広い面積を解放するのを助けることができる。
【００１３】
本開示の実施形態を、添付の図面を参照して以下に説明する。
【００１４】
図１は、本願明細書に記載の少なくとも１つの実施形態により構成される例示的なクロック分配回路１００（「回路１００」）を示す。回路１００は、クロック生成器１０２、クロック分配器１０４、周波数逓倍回路１０６、及び宛先回路１１４を有しても良い。図示の実施形態では、クロック生成器１０２、クロック分配器１０４、周波数逓倍回路１０６、及び宛先回路１１４は、それらが同じチップの部分であるように、同じ封入シリコンダイ１０１の上に含まれているように示される。他の実施形態では、回路１００の１又は複数のコンポーネントは、別個の封入シリコンダイに関連付けられる異なるチップの上に含まれても良い。
【００１５】
クロック生成器１０２は、クロック信号を生成するよう構成される任意の適切なシステム、機器、又は装置を有しても良い。例えば、クロック生成器１０２は、アナログ、デジタル又はアナログ及びデジタルＰＬＬの組合せであっても良い位相ロックループ（phase−locked  loop：ＰＬＬ）を有しても良い。クロック生成器１０２は、第１のクロックレートを有し得る第１のクロック信号を生成するよう構成されても良い。幾つかの実施形態では、第１のクロックレートは、所望のクロックレートの低調波周波数に実質的に等しい周波数であっても良い。例えば、所望のクロックレートは周波数「ｆｓ」であり、第１のクロックレートは「ｆｓ／Ｎ」に等しい又はほぼ等しい周波数を有しても良い。ここで、「Ｎ」は整数であっても良い。幾つかの実施形態では、クロック生成器１０２は、差分クロック信号として第１のクロック信号を生成するよう構成されても良い。他の実施形態では、クロック生成器１０２は、シングルエンドクロック信号として第１のクロック信号を生成するよう構成されても良い。
【００１６】
クロック生成器１０２及びクロック分配器１０４は、第１のクロックがクロック分配器１０４により受信できるように構成されても良い。クロック分配器１０４は、第１のクロックをクロック生成器１０２から周波数逓倍回路１０６へ分配するよう構成される任意の適切なシステム、機器又は装置を有しても良い。例えば、幾つかの実施形態では、クロック分配器１０４は、第１のクロック信号を通過させるよう構成される１又は複数のバッファを有しても良い。幾つかの実施形態では、クロック生成器１０２及び周波数逓倍回路１０６は、互いに比較的遠くても良い（例えば、０．１ｍｍより遠い）。
【００１７】
周波数逓倍回路１０６は、パルス生成器１０８、高周波数（high−frequency：Ｈ．Ｆ．）カプラ１１２、及び低調波注入ロック発振器１１０（以後、「低調波発振器１１０」と表される）を有しても良い。パルス生成器１０８は、第１のクロック信号をクロック分配器１０４から受信し及び第１のクロック信号に基づきパルス信号を生成するよう構成される任意の適切なシステム、機器又は装置を有しても良い。パルス信号は、第１のクロック信号より小さいデューティサイクルを有する信号であっても良い。例えば、幾つかの実施形態では、第１のクロック信号は５０％のデューティサイクルを有しても良く、パルス信号は３０％より小さいデューティサイクルを有しても良い。幾つかの実施形態では、パルス信号は、１％程の低いデューティサイクルを有しても良い。
【００１８】
幾つかの実施形態では、パルス生成器１０８は、パルス生成器１０８の出力における寄生キャパシタンスが低減され又は最小化されて、パルスが十分に狭くなるように（例えば、パルス信号のデューティサイクルが十分に小さくなるように）構成されても良い。
【００１９】
パルス生成器１０８は、パルス信号の周波数が所望のクロックレート「ｆｓ」の低調波周波数であるように構成されても良い。幾つかの実施形態では、パルス生成器１０８は、パルス信号の周波数が第１のクロック信号のクロックレートに実質的に等しくなるように構成されても良い。他の実施形態では、パルス生成器１０８は、パルス信号の周波数が第１のクロック信号のクロックレートより高いが所望のクロックレート「ｆｓ」より低い周波数逓倍器として構成されても良い。例えば、幾つかの実施形態では、パルス生成器１０８は、パルス信号の周波数が第１のクロック信号のクロックレートの２倍であり、及び第１のクロックレートが所望のクロックレート「ｆｓ」の２倍より遅い周波数２倍器として構成されても良い。例として、幾つかの実施形態では、第１のクロックレートは、所望のクロックレート「ｆｓ」の４分の１のレート（「ｆｓ／４」）であっても良く、パルス生成器１０８は、パルス信号の周波数が所望のクロックレート「ｆｓ」の半分のレート（「ｆｓ／２」）であり得る周波数２倍器であっても良い。
【００２０】
高周波数カプラ１１２は、パルス生成器１０８と低調波発振器１１０との間に配置されても良い。高周波数カプラは、パルス生成器１０８と低調波発振器１１０との間を通過することから、パルス信号の低周波数成分（例えば、直流（ＤＣ）成分）を実質的に遮断するよう構成されても良い。したがって、高周波数カプラ１１２は、低調波発振器１１０のＤＣバイアスを妨げる低周波数成分をフィルタして除去できる。幾つかの実施形態では、高周波数カプラは、キャパシタ、トランジスタ、及び／又は高域通過フィルタを有しても良い。
【００２１】
低調波発振器１１０は、高周波数カプラ１１２を通過するパルス信号を受信するよう構成されても良い。低調波発振器１１０は、所望のクロックレート「ｆｓ」に等しい又は実質的に等しい自励発振周波数を有するよう構成されても良い。低調波発振器１１０は、自身の自励発振周波数に対して低調波周波数を有する受信信号に基づき、自身の自励発振周波数にほぼ等しい第２のクロックレート（例えば、所望のクロックレート「ｆｓ」）を有する第２のクロック信号を生成するよう構成されても良い。
【００２２】
図示の実施形態では、低調波発振器１１０は、上述のように所望のクロックレート「ｆｓ」の低調波周波数であるパルス周波数を有するパルス信号を受信するよう構成されても良い。このように、低調波発振器１１０は、パルス信号に基づき、ほぼ「ｆｓ」の第２のクロックレートを有する第２のクロック信号を生成するよう構成されても良い。
【００２３】
低調波発振器１１０は、低調波入力信号に基づきクロック信号を生成するよう構成される任意の適切なシステム、機器又は装置を有しても良い。例えば、幾つかの実施形態では、低調波発振器１１０は、リング発振器、ＬＣタンク発振器、定常波発振器、等を有しても良い。幾つかの実施形態では、パルス信号のデューティサイクルは、低調波発振器１１０の動作に影響し得る。ここで、パルス信号の短いデューティサイクルは、長いデューティサイクルと比べて低調波発振器１１０の動作を向上し得る。このように、幾つかの実施形態では、パルス信号は、低調波発振器１１０の動作を向上するために、１０％より小さいデューティサイクルを有するよう構成されても良い。
【００２４】
低調波発振器１１０により出力され得る第２のクロック信号は、宛先回路１１４により受信されても良い。上述のように、第２のクロック信号は、宛先回路１１４の所望のクロックレート「ｆｓ」に等しい又はほぼ等しい第２のクロックレートを有しても良い。さらに、低調波発振器１１０は、第２のクロック信号が宛先回路１１４へと伝搬し得る距離が第１のクロック信号が周波数逓倍回路１０６へと伝搬し得る距離と比べて比較的短くなるように、宛先回路１１４に比較的近くても良い（例えば、０．１ｍｍより近い）。したがって、電力量は、所望の周波数「ｆｓ」を有するクロック信号がクロック生成器１０２から宛先回路１１４に分配された場合と比べて、低減できる。
【００２５】
本開示の範囲から逸脱することなく回路１００に対し変更、追加又は省略が行われても良い。例えば、回路１００の異なる回路間の差分は、単に説明を助けるためであり、限定を意味しない。さらに、回路１００は、明示的に開示又は議論されない任意の数のコンポーネントを有しても良い。
【００２６】
図２Ａは、本願明細書に記載の少なくとも１つの実施形態により構成される例示的なクロック分配回路２００ａ（「回路２００ａ」）を示す。回路２００ａは、クロック生成器２０２、クロック分配器２０４、周波数逓倍回路２０６ａ、及び宛先回路２１４を有しても良い。クロック生成器２０２は、図１のクロック生成器１０２と同様であっても良い。図示の実施形態では、クロック生成器２０２は、第１の正クロック信号及び第１の負クロック信号を有しても良い第１の差分クロック信号を生成するよう構成されても良い。第１の差分クロック信号は、宛先回路２１４の所望のクロックレート「ｆｓ」の低調波周波数である第１のクロックレートを有しても良い。例えば、図１の例におけるように、第１のクロックレートは、「ｆｓ／Ｎ」に等しい又はほぼ等しい周波数を有しても良い。ここで、「Ｎ」は整数であっても良い。
【００２７】
クロック分配器２０４は、図１のクロック分配器１０４と同様であっても良く、クロック生成器２０２から周波数逓倍回路２０６に第１の差分クロック信号を分配するよう構成されても良い。図示の例では、クロック分配器２０４は、第１の差分クロック信号を受信し及び出力するよう構成される１又は複数のバッファ２０５を有しても良い。
【００２８】
周波数逓倍回路２０６ａは、クロック分配器２０４から第１の差分クロック信号を受信するよう構成されるパルス生成器２０８を有しても良い。幾つかの実施形態では、クロック生成器２０２とパルス生成器２０８との間の距離は、比較的長くても良い（例えば、０．１ｍｍより長い）。パルス生成器２０８は、上述の第１の差分クロック信号より短いデューティサイクルを有し得るパルス信号を生成するよう構成されても良い。
【００２９】
図示の例では、パルス生成器２０８は、パルス信号の周波数が第１の差分クロック信号の第１のクロックレートのほぼ２倍であり得る周波数２倍器として構成されても良い。例えば、図示の例では、パルス生成器２０８は、第１のトランジスタ２１６ａ、第２のトランジスタ２１６ｂ、第１の抵抗器２１８ａ、第２の抵抗器２１８ｂ、及び電流源２２０を有しても良い。これらは、パルス生成器２０８が、第１の差分クロック信号を受信し、第１の差分クロック信号と比べて減少したデューティサイクルを有し及び第１のクロックレートの２倍の周波数を有するシングルエンドパルス信号としてパルス信号を出力するように、構成される。
【００３０】
特に、第１のトランジスタ２１６ａのゲートは、第１の正クロック信号を受信するよう構成されても良く、第２のトランジスタ２１６ｂのゲートは、第１の負クロック信号を受信するよう構成されても良い。したがって、第１のトランジスタ２１６ａは第１の正クロック信号が第１のトランジスタ２１６ａを駆動できるように構成されても良く、第２のトランジスタ２１６ｂは第１の負クロック信号が第２のトランジスタ２１６ｂを駆動できるように構成されても良い。さらに、第１の抵抗器２１８ａは、第１のトランジスタ２１６ａのドレインと供給電圧Ｖｃｃを有し得る電圧供給ノード２２２との間に電気的に結合されても良い。同様に、第２のトランジスタ２１６ｂは、第２のトランジスタ２１６ｂのドレインと電圧供給ノード２２２との間に電気的に結合されても良い。さらに、第１のトランジスタ２１６ａ及び第２のトランジスタ２１６ｂのソースは、パルス生成器２０８の出力ノード２２４に結合されても良い。パルス生成器２０８は、出力ノード２２４とグランドとの間に電気的に結合される電流源２２０を有しても良い。
【００３１】
パルス生成器２０８の図示の構成では、電流源２２０及びトランジスタ２１６の第１の差分クロック信号による駆動は、第１の差分クロック信号が「ロー（LOW）」から「ハイ（HIGH）」へ又は「ハイ」から「ロー」へ遷移する度に負パルスを生成しても良い。したがって、パルス生成器２０８は、第１の差分クロック信号の第１のクロックレートの２倍の周波数を有するパルス信号を生成できる。例えば、第１のクロックレートが「ｆｓ／Ｎ」であるとき、パルス信号は「２ｆｓ／Ｎ」である周波数を有しても良い。
【００３２】
さらに、パルス生成器２０８の図示の構成では、パルスの期間は、パルス幅が第１の差分クロック信号の遷移時間に関連し、遷移時間が短いほど狭いパルスを生じるように、第１の差分クロック信号の遷移時間に関連しても良い。したがって、パルス信号のデューティサイクルは、第１の差分クロック信号の遷移時間に関連しても良く、第１の差分クロック信号のデューティサイクルよりも短くても良い。さらに、パルス信号のデューティサイクルは遷移時間に関連できるので、第１の差分クロック信号のエッジが鋭いほど（例えば、遷移時間が短いほど）パルスは狭くなり、パルス信号のデューティサイクルは短くなる。
【００３３】
周波数逓倍回路２０６ａは、図１の高周波数カプラ１１２と同様であっても良い高周波数カプラ２１２ａを有しても良い。図２Ａの図示の実施形態では、高周波数カプラ２１２は、高周波数結合を実行するよう構成されるキャパシタ２１３を有しても良い。キャパシタ２１３の大きさは、パルス信号が基本的にキャパシタ２１３を通過し低周波数（例えば、１００メガヘルツ（ＭＨｚ）より小さい周波数）がキャパシタ２１３を通過できない任意の適切な選択技術に基づき選択されても良い。
【００３４】
高周波数カプラ２１２ａは、パルス生成器２０８と低調波注入ロック発振器２１０（以後、「低調波発振器２１０」と表される）との間に配置されても良い。低調波発振器２１０は、図１の低調波発振器１１０に機能面で同様であっても良い。図示の実施形態では、低調波発振器２１０は、図示のように３段リング発振器として構成されても良い。理解すべきことに、異なる段数を有する他のリング発振器、又は他の発振器の種類、も低調波発振器２１０のために用いられても良い。
【００３５】
低調波発振器２１０は、高周波数カプラ２１２ａを通過できるパルス信号を受信するよう構成されても良く、及び受信したパルス信号に基づき「ｆｓ」の所望の周波数の第２のクロックレートを有する第２のクロック信号を生成するよう構成されても良い。例えば、低調波発振器２１０の自励周波数は、「ｆｓ」の所望のクロックレートにかなり近くても良く、パルス信号は「ｆｓ／２」の周波数を有しても良い。低調波発振器２１０は、「ｆｓ／２」の低調波パルス周波数に基づき「ｆｓ」の所望のクロックレートに対してロックできるよう構成されても良い。
【００３６】
さらに、パルス信号の電圧振幅が低調波発振器２１０に適切な注入ロックを実行させるように、パルス生成器２０８が構成されても良い。例えば、幾つかの実施形態では、パルス生成器２０８は、パルス信号の電圧振幅が数十乃至数百ミリボルトの範囲内になるように構成されても良い。しかしながら、パルス生成器２０８は、パルス信号が低調波発振器２１０の構成に依存して異なる電圧振幅を有するように構成されても良い。
【００３７】
低調波発振器２１０は、宛先回路２１４が宛先回路２１４の「ｆｓ」の所望のクロックレートで第２のクロック信号を受信できるように、宛先回路２１４に電気的に結合されても良い。低調波発振器２１０及び宛先回路２１４は、クロック生成器２０２と周波数逓倍回路２０６ａとの間の距離と比べて、互いに比較的近くても良い。
【００３８】
本開示の範囲から逸脱することなくクロック分配回路２００ａに対し変更、追加又は省略が行われても良い。例えば、具体的に図示されたものと異なるコンポーネント及び構成が用いられても良い。特に、図２Ｂでは、本願明細書に記載の少なくとも１つの実施形態に従って配置される、クロック分配回路２００ａに対して変更されたクロック分配回路２００ｂ（「回路２００ｂ」）を示す。回路２００ｂは、クロック生成器２０２、クロック分配器２０４、及びパルス生成器２０８と低調波発振器２１０と宛先回路２１４とを含む逓倍回路２０６ｂを有しても良い。しかしながら、逓倍回路２０６ｂは、高周波数カプラ２１２ｂがトランジスタ２１５を含んでも良いという点で、図２Ａの周波数逓倍回路２０６ａと異なっても良い。トランジスタ２１５のゲートは、パルス生成器２０８の出力に電気的に結合されても良い。トランジスタ２１５のドレインは、低調波発振器２１０の入力に電気的に結合されても良い。このように構成されたトランジスタ２１５は、高周波数が低調波発振器２１０を通過するのを許すが、低周波数を通過させない。
【００３９】
図２Ａ及び２Ｂで、トランジスタは、金属酸化膜半導体電界効果トランジスタ（metal−oxide−semiconductor  field−effect  transistor：ＭＯＳＦＥＴ）トランジスタとして図示される。さらに、上述の説明は、トランジスタ２１６の異なる端子を表すために、用語ゲート、ソース、ドレインを用いた。名称ゲート、ソース、ドレインの使用は、ＭＯＳＦＥＴトランジスタの端子、又はバイポーラ接合トランジスタ（bi−polar  junction  transistor：ＢＪＴ）、接合ゲート電界効果トランジスタ（junction  gate  field−effect  transistor：ＪＦＥＴ）及び絶縁ゲートバイポーラトランジスタのような他の種類のトランジスタの同様の端子を一般的に記載するために用いられる。さらに、Ｐチャネルトランジスタ又はｎチャネル及びｐチャネルトランジスタの特定の組合せも用いられても良い。
【００４０】
図３は、本願明細書に記載の少なくとも１つの実施形態に従った、クロック信号を分配する例示的な方法３００のフローチャートを示す。方法３００は、幾つかの実施形態では、クロック分配回路１００、２００ａ、２００ｂのようなクロック分配回路により実施され及び実行されても良い。別個のブロックとして示したが、所望の実装に依存して、種々のブロックは、更なるブロックに分割され、少ないブロックに結合され、又は除去されても良い。
【００４１】
方法３００は、ブロック３０２で開始し、第１のクロック信号はクロック分配器から受信されても良い。第１のクロック信号は、第１のクロック信号が所望のクロックレートの低調波周波数である第１のクロックレートを有するように第１のクロック信号を生成するよう構成されるクロック生成器により生成されても良い。さらに、クロック生成器及びクロック分配器からの第１のクロック信号の伝搬距離は、比較的長い（例えば、０．１ｍｍより長い）。
【００４２】
ブロック３０４で、パルス信号は、第１のクロック信号に基づき生成されても良い。パルス信号は、パルス周波数及びパルスデューティサイクルを有しても良い。幾つかの実施形態では、パルス周波数は、第１のクロックレートと同じであっても良い。他の実施形態では、パルス周波数は、乗算係数だけ第１のクロックレートより高くても良い。上述又は他の実施形態では、パルス周波数及び第１のクロックレートは、所望のクロックレートに対して低調波周波数であっても良い。さらに、パルスデューティサイクルは、第１のクロックデューティサイクルより小さくても良い。例えば、幾つかの実施形態では、第１のクロックデューティサイクルは５０％であっても良く、パルスデューティサイクルは３０％以下であっても良い。
【００４３】
ブロック３０６で、第２のクロック信号は、パルス信号に基づき生成されても良い。第２のクロック信号は、第１のクロック信号より大きく所望のクロックレートに等しい又はほぼ等しい第２のクロックレートを有しても良い。上述又は他の実施形態では、第２のクロックレートは、パルス周波数より大きくても良い。
【００４４】
ブロック３０８で、第２のクロック信号は、宛先回路へ出力されても良い。第２のクロック信号の宛先回路までの伝搬距離は、クロック分配器を通じる第１のクロック信号の伝搬距離より短くても良い。幾つかの実施形態では、伝搬距離は、有意に短くても良い（例えば、１／５の距離より短い）。したがって、伝搬距離の大部分が低調波クロックレートに関連するクロック信号により行うことができるので、所望のクロックレートを有するクロック信号を宛先回路に分配するのに消費される電力量は低減できる。
【００４５】
したがって、方法３００は、他の技術に比べてクロック信号を分配するのに消費され得る電力量を低減できるように、クロック信号を分配するために実行できる。当業者は、方法３００及び本願明細書に開始した他の処理及び方法において、その処理及び方法で実行される機能が異なる順序で実施されても良いことを理解するだろう。さらに、概略のステップ及び動作は、単に例として提供され、幾つかのステップ及び動作は、開示の実施形態の本質から逸脱することなく、任意であり、より少ないステップ及び動作に組み合わされ、又は追加ステップ及び動作に拡張されても良い。例えば、幾つかの実施形態で、方法３００は、少なくとも部分的に低周波数（例えば、ＤＣ）が、パルス信号を生成するよう構成されたパルス生成回路とパルス信号を受信し第２のクロック信号を生成するよう構成された低調波注入ロック発振器との間を通過するのを防ぐステップを有しても良い。
【００４６】
図４は、本願明細書に記載の少なくとも１つの実施形態に従って配置される、クロック分配回路を設計する例示的な方法４００のフローチャートを示す。方法４００は、幾つかの実施形態では、それぞれ図１、２Ａ、２Ｂの回路１００、２００ａ、２００ｂに関して上述した原理に従って、コンピュータ可読記憶媒体に格納された任意の適切な設計ソフトウェアを用いて実施されても良い。別個のブロックとして示したが、所望の実装に依存して、種々のブロックは、更なるブロックに分割され、少ないブロックに結合され、又は除去されても良い。
【００４７】
方法４００は、ブロック４０２で開始し、クロック生成器は選択されても良い。クロック生成器は、クロック生成器が所望のクロックレートの低調波周波数である第１のクロックレートを有する第１のクロック信号を生成するよう構成される構成に基づき選択されても良い。第１のクロック信号は、第１のクロックデューティサイクルを有しても良い。幾つかの実施形態では、第１のクロックデューティサイクルは、５０％に等しい又はほぼ等しくても良い。
【００４８】
ブロック４０４で、クロック分配器（例えば、１又は複数のバッファ）は、クロック生成器から周波数逓倍回路に第１のクロック信号を分配するようモデル化されても良い。クロック分配器を介した第１のクロック信号の伝搬距離は、幾つかの例では比較的長くても良い。
【００４９】
ブロック４０６で、周波数逓倍回路は、第１のクロック信号に基づきパルス信号を生成するようモデル化されても良い。パルス信号は、幾つかの実施形態では、第１のクロックレートと同じ又はそれより大きいパルス周波数を有しても良い。さらに、パルス信号は、第１のクロックデューティサイクルより小さいパルスデューティサイクルを有しても良い。例えば、幾つかの実施形態では、パルスデューティサイクルは３０％より小さくても良く、第１のクロックデューティサイクルは５０％であっても良い。ブロック４０８で、周波数逓倍回路は、第１のクロック信号に基づきパルス信号を生成するようモデル化されても良い。第２のクロック信号は、第１のクロックレート及びパルス周波数より大きい第２のクロックレートを有しても良い。さらに、第２のクロックレートは、所望のクロックレートに等しい又はほぼ等しくても良い。
【００５０】
幾つかの実施形態では、周波数逓倍回路は、幾つかの実施形態で上述した周波数逓倍回路１０６、２０６ａ、又は２０６ｂに従ってモデル化されても良い。したがって、幾つかの実施形態では、周波数逓倍回路は、上述のように第１のクロック信号に基づきパルス信号を生成するよう構成されるパルス生成器を有するようモデル化されても良い。上述又は他の実施形態では、パルス生成器は、パルス周波数が第１のクロックレートより乗算係数だけ大きいようにパルス信号を生成するよう構成されても良い。さらに、パルス生成器は、パルス生成器の出力における寄生キャパシタンスがパルス信号の所望のデューティサイクルを達成するのに十分小さくなるようにモデル化されても良い。
【００５１】
さらに、周波数逓倍回路は、上述のように、パルス信号に基づき第２のクロック信号を生成するよう構成された低調波注入ロック発振器を有するようモデル化されても良い。パルス生成器は、低調波注入ロック発振器が自身の所望の注入ロックを達成できるよう、パルス信号の電圧振幅が十分であるように、モデル化されても良い。
【００５２】
当業者は、方法４００及び本願明細書に開始した他の処理及び方法において、その処理及び方法で実行される機能が異なる順序で実施されても良いことを理解するだろう。さらに、概略のステップ及び動作は、単に例として提供され、幾つかのステップ及び動作は、開示の実施形態の本質から逸脱することなく、任意であり、より少ないステップ及び動作に組み合わされ、又は追加ステップ及び動作に拡張されても良い。
【００５３】
例えば、方法４００は、宛先回路により受信されるべき第２のクロック信号をモデル化するステップを更に有しても良い。幾つかの実施形態では、宛先回路は、クロック生成器よりも周波数逓倍回路に、少なくとも５の係数だけ、電気的に近くても良い。したがって、方法４００は、他の分配回路と比べてクロック信号を分配する際に消費され得る電力量を低減できるようにクロック分配回路が構成されるように、クロック分配回路を設計するために実行されても良い。
【００５４】
本願明細書に記載の方法４００は、任意の適切な特定用途向け又は汎用コンピュータ、コンピューティングエンティティ、又は種々のコンピュータハードウェア若しくはソフトウェアモジュールを含む又は任意の適切なコンピュータ可読媒体に格納されたコンピュータ実行可能命令を実行するよう構成され得る処理装置を用いて実施されても良い。例えば、方法４００は、マイクロプロセッサ、マイクロコントローラ、デジタシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（FPGA）又はプログラム命令を解釈し及び／若しくは実行し並びに／又はデータを処理するよう構成された任意の他のデジタル若しくはアナログ回路を有しても良いプロセッサにより実行されても良い。
【００５５】
コンピュータ可読媒体は、汎用又は特定目的コンピュータ（例えば、プロセッサ）によりアクセスできる利用可能な媒体であり得る。例として且つ限定ではなく、このようなコンピュータ可読媒体は、ＲＡＭ（Random  Access  Memory）、ＲＯＭ（Read−Only  Memory）、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read−Only  Memory）、ＣＤ−ＲＯＭ（Compact  Disc  Read−Only  Memory）又は他の光ディスク記憶装置、磁気ディスク記憶装置又は他の磁気記憶装置を含む有形又は非一時的コンピュータ可読記憶媒体、又はコンピュータにより実行可能な命令若しくはデータ構造の形式で所望のプログラムコード手段を伝える若しくは格納するために用いられ汎用若しくは特定目的コンピュータによりアクセス可能な他の媒体を有し得る。上述の組合せも、コンピュータ可読媒体の範囲に包含され得る。コンピュータ可読媒体は、例えば、汎用コンピュータ、特定目的コンピュータ又は特定目的処理装置に特定の機能又は機能グループを実行させる命令及びデータを有し得るコンピュータ実行可能命令を有しても良い。
【００５６】
本発明の主題は構造的特徴及び／又は方法論的動作に特有の言葉で記載されたが、本発明の主題は、特許請求の範囲に定められる上述の特定の特徴又は動作に限定されないことが理解されるべきである。むしろ、上述の特定の特徴及び動作は、特許請求の範囲の実施の例示的携帯として開示されたものである。
【００５７】
本願明細書に記載された全ての例及び条件文は、教育上の目的で、読者が本発明の原理及び発明者により考案された概念を理解するのを助け、技術を促進させるためであり、これらの特に記載された例及び条件に限定されないものと考えられるべきである。本発明の実施形態が詳細に記載されたが、種々の変更、置換及び修正が本発明の精神及び範囲から逸脱することなく行われうることが理解されるべきである。
【符号の説明】
【００５８】
１０２  クロック生成器
１０４  クロック分配器
１０６  周波数逓倍回路
１０８  パルス生成器
１１０  低調波注入ロック発振器
１１２  高周波数カプラ
１１４  宛先回路
２０２  クロック生成器
２１４  宛先回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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