(57)【特許請求の範囲】
【請求項１】
入力端子に入力された電圧のレベルを反転させて出力端子から出力するインバータを含み、生成する電流の大きさが小さくなるに従って発振周波数を小さくさせる電流を生成する電流生成部と、
前記インバータの出力端に接続され、前記電流によって充放電されるキャパシタを含むＲＣ回路と、
前記キャパシタの端子電圧を入力電圧とし、出力電圧を前記インバータの入力端子に供給するシュミットトリガ回路と、
電源電圧の大きさが小さくなるに従って大きさが小さくなる制御電圧を生成する制御電圧生成部と、
前記電流生成部に接続され前記電流が入力される入力端、前記制御電圧生成部に接続され前記制御電圧が入力される制御端、および出力端を備え、前記制御電圧の大きさが小さくなるに従って前記入力端と前記出力端との間に流れる電流の大きさを小さくする電流制御部と、
を含む発振回路。
【請求項２】
前記制御電圧生成部は、前記電源電圧が供給される直列接続された複数の抵抗素子と、
前記複数の抵抗素子における抵抗素子間の接続点のいずれかを、第１の選択信号に応じて選択的に前記電流制御部の前記制御端に接続する第１の選択回路と、
を含む請求項１に記載の発振回路。
【請求項３】
前記制御電圧生成部は、
前記複数の抵抗素子に直列接続されたトランジスタと、
前記複数の抵抗素子における抵抗素子間の接続点のいずれかを、第２の選択信号に応じて選択的に前記トランジスタのゲートに接続する第２の選択回路と、
を更に含む請求項２に記載の発振回路。
【請求項４】
前記電流制御部は、トランジスタを含む
請求項１から請求項３のいずれか１項に記載の発振回路。
【請求項５】
前記第１の選択信号を生成する選択信号生成部を更に含む
請求項２に記載の発振回路。
【請求項６】
前記選択信号生成部は、前記発振周波数が、前記電源電圧の大きさに応じた所定範囲内に収まるように前記第１の選択信号を生成する
請求項５に記載の発振回路。
【請求項７】
前記第１の選択信号および前記第２の選択信号を生成する選択信号生成部を更に含む
請求項３に記載の発振回路。
【請求項８】
前記選択信号生成部は、前記発振周波数が、前記電源電圧の大きさに応じた所定範囲内に収まるように前記第１の選択信号および前記第２の選択信号を生成する
請求項７に記載の発振回路。
【請求項９】
ソースが電源ラインに接続された第１のＰ−ＭＯＳトランジスタと、
ドレインが前記第１のＰ−ＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＰ−ＭＯＳトランジスタのゲートに接続された第１のＮ−ＭＯＳトランジスタと、
ドレインが前記第１のＮ−ＭＯＳトランジスタのソースに接続され、ソースがグランドラインに接続された第２のＮ−ＭＯＳトランジスタと、
前記第１のＰ−ＭＯＳトランジスタ及び前記第１のＮ−ＭＯＳトランジスタのドレインに一端が接続された抵抗素子、及び前記抵抗素子の他端に一端が接続されたキャパシタを含むＲＣ回路と、
前記キャパシタの端子電圧を入力電圧とし、出力電圧を前記第１のＰ−ＭＯＳトランジスタ及び前記第１のＮ−ＭＯＳトランジスタのゲートに供給するシュミットトリガ回路と、
前記電源ラインと前記グランドラインとの間に供給される電源電圧の大きさが小さくなるに従って大きさが小さくなる制御電圧を、前記第２のＮ−ＭＯＳトランジスタのゲートに供給する制御電圧生成部と、
を含む発振回路。
【請求項１０】
前記制御電圧生成部は、前記電源ラインと前記グランドラインとの間に設けられた直列接続された複数の抵抗素子と、
前記複数の抵抗素子における抵抗素子間の接続点のいずれかを、第１の選択信号に応じて選択的に前記第２のＮ−ＭＯＳトランジスタのゲートに接続する第１の選択回路と、
を含む請求項９に記載の発振回路。
【請求項１１】
前記制御電圧生成部は、
前記複数の抵抗素子と前記電源ラインとの間に接続された第２のＰ−ＭＯＳトランジスタと、
前記複数の抵抗素子における抵抗素子間の接続点のいずれかを、第２の選択信号に応じて選択的に前記第２のＰ−ＭＯＳトランジスタのゲートに接続する第２の選択回路と、
を更に含む請求項１０に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関する。
【背景技術】
【０００２】
ＭＯＳ（metal-oxide-semiconductor）トランジスタを用いたインバータを含む発振回路に関する技術として、例えば、以下の技術が知られている。
【０００３】
例えば、特許文献１には、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタでインバータを構成し、このインバータの入出力端間に水晶振動子を接続してなる発振回路が記載されている。インバータの電源側とＧＮＤ側にそれぞれ第２のＰチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタが直列に接続され、かつ電源側とＧＮＤ側の第２のＭＯＳトランジスタのゲートにはそれぞれ第３のＭＯＳトランジスタと抵抗とで構成されて電源電圧を調整する回路が接続されている。特許文献１には、発振回路を上記のように構成することで、発振回路の電圧範囲に対する使用可能な周波数の選択幅が拡大することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−４５８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発振回路と、発振回路の出力信号をクロック信号として動作する機能回路とを含むシステムにおいて、機能回路に供給される電源電圧が低下すると、機能回路の動作速度が低下する場合がある。これにより、機能回路は、クロック信号に同期した動作を行うことができなくなり、誤動作を起こす場合がある。
【０００６】
電源電圧の低下時における機能回路の誤動作を防止するために、電源電圧の低下時に発振回路の出力信号を分周する方法が考えられる。しかしながら、この方法では、分周を開始するタイミングが遅れた場合に機能回路における誤動作を防止することができない、という問題がある。
【０００７】
本発明は、上記した点に鑑みてなされたものであり、電源電圧の低下に伴ってクロック信号に対する追従性が低下する機能回路にクロック信号を供給する用途に使用した場合でも、該機能回路における誤動作の発生を抑制することができる発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る発振回路は、入力端子に入力された電圧のレベルを反転させて出力端子から出力するインバータを含み、生成する電流の大きさが小さくなるに従って発振周波数を小さくさせる電流を生成する電流生成部と、前記インバータの出力端に接続され、前記電流によって充放電されるキャパシタを含むＲＣ回路と、前記キャパシタの端子電圧を入力電圧とし、出力電圧を前記インバータの入力端子に供給するシュミットトリガ回路と、
電源電圧の大きさが小さくなるに従って大きさが小さくなる制御電圧を生成する制御電圧生成部と、前記電流生成部に接続され前記電流が入力される入力端、前記制御電圧生成部に接続され前記制御電圧が入力される制御端、および出力端を備え、前記制御電圧の大きさが小さくなるに従って前記入力端と前記出力端との間に流れる電流の大きさを小さくする電流制御部と、を含む。
【０００９】
また、本発明に係る発振回路は、ソースが電源ラインに接続された第１のＰ−ＭＯＳトランジスタと、ドレインが前記第１のＰ−ＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＰ−ＭＯＳトランジスタのゲートに接続された第１のＮ−ＭＯＳトランジスタと、ドレインが前記第１のＮ−ＭＯＳトランジスタのソースに接続され、ソースがグランドラインに接続された第２のＮ−ＭＯＳトランジスタと、前記第１のＰ−ＭＯＳトランジスタ及び前記第１のＮ−ＭＯＳトランジスタのドレインに一端が接続された抵抗素子、及び前記抵抗素子の他端に一端が接続されたキャパシタを含むＲＣ回路と、前記キャパシタの端子電圧を入力電圧とし、出力電圧を前記第１のＰ−ＭＯＳトランジスタ及び前記第１のＮ−ＭＯＳトランジスタのゲートに供給するシュミットトリガ回路と、前記電源ラインと前記グランドラインとの間に供給される電源電圧の大きさが小さくなるに従って大きさが小さくなる制御電圧を、前記第２のＮ−ＭＯＳトランジスタのゲートに供給する制御電圧生成部と、を含む。
【発明の効果】
【００１０】
本発明によれば、電源電圧の低下に伴ってクロック信号に対する追従性が低下する機能回路にクロック信号を供給する用途に使用した場合でも、該機能回路における誤動作の発生を抑制することができる発振回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る発振回路の構成を示す図である。
【図２】本発明の第１の実施形態に係る制御電圧生成回路の構成を示す図である。
【図３】図１におけるＡ点およびＢ点の電圧波形を示す図である。
【図４】本発明の第１の実施形態に係る発振回路および比較例に係る発振回路における発振周波数と電源電圧との関係を示す図である。
【図５】比較例に係る発振回路の構成を示す図である。
【図６】本発明の第２の実施形態に係る発振回路の構成を示す図である。
【図７】本発明の第２の実施形態に係る制御電圧生成回路の構成を示す図である。
【図８】本発明の第３の実施形態に係る発振回路の構成を示す図である。
【図９】本発明の第３の実施形態に係る選択信号生成処理の流れを示すフローチャートである。
【図１０】本発明の第３の実施形態に係る選択信号生成処理の流れを示すフローチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において、同一または対応する構成要素および部分には、同一の参照符号を付与している。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る発振回路１００の構成を示す図である。発振回路１００は、インバータ１０、Ｎ−ＭＯＳトランジスタ２０、制御電圧生成回路３０、ＲＣ回路４０およびシュミットトリガ回路５０を含んで構成されている。本実施形態に係る発振回路１００の上記各構成要素は、例えば、単一の半導体チップ内に形成されていてもよい。しかしながら、この態様に限定されるものではなく、各構成要素が別々の半導体チップ内に形成されていてもよい。また、ＲＣ回路４０がディスクリート部品によって構成されていてもよい。
【００１４】
インバータ１０は、直列接続されたＰ−ＭＯＳトランジスタ１１およびＮ−ＭＯＳトランジスタ１２を含んで構成されている。Ｐ−ＭＯＳトランジスタ１１は、ソースが電源ラインＶＤＤに接続され、ドレインがＮ−ＭＯＳトランジスタ１２のドレインおよびＲＣ回路４０を構成する抵抗素子４１の一端に接続され、ゲートがＮ−ＭＯＳトランジスタ１２のゲートに接続されている。Ｎ−ＭＯＳトランジスタ１２は、ソースがＮ−ＭＯＳトランジスタ２０のドレインに接続されている。Ｐ−ＭＯＳトランジスタ１１およびＮ−ＭＯＳトランジスタ１２のゲートは、インバータ１０の入力端に相当し、Ｐ−ＭＯＳトランジスタ１１のドレインおよびＮ−ＭＯＳトランジスタ１２のドレインは、インバータ１０の出力端に相当する。
【００１５】
Ｎ−ＭＯＳトランジスタ２０は、ソースがグランドラインＧＮＤに接続され、ゲートが制御電圧生成回路３０の出力端３１に接続されている。
【００１６】
ＲＣ回路４０は、抵抗素子４１およびキャパシタ４２を含んで構成されている。抵抗素子４１の一端は、インバータ１０の出力端（Ｐ−ＭＯＳトランジスタ１１のドレインおよびＮ−ＭＯＳトランジスタ１２のドレイン）に接続され、抵抗素子４１の他端はキャパシタ４２の一端およびシュミットトリガ回路５０の入力端に接続されている。キャパシタ４２の他端はグランドラインＧＮＤに接続されている。
【００１７】
シュミットトリガ回路５０は、入力端に入力された入力電圧の変化に対して出力電圧がヒステリシス特性を持って変化するように構成された回路である。すなわち、シュミットトリガ回路５０は、ローレベル（ＧＮＤレベル）の出力電圧を出力端から出力している場合において、入力端に入力される、増加方向に変動する入力電圧のレベルが閾値電圧Ｖｔｈ１に達した場合に出力電圧のレベルをハイレベル（電源電圧レベル）に遷移させる。また、シュミットトリガ回路５０は、ハイレベルの出力電圧を出力端から出力している場合において、入力端に入力される、減少方向に変動する入力電圧のレベルが閾値電圧Ｖｔｈ２（＜Ｖｔｈ１）に達した場合に、出力電圧のレベルをローレベルに遷移させる。シュミットトリガ回路５０の出力端は、インバータ１０の入力端（Ｐ−ＭＯＳトランジスタ１１およびＮ−ＭＯＳトランジスタ１２のゲート）に接続されるとともに、発振回路１００の出力端子１０１に接続されている。
【００１８】
制御電圧生成回路３０は、電源ラインＶＤＤとグランドラインＧＮＤとの間に供給される電源電圧Ｖｂに応じた大きさの制御電圧Ｖｃ１を生成し、制御電圧Ｖｃ１を出力端３１から出力してＮ−ＭＯＳトランジスタ２０のゲートに供給する。制御電圧生成回路３０は、後述するように、複数の抵抗素子を含んで構成される分圧回路３２（図２参照）によって電源電圧Ｖｂを分圧した電圧を制御電圧Ｖｃ１として生成する。制御電圧生成回路３０において、電源電圧Ｖｂを分圧する分圧比は、外部から供給される選択信号ＳＥＬ１によって調整可能となっている。
【００１９】
図２は、制御電圧生成回路３０の構成の一例を示す図である。制御電圧生成回路３０は、電源ラインＶＤＤとグランドラインＧＮＤとの間に設けられた、直列接続された抵抗素子Ｒ１〜Ｒ５を含む分圧回路３２を有する。制御電圧生成回路３０は、更に、抵抗素子Ｒ１〜Ｒ５における抵抗素子間の接続点ｎ１〜ｎ４のいずれかを、外部から供給される選択信号ＳＥＬ１に応じて、選択的に出力端３１を介してＮ−ＭＯＳトランジスタ２０のゲートに接続する選択回路３３を有する。
【００２０】
選択回路３３は、スイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４を含んで構成されている。スイッチＳＷ１の一端は、抵抗素子Ｒ１と抵抗素子Ｒ２との接続点ｎ１に接続され、スイッチＳＷ２の一端は、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点ｎ２に接続されている。スイッチＳＷ３の一端は、抵抗素子Ｒ３と抵抗素子Ｒ４との接続点ｎ３に接続され、スイッチＳＷ４の一端は、抵抗素子Ｒ４と抵抗素子Ｒ５との接続点ｎ４に接続されている。スイッチＳＷ１〜ＳＷ４の他端は、制御電圧生成回路３０の出力端３１を介してＮ−ＭＯＳトランジスタ２０のゲートに接続されている。
【００２１】
スイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４は、選択信号ＳＥＬ１によって、択一的にオン状態とされる。これにより、抵抗素子間の接続点ｎ１、ｎ２、ｎ３およびｎ４に生じる電圧のいずれかが、制御電圧Ｖｃ１として出力端３１を介してＮ−ＭＯＳトランジスタ２０のゲートに供給される。例えば、選択信号ＳＥＬ１に応じてスイッチＳＷ３がオン状態とされた場合には、抵抗素子Ｒ３と抵抗素子Ｒ４との接続点ｎ３に生じる電圧が、制御電圧Ｖｃ１としてＮ−ＭＯＳトランジスタ２０のゲートに供給される。すなわち、制御電圧Ｖｃ１は、選択信号ＳＥＬ１によって定められる分圧比で電源電圧Ｖｂを分圧した電圧である。本実施形態では、制御電圧生成回路３０における分圧比の設定を４段階で切り替え可能な構成としているが、切り替え可能な段階数は、適宜増減することが可能である。
【００２２】
なお、発振回路１００は、本発明における発振回路の一例である。インバータ１０は、本発明における電流生成部の一例である。Ｎ−ＭＯＳトランジスタ２０は、本発明における電流制御部の一例である。制御電圧Ｖｃ１は、本発明における制御電圧の一例である。制御電圧生成回路３０は、本発明における制御電圧生成部の一例である。抵抗素子Ｒ１〜Ｒ５は、本発明における複数の抵抗素子の一例である。選択回路３３は、本発明における第１の選択回路の一例である。ＲＣ回路４０は、本発明におけるＲＣ回路の一例である。シュミットトリガ回路５０は、本発明におけるシュミットトリガ回路の一例である。
【００２３】
以下に、本実施形態に係る発振回路１００の動作について説明する。発振回路１００の動作時において、制御電圧生成回路３０におけるスイッチＳＷ１〜ＳＷ４のいずれかがオン状態とされ、抵抗素子Ｒ１〜Ｒ５における抵抗素子間の接続点ｎ１〜ｎ４に生じる電圧のいずれかが制御電圧Ｖｃ１としてＮ−ＭＯＳトランジスタ２０のゲートに供給される。
図３は、図１におけるＡ点（すなわち、シュミットトリガ回路５０の入力端）の電圧波形および図１におけるＢ点（すなわち、シュミットトリガ回路５０の出力端）の電圧波形を示す図である。
【００２４】
時刻ｔ１において、シュミットトリガ回路５０の出力端（Ｂ点）からローレベル（ＧＮＤレベル）の電圧が出力されると、インバータ１０のＮ−ＭＯＳトランジスタ１２がオフ状態となり、Ｐ−ＭＯＳトランジスタ１１がオン状態となる。これにより、電源ラインＶＤＤからＰ−ＭＯＳトランジスタ１１および抵抗素子４１を経由してキャパシタ４２に充電電流が流れる。キャパシタ４２が充電されることにより、シュミットトリガ回路５０の入力端（Ａ点）の電位は、時間の経過とともに上昇する。
【００２５】
時刻ｔ２において、シュミットトリガ回路５０の入力端（Ａ点）の電位が閾値電圧Ｖｔｈ１に達すると、シュミットトリガ回路５０の出力端（Ｂ点）の電位は反転し、ハイレベル（電源電圧レベル）となる。これにより、インバータ１０のＮ−ＭＯＳトランジスタ１２がオン状態となり、Ｐ−ＭＯＳトランジスタ１１がオフ状態となる。これにより、キャパシタ４２から抵抗素子４１、Ｎ−ＭＯＳトランジスタ１２およびＮ−ＭＯＳトランジスタ２０を経由してグランドラインＧＮＤに放電電流が流れる。キャパシタ４２の放電により、シュミットトリガ回路５０の入力端（Ａ点）の電位は、時間の経過とともに降下する。
【００２６】
時刻ｔ３において、シュミットトリガ回路５０の入力端（Ａ点）の電位が閾値電圧Ｖｔｈ２に達すると、シュミットトリガ回路５０の出力端（Ｂ点）の電位は反転し、ローレベル（グランドレベル）となる。これにより、インバータ１０のＰ−ＭＯＳトランジスタ１１がオン状態となり、Ｎ−ＭＯＳトランジスタ１２がオフ状態となる。以降同様の動作が繰り返されることにより、発振回路１００の出力端子１０１から出力される出力信号Ｓｏｕｔは、ハイレベルの電圧とローレベルの電圧とが交互に現われる発振状態となる。
【００２７】
発振回路１００における出力信号Ｓｏｕｔの発振周波数ｆは、キャパシタ４２の充電時間（時刻ｔ１から時刻ｔ２までの時間）と、キャパシタ４２の放電時間（時刻ｔ２から時刻ｔ３までの時間）によって定まる。キャパシタ４２の放電時間は、キャパシタ４２から抵抗素子４１、Ｎ−ＭＯＳトランジスタ１２およびＮ−ＭＯＳトランジスタ２０を経由してグランドラインＧＮＤに流れる放電電流が小さくなるに従って長くなる。すなわち、キャパシタ４２の放電電流が小さくなるに従って、発振回路１００における発振周波数ｆは小さくなる。
【００２８】
Ｎ−ＭＯＳトランジスタ２０に流れる電流（すなわち、放電電流）は、制御電圧Ｖｃ１の大きさが小さくなるに従って小さくなる。すなわち、Ｎ−ＭＯＳトランジスタ２０は、制御電圧Ｖｃ１の大きさに応じてドレイン−ソース間に流れる電流を制御する電流制御部として機能する。制御電圧Ｖｃ１は、電源電圧Ｖｂを分圧した電圧であるので、制御電圧Ｖｃ１の大きさは、電源電圧Ｖｂの大きさが小さくなるに従って小さくなる。従って、Ｎ−ＭＯＳトランジスタ２０に流れる電流（すなわち、放電電流）の大きさは、電源電圧Ｖｂの大きさが小さくなるに従って小さくなる。すなわち、本実施形態に係る発振回路１００によれば、出力信号Ｓｏｕｔの発振周波数ｆは、電源電圧Ｖｂの大きさが小さくなるに従って小さくなる。
【００２９】
図４に示すグラフにおいて、曲線ａは、本実施形態に係る発振回路１００における、電源電圧Ｖｂと発振周波数ｆとの関係を示している。図４に示すグラフおいて、曲線ｂは、図５に示す比較例に係る発振回路１００Ｘにおける、電源電圧Ｖｂと発振周波数ｆとの関係を示している。比較例に係る発振回路１００Ｘは、図５に示すように、本実施形態に係る発振回路１００が備えるＮ−ＭＯＳトランジスタ２０および制御電圧生成回路３０を備えていない点において、本実施形態に係る発振回路１００と異なる。図４に示すグラフにおいて、曲線ｃは、本実施形態に係る発振回路１００または比較例に係る発振回路１００Ｘから出力される出力信号Ｓｏｕｔをクロック信号として動作する機能回路（図示せず）における、追従可能なクロック周波数の上限を示している。なお、機能回路は、本実施形態に係る発振回路１００または比較例に係る発振回路１００Ｘと共通の電源によって駆動されるものとする。
【００３０】
機能回路は、電源電圧Ｖｂの低下に伴い動作速度が低下する。従って、曲線ｃによって示されるように、機能回路における追従可能なクロック周波数の上限は、電源電圧Ｖｂの低下に伴って低下する。曲線ｂによって示されるように、比較例に係る発振回路１００Ｘの発振周波数ｆは、電源電圧Ｖｂの低下とともに低下する。これは、電源電圧Ｖｂの低下に伴ってキャパシタ４２における充電電流および放電電流が小さくなるためである。曲線ｂおよび曲線ｃによって示されるように、比較例に係る発振回路１００Ｘにおける発振周波数ｆの電源電圧Ｖｂに対する変化率が、機能回路における追従可能なクロック周波数の上限の電源電圧Ｖｂに対する変化率よりも小さい場合には、発振回路１００Ｘにおける発振周波数ｆが、機能回路における追従可能なクロック周波数の上限を上回る領域が発生し得る。すなわち、図４において、電源電圧Ｖｂの大きさがｖｂ１よりも小さくなる領域において、機能回路に誤動作が生じるおそれがある。
【００３１】
一方、本発明の実施形態に係る発振回路１００によれば、電源電圧Ｖｂの大きさが小さくなるに従って大きさが小さくなる制御電圧Ｖｃ１が、Ｎ−ＭＯＳトランジスタ２０のゲートに供給される。これにより、キャパシタ４２の放電電流の大きさは、電源電圧Ｖｂの大きさが小さくなるに従って小さくなるように制御される。従って、本実施形態に係る発振回路１００によれば、発振周波数ｆの電源電圧Ｖｂに対する変化率を、比較例に係る発振回路１００Ｘよりも大きくすることが可能となる。これにより、電源電圧Ｖｂが比較的小さい領域において、発振回路１００の発振周波数ｆが、機能回路における追従可能なクロック周波数の上限を上回ることを防止することが可能となる。これにより、機能回路における誤動作の発生を抑制することができる。
【００３２】
以下に、制御電圧生成回路３０における分圧比の設定方法の一例について説明する。制御電圧生成回路３０における分圧比の設定は、例えば、発振回路１００の検査工程において、以下の手順で行われる。
【００３３】
検査装置（図示せず）は、発振回路１００の電源ラインＶＤＤとグランドラインＧＮＤとの間に所定の電源電圧Ｖｂを供給した状態で、制御電圧生成回路３０に選択信号ＳＥＬ１を供給することによりスイッチＳＷ１〜ＳＷ４を順次オン状態とする。スイッチＳＷ１〜ＳＷ４を切り替えることにより、制御電圧生成回路３０における分圧比が変化するので制御電圧Ｖｃ１の大きさが変化する。これによってＮ−ＭＯＳトランジスタ２０に流れる電流、すなわち、キャパシタ４２からの放電電流の大きさが変化し、出力信号Ｓｏｕｔの発振周波数ｆが変化する。検査装置は、ＳＷ１〜ＳＷ４を順次オン状態とした場合の各状態における発振周波数ｆを測定する。
【００３４】
検査装置は、測定した各状態の発振周波数ｆのうち、予め定められた目標周波数ｆｔに最も近い発振周波数ｆｔに対応するスイッチを、スイッチＳＷ１〜ＳＷ４の中から特定する。検査装置は、特定したスイッチを選択する選択信号ＳＥＬ１を生成し、これを制御電圧生成回路３０に供給する。制御電圧生成回路３０を構成する選択回路３３は、検査装置から供給された選択信号ＳＥＬ１に基づいて、スイッチＳＷ１〜ＳＷ４のうち、選択されたスイッチをオン状態とする。選択回路３３は、以降、当該スイッチのオン状態を恒久的に継続させる。すなわち、検査工程後において、制御電圧生成回路３０における分圧比は固定される。このように、出力信号Ｓｏｕｔの発振周波数ｆの測定結果に基づいて制御電圧生成回路３０における分圧比を設定することにより、発振回路１００を構成する各トランジスタの特性ばらつきに起因する、発振周波数ｆのばらつきを抑制することが可能である。
【００３５】
なお、制御電圧生成回路３０における分圧比の設定を他の方法によって行うことも可能である。例えば、検査工程において、発振回路１００を構成する各トランジスタの特性または各トランジスタの代表特性が測定されている場合には、その測定結果に基づいて、発振周波数ｆが、目標周波数ｆｔに最も近似するように、制御電圧生成回路３０における分圧比の設定を行ってもよい。
【００３６】
以上の説明から明らかなように、本実施形態に係る発振回路１００によれば、電源電圧Ｖｂの大きさが小さくなるに従って大きさが小さくなる制御電圧Ｖｃ１が、Ｎ−ＭＯＳトランジスタ２０のゲートに供給される。これにより、キャパシタ４２の放電電流の大きさは、電源電圧Ｖｂの大きさが小さくなるに従って小さくなるように制御される。従って、発振周波数ｆの電源電圧Ｖｂに対する変化率を、比較例に係る発振回路１００Ｘよりも大きくすることが可能となる。すなわち、本実施形態に係る発振回路１００によれば、電源電圧の低下に伴ってクロック信号に対する追従性が低下する機能回路にクロック信号を供給する用途に使用した場合でも、該機能回路における誤動作の発生を抑制することができる。
【００３７】
また、本実施形態に係る発振回路１００によれば、スイッチＳＷ１〜ＳＷ４のうち、オン状態とされるスイッチを選択信号ＳＥＬ１によって選択することにより、制御電圧生成回路３０における分圧比を調整することが可能である。制御電圧生成回路３０における分圧比を調整することで、制御電圧Ｖｃ１の大きさが調整され、これによって出力信号Ｓｏｕｔの発振周波数ｆを調整することが可能となる。すなわち、本実施形態に係る発振回路１００によれば、発振回路１００を構成する各トランジスタの特性ばらつきに起因する発振周波数ｆのばらつきを、制御電圧生成回路における分圧比の調整によって抑制することが可能である。
【００３８】
また、本実施形態に係る発振回路１００において、出力信号Ｓｏｕｔの発振周波数ｆを電源電圧Ｖｂの低下に伴って小さくする機能、および発振回路１００を構成する各トランジスタの特性ばらつきに起因する発振周波数ｆのばらつきを抑制する機能が、電源ラインＶＤＤとグランドラインＧＮＤとの間に設けられた１系統の制御電圧生成回路３０と、インバータ１０のＮ−ＭＯＳトランジスタ１２に接続されたＮ−ＭＯＳトランジスタ２０と、によって実現される。従って、インバータ１０のＮ−ＭＯＳトランジスタ１２側のみならず、Ｐ−ＭＯＳトランジスタ１１側にも電源ラインＶＤＤとグランドラインＧＮＤとの間に更なる１系統の回路を設け、キャパシタ４２の充電電流および放電電流を制御する構成と比較して、消費電力を小さくすることが可能である。
【００３９】
［第２の実施形態］
図６は、本発明の第２の実施形態に係る発振回路１００Ａの構成を示す図である。第２の実施形態に係る発振回路１００Ａは、第１の実施形態に係る制御電圧生成回路３０とは異なる構成の制御電圧生成回路３０Ａを有する。
【００４０】
制御電圧生成回路３０Ａは、第１の実施形態に係る制御電圧生成回路３０と同様、電源ラインＶＤＤとグランドラインＧＮＤとの間に供給される電源電圧Ｖｂに応じた大きさの制御電圧Ｖｃ１を生成し、制御電圧Ｖｃ１を出力端３１から出力してＮ−ＭＯＳトランジスタ２０のゲートに供給する。制御電圧生成回路３０Ａは、第１の実施形態に係る制御電圧生成回路３０と同様、複数の抵抗素子を含んで構成される分圧回路３２（図７参照）によって電源電圧Ｖｂを分圧した電圧を制御電圧Ｖｃ１として生成する。制御電圧生成回路３０Ａにおいて、電源電圧Ｖｂを分圧する分圧比は、外部から供給される選択信号ＳＥＬ１およびＳＥＬ２によって調整可能となっている。
【００４１】
図７は、第２の実施形態に係る制御電圧生成回路３０Ａの構成の一例を示す図である。制御電圧生成回路３０Ａは、Ｐ−ＭＯＳトランジスタ３４および選択回路３５を更に含む点において、第１の実施形態に係る制御電圧生成回路３０と異なる。Ｐ−ＭＯＳトランジスタ３４は、ソースが電源ラインＶＤＤに接続され、ドレインが抵抗素子Ｒ１の一端に接続されている。Ｐ−ＭＯＳトランジスタ３４は、分圧回路３２の構成要素として機能する。
【００４２】
選択回路３５は、スイッチＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８を含んで構成されている。スイッチＳＷ５の一端は、抵抗素子Ｒ１と抵抗素子Ｒ２との接続点ｎ１に接続され、スイッチＳＷ６の一端は、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点ｎ２に接続されている。スイッチＳＷ７の一端は、抵抗素子Ｒ３と抵抗素子Ｒ４との接続点ｎ３に接続され、スイッチＳＷ８の一端は、抵抗素子Ｒ４と抵抗素子Ｒ５との接続点ｎ４に接続されている。スイッチＳＷ５〜ＳＷ８の他端は、Ｐ−ＭＯＳトランジスタ３４のゲートに接続されている。
【００４３】
スイッチＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８は、選択信号ＳＥＬ２によって、択一的にオン状態とされる。これにより、抵抗素子間の接続点ｎ１、ｎ２、ｎ３およびｎ４に生じる電圧のいずれかが、制御電圧Ｖｃ２としてＰ−ＭＯＳトランジスタ３４のゲートに供給される。例えば、選択信号ＳＥＬ２に応じてスイッチＳＷ７がオン状態とされた場合には、抵抗素子Ｒ３と抵抗素子Ｒ４との接続点ｎ３に生じる電圧が、制御電圧Ｖｃ２としてＰ−ＭＯＳトランジスタ３４のゲートに供給される。すなわち、制御電圧Ｖｃ２は、選択信号ＳＥＬ２によって定まる分圧比で電源電圧Ｖｂを分圧した電圧である。
【００４４】
Ｐ−ＭＯＳトランジスタ３４は、制御電圧Ｖｃ２の大きさに応じて抵抗値が変化する抵抗素子として機能する。例えば、制御電圧Ｖｃ２が小さくなるに従って、Ｐ−ＭＯＳトランジスタ３４の抵抗値は小さくなり、接続点ｎ１〜ｎ４に生じる電圧が高くなる。なお、Ｐ−ＭＯＳトランジスタ３４は、本発明におけるトランジスタの一例である。選択回路３５は、本発明における第２の選択回路の一例である。
【００４５】
第２の実施形態に係る発振回路１００Ａによれば、第１の実施形態に係る発振回路１００と同様、発振周波数ｆの電源電圧Ｖｂに対する変化率を、比較例に係る発振回路１００Ｘよりも大きくすることが可能となる。これにより、電源電圧の低下に伴ってクロック信号に対する追従性が低下する機能回路にクロック信号を供給する用途に使用した場合でも、該機能回路における誤動作の発生を抑制することができる。
【００４６】
また、第２の実施形態に係る発振回路１００Ａによれば、選択信号ＳＥＬ２に応じて抵抗値が変化するＰ−ＭＯＳトランジスタ３４が分圧回路３２に組み込まれているので、制御電圧生成回路における分圧比の調整範囲を、第１の実施形態に係る発振回路１００よりも大きくすることができる。従って、発振周波数ｆの電源電圧Ｖｂに対する変化率の調整範囲を第１の実施形態に係る発振回路１００よりも大きくすることが可能となる。従って、発振回路１００Ａを構成する各トランジスタの特性ばらつきに起因する発振周波数ｆのばらつきを、制御電圧生成回路における分圧比の調整によって抑制する機能を、第１の実施形態に係る発振回路１００よりも高めることができる。
【００４７】
また、本実施形態に係る発振回路１００Ａにおいて、発振周波数ｆを電源電圧Ｖｂの低下に伴って小さくする機能、および発振回路１００Ａを構成する各トランジスタの特性ばらつきに起因する発振周波数ｆのばらつきを抑制する機能が、電源ラインＶＤＤとグランドラインＧＮＤとの間に設けられた１系統の制御電圧生成回路３０Ａと、インバータ１０のＮ−ＭＯＳトランジスタ１２に接続されたＮ−ＭＯＳトランジスタ２０と、によって実現される。従って、インバータ１０のＮ−ＭＯＳトランジスタ１２側のみならず、Ｐ−ＭＯＳトランジスタ１１側にも電源ラインＶＤＤとグランドラインＧＮＤとの間に更なる１系統の回路を設け、キャパシタ４２の充電電流および放電電流を制御する構成と比較して、消費電力を小さくすることが可能である。
【００４８】
［第３の実施形態］
図８は、本発明の第３の実施形態に係る発振回路１００Ｂの構成を示す図である。発振回路１００Ｂは、第２の実施形態に係る発振回路１００Ａに、選択信号生成部６０を加えた構成を有する。
【００４９】
選択信号生成部６０は、制御電圧生成回路３０Ａにおける分圧比を設定するための選択信号ＳＥＬ１およびＳＥＬ２を生成する。選択信号生成部６０は、例えば、マイクロコンピュータを含んで構成され、自身のメモリに格納された選択信号生成プログラムを実行することにより選択信号ＳＥＬ１およびＳＥＬ２を生成する。なお、選択信号生成部６０は、本発明における選択信号生成部の一例である。
【００５０】
図９は、上記の選択信号生成プログラムに係る選択信号生成処理の流れを示すフローチャートである。選択信号生成部６０は、例えば、発振回路１００Ｂに電源が投入された場合に選択信号生成プログラムを実行する。
【００５１】
ステップＳ１において、選択信号生成部６０は、電源ラインＶＤＤとグランドラインＧＮＤとの間に供給されている電源電圧Ｖｂを測定する。なお、選択信号生成部６０は、他の回路ブロックから電源電圧Ｖｂの大きさを示す情報を取得してもよい。
【００５２】
ステップＳ２において、選択信号生成部６０は、スイッチＳＷ１〜ＳＷ４のいずれかをオン状態とし、且つスイッチＳＷ５〜ＳＷ８のいずれかをオン状態とする組み合わせの全てについて出力信号Ｓｏｕｔの発振周波数ｆを測定する。これにより、スイッチＳＷ１〜ＳＷ８の切り替えによって得られる全１６の状態における発振周波数ｆが測定される。スイッチＳＷ１〜ＳＷ８の切り替えは、選択信号生成部６０から制御電圧生成回路３０Ａに選択信号ＳＥＬ１およびＳＥＬ２を供給することにより行われる。なお、選択信号生成部６０は、他の回路ブロックから、各状態における発振周波数ｆを示す情報を取得してもよい。
【００５３】
ステップＳ３において、選択信号生成部６０は、ステップＳ１において測定された電源電圧Ｖｂに対応する出力信号Ｓｏｕｔの目標周波数ｆｔを導出する。選択信号生成部６０は、測定された電源電圧Ｖｂに対応する目標周波数ｆｔを、例えば、電源電圧Ｖｂと目標周波数ｆｔとの対応関係を示す関数を用いて導出してもよいし、電源電圧Ｖｂと目標周波数ｆｔとの対応関係を記録したテーブルを参照することにより導出してもよい。
【００５４】
ステップＳ４において、選択信号生成部６０は、測定された各状態における発振周波数ｆのうち、ステップＳ３において導出された目標周波数ｆｔに最も近い発振周波数ｆに対応するスイッチの組み合わせを特定する。
【００５５】
ステップＳ５において、選択信号生成部６０は、ステップＳ４において特定したスイッチの組み合わせに対応する選択信号ＳＥＬ１およびＳＥＬ２を生成し、これらを制御電圧生成回路３０Ａに供給する。制御電圧生成回路３０Ａを構成する選択回路３３は、選択信号生成部６０から供給される選択信号ＳＥＬ１に基づいてスイッチＳＷ１〜ＳＷ４のうち選択されたスイッチをオン状態とする。また、制御電圧生成回路３０Ａを構成する選択回路３５は、選択信号生成部６０から供給される選択信号ＳＥＬ２に基づいてスイッチＳＷ５〜ＳＷ８のうち選択されたスイッチをオン状態とする。選択信号生成部６０は、以降、発振回路１００Ｂに電源電圧Ｖｂが供給されている間、当該選択信号ＳＥＬ１およびＳＥＬ２の出力を継続させることにより、制御電圧生成回路３０Ａにおける分圧比の設定を維持する。
【００５６】
このように、第３の実施形態に係る発振回路１００Ｂによれば、選択信号生成部６０が、発振回路１００Ｂの電源投入時における電源電圧Ｖｂおよび出力信号Ｓｏｕｔの発振周波数ｆに基づいて選択信号ＳＥＬ１およびＳＥＬ２を生成するので、制御電圧生成回路３０Ａにおける分圧比の設定を、発振回路１００Ｂを構成するトランジスタのばらつきや発振回路１００Ｂの動作環境に応じて最適化することができる。
【００５７】
なお、上記の説明では、制御電圧生成回路３０Ａの分圧比の設定を、電源投入時に行う場合を例示したが、電源投入時に設定された制御電圧生成回路３０Ａの分圧比を、発振回路１００Ｂの動作期間中に変更し得るように選択信号生成部６０を構成してもよい。
【００５８】
図１０は、電源投入時に設定された制御電圧生成回路３０Ａの分圧比を、発振回路１００Ｂの動作期間中に変更する場合に適用される第２の選択信号生成プログラムに係る選択信号生成処理の流れを示すフローチャートである。選択信号生成部６０は、例えば、電源投入後において所定期間毎に第２の選択信号生成プログラムを実行する。
【００５９】
ステップＳ１１において、選択信号生成部６０は、電源ラインＶＤＤとグランドラインＧＮＤとの間に供給されている電源電圧Ｖｂを測定する。なお、選択信号生成部６０は、他の回路ブロックから電源電圧Ｖｂの大きさを示す情報を取得してもよい。
【００６０】
ステップＳ１２において、選択信号生成部６０は、出力信号Ｓｏｕｔの発振周波数ｆを測定する。なお、選択信号生成部６０は、他の回路ブロックから出力信号Ｓｏｕｔの周波数を示す情報を取得してもよい。
【００６１】
ステップＳ１３において、選択信号生成部６０は、ステップＳ１１において測定された電源電圧Ｖｂに対応する出力信号Ｓｏｕｔの目標周波数ｆｔを導出する。選択信号生成部６０は、電源電圧Ｖｂに対応する目標周波数ｆｔを、例えば、電源電圧Ｖｂと目標周波数ｆｔとの対応関係を示す関数を用いて導出してもよいし、電源電圧Ｖｂと目標周波数ｆｔとの対応関係を記録したテーブルを参照することにより導出してもよい。
【００６２】
ステップＳ１４において、選択信号生成部６０は、ステップＳ１２において測定された発振周波数ｆの目標周波数ｆｔからのずれ量が所定範囲内であるか否かを判断する。選択信号生成部６０は、測定された発振周波数ｆの目標周波数ｆｔからのずれ量が所定範囲内であると判定した場合には、制御電圧生成回路３０Ａにおける分圧比の設定を変更することなく本ルーチンを終了させる。一方、選択信号生成部６０は、測定された発振周波数ｆの目標周波数ｆｔからのずれ量が所定範囲内ではないと判定した場合には、処理をステップＳ１５に移行する。
【００６３】
ステップＳ１５において、選択信号生成部６０は、測定された発振周波数ｆの目標周波数ｆｔからのずれ量が小さくなるように、新たな選択信号ＳＥＬ１およびＳＥＬ２を生成し、これらを制御電圧生成回路３０Ａに供給する。制御電圧生成回路３０Ａは、選択信号生成部６０から供給される新たな選択信号ＳＥＬ１およびＳＥＬ２に基づいて、スイッチＳＷ１〜ＳＷ８のうちオン状態とするスイッチを切り替えることにより、分圧比の設定を変更する。
【００６４】
このように、選択信号生成部６０が、発振回路１００Ｂの実動作時における電源電圧Ｖｂおよび発振周波数ｆに基づいて、選択信号ＳＥＬ１およびＳＥＬ２を更新することにより、制御電圧生成回路３０Ａにおける分圧比の設定を、発振回路１００Ｂの動作期間中における動作環境の変化等に追従して最適化することが可能となる。
【００６５】
なお、本実施形態においては、第２の実施形態に係る発振回路１００Ａに選択信号生成部６０を適用する場合を例示したが、第１の実施形態に係る発振回路１００に選択信号生成部６０を適用してもよい。
【００６６】
また、上記の各実施形態においては、キャパシタ４２における放電電流の大きさを制御する電流制御部としてＮ−ＭＯＳトランジスタ２０を使用する場合を例示したが、本発明は、この態様に限定されるものではない。例えば、制御電圧Ｖｃの大きさに応じて抵抗値が変化する可変抵抗回路をＮ−ＭＯＳトランジスタ２０に代えて使用してもよい。この場合、可変抵抗回路は、放電電流が流れる経路上に配置され、制御電圧Ｖｃの大きさが小さくなるに従って抵抗値が大きくなるように構成される。
【符号の説明】
【００６７】
１０  インバータ
１１  Ｐ−ＭＯＳトランジスタ
１２  Ｎ−ＭＯＳトランジスタ
２０  Ｎ−ＭＯＳトランジスタ
３０、３０Ａ  制御電圧生成回路
３３  選択回路
３４  Ｐ−ＭＯＳトランジスタ
４０  ＲＣ回路
４２  キャパシタ
５０  シュミットトリガ回路
６０  選択信号生成部
１００、１００Ａ、１００Ｂ  発振回路
ｎ１〜ｎ４  接続点
Ｒ１〜Ｒ５  抵抗素子
Ｖｃ  制御電圧
ＳＥＬ１、ＳＥＬ２  選択信号
ＶＤＤ  電源ライン
ＧＮＤ  グランドライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006479484.tif 000008
【図８】
0006479484.tif 000009
【図９】
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【図１０】
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