(57)【特許請求の範囲】
【請求項１】
半導体基体の上面上において、第１薄膜抵抗部と第２薄膜抵抗部とが交互に直列接続され、かつ前記第１薄膜抵抗部及び前記第２薄膜抵抗部の各々の一部が重畳するように前記第１薄膜抵抗部及び前記第２薄膜抵抗部の何れか一方を折り返しながら延伸する薄膜抵抗体を備えることを特徴とする半導体装置。
【請求項２】
前記第１薄膜抵抗部及び前記第２薄膜抵抗部の各々が重畳する重畳部が周期的に点在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１薄膜抵抗部は、一端側と他端側とが向かい合うように環状に周回する平面パターンで構成され、
前記第２薄膜抵抗部は、互いに隣り合う前記第１薄膜抵抗部のうち、一方の第１薄膜抵抗部の一端側から他方の第１薄膜抵抗部の他端側に亘って延伸する平面パターンで構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１薄膜抵抗部と前記第２薄膜抵抗部とは異なる薄膜半導体層に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１薄膜抵抗部と前記第２薄膜抵抗部とは中継配線を介して接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１薄膜抵抗部と前記第２薄膜抵抗部とは直に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１薄膜抵抗部は、一部が前記第２薄膜抵抗部とは異なる薄膜半導体層に形成され、他部が前記第２薄膜抵抗部と同一の薄膜半導体層に形成された構成になっていることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記第１薄膜抵抗部と前記第２薄膜抵抗部とは中継配線を介して接続され、
前記第１薄膜抵抗部の前記一部と前記他部とは中間配線を介して接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１薄膜抵抗部と前記第２薄膜抵抗部とは直に接続され、
前記第１薄膜抵抗部の前記一部と前記他部とは直に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記薄膜抵抗体は、渦巻状に周回していることを特徴とする請求項１乃至請求項９の何れか１項に記載の半導体装置。
【請求項１１】
前記半導体基体の上部に設けられた第１主電極領域と、
前記第１主電極領域から離間して前記半導体基体の上部に設けられた第２主電極領域と、
前記第１主電極領域と前記第２主電極領域との間の前記半導体基体の上部に前記第１主電極領域及び第２主電極領域と接するようにして設けられたドリフト領域と、
前記半導体基体の上面に設けられた絶縁膜と、
を更に備え、
前記薄膜抵抗体は、前記ドリフト領域上及び前記第１主電極領域上に前記絶縁膜を介して配置されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、能動素子上に絶縁膜を介して設けられた薄膜抵抗体を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えば個別の高耐圧スイッチングトランジスタを制御するスイッチング電源用制御ＩＣが知られている。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧接合型電界効果トランジスタ（ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、スイッチングＭＯＳＦＥＴのオン時間が長くなり発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
ブラウンアウト機能を実現する手段として、外付け抵抗分圧方式かＩＣチップ内蔵方式に大別できる。ＩＣチップ内蔵方式では高耐圧分圧抵抗が高耐圧デバイス（起動素子）の耐圧構造を利用して構成される。
【０００５】
ＩＣチップに内蔵する場合は既にある高耐圧デバイスとしての起動素子の耐圧構造を利用して、構造の一部に螺旋状の薄膜抵抗体を組み込む。最高電位である起動素子中心に配置されるドレイン端子から外周に沿って徐々に電位が下がるように螺旋状に薄膜抵抗体が配置されて、ドレイン領域を取り囲むように配置されるソース、ゲート領域まで抵抗体が形成される。このため、起動素子に一体化させることで新たに高耐圧構造を設けることなく高耐圧な抵抗素子を内蔵することが可能となる（例えば特許文献１参照）。
【０００６】
ところで、入力電圧検出手段として抵抗分圧回路を採用した場合は、入力電圧が印加されている間は常に抵抗分圧回路に消費電流が発生する。これは抵抗分圧回路を半導体集積回路に内蔵するしないに関わらず生じる課題であり、通常は抵抗分圧回路全体の抵抗値を高めることで消費電力を押さえることができる。
しかしながら、この抵抗分圧回路を集積回路に内蔵させる場合において、抵抗値を高くするには次の２点の問題が生じる。
【０００７】
第１は、抵抗値を高くするためには単純に巻き数を増やして薄膜抵抗体の長さを長くすればよいが、巻き数に応じて薄膜抵抗体の平面サイズが増加し、薄膜抵抗体の長さを確保するために起動端子の面積が大型化する。この起動素子の大型化は、半導体チップの大型化、すなわち半導体装置の大型化を意味し、これに伴って１枚の半導体ウエハから取得できるチップ取得率が低下するので、コストアップになる。第２は、単位長当たりの抵抗値を高めるために、不純物ドープ量をより稀薄化することによる抵抗値バラツキが増大することである。第２の問題を解決する１つの手段としてはトリミングなどの調整回路を付加することであるが、回路構成が複雑化する。
そこで、本発明者らは、薄膜抵抗体の引き回しに着目し、本発明をなした。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、チップサイズの大型化を抑制しつつ、薄膜抵抗体の高抵抗化を図ることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の一態様に係る半導体装置は、半導体基体の上面上において、第１薄膜抵抗部と第２薄膜抵抗部とが交互に直列接続され、かつ第１薄膜抵抗部及び第２薄膜抵抗部の各々の一部が重畳するように折り返しながら延伸する薄膜抵抗体を備える。
本発明の上記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【発明の効果】
【００１１】
本発明によれば、チップサイズの大型化を抑制しつつ、薄膜抵抗体の高抵抗化を図った半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図２】図１のIIａ−IIａ線に沿った断面構造を示す要部断面図である。
【図３】図１の薄膜抵抗体の点線で囲んだ領域Ａを拡大して示す要部平面図である。
【図４】図３に示す薄膜抵抗体の第２薄膜抵抗部の図示を省略した要部平面図である。
【図５】図３のIIｂ−IIｂ線に沿った断面構造を示す要部断面図である。
【図６】本発明の第１の実施形態に係る半導体装置を備えたスイッチング電源装置の構成を示す回路図である。
【図７】図６に示す半導体装置に搭載された起動回路の概略構成を示す回路図である。
【図８】本発明の第１の実施形態に係る半導体装置の変形例を示す要部平面図である。
【図９】図８のIIIｂ−IIIｂ線に沿った断面構造を示す要部断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図１１】図１０のIVａ−IVａ線に沿った断面構造を示す要部断面図である。
【図１２】図１０の薄膜抵抗体の点線で囲んだ領域Ｂを拡大して示す要部平面図である。
【図１３】図１２に示す薄膜抵抗体の第２薄膜抵抗部の図示を省略した要部平面図である。
【図１４】図１２のIVｂ−IVｂ線に沿った断面構造を示す要部断面図である。
【図１５】図１２のIVｃ−IVｃ線に沿った断面構造を示す要部断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の変形例を示す要部平面図である。
【図１７】図１６のVｂ−Vｂ線に沿った断面構造を示す要部断面図である。
【図１８】図１６のVｃ−Vｃ線に沿った断面構造を示す要部断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の概略構成を示す要部断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態に係る半導体装置について説明する。
【００１４】
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域のいずれか一方となる領域を、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）或いはダイオードにおいてはアノード領域又はカソード領域のいずれか一方となる領域を意味する。「第２主電極領域」とは、ＦＥＴ、ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる領域を、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を、ＳＩサイリスタやＧＴＯ、或いはダイオードにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。以下の第１乃至第３の実施形態では、高耐圧能動素子としてＪＦＥＴ、ＭＯＳＦＥＴを例示的に説明するが、接合型や絶縁ゲート型の電界効果トランジスタに限定されないことは勿論である。
【００１５】
以下の第１乃至第３の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋および−は、＋および−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低い半導体領域であることを意味する。更に、以下の説明において「上面」「下面」などの「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【００１６】
なお、以下の第１乃至第３の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、第１乃至第３の実施形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第３の実施形態の記載に限定されるものではない。
以下の実施形態で説明される添付図面において、図１及び図１０では、半導体装置の特徴を明瞭にするため、金属配線、層間絶縁膜及びフィールド絶縁膜などの図示を省略して示す。また、図５、図９、図１４、図１５、図１７及び図１８の断面図では、図面を見易くするため、図２及び図１１の断面図に示す第３層間絶縁膜２５０以上の図示を省略して示す。
【００１７】
（第１の実施形態）
＜スイッチング電源装置＞
本発明の第１の実施形態に係る半導体装置３１Ａを説明する前に、この半導体装置３１Ａが用いられるスイッチング電源装置について説明する。
図６に示すように、スイッチング電源装置６００Ａは、本発明の第１の実施形態に係る半導体装置（制御ＩＣ）３１Ａを備えている。第１の実施形態に係る半導体装置３１Ａは、例えば数１０Ｖ程度から５００Ｖ程度の電圧が印加されるＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。第１の実施の形態では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００１８】
ＡＣ入力は、ＡＣ入力端子対（ポート）１を介して整流器２に供給される。整流器２は、ＡＣ入力端子対１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、半導体装置３１ＡのＶＨ端子３２が接続されている。
【００１９】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、半導体装置３１ＡのＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、半導体装置３１ＡのＯＵＴ端子３６に接続されている。
【００２０】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、半導体装置３１ＡのＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００２１】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子対（ポート）１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子対１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００２２】
また、整流ダイオード９のアノード端子とＤＣ出力端子対１２の一方の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００２３】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、半導体装置３１Ａへのフィードバック信号となる。フォトトランジスタ２２は、半導体装置３１ＡのＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００２４】
図６に示すように、第１の実施形態に係る半導体装置３１Ａは、起動回路４１、低電圧停止（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）回路４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調（ＰＷＭ）４８、ラッチ回路４９および基準電源５０を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００２５】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が半導体装置３１Ａの動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、半導体装置３１Ａの各部の動作に必要な基準電圧を生成する。電源が起動した後、半導体装置３１Ａは、レギュレータ４３から出力される基準電圧により駆動される。
【００２６】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００２７】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００２８】
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１内の抵抗で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００２９】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００３０】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、半導体装置３１Ａの発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。
【００３１】
＜起動回路＞
次に、第１の実施形態に係る半導体装置３１Ａの起動回路４１について説明する。図７に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、オン／オフ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ半導体装置３１ＡのＶＨ端子３２（図６参照）およびＶＣＣ端子３５（図６参照）に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２（図６参照）に接続されている。
【００３２】
また、起動回路４１は、起動素子６５ａ及び起動後段回路６５ｂを備えている。起動素子６５ａは、能動素子として例えば２つの高耐圧の接合型電界効果トランジスタ（高耐圧ＪＦＥＴ８１，８２）と、２つの抵抗（第１の抵抗７３，第２の抵抗７４）の直列回路からなる抵抗分圧回路６５ｃとを備えている。ＢＯ端子６２は、第１の抵抗７３及び第２の抵抗７４からなる直列回路の中間ノードに接続されている。第１の抵抗７３及び第２の抵抗７４は、図１に示す抵抗性フィールドプレートとしての薄膜抵抗体２００Ａで構成されている。
【００３３】
起動後段回路６５ｂは、第１のＰＭＯＳトランジスタ６７及び第２のＰＭＯＳトランジスタ６９、第１のＮＭＯＳトランジスタ６８及び第２のＮＭＯＳトランジスタ７１、負荷７０及び抵抗７２を備えている。
また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子に接続されている。つまり、ＶＨ端子６１への入力電圧を第１の抵抗７３，第２の抵抗７４により抵抗分圧した電圧が、ＢＯコンパレータ４４の非反転入力端子に入力される。第１の抵抗７３，第２の７４の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、半導体装置内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
【００３４】
第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２は、ノーマリオン型の接合型電界効果トランジスタであり、それらのゲート端子は、接地されている。また、これら第１及び第２のＪＦＥＴ８１，８２のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
【００３５】
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、オン/オフ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
【００３６】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
【００３７】
第１のＮＭＯＳトランジスタ６８は、オン／オフ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から半導体装置３１ＡのＶＣＣ端子３５に電流が供給される。
【００３８】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
なお、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２が１つのＪＦＥＴから構成される場合もある。例えば、第１のＪＦＥＴ８１のみで構成するものである場合は、第２のＪＦＥＴ８２が不要となり、第２のＪＦＥＴ８２のソースに接続されて、抵抗６６と接続される配線は、第１のＪＦＥＴ８１のソースに接続すればよい。
【００３９】
＜半導体装置の構造＞
次に、第１の実施形態に係る半導体装置３１Ａの具体的な構造について、図１乃至図５を用いて説明する。
図２に示すように、第１の実施形態に係る半導体装置３１Ａは、半導体基体１００を主体にその上部に構成されている。半導体基体１００としては、例えば単結晶シリコンからなる第１導電型（ｐ型）の半導体基板が用いられている。
【００４０】
図１に示すように半導体装置３１Ａは、図７に示した起動回路４１を構成している第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２が設けられている。第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２は、ほぼ同様の構成になっているので、第１のＪＦＥＴ８１に着目して説明し、第２のＪＦＥＴ８２については説明を省略する。
【００４１】
第１のＪＦＥＴ８１は、図２に示すように、第２導電型（ｎ型）の第１主電極領域（ドレイン領域）１０１と、第２導電型（ｎ型）のドリフト領域１０２と、第１導電型（ｐ型）のベース領域（ゲート領域）１０３と、第２導電型（ｎ型）の第２主電極領域（ソース領域）１０４と、ゲート電極２４０とを有している。
第１主電極領域１０１は、半導体基体１００の上部に設けられている。ドリフト領域１０２は、第１主電極領域１０１と接しながら第１主電極領域１０１を取り囲むようにして半導体基体１００の上部に設けられている。第１主電極領域１０１は、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２に共通の領域である。
【００４２】
ベース領域１０３は、ドリフト領域１０２の外側において半導体基体１００の上部に設けられている。ベース領域１０３は、図２ではドリフト領域１０２から離間しているが、別の断面ではドリフト領域１０２と接するようにして選択的に設けられている。
第２主電極領域１０４は、半導体基体１００の上部であってドリフト領域１０２の外側に、ドリフト領域１０２と接触し、ベース領域１０３の間に入り込むようにして複数個設けられている。ゲート電極２４０は、半導体基体１００の上面上に第１主電極領域１０１を取り囲むようにして環状に延伸する平面パターンで構成されている。ゲート電極２４０は、図２ではフィールド絶縁膜１０９上に設けられているが、別の断面では一部がベース領域１０３上に引き出されている。
【００４３】
ドリフト領域１０２は、第１及び第２主電極領域１０１，１０４よりも低不純物濃度で形成され、ＪＦＥＴ８１，８２の耐圧領域、すなわち耐圧構造部を構成している。
第２主電極領域（ソース領域）１０４は例えば４箇所あり、そのうちの３か所がＪＦＥＴ８１の第２主電極領域１０４であり、残りの１箇所がＪＦＥＴ８２の第２主電極領域１０４である。ゲート電極２４０は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ベース領域１０３は、チャネルが形成されるチャネル形成領域である。
【００４４】
抵抗性フィールドプレートである薄膜抵抗体２００Ａは、図２に示すように、第１及び第２のＪＦＥＴ８１，８２の耐圧領域（ドリフト領域１０２）上及び第１主電極領域１０１上にフィールド絶縁膜１０９を介して設けられている。薄膜抵抗体２００Ａは、一端側が第１主電極配線３０１と接続され、フィールド絶縁膜１０９上において第１主電極領域１０１を取り囲むように渦巻状に周回している。薄膜抵抗体２００Ａは、後で詳細に説明するが、第１層目の薄膜半導体層で形成された第１薄膜抵抗部２１０と、第２層目の薄膜半導体層で形成された第２薄膜抵抗部２２０とを交互に直列接続した構成になっている。フィールド絶縁膜１０９は、選択酸化法で選択的に形成され、二酸化シリコン膜で形成されている。
【００４５】
半導体基体１００の上面上には、薄膜抵抗体２００Ａの第１薄膜抵抗部２１０及びゲート電極２４０を覆うようにして例えば二酸化シリコン膜からなる第１層間絶縁膜２５０が設けられている。この第１層間絶縁膜２５０の上面には、薄膜抵抗体２００Ａの第２薄膜抵抗部２２０などが配置されている。
第１層間絶縁膜２５０の上面上には、第１薄膜抵抗部２１０などを覆うようにして例えば二酸化シリコン膜からなる第２層間絶縁膜２６０が設けられている。この第２層間絶縁膜２６０の上面には、第１層目の金属配線層で形成された第１主電極配線３０１、第２主電極配線３０４、抵抗接続配線３０５などが設けられている。
【００４６】
第２層間絶縁膜２６０の上面上には、第１主電極配線３０１、第２主電極配線３０４、抵抗接続配線３０５などを覆うようにして第３層間絶縁膜３５０が設けられている。この第３層間絶縁膜３５０の上面には、第２層目の金属配線層で形成された配線４０１、配線４０４、配線４０５などが設けられている。
第１主電極配線３０１は、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６１を通して第１主電極領域（ドレイン領域）１０１と電気的にかつ金属学的に接続されている。また、第１主電極配線３０１は、第２層間絶縁膜２６０を貫通するコンタクト孔２６２を通して薄膜抵抗体２００Ａの一端側（内側の終端部）となる第２薄膜抵抗部２２０と電気的にかつ金属学的に接続されている。
【００４７】
配線４０１は、第３層間絶縁膜３５０を貫通するコンタクト孔３５１を通して第１主電極配線３０１と電気的にかつ金属学的に接続されている。第１主電極領域１０１は、第１のＪＦＥＴ８１および第２のＪＦＥＴ８２に共通の第１主電極領域１０１であり、配線４０１は起動回路４１のＶＨ端子６１に接続される。すなわち、第１主電極領域１０１、第１主電極配線３０１及び薄膜抵抗体２００Ａの一端側には、外部からＶＨ端子６１を介して電圧が印加される。
【００４８】
ベース領域１０３及びゲート電極２４０は、図示していないが、グランド電位が印加される配線と電気的にかつ金属学的に接続されている。
図２に示すように、第２主電極配線３０４は、第２層間絶縁膜２６０及び第１層間絶縁膜を貫通するコンタクト孔２６４を通して例えば３個の第２主電極領域１０４と電気的にかつ金属学的に接続されている。配線４０４は、第３層間絶縁膜３５０を貫通するコンタクト孔３５４を通して第２主電極配線３０４と電気的にかつ金属学的に接続されている。
【００４９】
抵抗接続配線３０５は、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６５を通して薄膜抵抗体２００Ａの他端側（外側の終端部）となる第１薄膜抵抗部２１０と電気的にかつ金属学的に接続されている。配線４０５は、第３層間絶縁膜３５０を貫通するコンタクト孔３５５を通して抵抗接続配線３０５と電気的にかつ金属学的に接続されている。配線４０５は、第３層間絶縁膜３５０を貫通するコンタクト孔３５５を通して抵抗接続配線３０５と電気定的にかつ金属学的に接続されている。配線４０５は、基準電位としてのグランド電位が印加される。
【００５０】
第２主電極配線３０４が接続された４個の第２主電極領域１０４のうち、３個の第２主電極領域１０４は、第１のＪＦＥＴ８１の第２主電極領域１０４となる。そして、残りの１個の第２主電極領域１０４は、第２のＪＦＥＴ８２の第２主電極領域１０４となる。
第１の実施形態では、第１の抵抗７３及び第２の抵抗７４を起動素子６５ａの薄膜抵抗体２００Ａで形成したが、第１の抵抗７３のみを薄膜抵抗体２００Ａで形成し、抵抗７４を起動素子６５ａ以外の領域に形成することもできる。ＶＨ端子６１に５００Ｖの電圧が印加される場合、第２の抵抗７３はＶＨ端子６１に直接接続されるため５００Ｖの耐圧を持つ必要があるが、抵抗７４は５Ｖ程度の電圧が印加される程度である。したがって、抵抗７４は、半導体基体上に数十［ｎｍ］程度の厚さの絶縁膜上に設けることができ、一般的な薄膜抵抗体のプロセスで形成することができる。
【００５１】
起動素子６５ａでは、高耐圧化のための構造をベース領域１０３とドリフト領域１０２との接合部が担当し、大電流のための構造を第２主電極領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。第１主電極領域１０１に電圧が印加されるとドレイン電流が放射状に流れる。第２主電極領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０２が空乏層によりカットオフされ、ドレイン電流が遮断される。この第１の実施形態では、ドレイン−ソース間は、主にベース領域１０３とドリフト領域１０２との接合部により、例えば５００Ｖ以上の耐圧を持つように設計される。
【００５２】
＜薄膜抵抗体の構成＞
次に、薄膜抵抗体２００Ａの具体的な構成について説明する。
図１及び図３に示すように、薄膜抵抗体２００Ａは、複数の第１薄膜抵抗部２１０と複数の第２薄膜抵抗部２２０とが１つずつ交互に直列接続された構成になっている。そして、薄膜抵抗体２００Ａは、図３及び図５に示すように、第１薄膜抵抗部２１０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返しながら延伸している。換言すれば、薄膜抵抗体２００Ａは、第１薄膜抵抗部２１０及び第２薄膜抵抗部２２０の各々の一部が重畳するように周回しながら延伸している。
【００５３】
また、薄膜抵抗体２００Ａは、図１に示すように、一端側を取り囲むように渦巻状に連続して周回する平面パターンで構成されている。第１の実施形態では、薄膜抵抗体２００Ａは、図３に示すように、一端側が第１主電極領域１０１と電気的に接続されているので、第１主電極領域１０１を取り囲むように渦巻状に連続して周回している。
図５に示すように、第１薄膜抵抗部２１０と第２薄膜抵抗部２２０とは、互いに異なる薄膜半導体層に形成されている。第１の実施形態では、例えば、第１薄膜抵抗部２１０は半導体基体１００側から数えて第１層目の薄膜半導体層に形成されている。一方、第２薄膜抵抗部２２０は、半導体基体１００側からが数えて第２層目の薄膜半導体層に形成されている。第１薄膜抵抗部２１０及び第２薄膜抵抗部２２０の各々は、薄膜半導体層として例えば不純物イオンが注入された多結晶シリコン（ドープドポリシリコン）膜で形成されている。
【００５４】
第１薄膜抵抗部２１０は、図４に示すように、一端側と他端側とが向かい合うように環状に周回する平面パターンで構成されている。第２薄膜抵抗部２２０は、図３に示すように、互いに隣り合う第１薄膜抵抗部２１０のうち、一方の第１薄膜抵抗部２１０の一端側から他方の第１薄膜抵抗部２１０の他端側に亘って直線状若しくは円弧状に延伸する平面パターンで構成されている。また、第２薄膜抵抗部２２０は、一端側にコンタクト部２２０ａを有し、他端側にコンタクト部２２０ｂを有している。
【００５５】
図４に示すように、第１薄膜抵抗部２１０は、一端側にコンタクト部２１１ａが設けられ、かつ第２薄膜抵抗部２２０の長手方向に沿って延伸する第１部分２１１と、一端側にコンタクト部２１１ａと向かい合うように離間してコンタクト部２１２ｂが設けられ、かつ第１部分２１１から離れるように第２薄膜抵抗部２２０の長手方向に沿って延伸する第２部分２１２とを有している。また、第１薄膜抵抗部２１０は、第１部分２１１の他端側から第２部分２１２の他端側に亘って延伸し、かつ第１部分２１１及び第２部分２１２と並列して配置された第３部分２１３を有している。また、第１薄膜抵抗部２１０は、一端側が第１部分２１１の他端側に連結され、かつ他端側が第３部分２１３の一端側に連結された第４部分２１４と、一端側が第２部分２１２の他端側に連結され、かつ他端側が第３部分２１３の他端側に連結された第５部分２１５とを有している。第１薄膜抵抗部２１０の全体としては、一端側に第１部分２１１のコンタクト部２１１ａが位置し、他端側に第２部分２１２のコンタクト部２１２ｂが位置している。
【００５６】
図３及び図５に示すように、第１薄膜抵抗部２１０は、第１部分２１１及び第２部分２１２が第２薄膜抵抗部２２０と重畳するように配置され、この第１部分２１１及び第２部分２１２と第２薄膜抵抗部２２０とで重畳部２９０が構成されている。重畳部２９０は、薄膜抵抗体２００Ａの長手方向に沿って点在するように周期的に設けられている。
図３及び図５に示すように、第１薄膜抵抗部２１０と第２薄膜抵抗部２２０とは、第２層目の金属配線層に形成された第１中継配線３１１及び第２中継配線３１２を介して電気的に接続されている。具体的には、第１薄膜抵抗部２１０の一端側のコンタクト部２１１ａに第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ａを通して第１中継配線３１１の一端側が電気的にかつ金属学的に接続されている。そして、第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａに第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｂを通して第１中継配線３１１の他端側が電気的にかつ金属学的に接続されている。
【００５７】
また、第１薄膜抵抗部２１０の他端側のコンタクト部２１２ｂに第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ｃを通して第２中継配線３１２の一端側が電気的にかつ金属学的に接続されている。そして、第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂに第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｄを通して第２中継配線３１２の他端側が電気的にかつ金属学的に接続されている。
【００５８】
第１薄膜抵抗部２１０のコンタクト部２１１ａ及び２１２ｂの各々は、マスクの合わせズレに起因するコンタクト不良を抑制するため、コンタクト部間の中間部よりも広い幅で構成されている。同様に、第２薄膜抵抗部２２０のコンタクト部２２０ａ及び２２０ｂの各々も、コンタクト部間の中間部よりも広い幅で構成されている。
第１の実施形態に係る半導体装置３０Ａにおいて、薄膜抵抗体２００Ａは、上述したように、第１薄膜抵抗部２１０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返し（周回）ながら延伸している。したがって、この薄膜抵抗体２００Ａは、平面サイズを一定とした場合、平面的に配置した従来の薄膜抵抗体と比較して、第１薄膜抵抗部２１０と第２薄膜抵抗部２２０とが重畳する重畳部２９０に相当する分、単位面積当たりの比抵抗成分が増加するので、平面サイズを大きくすることなく、高抵抗化を図ることができる。この結果、第１の実施形態に係る半導体装置３０Ａは、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ａの高抵抗化図ることができる。
【００５９】
また、重畳部２９０の長さを調整することで薄膜抵抗体２００Ａの総抵抗値を容易に変えることができるので、半導体装置３１Ａの設計の自由度を向上させることができる。
第１の実施形態に係る半導体装置３１Ａでは、入力電圧が印加されている間は常に抵抗分圧回路６５ｃに消費電流が発生する。この抵抗分圧回路６５ｃを構成する第１の抵抗７３及び第２の抵抗７４は高抵抗化を図った薄膜抵抗体２００Ａに構成されているので、従来の半導体装置と比較して消費電流が低くなり、低消費電力化を図ることができる。
【００６０】
また、第１の実施形態に係る半導体装置３０Ａでは、起動素子６５ａの面積を広くして薄膜抵抗体２００Ａの巻き数を増やさなくても薄膜抵抗体２００Ａの両端に印加される電圧が低くなるので、チップサイズの大型化を抑制しつつ、低消費電力化を図ることができる。
また、第１の実施形態に係る半導体装置３１Ａは、不純物ドープ量を希薄化して薄膜抵抗体２００Ａのシート抵抗自体を大きくしなくても、薄膜抵抗体２００Ａの両端に印加される電圧が低くなるので、抵抗値のバラツキを抑制しつつ低消費電力化を図ることができる。
なお、薄膜抵抗体２００Ａは、図３に示すように、第１薄膜抵抗部２１０の配列ピッチに対応して重畳部２９０の長さが変化するので、第１薄膜抵抗部２１０の配列ピッチはなるべく狭くすることが好ましい。
【００６１】
（第１の実施形態の変形例）
次に、第１の実施形態に係る半導体装置３０Ａの変形例について、図８及び図９を用いて説明する。
第１の実施形態に係る半導体装置３１Ａでは、図３及び図５に示すように、第１薄膜抵抗部２１０と第２薄膜抵抗部２２０とが中継配線３１１，３１２を介して接続されている薄膜抵抗体２００Ａを備えた場合について説明した。これに対し、第１の実施形態に係る半導体装置３１Ａの変形例では、図８及び図９に示すように、第１薄膜抵抗部２１０と第２薄膜抵抗部２２０とが中継配線を介さずに直に接続された薄膜抵抗体２００Ａ１を備えている。具体的には、第１薄膜抵抗部２１０の一端側のコンタクト部２１１ａに第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｅを通して第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａが直に電気的にかつ金属学的に接続されている。そして、第１薄膜抵抗部２１０の他端側のコンタクト部２１２ｂに第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｆを通して第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂが直に電気的にかつ金属学的に接続されている。
【００６２】
このように構成された第１実施形態に係る半導体装置３１Ａの変形例においても、第１薄膜抵抗部２１０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返し（周回）ながら延伸する薄膜抵抗体２００Ａ１を備えているので、上述した第１の実施形態に係る半導体装置３１Ａと同様に、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ａ１の高抵抗化図ることができる。また、チップサイズの大型化を抑制しつつ、低消費電力化を図ることができる。また、抵抗値のバラツキを抑制しつつ、低消費電力化を図ることができる。
【００６３】
また、第１の実施形態に係る半導体装置３１Ａの変形例では、第１薄膜抵抗部２１０の一端側のコンタクト部２１１ａと第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａ、及び、第１薄膜抵抗部２１０の他端側のコンタクト部２１２ｂと第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂとがそれぞれ重畳し、重畳部２９０の長さが第１の実施形態に係る薄膜抵抗体２００Ａと比較して長くなるので、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ａ１の高抵抗化を更に図ることができる。
【００６４】
なお、上述した第１の実施形態及び第１の実施形態の変形例では、第１薄膜抵抗部２１０が第１層目の薄膜抵抗層で形成され、第２薄膜抵抗部２２０が第２層目の薄膜抵抗層で形成された場合について説明した。しかしながら、本発明はこの構造に限定されるものではなく、例えば第２薄膜抵抗部を第１層目の薄膜抵抗層で形成し、第１薄膜抵抗部２１０を第２薄膜抵抗層で形成してもよい。
【００６５】
（第２の実施形態）
本発明の第２実施形態に係る半導体装置３１Ｂは、第１の実施形態に係る半導体装置３１Ａとほぼ同様の構成なっているが、薄膜抵抗体の構成が異なっている。以下、図１０乃至及び図１５を参照しながら、第２の実施形態に係る半導体装置３１Ｂの薄膜抵抗体２００Ｂについて説明する。
【００６６】
図１０及び図１１に示すように、本発明の第２の実施形態に係る半導体装置３１Ｂは、薄膜抵抗体２００Ｂを備えている。薄膜抵抗体２００Ｂは、図１１に示すように、第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２の耐圧領域であるドリフト領域１０２上及び第１主電極領域１０１上にフィールド絶縁膜１０９を介して設けられている。
図１０及び図１２に示すように、薄膜抵抗体２００Ｂは、複数の第１薄膜抵抗部２３０と複数の第２薄膜抵抗部２２０とが１つずつ交互に直列接続された構成になっている。そして、薄膜抵抗体２００Ｂは、図１２及び図１４に示すように、第１薄膜抵抗部２３０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返し（周回）ながら延伸している。また、薄膜抵抗体２００Ｂは、図１０に示すように、一端側を取り囲むように渦巻状に連続して周回する平面パターンで構成されている。
【００６７】
図１４及び図１５に示すように、第１薄膜抵抗部２３０と第２薄膜抵抗部２２０とは、互いに異なる薄膜半導体層に形成されている。第２の実施形態では、例えば、第２薄膜抵抗部２２０は、半導体基体１００側からが数えて第２層目の薄膜半導体層に形成されている。一方、第１薄膜抵抗部２３０は半導体基体１００側から数えて第１層目及び第２層目の薄膜半導体層に形成されている。第１薄膜抵抗部２３０及び第２薄膜抵抗部２２０の各々は、薄膜半導体層として例えば不純物イオンが注入されたドープドポリシリコン膜で形成されている。
【００６８】
第１薄膜抵抗部２３０は、図１３に示すように、一端側と他端側とが向かい合うように環状に周回する平面パターンで構成されている。第２薄膜抵抗部２２０は、図１２に示すように、互いに隣り合う第１薄膜抵抗部２３０のうち、一方の第１薄膜抵抗部２３０の一端側から他方の第１薄膜抵抗部２３０の他端側に亘って直線状若しくは円弧状に延伸する平面パターンで構成されている。また、第２薄膜抵抗部２２０は、第１の実施形態と同様に、一端側にコンタクト部２２０ａを有し、他端側にコンタクト部２２０ｂを有している。
【００６９】
図１３に示すように、第１薄膜抵抗部２３０は、一端側にコンタクト部２３１ａが設けられ、かつ第２薄膜抵抗部２２０の長手方向に沿って延伸する第１部分２３１と、一端側にコンタクト部２３１ａと向かい合うように離間してコンタクト部２３２ｂが設けられ、かつ第１部分２３１から離れるように第２薄膜抵抗部２２０の長手方向に沿って延伸する第２部分２３２とを有している。また、第１薄膜抵抗部２３０は、一端側にコンタクト部２３３ａが設けれ、他端側にコンタクト部２３３ｂが設けられ、第１部分２３１の他端側から第２部分２３２の他端側に亘って延伸し、かつ第１部分２３１及び第２部分２３２と並列して配置された第３部分２３３を有している。また、第１薄膜抵抗部２３０は、一端側が第１部分２３１の他端側に連結され、他端側にコンタクト部２３４ａが設けられ、かつ第１部分２３１の他端側から第３部分２３３側に引き出された第４部分２３４を有している。また、第１薄膜抵抗部２３０は、一端側が第２部分２３２の他端側に連結され、かつ他端側にコンタクト部２３５ａが設けられ、かつ第２部分２３２の他端側から第３部分２３３側に引き出された第５部分２３５を有している。第１部分２３１、第２部分２３２、第４部分２３４及び第５部分２３５は、図１４及び図１５から分かるように、第１層目の薄膜半導体層に形成されている。第３部分２３３は、図１５に示すように、第２層目の薄膜半導体層に形成されている。第１薄膜抵抗部２３０の全体としては、一端側に第１部分２３１のコンタクト部２３１ａが位置し、他端側に第２部分２３２のコンタクト部２３２ｂが位置している。
【００７０】
図１２乃至図１４に示すように、第１薄膜抵抗部２３０は、第１部分２３１及び第２部分２３２が第２薄膜抵抗部２２０と重畳するように配置され、この第１部分２３１及び第２部分２３２と第２薄膜抵抗部２２０とで重畳部２９１が構成されている。重畳部２９１は、薄膜抵抗体２００Ｂの長手方向に沿って点在するように周期的に設けられている。
図１２及び図１４に示すように、第１薄膜抵抗部２３０と第２薄膜抵抗部２２０とは、第２層目の金属配線層に形成された第１中継配線３１１及び第２中継配線３１２を介して電気的に接続されている。具体的には、第１薄膜抵抗部２３０の一端側のコンタクト部２３１ａに第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ａを通して第１中継配線３１１の一端側が電気的にかつ金属学的に接続されている。そして、第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａに第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｂを通して第１中継配線３１１の他端側が電気的にかつ金属学的に接続されている。
【００７１】
また、第１薄膜抵抗部２３０の他端側のコンタクト部２３２ｂに第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ｃを通して第２中継配線３１２の一端側が電気的にかつ金属学的に接続されている。そして、第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂに第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｄを通して第２中継配線３１２の他端側が電気的にかつ金属学的に接続されている。
【００７２】
第１薄膜抵抗部２３０において、図１２、図１３及び図１５に示すように、第３部分２３３と第４部分２３４及び第５部分２３５とは、第２層目の金属配線層に形成された第１中間配線３１３及び第２中間配線３１４を介して電気的に接続されている。具体的には、第３部分２３３の一端側のコンタクト部２３３ａに、第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｇを通して第１中間配線３１３の一端側が電気的にかつ金属学的に接続されている。そして、第４部分２３４の他端側のコンタクト部２３４ａに、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ｈを通して第１中間配線３１３の他端側が電気的にかつ金属学的に接続されている。
【００７３】
また、第３部分２３３の他端側のコンタクト部２３３ｂに、第２層間絶縁膜２６０を貫通するコンタクト孔２６０ｉを通して第２中間配線３１４の一端側が電気的にかつ金属学的に接続されている。そして、第５部分２３５の他端側のコンタクト部２３４ａに、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔２６０ｊを通して第２中間配線３１４の他端側が電気的にかつ金属学的に接続されている。
【００７４】
第１薄膜抵抗部２３０のコンタクト部２３１ａ、２３２ｂ、２３３ａ、２３３ｂ、２３４ａ及び２３５ａの各々も、マスクの合わせズレに起因するコンタクト不良を抑制するため、コンタクト部間の中間部よりも広い幅で構成されている。
このように構成された第２実施形態に係る半導体装置３１Ｂにおいても、第１薄膜抵抗部２３０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返し（周回）ながら延伸する薄膜抵抗体２００Ｂを備えているので、上述した第１の実施形態に係る半導体装置３１Ａと同様に、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ｂの高抵抗化図ることができる。また、チップサイズの大型化を抑制しつつ、低消費電力化を図ることができる。また、抵抗値のバラツキを抑制しつつ、低消費電力化を図ることができる。
【００７５】
第２の実施形態に係る半導体装置３１Ｂでは、図１２に示すように、第１中継配線３１１、第２中継配線３１２と第１中間配線３１３、第２中間配線３１４とがそれぞれ並列に配置されないように、位置をずらしている。このように、第１中継配線３１１、第２中継配線３１２と第１中間配線３１３、第２中間配線３１４との位置をずらすことにより、半導体基体１００の上面に垂直な方向から見たときに第１薄膜抵抗部２３０と第２薄膜抵抗部２２０との間隔を狭くすることができるので、第１中間配線３１３、第２中間配線３１４を用いた場合においても、渦巻の間隔を狭くすることができる。
【００７６】
（第２の実施形態の変形例）
次に、第２の実施形態に係る半導体装置３１Ｂの変形例について、図１６乃至図１８を用いて説明する。
第２の実施形態に係る半導体装置３１Ｂでは、図１２乃至図１５に示すように、第１薄膜抵抗部２３０と第２薄膜抵抗部２２０とが第１中継配線３１１，第２中継配線３１２を介して接続され、第１薄膜抵抗部２３０の第３部分２３３と第４部分２３４及び第５部分２３５とが第１中間配線３１３，第２中間配線３２４を介して接続されている薄膜抵抗体２００Ｂを備えた場合について説明した。これに対し、第２の実施形態に係る半導体装置３１Ｂの変形例では、図１６乃至図１８に示すように、第１薄膜抵抗部２３０と第２薄膜抵抗部２２０とが中継配線を介さずに直に接続され、第１薄膜抵抗部２３０の第３部分２３３と第４部分２３４及び第５部分２３５とが中間配線を介さずに直に接続された薄膜抵抗体２００Ｂ１を備えている。具体的には、図１６及び図１７に示すように、第１薄膜抵抗部２３０の一端側のコンタクト部２３１ａに第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｋを通して第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａが直に電気的にかつ金属学的に接続されている。そして、第１薄膜抵抗部２３０の他端側のコンタクト部２３２ｂに第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｍを通して第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂが直に電気的にかつ金属学的に接続されている。
【００７７】
また、図１６及び図１８に示すように、第１薄膜抵抗部２３０において、第４部分２３４の他端側のコンタクト部２３４ａに、第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｎを通して第３部分２３３の一端側が直に電気的にかつ金属学的に接続されている。そして、第５部分２３５の他端側のコンタクト部２３５ａに、第１層間絶縁膜２５０を貫通するコンタクト孔２５０ｐを通して第３部分２３３の他端側が直に電気的にかつ金属学的に接続されている。
【００７８】
このように構成された第２実施形態に係る半導体装置３１Ｂの変形例においても、第１薄膜抵抗部２３０及び第２薄膜抵抗部２２０の各々の一部が重畳するように折り返し（周回）ながら延伸する薄膜抵抗体２００Ｂ１を備えているので、上述した第１の実施形態に係る半導体装置３１Ａと同様に、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ｂ１の高抵抗化図ることができる。また、チップサイズの大型化を抑制しつつ、低消費電力化を図ることができる。また、抵抗値のバラツキを抑制しつつ、低消費電力化を図ることができる。
【００７９】
また、第２の実施形態に係る半導体装置３１Ｂの変形例では、第１薄膜抵抗部２３０の一端側のコンタクト部２３１ａと第２薄膜抵抗部２２０の一端側のコンタクト部２２０ａ、及び、第１薄膜抵抗部２３０の他端側のコンタクト部２３２ｂと第２薄膜抵抗部２２０の他端側のコンタクト部２２０ｂとがそれぞれ重畳し、重畳部２９１の長さが第１の実施形態に係る薄膜抵抗体２００Ａと比較して長くなるので、チップサイズの大型化を抑制しつつ、薄膜抵抗体２００Ｂ１の高抵抗化を更に図ることができる。
【００８０】
なお、上述した第２の実施形態及び第２の実施形態の変形例では、第１薄膜抵抗部２３０の第１部分２３１、第２部分２３２、第４部分２３４及び第５部分２３５が第１層目の薄膜半導体層で形成され、第１薄膜抵抗部２３０の第３部分２３３及び第２薄膜抵抗部２２０が第２層目の薄膜抵抗層で形成された場合について説明した。しかしながら、本発明は、この構造に限定されるものではなく、例えば第１薄膜抵抗部２３０の第１部分２３１、第２部分２３２、第４部分２３４及び第５部分２３５を第１層目の薄膜半導体層で形成し、第１薄膜抵抗部２３０の第３部分２３３及び第２薄膜抵抗部２２０を第２層目の薄膜抵抗層で形成してもよい。
【００８１】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置３１Ｃは、起動素子６５を構成する２個の高耐圧電界効果トランジスタを、接合型のトランジスタ（第１の実施形態のＪＦＥＴ８１，８２）に代えて、ｎチャネル導電型の絶縁ゲート型のトランジスタ（ｎ型ＭＯＳＦＥＴ）により構成したものである。以下、図１８を参照しながら、第３の実施形態に係る半導体装置３１Ｃが第１の実施形態に係る半導体装置３１Ａに対して異なる点について説明する。
【００８２】
図１９に示すように、ｎ型ＭＯＳＦＥＴ−Ｑｎは、半導体基体５００の上部に構成されている。半導体基体５００としては、例えば単結晶シリコンからなる第１導電型（ｐ型）の半導体基板が用いられている。
ｎ型ＭＯＳＦＥＴ−Ｑｎは、第２導電型（ｎ型）の第１主電極領域（ドレイン領域）５０１と、第２導電型（ｎ型）のドリフト領域５０２と、第１導電型（ｐ型）のベース領域（チャネル形成領域）５０３と、第２導電型（ｎ型）の第２主電極領域（ソース領域）５０４と、ゲート絶縁膜５０５と、ゲート電極５５０とを有している。
【００８３】
ドリフト領域５０２は、半導体基体５００の上部に設けられている。第１主電極領域５０１は、半導体基体５００の上部であってドリフト領域５０２の内部に設けられている。ベース領域１０３は、半導体基体５００の上部であってドリフト領域５０２の外側に、ドリフト領域５０２と接するようにして選択的に設けられている。第２主電極領域５０４は、半導体基体５００の上部であってベース領域５０３の内部にドリフト領域５０２から離間して設けられている。ゲート絶縁膜５０５は、半導体基体５００の上面において、ドリフト領域５０２及びベース領域５０３に亘って設けられている。ゲート電極５５０は、フィールド絶縁膜１０９上からゲート絶縁膜５０５上に亘って設けられている。
【００８４】
第１主電極配線５１１は、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔５１２を通して第１主電極領域５０１と電気的にかつ金属学的に接続されている。また、第１主電極配線５１１は、第２層間絶縁膜２６０を貫通するコンタクト孔５１３を通して薄膜抵抗体２００Ａの一端側と電気的にかつ金属学的に接続されている。
第２主電極配線５２１は、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔５２２を通して第２主電極領域５０４及びベース領域５０３と電気的にかつ金属学的に接続されている。
抵抗接続配線５３１は、第２層間絶縁膜２６０及び第１層間絶縁膜２５０を貫通するコンタクト孔５３２を通して薄膜抵抗体２００Ａの他端側と電気的にかつ金属学的に接続されている。
【００８５】
薄膜抵抗体２００Ａは、ｎ型ＭＯＳＦＥＴ−Ｑｎの耐圧領域（ドリフト領域５０２）上にフィールド絶縁膜１０９を介して配置されている。薄膜抵抗体２００Ａは、上述した第１の実施形態と同様の構成になっている。
このように構成された第３の実施形態に係る半導体装置３１Ｃにおいても、上述した第１の実施形態に係る半導体装置３１Ａと同様の効果が得られる。
【００８６】
以上、本発明を上記実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、第１乃至第３の実施形態に係る半導体装置では、半導体基体として単結晶シリコンからなる半導体基板を用いた場合について説明したが、本発明はこれに限定されるものではなく、例えば炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などの半導体基板や、半導体基板にエピタキシャル層を設けた半導体基体や、半導体基板に絶縁層を介して半導体層を設けた所謂ＳＯＩ構造の半導体基体を用いた半導体装置に適用することができる。
【００８７】
また、第１乃至第３の実施形態に係る半導体装置では、薄膜抵抗体として、ドープドポリシリコン膜を用いた場合について説明しが、本発明はこれに限定されるものではなく、例えばアモルファス膜を用いた半導体装置に適用することができる。
以上のように、本発明に係る半導体装置は、チップサイズの大型化を抑制しつつ、薄膜抵抗体の高抵抗化を図ることができ、スイッチング素子を駆動する高耐圧ＩＣなどの半導体装置に有用である。
【符号の説明】
【００８８】
３１Ａ，３１Ｂ，３１Ｃ…半導体装置
４１…起動回路、６５ａ…起動素子、６５ｃ…抵抗分圧回路
７３，７４…抵抗
８１，８２…接合型電界効果トランジスタ（ＪＦＥＴ）
１００…ｐ型の半導体基体
１０１…ｎ型の第１主電極領域（ドレイン領域）
１０２…ｎ型のドリフト領域
１０３…ｐ型のベース領域
１０４…ｎ型の第２主電極領域（ソース領域）
１０９…フィールド絶縁膜
２００Ａ，２００Ａ１，２００Ｂ，２００Ｂ１…薄膜抵抗体
２１０，２３０…第１薄膜抵抗部
２１１，２３１…第１部分、２１２，２３２…第２部分、２１３，２３３…第３部分、３１４，２３４…第４部分、第５部分…２１５，２３５
２１１ａ，２１１ｂ，２３１ａ，２３２ｂ，２３３ａ，２３３ｂ，２３４ａ，２３５ａ…コンタクト部
２２０…第２薄膜抵抗部
２２０ａ，２２０ｂ…コンタクト部
２５０…第１層間絶縁膜、２６０…第２層間絶縁膜、３５０…第３層間絶縁膜
３０１…第１主電極配線、３０４…第２主電極配線、３０５…抵抗接続配線
３１１…第１中継配線３１１、３１２…第２中継配線３１２
３１３…第１中間配線３１３、３１４…第２中間配線
４０１，４０４，４０５…配線
【図１】
0006531447.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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