(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた多結晶シリコン層からなる第１導電型の第４半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ、かつ前記第４半導体領域に接する多結晶シリコン層からなる第２導電型の第５半導体領域と、
前記第２半導体領域および前記第４半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
前記第５半導体領域に接する第３電極と、
を備え、
前記第１半導体領域は、深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
前記第２半導体領域を囲む平面形状に前記第４半導体領域を配置した平面レイアウトを有することを特徴とする半導体装置。
【請求項２】
前記第２半導体領域を囲む平面形状に、前記第４半導体領域と前記第１電極とのコンタクト部を配置した平面レイアウトを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３半導体領域を囲む平面形状に前記第５半導体領域を配置した平面レイアウトを有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた多結晶シリコン層からなる第１導電型の第４半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ、かつ前記第４半導体領域に接する多結晶シリコン層からなる第２導電型の第５半導体領域と、
前記第２半導体領域および前記第４半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
前記第５半導体領域に接する第３電極と、
を備え、
前記第１半導体領域は、深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
前記第３半導体領域を囲む平面形状に前記第５半導体領域を配置した平面レイアウトを有することを特徴とする半導体装置。
【請求項５】
前記第３半導体領域を囲む平面形状に、前記第５半導体領域と前記第３電極とのコンタクト部を配置した平面レイアウトを有することを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１半導体領域と前記第２半導体領域との間のｐｎ接合による第１ダイオードと、
前記第５半導体領域と前記第４半導体領域との間のｐｎ接合による第２ダイオードと、
が形成され、
前記第１ダイオードは深さ方向に前記第２ダイオードと対向することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第１半導体領域は互いに離して複数配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置され、
複数の前記第１半導体領域のうち、
１つの前記第１半導体領域は深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
前記１つの前記第１半導体領域に配置された前記第２半導体領域は前記第１電極を介して前記第４半導体領域に電気的に接続され、
他の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、それぞれ当該第２半導体領域が配置された前記他の前記第１半導体領域以外の異なる前記第１半導体領域に配置された前記第３半導体領域に電気的に接続されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
複数の前記第１半導体領域と当該第１半導体領域にそれぞれ接する前記第２半導体領域との間の各ｐｎ接合による複数の第１ダイオードが形成され、
複数の前記第１ダイオードのうち、前記第１電極に接続された１つの前記第１ダイオードに他の前記第１ダイオードが直列接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第５半導体領域と前記第４半導体領域との間のｐｎ接合による第２ダイオードが形成され、
前記第１電極に接続された前記第１ダイオードは深さ方向に前記第２ダイオードと対向することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１電極に接続された前記第１ダイオードの全体が前記第２ダイオードと深さ方向に対向することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１半導体領域は互いに離して複数配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置され、
複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第４半導体領域が配置され、
複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第５半導体領域が配置され、
複数の前記第２半導体領域にそれぞれ接する前記第１電極が配置され、
複数の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、当該第１半導体領域と深さ方向に対向する前記第４半導体領域に、対応する前記第１電極を介して電気的に接続され、
複数の前記第３半導体領域のうち、
１つの前記第３半導体領域は前記第２電極に接続され、
他の前記第３半導体領域は、それぞれ当該第３半導体領域の配置された前記第１半導体領域以外の異なる前記第１半導体領域に深さ方向に対向する前記第５半導体領域に電気的に接続されていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項１２】
複数の前記第１半導体領域と当該第１半導体領域にそれぞれ接する前記第２半導体領域との間の各ｐｎ接合による複数の第１ダイオードが形成され、
複数の前記第５半導体領域と当該第５半導体領域にそれぞれ接する前記第４半導体領域との間の各ｐｎ接合による複数の第２ダイオードが形成され、
同一の前記第１電極で電気的に接続された前記第１ダイオードおよび前記第２ダイオード同士が深さ方向に対向することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１ダイオードの全体が、同一の前記第１電極で電気的に接続された前記第２ダイオードと深さ方向に対向することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記半導体基板のおもて面側に金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体素子と、
前記半導体素子のオン・オフを制御する制御信号が入力される入力端子と、
をさらに備え、
前記第３電極は、前記半導体素子のゲートと前記入力端子との間に接続され、
前記第１ダイオードは、前記制御信号に基づいてブレイクダウンし、前記第３電極を前記第２電極よりも高電位に固定することを特徴とする請求項６、８〜１０、１２、１３のいずれか一つに記載の半導体装置。
【請求項１５】
前記第２半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度と等しいことを特徴とする請求項１〜１４のいずれか一つに記載の半導体装置。
【請求項１６】
前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度と等しいことを特徴とする請求項１〜１５のいずれか一つに記載の半導体装置。
【請求項１７】
前記半導体基板のおもて面に設けられた第４電極をおもて面電極とし、
前記半導体基板の裏面に設けられた、前記第４電極よりも高電位の第５電極を裏面電極とする縦型半導体素子をさらに備えることを特徴とする請求項１〜１６のいずれか一つに記載の半導体装置。
【請求項１８】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた多結晶シリコン層からなる第１導電型の第４半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ、かつ前記第４半導体領域に接する多結晶シリコン層からなる第２導電型の第５半導体領域と、
前記第２半導体領域および前記第４半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
前記第５半導体領域に接する第３電極と、
を備え、
前記第１半導体領域は互いに離して複数配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置され、
複数の前記第１半導体領域のうち、
１つの前記第１半導体領域は、深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
前記１つの前記第１半導体領域に配置された前記第２半導体領域は前記第１電極を介して前記第４半導体領域に電気的に接続され、
他の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、それぞれ当該第２半導体領域が配置された前記他の前記第１半導体領域以外の異なる前記第１半導体領域に配置された前記第３半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項１９】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた多結晶シリコン層からなる第１導電型の第４半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ、かつ前記第４半導体領域に接する多結晶シリコン層からなる第２導電型の第５半導体領域と、
前記第２半導体領域および前記第４半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
前記第５半導体領域に接する第３電極と、
を備え、
前記第１半導体領域は、互いに離して複数配置され、深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置され、
複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置され、
複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第４半導体領域が配置され、
複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第５半導体領域が配置され、
複数の前記第２半導体領域にそれぞれ接する前記第１電極が配置され、
複数の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、当該第１半導体領域と深さ方向に対向する前記第４半導体領域に、対応する前記第１電極を介して電気的に接続され、
複数の前記第３半導体領域のうち、
１つの前記第３半導体領域は前記第２電極に接続され、
他の前記第３半導体領域は、それぞれ当該第３半導体領域の配置された前記第１半導体領域以外の異なる前記第１半導体領域に深さ方向に対向する前記第５半導体領域に電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた多結晶シリコン層からなる第１導電型の第４半導体領域と、
前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ、かつ前記第４半導体領域に接する多結晶シリコン層からなる第２導電型の第５半導体領域と、
前記第２半導体領域および前記第４半導体領域に接する第１電極と、
前記第３半導体領域に接する第２電極と、
前記第５半導体領域に接する第３電極と、
を備え、
前記第１半導体領域は、深さ方向に前記第４半導体領域および前記第５半導体領域と対向し、
前記半導体基板のおもて面に設けられた第４電極をおもて面電極とし、
前記半導体基板の裏面に設けられた、前記第４電極よりも高電位の第５電極を裏面電極とする縦型半導体素子をさらに備えることを特徴とする半導体装置。
【請求項２１】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた第１導電型の第４半導体領域と、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ前記第４半導体領域に接する第２導電型の第５半導体領域と、前記第２半導体領域および前記第４半導体領域に接する第１電極と、前記第３半導体領域に接する第２電極と、前記第５半導体領域に接する第３電極と、を備えた半導体装置の製造方法であって、
前記半導体基板のおもて面の表面層に、前記第１半導体領域を選択的に形成する第１工程と、
前記半導体基板のおもて面に、前記第１半導体領域の一部を覆う前記絶縁膜を形成する第２工程と、
前記絶縁膜上に、前記第１半導体領域と深さ方向に対向する多結晶シリコン層を形成する第３工程と、
イオン注入により、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第４半導体領域を選択的に形成する第４工程と、
イオン注入により、前記第１半導体領域の内部に前記第３半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第５半導体領域を選択的に形成する第５工程と、
を含み、
第４工程では、前記第２半導体領域を囲む平面形状に前記第４半導体領域を配置した平面レイアウトにすることを特徴とする半導体装置の製造方法。
【請求項２２】
第１導電型の半導体基板のおもて面の表面層に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられた第１導電型の第４半導体領域と、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ前記第４半導体領域に接する第２導電型の第５半導体領域と、前記第２半導体領域および前記第４半導体領域に接する第１電極と、前記第３半導体領域に接する第２電極と、前記第５半導体領域に接する第３電極と、を備えた半導体装置の製造方法であって、
前記半導体基板のおもて面の表面層に、前記第１半導体領域を選択的に形成する第１工程と、
前記半導体基板のおもて面に、前記第１半導体領域の一部を覆う前記絶縁膜を形成する第２工程と、
前記絶縁膜上に、前記第１半導体領域と深さ方向に対向する多結晶シリコン層を形成する第３工程と、
イオン注入により、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第４半導体領域を選択的に形成する第４工程と、
イオン注入により、前記第１半導体領域の内部に前記第３半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第５半導体領域を選択的に形成する第５工程と、
を含み、
第５工程では、前記第３半導体領域を囲む平面形状に前記第５半導体領域を配置した平面レイアウトにすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、パワー半導体素子の高信頼性化、小型化および低コスト化を目的として、縦型パワー半導体素子と、この縦型パワー半導体素子の制御・保護回路用の横型半導体素子と、を同一の半導体基体（半導体チップ）に搭載したパワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）半導体装置が公知である（例えば、下記特許文献１，２参照。）。従来の半導体装置の構造について、出力段用の縦型パワー半導体素子と、制御回路用の回路素子および保護素子と、を同一の半導体基体上に設けたパワーＩＣ半導体装置を例に説明する。図１１は、従来の半導体装置の構造の一例を示す断面図である。
【０００３】
図１１に示す従来の半導体装置は、出力段用の縦型パワー半導体素子をトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１１０を配置した車載用のハイサイド型パワーＩＣの一例である。図１１には、制御回路用の回路素子として配置した横型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ：相補型ＭＯＳ）を構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ１２０のみを図示する。
【０００４】
図１１に示すように、従来の半導体装置は、同一の半導体基体（半導体チップ）１００に、出力段用の縦型パワー半導体素子を配置する出力段部と、制御回路用の回路素子および保護素子などを配置する回路部と、を備える。半導体基体１００は、ｎ+型支持基板１０１のおもて面上にｎ-型半導体層１０２をエピタキシャル成長してなる。出力段部には、出力段用の縦型ＭＯＳＦＥＴ１１０が設けられている。出力段部において、ｎ+型支持基板１０１およびｎ-型半導体層１０２はそれぞれｎ+型ドレイン層およびｎ-型ドリフト層として機能する。半導体基体１００の裏面（ｎ+型支持基板１０１の裏面）に接続されたドレイン電極１０９（ドレイン端子）は、車載用バッテリーが接続される電源電圧端子（以下、ＶＣＣ端子とする）である。
【０００５】
半導体基体１００のおもて面側（ｎ-型半導体層１０２の、ｎ+型支持基板１０１側に対して反対側）には、接地端子（以下、ＧＮＤ端子とする）および出力端子（以下、ＯＵＴ端子とする）が設けられている。ＯＵＴ端子には、縦型ＭＯＳＦＥＴ１１０のｎ+型ソース領域１０７およびｐ++型拡散領域１０８が電気的に接続されている。符号１０３〜１０６は、それぞれ縦型ＭＯＳＦＥＴ１１０のトレンチ、ゲート絶縁膜、ゲート電極およびｐ型ベース領域である。回路部には、制御回路用の横型ＣＭＯＳや、拡散ダイオード１３０などが設けられている。回路部の横型ＣＭＯＳを構成する横型ｎチャネルＭＯＳＦＥＴ１２０は、基体おもて面の表面層に選択的に設けられたｐ型ベース領域１２１の内部に配置されている。
【０００６】
拡散ダイオード１３０は、半導体基体１００のおもて面の表面層にｐ型ベース領域１２１と離して選択的に設けられたｐ型拡散領域（以下、ｐ型アノード領域とする）１３１からなる横型ダイオードである。拡散ダイオード１３０は、制御回路用の横型ＣＭＯＳを構成する横型ｎチャネルＭＯＳＦＥＴ１２０のゲート絶縁膜１２４を保護するため（以下、ゲート保護用とする）の保護素子である。拡散ダイオード１３０のｎ+型カソード領域１３２に接続されたカソード端子は、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート電極（ゲート端子）１２５に接続されている。拡散ダイオード１３０のｐ+型アノードコンタクト領域１３３に接続されたアノード端子は、ＧＮＤ端子に接続されている。符号１２２，１２３は、それぞれ横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域およびｎ+型ドレイン領域である。
【０００７】
図１１に示す構成のパワーＩＣ半導体装置では、拡散ダイオード１３０がブレイクダウン（ツェナー降伏）して、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート端子ＶＧに拡散ダイオード１３０のブレイクダウン電圧（降伏電圧）が印加される。さらに、入力電圧（横型ｎチャネルＭＯＳＦＥＴ１２０の出力制御信号）が高い場合であっても、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート端子には拡散ダイオード１３０のブレイクダウン電圧が印加されるため、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート絶縁膜１２４に高電圧が印加されない。すなわち、拡散ダイオード１３０は、入力電圧を横型ｎチャネルＭＯＳＦＥＴ１２０のゲート端子ＶＧに印加する所定電圧にクランプ（一定の電位に固定）して、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート絶縁膜１２４を保護する機能も有する。
【０００８】
一方、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート絶縁膜１２４が厚い場合、横型ｎチャネルＭＯＳＦＥＴ１２０を駆動させるための動作電圧（ゲート電圧）を高くする必要がある。この場合、拡散ダイオード１３０のブレイクダウン電圧が低すぎると、入力電圧が高い場合であっても、横型ｎチャネルＭＯＳＦＥＴ１２０に十分なゲート電圧が印加されないため、横型ｎチャネルＭＯＳＦＥＴ１２０のソース・ドレイン間に十分に電流を流すことができず、パワーＩＣ半導体装置の動作に不具合が生じる。したがって、拡散ダイオード１３０が１段（１つ）だけでは拡散ダイオード１３０のブレイクダウン電圧が低すぎる場合、拡散ダイオード１３０が多段に直列接続される。図１２は、従来の横型保護素子の構造の別の一例を示す断面図である。
【０００９】
多段接続された拡散ダイオード１３０（ここでは３段、前段（横型ｎチャネルＭＯＳＦＥＴ１２０側（図面上側））から順に符号１３０ａ〜１３０ｃを付す）の断面構造の一例を図１２に示す。図１２に示すように、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート保護用の横型保護素子として多段接続された拡散ダイオード１３０ａ〜１３０ｃを用いることで横型保護素子によりクランプされる電圧値を高くし、横型ｎチャネルＭＯＳＦＥＴ１２０に十分なゲート電圧が印加されるようにする。図１２には、多段接続された拡散ダイオード１３０ａ〜１３０ｃが逆方向にバイアスされることで、横型保護素子の第１端子１３６が第２端子１３７よりも高電位となっている状態を示す。
【００１０】
図１２に示すように、各拡散ダイオード１３０ａ〜１３０ｃは、それぞれ、半導体基体１００のおもて面の表面層に互いに離して設けられたｐ型アノード領域１３１ａ〜１３１ｃの内部に配置されている。符号１３２〜１３５はそれぞれｎ+型カソード領域、ｐ+型アノードコンタクト領域、アノード電極（アノード端子）およびカソード電極（カソード端子）であり、末尾に付したａ〜ｃはそれぞれ拡散ダイオード１３０ａ〜１３０ｃの各部であることを示している。拡散ダイオード１３０ａ，１３０ｂのアノード電極１３４ａ，１３４ｂには、それぞれ後段の拡散ダイオード１３０ｂ，１３０ｃのカソード電極１３５ｂ，１３５ｃが接続されている。すなわち、拡散ダイオード１３０ａ〜１３０ｃは、拡散領域によるｐｎ接合で形成された拡散ダイオードであり、多段に直列接続されている。
【００１１】
拡散ダイオード１３０ａのカソード電極１３５ａおよび拡散ダイオード１３０ｃのアノード電極１３４ｃは他部品との接続点（第１，２端子１３６，１３７）となる。この多段接続された拡散ダイオード１３０ａ〜１３０ｃを横型ｎチャネルＭＯＳＦＥＴ１２０のゲート保護用の横型保護素子１４１として用いたパワーＩＣ半導体装置の一例を図１３に示す。図１３は、図１２の保護素子を用いたパワーＩＣ半導体装置の一例を示す回路図である。図１３に示すように、横型保護素子１４１の第１端子（カソード端子）１３６は横型ｎチャネルＭＯＳＦＥＴ１２０のゲート端子ＶＧに接続され、第２端子（アノード端子）１３７は横型ｎチャネルＭＯＳＦＥＴ１２０のソース端子と接続される。横型ｎチャネルＭＯＳＦＥＴ１２０のゲート絶縁膜が厚い場合、横型ｎチャネルＭＯＳＦＥＴ１２０のソース・ドレイン間に十分に電流を流すために、横型ｎチャネルＭＯＳＦＥＴ１２０に比較的高いゲート電圧を印加する必要がある。
【００１２】
以下に、図１３に示す従来のパワーＩＣ半導体装置の動作を説明する。横型ｎチャネルＭＯＳＦＥＴ１２０は、例えば状態出力回路(ダイアグ回路)等に使用され、自身がオン・オフすることでパワーＩＣ半導体装置を制御する役割を果たす。第１入力端子１４４には、横型ｎチャネルＭＯＳＦＥＴ１２０のオン・オフを制御する出力制御信号が入力される。この出力制御信号がＬｏｗである場合、横型ｎチャネルＭＯＳＦＥＴ１２０はオフ状態を維持する。一方、出力制御信号がＨｉである場合、横型ｎチャネルＭＯＳＦＥＴ１２０がオン状態となり、横型ｎチャネルＭＯＳＦＥＴ１２０に電流が流れ外部へ出力される。出力制御信号は高電圧であり、抵抗１４２および横型保護素子１４１により降圧されるが、横型保護素子１４１が逆方向にバイアスされてブレイクダウンし、横型ｎチャネルＭＯＳＦＥＴ１２０へのゲート電圧をクランプする。このため、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート端子ＶＧには、横型保護素子１４１のブレイクダウン電圧に応じた十分な電圧が印加される。
【００１３】
また、抵抗１４２と横型保護素子１４１の第１端子１３６との間には、出力遮断用のｎチャネルＭＯＳＦＥＴ１４３が配置されている。ｎチャネルＭＯＳＦＥＴ１４３は、横型ｎチャネルＭＯＳＦＥＴ１２０が電流を出力しているときに、遮断信号回路（不図示）による遮断制御信号に基づいて当該電流出力を遮断する機能を有する。例えば、他の保護回路（不図示）がパワーＩＣ半導体装置の異常状態を検知することで第２入力端子１４５に入力される遮断制御信号がＨｉになった場合、ｎチャネルＭＯＳＦＥＴ１４３がオン状態になり、横型ｎチャネルＭＯＳＦＥＴ１２０のゲートをプルダウンし、横型ｎチャネルＭＯＳＦＥＴ１２０がオフ状態になる。このようなパワーＩＣ半導体装置では、横型保護素子１４１のブレイクダウン電圧を、横型ｎチャネルＭＯＳＦＥＴ１２０を十分にオン状態にできる閾値電圧以上で、かつゲート絶縁膜の破壊電圧未満に設定する必要がある。
【００１４】
このようにパワーＩＣ半導体装置に用いる拡散ダイオードとして、カソード領域の下にｐ型半導体領域を設け、さらにその下にｎ+型埋め込み層を設けることにより、カソード領域の直下において生じうる寄生トランジスタ動作を抑制した装置が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開昭６３−０１９８４３号公報
【特許文献２】特開２０００−０９１３４４号公報
【特許文献３】特開２００３−０９２４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した従来のパワーＩＣ半導体装置（図１２，１３参照）では、出力制御信号がＨｉである場合、横型保護素子１４１が逆方向にバイアスされてブレイクダウンする。このとき、拡散ダイオード１３０ａ，１３０ｂのｐ型アノード領域１３１ａ，１３１ｂおよびｐ+型アノードコンタクト領域１３３ａ，１３３ｂはそれぞれ、横型保護素子１４１のブレイクダウン電圧の三分の二の電圧、横型保護素子１４１のブレイクダウン電圧の三分の一の電圧、と多段接続した数に応じて分圧された電圧にクランプされる。このとき、各横型保護素子１３０ａ〜１３０ｃのｎ+型カソード領域１３２ａ〜１３２ｃは、ｐ+型アノードコンタクト領域１３３ａ〜１３３ｃよりも高電位であるため、拡散ダイオード１３０ａ，１３０ｂにそれぞれ形成される縦方向（深さ方向）の寄生トランジスタ１３８ａ，１３８ｂは動作しない。縦方向の寄生トランジスタとは、ｎ-型半導体層１０２、拡散ダイオードのｐ型ベース領域およびｎ+型カソード領域からなる寄生ｎｐｎトランジスタである。符号１３８ｃは、拡散ダイオード１３０ｃに形成される縦方向の寄生トランジスタである。
【００１７】
一方、図１４，１５に示すように、遮断制御信号がＨｉとなり、出力遮断用のｎチャネルＭＯＳＦＥＴ１４３がオン状態となる出力遮断時、横型保護素子の第１端子１３６は第２端子１３７よりも低電位となる。図１４は、図１２の保護素子を用いたパワーＩＣ半導体装置の寄生動作を示す説明図である。図１５は、図１４の寄生トランジスタの等価回路を示す回路図である。このとき、拡散ダイオード１３０ａ〜１３０ｃのカソード−アノード間には十分な電圧が印加されず、横型保護素子はブレイクダウンしていない。このため、拡散ダイオード１３０ａ〜１３０ｃのうち、中間に配置された拡散ダイオード１３０ｂのｐ型アノード領域１３１ｂおよびｐ+型アノードコンタクト領域１３３ｂはフローティング（浮遊電位）となる。
【００１８】
この状態では、拡散ダイオード１３０ｂに形成される縦方向の寄生トランジスタ１３８ｂのベースがオープン（開放）状態になり、ＶＣＣ端子から寄生トランジスタ１３８ｂを介してカソード電極１３５ｂへ向う縦方向に漏れ電流１５１が発生する。横型保護素子の第１端子１３６は上述したように第２端子１３７よりも低電位であるため、漏れ電流１５１は拡散ダイオード１３０ｂの前段の拡散ダイオード１３０ａのアノード−カソード間を順方向に流れる。拡散ダイオード１３０ａのアノード−カソード間を流れる漏れ電流１５１は、拡散ダイオード１３０ａに形成される縦方向の寄生トランジスタ１３８ａのベース電流となる。このため、拡散ダイオード１３０ａに形成される縦方向の寄生トランジスタ１３８ａがオン状態となる。
【００１９】
寄生トランジスタ１３８ａがオン状態となることで、ＶＣＣ端子から寄生トランジスタ１３８ａを介してカソード電極１３５ａへ向う縦方向に大きな電流１５２が流れる。また、拡散ダイオード１３０ｂに形成される縦方向の寄生トランジスタ１３８ｂ（オープンベーストランジスタ）の漏れ電流１５１は、動作温度（ジャンクション温度）が高温になるほど大きくなる。このため、漏れ電流１５１により拡散ダイオード１３０ａに縦方向に流れる電流１５２も動作温度が高温になるほど増大する。この電流１５１，１５２は回路（パワーＩＣ半導体装置）設計において意図しない電流であり、回路の誤動作、消費電流の増大、回路破壊の原因となる。
【００２０】
この発明は、上述した従来技術による問題点を解消するため、動作の信頼性を向上させ、かつ小型化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、前記第２半導体領域と離して、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板のおもて面上に、絶縁膜を介して多結晶シリコン層からなる第１導電型の第４半導体領域が選択的に設けられている。前記半導体基板のおもて面上に、絶縁膜を介して多結晶シリコン層からなる第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第４半導体領域に接する。第１電極は、前記第２半導体領域および前記第４半導体領域に接する。第２電極は、前記第３半導体領域に接する。第３電極は、前記第５半導体領域に接する。前記第１半導体領域は、深さ方向に前記第４半導体領域および前記第５半導体領域と対向する。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域を囲む平面形状に前記第４半導体領域を配置した平面レイアウトを有することを特徴とする。
【００２３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域を囲む平面形状に、前記第４半導体領域と前記第１電極とのコンタクト部を配置した平面レイアウトを有することを特徴とする。
【００２４】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域を囲む平面形状の前記第５半導体領域を配置した平面レイアウトを有することを特徴とする。
【００２５】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域を囲む平面形状に、前記第５半導体領域と前記第３電極とのコンタクト部を配置した平面レイアウトを有することを特徴とする。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２半導体領域との間のｐｎ接合で第１ダイオードが形成される。前記第５半導体領域と前記第４半導体領域との間のｐｎ接合で第２ダイオードが形成される。前記第１ダイオードは深さ方向に前記第２ダイオードと対向することを特徴とする。
【００２７】
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第１半導体領域は互いに離して複数配置されている。複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置されている。複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置されている。複数の前記第１半導体領域のうち、１つの前記第１半導体領域は深さ方向に前記第４半導体領域および前記第５半導体領域と対向する。前記１つの前記第１半導体領域に配置された前記第２半導体領域は前記第１電極を介して前記第４半導体領域に電気的に接続されている。他の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、それぞれ当該第２半導体領域が配置された前記他の前記第１半導体領域以外の異なる前記第１半導体領域に配置された前記第３半導体領域に電気的に接続されている。
【００２８】
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第１半導体領域と当該第１半導体領域にそれぞれ接する前記第２半導体領域との間の各ｐｎ接合による複数の第１ダイオードが形成されている。複数の前記第１ダイオードのうち、前記第１電極に接続された１つの前記第１ダイオードに他の前記第１ダイオードが直列接続されていることを特徴とする。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域と前記第４半導体領域との間のｐｎ接合による第２ダイオードが形成されている。前記第１電極に接続された前記第１ダイオードは深さ方向に前記第２ダイオードと対向することを特徴とする。
【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極に接続された前記第１ダイオードの全体が前記第２ダイオードと深さ方向に対向することを特徴とする。
【００３１】
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第１半導体領域は互いに離して複数配置されている。複数の前記第１半導体領域の内部にそれぞれ前記第２半導体領域が配置されている。複数の前記第１半導体領域の内部にそれぞれ前記第３半導体領域が配置されている。複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第４半導体領域が配置されている。複数の前記第１半導体領域にそれぞれ絶縁膜を介して深さ方向に対向する前記第５半導体領域が配置されている。複数の前記第２半導体領域にそれぞれ接する前記第１電極が配置されている。複数の前記第１半導体領域にそれぞれ配置された前記第２半導体領域は、当該第１半導体領域と深さ方向に対向する前記第４半導体領域に、対応する前記第１電極を介して電気的に接続されている。複数の前記第３半導体領域のうち、１つの前記第３半導体領域は前記第２電極に接続され、他の前記第３半導体領域は、それぞれ当該第３半導体領域の配置された前記第１半導体領域以外の異なる前記第１半導体領域に深さ方向に対向する前記第５半導体領域に電気的に接続されている。
【００３２】
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第１半導体領域と当該第１半導体領域にそれぞれ接する前記第２半導体領域との間の各ｐｎ接合による複数の第１ダイオードが形成されている。複数の前記第５半導体領域と当該第５半導体領域にそれぞれ接する前記第４半導体領域との間の各ｐｎ接合による複数の第２ダイオードが形成されている。同一の前記第１電極で電気的に接続された前記第１ダイオードおよび前記第２ダイオード同士が深さ方向に対向することを特徴とする。
【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１ダイオードの全体が、同一の前記第１電極で電気的に接続された前記第２ダイオードと深さ方向に対向することを特徴とする。
【００３４】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面側に金属−酸化膜−半導体からなる絶縁ゲート構造を有する半導体素子と、前記半導体素子のオン・オフを制御する制御信号が入力される入力端子と、をさらに備える。前記第３電極は、前記半導体素子のゲートと前記入力端子との間に接続されている。前記第１ダイオードは、前記制御信号に基づいてブレイクダウンし、前記第３電極を前記第２電極よりも高電位に固定することを特徴とする。
【００３５】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度と等しいことを特徴とする。
【００３６】
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度と等しいことを特徴とする。
【００３７】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面に設けられた第４電極をおもて面電極とし、前記半導体基板の裏面に設けられた、前記第４電極よりも高電位の第５電極を裏面電極とする縦型半導体素子をさらに備えることを特徴とする。
【００３８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第２導電型の第１，３，５半導体領域、第１導電型の第２，４半導体領域および第１〜３電極を備えた半導体装置の製造方法であって、次の特徴を有する。前記第１半導体領域は、第１導電型の半導体基板のおもて面の表面層に選択的に設けられている。前記第２半導体領域は、前記第１半導体領域の内部に選択的に設けられている。前記第３半導体領域は、前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第４半導体領域は、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられている。前記第５半導体領域は、前記半導体基板のおもて面上に絶縁膜を介して選択的に設けられ前記第４半導体領域に接する。前記第１電極は、前記第２半導体領域および前記第４半導体領域に接する。前記第２電極は、前記第３半導体領域に接する。前記第３電極は、前記第５半導体領域に接する。まず、前記半導体基板のおもて面の表面層に、前記第１半導体領域を選択的に形成する工程を行う。次に、前記半導体基板のおもて面に、前記第１半導体領域の一部を覆う前記絶縁膜を形成する工程を行う。次に、前記絶縁膜上に、前記第１半導体領域と深さ方向に対向する多結晶シリコン層を形成する工程を行う。次に、イオン注入により、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第４半導体領域を選択的に形成する工程を行う。次に、イオン注入により、前記第１半導体領域の内部に前記第３半導体領域を選択的に形成するとともに、前記多結晶シリコン層に前記第５半導体領域を選択的に形成する工程を行う。
【００３９】
上述した発明によれば、通常動作時、保護対象素子への印加電圧（第２電位）を第１ダイオードの逆方向電圧（ブレイクダウン電圧）と第２ダイオードの順方向電圧との総和の電圧値にクランプすることができるため、保護対象素子に高電圧が印加されることを防止することができる。また、このとき、多結晶シリコン層からなる第２ダイオードが電圧ばらつきの大きい逆方向にバイアスされないため、保護対象素子への印加電圧のばらつきを小さく抑えることができる。また、異常動作時には、第１ダイオードの前段（保護対象素子側）に逆接続された第２ダイオードにより第１ダイオードの順方向電流が遮断されるため、第１ダイオードの寄生動作を抑制することができる。かつ、第２ダイオードには寄生動作は生じない。したがって、ダイオードの寄生動作による意図しない電流が回路内に流れることを抑制することができる。また、上述した発明によれば、第１ダイオード上に絶縁膜を介して第２ダイオードを積層することで、デバイス面積の増加を抑制することができる。
【発明の効果】
【００４０】
本発明にかかる半導体装置および半導体装置の製造方法によれば、動作の信頼性を向上させ、かつ小型化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１にかかる半導体装置の要部の構造を示す説明図である。
【図２】図１の等価回路を示す回路図である。
【図３】実施の形態１にかかる半導体装置の回路構成の一例を示す回路図である。
【図４】実施の形態１にかかる半導体装置の一例を示す回路図である。
【図５】実施の形態１にかかる半導体装置の動作を示す説明図である。
【図６Ａ】図４の等価回路および寄生動作を示す説明図である。
【図６Ｂ】実施の形態１にかかる半導体装置の別の一例を示す説明図である。
【図７】実施の形態２にかかる半導体装置の要部の構造を示す説明図である。
【図８】図７の等価回路を示す回路図である。
【図９】実施の形態２にかかる半導体装置の回路構成の一例を示す回路図である。
【図１０】実施の形態３にかかる半導体装置の構造を示す説明図である。
【図１１】従来の半導体装置の構造の一例を示す断面図である。
【図１２】従来の横型保護素子の構造の別の一例を示す断面図である。
【図１３】図１２の保護素子を用いたパワーＩＣ半導体装置の一例を示す回路図である。
【図１４】図１２の保護素子を用いたパワーＩＣ半導体装置の寄生動作を示す説明図である。
【図１５】図１４の寄生トランジスタの等価回路を示す回路図である。
【発明を実施するための形態】
【００４２】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４３】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、同一の半導体基体（半導体チップ）上に、ｎチャネルＭＯＳＦＥＴと、このｎチャネルＭＯＳＦＥＴのゲート絶縁膜を保護するため（ゲート保護用）の横型保護素子と、を有する場合を例に説明する。図１は、実施の形態１にかかる半導体装置の要部の構造を示す説明図である。図１には、実施の形態１にかかる半導体装置を構成する各構成部のうちの横型保護素子２０のみを図示し、横型保護素子２０と同一の半導体基体に形成された他の構成部を図示省略する。図１（ａ）には横型保護素子２０の断面構造を示し、図１（ｂ）には図１（ａ）の切断線Ａ−Ａ’における平面レイアウトを示す。図２は、図１の等価回路を示す回路図である。
【００４４】
図１に示す実施の形態１にかかる半導体装置は、同一の半導体基体（半導体基板）１０上に、少なくともｎチャネルＭＯＳＦＥＴ（不図示）と、このｎチャネルＭＯＳＦＥＴのゲート保護用の横型保護素子２０と、を備える。横型保護素子２０は、半導体基体１０のおもて面側に設けられた拡散領域からなるツェナーダイオード（以下、拡散ダイオード（第１ダイオード）とする）２１と、半導体基体１０のおもて面上に設けられたポリシリコン（ｐｏｌｙ−Ｓｉ：多結晶シリコン）層からなるツェナーダイオード（以下、ポリシリコンダイオード（第２ダイオード）とする）２２と、で構成される。横型保護素子２０は、保護対象素子であるｎチャネルＭＯＳＦＥＴのゲート端子ＶＧへの入力電圧をクランプ（一定の電位に固定）する機能を有する。
【００４５】
半導体基体１０は、ｎ+型支持基板１のおもて面上にｎ-型半導体層２をエピタキシャル成長してなる。半導体基体１０のおもて面（ｎ-型半導体層２側の面）の表面層には、ｐ型拡散領域（第１半導体領域）３が選択的に設けられている。ｐ型拡散領域３の基体おもて面側の表面層には、ｎ+型拡散領域（第２半導体領域）４およびｐ+型拡散領域（第３半導体領域）５が互いに離して選択的に設けられている。ｐ型拡散領域３とｎ+型拡散領域４との間のｐｎ接合で拡散ダイオード２１が形成されている。すなわち、ｐ+型拡散領域５、ｐ型拡散領域３およびｎ+型拡散領域４はそれぞれｐ+型アノードコンタクト領域、ｐ型アノード領域およびｎ+型カソード領域として機能し、ｐ+ｐｎ+接合の拡散ダイオード２１が形成されている。
【００４６】
半導体基体１０のおもて面のｎ+型拡散領域４およびｐ+型拡散領域５以外の部分には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などの局部絶縁膜６が設けられている。局部絶縁膜６上には、ｎ+型拡散領域４およびｐ+型拡散領域５の周囲を囲むようにポリシリコン層が設けられている。このポリシリコン層には、互いに接するようにｎ+型層（第４半導体領域）７およびｐ+型層（第５半導体領域）８が設けられている。ｐ+型層８とｎ+型層７との間のｐｎ接合でポリシリコンダイオード２２が形成されている。すなわち、ｎ+型層７およびｐ+型層８は、それぞれポリシリコンダイオード２２のｎ+型カソード領域およびｐ+型アノード領域として機能する。
【００４７】
ｎ+型層７およびｐ+型層８の表面積（基体おもて面上の占有面積）を可能な限り大きくしてｎ+型層７とｐ+型層８との接合長を長くし、後述するコンタクト抵抗を低減させることでポリシリコンダイオード２２の動作抵抗を低減させることが好ましい。例えば、図１には、好適な配置として、ｐ+型拡散領域５の周囲を囲む略矩形枠状の平面形状にｐ+型層８を配置し、ｎ+型拡散領域４の周囲を囲む略矩形枠状の平面形状にｎ+型層７を配置した平面レイアウトを示すが、ｎ+型層７およびｐ+型層８の平面レイアウトはこれに限らず種々変更可能である。ｎ+型層７の不純物濃度は、ｎ+型拡散領域４の不純物濃度とほぼ等しいことが好ましい。ｐ+型層８の不純物濃度は、ｐ+型拡散領域５の不純物濃度とほぼ等しいことが好ましい。その理由は、追加工程等を行うことなく、拡散ダイオード２１とポリシリコンダイオード２２とで電気的特性をほぼ同じにすることができるからである。この場合、例えば、次のようにｎ+型拡散領域４、ｐ+型拡散領域５、ｎ+型層７およびｐ+型層８を形成すればよい。
【００４８】
まず、一般的な方法により、半導体基体１０のおもて面の表面層に選択的にｐ型拡散領域３を形成し、ｎ+型拡散領域４およびｐ+型拡散領域５の形成領域が露出するようにｐ型拡散領域３を選択的に覆う局部絶縁膜６を形成する。そして、半導体基体１０のおもて面上に薄い絶縁膜を形成し、該薄い絶縁膜上にポリシリコン層を堆積した後、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングし、局部絶縁膜６上に所定の平面形状でポリシリコン層を残す。その後、ｎ+型拡散領域４およびｎ+型層７の形成領域に対応する部分を開口したマスクをマスクとして同一のイオン注入工程により、ｐ型拡散領域３の表面層にｎ+型拡散領域４を選択的に形成するとともに、ポリシリコン層にｎ+型層７を選択的に形成する。かつｐ+型拡散領域５およびｐ+型層８の形成領域に対応する部分を開口したマスクをマスクとして同一のイオン注入工程により、ｐ型拡散領域３の表面層にｐ+型拡散領域５を選択的に形成するとともに、ポリシリコン層にｐ+型層８を選択的に形成すればよい。
【００４９】
拡散ダイオード２１とポリシリコンダイオード２２とは、基体おもて面上の平面的な外形寸法が概ね同じであることが好ましい。かつ、拡散ダイオード２１とポリシリコンダイオード２２とは、少なくとも一部が深さ方向に対向するように配置されることが好ましい。拡散ダイオード２１の基体おもて面上の平面的な外形寸法は、ｐ型拡散領域３の平面形状で決まる外形寸法である。ポリシリコンダイオード２２の基体おもて面上の平面的な外形寸法は、ｎ+型層７およびｐ+型層８の平面形状で決まる外形寸法である。すなわち、横型保護素子２０は、拡散ダイオード２１上に局部絶縁膜６を介してポリシリコンダイオード２２を積層した積層構造をなす。これにより、デバイス面積の増加を抑制することができる。拡散ダイオード２１は、複数設けられ、多段に直列接続されていてもよい。拡散ダイオード２１を複数設ける場合、ポリシリコンダイオード２２は、少なくとも最も前段（保護対象素子であるｎチャネルＭＯＳＦＥＴ側）の拡散ダイオード２１の上に積層され、当該拡散ダイオード２１のカソードに接続される。
【００５０】
層間絶縁膜９は基体おもて面に設けられ、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホール９ａ〜９ｄにはそれぞれｎ+型拡散領域４、ｎ+型層７、ｐ+型拡散領域５およびｐ+型層８が露出されている。第１金属配線１１（第１電極）は、コンタクトホール９ａ，９ｂに埋め込まれてｎ+型拡散領域４およびｎ+型層７に接する。第１金属配線１１は、拡散ダイオード２１およびポリシリコンダイオード２２のカソード電極（カソード端子）として機能し、かつ拡散ダイオード２１のｎ+型拡散領域４とポリシリコンダイオード２２のｎ+型層７とを電気的に接続する。第１金属配線１１は、例えば、層間絶縁膜９上に延在するように設けられ、深さ方向にｎ+型拡散領域４およびｎ+型層７と対向するように配置されている。
【００５１】
第１金属配線１１の層間絶縁膜９上の部分は、例えば、深さ方向にｎ+型拡散領域４と対向する位置からｎ+型層７と対向する位置にまでわたる略矩形状の平面形状を有する。第１金属配線１１の、ｎ+型拡散領域４とのコンタクト部（コンタクトホール９ａに埋め込まれた部分）１７ａは、例えば、ｎ+型拡散領域４の延びる方向（以下、第１方向とする）に延びる略直線状の平面形状を有する。ｎ+型拡散領域４の延びる方向とは、ｎ+型拡散領域４およびｐ+型拡散領域５が並ぶ方向と直交する方向である。第１金属配線１１の、ｎ+型層７とのコンタクト部（コンタクトホール９ｂに埋め込まれた部分）１８ａは、例えば、ｎ+型拡散領域４の周囲を囲む略矩形枠状の平面形状を有する。
【００５２】
第２金属配線（第２電極）１２は、コンタクトホール９ｃに埋め込まれてｐ+型拡散領域５に接する。第２金属配線１２は、拡散ダイオード２１のアノード電極（アノード端子）として機能する。第２金属配線１２は、例えば、層間絶縁膜９上に延在するように設けられ、深さ方向にｐ+型拡散領域５と対向するように配置されている。第２金属配線１２の層間絶縁膜９上の部分は、例えば、層間絶縁膜９を介してｐ+型拡散領域５全体を覆う略矩形状の平面形状を有する。第２金属配線１２のコンタクト部（コンタクトホール９ｃに埋め込まれた部分）１７ｂは、例えば、ｐ+型拡散領域５の延びる方向（第１方向）に延びる略直線状の平面形状を有する。
【００５３】
第３金属配線（第３電極）１３は、コンタクトホール９ｄに埋め込まれてｐ+型層８に接する。第３金属配線１３は、ポリシリコンダイオード２２のアノード電極（アノード端子）として機能する。第３金属配線１３は、層間絶縁膜９上に延在するように設けられ、深さ方向にｐ+型層８と対向するように配置されている。第３金属配線１３の層間絶縁膜９上の部分は、第１，２金属配線１１，１２に接しないように配置されていればよく、例えば、層間絶縁膜９を介してｐ+型層８の１辺に沿った略直線状であってもよい。この場合、第３金属配線１３のコンタクト部（コンタクトホール９ｄに埋め込まれた部分）１８ｂは、ｐ+型層８の１辺に接する略直線状の平面形状を有する。
【００５４】
また、第３金属配線１３の層間絶縁膜９上の部分は、略矩形枠状のｐ+型層８の３辺に沿った一部開いた矩形枠状（略Ｕの字（コの字）状）や、ｐ+型層８の４辺に沿って第２金属配線１２の周囲を囲む略矩形枠状の平面形状を有していてもよい。この場合、第３金属配線１３のコンタクト部１８ｂを、第２金属配線１２のコンタクト部１７ｂの周囲を囲む略Ｕ字状や略矩形枠状の平面形状に配置することができ、コンタクト長を長くすることができる。このため、第３金属配線１３のコンタクト抵抗を低減させることができる。図１には、第２金属配線１２に対して第１金属配線１１と反対側において、ｐ+型層８の１辺に沿った略直線状の平面形状に第３金属配線１３を配置した状態を示す。
【００５５】
拡散ダイオード２１のカソードとポリシリコンダイオード２２のカソードは、第１金属配線１１を介して電気的に接続されている。第３金属配線１３（ポリシリコンダイオード２２のアノード電極）は横型保護素子２０の第１端子１４であり、第２金属配線１２（拡散ダイオード２１のアノード電極）は横型保護素子２０の第２端子１５である。第１端子１４は横型保護素子２０の高電位側となる高電位側端子であり、第２端子１５は横型保護素子２０の低電位側となる低電位側端子である。例えば、横型保護素子２０によりｎチャネルＭＯＳＦＥＴにゲート電圧をクランプする場合、横型保護素子２０の第１端子１４はｎチャネルＭＯＳＦＥＴのゲート端子ＶＧに接続され、第２端子１５は同ｎチャネルＭＯＳＦＥＴのソース端子に接続される。
【００５６】
拡散ダイオード２１を複数配置して多段接続する場合には、拡散ダイオード２１ごとに第１，２金属配線１１，１２が設けられ、少なくとも最も前段の拡散ダイオード２１上にポリシリコンダイオード２２が積層される。最も前段の拡散ダイオード２１上のみにポリシリコンダイオード２２を積層した場合、各拡散ダイオード２１の第２金属配線１２はそれぞれ後段の拡散ダイオード２１の第１金属配線１１に接続される。最も後段の拡散ダイオード２１の第２金属配線１２が横型保護素子２０の第２端子１５となる（後述する図６Ａ（ａ）に等価回路を示す）。また、例えば、すべての拡散ダイオード２１上にそれぞれポリシリコンダイオード２２を積層した場合、さらに、ポリシリコンダイオード２２ごとに第３金属配線１３が設けられる。各ポリシリコンダイオード２２の第３金属配線１３は前段の拡散ダイオード２１の第２金属配線１２に接続される。最も前段のポリシリコンダイオード２２の第３金属配線１３が横型保護素子２０の第１端子１４となる（後述する図６Ｂ（ａ）に等価回路を示す）。
【００５７】
第１金属配線１１のコンタクト部１７ａ，１８ａ、第２金属配線１２のコンタクト部１７ｂおよび第３金属配線１３のコンタクト部１８ｂは、例えばカーボンナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ  ＮａｎｏＴｕｂｅ）でできていてもよい。第１〜３金属配線１１〜１３の層間絶縁膜９上の部分は、例えば一般的な電極材料（金属）でできていてもよい。半導体基体１０の裏面（ｎ+型支持基板１の裏面）には、裏面電極（第５電極）１６が設けられている。裏面電極１６は、半導体基体１０に設けられた縦型半導体素子（不図示）の高電位側（例えば縦型半導体素子がＭＯＳＦＥＴである場合にはドレイン側）のＶＣＣ端子である。
【００５８】
次に、横型保護素子２０を用いたパワーＩＣ半導体装置の一例について、横型保護素子２０をｎチャネルＭＯＳＦＥＴのゲート保護用の保護素子とした場合を例に説明する。図３は、実施の形態１にかかる半導体装置の回路構成の一例を示す回路図である。図４は、実施の形態１にかかる半導体装置の一例を示す回路図である。図４には、図３の横型保護素子２０の断面構造を示す。図３，４に示すように、横型保護素子２０の第１端子１４は、第１入力端子４４と電流出力用のｎチャネルＭＯＳＦＥＴ（以下、第１ＭＯＳＦＥＴとする）４１のゲート端子ＶＧとの間に接続されている。横型保護素子２０の第２端子１５は、第１ＭＯＳＦＥＴ４１のソース端子に接続される。第１入力端子４４と横型保護素子２０の第１端子１４との間には、抵抗４２が接続されている。横型保護素子２０および抵抗４２は、外部から第１入力端子４４に入力された高電圧な出力制御信号を降圧する機能を有する。
【００５９】
横型保護素子２０は、少なくとも最も前段（第１ＭＯＳＦＥＴ４１側）に配置される（すなわち第１端子１４に接続される）１段のポリシリコンダイオード２２と、その後段に逆接続された１段以上の拡散ダイオード２１と、を有する。横型保護素子２０は、出力制御信号がＨｉとなる通常動作時、拡散ダイオード２１のブレイクダウン（ツェナー降伏）により、第１ＭＯＳＦＥＴ４１のゲート端子ＶＧに印加される入力電圧を所定電圧にクランプする。横型保護素子２０によりクランプされる所定電圧は、拡散ダイオード２１の逆方向電圧（ブレイクダウン電圧）と第２ダイオードの順方向電圧との総和であり、多段接続された拡散ダイオード２１の段数により調整される。横型保護素子２０によりクランプされる所定電圧は、第１ＭＯＳＦＥＴ４１のソース・ドレイン間に所定の電流を流すことができる程度に第１ＭＯＳＦＥＴ４１のゲート端子ＶＧに十分にゲート電圧を印加可能な電圧値に設定される。
【００６０】
拡散ダイオード２１の段数は、例えば、第１ＭＯＳＦＥＴ４１のゲート絶縁膜の厚さ（絶縁破壊耐量）や、第１ＭＯＳＦＥＴ４１の設計条件（電流能力等）、プロセス限界等に基づいて決定される。ポリシリコンダイオード２２は、少なくとも最も前段に１段配置されていればよく、さらに拡散ダイオード２１と同数段以下で複数配置されてもよい。ポリシリコンダイオード２２の段数が多いほど、後述する異常動作時における漏れ電流の遮断効果をさらに高めることができる。ポリシリコンダイオード２２を複数段配置する場合の横型保護素子の構成については後述する（図６Ｂ（ａ），１０参照）。図３，４には、横型保護素子２０が１段のポリシリコンダイオード２２と、その後段に多段接続した拡散ダイオード２１（ここでは３段、前段から順に符号２１ａ〜２１ｃを付す）と、を有する場合を示す。
【００６１】
拡散ダイオード２１ａ〜２１ｃはすべて同様の構成を有する。すなわち、この場合、半導体基体１０には、各拡散ダイオード２１ａ〜２１ｃそれぞれを構成するｐ型拡散領域３ａ〜３ｃが互いに離して配置される。各ｐ型拡散領域３ａ〜３ｃの内部には、それぞれｎ+型拡散領域４ａ〜４ｃが選択的に配置され、かつそれぞれｐ+型拡散領域５が選択的に配置される。拡散ダイオード２１ａ，２１ｂのｐ+型拡散領域５ａ，５ｂに接する第２金属配線１２ａ，１２ｂは、それぞれ、後段の拡散ダイオード２１ｂ，２１ｃのｎ+型拡散領域４ｂ，４ｃに接する第１金属配線１１ｂ，１１ｃに接続される。そして、最も前段の拡散ダイオード２１ａ上に局部絶縁膜６を介してポリシリコンダイオード２２が配置され、拡散ダイオード２１ａに逆接続される。ポリシリコンダイオード２２のｐ+型層８に接する第３金属配線１３が横型保護素子２０の第１端子１４となる。拡散ダイオード２１ｃのｐ+型拡散領域５ｃに接する第２金属配線１２ｃが横型保護素子２０の第２端子１５となる。
【００６２】
ポリシリコンダイオード２２のアノードは横型保護素子２０の第１端子１４であり、カソードは後段の拡散ダイオード２１ａのカソードに接続されている。拡散ダイオード２１ａ，２１ｂのアノードは、それぞれ後段の拡散ダイオード２１ｂ，２１ｃのカソードに接続されている。拡散ダイオード２１ｃのアノードは、横型保護素子２０の第２端子１５である。出力制御信号がＨｉとなる通常動作時、すべての拡散ダイオード２１ａ〜２１ｃは逆方向にバイアスされる。このため、拡散ダイオード２１の段数を増やすほど、横型保護素子２０によりクランプされる電圧値を高くすることができる。したがって、第１ＭＯＳＦＥＴ４１のゲート絶縁膜が厚い場合であっても、第１ＭＯＳＦＥＴ４１のソース・ドレイン間に所定の電流を流すことができる程度に十分に第１ＭＯＳＦＥＴ４１のゲート端子ＶＧにゲート電圧を印加することができる。
【００６３】
抵抗４２と横型保護素子２０の第１端子１４との間には、出力遮断用のｎチャネルＭＯＳＦＥＴ（以下、第２ＭＯＳＦＥＴとする）４３のドレイン端子が接続されている。第２ＭＯＳＦＥＴ４３のソース端子は、第１ＭＯＳＦＥＴ４１のソース端子に接続されている。第２ＭＯＳＦＥＴ４３は、遮断信号回路（不図示）により生成され第２入力端子４５に入力された遮断制御信号の情報（Ｈｉ）に基づいてオン状態となり、第１ＭＯＳＦＥＴ４１の電流出力を遮断する機能を有する。第２ＭＯＳＦＥＴ４３がオフ状態（遮断制御信号がＬｏｗとなる正常動作時）である場合、横型保護素子２０の第１端子１４は第２端子１５よりも高電位となる。一方、第２ＭＯＳＦＥＴ４３がオン状態（遮断制御信号がＨｉとなる異常動作時）である場合、横型保護素子２０の第１端子１４は第２端子１５とほぼ同等の電位となる。
【００６４】
次に、横型保護素子２０の動作について、１段のポリシリコンダイオード２２と、３段の拡散ダイオード２１と、を有する横型保護素子２０により第１ＭＯＳＦＥＴ４１のゲート端子ＶＧを保護する場合（図３，４参照）を例に説明する。図５は、実施の形態１にかかる半導体装置の動作を示す説明図である。図６Ａは、図４の等価回路および寄生動作を示す説明図である。図６Ａには、（ａ）に図４の横型保護素子２０の等価回路を示し、その寄生動作の等価回路を（ｂ）に示す。図５には、図４の横型保護素子２０のポリシリコンダイオード２２およびその後段の拡散ダイオード２１ａのみを示し、さらに後段の拡散ダイオード２１ｂ，２１ｃや他の構成部を図示省略する。第１入力端子４４には、第１ＭＯＳＦＥＴ４１のオン・オフを制御する出力制御信号が入力される。入力電圧（出力制御信号）は、抵抗４２および横型保護素子２０により降圧される。
【００６５】
この出力制御信号がＬｏｗである場合、第１ＭＯＳＦＥＴ４１はオフ状態を維持する。一方、出力制御信号がＨｉである場合、ポリシリコンダイオード２２が順方向にバイアスされるとともに、拡散ダイオード２１ａ〜２１ｃが逆方向にバイアスされてブレイクダウンする。これにより、第１ＭＯＳＦＥＴ４１のゲート端子ＶＧへの印加電圧（ゲート電圧）が、拡散ダイオード２１ａ〜２１ｃのブレイクダウン電圧とポリシリコンダイオード２２の順方向電圧との総和にクランプされる。これによって、第１ＭＯＳＦＥＴ４１はオン状態となり、第１ＭＯＳＦＥＴ４１に電流が流れ外部へ出力される。例えば、第１ＭＯＳＦＥＴ４１のゲート絶縁膜の厚さが５００Åである場合、拡散ダイオード２１の逆方向電圧を例えば一般的なイオン注入工程で拡散ダイオード２１を形成した場合に得られる６Ｖ程度とし、３段に多段接続してもよい。この場合、ポリシリコンダイオード２２の順方向電圧が０．６Ｖ程度であるため、横型保護素子２０によりクランプされる電圧（第１ＭＯＳＦＥＴ４１のゲート電圧）は例えば１８．６Ｖ（＝３×６Ｖ＋０．６Ｖ）程度となる。
【００６６】
また、他の保護回路（不図示）がパワーＩＣ半導体装置の異常状態を検知した異常動作時には、第２入力端子４５に入力される遮断制御信号がＨｉになる。この場合、図５，６Ａ（ｂ）に示すように、出力遮断用の第２ＭＯＳＦＥＴ４３がオン状態になり、第１ＭＯＳＦＥＴ４１のゲートをプルダウンして第１ＭＯＳＦＥＴ４１がオフ状態になる。このため、横型保護素子２０の第１端子１４が第２端子１５とほぼ同等の電位となる。また、多段接続された拡散ダイオード２１ａ〜２１ｃのうち、中間の拡散ダイオード２１ｂのｐ型拡散領域（ｐ型アノード領域）がフローティング状態になり、拡散ダイオード２１ｂに形成される縦方向の寄生トランジスタ５１ｂのベースがオープン（開放）状態になる。実施の形態１において、縦方向の寄生トランジスタとは、ｎ-型半導体層２、拡散ダイオード２１のｐ型拡散領域３およびｎ+型拡散領域４からなる寄生ｎｐｎトランジスタである。
【００６７】
寄生トランジスタ５１ｂのベースがオープン状態になることで、ＶＣＣ端子から拡散ダイオード２１ｂの寄生トランジスタ５１ｂおよび第１金属配線（カソード電極：不図示）を介して前段の拡散ダイオード２１ａの第２金属配線１２（アノード電極）へ向う方向に漏れ電流５２が発生する。この漏れ電流５２は拡散ダイオード２１ａの第１金属配線１１へ向って流れるが、拡散ダイオード２１ａには第１金属配線１１を介してポリシリコンダイオード２２が逆接続されている。ポリシリコンダイオード２２は、逆方向にバイアスされ、漏れ電流５２を遮断する。このため、拡散ダイオード２１ａに形成される縦方向の寄生トランジスタ５１ａのベース電流は流れない。したがって、異常動作時に、拡散ダイオード２１ａ〜２１ｃの寄生動作による意図しない電流が回路（パワーＩＣ半導体装置）内に流れることを抑制することができる。図５，６Ａ（ｂ）には、漏れ電流５２がポリシリコンダイオード２２により遮断された状態を×印で示す。通常動作時、第１ＭＯＳＦＥＴ４１のゲート−ソース間電圧は負電圧とならないように回路設計されているため、ポリシリコンダイオード２２には、逆方向電圧は印加されない。このため、ポリシリコンダイオード２２の逆方向耐圧は、例えば一般的なイオン注入工程でポリシリコンダイオード２２を形成した場合に得られる４Ｖ〜５Ｖ程度あればよい。
【００６８】
仮に、拡散ダイオード２１ａ〜２１ｃに代えてポリシリコンダイオードを用いた場合、ポリシリコンダイオードには寄生トランジスタが形成されないため、ダイオードの寄生動作による意図しない電流が回路内に流れることを抑制することができる。しかし、この場合、ポリシリコンダイオードの逆方向電圧のばらつきが拡散ダイオードの逆方向電圧のばらつきに比べて非常に大きいため、パワーＩＣ半導体装置の特性がばらつく原因となる。また、ポリシリコンダイオード２２に代えて拡散ダイオードを用いた場合、拡散ダイオードは順方向にバイアスされたときに生じる寄生動作による意図しない電流が回路内に流れてしまう。一方、本発明においては、通常動作時、拡散ダイオード２１ａ〜２１ｃは逆方向にバイアスされ、ポリシリコンダイオード２２は順方向にバイアスされる。ポリシリコンダイオード２２の順方向電圧のばらつきはポリシリコンダイオード２２の逆方向電圧のばらつきに比べて非常に小さいため、横型保護素子２０にポリシリコンダイオード２２を用いることによるブレイクダウン電圧のばらつきを小さく抑えることができる。また、異常動作時には、ポリシリコンダイオード２２は逆方向にバイアスされることで、上述したようにポリシリコンダイオード２２により拡散ダイオード２１ａ〜２１ｃの寄生動作を抑制することができる。
【００６９】
図６Ｂは、実施の形態１にかかる半導体装置の別の一例を示す回路図である。図６Ｂには、（ａ）に横型保護素子３０の等価回路を示し、その等価回路の寄生動作を（ｂ）に示す。図６Ｂ（ａ）は、すべての拡散ダイオード２１ａ〜２１ｃ上にそれぞれポリシリコンダイオード２２を積層した場合の横型保護素子３０の等価回路である。最も前段のポリシリコンダイオード２２ａのアノード端子が横型保護素子３０の第１端子１４となる。各ポリシリコンダイオード２２ａ〜２２ｃのカソード端子はそれぞれ後段の拡散ダイオード２１ａ〜２１ｃのカソード端子に接続される。拡散ダイオード２１ａ，２１ｂのアノード端子は、後段のポリシリコンダイオード２２ｂ，２２ｃのアノード端子に接続される。最も後段の拡散ダイオード２１ｃのアノード端子が横型保護素子３０の第２端子１５となる。この場合、各ポリシリコンダイオード２２ａ〜２２ｃは、それぞれ後段の拡散ダイオード２１ａ〜２１ｃに流れる漏れ電流を遮断する。このため、すべての拡散ダイオード２１ａ〜２１ｃで寄生トランジスタ５１ａ〜５１ｃが動作しない。
【００７０】
以上、説明したように、実施の形態１によれば、拡散ダイオードの前段にポリシリコンダイオードを逆接続することで、通常動作時、拡散ダイオードが逆方向にバイアスされ、かつポリシリコンダイオードが順方向にバイアスされる。これにより、通常動作時、保護対象素子への印加電圧を拡散ダイオードのブレイクダウン電圧とポリシリコンダイオードの順方向電圧との総和の電圧値にクランプすることができる。このため、保護対象素子への印加電圧を拡散ダイオードの段数等により予め設定することができ、保護対象素子に高電圧がかかることを防止することができる。また、このとき、ポリシリコンダイオードが電圧ばらつきの大きい逆方向にバイアスされないため、保護対象素子への印加電圧のばらつきを小さく抑えることができる。また、異常動作時には、ポリシリコンダイオードにより拡散ダイオードの順方向電流が遮断されるため、拡散ダイオードの寄生動作を抑制することができる。かつ、ポリシリコンダイオードには寄生動作が生じない。したがって、拡散ダイオードを多段接続して保護対象素子への印加電圧を高くしたとしても、ダイオードの寄生動作による意図しない電流が回路内に流れることを抑制することができる。したがって、信頼性を向上させることができる。また、実施の形態１によれば、拡散ダイオード上に局部絶縁膜を介してポリシリコンダイオードを積層することで、デバイス面積（横型保護素子の表面積）の増加を抑制することができる。したがって、小型化を図ることができる。
【００７１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図７は、実施の形態２にかかる半導体装置の要部の構造を示す説明図である。図７には、実施の形態２にかかる半導体装置を構成する各構成部のうちの横型保護素子８０のみを図示し、他の構成部を図示省略する。図７の切断線Ｂ−Ｂ’における平面レイアウトは、実施の形態１の横型保護素子（図１（ｂ）参照）の導電型（ｎ型、ｐ型）を反転させた状態と同様である。図８は、図７の等価回路を示す回路図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、半導体基体、半導体領域（または半導体層）およびポリシリコン層の導電型（ｎ型、ｐ型）を反転させた点である。
【００７２】
具体的には、横型保護素子８０は、ｐチャネル型ＭＯＳＦＥＴ（不図示）のゲート保護用の保護素子である。半導体基体７０は、ｐ+型支持基板６１のおもて面上にｐ-型半導体層６２を積層してなる。半導体基体７０のおもて面（ｐ-型半導体層６２側の面）の表面層には、ｎ型拡散領域６３が選択的に設けられている。ｎ型拡散領域６３の基体おもて面側の表面層には、ｐ+型拡散領域６４およびｎ+型拡散領域６５が互いに離して選択的に設けられている。ｐ+型拡散領域６４、ｎ型拡散領域６３およびｎ+型拡散領域６５はそれぞれｐ+型アノード領域、ｎ型カソードコンタクト領域およびｎ+型カソード領域として機能し、ｐ+ｎｎ+接合の拡散ダイオード８１が形成されている。
【００７３】
半導体基体７０のおもて面のｐ+型拡散領域６４およびｎ+型拡散領域６５以外の部分には、実施の形態１と同様に局部絶縁膜６６が設けられている。局部絶縁膜６６上には、ｐ+型拡散領域６４の周囲を囲むように、ポリシリコンダイオード８２のｐ+型層６７が設けられ、ｎ+型拡散領域６５の周囲を囲むようにポリシリコンダイオード８２のｎ+型層６８が設けられている。ｐ+型層６７およびｎ+型層６８は互いに接する。すなわち、ｐ+型層６７およびｎ+型層６８は、それぞれポリシリコンダイオード８２のｎ+型カソード領域およびｐ+型アノード領域として機能する。
【００７４】
ｐ+型層６７の平面形状は、例えば、実施の形態１のポリシリコンダイオードのｎ+型層と同様に種々変更可能である。ｎ+型層６８の平面形状は、例えば、実施の形態１のポリシリコンダイオードのｐ+型層と同様に種々変更可能である。ｐ+型層６７およびｎ+型層６８の表面積は可能な限り大きいことが好ましい。その理由は、実施の形態１と同様である。ｐ+型層６７の不純物濃度は、ｐ+型拡散領域６４の不純物濃度とほぼ等しいことが好ましい。ｎ+型層６８の不純物濃度は、ｎ+型拡散領域６５の不純物濃度とほぼ等しいことが好ましい。その理由は、実施の形態１と同様である。
【００７５】
層間絶縁膜６９は基体おもて面に設けられ、層間絶縁膜６９を深さ方向に貫通する複数のコンタクトホール６９ａ〜６９ｄにはそれぞれｐ+型拡散領域６４、ｐ+型層６７、ｎ+型拡散領域６５およびｎ+型層６８が露出されている。第１金属配線７１は、コンタクトホール６９ａ，６９ｂに埋め込まれてｐ+型拡散領域６４およびｐ+型層６７に接する。第１金属配線７１は、拡散ダイオード８１およびポリシリコンダイオード８２のアノード電極として機能する。第１金属配線７１、ｐ+型拡散領域６４およびｐ+型層６７の平面形状や配置、接続状態は、それぞれ実施の形態１における第１金属配線、拡散ダイオードのｎ+型拡散領域およびポリシリコンダイオードのｎ+型層と同様である。
【００７６】
第２金属配線７２は、コンタクトホール６９ｃに埋め込まれてｎ+型拡散領域６５に接する。第２金属配線７２は、拡散ダイオード８１のカソード電極として機能する。第２金属配線７２およびｎ+型拡散領域６５の平面形状や配置、接続状態は、それぞれ実施の形態１における第２金属配線および拡散ダイオードのｐ+型拡散領域と同様である。第３金属配線７３は、コンタクトホール６９ｄに埋め込まれてｎ+型層６８に接する。第３金属配線７３は、ポリシリコンダイオード８２のカソード電極として機能する。第３金属配線７３およびｎ+型層６８の平面形状や配置、接続状態は、それぞれ実施の形態１における第３金属配線およびポリシリコンダイオードのｐ+型層と同様である。
【００７７】
拡散ダイオード８１およびポリシリコンダイオード８２のアノード同士は、第１金属配線７１を介して電気的に接続される。第３金属配線７３（ポリシリコンダイオード８２のカソード電極）は横型保護素子８０の第１端子７４であり、第２金属配線７２（拡散ダイオード８１のカソード電極）は横型保護素子８０の第２端子７５である。第２端子７４は横型保護素子８０の低電位側となる低電位側端子であり、第２端子７５は横型保護素子８０の高電位側となる高電位側端子である。例えば、横型保護素子８０によりｐチャネルＭＯＳＦＥＴにゲート電圧をクランプする場合、横型保護素子８０の第１端子７４はｐチャネルＭＯＳＦＥＴのゲート端子ＶＧに接続され、第２端子７５は同ｐチャネルＭＯＳＦＥＴのソース端子に接続される。拡散ダイオード８１およびポリシリコンダイオード８２の平面的な外形寸法や、層間絶縁膜６９を介した積層構造は、実施の形態１と同様である。
【００７８】
拡散ダイオード８１を複数配置して多段接続する場合には、実施の形態１と同様に、拡散ダイオード８１ごとに第１，２金属配線７１，７２が設けられ、少なくとも最も前段（ｐチャネルＭＯＳＦＥＴ側）の拡散ダイオード８１上にポリシリコンダイオード８２が積層される。第１〜３金属配線７１〜７３のコンタクト部、および第１〜３金属配線７１〜７３の層間絶縁膜６９上の部分をそれぞれ構成する電極材料は、実施の形態１と同様である。半導体基体７０の裏面（ｎ+型支持基板６１の裏面）には、実施の形態１と同様に裏面電極７６が設けられている。裏面電極７６はＧＮＤ端子に接続されている。
【００７９】
次に、横型保護素子８０を用いたパワーＩＣ半導体装置の一例について、横型保護素子８０をｐチャネルＭＯＳＦＥＴのゲート保護用の保護素子とした場合を例に説明する。図９は、実施の形態２にかかる半導体装置の回路構成の一例を示す回路図である。図９に示すように、横型保護素子８０の第１端子７４は、第１入力端子９４と電流出力用のｐチャネルＭＯＳＦＥＴ（以下、第１ＭＯＳＦＥＴとする）９１のゲート端子ＶＧとの間に接続されている。横型保護素子８０の第２端子７５は、第１ＭＯＳＦＥＴ９１のソース端子に接続される。第１入力端子９４と横型保護素子８０の第１端子７４との間には、抵抗９２が接続されている。横型保護素子８０および抵抗９２は、外部から第１入力端子９４に入力された高電圧な出力制御信号を降圧する機能を有する。
【００８０】
横型保護素子８０は、少なくとも１段のポリシリコンダイオード８２と、その後段に多段接続された１段以上の拡散ダイオード８１と、を有する。横型保護素子８０によりクランプされる所定電圧は、実施の形態１と同様に、拡散ダイオード８１のブレイクダウン電圧と第２ダイオードの順方向電圧との総和であり、多段接続された拡散ダイオード８１の段数により調整される。拡散ダイオード８１の段数は、実施の形態１と同様に決定すればよい。図９には、横型保護素子８０が１段のポリシリコンダイオード８２と、その後段に多段接続した拡散ダイオード８１（ここでは３段、前段から順に符号８１ａ〜８１ｃを付す）と、を有する場合を示す。ポリシリコンダイオード８２のカソードは横型保護素子８０の第１端子７４であり、アノードは後段の拡散ダイオード８１ａのアノードに接続されている。拡散ダイオード８１ａ，８１ｂのカソードは、それぞれ後段の拡散ダイオード８１ｂ，８１ｃのアノードに接続されている。拡散ダイオード８１ｃのカソードは、横型保護素子８０の第２端子７５である。
【００８１】
出力制御信号がＬｏとなる通常動作時、実施の形態１と同様に、すべての拡散ダイオード８１ａ〜８１ｃは逆方向にバイアスされる。抵抗９２と横型保護素子８０の第１端子７４との間には、出力遮断用のｐチャネルＭＯＳＦＥＴ（以下、第２ＭＯＳＦＥＴとする）９３のドレイン端子が接続されている。第２ＭＯＳＦＥＴ９３のソース端子は、第１ＭＯＳＦＥＴ９１のソース端子に接続されている。第２ＭＯＳＦＥＴ９３は、遮断信号回路（不図示）により生成され第２入力端子９５に入力された遮断制御信号の情報（Ｌｏ）に基づいてオン状態となり、第１ＭＯＳＦＥＴ９１の電流出力を遮断する機能を有する。第２ＭＯＳＦＥＴ９３がオフ状態（遮断制御信号がＨｉとなる正常動作時）である場合、横型保護素子８０の第１端子７４は第２端子７５よりも低電位となる。一方、第２ＭＯＳＦＥＴ９３がオン状態（遮断制御信号がＬｏとなる異常動作時）である場合、横型保護素子８０の第１端子７４は第２端子７５とほぼ同等の電位となる。
【００８２】
次に、横型保護素子８０の動作について説明する。第１入力端子９４には、第１ＭＯＳＦＥＴ９１のオン・オフを制御する出力制御信号が入力される。入力電圧（出力制御信号）は、抵抗９２および横型保護素子８０により降圧される。この出力制御信号がＨｉである場合、第１ＭＯＳＦＥＴ９１はオフ状態を維持する。一方、出力制御信号がＬｏである場合、実施の形態１と同様に、ポリシリコンダイオード８２が順方向にバイアスされるとともに、拡散ダイオード８１ａ〜８１ｃが逆方向にバイアスされてブレイクダウンする。これにより、実施の形態１と同様に、第１ＭＯＳＦＥＴ９１のゲート端子ＶＧに横型保護素子８０によりクランプされた所定電圧が印加される。これによって、第１ＭＯＳＦＥＴ９１はオン状態となり、第１ＭＯＳＦＥＴ９１に電流が流れ外部へ出力される。
【００８３】
また、他の保護回路（不図示）がパワーＩＣ半導体装置の異常状態を検知した異常動作時には、第２入力端子９５に入力される遮断制御信号がＬｏになる。この場合、出力遮断用の第２ＭＯＳＦＥＴ９３がオン状態になり、第１ＭＯＳＦＥＴ９１のゲートをプルダウンして第１ＭＯＳＦＥＴ９１がオフ状態になる。このため、横型保護素子８０の第１端子７４は第２端子７５とほぼ同等の電位となる。また、多段接続された拡散ダイオード８１ａ〜８１ｃのうち、中間の拡散ダイオード８１ｂのカソードがフローティング状態になり、拡散ダイオード８１ｂに形成される縦方向の寄生トランジスタ（不図示）のベースがオープン（開放）状態になる。実施の形態２において縦方向の寄生トランジスタとは、ｐ-型半導体層６２、拡散ダイオード８１のｎ型拡散領域６３およびｐ+型拡散領域６４からなる寄生ｐｎｐトランジスタである。
【００８４】
寄生トランジスタ５１ｂのベースがオープン状態になることで、拡散ダイオード８１ｂには、第１金属配線（アノード）７１から寄生ｐｎｐトランジスタを介して基体裏面のＧＮＤ端子へ向う方向に漏れ電流（不図示）が発生する。この漏れ電流は直列接続された拡散ダイオード８１ａ〜８１ｃに順方向の電流経路を生じさせるが、第１端子７４から第２端子７５へ向う方向に流れる電流は拡散ダイオード８１ａに逆接続されたポリシリコンダイオード８２により遮断される。すなわち、拡散ダイオード８１ａに形成される縦方向の寄生トランジスタのベース電流は流れない。したがって、異常動作時に、拡散ダイオード８１ｂの寄生動作による意図しない電流が回路内に流れることを抑制することができる。拡散ダイオード８１ａ〜８１ｃとポリシリコンダイオード８２とを組み合わせて横型保護素子８０を構成することによる効果は実施の形態１と同様である。
【００８５】
以上、説明したように、実施の形態２によれば、ｐ型半導体基体を用いた場合においても実施の形態１と同様の効果を得ることができる。
【００８６】
（実施の形態３）
実施の形態３にかかる半導体装置として、実施の形態１に示す横型保護素子３０（図６Ｂ参照）と同一の半導体基体１０に他の構成部を配置した半導体装置について説明する。図１０は、実施の形態３にかかる半導体装置の構造を示す説明図である。図１０には、車載用のハイサイド型パワーＩＣの一例として、同一の半導体基体１０に、出力段用の縦型ＭＯＳＦＥＴ２１０と、この縦型ＭＯＳＦＥＴ２１０の制御回路用の回路素子である横型ＣＭＯＳと、横型保護素子３０と、を配置した場合を示す。図１０には、横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ２２０のみを図示する。横型保護素子３０は、横型ｎチャネルＭＯＳＦＥＴ２２０のゲート電極２２５を保護する機能を有する。
【００８７】
具体的には、半導体基体１０には、出力段用の縦型ＭＯＳＦＥＴ２１０を配置する出力段部と、制御回路用の横型ＣＭＯＳや横型保護素子３０などを配置する回路部と、が設けられている。これら縦型ＭＯＳＦＥＴ２１０、横型ＣＭＯＳおよび横型保護素子２０は、例えば、一般的なＣＭＯＳ製造プロセスにより製造（作製）される能動素子および受動素子で構成される。半導体基体１０のおもて面側には、出力端子（以下、ＯＵＴ端子とする）およびＧＮＤ端子が設けられている。半導体基体１０の裏面に接続された縦型ＭＯＳＦＥＴ２１０の裏面電極１６（ドレイン端子）は、車載用バッテリーが接続される電源電圧端子（ＶＣＣ端子）である。出力段部において、ｎ+型支持基板１およびｎ-型半導体層２はそれぞれ縦型ＭＯＳＦＥＴ２１０のｎ+型ドレイン層およびｎ-型ドリフト層として機能する。
【００８８】
縦型ＭＯＳＦＥＴ２１０は、例えば、トレンチ２０３、ゲート絶縁膜２０４、ゲート電極２０５、ｐ型ベース領域２０６、ｎ+型ソース領域２０７およびｐ++型拡散領域２０８からなるトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有する。ｐ型ベース領域２０６は、半導体基体１０のおもて面の表面層に選択的に設けられている。ｎ+型ソース領域２０７およびｐ++型拡散領域２０８は、それぞれｐ型ベース領域２０６の内部に選択的に設けられている。トレンチ２０３は、ｎ+型ソース領域２０７およびｐ型ベース領域２０６を貫通してｎ-型半導体層２に達する。ゲート電極２０５は、トレンチ２０３の内部にゲート絶縁膜２０４を介して設けられている。ｎ+型ソース領域２０７およびｐ++型拡散領域２０８は、ソース電極（おもて面電極（ソース端子）：不図示）に接し、ＯＵＴ端子に接続されている。
【００８９】
横型ｎチャネルＭＯＳＦＥＴ２２０は、ｐ型ベース領域２２１、ｎ+型ソース領域２２２、ｎ+型ドレイン領域２２３、ゲート絶縁膜２２４およびゲート電極２２５からなるプレーナゲート型のＭＯＳゲート構造を有する。ｐ型ベース領域２２１は、基体おもて面の表面層に、縦型ＭＯＳＦＥＴ２１０のｐ型ベース領域２０６と離して選択的に設けられている。ｎ+型ソース領域２２２およびｎ+型ドレイン領域２２３は、ｐ型ベース領域２２１の内部に互いに離して選択的に設けられている。ｐ型ベース領域２２１の、ｎ+型ソース領域２２２とｎ+型ドレイン領域２２３とに挟まれた部分の表面上には、ゲート絶縁膜２２４を介してゲート電極（ゲート端子）２２５が設けられている。ｎ+型ソース領域２２２はソース電極（ソース端子：不図示）に接し、ＧＮＤ端子に接続されている。ｎ+型ドレイン領域２２３はドレイン電極（ドレイン端子：不図示）に接する。横型ｎチャネルＭＯＳＦＥＴ２２０のドレイン電極は、横型ｎチャネルＭＯＳＦＥＴ２２０のソース・ドレイン間に電圧を印加するためのＶＤＤ端子である。
【００９０】
横型保護素子３０は、半導体基体１０のおもて面の表面層に選択的に設けられたｐ型拡散領域３に配置されている。ｐ型拡散領域３は、縦型ＭＯＳＦＥＴ２１０のｐ型ベース領域２０６および横型ｎチャネルＭＯＳＦＥＴ２２０のｐ型ベース領域２２１と離して配置されている。ｎ+型拡散領域４、ｐ+型拡散領域５、局部絶縁膜６、ｎ+型層７、ｐ+型層８、層間絶縁膜９および第１〜３金属配線１１〜１３の構成は、実施の形態１と同様である。ここでは、横型保護素子３０は、多段接続されたすべての拡散ダイオード２１（ここでは３段）上にそれぞれポリシリコンダイオード２２を積層した構成を例に説明する。横型保護素子３０の各拡散ダイオード２１および各ポリシリコンダイオード２２の接続状態は、図６Ｂに示す実施の形態１にかかる半導体装置の別の一例の横型保護素子と同様である。
【００９１】
横型保護素子３０において、符号の末尾に付したａは、最も前段（横型ｎチャネルＭＯＳＦＥＴ２２０側）の拡散ダイオード２１ａおよびポリシリコンダイオード２２ａの各構成部であることを示している。符号の末尾に付したｃは、最も後段の拡散ダイオード２１ｃおよびポリシリコンダイオード２２ｃの各構成部であることを示している。横型保護素子３０の第１端子１４は、最も前段のポリシリコンダイオード２２ａの第３金属配線（アノード端子）１３ａであり、横型ｎチャネルＭＯＳＦＥＴ２２０のゲート電極２２５に接続されている。横型保護素子３０の第２端子１５は、最も後段の拡散ダイオード２１ｃの第２金属配線（アノード端子）１２ｃであり、ＧＮＤ端子に接続されている。
【００９２】
また、実施の形態３に実施の形態２を適用し、半導体基体、半導体領域（または半導体層）およびポリシリコン層の導電型を反転させた構成としてもよい。
【００９３】
以上、説明したように、実施の形態３によれば、ｎチャネルＭＯＳＦＥＴおよびこのｎチャネルＭＯＳＦＥＴの保護用の横型保護素子と同一の半導体基体上に他の構成部を配置した場合においても実施の形態１，２と同様の効果を得ることができる。
【００９４】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば、横型保護素子を構成する拡散ダイオードおよびポリシリコンダイオードの段数や、各部の寸法および不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、プレーナゲート構造の横型ＭＯＳＦＥＴのゲート絶縁膜を保護する場合を例に説明しているが、これに限らず、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などＭＯＳＦＥＴ以外の横型半導体素子や、縦型半導体素子、トレンチゲート構造の半導体素子、ゲート絶縁膜以外の高電圧が印加される箇所の保護用途等にも本発明を適用可能である。また、上述した実施の形態３において、横型半導体素子と同一の半導体基体上に、出力段用や制御回路用の半導体素子以外の半導体素子を配置してもよい。各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型とした。
【産業上の利用可能性】
【００９５】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、縦型半導体素子と、当該縦型半導体素子またはその制御回路を保護する横型保護素子と、を同一の半導体基体に備えた半導体装置に有用であり、特にＭＯＳ型半導体素子のゲートを保護する横型保護素子を備えた半導体装置に適している。
【符号の説明】
【００９６】
１  ｎ+型支持基板
２  ｎ-型半導体層
３  ｐ型拡散領域
４  ｎ+型拡散領域
５  ｐ+型拡散領域
６，６６  局部絶縁膜
７  ｎ+型層
８  ｐ+型層
９，６９  層間絶縁膜
９ａ〜９ｄ，６９ａ〜６９ｄ  コンタクトホール
１０，７０  半導体基体
１１〜１３，７１〜７３  金属配線
１４，７４  横型保護素子の第１端子
１５，７５  横型保護素子の第２端子
１６，７６  裏面電極
１７ａ，１７ｂ，１８ａ，１８ｂ  金属配線のコンタクト部
２０，３０，８０  横型保護素子
２１，２１ａ〜２１ｃ，８１，８１ａ〜８１ｃ  拡散ダイオード
２２，２２ａ〜２２ｃ，８２  ポリシリコンダイオード
４１，９１  第１ＭＯＳＦＥＴ（保護対象素子）
４２，９２  抵抗
４３，９３  第２ＭＯＳＦＥＴ（出力遮断用素子）
４４，４５，９４，９５  入力端子
５１ａ〜５１ｃ  寄生トランジスタ
６１  ｐ+型支持基板
６２  ｐ-型半導体層
６３  ｎ型拡散領域
６４  ｐ+型拡散領域
６５  ｎ+型拡散領域
６７  ｐ+型層
６８  ｎ+型層
２０３トレンチ
２０４，２２４  ゲート絶縁膜
２０５，２２５  ゲート電極
２０６，２２１  ｐ型ベース領域
２０７，２２２  ｎ+型ソース領域
２０８  ｐ++型拡散領域
２１０  縦型ＭＯＳＦＥＴ
２２０  横型ｎチャネルＭＯＳＦＥＴ
２２３  ｎ+型ドレイン領域
【図１】
0006610114.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
0006610114.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0006610114.tif 000014
【図１３】
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【図１４】
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【図１５】
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