(57)【特許請求の範囲】
【請求項１】
複数のコイルを一体化した複合インダクタにおいて、
第１の直線上に巻軸を揃えて配置されたエッジワイズ巻きされた第１のコイル群と、
第２の直線上に巻軸を揃えて配置されたエッジワイズ巻きされた第２のコイル群と、
前記第１のコイル群および前記第２のコイル群を収納するコアと、
前記第１のコイル群および前記第２のコイル群とコアとを搭載する樹脂製のベースと
からなり、
前記第１のコイル群および前記第２のコイル群の巻軸は前記ベースの搭載面に対して平行であり、
前記第１のコイル群および前記第２のコイル群のそれぞれの端部は前記ベースの下面に引き出されて絶縁被覆の一部が剥離されて実装端子を構成し、
前記第１のコイル群のコイルと前記第２のコイル群のコイルとは互い違いに配置され、
前記第１のコイル群のコイルと前記第２のコイル群のコイルが巻軸方向から見て一部が重なっている
ことを特徴とする複合インダクタ。
【請求項２】
前記複合インダクタは、磁性粉含有樹脂からなる圧粉インダクタである
請求項１に記載の複合インダクタ
【請求項３】
前記複合インダクタは、板状のコアと、前記板状のコアの両面に配置された断面Ｅ字形状のからなる
請求項１に記載の複合インダクタ
【請求項４】
前記複数のコイルは４つのコイルであり、
前記第１のコイル群を、２つの対称な回路のうちの一方の回路で対で用い、
前記第２のコイル群を、２つの対称な回路のうちの他方の回路で対で用いた
請求項１乃至請求項３のいずれかに記載の複合インダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のインダクタが一体化された、それぞれのコイルの間の結合が略０である、複合インダクタに関するものである。
【０００２】
電子回路において、同一の電子部品が複数用いられる場合がある。そのような場合に、実装面積を減らすため、複数の電子部品を一体化した複合電子部品が用いられる。インダクタにおいても、複数のインダクタを一体化した複合インダクタを用いられることがある。一般的に複合インダクタは、それぞれのコイルが他のコイルに影響しないように、各インダクタ間の磁気結合を極力小さくしなければならない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２２４０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１６は、特許文献１に記載されている従来の複合インダクタの構造を説明するための図であり、図１６（ａ）は斜視図を示し、図１６（ｂ）は図１６（ａ）のＡ−Ａ縦断面図を示す。
【０００５】
図１６（ａ）と図１６（ｂ）に示すように、複合インダクタ５は、フェライトからなる断面Ｅ字形状のＥコア６、７と、フェライトからなる板状のＩコア８と、リング形状に巻回されたコイル１、２と、樹脂製のベース９からなるフェライトインダクタである。複合インダクタ５は、２ｉｎ１インダクタと呼ばれている。
【０００６】
Ｅコア６、７は、内部にコイル１、２をそれぞれ収納して、Ｉコア８の両面に配置され、ベース９上に搭載される。コイル１の端末１ａ、１ａおよびコイル２の端末２ｂ、２ｂは、ベース９の下面から引き出されて実装端子となっている。
【０００７】
複合インダクタ５は、Ｅコア６の中脚６ａとＩコア８の間、および、Ｅコア７の中脚７ａとＩコア８の間に、ギャップＧが設けられている。このギャップＧが磁気抵抗として機能するため、コイル１とコイル２との磁気結合が抑えられている。それでも、コイル１とコイル２の結合係数は１％以上あり、０にすることはできないという問題があった。
【０００８】
近年多く用いられている、磁性粉含有樹脂中にコイルを埋設する圧粉インダクタの場合は、ギャップを設けることは困難なうえ、たとえギャップを設けたとしても、磁性粉含有樹脂の比透磁率が数十程度と、フェライトの比透磁率が数百であることに比べて、かなり低いことから、ギャップによる結合係数の抑制効果が薄く、結合係数が相当大きくなってしまう。そのため、圧粉インダクタは複合インダクタに適さないという問題があった。
【課題を解決するための手段】
【０００９】
本発明の複合インダクタは、
複数のコイルを一体化した複合インダクタにおいて、
第１の直線上に巻軸を揃えて配置された第１のコイル群と、
第２の直線上に巻軸を揃えて配置された第２のコイル群とからなり、
前記第１のコイル群のコイルと前記第２のコイル群のコイルとは互い違いに配置され、
前記第１のコイル群のコイルと前記第２のコイル群のコイルが巻軸方向から見て一部が重なっていることを特徴とする。
【発明の効果】
【００１０】
本発明の複合インダクタによれば、簡単な構造で、各コイル間の磁気結合が略０である複合インダクタを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の複合インダクタの第１の実施例の透視斜視図である。
【図２】本発明の複合インダクタの第１の実施例の縦断面図である。
【図３】本発明の複合インダクタの第１の実施例のシミュレーション結果である。
【図４】本発明の複合インダクタの第１の実施例のシミュレーション結果である。
【図５】本発明の複合インダクタの原理を説明する模式断面図である。
【図６】本発明の複合インダクタの第２の実施例の斜視図である。
【図７】本発明の複合インダクタの第２の実施例の縦断面図である。
【図８】本発明の複合インダクタの第２の実施例のシミュレーション結果である。
【図９】一般的なデジタルアンプの回路図である。
【図１０】本発明の複合インダクタの第３の実施例の縦断面図である。
【図１１】本発明の複合インダクタの第３の実施例のシミュレーション結果である。
【図１２】チャンネル内のインダクタが結合した場合のデジタルアンプのシミュレーション結果である。
【図１３】チャンネル間のインダクタが結合した場合と、結合していない場合のデジタルアンプのシミュレーション結果である。
【図１４】多チャンネルＤＣ−ＤＣコンバータの回路図である。
【図１５】本発明の複合インダクタの第４の実施例の縦断面図である。
【図１６】従来の複合インダクタの斜視図と縦断面図である。
【発明を実施するための形態】
【実施例】
【００１２】
（実施例１）
図１は、本発明の複合インダクタの第１の実施例を説明するための透視斜視図であり、図２はその縦断面図である。
【００１３】
図１と図２に示すように、複合インダクタ５０は、絶縁被覆された導線がリング形状に巻回された２つのコイル１０、２０を磁性粉含有樹脂６０中に埋設して一体に成形した圧粉インダクタである。
コイル１０とコイル２０は、同一形状同一寸法で、開口面が平行、かつ、コイルの巻軸方向から見て開口面の一部が重なるように配置されている。
コイル１０、２０の端末は、複合インダクタ５０の外装に引き出されて、絶縁被覆が剥離されて実装端子となっている
【００１４】
コイル１０、２０の平均直径をＤ、高さをｈ、コイル１０の巻軸を軸Ｃ１、コイル２０の巻軸を軸Ｃ２とすると、軸Ｃ１と軸Ｃ２とは平行で、軸Ｃ１と軸Ｃ２の距離はＳ離れている。コイル１０とコイル２０の対峙する開口面の間の距離はｄ離れている。ここで平均直径は、（外径＋内径）／２である。
以降、軸の間の距離を軸間隔、対峙する開口面の間の距離をコイル間隔という。
【００１５】
発明者は、以下の２種のシミュレーションを行った結果、コイル１０とコイル２０との間の結合が略０になる場合があることを発見した。
【００１６】
（シミュレーション１）
まず、平均直径Ｄ＝６．４ｍｍ、高さｈ＝２．５ｍｍ、巻数Ｎ＝１０の２つのコイル１０、２０を、コイル間隔ｄ＝２ｍｍとして磁性粉含有樹脂中に埋設して、軸間隔Ｓを変化させた場合の、コイル１０とコイル２０の間の結合係数をシミュレーションした。図３は、その結果を示すグラフである。図３において、横軸はＳ／Ｄ、縦軸は結合係数ｋを示す。ここで、平均直径Ｄが一定なので、横軸Ｓ／Ｄは大きいほど、２つのコイルの巻軸が離れていることを示し、Ｓ／Ｄ＜１のときは、開口面が平面視で一部が重なっていることを示している。
図３の結果から、Ｓ／Ｄ＝０．７のとき結合係数ｋが略０になることがわかった。
【００１７】
（シミュレーション２）
次に、表１に示す条件１〜６で、同様のシミュレーションを行った。図４は、その結果を示すグラフである。図４において、横軸はＳ／Ｄ、縦軸は結合係数ｋを示す。
図４の結果から、平均直径Ｄ、コイル間隔ｄ、高さｈ、巻数Ｎの条件によって異なるが、軸間隔Ｓによって結合係数ｋが略０になることがわかった。
【００１８】
【表１】
0006531712.tif 000002
【００１９】
以下、本実施例の複合インダクタのコイル間の結合係数が０になる原理を、図５の模式縦断面図を用いて説明する。
【００２０】
図５に示すように、コイル２０に電流を流した場合、コイル２０の近傍を周回する磁束ｆ１、ｆ２と、コイル２０の遠方を周回する磁束ｆ３、ｆ４が生じる。磁束ｆ１、ｆ２はコイル２０のみを周回し、磁束ｆ３は、コイル１０の孔を図中下から上に貫いて周回し、磁束ｆ４は、コイル１０の孔を図中上から下に貫いて周回する。
【００２１】
ここで、磁束ｆ３と磁束ｆ４とは、コイル１０を貫く方向が互いに逆なので、磁束ｆ３と磁束ｆ４との差の絶対値｜ｆ４−ｆ３｜のみがコイル間の磁気結合に寄与する。磁束ｆ３と磁束ｆ４の大きさは、軸間隔Ｓにより変化するので、磁束ｆ３と磁束ｆ４を略等しい軸間隔Ｓとすれば、結合係数ｋを略０にすることが可能である。
【００２２】
上記した原理を、図３に当てはめて考えてみる。
Ｓ／Ｄ＝０のとき、つまり、コイル１０とコイル２０の巻軸が一致している場合、結合係数ｋは約１２％である。
Ｓ／Ｄが大きくなるに従い、つまり、コイル１０とコイル２０の重さなりが小さくなるに従い、磁束ｆ４は減少、磁束ｆ３は増加するので、｜ｆ４−ｆ３｜は減少する。その結果、結合係数ｋは徐々に減少していく。
Ｓ／Ｄ＝０．７３のとき、磁束ｆ４と磁束ｆ３が等しくなり、その結果、結合係数ｋ＝０になる。
Ｓ／Ｄがさらに大きくなると、磁束ｆ３は磁束ｆ４より大きくなるので、ｆ４−ｆ３は符号は反転、｜ｆ４−ｆ３｜は増加する。その結果、結合係数ｋは再び増加する。
Ｓ／Ｄが１より大きくなって、コイル１０とコイル２０とが完全に離れていくと、コイル間の影響は小さくなるので、結合係数ｋは０へ収束する。
【００２３】
なお、複合インダクタ５０は、コイル１０とコイル２０とを一体に成形しなくてもよい。一般的に、圧粉インダクタにおいて、成形後のコイル間の位置を制御して成形することは困難である。そこで、１つのコイルの中心を互いに位置をずらして埋設した、２つの圧粉インダクタを組み合わせて、図２に示した構造を実現してもよい。
【００２４】
また、条件２と条件３、および、条件５と条件６の結果の比較から、コイルの高さｈが高いほど、結合係数ｋの変化が穏やかな傾向がある。圧粉インダクタのように、埋設するコイルの位置を制御することが困難な場合は、結合係数ｋの変化が小さくなるように、できるだけコイルの高さｈを高くした方が、製造が容易になる。
【００２５】
なお、結合係数ｋを略０にしなくても、少しでも結合係数ｋを小さくできればよい場合もある。たとえば、条件３の圧粉インダクタであれば、０．６５≦Ｓ／Ｄ≦０．８１程度とすれば、従来の複合インダクタと同程度の、結合係数ｋ＜１％とすることができる。
【００２６】
（実施例２）
上記した複合インダクタは、圧粉成形による複合インダクタだったが、フェライトからなる複合インダクタであっても、上記した原理は成り立つ。図６および図７は、本発明の複合インダクタの第２の実施例を説明するための図であり、図６は斜視図を示し、図７（ａ）、図７（ｂ）はそれぞれ、図６のＡ−Ａ断面、Ｂ−Ｂ断面を示す。
【００２７】
複合インダクタ５１は、フェライトからなる断面Ｅ字形状のＥコア６１、７１と、フェライトからなる板状のＩコア８１と、樹脂製のベース９１と、絶縁被覆された導線がリング形状にエッジワイズ巻きされたコイル１１、２１と、樹脂製のベース９１とからなるフェライトインダクタである。
Ｅコア６１、７１は、内部にコイル１１、２１をそれぞれ収納して、Ｉコア８１の両面に配置され、ベース９１に搭載されている。コイル１１の端部１１ａ、１１ｂ、および、コイル２１の端部２１ａ、２１ｂは、ベース９１の下面から引き出されて、絶縁被覆の一部が剥離されて実装端子となっている。
【００２８】
ここで、Ｅコア６１の中脚６１ａの中心Ｃ６１と、Ｅコア７１の中脚７１ａの中心Ｃ７１は、それぞれ逆方向に偏って設けられている。そのため、組み立てられたときに、中脚の中心どうしの位置がずれる。また、複合インダクタ５１は、Ｅコア６１の中脚とＩコア８１の間、および、Ｅコア７１の中脚とＩコア８１の間に、ギャップＧが設けられている。
【００２９】
図８は、本実施例の複合インダクタ５１において、軸間隔Ｓを変化させた場合の、コイル１１とコイル２１の間の結合係数をシミュレーションした結果を示すグラフである。図８において、横軸はＳ／Ｄ、縦軸は結合係数ｋを示す。ここでコイル１１、２１の平均直径Ｄ＝５．８ｍｍである。
図８の結果から、Ｓ／Ｄ＝０（軸間隔Ｓ＝０、つまり、従来の複合インダクタと同様の構造）の場合は、結合係数ｋは２．４％もあるが、Ｓ／Ｄ＝０．６９（軸間隔Ｓ＝４ｍｍ）のときは、結合係数ｋが略０になっていることがわかる。
【００３０】
ところで、例えば、デジタルアンプとして良く用いられるＢＴＬ（Ｂｒｉｄｇｅ  Ｔｉｅｄ  Ｌｏａｄ）接続のデジタルアンプ回路では、１チャンネル毎に２つのインダクタが用いられるため、左右２チャンネルで合計４つのインダクタが必要になる。
【００３１】
図９は、ＢＴＬ接続のデジタルアンプの１チャンネル分の回路図である。
直列に接続されたｎ型ＭＯＳのトランジスタＴｒ２、Ｔｒ１、および、直列に接続されたｎ型ＭＯＳのトランジスタのＴｒ４、Ｔｒ３が、電源＋Ｖと−Ｖの間に接続されている。
音声などの入力信号が、コンパレータＣＭＰに入力された入力信号Ｖｉｎと三角波の基準信号と比較することにより、ＰＷＭ変調されたＰＷＭ信号が生成される。ゲートドライバ１は、ＰＷＭ信号からトランジスタＴｒ１、Ｔｒ２の駆動信号ＶＧ１、ＶＧ２が生成する。駆動信号ＶＧ１、ＶＧ２はトランジスタＴｒ１およびトランジスタＴｒ２のゲートに接続される。
ゲートドライバ２は、ＰＷＭ信号を反転したｎＰＷＭ信号からトランジスタＴｒ３、Ｔｒ４の駆動信号ＶＧ３、ＶＧ４が生成する。駆動信号ＶＧ３、ＶＧ４はトランジスタＴｒ３およびトランジスタＴｒ４のゲートにそれぞれ接続される。
トランジスタＴｒ１のドレインとトランジスタＴｒ２のソースの接続点ＶＳＷ１は、インダクタＬ１とコンデンサＣ１からなるＬＣフィルタに入力され、出力Ｖｏｕｔ１がスピーカＳＰの一方の端子に接続される。
同様に、トランジスタＴｒ３のドレインとトランジスタＴｒ４のソースの接続点ＶＳＷ２は、インダクタＬ２とコンデンサＣ２からなるＬＣフィルタに入力され、出力Ｖｏｕｔ２がスピーカＳＰの他方の端子に接続されている。以降、Ｖｏｕｔ１とＶｏｕｔ２の間の電圧を出力信号Ｖｏｕｔという。
【００３２】
ステレオの場合は、図９に示す回路と同様な回路がもう一つ必要となり、このような場合には、４つのコイルが一体化された複合インダクタが、実装面積を減らすために有用である。
【００３３】
（実施例３）
図１０は、本発明の複合インダクタの第３の実施例を説明するための縦断面図である。図１０に示すように、複合インダクタ５２は、絶縁被覆された導線がリング形状に巻回された２つのコイル１２、２２、３２、４２を磁性粉含有樹脂６２中に埋設して一体に成形した圧粉インダクタである。複合インダクタ５２は、４ｉｎ１インダクタと呼ばれている。
【００３４】
コイル１２、２２、３２、４２は、同一形状、同一寸法で、開口面が平行に配置されている。
コイル１２とコイル３２は、それぞれの巻軸が軸Ｃ１２上に配置され、コイル２２とコイル４２は、それぞれの巻軸が軸Ｃ２２上に配置され、コイル１２、２２、３２、４２は、互い違いに配置されている。
【００３５】
コイル１２、２２、３２、４３の端末は、複合インダクタ５２の外装に引き出されて、絶縁被覆が剥離されて実装端子となっている。
【００３６】
図１１は、軸Ｃ１２と軸Ｃ２２の間の軸間隔Ｓに対する結合係数ｋをシミュレーションした結果を示すグラフである。図１１において、
○印は、
コイル１２とコイル２２の間の結合係数ｋ１２、
コイル２２とコイル３２の間の結合係数ｋ２３、または、
コイル３２とコイル４２の間の結合係数ｋ３４を示し、
△印は、
コイル１２とコイル３２の間の結合係数ｋ１３、または、
コイル２２とコイル４２の間の結合係数ｋ２４を示す。
【００３７】
図１１の結果から、異なる直線上の隣接するコイルどうしは、結合係数ｋを０にできるが、巻軸が同一直線上のコイルどうしは、巻軸が異なる直線上の隣接するコイルどうしよりも距離が離れているにもかかわらず、結合係数ｋを０にできないことがわかる。
【００３８】
ここで、図９の回路図において、インダクタＬ１とインダクタＬ２の結合係数ｋが変化した場合、入力信号ＶｉｎとＬＣフィルタの出力信号Ｖｏｕｔの波形を比較するシミュレーションを行った。図１２はそのシミュレーション結果を示すグラフである。
図１２の結果から、結合係数ｋ＝３０％の場合、出力信号Ｖｏｕｔの歪みは大きいが、結合係数ｋ＝６％の場合は、結合係数ｋ＝０％の場合とそれほど変わらないことが分かる。
【００３９】
また、図９の回路をＣＨ１とＣＨ２の２つ用意し、ＣＨ１とＣＨ２のインダクタＬ１同士の結合係数が０％と６％の場合に、ＣＨ２の入力信号とＣＨ２の出力信号Ｖｏｕｔの波形を比較するシミュレーションを行った。図１３はそのシミュレーション結果を示すグラフであり、図１３（ａ）は、結合係数ｋ＝０の場合を示し、図１３（ｂ）は、結合係数ｋ＝６％の場合を示す。なお、ＣＨ１の入力信号Ｖｉｎは１０ＫＨｚの正弦波、ＣＨ２の入力信号Ｖｉｎは２ＫＨｚの正弦波、ＰＷＭ変調の周波数は４５０ＫＨｚとした。
【００４０】
図１３（ａ）と図１３（ｂ）の結果から、結合係数ｋ＝６％の場合であっても、ＣＨ２の出力信号の波形が歪んでいることが分かる。
【００４１】
上記の結果から、ＢＴＬ接続のデジタルアンプのＬＣフィルタ回路は、同じチャネル内のインダクタどうしであれば、２つのコイルに流れる電流は常に同じなので、多少の結合は許容できるが、異なるチャネル２つのコイルに流れる電流は異なるため、チャネル間の結合はできるだけ避けた方がよいことが分かる。
したがって、図１０に示した複合インダクタ５２を図９に示したＢＴＬ接続のデジタルアンプの回路図に用いる場合は、コイル１２とコイル３２の対を一方のチャンネルに用い、コイル２２とコイル４２の対を他方のチャンネルに用いることが最適であることが分かる。
【００４２】
なお、複合インダクタ５２において、コイル２２とコイル３２は両側にコイルがあるのに対して、コイル１２とコイル４２は片側にしかコイルがない。そのため、コイル１２とコイル２２、および、コイル３２とコイル４２は、完全に同じ形状であったとしてもインダクタンス値に差が生じる。そのような場合には、コイル１２から複合インダクタの端面までの厚みｔ１、および、コイル４２から複合インダクタの端面までの厚みｔ２で、個々のコイルのインダクタンスを調整して、複合インダクタの特性を最適化すればよい。
【００４３】
なお、本実施例では、４ｉｎ１インダクタの結合の関係を説明するために、ＢＴＬ接続のデジタルアンプ回路を用いて説明をしたが、デジタルアンプに限らず、例えば、図１４に示すような多チャンネルのＤＣ−ＤＣコンバータにも、上記した結合の関係を考慮して複合インダクタを採用することにより、実装面積を低減すると同時にＤＣＤＣコンバータの動作の安定化を確保することができる。また、一体化するコイルは２個と４個に限らず、さらに多くのコイルを一体化してもよい。
【００４４】
（実施例４）
上記した実施例は、コイルは全て同じサイズであったが、異なるサイズであってもよい。
図１５は、本発明の複合インダクタの第４の実施例を説明するための縦断面図である。
【００４５】
図１５に示すように、複合インダクタ５３は、コイル１３と、コイル１３より直径の小さなコイル２３、３３とを磁性体含有樹脂６３に埋設して一体に成形した圧粉インダクタである。
コイル１３の巻軸を軸Ｃ１３、コイル２３の巻軸を軸Ｃ２３、コイル３３の巻軸を軸Ｃ３３とすると、コイル１３、２３、３３は、軸Ｃ２３と軸Ｃ３３の中間が軸Ｃ１３になり、コイル２３とコイル３３は、開口面を同一平面上に配置され、コイル１３は、コイル２３およびコイル３３と段違いになるように配置される。この場合、コイル１３と２３、およびコイル１３と３３の間の結合係数が略ゼロになると同時に、同一平面上に配置されたコイル２３と３３の間の結合係数は、軸間隔が大きく完全に離れているので、低く抑えることができる。
【００４６】
このように、コイルの形状は同一形状に限らない。たとえば、コイルの形状が円形以外の楕円や長方形など様々な形状のコイルを用いることも可能である。コイルの一部が重なっていれば、本発明が適用可能である。
【符号の説明】
【００４７】
複合インダクタ  ５、５０、５１、５２、５３
コイル  １、２、１０，１１、１２、１３、２０、２１、２２、２３、３２、３３、４２
磁性体含有樹脂  ６、６０、６２、６３
Ｅコア  ６、７、６１、７１
Ｉコア  ８、８１
ベース  ９、９１
【図１】
0006531712.tif 000003
【図２】
0006531712.tif 000004
【図３】
0006531712.tif 000005
【図４】
0006531712.tif 000006
【図５】
0006531712.tif 000007
【図６】
0006531712.tif 000008
【図７】
0006531712.tif 000009
【図８】
0006531712.tif 000010
【図９】
0006531712.tif 000011
【図１０】
0006531712.tif 000012
【図１１】
0006531712.tif 000013
【図１２】
0006531712.tif 000014
【図１３】
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【図１４】
0006531712.tif 000016
【図１５】
0006531712.tif 000017
【図１６】
0006531712.tif 000018