(57)【特許請求の範囲】
【請求項１】
基準電圧を生成する基準電圧生成部と、
前記基準電圧に応じた電源電圧を生成して負荷に供給する電源部と、
装置全体の動作を統括的に制御する制御部と、
を有し、
前記基準電圧生成部は、
温度に応じた温度検出電圧を生成する温度検出回路と、
前記制御部からの第１デジタル信号に応じて１以上の範囲で可変制御される第１利得で入力電圧を増幅することにより中間電圧を生成する第１可変利得増幅器と、前記制御部からの第２デジタル信号に応じて１以下の範囲で可変制御される第２利得で前記中間電圧を増幅することにより出力電圧を生成する第２可変利得増幅器と、を有し、前記入力電圧として前記温度検出電圧の入力を受け付ける可変利得増幅回路と、
前記制御部からの第３デジタル信号に応じたオフセット電圧を前記可変利得増幅回路の出力電圧に与えてベース基準電圧を生成するオフセット調整回路と、
前記制御部からの第４デジタル信号に応じた上限基準電圧を生成する上限設定回路と、
前記制御部からの第５デジタル信号に応じた下限基準電圧を生成する下限設定回路と、
前記ベース基準電圧、前記上限基準電圧、及び、前記下限基準電圧のいずれか一つを前記基準電圧として選択出力するセレクタ回路と、
を含むことを特徴とする電源装置。
【請求項２】
前記セレクタ回路は、前記ベース基準電圧が前記上限基準電圧よりも高いときに前記上限基準電圧を選択出力し、前記ベース基準電圧が前記下限基準電圧よりも低いときに前記下限基準電圧を選択出力し、それ以外のときに前記ベース基準電圧を選択出力することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記制御部は、前記温度検出電圧が上限閾値電圧となったときに前記ベース基準電圧が前記上限基準電圧となり、かつ、前記温度検出電圧が下限閾値電圧となったときに前記ベース基準電圧が前記下限基準電圧となるように、前記可変利得増幅回路の利得と前記オフセット電圧を決定することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記上限基準電圧、前記下限基準電圧、前記上限閾値電圧、及び、前記下限閾値電圧の各設定値を格納する記憶部をさらに有し、
前記制御部は、前記記憶部に格納された各設定値を参照して前記第１〜第５デジタル信号を生成することを特徴とする請求項３に記載の電源装置。
【請求項５】
基準電圧を生成する基準電圧生成部と、
前記基準電圧に応じた電源電圧を生成して負荷に供給する電源部と、
装置全体の動作を統括的に制御する制御部と、
を有し、
前記基準電圧生成部は、
前記制御部からの第１デジタル信号に応じて１以上の範囲で可変制御される第１利得で入力電圧を増幅することにより中間電圧を生成する第１可変利得増幅器と、前記制御部からの第２デジタル信号に応じて１以下の範囲で可変制御される第２利得で前記中間電圧を増幅することにより出力電圧を生成する第２可変利得増幅器と、を有する可変利得増幅回路と、
前記制御部からの第３デジタル信号に応じたオフセット電圧を前記可変利得増幅回路の出力電圧に与えてベース基準電圧を生成するオフセット調整回路と、
を含むことを特徴とする電源装置。
【請求項６】
基準電圧を生成する基準電圧生成部と、
前記基準電圧に応じた電源電圧を生成して負荷に供給する電源部と、
装置全体の動作を統括的に制御する制御部と、
を有し、
前記基準電圧生成部は、
温度に応じた温度検出電圧を生成する温度検出回路と、
前記制御部からの第１デジタル信号に応じて１以上の範囲で可変制御される第１利得で入力電圧を増幅することにより中間電圧を生成する第１可変利得増幅器と、前記制御部からの第２デジタル信号に応じて１以下の範囲で可変制御される第２利得で前記中間電圧を増幅することにより出力電圧を生成する第２可変利得増幅器と、を有し、前記入力電圧として前記温度検出電圧の入力を受け付ける可変利得増幅回路と、
を含むことを特徴とする電源装置。
【請求項７】
請求項１〜請求項６のいずれか一項に記載の電源装置と、
前記電源装置から電源電圧の供給を受けて動作する負荷と、
を有することを特徴とする電子機器。
【請求項８】
前記負荷は、液晶表示パネルであることを特徴とする請求項７に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅回路に関する。
【背景技術】
【０００２】
図８は、可変利得増幅器の一従来例を示す回路図である。本従来例の可変利得増幅器１００は、バッファアンプ１０１と、ＤＡＣ［digital to analog converterer］１０２とを有する。
【０００３】
バッファアンプ１０１は、非反転入力端（＋）に入力される入力電圧ＶＩＮと、反転入力端（−）に入力される帰還電圧ＶＦＢとが一致するように、出力電圧ＶＯＵＴを生成する。ＤＡＣ１０２は、バッファアンプ１０１の負帰還ループ内に挿入されており、デジタルデータＴＨＩＤをデジタル／アナログ変換することにより、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢを生成する。
【０００４】
なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５２１０９１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
確かに、上記従来例の可変利得増幅器１００であれば、デジタルデータＴＨＩＤのデータ値を適宜調整することにより、その利得Ｇを可変制御することが可能である。
【０００７】
しかしながら、上記従来例の可変利得増幅器１００では、その利得Ｇを１よりも小さい値に設定することができないので、その用途によっては利用することができなかった。
【０００８】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、その利得を広範囲かつ高精度に可変制御することのできる可変利得増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本明細書中に開示されている可変利得増幅回路は、制御部からの第１デジタル信号に応じて１以上の範囲で可変制御される第１利得で入力電圧を増幅することにより中間電圧を生成する第１可変利得増幅器と、前記制御部からの第２デジタル信号に応じて１以下の範囲で可変制御される第２利得で前記中間電圧を増幅することにより出力電圧を生成する第２可変利得増幅器と、を有する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成る可変利得増幅回路は、前記可変利得増幅回路の利得を１以上に設定するときには、前記第２利得を１に固定した上で前記第１利得が所望値に設定され、前記可変利得増幅回路の利得を１以下に設定するときには、前記第１利得を１に固定した上で前記第２利得が所望値に設定される構成（第２の構成）にするとよい。
【００１１】
また、上記第１または第２の構成から成る可変利得増幅回路において、前記第１可変利得増幅器は、前記中間電圧を電源として前記第１デジタル信号を第１アナログ電圧に変換する第１ＤＡＣと、前記入力電圧と前記第１アナログ電圧とが一致するように前記中間電圧を生成する第１バッファアンプと、を含む構成（第３の構成）にするとよい。
【００１２】
また、上記第１〜第３いずれかの構成から成る可変利得増幅回路において、前記第２可変利得増幅器は、前記中間電圧を電源として前記第２デジタル信号を第２アナログ電圧に変換する第２ＤＡＣと、前記第２アナログ電圧を前記出力電圧として出力する第２バッファアンプと、を含む構成（第４の構成）にするとよい。
【００１３】
また、本明細書に開示されている電源装置は、基準電圧を生成する基準電圧生成部と、前記基準電圧に応じた電源電圧を生成して負荷に供給する電源部と、装置全体の動作を統括的に制御する制御部と、を有し、前記基準電圧生成部は、温度に応じた温度検出電圧を生成する温度検出回路と、その入力電圧として前記温度検出電圧の入力を受け付ける上記第１〜第４いずれかの構成から成る可変利得増幅回路と、前記制御部からの第３デジタル信号に応じたオフセット電圧を前記可変利得増幅回路の出力電圧に与えてベース基準電圧を生成するオフセット調整回路と、前記制御部からの第４デジタル信号に応じた上限基準電圧を生成する上限設定回路と、前記制御部からの第５デジタル信号に応じた下限基準電圧を生成する下限設定回路と、前記ベース基準電圧、前記上限基準電圧、及び、前記下限基準電圧のいずれか一つを前記基準電圧として選択出力するセレクタ回路と、を含む構成（第５の構成）とされている。
【００１４】
なお、上記第５の構成から成る電源装置において、前記セレクタ回路は、前記ベース基準電圧が前記上限基準電圧よりも高いときに前記上限基準電圧を選択出力し、前記ベース基準電圧が前記下限基準電圧よりも低いときに前記下限基準電圧を選択出力し、それ以外のときに前記ベース基準電圧を選択出力する構成（第６の構成）にするとよい。
【００１５】
また、上記第６の構成から成る電源装置において、前記制御部は、前記温度検出電圧が上限閾値電圧となったときに前記ベース基準電圧が前記上限基準電圧となり、かつ、前記温度検出電圧が下限閾値電圧となったときに前記ベース基準電圧が前記下限基準電圧となるように、前記可変利得増幅回路の利得と前記オフセット電圧を決定する構成（第７の構成）にするとよい。
【００１６】
また、上記第７の構成から成る電源装置は、前記上限基準電圧、前記下限基準電圧、前記上限閾値電圧、及び、前記下限閾値電圧の各設定値を格納する記憶部をさらに有し、前記制御部は、前記記憶部に格納された各設定値を参照して前記第１〜第５デジタル信号を生成する構成（第８の構成）にするとよい。
【００１７】
また、本明細書中に開示されている電子機器は、上記第５〜第８いずれかの構成から成る電源装置と、前記電源装置から電源電圧の供給を受けて動作する負荷と、を有する構成（第９の構成）とされている。
【００１８】
なお、上記第９の構成から成る電子機器において、前記負荷は、液晶表示パネルである構成（第１０の構成）にするとよい。
【発明の効果】
【００１９】
本明細書中に開示されている可変利得増幅回路であれば、その利得を広範囲かつ高精度に可変制御することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】可変利得増幅回路の一構成例を示す回路図
【図２】電源装置の一構成例を示すブロック図
【図３】基準電圧生成部の一構成例を示す回路図
【図４】セレクタ回路の動作を説明するための論理値表
【図５】利得及びオフセットの第２調整例を示すテーブル
【図６】利得及びオフセットの第３調整例を示すテーブル
【図７Ａ】電子機器（液晶テレビ）の外観図
【図７Ｂ】電子機器（スマートフォン）の外観図
【図７Ｃ】電子機器（タブレットＰＣ）の外観図
【図７Ｄ】電子機器（ノートＰＣ）の外観図
【図８】可変利得増幅器の一従来例を示す回路図
【発明を実施するための形態】
【００２１】
＜可変利得増幅回路＞
図１は、可変利得増幅回路の一構成例を示す回路図である。本構成例の可変利得増幅回路１０は、第１可変利得増幅器１１と、第２可変利得増幅器１２と、を有する。
【００２２】
第１可変利得増幅器１１は、第１ＤＡＣ１１１と第１バッファアンプ１１２を含み、第１利得Ｇ１で入力電圧Ｖｉｎを増幅することにより中間電圧Ｖｍを生成する。
【００２３】
第１ＤＡＣ１１１は、中間電圧Ｖｍを電源としてバッファアンプ１１２の負帰還ループ内に挿入されており、制御部（図示せず）から入力されるｎビットの第１デジタル信号Ｄ１（＝１〜２n）を第１アナログ電圧Ａ１（＝Ｖｍ×Ｄ１／２n）に変換する。なお、第１ＤＡＣ１１１のデジタル／アナログ変換方式としては、実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。
【００２４】
第１バッファアンプ１１２は、非反転入力端（＋）に入力される入力電圧Ｖｉｎと、反転入力端（−）に入力される第１アナログ電圧Ａ１とが一致（イマジナリショート）するように、中間電圧Ｖｍ（＝Ｖｉｎ×２n／Ｄ１）を生成する。
【００２５】
すなわち、第１利得Ｇ１（＝２n／Ｄ１）は、第１デジタル信号Ｄ１のデータ値に応じて１以上の範囲で可変制御される。より具体的に述べると、第１利得Ｇ１は、第１デジタルデータＤ１のデータ値が小さいほど高くなり、逆に、第１デジタルデータＤ１のデータ値が大きいほど低くなる。
【００２６】
第２可変利得増幅器１２は、第２ＤＡＣ１２１と第２バッファアンプ１２２を含み、第２利得Ｇ２で中間電圧Ｖｍを増幅することにより出力電圧Ｖｏｕｔを生成する。
【００２７】
第２ＤＡＣ１２１は、中間電圧Ｖｍを電源として制御部（図示せず）から入力されるｍビットの第２デジタル信号Ｄ２（＝１〜２m）を第２アナログ電圧Ａ２（＝Ｖｍ×Ｄ２／２m）に変換する。なお、第２ＤＡＣ１２１のデジタル／アナログ変換方式としては、実績のある従来方式（Ｒ／２Ｒ方式やストリング方式など）を採用すればよい。
【００２８】
第２バッファアンプ１２２は、非反転入力端（＋）に入力される第２アナログ電圧Ａ２と、反転入力端（−）に入力される出力電圧Ｖｏｕｔとが一致（イマジナリショート）するように、出力電圧Ｖｏｕｔ（＝Ａ２＝Ｖｍ×Ｄ２／２m）を生成する。
【００２９】
すなわち、第２利得Ｇ２（＝Ｄ２／２m）は、第２デジタル信号Ｄ２のデータ値に応じて１以下の範囲で可変制御される。より具体的に述べると、第２利得Ｇ２は、第２デジタルデータＤ２のデータ値が小さいほど低くなり、逆に、第２デジタルデータＤ２のデータ値が大きいほど高くなる。
【００３０】
ここで、可変利得増幅回路１０の利得Ｇは、第１利得Ｇ１と第２利得Ｇ２とを掛け合わせた積算値（＝Ｇ１×Ｇ２）として表すことができる。従って、可変利得増幅回路１０の利得Ｇを１以上に設定するときには、第２利得Ｇ２を１に固定した上で第１利得Ｇ１が所望値に設定すればよく、可変利得増幅回路１０の利得Ｇを１以下に設定するときには、第１利得Ｇ１を１に固定した上で第２利得Ｇ２が所望値に設定すればよい。
【００３１】
このような構成とすることにより、可変利得増幅回路１０の利得Ｇ（＝Ｇ１×Ｇ２）を広範囲かつ高精度に可変制御することが可能となる。
【００３２】
＜電源装置＞
図２は、可変利得増幅回路１０が適用される電源装置の一構成例を示すブロック図である。本構成例の電源装置Ｘは、液晶表示パネルＹへの電力供給手段であり、基準電圧生成部Ｘ１０と、電源部Ｘ２０と、制御部Ｘ３０と、記憶部Ｘ４０と、インタフェイス部Ｘ５０と、を有する。
【００３３】
基準電圧生成部Ｘ１０は、温度Ｔに応じた基準電圧Ｖｒｅｆを生成して電源部Ｘ２０に出力する。特に、基準電圧生成部Ｘ１０は、制御部Ｘ３０からの第１デジタル信号Ｄ１〜第５デジタル信号Ｄ５に応じて基準電圧Ｖｒｅｆの入出力特性（温度特性）を任意に調整する機能を備えている。この機能については後ほど詳述する。
【００３４】
電源部Ｘ２０は、電源電圧Ｖｐｏｗ（またはその分圧電圧）と基準電圧Ｖｒｅｆとが一致するように出力帰還制御を行うことにより、基準電圧Ｖｒｅｆに応じた電源電圧Ｖｐｏｗを生成して液晶表示パネルＹに供給する。電源部Ｘ２０としては、スイッチングレギュレータ、シリーズレギュレータ（ＬＤＯ［low drop-out］レギュレータなど）、または、チャージポンプなどを用いることが可能である。なお、電源部Ｘ２０の出力形式は、降圧型、昇圧型、及び、昇降圧型のいずれであっても構わない。また、電源部Ｘ２０の出力極性（正出力及び負出力）についても不問である。
【００３５】
制御部Ｘ３０は、電源装置Ｘ全体の動作を統括的に制御する主体であり、マイコンなどのロジック回路を好適に用いることができる。特に、制御部Ｘ３０は、基準電圧Ｖｒｅｆの入出力特性（温度特性）を任意に調整すべく、記憶部Ｘ４０に格納された種々の設定値（Ｖｒｅｆ＿ＬＴ、Ｖｒｅｆ＿ＨＴ、Ｖａ＿ＬＴ、Ｖａ＿ＨＴ）を参照して第１デジタル信号Ｄ１〜第５デジタル信号Ｄ５を生成する機能を備えている。この機能については後ほど詳述する。
【００３６】
記憶部Ｘ４０は、制御部Ｘ３０によって参照される種々の設定値（Ｖｒｅｆ＿ＬＴ、Ｖｒｅｆ＿ＨＴ、Ｖａ＿ＬＴ、Ｖａ＿ＨＴ）を不揮発的に格納する。なお、記憶部Ｘ４０としては、ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］、ＯＴＰＲＯＭ［one time programmable ROM］、或いは、フラッシュメモリなどを好適に用いることができる。
【００３７】
インタフェイス部Ｘ５０は、制御部Ｘ３０や記憶部Ｘ４０と外部機器との間でデータ通信を行うためのフロントエンドである。例えば、記憶部Ｘ４０の格納される種々の設定値（Ｖｒｅｆ＿ＬＴ、Ｖｒｅｆ＿ＨＴ、Ｖａ＿ＬＴ、Ｖａ＿ＨＴ）は、インタフェイス部Ｘ５０を介して電源装置Ｘの外部から任意に書き込むことが可能である。
【００３８】
＜基準電圧生成部＞
図３は、基準電圧生成部Ｘ１の一構成例を示す回路図である。本構成例の基準電圧生成部Ｘ１は、可変利得増幅回路１０と、オフセット調整回路２０と、温度検出回路３０と、上限設定回路４０と、下限設定回路５０と、セレクタ回路６０と、を含む。
【００３９】
可変利得増幅回路１０は、先出の図１で示した回路構成であり、ゲインＧ（＝Ｇ１×Ｇ２）で温度検出電圧Ｖａを増幅することにより出力電圧Ｖｂ（＝Ｖａ×Ｇ）を生成する。なお、第１可変利得増幅器１１の第１ゲインＧ１は、制御部Ｘ３０からの第１デジタル信号Ｄ１によって１以上の範囲で可変制御される。また、第２可変利得増幅器１２の第２ゲインＧ２は、制御部Ｘ３０からの第２デジタル信号Ｄ２によって１以下の範囲で可変制御される。この点については先と同様であるので、重複した説明を割愛する。
【００４０】
オフセット調整回路２０は、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ２１と、オペアンプ２２と、ＤＡＣ２３と、抵抗２４及び２５（抵抗値Ｒ２４及びＲ２５）と、電流源２６を含む。トランジスタ２１のドレインは、抵抗２５を介して可変利得増幅回路１０の出力端（出力電圧Ｖｂの印加端）に接続される一方、ベース基準電圧Ｖｃの出力端として後段のセレクタ回路６０にも接続されている。トランジスタ２１のソースは、抵抗２４を介して接地端に接続されている。トランジスタ２１のゲートは、オペアンプ２２の出力端に接続されている。オペアンプ２２の非反転入力端（＋）は、ＤＡＣ２３の出力端（第３アナログ電圧Ａ３の印加端）に接続されている。オペアンプ２２の反転入力端（−）は、トランジスタ２１のソース（ソース電圧Ｖｓの印加端）に接続されている。ＤＡＣ２３の入力端は、第３デジタル信号Ｄ３の印加端に接続されている。電流源２６は、電源電圧ＡＶＤＤの印加端とトランジスタ２１のドレイン（ベース基準電圧Ｖｃの印加端）との間に接続されており、一定の上側電流ＩＨを生成する。
【００４１】
ＤＡＣ２３は、第３デジタル信号Ｄ３を第３アナログ電圧Ａ３に変換する。オペアンプ２２は、非反転入力端（＋）に入力される第３アナログ電圧Ａ３と、反転入力端（−）に入力されるソース電圧Ｖｓとが一致（イマジナリショート）するようにトランジスタ２１のゲート電圧を生成する。従って、抵抗２４の両端間には第３アナログ電圧Ａ３が印加されるので、抵抗２４には第３アナログ電圧Ａ３に応じた下側電流ＩＬ（＝Ａ３／Ｒ２４）が流れる。ここで、抵抗２５には、上側電流ＩＨと下側電流ＩＬの差分に応じたオフセット電流Ｉｏｆｓ（＝ＩＨ−ＩＬ）が流れる。従って、抵抗２５の両端間には、オフセット電流Ｉｏｆｓに応じたオフセット電圧Ｖｏｆｓ（＝Ｉｏｆｓ×Ｒ２５）が発生する。その結果、ベース基準電圧Ｖｃは、出力電圧Ｖｂに対してオフセット電圧Ｖｏｆｓを加減算した電圧値（Ｖｃ＝Ｖｂ±Ｖｏｆｓ）となる。
【００４２】
なお、抵抗２４の抵抗値Ｒ２４は、第３デジタル信号Ｄ３がその中間値であるときにＩＨ＝ＩＬとなるように設計しておくとよい。このような設計により、第３デジタル信号Ｄ３が中間値であるときには、オフセット電流Ｉｏｆｓがゼロとなるので、オフセット電圧Ｖｏｆｓもゼロとなり、オフセットなしのベース基準電圧Ｖｃ（＝出力電圧Ｖｂ）が得られる。以下、オフセットなしのベース基準電圧ＶｃをＶｃ０として規定する。
【００４３】
第３デジタル信号Ｄ３を中間値よりも大きくすれば、ＩＨ＜ＩＬとなる。従って、オフセット電流Ｉｏｆｓは、可変利得増幅回路１０の出力端から、抵抗２５、トランジスタ２１、及び、抵抗２４を介して接地端に至る経路で流れる。その結果、オフセット調整回路２０では、出力電圧Ｖｂからオフセット電圧Ｖｏｆｓを差し引いたベース基準電圧Ｖｃが生成されるので、Ｖｃ＜Ｖｃ０となる。
【００４４】
逆に、第３デジタル信号Ｄ３を中間値よりも小さくすればＩＨ＞ＩＬとなる。従って、オフセット電流Ｉｏｆｓは、電源電圧ＡＶＤＤの印加端から、電流源２６、抵抗２５、及び、第２バッファアンプ１２２を介して接地端に至る経路で流れる。その結果、オフセット調整回路２０では、出力電圧Ｖｂにオフセット電圧Ｖｏｆｓを足し合わせたベース基準電圧Ｖｃが生成されるので、Ｖｃ＞Ｖｃ０となる。
【００４５】
すなわち、ベース基準電圧Ｖｃを負方向にオフセットしたいときには第３デジタル信号Ｄ３を中間値よりも大きく設定すればよく、逆に、ベース基準電圧Ｖｃを正方向にオフセットしたいときには第３デジタル信号Ｄ３を中間値よりも小さく設定すればよい。また、ベース基準電圧Ｖｃにオフセットを与えたくないときには第３デジタル信号Ｄ３を中間値に設定すればよい。
【００４６】
このように、オフセット調整回路２０は、制御部Ｘ３０からの第３デジタル信号Ｄ３に応じたオフセット電圧Ｖｏｆｓを可変利得増幅回路１０の出力電圧Ｖｂに加減算することにより、任意のオフセットが与えられたベース基準電圧Ｖｃを生成する。
【００４７】
温度検出回路３０は、負特性サーミスタ３１と、抵抗３２〜３４と、電流源３５と、外部端子３６を含む。負特性サーミスタ３１と抵抗３２は、いずれもディスクリート部品として外部端子３６に外付けされており、その他の回路要素３３〜３５は、いずれも半導体装置に集積化されている。
【００４８】
負特性サーミスタ３１と抵抗３２は、外部端子３６と接地端との間に並列接続されている。抵抗３３及び３４は、外部端子３６と接地端との間に直列接続されており、相互間の接続ノードから温度検出電圧Ｖａが引き出されている。電流源３５は、定電圧ＶＬの印加端と外部端子３６との間に接続されている。
【００４９】
負特性サーミスタ３１の抵抗値は、温度Ｔの上昇に応じて減少する。従って、温度Ｔが高いほど温度検出電圧Ｖａは低くなり、逆に、温度Ｔが低いほど温度検出電圧Ｖａは高くなる。このように、温度検出回路３０は、負特性サーミスタ３１の温度特性を利用して、温度Ｔに応じた温度検出電圧Ｖａを生成する。なお、負特性サーミスタ３１に代えて正特性サーミスタを用いることも可能である。
【００５０】
上限設定回路４０は、オペアンプ４１と、ＤＡＣ４２と、抵抗４３〜４６（抵抗値Ｒ４３〜Ｒ４６）と、を含む。オペアンプ４１の非反転入力端（＋）は、ＤＡＣ４２の出力端（第４アナログ電圧Ａ４の印加端）に接続されている。ＤＡＣ４２の入力端は、第４デジタル信号Ｄ４の印加端に接続されている。オペアンプ４１の反転入力端（−）は、抵抗４３と抵抗４４との接続ノード（第１帰還電圧Ｖｆｂ１に印加端）に接続されている。オペアンプ４１の出力端は、抵抗４３の第１端と抵抗４５の第１端に接続されている。抵抗４３の第２端は、抵抗４４の第１端に接続されている。抵抗４４の第２端は、接地端に接続されている。抵抗４５の第２端は、抵抗４６の第１端に接続される一方、上限基準電圧Ｖｒｅｆ＿ＬＴの出力端として後段のセレクタ回路６０にも接続されている。抵抗４６の第２端は、接地端に接続されている。
【００５１】
ＤＡＣ４２は、第４デジタル信号Ｄ４を第４アナログ電圧Ａ４に変換する。オペアンプ４１は、非反転入力端（＋）に入力される第４アナログ電圧Ａ４と、反転入力端（−）に入力される第１帰還電圧Ｖｆｂ１とが一致（イマジナリショート）するように、第１出力電圧Ｖｏ１を生成する。抵抗４５及び４６は、第１出力電圧Ｖｏ１を分圧して上限基準電圧Ｖｒｅｆ＿ＬＴ（＝Ａ４×｛（Ｒ４３＋Ｒ４４）／Ｒ４４｝×｛Ｒ４６／（Ｒ４５＋Ｒ４６）｝）を生成する。このように、上限設定回路４０は、制御部Ｘ３０からの第４デジタル信号Ｄ４に応じた上限基準電圧Ｖｒｅｆ＿ＬＴを生成する。
【００５２】
下限設定回路５０は、オペアンプ５１と、ＤＡＣ５２と、抵抗５３〜５６（抵抗値Ｒ５３〜Ｒ５６）と、を含む。オペアンプ５１の非反転入力端（＋）は、ＤＡＣ５２の出力端（第５アナログ電圧Ａ５の印加端）に接続されている。ＤＡＣ５２の入力端は、第５デジタル信号Ｄ５の印加端に接続されている。オペアンプ５１の反転入力端（−）は、抵抗５３と抵抗５４との接続ノード（第２帰還電圧Ｖｆｂ２に印加端）に接続されている。オペアンプ５１の出力端は、抵抗５３の第１端と抵抗５５の第１端に接続されている。抵抗５３の第２端は、抵抗５４の第１端に接続されている。抵抗５４の第２端は、接地端に接続されている。抵抗５５の第２端は、抵抗５６の第１端に接続される一方、下限基準電圧Ｖｒｅｆ＿ＨＴの出力端として後段のセレクタ回路６０にも接続されている。抵抗５６の第２端は、接地端に接続されている。
【００５３】
ＤＡＣ５２は、第５デジタル信号Ｄ５を第５アナログ電圧Ａ５に変換する。オペアンプ５１は、非反転入力端（＋）に入力される第５アナログ電圧Ａ５と、反転入力端（−）に入力される第２帰還電圧Ｖｆｂ２とが一致（イマジナリショート）するように、第２出力電圧Ｖｏ２を生成する。抵抗５５及び５６は、第２出力電圧Ｖｏ２を分圧して下限基準電圧Ｖｒｅｆ＿ＨＴ（＝Ａ５×｛（Ｒ５３＋Ｒ５４）／Ｒ５４｝×｛Ｒ５６／（Ｒ５５＋Ｒ５６）｝）を生成する。このように、下限設定回路５０は、制御部Ｘ３０からの第５デジタル信号Ｄ５に応じた下限基準電圧Ｖｒｅｆ＿ＨＴを生成する。
【００５４】
セレクタ回路６０は、コンパレータ６１及び６２と、ＮＯＲゲート６３と、アナログスイッチ６４〜６６と、抵抗６７ａ〜６７ｄと、を含む。
【００５５】
コンパレータ６１は、反転入力端（−）に入力される上限基準電圧Ｖｒｅｆ＿ＬＴと、非反転入力端（＋）に入力されるベース基準電圧Ｖｃとを比較することにより、第１比較信号Ｓ１を生成する。第１比較信号Ｓ１は、ベース基準電圧Ｖｃが上限基準電圧Ｖｒｅｆ＿ＬＴよりも高いときにハイレベルとなり、ベース基準電圧Ｖｃが上限基準電圧Ｖｒｅｆ＿ＬＴよりも低いときにローレベルとなる。
【００５６】
コンパレータ６２は、非反転入力端（＋）に入力される下限基準電圧Ｖｒｅｆ＿ＨＴと反転入力端（−）に入力されるベース基準電圧Ｖｃとを比較することにより、第２比較信号Ｓ２を生成する。第２比較信号Ｓ２は、ベース基準電圧Ｖｃが下限基準電圧Ｖｒｅｆ＿ＨＴよりも高いときにローレベルとなり、ベース基準電圧Ｖｃが下限基準電圧Ｖｒｅｆ＿ＨＴよりも低いときにハイレベルとなる。
【００５７】
ＮＯＲゲート６３は、第１比較信号Ｓ１と第２比較信号Ｓ２との否定論理和信号Ｓ３を生成する。否定論理和信号Ｓ３は、第１比較信号Ｓ１と第２比較信号Ｓ２の少なくとも一方がハイレベルであるときにローレベルとなり、第１比較信号Ｓ１と第２比較信号Ｓ２の両方がローレベルであるときにハイレベルとなる。
【００５８】
アナログスイッチ６４は、上限設定回路４０の出力端（上限基準電圧Ｖｒｅｆ＿ＬＴの印加端）と抵抗６７ａの第１端との間に接続されており、第１比較信号Ｓ１に応じてオン／オフされる。具体的に述べると、アナログスイッチ６４は、第１比較信号Ｓ１がハイレベルであるときにオンし、第１比較信号Ｓ１がローレベルであるときにオフする。
【００５９】
アナログスイッチ６５は、下限設定回路５０の出力端（下限基準電圧Ｖｒｅｆ＿ＨＴの印加端）と抵抗６７ｂの第１端との間に接続されており、第２比較信号Ｓ２に応じてオン／オフされる。具体的に述べると、アナログスイッチ６５は、第２比較信号Ｓ２がハイレベルであるときにオンし、第２比較信号Ｓ２がローレベルであるときにオフする。
【００６０】
アナログスイッチ６６は、オフセット調整回路２０の出力端（ベース基準電圧Ｖｃの印加端）と抵抗６７ｃの第１端との間に接続されており、否定論理和信号Ｓ３に応じてオン／オフされる。具体的に述べると、アナログスイッチ６６は、否定論理和信号Ｓ３がハイレベルであるときにオンし、否定論理和信号Ｓ３がローレベルであるときにオフする。
【００６１】
抵抗６７ａの第２端、抵抗６７ｂの第２端、及び、抵抗６７ｃの第２端は、いずれも、抵抗６７ｄの第１端に共通接続されている。抵抗６７ｄの第２端は、基準電圧Ｖｒｅｆの出力端として電源部Ｘ２０（不図示）に接続されている。
【００６２】
＜セレクタ回路＞
図４は、セレクタ回路６０の動作を説明するための論理値表である。ベース基準電圧Ｖｃが上限基準電圧Ｖｒｅｆ＿ＬＴよりも高いときには、第１比較信号Ｓ１がハイレベルとなり、第２比較信号Ｓ２と否定論理和信号Ｓ３がいずれもローレベルとなる。従って、アナログスイッチ６４がオンとなり、アナログスイッチ６５及び６６がいずれもオフとなるので、基準電圧Ｖｒｅｆとして上限基準電圧Ｖｒｅｆ＿ＬＴが選択出力される。
【００６３】
ベース基準電圧Ｖｃが下限基準電圧Ｖｒｅｆ＿ＨＴ以上であって、かつ、上限基準電圧Ｖｒｅｆ＿ＬＴ以下であるときには、否定論理和信号Ｓ３がハイレベルとなり、第１比較信号Ｓ１と第２比較信号Ｓ２がいずれもローレベルとなる。従って、アナログスイッチ６６がオンとなり、アナログスイッチ６４及び６５がいずれもオフとなるので、基準電圧Ｖｒｅｆとしてベース基準電圧Ｖｃが選択出力される。
【００６４】
ベース基準電圧Ｖｃが下限基準電圧Ｖｒｅｆ＿ＨＴよりも低いときには、第２比較信号Ｓ２がハイレベルとなり、第１比較信号Ｓ１と否定論理和信号Ｓ３がいずれもローレベルとなる。従って、アナログスイッチ６５がオンとなり、アナログスイッチ６４及び６６がいずれもオフとなるので、基準電圧Ｖｒｅｆとして下限基準電圧Ｖｒｅｆ＿ＨＴが選択出力される。
【００６５】
＜利得及びオフセットの連動調整＞
図５及び図６は、それぞれ、利得及びオフセットの第１調整例及び第２調整例を示すテーブルである。両図の（Ａ）欄〜（Ｃ）欄で各々示されているように、基準電圧Ｖｒｅｆの入出力特性（温度特性）を調整するために電源装置Ｘの外部から設定することのできるパラメータとしては、上限基準電圧Ｖｒｅｆ＿ＬＴ及び下限基準電圧Ｖｒｅｆ＿ＨＴと、上限閾値電圧Ｖａ＿ＬＴ及び下限閾値電圧Ｖａ＿ＨＴの４つを挙げることができる。
【００６６】
各図の太実線で示すように、温度検出電圧Ｖａが上限閾値電圧Ｖａ＿ＬＴよりも高いときには、基準電圧Ｖｒｅｆが上限限基準電圧Ｖｒｅｆ＿ＬＴにクランプされる。温度検出電圧Ｖａが下限閾値電圧Ｖａ＿ＨＴ以上であって、かつ、上限閾値電圧Ｖａ＿ＬＴ以下であるときには、基準電圧Ｖｒｅｆが温度Ｔに応じて変化する。温度検出電圧Ｖａが下限閾値電圧Ｖａ＿ＨＴよりも低いときには、基準電圧Ｖｒｅｆが下限基準電圧Ｖｒｅｆ＿ＨＴにクランプされる。
【００６７】
上記の入出力特性（温度特性）を実現するために、制御部Ｘ３０は、温度検出電圧Ｖａが上限閾値電圧Ｖａ＿ＬＴとなったときにベース基準電圧Ｖｃが上限基準電圧Ｖｒｅｆ＿ＬＴとなり、かつ、温度検出電圧Ｖａが下限閾値電圧Ｖａ＿ＨＴとなったときにベース基準電圧Ｖｃが下限基準電圧Ｖｒｅｆ＿ＨＴとなるように、可変利得増幅回路１０の利得Ｇとオフセット調整回路２０のオフセット電圧Ｖｏｆｓを連動的に決定する（各図の交点Ｐ及びＱを参照）。
【００６８】
なお、図５の（Ａ）〜（Ｃ）欄では、横軸の上限閾値電圧Ｖａ＿ＬＴ及び下限閾値電圧Ｖａ＿ＨＴを固定した上で、縦軸の上限基準電圧Ｖｒｅｆ＿ＬＴ及び下限基準電圧Ｖｒｅｆ＿ＨＴを変化させた例が示されている。一方、図６の（Ａ）〜（Ｃ）欄では、縦軸の上限基準電圧Ｖｒｅｆ＿ＬＴ及び下限基準電圧Ｖｒｅｆ＿ＨＴを固定した上で、横軸の上限閾値電圧Ｖａ＿ＬＴ及び下限閾値電圧Ｖａ＿ＨＴを変化させた例が示されている。
【００６９】
例えば、図５の（Ａ）欄と（Ｂ）欄とを比較すると、（Ｂ）欄の方が（Ａ）欄よりも上限基準電圧Ｖｒｅｆ＿ＬＴと下限基準電圧Ｖｒｅｆ＿ＨＴとの差が大きいので、ベース基準電圧Ｖｃの傾きが大きくなっている。これに対して、図５の（Ａ）欄と（Ｃ）欄とを比較すると、（Ｃ）欄の方が（Ａ）欄よりも上限基準電圧Ｖｒｅｆ＿ＬＴと下限基準電圧Ｖｒｅｆ＿ＨＴとの差が小さいので、ベース基準電圧Ｖｃの傾きが小さくなっている。従って、（Ａ）欄がＧ＝１ならば、（Ｂ）欄ではＧ＞１となり、（Ｃ）欄ではＧ＜１となる。
【００７０】
また、図６の（Ａ）欄と（Ｂ）欄とを比較すると、（Ｂ）欄の方が（Ａ）欄よりも上限閾値電圧Ｖａ＿ＬＴと下限閾値電圧Ｖａ＿ＨＴとの差が小さいので、ベース基準電圧Ｖｃの傾きが大きくなっている。これに対して、図６の（Ａ）欄と（Ｃ）欄とを比較すると、（Ｃ）欄の方が（Ａ）欄よりも上限閾値電圧Ｖａ＿ＬＴと下限閾値電圧Ｖａ＿ＨＴとの差が大きいいので、ベース基準電圧Ｖｃの傾きが小さくなっている。従って、（Ａ）欄がＧ＝１ならば、（Ｂ）欄ではＧ＞１となり、（Ｃ）欄ではＧ＜１となる。
【００７１】
ただし、可変利得増幅回路１０の利得Ｇを可変制御するだけでは、温度検出電圧Ｖａに対するベース基準電圧Ｖｃの傾きが変わるだけなので、ベース基準電圧Ｖｃが必ずしも交点Ｐ及びＱを通るとは限らない。そこで、制御部Ｘ３０は、ベース基準電圧Ｖｃが交点Ｐ及びＱを通るように、オフセット調整回路２０のオフセット電圧Ｖｏｆｓを調整する。
【００７２】
例えば、図５及び図６の（Ｂ）欄では、ベース基準電圧Ｖｃに対して負方向のオフセットが与えられており、Ｖｃ＜Ｖｃ０となっている。また、図５及び図６の（Ｃ）欄では、ベース基準電圧Ｖｃに対して正方向のオフセットが与えられており、Ｖｃ＞Ｖｃ０となっている。一方、図５及び図６の（Ａ）欄では、ベース基準電圧Ｖｃに対して何らオフセットが与えられておらず、Ｖｃ＝Ｖｃ０となっている。
【００７３】
以上で説明したように、制御部Ｘ３０は、電源装置Ｘの外部から各個独立に設定される上記の４パラメータ（Ｖｒｅｆ＿ＬＴ、Ｖｒｅｆ＿ＨＴ、Ｖａ＿ＬＴ、Ｖａ＿ＨＴ）に合わせて、可変利得増幅回路１０の利得Ｇとオフセット調整回路２０のオフセット電圧Ｖｏｆｓを自動的に連動調整する。従って、ユーザは、煩雑な調整作業を行うことなく、基準電圧Ｖｒｅｆの入出力特性（温度特性）を容易かつ高精度に調整することが可能となる。
【００７４】
＜電子機器への適用＞
図７Ａ〜図７Ｄは、それぞれ、液晶表示パネルＹを備えた電子機器Ａ〜Ｄ（ここでは、液晶テレビ、スマートフォン、タブレットＰＣ、ノートＰＣの４種）の外観図である。いずれの電子機器Ａ〜Ｄについても、液晶表示パネルＹへの電力供給手段として、先に説明した電源装置Ｘを搭載することにより、温度Ｔに応じて液晶表示パネルＹの電源電圧Ｖｐｏｗを任意に調整することができるので、液晶表示パネルＹの温度特性を適切にキャンセルして、その画質や視認性を高めることが可能となる。
【００７５】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００７６】
本発明は、例えば、液晶テレビ、スマートフォン、タブレットＰＣ、または、ノートＰＣの電源装置に利用することが可能である。
【符号の説明】
【００７７】
１０    可変利得増幅回路
１１    第１可変利得増幅器
１１１    第１ＤＡＣ
１１２    第１バッファアンプ
１２    第２可変利得増幅器
１２１    第２ＤＡＣ
１２２    第２バッファアンプ
２０    オフセット調整回路
２１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
２２    オペアンプ
２３    ＤＡＣ
２４、２５    抵抗
２６    電流源
３０    温度検出回路
３１    負特性サーミスタ
３２〜３４    抵抗
３５    電流源
３６    外部端子
４０    上限設定回路
４１    オペアンプ
４２    ＤＡＣ
４３〜４６    抵抗
５０    下限設定回路
５１    オペアンプ
５２    ＤＡＣ
５３〜５６    抵抗
６０    セレクタ回路
６１、６２    コンパレータ
６３    ＮＯＲゲート
６４〜６６    アナログスイッチ
６７ａ〜６７ｄ    抵抗
Ｘ    電源装置
Ｘ１０    基準電圧生成部
Ｘ２０    電源部
Ｘ３０    制御部
Ｘ４０    記憶部
Ｘ５０    インタフェイス部
Ｙ    液晶表示パネル
Ａ    電子機器（液晶テレビ）
Ｂ    電子機器（スマートフォン）
Ｃ    電子機器（タブレットＰＣ）
Ｄ    電子機器（ノートＰＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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