(57)【特許請求の範囲】
【請求項１】
半導体集積回路が実装されるとともに一方の面に複数のはんだボールが配設された配線基板に実装される積層コンデンサであって、
前記はんだボールの配置に対応して、複数の貫通孔が積層方向に形成された積層体を備え、
前記積層体の積層方向の厚みは、前記はんだボールの前記一方の面と垂直な方向の最大長よりも薄く、かつ、前記積層体に形成された前記貫通孔の直径は、前記はんだボールの前記一方の面と平行な方向の最大長よりも大きく、
前記積層体は、複数の貫通孔が形成された複数の内部電極と、複数の貫通孔が形成された複数の誘電体層とが交互に積層されて構成され、
前記内部電極に形成されたすべての貫通孔の直径は、前記誘電体層に形成されたすべての貫通孔の直径よりも大きく、前記内部電極が前記積層体に形成されたすべての貫通孔の内周面に露出していないことを特徴とする積層コンデンサ。
【請求項２】
前記積層体に形成されたすべての貫通孔の内周面が前記はんだボールと接触しないように、当該貫通孔の内周面とはんだボールとの間に隙間が設けられていることを特徴とする請求項１に記載の積層コンデンサ。
【請求項３】
前記複数の内部電極それぞれは、複数に分割されていることを特徴とする請求項１又は２に記載の積層コンデンサ。
【請求項４】
前記積層体の側面に形成された一対の外部電極を備えることを特徴とする請求項１又は２に記載の積層コンデンサ。
【請求項５】
前記積層体の側面に形成された二対以上の外部電極を備えることを特徴とする請求項１〜３のいずれか１項に記載の積層コンデンサ。
【請求項６】
前記外部電極は、前記積層体の片側の側面に並べて配置されていることを特徴とする請求項４又は５に記載の積層コンデンサ。
【請求項７】
前記外部電極は、前記積層体の対向する側面それぞれに対向して配置されていることを特徴とする請求項４又は５に記載の積層コンデンサ。
【請求項８】
前記外部電極は、前記半導体集積回路のグランド端子と接続されるグランド用外部電極と、前記半導体集積回路の電源端子と接続される電源用外部電極とを含み、
前記グランド用外部電極と電源用外部電極とが交互に並べて配置されていることを特徴とする請求項７に記載の積層コンデンサ。
【請求項９】
半導体集積回路が実装されるとともに一方の面に複数のはんだボールが配設された配線基板において、
請求項１〜８のいずれか１項に記載の積層コンデンサが前記一方の面に実装されていることを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層コンデンサ、及び、該積層コンデンサが実装された配線基板に関する。
【背景技術】
【０００２】
ディジタル回路では、ＩＣやＬＳＩの動作中の負荷変動を吸収したり、ノイズを除去するため、電源−グランド間にデカップリングコンデンサが挿入される。その際、電圧変動を抑制する観点から、電源インピーダンスは低い方がよく、よってデカップリングコンデンサのインピーダンスも低い方が望ましいため、ＩＣなどが必要とする電源インピーダンスに応じて十分な静電容量を持ったコンデンサが使用される。
【０００３】
ところが、数ＭＨｚ以上の高周波領域では、ＩＣなどの電源端子とコンデンサとをつなぐ配線のインダクタンスの影響により、静電容量だけではインピーダンスが下がらなくなる。そこで、ＩＣやＬＳＩなどの半導体集積回路素子の近傍にコンデンサを配置し、半導体集積回路素子の電源およびグランドラインからコンデンサまでの配線引き回しを最短にすることにより、インダクタンスを低減することが試みられている（例えば、特許文献１参照）。
【０００４】
ここで、特許文献１には、絶縁基板を貫通し、電気回路用および接地回路用として供する複数のビアホール導体を有する半導体素子収納用パッケージと、該半導体素子収納用パッケージ上に搭載された半導体素子とが複数のビアホール導体上にそれぞれ形成された複数のはんだボールにより接続され、さらに、これら複数のはんだボール間を架橋するように積層型セラミックコンデンサが設けられた電子部品実装基板が開示されている。
【０００５】
この電子部品実装基板によれば、半導体素子収納用パッケージから積層型セラミックコンデンサに至る配線、および積層型セラミックコンデンサから半導体素子に至る配線がはんだボールの長さ分だけであるために、基板に発生するインダクタンスを低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３４０５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載の電子部品実装基板（配線基板）では、積層型セラミックコンデンサを実装する際に、該積層型セラミックコンデンサの大きさに応じた所定の間隔が必要となる。そのため、例えば、はんだボール間に積層型セラミックコンデンサが納まらない場合には、間隔を確保するために、はんだボールの配置や個数を変更することが必要となる。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、はんだボールの配置を変更したり、はんだボールを取り除いたりすることなく、複数のはんだボールが配設された配線基板に直接実装することが可能な積層コンデンサ、及び該積層コンデンサが実装された配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る積層コンデンサは、半導体集積回路が実装されるとともに一方の面に複数のはんだボールが配設された配線基板に実装される積層コンデンサであって、はんだボールの配置に対応して、複数の貫通孔が積層方向に形成された積層体を備え、積層体の積層方向の厚みが、はんだボールの上記一方の面と垂直な方向の最大長よりも薄く、かつ、積層体に形成された貫通孔の直径が、はんだボールの上記一方の面と平行な方向の最大長よりも大きいことを特徴とする。
【００１０】
本発明に係る積層コンデンサによれば、複数の貫通孔がはんだボールの配置に対応して積層方向に形成されており、かつ、貫通孔の直径が上記一方の面と並行な方向のはんだボールの最大長よりも大きいため、該積層コンデンサを配線基板に実装する際に、貫通孔の内部にはんだボールが嵌まり込むように収まることとなる。また、積層体の積層方向の厚みが上記一方の面と垂直な方向のはんだボールの最大長よりも薄いため、はんだボールを用いて、配線基板を、例えばメイン基板等に実装することができる。その結果、はんだボールの配置を変更したり、はんだボールを取り除いたりすることなく、複数のはんだボールが配設された配線基板に直接実装することが可能となる。
【００１１】
本発明に係る積層コンデンサでは、積層体が、複数の貫通孔が形成された複数の内部電極と、複数の貫通孔が形成された複数の誘電体層とが交互に積層されて構成され、内部電極に形成された貫通孔の直径が、誘電体層に形成された貫通孔の直径よりも大きいことが好ましい。
【００１２】
この場合、内部電極に形成された貫通孔の直径が、誘電体層に形成された貫通孔の直径よりも大きいため、内部電極が貫通孔の内周面に露出することが防止される。よって、積層コンデンサの内部電極とはんだボールとが短絡することを防止することが可能となる。
【００１３】
本発明に係る積層コンデンサでは、複数の内部電極それぞれが、複数に分割されていることが好ましい。
【００１４】
この場合、複数の内部電極それぞれが、複数に分割されているため、１つの積層体中に複数のコンデンサを形成することができる。よって、１つの部品で、異なる複数の電圧系統に対応することが可能となる。
【００１５】
本発明に係る積層コンデンサは、積層体の側面に形成された一対の外部電極を備えることが好ましい。
【００１６】
この場合、積層体の側面に一対の外部電極が形成される構成のため、比較的、容易に製作することが可能となる。
【００１７】
本発明に係る積層コンデンサは、積層体の側面に形成された二対以上の外部電極を備えることが好ましい。
【００１８】
この場合、積層体の側面に二対以上の外部電極が形成されるため、例えば、一方の対になっている外部電極と他方の対になっている外部電極とで電流の流れる向きが逆になるように配置することにより、該電流によって生じる磁界（磁束）を互いに打消し合うようにでき、インダクタンスをより低減することが可能となる。
【００１９】
本発明に係る積層コンデンサでは、外部電極が、積層体の片側の側面に並べて配置されていることが好ましい。
【００２０】
この場合、外部電極が、積層体の片側の側面に並べて配置されるため、配置の自由度を高めることが可能となる。
【００２１】
本発明に係る積層コンデンサでは、外部電極が、積層体の対向する側面それぞれに対向して配置されていることが好ましい。
【００２２】
この場合、外部電極が、積層体の対向する側面それぞれに対向して配置されるため、例えば、一方の対になっている外部電極と他方の対になっている外部電極とで電流の流れる向きが逆になるように配置し易くなる。
【００２３】
また、本発明に係る積層コンデンサでは、外部電極が、半導体集積回路のグランド端子と接続されるグランド用外部電極と、半導体集積回路の電源端子と接続される電源用外部電極とを含み、グランド用外部電極と電源用外部電極とが交互に並べて配置されていることが好ましい。
【００２４】
この場合、外部電極が、半導体集積回路のグランド端子と接続されるグランド用外部電極と、半導体集積回路の電源端子と接続される電源用外部電極とを含み、グランド用外部電極と電源用外部電極とが交互に並べて配置されている。そのため、寄生インダクタンスにより生じる磁界（磁束）が互いに打ち消し合い、インダクタンスを低減することができる。よって、高周波領域の電源インピーダンスをより低減することが可能となる。
【００２５】
本発明に係る配線基板は、半導体集積回路が実装されるとともに一方の面に複数のはんだボールが配設された配線基板であって、上記いずれかの積層コンデンサが上記一方の面に実装されていることを特徴とする。
【００２６】
本発明に係る配線基板によれば、上記いずれかの積層コンデンサが一方の面に実装されるため、はんだボールの配置や個数を変更することなく（すなわち、はんだボールの配置を変更したり、はんだボールを取り除いたりすることなく）、積層コンデンサを直接実装することができ、電源インピーダンスをより低減することが可能となる。
【発明の効果】
【００２７】
本発明によれば、はんだボールの配置を変更したり、はんだボールを取り除いたりすることなく、複数のはんだボールが配設された配線基板に積層コンデンサを直接実装することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】実施形態に係る積層コンデンサ、及び該積層コンデンサが実装されたインターポーザの構成を示す底面図である。
【図２】実施形態に係る積層コンデンサ、及び該積層コンデンサが実装されたインターポーザの構成を示す側面図である。
【図３】実施形態に係る積層コンデンサの内部電極及び外部電極の構成を示す図である。
【図４】変形例に係る積層コンデンサの内部電極及び外部電極の構成を示す図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００３０】
まず、図１〜図３を併せて用いて、実施形態に係る積層コンデンサ１及び積層コンデンサ１が実装されたインターポーザ（特許請求の範囲に記載の配線基板に相当）１０の構成について説明する。図１は、積層コンデンサ１及び積層コンデンサ１が実装されたインターポーザ１０の構成を示す底面図である。図２は、積層コンデンサ１及び積層コンデンサ１が実装されたインターポーザ１０の構成を示す側面図である。また、図３は、積層コンデンサ１の内部電極４，５及び外部電極６，７の構成を示す図である。
【００３１】
インターポーザ１０は、端子ピッチが異なるＬＳＩチップ１２とメイン基板２０とを双方の間で中継するプリント基板（配線基板）である。インターポーザ１０は、上面にＬＳＩチップ（特許請求の範囲に記載の半導体集積回路に相当）１２が搭載され、下面（特許請求の範囲に記載の一方の面に相当）に複数の半球形のはんだボール１１が格子状に並べられている。すなわち、インターポーザ１０は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプのプリント基板である。なお、図１，２では、図面を見易くするために、インターポーザ１０に対する積層コンデンサ１やはんだボール１１の縮尺比率を適宜変更して示した。
【００３２】
インターポーザ１０の下面（底面）には、上記ＬＳＩチップ１２の動作中の負荷変動を吸収したり、ノイズを除去するため、電源−グランド間にデカップリングコンデンサとして機能する積層コンデンサ１が実装されている。すなわち、積層コンデンサ１は、インターポーザ１０とメイン基板２０との間に挿入されるように実装されている。
【００３３】
積層コンデンサ１は、直方体形状に形成された積層体２と、積層体２の両側面に形成された４対の外部電極６，７を備えている。
【００３４】
積層体２は、矩形に形成された複数の誘電体層３と、複数の内部電極４，５とが交互に積層されることにより構成されている。誘電体層３は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックから形成される。なお、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。
【００３５】
特に、積層体２では、複数（図１の例では８個）の貫通孔８が、はんだボール１１の配置やピッチに対応して積層方向に形成されている。ここで、積層体２（積層コンデンサ１）に形成された各貫通孔８の直径は、インターポーザ１０の下面と平行な方向のはんだボール１１の最大長φ２よりも大きく形成される。よって、積層コンデンサ１をインターポーザ１０に実装する際に、はんだボール１１が貫通孔８の内側に収まることとなる。
【００３６】
より詳細には、積層体２は、複数（８個）の貫通孔８Ｂが形成された複数の内部電極４，５と、複数（８個）の貫通孔８が形成された複数の誘電体層３とが交互に積層されて構成されている。ここで、内部電極４，５に形成された貫通孔８Ｂの直径は、誘電体層３に形成された貫通孔８（誘電体層３の貫通孔の直径が積層体２の貫通孔の直径となるため、便宜上同一の符号を用いることとする）の直径よりも大きく形成される。
【００３７】
また、積層体２（積層コンデンサ１）の積層方向の厚みは、インターポーザ１０の下面と垂直な方向のはんだボール１１の最大長φ１よりも薄く形成される。よって、積層コンデンサ１を実装した状態で、インターポーザ１０をメイン基板２０に実装することができる。
【００３８】
内部電極４，５は、矩形の薄膜状に形成されている。内部電極４と、内部電極５とは、誘電体層３を介して互いに対向するように、交互に積層されている。内部電極４，５それぞれは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕなどから形成される。内部電極４，５は、積層体２の両側面に引き出されている。
【００３９】
積層体２の両側面には、４対の外部電極６，７が形成されている。すなわち、外部電極６と外部電極７とは、積層体２を挟んで対向するように、該積層体２の側面に並んで形成されている。外部電極６，７は、例えば、銀を主成分とする導電性材料から形成されている。外部電極６は、上述した内部電極４の引き出し部と接続されている。一方、外部電極７は、内部電極５の引き出し部と接続されている。
【００４０】
より具体的には、外部電極６，７は、ＬＳＩチップ１２のグランド端子（より詳細には、該端子とビアを介して接続されたはんだボール１１）と接続されるグランド用外部電極６と、ＬＳＩチップ１２の電源（又は信号）端子（より詳細には、該端子とビアを介して接続されたはんだボール１１）と接続される電源（又は信号）用外部電極７とを含み、グランド用外部電極６と電源用外部電極７とは交互に並べて配置されている。なお、ＬＳＩチップ１２の端子（上記はんだボール１１）と外部電極６，７とは、例えば、プリント配線を介して接続されていてもよいし、直接、接触（接続）するように構成されていてもよい。
【００４１】
ここで、外部電極６，７の対数は、４対には限られることなく、例えば、１対でもよい。また、外部電極６，７を積層体２の片側の側面にのみ配置する構成としてもよい。
【００４２】
次に、積層コンデンサ１の製造方法について説明する。まず、チタン酸バリウム系の誘電体材料などを主成分とする誘電ペーストがスクリーン印刷により塗布され、誘電体層３が形成される。
【００４３】
続いて、例えば銀を主成分とする導電ペーストがスクリーン印刷により塗布され、孔の空いた導電ペースト層、すなわち、貫通孔８Ｂを有する内部電極４（５）が形成される。その後、同様にして、各層が順次積層、すなわち、誘電体層３と内部電極４，５とが交互に積層される。
【００４４】
そして、全ての層が形成された後、積層体２の積層方向に貫通孔８が形成される。その後、ダイシング等により、個々の積層コンデンサ毎にカットされる。そして、所定の条件で焼成された後、外部電極６，７に例えばＳｎめっき又はＮｉめっきが施される。以上のようにして、積層コンデンサ１が製造される。
【００４５】
本実施形態によれば、複数（８個）の貫通孔８がはんだボール１１の配置やピッチに対応して積層方向に形成されており、かつ、貫通孔８の直径がインターポーザ１０の下面と平行な方向のはんだボール１１の最大長φ２よりも大きいため、積層コンデンサ１をインターポーザ１０に実装する際に、貫通孔８の内部にはんだボール１１が嵌まり込むように収まることとなる。その結果、はんだボール１１の配置を変更したり、はんだボール１１を取り除いたりすることなく、積層コンデンサ１を、複数のはんだボール１１が配設されたインターポーザ１０に直接実装することが可能となる。なお、積層体２の積層方向の厚みがインターポーザ１０の下面と垂直な方向のはんだボール１１の最大長φ１よりも薄いため、はんだボール１１を用いて、積層コンデンサ１が実装されたインターポーザ１０をメイン基板２０に実装することができる。
【００４６】
本実施形態によれば、内部電極４，５に形成された貫通孔８Ｂの直径が、誘電体層３に形成された貫通孔８の直径よりも大きいため、内部電極４，５が貫通孔８の内周面に露出することが防止される。よって、積層コンデンサ１の内部電極４，５とはんだボール１１とが短絡することを防止することが可能となる。
【００４７】
本実施形態によれば、４対の外部電極６，７が、積層体２の対向する側面それぞれに並べて配置され、かつ、グランド用外部電極６と電源用外部電極７とが交互に配置されている。そのため、寄生インダクタンスにより生じる磁界（磁束）が互いに打ち消し合い、インダクタンスを低減することができる。よって、高周波領域の電源インピーダンスをより低減することが可能となる。
【００４８】
（変形例）
上記実施形態では、各内部電極４，５が一枚の（すなわち分割されていない）電極からなっていたが、図４に示されるように、内部電極４Ｂ，５Ｂが複数（本実施形態では４つ）に分割された内部電極４ａ，４ｂ，４ｃ，４ｄ、及び内部電極５ａ，５ｂ，５ｃ，５ｄからなる構成としてもよい。ここで、図４は、変形例に係る積層コンデンサ１Ｂの内部電極４Ｂ，５Ｂ及び外部電極６，７の構成を示す図である。なお、この場合、電源用外部端子７、グランド用外部端子６は、積層体２Ｂの両側面に、交互に並んで配置されることが好ましい。その他の構成は、上述した積層コンデンサ１と同等又は同様であるので、ここでは詳細な説明を省略する。
【００４９】
本変形例によれば、複数の内部電極４Ｂ，５Ｂそれぞれが、複数に分割されているため、１つの積層体２Ｂ中に複数のコンデンサを形成することができる。よって、１つの部品で、異なる複数の電圧系統に対応することが可能となる。
【００５０】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、積層コンデンサ１をインターポーザ１０に実装（適用）したが、インターポーザ以外のプリント基板（配線基板）に適用することもできる。
【００５１】
また、図面に示した積層コンデンサ１の貫通孔８の配置や数、及び、インターポーザ１０のはんだボール１１の配置や数は例示であり、任意に設定することができる。さらに、積層コンデンサ１の外部電極６，７の数も上記実施形態には限られない。
【００５２】
また、上記実施形態では、外部電極６がＬＳＩチップ１２のグランド端子（より詳細には、該端子とビアを介して接続されたはんだボール１１）に接続され、外部電極７がＬＳＩチップ１２の電源（又は信号）端子（より詳細には、該端子とビアを介して接続されたはんだボール１１）と接続される構成としたが、それぞれ逆、すなわち、外部電極６が電源（又は信号）端子と接続され、外部電極７がグランド端子と接続される構成としてもよい。
【００５３】
さらに、上記実施形態では、インターポーザ１０に１個の積層コンデンサ１が実装された場合を例にして説明したが、インターポーザ１０に実装される積層コンデンサ１の個数は、２個以上であってもよく、要件等に応じて任意に設定することができる。
【符号の説明】
【００５４】
１，１Ｂ  積層コンデンサ
２，２Ｂ  積層体
３  誘電体層
４，５，４Ｂ，５Ｂ  内部電極
６，７  外部電極
８  貫通孔
８Ｂ  貫通孔
１０  インターポーザ
１１  はんだボール
１２  ＬＳＩチップ
２０  メイン基板
【図１】
0006610072.tif 000002
【図２】
0006610072.tif 000003
【図３】
0006610072.tif 000004
【図４】
0006610072.tif 000005