(57)【特許請求の範囲】
【請求項１】
誤り訂正符号が付加された信号を処理する誤り訂正回路であって、
第１の方式で誤り訂正を行う第１の誤り訂正回路と、
前記第１の方式よりも訂正能力の低い第２の方式で誤り訂正を行う第２の誤り訂正回路と、
受信信号の容量が前記第１の誤り訂正回路の処理可能容量以下であるときは、前記受信信号の誤り訂正を前記第１の誤り訂正回路に実行させ、受信信号の容量が前記第１の誤り訂正回路の処理可能容量を超えるときは、前記受信信号の誤り訂正を前記第１の誤り訂正回路および前記第２の誤り訂正回路に実行させる制御部と、を備え、
前記第２の誤り訂正回路の面積は、前記第１の誤り訂正回路の面積より小さい
ことを特徴とする誤り訂正回路。
【請求項２】
誤り訂正符号エンコーダを備える第１の通信装置および前記第１の通信装置から受信する信号を処理する誤り訂正符号デコーダを備える第２の通信装置を含む光伝送システムであって、
前記誤り訂正符号エンコーダは、
第１の方式で誤り訂正符号化を行う第１のエンコーダと、
前記第１の方式よりも訂正能力の低い第２の方式で誤り訂正符号化を行う第２のエンコーダと、
前記第１の通信装置から前記第２の通信装置へ伝送される伝送信号の容量が所定の閾値以下であるときは、前記伝送信号の誤り訂正符号化を前記第１のエンコーダに実行させ、前記伝送信号の容量が前記閾値を超えるときは、前記伝送信号の誤り訂正符号化を前記第１のエンコーダおよび前記第２のエンコーダに実行させる符号化制御部と、を備え、
前記誤り訂正符号デコーダは、
前記第１の方式で誤り訂正を行う第１のデコーダと、
前記第２の方式で誤り訂正を行う第２のデコーダと、
前記伝送信号の容量が前記閾値以下であるときは、前記伝送信号の誤り訂正を前記第１のデコーダに実行させ、前記伝送信号の容量が前記閾値を超えるときは、前記伝送信号の誤り訂正を前記第１のデコーダおよび前記第２のデコーダに実行させる復号制御部と、を備え、
前記第２のデコーダの面積は、前記第１のデコーダの面積より小さい
ことを特徴とする光伝送システム。
【請求項３】
前記符号化制御部は、前記伝送信号から生成される第１のペイロードおよび第２のペイロードをそれぞれ前記第１のエンコーダおよび前記第２のエンコーダに導き、
前記第１のエンコーダは、前記第１のペイロードに第１の誤り訂正符号を付加し、
前記第２のエンコーダは、前記第２のペイロードに前記第１の誤り訂正符号よりもビット数の少ない第２の誤り訂正符号を付加し、
前記誤り訂正符号エンコーダは、前記第１のペイロードに付加された前記第１の誤り訂正符号を、パンクチャリングにより、前記第１の誤り訂正符号よりもビット数の少ない第３の誤り訂正符号に変換し、
前記誤り訂正符号デコーダは、前記第１のペイロードに付加された前記第３の誤り訂正符号を、ダミービットを用いて、前記第１の誤り訂正符号と同じビット数の第４の誤り訂正符号に変換し、
前記第１のデコーダは、前記第４の誤り訂正符号を用いて前記第１のペイロードの誤り訂正を実行し、
前記第２のデコーダは、前記第２の誤り訂正符号を用いて前記第２のペイロードの誤り訂正を実行する
ことを特徴とする請求項２に記載の光伝送システム。
【請求項４】
前記第１の通信装置は、前記誤り訂正符号エンコーダの出力信号を指定された変調方式に応じてシンボルにマッピングするマッパをさらに備え、
前記マッパは、前記第１のエンコーダの出力信号を送信するためのパワーよりも前記第２のエンコーダの出力信号を送信するためのパワーが大きくなるように、前記誤り訂正符号エンコーダの出力信号をシンボルにマッピングする
ことを特徴とする請求項２に記載の光伝送システム。
【請求項５】
前記第１の通信装置は、
前記第１のエンコーダの出力信号をシンボルにマッピングするためのデータを格納する第１の格納部と、
前記第２のエンコーダの出力信号をシンボルにマッピングするためのデータを格納する第２の格納部と、をさらに備え、
前記マッパは、前記第１のエンコーダの出力信号が与えられたときは、前記第１の格納部に格納されているデータに基づいて前記第１のエンコーダの出力信号のマッピングを行い、前記第２のエンコーダの出力信号が与えられたときは、前記第２の格納部に格納されているデータに基づいて前記第２のエンコーダの出力信号のマッピングを行う
ことを特徴とする請求項４に記載の光伝送システム。
【請求項６】
前記第１の通信装置は、前記誤り訂正符号エンコーダの出力信号を指定された変調方式に応じてシンボルにマッピングするマッパをさらに備え、
前記符号化制御部は、前記伝送信号から生成される第１のペイロードおよび第２のペイロードをそれぞれ前記第１のエンコーダおよび前記第２のエンコーダに導き、
前記第１のエンコーダは、前記第１のペイロードに第１の誤り訂正符号を付加し、
前記第２のエンコーダは、前記第２のペイロードに前記第１の誤り訂正符号よりもビット数の少ない第２の誤り訂正符号を付加し、
前記マッパは、前記第２のエンコーダの出力信号を第１の多値度の変調方式でシンボルにマッピングすると共に、前記第１のエンコーダの出力信号の少なくとも一部を前記第１の多値度よりも高い第２の多値度の変調方式でシンボルにマッピングする
ことを特徴とする請求項２に記載の光伝送システム。
【請求項７】
前記第１の通信装置は、前記誤り訂正符号エンコーダの出力信号を前記第２の通信装置へ送信する送信信号処理部をさらに備え、
前記符号化制御部は、前記伝送信号から生成される第１のペイロードおよび第２のペイロードをそれぞれ前記第１のエンコーダおよび前記第２のエンコーダに導き、
前記第１のエンコーダは、前記第１のペイロードに第１の誤り訂正符号を付加し、
前記第２のエンコーダは、前記第２のペイロードに前記第１の誤り訂正符号よりもビット数の少ない第２の誤り訂正符号を付加し、
前記送信信号処理部は、前記第２のエンコーダの出力信号を送信するためのシンボルレートよりも前記第１のエンコーダの出力信号を送信するためのシンボルレートが高くなるように、前記誤り訂正符号エンコーダの出力信号を前記第２の通信装置へ送信する
ことを特徴とする請求項２に記載の光伝送システム。
【請求項８】
前記第１の通信装置は、前記誤り訂正符号エンコーダの出力信号を指定された変調方式に応じてシンボルにマッピングするマッパをさらに備え、
前記マッパは、前記第２のエンコーダの出力信号から抽出されるビットがコンスタレーション平面上の領域を指定し、前記第１のエンコーダの出力信号から抽出されるビットが指定された領域内の信号点を指定するように、前記誤り訂正符号エンコーダの出力信号をシンボルにマッピングする
ことを特徴とする請求項２に記載の光伝送システム。
【請求項９】
前記第１の通信装置は、周波数の異なる複数のサブキャリアを使用して前記誤り訂正符号エンコーダの出力信号を前記第２の通信装置へ送信する送信信号処理部をさらに備え、
前記送信信号処理部は、前記第１のエンコーダの出力信号を前記複数のサブキャリアの中の品質の低いサブキャリアに割り当て、前記第２のエンコーダの出力信号を前記複数のサブキャリアの中の品質の高いサブキャリアに割り当てる
ことを特徴とする請求項２に記載の光伝送システム。
【請求項１０】
前記第１の通信装置は、前記誤り訂正符号エンコーダの出力信号を前記第２の通信装置へ送信する送信信号処理部をさらに備え、
前記送信信号処理部は、前記伝送信号の容量が前記閾値を超えるときは、前記第１のエンコーダの出力信号がマッピングされたシンボルおよび前記第２のエンコーダの出力信号がマッピングされたシンボルを１シンボルずつ交互に前記第２の送信装置へ送信する
ことを特徴とする請求項４または６に記載の光伝送システム。
【請求項１１】
前記第２の誤り訂正回路の処理可能容量は、前記第１の誤り訂正回路の処理可能容量と同じである
ことを特徴とする請求項１に記載の誤り訂正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正回路および光伝送システムに係わる。
【背景技術】
【０００２】
大容量の光伝送システムが実用化されている。現在、ノード間で約100Gbpsのデータを伝送する構成が実用化されている。さらに、ノード間で200Gbpsまたは400Gbpsのデータを伝送する構成が検討されている。光伝送システムでは非常に小さいビット誤り率が要求されるため、多くの光伝送システムは、誤り訂正符号（ＦＥＣ：Forward Error Correction）を利用して誤り訂正を行う機能を備えている。
【０００３】
誤り訂正機能は、デジタル信号処理回路により実現される。ここで、誤り訂正を行う誤り訂正符号回路（以下、ＦＥＣ回路）のサイズは、伝送容量および訂正能力に依存する。例えば、大容量の信号の誤り訂正を行うためには、回路規模の大きなＦＥＣ回路が必要になる。また、能力の高い誤り訂正を行う場合にも、回路規模の大きなＦＥＣ回路が必要になる。
【０００４】
既存の光伝送システムでは、複数の変調方式が混在することなく、多くのケースでは、ノード間でＱＰＳＫ（Quadrature Phase Shift Keying）変調光信号が伝送される。ところが、光伝送システムの大容量化に伴い、多値度の高い変調方式の導入が検討されている。例えば、ノード間で１６ＱＡＭ（Quadrature Amplitude Modulation）変調光信号または６４ＱＡＭ変調光信号を伝送するシステムが検討されている。さらに、光伝送システム内で光パスを柔軟に切り替えることができる構成が求められている。したがって、ＦＥＣ回路も、通信アプリケーションに応じて、様々な伝送容量および様々な伝送距離に対応できることが好ましい。
【０００５】
なお、誤り訂正については、例えば、特許文献１、２に記載されている。また、複数の通信方式の中から選択された通信方式に応じて変調信号を生成する方法は、例えば、特許文献３に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１９６４６７号公報
【特許文献２】特開２０１０−４１１０８号公報
【特許文献３】特開２０１１−２５０２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
様々な伝送容量に対応するためには、ＦＥＣ回路は、想定される最大伝送容量の信号を処理できることが要求される。例えば、100Gbps、200Gbps、及び400Gbpsの信号が伝送され得るケースでは、400Gbpsの信号を処理できるＦＥＣ回路が要求される。この場合、ＦＥＣ回路のサイズが大きくなる。また、短距離伝送システムおよび長距離伝送システムの双方に対応するためには、ＦＥＣ回路は、想定される最大伝送距離の信号を処理できることが要求される。この場合、高い誤り訂正能力が要求されるので、ＦＥＣ回路のサイズが大きくなる。
【０００８】
しかしながら、誤り訂正機能がデジタル信号処理回路により実現される場合、デジタル信号処理回路内でＦＥＣ回路が占有する面積の割合はかなり高くなっている。すなわち、ＦＥＣ回路のサイズを大きくすることには限界がある。このため、伝送容量が高くなる場合であっても、ＦＥＣ回路のサイズの増加が抑制されることが好ましい。
【０００９】
本発明の１つの側面に係わる目的は、伝送容量の増大に対して誤り訂正回路のサイズの増加を抑制することである。
【課題を解決するための手段】
【００１０】
本発明の１つの態様の誤り訂正回路は、誤り訂正符号が付加された信号を処理する。この誤り訂正回路は、第１の方式で誤り訂正を行う第１の誤り訂正符号回路と、前記第１の方式よりも訂正能力の低い第２の方式で誤り訂正を行う第２の誤り訂正符号回路と、受信信号の容量が前記第１の誤り訂正符号回路の処理可能容量以下であるときは、前記受信信号の誤り訂正を前記第１の誤り訂正符号回路に実行させ、受信信号の容量が前記第１の誤り訂正符号回路の処理可能容量を超えるときは、前記受信信号の誤り訂正を前記第１の誤り訂正符号回路および前記第２の誤り訂正符号回路に実行させる制御部と、を有する。
【発明の効果】
【００１１】
上述の態様によれば、伝送容量の増大に対して誤り訂正回路のサイズの増加が抑制される。
【図面の簡単な説明】
【００１２】
【図１】光伝送システムの一例を示す図である。
【図２】通信装置の一例を示す図である。
【図３】信号処理器の機能を示すブロック図である。
【図４】ＦＥＣデコーダの構成（構成例１）を示す図である。
【図５】ＦＥＣデコーダの構成（構成例２）を示す図である。
【図６】伝送容量が小さいときの構成例２の動作の一例を示す図である。
【図７】伝送容量が大きいときの構成例２の動作の一例を示す図である。
【図８】高性能ＦＥＣおよび低性能ＦＥＣの特性の一例を示す図である。
【図９】本発明の実施形態に係わる信号処理器の一例を示す図である。
【図１０】伝送容量が小さいときのＦＥＣデコーダの動作の一例を示す図である。
【図１１】伝送容量が大きいときのＦＥＣデコーダの動作の一例を示す図である。
【図１２】ＦＥＣエンコーダおよびＦＥＣデコーダの構成の例を示す図である。
【図１３】ＦＥＣデコーダの回路面積の比較を示す図である。
【図１４】混合ＦＥＣ構成による信号品質の劣化について説明する図である。
【図１５】第１〜第６の実施形態の信号処理器の構成の一例を示す図である。
【図１６】第１の実施形態の動作の一例を示す図である。
【図１７】第１の実施形態による効果を示す図である。
【図１８】第２の実施形態の動作の一例を示す図である。
【図１９】第２の実施形態で使用されるシンボルマッパの一例を示す図である。
【図２０】マッピングテーブルの実施例を示す図である。
【図２１】第２の実施形態による効果を示す図である。
【図２２】第３の実施形態の動作の一例を示す図である。
【図２３】第４の実施形態の動作の一例を示す図である。
【図２４】第５の実施形態の動作の一例を示す図である。
【図２５】第６の実施形態の動作の一例を示す図である。
【図２６】ＦＥＣデコーダの面積および信号品質の比較を示す図である。
【図２７】他の実施形態の動作の一例を示す図である。
【発明を実施するための形態】
【００１３】
図１は、光伝送システムの一例を示す。光伝送システム５００は、通信装置５１０および通信装置５２０を備える。通信装置５１０と通信装置５２０との間は、光伝送路により接続されている。光伝送路は、光ファイバリンクにより実現される。光伝送路上には、１または複数の光増幅ノードが設けられていてもよい。
【００１４】
通信装置５１０は、デジタル信号処理器（Ｔｘ＿ＤＳＰ）５１１、Ｅ／Ｏフロントエンド回路５１２、Ｏ／Ｅフロントエンド回路５１３、デジタル信号処理器（Ｒｘ＿ＤＳＰ）５１４を備える。デジタル信号処理器５１１は、入力データからシンボル列を生成する。Ｅ／Ｏフロントエンド回路５１２は、デジタル信号処理器５１１により生成されるシンボル列から変調光信号を生成する。この変調光信号は、光伝送路を介して通信装置５２０へ伝送される。
【００１５】
通信装置５２０は、Ｏ／Ｅフロントエンド回路５２１、デジタル信号処理器（Ｒｘ＿ＤＳＰ）５２２、デジタル信号処理器（Ｔｘ＿ＤＳＰ）５２３、Ｅ／Ｏフロントエンド回路５２４を備える。Ｏ／Ｅフロントエンド回路５２１は、通信装置５１０から受信する変調光信号を電気信号に変換する。デジタル信号処理器５２２は、Ｏ／Ｅフロントエンド回路５２１から出力される電気信号からデータを再生する。
【００１６】
光伝送システム５００は、誤り訂正符号を利用して信号の誤りを訂正する。よって、デジタル信号処理器５１１は、送信信号に対して誤り訂正符号を付加するＦＥＣエンコーダを含む。また、デジタル信号処理器５２２は、誤り訂正符号を使用して受信信号の誤りを訂正するＦＥＣデコーダを含む。
【００１７】
なお、Ｏ／Ｅフロントエンド回路５１３およびデジタル信号処理器５１４の機能は、Ｏ／Ｅフロントエンド回路５２１およびデジタル信号処理器５２２と実質的に同じなので、説明を省略する。同様に、デジタル信号処理器５２３およびＥ／Ｏフロントエンド回路５２４の機能は、デジタル信号処理器５１１およびＥ／Ｏフロントエンド回路５１２と実質的に同じなので、説明を省略する。
【００１８】
図２は、光伝送システムにおいて使用される通信装置の一例を示す。図２に示す通信装置６００は、図１に示す光伝送システム５００では、通信装置５１０または通信装置５２０として使用され得る。そして、通信装置６００は、信号処理器（ＤＳＰ＿ＬＳＩ）６１０およびフロントエンド回路６２０を備える。
【００１９】
信号処理器６１０は、送信信号処理部（Ｔｘ＿ＤＳＰ）６１１、Ｄ／Ａコンバータ（ＤＡＣ）６１２、Ａ／Ｄコンバータ（ＡＤＣ）６１３、受信信号処理部（Ｒｘ＿ＤＳＰ）６１４を備える。送信信号処理部６１１は、入力データからシンボル列を生成する。この例では、通信装置６００は、偏波多重変調光信号を伝送する。よって、送信信号処理部６１１は、入力データからシンボル列Ｘおよびシンボル列Ｙを生成する。各シンボル列は、Ｉ成分信号およびＱ成分信号で表される。すなわち、送信信号処理部６１１は、シンボル列Ｘを表す信号ＸＩ、ＸＱ、およびシンボル列Ｙを表す信号ＹＩ、ＹＱを生成する。Ｄ／Ａコンバータ６１２は、送信信号処理部６１１の出力信号をアナログ信号に変換する。
【００２０】
フロントエンド回路６２０は、Ｅ／Ｏフロントエンド部およびＯ／Ｅフロントエンド部を含む。Ｅ／Ｏフロントエンド部は、シンボル列から変調光信号を生成するために、ドライバ６２１、レーザ光源（ＬＤ）６２２、Ｉ／Ｑ光変調器６２３Ｘ、６２３Ｙ、偏波光合波器（ＰＢＣ）６２４を備える。ドライバ６２１は、信号処理器６１０から出力されるアナログ信号ＸＩ、ＸＱ、ＹＩ、ＹＱから駆動信号ＸＩ、ＸＱ、ＹＩ、ＹＱを生成する。レーザ光源６２２は、所定の波長の連続光を生成する。Ｉ／Ｑ光変調器６２３Ｘは、駆動信号ＸＩ、ＸＱで連続光を変調して変調光信号Ｘを生成する。Ｉ／Ｑ光変調器６２３Ｙは、駆動信号ＹＩ、ＹＱで連続光を変調して変調光信号Ｙを生成する。そして、偏波光合波器６２４は、変調光信号Ｘおよび変調光信号Ｙを合波して偏波多重変調光信号を生成する。
【００２１】
Ｏ／Ｅフロントエンド部は、コヒーレント受信により、受信光信号の電界情報を表す電気信号を生成する。したがって、Ｏ／Ｅフロントエンド部は、偏波光分波器（ＰＢＳ）６２５、レーザ光源（ＬＤ）６２６、光９０度ハイブリッド回路６２７Ｈ、６２７Ｖ、Ｏ／Ｅコンバータ６２８を備える。偏波光分波器６２５は、受信光信号を光信号Ｈおよび光信号Ｖに分離する。光信号Ｈおよび光信号Ｖの偏波は、互いに直交している。レーザ光源６２６は、局発光を生成する。局発光の波長は、受信光信号のキャリアの波長とほぼ同じである。光９０度ハイブリッド回路６２７Ｈは、局発光を利用して、光信号Ｈから光成分ＨＩ、ＨＱを生成する。光９０度ハイブリッド回路６２７Ｖは、局発光を利用して、光信号Ｖから光成分ＶＩ、ＶＱを生成する。Ｏ／Ｅコンバータ６２８は、光成分ＨＩ、ＨＱ、ＶＩ、ＶＱをそれぞれ電気信号に変換する。
【００２２】
Ａ／Ｄコンバータ６１３は、フロントエンド回路６２０において生成される電気信号ＨＩ、ＨＱ、ＶＩ、ＶＱをそれぞれデジタル信号に変換する。そして受信信号処理部６１４は、デジタル信号ＨＩ、ＨＱ、ＶＩ、ＶＱからデータを再生する。
【００２３】
図３は、信号処理器（ＤＳＰ＿ＬＳＩ）の機能を示すブロック図である。信号処理器１００は、フレーマ１、ＦＥＣエンコーダ２、送信信号処理部３、受信信号処理部１１、ＦＥＣデコーダ１５、フレーマ１６を備える。送信信号処理部３は、シンボルマッパ３および予等化器（ＴｘＥＱ）４を含む。また、受信信号処理部１１は、固定等化器（ＦＥＱ）１２、適応等化器（ＡＥＱ）１３、シンボルデマッパ１４を含む。なお、図３に示す信号処理器１００は、図２に示す信号処理器６１０に対応する。ただし、図３においては、Ｄ／Ａコンバータ６１２およびＡ／Ｄコンバータ６１３などは省略されている。
【００２４】
フレーマ１は、入力データから所定長のフレームを生成する。ＦＥＣエンコーダ２は、各フレームに誤り訂正符号を付加することにより符号語を生成する。なお、以下の記載では、誤り訂正符号を「パリティビット」または単に「パリティ」と呼ぶことがある。シンボルマッパ４は、指定された変調方式に従って、ＦＥＣエンコーダ２の出力信号（すなわち、誤り訂正符号が付加されたビット列）をマッピングする。例えば、変調方式が１６ＱＡＭであるときは、シンボルマッパ４は、４ビットのデータから１つのシンボルを生成する。このとき、生成されるシンボルは、４ビットのデータの値に対応する位相および振幅を表す。予等化器５は、光伝送路の特性に基づいて、シンボルマッパ４の出力信号に対して予等化を行う。
【００２５】
固定等化器１２および適応等化器１３は、光伝送路において発生する分散などを補償するように、受信信号を等化する。シンボルデマッパ１４は、変調方式に従って、シンボル毎に、等化された受信信号からビット列を再生する。ＦＥＣデコーダ１５は、誤り訂正符号合を利用して、符号語ごとに、シンボルデマッパ１４の出力信号の誤りを検出して訂正する。フレーマ１６は、ネットワーク内で伝送されるフレームをクライアント回線で伝送されるフレームに変換する。
【００２６】
上記構成の信号処理器１００において、ＦＥＣデコーダ１５の演算量は、他の回路要素と比較して多くなる。このため、信号処理器１００を構成するＬＳＩにおいて、ＦＥＣデコーダ１５のために使用される回路面積は大きい。特に、高い誤り訂正能力が要求される場合、または伝送容量が大きい場合には、ＬＳＩ全体に対してＦＥＣデコーダ１５が占有する面積の比率がかなり高くなる。
【００２７】
図４〜図５は、ＦＥＣデコーダの構成例を示す。以下の記載では、光伝送システムの最大伝送容量が400Gbpsであるものとする、例えば、光伝送システムは、200Gbpsの信号および400Gbpsの信号を伝送するものとする。よって、信号処理器１００は、200Gbpsの信号および400Gbpsの信号の双方を処理できることが要求される。なお、ＦＥＣデコーダ１５と比較して、ＦＥＣエンコーダ２の回路規模は小さい。したがって、以下では、ＦＥＣエンコーダ２の説明は省略する。
【００２８】
図４に示す構成例１においては、ＦＥＣデコーダ１５は、４００Ｇ高性能ＦＥＣデコーダ１５ａにより実現される。「４００Ｇ」は、200Gbps/400Gbpsの信号を処理できることを意味する。よって、構成例１のＦＥＣデコーダ１５は、大容量（即ち、400Gbps）の信号を処理できる。「高性能」は、誤り訂正能力が高いことを意味する。よって、構成例１のＦＥＣデコーダ１５は、伝送距離が長い光伝送システムにも適用可能である。ただし、構成例１においては、ＦＥＣデコーダ１５の回路規模が大きくなってしまう。
【００２９】
図４に示す構成例１のＦＥＣデコーダの回路規模を削減するために、図５に示す構成例２のＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ１５ｂおよび４００Ｇ低性能ＦＥＣデコーダ１５ｃにより実現される。「２００Ｇ」は、200Gbpsの信号を処理できるが、400Gbpsの信号を処理できないことを意味する。また、「低性能」は、「高性能」よりも誤り訂正能力が低いことを意味する。そして、構成例２においては、受信信号の伝送容量が200Gbpsであるときは、２００Ｇ高性能ＦＥＣデコーダ１５ｂにより誤り訂正が行われる。よって、受信信号の容量が200Gbpsであるときは、構成例２のＦＥＣデコータ１５は、伝送距離が長い光伝送システムにも適用可能である。一方、受信信号の伝送容量が400Gbpsであるときは、４００Ｇ低性能ＦＥＣデコーダ１５ｃにより誤り訂正が行われる。このため、伝送信号の容量が400Gbpsであるときは、伝送距離が長い通信に構成例２のＦＥＣデコーダ１５を適用することは困難である。
【００３０】
図６〜図７は、構成例２のＦＥＣデコーダの動作の一例を示す。なお、図６〜図７に係わる記載においては、説明を簡単にするために、ＦＥＣ回路は以下の条件の下で動作するものとする。
【００３１】
符号語ブロックの長さは４００００ビットである。すなわち、ＦＥＣ回路は、入力ビット列を４００００ビット毎に分割して処理する。ＦＥＣ回路が処理するデータ量（スループット）は、伝送容量を指定する動作モードに応じて変化する。例えば、200Gbpsで信号を伝送する２００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに４００００ビットを処理する。すなわち、２００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに１つの符号語ブロックを処理する。一方、400Gbpsで信号を伝送する４００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに８００００ビットを処理する。すなわち、４００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに２つの符号語ブロックを処理する。このケースでは、単位時間は２００ｎ秒である。
【００３２】
信号処理器１００が２００Ｇモードで動作するときは、図６に示すように、入力ビット列は２００Ｇ高性能ＦＥＣデコーダ１５ｂにより処理される。この場合、ＦＥＣデコーダ１５は、単位時間ごとに、１つの符号語を処理する。
【００３３】
信号処理器１００が４００Ｇモードで動作するときは、図７に示すように、入力ビット列は４００Ｇ低性能ＦＥＣデコーダ１５ｃにより処理される。この場合、ＦＥＣデコーダ１５は、単位時間ごとに、２つの符号語を処理する。
【００３４】
図８は、高性能ＦＥＣおよび低性能ＦＥＣの特性の一例を示す。特性Ａは、高性能ＦＥＣを使用するデータ伝送における最大伝送距離を示す。特性Ｂは、低性能ＦＥＣを使用するデータ伝送における最大伝送距離を示す。なお、最大伝送距離は、伝送容量に対してプロットされている。
【００３５】
ＦＥＣ回路が構成例１で実現されるときは、伝送容量100Gbps〜400Gbpsに対して特性Ａが得られる。即ち、構成例１によれば、長距離伝送が実現される。ＦＥＣ回路が構成例２で実現されるときは、伝送容量100Gbps〜200Gbpsに対して特性Ａが得られるが、伝送容量200Gbps〜400Gbpsに対しては特性Ｂが得られる。即ち、構成例２によれば、伝送容量が大きいときは、最大伝送距離が短くなる。
【００３６】
＜実施形態＞
図９は、本発明の実施形態に係わる信号処理器の一例を示す。実施形態の信号処理器２０が備えるＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２により実現される。２００Ｇ高性能ＦＥＣデコーダ３１は、図５に示す２００Ｇ高性能ＦＥＣデコーダ１５ｂと実質的に同じである。また、２００Ｇ低性能ＦＥＣデコーダ３２の誤り訂正能力は、図５に示す４００Ｇ低性能ＦＥＣデコーダ１５ｃと実質的に同じである。ただし、２００Ｇ低性能ＦＥＣデコーダ３２の回路規模は、図５に示す４００Ｇ低性能ＦＥＣデコーダ１５ｃの約半分である。すなわち、図５に示す構成例２と比較して、実施形態の信号処理器２０においては、ＦＥＣ処理のために占有される面積が破線で囲まれる領域の分だけ削減される。
【００３７】
このように、本発明の実施形態に係わるＦＥＣ回路は、誤り訂正能力の異なる複数のＦＥＣデコーダを備える。よって、以下の記載では、本発明の実施形態に係わるＦＥＣ回路の構成を「混合ＦＥＣ構成」と呼ぶことがある。また、本発明の実施形態に係わるＦＥＣ方式を「混合ＦＥＣ方式」と呼ぶことがある。
【００３８】
図１０〜図１１は、実施形態のＦＥＣデコーダの動作の一例を示す。なお、図６〜図７に示す例と同様に、図１０〜図１１に係わる記載においては、ＦＥＣ回路は以下の条件の下で動作するものとする。符号語ブロックの長さは４００００ビットである。すなわち、ＦＥＣ回路は、入力ビット列を４００００ビット毎に分割して処理する。ＦＥＣ回路が処理するデータ量（スループット）は、伝送容量を指定する動作モードに応じて変化する。例えば、200Gbpsで信号を伝送する２００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに１つの符号語ブロックを処理する。一方、400Gbpsで信号を伝送する４００Ｇモードにおいては、ＦＥＣ回路は、単位時間ごとに２つの符号語ブロックを処理する。このケースでは、単位時間は２００ｎ秒である。
【００３９】
信号処理器２０が２００Ｇモードで動作するときは、図１０に示すように、入力ビット列は２００Ｇ高性能ＦＥＣデコーダ３１により処理される。この場合、ＦＥＣデコーダ１５は、単位時間ごとに、１つの符号語を処理する。
【００４０】
信号処理器２０が４００Ｇモードで動作するときは、図１１に示すように、入力ビット列は２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２により並列に処理される。一例としては、２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２は、それぞれ、４００００ビットの入力信号を処理する。この場合、ＦＥＣデコーダ１５は、単位時間ごとに、２つの符号語を処理する。
【００４１】
図１２（ａ）は、実施形態に係わるＦＥＣエンコーダの構成の一例を示す。ＦＥＣエンコーダ２は、２００Ｇ高性能ＦＥＣエンコーダ４１、２００Ｇ低性能ＦＥＣエンコーダ４２、ＦＥＣ制御部４３、合成器４４を備える。２００Ｇ高性能ＦＥＣエンコーダ４１は、第１の方式で誤り訂正符号化を行う。２００Ｇ低性能ＦＥＣエンコーダ４２は、第１の方式よりも訂正能力の低い第２の方式で誤り訂正符号化を行う。誤り訂正符号化は、各符号語ブロックに対して誤り訂正符号（以下、パリティビット）を付加することにより実現される。この場合、２００Ｇ高性能ＦＥＣエンコーダ４１により付加されるパリティビットの長さは、２００Ｇ低性能ＦＥＣエンコーダ４２により付加されるパリティビットよりも長い。
【００４２】
ＦＥＣ制御部４３は、モード制御情報により指定される動作モードに応じて、２００Ｇ高性能ＦＥＣエンコーダ４１および２００Ｇ低性能ＦＥＣエンコーダ４２を制御する。具体的には、伝送信号の容量が所定の閾値以下であるとき（例えば、信号処理器２０が２００Ｇモードで動作するとき）は、ＦＥＣ制御部４３は、入力ビット列の符号化を２００Ｇ高性能ＦＥＣエンコーダ４１に実行させる。このとき、ＦＥＣ制御部４３は、入力ビット列を所定の長さごとに区切って２００Ｇ高性能ＦＥＣエンコーダ４１に与えるようにしてもよい。一方、伝送信号の容量が上述の閾値を越えるとき（例えば、信号処理器２０が４００Ｇモードで動作するとき）は、ＦＥＣ制御部４３は、入力ビット列の符号化を２００Ｇ高性能ＦＥＣエンコーダ４１および２００Ｇ低性能ＦＥＣエンコーダ４２に並列に実行させる。このとき、ＦＥＣ制御部４３は、入力ビット列を所定の長さごとに区切って交互に２００Ｇ高性能ＦＥＣエンコーダ４１および２００Ｇ低性能ＦＥＣエンコーダ４２に与えるようにしてもよい。合成器４４は、信号処理器２０が４００Ｇモードで動作するときに、２００Ｇ高性能ＦＥＣエンコーダ４１の出力信号および２００Ｇ低性能ＦＥＣエンコーダ４２の出力信号を合成する。
【００４３】
図１２（ｂ）は、実施形態に係わるＦＥＣデコーダの構成の一例を示す。ＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ３１、２００Ｇ低性能ＦＥＣデコーダ３２、ＦＥＣ制御部３３、合成器３４を備える。２００Ｇ高性能ＦＥＣデコーダ３１は、第１の方式で誤り訂正を行う。２００Ｇ低性能ＦＥＣデコーダ３２は、第２に方式で誤り訂正を行う。すなわち、２００Ｇ高性能ＦＥＣデコーダ３１は、２００Ｇ高性能ＦＥＣエンコーダ４１により符号化された信号の誤りを検出して訂正し、２００Ｇ低性能ＦＥＣデコーダ３２は、２００Ｇ低性能ＦＥＣエンコーダ４２により符号化された信号の誤りを検出して訂正する。
【００４４】
ＦＥＣ制御部３３は、モード制御情報により指定される動作モードに応じて、２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２を制御する。なお、送信局のＦＥＣエンコーダおよび受信局のＦＥＣデコーダにおいて同じモード制御情報が使用される。そして、伝送信号の容量が所定の閾値以下であるとき（例えば、信号処理器２０が２００Ｇモードで動作するとき）は、ＦＥＣ制御部３３は、入力ビット列に対する誤り訂正処理を２００Ｇ高性能ＦＥＣデコーダ３１に実行させる。このとき、ＦＥＣ制御部３３は、送信局の２００Ｇ高性能ＦＥＣエンコーダ４１により生成された符号語を２００Ｇ高性能ＦＥＣデコーダ３１に与える。一方、伝送信号の容量が上述の閾値を越えるとき（例えば、信号処理器２０が４００Ｇモードで動作するとき）は、ＦＥＣ制御部３３は、入力ビット列に対する誤り訂正処理を２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２に並列に実行させる。このとき、ＦＥＣ制御部３３は、送信局の２００Ｇ高性能ＦＥＣエンコーダ４１および２００Ｇ低性能ＦＥＣエンコーダ４２により生成された符号語を、それぞれ、２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２に与える。合成器３４は、信号処理器２０が４００Ｇモードで動作するときに、２００Ｇ高性能ＦＥＣデコーダ３１の出力信号および２００Ｇ低性能ＦＥＣデコーダ３２の出力信号を合成する。
【００４５】
このように、混合ＦＥＣ方式においては、伝送容量が200Gbps以下であるときは、高性能ＦＥＣ（誤り訂正能力の高いＦＥＣ）を使用して誤り訂正が実行される。よって、伝送容量が200Gbps以下であるときは、図８に示す特性Ａが得られる。これに対して、伝送容量が200Gbpsを越えるときは、高性能ＦＥＣだけでなく、低性能ＦＥＣ（誤り訂正能力の低いＦＥＣ）も使用して誤り訂正が実行される。よって、伝送容量が200Gbpsを越えるときは、図８に示す特性Ｂとほぼ同じ特性が得られる。ただし、後で詳しく説明するが、実施形態の信号処理器２０は、混合ＦＥＣ方式の信号の品質を改善する機能を備えている。
【００４６】
図１３は、ＦＥＣデコーダの回路面積の比較を示す。ここでは、説明を簡単にするために、以下の条件の下で、図４に示す構成例１、図５に示す構成例２、図９に示す混合ＦＥＣ構成を比較する。回路面積は、伝送容量に比例する。また、100Gbps当たりの高性能ＦＥＣデコーダの回路面積が「３」であり、100Gbps当たりの低性能ＦＥＣデコーダの回路面積が「１」である。
【００４７】
この場合、構成例１のＦＥＣデコーダ１５は、４００Ｇ高性能ＦＥＣデコーダ１５ａにより実現されるので、回路面積は「３×４＝１２」である。構成例２のＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ１５ｂおよび４００Ｇ低性能ＦＥＣデコーダ１５ｃにより実現されるので、回路面積は「３×２＋１×４＝１０」である。混合ＦＥＣ構成のＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２により実現されるので、回路面積は「３×２＋１×２＝８」である。すなわち、構成例１と比較すると、実施形態の混合ＦＥＣ構成によれば、ＦＥＣデコーダの回路面積が約３３パーセント削減される。また、構成例２と比較すると、実施形態の混合ＦＥＣ構成によれば、ＦＥＣデコーダの回路面積が約２０パーセント削減される。
【００４８】
このように、混合ＦＥＣ構成によれば、構成例１および構成例２と比較して、ＦＥＣデコーダの回路規模が削減される。特に、構成例１と比較すると、混合ＦＥＣ構成のＦＥＣデコーダの回路規模は大幅に削減される。ところが、混合ＦＥＣ構成においては、構成例１と比較したケースだけでなく、構成例２と比較した場合であっても、信号品質が劣化することがある。以下、混合ＦＥＣ構成による信号品質の劣化について簡単に説明する。
【００４９】
図１４は、混合ＦＥＣ構成による信号品質の劣化について説明する図である。図１４において、「低性能ＦＥＣ」は、図５に示す４００Ｇ低性能ＦＥＣデコーダ１５ｃに対応する。また、「混合ＥＦＣ」は、図９に示す２００Ｇ高性能ＦＥＣデコーダ３１および２００Ｇ低性能ＦＥＣデコーダ３２の組合せに対応する。なお、この例では、高性能ＦＥＣにおいては、４００００ビットの入力ビット列に対して１０２００ビットのパリティが付加されるものとする。すなわち、ペイロードに対して２５．５パーセントの誤り訂正符号が付加される。また、低性能ＦＥＣにおいては、４００００ビットの入力ビット列に対して８２００ビットのパリティが付加されるものとする。すなわち、ペイロードに対して２０．５パーセントの誤り訂正符号が付加される。また、単位時間（ここでは、２００ｎ秒）ごとに２個の符号語が伝送される。さらに、通信装置間でＤＰ−１６ＱＡＭ光信号が伝送されるものとする。ＤＰ−１６ＱＡＭにおいては、１シンボル時間に８ビットのデータが伝送される。なお、ペイロードに対してパリティを付加する誤り訂正方式においては、ペイロードに付加されるパリティが長さほど、誤り訂正能力は高くなる。
【００５０】
上述の条件が適用される場合、低性能ＦＥＣ方式においては、単位時間ごとに４８２００ビットの符号語が２つ伝送される。したがって、パリティを含むビット列の伝送レートは482Gbpsであり、シンボルレートは60.25Gbaudである。一方、混合ＦＥＣ方式においては、単位時間ごとに４８２００ビットの符号語および５０２００ビットの符号語が１つずつ伝送される。よって、パリティを含むビット列の伝送レートは492Gbpsであり、シンボルレートは61.5Gbaudである。すなわち、低性能ＦＥＣ方式と比較して、混合ＦＥＣ方式のシンボルレートは高くなる。ここで、シンボルレートが高くなると、ビット誤りが発生しやすくなる。この結果、低性能ＦＥＣ方式と比較して、混合ＦＥＣ方式の受信信号の品質は劣化している。一例として、受信局における訂正前の受信信号の品質の低性能ＦＥＣ方式と混合ＦＥＣ方式との間の差分（すなわち、劣化量）は、下式で計算される。
【００５１】
劣化量＝10×log(61.5/60.25)＝0.1dB
【００５２】
混合ＦＥＣ方式で受信信号の誤りが訂正されるときは、高性能ＦＥＣで処理された符号語の品質は、低性能ＦＥＣで処理された符号語の品質よりも高くなる。図１４に示す例では、低性能ＦＥＣ方式と高性能ＦＥＣ方式との差分は0.5dBである。ところが、例えば、最大伝送距離を評価する場合、信号品質は、最も低い品質で評価される。したがって、混合ＦＥＣ方式の信号品質は、低性能ＦＥＣ方式よりも低くなってしまう。図１４に示す例では、低性能ＦＥＣ方式と比較して、混合ＦＥＣ方式の信号品質は0.1dBだけ低くなっている。
【００５３】
本発明の実施形態の信号処理器は、この問題を解決する機能を備える。以下、この問題を解決するための第１〜第６の実施形態について説明する。
【００５４】
図１５は、第１〜第６の実施形態の信号処理器の構成の一例を示す。第１〜第６の実施形態の信号処理器２０は、フレーマ１、ＦＥＣエンコーダ２、送信信号処理部３、受信信号処理部１１、ＦＥＣデコーダ１５、フレーマ１６、モード制御回路５１を備える。フレーマ１、ＦＥＣエンコーダ２、送信信号処理部３、受信信号処理部１１、ＦＥＣデコーダ１５、フレーマ１６は、図９および図１５において実質的に同じである。なお、図１５においては省略されているが、ＦＥＣエンコーダ２は、図１２（ａ）に示すＦＥＣ制御部４３および合成器４４を含み、ＦＥＣデコーダ１５は、図１２（ｂ）に示すＦＥＣ制御部３３および合成器３４を含む。
【００５５】
モード制御回路５１は、不図示のネットワーク管理システムから与えられるモード指示に従って、ＦＥＣエンコーダ２、送信信号処理部３、受信信号処理部１１、ＦＥＣデコーダ１５を制御する。モード指示は、伝送容量を指定する情報を含む。さらに、モード指示は、ＦＥＣ方式を指定する情報、変調方式を指定する情報などを含んでいてもよい。
【００５６】
例えば、ＦＥＣエンコーダ２は、モード制御回路５１から与えられるモード制御情報に基づいて、起動すべきＦＥＣエンコーダ（４１、４２）を決定する。送信信号処理部３のなかに設けられるシンボルマッパ４は、モード制御情報に基づいてマッピング処理を制御する。受信信号処理部１１のなかに設けられているシンボルデマッパ１４は、モード制御情報に基づいてデマッピング処理を制御する。ＦＥＣデコーダ１５は、モード制御情報に基づいて、起動すべきＦＥＣデンコーダ（３１、３２）を決定する。
【００５７】
なお、ネットワーク管理システムにより生成されるモード指示は、送信局および受信局に与えられる。例えば、図１に示す光伝送システム５００においては、通信装置５１０が備える信号処理器２０および通信装置５２０が備える信号処理器２０にそれぞれモード指示が与えられる。また、モード指示は、クライアントから与えられるようにしてもよい。この場合、送信局および受信局それぞれにおいて、ユーザがモード指示を生成して信号処理器２０に与えるようにしてもよい。
【００５８】
＜第１の実施形態＞
図１６は、第１の実施形態の動作の一例を示す。図１６に示す実施例では、単位時間ごとに８００００ビットのデータが伝送される。したがって、高性能ＦＥＣ方式および低性能ＦＥＣ方式によりそれぞれ４００００ビットでデータが伝送される。なお、４００００ビットのデータは、例えば、フレームのペイロードに格納されて伝送される。
【００５９】
高性能ＦＥＣ方式は、４００００ビットのデータに対してパリティＰ１を付加して符号語Ａを生成する。低性能ＦＥＣ方式は、４００００ビットのデータに対してパリティＰ２を付加して符号語Ｂを生成する。パリティＰ１のビット数は、パリティＰ２よりも多い。この実施例では、パリティＰ１のビット数は１０２００ビットであり、パリティＰ２のビット数は８２００ビットである。
【００６０】
送信局において、ＦＥＣエンコーダ２は、高性能ＦＥＣ方式で生成された符号語ＡにおいてパリティＰ１のビット数を削減する。すなわち、パリティＰ１に対してパンクチャリングが行われる。このパンクチャリングは、例えば、図１２（ａ）に示す合成器４４により実行される。また、パンクチャリングにより削減されるビット数は、例えば、パリティＰ１のビット数とパリティＰ２のビット数との差分ΔＰである。この場合、パリティＰ１から２０００ビットが削減される。そして、送信局は、符号語Ｂおよびパンクチャリングが行われた符合語Ａから変調光信号を生成して受信局へ送信する。なお、ここでは説明の簡単のためパリティＰ１に対してΔＰビットを削減すると記載したが、誤り訂正符号の性質上、ペイロードとパリティを合わせた符号語の任意のビットからΔＰビットを削減してもよい。
【００６１】
受信局においては、ＦＥＣデコーダ１５は、２００Ｇ高性能ＦＥＣデコーダ３１を用いて符号語Ａを処理し、２００Ｇ低性能ＦＥＣデコーダ３２を用いて符号語Ｂを処理する。ただし、２００Ｇ高性能ＦＥＣデコーダ３１は、１０２００ビットのパリティを利用して誤り訂正を実行する構成である。したがって、ＦＥＣデコーダ１５は、受信した符号語Ａにダミーパリティビットを付加する。ダミーパリティビットのビット数は、送信局においてパンクチャリングにより削減されたビット数と同じである。すなわち、この例では、２０００ビットのダミーパリティビットが符号語Ａに付加される。なお、ダミーパリティビットの付加は、例えば、図１２（ｂ）に示すＦＥＣ制御３３により行われる。
【００６２】
このように、第１の実施形態では、高性能ＦＥＣ方式により生成される符号語においてパリティビットの一部を削除することにより、送信局と受信局との間のシンボルレートが低下する。この結果、受信局における受信信号の品質が改善する。すなわち、パンクチャリングを行うことにより、受信局における訂正前の信号の品質が改善する。
【００６３】
図１７は、第１の実施形態による効果を示す。なお、図１７において、「単純な混合ＦＥＣ」は、図１２に示す構成において第１の実施形態のパンクチャリングを行わないケースに相当する。
【００６４】
単純な混合ＦＥＣと比較すると、第１の実施形態では、送信局と受信局との間のシンボルレートが低くなる。このため、単純な混合ＦＥＣと比較して、第１の実施形態においては、受信局が受信する信号の品質（即ち、受信局における訂正前の信号の品質）が高くなる。ここで、低性能ＦＥＣのネット符号化利得（ＮＣＧ：Net Coding Gain）は、単純な混合ＦＥＣおよび第１の実施形態において実質的に同じである。したがって、低性能ＦＥＣによる誤り訂正が行われた後の信号を比較すると、単純な混合ＦＥＣよりも第１の実施形態の方が信号品質が高くなる。
【００６５】
なお、第１の実施形態では、高性能ＦＥＣのパリティビットの一部が削除されるので、高性能ＦＥＣによるネット符合化利得が小さくなる。しかしながら、図１６を参照しながら説明したように、パンクチャリングされた後の高性能ＦＥＣのパリティのビット数は、低性能ＦＥＣのパリティと同じである。よって、第１の実施形態において、高性能ＦＥＣによる訂正後の信号品質は、低性能ＦＥＣによる訂正後の信号品質より低くなることはない。このように、第１の実施形態のＦＥＣ方式においては、高性能ＦＥＣの符号化利得の一部を低性能ＦＥＣに割り当てることで、最低信号品質が改善する。この結果、最大伝送距離が長くなる。
【００６６】
＜第２の実施形態＞
図１８は、第２の実施形態の動作の一例を示す。図１８に示す実施例では、高性能ＦＥＣ方式および低性能ＦＥＣ方式によりそれぞれ符号語Ａおよび符号語Ｂが伝送される。また、符号語Ａおよび符号語Ｂは、同じ変調方式で伝送されるものとする、図１８に示す例では、符号語Ａおよび符号語Ｂは、１６ＱＡＭで変調される。１６ＱＡＭは、１つのシンボルで４ビットを伝送する。
【００６７】
単純な混合ＦＥＣ方式では、図１８（ａ）に示すように、高性能ＦＥＣ方式で生成される符号語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂは、同じパワーで送信される。すなわち、符号語Ａの中のシンボルＡを構成する４ビットの値と、符号語Ｂの中のシンボルＢを構成する４ビットの値とが同じであるときは、シンボルＡの送信パワーおよびシンボルＢの送信パワーは互いに同じである。以下の記載では、単純な混合ＦＥＣ方式おいて実行されるシンボルマッピングを「中間パワーマッピング（中マッピング）」と呼ぶことがある。
【００６８】
第２の実施形態では、図１８（ｂ）に示すように、高性能ＦＥＣ方式で生成される符号語Ａの送信パワーと、低性能ＦＥＣ方式で生成される符号語Ｂの送信パワーとは、互いに異なっている。具体的には、高性能ＦＥＣ方式で生成される符号語Ａの送信パワーは、低性能ＦＥＣ方式で生成される符号語Ｂの送信パワーよりも低く設定される。各シンボルの送信パワーは、図１５に示すシンボルマッパ４によって指定される。なお、以下の記載では、高性能ＦＥＣに対して実行されるシンボルマッピングを「小パワーマッピング（小マッピング）」と呼び、低性能ＦＥＣに対して実行されるシンボルマッピングを「大パワーマッピング（大マッピング）」と呼ぶことがある。
【００６９】
図１９は、第２の実施形態で使用されるシンボルマッパ４の一例を示す。この実施例では、シンボルマッパ４は、マージ部６１、マッピング回路６２、小パワーマッピングテーブル６３、中パワーマッピングテーブル６４、大パワーマッピングテーブル６５、タイミング制御回路６６、選択回路６７を備える。マージ部６１は、ＦＥＣエンコーダ２により生成される符号語Ａおよび符号語Ｂをマージする。この例では、マージ部６１は、高性能ＦＥＣ方式で生成される符号語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂが交互に出力されるように、ＦＥＣエンコーダ２により生成される符号語をマージする。なお、パリティＰ１のビット数はパリティＰ２よりも多いので、符号語Ａのビット長は符号語Ｂよりも長い。マッピング回路６２は、マッピングテーブル６３〜６５を利用して、入力ビット列をシンボルにマッピングする。小パワーマッピングテーブル６３は、小パワーマッピングを行うためのマッピング情報を格納する。中パワーマッピングテーブル６４は、中パワーマッピングを行うためのマッピング情報を格納する。大パワーマッピングテーブル６５は、大パワーマッピングを行うためのマッピング情報を格納する。
【００７０】
図２０は、マッピングテーブルの実施例を示す。図２０（ａ）は、小パワーマッピングのためのマッピング情報を格納する小パワーマッピングテーブル６３の一例を示す。図２０（ｂ）は、中パワーマッピングのためのマッピング情報を格納する中パワーマッピングテーブル６４の一例を示す。図２０（ｃ）は、大パワーマッピングのためのマッピング情報を格納する大パワーマッピングテーブル６５の一例を示す。この実施例では、変調方式は１６ＱＡＭである。よって、各マッピングテーブル６３〜６５には、４ビットのデータに対してＩ成分値およびＱ成分値のペアを表すマッピング情報が格納されている。
【００７１】
タイミング制御回路６６は、動作モードおよび入力符号語のタイプに応じて選択回路６７に対して選択タイミング指示を与える。選択回路６７は、タイミング制御回路６６から与えられる選択タイミング指示に従って、マッピングテーブル６３〜６５を選択する。
【００７２】
たとえば、２００Ｇモードにおいては、選択回路６７は、中パワーマッピングテーブル６４を選択する。この場合、マッピング回路６２は、４ビット毎に図１２（ｂ）に示す中パワーマッピングテーブル６４を参照し、対応するシンボルのＩ成分値およびＱ成分値を決定する。４００Ｇモードにおいては、選択回路６７は、選択タイミング指示に従って、小パワーマッピングテーブル６３および大パワーマッピングテーブル６５を交互に選択する。すなわち、高性能ＦＥＣ方式により生成される符号語Ａに対しては、マッピング回路６２は、４ビット毎に図１２（ａ）に示す小パワーマッピングテーブル６３を参照して、対応するシンボルのＩ成分値およびＱ成分値を決定する。また、低性能ＦＥＣ方式により生成される符号語Ｂに対しては、マッピング回路６２は、４ビット毎に図１２（ｃ）に示す大パワーマッピングテーブル６５を参照して、対応するシンボルのＩ成分値およびＱ成分値を決定する。
【００７３】
図２１は、第２の実施形態による効果を示す。なお、図２１において、「単純な混合ＦＥＣ」は、すべての符号語に対して中パワーマッピングが行われるケースに相当する。
【００７４】
単純な混合ＦＥＣ方式で符号化が行われるときは、高性能ＦＥＣ方式で生成される符号語および低性能ＦＥＣ方式で生成される符号語は、同じパワーでマッピングされる。したがって、高性能ＦＥＣを使用して訂正された信号の品質は、低性能ＦＥＣを使用して訂正された信号の品質よりも高くなる。この例では、高性能ＦＥＣの符号化利得と低性能ＦＥＣの符号化利得との差分は0.5dBである。そうすると、図２１に示すように、高性能ＦＥＣを使用して訂正された信号の品質と低性能ＦＥＣを使用して訂正された信号の品質との差分ΔＱは0.5dBである。
【００７５】
第２の実施形態においては、高性能ＦＥＣ方式で生成される符号語は小さいパワーで送信され、低性能ＦＥＣ方式で生成される符号語は大きいパワーで送信される。このとき、第２の実施形態の平均送信パワーは、単純な混合ＦＥＣ方式が実行されるケースの平均送信パワーとほぼ同じになることが好ましい。例えば、高性能ＦＥＣ方式で生成される符号語は、単純な混合ＦＥＣ方式と比較して、差分ΔＱの半分（すなわち、0.25dB）だけ小さいパワーで送信されるようにマッッピングされる。一方、低性能ＦＥＣ方式で生成される符号語は、単純な混合ＦＥＣ方式と比較して、差分ΔＱの半分（すなわち、0.25dB）だけ大きいパワーで送信されるようにマッッピングされる。そうすると、高性能ＦＥＣで訂正された信号の品質および低性能ＦＥＣで訂正された信号の品質は、実質的に同じになる。具体的には、図２１に示すように、単純な混合ＦＥＣ方式中の低性能ＦＥＣで訂正された信号の品質と比較して、第２の実施形態のＦＥＣで訂正された信号の品質は0.25dBだけ高くなる。
【００７６】
なお、すべてのデータ信号が低性能ＦＥＣで訂正される場合（すなわち、図７に示す構成例２の動作）は、図１４を参照しながら説明したように、単純な混合ＦＥＣ方式と比較して、訂正前の信号の品質が0.1dBだけ高くなる。したがって、第２の実施形態により訂正された信号の品質は、図７に示す構成例２の動作と比較して、0.15dBだけ改善することになる。
【００７７】
このように、第２の実施形態では、高性能ＦＥＣが付加される信号の送信パワーを小さくすると共に、低性能ＦＥＣが付加される信号の送信パワーを大きくすることで、訂正後の最低品質が改善される。すなわち、第２の実施形態のＦＥＣ方式においても、高性能ＦＥＣの符号化利得の一部を低性能ＦＥＣに割り当てることで、最低信号品質が改善する。この結果、最大伝送距離が長くなる。
【００７８】
＜第３の実施形態＞
図２２は、第３の実施形態の動作の一例を示す。図２２に示す実施例では、入力ビット列は、４００００ビット毎に分割されて符号化される。高性能ＦＥＣエンコーダ４１は、４００００ビットのペイロードに１０２００ビットのパリティＰ１を付加して符号語Ａを生成する。低性能ＦＥＣエンコーダ４２は、４００００ビットのペイロードに８２００ビットのパリティＰ２を付加して符号語Ｂを生成する。
【００７９】
ここで、符号語Ａおよび符号語Ｂがすべて１６ＱＡＭで伝送されるものとする。この場合、各シンボルは、４ビットを伝送する。よって、符号語Ａは１２５５０個のシンボルで伝送され、符号語Ｂは１２０５０個のシンボルで伝送される。
【００８０】
第３の実施形態では、高性能ＦＥＣ方式で生成される符号語Ａを伝送するために必要なシンボル数と低性能ＦＥＣ方式で生成される符号語Ｂを伝送するために必要なシンボル数とが同じになるように、高性能ＦＥＣ方式で生成される符号語Ａを伝送するために必要なシンボル数が削減される。具体的には、符号語Ａが１２０５０個のシンボルで伝送されるように、符号語Ａの変調方式が制御される。
【００８１】
上述の動作を実現するために、シンボルマッパ４は、低性能ＦＥＣ方式で生成される符号語Ｂを第１の変調方式（ここでは、１６ＱＡＭ）でマッピングを行うと共に、高性能ＦＥＣ方式で生成される符号語Ａの少なくとも一部を、第１の変調方式よりも多値度の高い第２の変調方式（例えば、６４ＱＡＭ）でマッピングを行う。具体的には、５０２００ビットの符号語Ａのうち、４４２００ビットが１６ＱＡＭシンボルにマッピングされ、残りの６０００ビットが６４ＱＡＭシンボルにマッピングされる。この結果、高性能ＦＥＣ方式で生成される符号語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂは、いずれも１２０５０個のシンボルで伝送される。なお、受信局において、シンボルデマッパ１４は、送信局のシンボルマッパ４のマッピングに応じて、デマッピング処理を制御する。
【００８２】
このように、第３の実施形態によれば、送信局と受信局との間で伝送される信号のシンボルレートは、すべてのデータ信号が低性能ＦＥＣ方式で符号化されるケースと同じである。すなわち、単純な混合ＦＥＣ方式と比較して、第３の実施形態のＦＥＣ方式では、平均シンボルレートが低下する。したがって、図１４を参照しながら説明した問題は解決され、最大伝送距離が長くなる。
【００８３】
＜第３の実施形態の変形例１＞
図２２に示す実施例では、符号語Ａおよび符合語Ｂがそれぞれ５０２００ビット、４８２００ビットの長さを持ち、変調方式として１６ＱＡＭおよび６４ＱＡＭが適用される。しかし、高性能ＦＥＣ方式／低性能ＦＥＣ方式の符号語長、または変調方式の選択によっては、第３の実施形態をそのまま適用することができない場合がある。
【００８４】
例えば、シンボルマッパ４が、低性能ＦＥＣ方式で生成される符号語Ｂを第１の変調方式（ここでは、１６ＱＡＭ）でマッピングを行うと共に、高性能ＦＥＣ方式で生成される符号語Ａの少なくとも一部を、第１の変調方式よりも多値度の高い第２の変調方式（例えば、１２８ＱＡＭ）でマッピングを行う動作を考える。ところが、１６ＱＡＭシンボルと１２８ＱＡＭシンボルとの組み合わせでは、高性能ＦＥＣ方式で生成される符号語Ａを、きっかり２４１００個のシンボルで伝送するためのシンボル数の組み合わせが存在しない。例えば、１１３８４個の１６ＱＡＭシンボルと６６６個の１２８ＱＡＭシンボルとを組み合わせると、合計ビット数は５０１９８となり、１１３８３個の１６ＱＡＭシンボルと６６７個の１２８ＱＡＭシンボルとを組み合わせると、合計ビット数は５０２０１となる。すなわち、合計シンボル数が２４１００個かつ合計ビット数が５０２００となる組み合わせが存在しない。
【００８５】
この問題に対処するため、符合語Ａまたは符合語Ｂ（ここでは、符合語Ａ）に対して余剰ビットが追加される。例えば、５０２００ビットの符号語Ａに対して１ビットの余剰ビットを追加して５０２０１ビットの符合語を生成する。この符合語のうち、４５５３２ビットを１１３８３個の１６ＱＡＭシンボルにマッピングし、残りの４６６９ビットを６６７個の１２８ＱＡＭシンボルにマッピングする。この結果、高性能ＦＥＣ方式で生成される符号語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂは、いずれも１２０５０個のシンボルで伝送される。なお、受信局において、シンボルデマッパ１４は、送信局のシンボルマッパ４のマッピングに応じて、デマッピング処理を制御するが、その際、送信側で追加した余剰ビットを削除する。
【００８６】
このように、第３の実施形態の変形例１によれば、送信局と受信局との間で伝送される信号のシンボルレートは、すべてのデータ信号が低性能ＦＥＣ方式で符号化されるケースと同じである。すなわち、単純な混合ＦＥＣ方式と比較して、第３の実施形態の変形例１のＦＥＣ方式では、平均シンボルレートが低下する。したがって、図１４を参照しながら説明した問題は解決され、最大伝送距離が長くなる。
【００８７】
＜第３の実施形態の変形例２＞
第３の実施形態の変形例１の動作は、他の方法で実現することも可能である。即ち、第３の実施形態の変形例２によれば、符合語Ａまたは符合語Ｂ（ここでは、符合語Ａ）において一部のビットを削除する。すなわち、符号語Ａに対してパンクチャリングが行なわれる。
【００８８】
第３の実施形態の変形例２に基づく実施例では、５０２００ビットの符号語Ａの一部のビットが削除される。以下の記載では、符合語Ａから２ビットが削除される。即ち、パンクチャリングにより５０１９８ビットの符合語が生成される。そして、５０１９８ビットのうち、４５５３６ビットが１１３８４個の１６ＱＡＭシンボルにマッピングされ、残りの４６６２ビットが６６６個の１２８ＱＡＭシンボルにマッピングされる。この結果、高性能ＦＥＣ方式で生成される符号語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂは、いずれも１２０５０個のシンボルで伝送される。なお、受信局において、シンボルデマッパ１４は、送信局のシンボルマッパ４のマッピングに応じて、デマッピング処理を制御する。その際、送信側で削除したビットの位置に、ダミービットが付加される。
【００８９】
このように、第３の実施形態の変形例２によれば、送信局と受信局との間で伝送される信号のシンボルレートは、すべてのデータ信号が低性能ＦＥＣ方式で符号化されるケースと同じである。すなわち、単純な混合ＦＥＣ方式と比較して、第３の実施形態の変形例２のＦＥＣ方式では、平均シンボルレートが低下する。したがって、図１４を参照しながら説明した問題は解決され、最大伝送距離が長くなる。
【００９０】
なお、第３の実施形態の変形例１および変形例２は、同じ問題に対して類似の解決策を提供するものであるが、いずれの性能が優れるかは状況に依存し一概に結論付けることができない。たとえば、変形例１は、変形例２と比較して、多値度の高いシンボルをより大きな比率で送信することになるため、ＦＥＣ訂正を行なう前のビット誤り率に関してはわずかに劣る。その一方で、変形例１は、変形例２と異なり、パンクチャリングを行なわないため、ＦＥＣ訂正性能はわずかに優れることになる。したがって、総合的な性能の優劣は、使用する変調方式の組み合わせや伝送路特性といった要因により決定されることになる。
【００９１】
＜第４の実施形態＞
図２３は、第４の実施形態の動作の一例を示す。図２３に示す実施例では、高性能ＦＥＣエンコーダ４１は、単位時間毎に、４００００ビットのペイロードに１０２００ビットのパリティを付加することで符号語Ａを生成する。高性能ＦＥＣエンコーダ４２は、単位時間毎に、４００００ビットのペイロードに８２００ビットのパリティを付加することで符号語Ｂを生成する。単位時間は、この例では２００ｎ秒である。また、データ信号は、ＤＰ−１６ＱＡＭで伝送されるものとする。
【００９２】
ここで、高性能ＦＥＣ方式で生成される符合語Ａおよび低性能ＦＥＣ方式で生成される符号語Ｂが同じシンボルレートで伝送されるケースを想定する。以下の記載では、この方式を「シンボルレート一定方式」と呼ぶことがある。
【００９３】
シンボルレート一定方式においては、上述の条件の下では、図２３に示すように、符号語Ａのシンボル列および符号語Ｂのシンボル列は、いずれも61.5Gbaudで伝送される。この場合、高性能ＦＥＣ方式で処理される信号と比較して、低性能ＦＥＣ方式で処理される信号の方が品質が低くなる。すなわち、光伝送システムの最低品質は、低性能ＦＥＣ方式で処理される信号の品質で決まることになる。
【００９４】
そこで、第４の実施形態では、送信信号処理部３は、シンボルレート一定方式と比較して、高性能ＦＥＣ方式で生成される符合語Ａのシンボルレートを高くすると共に、低性能ＦＥＣ方式で生成される符合語Ｂのシンボルレートを高くする。好ましくは、送信信号処理部３は、シンボルレート一定方式の平均シンボルレートが維持されるように、高性能ＦＥＣ方式で生成される符合語ＡのシンボルレートをΔＲだけ高くし、低性能ＦＥＣ方式で生成される符合語ＢのシンボルレートをΔＲだけ低くする。図２３に示す例では、符号語Ａのシンボル列は62.75Gbaudで伝送され、符号語Ｂのシンボル列は60.25Gbaudで伝送される。シンボルレートの変化量ΔＲは、高性能ＦＥＣおよび低性能ＦＥＣのネット符号化利得の差分に基づいて決定してもよい。なお、受信局において、受信信号処理部１１は、符号語Ａを表すシンボル列を受信する期間と、符号語Ｂを表すシンボル列を受信する期間とで、信号処理の速度を切り替えるようにしてもよい。
【００９５】
このように、第４の実施形態では、高性能ＦＥＣおよび低性能ＦＥＣのネット符号化利得の差分がシンボルレートに変換されて低性能ＦＥＣに割り当てられる。したがって、低性能ＦＥＣ方式で処理される信号の品質が改善され、光伝送システムの最低品質が改善する。
【００９６】
＜第５の実施形態＞
図２４は、第５の実施形態の動作の一例を示す。第５の実施形態では、１つのシンボルに対して、高性能ＦＥＣ方式により生成される符号語中のビットおよび低性能ＦＥＣ方式により生成される符号語中のビットのペアが割り当てられる。
【００９７】
図２４に示す実施例では、データ信号は１６ＱＡＭで伝送される。１６ＱＡＭにおいては、１つのシンボルにより４ビットが伝送される。したがって、送信信号処理部３は、高性能ＦＥＣ方式により生成される符号語Ａから２つのビット（以下、ビットａ、ｂ）を抽出し、低性能ＦＥＣ方式により生成される符号語Ｂから２つのビット（以下、ビットｃ、ｄ）を抽出する。そして、送信信号処理部３は、ビット列ａｂｃｄの値に基づいてシンボルの電界情報を決定する。
【００９８】
高性能ＦＥＣ方式により処理される信号と比較して、低性能ＦＥＣ方式により処理される信号においては、訂正後においてビット誤りが残りやすい。ここで、受信局においてデマッピングにより受信シンボルからデータを再生する際、各信号点を識別するよりも、コンスタレーションの象限を識別する方が、誤りが起りにくい。したがって、低性能ＦＥＣ方式により生成される符号語Ｂから抽出されるビットｃｄは、コンスタレーションの象限を識別するために使用される。例えば、ビットｃｄの値が「００」であれば、第１象限が選択される。一方、高性能ＦＥＣ方式により生成される符号語Ａから抽出されるビットａｂは、選択された象限内の信号点を識別するために使用される。例えば、ビット列ａｂｃｄが「０１００」であれば、「ｃｄ＝００」に基づいて第１象限が選択され、「ａｂ＝０１」に基づいて、第１象限内で信号点Ｃが選択される。なお、受信局において、シンボルデマッパ１４は、送信局のシンボルマッパ４のマッピングに応じて、デマッピング処理を制御する。
【００９９】
このように、第５の実施形態では、低性能ＦＥＣ方式で生成される信号の識別誤りが起こりにくくなるように、高性能ＦＥＣ方式で生成される信号および低性能ＦＥＣ方式で生成される信号から得られるビット列が１つのシンボルにマッピングされる。この結果、低性能ＦＥＣ方式で処理される信号の品質が改善され、光伝送システムの最低品質が改善する。
【０１００】
なお、高性能ＦＥＣ方式で生成される符号語のビット数は、低性能ＦＥＣ方式で生成される符号語のビット数よりも多い。このため、第５の実施形態のシンボルマッピングが実行される場合、高性能ＦＥＣ方式で生成される符号語のビット列の一部がマッピングされずに残ってしまう。例えば、２００Ｇ高性能ＦＥＣデコーダ３１がペイロードに１０２００ビットのパリティを付加し、２００Ｇ低性能ＦＥＣデコーダ３２がペイロードに８２００ビットのパリティを付加するケースでは、２００Ｇ高性能ＦＥＣデコーダ３１により生成される各符号語中の２０００ビットが残ることになる。したがって、この場合、ＦＥＣエンコーダ２または送信信号処理部３は、２００Ｇ高性能ＦＥＣデコーダ３１により生成される符号語のビット数と２００Ｇ低性能ＦＥＣデコーダ３２により生成される符号語のビット数とが互いに同じになるように、２００Ｇ低性能ＦＥＣデコーダ３２により生成される符号語にダミービット（例えば、パディング）を付加してもよい。或いは、残余ビットを通常の変調方式で伝送してもよい。例えば、残余ビットを４ビット毎に区切り、各４ビット信号を１６ＱＡＭシンボルにマッピングしてもよい。
【０１０１】
＜第６の実施形態＞
図２５は、第６の実施形態の動作の一例を示す。第６の実施形態に係わる光伝送システムにおいては、データは、周波数の異なる複数のサブキャリアを使用して伝送される。複数のサブキャリアは、例えば、１つの波長を利用して伝送される。
【０１０２】
各サブキャリアの特性は、既知であるものとする。例えば、送信局から受信局へサブキャリア毎にプローブ信号を送信することにより、各サブキャリアの特性が測定される。あるいは、シミュレーションにより各サブキャリアの特性を計算してもよい。なお、図２５に示す実施例では、サブキャリア０、３の特性が悪く、サブキャリア１、２の特性が良好であるものとする。
【０１０３】
送信局の送信信号処理部３は、図２５に示すように、サブキャリアマッパ７１およびサブキャリア変調部７２を備える。サブキャリアマッパ７１は、シンボルマッパ４により生成されるシンボル列を対応するサブキャリアに割り当てる。具体的には、サブキャリアマッパ７１は、高性能ＦＥＣ方式の符号を含むシンボル列を特性の悪いサブキャリア０、３に割り当て、低性能ＦＥＣ方式の符号を含むシンボル列を特性の良好なサブキャリア１、２に割り当てる。サブキャリア変調部７２は、サブキャリアマッパ７１により割り当てられるシンボル列に基づいて各サブキャリアを変調する。サブキャリア変調部７２は、図３に示す予等化器（Ｔｘ＿ＥＱ）４で実現してもよい。
【０１０４】
複数のサブキャリア変調信号を合成することによりマルチキャリア信号が生成される。フロントエンド回路は、このマルチキャリア信号でキャリア光を変調して出力する。尚、受信局において、受信信号処理部１１は、送信局のサブキャリアマッパ７１に対応するサブキャリアデマッパを備える。
【０１０５】
このように、第６の実施形態では、低性能ＦＥＣ方式の符号を含むシンボルが特性の良好なサブキャリアに割り当てられる。したがって、低性能ＦＥＣ方式で処理される信号の品質が改善され、光伝送システムの最低品質が改善する。
【０１０６】
図２６は、ＦＥＣデコーダの面積および信号品質の比較を示す。ここでは、図４に示す構成例１、図５に示す構成例２、単純な混合ＦＥＣ構成、第１〜第４の実施形態が比較されている。「単純な混合ＦＥＣ」は、図９に示す構成において、第１〜第６の実施形態の処理を行わないケースを表す。ただし、「単純な混合ＦＥＣ」も本発明の実施形態の１つである。送信局と受信局との間で伝送されるデータのビットレートは400Gbpsである。このデータ信号は、ＤＰ−１６ＱＡＭで伝送される。
【０１０７】
本発明の実施形態によれば、構成例１または構成例２と比較して、ＦＥＣデコーダの回路規模が削減される。特に、構成例１と比較すると、実施形態のＦＥＣデコーダの回路規模は大幅に削減される。
【０１０８】
単純な混合ＦＥＣ方式の誤り訂正後の信号の品質は、構成例２よりも低くなることがある。ただし、第１〜第４の実施形態の処理を行う場合、誤り訂正後の信号の品質は、構成例２より悪くなることはない。すなわち、構成例２と比較すると、第１〜第４の実施形態によれば、信号の品質を劣化させることなくＦＥＣデコーダの回路規模を小さくできる。
【０１０９】
図２７は、他の実施形態の動作の一例を示す。なお、図２７において、「高」は高性能ＦＥＣエンコーダの出力信号がマッピングされたシンボルを表し、「低」は低性能ＦＥＣエンコーダの出力信号がマッピングされたシンボルを表す。
【０１１０】
本発明の実施形態に係わる光伝送システムでは、伝送容量が大きいときは、高性能ＦＥＣ方式で生成される符号語（高性能ＦＥＣ符号語）および低性能ＦＥＣ方式で生成される符号語（低性能ＦＥＣ符号語）が伝送される。ここで、光伝送システムは、図２７（ａ）に示すように、高性能ＦＥＣ符号語および低性能ＦＥＣ符号語を交互に伝送してもよい。
【０１１１】
これに対して、他の実施形態では、光伝送システムは、図２７（ｂ）に示すように、高性能ＦＥＣエンコーダの出力信号がマッピングされたシンボルおよび低性能ＦＥＣエンコーダの出力信号がマッピングされたシンボルを１シンボルずつ交互に伝送してもよい。この方式によれば、第２〜第３の実施形態において信号品質のさらなる改善が期待される。
【符号の説明】
【０１１２】
２  ＦＥＣエンコーダ
３  送信信号処理部
４  シンボルマッパ
１１  受信信号処理部
１４  シンボルデマッパ
１５  ＦＥＣデコーダ
２０  信号処理器（ＤＳＰ）
３１  高性能ＦＥＣデコーダ
３２  低性能ＦＥＣデコーダ
３３  ＦＥＣ制御部
４１  高性能ＦＥＣエンコーダ
４２  低性能ＦＥＣエンコーダ
４３  ＦＥＣ制御部
６３  小パワーマッピングテーブル
６５  大パワーマッピングテーブル
７１  サブキャリアマッパ
７２  サブキャリア変調部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0006610329.tif 000020
【図２０】
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【図２１】
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【図２２】
0006610329.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0006610329.tif 000027
【図２７】
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