(57)【特許請求の範囲】
【請求項１】
整数Ｌ個のアナログ入力信号を、Ｌ個の対応するデジタル出力信号に変換するためのタイムインターリーブ型アナログ／デジタル変換器を動作させる方法であって、Ｌは１より大きく、前記アナログ入力信号およびデジタル出力信号はｉ＝１、２、・・・、Ｌによってインデックスされ、前記タイムインターリーブ型アナログ／デジタル変換器は、それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイを備え、ＮはＬより大きく、前記方法は、前記Ｌ個のアナログ入力信号（１１０、２１０）のそれぞれについて、
前記アナログ入力信号をサンプリングする工程（１２０、２５０）と、
Ｎi個の構成アナログ／デジタル変換器を前記Ｎ個の構成アナログ／デジタル変換器のアレイから選択する工程（１３０、２３０）であって、Ｎiは１より大きいか１と等しく、
【数１６】
0006479692.tif 000017
である、工程（１３０、２３０）と、
前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの一つで前記アナログ入力信号の各サンプルをデジタル化する工程（１６０、２６０）と、
前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化したサンプルを多重化して、前記アナログ入力信号に対応する前記デジタル出力信号を生成する工程（１７０、２７０）と、を備え、
前記Ｌ個のデジタル出力信号のそれぞれが、それぞれのサンプルレートＲiを有し、前記サンプルレートのうちの少なくとも二つのサンプルレートＲｉ、i＝ｊ、ｋがＲｉ＞Ｒｋとなるよう互いに異なり、前記Ｌ個のアナログ入力信号のそれぞれについて、構成アナログ／デジタル変換器の数Ｎｉを選択する工程は、
【数１７】
0006479692.tif 000018
となるような数Ｎｉ、ｉ＝ｊ、ｋを選択する工程を備えた、方法。
【請求項２】
もしＮiが１より大きければ、前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの一つで前記アナログ入力信号の各サンプルをデジタル化する工程は、
第一の選択された構成アナログ／デジタル変換器で前記アナログ入力信号の第一サンプルをデジタル化する工程と、
第二の選択された構成アナログ／デジタル変換器で前記アナログ入力信号の第二サンプルをデジタル化する工程と、を備えた、請求項１に記載の方法。
【請求項３】
前記Ｌ個のアナログ入力信号のそれぞれについて、前記アナログ入力信号をＮi個の逆多重化された信号に逆多重化する工程（１４０）をさらに備え、前記アナログ入力信号の各サンプルを前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの一つでデジタル化する工程は、前記Ｎi個の逆多重化された信号のそれぞれを前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの一つで処理する工程を備えた、請求項１または請求項２に記載の方法。
【請求項４】
前記Ｌ個のデジタル出力信号のそれぞれが、それぞれのサンプル分解能Ｑiを有し、前記サンプル分解能のうち少なくとも二つのサンプル分解能Ｑｉ、i＝ｊ、ｋがＱｊ＞Ｑｋとなるよう互いに異なり、前記Ｌ個のアナログ入力信号のそれぞれについて、構成アナログ／デジタル変換器の数Ｎｉを選択する工程は、
【数１８】
0006479692.tif 000019
となるような数Ｎｉ、ｉ＝ｊ、ｋを選択する工程を備えた、請求項１乃至請求項３のいずれか一項に記載の方法。
【請求項５】
前記アナログ入力信号をサンプリングする工程は、前記Ｌ個のアナログ入力信号の少なくとも一つについて、前記アナログ入力信号を、前記アナログ入力信号に対応する前記デジタル出力信号のサンプルレートよりも高いサンプルレートでサンプリングする工程を備え、前記方法は、前記選択されたＮi個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化されたサンプルを後処理して前記アナログ入力信号に対応する前記デジタル出力信号を生成する工程をさらに備えた、請求項１乃至請求項４のいずれか一項に記載の方法。
【請求項６】
コンピュータに請求項１乃至請求項５のいずれか一項に記載の方法を実施させるためのコンピュータプログラム。
【請求項７】
整数Ｌ個のアナログ入力信号（３０１、４０１）をＬ個の対応するデジタル出力信号（３０２、４０２）に変換するためのタイムインターリーブ型アナログ／デジタル変換器であって、Ｌは１より大きく、前記アナログ入力信号およびデジタル出力信号はｉ＝１、２、・・・、Ｌによってインデックスされ、前記タイムインターリーブ型アナログ／デジタル変換器は、
それぞれがアナログ入力およびデジタル出力を有し、それぞれがアナログ入力サンプルをデジタル化するよう適合された、ＮはＬより大きい、整数Ｎ個の構成アナログデジタル変換器（３２１、３２２、３２３、４２１、４２２、４２３）のアレイと、
コントローラ（３４０、４４０）であって、前記Ｌ個のアナログ入力信号のそれぞれについて、Ｎｉは１より大きいか１と等しく、
【数１９】
0006479692.tif 000020
であり、前記Ｎ個の構成アナログデジタル変換器のアレイからＮｉ個の構成アナログ／デジタル変換器を選択するよう適合され、
前記アナログ入力信号の各サンプルが前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つでデジタル化されるようにするよう適合された、コントローラ（３４０、４４０）と、
前記Ｌ個のアナログ入力信号のそれぞれについて、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化されたサンプルを多重化して、前記アナログ入力信号に対応する前記デジタル出力信号を生成するよう適合された、マルチプレクサ（３３０、４３０）と、を備え、
前記Ｌ個のデジタル出力信号のそれぞれが、それぞれのサンプルレートＲｉを有し、前記サンプルレートのうち少なくとも二つのサンプルレートＲｉ、ｉ＝j、ｋがＲｊ＞Ｒｋとなるよう互いに異なり、前記コントローラ（３４０、４４０）は、前記Ｌ個のアナログ入力信号のそれぞれについて、
【数２０】
0006479692.tif 000021
となるような前記構成アナログ／デジタル変換器の数Ｎｉ、ｉ＝j、ｋを選択するよう適合された、タイムインターリーブ型アナログ／デジタル変換器。
【請求項８】
前記Ｌ個のアナログ入力信号のそれぞれについて、前記アナログ入力信号をＮｉ個の逆多重化された信号に逆多重化するよう適合されたデマルチプレクサ（３２０）をさらに備え、前記コントローラ（３４０）は、前記Ｎｉ個の逆多重化された信号のそれぞれが、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つで処理されるようにするよう適合された、請求項７に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項９】
前記Ｌ個のアナログ入力信号のそれぞれについて、前記デマルチプレクサにアナログ入力サンプルを提供するよう適合されたサンプルホールドユニット（３１１、３１２、３１３）をさらに備えた、請求項８に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１０】
前記Ｎ個の構成アナログ／デジタル変換器のそれぞれについて、前記Ｎ個の構成アナログ／デジタル変換器にアナログ入力サンプルを提供するよう適合されたサンプルホールドユニット（４１１、４１２、４１３）をさらに備えた、請求項７に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１１】
前記Ｌ個のデジタル出力信号のそれぞれが、それぞれのサンプル分解能Ｑｉを有し、前記サンプル分解能のうち少なくとも二つのサンプル分解能Ｑｉ、ｉ＝j、ｋがＱｊ＞Ｑｋとなるよう互いに異なり、前記コントローラ（３４０、４４０）は、前記Ｌ個のアナログ入力信号のそれぞれについて、
【数２１】
0006479692.tif 000022
となるような前記構成アナログ／デジタル変換器の数Ｎｉ、ｉ＝j、ｋを選択するよう適合された、請求項７乃至請求項１０のいずれか一項に記載のタイムインターリーブ型アナログ／デジタル変換器。
【請求項１２】
請求項７乃至請求項１１のいずれか一項に記載の前記タイムインターリーブ型アナログ／デジタル変換器を備えた集積回路。
【請求項１３】
請求項７乃至請求項１１のいずれか一項に記載の前記タイムインターリーブ型アナログ／デジタル変換器または請求項１２に記載の集積回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体としてアナログ／デジタル変換器の分野に関し、特に、動的に構成可能なタイムインターリーブ型アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
電子機器（テレビやその他のオーディオ／ビデオ機器等）は、一般的にアナログ技術の代わりにデジタル技術を用いて実装される。概して、デジタル技術が進歩するほど、デジタル技術の実施に適したアナログ信号からデジタル信号への変換のタスクはより困難になる。
【０００３】
概念として、アナログ／デジタル変換器（ＡＤＣまたはＡ／Ｄ変換器とも表記される）は、その基本的な機能（サンプル・ホールド、量子化）と共に当業界で非常によく知られており、本明細書においては詳述しない。
【０００４】
高いサンプリング周波数には、いくつかの構成ＡＤＣを備えたＡＤＣ構造を用いることが必要もしくは少なくとも有利であり、そうすることで高いサンプリング周波数を包含することができる。そのような構造では、各構成ＡＤＣの処理速度要件が軽減する。そのようなＡＤＣ構造の例として、パイプライン型ＡＤＣおよびタイムインターリーブ型ＡＤＣ（例えば平行に連続したＡＤＣ）がある。ＵＳ２０１１／０３０４４８９Ａ１、ＷＯ２００７／０９３４７８Ａ１、ＥＰ０６２４２８９Ｂ１、およびＷＯ２０１０／０４２０５１Ａ１では、種々の例示的なタイムインターリーブ型ＡＤＣ構造を記述している。
【０００５】
アナログ／デジタル変換の典型的な適用においては、二つ以上のアナログ入力信号をデジタルすることが望ましく、対応するデジタルシグナルは異なるサンプリングレートを有し、および／または各サンプルで異なるソリューションを有する必要がある。これは、別々のＡＤＣを信号のそれぞれに用いることで解決しうる。
【０００６】
例えば、オーディオ／ビデオアプリケーション（例えばオーディオ入力信号および三つの（ＲＢＧ）ビデオ入力信号の処理）においては、ビデオ信号は概してオーディオ信号よりもはるかに高いサンプリングレートを必要とする。オーディオ信号は、概して、非タイムインターリーブ型ＡＤＣによって十分に処理しうる（また高いダイナミクスを達成するためにさらにオーバーサンプルされうる）一方、ビデオ信号はそれぞれ、いくつかの構成ＡＤＣを有するタイムインターリーブ型ＡＤＣを必要としうる。別の例は車両関連の適用にあり、多数のセンサー（および／または類似した信号源）からの信号を、多様なＡＤＣ要件で処理することを必要としうる。
【０００７】
各信号用の別個のＡＤＣのソリューションは、しかしながら、全ての状況に適するわけではない。例えば、特定のタイプの信号、レート、および／または分解能用に設計された各タイムインターリーブ型ＡＤＣを有することは、柔軟性がなく、非効率的である。例えば、一つのオーディオチャンネルおよび三つのビデオチャンネル用に設計された構造は四つのオーディオチャンネルを用いる状況で使用するには適していないこともあり、その逆も同様である。
【０００８】
したがって、より柔軟なタイムインターリーブ型アナログ／デジタル変換器が必要となる。
【発明の概要】
【０００９】
「備える／備えた」といった文言は、本明細書において用いる場合は、記載した特徴、整数、工程、または部品の存在を明示するために使われるもので、その他の特徴、整数、工程、部品、またはグループが一つ以上存在もしくは追加されることを排除するものではないことを強調しておきたい。
【００１０】
いくつかの実施形態の目的は、上述の不利点の少なくともいくつかを取り除き、タイムインターリーブ型アナログ／デジタル変換器の構成可能な動作の方法及び配置を提供することである。
【００１１】
第一の態様によれば、この目的は、整数Ｌ個のアナログ入力信号を、Ｌ個の対応するデジタル出力信号に変換するタイムインターリーブ型アナログ／デジタル変換器を動作させる方法によって達成され、Ｌは１より大きく、前記アナログ入力信号およびデジタル出力信号はｉ＝１、２、・・・、Ｌによってインデックスされる。前記タイムインターリーブ型アナログ／デジタル変換器は、それぞれがアナログ入力およびデジタル出力を有する整数Ｎ個の構成アナログ／デジタル変換器のアレイを備え、ＮはＬより大きい。
【００１２】
前記方法は、（前記Ｌ個のアナログ入力信号のそれぞれについて）前記アナログ入力信号をサンプリングすることと、整数Ｎｉ個の構成アナログ／デジタル変換器を前記Ｎ個の構成アナログ／デジタル変換器のアレイから選択すること（Ｎｉは１より大きいか１と等しく、
【００１３】
【数１】
0006479692.tif 000002
である）と、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つで前記アナログ入力信号の各サンプルをデジタル化することと、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化したサンプルを多重化して前記アナログ入力信号に対応する前記デジタル出力信号を生成することと、を備える。
【００１４】
いくつかの実施形態では、Ｎi、ｉ＝１、２、・・・、Ｌは、
【００１５】
【数２】
0006479692.tif 000003
となるよう選択される。
【００１６】
前記選択されたＮiが１より大きいｉ＝１、２、・・・、Ｌについては、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つで前記アナログ入力信号の各サンプルをデジタル化する前記工程は、いくつかの実施形態によると、第一の選択された構成アナログ／デジタル変換器で前記アナログ入力信号の第一サンプルをデジタル化することと、第二の選択された構成アナログ／デジタル変換器で前記アナログ入力信号の第二サンプルをデジタル化することと、を備える。
【００１７】
いくつかの実施形態では、選択されたＮｉ個の構成アナログ／デジタル変換器は、アナログ入力信号の各サンプルを、例えばラウンドロビン方式でサンプルを処理するなど、均一の方法で処理しうる。例えば、もし選択されたＮｉが３に等しいければ、アナログ入力信号の第一サンプルは第一の選択された構成アナログ／デジタル変換器で処理されてよく、アナログ入力信号の第二サンプルは第二の選択された構成アナログ／デジタル変換器で処理されてよく、アナログ入力信号の第三サンプルは第三の選択された構成アナログ／デジタル変換器で処理されてよく、アナログ入力信号の第四サンプルは第一の選択された構成アナログ／デジタル変換器等で処理されうる。
【００１８】
いくつかの実施形態によれば、前記方法はさらに（前記Ｌ個のアナログ入力信号のそれぞれについて）、前記アナログ入力信号をＮｉ個の逆多重化された信号に逆多重化することを備え、前記アナログ入力信号の各サンプルは、前記Ｎｉ個の逆多重化された信号のそれぞれを前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つで処理することによって、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つでデジタル化されうる。
【００１９】
もし前記Ｌ個のデジタル出力信号のそれぞれがそれぞれのサンプルレートＲｉを有し、前記サンプルレートのうち少なくとも二つのＲｉ、i＝ｊ、ｋがＲｊ＞Ｒｋとなるよう互いに異なるならば、前記方法は、
【００２０】
【数３】
0006479692.tif 000004
となるような数Ｎｉ、ｉ＝ｊ、ｋを（前記Ｌ個のアナログ入力信号のそれぞれについて）選択することを備えうる。
【００２１】
もし前記Ｌ個のデジタル出力信号のそれぞれがそれぞれのサンプル分解能Ｑiを有し、前記サンプル分解能のうち少なくとも二つのＱｉ、i＝ｊ、ｋがＱｉ＞Ｑｋとなるよう互いに異なるならば、前記方法は、
【００２２】
【数４】
0006479692.tif 000005
となるような数Ｎｉ、ｉ＝ｊ、ｋを（前記Ｌ個のアナログ入力信号のそれぞれについて）選択することを備えうる。概して、要求される分解能が低いほど、構成アナログ／デジタル変換器はアナログサンプルを速くデジタル化する（少なくとも構成アナログ／デジタル変換器の提供されたクロッキングレートは変化しない）。
【００２３】
前記方法は、いくつかの実施形態によれば、前記アナログ入力信号をＮｉ個の信号ストリームに分割する前後に、前記Ｌ個のアナログ入力信号のそれぞれをサンプリングすることを備えうる。
【００２４】
いくつかの実施形態では、前記アナログ入力信号は、（前記Ｌ個のアナログ入力信号の少なくとも一つについて）前記アナログ入力信号を前記アナログ入力信号に対応する前記デジタル出力信号のサンプルレートよりも高いサンプルレートでサンプリングすることを備えうる。したがって、前記Ｌ個のアナログ入力信号のうち少なくとも一つは、オーバーサンプルされる。いくつかの実施形態では、前記方法は、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化されたサンプルを後処理して前記アナログ入力信号に対応する前記デジタル出力信号を生成することをさらに備えうる。後処理は、選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれのデジタル化されたサンプルを多重化することの前後もしくは一体に実行しうる。後処理は、例えば、デジタル化されたサンプルのデシメーションを備えうる。オーバーサンプリングおよび後処理を共に行うと、所望のサンプルレートを有するデジタル出力信号がもたらされ、一つの考えられる利益は、アナログ／デジタル変換のより高いダイナミクスが達成されうることである。
【００２５】
第二の態様は、コンピュータ可読媒体を備えたコンピュータプログラム製品であり、コンピュータ命令を備えたコンピュータプログラムを有する。前記コンピュータプログラムは、データ処理ユニットにローディング可能であり、前記コンピュータプログラムが前記データ処理ユニットによって実行される時、第一の態様による方法を実施するよう適合される。
【００２６】
第三の態様によれば、タイムインターリーブ型アナログ／デジタル変換器は、整数Ｌ個のアナログ入力信号をＬ個の対応するデジタル出力信号に変換するために提供され、Ｌは１より大きく、前記アナログ入力信号およびデジタル出力信号はｉ＝１、２、・・・、Ｌによってインデックスされる。前記タイムインターリーブ型アナログ／デジタル変換器は、整数Ｎ（ＮはＬより大きい）個の構成アナログデジタル変換器のアレイ、コントローラ、およびマルチプレクサを備える。
【００２７】
前記構成アナログデジタル変換器のそれぞれは、アナログ入力およびデジタル出力を備え、アナログ入力サンプルをデジタル化するよう適合される。
【００２８】
前記コントローラは、（前記Ｌ個のアナログ入力信号のそれぞれについて）、前記Ｎ個の構成アナログデジタル変換器のアレイから構成アナログ／デジタル変換器の数Ｎｉを選択するよう適合され、Ｎｉは１より大きいか１と等しく、
【００２９】
【数５】
0006479692.tif 000006
であり、さらに前記アナログ入力信号の各サンプルが前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つでデジタル化されるようにするよう適合される。
【００３０】
前記マルチプレクサは、（Ｌ個のアナログ入力信号のそれぞれについて）前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの前記デジタル化されたサンプルを多重化して、前記アナログ入力信号に対応する前記デジタル出力信号を生成するよう適合される。
【００３１】
前記タイムインターリーブ型アナログ／デジタル変換器は、いくつかの実施形態によれば、（前記Ｌ個のアナログ入力信号のそれぞれについて）前記アナログ入力信号をＮｉ個の逆多重化された信号に逆多重化するよう適合されたデマルチプレクサをさらに備える。そのような実施形態では、前記コントローラは前記Ｎｉ個の逆多重化された信号のそれぞれが、前記選択されたＮｉ個の構成アナログ／デジタル変換器のそれぞれの一つで処理されるようにするよう適合されうる。前記タイムインターリーブ型アナログ／デジタル変換器は、前記Ｌ個のアナログ入力信号のそれぞれについて、前記デマルチプレクサにアナログ入力サンプルを提供するよう適合されたサンプルホールドユニットをさらに備えうる。
【００３２】
他の実施形態では、前記タイムインターリーブ型アナログ／デジタル変換器は、前記Ｎ個の構成アナログ／デジタル変換器のそれぞれについて、前記Ｎ個の構成アナログ／デジタル変換器にアナログ入力サンプルを提供するよう適合されたサンプルホールドユニットをさらに備える。
【００３３】
前記コントローラは、前記Ｌ個のデジタル出力信号のそれぞれがそれぞれのサンプルレートＲｉを有し、前記サンプルレートうち少なくとも二つのＲｉ、ｉ＝j、ｋがＲｊ＞Ｒｋとなるよう互いに異なる実施形態によれば、
【００３４】
【数６】
0006479692.tif 000007
となるようなＮｉ、ｉ＝j、ｋを選択するよう適合されうる。
【００３５】
前記コントローラは、前記Ｌ個のデジタル出力信号のそれぞれがそれぞれのサンプル分解能Ｑｉを有し、前記サンプル分解能うち少なくとも二つのＱｉ、ｉ＝j、ｋがＱｊ＞Ｑｋとなるよう互いに異なる実施形態によれば、
【００３６】
【数７】
0006479692.tif 000008
となるようなＮｉ、ｉ＝j、ｋを選択するよう適合されうる。
【００３７】
第四の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器を備えた集積回路である。
【００３８】
第五の態様は、第三の態様の前記タイムインターリーブ型アナログ／デジタル変換器または第四の態様の前記集積回路を備えた電子機器である。
【００３９】
いくつかの実施形態において、第三、第四および第五の態様は、第一の態様について上記で説明した種々の特徴のいずれかと同じもしくは対応する特徴を追加で有してよく、その逆も成立する。
【００４０】
いくつかの実施形態の利点は、非常に柔軟なタイムインターリーブ型アナログ／デジタル変換器の構造が二つ以上のアナログ入力信号を扱うのに提供されることである。
【００４１】
いくつかの実施形態の別の利点は、タイムインターリーブ型アナログ／デジタル変換器が動的に構成可能（例えばソフトウェアで）であるため、異なる入力信号に必要とされる異なるサンプルレートおよび／または異なる分解能が収容されてよく、その一方でハードウェア資源がなお効率的に利用されることである。
【００４２】
例えば、幅広い種類の異なる応用が、（固定の構成においてもしくはソフトウェアを介した動的な構成において）各入力信号の処理を一つ以上の構成アナログ／デジタル変換器に調節可能に割り当てることによって、単一の標準的な製品（すなわち単一のハードウェア設計）によって収容されうる。
【００４３】
いくつかの実施形態のさらなる利点は、使用されない資源（例、構成ＡＤＣ）を低電力モードに入れるか完全にオフにしてよいため、電力消費が最適化されうることである。
【００４４】
いくつかの実施形態のさらに別の利点は、信号をオーバーサンプルする可能性が高まることである。オーバーサンプリング（および、可能ならば対応するデシメーション）は、必要なサンプルレートで直接サンプリングするよりも幅広いダイナミックレンジを提供しうる。
【００４５】
さらなる目的、特徴、および利点は、以下の実施形態の詳細な記述から、付属の図面を参照して明らかになる。
【図面の簡単な説明】
【００４６】
【図１】いくつかの実施形態による例示的な方法工程を示すフローチャート。
【図２】いくつかの実施形態による例示的な方法工程を示すフローチャート。
【図３】いくつかの実施形態による例示的な配置を示すブロック図。
【図４】いくつかの実施形態による例示的な配置を示すブロック図。
【図５】いくつかの実施形態による例示的な配置の動作を示す模式的なタイミング図。
【図６】いくつかの実施形態による例示的な配置の動作を示す模式的なタイミング図。
【図７】いくつかの実施形態による例示的な配置の動作を示す模式的なタイミング図。
【図８】いくつかの実施形態による例示的な配置の動作を示す模式的なタイミング図。
【図９】いくつかの実施形態によるコンピュータ可読媒体を示す模式図。
【発明を実施するための形態】
【００４７】
以下では、タイムインターリーブ型アナログ／デジタル変換器（ＴＩ  ＡＤＣ）へのいくつかのアナログ入力信号のそれぞれが、ＴＩ  ＡＤＣの（Ｎ個の）構成ＡＤＣの一つ以上に割り当てられうる実施形態を説明する。割当は、例えばソフトフェアに実装されてよく、また現在の入力信号状況に基づいて動的に適合可能であってよい。
【００４８】
例えば、もし第一入力信号が、第二入力信号のサンプルレートよりも高いサンプルレートでサンプリングされるとすれば、第二入力信号は、第一入力信号よりも少ない構成ＡＤＣに割り当てられてよい。あるいは、もしくは加えて、もし第一入力信号が第二入力信号の分解能よりも高い分解能で量子化されるならば、第二入力信号は第一入力信号よりも少ない構成ＡＤＣに割り当てられうる。
【００４９】
本明細書において、ＴＩ  ＡＤＣのデジタル出力信号のうち二つ以上が異なるサンプルレートおよび／または異なる分解能を有する状況について参照が行われるが、これらの例示的な状況は、限定とは解釈されず、実施形態は他の状況にも応用可能でありうるものとする。
【００５０】
図１は、いくつかの実施形態によるＮ個の構成アナログデジタル変換器を備えたタイムインターリーブ型アナログ／デジタル変換器を動作させる例示的な方法１００を示す。方法工程１２０−１７０は、Ｌ（Ｌ＞Ｎ）個のアナログ入力信号のそれぞれについて、工程１１０で表されるように（例えば平行、略平行、もしくは順に）実行されて、Ｌ個の対応するデジタル出力信号を生成する。
【００５１】
インデクスｉ（ｉ＝１、２・・・、Ｌ）を有するアナログ入力信号は、工程１２０でサンプルレートＲｉでサンプリングされ、工程１３０で、整数Ｎｉ（および対応する構成ＡＤＣ）が、このアナログ入力信号用に選択される。
【００５２】
Ｎｉの選択は、
【００５３】
【数８】
0006479692.tif 000009
（いくつかの実施形態では、さらに
【００５４】
【数９】
0006479692.tif 000010
を満たし、現状の条件を選択的に与えられる構成ＡＤＣを概して利用するように為される。
【００５５】
例えば、もしＬ個のデジタル出力信号のそれぞれがそれぞれのサンプルレートＲｉを有し、少なくとも二つのサンプルレートＲｉ、ｉ＝ｊ、ｋがＲｊ＞Ｒｋとなるようにお互い異なるならば、本方法は
【００５６】
【数１０】
0006479692.tif 000011
となるようなＮｉ、ｉ＝ｊ、ｋを選択することを備えてよく、および／または、もしＬ個のデジタル出力信号のそれぞれがそれぞれのサンプル分解能Ｑｉを有し、少なくとも二つのサンプル分解能Ｑｉ、ｉ＝ｊ、ｋがＱｊ＞Ｑｋとなるようにお互い異なるならば、本方法は
【００５７】
【数１１】
0006479692.tif 000012
となるようなＮｉ、ｉ＝ｊ、ｋを選択することを備えうる。
【００５８】
工程１４０では、インデクスｉを有するサンプリングされたアナログ入力信号が（例えば逆多重化によって）Ｎｉ個の信号ストリーム（それぞれが概してサンプルレートＲｉ／Ｎｉを有する）に分割され、Ｎｉ個の信号ストリームのそれぞれは、工程１６０で、Ｎｉ個の構成ＡＤＣのそれぞれの一つでデジタル化される。
【００５９】
最後に、工程１７０では、Ｎｉ個の構成ＡＤＣから出力されるＮｉ個のデジタル信号ストリームは多重化されて、レートＲｉのデジタル出力信号を生成する。
【００６０】
図２は、いくつかの実施形態によるＮ個の構成アナログデジタル変換器を備えたタイムインターリーブ型アナログ／デジタル変換器を動作させる別の例示的な方法２００を示す。方法工程２３０−２７０は、Ｌ（Ｌ＜Ｎ）個のアナログ入力信号のそれぞれについて、工程２１０で表されるように（例えば平行、略平行、もしくは順に）実行されて、Ｌ個の対応するデジタル出力信号を生成する。
【００６１】
整数Ｎｉ（および対応する構成ＡＤＣ）は、工程２３０において、インデクスｉ（ｉ＝１、２・・・、Ｌ）を有するアナログ入力信号について選択される。
【００６２】
整数Ｎｉの選択は、
【００６３】
【数１２】
0006479692.tif 000013
（いくつかの実施形態では、さらに
【００６４】
【数１３】
0006479692.tif 000014
）を満たし、現状の条件を選択的に与えられる構成ＡＤＣを概して利用するように為される。
【００６５】
例えば、もしＬ個のデジタル出力信号のそれぞれがそれぞれのサンプルレートＲｉを有し、少なくとも二つのサンプルレートＲｉ、ｉ＝ｊ、ｋがＲｊ＞Ｒｋとなるようにお互い異なるならば、本方法は
【００６６】
【数１４】
0006479692.tif 000015
となるようなＮｉ、ｉ＝ｊ、ｋを選択することを備えてよく、および／または、もしＬ個のデジタル出力信号のそれぞれがそれぞれのサンプル分解能Ｑｉを有し、少なくとも二つのサンプル分解能Ｑｉ、ｉ＝ｊ、ｋがＱｊ＞Ｑｋとなるようにお互い異なるならば、本方法は
【００６７】
【数１５】
0006479692.tif 000016
となるようなＮｉ、ｉ＝ｊ、ｋを選択することを備えうる。
【００６８】
工程２５０では、アナログ入力信号は、Ｎｉ個の構成ＡＤＣのそれぞれについて、サンプルレートＲｉ／Ｎｉでサンプリングされる。概して、異なるＮｉ個の構成ＡＤＣのサンプリング時間は、ともにサンプルレートＲｉを提供するよう、お互いと比較してタイムシフトされる。
【００６９】
工程２６０では、Ｎｉ個のサンプル列のそれぞれがＮｉ個の構成ＡＤＣのそれぞれの一つでデジタル化され、工程２７０では、Ｎｉ個の構成ＡＤＣから出力されるＮｉ個のデジタル信号ストリームは多重化され、レートＲｉのデジタル出力信号を生成する。
【００７０】
図３は、いくつかの実施形態による例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ  ＡＤＣ）３００を示す。ＴＩ  ＡＤＣ３００は、例えば、図１に関連して説明した方法１００を実行するよう適合されうる。
【００７１】
ＴＩ  ＡＤＣ３００は、Ｌ個のアナログ入力信号（ＳＩＧＮ＿ＩＮ＿１、ＳＩＧＮ＿ＩＮ＿２、・・・、ＳＩＧＮ＿ＩＮ＿Ｌ）３０１を、Ｌ個の対応するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ＿１、ＳＩＧＮ＿ＯＵＴ＿２、・・・、ＳＩＧＮ＿ＯＵＴ＿Ｌ）３０２に変換するよう適合され、Ｎ個（Ｎ＞Ｌ）の構成アナログ／デジタル変換器（ＡＤＣ＿１、ＡＤＣ＿２、...、ＡＤＣ＿Ｌ）３２１、３２２、３２３のアレイを備える。
【００７２】
各構成ＡＤＣは、適切な既知のもしくは将来のＡＤＣ実装を備えうる。例えば、構成ＡＤＣはそれぞれが、ＷＯ２０１２／１２３５７８Ａ１およびＥＰ０６２４２８９Ｂ１に記述されるいずれかのような逐次比較型ＡＤＣを備えうる。
【００７３】
一つのサンプルホールドユニット（Ｓ／Ｈ＿１、Ｓ／Ｈ＿２、・・・、Ｓ／Ｈ＿Ｌ）３１１、３１２、３１３は、Ｌ個のアナログ入力信号（ｉ＝１、２、・・・、Ｌにインデックスされる）のそれぞれに提供され、各サンプルホールドユニットは、各アナログ入力信号をサンプルレートＲｉでサンプリングするよう適合される。コントローラ（ＣＮＴＲ）３４０は、サンプルホールドユニットのそれぞれのクロッキング（例、レートおよびタイミング）を、一つ以上の制御信号３１９を介して制御するよう適合される。
【００７４】
コントローラ３４０はまた、Ｌ個のアナログ入力信号のそれぞれについて整数Ｎｉ（および対応する構成ＡＤＣ）を選択するよう適合される。Ｎｉの選択は上記で例示しており、ここではさらに詳しくは説明しない。
【００７５】
選択に基づいて、コントローラ３４０は、一つ以上の制御信号３２８によって、デマルチプレクサ（ＤＸ＿ＭＵＸ）３２０に、ｉにインデックスされたアナログ入力信号の（レートＲｉを有する）サンプル列を、Ｎｉ個の信号ストリーム（それぞれが概してサンプルレートＲｉ／Ｎｉを有する）に分割させるよう適合される。コントローラは、Ｎｉ個の信号ストリームのそれぞれをＮｉ個の構成ＡＤＣのそれぞれの一つによって処理させるよう適合される。構成ＡＤＣ３２１、３２２、３２３の動作（例、動作速度および新しいアナログ入力サンプルを引き受けるタイミング）は、一つ以上の制御信号３２９を介して、コントローラ３４０によって制御される。
【００７６】
マルチプレクサ（ＭＵＸ）３３０は、ｉにインデックスされたアナログ入力信号について、Ｎｉ個の構成ＡＤＣから出力されたＮｉ個のデジタル信号ストリームを組み合わせてレートＲｉのデジタル出力信号３０２を生成するよう適合される。コントローラ３４０は、マルチプレクサ３３０の動作を、一つ以上の制御信号３３８によって制御するよう適合される。概して、制御信号３２８および３３８は、デマルチプレクサが対応するアナログサンプルを分配するのと同じ順で、マルチプレクサが構成ＡＤＣ出力からデジタルサンプルを選び取るよう、密接に相関している。
【００７７】
タイミング信号ジェネレータ（ＴＩＭ＿ＧＥＮ）３５０は、コントローラ３４０と連携して提供されてよく（例、コントローラに備えられるか、コントローラに接続される）、コントローラ３４０に種々のタイミング信号（例、構成ＡＤＣの動作クロックおよびサンプルホールドユニットと構成ＡＤＣへのトリガー、等）を提供するよう適合されうる。
【００７８】
図４は、いくつかの実施形態による別の例示的なタイムインターリーブ型アナログ／デジタル変換器（ＴＩ  ＡＤＣ）４００を示す。ＴＩ  ＡＤＣ４００は、例えば、図２に関連して説明した方法２００を実行するよう適合されうる。
【００７９】
ＴＩ  ＡＤＣ４００は、Ｌ個のアナログ入力信号（ＳＩＧＮ＿ＩＮ＿１、ＳＩＧＮ＿ＩＮ＿２、・・・、ＳＩＧＮ＿ＩＮ＿Ｌ）４０１を、Ｌ個の対応するデジタル出力信号（ＳＩＧＮ＿ＯＵＴ＿１、ＳＩＧＮ＿ＯＵＴ＿２、・・・、ＳＩＧＮ＿ＯＵＴ＿Ｌ）４０２に変換するよう適合され、Ｎ個（Ｎ＞Ｌ）の構成アナログ／デジタル変換器（ＡＤＣ＿１、ＡＤＣ＿２、...、ＡＤＣ＿Ｌ）４２１、４２２、４２３のアレイを備える。
【００８０】
コントローラ（ＣＮＴＲ）４４０はまた、Ｌ個のアナログ入力信号のそれぞれについて整数Ｎｉ（および対応する構成ＡＤＣ）を選択するよう適合される。Ｎｉの選択は上記で例示しており、ここではさらに詳しくは説明しない。
【００８１】
選択に基づいて、コントローラ４４０はまた、Ｎｉ個のスイッチが、ｉ（ｉ＝１、２、・・・、Ｌ）にインデックスされたアナログ入力信号をその対応する処理経路に入力する位置にあるよう、Ｎ個の入力スイッチ４６１、４６２、４６３（各構成アナログ／デジタル変換器に一つ）のそれぞれの位置を、一つ以上の制御信号４２８によって制御するよう適合される。
【００８２】
一つのサンプルホールドユニット（Ｓ／Ｈ＿１、Ｓ／Ｈ＿２、・・・、Ｓ／Ｈ＿Ｎ）４１１、４１２、４１３は、Ｎ個の構成ＡＤＣのそれぞれに提供され、各サンプルホールドユニットは、各アナログ入力信号をサンプルレートＲｉ／Ｎｉでサンプリングするよう適合される。コントローラ４４０は、サンプルホールドユニットのそれぞれのクロッキング（例、レートおよびタイミング）を、一つ以上の制御信号４１９を介して制御するよう適合される。
【００８３】
コントローラはさらに、ｉによってインデックスされたアナログ入力信号について、Ｎｉ個の信号ストリームのそれぞれをＮｉ個の構成ＡＤＣのそれぞれの一つによって処理させるよう適合される。
【００８４】
構成ＡＤＣ４２１、４２２、４２３の動作（例、動作速度および新しいアナログ入力サンプルの引き受けのタイミング）は、一つ以上の制御信号４２９を介して、コントローラ４４０によって制御される。
【００８５】
マルチプレクサ（ＭＵＸ）４３０は、ｉにインデックスされたアナログ入力信号について、Ｎｉ個の構成ＡＤＣから出力されたＮｉ個のデジタル信号ストリームを組み合わせてレートＲｉのデジタル出力信号４０２を生成するよう適合される。コントローラ４４０は、マルチプレクサ４３０の動作を、一つ以上の制御信号４３８によって制御するよう適合される。概して、制御信号４１９、４２８および４３８は、（ｉによってインデックスされるアナログ入力信号について）、マルチプレクサが、対応するサンプルホールドユニットがトリガーされるのと同じ順で、ｉによってインデックスされるアナログ入力信号を入力スイッチが選択するＮｉ個の構成ＡＤＣ出力からデジタルサンプルを選び取るよう、密接に相関している。
【００８６】
タイミング信号ジェネレータ（ＴＩＭ＿ＧＥＮ）４５０は、コントローラ４４０と連携して提供されてよく（例、コントローラに備えられるか、コントローラに接続される）、コントローラ４４０に種々のタイミング信号（例、構成ＡＤＣの動作クロックおよびサンプルホールドユニットと構成ＡＤＣへのトリガー、等）を提供するよう適合されうる。
【００８７】
なお、各実施形態の説明に必須ではない多くの実装の詳細は、図（例、図３および図４）および対応する文言において省略してよいものとする。例えば、各処理経路に存在しうるまたは入力３０１、４０１でのアナログ信号の提供より先でありうる追加の処理工程（例、フィルタリング、増幅、欠陥補償等）は除外してよい。そのような省略は、そのような特徴の存在の可能性を除外するものではない。
【００８８】
図５は、いくつかの実施形態によるＴＩ  ＡＤＣ構造の例示的イベント間の関係を模式的に示したタイミング図である。タイミング図は、例えば、図４のＴＩ  ＡＤＣ構造のようなＴＩ  ＡＤＣ構造に関係しうる。本例では、Ｎ＝３、Ｌ＝２、Ｒ１＝２Ｒ２、Ｑ１＝Ｑ２であり、Ｎ１＝２、Ｎ２＝１の選択が為される。したがって、第一アナログ入力信号は二つの構成ＡＤＣ（本例ではＡＤＣ＿１およびＡＤＣ＿２）を割り当てられ、第二アナログ入力信号は一つの構成ＡＤＣ（本例ではＡＤＣ＿３）を割り当てられる。
【００８９】
図の最上部から、Ｎ＝３個のサンプルホールドユニット（図４の４１１、４１２、４１３と比較）について、トリガー信号（Ｓ／Ｈ＿ＴＲＩＧ＿１、Ｓ／Ｈ＿ＴＲＩＧ＿２、Ｓ／Ｈ＿ＴＲＩＧ＿３）５１１、５１２、５１３、が示される。次いで、Ｎ＝３個のサンプルホールドユニット（図４の４２１、４２２、４２３と比較）について、トリガー信号（ＡＤＣ＿ＴＲＩＧ＿１、ＡＤＣ＿ＴＲＩＧ＿２、ＡＤＣ＿ＴＲＩＧ＿３）５２１、５２２、５２３および対応する出力タイミング（ＡＤＣ＿ＯＵＴ＿１，ＡＤＣ＿ＯＵＴ＿２、ＡＤＣ＿ＯＵＴ＿３）５３１、５３２、５３３が続く。最後に、Ｌ＝２個の多重化した出力信号のタイミング（ＳＭＰＬ＿ＯＵＴ＿１、ＳＭＰＬ＿ＯＵＴ＿２）５４１、５４２が示される。
【００９０】
第一アナログ入力信号は第一および第二処理経路（図４のスイッチ４６１および４６２と比較）に入力される。５１１および５１２に示されるように、第一アナログ入力信号は第一および第二サンプルホールドユニット（それぞれがサンプルレートＲ１／Ｎ１＝Ｒ１／２を適用する）によって交互にサンプリングされる。第一および第二構成ＡＤＣは、５２１および５２２によって示すように、各サンプルホールドユニットと関連してトリガーされる。破線矢印５１４は、第一サンプルホールドユニットと第一構成ＡＤＣの動作間の関係を示し、一方破線矢印５１５は、第二サンプルホールドユニットと第二構成ＡＤＣの動作間の関係を示す。各構成ＡＤＣの潜在時間周期が過ぎると、５３１および５３２に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印５２４は第一構成ＡＤＣ潜在時間を示し、一方破線矢印５２５は第二構成ＡＤＣ潜在時間を示す。信号５４１および破線矢印５３４と５３５は、第一および第二構成ＡＤＣからの出力が多重化されてサンプルレートＲ１の出力信号を提供することを示す。
【００９１】
第二アナログ入力信号は、第三処理経路（図４のスイッチ４６３と比較）に入力される。５１３に示されるように、第二アナログ入力信号は第三サンプルホールドユニット（サンプルレートＲ２／Ｎ２＝Ｒ２を適用する）によってサンプリングされる。第三構成ＡＤＣは、５２３によって示すように、各サンプルホールドユニットと関連してトリガーされる。破線矢印５１６は、第三サンプルホールドユニットと第三構成ＡＤＣの動作間の関係を示す。第三構成ＡＤＣの潜在時間周期が過ぎると、５３３に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印５２６は、第三構成ＡＤＣ潜在時間を示す。信号５４２および破線矢印５３６は、第三構成ＡＤＣからの出力がサンプルレートＲ２の出力信号を直接提供することを示す（Ｎ２＝１であるため、多重化は必要ない）。
【００９２】
図６は、いくつかの実施形態によるＴＩ  ＡＤＣ構造の例示的イベント間の関係を模式的に示したタイミング図である。タイミング図は、例えば、図４のＴＩ  ＡＤＣ構造のようなＴＩ  ＡＤＣ構造に関係しうる。本例では、Ｎ＝３、Ｌ＝２、Ｒ１＝２Ｒ２、Ｑ１＝２Ｑ２であり、Ｎ１＝２、Ｎ２＝１の選択が為される。したがって、第一アナログ入力信号は二つの構成ＡＤＣ（本例ではＡＤＣ＿１およびＡＤＣ＿２）を割り当てられ、第二アナログ入力信号は一つの構成ＡＤＣ（本例ではＡＤＣ＿３）を割り当てられる。
【００９３】
図の最上部から、Ｎ＝３個のサンプルホールドユニット（図４の４１１、４１２、４１３と比較）についてのトリガー信号（Ｓ／Ｈ＿ＴＲＩＧ＿１、Ｓ／Ｈ＿ＴＲＩＧ＿２、Ｓ／Ｈ＿ＴＲＩＧ＿３）６１１、６１２、６１３、が示される。次いで、Ｎ＝３個のサンプルホールドユニット（図４の４２１、４２２、４２３と比較）について、トリガー信号（ＡＤＣ＿ＴＲＩＧ＿１、ＡＤＣ＿ＴＲＩＧ＿２、ＡＤＣ＿ＴＲＩＧ＿３）６２１、６２２、６２３および対応する出力タイミング（ＡＤＣ＿ＯＵＴ＿１，ＡＤＣ＿ＯＵＴ＿２、ＡＤＣ＿ＯＵＴ＿３）６３１、６３２、６３３が続く。最後に、Ｌ＝２個の多重化した出力信号のタイミング（ＳＭＰＬ＿ＯＵＴ＿１、ＳＭＰＬ＿ＯＵＴ＿２）６４１、６４２が示される。
【００９４】
第一アナログ入力信号は第一および第二処理経路（図４のスイッチ４６１および４６２と比較）に入力される。６１１および６１２に示されるように、第一アナログ入力信号は第一および第二サンプルホールドユニット（それぞれがサンプルレートＲ１／Ｎ１＝Ｒ１／２を適用する）によって交互にサンプリングされる。第一および第二構成ＡＤＣは、６２１および６２２によって示すように、各サンプルホールドユニットと関連してトリガーされる。破線矢印６１４は、第一サンプルホールドユニットと第一構成ＡＤＣの動作間の関係を示し、一方破線矢印６１５は、第二サンプルホールドユニットと第二構成ＡＤＣの動作間の関係を示す。各構成ＡＤＣの潜在時間周期（分解能Ｑ１に関する）が過ぎると、６３１および６３２に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印６２４は第一構成ＡＤＣ潜在時間を示し、一方破線矢印６２５は第二構成ＡＤＣ潜在時間を示す。信号６４１および破線矢印６３４と６３５は、第一および第二構成ＡＤＣからの出力が多重化されてサンプルレートＲ１の出力信号を提供することを示す。
【００９５】
第二アナログ入力信号は、第三処理経路（図４のスイッチ４６３と比較）に入力される。６１３に示されるように、第二アナログ入力信号は第三サンプルホールドユニット（サンプルレートＲ２／Ｎ２＝Ｒ２を適用する）によってサンプリングされる。第三構成ＡＤＣは、６２３によって示すように、各サンプルホールドユニットと関連してトリガーされる。破線矢印６１６は、第三サンプルホールドユニットと第三構成ＡＤＣの動作間の関係を示す。第三構成ＡＤＣの潜在時間周期（分解能Ｑ２に関し、Ｑ１／２として表される）が過ぎると、６３３に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印６２６は、第三構成ＡＤＣ潜在時間を示す。信号６４２および破線矢印６３６は、第三構成ＡＤＣからの出力がサンプルレートＲ２の出力信号を直接提供することを示す（Ｎ２＝１であるため、多重化は必要ない）。本例では、６４２に示される出力信号は、６３３によって示される第三構成ＡＤＣ出力と比較して遅れ、６４１（より長い構成ＡＤＣ潜在時間を被る）に示される出力信号とのタイムアライメントを達成する。
【００９６】
図７は、いくつかの実施形態によるＴＩ  ＡＤＣ構造の例示的イベント間の関係を模式的に示したタイミング図である。タイミング図は、例えば、図３のＴＩ  ＡＤＣ構造のようなＴＩ  ＡＤＣ構造に関係しうる。
【００９７】
本例では、Ｎ＝３、Ｌ＝２、Ｒ１＝２Ｒ２、Ｑ１＝Ｑ２であり、Ｎ１＝２、Ｎ２＝１の選択が為される。したがって、第一アナログ入力信号は二つの構成ＡＤＣ（本例ではＡＤＣ＿１およびＡＤＣ＿２）を割り当てられ、第二アナログ入力信号は一つの構成ＡＤＣ（本例ではＡＤＣ＿３）を割り当てられる。
【００９８】
図の最上部から、Ｌ＝２個のサンプルホールドユニット（図３の３１１、３１２、３１３と比較）についてのトリガー信号（Ｓ／Ｈ＿ＴＲＩＧ＿１、Ｓ／Ｈ＿ＴＲＩＧ＿２）７０１、７０２が示される。次いで、Ｎ＝３個のサンプルホールドユニット（図３の３２１、３２２、３２３と比較）について、Ｌ＝２個のアナログ入力信号をＮ＝３個の処置経路信号ストリームに分割するデマルチプレクサ制御信号（ＤＥ−ＭＵＸ＿１、ＤＥ−ＭＵＸ＿２、ＤＥ−ＭＵＸ＿３）７１１、７１２、７１３、トリガー信号（ＡＤＣ＿ＴＲＩＧ＿１、ＡＤＣ＿ＴＲＩＧ＿２、ＡＤＣ＿ＴＲＩＧ＿３）７２１、７２２、７２３および対応する出力タイミング（ＡＤＣ＿ＯＵＴ＿１，ＡＤＣ＿ＯＵＴ＿２、ＡＤＣ＿ＯＵＴ＿３）７３１、７３２、７３３が続く。最後に、Ｌ＝２個の多重化した出力信号のタイミング（ＳＭＰＬ＿ＯＵＴ＿１、ＳＭＰＬ＿ＯＵＴ＿２）７４１、７４２が示される。
【００９９】
第一アナログ入力信号は、７０１に示されるように、第一サンプルホールドユニット（サンプルレートＲ１を適用する）によってサンプリングされる。サンプリングされた信号は、７１１、７１２および破線矢印７０４と７０５に示されるようにサンプルをその第一出力と第二出力に交互に送るデマルチプレクサによって、二つの信号ストリーム（それぞれがサンプルレートＲ１／Ｎ１＝Ｒ１／２を有する）に分割される。第一および第二構成ＡＤＣは、７２１および７２２に示されるように、各デマチプレクサ出力に関連してトリガーされる。破線矢印７１４は、第一デマルチプレクサ出力と第一構成ＡＤＣの動作との関係を示し、一方破線矢印７１５は、第二デマルチプレクサ出力と第二構成ＡＤＣの動作との関係を示す。各構成ＡＤＣの潜在時間周期が過ぎると、７３１および７３２に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印７２４は第一構成ＡＤＣ潜在時間を示し、一方破線矢印７２５は第二構成ＡＤＣ潜在時間を示す。信号７４１および破線矢印７３４と７３５は、第一および第二構成ＡＤＣからの出力が多重化されてサンプルレートＲ１の出力信号を提供することを示す。
【０１００】
第二アナログ入力信号は、７０２に示されるように、第二サンプルホールドユニット（サンプルレートＲ２を適用する）によってサンプリングされる。サンプリングされた信号は、７１３および破線矢印７０６に示されるように、（Ｎ２＝１であるため）第三デマルチプレクサ出力に直接送られる。第三構成ＡＤＣは、７２３に示されるように、各デマチプレクサ出力に関連してトリガーされる。破線矢印７１６は、第三デマルチプレクサ出力と第三構成ＡＤＣの動作との関係を示す。第三構成ＡＤＣの潜在時間周期が過ぎると、７３３に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印７２６は、第三構成ＡＤＣ潜在時間を示す。信号７４２および破線矢印７３６は、第三構成ＡＤＣからの出力がサンプルレートＲ２の出力信号を直接提供することを示す（Ｎ２＝１であるため、多重化は必要ない）。
【０１０１】
図８は、いくつかの実施形態によるＴＩ  ＡＤＣ構造の例示的イベント間の関係を模式的に示したタイミング図である。タイミング図は、例えば、図３のＴＩ  ＡＤＣ構造のようなＴＩ  ＡＤＣ構造に関係しうる。本例では、Ｎ＝３、Ｌ＝２、Ｒ１＝Ｒ２、Ｑ１＝２Ｑ２であり、Ｎ１＝２、Ｎ２＝１の選択が為される。したがって、第一アナログ入力信号は二つの構成ＡＤＣ（本例ではＡＤＣ＿１およびＡＤＣ＿２）を割り当てられ、第二アナログ入力信号は一つの構成ＡＤＣ（本例ではＡＤＣ＿３）を割り当てられる。
【０１０２】
図の最上部から、Ｌ＝２個のサンプルホールドユニット（図３の３１１、３１２、３１３と比較）についてのトリガー信号（Ｓ／Ｈ＿ＴＲＩＧ＿１、Ｓ／Ｈ＿ＴＲＩＧ＿２）８０１、８０２が示される。次いで、Ｎ＝３個のサンプルホールドユニット（図３の３２１、３２２、３２３と比較）について、Ｌ＝２個のアナログ入力信号をＮ＝３個の処置経路信号ストリームに分割するデマルチプレクサ制御信号（ＤＥ−ＭＵＸ＿１、ＤＥ−ＭＵＸ＿２、ＤＥ−ＭＵＸ＿３）８１１、８１２、８１３、トリガー信号（ＡＤＣ＿ＴＲＩＧ＿１、ＡＤＣ＿ＴＲＩＧ＿２、ＡＤＣ＿ＴＲＩＧ＿３）８２１、８２２、８２３および対応する出力タイミング（ＡＤＣ＿ＯＵＴ＿１，ＡＤＣ＿ＯＵＴ＿２、ＡＤＣ＿ＯＵＴ＿３）８３１、８３２、８３３が続く。最後に、Ｌ＝２個の多重化した出力信号のタイミング（ＳＭＰＬ＿ＯＵＴ＿１、ＳＭＰＬ＿ＯＵＴ＿２）８４１、８４２が示される。
【０１０３】
第一アナログ入力信号は、８０１に示されるように、第一サンプルホールドユニット（サンプルレートＲ１を適用する）によってサンプリングされる。サンプリングされた信号は、８１１、８１２および破線矢印８０４と８０５に示されるようにサンプルをその第一出力と第二出力に交互に送るデマルチプレクサによって、二つの信号ストリーム（それぞれがサンプルレートＲ１／Ｎ１＝Ｒ１／２を有する）に分割される。第一および第二構成ＡＤＣは、８２１および８２２に示されるように、各デマチプレクサ出力に関連してトリガーされる。破線矢印８１４は、第一デマルチプレクサ出力と第一構成ＡＤＣの動作との関係を示し、一方破線矢印８１５は、第二デマルチプレクサ出力と第二構成ＡＤＣの動作との関係を示す。各構成ＡＤＣの潜在時間周期（分解能Ｑ１に関する）が過ぎると、８３１および８３２に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印８２４は第一構成ＡＤＣ潜在時間を示し、一方破線矢印８２５は第二構成ＡＤＣ潜在時間を示す。信号８４１および破線矢印８３４と８３５は、第一および第二構成ＡＤＣからの出力が多重化されてサンプルレートＲ１の出力信号を提供することを示す。
【０１０４】
第二アナログ入力信号は、８０２に示されるように、第二サンプルホールドユニット（サンプルレートＲ２を適用する）によってサンプリングされる。サンプリングされた信号は、８１３および破線矢印８０６に示されるように、（Ｎ２＝１であるため）第三デマルチプレクサ出力に直接送られる。第三構成ＡＤＣは、８２３に示されるように、各デマチプレクサ出力に関連してトリガーされる。破線矢印８１６は、第三デマルチプレクサ出力と第三構成ＡＤＣの動作との関係を示す。第三構成ＡＤＣの潜在時間周期（分解能Ｑ２に関し、Ｑ１／２として表される）が過ぎると、８３３に示されるように、各出力は各構成ＡＤＣトリガーについて提供される。破線矢印８２６は、第三構成ＡＤＣ潜在時間を示す。信号８４２および破線矢印８３６は、第三構成ＡＤＣからの出力がサンプルレートＲ２の出力信号を直接提供することを示す（Ｎ２＝１であるため、多重化は必要ない）。本例では、８４２によって示される出力信号は、８３３によって示される第三構成ＡＤＣ出力と比較して遅れることで、８４１（より長い構成ＡＤＣ潜在時間を被る）によって示される出力信号とのタイムアライメントを達成する。
【０１０５】
なお、（図５および図７にも示されるように）構成ＡＤＣ潜在時間が一定であるＴＩ  ＡＤＣハードウェアは、入力信号あたりの構成ＡＤＣの数が調節可能であるため、選択的もしくはほぼ選択的に使用されうる。同様に、（図６および図８にも示されるように）構成ＡＤＣ潜在時間が可変分解能（および一定のサイクル時間）のために変動するＴＩ  ＡＤＣは、入力信号あたりの構成ＡＤＣの数が調節可能であるため、選択的もしくはほぼ選択的に使用されうる。
【０１０６】
いくつかの実施形態によると、本明細書で説明される構成ＡＤＣの割当への動的アプローチは、すべての構成ＡＤＣが用いられなくてもよいアプローチと組み合わせてよく、使用されない構成ＡＤＣは、あるいは低エネルギーモードに入れてもよい。
【０１０７】
そのようなアプローチの一例は、柔軟なデジタル出力信号サンプリング周期のタイムインターリーブ型アナログ／デジタル変換器が、特定の固定クロック周期用に設計された構成アナログ／デジタル変換器を備える場合である。そのような例では、構成ＡＤＣは、構成ＡＤＣの設計およびハードウェア実装に連携する固定クロック周期を概して有するアナログ／デジタル変換動作クロック信号（ＡＤＣクロック）によってクロックされ、ＴＩ  ＡＤＣの他の部分（例、サンプルホールドユニット）は、周期が概して柔軟なサンプルレートに基づいた、サンプルクロックに基づいてクロックされる。柔軟性は、現在のサンプルレートについて冗長になる処理経路が低エネルギーモードに設定されてよいという点で、使用時に現れうる。
【０１０８】
ＡＤＣクロックのサンプリングレートからの分離は、構成ＡＤＣからの出力サンプルが非等距離であることにつながりうる。出力サンプルは、サンプルクロックに基づいて適切に再編成されて、等間隔サンプルおよび所望のサンプルレートを有する、応答デジタル信号を生成してよい。
【０１０９】
コントローラ（例、図３および図４の３４０、４４０）はしたがって、デジタル出力信号が等距離サンプリングを有するよう信号のタイムアライメントを管理するとともに、どのＮ個の構成ＡＤＣをいくつ使用するべきかを選択（およびその他を低エネルギーモードに入れる）するよう、さらに適合されうる。
【０１１０】
説明した実施形態およびそれと同等のものが、ソフトウェアまたはハードウェアまたはその組み合わせにおいて実現しうる。それらは、デジタル信号プロセッサ（ＤＳＰ）、中央処理部（ＣＰＵ）、コプロセッサー部、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブルハードウェアのような通信デバイスに連携した、もしくは不可欠の汎用回路によって実行することができる。もしくは、例えば特定用途向け集積回路（ＡＳＩＣ）のような専用回路によって実行することができる。そのようなすべての形式は本開示の範囲内であると考えられる。
【０１１１】
実施形態は、回路構成／論理を備えるか、またはいずれかの実施形態による方法を実行する電子機器内で現れうる。電子機器は、例えば、アナログフロントエンド、通信デバイス、マルチメディアデバイス、オーディオ／ビデオレコーダ等であってよい。
【０１１２】
いくつかの実施形態によれば、コンピュータプログラム製品は、例えば、ディスケットまたは図９のＣＤ−ＲＯＭ９００によって図示されるＣＤ−ＲＯＭなどのコンピュータ可読媒体を備える。コンピュータ可読媒体は、プログラム命令を備えたコンピュータプログラムを記憶していてもよい。コンピュータプログラムは、データ処理ユニット９３０にローディング可能でよく、例えば、装置９１０に備えられうる。データ処理装置９３０にローディングされると、コンピュータプログラムは、データ処理ユニット９３０に連携した、またはデータ処理装置９３０に不可欠のメモリ９２０に記憶されうる。いくつかの実施形態によれば、コンピュータプログラムは、データ処理ユニットにローディングされて実行される際、例えば図１および図２に示した方法のいずれかによる方法工程をデータ処理ユニットに実施させることができる。
【０１１３】
本明細書において、種々の実施形態に対して参照を行った。しかしながら、当業者であれば、なお請求の範囲内である説明した実施形態の多数の変形例を認識するであろう。例えば、本明細書で説明される方法実施形態は、特定の順で実行される方法工程を通して例示的な方法を説明する。しかしながら、これらのイベントの順は、請求の範囲から逸脱しない範囲で別の順で起こってもよいと認識される。さらに、いくつかの方法工程は、順におよび逆に実行されると説明されていても、平行して実行されてよい。
【０１１４】
同様に、実施形態の説明において、機能ブロックを特定の部に分割することは決して限定ではないと認識されたい。逆に、これらの分割は単なる例示である。本発明で一部として説明される機能ブロックは、二つ以上の部に分けられてよい。同様に、本明細書で説明される、二つ以上の部として実装される機能ブロックは、請求の範囲を逸脱しない範囲で、単一の部として実装してよい。例えば、コントローラ３４０、４４０は、いくつかの部として実装されてよい。
【０１１５】
したがって、説明された実施形態の詳細は、単に例示の目的であり、決して限定ではない。と認識されたい。その代わり、請求の範囲内のすべての変形例は、そこに含まれると意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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