(57)【特許請求の範囲】
【請求項１】
第一の出力端子と第二の出力端子を備えたボルテージレギュレータであって、
前記第二の出力端子に設けられ、出力電圧に基づいた帰還電圧を出力する分圧回路と、
基準電圧と前記帰還電圧を比較する差動増幅器と、
ドレインが前記第一の出力端子に接続され、ソースに入力される電源電圧とゲートに入力される前記差動増幅器の出力電圧に基づく電圧から前記出力電圧を出力する出力トランジスタと、
前記差動増幅器の出力端子に設けられた位相補償回路及び位相補償容量テスト回路と、
前記第二の出力端子が負電圧になったことを検出すると検出信号を出力する負電圧検知回路と、を備え、
前記位相補償容量テスト回路は、前記負電圧検知回路の検出信号を受けて、前記位相補償回路の位相補償容量に充電された電荷を接地端子に放電する、
ことを特徴とするボルテージレギュレータ。
【請求項２】
ゲートが前記差動増幅器の出力端子に接続され、ドレインが前記出力トランジスタのゲートに接続された第一のトランジスタと、
前記第一のトランジスタのドレインに接続された第一の定電流回路と、を備え、
前記位相補償容量は、一端が前記第一のトランジスタのドレインに接続され、他端が前記位相補償容量テスト回路に接続された、
ことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記位相補償容量テスト回路は、
前記差動増幅器の出力端子と前記位相補償容量の一端の間に設けられた第一のスイッチトランジスタと、
前記位相補償容量の一端と接地端子の間に直列に設けられた第二のスイッチトランジスタ及び第二の定電流回路と、を備え、
前記第一のスイッチトランジスタと前記第二のスイッチトランジスタのゲートは、前記負電圧検知回路の出力端子に接続され、
前記負電圧検知回路の検出信号を受けると、前記第一のスイッチトランジスタがオフし、前記第二のスイッチトランジスタがオンする
ことを特徴とする請求項２に記載のボルテージレギュレータ。
【請求項４】
前記位相補償容量は、一端が前記差動増幅器の出力端子に接続され、他端が前記位相補償容量テスト回路に接続された、
ことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項５】
前記位相補償容量テスト回路は、
前記位相補償容量の他端と前記出力トランジスタのドレインの間に設けられた第一のスイッチトランジスタと、
前記位相補償容量の他端と接地端子の間に直列に設けられた第二のスイッチトランジスタ及び第二の定電流回路と、を備え、
前記第一のスイッチトランジスタと前記第二のスイッチトランジスタのゲートは、前記負電圧検知回路の出力端子に接続され、
前記負電圧検知回路の検出信号を受けると、前記第一のスイッチトランジスタがオフし、前記第二のスイッチトランジスタがオンする
ことを特徴とする請求項４に記載のボルテージレギュレータ。
【請求項６】
前記位相補償容量テスト回路は、前記第二のスイッチトランジスタと前記第二の定電流回路の接続点に出力端子を設け、
ゲートが前記位相補償容量テスト回路の出力端子に接続され、ドレインが前記第一の出力端子に接続され、ソースが接地端子に接続された第二のトランジスタを備えた
ことを特徴とする請求項３または５に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路を有するボルテージレギュレータに関する。
【背景技術】
【０００２】
ボルテージレギュレータの重要特性は発振しないことである。
図５は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータ６００は、差動増幅回路６０と、位相補償回路である抵抗６１と容量６２と、電流源６３と、分圧抵抗回路６４と、ＰＭＯＳトランジスタ６５と、出力トランジスタ６６と、基準電圧回路６７を備えている。
位相補償回路は、形成するゼロ点を低周波数に発生させることで、応答性が良く、かつ、少ない出力容量でも安定動作させる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−６２３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のボルテージレギュレータは、製造工程で実施されるテストにおいて、回路内部にある位相補償回路などは、酸化膜異常、コンタクト接続不良などの素子単体の不良を直接テストしずらいという課題があった。
例えば、位相補償回路にテスト端子を設けると、テスト用パッドによってチップ面積が大きくなったり、テスト用パッドによる寄生容量成分のため、位相補償回路の性能が損なわれる、と言う課題があった。
【０００５】
本発明は、上記課題を鑑みて、テスト用パッドを新たに設けることなく、位相補償回路をテストすることが出来るボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００６】
従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
第一の出力端子と第二の出力端子を備え、第二の出力端子に設けられ出力電圧に基づいた帰還電圧を出力する分圧回路と、基準電圧と帰還電圧を比較する差動増幅器と、ドレインが第一の出力端子に接続され、ソースに入力される電源電圧とゲートに入力される差動増幅器の出力電圧に基づく電圧から出力電圧を出力する出力トランジスタと、差動増幅器の出力端子に設けられた位相補償回路及び位相補償容量テスト回路と、第二の出力端子に設けられた負電圧検知回路と、を備え、負電圧検知回路は前記第二の出力端子が負電圧になったことを検出すると検出信号を出力し、位相補償容量テスト回路は負電圧検知回路の検出信号を受けて位相補償容量に充電された電荷を接地端子に放電する構成とした。
【発明の効果】
【０００７】
本発明のボルテージレギュレータによれば、位相補償回路に位相補償容量テスト回路と外部出力電圧調整端子に負電圧検出回路を備えたので、レギュレータとしての安定性を損ねることなく位相補償容量のテストが可能であり、テスト用パッドを追加する必要がないのでチップ面積が増加しない。
【図面の簡単な説明】
【０００８】
【図１】本発明の第一実施形態のボルテージレギュレータの一例を示す回路図である。
【図２】本発明の第一実施形態のボルテージレギュレータの他の例を示す回路図である。
【図３】本発明の第二実施形態のボルテージレギュレータの一例を示す回路図である。
【図４】本発明の２段増幅のボルテージレギュレータの一例を示す回路図である。
【図５】従来のボルテージレギュレータを示す回路図である。
【発明を実施するための形態】
【０００９】
［第一実施形態］
図１は、第一実施形態のボルテージレギュレータの一例を示す回路図である。
第一実施形態のボルテージレギュレータ１００は、基準電圧回路１７と、差動増幅回路１０と、増幅段を形成するＰＭＯＳトランジスタ１５と定電流回路１３と、分圧回路１４と、位相補償回路である位相補償抵抗１１と位相補償容量１２と、出力トランジスタ１６と、位相補償容量テスト回路２０と、負電圧検出回路３０と、グラウンド端子１０１、電源端子１０２、出力端子１０３、外部出力電圧調整端子１０４を備えている。
【００１０】
差動増幅回路１０は、非反転入力端子が基準電圧回路１７に接続され、反転入力端子が分圧回路１４の出力端子に接続され、出力端子はＰＭＯＳトランジスタ１５のゲートに接続されている。位相補償回路と位相補償容量テスト回路２０は、差動増幅回路１０の出力端子とＰＭＯＳトランジスタ１５のドレインの間に接続されている。ＰＭＯＳトランジスタ１５と定電流回路１３は、電源端子１０２とグラウンド端子１０１の間に直列に接続されている。出力トランジスタ１６は、ゲートがＰＭＯＳトランジスタ１５のドレインに接続され、ソースが電源端子１０２に接続され、ドレインが出力端子１０３に接続されている。分圧回路１４は、外部出力電圧調整端子１０４とグラウンド端子１０１の間に接続されている。負電圧検出回路３０は、外部出力電圧調整端子１０４と位相補償容量テスト回路２０の間に接続されている。
【００１１】
位相補償容量テスト回路２０は、定電流回路２３と、スイッチトランジスタ２１及び２２を備えている。スイッチトランジスタ２１は、位相補償抵抗１１と位相補償容量１２の間に設けられている。直列に接続されたスイッチトランジスタ２２と定電流回路２３は、位相補償容量１２とグラウンド端子１０１の間に設けられている。スイッチトランジスタ２１スイッチトランジスタ２２のゲートは、位相補償容量テスト回路２０の入力端子に接続されている。位相補償容量１２と位相補償容量テスト回路２０の接続点をノードＶＡとする。
【００１２】
負電圧検出回路３０は、定電流回路３１と、ディプレッションＮＭＯＳトランジスタ３２と、信号を形成するインバータ回路３３、３４を備えている。ディプレッションＮＭＯＳトランジスタ３２は、ゲートが外部出力電圧調整端子１０４に接続され、ドレインが定電流回路３１を介して電源端子１０２に接続され、ソースがグラウンド端子１０１に接続されている。直列に接続されたインバータ回路３３及び３４は、ディプレッションＮＭＯＳトランジスタ３２のドレインと位相補償容量テスト回路２０の入力端子の間に設けられている。
【００１３】
次に、第一実施形態のボルテージレギュレータ１００の動作について説明する。
ボルテージレギュレータ１００は、負電圧検出回路３０と位相補償容量テスト回路２０以外は一般的な電圧３段増幅のボルテージレギュレータなので、詳細な説明は省略する。
【００１４】
負電圧検出回路３０は、外部出力電圧調整端子１０４の電圧を検出する。外部出力電圧調整端子１０４に正の電圧が印加されると、定電流回路３１の電流よりもディプレッションＮＭＯＳトランジスタ３２の電流が大きくなるので、負電圧検出回路３０は出力端子にＬｏｗ信号を出力する。外部出力電圧調整端子１０４に負の電圧が印加されると、定電流回路３１の電流よりもディプレッションＮＭＯＳトランジスタ３２の電流が小さくなるので、負電圧検出回路３０は出力端子にＨｉｇｈ信号を出力する。
【００１５】
通常動作時では、出力端子１０３と外部出力電圧調整端子１０４は、接続されている。外部出力電圧調整端子１０４は、出力端子１０３の正の電圧が印加されるので、負電圧検出回路３０は出力端子にＬｏｗ信号を出力する。位相補償容量テスト回路２０は、Ｌｏｗ信号を受けると、スイッチトランジスタ２１はＯＮ状態に、スイッチトランジスタ２２はＯＦＦ状態になる。従って、位相補償抵抗１１と位相補償容量１２は接続されるので、ボルテージレギュレータ１００は通常の動作が確保できる。
【００１６】
次に、位相補償回路のテストについて説明する。
外部出力電圧調整端子１０４は、出力端子１０３と切り離してして、外部から電圧源を接続する。先ず、外部出力電圧調整端子１０４に電圧源から正電圧、例えばボルテージレギュレータ１００の設定された出力電圧を印加し、ボルテージレギュレータ１００を通常の動作状態にする。
【００１７】
その後、電圧源の電圧を０Ｖに変更する。ゲートに０Ｖの電圧を印加されたディプレッションＮＭＯＳトランジスタ３２の電流は定電流回路３１の電流より大きいので、負電圧検出回路３０はＬｏｗ信号を出力し、位相補償容量テスト回路２０は動作しない。ここで、分圧回路１４の出力が０Ｖになるので、差動増幅回路１０はＨｉｇｈ信号（≒ＶＤＤ）を出力し、ＰＭＯＳトランジスタ１５はＯＦＦ状態になる。従って、ノードＶＡの電圧はＨｉｇｈレベル（≒ＶＤＤ）になるので、位相補償容量１２は充電される。
【００１８】
位相補償容量１２が十分に充電され後に、電圧源の電圧を負電圧に変更する。ディプレッションＮＭＯＳトランジスタ３２がＯＦＦ状態になるので、負電圧検出回路３０はＨｉｇｈ信号を出力する。位相補償容量テスト回路２０は、スイッチトランジスタ２１がＯＦＦし、スイッチトランジスタ２２がＯＮするので、テスト状態となる。テスト状態では、ノードＶＡは定電流回路２３と接続されるので、位相補償容量１２は、定電流回路２３によりノードＶＡの電圧が０Ｖになるまで放電電流を流す。電流が流れている時間Ｔｔは、位相補償容量１２の容量値をＣ、定電流回路２３に流れる電流をＩｃ、電源端子１０２の電圧をＶＤＤとすると、以下の式で表される。
【００１９】
Ｔｔ＝Ｃ×（ＶＤＤ）/Ｉｃ
従って、回路全体の消費電流から電流Ｉｃが流れている時間Ｔｔを測定することで位相補償容量１２の接続不良のテストが可能となる。
【００２０】
例えば、上述のように外部の電圧源の電圧を切替えて、負の電圧に切替える前後に消費電流を測定し、定電流回路２３の電流Ｉｃだけ消費電流が増加する期間が所望の時間Ｔｔであることで良品の判断が可能である。
また例えば、外部の電圧源の電圧を負の電圧に切替える前後に測定した消費電流に差が無い場合には、位相補償容量１２のコンタクトの接続不良を検出することができる。
【００２１】
以上説明したように、第一実施形態のボルテージレギュレータ１００は、レギュレータとしての安定性を損ねることなく位相補償容量１２のテストが可能であり、テスト用パッドを追加する必要がないのでチップ面積が増加しない。更に、外部出力電圧調整端子１０４を用いているため、パッケージに組立てた後の出荷検査でもテストすることができる。
【００２２】
図２は、本発明の第一実施形態のボルテージレギュレータの他の例を示す回路図である。
図２のボルテージレギュレータ２００に示すように、負電圧検出回路３０の定電流回路３１は、電源端子１０２ではなく、出力端子１０３に接続されても良い。
【００２３】
このように構成すると、負電圧検出回路３０が負電圧を検出したときに、定電流回路３１の電流が消費電流に影響しないと言う効果がある。更に、出力端子１０３に定電流回路３１を接続することで、通常動作時に出力負荷の役割を果たし、無負荷時に出力電圧を安定させる効果が得られる。また、高温時には出力トランジスタ１６のリーク電流による出力電圧の上昇を抑えることが出来る、という効果もある。
【００２４】
［第二実施形態］
図３は、本発明の第二実施形態のボルテージレギュレータの一例を示す回路図である。
第二実施形態のボルテージレギュレータ３００は、図１のボルテージレギュレータ１００から位相補償容量テスト回路４０に変更し、更にＯＮＯＦＦ端子１０５と、ＯＲ回路４１と、ＮＭＯＳトランジスタ４２と、インバータ回路４３を追加した。
【００２５】
位相補償容量テスト回路４０は、スイッチトランジスタ２２と定電流回路２３の接続点を出力端子とする。インバータ回路４３は、入力端子がＯＮＯＦＦ端子１０５に接続されている。ＯＲ回路４１は、入力端子にインバータ回路４３の出力端子と位相補償容量テスト回路４０の出力端子が接続され、出力端子はＮＭＯＳトランジスタ４２のゲートに接続されている。ＮＭＯＳトランジスタ４２は、ドレインを出力端子１０３に接続され、ソースをグラウンド端子１０１に接続されている。
【００２６】
通常動作時においては、ＯＮＯＦＦ端子１０４はＨｉｇｈ信号を入力され、インバータ回路４３はＬｏｗ信号を出力する。位相補償容量テスト回路４０は、出力端子からＬｏｗ信号を出力する。従って、ＯＲ回路４１はＬｏｗ信号を出力し、ＮＭＯＳトランジスタ４２はＯＦＦしている。
また、ＯＮＯＦＦ端子にＬｏｗ信号が入力された時は、ＯＲ回路４１はＨｉｇｈ信号を出力してＮＭＯＳトランジスタ４２をＯＮして、外付けの出力容量の電荷を放電する。
【００２７】
位相補償回路のテスト時においては、スイッチトランジスタ２２がＯＮするので、位相補償容量テスト回路４０の出力端子は、位相補償容量１２の状態によって出力する信号が変化する。
【００２８】
位相補償容量１２の状態が正常な時は、ノードＶＡの電圧がＨｉｇｈになっているので、位相補償容量テスト回路４０の出力端子はＨｉｇｈ信号を出力する。ＯＲ回路４１はＨｉｇｈ信号を出力し、ＮＭＯＳトランジスタ４２をＯＮ状態にする。このとき、出力端子１０３からＮＭＯＳトランジスタ４２に電流が流れるので、消費電流が増加する。
【００２９】
位相補償容量１２が接続不良の時は、位相補償容量テスト回路４０の出力端子はＬｏｗ信号を出力して、ＮＭＯＳトランジスタ４２はＯＦＦ状態を維持するので、消費電流は増加しない。
従って、ボルテージレギュレータ３００は、消費電流の大小によって良否を判定するので、テストを容易にすることが出来る。
【００３０】
以上説明したように、本発明のボルテージレギュレータは、位相補償回路に位相補償容量テスト回路と外部出力電圧調整端子に負電圧検出回路を備えたので、レギュレータとしての安定性を損ねることなく位相補償容量のテストが可能であり、テスト用パッドを追加する必要がないのでチップ面積が増加しない。更に、外部出力電圧調整端子を用いているため、パッケージに組立てた後の出荷検査でもテストすることができる。
【００３１】
なお、本発明のボルテージレギュレータは、上述した回路図に限るものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
例えば、以上の実施形態において電圧３段増幅のボルテージレギュレータを例にしたが、電圧２段増幅のボルテージレギュレータであって良い。図４に、２段増幅のボルテージレギュレータに本発明を適用した例としてボルテージレギュレータ４００の回路図を示す。
【符号の説明】
【００３２】
１０４  外部出力電圧調整端子
１０５  ＯＮＯＦＦ端子
１７  基準電圧回路
１０  差動増幅回路
１３、２３、３１  定電流回路
１４  分圧回路
２０、４０  位相補償容量テスト回路
３０  負電圧検出回路
【図１】
0006619274.tif 000002
【図２】
0006619274.tif 000003
【図３】
0006619274.tif 000004
【図４】
0006619274.tif 000005
【図５】
0006619274.tif 000006