(57)【特許請求の範囲】
【請求項１】
選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングとを含む複数のＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ、ＮＳ０＿ＳＢｄ）であって、
前記選択ＮＡＮＤストリングは、選択メモリセル（９２１）と、非選択メモリセルと、を含む複数のメモリセル（３００、３３３、…、３３４及び３３５、４００、４３３、…、４３４及び４３５）を含み、
前記非選択ＮＡＮＤストリングは、前記選択メモリセル（９２１）に対応する非選択メモリセル（９６１）と、残りの非選択メモリセルと、を含む複数のメモリセルを含み、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは、それぞれのチャネル（４０６、６６５）と、ドレイン側選択ゲートトランジスタ（６８０、６８１、８１７、８１８、８３７、８３８、８５７、８５８、８７７、８７８、９０１、９４１、９０２、９４２）と、第１のダミーメモリセル（８１５、８３５、８５５、８７５、９０４、９４４）と、を含み、
前記第１のダミーメモリセルは、前記複数のメモリセルの前記ドレイン側選択ゲートトランジスタとドレイン端メモリセル（８１４、８３４、８５４、８７４、９０５、９４５）との間にあり、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは複数のビット線（ＢＬ０、ＢＬ０Ａ、ＢＬ０Ａ−１）のビット線それぞれに接続され、
前記選択メモリセル及び前記選択メモリセルに対応する前記非選択メモリセルは、複数のワード線（ＷＬ０〜ＷＬ２２）の中の選択ワード線に接続され、
前記選択ＮＡＮＤストリングの前記非選択メモリセル及び前記非選択ＮＡＮＤストリングの前記残りの非選択メモリセルは、前記複数のワード線の中の非選択ワード線に接続される、前記複数のＮＡＮＤストリングと、
前記非選択ＮＡＮＤストリングに対して、プログラミング動作において前記選択ワード線にプログラム電圧を印加する前にプリチャージ動作を実行するように構成される制御回路（１１０、１１２、１１４、１１６、１２２、１２８、１３２）であって、前記プリチャージ動作を実行するために、前記制御回路は、前記非選択ＮＡＮＤストリングの前記ビット線それぞれへの正のプリチャージ電圧と、前記第１のダミーメモリセルへの電圧と、を同時に印加するように構成され、前記第１のダミーメモリセルに印加された前記電圧のレベル（ＷＬｄ１）は、前記選択ワード線と前記第１のダミーメモリセルとの間の距離の関数であり、それによって、前記距離が大きくなる場合に前記レベルが高くなり、
前記選択ワード線への前記プログラム電圧の印加の間は、前記第１のダミーメモリセルに印加される電圧が前記距離に関わらず高レベルである、前記制御回路と、
を備える、メモリデバイス。
【請求項２】
選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングとを含む複数のＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ、ＮＳ０＿ＳＢｄ）であって、
前記選択ＮＡＮＤストリングは、選択メモリセル（９２１）と、非選択メモリセルと、を含む複数のメモリセル（３００、３３３、…、３３４及び３３５、４００、４３３、…、４３４及び４３５）を含み、
前記非選択ＮＡＮＤストリングは、前記選択メモリセル（９２１）に対応する非選択メモリセル（９６１）と、残りの非選択メモリセルと、を含む複数のメモリセルを含み、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは、それぞれのチャネル（４０６、６６５）と、ドレイン側選択ゲートトランジスタ（６８０、６８１、８１７、８１８、８３７、８３８、８５７、８５８、８７７、８７８、９０１、９４１、９０２、９４２）と、第１のダミーメモリセル（８１５、８３５、８５５、８７５、９０４、９４４）と、を含み、
前記第１のダミーメモリセルは、前記複数のメモリセルの前記ドレイン側選択ゲートトランジスタとドレイン端メモリセル（８１４、８３４、８５４、８７４、９０５、９４５）との間にあり、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは複数のビット線（ＢＬ０、ＢＬ０Ａ、ＢＬ０Ａ−１）のビット線それぞれに接続され、
前記選択メモリセル及び前記選択メモリセルに対応する前記非選択メモリセルは、複数のワード線（ＷＬ０〜ＷＬ２２）の中の選択ワード線に接続され、
前記選択ＮＡＮＤストリングの前記非選択メモリセル及び前記非選択ＮＡＮＤストリングの前記残りの非選択メモリセルは、前記複数のワード線の中の非選択ワード線に接続される、前記複数のＮＡＮＤストリングと、
前記非選択ＮＡＮＤストリングに対して、プログラミング動作において前記選択ワード線にプログラム電圧を印加する前にプリチャージ動作を実行するように構成される制御回路（１１０、１１２、１１４、１１６、１２２、１２８、１３２）であって、前記プリチャージ動作を実行するために、前記制御回路は、前記非選択ＮＡＮＤストリングの前記ビット線それぞれへの正のプリチャージ電圧と、前記第１のダミーメモリセルへの電圧と、を同時に印加するように構成され、前記第１のダミーメモリセルに印加された前記電圧のレベル（ＷＬｄ１）は、前記選択ワード線と前記第１のダミーメモリセルとの間の距離の関数であり、それによって、前記距離が大きくなる場合に前記レベルが高くなる、前記制御回路と、
を備えており、
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第１のグループのワード線（ＷＬ０〜ＷＬｙ−１）の中にある場合の第１の値において、及び、前記選択ワード線が前記複数のワード線の第２のグループのワード線（ＷＬｙ〜ＷＬｄｓ）の中にある場合の、前記第１の値よりも小さい第２の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第１のグループのワード線は前記複数のワード線の５０〜８０％を含み、
前記第２のグループのワード線は前記複数のワード線の残りを含み、
前記制御回路は、温度の関数として、前記第１のグループ（ＷＬ０〜ＷＬｙ−１）と前記第２のグループ（ＷＬｙ〜ＷＬｄｓ）との間の境界において切り換えワード線（ＷＬｓｗｉｔｃｈ）を規定するように構成され、
前記切り換えワード線は、前記温度が比較的低い場合に、前記ドレイン側選択ゲートトランジスタに比較的近くなる、メモリデバイス。
【請求項３】
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第１のグループのワード線（ＷＬ０〜ＷＬｙ−１）の中にある場合の第１の値において、及び、前記選択ワード線が前記複数のワード線の第２のグループのワード線（ＷＬｙ〜ＷＬｄｓ）の中にある場合の、前記第１の値よりも小さい第２の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第１のグループのワード線は前記複数のワード線の５０〜８０％を含み、
前記第２のグループのワード線は前記複数のワード線の残りを含む、請求項１に記載のメモリデバイス。
【請求項４】
前記制御回路は、温度の関数として、前記第１のグループ（ＷＬ０〜ＷＬｙ−１）と前記第２のグループ（ＷＬｙ〜ＷＬｄｓ）との間の境界において切り換えワード線（ＷＬｓｗｉｔｃｈ）を規定するように構成され、
前記切り換えワード線は、前記温度が比較的低い場合に、前記ドレイン側選択ゲートトランジスタに比較的近くなる、請求項３に記載のメモリデバイス。
【請求項５】
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第１のグループのワード線の中にある場合の第１の値において、及び、前記選択ワード線が前記複数のワード線の第２のグループのワード線の中にある場合の、前記第１の値よりも小さい第２の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第１のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離は、前記第２のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離よりも大きい、請求項１又は２に記載のメモリデバイス。
【請求項６】
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第３のグループのワード線の中にある場合の、前記第２の値よりも小さい第３の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第２のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離は、前記第３のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離よりも大きい、請求項５に記載のメモリデバイス。
【請求項７】
前記距離が最大である場合に、前記第１のダミーメモリセルに印加される前記電圧の前記レベルが前記第１のダミーメモリセルの閾値電圧よりも大きい、請求項１から６のいずれか一項に記載のメモリデバイス。
【請求項８】
前記距離が最小である場合に、前記第１のダミーメモリセルに印加される前記電圧の前記レベルが前記第１のダミーメモリセルの閾値電圧よりも小さい、請求項１から７のいずれか一項に記載のメモリデバイス。
【請求項９】
前記第１のダミーメモリセルは前記複数のワード線の中のドレイン側データワード線に隣接している、請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項１０】
前記複数のＮＡＮＤストリングのそれぞれのＮＡＮＤストリングは、前記第１のダミーメモリセルと、前記第１のダミーメモリセルに隣接する前記ドレイン側選択ゲートトランジスタとの間に第２のダミーメモリセル（８１６、８３６、８５６、８７６、９０３、９４３）を含み、
前記制御回路は、前記第１のダミーメモリセルに前記電圧が印加されるのと同時に、前記第２のダミーメモリセルに電圧を印加するように構成され、
前記第１のダミーメモリセルに印加される前記電圧の前記レベルは前記距離に比例して第１の範囲で変化し、
前記第２のダミーメモリセルに印加される前記電圧のレベルは、前記距離に比例して第２の範囲で変化し、
前記第２の範囲は前記第１の範囲よりも小さい、請求項９に記載のメモリデバイス。
【請求項１１】
前記第２の範囲の最下部（Ｖｗｌｄ２＿ｍｉｎ）は前記第１の範囲の最下部（Ｖｗｌｄ１＿ｍｉｎ）よりも大きく、
前記第２の範囲の最上部（Ｖｗｌｄ２＿ｍａｘ）は前記第１の範囲の最上部（Ｖｗｌｄ１＿ｍａｘ）よりも小さい、請求項１０に記載のメモリデバイス。
【請求項１２】
前記非選択ＮＡＮＤストリングに対して、前記制御回路は、前記ドレイン側選択ゲートトランジスタを、前記電圧が前記第１のダミーメモリセルに印加されるのと同時に導電状態にし、及び、前記プログラム電圧の印加と同時に非導電状態にするように構成される、請求項１から１１のいずれか一項に記載のメモリデバイス。
【請求項１３】
前記選択ＮＡＮＤストリングに対して、前記制御回路は、前記電圧が前記第１のダミーメモリセルに印加されるのと同時に、前記ドレイン側選択ゲートトランジスタを導電状態にし、前記ビット線それぞれに０Ｖを印加するように構成される、請求項１から１２のいずれか一項に記載のメモリデバイス。
【請求項１４】
前記メモリデバイスは、前記複数のワード線がスタックの異なる層に配置され、前記チャネルが前記スタックにおいて垂直に延在する３次元積層メモリデバイスを含む、請求項１から１３のいずれか一項に記載のメモリデバイス。
【請求項１５】
前記非選択ＮＡＮＤストリングは、ソース側選択ゲートトランジスタを含み、
前記非選択ＮＡＮＤストリングにおいて、前記プリチャージ動作中、前記選択ワード線と前記第１のダミーメモリセルとの間の非選択メモリセルは消去状態にあり、
前記選択ワード線と前記ソース側選択ゲートトランジスタとの間の非選択メモリセルはプログラム状態にある、請求項１から１４のいずれか一項に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、メモリデバイスの動作に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、さまざまな電子デバイスにおける使用のために一層普及してきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び、他のデバイスにおいて使用される。
【０００３】
フローティングゲート又は電荷捕捉材料などの電荷格納材料は、データ状態を表す電荷を格納するためにかかるメモリデバイスにおいて使用可能である。電荷捕捉材料は、３次元（３Ｄ）積層メモリ構造において垂直に、又は、２次元（２Ｄ）メモリ構造において水平に配置可能である。３Ｄメモリ構造の一例は、導電層と誘電体層とが交互に積層されたスタックを含むＢｉｔ  Ｃｏｓｔ  Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスは、例えば、ストリング内に配置可能であるメモリセルを含み、この場合、選択ゲートトランジスタは、ストリングのチャネルをソース線又はビット線に選択的に接続するためにストリングの端部に設けられる。しかしながら、かかるメモリデバイスを動作させる際にさまざまな課題が存在する。
【図面の簡単な説明】
【０００５】
【図１】例示的なメモリデバイスのブロック図である。
【図２】図１のメモリアレイ１２６の例示的な２次元構造におけるメモリセルのブロックを示す図である。
【図３Ａ】ＮＡＮＤストリングにおける例示的なフローティングゲートメモリセルの断面図である。
【図３Ｂ】図３Ａの構造の線３２９に沿った断面図である。
【図４Ａ】ＮＡＮＤストリングにおける例示的な電荷捕捉メモリセルの断面図である。
【図４Ｂ】図４Ａの構造の線４２９に沿った断面図である。
【図５】図１のメモリアレイ１２６の例示的な３次元構造におけるブロックのセットを含むメモリデバイス６００の斜視図である。
【図６Ａ】図５のブロックのうちの１つの一部分の例示的な断面図である。
【図６Ｂ】図６Ａのスタックにおけるメモリホール直径のプロットを示す図である。
【図６Ｃ】図６Ａのスタックの領域６２２の詳細図である。
【図７Ａ】図６Ａのスタックの例示的なワード線層ＷＬＬ１０の上面図である。
【図７Ｂ】図６Ａのスタックの例示的な最上部の誘電体層ＤＬ１９の上面図である。
【図８】図７ＡのサブブロックＳＢａ〜ＳＢｄにおける例示的なＮＡＮＤストリングを示す図である。
【図９Ａ】例示的なＮＡＮＤストリングＮＳ０Ａ及びＮＳ０Ａ−１の回路図である。
【図９Ｂ】図９Ａの例示的なメモリセル９２７を示す図である。
【図１０】プリチャージ電圧が選択ワード線位置に基づく、例示的なプログラミング動作を示す図である。
【図１１】図１０と合致する、例示的なプログラミング動作の波形を示す図である。
【図１２Ａ】図１０と合致する、４つのデータ状態による例示的なワンパスのプログラミング動作におけるメモリセルのＶｔｈ分布を示す図である。
【図１２Ｂ】図１０と合致する、４つのデータ状態による例示的なワンパスのプログラミング動作におけるメモリセルのＶｔｈ分布を示す図である。
【図１３】１セル当たり３ビットを使用する８つのデータ状態においてデータを格納するメモリセルのＶｔｈ分布を示す図である。
【図１４Ａ】消去状態のメモリセルのＶｔｈ分布の上端の変動のプロットを、選択ワード線位置の関数、及びダミーワード線電圧の関数として示す図である。
【図１４Ｂ】図１４Ａと合致する、２つのレベルの電圧が使用される場合のダミーワード線電圧のプロットを、選択ワード線位置の関数として示す図である。
【図１４Ｃ】図１４Ａと合致する、３つのレベルの電圧が使用される場合のダミーワード線電圧のプロットを、選択ワード線位置の関数として示す図である。
【図１４Ｄ】図１４Ａと合致する、Ｖｗｌｄ１が選択ワード線位置の関数として傾斜状に減少する場合のダミーワード線電圧のプロットを、選択ワード線位置の関数として示す図である。
【図１５Ａ】１つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４００と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルから比較的離れており、Ｗｌｄ１＝高である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す図である。
【図１５Ｂ】１つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４０１と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルに比較的近く、Ｗｌｄ１＝低である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す図である。
【図１５Ｃ】２つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４００と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルから比較的離れており、Ｗｌｄ１＝高及びＷｌｄ２＝高である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す図である。
【図１５Ｄ】２つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４０１と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルに比較的近く、Ｗｌｄ１＝低及びＷｌｄ２＝低である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す図である。
【図１６Ａ】図１０と合致する、選択ＮＡＮＤストリングに対するＢＬｓｅｌ（プロット１６００）、及び非選択ＮＡＮＤストリングに対するＢＬｕｎｓｅｌ（プロット１６０１）を含む、プログラミング動作における時間関数として例示的なビット線電圧を示す図である。
【図１６Ｂ】図１０と合致する、例示的なＳＧＤ電圧（ドレイン側選択ゲートトランジスタの電圧）をプログラミング動作（プロット１６１０）における時間関数として示す図である。
【図１６Ｃ】図１０と合致する、ＷＬｄ１からＷＬｓｅｌまでの距離が比較的遠い（プロット１６２０）又は比較的近い（プロット１６２１）場合の例示的なＷＬｄ１（第１のドレイン側ダミーワード線の電圧）を、プログラミング動作における時間関数として示す図である。
【図１６Ｄ】例示的なＷＬｕｎｓｅｌ（非選択ワード線の電圧）（プロット１６３０）をプログラミング動作における時間関数として示す図である。
【図１６Ｅ】例示的なＷＬｓｅｌ（選択ワード線の電圧）（プロット１６４０）をプログラミング動作における時間関数として示す図である。
【発明を実施するための形態】
【０００６】
プログラムディスターブを低減する方法でメモリデバイスをプログラミングする技術を提供する。対応するメモリデバイスも提供される。
【０００７】
いくつかのメモリデバイスでは、メモリセルは、ブロック又はサブブロックでのＮＡＮＤストリングなどで、互いにつなげられる。それぞれのＮＡＮＤストリングは、ビット線に接続されるＮＡＮＤストリングのドレイン側の１又は複数のドレイン側ＳＧトランジスタ（ＳＧＤトランジスタ）と、ソース線に接続されるＮＡＮＤストリングのソース側の１又は複数のソース側ＳＧトランジスタ（ＳＧＳトランジスタ）と、の間で直列に接続される多数のメモリセルを含む。さらに、メモリセルは、制御ゲートを機能させる共通の制御線（例えばワード線）と配置され得る。ワード線のセットは、ブロックのソース側からブロックのドレイン側まで亘っている。
【０００８】
プログラミング動作中、メモリセルはワード線プログラミング順序に従ってプログラミングされる。例えば、プログラミングは、ブロックのソース側のワード線で開始し、ブロックのドレイン側のワード線に進んでよい。１つの手法では、それぞれのワード線は、次のワード線をプログラミングする前に完全にプログラミングされる。例えば、第１のワード線ＷＬ０は、プログラミングが完了するまで１又は複数のプログラミングパスを使用してプログラミングされる。次に、第２のワード線ＷＬ１は、プログラミングが完了するまで１又は複数のプログラミングパスを使用してプログラミングされ、以下同様に続く。プログラミングパスは、図１１に示されるように、各プログラムループ又は各プログラムベリファイ反復でワード線に印加される、増大するプログラム電圧のセットを含んでよい。ベリファイ動作は、メモリセルのプログラミングが完了しているか否かを判断するために、それぞれのプログラム電圧後に行われてよい。メモリセルに対するプログラミングは、完了する時、さらなるプログラミングからロックアウト可能であるが、後続のプログラムループにおいて他のメモリセルに対するプログラミングは継続する。
【０００９】
従って、それぞれのプログラムループ中、選択ＮＡＮＤストリングは、プログラミングのために選択されるメモリセルを含み、非選択ＮＡＮＤストリングはプログラミングのために選択されるメモリセルを含まない。所与のＮＡＮＤストリングは、プログラミング動作の開始時に選択可能であり、選択ワード線上の当該ＮＡＮＤストリングのメモリセルがプログラミングを完了すると、選択されなくなる。消去状態のままにする選択ワード線上のメモリセルに接続されるＮＡＮＤストリングは、非選択ＮＡＮＤストリングとして残ることになる。
【００１０】
各メモリセルは、プログラムコマンド内の書込みデータに従ってデータ状態に関連付けられてもよい。このデータ状態に基づいて、メモリセルは、消去状態を維持するか、又は消去状態とは異なるデータ状態（プログラムされたデータ状態）にプログラムされることになる。例えば、１セル当たり２ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ及びＣデータ状態と称される３つのより高いデータ状態と、を含む４つのデータ状態が存在する（図１２Ｂ参照）。１セル当たり３ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧデータ状態と称される７つのより高いデータ状態と、を含む８つのデータ状態が存在する（図１３を参照）。１セル当たり４ビットのメモリデバイスでは、消去状態と、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ及びＯデータ状態と称される１５のより高いデータ状態と、を含む１６のデータ状態が存在する。
【００１１】
しかしながら、メモリセルは、プログラム電圧が印加されるときにプログラムディスターブに起因して誤ってプログラミングされる可能性がある。プログラムディスターブは、１つの手法では、選択ワード線から非選択ワード線内の各メモリセルまでの容量結合によって生じる可能性がある。例えば、非選択ＮＡＮＤストリングのメモリセルは、非選択ＮＡＮＤストリングと選択ＮＡＮＤストリングとによって共有されるワード線に印加される電圧によって妨害される可能性がある。書込みデータに基づいて消去状態を維持するメモリセルは、プログラムディスターブの影響を最も受けやすい。プログラムディスターブによって、これらメモリセルのＶｔｈは増大し、その結果、読出しエラーが生じる可能性がある。プログラムディスターブを低減するために、非選択ＮＡＮＤストリングのチャネルは、プログラム電圧が印加される前にブーストされる。ブーストは、例えば、０Ｖから８〜９Ｖまでの、非選択ワード線の電圧（Ｖｐａｓｓ）の増大によって主にもたらされる。この増大はチャネルに結合する。さらに、非選択ＮＡＮＤストリングの各端部における選択ゲートトランジスタは、容量結合によってチャネル電圧がより高くフローティングできるように、非導電状態で設けられる。
【００１２】
Ｖｐａｓｓが増大する前にさらにブーストさせるために、ＳＧＤトランジスタが導電状態にある間に、ビット線を介してチャネルをプリチャージしてもよい。１つの手法では、ダミーワード線が、データを格納するのに不適合なダミーメモリセルに接続される。１又は複数のダミーメモリセルは、チャネル勾配における段階的移行をもたらすためにＮＡＮＤストリングのドレイン端に設けられてもよい。プリチャージがチャネルを通過することができるように、ダミーワード線を比較的高い電圧で設け、強力な導電状態でダミーメモリセルを設けてもよい。しかしながら、これによって、ダミーワード線とドレイン側データワード線との間のチャネル勾配が増大する可能性があり、それによって、電子正孔対が生成されて、ここで電子はブースト電位を低下させる可能性がある。
【００１３】
さらに、選択ワード線が、非選択ＮＡＮＤストリングのドレイン側よりもソース側に比較的近い場合、選択ワード線とダミーワード線との間に多くのメモリセルがあることになり、これらのメモリセルはワード線プログラミング順序の結果として消去状態になる。これらのメモリセルの制御ゲートが０Ｖなどの低電圧である場合でも、これらのメモリセル下のチャネル領域は比較的高い導電状態にあることになるため、電子は、チャネル内移動し、チャネル内で消失する可能性がある。これは、消去状態のメモリセルのＶｔｈが、−１Ｖ未満など、０Ｖ未満であってもよいために成立する。メモリセルの制御ゲート電圧がメモリセルのＶｔｈ及びドレイン電圧の合計を超える場合、メモリセルは導電状態にある。チャネルのこの導電部分は、比較的高い静電容量を有し、生成された電子を吸収できる。しかしながら、選択ワード線が、非選択ＮＡＮＤストリングのソース側よりもドレイン側に比較的近い場合、選択ワード線とダミーワード線との間のメモリセルはない又はわずかとなる。従って、電子を吸収するために利用可能であるチャネルの導電部分は比較的小さい。この結果、電子がブースト電位を低下させる可能性がより高くなる。
【００１４】
実際に、電子は非選択ＮＡＮＤストリングのドレイン端においていくつかのメモリセルの距離分移動できる。本明細書に提供される技術は、上記の及び他の問題点に対処する。１つの態様では、チャネルのプリチャージを最大化し、またプログラムディスターブを最小化するために、ドレイン側ダミーワード線電圧は、選択ワード線の位置に基づいて制御される。ドレイン側ダミーワード線電圧は、選択ワード線が、ドレイン側ダミーワード線から比較的遠い又は近い場合、それぞれ比較的高い又は低い可能性がある。従って、ドレイン側ダミーワード線電圧は、ある調節範囲を有する。ドレイン側ダミーワード線電圧（Ｖｗｌｄ１）が比較的高い場合、ビット線電圧はチャネルを容易に通過しブーストすることができる。ドレイン側ダミーワード線電圧が比較的低い場合、より小さいチャネル勾配及び対応するホットキャリアの量の低減に起因して、ドレイン側データワード線のプログラムディスターブは低減する。
【００１５】
１つの手法では、Ｖｗｌｄ１のより高い値は、選択ワード線が、例えば、データワード線の５０〜７５％又は５０〜８０％を含むワード線の第１のグループの中にあるときに使用され、Ｖｗｌｄ１のより低電圧は、選択ワード線がデータワード線の残り（２０〜５０％）の中にあるときに使用される。１つの手法では、第１のドレイン側ダミーワード線の調節範囲よりも小さい調節範囲を有する第２のドレイン側ダミーワード線が使用される。
【００１６】
様々な他の特徴及び利点が後述される。
【００１７】
図１は、例示的なメモリデバイスのブロック図である。メモリデバイス１００は、１又は複数のメモリダイ１０８を含んでもよい。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０及び読出し／書込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線により、及び、列デコーダ１３２を介してビット線によりアドレス指定可能である。読出し／書込み回路１２８は、複数のセンスブロックＳＢ１、ＳＢ２、…、ＳＢｐ（センス回路）を含み、メモリセルのページが並列に読み出されるか又はプログラムされることを可能にする。典型的には、コントローラ１２２は、１又は複数のメモリダイ１０８と同じメモリデバイス１００（例えば、着脱可能なストレージカード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、及び、ライン１１８を介してコントローラと１又は複数のメモリダイ１０８との間で転送される。
【００１８】
メモリ構造は２Ｄ又は３Ｄであってもよい。メモリ構造は、３Ｄアレイを含む、メモリセルの１又は複数のアレイを含んでもよい。メモリ構造は、ウェハなどの単一の基板の（中にではなく）上に、介在する基板なしに複数のメモリレベルが形成されるモノリシック３次元メモリ構造を含んでもよい。メモリ構造は、シリコン基板上に配置された活性領域を有するメモリセルのアレイの１又は複数の物理レベルでモノリシックに形成される、任意の種類の不揮発性メモリを含んでもよい。メモリ構造は、関連する回路が基板の上にあるか又は内部にあるかに関わらず、メモリセルの動作に関連付けられた回路を有する不揮発性メモリデバイス内にあってもよい。
【００１９】
制御回路１１０は、読出し／書込み回路１２８と協働してメモリ構造１２６上でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４、電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。記憶領域１１３は、例えば、図１０のプロセスに関連して、例えば、さらに後述されるようにパラメータをプログラミングするために設けられてよい。
【００２０】
オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるアドレスと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとのアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、ワード線、ＳＧＳ及びＳＧＤトランジスタ、ならびにソース線用のドライバを含んでもよい。センスブロックは、１つの手法では、ビット線ドライバを含んでもよい。ＳＧＳトランジスタはＮＡＮＤストリングのソース端における選択ゲートトランジスタであり、ＳＧＤトランジスタはＮＡＮＤストリングのドレイン端における選択ゲートトランジスタである。
【００２１】
いくつかの実装形態では、構成要素のいくつかは組み合わせてもよい。様々な設計では、メモリ構造１２６を除く１又は複数の構成要素（単体又は組み合わせ）は、図１０のフローチャートのステップを含む、本明細書に説明される技術を行うように構成される少なくとも１つの制御回路とみなしてもよい。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、センスブロックＳＢｂ、ＳＢ２、…、ＳＢｐ、読出し／書込み回路１２８、及びコントローラ１２２などのうちの任意の１つ又は組み合わせを含んでもよい。
【００２２】
オフチップコントローラ１２２は、プロセッサ１２２ｃと、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）と、エラー訂正コード（ＥＣＣ）エンジン２４５と、を含んでもよい。ＥＣＣエンジンは、Ｖｔｈ分布の上端が高くなり過ぎるときに引き起こされる多数の読出しエラーを訂正することができる。
【００２３】
記憶デバイスは、命令の集合などのコードを含み、プロセッサは、本明細書に説明される機能を提供するために命令の集合を実行するように動作可能である。代替的には又は追加的に、プロセッサは、１又は複数のワード線内のメモリセルの予約領域など、メモリ構造の記憶デバイス１２６ａからコードにアクセスしてもよい。
【００２４】
例えば、コードは、プログラミング動作、読出し動作及び消去動作などのためのメモリ構造にアクセスするために、コントローラによって使用可能である。コードは、ブートコード及び制御コード（例えば、命令の集合）を含んでもよい。ブートコードは、ブート処理中又はスタートアップ処理中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。コードは、１又は複数のメモリ構造を制御するためにコントローラによって使用可能である。起動時、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードを取り出し、ブートコードは、システムコンポーネントを初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードは、ＲＡＭにロードされるとプロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、及び、入力ポート及び出力ポートの制御などの基本タスクを実行するためのドライバを含む。
【００２５】
一般的に、制御コードは、さらに後述されるフローチャートのステップを含む、本明細書に説明される機能を実行するための命令を含んでもよく、さらに後述されるものを含む電圧波形を提供してもよい。
【００２６】
１つの実施形態では、ホストは、１又は複数のプロセッサと、本明細書に説明される方法を実行するように当該１又は複数のプロセッサをプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を格納する１又は複数のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、固体メモリ）と、を含む、コンピューティング機器（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストは、追加のシステムメモリ、１又は複数の入力／出力インターフェース、及び／又は、１又は複数のプロセッサと通信する１又は複数の入力／出力デバイスも含んでもよい。
【００２７】
ＮＡＮＤフラッシュメモリに加えて他の種類の不揮発性メモリを使用してもよい。
【００２８】
半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス又はスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスなどの揮発性メモリデバイス、抵抗変化型メモリ（ＲｅＲＡＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、（ＥＥＰＲＯＭのサブセットとみなしてもよい）フラッシュメモリ、強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの不揮発性メモリデバイス、ならびに、情報を格納可能である他の半導体素子を含む。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ構成又はＮＯＲ構成で構成されてもよい。
【００２９】
メモリデバイスは、任意の組み合わせで、受動素子及び／又は能動素子から形成してもよい。非限定的な例として、受動半導体メモリ素子は、いくつかの実施形態では、アンチヒューズ又は相変化材料などの抵抗型スイッチング記憶素子、及び、任意でダイオード又はトランジスタなどのステアリング素子を含む、ＲｅＲＡＭデバイス素子を含む。さらに、非限定的な例として、能動半導体メモリ素子は、いくつかの実施形態では、フローティングゲート、導電性ナノ粒子、又は電荷格納誘電体材料などの電荷格納領域を有する素子を含む。
【００３０】
複数のメモリ素子は、直列に接続されるように、又は、各素子が個々にアクセス可能であるように構成されてもよい。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）におけるフラッシュメモリデバイスは、典型的には、直列に接続されるメモリ素子を有する。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの一例である。
【００３１】
ＮＡＮＤメモリアレイは、ストリングが、単一ビット線を共有し、グループとしてアクセスされる複数のメモリ素子から構成されるメモリの複数のストリングから、該アレイが構成されるように構成されてよい。代替的には、メモリ素子は、例えば、ＮＯＲメモリアレイといった、各素子が個々にアクセス可能であるように構成されてもよい。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ素子は別の構成であってもよい。
【００３２】
基板内に及び／又は基板に亘って位置する半導体メモリ素子は、２次元メモリ構造又は３次元メモリ構造など、２次元又は３次元で配置されてよい。
【００３３】
２次元メモリ構造において、半導体メモリ素子は、単一平面又は単一メモリデバイスレベルに配置される。典型的には、２次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ−ｙ方向平面）に配置される。基板は、メモリ素子が形成される層に亘る又は層内のウェハであってよく、又は、基板は、メモリ素子の形成後にメモリ素子に取り付けられるキャリア基板であってよい。非限定的な例として、基板はシリコンなどの半導体を含んでもよい。
【００３４】
メモリ素子は、複数の行及び／又は列などの、順序付けられたアレイにおいて単一メモリデバイスレベルで配置されてもよい。しかしながら、メモリ素子は、非正則構成又は非直交構成で配置されてもよい。メモリ素子はそれぞれ、ビット線及びワード線など、２つ以上の電極又は接触線を有してもよい。
【００３５】
３次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占めることで、３次元の（すなわち、基板の主面に対して、ｚ方向が実質的に鉛直であり、ｘ及びｙ方向が実質的に平行である、ｘ、ｙ及びｚ方向の）構造を形成するように配置される。
【００３６】
非限定的な例として、３次元メモリ構造は、複数の２次元メモリデバイスレベルのスタックとして垂直に配置されてよい。別の非限定的な例として、３次元メモリアレイは、複数の垂直な列（例えば、基板の主面に実質的に鉛直に、すなわち、ｙ方向に延在する列）として配置されてもよく、それぞれのカラムは複数のメモリ素子を有する。列は、２次元構造で、例えば、ｘ−ｙ平面で配置されてよく、結果として、複数の垂直に積層されたメモリ面上の素子によるメモリ素子の３次元配置がもたらされる。３次元のメモリ素子の他の構成はまた、３次元メモリアレイを構成してもよい。
【００３７】
非限定的な例として、３次元ＮＡＮＤメモリアレイでは、メモリ素子は、互いに結合されて、単一の水平方向の（例えば、ｘ−ｙ）メモリデバイスレベル内でＮＡＮＤストリングを形成してもよい。代替的には、メモリ素子は、互いに結合されて、複数の水平方向のメモリデバイスレベルを横切る垂直ＮＡＮＤストリングを形成してもよい。他の３次元構造は、いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を有し、他のストリングが複数のメモリレベルに及ぶメモリ素子を有すると想定してもよい。３次元メモリアレイは、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
【００３８】
典型的には、モノリシック３次元メモリアレイにおいて、１又は複数のメモリデバイスレベルは、単一の基板の上に形成される。モノリシック３次元メモリアレイは、単一の基板内に少なくとも部分的に１又は複数のメモリ層を任意に有してもよい。非限定的な例として、基板はシリコンなどの半導体を含んでもよい。モノリシック３次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかしながら、モノリシック３次元メモリアレイの隣接メモリデバイスレベルの層は、メモリデバイスレベル間で共有されてよい、又はメモリデバイスレベル間に介在する層を有してよい。
【００３９】
２次元アレイは、別個に形成してもよく、そして、複数層のメモリを有する非モノリシックメモリデバイスを形成するために共にパッケージングされてよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成後、該メモリレベルが互いに重なり合うように積層することによって、構築されてもよい。基板は、積層前に薄くされてよい、又はメモリデバイスレベルから除去されてよいが、最初にメモリデバイスレベルが別個の基板上に形成されるため、結果として生じるメモリアレイはモノリシック３次元メモリアレイではない。さらに、複数の２次元メモリアレイ又は３次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成後、積層チップメモリデバイスを形成するために共にパッケージングされてよい。
【００４０】
関連する回路は、典型的には、メモリ素子の動作に、かつメモリ素子との通信に必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読出しなどの機能を達成するためにメモリ素子を制御し駆動するために使用される回路を有してもよい。この関連する回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってよい。例えば、メモリ読出し／書込み動作用のコントローラは、別個のコントローラチップ上に及び／又はメモリ素子と同じ基板上に位置してもよい。
【００４１】
この技術が、説明される２次元及び３次元の例示的な構造に限定されず、しかしながら、本明細書に説明されるように、かつ当業者に理解されるように、該技術の趣旨及び範囲内の全ての関係するメモリ構造を包含することを、当業者は認識するであろう。
【００４２】
図２は、図１のメモリアレイ１２６の２次元構造の一例におけるメモリセルのブロックを示す。メモリアレイは多くのブロックを含んでもよい。それぞれの例のブロック２００、２１０は、ブロックの間で共有される、多数のＮＡＮＤストリング及び対応するビット線、例えば、ＢＬ０、ＢＬ１、…、を含む。各ＮＡＮＤストリングは、一端がドレイン選択ゲート（ＳＧＤ）に接続され、ドレイン選択ゲートの制御ゲートは共通のＳＧＤ線を介して接続される。ＮＡＮＤストリングは、他端がソース選択ゲートに接続され、順に共通のソース線２２０に接続される。１６本のワード線、例えば、ＷＬ０〜ＷＬ１５は、ソース選択ゲートとドレイン選択ゲートとの間に延びている。場合によっては、ユーザデータを有さないダミーワード線はまた、選択ゲートトランジスタに隣接するメモリアレイにおいて使用されてもよい。かかるダミーワード線は、ある特定のエッジ効果からエッジデータワード線を遮蔽することができる。
【００４３】
メモリアレイにおいて設けてもよい１つの種類の不揮発性メモリは、フローティングゲートメモリである。図３Ａ及び図３Ｂを参照されたい。他の種類の不揮発性メモリを使用してもよい。例えば、電荷捕捉メモリセルは、不揮発性を有するように電荷を格納するために導電性フローティングゲートの代わりに非導電性誘電体材料を使用する。図４Ａ及び図４Ｂを参照されたい。酸化ケイ素、窒化ケイ素及び酸化ケイ素（「ＯＮＯ」）で形成される３層誘電体は、導電性制御ゲートとメモリセルチャネルの上の半導電基板の表面との間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラミングされ、ここで、これらの電子は、限定される領域に捕捉され格納される。この格納された電荷は、その後、検出可能な方法で、セルのチャネルの一部分の閾値電圧を変更する。セルは、ホットホールを窒化物に注入することによって消去される。別個の選択トランジスタを形成するために、ドープしたポリシリコンゲートがメモリセルチャネルの一部分に亘って延在するスプリットゲート構成で、同様のセルを提供してもよい。
【００４４】
別の手法では、ＮＲＯＭセルが使用される。２つのビットは、例えば、それぞれのＮＲＯＭセルに格納され、ここで、ＯＮＯ誘電体層は、ソース拡散及びドレイン拡散の間でチャネルに亘って延在する。１つのデータビットの電荷は、ドレインに隣接する誘電体層に局在化され、他のデータビットの電荷はソースに隣接する誘電体層に局在化される。多状態のデータ記憶は、誘電体内で空間的に分離された電荷格納領域のバイナリ状態を別個に読出すことによって得られる。他のタイプの不揮発性メモリも知られている。
【００４５】
図３Ａは、ＮＡＮＤストリングにおけるフローティングゲートメモリセルの一例の断面図を示す。ビット線又はＮＡＮＤストリング方向はページの内部を向き、ワード線方向は左から右を向く。一例として、ワード線３２４は、各チャネル領域３０６、３１６及び３２６を含むＮＡＮＤストリングに亘って延在する。メモリセル３００は、制御ゲート３０２、フローティングゲート３０４、トンネル酸化層３０５及びチャネル領域３０６を含む。メモリセル３１０は、制御ゲート３１２、フローティングゲート３１４、トンネル酸化層３１５及びチャネル領域３１６を含む。メモリセル３２０は、制御ゲート３２２、フローティングゲート３２１、トンネル酸化層３２５及びチャネル領域３２６を含む。各メモリセルはそれぞれ、異なるＮＡＮＤストリング内にある。ポリ間誘電体（ＩＰＤ）層３２８も示される。制御ゲートはワード線の一部分である。線３２９に沿った断面図は図３Ｂに提供される。
【００４６】
制御ゲートは、フローティングゲートを取り囲み、制御ゲートとフローティングゲートとの間の表面接触面積を増大させる。これによって、ＩＰＤ静電容量は高くなり、プログラミング及び消去をより容易くするように結合比が高くなる。しかしながら、ＮＡＮＤメモリデバイスは縮尺されるため、近隣セル間の間隔は小さくなり、そのため、制御ゲート及びＩＰＤについて、２つの隣接フローティングゲート間の空間はほとんどない。代替として、図４Ａ及び図４Ｂに示されるように、平坦な又は平面状のメモリセルは、制御ゲートが平坦又は平面状であるように開発されており、すなわち、制御ゲートはフローティングゲートを取り囲まず、電荷格納層とはただ、上から接触するだけである。この場合、高さのあるフローティングゲートを有することは利点にはならない。むしろ、フローティングゲートははるかに薄く作られる。さらに、フローティングゲートは、電荷を格納するために使用してもよい、又は、薄い電荷捕捉層は電荷を捕捉するために使用してもよい。この手法によって、電子が、プログラミング中にトンネル酸化物を突き抜けた後、フローティングゲートを移動することができるという、電子の弾道性伝導の問題を回避できる。
【００４７】
図３Ｂは、図３Ａの構造の線３２９に沿った断面図を示す。ＮＡＮＤストリング３３０は、ＳＧＳトランジスタ３３１、例のメモリセル３００、３３３、…、３３４及び３３５、ならびにＳＧＤトランジスタ３３６を含む。メモリセルは、図３Ａと合致するように、それぞれのメモリセルの例として、制御ゲート３０２、ＩＰＤ層３２８、フローティングゲート３０４及びトンネル酸化層３０５を含む。ＳＧＳ及びＳＧＤトランジスタのＩＰＤ層における通路は、制御ゲート層及びフローティングゲート層を連通させることができる。例えば、制御ゲート層及びフローティングゲート層はポリシリコンであってよく、トンネル酸化層は酸化ケイ素であってよい。ＩＰＤ層は、Ｎ−Ｏ−Ｎ−Ｏ−Ｎ構成などの窒化物（Ｎ）及び酸化物（Ｏ）のスタックとしてもよい。
【００４８】
ＮＡＮＤストリングは、ｐ型基板領域３５５、ｎ型ウエル３５６及びｐ型ウエル３５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６及びｓｄ７はｐ型ウエルに形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接印加されてよい。
【００４９】
図４Ａは、ＮＡＮＤストリングにおける例示的な電荷捕捉メモリセルの断面図を示す。この図は、図１のメモリセルアレイ１２６におけるメモリセルの２Ｄの例として、平坦な制御ゲート及び電荷捕捉領域を含むメモリセルのワード線方向の図である。電荷捕捉メモリは、ＮＯＲ及びＮＡＮＤフラッシュメモリデバイスにおいて使用してもよい。この技術は、電子を格納するために、ドープした多結晶ケイ素などの導電体を使用するフローティングゲートＭＯＳＦＥＴ技術と対照的に、電子を格納するためにＳｉＮ膜などの絶縁体を使用する。一例として、ワード線（ＷＬ）４２４は、各チャネル領域４０６、４１６及び４２６を含むＮＡＮＤストリングに亘って延在する。ワード線の一部分は制御ゲート４０２、４１２及び４２２を提供する。ワード線より下には、ＩＰＤ層４２８、電荷捕捉層４０４、４１４及び４２１、ポリシリコン層４０５、４１５及び４２５、ならびにトンネル層４０９、４０７及び４０８がある。それぞれの電荷捕捉層は、対応するＮＡＮＤストリングにおいて途切れなく延在する。
【００５０】
メモリセル４００は、制御ゲート４０２、電荷捕捉層４０４、ポリシリコン層４０５及びチャネル領域４０６の一部分を含む。メモリセル４１０は、制御ゲート４１２、電荷捕捉層４１４、ポリシリコン層４１５及びチャネル領域４１６の一部分を含む。メモリセル４２０は、制御ゲート４２２、電荷捕捉層４２１、ポリシリコン層４２５及びチャネル領域４２６の一部分を含む。
【００５１】
ここで、平坦な制御ゲートは、フローティングゲートを取り囲む制御ゲートの代わりに使用される。１つの利点として、電荷捕捉層がフローティングゲートより薄く作られ得ることがある。さらに、メモリセルは互いに近くに設置可能である。
【００５２】
図４Ｂは、図４Ａの構造の線４２９に沿った断面図を示す。この図は、平坦な制御ゲート及び電荷捕捉層を有するＮＡＮＤストリング４３０を示す。ＮＡＮＤストリング４３０は、ＳＧＳトランジスタ４３１、例のメモリセル４００、４３３、…、４３４及び４３５、ならびにＳＧＤトランジスタ４３６を含む。
【００５３】
ＮＡＮＤストリングは、ｐ型基板領域４５５、ｎ型ウエル４５６及びｐ型ウエル４５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６及びｓｄ７はｐ型ウエル４５７に形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接印加されてよい。メモリセル４００は、電荷捕捉層４０４より上の制御ゲート４０２及びＩＰＤ層４２８、ポリシリコン層４０５、トンネル層４０９、ならびにチャネル領域４０６を含む。
【００５４】
例えば、制御ゲート層はポリシリコンであってよく、トンネル層は酸化ケイ素であってよい。ＩＰＤ層は、制御ゲート層と電荷捕捉層又は電荷格納層との間の結合比の増大に寄与するＡｌＯｘ又はＨｆＯｘなどの高ｋ誘電体のスタックとしてもよい。電荷捕捉層は、例えば、窒化ケイ素及び酸化物の混合物としてもよい。
【００５５】
ＳＧＤ及びＳＧＳトランジスタは、メモリセルと同じ構成を有するが、抑制されたＮＡＮＤストリングで電流が遮断されることを確実にするためにより長いチャネル長を有している。
【００５６】
この例では、層４０４、４０５及び４０９は、ＮＡＮＤストリングにおいて途切れなく延在する。別の手法では、制御ゲート４０２、４１２及び４２２の間にある、層４０４、４０５及び４０９の一部分は、チャネル４０６の上面を露出するように、除去してもよい。
【００５７】
図５は、図１のメモリアレイ１２６の例示的な３次元構造におけるブロックのセットを含むメモリデバイス６００の斜視図である。基板上に、メモリセル（記憶素子）の例示的なブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２及びＢＬＫ３、ならびに、ブロックによる使用のための回路を有する周辺領域６０４がある。例えば、回路は、ブロックのゲート層を制御するために接続可能である電圧ドライバ６０５を含んでもよい。１つの手法では、ブロック内の共通の高さにおける制御ゲート層は、共通して駆動される。基板６０１は、回路の信号を伝送するために導通路においてパターン化される１又は複数の下部金属層に沿って、ブロックの下に回路を保持してもよい。ブロックは、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１又は複数の上部金属層が、回路の信号を伝送するために導通路においてパターン化される。各ブロックは、メモリセルの積層エリアを含み、ここで、スタックの交互のレベルはワード線を表す。１つの可能な手法では、各ブロックは、対向して層を成す側部を有しており、この側部から、導通路への接続を形成するために垂直接触部は上部金属層へと上方に延在する。一例として４つのブロックが示されるが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。
【００５８】
１つの可能な手法では、ｘ方向における平面の長さは、ワード線への信号路が１又は複数の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、ｙ方向における平面の幅は、ビット線への信号路が１又は複数の上部金属層に延在する方向（ビット線方向）を表す。ｚ方向はメモリデバイスの高さを表す。
【００５９】
図６Ａは、図５のブロックのうちの１つの一部分の例示的な断面図を示す。ブロックは、導電層と誘電体層とが交互に積層されたスタック６１０を含む。この例では、導電層は、データワード線層（ワード線）ＷＬＬ０〜ＷＬＬ１０に加えて、２つのＳＧＤ層、２つのＳＧＳ層及び４つのダミーワード線層ＷＬＤ１、ＷＬＤ２、ＷＬＤ３及びＷＬＤ４を含む。誘電体層にはＤＬ０〜ＤＬ１９の符号が付されている。さらに、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域が示される。各ＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料が充填されるメモリホール６１８又は６１９を包含する。スタックの領域６２２は、図６Ｃにおいてより詳細に示される。
【００６０】
スタックは、基板６１１、基板上の絶縁膜６１２及びソース線ＳＬの一部分を含む。ＮＳ１は、スタックの最下部６１４においてソース端６１３を有し、スタックの最上部６１６においてドレイン端６１５を有する。金属充填スリット６１７及び６２０は、ソース線をスタックより上のラインに接続するなど、スタックを通して延在する相互接続としてスタックに亘って周期的に設けられてもよい。スリットは、ワード線の形成中に使用されてもよく、その後金属が充填されてもよい。ビット線ＢＬ０の一部分も示される。導電性ビア６２１はドレイン端６１５をＢＬ０に接続する。
【００６１】
図６Ｂは、図６Ａのスタックにおけるメモリホール直径のプロットを示す。垂直軸は図６Ａのスタックと整合し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば、直径を示す。かかるメモリデバイスでは、スタックからエッチングされるメモリホールは、アスペクト比が非常に高い。例えば、約２５〜３０の深さ対直径比が一般的である。メモリホールは円形の断面を有してもよい。エッチング処理によって、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの最上部から最下部に向かって次第に小さくなる（図６Ｂの実線）。すなわち、メモリホールは、スタックの最下部で狭くなるようにテーパ状になっている。場合によっては、メモリホールの最上部から最下部に向かって次第に小さくなる前に直径がわずかに広くなるように、選択ゲートの近くのホールの最上部においてわずかに狭くなる（図６Ｂの長い破線）。例えば、メモリホール幅は、この例では、スタック内のＷＬＬ９のレベルにおいて最大である。メモリホール幅は、ＷＬＬ１０のレベルにおいてわずかに小さくなり、ＷＬＬ８〜ＷＬＬ０のレベルで次第に小さくなる。
【００６２】
短い破線で表される別の可能な実装形態では、２層のスタックが製造される。まず、対応するメモリホールと共に最下層が形成される。次いで、最下層におけるメモリホールと整合されるそれぞれのメモリホールと共に最上層が形成される。各メモリホールは、幅が増大した後に減少し、再び増大するようにスタックの最下部から最上部まで移動するダブルテーパのメモリホールが形成されるように、テーパ状になっている。
【００６３】
メモリホールの幅の不均一性によって、メモリセルのプログラミング速度及び消去速度は、メモリホールに沿ったこれらの位置に基づいて、例えば、スタックにおけるこれらの高さに基づいて、変化し得る。メモリホールの直径が小さくなると、トンネル酸化物に亘る電界は、相対的により強力になるため、プログラミング速度及び消去速度は相対的に高くなる。
【００６４】
ブロックは、３次元構造を含んでもよく、この構造において、メモリセルは垂直メモリホールに沿って配置され、垂直メモリホールは直径が変化し、それぞれのサブセットは同様の直径を有する垂直メモリホールの一部分に関連付けられる。
【００６５】
図６Ｃは、図６Ａのスタックの領域６２２の詳細図である。メモリセルは、ワード線層及びメモリホールの交点においてスタックの異なるレベルに形成される。この例では、ＳＧＤトランジスタ６８０及び６８１は、ダミーメモリセル６８２及び６８３、ならびにデータメモリセルＭＣより上に設けられる。多数の層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（ＳＷ）に沿って、及び／又は、各ワード線層内に堆積してもよい。例えば、それぞれの列（例えば、メモリホール内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物、トンネル層６６４、ポリシリコン体又はチャネル６６５、及び、誘電体コア６６６などの電荷捕捉層又は電荷捕捉膜６６３を含んでもよい。ワード線層は、ブロッキング酸化物／ブロック高ｋ材料６６０、金属障壁６６１及び制御ゲートとしてのタングステンなどの導電性金属６６２を含んでもよい。例えば、制御ゲート６９０、６９１、６９２、６９３及び６９４が設けられる。この例では、金属以外の層の全てはメモリホールに設けられる。他の手法では、層のいくつかは制御ゲート層にあってもよい。追加のピラーは、異なるメモリホールに同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（ＡＡ）を形成することができる。
【００６６】
メモリセルがプログラミングされるとき、電子はメモリセルに関連付けられる電荷捕捉層の一部分に格納される。これらの電子は、チャネルからトンネル層を通って電荷捕捉層に引き込まれる。メモリセルのＶｔｈは、格納された電荷の量に比例して（例えば、増大に伴って）増大する。消去動作中、電子はチャネルに戻る。
【００６７】
メモリホールのそれぞれは、ブロッキング酸化層、電荷捕捉層、トンネル層及びチャネル層を含む複数の環状層が充填されてもよい。メモリホールのそれぞれのコア領域はボディ材料が充填され、複数の環状層はメモリホールのそれぞれにおいてコア領域とワード線との間にある。
【００６８】
ＮＡＮＤストリングは、チャネルの長さが基板上で形成されないため、フローティングボディチャネルを有するとみなされてもよい。さらに、ＮＡＮＤストリングは、互いに積層させた複数のワード線層によって提供され、かつ、誘電体層によって互いに分離される。
【００６９】
図７Ａは、図６Ａのスタックの例示的なワード線層ＷＬＬ１０の上面図を示す。既述したように、３Ｄメモリデバイスは、導電層と誘電体層とが交互に積層されたスタックを含んでもよい。導電層は、ＳＧトランジスタ及びメモリセルの制御ゲートを提供する。ＳＧトランジスタに使用される層はＳＧ層であり、メモリセルに使用される層はワード線層である。さらに、メモリホールは、スタックに形成され、電荷捕捉材料及びチャネル材料が充填される。この結果、垂直ＮＡＮＤストリングが形成される。ソース線はスタックの下でＮＡＮＤストリングに接続され、ビット線はスタックの上でＮＡＮＤストリングに接続される。
【００７０】
３ＤメモリデバイスにおけるブロックＢＬＫは、サブブロックに分割可能であり、この場合、各サブブロックは、共通のＳＧＤ制御線を有するＮＡＮＤストリングのセットを含む。さらに、あるブロックにおけるワード線層は、複数領域に分割可能である。各領域は、メモリデバイスの製造プロセス中にワード線層を処理するためにスタックに周期的に形成されるスリット間に延在可能である。この処理は、ワード線層の犠牲材料を金属と置き換えることを含んでもよい。一般的に、スリット間の距離は、犠牲材料を除去するために腐食液が横方向に進行でき、金属が犠牲材料の除去によってもたらされる空隙を充填するために進行できる距離の限度を考慮して比較的小さいものとすべきである。例えば、スリット間の距離は、隣接スリット間のメモリホールの数行を許容してもよい。メモリホール及びスリットのレイアウトには、各ビット線が異なるメモリセルに接続される間に領域に亘って延在できるビット線の数の限度も考慮すべきである。ワード線層の処理後、スリットは、スタックを通じた相互接続をもたらすために金属により任意に充填してもよい。
【００７１】
この図及び他の図は、必ずしも縮尺通りではない。実際は、領域は、追加のメモリホールを収容するために、示されるよりも、ｙ方向に対してｘ方向においてはるかに長くなっていてもよい。
【００７２】
この例では、隣接スリット間にメモリホールの４つの行がある。ここでの行は、ｘ方向に整合されるメモリホールのグループである。さらに、メモリホールの行は、メモリホールの密度を高めるためにジグザグ状になっている。ワード線層は、それぞれがコネクタ７１３によって接続される領域ＷＬＬ１０ａ、ＷＬＬ１０ｂ、ＷＬＬ１０ｃ及びＷＬＬ１０ｄに分割される。あるブロックにおけるワード線層の最終領域は、１つの手法では、次のブロックにおけるワード線層の第１の領域に接続可能である。そして、コネクタは、ワード線層用の電圧ドライバに接続される。領域ＷＬＬ１０ａは、線７１２に沿った、例示的なメモリホール７１０及び７１１を有する。図７Ｂ及び図８を参照されたい。領域ＷＬＬ１０ｂは例示的なメモリホール７１４及び７１５を有する。領域ＷＬＬ１０ｃは例示的なメモリホール７１６及び７１７を有する。領域ＷＬＬ１０ｄは例示的なメモリホール７１８及び７１９を有する。各メモリホールは対応するＮＡＮＤストリングの一部としてもよい。例えば、メモリホール７１０、７１４、７１６及び７１８は、それぞれＮＡＮＤストリングＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ及びＮＳ０＿ＳＢｄの一部としてもよい。
【００７３】
各円は、ワード線層又はＳＧ層におけるメモリホールの断面を表す。各円は、代替的には、メモリホールの材料によって及び隣接するワード線層によってもたらされるメモリセルを表すことができる。
【００７４】
金属充填スリット７０１、７０２、７０３及び７０４（例えば、金属相互接続）は、領域ＷＬＬ１０ａ〜ＷＬＬ１０ｄの縁部間に、これらに隣接して位置してもよい。金属充填スリットは、スタックの最下部からスタックの最上部までの導通路を提供する。例えば、スタックの最下部のソース線は、スタックの上の導電線に接続してもよく、ここで、導電線はメモリデバイスの周辺領域において電圧ドライバに接続される。図７ＡのサブブロッＳＢａ〜ＳＢｄのさらなる詳細については、図８も参照されたい。
【００７５】
図７Ｂは、図６Ａのスタックの例示的な最上部の誘電体層ＤＬ１９の上面図を示す。誘電体層は領域ＤＬ１９ａ、ＤＬ１９ｂ、ＤＬ１９ｃ及びＤＬ１９ｄに分割される。各領域はそれぞれの電圧ドライバに接続してもよい。これによって、ワード線層の１つの領域におけるメモリセルのセットを同時にプログラミングすることができ、各メモリセルは、それぞれのビット線に接続されるそれぞれのＮＡＮＤストリングにある。電圧は、各プログラム電圧の間のプログラミングを可能にする又は阻止するために各ビット線上で設定してもよい。
【００７６】
領域ＤＬ１９ａは、ビット線ＢＬ０と一致する線７１２ａに沿って例示的なメモリホール７１０及び７１１を有する。多数のビット線は、メモリホールの上で延在し、符号「Ｘ」で示されるようにメモリホールに接続される。ＢＬ０はメモリホール７１１、７１５、７１７及び７１９を含むメモリホールのセットに接続される。別の例示的なビット線ＢＬ１は、メモリホール７１０、７１４、７１６及び７１８を含むメモリホールのセットに接続される。図７Ａによる金属充填スリット７０１、７０１、７０３及び７０４も、スタックを通じて垂直に延在するように示される。ビット線は、−ｘ方向においてＤＬ１９層に亘ってシーケンスＢＬ０〜ＢＬ２３で番号付けしてもよい。
【００７７】
ビット線の異なるサブセットは異なる行におけるセルに接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６及びＢＬ２０は、各領域の右方向縁部においてセルの第１の行におけるセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８及びＢＬ２２は、右方向縁部において第１の行に隣接する、セルの隣接行におけるセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９及びＢＬ２３は、各領域の左方向縁部においてセルの第１の行におけるセルに接続される。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７及びＢＬ２１は、左方向縁部において第１の行に隣接する、セルの隣接行におけるセルに接続される。
【００７８】
図８は、図７ＡのサブブロックＳＢａ〜ＳＢｄにおける例示的なＮＡＮＤストリングを示す。サブブロックは図６Ａの構造と合致している。スタックにおける導電層は、左側における参照で示される。各サブブロックは複数のＮＡＮＤストリングを含み、ここでＮＡＮＤストリングの一例が示される。例えば、ＳＢａは例示的なＮＡＮＤストリングＮＳ０＿ＳＢａを含み、ＳＢｂは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｂを含み、ＳＢｃは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｃを含み、ＳＢｄは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｄを含む。
【００７９】
さらに、ＮＳ０＿ＳＢａは、ＳＧＳトランジスタ８００及び８０１、ダミーメモリセル８０２及び８０３、データメモリセル８０４、８０５、８０６、８０７、８０８、８０９、８１０、８１１、８１２、８１３及び８１４、ダミーメモリセル８１５及び８１６、ならびにＳＧＤトランジスタ８１７及び８１８を含む。
【００８０】
ＮＳ０＿ＳＢｂは、ＳＧＳトランジスタ８２０及び８２１、ダミーメモリセル８２２及び８２３、データメモリセル８２４、８２５、８２６、８２７、８２８、８２９、８３０、８３１、８３２、８３３及び８３４、ダミーメモリセル８３５及び８３６、ならびにＳＧＤトランジスタ８３７及び８３８を含む。
【００８１】
ＮＳ０＿ＳＢｃは、ＳＧＳトランジスタ８４０及び８４１、ダミーメモリセル８４２及び８４３、データメモリセル８４４、８４５、８４６、８４７、８４８、８４９、８５０、８５１、８５２、８５３及び８５４、ダミーメモリセル８５５及び８５６、ならびにＳＧＤトランジスタ８５７及び８５８を含む。
【００８２】
ＮＳ０＿ＳＢｄは、ＳＧＳトランジスタ８６０及び８６１、ダミーメモリセル８６２及び８６３、データメモリセル８６４、８６５、８６６、８６７、８６８、８６９、８７０、８７１、８７２、８７３及び８７４、ダミーメモリセル８７５及び８７６、ならびにＳＧＤトランジスタ８７７及び８７８を含む。
【００８３】
ＷＬＬ８におけるメモリセルは、メモリセル８１２、８３２、８５２及び８７２を含む。ＷＬ９におけるメモリセルは、メモリセル８１３、８３３、８５３及び８７３を含む。この例では、ブロックのプログラミングはサブブロックごとに行われてよい。例えば、ＳＢａはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、その後、ＳＢｂはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、次いで、ＳＢｃはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、その後、ＳＢｄはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよい。
【００８４】
図９Ａは、例示的なＮＡＮＤストリングＮＳ０Ａ及びＮＳ０Ａ−１の回路図を示す。データメモリセルのワード線はＷＬ０〜ＷＬ２１である。ＷＬ０〜ＷＬ２１は、ＮＳ０Ａにおいてそれぞれデータメモリセル９２７〜９０５に、ＮＳ０Ａ−１においてそれぞれデータメモリセル９６７〜９４５に接続される。ダミーワード線ＷＬＤ１、ＷＬＤ２、ＷＬＤ３及びＷＬＤ４は、ＮＳ０Ａにおいてそれぞれダミーメモリセル９０４、９０３、９２８及び９２９に、ＮＳ０Ａ−１においてそれぞれダミーメモリセル９４４、９４３、９６８及び９６９に接続される。ワード線は、選択ＮＡＮＤストリング及び非選択ＮＡＮＤストリングの両方に接続される。ＳＧＤ線ＳＧＤ１＿ＮＳ０はＳＧＤトランジスタ９０１及び９４１に接続され、ＳＧＤ線ＳＧＤ２＿ＮＳ０はＳＧＤトランジスタ９０２及び９４２に接続される。
【００８５】
ＳＧＤ線ＳＧＳ１はＳＧＳトランジスタ９３１及び９７１に接続され、ＳＧＳ線ＳＧＳ２はＳＧＳトランジスタ９３０及び９７０に接続される。
【００８６】
ＮＳ０Ａのチャネルはｃｈ＿ＮＳ０Ａであり、ＮＳ０Ａ−１のチャネルはｃｈ＿ＮＳ０Ａ−１である。ＮＳ０Ａのチャネルにおける電流は、電圧Ｖｂｌであるビット線ＢＬ０Ａを介してセンス回路（ＳＣ）９００によって検知される。ＮＳ０Ａ−１のチャネルにおける電流は、電圧Ｖｂｌであるビット線ＢＬ０Ａ−１を介してセンス回路（ＳＣ）９９０によって検知される。
【００８７】
ソース線９８１はＮＡＮＤストリングのソース端に接続される。電圧ドライバは、制御線（例えば、ワード線、選択ゲート線、ビット線及びソース線）における電圧を提供するために使用してもよい。
【００８８】
メモリセルのセットはＮＳ０Ａに設けられる。矢印９９５は例示的な選択ワード線ＷＬｓｅｌ＝ＷＬ６と、第１のドレイン側ダミーワード線ＷＬＤ１との間の距離を示す。矢印９９６は最短距離を示し、矢印９９７は最長距離を示す。
【００８９】
一例として、ＮＳ０Ａは、選択ＮＡＮＤストリングであってよく、選択ＮＡＤストリングは、選択メモリセル９２１、及び、ドレイン端又はドレイン側メモリセル９０５を含む非選択メモリセル９０５〜９２０及び９２２〜９２７を含む。ＮＳ０Ａ−１は、非選択ＮＡＮＤストリングであってよく、非選択ＮＡＮＤストリングは、選択メモリセルに対応する非選択メモリセル９６１、及び、ドレイン端又はドレイン側メモリセル９４５を含む残りの非選択メモリセル９４５〜９６０及び９６２〜９６７を含む。
【００９０】
図９Ｂは、図９Ａの例示的なメモリセル９２７を示す。メモリセルは、ワード線電圧Ｖｗｌｌ０を受ける制御ゲートＣＧ、電圧Ｖｄのドレイン、電圧Ｖｓのソース及び電圧Ｖｃｈのチャネルを含む。
【００９１】
図１０は、プリチャージ電圧が選択ワード線位置に基づく、例示的なプログラミング動作を示す。ステップ１０００では、プログラミング動作を開始する。ステップ１００１では、プログラミングのためにワード線（ＷＬｎ）を選択し、Ｖｐｇｍを初期化する。ステップ１００２では、プログラムループ又はプログラムベリファイ反復を開始する。ステップ１００３では、ＷＬｎに基づいてプログラムループのプリチャージ段階における非選択ワード線の初期チャネルブーストを実行する。このステップの一部として、ステップ１００３ａでは、ＳＧＤｓｅｌ＝高、ＳＧＤｕｎｓｅｌ＝高、ＷＬｎが遠い時にＷＬｄ１＝高、ＷＬｎが近い時にＷＬｄ１＝０Ｖ、ＷＬｓｅｌ＝０Ｖ、ＷＬｕｎｓｅｌ＝０Ｖ、ＢＬｓｅｌ＝高、及び、ＢＬｕｎｓｅｌ＝高に設定することを含む。ステップ１００４では、非選択ワード線のさらなるチャネルブーストを実行し、プログラム電圧を選択ワード線に印加する。このステップの一部として、ステップ１００４ａでは、ＳＧＤｓｅｌ＝高、ＳＧＤｕｎｓｅｌ＝０Ｖ、ＷＬｄ１＝高、ＷＬｓｅｌ＝Ｖｐｇｍ、ＷＬｕｎｓｅｌ＝Ｖｐａｓｓ、ＢＬｓｅｌ＝０Ｖ、及び、ＢＬｕｎｓｅｌ＝高を含む。さらなる詳細については、図１６Ａ〜図１６Ｅを参照されたい。
【００９２】
ステップ１００５は、ベリファイする１又は複数のデータ状態を決定し、対応する１つ又は複数のベリファイテストを実行する。例えば、図１１において、Ａ状態セルはプログラムループ１〜４でベリファイされ、Ｂ状態セルはプログラムループ４〜７でベリファイされ、Ｃ状態セルはプログラムループ７〜１０でベリファイされる。
【００９３】
決定ステップ１００６は、現在のワード線に対してプログラミングが完了しているか否かを判断する。決定ステップ１００６は、プログラムされるべきメモリセルの全て又はほぼ全てがそれぞれのベリファイテストをパスした場合、真である。メモリセルは、ベリファイ電圧がワード線を介してメモリセルの制御ゲートに印加される場合にベリファイテストをパスし、メモリセルは、センス回路によって非導電状態になったかを判断される。この場合、メモリセルのＶｔｈはベリファイ電圧を超える。決定ステップ１００６が偽である場合、Ｖｐｇｍはステップ１００９でインクリメントされ、次のプログラムループがステップ１００２において行われる。決定ステップ１００６が真である場合、決定ステップ１００７では、プログラミングする別のワード線があるか否かが判断される。決定ステップ１００７が偽である場合、プログラミング動作はステップ１００８で終了する。決定ステップ１００７が真である場合、ステップ１００１において、プログラムされるべき新しいワード線が選択される。
【００９４】
この例では、選択ワード線に対するプログラミングは、別のワード線のプログラミングを開始する前に完了される。別の手法では、前後するワード線の順序でプログラミングが行われる。この場合、ワード線ＷＬｎに対して、次いで、ＷＬｎ＋１などの別のワード線に対して、その後、再びＷＬｎに対して、プログラミングパスを行ってもよく、以下同様に続く。この手法は、フローティングゲートメモリデバイスにおいて共通である静電容量結合効果を低減することができ、任意の種類のメモリデバイスで一般に使用してもよい。前後するワード線の順序において、複数のプログラミングパスは各ワード線に対して使用されるが、所与のワード線に対するプログラミングパスは不連続である。
【００９５】
図１１は、図１０と合致する、例示的なプログラミング動作の波形を示す。水平軸はプログラムループ数を示し、垂直軸は制御ゲート電圧又はワード線電圧を示す。一般的に、プログラミング動作は、パルス列を選択ワード線に印加することを含んでもよく、この場合、パルス列は複数のプログラムループ又はプログラムベリファイ反復を含む。プログラムベリファイ反復のプログラム部分はプログラム電圧を含み、プログラムベリファイ反復のベリファイ部分は１又は複数のベリファイ電圧を含む。
【００９６】
各プログラム電圧について、簡略化のために方形波が示されるが、多層形状又は傾斜形状などの他の形状が可能である。さらに、この例では増加型ステップパルスプログラミング（ＩＳＰＰ）が使用され、ここで、プログラム電圧はそれぞれの連続したプログラムループにおいて漸増する。この例では、プログラミングが完了される単一のプログラミングパスにおいてＩＳＰＰを使用する。ＩＳＰＰはまた、多重パス動作の各プログラミングパスにおいて使用してもよい。
【００９７】
パルス列は、典型的には、固定された又は変化するステップサイズを使用して各プログラムベリファイ反復において振幅を段階的に増大させるプログラム電圧を含む。新しいパルス列は、初期Ｖｐｇｍレベルで開始し、最大許容レベルを越えない最終Ｖｐｇｍレベルで終了するように、多重パスプログラミング動作の各プログラミングパスにおいて印加されてもよい。初期Ｖｐｇｍレベルは、異なるプログラミングパスにおいて同じであってもよいし又は異なってもよい。最終Ｖｐｇｍレベルはまた、異なるプログラミングパスにおいて同じであってもよいし又は異なってもよい。ステップサイズは、異なるプログラミングパスにおいて同じであってもよいし又は異なってもよい。場合によっては、Ｖｔｈ分布幅を低減するために最終プログラミングパスにおいてより小さいステップサイズが使用される。
【００９８】
パルス列１１３０は、プログラミングするために選択されるワード線及び関連の不揮発性メモリセルのセットに印加される一連のプログラム電圧１１３１、１１３２、１１３３、１１３４、１１３５、１１３６、１１３７、１１３８、１１３９、１１４０、１１４１、１１４２、１１４３、１１４４及び１１４５を含む。一例として、検証されている対象データ状態に基づいて、各プログラム電圧の後に、１つ、２つ又は３つのベリファイ電圧が与えられる。プログラム電圧とベリファイ電圧との間の選択ワード線に対して０Ｖが印加されてよい。例えば、ＶｖＡのＡ状態ベリファイ電圧（例えば、波形１１４６）は、第１のプログラム電圧１１３１、第２のプログラム電圧１１３２及び第３のプログラム電圧１１３３のそれぞれの後に、それぞれ印加されてよい。ＶｖＡ及びＶｖＢのＡ状態ベリファイ電圧及びＢ状態ベリファイ電圧（例えば、波形１１４７）は、第４のプログラム電圧１１３４、第５のプログラム電圧１１３５及び第６のプログラム電圧１１３６のそれぞれの後に、それぞれ印加されてよい。ＶｖＡ、ＶｖＢ及びＶｖＣのＡ状態ベリファイ電圧、Ｂ状態ベリファイ電圧及びＣ状態ベリファイ電圧（例えば、波形１１４８）は、第７のプログラム電圧１１３７及び第８のプログラム電圧１１３８のそれぞれの後に、それぞれ印加されてよい。ＶｖＢ及びＶｖＣのＢ状態ベリファイ電圧及びＣ状態ベリファイ電圧（例えば、波形１１４９）は、第９のプログラム電圧１１３９、第１０のプログラム電圧１１４０及び第１１のプログラム電圧１１４１のそれぞれの後に、それぞれ印加されてよい。最後に、ＶｖＣのＣ状態ベリファイ電圧（例えば、波形１１５０）は、第１２のプログラム電圧１１４２、第１３のプログラム電圧１１４３、第１４のプログラム電圧１１４４及び第１５のプログラム電圧１１４５のそれぞれの後に、それぞれ印加されてよい。
【００９９】
図１２Ａ及び図１２Ｂは、図１０と合致する、４つのデータ状態による例示的なワンパスのプログラミング動作におけるメモリセルのＶｔｈ分布を示す。この例では、メモリセルは、最初に、Ｖｔｈ分布１２００によって表されるように消去状態にある（図１２Ａ）。その後、プログラミングによって、Ａ、Ｂ及びＣ状態セルのＶｔｈは、それぞれ、Ｖｔｈ分布１２０２、１２０４及び１２０６に達する（図１２Ｂ）。少数のＡ、Ｂ及びＣ状態セルは、ビット取消基準によって、それぞれ、ＶｖＡ、ＶｖＢ、又はＶｖＣを下回るＶｔｈを有してもよい。Ｖｔｈ分布１２００ａは、Ｖｔｈ分布の上端がアップシフトされる、プログラムディスターブによる消去状態を示す。
【０１００】
メモリセルは、最初に、消去−ベリファイ電圧ＶｖＥｒを使用してＶｔｈ分布１２００まで消去される。少数の消去状態セルは、ビット取消基準によってＶｖＥｒを上回るＶｔｈを有してもよい。Ｖｔｈ分布１２００ａは、消去状態のメモリセルが、プログラムディスターブなどの一種の妨害を受けるときに見られる場合がある。これは、プログラム電圧の間に非選択ＮＡＮＤストリングにおける不適切なチャネルブーストによって生じ得る。プログラムディスターブによってＶｔｈの比較的大きいアップシフトが生じ得る。例えば、Ｖｔｈ分布の上端は、ＶｒＡを上回ってもよいし、又はさらにＶｒＢを上回ってもよいし、もしくはそれ以上であってもよい。この場合、Ｅｒ状態セルをリードバックするときに訂正不可能なエラーがあることになる。
【０１０１】
この例では、例えば、ビット１１を格納する消去状態（Ｅｒ）、ビット０１を格納するＡ状態、ビット００を格納するＢ状態及びビット１０を格納するＣ状態の４つの可能なデータ状態がある。
【０１０２】
Ａ、Ｂ及びＣ状態セルは、ＶｖＡ、ＶｖＢ及びＶｖＣのベリファイ電圧を使用して消去状態からこれらのＶｔｈ分布まで１又は複数のパスでプログラミング可能である。さらに、読出し電圧ＶｒＡ、ＶｒＢ及びＶｒＣは、隣接データ状態間を区別することによって、セルのデータ状態を読み出すために使用される。
【０１０３】
別の可能な手法では、メモリセルは、Ａ状態などの単一状態にプログラミングされてもよい。
【０１０４】
図１３は、１セル当たり３ビットを使用する８つのデータ状態においてデータを格納するメモリセルのＶｔｈ分布を示す。各状態についての例示的なビット割り当てが示される。低位、中位又は上位ビットは、それぞれ、下位、中位又は上位ページのデータを表すことができる。７つのプログラミングされたデータ状態Ａ〜ＧはＥｒに加えて使用される。Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧ状態のベリファイ電圧は、それぞれ、ＶｖＡ、ＶｖＢ、ＶｖＣ、ＶｖＤ、ＶｖＥ、ＶｖＦ及びＶｖＧである。Ｅｒ状態からプログラミング済みデータ状態までのプログラミングは、１又は複数のプログラムパスで生じ得る。１セル当たり４つ以上のビット及び１６以上のデータ状態を使用するプログラミングは、同様に実行され得る。
【０１０５】
図１４Ａは、消去状態のメモリセルのＶｔｈ分布の上端の変動のプロットを、選択ワード線位置の関数及びダミーワード線電圧の関数として示す。プロットは一定の尺度のものであり、垂直軸及び水平軸は線形目盛を有する。水平軸は、ソース側データワード線ＷＬ０から始まり、ドレイン側データワード線ＷＬｄｓ、例えば、ＮＡＮＤストリングのドレイン側の最終データワード線まで延在して、ＮＡＮＤストリングに沿った位置を表す。垂直軸は、消去状態のメモリセルの＋３シグマの上端Ｖｔｈを示す。
【０１０６】
プロット１４００（ひし形マークのある線）は、５ＶなどのＷＬｄ１＝高であるケースを示す。プロット１４０１（正方形マークのある線）は、０ＶなどのＷＬｄ１＝低であるケースを示す。このデータは、選択ワード線ＷＬｓｅｌが特定のワード線ＷＬｙを下回る又はこれに等しい場合、ＶｔｈのアップシフトはＷＬｄ１＝高が使用されるときにわずかに低くなることを示す。ＷＬｓｅｌがＷＬｙを上回る又はこれに等しい場合、ＶｔｈのアップシフトはＷＬｄ１＝０Ｖのときにわずかに低くなる。従って、ダミーワード線電圧、例えば、ＷＬｄ１を、ＷＬｓｅｌがダミーワード線に比較的近いときに比較的低くなるように設定することによって、プログラムディスターブは減少し得る。
【０１０７】
従って、プログラミングのためにワード線が現在選択されていることに基づいて、例えば、選択ワード線とダミーワード線との間の距離に基づいて、ＷＬｄ１などのドレイン側ダミーワード線電圧をダイナミックに変更することが提案される。例えば、より高いＷＬｄ１はＷＬ０〜ＷＬｙ−１をプログラミングするときに使用してもよく、より低いＷＬｄ１はＷＬｙ〜ＷＬｄｓをプログラミングするときに使用してもよい。この結果、選択ワード線の全ての位置に対して低レベルのプログラムディスターブが維持可能である。従って、ブロックに対する全レベルのプログラムディスターブが改善される。
【０１０８】
図１４Ｂは、図１４Ａと合致する、２つのレベルの電圧が使用される場合の、ダミーワード線電圧のプロットを、選択ワード線位置の関数として示す。この場合、ＷＬｄ１は、選択ワード線が位置するワード線の２つの可能なグループに基づく２つの可能なレベルを有する。第１のグループはＷＬ０〜ＷＬｙ−１を含み、第２のグループはＷＬｙ〜Ｗｌｄｓを含む。図１４Ｂ〜図１４Ｄにおいて、垂直軸は、１又は複数のドレイン側ダミーワード線のダミーワード線電圧Ｖｗｌｄを示す。水平軸は、ＮＡＮＤストリングに沿った選択ワード線（ＷＬｓｅｌ）位置を示す。例えば、これは、３Ｄメモリデバイスにおける高さである、ｚ軸に沿った位置とすることができる。実線１４１０は、ＷＬ０≦ＷＬｓｅｌ＜ＷＬｓｗｉｔｃｈのとき、Ｖｗｌｄ１＝Ｖｗｌｄ１＿ｍａｘである、及び、ＷＬｓｗｉｔｃｈ≦ＷＬｓｅｌ≦ＷＬｄｓのとき、Ｖｗｌｄ１＝Ｖｗｌｄ１＿ｍｉｎであることを示す。ＷＬｓｗｉｔｃｈは、異なるダミーワード線電圧に対するスイッチを示すワード線である。第１のダミーワード線に隣接し、これのドレイン側にある第２のダミーワード線の場合、破線１４１１は、ＷＬ０≦ＷＬｓｅｌ＜ＷＬｓｗｉｔｃｈのとき、Ｖｗｌｄ２＝Ｖｗｌｄ２＿ｍａｘであり、ＷＬｓｗｉｔｃｈ≦ＷＬｓｅｌ≦ＷＬｄｓのとき、Ｖｗｌｄ２＝Ｖｗｌｄ２＿ｍｉｎであることを示す。さらに、１つの手法では、第１のダミーメモリセルに印加される電圧（Ｖｗｌｄ１）のレベルは、選択ワード線と第１のダミーメモリセルとの間の距離に比例して第１の範囲で変化する（Ｖｗｌｄ１＿ｍｉｎ〜Ｖｗｌｄ１＿ｍａｘ）。第２のダミーメモリセルに印加される電圧（Ｖｗｌｄ２）のレベルは、該距離に比例して第２の範囲で変化し（Ｖｗｌｄ２＿ｍｉｎ〜Ｖｗｌｄ２＿ｍａｘ）、第２の範囲は第１の範囲より小さい。一例として、Ｖｗｌｄ１＿ｍａｘ＝５Ｖ、Ｖｗｌｄ１＿ｍｉｎ＝０Ｖ、Ｖｗｌｄ２＿ｍａｘ＝４Ｖ、及びＶｗｌｄ２＿ｍｉｎ＝２Ｖである。この例では、第２の範囲の最下部は第１の範囲の最下部より大きく、第２の範囲の最上部は第１の範囲の最上部より小さい。
【０１０９】
最適なスイッチングワード線は、メモリデバイスの周囲温度などの要因によって影響され得る。例えば、温度が上昇すると、電子−ホール生成はより厳しくなるため、切り換えワード線はドレイン側から遠くに移動することになる。温度が低下すると、電子−ホール生成は厳しくなくなり、切り換えワード線はドレイン側のより近くに移動することになる。
【０１１０】
制御回路は、温度の関数として、第１のグループ及び第２のグループなどの２つの隣接グループ間の境界において切り換えワード線を規定するように構成されてよく、この場合、切り換えワード線は、温度が比較的低いとき、ドレイン側選択ゲートトランジスタに比較的近くなる。
【０１１１】
最適なスイッチングワード線は、ドレイン側からだけでなく、制御ゲートの長さ及び制御ゲート間の間隔などの要因から、生成された電子を完全に吸収するためにどの程度のワード線が利用可能であるかに左右される。一般的に、メモリデバイスが比較的少ないワード線を有する場合、制御ゲートの長さ及び制御ゲート間の間隔が比較的大きくなるのはより一般的である。例えば、ＷＬ３０が図１４Ａにおいて最適な切り換えワード線であると仮定する。ホットキャリアを吸収するために利用可能なチャネルの長さを規定するドレイン側に１７のワード線（ＷＬ３１〜ＷＬ４７）がある。切り換えワード線とドレイン側ダミーメモリセルとの間の距離は、１７／４８、又は、ワード線の総数の約１／３である。
【０１１２】
第２の例として、２４のみワード線があると仮定する。先の例にあるのと同じ制御ゲートの長さ及び制御ゲート間の間隔を仮定する場合、最適な切り換えワード線はおよそ２４−１７＝ＷＬ７である可能性がある。切り換えワード線とドレイン側ダミーメモリセルとの間の距離は、１７／２４、又はワード線の総数の約２／３である。制御ゲートの長さ及び制御ゲート間の距離が先の例の場合よりも大きいと仮定する場合、最適な切り換えワード線はおよそＷＬ８〜ＷＬ１２である可能性がある。最適な切り換えワード線は、概算で、このソース側においてワード線の少なくとも約５０％を含んでもよい。一般的に、最適な切り換えワード線はテストを行うことで判断可能である。
【０１１３】
図１４Ｃは、図１４Ａと合致する、３つのレベルの電圧が使用される場合のダミーワード線電圧のプロットを、選択ワード線位置の関数として示す。ワード線の３つ以上のグループは、３つ以上の対応するダミーワード線電圧のレベルで規定されてよい。第１のグループでは、ＷＬ０≦ＷＬｓｅｌ＜ＷＬｓｗｉｔｃｈ１、及びＶｗｌｄ１＝Ｖｗｌｄ１＿ｍａｘである。第２のグループでは、ＷＬｓｗｉｔｃｈ１≦ＷＬｓｅｌ＜ＷＬｓｗｔｉｃｈ２、及びＶｗｌｄ１＝Ｖｗｌｄ１＿ｉｎｔである。第３のグループでは、ＷＬｓｗｉｔｃｈ２≦ＷＬｓｅｌ＜ＷＬｄｓ、及びＶｗｌｄ１＝Ｖｗｌｄ１＿ｍｉｎである。２つ以上のグループを使用することによって、Ｖｗｌｄ１の最高値と最低値との間の遷移がもたらされる。ＷＬｓｗｉｔｃｈ１及びＷＬｓｗｉｔｃｈ２は、異なるダミーワード線電圧に対するスイッチを示すワード線である。
【０１１４】
例えば、図１４Ａに基づいて、ＷＬｓｗｉｔｃｈ１＝ＷＬ３０、及びＷＬｓｗｉｔｃｈ２＝ＷＬ４７としてよい。図１４Ａは、ＷＬ０〜ＷＬ３０がエラー数がＥ１を下回る領域であり、ＷＬ３１〜ＷＬ４４が段階的な低下があり、エラー数がＥ２を超える領域であり、ＷＬ４５〜ＷＬ４７が突然の低下があり、エラー数が増大する領域であることを示す。
【０１１５】
図１４Ｄは、図１４Ａと合致する、Ｖｗｌｄ１が選択ワード線位置の関数として傾斜状に減少する場合のダミーワード線電圧のプロットを、選択ワード線位置の関数として示す。図１４Ｂ及び図１４Ｃにおいて、ダミーワード線電圧は、ステップ関数に従って、選択ワード線位置により変化する。
【０１１６】
この例では、ＷＬｄ１は、選択ワード線位置のランプ関数又は他の関数に従って変化する。これによって、Ｖｗｌｄ１の最高値と最低値との間で段階的な遷移がもたらされる。
【０１１７】
図１５Ａ〜図１５Ｄは、異なるシナリオでの非選択ＮＡＮＤにおけるチャネル電圧（Ｖｃｈ）のプロットを示す。プリチャージ段階の後、及びＶｐｇｍが印加される直前のチャネル電圧が示される。垂直軸はＶｃｈを示し、水平軸はＮＡＮＤストリングに沿った位置を示す。該位置は破線で区分され、ここで、隣接する破線間の領域は、トランジスタ／ワード線の真下のチャネル領域、又は、トランジスタ／ワード線間のチャネル領域に対応する。ＮＡＮＤストリングのドレイン側に焦点が置かれている。ＳＧＤはＳＧＤトランジスタであり、ＷＬｄ１は第１のダミーワード線であり、記載されている場合には、ＷＬｄ２は第２のダミーワード線である。ＷＬｄｓは第１のドレイン側データワード線であり、Ｗｌｄｓ−１は第２のドレイン側データワード線であり、以下同様に続く。例えば、図９Ａにおいて、ＷＬｄｓ＝ＷＬ２２である。ＢＬはビット線である。
【０１１８】
最初に述べられたように、プログラム電圧を印加する前のチャネルプリチャージ動作は、後続のプログラム電圧の間のブースト電位の上昇に寄与する。非選択ＮＡＮＤストリングにおけるチャネルブーストの大部分は、チャネル電圧がフローティングしている間の、ワード線からチャネルまでの容量結合に起因する。チャネル電圧をフローティングさせるために、選択ゲートトランジスタはオフされる（非導電にされる）。その後、ワード線は増大する。例えば、非選択ワード線電圧は０Ｖから８〜９Ｖまで増大する。選択ワード線電圧は、プログラムループに依存して、０Ｖから、例えば、１５〜２５ＶのＶｐｇｍまで増大する。チャネル電圧は、結合比（ＣＲ）で乗算されるワード線電圧の増加量（Ｖｉｎｃｒｅａｓｅ）でブーストされる。例えば、Ｖｃｈ＝Ｖｉｎｉｔｉａｌ＋（Ｖｉｎｃｒｅａｓｅ×ＣＲ）である。Ｖｉｎｉｔｉａｌは、（例えば、図１６Ａ〜図１６Ｅのｔ３における）ワード線電圧の増大前のチャネル電圧であり、例えば、０Ｖ、又はプリチャージ動作から生じる１〜２Ｖなどの小さい値とすることができる。よって、より大きいＶｉｎｉｔｉａｌはより大きいＶｃｈをもたらす。Ｖｃｈは、（例えば、図１６Ａ〜図１６Ｅのｔ４における）Ｖｐｇｍが印加されるときの最終チャネルブーストレベルである。
【０１１９】
チャネルプリチャージ動作は、チャネルにおける残留電子、ひいてはブーストチャネル電位の除去に寄与する。プリチャージ効率、例えば、プリチャージの使用によるチャネル電位増加の増大を制御するために、ドレイン側ダミーワード線に加えるバイアスを調節することができる。一般的に、ダミーメモリセルの制御ゲート／ワード線電圧が高い場合、ダミーメモリセルは完全にオンにされ、残留電子は完全に取り除かれ得る。結果として、プリチャージ動作の終了におけるチャネル電位（Ｖｉｎｉｔｉａｌ）は高く、ブーストは改善される。しかしながら、ダミーワード線電圧が０Ｖから５Ｖなどの高いレベルに変更された場合、より低いワード線、例えば、ＮＡＮＤストリングのソース側により近いワード線のチャネルブーストは改善したが、より高いワード線、例えば、ＮＡＮＤストリングのドレイン側により近いワード線のチャネルブーストは著しく低下した。チャネルブーストの量は、プログラミング後にデータをリードバックするとき、Ｅｒ〜Ａ状態の読出しエラーに関して測定してもよい。
【０１２０】
チャネルブーストの低下は、ポリシリコンチャネルにおけるホットキャリアの生成を容易にするＮＡＮＤストリングのドレイン側において、段階的なチャネルブーストによって生じる。プリチャージ効率（残留電子を取り除く能力）とホットキャリア生成効率との間に競合がある。より低いワード線について、消去状態にある選択ワード線のドレイン側における多くのワード線／メモリセルの存在によって、合計のチャネル静電容量が大きくなるため、ホットキャリアを容易に吸収可能であり、プリチャージ向上の利点はより際立つ。しかし、より高いワード線について、選択ワード線のドレイン側におけるチャネル静電容量が小さくなることによって、ホットキャリア誘導のブースト低下がより際立つ。よって、最上部（ドレイン側）のワード線のプログラムディスターブは悪化する。本明細書に提供される技術はこの問題点に対処する。
【０１２１】
図１５Ａは、１つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４００と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルから比較的離れており、Ｗｌｄ１＝高である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す。Ｖｃｈは約１０Ｖであってよい。
【０１２２】
上述の式、Ｖｃｈ＝Ｖｉｎｉｔｉａｌ＋（Ｖｉｎｃｒｅａｓｅ×ＣＲ）を使用して、例えば、２Ｖの、正のビット線プリチャージ電圧がビット線から選択ワード線までのチャネルを容易に通過できることを想起されたい。従って、Ｖｉｎｉｔｉａｌ＝２Ｖである。さらに、プリチャージ段階後に非選択ワード線が０Ｖから８ｖまで増大すると、簡略化のためにＣＲ＝１と仮定すると、Ｖｉｎｃｒｅａｓｅ＝８Ｖとなる。よって、データワード線下のチャネル部分では、Ｖｃｈ＝２＋８×１＝１０Ｖである。Ｗｌｄ１下のチャネルでは、非選択ＮＡＮＤストリングについて、プリチャージ段階において、及びＶｐｇｍが印加されるとき、Ｖｗｌｄ１＝５Ｖと仮定する。よって、容量結合によってＷＬｄ１下のＶｃｈを増大させるＶｗｌｄ１の増大はない。ＷＬｄ１下のチャネル部分は約２Ｖのままである。これによって、電子（ｅ）−正孔（ｈ）対を生成する大きい勾配１５１０がもたらされる。電子はデータワード線に向かって移動し、ホールは反対方向に向かって移動する。既述したように、電子正孔対が生成されても、チャネルによって吸収可能であり、データワード線のプログラムディスターブが生じることはない。
【０１２３】
図１５Ｂは、１つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４０１と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルに比較的近く、Ｗｌｄ１＝低である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す。この場合、Ｖｗｌｄ１は、ダミーメモリセルが相対的に非導電状態であるように低い。これは、ビット線のプリチャージのほとんどがチャネルに達することを阻止するが、少量のプリチャージはチャネルに進入してもよい。この結果、図１５ＡのようなＶｃｈ＝１０Ｖの代わりに、Ｖｃｈ＝８〜９Ｖになる。Ｗｌｄ１下のチャネル部分では、Ｗｌｄ１下のＶｃｈを増大させる、例えば、０Ｖから５ＶまでのＶｗｌｄ１の増大がある。従って、ＷＬｄ１下のチャネル部分は、図１５Ａにあるような２Ｖの代わりに約７Ｖになる。ＳＧＤトランジスタは、２ＶのプリチャージがＳＧＤ下のチャネル部分まで通過するように、図１５Ａにあるように導電性を有する。ＳＧＤの制御ゲートは、プリチャージ後に、例えば、導電状態から非導電状態まで減少して、チャネルをフローティングさせ、ワード線電圧の増大によってＶｐｇｍが印加される前により高くブーストされるのを許容する。
【０１２４】
図１５Ｃは、２つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４００と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルから比較的離れており、Ｗｌｄ１＝高及びＷｌｄ２＝高である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す。複数のドレイン側ダミーワード線は、チャネル勾配を低減する、ＷＬｄ１とＳＧＤとの間のより広い遷移領域をもたらすために使用してもよい。図１５Ａにあるように、ｅ−ｈ対を生成する、ＷＬｄ１とＷＬｄ２との間に著しいチャネル勾配があるが、電子は、プログラムディスターブが生じる前に吸収可能である。
【０１２５】
図１５Ｄは、２つのドレイン側ダミーメモリセルが使用される、図１４Ａのプロット１４０１と合致する、ＷＬｓｅｌがドレイン側ダミーメモリセルに比較的近く、Ｗｌｄ１＝低及びＷｌｄ２＝低である場合の、非選択ＮＡＮＤストリングにおけるチャネル電圧のプロットを示す。この場合、Ｖｗｌｄ１は低いため、ビット線のプリチャージのほとんどがチャネルに達することを阻止される。この結果、図１５ＣにあるようなＶｃｈ＝１０Ｖの代わりに、Ｖｃｈ＝８〜９Ｖになる。図１５Ｂにあるように、ＷＬｄ１下のチャネル部分は約７Ｖであり、ＳＧＤトランジスタ下のチャネル部分は２Ｖである。Ｖｗｌｄ２はプリチャージ段階の間、例えば、２Ｖであってよく、プリチャージ段階の後でありＶｐｇｍが印加される前に、４Ｖまで増大する。これによって、合計４ＶのＶｃｈに対して、２Ｖのプリチャージの上に４−２＝２Ｖのチャネルブーストが生じる。
【０１２６】
図１６Ａ〜図１６Ｅは、例示的な波形を示す。垂直軸は電圧であり、水平軸は、プログラムループのプログラム部分における時間の増大を表す。ｔ１〜ｔ３の期間はプリチャージ段階である。ｔ３〜ｔ４の期間は、ワード線電圧が増大するさらなるブースト段階である。ｔ４〜ｔ５の期間は、Ｖｐｇｍが印加されるプログラミング段階である。ｔ５〜ｔ６及びそれ以降の期間は、プログラムループのプログラミング部分が完了される完了段階である。その後、図示されないベリファイ段階は、１又は複数のベリファイテストを行うために使用されてもよい。
【０１２７】
図１６Ａは、図１０と合致する、選択ＮＡＮＤストリングに対するＢＬｓｅｌ（プロット１６００）、及び非選択ＮＡＮＤストリングに対するＢＬｕｎｓｅｌ（プロット１６０１）を含む、プログラミング動作における時間関数として例示的なビット線電圧を示す。ビット線電圧（Ｖｂｌ）はｔ１〜ｔ２の間に２Ｖといったプリチャージレベルに設定される。非選択ＮＡＮＤストリングに対して、ｔ３〜ｔ６で、Ｖｂｌは２Ｖ又は同様のレベルを維持する。これによって、ＳＧＤトランジスタは、チャネル電圧をフローティングさせ、ｔ３〜ｔ４で容量結合によってさらなるブーストを可能にするために、導電状態から非導電状態まで移行することになる。非選択ＮＡＮＤストリングのメモリセルはプログラミングから阻止される。ｔ６の後、Ｖｂｌは０Ｖに戻る。選択ＮＡＮＤストリングについて、ｔ３〜ｔ６で、Ｖｂｌは、選択ＮＡＮＤストリングにおける選択メモリセルのプログラミングを可能にするために、０Ｖ又は同様のレベルを維持する。これによって、ＳＧＤトランジスタは導電状態を維持する。
【０１２８】
図１６Ｂは、図１０と合致する、例示的なＳＧＤ電圧（ドレイン側選択ゲートトランジスタの電圧）をプログラミング動作（プロット１６１０）における時間関数として示す。Ｖｓｇｄは、ｔ１〜ｔ２の間、４Ｖなどのプリチャージレベルに設定される。ｔ３〜ｔ６で、Ｖｓｇｄを、２Ｖなどのレベル又は同様のレベルに低下させる。１つの例では、選択ＮＡＮＤストリング及び非選択ＮＡＮＤストリングは、共通のＳＧＤ線を有し、それぞれのＮＡＮＤストリングは別個のビット線を有する。よって、ｔ３〜ｔ６で、Ｖｂｌは非選択ＮＡＮＤストリングに対して（Ｖｓｇｄ−Ｖｔｈ＜Ｖｂｌの）非導電状態でのそれぞれのＳＧＤトランジスタを設けるために高く、又は、非選択ＮＡＮＤストリングに対して（Ｖｓｇｄ−Ｖｔｈ＞Ｖｂｌの）導電状態でのそれぞれのＳＧＤトランジスタを設けるために低く設定してもよい。ＳＧＤトランジスタのＶｔｈの一例は２Ｖである。ｔ６の後、Ｖｓｇｄは０Ｖに戻る。これによって、ＳＧＤトランジスタは全てのＮＡＮＤストリングに対して非導電状態に移行することになる。
【０１２９】
図１６Ｃは、図１０と合致する、ＷＬｄ１からＷＬｓｅｌまでの距離が比較的遠い（プロット１６２０）又は比較的近い（プロット１６２１）場合の例示的なＷＬｄ１（第１のドレイン側ダミーワード線の電圧）を、プログラミング動作における時間関数として示す。ｔ１〜ｔ３で、距離が比較的遠い場合、ＷＬｄ１は高レベル、例えば５Ｖに設定され、距離が比較的近い場合、ＷＬｄ１は低レベル、例えば０Ｖに設定される。ｔ３〜ｔ６で、ＷＬｄ１は、近距離又は遠距離に対して高レベルに設定してもよい。
【０１３０】
図１６Ｄは、例示的なＷＬｕｎｓｅｌ（非選択ワード線の電圧）（プロット１６３０）をプログラミング動作における時間関数として示す。ＷＬｕｎｓｅｌは、ｔ３〜ｔ４において、０Ｖなどの低レベルから８〜９Ｖなどのパス電圧まで増大し、ｔ４〜ｔ５でそのレベルを維持した後、０Ｖに戻る。
【０１３１】
図１６Ｅは、例示的なＷＬｓｅｌ（選択ワード線の電圧）（プロット１６４０）をプログラミング動作における時間関数として示す。ＷＬｓｅｌは、ｔ３〜ｔ４において、０Ｖなどの低レベルから１５〜２５Ｖなどのプログラム電圧（Ｖｐｇｍ）まで増大し、ｔ４〜ｔ５でそのレベルを維持した後、０Ｖに戻る。
【０１３２】
したがって、１つの実施形態では、メモリデバイスは、選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングとを含む複数のＮＡＮＤストリングであって、選択ＮＡＮＤストリングは選択メモリセルと非選択メモリセルとを含む複数のメモリセルを含み、非選択ＮＡＮＤストリングは選択メモリセルに対応する非選択メモリセルと残りの非選択メモリセルとを含む複数のメモリセルを含み、複数のＮＡＮＤストリングの各ＮＡＮＤストリングは、それぞれのチャネルと、ドレイン側選択ゲートトランジスタと、第１のダミーメモリセルとを含み、第１のダミーメモリセルは複数のメモリセルのドレイン側選択ゲートトランジスタとドレイン端メモリセルとの間にあり、複数のＮＡＮＤストリングの各ＮＡＮＤストリングは複数のビット線のビット線それぞれに接続され、選択メモリセル及び選択メモリセルに対応する非選択メモリセルは、複数のワード線の中の選択ワード線に接続され、選択ＮＡＮＤストリングの非選択メモリセル及び非選択ＮＡＮＤストリングの残りの非選択メモリセルは、複数のワード線の中の非選択ワード線に接続される、複数のＮＡＮＤストリングと、制御回路と、を含むことが分かる。制御回路は、非選択ＮＡＮＤストリングに対して、プログラミング動作において選択ワード線にプログラム電圧を印加する前にプリチャージ動作を実行するように構成され、プリチャージ動作を実行するために、制御回路は、非選択ＮＡＮＤストリングのビット線それぞれへの正のプリチャージ電圧と、第１のダミーメモリセルへの電圧と、を同時に印加するように構成され、第１のダミーメモリセルに印加された電圧のレベルは、選択ワード線と第１のダミーメモリセルとの間の距離の関数であり、それによって、距離が大きくなる場合にこのレベルが高くなる。
【０１３３】
別の実施形態では、メモリデバイスにおいてプログラミングするための方法は、非選択ＮＡＮＤストリングに対して、選択ＮＡＮＤストリングにおける選択メモリセルに対するプログラミング動作中に、選択メモリセルが選択ワード線に接続される場合に、非選択ＮＡＮＤストリングのビット線それぞれへの正のプリチャージ電圧と、非選択ＮＡＮＤストリングの第１のメモリセルへの電圧と、を同時に印加することによってプリチャージ動作を実行する工程であって、第１のダミーメモリセルに印加される電圧のレベルは、選択ワード線と第１のダミーメモリセルとの間の距離の関数であり、それによって、距離が大きくなる場合にレベルが高くなり、第１のダミーメモリセルは、非選択ＮＡＮＤストリングの複数のメモリセルのドレイン側選択ゲートトランジスタとドレイン端メモリセルとの間にある、プリチャージを実行する工程と、プリチャージ動作後に、選択ワード線にプログラム電圧を印加する工程とを含む。
【０１３４】
別の実施形態では、メモリデバイスは、上述した方法における工程のそれぞれを実行するための手段を含む。
【０１３５】
別の実施形態では、メモリデバイスは、選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングとを含む複数のＮＡＮＤストリングであって、選択ＮＡＮＤストリングは選択メモリセルと非選択メモリセルとを含む複数のメモリセルを含み、非選択ＮＡＮＤストリングは選択メモリセルに対応する非選択メモリセルと残りの選択メモリセルとを含む複数のメモリセルを含み、複数のＮＡＮＤストリングの各ＮＡＮＤストリングは、それぞれのチャネルと、ドレイン側選択ゲートトランジスタと、第１のダミーメモリセルとを含み、第１のダミーメモリセルは複数のメモリセルのドレイン側選択ゲートトランジスタとドレイン端メモリセルとの間にあり、複数のＮＡＮＤストリングの各ＮＡＮＤストリングは複数のビット線のビット線それぞれに接続され、選択メモリセル及び選択メモリセルに対応する非選択メモリセルは、複数のワード線の中の選択ワード線に接続され、選択ＮＡＮＤストリングの非選択メモリセル及び非選択ＮＡＮＤストリングの残りの非選択メモリセルは、複数のワード線の中の非選択ワード線に接続される、複数のＮＡＮＤストリングと、制御回路と、を含む。制御回路は、非選択ＮＡＮＤストリングに対して、プログラミング動作において選択ワード線にプログラム電圧を印加する前にプリチャージ動作を実行するように構成され、プリチャージ動作を実行するために、制御回路は、非選択ＮＡＮＤストリングのビット線それぞれに正のプリチャージ電圧を同時に印加するように、及び、第１のダミーメモリセルを制御して、ビット線それぞれからそれぞれのチャネルまで通じる正のプリチャージ電圧の量を制御するように構成され、その量は、選択ワード線と第１のダミーメモリセルとの間の距離の関数であり、それによって、距離が大きくなる場合に量が多くなる。
【０１３６】
本発明の前述の詳細な説明は、例示及び説明の目的で提示されており、網羅的である又は開示された正確な形態に本発明を限定することは意図されない。上記の教示を考慮して、多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実用的応用を最も良く説明するために、それによって、当業者が、様々な実施形態において及び考えられる特定の使用に適するような様々な修正によって本発明を最も良く活用することができるように、選定されたものである。本発明の範囲は添付の特許請求の範囲によって定められていることが意図される。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
［項目１］
選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングとを含む複数のＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ、ＮＳ０＿ＳＢｄ）であって、
前記選択ＮＡＮＤストリングは、選択メモリセル（９２１）と、非選択メモリセルと、を含む複数のメモリセル（３００、３３３、…、３３４及び３３５、４００、４３３、…、４３４及び４３５）を含み、
前記非選択ＮＡＮＤストリングは、前記選択メモリセル（９２１）に対応する非選択メモリセル（９６１）と、残りの非選択メモリセルと、を含む複数のメモリセルを含み、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは、それぞれのチャネル（４０６、６６５）と、ドレイン側選択ゲートトランジスタ（６８０、６８１、８１７、８１８、８３７、８３８、８５７、８５８、８７７、８７８、９０１、９４１、９０２、９４２）と、第１のダミーメモリセル（８１５、８３５、８５５、８７５、９０４、９４４）と、を含み、
前記第１のダミーメモリセルは、前記複数のメモリセルの前記ドレイン側選択ゲートトランジスタとドレイン端メモリセル（８１４、８３４、８５４、８７４、９０５、９４５）との間にあり、
前記複数のＮＡＮＤストリングの各ＮＡＮＤストリングは複数のビット線（ＢＬ０、ＢＬ０Ａ、ＢＬ０Ａ−１）のビット線それぞれに接続され、
前記選択メモリセル及び前記選択メモリセルに対応する前記非選択メモリセルは、複数のワード線（ＷＬ０〜ＷＬ２２）の中の選択ワード線に接続され、
前記選択ＮＡＮＤストリングの前記非選択メモリセル及び前記非選択ＮＡＮＤストリングの前記残りの非選択メモリセルは、前記複数のワード線の中の非選択ワード線に接続される、前記複数のＮＡＮＤストリングと、
前記非選択ＮＡＮＤストリングに対して、プログラミング動作において前記選択ワード線にプログラム電圧を印加する前にプリチャージ動作を実行するように構成される制御回路（１１０、１１２、１１４、１１６、１２２、１２８、１３２）であって、前記プリチャージ動作を実行するために、前記制御回路は、前記非選択ＮＡＮＤストリングの前記ビット線それぞれへの正のプリチャージ電圧と、前記第１のダミーメモリセルへの電圧と、を同時に印加するように構成され、前記第１のダミーメモリセルに印加された前記電圧のレベル（ＷＬｄ１）は、前記選択ワード線と前記第１のダミーメモリセルとの間の距離の関数であり、それによって、前記距離が大きくなる場合に前記レベルが高くなる、前記制御回路と、
を備える、メモリデバイス。
［項目２］
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第１のグループのワード線（ＷＬ０〜ＷＬｙ−１）の中にある場合の第１の値において、及び、前記選択ワード線が前記複数のワード線の第２のグループのワード線（ＷＬｙ〜ＷＬｄｓ）の中にある場合の、前記第１の値よりも小さい第２の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第１のグループのワード線は前記複数のワード線の５０〜８０％を含み、
前記第２のグループのワード線は前記複数のワード線の残りを含む、項目１に記載のメモリデバイス。
［項目３］
前記制御回路は、温度の関数として、前記第１のグループ（ＷＬ０〜ＷＬｙ−１）と前記第２のグループ（ＷＬｙ〜ＷＬｄｓ）との間の境界において切り換えワード線（ＷＬｓｗｉｔｃｈ）を規定するように構成され、
前記切り換えワード線は、前記温度が比較的低い場合に、前記ドレイン側選択ゲートトランジスタに比較的近くなる、項目２に記載のメモリデバイス。
［項目４］
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第１のグループのワード線の中にある場合の第１の値において、及び、前記選択ワード線が前記複数のワード線の第２のグループのワード線の中にある場合の、前記第１の値よりも小さい第２の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第１のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離は、前記第２のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離よりも大きい、項目１に記載のメモリデバイス。
［項目５］
前記距離の前記関数に従って、前記制御回路は、前記選択ワード線が前記複数のワード線の第３のグループのワード線の中にある場合の、前記第２の値よりも小さい第３の値において、前記第１のダミーメモリセルに印加される前記電圧の前記レベルを提供するように構成され、
前記第２のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離は、前記第３のグループにおける前記選択ワード線と、前記第１のダミーメモリセルとの間の距離よりも大きい、項目４に記載のメモリデバイス。
［項目６］
前記距離が最大である場合に、前記第１のダミーメモリセルに印加される前記電圧の前記レベルが前記第１のダミーメモリセルの閾値電圧よりも大きい、項目１から５のいずれか一項に記載のメモリデバイス。
［項目７］
前記距離が最小である場合に、前記第１のダミーメモリセルに印加される前記電圧の前記レベルが前記第１のダミーメモリセルの閾値電圧よりも小さい、項目１から６のいずれか一項に記載のメモリデバイス。
［項目８］
前記第１のダミーメモリセルは前記複数のワード線の中のドレイン側データワード線に隣接しており、
前記複数のＮＡＮＤストリングのそれぞれのＮＡＮＤストリングは、前記第１のダミーメモリセルと、前記第１のダミーメモリセルに隣接する前記ドレイン側選択ゲートトランジスタとの間に第２のダミーメモリセル（８１６、８３６、８５６、８７６、９０３、９４３）を含み、
前記制御回路は、前記第１のダミーメモリセルに前記電圧が印加されるのと同時に、前記第２のダミーメモリセルに電圧を印加するように構成され、
前記第１のダミーメモリセルに印加される前記電圧の前記レベルは前記距離に比例して第１の範囲で変化し、
前記第２のダミーメモリセルに印加される前記電圧のレベルは、前記距離に比例して第２の範囲で変化し、
前記第２の範囲は前記第１の範囲よりも小さい、項目１から７のいずれか一項に記載のメモリデバイス。
［項目９］
前記第２の範囲の最下部（Ｖｗｌｄ２＿ｍｉｎ）は前記第１の範囲の最下部（Ｖｗｌｄ１＿ｍｉｎ）よりも大きく、
前記第２の範囲の最上部（Ｖｗｌｄ２＿ｍａｘ）は前記第１の範囲の最上部（Ｖｗｌｄ１＿ｍａｘ）よりも小さい、項目８に記載のメモリデバイス。
［項目１０］
前記非選択ＮＡＮＤストリングに対して、前記制御回路は、前記ドレイン側選択ゲートトランジスタを、前記電圧が前記第１のダミーメモリセルに印加されるのと同時に導電状態にし、及び、前記プログラム電圧の印加と同時に非導電状態にするように構成され、
前記選択ＮＡＮＤストリングに対して、前記制御回路は、前記電圧が前記第１のダミーメモリセルに印加されるのと同時に、前記ドレイン側選択ゲートトランジスタを導電状態にし、前記ビット線それぞれに０Ｖを印加するように構成される、項目１から９のいずれか一項に記載のメモリデバイス。
［項目１１］
前記メモリデバイスは、前記複数のワード線がスタックの異なる層に配置され、前記チャネルが前記スタックにおいて垂直に延在する３次元積層メモリデバイスを含む、項目１から１０のいずれか一項に記載のメモリデバイス。
［項目１２］
前記非選択ＮＡＮＤストリングは、ソース側選択ゲートトランジスタを含み、
前記非選択ＮＡＮＤストリングにおいて、前記プリチャージ動作中、前記選択ワード線と前記第１のダミーメモリセルとの間の非選択メモリセルは消去状態にあり、
前記選択ワード線と前記ソース側選択ゲートトランジスタとの間の非選択メモリセルはプログラム状態にある、項目１から１１のいずれか一項に記載のメモリデバイス。
［項目１３］
メモリデバイスにおいてプログラミングするための方法であって、
非選択ＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ、ＮＳ０＿ＳＢｄ）に対して、選択ＮＡＮＤストリングにおける選択メモリセル（９２１）に対するプログラミング動作中に、前記選択メモリセルが選択ワード線（ＷＬ０〜ＷＬ２２）に接続される場合に、前記非選択ＮＡＮＤストリングのビット線それぞれ（ＢＬ０、ＢＬ０Ａ、ＢＬ０Ａ−１）への正のプリチャージ電圧と、前記非選択ＮＡＮＤストリングの第１のダミーメモリセル（８１５、８３５、８５５、８７５、９０４、９４４）への電圧と、を同時に印加することによってプリチャージ動作を実行する工程であって、前記第１のダミーメモリセルに印加される前記電圧のレベルは、選択ワード線と前記第１のダミーメモリセルとの間の距離の関数であり、それによって、前記距離が大きくなる場合に前記レベルが高くなり、前記第１のダミーメモリセルは、前記非選択ＮＡＮＤストリングの複数のメモリセルのドレイン側選択ゲートトランジスタ（６８０、６８１、８１７、８１８、８３７、８３８、８５７、８５８、８７７、８７８、９０１、９４１、９０２、９４２）とドレイン端メモリセル（８１４、８３４、８５４、８７４、９０５、９４５）との間にある、前記プリチャージ動作を実行する工程と、
前記プリチャージ動作後に、前記選択ワード線にプログラム電圧を印加する工程と、
を含む、方法。
［項目１４］
前記プログラミング動作において、複数のプログラムループの各プログラムループ（ＰＬ）において、前記プリチャージ動作を行う工程と、前記プログラム電圧を前記選択ワード線に印加する工程と、を繰り返す工程をさらに含む、項目１３に記載の方法。
［項目１５］
前記第１のダミーメモリセルに印加される前記電圧の前記レベルは、前記選択ワード線が複数のワード線の第１のグループのワード線の中にある場合に第１の値であり、前記選択ワード線が前記複数のワード線の第２のグループのワード線の中にある場合に前記第１の値よりも小さい第２の値であり、
前記第１のグループのワード線は前記複数のワード線の５０〜７５％を含み、
前記第２のグループのワード線は前記複数のワード線の残りを含む、項目１３又は１４に記載の方法。
【図１】
0006531220.tif 000002
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
0006531220.tif 000009
【図６Ｂ】
0006531220.tif 000010
【図６Ｃ】
0006531220.tif 000011
【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ−１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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