(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体からなる基体領域と、
前記基体領域の上面に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記基体領域の上部に環状に連続して埋め込まれ、全領域を受光領域として光電変換で信号電荷を生成する、第２導電型の電荷生成埋込領域と、
前記基体領域の上部において、前記電荷生成埋込領域の外形に接して前記電荷生成埋込領域を環状に囲む第１導電型で前記基体領域より高不純物密度の素子分離領域と、
前記電荷生成埋込領域の内径側の位置の前記基体領域の上部に環状に連続して埋め込まれ前記信号電荷を蓄積する、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記電荷読出領域から離間し、前記電荷読出領域の内径側に埋め込まれた、前記電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、
前記電荷生成埋込領域の上方となる前記ゲート絶縁膜上に環状に連続して設けられ、該環状の外周が前記素子分離領域の内周の外側の位置となる形状で、前記電荷生成埋込領域の外形に沿って配置された透明電極と、
前記電荷読出領域と前記リセットドレイン領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に設けられたリセットゲート電極
とを備え、前記電荷生成埋込領域の表面の表面ポテンシャルを、前記電荷生成埋込領域の少数キャリアとなる電荷でピニングし、前記電荷生成埋込領域で生成された前記信号電荷が前記電荷読出領域に向かって輸送されることを特徴とする光検出素子。
【請求項２】
前記リセットゲート電極に印加する電圧により、前記電荷読出領域に蓄積された電荷の内、前記信号電荷に寄与しない電荷を前記リセットドレイン領域へ排出し、前記電荷読出領域をリセットすることを特徴とする請求項１に記載の光検出素子。
【請求項３】
前記電荷生成埋込領域に前記電荷読出領域が接していることを特徴とする請求項１又は２に記載の光検出素子。
【請求項４】
前記電荷生成埋込領域から前記電荷読出領域が離間しており、
前記電荷生成埋込領域と前記電荷読出領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に転送ゲート電極が更に配置され、
前記転送ゲート電極に印加する電圧により、前記電荷生成埋込領域から前記電荷読出領域へ前記信号電荷を転送することを特徴とする請求項１又は２に記載の光検出素子。
【請求項５】
第１導電型の半導体からなる基体領域と、
前記基体領域の上面に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接して前記基体領域の上部に環状に連続して埋め込まれ、全領域を受光領域として光電変換で信号電荷を生成する、第２導電型の電荷生成埋込領域と、
前記基体領域の上部において、前記電荷生成埋込領域の外形に接して前記電荷生成埋込領域を環状に囲む第１導電型で前記基体領域より高不純物密度の素子分離領域と、 
前記電荷生成埋込領域の内径側の位置の前記基体領域の上部に環状に連続して埋め込まれ前記信号電荷を蓄積する、前記電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、
前記電荷読出領域から離間し、前記電荷読出領域の内径側に埋め込まれた、前記電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、
前記電荷生成埋込領域の上方となる前記ゲート絶縁膜上に環状に連続して設けられ、該環状の外周が前記素子分離領域の内周の外側の位置となる形状で、前記電荷生成埋込領域の外形に沿って配置された透明電極と、
前記電荷読出領域と前記リセットドレイン領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に設けられたリセットゲート電極
とを備える画素を複数配列し、該複数配列されたそれぞれの前記画素において、前記電荷生成埋込領域の表面の表面ポテンシャルを、前記電荷生成埋込領域の少数キャリアとなる電荷でピニングし、前記電荷生成埋込領域で生成された前記信号電荷が前記電荷読出領域に向かって輸送されることを特徴とする固体撮像装置。 
【請求項６】
それぞれの画素において、それぞれの前記リセットゲート電極に印加する電圧により、それぞれの前記電荷読出領域に蓄積された電荷の内、前記信号電荷に寄与しない電荷を、対応する前記リセットドレイン領域へ排出し、前記電荷読出領域をリセットすることを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
それぞれの前記画素の前記電荷生成埋込領域に前記電荷読出領域が接していることを特徴とする請求項５又は６に記載の固体撮像装置。
【請求項８】
それぞれの前記画素において、前記電荷生成埋込領域から前記電荷読出領域が離間しており、
それぞれの前記画素の前記電荷生成埋込領域と前記電荷読出領域との間の前記基体領域の上方となる前記ゲート絶縁膜上に、転送ゲート電極がそれぞれ更に配置され、
それぞれの前記画素において、前記転送ゲート電極に印加する電圧により、前記電荷生成埋込領域から前記電荷読出領域へ前記信号電荷が転送されることを特徴とする請求項５又は６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐放射線特性を有する光検出素子及びこの光検出素子を画素として、半導体チップ上に多数の画素を配列した耐放射線特性を有する固体撮像装置に関する。
【背景技術】
【０００２】
３トランジスタ型ＣＭＯＳ固体撮像装置（以下において「３Ｔ型」と略記する。）の画素では、ｐ型半導体基板と、このｐ型半導体基板上に配置されたｎ型領域とにより、ｐｎ接合からなるフォトダイオードを構成している。このｎ型領域は、低不純物密度の埋込ｎ層（ｎウェル）及び埋込ｎ層上に設けられた高不純物密度のｎ層からなる２層構造とされることもある。フォトダイオードの周辺部は画素分離絶縁膜があり、画素分離絶縁膜をｐウェルで覆っているので、フォトダイオードと画素分離絶縁膜の間にはｐウェルが挿入されている。更に、フォトダイオードの上面には厚い層間絶縁膜が形成され、層間絶縁膜を介して配線メタルが配置されている。【０００３】
３Ｔ型の画素にガンマ線を照射すると、界面は活性化し、大きな暗電流源となるため暗電流が増大する。理由として、ガンマ線照射により層間絶縁膜や画素分離絶縁膜を構成している厚い酸化膜中の水素がイオン化する。イオン化した水素は、酸化膜中を拡散して、半導体界面に到達し、界面の暗電流を抑えていた水素原子を奪って水素ガスとして放散する、と推測される。【０００４】
そのため、フォトダイオード周辺をＭＯＳ型ゲート電極で囲み、その外側をｐ型ガードリング領域で囲むガードリング手法が知られている（特許文献１参照。）。ＭＯＳ型ゲート電極に半導体表面が空乏化しない電圧を印加することにより、フォトダイオート周辺部の暗電流発生は抑えられる。しかしながら、特許文献１に記載された発明によっても、フォトダイオード上面の層間絶縁膜に起因した暗電流発生の課題は残るので、図１３に示すように、ガンマ線照射量とともに、暗電流が増大する。【０００５】
３Ｔ型の構成に、更に転送ゲート電極の構造を加えた４トランジスタ型ＣＭＯＳ固体撮像装置（以下において「４Ｔ型」と略記する。）の画素においては、埋込ｎ層の上に高不純物密度ｐ型ピニング層を形成して、表面準位の影響を除去する構造を採用する場合が多い。しかし、ｐ型ピニング層を形成しても、図１３のように、１ｋＧｙ以上のガンマ線を照射で急激に暗電流が増大する。ガンマ線が照射されると厚い酸化膜中に電子正孔対が発生し、動きの遅い正孔が取り残されて、酸化膜中に過剰な正電荷が残留するため、ｐ型ピニング層のシールド効果が無くなるため、と推測される。【０００６】
又、３Ｔ型及び４Ｔ型のいずれにおいても、従来のＣＭＯＳ固体撮像装置はフォトダイオード容量が大きく、電荷電圧変換ゲインが低い。したがって従来のＣＭＯＳ固体撮像装置は電圧感度が非常に小さいという課題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６，６９０，０７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記事情を鑑み、本発明は、電圧感度が高く、且つ耐放射線特性を有する光検出素子及びこの光検出素子を画素として、半導体チップ上に多数の画素を配列した耐放射線特性を有する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の態様は、(a)第１導電型の半導体からなる基体領域と、(b)基体領域の上面に接して設けられたゲート絶縁膜と、(c)ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域と、(d)電荷生成埋込領域の内径側の位置の基体領域の上部に環状に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、(e)電荷読出領域から離間し、電荷読出領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、(f)電荷生成埋込領域の上方となるゲート絶縁膜上に環状に設けられた透明電極と、(g)電荷読出領域とリセットドレイン領域との間の基体領域の上方となるゲート絶縁膜上に設けられたリセットゲート電極とを備える光検出素子であることを要旨とする。第１の態様に係る光検出素子においては、電荷生成埋込領域の表面の表面ポテンシャルが、電荷生成埋込領域の少数キャリアとなる電荷でピニングされる。【００１０】
本発明の第２の態様は、(a)第１導電型の半導体からなる基体領域と、(b)基体領域の上面に接して設けられたゲート絶縁膜と、(c)ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた２導電型の電荷生成埋込領域と、(d)電荷生成埋込領域の内径側の位置の基体領域の上部に環状に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域と、(e)電荷読出領域から離間し、電荷読出領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型のリセットドレイン領域と、(f)電荷生成埋込領域の上方となるゲート絶縁膜上に環状に設けられた透明電極と、(g)電荷読出領域とリセットドレイン領域との間の基体領域の上方となるゲート絶縁膜上に設けられたリセットゲート電極とを備える画素を複数配列した固体撮像装置であることを要旨とする。本発明の第２の態様に係る固体撮像装置において、複数配列されたそれぞれの画素において、電荷生成埋込領域の表面の表面ポテンシャルが、電荷生成埋込領域の少数キャリアとなる電荷でピニングされる。
【発明の効果】
【００１１】
本発明によれば、電圧感度が高く、且つ耐放射線特性を有する光検出素子及びこの光検出素子を画素として、半導体チップ上に多数の画素を配列した耐放射線特性を有する固体撮像装置光検出素子及びこの光検出素子を画素として、半導体チップ上に多数の画素を配列した固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る光検出素子の主要部の概略構成を示す模式的な平面図である。
【図２】図１のII−II方向から見た第１の実施形態に係る光検出素子の断面構造を例示的に示す断面図である。
【図３】第１の実施形態に係る光検出素子の透明電極がゲート絶縁膜を介して電荷生成埋込領域の表面に及ぼす表面ポテンシャルが、正孔（ホール）をピニングする様子を説明するポテンシャルプロファイルである。
【図４】図２の断面図に示した素子分離領域、電荷生成埋込領域、電荷読出領域、リセットゲート電極を経て中央のリセットドレイン領域に至る構造に対応したポテンシャルプロファイルと、このポテンシャルプロファイル中の信号電荷の移動を説明する図である（リセット電圧ＶＲＤ＝高とした場合。）。
【図５】第１の実施形態に係る光検出素子の感度特性を、リセット電圧ＶＲＤを可変にすることで変更できることを説明する図である。
【図６】図６（ａ）はリセット電圧ＶＲＤ＝低の場合、図６（ｂ）はリセット電圧ＶＲＤ＝中低の場合、図６（ｃ）はリセット電圧ＶＲＤ＝中高の場合について、図４と同様なポテンシャルプロファイルを示し、それぞれのポテンシャルプロファイル中の信号電荷の移動を説明する図である。
【図７】本発明の第１の実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）のピクセルアレイ領域の一部を構成する２×２のマトリクスの主要部の概略構成を示す模式的な平面図である。
【図８】第１の実施形態に係る固体撮像装置に用いる画素の内部にそれぞれ設けられている、増幅トランジスタ及び画素選択トランンジスタを実現するための平面パターンの一例を模式的に示す平面図である。
【図９】本発明の第２の実施形態に係る光検出素子の主要部の概略構成を示す模式的な平面図である。
【図１０】図９のX−X方向から見た第２の実施形態に係る光検出素子の断面構造を例示的に示す断面図である。
【図１１】図１０の断面図に示した素子分離領域、電荷生成埋込領域、基体領域、電荷読出領域、リセットゲート電極を経て中央のリセットドレイン領域に至る構造に対応したポテンシャルプロファイルと、このポテンシャルプロファイル中の信号電荷の移動を説明する図である（リセット電圧ＶＲＤ＝高とした場合。）。
【図１２】本発明の第２の実施形態に係る固体撮像装置（ＣＭＯＳイメージセンサ）のピクセルアレイ領域の一部を構成する２×２のマトリクスの主要部の概略構成を示す模式的な平面図である。
【図１３】従来のＣＭＯＳイメージセンサにガンマ線を照射した場合に暗電流がログスケール（対数スケール）で増大することを説明する図である。
【発明を実施するための形態】
【００１３】
以下に本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
以下の第１及び第２の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｎ型、第２導電型がｐ型としても構わない。第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としてのキャリアは電子となるが、第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としてのキャリアは正孔（ホール）となることは、勿論である。又、第２導電型がｎ型であれば、第２導電型の少数キャリアは正孔（ホール）であり、第２導電型がｐ型であれば、第２導電型の少数キャリアは電子となることも、当業者であれば、容易に理解できる事項である。
【００１５】
又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は、互いに交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
【００１６】
（第１の実施形態）
−−第１の実施形態に係る光検出素子−−
図１及び図２に示すように、本発明の第１の実施形態に係る光検出素子は、第１導電型（ｐ型）の半導体からなる基体領域１１と、基体領域１１の上面に接して設けられたゲート絶縁膜２３と、ゲート絶縁膜２３に接して基体領域１１の上部に環状（図１の平面図においてリング状）に埋め込まれた第２導電型（ｎ型）の電荷生成埋込領域１３と、電荷生成埋込領域１３の内径側の位置の基体領域１１の上部に環状に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型の電荷読出領域１５i,jと、電荷読出領域１５i,jから離間し、電荷読出領域１５i,jの内径側に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型のリセットドレイン領域１６i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜２３上に環状に設けられた透明電極２１i,jと、電荷読出領域１５i,jとリセットドレイン領域１６i,jとの間の基体領域１１の上方となるゲート絶縁膜２３上に設けられたリセットゲート電極２２i,jとを備える。図２に示すように、電荷生成埋込領域１３に電荷読出領域１５i,jが接している。
【００１７】
図１の平面図では、環状のトポロジーの一例として、透明電極２１i,j及びリセットゲート電極２２i,jの外形側及び内径側の形状が共に八角形をなす連続帯の形状を示したが、図１のトポロジーに限定されるものではない。即ち、平面パターンとしてみたときに、連続帯の開始ポイントと終了ポイントが等しくなる閉じた幾何学形状が「環状」であるので、透明電極２１i,j及びリセットゲート電極２２i,jの形状は、例えば、円形や他の多角形の外形線及び内径線で囲まれるように概略一定の幅で連続した他の形状であってもよい。ただし、多角形の場合は、多角形の内角部分による電界の不均一性が生じるので、多角形の内角は大きい方がこのましい。したがって、四角形よりも六角形が好ましく、六角形よりも八角形が好ましく、更に、八角形よりも円形の方が好ましい。又、平面パターンが、帯の幅を概略一定にして周回する閉じた連続帯のトポロジーであれば、リセットドレイン領域１６i,jの中心に関して点対称である必要もない。
【００１８】
図１に示すように、第１の実施形態に係る光検出素子は、外側に透明電極２１i,jが環状に配置され、透明電極２１i,jのパターンの内側に電荷読出領域１５i,jが配置されている。実際には製造プロセス上の熱工程に依存して、図１の平面図に破線で示すように、透明電極２１i,jの内径線より外側の領域に電荷読出領域１５i,jの外径線が位置する平面パターンとなるように、電荷読出領域１５i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。同様に、図１の平面図において、電荷読出領域１５i,jの内側には、環状のリセットゲート電極２２i,jが配置されているが、破線で示すように、リセットゲート電極２２i,jの外径線より内側の領域に電荷読出領域１５i,jの内径線が位置する平面パターンとなるように、電荷読出領域１５i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図２の断面図では、電荷読出領域１５i,jの横方向端部が、透明電極２１i,jの内側端部及びリセットゲート電極２２i,jの外側端部とオーバーラップしていることが示されている。電荷読出領域１５i,jの内側には、環状のリセットゲート電極２２i,jを設けることで、ゲート形状が方形の一般のトランジスタでは避けられない、チャネル側壁酸化膜境界での放射線照射によるオフ時のリーク電流も抑圧することが可能となる。
【００１９】
図１の平面図において、リセットゲート電極２２i,jの内側にはリセットドレイン領域１６i,jが配置されているが、破線で示すように、リセットゲート電極２２i,jの内径線より外側の領域にまでリセットドレイン領域１６i,jの外径線が位置する平面パターンとなるように、リセットドレイン領域１６i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図２の断面図では、リセットドレイン領域１６i,jの横方向端部が、リセットゲート電極２２i,jの内側端部とオーバーラップしていることが示されている。
【００２０】
図２に示すように、リセットゲート電極２２i,jの直下となる基体領域１１の上部には、第１導電型で、基体領域１１よりも高不純物密度のウェル領域１２iが配置されている。平面パターンの図示を省略しているが、ウェル領域１２iはリセットドレイン領域１６i,jを囲むように八角形に配置され、ウェル領域１２iの外径線は、平面パターン上、電荷読出領域１５i,jの外径線と内径線の間に挟まれた八角形の形状をなしている。図２の断面図では、ウェル領域１２iはリセットドレイン領域１６i,jの側面及び底面の全体を囲むように配置され、ウェル領域１２iの側面が電荷読出領域１５i,jの底面に接していることが分かる。なお、ウェル領域１２iの外径線は透明電極２１i,jの内径線とは離れるのが望ましい。
【００２１】
図２に示す第１の実施形態に係る光検出素子では、ウェル領域１２iをｐ型の半導体領域で構成しているので、リセットゲート電極２２i,j、ゲート絶縁膜２３、ウェル領域１２i、電荷読出領域１５i,j及びリセットドレイン領域１６i,jとからなるｎＭＯＳトランジスタでリセットトランジスタを構成している。そして、リセットゲート電極２２i,jに印加する電圧により、電荷読出領域１５i,jに蓄積された電荷をリセットドレイン領域１６i,jへ排出し、電荷読出領域１５i,jに蓄積されている電荷をリセットする。
【００２２】
図２の断面図の両側の端部側に示されるように、透明電極２１i,jの外側には第１導電型で、基体領域１１よりも高不純物密度の素子分離領域１２oが電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域１２oの表面には第１導電型で、素子分離領域１２oよりも高不純物密度のチャネルストップ領域１７が配置されている。図１の平面図に破線で示すように、製造プロセス上の熱工程に依存して、透明電極２１i,jの外径線より内側の領域に素子分離領域１２oの内径線が位置する平面パターンとなるように、素子分離領域１２oを構成する第１導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。
【００２３】
素子分離領域１２oの内径線が、透明電極２１i,jの外径線より等間隔で内側に位置する平面パターンとなることで、素子分離領域１２oの内径線は閉じた幾何学形状をなしている。一方、チャネルストップ領域１７の内径線は、透明電極２１i,jの平面パターンを囲んでおり、チャネルストップ領域１７の内径線も閉じた幾何学形状をなしている。透明電極２１i,jの外側に素子分離領域１２oを配置することで、透明電極２１i,jの直下に構成される電荷生成埋込領域１３の周辺部での暗電流の発生を抑えることが可能となる。
【００２４】
平面パターンの図示を省略しているが、基体領域１１の表面側に配置される電荷生成埋込領域１３のトポロジーも閉じた幾何学形状である。即ち、電荷生成埋込領域１３の外径線は、図１では素子分離領域１２oの内径線と共通となる八角形の形状をなす線であり、電荷生成埋込領域１３の内径線は、図１の平面パターン上、電荷読出領域１５i,jの外径線と内径線の間を通る八角形の形状をなしている。このように、基体領域１１の表面側に環状で八角形の電荷生成埋込領域１３が形成され、この環状で八角形の電荷生成埋込領域１３の上に薄いゲート絶縁膜２３を介して、環状で八角形の透明電極２１i,jが設けられている。
【００２５】
透明電極２１i,jは、燐（Ｐ）、砒素（Ａｓ）等の第２導電型の不純物をドープした多結晶シリコン（以下において「ドープドポリシリコン」という。）膜等で形成すれば、透明電極２１i,jと電荷読出領域１５i,jとの境界を自己整合的に定めることが可能であるので製造プロセス上便利であるが、酸化錫（ＳｎＯ2）、錫（Ｓｎ）を添加した酸化インジウム（ＩＴＯ）、アルミニウム（Ａｌ）を添加した酸化亜鉛（ＡＺＯ）、ガリウム（Ｇａ）を添加した酸化亜鉛（ＧＺＯ）、インジウム（Ｉｎ）を添加した酸化亜鉛（ＩＺＯ）等の酸化物薄膜（透明導電性酸化物）を用いてもよい。
【００２６】
リセットゲート電極２２i,jについても、第２導電型の不純物をドープしたドープドポリシリコンを用いれば、リセットゲート電極２２i,jと電荷読出領域１５i,jとの境界、及びリセットゲート電極２２i,jとリセットドレイン領域１６i,jとの境界を自己整合的に定めることが可能であるので好適である。
【００２７】
第１の実施形態に係る光検出素子においては、透明電極２１i,jに負電圧を印加すると、図３に示すようなポテンシャルプロファイルが実現される。図３に示すように、透明電極２１i,jがゲート絶縁膜２３を介して電荷生成埋込領域１３の表面に及ぼす表面ポテンシャルが、電荷生成埋込領域１３の表面に電荷生成埋込領域１３の少数キャリアとなる電荷でピニングされる。
【００２８】
例えば、図３に示すように、電荷生成埋込領域１３がｎ型であれば、少数キャリアは正孔（ホール）であるので、 透明電極２１i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の正孔（ホール）による反転層１４が形成され、少数キャリアである正孔で表面電位がピニングされる。正孔でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。逆に、電荷生成埋込領域１３がｐ型であれば、少数キャリアは電子であるので、透明電極２１i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の電子による反転層１４を形成して、電子で表面電位がピニングされる。界面に電子でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。そして、第１の実施形態に係る光検出素子に対し、ガンマ線が照射された場合は、薄いゲート絶縁膜２３中にも正孔が発生するが、膜厚が薄いためゲート絶縁膜２３中に生成される正孔の絶対量は僅かである。
【００２９】
図４は、図２の断面図に示した横方向の位置に対応して、外側の素子分離領域１２oから、電荷生成埋込領域１３、電荷読出領域１５i,j、リセットゲート電極２２i,j、を経て中央のリセットドレイン領域１６i,jに至る中心対称のプロファイルとなるポテンシャル分布の例を示した図である。図４の中央の井戸の底において符号ＲＤで示したレベル、即ち図４において左上がりの破線からなる斜線のハッチングで示した上端のレベルが、リセットドレイン領域１６i,jの電圧であるリセット電圧ＶＲＤとなる。
【００３０】
第１の実施形態に係る光検出素子においては、図４に示すように、透明電極２１ijの直下のチャネルの空乏化電位は電荷読出領域１５ijの電位より浅くなっており、透明電極２１ijの直下のチャネル部分で光電変換された電荷は、常時、電荷読出領域１５ijに転送される。即ち、図４に示したポテンシャル分布の形状に従って、透明電極２１i,jの直下の電荷生成埋込領域１３で発生した信号電荷（電子）は、図４の中心方向に向かう矢印で示すように、常時、電荷生成埋込領域１３から内側の電荷読出領域１５i,jに搬送される。
【００３１】
図４において、転送され電荷読出領域１５i,jに蓄積された電荷は、右上がりの実線からなる斜線のハッチングで示されている。図４に示すようなポテンシャル分布のプロファイルを実現することにより、第１の実施形態に係る光検出素子の電荷読出領域１５i,jの容量を小さくでき、信号電荷による変換ゲインを高めることができる。したがって、第１の実施形態に係る光検出素子の電圧感度を高めることが可能となる。
【００３２】
透明電極２１i,jの直下の電荷生成埋込領域１３で光電変換された電荷は、電荷読出領域１５i,jに一定期間蓄積後、電荷読出領域１５i,jの信号レベルを読み取り、次いでリセット動作によりリセットレベルを読むようにできる。図４では、変換ゲインを大きくするため、信号電荷を電荷読出領域１５i,jのみに蓄積する動作としたが、用途によっては変換ゲインを小さくして大きな信号電荷量を扱うようにすることも有用である。
【００３３】
なお、図２にその断面の構造を例示的に示す第１の実施形態に係る光検出素子では、「基体領域１１」として、第１導電型（ｐ型）の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１１として採用してもよく、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のエピタキシャル成長層を形成して、エピタキシャル成長層を基体領域１１として採用してもよく、ＳＯＩ構造の第１導電型の半導体層（ＳＯＩ層）を基体領域１１として採用してもよい。
【００３４】
第１の実施形態に係る光検出素子は、ゲート絶縁膜２３としてシリコン酸化膜を用いた単なるＭＯＳ型のトランジスタだけに限定されるものではない。即ち、第１の実施形態に係る光検出素子のゲート絶縁膜２３としては、シリコン酸化膜の他、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳ型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。
【００３５】
図５の曲線（ｉ）〜（iv）に模式的に示すように、第１の実施形態に係る光検出素子のリセットドレイン領域１６i,jの電圧であるリセット電圧ＶＲＤを「高」→「中高」→「中低」→「低」又は、「低」→「中低」→「中高」→「高」と可変にすることで、入射光量に対する出力特性、即ち感度＝（出力／光量）の特性を種々に変更できる。
【００３６】
図５で符号（i）を付した単調に増大する直線は、図４に示したリセット電圧ＶＲＤ＝「高」に相当する感度特性であり、出力範囲全体が高い変換ゲインとなることを示している。
【００３７】
次に、図６（ｃ）の左上がりの破線からなる斜線のハッチングで示すように、リセット電圧ＶＲＤ＝「中高」として、透明電極２１i,jのチャネルポテンシャルよりリセット電圧ＶＲＤが高く且つ、図４の「高」よりも低い電圧にした場合は、光電変換された電荷は、図６（ｃ）の右上がりの実線からなる斜線のハッチングで示すように、最初、電荷読出領域１５i,jに蓄積され、途中から透明電極２１i,j下に蓄積されるように変化する。このため、リセット電圧ＶＲＤ＝「中高」の場合は、図５の曲線（iii）に示すように、第１の実施形態に係る光検出素子の感度は、曲線（i）と同様に最初高く単調に増大する直線で示されるが、曲線（i）の途中から屈曲して低くなる特性となる。
【００３８】
そして、図６（ｂ）に示すように、左上がりの破線からなる斜線のハッチングで示すように、リセット電圧ＶＲＤ＝「中低」として、透明電極２１i,jのチャネルポテンシャルよりもリセット電圧ＶＲＤが少し高いが、図６（ｃ）に示した「中高」よりも低い電圧にした場合は、光電変換された電荷は、最初、右上がりの実線からなる斜線のハッチングで示したように、電荷読出領域１５i,jに蓄積されるので、感度は最初は曲線（i）に沿って変化して高い。しかしながら、リセット電圧ＶＲＤ＝「中低」の場合は、途中から、光電変換された電荷が透明電極２１i,j下に蓄積されるように変化するので、図５の曲線（iv）に示すように、第１の実施形態に係る光検出素子の感度は、曲線（i）の途中から屈曲して低くなる特性となる。リセット電圧ＶＲＤ＝「中低」の場合は、図６（ｃ）に示した「中高」の場合よりも、電荷読出領域１５i,jに蓄積され電荷量が少なく、相対的に、透明電極２１i,j下に蓄積される電荷量が、「中高」の場合よりも多くなる。このため、感度曲線は、「中高」の場合よりも光量の少ない箇所で、折れ曲がる。
【００３９】
更に、図６（ａ）に示すように、左上がりの破線からなる斜線のハッチングで示すように、リセット電圧ＶＲＤ＝「低」として、透明電極２１i,jのチャネルポテンシャルよりリセット電圧ＶＲＤが低くなるようにすると、光電変換された電荷は右上がりの実線からなる斜線のハッチングで示すように、すべて透明電極２１i,j下に蓄積されるようになる。このため、リセット電圧ＶＲＤ＝「低」の場合は、図５の曲線（ii）に示すように、第１の実施形態に係る光検出素子の感度は小さいが大きな信号電荷量を扱うことができる。
【００４０】
図５の曲線（iii）及び（iv）に示す屈曲点はリセット電圧ＶＲＤにより調整可能である。なお、第１の実施形態に係る光検出素子において、リセットドレイン領域１６i,jの電圧であるリセット電圧ＶＲＤを「高」→「中高」→「中低」→「低」と変化させるのに伴い、第１の実施形態に係る光検出素子のリセットゲート電極２２i,jに印加するリセットゲート電圧を、ハイ側・ロー側共に追随して変化させるのが望ましい。
【００４１】
−−第１の実施形態に係る固体撮像装置−−
図１及び図２に示した構造の光検出素子を単位画素とし、多数の単位画素をマトリクス状に２次元配列すれば、本発明の第１の実施形態に係る固体撮像装置（２次元イメージセンサ）のピクセルアレイ領域を実現できる。説明の便宜上、ピクセルアレイ領域を構成する多数の単位画素のうち、図７では、４つの単位画素を２×２のマトリクス状に２次元配列した平面構造によって、第１の実施形態に係る固体撮像装置を模式的に説明する。即ち、図７に示す第１の実施形態に係る固体撮像装置は、左上の（ｉ，ｊ）番目の画素、右上の（ｉ，ｊ＋１）番目の画素、左下の（ｉ−１，ｊ）番目の画素及び右下の（ｉ−１，ｊ＋１）番目の画素によって、２×２のマトリクス構造を構成しているピクセルアレイ領域の一部の領域における平面パターンの一例を示したものである。
【００４２】
ピクセルアレイ領域は、例えば、方形状の撮像領域を構成している。ピクセルアレイ領域の周辺には周辺回路部が配置され、ピクセルアレイ領域と周辺回路部とが同一の半導体チップ上に集積化されている。周辺回路部には、 水平シフトレジスタ、垂直シフトレジスタ及びタイミング発生回路等が含まれている。
【００４３】
より具体的には、例えば、方形状のピクセルアレイ領域の下辺部に図７において水平方向に示した画素行の方向に沿って水平シフトレジスタを設けたレイアウト設計が可能である。この場合、例えば、ピクセルアレイ領域の左辺部には、図７において垂直方向に示した画素列の方向に沿って垂直シフトレジスタが設け、垂直シフトレジスタ及び水平シフトレジスタには、タイミング発生回路を接続するようにすればよい。
【００４４】
図７では２本のみが例示されているが、各画素列毎に、垂直信号線Ｂj，Ｂj+1，……が設けられる。そして、図７の配置の、それぞれの垂直信号線Ｂj，Ｂj+1，……の上方ないし下方の一端には、定電流負荷となるＭＯＳトランジスタが接続され、画素内のＭＯＳトランジスタＱＡｉｊ等とソースフォロワ回路を形成し、垂直信号線Ｂi等に画素信号を出力する。そして、それぞれの垂直信号線Ｂj，Ｂj+1，……の定電流負荷と同じ側ないし反対側の一端には、カラム処理回路が接続されている。それぞれのカラム処理回路には、ノイズキャンセル回路及びＡ／Ｄ変換回路が含まれている。ノイズキャンセル回路は、相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）等により構成すればよい。
【００４５】
図７の左上に示す第１の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素の断面構造は、図２に示した光検出素子を単位画素とするものであるから、図２に示した光検出素子の断面構造と同様である。よって、図７の平面図には図２に示した基体領域１１、ゲート絶縁膜２３及び電荷生成埋込領域１３等が表現されていないが、（ｉ，ｊ）番目の画素の断面構造は、基本的に図２に示した断面構造と全く同様である。
【００４６】
即ち、図７の左上に示す第１の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素は、第１導電型の半導体からなる基体領域（図示省略）と、基体領域の上面に接して設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域（図示省略）と、電荷生成埋込領域の内径側の位置の基体領域の上部に環状に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i,jと、電荷読出領域１５i,jから離間し、電荷読出領域１５i,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１i,jと、電荷読出領域１５i,jとリセットドレイン領域１６i,jとの間の基体領域の上方となるゲート絶縁膜上に設けられたリセットゲート電極２２i,jとを備える。図７では図示を省略しているが、図２に示した断面構造と同様に、電荷生成埋込領域に電荷読出領域１５i,jが接しており、リセットゲート電極２２i,jの直下となる基体領域の上部には、第１導電型で、基体領域よりも高不純物密度のウェル領域１２iが配置されている。図２に示した断面構造と同様に、透明電極２１i,jの外側には第１導電型で、基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域の表面には第１導電型で、素子分離領域よりも高不純物密度のチャネルストップ領域１７が配置されている。
【００４７】
同様に、図７の右上に示すように、２次元マトリクス中の（ｉ，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i,j+1と、電荷読出領域１５i,j+1から離間し電荷読出領域１５i,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i,j+1と、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１i,j+1と、電荷読出領域１５i,j+1とリセットドレイン領域１６i,j+1との間の上方に設けられたリセットゲート電極２２i,j+1とを備える。図２の構造と同様に、電荷生成埋込領域に電荷読出領域１５i,j+1が接しており、リセットゲート電極２２i,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２iが配置され、更に、透明電極２１i,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００４８】
又、図７の左下に示すように、２次元マトリクス中の（ｉ−１，ｊ）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i-1,jと、電荷読出領域１５i-1,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i-1,jと、電荷生成埋込領域１３の上方に設けられた透明電極２１i-1,jと、電荷読出領域１５i-1,jとリセットドレイン領域１６i-1,jとの間の上方に設けられたリセットゲート電極２２i-1,jとを備える。図２の構造と同様に、電荷生成埋込領域に電荷読出領域１５i-1,jが接しており、リセットゲート電極２２i-1,jの下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２i-1が配置され、更に、透明電極２１i-1,jの外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００４９】
更に、図７の右下に示すように、２次元マトリクス中の（ｉ−１，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型の電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i-1,j+1と、電荷読出領域１５i-1,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i-1,j+1と、電荷生成埋込領域１３の上方に設けられた透明電極２１i-1,j+1と、電荷読出領域１５i-1,j+1とリセットドレイン領域１６i-1,j+1との間の上方に設けられたリセットゲート電極２２i-1,j+1とを備える。図２の構造と同様に、電荷生成埋込領域に電荷読出領域１５i-1,j+1が接しており、リセットゲート電極２２i-1,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２i-1が配置され、更に、透明電極２１i-1,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように、（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００５０】
図７に示すように、２次元マトリクス中の（ｉ，ｊ）番目の画素の電荷読出領域１５i,jには、コンタクトホール３１i,jを介して右下方向に向かう表面配線３２i,jの一方の端部が接続され、表面配線３２i,jの他方の端部には、読出回路部２９i,jの増幅トランジスタ（信号読出トランジスタ）ＱＡi,jのゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５i,jは、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５i,jに増幅トランジスタＱＡi,jのゲート電極とリセットトランジスタＴＲi,jのソース領域が接続されていることになる。なお、図７に示した表面配線３２i,jは、模式的な等価回路上の例示的表示であって、現実には図７に示すような右下方向に向かう配線である必要はない。例えば、多層配線構造を利用して、配線レベルの異なる互いに直交する表面配線（金属配線）で実現してもよい。即ち、互いに直交する表面配線の間に層間絶縁膜を介し、上下の表面配線を層間絶縁膜を貫通するコンタクトプラグ等で結合した構成で実現してもよい。即ち、半導体チップ上のレイアウト設計の要求に従って、任意のトポロジーの表面配線３２i,jが採用可能である。増幅トランジスタＱＡi,jのソース領域には画素選択トランンジスタ（スイッチングトランジスタ）ＴＳi,jのドレイン領域が接続され、増幅トランジスタＱＡi,jのドレイン領域には電源配線ＶDDが接続されている。画素選択トランンジスタＴＳi,jのソース領域には、ｊ番目の列に沿って配列された垂直信号線Ｂjが接続され、画素選択トランンジスタＴＳi,jのゲート電極には、垂直シフトレジスタからｉ行目の選択信号ＳＬ（ｉ）が入力される。電荷読出領域１５i,jに転送された電荷量に相当する電圧によって、増幅トランジスタＱＡi,jで増幅された出力が、画素選択トランンジスタＴＳi,jを介して垂直信号線Ｂjに出力される。
【００５１】
図７において、読出回路部２９i,jを示す八角形の外径線は、増幅トランジスタＱＡi,j及び画素選択トランンジスタＴＳi,jを形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９i,jの中の増幅トランジスタＱＡi,jの活性領域及び画素選択トランンジスタＴＳi,jの活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１i,jのパターンが配置された基体領域の表面と読出回路部２９i,jのパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図２の断面図に例示したのと同様の素子分離領域１２oとチャネルストップ領域１７が２次元マトリクス中の他の画素の領域から連続した領域として配置されている。
【００５２】
図７に示した増幅トランジスタＱＡi,j及び画素選択トランンジスタＴＳi,jは、耐放射線特性を持たせるため、リング型や図８に示すようなπ型のゲート構造にすることも可能である。図８に示すπ型のゲート構造の基本的な概念は、特開２０１１−１３４７８４号公報に開示されている。即ち、図８には、読出回路部２９i,jの増幅トランジスタＱＡi,j及び画素選択トランンジスタＴＳi,jを実現するための平面パターンの一例が示されているが、読出回路部２９i,jの領域内の内側活性領域を延伸するように、π型のゲート電極６３の主制御部が上下（縦方向）に走行している。
【００５３】
ゲート電極６３は、図７に示した画素選択トランンジスタＴＳi,jのゲート電極に対応するが、特開２０１１−１３４７８４号公報に開示されているように、画素選択トランンジスタＴＳi,jのソース領域５４を囲むように水平方向に走行する２本のガード部を有してπ字型の形状をなしている。図８の読出回路部２９i,jの中央には、増幅トランジスタＱＡi,jのソース領域と、画素選択トランンジスタＴＳi,jのドレイン領域を兼ねるソース／ドレイン共通領域５２が、第２導電型の半導体領域として配置されている。π字型をなすゲート電極６３は、図８の平面パターン上、このソース／ドレイン共通領域５２とソース領域５４との間のチャネル領域を流れるキャリアの流路に直交する主制御部を縦方向に有し、更にこの縦方向の主制御部に交わる水平方向の２本のガード部を有して、ソース領域５４の３方を囲んでいる。
【００５４】
素子分離絶縁膜が、読出回路部２９i,jの領域を画定する八角形の外径線の内部において、画素選択トランンジスタＴＳi,jのチャネル領域を囲み、基体領域の上部に活性領域を定義している。活性領域の一方（左側）には、チャネル領域にキャリア注入口を介してキャリア（電子）を注入するソース／ドレイン共通領域５２が設けられ、活性領域の他方（右側）には、チャネル領域から、キャリアを排出するキャリア排出口を有する第２導電型のソース領域５４が設けられている。ソース領域５４は、耐放射線特性を持たせるため、素子分離絶縁膜の他方の端部に１辺のみを接した矩形のソース領域５４になっている。
【００５５】
π字型をなすゲート電極６３は、活性領域の表面に設けられたゲート絶縁膜の上に設けられ、キャリアの流れを静電的に制御する。更に、活性領域に、平面パターン上、ソース領域５４のゲート幅方向（図８の上下方向）の両端側には、それぞれ２本のガード部を隔てて、第１導電型で基体領域よりも高不純物密度のリーク阻止領域５３ｂ，５３ｄとが備えられている。リーク阻止領域５３ｂ，５３ｄは、それぞれ２本のガード部を隔てて上下方向に対称に配置されている。下側のリーク阻止領域５３ｂは、図８に示すように、下側のガード部に上側の辺を、主制御部に左側の辺を接し、残余の辺は、素子分離絶縁膜に接するようにパターニングされている。一方、上側のリーク阻止領域５３ｄは、図８に示すように、上側のガード部に下側の辺を、主制御部に左側の辺を接し、残余の辺は、素子分離絶縁膜に接するようにパターニングされている。
【００５６】
図８の読出回路部２９i,jの左側には、第２導電型のドレイン領域５１が配置されており、ドレイン領域５１とソース／ドレイン共通領域５２との間を縦方向にゲート電極６２が走行している。ゲート電極６２は、（ｉ，ｊ）番目の画素の電荷読出領域１５i,jに電気的に接続される。ゲート電極６２は、等価回路上は、図７に模式的に示した増幅トランジスタＱＡi,jであり、図７において等価回路表示をした表面配線３２i,jに接続されている。表面配線３２i,jは、実際には図８において例示したようなコンタクトホール３８i,jを介して接続される表面配線７２i,j等を用いて、多層配線構造で実現されて構わない。
【００５７】
コンタクトホール３８i,jは、表面配線７２i,jとゲート電極６２の間に設けられた層間絶縁膜を貫通する開口部である。ドレイン領域５１、ソース／ドレイン共通領域５２及びゲート電極６２によって増幅トランジスタＱＡi,jが構成されている。増幅トランジスタＱＡi,jのドレイン領域５１は、コンタクトホール３３i,jを介して電源配線を構成している表面配線６１に接続されている。一方、画素選択トランンジスタＴＳi,jのソース領域５４は、コンタクトホール３４i,jを介して垂直信号線Ｂjを構成している表面配線６４に接続されている。π字型をなすゲート電極６３は、例えば、図８に例示するようなコンタクトホール３７i,jを介して選択信号供給配線ＳＬ（ｉ）を構成している表面配線７３iに接続されている。コンタクトホール３７i,jは、表面配線７２iとゲート電極６３の間の層間絶縁膜を貫通する開口部である。図８に平面図を例示した構成により、放射線照射によりπ型のゲート電極６３の下のチャネルとフィールド酸化膜との境界で閾値が変化しても、オフ時のリーク電流はリーク阻止領域５３ｂ，５３ｄでブロックされる。
【００５８】
同様に、２次元マトリクス中の（ｉ，ｊ＋１）番目の画素の電荷読出領域１５i,j+1には、コンタクトホール３１i,j+1を介して右下方向に向かう表面配線３２i,j+1の一方の端部が接続され、表面配線３２i,j+1の他方の端部には、読出回路部２９i,j+1の増幅トランジスタＱＡi,j+1のゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５i,j+1は、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５i,j+1に増幅トランジスタＱＡi,j+1のゲート電極とリセットトランジスタＴＲi,j+1のソース領域が接続されていることになる。増幅トランジスタＱＡi,j+1のソース領域には画素選択トランンジスタＴＳi,j+1のドレイン領域が接続され、増幅トランジスタＱＡi,j+1のドレイン領域には電源配線ＶDDが接続されている。画素選択トランンジスタＴＳi,j+1のソース領域には（ｊ＋１）番目の列に沿って配列された垂直信号線Ｂj+1が接続され、画素選択トランンジスタＴＳi,j+1のゲート電極には、垂直シフトレジスタからｉ行目の選択信号ＳＬ（ｉ）が入力される。電荷読出領域１５i,j+1に転送された電荷量に相当する電圧によって、増幅トランジスタＱＡi,j+1で増幅された出力が、画素選択トランンジスタＴＳi,j+1を介して垂直信号線Ｂj+1に出力される。
【００５９】
図７において、読出回路部２９i,j+1を示す八角形の外径線は、増幅トランジスタＱＡi,j+1及び画素選択トランンジスタＴＳi,j+1を形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９i,j+1の中の増幅トランジスタＱＡi,j+1の活性領域及び画素選択トランンジスタＴＳi,j+1の活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１i,j+1のパターンが配置された基体領域の表面と読出回路部２９i,j+1のパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図２の断面図に例示したのと同様の素子分離領域１２oとチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００６０】
又、（ｉ−１，ｊ）番目の画素の電荷読出領域１５i-1,jには、コンタクトホール３１i-1,jを介して右下方向に向かう表面配線３２i-1,jの一方の端部が接続され、表面配線３２i-1,jの他方の端部には、読出回路部２９i-1,jの増幅トランジスタＱＡi-1,jのゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５i-1,jは、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５i-1,jに増幅トランジスタＱＡi-1,jのゲート電極とリセットトランジスタＴＲi-1,jのソース領域が接続されていることになる。増幅トランジスタＱＡi-1,jのソース領域には画素選択トランンジスタＴＳi-1,jのドレイン領域が接続され、増幅トランジスタＱＡi-1,jのドレイン領域には電源配線ＶDDが接続されている。画素選択トランンジスタＴＳi-1,jのソース領域には垂直信号線Ｂiが接続され、画素選択トランンジスタＴＳi-1,jのゲート電極には、垂直シフトレジスタから（ｉ−１）行目の選択信号ＳＬ（ｉ−１）が入力される。電荷読出領域１５i-1,jに転送された電荷量に相当する電圧によって、増幅トランジスタＱＡi-1,jで増幅された出力が、画素選択トランンジスタＴＳi-1,jを介して垂直信号線Ｂjに出力される。
【００６１】
図７に示す平面図において、読出回路部２９i-1,jの外周の位置（境界）を示す八角形の外径線は、増幅トランジスタＱＡi-1,j及び画素選択トランンジスタＴＳi-1,jが形成される活性領域を規定するフィールド絶縁膜領域が設けられている領域を示す。即ち、読出回路部２９i-1,jを構成している増幅トランジスタＱＡi-1,j及び画素選択トランンジスタＴＳi-1,jのそれぞれの活性領域は、平面パターンとしては、フィールド絶縁膜に相当する厚い酸化膜で周囲を囲まれて定義されている。透明電極２１i-1,jのパターンが配置された基体領域の表面と読出回路部２９i-1,jのパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図２の断面図に例示したのと同様の素子分離領域１２oとチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００６２】
更に、（ｉ−１，ｊ＋１）番目の画素の電荷読出領域１５i-1,j+1には、コンタクトホール３１i-1,j+1を介して右下方向に向かう表面配線３２i-1,j+1の一方の端部が接続され、表面配線３２i-1,j+1の他方の端部には、読出回路部２９i-1,j+1の増幅トランジスタＱＡi-1,j+1のゲート電極が接続されている。即ち、図７に示す回路構成では、電荷読出領域１５i-1,j+1は、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５i-1,j+1に増幅トランジスタＱＡi-1,j+1のゲート電極とリセットトランジスタＴＲi-1,j+1のソース領域が接続されていることになる。増幅トランジスタＱＡi-1,j+1のソース領域には画素選択トランンジスタＴＳi-1,j+1のドレイン領域が接続され、増幅トランジスタＱＡi-1,j+1のドレイン領域には電源配線ＶDDが接続されている。画素選択トランンジスタＴＳi-1,j+1のソース領域には垂直信号線Ｂj+1が接続され、画素選択トランンジスタＴＳi-1,j+1のゲート電極には、垂直シフトレジスタから（ｉ−１）行目の選択信号ＳＬ（ｉ−１）が入力される。電荷読出領域１５i-1,j+1に転送された電荷量に相当する電圧によって、増幅トランジスタＱＡi-1,j+1で増幅された出力が、画素選択トランンジスタＴＳi-1,j+1を介して垂直信号線Ｂj+1に出力される。
【００６３】
図７において、読出回路部２９i-1,j+1を示す八角形の外径線は、増幅トランジスタＱＡi-1,j+1及び画素選択トランンジスタＴＳi-1,j+1を形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９i-1,j+1の中の増幅トランジスタＱＡi-1,j+1の活性領域及び画素選択トランンジスタＴＳi-1,j+1の活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１i-1,j+1のパターンが配置された基体領域の表面と読出回路部２９i-1,j+1のパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図２の断面図に例示したのと同様の素子分離領域１２oとチャネルストップ領域１７が（ｉ−１，ｊ）番目の画素や（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００６４】
図７に示した増幅トランジスタＱＡi,j+1，ＱＡi-1,j及びＱＡi-1,j+1並びに画素選択トランンジスタＴＳi,j+1，ＴＳi-1,j及びＴＳi-1,j+1も、耐放射線特性を持たせるため、図８に示したようなπ型のゲート構造やリング型のゲート構にすることが可能である。
【００６５】
特に、第１の実施形態に係る固体撮像装置においては、図３に示すようにそれぞれの画素の電荷生成埋込領域１３がｎ型の場合は、それぞれの画素の透明電極２１i,jに負電圧を印加することにより、それぞれの画素のゲート絶縁膜２３中にガンマ線の照射によって生成される正孔の作用が打ち消される。したがって、暗電流の増大は抑圧され、暗電流によるノイズが少なく、又信号動作マージンとしてのダイナミックレンジも維持された画像を得ることができる。即ち、既に図３を用いて説明したとおり、それぞれの画素の電荷生成埋込領域１３がｎ型であれば、少数キャリアは正孔（ホール）であるので、 透明電極２１i,jの直下のゲート絶縁膜２３と半導体との界面、即ち、電荷生成埋込領域１３の表面に多量の正孔（ホール）による反転層１４が形成され、少数キャリアである正孔で表面電位がピニングされる。それぞれの画素において、正孔でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。
【００６６】
なお、第１の実施形態に係る固体撮像装置において、それぞれの画素にガンマ線が照射された場合に、それぞれの画素の薄いゲート絶縁膜２３中にも正孔が発生するが、膜厚が薄いためそれぞれの画素のゲート絶縁膜２３中に生成される正孔の絶対量も僅かである。
【００６７】
第１の実施形態に係る固体撮像装置においては、それぞれの画素の透明電極２１i,j，２１i,j+1，２１i-1,j及び２１i-1,j+1の直下の電荷生成埋込領域１３で光電変換された電荷は、対応する画素のそれぞれの電荷読出領域１５i,j，１５i,j+1，１５i-1,j及び１５i-1,j+1に一定期間蓄積される。画素からの信号読み出しは行単位で行われる。まずｉ行について、垂直シフトレジスタから選択信号ＳＬ（ｉ）によりこの行を選択して、電荷読出領域１５i,j，１５i,j+1等の信号レベルを読む。次いで垂直シフトレジスタによる電荷読出領域１５i,j，１５i,j+1等のリセット動作を行った後、電荷読出領域１５i,j，１５i,j+1等のリセットレベルを読む。その後、次の（ｉ−１）行について、垂直シフトレジスタから選択信号ＳＬ（ｉ−１）によりこの行を選択して、電荷読出領域１５i-1,j，１５i-1,j+1等の信号レベルを読み、次いでその行で垂直シフトレジスタによる電荷読出領域１５i-1,j，１５i-1,j+1等のリセット動作を行った後、電荷読出領域１５i-1,j，１５i-1,j+1等のリセットレベルを読む。画素から読み出された信号は、各列毎に周辺回路に設けられたカラム処理回路で、信号レベルとリセットレベルの差を読み取る相関２重サンプリング動作を施されることにより、オフセット等が除去された正味の信号のみが順次出力される。但し、信号レベルと、その直後に読み取るリセットレベルにはノイズ相関がない。したがって、相関２重サンプリング動作によってもリセットノイズは除去されない。
【００６８】
（第２の実施形態）
−−第２の実施形態に係る光検出素子−−
図９及び図１０に示すように、本発明の第２の実施形態に係る光検出素子は、第１導電型（ｐ型）の半導体からなる基体領域１１と、基体領域１１の上面に接して設けられたゲート絶縁膜２３と、ゲート絶縁膜２３に接して基体領域１１の上部に環状（図９の平面図においてリング状）に埋め込まれた第２導電型（ｎ型）の電荷生成埋込領域１３と、電荷生成埋込領域１３の内径側の位置の基体領域１１の上部に環状に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型の電荷読出領域１５i,jと、電荷読出領域１５i,jから離間し、電荷読出領域１５i,jの内径側に埋め込まれた、電荷生成埋込領域１３よりも高不純物密度の第２導電型のリセットドレイン領域１６i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜２３上に環状に設けられた透明電極２１i,jと、電荷読出領域１５i,jとリセットドレイン領域１６i,jとの間の基体領域１１の上方となるゲート絶縁膜２３上に設けられたリセットゲート電極２２i,jとを備える点では、第１の実施形態に係る光検出素子と同様である。
【００６９】
しかしながら、図１０に示すように、電荷生成埋込領域１３と電荷読出領域１５i,jは、基体領域１１を介して互いに離間している点が、第１の実施形態に係る光検出素子とは異なる。そして、電荷生成埋込領域１３と電荷読出領域１５i,jとの間の基体領域１１の上方となるゲート絶縁膜２３の上に転送ゲート電極２５i,jが更に配置されており、転送ゲート電極２５i,jに印加する電圧により、電荷生成埋込領域１３から電荷読出領域１５i,jへ信号電荷が転送される。転送ゲート電極２５i,jと透明電極２１ijの間は加工最小スペースに設計すればよい。
【００７０】
図９の平面図では、環状のトポロジーの一例として、透明電極２１i,j、転送ゲート電極２５i,j及びリセットゲート電極２２i,jのそれぞれの外形側及び内径側の形状が共に八角形をなす連続帯の形状を示したが、図９のトポロジーに限定されるものではない。即ち、透明電極２１i,j、転送ゲート電極２５i,j及びリセットゲート電極２２i,jの形状は、例えば、円形や他の多角形の外形線及び内径線で囲まれるように概略一定の幅で連続した他の形状であってもよい。又、平面パターンが、帯の幅を概略一定にして周回する閉じた連続帯のトポロジーであれば、リセットドレイン領域１６i,jの中心に関して点対称である必要もない。
【００７１】
図９に示すように、第２の実施形態に係る光検出素子は、外側に透明電極２１i,jが環状に配置され、透明電極２１i,jのパターンの内側に転送ゲート電極２５i,jが環状に配置され、転送ゲート電極２５i,jのパターンの内側に電荷読出領域１５i,jが環状に配置されている。実際には熱工程に依存して、図９の平面図に破線で示すように、転送ゲート電極２５i,jの内径線より外側の領域に電荷読出領域１５i,jの外径線が位置する平面パターンとなるように、電荷読出領域１５i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。同様に、図９の平面図において、電荷読出領域１５i,jの内側には、環状のリセットゲート電極２２i,jが配置されているが、破線で示すように、リセットゲート電極２２i,jの外径線より内側の領域に電荷読出領域１５i,jの内径線が位置する平面パターンとなるように、電荷読出領域１５i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図１０の断面図では、電荷読出領域１５i,jの横方向端部が、転送ゲート電極２５i,jの内側端部及びリセットゲート電極２２i,jの外側端部とオーバーラップしていることが示されている。電荷読出領域１５i,jの内側には、環状のリセットゲート電極２２i,jを設けることで、ゲート形状が方形の一般のトランジスタでは避けられない、チャネル側壁酸化膜境界での放射線照射によるオフ時のリーク電流も抑圧することが可能となる。
【００７２】
図９の平面図において、リセットゲート電極２２i,jの内側にはリセットドレイン領域１６i,jが配置されているが、破線で示すように、リセットゲート電極２２i,jの内径線より外側の領域にまでリセットドレイン領域１６i,jの外径線が位置する平面パターンとなるように、リセットドレイン領域１６i,jを構成する第２導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。対応する図１０の断面図では、リセットドレイン領域１６i,jの横方向端部が、リセットゲート電極２２i,jの内側端部とオーバーラップしていることが示されている。
【００７３】
図１０に示すように、リセットゲート電極２２i,jの直下となる基体領域１１の上部には、第１導電型で、基体領域１１よりも高不純物密度のウェル領域１２iが配置されている。平面パターンの図示を省略しているが、ウェル領域１２iはリセットドレイン領域１６i,jを囲むように八角形に配置され、ウェル領域１２iの外径線は、平面パターン上、電荷読出領域１５i,jの外径線と内径線の間に挟まれた八角形の形状をなしている。図１０の断面図では、ウェル領域１２iはリセットドレイン領域１６i,jの側面及び底面の全体を囲むように配置され、ウェル領域１２iの側面が電荷読出領域１５i,jの底面に接していることが分かる。更に、図１０に示すように、電荷生成埋込領域１３とウェル領域１２iとは基体領域１１を介して離間している。
【００７４】
後述するように、電荷生成埋込領域１３から電荷読出領域１５ijへの電荷転送を完全にするため、図示しないが、転送ゲート電極２５i,jと透明電極２１ijの間のスペース領域、および転送ゲート電極２５i,j領域の基体領域１１の表面側に、それぞれ共通ないし個別の注入層を形成しても良い。
【００７５】
図１０に示す第２の実施形態に係る光検出素子では、ウェル領域１２iをｐ型の半導体領域で構成しているので、リセットゲート電極２２i,j、ゲート絶縁膜２３、ウェル領域１２i、電荷読出領域１５i,j及びリセットドレイン領域１６i,jとからなるｎＭＯＳトランジスタでリセットトランジスタを構成している。そして、リセットゲート電極２２i,jに印加する電圧により、電荷読出領域１５i,jに蓄積された電荷をリセットドレイン領域１６i,jへ排出し、電荷読出領域１５i,jに蓄積されている電荷をリセットする。
【００７６】
図１０の断面図の両側の端部側に示されるように、透明電極２１i,jの外側には第１導電型で、基体領域１１よりも高不純物密度の素子分離領域１２oが電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域１２oの表面には第１導電型で、素子分離領域１２oよりも高不純物密度のチャネルストップ領域１７が配置されている。図９の平面図に破線で示すように、熱工程に依存して、透明電極２１i,jの外径線より内側の領域に素子分離領域１２oの内径線が位置する平面パターンとなるように、素子分離領域１２oを構成する第１導電型の不純物元素がマスクレベルで決まるパターンの境界位置よりも横方向に熱拡散していてもよい。
【００７７】
素子分離領域１２oの内径線が、透明電極２１i,jの外径線より等間隔で内側に位置する平面パターンとなることで、素子分離領域１２oの内径線は閉じた幾何学形状をなしている。一方、チャネルストップ領域１７の内径線は、透明電極２１i,jの平面パターンを囲んでおり、チャネルストップ領域１７の内径線も閉じた幾何学形状をなしている。透明電極２１i,jの外側に素子分離領域１２oを配置することで、透明電極２１i,jの直下に構成される電荷生成埋込領域１３の周辺部での暗電流の発生を抑えることが可能となる。
【００７８】
平面パターンの図示を省略しているが、基体領域１１の表面側に配置される電荷生成埋込領域１３のトポロジーも閉じた幾何学形状である。即ち、電荷生成埋込領域１３の外径線は、図９では素子分離領域１２oの内径線と共通となる八角形の形状をなす線であり、電荷生成埋込領域１３の内径線は、図９の平面パターン上、透明電極２１i,jの内径線と共通となる八角形の形状をなしている。このように、基体領域１１の表面側に環状で八角形の電荷生成埋込領域１３が形成され、この環状で八角形の電荷生成埋込領域１３の上に薄いゲート絶縁膜２３を介して、環状で八角形の透明電極２１i,jが設けられている。
【００７９】
透明電極２１i,jは、第１の実施形態に係る光検出素子と同様にドープドポリシリコン膜等で形成すれば、透明電極２１i,jと電荷読出領域１５i,jとの境界を自己整合的に定めることが可能であるので製造プロセス上便利であるが、ＩＴＯ等の酸化物薄膜（透明導電性酸化物）を用いてもよい。
【００８０】
リセットゲート電極２２i,jについても、第１の実施形態に係る光検出素子と同様にドープしたドープドポリシリコンを用いれば、リセットゲート電極２２i,jと電荷読出領域１５i,jとの境界、及びリセットゲート電極２２i,jとリセットドレイン領域１６i,jとの境界を自己整合的に定めることが可能であるので好適である。
【００８１】
第２の実施形態に係る光検出素子においては、透明電極２１i,jに負電圧を印加し、図３に示したのと同様に、透明電極２１i,jがゲート絶縁膜２３を介して電荷生成埋込領域１３の表面に及ぼす表面ポテンシャルを、電荷生成埋込領域１３の表面に電荷生成埋込領域１３の少数キャリアとなる電荷でピニングする。即ち、電荷生成埋込領域１３がｎ型であれば、透明電極２１i,jの直下の電荷読出領域１５i,jの表面に多量の正孔（ホール）による反転層１４が形成され、正孔でピニングされることにより、ゲート絶縁膜２３と半導体との界面の界面準位が不活性化される。そして、第２の実施形態に係る光検出素子に対し、ガンマ線が照射された場合は、薄いゲート絶縁膜２３中にも正孔が発生するが、膜厚が薄いためゲート絶縁膜２３中に生成される正孔の絶対量は僅かである。
【００８２】
図１１は、図１０の断面図に示した横方向の位置に対応して、外側の素子分離領域１２oから、電荷生成埋込領域１３、基体領域１１、電荷読出領域１５i,j、リセットゲート電極２２i,j、を経て中央のリセットドレイン領域１６i,jに至る中心対称のプロファイルとなるポテンシャル分布の例を示した図である。図１１の中央の井戸の底において符号ＲＤで示したレベル、即ち図１１において左上がりの破線からなる斜線のハッチングで示した上端のレベルが、リセットドレイン領域１６i,jの電圧であるリセット電圧ＶＲＤとなる。
【００８３】
第２の実施形態に係る光検出素子においては、図１１に示すように透明電極２１ijの直下のチャネルの空乏化電位は電荷読出領域１５ijの電位より浅く設定されており、透明電極２１ijで光電変換された信号電荷は、転送ゲート電極２５i,jがオンすると電荷読出領域１５ijに転送される。即ち、透明電極２１i,jの直下の電荷生成埋込領域１３で発生した信号電荷（電子）は、図１１の中心方向に向かう矢印で示すように、基体領域１１の表面に形成されるチャネルの表面ポテンシャルを転送ゲート電極２５i,jに印加する電圧で制御することにより、電荷生成埋込領域１３から内側の電荷読出領域１５i,jに転送される。図１１において、転送ゲート電極２５i,jによって、基体領域１１の表面のチャネルを介して転送され、電荷読出領域１５i,jに蓄積された電荷は、右上がりの実線からなる斜線のハッチングで示されている。図１１に示すようなポテンシャル分布のプロファイルを実現することにより、第２の実施形態に係る光検出素子の電荷読出領域１５i,jの容量を小さくでき、信号電荷による変換ゲインを高めることができる。したがって、第２の実施形態に係る光検出素子の電圧感度を高めることが可能となる。
【００８４】
なお、転送ゲート電極２５i,j下のチャネルポテンシャルを適切に設定しないと、電荷生成埋込領域１３から電荷読出領域１５ijへの転送路中にポテンシャルのディップないしバリヤが形成され、不完全転送になる可能性がある。それを避けるため、前述のように、転送ゲート電極２５i,jと透明電極２１ijの間のスペース領域、および転送ゲート電極２５i,j領域の基体領域１１の表面側に、それぞれ共通ないし個別の注入層が形成されていても良い。
【００８５】
第２の実施形態に係る光検出素子の構成の場合、まず透明電極２１i,jの直下の電荷生成埋込領域１３で光電変換された電荷を電荷生成埋込領域１３に一定期間蓄積する。次いで、電荷読出領域１５i,jをリセットしてそのリセット電位を読む。その直後、転送ゲート電極２５i,jをオンすることにより、電荷生成埋込領域１３に蓄積された電荷を電荷読出領域１５i,jに転送し、電荷読出領域１５i,jの信号レベルを読み取る。第２の実施形態に係る光検出素子の動作では、リセットレベルと、その直後に読み取る信号レベルにはノイズ相関がある。そのため、後述するように、カラム回路等でリセットレベルと信号レベルの差を読み取る相関２重サンプリング動作を行えば、オフセットだけでなくリセットノイズも除去された、低ノイズの正味の信号を得ることができる。
【００８６】
−−第２の実施形態に係る固体撮像装置−−
図９及び図１０に示した構造の光検出素子を単位画素とし、多数の単位画素をマトリクス状に２次元配列すれば、本発明の第２の実施形態に係る固体撮像装置（２次元イメージセンサ）のピクセルアレイ領域を実現できる。説明の便宜上、ピクセルアレイ領域を構成している多数の単位画素のマトリクス状配列のうち、図１２では、第１の実施形態に係る固体撮像装置と同様に、４つの単位画素を２×２のマトリクス状に２次元配列した平面構造によって、第２の実施形態に係る固体撮像装置のピクセルアレイ領域を模式的に説明する。即ち、図１２に示す第２の実施形態に係る固体撮像装置は、左上の（ｉ，ｊ）番目の画素、右上の（ｉ，ｊ＋１）番目の画素、左下の（ｉ−１，ｊ）番目の画素及び右下の（ｉ−１，ｊ＋１）番目の画素によって、ピクセルアレイ領域のうちの２×２のマトリクス構造を構成している場合の平面パターンの一例を示したものである。
【００８７】
図１２の左上に示す第２の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素の断面構造は、図１０に示した光検出素子を単位画素とするものであるから、図１０に示した光検出素子の断面構造と同様である。よって、図１２の平面図には図１０に示した基体領域１１、ゲート絶縁膜２３及び電荷生成埋込領域１３等が表現されていないが、（ｉ，ｊ）番目の画素の断面構造は、基本的に図１０に示した断面構造と全く同様である。
【００８８】
即ち、図１２の左上に示す第２の実施形態に係る固体撮像装置を構成する（ｉ，ｊ）番目の画素は、第１導電型の半導体からなる基体領域（図示省略）と、基体領域の上面に接して設けられたゲート絶縁膜（図示省略）と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型の電荷生成埋込領域（図示省略）と、電荷生成埋込領域の内径側の位置の基体領域の上部に環状に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i,jと、電荷読出領域１５i,jから離間し、電荷読出領域１５i,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i,jと、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１i,jと、電荷読出領域１５i,jとリセットドレイン領域１６i,jとの間の基体領域の上方となるゲート絶縁膜上に設けられたリセットゲート電極２２i,jとを備える。図１２では図示を省略しているが、図１０に示した断面構造と同様に、電荷生成埋込領域と電荷読出領域１５i,jは、基体領域１１を介して互いに離間しており、電荷生成埋込領域１３と電荷読出領域１５i,jとの間の基体領域１１の上方となるゲート絶縁膜２３の上に転送ゲート電極２５i,jが配置されている。転送ゲート電極２５i,jに印加する電圧により、電荷生成埋込領域１３から電荷読出領域１５i,jへ信号電荷が転送される。リセットゲート電極２２i,jの直下となる基体領域の上部には、第１導電型で、基体領域よりも高不純物密度のウェル領域１２iが配置されている。図１０に示した断面構造と同様に、透明電極２１i,jの外側には第１導電型で、基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように配置されている。更に素子分離領域の表面には第１導電型で、素子分離領域よりも高不純物密度のチャネルストップ領域１７が配置されている。
【００８９】
同様に、図１２の右上に示すように、２次元マトリクス中の（ｉ，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に環状に埋め込まれた第２導電型電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i,j+1と、電荷読出領域１５i,j+1から離間し電荷読出領域１５i,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i,j+1と、電荷生成埋込領域１３の上方となるゲート絶縁膜上に環状に設けられた透明電極２１i,j+1と、電荷読出領域１５i,j+1とリセットドレイン領域１６i,j+1との間の上方に設けられたリセットゲート電極２２i,j+1とを備える。図１０の構造と同様に、電荷生成埋込領域と電荷読出領域１５i,j+1は、基体領域１１を介して互いに離間しており、電荷生成埋込領域１３と電荷読出領域１５i,j+1との間の基体領域１１の上方となるゲート絶縁膜２３の上に転送ゲート電極２５i,j+1が配置されている。転送ゲート電極２５i,j+1に印加する電圧により、電荷生成埋込領域１３から電荷読出領域１５i,j+1へ信号電荷が転送される。リセットゲート電極２２i,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２iが配置され、更に、透明電極２１i,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が、（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００９０】
又、図１２の左下に示すように、２次元マトリクス中の（ｉ−１，ｊ）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i-1,jと、電荷読出領域１５i-1,jの内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i-1,jと、電荷生成埋込領域１３の上方に設けられた透明電極２１i-1,jと、電荷読出領域１５i-1,jとリセットドレイン領域１６i-1,jとの間の上方に設けられたリセットゲート電極２２i-1,jとを備える。図１０の構造と同様に、電荷生成埋込領域と電荷読出領域１５i-1,jは、基体領域１１を介して互いに離間しており、電荷生成埋込領域１３と電荷読出領域１５i-1,jとの間の基体領域１１の上方となるゲート絶縁膜２３の上に転送ゲート電極２５i-1,jが配置されている。転送ゲート電極２５i-1,jに印加する電圧により、電荷生成埋込領域１３から電荷読出領域１５i-1,jへ信号電荷が転送される。リセットゲート電極２２i-1,jの下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２i-1が配置され、更に、透明電極２１i-1,jの外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ，ｊ）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００９１】
更に、図１２の右下に示すように、２次元マトリクス中の（ｉ−１，ｊ＋１）番目の画素は、第１導電型の基体領域と、基体領域の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して基体領域の上部に埋め込まれた第２導電型電荷生成埋込領域と、電荷生成埋込領域の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度の第２導電型の電荷読出領域１５i-1,j+1と、電荷読出領域１５i-1,j+1の内径側に埋め込まれた、電荷生成埋込領域よりも高不純物密度のリセットドレイン領域１６i-1,j+1と、電荷生成埋込領域１３の上方に設けられた透明電極２１i-1,j+1と、電荷読出領域１５i-1,j+1とリセットドレイン領域１６i-1,j+1との間の上方に設けられたリセットゲート電極２２i-1,j+1とを備える。図１０の構造と同様に、電荷生成埋込領域と電荷読出領域１５i-1,j+1は、基体領域１１を介して互いに離間しており、電荷生成埋込領域１３と電荷読出領域１５i-1,j+1との間の基体領域１１の上方となるゲート絶縁膜２３の上に転送ゲート電極２５i-1,j+1が配置されている。転送ゲート電極２５i-1,j+1に印加する電圧により、電荷生成埋込領域１３から電荷読出領域１５i-1,j+1へ信号電荷が転送される。リセットゲート電極２２i-1,j+1の下方には、第１導電型で基体領域よりも高不純物密度のウェル領域１２i-1が配置され、更に、透明電極２１i-1,j+1の外側には第１導電型で基体領域よりも高不純物密度の素子分離領域が電荷生成埋込領域１３を囲むように、（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。そして、素子分離領域の表面には第１導電型で素子分離領域よりも高不純物密度のチャネルストップ領域１７が（ｉ−１，ｊ）番目の画素及び（ｉ，ｊ＋１）番目の画素等の他の画素の領域から連続した領域として配置されている。
【００９２】
図１２に示すように、２次元マトリクス中の（ｉ，ｊ）番目の画素の電荷読出領域１５i,jには、コンタクトホール３１i,jを介して右下方向に向かう表面配線３２i,jの一方の端部が接続され、表面配線３２i,jの他方の端部には、読出回路部２９i,jの増幅トランジスタＱＡi,jのゲート電極が接続されている。
【００９３】
即ち、図１２に示す回路構成では、電荷読出領域１５i,jは、リセットトランジスタのソース領域として機能しているので、電荷読出領域１５i,jに増幅トランジスタＱＡi,jのゲート電極とリセットトランジスタＴＲi,jのソース領域が接続されていることになる。
【００９４】
なお、図１２に示した表面配線３２i,jは、模式的な等価回路上の例示的表示であって、現実には図１２に示すような右下方向に向かう配線である必要はない。増幅トランジスタＱＡi,jのソース領域には画素選択トランンジスタ（スイッチングトランジスタ）ＴＳi,jのドレイン領域が接続され、増幅トランジスタＱＡi,jのドレイン領域には電源配線ＶDDが接続されている。画素選択トランンジスタＴＳi,jのソース領域には、ｊ番目の列に沿って配列された垂直信号線Ｂjが接続され、画素選択トランンジスタＴＳi,jのゲート電極には、ｉ行目の選択信号ＳＬ（ｉ）が入力される。電荷読出領域１５i,jに転送された電荷量に相当する電圧によって、増幅トランジスタＱＡi,jで増幅された出力が、画素選択トランンジスタＴＳi,jを介して垂直信号線Ｂjに出力される。
【００９５】
図１２において、読出回路部２９i,jを示す八角形の外径線は、増幅トランジスタＱＡi,j及び画素選択トランンジスタＴＳi,jを形成するためのフィールド絶縁膜領域の外側境界を示す。読出回路部２９i,jの中の増幅トランジスタＱＡi,jの活性領域及び画素選択トランンジスタＴＳi,jの活性領域との間にはフィールド絶縁膜に相当する厚い酸化膜が形成される。透明電極２１i,jのパターンが配置された基体領域の表面と読出回路部２９i,jのパターンが配置された基体領域の表面との間には、厚い酸化膜は存在せず、基体領域の表面には図１０の断面図に例示したのと同様の素子分離領域１２oとチャネルストップ領域１７が２次元マトリクス中の他の画素の領域から連続した領域として配置されている。
【００９６】
図１２に示した増幅トランジスタＱＡi,j及び画素選択トランンジスタＴＳi,jは、耐放射線特性を持たせるため、リング型や図８に示すようなπ型のゲート構造にすることも可能であることは、第１の実施形態に係る固体撮像装置と同様である。（ｉ，ｊ＋１）番目の画素の電荷読出領域１５i,j+1、（ｉ−１，ｊ）番目の画素の電荷読出領域１５i-1,j及び（ｉ−１，ｊ＋１）番目の画素の電荷読出領域１５i-1,j+1等の構造等、他は、第１の実施の形態に係る固体撮像装置と実質的に同様であるので、重複した説明を省略する。
【００９７】
第２の実施形態に係る固体撮像装置においては、既に図３を用いて説明したように、それぞれの画素の電荷生成埋込領域１３がｎ型の場合は、それぞれの画素の透明電極２１i,jに負電圧を印加することにより、それぞれの画素のゲート絶縁膜２３中にガンマ線の照射によって生成される正孔の作用が打ち消される。したがって、第２の実施形態に係る固体撮像装置において、暗電流の増大は抑圧され、暗電流によるノイズが少なく、又信号動作マージンとしてのダイナミックレンジも維持された画像を得ることができることも、第１の実施形態に係る固体撮像装置と同様である。
【００９８】
第２の実施形態に係る固体撮像装置は、第１の実施形態に係る固体撮像装置とは動作が異なる。まず、それぞれの画素の透明電極２１i,j，２１i,j+1，２１i-1,j及び２１i-1,j+1の直下の電荷生成埋込領域１３で光電変換された電荷は、それぞれ対応する電荷生成埋込領域１３に一定期間蓄積される。画素からの信号読み出しは行単位で行われる。まずｉ行について、垂直シフトレジスタから選択信号ＳＬ（ｉ）によりこの行を選択し、更に垂直シフトレジスタにより電荷読出領域１５i,j，１５i,j+1等のリセット動作を行った後、リセットレベルを読む。次いで垂直シフトレジスタにより転送ゲート電極２５i,j，２５i,j+1等をオンすることにより、それぞれ対応する電荷生成埋込領域１３に蓄積された電荷を電荷読出領域１５i,j，１５i,j+1等に転送し、電荷読出領域１５i,j，１５i,j+1等の信号レベルを読み取る。
【００９９】
その後、次の（ｉ−１行）について、垂直シフトレジスタから選択信号ＳＬ（ｉ−１）によりこの行を選択し、更に垂直シフトレジスタにより電荷読出領域１５i-1,j及び１５i-1,j+1等のリセット動作を行った後、リセットレベルを読む。次いで垂直シフトレジスタによりそれぞれ対応する転送ゲート電極２５i-1,j及び２５i-1,j+1等をオンすることにより、それぞれの電荷生成埋込領域１３に蓄積された電荷を、それぞれ対応する電荷読出領域１５i-1,j及び１５i-1,j+1等に転送し、電荷読出領域１５i,j，１５i,j+1等の信号レベルを読み取る。
【０１００】
画素から読み出された信号は、各列毎に周辺回路に設けられたカラム処理回路で、リセットレベルと信号レベルの差を読み取る相関２重サンプリング動作が施されることにより、オフセット等が除去された正味の信号のみが順次出力される。更に、第２の実施形態に係る固体撮像装置の場合には、リセットレベルと、その直後に読み取られる信号レベルにはノイズ相関がある。したがって、相関２重サンプリング動作により、オフセットだけでなくリセットノイズも除去された、低ノイズで高感度の正味の信号を得ることができる。
【０１０１】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０２】
例えば、既に述べた第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）について例示的に説明したが、本発明の固体撮像装置は２次元固体撮像装置のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクス中の１行分のみの配列を用いて１次元固体撮像装置（ラインセンサ）としてよいことは、上記の開示の内容から容易に理解できるはずである。
【０１０３】
即ち、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１０４】
１１…基体領域
１２i…ウェル領域
１２o…素子分離領域
１３…電荷生成埋込領域
１４…反転層
１５i,j，１５i,j+1，１５i-1,j，１５i-1,j+1…電荷読出領域
１６i,j，１６i,j+1，１６i-1,j，１６i-1,j+1…リセットドレイン領域
１７…チャネルストップ領域
２１i,j，２１i,j+1，２１i-1,j，２１i-1,j+1…透明電極
２２i,j，２２i,j+1，２２i-1,j，２２i-1,j+1…リセットゲート電極
２３…ゲート絶縁膜
２５i,j，２５i,j+1，２５i-1,j，２５i-1,j+1…転送ゲート電極
２９i,j，２９i,j+1，２９i-1,j，２９i-1,j+1…読出回路部
３１i,j，３１i,j+1，３１i-1,j，３１i-1,j+1…コンタクトホール
３２i,j，３２i,j+1，３２i-1,j，３２i-1,j+1…表面配線
３３i,j，３３i,j+1，３３i-1,j，３３i-1,j+1…コンタクトホール
５１…ドレイン領域
５２…ソース／ドレイン共通領域
５３ｂ，５３ｄ…リーク阻止領域
５４…ソース領域
６１，６４…表面配線
６２，６３…ゲート電極
Ｂj，Ｂj+1…垂直信号線
ＱＡi,j，ＱＡi,j+1，ＱＡi-1,j，ＱＡi-1,j+1…増幅トランジスタ
ＴＲi,j，ＴＲi,j+1，ＴＲi-1,j，ＴＲi-1,j+1…リセットトランジスタ
ＴＳi,j，ＴＳi,j+1，ＴＳi-1,j，ＴＳi-1,j+…画素選択トランンジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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