(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１の領域に配置された第１の回路と
前記基板の第２の領域に配置され、前記第１の回路と選択的に動作する第２の回路と、
前記第２の領域に配置され、前記第１の回路に接続された第１のインダクタと、
前記第１の領域に配置され、前記第２の回路に接続された第２のインダクタと、を備えた半導体装置。
【請求項２】
平面視において、前記第２のインダクタを囲むように形成された第１のガードリングと、
平面視において、前記第１のインダクタを囲むように形成された第２のガードリングと、をさらに備え
前記第１のガードリングが、前記第１の回路の電源ライン又はグランドラインとなっており、
前記第２のガードリングが、前記第２の回路の電源ライン又はグランドラインとなっている請求項１に記載の半導体装置。
【請求項３】
前記第１の回路と前記第２の回路に含まれる配線層により形成されたシールドパターンと、
前記配線層が、前記シールドパターンの上に形成されたパッシベーション層、を備え、
前記第１のインダクタと前記第２のインダクタとが前記パッシベーション層の上に配置されている請求項１に記載の半導体装置。
【請求項４】
前記第１の領域から前記第２の領域に渡って設けられた第１の配線を介して、前記第１の回路と前記第１のインダクタが接続され、
前記第２の領域から前記第１の領域に渡って設けられた第２の配線を介して、前記第２の回路と前記第２のインダクタが接続されている請求項１に記載の半導体装置。
【請求項５】
前記第１の回路と前記第１のインダクタとを備えた受信回路と、
前記第２の回路と前記第２のインダクタとを備えた送信回路と、を備えた請求項１に記載の半導体装置。
【請求項６】
前記受信回路が受信信号を増幅する受信用アンプ回路を含み、
前記送信回路が送信信号を増幅する送信用アンプ回路を含み、
前記受信用アンプ回路が前記第１の回路と前記第１のインダクタとを備え、
前記送信用アンプ回路が前記第２の回路と前記第２のインダクタとを備えている請求項５に記載の半導体装置。
【請求項７】
請求項５に記載の半導体装置を備えた通信回路であって、
無線信号を送受信するアンテナと、
前記受信回路、及び前記送信回路を選択的に前記アンテナへ接続するスイッチと、を備えた通信回路。
【請求項８】
請求項５に記載の半導体装置を備えた通信回路であって、
前記受信回路が前記第１のインダクタと並列に接続されたスイッチと、
前記スイッチ、及び前記第１のインダクタに接続された受信側アンプと、
トランスフォーマを介して、前記第２のインダクタに結合された送信側アンプと、を備え、
受信処理時には、前記スイッチがオフし、送信処理時には前記スイッチがオンする通信回路。
【請求項９】
前記第１の回路及び前記第２の回路のそれぞれがキャパシタ及びＭＯＳトランジスタの少なくとも一方を含んでいる請求項１に記載の半導体装置。
【請求項１０】
前記第１の領域と前記第２の領域が隣接して配置されている請求項１に記載の半導体装置。
【請求項１１】
請求項１に記載の半導体装置を備えた通信回路であって、
前記第１の回路が第１の周波数帯の高周波信号を用いて通信処理を行い、
前記第２の回路が前記第１の周波数帯と異なる第２の周波数帯の高周波信号を用いて通信処理を行う通信回路。
【請求項１２】
前記第１の回路と前記第１のインダクタとを備え、前記第１の周波数帯の高周波信号を発生する第１の発振器を備え、
前記第２の回路と前記第２のインダクタとを備え、前記第２の周波数帯の高周波信号を発生する第２の発振器と、を有する請求項１１に記載の通信回路。
【請求項１３】
前記第１の発振器と前記第１の発振器との間で、信号パスを切り替えるスイッチと、をさらに備えた請求項１２に記載の通信回路。
【請求項１４】
基板と、
前記基板上に形成された第１のインダクタと、
前記基板上に形成され、平面視において前記第１のインダクタとずれて配置された第２のインダクタと、
平面視において前記第２のインダクタと重複するように配置され、前記第２のインダクタの非動作時に動作する回路と、
平面視において前記第１のインダクタと重複するように配置され、前記第１のインダクタの非動作時に動作する回路と、を備えた半導体装置。
【請求項１５】
前記第１のインダクタが第１の周波数帯の高周波信号を発生するための第１の発振器に用いられ、
前記第２のインダクタが第２の周波数帯の高周波信号を発生するための第２の発振器に用いられている請求項１４に記載の半導体装置。
【請求項１６】
前記基板上に形成され、平面視において第１及び第２のインダクタとずれて配置された第３のインダクタと、
平面視において前記第３のインダクタと重複するように配置され、前記第３のインダクタの非動作時に動作する回路と、を備えた請求項１４に記載の半導体装置。
【請求項１７】
前記第１のインダクタが第１の周波数帯の高周波信号を発生するための第１の発振器に用いられ、
前記第２のインダクタが前記第１の周波数帯と異なる第２の周波数帯の高周波信号を発生するための第２の発振器に用いられ、
前記第３のインダクタが前記第１及び第２の周波数帯と異なる第３の周波数帯の高周波信号を発生するための第３の発振器に用いられている請求項１６に記載の半導体装置。
【請求項１８】
請求項１５に記載の半導体装置を備えた通信回路であって、
前記第１の周波数帯の高周波信号を用いた第１の通信方式と、前記第２の周波数帯の高周波信号を用いた第２の通信方式とを切り替えるスイッチを備えた通信回路。
【請求項１９】
基板に設けられた受信回路と送信回路とを備えた通信回路であって、
受信回路は、
前記基板の第１の領域に形成された第１の回路と、
前記基板の第２の領域に形成された第１のインダクタと、を備え、
前記送信回路は、
前記基板の前記第２の領域に形成された第２の回路と、
前記基板の前記第１の領域に形成された第２のインダクタと、を備えた通信回路。
【請求項２０】
前記第１のインダクタの直下に前記第２の回路が配置され、
前記第２のインダクタの直下に前記第１の回路が配置されている請求項１９に記載の通信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、及び通信回路に関する。
【背景技術】
【０００２】
特許文献１には、２つのスパイラルインダクタを備える電圧制御発振器が開示されている。特許文献１の電圧制御発振器では、スパイラルインダクタが基板の表面に設けられている。具体的には、スパイラルインダクタは、最上層配線の上に配置されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−６１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された電圧制御発振器では、インダクタの直下に可変キャパシタ及びＣＭＯＳで形成された負性抵抗部が配置されている。したがって、インダクタから発生する逆起電流が、負性抵抗部のノイズとなってしまうおそれがある。特に、高速、高周波数で動作している回路では、容量性のインピーダンスが小さくなってしまう。よって、簡単にノイズが伝搬してしまうことが課題となる。このように、特許文献１の回路構成では、インダクタで発生するノイズの影響を受けやすいという問題点がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、第１のインダクタと、第２のインダクタと、平面視において、第１のインダクタとずれて配置され、第２のインダクタと接続された第２の回路と、を備えたものである。
【発明の効果】
【０００７】
前記一実施の形態によれば、インダクタで発生するノイズの影響を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１にかかる半導体装置の構成を示す平面図である。
【図２】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図３】本実施の形態にかかる半導体装置を搭載した通信回路の構成を示す図である。
【図４】半導体装置を備えたＬＮＡの一例を示す回路図である。
【図５】半導体装置を備えたＰＡの一例を示す回路図である。
【図６】実施の形態２にかかる半導体装置の構成を示す平面図である。
【図７】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図８】実施の形態３にかかる半導体装置の構成を示す断面図である。
【図９】半導体装置のシールドパターンの一例を示す平面図である。
【図１０】半導体装置のシールドパターンの一例を示す平面図である。
【図１１】実施の形態４にかかる通信回路の回路構成図である。
【図１２】図１１に示す通信回路の送信モードの動作を説明するための図である。
【図１３】図１１に示す通信回路の受信モードの動作を説明するための図である。
【図１４】実施の形態５にかかる通信回路の構成を模式的に示す図である。
【図１５】第１の発振器の回路構成の一例を示す図である。
【図１６】第２の発振器の回路構成の一例を示す図である。
【図１７】実施の形態６にかかる半導体装置の構成を示す平面図である。
【図１８】実施の形態６にかかる半導体装置を搭載した通信回路の一例を示す図である。
【図１９】変形例にかかる通信回路の構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１０】
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ  ｃｏｍｐｕｔｅｒ  ｒｅａｄａｂｌｅ  ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００１１】
実施の形態１．
（半導体装置の構成）
本実施の形態に係る半導体装置の構成について、図１、及び図２を用いて説明する。図１は半導体装置１００の構成を示す平面図である。図２は、図１のＩＩ−ＩＩ断面図である。図１、図２に示すように、半導体装置１００は、基板１０１と、第１のインダクタ１１３と、第２のインダクタ１２３と、端子１４１とを備えている。なお、図２では、基板１０１と垂直な方向をＺ方向としている。半導体装置１００は、複数のインダクタを有する半導体チップである。図１に示すように、基板１０１と平行な平面をＸＹ平面としている。Ｘ方向、Ｙ方向、及びＺ方向は、互いに直交する方向である。
【００１２】
図１に示すように、基板１０１はＸ方向、及びＹ方向に沿った端辺を有する矩形となっている。基板１０１は、Ｓｉ基板などの半導体基板である。基板１０１は、第１の領域１１０と第２の領域１２０とを有している。第１の領域１１０と第２の領域１２０とは、トランジスタなどの半導体回路が形成される回路形成領域となる。
【００１３】
ＸＹ平面視において、第１の領域１１０と第２の領域１２０とは、ずれて配置されている。すなわち、ＸＹ平面視において、第１の領域１１０は第２の領域１２０と重なっていない。第１の領域１１０と第２の領域１２０はそれぞれ矩形状となっているが、第１の領域１１０と第２の領域１２０の平面形状は特に限定されるものではない。第１の領域１１０と第２の領域１２０とは、Ｘ方向に隣接して配置されている。
【００１４】
第１の領域１１０には、第２のインダクタ１２３が配置されている。第２のインダクタ１２３は、第２の領域１２０に設けられた第２の回路１３２に接続されている。すなわち、第２の領域１２０に設けられた第２の回路１３２を介して、第２のインダクタ１２３に電流が供給される。これにより、第２のインダクタ１２３が動作する。第２の領域１２０には、第１のインダクタ１１３が配置されている。第１のインダクタ１１３は、第１の領域１１０に設けられた第１の回路１３１に接続されている。すなわち、第１の領域１１０に設けられた第１の回路１３１を介して、第１のインダクタ１１３に電流が供給される。これにより、第１のインダクタ１１３が動作する。第１のインダクタ１１３、及び第２のインダクタ１２３は、それぞれ、ＸＹ平面視において、渦巻き状に巻かれた配線パターンにより形成されている。
【００１５】
基板１０１の−Ｙ方向の端部には、端子１４１が設けられている。図１では、６個の端子がＸ方向に並んで配列されている。端子１４１は、第１及び第２の回路に信号を入出力するための入出力端子である。さらに、端子１４１には、第１のインダクタ１１３と第２のインダクタ１２３に流れる電流が供給されていてもよい。
【００１６】
基板１０１上には、第１の回路１３１と第２の回路１３２とが設けられている。第１の回路１３１は、第１の領域１１０内に形成されている。第２の回路１３２は、第１の領域１１０内に形成されている。第１の回路１３１、及び第２の回路１３２は、それぞれのＣＭＯＳトランジスタ１０２やキャパシタ（図２では不図示）などを有する半導体回路である。
【００１７】
さらに、ＣＭＯＳトランジスタ１０２の上には、複数の配線層１０３〜１０７が形成されている。第１の回路１３１の各素子を接続する。同様に、複数の配線層１０３〜１０７は、第２の回路１３２の各素子を接続する。
【００１８】
図２では、５層の配線層１０３〜１０７が、ＣＭＯＳトランジスタ１０２の上に配置されているが、配線層の層数は特に限定されるものではない。配線層１０３〜１０７は、配線と、配線を覆うように形成された層間絶縁膜とを備えている。例えば、配線層１０３は、配線１０３ｃと層間絶縁膜１０３ｄとを備えている。そして、層間絶縁膜１０３ｄが配線１０３ｃを覆っている。同様に、配線層１０４〜１０７は、それぞれ配線１０４ｃ〜１０７ｃと、層間絶縁膜１０４ｄ〜１０７ｄとを備えている、さらに、異なる配線層の配線１０３ｃ〜１０７ｃは、ビア１０９を介して接続されている。すなわち、半導体装置１００は、異なる層の配線１０３ｃ〜１０７ｃを接続するためのビア１０９を有している。
【００１９】
第２のインダクタ１２３、及び第１のインダクタ１１３は、主に、最上層の配線層である配線層１０７によって形成されている。さらに、第２のインダクタ１２３は、第１の領域１１０から第２の領域１２０に渡って設けられた配線１０５ｃを介して、第２の回路１３２と接続されている。第１のインダクタ１１３は、第２の領域１２０から第１の領域１１０に渡って設けられた配線１０６ｃを介して、第１の回路１３１に接続されている。なお、第１の領域１１０から第２の領域１２０まで延びる配線１０５ｃ、１０６ｃは、配線層１０５、又は配線層１０６で設けられているが、配線層１０３〜１０７のいずれの層で設けられていてもよい。さらには、第１の領域１１０と第２の領域１２０と配線は、２層以上の配線層で設けられていてもよい。
【００２０】
このように、ＸＹ平面視において、第１の回路１３１と第２のインダクタ１２３とが重複し、第２の回路１３２と第１のインダクタ１１３とが重複している。換言すると、ＸＹ平面視において、第２のインダクタ１２３と第２の回路１３２は重複しておらず、第１のインダクタ１１３と第１の回路１３１とは重複していない。
【００２１】
ここで、第１の回路１３１と第２の回路１３２とは選択的に動作する。第１の回路１３１が動作していないときに、第２の回路１３２が動作する。また、第２の回路１３２が動作していないときに第１の回路１３１が動作する。換言すると、第１の回路１３１と第２の回路１３２とは同時に動作をしない。
【００２２】
第１の回路１３１は第１のインダクタ１１３と接続されている。第２の回路１３２は第２のインダクタ１２３と接続されている。したがって、第１の回路１３１の動作中に、第１のインダクタ１１３に電流が供給される。第２の回路１３２の動作中に第１のインダクタ１１３に電流が供給される。換言すると、第１の回路１３１の動作中には、第２のインダクタ１２３には電流が供給されない。第２の回路１３２の動作中には、第１のインダクタ１１３には電流が供給されない。
【００２３】
第１の回路１３１は、第２のインダクタ１２３の直下に配置されており、ＸＹ平面視において、第１のインダクタ１１３とはずれて配置されている。第２のインダクタ１２３は、第１のインダクタ１１３よりも第１の回路１３１に近接している。ここで、第１の回路１３１の動作中において、第１のインダクタ１１３には電流が供給されており、第２のインダクタ１２３には電流が供給されていない。
【００２４】
上記半導体装置によれば、第１の回路１３１の動作中には、第２のインダクタ１２３で逆起電流が発生しないため、第２のインダクタ１２３は第１の回路１３１に対するノイズを発生しない。第１の回路１３１の動作中には、第２のインダクタ１２３で逆起電流が発生するが、ＸＹ平面視において、第１の回路１３１は第１のインダクタ１１３とはずれて配置されている。よって、第１のインダクタ１１３がノイズを発生したとしても、第１の回路１３１に対する影響はほとんどない。よって、インダクタに起因するノイズの影響を低減することができる。
【００２５】
同様に、上記半導体装置によれば、第２の回路１３２は、第１のインダクタ１１３の直下に配置されており、ＸＹ平面視において、第２のインダクタ１２３とはずれて配置されている。第１のインダクタ１１３は、第２のインダクタ１２３よりも第２の回路１３２に近接している。ここで、第２の回路１３２の動作中において、第２のインダクタ１２３には電流が供給されており、第１のインダクタ１１３には電流が供給されていない。
【００２６】
第２の回路１３２の動作中には、第１のインダクタ１１３で逆起電流が発生しないため、第１のインダクタ１１３は第２の回路１３２に対するノイズを発生しない。第２の回路１３２の動作中には、第１のインダクタ１１３で逆起電流が発生するが、ＸＹ平面視において、第２の回路１３２は第２のインダクタ１２３とはずれて配置されている。よって、第２のインダクタ１２３がノイズを発生したとしても、第２の回路１３２に対する影響はほとんどない。よって、インダクタに起因するノイズの影響を低減することができる。
【００２７】
このように、同時に動作する第１の回路１３１と第１のインダクタ１１３とが、ＸＹ平面視において、重複していない。このため、第１のインダクタ１１３に起因するノイズが第１の回路１３１に与える影響を低減することができる。同様に、同時に動作する第２の回路１３２と第２のインダクタ１２３とが、ＸＹ平面視において、重複していない。このため、第２のインダクタ１２３に起因するノイズが第２の回路１３２に与える影響を低減することができる。
【００２８】
また、ＸＹ平面視において、同時に動作しない第１の回路１３１と第２のインダクタ１２３とが重複している。さらに、ＸＹ平面視において、同時に動作しない第２の回路１３２と第１のインダクタ１１３とが重複している。したがって、回路面積の増大を抑制することができる。すなわち、第１のインダクタ１１３、及び第２のインダクタ１２３は小型化が困難であるため、半導体回路において、第１のインダクタ１１３、及び第２のインダクタ１２３が占有する面積が大きくなる。しかしながら、第１のインダクタ１１３に第２の回路１３２を重複させ、第２のインダクタ１２３に第１の回路１３１を重複させることができる。
【００２９】
このため、上記半導体装置によれば、第１のインダクタ１１３、第２のインダクタ１２３の直下の領域を有効に活用することができ、回路面積の増大を抑制することができる。第１のインダクタ１１３、第２のインダクタ１２３の直下に、その他の回路が配置できるため、チップサイズを小さくすることが可能である。
【００３０】
また、半導体装置１００ｃは、基板１０１と、基板１０１上に形成された第１のインダクタ１１３と、基板１０１上に形成され、平面視において第１のインダクタ１１３とずれて配置された第２のインダクタ１２３とを備えている。さらに、半導体装置１００は、平面視において第２のインダクタ１２３と重複するように配置され、第２のインダクタ１２３の非動作時に動作する第１の回路１３１を備えている。半導体装置１００は、平面視において第１のインダクタ１１３と重複するように配置され、第１のインダクタ１１３の非動作時に動作する第２の回路１３２と、を備えている。
【００３１】
この構成により、上記半導体装置によれば、インダクタから発生する逆起電流によるノイズの影響を低減することができる。よって、半導体チップ上の第１のインダクタ１１３、第２のインダクタ１２３の下に、その他の回路（第１の回路１３１、第２の回路１３２）が配置できチップサイズが小さくできる。
【００３２】
（半導体装置１００の適用例）
次に、半導体装置１００が適用される通信回路について、図３を用いて説明する。図３は、半導体装置１００を搭載した通信回路１０の構成を示す図である。通信回路１０は、他の機器と無線通信を行うための回路である。そのため、通信回路１０は、受信処理を行うための受信回路ＲＸと、送信処理を行うための送信回路ＴＸとを備えている。より具体的には、通信回路１０は、アンテナ１１と、スイッチ１２と、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１３と、フィルタ１４と、ミキサ１５と、Ｉ／Ｆフィルタ１６と、ベースバンド回路１７と、発振器１８と、ミキサ１９と、フィルタ２０と、ＰＡ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ）２１と、を備えている。
【００３３】
受信回路ＲＸは、アンテナ１１と、スイッチ１２と、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１３と、フィルタ１４と、ミキサ１５と、Ｉ／Ｆフィルタ１６と、ベースバンド回路１７と、発振器１８と、を備えている。送信回路ＴＸは、発振器１８と、ミキサ１９と、フィルタ２０と、ＰＡ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ）２１と、スイッチ１２と、アンテナ１１と、を備えている。なお、アンテナ１１、スイッチ１２、ベースバンド回路１７、及び発振器１８は、送信回路ＴＸと受信回路ＲＸとで共用されている。
【００３４】
アンテナ１１は、空間からの電波を高周波信号として受信し、高周波信号を電波として空間に送信する。スイッチ１２は、送信か受信に応じて、高周波信号のパスを切り替える。すなわち、受信時には、スイッチ１２は、アンテナ１１とＬＮＡ１３とを接続し、送信時にはアンテナ１１とＰＡ２１とを接続される。
【００３５】
まず、受信回路ＲＸについて説明する。ＬＮＡ１３にはアンテナ１１からスイッチ１２を介して高周波信号が受信信号として入力される。ＬＮＡ１３は、受信信号を増幅する受信用アンプ回路である。ＬＮＡ１３は、受信信号をフィルタ１４に出力する。フィルタ１４は、受信信号に含まれる不要な帯域成分を除去する。そして、フィルタ１４からの受信信号は、ミキサ１５に入力される。
【００３６】
発振器１８は、所定の周波数を有するローカル信号を発生している。発振器１８は、ローカル信号をミキサ１５に出力する。ミキサ１５は、ローカル信号を用いて、受信信号を復調する。ミキサ１５により復調された受信信号は、Ｉ／Ｆフィルタ１６を介して、ベースバンド回路１７に入力される。ベースバンド回路１７は、Ａ／Ｄ変換器やベースバンドプロセッサ等を有している。ベースバンド回路１７は、受信信号に基づいて受信データを生成する。例えば、ベースバンド回路１７は、受信信号に対してベースバンド処理を行うことで、受信データを生成する。このようにして、受信回路ＲＸは、受信処理を行う。
【００３７】
次に、送信回路ＴＸについて、説明する。ベースバンド回路１７は、Ｄ／Ａ変換器などを有しており、送信データに基づいて、ベースバンド信号である送信信号を生成する。ベースバンド回路１７は送信信号をミキサ１９に出力する。また、発振器１８は、ローカル信号をミキサ１９に出力する。ミキサ１９は、ローカル信号を用いて、送信信号を変調する。ミキサ１９は、変調後の送信信号をフィルタ２０に出力する。フィルタ２０は、送信信号に含まれる不要な帯域成分を除去する。フィルタ２０は、送信信号をＰＡ２１に出力する。ＰＡ２１は、送信信号を増幅する送信用アンプ回路である。ＰＡ２１は、スイッチ１２を介して、送信信号をアンテナ１１に出力する。このようにして、送信回路ＴＸが送信処理を行う。
【００３８】
通信回路１０において、送信処理と受信処理は、択一的に実行される。すなわち、送信処理と受信処理は同時には実行されない。そのため、スイッチ１２がアンテナ１１の接続先を切り替えている。送信処理が実行されている時には、スイッチ１２が信号パスを送信回路側に切り替える。受信処理が実行されている時には、スイッチ１２が信号パスを受信回路ＲＸ側に切り替える。
【００３９】
そのため、受信回路ＲＸのＬＮＡ１３と、送信回路ＴＸのＰＡ２１とは、選択的に動作する回路となる。したがって、図１、及び図２に示した半導体装置１００において、ＬＮＡ１３が、第１の回路１３１と第１のインダクタ１１３とを備え、ＰＡ２１が第２の回路１３２と第２のインダクタ１２３とを備えるようにすればよい。これにより、ノイズの影響を抑制することができる。さらに、第１のインダクタ１１３の直下に送信回路ＴＸの回路素子を配置することでき、第２のインダクタ１２３の直下に受信回路ＲＸの回路素子を配置することができる。よって、回路面積の増大を抑制することができ、チップを小型化することができる。なお、第１のインダクタ１１３、第２のインダクタ１２３と重複する回路素子は、例えば、ＭＯＳトランジスタやキャパシタ等である。
【００４０】
図４に、ＬＮＡ１３の回路構成の一例について説明する。図４は、ＬＮＡ１３の構成を簡素化して示す回路図である。図４に示すように、ＬＮＡ１３は、抵抗３１、出力端子３２、入力端子３３、トランジスタ３４、インピーダンスマッチング回路３５、及びインピーダンスマッチング回路３６、を備えている。なお、図４は、説明の明確化のため、適宜ＬＮＡ１３の構成を簡素化した図である。よって、図４に示す以外の構成要素がＬＮＡ１３に追加されていてもよい。
【００４１】
電源電圧ＶＤＤとグランド（ＧＮＤ）との間に、抵抗３１とトランジスタ３４とインピーダンスマッチング回路３５とが直列接続されている。ここでは、電源電圧ＶＤＤ側に抵抗３１が配置され、グランド側にインピーダンスマッチング回路３５が配置されている。トランジスタ３４は、インピーダンスマッチング回路３５と抵抗３１との間に配置されている。
【００４２】
トランジスタ３４と抵抗３１との間のノードが出力端子３２に接続されている。出力端子３２は、図３で示したフィルタ１４に接続されている。トランジスタ３４のゲート端子は、インピーダンスマッチング回路３６を介して入力端子３３に接続されている。入力端子３３は、スイッチ１２に接続されている。
【００４３】
インピーダンスマッチング回路３５、及びインピーダンスマッチング回路３６は、インピーダンスを整合するためのインダクタやキャパシタ等を備えた回路である。インピーダンスマッチング回路３５又はインピーダンスマッチング回路３６に含まれるインダクタが第１のインダクタ１１３となる。
【００４４】
次に、ＰＡ２１の回路構成の一例について、図５を用いて説明する。図５は、ＰＡ２１の回路構成の一例を示す回路図である。ＰＡ２１は、抵抗４１、入力端子４２、出力端子４３、トランジスタ４４、インピーダンスマッチング回路４５、インピーダンスマッチング回路４６を有している。なお、図５は、説明の明確化のため、適宜ＰＡ２１の構成を簡素化した図である。よって、図５に示す以外の構成要素がＰＡ２１に追加されていてもよい。
【００４５】
電源電圧ＶＤＤとグランドとの間に、抵抗４１とトランジスタ４４とが直列接続されている。抵抗４１が電源電圧ＶＤＤ側に配置され、トランジスタ４４がグランド側に配置されている。トランジスタ４４のゲートには、インピーダンスマッチング回路４５を介して、入力端子４２が接続されている。入力端子４２は、図３のフィルタ２０に接続されている。抵抗４１とトランジスタ４４との間のノードには、インピーダンスマッチング回路４６を介して、出力端子４３が接続されている。出力端子４３は図３のスイッチ１２に接続されている。
【００４６】
インピーダンスマッチング回路４５、及びインピーダンスマッチング回路４６は、インピーダンスを整合するためのインダクタやキャパシタを備えた回路である。インピーダンスマッチング回路４５又はインピーダンスマッチング回路４６に含まれるインダクタが第２のインダクタ１２３となる。
【００４７】
したがって、インピーダンスマッチング回路４５又はインピーダンスマッチング回路４６に含まれる第２のインダクタ１２３は、第１の回路１３１であるＬＮＡ１３と重複するように配置される。具体的には、インピーダンスマッチング回路４５又はインピーダンスマッチング回路４６に含まれる第２のインダクタ１２３は、トランジスタ３４又は抵抗３１と重複するように配置される。
【００４８】
同様に、第１のインダクタ１１３は、第２の回路１３２であるＰＡ２１と重複するように配置される。具体的には、インピーダンスマッチング回路３５又はインピーダンスマッチング回路３６に含まれる第１のインダクタ１１３は、トランジスタ４４又は抵抗４１と重複するように配置される。
【００４９】
第１のインダクタ１１３と重複する第２の回路１３２は、ＰＡ２１に限られるものではない。すなわち、第１のインダクタ１１３と重複する第２の回路１３２は、送信回路ＴＸの一部又は全部の回路であればよい。例えば、ミキサ１９、フィルタ２０、ＰＡ２１の一部の回路を第２の回路１３２とすることができる。
【００５０】
同様に、インピーダンスマッチング回路４５又はインピーダンスマッチング回路４６に含まれる第２のインダクタ１２３と重複する第１の回路１３１は、ＬＮＡ１３に限られるものではない。すなわち、第２のインダクタ１２３と重複する第１の回路１３１は、送信回路ＴＸの一部又は全部の回路であればよい。例えば、ＬＮＡ１３、フィルタ１４、ミキサ１５、及びＩ／Ｆフィルタ１６の一部の回路を第１の回路１３１とすることができる。
【００５１】
また、第１のインダクタ１１３は、ＬＮＡ１３に含まれるものに限らず、フィルタ１４、ミキサ１５、又はＩ／Ｆフィルタ１６に含まれるものであってもよい。同様に、第２のインダクタ１２３はＰＡ２１に含まれるものに限らず、ミキサ１９、フィルタ２０に含まれるものであってもよい。
【００５２】
このように、本実施の形態にかかる半導体装置は、通信回路１０は、選択的に動作する送信回路ＴＸと受信回路ＲＸとを備えている。したがって、受信回路ＲＸに含まれる第１のインダクタ１１３が送信回路ＴＸの一部に回路（ＣＭＯＳトランジスタやキャパシタ等）と重複し、送信回路ＴＸに含まれる第２のインダクタ１２３が受信回路ＲＸに含まれる回路（ＣＭＯＳトランジスタやキャパシタ等）と重複するような回路配置とする。よって、インダクタに起因するノイズの影響を抑制することができる。
【００５３】
例えば、受信回路ＲＸが動作している時は、第１のインダクタ１１３と重複する送信回路ＴＸが動作しない。よって、第１のインダクタ１１３から逆起電流が発生したとしても、送信回路ＴＸには影響がない。また、受信回路ＲＸの第１のインダクタ１１３以外の回路は、第１のインダクタ１１３から離れて配置されている。よって、受信回路ＲＸに対して、第１のインダクタ１１３の逆起電流に起因するノイズの影響はほとんど及ばない。
【００５４】
また、送信回路ＴＸが動作している時は、第２のインダクタ１２３と重複する送信回路ＲＸが動作しない。よって、第２のインダクタ１２３から逆起電流が発生したとしても、送信回路ＴＸには影響がない。また、受信回路ＲＸの第２のインダクタ１２３以外の回路は、第２のインダクタ１２３から離れて配置されている。よって、受信回路ＴＸに対して、第２のインダクタ１２３の逆起電流によるノイズの影響はほとんど及ばない。よって、送信処理時、受信処理時の両方において、ノイズの影響を抑制することができる。
【００５５】
実施の形態２．
本実施の形態２にかかる半導体装置１００ａの構成について、図６、及び図７を用いて説明する。図６は、半導体装置１００ａの構成を示す平面図であり、図７は、図６のＶＩＩ−ＶＩＩ断面図である。本実施の形態にかかる半導体装置１００ａは、実施の形態１の半導体装置１００に対して、第１のガードリング１１６と第２のガードリング１２６とが追加された構成を有している。なお、第１のガードリング１１６と第２のガードリング１２６以外の構成は、半導体装置１００と同様であるため、説明を適宜省略する。
【００５６】
第１のガードリング１１６は、第２のインダクタ１２３の外側に配置されている。第１のガードリング１１６は、第２のインダクタ１２３を囲むように形成されている。第２のガードリング１２６は、第１のインダクタ１１３の外側に配置されている。第２のガードリング１２６は、第１のインダクタ１１３を囲むように形成されている。第１のガードリング１１６、及び第２のガードリング１２６は、配線層１０３、１０４によって形成されている。なお、第１のガードリング１１６、及び第２のガードリング１２６を形成する配線層は特に限定されるものではない。
【００５７】
第１のガードリング１１６は、第１の回路１３１を囲むように、第１の領域１１０の外側に配置されている。第２のガードリング１２６は、第２の回路１３２を囲むように、第２の領域１２０の外側に配置されている。第１のインダクタ１１３の一端は第１の第１の回路１３１に接続され、他端は端子１４１に接続されている。第２のインダクタ１２３の一端は、第２の回路１３２に接続され、他端は端子１４１に接続されている。端子１４１を介して第１のガードリング１１６、及び第２のガードリング１２６に固定電位を供給する。よって、本実施の形態にかかる半導体装置は、基板１０１の電位を固定することができる。
【００５８】
また、第１のガードリング１１６、及び第２のガードリング１２６の電位は、グランド電位又は電源電位等の固定電位で固定されている。第１のインダクタ１１３の直下にある第２の回路１３２の電源ライン又はグランドラインとして、第２のガードリング１２６が使用される。第２のインダクタ１２３の直下にある第１の回路１３１の電源ライン又はグランドラインとして、第１のガードリング１１６が使用される。第１のガードリング１１６、及び第２のガードリング１２６を固定電位とすることで、インダクタの特性の変動を抑制することができる。よって、本実施の形態にかかる半導体装置は、第１のガードリング１１６、及び第２のガードリング１２６によって、ノイズの伝搬を削減することができる。
【００５９】
また、第１のガードリング１１６、及び第２のガードリング１２６がグランドラインの場合、第１のガードリング１１６、及び第２のガードリング１２６がＰ型拡散層に接続される。第１のガードリング１１６、及び第２のガードリング１２６が電源ラインの場合、第１のガードリング１１６、及び第２のガードリング１２６がＮ型拡散層に接続される。こうすることで、基板１０１へのリークパスが生じにくくなる。さらに、第１のガードリング１１６、及び第２のガードリング１２６をＮ型拡散層に接続すると、基板１０１とＰウェルとで形成される空乏層により、ノイズの伝搬を防ぐことができる。第１の領域１１０、第２の領域１２０は、それぞれ、第２のインダクタ１２３、第１のインダクタ１１３の完全に内側でなくてよい。すなわち、第１の回路１３１、第２の回路１３２の一部が第２のインダクタ１２３、第１のインダクタ１１３の外側に配置されていてもよい。
【００６０】
また、本実施の形態にかかる半導体装置１００ａは、半導体装置１００と同様に、通信回路１０に搭載されていてもよい。すなわち、第１の回路１３１と第１のインダクタ１１３によりＬＮＡ１３を構成し、第２の回路１３２と第２のインダクタ１２３とによりＰＡ２１を構成してもよい。
【００６１】
実施の形態３．
本実施の形態にかかる半導体装置１００ｂについて、図８を用いて説明する。半導体装置１００ｂは、半導体装置１００ａに対して、シールドパターンが追加された構成を有している。なお、半導体装置１００ｂの基本的構成は、半導体装置１００、１００ａと同様であるため、適宜説明を省略する。
【００６２】
第１の回路１３１、及び第２の回路１３２は、配線層１０３〜配線層１０７を備えている。配線層１０７は、配線１０７ｃと、配線１０７ｃを覆うパッシベーション層１０７ｅを有している。パッシベーション層１０７ｅは、配線層１０３〜１０６の各層よりも十分に厚い絶縁膜で形成されている。パッシベーション層１０７ｅは、例えば、ポリイミド膜などの樹脂膜で形成されている。配線１０７ｃにより、シールドパターン１３７が形成されている。
【００６３】
配線層１０７の上には、配線層１０８が形成されている。配線層１０８は、最上層配線層になる。最上層の配線層１０８によって、第１のインダクタ１１３、第２のインダクタ１２３が形成されている。よって、Ｚ方向において、第１のインダクタ１１３と、シールドパターン１３７の配線１０７ｃとの間に他の配線層が配置されていない。Ｚ方向において、第２のインダクタ１２３と、シールドパターン１３７の配線１０７ｃとの間に他の配線層が配置されていない。
【００６４】
配線層１０７の配線１０７ｃによって、シールドパターン１３７が形成される。シールドパターン１３７には、グランド又は電源電位等の固定電位が供給される。パッシベーション層１０７ｅは十分に厚いため、最上層の配線層１０７でシールドパターンを形成しても、容量の影響が小さい。よって、第１のインダクタ１１３、第２のインダクタ１２３の自己共振周波数の劣化を伴うことなく、Ｑ値の上昇が見込める。また、シールドパターン１３７の電位を固定するため、シールドパターン１３７は周辺回路のグランドライン、電源ラインとして使用できる
【００６５】
ＸＹ平面視において、シールドパターン１３７は、第１のインダクタ１１３、第２のインダクタ１２３により生じる渦電流を切るように配置される。よって、本実施の形態にかかる半導体装置は、ノイズの影響をより抑制することができる。図９、図１０にシールドパターン１３７の好適な配置例をそれぞれ示す。図９、図１０は、それぞれシールドパターン１３７の構成を模式的に示す平面図である。
【００６６】
図９では、シールドパターン１３７は、複数の縦パターン１３７ａと、複数の横パターン１３７ｂと、外周パターン１３７ｃと、を備えている。縦パターン１３７ａをそれぞれＹ方向に延びている。横パターン１３７ｂはそれぞれＸ方向に延びている。縦パターン１３７ａと横パターン１３７ｂは、渦電流を切るように配置されている。そして、外周パターン１３７ｃが複数の縦パターン１３７ａと複数の横パターン１３７ｂとを接続している。これにより、シールドパターン１３７を接地することができる。
【００６７】
図１０では、シールドパターン１３７は、複数のスリットパターン１３７ｄと外周パターン１３７ｃとを備えている。複数のスリットパターン１３７ｄは、Ｙ方向に延びている。スリットパターン１３７ｄは、渦電流を横切るように配置されている。複数のスリットパターン１３７ｄが外周パターン１３７ｃにより接続されている。これにより、シールドパターン１３７を接地することができる。
【００６８】
実施の形態４．
半導体装置１００、半導体装置１００ａ、又は半導体装置１００ｂが適用される通信回路の構成について、図１１を用いて説明する。図１１は、通信回路５０の一部の構成を示す回路図である。具体的には、図１１は、図３のアンテナ１１とＬＮＡ１３とフィルタ１４とに対応する回路を示している。図１１は、受信回路ＲＸ１については、アンテナ５１から受信側アンプ５３までの構成、送信回路ＴＸ１については、送信側アンプ５４からアンテナ５１までの構成を示している。
【００６９】
なお、図１１に示す回路は、“13.4 A 6.3mW BLE transceiver embedded RX image-rejection filter and TX harmonic-suppression filter reusing on-chip matching network”  2015 IEEE International Solid-State Circuits Conferenceに基づく回路である。
【００７０】
図１１に示す通信回路５０では、アンテナの接続先を切り替えるためのスイッチ１２が設けられていない。すなわち、通信回路５０では、図３に示すスイッチ１２を用いずに、受信処理と送信処理とを切り替えている。
【００７１】
通信回路５０は、アンテナ５１と、端子５２と、キャパシタＣ１〜Ｃ３と、インダクタＬ１、ＬＳと、バラン回路（平衡−不平衡変換器）Ｍ１と、受信側アンプ５３と、送信側アンプ５４と、スイッチ５６と、を備えている。
【００７２】
アンテナ５１は、端子５２と接続されている。端子５２は、インダクタＬＳを介して、受信側アンプ５３の入力端子に接続されている。さらに、端子５２と受信側アンプ５３との間において、スイッチ５６がインダクタＬＳと並列に接続されている。受信側アンプ５３は、図３に示したＬＮＡ１３に相当する回路であり、受信信号を増幅する。スイッチ５６は、送信時にＯＮし、受信時にＯＦＦとなる。図１１では図示していないが、受信側アンプ５３の出力は、例えば、フィルタを介して、ミキサ等に接続される。
【００７３】
また、端子５２とグランドとの間には、キャパシタＣ１とキャパシタＣ２とが並列に接続されている。また、端子５２とキャパシタＣ２との間には、インダクタＬ１が配置されている。すなわち、端子５２とグランドとの間には、インダクタＬ１とキャパシタＣ２が直列に接続されている。
【００７４】
バラン回路Ｍ１は２つのインダクタＬＭ１、ＬＭ２を有している。インダクタＬＭ１とインダクタＬＭ２とは非接触で磁界結合している。すなわち、バラン回路Ｍ１はトランスフォーマ（変圧器）である。バラン回路Ｍ１のインダクタＬＭ１は端子５２側に配置され、他方のインダクタＬＭ２は送信側アンプ５４側に配置される。インダクタＬＭ１の一端は接地され、他端はキャパシタＣ２及びインダクタＬ１と接続されている。すなわち、端子５２とグランドとの間には、インダクタＬ１とインダクタＬＭ１が直列に接続されている。また、インダクタＬ１とグランドとの間には、キャパシタＣ２とインダクタＬＭ１が並列に接続されている。送信側アンプ５４は、インダクタＬＳ、及びバラン回路Ｍ１を介して、インダクタＬ１に結合されている。
【００７５】
インダクタＬＭ２は、送信側アンプ５４の２つの出力端子に接続されている。さらに、送信側アンプ５４の２つの出力端子には、キャパシタＣ３が接続されている。すなわち、送信側アンプ５４の２つの出力端子の間には、キャパシタＣ３と、インダクタＬＭ２が並列に接続されている。図１１では図示していないが、送信側アンプ５４の入力は、例えば、フィルタを介して、ミキサ等に接続される。
【００７６】
送信側アンプ５４は、図３に示したＰＡ２１に相当する回路であり、送信信号を増幅する。キャパシタＣ１〜Ｃ３は可変キャパシタである。キャパシタＣ１〜Ｃ３の容量を変えることで、インピーダンスを整合させることができる。
【００７７】
まず、通信回路５０の送信処理について、図１２を用いて説明する。図１２は、送信処理時の回路を表している。送信時には、スイッチ５６がオンする。したがって、図１１に示した受信側アンプ５３と、端子５２とが導通する。よって、端子５２から受信側アンプ５３までのパスにおいて、インダクタンス成分が小さくなる。スイッチ５６のオン時には、端子５２から受信回路ＲＸ１を見込んだインピーダンスは、ハイインピーダンスになっている。したがって、送信時には、受信側の信号パスにおいて信号が伝達せずに、送信側の信号パスのみに信号が伝達する。これにより、高周波信号が送信回路ＴＸ１の信号パスを伝搬する。
【００７８】
受信側アンプ５３は、キャパシタＣｇｓと等価となる。ここで、送信回路ＴＸ１において、キャパシタＣ１、Ｃ２、Ｃｇｓ、インダクタＬ１がローパスフィルタ（図１２の点線枠参照）として機能する。
【００７９】
通信回路５０の受信について、図１３を用いて説明する。図１３は、受信処理時の回路を表している。受信回路ＲＸ１がインダクタＬＳと並列に接続されたスイッチ５６とを備えている。受信処理時には、スイッチ５６がオフする。スイッチ５６のオフ時には、受信回路ＲＸ１ではインダクタＬＳによりインピーダンスがマッチングする。これにより、高周波信号が受信回路ＲＸ１の信号パスを伝搬する。この時、キャパシタＣ１，Ｃ３と、インダクタＬ１と、がノッチフィルタとして機能する（図１３の点線枠参照。キャパシタＣ３’は、バラン回路Ｍ１を介して見たキャパシタＣ３を表す）。
【００８０】
インダクタＬＭ１、ＬＭ２の一つ以上を第２のインダクタ１２３とし、受信回路ＲＸ１の受信側アンプ５３を第１の回路１３１とする。すなわち、バラン回路Ｍ１と受信側アンプ５３は同時に動作しないため、インダクタＬＭ１、ＬＭ２の一つ以上を受信側アンプ５３と重複するように配置する。また、インダクタＬＳを第２のインダクタ１２３とし、送信回路ＴＸ１の送信側アンプ５４を第２の回路とする。すなわち、インダクタＬＳと送信側アンプ５４は同時に動作しないため、インダクタＬＳと送信側アンプ５４とを重複して配置する。よって、本実施の形態にかかる半導体装置は、ノイズの影響を低減することができる。なお、インダクタＬＭ１、ＬＭ２の代わりに、インダクタＬ１を第２のインダクタ１２３とすることもできる。
【００８１】
実施の形態５．
実施の形態１〜４では、第１の回路１３１を受信回路とし、第２の回路１３２を送信回路としたが、第１の回路１３１と第２の回路１３２はこれに限られるものでない。通信回路を、例えば、選択的に用いられる複数の通信方式に対応する回路とすることも可能である。本実施の形態５では、異なる通信方式で通信可能な通信回路に、半導体装置１００を適用している。異なる通信方式では、異なる周波数帯の高周波信号を用いて、無線信号を送受信する。なお、通信回路に適用される半導体装置１００は、半導体装置１００ａ、又は半導体装置１００ｂであってもよい。
【００８２】
実施の形態５にかかる通信回路２００について、図１４を用いて説明する。図１４は、通信回路２００を模式的に示す回路図である。なお、図１４は、通信回路を簡略化した図であるため、適宜構成を省略している。例えば、図１４では、フィルタやミキサなどは省略されている。
【００８３】
通信回路２００は、図１等で示した半導体装置１００が搭載されている。本実施の形態では、第１の通信方式で通信を行う回路を第１の回路１３１とし、第２の通信方式で通信を行う回路を第２の回路１３２としている。例えば、通信回路２００は、ＷｉＦｉ（登録商標）用の通信機器に用いられるものであり、２．４ＧＨｚ帯を用いた第１の通信方式と、５ＧＨｚ帯を用いた第２の通信方式により通信を行う。
【００８４】
第１の発振器２０１と、第２の発振器２０２と、スイッチ２０３と、端子２０４を備えている。第１の発振器２０１と、第２の発振器２０２とは、例えば、ＬＣ−ＶＣＯ（Voltage Controlled Oscillator）であり、インダクタとキャパシタなどを有する回路である。第１の発振器２０１は、２．４ＧＨｚ帯の高周波を発生する。第２の発振器２０２は、５ＧＨｚ帯の高周波を発生する。
【００８５】
スイッチ２０３は、第１の発振器２０１と第２の発振器２０２とを切り替える。スイッチ２０３は、周波数（通信方式）の切替スイッチとなる。端子２０４は、アンテナ（不図示）等と接続されている。もちろん、端子２０４とアンテナとの間には、フィルタやアンプなどが設けられていてもよい。第１の発振器２０１と第２の発振器２０２は選択的に動作する。
【００８６】
第１の通信方式による通信と、第２の通信方式による通信とは、選択的に実施される。スイッチ２０３は、選択された通信方式に応じて信号パスの切替を行う。第１の通信方式で通信を行うときは、端子２０４を第１の発振器２０１に接続し、第２の通信方式で通信を行うときは、端子２０４を第２の第２の発振器２０２に接続する。スイッチ２０３は、第１の発振器２０１と第２の発振器２０２との間で、信号パスを切り替える。スイッチ２０３は、第１の通信方式と第２の通信方式とを切り替える。
【００８７】
そして、第１の発振器２０１に含まれるインダクタを、第１のインダクタ１１３とし、第２の発振器２０２に含まれるインダクタを第２のインダクタ１２３とする。すなわち、第１の発振器２０１は、図１等に示した第１のインダクタ１１３と第１の回路１３１とを有している。第２の発振器２０２は図１等に示した第２のインダクタ１２３と第２の回路１３２とを有している。よって、本実施の形態にかかる半導体装置は、インダクタに起因するノイズを抑制することができる。さらに、回路面積の増大を抑制することもできる。
【００８８】
図１５、図１６を用いて、第１の発振器２０１と第２の発振器２０２の回路構成について説明する。図１５は、第１の発振器２０１の構成を示す回路図である。図１６は、第２の発振器２０２の構成を示す回路図である。なお、図１５、及び図１６に示す回路図は適宜簡略化されたものである。
【００８９】
図１５に示すように、第１の発振器２０１は、インダクタ部２１１と、可変キャパシタ部２１２と、トランジスタ２１３と、トランジスタ２１４と、入力端子２１５と、出力端子２１６と、トランジスタ２１７と、を備えている。
【００９０】
入力端子２１５と、出力端子２１６との間には、インダクタ部２１１と可変キャパシタ部２１２とが並列に接続されている。インダクタ部２１１の中点に電源電圧ＶＤＤが供給される。可変キャパシタ部２１２は、例えばバラクタにより形成される。
【００９１】
負性抵抗部２１８は、トランジスタ２１３、及びトランジスタ２１４を有している。トランジスタ２１３と、トランジスタ２１４は、それぞれＮＭＯＳトランジスタである。トランジスタ２１３のゲートは出力端子２１６に、ドレインは入力端子２１５に接続されている。トランジスタ２１４のドレインは出力端子２１６に、ゲートは入力端子２１５に接続されている。
【００９２】
トランジスタ２１７はＮＭＯＳトランジスタである。トランジスタ２１７のドレインは、トランジスタ２１３のソースと、トランジスタ２１４のソースと、に接続されている。トランジスタ２１７のソースは接地されている。トランジスタ２１７のゲートは、トランジスタ２１７のドレインと接続されており、バイアス電圧が印可されるようになっている。
【００９３】
第２の発振器２０２は、インダクタ部２２１と、可変キャパシタ部２２２と、トランジスタ２２３と、トランジスタ２２４と、入力端子２２５と、出力端子２２６と、トランジスタ２２７と、を備えている。負性抵抗部２２８は、トランジスタ２２３、及びトランジスタ２２４を有している。第２の発振器２０２は、第１の発振器２０１と同様の回路構成となっている。
【００９４】
第２の発振器２０２のインダクタ部２２１、可変キャパシタ部２２２、トランジスタ２２３、トランジスタ２２４、入力端子２２５、出力端子２２６、トランジスタ２２７は、それぞれインダクタ部２１１、可変キャパシタ部２１２、トランジスタ２１３、トランジスタ２１４、入力端子２１５、出力端子２１６、トランジスタ２１７に対応している。したがって、第２の発振器２０２の詳細な説明は省略する。
【００９５】
インダクタ部２１１を第１のインダクタ１１３とし、インダクタ部２２１を第２のインダクタ１２３とする。そして、第１の発振器２０１の第１のインダクタ１１３以外の回路が、第１の回路１３１となり、第２の発振器２０２の第２のインダクタ１２３以外の回路が、第２の回路１３２となる。
【００９６】
第１の回路１３１は、インダクタ部２１１と、可変キャパシタ部２１２と、トランジスタ２１３と、トランジスタ２１４と、入力端子２１５と、出力端子２１６と、トランジスタ２１７と、の少なくとも一つ以上を有していればよい。例えば、インダクタ部２２１が負性抵抗部２１８と重複するように配置される。
【００９７】
第２の回路１３２は、インダクタ部２２１と、可変キャパシタ部２２２と、トランジスタ２２３と、トランジスタ２２４と、入力端子２２５と、出力端子２２６と、トランジスタ２２７と、の少なくとも一つ以上を有していればよい。例えば、インダクタ部２１１が負性抵抗部２２８と重複するように配置される。
【００９８】
よって、本実施の形態にかかる半導体装置は、インダクタに起因するノイズを抑制することができる。さらに、回路面積の増大を抑制することもできる。
【００９９】
実施の形態６．
本実施の形態に半導体装置において、３つ以上のインダクタを設けることも可能である。以下、３つ以上のインダクタを設けた例について、図１７を用いて説明する。図１７は、本実施の形態５にかかる半導体装置１００ｃの構成を示す平面図である。なお、インダクタの数は３つ以上であればよいが、説明の明確化のため、以下の説明では、インダクタの数が３つであるとして説明する。また、上記の実施の形態１〜４と共通する内容についても適宜説明を省略する。
【０１００】
半導体装置１００ｃは、第１のインダクタ１１３と、第２のインダクタ１２３と、第３のインダクタ１５３と、を有している。さらに、基板１０１は、第１の領域１１０と第２の領域１２０と第３の領域１５０とを有している。第１の領域１１０と第２の領域１２０と第３の領域１５０は、Ｘ方向に並んでいる。第１の領域１１０と第２の領域１２０と第３の領域１５０は、互いに重なっていない。
【０１０１】
第１の領域１１０には、第１の回路１３１が配置され、第２の領域１２０には、第２の回路１３２が配置され、第３の領域１５０には、第３の回路１３５が配置されている。そして、第１の領域１１０には、第２のインダクタ１２３が配置され、第２の領域には、第３のインダクタ１５３が配置され、第３の領域１５０には第１のインダクタ１１３が配置されている。
【０１０２】
半導体装置１００ｃは、基板１０１と、基板１０１上に形成された第１のインダクタ１１３と、基板１０１上に形成され、平面視において第１のインダクタ１１３とずれて配置された第２のインダクタ１２３とを備えている。さらに、半導体装置１００ｃは、平面視において第２のインダクタ１２３と重複するように配置され、第２のインダクタ１２３の非動作時に動作する第１の回路１３１を備えている。半導体装置１００ｃは、平面視において第１のインダクタ１１３と重複するように配置され、第１のインダクタ１１３の非動作時に動作する第３の回路１３５と、を備えている。
【０１０３】
さらに、半導体装置１００ｃは、平面視において第３のインダクタ１５３と重複するように配置され、第３のインダクタ１５３の非動作時に動作する第２の回路１３２を備えている。第１の回路１３１と第２の回路１３２と第３の回路１３５とは選択的に動作する。
【０１０４】
このように、３つ以上のインダクタ１１３、１２３、１５３を有する半導体装置１００ｃにおいても、ノイズの影響を低減することができる。平面視において重複するインダクタと回路とが同時に動作しない。換言すると、平面視において、同時に動作する回路とインダクタとがずれて配置される。よって、本実施の形態にかかる半導体装置は、インダクタに起因するノイズの影響を抑制することができる。さらに、インダクタの直下に同時に動作しない回路を配置することができるため、回路面積の増大を抑制することができる。
【０１０５】
本実施の形態にかかる半導体装置１００ｃを搭載した通信回路の一例について図１８を用いて説明する。図１８は、通信回路２００ａの回路構成を模式的に示す図である。通信回路２００ａは、図１４の通信回路２００と同様に、複数の通信方式を切り替えることが可能な回路である。さらに、ここでは、３つの通信方式を切り替える例について説明するが、使用する通信方式の数は、４つ以上であってもよい。
【０１０６】
図１８に示す通信回路２００ａは、図１４に示す通信回路２００に対して、第３の発振器２０５が追加されている。なお、第３の発振器２０５以外の構成については、通信回路２００と同様であるため、適宜説明を省略する。スイッチ２０３は、第１の発振器２０１と、第２の発振器２０２と、第３の発振器２０５との間で、信号パスを切り替える。
【０１０７】
第１の発振器２０１は、図１５と同様の構成を有している。第１の発振器２０１は、第１のインダクタ１１３と第１の回路１３１とを備えている。すなわち、第１のインダクタ１１３は、第１の周波数帯の高周波を発生する第１の発振器に２０１に用いられている。
【０１０８】
第２の発振器２０２は、図１６と同様の構成を有している。第２の発振器２０２は、第２のインダクタ１２３と第２の回路１３２とを備えている。すなわち、第２のインダクタ１２３は、第２の周波数帯の高周波を発生する第２の発振器に２０２に用いられている。
【０１０９】
第３の発振器２０５は、図１５又は図１６と同様の構成を有している。第３の発振器２０５は、第３のインダクタ１５３と第３の回路１３５とを備えている。すなわち、第３のインダクタ１５３は、第３の周波数帯の高周波を発生する第３の発振器に２０５に用いられている。第３の周波数帯は、第１及び第２の周波数帯と異なる周波数帯である。
【０１１０】
そのため、同時に動作するインダクタと回路とが重複して配置されない。よって、本実施の形態にかかる半導体装置は、インダクタに起因するノイズの影響を抑制することができる。さらに、インダクタの直下に同時に動作しない回路を配置することができるため、回路面積の増大を抑制することができる。
【０１１１】
変形例
実施の形態６にかかる通信回路の変形例の構成について、図１９を用いて説明する。図１９は、通信回路３００の回路構成を示すブロックである。
【０１１２】
説明の明確化のため、図１９では、送信回路を適宜省略しており、受信回路のみを示している。通信回路３００は、複数の通信規格に準拠した通信を切り替えて実施する。例えば、通信回路３００は、ＬＴＥ（Long Term Evolution）、ＧＳＭ（登録商標）（global system for mobile communications）、ＤＣＳ、ＰＣＳ（pulse code modulation）の通信方式を切り替え可能である。ＬＴＥ通信では、バンドＩ，バンドＶＩ，バンドＩＸ、バンドＸＩ，バンドＶＩＩを用いている。それぞれのバンド（周波数帯）が切り替わって用いられる。
【０１１３】
ＬＴＥ通信用の通信回路３１０は、第１のアンテナ３１１、スイッチ３１２、フィルタ３１３、アンプ３１４、ミキサ３１５、フィルタ３１６、Ａ／Ｄコンバータ３１７、及びインターフェース３２２を備えている。
【０１１４】
第１のアンテナ３１１は、空間からの無線信号を受信する。スイッチ３１２は、周波数帯に応じて受信信号を切り替えて、フィルタ３１３に出力する。フィルタ３１３は、受信信号の不要な周波数帯を除去して、アンプ３１４に出力する。アンプ３１４は、受信信号を増幅して、ミキサ３１５に出力する。ミキサ３１５は、ローカル信号を用いて、受信信号を復調する。フィルタ３１６は、復調された受信信号の不要な帯域成分を除去して、Ａ／Ｄコンバータ３３７に出力する。Ａ／Ｄコンバータ３３７は、アナログの受信信号をデジタル信号に変換する。そしてデジタル信号に変換された受信信号は、デジタルとアナログのインターフェース３２２から出力される。ＬＴＥ通信用の通信回路３１０は、周波数帯に応じて、フィルタ等の回路が切り替わる。バンド毎にフィルタ３１３とアンプ３１４とが設けられている。
【０１１５】
ＧＳＭ通信用の通信回路３３０は、第２のアンテナ３３１、スイッチプレクサ３３２、フィルタ３３３、アンプ３３４、ミキサ３３５、フィルタ３３６、Ａ／Ｄコンバータ３３７、及びデジタルとアナログのインターフェース３２２を備えている。
【０１１６】
第２のアンテナ３３１は、空間からの無線信号を受信する。スイッチプレクサ３３２は、周波数帯に応じて受信信号を切り替えて、フィルタ３３３に出力する。フィルタ３３３は、受信信号の不要な周波数帯を除去して、アンプ３３４に出力する。アンプ３３４は、受信信号を増幅して、ミキサ３３５に出力する。ミキサ３３５は、ローカル信号を用いて、受信信号を復調する。フィルタ３３６は、復調された受信信号の不要な帯域成分を除去して、Ａ／Ｄコンバータ３３７に出力する。Ａ／Ｄコンバータ３３７は、アナログの受信信号をデジタル信号に変換する。そしてデジタル信号に変換された受信信号は、デジタルとアナログのインターフェース３２２から出力される。
【０１１７】
例えば、通信回路３１０に含まれるインダクタと第１のインダクタ１１３とし、通信回路３３０に含まれるインダクタを第２のインダクタ１２３とする。そして、図１の第１の回路１３１を通信回路３１０のインダクタ以外の回路とすればよい。すなわち、第１の回路１３１は、スイッチ３１２、フィルタ３１３、アンプ３１４、ミキサ３１５、フィルタ３１６、及びＡ／Ｄコンバータ３１７の少なくとも一部の回路を備えていればよい
【０１１８】
また、図２の第２の回路１３２を通信回路３３０のインダクタ以外の回路とすればよい。すなわち、第２の回路１３２は、スイッチプレクサ３３２、フィルタ３３３、アンプ３３４、ミキサ３３５、フィルタ３３６、及びＡ／Ｄコンバータ３３７の少なくとも一部の回路を備えていればよい
【０１１９】
そのため、同時に動作するインダクタと回路とが重複して配置されない。よって、本実施の形態にかかる半導体装置は、インダクタに起因するノイズの影響を抑制することができる。さらに、インダクタの直下に同時に動作しない回路を配置することができるため、回路面積の増大を抑制することができる。
【０１２０】
さらに、ＬＴＥ用の通信回路３１０において、バンドの切替により、回路の動作が切り替えられる場合、本実施の形態にかかる半導体装置１００を用いることができる。例えば、バンドＩのフィルタやアンプのインダクタを第１のインダクタ１１３とし、バンドＶＩのフィルタやアンプのインダクタを第２のインダクタ１２３とすることもできる。また、送信回路についても同様の切替を行う場合、本実施の形態にかかる半導体装置１００を用いることができる。このようにすることで、様々な国の通信規格に対応可能な半導体装置１００において、耐ノイズが高く、且つ小型の回路を実現することができる。
【０１２１】
なお、上記した実施の形態１〜５は適宜組み合わせることが可能である。例えば、実施の形態３に示したシールドパターンを実施の形態１に用いてもよい。さらに、実施の形態１〜３、５に示した半導体装置１００〜１００ｃのいずれも通信回路１０、通信回路５０、通信回路２００、通信回路２００ａ、又は通信回路３００に適用することが可能である。
【０１２２】
上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
付記
（付記１）
基板と、
前記基板の第１の領域に配置された第１の回路と
前記基板の第２の領域に配置され、前記第１の回路と選択的に動作する第２の回路と、
前記第２の領域に配置され、前記第１の回路に接続された第１のインダクタと、
前記第１の領域に配置され、前記第２の回路に接続された第２のインダクタと、を備えた半導体装置。
（付記２）
平面視において、前記第２のインダクタを囲むように形成された第１のガードリングと、
平面視において、前記第１のインダクタを囲むように形成された第２のガードリングと、をさらに備え
前記第１のガードリングが、前記第１の回路の電源ライン又はグランドラインとなっており、
前記第２のガードリングが、前記第２の回路の電源ライン又はグランドラインとなっている付記１に記載の半導体装置。
（付記３）
前記第１の回路と前記第２の回路に含まれる配線層により形成されたシールドパターンと、
前記配線層が、前記シールドパターンの上に形成されたパッシベーション層、を備え、
前記第１のインダクタと前記第２のインダクタとが前記パッシベーション層の上に配置されている付記１に記載の半導体装置。
（付記４）
前記第１の領域から前記第２の領域に渡って設けられた第１の配線を介して、前記第１の回路と前記第１のインダクタが接続され、
前記第２の領域から前記第１の領域に渡って設けられた第２の配線を介して、前記第２の回路と前記第２のインダクタが接続されている付記１に記載の半導体装置。
（付記５）
前記第１の回路と前記第１のインダクタとを備えた受信回路と、
前記第２の回路と前記第２のインダクタとを備えた送信回路と、を備えた付記１に記載の半導体装置。
（付記６）
前記受信回路が受信信号を増幅する受信用アンプ回路を含み、
前記送信回路が送信信号を増幅する送信用アンプ回路を含み、
前記受信用アンプ回路が前記第１の回路と前記第１のインダクタとを備え、
前記受信用アンプ回路が前記第２の回路と前記第２のインダクタとを備えている付記５に記載の半導体装置。
（付記７）
付記５に記載の半導体装置を備えた通信回路であって、
無線信号を送受信するアンテナと、
前記受信回路、及び前記送信回路を選択的に前記アンテナへ接続するスイッチと、を備えた通信回路。
（付記８）
付記５に記載の半導体装置を備えた通信回路であって、
前記第１のインダクタと並列に接続されたスイッチと、
前記スイッチ、及び前記第１のインダクタに接続された受信側アンプと、
トランスフォーマを介して、前記第１のインダクタに結合された送信側アンプと、を備え、
受信処理時には前記スイッチがオフし、送信処理時には前記スイッチがオンする付記５に記載の通信回路。
（付記９）
前記第１の回路及び前記第２の回路のそれぞれがキャパシタ及びＭＯＳトランジスタの少なくとも一方を含んでいる付記１に記載の半導体装置。
（付記１０）
前記第１の領域と前記第２の領域が隣接して配置されている付記１に記載の半導体装置。
（付記１１）
付記１に記載の半導体装置を備えた通信回路であって、
前記第１の回路が第１の周波数帯の高周波信号を用いて通信処理を行い、
前記第２の回路が前記第１の周波数帯と異なる第２の周波数帯の高周波信号を用いて通信処理を行う通信回路。
（付記１２）
前記第１の回路と前記第１のインダクタとを備え、前記第１の周波数帯の高周波信号を発生する第１の発振器を備え、
前記第２の回路と前記第２のインダクタとを備え、前記第２の周波数帯の高周波信号を発生する第２の発振器と、を有する付記１１に記載の通信回路。
（付記１３）
前記第１の発振器と前記第２の発振器との間で、信号パスを切り替えるスイッチと、をさらに備えた付記１２に記載の通信回路。
（付記１４）
基板と、
前記基板上に形成された第１のインダクタと、
前記基板上に形成され、平面視において前記第１のインダクタとずれて配置された第２のインダクタと、
平面視において前記第２のインダクタと重複するように配置され、前記第２のインダクタの非動作時に動作する回路と、
平面視において前記第１のインダクタと重複するように配置され、前記第１のインダクタの非動作時に動作する回路と、を備えた半導体装置。
（付記１５）
前記第１のインダクタが第１の周波数帯の高周波信号を発生するための第１の発振器に用いられ、
前記第２のインダクタが前記第２の周波数帯の高周波信号を発生するための第２の発振器に用いられている付記１４に記載の半導体装置。
（付記１６）
前記基板上に形成され、平面視において第１及び第２のインダクタとずれて配置された第３のインダクタと、
平面視において前記第３のインダクタと重複するように配置され、前記第３のインダクタの非動作時に動作する回路と、を備えた半導体装置。
（付記１７）
前記第１のインダクタが第１の周波数帯の高周波信号を発生するための第１の発振器に用いられ、
前記第２のインダクタが前記第１の周波数帯と異なる第２の周波数帯の高周波信号を発生するための第２の発振器に用いられ、
前記第３のインダクタが前記第１及び第２の周波数帯と異なる第３の周波数帯の高周波信号を発生するための第３の発振器に用いられている付記１６に記載の半導体装置。
（付記１８）
付記１５に記載の半導体装置を備えた通信回路であって、
前記第１の周波数帯の高周波信号を用いた第１の通信方式と、前記第２の周波数帯の高周波信号を用いた第２の通信方式とを切り替えるスイッチを備えた通信回路。
（付記１９）
基板に設けられた受信回路と送信回路とを備えた通信回路であって、
受信回路は、
前記基板の第１の領域に形成された第１の回路と、
前記基板の第２の領域に形成された第１のインダクタと、を備え、
前記送信回路は、
前記基板の前記第２の領域に形成された第２の回路と、
前記基板の前記第１の領域に形成された第２のインダクタと、を備えた通信回路。
（付記２０）
前記第１のインダクタの直下に前記第２の回路が配置され、
前記第２のインダクタの直下に前記第１の回路が配置されている付記１９に記載の通信回路。
（付記２１）
平面視において、前記第２のインダクタを囲むように形成された第１のガードリングと、
平面視において、前記第１のインダクタを囲むように形成された第２のガードリングと、をさらに備え
前記第１のガードリングが、前記第１の回路の電源ライン又はグランドラインとなっており、
前記第２のガードリングが、前記第２の回路の電源ライン又はグランドラインとなっている付記１９に記載の通信回路。
（付記２２）
前記第１の回路と前記第２の回路に含まれる配線層により形成されたシールドパターンと、
前記配線層は、前記シールドパターンの上に形成されたパッシベーション層と、を備え、
前記第１のインダクタと前記第２のインダクタとが前記パッシベーション層の上に配置されている付記１９に記載の通信回路。
（付記２３）
前記受信回路が受信信号を増幅する受信用アンプ回路を含み、
前記送信回路が送信信号を増幅する送信用アンプ回路を含み、
前記受信側アンプが前記第１の回路と前記第１のインダクタとを備え、
前記送信側アンプが前記第２の回路と前記第２のインダクタとを備えている付記１９に記載の通信回路。
（付記２４）
無線信号を送受信するアンテナと、
前記受信回路、及び前記送信回路を選択的に前記アンテナへ接続するスイッチと、を備えた付記１９に記載の通信回路。
（付記２５）
前記第１のインダクタと並列に接続されたスイッチと、
前記スイッチ、及び前記第１のインダクタに接続された受信側アンプと、
前記送信回路が、トランスフォーマを介して、前記第１のインダクタに結合された送信側アンプと、を備え、
受信処理時には前記スイッチがオフし、送信処理時には前記スイッチがオンする付記１９に記載の通信回路。
（付記２６）
基板に設けられた第１の通信回路と第２の通信回路とを備えた通信回路であって、
第１の周波数帯の高周波信号を用いて通信処理を行う第１の通信回路は、
第１のインダクタと、
前記基板の第１の領域に形成された１の回路と、を備え、
前記第１の周波数帯と異なる第２の周波数帯の高周波信号を用いて通信処理を行う前記第２の通信回路は、
前記第１の領域に形成された第２のインダクタと、
前記基板の第２の領域に形成された第２の回路と、を備えた通信回路。
（付記２７）
前記第１のインダクタが前記第２の領域に形成されている付記２６の記載の通信回路。
（付記２８）
前記第１のインダクタの直下に前記第２の回路が配置され、
前記第２のインダクタの直下に第１の回路が配置されている付記２７に記載の通信回路。
（付記２９）
前記第１の通信回路は、前記第１のインダクタを用いて、前記第１の周波数帯の高周波を発生する第１の発振器を備え、
前記第２の通信回路は、前記第２のインダクタを用いて、前記第２の周波数帯の高周波を発生する第２の発振器を備えている付記２８に記載の通信回路。
（付記３０）
前記第１の発振器と前記第２の発振器との間で、信号パスを切り替えるスイッチをさらに備えた付記２９に記載の通信回路。
（付記３１）
前記第１の周波数帯と前記第２の周波数帯と異なる第３の周波数帯を用いて通信を行う第３の通信回路を備え、
前記第３の通信回路は、
前記基板の第３の領域に形成された第３の回路と、
前記２の領域に形成された第３のインダクタと、を備えている付記２６に記載の通信回路。
（付記３２）
前記第１の通信回路は、前記第１のインダクタを用いて、第１の周波数帯の高周波を発生する第１の発振器を備え、
前記第２の通信回路は、前記第２のインダクタを用いて、第２の周波数帯の高周波を発生する第２の発振器を備え、
前記第３の通信回路は、前記第３のインダクタを用いて、第３の周波数帯の高周波を発生する第３の発振器を備えている付記３１に記載の通信回路。
（付記３３）
前記第１〜第３の発振器の間で、信号パスを切り替えるスイッチをさらに備えた付記３２に記載の通信回路。
（付記３４）
平面視において、前記第２のインダクタを囲むように形成された第１のガードリングと、
平面視において、前記第１のインダクタを囲むように形成された第２のガードリングと、をさらに備え
前記第１のガードリングが、前記第１のインダクタと重複する前記回路の電源ライン又はグランドラインとなっており、
前記第２のガードリングが、前記第２のインダクタと重複する前記回路の電源ライン又はグランドラインとなっており、付記１４に記載の半導体装置。
（付記３５）
前記第１及び第２のインダクタよりも下層の配線層により形成されたシールドパターンと、
前記第１及び第２のインダクタより下層に配置され、前記シールドパターンを覆うように設けられたパッシベーション層と、をさらに備える付記１４に記載の半導体装置。
（付記３６）
前記受信用アンプ回路が、前記第１のインダクタ及び第１の回路を有するインピーダンスマッチング回路を備え、
前記送信用アンプ回路が、前記第２のインダクタ及び第２の回路を有するインピーダンスマッチング回路を備えている付記６に記載の半導体装置。
（付記３７）
前記受信用アンプ回路が、前記第１のインダクタ及び第１の回路を有するインピーダンスマッチング回路を備え、
前記送信用アンプ回路が、前記第２のインダクタ及び第２の回路を有するインピーダンスマッチング回路を備えている付記２３に記載の通信回路。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１２４】
１０  通信回路
１１  アンテナ
１２  スイッチ
１３  ＬＮＡ
１４  フィルタ
１５  ミキサ
１６  Ｉ／Ｆフィルタ
１７  ベースバンド回路
１８  発振器
１９  ミキサ
２０  フィルタ
２１  ＰＡ
３１  抵抗
３２  出力端子
３３  入力端子
３４  トランジスタ
３５  インピーダンスマッチング回路
３６  インピーダンスマッチング回路
４１  抵抗
４２  入力端子
４３  出力端子
４４  トランジスタ
４５  インピーダンスマッチング回路
４６  インピーダンスマッチング回路
１００  半導体装置
１０１  基板
１０２  ＣＭＯＳトランジスタ
１０３〜１０７  配線層
１０７ｅ  パッシベーション層
１０９  ビア
１１０  第１の領域
１１３  第１のインダクタ
１１６  第１のガードリング
１２０  第２の領域
１２３  第２のインダクタ
１２６  第２のガードリング
１３１  第１の回路
１３２  第２の回路
１４１  端子
ＲＸ  受信回路
ＴＸ  送信回路
【図１】
0006619698.tif 000002
【図２】
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【図３】
0006619698.tif 000004
【図４】
0006619698.tif 000005
【図５】
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【図６】
0006619698.tif 000007
【図７】
0006619698.tif 000008
【図８】
0006619698.tif 000009
【図９】
0006619698.tif 000010
【図１０】
0006619698.tif 000011
【図１１】
0006619698.tif 000012
【図１２】
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【図１３】
0006619698.tif 000014
【図１４】
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【図１５】
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【図１６】
0006619698.tif 000017
【図１７】
0006619698.tif 000018
【図１８】
0006619698.tif 000019
【図１９】
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