(57)【特許請求の範囲】
【請求項１】
ウェハを収容するチャンバと、
前記チャンバ内で前記ウェハを保持する基台と、
前記基台に第１周波数電圧をパルス状に印加するバイアス制御電源と、
前記基台に基台電圧を印加する基台電源と、
前記第１周波数電圧のパルス波形のタイミングを制御するタイミング制御部と、
前記ウェハの電位を測定する電位測定部と、
前記パルス波形のタイミングに同期させつつ、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する電圧制御部とを備え、
前記バイアス制御電源は、前記基台に前記第１周波数電圧をパルス状に印加する前に前記基台に前記第１周波数電圧を連続的に印加し、
前記電位測定部は、前記基台に前記第１周波数電圧が連続的に印加されている時に前記ウェハの電位を測定し、
前記電圧制御部は、前記基台に前記第１周波数電圧がパルス状に印加されている時に、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する半導体製造装置。
【請求項２】
第１絶縁層と第２絶縁層とが交互に積層された積層体をウェハに形成し、
第１開口部が形成されたマスクパターンを前記積層体上に形成し、
前記マスクパターンを介して前記積層体をエッチングすることで前記積層体に第２開口部を形成する半導体装置の製造方法であって、
前記第２開口部の形成時において、
前記ウェハが基台上に置かれている状態で前記基台に第１周波数電圧が印加されている時に前記ウェハの電位を測定し、
前記基台に前記第１周波数電圧をパルス状に印加するとともに、前記基台に基台電圧を印加し、
前記第１周波数電圧のパルス波形のタイミングに同期させつつ、前記ウェハの電位に基づいて前記基台電圧の振幅を制御し、
前記基台に前記第１周波数電圧をパルス状に印加する前に前記基台に前記第１周波数電圧を連続的に印加し、
前記基台に前記第１周波数電圧が連続的に印加されている時に前記ウェハの電位を測定し、
前記基台に前記第１周波数電圧がパルス状に印加されている時に、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する半導体装置の製造方法。
【請求項３】
メモリ膜を有する柱状体を前記第２開口部に埋め込み、
前記積層体にスリットを形成し、
前記スリットを介してエッチング剤を前記積層体に侵入させることで前記第２絶縁層を除去し、
前記第２絶縁層が除去された空隙に導電体を埋め込む工程をさらに備え、
前記スリットの形成時において、
前記ウェハが基台上に置かれている状態で前記基台に前記第１周波数電圧が印加されている時に前記ウェハの電位を測定し、
前記基台に前記第１周波数電圧をパルス状に印加するとともに、前記基台に基台電圧を印加し、
前記第１周波数電圧のパルス波形のタイミングに同期させつつ、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体製造装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
プラズマエッチング装置では、アスペクト比の増大などに伴って、バイアス制御用パワーを高パワー化させることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２４６０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、プラズマ処理時のウェハからの放電を低減することが可能な半導体製造装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、半導体製造装置は、チャンバと、基台と、バイアス制御電源と、基台電源と、タイミング制御部と、電位測定部と、電圧制御部と、を備える。前記チャンバは、ウェハを収容する。前記基台は、前記チャンバ内で前記ウェハを保持する。前記バイアス制御電源は、前記基台に第１周波数電圧をパルス状に印加する。前記基台電源は、前記基台に基台電圧を印加する。前記タイミング制御部は、前記第１周波数電圧のパルス波形のタイミングを制御する。前記電位測定部は、前記ウェハの電位を測定する。前記電圧制御部は、前記パルス波形のタイミングに同期させつつ、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する。前記バイアス制御電源は、前記基台に前記第１周波数電圧をパルス状に印加する前に前記基台に前記第１周波数電圧を連続的に印加する。前記電位測定部は、前記基台に前記第１周波数電圧が連続的に印加されている時に前記ウェハの電位を測定する。前記電圧制御部は、前記基台に前記第１周波数電圧がパルス状に印加されている時に、前記ウェハの電位に基づいて前記基台電圧の振幅を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体製造装置の概略構成を示す断面図である。
【図２】図２（ａ）は、図１のソース電源の電圧波形を示す図、図２（ｂ）は、図１のバイアス制御電源の電圧波形を示す図、図２（ｃ）は、図１のウェハにかかる電圧波形を示す図、図２（ｄ）は、図１の基台電源の電圧波形を示す図である。
【図３】図３は、第２実施形態に係る半導体製造装置の基台電圧の制御方法を示すフローチャートである。
【図４】図４は、第３実施形態に係る半導体製造装置の基台電圧の制御方法を示すフローチャートである。
【図５】図５（ａ）〜図５（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）〜図６（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図、図６（ｄ）は、図６（ｃ）のＥ１部分を拡大して示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体製造装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体製造装置の概略構成を示す断面図、図２（ａ）は、図１のソース電源の電圧波形を示す図、図２（ｂ）は、図１のバイアス制御電源の電圧波形を示す図、図２（ｃ）は、図１のウェハにかかる電圧波形を示す図、図２（ｄ）は、図１の基台電源の電圧波形を示す図である。なお、図１では、容量結合型（平行平板型）プラズマエッチング装置を例にとった。
図１において、エッチング装置には、ウェハＷを収容するチャンバ１が設けられている。チャンバ１内には、ウェハＷを保持する基台２が設けられている。チャンバ１および基台２は、Ａｌなどの導電体で構成することができる。この時、チャンバ１は接地することができる。基台２は、支持体５でチャンバ１内に保持されている。基台２の周囲には絶縁リング３が設けられている。基台２と絶縁リング３との境界には、ウェハＷの外周に沿ってフォーカスリング４が埋め込まれている。フォーカスリング４は、ウェハＷの周縁部での電界の偏向を防止することができる。
【０００９】
チャンバ１内の上方にはシャワーヘッド６が設置されている。シャワーヘッド６は、ウェハＷ上からウェハ面に向かってガスＧ１を鉛直方向に噴出することができる。この時、シャワーヘッド６には、ガスＧ１を噴出する噴出孔７を設けることができる。シャワーヘッド６上には、シャワーヘッド６にガスＧ１を供給する配管８が設けられている。ガスＧ１は、チャンバ１内でのプラズマエッチング処理を進行させることができる。なお、シャワーヘッド６は、プラズマ生成時の上部電極として用いることができる。基台２は、プラズマ生成時の下部電極として用いることができる。チャンバ１の下方には排気管９が設けられている。
【００１０】
基台２上には、ウェハＷを固定する静電チャック１３が設けられている。静電チャック１３には、チャック電極１５が埋め込まれている。チャック電極１５はチャック電源１６に接続されている。チャック電極１５は、ウェハＷを引き寄せる静電気力を発生させることができる。静電チャック１３の表面には、凹凸面１４が設けられている。凹凸面１４は、エンボス加工面であってもよい。
【００１１】
基台２および静電チャック１３には、貫通孔１０、１１が設けられている。貫通孔１０は、冷却剤Ｇ２をウェハＷ裏面に送ることができる。冷却剤Ｇ２は、例えば、Ｈｅガスを用いることができる。この時、ウェハＷ裏面に送られた冷却剤Ｇ２は凹凸面１４に侵入することができる。ウェハＷ裏面に送られた冷却剤Ｇ２は凹凸面１４を介してウェハＷ裏面全体に行き渡ることができる。貫通孔１１内には、ピン１２が設けられている。ピン１２は上下に移動可能である。この時、ピン１２が上下に移動することで、ウェハＷの搬送時にウェハＷを昇降させることができる。
【００１２】
また、このエッチング装置には、ソース電源１９、バイアス制御電源２２および基台電源２３が設けられている。バイアス制御電源２２は、基台２に第１周波数電圧Ｖ１をパルス状に印加することができる。ソース電源１９は、基台２に第２周波数電圧Ｖ２を連続的に印加することができる。第２周波数は第１周波数より高くすることができる。例えば、第１周波数は１３．５６ＭＨｚ以下、第２周波数は４０ＭＨｚ以上に設定することができる。この時、第２周波数電圧Ｖ２は、チャンバ１内でプラズマを発生させるために用いることができる。第１周波数電圧Ｖ１は、チャンバ１内で発生したイオンをウェハＷに引き込むためのバイアス電圧として用いることができる。基台電源２３は、基台２に基台電圧Ｖ４を印加することができる。基台電圧Ｖ４は、ウェハＷの電位Ｖ３をキャンセルするために用いることができる。
【００１３】
バイアス制御電源２２は、ブロッキングコンデンサ２０および整合器２１を順次介して基台２に接続されている。ソース電源１９は、ブロッキングコンデンサ１７および整合器１８を順次介して基台２に接続されている。基台電源２３は、基台２に接続されている。ブロッキングコンデンサ１７、２０は、エッチング時のイオン衝突による損傷を緩和することができる。整合器１８は、ソース電源１９の負荷とインピーダンス整合をとることができる。整合器２１は、バイアス制御電源２２の負荷とインピーダンス整合をとることができる。
【００１４】
また、このエッチング装置には、タイミング制御部２４、電位測定部２５および電圧制御部２６が設けられている。タイミング制御部２４は、第１周波数電圧Ｖ１のパルス波形のタイミングを制御することができる。第１周波数電圧Ｖ１のパルス波形のタイミングを制御するために、第１周波数電圧Ｖ１のオン／オフのタイミングを制御することができる。電位測定部２５は、ウェハＷの電位Ｖ３を測定することができる。電圧制御部２６は、第１周波数電圧Ｖ１のパルス波形のタイミングに同期させつつ、ウェハＷの電位Ｖ３に基づいて基台電圧Ｖ４の振幅を制御することができる。
【００１５】
そして、ウェハＷがチャンバ１内に搬送される場合、ピン１２が静電チャック１３上に突出される。そして、ウェハＷがピン１２上に置かれた状態でピン１２が降下し、ウェハＷが静電チャック１３上に置かれる。そして、静電チャック１３にウェハＷが引き寄せられることでウェハＷが静電チャック１３上に固定される。
【００１６】
さらに、貫通孔１０を介して冷却剤Ｇ２がウェハＷ裏面に送られ、凹凸面１４を介してウェハＷ裏面全体に行き渡ることで、ウェハＷが冷却される。そして、排気管９を介してチャンバ１内が排気されながら、シャワーヘッド６からガスＧ１が噴出される。そして、図２（ａ）に示すように、ソース電源１９から基台２に第２周波数電圧Ｖ２が供給されると、ガスＧ１が電離され、ウェハＷ上でプラズマが発生する。この時、図２（ｂ）に示すように、バイアス制御電源２２から基台２に第１周波数電圧Ｖ１をパルス状に印加することで、チャンバ１内で発生したイオンをウェハＷに引き込むことができる。ここで、タイミング制御部２４は、第１周波数電圧Ｖ１のオン／オフのタイミングを制御することで、第１周波数電圧Ｖ１のパルス形状ＰＳ１を制御することができる。この時、基台電源２３から基台２に基台電圧Ｖ４が印加される。そして、ウェハＷ上で発生したイオンがウェハＷを攻撃したり、ウェハＷ上で反応することで、エッチング処理が行われる。
【００１７】
ここで、電位測定部２５において、ウェハＷが基台２上に置かれている状態で基台２に第１周波数電圧Ｖ１が印加されている時にウェハＷの電位Ｖ３が測定される。ここで、第１周波数電圧Ｖ１が基台２にパルス状に印加されると、図２（ｃ）に示すように、ウェハＷの電位Ｖ３もパルス状になり、パルス波形ＰＳ１と同様のパルス波形ＰＳ３を持つ。このため、ウェハＷの電位Ｖ３は高電位ＶＨと低電位ＶＬとを交互に繰り返す。この時、電位測定部２５は、ウェハＷの電位Ｖ３として、ウェハＷのＤＣ電圧ＶＡを測定するようにしてもよい。この時、パルス波形ＰＳ１のデューティに基づいてウェハＷのＤＣ電圧ＶＡを補正するようにしてもよい。そして、電圧制御部２６において、図２（ｄ）に示すように、第１周波数電圧Ｖ１のパルス波形ＰＳ１のタイミングに同期させつつ、ウェハＷの電位Ｖ３に基づいて基台電圧Ｖ４の振幅ＶＢが制御される。この時、基台電圧Ｖ４は、パルス波形ＰＳ１と同様のパルス波形ＰＳ４を持つことができる。また、電圧制御部２６は、基台２とウェハＷとの電位差Ｖ５が０に近づくように基台電圧Ｖ４の振幅ＶＢを制御することができる。
【００１８】
これにより、第１周波数電圧Ｖ１が基台２にパルス状に印加され、ウェハＷの電位Ｖ３が高電位ＶＨと低電位ＶＬとを交互に繰り返す場合においても、基台２とウェハＷとの間に高電圧がかかるのを防止することができる。このため、貫通孔１０、１１上のウェハＷ裏面から放電が発生するのを防止することができる。
なお、電圧制御部２６は、基台２とウェハＷとの電位差Ｖ５が０に一致するように基台電圧Ｖ４の振幅ＶＢを制御する必要は必ずしもなく、貫通孔１０、１１上のウェハＷ裏面から放電が発生しない範囲内に基台２とウェハＷとの電位差Ｖ５が収まるように、基台電圧Ｖ４の振幅ＶＢを制御するようにしてもよい。
【００１９】
なお、実施形態では、半導体製造装置として容量結合型プラズマエッチング装置を例にとったが、誘導結合型プラズマエッチング装置であってもよいし、マイクロ波ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）プラズマエッチング装置であってもよい。
【００２０】
（第２実施形態）
図３は、第２実施形態に係る半導体製造装置の基台電圧の制御方法を示すフローチャートである。
図３において、基台２上にウェハＷが搬送されると、バイアス制御電源２２は、パルス状のバイアス電圧（第１周波数電圧Ｖ１）を基台２に印加するとともに、基台電源２３は、パルス状の基台電圧Ｖ４を基台２に印加する（Ｓ１）。
【００２１】
次に、電位測定部２５は、ウェハＷの電位Ｖ３を測定する（Ｓ２）。そして、ウェハＷの電位Ｖ３が所定範囲内かどうかを判断する（Ｓ３）。ウェハＷの電位Ｖ３が所定範囲内にない場合、電圧制御部２６は基台電圧Ｖ４の振幅ＶＢを調整する（Ｓ４）。ウェハＷの電位Ｖ３が所定範囲内の場合、電圧制御部２６は基台電圧Ｖ４の振幅ＶＢの調整をスキップする。この所定範囲は、例えば、貫通孔１０、１１上のウェハＷ裏面から放電が発生しない範囲内に設定することができる。貫通孔１０、１１上のウェハＷ裏面から放電が発生しない範囲にマージンを見込んでもよい。
【００２２】
次に、エッチング処理が終了したかどうかを判断する（Ｓ５）。エッチング処理が終了していない場合、Ｓ２に戻り、エッチング処理が終了するまで、Ｓ２〜Ｓ５の処理を繰り返す。
これにより、エッチング処理の途中でウェハＷの電位Ｖ３が変化した場合においても、ウェハＷの電位Ｖ３の変化に基台電圧Ｖ４の振幅ＶＢを追従させることができ、貫通孔１０、１１上のウェハＷ裏面から放電が発生するのを防止することができる。
【００２３】
（第３実施形態）
図４は、第３実施形態に係る半導体製造装置の基台電圧の制御方法を示すフローチャートである。
図４において、基台２上にウェハＷが搬送されると、バイアス制御電源２２は、バイアス電圧（第１周波数電圧Ｖ１）を連続的に基台２に印加する（Ｓ１１）。
【００２４】
次に、電位測定部２５は、ウェハＷの電位Ｖ３を測定する（Ｓ１２）。ここで、バイアス電圧を連続的に基台２に印加することで、図２（ｃ）のウェハＷの電位Ｖ３の測定値をＤＣ電圧ＶＡと等しくすることができる。次に、電圧制御部２６は、ウェハＷの電位Ｖ３に基づいて基台電圧Ｖ４の振幅ＶＢを設定する（Ｓ１３）。
【００２５】
次に、バイアス制御電源２２は、パルス状のバイアス電圧（第１周波数電圧Ｖ１）を基台２に印加するとともに、基台電源２３は、パルス状の基台電圧Ｖ４を基台２に印加する（Ｓ１４）。
【００２６】
次に、エッチング処理が終了したかどうかを判断する（Ｓ１５）。エッチング処理が終了していない場合、Ｓ１４に戻り、エッチング処理が終了するまで、Ｓ１４〜Ｓ１５の処理を繰り返す。
ここで、バイアス電圧を連続的に基台２に印加しながら、ウェハＷの電位Ｖ３を測定することにより、ウェハＷの電位Ｖ３の測定値をＤＣ電圧ＶＡと等しくすることができる。このため、パルス状のバイアス電圧を基台２に印加しながら、ウェハＷの電位Ｖ３を測定する方法に比べて、ウェハＷの電位Ｖ３の測定精度を向上させることができる。
【００２７】
（第４実施形態）
図５（ａ）〜図５（ｃ）および図６（ａ）〜図６（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図、図６（ｄ）は、図６（ｃ）のＥ１部分を拡大して示す断面図である。
図５（ａ）において、ウェハＷにはベース層３１が形成されている。なお、ベース層３１は、ウェハＷ自体であってもよいし、絶縁層であってもよいし、半導体層であってもよい。ベース層３１には、集積回路や配線などが形成されていてもよい。
ベース層３１上には、積層体ＳＫが形成されている。積層体ＳＫは、互いに材料の異なる絶縁層３２、３３がＣＶＤなどの方法にて交互に積層されている。例えば、絶縁層３２はシリコン酸化膜、絶縁層３３はシリコン窒化膜を用いることができる。絶縁層３２、３３の膜厚は、例えば、数十ｎｍに設定することができる。絶縁層３２、３３の層数は、例えば、数十〜数百程度に設定することができる。
【００２８】
そして、図５（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、積層体ＳＫにメモリホール３４を形成する。メモリホール３４の径は、例えば、数十ｎｍに設定することができる。このメモリホール３４の形成には、図１のエッチング装置を用いることができる。ここで、図１のエッチング装置を用いることにより、メモリホール３４のアスペクト比の増大に対応しつつ、メモリホール３４の寸法精度および面内均一性を向上させることができる。
【００２９】
次に、図５（ｃ）に示すように、ＣＶＤなどの方法にてメモリホール３４内に柱状体３５を埋め込む。柱状体３５には、データを記憶するメモリ膜をメモリホール３４の内周に沿って設けることができる。
【００３０】
次に、図６（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、積層体ＳＫにスリット３６を形成する。このスリット３６の形成には、図１のエッチング装置を用いることができる。ここで、図１のエッチング装置を用いることにより、スリット３６のアスペクト比の増大に対応しつつ、スリット３６の寸法精度および面内均一性を向上させることができる。
次に、図６（ｂ）に示すように、ウェットエッチングなどの方法にて絶縁層３３を選択的にエッチングすることにより、絶縁層３２間に空隙３７を形成する。
次に、図６（ｃ）に示すように、ＣＶＤなどの方法にて空隙３７に導電膜３８を埋め込む。導電膜３８の材料は、例えば、タングステンまたは多結晶シリコンを用いることができる。最上層および最下層の導電膜３８は、ＮＡＮＤフラッシュメモリにおけるセレクトゲート線として用いることができる。中間層の導電膜３８は、ＮＡＮＤフラッシュメモリにおけるワード線として用いることができる。
【００３１】
ここで、図６（ｄ）に示すように、柱状体３５の中心には柱状半導体４１が形成されている。メモリホール３４の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、メモリホール３４の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、メモリホール３４の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。チャージトラップ層４３は、データを記憶するメモリ膜として用いることができる。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。図６（ｄ）の構成は、ＮＡＮＤフラッシュメモリにおけるメモリセルとして用いることができる。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１  チャンバ、２  基台、１９  ソース電源、２２  バイアス制御電源、２３  基台電源、２４  タイミング制御部、２５  電位測定部、２６  電圧制御部
【図１】
0006479698.tif 000002
【図２】
0006479698.tif 000003
【図３】
0006479698.tif 000004
【図４】
0006479698.tif 000005
【図５】
0006479698.tif 000006
【図６】
0006479698.tif 000007