(57)【特許請求の範囲】
【請求項１】
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとを備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合し、
前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さい、
ことを特徴とする、共振回路。
【請求項２】
前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、
前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有する、請求項１に記載の共振回路。
【請求項３】
第１ポートおよび第２ポートを有し、
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートと前記第２ポートとの間に接続された第１共振回路を備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合し、
前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さい、
ことを特徴とする、帯域阻止フィルタ。
【請求項４】
前記第１ポートとグランドとの間に接続され、第３インダクタを含む第２共振回路を更に備える、請求項３に記載の帯域阻止フィルタ。
【請求項５】
前記第１インダクタおよび前記第２インダクタは前記第３インダクタと互いに結合する、請求項４に記載の帯域阻止フィルタ。
【請求項６】
前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、
前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有する、請求項３から５のいずれかに記載の帯域阻止フィルタ。
【請求項７】
第１ポートおよび第２ポートを有し、
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートとグランドとの間に接続された第３共振回路を備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合し、
前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さい、
ことを特徴とする、帯域通過フィルタ。
【請求項８】
前記第１ポートと前記第２ポートとの間に接続され、第４インダクタを含む第４共振回路を更に備える、請求項７に記載の帯域通過フィルタ。
【請求項９】
前記第１インダクタおよび前記第２インダクタは前記第４インダクタと互いに結合する、請求項８に記載の帯域通過フィルタ。
【請求項１０】
前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、
前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有する、請求項７から９のいずれかに記載の帯域通過フィルタ。
【請求項１１】
第１ポートおよび第２ポートを有し、
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートと前記第２ポートとの間に接続された第１共振回路と、
前記第１ポートとグランドとの間に接続され、第３インダクタを含む第２共振回路とを備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合し、
前記第１インダクタおよび前記第２インダクタは前記第３インダクタと互いに結合する、
ことを特徴とする帯域阻止フィルタ。
【請求項１２】
第１ポートおよび第２ポートを有し、
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートとグランドとの間に接続された第３共振回路と、
前記第１ポートと前記第２ポートとの間に接続され、第４インダクタを含む第４共振回路とを備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合し、
前記第１インダクタおよび前記第２インダクタは前記第４インダクタと互いに結合する、
ことを特徴とする帯域通過フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタおよびキャパシタを備える共振回路、この共振回路を含む帯域阻止フィルタおよび帯域通過フィルタに関する。
【背景技術】
【０００２】
従来、高周波回路に備えられる帯域阻止フィルタや帯域通過フィルタには、ＬＣ並列共振回路が備えられる。例えば、図１４に示すように、信号経路にシリーズ接続されるＬＣ並列回路と信号経路とグランドとの間にシャント接続されるＬＣ直列回路とで帯域阻止フィルタが構成される。また、図１５に示すように、信号経路にシリーズ接続されるＬＣ直列回路と信号経路とグランドとの間にシャント接続されるＬＣ並列回路とで帯域通過フィルタが構成される。【０００３】
図１４に示した帯域阻止フィルタは例えば特許文献１に示されている。また、図１５に示した帯域通過フィルタは例えば特許文献２に示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４３６９６号公報
【特許文献２】特開昭６３−１８７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般に、帯域阻止フィルタや帯域通過フィルタにおいて、阻止域端と通過域端との間の過渡域に急峻性が要求される場合、シリーズに接続される素子数およびシャントに接続される素子数を増やすことが有効であるが、それに伴い、挿入損失が増加する問題がある。【０００６】
図１４、図１５に示すように、ＬＣ共振回路を備えるフィルタにおいては、ＬＣ共振回路のＱ値を高めることによって、過渡域の急峻性を高めることができる。しかし、インダクタの直流抵抗（DCR）およびキャパシタの等価直列抵抗（ESR）はいずれもそれらの構造と導電材料によって定まり、ＬＣ共振回路のＱ値を効果的に高めることはできなかった。【０００７】
本発明の目的は、過渡域の急峻性を効果的に高められるようにした共振回路、帯域阻止フィルタ、および帯域通過フィルタを提供することにある。
【課題を解決するための手段】
【０００８】
（１）本発明の共振回路は、
第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとを備え、
前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合していることを特徴とする。【０００９】
上記構成により、第１インダクタおよび第２インダクタの実効的なインダクタンスが大きくなるため、単体でのインダクタンスを小さくできる。このことにより、並列共振回路の抵抗成分が減少して、そのＱ値が向上する。【００１０】
（２）上記（１）において、前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さいことが好ましい。これにより、第１直列回路での抵抗成分の増加が抑えられ、この第１直列回路を流れる信号の減衰が抑制される。【００１１】
（３）上記（１）または（２）において、前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有することが好ましい。これにより、小型でありながら、第１インダクタと第２インダクタとの結合による相互インダクタンスの大きな共振回路が構成される。【００１２】
（４）本発明の帯域阻止フィルタは、
第１ポートおよび第２ポートを有し、第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートと前記第２ポートとの間に接続された第１共振回路を備え、前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合していることを特徴とする。【００１３】
上記構成により、第１インダクタおよび第２インダクタの実効的なインダクタンスが大きくなるため、単体でのインダクタンスを小さくでき、そのことにより、並列共振回路の抵抗成分が減少して、そのＱ値が向上する。したがって、阻止域端と通過域端との間の過渡域の急峻性が向上する。【００１４】
（５）上記（４）において、前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さいことが好ましい。これにより、第１直列回路での抵抗成分の増加が抑えられ、この第１直列回路を流れる信号の減衰が抑制される。すなわち、第１インダクタを設けたことによる、通過域での挿入損失の増大が抑えられる。【００１５】
（６）上記（４）または（５）において、前記第１ポートとグランドとの間に接続され、第３インダクタを含む第２共振回路を更に備えることが好ましい。これにより、広い阻止帯域幅を確保できる。【００１６】
（７）上記（６）において、前記第１インダクタおよび前記第２インダクタは前記第３インダクタと互いに結合することが好ましい。これにより、共振回路の抵抗成分が減少してＱ値が向上し、阻止帯域端と通過域端との間の過渡域の急峻性が向上する。【００１７】
（８）上記（４）から（７）のいずれかにおいて、前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有することが好ましい。これにより、小型でありながら、第１インダクタおよび第２インダクタの実効的なインダクタンスが大きくなって、過渡域の急峻性向上効果が高まる。【００１８】
（９）本発明の帯域通過フィルタは、
第１ポートおよび第２ポートを有し、第１直列回路を構成する第１インダクタおよび第１キャパシタと、前記第１直列回路に並列接続される第２インダクタとが、前記第１ポートとグランドとの間に接続された第３共振回路を備え、前記第１インダクタと前記第２インダクタとは、前記第１インダクタおよび前記第２インダクタを通る磁束を互いに強め合う方向に磁界を介して結合していることを特徴とする。【００１９】
上記構成により、第１インダクタおよび第２インダクタの実効的なインダクタンスが大きくなるため、単体でのインダクタンスを小さくでき、そのことにより、並列共振回路の抵抗成分が減少して、そのＱ値が向上する。したがって、阻止域端と通過域端との間の過渡域の急峻性が向上する。【００２０】
（１０）上記（９）において、前記第１インダクタのインダクタンスは前記第２インダクタのインダクタンスよりも小さいことが好ましい。これにより、第１直列回路での抵抗成分の増加が抑えられる。すなわち、第１インダクタを設けたことによる、減衰域での減衰量の減少が抑えられる。【００２１】
（１１）上記（１０）において、前記第１ポートと前記第２ポートとの間に接続され、第４インダクタを含む第４共振回路を更に備ることが好ましい。これにより、広い通過帯域幅を確保できる。【００２２】
（１２）上記（１１）において、前記第１インダクタおよび前記第２インダクタは前記第４インダクタと互いに結合することが好ましい。これにより、共振回路の抵抗成分が減少してＱ値が向上し、阻止帯域端と通過域端との間の過渡域の急峻性が向上する。【００２３】
（１３）上記（９）から（１２）のいずれかにおいて、前記第１インダクタは第１コイル導体、前記第２インダクタは第２コイル導体でそれぞれ構成され、前記第１コイル導体および前記第２コイル導体は、複数の誘電体層が積層された多層基板に一体的に構成され、前記第１コイル導体および前記第２コイル導体の内外径寸法は実質的に同じであり、前記第１コイル導体および前記第２コイル導体はコイル軸を共有することが好ましい。これにより、小型でありながら、第１インダクタおよび第２インダクタの実効的なインダクタンスが大きくなって、過渡域の急峻性向上効果が高まる。
【発明の効果】
【００２４】
本発明によれば、Ｑ値の高い共振回路、阻止域端と通過域端との間の過渡域の急峻性の高い帯域阻止フィルタまたは帯域通過フィルタが得られる。
【図面の簡単な説明】
【００２５】
【図１】図１（Ａ）は第１の実施形態に係る共振回路１１０の回路図である。図１（Ｂ）は共振回路１１０の等価回路図である。
【図２】図２は共振回路１１０の主要部の断面図である。
【図３】図３は第２の実施形態に係る帯域阻止フィルタ１２１の回路図である。
【図４】図４（Ａ）は帯域阻止フィルタ１２１の通過特性および反射特性を示す図である。図４（Ｂ）は、図４（Ａ）の阻止域から通過域にかけての過渡域を拡大した図である。
【図５】図５は本実施形態の帯域阻止フィルタ１２１の外観斜視図である。
【図６】図６は本実施形態の別の帯域阻止フィルタ１２２の回路図である。
【図７】図７は本実施形態の別の帯域阻止フィルタ１２３の回路図である。
【図８】図８（Ａ）（Ｂ）は本実施形態の別の帯域阻止フィルタ１２４，１２５の回路図である。
【図９】図９は第３の実施形態に係る帯域通過フィルタ１３１の回路図である。
【図１０】図１０（Ａ）は帯域通過フィルタ１３１の通過特性および反射特性を示す図である。図１０（Ｂ）は、図１０（Ａ）の阻止域から通過域にかけての過渡域を拡大した図である。
【図１１】図１１は本実施形態の別の帯域通過フィルタ１３２の回路図である。
【図１２】図１２は本実施形態の別の帯域通過フィルタ１３３の回路図である。
【図１３】図１３（Ａ）（Ｂ）は本実施形態の別の帯域通過フィルタ１３４，１３５の回路図である。
【図１４】図１４は従来の帯域阻止フィルタの構成例を示す回路図である。
【図１５】図１５は従来の帯域通過フィルタの構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２７】
《第１の実施形態》
第１の実施形態では共振回路について示す。
【００２８】
図１（Ａ）は第１の実施形態に係る共振回路１１０の回路図である。この共振回路１１０は、第１直列回路ＳＣ１を構成する第１インダクタＬ１および第１キャパシタＣ１と、第１直列回路ＳＣ１に並列接続される第２インダクタＬ２とを備える。この並列接続された回路はポートＰ１とポートＰ２との間に接続されている。
【００２９】
第１インダクタＬ１と第２インダクタＬ２とは、第１インダクタＬ１および第２インダクタＬ２を通る磁束を互いに強め合う方向に磁界を介して結合する。そのため、図１（Ａ）中に示すように、第１インダクタＬ１と第２インダクタＬ２との結合による相互インダクタンスＭが生じる。
【００３０】
図１（Ｂ）は共振回路１１０の等価回路図である。図１（Ｂ）において、インダクタＬ１′，Ｌ２′，Ｌｍは、図１（Ａ）に示した、第１インダクタＬ１、第２インダクタＬ２および相互インダクタンスＭをＴ型回路に等価変換したことによるインダクタである。ここで、第１インダクタＬ１のインダクタンスをL1、第２インダクタＬ２のインダクタンスをL2、相互インダクタンスをMで表すと、インダクタＬ１′のインダクタンスは(L1+M)、インダクタＬ２′のインダクタンスは(L2+M)、インダクタＬｍのインダクタンスは(-M)である。このように、第１インダクタＬ１と第２インダクタＬ２との結合により、第１インダクタＬ１および第２インダクタＬ２の実効的なインダクタンスは大きくなる。そのため、第１インダクタＬ１および第２インダクタＬ２の単体でのインダクタンスは小さくできる。それに伴い、抵抗成分（直流抵抗DCR）が小さくなり、並列共振回路の抵抗成分が減少して、そのＱ値が向上する。
【００３１】
また、第１キャパシタＣ１に対して直列に第１インダクタＬ１を接続することにより、第１直列回路ＳＣ１の、周波数に対するリアクタンス変化量が増加するので、第１キャパシタＣ１の値を小さくでき、積層構造で一体化する際に作製が容易になるメリットがある。すなわち、第１キャパシタＣ１部分のリアクタンスは−１／ωＣで表され、これに直列に小さなインダクタンスの第１インダクタＬ１が入った場合のリアクタンスは、ωＬ１−１／ωＣ１となり、リアクタンスは増加する。これは、−１／ωＣ１の、Ｃ１の値が大きくなってリアクタンスが増加することに近い効果である。これにより、実質的なキャパシタンスの値が増えたことにほぼ等価となり、第１キャパシタＣ１のキャパシタンスを減らすことができる。
【００３２】
第１インダクタＬ１のインダクタンスは第２インダクタＬ２のインダクタンスよりも小さいことが好ましい。これにより、第１直列回路ＳＣ１での抵抗成分の増加が抑えられ、この第１直列回路ＳＣ１を流れる信号の減衰が抑制される。
【００３３】
図２は共振回路１１０の主要部の断面図である。第１インダクタＬ１は第１コイル導体１１、第２インダクタＬ２は第２コイル導体１２でそれぞれ構成される。第１コイル導体１１および第２コイル導体１２は、それぞれ複数の誘電体層に形成された導体パターンと層間接続導体とで構成される。これら複数の誘電体層は積層されて多層基板５０が構成される。すなわち、多層基板５０に第１インダクタＬ１および第２インダクタＬ２が一体的に構成されている。第１コイル導体１１および第２コイル導体１２は矩形ヘリカル状である。第１コイル導体１１および第２コイル導体１２はコイル軸ＣＡを共有し、第１コイル導体１１および第２コイル導体１２の内外径寸法は実質的に同じである。
【００３４】
図２においては、第１インダクタＬ１および第２インダクタＬ２の形成領域について示している。第１コイル導体１１の一端部Ｔｃは第１キャパシタＣ１の電極に導通する。また、第２コイル導体１２の第１端Ｔ１は第１ポートＰ１に導通し、第２コイル導体１２の第２端Ｔ２は第２ポートＰ２に導通する。
【００３５】
上述のとおり、第１コイル導体１１および第２コイル導体１２はコイル軸ＣＡを共有し、第１コイル導体１１および第２コイル導体１２の内外径寸法は実質的に同じであるので、小型でありながら、第１インダクタＬ１と第２インダクタＬ２との結合による相互インダクタンスＭの大きな共振回路が構成される。
【００３６】
上記第１キャパシタＣ１は多層基板５０に内蔵してもよいし、多層基板５０に搭載（表面実装）してもよい。
【００３７】
《第２の実施形態》
第２の実施形態では、幾つかの帯域阻止フィルタの例について示す。
【００３８】
図３は第２の実施形態に係る帯域阻止フィルタ１２１の回路図である。帯域阻止フィルタ１２１は、第１ポートＰ１および第２ポートＰ２を有し、この第１ポートＰ１と第２ポートＰ２との間に接続された第１共振回路１０１を備える。更に、第１ポートＰ１とグランドとの間に接続され、第３インダクタＬ３と第２キャパシタＣ２との直列回路による第２共振回路１０２を備える。
【００３９】
第１共振回路１０１の構成は第１の実施形態で示した共振回路１１０と同じである。
【００４０】
上記構成により、第１インダクタＬ１と第２インダクタＬ２の結合により、第１インダクタＬ１および第２インダクタＬ２の実効的なインダクタンスは大きくなる。そのため、第１インダクタＬ１および第２インダクタＬ２の単体でのインダクタンスは小さくできる。それに伴い、抵抗成分（直流抵抗DCR）が小さくなり、並列共振回路の抵抗成分が減少して、そのＱ値が向上する。したがって、阻止域端と通過域端との間の過渡域の急峻性が向上する。
【００４１】
また、帯域阻止フィルタ１２１によれば、第１ポートＰ１とグランドとの間に、第３インダクタＬ３と第２キャパシタＣ２との直列回路による第２共振回路を更に備えるので、広い阻止帯域幅を確保できる。
【００４２】
図４（Ａ）は帯域阻止フィルタ１２１の通過特性および反射特性を示す図である。ここで、Ｓ２１（Ｅ）は本実施形態の帯域阻止フィルタ１２１の挿入損失をＳパラメータのS21で表したもの、Ｓ２２（Ｅ）は本実施形態の帯域阻止フィルタ１２１の反射損失をＳパラメータのS22で表したものである。また、Ｓ２１（Ｃ）は比較例の帯域阻止フィルタの挿入損失をＳパラメータのS21で表したもの、Ｓ２２（Ｃ）は比較例の帯域阻止フィルタの反射損失をＳパラメータのS22で表したものである。
【００４３】
帯域阻止フィルタ１２１の各素子の値は次のとおりである。
【００４４】
L1：0.8nH
L2：1.1nH
L3：29nH
C1：3.5pF
C2：0.4pF
結合係数k：0.8
比較例の帯域阻止フィルタは、L1：0nH、C１：10.9pFとしたものである。
【００４５】
図４（Ｂ）は、Ｓ２１（Ｅ）、Ｓ２１（Ｃ）について、図４（Ａ）の阻止域から通過域にかけての過渡域を拡大した図である。
【００４６】
本実施形態の帯域阻止フィルタ１２１も比較例の帯域阻止フィルタも、1.5GHzを中心に±50MHzを阻止帯域とし、中心周波数から150MHz以上離れた周波数域を通過帯域として設計されている。ここでは、阻止帯域のS21を-18dB以下となるようして、通過帯域のS21が最大となるように設計して比較を行った。
【００４７】
図４（Ａ）（Ｂ）から明らかなように、本実施形態の帯域阻止フィルタ１２１では、通過帯域で約0.2dBのS21の改善がみられる。
【００４８】
図５は本実施形態の帯域阻止フィルタ１２１の外観斜視図である。帯域阻止フィルタ１２１は、第１ポート（端子）Ｐ１、第２ポート（端子）Ｐ２およびグランド端子ＧＮＤを備える。図３に示した第１共振回路１０１および第２共振回路１０２は、それぞれ複数の誘電体層が積層された多層基板５０に一体的に設けられている。第１コイル導体および第２コイル導体の内外径寸法は実質的に同じであり、第１コイル導体および第２コイル導体はコイル軸を共有する。第２共振回路１０２の第３インダクタＬ３も多層基板５０内に設けられている。第１キャパシタＣ１、第２キャパシタＣ２も多層基板５０に導体パターンによって形成されている。第１キャパシタＣ１、第２キャパシタＣ２は多層基板５０に搭載（表面実装）してもよい。
【００４９】
図６は本実施形態の別の帯域阻止フィルタ１２２の回路図である。帯域阻止フィルタ１２２は、第１ポートＰ１および第２ポートＰ２を有し、第１共振回路１０１および第２共振回路１０２を備える。図３に示した帯域阻止フィルタ１２１と異なり、第３インダクタＬ３は第１インダクタＬ１および第２インダクタＬ２と結合する。これにより、共振回路の抵抗成分が減少してＱ値が向上し、阻止帯域端と通過域端との間の過渡域の急峻性が向上する。
【００５０】
図７は本実施形態の別の帯域阻止フィルタ１２３の回路図である。帯域阻止フィルタ１２３は、第１ポートＰ１および第２ポートＰ２を有し、シリーズ接続された第１共振回路１０１を備える。第１共振回路１０１の構成は第１の実施形態で示した共振回路１１０と同じである。阻止帯域幅が狭い場合には、このように１段のＬＣ並列共振回路だけで帯域阻止フィルタを構成してもよい。
【００５１】
図８（Ａ）（Ｂ）は本実施形態の別の帯域阻止フィルタ１２４，１２５の回路図である。帯域阻止フィルタ１２４は、第１ポートＰ１および第２ポートＰ２を有し、１つの第１共振回路１０１と２つの第２共振回路１０２Ａ，１０２Ｂとがπ型接続されている。また、帯域阻止フィルタ１２５は、第１ポートＰ１および第２ポートＰ２を有し、２つの第１共振回路１０１Ａ，１０１Ｂと１つの第２共振回路１０２とがＴ型接続されている。
【００５２】
通過域での挿入損失が許容値以内であれば、このように３つまたはそれ以上の共振回路を多段接続してもよい。
【００５３】
《第３の実施形態》
第３の実施形態では、幾つかの帯域通過フィルタの例について示す。
【００５４】
図９は第３の実施形態に係る帯域通過フィルタ１３１の回路図である。帯域通過フィルタ１３１は、第１ポートＰ１および第２ポートＰ２を有し、第１ポートＰ１にシャント接続された第３共振回路１０３、および第１ポートＰ１と第２ポートＰ２との間にシリーズ接続された第４共振回路１０４を備える。
【００５５】
第３共振回路１０３の構成は第１の実施形態で示した共振回路１１０と同じである。第４共振回路１０４は第４インダクタＬ４と第３キャパシタＣ３との直列回路で構成される。
【００５６】
図１０（Ａ）は帯域通過フィルタ１３１の通過特性および反射特性を示す図である。ここで、Ｓ２１（Ｅ）は本実施形態の帯域通過フィルタ１３１の挿入損失をＳパラメータのS21で表したもの、Ｓ２２（Ｅ）は本実施形態の帯域通過フィルタ１３１の反射損失をＳパラメータのS22で表したものである。また、Ｓ２１（Ｃ）は比較例の帯域通過フィルタの挿入損失をＳパラメータのS21で表したもの、Ｓ２２（Ｃ）は比較例の帯域通過フィルタの反射損失をＳパラメータのS22で表したものである。
【００５７】
帯域通過フィルタ１３１の各素子の値は次のとおりである。
【００５８】
L1：1.2nH
L2：0.6nH
L4：40nH
C1：0.3pF
C3：5.2pF
結合係数k：0.8
比較例の帯域通過フィルタは、L1：0nH、C3：18.8pFとしたものである。
【００５９】
図１０（Ｂ）は、Ｓ２１（Ｅ）、Ｓ２１（Ｃ）について、図１０（Ａ）の阻止域から通過域にかけての過渡域を拡大した図である。
【００６０】
本実施形態の帯域通過フィルタ１３１も比較例の帯域通過フィルタも、1.5GHzを中心に±50MHzを通過帯域とし、中心周波数から150MHz以上離れた周波数域を阻止帯域として設計されている。ここでは、阻止帯域のS21を-10dB以下となるようして、通過帯域のS21が最大となるように設計して比較を行った。
【００６１】
図１０（Ａ）（Ｂ）から明らかなように、本実施形態の帯域通過フィルタ１３１では、通過帯域で約0.4dBのS21の改善がみられる。
【００６２】
図１１は本実施形態の別の帯域通過フィルタ１３２の回路図である。帯域通過フィルタ１３２は、第１ポートＰ１および第２ポートＰ２を有し、第３共振回路１０３および第４共振回路１０４を備える。図９に示した帯域通過フィルタ１３１と異なり、第４インダクタＬ４は第１インダクタＬ１および第２インダクタＬ２と結合する。これにより、共振回路の抵抗成分が減少してＱ値が向上し、阻止帯域端と通過域端との間の過渡域の急峻性が向上する。
【００６３】
図１２は本実施形態の別の帯域通過フィルタ１３３の回路図である。帯域通過フィルタ１３３は、第１ポートＰ１および第２ポートＰ２を有し、シャント接続された第３共振回路１０３を備える。第３共振回路１０３の構成は第１の実施形態で示した共振回路１１０と同じである。通過帯域幅が狭い場合には、このように１段のＬＣ並列共振回路だけで帯域通過フィルタを構成してもよい。
【００６４】
図１３（Ａ）（Ｂ）は本実施形態の別の帯域通過フィルタ１３４，１３５の回路図である。帯域通過フィルタ１３４は、第１ポートＰ１および第２ポートＰ２を有し、２つの第３共振回路１０３Ａ，１０３Ｂと１つの第４共振回路１０４とがπ型接続されている。また、帯域通過フィルタ１３５は、第１ポートＰ１および第２ポートＰ２を有し、１つの第３共振回路１０３と２つの第４共振回路１０４Ａ，１０４ＢとがＴ型接続されている。
【００６５】
通過域での挿入損失が許容値以内であれば、このように３つまたはそれ以上の共振回路を多段接続してもよい。
【００６６】
なお、以上に示した各実施形態では、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３は、多層基板の内外に一体的に設けること以外に、別部品としてプリント配線板に実装してもよい。
【００６７】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。例えば、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６８】
Ｃ１…第１キャパシタ
Ｃ２…第２キャパシタ
Ｃ３…第３キャパシタ
ＣＡ…コイル軸
ＧＮＤ…グランド端子
Ｌ１…第１インダクタ
Ｌ２…第２インダクタ
Ｌ３…第３インダクタ
Ｌ４…第４インダクタ
Ｐ１…第１ポート
Ｐ２…第２ポート
ＳＣ１…第１直列回路
１１…第１コイル導体
１２…第２コイル導体
５０…多層基板
１０１，１０１Ａ，１０１Ｂ…第１共振回路
１０２，１０２Ａ，１０２Ｂ…第２共振回路
１０３，１０３Ａ，１０３Ｂ…第３共振回路
１０４，１０４Ａ，１０４Ｂ…第４共振回路
１１０…共振回路
１２１〜１２５…帯域阻止フィルタ
１３１〜１３５…帯域通過フィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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