(57)【特許請求の範囲】
【請求項１】
電源供給ラインの途中に挿入された接続／遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に積分用の容量素子と充放電用の抵抗素子とが並列に接続され、前記接続／遮断用のスイッチング素子の制御端子と接地ラインとの間に電流制限用の抵抗素子と駆動用のスイッチング素子の直列回路が接続されたスイッチ装置において、さらに、前記積分用の容量素子の正極端子と、前記駆動用のスイッチング素子と前記電流制限用の抵抗素子との接続点との間に急速放電用の抵抗素子を接続し、
さらに、前記電流制限用の抵抗素子に対して、一方向性通電素子が、その順方向を前記駆動用のスイッチング素子から前記積分用の容量素子に向かう方向とする状態で並列に接続されているスイッチ装置。
【請求項２】
前記接続／遮断用のスイッチング素子はＰチャネル型のＭＯＳ‐ＦＥＴで構成されている請求項１に記載のスイッチ装置。
【請求項３】
前記駆動用のスイッチング素子はバイポーラトランジスタで構成されている請求項１または請求項２に記載のスイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給ラインを非導通状態から導通状態に切り替えるパワーＭＯＳＦＥＴを用いたスイッチ装置に関する。
【背景技術】
【０００２】
この種のスイッチ装置は直流電源を接続した際の負荷回路（特に容量性負荷）に対する突入電流を抑制するために電源供給ラインの途中に挿入されている。駆動用の信号に応じて導通状態と非導通状態とに切り替えられるスイッチング素子と、このスイッチング素子の駆動電圧の立ち上がりを緩やかにするための積分用の容量素子および充放電用の抵抗素子を有している。
【０００３】
＜第１の従来例＞
図４は第１の従来例のスイッチ装置Ｂの構成を示す回路図である。負荷回路５３に対する駆動停止状態においてスイッチ制御信号Ｓｃは“Ｌ”レベルとされ、駆動用のスイッチング素子（ＮＰＮ型トランジスタ）Ｑ５２は非導通状態にある。このとき、接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）Ｑ５１はその制御端子（ゲート）に印加される制御電圧（ゲート‐ソース間電圧）が小さいことから非導通状態となっており、負荷回路５３には給電が行われていない。この状態では、積分用の容量素子（コンデンサ）Ｃ５１に対する充電は行われていない。
【０００４】
スイッチ制御信号Ｓｃが“Ｈ”レベルに切り替えられると、駆動用のスイッチング素子Ｑ５２が導通する。すると、高電位側の入力端子Ｔ１ｐ→時定数回路５１ａ（充放電用の抵抗素子Ｒ５１と積分用の容量素子Ｃ５１）→電流制限用の抵抗素子Ｒ５２→駆動用のスイッチング素子Ｑ５２→低電位側の入力端子Ｔ１ｎの経路で電流が流れる。接続／遮断用のスイッチング素子Ｑ５１の制御電圧は駆動用のスイッチング素子Ｑ５２のターンオン後、一定時間の経過後から緩やかに増加し始め、制御電圧がしきい値電圧を超え、それ以降、接続／遮断用のスイッチング素子Ｑ５１からの出力電圧および出力電流が緩やかに増加する。このターンオン時の出力電圧と出力電流の波形が図５（ａ）に示されている。
【０００５】
図５（ａ）に示すように、出力電圧はスイッチ制御信号Ｓｃの立ち上がり時点から約８［ｍｓ］（ミリ秒）の経過後に立ち上がりを開始し、約４［ｍｓ］かけて入力電圧と同レベルまで緩やかに立ち上がり（ターンオン時の応答遅れ時間は約１２［ｍｓ］である）、負荷回路５３に対して直流電力が供給される。これに応じて出力電流も時定数回路５１ａによって緩やかに増加し、負荷回路５３における容量性負荷Ｃ５３への突入電流は抑制される。突入電流は約６．６［Ａ］に抑えられている。
【０００６】
なお、上記の約８［ｍｓ］、約１２［ｍｓ］の計測データは、回路定数として、充放電用の抵抗素子Ｒ５１の抵抗値を１０［ｋΩ］、電流制限用の抵抗素子Ｒ５２の抵抗値を１０［ｋΩ］、積分用の容量素子Ｃ５１の容量値を１０［μＦ］、容量性負荷Ｃ５３の容量値を３００［μＦ］、直流電源Ｅ５１による入力電圧を２４［Ｖ］、負荷回路５３への出力電流を３．５［Ａ］とした場合の値である。なお、ここで例示した回路定数や定格値は、後述する複数の例でも共通である。
【０００７】
次に、図４に示す第１の従来例において、スイッチ制御信号Ｓｃが“Ｌ”レベルに切り替えられると、駆動用のスイッチング素子Ｑ５２がターンオフする。すると、積分用の容量素子Ｃ５１の充電電荷の放出が始まる。放電電流は充放電用の抵抗素子Ｒ５１で消費され、積分用の容量素子Ｃ５１の両端電圧すなわち接続／遮断用のスイッチング素子Ｑ５１の制御電圧が徐々に減少する。この制御電圧がしきい値電圧以下になると、接続／遮断用のスイッチング素子Ｑ５１がターンオフし、負荷回路５３に対する直流電力の供給が停止される。このターンオフ時の出力電圧と出力電流の波形が図５（ｂ）に示されている。
【０００８】
＜第２の従来例＞
図６は特許文献１（特開平７−３０３９４号公報）に開示された第２の従来例のスイッチ装置Ｃを示す。これは駆動用のスイッチング素子（ＮＰＮ型トランジスタ）６をオン／オフ制御するスイッチ制御信号Ｓｃ′の生成のために、ワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを設けたものである。これらの回路要素を用いて駆動用のスイッチング素子６のベースに印加するスイッチ制御信号Ｓｃ′として、初期の一定期間高速に“Ｈ”，“Ｌ”を繰り返すパルス波形と、そのパルス波形の終了時点から“Ｈ”レベルを継続する波形との組み合わせ波形の信号を生成する。このスイッチ制御信号Ｓｃ′により駆動用のスイッチング素子６を、ひいては接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）７を一定期間スイッチングし、その後に導通状態とすることができる。結果として、接続／遮断用のスイッチング素子７を非導通状態から緩やかに導通状態に遷移させ、突入電流を抑制する。８は積分用の容量素子（コンデンサ）である。
【０００９】
この第２の従来例においては、ワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを用いて特殊な波形（初期はパルス波形、その後は“Ｈ”レベル）のスイッチ制御信号Ｓｃ′を生成するので、ターンオン時の出力電圧の立ち上がりが速くなる。
【００１０】
＜第３の従来例＞
図７は特許文献２（特開平１０−５５７２９号公報）に開示された第３の従来例のスイッチ装置Ｄを示す。スイッチ制御信号Ｓｃの入力段の駆動用のスイッチング素子（ＮＰＮ型トランジスタ）ＴＲ１２のベース側に時定数回路１５を追加している。この時定数回路１５は積分用の容量素子（コンデンサ）Ｃ１３、積分用の抵抗素子Ｒ１５，急速放電用の抵抗素子Ｒ１６および一方向性通電素子（整流ダイオード）Ｄ１２で構成されている。“Ｈ”レベルのスイッチ制御信号Ｓｃが時定数回路１５の入力端子１４に印加されると、駆動用のスイッチング素子ＴＲ１２のベースに対して時定数回路１５から僅かずつ増加するベース電流が流入される。これにより、駆動用のスイッチング素子ＴＲ１２のコレクタ電流が緩やかに増加し、接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）ＴＲ１１の制御電圧を緩やかに増加させる。結果、接続／遮断用のスイッチング素子ＴＲ１１のドレイン電流が緩やかに増加し、コンデンサＣ２に対する出力電圧が緩やかに上昇する。出力電圧の上昇が緩やかであるので、ターンオン時の突入電流を抑制することができる。ターンオフ時にはスイッチ制御信号Ｓｃが“Ｌ”レベルとされ、積分用の容量素子Ｃ１３から一方向性通電素子Ｄ１２を介して急速放電用の抵抗素子Ｒ１６に放電されるので、ターンオフ時の応答遅れ時間を短縮化できる。Ｄ１１は電圧制限用のツェナーダイオードである。
【００１１】
＜第４の従来例＞
図８に示す第４の従来例のスイッチ装置Ｅは、図４に示す第１の従来例のスイッチ装置Ｂにおいて、ターンオフ時の応答遅れ時間を短縮するために、時定数回路５１ｂにおいて、急速放電用の抵抗素子Ｒ５５と急速放電用のスイッチング素子（ＮＰＮ型トランジスタ）Ｑ５３と一方向性通電素子（整流ダイオード）Ｄ５２とを追加したものである。すなわち、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間の積分用の容量素子Ｃ５１に対して急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３の直列回路を並列接続するとともに、積分用の容量素子Ｃ５１と急速放電用のスイッチング素子Ｑ５３の接続点と充放電用の抵抗素子Ｒ５１との間に一方向性通電素子Ｄ５２を挿入したものである。
【００１２】
“Ｌ”レベルのスイッチ制御信号Ｓｃが入力されると、駆動用のスイッチング素子Ｑ５２はターンオフし、急速放電用のスイッチング素子Ｑ５３はそのベース電圧が上昇してターンオンする。結果、急速放電用の抵抗素子Ｒ５５がターンオンした急速放電用のスイッチング素子Ｑ５３を介して積分用の容量素子Ｃ５１に並列に接続されることになる。すると、積分用の容量素子Ｃ５１に蓄積されていた電荷が急速放電用の抵抗素子Ｒ５５を通じて急速に放出される。接続／遮断用のスイッチング素子Ｑ５１の制御電圧は極短時間後にしきい値電圧以下になり、接続／遮断用のスイッチング素子Ｑ５１が直ちにターンオフし、負荷回路５３への出力が遮断される。
【００１３】
接続／遮断用のスイッチング素子Ｑ５１の導通状態では急速放電用のスイッチング素子Ｑ５３は非導通状態にあるから、抵抗素子Ｒ５５の抵抗値はこれを充分に小さくすることが可能である。なぜなら、もしも接続／遮断用のスイッチング素子Ｑ５１の導通状態で急速放電用のスイッチング素子Ｑ５３も導通するのなら、導通状態維持のために接続／遮断用のスイッチング素子Ｑ５１の制御電圧を一定以上に保つには、抵抗素子Ｒ５５の抵抗値をある程度大きく設定しなければならない。しかし、そうではなく、接続／遮断用のスイッチング素子Ｑ５１の導通状態では急速放電用のスイッチング素子Ｑ５３が非導通状態となるため、抵抗素子Ｒ５５の抵抗値を充分に小さくすることが許容される。
【００１４】
急速放電用の抵抗素子Ｒ５５の抵抗値が充分に小さいと、スイッチ制御信号Ｓｃの“Ｌ”レベル切り替えに伴う駆動用のスイッチング素子Ｑ５２のターンオフ時に、積分用の容量素子Ｃ５１からの放電を急速に行うことができ、ターンオフ時の応答遅れ時間を大幅に短縮することが可能となる。ちなみに、ターンオフ時の応答遅れ時間は図９（ｂ）に示すように約０．８［ｍｓ］と、大幅に短縮化されている。
【００１５】
もし、急速放電用のスイッチング素子Ｑ５３がない（素子Ｑ５３のコレクタ‐エミッタ間をショート）とすると、駆動用のスイッチング素子Ｑ５２のターンオン時に直流電源Ｅ５１から高電位側の入力端子Ｔ１ｐに流入した電流の大部分が急速放電用の抵抗素子Ｒ５５を流れて積分用の容量素子Ｃ５１への充電速度が大きく低下し、ターンオン時の応答遅れ時間が過剰に長いものになってしまう。よって、接続／遮断用のスイッチング素子Ｑ５１の入力側（ソース側）で急速放電用の抵抗素子Ｒ５５を積分用の容量素子Ｃ５１に並列接続するときには急速放電用のスイッチング素子Ｑ５３は欠かせないものとなっている。なお、一方向性通電素子Ｄ５２はスイッチング素子Ｑ５２をオンさせたとき、容量素子Ｃ５１からの充電電流を流している。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平７−３０３９４号公報
【特許文献２】特開平１０−５５７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上記で説明した図４の第１の従来例の場合、接続／遮断用のスイッチング素子Ｑ５１がターンオフしたときの出力電圧と出力電流の波形が図５（ｂ）に示されている。出力電圧が急峻な立ち下がりをし、出力電流も急激に減少するが、ターンオフ時の応答遅れ時間は約１８７［ｍｓ］とかなり長く、遮断特性は良くない。すなわち、容量性負荷Ｃ５３への突入電流を回避する手段として、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間に積分用の容量素子Ｃ５１を介装してあるが、これが原因でターンオフ時の出力電圧の遮断確立に長い時間を要するという問題があった。一方、ターンオフ時の応答遅れ時間を短縮するために積分用の容量素子Ｃ５１に並列接続した充放電用の抵抗素子Ｒ５１の抵抗値を小さくすると、今度はターンオン時の応答遅れ時間が過剰に短縮化されて、容量性負荷Ｃ５３への突入電流が過大化してしまうという課題がある。
【００１８】
また、図６の第２の従来例の場合、スイッチ制御信号Ｓｃ′の波形を特殊化しており（初期はパルス波形、その後は“Ｈ”レベル）、そのためにワンショットパルス回路１、発振回路２、アンドゲート３、排他的論理和ゲート４などを必要とし、回路構成が相当に複雑化している。しかも、並列接続された積分用の容量素子８と充放電用の抵抗素子５が原因でターンオフ時の応答遅れ時間について充分な短縮化は期待できない。積分用の容量素子の容量値を小さくしたり充放電用の抵抗素子の抵抗値を小さくすればターンオフ時の応答遅れ時間を短縮できるが、ターンオン時の突入電流の過大化やターンオン時の応答遅れ時間の伸長を招く。
【００１９】
また、図７の第３の従来例の場合、接続／遮断用のスイッチング素子ＴＲ１１のゲート‐ソース間には積分用の容量素子を接続していないが、スイッチ制御信号Ｓｃの入力段の時定数回路１５における積分用の容量素子Ｃ１３の電荷を放出するために、急速放電用の抵抗素子Ｒ１６と一方向性通電素子Ｄ１２を用いている。つまり、時定数回路１５は、積分用の容量素子Ｃ１３と積分用の抵抗素子Ｒ１５からなる積分回路と、積分用の抵抗素子Ｒ１５の両端間をバイパスする一方向性通電素子Ｄ１２と急速放電用の抵抗素子Ｒ１６とからなり、部品点数が多く、回路構成が複雑化している。
【００２０】
接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の変化を緩やかに制御するのに、このスイッチング素子ＴＲ１１に対して直接に時定数回路を付加するのではなく、離れて設けられた駆動用のスイッチング素子ＴＲ１２のベースに対して時定数回路１５を付加している。接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の微調整を達成するのに、実際上は離れて位置する駆動用のスイッチング素子ＴＲ１２のベース電流の微調整を行うようになっている。しかし、時定数回路１５は構成部品点数が多く、個々の構成部品にばらつきがあるため、時定数回路１５での微調整が接続／遮断用のスイッチング素子ＴＲ１１の制御電圧の微調整に正しく反映させることが非常にむずかしいという問題がある。すなわち、時定数回路１５の構成部品のばらつきのために突入電流が増大したり、出力電圧のターンオン時の応答遅れ時間やターンオフ時の応答遅れ時間についてばらつきが増大してしまうという問題がある。
【００２１】
図８の第４の従来例の場合、その基本構成をもつ図４の第１の従来例との比較において、そのターンオフ時の応答遅れ時間の大幅な短縮化が実現される。しかし、そのための追加構成として、急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品を必要とし、追加部品点数が多いため回路構成の複雑化を招くという問題がある。それでいてターンオフ時の応答遅れ時間の短縮化についての技術要請は、現実的にはそれほど極端に短い時間（約０．８［ｍｓ］）にする必要はなく、およそ３０〜４０％程度にでも短縮できれば問題がないとされているのが実情である。換言すれば、急速放電用の抵抗素子Ｒ５５とスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品の追加は過剰な対応となっているということである。
【００２２】
図４に示す第１の従来例の場合にターンオフ時の応答遅れ時間を短縮するには積分用の容量素子の容量値を小さくすればよい。しかし、そうするとターンオン時の突入電流が過剰に大きくなってしまう。また、積分用の容量素子に並列接続された充放電用の抵抗素子の抵抗値を小さくして放電を早めることによりターンオフ時の応答遅れ時間を短縮することは可能である。しかし、そうするとターンオン時の出力電圧の応答遅れ時間が過剰に長くなってしまう。
【００２３】
本発明はこのような事情に鑑みて創作したものであり、スイッチ装置に関して簡易な構成により突入電流の抑制およびターンオン時の応答遅れ時間を悪化させることなく、ターンオフ時の応答遅れ時間の短縮化を進めることができるようにすることを目的としている。
【課題を解決するための手段】
【００２４】
本発明は、次の手段を講じることにより上記の課題を解決する。
【００２５】
本発明によるスイッチ装置は、
電源供給ラインの途中に挿入された接続／遮断用のスイッチング素子の電流路における入力側端子と制御端子との間に積分用の容量素子と充放電用の抵抗素子とが並列に接続され、前記接続／遮断用のスイッチング素子の制御端子と接地ラインとの間に電流制限用の抵抗素子と駆動用のスイッチング素子の直列回路が接続されたスイッチ装置において、さらに、前記積分用の容量素子の正極端子と、前記駆動用のスイッチング素子と前記電流制限用の抵抗素子との接続点との間に急速放電用の抵抗素子を接続し、さらに、前記電流制限用の抵抗素子に対して、一方向性通電素子が、その順方向を前記駆動用のスイッチング素子から前記積分用の容量素子に向かう方向とする状態で並列に接続されている。
【００２６】
上記のように構成された本発明のスイッチ装置において、駆動用のスイッチング素子がターンオンすると、接続／遮断用のスイッチング素子の制御端子が電流制限用の抵抗素子とターンオンした駆動用のスイッチング素子を介して接地レベルに降圧され、接続／遮断用のスイッチング素子がターンオンする。駆動用のスイッチング素子がターンオンすると、積分用の容量素子に充電が行われ、その両端電圧（接続／遮断用のスイッチング素子の制御電圧）が緩やかに増加する。すなわち、接続／遮断用のスイッチング素子が徐々に高抵抗状態から低抵抗状態へ遷移する。やがて接続／遮断用のスイッチング素子は非導通状態から反転してターンオンすることになるが、その抵抗変化が上記のとおり緩やかであるため、負荷回路の容量性負荷に対する突入電流が抑制される。
【００２７】
この接続／遮断用のスイッチング素子をターンオンさせる動作に対して、急速放電用の抵抗素子は関係しない。なぜなら、接続／遮断用のスイッチング素子の制御端子と電流制限用の抵抗素子と駆動用のスイッチング素子の経路は接続／遮断用のスイッチング素子のターンオンに実効的な役割を果たす経路であるが、この経路に対して、追加した急速放電用の抵抗素子は実効性を有しないからである。すなわち、急速放電用の抵抗素子は接続／遮断用のスイッチング素子のターンオン時の応答遅れ時間に影響を与えるものとはならない。
【００２８】
次に駆動用のスイッチング素子が導通状態から反転して非導通状態に切り替えられると、積分用の容量素子からの放電が開始される。このときの放電経路は次の並列抵抗回路によって形成される。すなわち、１つは積分用の容量素子に対して並列に接続された充放電用の抵抗素子であり、もう１つは急速放電用の抵抗素子および電流制限用の抵抗素子に対して並列に接続された一方向性通電素子からなる直列回路（これも積分用の容量素子に対して並列に接続されている）である。
それは、電流制限用の抵抗素子に対して、一方向性通電素子が、その順方向を駆動用のスイッチング素子から積分用の容量素子に向かう方向とする状態で並列に接続されているからである。この一方向性通電素子は、積分用の容量素子からの放電状態において、電流制限用の抵抗素子を短絡的にバイパスする作用を有する。すなわち、並列抵抗回路における電流制限用の抵抗素子と急速放電用の抵抗素子の抵抗直列回路から電流制限用の抵抗素子を切り離す作用を発揮する。その結果、部品点数として一方向性通電素子の１部品が増えはするものの、接続／遮断用のスイッチング素子のターンオフ時の応答遅れ時間をさらに短縮化する効果が生じる。そして、この一方向性通電素子の追加は接続／遮断用のスイッチング素子のターンオン時の応答遅れ時間には影響を与えない。
この放電経路を形成する並列抵抗回路の合成抵抗値は、積分用の容量素子に対して並列に接続された充放電用の抵抗素子の抵抗値よりも小さなものとなり、急速放電が実現する。この急速放電の後、接続／遮断用のスイッチング素子は導通状態から反転して非導通状態に切り替えられる。すなわち、ターンオフ時の応答遅れ時間の短縮化が図られる。
【発明の効果】
【００２９】
本発明によれば、容量性負荷を含む負荷回路と直流電源との間を接続／遮断するためのスイッチ装置につき、積分用の容量素子に並列に接続された充放電用の抵抗素子に対して、電流制限用の抵抗素子と急速放電用の抵抗素子との直列回路を並列に接続したことにより、突入電流抑制効果と良好な立ち上がり特性の維持とターンオフ時の応答遅れ時間の短縮の効果を簡易な構成により実現することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施例のスイッチ装置の構成を示す回路図
【図２】本発明の第１の実施例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【図３】本発明の第２の実施例のスイッチ装置の構成を示す回路図
【図４】第１の従来例のスイッチ装置の構成を示す回路図
【図５】第１の従来例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【図６】第２の従来例（特許文献１開示）のスイッチ装置の構成を示す回路図
【図７】第３の従来例（特許文献２開示）のスイッチ装置の構成を示す回路図
【図８】第４の従来例のスイッチ装置の構成を示す回路図
【図９】第４の従来例のスイッチ装置におけるターンオン時の動作波形を示すタイミングチャート（ａ）とターンオフ時の動作波形を示すタイミングチャート（ｂ）
【発明を実施するための形態】
【００３１】
上記構成の本発明のスイッチ装置には、次のようないくつかの好ましい態様がある。
【００３４】
また、上記の構成において、電源供給ラインの途中に挿入される接続／遮断用のスイッチング素子としては、Ｐチャネル型のＭＯＳ‐ＦＥＴ（金属酸化物半導体による電界効果トランジスタ）とするのが好ましい。バイポーラトランジスタの場合は導通状態保持のための電力が必要となるのに対して、ＭＯＳ‐ＦＥＴの場合は導通状態保持のための電力が不要である。ただし、本発明では接続／遮断用のスイッチング素子としてＭＯＳ‐ＦＥＴに限定するものではなく、バイポーラトランジスタ（ＮＰＮ型またはＰＮＰ型）を用いるのでもよい。ＭＯＳ‐ＦＥＴの場合にはＮチャンネル型とＰチャンネル型のいずれでもよい。制御端子については、ＭＯＳ‐ＦＥＴの場合はゲート端子となり、バイポーラトランジスタの場合はベース端子となる。
【００３５】
また、接続／遮断用のスイッチング素子をオン／オフ制御する駆動用のスイッチング素子としては上記のバイポーラトランジスタとするほか、ＭＯＳ‐ＦＥＴを用いてもよい。バイポーラトランジスタの場合にはＮＰＮ型のトランジスタとＰＮＰ型のトランジスタのいずれでもよい。ＭＯＳ‐ＦＥＴの場合にはＮチャンネル型とＰチャンネル型のいずれでもよい。
【実施例】
【００３６】
以下、上記構成の本発明のスイッチ装置につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。
【００３７】
〔第１の実施例〕
以下、図１、図２を参照して本発明にかかわるスイッチ装置の第１の実施例を説明する。
【００３８】
図１は本発明の第１の実施例におけるスイッチ装置の構成を示す回路図である。まず、構成要素を列挙する。図１において、Ａはスイッチ装置、Ｔ１ｐ，Ｔ１ｎはスイッチ装置Ａにおける直流電源の第１と第２の入力端子、Ｔ２ｐ，Ｔ２ｎはスイッチ装置Ａにおける直流電圧の第１と第２の出力端子、Ｑ５１は接続／遮断用のスイッチング素子、５１は時定数回路、５２は駆動制御回路、５３は負荷回路、Ｅ５１はバッテリなどの直流電源である。時定数回路５１の構成要素として、Ｃ５１は積分用の容量素子、Ｒ５１は充放電用の抵抗素子、Ｒ５２はバイアス用であるとともに容量素子Ｃ５１を充電する電流制限用の抵抗素子、Ｒ５６は急速放電用の抵抗素子である。駆動制御回路５２は駆動用のスイッチング素子Ｑ５２と電流制限用の抵抗素子Ｒ５２を備えている。電流制限用の抵抗素子Ｒ５２は駆動制御回路５２の構成要素であるとともに時定数回路５１の構成要素も兼ねている。負荷回路５３は、容量性負荷Ｃ５３と抵抗性負荷Ｒ５３を含んでいるものとする。接続／遮断用のスイッチング素子Ｑ５１として、ここではＰチャネル型のＭＯＳ‐ＦＥＴが用いられ、駆動用のスイッチング素子Ｑ５２として、ここではバイポーラでＮＰＮ型のトランジスタが用いられている。
【００３９】
一対の入力端子Ｔ１ｐ，Ｔ１ｎは、これに直流電源Ｅ５１を接続して直流電流を入力するものであり、一対の出力端子Ｔ２ｐ，Ｔ２ｎは、これに接続される負荷回路５３に対して直流電力を供給するものである。高電位側の入力端子Ｔ１ｐと高電位側の出力端子Ｔ２ｐとが電源供給ラインＬ５１を介して接続されるが、その途中に接続／遮断用のスイッチング素子Ｑ５１が挿入されている。低電位側の入力端子Ｔ１ｎと低電位側の出力端子Ｔ２ｎとが接地ラインＬ５２を介して接続されている。
【００４０】
駆動制御回路５２において、駆動用のスイッチング素子Ｑ５２のコレクタに電流制限用の抵抗素子Ｒ５２の一方端子が接続され、その他方端子が接続／遮断用のスイッチング素子Ｑ５１の制御端子であるゲートに接続され、駆動用のスイッチング素子Ｑ５２のエミッタは接地ラインＬ５２に接続されている。駆動用のスイッチング素子Ｑ５２のベースにはスイッチ制御信号Ｓｃが入力されるようになっている。このスイッチ制御信号Ｓｃは単純な“Ｈ”／“Ｌ”切り替え式の信号である。
【００４１】
時定数回路５１は、積分用の容量素子Ｃ５１と充放電用の抵抗素子Ｒ５１および電流制限用の抵抗素子Ｒ５２に加えて、さらに急速放電用の抵抗素子Ｒ５６を有している。すなわち、接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間に積分用の容量素子Ｃ５１が接続され、さらに積分用の容量素子Ｃ５１に充放電用の抵抗素子Ｒ５１が並列接続されている。加えて、接続／遮断用のスイッチング素子Ｑ５１の入力側において、積分用の容量素子Ｃ５１の正極端子と駆動用のスイッチング素子Ｑ５２の電流路におけるハイサイド端子であるコレクタとの間に急速放電用の抵抗素子Ｒ５６が接続されている。換言すると、急速放電用の抵抗素子Ｒ５６は、充放電用の抵抗素子Ｒ５１と高電位側の入力端子Ｔ１ｐの接続点と、駆動用のスイッチング素子Ｑ５２のコレクタと電流制限用の抵抗素子Ｒ５２との接続点との間に接続されている。ここで、積分用の容量素子Ｃ５１に対しては、充放電用の抵抗素子Ｒ５１が並列に接続され、さらに、電流制限用の抵抗素子Ｒ５２と急速放電用の抵抗素子Ｒ５６との抵抗直列回路が並列に接続されている。つまり、充放電用の抵抗素子Ｒ５１と、電流制限用の抵抗素子Ｒ５２と急速放電用の抵抗素子Ｒ５６との直列回路とは、積分用の容量素子Ｃ５１からの放電経路を形成する並列抵抗回路を構成している。
【００４２】
以上のように、本発明の第１の実施例のスイッチ装置Ａは、図４の第１の従来例のスイッチ装置Ｂに対して、急速放電用の抵抗素子Ｒ５６を積分用の容量素子Ｃ５１の正極端子と駆動用のスイッチング素子Ｑ５２のコレクタ（ハイサイド端子）との間に追加したものに相当している。追加の回路要素は１部品となっている。
【００４３】
次に、上記のように構成されたスイッチ装置Ａの動作を図２のタイミングチャート（動作波形図）を参照しながら説明する。図２（ａ）は本発明の第１の実施例のスイッチ装置Ａの立ち上がり特性を示す波形図であり、図２（ｂ）は立ち下がり特性を示す波形図である。
【００４４】
〔１〕＜スイッチ制御信号Ｓｃの“Ｌ”レベル状態＞
いま、接続／遮断用のスイッチング素子Ｑ５１が非導通状態にあって電源供給ラインＬ５１が遮断されており、負荷回路５３に対して直流電源Ｅ５１からの電力供給が行われていない負荷停止状態にあるとする。このとき、駆動制御回路５２においてスイッチ制御信号Ｓｃは“Ｌ”レベルとなっていて、駆動用のスイッチング素子Ｑ５２は非導通状態となっている。したがって、積分用の容量素子Ｃ５１には充電は行われていない。すなわち、積分用の容量素子Ｃ５１の両端電圧はゼロであり、接続／遮断用のスイッチング素子Ｑ５１の制御電圧（ゲート‐ソース間電圧）もゼロとなっている。
【００４５】
〔２〕＜スイッチ制御信号Ｓｃの“Ｈ”レベルへの立ち上げ＞
次に、負荷回路５３に直流電源Ｅ５１からの電力を供給して負荷動作状態にしようとするときは、図２（ａ）に示すように、スイッチ制御信号Ｓｃを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。すると、駆動用のスイッチング素子Ｑ５２がターンオンし、高電位側の入力端子Ｔ１ｐに印加されている直流電源Ｅ５１により、時定数回路５１における積分用の容量素子Ｃ５１および並列抵抗回路（Ｒ５１，Ｒ５２＋Ｒ５６）から駆動用のスイッチング素子Ｑ５２の経路で電流が流れる。充放電用の抵抗素子Ｒ５１の抵抗値と積分用の容量素子Ｃ５１の容量値とで決まる時定数のもとで積分用の容量素子Ｃ５１に対する充電が開始される。図２（ａ）に示すように、スイッチ制御信号Ｓｃの立ち上がりタイミングから一定時間約９［ｍｓ］が経過した時点で接続／遮断用のスイッチング素子Ｑ５１の制御電圧がしきい値電圧を超え、それ以降、接続／遮断用のスイッチング素子Ｑ５１からの出力電圧および出力電流が緩やかに増加する。増加が緩やかであるため、負荷回路５３の容量性負荷Ｃ５３への突入電流は抑制される。
【００４６】
〔３〕＜接続／遮断用のスイッチング素子Ｑ５１のターンオン＞
さらに所定の時間（約３［ｍｓ］）の経過後に接続／遮断用のスイッチング素子Ｑ５１が完全にターンオンし、出力電圧が高電位側の入力端子Ｔ１ｐへの印加電圧のレベル（ここでは約２４［Ｖ］）で安定するとともに、出力電流は突入電流（６．６［Ａ］）の後、安定化する。この時点では突入電流の影響は緩和され、負荷回路５３における容量性負荷Ｃ５３と抵抗性負荷Ｒ５３に対しては正常レベルの電流が安定的に供給される。
【００４７】
上記の〔２〕および〔３〕の動作説明のように、本発明の第１の実施例で追加した急速放電用の抵抗素子Ｒ５６の存在は、スイッチ装置Ａの接続状態への立ち上がり初期における動作には影響を与えることがない。つまり、スイッチ装置Ａのターンオン時の応答遅れ時間（約１２［ｍｓ］）は図４に示す第１の従来例のターンオン時の応答遅れ時間（約１２［ｍｓ］）とほぼ同じとなる。また、突入電流に対する抑制効果についても遜色がなく、良好である。
【００４８】
〔４〕＜スイッチ制御信号Ｓｃの“Ｌ”レベルへの立ち下げ＞
次に、負荷回路５３の動作を停止させようとするときは、図２（ｂ）に示すように、スイッチ制御信号Ｓｃを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。すると、駆動用のスイッチング素子Ｑ５２がターンオフする。しかし、接続／遮断用のスイッチング素子Ｑ５１はすぐにはターンオフしない。それは、積分用の容量素子Ｃ５１に対して行われた充電によって接続／遮断用のスイッチング素子Ｑ５１の制御電圧がしきい値電圧を超える状態を暫時継続するためである。駆動用のスイッチング素子Ｑ５２のターンオフによって負極端子が接地ラインＬ５２から切り離された積分用の容量素子Ｃ５１の充電電荷は、正極端子から負極端子へ向けて放電される。このとき、放電電流の一部は充放電用の抵抗素子Ｒ５１を通して放電され、放電電流の残りは急速放電用の抵抗素子Ｒ５６および電流制限用の電流制限用の抵抗素子Ｒ５２の抵抗直列回路を通しても放電される。したがって、図４の場合の充放電用の抵抗素子Ｒ５１のみの放電より速く積分用の容量素子Ｃ５１の蓄積電荷を放出できる。そしてこれに伴って、接続／遮断用のスイッチング素子Ｑ５１の制御電圧が急速に降下する。しかし、接続／遮断用のスイッチング素子Ｑ５１が導通状態を保つ限りにおいて出力電圧、出力電流はともに“Ｈ”レベルに維持される（経過時間１２１［ｍｓ］まで）。この第１の実施例では、充放電用の抵抗素子Ｒ５１、電流制限用の抵抗素子Ｒ５２の抵抗値がともに１０［ｋΩ］であり、急速放電用の抵抗素子Ｒ５６も１０［ｋΩ］となっている。
【００４９】
ちなみに、充放電用の抵抗素子Ｒ５１と抵抗直列回路（Ｒ５６＋Ｒ５２）の合成抵抗値Ｒｃを求めると、
Ｒｃ＝Ｒ５１・（Ｒ５６＋Ｒ５２）／（Ｒ５１＋Ｒ５６＋Ｒ５２）
であり、
Ｒ５１−Ｒｃ＝Ｒ５１2 ／（Ｒ５１＋Ｒ５６＋Ｒ５２）＞０
∴Ｒ５１＞Ｒｃ
のように、合成抵抗値Ｒｃは急速放電用の抵抗素子Ｒ５６がない図４（第１の従来例）の場合の抵抗値Ｒ５１よりも小さくなっている。それゆえに、上述したように、第１の実施例によれば、積分用の容量素子Ｃ５１の蓄積電荷を充放電用の抵抗素子Ｒ５１のみ場合より速く放出することができるのである。
【００５０】
〔５〕＜接続／遮断用のスイッチング素子Ｑ５１のターンオフ＞
制御電圧がしきい値電圧以下となると、接続／遮断用のスイッチング素子Ｑ５１がターンオフする。これにより、直流電源Ｅ５１から高電位側の入力端子Ｔ１ｐを介して流入していた電流が遮断され、負荷回路５３への電源供給が停止される。やがて、積分用の容量素子Ｃ５１の放電が完了する。なお、接続／遮断用のスイッチング素子Ｑ５１の非導通状態は、次にスイッチ制御信号Ｓｃが“Ｈ”レベルに立ち上がった後、所定のターンオン時の応答遅れ時間が経過するまで保持される。
【００５１】
本発明の第１の実施例のスイッチ装置Ａでは、図４に示す第１の従来例に比べてターンオフ時の応答遅れ時間を相当に短縮することが可能となっている。ちなみに、スイッチ装置Ａにおいては、図２（ｂ）に示すようにターンオフ時の応答遅れ時間は約１２１［ｍｓ］であり、これは図５（ｂ）に示す第１の従来例（図４）のターンオフ時の応答遅れ時間約１８７［ｍｓ］に比べて大幅に短縮されている（約６４．７％への短縮）。
【００５２】
本発明の第１の実施例での対策は、図７に示す複雑な回路構成の時定数回路１５をもつ第３の従来例に比べてより簡易な回路構成となっている。また、急速放電用の抵抗素子Ｒ５６を接続／遮断用のスイッチング素子Ｑ５１の直近で付加していることから、次のメリットがある。すなわち、図７の接続／遮断用のスイッチング素子ＴＲ１１から離れた状態で駆動用のスイッチング素子ＴＲ１２のベース側に時定数回路１５を付加するものに比べると、突入電流やターンオフ時の応答遅れ時間のばらつきを抑制するために行う、接続／遮断用のスイッチング素子Ｑ５１の制御電圧の調整がより容易に行える。
【００５３】
また、図４に示す第１の従来例のターンオフ時の応答遅れ時間が長いという問題点を解消することを意図して考えられた図８に示す第４の従来例の場合は、ターンオフ時の応答遅れ時間が約０．８［ｍｓ］と大幅に短縮化されている。しかし、そのための追加構成として、急速放電用の抵抗素子Ｒ５５と急速放電用のスイッチング素子Ｑ５３と一方向性通電素子Ｄ５２の３部品が必要であり、追加部品点数が多いために回路構成の複雑化を招くという問題がある。これに対して本発明の第１の実施例の場合の追加構成は、積分用の容量素子Ｃ５１の正極端子と駆動用のスイッチング素子Ｑ５２のコレクタ（ハイサイド端子）との間に接続した急速放電用の抵抗素子Ｒ５６の１部品で済んでいて、回路構成の簡易化を図ることができる。
【００５４】
ターンオフ時の応答遅れ時間の短縮の効果については、図８に示す第４の従来例の方が優れている（図９（ｂ）参照）。一例を挙げると、回路定数や定格値を上記と同じにして、図４に示す第１の従来例の場合のターンオフ時の応答遅れ時間は図５（ｂ）のように約１８７［ｍｓ］（ミリ秒）であるのに対して、図８に示す第４の従来例の場合は図９（ｂ）のように約０．８［ｍｓ］であり、本発明の第１の実施例の場合は図２（ｂ）のように約１２１［ｍｓ］の計測データがある。第４の従来例（図８、図９）によればターンオフ時の応答遅れ時間の大幅な短縮が図られるが、現実的な技術要請はそれほど極端なものでなく、約３０〜４０％にでも短縮できれば問題のない仕様のスイッチ装置Ａにあっては、本発明の第１の実施例で充分満足いく結果が得られる。
【００５５】
以上をまとめると、本発明の第１の実施例によれば、ターンオン時の応答遅れ時間および突入電流抑制作用については図４、図５に示す第１の従来例と遜色がなく、ターンオフ時の応答遅れ時間については図４、図５に示す第１の従来例に比べて相当な短縮を実現し、それでいて部品点数、回路構成の点では図８に示す第４の従来例に比べて簡易化が実現されている。
【００５６】
ところで、図７に示す第３の従来例においては、ターンオフ時の応答遅れ時間短縮のために時定数回路１５において積分用の容量素子Ｃ１３の充電電荷を急速放電するための急速放電用の抵抗素子Ｒ１６と一方向性通電素子Ｄ１２が設けられている。しかし、この積分用の容量素子の急速放電のために急速放電用の抵抗素子と一方向性通電素子からなる直列回路の追加対策は、図４に示す第１の従来例の接続／遮断用のスイッチング素子Ｑ５１のゲート‐ソース間の積分用の容量素子Ｃ５１に対しては単純に適用することはできない。本発明の第１の実施例のスイッチ装置Ａのターンオン時の応答遅れ時間は図４に示す第１の従来例のターンオン時の応答遅れ時間と変わらない。また、突入電流に対する抑制効果についても遜色がない。
【００５７】
〔第２の実施例〕
次に、図３を参照して本発明にかかわるスイッチ装置の第２の実施例を説明する。図３は本発明の第２の実施例におけるスイッチ装置Ａ′の構成を示す回路図である。
【００５８】
第２の実施例のスイッチ装置Ａ′は、図１に示した第１の実施例のスイッチ装置Ａにおいて、一方向性通電素子Ｄ５１を追加したものに相当する。一方向性通電素子Ｄ５１としては例えば整流ダイオードが用いられる。一方向性通電素子Ｄ５１は、その順方向を駆動用のスイッチング素子Ｑ５２から積分用の容量素子Ｃ５１に向かう方向とする状態で、電流制限用の抵抗素子Ｒ５２に並列に接続されている。すなわち、一方向性通電素子Ｄ５１のアノードを駆動用のスイッチング素子Ｑ５２のコレクタに接続し、そのカソードを積分用の容量素子Ｃ５１の負極端子に接続している。
【００５９】
一方向性通電素子Ｄ５１は、積分用の容量素子Ｃ５１からの放電状態において、電流制限用の抵抗素子Ｒ５２を短絡的にバイパスする。図１に示す第１の実施例の場合には、積分用の容量素子Ｃ５１に並列接続の充放電用の抵抗素子Ｒ５１に対してさらに並列接続されているのは、急速放電用の抵抗素子Ｒ５６と電流制限用の抵抗素子Ｒ５２との抵抗直列回路である。これに対して、第２の実施例の場合には、電流制限用の抵抗素子Ｒ５２に対してこれをバイパス的に短絡する状態で一方向性通電素子Ｄ５１が並列に接続されているため、積分用の容量素子Ｃ５１に並列接続の充放電用の抵抗素子Ｒ５１に対してさらに並列接続されているは、急速放電用の抵抗素子Ｒ５６のみとなり、電流制限用の抵抗素子Ｒ５２は切り離された状態となる。
【００６０】
ちなみに、充放電用の抵抗素子Ｒ５１と急速放電用の抵抗素子Ｒ５６の合成抵抗値Ｒｃ′を求めると、
Ｒｃ′＝Ｒ５１・Ｒ５６／（Ｒ５１＋Ｒ５６）
である。大小関係を求めると、
Ｒｃ−Ｒｃ′＝Ｒ５２・Ｒ５１2 ／｛（Ｒ５１＋Ｒ５６＋Ｒ５２）・（Ｒ５１＋Ｒ５６）｝＞０
∴Ｒｃ＞Ｒｃ′
であり、第１の実施例よりも第２の実施例の方が放電の抵抗がより小さくなっている。したがって、部品点数として一方向性通電素子Ｄ５１の１部品が増えはするが、接続／遮断用のスイッチング素子Ｑ５１のターンオフ時の応答遅れ時間をさらに短縮化することが可能となっている。なお、追加された一方向性通電素子Ｄ５１は接続／遮断用のスイッチング素子Ｑ５１のターンオン時の応答遅れ時間には影響を与えない。
【００６１】
以上、２つの実施例について説明したが、本発明では次のような実施例も含むものである。
【００６２】
一方向性通電素子Ｄ５１としては整流ダイオードのほかサイリスタであってもよいし、ダイオード接続されたトランジスタであってもよい。バイポーラトランジスタの場合は、コレクタとベースを短絡したものが一方向性通電素子となり、ＭＯＳ‐ＦＥＴの場合は、ドレインとゲートを短絡したものが一方向性通電素子となる。
【００６３】
直流電源Ｅ５１としては、電池（リチウムイオン電池、ニッケル水素電池など）、バッテリ（蓄電池）、太陽電池、燃料電池、ＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータ、スーパーキャパシタなどどのようなものであってもよい。
【００６４】
負荷回路５３としては、容量性負荷と抵抗性負荷を備えたものが一般的であるが、もっぱら容量性負荷が主体のものであってもよい。
【産業上の利用可能性】
【００６５】
本発明は、直流電源と、容量性負荷を含む負荷回路とを接続／遮断するためのスイッチ装置において、急速放電用の抵抗素子を、積分用の容量素子の正極端子と駆動用のスイッチング素子と電流制限用の抵抗素子との接続点との間に配置したことにより、突入電流抑制効果と良好な立ち上がり特性の維持とターンオフ時の応答遅れ時間の短縮の効果とを簡易な構成により実現する技術として有用である。
【符号の説明】
【００６６】
５１  時定数回路
５２  駆動制御回路
５３  負荷回路
Ｃ５１  積分用の容量素子
Ｃ５３  容量性負荷
Ｄ５１  一方向性通電素子（整流ダイオード）
Ｅ５１  直流電源
Ｌ５１  電源供給ライン
Ｌ５２  接地ライン
Ｑ５１  接続／遮断用のスイッチング素子（Ｐチャネル型のＭＯＳ‐ＦＥＴ）
Ｑ５２  駆動用のスイッチング素子（ＮＰＮ型トランジスタ）
Ｒ５１  充放電用の抵抗素子
Ｒ５２  電流制限用の抵抗素子
Ｒ５３  抵抗性負荷
Ｒ５６  急速放電用の抵抗素子
Ｓｃ  スイッチ制御信号
Ｔ１ｐ  高電位側の入力端子
Ｔ１ｎ  低電位側の入力端子
Ｔ２ｐ  高電位側の出力端子
Ｔ２ｎ  低電位側の出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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