(57)【特許請求の範囲】
【請求項１】
一方向に並んで設けられ、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲートフィンガー電極と、
前記複数のゲートフィンガー電極が並んだ方向に沿って設けられて、前記複数のゲートフィンガー電極のそれぞれが接続されたゲート引き回し線路と、
一方の端部が前記ゲート引き回し線路の中央部で前記ゲート引き回し線路を両側に分離し、他方の端部が入力線路に接続された第１の抵抗と、
前記第１の抵抗を基準とした両側に配置されたキャパシタと、
前記ゲート引き回し線路に沿って設けられ、前記キャパシタを前記ゲート引き回し線路に接続する第１のエアブリッジと
を備えたことを特徴とする半導体装置。
【請求項２】
前記キャパシタは、矩形の一部が除かれた形状であること
を特徴とする請求項１記載の半導体装置。
【請求項３】
ビアが形成された外部電極と、
前記ソース電極のそれぞれを前記外部電極に接続する第２のエアブリッジと
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート引き回し線路は、隣り合うゲートフィンガー電極の間に対応する部分のそれぞれに第２の抵抗を有すること
を特徴とする請求項１記載の半導体装置。
【請求項５】
一方向に並んで設けられ、ドレイン電極とソース電極とが交互に隣り合って配置された複数のゲートフィンガー電極と、
前記複数のゲートフィンガー電極が並んだ方向に沿って設けられて、前記複数のゲートフィンガー電極のそれぞれに接続されたゲート引き回し線路と、
前記ゲート引き回し線路の中央部で一方の端部が前記ゲート引き回し線路を両側に分離し、他方の端部が入力線路に接続された第１の抵抗と、
前記第１の抵抗を基準とした両側に配置されたキャパシタと、
前記複数のゲートフィンガー電極のそれぞれに対応して設けられて、前記キャパシタを前記ゲート引き回し線路に接続する複数の第３のエアブリッジと
を備えたことを特徴とする半導体装置。
【請求項６】
前記ゲート引き回し線路は、隣り合うゲートフィンガー電極の間に対応する部分のそれぞれに第２の抵抗を有し、
前記複数の第３のエアブリッジのそれぞれは、隣り合う前記第２の抵抗の間にある前記ゲート引き回し線路の部分に接続されていること
を特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタなどの半導体装置に関する。
【背景技術】
【０００２】
高周波電力増幅器では、寄生発振を抑制するためにトランジスタの特性を安定化させる必要がある。この安定化の方法として、キャパシタンスＣと抵抗Ｒとを並列接続した回路であるＣＲ低周波安定化回路をトランジスタの入力側に加える方法がある。
ＣＲ低周波安定化回路では、高周波成分（ＧＨｚ台の信号）はキャパシタンスＣを通過し、寄生的な周波数である低周波成分（ＭＨｚ台の信号）は抵抗Ｒを通過する。これにより、低周波成分のみが損失され、低周波成分による寄生発振が抑制される。
例えば、特許文献１に記載される高周波高出力増幅器では、パワートランジスタの入力インピーダンスを高インピーダンスに変換する入力整合回路を備えており、この入力整合回路の前段にＣＲ低周波安定化回路が設けられる。この構造によってパワートランジスタの低周波帯域における特性の安定化が可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７／１１９２６６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のゲートフィンガー電極を有した、いわゆるマルチフィンガートランジスタでは、ＣＲ低周波安定化回路をトランジスタの外部に設けても、内部で寄生ループ発振が生じるという課題があった。例えば、特許文献１も記載された増幅器において、パワートランジスタがマルチフィンガートランジスタであると、トランジスタの内部で奇モードのループ発振が生じる可能性がある。特に、短ゲートトランジスタのようなミリ波領域においても利得を有するトランジスタでは、ミリ波のループ発振が生じやすい。【０００５】
この発明は上記課題を解決するもので、低周波数帯の特性を安定化し、かつ、内部の寄生ループ発振を抑制することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る半導体装置は、複数のゲートフィンガー電極、ゲート引き回し線路、第１の抵抗、キャパシタおよび第１のエアブリッジを備える。複数のゲートフィンガー電極は、一方向に並んで設けられ、ドレイン電極とソース電極とが交互に隣り合って配置される。ゲート引き回し線路は、複数のゲートフィンガー電極が並んだ方向に沿って設けられて、複数のゲートフィンガー電極のそれぞれが接続される。第１の抵抗は、一方の端部がゲート引き回し線路の中央部でゲート引き回し線路を両側に分離し、他方の端部が入力線路に接続される。キャパシタは、第１の抵抗を基準とした両側に配置される。第１のエアブリッジは、ゲート引き回し線路に沿って設けられ、キャパシタをゲート引き回し線路に接続する。
【発明の効果】
【０００７】
この発明によれば、ゲート引き回し線路の中央部でゲート引き回し線路を両側に分離する抵抗を設けたので、低周波数帯の特性を安定化し、かつ、内部の寄生ループ発振を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る半導体装置のパターンレイアウトを示す上面図である。
【図２】図２Ａは、従来の半導体装置における安定係数と周波数との関係を示すグラフである。図２Ｂは、従来の半導体装置におけるループ利得、ループ位相および周波数との関係を示すグラフである。
【図３】図３Ａは、実施の形態１に係る半導体装置における安定係数と周波数との関係を示すグラフである。図３Ｂは、実施の形態１に係る半導体装置におけるループ利得、ループ位相および周波数との関係を示すグラフである。
【図４】この発明の実施の形態２に係る半導体装置のパターンレイアウトを示す上面図である。
【図５】この発明の実施の形態３に係る半導体装置のパターンレイアウトを示す上面図である。
【図６】この発明の実施の形態４に係る半導体装置のパターンレイアウトを示す上面図である。
【図７】この発明の実施の形態５に係る半導体装置のパターンレイアウトを示す上面図である。
【図８】この発明の実施の形態６に係る半導体装置のパターンレイアウトを示す上面図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る半導体装置１のパターンレイアウトを示す上面図であって、実施の形態１に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図１では、一例として、ゲートフィンガー電極２が８本である構造を示したが、ゲートフィンガー電極２の数は２本以上であればよい。
図１に示すように、半導体装置１は、同一基板上にゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５、ゲート引き回し線路６、抵抗７、キャパシタ８、エアブリッジ９および入力線路１０を備える。
【００１０】
複数のゲートフィンガー電極２は、基板上で一方向に並んで設けられ、ドレイン電極３とソース電極４とが交互に隣り合って配置される。複数のゲートフィンガー電極２のそれぞれに隣り合うソース電極４には、外部端子となるビア５が直下に形成されている。
ゲート引き回し線路６は、複数のゲートフィンガー電極２が並んだ方向に沿って設けられ、複数のゲートフィンガー電極２のそれぞれが垂直に直接接続されている。
【００１１】
抵抗７は、一方の端部がゲート引き回し線路６の中央部でゲート引き回し線路６を両側に分離し、他方の端部が入力線路１０に接続される第１の抵抗である。すなわち、抵抗７は、両側のゲート引き回し線路６と入力線路１０とに３ポート接続している。抵抗７は、基板に不純物を注入して形成される注入抵抗、絶縁体の薄膜層からなる薄膜抵抗あるいはエピタキシャル層による抵抗であるエピ抵抗のいずれであってもよい。
【００１２】
キャパシタ８は、図１に示すように、抵抗７を基準とした両側に配置されたキャパシタであり、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタにより実現される。エアブリッジ９は、ゲート引き回し線路６に沿って設けられ、キャパシタ８をゲート引き回し線路６に接続する第１のエアブリッジである。
【００１３】
特許文献１に記載した増幅器では、トランジスタの外部にＣＲ低周波安定化回路を接続していた。これに対して、実施の形態１に係る半導体装置１では、抵抗７の一方の端部をゲート引き回し線路６の中央部に接続して両側に分離することで、抵抗７とキャパシタ８とがＣＲ低周波安定化回路として機能し、抵抗７は、アイソレーション抵抗としても機能する。この構造とすることで、特に、短ゲートトランジスタのようなミリ波領域においても利得を有するトランジスタであっても、トランジスタの内部におけるミリ波発振を抑制することが可能となる。
【００１４】
図２Ａは、従来の半導体装置における安定係数Ｋと周波数（ＧＨｚ）との関係を示すグラフである。図２Ｂは、従来の半導体装置におけるループ利得、ループ位相および周波数（ＧＨｚ）との関係を示すグラフである。図２Ａおよび図２Ｂは、従来の半導体装置の特性を既存のマイクロ波回路シミュレータで検証した結果を示している。
図３Ａは、半導体装置１における安定係数と周波数（ＧＨｚ）との関係を示すグラフである。図３Ｂは、半導体装置１におけるループ利得、ループ位相および周波数（ＧＨｚ）との関係を示すグラフである。図３Ａおよび図３Ｂは、図１に示した半導体装置１の特性を既存のマイクロ波回路シミュレータで検証した結果を示している。
【００１５】
半導体装置は、長さを５０μｍとしたゲートフィンガー電極が一本の小信号等価回路モデルを８個と、既存のマイクロ波回路シミュレータ上に用意されている線路、抵抗およびＭＩＭキャパシタとを用いたコンポーネントモデルで模擬される。
また、従来の半導体装置は、図１に示したレイアウトにおける抵抗７をなくして、入力線路の一方の端部をゲート引き回し線路に直接接続し、入力線路の他方の端部にＣＲ低周波安定化回路を接続したレイアウトのマルチフィンガートランジスタである。
【００１６】
図２Ａの符号Ａ１で示すように、従来の半導体装置は、ＣＲ低周波安定化回路を有することにより、低周波帯域で安定係数Ｋが増大して低周波帯域の特性が安定化されている。
図３Ａの符号Ａ２で示すように、半導体装置１においても、抵抗７とキャパシタ８とがＣＲ低周波安定化回路として機能することで、低周波帯域で安定係数Ｋが増大して低周波帯域の特性が安定化されている。
【００１７】
しかしながら、図２Ｂの符号Ｂ１で示すように、従来の半導体装置は、５５ＧＨｚ付近の周波数でループ利得がほぼ０ｄＢになっており、ループ位相がほぼ０ｄｅｇになっている。これは、ループ発振を起こしやすい状態である。
これに対して、半導体装置１では、抵抗７がアイソレーション抵抗として機能することにより、図３Ｂの符号Ｂ２で示すように、ミリ波周波数帯においてもループ利得が０ｄＢ以下に抑えられており、ループ発振を抑制できることがわかる。
【００１８】
図１では、隣り合うゲートフィンガー電極２の間隔が均一である場合を示したが、実施の形態１に係る半導体装置は、隣り合うゲートフィンガー電極２の間隔が均一であるレイアウトに限定されるものではない。例えば、プロセス上の制約から抵抗７の幅を狭くすることができない場合は、抵抗７の直近で隣り合うゲートフィンガー電極２、すなわち、トランジスタ中央で隣り合うゲートフィンガー電極２の間隔のみを広げるレイアウトとしてもよい。このように構成しても上記効果を得ることができる。
【００１９】
以上のように、実施の形態１に係る半導体装置１において、複数のゲートフィンガー電極２は、一方向に並んで設けられ、ドレイン電極３とソース電極４とが交互に隣り合って配置される。ゲート引き回し線路６は、複数のゲートフィンガー電極２が並ぶ方向に沿って設けられ、複数のゲートフィンガー電極２のそれぞれが接続される。抵抗７は、一方の端部がゲート引き回し線路６の中央部でゲート引き回し線路６を両側に分離し、他方の端部が入力線路１０に接続される。キャパシタ８は、抵抗７を基準とした両側に配置される。エアブリッジ９は、ゲート引き回し線路６に沿って設けられ、キャパシタ８をゲート引き回し線路６に接続する。このように、ゲート引き回し線路６の中央部でゲート引き回し線路６を両側に分離する抵抗７を設けたので、低周波数帯の特性を安定化し、かつ、内部の寄生ループ発振を抑制することができる。
【００２０】
実施の形態２．
図４は、この発明の実施の形態２に係る半導体装置１Ａのパターンレイアウトを示す上面図であり、実施の形態２に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図４において、図１と同一構成要素には同一符号を付して説明を省略する。図４に示すように、半導体装置１Ａは、同一基板上に、ゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５、ゲート引き回し線路６、抵抗７、キャパシタ８Ａ、エアブリッジ９および入力線路１０を備える。
【００２１】
キャパシタ８は上面視した形状が矩形であったが、キャパシタ８Ａは、図４に示すように、入力側の矩形の外側角部が入力側が狭くなるように斜めにカットされ、抵抗７に隣接している矩形の内側部分が入力側が狭くなるように切り込まれた形状を有している。
このように構成することで、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることが可能となる。
なお、角部を斜めにカットした場合を示したが、角部を丸めた形状であってもよい。
すなわち、キャパシタ８Ａが、斜めカット、切り込みまたは角を丸めることにより矩形の一部が除かれた形状を有していれば、上記と同様の効果を得ることができる。
キャパシタが四角である場合、入力電力の分配点において、分配点からの距離が内側のゲートフィンガー電極２の方が、外側のゲートフィンガー電極２よりも近くなる。そのため、内側のゲートフィンガー電極２の方に流れる入力電力は大きくなるが、外側のゲートフィンガー電極２に流れる入力電力は小さくなる。このような不等分配が発生する。
これに対して、前述したような切り込みを入れた形状にすることで、分配点からの距離が内側のゲートフィンガー電極２と外側のゲートフィンガー電極２とで等しくなるため、内側のゲートフィンガー電極２と外側のゲートフィンガー電極２とに均等に入力電力が分配される。これにより、より効率的にトランジスタに電力が入力されることになる。
【００２２】
以上のように、実施の形態２に係る半導体装置１Ａにおいて、キャパシタ８Ａが、矩形の一部が除かれた形状である。このように構成することにより、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることができる。
【００２３】
実施の形態３．
図５は、この発明の実施の形態３に係る半導体装置１Ｂのパターンレイアウトを示す上面図であり、実施の形態３に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図５において、図１と同一構成要素には同一符号を付して説明を省略する。図５に示すように、半導体装置１Ｂは、同一基板上に、ゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５Ａ、ゲート引き回し線路６、抵抗７、キャパシタ８、エアブリッジ９、エアブリッジ９Ａ、入力線路１０および外部電極１１を備える。
ビア５Ａは、外部端子となるビアであり、外部電極１１の直下に形成される。
エアブリッジ９Ａは、外部電極１１と、ソース電極４のそれぞれを外部電極１１に接続する第２のエアブリッジである。
【００２４】
図１に示したように、半導体装置１ではソース電極４の直下にビア５を形成していた。このため、ビア５を形成するプロセス上の制約から、ソース電極４の幅を広くする必要があった。これは、トランジスタサイズの小型化を制限する要因となり得る。
これに対して、半導体装置１Ｂでは、前述したように、ソース電極４の直下にビア５を形成せず、エアブリッジ９Ａでソース電極４に接続された外部電極１１の直下にビア５Ａを形成している。これにより、上記のプロセス上の制約がなくなるので、ソース電極４の幅を狭めることができる。従って、トランジスタサイズを小型化することができる。
【００２５】
なお、図５では、ドレイン電極３を跨いで入力側から離れた位置に外部電極１１を配置したレイアウトを示したが、外部電極１１は、半導体装置の両側に設けてもよい。
この場合、半導体装置の一方側にあるソース電極４のそれぞれに接続されたソース引き回し線路を、ドレイン電極３を跨ぐエアブリッジによって同じ側にある外部電極１１に接続し、半導体装置の他方側においても同様の構成とする。
【００２６】
以上のように、実施の形態３に係る半導体装置１Ｂは、ビア５Ａが形成された外部電極１１と、ソース電極４のそれぞれを外部電極１１に接続するエアブリッジ９Ａを備える。この構成を有することで、ソース電極４の幅を狭めることができ、トランジスタサイズを小型化することができる。
【００２７】
なお、半導体装置１Ｂにおけるキャパシタ８を、実施の形態２で示したキャパシタ８Ａに置き換えてもよい。このように構成することで、実施の形態３による効果に加え、実施の形態２の効果も得ることができる。
【００２８】
実施の形態４．
図６は、この発明の実施の形態４に係る半導体装置１Ｂのパターンレイアウトを示す上面図であり、実施の形態４に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図６において、図１と同一構成要素には同一符号を付して説明を省略する。図６に示すように、半導体装置１Ｃは、同一基板上に、ゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５、ゲート引き回し線路６、抵抗７、キャパシタ８、エアブリッジ９Ｂおよび入力線路１０を備える。
【００２９】
エアブリッジ９Ｂは、複数のゲートフィンガー電極２のそれぞれに対応して設けられ、キャパシタ８をゲート引き回し線路６に接続する第３のエアブリッジである。隣り合ったエアブリッジ９Ｂ同士の間には、パターンは形成されていない。このように構成することで、複数のエアブリッジ９Ｂを介してゲートフィンガー電極２のそれぞれに均等に電力が分配されるため、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることができる。
【００３０】
以上のように、実施の形態４に係る半導体装置１Ｃにおいて、複数のゲートフィンガー電極２は、一方向に並んで設けられ、ドレイン電極３とソース電極４とが交互に隣り合って配置される。ゲート引き回し線路６は、複数のゲートフィンガー電極２が並ぶ方向に沿って設けられ、複数のゲートフィンガー電極２のそれぞれが接続される。抵抗７は、一方の端部がゲート引き回し線路６の中央部でゲート引き回し線路６を両側に分離し、他方の端部が入力線路１０に接続される。キャパシタ８は、抵抗７を基準とした両側に配置される。複数のエアブリッジ９Ｂは、複数のゲートフィンガー電極２のそれぞれに対応して設けられ、キャパシタ８をゲート引き回し線路６に接続する。
このように構成することで、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることができる。
【００３１】
なお、半導体装置１Ｃにおけるキャパシタ８を、実施の形態２で示したキャパシタ８Ａに置き換えてもよい。これを構成Ａとする。このように構成することで、実施の形態４による効果に加え、実施の形態２の効果も得ることができる。
また、半導体装置１Ｃまたは構成Ａの半導体装置におけるソース電極４にビア５を形成せず、図５に示したように、実施の形態３で示した外部電極１１を設けてもよい。このように構成することで、実施の形態３の効果も得ることができる。
【００３２】
実施の形態５．
図７は、この発明の実施の形態５に係る半導体装置１Ｄのパターンレイアウトを示す上面図であり、実施の形態５に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図７において、図１と同一構成要素には同一符号を付して説明を省略する。図７に示すように、半導体装置１Ｄは、同一基板上に、ゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５、ゲート引き回し線路６Ａ、抵抗７、抵抗７Ａ、キャパシタ８、エアブリッジ９および入力線路１０を備える。
【００３３】
ゲート引き回し線路６Ａは、図７に示すように、隣り合うゲートフィンガー電極２の間に対応する部分のそれぞれに抵抗７Ａを有している。
抵抗７Ａは、隣り合うゲート引き回し線路６Ａの部分同士を互いに接続する第２の抵抗である。抵抗７Ａは、抵抗７と同様に、注入抵抗、薄膜抵抗あるいはエピ抵抗のいずれであってもよい。抵抗７Ａは、隣り合うゲートフィンガー電極２間に生じる全てのループに対するアイソレーション抵抗として作用することから、全てのモードにおけるループ発振を抑制することができる。
【００３４】
以上のように、実施の形態５に係る半導体装置１Ｄにおいて、ゲート引き回し線路６Ａは、隣り合うゲートフィンガー電極２の間に対応する部分のそれぞれに抵抗７Ａを有している。この構成を有することにより、全てのモードにおけるループ発振を抑制することができる。
【００３５】
なお、半導体装置１Ｄにおけるキャパシタ８を、実施の形態２で示したキャパシタ８Ａに置き換えてもよい。これを構成Ｂとする。このように構成することで、実施の形態５による効果に加え、実施の形態２の効果も得ることができる。
また、半導体装置１Ｄまたは構成Ｂの半導体装置におけるソース電極４にビア５を形成せず、実施の形態３で示した外部電極１１を設けてもよい。このように構成することで、実施の形態３の効果も得ることができる。
【００３６】
実施の形態６．
図８は、この発明の実施の形態６に係る半導体装置１Ｅのパターンレイアウトを示す上面図であり、実施の形態６に係る半導体装置をマルチフィンガートランジスタに適用した構造を示している。図８において、図１と同一構成要素には同一符号を付して説明を省略する。図８に示すように、半導体装置１Ｅは、同一基板上に、ゲートフィンガー電極２、ドレイン電極３、ソース電極４、ビア５、ゲート引き回し線路６Ａ、抵抗７、抵抗７Ａ、キャパシタ８、エアブリッジ９Ｂおよび入力線路１０を備える。
【００３７】
ゲート引き回し線路６Ａは、実施の形態５と同様に、隣り合うゲートフィンガー電極２の間に対応する部分のそれぞれに抵抗７Ａを有する。抵抗７Ａは、隣り合うゲートフィンガー電極２間に生じる全てのループに対するアイソレーション抵抗として作用するので、全てのモードにおけるループ発振を抑制することができる。
複数のエアブリッジ９Ｂのそれぞれは、隣り合う抵抗７Ａの間にあるゲート引き回し線路６Ａに接続されている。これにより、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることができる。
【００３８】
以上のように、実施の形態６に係る半導体装置１Ｅにおいて、ゲート引き回し線路６Ａは隣り合うゲートフィンガー電極２の間に対応する部分のそれぞれに抵抗７Ａを有する。複数のエアブリッジ９Ｂのそれぞれは、隣り合う抵抗７Ａの間にあるゲート引き回し線路６Ａに接続されている。このように構成することで、全てのモードにおけるループ発振を抑制することができ、かつ、ゲートフィンガー電極２に入力される電力の振幅差および位相差を減少させることができる。
【００３９】
なお、半導体装置１Ｅにおけるキャパシタ８を、実施の形態２で示したキャパシタ８Ａに置き換えてもよい。これを構成Ｃとする。このように構成することで、実施の形態５による効果に加え、実施の形態２の効果も得ることができる。
また、半導体装置１Ｅまたは構成Ｃの半導体装置におけるソース電極４にビア５を形成せず、実施の形態３で示した外部電極１１を設けてもよい。このように構成することで、実施の形態３の効果も得ることができる。
【００４０】
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせあるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００４１】
この発明に係る半導体装置は、低周波数帯の特性を安定化し、かつ、内部の寄生ループ発振を抑制することができるので、例えば、高周波電力増幅器に好適である。
【符号の説明】
【００４２】
１，１Ａ〜１Ｅ  半導体装置、２  ゲートフィンガー電極、３  ドレイン電極、４  ソース電極、５，５Ａ  ビア、６、６Ａ  ゲート引き回し線路、７，７Ａ  抵抗、８，８Ａ  キャパシタ、９、９Ａ，９Ｂ  エアブリッジ、１０  入力線路、１１  外部電極。
【図１】
0006501986.tif 000002
【図２】
0006501986.tif 000003
【図３】
0006501986.tif 000004
【図４】
0006501986.tif 000005
【図５】
0006501986.tif 000006
【図６】
0006501986.tif 000007
【図７】
0006501986.tif 000008
【図８】
0006501986.tif 000009