(57)【特許請求の範囲】
【請求項１】
複数の電源と、
不揮発ロジックと、
前記複数の電源の出力状態をそれぞれ検知する複数の検知部と、
前記複数の電源から出力される電力を安定化された直流電力に変換することにより前記安定化された直流電力を用いて前記不揮発ロジックを駆動するとともに前記安定化された直流電力を前記複数の検知部の共通の電源電圧として用いる電力変換部と、
を有し、
前記安定化された直流電力を用いて駆動する前記不揮発ロジックは、前記安定化された直流電力を共通の電源電圧として用いる前記複数の検知部の検知結果に応じたデータ処理を実行することを特徴とするデータ処理装置。
【請求項２】
前記不揮発ロジックは、
論理演算部と、揮発性記憶部と、不揮発性記憶部と、データ制御部とを備え、
前記不揮発ロジックが駆動していない状態から前記不揮発ロジックへの電力供給によって前記不揮発ロジックが駆動している状態に切り替わった後に前記データ制御部は前記不揮発性記憶部から読み出したデータを前記揮発性記憶部に書き込み、
前記論理演算部は前記データ処理を実行して前記揮発性記憶部に書き込まれているデータを更新し、
更新されて前記揮発性記憶部に書き込まれているデータを前記データ制御部は前記揮発性記憶部から読み出して前記不揮発性記憶部に書き込むことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記複数の電源の少なくとも一つが外部エネルギーを電気に変換する発電素子であることを特徴とする請求項１または請求項２に記載のデータ処理装置。
【請求項４】
前記複数の電源の少なくとも二つが圧電素子であり、少なくとも二つの前記圧電素子の各圧電軸が異なる方向になるように少なくとも二つの前記圧電素子が配置されていることを特徴とする請求項３に記載のデータ処理装置。
【請求項５】
前記複数の電源の全てが前記発電素子である請求項３または請求項４に記載のデータ処理装置と、
前記不揮発ロジックのデータ処理結果を外部機器に送信する送信部と、
を有することを特徴とする構造物。
【請求項６】
前記送信部は、前記外部機器と近距離無線通信を行う無線通信部であり、前記外部機器から前記近距離無線通信によって電力の供給を受けて動作することを特徴とする請求項５に記載の構造物。
【請求項７】
前記送信部に電力を供給する充電池を備え、
前記充電池は前記複数の電源から出力される電力の一部によって充電されることを特徴とする請求項５に記載の構造物。
【請求項８】
前記不揮発ロジックは、前記不揮発ロジックのデータ処理結果が所定の結果である場合に警告を示すデータを生成して前記送信部に出力し、
前記送信部は前記不揮発ロジックから前記警告を示すデータを受け取ると前記外部機器に警告信号を送信することを特徴とする請求項７に記載の構造物。
【請求項９】
請求項３に記載のデータ処理装置と、
外部機器から電力の供給を受けて動作し前記不揮発ロジックのデータ処理結果を前記外部機器に送信する送信部と、を備え、
前記複数の電源それぞれが太陽電池であることを特徴とする発電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発ロジックを有するデータ処理装置、並びに、これを用いた構造物及び発電装置に関する。
【背景技術】
【０００２】
近年、不揮発ロジックの開発が進んでいる。不揮発ロジックは、電力供給が遮断された後もデータを保持し、電力供給が再開されたときに電力供給が遮断された直前の状態からデータ処理を再開できる論理演算回路である。
【０００３】
不揮発ロジックは種々の装置において利用されている。例えば、特許文献１では、電源の投入回数をカウントするカウンタにおいて不揮発ロジックを利用している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−７５６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、不揮発ロジックが論理演算によって電源の投入回数（スカラー量）を求めているだけであり、電源に関するベクトル量のデータを生成することができなかった。電源に関するベクトル量のデータを生成することができれば、電源に関する多種多様な解析の可能性が拡がり不揮発ロジックの応用範囲が拡がることが期待できる。
【０００６】
本発明は、上記の状況に鑑み、電源に関するベクトル量のデータを生成することができるデータ処理装置並びにこれを用いた構造物及び発電装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るデータ処理装置は、複数の電源と、前記複数の電源から出力される電力を用いて駆動する不揮発ロジックと、前記複数の電源の出力状態をそれぞれ検知する複数の検知部と、を有し、前記不揮発ロジックは、前記複数の検知部の検知結果に応じたデータ処理を実行する構成（第１の構成）とされている。
【０００８】
また、上記第１の構成から成るデータ処理装置において、前記不揮発ロジックは、論理演算部と、揮発性記憶部と、不揮発性記憶部と、データ制御部とを備え、前記不揮発ロジックが駆動していない状態から前記不揮発ロジックへの電力供給によって前記不揮発ロジックが駆動している状態に切り替わった後に前記データ制御部は前記不揮発性記憶部から読み出したデータを前記揮発性記憶部に書き込み、前記論理演算部は前記データ処理を実行して前記揮発性記憶部に書き込まれているデータを更新し、更新されて前記揮発性記憶部に書き込まれているデータを前記データ制御部は前記揮発性記憶部から読み出して前記不揮発性記憶部に書き込む構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成るデータ処理装置において、前記複数の電源の少なくとも一つが外部エネルギーを電気に変換する発電素子である構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るデータ処理装置において、前記複数の電源の少なくとも二つが圧電素子であり、少なくとも二つの前記圧電素子の各圧電軸が異なる方向になるように少なくとも二つの前記圧電素子が配置されている構成（第４の構成）にするとよい。
【００１１】
また、上記第３または第４の構成から成るデータ処理装置において、前記複数の電源から出力される電力を安定化された直流電力に変換し前記安定化された直流電力を前記不揮発ロジックに供給する電力変換部を有する構成（第５の構成）にするとよい。
【００１２】
また、本発明に係る構造物は、前記複数の電源の全てが前記発電素子である上記第３〜第５のいずれかの構成から成るデータ処理装置と、外部機器から電力の供給を受けて動作し前記不揮発ロジックのデータ処理結果を前記外部機器に送信する送信部と、を有する構成（第６の構成）とされている。
【００１３】
また、上記第６の構成から成る構造物において、前記送信部は、前記外部機器と近距離無線通信を行う無線通信部であり、前記外部機器から前記近距離無線通信によって電力の供給を受けて動作する構成（第７の構成）にするとよい。
【００１４】
また、上記第６の構成から成る構造物において、前記送信部に電力を供給する充電池を備え、前記充電池は前記複数の電源から出力される電力の一部によって充電される構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る構造物において、前記不揮発ロジックは、前記不揮発ロジックのデータ処理結果が所定の結果である場合に警告を示すデータを生成して前記送信部に出力し、前記送信部は前記不揮発ロジックから前記警告を示すデータを受け取ると前記外部機器に警告信号を送信する構成（第９の構成）にするとよい。
【００１６】
また、本発明に係る発電装置は、上記第３の構成から成るデータ処理装置と、外部機器から電力の供給を受けて動作し前記不揮発ロジックのデータ処理結果を前記外部機器に送信する送信部と、を備え、前記複数の電源それぞれが太陽電池である構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本発明によれば、データ処理によって生成されるデータに複数の電源間における出力状態の差異がどのように推移するかを反映させることができるので、電源に関するベクトル量のデータを生成することができるデータ処理装置並びにこれを用いた構造物及び発電装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態のデータ処理装置を示す図
【図２Ａ】不揮発ロジックの一構成例を示す図
【図２Ｂ】不揮発性記憶ゲートの一構成例を示す図
【図２Ｃ】不揮発ロジックの模式的なレイアウトパターン構成例を示す図
【図２Ｄ】不揮発性記憶ゲートの他の構成例を示す図
【図３】第１実施形態のデータ処理装置の動作例を説明するためのタイムチャート
【図４】第２実施形態のデータ処理装置を示す図
【図５】発電素子の一配置例を示す図
【図６】発電素子の他の配置例を示す図
【図７】送信システムの一構成例を示す図
【図８】送信システムの他の構成例を示す図
【図９】橋の外観図
【図１０】太陽光発電装置を示す図
【発明を実施するための形態】
【００１９】
＜第１実施形態＞
図１は、第１実施形態のデータ処理装置を示す図である。図１に示すデータ処理装置１００は、発電素子１Ａ〜１Ｃと、逆流防止ダイオード２Ａ〜２Ｃ及び５Ａ〜５Ｃと、ＬＤＯ（Low Drop Out）と呼ばれる低飽和レギュレータ３と、不揮発ロジック４と、レベルシフタ６Ａ〜６Ｃと、を備える。発電素子としては、例えば、太陽光を電気に変換する太陽電池、２枚の圧電板を貼り合わせた構造であって加えられた力を電気に変換するバイモルフなどを挙げることができる。
【００２０】
なお、本実施形態や後述する他の実施形態では、説明を簡単にするために、逆流防止ダイオードの順方向電圧や接続経路における損失などは零とみなす。
【００２１】
発電素子１Ａ〜１Ｃはそれぞれ外部エネルギーを受け取ったときにその外部エネルギーを電気に変換する。発電素子１Ａ〜１Ｃの各出力端は逆流防止ダイオード２Ａ〜２Ｃの各アノードに接続されている。逆流防止ダイオード２Ａ〜２Ｃの各カソードは低飽和レギュレータ３の入力端に共通接続されている。
【００２２】
したがって、発電素子１Ａ〜１Ｃの各出力電圧を合成した電圧（発電素子１Ａ〜１Ｃの各出力電圧のうち最も大きい電圧）である電圧Ｖ１が低飽和レギュレータ３の入力端に供給される。また、逆流防止ダイオード２Ａ〜２Ｃが設けられているので、低飽和レギュレータ３の入力端から出力電圧が電圧Ｖ１より小さい発電素子に向かって電流が流れることはない。
【００２３】
低飽和レギュレータ３は、入力端に供給された電圧Ｖ１を降圧して、安定化した直流電圧（目標電圧と同一値又は略同一値の直流電圧）に変換し、その安定化した直流電圧を出力端から出力する。しかしながら、電圧Ｖ１が小さいときは上記の降圧によるレギュレーティングが行えないので、低飽和レギュレータ３の出力電圧Ｖ２は零となる。なお、安定化した直流電圧から零への移行時または零から安定化した直流電圧への移行時には、低飽和レギュレータ３の出力電圧Ｖ２は過渡的な値をとる。低飽和レギュレータ３の出力端は不揮発ロジック４の電源端及びレベルシフタ６Ａ〜６Ｃの各電源端に接続されている。また、不揮発ロジック４の接地端及びレベルシフタ６Ａ〜６Ｃの各接地端は接地電位に保持されている。
【００２４】
これにより、低飽和レギュレータ３が安定化した直流電圧を出力している場合に、不揮発ロジック４及びレベルシフタ６Ａ〜６Ｃはそれぞれ電圧Ｖ２と接地電位との差を電源電圧として用いて駆動する。
【００２５】
レベルシフタ６Ａ〜６Ｃはそれぞれ、入力端に供給された電圧が閾値以上であれば電源端に供給された安定化した直流電圧と同一レベル（以下、Ｈｉｇｈレベルともいう）の電圧を出力端から出力し、入力端に供給された電圧が閾値未満であれば接地電位と同一レベル（以下、Ｌｏｗレベルともいう）の電圧を出力端から出力する。また、発電素子１Ａ〜１Ｃの各出力端が逆流防止ダイオード５Ａ〜５Ｃそれぞれを経由してレベルシフタ６Ａ〜６Ｃの各入力端に接続されている。そして、レベルシフタ６Ａ〜６Ｃの各出力端は不揮発ロジック４の各データ入力端にそれぞれ接続されている。
【００２６】
したがって、発電素子１Ａの出力電圧Ｖ３が閾値以上であればレベルシフタ６ＡはＨｉｇｈレベルの電圧Ｖ４を不揮発ロジック４に出力し、発電素子１Ａの出力電圧Ｖ３が閾値未満であればレベルシフタ６ＡはＬｏｗレベルの電圧Ｖ４を不揮発ロジック４に出力する。すなわち、レベルシフタ６Ａは発電素子１Ａの出力電圧Ｖ３が閾値であるか否かを検知し、その検知結果を不揮発ロジック４に出力している。なお、ＨｉｇｈレベルからＬｏｗレベルへの移行時またはＬｏｗレベルからＨｉｇｈレベルへの移行時には、レベルシフタ６Ａの出力電圧Ｖ４は過渡的な値をとる。
【００２７】
同様に、レベルシフタ６Ｂは発電素子１Ｂの出力電圧Ｖ５が閾値であるか否かを検知し、その検知結果を不揮発ロジック４に出力しており、レベルシフタ６Ｃは発電素子１Ｃの出力電圧Ｖ７が閾値であるか否かを検知し、その検知結果を不揮発ロジック４に出力している。
【００２８】
また、逆流防止ダイオード５Ａ〜５Ｃが設けられているので、レベルシフタ内において電源端と入力端が短絡したとしてもレベルシフタの入力端から出力電圧が上記の安定化した直流電圧より小さい発電素子に向かって電流が流れることはない。
【００２９】
図２Ａは、不揮発ロジック４の一構成例を示す図である。不揮発ロジック４は、論理演算部４１と、揮発性記憶部４２と、不揮発性記憶部４３と、データ制御部４４と、を備えている。不揮発性記憶部４３は、例えば、強誘電体素子、フローティングゲートＭＯＳトランジスタ、磁気抵抗効果素子、相変化素子のいずれかを有し、これらいずれかの素子によってデータを不揮発的に記憶する構成とすることができる。
【００３０】
論理演算部４１は、レベルシフタ６Ａ〜６Ｃの各出力電圧を用いた論理演算、即ちレベルシフタ６Ａ〜６Ｃの各出力電圧に応じたデータ処理を行う。
【００３１】
揮発性記憶部４２に書き込まれているデータは論理演算部４１の論理演算結果（データ処理結果）によって更新される。
【００３２】
データ制御部４４は、揮発性記憶部４２から読み出したデータを不揮発性記憶部４３に書き込むことができるとともに、不揮発性記憶部４３から読み出したデータを揮発性記憶部４２に書き込むことができる。また、データ制御部４４は、外部からの命令に従って揮発性記憶部４２を制御して、揮発性記憶部４２に書き込まれているデータを揮発性記憶部４２から外部出力させることができる。
【００３３】
揮発性記憶部４２と、不揮発性記憶部４３と、データ制御部４４とによって構成される不揮発性記憶ゲート４５の一構成例を図２Ｂに示す。図２Ｂに示す構成例において、不揮発性記憶ゲート４５は、第１および第２の不揮発性記憶部４３1,４３2と、第１の不揮発性記憶部４３1に隣接して配置され、第１の不揮発性記憶部４３1 へのデータ書込みおよび第１の不揮発性記憶部４３1からのデータ読出しのための外部制御信号を受信する第１のデータインタフェース制御部４４1と、第２の不揮発性記憶部４３2に隣接して配置され、第２の不揮発性記憶部４３2へのデータ書込みおよび第２の不揮発性記憶部４３2からのデータ読出しのための外部制御信号を受信する第２のデータインタフェース制御部４４2と、第１および第２のデータインタフェース制御部４４に隣接して配置され、データ入力端子からデータ入力信号Ｄ、クロック入力端子からクロック信号ＣＬＫを受信し、データ出力端子からデータ出力信号Ｑを出力する揮発性記憶部４２とを備える。
【００３４】
なお、図２Ａにおける「外部からの命令」は、図２Ｂに示すＦＲＳＴ，Ｅ１，Ｅ２，ＰＬ１，ＰＬ２に相当する。
【００３５】
第１の不揮発性記憶部４３1は、ＭＯＳトランジスタＱ１ａ,Ｑ１ｂと、強誘電体キャパシタ５１ａ,５１ｂとを備え、第２の不揮発性記憶部４３2は、ＭＯＳトランジスタＱ２ａ,Ｑ２ｂと、強誘電体キャパシタ５２ａ,５２ｂとを備える。
【００３６】
揮発性記憶部４２は、インバータ５８,６０,６４,７０,７２,７４と、パススイッチ６２,６６,６８を備える。
【００３７】
第１のデータインタフェース制御部４４1は、インバータ７６と、パススイッチ７８とマルチプレクサ５４を備え、第２のデータインタフェース制御部４４2は、インバータ８０と、パススイッチ８２とマルチプレクサ５６を備える。
【００３８】
インバータ５８の入力端は、データ入力信号Ｄの印加端に接続されている。インバータ５８の出力端は、インバータ６０の入力端に接続されている。インバータ６０の出力端は、パススイッチ６６を介して、マルチプレクサ５４の第１入力端（１）に接続されている。さらに、インバータ６０の出力端は、インバータ６４の入力端に接続され、インバータ６４の出力端は、パススイッチ６２を介してインバータ６０の入力端に接続されている。
【００３９】
マルチプレクサ５４の出力端は、インバータ７２の入力端に接続されている。インバータ７２の出力端は、インバータ７４の入力端に接続されている。インバータ７４の出力端は、データ出力信号Ｑの引出端に接続されている。また、インバータ７２の出力端は、マルチプレクサ５６の第１入力端（１）に接続されている。マルチプレクサ５６の出力端は、インバータ７０の入力端に接続されている。インバータ７０の出力端は、パススイッチ６８を介して、マルチプレクサ５４の第１入力端（１）に接続されている。
【００４０】
このように、不揮発性記憶ゲート４５は、図２Ｂに示すように、ループ状に接続された２つの論理ゲート（図２Ｂではインバータ７２,７０）を用いて、入力されたデータ入力信号Ｄを保持するループ構造部ＬＯＯＰ（図中の５４,７２,５６,７０で囲まれた部分）を有する揮発性記憶部４２を備える。揮発性記憶部４２は、さらにインバータ６０、６４によるループを有している。
【００４１】
インバータ７６の入力端はマルチプレクサ５４の第１入力端（１）に接続されている。より詳細には、インバータ７６の入力端には、パススイッチ６６を介してインバータ６０の出力端が接続されるか、またはパススイッチ６８を介してインバータ７０の出力端が接続される。インバータ７６の出力端は、パススイッチ７８を介して、マルチプレクサ５６の第２入力端（０）に接続されている。
【００４２】
インバータ８０の入力端は、マルチプレクサ５６の第１入力端（１）に接続されている。より詳細には、インバータ８０の入力端には、インバータ７２の出力端が接続される。インバータ８０の出力端は、パススイッチ８２を介して、マルチプレクサ５４の第２入力端（０）に接続されている。
【００４３】
強誘電体キャパシタ５１ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５１ａの負極端は、マルチプレクサ５６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ａの両端間には、ＭＯＳトランジスタＱ１ａが接続されている。ＭＯＳトランジスタＱ１ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
【００４４】
強誘電体キャパシタ５１ｂの正極端は、マルチプレクサ５６の第２入力端（０）に接続されている。強誘電体キャパシタ５１ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５１ｂの両端間には、ＭＯＳトランジスタＱ１ｂが接続されている。ＭＯＳトランジスタＱ１ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
【００４５】
強誘電体キャパシタ５２ａの正極端は、第１プレートラインに接続され、強誘電体素子駆動用信号ＰＬ１が供給される。強誘電体キャパシタ５２ａの負極端は、マルチプレクサ５４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ａの両端間には、ＭＯＳトランジスタＱ２ａが接続されている。ＭＯＳトランジスタＱ２ａのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
【００４６】
強誘電体キャパシタ５２ｂの正極端は、マルチプレクサ５４の第２入力端（０）に接続されている。強誘電体キャパシタ５２ｂの負極端は、第２プレートラインに接続され、強誘電体素子駆動用信号ＰＬ２が供給される。強誘電体キャパシタ５２ｂの両端間には、ＭＯＳトランジスタＱ２ｂが接続されている。ＭＯＳトランジスタＱ２ｂのゲートは、強誘電体素子両端短絡信号ＦＲＳＴの印加端に接続されている。
【００４７】
なお、上記した構成要素のうち、パススイッチ６２,６６は、クロック信号ＣＬＫに応じてオン／オフされ、トライステートインバータ５８およびパススイッチ６８は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。トライステートインバータ５８とパススイッチ６２は互いに排他的（相補的）にオン／オフされる。また、パススイッチ６６とパススイッチ６８は互いに排他的（相補的）にオン／オフされる。一方、パススイッチ７８,８２は、いずれも強誘電体素子書込み信号Ｅ１に応じてオン／オフされる。また、マルチプレクサ５４,５６は、いずれも通常動作信号Ｅ２に応じてその信号経路が切り換えられる。
【００４８】
本実施形態においては、図２Ｃに示すように、不揮発ロジック４のレイアウトパターンにおいて、論理演算部４１と不揮発性記憶ゲート４５のセルピッチＬCPが等しい。また、論理演算部４１と不揮発性記憶ゲート４５に用いられる電源ライン（ＶＶＤＤ１）２６と接地ライン（ＶＧＮＤ１）２８の線幅が等しい。すなわち、図２Ｃに示すように、論理演算部４１と不揮発性記憶ゲート４５は、セルピッチＬCPが等しくなるように、電源ライン２６と接地ライン２８の間に配置され、しかも電源ライン２６と接地ライン２８の線幅が等しいことによって、不揮発性記憶ゲート４５を使用する際、論理演算部４１と同一の配置が可能となる。ここで、論理演算部４１としては、例えばインバータＩＮＶ、ＮＡＮＤゲート、ＮＯＲゲートなどが含まれる。
【００４９】
不揮発性記憶ゲート４５の他の構成例を図２Ｄに示す。図２Ｄに示す構成例において、不揮発性記憶ゲート４５は、揮発性記憶部４２に対応するループ構造部ＬＯＯＰと、不揮発性記憶部４３に対応する不揮発性記憶部ＮＶＭと、データ制御部４４に対応する回路分離部ＳＥＰを有するほか、さらに、セット／リセット制御部ＳＲＣと、クロックパルス制御部ＣＰＣと、テスト回路部ＴＥＳＴと、を有しており、セット／リセット機能を備えたＤフリップフロップ（レジスタ）として機能する。
【００５０】
ループ構造部ＬＯＯＰは、否定論理積演算器ＮＡＮＤ１〜ＮＡＮＤ４と、パススイッチＳＷ１、ＳＷ２、ＳＷ５、ＳＷ６と、インバータＩＮＶ５及びＩＮＶ５’と、３ステートインバータＩＮＶ８及びＩＮＶ８’と、を有する。
【００５１】
インバータＩＮＶ８の入力端は、データＤの入力端に接続されている。インバータＩＮＶ８’の入力端は、スキャンデータＳＤの入力端に接続されている。インバータＩＮＶ８及びＩＮＶ８’の出力端は、いずれもパススイッチＳＷ６を介して、否定論理積演算器ＮＡＮＤ１の第１入力端に接続されている。否定論理積演算器ＮＡＮＤ１の第２入力端は、内部セット信号ＳＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ１の出力端は、否定論理積演算器ＮＡＮＤ２の第１入力端に接続される一方、パススイッチＳＷ１を介して、否定論理積演算器ＮＡＮＤ４の第１入力端にも接続されている。否定論理積演算器ＮＡＮＤ２の第２入力端は、内部リセット信号ＲＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ２の出力端は、パススイッチＳＷ５を介して、否定論理積演算器ＮＡＮＤ１の第１入力端に接続されている。
【００５２】
否定論理積演算器ＮＡＮＤ４の第２入力端は、内部リセット信号ＲＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ４の出力端は、インバータＩＮＶ５を介して、出力データＱの出力端に接続される一方、インバータＩＮＶ５’を介して、スキャン出力データＳＯの出力端にも接続されている。また、否定論理積演算器ＮＡＮＤ４の出力端は、否定論理積演算器ＮＡＮＤ３の第１入力端にも接続されている。否定論理積演算器ＮＡＮＤ３の第２入力端は、内部セット信号ＳＮＬの入力端に接続されている。否定論理積演算器ＮＡＮＤ３の出力端は、パススイッチＳＷ２を介して、否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。
【００５３】
インバータＩＮＶ８の制御端は、反転スキャン制御信号ＳＣＢ（スキャン制御信号ＳＣＢの論理反転信号）の入力端に接続されている。インバータＩＮＶ８’の制御端はスキャン制御信号ＳＣの入力端に接続されている。従って、インバータＩＮＶ８とインバータＩＮＶ８’は、互いに排他的（相補的）にその出力端がハイインピーダンス状態とされる。
【００５４】
パススイッチＳＷ１の制御端とパススイッチＳＷ５の制御端は、いずれも内部クロック信号ＣＰＬの入力端に接続されている。パススイッチＳＷ２の制御端とパススイッチＳＷ６の制御端は、いずれも反転内部クロック信号ＣＰＬＢ（内部クロック信号ＣＰＬの論理反転信号）の入力端に接続されている。従って、パススイッチＳＷ１及びＳＷ５と、パススイッチＳＷ２及びＳＷ６とは、互いに排他的（相補的）にオン／オフされる。より具体的に述べると、パススイッチＳＷ１及びＳＷ５がオンとされているときには、パススイッチＳＷ２及びＳＷ６がオフとされ、逆に、パススイッチＳＷ１及びＳＷ５がオフとされているときには、パススイッチＳＷ２及びＳＷ６がオンとされる。
【００５５】
このように、図２Ｄに示す構成例の不揮発性記憶ゲート４５においても、ループ状に接続された論理ゲート（マスタ側では否定論理積演算器ＮＡＮＤ１及びＮＡＮＤ２、スレーブ側では否定論理積演算器ＮＡＮＤ３及びＮＡＮＤ４）を用いて、入力されたデータ信号Ｄを保持するというループ構造部ＬＯＯＰ（揮発性記憶部４２）の基本構成は、先述の図２Ｂに示す構成例と同様である。ただし、図２Ｄに示す構成例の不揮発性記憶ゲート４５を形成するループ構造部ＬＯＯＰは、マルチプレクサ５４及び５６が取り除かれており、データ退避／復帰時のクロック停止処理を必要としない点や、スキャンパスを用いたシリアルデータの入出力機能を備えている点などに特徴を有している。
【００５６】
不揮発性記憶部ＮＶＭは、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、及び、ＣＬ２ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、及び、Ｑ２ｂと、を有する。
【００５７】
強誘電体素子ＣＬ１ａの正極端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。強誘電体素子ＣＬ１ａの負極端は、回路分離部ＳＥＰ（インバータＩＮＶ９）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。強誘電体素子ＣＬ１ａの両端間にはトランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｄ系統のＦリセット信号ＦＲＳＴＤの印加端に接続されている。
【００５８】
強誘電体素子ＣＬ１ｂの正極端は、回路分離部ＳＥＰ（インバータＩＮＶ９）を介してループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ４の第１入力端に接続されている。強誘電体素子ＣＬ１ｂの負極端は、Ｄ系統の第２プレートラインＰＬ２Ｄに接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｄ系統のＦリセット信号ＦＲＳＴＤの印加端に接続されている。
【００５９】
強誘電体素子ＣＬ２ａの正極端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。強誘電体素子ＣＬ２ａの負極端は、回路分離部ＳＥＰ（インバータＩＮＶ１０）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ３の第１入力端に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｕ系統のＦリセット信号ＦＲＳＴＵの印加端に接続されている。
【００６０】
強誘電体素子ＣＬ２ｂの正極端は、回路分離部ＳＥＰ（インバータＩＮＶ１０）を介して、ループ構造部ＬＯＯＰを形成する否定論理積演算器ＮＡＮＤ３の第１入力端に接続されている。強誘電体素子ＣＬ２ｂの負極端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｕ系統のＦリセット信号ＦＲＳＴＵの印加端に接続されている。
【００６１】
このように、図２Ｄに示す構成例の不揮発性記憶ゲート４５においても、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いて、ループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶するという不揮発性記憶部ＮＶＭの基本構成は、先述の図２Ｂに示す構成例と同様である。ただし、ただし、図２Ｄに示す構成例の不揮発性記憶ゲート４５を形成する不揮発性記憶部ＮＶＭは、テスト回路部ＴＥＳＴを用いて強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）の特性評価を行うべく、第１プレートライン、第２プレートライン、及び、Ｆリセット信号ラインをそれぞれ２系統（Ｕ系統／Ｄ系統）ずつ有する点に特徴を有している。
【００６２】
回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する手段として、３ステートインバータＩＮＶ９及びＩＮＶ１０を有する。インバータＩＮＶ９及びＩＮＶ１０は、いずれも制御信号Ｅ１に応じて、各々の出力端がハイインピーダンス状態とされる。
【００６３】
セット／リセット制御部ＳＲＣは、センスアンプ（差動アンプ）ＳＡと、論理積演算器ＡＮＤ１及びＡＮＤ２と、を有する。センスアンプＳＡの第１入力端は、不揮発性記憶部ＮＶＭのＤ系統出力端（強誘電体素子ＣＬ１ａの負極端と強誘電体素子ＣＬ１ｂの正極端との接続ノード）に接続されている。センスアンプＳＡの第２入力端は、不揮発性記憶部ＮＶＭのＵ系統出力端（強誘電体素子ＣＬ２ａの負極端と強誘電体素子ＣＬ２ｂの正極端との接続ノード）に接続されている。センスアンプＳＡの第１出力端（反転形式）は、論理積演算器ＡＮＤ１の第１入力端に接続されている。論理積演算器ＡＮＤ１の第２入力端は、外部セット信号ＳＮの入力端に接続されている。論理積演算器ＡＮＤ１の出力端は、内部セット信号ＳＮＬの出力端として機能する。センスアンプＳＡの第２出力端は、論理積演算器ＡＮＤ２の第１入力端に接続されている。論理積演算器ＡＮＤ２の第２入力端は外部リセット信号ＲＮの入力端に接続されている。論理積演算器ＡＮＤ２の出力端は、内部リセット信号ＲＮＬの出力端として機能する。センスアンプＳＡの制御端は、センスアンプイネーブル信号ＳＡＥの入力端に接続されている。
【００６４】
クロックパルス制御部ＣＰＣは、否定論理積演算器ＮＡＮＤ５を有する。否定論理積演算器ＮＡＮＤ５の第１入力端は、外部クロック信号ＣＰの入力端に接続されている。否定論理積演算器ＮＡＮＤ５の第２入力端（反転入力形式）は、データ保持制御信号ＨＳの入力端に接続されている。否定論理積演算器ＮＡＮＤ５の出力端は、内部クロック信号ＣＰＬの出力端として機能する。従って、内部クロック信号ＣＰＬは、データ保持制御信号ＨＳがハイレベル（クロック無効状態）であるときには、外部クロック信号ＣＰに依ることなく、常にハイレベルの信号となり、データ保持制御信号ＨＳがローレベル（クロック有効状態）であるときには、外部クロック信号ＣＰの論理反転信号となる。
【００６５】
テスト回路部ＴＥＳＴは、３ステートインバータＩＮＶ１１〜ＩＮＶ１４と、パススイッチＳＷ７〜ＳＷ１０と、を有する。
【００６６】
インバータＩＮＶ１１及びＩＮＶ１２の入力端は、いずれも第１デジタルプレートラインＰＬ１＿Ｄに接続されている。インバータＩＮＶ１１の出力端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。インバータＩＮＶ１２の出力端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。インバータＩＮＶ１１の制御端は、Ｕ系統の反転アナログイネーブル信号ＴＥＳＴＵＢ（アナログイネーブル信号ＴＥＳＴＵの論理反転信号）の入力端に接続されている。インバータＩＮＶ１２の制御端は、Ｄ系統の反転アナログイネーブル信号ＴＥＳＴＤＢ（アナログイネーブル信号ＴＥＳＴＤの論理反転信号）の入力端に接続されている。
【００６７】
パススイッチＳＷ７の入力端は、Ｕ系統の第１アナログプレートラインＰＬ１Ｕ＿Ａに接続されている。パススイッチＳＷ７の出力端は、Ｕ系統の第１プレートラインＰＬ１Ｕに接続されている。パススイッチＳＷ７の制御端は、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵの入力端に接続されている。パススイッチＳＷ８の入力端は、Ｄ系統の第１アナログプレートラインＰＬ１Ｄ＿Ａに接続されている。パススイッチＳＷ８の出力端は、Ｄ系統の第１プレートラインＰＬ１Ｄに接続されている。パススイッチＳＷ８の制御端は、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤの入力端に接続されている。
【００６８】
インバータＩＮＶ１３及びＩＮＶ１４の入力端は、いずれも第２デジタルプレートラインＰＬ２＿Ｄに接続されている。インバータＩＮＶ１３の出力端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。インバータＩＮＶ１４の出力端は、Ｄ系統の第２プレートラインＰＬ２Ｄに接続されている。インバータＩＮＶ１３の制御端は、Ｕ系統の反転アナログイネーブル信号ＴＥＳＴＵＢ（アナログイネーブル信号ＴＥＳＴＵの論理反転信号）の入力端に接続されている。インバータＩＮＶ１４の制御端は、Ｄ系統の反転アナログイネーブル信号ＴＥＳＴＤＢ（アナログイネーブル信号ＴＥＳＴＤの論理反転信号）の入力端に接続されている。
【００６９】
パススイッチＳＷ９の入力端は、Ｕ系統の第２アナログプレートラインＰＬ２Ｕ＿Ａに接続されている。パススイッチＳＷ９の出力端は、Ｕ系統の第２プレートラインＰＬ２Ｕに接続されている。パススイッチＳＷ９の制御端は、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵの入力端に接続されている。パススイッチＳＷ１０の入力端は、Ｄ系統の第２アナログプレートラインＰＬ２Ｄ＿Ａに接続されている。パススイッチＳＷ１０の出力端はＤ系統の第２プレートラインＰＬ２Ｄに接続されている。パススイッチＳＷ１０の制御端は、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤの入力端に接続されている。
【００７０】
上記構成から成るテスト回路部ＴＥＳＴにおいて、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵと、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤは、互いに背反論理とされる。具体的に述べると、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵがハイレベル（イネーブル論理）とされているときには、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤがローレベル（ディセーブル論理）とされる。逆に、Ｕ系統のアナログイネーブル信号ＴＥＳＴＵがローレベル（ディセーブル論理）とされているときには、Ｄ系統のアナログイネーブル信号ＴＥＳＴＤがハイレベル（イネーブル論理）とされる。
【００７１】
次に、上記構成から成るデータ処理装置１００の動作例について図３を参照して説明する。図３は発電素子１Ａのみが発電した場合のデータ処理装置１００の動作を示すタイムチャートである。
【００７２】
発電素子１Ａ〜１Ｃ全てが発電していない状態から発電素子１Ａのみが発電を開始し低飽和レギュレータ３の出力電圧Ｖ２が安定化した直流電圧に達するまでの期間は、不揮発ロジック４の電源端に供給される電圧が不揮発ロジック４を駆動するために十分な大きさでないため、不揮発ロジック４は駆動せず、不揮発ロジック４は電源オフの状態である。
【００７３】
発電素子１Ａのみが発電を開始してから低飽和レギュレータ３の出力電圧Ｖ２が安定化した直流電圧に達すると（ｔ１時点になると）、不揮発ロジック４は駆動し、不揮発ロジック４は電源オンの状態になる。
【００７４】
その後ｔ２時点に至るまで、低飽和レギュレータ３の入力電圧Ｖ１及び発電素子１Ａの出力電圧Ｖ３は、低飽和レギュレータ３が降圧によるレギュレーティングを行える範囲で発電素子１Ａの発電状態に応じて変動する。したがって、ｔ１時点からｔ２時点までの期間、不揮発ロジック４は駆動し、レベルシフタ６Ａの出力電圧Ｖ４はＨｉｇｈレベルになり、レベルシフタ６Ｂの出力電圧Ｖ６及びレベルシフタ６Ｃの出力電圧Ｖ８はＬｏｗレベルになる。
【００７５】
不揮発ロジック４が電源オフの状態から電源オンの状態に切り替わると、不揮発ロジック４においてデータ復帰が実行され、不揮発性記憶部４３から読み出されたデータが揮発性記憶部４２に書き込まれる。
【００７６】
データ復帰が実行された後、レベルシフタ６Ａ〜６Ｃの各出力電圧Ｖ４、Ｖ６、Ｖ８に応じたデータ処理（本例ではＶ４＝Ｈｉｇｈ、Ｖ６＝Ｌｏｗ、Ｖ８＝Ｌｏｗに応じたデータ処理）が論理演算部４１によって実行され、揮発性記憶部４２に書き込まれているデータが論理演算部４１の論理演算結果（データ処理結果）によって更新される。
【００７７】
揮発性記憶部４２に書き込まれているデータの更新が終了した後、データ退避が実行され、揮発性記憶部４２から読み出されたデータが不揮発性記憶部４３に書き込まれる。
【００７８】
データ退避が終了した後、不揮発ロジック４は、電源オンの状態から電源オフの状態に切り替わるまで（ｔ２時点に達するまで）、待機状態になる。ｔ２時点になると、不揮発ロジック４の電源端に供給される電圧が不揮発ロジック４を駆動するために十分な大きさでなくなるため、不揮発ロジック４は駆動しなくなり、不揮発ロジック４は電源オフの状態になる。
【００７９】
上記のような動作により、データ処理によって生成されるデータに複数の発電素子１Ａ〜１Ｃ間における出力状態の差異がどのように推移するかを反映させることができるので、発電素子１Ａ〜１Ｃに関するベクトル量のデータを生成することができる。
【００８０】
例えば不揮発ロジック４の１回目駆動時に発電素子１Ａのみが発電し、不揮発ロジック４の２回目駆動時に発電素子１Ｂのみが発電し、不揮発ロジック４の３回目駆動時に発電素子１Ｃのみが発電していれば、不揮発ロジック４の３回目駆動が終了したときには１Ａ→１Ｂ→１Ｃの推移に応じたデータが不揮発ロジック４に記憶されている。
【００８１】
また、例えば不揮発ロジック４の１回目駆動時に発電素子１Ｃのみが発電し、不揮発ロジック４の２回目駆動時に発電素子１Ｂのみが発電し、不揮発ロジック４の３回目駆動時に発電素子１Ａのみが発電していれば、不揮発ロジック４の３回目駆動が終了したときには１Ｃ→１Ｂ→１Ａの推移に応じたデータが不揮発ロジック４に記憶されている。
【００８２】
また、例えば不揮発ロジック４の１回目駆動時に発電素子１Ａのみが発電し、不揮発ロジック４の２回目駆動時に発電素子１Ａ及び１Ｂが発電し、不揮発ロジック４の３回目駆動時に発電素子１Ｂのみが発電し、不揮発ロジック４の４回目駆動時に発電素子１Ｂ及び１Ｃが発電し、不揮発ロジック４の５回目駆動時に発電素子１Ｃのみが発電していれば、不揮発ロジック４の５回目駆動が終了したときには１Ａ→１Ａ＆１Ｂ→１Ｂ→１Ｂ＆１Ｃ→１Ｃの推移に応じたデータが不揮発ロジック４に記憶されている。
【００８３】
なお、本実施形態では、発電素子１Ａ〜１Ｃの出力状態変動に伴う電圧Ｖ１の変動が不揮発ロジック４の電源電圧に伝搬して不揮発ロジック４の駆動が不安定になることを防止するために、低飽和レギュレータ３を設けている。しかしながら、発電素子１Ａ〜１Ｃの出力状態変動が小さい場合や不揮発ロジック４が電源電圧の変動に対して高耐性である場合などには、低飽和レギュレータ３を設けない構成あるいは低飽和レギュレータ３の代わりに平滑コンデンサなどの簡易な電圧安定化手段を設ける構成にしてもよい。
【００８４】
なお、本実施形態では、不揮発ロジック４がデータ復帰を実行したが、不揮発ロジック４の駆動毎に生成されるデータを統合せずに個別に記憶する態様でよければデータ復帰を実行しなくてもよい。
【００８５】
＜第２実施形態＞
図４は、第２実施形態のデータ処理装置を示す図である。なお、図４において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００８６】
図４に示すデータ処理装置２００は、図１に示すデータ処理装置１００においてレベルシフタ６Ａ〜６Ｃをアナログ−デジタル変換器（ＡＤＣ）７Ａ〜７Ｃに置換した構成である。
【００８７】
図１に示すデータ処理装置１００では不揮発ロジック４が発電素子１Ａ〜１Ｃの各出力電圧が閾値であるか否かの検知結果に応じたデータ処理を行うのに対して、図４に示すデータ処理装置２００では、不揮発ロジック４が発電素子１Ａ〜１Ｃの各出力電圧の値そのものに応じたデータ処理を行うことができる。したがって、本実施形態では、不揮発ロジック４が発電素子１Ａ〜１Ｃに関するより詳細なベクトル量のデータを生成することができる。
【００８８】
＜発電素子の配置例＞
上述した第１実施形態及び第２実施形態における発電素子１Ａ〜１Ｃの配置例を図５及び図６に示す。ここでは、発電素子１Ａ〜１Ｃ全てをバイモルフとする。
【００８９】
図５に示す配置例では、各発電素子の圧電軸が他の２つの発電素子の圧電軸それぞれに直交するように発電素子１Ａ〜１Ｃを配置している。これにより、バッテリレスの３軸モーションロガーを実現することができる。なお、第１実施形態に図５に示す配置例を適用した場合は各軸におけるモーション（加速度）の有無をロギングすることになり、第２実施形態に図５に示す配置例を適用した場合は各軸におけるモーション（加速度）の大きさをロギングすることになる。
【００９０】
図６に示す配置例では、発電素子１Ａ〜１Ｃの圧電軸を同一方向に揃え、圧電軸に直交する方向に発電素子１Ａ〜１Ｃを並べている。これにより、第１方向の順番すなわち発電素子１Ａ→発電素子１Ｂ→発電素子１Ｃの順で発電したか、第２方向の順番すなわち発電素子１Ｃ→発電素子１Ｂ→発電素子１Ａの順で発電したか、を区別して記憶することができる。したがって、例えば、不揮発ロジック４が記憶しているデータを参照することによって、発電素子１Ａ〜１Ｃに力を与える移動体が第１方向に移動しているか第２方向に移動しているかを把握することが可能となる。
【００９１】
＜送信システム＞
図７は、第１実施形態に係るデータ処理装置を備える送信システムの一構成例を示す図である。なお、図７において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００９２】
図７に示す送信システムは、上述した第１実施形態に係るデータ処理装置と、外部機器（不図示）と近距離無線通信を行うＮＦＣ（Near Field Communication）部８と、を備えている。
【００９３】
ＮＦＣ部８は、ＮＦＣ部８から所定範囲内の領域に位置する外部機器から近距離無線通信によって電力を受け取って駆動する。また、ＮＦＣ部８は、データ出力を要求する命令を不揮発ロジック４のデータ制御部４４に送る。このとき、不揮発ロジック４が駆動していれば、ＮＦＣ部８は不揮発ロジック４の揮発性記憶部４２に書き込まれているデータを不揮発ロジック４から受け取り、その受け取ったデータを近距離無線通信によって外部機器に送信する。
【００９４】
これにより、外部機器は、図７に示す送信システムとの有線接続作業を行うことなく、不揮発ロジック４のデータ処理結果を取得することができる。また、ＮＦＣ部８が外部機器から電力を受け取って駆動するため、図７に示す送信システムをバッテリレスの送信システムにすることができる。
【００９５】
図８は、第１実施形態に係るデータ処理装置を備える送信システムの他の構成例を示す図である。なお、図８において図１と同一の部分には同一の符号を付し詳細な説明を省略する。
【００９６】
図８に示す送信システムは、上述した第１実施形態に係るデータ処理装置と、電流制限部９と、充電池１０と、外部機器（不図示）との間で無線通信を行う無線通信部１１と、を備えている。
【００９７】
低飽和レギュレータ３の入力端は電流制限部９を経由して充電池１０に接続されている。電流制限部９の電流制限内の電流が充電池１０に流れることで発電素子１Ａ〜１Ｃから出力される電力の一部が充電池１０に供給され、充電池１０が充電される。
【００９８】
また、充電池１０は無線通信部１１に接続されており、無線通信部１１は充電池１０から放電される電力によって駆動する。これにより、無線通信部１１の送信可能距離が長く、無線通信部１１の消費電力が大きい場合でも無線通信部１１を駆動することができる。
【００９９】
無線通信部１１は、例えば外部機器との無線通信が確立した直後に、データ出力を要求する命令を不揮発ロジック４のデータ制御部４４に送る。このとき、不揮発ロジック４が駆動していれば、無線通信部１１は不揮発ロジック４の揮発性記憶部４２に書き込まれているデータを不揮発ロジック４から受け取り、その受け取ったデータを外部機器に送信する。
【０１００】
これにより、外部機器は、図８に示す送信システムとの有線接続作業を行うことなく、不揮発ロジック４のデータ処理結果を取得することができる。また、外部機器と図８に示す送信システムとの距離が離れていても、外部機器は不揮発ロジック４のデータ処理結果を取得することができる。
【０１０１】
また、不揮発ロジック４は、データ処理結果が所定の結果（例えば、送信システムを設置している構造物が崩壊する予兆を示す結果など）である場合に警告を示すデータを生成して無線通信部１１に出力するとともに、無線通信部１１は、不揮発ロジック４から警告を示すデータを受け取ると外部機器に警告信号を送信することが望ましい。なお、上述の通り、無線通信部１１は、充電池１０から放電される電力によって駆動するため、不揮発ロジック４が警告を示すデータを無線通信部１１に出力した直後に出力電力Ｖ１や出力電圧Ｖ２が小さくなった場合であっても、無線通信部１１は突発的に発生する警告に対応することができる。
【０１０２】
これにより、外部機器は、遅滞なく警告信号を受信することができる。したがって、外部機器の所有者などが警告に対して迅速に対処することができる。
【０１０３】
＜構造物＞
図９は構造物の一つである橋の外観図である。図９に示す橋の内部に例えば図７に示す送信システムを設け、橋の上面Ｆ１上において図９中の点線枠の位置に発電素子１Ａ〜１Ｃを設けることで、橋を行き交う移動体（人や乗用車など）の数や移動方向をバッテリレスで不揮発ロジック４が記憶しておくことができる。この場合、ＮＦＣ部８も橋の表面であって人の手の届きやすい場所に設けることで、簡単にデータをＮＦＣ対応の外部機器に転送することができる。図７に示す送信システムはバッテリレスであるためメンテナンスフリーであり、構造物の内部に埋め込むのに適している。
【０１０４】
メンテナンスフリーという利点を活かして、橋以外の土木構造物（例えばトンネルなど）、ビルディングなどの建築構造物、あるいは建築構造物を構成する部材であるドアなどに図７に示す送信システムを設けてもよい。
【０１０５】
なお、図８に示す送信システムは、寿命の長い充電池１０を用いて実質的にメンテナンスフリーとするか、充電池１０の交換がし易い構造としメンテナンスを容易にすることで、土木構造物、建築構造物、あるいは建築構造物を構成する部材などに埋め込むのに適した送信システムとなる。
【０１０６】
＜太陽光発電装置＞
図１０は太陽光発電装置の一例を示す図である。図１０に示す太陽光発電装置は、図７に示す送信システムにおいて発電素子１Ａ〜１Ｃを太陽電池とし、低飽和レギュレータ３の出力電圧Ｖ２を不揮発ロジック４のみならず外部負荷１２にも供給する構成である。
【０１０７】
発電素子１Ａ〜１Ｃを互いに離して配置することによって、太陽光の入射方向がどのように推移したかを不揮発ロジック４が記憶しておくことができる。これにより、日射計を設ける必要がなくなる。
【０１０８】
＜その他の変形例＞
上記の実施形態では、発電素子の個数を３にしているが、本発明の構成はこれに限定されるものではなく、発電素子を含む電源が複数あればよい。
【０１０９】
例えば、３つの発電素子の代わりに、発電素子とボタン電池などの一次電池との組み合わせであってもよい。この場合、一次電池によって不揮発ロジックを確実に駆動させることができ、さらに発電素子によって発電される電力によっても不揮発ロジックを駆動させることができるので、一次電池の寿命を延ばすことができるとともに、一次電池が寿命に達した後も不揮発ロジックによるデータ処理を継続することができる。
【０１１０】
例えば、３つの発電素子の代わりに複数の電池の組み合わせであってもよい。この場合、複数の電池が破損した場合にどのような順番で破損したかを不揮発ロジックが記憶しておくことができる。これにより、破損原因の解析などを行うことができる。また、複数の電池の性能差がどのように推移したかを不揮発ロジックが記憶しておくこともできる。
【０１１１】
上記の実施形態では、発電素子が正負の電圧を出力するタイプのものである場合、負の電圧は有効利用されない構成であるが、例えば逆流防止ダイオード２Ａ〜２Ｃの代わりに全波整流回路を用い、逆流防止ダイオード５Ａ〜５Ｃを廃止してレベルシフタ６Ａ〜６Ｃやアナログ−デジタル変換器７Ａ〜７Ｃを負電圧入力対応のものにすれば、負の電圧を有効利用することができる。
【０１１２】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、第１実施形態で用いているレベルシフタにインバータ機能を付加して論理レベルを反転させることができる。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【符号の説明】
【０１１３】
１Ａ〜１Ｃ  発電素子
２Ａ〜２Ｃ、５Ａ〜５Ｃ  逆流防止ダイオード
３  低飽和レギュレータ（ＬＤＯ）
４  不揮発ロジック
６Ａ〜６Ｃ  レベルシフタ
７Ａ〜７Ｃ  アナログ−デジタル変換器（ＡＤＣ）
８  ＮＦＣ部
９  電流制限部
１０  充電池
１１  無線通信部
１２  外部負荷
４１  論理演算部
４２  揮発性記憶部
４３  不揮発性記憶部
４４  データ制御部
４５  不揮発性記憶ゲート
１００、２００  データ処理装置
Ｆ１  橋の上面
【図１】
0006479564.tif 000002
【図２Ａ】
0006479564.tif 000003
【図２Ｂ】
0006479564.tif 000004
【図２Ｃ】
0006479564.tif 000005
【図２Ｄ】
0006479564.tif 000006
【図３】
0006479564.tif 000007
【図４】
0006479564.tif 000008
【図５】
0006479564.tif 000009
【図６】
0006479564.tif 000010
【図７】
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【図８】
0006479564.tif 000012
【図９】
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【図１０】
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