(57)【特許請求の範囲】
【請求項１】
基板上に形成された薄膜トランジスタと、
前記薄膜トランジスタのゲート電極に接続されたゲート配線と、
前記薄膜トランジスタのドレイン電極に接続された画素電極と、
前記薄膜トランジスタのソース電極に接続されたソース配線と、
を備え、
前記薄膜トランジスタは、
前記基板上に形成された前記ゲート電極と、
前記ゲート電極を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜上の前記ゲート電極と重なる位置に形成された酸化物半導体から成るチャネル層と、
前記チャネル層上に形成された第２の絶縁膜と、
前記第２の絶縁膜を覆うように形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成されたソース電極、ドレイン電極とを備え、
前記ソース電極および前記ドレイン電極は、それぞれ前記第２の絶縁膜および前記第３の絶縁膜を貫通するコンタクトホールを通して、前記チャネル層に接続しており、
前記ソース配線の下の全体には、前記チャネル層と同層において当該チャネル層と離間して設けられた酸化物半導体膜、および、前記第２の絶縁膜と同層において当該第２の絶縁膜と離間して設けられた絶縁膜が配置されている
ことを特徴とする薄膜トランジスタ基板。
【請求項２】
前記第２の絶縁膜と同層の前記絶縁膜は、前記ソース配線と接している
請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記ソース電極および前記ドレイン電極は、前記画素電極と同層の透明導電膜を用いて形成されている
請求項１または請求項２に記載の薄膜トランジスタ基板。
【請求項４】
前記ソース配線は、前記第２の絶縁膜と同層の絶縁膜上に形成されており、
前記ソース電極は、前記第３の絶縁膜を貫通するコンタクトホールを通して、前記ソース配線に接続している
請求項１から請求項３のいずれか一項に記載の薄膜トランジスタ基板。
【請求項５】
前記ソース配線の幅は、その下の前記酸化物半導体膜および前記第２の絶縁膜と同層の絶縁膜の幅よりも狭い
請求項１から請求項４のいずれか一項に記載の薄膜トランジスタ基板。
【請求項６】
前記ゲート電極と同層の導電膜で形成された共通配線と、
前記画素電極を覆うように形成された第４の絶縁膜と、
前記第４の絶縁膜上の前記画素電極と重なる位置に形成された共通電極とを備え、
前記共通電極は、前記第１の絶縁膜および前記第３の絶縁膜および第４の絶縁膜を貫通するコンタクトホールを通して前記共通配線に接続している
請求項１から請求項５のいずれか一項に記載の薄膜トランジスタ基板。
【請求項７】
薄膜トランジスタ基板の製造方法であって、
第１の導電膜より形成されたゲート電極を覆うように第１の絶縁膜からなるゲート絶縁膜が形成された基板を用意する工程と、
前記基板の前記ゲート絶縁膜上に、半導体膜、第２の絶縁膜および第２の導電膜をこの順に積層した積層膜を形成する工程と、
薄膜トランジスタのチャネル層の形成領域である第１領域およびソース配線の形成領域である第２領域の前記積層膜の上に、フォトレジストパターンを形成する工程と、
前記フォトレジストパターンにより前記半導体膜をパターニングし、前記ゲート絶縁膜上に前記チャネル層を形成するとともに、前記第２領域の前記積層膜をパターニングし、前記第２の導電膜よりなる前記ソース配線と、前記ソース配線の下に配置され前記第２の絶縁膜および前記半導体膜よりなる積層パターンとを形成する工程と、
前記チャネル層に接続されるソース電極およびドレイン電極と、前記ドレイン電極に接続される画素電極とを形成する工程と、
を備える
ことを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
前記フォトレジストパターンを形成する工程は、
ハーフ露光を用いて、前記第２領域の方が前記第１領域よりも厚いフォトレジストパターンを形成する工程、
を含み、
前記チャネル層、前記ソース配線および前記積層パターンを形成する工程は、
前記フォトレジストパターンをマスクにするエッチングにより、前記積層膜をパターニングする工程と、
前記フォトレジストパターンを薄膜化して前記第１領域の前記フォトレジストパターンを除去し、前記第２領域に残存する前記フォトレジストパターンをマスクにするエッチングにより前記第２の導電膜をパターニングして前記ソース配線を形成する工程と、
を含む、
請求項７に記載の薄膜トランジスタ基板の製造方法。
【請求項９】
前記ゲート電極の形成と同時に、基板上に前記第１の導電膜を用いて共通配線を形成する工程と、
前記ソース電極および前記ドレイン電極の形成と同時に前記画素電極を形成する工程と、
前記画素電極を覆うように第３の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記第３の絶縁膜を貫通して前記共通配線に達するコンタクトホールを形成する工程と、
前記第３の絶縁膜の上に、前記コンタクトホールを通して前記共通配線に接続し、スリットを有する共通電極を、前記画素電極と重なる位置に形成する工程と、
をさらに備える
請求項７または請求項８に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記画素電極および前記共通電極は、透明導電膜である
請求項９に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いた薄膜トランジスタを備えた薄膜トランジスタ基板、並びに薄膜トランジスタ基板の製造方法に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」）をスイッチング素子として用いたＴＦＴアクティブマトリクス基板（薄膜トランジスタ基板；以下「ＴＦＴ基板」）は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、この特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイへの応用が盛んになされている。
【０００３】
液晶表示装置（ＬＣＤ）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性および表示品位の点でＣＲＴや単純マトリクス型ＬＣＤより優れており、ノート型パソコンやテレビジョンなどのディスプレイ製品に広く実用化されている。
【０００４】
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
【０００５】
液晶表示装置における液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（In Plane Switching）モード（「ＩＰＳ」は登録商標）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。一般に、横電界方式の液晶表示装置は、縦電界方式のものに比べて、広視野角や高精細度、高輝度化に有利であり、スマートフォンやタブレッドなどの中小型パネルでは主流になりつつある。
【０００６】
縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴ基板に配設され、一定の電位（共通電位）に固定される共通電極が対向基板に配設される。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。
【０００７】
一方、横電界方式の液晶表示パネルでは、画素電極と共通電極の両方がＴＦＴ基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴ基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極はどちらを下にしてもよいが、下側に配設される方は平板状に形成され、上側に配設される方はスリットを有する格子状または櫛歯状に形成される。
【０００８】
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子には、ＴＦＴの活性層（チャネル層）を形成するための半導体膜にアモルファスシリコン（ａ-Ｓｉ）が用いられていた。近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有している。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている。この技術は、特許文献１，２および非特許文献１等に開示されている。
【０００９】
酸化物半導体材料は、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））や非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
【００１０】
しかし、酸化物半導体材料は、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液に対してもエッチングダメージを受け、特性を劣化させてしまうことがある。あるいは、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。従って、例えば特許文献２の図１１（ｂ）のように酸化物半導体から成るチャネル層の上にソース電極やドレイン電極を配設したＴＦＴ（一般的に、バックチャネルエッチング（ＢＣＥ）型ＴＦＴと呼ばれる）を形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャネル層）の上に成膜するときに、その界面での酸化還元反応によりチャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。
【００１１】
この問題を解決するために、特許文献３に示すような、半導体膜の上層に保護絶縁層を形成したＴＦＴ構造を応用することが考えられる。このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパまたはエッチストッパ（ＥＳ）型ＴＦＴと呼ばれる。
【００１２】
また、例えば、特許文献１の図１や図２には、金属酸化物からなる半導体膜（チャネル層）上に、酸化シリコンや窒化シリコンからなるチャネル保護膜（チャネル保護層）が設けられたＴＮモードのＥＳ型ＴＦＴ基板が開示されている。
【００１３】
また、例えば特許文献５の図１や図２のような、ａ−Ｓｉ半導体膜をチャネル層とするバックチャネルエッチング型ＴＦＴを備えるＴＮモードのＴＦＴ基板を作製する場合、一般的には、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、という計５回の写真製版工程を経て製造することができる。
【００１４】
また、例えば特許文献６の図２や図３に示すように、バックチャネルエッチング型ＴＦＴを備えるＦＦＳ−ＴＦＴ基板を作製する場合は、（１）ゲート電極の形成工程、（２）ゲート絶縁膜およびチャネル層の形成工程、（３）ソース電極およびドレイン電極の形成工程、（４）保護絶縁膜へのコンタクトホール形成工程、（５）画素電極の形成工程、（６）層間絶縁膜へのコンタクトホール形成工程、（７）共通電極の形成工程、という計７回の写真製版工程を経て製造することができる。
【００１５】
しかしながら、酸化物半導体をチャネル層とする一般的なエッチストッパ型ＴＦＴを備えるＴＦＴ基板を作成するためには、酸化物半導体膜の上に保護絶縁層を形成するために、少なくとも写真製版工程を１回加する必要がある。従って、生産能力を低下させ、製造コストの増加を招くといった問題があった。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−７７８２２号公報
【特許文献２】特開２００７−２８１４０９号公報
【特許文献３】特開昭６２−２３５７８４号公報
【特許文献４】再表２０１１／０７７６０７号公報
【特許文献５】特開平１０−２６８３５３号公報
【特許文献６】特開２００９−１５１２８５号公報
【非特許文献】
【００１７】
【非特許文献１】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁
【発明の概要】
【発明が解決しようとする課題】
【００１８】
例えば特許文献４には、（１）ゲート電極の形成工程、（２）酸化物半導体を用いたチャネル層の形成工程、（３）保護絶縁膜へのコンタクトホール形成工程、（４）画素電極、ソース電極およびドレイン電極の形成工程、という計４回の写真製版工程を用いて、ＴＮモードのエッチストッパ型ＴＦＴ基板を作製する方法が提案されている（上記（２）と（３）との間に、ソース電極に接続するソース配線を形成するための写真製版工程が行われる場合もある）。
【００１９】
特許文献４に開示された方法でＴＦＴ基板を作製した場合、ＴＦＴのソース電極が接続するソース配線の下には、ゲート絶縁膜と同層の第１の絶縁膜と、保護絶縁膜と同層の第２の絶縁膜とが存在することになる。また、第１の絶縁膜の成膜工程と第２の絶縁膜の成膜工程との間に、酸化物半導体膜のエッチング工程が行われる。そのため、第１の絶縁膜の表面が、酸化物半導体膜のエッチング工程でダメージを受け、第１の絶縁膜と第２の絶縁膜との密着力が悪くなる場合があった。その結果、液晶表示装置の長期使用時に、第１の絶縁膜と第２の絶縁膜との密着力が悪い箇所でソース配線の断線が生じやすくなり、信頼性が低下するという問題があった。
【００２０】
なお、特許文献４には、エッチストッパ型ＴＦＴを用いたＬＣＤの写真製版工程の回数を減らす方法が記載されているものの、横電界方式のＬＣＤ（特にＦＦＳ−ＬＣＤ）の製造において写真製版工程の回数および製造コストを削減するための方法についての記載はない。
【００２１】
本発明は以上のような課題を解決するためになされたものであり、ＴＦＴのチャネル層に酸化物半導体を用いたエッチストッパ型ＴＦＴを有するＴＦＴ基板において、写真製版工程の回数の増加を抑制しながら、各層の密着力の低下を防止することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る薄膜トランジスタ基板は、基板上に形成された薄膜トランジスタと、薄膜トランジスタのゲート電極に接続されたゲート配線と、前記薄膜トランジスタのドレイン電極に接続された画素電極と、薄膜トランジスタのソース電極に接続されたソース配線と、を備え、前記薄膜トランジスタは、前記基板上に形成された前記ゲート電極と、前記ゲート電極を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜上の前記ゲート電極と重なる位置に形成された酸化物半導体から成るチャネル層と、前記チャネル層上に形成された第２の絶縁膜と、前記第２の絶縁膜を覆うように形成された第３の絶縁膜と、前記第３の絶縁膜上に形成されたソース電極、ドレイン電極とを備え、前記ソース電極および前記ドレイン電極は、それぞれ前記第２の絶縁膜および前記第３の絶縁膜を貫通するコンタクトホールを通して、前記チャネル層に接続しており、前記ソース配線の下の全体には、前記チャネル層と同層において当該チャネル層と離間して設けられた酸化物半導体膜、および、前記第２の絶縁膜と同層において当該第２の絶縁膜と離間して設けられた絶縁膜が配置されている。
【発明の効果】
【００２３】
本発明に係るＴＦＴ基板によれば、液晶表示装置の長期使用時においても、ＴＦＴ部の膜剥がれやソース配線の断線などが抑制されるため、液晶表示装置の信頼性が向上する。また、移動度の高い酸化物半導体を高性能な特性を維持した状態でチャネル層として用いることができるため、高性能のＴＦＴ基板、およびこれを用いた液晶表示装置を生産性良く製造することができる。
【図面の簡単な説明】
【００２４】
【図１】一般的なＴＦＴ基板の構成を模式的に示す平面図である。
【図２】実施の形態１に係るＴＦＴ基板の構成を示す平面図である。
【図３】実施の形態１に係るＴＦＴ基板の構成を示す断面図である。
【図４】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図５】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図６】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図７】実施の形態１に係るＴＦＴ基板の製造工程を示す断面図である。
【図８】実施の形態２に係るＴＦＴ基板の構成を示す平面図である。
【図９】実施の形態２に係るＴＦＴ基板の構成を示す断面図である。
【図１０】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１１】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１２】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１３】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１４】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【図１５】実施の形態２に係るＴＦＴ基板の製造工程を示す断面図である。
【発明を実施するための形態】
【００２５】
＜実施の形態１＞
図１は、一般的なＴＦＴ基板の構成を示す平面図である。ＴＦＴ基板は、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）がマトリックス状に複数個配置されたアクティブマトリクス基板である。また、ここでは、平面型表示装置（フラットパネルディスプレイ）である液晶表示装置（ＬＣＤ）用のＴＦＴ基板を例に挙げて説明する。
【００２６】
ＴＦＴ基板３００は、ＴＦＴ３０１を有する画素３０４がマトリックス状に配列される表示領域３０２と、表示領域３０２の外側を囲む額縁領域３０３とに分けられる。
【００２７】
表示領域３０２には、複数のゲート配線２１（走査信号線）および複数のソース配線４１（表示信号線）が配設される。複数のゲート配線２１は互いに平行に配設され、複数のソース配線４１も互いに平行に配設される。複数のゲート配線２１と複数のソース配線４１は交差する。図１では、ゲート配線２１が横方向に延在し、ソース配線４１が縦方向に延在している。隣接するゲート配線２１と隣接するソース配線４１で囲まれた領域が画素３０４となるので、表示領域３０２には、画素３０４がマトリックス状に配列されることになる。
【００２８】
図１においては、代表的に１つの画素３０４の構成を図示している。画素３０４には、少なくとも１つのＴＦＴ３０１が配設される。ＴＦＴ３０１は、ソース配線４１とゲート配線２１の交差点近傍に配置され、ゲート配線２１に接続されるゲート電極と、ソース配線４１に接続されるソース電極と、画素電極６に接続されるドレイン電極とを有している。また、画素電極６は補助容量電極７との間に補助容量３０７を形成しており、補助容量電極７は予め定められた電位（共通電位）が供給される共通配線７１に接続されている。共通配線７１は、ゲート配線２１に平行に（ソース配線４１に直交するように）延在し、ゲート配線２１と共通配線７１とは交互に配設される。
【００２９】
一方、ＴＦＴ基板３００の額縁領域３０３には、走査信号駆動回路３０５および表示信号駆動回路３０６が設けられている。図示は省略するが、ゲート配線２１は、表示領域３０２から走査信号駆動回路３０５が設けられた側の額縁領域３０３へと引き出され、走査信号駆動回路３０５に接続されている。同様に、ソース配線４１は、表示領域３０２から表示信号駆動回路３０６が設けられた側の額縁領域３０３へと引き出され、表示信号駆動回路３０６に接続されている。また、走査信号駆動回路３０５および表示信号駆動回路３０６には、外部接続の接続基板（不図示）が接続されている。
【００３０】
次に、図２および図３を参照して、本実施の形態に係るＴＦＴ基板の構成について説明する。図２は、ＴＮモードの液晶表示装置に用いるＴＦＴ基板の構成を示す平面図であり、画素の形成領域（画素部）と、ゲート配線端部のゲート端子の形成領域と、ソース配線端部のソース端子の形成領域とが示されている。図３は、画素部の断面構成を示しており、図２に示すＸ−Ｘ線に沿った断面に対応している。Ｘ−Ｘに沿った断面は、図３に示すように、ＴＦＴ３０１の形成領域である「ＴＦＴ部」と、画素電極の形成領域である「透過画素部」とを含んでいる。
【００３１】
図３のように、ＴＦＴ基板は、例えばガラス等の透明性絶縁基板である基板１０を用いて形成される。基板１０上には、第１の導電膜を用いて形成された、ゲート電極２、ゲート配線２１、補助容量電極７、共通配線７１およびゲート端子２２が配設されている。
【００３２】
図２において、ゲート配線２１は横方向に延在している。ＴＦＴ３０１のゲート電極２は、ゲート配線２１の一部分である。すなわち、ゲート配線２１におけるＴＦＴ部の部分がゲート電極２となっている。本実施の形態では、ゲート電極２となる部分の幅を、ゲート配線２１の他の部分よりも広くしている。また、ゲート端子２２は、ゲート配線２１の一方の端部に形成されている。共通配線７１は、ゲート配線２１と平行に延在している。
【００３３】
そして、ゲート電極２、ゲート配線２１、補助容量電極７、共通配線７１およびゲート端子２２を覆うように、第１の絶縁膜１１が形成されている。第１の絶縁膜１１は、ＴＦＴ部ではゲート絶縁膜として機能する。
【００３４】
第１の絶縁膜１１の上には、ゲート電極２に重なる位置に、酸化物半導体からなるＴＦＴ３０１のチャネル層３が配設されている。なお、チャネル層３と同層の酸化物半導体膜３１は、ＴＦＴ部だけでなく、第２の導電膜で形成されるソース配線４１およびソース端子４２の下に残存する。チャネル層３および酸化物半導体膜３１の上には、第２の絶縁膜１２が形成され、ソース配線４１およびソース端子４２は、第２の絶縁膜１２の上に形成される。よって、ソース配線４１およびソース端子４２の下には、第１の絶縁膜１１、酸化物半導体膜３１および第２の絶縁膜１２からなる積層構造が存在することとなる。
【００３５】
第２の絶縁膜１２、ソース配線４１およびソース端子４２を覆うように、第３の絶縁膜１３が形成されている。第２の絶縁膜１２および第３の絶縁膜１３には、それらを貫通するようにコンタクトホール４ｃ，５ｃ，４１ｃが形成されている。コンタクトホール４ｃおよびコンタクトホール５ｃは、チャネル層３に達している。コンタクトホール４ｃに露出したチャネル層３の部分がＴＦＴ３０１のソース領域となり、コンタクトホール５ｃに露出したチャネル層３の部分がＴＦＴ３０１のドレイン領域となる。コンタクトホール４１ｃはソース配線４１に達している。
【００３６】
そして第３の絶縁膜１３の上に、透明導電膜（透光性導電膜）で形成された、ソース電極４、ドレイン電極５および画素電極６が形成されている。ソース電極４とドレイン電極５とは互いに離間しており、ソース電極４はコンタクトホール４ｃを通してチャネル層３に接続し、ドレイン電極５はコンタクトホール５ｃを通してチャネル層３に接続している。
【００３７】
また、ソース電極４は、コンタクトホール４１ｃが形成された領域まで延在しており、当該コンタクトホール４１ｃを通してソース配線４１に接続している。ドレイン電極５は画素電極６と一体的に形成されている。このような構成により、ソース電極４はソース配線４１に電気的に接続され、ドレイン電極５は画素電極６に電気的に接続される。
【００３８】
本実施の形態では、チャネル層３となる酸化物半導体膜として、例えば、酸化亜鉛（ＺｎＯ）系の酸化物半導体や、酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ２Ｏ３）および酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物半導体、あるいは、酸化亜鉛（ＺｎＯ）系の酸化物半導体や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）と酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体などを用いることができる。好ましくは、ソース電極４およびドレイン電極５の加工時（第２の導電膜のエッチング時）にエッチングされない、もしくは、エッチングによるダメージを受けない材料が良い。
【００３９】
次に、実施の形態１に係るＴＦＴ基板の製造方法について、図４〜図７を参照しつつ説明する。なお、図４〜図７においては、図２および図３で示したものと同一の要素には、同一符号を付している。
【００４０】
まず、基板１０を洗浄液または純水を用いて洗浄する。本実施の形態では、厚さ０．５ｍｍのガラス基板を基板１０として用いた。そして、洗浄された基板１０の一方の主面全面に、ゲート電極２、ゲート配線２１等の材料である第１の導電膜を成膜する。
【００４１】
第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）などの金属やこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金からなる層を２以上含む積層構造としてもよい。これらの金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用い、アルゴン（Ａｒ）ガスを用いたスパッタリング法で、Ａｌ合金膜を２００ｎｍの厚さに成膜した。
【００４２】
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクにして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去すると、基板１０上に、ゲート電極２、ゲート配線２１、補助容量電極７、共通配線７１およびゲート端子２２が形成される（図４）。
【００４３】
次に、基板１０の上面全体に第１の絶縁膜１１を成膜する。本実施形態では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）と窒化シリコン膜（ＳｉＮ）を成膜することで、第１の絶縁膜１１を形成した。酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に悪影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いため、本実施形態では、酸化シリコン膜の下にバリア性に優れる窒化シリコン膜を設けた。ここでは、第１の絶縁膜１１を、厚さ５０ｎｍの酸化シリコン膜と厚さ４００ｎｍの窒化シリコン膜との積層構造とした。この第１の絶縁膜１１は、ＴＦＴ３０１のゲート絶縁膜として機能する。
【００４４】
その後、第１の絶縁膜１１の上に、チャネル層３の材料である酸化物半導体膜を成膜する。本実施形態では、酸化物半導体として、ＩｎとＧａとＺｎを含む酸化物（例：ＩｎＧａＺｎＯ）を用いる。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎ−Ｇａ−Ｚｎ−Ｏターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、ＩｎＧａＺｎＯ膜を成膜した。
【００４５】
次に、第２の絶縁膜１２を成膜する。本実施形態では、第２の絶縁膜１２として、ＣＶＤ法を用いて、ＳｉＯ膜を形成した。ここでは、厚さ１００ｎｍのＳｉＯ膜を成膜した。
【００４６】
そして、第２の絶縁膜１２の上に、ソース電極４、ドレイン電極５、画素電極６などの材料としての第２の導電膜を成膜する。本実施形態では、第２の導電膜としてモリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層膜を、第２の導電膜として用いた。ＭｏおよびＡｌのそれぞれに他の元素を微量に添加した合金を用いてもよい。
【００４７】
その結果、第１の絶縁膜１１上に、酸化物半導体膜、第２の絶縁膜１２および第２の導電膜をこの順に積層した積層膜が形成される。そして、２回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして、その積層膜をエッチングしてパターニングする。このフォトレジストパターンは、チャネル層３の形成領域およびソース配線４１およびソース端子４２の形成領域に形成する。ただし、フォトレジストパターンを形成する際、「グレートーンマスク」あるいは「ハーフトーンマスク」と呼ばれるハーフ露光マスクを用いる露光（ハーフ露光）を行うことで、ソース配線４１およびソース端子４２の形成領域上のフォトレジストパターンが他の部分よりも厚くなるように、フォトレジストパターンを形成する（フォトレジストパターンの厚い部分の幅は、実際のソース配線４１およびソース端子４２の形成領域よりも若干広くする）。
【００４８】
第２の導電膜（ＭｏとＡｌとの積層膜）のエッチングは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチング法を用いることができる。ここでは、リン酸７０ｗｔ％＋酢酸７ｗｔ％＋硝酸５ｗｔ％＋水のＰＡＮ薬液を用いてエッチングを行った。チャネル層３となる酸化物半導体膜は第２の絶縁膜１２で覆われているため、エッチングの薬液によるダメージを受けない。
【００４９】
第２の導電膜をエッチングした後、続けてその下の第２の絶縁膜１２（ＳｉＯ膜）をエッチングする。このエッチングは、フッ素を含むガスを用いたドライエッチング法を用いることができる。ここでは、六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に第２の絶縁膜１２の下の酸化物半導体膜に還元反応によるダメージが生じることを抑制できる。
【００５０】
その後、酸化物半導体膜をエッチングする。このエッチングには、カルボン酸を含む薬液によるウエットエッチングを用いることができる。カルボン酸を含む薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態では、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いて、酸化物半導体膜をエッチングした。
【００５１】
その後、酸素アッシングによって、フォトレジストパターンを薄膜化する。ソース配線４１およびソース端子４２の形成領域上のフォトレジストパターンを予め厚く形成しているため、酸素アッシング後には、ソース配線４１およびソース端子４２の形成領域上にのみ、フォトレジストパターンが残ることになる。
【００５２】
そして、残存するフォトレジストパターンをマスクとして、第２の導電膜をエッチングする。それにより、第２の導電膜が、ソース配線４１およびソース端子４２のパターンに加工される。このエッチングは、上記と同様のＰＡＮ薬液を用いて行うことができる。その後、フォトレジストパターンを除去する。すると、ＴＦＴ領域には、第１の絶縁膜１１上に、チャネル層３および第２の絶縁膜１２の積層構造が形成される。また、ソース配線４１およびソース端子４２の形成領域には、第１の絶縁膜１１上に、酸化物半導体膜３１と第２の絶縁膜１２の積層構造の上に配置されたソース配線４１およびソース端子４２が形成される（図５）。
【００５３】
つまり、本実施の形態のＴＦＴ基板では、ソース配線４１およびソース端子４２の下に、酸化物半導体膜３１と第２の絶縁膜１２が残存する構造となる。なお、ソース配線４１およびソース端子４２をパターニングしたときのフォトレジストパターンは、上記の酸素アッシングによって、酸化物半導体膜３１と第２の絶縁膜１２をパターニングしたときのフォトレジストパターンよりも幅が狭くなるため、図５のように、ソース配線４１の幅は、その下の酸化物半導体膜３１および第２の絶縁膜１２の幅よりも狭くなる。
【００５４】
その後、基板１０の上面全体に第３の絶縁膜１３を成膜する。本実施形態では、ＣＶＤ法を用いて、厚さ２００ｎｍのＳｉＯ膜を成膜し、その上に厚さ１００ｎｍのＳｉＮ膜を成膜することで、第３の絶縁膜１３を形成した。
【００５５】
そして、３回目の写真製版工程でフォトレジストパターンを形成し、それをマスクにして、第３の絶縁膜１３および第２の絶縁膜１２をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチング法を用いることができる。本実施例では六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いてドライエッチングした。その後、フォトレジストパターンを除去すると、コンタクトホール４１ｃ，４ｃ，５ｃが形成される（図６）。なお、図示は省略するが、この工程では、ゲート端子２２およびソース端子４２およびその周辺部の第３の絶縁膜１３も除去される。
【００５６】
その後、第３の導電膜を成膜する。本実施形態では、第３の導電膜として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比は、例えば９０：１０（重量％））を用いる。ここではスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で成膜する。
【００５７】
そして、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして第３の導電膜（非晶質ＩＴＯ膜）をエッチングする。このエッチングは、シュウ酸５ｗｔ％＋水のシュウ酸系薬液を用いたウエットエッチング法で行った。その後、フォトレジストパターンを除去すると、ソース電極４、ドレイン電極５および画素電極６が形成される（図７）。このとき、ソース電極４は、コンタクトホール４ｃを通してチャネル層３に接続されると共に、コンタクトホール４１ｃを介してソース配線４１に接続される。また、ドレイン電極５は、コンタクトホール５ｃを通してチャネル層３に接続される。
【００５８】
図示は省略するが、ゲート端子２２およびソース端子４２の上には、コンタクトホールを介してそれらに接続するパッド２３，４３が、第３の導電膜を用いて形成される。以上により、図２および図３に示したＴＦＴ基板が完成する。
【００５９】
液晶表示パネルの組み立ての際は、完成したＴＦＴ基板の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製したカラーフィルタや配向膜を備えた対向基板を、本実施の形態のＴＦＴ基板と貼り合わせる。このときスペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶層を形成して封止することによって、ＴＮモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置が完成する。
【００６０】
以上のように、本実施の形態では、チャネル層に酸化物半導体膜を用いたエッチストッパ型ＴＦＴの形成において、ソース電極４およびドレイン電極５を形成するための第２の導電膜のエッチングを行うとき、チャネル層３の表面はそのエッチングに曝されない。そのため、当該エッチングによってチャネル層３が消滅したり、ダメージを受けたりすることが防止される。また、エッチストッパ型ＴＦＴを用いたＴＦＴ基板を４回の写真製版工程を用いて形成することができる。よって、写真製版工程の回数を増やさずに、良好な特性のＴＦＴ３０１を備えるＴＦＴ基板を生産性よく製造することができる。
【００６１】
さらに、第１の絶縁膜１１、酸化物半導体膜、第２の絶縁膜１２、第３の絶縁膜１３の積層構造を形成する際、各層を形成する間に、ウエットエッチング処理やドライエッチング処理が行われないため、各層の表面にダメージが生じず、各層間の密着力の低下を防止できる。そのため、長期使用時においても、ＴＦＴ部の膜剥がれやソース配線４１の断線などが抑制され、信頼性が向上するという効果も得られる。
【００６２】
＜実施の形態２＞
実施の形態１では、本発明をＴＮモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示したが、実施の形態２では、本発明をＦＦＳモードの液晶表示装置に使用されるＴＦＴ基板に適用した例を示す。
【００６３】
図８および図９を参照して、本実施の形態に係るＴＦＴ基板の構成について説明する。図８は、ＦＦＳモードの液晶表示装置に用いるＴＦＴ基板の構成を示す平面図であり、画素の形成領域（画素部）と、ゲート配線端部のゲート端子の形成領域と、ソース配線端部のソース端子の形成領域とが示されている。図９は、画素部の断面構成を示しており、図８に示すＸ−Ｘ線に沿った断面に対応している。各図において、実施の形態１で説明したものと同様の機能を有する要素にはそれと同一符号を付しているため、ここではそれらの詳細な説明は省略する。
【００６４】
図８および図９に示すように、ＦＦＳモードのＴＦＴ基板には、画素電極６に対向するように共通電極８が設けられる。本実施の形態では、実施の形態１と同様に第３の導電膜（第１の透明導電膜）で形成した画素電極６の上に、第４の絶縁膜１４を介して、第４の導電膜（第２の透明導電膜）で形成した共通電極８を配設している。共通電極８は、スリットを有する格子状または櫛歯状であり、第４の絶縁膜１４、第３の絶縁膜１３、第１の絶縁膜１１を貫通するコンタクトホール７ｃを通して、共通配線７１に電気的に接続している。
【００６５】
また、本実施の形態では、第４の絶縁膜１４を有機樹脂膜を用いて厚く形成し、ＴＦＴ基板の上面の平坦性を向上させている（以下、有機樹脂膜を「平坦化膜」ともいう）。
【００６６】
次に、実施の形態２に係るＴＦＴ基板の製造方法について、図１０〜図１５を参照しつつ説明する。なお、図１０〜図１５においては、図８および図９で示したものと同一の要素には、同一符号を付している。
【００６７】
まず、実施の形態１と同様に、１回目の写真製版工程を経て、基板１０上に、ゲート電極２、ゲート配線２１、補助容量電極７、共通配線７１およびゲート端子２２が形成する（図１０）。さらに、第１の絶縁膜１１を形成した後、ハーフ露光マスク使用する２回目の写真製版工程を経て、第１の絶縁膜１１上に、チャネル層３および第２の絶縁膜１２の積層構造と、ソース配線４１およびソース端子４２を形成する（ソース配線４１およびソース端子４２の下には、酸化物半導体膜３１と第２の絶縁膜１２が残存する）（図１１）。
【００６８】
次に、平坦化膜となる第３の絶縁膜１３を形成する。ここでは、感光性を有する有機樹脂をスピンコート等によって膜厚２〜４μｍを塗布する。その後、３回目の写真製版工程で第３の絶縁膜１３を露光、現像することで、コンタクトホール４ｃ，５ｃ，７ｃ，４１ｃを形成する（図１２）。図示は省略するが、このときゲート配線２１およびソース端子４２の形成領域でも、第３の絶縁膜１３を除去しておく。
【００６９】
次に、基板１０上の全面に、第３の導電膜（第１の透明導電膜）をスパッタ法等で成膜し、４回目の写真製版工程でフォトレジストパターンを形成し、これをマスクにして第３の導電膜をエッチングする。その後、フォトレジストパターンを除去すると、ソース電極４、ドレイン電極５および画素電極６が形成される（図１３）。このとき、ソース電極４は、コンタクトホール４ｃを通してチャネル層３に接続されると共に、コンタクトホール４１ｃを介してソース配線４１に接続される。また、ドレイン電極５は、コンタクトホール５ｃを通してチャネル層３に接続される。
【００７０】
次に、基板１０上の全面に第４の絶縁膜１４をＣＶＤ法などにより成膜する。第４の絶縁膜１４は、先に形成したコンタクトホール７ｃの内部にも形成されるため、５回目の写真製版工程でコンタクトホール７ｃを再度形成する（コンタクトホール７ｃ内の第４の絶縁膜１４を除去する）（図１４）。図示は省略するが、このときゲート端子２２およびソース端子４２の形成領域およびその外周部の第４の絶縁膜１４も除去する。
【００７１】
その後、共通電極８の材料である第４導電膜（第２の透明導電膜）を、コンタクトホール７ｃ内を含む基板１０上の全面に成膜する。ここでは、ＩＴＯを用い、スパッタ法で形成する。その後、６回目の写真製版工程で、第４導電膜をパターニングすることで、スリットを有する共通電極８を形成する（図１５）。共通電極８は、コンタクトホール７ｃを介して、補助容量電極７と電気的に接続される。
【００７２】
また、図示は省略するが、ゲート端子２２およびソース端子４２の上には、それらに接続するパッド２３，４３が、第４の導電膜を用いて形成される。以上により、図８および図９に示したＴＦＴ基板が完成する。
【００７３】
なお、本実施の形態では、感光性の有機樹脂膜を用いて第３の絶縁膜１３を形成したが、第３の絶縁膜１３の構成はこれに限らず、例えば、有機樹脂膜の下層にＣＶＤ法を用いて形成したＳｉＯ膜やＳｉＮ膜あるいはこれらの積層膜を設けたものを第３の絶縁膜１３としてもよい。この場合は、有機樹脂膜のコンタクトホール４ｃ，５ｃ，７ｃ，４１ｃのパターンを形成した後に、有機樹脂膜をマスクとして下層のＳｉＯ膜やＳｉＮ膜をエッチングしてコンタクトホール４ｃ，５ｃ，７ｃ，４１ｃを形成することができる。
【００７４】
第３の絶縁膜１３は、また有機樹脂膜を用いずに、ＳｉＯ膜やＳｉＮ膜、あるいはこれらの積層膜のみとしてもよい。この場合は、ＳｉＯ膜やＳｉＮ膜を成膜した後、フォトレジストパターンを形成し、これをマスクとしてＳｉＯ膜やＳｉＮ膜をエッチングする。その後、フォトレジストパターンを除去して、コンタクトホール４ｃ，５ｃ，７ｃ，４１ｃを形成することができる。
【００７５】
以上のように、実施の形態２においても、チャネル層に酸化物半導体膜を用いたエッチストッパ型ＴＦＴの形成において、ソース電極４およびドレイン電極５を形成するための第２の導電膜のエッチングを行うとき、チャネル層３の表面はそのエッチングに曝されない。そのため、当該エッチングによってチャネル層３が消滅したり、ダメージを受けたりすることが防止される。また、エッチストッパ型ＴＦＴを用いたＦＦＳモードのＴＦＴ基板を６回の写真製版工程を用いて形成することができる。よって、良好な特性のＴＦＴ３０１を備えるＴＦＴ基板を生産性よく製造することができる。
【００７６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７７】
２  ゲート電極、３  チャネル層、３１  酸化物半導体膜、１０  基板、１１  第１の絶縁膜、１２  第２の絶縁膜、１３  第３の絶縁膜、１４  第４の絶縁膜、２  ゲート電極、２１  ゲート配線、２２  ゲート端子、４  ソース電極、４１  ソース配線、４２  ソース端子、５  ドレイン電極、６  画素電極、７  補助容量電極、７１  共通配線、８  共通電極、４ｃ，５ｃ，７ｃ，４１ｃ  コンタクトホール、３００  ＴＦＴ基板、３０１  ＴＦＴ、３０２  表示領域、３０３  額縁領域、３０４  画素、３０５  走査信号駆動回路、３０６  表示信号駆動回路、３０７  補助容量。
【図１】
0006501514.tif 000002
【図２】
0006501514.tif 000003
【図３】
0006501514.tif 000004
【図４】
0006501514.tif 000005
【図５】
0006501514.tif 000006
【図６】
0006501514.tif 000007
【図７】
0006501514.tif 000008
【図８】
0006501514.tif 000009
【図９】
0006501514.tif 000010
【図１０】
0006501514.tif 000011
【図１１】
0006501514.tif 000012
【図１２】
0006501514.tif 000013
【図１３】
0006501514.tif 000014
【図１４】
0006501514.tif 000015
【図１５】
0006501514.tif 000016