(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を有し、
前記半導体基板は、
ＩＧＢＴ素子として動作する領域となるＩＧＢＴ領域（１ａ）とダイオード素子として動作する領域となるダイオード領域（１ｂ）とを含み、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されていると共に前記コレクタ層と前記カソード層との境界によって区画されているセル領域（１）と、
前記セル領域の周囲を囲む外周領域（２）と、
前記ダイオード領域における表層部に形成されたダメージ領域（２４）と、を備えていると共に、
前記外周領域にも前記カソード層と隣接して前記コレクタ層が形成されることで、前記外周領域と前記セル領域とに区画され、
前記外周領域のうちの該半導体基板の表層部において、前記ダイオード領域との境界側の部分にも、前記ダメージ領域が前記半導体基板の面方向に沿って該半導体基板の厚さの２倍以上で形成され、前記ＩＧＢＴ領域の外側に位置する該外周領域に前記ダメージ領域が形成されていない領域があり、
さらに、前記ダイオード領域においてアノードとなる前記ベース層に電気的に接続された上部電極（１９）と、
前記外周領域において、前記半導体基板の表層部に形成された第２導電型のガードリング（２５）と、
前記ガードリングに電気的に接続されていると共に前記上部電極から分離された外周電極（２７）と、
前記外周電極を覆うように形成されたパッシベーション膜（２８）と、を有している半導体装置。
【請求項２】
前記ダイオード領域は前記ＩＧＢＴ領域との配列方向に対する垂直方向を長手方向としており、
前記ダメージ領域は、前記ダイオード領域における長手方向の両端部分と対応する位置において、前記ダイオード領域における長手方向の中央部分と対応する位置よりも前記ＩＧＢＴ領域側に張り出す幅が長くされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＩＧＢＴ領域の表層部には、前記ダイオード領域との境界側の部分に、前記半導体基板の面方向に沿って前記半導体基板の厚さ以上となる前記ダメージ領域が形成され、前記境界側の部分より内縁側の部分に前記ダメージ領域が形成されていない領域があることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ＩＧＢＴ領域において、
前記ベース層は、一部がチャネル領域（１２ａ）とされていると共に、残部がフロート領域（１２ｂ）とされ、
前記チャネル領域の表層部には、第１導電型のエミッタ領域（１４）が形成され、
前記フロート領域には、当該フロート領域を前記半導体基板の厚さ方向に分割する第１導電型のホールストッパー層（２９）が形成され、
前記チャネル領域と前記ドリフト層との間には、前記ドリフト層よりも不純物濃度が高くされた第１導電型のキャリアストレージ層（３０）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を有し、
前記半導体基板は、
ＩＧＢＴ素子として動作する領域となるＩＧＢＴ領域（１ａ）とダイオード素子として動作する領域となるダイオード領域（１ｂ）とを含み、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されていると共に前記コレクタ層と前記カソード層との境界によって区画されているセル領域（１）と、
前記セル領域の周囲を囲む外周領域（２）と、
前記ダイオード領域における表層部に形成されたダメージ領域（２４）と、を備えていると共に、
前記外周領域にも前記カソード層と隣接して前記コレクタ層が形成されることで、前記外周領域と前記セル領域とに区画され、
前記外周領域のうちの該半導体基板の表層部において、前記ダイオード領域との境界側の部分にも、前記ダメージ領域が前記半導体基板の面方向に沿って該半導体基板の厚さの２倍以上で形成され、前記ＩＧＢＴ領域の外側に位置する該外周領域に前記ダメージ領域が形成されていない領域があり、
前記ダイオード領域は前記ＩＧＢＴ領域との配列方向に対する垂直方向を長手方向としており、
前記ダメージ領域は、前記ダイオード領域における長手方向の両端部分と対応する位置において、前記ダイオード領域における長手方向の中央部分と対応する位置よりも前記ＩＧＢＴ領域側に張り出す幅が長くされていることを特徴とする半導体装置。
【請求項６】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を有し、
前記半導体基板は、
ＩＧＢＴ素子として動作する領域となるＩＧＢＴ領域（１ａ）とダイオード素子として動作する領域となるダイオード領域（１ｂ）とを含み、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されていると共に前記コレクタ層と前記カソード層との境界によって区画されているセル領域（１）と、
前記セル領域の周囲を囲む外周領域（２）と、
前記ダイオード領域における表層部に形成されたダメージ領域（２４）と、を備えていると共に、
前記外周領域にも前記カソード層と隣接して前記コレクタ層が形成されることで、前記外周領域と前記セル領域とに区画され、
前記外周領域のうちの該半導体基板の表層部において、前記ダイオード領域との境界側の部分にも、前記ダメージ領域が前記半導体基板の面方向に沿って該半導体基板の厚さの２倍以上で形成され、前記ＩＧＢＴ領域の外側に位置する該外周領域に前記ダメージ領域が形成されていない領域があり、
前記ＩＧＢＴ領域の表層部には、前記ダイオード領域との境界側の部分に、前記半導体基板の面方向に沿って前記半導体基板の厚さ以上となる前記ダメージ領域が形成され、前記境界側の部分より内縁側の部分に前記ダメージ領域が形成されていない領域があることを特徴とする半導体装置。
【請求項７】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を有し、
前記半導体基板は、
ＩＧＢＴ素子として動作する領域となるＩＧＢＴ領域（１ａ）とダイオード素子として動作する領域となるダイオード領域（１ｂ）とを含み、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されていると共に前記コレクタ層と前記カソード層との境界によって区画されているセル領域（１）と、
前記セル領域の周囲を囲む外周領域（２）と、
前記ダイオード領域における表層部に形成されたダメージ領域（２４）と、を備えていると共に、
前記外周領域にも前記カソード層と隣接して前記コレクタ層が形成されることで、前記外周領域と前記セル領域とに区画され、
前記外周領域のうちの該半導体基板の表層部において、前記ダイオード領域との境界側の部分にも、前記ダメージ領域が前記半導体基板の面方向に沿って該半導体基板の厚さの２倍以上で形成され、前記ＩＧＢＴ領域の外側に位置する該外周領域に前記ダメージ領域が形成されていない領域があり、
前記ＩＧＢＴ領域において、
前記ベース層は、一部がチャネル領域（１２ａ）とされていると共に、残部がフロート領域（１２ｂ）とされ、
前記チャネル領域の表層部には、第１導電型のエミッタ領域（１４）が形成され、
前記フロート領域には、当該フロート領域を前記半導体基板の厚さ方向に分割する第１導電型のホールストッパー層（２９）が形成され、
前記チャネル領域と前記ドリフト層との間には、前記ドリフト層よりも不純物濃度が高くされた第１導電型のキャリアストレージ層（３０）が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diode）という）が形成されたダイオード領域とを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とダイオード素子が形成されたダイオード領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ-型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちのコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。つまり、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がダイオード領域とされている。言い換えると、上記半導体装置は、コレクタ層とカソード層との境界がＩＧＢＴ領域とダイオード領域との境界とされている。これらＩＧＢＴ領域とダイオード領域は、半導体基板の面方向の一方向において交互に繰り返し形成されており、その繰り返し方向に対する垂直方向を長手方向として延設されている。
【０００４】
そして、半導体基板におけるダイオード領域の表層部には、全面にＨｅ線等が照射されることによって構成されるダメージ領域が形成されている。
【０００５】
このような半導体装置では、ダイオード素子のリカバリ時にダメージ領域にてドリフト層内のホール（過剰キャリア）を再結合によって消滅させることができる。このため、リカバリ時にダイオード素子に流れる逆方向電流に寄与する過剰キャリアを減少させることができ、逆方向電流を小さくできる。したがって、ダイオード素子のリカバリ特性を向上できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記半導体装置では、ダイオード素子のリカバリ時に、ＩＧＢＴ領域（ＩＧＢＴ素子）からダイオード領域（ダイオード素子）に流れ込むホールを阻止することができない。このため、特に、ダイオード領域のうちの長手方向の両端、つまりＩＧＢＴ領域およびダイオード領域をセル領域として、セル領域を囲む外周領域との境界側の部分では、リカバリ特性が低くなるという問題がある。なお、リカバリ特性が低くなるとは、リカバリ電流が増加し、リカバリ損失が増加したり、リカバリ耐量が低下することである。
【０００８】
本発明は上記点に鑑みて、ダイオード領域のうちの外周領域との境界側の部分においてもリカバリ特性を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の半導体装置は、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を有している。そして、半導体基板は、ＩＧＢＴ素子として動作する領域となるＩＧＢＴ領域（１ａ）とダイオード素子として動作する領域となるダイオード領域（１ｂ）とを含み、ＩＧＢＴ領域とダイオード領域とが交互に繰り返し形成されていると共にコレクタ層とカソード層との境界によって区画されているセル領域（１）と、セル領域の周囲を囲む外周領域（２）と、ダイオード領域における表層部に形成されたダメージ領域（２４）と、が備えられていると共に、外周領域にもカソード層と隣接してコレクタ層が形成されることで、外周領域とセル領域とが区画され、外周領域のうちの該半導体基板の表層部において、ダイオード領域との境界側の部分にも、ダメージ領域が半導体基板の面方向に沿って該半導体基板の厚さの２倍以上で形成され、ＩＧＢＴ領域の外側に位置する該外周領域にダメージ領域が形成されていない領域がある。
【００１０】
このように、外周領域のうちダイオード領域との境界側の部分に、半導体基板の厚さの２倍以上の長さのダメージ領域２４を形成している。このため、外周領域からダイオード領域にホールが注入されることを抑制でき、ダイオード領域のうちの外周領域との境界側の部分においてもリカバリ特性を向上できる。
【００１１】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態における半導体装置の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】図１中のIII−III線に沿った断面図である。
【図４】第１厚さ比と定格電流比との関係を示すシミュレーション結果である。
【図５】図１に示す半導体装置を製造するためのウェハの平面模式図である。
【図６】ウェハの他面側にマスクを配置したときの平面模式図である。
【図７】ウェハの他面側にマスクを配置してＨｅ線照射を行うときの様子を示した断面図である。
【図８】本発明の第２実施形態における半導体装置の平面模式図である。
【図９】図８中のIX−IX線に沿った断面図である。
【図１０】第２厚さ比と定格電流比との関係を示すシミュレーション結果である。
【図１１】ＩＧＢＴ領域の幅に対するダメージ領域の幅とオン電圧との関係を示す図である。
【図１２】ＩＧＢＴ領域の幅に対するダメージ領域の幅とスイッチング損失との関係を示す図である。
【図１３】ウェハの他面側にマスクを配置したときの平面模式図である。
【図１４】本発明の第３実施形態における半導体装置の平面模式図である。
【図１５Ａ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図１５Ｂ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図１５Ｃ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図１６】本発明の他の実施形態における半導体装置の断面図である。
【図１７】本発明の他の実施形態における半導体装置の断面図である。
【図１８】本発明の他の実施形態における半導体装置の平面模式図である。
【図１９】本発明の他の実施形態におけるウェハの他面側にマスクを配置したときの平面模式図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１５】
図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。
【００１６】
セル領域１は、図１および図２に示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびダイオード素子が形成されたダイオード領域１ｂが交互に形成された構成とされている。
【００１７】
具体的には、これらＩＧＢＴ領域１ａおよびダイオード領域１ｂは、ドリフト層１１として機能するＮ-型の半導体基板１０に形成されている。なお、ＩＧＢＴ領域１ａおよびダイオード領域１ｂは、半導体基板１０の一面１０ａの一方向（図１中紙面上下方向）に沿って延設され、延設方向と直交する方向に交互に形成されている。
【００１８】
ドリフト層１１上、つまり半導体基板１０の一面１０ａ側には、不純物濃度が約１．０×１０17ｃｍ-3とされたＰ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。
【００１９】
なお、本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。
【００２０】
ベース層１２は、ＩＧＢＴ領域１ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層１２（ＩＧＢＴ領域１ａのベース層１２）には、Ｎ+型のエミッタ領域１４と、エミッタ領域１４に挟まれるようにＰ+型のボディ領域１５とが形成されている。
【００２１】
エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１５は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。
【００２２】
より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれてトレンチ１３の長手方向（つまりエミッタ領域１４）に沿って棒状に延設されている。なお、本実施形態のボディ領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
【００２３】
また、各トレンチ１３内は、各トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２４】
ベース層１２（半導体基板１０の一面１０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１４の一部およびボディ領域１５を露出させるコンタクトホール１８ａが形成され、ダイオード領域Ｉｂにおいて、ベース層１２を露出させるコンタクトホール１８ｂが形成されている。
【００２５】
層間絶縁膜１８上には上部電極１９が形成されている。この上部電極１９は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１８ａを介してエミッタ領域１４およびボディ領域１５と電気的に接続されている。また、上部電極１９は、ダイオード領域１ｂにおいて、コンタクトホール１８ｂを介してベース層１２と電気的に接続されている。つまり、上部電極１９は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ダイオード領域１ｂにおいてアノード電極として機能するものである。
【００２６】
また、ドリフト層１１のうちのベース層１２側と反対側（半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００２７】
そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ型のコレクタ層２１が形成され、ダイオード領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ型のカソード層２２が形成されている。つまり、ＩＧＢＴ領域１ａとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。言い換えると、ＩＧＢＴ領域１ａとダイオード領域１ｂの境界は、コレクタ層２１とカソード層２２との境界によって決定される。
【００２８】
なお、本実施形態では、半導体基板１０の他面１０ｂは、コレクタ層２１およびカソード層２２によって構成されている。また、本実施形態では、コレクタ層２１は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されているベース層１２と反対側に形成されている。そして、カソード層２２は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されていないベース層１２と反対側に形成されている。つまり、本実施形態では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界は、エミッタ領域１４およびボディ領域１５が形成されているベース層１２と、エミッタ領域１４およびボディ領域１５が形成されていないベース層１２との境界とされている。
【００２９】
また、上記のように、半導体基板１０には、一面１０ａ側にベース層１２が形成され、他面１０ｂ側にコレクタ層２１およびカソード層２２が形成されている。このため、半導体基板１０は、コレクタ層２１およびカソード層２２、ＦＳ層２０、ドリフト層１１、ベース層１２が順に積層された構成とされているともいえる。
【００３０】
コレクタ層２１およびカソード層２２上（半導体基板１０の他面１０ｂ）には下部電極２３が形成されている。この下部電極２３は、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ダイオード領域１ｂにおいてはカソード電極として機能するものである。
【００３１】
そして、上記のように構成されていることにより、ダイオード領域１ｂにおいては、ベース層１２をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたダイオード素子が構成される。
【００３２】
また、半導体基板１０の一面１０ａ側（表層部）には、ダメージ領域２４が形成されている。具体的には、ダメージ領域２４は、ダイオード領域１ｂに形成されていると共に、当該ダイオード領域１ｂからダイオード領域１ｂの長手方向において外周領域２側に張り出すように形成されている。つまり、ダメージ領域２４は、ダイオード領域１ｂおよび外周領域２のうちのダイオード領域１ｂとの境界側の部分に形成されている。これにより、外周領域２におけるドリフト層１１のホール（過剰キャリア）が外周領域２に形成されたダメージ領域２４と再結合して消滅するため、外周領域２からダイオード領域１ｂにホールが注入されることを抑制できる。
【００３３】
ここで、ＩＧＢＴ領域１ａに形成されるダメージ領域２４と、半導体基板１０の厚さとの関係について説明する。以下では、半導体基板１０の厚さをｄ、外周領域２に形成されるダメージ領域２４の幅をＷ１、半導体基板１０の厚さに対する外周領域２に形成されたダメージ領域２４の幅を第１厚さ比（Ｗ１／ｄ）として説明する。
【００３４】
なお、外周領域２に形成されるダメージ領域２４の幅Ｗ１とは、半導体基板１０の一面１０ａの面方向の長さのうちのダイオード領域１ｂの長手方向に沿った方向の長さ（図１中紙面上下方向の長さ）のことである。換言すれば、幅Ｗ１は、ＩＧＢＴ領域１ａとダイオード領域１ｂとの配列方向に垂直な方向の長さを意味している。
【００３５】
図４に示されるように、定格電流比は、第１厚さ比（Ｗ１／ｄ）が０から大きくなると急峻に小さくなり、第１厚さ比（Ｗ１／ｄ）が２より大きくなるとほとんど変化しない。言い換えると、定格電流比は、第１厚さ比（Ｗ１／ｄ）が２となる部分において、急峻に変化する部分に対する接線Ｌ１と、ほとんど変化しない部分に対する接線Ｌ２とが交差する。このため、本実施形態では、第１厚さ比（Ｗ１／ｄ）が２以上となるように、ダメージ領域２４が形成されている。
【００３６】
なお、図４において、第１厚さ比（Ｗ１／ｄ）が０とは、ダメージ領域２４がダイオード領域１ｂのみに形成されている場合のことである。また、第１厚さ比（Ｗ１／ｄ）が負になるのは、ダイオード領域１ｂのうちの外周領域２側にダメージ領域２４が形成されていない場合である。
【００３７】
以上が本実施形態におけるセル領域１の構成である。次に、セル領域１の周囲に形成された外周領域２の構造について説明する。
【００３８】
外周領域２は、図３に示されるように、半導体基板１０の一面１０ａ側に複数のＰ型のガードリング２５が多重リング構造として形成されている。各ガードリング２５は、ベース層１２よりも高不純物濃度とされており、不純物濃度が約１．０×１０18ｃｍ-3とされている。また、本実施形態では、最もセル領域１側に形成されるガードリング２５は、ダイオード領域１ｂのベース層１２と接するように形成されている。
【００３９】
ガードリング２５上には、酸化膜２６が形成されており、酸化膜２６のうちのガードリング２５に対応する部分には開口部２６ａが形成されている。また、この酸化膜２６上には外周電極２７が形成され、当該外周電極２７は酸化膜２６に形成された開口部２６ａを介してガードリング２５と電気的に接続されている。そして、外周電極２７を覆うようにパッシベーション膜２８が形成され、外周電極２７はパッシベーション膜２８で保護されている。
【００４０】
半導体基板１０の他面１０ｂ側においては、ＦＳ層２０を挟んでドリフト層１１と反対側にＰ型のコレクタ層２１が形成されている。つまり、ダイオード領域１ｂと外周領域２とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。言い換えると、ダイオード領域１ｂと外周領域２との境界は、コレクタ層２１とカソード層２２との境界によって形成される。
【００４１】
本実施形態では、コレクタ層２１は、ＦＳ層２０を挟んでガードリング２５と反対側に形成されている。また、カソード層２２は、ＦＳ層２０を挟んでベース層１２と反対側に形成されている。つまり、本実施形態では、ダイオード領域１ｂと外周領域２との境界は、ガードリング２５とベース層１２との境界とされている。
【００４２】
以上説明したように、本実施形態の半導体装置が構成されている。なお、本実施形態では、Ｎ型、Ｎ-型、Ｎ+型が本発明の第１導電型に相当し、Ｐ型、Ｐ+型が本発明の第２導電型に相当している。
【００４３】
次に、上記半導体装置の製造方法について説明する。まず、図５に示されるように、複数のチップ形成領域１０１を有するＮ-型のウェハ１００を用意する。
【００４４】
そして、ウェハ１００の一面１００ａ側に、図１などに示したベース層１２を熱拡散等で形成した後、各チップ形成領域それぞれにトレンチゲート構造、エミッタ領域１４、ボディ領域１５を形成する。また、ベース層１２上に層間絶縁膜１８を形成し、この層間絶縁膜１８に上記コンタクトホール１８ａ、１８ｂを形成する。続いて、層間絶縁膜１８上に上部電極１９を形成し、コンタクトホール１８ａを介して上部電極１９とエミッタ領域１４およびボディ領域１５を電気的に接続すると共に、コンタクトホール１８ｂを介して上部電極１９とベース層１２とを電気的に接続する。
【００４５】
さらに、ウェハ１００の他面側にＦＳ層２０を形成し、ＦＳ層２０を挟んでドリフト層１１と反対側にコレクタ層２１およびカソード層２２を形成する。
【００４６】
次に、図６および図７に示されるように、ダイオード領域１ｂ（カソード層２２）および外周領域２のうちのダイオード領域１ｂとの境界側の部分（コレクタ層２１の一部）と対向する部分に開口部１１０ａが形成されたマスク１１０を用意し、当該マスク１１０をウェハ１００の他面１００ｂ側に配置する。そして、ウェハ１００の他面１００ｂ側からＨｅ線を照射し、上記構成のダメージ領域２４を形成する。なお、図６は図５中の領域Ａにマスク１００を配置したときの拡大図に相当している。
【００４７】
その後、ウェハ１００の他面１００ｂに下部電極２３を形成し、ウェハ１００をチップ単位に分割することにより、上記半導体装置が製造される。なお、ガードリング２５や外周電極２７等を有する外周領域２は、上記の工程内で、もしくは、専用の工程で形成される。
【００４８】
以上説明したように、本実施形態では、外周領域２のうちダイオード領域１ｂとの境界側の部分に第１厚さ比（Ｗ１／ｄ）が２以上となるダメージ領域２４を形成している。このため、外周領域２からダイオード領域１ｂにホールが注入されることを抑制でき、ダイオード領域１ｂのうちの外周領域２との境界側の部分においてもリカバリ特性を向上できる。
【００４９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してダメージ領域２３のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５０】
図８および図９に示されるように、本実施形態では、ダメージ領域２４は、ダイオード領域１ｂからＩＧＢＴ領域１ａに張り出して形成されている。これにより、ＩＧＢＴ領域１ａにおけるドリフト層１１のホール（過剰キャリア）がＩＧＢＴ領域１ａに形成されたダメージ領域２４と再結合して消滅するため、ＩＧＢＴ領域１ａからダイオード領域１ｂにホールが注入されることを抑制できる。
【００５１】
ここで、ＩＧＢＴ領域１ａに形成されるダメージ領域２４と、半導体基板１０の厚さとの関係について説明する。以下では、半導体基板１０の厚さをｄ、ＩＧＢＴ領域１ａに形成されるダメージ領域２４の幅をＷ２、半導体基板１０の厚さに対するＩＧＢＴ領域１ａに形成されたダメージ領域２４の幅を第２厚さ比（Ｗ２／ｄ）として説明する。
【００５２】
なお、ＩＧＢＴ領域１ａに形成されるダメージ領域２４の幅Ｗ２とは、半導体基板１０の一面１０ａの面方向の長さのうちのＩＧＢＴ領域１ａとダイオード領域１ｂとの配列方向に沿った方向の長さ（図９中紙面左右方向の長さ）のことである。
【００５３】
図１０に示されるように、定格電流比は、第２厚さ比（Ｗ２／ｄ）が０から大きくなると急峻に小さくなり、第２厚さ比（Ｗ２／ｄ）が１より大きくなるとほとんど変化しない。言い換えると、定格電流比は、第２厚さ比（Ｗ２／ｄ）が１となる部分において、急峻に変化する部分に対する接線Ｌ３と、ほとんど変化しない部分に対する接線Ｌ４とが交差する。このため、本実施形態では、第２厚さ比（Ｗ２／ｄ）が１以上となるように、ダメージ領域２４が形成されている。
【００５４】
なお、本実施形態（図１０中）の定格電流比とは、ＩＧＢＴ素子（半導体装置）がオンしているときに流れる電流に対するリカバリ電流のことである。このため、定格電流比が小さくなるとは、リカバリ電流が小さくなることを意味している。また、本実施形態（図１０中）の設計電流比とは、ＩＧＢＴ素子の許容電流（設計電流）に対する試験電流（ＩＧＢＴ素子に流したオン電流）のことである。そして、図１０において、第２厚さ比（Ｗ２／ｄ）が０とは、ダメージ領域２４がダイオード領域１ｂのみに形成されている場合のことであり、第２厚さ比（Ｗ２／ｄ）が負になるのは、ダイオード領域１ｂのうちのＩＧＢＴ領域１ａ側にダメージ領域２４が形成されていない場合である。
【００５５】
また、ＩＧＢＴ領域１ａにダメージ領域２４を形成すると、当該ダメージ領域２４により、ＩＧＢＴ素子の通常動作時においてもホールが消滅してしまうため、オン電圧が上昇してしまう。すなわち、図１１に示されるように、ＩＧＢＴ領域１ａの幅に対するダメージ領域２４の幅の割合が大きくなるほどオン電圧は高くなる。
【００５６】
したがって、ＩＧＢＴ領域１ａは、ダイオード領域１ｂとの境界側の部分に第２厚さ比（Ｗ２／ｄ）が１以上となるダメージ領域２４が形成され、この境界側の部分より内縁側の部分にはダメージ領域２４が形成されていない構成とされている。例えば、ＩＧＢＴ領域１ａの幅の１／２以上にダメージ領域２４が形成されていない部分が存在すると好適である。言い換えると、ＩＧＢＴ領域１ａは、ダメージ領域２４が形成されていない部分の幅が全体の幅に対する１／２以上となるように形成されていることが好ましい。
【００５７】
なお、ＩＧＢＴ領域１ａの幅とは、半導体基板１０の一面１０ａの面方向の長さのうちのＩＧＢＴ領域１ａとダイオード領域１ｂとの配列方向に沿った方向の長さ（図８中紙面左右方向の長さ）のことである。
【００５８】
また、このようにＩＧＢＴ領域１ａにダメージ領域２４を形成したとしても、図１２に示されるように、スイッチング損失は変化しない。図１２中の定常電流とは、ＩＧＢＴ素子（半導体装置）がオンしているときに流れる電流のことである。
【００５９】
以上説明したように、本実施形態では、ＩＧＢＴ領域１ａに、ダイオード領域１ｂとの境界側の部分に第２厚さ比（Ｗ２／ｄ）が１以上となるダメージ領域２４を形成しつつ、ダメージ領域２４が形成されていない部分を備えるようにしている。
【００６０】
このような構成とすることで、オン電圧が低下することを抑制しつつ、ＩＧＢＴ領域１ａからダイオード領域１ｂにホールが注入されることを抑制できる。つまり、オン電圧が低下することを抑制しつつ、ダイオード領域１ｂのうちのＩＧＢＴ領域１ａとの境界側の部分においてもリカバリ特性を向上できる。すなわち、オン電圧が低下することを抑制しつつ、リカバリ電流を減少し、リカバリ損失を低減したり、リカバリ耐量を向上できる。
【００６１】
このように構成される半導体装置の製造方法については、基本的には第１実施形態と同様であるが、上記した図７に示すＨｅ線照射の際に、図１３に示されるマスク１１０を用意すれば良い。具体的には、マスク１１０として、外周領域２のうちのダイオード領域１ｂとの境界側の部分（コレクタ層２１の一部）と対向する部分も開口している開口部１１０ａが形成されたものを用意する。これにより、本実施形態にかかる半導体装置を製造することが可能となる。なお、図１３は、図５中の領域Ａにマスク１００を配置したときの拡大図に相当している。
【００６２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してダメージ領域２４のレイアウトを変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００６３】
本実施形態では、図１４に示されるように、ＩＧＢＴ領域１ａに形成されたダメージ領域２４は、ダイオード領域１ｂとＩＧＢＴ領域１ａとの境界のうちの両端部側に形成された部分が、当該両端部の間の中央部分に形成された部分よりも幅が長くされている。具体的には、ＩＧＢＴ領域１ａのうちのダイオード領域１ｂとの境界における両端部側に形成された部分の長さ（図１４中紙面左右方向の長さ）も幅Ｗ１とされている。
【００６４】
これによれば、外周領域２からＩＧＢＴ領域１ａを介してダイオード領域１ｂにホールが注入されることを抑制でき、さらにダイオード領域１ｂのリカバリ特性を向上できる。
【００６５】
このように構成される半導体装置の製造方法についても、基本的には第１実施形態と同様であり、上記した図７に示すＨｅ線照射の際に、開口部１１０ａの寸法がダイオード１ｂの両端部と対応する位置において中央部分よりも大きいマスク１１０を用意すれば良い。
【００６６】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６７】
上記第１実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とした例について説明したが、第１導電型をＮ型とし、第２導電型をＰ型とすることもできる。
【００６８】
また、上記各実施形態において、ＩＧＢＴ領域１ａに形成されたベース層１２（チャネル領域）とダイオード領域１ｂに形成されたベース層１２（アノード）との不純物濃度が異なっていてもよい。
【００６９】
そして、上記各実施形態において、半導体基板１０の他面１０ｂ側に、ダメージ領域２４とは異なるダメージ層が形成されていてもよい。これによれば、ＩＧＢＴ領域１ａに形成されたダメージ層により、ＩＧＢＴ領域１ａにおけるドリフト層１１の過剰キャリアを再結合によって消滅でき、ＩＧＢＴ素子における良好なスイッチング損失と定常損失とのトレードオフ特性を得ることができる。また、ダイオード領域１ｂに形成されたダメージ層により、ダイオード領域１ｂにおけるドリフト層１１の過剰キャリアを再結合によって消滅でき、ダイオード素子における良好なスイッチング損失と定常損失とのトレードオフ特性を得ることができる。
【００７０】
さらに、上記各実施形態において、ＩＧＢＴ素子は、トレンチゲート型ではなく、プレーナ型でもよい。
【００７１】
そして、上記各実施形態において、ＩＧＢＴ領域１ａは、図１５Ａに示されるように、エミッタ領域１４およびボディ領域１５が適宜間引かれたものが繰り返しミラー反転されることで構成されるものであってもよい。この場合、トレンチ１３によって分割されたベース層１２のうち、エミッタ領域１４が形成されたものがチャネル領域１２ａとなると共に、エミッタ領域１４が形成されていないものがフロート領域１２ｂとなる。
【００７２】
また、ＩＧＢＴ領域１ａは、図１５Ｂに示されるように、フロート領域１２ｂに、当該フロート領域１２ｂを深さ方向に分割するＮ型のホールストッパー層（ＨＳ層）２９が形成されたものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ホールストッパー層２９によってドリフト層１１内のホールがフロート領域１２ｂを介して上部電極１９に抜け出ることを抑制できる。
【００７３】
そして、ＩＧＢＴ領域１ａは、図１５Ｃに示されるように、ホールストッパー層２９と共に、チャネル領域１２ａとドリフト層１１との間にキャリアストレージ層（ＣＳ層）３０を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ドリフト層１１に蓄積されたホールがチャネル領域１２ａを介して上部電極１９から抜け出ることを抑制できる。
【００７４】
なお、特に図示しないが、ＩＧＢＴ領域１ａは、図１５Ｃにおいて、ホールストッパー層２９が形成されていないものが繰り返しミラー反転されることで構成されるものであってもよい。
【００７５】
また、上記第２、第３実施形態では、エミッタ領域１４およびボディ領域１５が形成されているベース層１２と、これらが形成されていないベース層１２との境界で、ＩＧＢＴ領域１ａとダイオード領域１ｂとが区画されているものを説明した。しかしながら、ＩＧＢＴ領域１ａとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画される。このため、図１６に示されるように、エミッタ領域１４およびボディ領域１５が形成されていない隣接するベース層１２の間でＩＧＢＴ領域１ａとダイオード領域１ｂとが区画されていてもよい。つまり、ＩＧＢＴ領域１ａのうちのダイオード領域１ｂとの境界側に、エミッタ領域１４およびボディ領域１５が形成されていないベース層１２が存在していてもよい。このような半導体装置としても、ＩＧＢＴ領域１ａに、第２厚さ比（Ｗ２／ｄ）が１以上となるように、ダメージ領域２４を形成することにより、ダイオード領域１ｂのリカバリ特性を向上できる。
【００７６】
同様に、上記第１〜第３実施形態において、図１７に示されるように、ベース層１２を分割するように、ダイオード領域１ｂと外周領域２とが形成されていてもよい。つまり、外周領域２のうちのダイオード領域１ｂとの境界側に、ベース層１２が存在してもよい。このような半導体装置としても、外周領域２に第２厚さ比（Ｗ１／ｄ）が２以上となるように、ダメージ領域２４を形成することにより、ダイオード領域１ｂのリカバリ特性を向上できる。
【００７７】
また、上記第１〜第３実施形態において、外周領域２に形成されるダメージ領域２４は、ダイオード領域１ｂの延設方向に沿って半導体基板１０の端部まで形成されていてもよい。この場合、図１８に示されるように、開口部１１０ａと遮蔽部（マスク部）とがストライプ状となるマスク１１０を用いることができ、マスク１１０の形状加工を容易にできる。
【００７８】
そして、上記第１、第２実施形態において、開口部１１０ａと遮蔽部とがストライプ状である複数のマスクを重ねることにより、ダメージ領域２４が形成される部分と対向する部分に開口部１１０ａが形成されたマスク１１０を構成するようにしてもよい。
【００７９】
さらに、上記第３実施形態において、図１９に示されるように、ダメージ領域２４は、ダイオード領域１ｂの延設方向の両端部側に形成される部分の平面形状が円形状等の他の形状とされていてもよい。例えば、ダメージ領域２４は、外周領域２に形成される部分の中心の第１厚さ比（Ｗ１／ｄ）が２以上となる円形状とできる。また、第３実施形態を含めてダメージ領域２４のうちダイオード領域１ｂの両端部側に形成される部分の平面形状を四角形状もしくは円形状等とする場合において、ダイオード領域１ｂの中央部分についてはダメージ領域２４がＩＧＢＴ領域１ａ側に張り出さないようにしても良い。
【符号の説明】
【００８０】
１ａ    ＩＧＢＴ領域
１ｂ    ダイオード領域
１０    半導体基板
１１    ドリフト層
１２    ベース層
２１    コレクタ層
２２    カソード層
２４    ダメージ領域
【図１】
0006531589.tif 000002
【図２】
0006531589.tif 000003
【図３】
0006531589.tif 000004
【図４】
0006531589.tif 000005
【図５】
0006531589.tif 000006
【図６】
0006531589.tif 000007
【図７】
0006531589.tif 000008
【図８】
0006531589.tif 000009
【図９】
0006531589.tif 000010
【図１０】
0006531589.tif 000011
【図１１】
0006531589.tif 000012
【図１２】
0006531589.tif 000013
【図１３】
0006531589.tif 000014
【図１４】
0006531589.tif 000015
【図１５Ａ】
0006531589.tif 000016
【図１５Ｂ】
0006531589.tif 000017
【図１５Ｃ】
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【図１６】
0006531589.tif 000019
【図１７】
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【図１８】
0006531589.tif 000021
【図１９】
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