(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に表示領域と前記表示領域の外側の額縁領域を有し、
前記表示領域には、ゲート配線と、
第１の絶縁膜を介して前記ゲート配線と交差するソース配線と、
前記ゲート配線と前記ソース配線との交差部近辺に形成されたスイッチング素子と、
前記スイッチング素子と電気的に接続する画素電極と、が形成され、
前記額縁領域には
前記ゲート配線と各々接続して外部端子まで延在するゲート引き回し配線と
少なくとも前記第１の絶縁膜を介して前記ゲート引き回し配線と重畳する領域を有する第１の導電パターンと、
前記第１の導電パターンの上層の容量絶縁膜と、
少なくとも前記容量絶縁膜と前記第１の絶縁膜とを介して前記ゲート引き回し配線と重畳する領域を有する第２の導電パターンと、
を有したアレイ基板であって、
第１の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設され、
第２の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることを特徴とするアレイ基板。
【請求項２】
少なくとも前記第１の導電パターンと前記ゲート引き回し配線とが重畳して容量を形成する第１の領域と、
前記第２の導電パターンと前記ゲート引き回し配線とが重畳して容量を形成し、かつ、前記第１の導電パターンと前記ゲート引き回し配線とが重畳しない第２の領域とを有し、
前記第１の領域での単位面積当たりの前記容量は、前記第２の領域での単位面積当たりの前記容量よりも大きいことを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記画素電極と前記第１の導電パターンとは同じレイヤーであることを特徴とする請求項１または２に記載のアレイ基板。
【請求項４】
前記表示領域に、前記容量絶縁膜を介して前記画素電極と対向するコモン電極を有し、
前記コモン電極は前記第２の導電パターンと同じレイヤーであることを特徴とする請求項１から３のいずれか１項に記載のアレイ基板。
【請求項５】
請求項１から４のいずれか１項に記載のアレイ基板を備えたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造及び表示装置に関し、特に詳しくは複数の引き回し配線を備える配線構造、及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置を構成する液晶表示パネルは、マトリクス状に配置された複数のゲート線（走査信号線）と複数のソース線（画像信号線）を有する。この液晶表示パネルの表示領域において、複数の表示画素が、これらのゲート線とソース線の各交点に対応して形成されている。これら複数のゲート信号線はゲート用ドライバＩＣ によって駆動され、複数のソース線はソース用ドライバＩＣ によって駆動される。
【０００３】
ゲート配線、ソース配線は液晶表示パネルの液晶面側に形成される。各配線への引き回しは表示領域から表示領域外に実装されるドライバＩＣ まで引き回しされる。この配線引き回しは、表示領域周辺のスペース（ 以下、このスペースを額縁と呼ぶことがある） を利用して行われる。そのため、ドライバＩＣ の実装位置により、表示領域まで引き回す各引き回し配線の引回し距離は異なってくる。よって、各々の引き回し配線の電気的抵抗も異なることになり、配線間抵抗格差により表示ムラが発生する。この配線抵抗格差を低く抑えるために額縁の空きスペースを使用し、配線長さや配線幅を制御しているが、抵抗格差の調整が難しく、表示ムラの発生を抑えることが困難である。
【０００４】
引き回し配線の引き回し距離は、ドライバＩＣ の配置や配線配置やドライバＩＣから表示領域の信号線に出力される出力本数によって変化する。例えば、表示領域の右回しと左回しとで、引き回し配線長が異なる場合がある。パネル外形サイズが大きく表示画素数が少ない液晶表示パネルでは、ドライバＩＣ から表示面に接続する各配線の引回しを行う額縁スペースにゆとりがある。そのため、例えば、ソース用ドライバＩＣ の配置のように表示の左右でソース配線の引回し距離が異なる場合には、配線幅や長さを調整することによって各配線間の抵抗調整を行うことができる。（特許文献１、２）
【０００５】
しかしながら、近年の表示の高精細化とパネルの狭額縁化に伴い、額縁に十分なスペースを確保することが難しくなってきている。そのため、製造限界に近い細さの配線幅にて引き回し配線を形成する必要が出てきた。この場合、余剰スペースが狭くなり、配線幅での抵抗調整が困難になってしまう。よって、配線長のみでの抵抗調整を行う必要が生じてしまう。この場合、上記のように、ドライバＩＣ の配置等や出力本数によって配線長が決まってしまうため、配線間抵抗差による表示のムラを抑えることが困難であった。
【０００６】
このような状況に対して、額縁において絶縁膜を介して配線と重畳する導電体パターンを設けることにより、各配線の長さの違いに起因する配線負荷分布の差、すなわちＲＣ遅延の差を低減する技術が知られている。（特許文献３）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−０４７２５９号公開公報
【特許文献２】特開平７−１３４３０５号公開公報
【特許文献３】特表２００５−５２９３６０号公表公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の液晶表示装置では、各配線の引き回し距離が異なるために、配線間で抵抗格差が生じ、配線領域全体での配線負荷分布を持つ表示ムラが発生するという問題があった。その問題を改善するために配線と絶縁膜を介して重畳する導電体パターンを設けることによりＲＣ遅延の差を改善する技術が知られているが、それだけでは微調整が困難、調整範囲が狭いという問題が生じてきた。
【０００９】
本発明はこのような問題点を解決するためになされたもので、引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷差を一定に調整することができる配線構造及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るアレイ基板は、絶縁性基板上に表示領域と前記表示領域の外側の額縁領域を有し、その表示領域にはゲート配線と、絶縁膜を介して前記ゲート配線と交差するソース配線と、ゲート配線とソース配線との交差部近辺に形成されたスイッチング素子と、スイッチング素子と電気的に接続する画素電極と、が形成され、額縁領域にはゲート配線と各々接続して外部端子まで延在するゲート引き回し配線と少なくとも絶縁膜を介してゲート引き回し配線と重畳する領域を有する第１の導電パターンと、第１の導電パターンの上層の容量絶縁膜と、少なくとも容量絶縁膜と絶縁膜とを介して前記ゲート引き回し配線と重畳する領域を有する第２の導電パターンと、を有したアレイ基板であって、第１の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設され、第２の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることを特徴とするアレイ基板である。
【発明の効果】
【００１１】
引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷の差を一定に調整することができるアレイ基板及び表示装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係るアレイ基板を示す平面図である。
【図２】本発明の実施の形態１に係るアレイ基板の表示領域の平面図と断面図である。
【図３】本発明の実施の形態１に係るアレイ基板の額縁部の断面図である。
【図４】本発明の実施の形態２に係るアレイ基板を示す平面図である。
【図５】本発明の実施の形態２の変形例に係るアレイ基板を示す平面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１に、本発明に係る液晶表示パネルに用いられるアレイ基板の平面図を示す。絶縁性基板上に後述する素子等が形成されたアレイ基板１と、対向基板２とが対向して貼り合わされている。対向基板２には必要に応じて、たとえばＲＧＢ３色を含むカラーフィルタが形成されていてもよい。また、図示しないがアレイ基板１と対向基板２との間には液晶が封入されており、漏れださないようにシール等で密封されている。
【００１４】
次にアレイ基板１について説明する。アレイ基板１には、マトリックス状に配置された複数の画素から構成される表示領域１１と、その外周領域である額縁領域１２とを有している。すなわち、表示領域１１の外周を囲む非表示領域が額縁領域１２となる。
【００１５】
表示領域１１内においてアレイ基板１上には、複数のソース配線１３２と複数のゲート配線１３１が互いに交差してマトリックス状に配設されている。すなわち、アレイ基板１は複数の配線が形成された配線基板である。表示領域１１において、ゲート配線１３１のそれぞれは図面上の横方向に延在するように形成されている。横方向に延在するように形成されたゲート配線１３１は縦方向に並んで複数配置される。表示領域１１において、同じ幅のゲート配線１３１が同じ間隔で形成されている。
【００１６】
一方、ソース配線１３２のそれぞれは図面上の縦方向に沿って延在するように形成されている。縦方向に延在するように形成されたソース配線１３２は図面上の横方向に並んで複数配置される。図１において、同じ幅のソース配線１３２が同じ間隔で形成されている。
【００１７】
これらソース配線１３２とゲート配線１３１により区切られる領域が画素である。各画素は、液晶に電圧を印加するための画素電極と、電圧の印加を制御するスイッチング素子を備えている。スイッチング素子は、ソース配線１３２とゲート配線１３１の交差部付近に設けられることが多く、典型的には、ＴＦＴ（ T h i n F i l m T r a n s i s t o r） であるが、詳細について以下、説明する。
【００１８】
図２に、表示領域内の画素周辺の平面図と断面図を示す。断面図は平面図においてＤ−Ｄで記載された箇所における断面図である。絶縁性基板２０上において、ゲート配線１３１ 、及びゲート配線１３１ から延在されたゲート電極を覆うようにゲート絶縁膜２１が形成される。ゲート絶縁膜２１は酸化シリコンや窒化シリコンなどを用いることができる。なお、本実施の形態においては、後述するゲート引き回し配線とゲート配線１３１とを一体形成する構造について扱うので、ゲート引き回し配線もゲート配線と同時に形成されることになる。
【００１９】
次にゲート絶縁膜２１の上に半導体膜２２が形成される。半導体膜２２には、ａ−Ｓｉ（非晶質珪素）膜やｐ−Ｓｉ（多結晶珪素膜）膜やＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体膜を用いることができる。この半導体膜２２の上には、ソース配線１３２ から延在されたソース電極２３が形成される。これにより、半導体膜２２のソース領域にはソース電圧を供給することができる。
【００２０】
さらには、半導体膜２２のドレイン領域の上にはドレイン電極２４が形成されている。ソース電極２３、及びドレイン電極２４は、ソース配線１３２と同じ工程で形成することができる。
【００２１】
ゲート配線１３１とソース配線１３２には、例えば、ＡｌやＣｒやＭｏなどの低抵抗の金属材料を用いることができる。このように、ゲート配線１３１とソース配線１３２とは異なる配線層で形成されている。すなわち、ソース配線１３２とゲート配線１３１とはゲート絶縁膜２１を介してお互いにほぼ直角に交差するように配設され、交差点近傍にはゲート電極、半導体膜、ドレイン電極、ソース電極を有するＴＦＴが配置されることになる。
【００２２】
そして、ドレイン電極２４を含むＴＦＴの上には、層間絶縁膜２５が形成される。さらに、層間絶縁膜２５の上には画素電極２６が形成される。ドレイン電極２４は、層間絶縁膜２５に設けられたコンタクトホールＣＨを介して画素電極２６が接続される。そのため、ドレイン電極２４に伝達した電圧は画素電極２６にも印加されることとなる。
【００２３】
液晶表示パネルが透過型の場合、画素電極２６はＩＴＯ などの透明導電膜によって形成される。さらに、横電界方式やＦＦＳ方式の液晶パネルでは、画素電極２６の上層に容量絶縁膜２７が設けられ、容量絶縁膜２７を介して画素電極２６と対向するようにしてコモン電極２８が設けられる。コモン電極２８は透明導電膜で形成され、スリット形状の開口部を有している。つまり、スリット形状部はコモン電極２８が形成されていない領域であって、容量絶縁膜２７を介して下層の画素電極２６が露出していることになる。
【００２４】
コモン電極２８は図面上では、複数の画素を横切って横方向に延在する帯状のパターンとして記載されているが、このようなパターン形状でなくてもよい。コモン電極２８は一般的には、表示領域１１内のほぼ全面に渡って形成されることが多いが、例えばＴＦＴの上方には設けない等、必要に応じて適宜開口を設けることもある。また、後述するようにコモン電極２８にはコモン電位が印加されている。
【００２５】
以上のようにして完成したＴＦＴにおいては、ゲート配線１３１にゲート信号が供給されると、所定のゲート電極にゲート電圧が印加される。これにより、ＴＦＴがＯＮとなり、ソース配線からソース電極とドレイン電極を介して画素電極に画像表示信号電圧が供給される。
【００２６】
図１に戻って、額縁領域１２のうち、表示領域１１よりも図面上で右側の部分を額縁領域１２の右部１２ａとする。また、額縁領域１２のうち、表示領域１１よりも図面上で下側の部分を額縁領域１２の下側部１２ｂとする。さらに額縁領域１２ のうち、図面上における表示領域１１の上側の部分を額縁領域１２の上部１２ｃ、同様に左側の部分を額縁領域１２の左側部１２ｄとする。従って、表示領域１１ は、額縁領域１２の右側部１２ａ、下部１２ｂ、上部１２ｃ、左側部１２ｄにより囲まれている。
【００２７】
図１において、表示領域１１の下辺側、すなわち下部１２ｂ内に、ソースドライバＩＣ１４２が配置され、右辺側、すなわち右側部１２ａ内にゲートドライバＩＣ１４１が配置される。ゲートドライバＩＣ１４１はゲート引き回し配線１３３を介してゲート配線１３１とつながっている。また、ソースドライバＩＣ１４２はソース引き回し配線１３４を介してソース配線１３２とつながっている。つまり、ゲート引き回し配線１３３はゲート配線１３１と各々接続し、外部端子（図示せず）まで延在している。ソース引き回し配線１３４も同様である。
【００２８】
そして、ゲートドライバＩＣ１４１と、ソースドライバＩＣ１４２とは、外部から供給される制御信号や表示データを基にして、各々ゲート配線１３１にゲート信号を供給したり、ソース配線１３２に画像表示信号電圧を供給したりする。この供給により、前述の通りＴＦＴがＯＮとなって画素電極に画像表示信号電圧が供給される。一方、画素電極２６と対向するコモン電極２８にはコモン電位が印加されているため、画素電極２６とコモン電極２８との間に両方の電位差に応じたフリンジ電界が生じることにより、液晶の配向方向が変化するので各画素において所望の透過光量を得て表示することができる。
【００２９】
図１において、ゲート引き回し配線１３３とゲート配線１３１とは１対１で対応して設けられている。両者は互いに異なる部材で形成してもよいが、同じ材質で一体的に形成してもよい。ソース引き回し配線１３４とソース配線１３２との関係も同様である。本実施の形態においては、両者とも同じ材質で一体的に形成された場合について説明を行うため、ゲート配線１３１がゲート引き回し配線１３３を含む場合と、両者の呼称により部位を区別する場合もある。
【００３０】
また図１において、ゲート引き回し配線１３３ａは上部１２ｃに近い方のゲート引き回し配線であり、ゲート引き回し配線１３３ｃは下部１２ｂに近い方のゲート引き回し配線を指す。ゲート引き回し配線１３３ｂは右側部１２ａの中央付近にあるゲート引き回し配線である。図１からわかるように、ゲート引き回し配線１３３ａ、１３３ｃの長さはゲート引き回し配線１３３ｂよりも長い。また、ゲート引き回し配線の長さは右側部１２ａの中央から図面における上下方向に離れるに従って増大する。このとき引き回し配線の幅が一定であれば、その配線抵抗も増大することになる。
【００３１】
それ故、右側部１２ａのゲート引き回し配線１３３ａ、１３３ｃの配線抵抗は、ドライバＩＣ１４１中央部のゲート引き回し配線１３３ｂの配線抵抗に比べて高くなってしまう。このような抵抗差が存在するアレイ基板を用いた液晶表示パネルを表示させた場合、ゲート引き回し配線１３３とゲート配線１３１との接続部付近において、ゲート引き回し配線１３３の低抗分布をもった表示ムラが視認されやすくなるのは前述した通りである。
【００３２】
このような表示ムラを改善するために設けられたパターンが、第１の導電パターン１６０と第２の導電パターン１６１である。なお、第１の導電パターンと第２の導電パターンとをまとめて単に、導電パターンと呼ぶことがある。第１の導電パターン１６０は平面図では三角形をなしており、さらには概略で二等辺三角形であり、図では斜線を入れて示している。この二等辺三角形の底辺は、ゲート配線１３１とゲート引き回し配線１３３との境界部に沿っており、頂角はゲート引き回し配線１３３ｂ付近に配置されている。
【００３３】
このような配置により、第１の導電パターン１６０とゲート引き回し配線１３３とが重畳する長さは、ゲート引き回し配線１３３ｂ付近で最も長くなる。そして右側部１２ａの中央部から図面における上下方向に離れるに従い、重畳する長さは短くなる。このように、重畳する長さは各ゲート引き回し配線で同一ではないが、より正確に表現すると長さよりも面積が異なるように配設している。重畳面積が異なる点については、その効果も含めて後述する。
【００３４】
一方、第２の導電パターン１６１の形状は、第１の導電パターン１６０を内包するような三角形で、概略で二等辺三角形である。また、第２の導電パターン１６１と各ゲート引き回し配線との重畳面積の大小関係も第１の導電パターン１６０場合とほぼ同様である。
【００３５】
次に、これらの導電パターンについて図３を用いてさらに説明する。図３は、図１における断面図であり、図１においてＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃで示す箇所の断面図が各々、図３（ａ）、図３（ｂ）、図３（ｃ）に対応する。具体的には、図３（ａ）はゲート引き回し配線１３３ｂと導電パターンとが重畳する領域における断面図である。図３（ｂ）は第１の導電パターン１６０の端部を含む領域とゲート引き回し配線１３３とが重畳する領域における断面図である。さらに、図３（ｃ）は第２の導電パターン１６１の端部を含む領域とゲート引き回し配線１３３とが重畳する領域における断面図である。
【００３６】
以下、各図面について説明する。図３（ａ）においては、絶縁性基板２上に形成されるゲート引き回し配線１３３をゲート絶縁膜２１と層間絶縁膜２５が覆い、その上層に第１の導電パターン１６０が形成されている。その上層をさらに容量絶縁膜２７が覆い、その上層に第２の導電パターン１６１が形成されている。すなわち、ゲート引き回し配線１３３と第１の導電パターンと第２の導電パターンとが重畳する。この領域を第１の領域として領域Ａと呼ぶことにする。
【００３７】
なお、本実施の形態では、第１の導電パターン１６０と画素電極２６が同層に形成されており、第２の導電パターン１６１とコモン電極２８とが同層で形成されているが、必ずしも同層に限定する必要は無い。また導電パターンは、画素電極２６やコモン電極２８と同じ材質で形成してもよく、透明導電膜で形成してもよい。透明導電膜はゲート引き回し配線よりも高抵抗でもよい。後述するように導電パターンは主に容量に対して影響し、電気的抵抗への直接的な影響は少ないからである。また、導電パターンはソース電極２３と同層で形成してもよい。
【００３８】
図３（ｂ）では、第１の導電パターン１６０が形成されていない領域が一部存在する。その領域においてはゲート引き回し配線１３３の上層にゲート絶縁膜２１、層間絶縁膜２５、容量絶縁膜２７の積層を介して第２の導電パターン１６１が重畳する構造である。つまり、ゲート引き回し配線１３３と第２の導電パターン１６１とが重畳する。ただし、第１の導電パターン１６０とは重畳しない。この領域を第２の領域として領域Ｂと呼ぶことにする。
【００３９】
図３（ｃ）では、第１の導電パターン１６０は形成されていないうえに、さらに第２の導電パターン１６１が形成されていない領域が一部存在する。その領域においては、ゲート引き回し配線１３３の上層にゲート絶縁膜２１、層間絶縁膜２５、容量絶縁膜２７の積層があるのみで、ゲート引き回し配線１３３と導電パターンとは重畳していない。この領域を第３の領域として領域Ｃと呼ぶことにする。
【００４０】
ここで、領域Ａ〜Ｃにおけるゲート引き回し配線と導電パターンとの間の容量の違いについて説明する。領域Ａにおいては、ゲート引き回し配線１３３と第１の導電パターン１６０との間に容量が形成される。一方、領域Ｂにおいては、ゲート引き回し配線１３３と第２の導電パターン１６１との間に容量が形成されるが、領域Ａと比較して容量絶縁膜２７をも介する点が異なる。したがって、ゲート引き回し配線と導電パターンとの間の容量は、領域Ａよりも領域Ｂの方において小さくなる。さらに、領域Ｃにおいては導電パターンが存在しないため、容量はほとんど無視できる。したがって、重畳領域での単位面積当たりの容量の大小関係は、領域Ａ＞領域Ｂ＞領域Ｃとなる。
【００４１】
ところで、この容量は配線抵抗と相乗的に配線負荷となる。すなわち、配線抵抗と配線の容量との積により配線負荷が決まる。配線抵抗も容量も額縁領域１２だけでなく、表示領域１１内に形成される分も含むが、表示領域１１内のゲート配線の抵抗や容量は各ゲート配線でほとんど同一とみてよい。一方で額縁領域１２においては、ゲート引き回し配線１３３の長さが各々異なるため、配線負荷に差が生じて表示ムラを引きおこすのであった。
【００４２】
図１と図３で示す通り、第１の導電パターン１６０と第２の導電パターン１６１とはゲート引き回し配線１３３の一部と重畳する領域に形成される。また、図１で示したように、ゲート引き回し配線と重畳する長さは位置により異なる。しかし、本発明においては後述するように、重畳する面積の違いが重要であるので、以後は面積に着目した表現を用いる。なお、各ゲート引き回し配線の幅が同じであれば、重畳する長さの違いは、重畳する面積の違いと同様とみなせる。
【００４３】
図１より、ゲートドライバＩＣ１４１の右側部１２ａ中央部から引き出されたゲート引き回し配線１３３ｂの長さは、ゲート引き回し配線１３３ａ、１３３ｃよりも短い。このため、ゲート引き回し配線１３３ｂの配線抵抗も、ゲート引き回し配線１３３ａ、１３３ｃの配線抵抗より低い。しかも、右側部１２ａ中央部から図面における上下方向に離れるに従い、ゲート引き回し配線は長くなり配線抵抗も増大する。
【００４４】
一方、図１と図３からわかるように、導電パターンは三角形をなしているため、ゲート引き回し配線１３３ｂと導電パターンの重畳する面積は、ゲート引き回し配線１３３ａ、１３３ｃと導電パターンの重畳する面積よりも大きくなる。そして、右側部１２ａ中央部から図面における上下方向に離れるに従い、ゲート引き回し配線と導電パターンとの重畳面積は減少する。
【００４５】
以上から、導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることがわかる。そして、このように配設することにより、配線抵抗の差により生じる配線負荷の差を容量の差によって補償する効果を奏するため、表示ムラを低減することができる。
【００４６】
さらに、先に見たように単なる重畳面積の違いだけでなく、領域Ａと領域Ｂとの単位面積あたりの容量の違いも考慮する必要がある。すなわち、領域Ｂに比べて単位面積あたりの容量が大きい領域Ａは、特にゲート引き回し配線１３３ｂで広い範囲で重畳する。したがって、ゲート引き回し配線１３３ｂと導電パターンとの間に形成される容量と、ゲート引き回し配線１３３ａ、１３３ｃと導電パターンの間の容量との差は面積の差よりもさらに広がることになる。
【００４７】
すなわち、配線長や配線抵抗の際により生じた配線負荷の差に対して、本発明の形態においては導電パターンが１層しかない場合に比べて、幅広い範囲でより精密な調整で補償をすることができる。１層しかない場合、たとえば、ゲート引き回し配線１３３ａ、１３３ｃのうち最も配線長が長い箇所の近辺においては、容量を形成するための重畳面積を小さく設ける必要があり、一方ではゲート引き回し配線１３３ｂ近傍では重畳面積を大きく設ける必要があった。そのため、両者のバランスによっては、ゲート引き回し配線１３３ｂにおいては重畳面積が不足したり、あるいはゲート引き回し配線１３３ａ、１３３ｃのうち最も配線長が長い箇所の近辺においては、パターン加工制御ができないほど小さな面積になったりすることもあった。
【００４８】
本発明に係る実施形態においては、ゲート引き回し配線と重畳する導電パターンを異なるレイヤーごとに形成することにより、配線抵抗の差が著しい場合においても精密な調整で補償することにより表示ムラを低減することができる。
【００４９】
次に、ゲート引き回し配線１３３と導電パターンとを重ねる面積の寸法を決定する方法について説明する。
【００５０】
まず、ゲート引き回し配線１３３のパターン、本数を決定する。そして、それぞれのゲート引き回し配線１３３の抵抗値を算出する。そして、複数のゲート引き回し配線１３３間の抵抗値の差を求める。この抵抗値の差と、表示領域１１内のゲート配線１３１の配線抵抗から、それぞれの配線抵抗の差を補償するのに必要となる容量を求める。この容量を実現するために必要となる導電パターンについて、各ゲート引き出し配線との重畳面積とどのレイヤーで形成するかを決定する。
【００５１】
これにより、配線上に絶縁膜を介して１層のみの導電膜パターンを形成する場合に比べてより幅広い範囲で精密な調整で各引き回し配線間の抵抗値の差を低減することができる。また、ＦＦＳ型の液晶表示装置の場合には、アレイ基板上に容量絶縁膜を介して画素電極２６とコモン電極２８とが形成されているため、すでに説明した通り、第１の導電パターンと第２の導電パターンの形成は、各々画素電極やコモン電極と同時に行うことにより、製造工程を追加する必要が無いという効果を奏する。
【００５２】
なお、本実施の形態においては図１に示すように、第１の導電パターン１６０と第２の導電パターン１６１は両方ともおよそ二等辺三角形をなしているが、その形状に限定されることはない。また、導電パターンの形状は、ゲートドライバＩＣ１４１の中央部を横切る線に対して線対称となっているが、線対称で無くてもよい。導電パターンは複数のパターンに分離していてもよい。重要なことは、ゲート配線抵抗の差を容量で補償することである。
【００５３】
また、導電パターンは２層に限らず、３層以上でも良い。本実施の形態では、例えばソース電極２３と同層の金属膜からなる導電パターンを追加して形成してもよい。工程数を増やして新たな導電パターンを追加してもよい。
【００５４】
さらに、導電パターンは他のパターンから分離したパターンでもよい。しかし、導電パターンが分離したパターンである場合、ゲート引き回し配線に印加される電圧に引きずられて導電パターンの電位も変動するため、ゲート引き回し配線と導電パターンとの間に形成される容量が低下してしまう。その場合、前述の補償効果も低下することとなる。そのため、導電パターンにはゲート引き回し配線とは異なる電位を印加しておくとなおよい。
【００５５】
たとえば、導電パターンにコモン電位を印加してもよい。この場合、コモン電位を外部から印加するための端子（図示せず）やその端子につながる配線に電気的に接続するように導電パターンを形成してもよい。表示領域１１内のコモン電極２８から延在するようにして第２の導電パターン１６２を一体として形成してもよい。
【００５６】
また、コモン電極２８から容量絶縁膜２７上を延在するパターンと第１の導電パターン１６１とを接続してもよい。この場合、容量絶縁膜２７にコンタクトホール（図示せず）を開口してそのコンタクトホールを介して両者を接続してもよい。
【００５７】
さらに、実施の形態１では、第１の導電パターン１６０と第２の導電パターン１６１とを設けることにより配線抵抗を補償できる範囲を広げた形態について説明したが、かかる形態に加えて、導電パターンとして孤立パターンとコモン電位を印加したパターンとを混在させることにより同様の効果を奏することも可能である。
【００５８】
実施の形態２.
本実施の形態２にかかる液晶表示パネルの構成について図４を用いて説明する。図４は、額縁領域について説明するための平面図である。表示領域１１内で複数のゲート配線１３１が図面上の水平方向に延在し、額縁領域１２内でゲート引き回し配線１３３が形成されている点は実施の形態１と同様であるが異なる点もある。
【００５９】
まず、ドライバＩＣが１辺にしか形成されていない点が異なっている。具体的には、本実施の形態２では、実施の形態１で示したゲートドライバＩＣ１４１とソースドライバＩＣ１４２とを共通のドライバＩＣ１５０に集約して一辺上に形成している。そのため、ドライバＩＣ１５０はソース配線とゲート引き回し配線の両方と接続している。
【００６０】
さらに、ドライバＩＣ１５０からの距離に応じてゲート引き回し配線が異なる位置になるように配設している。具体的には、ドライバＩＣ１５０からの距離が近いゲート配線については、額縁領域の左側部１２ｄにゲート引き回し配線１３３ｄを配設している。一方で、ドライバＩＣ１５０からの距離が遠いゲート配線については、額縁領域の右側部１２ａにゲート引き回し配線１３３ｅを配設している。
【００６１】
図４に示す配置は、額縁領域１２の特に右側部１２ａと左側部１２ｄを狭くすることにより表示装置の小型化や狭額縁化を図る際に用いられるものであるが、このような構成においても各ゲート配線の配線抵抗の差が生じる。そのため、実施の形態１と同様に第１の導電パターン１６０、第２の導電パターン１６１を図４に示すように配設することにより、配線抵抗の差を補償することができ、表示ムラを抑制することが可能である。なお、図４では、ゲート引き回し配線１３３ｅと重畳するように設けているが、ゲート引き回し配線１３３ｄと重畳して別途導電パターンを設けてもよい。
【００６２】
ところで、図４に示したような構成においては、表示領域１１の上側におけるゲート配線の配線負荷を重くしているため、表示領域１１の上側と下側との境界、つまりゲート引き回し配線１３３ｄとゲート引き回し配線１３３ｅとの境界における表示ムラが発生しやすくなる場合がある。これについて、実施の形態２の変形例として図５を用いて説明する。図５も図４と同様、額縁領域について説明するための平面図である。
【００６３】
ゲート引き回し配線１３３ｄと重畳するように第１の導電パターン１６０と、第２の導電パターン１６１が形成されている。図５においては第１の導電パターン１６０を三角形としている。さらに、その上層に矩形の第２の導電パターン１６１を形成している。図５の構成では、第２の導電パターン１６１によりドライバＩＣ１５０から遠いゲート配線の引き回し配線１３３ｅと、ドライバＩＣ１５０に近いゲート配線の引き回し配線１３３ｄとの配線抵抗差を補償し、さらに第１の導電パターン１６０により、ゲート引き回し配線１３３ｄ間の各配線抵抗差も補償することが可能である。もちろん、導電パターンの形状は、表示ムラを抑制するためにはどこの配線抵抗を補償するのが効果的かを見定めてから決定されるものであり、図４や図５に示すような形態に限定されるものではない。図５において、第１の導電パターンと第２の導電パターンとの補償対象を入れ替えてもよいし、パターン形状を適宜変更してもよい。
【００６４】
実施の形態１で説明したように、導電パターンは孤立パターンでもよい。導電パターンにゲート引き回し配線とは異なる電位を印加しておくとなおよい。
【００６５】
実施の形態１、２にかかるアレイ基板を用いて、公知の製法により表示装置を製造することができる。たとえば、アレイ基板と対向基板との間に液晶が封入されるように貼り合わせて基板周辺部をシールした後、アレイ基板や対向基板の端子に外部回路を接続し、光源を背後に設置することにより液晶表示装置を製造することができる。
【００６６】
また、アレイ基板の画素電極上に電界を印加することにより発光する発光層を形成した後、絶縁膜により覆い、共通電極を形成することによりエレクトロルミネッセンス表示装置を製造することができる。さらに、白と黒との顔料粒子を含むマイクロカプセルをアレイ基板と外部回路とが生成する電界により駆動する電気泳動方式の表示装置や、電子粉流体方式の表示装置を製造することも可能である。表示装置とは異なるが、本発明にかかるアレイ基板において画素電極の代わりに光電変換素子を設けることにより、可視光や紫外光や放射線のイメージセンサーを製造することも可能である。
【符号の説明】
【００６７】
１  アレイ基板、１１  表示領域、１２   額縁領域、
２１  ゲート絶縁膜、２２  半導体膜、２３  ソース電極、２４  ドレイン電極、
２５  層間絶縁膜、２６  画素電極、２７  容量絶縁膜、２８  コモン電極、
１３１  ゲート配線、１３２  ソース配線
１３３  ゲート引き回し配線、１３４  ソース引き回し配線
１４１  ゲートドライバＩＣ 、１４２  ソースドライバＩＣ 、
１５０  ドライバＩ Ｃ 、
１６０  第１の導電パターン、１６１  第２の導電パターン
【図１】
0006536187.tif 000002
【図２】
0006536187.tif 000003
【図３】
0006536187.tif 000004
【図４】
0006536187.tif 000005
【図５】
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