(57)【特許請求の範囲】
【請求項１】
基板と、
第１導電型ウェル領域と、
第２導電型ウェル領域と、を備え、第１導電型と第２導電型とは、反対の導電型であり、
さらに、第１導電型ウェル領域に位置するドレインと、
第２導電型ウェル領域に位置するソースと、
第１導電型ウェル領域の表面と第２導電型ウェル領域の表面とを横切るゲートと、
第１導電型ウェル領域の頂部に配置され、ゲートとドレインとの間に位置するフローティングリングと、
複数のトレンチポリシリコン電極と、を備えており、
各トレンチポリシリコン電極は、フローティングリングを通って第１導電型ウェル領域内に延びており、
ゲートに隣接した少なくとも１つのトレンチポリシリコン電極は、ゲートに電気的に結合されている、横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項２】
第１導電型ウェル領域はさらに、その中に配置される浅いウェルを備えており、
ドレインは、浅いウェルに配置され、
フローティングリングは、浅いウェルとゲートとの間に配置されている、請求項１記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項３】
ゲートに電気的に結合されたトレンチポリシリコン電極以外のトレンチポリシリコン電極は、フローティング状態のままであり、ゲートに電気的に結合されていない、請求項１記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項４】
第１導電型はＮ-型であり、第２導電型はＰ-型であり、ドレインはＮ＋ドレインであり、ソースはＮ＋ソースであり、フローティングリングはフローティングＰ-型リングである、請求項１記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項５】
さらに、第２導電型ウェル領域に位置するボディ領域を備えている、請求項１記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項６】
第１導電型はＮ-型であり、第２導電型はＰ-型であり、ドレインはＮ＋ドレインであり、ソースはＮ＋ソースであり、フローティングリングはフローティングＰ-型リングであり、ボディ領域はＰ＋ボディ領域である、請求項５記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項７】
ボディ領域は、ゲートから離れたソースの側面に配置されている、請求項５記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【請求項８】
各トレンチポリシリコン電極は、シリコン酸化物外壁と、シリコン酸化物外壁に充填されたポリシリコンと、を備えている、請求項１記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に関し、より特にはＲＥＳＵＲＦ（減少表面電界）構造を有する横方向拡散金属酸化物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
ＲＥＳＵＲＦ（減少表面電界）原理を利用する横方向拡散金属酸化物半導体電界効果トランジスタの基本構造は、低ドープされたＰ-型基板と低ドープされたＮ-型エピタキシャル層とを備えている。Ｐ型ウェルは、エピタキシャル層の上に形成され、Ｎ＋、Ｐ＋不純物は、Ｐ型ウェルに注入されて、横Ｐ-ウェル／Ｎ-エピ接合及び縦Ｐ-サブ／Ｎ-エピ接合が形成される。横接合の両端でのより高いドーピング濃度により、横接合の降伏電圧は、縦接合のものより低くなる。ＲＥＳＵＲＦの基本原理は、横接合と縦接合との相互作用を利用することで、横接合が臨界アバランシェ降伏電界に達する前に、エピタキシャル層が完全に消耗するようにすることができる。デバイスパラメータの合理的な最適化によって、デバイスの降伏は、縦接合において生じ、それによって表面電界を低下させる役割を果たす。
【０００３】
ＲＥＳＵＲＦの要件を満たすドリフト領域のＮ-型及びＰ-型不純物の濃度を調整することによって、従来のＲＥＳＵＲＦ構造は、要求される耐電圧を達成している。さらに、スイッチング損失を低減するために、オン抵抗は可能な限り小さいことが要求されている。従来のＲＥＳＵＲＦ構造を有する横方向拡散金属酸化物半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）は、ドリフト領域において、フローティングＰ-型リングを備えている。デバイスのスイッチングプロセスにおいて、フローティングＰ-型リングは、前のスイッチングサイクルにおいて発生した少数キャリア電荷を時間内に解放できないので、次のサイクルにおける電荷蓄積効果は、より高いゲート−ドレインキャパシタンス（Ｃｇｄ）及びデバイスの不十分な動特性を容易に引き起こす。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、フローティングＰ-型リングを有する従来のＲＥＳＵＲＦ構造のより高いＣｇｄ及びデバイスの不十分な動特性の課題を考慮して、ＲＥＳＵＲＦ構造を有する横方向拡散金属酸化物半導体電界効果トランジスタを提供する必要がある。
【課題を解決するための手段】
【０００５】
横方向拡散金属酸化物半導体電界効果トランジスタは、基板と、第１導電型ウェル領域と、第２導電型ウェル領域と、を含んでいる。第１導電型と第２導電型とは、反対の導電型である。横方向拡散金属酸化物半導体電界効果トランジスタはさらに、第１導電型ウェル領域に位置するドレインと、第２導電型ウェル領域に位置するソースと、第１導電型ウェル領域の表面と第２導電型ウェル領域の表面とを横切るゲートと、第１導電型ウェル領域の頂部に配置され、ゲートとドレインとの間に位置するフローティングリングと、複数のトレンチポリシリコン電極と、を含んでいる。各トレンチポリシリコン電極は、フローティングリングを通って第１導電型ウェル領域内に延びている。
【０００６】
上記横方向拡散金属酸化物半導体電界効果トランジスタにおいて、トレンチポリシリコン電極は、フローティングリングの電位が、トレンチポリシリコン電極の容量結合により比較的安定であるように、フローティングリングに配置されている。さらに、ゲート−ドレインキャパシタンスＣｇｄが減少し、デバイスの動特性を向上させるのに役立つ。
【０００７】
本発明の実施形態又は先行技術に係る技術的解決策をより明確に図示するために、実施形態又は先行技術を示す添付の図面が、以下において簡潔に紹介される。見たところ、以下の記載における添付の図面は、本発明のいくつかの実施形態に過ぎず、当業者は、創造的努力なしに添付図面から他の図面を導き出すことができる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る横方向拡散金属酸化物半導体電界効果トランジスタの断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施形態は、添付の図面を参照して、以下より十分に説明される。しかし、本発明の様々な実施形態は、多くの異なる形態で具体化され、ここに記載される実施形態に限定されると解釈されるものではない。むしろ、これらの実施形態は、この開示が全部で完全であり、本発明の範囲を当業者に十分に伝えるように提供されている。
【００１０】
特に定義されない限り、ここで使用されるすべての用語（技術的科学的用語を含む）は、本発明が属する当業者によって通常理解されるのと同じ意味を有する。一般に使用される辞書において定義されるような用語は、関連技術の文脈においてその意味と一致する意味を有すると解釈されるべきであり、ここで明確に定義されることなしに、理想的な又は過度に形式的な意味に解釈されるべきではないと理解される。ここで使用される「及び／又は」の用語は、関連するリストに記載された１以上の項目の任意のもの及びそのすべての組み合わせを含む。
【００１１】
ここで使用される半導体語彙は、当業者によって通常使用される技術用語である。例えば、Ｐ-型及びＮ-型不純物に関して、ドーピング濃度を区別するために、Ｐ＋型は簡単に高濃度にドープされたＰ-型を表し、Ｐ型は中濃度にドープされたＰ-型を表し、Ｐ−型は低濃度にドープされたＰ-型を表している。Ｎ＋型は高濃度にドープされたＮ-型を表し、Ｎ型は中濃度にドープされたＮ-型を表し、Ｎ−型は低濃度にドープされたＮ-型を表している。
【００１２】
図１は、一実施形態に係る横方向拡散金属酸化物半導体電界効果トランジスタの断面図である。図示された実施形態において、Ｎ-型は第１導電型として定義され、Ｐ-型は第２導電型として定義される。それに応じて、横方向拡散金属酸化物半導体電界効果トランジスタ（ＬＤＭＯＳ）は、Ｐ-型基板１０、Ｐ-型基板１０の上のＰウェル２０（すなわち、第２導電型ウェル領域）、ドリフト領域としてＮウェル３０（すなわち、第１導電型ウェル領域）、Ｎウェル３０内の浅いウェル３２（Ｎウェルもまた）、浅いウェル３２内に配置されたＮ＋ドレイン４４、Ｐウェル２０内に配置されたＮ＋ソース４２、Ｐウェル２０内のＰ＋ボディ領域４８、Ｐウェル２０とＮウェル３０との間の接合の表面に配置されたゲート４６を含んでいる。横方向拡散金属酸化物半導体電界効果トランジスタはさらに、Ｎウェル３０の頂部に配置され、ゲート４６と浅いウェル３２との間に位置するフローティングＰ-型リング５０と、フローティングＰ-型リングを通してＮウェル３０内に延びる複数のトレンチポリシリコン電極６０と、を含んでいる。トレンチポリシリコン電極６０は、シリコン酸化物外壁６４と、シリコン酸化物外壁６４内に充填されたポリシリコン６２と、を含んでいる。
【００１３】
ＲＥＳＵＲＦ構造を有する上述の横方向拡散金属酸化物半導体電界効果トランジスタにおいて、トレンチポリシリコン電極６０は、フローティングＰ-型リング５０内に配置され、フローティングＰ-型リング５０の電位は、トレンチポリシリコン電極６０の容量結合により、比較的安定している。さらに、ゲート−ドレインキャパシタンスＣｇｄが減少し、デバイスの動特性を向上させるのに役立つ。
【００１４】
一実施形態において、トレンチポリシリコン電極６０は、シリコン酸化物外壁６４と、シリコン酸化物外壁６４に充填されたポリシリコン６２と、を含んでいる。シリコン酸化物外壁６４の材料特性により、その臨界電界は高くなり（シリコンにおける電界の３倍を超える）、デバイスの全電界におけるフローティングＰ-型リング５０によって導入される追加の電界の影響は弱められ、デバイスの耐電圧は改善される。
【００１５】
一実施形態において、ゲート４６に隣接した複数のトレンチポリシリコン電極６０は、ゲート４６に電気的に結合されている。これは、デバイスがオン状態にあるとき、ＪＦＥＴ領域に多数のキャリア濃度を増加させるのと同等であり、デバイスのオン抵抗Ｒｓｐを低減するのに役立つ。
【００１６】
一実施形態において、ゲート４６に電気的に結合されたトレンチポリシリコン電極６０以外のトレンチポリシリコン電極６０は、フローティング状態のままであり、ゲートに電気的に結合されていない。デバイスがオフ状態にあるとき、ソース４２と共にデバイスのゲート４６は、接地される（ドレイン４４は高電位にある）。このとき、ゲート４６に電気的に結合されているトレンチポリシリコン電極６０は接地されて、ホール濃度は増加され、Ｎウェル３０を消耗させるのに役立つ。したがって、Ｎウェル３０のドーピング濃度は、製造の間適切に増加されることができ、オン抵抗Ｒｓｐをさらに減少させることができる。
【００１７】
詳細な説明は、いくつかの実施形態に関してここで示され、記載されているが、本説明は、示された詳細に限定されることを意図するものではない。変更は、本発明に均等な範囲内の詳細において、行われるものである。
【図１】
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