(57)【特許請求の範囲】
【請求項１】
周波数が内部クロック周波数と同一である第１のクロックと、周波数が内部クロック周波数と同一であって、位相が前記第１のクロックよりも遅れている第２のクロックとのそれぞれを用いて受信データをサンプリングして得られる第１のデータと第２のデータとの論理が不一致になる箇所をエッジとして検出する検出部と、
前記第１のデータをサンプリングしたサイクルの次サイクルの前記第１のクロックで前記受信データをサンプリングして得られる第３のデータと前記第２のデータとの論理が一致するか否かと、前記第２のデータをサンプリングしたサイクルの次サイクルの前記第２のクロックで前記受信データをサンプリングして得られる第４のデータと前記第３のデータとの論理が一致するか否かとをそれぞれ判定し、前記判定の結果に基づいて、前記内部クロック周波数を調整する調整部と、
を備え、
前記調整部は、
前記第３のデータと前記第２のデータとの論理が一致すると判定した場合であって、且つ、前記第４のデータと前記第３のデータとの論理が一致すると判定した場合には、前記内部クロック周波数を下げる調整を行い、
前記第３のデータと前記第２のデータとの論理が一致すると判定しない場合には、前記第４のデータと前記第３のデータとの論理についての判定の結果に拘わらず、前記内部クロック周波数を上げる調整を行う、
ことを特徴とする受信回路。
【請求項２】
前記調整部は、前記第３のデータと前記第２のデータとの論理が一致する第１の確率と、前記第４のデータと前記第２のデータとの論理が一致する第２の確率とを算出し、前記第１の確率及び前記第２の確率と所定の値との大小比較をそれぞれ行うことによって、前記第３のデータと前記第２のデータとの論理が一致するか否かと、前記第４のデータと前記第３のデータとの論理が一致するか否かとをそれぞれ判定することを特徴とする請求項１に記載の受信回路。
【請求項３】
周波数が内部クロック周波数と同一である第１のクロックと、周波数が内部クロック周波数と同一であって、位相が前記第１のクロックよりも遅れている第２のクロックとのそれぞれを用いて受信データをサンプリングして得られる第１のデータと第２のデータとの論理が不一致になる箇所をエッジとして検出し、
前記第１のデータをサンプリングしたサイクルの次サイクルの前記第１のクロックで前記受信データをサンプリングして得られる第３のデータと前記第２のデータとの論理が一致するか否かと、前記第２のデータをサンプリングしたサイクルの次サイクルの前記第２のクロックで前記受信データをサンプリングして得られる第４のデータと前記第３のデータとの論理が一致するか否かとをそれぞれ判定し、
前記第３のデータと前記第２のデータとの論理が一致すると判定した場合であって、且つ、前記第４のデータと前記第３のデータとの論理が一致すると判定した場合には、前記内部クロック周波数を下げる調整を行い、
前記第３のデータと前記第２のデータとの論理が一致すると判定しない場合には、前記第４のデータと前記第３のデータとの論理についての判定の結果に拘わらず、前記内部クロック周波数を上げる調整を行う、
ことを特徴とする周波数制御方法。
【請求項４】
前記第３のデータと前記第２のデータとの論理が一致する第１の確率と、前記第４のデータと前記第２のデータとの論理が一致する第２の確率とを算出し、前記第１の確率及び前記第２の確率と所定の値との大小比較をそれぞれ行うことによって、前記第３のデータと前記第２のデータとの論理が一致するか否かと、前記第４のデータと前記第３のデータとの論理が一致するか否かとをそれぞれ判定することを特徴とする請求項３に記載の周波数制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、参照（レファレンス）クロックレスＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）に関する。
【背景技術】
【０００２】
例えば、受信回路には、受信データからクロックを抽出し、受信データを復元するＣＤＲ回路が用いられる。ＣＤＲ回路は、参照クロックを用いる方式と、用いない方式（参照クロックレスＣＤＲ回路）に大別される。参照クロックを用いる方式は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路によりデータレートに応じた周波数を生成する。そのため、参照クロックを用いる方式のＣＤＲ回路は、周波数調整機能を備えない。参照クロックレス（参照クロックを用いない方式の）ＣＤＲ回路は、データレートに応じた周波数のクロック信号をＣＤＲ回路で生成する。そのため、参照クロックを用いない方式のＣＤＲ回路は、周波数調整機能を備える。
【０００３】
内部クロックの周波数とデータの周波数に差がある場合、データエッジ（遷移点）がシフトしていく。このシフト方向を判断するためには、１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）に３点以上のサンプリング情報があればよい。
【０００４】
２つの入力データを用いて精度高くデータを補正する受信回路が知られている。受信回路は、２値レベルの入力データの１ＵＩのセンタ位相を挟む２個の入力データを選択後補正し、補正された入力データを基に、入力データのレベルが遷移する位相を１ＵＩのバウンダリ位相として検出する。検出されたバウンダリ位相に基づいて補正された２個の入力データの何れかのデータのレベルを判定し、過去のデータのレベルに応じた補正値を基に補正をする（例えば、特許文献１を参照）。
【０００５】
受信信号を、そのビットレートより周期の速い高速クロック信号でサンプリングして、このサンプリング信号から符号変化点を検出する。この符号変化点に基づいて受信信号のビットレートを認識して、このビットレートに基づいて受信信号を抽出する技術も知られている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１３５４２３号公報
【特許文献２】特開平１１−３３１１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１ＵＩに４位相のクロックでデータサンプリングする４Ｘオーバーサンプリングの技術が知られている。オーバーサンプリングを実施する場合、取得する位相の数に応じてコンパレータが多くなり、併せてクロックバッファやＤＥＭＵＸなどの回路規模も増加する。回路規模が大きくなると、消費電力量も大きくなる。
【０００８】
本発明は１つの側面において、回路規模を小さくし、消費電力量を低減することを目的とする。
【課題を解決するための手段】
【０００９】
受信回路は、検出部と調整部を備える。検出部は、周波数が内部クロック周波数と同一である第１のクロックと、周波数が内部クロック周波数と同一であって、位相が第１のクロックよりも遅れている第２のクロックとのそれぞれを用いて受信データをサンプリングして得られる第１のデータと第２のデータとの論理が不一致になる箇所をエッジとして検出する。調整部は、第１のデータをサンプリングしたサイクルの次サイクルの第１のクロックで受信データをサンプリングして得られる第３のデータと第２のデータとの論理が一致するか否かと、第２のデータをサンプリングしたサイクルの次サイクルの第２のクロックで受信データをサンプリングして得られる第４のデータと第３のデータとの論理が一致するか否かとをそれぞれ判定し、判定の結果に基づいて、内部クロック周波数を調整する。この調整部は、第３のデータと第２のデータとの論理が一致すると判定した場合であって、且つ、第４のデータと第３のデータとの論理が一致すると判定した場合には、内部クロック周波数を下げる調整を行い、第３のデータと第２のデータとの論理が一致すると判定しない場合には、第４のデータと第３のデータとの論理についての判定の結果に拘わらず、内部クロック周波数を上げる調整を行う。
【発明の効果】
【００１０】
本発明によれば、回路規模を小さくし、消費電力量を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係るＦＤ制御の例を説明する図である。
【図２】ＦＤ制御における真理値表の例を説明する図である。
【図３】本実施形態に係る２ＸオーバーサンプリングＣＤＲ回路の例を説明する図である。
【図４】エッジ検出部の回路の構成の例を説明する図である。
【図５】データ一致性判定部の回路の構成例を説明する図である。
【図６】確率算出回路が使用する真理値表の例を説明する図である。
【図７】本実施形態に係るＦＤの処理の例を説明するフローチャートである。
【図８】別の２ＸオーバーサンプリングＣＤＲ回路の例を説明する図である。
【発明を実施するための形態】
【００１２】
本発明は、シフト方向を判断することが可能な２ＸオーバーサンプリングＣＤＲを実現する。２ＸオーバーサンプリングＣＤＲでは、４Ｘオーバーサンプリングに比べ、コンパレータの数を減らすことができ、併せてクロックバッファやＤＥＭＵＸなどの回路規模を小さくできる。それに伴い、消費電力量も小さくなる。
【００１３】
本発明における２ＸオーバーサンプリングＣＤＲは、位相をわずかに（例えば、位相ローテータの最小解像度など）ずらして受信データをサンプリングし、２点のデータの論理関係性を調べることで、周波数比較を実現可能である。２ＸオーバーサンプリングＣＤＲは、データ周波数と内部クロック周波数の大小関係を求めることでシフト方向を判別し、内部クロック周波数の調整を行うＦＤ（Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）制御を行う。
【００１４】
図１は、本実施形態に係るＦＤ制御の例を説明する図である。２ＸオーバーサンプリングＣＤＲ回路におけるＦＤ（周波数検出器）は、ＦＤ制御を行うことで、受信データの周波数と内部クロック周波数の誤差は、およそ１％程度まで調整する。なお、ケース１０１〜ケース１０３は、受信回路が、「１」、「０」、「１」の順番でデータを受信する場合の例を示す。
【００１５】
ＦＤ（周波数検出器）は、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい場合（ケース１０１の場合）、内部クロック周波数（Ｆｃｌｋ）を増やす調整を行う。より具体的には、ＦＤは、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）に対して内部クロック周波数の増やす命令を送信する。ＶＣＯは、該命令に従い、内部クロック周波数を増やす。
【００１６】
ＦＤ（周波数検出器）は、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい場合（ケース１０２の場合）、ＦＤによる周波数調整（ＦＤ制御）を終了する。ＦＤは、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が所定の範囲（例えば１％以内）に収束したと判定する。
【００１７】
ＦＤ（周波数検出器）は、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい場合（ケース１０３の場合）、内部クロック周波数（Ｆｃｌｋ）を減らす調整を行う。より具体的には、ＦＤは、ＶＣＯに対して内部クロック周波数の減らす命令を送信する。ＶＣＯは、該命令に従い、内部クロック周波数を減らす。
【００１８】
このように、内部クロック周波数（Ｆｃｌｋ）がデータ周波数（Ｆｄａｔｅ）に近づくように調整される。そのためには、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の大小関係を判定しなければならない。ケース１０１〜ケース１０３の判定方法を以下に説明する。
【００１９】
（１）位相ローテータは、早い位相Ａと遅い位相Ｂの位相差を固定し設定する。
（２）ＦＤは、位相Ａと位相Ｂの値が一致しない箇所をデータエッジ（遷移点）として検出する。ケース１０１〜ケース１０３では、データが１から０に遷移しているＤＡ０〜ＤＢ０の間がエッジとして検出される。
（３）ＦＤは、ＤＢ０とエッジ検出された次サイクルのデータであるＤＡ１の論理一致性を判定する。更に、ＦＤは、エッジ検出された次サイクルのデータであるＤＡ１とＤＢ１の論理一致性を判定する。
（４）ＦＤは、ＤＢ０とＤＡ１の論理一致性と、ＤＡ１とＤＢ１の論理一致性の結果に基づいて内部クロック周波数を調整する。
【００２０】
データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０１）、ＤＢ０のデータは０であり、ＤＡ１のデータは１であるため、論理が一致しない。一方、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい状態で「１」「０」「０」の順でデータを受信する場合、ＤＢ０のデータは０であり、ＤＡ１のデータは０となるため、論理は一致する。受信データはランダムと考えられるので、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい場合、ＤＢ０とＤＡ１の論理が一致する確率は５０％である。
【００２１】
データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０１）、ＤＡ１のデータは１であり、ＤＢ１のデータも１であるため、論理は一致する。更に、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい状態で「１」「０」「０」の順でデータを受信する場合、ＤＡ１のデータは０であり、ＤＢ１のデータも０となるため、論理は一致する。従って、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい場合、ＤＡ１とＤＢ１の論理が一致する確率は受信データに依存せず１００％である。
【００２２】
データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０２）、ＤＢ０のデータは０であり、ＤＡ１のデータは０であるため、論理は一致する。更に、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい状態で「１」「０」「０」の順でデータを受信する場合、ＤＢ０のデータは０であり、ＤＡ１のデータも０であるため、論理は一致する。従って、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい場合、ＤＢ０とＤＡ１の論理が一致する確率は１００％である。
【００２３】
データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０２）、ＤＡ１のデータは０であり、ＤＢ１のデータも１であるため、論理は一致しない。一方、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい状態で「１」「０」「０」の順でデータを受信する場合、ＤＡ１のデータは０であり、ＤＢ１のデータも０となるため、論理は一致する。データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さい場合、受信データはランダムと考えられるので、ＤＡ１とＤＢ１の論理が一致する確率は５０％である。
【００２４】
データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０３）、ＤＢ０のデータは０であり、ＤＡ１のデータは０であるため、論理は一致する。更に、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい状態で「１」「０」「０」の順でデータを受信する場合、ＤＢ０のデータは０であり、ＤＡ１のデータは０であるため、論理は一致する。従って、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい場合、ＤＢ０とＤＡ１の論理が一致する確率は１００％である。
【００２５】
データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい状態で「１」「０」「１」の順でデータを受信する場合（ケース１０３）、ＤＡ１のデータは０であり、ＤＢ１のデータも０であるため、論理は一致する。更に、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい状態で「１」「０」「０」の順でデータを受信する場合、ＤＡ１のデータは０であり、ＤＢ１のデータも０であるため、論理は一致する。従って、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さい場合、ＤＡ１とＤＢ１の論理が一致する確率は１００％である。
【００２６】
例えば、（１）〜（３）の処理を複数回行うことで、ＦＤは、ＤＢ０とＤＡ１の論理一致性と、ＤＡ１とＤＢ１の論理一致性の確率が算出し、受信データがケース１０１〜ケース１０３のどの状態かを判定することができる。ケース１０１とケース１０３の場合、ＦＤは、内部クロック周波数をデータ周波数に近づけるように調整する命令をＶＣＯに送信することで、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差を小さくすることができる。
【００２７】
ＦＤによる制御が終わると、処理はＰＤ（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）に渡され、周波数と位相の細かい調整が行われる。
【００２８】
このように、位相Ａと位相Ｂの２点を測定することで、２ＸオーバーサンプリングＣＤＲによる内部クロック周波数の調整を行うことが可能となる。２ＸオーバーサンプリングＣＤＲを実現することで、４Ｘオーバーサンプリングに比べ、コンパレータの数を減らすことができ、併せてクロックバッファやＤＥＭＵＸなどの回路規模を小さくできる。それに伴い、消費電力量も小さくすることができる。
【００２９】
図２は、ＦＤ制御における真理値表の例を説明する図である。真理値表２００は、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の関係性と、ＤＢ０とＤＡ１の論理一致確率、ＤＡ１とＤＢ１の論理一致確率とを対応づけた表である。
【００３０】
ＦＤは、例えば、１００個のデータに対して（１）〜（３）の処理を行い、ＤＢ０とＤＡ１の論理一致確率、ＤＡ１とＤＢ１の論理一致確率とを算出する。ＦＤは、論理の一致確率が５０回プラスマイナス１０％に入っていれば、一致確率を５０％と設定し、９０回以上なら１００％と設定する。
【００３１】
ここで、真理値表２００のデータ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも著しく大きい場合であり、ＤＡ１とＤＢ１がエッジ検出した２つ後のサイクルにかかる場合、ＤＡ１とＤＢ１の論理一致確率が５０％になることがある。そのため、真理値表２００において、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きい場合のＤＡ１とＤＢ１の論理一致確率は、「〜１００％」と一致確率がなっている。
【００３２】
ＦＤは、ＤＢ０とＤＡ１の論理一致確率が５０％であり、ＤＡ１とＤＢ１の論理一致確率が１００％である場合、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも大きいと判定する。
【００３３】
ＦＤは、ＤＢ０とＤＡ１の論理一致確率が１００％であり、ＤＡ１とＤＢ１の論理一致確率が５０％である場合、データ周波数（Ｆｄａｔｅ）と内部クロック周波数（Ｆｃｌｋ）の誤差が小さいと判定する。
【００３４】
ＦＤは、ＤＢ０とＤＡ１の論理一致確率が１００％であり、ＤＡ１とＤＢ１の論理一致確率が１００％である場合、データ周波数（Ｆｄａｔｅ）が内部クロック周波数（Ｆｃｌｋ）よりも小さいと判定する。
【００３５】
ＦＤは、これらの判定に従って内部クロック周波数を増減させる命令をＶＣＯに送信する。
【００３６】
図３は、本実施形態に係る２ＸオーバーサンプリングＣＤＲ回路の例を説明する図である。受信回路３００は、２ＸオーバーサンプリングＣＤＲ回路の例である。受信回路３００は、ＬＥ（Ｌｉｎｅａｒ  Ｅｑｕａｌｉｚｅｒ）３０１、サンプラー３０２、ＦＤ３０３、フィルタ３０６、ＶＣＯ３０７、ＰＤ３０８、デジタルフィルタ３０９、位相ローテータ３１０を備える。
【００３７】
ＬＥ３０１は、低周波成分の利得を下げ、等価的に高周波成分を強調して、伝送路で失われた入力データ信号の高周波成分を復元する回路である。
サンプラー３０２はＬＥで高周波成分が復元された入力データ信号を、クロックＣＫＡ、ＣＫＢのタイミングで論理判定し、デジタル値（０／１）に変換する。
【００３８】
ＦＤ３０３は、ＤＡ０とＤＢ０とから、エッジ検出をし、エッジ検出をした次のサイクルのＤＡ１とＤＢ１とを用いてデータ周波数と内部クロック周波数の大小関係を求めることでシフト方向を判別し、内部クロック周波数の調整を行う。ＦＤ３０３は、データ周波数と内部クロック周波数の誤差を例えば、１％程度まで近づける。ＰＤ３０８は、データ周波数と内部クロック周波数の誤差をなくし、位相も一致させる調整を行う。
【００３９】
フィルタ３０６は、帰還ループのフィルタとしてローパスフィルタを使用する。フィードバックを含む回路では、短周期の信号変動が増幅されることで無用な発振が起きることがあり、フィルタ３０６は、短周期の変動を除外する。ＶＣＯ３０７は、入力された電圧によって出力周波数を制御する回路である。ＶＣＯ３０７は、ＦＤ３０３から受信した命令に従って内部クロック周波数を調整する調整部として動作する。デジタルフィルタ３０９も、ローパスフィルタである。
【００４０】
本実施形態に係るＦＤ３０３は、エッジ検出部３０４とデータ一致性判定部３０５を備える。エッジ検出部３０４は、サンプラー３０２から送信されてくる位相Ａ及び位相Ｂにおけるデータの論理が不一致の箇所（ＤＡ０〜ＤＢ０の間）をエッジとして検出する。エッジ検出部３０４は、エッジを検出すると、エッジ検出をしたことをデータ一致性判定部３０５に通知する。
【００４１】
データ一致性判定部３０５は、エッジ検出をしたことをエッジ検出部３０４から通知されると、ＤＢ０とエッジ検出された次サイクルのデータであるＤＡ１の論理一致性を判定する。更に、データ一致性判定部３０５は、エッジ検出された次サイクルのデータであるＤＡ１とＤＢ１の論理一致性を判定する。データ一致性判定部３０５は、ＤＢ０とＤＡ１の論理一致性と、ＤＡ１とＤＢ１の論理一致性の結果に基づいて内部クロック周波数を調整する命令を送信する。ＶＣＯ３０７は、データ一致性判定部３０５の命令に従い、内部クロック周波数を制御する。
【００４２】
このように、位相Ａと位相Ｂの２点を測定することで、２ＸオーバーサンプリングＣＤＲによる内部クロック周波数の調整を行うことが可能となる。２ＸオーバーサンプリングＣＤＲを実現することで、４Ｘオーバーサンプリングに比べ、コンパレータの数を減らすことができ、併せてクロックバッファなどの回路規模を小さくできる。それに伴い、消費電力量も小さくすることができる。
【００４３】
図４は、エッジ検出部の回路の構成の例を説明する図である。エッジ検出部３０４は、サンプラー３０２ａで取得された位相ＡのデータＤＡと、サンプラー３０２ｂで取得された位相ＢのデータＤＢとの排他的論理和をとるＸＯＲ３２３を備える。ＸＯＲ３２３で排他的論理和を取ることで、位相ＡのデータＤＡと位相ＢのデータＤＢとの一致性を判定することができる。
【００４４】
ＸＯＲ３２３は、例えば、１６ビットの入力データＤＡとＤＢをビット単位で比較する。ＸＯＲ３２３は、ＤＡ[Ｎ]とＤＢ[Ｎ]（Ｎ＝０〜１５）の各ビットで論理が不一致となるビットを判定する。ＸＯＲ３２３は、不一致と判定した場合、該ビットがエッジであることを示す信号であるＥＤＧＥ＝１を、見つからなければＥＤＧＥ＝０を出力する。
【００４５】
図５は、データ一致性判定部の回路の構成例を説明する図である。データ一致性判定部３０５は、ＸＮＯＲ３３１、ＸＮＯＲ３３２、組み合わせ回路３３３、確率算出回路３３４を含む。
【００４６】
ＸＮＯＲ３３１は、ＤＢ０とＤＡ１の一致性を判定する。具体的にＸＮＯＲ３３１は、ＤＢ（０＋Ｎ）とＤＡ（１＋Ｎ）の否定排他的論理和をとる。ＸＮＯＲ３３１は、ＤＢ（０＋Ｎ）とＤＡ（１＋Ｎ）の値が一致した場合、論理が一致したことを示す「１」を出力する。ＸＮＯＲ３３２は、ＤＡ１とＤＢ１の一致性を判定する。具体的にＸＮＯＲ３３２は、ＤＡ（１＋Ｎ）とＤＢ（１＋Ｎ）の否定排他的論理和をとる。ＸＮＯＲ３３２は、ＤＡ（１＋Ｎ）とＤＢ（１＋Ｎ）の値が一致した場合、論理が一致したことを示す「１」を出力する。
【００４７】
組み合わせ回路３３３は、ＸＮＯＲ３３１の処理結果、ＸＮＯＲ３３２の処理結果、エッジ検出部３０４からのＥＤＧＥの値を受信する。組み合わせ回路３３３は、ＥＤＧＥ＝１を受信すると（エッジ検出部でエッジが検出されると）、ＸＯＲ３３１とＸＯＲ３３２から受信した処理結果を有効と扱う。組み合わせ回路３３３は、エッジ検出部でエッジが検出されたビットにおける、ＤＢ０とＤＡ１の論理の一致性の結果と、ＤＡ１とＤＢ１の論理の一致性の結果を取得できる。
【００４８】
確率算出回路３３４は、組み合わせ回路３０４からエッジ検出部でエッジが検出されたビットにおける、ＤＢ０とＤＡ１の論理の一致性の結果と、ＤＡ１とＤＢ１の論理の一致性の結果を受信する。確率算出回路３３４は、メモリを備え、組み合わせ回路３３３からエッジを検出した場合のＤＢ０とＤＡ１の論理の一致性の結果と、ＤＡ１とＤＢ１の論理の一致性の結果をメモリに記憶させる。確率算出回路３３２は、蓄積されたＤＢ０とＤＡ１の論理の一致性の結果と、ＤＡ１とＤＢ１の論理の一致性の結果から、「ＤＢ０とＤＡ１の論理が一致する確率」と「ＤＡ１とＤＢ１の論理が一致する確率」を算出する。
【００４９】
確率算出回路３３４は、算出した「ＤＢ０とＤＡ１の論理が一致する確率」と「ＤＡ１とＤＢ１の論理が一致する確率」に基づいて、内部クロック周波数を上げる又は下げる命令を出力する。確率算出回路３３４は、内部クロック周波数を上げる、又は下げるか否かを図６で後述する真理値表４００に基づいて判定する。
【００５０】
図６は、確率算出回路が使用する真理値表の例を説明する図である。確率算出回路３３４は、算出した「ＤＢ０とＤＡ１の論理が一致する確率」と「ＤＡ１とＤＢ１の論理が一致する確率」と、真理値表４００に基づいて、内部クロック周波数を上げる又は下げる命令を出力する。
【００５１】
確率算出回路３３４は、真理値表４００に基づいて、「ＤＢ０とＤＡ１の論理が一致する確率」が９０％以上で「ＤＡ１とＤＢ１の論理が一致する確率」が９０％以上の場合、内部クロック周波数を下げる命令を出力する。そのため、ＶＣＯ３０７は、「ＤＢ０とＤＡ１の論理が一致する確率」が９０％以上で「ＤＡ１とＤＢ１の論理が一致する確率」が９０％以上の場合、内部クロック周波数を下げる。
【００５２】
確率算出回路３３４は、真理値表４００に基づいて、「ＤＢ０とＤＡ１の論理が一致する確率」が９０％以上で「ＤＡ１とＤＢ１の論理が一致する確率」が９０％よりも小さい場合、内部クロック周波数の調整は行わない。
【００５３】
確率算出回路３３４は、真理値表４００に基づいて、「ＤＢ０とＤＡ１の論理が一致する確率」が９０％よりも小さい場合、内部クロック周波数を上げる命令を出力する。そのため、ＶＣＯ３０７は、「ＤＢ０とＤＡ１の論理が一致する確率」が９０％よりも小さい場合、内部クロック周波数を上げる。
【００５４】
図７は、本実施形態に係るＦＤ制御の処理の例を説明するフローチャートである。受信回路３００は、データを受信するとＦＤ制御処理を開始する。位相ローテータ３１０は、位相Ａ、位相Ｂの位相差を固定し設定する（ステップＳ１０１）。エッジ検出部３０４は、位相Ａと位相Ｂのデータ値が一致しない箇所をデータエッジ（遷移点）として検出する（ステップＳ１０２）。データ一致性判定部３０５は、ＤＢ０とＤＡ１の論理一致性と、ＤＡ１とＤＢ１の論理一致性を判定する（ステップＳ１０３）。
【００５５】
データ一致性判定部３０５は、ＤＢ０とＤＡ１の論理一致性と、ＤＡ１とＤＢ１の論理一致性の結果が、確率を算出するのに十分な数（例えば100個）メモリに記憶されているかを判定する（ステップＳ１０４）。十分な数の結果がメモリに記憶されていない場合（ステップＳ１０４でＮＯ）、ＦＤは、処理をステップＳ１０２から繰り返す。十分な数の結果がメモリに記憶されている場合（ステップＳ１０４でＹＥＳ）、データ一致性判定部３０５は、ＤＢ０とＤＡ１の論理が一致する確率と、ＤＡ１とＤＢ１の論理が一致する確率を算出する（ステップＳ１０５）。データ一致性判定部３０５は、ＤＢ０とＤＡ１の論理が一致する確率と、ＤＡ１とＤＢ１の論理が一致する確率と真理値表４００とに基づいて、内部クロック周波数を上げるか又は下げる命令を出力する（ステップＳ１０６）。データ一致性判定部３０５は、内部クロック周波数とデータ周波数の誤差が十分に小さくなったか否か（収束したか）を判定する（ステップＳ１０７）。
【００５６】
内部クロック周波数とデータ周波数の誤差が小さくない場合（ステップＳ１０７でＮＯ）、ＦＤは、処理をステップＳ１０２から繰り返す。内部クロック周波数とデータ周波数の誤差が十分に小さい場合（ステップＳ１０７でＹＥＳ）、位相ローテータ３１０に設定された位相差の固定を解除する（ステップＳ１０８）。ステップＳ１０８の処理が終了すると、ＦＤによる制御が終了する。
【００５７】
ＦＤによる制御が終わると、処理はＰＤ（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）に渡され、位相などの細かい調整が行われる。
【００５８】
このように、位相Ａと位相Ｂの２点を測定することで、２ＸオーバーサンプリングＣＤＲによる内部クロック周波数の調整を行うことが可能となる。２ＸオーバーサンプリングＣＤＲを実現することで、４Ｘオーバーサンプリングに比べ、コンパレータの数を減らすことができ、併せてクロックバッファやＤＥＭＵＸなどの回路規模を小さくできる。それに伴い、消費電力量も小さくすることができる。
【００５９】
図８は、別の２ＸオーバーサンプリングＣＤＲ回路の例を説明する図である。図８の受信回路５００は、図３の受信回路３００と同じ構成のものには同じ番号を付す。受信回路５００は、受信回路３００のサンプラー３０２とＦＤ３０３の間にＤＥＭＵＸ５０１を備える。
【００６０】
ＤＥＭＵＸ５０１は、入力信号の成分を抽出し、成分を個別の信号として出力する。位相Ａと位相Ｂの２点を測定することで、２ＸオーバーサンプリングＣＤＲによる内部クロック周波数の調整を行うことが可能となる。２ＸオーバーサンプリングＣＤＲを実現することで、４Ｘオーバーサンプリングに比べ、コンパレータの数を減らすことができ、併せてクロックバッファなどの回路規模を小さくできる。それに伴い、消費電力量も小さくすることができる。
【符号の説明】
【００６１】
２００  真理値表
３００  受信回路
３０１  ＬＥ
３０２  サンプラー
３０３  ＦＤ
３０４  エッジ検出部
３０５  データ一致性判定部
３０６  フィルタ
３０７  ＶＣＯ
３０８  ＰＤ
３０９  デジタルフィルタ
３１０  位相ローテータ
３２３  ＸＯＲ
３３１、３３２  ＸＮＯＲ
３３３  組合せ回路
３３４  確率算出回路
４００  真理値表
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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