(57)【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上の層間膜と、
前記層間膜上の一部の領域上の電極と、を備え、
前記層間膜は、 ノンドープのシリコンガラス膜と、
前記ノンドープのシリコンガラス膜上にリンを含むシリコンガラス膜と、
前記リンを含むシリコンガラス膜上にノンドープのシリコンガラス膜と、 を含み、
活性領域を囲むエッジ領域上であって互いに離間した複数の電極を含み、
前記活性領域側の前記電極のうちの１つは、前記半導体基体の表面にある前記活性領域の第１の主電極と電気的に接続し、
前記半導体基体の端部側の前記電極の他の１つは、前記半導体基体の裏面にある第２の主電極と電気的に接続し、
前記層間膜は前記電極のうちの１つと前記電極の他の１つの上にあることを特徴とする半導体装置。 
【請求項２】
前記電極はＡｌを含む事を特徴とする請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体基体には周知のスイッチング素子の構造が形成されており、半導体基体と半導体基体上の電極との間には、ノンドープのシリコンガラス（ＮＳＧ）の層間膜が多く用いられている。
【０００３】
このような構造において、半導体基体に段差があると、その上の層間膜にも段差が生じ易く、層間膜の段差が生じた領域上で電極が断線することがある。特に周知のトレンチゲート構造やソースコンタクトのためのコンタクト孔等の溝を半導体基体上面に形成した場合、層間膜上面にも大きな段差が生じ易い。すると、層間膜上面に形成されるソース電極やバスラインが層間膜上面の段差によって断線するなどの問題が生じる場合がある。
【０００４】
そこで、層間膜の上面をなるべく平坦化させるために、熱によって流動性を示し、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜をノンドープのシリコンガラス（ＮＳＧ）膜上に形成した2層構造の層間膜を用いた半導体装置が特許文献１等で知られている。特にトレンチゲート構造やソースコンタクトのためのコンタクト孔を基板表面に形成する場合、シリコンガラス（ＢＰＳＧ）膜を追加することにより、層間膜上に形成されるソース電極やバスラインが形成される領域の段差が緩和され、ソース電極やバスラインが断線したりする信頼性の問題を改善することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ノンドープのシリコンガラス（ＮＳＧ）膜上にシリコンガラス（ＢＰＳＧ）膜を形成した層間膜を採用した半導体装置において、ソース電極とバスライン等の電極が設けられていない領域は、ノンドープのシリコンガラス（ＢＰＳＧ）の層間膜が露出する。半導体装置の外部からシリコンガラス（ＢＰＳＧ）膜上面まで水分が侵入してくると、シリコンガラス（ＢＰＳＧ）膜の膜内に含まれるリンが遊離して、近傍のソース電極やバスラインのＡｌを主材料とする電極の表面を腐食し、ソース電極やバスライン等の電極の信頼性を低下させる問題があった。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、
半導体基体と
前記半導体基体上の層間膜と、
前記層間膜上の一部の領域上の電極と、を備え、
前記層間膜は、
ノンドープのシリコンガラス膜と、
前記ノンドープのシリコンガラス膜上にリンを含むシリコンガラス膜と、
前記リンを含むシリコンガラス膜上にノンドープのシリコンガラス膜と、を含み、
活性領域を囲むエッジ領域上であって互いに離間した複数の電極を含み、
前記活性領域側の前記電極のうちの１つは、前記半導体基体の表面にある前記活性領域の第１の主電極と電気的に接続し、
前記半導体基体の端部側の前記電極の他の１つは、前記半導体基体の裏面にある第２の主電極と電気的に接続し、
前記層間膜は前記電極のうちの１つと前記電極の他の１つの上にあることを特徴とする。
【発明の効果】
【０００９】
本発明は以上のように構成されているので、半導体装置の外部から層間膜上面まで水分が侵入しても、その近傍の電極の表面を腐食することを抑制し、電極の信頼性を高めることができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置１の活性領域の断面図である。
【図２】半導体装置１の上面図である。
【図３】半導体装置１のエッジ領域の断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態となる半導体装置１について説明する。
【００１２】
半導体装置１の断面図を図１で示す。この半導体装置１は、シリコンで構成された半導体基体２に形成されたトレンチゲート型の素子部（活性領域）を含む。この半導体基体２においては、コレクタ領域となるＰ層７の上に、ドリフト領域となるｎ−層（第1の半導体領域）３、ベース領域となるｐ−層（第2の半導体領域）４が順次形成されている。半導体基体２の表面側には、ｐ−層４を貫通して底部がｎ−層３に達する溝（ゲートトレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸し、図２の平面図において図示していないが、紙面の縦方向に並行な複数の溝１００が形成される。ここで、溝１００の幅ｂは隣り合う溝１００間の半導体領域の幅ａよりも広い事が望ましい。更に、溝１００の幅ｂは溝の深さｃよりも広い事が望ましい。このような半導体装置１によれば、Ｐ層７からｎ−層へ移動するホールをｎ−層の溝１００の底部近傍により多く蓄積させることができ、半導体装置１のオン抵抗を低減する事ができる。
【００１３】
半導体基体２の表面側の溝１００の両側に、エミッタ領域となるｎ＋層５が形成されている。溝１００の内面（側面及び底面）には絶縁膜１０１が形成されている。
【００１４】
ゲート電極６０は、絶縁膜１０１を介してｐ−層４と対向するように設けられている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。ゲート電極６は溝１００の左右の側壁部に形成され、左右のゲート電極６の各々は互いに電気的に接続されている。
【００１５】
ゲート電極６の下にはゲート電極６と分離（絶縁）された補助電極１２が形成されている。溝１００の底面においても絶縁膜１０１が形成されているため、補助電極１２はその下のｎ−層３とも絶縁される。補助電極１２とゲート電極６の上面には、シリコン酸化膜の絶縁膜８が形成され、その上に層間膜９が溝１００の隙間を埋めるように形成されている。
【００１６】
半導体基板２の表面上に、エミッタ電極（第１の主電極）１０が形成されており、エミッタ電極１０は半導体基板２の表面においてｎ＋層５と接続される。ソース電極１０とゲート電極６との間は層間膜９で絶縁されている。半導体基板２の裏面全面には、Ｐ層（コレクタ領域）７と電気的に接続されるコレクタ電極（第２の主電極）１１が形成されている。
【００１７】
この構造においては、ゲート電極６が溝１００の底面側に形成されず、溝１００の底部には補助電極１２がソース電極１０と同電位（接地電位）となるよう配置されているため、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
【００１８】
また、補助電極１２を溝１００の底部に配置しているので、補助電極１２によって溝１００の底部及び側面からｎ−層３側に空乏層が良好に広がり、耐圧を向上させることが可能である。
【００１９】
スイッチング素子を含む活性領域２００の外側にはエッジ領域３００が形成されている。半導体装置１のエッジ領域３００を図３で示す。図３において、右端に半導体基体２の端部があり、左側のさらに先の方に活性領域がある。エッジ領域３００内には、エッジトレンチ１０２が活性領域を囲むように形成されており、エッジトレンチ１０２内にｎ−層３とは電気的に絶縁された補助電極１０３が形成されている。補助電極１０３は図示しない領域でソース電極１０と電気的に接続していても良い。
エッジトレンチ１０２の外側には第１のリサーフ領域４１と第１のリサーフ領域４１から半導体基体の端部側へと延伸し、且つ第１のリサーフ領域４１よりも深くまで延伸する第２のリサーフ領域４２が形成されている。第２のリサーフ領域４２の不純物濃度は１×１０１５〜１×１０１７[／cm3]であり、第１のリサーフ領域４１よりも不純物濃度が低い。半導体基体２上には絶縁膜５５を介して電極５１、５２、５３、５４が設けられており、電極５１、５２、５３、５４の内で最も半導体基体の端部側の電極５１、５２、５３、５４がコレクタ電極１１と電気的に接続し、電極５１、５２、５３、５４の内で最も活性領域側の電極５１、５２、５３、５４がエミッタ電極１０と電気的に接続されている。従って、コレクタ電極１１とエミッタ電極１０に電圧を印加すると、隣合う電極５１、５２、５３、５４間に容量が生じ、容量性のフィールドプレートとして機能する。電極５１、５２、５３、５４上には層間膜９が設けられている。ここで、半導体基体２の上面にリサーフ領域４２が形成されている半導体基体２の領域上の少なくとも一部、さらにリサーフ領域４２より外側の半導体基体２の領域上において、層間膜９はその上に電極１０が形成されておらず、層間膜９の上面が露出している。
【００２０】
層間膜９はノンドープのシリコンガラス（ＮＳＧ）膜と、この上に形成されたボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜と、この上に形成されたノンドープのシリコンガラス（ＮＳＧ）膜を設けた構造となっている。ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜はその厚みが１．７５〜２．７５μｍであって、層間膜上面に生じる段差を下面に生じている段差よりも緩和する。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の下にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍであって、ＮＳＧ膜は半導体装置の外部から侵入した水分がその下側の基板側へと侵入することを抑制する効果がある。
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上にノンドープのシリコンガラス（ＮＳＧ）膜が形成されている。この膜の厚みは０．４μｍ〜０．６μｍである。
【００２１】
ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上にノンドープのシリコンガラス（ＮＳＧ）膜を形成することによって、半導体装置１の外部から層間膜９の上面に水分が侵入したとしても、層間膜９の上部側に形成したシリコンガラス（ＢＰＳＧ）膜によって、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜へ水分が達することを抑制することができる。
【００２２】
また、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜に水分が達したとしても、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜の上部にノンドープのシリコンガラス（ＮＳＧ）膜が形成されているので、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜内に含まれるリンが遊離したとしても、近傍のソース電極やバスライン等のＡｌ電極の表面にリンが達する事を抑制し、近傍のソース電極やバスライン等のＡｌ電極の表面を腐食させることを抑制することができる。
【００２３】
以上から、ボロンとリンを含むシリコンガラス（ＢＰＳＧ）膜上にノンドープのシリコンガラス（ＮＳＧ）膜を形成した層間膜９とすることによって、ソース電極やバスラインのＡｌ電極の表面の腐食を低減することができる。従って、半導体装置１の信頼性を高めることができる。
【００２４】
なお、上記において、活性領域２００の素子構造がトレンチゲート型のＩＧＢＴであるものとしたが、パワーＭＯＳＦＥＴやダイオードなど図１以外のデバイス構造を活性領域２００に備える場合においても同様の構造を用いることができる。
【００２５】
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。
【符号の説明】
【００２６】
１  半導体装置
２  半導体基体
３  ｎ−層
４  ｐ―層
５  ｎ＋層
６  ゲート電極
７  Ｐ層
８  酸化膜
９  層間膜
１０  エミッタ電極
１１  コレクタ電極
１２  補助電極
１３  保護膜
【図１】
0006536814.tif 000002
【図２】
0006536814.tif 000003
【図３】
0006536814.tif 000004