(57)【特許請求の範囲】
【請求項１】
複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、
前記画素アレイの前記列に対応して設けられ、前記画素の出力信号と、時間に応じて変化するアナログ信号とが入力される複数の列信号処理回路と、を有し、
前記複数の列信号処理回路は、駆動状態とパワーセーブ状態とを互いに独立して切り替え可能な第１の列信号処理回路と第２の列信号処理回路とを含み、
前記第１の列信号処理回路に前記アナログ信号を供給する信号線と、前記第２の列信号処理回路に前記アナログ信号を供給する信号線とが別々の信号線である
ことを特徴とする固体撮像装置。
【請求項２】
前記複数の列信号処理回路のそれぞれは、前記画素の前記出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有し、
前記列信号処理回路に入力される前記アナログ信号は、前記クリップ回路に供給されるクリップ電圧である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、
前記画素アレイの前記列に対応して設けられ、それぞれが、前記画素の出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有する複数の列信号処理回路と、
前記複数の列信号処理回路の前記クリップ回路にクリップ電圧を供給するクリップ電圧信号線と、を有し、
前記複数の列信号処理回路は、駆動状態とパワーセーブ状態とを互いに独立して切り替え可能な第１の列信号処理回路と第２の列信号処理回路とを含み、
前記クリップ回路は、前記列信号処理回路が前記駆動状態のときにだけ前記出力電圧のクリップ動作を実施する
ことを特徴とする固体撮像装置。
【請求項４】
前記クリップ回路は、前記列信号処理回路の前記駆動状態と前記パワーセーブ状態とを制御する制御信号に応じて前記クリップ動作を実施する
ことを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第１の列信号処理回路の前記駆動状態と前記パワーセーブ状態とを制御する第１の制御信号を供給する第１の制御信号線と、
前記第１の制御信号線とは異なる信号線であって、前記第２の列信号処理回路の前記駆動状態と前記パワーセーブ状態とを制御する第２の制御信号を供給する第２の制御信号線と
を更に有することを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記複数の列信号処理回路は、複数の前記第１の列信号処理回路と、複数の前記第２の列信号処理回路とを含み、
前記第１の列信号処理回路が前記駆動状態であり、前記第２の列信号処理回路がパワーセーブ状態であるときに、少なくとも２つの前記第１の列信号処理回路が連続して配置される
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記複数の列信号処理回路のそれぞれに１つの前記画素を接続するモードと、一の前記列信号処理回路に対して複数の前記画素を接続するモードとを切り替え可能に構成されたスイッチ回路を更に有する
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記複数の列のそれぞれに対応して設けられ、それぞれが対応する前記列の画素に接続された複数の信号線を更に有する
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【請求項９】
前記複数の列のそれぞれに対応して、複数の前記信号線がそれぞれ設けられており、
前記列の数と、前記複数の前記列信号処理回路の数とが等しい
ことを特徴とする請求項８記載の固体撮像装置。
【請求項１０】
前記複数の列のそれぞれに対応して、複数の前記信号線がそれぞれ設けられており、
前記複数の信号線の数と、前記複数の前記列信号処理回路の数とが等しい
ことを特徴とする請求項８記載の固体撮像装置。
【請求項１１】
前記複数の前記列信号処理回路は、２つのグループに分かれており、それぞれの前記グループは、前記画素アレイを挟んで対向する位置に配置されている
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、前記画素の出力信号と、時間に応じて変化するアナログ信号とが入力される複数の列信号処理回路と、を有する固体撮像装置の駆動方法であって、
前記複数の列信号処理回路のうち、一部の前記列信号処理回路を駆動状態とし、他の一部の前記列信号処理回路をパワーセーブ状態とし、
前記一部の前記列信号処理回路に、第１の信号線を介して前記アナログ信号を供給し、
前記他の一部の前記列信号処理回路に、前記第１の信号線とは異なる第２の信号線を介して前記アナログ信号を供給する
ことを特徴とする固体撮像装置の駆動方法。
【請求項１３】
前記複数の列信号処理回路のそれぞれは、前記画素の前記出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有し、
前記列信号処理回路に入力される前記アナログ信号は、前記クリップ回路に供給されるクリップ電圧である
ことを特徴とする請求項１２記載の固体撮像装置の駆動方法。
【請求項１４】
複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、それぞれが、前記画素の出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有する複数の列信号処理回路と、を有する固体撮像装置の駆動方法であって、
前記複数の列信号処理回路のうち、一部の前記列信号処理回路を駆動状態とし、他の一部の前記列信号処理回路をパワーセーブ状態とし、
前記一部の前記列信号処理回路の前記クリップ回路を動作状態とし、前記他の一部の前記列信号処理回路の前記クリップ回路を非動作状態とする
ことを特徴とする固体撮像装置の駆動方法。
【請求項１５】
請求項１乃至１１のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置が出力する前記画素の出力信号を用いて画像を生成する信号処理部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及び固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
特許文献１には、複数の画素セルが行列状に配置された画素アレイと、画素セルから出力される画素信号をアナログ信号からデジタル信号に変換する列ＡＤ変換器とを有する固体撮像装置が記載されている。
【０００３】
特許文献１には、異なる画素セルの列の接続と非接続との切り替え制御と、パワーセーブ制御信号により画素セルに対応する列ＡＤ変換器のパワーセーブ制御とを行うことで、低消費電力化を行う技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１５−０３９０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者等は、一部の列の列信号処理回路をパワーセーブする場合に、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間でクロストークが発生して画質が低下することを見出した。より高精細な画像を取得しうる固体撮像装置を実現するうえで、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを抑制することは、極めて重要である。
【０００６】
本発明の目的は、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを抑制し、高精細な画像を取得しうる固体撮像装置及び固体撮像装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、前記画素の出力信号と、時間に応じて変化するアナログ信号とが入力される複数の列信号処理回路と、を有し、前記複数の列信号処理回路は、駆動状態とパワーセーブ状態とを互いに独立して切り替え可能な第１の列信号処理回路と第２の列信号処理回路とを含み、前記第１の列信号処理回路に前記アナログ信号を供給する信号線と、前記第２の列信号処理回路に前記アナログ信号を供給する信号線とが別々の信号線である固体撮像装置が提供される。
【０００８】
また、本発明の他の一観点によれば、複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、それぞれが、前記画素の出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有する複数の列信号処理回路と、前記複数の列信号処理回路の前記クリップ回路にクリップ電圧を供給するクリップ電圧信号線と、を有し、前記複数の列信号処理回路は、駆動状態とパワーセーブ状態とを互いに独立して切り替え可能な第１の列信号処理回路と第２の列信号処理回路とを含み、前記クリップ回路は、前記列信号処理回路が前記駆動状態のときにだけ前記出力電圧のクリップ動作を実施する固体撮像装置が提供される。
【０００９】
また、本発明の更に他の一観点によれば、複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、前記画素の出力信号と、時間に応じて変化するアナログ信号とが入力される複数の列信号処理回路と、を有する固体撮像装置の駆動方法であって、前記複数の列信号処理回路のうち、一部の前記列信号処理回路を駆動状態とし、他の一部の前記列信号処理回路をパワーセーブ状態とし、前記一部の前記列信号処理回路に、第１の信号線を介して前記アナログ信号を供給し、前記他の一部の前記列信号処理回路に、前記第１の信号線とは異なる第２の信号線を介して前記アナログ信号を供給する固体撮像装置の駆動方法が提供される。
【００１０】
また、本発明の更に他の一観点によれば、複数の行及び複数の列に渡って配された複数の画素を含む画素アレイと、前記画素アレイの前記列に対応して設けられ、それぞれが、前記画素の出力信号を増幅する増幅回路と、前記増幅回路の出力電圧をクリップするクリップ回路とを有する複数の列信号処理回路と、を有する固体撮像装置の駆動方法であって、前記複数の列信号処理回路のうち、一部の前記列信号処理回路を駆動状態とし、他の一部の前記列信号処理回路をパワーセーブ状態とし、前記一部の前記列信号処理回路の前記クリップ回路を動作状態とし、前記他の一部の前記列信号処理回路の前記クリップ回路を非動作状態とする固体撮像装置の駆動方法が提供される。
【発明の効果】
【００１１】
本発明によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを抑制し、高精細な画像を取得することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態による固体撮像装置の構成例を示すブロック図である。
【図２】本発明の第１実施形態による固体撮像装置の画素の回路構成を示す回路図である。
【図３】本発明の第１実施形態による固体撮像装置の列読み出し回路の構成例を示す回路図である。
【図４】本発明の第１実施形態による固体撮像装置の駆動方法を示す回路図である。
【図５】本発明の第１実施形態による固体撮像装置の駆動方法を示すタイミング図（その１）である。
【図６】本発明の第１実施形態による固体撮像装置の駆動方法を示すタイミング図（その２）である。
【図７】本発明の第２実施形態による固体撮像装置の列読み出し回路の構成例を示す回路図である。
【図８】本発明の第３実施形態による固体撮像装置の構成例を示す回路図である。
【図９】本発明の第３実施形態による固体撮像装置の駆動方法を示す回路図である。
【図１０】本発明の第３実施形態による固体撮像装置の駆動方法を示す回路図（その２）である。
【図１１】本発明の第３実施形態による固体撮像装置の駆動方法を示す回路図（その３）である。
【図１２】本発明の第３実施形態による固体撮像装置のクリップ回路部のレイアウトの一例を示す平面図である。
【図１３】本発明の第４実施形態による固体撮像装置の構成例を示す回路図である。
【図１４】本発明の第４実施形態による固体撮像装置の駆動方法を示す回路図（その１）である。
【図１５】本発明の第４実施形態による固体撮像装置の駆動方法を示す回路図（その２）である。
【図１６】本発明の第５実施形態による固体撮像装置の構成例を示す回路図である。
【図１７】本発明の第５実施形態による固体撮像装置の駆動方法を示す回路図（その１）である。
【図１８】本発明の第５実施形態による固体撮像装置の駆動方法を示す回路図（その２）である。
【図１９】本発明の第６実施形態による撮像システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
［第１実施形態］
本発明の第１実施形態による固体撮像装置及びその駆動方法について、図１乃至図６を用いて説明する。図１は、本実施形態による固体撮像装置の構成例を示すブロック図である。図２は、本実施形態による固体撮像装置の画素の回路構成を示す回路図である。図３は、本実施形態による固体撮像装置の列読み出し回路の構成例を示す回路図である。図４は、本実施形態による固体撮像装置の駆動方法を示す回路図である。図５及び図６は、本実施形態による固体撮像装置の駆動方法を示すタイミング図である。
【００１４】
はじめに、本実施形態による固体撮像装置の構造について、図１乃至図３を用いて説明する。
【００１５】
本実施形態による固体撮像装置１００は、図１に示すように、画素アレイ１０と、垂直走査回路２０と、列読み出し回路３０Ａ，３０Ｂと、水平走査回路５０Ａ，５０Ｂと、制御回路６０と、出力回路７０Ａ，７０Ｂとを有している。
【００１６】
画素アレイ１０には、複数の行及び複数の列に渡ってマトリクス状に配された複数の画素１２が設けられている。画素アレイ１０の各行には、行方向（図面において横方向）に延在して、駆動信号線１４が配されている。各駆動信号線１４は、行方向に並ぶ画素１２に共通の信号線をなしている。駆動信号線１４は、垂直走査回路２０に接続されている。垂直走査回路２０は、画素１２から信号を読み出す際に画素１２内の読み出し回路（図示せず）に制御信号を供給するものである。
【００１７】
画素アレイ１０の各列には、列方向（図面において縦方向）に延在して、垂直信号線１６Ａ又は垂直信号線１６Ｂが配されている。図示する例では、垂直信号線１６Ａと垂直信号線１６Ｂとを、列毎に交互に配置している。各垂直信号線１６Ａ，１６Ｂは、列方向に並ぶ画素１２に共通の信号線をなしている。画素アレイ１０内の複数の画素１２は、列毎に、垂直信号線１６Ａに接続された画素１２と、垂直信号線１６Ｂに接続された画素１２とに分けられている。
【００１８】
垂直信号線１６Ａの一端部は、列読み出し回路３０Ａに接続されている。列読み出し回路３０Ａには、水平走査回路５０Ａが接続されている。垂直信号線１６Ｂの一端部は、列読み出し回路３０Ｂに接続されている。列読み出し回路３０Ｂには、水平走査回路５０Ｂが接続されている。列読み出し回路３０Ａ，３０Ｂは、画素１２から読み出された信号に対して、増幅処理や必要に応じてＡＤ変換処理等の所定の信号処理を実施する回路部である。水平走査回路５０Ａ，５０Ｂは、列読み出し回路３０Ａ，３０Ｂにおいて処理された信号を列毎に順次、出力回路７０Ａ，７０Ｂに転送するためのものである。列読み出し回路３０Ａ及び水平走査回路５０Ａと、列読み出し回路３０Ｂ及び水平走査回路５０Ｂとは、画素アレイ１０を挟んで列方向の対向する位置に配置されている。
【００１９】
制御回路６０は、垂直走査回路２０、列読み出し回路３０Ａ，３０Ｂ及び水平走査回路５０Ａ，５０Ｂに、それらの動作やタイミングを制御する信号を供給するためのものである。なお、制御回路６０の機能は、固体撮像装置１００の外部の信号処理部（例えば、後述する第６実施形態による撮像システムの全体制御・演算部２１８及びタイミング発生部２２０）が備えていてもよい。出力回路７０Ａ，７０Ｂは、列読み出し回路３０Ａ，３０Ｂから出力された信号を外部に出力するための回路である。
【００２０】
なお、図１の例では、列読み出し回路３０と水平走査回路５０とを２つのグループに分け、画素アレイ１０を挟んで対向する位置にそれぞれ配置しているが、必ずしも２つのグループに分ける必要はない。列読み出し回路３０と水平走査回路５０とは、画素アレイ１０の一辺側にのみ配置するようにしてもよい。
【００２１】
それぞれの画素１２は、図２に示すように、フォトダイオードＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４を有する。フォトダイオードＰＤのアノードは、基準電圧線に接続されている。フォトダイオードＰＤのカソードは、転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノードは、フローティングディフュージョン部（以下、「ＦＤ部」と表記する）を構成する。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（Ｖｄｄ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直信号線１６Ａ又は垂直信号線１６Ｂに接続されている。垂直信号線１６Ａ，１６Ｂには、電流源１８が接続されている。
【００２２】
フォトダイオードＰＤは、光電変換により入射光に基づく電荷を生成し蓄積する光電変換部である。転送トランジスタＭ１は、フォトダイオードＰＤからＦＤ部への電荷の転送を制御するためのスイッチである。転送トランジスタＭ１は、ゲートに入力される制御信号ＰＴＸにより駆動され、制御信号ＰＴＸがＨｉｇｈレベル（Ｈレベル）のときにオン状態となる。ＦＤ部は、フォトダイオードＰＤから転送される電荷を保持可能である。リセットトランジスタＭ２は、ＦＤ部の電位を電源電圧Ｖｄｄに応じたリセット電圧にリセットするリセット動作を制御するためのスイッチである。リセットトランジスタＭ２は、ゲートに入力される制御信号ＰＲＥＳにより駆動され、制御信号ＰＲＥＳがＨレベルのときにオン状態となる。増幅トランジスタＭ３は、ＦＤ部に保持された信号電荷に基づく信号を増幅して出力するためのものである。増幅トランジスタＭ３は、ドレインに電源電圧Ｖｄｄが供給され、ソースに選択トランジスタＭ４及び垂直信号線１６Ａ，１６Ｂを介して電流源１８からバイアス電流が供給されることで、ソースフォロワ回路を構成する。選択トランジスタＭ４は、増幅トランジスタＭ３から垂直信号線１６Ａ，１６Ｂへの信号の出力を制御するためのスイッチである。選択トランジスタＭ４は、ゲートに入力される制御信号ＰＳＥＬにより駆動され、制御信号ＰＳＥＬがＨレベルのときにオン状態となる。
【００２３】
なお、画素アレイ１０の各行に配された駆動信号線１４は、制御信号ＰＴＸを供給する駆動信号線と、制御信号ＰＲＥＳを供給する信号線と、制御信号ＰＳＥＬを供給する信号線とを含む。制御信号ＰＴＸ，ＰＲＥＳ，ＰＳＥＬは、駆動信号線１４を介して、垂直走査回路２０から画素１２へと出力される。
【００２４】
列読み出し回路３０Ａ，３０Ｂは、それぞれ複数の列信号処理回路３２を備えている。この複数の列信号処理回路３２の各々は、画素アレイ１０の各列に対応して設けられている。なお、画素アレイ１０の各列に対応して設けられる列信号処理回路３２の数は、必ずしも１つである必要はなく、画素アレイ１０の各列に対応して設けられる垂直信号線１６の本数等に応じて適宜選択することができる。
【００２５】
図３に、隣接する２つの列信号処理回路３２の回路構成の一例を示す。なお、以下では列読み出し回路３０Ａの列信号処理回路３２を例に挙げて説明するが、列読み出し回路３０Ｂの列信号処理回路３２についても同様である。
【００２６】
列読み出し回路３０Ａは、２種類の列信号処理回路３２Ａ，３２Ｂを含む。図３には、隣接して配置された列信号処理回路３２Ａと列信号処理回路３２Ｂとを示している。
【００２７】
列信号処理回路３２Ａは、増幅回路３４Ａと、クリップ回路３６Ａとを含む。列信号処理回路３２Ａは、ＡＤ変換回路やサンプルホールド回路等のその他の回路を更に含んでもよい。増幅回路３４Ａは、差動増幅回路を構成するＰ型ＭＯＳトランジスタＭ１１Ａ，Ｍ１２Ａ及びＮ型ＭＯＳトランジスタＭ１３Ａ，Ｍ１４Ａ，Ｍ１５Ａ，Ｍ１６Ａを含む。Ｎ型ＭＯＳトランジスタＭ１５Ａ，Ｍ１６Ａは電流源回路であり、Ｎ型ＭＯＳトランジスタＭ１５Ａは、電流のオン／オフを制御するスイッチである。すなわち、Ｎ型ＭＯＳトランジスタＭ１５Ａは、増幅回路３４Ａの駆動状態とパワーセーブ状態とを切り替えるスイッチである。
【００２８】
Ｐ型ＭＯＳトランジスタＭ１１Ａ，Ｍ１２Ａのドレインは、電源電圧線に接続されている。Ｐ型ＭＯＳトランジスタＭ１１Ａのソースは、Ｎ型ＭＯＳトランジスタＭ１３Ａのドレインに接続されている。Ｐ型ＭＯＳトランジスタＭ１２Ａのソースは、Ｎ型ＭＯＳトランジスタＭ１４Ａのドレインに接続されている。Ｐ型ＭＯＳトランジスタＭ１１Ａ，Ｍ１２Ａのゲートは、Ｐ型ＭＯＳトランジスタＭ１２ＡのソースとＮ型ＭＯＳトランジスタＭ１４Ａのドレインとの接続ノードに接続されている。Ｎ型ＭＯＳトランジスタＭ１３Ａ，Ｍ１４Ａのソースは、Ｎ型ＭＯＳトランジスタＭ１５Ａのドレインに接続されている。Ｎ型ＭＯＳトランジスタＭ１５Ａのソースは、Ｎ型ＭＯＳトランジスタＭ１６Ａのドレインに接続されている。Ｎ型ＭＯＳトランジスタＭ１６Ａのソースは、基準電圧線に接続されている。Ｎ型ＭＯＳトランジスタＭ１３Ａのゲートは、差動増幅回路の反転入力ノードを構成し、Ｎ型ＭＯＳトランジスタＭ１４Ａのゲートは、差動増幅回路の非反転入力ノードを構成する。また、Ｐ型ＭＯＳトランジスタＭ１１ＡのソースとＮ型ＭＯＳトランジスタＭ１３Ａのドレインとの接続ノードは、差動増幅回路の出力ノードを構成する。
【００２９】
列信号処理回路３２Ａの差動増幅回路の反転入力ノードは、容量Ｃ０Ａ及びスイッチＳ１Ａを介して、垂直信号線１６Ａに接続されている。列信号処理回路３２Ａの差動増幅回路の反転入力ノードと出力ノードとの間には、容量ＣｆＡとスイッチＳ２Ａとが並列に接続されている。
【００３０】
クリップ回路３６Ａは、Ｐ型ＭＯＳトランジスタＭ１７Ａを含む。Ｐ型ＭＯＳトランジスタＭ１７Ａのソースは、差動増幅回路の出力ノードに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ａのドレインは、Ｎ型ＭＯＳトランジスタＭ１５ＡのソースとＮ型ＭＯＳトランジスタＭ１６Ａのドレインとの接続ノードに接続されている。なお、Ｐ型ＭＯＳトランジスタＭ１７Ａのドレインは、クリップ回路３６Ａが所定のクリップ動作する限りにおいては、他の電圧端子、例えば接地電圧線等に接続してもよい。
【００３１】
同様に、列信号処理回路３２Ｂは、増幅回路３４Ｂと、クリップ回路３６Ｂとを含む。列信号処理回路３２Ｂは、ＡＤ変換回路やサンプルホールド回路を更に含んでもよい。増幅回路３４Ｂは、差動増幅回路を構成するＰ型ＭＯＳトランジスタＭ１１Ｂ，Ｍ１２Ｂ及びＮ型ＭＯＳトランジスタＭ１３Ｂ，Ｍ１４Ｂ，Ｍ１５Ｂ，Ｍ１６Ｂを含む。Ｎ型ＭＯＳトランジスタＭ１５Ｂ，Ｍ１６Ｂは電流源回路であり、Ｎ型ＭＯＳトランジスタＭ１５Ｂは、電流のオン／オフを制御するスイッチである。すなわち、Ｎ型ＭＯＳトランジスタＭ１５Ｂは、増幅回路３４Ｂの駆動状態とパワーセーブ状態とを切り替えるスイッチである。
【００３２】
Ｐ型ＭＯＳトランジスタＭ１１Ｂ，Ｍ１２Ｂのドレインは、電源電圧線に接続されている。Ｐ型ＭＯＳトランジスタＭ１１Ｂのソースは、Ｎ型ＭＯＳトランジスタＭ１３Ｂのドレインに接続されている。Ｐ型ＭＯＳトランジスタＭ１２Ｂのソースは、Ｎ型ＭＯＳトランジスタＭ１４Ｂのドレインに接続されている。Ｐ型ＭＯＳトランジスタＭ１１Ｂ，Ｍ１２Ｂのゲートは、Ｐ型ＭＯＳトランジスタＭ１２ＢのソースとＮ型ＭＯＳトランジスタＭ１４Ｂのドレインとの接続ノードに接続されている。Ｎ型ＭＯＳトランジスタＭ１３Ｂ，Ｍ１４Ｂのソースは、Ｎ型ＭＯＳトランジスタＭ１５Ｂのドレインに接続されている。Ｎ型ＭＯＳトランジスタＭ１５Ｂのソースは、Ｎ型ＭＯＳトランジスタＭ１６Ｂのドレインに接続されている。Ｎ型ＭＯＳトランジスタＭ１６Ｂのソースは、基準電圧線に接続されている。Ｎ型ＭＯＳトランジスタＭ１３Ｂのゲートは、差動増幅回路の反転入力ノードを構成し、Ｎ型ＭＯＳトランジスタＭ１４Ｂのゲートは、差動増幅回路の非反転入力ノードを構成する。また、Ｐ型ＭＯＳトランジスタＭ１１ＢのソースとＮ型ＭＯＳトランジスタＭ１３Ｂのドレインとの接続ノードは、差動増幅回路の出力ノードを構成する。
【００３３】
列信号処理回路３２Ｂの差動増幅回路の反転入力ノードは、容量Ｃ０Ｂ及びスイッチＳ１Ｂを介して、垂直信号線１６Ａに接続されている。列信号処理回路３２Ｂの差動増幅回路の反転入力ノードと出力ノードとの間には、容量ＣｆＢとスイッチＳ２Ｂとが並列に接続されている。
【００３４】
クリップ回路３６Ｂは、Ｐ型ＭＯＳトランジスタＭ１７Ｂを含む。Ｐ型ＭＯＳトランジスタＭ１７Ｂのソースは、差動増幅回路の出力ノードに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ｂのドレインは、Ｎ型ＭＯＳトランジスタＭ１５ＢのソースとＮ型ＭＯＳトランジスタＭ１６Ｂのドレインとの接続ノードに接続されている。なお、Ｐ型ＭＯＳトランジスタＭ１７Ｂのドレインは、クリップ回路３６Ｂが所定のクリップ動作する限りにおいては、他の電圧端子、例えば接地電圧線等に接続してもよい。
【００３５】
列読み出し回路３０Ａには、行方向に延在して、パワーセーブ制御信号線１０５，１０６、クリップ電圧信号線１０７，１０８、バイアス電圧信号線１１２、基準電圧信号線１１３、クランプ制御信号線１１４が配されている。パワーセーブ制御信号線１０５は、列信号処理回路３２ＡのＮ型ＭＯＳトランジスタＭ１５Ａのゲートに接続されている。パワーセーブ制御信号線１０６は、列信号処理回路３２ＢのＮ型ＭＯＳトランジスタＭ１５Ｂのゲートに接続されている。クリップ電圧信号線１０７は、列信号処理回路３２ＡのＰ型ＭＯＳトランジスタＭ１７Ａのゲートに接続されている。クリップ電圧信号線１０８は、列信号処理回路３２ＢのＰ型ＭＯＳトランジスタＭ１７Ｂのゲートに接続されている。バイアス電圧信号線１１２は、列信号処理回路３２ＡのＮ型ＭＯＳトランジスタＭ１６Ａのゲート及び列信号処理回路３２ＢのＮ型ＭＯＳトランジスタＭ１６Ｂのゲートに接続されている。基準電圧信号線１１３は、列信号処理回路３２Ａの差動増幅回路の非反転入力ノード及び列信号処理回路３２Ｂの差動増幅回路の非反転入力ノードに接続されている。クランプ制御信号線１１４は、列信号処理回路３２ＡのスイッチＳ２Ａの制御ノード及び列信号処理回路３２ＢのスイッチＳ２Ｂの制御ノードに接続されている。隣接する垂直信号線１６Ａの間には、これらの接続状態を切り替えるスイッチＳ３が設けられている。
【００３６】
パワーセーブ制御信号線１０５，１０６、クリップ電圧信号線１０７，１０８、バイアス電圧信号線１１２、基準電圧信号線１１３、クランプ制御信号線１１４には、制御回路６０からそれぞれ所定の電圧や制御信号が供給される。また、スイッチＳ１Ａ，Ｓ１Ｂ，Ｓ２Ａ，Ｓ２Ｂ，Ｓ３の制御ノードには、制御回路６０からそれぞれ所定の制御信号が供給される。
【００３７】
このように、本実施形態による固体撮像装置１００では、列信号処理回路３２Ａに接続されているパワーセーブ制御信号線１０５と、列信号処理回路３２Ｂに接続されているパワーセーブ制御信号線１０６とが、別の信号線により構成されている。また、列信号処理回路３２Ａに接続されているクリップ電圧信号線１０７と、列信号処理回路３２Ｂに接続されているクリップ電圧信号線１０８とが、別の信号線により構成されている。
【００３８】
このように構成することで、パワーセーブ制御信号線１０５，１０６に供給する制御信号に応じて、列信号処理回路３２Ａ，３２Ｂを互いに独立して駆動することができる。すなわち、パワーセーブ制御信号線１０５，１０６に供給する制御信号を共にＨレベルとした場合、列信号処理回路３２Ａ，３２Ｂの双方を駆動状態とすることができる。また、パワーセーブ制御信号線１０５に供給する制御信号をＨレベル、パワーセーブ制御信号線１０６に供給する制御信号をＬｏｗレベル（Ｌレベル）とした場合、列信号処理回路３２Ａを駆動状態、列信号処理回路３２Ｂをパワーセーブ状態とすることができる。また、パワーセーブ制御信号線１０５に供給する制御信号をＬレベル、パワーセーブ制御信号線１０５に供給する制御信号をＨレベルとした場合、列信号処理回路３２Ａをパワーセーブ状態、列信号処理回路３２Ｂを駆動状態とすることができる。なお、本明細書において、駆動状態とは、Ｎ型ＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂがオン状態であり、差動増幅回路が動作している状態を示すものとする。また、パワーセーブ状態とは、Ｎ型ＭＯＳトランジスタＭ１５Ａ，Ｍ１５Ｂがオフ状態であり、差動増幅回路が動作していない低消費電力の状態を示すものとする。もしくは、動作はするが消費電力が通常動作よりも小さいような動作でもよい。なお、駆動状態は、パワーセーブ状態のときの消費電力が第１の消費電力であるときに、消費電力が第１の消費電力よりも大きい第２の消費電力である状態ともいえる。
【００３９】
また、列信号処理回路３２Ａ，３２Ｂのうちの一方を駆動状態、他方をパワーセーブ状態としたときに、クリップ電圧信号線を介したクロストークを防止することができる。ここで、列信号処理回路３２Ａ，３２Ｂが共通のクリップ電圧信号線で動作し、列信号処理回路３２Ａが駆動状態、列信号処理回路３２Ｂがパワーセーブ状態である場合を例に挙げ、クリップ電圧信号線を介したクロストークについて説明する。
【００４０】
列信号処理回路３２Ａの出力信号線１１６Ａからの出力信号と、列信号処理回路３２Ｂの出力信号線１１６Ｂからの出力信号とは、それぞれに接続される画素１２からの光信号に応じて変化する。しかしながら、列信号処理回路３２Ｂがパワーセーブ状態となっている場合、列信号処理回路３２Ｂは画素１２から切り離されており、列信号処理回路３２Ｂからの出力信号の変化は、列信号処理回路３２Ａからの出力信号の変化とは大きく異なることになる。列信号処理回路３２Ａ，３２Ｂが共通のクリップ電圧信号線で動作する場合、Ｐ型ＭＯＳトランジスタＭ１７ＡのゲートとＰ型ＭＯＳトランジスタＭ１７Ｂのゲートとは、クリップ電圧信号線を介して接続されることになる。このため、列信号処理回路３２Ｂの出力信号の信号レベルの変化がＰ型ＭＯＳトランジスタＭ１７Ｂを介して列信号処理回路３２Ａの信号出力端子の信号レベルに影響し、ひいては画質に影響を与えることがある。
【００４１】
この点、本実施形態による固体撮像装置１００では、列信号処理回路３２Ａに接続されるクリップ電圧信号線１０７と、列信号処理回路３２Ｂに接続されるクリップ電圧信号線１０８とを、別の信号線により構成している。したがって、列信号処理回路３２Ｂをパワーセーブ状態とした場合にも、列信号処理回路３２Ａの出力信号に対する列信号処理回路３２Ｂの影響を低減し、画質の低下を抑制することができる。
【００４２】
次に、本実施形態による固体撮像装置の駆動方法について、図４乃至図６を用いて説明する。ここでは、列信号処理回路３２Ａが駆動状態であり、列信号処理回路３２Ｂがパワーセーブ状態であるときの動作モードの一例として、図４に示す接続状態で読み出しを行う場合を説明する。図４に示す動作モードは、異なる列の異なる垂直信号線１６Ａに接続された２つの画素１２から出力される画素信号を重畳し、一の列信号処理回路３２Ａを介して読み出すモードである。画素１２から出力される画素信号が電圧信号の場合、列信号処理回路３２Ａから出力される信号は、２つの画素１２から出力される画素信号を加算平均化した信号となる。この動作モードでは、図４に示すように、スイッチＳ１Ａ及びスイッチＳ３はオン、スイッチＳ１Ｂはオフにする。なお、各列の画素１２の画素信号を対応する列の列信号処理回路３２でそれぞれ読み出す通常の動作モードの場合には、スイッチＳ１Ａ，Ｓ１Ｂはオン、スイッチＳ３はオフにする。
【００４３】
図５は、本実施形態による固体撮像装置の駆動方法を示すタイミングチャートである。図５において、制御信号ＰＣ０Ｒは、制御回路６０からクランプ制御信号線１１４に供給される制御信号である。電圧ＶｃｌＡは、制御回路６０からクリップ電圧信号線１０７に供給されるクリップ電圧である。電圧ＶｃｌＢは、制御回路６０からクリップ電圧信号線１０８に供給されるクリップ電圧である。電圧Ｖｏは、列信号処理回路３２Ａの出力信号線Ａからの出力電圧である。パワーセーブ制御信号ＰＳＡＶＥＡは、制御回路６０からパワーセーブ制御信号線１０５に供給される制御信号である。パワーセーブ制御信号ＰＳＡＶＥＢは、制御回路６０からパワーセーブ制御信号線１０６に供給される制御信号である。各制御信号がＬレベルのときに対応するＭＯＳトランジスタがオフ状態となり、各制御信号がＨレベルのときに対応するＭＯＳトランジスタがオン状態となるものとする。なお、バイアス電圧信号線１１２に供給されるバイアス電圧Ｖｂ及び基準電圧信号線１１３に供給される基準電圧Ｖｒｅｆは、図５に示す動作の間、一定の電圧であるため、図５には示していない。また、列信号処理回路３２Ａ及び列信号処理回路３２Ｂへのバイアス電圧信号線１１２、基準電圧信号線１１３及びクランプ制御信号線１１４の接続は同じであるため、図４においてこれら信号線は１本の信号線として表している。
【００４４】
図５に示す期間において、パワーセーブ制御信号ＰＳＡＶＥＡはＨレベルであり、Ｎ型ＭＯＳトランジスタＭ１５Ａはオン状態である。また、パワーセーブ制御信号ＰＳＡＶＥＢはＬレベルであり、Ｎ型ＭＯＳトランジスタＭ１５Ｂはオフ状態である。したがって、列信号処理回路３２Ａは駆動状態であり、列信号処理回路３２Ｂはパワーセーブ状態である。
【００４５】
時刻ｔ０において、垂直走査回路２０から読み出し対象の行の駆動信号線１４に供給されている制御信号ＰＲＥＳはＨレベルであり、図４に示す２つの画素１２のリセットトランジスタＭ２はオン状態である。増幅トランジスタＭ３の入力ノードでもあるＦＤ部は、リセットトランジスタＭ２を介して電源電圧線に接続されており、電源電圧に応じたリセット電圧にリセットされている。
【００４６】
時刻ｔ０において、制御回路６０は、列読み出し回路３０Ａに、Ｈレベルの制御信号ＰＣ０Ｒを供給する。これにより、スイッチＳ２Ａがオン状態となり、列信号処理回路３２Ａの差動増幅回路の出力端子と反転入力端子とが短絡され、差動増幅回路がバッファ状態となる。
【００４７】
同じく時刻ｔ０において、垂直走査回路２０は、読み出し対象の行の駆動信号線１４に、Ｈレベルの制御信号ＰＳＥＬを供給する。これにより、選択トランジスタＭ４がオン状態となり、増幅トランジスタＭ３は、選択トランジスタＭ４及び垂直信号線１６Ａを介して電流源１８からバイアス電流が供給された状態となり、ソースフォロワを構成する。そしてこれによって、列信号処理回路３２Ａには、増幅トランジスタＭ３の入力ノードの電圧（リセット電圧）に応じた信号（リセット信号）が、選択トランジスタＭ４及び垂直信号線１６Ａを介して出力される。図４に示す２つの画素１２に接続された垂直信号線１６ＡはスイッチＳ３を介して接続されているため、列信号処理回路３２Ａに入力される信号は、２つの画素１２からそれぞれ出力されるリセット信号の平均値となる。列信号処理回路３２Ａに入力されたリセット信号は、容量Ｃ０Ａを介して、基準電圧Ｖｒｅｆの出力をバッファする状態となっている差動増幅回路の反転入力端子に入力される。
【００４８】
次いで、時刻ｔ１において、垂直走査回路２０は、制御信号ＰＲＥＳをＨレベルからＬレベルへと遷移し、リセットトランジスタＭ２をオフ状態にする。これにより、増幅トランジスタＭ３の入力ノードのリセット動作を解除する。
【００４９】
次いで、時刻ｔ２において、制御回路６０は、制御信号ＰＣ０ＲをＨレベルからＬレベルへと遷移し、スイッチＳ２Ａをオフ状態とする。これにより、容量Ｃ０Ａによってリセット信号レベルを基準電圧Ｖｒｅｆでクランプする。時刻ｔ２以降、列信号処理回路３２Ａの出力端子には、基準電圧Ｖｒｅｆにクランプオフセットレベルが加算された電圧（出力電圧Ｖｏ）が出力される。
【００５０】
列信号処理回路３２Ａから出力されるこのリセット信号に対しては、時刻ｔ２から時刻ｔ４の間の期間においてＡＤ変換処理を実施する。ここでは、時刻ｔ３のタイミングでリセット信号レベルに対するＡＤ変換値が確定しているものとする。
【００５１】
次いで、時刻ｔ５において、垂直走査回路２０は、制御信号ＰＴＸをＬレベルからＨレベルへと遷移し、転送トランジスタＭ１をオン状態にする。これにより、フォトダイオードＰＤで生じた電荷がＦＤ部へと転送される。垂直信号線１６Ａには、ＦＤ部に転送された電荷の量に応じた増幅トランジスタＭ３の入力ノードの電圧に基づく信号（画素信号）が、選択トランジスタＭ４を介して出力される。列信号処理回路３２Ａに入力される画素信号は、図４に示す２つの画素１２からそれぞれ出力される画素信号の平均値となる。列信号処理回路３２Ａからの出力電圧Ｖｏは、垂直信号線１６Ａの電圧変動分に応じて変化する。
【００５２】
次いで、時刻ｔ６において、垂直走査回路２０は、制御信号ＰＴＸをＨレベルからＬレベルへと遷移し、転送トランジスタＭ１をオフ状態にする。
【００５３】
列信号処理回路３２Ａから出力されるこの画素信号に対しては、時刻ｔ６から時刻ｔ７の間の期間にＡＤ変換処理を実施する。ここでは、時刻ｔ６のタイミングで画素信号レベルに対するＡＤ変換値が確定しているものとする。
【００５４】
上述の時刻ｔ２から時刻ｔ４までの期間において、ＦＤ部への光の漏れ込みが生じるなどの原因によって時刻ｔ２でクランプしたリセットレベルが変動し、例えば図５のタイミングチャートに点線で示したように出力電圧Ｖｏが変化することがある。このような場合、リセット信号（Ｎ信号）のＡＤ変換レベルが確定するタイミングを時刻ｔ３、画素信号（Ｓ信号）のＡＤ変換レベルが確定するタイミングを時刻ｔ６とすると、Ｓ−Ｎレベルは図５中のＡとなり、ダイナミックレンジを圧迫してしまう。すなわち、出力信号は本来の出力レベルよりも小さい値となり、黒つぶれの画像となる。
【００５５】
そこで、本実施形態では、列信号処理回路３２にクリップ回路３６を設け、リセット信号及び画素信号の最大値を制限している。列信号処理回路３２Ａの出力電圧Ｖｏがクリップ電圧ＶｃｌＡよりもＰ型ＭＯＳトランジスタＭ１７Ａの閾値電圧以上高くなった場合、Ｐ型ＭＯＳトランジスタＭ１７Ａがオン状態となり、電流源（Ｎ型ＭＯＳトランジスタＭ１６Ａ）へと電流が流れる。したがって、クリップ電圧ＶｃｌＡを適切に設定することにより、リセット信号及び画素信号の最大値を所定値に制限することができる。
【００５６】
上記一連の読み出し動作においては、クリップ電圧信号線１０７に供給するクリップ電圧ＶｃｌＡを、時刻ｔ０から時刻ｔ４の期間に電圧ＮＣＬＩＰ＿ＬＥＶＥＬとし、時刻ｔ４から時刻ｔ７の期間に電圧ＳＣＬＩＰ＿ＬＥＶＥＬとしている。こうすることで、リセット信号の最大値を電圧ＮＣＬＩＰ＿ＬＥＶＥＬに応じた電圧値にクリップし、画素信号の最大値を電圧ＳＣＬＩＰ＿ＬＥＶＥＬに応じた電圧値にクリップすることができる。これにより、Ｓ−Ｎレベルは図５中のＢとなり、十分なダイナミックレンジを確保することができる。
【００５７】
列信号処理回路３２Ａの出力電圧Ｖｏは、光信号に応じて変化する。しかしながら、列信号処理回路３２Ｂはパワーセーブ信号ＰＳＡＶＥＢがＬレベルとなっておりパワーセーブ状態であるため、列信号処理回路３２Ｂの出力電圧Ｖｏの変化は列信号処理回路３２Ａの出力電圧Ｖｏの変化とは異なる。このため、列信号処理回路３２Ａと列信号処理回路３２Ｂとでクリップ電圧信号線を共用すると、両者の間にクリップ電圧信号線を介してクロストークが発生し、列信号処理回路３２Ａの出力電圧Ｖｏに影響を与える虞がある。
【００５８】
しかしながら、本実施形態による固体撮像装置１００では、列信号処理回路３２Ａにクリップ電圧ＶｃｌＡを供給するクリップ電圧信号線１０７と、列信号処理回路３２Ｂにクリップ電圧ＶｃｌＢを供給するクリップ電圧信号線１０８とを、別々にしている。これにより、クリップ電圧信号線を介した列信号処理回路３２Ａと列信号処理回路３２Ｂとの間のクロストークの影響を抑制することができる。なお、本明細書において別々の信号線とは、少なくとも列読み出し回路３０が配置された領域の中において互いに分離された導電パターンにより構成された信号線を意味する。
【００５９】
パワーセーブ状態の列信号処理回路３２Ｂのクリップ電圧信号線１０８に供給するクリップ電圧ＶｃｌＢは、図５に示すように、電圧ＮＣＬＩＰ＿ＬＥＶＥＬで一定とすることができる。或いは、図６に示すように、列信号処理回路３２Ａのクリップ電圧信号線１０７に供給するクリップ電圧ＶｃｌＡと同じ波形としてもよい。何れの場合にも、同様のクロストーク抑制効果を得ることができる。
【００６０】
なお、隣接する列信号処理回路３２からのクロストークは、これら列信号処理回路３２に共通の配線を介して生じうる。このため、クリップ電圧信号線１０７，１０８のほか、バイアス電圧信号線１１２、基準電圧信号線１１３、クランプ制御信号線１１４において同様のクロストークが生じることも考えられる。したがって、バイアス電圧信号線１１２、基準電圧信号線１１３、クランプ制御信号線１１４についても、駆動状態で使用する列信号処理回路３２Ａとパワーセーブ状態で使用する列信号処理回路３２Ｂとにおいて異なる信号線を用いてもよい。これら信号線をも分割することで、より高感度、高ゲイン、高Ｓ／Ｎの要求に対応しうる固体撮像装置の実現が可能となる。
【００６１】
ただし、一般的には、パルス駆動している信号線（例えば、クランプ制御信号線１１４）や、一定のアナログ信号が入力される信号線（例えば、バイアス電圧信号線１１２、基準電圧信号線１１３）を介したクロストークの影響は小さい。したがって、回路構成を大幅に変更或いは複雑化することなく効果的にクロストークの影響を抑制する観点からは、時間に応じて変化するアナログ信号が入力される信号線、例えばクリップ電圧信号線のみを分割することが望ましい。
【００６２】
上記実施形態では、ＡＤ変換処理を含めた駆動方法を示したが、ＡＤ変換処理を行わずにＮ信号及びＳ信号をそれぞれアナログメモリに保存した後に出力し、その後にＡＤ変換を行うようにしてもよい。
【００６３】
このように、本実施形態によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを効果的に抑制することができる。これにより、高精細な画像を取得しうる固体撮像装置を実現することができる。
【００６４】
［第２実施形態］
本発明の第２実施形態による固体撮像装置及びその駆動方法について、図７を用いて説明する。図１乃至図６に示す第１実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図７は、本実施形態による固体撮像装置の列読み出し回路の構成例を示す回路図である。
【００６５】
本実施形態による固体撮像装置は、クリップ回路３６Ａ，３６Ｂの構成が異なるほかは、第１実施形態による固体撮像装置と同様である。
【００６６】
すなわち、本実施形態によるクリップ回路３６Ａは、図７に示すように、Ｐ型ＭＯＳトランジスタＭ１７Ａと、Ｎ型ＭＯＳトランジスタＭ１８Ａとを有している。Ｐ型ＭＯＳトランジスタＭ１７Ａのソースは、Ｎ型ＭＯＳトランジスタＭ１５ＡのソースとＮ型ＭＯＳトランジスタＭ１６Ａのドレインとの接続ノードに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ａのドレインは、Ｎ型ＭＯＳトランジスタＭ１８Ａのソースに接続されている。Ｎ型ＭＯＳトランジスタＭ１８Ａのドレインは、差動増幅回路の出力ノードに接続されている。
【００６７】
同様に、クリップ回路３６Ｂは、Ｐ型ＭＯＳトランジスタＭ１７Ｂと、Ｎ型ＭＯＳトランジスタＭ１８Ｂとを有している。Ｐ型ＭＯＳトランジスタＭ１７Ｂのソースは、Ｎ型ＭＯＳトランジスタＭ１５ＢのソースとＮ型ＭＯＳトランジスタＭ１６Ｂのドレインとの接続ノードに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ｂのドレインは、Ｎ型ＭＯＳトランジスタＭ１８Ｂのソースに接続されている。Ｎ型ＭＯＳトランジスタＭ１８Ｂのドレインは、差動増幅回路の出力ノードに接続されている。
【００６８】
クリップ回路３６ＡのＰ型ＭＯＳトランジスタＭ１７Ａのゲート及びクリップ回路３６ＢのＰ型ＭＯＳトランジスタＭ１７Ｂのゲートは、クリップ電圧Ｖｃｌを供給する共通のクリップ電圧信号線１０７に接続されている。クリップ回路３６ＡのＮ型ＭＯＳトランジスタＭ１８Ａのゲートは、パワーセーブ制御信号線１０５に接続されている。クリップ回路３６ＢのＮ型ＭＯＳトランジスタＭ１８Ｂのゲートは、パワーセーブ制御信号線１０６に接続されている。
【００６９】
このように、本実施形態の固体撮像装置において、列信号処理回路３２Ａのクリップ回路３６Ａにクリップ電圧を供給するクリップ電圧信号線と、列信号処理回路３２Ｂのクリップ回路３６Ｂにクリップ電圧を供給するクリップ電圧信号線とは共通である。しかしながら、本実施形態の固体撮像装置では、パワーセーブ制御信号線１０５に供給される制御信号ＰＳＡＶＥＡによってクリップ回路３６ＡのＮ型ＭＯＳトランジスタＭ１８Ａを制御している。また、パワーセーブ制御信号線１０６に供給される制御信号ＰＳＡＶＥＢによってクリップ回路３６ＢのＮ型ＭＯＳトランジスタＭ１８Ｂを制御している。すなわち、クリップ回路３６Ａは、列信号処理回路３２Ａが駆動状態のときにだけ動作状態となり、出力電圧Ｖｏのクリップ動作を実施する。また、クリップ回路３６Ｂは、列信号処理回路３２Ｂが駆動状態のときにだけ動作状態となり、出力電圧Ｖｏのクリップ動作を実施する。列信号処理回路３２Ａ，３２Ｂがパワーセーブ状態のとき、クリップ回路３６Ａ，３６Ｂは出力信号線１１６Ａ，１１６Ｂから切り離され、非動作状態となる。
【００７０】
これにより、クリップ電圧信号線１０７の変動の影響をＮ型ＭＯＳトランジスタＭ１８Ａ，１８Ｂで低減することができるため、列信号処理回路３２Ａ，３２Ｂのクリップ電圧信号線１０７を共通にした場合でも、第１実施形態と同様の効果を得ることができる。
【００７１】
このように、本実施形態によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを効果的に抑制することができる。これにより、高精細な画像を取得しうる固体撮像装置を実現することができる。
【００７２】
［第３実施形態］
本発明の第３実施形態による固体撮像装置及びその駆動方法について、図８乃至図１２を用いて説明する。図１乃至図７に示す第１及び第２実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
【００７３】
図８は、本実施形態による固体撮像装置の構成例を示す回路図である。図９乃至図１１は、本実施形態による固体撮像装置の駆動方法を示す回路図である。図１２は、本実施形態による固体撮像装置のクリップ回路部のレイアウトの一例を示す平面図である。
【００７４】
はじめに、本実施形態による固体撮像装置の構造について、図８を用いて説明する。
【００７５】
本実施形態による固体撮像装置の概略構成は、図１に示す第１実施形態による固体撮像装置と同様である。本実施形態の固体撮像装置では、画素アレイ１０の各列の複数の画素１２が２つのグループに分けられており、それぞれのグループが異なる垂直信号線に接続されている。画素１２と列信号処理回路３２とを接続するスイッチ回路の構成が第１及び第２実施形態の固体撮像装置とは異なっているが、基本的な動作は第１及び第２実施形態による固体撮像装置と同様である。
【００７６】
本実施形態による固体撮像装置の細部について、第１及び第２実施形態の固体撮像装置とは異なる点を中心に、図８を用いて説明する。
【００７７】
図８には、画素アレイ１０から、４行×８列の画素１２を抜き出して示している。ここでは便宜的に、図８において左下の画素１２を第１行第１列の画素１２、図８において右上の画素１２を第４行第８列の画素１２として説明する。また、図８の各画素１２には、行番号と列番号を表す符号を記載している。例えば、図８において左上の画素１２に記載の「４−１」は、第４行第１列の画素１２であることを示している。なお、ここで例示する行番号及び列番号は、実際の画素アレイ１０の行番号及び列番号と必ずしも一致するものではない。後述する他の実施形態においても同様である。
【００７８】
図８では、ベイヤー配列の画素アレイ１０を想定し、画素アレイ１０を構成する画素１２に３種類の網掛けを付している。例えば、第２行第１列及びこれと同じ網掛けを付した画素１２をグリーン画素、第１行第１列及びこれと同じ網掛けを付した画素１２をレッド画素、第２行第２列及びこれと同じ網掛けを付した画素１２をブルー画素とすることができる。
【００７９】
画素アレイ１０の各列には、それぞれ２本ずつの垂直信号線１１０，１１１が配されている。各列の複数の画素１２は２つのグループに分けられており、一方のグループの画素１２が垂直信号線１１０に接続され、他方のグループの画素１２が垂直信号線１１１に接続されている。図８の例では、第１行及び第２行の画素１２が垂直信号線１１０に接続されており、第３行及び第４行の画素１２が垂直信号線１１１に接続されている。なお、図８には、列番号に対応した枝番を、構成部分を示す各符号に付記している。例えば、第１列の垂直信号線１１０，１１１は、「１１０−１」，「１１１−１」と表記している。
【００８０】
図８において、奇数列の垂直信号線１１０，１１１は、列読み出し回路３０Ａに接続されている。また、偶数列の垂直信号線１１０，１１１は、列読み出し回路３０Ｂに接続されている。各列の垂直信号線１１０，１１１は、切り替えスイッチ１０１を介して、列信号処理回路３２に接続されている。切り替えスイッチ１０１は、垂直信号線１１０，１１１のうちの一方を選択して列信号処理回路３２に接続するためのものである。本実施形態では、第１列、第３列、第４列、第６列及び第７列の垂直信号線１１０，１１１に接続される列信号処理回路３２が、図３又は図７の列信号処理回路３２Ａにより構成されている場合を想定する。また、第２列、第５列及び第８列の垂直信号線１１０，１１１に接続される列信号処理回路３２が、図３又は図７の列信号処理回路３２Ｂにより構成されている場合を想定する。
【００８１】
同じ列読み出し回路３０Ａ，３０Ｂに接続された垂直信号線１１０のうち、隣接する垂直信号線１１０の間には、スイッチ１０２がそれぞれ設けられている。また、同じ列読み出し回路３０Ａ，３０Ｂに接続された垂直信号線１１１のうち、隣接する垂直信号線１１１の間には、スイッチ１０３がそれぞれ設けられている。例えば、列読み出し回路３０Ａに接続された垂直信号線１１０−１と垂直信号線１１０−３との間には、スイッチ１０２−３が設けられている。また、列読み出し回路３０Ｂに接続された垂直信号線１１１−２と垂直信号線１１１−４との間には、スイッチ１０３−４が設けられている。スイッチ１０２，１０３は、図３及び図７のスイッチＳ３に対応するスイッチである。なお、本明細書では、垂直信号線と列信号処理回路との接続を切り替えるための切り替えスイッチ１０１及びスイッチ１０２，１０３からなる回路を、「スイッチ回路」と表記することがある。
【００８２】
次に、本実施形態による固体撮像装置の駆動方法について、図９乃至図１１を用いて説明する。ここでは、各列の画素信号を対応する列信号処理回路３２からそれぞれ出力する駆動例と、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例とを説明する。
【００８３】
まず、各列の画素信号を対応する列信号処理回路３２からそれぞれ出力する駆動例について、図９を用いて説明する。図９には、第１行目の各列の画素１２から信号を読み出す場合の接続状態を示している。この場合、各列の切り替えスイッチ１０１は、垂直信号線１１０を選択する。また、本駆動モードでは、スイッチ１０２，１０３は、非接続（オフ）状態とする。このようにスイッチ回路を構成することで、各列の画素１２から読み出した信号を、対応する列の列信号処理回路３２から出力することができる。
【００８４】
本駆動モードでは、列信号処理回路３２Ａ，３２Ｂは、何れも駆動状態とする。具体的には、列信号処理回路３２Ａに接続されるパワーセーブ制御信号線１０５にＨレベルの制御信号を、クリップ電圧信号線１０７にクリップ電圧ＶｃｌＡを、それぞれ供給する。また、列信号処理回路３２Ｂに接続されるパワーセーブ制御信号線１０６にはパワーセーブ制御信号線１０５と同じＨレベルの制御信号を、クリップ電圧信号線１０８にはクリップ電圧信号線１０７と同じクリップ電圧ＶｃｌＡを、それぞれ供給すればよい。
【００８５】
次に、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例について、図１０及び図１１を用いて説明する。
【００８６】
図１０には、３つの画素１２からの信号を加算平均化した信号を読み出す場合の接続状態を示している。図示する例では、第１行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列信号処理回路３２Ａ−１から出力する。また、第３行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列信号処理回路３２Ａ−３から出力する。また、第１行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列信号処理回路３２Ａ−４から出力する。また、第３行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列信号処理回路３２Ａ−６から出力する。これらの信号は、同じタイミングで読み出される。
【００８７】
具体的には、図１０に示すように、切り替えスイッチ１０１−１，１０１−７，１０１−４は垂直信号線１１０を選択し、切り替えスイッチ１０１−３，１０１−６は垂直信号線１１１を選択する。切り替えスイッチ１０１−２，１０１−５，１０１−８は、非接続（オフ）状態とする。スイッチ１０２−３，１０２−５，１０２−９，１０２−２，１０２−６，１０２−８，１０３−３，１０３−５，１０３−９，１０３−２，１０３−６，１０３−８は、接続（オン）状態とする。スイッチ１０２−１，１０２−７，１０２−４，１０２−１０，１０３−１，１０３−７，１０３−４，１０３−１０は、非接続（オフ）状態とする。
【００８８】
このようにスイッチ回路を構成することで、第１行第１列（１−１）の画素１２は、垂直信号線１１０−１及び切り替えスイッチ１０１−１を介して、列信号処理回路３２Ａ−１に接続される。第１行第３列（１−３）の画素１２は、垂直信号線１１０−３、スイッチ１０２−３及び切り替えスイッチ１０１−１を介して、列信号処理回路３２Ａ−１に接続される。第１行第５列（１−５）の画素１２は、垂直信号線１１０−５、スイッチ１０２−５，１０２−３及び切り替えスイッチ１０１−１を介して、列信号処理回路３２Ａ−１に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−１に入力される。
【００８９】
また、第３行第１列（３−１）の画素１２は、垂直信号線１１１−１、スイッチ１０３−３及び切り替えスイッチ１０１−３を介して、列信号処理回路３２Ａ−３に接続される。第３行第３列（３−３）の画素１２は、垂直信号線１１１−３及び切り替えスイッチ１０１−３を介して、列信号処理回路３２Ａ−３に接続される。第３行第５列（３−５）の画素１２は、垂直信号線１１１−５、スイッチ１０３−５及び切り替えスイッチ１０１−３を介して、列信号処理回路３２Ａ−３に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−３に入力される。
【００９０】
また、第１行第４列（１−４）の画素１２は、垂直信号線１１０−４及び切り替えスイッチ１０１−４を介して、列信号処理回路３２Ａ−４に接続される。第１行第６列（１−６）の画素１２は、垂直信号線１１０−６、スイッチ１０２−６及び切り替えスイッチ１０１−４を介して、列信号処理回路３２Ａ−４に接続される。第１行第８列（１−８）の画素１２は、垂直信号線１１０−８、スイッチ１０２−８，１０２−６及び切り替えスイッチ１０１−４を介して、列信号処理回路３２Ａ−４に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−４に入力される。
【００９１】
また、第３行第４列（３−４）の画素１２は、垂直信号線１１１−４、スイッチ１０３−６及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。第３行第６列（３−６）の画素１２は、垂直信号線１１１−６及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。第３行第８列（３−８）の画素１２は、垂直信号線１１１−８、スイッチ１０３−８及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−６に入力される。
【００９２】
このように、本駆動モードでは、列信号処理回路３２Ｂ−２，３２Ｂ−５，３２Ｂ−８は使用しないため、パワーセーブ状態とする。図１０では、パワーセーブ状態の列信号処理回路３２Ｂを視覚的に判りやすく示すために、列信号処理回路３２Ｂのブロックに網掛けを付している。
【００９３】
図１１は、図１０に記載した状態における画素１２と列読み出し回路３０Ａとの接続関係を示す等価回路図である。図中、画素１２の符号の末尾に付した括弧書きは、図１０に示した各画素１２の行番号及び列番号に対応する。クリップ回路３６Ａ，３６Ｂは、図３に示した回路構成としてもよいし、図７に示した回路構成としてもよい。
【００９４】
次に、図５及び図６のタイミングチャートを参照しつつ、図１０及び図１１に示す接続状態において第１行及び第３行の画素１２から信号を読み出す場合の駆動例を説明する。なお、第１実施形態における駆動方法と同じ部分については適宜説明を省略し、異なる部分を中心に説明する。
【００９５】
時刻ｔ０において、垂直走査回路２０から読み出し対象の行（第１行及び第３行）の駆動信号線１４に供給されている制御信号ＰＲＥＳはＨレベルであり、これら行に属する画素１２のリセットトランジスタＭ２はオン状態である。増幅トランジスタＭ３の入力ノードでもあるＦＤ部は、リセットトランジスタＭ２を介して電源電圧線に接続されており、電源電圧に応じたリセット電圧にリセットされている。
【００９６】
時刻ｔ０において、制御回路６０は、列読み出し回路３０Ａ，３０Ｂに、Ｈレベルの制御信号ＰＣ０Ｒを供給する。これにより、スイッチＳ２Ａがオン状態となり、列信号処理回路３２Ａの差動増幅回路の出力端子と反転入力端子とが短絡され、差動増幅回路がバッファ状態となる。
【００９７】
同じく時刻ｔ０において、垂直走査回路２０は、読み出し対象の行（第１行及び第３行）の駆動信号線１４に、Ｈレベルの制御信号ＰＳＥＬを供給する。これにより、読み出し対象の画素１２の増幅トランジスタＭ３は、選択トランジスタＭ４を介して対応する垂直信号線１１０，１１１に接続され、増幅トランジスタＭ３の入力ノードの電圧（リセット電圧）に応じた信号（リセット信号）を出力する。
【００９８】
これにより、第１行第１列（１−１）の画素１２、第１行第３列（１−３）の画素１２及び第１行第５列（１−５）の画素１２から出力されたリセット信号は加算平均化され、列信号処理回路３２Ａ−１に入力される。また、第３行第１列（３−１）の画素１２、第３行第３列（３−３）の画素１２及び第３行第５列（３−５）の画素１２から出力されたリセット信号は加算平均化され、列信号処理回路３２Ａ−３に入力される。また、第１行第４列（１−４）の画素１２、第１行第６列（１−６）の画素１２及び第１行第８列（１−８）の画素１２から出力されたリセット信号は加算平均化され、列信号処理回路３２Ａ−４に入力される。また、第３行第４列（３−４）の画素１２、第３行第６列（３−６）の画素１２及び第３行第８列（３−８）の画素１２から出力されたリセット信号は加算平均化され、列信号処理回路３２Ａ−６に入力される。なお、以後の説明では、加算平均化したリセット信号についても単に「リセット信号」と表記することがある。
【００９９】
次いで、時刻ｔ１において、垂直走査回路２０は、読み出し対象の行（第１行及び第３行）の制御信号ＰＲＥＳをＨレベルからＬレベルへと遷移し、リセットトランジスタＭ２をオフ状態にする。これにより、読み出し対象の画素１２の増幅トランジスタＭ３の入力ノードのリセット動作を解除する。
【０１００】
次いで、時刻ｔ２において、制御回路６０は、列読み出し回路３０Ａ，３０Ｂに供給する制御信号ＰＣ０ＲをＨレベルからＬレベルへと遷移し、スイッチＳ２Ａをオフ状態とする。これにより、容量Ｃ０Ａによってリセット信号レベルを基準電圧Ｖｒｅｆでクランプする。時刻ｔ２以降、列信号処理回路３２Ａの出力端子には、基準電圧Ｖｒｅｆにクランプオフセットレベルが加算された電圧（出力電圧Ｖｏ）が出力される。
【０１０１】
次いで、時刻ｔ５において、垂直走査回路２０は、読み出し対象の行（第１行及び第３行）の制御信号ＰＴＸをＬレベルからＨレベルへと遷移し、転送トランジスタＭ１をオン状態にする。これにより、読み出し対象の画素１２において、フォトダイオードＰＤで生じた電荷がＦＤ部へと転送される。これにより、読み出し対象の画素１２の増幅トランジスタＭ３は、選択トランジスタＭ４を介して垂直信号線１１０，１１１に接続され、ＦＤ部に転送された電荷の量に応じた増幅トランジスタＭ３の入力ノードの電圧に基づく信号（画素信号）を出力する。
【０１０２】
クリップ回路３６Ａ，３６Ｂの動作は、第１実施形態又は第２実施形態と同様である。すなわち、駆動状態とする列信号処理回路３２Ａに接続されたパワーセーブ制御信号線１０５には、Ｈレベルのパワーセーブ制御信号ＰＳＡＶＥＡを供給する。また、パワーセーブ状態とする列信号処理回路３２Ｂに接続されたパワーセーブ制御信号線１０６には、Ｌレベルのパワーセーブ制御信号ＰＳＡＶＥＢを供給する。クリップ電圧信号線１０７，１０８には、図５又は図６と同様の電圧ＶｃｌＡ，ＶｃｌＢをそれぞれ供給する。これにより、パワーセーブ状態の列信号処理回路３２Ｂからのクリップ電圧信号線を介したクロストークを抑制しつつ、複数の画素１２からの信号を加算平均化した信号を読み出すことができる。
【０１０３】
クロストーク抑制の効果は、列信号処理回路３２が列方向に沿った中心線に対して線対称ではないレイアウトを有する場合に、特に大きい。ここでは一例として、クリップ回路３６が図１２に示すレイアウトを有する場合を例に挙げ、クリップ回路３６のレイアウトがクロストークに与える影響を説明する。
【０１０４】
図１２は、列信号処理回路３２Ａ−１，３２Ａ−３，３２Ｂ−５，３２Ａ−７のクリップ回路３６部におけるレイアウトの一例を示している。Ｐ型ＭＯＳトランジスタＭ１７Ａ，Ｍ１７Ｂは、半導体基板の活性領域１３０上に配されたゲート電極１３２を含む。Ｐ型ＭＯＳトランジスタＭ１７Ａのソースは、コンタクト部１３４Ａを介して、列方向に延在する出力信号線１１６Ａに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ａのゲート電極１３２Ａは、コンタクト部１３６Ａ、導電部材１３８Ａ及びコンタクト部１４０Ａを介して、クリップ電圧信号線１０７に接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ｂのソースは、コンタクト部１３４Ｂを介して、列方向に延在する出力信号線１１６Ｂに接続されている。Ｐ型ＭＯＳトランジスタＭ１７Ｂのゲート電極１３２Ｂは、コンタクト部１３６Ｂ、導電部材１３８Ｂ及びコンタクト部１４０Ｂを介して、クリップ電圧信号線１０８に接続されている。
【０１０５】
例えば図１２に示すように、列信号処理回路３２の出力信号線１１６が列方向の中心線から偏った位置に配置されているような場合、隣接する列信号処理回路３２に与えるクロストークの影響が、左右の列信号処理回路３２で異なることがある。例えば、列信号処理回路３２Ｂ−５の出力信号線１１６Ｂの電圧が変動すると、これに伴ってＰ型ＭＯＳトランジスタＭ１７Ｂのゲート電極１３２Ｂの電圧も変動する。このとき、列信号処理回路３２Ａ−３の出力信号線１１６Ａは、列信号処理回路３２Ｂの導電部材１３８Ｂに近接して配置されているため、カップリングによって、導電部材１３８Ｂ、すなわちゲート電極１３２Ｂの電圧の変動の影響を受けやすい。特に、ゲート電極１３２Ｂがクリップ電圧信号線１０７に接続されている場合には、クリップ電圧信号線１０７を介してカップリングが強まり、列信号処理回路３２Ａ−３の出力信号線１１６Ａに与えるゲート電極１３２Ｂの電圧変動の影響が大きくなる。一方、列信号処理回路３２Ａ−７の出力信号線１１６Ａは、列信号処理回路３２Ｂ−５の出力信号線１１６Ｂやゲート電極１３２Ｂから離間しているため、列信号処理回路３２Ｂ−５からのクロストークの影響は小さい。このような場合、列信号処理回路３２Ａ−３と列信号処理回路３２Ａ−７とにおける列信号処理回路３２Ｂ−５から受けるクロストークの影響の違いが、列間のバラツキや行間のバラツキとなって画質へ影響を与えることになる。
【０１０６】
本実施形態のように、駆動状態の列信号処理回路３２Ａとパワーセーブ状態の列信号処理回路３２Ｂとに異なるクリップ電圧信号線からクリップ電圧を供給する構成とすることにより、列信号処理回路３２のレイアウトに起因する影響をも抑制することができる。
【０１０７】
レイアウトに起因する影響は、一方の側部のみにパワーセーブ状態の列信号処理回路３２が配置された列信号処理回路３２と、他方の側部のみにパワーセーブ状態の列信号処理回路３２が配置された列信号処理回路３２とが混在する場合に生じうる。換言すると、駆動状態の列信号処理回路３２が少なくとも２つ連続して配置されるような場合に生じる可能性がある。
【０１０８】
このように、本実施形態によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを効果的に抑制することができる。これにより、高精細な画像を取得しうる固体撮像装置を実現することができる。
【０１０９】
［第４実施形態］
本発明の第４実施形態による固体撮像装置及びその駆動方法について、図１３乃至図１５を用いて説明する。図１乃至図１２に示す第１乃至第３実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１３は、本実施形態による固体撮像装置の構成例を示す回路図である。図１４及び図１５は、本実施形態による固体撮像装置の駆動方法を示す回路図である。
【０１１０】
はじめに、本実施形態による固体撮像装置の構造について、図１３を用いて説明する。本実施形態による固体撮像装置は、画素アレイ１０の各列の複数の画素１２が２つのグループに分けられており、それぞれのグループが異なる垂直信号線に接続されている点で、第３実施形態による固体撮像装置と同様である。本実施形態による固体撮像装置が第３実施形態による固体撮像装置と異なる点は、列読み出し回路３０が、垂直信号線と同じ数の列信号処理回路３２を有していることである。
【０１１１】
４行×８列に配列された画素１２を例にして説明すると、図１３に示すように、８つの列にそれぞれ２本の垂直信号線１１０，１１１が配されており、全部で１６本の垂直信号線１１０，１１１が設けられている。列読み出し回路３０Ａ，３０Ｂは、それぞれ８個の列信号処理回路３２Ａ，３２Ｂを有しており、列信号処理回路３２Ａ，３２Ｂの数は全部で１６個となっている。画素１２と列信号処理回路３２とを接続するスイッチ回路の構成が第１乃至第３実施形態の固体撮像装置とは異なっているが、基本的な動作は第１乃至第３実施形態による固体撮像装置と同様である。
【０１１２】
図１３において、奇数列の垂直信号線１１０，１１１は、列読み出し回路３０Ａに接続されている。また、偶数列の垂直信号線１１０，１１１は、列読み出し回路３０Ｂに接続されている。本実施形態では、列読み出し回路３０Ａが、第３列及び第４列に対応する位置に列信号処理回路３２Ａを有し、他の列に対応する位置に列信号処理回路３２Ｂを有する場合を想定する。また、列読み出し回路３０Ｂが、第５列及び第６列に対応する位置に列信号処理回路３２Ａを有し、他の列に対応する位置に列信号処理回路３２Ｂを有する場合を想定する。
【０１１３】
同じ列読み出し回路３０Ａ，３０Ｂに接続された垂直信号線１１０のうち、隣接する垂直信号線１１０の間にはスイッチ１０２がそれぞれ設けられている。また、同じ列読み出し回路３０Ａ，３０Ｂに接続された垂直信号線１１１のうち、隣接する垂直信号線１１１の間にはスイッチ１０３がそれぞれ設けられている。例えば、垂直信号線１１０−１と垂直信号線１１０−３との間には、スイッチ１０２−３が設けられている。また、垂直信号線１１１−２と垂直信号線１１１−４との間には、スイッチ１０３−４が設けられている。スイッチ１０２，１０３は、図３及び図７のスイッチＳ３に対応するスイッチである。
【０１１４】
隣接するスイッチ１０２の間のノード及び隣接するスイッチ１０３の間のノードには、これらのノードのうちの一方を選択して列信号処理回路３２に接続する切り替えスイッチ１０１が、それぞれ２つ設けられている。例えば、スイッチ１０２−１，１０２−３間及びスイッチ１０３−１，１０３−３間のノードには、列信号処理回路３２Ｂ−１に接続する切り替えスイッチ１０１−１と、列信号処理回路３２Ｂ−２に接続する切り替えスイッチ１０１−２とが接続されている。また、スイッチ１０２−４，１０２−６間及びスイッチ１０３−４，１０３−６間のノードには、列信号処理回路３２Ｂ−４に接続する切り替えスイッチ１０１−４と、列信号処理回路３２Ａ−５に接続する切り替えスイッチ１０１−５とが接続されている。
【０１１５】
次に、本実施形態による固体撮像装置の駆動方法について、図１４及び図１５を用いて説明する。ここでは、２行分の各列の画素信号を対応する列信号処理回路３２から出力する駆動例と、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例とを説明する。
【０１１６】
まず、２行分の各列の画素信号を対応する列信号処理回路３２に一時に出力する駆動例について、図１４を用いて説明する。図１４には、第１行目の各列の画素１２及び第３行目の各列の画素１２から信号を読み出す場合の接続状態を示している。この場合、奇数列の切り替えスイッチ１０１は、スイッチ１０２間のノードへの接続を選択し、偶数列の切り替えスイッチは、スイッチ１０３間のノードへの接続を選択する。また、本駆動モードでは、総てのスイッチ１０２，１０３は、非接続（オフ）状態とする。
【０１１７】
このようにスイッチ回路を構成することで、２つの行（ここでは第１行及び第３行）の総ての画素１２の信号を、それぞれ別々の列信号処理回路３２から一時に出力することができる。すなわち、第１行の第１列、第３列、第５列及び第７列の画素１２の信号は、列読み出し回路３０Ａの列信号処理回路３２Ｂ−１、列信号処理回路３２Ａ−３、列信号処理回路３２Ｂ−５及び列信号処理回路３２Ｂ−７から、それぞれ出力することができる。第１行の第２列、第４列、第６列及び第８列の画素１２の信号は、列読み出し回路３０Ｂの列信号処理回路３２Ｂ−３、列信号処理回路３２Ａ−５、列信号処理回路３２Ｂ−７及び列信号処理回路３２Ｂ−９（不図示）から、それぞれ出力することができる。第３行第１列、第３行第３列、第３行第５列、第３行第７列の画素１２の信号は、列読み出し回路３０Ａの列信号処理回路３２Ｂ−２、列信号処理回路３２Ａ−４、列信号処理回路３２Ｂ−６、列信号処理回路３２Ｂ−８から、それぞれ出力することができる。第３行第２列、第３行第４列、第３行第６列、第３行第８列の画素１２の信号は、列読み出し回路３０Ｂの列信号処理回路３２Ｂ−２、列信号処理回路３２Ｂ−４、列信号処理回路３２Ａ−６、列信号処理回路３２Ｂ−８から、それぞれ出力することができる。
【０１１８】
本駆動モードでは、列信号処理回路３２Ａ，３２Ｂは、何れも駆動状態とする。具体的には、列信号処理回路３２Ａに接続されるパワーセーブ制御信号線１０５にＨレベルの制御信号を、クリップ電圧信号線１０７に電圧ＶｃｌＡを、それぞれ供給する。また、列信号処理回路３２Ｂに接続されるパワーセーブ制御信号線１０６にはパワーセーブ制御信号線１０５と同じＨレベルの制御信号を、クリップ電圧信号線１０８にはクリップ電圧信号線１０７と同じ電圧ＶｃｌＡを供給すればよい。
【０１１９】
次に、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例について、図１５を用いて説明する。
【０１２０】
図１５には、３つの画素１２からの信号を加算平均化した信号を読み出す場合の接続状態を示している。図示する例では、第１行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−３から出力する。また、第３行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−４から出力する。また、第１行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ｂの列信号処理回路３２Ａ−５から出力する。また、第３行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ｂの列信号処理回路３２Ａ−６から出力する。これらの信号は、同じタイミングで読み出される。
【０１２１】
具体的には、図１５に示すように、列読み出し回路３０Ａの切り替えスイッチ１０１−３及び列読み出し回路３０Ｂの切り替えスイッチ１０１−５は、スイッチ１０２間のノードへの接続を選択する。列読み出し回路３０Ａの切り替えスイッチ１０１−４及び列読み出し回路３０Ｂの切り替えスイッチ１０１−６は、スイッチ１０３間のノードへの接続を選択する。他の切り替えスイッチ１０１は、非接続（オフ）状態とする。スイッチ１０２−２，１０３−２，１０２−３，１０３−３，１０２−５，１０３−５，１０２−６，１０３−６，１０２−８，１０３−８，１０２−９，１０３−９は、接続（オン）状態とする。スイッチ１０２−１，１０３−１，１０２−４，１０３−４，１０２−７，１０３−７は、非接続（オフ）状態とする。
【０１２２】
このようにスイッチ回路を構成することで、第１行第１列の画素１２は、垂直信号線１１０−１、スイッチ１０２−３及び列読み出し回路３０Ａの切り替えスイッチ１０１−３を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−３に接続される。第１行第３列の画素１２は、垂直信号線１１０−３及び列読み出し回路３０Ａの切り替えスイッチ１０１−３を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−３に接続される。第１行第５列の画素１２は、垂直信号線１１０−５、スイッチ１０２−５及び列読み出し回路３０Ａの切り替えスイッチ１０１−３を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−３に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列読み出し回路３０Ａの列信号処理回路３２Ａ−３に入力される。
【０１２３】
また、第３行第１列の画素１２は、垂直信号線１１１−１、スイッチ１０３−３及び列読み出し回路３０Ａの切り替えスイッチ１０１−４を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−４に接続される。第３行第３列の画素１２は、垂直信号線１１１−３及び列読み出し回路３０Ａの切り替えスイッチ１０１−４を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−４に接続される。第３行第５列目の画素１２は、垂直信号線１１１−５、スイッチ１０３−５及び列読み出し回路３０Ａの切り替えスイッチ１０１−４を介して、列読み出し回路３０Ａの列信号処理回路３２Ａ−４に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列読み出し回路３０Ａの列信号処理回路３２Ａ−４に入力される。
【０１２４】
また、第１行第４列の画素１２は、垂直信号線１１０−４及び列読み出し回路３０Ｂの切り替えスイッチ１０１−５を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−５に接続される。第１行第６列の画素１２は、垂直信号線１１０−６、スイッチ１０２−６及び列読み出し回路３０Ｂの切り替えスイッチ１０１−５を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−５に接続される。第１行第８列の画素１２は、垂直信号線１１０−８、スイッチ１０２−８，１０２−６及び列読み出し回路３０Ｂの切り替えスイッチ１０１−５を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−５に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列読み出し回路３０Ｂの列信号処理回路３２Ａ−５に入力される。
【０１２５】
また、第３行第４列の画素１２は、垂直信号線１１１−４、スイッチ１０３−６及び列読み出し回路３０Ｂの切り替えスイッチ１０１−６を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−６に接続される。第３行第６列の画素１２は、垂直信号線１１１−６及び列読み出し回路３０Ｂの切り替えスイッチ１０１−６を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−６に接続される。第３行第８列の画素１２は、垂直信号線１１１−８、スイッチ１０３−８及び列読み出し回路３０Ｂの切り替えスイッチ１０１−６を介して、列読み出し回路３０Ｂの列信号処理回路３２Ａ−６に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列読み出し回路３０Ｂの列信号処理回路３２Ａ−６に入力される。
【０１２６】
このように、本駆動モードでは、列読み出し回路３０Ａの列信号処理回路３２Ｂ−１，３２Ｂ−２，３２Ｂ−５，３２Ｂ−６，３２Ｂ−７，３２Ｂ−８は使用しない。また、列読み出し回路３０Ｂの列信号処理回路３２Ｂ−１，３２Ｂ−２，３２Ｂ−３，３２Ｂ−４，３２Ｂ−７，３２Ｂ−８は、使用しない。このため、これら列信号処理回路３２Ｂは、パワーセーブ状態とする。図１５では、パワーセーブ状態の列信号処理回路３２Ｂを視覚的に判りやすく示すために、列信号処理回路３２Ｂのブロックに網掛けを付している。
【０１２７】
本駆動モードは、図５又は図６のタイミングチャートに従って、第３実施形態の場合と同様にして実施することができる。
【０１２８】
クリップ回路３６Ａ，３６Ｂの動作も、第１乃至第３実施形態と同様である。すなわち、駆動状態とする列信号処理回路３２Ａに接続されたパワーセーブ制御信号線１０５には、Ｈレベルのパワーセーブ制御信号ＰＳＡＶＥＡを供給する。また、パワーセーブ状態とする列信号処理回路３２Ｂに接続されたパワーセーブ制御信号線１０６には、Ｌレベルのパワーセーブ制御信号ＰＳＡＶＥＢを供給する。クリップ電圧信号線１０７，１０８には、図５又は図６と同様の電圧ＶｃｌＡ，ＶｃｌＢをそれぞれ供給する。これにより、パワーセーブ状態の列信号処理回路３２Ｂからのクリップ電圧信号線を介したクロストークを抑制しつつ、複数の画素１２からの信号を加算平均化した信号を読み出すことができる。
【０１２９】
このように、本実施形態によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを効果的に抑制することができる。これにより、高精細な画像を取得しうる固体撮像装置を実現することができる。
【０１３０】
［第５実施形態］
本発明の第５実施形態による固体撮像装置及びその駆動方法について、図１６乃至図１８を用いて説明する。図１乃至図１５に示す第１乃至第４実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１６は、本実施形態による固体撮像装置の構成例を示す回路図である。図１７及び図１８は、本実施形態による固体撮像装置の駆動方法を示す回路図である。
【０１３１】
はじめに、本実施形態による固体撮像装置の構造について、図１６を用いて説明する。本実施形態による固体撮像装置は、画素アレイ１０の各列の複数の画素１２が複数のグループに分けられており、それぞれのグループが異なる垂直信号線に接続されている点で、第４実施形態による固体撮像装置と同様である。本実施形態による固体撮像装置が第４実施形態による固体撮像装置と異なる点は、各列の複数の画素１２を４つのグループに分けていることである。
【０１３２】
４行×８列に配列された画素１２を例にして説明すると、図１６に示すように、８つの列にそれぞれ４本の垂直信号線１１０，１１１，１２０，１２１が配されており、全部で３２本の垂直信号線１１０，１１１，１２０，１２１が設けられている。列読み出し回路３０Ａは、１６個の列信号処理回路３２Ａ，３２Ｂを有している。図面の簡略化のために図１６では記載を省略しているが、垂直信号線１２０，１２１に接続される列読み出し回路３０Ｂ（不図示）が更に設けられている。この列読み出し回路３０Ｂは、列読み出し回路３０Ａと同様の回路構成からなり、１６個の列信号処理回路３２Ａ，３２Ｂを有している。したがって、列信号処理回路３２Ａ，３２Ｂの数は、全部で３２個となる。画素１２と列信号処理回路３２とを接続する回路における切り替えスイッチの構成が第１乃至第４実施形態の固体撮像装置とは異なっているが、基本的な動作は第１乃至第４実施形態による固体撮像装置と同様である。
【０１３３】
同じ列読み出し回路３０Ａ，３０Ｂに接続された垂直信号線１１０のうち、隣接する奇数列の垂直信号線１１０の間及び隣接する偶数列の垂直信号線１１１の間には、直列に２つのスイッチ１０２がそれぞれ設けられている。同様に、隣接する奇数列の垂直信号線１２０の間及び隣接する偶数列の垂直信号線１２１の間には、直列に２つのスイッチ１０３がそれぞれ設けられている。
【０１３４】
奇数列の垂直信号線１１０とスイッチ１０２との間のノード及び奇数列の垂直信号線１１１とスイッチ１０３との間のノードには、これらのノードのうちの一方を選択して列信号処理回路３２に接続する切り替えスイッチ１０１が、それぞれ２つ設けられている。例えば、垂直信号線１１０−１とスイッチ１０２−３との間のノード及び垂直信号線１１１−１とスイッチ１０３−３との間のノードには、切り替えスイッチ１０１−１と切り替えスイッチ１０１−２とが接続されている。切り替えスイッチ１０１−１は列信号処理回路３２Ｂ−１に接続するノードを切り替えるスイッチであり、切り替えスイッチ１０１−２は列信号処理回路３２Ｂ−２に接続するノードを切り替えるスイッチである。
【０１３５】
偶数列の垂直信号線１１０とスイッチ１０２との間のノード及び偶数列の垂直信号線１１１とスイッチ１０３との間のノードには、これらのノードのうちの一方を選択して列信号処理回路３２に接続する切り替えスイッチ１０１が、それぞれ２つ設けられている。例えば、垂直信号線１１０−６とスイッチ１０２−１４との間のノード及び垂直信号線１１１−６とスイッチ１０３−１４との間のノードには、切り替えスイッチ１０１−１１と切り替えスイッチ１０１−１２とが接続されている。切り替えスイッチ１０１−１１は列信号処理回路３２Ａ−１１に接続するノードを切り替えるスイッチであり、切り替えスイッチ１０１−１２は列信号処理回路３２Ａ−１２に接続するノードを切り替えるスイッチである。
【０１３６】
次に、本実施形態による固体撮像装置の駆動方法について、図１７及び図１８を用いて説明する。ここでは、４行分の各列の画素信号を対応する列信号処理回路３２から出力する駆動例と、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例とを説明する。
【０１３７】
まず、４行分の各列の画素信号を対応する列信号処理回路３２に一時に出力する駆動例について、図１７を用いて説明する。図１７には、４行分の画素１２からの信号を一時に読み出す場合の接続状態を示している。なお、垂直信号線１２０，１２１に接続された画素１２からの読み出しは、図示しない列信号処理回路３２Ｂにより、後述する列信号処理回路３２Ａにおける読み出し動作と同様にして実施される。
【０１３８】
本駆動モードでは、奇数列の垂直信号線１１０とスイッチ１０２との間及び奇数列の垂直信号線１１１とスイッチ１０３との間のノードに接続された２つの切り替えスイッチ１０１は、各ノードがそれぞれ別の列信号処理回路３２に接続されるように駆動する。同様に、偶数列の垂直信号線１１０とスイッチ１０２との間のノード及び偶数列の垂直信号線１１１とスイッチ１０３との間のノードに接続された２つの切り替えスイッチ１０１は、各ノードがそれぞれ別の列信号処理回路３２に接続されるように駆動する。また、総てのスイッチ１０２，１０３は、非接続（オフ）状態とする。
【０１３９】
このようにスイッチ回路を構成することで、４つの行（ここでは第１行から第４行）の総ての画素１２の信号を、それぞれ別々の列信号処理回路３２から一時に出力することができる。例えば、第１行の第１列、第３列、第５列及び第７列の画素１２の信号は、列読み出し回路３０Ａの列信号処理回路３２Ｂ−１、列信号処理回路３２Ａ−５、列信号処理回路３２Ｂ−９及び列信号処理回路３２Ｂ−１３から、それぞれ出力することができる。また、第２行の第２列、第４列、第６列及び第８列の画素１２の信号は、列読み出し回路３０Ａの列信号処理回路３２Ｂ−３、列信号処理回路３２Ｂ−７、列信号処理回路３２Ａ−１１及び列信号処理回路３２Ｂ−１５から、それぞれ出力することができる。
【０１４０】
本駆動モードでは、列信号処理回路３２Ａ，３２Ｂは、何れも駆動状態とする。具体的には、列信号処理回路３２Ａに接続されるパワーセーブ制御信号線１０５にＨレベルの制御信号を、クリップ電圧信号線１０７に電圧ＶｃｌＡを、それぞれ供給する。また、列信号処理回路３２Ｂに接続されるパワーセーブ制御信号線１０６にはパワーセーブ制御信号線１０５と同じＨレベルの制御信号を、クリップ電圧信号線１０８にはクリップ電圧信号線１０７と同じ電圧ＶｃｌＡを供給すればよい。
【０１４１】
次に、複数の画素の画素信号を加算平均化して一部の列信号処理回路３２から出力する駆動例について、図１８を用いて説明する。
【０１４２】
図１８には、３つの画素１２からの信号を加算平均化した信号を読み出す場合の接続状態を示している。図示する例では、第１行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−５から出力する。また、第３行目の第１列、第３列及び第５列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−６から出力する。また、第２行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−１１から出力する。また、第３行目の第４列、第６列及び第８列の画素１２の信号を加算平均化した信号を、列読み出し回路３０Ａの列信号処理回路３２Ａ−１２から出力する。図示しない列読み出し回路３０Ｂにおいても、同様の読み出し動作が行われる。これらの信号は、同じタイミングで読み出される。
【０１４３】
具体的には、列読み出し回路３０Ａの第３列及び第６列に対応する２つの切り替えスイッチ１０１は、一方が垂直信号線１１０側のノードを選択し、他方が垂直信号線１１１側のノードを選択するように設定する。図１８の例では、奇数の枝番を付した切り替えスイッチ１０１（１０１−５，１０１−１１）が垂直信号線１１０側のノードを選択し、偶数の枝番を付した切り替えスイッチ１０１（１０１−６，１０１−１２）が垂直信号線１１１側のノードを選択している。他の切り替えスイッチ１０１は、非接続（オフ）状態とする。また、スイッチ１０２−１，１０３−１，１０２−８，１０３−８，１０２−１１，１０３−１１，１０２−１５，１０３−１５，１０２−１７，１０３−１７，１０２−１８，１０３−１８は、非接続（オフ）状態とする。他のスイッチ１０２，１０３は、接続（オン）状態とする。
【０１４４】
このようにスイッチ回路を構成することで、第１行第１列の画素１２は、垂直信号線１１０−１、スイッチ１０２−３，１０２−５及び切り替えスイッチ１０１−５を介して、列信号処理回路３２Ａ−５に接続される。第１行第３列の画素１２は、垂直信号線１１０−３及び切り替えスイッチ１０１−５を介して、列信号処理回路３２Ａ−５に接続される。第１行第５列の画素１２は、垂直信号線１１０−５、スイッチ１０２−９，１０２−７及び切り替えスイッチ１０１−５を介して、列信号処理回路３２Ａ−５に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−５に入力される。
【０１４５】
また、第３行第１列の画素１２は、垂直信号線１１１−１、スイッチ１０３−３，１０３−５及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。第３行第３列目の画素１２は、垂直信号線１１１−３及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。第３行第５列の画素１２は、垂直信号線１１１−５、スイッチ１０３−９，１０３−７及び切り替えスイッチ１０１−６を介して、列信号処理回路３２Ａ−６に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−６に入力される。
【０１４６】
また、第２行第４列の画素１２は、垂直信号線１１０−４、スイッチ１０２−１０，１０２−１２及び切り替えスイッチ１０１−１１を介して、列信号処理回路３２Ａ−１１に接続される。第２行第６列の画素１２は、垂直信号線１１０−６及び切り替えスイッチ１０１−１１を介して、列信号処理回路３２Ａ−１１に接続される。第２行第８列の画素１２は、垂直信号線１１０−８、スイッチ１０２−１６，１０２−１４及び切り替えスイッチ１０１−１１を介して、列信号処理回路３２Ａ−１１に接続される。したがって、これら画素１２からの出力信号は加算平均化されて列信号処理回路３２Ａ−１１に入力される。
【０１４７】
また、第４行第４列の画素１２は、垂直信号線１１１−４、スイッチ１０３−１０，１０３−１２及び切り替えスイッチ１０１−１２を介して、列信号処理回路３２Ａ−１２に接続される。第４行第６列の画素１２は、垂直信号線１１１−６及び切り替えスイッチ１０１−１２を介して、列信号処理回路３２Ａ−１２に接続される。第４行第８列の画素１２は、垂直信号線１１１−８、スイッチ１０３−１６，１０３−１４及び切り替えスイッチ１０１−１２を介して、列信号処理回路３２Ａ−１２に接続される。したがって、これら画素１２からの出力信号は加算平均かされて列信号処理回路３２Ａ−１２に入力される。
【０１４８】
このように、本駆動モードでは、列信号処理回路３２Ｂ−１，３２Ｂ−２，３２Ｂ−３、３２Ｂ−４，３２Ｂ−７，３２Ｂ−８，３２Ｂ−９，３２Ｂ−１０，３２Ｂ−１３，３２Ｂ−１４，３２Ｂ−１５，３２Ｂ−１６は、使用しない。このため、これら列信号処理回路３２Ｂは、パワーセーブ状態とする。図１８では、パワーセーブ状態の列信号処理回路３２Ｂを視覚的に判りやすく示すために、列信号処理回路３２Ｂのブロックに網掛けを付している。
【０１４９】
本駆動モードは、図５又は図６のタイミングチャートに従って、第３実施形態の場合と同様にして実施することができる。
【０１５０】
クリップ回路３６Ａ，３６Ｂの動作も、第１乃至第４実施形態と同様である。すなわち、駆動状態とする列信号処理回路３２Ａに接続されたパワーセーブ制御信号線１０５には、Ｈレベルのパワーセーブ制御信号ＰＳＡＶＥＡを供給する。また、パワーセーブ状態とする列信号処理回路３２Ｂに接続されたパワーセーブ制御信号線１０６には、Ｌレベルのパワーセーブ制御信号ＰＳＡＶＥＢを供給する。クリップ電圧信号線１０７，１０８には、図５又は図６と同様の電圧ＶｃｌＡ，ＶｃｌＢをそれぞれ供給する。これにより、パワーセーブ状態の列信号処理回路３２Ｂからのクリップ電圧信号線を介したクロストークを抑制しつつ、複数の画素１２からの信号を加算平均した信号を読み出すことができる。
【０１５１】
このように、本実施形態によれば、パワーセーブしない列信号処理回路とパワーセーブする列信号処理回路との間のクロストークを効果的に抑制することができる。これにより、高精細な画像を取得しうる固体撮像装置を実現することができる。
【０１５２】
［第６実施形態］
本発明の第６実施形態による撮像システムについて、図１９を用いて説明する。図１乃至図１８に示す第１乃至第５実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図１９は、本実施形態による撮像システムの構成を示すブロック図である。
【０１５３】
上記第１乃至第５実施形態で述べた固体撮像装置は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、例えば、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどが挙げられる。図１９に、上述の実施形態に記載の固体撮像装置を適用したデジタルスチルカメラの例を示す。
【０１５４】
図１９に例示した撮像システム２００は、固体撮像装置１００、被写体の光学像を固体撮像装置１００に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズの保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、固体撮像装置１００に光を集光する光学系である。固体撮像装置１００は、第１乃至第５実施形態で説明した固体撮像装置１００である。
【０１５５】
撮像システム２００は、また、固体撮像装置１００より出力される出力信号の処理を行う出力信号処理部２０８を有する。出力信号処理部２０８は、必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。出力信号処理部２０８は、固体撮像装置１００より出力される出力信号に対してＡＤ変換処理を実施する機能を備えていてもよい。この場合、固体撮像装置１００の列信号処理回路３２は、必ずしもＡＤ変換回路を有する必要はない。
【０１５６】
撮像システム２００は、更に、画像データを一時的に記憶するためのバッファメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
【０１５７】
更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、固体撮像装置１００と出力信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は、少なくとも固体撮像装置１００と、固体撮像装置１００から出力された出力信号を処理する出力信号処理部２０８とを有すればよい。全体制御・演算部２１８及びタイミング発生部２２０は、固体撮像装置１００の制御回路６０の機能の一部又は全部を実施するように構成してもよい。
【０１５８】
固体撮像装置１００は、画像用信号を出力信号処理部２０８に出力する。出力信号処理部２０８は、固体撮像装置１００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、出力信号処理部２０８は、画像用信号を用いて、画像を生成する。
【０１５９】
第１乃至第５実施形態による固体撮像装置１００を用いて撮像システムを構成することにより、一部の列信号処理回路をパワーセーブ状態とした駆動モードで撮像を行う場合にも、パワーセーブ状態の列信号処理回路からの影響を抑制することができる。これにより、より良質の画像が取得可能な低消費電力の撮像システムを実現することができる。
【０１６０】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１６１】
例えば、上記実施形態では、一部の列信号処理回路をパワーセーブ状態とする駆動モードとして、複数の画素の画素信号を加算平均化する場合を示したが、一部の列信号処理回路をパワーセーブ状態とする駆動モードは、これに限定されるものではない。例えば、画素アレイを構成する画素のうち一部の画素を間引きして信号の読み出しを行う場合に、間引きした画素に対応する列信号読み出し回路をパワーセーブ状態とする場合にも、第１乃至第５実施形態と同様の駆動方法を適用することができる。
【０１６２】
また、上記実施形態では、列信号処理回路をパワーセーブ状態とする例として、増幅回路の差動増幅回路をパワーセーブ状態とする場合の例を示したが、本発明を適用可能な回路は、増幅回路に限定されるものではない。例えば、ＡＤ変換回路のコンパレータを構成する差動増幅回路をパワーセーブ状態に制御する場合にも、本発明を適用可能である。
【０１６３】
また、上記第１及び第２実施形態では２つの画素の画素信号を加算平均化する例を、第３乃至第５実施形態では３つの画素の画素信号を加算平均化する例を説明したが、加算平均化する画素の数は、必要に応じて自由に設定することができる。
【０１６４】
また、上記第３及び第４実施形態では２行分の画素を一時に読み出す例を、第５実施形態では４行分の画素を一時に読み出す例を説明したが、一時に読み出す行数は、必要に応じて自由に設定することができる。垂直信号線及び列信号読み出し回路の数やそれらの接続は、一時に読み出す行数に応じて適宜設定することができる。
【０１６５】
また、上記第１乃至第５実施形態では、同じ行に属する画素の画素信号を加算平均化する例を示したが、同じ列に属する画素の画素信号を加算平均化するようにしてもよい。また、複数行及び複数列に属する複数の画素の画素信号を加算平均化するようにしてもよい。
【０１６６】
また、図３及び図７に示した列信号処理回路３２の回路構成は一例であり、本発明の固体撮像装置に適用可能な列信号処理回路３２はこれらに限定されるものではない。例えば、増幅回路３４の回路構成は、図示するものに限定されるものではなく、固体撮像装置に使用される様々な態様の増幅回路を適用可能である。また、列信号処理回路３２は、ＡＤ変換回路やサンプルホールド回路等を更に備えてもよい。
【０１６７】
また、図２に示した画素１２の回路構成は一例であり、本発明の固体撮像装置に適用可能な画素回路はこれに限定されるものではない。
【０１６８】
また、第６実施形態に示した撮像システムは、本発明の固体撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の固体撮像装置を適用可能な撮像システムは図１９に示した構成に限定されるものではない。
【０１６９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１７０】
１０…画素アレイ
１２…画素
２０…垂直走査回路
３０Ａ，３０Ｂ…列読み出し回路
３２Ａ，３２Ｂ…列信号処理回路
５０…水平走査回路
６０…制御回路
７０…出力回路
１００…固体撮像装置
１０５，１０６…パワーセーブ制御信号線
１０７，１０８…クリップ電圧信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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