(57)【特許請求の範囲】
【請求項１】
第１の半導体装置と第２の半導体装置を有する制御装置であって、
前記第１の半導体装置は、
負荷を駆動する駆動回路と、
レジスタと、
前記第１の半導体装置を識別する情報を示すＩＤデータを記憶する第１の不揮発性メモリと、
前記ＩＤデータを前記第２の半導体装置へ送信し、前記ＩＤデータに対応するトリミングデータを前記第２の半導体装置から受信し、前記レジスタに記憶する第１のインターフェース回路と、
前記レジスタに記憶される前記トリミングデータに基づいて調整されるアナログ回路と、を備え、
第２の半導体装置は、
前記ＩＤデータに対応する前記トリミングデータを記憶し、前記駆動回路から離れて配置される第２の不揮発性メモリと、
前記第１のインターフェース回路から受信した前記ＩＤデータに対応し、前記第２の不揮発性メモリに記憶される前記トリミングデータを前記第１のインターフェース回路へ送信する第２のインターフェース回路と、を備える
ことを特徴とする制御装置。
【請求項２】
請求項１に記載の制御装置であって、
前記第１の不揮発性メモリは、ヒューズ型ＰＲＯＭである
ことを特徴とする制御装置。
【請求項３】
請求項２に記載の制御装置であって、
前記第１のインターフェース回路は、
前記第１の不揮発性メモリに記憶される前記ＩＤデータを前記第２のインターフェース回路へ送信し、
前記第２のインターフェース回路は、
前記ＩＤデータを前記第１のインターフェース回路から受信し、受信した前記ＩＤデータを書込み装置へ送信し、前記書込み装置から前記ＩＤデータに対応する前記トリミングデータを受信し、受信した前記トリミングデータを前記第２の不揮発性メモリに記憶する
ことを特徴とする制御装置。
【請求項４】
請求項１に記載の制御装置であって、
前記第１の半導体装置は、
前記第２の半導体装置よりも高温なところに配置される
ことを特徴とする制御装置。
【請求項５】
請求項１に記載の制御装置に接続される書込み装置であって、
前記第１の半導体装置を識別する情報を示す前記ＩＤデータと前記第１の半導体装置に用いる前記トリミングデータとを対応付けて記憶する記憶装置と、
前記ＩＤデータを受信し、受信した前記ＩＤデータに対応する前記トリミングデータを前記記憶装置から読み出し、読み出した前記トリミングデータを前記第２の半導体装置に送信して前記第２の半導体装置の前記第２の不揮発性メモリに記憶させる通信装置と、
を備える書込み装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置及び書込み装置に関する。
【背景技術】
【０００２】
車両に搭載される電子制御ユニットは、各種制御対象が電子制御されるに従って、電気信号を機械的運動や油圧に変換するためにモータやソレノイドなどの電動アクチュエータが広く用いられるようになっている。これらの電動アクチュエータを駆動するために、半導体集積回路（ＩＣ）が用いられる。駆動回路とアナログ回路やデジタル回路などから構成される制御回路は、半導体集積回路の同一チップ上に配置される。
【０００３】
半導体装置に搭載されているアナログ回路の多くは、様々な要因によりその特性を大きく変化させ、仕様で許容される範囲を外れる恐れがある。その対策として、温度依存特性などを量産出荷前にトリミングする手法がある。
【０００４】
トリミングデータを半導体装置内部に格納するために、ＥＥＰＲＯＭ 、ＦＬＡＳＨ 等の不揮発性メモリを用いることが一般的である。（例えば、特許文献１参照）
また、半導体製造技術による素子の微細化とそれに伴う電源の低電圧化によって、アナログ回路を構成する素子(トランジスタやキャパシタなど)の特性ばらつきが増大している。そのため、素子を小さくし、なおかつ、素子の特性ばらつきを抑える必要があることと、１つの半導体装置に搭載されるアナログ回路ブロック数が増加していることにより、１つの半導体装置として必要なトリミングビット数は増加傾向である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前記の駆動回路はＬＤＭＯＳ(Laterally Diffused MOS)等のパワーＭＯＳから構成され、駆動電圧は数十Ｖ〜数百Ｖ、駆動電流は数Ａ程度となり、駆動回路での損失による発熱により、駆動回路を搭載したＩＣ全体の温度が上昇する。
【０００７】
駆動回路のパワーＭＯＳのオン抵抗および駆動回路を搭載した半導体装置の実装状態に依存するが、例えば、オン抵抗０．１Ω、熱抵抗が１０℃/Ｗ、駆動電流１０Ａ、駆動回路がオン状態一定の場合、１００℃温度上昇する。
【０００８】
一方で、不揮発性メモリであるＥＥＰＲＯＭ 、ＦＬＡＳＨ、ＯＴＰ（One Time Programmable）メモリ等において、放置しておくことで、０データが１データに化けてしまう、もしくは１データが０データに化けてしまうデータ保持不良モードが存在する。これらのデータ化けはフローティングゲートからの電子の引き抜き（チャージロス）により発生し、熱の影響が大きく、高温であるほどデータ保持特性が悪化することが知られている。
【０００９】
そのため、不揮発性メモリに記憶されるトリミングデータが熱により消失する懸念があった。
【００１０】
本発明の目的は、不揮発性メモリに記憶されるトリミングデータが熱により消失することを防止することができる制御装置及び書込み装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一例は、第１の半導体装置と第２の半導体装置を有する制御装置であって、前記第１の半導体装置は、負荷を駆動する駆動回路と、レジスタと、前記第１の半導体装置を識別する情報を示すＩＤデータを記憶する第１の不揮発性メモリと、前記ＩＤデータを前記第２の半導体装置へ送信し、前記ＩＤデータに対応するトリミングデータを前記第２の半導体装置から受信し、前記レジスタに記憶する第１のインターフェース回路と、前記レジスタに記憶される前記トリミングデータに基づいて調整されるアナログ回路と、を備え、第２の半導体装置は、前記ＩＤデータに対応する前記トリミングデータを記憶し、前記駆動回路から離れて配置される第２の不揮発性メモリと、前記第１のインターフェース回路から受信した前記ＩＤデータに対応し、前記第２の不揮発性メモリに記憶される前記トリミングデータを前記第１のインターフェース回路へ送信する第２のインターフェース回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、不揮発性メモリに記憶されるトリミングデータが熱により消失することを防止することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態である制御装置の構成を示すブロック図である。
【図２】図１に示す実施形態の書込み装置によるトリミングデータの書込みフローの例である。
【図３】図１に示す実施形態のアナログ回路の例である。
【図４】図３に示す実施形態のトリミング回路の例である。
【図５】図１に示す実施形態の制御装置による負荷駆動の構成を示すブロック図の例である。
【図６】図５に示す実施形態の変形例である。
【図７】本発明の第２の実施形態である半導体装置及びそれを用いる制御装置の構成を示すブロック図である。
【図８】図１および図７に示す実施形態のＩＤデータのコード仕様の例である。
【図９】図１および図７に示す書込み装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、図面を用いて、本発明の第１〜第２の実施形態による制御装置（車載電子制御ユニット）等の構成及び動作について説明する。なお、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１５】
（第１の実施形態）
本発明の第１の実施形態では、駆動回路を有する半導体装置のトリミングデータの格納先として、高温でデータ保持不良モードを有する不揮発性メモリの使用の回避を可能とし、信頼性向上が可能な半導体装置及びそれを用いる制御装置の構成及び動作について説明する。
【００１６】
図１は本発明の実施形態である制御装置１００の全体構成を示す図である。
【００１７】
図１に示す制御装置１００は半導体装置１（第１の半導体装置）と半導体装置２（第２の半導体装置）より構成される。半導体装置１は、負荷を駆動する駆動回路１１と不揮発性メモリ１２とレジスタ１３とアナログ回路１４とインターフェース回路１５とを備え、半導体装置１の不揮発性メモリ１２にＩＤデータを保持（記憶）する。ここで、ＩＤデータは、半導体装置１（第１の半導体装置）を識別する情報である。
【００１８】
半導体装置２は不揮発性メモリ２１とインターフェース回路２２とを備える。半導体装置２の不揮発性メモリ２１に対する書込み装置３により、半導体装置１のＩＤデータに対応したアナログ回路１４のトリミングデータは半導体装置２の不揮発性メモリ２１に保持される。半導体装置１のインターフェース回路１５と半導体装置２のインターフェース回路２２との通信手段４により、アナログ回路１４のトリミングデータは半導体装置１のレジスタ１３に保持される。アナログ回路１４は、レジスタ１３に保持されたトリミングデータを用いてトリミングを行う。
【００１９】
換言すれば、インターフェース回路１５（第１のインターフェース回路）は、不揮発性メモリ１２（第１の不揮発性メモリ）に記憶されるＩＤデータをインターフェース回路２２（第２のインターフェース回路）へ送信する。インターフェース回路２２は、ＩＤデータをインターフェース回路１５から受信し、受信したＩＤデータを書込み装置３へ送信し、書込み装置３からＩＤデータに対応するトリミングデータを受信し、受信したトリミングデータを不揮発性メモリ２１（第２の不揮発性メモリ）に記憶する。インターフェース回路２２は、不揮発性メモリ２１に記憶されるトリミングデータをインターフェース回路１５へ送信する。インターフェース回路１５は、ＩＤデータに対応するトリミングデータをインターフェース回路２２から受信し、レジスタ１３に記憶する。アナログ回路１４は、レジスタ１３に記憶されるトリミングデータに基づいて調整される。
【００２０】
一例として、書込み装置３は、図９に示すように、記憶装置３１と通信装置３２を備える。記憶装置３１は、半導体装置１（第１の半導体装置）を識別する情報を示すＩＤデータと半導体装置１に用いるトリミングデータとを対応付けて記憶する。なお、記憶装置３１は、半導体装置１とは別の半導体装置のＩＤデータとその半導体装置に用いるトリミングデータとを対応付けてテーブル３１ａに記憶してもよい。通信装置３１は、ＩＤデータを半導体装置２（第２の半導体装置）から受信し、ＩＤデータに対応するトリミングデータをテーブル３１ａから読み出し、読み出したトリミングデータを半導体装置２に送信して半導体装置２の不揮発性メモリ２１に記憶させる。
【００２１】
図３は、図１に示したアナログ回路１４の一例である降圧レギュレータ１４ａの構成図である。降圧レギュレータ１４ａは、アンプ１４２と、電源ＶＢと内部電源ＶＤＤの間にＰＭＯＳ１４１（P-channel Metal Oxide Semiconductor）と、抵抗Ｒ１と抵抗Ｒ２により構成される。別のアナログ回路である基準電圧生成回路１４ｂにより生成された基準電圧ＶＲＥＦは、アンプ１４２の反転入力端子（−）に入力される。降圧レギュレータ１４ａの出力電圧であるＶＤＤは以下となる。
【００２２】
ＶＤＤ＝（１＋Ｒ１／Ｒ２）×ＶＲＥＦ      （１）
ここで、抵抗Ｒ１と抵抗Ｒ２は、トリミング回路１４３を構成する。デコーダ回路１４４は、トリミング信号ＴＲＩＭをデコードした選択信号ＳＥＬをトリミング回路１４３に入力する。
【００２３】
図４に、図３に示すトリミング回路１４３の回路例を示す。抵抗Ｒ１と抵抗Ｒ２は、直列に接続される複数の抵抗ｒ１〜ｒ（ｎ）から構成される。
【００２４】
選択信号ＳＥＬに対応して、スイッチＳＷ（ＳＷ０〜ＳＷ７）がオンし、抵抗Ｒ１と抵抗Ｒ２のそれぞれの抵抗値を調整することができ、式（１）に従って、出力電圧であるＶＤＤを調整（トリミング）することができる。
【００２５】
次に、図２を用いて、図１に示す制御装置１００の製造工程について説明する。図２は、書込み装置３によるアナログ回路１４のトリミングデータの書込みフローの例を示す図である。
【００２６】
図１に示す半導体装置１および半導体装置２は、例えばＳＰＩ(Serial Peripheral Interface)やＣＡＮ(Controller Area Network)やＪＴＡＧ(Joint Test Action Group)等のプロトコルで半導体装置の外部と通信するためのインターフェース回路１５および２２を持つ。
【００２７】
書込み装置３を制御装置１００のインターフェース回路２２に接続し（ステップＳ１０）、半導体装置１と半導体装置２との間の通信手段４を経由し、半導体装置１の不揮発性メモリ１２からＩＤデータを読み出す（ステップＳ２０）。ＩＤデータは半導体装置１を識別するための情報として用いる。
【００２８】
図８にＩＤデータのコード仕様の例を示す。半導体装置１に搭載されているアナログ回路１４のトリミングデータを取得した年、月、日およびロット番号、チップ番号を割り付けることにより、半導体装置１を識別することが可能であり、必要なメモリビット数は３４ビットである。また、例えば、コード仕様において、年、月、日の情報を無くし、ロット番号、チップ番号のみで半導体装置１を識別することにより、更に、必要なメモリビット数を低減することも可能である。
【００２９】
以上より、必要なメモリビット数は４０ビット程度以下であり、必要なメモリビット数が多くない。そのため、ＩＤデータを格納する半導体装置１の不揮発性メモリ１２として、前述の高温でデータ保持不良が発生する恐れのあるフローティングゲートを用いたＥＥＰＲＯＭ 、ＦＬＡＳＨ、ＯＴＰ等ではなく、メモリの集積度では劣るが、ヒューズ型ＰＲＯＭ(Programmable ROM)を用いても良い。
【００３０】
ヒューズ型ＰＲＯＭには、シリコンまたは金属製のヒューズがあり、専用の書き込み装置で選択的にヒューズを焼き切ることで個々のビットを０から１、または１から０に変更できる。一度ビットの内容を変更すると元に戻すことはできず、高温でのデータ保持不良を回避できる。
【００３１】
図２に戻り、書込み装置３が読み出したＩＤデータに対応する半導体装置１の製造時にＩＣテスター等を用いて取得したアナログ回路１４のトリミングデータを半導体装置２の不揮発性メモリ２１に書き込む（ステップＳ３０）。書込み完了後、書込み装置３を制御装置１００から切断する（ステップＳ４０）。
【００３２】
なお、書込み装置３の接続先として、図１に示した半導体装置２のインターフェース回路２２に限定する必要はなく、半導体装置１のインターフェース回路１５または半導体装置１のインターフェース回路１５および半導体装置２のインターフェース回路２２とは別に半導体装置１または半導体装置２に別のインターフェース回路を設けて、接続する構成としても良い。
【００３３】
次に、図５を用いて、図１に示す制御装置１００の動作を説明する。図５は、制御装置１００が負荷５を駆動する場合の構成を示す図である。前述した制御装置１００の製造工程時と異なり、制御装置１００に書込み装置３は接続されていない。
【００３４】
半導体装置１の駆動回路１１により、モータやソレノイドなどの電動アクチュエータといった負荷５を駆動する場合の動作について説明する。
【００３５】
半導体装置１が起動した後、半導体装置２が起動済みであり、通信手段４が使用できるとき、半導体装置２の不揮発性メモリ２１に格納済みの半導体装置１のアナログ回路１４のトリミングデータをインターフェース回路２２および１５を用いて、半導体装置１のレジスタ１３にダウンロードする。
【００３６】
その後、レジスタ１３に格納されたアナログ回路１４のトリミングデータを半導体装置１内の内部バスを経由して、アナログ回路１４が参照することにより、アナログ回路１４のトリミングが反映される。
【００３７】
一方、半導体装置１の駆動回路１１により、負荷５を駆動する場合、前述のとおり、駆動回路１１での損失による発熱により、駆動時に半導体装置１の温度が上昇する。半導体装置１に搭載している不揮発性メモリ１２に必要なメモリ搭載量は半導体装置１のＩＤデータのみであり、不揮発性メモリの搭載量を低減することが可能である。前述のとおり、高温でのデータ保持不良が回避できるヒューズ型ＰＲＯＭ等の不揮発性メモリの適用も可能である。
【００３８】
以上説明したように、本実施形態によれば、不揮発性メモリ２１は駆動回路１１から離れているため、不揮発性メモリ２１に記憶されるトリミングデータが熱により消失することを防止することができる。
【００３９】
すなわち、駆動回路を有する半導体装置のトリミングデータの格納先として、高温でデータ保持不良モードを有する不揮発性メモリの使用の回避を可能とし、半導体装置及びそれを用いる制御装置の信頼性を向上することができる。
【００４０】
（変形例）
図６は、図５に示す実施形態の変形例を示す図である。本変形例では、半導体装置１と半導体装置２とが、それぞれ制御装置１００と制御装置２００として別制御装置となっている。
【００４１】
このとき、制御装置１００と制御装置２００とは通信手段４を有する。また、半導体装置１は駆動回路１１１〜１１ｎを有し、駆動回路１１１〜１１ｎは、それぞれ負荷５１〜５ｎを駆動する。半導体装置２は、一例として、ＣＰＵ２３（Central Processing Unit）を有する。
【００４２】
図６に示す構成でも図５に示す構成と同様に、駆動回路を有する半導体装置のトリミングデータの格納先として、高温でデータ保持不良モードを有する不揮発性メモリの使用の回避を可能とし、半導体装置及びそれを用いる制御装置の信頼性を向上することができる。
【００４３】
（第２の実施形態）
図７は本発明の第２の実施形態である制御装置１００の全体構成を示す図である。図７に示す制御装置１００は、半導体装置１と半導体装置２より構成される。半導体装置１は使用温度が高いところに配置され、半導体装置２は使用温度が低いところに配置されている。
【００４４】
換言すれば、半導体装置１（第１の半導体装置）は、半導体装置２（第２の半導体装置）よりも高温なところに配置される。なお、本実施形態の半導体装置１は、図１に示した駆動回路１１を備えていない。
【００４５】
半導体装置１は不揮発性メモリ１２とレジスタ１３とアナログ回路１４とインターフェース回路１５とを備え、半導体装置１の不揮発性メモリ１２にＩＤデータを保持する。
【００４６】
半導体装置２は不揮発性メモリ２１とインターフェース回路２２とを備える。半導体装置２の不揮発性メモリ２１に対する書込み装置３により、半導体装置１のＩＤデータに対応したアナログ回路１４のトリミングデータは半導体装置２の不揮発性メモリ２１に保持される。半導体装置１のインターフェース回路１５と半導体装置２のインターフェース回路１５との通信手段４により、アナログ回路１４のトリミングデータは半導体装置１のレジスタ１３に保持される。アナログ回路１４は、レジスタ１３に保持されたトリミングデータを用いてトリミングを行う。
【００４７】
これにより、使用温度が高いところに配置された半導体装置１のトリミングデータの格納先として、高温でデータ保持不良モードを有する不揮発性メモリの使用の回避を可能とし、半導体装置及びそれを用いる制御装置の信頼性を向上することができる。
【００４８】
なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００４９】
また、制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
【００５０】
また、上記の各構成、機能等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、SSD（Solid State Drive）等の記録装置、または、ICカード、SDカード、DVD等の記録媒体に置くことができる。
【００５１】
さらに、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。
【００５２】
なお、本発明の実施形態は、以下の態様であってもよい。
【００５３】
（１）第１の半導体装置と第２の半導体装置より構成され、前記第１の半導体装置は駆動回路と第１の不揮発性メモリとレジスタとアナログ回路と第１のインターフェース回路とを備え、前記第１の半導体装置の前記第１の不揮発性メモリにＩＤ(Identification Data )データを保持し、前記第２の半導体装置は第２の不揮発性メモリと第２のインターフェース回路とを備え、前記第２の半導体装置の前記第２の不揮発性メモリに対する書込み装置により、前記第１の半導体装置のＩＤデータに対応した前記アナログ回路のトリミングデータを前記第２の半導体装置の前記第２の不揮発性メモリに保持し、前記第１の半導体装置の前記第１のインターフェース回路と前記第２の半導体装置の前記第２のインターフェース回路との通信手段により、前記アナログ回路のトリミングデータを前記第１の半導体装置の前記レジスタに保持し、前記アナログ回路のトリミングデータとして用いることを特徴とする半導体装置及びそれを用いる制御装置。
【００５４】
（２）第１の半導体装置と第２の半導体装置より構成され、前記第１の半導体装置は使用温度が高いところに配置され、前記第２の半導体装置は使用温度が低いところに配置された構成であって、前記第１の半導体装置は第１の不揮発性メモリとレジスタとアナログ回路と第１のインターフェース回路とを備え、前記第１の半導体装置の前記第１の不揮発性メモリにＩＤデータを保持し、前記第２の半導体装置は第２の不揮発性メモリと第２のインターフェース回路とを備え、前記第２の半導体装置の前記第２の不揮発性メモリに対する書込み装置により、前記第１の半導体装置のＩＤデータに対応した前記アナログ回路のトリミングデータを前記第２の半導体装置の前記第２の不揮発性に保持し、前記第１の半導体装置の前記第１のインターフェース回路と前記第２の半導体装置の前記第２のインターフェース回路との通信手段により、前記アナログ回路のトリミングデータを前記第１の半導体装置の前記レジスタに保持し、前記アナログ回路のトリミングデータとして用いることを特徴とする半導体装置及びそれを用いる制御装置。
【００５５】
（３）前記第２の半導体装置はＣＰＵ（Central Processing Unit）を備えることを特徴とする（１）又（２）に記載の半導体装置及びそれを用いる制御装置。
【符号の説明】
【００５６】
１、２…半導体装置
３…書込み装置
４…通信手段
５、５１、５ｎ…負荷
１１、１１１、１１ｎ…駆動回路
１２、２１…不揮発性メモリ
１３…レジスタ
１４…アナログ回路
１４ａ…降圧レギュレータ（アナログ回路）
１４ｂ…基準電圧生成回路（アナログ回路）
１４１…ＰＭＯＳ
１４２…アンプ
１４３…トリミング回路
１４４…デコーダ回路
１５、２２…インターフェース回路
２３…ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
１００、２００…制御装置
ＶＢ…電源
ＧＮＤ…グランド
ＶＤＤ…内部電源
ＳＥＬ…選択信号
ＴＲＩＭ…トリミング信号
ＶＲＥＦ…基準電圧
ＳＷ０〜ＳＷ７…スイッチ
Ｒ１、Ｒ２、ｒ１〜ｒ（ｎ）…抵抗
【図１】
0006472394.tif 000002
【図２】
0006472394.tif 000003
【図３】
0006472394.tif 000004
【図４】
0006472394.tif 000005
【図５】
0006472394.tif 000006
【図６】
0006472394.tif 000007
【図７】
0006472394.tif 000008
【図８】
0006472394.tif 000009
【図９】
0006472394.tif 000010