(57)【特許請求の範囲】
【請求項１】
入力データに対して、基準に対する第１方向側のオフセットを表す第１方向第１タップ係数および前記基準に対する前記第１方向とは反対側の第２方向側のオフセットを表す第２方向第１タップ係数をそれぞれ演算し、演算により得られた２つの演算データから、前記入力データに対応した演算データを選択して復元したデータを出力する投機型等化回路と、
前記入力データに基づいて、前記第１方向第１タップ係数と、前記第２方向第１タップ係数とを更新する適応等化回路と、
を備え、
前記適応等化回路は、
前記第１方向第１タップ係数に対応し前記基準に対して前記第１方向側のオフセットを表す第１方向第２タップ係数および前記第２方向第１タップ係数に対応し前記基準に対して前記第２方向側のオフセットを表す第２方向第２タップ係数のうちの１つの第２タップ係数を選択し、前記入力データに対して、選択した第２タップ係数を演算する演算回路と、
前記演算回路における演算のときに選択された第２タップ係数が、前記投機型等化回路において選択された演算データの演算に用いられた第１タップ係数に対応するとき、前記演算回路の演算により得られた演算データに基づいて、前記第１方向第１タップ係数、前記第２方向第１タップ係数および前記第１方向第２タップ係数、前記第２方向第２タップ係数を更新するタップ係数生成回路と、
前記第１方向第２タップ係数および前記第２方向第２タップ係数のうちの１つの第２タップ係数を指定する待ちパターンを形成するパターン生成回路と、
前記投機型等化回路から出力される前記データを前記投機型等化回路において演算データを選択する選択パターンとして受信し、前記選択パターンと前記待ちパターンとを比較する比較回路と、
を備え、
前記パターン生成回路は、前記待ちパターンとして、前記第１方向第２タップ係数に対応する論理値と前記第２方向第２タップ係数に対応する論理値とが時間的に巡回するような巡回パターンを形成し、
前記タップ係数生成回路は、前記比較回路における比較において前記選択パターンと前記待ちパターンとが一致と判定されたとき、前記第１方向第１タップ係数、前記第２方向第１タップ係数および前記第１方向第２タップ係数、前記第２方向第２タップ係数を更新し、前記比較回路における比較において前記選択パターンと前記待ちパターンとが不一致と判定されたとき、前記演算回路における演算によって得られた演算データは破棄され、前記第１方向第１タップ係数、前記第２方向第１タップ係数および前記第１方向第２タップ係数、前記第２方向第２タップ係数を更新しない、
適応等化器。
【請求項２】
請求項１に記載の適応等化器において、
前記投機型等化回路は、第１クロック信号に同期して動作し、前記適応等化回路における演算回路は、前記第１クロック信号よりも周波数の低い第２クロック信号に同期して動作する、適応等化器。
【請求項３】
請求項１に記載の適応等化器において、
前記適応等化回路は、前記比較回路における比較において一致と判定されたとき、前記基準を生成する基準生成回路を備える、適応等化器。
【請求項４】
請求項１に記載の適応等化器において、
前記パターン生成回路は、所定時間経過したとき、前記巡回パターンとは異なる論理値の組み合わせを有する待ちパターンを形成する、適応等化器。
【請求項５】
請求項１に記載の適応等化器において、
前記パターン生成回路は、第１タップ係数及び第２タップ係数が所定の値まで収束するまで第１周波数の待ちパターンを形成した後、前記第１周波数よりも高い第２周波数の待ちパターンを生成する、適応等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適応等化器に関し、特に投機型（ｓｐｅｃｕｌａｔｉｖｅ）判定帰還等化回路を備えた適応等化器に関する。
【背景技術】
【０００２】
情報通信装置の高速化に伴い、情報通信装置を構成する半導体装置間を転送するデータの転送速度（データレート）が早くなっている。例えば、データを転送するチャンネル当たりの転送速度は、２０１６年には２５Ｇｂｐｓに到達し、さらに転送速度が速くなるものと予測される。半導体装置は、プリント基板のような基板に搭載され、基板の配線を介して、データの送受信が行われる。この場合、基板の配線が、データを転送する伝送線路として機能するが、伝送線路には、伝送損失が存在し、伝送線路を伝達するデータの転送速度が速くなるのに応じて、伝送損失も増加する。
【０００３】
伝送線路を用いて、転送速度の速いデータを転送しようとすると、伝送線路における伝送損失、反射によって、符号間干渉が発生し、データの波形が劣化する。特に、伝送線路が長距離になると、データの波形の劣化が大きくなり、転送速度の速いデータを転送することが困難になる。
【０００４】
符号間干渉による波形の劣化を低減する技術として、等化器が知られている。等化器には、適応等化器を含む多数の種類が存在するが、等化器を用いることにより、符号間干渉を抑制し、長距離の伝送線路や反射のある伝送線路で、転送速度の速いデータを転送することが可能となる。特許文献１には、等化器として判定帰還等化器に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１５１７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
判定帰還等化器においては、符号間干渉の影響を補償する信号を、入力データである入力信号に加算することが行われる。この場合、補償する量は、時間的に過去に受信したシンボルに対して演算されるタップ係数によって定められる。そのため、符号間干渉によって生じる劣化を、より低減するためには、タップ係数の値を適切に定めることが必要とされる。
【０００７】
また、種々の伝送線路において、符号間干渉によって生じる劣化を低減することが可能となるように、タップ係数の数を増やし、入力信号に加算される補償信号の数を増やすことが行われる。例えば、１５個のタップ係数を用いて、データ転送速度が５Ｇｂｐｓに対応した判定帰還等化器、３６個のタップ係数を用いて、データ転送速度が２８Ｇｂｐｓに対応した判定帰還等化器などが、開発されている。
【０００８】
タップ係数の数が増えると、人手により、それぞれのタップ係数について適切な値を求めることが困難になる。そのため、適応等化器を用いて、それぞれのタップ係数の適切な値を求め、求めたタップ係数を、判定帰還等化器におけるタップ係数として用いることが考えられる。この場合、判定帰還等化器において用いられるタップ係数は、適応等化器において収束するようにされる。
【０００９】
このようにした場合、適応等化器は、入力データである入力信号をモニターするために、多くの場合、伝送線路後の受信増幅器に結合されることになる。そのため、受信増幅器の出力には、判定帰還等化器と適応等化器が結合されることになり、受信増幅器の出力負荷容量が増加することになる。データを高速で転送する場合、受信増幅器の出力負荷容量は低減することが望ましい。
【００１０】
特許文献１には、判定帰還等化器に関する技術が記載されているが、受信増幅器の出力負荷容量の増加を抑制することは記載されていない。
【００１１】
本発明の目的は、受信増幅器の出力負荷容量の増加を抑制することが可能な適応等化器を提供することにある。
【００１２】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
一実施の形態によれば、適応等化器は、それぞれ入力データが供給される投機型判定帰還等化回路と適応等化回路を備えている。ここで、投機型判定帰還等化回路は、入力データに対して、複数の第１タップ係数をそれぞれ演算し、演算により得られた複数の演算データから、入力データに対応した演算データを選択する。また、適応等化回路は、複数の第１タップ係数のそれぞれに対応した複数の第２タップ係数のうちの１つの第２タップ係数を選択し、入力データに対して、選択した第２タップ係数を演算する演算回路と、演算回路における演算のときに選択された第２タップ係数が、投機型判定帰還等化回路において選択された演算データの演算に用いられた第１タップ係数に対応するとき、演算回路の演算により得られた演算データに基づいて、複数の第１タップ係数を生成するタップ係数生成回路を備えている。
【００１５】
本発明者らは、本発明に先だって、伝送線路によって生じる符号間干渉等により劣化した入力データを、投機型判定帰還等化回路（以下、投機型等化回路とも称する）によって、元のデータに復元することを考えた。この場合、投機型等化回路において用いるタップ係数は、人手によって求めるのではなく、適応等化回路によって求めることを考えた。このように考えた場合、劣化した入力データを等化する適応等化器は、投機型等化回路と適応等化回路を備えることになる。図７は、本発明に先だって，本発明者らが検討した適応等化器の構成を示すブロック図である。同図には、検討した適応等化器の構成のうち、説明に必要な部分のみが描かれている。図７を用いて、先に検討した適応等化器の課題を説明しておく。
【００１６】
図７において、ＥＱは適応等化器を示しており、図７には適応等化器ＥＱの１チャンネルに相当する部分のみが描かれている。同図において、ＲＸ＿ＰＡＤ（１）は、図示しない伝送線路に接続される外部端子を示しており、伝送線路を伝達したデータが、入力データＲＸＩ（１）として、外部端子ＲＸ＿ＰＡＤ（１）に供給（入力）される。さらに、入力データＲＸＩ（１）は受信増幅器ＲＣＶ（１）を通過後、ＲＸＯ（１）として、端子ＴＲＸ（１）に入力される。図７において、ＤＦＥは、投機型等化回路を示し、ＡＥＱは、適応等化回路を示している。端子ＴＲＸ（１）は、投機型等化回路ＤＦＥおよび適応等化回路ＡＥＱに結合されており、端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）は、投機型等化回路ＤＦＥおよび適応等化回路ＡＥＱに供給される。
【００１７】
投機型等化回路ＤＦＥは、直列的に接続されたラッチ回路ＤＬ（１）〜ＤＬ（５）を備えている。ここで、初段のラッチ回路ＤＬ（１）の入力は、端子ＴＲＸ（１）に接続されており、ラッチ回路ＤＬ（１）の出力は、２段目のラッチ回路ＤＬ（２）の入力端子Ｄに接続され、このラッチ回路ＤＬ（２）の出力端子Ｑは、さらに３段目のラッチ回路ＤＬ（３）の入力端子Ｄに接続されている。以降、順次、ラッチ回路ＤＬ（３）の出力端子Ｑは、４段目のラッチ回路ＤＬ（４）の入力端子Ｄに接続され、ラッチ回路ＤＬ（４）の出力端子Ｑは、５段目もラッチ回路ＤＬ（５）の入力端子Ｄに接続されている。
【００１８】
図７に示した構成では、ラッチ回路ＤＬ（５）の出力端子Ｑから、受信増幅器ＲＣＶ（１）を通過後のデータＲＸＯ（１）から符号間干渉によって生じた劣化が減らされた出力データＲＲＳ（１）が出力される。すなわち、伝送線路によって劣化した入力データＲＸＩ（１）が受信増幅器ＲＣＶ（１）を通過した信号であるＲＸＯ（１）から、伝送線路において発生した符号間干渉による劣化を除いて、伝送線路に供給されたときの入力データに相似したデータが、出力データＲＲＳ（１）として、ラッチ回路ＤＬ（５）の出力端子Ｑから出力される。
【００１９】
ラッチ回路ＤＬ（２）〜ＤＬ（５）のそれぞれは、フリップフロップ回路によって構成されており、クロック端子ＣＫに供給されるクロック信号ＣＬＫ１の立ち上がりに同期して、入力端子Ｄに供給されているデータを取り込み、出力端子Ｑから出力する。
【００２０】
初段のラッチ回路ＤＬ（１）は、演算回路ＤＯＰ１、ＤＯＰ２、タップ係数記憶回路ＤＴＣ１、ＤＴＣ２、ラッチ回路ＤＬＨ１、ＤＬＨ２およびセレクタＤＳＥＬを備えている。
【００２１】
タップ係数記憶回路ＤＴＣ１には、タップ係数＋ＴＡＰ１が格納され、タップ係数記憶回路ＤＴＣ２には、タップ係数−ＴＡＰ１が格納される。ここで、タップ係数＋ＴＡＰ１は、基準に対して第１方向側（＋方向）のオフセット値を表しており、タップ係数−ＴＡＰ１は、基準に対して上記した第１方向とは反対側の第２方向側（−方向）のオフセット値を表している。
【００２２】
演算回路ＤＯＰ１は、端子ＴＲＸ（１）とタップ係数記憶回路ＤＴＣ１に接続されており、端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）とタップ係数＋ＴＡＰ１との間で演算を行う。演算により得られた演算データが、ラッチ回路ＤＬＨ１の入力端子Ｄに供給される。同様に、演算回路ＤＯＰ２は、端子ＴＲＸ（１）とタップ係数記憶回路ＤＴＣ２に接続されており、端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）とタップ係数−ＴＡＰ１との間で演算を行う。演算により得られた演算データが、ラッチ回路ＤＬＨ２の入力端子Ｄに供給される。
【００２３】
演算回路ＤＯＰ１によって、入力データＲＸＯ（１）とタップ係数＋ＴＡＰ１との間で演算を行うことにより、入力データＲＸＯ（１）に対して、＋方向のオフセット値が加えられ、＋方向のオフセット値が加えられた入力データＲＸＯ（１）が、演算データとして、ラッチ回路ＤＬＨ１に供給されることになる。同様に、演算回路ＤＯＰ２によって、入力データＲＸＯ（１）とタップ係数−ＴＡＰ１との間で演算を行うことにより、入力データＲＸＯ（１）に対して、−方向のオフセット値が加えられ、−方向のオフセット値が加えられた入力データＲＸＯ（１）が、演算データとして、ラッチ回路ＤＬＨ２に供給されることになる。
【００２４】
ラッチ回路ＤＬＨ１、ＤＬＨ２のそれぞれは、クロック端子ＣＫに供給されているクロック信号ＣＬＫ１が立ち上がることにより、入力端子Ｄに供給されている演算データを取り込み、保持し、出力端子Ｑから出力する。ラッチ回路ＤＬＨ１の出力端子Ｑは、セレクタＤＳＥＬの第１入力端子Ｉ１に接続され、ラッチ回路ＤＬＨ２の出力端子Ｑは、セレクタＤＳＥＬの第２入力端子Ｉ２に接続されている。セレクタＤＳＥＬは、選択端子ＳＥＬに供給される論理値に従って、第１入力端子Ｉ１に供給されている演算データまたは第２入力端子Ｉ２に供給されている演算データを、出力端子Ｑから出力する。このセレクタＳＥＬの出力端子Ｑが、初段のラッチ回路ＤＬ（１）の出力端子として機能し、演算回路ＤＯＰ１およびＤＯＰ２の入力が、初段のラッチ回路ＤＬ（１）の入力端子として機能する。
【００２５】
セレクタＤＳＥＬの選択端子ＳＥＬには、２段目のラッチ回路ＤＬ（２）の出力データが、選択信号として供給される。
【００２６】
入力データＲＸＯ（１）は、クロック信号ＣＬＫ１の立ち上がりに同期して、ラッチ回路ＤＬ（１）からＤＬ（５）へ順次、シフトする。そのため、初段のラッチ回路ＤＬ（１）におけるセレクタＤＳＥＬは、時間的に過去に入力した入力データＲＸＯ（１）に相当するラッチ回路ＤＬ（２）の出力データに従って、演算データを選択することになる。図７の例では、クロック信号ＣＬＫ１の１サイクル（ＵＩ）のデータによって選択されることになる。その結果、過去の入力データＲＸＯ（１）の論理値に従って、＋方向のオフセット値が加えられた演算データまたは−方向のオフセット値が加えられた演算データが、初段のラッチ回路ＤＬ（１）から出力されるようになり、符号間干渉による劣化を低減することが可能となる。
【００２７】
このように、投機型等化回路ＤＦＥにおいては、投機的に入力データＲＸＯ（１）とタップ係数＋ＴＡＰ１、−ＴＡＰ１との間の演算を行い、それぞれのタップ係数に対応した演算データを形成したあと、過去の入力データＲＸＯ（１）の論理値に基づいて、適切な演算データが選択され、出力データＲＲＳ（１）として出力される。投機的に、複数の演算データを求めるため、入力データＲＸＯ（１）とタップ係数＋ＴＡＰ１、−ＴＡＰ１との間の演算は、セレクタＤＳＥＬに対する選択信号を形成する２サイクル（２ＵＩ）前に実行すればよい。そのため、演算回路ＤＯＰ１、ＤＯＰ２の設計が容易になる。例えば、演算回路ＤＯＰ１、ＤＯＰ２として、高速な演算回路を設計しなくても済む。
【００２８】
適応等化回路ＡＥＱは、上記した初段のラッチ回路ＤＬ（１）と同様な構成を有するラッチ回路ＡＬＥと、タップ係数生成回路ＴＰＧを備えている。すなわち、タッチ回路ＡＬＥは、演算回路ＡＯＰ１、ＡＯＰ２、タップ係数記憶回路ＡＴＣ１、ＡＴＣ２、ラッチ回路ＡＬＨ１、ＡＨ２およびセレクタＡＳＥＬを備えている。ここで、演算回路ＡＯＰ１、ＡＰＯ２は、上記した演算回路ＤＯＰ１、ＤＯＰ２に対応し、タップ係数記憶回路ＡＴＣ１、ＡＴＣ２は、上記したタップ係数記憶回路ＤＴＣ１、ＤＴＣ２に対応し、ラッチ回路ＡＬＨ１、ＡＬＨ２は、上記したラッチ回路ＤＬＨ１、ＤＬＨ２に対応する。また、セレクタＡＳＥＬは、上記したセレクタＤＳＥＬに対応し、２段目のラッチ回路ＤＬ（２）からの出力信号が、選択信号として、セレクタＡＳＥＬの選択端子ＳＥＬに供給される。このラッチ回路ＡＬＥの動作は、上記したラッチ回路ＤＬ（１）と同じであるため、説明は省略する。
【００２９】
ラッチ回路ＡＬＥ内のセレクタＡＳＥＬからの演算データに基づいて、タップ係数生成回路ＴＰＧが、タップ係数記憶回路ＤＴＣ１、ＤＴＣ２、ＡＴＣ１およびＡＴＣ２に格納されるタップ係数＋ＴＡＰ１および−ＴＡＰ１を形成する。これにより、投機型等化回路ＤＦＥおよび適応等化回路ＡＥＱで用いられるタップ係数＋ＴＡＰ１，−ＴＡＰ１を、人手ではなく、適応等化回路ＡＥＱによって求めることが可能となる。なお、ラッチ回路ＡＬＥは、クロック信号ＣＬＫ２に同期して動作し、タップ係数形成回路ＴＰＧは、クロック信号ＣＬＫ３に同期して、動作する。
【００３０】
しかしながら、この場合には、端子ＴＲＸ（１）に、ラッチ回路ＤＬ（１）に設けられている演算回路ＤＯＰ１、ＤＯＰ２およびラッチ回路ＡＬＥに設けられている演算回路ＡＯＰ１、ＡＯＰ２が接続されることになる。そのため、端子ＴＲＸ（１）に付随する負荷容量が、投機型等化回路の２倍になってしまう。この端子ＴＲＸ（１）は、受信増幅器の出力に接続されるため、結果として、受信増幅器の出力に接続される負荷容量が増大することになる。受信増幅器の出力負荷容量の増大は、例えば転送速度の向上の制限となる。また、適応等化回路ＡＥＱに用いるラッチ回路ＡＬＥは、ラッチ回路ＤＬ（１）と同じ構成を有しているため、初段のラッチ回路ＤＬの消費電力が２倍になり、占有面積も２倍になってしまう。
【００３１】
これに対して、一実施の形態においては、上記したように、適応等化回路は、複数のタップ係数（第２タップ係数）のうちの１つのタップ係数を選択し、入力データに対して、選択したタップ係数を演算する演算回路と、演算回路における演算のときに選択されたタップ係数が、投機型等化回路において選択された演算データの演算に用いられたタップ係数（第１タップ係数）に対応するとき、演算回路の演算により得られた演算データに基づいて、複数のタップ係数（第１タップ係数）を生成するタップ係数生成回路を備えている。これにより、適応等化回路における演算回路を低減することが可能となる。その結果、受信増幅器の出力に接続される負荷容量の増加を抑制することが可能となる。また、消費電力の増加および占有面積の増加を抑制することが可能となる。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００３３】
受信増幅器の出力負荷容量の増加を抑制することが可能な適応等化器を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１に係わる適応等化器の構成を示すブロック図である。
【図２】実施の形態２に係わる適応等化器の構成を示すブロック図である。
【図３】実施の形態２に係わるラッチ回路の構成を示すブロック図である。
【図４】実施の形態３に係わる適応等化器の構成を示すブロック図である。
【図５】実施の形態１に係わる情報通信装置の構成を示す断面図である。
【図６】実施の形態１に係わる半導体装置の構成を示すブロック図である。
【図７】適応等化器の構成を示すブロック図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００３６】
（実施の形態１）
＜電子装置の構成＞
図５は、実施の形態１に係わる適応等化器を用いた電子装置の構成を示す模式的な断面図である。図５において、５０００は、電子装置である情報通信装置を示している。情報通信装置５０００は、特に制限されないが、複数のコネクターＣＮＴ１〜ＣＮＴｎが搭載されたバックプレーンＢＰと、コネクターＣＮＴ１〜ＣＮＴｎに装着されたカードＲＣＤ１〜ＲＣＤｎを備えている。
【００３７】
バックプレーンＢＰには、コネクターＣＮＴ１〜ＣＮＴｎ間を電気的に接続する複数の配線が形成されており、この配線が、コネクターＣＮＴ１〜ＣＮＴｎ間を、データが伝送する際の伝送線路となる。図５では、バックプレーンＢＰに形成された配線により構成された伝送線路が、ＤＬＬ（１）〜ＤＬＬ（ｉ）として示されている。また、説明の都合上、コネクターＣＮＴ１とコネクターＣＮＴｎ間のデータ伝送に用いられる伝送線路がＤＬＬ（１）として示され、残りの伝送線路ＤＬＬ（２）〜ＤＬＬ（ｉ）は、１本の太い実線で示されている。
【００３８】
カードＲＣＤ１〜ＲＣＤｎのそれぞれは、基板ＲＣＢと基板ＲＣＢに実装された複数の半導体装置および電子素子を備えており、複数の半導体装置および電子素子間または／および複数の半導体装置（電子素子を含む）とコネクター間は、基板ＲＣＢに形成された配線によって電気的に接続されている。この基板ＲＣＢに形成された配線の一部も、データ伝送において用いられるため、伝送線路として機能することになる。図５には、カードＲＣＤ１〜ＲＣＤｎのうち、例としてカードＲＣＤ１、ＲＣＤ２、ＲＣＤｎ−１およびＲＣＤｎが描かれている。
【００３９】
図５に示したカードを例にして説明すると、カードＲＣＤ１には、複数の半導体装置が実装されているが、図５には、半導体装置として２個の半導体装置ＬＳＩ１、ＢＰＳＣ１のみが示されている。ここで、半導体装置ＢＰＳＣ１は、シグナルコンディショナの機能を有する半導体装置を示している。シグナルコンディショナの機能は、基板ＰＣＢに形成された配線によって構成された伝送線路ＤＬＬ（１）〜ＤＬＬ（ｉ）等を介して、データが供給されたとき、これらの伝送線路によって生じた符号間干渉等により生じたデータの劣化を等化し、等化によって復元したデータを、半導体装置ＬＳＩ１等へ供給する機能である。カードＲＣＤ２、ＲＣＤｎ−１およびＲＣＤｎのそれぞれについても、カードＲＣＤ１と同様に、複数の半導体装置が実装されている。カードＲＣＤ２を見た場合には、実装されている複数の半導体装置のうち、半導体装置ＬＳＩ２とシグナルコンディショナの機能を有する半導体装置ＢＰＳＣ２とが示されており、カードＲＣＤｎ−１を見た場合には、実装されている複数の半導体装置のうち、半導体装置ＬＳＩｎ−１とシグナルコンディショナの機能を有する半導体装置ＢＰＳＣｎ−１とが示されている。同様に、カードＲＣＤｎを見た場合には、実装されている複数の半導体装置のうち、半導体装置ＬＳＩｎとシグナルコンディショナの機能を有する半導体装置ＢＰＳＣｎとが示されている。半導体装置ＢＰＳＣ２、ＢＰＳＣｎ−１およびＢＰＳＣｎのそれぞれが有するシグナルコンディショナの機能は、半導体装置ＢＰＳＣ１が有するシグナルコンディショナの機能と同じである。
【００４０】
図５に示した伝送線路ＤＬＬ（１）には、例えば破線矢印で示すように、カードＲＣＤｎから、コネクターＣＮＴｎを介してデータが供給される。データは伝送線路ＤＬＬ（１）を伝達し、伝達したデータは、破線矢印で示すように、コネクターＣＮＴ１を介して、カードＲＣＤ１に実装された半導体装置ＢＰＳＣ１に供給される。半導体装置ＢＰＳＣ１において復元されたデータが、このカードＲＣＤ１に実装されている半導体装置（例えばＬＳＩ１）に供給され、半導体装置ＬＳＩ１おいて処理される。なお、カードＲＣＤｎから、伝送線路ＤＬＬ（１）へ供給するデータは、例えば半導体装置ＬＳＩｎによって形成される。勿論、このデータを形成するものは、半導体装置に限定されず、例えばカードＲＣＤｎに実装された光モジュール等であってもよい。
【００４１】
＜シグナルコンディショナの機能を有する半導体装置＞
図６は、シグナルコンディショナの機能を有する半導体装置の構成を示すブロック図である。ここでは、図６に示した半導体装置ＢＰＳＣ１を例にして説明するが、他の半導体装置ＢＰＳＣ２〜ＢＰＳＣｎも同様な構成を有している。図６において、ＢＰＳＣ１は、周知の半導体技術によって製造された半導体装置であり、シグナルコンディショナの機能を有している。図６に示す半導体装置ＢＰＳＣ１は、ｎチャンネルの伝送線路に対応するシグナルコンディショナの機能を有している。すなわち、ｎ個の伝送線路のそれぞれを介して入力データＲＸＩ（１）〜ＲＸＩ（ｎ）が供給され、復元したｎ個の出力データＲＲＳ（１）〜ＲＲＳ（ｎ）を、例えば半導体装置ＬＳＩ１（図５）等へ出力する。なお、適応等化器ＥＱと、外部端子ＴＲＳ（１）〜ＴＲＳ（ｎ）との間に、データを処理する論理や出力データＲＲＳ（１）〜ＲＲＳ（ｎ）を出力する送信回路を挿入する構成としてもよい。
【００４２】
半導体装置ＢＰＳＣ１は、複数の外部端子を備えているが、図６には、複数の外部端子のうち、入力データＲＸＩ（１）〜ＲＸＩ（ｎ）が供給される外部端子ＲＸ＿ＰＡＤ（１）〜ＲＸ＿ＰＡＤ（ｎ）と、出力データＲＲＳ（１）〜ＲＲＳ（ｎ）を出力する外部端子ＴＲＳ（１）〜ＴＲＳ（ｎ）のみが示されている。また、図６では、図面が複雑になるのを避けるために、シグナルコンディショナの機能に関する回路ブロックのみが示されている。
【００４３】
図６において、一点鎖線で囲んだブロックＣＮＴ１は、図５に示したコネクターＣＮＴ１を示している。外部端子ＲＸ＿ＰＡＤ（１）〜ＲＡＸ＿ＰＡＤ（ｎ）は、コネクターＣＮＴ１を介して、バックプレーンＢＰに形成された伝送線路に接続されている。例として、図６では、チャンネル１に対応する外部端子ＲＸ＿ＰＡＤ（１）が、コネクターＣＮＴ１を介して、図５に示した伝送線路ＤＬＬ（１）に接続されている状態が示されている。
【００４４】
半導体装置ＢＰＳＣ１は、受信増幅器ＲＣＶ（１）〜ＲＣＶ（ｎ）と適応等化器ＥＱとクロック信号発生回路ＣＬＫＧとを備えている。クロック信号発生回路ＣＬＫＧは、適応等化器ＥＱを動作させるためのクロック信号ＣＬＫ１、ＣＬＫ２およびＣＬＫ３を発生する。図６では、クロック信号発生回路ＣＬＫＧが、適応等化器ＥＱとは、別の回路ブロックとして示されているが、クロック信号発生回路ＣＬＫＧが発生するクロック信号は、適応等化器ＥＱに供給されるため、このクロック信号発生回路ＣＬＫＧは、適応等化器ＥＱに含まれていてもよい。また、半導体装置ＢＰＳＣ１が、シグナルコンディショナの機能のみを有する場合には、半導体装置ＢＰＳＣ１が、適応等化器であると見なすこともできる。
【００４５】
適応等化器ＥＱは、投機型等化回路ＤＦＥと適応等化回路ＡＥＱを備えている。また、適応等化回路ＡＥＱは、ラッチ回路（演算回路）ＡＬＥ、パターンマッチ判定回路ＰＴＭおよびタップ係数生成回路ＴＰＧを備えている。投機型等化回路ＤＦＥおよび適応等化回路ＡＥＱは、端子ＴＲＸ（１）〜ＴＲＸ（ｎ）に接続されており、外部端子ＲＸ＿ＰＡＤ（１）〜ＲＸ＿ＰＡＤ（ｎ）のそれぞれから、伝送線路を伝達した入力データが、受信増幅器ＲＣＶ（１）〜ＲＣＶ（ｎ）を通過し、ＲＸＯ（１）〜ＲＸＯ（ｎ）として供給される。すなわち、それぞれのチャンネルにおける入力データが、投機型等化回路ＤＦＥおよび適応等化回路ＡＥＱに供給される。
【００４６】
適応等化回路ＡＥＱにおいて、ラッチ回路ＡＬＥは、それぞれのチャンネルの入力データと、複数のタップ係数の中から選択されたタップ係数との間で演算を行い、演算によって得られた演算データＥＱＶＡを、タップ係数生成回路ＴＰＧへ供給する。
【００４７】
パターンマッチ判定回路ＰＴＭは、ラッチ回路ＡＬＥにおいて、複数のタップ係数の中から、タップ係数を選択する待ちパターンＰＴＡを発生する。また、パターンマッチ判定回路ＰＴＭは、投機型等化回路ＤＦＥから供給されるタップ係数選択パターンＰＴＤと待ちパターンＰＴＡとを比較し、比較の結果が一致しているか否かを示すタップ係数生成イネーブル信号ＰＴＥを形成する。
【００４８】
タップ係数生成回路ＴＰＧは、タップ係数生成イネーブル信号ＰＴＥが、一致を示している場合、ラッチ回路ＡＬＥからの演算データＥＱＶＡに基づいて、タップ係数を更新（生成）する。一方、タップ係数イネーブル信号ＰＴＥが、不一致を示している場合、タップ係数生成回路ＴＰＧは、供給されている演算データＥＱＶＡを破棄して、タップ係数の更新をしない。
【００４９】
投機型等化回路ＤＦＥおよびラッチ回路ＡＬＥには、タップ係数生成回路ＴＰＧからタップ係数が供給される。投機型等化回路ＤＦＥにおいては、供給されたタップ係数と入力データとの間で演算を行い、等化によって得られたデータを、外部端子ＴＲＳ（１）〜ＴＲＳ（ｎ）へ供給する。この外部端子ＴＲＳ（１）〜ＴＲＳ（ｎ）に供給されたデータが、それぞれのチャンネルに供給された入力データを復元した出力データＲＲＳ（１）〜ＲＲＳ（ｎ）となる。投機型等化回路ＤＦＥは、図７で説明したように、等化のとき、複数のタップ係数と入力データとの間で演算を行い、投機的に複数の演算データを生成し、適切な演算データを選択する。この演算データを選択する選択信号に基づいて、タップ係数選択パターンＰＴＤが生成される。
【００５０】
この実施の形態１においては、投機型等化回路ＤＦＥは、クロック信号（第１クロック信号）ＣＬＫ１に同期して動作し、ラッチ回路ＡＬＥは、クロック信号（第２クロック信号）ＣＬＫ２に同期して動作する。また、タップ係数生成回路ＴＰＧは、クロック信号（第３クロック信号）ＣＬＫ３に同期して動作する。特に制限されないが、パターンマッチ判定回路ＰＴＭは、ラッチ回路ＡＬＥと同じくクロック信号ＣＬＫ２に同期して動作する。
【００５１】
特に制限されないが、クロック信号ＣＬＫ１の周波数は、クロック信号ＣＬＫ２の周波数よりも高くされている。
【００５２】
ラッチ回路ＡＬＥにおいては、複数のタップ係数と入力データとの間で演算が行われるのではなく、選択されたタップ係数と入力データとの間で演算が行われることになる。そのため、ラッチ回路ＡＬＥにおける演算回路を低減することが可能となる。その結果、端子ＴＲＸ（１）〜ＴＲＸ（ｎ）のそれぞれに接続される演算回路の増加を抑制することが可能となる。また、占有面積の増加を抑制することが可能となり、消費電力の増加も抑制することが可能となる。さらに、クロック信号ＣＬＫ２が、クロック信号ＣＬＫ１よりも低い周波数であるため、消費電力の増加をさらに抑制することが可能となる。
【００５３】
＜適応等化器の構成＞
次に、図６に示した適応等化器ＥＱの構成を詳しく説明する。図６で述べたように、適応等化器ＥＱは、複数のチャンネルに対応しているが、ここでは、説明を容易にするために、１チャンネルに対応した構成を説明する。残りのチャンネルのそれぞれについても、同様な構成を有している。
【００５４】
図１は、実施の形態１に係わる適応等化器ＥＱの構成を示すブロック図である。同図には、図６に示した適応等化器ＥＱにおいて、外部端子ＲＸ＿ＰＡＤ（１）に対応するチャンネルに関する部分のみが示されている。
【００５５】
＜＜投機型等化回路＞＞
投機型等化回路ＤＦＥは、ラッチ回路ＤＬ（１）〜ＤＬ（５）およびデマルチプレクサＤＥＭを備えている。ラッチ回路ＤＬ（１）〜ＤＬ（５）の構成は、図７に示した構成と類似している。
【００５６】
ラッチ回路ＤＬ（１）〜ＤＬ（５）は、直列的に接続されており、初段のラッチ回路ＤＬ（１）は、演算回路ＤＯＰ１、ＤＯＰ２、タップ係数記憶回路ＤＴＣ１、ＤＴＣ２、ラッチ回路ＤＬＨ１、ＤＬＨ２およびセレクタＤＳＥＬを備えている。演算回路ＤＯＰ１は、端子ＴＲＸ（１）とタップ係数記憶回路ＤＴＣ１に接続され、演算回路ＤＯＰ２は、端子ＴＲＸ（１）とタップ係数記憶回路ＤＴＣ２に接続されている。演算回路ＤＯＰ１は、端子ＴＲＸ（１）から供給される入力データＲＸＯ（１）とタップ係数記憶回路ＤＴＣ１に格納されているタップ係数＋ＴＡＰ１−１との間で演算を行い、演算によって求めた演算データを、ラッチ回路ＤＬＨ１の入力端子Ｄに供給する。同様に、演算回路ＤＯＰ２は、端子ＴＲＸ（１）から供給される入力データＲＸＯ（１）とタップ係数記憶回路ＤＴＣ２に格納されているタップ係数−ＴＡＰ１−１との間で演算を行い、演算によって求めた演算データを、ラッチ回路ＤＬＨ２の入力端子Ｄに供給する。
【００５７】
ラッチ回路ＤＬＨ１およびＤＬＨ２のそれぞれは、入力端子Ｄ、出力端子Ｑおよびクロック端子ＣＫを備えており、クロック端子ＣＫに供給されるクロック信号ＣＬＫ１の立ち上がり（ロウレベルからハイレベルへの立ち上り）に同期して、入力端子Ｄに供給されている演算データを取り込み、保持する。ラッチ回路ＤＬＨ１、ＤＬＨ２のそれぞれは、保持している演算データを、それぞれの出力端子Ｑから出力する。
【００５８】
ラッチ回路ＤＬＨ１の出力端子Ｑは、セレクタＤＳＥＬの第１入力端子Ｉ１に接続され、ラッチ回路ＤＬＨ２の出力端子Ｑは、セレクタＤＳＥＬの第２入力端子Ｉ２に接続されている。セレクタＤＳＥＬは、選択端子ＳＥＬに供給される選択信号ＳＥＬ−Ｄの論理値に従って、第１入力端子Ｉ１に供給されている演算データまたは第２入力端子Ｉ２に供給されている演算データを選択し、選択した演算データを出力端子Ｑから演算データＥＱＶとして出力する。このセレクタＤＳＥＬの出力端子Ｑが、初段のラッチ回路ＤＬ（１）の出力端子となり、演算回路ＤＯＰ１およびＤＯＰ２の入力が、初段のラッチ回路ＤＬ（１）の入力端子となる。
【００５９】
ラッチ回路ＤＬ（２）〜ＤＬ（５）のそれぞれは、フリップフロップ回路によって構成されている。ラッチ回路ＤＬ（２）〜ＤＬ（５）を構成するフリップフロップ回路は、入力端子Ｄ、出力端子Ｑおよびクロック端子ＣＫを備えており、クロック端子ＣＫに供給されるクロック信号ＣＬＫ１の立ち上がりに同期して、入力端子Ｄに供給されているデータを取り込み、保持して、出力端子Ｑから出力する。
【００６０】
２段目のラッチ回路ＤＬ（２）の入力端子Ｄは、初段のラッチ回路ＤＬ（１）の出力端子に接続され、２段目のラッチ回路ＤＬ（２）の出力端子Ｑは、３段目のラッチ回路ＤＬ（３）の入力端子Ｄに接続され、３段目のラッチ回路ＤＬ（３）の出力端子Ｑは、４段目のラッチ回路ＤＬ（４）の入力端子Ｄに接続されている。５段目のラッチ回路ＤＬ（５）の入力端子Ｄは、４段目のラッチ回路ＤＬ（４）の出力端子に接続され、５段目のラッチ回路ＤＬ（５）の出力端子Ｑは、デマルチプレクサＤＥＭの入力に接続されている。このようにして、ラッチ回路ＤＬ（１）〜ＤＬ（５）は、端子ＴＲＸ（１）とデマルチプレクサＤＥＭとの間に、直列的に接続されている。
【００６１】
セレクタＤＳＥＬの選択端子ＳＥＬは、２段目のラッチ回路ＤＬ（２）の出力端子Ｑに接続されている。そのため、セレクタＤＳＥＬは、２段目のラッチ回路ＤＬ（２）から出力されるデータの論理値に従って、第１入力端子Ｉ１または第２入力端子Ｉ２に供給されている演算データを選択して、出力することになる。
【００６２】
ラッチ回路ＤＬＨ１、ＤＬＨ２およびＤＬ（２）〜ＤＬ（５）のそれぞれは、クロック信号ＣＬＫ１の立ち上がりに同期して、入力端子Ｄに供給されている演算データを取り込む。ここで、クロック信号ＣＬＫ１の連続するサイクルをｄ（０）からｄ（５）として表した場合、サイクルｄ（０）において、演算回路ＤＯＰ１、ＤＯＰ２による演算により求められた演算データは、次のサイクルｄ（１）において、ラッチ回路ＤＬＨ１、ＤＬＨ２に保持される。その後のサイクルｄ（２）において、ラッチ回路ＤＬＨ１に保持された演算データまたはＤＬＨ２に保持された演算データのいずれかが、ラッチ回路ＤＬ（２）に取り込まれ、保持される。続くサイクルｄ（３）において、ラッチ回路ＤＬ（２）に保持されていた演算データが、ラッチ回路ＤＬ（３）に取り込まれ、保持される。このようにして、サイクルｄ（０）における演算により求められた演算データのうちの一方が、順次、ラッチ回路ＤＬ（２）からＤＬ（５）をシフトして、デマルチプレクサＤＥＭに供給されることになる。
【００６３】
ラッチ回路ＤＬＨ１に格納された演算データとラッチ回路ＤＬＨ２に格納された演算データは、時間的に過去の入力データに相当するラッチ回路ＤＬ（２）の出力データ（演算データ）で選択されることになる。すなわち、時間的に前にラッチ回路ＤＬ（１）に供給された入力データＲＸＯ（１）であって、シフトして、ラッチ回路ＤＬ（２）から出力されている演算データによって、ラッチ回路ＤＬＨ１に格納された演算データまたはラッチ回路ＤＬＨ２に格納された演算データが選択されることになる。
【００６４】
タップ係数＋ＴＡＰ１−１は、基準に対して＋方向のオフセット値を表しており、タップ係数−ＴＡＰ１−１は、基準に対して−方向のオフセット値を表している。演算回路ＤＯＰ１による演算により、入力データＲＸＯ（１）に＋方向のオフセット値が加えられた演算データが形成され、演算回路ＤＯＰ２による演算により、入力データＲＸＯ（１）に−方向のオフセット値が加えられた演算データが形成される。この投機的に得た２個の演算データから、時間的に過去に供給された入力データＲＸＯ（１）により、１個の演算データが選ばれることになる。これにより、符号間干渉により生じた劣化を有するデータに対して、劣化を減少させるオフセット値が加えられた演算データが、ラッチ回路ＤＬ（２）に取り込まれ、保持されることになる。
【００６５】
ラッチ回路ＤＬ（２）に保持された演算データは、クロック信号ＣＬＫ１の変化に同期して、ラッチ回路ＤＬ（３）、ＤＬ（４）、ＤＬ（５）の順にシフトし、デマルチプレクサＤＥＭに供給され、外部端子ＴＲＳ（１）を介して、データＲＲＳ（１）として出力される。このデータＲＲＳ（１）は、カードＲＣＤ１（図５）の基板ＲＣＢ（図５）に実装されている半導体装置ＬＳＩ１に供給される。伝送線路ＤＬＬ（１）等において劣化した入力データＲＸＩ（１）は、投機型等化回路ＤＦＥによって、劣化が低減されるため、半導体装置ＬＳＩ１には、例えばカードＲＣＤｎの半導体装置ＬＳＩｎから出力されたデータに近似したデータが、データＲＲＳ（１）として供給されるようになる。これにより、例えば、高速通信装置５０００が、誤動作をするのを防ぐことが可能となる。
【００６６】
＜＜適応等化回路＞＞
この実施の形態１において、ラッチ回路ＡＬＥは、演算回路ＡＯＰ１、セレクタＡＳＥＬ１、タップ係数記憶回路ＡＴＣ１、ＡＴＣ２およびラッチ回路ＡＬＨ１を備えている。演算回路ＡＯＰ１は、端子ＴＲＸ（１）とセレクタＡＳＥＬ１の出力端子Ｑに接続されている。セレクタＡＳＥＬ１の第１入力端子Ｉ１には、タップ係数記憶回路ＡＴＣ１が接続され、セレクタＡＳＥＬ１の第２入力端子Ｉ２には、タップ係数記憶回路ＡＴＣ２が接続されている。また、セレクタＡＳＥＬ１の選択端子ＳＥＬには、パターンマッチ判定回路ＰＴＭから待ちパターンＰＴＡが供給される。
【００６７】
特に制限されないが、タップ係数記憶回路ＡＴＣ１には、基準に対して＋方向のタップ係数＋ＴＡＰ１−２が格納され、タップ係数記憶回路ＡＴＣ２には、基準に対して−方向のタップ係数−ＴＡＰ１−２が格納される。セレクタＡＳＥＬ１は、待ちパターンＰＴＡの論理値に従って、第１入力端子Ｉ１に供給されているタップ係数＋ＴＡＰ１−２または第２入力端子Ｉ２に供給されているタップ係数−ＴＡＰ１−２を選択し、選択したタップ係数を演算回路ＡＯＰ１へ供給する。
【００６８】
演算回路ＡＯＰ１は、端子ＴＲＸ（１）に供給されている入力データＲＸＯ（１）とセレクタＡＳＥＬ１によって選択されたタップ係数との間で演算を行う。上記したように、タップ係数＋ＴＡＰ１−２は、基準に対して＋方向のオフセット値を表しており、タップ係数−ＴＡＰ１−２は、基準に対して−方向のオフセット値を表している。セレクタＡＳＥＬ１によって、タップ係数＋ＴＡＰ１−２が選択された場合、演算回路ＡＯＰ１による演算によって、入力データＲＸＯ（１）に＋方向（側）のオフセット値が加えられ、＋側のオフセット値が加えられた演算データが形成されることになる。反対に、セレクタＡＳＥＬ１によって、タップ係数−ＴＡＰ１−２が選択された場合には、演算回路ＡＯＰ１による演算によって、入力データＲＸＯ（１）に−方向（側）のオフセット値が加えられ、−側のオフセット値が加えられた演算データが形成されることになる。
【００６９】
ラッチ回路ＡＬＨ１は、クロック信号ＣＬＫ２の立ち上がりに同期して、その入力端子Ｄに供給されている演算データ、すなわち演算回路ＡＯＰ１によって形成された演算データを取り込み、保持する。取り込まれた演算データは、演算データＥＱＶＡとして、タップ係数生成回路ＴＰＧへ供給される。なお、演算データＥＱＶＡは、＋側のオフセット値が加えられた演算データまたは−側のオフセット値が加えられた演算データである。
【００７０】
パターンマッチ判定回路ＰＴＭは、待ちパターンＰＴＡを生成するパターン生成回路ＭＰＴＭとパターン比較回路ＣＰＴＭとを備えている。パターン生成回路ＭＰＴＭは、例えば、時間的に論理値“１”と論理値“０”が巡回するような論理値パターンを生成し、待ちパターンＰＴＡとして出力する。パターン比較回路ＣＰＴＭは、デマルチプレクサＤＥＭから出力されているデータを、タップ係数選択パターンＰＴＤとして受信し、待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとの比較を行う。パターン比較回路ＣＰＴＭは、比較の結果をタップ係数生成イネーブル信号ＰＴＥとして、タップ係数生成回路ＴＰＧへ供給する。すなわち、待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとの間の一致／不一致が、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧへ伝えられる。
【００７１】
タップ係数生成回路ＴＰＧは、イネーブル端子ＥＮを備えており、このイネーブル端子ＥＮに供給されるタップ係数生成イネーブル信号ＰＴＥに従って、動作が制御される．すなわち、タップ係数生成イネーブル信号ＰＴＥが、待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとが一致していることを示しているとき、タップ係数生成回路ＴＰＧは、ラッチ回路ＡＬＥから出力されている演算データＥＱＶＡに基づいて、タップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１およびタップ係数＋ＴＡＰ１−２、−ＴＡＰ１−２を更新（生成）する。一方、タップ係数生成イネーブル信号ＰＴＥが、待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとが不一致であることを示している場合、タップ係数生成回路ＴＰＧは、ラッチ回路ＡＬＥから出力されている演算データＥＱＶＡを破棄し、タップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１およびタップ係数＋ＴＡＰ１−２、−ＴＡＰ１−２の更新（生成）を行わない。なお、このタップ係数生成回路ＴＰＧは、クロック信号ＣＬＫ３に同期して動作する。
【００７２】
この実施の形態１においては、タップ係数＋ＴＡＰ１−１とタップ係数＋ＴＡＰ１−２は互いに対応しており、例えば同じオフセット値を示す。同様に、タップ係数−ＴＡＰ１−１とタップ係数−ＴＡＰ１−２も互いに対応しており、同じオフセット値を示す。この実施の形態においては、同じ入力データＲＸＯ（１）に対して、投機型等化回路ＤＦＥが、演算データを求める際に用いたタップ係数と、適応等化回路ＡＥＱが、演算データを求める際に用いたタップ係数とが対応しているか否が判定され、判定の結果に従って、タップ係数生成回路ＴＰＧの動作が制御される。この判定は、待ちパターンＰＴＡによって選択されたタップ係数と、ラッチ回路ＤＬ（２）から出力される選択信号ＳＥＬ−Ｄによって選択された演算データを求める際に用いたタップ係数とが、互いに対応する否かを判定することにより行われる。
【００７３】
すなわち、サイクルｄ（２）において、ラッチ回路ＤＬ（２）からの選択信号ＳＥＬ−Ｄにより、ラッチ回路ＤＬＨ１に格納されている演算データまたはラッチＤＬＨ２に格納されている演算データが選択される。これらの演算データを求める際に、タップ係数＋ＴＡＰ１−１とタップ係数−ＴＡＰ１−１が用いられる。選択信号ＳＥＬ−Ｄによって選択された演算データを求める際に用いたタップ係数が、待ちパターンＰＴＡによって選択されたタップ係数に対応していれば、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧが、タップ係数を更新（生成）する。これに対して、選択された演算データを求める際に用いたタップ係数が、待ちパターンＰＴＡによって選択されたタップ係数に対応していなければ、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧは、供給されている演算データＥＱＶＡを破棄する。
【００７４】
例えば、選択信号ＳＥＬ−Ｄによって、ラッチ回路ＤＬＨ１に格納されている演算データが選択された場合、この演算データを求める際に用いられたタップ係数は、タップ係数＋ＴＡＰ１−１となる。このとき、待ちパターンＰＴＡによって選択されたタップ係数が、タップ係数＋ＴＡＰ１−２であれば、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧが動作することになる。一方、このとき、待ちパターンＰＴＡによって選択されたタップ係数が、タップ係数−ＴＡＰ１−２であれば、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧは非動作となる。
【００７５】
同様に、選択信号ＳＥＬ−Ｄによって、ラッチ回路ＤＬＨ２に格納されている演算データが選択された場合、この演算データを求める際に用いられたタップ係数は、タップ係数−ＴＡＰ１−１となる。このとき、待ちパターンＰＴＡによって選択されたタップ係数が、タップ係数−ＴＡＰ１−２であれば、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧが動作することになる。一方、このとき、待ちパターンＰＴＡに寄って選択されたタップ係数が、タップ係数＋ＴＡＰ１−２であれば、タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧは非動作となる。
【００７６】
この実施の形態においては、選択信号ＳＥＬ−Ｄの論理値とタップ係数とが１対１に対応している。すなわち、選択信号ＳＥＬ−Ｄの論理値“１”は、セレクタＤＳＥＬの第１入力端子Ｉ１に対応し、タップ係数記憶回路ＤＴＣ１に対応する。これにより、選択信号ＳＥＬ−Ｄの論理値“１”は、タップ係数記憶回路ＤＴＣ１に格納されたタップ係数＋ＴＡＰ１−１に対応することになる。また、選択信号ＳＥＬ−Ｄの論理値“０”は、セレクタＤＳＥＬの第２入力端子Ｉ２に対応し、タップ係数記憶回路ＤＴＣ２に対応する。これにより、選択信号ＳＥＬ−Ｄの論理値“０”は、タップ係数記憶回路ＤＴＣ２に格納されたタップ係数−ＴＡＰ１−１に対応することになる。
【００７７】
待ちパターンＰＴＡの論理値も、タップ係数に１対１で対応している。すなわち、待ちパターンＰＴＡの論理値“１”は、セレクタＡＳＥＬの第１入力端子Ｉ１に対応し、タップ係数記憶回路ＡＴＣ１に対応する。これにより、待ちパターンＰＴＡの論理値“１”は、タップ係数記憶回路ＡＴＣ１に格納されたタップ係数＋ＴＡＰ１−２に対応することになる。また、待ちパターンＰＴＡの論理値“０”は、セレクタＡＳＥＬの第２入力端子Ｉ２に対応し、タップ係数記憶回路ＡＴＣ２に対応する。これにより、待ちパターンＰＴＡの論理値“０”は、タップ係数記憶回路ＡＴＣ２に格納されたタップ係数−ＴＡＰ１−２に対応することになる。
【００７８】
そのため、待ちパターンＰＴＡの論理値と選択信号ＳＥＬ−Ｄの論理値を、パターン比較回路ＣＰＴＭにより、比較することによって、上記したように、選択信号ＳＥＬ−Ｄによって選択された演算データを求めるときに用いたタップ係数が、待ちパターンＰＴＡによって選択されたタップ係数に対応しているか否かを判定し、判定の結果に応じて、タップ係数生成回路ＴＰＧの動作を制御することが可能となる。
【００７９】
この実施の形態１においては、図１で説明したように、クロック信号ＣＬＫ２の周波数は、クロック信号ＣＬＫ１の周波数よりも低くされている。同じ入力データＲＸＯ（１）に対して、演算データを求める際に用いたタップ係数が、投機型等化回路ＤＦＥと適応等化回路ＡＥＱ間において、対応しているか否かを判定するためには、ラッチ回路ＤＬ（２）から出力される選択信号ＳＥＬ−Ｄを遅延させることが必要となる。この実施の形態１においては、選択信号ＳＥＬ−Ｄを遅延させ、待ちパターンＰＴＡの論理値とタイミングを合わせるために、直列的に接続された３個のラッチ回路ＤＬ（３）〜ＤＬ（５）およびデマルチプレクサＤＥＭが用いられている。すなわち、選択信号ＳＥＬ−Ｄが、３個のラッチ回路ＤＬ（３）〜ＤＬ（５）のそれぞれをシフトするのに要する遅延時間とデマルチプレクサＤＥＭの遅延時間によって、選択信号ＳＥＬ−Ｄの論理値と待ちパターンＰＴＡの論理値を比較するタイミングが揃うようにされている。なお、選択信号ＳＥＬ−Ｄの論理値は、入力データＲＸＯ（１）が等化されたデータＲＲＳ（１）として出力されることになる。
【００８０】
実施の形態１では、３個のラッチ回路とデマルチプレクサＤＥＭを用いて、タイミングの調整を行っているが、これに限定されるものではない。例えば、デマルチプレクサＤＥＭは設けなくてもよい。
【００８１】
この実施の形態１によれば、同じ入力データＲＸＯ（１）に対して、投機型等化回路ＤＦＥにおいて演算で用いられたタップ係数と、適応等化回路ＡＥＱにおいて演算で用いられたタップ係数とが対応しているとき、タップ係数生成回路ＴＰＧは、演算データＥＱＶＡに基づいてタップ係数の更新（生成）を行い、対応していないとき、タップ係数生成回路ＴＰＧは、演算データＥＱＶＡを破棄する。すなわち、実施の形態１では、適応等化回路ＡＥＱにおいて演算で用いられたタップ係数の方向（＋方向、−方向）が、投機型等化回路ＤＦＥにおいて演算に用いられたタップ係数の方向と一致している場合、演算データＥＱＶＡに基づいてタップ係数の更新が行われ、方向が不一致の場合には、演算データＥＱＶＡは破棄される。これにより、タップ係数を適切に更新することが可能になるとともに、適応等化回路ＡＥＱにおける演算回路の数を低減することが可能となる。
【００８２】
なお、タップ係数生成回路ＴＰＧによって更新されたタップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１、＋ＴＡＰ１−２および−ＴＡＰ１−２は、タップ係数記憶回路ＤＴＣ１、ＤＴＣ２、ＡＴＣ１およびＡＴＣ２に供給され、これらのタップ係数記憶回路に格納され、投機型等化回路ＤＦＥおよび適応等化回路において、次の演算データを求める演算に用いられる。
【００８３】
適応等化回路ＡＥＱを構成するラッチ回路ＡＬＥを動作させるクロック信号ＣＬＫ２の周波数は、投機型等化回路ＤＦＥを構成するラッチ回路ＤＬ（１）〜ＤＬ（５）を動作させるクロック信号ＣＬＫ１の周波数よりも低い。これにより、ラッチ回路ＡＬＥで消費電力が増加するのを抑制することが可能となる。また、タップ係数生成回路ＴＰＧは、タップ係数生成イネーブル信号ＰＴＥによって、不一致が示されたとき、非動作となるため、タップ係数生成回路ＴＰＧで消費電力が増加するのを抑制することが可能となる。
【００８４】
タップ係数生成イネーブル信号ＰＴＥによって、タップ係数生成回路ＴＰＧが非動作とされた場合、タップ係数の更新は行われない。また、ラッチ回路ＡＬＥを動作させるクロック信号ＣＬＫ２の周波数が低い。その結果、適応等化回路ＡＥＱによって形成されるタップ係数の収束に時間を要することが考えられる。言い換えるならば、投機型等化回路ＤＦＥにおいて演算データを求める際に用いられるタップ係数＋ＴＡＰ１−１および−ＴＡＰ１−１の値が収束するのに時間を必要とすることが考えられる。しかしながら、情報通信装置５０００（図５）においては、当該装置の動作を開始して、データの転送を開始する前に、トレーニングの期間が存在する。そのため、このトレーニングの期間において、適応等化回路ＡＥＱにおいて求めるタップ係数＋ＴＡＰ１−１および−ＴＡＰ１−１の値は収束することが可能である。
【００８５】
また、情報通信装置５０００が動作しているときに、例えば環境温度が変化することにより、伝送線路ＤＬＬ（１）〜ＤＬＬ（ｉ）の損失、送信側ＬＳＩの出力特性および受信増幅器の特性が変化することが考えられるが、この変化は時間的に緩やかである。そのため、上記したように、適応等化回路ＡＥＱによって形成されるタップ係数の収束に時間が必要でも、損失や特性の変化に追従して、タップ係数を収束させることが可能である。
【００８６】
（実施の形態２）
図２は、実施の形態２に係わる適応等化器ＥＱの構成を示すブロック図である。図２においても、１チャンネル分の構成が示されている。残りのチャンネルのそれぞれについても、図２に示した構成と同様の構成を有している。図２は、図１に類似しているため、ここでは相違する部分を主に説明する。また、図２では、図面が複雑になるのを避けるために、投機型等化回路ＤＦＥに設けられているラッチ回路ＤＬ（１）は、回路ブロックで描かれており、ラッチ回路ＤＬ（１）の詳細な構成は、図３に示されている。
【００８７】
実施の形態１に係わる適応等化器と実施の形態２に係わる適応等化器とで、大きく相違する点は、適応等化器に用いられている投機型等化回路が、実施の形態１では、１タップ係数の投機型等化回路が用いられ、実施の形態２においては、２タップ係数の投機型等化回路が用いられていることである。ここで、１タップ係数は、１組のタップ係数を意味し、２タップ係数は、２組のタップ係数を意味する。組となるタップ係数は、互いに同じオフセット値を表し、基準に対して＋方向のオフセットを示すタップ係数と、基準に対して−方向のオフセットを示すタップ係数である。
【００８８】
実施の形態１においては、タップ係数＋ＴＡＰ１−１とタップ係数−ＴＡＰ１−１が組とされ、投機型等化回路ラッチ回路ＤＬ（１）に供給されていた。ラッチ回路ＤＬ（１）においては、入力データＲＸＯ（１）に対して、＋方向のタップ係数＋ＴＡＰ１−１と、−方向のタップ係数−ＴＡＰ１−１が演算され、投機的に２個の演算データが求められ、求めた２個の演算データから、適した演算データが選択されていた。また、適応等化回路ＡＥＱにおいては、タップ係数＋ＴＡＰ１−１に対応したタップ係数＋ＴＡＰ１−２と、タップ係数−ＴＡＰ１−１に対応したタップ係数−ＴＡＰ１−２が用いられている。これらのタップ係数＋ＴＡＰ１−２とタップ係数−ＴＡＰ１−２も、互いに同じオフセット値を表し、基準に対して方向が異なるため、１組のタップ係数と見なすことができる。
【００８９】
これに対して、実施の形態２においては、２組のタップ係数が、投機型等化回路ＤＦＥにおいて用いられ、同様に２組のタップ係数が、適応等化回路ＡＥＱにおいて用いられる。ここでは、投機型等化回路ＤＦＥに用いられる２組のタップ係数は、＋ＴＡＰ１−１、−ＴＡＰ１−１、＋ＴＡＰ２−１、−ＴＡＰ２−１として説明し、適応等化回路ＡＥＱにおいて用いられる２組のタップ係数は、＋ＴＡＰ１−２、−ＴＡＰ１−２、＋ＴＡＰ２−２、−ＴＡＰ２−２として説明する。
【００９０】
タップ係数＋ＴＡＰ１−１は、タップ係数＋ＴＡＰ１−２に対応し、タップ係数−ＴＡＰ１−１は、タップ係数−ＴＡＰ１−２に対応する。同様に、タップ係数＋ＴＡＰ２−１は、タップ係数＋ＴＡＰ２−２に対応し、タップ係数−ＴＡＰ２−１は、タップ係数−ＴＡＰ２−２に対応する。ここで、タップ係数＋ＴＡＰ１−１（＋ＴＡＰ１−２）とタップ係数−ＴＡＰ１−１（−ＴＡＰ１−２）は、互いに同じオフセット値を表し、＋方向のオフセットと−方向のオフセットを示す。同様に、タップ係数＋ＴＡＰ２−１（＋ＴＡＰ２−２）とタップ係数−ＴＡＰ２−１（−ＴＡＰ２−２）は、互いに同じオフセット値を表し、＋方向のオフセットと−方向のオフセットを示す。タップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１（＋ＴＡＰ１−２、−ＴＡＰ１−２）によって表されるオフセット値は、タップ係数＋ＴＡＰ２−１、−ＴＡＰ２−１（＋ＴＡＰ２−２、−ＴＡＰ２−２）によって表されるオフセット値と異なっている。
【００９１】
次に、図２および図３を用いて、実施の形態２に係わる適応等化器ＥＱを説明する。
【００９２】
＜投機型等化回路＞
実施の形態１と同様に、投機型等化回路ＤＦＥは、図２に示すように、ラッチ回路ＤＬ（１）〜ＤＬ（５）およびデマルチプレクサＤＥＭを備えている。端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）は、ラッチ回路ＤＬ（１）において、タップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１、−ＴＡＰ１−１および−ＴＡＰ２−１のそれぞれとの間で演算が行われ、演算によって求められた４個の演算データから、選択信号ＳＥＬ−Ｄ１およびＳＥＬ−Ｄ２によって選択された演算データが、順次、ラッチ回路ＤＬ（２）からＤＬ（５）をシフトし、デマルチプレクサＤＥＭへ供給される。デマルチプレクサＤＥＭでは、時系列的に供給された演算データを、出力データＲＲＳ（１）として出力する。
【００９３】
またデマルチプレクサＤＥＭによって、時系列的に供給された演算データは、並列（パラレル）の演算データに変換され、変換されたパラレルの演算データは、タップ係数選択パターンＰＴＤとして、パターンマッチ判定回路ＰＴＭへ供給される。特に制限されないが、この実施の形態２では、時系列的に供給された演算データは、デマルチプレクサＤＥＭによって、２ビットのパラレルの演算データに変換されて、タップ係数選択パターンＰＴＤとされる。
【００９４】
選択信号ＳＥＬ−Ｄ１としては、ラッチ回路ＤＬ（２）から出力された演算データが用いられ、選択信号ＳＥＬ−Ｄ２としては、ラッチ回路ＤＬ（３）から出力された演算データが用いられる。この実施の形態２においても、実施の形態１と同様に、ラッチ回路ＤＬ（１）〜ＤＬ（５）に供給されるクロック信号ＣＬＫ１は、ラッチ回路ＡＬＥに供給されるクロック信号ＣＬＫ２よりも周波数が高くされている。そのため、実施の形態１と同様に、パターン比較回路ＣＰＴＭにおいてパターンの比較を行うことが可能となるように、待ちパターン生成回路ＭＰＴＭにより生成された待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとのタイミングを合わせるように、ラッチ回路ＤＬ（４）、ＤＬ（５）が設けられている。
【００９５】
＜＜ラッチ回路ＤＬ（１）＞＞
次に、図３を用いて、ラッチ回路ＤＬ（１）を説明する。ラッチ回路ＤＬ（１）は、２個の単位ラッチＵＤＬ（１）、ＵＤＬ（２）と、セレクタＤＳＥＬＣを備えている。単位ラッチ回路ＵＤＬ（１）およびＵＤＬ（２）は、互いに同じ構成を有しており、それぞれの構成は、図１に示したラッチ回路ＤＬ（１）と同じである。図３では、図面が複雑になるのを避けるために、タップ係数を記憶するタップ係数記憶回路ＤＴＣ１、ＤＴＣ２は省略されている。
【００９６】
単位ラッチ回路ＵＤＬ（１）の演算回路ＤＯＰ１は、図示しないタップ係数記憶回路ＤＴＣ１に格納されたタップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１と端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）との間で演算を行い、求めた演算データを、ラッチ回路ＤＬＨ１へ供給する。また、単位ラッチ回路ＵＤＬ（１）の演算回路ＤＯＰ２は、図示しないタップ係数記憶回路ＤＴＣ２に格納されたタップ係数＋ＴＡＰ１−１、−ＴＡＰ２−１と端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）との間で演算を行い、求めた演算データを、ラッチ回路ＤＬＨ２へ供給する。
【００９７】
単位ラッチ回路ＵＤＬ（１）におけるラッチ回路ＤＬＨ１、ＤＬＨ２は、クロック信号ＣＬＫ１の立ち上がりに同期して、供給されている演算データを取り込み、保持する。このラッチ回路ＤＬＨ１、ＤＬＨ２に保持された演算データは、セレクタＤＳＥＬへ供給される。セレクタＤＳＥＬは、選択信号ＳＥＬ−Ｄ１によって、ラッチ回路ＤＬＨ１またはＤＬＨ２からの演算データを選択し、出力する。
【００９８】
単位ラッチ回路ＵＤＬ（２）の演算回路ＤＯＰ１は、図示しないタップ係数記憶回路ＤＴＣ１に格納されたタップ係数−ＴＡＰ１−１、＋ＴＡＰ２−１と端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）との間で演算を行い、求めた演算データを、ラッチ回路ＤＬＨ１へ供給する。また、単位ラッチ回路ＵＤＬ（２）の演算回路ＤＯＰ２は、図示しないタップ係数記憶回路ＤＴＣ２に格納されたタップ係数−ＴＡＰ１−１、−ＴＡＰ２−１と端子ＴＲＸ（１）に供給された入力データＲＸＯ（１）との間で演算を行い、求めた演算データを、ラッチ回路ＤＬＨ２へ供給する。
【００９９】
単位ラッチ回路ＵＤＬ（２）におけるラッチ回路ＤＬＨ１、ＤＬＨ２は、クロック信号ＣＬＫ１の立ち上がりに同期して、供給されている演算データを取り込み、保持する。このラッチ回路ＤＬＨ１、ＤＬＨ２に保持された演算データは、セレクタＤＳＥＬへ供給される。セレクタＤＳＥＬは、選択信号ＳＥＬ−Ｄ１によって、ラッチ回路ＤＬＨ１またはＤＬＨ２からの演算データを選択し、出力する。
【０１００】
２組のタップ係数＋ＴＡＰ１−１（−ＴＡＰ１−１）、＋ＴＡＰ２−１（−ＴＡＰ２−１）の組み合わせにより、基準に対して＋方向および−方向を含めた４個のオフセット値が表されることになる。この実施の形態２では、この４個のオフセット値が、単位ラッチ回路ＵＤＬ（１）、ＵＤＬ（２）内の４個の演算回路ＤＯＰ１、ＤＯＰ２によって、入力データＲＸＯ（１）に加えられることになる。
【０１０１】
すなわち、タップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１の組み合わせによって表させるオフセット値（＋方向、−方向の極性を含む）が、単位ラッチ回路ＵＤＬ（１）内の演算回路ＤＯＰ１によって、入力データＲＸＯ（１）に加えられる。また、タップ係数＋ＴＡＰ１−１、−ＴＡＰ２−１の組み合わせによって表させるオフセット値（＋方向、−方向の極性を含む）が、単位ラッチ回路ＵＤＬ（１）内の演算回路ＤＯＰ２によって、入力データＲＸＯ（１）に加えられる。同様に、タップ係数−ＴＡＰ１−１、＋ＴＡＰ２−１の組み合わせによって表させるオフセット値（＋方向、−方向の極性を含む）が、単位ラッチ回路ＵＤＬ（２）内の演算回路ＤＯＰ１によって、入力データＲＸＯ（１）に加えられる。タップ係数−ＴＡＰ１−１、−ＴＡＰ２−１の組み合わせによって表させるオフセット値（＋方向、−方向の極性を含む）は、単位ラッチ回路ＵＤＬ（２）内の演算回路ＤＯＰ２によって、入力データＲＸＯ（１）に加えられる。
【０１０２】
このようにして、それぞれオフセット値が加えられた４個の演算データは、クロック信号ＣＬＫ１に同期して、単位ラッチ回路ＵＤＬ（１）、ＵＤＬ（２）内のラッチ回路ＤＬＨ１、ＤＬＨ２に取り込まれる。
【０１０３】
単位ラッチ回路ＵＤＬ（１）、ＵＤＬ（２）のそれぞれにおいて、セレクタＤＳＥＬは、選択信号ＳＥＬ−Ｄ１が論理値“１”のとき、例えば第１入力端子Ｉ１に供給されている演算データを選択して、出力端子Ｑから出力し、選択信号ＳＥＬ−Ｄ１が論理値“０”のとき、第２入力端子Ｉ２に供給されている演算データを選択して、出力端子Ｑから出力する。
【０１０４】
セレクタＤＳＥＬＣは、単位ラッチ回路ＵＤＬ（１）からの演算データと、単位ラッチ回路ＵＤＬ（２）からの演算データを受け、選択信号ＳＥＬ−Ｄ２の論理値に従って、受信している演算データから１個の演算データを選択し、演算データＥＱＶ（図２）として出力する。例えば、セレクタＤＳＥＬＣは、選択信号ＳＥＬ−Ｄ２が論理値“１”のとき、例えば第１入力端子Ｉ１に供給されている演算データを選択して、出力端子Ｑから出力し、選択信号ＳＥＬ−Ｄ２が論理値“０”のとき、第２入力端子Ｉ２に供給されている演算データを選択して、出力端子Ｑから出力する。
【０１０５】
選択信号ＳＥＬ−Ｄ１の論理値は、ラッチ回路ＤＬ（２）から出力される演算データの論理値であり、選択信号ＳＥＬ−Ｄ２の論理値は、ラッチ回路ＤＬ（３）から出力される演算データの論理値である。そのため、時間的に過去に入力された入力データＲＸＯ（１）の論理値に応じて、４個の演算データのうちの１個の演算データが、２個のセレクタＤＳＥＬ、ＤＳＥＬＣによって選択され、演算データＥＱＶとして出力されることになる。これにより、符号間干渉による劣化が減少されることになる。
【０１０６】
＜適応等化回路＞
図２に戻って、適応等化回路ＡＥＱの構成を説明する。実施の形態１と同様に、実施の形態２においても、適応等化回路ＡＥＱは、ラッチ回路ＡＬＥ、パターンマッチ判定回路ＰＴＭおよびタップ係数生成回路ＴＰＧを備えている。
【０１０７】
タップ係数生成回路ＴＰＧは、実施の形態１と同じであるため、説明は省略する。パターンマッチ判定回路ＰＴＭは、実施の形態１で説明したパターンマッチ判定回路と同様に、待ちパターン生成回路ＭＰＴＭとパターン比較回路ＣＰＴＭを備えている。この実施の形態２において、待ちパターン生成回路ＭＰＴＭは、２ビットの論理値によって構成された待ちパターンＰＴＡを、時系列的に生成する。この生成された待ちパターンＰＴＡは、パターン比較回路ＣＰＴＭとラッチ回路ＡＬＥへ供給される。
【０１０８】
パターン比較回路ＣＰＴＭは、タップ係数選択パターンＰＴＤと待ちパターンを比較する。タップ係数選択パターンＰＴＤと待ちパターンＰＴＡのそれぞれは、２ビットの論理値によって構成されたパターンである。この比較によって、タップ係数選択パターンＰＴＤと待ちパターンＰＴＡが一致したときには、実施の形態１と同様に、一致を示すタップ係数生成イネーブル信号ＰＴＥが、パターン比較回路ＣＰＴＭによって形成され、タップ係数生成回路ＴＰＧのイネーブル端子ＥＮに供給される。一方、不一致のときには、不一致を示すタップ係数生成イネーブル信号ＰＴＥが、パターン比較回路ＣＰＴＭによって形成され、タップ係数生成回路ＴＰＧのイネーブル端子ＥＮに供給される。実施の形態１と同様に、このタップ係数生成回路ＴＰＧは、タップ係数生成ネーブル信号ＰＴＥによって動作が制御される。
【０１０９】
ラッチ回路ＡＬＥは、演算回路ＡＯＰ１、ラッチ回路ＡＬＨ１、セレクタＡＳＥＬ２およびタップ係数記憶回路ＡＴＣ１〜ＡＴＣ４を備えている。演算回路ＡＯＰ１は、セレクタＡＳＥＬ２によって選択されたタップ係数と端子ＴＲＸ（１）に供給されている入力データＲＸＯ（１）との間で演算を行う。この演算により求められた演算データは、ラッチ回路ＡＬＨ１の入力端子Ｄに供給される。ラッチ回路ＡＬＨ１は、クロック端子ＣＫに供給されているクロック信号ＣＬＫ２の立ち上がりに同期して、入力端子Ｄに供給されている演算データを取り込み、保持する。保持された演算データは、演算データＥＱＶＡとして、タップ係数生成回路ＴＰＧへ供給される。
【０１１０】
タップ係数記憶回路ＡＴＣ１は、セレクタＡＳＥＬ２の第１入力端子Ｉ１に接続され、タップ係数＋ＴＡＰ１−２、＋ＴＡＰ２−２を格納し、タップ係数記憶回路ＡＴＣ２は、セレクタＡＳＥＬ２の第２入力端子Ｉ２に接続され、タップ係数＋ＴＡＰ１−２、−ＴＡＰ２−２を格納する。同様に、タップ係数記憶回路ＡＴＣ３は、セレクタＡＳＥＬ２の第３入力端子Ｉ３に接続され、タップ係数−ＴＡＰ１−２、＋ＴＡＰ２−２を格納し、タップ係数記憶回路ＡＴＣ４は、セレクタＡＳＥＬ２の第４入力端子Ｉ４に接続され、タップ係数−ＴＡＰ１−２、−ＴＡＰ２−２を格納する。
【０１１１】
セレクタＡＳＥＬ２は、選択端子ＳＥＬに供給される待ちパターンＰＴＡに従って、入力端子Ｉ１〜Ｉ４のうちの１個の入力端子を選択し、選択した入力端子に接続されているタップ係数記憶回路に格納されているタップ係数を出力端子Ｑから出力する。この実施の形態２においては、待ちパターンＰＴＡおよびタップ係数選択パターンＰＴＤのそれぞれが、２ビットの論理値によって構成されたパターンになっている。そのため、入力端子Ｉ１〜Ｉ４のうち、待ちパターンＰＴＡを構成する２ビットの論理値の組み合わせにより指定された入力端子が選択されることになる。
【０１１２】
この実施の形態１においては、タップ係数選択パターンＰＴＤによって選択されるタップ係数と、待ちパターンＰＴＡによって選択されるタップ係数とが対応するようにされている。すなわち、タップ係数選択パターンＰＴＤと待ちパターンＰＴＡとが、同じ論理値のパターンであった場合、互いに対応するタップ係数が選択される。
【０１１３】
具体的に述べると、図２および図３において、ラッチ回路ＤＬ（２）およびＤＬ（３）から出力される演算データが、入力データＲＸＯ（１）とタップ係数との間の演算によって得られた演算データを選択する選択信号ＳＥＬ−Ｄ１およびＳＥＬ−Ｄ２となる。この選択信号ＳＥＬ−Ｄ１およびＳＥＬ−Ｄ２が、デマルチプレクサＤＥＭにおいて、パラレルに変換され、タップ係数選択パターンＰＴＤとなる。選択信号ＳＥＬ−Ｄ１、ＳＥＬ−Ｄ２は、入力データＲＸＯ（１）とタップ係数との間の演算により求めた４個の演算データから１個の演算データを求めるものであるため、演算データを求める際に用いたタップ係数を指定する選択信号と見なすことができる。このように見なした場合、タップ係数選択パターンＰＴＤは、選択したタップ係数を表すパターンと見なせる。
【０１１４】
この実施の形態１においては、タップ係数選択パターンＰＴＤが、単位ラッチ回路ＵＤＬ（１）内のラッチ回路ＤＬＨ１を選択するパターンであった場合、すなわち、タップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１を選択するパターンであった場合、このタップ係数選択パターンＰＴＤと同じ論理値のパターンを有する待ちパターンＰＴＡによって、セレクタＡＳＥＬ２は、第１入力端子Ｉ１を選択する。これにより、タップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１に対応するタップ係数＋ＴＡＰ１−２、＋ＴＡＰ２−２が選択されることになる。また、タップ係数選択パターンＰＴＤが、単位ラッチ回路ＵＤＬ（１）内のラッチ回路ＤＬＨ２を選択するパターンであった場合、すなわち、タップ係数＋ＴＡＰ１−１、−ＴＡＰ２−１を選択するパターンであった場合、このタップ係数選択パターンＰＴＤと同じ論理値のパターンを有する待ちパターンＰＴＡによって、セレクタＡＳＥＬ２は、第２入力端子Ｉ２を選択する。これにより、タップ係数＋ＴＡＰ１−１、−ＴＡＰ２−１に対応するタップ係数＋ＴＡＰ１−２、−ＴＡＰ２−２が選択されることになる。
【０１１５】
さらに、タップ係数選択パターンＰＴＤが、単位ラッチ回路ＵＤＬ（２）内のラッチ回路ＤＬＨ１を選択するパターンであった場合、すなわち、タップ係数−ＴＡＰ１−１、＋ＴＡＰ２−１を選択するパターンであった場合、このタップ係数選択パターンＰＴＤと同じ論理値のパターンを有する待ちパターンＰＴＡによって、セレクタＡＳＥＬ２は、第３入力端子Ｉ３を選択する。これにより、タップ係数−ＴＡＰ１−１、＋ＴＡＰ２−１に対応するタップ係数−ＴＡＰ１−２、＋ＴＡＰ２−２が選択されることになる。また、タップ係数選択パターンＰＴＤが、単位ラッチ回路ＵＤＬ（２）内のラッチ回路ＤＬＨ２を選択するパターンであった場合、すなわち、タップ係数−ＴＡＰ１−１、−ＴＡＰ２−１を選択するパターンであった場合、このタップ係数選択パターンＰＴＤと同じ論理値のパターンを有する待ちパターンＰＴＡによって、セレクタＡＳＥＬ２は、第４入力端子Ｉ４を選択する。これにより、タップ係数−ＴＡＰ１−１、−ＴＡＰ２−１に対応するタップ係数−ＴＡＰ１−２、−ＴＡＰ２−２が選択されることになる。
【０１１６】
待ちパターン生成回路ＭＰＴＭによって生成された待ちパターンによって、セレクタＡＳＥＬ２の入力端子が選択される。選択された入力端子に接続されているタップ係数記憶回路に格納されているタップ係数が、演算回路ＡＯＰ１に供給される。例えば、第１入力端子Ｉ１が選択され、入力データＲＸＯ（１）とタップ係数＋ＴＡＰ１−２、＋ＴＡＰ２−２との間で演算が行われる。これにより、入力データＲＸＯ（１）に対して、タップ係数＋ＴＡＰ１−２、＋ＴＡＰ２−２により表されるオフセット値（＋方向、−方向の極性を含む）が加えられることになる。オフセット値が加えられた演算データは、ラッチ回路ＡＬＨ１に取り込まれ、保持される。なお、このとき、セレクタＡＳＥＬ２の第２入力端子Ｉ２〜Ｉ４は選択されていないため、これらの入力端子に供給されているタップ係数と入力データＲＸＯ（１）との間での演算は実施されない。
【０１１７】
同じ入力データＲＸＯ（１）は、ラッチ回路ＤＬ（１）内の単位ラッチ回路ＵＤＬ（１）、ＵＤＬ（２）のそれぞれにおいて、演算回路ＤＯＰ１、ＤＯＰ２により、タップ係数との間で演算が行われる。この演算により、入力データＲＸＯ（１）に対して、４個の演算データが求めされることになる。求められた４個の演算データは、時間的に過去の入力データの演算データに基づいた選択信号ＳＥＬ−Ｄ１、ＳＥＬ−Ｄ２によって選択されることになる。この選択信号ＳＥＬ−Ｄ１、ＳＥＬ−Ｄ２が、デマルチプレクサＤＥＭから、所定の時間後に、タップ係数選択パターンＰＴＤとして出力される。
【０１１８】
待ちパターン生成回路ＭＰＴＭは、第１入力端子Ｉ１を選択する待ちパターンＰＴＡを生成しているため、パターン比較回路ＭＰＴＭは、第１入力端子Ｉ１を選択する待ちパターンＰＴＡと、デマルチプレクサＤＥＭからのタップ係数選択パターンＰＴＤとを比較することになる。同じ入力データＲＸＯ（１）に対して、デマルチプレクサＤＥＭから出力されているタップ係数選択パターンＰＴＤが、ラッチ回路ＤＬ（１）内の単位ラッチ回路ＵＤＬ（１）のラッチ回路ＤＬＨ１、すなわちタップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１を指定するパターンであれば、パターン比較回路ＣＰＴＭは、一致を示すタップ係数生成イネーブル信号ＰＴＥを出力する。
【０１１９】
一方、このとき、デマルチプレクサＤＥＭから出力されているタップ係数選択パターンＰＴＤが、単位ラッチ回路ＵＤＬ（１）のラッチ回路ＤＬＨ２または単位ラッチ回路ＵＤＬ（２）のラッチ回路ＤＬＨ１、ＤＬＨ２、すなわちタップ係数＋ＴＡＰ１−１、−ＴＡＰ２−１，タップ係数−ＴＡＰ１−１、＋ＴＡＰ２−１またはタップ係数−ＴＡＰ１−１、−ＴＡＰ２−１を指定している場合には、パターン比較回路ＣＰＴＭは、不一致を示すタップ係数生成イネーブル信号ＰＴＥを出力する。
【０１２０】
すなわち、同じ入力データＲＸＯ（１）に対して、ラッチ回路ＤＬ（１）において演算に用いられたタップ係数と、ラッチ回路ＡＬＥにおいて演算に用いられたタップ係数とが、対応しているとき、タップ係数生成イネーブル信号ＰＴＥによりタップ係数生成回路ＴＰＧが動作状態にされる。一方、同じ入力データＲＸＯ（１）に対して、ラッチ回路ＤＬ（１）において演算に用いられたタップ係数と、ラッチ回路ＡＬＥにおいて演算に用いられたタップ係数とが、対応していないとき、タップ係数生成イネーブル信号ＰＴＥによりタップ係数生成回路ＴＰＧは非動作状態にされる。
【０１２１】
これにより、タップ係数生成回路ＴＰＧが動作するとき、タップ係数生成回路ＴＰＧには、投機型等化回路ＤＦＥが等化の際に用いたタップ係数に対応したタップ係数によって表されたオフセット値が加えられた演算データＥＱＶＡが供給されることになる。その結果、適切なタップ係数の更新を行うことが可能となる。これに対して、投機型等化回路ＤＦＥが等化の際に用いたタップ係数と、ラッチ回路ＡＬＥにおいて演算の際に用いたタップ係数とが対応していない場合には、タップ係数生成回路ＴＰＧが動作しないため、演算データＥＱＶＡは、破棄される。この場合、破棄される演算データは、同じ入力データＲＸＯ（１）に対して、投機型等化回路ＤＦＥで用いられたタップ係数とは対応していないタップ係数との演算により求められた演算データである。この演算データＥＱＶＡを破棄することにより、タップ係数が不所望に更新されてしまうことを防ぐことが可能となる。
【０１２２】
待ちパターンＰＴＡによって、第１入力端子Ｉ１が選択される場合を例として説明したが、待ちパターンＰＴＡによって、他の入力端子Ｉ２〜Ｉ４が選択される場合も同様である。
【０１２３】
タップ係数生成回路ＴＰＧにより更新（生成）されたタップ係数は、ラッチ回路ＤＬ（１）およびラッチ回路ＡＬＥ内のタップ係数記憶回路に供給され、それぞれに格納される。
【０１２４】
この実施の形態２において、パターンマッチ判定回路ＰＴＭは、クロック信号ＣＬＫ２に同期して動作する。例えば、クロック信号ＣＬＫ２に同期して、待ちパターン生成回路ＭＰＴＰが待ちパターンＰＴＡを生成する。その後、パターン比較回路ＣＰＴＭが、発生されている待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとの比較を行い、タップ係数生成イネーブル信号ＰＴＥを形成する。
【０１２５】
実施の形態２では、２組のタップ係数を用いた適応等化器ＥＱを例として説明したが、より多くの組のタップ係数を用いるようにしてもよい。タップ係数の組が多くなっても、ラッチ回路ＡＬＥにおける演算回路の数を、例えば１個にすることが可能であり、演算回路が増加するのを抑制することが可能である。そのため、受信増幅器の出力に接続される負荷容量の増加を抑制することが可能である。また、消費電力の増加を抑制することが可能である。
【０１２６】
（実施の形態３）
図４は、実施の形態３に係わる適応等化器ＥＱの構成を示すブロック図である。図４には、タップ係数を生成する構成が示されている。図４において、ＤＥＭ、ＰＴＭおよびＴＰＧは、図１および図２において説明したデマルチプレクサ、パターンマッチ判定回路およびタップ係数生成回路を示している。また、図４において、ＶＲＥＦ−Ｇは、基準生成回路を示している。
【０１２７】
パターンマッチ判定回路ＰＴＭは、例えば実施の形態２で説明したように、待ちパターン生成回路ＭＰＴＭとパターン比較回路ＣＰＴＭを備えている。待ちパターン生成回路ＭＰＴＭは、待ちパターンＰＴＡを生成し、パターン比較回路ＣＰＴＭは、待ちパターンＰＴＡとタップ係数選択パターンＰＴＤとを比較し、一致／不一致を示すタップ係数生成イネーブル信号ＰＴＥを形成する。
【０１２８】
この実施の形態４においては、特に制限されないが、ラッチ回路ＤＬ（図２）からの演算データが、演算データＥＱ−Ｏとして示されており、デマルチプレクサＤＥＭに供給されている。また、デマルチプレクサＤＥＭには、後で説明するエラー信号ＥＲＲが供給されている。デマルチプレクサＤＥＭで、それぞれの演算データは、パラレルに変換され、タップ係数生成回路ＴＰＧおよび基準生成回路ＶＲＥＦ−Ｇに供給される。また、パラレルに変換された演算データは、タップ係数選択パターンＰＴＤとしてパターンマッチ判定回路ＰＴＭへ供給され、さらに出力データＲＲＳ（１）として出力される。また、エラー信号ＥＲＲも、デマルチプレクサＤＥＭを介して、タップ係数生成回路ＴＰＧおよび基準生成回路ＶＲＥＦ−Ｇに供給されている。
【０１２９】
タップ係数生成回路ＴＰＧは、供給された演算データおよびエラー信号ＥＲＲに基づいてタップ係数を演算するタップ係数演算回路ＴＰ−Ｏと、複数のタップ係数アップダウンカウンタを備えている。図４では、図２に示した２組のタップ係数ＴＡＰ１、ＴＡＰ２を出力するタップ係数アップダウンカウンタのみが、ＴＰ１−ＵＤ、ＴＰ２−ＵＤとして示されている。
【０１３０】
タップ係数演算回路ＴＰ−Ｏおよびタップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤは、タップ係数生成イネーブル信号ＰＴＥによって、動作が制御される。すなわち、タップ係数生成イネーブル信号ＰＴＥが、一致を示している場合、タップ係数演算回路ＴＰ−Ｏおよびタップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤは動作し、タップ係数生成イネーブル信号ＰＴＥが、不一致を示している場合、タップ係数演算回路ＴＰ−Ｏおよびタップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤは非動作となる。
【０１３１】
タップ係数生成イネーブル信号ＰＴＥが、一致を示している場合、タップ係数演算回路ＴＰ−Ｏは、供給されている演算データおよびエラー信号ＥＲＲを基にして、タップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤに対して、カウントアップまたはカウントダウンを指示するカウント制御信号を出力する。カウント制御信号によって、カウントアップが指示されていると、タップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤは、カウントアップし、タップ係数ＴＰＡ１、ＴＡＰ２を更新する。また、カウント制御信号によって、カウントダウンが指示されていると、タップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤは、カウントダウンし、タップ係数ＴＰ１、ＴＰ２を更新する。ここで、タップ係数ＴＰ１は、図２に示したタップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１、＋ＴＡＰ１−２，−ＴＡＰ１−２を含み、タップ係数ＴＰ２は、図２に示したタップ係数＋ＴＡＰ２−１、−ＴＡＰ２−１、＋ＴＡＰ２−２、−ＴＡＰ２−２を含んでいる。タップ係数生成回路ＴＰＧで生成されたこれらのタップ係数は、図２に示したラッチ回路ＤＬ（１）、ＡＬＥへ供給される。
【０１３２】
基準生成回路ＶＲＥＦ−Ｇも、タップ係数生成イネーブル信号ＰＴＥによって、動作が制御される。すなわち、タップ係数生成イネーブル信号ＰＴＥが一致を示しているとき、基準生成回路ＶＲＥＦ−Ｇは、供給されている演算データおよびエラー信号ＥＲＲに基づいた基準電圧ＶＲＥＦを生成する。これに対して、タップ係数生成イネーブル信号ＰＴＥが不一致を示しているとき、基準生成回路ＶＲＥＦ−Ｇは、供給されている演算データおよびエラー信号ＥＲＲに基づいた基準電圧ＶＲＥＦを生成しない。この場合には、例えば以前に生成した基準電圧ＶＲＥＦの値が維持されることになる。
【０１３３】
基準生成回路ＶＲＥＦ−Ｇによって生成された基準電圧ＶＲＥＦが、タップ係数の更新の方向を決めるエラー信号ＥＲＲを演算する基準となる。
【０１３４】
基準生成回路ＶＲＥＦ−Ｇからの基準電圧ＶＲＥＦは、特に制限されないが、ラッチ回路ＡＬＥへ供給される。ラッチ回路ＡＬＥにおいては、例えば演算回路ＡＯＰ１によって求められた演算データと、基準電圧ＶＲＥＦとの比較が行われ、比較の結果に従ってエラー信号ＥＲＲを形成する。すなわち、基準電圧ＶＲＥＦに対して、演算データにより表される値が、＋方向にあるのか、−方向にあるのかが判定され、判定の結果が、エラー信号ＥＲＲとして、出力される。例えば、タップ係数演算回路ＴＰ−Ｏは動作しているとき、このエラー信号ＥＲＲが＋方向を示しているのか−方向を示しているのに従って、タップ係数アップダウンカウンタＴＰ１−ＵＤ、ＴＰ２−ＵＤをダウンカウントまたはアップカウントする。
【０１３５】
この実施の形態３においては、基準を生成する基準生成回路ＶＲＥＦ−Ｇも、タップ係数生成イネーブル信号ＰＴＥによって制御されるため、消費電力の増加を抑制することが可能となる。
【０１３６】
（実施の形態４）
実施の形態１および２においては、ラッチ回路ＡＬＥにおいて、待ちパターンＰＴＡに従って、タップ係数が選択され、入力データＲＸＯ（１）との間で演算が行われる。この演算に用いたタップ係数が適切であるか否かは、時間的に後で判定されることになる。すなわち、適応型等化回路ＡＥＱにおいては、投機的に演算データが求められることになる。
【０１３７】
例えば、実施の形態２で述べた２タップ係数の適応等化器ＥＱにおいて、待ちパターン生成回路ＭＰＴＭによって生成される待ちパターンＰＴＡが、２ビットの固定の論理値、例えば“０、１”であると、ラッチ回路ＡＬＥ（図２）における演算回路ＡＯＰ１から出力される演算データは、時間軸で見ると、周期的に変化することになる。すなわち、演算データは、特定の周波数成分に偏ってしまい、タップ係数の収束精度が悪くなることが考えられる。
【０１３８】
実施の形態４においては、待ちパターン生成回路ＭＰＴＭが、固定ではなく、時間的に変化する待ちパターンＰＴＤを生成する。
【０１３９】
２タップ係数の適応等化器ＥＱの場合、待ちパターン生成回路ＭＰＴＭは、２ビットの論理値が、“０、０”、“０、１”、“１、０”、“１、１”のように巡回する待ちパターンＰＴＡを生成する。これにより、演算データが特定の周波数成分に偏ることを防ぎ、タップ係数の収束精度の向上を図ることが可能となる。
【０１４０】
また、上記のように、待ちパターンＰＴＡの論理値が、巡回するようにしても、タップ係数が十分収束していない等の特定の状況においては、特定の待ちパターンに対し、タップ係数選択パターンとの一致が起こらず、タップ係数の収束が、スタックすることが考えられる。そのため、タップ係数の収束が、所定時間更新しないときは、パターン生成回路ＭＰＴＭに対して、強制的に待ちパターンが、変更するように構成される。すなわち、パターン生成回路ＭＰＴＭは、特定の論理値の組み合わせによって構成された数種類の待ちパターンを連続的に形成し、所定時間経過したときには、連続している待ちパターンとは異なる論理値の組み合わせのパターンを生成するように構成される。例えば、待ちパターンが、“０、０”、“０、１”、“１、０”で連続している場合、所定時間経過したときに、パターン生成回路ＭＰＴＭは、“１、１”の待ちパターンを生成するようにする。
【０１４１】
実施の形態２では、２タップ係数の適応等化器を説明したが、例えば３タップ係数の適応等化器を考えた場合、待ちパターンＰＴＡは、３ビットの論理値によって構成されることになる。この場合、待ちパターンＰＴＡが取り得るパターンは、論理値“０、０、０”〜“１、１、１”のいずれかとなる。
【０１４２】
１個の待ちパターンＰＴＡを見たとき、隣接するビット間の論理値の変化が多いほど、演算データの周波数が高くなる。例えば、待ちパターンＰＴＡが、論理値“０、０、０”、“０、１、１”、“１、１、０”、“１、１、１”では、それぞれの待ちパターンＰＴＡにおいて、隣接するビット間の論理値の変化は、０回または１回である。そのため、時間軸で見たとき、演算データの周波数は比較的低くなる。これに対して、例えば、待ちパターンＰＴＡが、論理値“０、１、０”、“１、０、１”では、それぞれの待ちパターンＰＴＡにおいて、隣接するビット間の論理値の変化は、２回である。そのため、時間軸で見たとき、演算データの周波数は比較的高くなる。
【０１４３】
例えば、トレーニング期間の初期においては、タップ係数の最適化が進んでいないため、比較的高い周波数となる待ちパターンＰＴＡは、タップ係数選択パターンＰＴＤと一致しないことが考えられる。そのため、タップ係数の収束が所定の値まで収束するまでは、待ちパターン生成回路ＭＰＴＭは、比較的低い周波数（第１周波数）となる待ちパターンＰＴＡを生成し、その後で、第１周波数よりも高い周波数（第２周波数）となる待ちパターンＰＴＡを生成するようにする。
【０１４４】
例えば、トレーニング期間の初期においては、隣接するビット間で論理値の変化が少ない第１周波数のパターン（０、０、０”、“０、１、１”、“１、１、０”、“１、１、１”）を、パターン生成回路ＭＰＴＭが生成し、その後で、隣接するビット間で論理値の変化が多い第２周波数のパターン（０、１、０”、“１、０、１”）を生成する。これは、例えば、トレーニングの開始から時間を計測し、所定時間を境にして、パターン生成回路ＭＰＴＭが、生成するパターンが異なるように制御すればよい。このようにすることにより、タップ係数の収束精度を向上させることが可能となる。なお、３タップ係数を例にして説明したが、勿論、４タップ係数以上であってもよい。
【０１４５】
実施の形態において説明した、タップ係数＋ＴＡＰ１−１、−ＴＡＰ１−１、＋ＴＡＰ２−１、−ＴＡＰ２−１は、投機型等化回路ＤＦＥで用いられる第１タップ係数と見なすことができる。また、タップ係数＋ＴＡＰ１−２、−ＴＡＰ１−２、＋ＴＡＰ２−２、−ＴＡＰ２−２は、適応等化回路ＡＥＱで用いられる第２タップ係数と見なすことができる。この場合、基準に対して第１方向のオフセット値を表すタップ係数＋ＴＡＰ１−１、＋ＴＡＰ２−１は、第１方向第１タップ係数と見なすことができ、基準に対して第２方向のオフセット値を表すタップ係数−ＴＡＰ１−１、−ＴＡＰ２−１は、第２方向第１タップ係数と見なすことができる。同様に、基準に対して第１方向のオフセット値を表すタップ係数＋ＴＡＰ１−２、＋ＴＡＰ２−２は、第１方向第２タップ係数と見なすことができ、基準に対して第２方向のオフセット値を表すタップ係数−ＴＡＰ１−２、−ＴＡＰ２−２は、第２方向第２タップ係数と見なすことができる。
【０１４６】
ここまで、実施の形態において、受信増幅器ＲＣＶ（１）の出力負荷を低減する例について説明したが、負荷を低減する対象は、受信増幅器の出力に限らず、判定帰還等化器と適応等化器が結合される部位であれば特に制約はない。例えば、伝送線路直後の端子に判定帰還等化器と適応等化器が結合される構成であれば、伝送線路直後の端子の入力負荷が低減する対象となる。
【０１４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４８】
５０００  情報通信装置
ＡＥＱ  適応等化回路
ＡＬＥ、ＡＬＨ１、ＤＬ（１）〜ＤＬ（５）、ＤＬＨ１、ＤＬＨ２  ラッチ回路
ＡＯＰ１、ＤＯＰ１、ＤＯＰ２  演算回路
ＡＴＣ１、ＡＴＣ２、ＤＴＣ１、ＤＴＣ２  タップ係数記憶回路
ＡＳＥＬ１、ＤＳＥＬ  セレクタ
ＣＰＴＭ  パターン比較回路
ＤＥＭ  デマルチプレクサ
ＥＱ  適応等化器
ＭＰＴＭ  待ちパターン生成回路
ＰＴＭ  パターンマッチ判定回路
ＴＰＧ  タップ係数生成回路
ＲＣＶ（１）〜ＲＣＶ（ｎ）  受信増幅器
＋ＴＡＰ１−１、＋ＴＡＰ１−２、−ＴＡＰ１−１、−ＴＡＰ１−２  タップ係数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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