(57)【特許請求の範囲】
【請求項１】
受信フレームを、このフレームと通信プロトコルが異なる、ＭＡＣヘッダとＩＰヘッダとからなる送信フレームに変換する伝送フレーム変換回路であって、
前記受信フレームを一定のサイズ毎に受信し当該サイズのフレームを前記送信フレームによってカプセル化してフレーム変換バッファに保持させる受信フレーム制御手段と、
前記フレーム変換バッファからの送信フレームの送信要求に基づき当該バッファから前記カプセル化された前記サイズのフレームを送信させる送信フレーム制御手段と
を備えたこと
を特徴とする伝送フレーム変換回路。
【請求項２】
前記送信フレームは前記カプセル化されたフレームのフラグメント・オフセットを有すること
を特徴とする請求項１に記載の伝送フレーム変換回路。
【請求項３】
前記受信フレーム制御手段は、前記受信フレームが一定のサイズ以下である場合、当該受信フレームを前記送信フレームによってカプセル化してフレーム変換バッファに保持させること
を特徴とする請求項１または２に記載の伝送フレーム変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光ループ伝送システム等の伝送システムに適用される伝送フレーム変換回路に関する。
【背景技術】
【０００２】
光ループ伝送システムは、光モジュールを用いた伝送システムであり、光ファイバによってループ状に接続されている。光ループ伝送システムにおいて通信プロトコルが異なる伝送媒体（伝送フレーム）を接続する場合、伝送フレームを変換、例えば、ＨＤＬＣ（High-Level Data Link Control）フレームをＥｔｈｅｒｎｅｔ（登録商標）フレームに変換させる必要がある。
【０００３】
異なるネットワークシステム間で伝送させるフレームのフレーム変換やプロトコル変換はソフトウェア処理で行われている（例えば、特許文献１〜３）。また、高速化するネットワークシステムに対応するためにハードウェア処理でプロトコル変換を行う場合もある（例えば、特許文献４〜６）。
【０００４】
さらに、Ｅｔｈｅｒｎｅｔのジャンボフレームに対応または非対応の装置を同一ネットワークで接続するためにフラグメント処理を利用する場合もある（特許文献７）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−３２１８２１号公報
【特許文献２】特開平１１−２７５１７０号公報
【特許文献３】特開平７−２３５９４９号公報
【特許文献４】特開平１１−２６１６２２号公報
【特許文献５】特開平１−２９０３４６号公報
【特許文献６】特開平４−２４３３４７号公報
【特許文献７】特開２０１２−１２００７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
光ループ伝送システムにおいてはループマスタがループの終端処理を行っている。あるノードが送信したデータはループを一巡若しくはループマスタにて終端される（破棄される）。各ノードは、あるノードが送信したデータを受信するのと同時に後段のノードへの送信データを伝搬する。このときの伝搬遅延は一般的に光モジュールの送受信時間のみで非常に短い時間（ナノ秒単位）である。
【０００７】
異なる伝送媒体を接続する場合、伝送フレームを変換させる必要がある。前述の事例では、プロトコルがＨＤＬＣプロトコルで通信処理されるため、伝送フレーム変換処理にあたりＨＤＬＣフレームをＥｔｈｅｒｎｅｔフレームによってカプセル化する処理を行う。
【０００８】
ＨＤＬＣプロトコルを利用するネットワークの伝送速度は一般的に最大１０Ｍｂｐｓ程度である。これに対し、Ｅｔｈｅｒｎｅｔプロトコルを利用するネットワークの伝送速度は１００Ｍｂｐｓ、１Ｇｂｐｓと高速である。ＨＤＬＣフレームからＥｔｈｅｒｎｅｔフレームにフレーム変換する場合、遅い伝送速度から速い伝送速度へ変換するため、アンダーランの問題を考慮しなければならない。アンダーランを起こさないために、遅い伝送速度のＨＤＬＣフレームを全て受信してから速い伝送速度のＥｔｈｅｒｎｅｔフレームに変換して出力する必要がある。
【０００９】
上記の通り、異なる伝送媒体間の伝送速度が大幅に異なる場合、伝送フレーム変換時間は遅い方の伝送速度に左右されるので、伝送フレーム変換部の伝播遅延がネットワーク全体の伝送性能を低下させてしまう問題がある。
【００１０】
本発明は、上記の事情に鑑みなされたもので、異なる伝送媒体間の伝搬遅延を短縮させることを課題とする。
【課題を解決するための手段】
【００１１】
そこで、本発明は、受信フレームをこのフレームと通信プロトコルが異なる送信フレームに変換する伝送フレーム変換回路であって、前記受信フレームを一定のサイズ毎に受信し当該サイズのフレームを前記受信フレームと通信プロトコルが異なる送信フレームに付加してフレーム変換バッファに保持させる受信フレーム制御手段と、前記フレーム変換バッファからの送信フレームの送信要求に基づき当該バッファに保持された前記サイズのフレームが付加された送信フレームを送信させる送信フレーム制御手段を備える。
【発明の効果】
【００１２】
以上の本発明によれば異なる伝送媒体間の伝搬遅延を短縮できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態における伝送フレーム変換回路の構成図。
【図２】同実施形態における光ループ伝送システムの一例を示した構成図。
【図３】（ａ）同実施形態におけるフレーム変換バッファの構成例，（ｂ）は同実施形態におけるＥｔｈｅｒｎｅｔフレームの構成例。
【図４】同実施形態におけるノード、伝送フレーム変換回路の動作例を説明したタイムチャート。
【図５】従来の伝送システムにおけるノード，伝送フレーム変換回路の動作例を説明したタイムチャート。
【発明を実施するための形態】
【００１４】
以下に図面を参照しながら本発明の実施形態について説明する。
【００１５】
図１に例示された伝送フレーム変換回路１はＨＤＬＣのフレームをＥｔｈｅｒｎｅｔのフレームに変換する回路である。一方、伝送フレーム変換回路２はＥｔｈｅｒｎｅｔのフレームをＨＤＬＣのフレームに変換する回路である。
【００１６】
伝送フレーム変換回路１，２は図２に例示された異なる種類の通信プロトコルを採用するノードを有する光ループ伝送システムにおいて具備される。本システムはＨＤＬＣプロトコルを前提とし、この通知プロトコルと異なる伝送媒体はＥｔｈｅｒｎｅｔとなっている。つまり、Ｅｔｈｅｒｎｅｔで接続されるノードもＨＤＬＣプロトコルで通信処理されるものとする。
【００１７】
伝送フレーム変換回路１は、ＦＰＧＡ等のメモリとハードロジックデバイスが集積されたＬＳＩにおいて、フレーム変換バッファ１０、受信コントローラ１１、送信コントローラ１２、ＣＰＵ１３が実装されている。
【００１８】
受信コントローラ１１はＨＤＬＣフレームＦ１をフレーム変換バッファ１０のＨＤＬＣフレームエリア１０１に保持する。ＨＤＬＣフレームエリア１０１は、Ｅｔｈｅｒｎｅｔフレーム１０２が付加され、Ｅｔｈｅｒｎｅｔフレームエリア１００にてカプセル化されてフレーム変換バッファ１０に保持される。
【００１９】
フレーム変換バッファ１０のＥｔｈｅｒｎｅｔフレームエリア１００はハードウェアロジック（レジスタ）で構成されている。つまり、フレーム変換バッファ１０はデュアルポートメモリとハードウェアロジック（レジスタ）とで構成されている。
【００２０】
送信コントローラ１２はフレーム変換バッファ１０からの送信フレームの送信要求に基づくＣＰＵ１３からの送信指令により当該バッファ１０のＥｔｈｅｒｎｅｔフレームエリア１００のデータを送信させる。
【００２１】
伝送フレーム変換回路２も、伝送フレーム変換回路１と同様にメモリとハードロジックデバイスが集積されたＬＳＩにおいて、フレーム変換バッファ２０，受信コントローラ２１，送信コントローラ２２，ＣＰＵ２３が実装されている。フレーム変換バッファ２０もデュアルポートメモリとハードウェアロジック（レジスタ）とで構成されている。
【００２２】
フレーム変換バッファ２０は受信コントローラ２１からのＥｔｈｅｒｎｅｔフレームＦ２のデータの入力が可能である一方で送信コントローラ２２からのＨＤＬＣフレームＦ１のデータの読み出しを可能とする。フレーム変換バッファ２０はフレーム変換バッファ１０と同様にディアルポートメモリで構成される。
【００２３】
受信コントローラ２１は受信したＥｔｈｅｒｎｅｔフレームＦ２のデータをフレーム変換バッファ２０に保持させる。このバッファ２０のＥｔｈｅｒｎｅｔフレームエリア２００にはＥｔｈｅｒｎｅｔフレーム２０２が付加されたＨＤＬＣフレームエリア２０１がカプセル化されている。
【００２４】
送信コントローラ２２はＣＰＵ１３からの送信指令によりフレーム変換バッファ２０のＥｔｈｅｒｎｅｔフレームエリア２００に含まれるＨＤＬＣフレームエリア２０１のデータを送信させる。
【００２５】
図４を参照しながら本実施形態の伝送システムの動作例について説明する。
【００２６】
伝送フレーム変換回路１の受信コントローラ１１はノード＃０，＃２，＃３を介して伝搬されたＨＤＬＣフレームＦ１を受理するとそのデータをフレーム変換バッファ１０のＨＤＬＣフレームエリア１０１に保持させる。Ｅｔｈｅｒｎｅｔフレームエリア１００はＥｔｈｅｒｎｅｔフレーム１０２のＭＡＣフレームとＩＰフレームを付加して前記ＨＤＬＣフレームＦ１のデータをＨＤＬＣフレームエリア１０１にてカプセル化する。
【００２７】
また、同変換回路１は、伝送媒体間（ノード＃３，＃６間）の伝搬遅延を短縮させるために、ＩＰフレームのフラグメント機能（分割機能）を利用する。フレーム変換バッファ１０、Ｅｔｈｅｒｎｅｔフレームの詳細な構成を図３（ａ）（ｂ）にそれぞれ例示した。
【００２８】
具体的にはＣＰＵ１３からの受信処理の指令により受信コントローラ１１は一定サイズ（図３の事例では１２８バイト）のＨＤＬＣフレームＦ１データを受信する毎にこのデータをＥｔｈｅｒｎｅｔフレーム１０２（ＭＡＣフレーム，ＩＰフレーム）によってカプセル化してフレーム変換バッファ１０に保持させる。フレーム変換バッファ１０はＣＰＵ１３に対してＥｔｈｅｒｎｅｔ送信要求を出力する（図１のＳ１）。ＣＰＵ１３は、フレーム変換バッファ１０からのＥｔｈｅｒｎｅｔ送信要求を受けると（Ｓ１）、送信コントローラ１２に対し送信処理の制御信号を出力する（同図のＳ２）。送信コントローラ１２はフレーム変換バッファ１０のＥｔｈｅｒｎｅｔフレームエリア１００のデータを送信する。
【００２９】
以上のように伝送フレーム変換回路１はＨＤＬＣフレームＦ１を一定サイズ毎に受信しながらこのＨＤＬＣフレームＦ１をカプセル化したＥｔｈｅｒｎｅｔフレームＦ２を送信する。この処理によって一定サイズを超えるフレームの伝送フレーム変換処理の高速化が可能となる。
【００３０】
特に、フレーム変換バッファ１０においては一定サイズ毎に分割フレームエリアが確保されている。そして、図３（ａ）（ｂ）に示したようにフレーム変換バッファ１０は一定サイズのＨＤＬＣフレームＦ１データを受信する毎にＥｔｈｅｒｎｅｔフレームＦ２におけるＩＰフレームのフラグ並びにフラグメント・オフセットエリアを更新する。
【００３１】
これにより、ある一定のＨＤＬＣフレームＦ１データを受信すると、カウントアップするカウンタを設けることで、分割，一括のフレームの区別、オフセット値の更新を行うことができる。例えば、受信したＨＤＬＣデータがある一定のサイズ未満であった場合、ＩＰフレームのフラグは一括（０）をセットする。一方、受信したＨＤＬＣデータがある一定のサイズ以上であった場合、ＩＰフレームのフラグは分割（１）をセットする。そして、一定サイズのＨＤＬＣフレームＦ１データを受信する毎に更新するＩＰフレームエリアのフラグ、フラグメント・オフセットも追従させる。分割フレーム処理中にＨＤＬＣフレームＦ１の最終データを受信したときは、該当するＩＰフレームのフラグを０（分割の最終を示すフラグ）にする。
【００３２】
次いで、伝送フレーム変換回路２の受信コントローラ２１はノード＃６，＃５，＃４を介して伝搬されたＥｔｈｅｒｎｅｔフレームＦ２データを受理するとこのデータをフレーム変換バッファ２０に受信する。送信コントローラ２２は図１に示したようにＥｔｈｅｒｎｅｔフレームエリア２００からＥｔｈｅｒｎｅｔフレーム２０２を取り除いたＨＤＬＣフレームエリア２０１のデータを送信データとして出力する。
【００３３】
以上のようにフレーム変換バッファ１０，２０をハードウェアで構築することでフレーム変換機能処理を高速化することができる。
【００３４】
すなわち、複数種類の通信プロトコル例えばＨＤＬＣ及びＥｔｈｅｒｎｅｔを採用した従来の伝送システムにおいては、ＥｔｈｅｒｎｅｔフレームＦ２によってＨＤＬＣフレームＦ１をカプセル化する処理と、前記カプセル化したフレームからＨＤＬＣフレームＦ１を取り出す処理が行われる。前記カプセル化する処理では、ＨＤＬＣフレームＦ１を全て受信した後、このフレームにＥｔｈｅｒｎｅｔフレームＦ２を付加しているので、図５に示したタイムスケジュールのように、伝搬遅延が大きくなる。
【００３５】
これに対して、伝送フレーム変換回路１のフレーム変換バッファ１０は、受信コントローラ１１側からの書き込みと送信コントローラ１２側からの読み出しとが可能であるので、送信コントローラ１２からのアドレスをある一定のバウンダリとすることにより、ＣＰＵ１３による当該コントローラ１２への送信処理が容易となる。
【００３６】
また、ＩＰフレームのフラグメント機能（分割機能）を利用して、ＨＤＬＣフレームＦ１を分割してＥｔｈｅｒｎｅｔフレームＦ２にフレーム変換して出力するようにしているので、図４，図５に示したタイムスケジュールの比較から明らかなように、伝搬遅延を短縮できる。特に、分割サイズを小さくするほど、伝搬遅延を短縮できる。
【００３７】
尚、本発明は以上説明した実施の態様に何ら限定することなく、当業者によって適宜変更して実施が可能であり、この変更された態様も発明の技術範囲に属する。例えば、ＨＤＬＣ、Ｅｔｈｅｒｎｅｔ以外の他の複数の通信プロトコルを採用したノードを有する伝送システムに対応させた伝送フレーム変換回路が挙げられ、この態様も本発明の技術範囲に属する。
【符号の説明】
【００３８】
１，２…伝送フレーム変換回路
１０，２０…フレーム変換バッファ
１１，２１…受信コントローラ（受信フレーム制御手段）
１２，２２…送信コントローラ（送信フレーム制御手段）
１３，２３…ＣＰＵ
１００，２００…Ｅｔｈｅｒｎｅｔフレームエリア
１０１，２０１…ＨＤＬＣフレームエリア
Ｆ１…ＨＤＬＣフレーム
Ｆ２，１０２，２０２…Ｅｔｈｅｒｎｅｔフレーム
＃０，＃２〜＃６…ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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