(57)【特許請求の範囲】
【請求項１】
所定形状の半導体層を有する薄膜トランジスタと所定形状の導電部材とが形成された薄膜トランジスタ基板の製造方法であって、
前記半導体層及び前記導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、前記半導体層及び前記導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程と、
前記一方の部材及び前記他方の部材の各々が露出するように前記第１絶縁膜及び前記第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する開口部形成工程とを含み、
前記開口部形成工程は、
前記一方の部材及び前記他方の部材のうち前記一方の部材のみの上方部分の前記積層膜を途中までエッチングして開口を形成する前段エッチング工程と、
前記前段エッチング工程の後に、前記開口に対応する前記一方の部材の上方部分の前記積層膜と前記他方の部材の上方部分の前記積層膜との両方をエッチングすることによって、前記一方の部材を露出させて前記第１開口部を形成するとともに前記他方の部材を露出させて前記第２開口部を形成する後段エッチング工程とを含み、
前記前段エッチング工程では、第１マスク開口を有する第１マスクを用いて、前記一方の部材の上方部分の前記積層膜をエッチングして前記開口を形成し、
前記後段エッチング工程では、前記開口に対応する第２マスク開口を有する第２マスクを用いて、前記一方の部材の上方部分の前記積層膜をさらにエッチングして前記第１開口部を形成し、
前記第２マスク開口の開口径は、前記第１マスク開口の開口径以下である
薄膜トランジスタ基板の製造方法。
【請求項２】
前記前段エッチング工程では、前記一方の部材の上方部分における前記積層膜の残膜厚が前記第２絶縁膜の膜厚と同等になるまで前記積層膜をエッチングする
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも大きく、
前記前段エッチング工程では、前記第１絶縁膜の途中までエッチングする
請求項１又は２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記前段エッチング工程及び前記後段エッチング工程における前記積層膜のエッチング量は、エッチング時間によって制御する
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記一方の部材は、前記導電部材であり、
前記他方の部材は、前記半導体層である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
所定形状の半導体層を有する薄膜トランジスタと所定形状の導電部材とが形成された薄膜トランジスタ基板の製造方法であって、
前記半導体層及び前記導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、前記半導体層及び前記導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程と、
前記一方の部材及び前記他方の部材の各々が露出するように前記第１絶縁膜及び前記第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する開口部形成工程とを含み、
前記開口部形成工程は、
前記一方の部材及び前記他方の部材の両方の上方部分の前記積層膜をエッチングすることで前記他方の部材を露出させて前記第２開口部を形成する前段エッチング工程と、
前記前段エッチング工程の後に、前記一方の部材及び前記他方の部材のうち前記一方の部材のみの上方部分の前記積層膜をエッチングすることで前記一方の部材を露出させて前記第１開口部を形成する後段エッチング工程とを含み、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも大きく、
前記前段エッチング工程では、前記第１絶縁膜の途中までエッチングする
薄膜トランジスタ基板の製造方法。
【請求項７】
所定形状の半導体層を有する薄膜トランジスタと所定形状の導電部材とが形成された薄膜トランジスタ基板の製造方法であって、
前記半導体層及び前記導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、前記半導体層及び前記導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程と、
前記一方の部材及び前記他方の部材の各々が露出するように前記第１絶縁膜及び前記第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する開口部形成工程とを含み、
前記開口部形成工程は、
前記一方の部材及び前記他方の部材の両方の上方部分の前記積層膜をエッチングすることで前記他方の部材を露出させて前記第２開口部を形成する前段エッチング工程と、
前記前段エッチング工程の後に、前記一方の部材及び前記他方の部材のうち前記一方の部材のみの上方部分の前記積層膜をエッチングすることで前記一方の部材を露出させて前記第１開口部を形成する後段エッチング工程とを含み、
前記前段エッチング工程及び前記後段エッチング工程における前記積層膜のエッチング量は、エッチング時間によって制御する
薄膜トランジスタ基板の製造方法。
【請求項８】
所定形状の半導体層を有する薄膜トランジスタと所定形状の導電部材とが形成された薄膜トランジスタ基板の製造方法であって、
前記半導体層及び前記導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、前記半導体層及び前記導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程と、
前記一方の部材及び前記他方の部材の各々が露出するように前記第１絶縁膜及び前記第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する開口部形成工程とを含み、
前記開口部形成工程は、
前記一方の部材及び前記他方の部材の両方の上方部分の前記積層膜をエッチングすることで前記他方の部材を露出させて前記第２開口部を形成する前段エッチング工程と、
前記前段エッチング工程の後に、前記一方の部材及び前記他方の部材のうち前記一方の部材のみの上方部分の前記積層膜をエッチングすることで前記一方の部材を露出させて前記第１開口部を形成する後段エッチング工程とを含み、
前記一方の部材は、前記導電部材であり、
前記他方の部材は、前記半導体層である
薄膜トランジスタ基板の製造方法。
【請求項９】
前記前段エッチング工程では、第１マスク開口を有する第１マスクを用いて、前記一方の部材の上方部分の前記積層膜をエッチングして開口を形成し、
前記後段エッチング工程では、前記開口に対応する第２マスク開口を有する第２マスクを用いて、前記一方の部材の上方部分の前記積層膜をさらにエッチングして前記第１開口部を形成し、
前記第２マスク開口の開口径は、前記第１マスク開口の開口径以下である
請求項６〜８のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１０】
前記第１絶縁膜及び前記第２絶縁膜は、シリコンを含む化合物によって構成されており、
前記前段エッチング工程及び前記後段エッチング工程における前記エッチングは、ドライエッチングである
請求項１〜９のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項１１】
前記第１絶縁膜と前記第２絶縁膜との間に第３絶縁膜を形成する工程を含み、
前記開口部形成工程では、前記第１絶縁膜、前記第３絶縁膜及び前記第２絶縁膜を含む前記積層膜に前記第１開口部及び前記第２開口部を形成し、
前記開口部形成工程は、前記前段エッチング工程と前記後段エッチング工程との間に、さらに、中段エッチング工程を含み、
前記中段エッチング工程では、前記前段エッチング工程で形成した前記開口に対応する前記一方の部材の上方部分の前記積層膜をさらにエッチングする
請求項１に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を有する薄膜トランジスタ基板（ＴＦＴ基板）の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス方式の表示装置では、スイッチング素子又は駆動素子としてＴＦＴが形成されたＴＦＴ基板が用いられる。例えば、特許文献１には、ＴＦＴ基板を用いたアクティブマトリクス方式の有機ＥＬ表示装置が開示されている。ＴＦＴは、ゲート電極と、ゲート電極に対向して形成された半導体層（チャネル層）と、半導体層に接続されたソース電極及びドレイン電極とによって構成されている。
【０００３】
ＴＦＴ基板には層間絶縁膜が形成されている。層間絶縁膜は、異なる層に形成された導電部材（配線や電極）同士の間に形成されたり、異なる層に形成された導電部材と半導体層との間に形成されたりしている。例えば、ＴＦＴにおいて、層間絶縁膜は、ゲート電極と半導体層との間、及び、半導体層とソース電極及びドレイン電極との間に形成されている。
【０００４】
また、層間絶縁膜には、異なる層の導電部材同士を電気的に接続するため又は導電部材と半導体層とを電気的に接続するために、開口部（コンタクトホール）が形成される。層間絶縁膜の開口部は、例えば、フォロリソグラフィ法及びエッチング法を用いて形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
層間絶縁膜に開口部を形成する際、複数の開口部を同時に形成する場合がある。この場合、露出させる導電部材や半導体層が異なる階層に形成されていると、異なる深さの複数の開口部を同時に形成することになる。
【０００７】
このとき、異なる深さの複数の開口部を所定の形状及び寸法で形成することができない等の不具合が生じることがあり、ＴＦＴ基板の歩留まりが低下するという問題がある。
【０００８】
本開示の技術は、歩留まりを低下させることなく、異なる深さの複数の開口部を形成することができるＴＦＴ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、薄膜トランジスタ基板の製造方法の一態様は、所定形状の半導体層を有する薄膜トランジスタと所定形状の導電部材とが形成された薄膜トランジスタ基板の製造方法であって、前記半導体層及び前記導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、前記半導体層及び前記導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程と、前記一方の部材及び前記他方の部材の各々が露出するように前記第１絶縁膜及び前記第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する開口部形成工程とを含み、前記開口部形成工程は、
少なくとも前記一方の部材の上方部分の前記積層膜を途中までエッチングして開口を形成する前段エッチング工程と、前記前段エッチング工程の後に、前記開口に対応する前記一方の部材の上方部分の前記積層膜と前記他方の部材の上方部分の前記積層膜とをエッチングすることによって、前記一方の部材を露出させて前記第１開口部を形成するとともに前記他方の部材を露出させて前記第２開口部を形成する後段エッチング工程とを含むことを特徴とする。
【発明の効果】
【００１０】
歩留まりを低下させることなく、異なる深さの複数の開口部を形成することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図３】実施の形態に係るＴＦＴ基板の部分断面図である。
【図４Ａ】実施の形態に係るＴＦＴ基板の製造方法における基板準備工程を説明するための断面図である。
【図４Ｂ】実施の形態に係るＴＦＴ基板の製造方法における第１導電部材形成工程を説明するための断面図である。
【図４Ｃ】実施の形態に係るＴＦＴ基板の製造方法における第１絶縁膜形成工程を説明するための断面図である。
【図４Ｄ】実施の形態に係るＴＦＴ基板の製造方法における半導体層形成工程を説明するための断面図である。
【図４Ｅ】実施の形態に係るＴＦＴ基板の製造方法における第２絶縁膜形成工程を説明するための断面図である。
【図４Ｆ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程を説明するための断面図である。
【図４Ｇ】実施の形態に係るＴＦＴ基板の製造方法における第２導電部材形成工程（導電膜形成工程）を説明するための断面図である。
【図４Ｈ】実施の形態に係るＴＦＴ基板の製造方法における第２導電部材形成工程（導電膜パターニング工程）を説明するための断面図である。
【図５Ａ】比較例のＴＦＴ基板の製造方法における開口部形成工程（マスク形成工程）を説明するための断面図である。
【図５Ｂ】比較例のＴＦＴ基板の製造方法における開口部形成工程（エッチング工程）を説明するための断面図である。
【図５Ｃ】比較例のＴＦＴ基板の製造方法における開口部形成工程（マスク除去工程）を説明するための断面図である。
【図６Ａ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第１マスク形成工程）を説明するための断面図である。
【図６Ｂ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第１エッチング工程）を説明するための断面図である。
【図６Ｃ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第１マスク除去工程）を説明するための断面図である。
【図６Ｄ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第２マスク形成工程）を説明するための断面図である。
【図６Ｅ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第２エッチング工程）を説明するための断面図である。
【図６Ｆ】実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程（第２マスク除去工程）を説明するための断面図である。
【図７Ａ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第１マスク形成工程）を説明するための断面図である。
【図７Ｂ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第１エッチング工程）を説明するための断面図である。
【図７Ｃ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第１マスク除去工程）を説明するための断面図である。
【図７Ｄ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第２マスク形成工程）を説明するための断面図である。
【図７Ｅ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第２エッチング工程）を説明するための断面図である。
【図７Ｆ】実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程（第２マスク除去工程）を説明するための断面図である。
【図８】変形例に係るＴＦＴ基板の部分断面図である。
【図９Ａ】変形例に係るＴＦＴ基板の製造方法における開口部形成工程（第１エッチング工程前）を説明するための断面図である。
【図９Ｂ】変形例に係るＴＦＴ基板の製造方法における開口部形成工程（第１エッチング工程）を説明するための断面図である。
【図９Ｃ】変形例に係るＴＦＴ基板の製造方法における開口部形成工程（第２エッチング工程）を説明するための断面図である。
【図９Ｄ】変形例に係るＴＦＴ基板の製造方法における開口部形成工程（第３エッチング工程）を説明するための断面図である。
【図１０Ａ】変形例に係るＴＦＴ基板の他の製造方法における開口部形成工程（第１エッチング工程前）を説明するための断面図である。
【図１０Ｂ】変形例に係るＴＦＴ基板の他の製造方法における開口部形成工程（第１エッチング工程）を説明するための断面図である。
【図１０Ｃ】変形例に係るＴＦＴ基板の他の製造方法における開口部形成工程（第２エッチング工程）を説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１３】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１４】
（実施の形態）
まず、薄膜トランジスタ基板（ＴＦＴ基板）が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
【００１５】
［有機ＥＬ表示装置］
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図２は、図１に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、図２に示す画素回路は、一例であって、図２に示される構成に限定されるものではない。
【００１６】
図１に示すように、有機ＥＬ表示装置１００は、ＴＦＴが形成されたＴＦＴ基板１１０と、ＴＦＴ基板１１０の上方に形成された有機ＥＬ素子１３０（発光部）とを有する。
【００１７】
有機ＥＬ素子１３０は、下部電極である陽極１３１と、有機ＥＬ層（発光層）１３２と、上部電極である陰極１３３との積層構造である。
【００１８】
本実施の形態におけるＴＦＴ基板１１０は、複数のＴＦＴを有するＴＦＴアレイ基板である。有機ＥＬ素子１３０は、複数のＴＦＴを覆うように形成された層間絶縁膜（平坦化層）の上に形成されている。
【００１９】
有機ＥＬ表示装置１００は、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側とは反対側から出射させるトップエミッション型である。この場合、下部電極である陽極１３１は、金属等からなる反射電極であり、また、上部電極である陰極１３３は、ＩＴＯ等からなる透明電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側から出射させるボトムエミッション型であってもよい。
【００２０】
ＴＦＴ基板１１０は、マトリクス状の複数の画素１２０を有している。複数の画素１２０の各々には、１つ以上のＴＦＴや容量素子等の回路素子によって構成された画素回路が設けられている。複数の画素１２０の各々は、画素１２０毎に設けられた画素回路によって駆動制御される。
【００２１】
有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間に有機ＥＬ層１３２が配置された構成となっている。陽極１３１と有機ＥＬ層１３２との間にはさらに正孔輸送層が設けられ、有機ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が設けられている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。
【００２２】
また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置された複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置された複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置された複数の電源配線１６０（図１では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００２３】
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのゲート電極Ｇ２と行毎に接続されている。ソース配線１５０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのソース電極Ｓ２と列毎に接続されている。電源配線１６０は、各画素回路に含まれる駆動トランジスタＤｒＴｒのドレイン電極Ｄ１と列毎に接続されている。
【００２４】
図２に示すように、各画素１２０は、ＴＦＴが形成された領域であるＴＦＴ部と、一対の電極からなる容量素子Ｃｓが形成された領域である蓄積容量部とを有する。具体的には、各画素１２０における画素回路は、駆動トランジスタＤｒＴｒとして形成されたＴＦＴと、スイッチングトランジスタＳｗＴｒとして形成されたＴＦＴと、データ電圧を記憶する蓄積容量（保持容量）として形成された容量素子Ｃｓ（キャパシタ）とで構成される。本実施の形態において、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴであり、スイッチングトランジスタＳｗＴｒは、発光させる画素１２０を選択するためのＴＦＴである。
【００２５】
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ２と、ソース配線１５０に接続されるソース電極Ｓ２と、容量素子Ｃｓの一方の電極及び駆動トランジスタＤｒＴｒのゲート電極Ｇ１に接続されるドレイン電極Ｄ２と、チャネル層として機能する半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されるゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧として容量素子Ｃｓに保持される。
【００２６】
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ２及び容量素子Ｃｓの他方の電極に接続されるゲート電極Ｇ１と、電源配線１６０に接続されるドレイン電極Ｄ１と、有機ＥＬ素子１３０の陽極１３１及び容量素子Ｃｓの他方の電極に接続されるソース電極Ｓ１と、チャネル層として機能する半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、容量素子Ｃｓが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ１を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れて有機ＥＬ層が発光する。
【００２７】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００２８】
［ＴＦＴ基板］
次に、実施の形態に係るＴＦＴ基板１１０について説明する。
【００２９】
ＴＦＴ基板１１０は、所定形状の半導体層を有する薄膜トランジスタと、所定形状の導電部材とを有する。導電部材は、導電性材料からなり、例えば、電極又は配線である。
【００３０】
また、ＴＦＴ基板１１０は、半導体層及び導電部材のうちの一方の部材を覆うように形成された第１絶縁膜と、半導体層及び導電部材のうちの他方の部材を覆うように第１絶縁膜の上に形成された第２絶縁膜とを有する。第１絶縁膜及び第２絶縁膜は、ＴＦＴ基板１１０における層間絶縁膜である。
【００３１】
以下、本実施の形態に係るＴＦＴ基板１１０の具体的な構成について、図３を用いて説明する。図３は、実施の形態に係るＴＦＴ基板１１０の部分断面図である。なお、図３では、ＴＦＴ部におけるＴＦＴとして駆動トランジスタＤｒＴｒが図示されている。
【００３２】
図３に示すように、ＴＦＴ基板１１０は、基板１０の上方に位置する第１導電部材２１と、第１導電部材２１の上方に位置する第１絶縁膜３１と、第１絶縁膜３１の上方に位置する半導体層４０と、半導体層４０の上方に位置する第２絶縁膜３２と、第２絶縁膜３２の上方に位置する第２導電部材２２とを有する。なお、第２導電部材２２の上に、パッシベーション膜又は層間絶縁膜としてさらに絶縁膜が形成されていてもよい。
【００３３】
ＴＦＴ基板１１０は、配線層（導電層）と半導体層と絶縁層との積層構造であり、図３に示すように、本実施の形態では、第１配線層ＷＬ２１、第１絶縁層ＩＬ３１、半導体層４０、第２絶縁層ＩＬ３２、及び、第２配線層ＷＬ２２を有する。
【００３４】
第１配線層ＷＬ２１及び第２配線層ＷＬ２２には、駆動トランジスタＤｒＴｒの電極、容量素子Ｃｓの電極及び各種配線等の導電部材が同一の導電膜をパターニングすることで形成される。
【００３５】
本実施の形態において、第１配線層ＷＬ２１はゲートメタル層であって、第１配線層ＷＬ２１には、第１導電部材２１として、ゲート電極２１Ｔ、第１容量電極２１Ｃ、及び、第１配線２１Ｌが形成されている。一方、第２配線層ＷＬ２２はソースドレインメタル層であって、第２配線層ＷＬ２２には、第２導電部材２２として、ソース電極２２Ｓ、ドレイン電極２２Ｄ、第２容量電極２２Ｃ、及び、第２配線２２Ｌが形成されている。
【００３６】
また、第１絶縁層ＩＬ３１及び第２絶縁層ＩＬ３２には、層間絶縁膜として絶縁膜が形成される。
【００３７】
本実施の形態において、第１絶縁層ＩＬ３１には、第１絶縁膜３１が形成されている。また、第２絶縁層ＩＬ３２には、第２絶縁膜３２が形成されている。第１絶縁膜３１と第２絶縁膜３２とは積層構造であり、第１絶縁膜３１と第２絶縁膜３２とで積層膜（絶縁積層膜）３０が構成されている。
【００３８】
駆動トランジスタＤｒＴｒは、ボトムゲート構造のＴＦＴであり、ゲート電極２１Ｔと、ゲート電極２１Ｔに対向する半導体層４０と、半導体層４０と電気的に接続されたソース電極２２Ｓ（図２のＳ１）及びドレイン電極２２Ｄ（図２のＤ１）とを有する。また、ゲート電極２１Ｔと半導体層４０との間の第１絶縁膜３１は、駆動トランジスタＤｒＴｒにおけるゲート絶縁膜として機能し、半導体層４０は駆動トランジスタＤｒＴｒにおけるチャネル層として機能する。本実施の形態において、駆動トランジスタＤｒＴｒは、チャネル保護型（チャネルエッチングストッパ型）のＴＦＴである。また、駆動トランジスタＤｒＴｒでは、ソース電極２２Ｓ及びドレイン電極２２Ｄがトップコンタクト構造となっている。
【００３９】
容量素子Ｃｓは、第１容量電極２１Ｃを一方の電極とし、第２容量電極２２Ｃを他方の電極としている。第１容量電極２１Ｃと第２容量電極２２Ｃとは、断面視において、第１絶縁膜３１を介して対向して配置されている。第１容量電極２１Ｃと第２容量電極２２Ｃとの間の第１絶縁膜３１は、容量素子Ｃｓにおける誘電体（誘電体膜）として機能する。また、第１容量電極２１Ｃと第２容量電極２２Ｃとは、平面視において、重なっている領域（重なり領域）を有しており、この重なり領域が蓄積容量として機能する。
【００４０】
また、ＴＦＴ基板１１０における積層膜３０には複数の開口部（コンタクトホール）が形成されている。具体的には、積層膜３０には、第１開口部ＣＨ１と、第２開口部ＣＨ２と、第３開口部ＣＨ３とが形成されている。
【００４１】
第１開口部ＣＨ１は、第２絶縁膜３２及び第１絶縁膜３１の両方を貫通するように形成されている。第２配線層ＷＬ２２に形成された第２導電部材２２は、第１開口部ＣＨ１を介して第１配線層ＷＬ２１に形成された第１導電部材２１に接続されている。具体的には、第２配線２２Ｌが、第１開口部ＣＨ１を介してゲートメタル層の第１配線２１Ｌに接続（ゲートコンタクト）されている。つまり、第１開口部ＣＨ１は、第１配線２１Ｌと第２配線２２Ｌとを接続するための貫通孔である。
【００４２】
第２開口部ＣＨ２及び第３開口部ＣＨ３は、積層膜３０のうち第２絶縁膜３２のみを貫通するように形成されている。第２配線層ＷＬ２２に形成された第２導電部材２２は、第２開口部ＣＨ２及び第３開口部ＣＨ３を介して半導体層４０に接続されている。具体的には、ソース電極２２Ｓ及びドレイン電極２２Ｄが、第２開口部ＣＨ２を介して半導体層４０に接続（オーミックコンタクト）されている。また、第２容量電極２２Ｃが、第３開口部ＣＨ３を介して半導体層４０に接続（オーミックコンタクト）されている。つまり、第２開口部ＣＨ２は、ソース電極２２Ｓ及びドレイン電極２２Ｄと半導体層４０とを接続するための貫通孔であり、第３開口部ＣＨ３は、第２容量電極２２Ｃと半導体層４０とを接続するための貫通孔である。
【００４３】
なお、半導体層４０とソース電極２２Ｓ及びドレイン電極２２Ｄ（又は第２容量電極２２Ｃ）とは、直接接続されている場合に限るものではなく、導電性材料又は半導体材料を介して間接的に接続されていてもよい。
【００４４】
以下、ＴＦＴ基板１１０における各層の構成部材について詳細に説明する。
【００４５】
［基板］
基板１０は、例えば、ガラス基板であるが、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブル基板であってもよい。なお、基板１０の表面には、窒化シリコン又は酸化シリコンによって構成されたアンダーコート層が形成されていてもよい。
【００４６】
［第１配線層］
第１配線層ＷＬ２１は、複数の配線層のうちの最下層の配線層であり、基板１０上の直上に位置する層である。第１配線層ＷＬ２１には、所定形状にパターニングされた第１導電部材２１が形成されている。
【００４７】
第１導電部材２１は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン（ＭｏＷ）等）によって構成されている。なお、第１導電部材２１の材料は、これらの材料に限るものではなく、酸化インジウムスズ（ＩＴＯ）等の導電性金属酸化物、又は、導電性高分子材料等によって構成されていてもよい。
【００４８】
上述のとおり、第１導電部材２１は、例えば、ゲート電極２１Ｔ、第１容量電極２１Ｃ及び第１配線２１Ｌである。つまり、第１容量電極２１Ｃ及び第１配線２１Ｌは、ゲート電極２１Ｔと同層に形成されている。
【００４９】
なお、図３に示すように、ゲート電極２１Ｔ、第１容量電極２１Ｃ及び第１配線２１Ｌは、連続して一体的に形成されているが、互いに分離して形成されていてもよい。また、第１配線層ＷＬ２１に形成される電極又は配線は、ゲート電極２１Ｔ、第１容量電極２１Ｃ及び第１配線２１Ｌに限られるものではなく、第１配線層ＷＬ２１には、他の電極や配線が形成されていてもよい。
【００５０】
［第１絶縁層］
第１絶縁層ＩＬ３１は、複数の絶縁層のうちの最下層の絶縁層である。第１絶縁層ＩＬ３１は、第１配線層ＷＬ２１と半導体層４０との間の層であり、第１配線層ＷＬ２１上に位置する。
【００５１】
上述のとおり、第１絶縁層ＩＬ３１には、第１絶縁膜３１が形成されている。第１絶縁膜３１は、第１導電部材２１と半導体層４０との間に形成されている。なお、第１絶縁膜３１は、第１導電部材２１及び半導体層４０が形成されていない領域にも形成されている。例えば、第１絶縁膜３１は、第１導電部材２１と第２絶縁膜３２との間、及び、基板１０と第２絶縁膜３２との間にも形成されている。
【００５２】
本実施の形態において、第１絶縁膜３１は、図３に示すように、第１導電部材２１を覆うように基板１０上の全面に形成されている。
【００５３】
第１絶縁膜３１は、電気絶縁性を有する材料によって構成されており、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜からなる絶縁膜である。
【００５４】
本実施の形態において、第１絶縁膜３１は、シリコンを含む化合物によって構成されており、例えば、シリコン酸化膜（９０ｎｍ）とシリコン窒化膜（７０ｎｍ）の積層膜である。この場合、第１導電部材２１の直上の膜をシリコン窒化膜（ＳｉＮ）とし、半導体層４０と接する膜をシリコン酸化膜（ＳｉＯ）にするとよい。これは、半導体層４０の材料として酸化物半導体を用いる場合、シリコン窒化膜は、シリコン酸化膜と比べて成膜時における水素の発生量が多く、シリコン窒化膜に含まれる水素の影響によって半導体層４０の特性変動が起きやすいからである。また、酸化物半導体と絶縁膜との界面部分における固定電荷によるＴＦＴの特性変動がシリコン窒化膜よりもシリコン酸化膜の方が小さいからでもある。
【００５５】
［半導体層］
半導体層４０は、第１絶縁膜３１の上に所定形状で形成されている。例えば、半導体層４０は、ゲート絶縁膜として機能する第１絶縁膜３１上に島状に形成されている。半導体層４０は、第１絶縁膜３１を介してゲート電極２１Ｔと対向するように形成されている。
【００５６】
半導体層４０は、例えば、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によって構成された酸化物半導体層である。酸化物半導体層の材料は、ＩＧＺＯに限るものではなく、ＩｎＷＺｎＯＸやＩｎＳｉＯＸ等であってもよい。また、半導体層４０は、酸化物半導体層に限らず、結晶質シリコン又は非晶質シリコンによって構成されたシリコン半導体層等であってもよい。
【００５７】
なお、ＴＦＴ部における半導体層４０と蓄積容量部における半導体層４０とは、一体的に接続されているが、分離されていてもよい。また、蓄積容量部に半導体層４０を形成しなくてもよい。
【００５８】
［第２絶縁層］
第２絶縁層ＩＬ３２は、複数の絶縁層のうちの下から２番目の絶縁層である。第２絶縁層ＩＬ３２は、半導体層４０と第２配線層ＷＬ２２との間の層であり、半導体層４０上に位置する。
【００５９】
上述のとおり、第２絶縁層ＩＬ３２には、第２絶縁膜３２が形成されている。第２絶縁膜３２は、半導体層４０と第２導電部材２２との間に形成されている。なお、第２絶縁膜３２は、半導体層４０及び第２導電部材２２が形成されていない領域にも形成されている。
【００６０】
本実施の形態において、第２絶縁膜３２は、半導体層４０を覆うように第１絶縁膜３１上の全面に形成されている。
【００６１】
半導体層４０上の第２絶縁膜３２は、半導体層４０のチャネル領域を保護するチャネル保護膜（チャネルエッチングストッパ）として機能する。具体的には、半導体層４０上の第２絶縁膜３２は、半導体層４０の上方にソース電極２２Ｓ及びドレイン電極２２Ｄをエッチングによってパターン形成する際に半導体層４０がエッチングされることを防止する。
【００６２】
第２絶縁膜３２は、電気絶縁性を有する材料によって構成されており、第１絶縁膜３１と同様の材料を用いて形成することができる。第２絶縁膜３２は、一例として、単層膜であるが、複数の膜を積層した積層膜であってもよい。
【００６３】
本実施の形態において、第２絶縁膜３２は、シリコンを含む化合物によって構成されており、例えば、シリコン酸化膜（２００ｎｍ）の単層膜である。上述のとおり、酸化物半導体は水素ダメージを受けやすいので、半導体層４０の材料として酸化物半導体を用いる場合は、第２絶縁膜３２としては、シリコン窒化膜と比べて成膜時の水素の発生量が少ないシリコン酸化膜を用いるとよい。
【００６４】
また、第２絶縁膜３２を積層膜にする場合、水素や酸素をブロックできる酸化アルミニウム膜を用いるとよい。例えば、第２絶縁膜３２として、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いることができる。
【００６５】
［第２配線層］
第２配線層ＷＬ２２は、複数の配線層のうちの下から２番目の配線層である。第２配線層ＷＬ２２は、第２絶縁層ＩＬ３２上に位置する。第２配線層ＷＬ２２には、所定形状にパターニングされた第２導電部材２２が形成されている。
【００６６】
第２導電部材２２の材料は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、第１導電部材２１の材料と同様の材料を用いることができる。
【００６７】
上述のとおり、第２導電部材２２は、例えば、ソース電極２２Ｓ、ドレイン電極２２Ｄ、第２配線２２Ｌである。つまり、第２配線２２Ｌは、ソース電極２２Ｓ及びドレイン電極２２Ｄと同層に形成されている。なお、第２配線層ＷＬ２２には、他の電極や配線が形成されていてもよい。
【００６８】
［ＴＦＴ基板の製造方法］
次に、実施の形態に係るＴＦＴ基板１１０の製造方法の概略について、図４Ａ〜図４Ｈを用いて説明する。図４Ａ〜図４Ｈは、実施の形態に係るＴＦＴ基板１１０の製造方法における各工程の断面図である。
【００６９】
まず、図４Ａに示すように、基板１０を準備する（基板準備工程）。例えば、基板１０としてガラス基板を準備する。なお、必要に応じて、基板１０の表面に、シリコン窒化膜又はシリコン酸化膜等のアンダーコート層を形成してもよい。
【００７０】
次に、図４Ｂに示すように、基板１０の上方に所定形状の第１導電部材２１を形成する（第１導電部材形成工程）。例えば、基板１０の上に、金属膜（ゲート金属膜）等の導電膜をスパッタリング法によって成膜した後、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜を加工することにより、所定形状の第１導電部材２１を形成する。
【００７１】
本実施の形態では、第１導電部材２１として、ゲート電極２１Ｔ、第１容量電極２１Ｃ及び第１配線２１Ｌを形成している。なお、基板１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上に第１導電部材２１を形成する。
【００７２】
次に、図４Ｃに示すように、第１導電部材２１を覆うように第１絶縁膜３１を形成する（第１絶縁膜形成工程）。具体的には、ゲート電極２１Ｔ、第１容量電極２１Ｃ及び第１配線２１Ｌを覆うように、基板１０上の全面に第１絶縁膜３１を成膜する。
【００７３】
第１絶縁膜３１の成膜方法としては、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。例えば、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いたプラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。また、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いたプラズマＣＶＤ法によってシリコン窒化膜を成膜することができる。
【００７４】
次に、図４Ｄに示すように、少なくともゲート電極２１Ｔと対向するように、第１絶縁膜３１の上に所定形状の半導体層４０を形成する（半導体層形成工程）。本実施の形態では、ゲート電極２１Ｔ及び第１容量電極２１Ｃの上方における第１絶縁膜３１上に、ＩＧＺＯからなる半導体層４０を島状に形成した。
【００７５】
具体的には、まず、第１絶縁膜３１上にＩＧＺＯ膜をスパッタリング法等によって成膜する。例えば、Ｉｎ、Ｇａ及びＺｎを含むターゲット材を用いて、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスとを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、ＩＧＺＯ膜を成膜することができる。その後、フォトリソグラフィ法及びウェットエッチング法を用いてＩＧＺＯ膜を加工することにより、所定形状の半導体層４０を形成することができる。
【００７６】
次に、図４Ｅに示すように、半導体層４０の上に第２絶縁膜３２を形成する（第２絶縁膜形成工程）。具体的には、半導体層４０及び第１絶縁膜３１を覆うように基板１０上の全面に第２絶縁膜３２を成膜する。これにより、第１絶縁膜３１と第２絶縁膜３２とが積層された積層膜３０を形成することができる。
【００７７】
第２絶縁膜３２は、第１絶縁膜３１と同じ方法で成膜することができる。例えば、プラズマＣＶＤ法によって、第２絶縁膜３２としてシリコン酸化膜を成膜することができる。
【００７８】
次に、図４Ｆに示すように、第１導電部材２１の一部と半導体層４０の一部とが露出するように、積層膜３０に複数の開口部（コンタクトホール）を形成する（開口部形成工程）。例えば、積層膜３０の一部をエッチング除去して積層膜３０に貫通孔を形成することによって複数の開口部を形成する。
【００７９】
具体的には、第１配線２１Ｌ（第１導電部材２１）が露出するように、積層膜３０に第１開口部ＣＨ１を形成する。また、ゲート電極２１Ｔの上方の半導体層４０が露出するように、積層膜３０に２つの第２開口部ＣＨ２を形成する。また、第１容量電極２１Ｃの上方の半導体層４０が露出するように、積層膜３０に第３開口部ＣＨ３を形成する。
【００８０】
このとき、本実施の形態では、２回のエッチング工程で、深さの異なる第１開口部ＣＨ１と第２開口部ＣＨ２（又は第３開口部ＣＨ３）とを形成している。なお、第１開口部ＣＨ１、第２開口部ＣＨ２及び第３開口部ＣＨ３の具体的な形成方法については後述する。
【００８１】
次に、図４Ｇに示すように、積層膜３０に形成した複数の開口部を覆うように、第２絶縁膜３２の上に金属膜（ソースドレイン金属膜）等の導電膜２２Ｆをスパッタリング法によって成膜する（導電膜形成工程）。このとき、導電膜２２Ｆは、第１開口部ＣＨ１を介して第１配線２１Ｌと接触するとともに、第２開口部ＣＨ２及び第３開口部ＣＨ３を介して半導体層４０と接触する。
【００８２】
次に、図４Ｈに示すように、フォトリソグラフィ法及びウェットエッチング法により導電膜２２Ｆを加工することにより、所定形状の第２導電部材２２を形成する（導電膜パターニング工程）。
【００８３】
本実施の形態では、第２導電部材２２として、ソース電極２２Ｓ、ドレイン電極２２Ｄ及び第２配線２２Ｌを形成している。
【００８４】
なお、図示しないが、その後、全体を覆うように、窒化シリコン又は酸化シリコン等からなるパッシベーション膜を形成してもよい。パッシベーション膜は、プラズマＣＶＤ等によって形成することができる。
【００８５】
［本開示の特徴］
以下、本実施の形態に係るＴＦＴ基板１１０の製造方法における特徴的な内容について、本開示の技術に至った経緯も含めて説明する。
【００８６】
ＴＦＴ基板には、層間絶縁膜として複数の絶縁膜が形成されている。層間絶縁膜には、異なる層の導電部材同士を接続するため又は導電部材と半導体層とを電気的に接続するために開口部（コンタクトホール）が形成される。
【００８７】
例えば、図３に示されるようなＴＦＴ基板１１０の構造では、第１絶縁膜３１と第２絶縁膜３２とが積層された積層膜３０に、深さの異なる複数の開口部を形成する必要がある。具体的には、第１配線２１Ｌと第２配線２２Ｌとを接続するための第１開口部ＣＨ１と、ソース電極２２Ｓ及びドレイン電極２２Ｄと半導体層４０とを接続するための第２開口部ＣＨ２と、第２容量電極２２Ｃと半導体層４０とを接続するための第３開口部ＣＨ３とを形成する必要があり、第１開口部ＣＨ１の深さは、第２開口部ＣＨ２（又は第３開口部ＣＨ３）の深さよりも深くなる。
【００８８】
この場合、例えば、図５Ａ〜図５Ｃに示される方法によって、第１開口部ＣＨ１、第２開口部ＣＨ２及び第３開口部ＣＨ３を形成することができる。図５Ａ〜図５Ｃは、比較例のＴＦＴ基板の製造方法における開口部形成工程を説明するための断面図である。
【００８９】
まず、図４Ａ〜図４Ｅに示される方法と同様にして、基板１０の上に第１導電部材２１を形成し、第１導電部材２１を覆うように第１絶縁膜３１を形成し、第１絶縁膜３１の上に半導体層４０を形成し、半導体層４０を覆うように第２絶縁膜３２を形成する。
【００９０】
次に、図５Ａに示すように、積層膜３０の上に、マスク開口５００ａ、５００ｂ及び５００ｃを有するレジストマスク５００を形成する。
【００９１】
次に、図５Ｂに示すように、レジストマスク５００をマスクにしてドライエッチングを行う。これにより、マスク開口５００ａ、５００ｂ及び５００ｃの各々に対応して、積層膜３０に、第１開口３００ａ、第２開口３００ｂ及び第３開口３００ｃを同時に形成することができる。このとき、第１開口３００ａは、第１配線２１Ｌ（第１導電部材２１）が露出するように形成される。また、第２開口３００ｂ及び第３開口３００ｃは、半導体層４０が露出するように形成される。
【００９２】
次に、図５Ｃに示すように、レジストマスク５００を除去する。これにより、積層膜３０に、第１開口部ＣＨ１、第２開口部ＣＨ２及び第３開口部ＣＨ３を形成することができる。
【００９３】
しかしながら、図５Ａ〜図５Ｃに示される方法では、深さの異なる複数の開口部を１回のエッチング工程で同時に形成するので、深さが浅い方の第２開口部ＣＨ２及び第３開口部ＣＨ３（第２開口３００ｂ及び第３開口３００ｃ）は、エッチングする積層膜３０の部分が第２絶縁膜３２だけであるので、深さが深い第１開口部ＣＨ１（第１開口３００ａ）と比べてエッチングする積層膜３０の膜厚が薄い。このため、深さが浅い方の第２開口３００ｂ及び第３開口３００ｃは、第１開口３００ａが第１配線２１Ｌに到達するよりも先に半導体層４０に到達することになる。
【００９４】
この場合、エッチング時におけるレジストマスクの後退によって、第２開口部ＣＨ２及び第３開口部ＣＨ３の開口径（コンタクト径）が拡大し、異なる深さの複数の開口部を所定の形状及び寸法で形成することができないという問題がある。
【００９５】
また、第２開口３００ｂ及び第３開口３００ｃの方が先に半導体層４０に到達すると、半導体層４０に欠陥がある場合、コンタクトの突き抜けによってショート不良が発生するおそれがある。
【００９６】
さらに、深さの異なる複数の開口部を同時に形成する場合、エッチング時間は、より深く形成する第１開口３００ａにあわせることになる。このため、１回のエッチング時間が長くなるので、スループットが低下したり、ドライエッチング装置の電極温度が上昇したりする等の問題も発生する。
【００９７】
このように、深さの異なる複数の開口部を同時に形成する方法では、種々の不具合が発生し、その結果、ＴＦＴ基板の歩留まりが低下するという問題がある。
【００９８】
本実施の形態に係るＴＦＴ基板１１０の製造方法は、このような知見に基づいてなされたものであり、半導体層及び導電部材のうちの一方の部材を覆うように第１絶縁膜を形成する工程（第１絶縁膜形成工程）と、第１絶縁膜の上に、半導体層及び導電部材のうちの他方の部材を覆うように第２絶縁膜を形成する工程（第２絶縁膜形成工程）と、一方の部材及び他方の部材の各々が露出するように第１絶縁膜及び第２絶縁膜を含む積層膜に第１開口部及び第２開口部を形成する工程（開口部形成工程）とを含んでいる。
【００９９】
そして、開口部形成工程は、少なくとも一方の部材（下層側の部材）の上方部分の積層膜を途中までエッチングして開口を形成する前段エッチング工程と、前段エッチング工程に続いて、前段エッチング工程で形成した開口に対応する一方の部材（下層側の部材）の上方部分の積層膜と他方の部材（上層側の部材）の上方部分の積層膜とをエッチングすることによって、一方の部材を露出させて第１開口部を形成するとともに他方の部材を露出させて第２開口部を形成する後段エッチング工程とを含んでいる。
【０１００】
ここで、本実施の形態に係るＴＦＴ基板１１０の具体的な製造方法について、図４Ｃ〜図４Ｅを参照しながら、図６Ａ〜図６Ｆを用いて説明する。図６Ａ〜図６Ｆは、実施の形態に係るＴＦＴ基板の製造方法における開口部形成工程を説明するための断面図である。
【０１０１】
まず、図４Ｃ〜図４Ｅに示すように、第１導電部材２１（一方の部材）を覆うように第１絶縁膜３１を形成し、第１絶縁膜３１上に、半導体層４０（他方の部材）を覆うように第２絶縁膜３２を形成する。
【０１０２】
次に、図６Ａに示すように、積層膜３０の上に、第１マスク開口５１ａを有する第１レジストマスク５１（第１マスク）を形成する。第１レジストマスク５１は、例えば、感光性塗布材料によって構成されたレジスト膜であり、フォトリソグラフィ法によって第１マスク開口５１ａを形成することができる。第１マスク開口５１ａは、第１開口部ＣＨ１に対応しており、第１配線２１Ｌの上方に形成される。
【０１０３】
次に、図６Ｂに示すように、１回目のエッチング工程である第１エッチング工程（前段エッチング工程）として、第１レジストマスク５１をマスクにして、第１配線２１Ｌの上方部分の積層膜３０を途中までエッチングする。これにより、第１配線２１Ｌの上方部分の積層膜３０が所定の深さまでエッチングされて、積層膜３０に第１開口３０ａが形成される。
【０１０４】
本実施の形態では、１回目のエッチング工程において、第１配線２１Ｌの上方部分における積層膜３０の残膜厚が第２絶縁膜３２の膜厚と同等になるまで積層膜３０をエッチングしている。なお、第１絶縁膜３１の膜厚が第２絶縁膜３２の膜厚よりも大きいので、このエッチング工程では、第２絶縁膜３２を貫通して第１絶縁膜３１の途中までエッチングしている。
【０１０５】
また、第１配線２１Ｌ及び半導体層４０のうちの第１配線２１Ｌのみの上方部分の積層膜３０をエッチングしている。つまり、半導体層４０の上方部分の積層膜３０はエッチングしていない。
【０１０６】
エッチングとしては、例えば、反応性イオンエッチング（ＲＩＥ）法によるドライエッチングを用いることができる。具体的には、第１レジストマスク５１をマスクにしたドライエッチングによって積層膜３０の途中までをエッチング除去している。これにより、積層膜３０に第１開口３０ａを形成することができる。
【０１０７】
ドライエッチングの場合、エッチングガスとしては、例えば、四フッ化炭素ガス（ＣＦ４）、酸素ガス（Ｏ２）及びヘリウムガス（Ｈｅ）を含む混合ガスを用いることができる。一例として、ＣＦ４が４５００ｓｃｃｍ、Ｏ２が５００ｓｃｃｍ、Ｈｅが４０００ｓｃｃｍの混合ガスを用いて、ＲＩＥチャンバーの装置の圧力を５Ｐａとし、印加電力を１００００Ｗとすればよい。このエッチング条件の場合、ＳｉＯ膜に対するドライエッチングレートは、約８０ｎｍ／ｍｉｎである。
【０１０８】
なお、積層膜３０のエッチング量（第１開口３０ａの深さ）は、エッチング時間によって制御することができる。
【０１０９】
次に、図６Ｃに示すように、第１レジストマスク５１を除去して、積層膜３０の表面全体を露出させる。第１レジストマスク５１の除去は、剥離液又はアッシング等によって行うことができる。
【０１１０】
次に、図６Ｄに示すように、積層膜３０の上に、第２マスク開口５２ａ、５２ｂ及び５２ｃを有する第２レジストマスク５２（第２マスク）を形成する。第２レジストマスク５２は、第１レジストマスク５１と同様に、例えば、感光性塗布材料によって構成されたレジスト膜であり、フォトリソグラフィ法によって第２マスク開口５２ａ、５２ｂ及び５２ｃを形成することができる。
【０１１１】
第２マスク開口５２ａは、第１開口部ＣＨ１に対応しており、第１配線２１Ｌの上方に形成される。つまり、第２マスク開口５２ａは、１回目のエッチング工程で形成した第１開口３０ａに対応するように形成される。
【０１１２】
第２マスク開口５２ｂは、第２開口部ＣＨ２に対応しており、ゲート電極２１Ｔの上方に形成される。また、第２マスク開口５２ｃは、第３開口部ＣＨ３に対応しており、第１容量電極２１Ｃの上方に形成される。
【０１１３】
また、本実施の形態では、第２レジストマスク５２における第２マスク開口５２ａの開口径が、第１レジストマスク５１における第１マスク開口５１ａの開口径以下となっている。つまり、図６Ｄに示すように、第２レジストマスク５２における第２マスク開口５２ａの積層膜３０近傍の開口径は、第１開口３０ａの底部の開口径以下となっている。
【０１１４】
次に、図６Ｅに示すように、２回目のエッチング工程である第２エッチング工程（後段エッチング工程）として、第２レジストマスク５２をマスクにして、第１配線２１Ｌと半導体層４０とが露出するように積層膜３０をエッチングする。
【０１１５】
本実施の形態では、２回目のエッチング工程において、第１配線２１Ｌ及び半導体層４０の両方の上方部分の積層膜３０をエッチングすることで、第１配線２１Ｌ及び半導体層４０の両方を露出させている。
【０１１６】
具体的には、第２マスク開口５２ａを介して第１開口３０ａに対応する第１配線２１Ｌの上方部分の積層膜３０をエッチングすることによって第１開口３０ａの深さを一層深くして第１配線２１Ｌを露出させている。さらに、第２マスク開口５２ｂを介してゲート電極２１Ｔの上方部分の積層膜３０をエッチングすることによって第２開口３０ｂを形成して半導体層４０を露出させている。また、第２マスク開口５２ｃを介して第１容量電極２１Ｃの上方部分の積層膜３０をエッチングすることによって第３開口３０ｃを形成して半導体層４０を露出させている。
【０１１７】
２回目のエッチング工程でも、１回目のエッチング工程と同様に、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によって積層膜３０をエッチングすることができる。エッチングの条件は、１回目のエッチング工程と同様の条件であってもよい。また、２回目のエッチング工程でも、積層膜３０のエッチング量は、エッチング時間によって制御することができる。
【０１１８】
また、本実施の形態では、上述のとおり、第２レジストマスク５２における第２マスク開口５２ａの開口径が、第１レジストマスク５１における第１マスク開口５１ａの開口径以下になっているので、第１開口３０ａの側面に段差が形成される。具体的には、第１開口３０ａは、２回目のエッチング工程で形成された部分の内径が１回目のエッチング工程で形成された部分の内径以下になっている。つまり、２回目のエッチング工程で形成された開口端は、１回目のエッチング工程で開口したコンタクトエッジ部の内側に位置するか、当該コンタクトエッジ部と一致している。
【０１１９】
なお、図３及び図４Ｆでは、第２マスク開口５２ａの開口径と第１マスク開口５１ａの開口径とを一致させた場合（第１開口３０ａの側面に段差が形成されていない場合）を示しており、図６Ｅでは、第２マスク開口５２ａの開口径を第１マスク開口５１ａの開口径よりも小さくした場合（第１開口３０ａの側面に段差が形成されている場合）を示している。
【０１２０】
次に、図６Ｆに示すように、第２レジストマスク５２を除去して、積層膜３０の表面全体を露出させる。これにより、積層膜３０に、第１開口部ＣＨ１、第２開口部ＣＨ２及び第３開口部ＣＨ３を形成することができる。第２レジストマスク５２の除去は、剥離液又はアッシング等によって行うことができる。
【０１２１】
このように、図６Ａ〜図６Ｆに示されるＴＦＴ基板１１０の製造方法では、深さの異なる複数の開口部を形成する際に、エッチング工程を２回に分けている。つまり、２回のエッチング工程（フォトリソグラフィ工程）を行うことで、深さの異なる第１開口部ＣＨ１と第２開口部ＣＨ２（第３開口部ＣＨ３）とを形成している。
【０１２２】
具体的には、１回目のエッチング工程では、まず、第１配線２１Ｌ（ゲートコンタクト部分）の上方における積層膜３０を途中までエッチングしている。そして、２回目のエッチング工程で、第１配線２１Ｌ（ゲートコンタクト部分）の上方における積層膜３０とゲート電極２１Ｔ及び第１容量電極２１Ｃ（オーミックコンタクト部分）の上方における積層膜３０との両方を同時にエッチングして、第１配線２１Ｌと半導体層４０とを露出させている。
【０１２３】
これにより、深さの浅い第２開口部ＣＨ２及び第３開口部ＣＨ３は、深さの深い第１開口部ＣＨ１が第１配線２１Ｌに到達するよりも先に半導体層４０に到達してしまうことがなくなる。
【０１２４】
したがって、図５Ａ〜図５Ｃの場合のようにエッチング時におけるレジストマスクの後退によって第２開口部ＣＨ２及び第３開口部ＣＨ３の開口径（コンタクト径）が拡大するという問題を解消することができる。また、半導体層４０に欠陥がある場合でも、コンタクトの突き抜けによるショート不良の発生を抑制することができる。
【０１２５】
さらに、エッチング工程を２回に分けることによって、図５Ａ〜図５Ｃの場合と比べて、１回あたりのエッチング時間を短くすることができる。これにより、スループットの低下を抑制することができるとともに、ドライエッチング装置の電極温度の上昇を抑制することができる。このため、ドライエッチング装置における電極の熱膨張による当該電極の位置ずれの不具合を抑制することもできる。
【０１２６】
このように、本実施の形態に係るＴＦＴ基板１１０の製造方法によれば、歩留まりを低下させることなく、異なる深さの複数の開口部を形成することができる。
【０１２７】
また、本実施の形態では、１回目のエッチング工程において、第１配線２１Ｌの上方部分における積層膜３０の残膜厚が第２絶縁膜３２の膜厚と同等になるまで積層膜３０をエッチングしている。具体的には、１回目のエッチング工程では、第１配線２１Ｌの上方における積層膜３０を下層の第１絶縁膜３１の膜厚分だけエッチングしている。次いで、２回目のエッチング工程では、第１配線２１Ｌの上方における積層膜３０とゲート電極２１Ｔ及び第１容量電極２１Ｃの上方における積層膜３０との両方を上層の第２絶縁膜３２の膜厚分だけ同時にエッチングしている。
【０１２８】
これにより、２回目のエッチング工程において、第１開口３０ａが第１配線２１Ｌに到達して第１配線２１Ｌが露出すると同時に、第２開口３０ｂ及び第３開口３０ｃが半導体層４０に到達して半導体層４０が露出する。したがって、エッチング時における半導体層４０へのダメージを抑制することができる。
【０１２９】
また、本実施の形態では、第２レジストマスク５２における第２マスク開口５２ａの開口径が、第１レジストマスク５１における第１マスク開口５１ａの開口径以下になっている。
【０１３０】
これにより、第１配線２１Ｌと第２配線２２Ｌとの接続部分（ゲートコンタクト部分）における第１開口部ＣＨ１の開口径が拡大することを抑制することができる。
【０１３１】
なお、図６Ａ〜図６Ｆに示される方法では、１回目のエッチング工程（前段エッチング工程）で、第１配線２１Ｌ及び半導体層４０のうちの第１配線２１Ｌのみの上方部分の積層膜３０をエッチングし、２回目のエッチング工程（後段エッチング工程）で、第１配線２１Ｌ及び半導体層４０の両方の上方部分の積層膜３０をエッチングしているが、これに限らない。例えば、図７Ａ〜図７Ｆに示すように、図６Ａ〜図６Ｆに示される方法とは逆に、１回目のエッチング工程（前段エッチング工程）では、第１配線２１Ｌ及び半導体層４０の両方の上方部分の積層膜３０をエッチングし、２回目のエッチング工程（後段エッチング工程）で、第１配線２１Ｌ及び半導体層４０のうちの第１配線２１Ｌのみの上方部分の積層膜３０をエッチングしてもよい。
【０１３２】
図７Ａ〜図７Ｆは、実施の形態に係るＴＦＴ基板の他の製造方法における開口部形成工程を説明するための断面図である。
【０１３３】
具体的には、まず、図７Ａに示すように、積層膜３０の上に、第１マスク開口５１ａ、５１ｂ及び５１ｃを有する第１レジストマスク５１Ａを形成する。第１レジストマスク５１Ａは、第１レジストマスク５１と同様に、例えば、感光性塗布材料によって構成されており、フォトリソグラフィ法によって第１マスク開口５１ａ、５１ｂ及び５１ｃを形成することができる。
【０１３４】
第１レジストマスク５１Ａは、上記の第２レジストマスク５２と同様のパターン形状で形成されており、第１マスク開口５１ａは第１開口部ＣＨ１に対応し、第１マスク開口５１ｂは第２開口部ＣＨ２に対応し、第１マスク開口５１ｃは第３開口部ＣＨ３に対応している。
【０１３５】
次に、図７Ｂに示すように、１回目のエッチング工程（前段エッチング工程）として、第１レジストマスク５１Ａをマスクにして、第１配線２１Ｌの上方部分の積層膜３０を途中までエッチングすると同時に、半導体層４０が露出するようにゲート電極２１Ｔ及び第１容量電極２１Ｃの上方の積層膜３０をエッチングする。一例として、第１マスク開口５１ａ、５１ｂ及び５１ｃの各々に対応する部分の第２絶縁膜３２のみをエッチング除去して、積層膜３０（第２絶縁膜３２）に、第１開口３０ａ、第２開口３０ｂ及び第３開口３０ｃを形成する。
【０１３６】
エッチングとしては、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法を用いることができる。
【０１３７】
次に、図７Ｃに示すように、第１レジストマスク５１Ａを除去して、積層膜３０の表面全体を露出させる。
【０１３８】
次に、図７Ｄに示すように、積層膜３０の上に、第２マスク開口５２ａを有する第２レジストマスク５２Ａを形成する。第２レジストマスク５２Ａは、第１レジストマスク５１と同様に、例えば、感光性塗布材料によって構成されたレジスト膜であり、フォトリソグラフィ法によって第２マスク開口５２ａを形成することができる。
【０１３９】
第２マスク開口５２ａは、第１開口部ＣＨ１に対応しており、第１配線２１Ｌの上方に形成される。つまり、第２マスク開口５２ａは、１回目のエッチング工程で形成した第１開口３０ａに対応するように形成される。
【０１４０】
なお、本実施の形態でも、第２レジストマスク５２Ａにおける第２マスク開口５２ａの開口径は、第１レジストマスク５１Ａにおける第１マスク開口５１ａの開口径以下となっている。
【０１４１】
次に、図７Ｅに示すように、２回目のエッチング工程（後段エッチング工程）として、第２レジストマスク５２Ａをマスクにして、第１配線２１Ｌが露出するように積層膜３０をエッチングする。
【０１４２】
具体的には、第２マスク開口５２ａを介して第１開口３０ａに対応する第１配線２１Ｌの上方部分の積層膜３０をエッチングすることによって第１開口３０ａをさらに深くして第１配線２１Ｌを露出させている。
【０１４３】
２回目のエッチング工程でも、１回目のエッチング工程と同様に、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法を用いている。
【０１４４】
次に、図７Ｆに示すように、第２レジストマスク５２Ａを除去して、積層膜３０の表面全体を露出させる。これにより、積層膜３０に、第１開口部ＣＨ１、第２開口部ＣＨ２及び第３開口部ＣＨ３を形成することができる。
【０１４５】
このように、図７Ａ〜図７Ｆに示されるＴＦＴ基板１１０の製造方法でも、図６Ａ〜図６Ｆに示される方法と同様に、深さの異なる複数の開口部を形成する際にエッチング工程を２回に分けている。
【０１４６】
これにより、図６Ａ〜図６Ｆに示される方法と同様の効果を得ることができる。つまり、エッチング時におけるレジストマスクの後退によって第２開口部ＣＨ２及び第３開口部ＣＨ３の開口径が拡大することを抑制することができる。また、半導体層４０に欠陥がある場合でも、コンタクトの突き抜けによるショート不良の発生を抑制することができる。さらに、１回あたりのエッチング時間を短くすることができるので、スループットの低下を抑制できるとともにドライエッチング装置の電極温度の上昇を抑制できる。
【０１４７】
したがって、歩留まりを低下させることなく、異なる深さの複数の開口部を形成することができる。
【０１４８】
なお、図７Ａ〜図７Ｆに示される方法では、図６Ａ〜図６Ｆに示される方法と異なり、１回目のエッチング工程で第２開口部ＣＨ２及び第３開口部ＣＨ３を完成させているので、１回目のエッチング工程で半導体層４０が露出してしまうことになる。このため、図７Ｄ及び図７Ｅに示すように、２回目のフォトリソグラフィの際に、半導体層４０の表面が第２レジストマスク５２Ａに接触してしまうことになる。しかも、図７Ｃ及び図７Ｆに示すように、半導体層４０の表面が、第１レジストマスク５１Ａの除去と第２レジストマスク５２Ａの除去との２回の除去工程（剥離液又はアッシング等）の影響を受けることになる。したがって、図７Ａ〜図７Ｆに示される方法では、第２レジストマスク５２Ａの接触と２回の除去工程の影響とによって、半導体層４０の表面がダメージを受けるおそれがある。したがって、図７Ｃ及び図７Ｆに示される方法よりも、図６Ａ〜図６Ｆに示される方法を用いるとよい。
【０１４９】
（変形例）
次に、変形例に係るＴＦＴ基板１１０Ａ及びその製造方法について説明する。図８は、変形例に係るＴＦＴ基板１１０Ａの部分断面図である。
【０１５０】
図８に示すように、ＴＦＴ基板１１０Ａでは、第１絶縁膜３１と第２絶縁膜３２との間に第３絶縁膜３３が形成されており、積層膜３０が、第１絶縁膜３１と第３絶縁膜３３と第２絶縁膜３２との３層構造になっている。
【０１５１】
ＴＦＴ基板１１０Ａは、基板１０と、基板１０の上方に位置する第１導電部材２１と、第１導電部材２１の上方に位置する第１絶縁膜３１と、第１絶縁膜３１の上方に位置する第３導電部材２３と、第３導電部材２３の上方に位置する第３絶縁膜３３と、第３絶縁膜３３の上方に位置する半導体層４０と、半導体層４０の上方に位置する第２絶縁膜３２と、第２絶縁膜３２の上方に位置する第２導電部材２２とを有する。
【０１５２】
また、ＴＦＴ基板１１０Ａは、第１配線層ＷＬ２１、第１絶縁層ＩＬ３１、第３配線層ＷＬ２３、第３絶縁層ＩＬ３３、半導体層４０、第２絶縁層ＩＬ３２、及び、第２配線層ＷＬ２２を有する。
【０１５３】
本変形例において、第１配線層ＷＬ２１には、容量素子Ｃｓの一方の電極（第１容量電極）として、第１導電部材２１が形成されている。また、第３配線層ＷＬ２３には、容量素子Ｃｓの他方の電極（第２容量電極）であるとともに駆動トランジスタＤｒＴｒのゲート電極として、第３導電部材２３が形成されている。つまり、第３導電部材２３は、容量素子Ｃｓの電極と駆動トランジスタＤｒＴｒのゲート電極とを兼ねている。また、第２配線層ＷＬ２２には、第２導電部材２２として、ソース電極２２Ｓ、ドレイン電極２２Ｄ、配線２２Ｌ１及び２２Ｌ２が形成されている。
【０１５４】
なお、第１導電部材２１、第３導電部材２３及び第２導電部材２２の材料は、上記実施の形態のＴＦＴ基板１１０における第１導電部材２１及び第２導電部材２２の材料を用いることができる。
【０１５５】
第１絶縁層ＩＬ３１には、第１絶縁膜３１が形成されている。第３絶縁層ＩＬ３３には、第３絶縁膜３３が形成されている、第２絶縁層ＩＬ３２には、第２絶縁膜３２が形成されている。
【０１５６】
なお、第１絶縁膜３１、第３絶縁膜３３及び第２絶縁膜３２の材料は、上記実施の形態のＴＦＴ基板１１０における第１絶縁膜３１及び第２絶縁膜３２の材料を用いることができる。
【０１５７】
ＴＦＴ基板１１０Ａにおける積層膜３０には、複数の開口部（コンタクトホール）が形成されている。具体的には、本変形例における積層膜３０には、第１開口部ＣＨ１Ａと、第２開口部ＣＨ２Ａと、第３開口部ＣＨ３Ａとが形成されている。
【０１５８】
第１開口部ＣＨ１Ａは、第１導電部材２１と第２導電部材２２（配線２２Ｌ１）とを接続するための貫通孔であり、第２絶縁膜３２、第３絶縁膜３３及び第１絶縁膜３１の全てを貫通するように形成されている。第２配線層ＷＬ２２に形成された第２導電部材２２（配線２２Ｌ１）は、第１開口部ＣＨ１Ａを介して第１配線層ＷＬ２１に形成された第１導電部材２１に接続されている。
【０１５９】
第２開口部ＣＨ２Ａは、第３導電部材２３と第２導電部材２２（配線２２Ｌ２）とを接続するための貫通孔であり、積層膜３０のうち第２絶縁膜３２及び第３絶縁膜３３のみを貫通するように形成されている。第２配線層ＷＬ２２に形成された第２導電部材２２（配線２２Ｌ２）は、第２開口部ＣＨ２Ａを介して第３導電部材２３に接続されている。
【０１６０】
第３開口部ＣＨ３Ａは、半導体層４０と第２導電部材２２（ソース電極２２Ｓ、ドレイン電極２２Ｄ）とを接続するための貫通孔であり、積層膜３０のうち第２絶縁膜３２のみを貫通するように形成されている。第２配線層ＷＬ２２に形成された第２導電部材２２（ソース電極２２Ｓ、ドレイン電極２２Ｄ）は、第３開口部ＣＨ３Ａを介して半導体層４０に接続されている。
【０１６１】
次に、本変形例に係るＴＦＴ基板１１０Ａの製造方法について、図９Ａ〜図９Ｄを用いて説明する。図９Ａ〜図９Ｄは、変形例に係るＴＦＴ基板１１０Ａの製造方法における開口部形成工程を説明するための断面図である。
【０１６２】
本変形例に係るＴＦＴ基板１１０Ａの製造方法は、上記実施の形態に係るＴＦＴ基板１１０の製造方法において、さらに、第１絶縁膜３１と第２絶縁膜３２との間に第３絶縁膜３３を形成する工程を含んでおり、第１絶縁膜３１、第３絶縁膜３３及び第２絶縁膜３２を含む積層膜３０に開口部を形成する開口部形成工程は、積層膜３０に、第１開口部ＣＨ１Ａ、第２開口部ＣＨ２Ａ及び第３開口部ＣＨ３Ａを形成する。
【０１６３】
本変形例における開口部形成工程は、上記実施の形態に係るＴＦＴ基板１１０の製造方法における前段エッチング工程と後段エッチングとの間に、さらに、中段エッチング工程を含んでいる。この中段エッチング工程では、前段エッチング工程で形成した第１開口３０ａに対応する第１導電部材の上方部分の積層膜３０をさらにエッチングする。
【０１６４】
本変形例に係るＴＦＴ基板１１０Ａの具体的な製造方法は、上記実施の形態のＴＦＴ基板１１０の製造方法に準じて行うことができ、図９Ａに示すように、基板１０の上に第１導電部材２１を形成し、第１導電部材２１を覆うように第１絶縁膜３１を形成し、第１絶縁膜３１の上に第３導電部材２３を形成し、第３導電部材２３を覆うように第３絶縁膜３３を形成し、第３絶縁膜３３の上に半導体層４０を形成し、半導体層４０を覆うように第２絶縁膜３２を形成する。
【０１６５】
次に、図９Ｂに示すように、前段エッチング工程（第１エッチング工程）として、第１開口部ＣＨ１Ａに対応する第１マスク開口を有する第１レジストマスク（不図示）を用いて、第１導電部材２１の上方部分の積層膜３０を途中までエッチングする。これにより、第１導電部材２１の上方部分の積層膜３０が所定の深さまでエッチングされて、積層膜３０に第１開口３０ａが形成される。
【０１６６】
次に、図９Ｃに示すように、中段エッチング工程（第２エッチング工程）として、第１開口部ＣＨ１Ａと第２開口部ＣＨ２Ａとに対応する第２マスク開口を有する第２レジストマスク（不図示）を用いて、第１開口３０ａに対応する第１導電部材２１の上方部分の積層膜３０をさらにエッチングするとともに、第３導電部材２３の上方部分の積層膜３０を途中までエッチングする。これにより、第１開口３０ａがさらに深くまでエッチングされるとともに、第３導電部材２３の上方部分の積層膜３０が所定の深さまでエッチングされて積層膜３０に第２開口３０ｂが形成される。
【０１６７】
次に、図９Ｄに示すように、後段エッチング工程（第３エッチング工程）として、第１開口部ＣＨ１Ａと第２開口部ＣＨ２Ａと第３開口部ＣＨ３とに対応する第３マスク開口を有する第３レジストマスク（不図示）を用いて、第１開口３０ａに対応する第１導電部材２１の上方部分の積層膜３０と第２開口３０ｂに対応する第３導電部材２３の上方部分の積層膜３０とをさらにエッチングするとともに、半導体層４０の上方部分の積層膜３０をエッチングする。これにより、第１開口３０ａ及び第２開口３０ｂの深さが一層深くなって第１導電部材２１及び第３導電部材２３が露出するとともに、半導体層４０の上方部分の積層膜３０に形成される第３開口３０ｃによって半導体層４０が露出する。
【０１６８】
これにより、積層膜３０に、第１開口部ＣＨ１Ａ、第２開口部ＣＨ２Ａ及び第３開口部ＣＨ３Ａを形成することができる。
【０１６９】
なお、図９Ｄ以降は、図４Ｇ及び図４Ｈに示される上記実施の形態と同様に、所定形状の第２導電部材２２として、ソース電極２２Ｓ、ドレイン電極２２Ｄ、配線２２Ｌ１及び２２Ｌ２を形成する。
【０１７０】
このように、本変形例では、深さの異なる複数の開口部を形成する際に、エッチング工程を３回に分けている。つまり、３回のフォトリソグラフィ工程を行うことで、互いに深さの異なる第１開口部ＣＨ１Ａと第２開口部ＣＨ２Ａと第３開口部ＣＨ３Ａとを形成している。
【０１７１】
これにより、図６Ａ〜図６Ｆに示される方法と同様の効果を得ることができる。つまり、エッチング時におけるレジストマスクの後退によって第２開口部ＣＨ２及び第３開口部ＣＨ３の開口径が拡大することを抑制することができる。また、半導体層４０に欠陥がある場合でも、コンタクトの突き抜けによるショート不良の発生を抑制することができる。さらに、１回あたりのエッチング時間を短くすることができるので、スループットの低下を抑制できるとともにドライエッチング装置の電極温度の上昇を抑制することができる。
【０１７２】
したがって、歩留まりを低下させることなく、異なる深さの複数の開口部を形成することができる。
【０１７３】
なお、本変形例では、深さの異なる３つの開口部（第１開口部ＣＨ１Ａ、第２開口部ＣＨ２Ａ、第３開口部ＣＨ３Ａ）は、３回のエッチング工程（フォトリソグラフィ工程）で形成したが、図１０Ａ〜図１０Ｃに示すように、２回のエッチング工程（フォトリソグラフィ工程）で形成してもよい。
【０１７４】
図１０Ａ〜図１０Ｃは、変形例に係るＴＦＴ基板の他の製造方法における開口部形成工程を説明するための断面図である。
【０１７５】
具体的には、図１０Ａに示すように、図９Ａと同様に、基板１０の上に第１導電部材２１を形成し、第１導電部材２１を覆うように第１絶縁膜３１を形成し、第１絶縁膜３１の上に第３導電部材２３を形成し、第３導電部材２３を覆うように第３絶縁膜３３を形成し、第３絶縁膜３３の上に半導体層４０を形成し、半導体層４０を覆うように第２絶縁膜３２を形成する。
【０１７６】
次に、図１０Ｂに示すように、前段エッチング工程（第１エッチング工程）として、第１開口部ＣＨ１Ａと第２開口部ＣＨ２Ａとに対応する第１マスク開口を有する第１レジストマスク（不図示）を用いて、第１導電部材２１の上方部分の積層膜３０を途中までエッチングして第１開口３０ａを形成するとともに、第３導電部材２３の上方部分の積層膜３０をエッチングして第２開口３０ｂを形成する。
【０１７７】
このとき、図１０Ｂでは、第２開口３０ｂによって第３導電部材２３を露出させているが、第３導電部材２３は露出させなくてもよい。
【０１７８】
次に、図１０Ｃに示すように、後段エッチング工程（第２エッチング工程）として、第１開口部ＣＨ１Ａと第３開口部ＣＨ３Ａとに対応する第２マスク開口を有する第２レジストマスク（不図示）を用いて、第１開口３０ａに対応する第１導電部材２１の上方部分の積層膜３０をさらにエッチングするとともに、半導体層４０の上方部分の積層膜３０をエッチングする。これにより、第１開口３０ａの深さが一層深くなって第１導電部材２１が露出するとともに、半導体層４０の上方部分の積層膜３０に形成される第３開口３０ｃによって半導体層４０が露出する。
【０１７９】
なお、図１０Ｂにおいて、第３導電部材２３が露出していない場合は、第２レジストマスクとして第２開口部ＣＨ２Ａに対応する第２マスク開口を有するものを用いるとよい。これにより、第２開口３０ｂに対応する第３導電部材２３の上方部分の積層膜３０をさらにエッチングして第２開口３０ｂの深さを一層深くすることができ、第３導電部材２３が露出する。
【０１８０】
（その他）
以上、薄膜トランジスタ基板の製造方法について、実施の形態及び変形例に基づいて説明したが、本開示の技術は、上記実施の形態及び変形例に限定されるものではない。
【０１８１】
例えば、上記実施の形態では、積層膜３０のうち下層の第１絶縁膜３１に覆われる一方の部材を、第１配線層ＷＬ２１に形成される導電部材（ゲート電極２１Ｔ等）とし、積層膜３０のうち上層の第２絶縁膜３２に覆われる他方の部材を半導体層４０としているが、これに限定されるものではない。例えば、第１絶縁膜３１に覆われる一方の部材を半導体層４０とし、第２絶縁膜３２に覆われる他方の部材を導電部材としてもよい。
【０１８２】
また、上記実施の形態及び変形例では、異なる深さの２つの開口部として、導電部材を露出させるための開口部と半導体層を露出させるための開口部とについて説明したが、これに限るものではない。例えば、異なる深さの２つの開口部は、いずれも導電部材を露出させるための開口部であっても構わない。つまり、下層の第１絶縁膜に覆われる一方の部材が導電部材であるとともに、上層の第２絶縁膜に覆われる他方の部材も導電部材であってもよい。
【０１８３】
また、上記実施の形態及び変形例では、積層膜３０に複数の開口部を形成するための第１マスク及び第２マスクとして、感光性塗布材料によって構成されたレジスト膜（第１レジストマスク及び第２レジストマスク）を用いたが、これに限るものではなく、メタルマスク等の他のマスクを用いてもよい。
【０１８４】
また、上記実施の形態及び変形例において、積層膜３０における絶縁膜の数は、２つ又は３つとしたが、これに限るものではなく、積層膜３０は、４つ以上の絶縁膜によって構成されていてもよい。
【０１８５】
また、上記実施の形態及び変形例において、積層膜３０に開口を形成する際の積層膜３０の除去方法（エッチング方法）としては、ドライエッチング法を用いたが、ウェットエッチング法を用いてもよい。
【０１８６】
また、上記実施の形態及び変形例において、ＴＦＴ部に形成されるＴＦＴは駆動トランジスタＤｒＴｒとしたが、ＴＦＴ部に形成されるＴＦＴはスイッチングトランジスタＳｗＴｒであってもよい。なお、スイッチングトランジスタＳｗＴｒの構成は、駆動トランジスタＤｒＴｒの構成と同じである。
【０１８７】
また、上記実施の形態及び変形例において、駆動トランジスタＤｒＴｒ及びスイッチングトランジスタＳｗＴｒは、チャネルエッチングストッパ型（チャネル保護型）としたが、チャネルエッチング型であっても構わない。
【０１８８】
また、上記実施の形態及び変形例において、一画素における画素回路は、２つのＴＦＴ（駆動トランジスタＤｒＴｒ、スイッチングトランジスタＳｗＴｒ）と１つの容量素子Ｃｓとで構成された２Ｔｒ１Ｃの構成としたが、これに限らない。例えば、一画素に、３つ以上のＴＦＴが設けられていてもよいし、２つ以上の容量素子が形成されていてもよい。
【０１８９】
また、上記実施の形態及び変形例では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
【０１９０】
また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、例えば、テレビジョンセット、パーソナルコンピュータ、携帯電話又は携帯端末等、表示パネルを有するあらゆる電子機器に適用することができる。
【０１９１】
なお、本実施の形態及び変形例における薄膜トランジスタ基板は、太陽電池パネル等の他のパネルに適用してもよい。
【０１９２】
その他、上記の実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
【産業上の利用可能性】
【０１９３】
本開示の技術は、ＴＦＴ基板を用いた電子機器等において広く利用することができる。
【符号の説明】
【０１９４】
１００  有機ＥＬ表示装置
１０  基板
２１  第１導電部材
２１Ｔ、Ｇ１、Ｇ２  ゲート電極
２１Ｃ  第１容量電極
２１Ｌ  第１配線
２２  第２導電部材
２２Ｓ、Ｓ１、Ｓ２  ソース電極
２２Ｄ、Ｄ１、Ｄ２  ドレイン電極
２２Ｌ  第２配線
２２Ｌ１、２２Ｌ２  配線
２２Ｆ  導電膜
２３  第３導電部材
３０  積層膜
３０ａ、３００ａ  第１開口
３０ｂ、３００ｂ  第２開口
３０ｃ、３００ｃ  第３開口
３１  第１絶縁膜
３２  第２絶縁膜
３３  第３絶縁膜
４０  半導体層
５１、５１Ａ  第１レジストマスク
５１ａ、５１ｂ、５１ｃ  第１マスク開口
５２、５２Ａ  第２レジストマスク
５２ａ、５２ｂ、５２ｃ  第２マスク開口
１１０、１１０Ａ  ＴＦＴ基板
１２０  画素
１３０  有機ＥＬ素子
１３１  陽極
１３２  有機ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
５００  レジストマスク
５００ａ、５００ｂ、５００ｃ  マスク開口
ＤｒＴｒ  駆動トランジスタ
ＳｗＴｒ  スイッチングトランジスタ
Ｃｓ  容量素子
ＷＬ２１  第１配線層
ＷＬ２２  第２配線層
ＩＬ３１  第１絶縁層
ＩＬ３２  第２絶縁層
ＩＬ３３  第３絶縁層
ＣＨ１、ＣＨ１Ａ  第１開口部
ＣＨ２、ＣＨ２Ａ  第２開口部
ＣＨ３、ＣＨ３Ａ  第３開口部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５Ａ】
0006485024.tif 000013
【図５Ｂ】
0006485024.tif 000014
【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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