(57)【特許請求の範囲】
【請求項１】
直列接続されたテスト用の複数の抵抗素子と、
前記複数の抵抗素子の接続経路に接続された複数のスイッチと、
前記複数のスイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を選択する複数の選択回路と、
を有する半導体装置であって、
前記複数のスイッチは、
前記複数の抵抗素子のうちのＮ個（Ｎ＝２以上の整数）の抵抗素子を１単位とする単位毎に接続された複数の第１スイッチと、
前記複数の抵抗素子のそれぞれの抵抗素子の両端部に接続された複数の第２スイッチと、
を含み、
前記Ｎ個は、２の累乗の個数であり、
前記複数の選択回路は、
前記複数の第１スイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を前記２の累乗の各累乗単位の複数の組み合わせで選択し、
前記複数の第２スイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を１個単位で選択する、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の選択回路は、
抵抗測定装置からの指定により、前記抵抗素子の直列数を前記２の累乗の各累乗単位で選択し、
抵抗測定装置からの指定により、前記抵抗素子の直列数を１個単位で選択する、
半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数のスイッチのそれぞれは、一端部が前記抵抗素子の接続経路に接続され、他端部には電圧が供給される、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記複数のスイッチのそれぞれは、ｐＭＯＳトランジスタからなる、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数の抵抗素子のそれぞれは、ビアまたはコンタクトを含む、半導体装置。
【請求項６】
半導体装置の測定方法であって、
前記半導体装置は、直列接続されたテスト用の複数の抵抗素子と、前記複数の抵抗素子の接続経路に接続された複数のスイッチと、前記複数のスイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を選択する複数の選択回路と、を有し、
抵抗測定装置と前記半導体装置との電気的な接続を行い、前記抵抗測定装置からの指定により、この指定された前記スイッチを前記選択回路でオンにして、このオンした前記スイッチに対応する前記抵抗素子の直列数で抵抗測定を行う測定工程を有し、
前記複数のスイッチは、
前記複数の抵抗素子のうちの２の累乗の個数の抵抗素子を１単位とする単位毎に接続された複数の第１スイッチと、
前記複数の抵抗素子のそれぞれの抵抗素子の両端部に接続された複数の第２スイッチと、
を含み、
前記測定工程には、
前記抵抗素子の直列数を前記２の累乗の各累乗単位の複数の組み合わせで選択する工程と、
前記抵抗素子の直列数を１個単位で選択する工程と、
が含まれる半導体装置の測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の測定方法に関し、特に、半導体装置をテストするためのＴＥＧ（テスト用素子群：Test Element Group）の構成およびこのＴＥＧを用いた測定方法に関する。
【背景技術】
【０００２】
集積回路等の半導体装置の信頼性を確保するために、ＴＥＧが用いられる。プロセス、回路特性および信頼性の評価が、このＴＥＧを用いた特性評価により行われる。製品開発段階では、ＴＥＧを用いた測定結果に基づいて、信頼性評価を行い、その評価結果に基づいて、プロセスまたは回路設計の修正を行い、また、実製品においては、各半導体装置の信頼性を評価して製品の良否を判定する。
【０００３】
通常、半導体ウェハ上のスクライブ領域に、電気特性管理用ＴＥＧが配置される。このスクライブ領域に、半導体チップを個々に分離するためのスクライブラインが配置される。近年では、高集積化に伴って、利用されるトランジスタの種類および配線層の数も増加する傾向にある。これに伴って、管理すべきデバイスの評価項目が増大し、応じてＴＥＧのテスト用素子の数も増大する。従来、このようなＴＥＧの構成やこのＴＥＧを用いた測定方法が種々提案されている。
【０００４】
例えば、特許文献１には、あるテスト構成が、ビアまたはコンタクトからなる鎖における１つが異常に高い抵抗を有するかどうかをテストするために設計された技術が記載されている。また、特許文献２には、コンタクトあるいはビアの評価を大規模かつ短時間に行うと共に、高感度に行うことを目的とした技術が記載されている。また、特許文献３には、ＩＣのコンタクトに対応したできるだけ多くの評価用コンタクトを形成し、それぞれ個々に評価することにより、コンタクト特性を高い信頼性をもって評価する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５３７８５９号公報
【特許文献２】特開２００５−２０３５７８号公報
【特許文献３】特開２００２−１１０７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１〜３のようなＴＥＧの構成やこのＴＥＧを用いた測定方法では、ビアまたはコンタクトからなる各抵抗素子のアドレスを順に指定し、順に抵抗値を算出している。このような方法では、多数の抵抗素子を測定し、ばらつきを評価しようとすると、非常に長い測定時間が必要である。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態における半導体装置は、直列接続されたテスト用の複数の抵抗素子と、前記複数の抵抗素子の接続経路に接続された複数のスイッチと、前記複数のスイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を選択する複数の選択回路と、を有する。
【０００９】
より好ましくは、前記半導体装置において、前記複数のスイッチは、前記複数の抵抗素子のうちのＮ個（Ｎ＝２以上の整数）の抵抗素子を１単位とする単位毎に接続された複数の第１スイッチを含む。前記複数の選択回路は、前記複数の第１スイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数をＮ個単位で選択する。
【００１０】
一実施の形態における半導体装置の測定方法は、抵抗測定装置と前記半導体装置との電気的な接続を行い、前記抵抗測定装置からの指定により、この指定された前記スイッチを前記選択回路でオンにして、このオンした前記スイッチに対応する前記抵抗素子の直列数で抵抗測定を行う測定工程を有する。
【００１１】
より好ましくは、前記半導体装置の測定方法において、前記測定工程には、前記抵抗素子の直列数をＮ個（Ｎ＝２以上の整数）単位で選択する工程を含む。
【発明の効果】
【００１２】
一実施の形態によれば、測定時間を短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１の半導体装置における半導体ウェハを説明するための図であり、（ａ）は半導体ウェハのチップ配置の一例を概略的に示す平面図であり、（ｂ）は（ａ）の破線領域Ａの一例を示す拡大平面図である。
【図２】本発明の実施の形態１におけるＴＥＧの回路構成の一例を概略的に示す構成図である。
【図３】本発明の実施の形態１において、抵抗素子の直列数を選択する際の入力信号の一例を示す説明図である。
【図４】本発明の実施の形態１において、直列接続抵抗素子数と、測定時間および不良検出感度との関係の一例を示す説明図である。
【図５】本発明の実施の形態１において、ＴＥＧを用いた測定方法の一例を示すフローチャートである。
【図６】本発明の実施の形態１において、直列なしによる抵抗測定の場合のＴＥＧの回路構成の一例を示す回路図である。
【図７】本発明の実施の形態１において、２直列による抵抗測定の場合のＴＥＧの回路構成の一例を示す回路図である。
【図８】本発明の実施の形態１において、インバータの一例を示す説明図である。
【図９】本発明の実施の形態１において、ＴＥＧのレイアウトの一例を示す平面図である。
【図１０】本発明の実施の形態１において、図９のＡ−Ａ切断線に沿った断面図である。
【図１１】本発明の実施の形態２におけるＴＥＧの回路構成の一例を概略的に示す構成図である。
【図１２】本発明の実施の形態３におけるＴＥＧの回路構成の一例を概略的に示す構成図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
［実施の形態の概要］
まず、実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に実施の形態の対応する構成要素の符号等を付して説明する。
【００１９】
一実施の形態における半導体装置は、直列接続されたテスト用の複数の抵抗素子（抵抗素子Ｒ）と、前記複数の抵抗素子の接続経路に接続された複数のスイッチ（スイッチＳ）と、前記複数のスイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数を選択する複数の選択回路（選択回路ＳＥＬ）と、を有する。
【００２０】
より好ましくは、前記半導体装置において、前記複数のスイッチは、前記複数の抵抗素子のうちのＮ個（Ｎ＝２以上の整数）の抵抗素子を１単位とする単位毎に接続された複数の第１スイッチ（スイッチＳａＬ〜ＳｄＬ、ＳａＨ〜ＳｄＨ）を含む。前記複数の選択回路は、前記複数の第１スイッチのそれぞれをオンまたはオフして前記抵抗素子の直列数をＮ個単位で選択する。
【００２１】
一実施の形態における半導体装置の測定方法は、抵抗測定装置と前記半導体装置との電気的な接続を行い、前記抵抗測定装置からの指定により、この指定された前記スイッチを前記選択回路でオンにして、このオンした前記スイッチに対応する前記抵抗素子の直列数で抵抗測定を行う測定工程（図５）を有する。
【００２２】
より好ましくは、前記半導体装置の測定方法において、前記測定工程には、前記抵抗素子の直列数をＮ個（Ｎ＝２以上の整数）単位で選択する工程（ステップＳ１）を含む。
【００２３】
以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の部材には原則として同一の符号または関連する符号を付し、その繰り返しの説明は省略する。
【００２４】
［実施の形態１］
本実施の形態１における半導体装置およびその測定方法について、図１〜図１０を用いて説明する。
【００２５】
本実施の形態１における半導体装置は、半導体ウェハ上のスクライブ領域に、電気特性管理用ＴＥＧが配置されている。このスクライブ領域に、半導体チップを個々に分離するためのスクライブラインが配置されている。半導体装置の信頼性を確保するために、プロセス、回路特性および信頼性の評価が、このＴＥＧを用いた特性評価により行われる。製品開発段階では、ＴＥＧを用いた測定結果に基づいて、信頼性評価を行い、その評価結果に基づいて、プロセスまたは回路設計の修正を行い、また、実製品においては、各半導体装置の信頼性を評価して製品の良否を判定する。
【００２６】
＜半導体ウェハ＞
図１は、本実施の形態１の半導体装置における半導体ウェハを説明するための図であり、（ａ）は半導体ウェハのチップ配置の一例を概略的に示す平面図であり、（ｂ）は（ａ）の破線領域Ａの一例を示す拡大平面図である。
【００２７】
図１（ａ）においては、半導体ウェハＷＦに、複数の半導体チップＣＨが、アレイ状に配列されている。これらの半導体チップＣＨ上には、目標とする半導体回路装置が形成されている。これらの半導体チップＣＨを個々に分離してパッケージに実装するために、スクライブラインＳＬが形成されている。ウェハテスト工程完了後、スクライブラインＳＬに沿ってダイシングすることにより、半導体ウェハＷＦ上に形成される半導体チップＣＨが個々に分離される。このスクライブラインＳＬが形成される領域に、後に詳細に説明するように、ＴＥＧを構成するテスト用素子およびテスト用パッドが配置されている。
【００２８】
半導体ウェハＷＦ上の破線領域Ａを拡大して示す図１（ｂ）において、半導体チップＣＨ１〜ＣＨ４がスクライブラインＳＬ１およびＳＬ２を介して対向して配置されている。スクライブラインＳＬ１およびＳＬ２は、半導体チップＣＨ１〜ＣＨ４を分離するように、互いに直交するように配置されている。
【００２９】
スクライブラインＳＬ１およびＳＬ２には、ＴＥＧが配置されるが、図１（ｂ）においては、半導体チップＣＨ１およびＣＨ２の間のスクライブ領域のＴＥＧの配置を代表的に示している。半導体チップＣＨ１およびＣＨ２の間のスクライブ領域において、テスト用パッドＴＰおよびテスト用素子ＴＥが整列して、かつ平面的に見て重なり合うように配置されている。図１（ｂ）においては、各テスト用パッドＴＰの下部にテスト用素子ＴＥが配置されるように示している。しかしながら、テスト用素子ＴＥは、所定数のテスト用パッドに対して１つ配置されてもよい。
【００３０】
テスト用パッドＴＰの下部にテスト用素子ＴＥを重なり合うように配置することにより、平面レイアウトにおいてテスト用素子とテスト用パッドを交互に配置する場合に比べて、面積増大を伴うことなく２倍のテスト用パッドおよびテスト用素子を配置することができ、同時にＴＥＧのテストパターン数を増大させることができる。言い換えれば、テスト用素子の数を増大させることができるので、管理項目を増大させることが可能となる。
【００３１】
また、図１（ｂ）においては、スクライブラインＳＬ１においても、ＴＥＧが配置され、また半導体チップＣＨ３およびＣＨ４の間のスクライブラインＳＬ２の領域においても、ＴＥＧが配置されている。これらの領域においては、テスト用パッドＴＰを代表的に示している。ＴＥＧは、各半導体チップＣＨに対応してスクライブラインＳＬの領域に配置されている。
【００３２】
＜ＴＥＧ＞
図２は、本実施の形態１におけるＴＥＧの回路構成の一例を概略的に示す構成図である。図２においては、ＴＥＧの回路構成に加えて、このＴＥＧを用いて半導体装置の測定を行う抵抗測定装置も示している。
【００３３】
図２において、ＴＥＧは、テスト用素子ＴＥとして、複数の抵抗素子Ｒ１〜Ｒ８と、複数のスイッチＳａＬ〜ＳｄＬ、ＳａＨ〜ＳｄＨ、Ｓ１Ｌ〜Ｓ８Ｌ、Ｓ１Ｈ〜Ｓ８Ｈと、複数の選択回路ＳＥＬ１〜ＳＥＬ８とを有している。各構成要素を代表的に示す場合は、抵抗素子をＲ、スイッチをＳ、選択回路をＳＥＬとして記載する。
【００３４】
複数の抵抗素子Ｒ１〜Ｒ８は、直列接続されたテスト用の抵抗素子である。複数のスイッチＳａＬ〜ＳｄＬ、ＳａＨ〜ＳｄＨ、Ｓ１Ｌ〜Ｓ８Ｌ、Ｓ１Ｈ〜Ｓ８Ｈは、複数の抵抗素子Ｒの接続経路に接続されたスイッチである。複数の選択回路ＳＥＬ１〜ＳＥＬ８は、複数のスイッチＳのそれぞれをオンまたはオフして抵抗素子Ｒの直列数を選択する選択回路である。
【００３５】
また、図２において、ＴＥＧは、テスト用パッドＴＰとして、パッドＶ、Ｉ、ＶＨ（ＶＨａ〜ＶＨｄ、ＶＨ１〜ＶＨ８）、ＶＬ（ＶＬａ〜ＶＬｄ、ＶＬ１〜ＶＬ８）を有している。Ｖは電圧が供給されるパッド、Ｉは電流が供給されるパッド、ＶＨ（ＶＨａ〜ＶＨｄ、ＶＨ１〜ＶＨ８）は抵抗素子Ｒの高電位側を選択するパッド、ＶＬ（ＶＬａ〜ＶＬｄ、ＶＬ１〜ＶＬ８）は抵抗素子Ｒの低電位側を選択するパッドである。
【００３６】
複数の抵抗素子Ｒは、図２では８個の抵抗素子Ｒ１〜Ｒ８を有する例を示している。８個の抵抗素子Ｒ１〜Ｒ８は、順に直列に接続されている。抵抗素子Ｒ１〜Ｒ８のそれぞれは、一端部と他端部とを有する。抵抗素子Ｒ１の他端部は抵抗素子Ｒ２の一端部に接続されている。同様に、抵抗素子Ｒ２の他端部は抵抗素子Ｒ３の一端部に接続されている。抵抗素子Ｒ３の他端部は抵抗素子Ｒ４の一端部に接続されている。抵抗素子Ｒ４の他端部は抵抗素子Ｒ５の一端部に接続されている。抵抗素子Ｒ５の他端部は抵抗素子Ｒ６の一端部に接続されている。抵抗素子Ｒ６の他端部は抵抗素子Ｒ７の一端部に接続されている。抵抗素子Ｒ７の他端部は抵抗素子Ｒ８の一端部に接続されている。
【００３７】
複数のスイッチＳは、図２では２４個のスイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨ、Ｓ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈを有する例を示している。
【００３８】
２４個のスイッチＳのうち、スイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨは、複数の抵抗素子ＲのうちのＮ個（Ｎ＝２以上の整数）の抵抗素子を１単位とする単位毎に接続された複数の第１スイッチである。例えば、スイッチＳａＬおよびＳａＨのそれぞれは、直列接続された抵抗素子Ｒ１およびＲ２の両端部と、パッドＶＬａおよびＶＨａとの間に接続されている。より具体的には、スイッチＳａＬは抵抗素子Ｒ１の端部とパッドＶＬａとの間に接続され、スイッチＳａＨは抵抗素子Ｒ２の端部とパッドＶＨａとの間に接続されている。
【００３９】
同様に、スイッチＳｂＬおよびＳｂＨのそれぞれは、直列接続された抵抗素子Ｒ３およびＲ４の両端部と、パッドＶＬｂおよびＶＨｂとの間に接続されている。スイッチＳｃＬおよびＳｃＨのそれぞれは、直列接続された抵抗素子Ｒ５およびＲ６の両端部と、パッドＶＬｃおよびＶＨｃとの間に接続されている。スイッチＳｄＬおよびＳｄＨのそれぞれは、直列接続された抵抗素子Ｒ７およびＲ８の両端部と、パッドＶＬｄおよびＶＨｄとの間に接続されている。
【００４０】
これらのスイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨのそれぞれは、複数の選択回路ＳＥＬのうちの対応する選択回路により、オンまたはオフされて、抵抗素子Ｒの直列数がＮ個単位で選択される構成となっている。より具体的には、Ｎ個は２の累乗の個数であり、これにより、抵抗素子Ｒの直列数が２の累乗の各累乗単位の複数の組み合わせで選択される。図２の例では、８個の抵抗素子Ｒ１〜Ｒ８が直列接続された構成において、直列数が２の累乗の各累乗単位として、２個、４個、８個の各個数となる。
【００４１】
また、２４個のスイッチＳのうち、スイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈは、複数の抵抗素子Ｒのそれぞれの抵抗素子の両端部に接続された複数の第２スイッチである。例えば、スイッチＳ１ＬおよびＳ１Ｈのそれぞれは、抵抗素子Ｒ１の両端部と、パッドＶＬ１およびＶＨ１との間に接続されている。より具体的には、スイッチＳ１Ｌは抵抗素子Ｒ１の一端部とパッドＶＬ１との間に接続され、スイッチＳ１Ｈは抵抗素子Ｒ１の他端部とパッドＶＨ１との間に接続されている。
【００４２】
同様に、スイッチＳ２ＬおよびＳ２Ｈのそれぞれは、抵抗素子Ｒ２の両端部と、パッドＶＬ２およびＶＨ２との間に接続されている。スイッチＳ３ＬおよびＳ３Ｈのそれぞれは、抵抗素子Ｒ３の両端部と、パッドＶＬ３およびＶＨ３との間に接続されている。スイッチＳ４ＬおよびＳ４Ｈのそれぞれは、抵抗素子Ｒ４の両端部と、パッドＶＬ４およびＶＨ４との間に接続されている。スイッチＳ５ＬおよびＳ５Ｈのそれぞれは、抵抗素子Ｒ５の両端部と、パッドＶＬ５およびＶＨ５との間に接続されている。スイッチＳ６ＬおよびＳ６Ｈのそれぞれは、抵抗素子Ｒ６の両端部と、パッドＶＬ６およびＶＨ６との間に接続されている。スイッチＳ７ＬおよびＳ７Ｈのそれぞれは、抵抗素子Ｒ７の両端部と、パッドＶＬ７およびＶＨ７との間に接続されている。スイッチＳ８ＬおよびＳ８Ｈのそれぞれは、抵抗素子Ｒ８の両端部と、パッドＶＬ８およびＶＨ８との間に接続されている。
【００４３】
これらのスイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈのそれぞれは、複数の選択回路ＳＥＬのうちの対応する選択回路により、オンまたはオフされて、抵抗素子Ｒの直列数が１個単位で選択される構成となっている。
【００４４】
複数の選択回路ＳＥＬは、図２では８個の抵抗素子Ｒ１〜Ｒ８に対応して、８個の選択回路ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６、ＳＥＬ７、ＳＥＬ８を有する例を示している。複数の選択回路ＳＥＬのそれぞれは、対応する抵抗素子Ｒ１〜Ｒ８に接続されている。例えば、選択回路ＳＥＬ１は、抵抗素子Ｒ１に接続されている。同様に、選択回路ＳＥＬ２は、抵抗素子Ｒ２に接続されている。選択回路ＳＥＬ３は、抵抗素子Ｒ３に接続されている。選択回路ＳＥＬ４は、抵抗素子Ｒ４に接続されている。選択回路ＳＥＬ５は、抵抗素子Ｒ５に接続されている。選択回路ＳＥＬ６は、抵抗素子Ｒ６に接続されている。選択回路ＳＥＬ７は、抵抗素子Ｒ７に接続されている。選択回路ＳＥＬ８は、抵抗素子Ｒ８に接続されている。
【００４５】
これらの選択回路ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４、ＳＥＬ５、ＳＥＬ６、ＳＥＬ７、ＳＥＬ８のそれぞれは、対応するスイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈのそれぞれをオンまたはオフして、抵抗素子Ｒの直列数を１個単位で選択することが可能となっている。これらの選択回路ＳＥＬの回路構成は、図６を用いて後述する。
【００４６】
例えば、選択回路ＳＥＬ１は、対応するスイッチＳ１ＬおよびＳ１Ｈをオンまたはオフする。同様に、選択回路ＳＥＬ２は、対応するスイッチＳ２ＬおよびＳ２Ｈをオンまたはオフする。選択回路ＳＥＬ３は、対応するスイッチＳ３ＬおよびＳ３Ｈをオンまたはオフする。選択回路ＳＥＬ４は、対応するスイッチＳ４ＬおよびＳ４Ｈをオンまたはオフする。選択回路ＳＥＬ５は、対応するスイッチＳ５ＬおよびＳ５Ｈをオンまたはオフする。選択回路ＳＥＬ６は、対応するスイッチＳ６ＬおよびＳ６Ｈをオンまたはオフする。選択回路ＳＥＬ７は、対応するスイッチＳ７ＬおよびＳ７Ｈをオンまたはオフする。選択回路ＳＥＬ８は、対応するスイッチＳ８ＬおよびＳ８Ｈをオンまたはオフする。
【００４７】
なお、本実施の形態のＴＥＧでは、図２では図示しないが、対応するスイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨのそれぞれをオンまたはオフして、抵抗素子Ｒの直列数をＮ個単位（２個、４個、８個）で選択する複数の選択回路を有している。これらのスイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨを選択する選択回路ＳＥＬ（ＳＥＬａ、ＳＥＬｂ、ＳＥＬｃ、ＳＥＬｄ）の回路構成は、図７を用いて後述する。
【００４８】
例えば、選択回路ＳＥＬａは、対応するスイッチＳａＬおよびＳａＨをオンまたはオフする。同様に、選択回路ＳＥＬｂは、対応するスイッチＳｂＬおよびＳｂＨをオンまたはオフする。選択回路ＳＥＬｃは、対応するスイッチＳｃＬおよびＳｃＨをオンまたはオフする。選択回路ＳＥＬｄは、対応するスイッチＳｄＬおよびＳｄＨをオンまたはオフする。
【００４９】
図２において、抵抗測定装置ＴＳＴは、プローブピンとして、ピンＶ、Ｉ、ＶＨ、ＶＬ、ＶＯＵＴを有している。Ｖは電圧を出力するピン、Ｉは電流を出力するピン、ＶＨは高電位側を選択するピン、ＶＬは低電位側を選択するピン、ＶＯＵＴは出力電圧が入力されるピンである。また、抵抗測定装置ＴＳＴは、スイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨのオン／オフを制御する選択ａｂｃｄピンを有している。さらに、抵抗測定装置ＴＳＴは、抵抗素子Ｒ１〜Ｒ８の選択およびスイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈのオン／オフを制御する選択回路アドレスピンを有している。
【００５０】
半導体装置の測定時には、抵抗測定装置ＴＳＴのプローブピンＶ、Ｉ、ＶＨ、ＶＬと、ＴＥＧのテスト用パッドＶ、Ｉ、ＶＨ（ＶＨａ〜ＶＨｄ、ＶＨ１〜ＶＨ８）、ＶＬ（ＶＬａ〜ＶＬｄ、ＶＬ１〜ＶＬ８）との電気的な接続を行う。そして、抵抗測定装置ＴＳＴの選択ａｂｃｄピンからの選択指定により、この選択指定されたスイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨ、ＳｃＬ、ＳｃＨ、ＳｄＬ、ＳｄＨを選択回路ＳＥＬでオンにして、このオンしたスイッチに対応する抵抗素子Ｒ１〜Ｒ８の直列数で抵抗測定を行うことができる。
【００５１】
選択ａｂｃｄピンからの選択指定は、図３に示すように、入力１ピンと入力２ピンとを用いて、２ビットの信号を供給して行う。図３は、抵抗素子Ｒの直列数を選択する際の入力信号の一例を示す説明図である。
【００５２】
例えば、２直列で抵抗素子Ｒの測定を行う場合には、入力１ピンから“０”を与え、入力２ピンから“０”を与えることで、１回で２個ずつの抵抗測定を行うことができる。例えば、スイッチＳａＬおよびＳａＨをオンにした場合には、２個の抵抗素子Ｒ１およびＲ２の測定を行うことができる。同様に、スイッチＳｂＬおよびＳｂＨをオンにした場合には、２個の抵抗素子Ｒ３およびＲ４の測定を行うことができる。スイッチＳｃＬおよびＳｃＨをオンにした場合には、２個の抵抗素子Ｒ５およびＲ６の測定を行うことができる。スイッチＳｄＬおよびＳｄＨをオンにした場合には、２個の抵抗素子Ｒ７およびＲ８の測定を行うことができる。この場合には、１回で１個ずつの測定を行う場合に比べて、測定時間を１／２に短縮することが可能となる。
【００５３】
また、４直列で抵抗素子Ｒの測定を行う場合には、入力１ピンから“０”を与え、入力２ピンから“１”を与えることで、１回で４個ずつの抵抗測定を行うことができる。例えば、スイッチＳａＬおよびＳｂＨをオンにした場合には、４個の抵抗素子Ｒ１〜Ｒ４の測定を行うことができる。同様に、スイッチＳｃＬおよびＳｄＨをオンにした場合には、４個の抵抗素子Ｒ５〜Ｒ８の測定を行うことができる。この場合には、１回で１個ずつの測定を行う場合に比べて、測定時間を１／４に短縮することが可能となる。
【００５４】
また、８直列で抵抗素子Ｒの測定を行う場合には、入力１ピンから“１”を与え、入力２ピンから“０”を与えることで、スイッチＳａＬおよびＳｄＨをオンにして、１回で８個の全ての抵抗素子Ｒ１〜Ｒ８の抵抗測定を行うことができる。この場合には、１回で１個ずつの測定を行う場合に比べて、測定時間を１／８に短縮することが可能となる。
【００５５】
このように、直列数を増やすことで測定時間を短縮することが可能となる一方、直列数を増やすことにより検出感度が低下するため、測定対象の抵抗素子に対して測定時間、検出感度を適切に選択することが必要である。
【００５６】
例えば、直列接続抵抗素子数と、測定時間および不良検出感度との関係は、図４のようになる。図４は、直列接続抵抗素子数と、測定時間および不良検出感度との関係の一例を示す説明図である。図４において、横軸は直列接続抵抗素子数であり、右側縦軸は測定時間（直列接続なしを１とした場合の相対値）であり、左側縦軸は不良検出感度（％）である。直列接続抵抗素子数は、１個、２個、４個、８個、１６個、３２個、６４個、１２８個、２５６個、５１２個の各個数でプロットしている。なお、不良検出感度は、通常のばらつきが３σで±１０％を持つ場合に、例えば２０％以上の抵抗を示す場合を不良と仮定して算出している。
【００５７】
図４から判るように、直列接続抵抗素子数が増加するに従い、測定時間は減少し、不良検出感度は増加する。図４の例では、直列接続抵抗素子数が６４個程度の場合に、測定時間と不良検出感度との特性が交差し、両方を満足することができる。直列接続抵抗素子数が６４個程度の場合を境に、直列接続抵抗素子数を増加した場合は、測定時間は減少し、不良検出感度は増加する。逆に、直列接続抵抗素子数を減少した場合は、測定時間は増加し、不良検出感度は減少する。よって、直列接続抵抗素子数に対して互いに反する特性を持つ測定時間と不良検出感度とは、測定対象に応じて適切に選択することが必要である。
【００５８】
また、本実施の形態では、従来と同様に、直列なしのモードを選択することで、各アドレスに対応する抵抗素子Ｒ１〜Ｒ８を個別に測定することも可能である。この場合には、図３に示すように、入力１ピンから“１”を与え、入力２ピンから“１”を与える。そして、抵抗測定装置ＴＳＴの選択回路アドレスピンからのアドレス指定により、このアドレス指定されたスイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ２Ｌ、Ｓ２Ｈ、Ｓ３Ｌ、Ｓ３Ｈ、Ｓ４Ｌ、Ｓ４Ｈ、Ｓ５Ｌ、Ｓ５Ｈ、Ｓ６Ｌ、Ｓ６Ｈ、Ｓ７Ｌ、Ｓ７Ｈ、Ｓ８Ｌ、Ｓ８Ｈを選択回路ＳＥＬでオンにして、このオンしたスイッチに対応する抵抗素子Ｒ１〜Ｒ８の１個単位で抵抗測定を行うことができる。
【００５９】
例えば、スイッチＳ１ＬおよびＳ１Ｈをオンにした場合には、抵抗素子Ｒ１の測定を行うことができる。同様に、スイッチＳ２ＬおよびＳ２Ｈをオンにした場合には抵抗素子Ｒ２の測定を行うことができる。スイッチＳ３ＬおよびＳ３Ｈをオンにした場合には抵抗素子Ｒ３の測定を行うことができる。スイッチＳ４ＬおよびＳ４Ｈをオンにした場合には抵抗素子Ｒ４の測定を行うことができる。スイッチＳ５ＬおよびＳ５Ｈをオンにした場合には抵抗素子Ｒ５の測定を行うことができる。スイッチＳ６ＬおよびＳ６Ｈをオンにした場合には抵抗素子Ｒ６の測定を行うことができる。スイッチＳ７ＬおよびＳ７Ｈをオンにした場合には抵抗素子Ｒ７の測定を行うことができる。スイッチＳ８ＬおよびＳ８Ｈをオンにした場合には抵抗素子Ｒ８の測定を行うことができる。
【００６０】
すなわち、従来の構成では、抵抗素子Ｒ１〜Ｒ８が直列に接続されておらず、個別に設けられていたので、本実施の形態における直列なしのモードと同様に、抵抗素子Ｒ１〜Ｒ８のそれぞれを個別に測定することしかできなかった。
【００６１】
＜ＴＥＧを用いた測定方法＞
上述したように、本実施の形態におけるＴＥＧでは、２直列、４直列、８直列、直列なしの４通りで抵抗測定を行うことができる。図５を用いて、ＴＥＧを用いた測定方法について説明する。図５は、ＴＥＧを用いた測定方法の一例を示すフローチャートである。
【００６２】
まず、ステップＳ１において、図１に示す８個の抵抗素子Ｒ１〜Ｒ８を１ブロックとする例において、物理的に近接配置してあるブロック内の、左側の４個の抵抗素子Ｒ１〜Ｒ４の部分（ＶＬａ〜ＶＨｂ）と、右側の４個の抵抗素子Ｒ５〜Ｒ８の部分（ＶＬｃ〜ＶＨｄ）とをそれぞれ測定する。この測定は、４直列による抵抗測定である。
【００６３】
例えば、左側の４個の抵抗素子Ｒ１〜Ｒ４の部分の抵抗値は、Ｒ１４＝（ＶＨｂ−ＶＬａ）／Ｉ、により算出することができる。同様に、右側の４個の抵抗素子Ｒ５〜Ｒ８の部分の抵抗値は、Ｒ５８＝（ＶＨｄ−ＶＬｃ）／Ｉ、により算出することができる。この算出式において、ＶＨｂ、ＶＬａ、ＶＨｄ、ＶＬｃは各パッド（ＶＨｂ、ＶＬａ、ＶＨｄ、ＶＬｃ）に供給されてパッドＶＯＵＴで検出される電圧値であり、ＩはパッドＩから印加する定電流である。
【００６４】
次に、ステップＳ２において、ステップＳ１の測定結果に基づいて、左側の４個の抵抗素子Ｒ１〜Ｒ４の部分の抵抗値と、右側の４個の抵抗素子Ｒ５〜Ｒ８の部分の抵抗値との差分値を算出する。
【００６５】
そして、ステップＳ３において、チップ内の各ブロックについても同様にして測定および算出を行い、各ブロック内における抵抗値の差分値の算出が終了したか否かを判定する。各ブロック内における抵抗値の差分値の算出が終了するまで、ステップＳ１およびＳ２の処理を繰り返す。
【００６６】
ステップＳ３の判定の結果、各ブロック内における抵抗値の差分値の算出が終了したら、次に、ステップＳ４において、ステップＳ１〜Ｓ３の算出結果に基づいて、チップ内で、各ブロックにおける抵抗値の差分値を比較し、最大となる差分値のブロックを特定する。
【００６７】
次に、ステップＳ５において、ステップＳ４で特定した該当ブロック内の各抵抗素子をアドレス選択し、個々の抵抗素子の抵抗値を測定する。この測定は、直列なしによる抵抗測定である。
【００６８】
例えば、図１において、抵抗素子Ｒ１の部分の抵抗値は、Ｒ１＝（ＶＨ１−ＶＬ１）／Ｉ、により算出することができる。同様に、抵抗素子Ｒ２の部分の抵抗値は、Ｒ２＝（ＶＨ２−ＶＬ２）／Ｉ、により算出することができる。他の抵抗素子Ｒ３〜Ｒ８の部分の抵抗値も、同様に算出することができる。
【００６９】
そして、ステップＳ６において、ステップＳ５の測定結果に基づいて、チップ内で最大となる差分値を示す要因になっている抵抗素子を特定する。
【００７０】
その後、ステップＳ７において、ステップＳ６で特定した抵抗素子について、通常の抵抗素子と異なる要因を調査する。もし、異なる要因が、プロセスばらつきによる不具合であれば、プロセスの改善に繋げることができる。
【００７１】
以上のようにして、チップ内の各ブロックについて、抵抗測定を行うことができる。なお、この抵抗測定は、半導体ウェハ内の各チップにおいても同様である。また、ステップＳ１では、４直列による抵抗測定を行ったが、２直列または８直列による抵抗測定を行うことも可能である。さらに、２直列、４直列、８直列を任意に組み合わせて行うことも可能である。
【００７２】
＜ＴＥＧの回路構成＞
図６および図７は、ＴＥＧの回路構成を説明するための図であり、図６は直列なしによる抵抗測定の場合のＴＥＧの回路構成の一例を示す回路図であり、図７は２直列による抵抗測定の場合のＴＥＧの回路構成の一例を示す回路図である。
【００７３】
図６では、直列なしによる抵抗測定の場合において、抵抗素子Ｒ１に相当する部分を示している。図６に示すように、抵抗素子Ｒ１に相当する部分は、抵抗素子Ｒ１と、抵抗素子Ｒ１の両端部に接続されたスイッチＳ１ＬおよびＳ１Ｈとを有している。この抵抗素子Ｒ１に対応する選択回路ＳＥＬ１の部分は、スイッチＳ１Ｖ、スイッチＳ１Ｉ、スイッチＳ１Ｏを有している。スイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ１Ｖ、Ｓ１Ｏは、ｐＭＯＳトランジスタからなる。スイッチＳ１Ｉは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとからなるＣＭＯＳトランスファゲートである。
【００７４】
また、図６において、Ｖは電圧が供給されるパッド、Ｉは電流が供給されるパッド、Ｓｅｌ−１は選択された抵抗素子Ｒ１に対応するアドレス指定のパッド、Ｓｅｌ−ＶＨ１は選択された抵抗素子Ｒ１の高電位側を選択するパッド、Ｓｅｌ−ＶＬ１は選択された抵抗素子Ｒ１の低電位側を選択するパッド、ＶＯＵＴは選択された抵抗素子Ｒ１に対応する出力電圧のパッドである。
【００７５】
抵抗素子Ｒ１は、一端部と他端部とを有している。スイッチＳ１Ｈは、ソースが抵抗素子Ｒ１の一端部に、ドレインがスイッチＳ１Ｏのソースに、ゲートがパッドＳｅｌ−ＶＨ１にそれぞれ接続されている。スイッチＳ１Ｌは、ソースが抵抗素子Ｒ１の他端部に、ドレインがスイッチＳ１Ｏのソースに、ゲートがパッドＳｅｌ−ＶＬ１にそれぞれ接続されている。スイッチＳ１Ｏは、ソースがスイッチＳ１ＨおよびＳ１Ｌのドレインに、ドレインがパッドＶＯＵＴに、ゲートがパッドＳｅｌ−１にそれぞれ接続されている。スイッチＳ１Ｖは、ソースがパッドＶに、ドレインが抵抗素子Ｒ１の一端部に、ゲートがパッドＳｅｌ−１にそれぞれ接続されている。スイッチＳ１Ｉは、ソースが抵抗素子Ｒ１の他端部に、ドレインがパッドＩに、ゲートがパッドＳｅｌ−１にそれぞれ接続されている。
【００７６】
スイッチＳ１Ｌ、Ｓ１Ｈ、Ｓ１Ｖ、Ｓ１Ｏ、Ｓ１Ｉは、それぞれ、ゲートに供給される選択制御信号（Ｓｅｌ−１、Ｓｅｌ−ＶＨ１、Ｓｅｌ−ＶＬ１）により制御され、選択制御信号が低電圧レベルの時にオンとなり、高電圧レベルの時にオフとなる。
【００７７】
また、図７では、２直列による抵抗測定の場合において、抵抗素子Ｒ１およびＲ２に相当する部分を示している。図７に示すように、抵抗素子Ｒ１およびＲ２に相当する部分は、抵抗素子Ｒ１およびＲ２と、抵抗素子Ｒ１およびＲ２の両端部に接続されたスイッチＳ１ａおよびＳａＨとを有している。この抵抗素子Ｒ１およびＲ２に対応する選択回路ＳＥＬａの部分は、スイッチＳａＶ、スイッチＳａＩ、スイッチＳａＯを有している。
【００７８】
また、図７において、Ｖは電圧が供給されるパッド、Ｉは電流が供給されるパッド、Ｓｅｌ−ａは選択された抵抗素子Ｒ１およびＲ２に対応するアドレス指定のパッド、Ｓｅｌ−ＶＨａは選択された抵抗素子Ｒ１およびＲ２に高電圧が供給されるパッド、Ｓｅｌ−ＶＬａは選択された抵抗素子Ｒ１およびＲ２に低電圧が供給されるパッド、ＶＯＵＴは選択された抵抗素子Ｒ１およびＲ２に対応する出力電圧のパッドである。
【００７９】
図７においても、各スイッチＳａＬ、ＳａＨ、ＳａＶ、ＳａＯ、ＳａＩのタイプや、抵抗素子Ｒ１およびＲ２と各スイッチやパッドとの接続などは、抵抗素子Ｒ１に相当する部分を示した図６と同様であるので、ここでの説明は省略する。
【００８０】
以上のように、図６に示した抵抗素子Ｒ１の両端部に接続されたスイッチＳ１ａおよびＳａＨや、図７に示す抵抗素子Ｒ１およびＲ２の両端部に接続されたスイッチＳ１ａおよびＳａＨなどは、ｐＭＯＳトランジスタを使用している。これは、昇圧回路なしで、高レベル側の電位を正確に出力するためである。
【００８１】
例えば、図８に示すインバータの例で考えると、以下のようになる。図８は、インバータの一例を示す説明図である。インバータは、高電圧Ｖｄｄと低電圧Ｖｓｓとの間に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが直列接続されて構成されている。例えば、入力信号が低電圧Ｖｓｓ（＝０）の場合、ｐＭＯＳトランジスタがオンし、ｎＭＯＳトランジスタがオフして、出力信号は高電圧Ｖｄｄ（＝１）となる。逆に、入力信号が高電圧Ｖｄｄ（＝１）の場合、ｐＭＯＳトランジスタがオフし、ｎＭＯＳトランジスタがオンして、出力信号は低電圧Ｖｓｓ（＝０）となる。この場合に、ｎＭＯＳトランジスタは、低電圧Ｖｓｓに引き抜くのに適している。一方、ｐＭＯＳトランジスタは、高電圧Ｖｄｄを電圧劣化なく出力することができる。このため、測定対象の抵抗素子の出力用には、比較的高い電圧を劣化なく伝えられるｐＭＯＳトランジスタの方が適している。この結果、ｐＭＯＳトランジスタを使用することで、正確に電圧を計測できるため、高精度な測定結果を得ることができる。
【００８２】
＜ＴＥＧのレイアウト＞
図９および図１０は、ＴＥＧのレイアウトを説明するための図であり、図９はＴＥＧのレイアウトの一例を示す平面図であり、図１０は図９のＡ−Ａ切断線に沿った断面図である。図９および図１０では、図６に対応する抵抗素子Ｒ１に相当する部分（破線枠部分）を示している。
【００８３】
図９および図１０において、ＩＯは分離酸化膜、ＤＧはダミーゲート、ＩＤは層間絶縁膜、Ｍ１は第１層金属配線、Ｍ２は第２層金属配線、Ｖ１は第１層金属配線Ｍ１と第２層金属配線Ｍ２との間を接続するビア、ＳＤはソース／ドレイン、ＧＥはゲート電極、ＣＴはコンタクトをそれぞれ示している。また、第１層金属配線Ｍ１、第２層金属配線Ｍ２において、ＤＭ１はダミー第１層金属配線、ＤＭ２はダミー第２層金属配線をそれぞれ示している。また、ビアＶ１において、ＳＶ１はダミービアを示している。
【００８４】
図９および図１０において、左側から順に、パッドＶＯＵＴに接続されるスイッチＳ１Ｏ、パッドＳｅｌ−ＶＬ１に接続されるスイッチＳ１Ｌ、パッドＳｅｌ−ＶＨ１に接続されるスイッチＳ１Ｈが配置され、さらに、スイッチＳ１Ｈの右側に抵抗素子Ｒ１が配置されている。スイッチＳ１Ｏ、Ｓ１Ｌ、Ｓ１Ｈは、それぞれ、ゲート電極ＧＥ、ソース／ドレインＳＤの不純物領域を有している。
【００８５】
抵抗素子Ｒ１は、第１層金属配線Ｍ１１とビアＶ１１と第２層金属配線Ｍ２１とビアＶ１２と第１層金属配線Ｍ１２とが接続されて構成されている。抵抗素子Ｒ１は、一端部となる第１層金属配線Ｍ１１がスイッチＳ１Ｈのソース（ソース／ドレインＳＤ）に接続され、他端部となる第１層金属配線Ｍ１２がスイッチＳ１Ｌのソース（ソース／ドレインＳＤ）に接続されている。
【００８６】
このようなＴＥＧの各構成部分は、半導体チップ上に形成される半導体集積回路の製造工程と同一工程で同一材料により形成される。例えば、スイッチＳ１Ｏ、Ｓ１Ｌ、Ｓ１Ｈのゲート電極ＧＥ、ソース／ドレインＳＤの不純物領域などは、半導体集積回路を構成するトランジスタの形成工程で形成される。抵抗素子Ｒ１の第１層金属配線Ｍ１と第２層金属配線Ｍ２は、第１層金属配線形成工程、第２層金属配線形成工程でそれぞれ形成される。また、第１層金属配線Ｍ１、第２層金属配線Ｍ２の金属配線としては、銅配線が用いられており、ダマシン法により配線およびビア（充填）が形成される。コンタクトＣＴは、通常、タングステンプラグで形成される。最上層に形成されるテスト用パッドＳｅｌ−ＶＨ１、Ｓｅｌ−ＶＬ１、ＶＯＵＴなどは、アルミニウム配線で形成される。
【００８７】
＜実施の形態１の効果＞
以上説明した本実施の形態１における半導体装置およびその測定方法によれば、測定時間を短縮することができる。すなわち、２個、４個、８個などのように１回で測定する抵抗素子Ｒの直列数を選択し、２個以上の抵抗素子Ｒが直列接続した構成で評価を行うことができるので、測定時間を短縮することが可能となる。より詳細には、以下の通りである。
【００８８】
（１）半導体装置は、直列接続されたテスト用の複数の抵抗素子Ｒと、複数の抵抗素子Ｒの接続経路に接続された複数のスイッチＳと、複数のスイッチＳのそれぞれをオンまたはオフして抵抗素子の直列数を選択する複数の選択回路ＳＥＬと、を有する。これにより、複数の選択回路ＳＥＬは、複数のスイッチＳのそれぞれをオンまたはオフして抵抗素子Ｒの直列数を選択することができる。この結果、１回で測定する抵抗素子Ｒの直列数を選択することができるので、測定時間を短縮することが可能となる。
【００８９】
（２）複数のスイッチＳは、複数の抵抗素子ＲのうちのＮ個（Ｎ＝２以上の整数）の抵抗素子を１単位とする単位毎に接続された複数のスイッチＳａＬ／Ｈ〜ＳｄＬ／Ｈを含む。この場合に、複数の選択回路ＳＥＬは、複数のスイッチＳａＬ／Ｈ〜ＳｄＬ／Ｈのそれぞれをオンまたはオフして抵抗素子Ｒの直列数をＮ個単位で選択することができる。
【００９０】
（３）１単位とするＮ個は、２の累乗の個数である。この場合に、複数の選択回路ＳＥＬは、抵抗素子Ｒの直列数を２の累乗の各累乗単位の複数の組み合わせで選択することができる。
【００９１】
（４）複数の選択回路ＳＥＬは、抵抗測定装置ＴＳＴからの指定により、抵抗素子Ｒの直列数を２の累乗の各累乗単位で選択することができる。これにより、抵抗素子Ｒの直列数を２の累乗の各累乗単位で選択して抵抗測定を行うことができる。
【００９２】
（５）複数のスイッチＳは、複数の抵抗素子Ｒのそれぞれの抵抗素子の両端部に接続された複数のスイッチＳ１Ｌ／Ｈ〜Ｓ８Ｌ／Ｈを含む。この場合に、複数の選択回路ＳＥＬは、複数のスイッチＳ１Ｌ／Ｈ〜Ｓ８Ｌ／Ｈのそれぞれをオンまたはオフして抵抗素子Ｒの直列数を１個単位で選択することができる。
【００９３】
（６）複数の選択回路ＳＥＬは、抵抗測定装置ＴＳＴからの指定により、抵抗素子Ｒの直列数を１個単位で選択することができる。これにより、抵抗素子Ｒの直列数を１個単位で選択して抵抗測定を行うことができる。
【００９４】
（７）複数のスイッチＳのそれぞれは、一端部が抵抗素子Ｒの接続経路に接続され、他端部には電圧が供給される。これにより、対応するスイッチＳを通じて抵抗素子Ｒに電圧を供給して抵抗測定を行うことができる。
【００９５】
（８）複数のスイッチＳのそれぞれは、ｐＭＯＳトランジスタからなる。これにより、複数のスイッチＳは、高レベル側の電位を正確に出力することができる。この結果、正確に電圧を計測できるため、高精度な測定結果を得ることができる。
【００９６】
（９）複数の抵抗素子Ｒのそれぞれは、ビアまたはコンタクトを含む。これにより、ビアまたはコンタクトを含む抵抗素子Ｒの評価を行うことができる。
【００９７】
（１０）半導体装置の測定方法は、抵抗測定装置ＴＳＴと半導体装置との電気的な接続を行い、抵抗測定装置ＴＳＴからの指定により、この指定されたスイッチＳを選択回路ＳＥＬでオンにして、このオンしたスイッチＳに対応する抵抗素子Ｒの直列数で抵抗測定を行う測定工程を有する。これにより、測定工程において、抵抗測定装置ＴＳＴからの指定に対応する抵抗素子Ｒの直列数で抵抗測定を行うことができる。この結果、１回で測定する抵抗素子Ｒの直列数を選択することができるので、測定時間を短縮することが可能となる。
【００９８】
（１１）測定工程には、抵抗素子Ｒの直列数をＮ個（Ｎ＝２以上の整数）単位で選択する工程を含む。この場合に、測定工程において、抵抗素子Ｒの直列数をＮ個単位で選択して抵抗測定を行うことができる。
【００９９】
（１２）測定工程には、抵抗素子Ｒの直列数を２の累乗の各累乗単位の複数の組み合わせで選択する工程を含む。この場合に、測定工程において、抵抗素子Ｒの直列数を２の累乗の各累乗単位の複数の組み合わせで選択して抵抗測定を行うことができる。
【０１００】
（１３）測定工程には、抵抗素子Ｒの直列数を１個単位で選択する工程を含む。この場合に、測定工程において、抵抗素子Ｒの直列数を１個単位で選択して抵抗測定を行うことができる。
【０１０１】
（１４）本実施の形態１における半導体装置およびその測定方法によれば、抵抗素子Ｒの直列数に対して相反する測定時間と不良検出感度とを、測定対象に応じて適切に選択することで、抵抗素子Ｒのばらつき評価を高速かつ高精度に行うことができる。この結果、マイコンなどの高信頼性が要求される半導体装置全般に良好に適用することができる。
【０１０２】
［実施の形態２］
本実施の形態２における半導体装置およびその測定方法について、図１１を用いて説明する。本実施の形態２においては、前記実施の形態１と異なる点を主に説明する。
【０１０３】
図１１は、本実施の形態２におけるＴＥＧの回路構成の一例を概略的に示す構成図である。図１１においては、ＴＥＧの回路構成に加えて、このＴＥＧを用いて半導体装置の測定を行う抵抗測定装置も示している。
【０１０４】
図１１に示すＴＥＧは、直列接続されたテスト用の複数の抵抗素子Ｒ（Ｒ１〜Ｒ８）と、複数の抵抗素子Ｒの接続経路に接続された複数のスイッチＳ（ＳａＬ〜ＳｂＬ、ＳａＨ〜ＳｂＨ、Ｓ１Ｌ〜Ｓ８Ｌ、Ｓ１Ｈ〜Ｓ８Ｈ）と、複数のスイッチＳのそれぞれをオンまたはオフして抵抗素子の直列数を選択する複数の選択回路ＳＥＬ（ＳＥＬ１〜ＳＥＬ８）とを有している。また、図１１に示すＴＥＧは、パッドＶ、Ｉ、ＶＨ（ＶＨａ〜ＶＨｂ、ＶＨ１〜ＶＨ８）、ＶＬ（ＶＬａ〜ＶＬｂ、ＶＬ１〜ＶＬ８）を有している。
【０１０５】
すなわち、本実施の形態におけるＴＥＧは、４直列による抵抗測定の場合に対応して、スイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨを有している。それに伴い、パッドＶＨａ、ＶＨｂ、ＶＬａ、ＶＬｂを有している。例えば、スイッチＳａＬは抵抗素子Ｒ１の端部とパッドＶＬａとの間に接続され、スイッチＳａＨは抵抗素子Ｒ４の端部とパッドＶＨａとの間に接続されている。同様に、スイッチＳｂＬは抵抗素子Ｒ５の端部とパッドＶＬｂとの間に接続され、スイッチＳｂＨは抵抗素子Ｒ８の端部とパッドＶＨｂとの間に接続されている。
【０１０６】
このようなＴＥＧの回路構成に対して、抵抗測定装置ＴＳＴには、選択指定の選択ａｂピンを有している。選択ａｂピンは、入力が“０”のときは直列（４直列）の場合であり、入力が“１”のときは直列なしの場合である。よって、選択ａｂピンから“０”を与えることで、４直列で抵抗素子の測定を行うことができる。例えば、スイッチＳａＬおよびＳａＨをオンにした場合には、４個の抵抗素子Ｒ１〜Ｒ４の測定を行うことができる。同様に、スイッチＳｂＬおよびＳｂＨをオンにした場合には、４個の抵抗素子Ｒ５〜Ｒ８の測定を行うことができる。
【０１０７】
また、選択ａｂピンから“１”を与えた場合には、前記実施の形態１と同様に、抵抗素子Ｒ１〜Ｒ８の１個単位で抵抗測定を行うことができる。
【０１０８】
以上説明した本実施の形態２における半導体装置およびその測定方法においても、前記実施の形態１と同様の効果を得ることができる。これに加えて、本実施の形態２では、前記実施の形態１に対し、スイッチＳａＬ、ＳａＨ、ＳｂＬ、ＳｂＨの選択指定のための選択ａｂピンを２つから１つへ削減することができる。よって、本実施の形態２によれば、入力ピンを削減することができる。
【０１０９】
［実施の形態３］
本実施の形態３における半導体装置およびその測定方法について、図１２を用いて説明する。本実施の形態３においては、前記実施の形態１と異なる点を主に説明する。
【０１１０】
図１２は、本実施の形態３におけるＴＥＧの回路構成の一例を概略的に示す構成図である。図１２においては、ＴＥＧの回路構成に加えて、このＴＥＧを用いて半導体装置の測定を行う抵抗測定装置も示している。
【０１１１】
図１２に示すＴＥＧは、直列接続されたテスト用の複数の抵抗素子Ｒ（Ｒ１〜Ｒ８）と、複数の抵抗素子Ｒの接続経路に接続された複数のスイッチＳ（ＳａＬ、ＳａＨ、Ｓ１Ｌ〜Ｓ８Ｌ、Ｓ１Ｈ〜Ｓ８Ｈ）と、複数のスイッチＳのそれぞれをオンまたはオフして抵抗素子の直列数を選択する複数の選択回路ＳＥＬ（ＳＥＬ１〜ＳＥＬ８）とを有している。また、図１２に示すＴＥＧは、パッドＶ、Ｉ、ＶＨ（ＶＨａ、ＶＨ１〜ＶＨ８）、ＶＬ（ＶＬａ、ＶＬ１〜ＶＬ８）を有している。
【０１１２】
すなわち、本実施の形態におけるＴＥＧは、８直列による抵抗測定の場合に対応して、スイッチＳａＬ、ＳａＨを有している。それに伴い、パッドＶＨａ、ＶＬａを有している。スイッチＳａＬは抵抗素子Ｒ１の端部とパッドＶＬａとの間に接続され、スイッチＳａＨは抵抗素子Ｒ８の端部とパッドＶＨａとの間に接続されている。
【０１１３】
このようなＴＥＧの回路構成に対して、抵抗測定装置ＴＳＴには、選択指定の選択ａピンを有している。選択ａピンは、入力が“０”のときは直列（８直列）の場合であり、入力が“１”のときは直列なしの場合である。よって、選択ａピンから“０”を与えることで、８直列で抵抗素子の測定を行うことができる。すなわち、スイッチＳａＬおよびＳａＨをオンにした場合には、８個の抵抗素子Ｒ１〜Ｒ８の測定を行うことができる。
【０１１４】
また、選択ａピンから“１”を与えた場合には、前記実施の形態１と同様に、抵抗素子Ｒ１〜Ｒ８の１個単位で抵抗測定を行うことができる。
【０１１５】
以上説明した本実施の形態３における半導体装置およびその測定方法においても、前記実施の形態１と同様の効果を得ることができる。これに加えて、本実施の形態３では、前記実施の形態１に対し、スイッチＳａＬ、ＳａＨの選択指定のための選択ａピンを２つから１つへ削減することができる。よって、本実施の形態３によれば、前記実施の形態２と同様に、入力ピンを削減することができる。
【０１１６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１７】
例えば、前記実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１１８】
Ｒ（Ｒ１〜Ｒ８）  抵抗素子
Ｓ（ＳａＬ〜ＳｄＬ、ＳａＨ〜ＳｄＨ、Ｓ１Ｌ〜Ｓ８Ｌ、Ｓ１Ｈ〜Ｓ８Ｈ）  スイッチ
ＳＥＬ（ＳＥＬ１〜ＳＥＬ８、ＳＥＬａ〜ＳＥＬｄ）  選択回路
Ｖ、Ｉ、ＶＨ（ＶＨａ〜ＶＨｄ、ＶＨ１〜ＶＨ８）、ＶＬ（ＶＬａ〜ＶＬｄ、ＶＬ１〜ＶＬ８）  パッド
【図１】
0006472298.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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