(57)【特許請求の範囲】
【請求項１】
センサが形成された第１導電型の第１の半導体層と、
回路素子が形成された第２導電型の第２の半導体層と、
前記第１の半導体層と前記第２の半導体層との間に介在すると共に前記第２の半導体層の周囲を囲んで前記第１の半導体層の主面上に設けられた絶縁体層と、
前記回路素子の近傍の前記絶縁体層内に設けられると共に前記絶縁体層で生成された電荷を引寄せる第１導電型の電荷引寄せ半導体層と、
前記電荷引寄せ半導体層に接続されると共に前記絶縁体層の表面に露出しかつ接地された電極と、
を含む半導体装置。
【請求項２】
前記第１の半導体層の前記電荷引寄せ半導体層と対向する位置に形成された、前記第１の半導体層の酸化膜をさらに含む
請求項１に記載の半導体装置。
【請求項３】
前記回路素子は、電界効果トランジスタを含み、
前記電荷引寄せ半導体層は、平面視で前記電界効果トランジスタのゲート幅方向の両端部に近接しかつゲート長方向に延伸して設けられた２つの領域からなる
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記回路素子は、電界効果トランジスタを含み、
前記電荷引寄せ半導体層は、平面視で前記電界効果トランジスタに近接しかつ前記電界効果トランジスタの周囲を囲んで設けられた
請求項１又は請求項２に記載の半導体装置。
【請求項５】
平面視で前記電荷引寄せ半導体層を包含するように前記第１の半導体層に形成され、かつコンタクト領域を備えた第２導電型の固定電位領域をさらに含む
請求項１〜請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の半導体層と前記第２の半導体層との間の前記絶縁体層内に中間半導体層をさらに含み、
平面視で前記電荷引寄せ半導体層を包含するように前記中間半導体層に形成され、かつコンタクト領域を備えた第１導電型の固定電位領域をさらに含む
請求項１〜請求項４のいずれか１項に記載の半導体装置。
【請求項７】
前記回路素子は、電界効果トランジスタを含み、
前記第１導電型がｎ型であると共に前記第２導電型がｐ型であり、
前記センサは、前記第１の半導体層の前記主面に設けられたｐ型半導体領域及びｎ型半導体領域と、前記第１の半導体層の前記主面とは反対側の面に設けられた裏面電極と、を有し、第１の電源の陽極が前記ｎ型半導体領域及び前記裏面電極に接続され、前記第１の電源の陰極が前記ｐ型半導体領域に接続され、
第２の電源が電極を介して前記電界効果トランジスタのソース・ドレイン領域に接続され、
第３の電源が電極を介して前記電荷引寄せ半導体層、及び前記固定電位領域のコンタクト領域に接続され、
前記第１の電源の電源電圧は、前記第２の電源の電源電圧及び前記第３の電源の電源電圧よりも大きく、かつ前記電荷引寄せ半導体層、及び前記固定電位領域のコンタクト領域に付与された電位が前記ソース・ドレイン領域に付与された電位以下である
請求項５又は請求項６に記載の半導体装置。
【請求項８】
前記電荷引寄せ半導体層がポリシリコンで形成された
請求項１〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の絶縁体層の上に設けられた第２導電型の第２の半導体層を含む半導体基板を用意する工程と、
前記第２の半導体層の一部に前記第１の絶縁体層と一体とされた第２の絶縁体層で周囲を囲まれた第２導電型の活性領域を形成する工程と、
前記活性領域の近傍の前記第１の絶縁体層内に設けられると共に前記第１の絶縁体層又は前記第２の絶縁体層で生成された電荷を引寄せる電荷引寄せ半導体層を形成する工程と、
前記電荷引寄せ半導体層に接続されると共に前記第２の絶縁体層の表面に露出しかつ接地電位を付与するための電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項１０】
前記第１の半導体層の一部を酸化して酸化膜を形成する工程をさらに含み、
前記電荷引寄せ半導体層を形成する工程は、前記酸化膜と対向する位置に前記電荷引寄せ半導体層形成する工程である
請求項９に記載の半導体装置の製造方法。
【請求項１１】
平面視で前記電荷引寄せ半導体層を包含するように第２導電型の固定電位領域を前記第１の半導体層に形成する工程をさらに含む
請求項９又は請求項１０に記載の半導体装置の製造方法。
【請求項１２】
第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の絶縁体層の上に設けられた第１導電型の中間半導体層、前記中間半導体層の上に設けられた第２の絶縁体層、及び前記第２の絶縁体層の上に設けられた第２の半導体層を含む半導体基板を用意する工程と、
前記第２の半導体層の一部に前記第２の絶縁体層と一体とされた第３の絶縁体層で周囲を囲まれた第２導電型の活性領域を形成する工程と、
前記活性領域の近傍の前記第２の絶縁体層内に設けられると共に前記第２の絶縁体層又は前記第３の絶縁体層で生成された電荷を引寄せる電荷引寄せ半導体層を形成する工程と、
を含む半導体装置の製造方法。
【請求項１３】
平面視で前記電荷引寄せ半導体層を包含するように第１導電型の固定電位領域を前記中間半導体層に形成する工程をさらに含む
請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
同一の半導体基板に、センサが形成された半導体層と周辺回路が形成された半導体層とが絶縁膜を介して積層された半導体装置が知られている。そのような半導体装置の一例として、一のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上にトランジスタや抵抗などの回路素子と、センサとして動作するＰＮダイオードとを混在させたＸ線センサがある。
【０００３】
ＳＯＩ基板上に形成されたＸ線センサでは、ＳＯＩ基板のシリコン層に回路動作用のＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ、以下、単に「トランジスタ」という）等を形成し、基板側にピクセルセンサを形成する。シリコン層と基板との間には埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：ＢＯＸ）が介在している。Ｘ線を照射した際には、Ｘ線センサを構成するシリコンや酸化膜中において原子に衝突したＸ線が電子−正孔対を発生させる。このうち、基板側で生成された電子、あるいは正孔を電界効果によって電極に引寄せ、外部に取り出し電気信号に変換することでＸ線センサとしての機能が実現される。しかしながら、埋め込み酸化膜等の酸化膜中で電子−正孔対の発生が起こった場合には、正の電荷が酸化膜中にトラップされ、酸化膜中に蓄積される場合がある。
【０００４】
Ｘ線センサに対するＸ線の総照射量が増えていくと、酸化膜中に蓄積される正電荷の総量も増加していく。この蓄積された正電荷によってトランジスタに特性変動が生ずる場合があり、また、蓄積された正電荷の量によってトランジスタの特性変動の変動量に変化が生ずる場合がある。特にトランジスタのチャネル領域に面したフィールド酸化膜中にトラップされた正電荷、あるいは埋め込み酸化膜中にトラップされた正電荷は、当該トランジスタの閾値電圧や電流量を変動させたり、ゲートによるコントロールと無関係なリーク電流を発生させたりする場合がある。
【０００５】
リーク電流の抑制されたＸ線センサを実現した従来技術の一例として、特許文献１に開示された半導体装置が知られている。特許文献１に開示された半導体装置１００は、一導電型の半導体層１１と、半導体層の主面１５１に設けられた反対導電型の半導体領域１８２と、半導体層１１の主面１５１に半導体領域１８２と離間して設けられた一導電型で半導体層１１より高不純物濃度の半導体領域１９１、１９２と、少なくとも半導体領域１８２と半導体領域と１９１、１９２の間の半導体層１１の主面１５１に設けられた一導電型で半導体層１１より高不純物濃度で半導体領域１９１、１９２よりも低不純物濃度の半導体領域９９と、を備えるフォトダイオード３０と、半導体層１１の主面１５１に設けられ、反対導電型で固定電位が与えられる半導体領域１４と、半導体層１１の主面１５１上に設けられた埋め込み酸化膜１０と、埋め込み酸化膜１０上に設けられ、トランジスタ素子４０が形成された半導体層９と、を備えている。
【０００６】
特許文献１に開示された半導体装置１００では、半導体領域９９が半導体層１１の主面１５１の反転防止層として機能し、半導体層１１と埋め込み酸化膜１０との界面におけるリーク電流の発生を抑制することが可能となるとされている。また、半導体領域１４の作用によって、半導体層９に形成したトランジスタ素子４０の埋め込み酸化膜１０側のチャネル領域が動作しないため、ゲート電極１５による制御に無関係なリーク電流の発生を抑制することができるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０６９９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のようなＸ線センサでは、酸化膜中での正電荷のトラップという上述の現象に鑑み、正確な動作の観点から、酸化膜（一般的には、絶縁領域）への電荷のトラップによるトランジスタ等の能動素子の特性変動を抑制することが望まれる。しかしながら、上述のような現象に着目し、さらには当該現象に起因する能動素子の特性変動の抑制を意図したＸ線センサは、これまで十分には検討されてこなかった。この点、特許文献１に開示された半導体装置は、意図しない電流の抑制を目的としたものではあるが、半導体層１１と埋め込み酸化膜１０との界面で発生した界面準位により半導体層１１の表面に流れるリーク電流を抑制することを主眼としたものである。従って、特許文献１に開示された半導体装置は、Ｘ線照射によって埋め込み酸化膜１０にトラップされた電荷に起因するトランジスタの特性変動の抑制を企図したものではない。
【０００９】
本発明は、上記の点に鑑みてなされたものであり、絶縁領域内にトラップされた電荷による能動素子の特性変動が抑制された半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、センサが形成された第１導電型の第１の半導体層と、回路素子が形成された第２導電型の第２の半導体層と、前記第１の半導体層と前記第２の半導体層との間に介在すると共に前記第２の半導体層の周囲を囲んで前記第１の半導体層の主面上に設けられた絶縁体層と、前記回路素子の近傍の前記絶縁体層内に設けられると共に前記絶縁体層で生成された電荷を引寄せる第１導電型の電荷引寄せ半導体層と、前記電荷引寄せ半導体層に接続されると共に前記絶縁体層の表面に露出しかつ接地された電極と、を含む。
【００１１】
本発明の第１の態様に係る半導体装置の製造方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の絶縁体層の上に設けられた第２導電型の第２の半導体層を含む半導体基板を用意する工程と、前記第２の半導体層の一部に前記第１の絶縁体層と一体とされた第２の絶縁体層で周囲を囲まれた第２導電型の活性領域を形成する工程と、前記活性領域の近傍の前記第１の絶縁体層内に設けられると共に前記第１の絶縁体層又は前記第２の絶縁体層で生成された電荷を引寄せる電荷引寄せ半導体層を形成する工程と、前記電荷引寄せ半導体層に接続されると共に前記第２の絶縁体層の表面に露出しかつ接地電位を付与するための電極を形成する工程と、を含む。
【００１２】
本発明の第２の態様に係る半導体装置の製造方法は、第１導電型の第１の半導体層、前記第１の半導体層の上に設けられた第１の絶縁体層、前記第１の絶縁体層の上に設けられた第１導電型の中間半導体層、前記中間半導体層の上に設けられた第２の絶縁体層、及び前記第２の絶縁体層の上に設けられた第２の半導体層を含む半導体基板を用意する工程と、前記第２の半導体層の一部に前記第２の絶縁体と一体とされた第３の絶縁体層で周囲を囲まれた第２導電型の活性領域を形成する工程と、前記活性領域の近傍の前記第２の絶縁体層内に設けられると共に前記第２の絶縁体層又は前記第３の絶縁体層で生成された電荷を引寄せる電荷引寄せ半導体層を形成する工程と、を含む。
【発明の効果】
【００１３】
本発明によれば、絶縁領域内にトラップされた電荷による能動素子の特性変動が抑制された半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態に係る半導体装置の構成の一例を示す縦断面図である。
【図２】第１の実施の形態に係る電荷引寄せ部の構成の一例を示す平面図である。
【図３】第１の実施の形態に係る半導体装置の電荷の引寄せを説明するための縦断面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法の一例を示す縦断面図の一部である。
【図５】第１の実施の形態に係る半導体装置の製造方法の一例を示す縦断面図の一部である。
【図６】第１の実施の形態に係る半導体装置の製造方法の一例を示す縦断面図の一部である。
【図７】第２の実施の形態に係る電荷引寄せ部の構成の一例を示す平面図である。
【図８】第３の実施の形態に係る半導体装置の構成の一例を示す縦断面図である
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【００１６】
［第１の実施の形態］
図１は、本実施の形態に係る半導体装置１００の構成の一例を示す縦断面図である。半導体装置１００は、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、及びｐ型半導体で構成される第２の半導体層３０を、この順序で積層したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成された、Ｘ線センサを構成するフォトダイオード１１及び周辺回路を構成する回路素子としてのトランジスタ５１を含んで構成されている。
【００１７】
フォトダイオード１１は、低濃度のｎ型シリコンで構成される第１の半導体層１０の表面に互いに離間して配置された、高濃度のｐ型半導体で構成されるアノード１２及び高濃度のｎ型半導体で構成されるカソード１３を含んでいる。また、フォトダイオード１１は、アノード１２に接続されたアノード電極７４、カソード１３に接続されたカソード電極７５及び第１の半導体層１０の裏面に形成された裏面電極１４を含んでいる。
【００１８】
トランジスタ５１を含む回路素子は、第２の半導体層３０の、フォトダイオード１１とは重ならない位置に配置されている。トランジスタ５１は、チャネル領域５３、チャネル領域５３上に設けられたゲート電極５５、チャネル領域５３を挟む位置に設けられた高濃度のｎ型半導体で構成されるソース・ドレイン領域５２、ソース・ドレイン領域５２に接続されたソース・ドレイン電極７２を含んで構成されている。第２の半導体層３０の表面は、シリコン酸化膜（ＳｉＯ２膜）等の絶縁体で構成される第２の絶縁体層４０で覆われている。
【００１９】
半導体装置１００は、さらに、電荷引寄せ部６０を備えている。本実施の形態に係る電荷引寄せ部６０は、電荷引寄せ半導体層としての埋め込みポリ８０、固定電位領域としての埋め込みウエル８４を含んで構成され、埋め込みポリ８０には、埋め込みポリ電極８２が接続され、埋め込みウエル８４には、埋め込みウエル電極８６が接続されている。埋め込みポリ８０は、後述するように、ｎ型のポリシリコン（多結晶シリコン）で構成されている。埋め込みウエル８４は、後述するように、第１の半導体層１０にｐ型の不純物が注入されて形成された半導体領域である。埋め込みウエル８４には、埋め込みウエル電極８６との界面を含む領域に、ｐ型不純物が高濃度に注入されたコンタクト領域（図示省略）が設けられている場合もある。
【００２０】
図２は、電荷引寄せ部６０の平面図である。図２に示すように、埋め込みポリ８０は、トランジスタ５１のゲート幅方向（図２中の両矢印Ｗの方向）においてトランジスタ５１から離間し、ゲート長方向（図２中の両矢印Ｌの方向）に延伸させて形成された２つの領域から構成されている。そして、埋め込みウエル８４は、平面視において、トランジスタ５１及び埋め込みポリ８０を包含するように形成されている。
【００２１】
次に、再び図１を参照して、半導体装置１００の使用時におけるバイアス方法の一例について説明する。半導体装置１００においてＸ線を検出する場合、フォトダイオード１１に逆バイアス電圧を印加することにより、第１の半導体層１０を空乏化させる。すなわち、半導体装置１００においてＸ線を検出する場合、裏面電極１４及びカソード電極７５を電源２００の陽極に接続し、アノード電極７４をグランド電位に接続された電源２００の陰極に接続する。フォトダイオード１１に印加される逆バイアス電圧、つまり電源２００の電圧は、例えば、数百ボルトである。一方、トランジスタ５１のソース・ドレイン領域５２に接続されたソース・ドレイン電極７２には、電源２０２の陽極を接続する。ソース・ドレイン領域に印加する電圧、つまり電源２０２の電圧は数Ｖ、一例として３．３Ｖ以下である。
【００２２】
半導体装置１００では、さらに、電荷引寄せ部６０の埋め込みポリ８０に接続された埋め込みポリ電極８２、及び埋め込みウエル８４に接続された埋め込みウエル電極８６に、電源２００の陰極が接続されている。
【００２３】
次に、図３を参照し、以上のようにバイアスされた半導体装置１００の動作時における電荷引寄せ部６０の作用について説明する。
【００２４】
所定のバイアス電圧が印加されると、フォトダイオード１１のアノード１２とカソード１３との間の電位差に基づき第１の半導体層１０に空乏層が発生する。この状態の半導体装置１００にＸ線が入射されると、フォトダイオード１１の第１の半導体層１０で電子―正孔対が発生し、発生した電子はカソード１３側に、正孔はアノード１２側に引寄せられ、外部に取出されて観測される。
【００２５】
Ｘ線が半導体装置１００へ入射された際、上述の現象により、絶縁体層（第１の絶縁体層２０、第２の絶縁体層４０）において電子−正孔対が発生すると、図３に示すように、正電荷ＰＣが絶縁体層にトラップされる場合がある。入射されるＸ線の量が増えるとトラップされる正電荷の量も増え、絶縁体層に蓄積されていき、しいてはトランジスタ５１の動作に影響を及ぼすまでになる。
【００２６】
この点、本実施の形態に係る半導体装置１００では、埋め込みポリ８０に、トランジスタ５１のソース・ドレイン領域５２に印加する電位（例えば、＋３．３Ｖ程度）よりも低い電位（本実施の形態では接地）を付与している。そのため、Ｘ線照射により絶縁体層に発生する正電荷ＰＣが埋め込みポリ８０に引寄せられ、特にトランジスタ５１の下部の正電荷ＰＣが減少し、トランジスタ５１近傍の正電荷ＰＣの量が少なく維持されることにより、トランジスタ５１の特性変動量を抑制することが可能となる。
【００２７】
本実施の形態に係る半導体装置１００では、さらに、トランジスタ５１のソース・ドレイン領域５２に印加する電位よりも低い電位が付与された、ｐ型の埋め込みウエル８４が設けられており、埋め込みウエル８４と第１の半導体層１０との界面のＰＮ接合には空乏層が形成されている。そのため、埋め込みウエル８４の電位が、裏面電極１４を介して第１の半導体層１０に印加されるバイアス電圧に影響されず、埋め込みウエル８４に印加される電源２００の陰極側の電位（本実施の形態では接地）に維持される。そのため、埋め込みポリ８０による正電荷ＰＣの引寄せが効率よく行われる。なお、本実施の形態において、埋め込みウエル８４は必須の構成ではなく、Ｘ線の照射量等を勘案し、埋め込みポリ８０のみによって正電荷ＰＣを引寄せてもよい。
【００２８】
ここで、先述したように、埋め込みウエル８４は、平面視で、埋め込みポリ８０を含むように（埋め込みポリ８０の外側まで広がるように）形成されている。これは、埋め込みポリ８０と第１の半導体層１０との間に埋め込みウエル８４が介在していない場合には、埋め込みポリ８０と第１の半導体層１０との間に、少なくとも電源２００の電圧分だけの耐圧が必要となり、この耐圧を確保するために、例えば十分な厚さの酸化膜を形成する必要があるからである。逆にいえば、埋め込みウエル８４を用いない場合には、そのような耐圧を確保できる酸化膜を形成すればよい。
【００２９】
次に、図４ないし図６を参照して、半導体装置１００の製造方法の一例について説明する。図４ないし図６は、半導体装置１００の製造方法を示す縦断面図である。
【００３０】
はじめに、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、及びｐ型半導体で構成される第２の半導体層３０を、この順序で積層したＳＯＩ基板１を用意する（図４（ａ））。
【００３１】
次に、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、第２の半導体層３０にフィールド酸化膜９０を形成する。第２の半導体層３０のフィールド酸化膜９０以外の部分が、トランジスタ等の回路素子が形成されるアクティブ（活性）領域３０Ａとなる（図４（ｂ））。
【００３２】
次に、例えばフォトリソグラフィ技術を用いて第１の絶縁体層２０及びフィールド酸化膜９０をエッチングし、第１の半導体層１０を露出させて、埋め込みポリ８０を形成する領域に、第１の半導体層１０に達する開口部９１を形成する（図４（ｃ））。この際の開口部９１の幅は、一例として０．５μｍ程度とし、形成する位置は、一例としてアクティブ領域３０Ａから０．３μｍ程度離間した位置とする。
【００３３】
次に、第１の半導体層１０の露出部Ｏに対し１０ｎｍ程度の厚さで酸化処理を施し、第１の半導体層１０の表面にＳｉＯ２膜を形成する。この酸化膜は、後に形成する埋め込みポリ８０と第１の半導体層１０を絶縁するための絶縁膜であり、埋め込みポリ８０と第１の半導体層１０に異電位（例えば、数Ｖ）を与えることを想定して設けるものである。むろん、絶縁膜の形成はこれに限られず、上記エッチングにおいて第１の絶縁体層２０を１０ｎｍ程度残留させてもよい。
【００３４】
次に、ポリシリコンを用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により開口部９１を埋めた後、堆積したポリシリコンをエッチバックし、ポリシリコンの上面が開口部９１の上部に位置するように、ポリシリコンの厚さを調整する（図４（ｄ））。ここで、本実施の形態では、埋め込みポリ８０を形成するポリシリコンとして、予め不純物が添加されたドープド・ポリシリコンを用いる。ドープド・ポリシリコンとは、ポリシリコンを用いたＣＶＤの処理中に、ｎ型不純物（一例として、Ｐ（リン））を含んだガスを流入することにより形成された、高濃度（一例として、１×１０２０ｃｍ−３程度）のｎ型不純物が含有されたポリシリコンをいう。
【００３５】
次に、アクティブ領域３０Ａの表面を含む領域にゲート酸化膜９２を形成した後、第１の半導体層１０に形成する埋め込みウエル８４の形成領域以外の領域をフォトレジストＲで覆い、ｐ型の不純物、例えばＢ（ボロン）を注入し、埋め込みウエル８４を形成する（図５（ａ））。この際、埋め込みウエル８４の不純物濃度は、一例として１×１０１７ｃｍ−３程度とする。
【００３６】
次に、ゲート酸化膜９２上にポリシリコン膜を堆積し、フォトリソグラフィ技術を用いて該ポリシリコン膜をパターニングすることにより、ゲート電極５５を形成する（図５（ｂ））。
【００３７】
次に、ゲート電極５５の側面にサイドウォール５６を形成する。その後、イオン注入法を用いて第２の半導体層３０のアクティブ領域３０Ａにリンまたはヒ素などのＶ族元素を含む不純物を注入することにより、ゲート電極５５を挟む位置に高濃度のｎ型半導体で構成されるソース・ドレイン領域５２を形成する。これにより、トランジスタ５１が形成される（図５（ｃ））。
【００３８】
次に、ドライエッチングによりフィールド酸化膜９０、及び第１の絶縁体層２０を貫通し、第１の半導体層１０に達する開口部９３及び９４を形成する（図５（ｄ））。この際、埋め込みウエル８４にコンタクト層を形成する場合には、同時に埋め込みウエル８４に達する開口部も形成する。
【００３９】
次に、イオン注入法を用いて、第１の半導体層１０の、開口部９４において露出した部分にリンまたはヒ素などのＶ族元素を含む不純物を注入することにより、第１の半導体層１０の表面に高濃度のｎ型半導体で構成されるカソード１３を形成する。また、イオン注入法を用いて、第１の半導体層１０の、開口部９３において露出した部分にボロンなどIII族元素含む不純物を注入することにより、第１の半導体層１０の表面に高濃度のｐ型半導体で構成されるアノード１２を形成する（図６（ａ））。また、埋め込みウエル８４にコンタクト層を形成する場合には、前工程で形成した開口部において露出した部分にボロンなどIII族元素含む不純物を注入する。
【００４０】
次に、ＣＶＤ法を用いて、トランジスタ５１を含む回路素子が形成された第２の半導体層３０を覆うようにＳｉＯ２膜等の絶縁体で構成される第２の絶縁体層４０を形成する。
先の工程で形成された開口部９３、９４は、第２の絶縁体層４０によって埋められる（図６（ｂ））。
【００４１】
次に、ドライエッチングにより、第２の絶縁体層４０を貫通し、ソース・ドレイン領域５２に達する開口部９９、第２の絶縁体層４０を貫通し、埋め込みポリ８０に達する開口部９８を形成する。また、ドライエッチングにより、第２の絶縁体層４０、フィールド酸化膜９０、及び第１の絶縁体層２０を貫通し、第１の半導体層１０に形成された埋め込みウエル８４に達する開口部９７を形成する。また、ドライエッチングにより、第２の絶縁体層４０、フィールド酸化膜９０、及び第１の絶縁体層２０を貫通し、第１の半導体層１０に形成されたアノード１２及びカソード１３にそれぞれ達する開口部９５及び９６を形成する（図６（ｃ））。
【００４２】
次に、スパッタ法を用いて、第２の絶縁体層４０の表面にアルミニウム等の金属を堆積させる。この金属によって、開口部９５、９６、９７、９８及び９９が埋められる。その後、この金属に所望のパターニングを施す。これにより、ソース・ドレイン領域５２に接続されたソース・ドレイン電極７２、埋め込みポリ８０に接続された埋め込みポリ電極８２、埋め込みウエル８４に接続された埋め込みウエル電極８６、アノード１２に接続されたアノード電極７４、カソード１３に接続されたカソード電極７５が形成される。続いて、スパッタ法を用いて、第１の半導体層１０の裏面に裏面電極１４を形成する（図６（ｄ））。
【００４３】
以上の製造工程により、本実施の形態に係る半導体装置１００が製造される。
【００４４】
［第２の実施の形態］
図７を参照して、本実施の形態に係る半導体装置１００ａについて説明する。図７は、半導体装置１００ａの電荷引寄せ部６０ａを示す平面図である。半導体装置１００ａは、半導体装置１００において埋め込みポリ８０の形状を変更した形態である。従って、半導体装置１００と同様の構成には同一の符号を付し、詳細な説明を省略する。
【００４５】
図７に示すように、本実施の形態に係る電荷引寄せ部６０ａの埋め込みポリ８０ａは、トランジスタ５１に対するゲート幅方向の位置、及び幅については埋め込みポリ８０と同様であるが、埋め込みポリ８０ａはトランジスタ５１を囲んで形成されている点が、埋め込みポリ８０と異なる。
【００４６】
トランジスタ５１のゲート幅方向に離間して２つの埋め込みポリ８０を備えた半導体装置１００においては、ゲート電極５５のゲート幅が大きい場合には、トランジスタ５１の中央部付近と埋め込みポリ８０との距離が長くなり、トランジスタ５１の中央部付近で発生した正電荷ＰＣを効率よく引寄せることが困難となることも想定される。そこで、本実施の形態では、トランジスタ５１の周囲を囲むように埋め込みポリ８０ａを設けている。
この構成により、トランジスタ５１の中央部付近で発生した正電荷ＰＣはゲート長方向（図７中の両矢印Ｌの方向）へ引寄せることが可能となるので、埋め込みポリによる正電荷ＰＣの引寄せがさらに効率よく行われる。
【００４７】
［第３の実施の形態］
図８を参照して、本実施の形態に係る半導体装置１００ｂについて説明する。図８は、半導体装置１００ｂの構成の一例を示す縦断面図である。半導体装置１００ｂは、基板としてＤｏｕｂｌｅ−ＳＯＩ（Ｄｏｕｂｌｅ−Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用い、半導体装置１００の埋め込みウエル８４による固定電位領域の代わりに、中間半導体層を用いて固定電位領域を形成した形態である。従って、半導体装置１００と同様の構成には同一の符号を付し、詳細な説明を省略する。
【００４８】
Ｄｏｕｂｌｅ−ＳＯＩ基板は、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、中間半導体層３２、第３の絶縁体層４２、及びｐ型半導体で構成される第２の半導体層３０が、この順序で積層された基板である。
【００４９】
ｎ型半導体で構成される中間半導体層３２は、フォトダイオード１１が形成された第１の半導体層１０と、トランジスタ５１等の回路素子が形成された第２の半導体層３０との間に設けられている。中間半導体層３２と第１の半導体層１０との間には、ＳｉＯ２膜等の絶縁体で構成される第１の絶縁体層２０が設けられ、中間半導体層３２と第２の半導体層３０との間には、ＳｉＯ２膜等の絶縁体で構成される第３の絶縁体層４２が設けられている。
【００５０】
中間半導体層３２の内部には、中間半導体層３２よりも高濃度のｎ型半導体で構成されるコンタクト領域８８が設けられている。コンタクト領域８８には、中間半導体層電極８９が接続されており、中間半導体層電極８９は電源２００の陰極に接続されている。半導体装置１００ｂでは、埋め込みポリ８０及び中間半導体層３２により電荷引寄せ部６０ｂが構成されている。本実施の形態に係る埋め込みポリ８０の形状は、図２に示すように、トランジスタ５１のゲート幅方向においてトランジスタ５１から離間し、ゲート長方向に延伸させた２つの領域から構成してもよいし、図７に示すように、トランジスタ５１を囲んで形成してもよい。
【００５１】
図８に示すように、半導体装置１００ｂでは、トランジスタ５１の下部に位置する中間半導体層３２に付与する電位を、絶縁体層（主として、第３の絶縁体層４２）に蓄積された正電荷ＰＣを打ち消すように調整する。このことにより、トランジスタ５１の特性変動をさらに抑制することが可能となる。
【００５２】
本実施の形態に係る半導体装置１００ｂは、図４ないし図６に示した半導体装置１００の製造方法に準じて製造することができるが、概略を説明すると以下のとおりである。
【００５３】
はじめに、ｎ型半導体で構成される第１の半導体層１０、第１の絶縁体層２０、中間半導体層３２、第３の絶縁体層４２、及びｐ型半導体で構成される第２の半導体層３０を、この順序で積層したＤｏｕｂｌｅ−ＳＯＩ基板を用意する（参考に、図４（ａ）参照）。
【００５４】
次に、ＬＯＣＯＳ法により、第２の半導体層３０にフィールド酸化膜を形成する。第２の半導体層３０のフィールド酸化膜以外の部分が、トランジスタ等の回路素子が形成されるアクティブ領域となる（参考に、図４（ｂ）参照）。
【００５５】
次に、例えばフォトリソグラフィ技術を用いて、前工程で形成したフィールド酸化膜、及び第１の絶縁体層２０をエッチングし、中間半導体層３２露出させて、埋め込みポリ８０を形成する領域に、中間半導体層３２に達する開口部を形成する（参考に、図４（ｃ）参照）。
【００５６】
次に、中間半導体層３２の露出部に対し酸化処理を施した後、ドープド・ポリシリコンを用いたＣＶＤ法により開口部を埋め、堆積したポリシリコンをエッチバックして、ポリシリコンの厚さを調整する（参考に、図４（ｄ）参照）。
【００５７】
次に、アクティブ領域の表面を含む領域にゲート酸化膜を形成した後、ゲート酸化膜上にポリシリコン膜を堆積し、フォトリソグラフィ技術を用いて該ポリシリコン膜をパターニングすることにより、ゲート電極５５を形成する（参考に、図５（ｂ）参照）。
【００５８】
次に、ゲート電極５５の側面にサイドウォールを形成する。その後、イオン注入法を用いて第２の半導体層３０のアクティブ領域にリンまたはヒ素などのＶ族元素を含む不純物を注入することにより、ゲート電極を挟む位置に高濃度のｎ型半導体で構成されるソース・ドレイン領域５２を形成する。これにより、トランジスタ５１が形成される（参考に、図５（ｃ）参照）。
【００５９】
次に、ドライエッチングによりフィールド酸化膜、及び第３の絶縁体層４２を貫通し、中間半導体層３２に達するコンタクト領域８８を形成するための開口部を、フィールド酸化膜、第３の絶縁体層４２、中間半導体層３２、及び第１の絶縁体層２０を貫通し、第１の半導体層１０に達するアノード１２及びカソード１３を形成するための開口部を形成する（参考に、図５（ｄ）参照）。
【００６０】
次に、イオン注入法を用いて、中間半導体層３２の、開口部において露出した部分にリンまたはヒ素などのＶ族元素を含む不純物を注入することにより、中間半導体層３２の表面に高濃度のｎ型半導体で構成されるコンタクト領域８８を形成する。
【００６１】
次に、イオン注入法を用いて、第１の半導体層１０の、開口部において露出した部分にリンまたはヒ素などのＶ族元素を含む不純物を注入することにより、第１の半導体層１０の表面に高濃度のｎ型半導体で構成されるカソード１３を形成する。また、イオン注入法を用いて、第１の半導体層１０の、開口部において露出した部分にボロンなどIII族元素含む不純物を注入することにより、第１の半導体層１０の表面に高濃度のｐ型半導体で構成されるアノード１２を形成する（参考に、図６（ａ）参照）。
【００６２】
次に、ＣＶＤ法を用いて、トランジスタ５１を含む回路素子が形成された第２の半導体層３０を覆うようにＳｉＯ２膜等の絶縁体で構成される第２の絶縁体層４０を形成する。
先の工程で形成された開口部は、第２の絶縁体層４０によって埋められる（参考に、図６（ｂ）参照）。
【００６３】
次に、ドライエッチングにより、第２の絶縁体層４０を貫通し、ソース・ドレイン領域５２に達する開口部、及び、第２の絶縁体層４０を貫通し、埋め込みポリ８０に達する開口部を形成する。また、ドライエッチングにより、第２の絶縁体層４０、フィールド酸化膜、及び第３の絶縁体層４２を貫通し、中間半導体層３２に形成されたコンタクト領域８８に達する開口部を形成する。また、ドライエッチングにより、第２の絶縁体層４０、フィールド酸化膜、第３の絶縁体層４２、及び第１の絶縁体層２０を貫通し、第１の半導体層１０に形成されたアノード１２及びカソード１３にそれぞれ達する開口部を形成する（参考に、図６（ｃ）参照）。
【００６４】
次に、スパッタ法を用いて、第２の絶縁体層４０の表面にアルミニウム等の金属を堆積させる。この金属によって、前工程で形成した開口部が埋められる。その後、この金属に所望のパターニングを施す。これにより、ソース・ドレイン領域５２に接続されたソース・ドレイン電極７２、埋め込みポリ８０に接続された埋め込みポリ電極８２、コンタクト領域８８に接続された中間半導体層電極８９、アノード１２に接続されたアノード電極７４、カソード１３に接続されたカソード電極７５が形成される。続いて、スパッタ法を用いて、第１の半導体層１０の裏面に裏面電極１４を形成する（参考に、図６（ｄ）参照）。
【００６５】
以上の製造工程により、本実施の形態に係る半導体装置１００ｂが製造される。
【００６６】
なお、上記各実施の形態では、埋め込みポリ、及び固定電位領域（埋め込みウエル８４、中間半導体層３２）を電源２００の陰極、すなわち接地に接続する形態を例示して説明したが、これに限られない。例えば、電源２００とは別の電源を埋め込みポリ、及び固定電位領域に接続し、電源２００とは独立に電位を付与する形態としてもよいし、また負電位を付与する形態としてもよい。さらに、埋め込みポリと固定電位領域とを同電位にする必要もなく、両者で異なる電位を付与してもよい。
【符号の説明】
【００６７】
１    ＳＯＩ基板
１０  第１の半導体層
１１  フォトダイオード
１２  アノード
１３  カソード
１４  裏面電極
２０  第１の絶縁体層
３０  第２の半導体層
３０Ａ  アクティブ領域
３２  中間半導体層
４０  第２の絶縁体層
４２  第３の絶縁体層
５１  トランジスタ
５２  ソース・ドレイン領域
５３  チャネル領域
５５  ゲート電極
５６  サイドウォール
６０、６０ａ、６０ｂ  電荷引寄せ部
７２  ソース・ドレイン電極
７４  アノード電極
７５  カソード電極
８０  埋め込みポリ
８２  埋め込みポリ電極
８４  埋め込みウエル
８６  埋め込みウエル電極
８８  コンタクト領域
８９  中間半導体層電極
９０  フィールド酸化膜
９１  開口部
９２  ゲート酸化膜
９３〜９９  開口部
１００、１００ａ、１００ｂ  半導体装置
２００  電源
２０２  電源
Ｏ  露出部
ＰＣ  正電荷
Ｒ  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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