(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域と、
前記ドリフト領域の下面に設けられた前記ドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、
前記ドレイン領域の主面に対し垂直な側壁を有し、該垂直な側壁を介して前記ドリフト領域と交互に周期的に配列された、複数の第２導電型のコラム領域と、
前記垂直な側壁に挟まれた部分の前記ドリフト領域の上にそれぞれ配置された、複数の第２導電型のベース領域と、
前記コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、
前記Ｕ溝の内部に埋め込まれ、前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜に接し、前記ベース領域のそれぞれの上部に配置された第１導電型のソース領域と、
前記ソース領域の配列された領域の外側を囲むように、第２導電型の外周ウェル領域と、
を備え、前記Ｕ溝の幅は、前記周期的な配列方向に測った前記コラム領域の幅より広く、
前記ソース領域のそれぞれがマトリクス状に配置され、格子状の平面パターンを有する前記Ｕ溝のトポロジーによって、前記ソース領域のそれぞれが単位セルを構成するように分離され、
前記外周ウェル領域の一部が、前記コラム領域の上端部に金属学的に接触し、前記接触している前記外周ウェル領域の一部は、前記Ｕ溝の側壁において、前記外周ウェル領域の他の一部よりも深くなっていることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
第１導電型のドリフト領域と、
前記ドリフト領域の上にそれぞれ配置され、外周を辺で囲まない開放された井桁状パターンとなるＵ溝によって複数の領域に平面パターンが区分された、複数の第２導電型のベース領域と、
前記ドリフト領域の下面に設けられた前記ドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、
前記井桁状パターンに沿って、前記Ｕ溝の下に前記Ｕ溝の幅よりも狭い幅で配置され、前記ドレイン領域の主面に対し垂直な側壁を有し、前記ドリフト領域を区分してスーパージャンクション構造を構成する複数の第２導電型のコラム領域と、
前記コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、
前記Ｕ溝の内部に埋め込まれ、前記ゲート絶縁膜に接するゲート電極と、
前記ゲート絶縁膜に接し、前記複数の領域に区分された前記ベース領域のそれぞれの上部に配置され、前記井桁状パターンの外周側の領域においてはＬ字型若しくはコの字型のトポロジーで配置された第１導電型のソース領域と、
を備えることを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記コラム領域に挟まれた部分となる前記ドリフト領域の幅、前記コラム領域の不純物密度、前記ドリフト領域の不純物密度が、前記ドレイン領域と前記ソース領域との間に印加された電圧で、前記ドリフト領域が完全に空乏化するように選定され、前記井桁状パターンの外周側の領域においては直交する２辺若しくは３辺から延びる空乏層によって前記ドリフト領域が完全に空乏化することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記ベース領域のそれぞれの上部に配置された第２導電型のベースコンタクト領域を更に備え、
前記ベースコンタクト領域を介して、前記ソース領域と前記ベース領域とが電気的に短絡されることを特徴とする請求項２又は３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記井桁状パターンの外周側の領域の外側を囲むように、第２導電型の外周ウェル領域を更に備えることを特徴とする請求項２〜４のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項６】
前記外周ウェル領域の一部が、前記コラム領域の上端部に金属学的に接触していることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記コラム領域の上端部に接触している前記外周ウェル領域の一部は、前記Ｕ溝の側壁において、前記外周ウェル領域の他の一部よりも深くなっていることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記コラム領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、前記ゲート電極の底部に接するコラム絶縁領域が更に設けられていることを特徴とする請求項１〜７のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項９】
前記コラム絶縁領域の下端部が、前記コラム領域のそれぞれの底部から下方向に突出していることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記コラム絶縁領域の下端部が、前記ドレイン領域に金属学的に接触していることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、それぞれの前記ゲート電極の底部に接したコラムゲート電極が更に設けられていることを特徴とする請求項８〜１０のいずれか１項に記載の絶縁ゲート型半導体装置。
【請求項１２】
前記コラム領域と前記コラムゲート電極に挟まれた部分の前記コラム絶縁領域の厚さが、前記ゲート絶縁膜の厚さよりも厚いことを特徴とする請求項１１に記載の絶縁ゲート型半導体装置。
【請求項１３】
前記コラム絶縁領域の下端部が、前記コラム領域のそれぞれの底部から下方向に突出し、
前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有し、上端が前記ゲート電極の底部に接し、下端の位置が前記コラム絶縁領域の下端の位置よりも浅いコラムゲート電極が、それぞれ更に設けられていることを特徴とする請求項８に記載の絶縁ゲート型半導体装置。
【請求項１４】
前記コラム領域の下端部と前記ドレイン領域の上面との間隔が、前記コラム領域の幅と同一方向に測った、隣りあう２つの前記コラム領域の間隔の半分以下であることを特徴とする請求項１３に記載の絶縁ゲート型半導体装置。
【請求項１５】
第１導電型のドレイン領域の上に、該ドレイン領域よりも低不純物密度で第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域の上部に第２導電型のベース領域を形成する工程と、
前記ベース領域のそれぞれの上部に複数の第１導電型のソース領域を形成する工程と、
前記複数のソース領域のそれぞれを分割するように、底部が前記ベース領域の下面を貫通し前記ドリフト領域の上部に達するＵ溝を選択的に掘り、該Ｕ溝の側壁に前記複数のソース領域のそれぞれを露出する工程と、
前記Ｕ溝の底部から前記ドレイン領域に向かって、第２導電型を呈する不純物イオンを前記ドリフト領域の内部に選択的に注入し、前記ドレイン領域の主面に垂直な側壁を有する複数の第２導電型のコラム領域を、前記ドリフト領域の内部に複数個形成し、前記ドリフト領域を前記コラム領域の側壁で挟むことにより、前記ドリフト領域と前記コラム領域との交互の周期的配列構造を得る工程と、
前記Ｕ溝の側壁の位置を、前記周期的な配列方向に沿って移動して、前記Ｕ溝の溝幅を拡大する工程と、
該溝幅が拡大された前記Ｕ溝の側壁に、ゲート絶縁膜を形成する工程と、
前記Ｕ溝の内部に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１６】
前記Ｕ溝を選択的に掘るために用いたエッチング用マスクを、イオン注入用マスクとして用い、第２導電型を呈する前記不純物イオンを、前記ドリフト領域の内部に注入することを特徴とする請求項１５に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１７】
前記Ｕ溝の側壁を熱酸化して犠牲酸化膜を形成し、その後前記犠牲酸化膜を除去することにより、前記Ｕ溝の溝幅を拡大することを特徴とする請求項１５又は１６に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１８】
前記Ｕ溝の溝幅を拡大する工程により、前記Ｕ溝の側壁の一部に前記ドリフト領域を露出させることを特徴とする請求項１５〜１７のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１９】
前記Ｕ溝を形成する工程の前に、前記ベース領域のそれぞれの上部に第２導電型のベースコンタクト領域を形成する工程を更に含むことを特徴とする請求項１５〜１８に記載の絶縁ゲート型半導体装置の製造方法。
【請求項２０】
前記ソース領域の複数個をマトリクス状に配列し、前記ソース領域の配列された領域の外側を囲むように、第２導電型の外周ウェル領域を形成する工程を更に含むことを特徴とする請求項１５〜１９に記載の絶縁ゲート型半導体装置の製造方法。
【請求項２１】
前記コラム領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有するように、前記ゲート電極の底部に接するコラム絶縁領域を埋め込む工程を更に含むことを特徴とする請求項１５〜２０のいずれか１項に記載の絶縁ゲート型半導体装置の製造方法。
【請求項２２】
前記コラム絶縁領域のそれぞれの内部に、前記ドレイン領域の主面に対し垂直な側壁を有するように、それぞれの前記ゲート電極の底部に接したコラムゲート電極を埋め込む工程を更に含むことを特徴とする請求項２１に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、特にＵ溝の内部にゲート構造を有する絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型電界効果トランジスタ（ＦＥＴ）の高耐圧化と低オン抵抗化のために、ｎ型のドリフト領域を櫛状に分割し、この櫛の歯の中に複数のｐ型のコラム領域を挿入し、ｎ型の領域とｐ型の領域を交互に配置したスーパージャンクション構造（以下において「ＳＪ構造」と略記する。）が提案されている（特許文献１及び２参照。）。
【０００３】
特許文献２に記載されているＳＪ構造においては、コラム領域は複数のゲート電極のそれぞれの直下に設けられたドリフト領域の間に挟まれて周期的に配置されている。ドレイン−ソース間に電圧が印加されると、コラム領域とドリフト領域の縦方向に延在するｐｎ接合から横方向に空乏層が拡がり、コラム領域及びドリフト領域が共に空乏化することで耐圧を保持できる。
【０００４】
ＳＪ構造では、ドリフト領域の抵抗率を下げても空乏層が横方向に伸びるため高耐圧が維持でき、低オン抵抗化も実現できると期待されている。しかし、Ｕ溝を有するＵＭＯＳ等のＦＥＴでは、複数のコラム領域の相互の間隔は、ゲート電極が埋め込まれるＵ溝の幅以下にすることは、幾何学的に困難であり、低オン抵抗化には限界がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６６４９０号公報
【特許文献２】特開２００７−２７１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の問題点を鑑み、本発明はゲート構造を構成するＵ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様は、(a)第１導電型のドリフト領域と、(b)ドリフト領域の下面に設けられたドリフト領域よりも高不純物密度で第１導電型のドレイン領域と、(c)ドレイン領域の主面に対し垂直な側壁を有し、この垂直な側壁を介してドリフト領域と交互に周期的に配列された、複数の第２導電型のコラム領域と、(d)垂直な側壁に挟まれた部分のドリフト領域の上にそれぞれ配置された複数の第２導電型のベース領域と、(e)コラム領域の上にそれぞれ配置されたＵ溝の側壁に設けられたゲート絶縁膜と、(f)ゲート絶縁膜に接してＵ溝の内部に埋め込まれたゲート電極と、(g)ゲート絶縁膜に側部が接するように、ベース領域のそれぞれの上部に配置された第１導電型のソース領域と、を備える絶縁ゲート型半導体装置であることを要旨とする。第１の態様に係る絶縁ゲート型半導体装置のＵ溝の幅はコラム領域の幅より広い。
【０００８】
本発明の第２の態様は、(a)第１導電型のドレイン領域の上に、このドレイン領域よりも低不純物密度で第１導電型のドリフト領域を形成する工程と、(b)ドリフト領域の上部に第２導電型のベース領域を形成する工程と、(c)ベース領域のそれぞれの上部に複数の第１導電型のソース領域を形成する工程と、(d)複数のソース領域のそれぞれを分割するように、側壁がドレイン領域の主面に対し垂直で、底部がベース領域の下面を貫通しドリフト領域の上部に達するＵ溝を選択的に掘り、このＵ溝の側壁に複数のソース領域のそれぞれを露出する工程と、(e)Ｕ溝の底部からドレイン領域に向かって、第２導電型を呈する不純物イオンをドリフト領域の内部に選択的に注入し、ドレイン領域の主面に垂直な側壁を有する複数の第２導電型のコラム領域をドリフト領域の内部に複数個形成し、ドリフト領域をコラム領域の側壁で挟むことにより、ドリフト領域とラム領域との交互の周期的配列構造を得る工程と、(f)Ｕ溝の側壁の位置を、周期的な配列方向に沿って移動して、Ｕ溝の溝幅を拡大する工程と、(g)この溝幅が拡大されたＵ溝の側壁に、ゲート絶縁膜を形成する工程と、(h)Ｕ溝の内部にゲート絶縁膜を介してゲート電極を埋め込む工程と、を含む絶縁ゲート型半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、Ｕ溝の幅に関係なく、トレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る絶縁ゲート型半導体装置の概略を説明するために、ソース電極や層間絶縁膜等の上部側の構造を省略して示す模式的な透視上面図（平面図）である。
【図２】図１のII−II方向から見た第１の実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図３】図１のIII−III方向から見た第１の実施形態に係る絶縁ゲート型半導体装置の断面図である。
【図４】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図５】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図６】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図７】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図８】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図９】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その６）。
【図１０】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その７）。
【図１１】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その８）。
【図１２】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その９）。
【図１３】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１０）。
【図１４】第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１１）。
【図１５】図１のII−II方向から見た断面図に対応する、本発明の第２の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。
【図１６】第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図１７】第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図１８】第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図１９】第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図２０】第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図２１】図１のII−II方向から見た断面図に対応する、本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体装置の概略を説明する断面図である。
【図２２】図１のII−II方向から見た断面図に対応する、本発明の第３の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。
【図２３】第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その１）。
【図２４】第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その２）。
【図２５】第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その３）。
【図２６】第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その４）。
【図２７】第３の実施形態に係る絶縁ゲート型半導体装置の製造方法の概略を説明するための模式的な工程断面図である（その５）。
【図２８】図１のII−II方向から見た断面図に対応する、本発明の第４の実施形態の変形例に係る絶縁ゲート型半導体装置の概略を説明する断面図である。
【図２９】図１のII−II方向から見た断面図に対応する、本発明のその他の実施形態に係る絶縁ゲート型半導体装置の概略を説明する断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１〜第４の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、本発明において「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。このため、以下の第１〜第４の実施形態に係る絶縁ゲート型半導体装置では、第１導電型がｎ型、第２導電型がｐ型のｎＭＯＳＦＥＴの場合について説明するが、導電型の選択の問題に過ぎない。逆に、第１導電型をｐ型、第２導電型をｎ型とするｐＭＯＳＦＥＴ等の場合であっても、以下の説明における極性を逆にすることで、同様に本発明の技術的思想や効果が適用可能であり、以下の説明に用いた導電型の選択に限定される必要はない。
【００１３】
更に、以下に示す第１〜第４の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、ゲート電極の材質、ゲート絶縁膜の材質、半導体基板の材質等の構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１４】
（第１の実施形態）
本発明の第１の実施形態に係る絶縁ゲート型半導体装置は、図１に示すように、複数の第１導電型（ｎ+型）のソース領域１４が３×３のマトリクス状に配置されたマルチセル構造をしている。図１に例示した上面図では、横方向の２本のＵ溝５１と縦方向の２本のＵ溝５１が直交して井桁状（より広義には「格子状」）の平面パターンとして示されるＵ溝５１のトポロジーが示されている。この格子状のＵ溝５１によって、複数のソース領域１４のそれぞれが、ｎＭＯＳＦＥＴの単位セルを構成するように分離されている。
【００１５】
図１に示すように、マルチセル構造において、それぞれのソース領域１４は、第２導電型（ｐ型）のベース領域１３の内部に配置されている。マルチセル構造のそれぞれの単位セルにおいて、ソース領域１４に隣接して、内側の「ウェル領域」となるベース領域１３の内部にｐ+型（ｐ型で高不純物密度の領域を「ｐ+型」と表示する。）のベースコンタクト領域１５が配置されている。図１では、便宜上、ソース領域１４が３×３のマトリクス状に配置されたマルチセル構造を簡略化して模式的に例示しているが、単位セルの個数は９個に限定されるものではなく、定格電流等の仕様に応じて、単位セルの個数は選択可能である。したがって、マルチセル構造を実現する単位セルの個数は１０×１０＝１００以上、１０×１００＝１０００以上、或いは５０×５０＝２５００以上等の他の数であってもよいことは勿論である。
【００１６】
マトリクス状に配置された複数のソース領域１４が占有する活性領域の外周側には、マルチセル構造からなる活性領域の外側を囲むように、第２導電型（ｐ型）の外周ウェル領域１７が配置されている。そして外周ウェル領域１７の外周部の４辺とそれぞれ平行になるように、ｐ+型のウェルコンタクト領域１８が額縁型（口型）に閉じるように、帯状に外周ウェル領域１７の一部に設けられている。図１は、図２及び図３に示したソース電極３１、層間絶縁膜２１、ゲート電極３２等の上部側の構造を省略して示す模式的な上面図であるので、格子状のＵ溝５１の底には、図２及び図３で説明するｐ型のコラム領域１６ａが透視された状態が模式的に示されている。
【００１７】
説明の便宜上、３×３のマトリクスからなるマルチセル構造を例示しているので、図１のII−II方向から見た場合は、２個の単位セルが含まれる部分の断面が示される。第１の実施形態に係る絶縁ゲート型半導体装置は、図２に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度となるｎ+型（ｎ型で高不純物密度の領域を「ｎ+型」と表示する。）のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ａを備える。なお、本明細書において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、絶縁ゲート型半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」のの称呼の関係は逆になることは勿論である。
【００１８】
第１の実施形態に係る絶縁ゲート型半導体装置では、ドレイン領域１１は、ｎ+型の炭化珪素（ＳｉＣ）基板からなるものとして、例示的に説明する。ＳｉＣには、３Ｃ−ＳＣ，４Ｈ−ＳｉＣ，６Ｈ−ＳｉＣ等のいくつかのポリタイプ（結晶多形）が存在するが、第１の実施形態に係る絶縁ゲート型半導体装置においては、ドレイン領域１１は４Ｈ−ＳｉＣであるとして説明する。
【００１９】
第１の実施形態に係る絶縁ゲート型半導体装置は、更に、コラム領域１６ａの垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ａの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ+型のソース領域１４とを備える。図２から分かるように、Ｕ溝５１は、ドリフト領域１２とｐ型のコラム領域１６ａとの周期的な配列方向（図２の断面図において水平方向）に測ったコラム領域１６ａの幅より広い溝幅を定義するように、ドレイン領域１１の主面に対し垂直な側壁を有する。
【００２０】
図２は、図１のII−II方向から見た断面図であるが、図１の平面図から理解できるように、ベース領域１３の上部には額縁型（口型）にｎ+型のソース領域１４がベース領域１３の深さより浅く配置されている。平面図上、このソース領域１４の内部となるベース領域１３に、額縁型（口型）のソース領域１４のそれぞれに周囲を囲まれ、ｐ+型のベースコンタクト領域１５が、ベース領域１３の深さより浅く配置されている。図１及び図２では、ベースコンタクト領域１５がソース領域１４から離間して設けられた状態として示されているが、ベースコンタクト領域１５がソース領域１４に接していても構わない。
【００２１】
図２から分かるように、ベース領域１３及びソース領域１４をそれぞれ貫通する深さまで、図１に格子状に示したＵ溝５１の底部が位置するように、Ｕ溝５１が掘られている。このため、Ｕ溝５１の側壁は、ドリフト領域１２、ベース領域１３、ソース領域１４にそれぞれ接している。即ち、Ｕ溝５１の側面及び底部にゲート絶縁膜２２が配置されているが、Ｕ溝５１の側面に位置するゲート絶縁膜２２が、下側からドリフト領域１２、ベース領域１３、ソース領域１４の順に接している。更に、Ｕ溝５１の内部には、ゲート絶縁膜２２を介してゲート電極３２が埋め込まれているので、ゲート電極３２は、ゲート絶縁膜２２を介して、ドリフト領域１２、ベース領域１３、ソース領域１４にそれぞれ対向している。ゲート電極３２、ゲート絶縁膜２２及びベース領域１３が、第１の実施形態に係る絶縁ゲート型半導体装置の絶縁ゲート構造の主要部を構成している。
【００２２】
Ｕ溝５１の平面パターンが矩形の格子状をなしているので、各セルにおいてゲート絶縁膜２２を介してＵ溝５１の側面と底面に接するようにＵ溝５１に埋め込まれたゲート電極３２も格子状の形状をなす。更に、格子状のＵ溝５１の下部に、両側をドリフト領域１２に挟まれてｐ型のコラム領域１６ａが存在するので、ドレイン領域１１の主面に対し垂直に立つ板状のコラム領域１６ａが、互いに格子状に交わって、ドリフト領域１２に埋め込まれていることになる。
【００２３】
図２の断面図に示すように、第１の実施形態に係る絶縁ゲート型半導体装置は、ゲート電極３２を覆うように選択的に設けられた層間絶縁膜２１を更に有する。そして、ソース電極３１が、層間絶縁膜２１を介して、それぞれの単位セルのソース領域１４と電気的に低抵抗のオーミック接触で接続する。共通のソース電極３１がマルチセル構造を構成しているそれぞれの単位セルのソース領域１４を同一電位レベルに接続することにより、大電流の絶縁ゲート型半導体装置を実現することができる。
【００２４】
具体的には、ベース領域１３のそれぞれの上部にｐ型のベースコンタクト領域１５が配置されているので、各単位セルではベースコンタクト領域１５を介して、ソース電極３１がソース領域１４とベース領域１３とが電気的に短絡され、全体としては、マルチセル構造を構成しているそれぞれの単位セルのソース領域１４を共通のソース電極３１が同一電位レベルになるように電気的に接続して、単一の大電流用絶縁ゲート型半導体装置を実現できる。
一方、ドレイン領域１１の裏面（下面）にはドレイン電極３３が電気的に低抵抗のオーミック接触で接続されている。ここで、「裏面」とは、図示した断面図上の表現の問題であって、「上」「下」の選択の場合と同様に、具体的な絶縁ゲート型半導体装置の方位を変えれば、その称呼や定義は変わり得ることは勿論である。
【００２５】
又、図１のIII−III方向から見た断面図である図３に示すように、外周ウェル領域１７の一部（内周側）が、コラム領域１６ａの上端部に金属学的（物理的に）に接触している。図３から分かるように、コラム領域１６ａの上端部に接触している外周ウェル領域１７の一部は、Ｕ溝５１の側壁において、他の外周ウェル領域１７の一部よりも深くなっている。そして、ソース電極３１はベースコンタクト領域１５を介してベース領域１３に接続され、ウェルコンタクト領域１８を介して外周ウェル領域１７にも接する。
外周ウェル領域１７とコラム領域１６ａは同一の導電型となるｐ型半導体領域であるので、外周ウェル領域１７とコラム領域１６ａは同電位となる。外周ウェル領域１７とコラム領域１６ａとが同電位となることによって、コラム領域１６ａとソース領域１４とベース領域１３と外周ウェル領域１７は、ソース電極３１を介して同電位をとる。
【００２６】
＜第１の実施形態の絶縁ゲート型半導体装置の動作＞
図１〜図３に示した第１の実施形態に係る絶縁ゲート型半導体装置のターン・オンとターン・オフの動作については、ソース電極３１の電位を基準として、ドレイン電極３３に所定の正の電位を印加した状態でゲート電極３２の電位を制御することで、電界効果型トランジスタ（ＦＥＴ）として機能する。
【００２７】
即ち、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以上にするとゲート電極３２の側面に位置するベース領域１３のチャネル部に反転層が形成され、導通状態となる。導通状態では、ドレイン電極３３からドリフト領域１２、ベース領域１３のチャネル部を通って、ソース電極３１へ電流が流れる。又、第１の実施形態に係る絶縁ゲート型半導体装置はＵ溝５１の幅はコラム領域１６ａより広いため、この電流経路がコラム領域１６ａに邪魔されなく、低オン抵抗を実現できる。
【００２８】
一方、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以下にすると、ゲート電極３２の側面に対向したベース領域１３の表面における反転層が消滅し、遮断状態に遷移し、ドレイン電極３３からソース電極３１への電流経路が遮断される。遮断状態への遷移に際しては、ドレイン−ソース間に高い電圧が瞬間的に印加される。
第１の実施形態に係る絶縁ゲート型半導体装置のターン・オフの動作時には、ドリフト領域１２とコラム領域１６ａのｐｎ接合部から空乏層が伸びる。ドレイン電極３３に所定の電圧が印加されると、ドリフト領域１２とコラム領域１６ａが完全空乏化される。完全空乏化された空乏層内の縦方向の電界強度は、理想的には均一になっている。縦方向の電界強度が臨界に達するとアバランシェ降伏が生じ、このときの電圧が耐圧となる。
【００２９】
図２及び図３に示したように、第１の実施形態に係る絶縁ゲート型半導体装置は、櫛歯の形状をなすドリフト領域１２と複数のコラム領域１６ａが、インターディジタルに交互に形成された構造である。このようなインターディジタルにドリフト領域１２に対して交互に形成された複数のコラム領域１６ａの、それぞれの両側からドリフト領域１２に対し空乏層を伸ばすことによって、ドリフト領域１２を完全空乏化できる。完全空乏化したドリフト領域１２においては、図２及び図３に示した断面図における縦方向の電界強度は、理想的には均一にさせ、高い耐圧を得ることができる。
【００３０】
ここで、ドリフト領域１２のドナー不純物密度をＮｄ、コラム領域１６ａのアクセプタ不純物密度をＮａ、図２及び図３の断面図の水平方向（横方向）に測った複数のコラム領域１６ａの間隔をＷｎ、図２及び図３の断面図の水平方向（横方向）に測ったコラム領域１６ａの幅をＷｐとすると、ドリフト領域１２とコラム領域１６ａを完全空乏化させるためには、一般的に：
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ    …………（１）
を満たす必要がある。式（１）は特許文献１に、従来のＳＪ構造に係る絶縁ゲート型半導体装置に対して開示されている式の、係数ｎ＝１の場合に対応する。ドナー不純物密度Ｎｄは第１の実施形態に係る絶縁ゲート型半導体装置のオン抵抗に影響し、ドナー不純物密度Ｎｄが大きい方が、オン抵抗が小さい。式（１）を保ちながら、オン抵抗を低減するにはドナー不純物密度Ｎｄを大きく、コラム領域間隔Ｗｎを小さくする必要がある。
【００３１】
従来のＳＪ構造に係る絶縁ゲート型半導体装置ではコラム領域とコラム領域との間の領域に溝があるため、コラム領域間隔Ｗｎは溝幅より小さくできない。このため、従来のＳＪ構造に係る絶縁ゲート型半導体装置ではドナー不純物密度Ｎｄが制限される。これに対して第１の実施形態に係る絶縁ゲート型半導体装置ではコラム領域１６ａはＵ溝５１の底部にあるために、コラム領域間隔ＷｎのＵ溝５１の幅による制限がなくなる。したがって、第１の実施形態に係る絶縁ゲート型半導体装置によれば、ドリフト領域１２のドナー不純物密度Ｎｄを、従来のＳＪ構造に係る絶縁ゲート型半導体装置のドナー不純物密度Ｎｄより大きくできるので、オン抵抗を低減できるという顕著な効果を奏することができる。
【００３２】
例えば、ドリフト領域１２とコラム領域１６ａの不純物密度は両方とも２×１０17ｃｍ-3で、ドリフト領域１２の厚さは４μｍで、コラム領域間隔Ｗｎとコラム領域幅ＷｐをＷｎ＝Ｗｐ＝１μｍの場合耐圧が７００Ｖ台で、ドリフト領域１２の抵抗は数十μΩ・ｃｍ2となる。したがって、第１の実施形態に係る絶縁ゲート型半導体装置は低い定常損失を実現できる。
【００３３】
又、スイッチング動作時においては、従来のＳＪ構造に係る絶縁ゲート型半導体装置は溝ゲート下部にドリフト領域となるため、第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前にはゲート電極はソース電極に対して閾値より高い正の電位が印加されているため、溝の底部には蓄積層が配置されている。このとき、溝の底部で発生する容量は溝の底部の蓄積層、ゲート絶縁膜、ゲート電極で形成するＭＯＳ容量で、基本的に溝底部のゲート絶縁膜の容量となる。又、従来のＳＪ構造に係る絶縁ゲート型半導体装置では、溝の底部に形成される蓄積層はソース電極にも、ドレイン電極にも電気的に接続されているため、溝の底部で発生する容量はゲート−ソース間容量とゲート−ドレイン間容量の両方に含まれる。ゲート−ソース間容量とゲート−ドレイン間容量が大きければ大きいほど、従来のＳＪ構造に係る絶縁ゲート型半導体装置のスイッチング損失となる。これに対して、第１の実施形態に係る絶縁ゲート型半導体装置では、ターン・オンした直後とターン・オフ遷移の直前にはコラム領域１６ａを空乏させることで、Ｕ溝５１の底部で発生する容量を低減できる。
【００３４】
例えば、第１の実施形態に係る絶縁ゲート型半導体装置のベース領域１３の不純物密度が１×１０17ｃｍ-3で、コラム領域１６ａの不純物密度が２×１０17ｃｍ-3で、Ｕ溝５１のゲート絶縁膜２２が均一についているとする。この条件では、第１の実施形態に係る絶縁ゲート型半導体装置のゲート電極３２の電圧がベース領域１３の閾値を超え、コラム領域１６ａの閾値を超えない場合、Ｕ溝５１の下部のコラム領域１６ａには空乏層ができる。このため、第１の実施形態に係る絶縁ゲート型半導体装置のＵ溝５１の底部で発生する容量はＵ溝５１底部のゲート絶縁膜２２の容量とコラム領域１６ａの空乏層容量の直接容量となり、従来のＳＪ構造に係る絶縁ゲート型半導体装置より低い容量となる。
【００３５】
このため、第１の実施形態に係る絶縁ゲート型半導体装置によれば、前述したオン抵抗の低減化という顕著な効果に加え、活性領域のスイッチング損失の低減化を、高速動作化と高耐圧化という効果と同時に達成できるという顕著且つ有利な効果を奏することができる。特に、第１の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置を実現することができる。
【００３６】
＜第１の実施形態の絶縁ゲート型半導体装置の製造方法＞
図４〜図１４を用いて、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法を説明する。なお、以下に述べる絶縁ゲート型半導体装置の製造方法は、一例であり、特許請求の範囲に記載した趣旨の範囲内であれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
（ａ）先ず、ｎ+型のＳｉＣ基板上にｎ-型のＳｉＣエピタキシャル層をドリフト領域１２として堆積する。既に、第１の実施形態の冒頭で言及したとおり、ＳｉＣにはいくつかのポリタイプが存在するが、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の説明では、ＳｉＣ基板は４Ｈ−ＳｉＣであるものとして説明する。ＳｉＣ基板は数十から数百μｍ程度の厚みを持つ。ｎ-型のドリフト領域１２として、例えば不純物密度が１×１０14〜１×１０18ｃｍ-3、厚さが数μｍ〜数十μｍとして、気相エピタキシャル成長法で堆積される。  
【００３７】
（ｂ）次に、気相エピタキシャル成長されたドリフト領域１２の上の全面に熱ＣＶＤ法やプラズマＣＶＤ法を用いて第１のシリコン酸化膜（ＳｉＯ2膜）を堆積する。この第１のＳｉＯ2膜の上に、スピンナー等を用いてフォトレジスト膜を塗布する。このフォトレジスト膜に対してフォトリソグラフィー法を用いて、ベース領域１３を選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされたフォトレジスト膜をマスクとして用いて、緩衝フッ酸溶液（ＢＨＦ溶液）等を用いたウェトエッチングや、反応性イオンエッチング（ＲＩＥ）などのドライエッチング等により、第１のＳｉＯ2膜をパターニングする。その後、フォトレジスト膜を酸素（Ｏ2）プラズマや硫酸等で除去する。そしてこの第１のＳｉＯ2膜からなるマスク材をイオン注入用マスクにして、第１のＳｉＯ2膜の開口部を介して、ｐ型を呈する不純物イオンをドリフト領域１２の上部にイオン注入する。ｐ型不純物としては、アルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。この際、ＳｉＣ基板の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができる。
【００３８】
（ｃ）更に、ドリフト領域１２の上の全面に熱ＣＶＤ法やプラズマＣＶＤ法等のＣＶＤ法を用いて第２のＳｉＯ2膜を堆積する。ベース領域１３の外側では、第１のＳｉＯ2膜と第２のＳｉＯ2膜の２層構造になる。そして、第２のＳｉＯ2膜の上に、スピンナー等を用いて第２のフォトレジスト膜を塗布する。この第２のフォトレジスト膜に対してフォトリソグラフィー法を用いて、図１に示したような複数のｎ+型ソース領域をベース領域１３の内部に選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされた第２のフォトレジスト膜をマスクとして用いて、ドライエッチング等により、第２のＳｉＯ2膜をパターニングし、第２のフォトレジスト膜と第２のＳｉＯ2膜の２層マスクをイオン注入用マスクにして、ｎ型不純物をドリフト領域１２の上部に選択的にイオン注入する。ｎ型不純物としては窒素を用いることができる。ｎ型不純物のイオン注入においても、ｐ型を呈する不純物イオン注入のときと同様に基板温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができる。イオン注入後、第２のフォトレジスト膜をＯ2プラズマや硫酸等で除去する。
【００３９】
（ｄ）更に、第２のＳｉＯ2膜の上に、スピンナー等を用いて第３のフォトレジスト膜を塗布する。この第３のフォトレジスト膜に対してフォトリソグラフィー法を用いて、ｐ+型のベースコンタクト領域１５とウェルコンタクト領域１８を選択的にイオン注入するためのマスクをパターニングする。そして、パターニングされた第３のフォトレジスト膜をマスクとして用いて、ドライエッチング等により、第２のＳｉＯ2膜をパターニングし、第３のフォトレジスト膜と第２のＳｉＯ2膜からなる２層マスクをイオン注入用マスクにして、ベース領域１３の場合よりも加速電圧を低くして射影飛程を浅くし、且つベース領域１３の場合よりもドーズ量を多くして、ｐ型を呈する不純物イオンを注入する。この際、基板温度を６００℃程度に加熱した状態でイオン注入することで、注入領域のＳｉＣに結晶欠陥が生じるのを抑制することができることは、ベース領域１３の場合及びｎ+型ソース領域の場合と同様である。イオン注入後、第３のフォトレジスト膜をＯ2プラズマ等で除去する。第３のフォトレジスト膜の除去後更に、マスク材として用いた、第１のＳｉＯ2膜と第２のＳｉＯ2膜を例えばＢＨＦ溶液等を用いたウェトエッチングによって除去する。そして、注入された不純物イオンを熱処理することで活性化し、図４に示すように、ベース領域１３、複数のｎ+型ソース領域及びそれぞれのｎ+型ソース領域に囲まれたベースコンタクト領域１５、及び外周ウェル領域１７が形成される周辺部にウェルコンタクト領域１８を形成する（図４ではウェルコンタクト領域１８の図示を省略しているが、図１に示すように周辺部にウェルコンタクト領域１８が形成される。）。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。なお、ベース領域１３の形成用に、ｐ型を呈する不純物イオンをドリフト領域１２の上部にイオン注入した後、注入された不純物イオンを熱処理することで活性化して、先ずドリフト領域１２の上部にベース領域１３を形成した後、第２のＳｉＯ2膜を堆積するような手順でも構わない。
【００４０】
（ｅ）その後、ソース領域１４及びベースコンタクト領域１５を含む全面にマスク材を堆積する。マスク材となる第３のＳｉＯ2膜７１は、ＣＶＤ法等で堆積することができる。第３のＳｉＯ2膜７１の厚さとしては数μｍが好ましい。次に第３のＳｉＯ2膜７１上に第４のフォトレジスト膜をパターニングする（図示せず）。そして、パターニングされた第４のフォトレジスト膜をマスクとして第３のＳｉＯ2膜７１に開口部を開口する。その後、第４のフォトレジスト膜を除去する。そして、パターニングされた第３のＳｉＯ2膜７１をエッチング用マスクにして、ドリフト領域１２の一部を選択的にエッチングして図５に示すようにＵ溝５１を形成する。Ｕ溝５１を掘る方法としては、ドライエッチング法が好適に用いられる。Ｕ溝５１の深さとしてはベース領域１３の深さより深くする必要がある。
【００４１】
（ｆ）Ｕ溝５１の形成後、Ｕ溝５１のエッチング用のマスクとして用いた第３のＳｉＯ2膜７１を残したままで、図６に示すように、Ａｌイオンやホウ素イオン等のｐ型を呈する不純物イオンを注入する。注入深さは数μｍが好ましい。図６に示すように、イオン注入された領域７２の射影飛程に幅を持たせるため、イオン注入の加速電圧を段階的に変えて多段イオン注入をしてもよい。更に、ＳｉＣ基板の主面の面方位が、イオン注入のビームの方向に対し所定の角度を持つように、ＳｉＣ基板の全体を傾けて、チャネリングイオン注入をすることにより、より深い射影飛程を実現しても構わない。或いは、チャネリング現象が発生するオフアングルを有するＳｉＣ基板に垂直にイオン注入しても、チャネリングイオン注入が可能である。イオン注入後、ＢＨＦ溶液等によるウェットエッチングで第３のＳｉＯ2膜７１の除去を行う。そして、注入された不純物イオンを熱処理することで活性化し、図７に示すように、Ｕ溝５１の底部の下方のドリフト領域１２の一部に選択的にｐ型のコラム領域１６ａを形成する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。
【００４２】
（ｇ）次に、スピンナー等を用いて第５のフォトレジスト膜を塗布する。この第５のフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングして、イオン注入用マスクを形成する。このイオン注入用マスクを用いて、ｐ型のコラム領域１６ａの場合と同様に、ｐ型を呈する不純物イオンを注入し、その後、熱処理することによって、ｐ型の外周ウェル領域１７を形成する。ｐ型を呈する不純物イオンの射影飛程はＵ溝５１より深いことが好適である。このｐ型を呈する不純物イオンの注入に際しては、ＳｉＣ基板と所定の角度で斜めイオン注入して、Ｕ溝５１の側壁に沿って不純物がドーピングされるようにし、図３に示したように、Ｕ溝５１の側壁に接する外周ウェル領域１７の不純物プロファイルが、コラム領域１６ａの幅より広くなるようにすることが好ましい。外周ウェル領域１７のパターンは、図１に示すように、平面のトポロジーとしては、ウェルコンタクト領域１８を含むように形成される。
【００４３】
（ｈ）イオン注入後にはＵ溝５１の表面に不純物イオンの注入によってダメージが生じる。ダメージによって、第１の実施形態に係る絶縁ゲート型半導体装置の動作時にリーク電流が増加したり、耐圧が低下したり、オン抵抗の増加などの悪影響がでてくる。又、ＳｉＣ基板を傾けた斜めイオン注入をした場合は、Ｕ溝５１の側壁にもｐ型を呈する不純物イオンが注入され、その結果、Ｕ溝５１はｐ型領域に囲まれた状況になる。この場合は第１の実施形態に係る絶縁ゲート型半導体装置が動作できない。これを改善するために図８に示すように、熱酸化工程で犠牲酸化膜（第４のＳｉＯ2膜）７３を形成する。例えば、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分において、犠牲酸化膜７３が形成される。これによって、ダメージを埋めたＵ溝５１の表面部分は図８に示すように、犠牲酸化膜７３になる。又、斜めイオン注入によってｐ型に不純物ドープされたＵ溝５１の側壁の部分も犠牲酸化膜７３になる。その後、図９に示すように、犠牲酸化膜７３をＢＨＦ溶液等でのウェトエッチングによって除去する。結果的に、犠牲酸化膜７３を形成する熱酸化工程と犠牲酸化膜７３の除去工程で、Ｕ溝５１の表面のダメージ除去とＵ溝５１側壁にドリフト領域１２を露出できる。又、犠牲酸化膜７３の形成工程と除去工程によって、図９に示すように、Ｕ溝５１の幅が図５に示した状態よりも広げられ、Ｕ溝５１の幅をコラム領域１６ａの幅より広くすることができる。
【００４４】
（ｉ）次に、Ｕ溝５１の表面に図１０に示すように、ゲート絶縁膜（第５のＳｉＯ2膜）２２を形成する。このゲート絶縁膜２２の形成は熱酸化法でも、堆積法（ＣＶＤ法）でも構わない。例として、熱酸化法の場合、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分において、ゲート絶縁膜２２が形成される。ゲート絶縁膜２２を形成後、ベース領域１３とゲート絶縁膜２２界面の界面準位を低減するために、窒素（Ｎ2）ガス、アルゴン（Ａｒ）ガス、亜酸化窒素（Ｎ2Ｏ）ガス等の雰囲気中で１０００℃程度のアニールを行ってもよい。又ゲート絶縁膜２２の厚さは数十ｎｍが好ましい。
【００４５】
（ｊ）次に、図１１に示すように、ゲート絶縁膜２２の上にゲート電極を形成するための導電性膜３２ｐを堆積する。ゲート電極用の導電性膜３２ｐの材料は多結晶珪素膜が一般的である。第１の実施形態に係る絶縁ゲート型半導体装置の製造方法の説明では、例示的に、導電性膜３２ｐの材料が多結晶珪素膜であるとして説明する。多結晶珪素膜の堆積方法としては減圧ＣＶＤ法を用いてもよい。導電性膜３２ｐの堆積厚さは、図１１に示すように、Ｕ溝５１の幅の１／２より大きい値にする。Ｕ溝５１の幅の１／２より大きい値にすれば、Ｕ溝５１の内部を図１１に示すように、多結晶珪素膜で埋められる。又、多結晶珪素膜堆積後に、９５０℃でオキシ塩化リン（ＰＯＣｌ3）の雰囲気中でアニールすることで、ｎ型の不純物が添加された多結晶珪素膜（ドープド・ポリシリコン膜）が形成され、導電性を有するドープド・ポリシリコン膜が導電性膜３２ｐとして機能する。
【００４６】
（ｋ）次に、図１２に示すように、化学的機械研磨（ＣＭＰ）法等により、ベース領域１３まで露出するまで導電性膜３２ｐを除去する平坦化の工程を行い、ゲート電極３２をＵ溝５１の内部に埋め込む。ゲート電極３２のＵ溝５１の内部への埋め込み工程はドライエッチング等によるエッチバックによって実現してもよい。又、このエッチバックに際しては、フォトレジスト膜をマスクとする選択的なエッチングを併用してもよい。ゲート電極３２のＵ溝５１の内部への埋め込み工程により、ベース領域１３の表面が露出するので、後の工程において、ソース電極３１がソース領域１４に対し、電気的なコンタクトが取れるようになる。
【００４７】
（ｌ）次に、ドープド・ポリシリコン膜からなるゲート電極３２の上部を図１３に示すように、９００℃ぐらいの温度において、酸素雰囲気中で熱酸化して層間絶縁膜２１をゲート電極３２の上に選択的に形成する。このドープド・ポリシリコン膜の熱酸化は、層間絶縁膜２１の上面がベース領域１３やソース領域１４等の表面のレベルより高くなるまで行う。このドープド・ポリシリコン膜の熱酸化によって、ゲート電極３２の頂部の位置（層間絶縁膜２１の下面の位置）が、図１３に示すように、Ｕ溝５１の側壁にソース領域１４の側部の一部が露出する位置まで下がる。９００℃ぐらいの温度でのドープド・ポリシリコン膜の熱酸化の場合、ドープド・ポリシリコン膜に対する選択的な熱酸化のみが進行し、ベース領域１３の表面に露出しているＳｉＣ基板はほとんど酸化されない。又、ベース領域１３の表面が熱酸化されたとしても数分子層レベルのほんの僅かな厚さの酸化膜が形成される。ベース領域１３の表面に数分子層レベルの酸化膜が形成された場合は、熱酸化法後、ＢＨＦ溶液等で数秒程度の洗浄をベース領域１３の表面に対して行う。なお、熱酸化による方法以外にもＣＶＤ法等の堆積法を用いても、層間絶縁膜２１を形成できるが、フォトリソグラフィー法等の併用が必要になる。
【００４８】
（ｍ）その後、図１４に示すように、ベース領域１３、ソース領域１４及びベースコンタクト領域１５に電気的に低抵抗のオーミック接触で接続するようにソース電極３１を形成する。ソース電極３１の材料としてはニッケルシリサイド（ＮｉＳｉ，ＮｉＳｉ2，ＮｉＳｉ3）が好適に用いられる。しかし、コバルトシリサイド（ＣｏＳｉ2）、チタンシリサイド（ＴｉＳｉ2）などの他の高融点金属のシリサイドでも構わない。ソース電極３１の堆積方法としては蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。更にソース電極３１上にチタン（Ｔｉ）やアルミニウム（Ａｌ）を積層した積層構造としても構わない。次に、ドレイン領域１１として機能しているＳｉＣ基板の裏面に、ソース電極３１と同様にニッケル（Ｎｉ）を堆積する。次に１０００℃程度のアニールを施しＳｉＣとＮｉを合金化させニッケルシリサイドを形成し、図２に示したように、ドレイン領域１１に対し、ドレイン電極３３を形成する。なお、高周波動作が必要な場合等においては、ドレイン領域１１として機能しているＳｉＣ基板の厚みを、研削やエッチング等を用いて、要求仕様によって定まる厚さまで薄くしてから、ドレイン領域１１にドレイン電極３３を形成するようにしてもよい。
【００４９】
以上の説明のように、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏するものである。特に、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能な、絶縁ゲート型半導体装置を簡単に製造できる。
【００５０】
（第２の実施形態）
平面図の図示を省略しているが、本発明の第２の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。図１５では、説明の便宜上、マルチセル構造のうちの２個の単位セルのみが含まれる領域の部分断面図のみが例示的に示されている。第２の実施形態に係る絶縁ゲート型半導体装置に係る半導体装置は、図１５に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第２の実施形態に係る絶縁ゲート型半導体装置と同様な特徴である。
【００５１】
しかしながら、図１５に示すように、コラム領域１６ｂにコラム絶縁領域２３ａが形成されていて、コラム領域１６ｂがコラム絶縁領域２３ａを囲む構造になっている特徴が、第１の実施形態に係る絶縁ゲート型半導体装置の構造とは異なる。図１５に示すように、コラム絶縁領域２３ａはドレイン領域１１の主面に対し垂直な側壁を有し、コラム絶縁領域２３ａの上端はゲート電極３２の下面に接している。
【００５２】
＜第２の実施形態の絶縁ゲート型半導体装置の動作＞
第２の実施形態に係る絶縁ゲート型半導体装置のオン動作は、第１の実施形態に係る絶縁ゲート型半導体装置と同様のため、重複した説明を省略する。逆耐圧に関しては耐圧レベルが第１の実施形態に係る絶縁ゲート型半導体装置と同じである。違う点として、コラム領域１６ｂにコラム絶縁領域２３ａが配置されているため、事実上のコラムの幅は小さくなる。
【００５３】
式（１）に示すように、コラム領域１６ｂとコラム領域１６ｂ間にあるドリフト領域１２を完全空乏させるには、コラム領域１６ｂのアクセプタ不純物密度Ｎａを高くする。ＳｉＣのホール移動度は非常に低く、電子の１／１０以下であるので、ｐ型のＳｉＣの抵抗が非常に高くなる。このため、コラム領域１６ｂが深いときは更に抵抗が高く、電位の固定が難しい。電位固定されないと、絶縁ゲート型半導体装置がノイズに弱くなる問題や、耐圧が低下する問題などの恐れがある。第２の実施形態に係る絶縁ゲート型半導体装置は、コラム領域１６ｂにコラム絶縁領域２３ａを設けることで、コラム領域１６ｂの不純物密度Ｎａを高くすることができ、コラム領域１６ｂの抵抗を下げることで、電位固定しやすくなる。このため、第２の実施形態に係る絶縁ゲート型半導体装置によれば、ノイズによる影響や、耐圧の低下などの問題を改善できる。
【００５４】
又、第２の実施形態に係る絶縁ゲート型半導体装置のスイッチング動作時においては、第１の実施形態に係る絶縁ゲート型半導体装置と比べて、Ｕ溝５１の底部側において、コラム領域１６ｂの一部がコラム絶縁領域２３ａが接したＭＯＳ構造をなしている。第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前におけるＵ溝５１底部で形成されるゲート−ソース間容量は、Ｕ溝５１底部のドリフト領域１２の表面に設けられた蓄積層、ゲート絶縁膜２２、ゲート電極３２で形成する第１の容量と、コラム領域１６ｂ、コラム絶縁領域２３ａ、ゲート電極３２で形成する第２の容量の並列したものとなる。
【００５５】
例えば、コラム絶縁領域２３ａがＳｉＯ2膜で構成されるとすれば、ＳｉＯ2膜の比誘電率はＳｉＣの１２より遙かに小さい４前後である。したがって、Ｕ溝５１の底部にできる第２の容量は、Ｕ溝５１底部におけるゲート−ソース間容量が遙かに小さい。又、コラム絶縁領域２３ａがＳｉＯ2膜の絶縁膜であるので、絶縁膜には空乏層を生じない。したがって、第２の実施形態に係る絶縁ゲート型半導体装置においては、ドレイン−ソース間の電圧変化による容量の変化はほぼなく、電圧変化による電荷のチャージや放出もなく、時間のロースが生じない。
【００５６】
このため、第２の実施形態に係る絶縁ゲート型半導体装置によれば、スイッチング損失を第１の実施形態に係る絶縁ゲート型半導体装置に対して更に低減できると共に、第１の実施形態に係る絶縁ゲート型半導体装置と同様に、高速動作化と高耐圧化を達成できるという顕著且つ有利な効果を奏することが可能である。特に、第２の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００５７】
＜第２の実施形態の絶縁ゲート型半導体装置の製造方法＞
（ａ）第２の実施形態に係る絶縁ゲート型半導体装置の製造方法における、ドリフト領域１２、ソース領域１４、ベース領域１３、ベースコンタクト領域１５等は、図４を用いて説明した第１の実施形態に係る絶縁ゲート型半導体装置と同様に、第１〜第２のＳｉＯ2膜や第１〜第３のフォトレジスト膜を用いた工程で実現可能であるので、重複した説明は省略する。
【００５８】
（ｂ）その後、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様に、ソース領域１４及びベースコンタクト領域１５を含む全面にマスク材としての第３のＳｉＯ2膜７１をＣＶＤ法等で堆積する。第３のＳｉＯ2膜７１の厚さとしては数μｍが好ましい。次に第３のＳｉＯ2膜７１上に第４のフォトレジスト膜をパターニングする（図示せず）。そして、パターニングされた第４のフォトレジスト膜をマスクとして第３のＳｉＯ2膜７１に開口部を開口する。その後、第４のフォトレジスト膜を除去する。そして、パターニングされた第３のＳｉＯ2膜７１をエッチング用マスクにして、ドリフト領域１２の一部を選択的にエッチングして図１６に示すようにＵ溝５２を形成する。Ｕ溝５２を掘る方法としては、反応性イオンエッチング（ＲＩＥ）やイオンミリング等のドライエッチング法が好適に用いられる。Ｕ溝５２の深さとしてはベース領域１３の深さより深くする必要がある。更に、図１６に示すように、第１の実施形態に係る絶縁ゲート型半導体装置のＵ溝５１の深さよりも深く、Ｕ溝５２を形成する。ただし、Ｕ溝５２の深さは、ＳｉＣ基板であるドレイン領域１１に届かない深さが好適である。 
【００５９】
（ｃ）Ｕ溝５２を形成する際に用いたエッチング用マスクの第３のＳｉＯ2膜７１を利用して、ｐ型を呈する不純物イオンをＳｉＣ基板と所定の角度、即ち、Ｕ溝５２の側壁に対し斜めからビームが入射するように斜めイオン注入をする。互いに反対となる２方向から斜めイオン注入をすることによって、Ｕ溝５２の側壁の表面にもｐ型を呈する不純物イオンが注入される。Ｕ溝５２の側壁と底部にｐ型を呈する不純物イオンを注入後、ＢＨＦ溶液等によるウェットエッチングで第３のＳｉＯ2膜７１の除去を行う。そして、注入された不純物イオンを熱処理することで活性化し、図１７に示すように、Ｕ溝５２の側壁と底部にｐ型のコラム領域１６ｂを形成する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンガスや窒素ガスを好適に用いることができる。熱処理によって、図１７に示すように、コラム領域１６ｂがＵ溝５２を囲むような構造になる。なおＵ溝５２の側壁にあるベース領域１３の不純物密度は、更に高くなる。ソース領域１４の不純物密度はコラム領域１６ｂの不純物密度より遙かに高濃度のため、コラム領域１６ｂを形成するための斜めイオン注入による不純物ドーピングの影響はごく僅かである。
【００６０】
（ｄ）その後、コラム絶縁領域２３ａとして第４のＳｉＯ2膜を、ＣＶＤ法等により、Ｕ溝５２を完全埋めるように堆積する。その後、所定の深さまで、第４のＳｉＯ2膜をエッチバックする。残っている第４のＳｉＯ2膜の上面の位置は、図１８に示すように、ベース領域１３の下面の位置よりも深くする。第４のＳｉＯ2膜の除去方法はドライエッチング法でもウェットエッチング法でも構わない。第４のＳｉＯ2膜をエッチバックによって、図１８に示すように、Ｕ溝５２の側壁の上側の一部が露出する。
【００６１】
（ｅ）次に、スピンナー等を用いて第５のフォトレジスト膜を全面に塗布する。この第５のフォトレジスト膜に対してフォトリソグラフィー法を用いてパターニングして、イオン注入用マスクを形成する。このイオン注入用マスクを用いて、ｐ型を呈する不純物イオンを注入し、熱処理することによって、ｐ型の外周ウェル領域１７を形成する。ｐ型を呈する不純物イオンの射影飛程の最も深い位置は、Ｕ溝５２の底部の位置より深いことが好適である。このイオン注入に際しては、図３に示したのと同様に、Ｕ溝５２の側壁に接する外周ウェル領域１７の不純物プロファイルが、コラム領域１６ｂより幅広くなるように、ＳｉＣ基板と所定の角度で斜めイオン注入して、Ｕ溝５２の側壁の表面にも、ｐ型を呈する不純物イオンが注入されるように設定することが好ましい。
【００６２】
（ｆ）次に第１の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様に、Ｕ溝５２の側壁の表面を熱酸化して犠牲酸化膜（第５のＳｉＯ2膜）７４を形成する。この熱酸化は、図１９に示すように、Ｕ溝５２の側壁が露出している領域の表面に存在するコラム領域１６ｂが、犠牲酸化膜７４によって完全に喰われるように、酸化温度と時間を設定する。そして、図２０に示すように、犠牲酸化膜７４をＢＨＦ溶液等により除去する。犠牲酸化膜７４の除去により、Ｕ溝５２の上に、Ｕ溝５２よりも幅の広いＵ溝５１が形成され、Ｕ溝５１の側壁には、コラム領域１６ｂが存在しないようになる。
（ｇ）以降の工程の手順は、第１の実施形態に係る絶縁ゲート型半導体装置の製造方法で説明した図１０〜図１４に示した流れと同様であり、重複した説明を省略するが、最終的に、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置が完成する。
【００６３】
以上の説明のように、第２の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。
【００６４】
（第２の実施形態の変形例）
図２１に示すように、第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、コラム絶縁領域２３ｂの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出した特徴が、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置の構造とは異なる。図２１に示す第２の実施形態の変形例に係る絶縁ゲート型半導体装置では、ドレイン領域１１の上部に凹部を構成しており、コラム絶縁領域２３ｂの下端部が、ドレイン領域１１の上部に設けられた凹部に金属学的に接触している。
【００６５】
第２の実施形態の変形例に係る絶縁ゲート型半導体装置の製造方法は、図１６に示したＵ溝５２を形成する工程において、ドレイン領域１１を構成しているＳｉＣ基板まで深くエッチングしてＵ溝５２を形成している特徴と、斜めイオン注入の工程の前に、深いＵ溝５２の底部に絶縁膜を埋め込んで、Ｕ溝５２の側壁に不純物ドーピングがされる領域を限定するようにした手順が、図１７に示したす第２の実施形態に係る絶縁ゲート型半導体装置の製造方法の手順とは異なる。その後の他の工程の手順は、図１８〜図２０等を用いて説明した第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と実質的に同様であるので、重複した説明を省略する。
【００６６】
第２の実施形態の変形例に係る絶縁ゲート型半導体装置のターン・オン動作と耐圧動作は第２の実施形態に係る絶縁ゲート型半導体装置と同じである。又、 第２の実施形態の変形例に係る絶縁ゲート型半導体装置のスイッチング動作時においては、第１の実施形態に係る絶縁ゲート型半導体装置がターン・オンした直後とターン・オフ遷移の直前におけるＵ溝５２底部で形成されるゲート−ソース間容量は、Ｕ溝５２底部のドリフト領域１２の表面に設けられた蓄積層、ゲート絶縁膜２２、ゲート電極３２で形成する容量となる。即ち、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置と比べて、コラム絶縁領域２３ａの容量が含まないため、ゲート−ソース間容量が小さい。
【００６７】
又、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置のＵ溝５２の底部で形成されるゲート−ドレイン間容量は、ドレイン領域１１、コラム絶縁領域２３ｂ、ゲート電極３２で形成する容量となる。コラム絶縁領域２３ｂがＳｉＯ2膜で構成されている場合は、コラム絶縁領域２３ｂの比誘電率はＳｉＣの１２より遙かに小さい４前後である。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置のＵ溝５２の底部にできるゲート−ドレイン間容量は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置に比して遙かに小さい。又、コラム絶縁領域２３ａがＳｉＯ2膜の場合は、コラム絶縁領域２３ａの内部に空乏層を生じない。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置のドレイン−ソース間の電圧変化による容量の変化はほぼなく、電圧変化による電荷のチャージや放出もなく、時間のロースが生じない。このため、図２３に示した第２の実施形態の変形例に係る絶縁ゲート型半導体装置は、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置よりもスイッチング損失が小さい。
【００６８】
したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体装置によれば、スイッチング損失の更なる低減化が可能であるという顕著な効果を、第１及び２の実施形態に係る絶縁ゲート型半導体装置が奏する低オン抵抗化、高速動作化と高耐圧化という効果と同時に達成できる。
【００６９】
（第３の実施形態）
平面図の図示を省略しているが、本発明の第３の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。説明の便宜上、このマルチセル構造の内の２個の単位セルのみが含まれる領域の部分の断面図のみが例示的に示されているが、第３の実施形態に係る絶縁ゲート型半導体装置は、図２２に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同様な特徴である。更に、図２２に示すように、コラム絶縁領域２３ｃの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出し、突出したコラム絶縁領域２３ｃの下端部が、ドレイン領域１１に金属学的に接触している特徴は、第２の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００７０】
しかしながら、図２２に示すように、コラム絶縁領域２３ｃの内部にコラムゲート電極３４ｃが配置されている特徴が、図１５に示した第２の実施形態に係る絶縁ゲート型半導体装置とは異なる。コラムゲート電極３４ｃは、ドレイン領域１１の主面に対し垂直な側壁を有し、それぞれのゲート電極３２の底部に接している。コラム領域１６ｂとコラムゲート電極３４ｃに挟まれた部分のコラム絶縁領域２３ｃの厚さは、ゲート絶縁膜２２の厚さよりも厚い。
【００７１】
図２２に示す第３の実施形態に係る絶縁ゲート型半導体装置のコラムゲート電極３４ｃは、ゲート電極３２と同電位をとる。例えば、コラムゲート電極３４ｃがゲート電極３２と接した構造や、同一の材料からなる構造でも構わない。
【００７２】
＜第３の実施形態の絶縁ゲート型半導体装置の動作＞
又、図２３に示す第３の実施形態に係る絶縁ゲート型半導体装置のターン・オンとターン・オフの動作については、ソース電極３１の電位を基準として、ドレイン電極３３に所定の正の電位を印加した状態でゲート電極３２の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以上にすると、ゲート電極３２の側面に対向したベース領域１３のチャネル部に反転層が形成される。ベース領域１３のチャネル部に反転層が形成されると、第３の実施形態に係る絶縁ゲート型半導体装置は、導通状態となり、ドレイン電極３３からソース電極３１へ電流が流れる。
【００７３】
一方、ゲート電極３２とソース電極３１間の電圧を所定の閾値電圧以下にすると、ベース領域１３のチャネル部に形成された反転層が消滅し、遮断状態となり、ドレイン電極３３からソース電極３１へ流れる電流が遮断される。この遮断状態に至る遷移の際、ドレイン−ソース間に高い電圧が瞬間的に印加される。ドレイン−ソース間に高い電圧が印加されることによって、ドリフト領域１２に空乏層が形成される。
【００７４】
例えば、第３の実施形態に係る絶縁ゲート型半導体装置のドレインとソース間に高いドレイン−ソース間電圧Ｖ1が瞬間的印加される場合、ゲート電極３２とソース電極３１間のゲート−ソース間電圧Ｖgsは、ゲート−ソース間容量Ｃgs及びゲート−ドレイン間容量Ｃgdを用いて、以下の式（２）で計算できる：
Ｖgs  ＝Ｖ1/(１＋Ｃgs/Ｃgd）      …………    (２)
【００７５】
図２２で示した第３の実施形態に係る絶縁ゲート型半導体装置においては、コラムゲート電極３４ｃとコラム絶縁領域２３ｃとコラム領域１６ｂとが構成する容量も、ゲート−ソース間容量Ｃgsとなるため、ゲート−ドレイン間容量Ｃgdは、ゲート電極３２とゲート絶縁膜２２とドリフト領域１２内の空乏層で形成するキャパシタの容量となる。
又、ゲート−ソース間容量Ｃgsは、ゲート電極３２とゲート絶縁膜２２とベース領域１３及びソース領域１４が構成するキャパシタ容量、及びゲート電極３２と層間絶縁膜２１とソース電極とが構成するキャパシタ容量の和となる。特に、ゲート電極３２と層間絶縁膜２１とソース電極３１とが構成するキャパシタの容量は、第３の実施形態に係る絶縁ゲート型半導体装置の構造によれば、図２２の断面図で水平方向（横方向）に測ったゲート電極３２の幅で簡単に調整可能になっている。このため、一般のＦＥＴよりゲート−ソース間容量Ｃgsが大きく形成できる。このため、Ｃgs/Ｃgdも一般のＦＥＴより大きく、ゲート−ソース間電圧Ｖgsが一定の場合、より高いドレインとソース間電圧Ｖ1への応用も適応できる。
又、耐圧動作は第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同じである。スイッチング動作に関してはゲート−ソース間容量が第２の実施形態に係る絶縁ゲート型半導体装置より大きいため、第２の実施形態に係る絶縁ゲート型半導体装置より大きくなる。
【００７６】
したがって、第３の実施形態に係る絶縁ゲート型半導体装置によれば、第１及び２の実施形態に係る絶縁ゲート型半導体装置と同様な低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化を達成できるという顕著且つ有利な効果を奏することできる。
【００７７】
又、第２の実施形態に係る絶縁ゲート型半導体装置をダイオードとして用いることも可能である。第２の実施形態に係る絶縁ゲート型半導体装置をダイオードとして用いる場合は、コラム領域１６ｂとベース領域１３とが構成するｐ型の半導体領域と、ドリフト領域１２が構成するｎ型の半導体領域でｐｎダイオードとして動作させる。ソース電極３１を基準電位とし、ゲート電極３２とドレイン電極３３に負バイアスを印加する。特に、ドレイン電極３３とソース電極３１の電位差がｐｎ接合のバリア障壁以上になると、ｐｎダイオードに電流が流れる。ゲート電極３２とドレイン電極３３に負電圧が印加されると、コラム絶縁領域２３ｃとコラム領域１６ｂの界面に蓄積層が形成され、コラム領域１６ｂの抵抗が低いのでダイオードのオン抵抗が低減できる。
【００７８】
したがって、第３の実施形態に係る絶縁ゲート型半導体装置をダイオードとして動作させることによっても、低損失、高速動作、高耐圧化が達成できるという顕著且つ有利な効果を奏することが可能である。特に、第３の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１及び第２の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００７９】
＜第３の実施形態の絶縁ゲート型半導体装置の製造方法＞
（ａ）先ず、第２の実施形態に係る絶縁ゲート型半導体装置の製造方法で説明した方法で図１７に示したようなＵ溝５２の表面にコラム領域１６ｂが形成された構造まで製造する。次に、Ｕ溝５２の内部の側壁と底部に沿って、コラム絶縁領域を形成するためのＵ溝絶縁膜２３ｄを堆積する。Ｕ溝絶縁膜２３ｄがＵ溝５２を完全埋めないように、Ｕ溝５２の表面に均一に形成するように堆積する。例えば、コラム絶縁領域２３ｃがＳｉＯ2膜の場合であれば、熱酸化法や減圧ＣＶＤ法が好適である。
【００８０】
（ｂ）次に、犠牲層７５ｄを、Ｕ溝５２を完全埋め込むように堆積する。例えば、犠牲層７５ｄとして窒化珪素膜（Ｓｉ3Ｎ4膜）を減圧ＣＶＤ法等で、図２３に示すように堆積する。次に、表面の犠牲層７５ｄの窒化珪素膜を図２４に示すように除去し、Ｕ溝絶縁膜２３ｄの頂部を露出させる。犠牲層７５ｄの除去方法は、熱リン酸（Ｈ3ＰＯ４）溶液によるウェットエッチングが好適である。
【００８１】
（ｃ）その後、所定の深さまでＵ溝絶縁膜２３ｄの上部を、図２５に示すように除去してＵ溝５４を形成する。残ったＳｉＯ2膜であるコラム絶縁領域２３ｃの頂部表面の位置は、ベース領域１３の下面の位置より深くする。ＳｉＯ2膜の除去方法は希釈フッ酸溶液によるウェットエッチング法が好適である。図２５に示すように、Ｕ溝５４の側壁の一部にコラム領域１６ｂとソース領域１４が露出するが、それぞれのコラム絶縁領域２３ｃの中央に板状の犠牲層７５ｅが突出するようにそびえ立つ。
【００８２】
（ｄ）次に、第１及び第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と同じく、熱酸化法工程と酸化膜除去工程を実施して、Ｕ溝５４の側壁の一部に露出したコラム領域１６ｂを浸食してＵ溝５４の側壁の位置を両横の方向に移動させ、図２６に示すように、Ｕ溝５４より幅の広いＵ溝５１を形成する。この段階では、図２６に示すように、Ｕ溝５１の内部において、コラム絶縁領域２３ｃの中央にはまだ板状の犠牲層７５ｅが突出するように残存している。続いて、図２７に示すように、コラム絶縁領域２３ｃの中央部に一部が埋め込まれ、Ｕ溝５１の内部でコラム絶縁領域２３ｃの中央から突出した犠牲層７５ｅを完全に（又は一部を残して）除去する。犠牲層７５ｅの除去により、コラム絶縁領域２３ｃの中央部に細いＵ溝５５が形成される。犠牲層７５ｄを構成している窒化珪素膜の除去方法は、熱リン酸によるウェットエッチングが好適である。
【００８３】
（ｅ）その後、図１０に示したのと同様に、図２７に示したＵ溝５１の側壁及び底面にゲート絶縁膜２２を形成する。ゲート絶縁膜２２の形成は、熱酸化法でも、堆積法（ＣＶＤ法）でも構わない。例として、熱酸化法でゲート絶縁膜２２を形成する場合、ＳｉＣ基板を酸素雰囲気中に、温度を１１００℃程度に加熱することで、ＳｉＣ基板が酸素に触れるすべての部分においてゲート絶縁膜２２となるＳｉＯ２膜が形成される。ゲート絶縁膜２２を形成後、ベース領域１３とゲート絶縁膜２２界面の界面準位を低減するために、窒素ガス、アルゴンガス、亜酸化窒素ガス等の雰囲気中で１０００℃程度のアニールを行ってもよい。又ゲート絶縁膜２２の厚さは数十ｎｍが好ましい。
【００８４】
（ｆ）ゲート絶縁膜２２を形成後、図１１に示したのと同様に、図２７に示したＵ溝５１の側壁及び底面に形成されたゲート絶縁膜２２の上に、減圧ＣＶＤ法等を用いて多結晶珪素膜を堆積する。多結晶珪素膜の堆積厚さを図２７に示したＵ溝５１の幅の１／２より大きい値にすることによりＵ溝５１の内部が多結晶珪素膜で埋められる。このとき、コラム絶縁領域２３ｃの中央部に掘られた細いＵ溝５５の内部も多結晶珪素膜で埋め込まれ、その後の工程によって、コラム絶縁領域２３ｃの内部に埋め込まれたコラムゲート電極３４ｃとして機能する。そして、ＣＭＰ法等により、ベース領域１３まで露出するまで多結晶珪素膜の表面を平坦化する。多結晶珪素膜の表面を平坦化した後、９５０℃でオキシ塩化リンの雰囲気中で多結晶珪素膜をアニールすることで、ｎ型のドープド・ポリシリコン膜が形成され、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置のゲート電極３２及びコラムゲート電極３４ｃに必要な導電性を持たせる。
【００８５】
（ｇ）次に、ドープド・ポリシリコン膜からなるゲート電極３２の上部を、図１３を参照して説明した工程と同様に、熱酸化して層間絶縁膜２１をゲート電極３２の上に選択的に形成する。このドープド・ポリシリコン膜の熱酸化は、層間絶縁膜２１の上面がベース領域１３やソース領域１４等の表面のレベルより高くなり、ドープド・ポリシリコン膜の頂部の位置（層間絶縁膜２１の下面の位置）が、Ｕ溝５１の側壁にソース領域１４の側部の一部が露出する位置まで下がる。以降は、既に説明した第１及び第２の実施形態に係る絶縁ゲート型半導体装置の製造方法と同じ手順である。例えば、図１４を参照して説明した工程と同様に、ソース領域１４等に対しソース電極３１を形成し、更に、その後、ドレイン領域１１に対しドレイン電極３３を形成すれば、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置が完成する。
【００８６】
以上の説明のように、第３の実施形態に係る絶縁ゲート型半導体装置の製造方法によれば、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。
【００８７】
（第４の実施形態）
平面図の図示を省略しているが、本発明の第２の実施形態に係る絶縁ゲート型半導体装置は、図１に示したのと同様に、複数のソース領域１４がマトリクス状に配置されたマルチセル構造をしている。説明の便宜上、マルチセル構造のうちの２個の単位セルのみが含まれる領域の部分の断面図のみが例示的に示されているが、第４の実施形態に係る絶縁ゲート型半導体装置は、図２８に示すように、ｎ型のドリフト領域１２と、ドリフト領域１２の下面に設けられたドリフト領域１２よりも高不純物密度でｎ型のドレイン領域１１と、ドレイン領域１１の主面に対し垂直な側壁を有し、ドリフト領域１２をこの垂直な側壁で挟むように、ドリフト領域１２と交互に周期的に配列された複数のｐ型のコラム領域１６ｂと、垂直な側壁に挟まれた部分のドリフト領域１２の上にそれぞれ配置された複数のｐ型のベース領域１３と、コラム領域１６ｂの上にそれぞれ配置されたＵ溝５１の側壁に設けられたゲート絶縁膜２２と、Ｕ溝５１の内部に埋め込まれ、ゲート絶縁膜２２に接するゲート電極３２と、ゲート絶縁膜２２に側部が接するように、ベース領域１３のそれぞれの上部に配置されたｎ型のソース領域１４と、を備える点では第１〜第３の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００８８】
更に、図２８に示すように、コラム領域１６ｂのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、ゲート電極３２の底部に接するコラム絶縁領域２３ｆが更に設けられ、コラム絶縁領域２３ｆの下端部が、コラム領域１６ｂのそれぞれの底部から下方向に突出している特徴は、第２の実施形態の変形例に係る絶縁ゲート型半導体装置と同様である。又、コラム絶縁領域２３ｆのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、それぞれのゲート電極３２の底部に接したコラムゲート電極３４ｆが更に設けられている特徴は、第３の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００８９】
しかしながら、コラム絶縁領域２３ｆの下端部が、Ｕ字型のコラム領域１６ｂのそれぞれの底部の領域を貫通し、底部から下方向に突出した構造において、コラム絶縁領域２３ｆのそれぞれの内部に、ドレイン領域１１の主面に対し垂直な側壁を有し、上端がゲート電極３２の底部に接し、下端の位置がコラム絶縁領域２３ｆの下端の位置よりも浅いコラムゲート電極３４ｆが、それぞれ更に設けられている特徴は、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置とは異なる。第４の実施形態に係る絶縁ゲート型半導体装置においては、図２８に示すように、コラム絶縁領域２３ｆの下端部がＵ字型のコラム領域１６ｂの底部の領域を貫通して、コラム領域１６ｂの下端部より深い位置くまで延長されている特徴が、図２２に示した第３の実施形態に係る絶縁ゲート型半導体装置とは異なる。
コラム領域１６ｂとコラムゲート電極３４ｆに挟まれた部分のコラム絶縁領域２３ｆの厚さが、ゲート絶縁膜２２の厚さよりも厚い特徴は、第３の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００９０】
＜第４の実施形態の絶縁ゲート型半導体装置の動作＞
第４の実施形態に係る絶縁ゲート型半導体装置の動作は第３の実施形態に係る絶縁ゲート型半導体装置と同様であるが、第３の実施形態に係る絶縁ゲート型半導体装置と違うところは第４の実施形態に係る絶縁ゲート型半導体装置を導通状態、即ち、ソース電極３１を基準電位にし、ドレイン電極３３を負又は正に印加し、ゲーと電極３２と及びコラムゲート電極３４ｆに対し、ベース領域１３及びコラム領域１６ｂのそれぞれの閾値以上の電圧を印加することで、ゲート絶縁膜２２とベース領域１３の界面及びコラム領域１６ｂとコラム絶縁領域２３ｆの界面に反転層がそれぞれ形成され、電流の経路となる。これによって、コラム領域１６ｂにも電流経路が形成でき、第４の実施形態に係る絶縁ゲート型半導体装置のオン抵抗が低減する。又、第４の実施形態に係る絶縁ゲート型半導体装置によれば、低損失の絶縁ゲート型半導体装置を提供できる。
【００９１】
特に、図２８に示したように、ドリフト領域１２を介して互いに隣接する２つのコラム領域１６ｂの間隔（コラム領域間隔）をＷｎとしたときに、コラム領域１６ｂの底部とドレイン領域１１の上面との間の距離をＷｎ／２とすれば、ドレイン−ソース間に所定の電圧が印加され、互いに隣接するコラム領域１６ｂの間に挟まれたドリフト領域１２が完全空乏化する条件においては、それぞれのコラム領域１６ｂの底部のドリフト領域１２も完全空乏する。
【００９２】
即ち、コラム領域１６ｂの底部のドリフト領域１２も完全空乏化することにより、第４の実施形態に係る絶縁ゲート型半導体装置の耐圧が更に向上する。このように、第４の実施形態に係る絶縁ゲート型半導体装置によれば、高耐圧化を、第１〜第３の実施形態に係る絶縁ゲート型半導体装置の効果と同様なスイッチング損失の低減化、高速動作化と共に達成できるという顕著且つ有利な効果を奏することできる。特に、第４の実施形態に係る絶縁ゲート型半導体装置によれば、ゲート構造を構成するＵ溝５１の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能である点では、第１〜第３の実施形態に係る絶縁ゲート型半導体装置と同様である。
【００９３】
＜第４の実施形態の絶縁ゲート型半導体装置の製造方法＞
第４の実施形態に係る絶縁ゲート型半導体装置は、第３の実施形態に係る絶縁ゲート型半導体装置の製造方法と同様な手順で製造できる。ただ、イオン注入によって、コラム領域１６ｂを形成する場合は、イオン注入のビームの基板の面方位に対する角度を制御して、深いＵ溝５４の底部に注入されないようにする必要がある。
第４の実施形態に係る絶縁ゲート型半導体装置の製造方法によっても、低オン抵抗化、スイッチング損失の低減化、高速動作化及び高耐圧化が同時に可能な絶縁ゲート型半導体装置を、リーク電流が少なくなるようにして、簡単に製造できるという顕著且つ有利な効果を奏することが可能である。
【００９４】
（その他の実施形態）
上記のように、本発明は第１〜第４の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００９５】
既に述べた第１〜第４の実施形態の説明においては、便宜上、ドレイン領域１１が半導体基板であり、ドリフト領域１２が半導体基板の上に堆積されたエピタキシャル成長層であるとして説明したが例示に過ぎず、ドレイン領域１１が半導体基板である場合に限定されるものではない。例えば、図２９に示すように、特に高耐圧が要求される絶縁ゲート型半導体装置の場合は、ドリフト領域１２SUBを半導体基板で実現しても、ゲート構造を構成するＵ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能であるという顕著な効果を奏することが可能である。ドリフト領域１２SUBを半導体基板で形成した場合は、ドレイン領域１１Dを、ドリフト領域１２SUBの裏面から拡散した拡散層で実現してもよく、或いは、ドリフト領域１２SUBの裏面に不純物を添加しながらエピタキシャル成長するドーピングエピ層等の堆積層によって実現しても構わない。
【００９６】
又、説明の便宜上、第１〜第４の実施形態に係る絶縁ゲート型半導体装置の製造方法においては、コラム領域１６ａ，１６ｂ等をイオン注入で形成する場合で説明したが、イオン注入法を用いないで、コラム領域を埋め込みエピタキシー法や拡散法で形成してもよい。例えば、第２〜第４の実施形態で説明したＵ字型のコラム領域１６ｂの構造であれば、深いＵ溝の表面から気相からのドーピングや気相エピタキシャル成長をしてＵ字型のコラム領域を形成できる。
【００９７】
特に、コラム領域のドレイン領域の主面に対して垂直方向に測った深さが深い場合は、コラム領域１６ａ，１６ｂの形成に必要なイオン注入の加速電圧が高くなるので、気相からのドーピングや気相エピタキシャル成長によるコラム領域の形成する手法の方が、ダメージの問題等を考慮した場合、好ましい場合もある。又、第１の実施形態で説明したコラム領域１６ａの構造であっても、深いＵ溝の内部に不純物を添加しながら気相エピタキシャル成長して、ドーピングエピ層を深いＵ溝の内部を埋め込んで、コラム領域１６ａと同等な柱状若しくは板状のコラム領域を実現することが可能である。
【００９８】
既に述べた第１〜第４の実施形態の説明においては、便宜上、ゲート絶縁膜２２としてシリコン酸化膜（ＳｉＯ2膜）を用いる場合を例示的に説明したが、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴに限定されるものではなく、ゲート絶縁膜はシリコン酸化膜に限定されるものではない。例えば、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜をゲート絶縁膜に用いたＭＩＳ型のＦＥＴを本発明の絶縁ゲート型半導体装置とすることが可能である。シリコン窒化膜をゲート絶縁膜に用いる場合の等方性エッチングには、１６０℃の熱リン酸によるエッチングが利用できる。
【００９９】
更に、シリコン酸化膜とシリコン窒化膜との２層積層膜や、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜をゲート絶縁膜として用いたＭＩＳＦＥＴを、本発明の絶縁ゲート型半導体装置とすることが可能である。この点からは、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）等のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜等が本発明の絶縁ゲート型半導体装置に用いるゲート絶縁膜として使用することも可能である。
【０１００】
更に、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴやＭＩＳＦＥＴに限定されるものではなく、ＭＯＳ型やＭＩＳ型の静電誘導トランジスタ（ＳＩＴ）であっても構わない。そして、説明の便宜上、第１〜第４の実施形態の説明においては、電力用の絶縁ゲート型半導体装置の例として４Ｈ−ＳｉＣ基板をドレイン領域１１とする場合について説明したが、例示に過ぎない。ドレイン領域等に用いる原材料（母材）としてのＳｉＣ基板は、６Ｈ−ＳｉＣ基板でも、３Ｃ−ＳｉＣ基板等でも構わない。更に、電力用の絶縁ゲート型半導体装置を目的としない場合はＳｉＣ基板に限らず、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の他の半導体材料を、半導体基板やその上のエピタキシャル成長層として用いても構わない。
【０１０１】
一方、電力用の絶縁ゲート型半導体装置を目的とする場合は、絶縁ゲート型半導体装置の原材料としての半導体基板やその上のエピタキシャル成長層は、窒化ガリウム（ＧａＮ），ダイヤモンド（Ｃ）、酸化亜鉛（ＺｎＯ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）等のワイドバンドギャップ半導体材料が、それらの材料の物理定数から予測できる性能指数（ＦＯＭ）が大きくなるので好ましい。ワイドバンドギャップ半導体を絶縁ゲート型半導体装置の原材料やその上のエピタキシャル成長層として用いた場合は、高温の環境でも動作可能になる。
【０１０２】
又、本発明の絶縁ゲート型半導体装置の概念は、窒化ガリウムとアルミニウム窒化ガリウムとのヘテロ接合等をゲート構造に用いた高電子移動度トランジスタ（ＨＥＭＴ）に類似の構造の半導体装置をも、広義には含み得るものである。チャネルとして機能する半導体領域よりも禁制帯幅の広いワイドバンドギャップ半導体層とのヘテロ接合の組み合わせをゲート構造に用いた場合であっても、チャネルを構成する半導体領域よりも禁制帯幅の広いワイドバンドギャップ半導体層が、ゲート絶縁膜と類似な機能をなすので、第１〜第４の実施形態で説明した絶縁ゲート型半導体装置と等価な容量性の電圧駆動の動作をさせることができるからである。
【０１０３】
したがって、本発明の絶縁ゲート型半導体装置はＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＭＯＳＳＩＴ、ＭＩＳＳＩＴに限定されるものではなく、ＨＥＭＴ類似のヘテロ構造の絶縁ゲート構造を有するトランジスタにも適用可能である。更に、本発明の絶縁ゲート型半導体装置は、個別半導体素子（ディスクリートデバイス）に限定されるものではなく、集積回路や複合デバイスの一部に組み込まれる素子として用いても、Ｕ溝の幅に関係なく、互いにトレードオフ関係にある高耐圧化と低オン抵抗化が同時に実現可能であるという本発明の絶縁ゲート型半導体装置の特徴を失うことはない。
【０１０４】
更に、第１〜第４の実施形態の説明において、便宜上、ゲート電極３２やコラムゲート電極３４ｃ，３４ｆがｎ型ドープド・ポリシリコン膜である場合について例示的に説明したが、ゲート電極やコラムゲート電極等は、ｐ型ドープド・ポリシリコン膜で構成してもよい。又、本発明の絶縁ゲート型半導体装置のゲート電極やコラムゲート電極等は低抵抗の導電性材料であれば、他の半導体材料で構成してもよい。例えば、ｐ型若しくはｎ型の不純物を添加した多結晶ＳｉＣ、多結晶シリコンゲルマニウム（ＳｉＧｅ）等でもよい。更に、本発明の絶縁ゲート型半導体装置のゲート電極やコラムゲート電極等にはＡｌ、銅（Ｃｕ）、金（Ａｕ）、Ａｌ合金の合金材料、高融点金属、高融点金属のシリサイド等を用いることが可能で、ポリサイド等の高融点金属のシリサイド層と多結晶半導体層の複合構造をゲート電極やコラムゲート電極等に用いてもよい。
【０１０５】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１０６】
１１…ドレイン領域
１２…ドリフト領域
１３…ベース領域
１４…ソース領域
１５…ベースコンタクト領域
１６ａ，１６ｂ…コラム領域
１７…外周ウェル領域
１８…ウェルコンタクト領域
２１…層間絶縁膜
２２…ゲート絶縁膜
２３ａ，２３ｂ，２３ｃ，２３ｆ…コラム絶縁領域
２３ｄ…Ｕ溝絶縁膜
３１…ソース電極
３２…ゲート電極
３２ｐ…導電性膜
３３…ドレイン電極
３４ｃ，３４ｆ…コラムゲート電極
５１，５２，５４，５５…Ｕ溝
７１…ＳｉＯ2膜
７２…イオン注入された領域
７３，７４…犠牲酸化膜
７５ｄ，７５ｅ…犠牲層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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