(57)【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を生成するスイッチング出力回路と、
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、
クロック信号を生成するクロック信号生成回路と、
前記クロック信号の入力を受けてスロープ電圧を生成するスロープ電圧生成回路と、
前記クロック信号を遅延させてオン信号を生成する遅延回路と、
前記誤差電圧と前記スロープ電圧を比較してオフ信号を生成するＰＷＭ［pulse width modulation］コンパレータと、
前記オン信号と前記オフ信号の入力を受けてパルス幅変調信号を生成する論理回路と、
前記パルス幅変調信号の入力を受けて前記スイッチング出力回路の駆動信号を生成するスイッチ駆動回路と、
を有し、
前記遅延回路は、前記ＰＷＭコンパレータの内部遅延と同一ないしは同等の遅延を前記クロック信号に与えて前記オン信号を生成するものであって、前記ＰＷＭコンパレータとペア性を持つコンパレータを含み、前記クロック信号と所定の閾値電圧とを比較して前記オン信号を生成することを特徴とするスイッチング電源装置。
【請求項２】
前記エラーアンプの発振を防止する位相補償フィルタをさらに有することを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記論理回路は、前記オン信号をトリガとして前記パルス幅変調信号を第１論理レベルにセットし、前記オフ信号をトリガとして前記パルス幅変調信号を第２論理レベルにリセットするＲＳフリップフロップであることを特徴とする請求項１または請求項２に記載のスイッチング電源装置。
【請求項４】
前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、若しくは、反転型であることを特徴とする請求項１〜請求項３のいずれか一項に記載のスイッチング電源装置。
【請求項５】
請求項１〜請求項４のいずれか一項に記載のスイッチング電源装置と、
前記スイッチング電源装置から出力電圧の供給を受けて動作する負荷と、
を有することを特徴とする電子機器。
【請求項６】
前記負荷は、ＣＰＵ［central processing unit］であることを特徴とする請求項５に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
従来より、様々なアプリケーションの電源として、ＰＷＭ［pulse width modulation］駆動方式のスイッチング電源装置が広く一般的に利用されている。
【０００３】
ＰＷＭ駆動方式のスイッチング電源装置は、その電圧帰還ループを形成する回路要素として、一般に、出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、スロープ電圧を生成するスロープ電圧生成回路と、誤差電圧とスロープ電圧とを比較して出力トランジスタのオフタイミングを決定するＰＷＭコンパレータと、を有する。
【０００４】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４２７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のスイッチング電源装置では、スイッチング周波数が高くなるほどＰＷＭコンパレータの内部遅延によるデューティ制限が厳しくなり、出力電圧を下げることができなくなるという課題があった。
【０００７】
本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、ＰＷＭコンパレータの内部遅延によるデューティ制限を解消することのできるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されているスイッチング電源装置は、入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するエラーアンプと、クロック信号を生成するクロック信号生成回路と、前記クロック信号の入力を受けてスロープ電圧を生成するスロープ電圧生成回路と、前記クロック信号を遅延させてオン信号を生成する遅延回路と、前記誤差電圧と前記スロープ電圧を比較してオフ信号を生成するＰＷＭコンパレータと、前記オン信号と前記オフ信号の入力を受けてパルス幅変調信号を生成する論理回路と、前記パルス幅変調信号の入力を受けて前記スイッチング出力回路の駆動信号を生成するスイッチ駆動回路と、を有する構成（第１の構成）とされている。
【０００９】
なお、第１の構成から成るスイッチング電源装置において、前記遅延回路は、前記ＰＷＭコンパレータの内部遅延と同一ないしは同等の遅延を前記クロック信号に与えて前記オン信号を生成する構成（第２の構成）にするとよい。
【００１０】
また、第２の構成から成るスイッチング電源装置において、前記遅延回路は、前記ＰＷＭコンパレータとペア性を持つコンパレータを含み、前記クロック信号と所定の閾値電圧とを比較して前記オン信号を生成する構成（第３の構成）にするとよい。
【００１１】
また、第２の構成から成るスイッチング電源装置において、前記遅延回路は、前記クロック信号を鈍らせて遅延クロック信号を生成するフィルタと、前記遅延クロック信号の入力を受けて前記オン信号を生成する論理ゲートを含む構成（第４の構成）にするとよい。
【００１２】
また、第４の構成から成るスイッチング電源装置において、前記フィルタは、その時定数を調整するためのトリミング機能を備えている構成（第５の構成）にするとよい。
【００１３】
また、第１〜第５いずれかの構成から成るスイッチング電源装置は、前記エラーアンプの発振を防止する位相補償フィルタをさらに有する構成（第６の構成）にするとよい。
【００１４】
また、第１〜第６いずれかの構成から成るスイッチング電源装置において、前記論理回路は、前記オン信号をトリガとして前記パルス幅変調信号を第１論理レベルにセットし、前記オフ信号をトリガとして前記パルス幅変調信号を第２論理レベルにリセットするＲＳフリップフロップである構成（第７の構成）にするとよい。
【００１５】
また、第１〜第７いずれかの構成から成るスイッチング電源装置において、前記スイッチング出力回路は、降圧型、昇圧型、昇降圧型、若しくは、反転型である構成（第８の構成）にするとよい。
【００１６】
また、本明細書中に開示されている電子機器は、第１〜第８いずれかの構成から成るスイッチング電源装置と、前記スイッチング電源装置から出力電圧の供給を受けて動作する負荷と、を有する構成（第９の構成）とされている。
【００１７】
なお、第９の構成から成る電子機器において、前記負荷はＣＰＵ［central processing unit］である構成（第１０の構成）にするとよい。
【発明の効果】
【００１８】
本明細書中に開示されているスイッチング電源装置によれば、ＰＷＭコンパレータの内部遅延によるデューティ制限を解消することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】スイッチング電源装置の一構成例を示すブロック図
【図２】パルス幅変調制御の第１例を示すタイミングチャート
【図３】パルス幅変調制御の第２例を示すタイミングチャート
【図４】パルス幅変調制御の第３例を示すタイミングチャート
【図５】パルス幅変調制御の第４例を示すタイミングチャート
【図６】遅延回路Ｘの第１構成例を示す図
【図７】遅延回路Ｘの第２構成例を示す図
【図８】クロック遅延動作の一例を示すタイミングチャート
【図９】スイッチング電源装置を搭載したデスクトップパソコンの外観図
【発明を実施するための形態】
【００２０】
＜スイッチング電源装置＞
図１は、スイッチング電源装置の一構成例を示すブロック図である。本構成例のスイッチング電源装置１００は、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成して不図示の負荷（ＣＰＵなど）に供給するＰＷＭ駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、エラーアンプ１３０と、位相補償フィルタ１４０と、クロック信号生成回路１５０と、スロープ電圧生成回路１６０と、ＰＷＭコンパレータ１７０と、論理回路１８０と、スイッチ駆動回路１９０と、遅延回路Ｘと、を有する。なお、スイッチング電源装置１００には、上記した回路要素のほか、その他の保護回路（低入力誤動作防止回路や温度保護回路など）を適宜組み込んでも構わない。
【００２１】
スイッチング出力回路１１０は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、出力インダクタ１１３と、出力キャパシタ１１４と、を含む。
【００２２】
出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１１のドレインは、出力インダクタ１１３の第１端に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。
【００２３】
同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１２のソースは、接地端（接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力インダクタ１１３の第１端に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。
【００２４】
出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、出力インダクタ１１３の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
【００２５】
出力インダクタ１１３と出力キャパシタ１１４は、スイッチ電圧Ｖｓｗを整流ないし平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ１１３の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。出力インダクタ１１３の第２端と出力キャパシタ１１４の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。出力キャパシタ１１４の第２端は、接地端に接続されている。
【００２６】
なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、同期整流トランジスタ１１２に代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。
【００２７】
また、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。
【００２８】
帰還電圧生成回路１２０は、出力電圧Ｖｏの印加端と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがエラーアンプ１３０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧Ｖｏをエラーアンプ１３０に直接入力しても構わない。
【００２９】
エラーアンプ１３０は、反転入力端（−）に印加される帰還電圧Ｖｆｂと非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。
【００３０】
位相補償フィルタ１４０は、誤差電圧Ｖ１の印加端と接地端との間に直列接続された抵抗１４１とキャパシタ１４２を含み、誤差電圧Ｖ１の位相を補償してエラーアンプ１３０の発振を防止する。
【００３１】
クロック信号生成回路１５０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるクロック信号Ｓ０を生成する。
【００３２】
スロープ電圧生成回路１６０は、クロック信号Ｓ０とオフ信号Ｓ２の入力を受けて三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。スロープ電圧Ｖ２は、クロック信号Ｓ０の立下りエッジをトリガとして上昇を開始し、オフ信号Ｓ２の立上りエッジをトリガとしてゼロ値にリセットされる。
【００３３】
ＰＷＭコンパレータ１７０は、反転入力端（−）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高いときにハイレベルとなる。
【００３４】
論理回路１８０は、セット端（Ｓ）に入力されるオン信号Ｓ１とリセット端（Ｒ）に入力されるオフ信号Ｓ２に応じてパルス幅変調信号Ｓ３（以下ＰＷＭ信号Ｓ３と呼ぶ）を生成するＲＳフリップフロップである。ＰＷＭ信号Ｓ３は、オン信号Ｓ１の立下りエッジでハイレベルにセットされ、オフ信号Ｓ２の立上りエッジでローレベルにリセットされる。
【００３５】
スイッチ駆動回路１９０は、ＰＷＭ信号Ｓ３の入力を受けて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２（スイッチング出力回路１１０の駆動信号に相当）を生成する。上側ゲート信号Ｇ１と下側ゲート信号Ｇ２は、基本的に、ＰＷＭ信号Ｓ３がハイレベルであるときにローレベルとなり、ＰＷＭ信号Ｓ３がローレベルであるときにハイレベルとなる。
【００３６】
遅延回路Ｘは、クロック信号Ｓ０を遅延させてオン信号Ｓ１を生成する。より具体的に述べると、遅延回路Ｘは、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡと同一ないしは同等の遅延ＴｄＢをクロック信号Ｓ０に与えてオン信号Ｓ１を生成する。
【００３７】
＜パルス幅変調制御＞
以下では、遅延回路Ｘの導入意義を明示するために、まずは図２〜図４を参照しながら遅延回路Ｘを導入していない場合（クロック信号Ｓ０をオン信号Ｓ１として論理回路１８０に直接入力する場合）のパルス幅変調制御について説明を行い、次いで図５を参照しながら遅延回路Ｘを導入した場合のパルス幅変調制御について説明を行う。
【００３８】
図２は、パルス幅変調制御の第１例を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０（＝オン信号Ｓ１）、誤差電圧Ｖ１及びスロープ電圧Ｖ２、オフ信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図の第１例では、ＰＷＭコンパレータ１７０に何ら内部遅延ＴｄＡがなく、遅延回路Ｘの導入が必要とならない理想状態での挙動が描写されている。
【００３９】
時刻ｔ１１において、クロック信号Ｓ０がローレベルに立ち下げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。また、時刻ｔ１１において、クロック信号Ｓ０がローレベルに立ち下げられると、スロープ電圧Ｖ２が所定の傾きを持って上昇し始める。
【００４０】
時刻ｔ１２において、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなり、オフ信号Ｓ２が遅滞なくハイレベルに立ち上げられると、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。また、時刻ｔ１２においてオフ信号Ｓ２がハイレベルに立ち上げられると、スロープ電圧Ｖ２が速やかに放電される。
【００４１】
上記のパルス幅変調制御により、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ１（出力トランジスタ１１１のオン期間）は、誤差電圧Ｖ１が高いほど長くなり、誤差電圧Ｖ１が低いほど短くなる。すなわち、ＰＷＭ信号Ｓ３のデューティＤ（＝Ｔｏｎ１／Ｔ）は、誤差電圧Ｖ１が高いほど大きくなり、誤差電圧Ｖ１が低いほど小さくなる。
【００４２】
なお、クロック信号Ｓ０が再びハイレベルに立ち上げられる時刻ｔ１３以降も、上記と同様のパルス幅変調制御が繰り返されることにより、スイッチング出力回路１１０の出力トランジスタ１１１と同期整流トランジスタ１１２が周期的にオン／オフされて所望の出力電圧Ｖｏが生成される。
【００４３】
図３は、パルス幅変調制御の第２例を示すタイミングチャートであり、先の図２と同じく、上から順番に、クロック信号Ｓ０（＝オン信号Ｓ１）、誤差電圧Ｖ１及びスロープ電圧Ｖ２、オフ信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図の第２例では、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡが存在する非理想状態において、遅延回路Ｘが未導入である場合の挙動が描写されている。
【００４４】
時刻ｔ２１において、クロック信号Ｓ０がローレベルに立ち下げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。また、時刻ｔ２１において、クロック信号Ｓ０がローレベルに立ち下げられると、スロープ電圧Ｖ２が所定の傾きを持って上昇し始める。ここまでは、先の第１例（図２）と全く同様である。
【００４５】
時刻ｔ２２において、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなったとき、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡがなければ、オフ信号Ｓ２が遅滞なくハイレベルに立ち上がり、ＰＷＭ信号Ｓ３がローレベルにリセットされる（破線を参照）。しかしながら、現実のＰＷＭコンパレータ１７０には内部遅延ＴｄＡがある。従って、時刻ｔ２２の時点では、オフ信号Ｓ２がハイレベルに立ち上がらず、ＰＷＭ信号Ｓ３のハイレベル期間が継続される。
【００４６】
時刻ｔ２３において、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡが経過すると、オフ信号Ｓ２がようやくハイレベルに立ち上がり、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。また、時刻ｔ２３においてオフ信号Ｓ２がハイレベルに立ち上げられると、スロープ電圧Ｖ２が速やかに放電される。
【００４７】
なお、クロック信号Ｓ０が再びハイレベルに立ち上げられる時刻ｔ２４以降も、上記と同様のパルス幅変調制御が繰り返される。
【００４８】
このように、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡが存在する場合、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ２は、内部遅延ＴｄＡが存在しない場合のハイレベル期間Ｔｏｎ１と比べて、内部遅延ＴｄＡの分だけ長くなる（Ｔｏｎ２＝Ｔｏｎ１＋ＴｄＡ）。従って、ＰＷＭ信号Ｓ３のデューティＤ（＝Ｔｏｎ２／Ｔ）が本来より大きくなるので、出力電圧Ｖｏが所望値よりも高くなってしまう。
【００４９】
図４は、パルス幅変調制御の第３例を示すタイミングチャートであり、先の図２ないし図３と同じく、上から順番に、クロック信号Ｓ０（＝オン信号Ｓ１）、誤差電圧Ｖ１及びスロープ電圧Ｖ２、オフ信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図の第３例では、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡが存在する非理想状態において、遅延回路Ｘが未導入であり、かつ、先の第２例よりも誤差電圧Ｖ１が低下したときの挙動が描写されている。
【００５０】
時刻ｔ３１〜時刻ｔ３４の挙動は、基本的に、先の時刻ｔ２１〜ｔ２４（図３を参照）と同様である。すなわち、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡが存在する場合、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ２は、内部遅延ＴｄＡが存在しない場合のハイレベル期間Ｔｏｎ１と比べて内部遅延ＴｄＡの分だけ長くなり、延いては、ＰＷＭ信号Ｓ３のデューティＤが本来よりも大きくなる。
【００５１】
なお、誤差電圧Ｖ１が低下するほど、誤差電圧Ｖ１とスロープ電圧Ｖ２とのクロスタイミングが早まるので、ハイレベル期間Ｔｏｎ２は短くなる。ただし、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡは常に一定なので、誤差電圧Ｖ１とスロープ電圧Ｖ２とのクロスタイミングがどれだけ早まっても、ハイレベル期間Ｔｏｎ２が内部遅延ＴｄＡよりも短くなることはない。すなわち、内部遅延ＴｄＡが存在する限り、デューティＤの最低値が内部遅延ＴｄＡにより制限されてしまうので、出力電圧Ｖｏを下げることができなくなる。
【００５２】
特に、クロック信号Ｓ０のスイッチング周波数ｆｓｗを高めた場合には、周期Ｔが短くなり、延いては、出力電圧Ｖｏを所望値に合わせ込むためのハイレベル期間Ｔｏｎ２が短くなるので、上記の課題が顕在化する。
【００５３】
図５は、パルス幅変調制御の第４例を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０、オン信号Ｓ１、誤差電圧Ｖ１及びスロープ電圧Ｖ２、オフ信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図の第４例では、ＰＷＭコンパレータ１７０に内部遅延ＴｄＡが存在する非理想状態において、遅延回路Ｘが導入されている場合の挙動が描写されている。
【００５４】
時刻ｔ４１において、クロック信号Ｓ０がローレベルに立ち下げられると、スロープ電圧Ｖ２が所定の傾きを持って上昇し始める。一方、クロック信号Ｓ０に遅延ＴｄＢを与えたオン信号Ｓ１は、未だローレベルに立ち下げられないので、ＰＷＭ信号Ｓ３はローレベルに維持されたままとなる（破線を参照）。
【００５５】
時刻ｔ４２において、オン信号Ｓ１がローレベルに立ち下げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。
【００５６】
時刻ｔ４３において、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなっているが、ＰＷＭコンパレータ１７０には内部遅延ＴｄＡがあるので、オフ信号Ｓ２がハイレベルに立ち上がらず、ＰＷＭ信号Ｓ３のハイレベル期間が継続される。
【００５７】
時刻ｔ４４において、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡが経過すると、オフ信号Ｓ２がようやくハイレベルに立ち上がり、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。また、時刻ｔ４４においてオフ信号Ｓ２がハイレベルに立ち上げられると、スロープ電圧Ｖ２が速やかに放電される。
【００５８】
なお、クロック信号Ｓ０が再びハイレベルに立ち上げられる時刻ｔ４５以降も、上記と同様のパルス幅変調制御が繰り返される。
【００５９】
上記したように、遅延回路Ｘの導入により、ＰＷＭ信号Ｓ３の立上りタイミングは、先出の第２例（図３）ないし第３例（図４）と比べて、遅延ＴｄＢだけ遅れたものとなる。すなわち、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ３は、遅延回路Ｘの未導入時におけるハイレベル期間Ｔｏｎ２（＝Ｔｏｎ１＋ＴｄＡ）から遅延ＴｄＢを差し引いた長さ（＝Ｔｏｎ１＋ＴｄＡ−ＴｄＢ）となる。
【００６０】
従って、内部遅延ＴｄＡを遅延ＴｄＢによりキャンセルすることができるので、内部遅延ＴｄＡによるデューティ制限を解消し、出力電圧Ｖｏを引き下げることが可能となる。
【００６１】
＜遅延回路＞
図６は、遅延回路Ｘの第１構成例を示す図である。本構成例の遅延回路Ｘは、コンパレータＸ１０を含む。コンパレータＸ１０は、非反転入力端（＋）に入力されるクロック信号Ｓ０と反転入力端（−）に入力される所定の閾値電圧Ｖｔｈとを比較してオン信号Ｓ１を生成する。オン信号Ｓ１は、クロック信号Ｓ０が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、クロック信号Ｓ０が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。
【００６２】
ここで、コンパレータＸ１０は、ＰＷＭコンパレータ１７０とペア性を持つように形成されている。従って、コンパレータＸ１０の内部遅延ＴｄＢは、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡと同一ないし同等となる。その結果、内部遅延ＴｄＡを内部遅延ＴｄＢによって過不足なく相殺することができるので、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ３（図５を参照）を理想状態でのハイレベル期間Ｔｏｎ１（図１を参照）に合わせ込むことが可能となる。
【００６３】
図７は、遅延回路Ｘの第２構成例を示す図である。本構成例の遅延回路Ｘは、抵抗Ｘ２１と、キャパシタＸ２２と、ＯＲゲートＸ２３と、を含む。
【００６４】
抵抗Ｘ２１とキャパシタＸ２２は、クロック信号Ｓ０を所定の時定数τで鈍らせることにより遅延クロック信号Ｓ０ｄを生成するＲＣフィルタとして機能する。
【００６５】
ＯＲゲートＸ２３は、クロック信号Ｓ０と遅延クロック信号Ｓ０ｄとの論理和演算を行うことによりオン信号Ｓ１を生成する。オン信号Ｓ１は、クロック信号Ｓ０と遅延クロック信号Ｓ０ｄのいずれか一方がハイレベルであるときにハイレベルとなり、クロック信号Ｓ０と遅延クロック信号Ｓ０ｄの双方がローレベルであるときにローレベルとなる。
【００６６】
図８は、クロック遅延動作の一例を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０（実線）及び遅延クロック信号Ｓ０ｄ（破線）、並びに、オン信号Ｓ１が描写されている。
【００６７】
時刻ｔ５１において、クロック信号Ｓ０がハイレベルに立ち上げられると、遅延クロック信号Ｓ０ｄが所定の時定数τで緩やかに上昇し始める。なお、遅延クロック信号Ｓ０ｄがＯＲゲートＸ２３の閾値電圧Ｖｔｈ（Ｘ２３）よりも低い間、ＯＲゲートＸ２３では、遅延クロック信号Ｓ０ｄがローレベルであると認識される。ただし、クロック信号Ｓ０はハイレベルに立ち上がっているので、オン信号Ｓ１も遅滞なくハイレベルに立ち上がる。
【００６８】
時刻ｔ５２において、遅延クロック信号Ｓ０ｄが閾値電圧Ｖｔｈ（Ｘ２３）よりも高くなると、ＯＲゲートＸ２３では、遅延クロック信号Ｓ０ｄがハイレベルであると認識される。この時点では、クロック信号Ｓ０と遅延クロック信号Ｓ０ｄの双方がハイレベルとなるので、オン信号Ｓ１はハイレベルに維持される。
【００６９】
時刻ｔ５３において、クロック信号Ｓ０がローレベルに立ち下げられると、遅延クロック信号Ｓ０ｄが所定の時定数τで緩やかに低下し始める。なお、遅延クロック信号Ｓ０ｄが閾値電圧Ｖｔｈ（Ｘ２３）よりも高い間、ＯＲゲートＸ２３では、遅延クロック信号Ｓ０ｄがハイレベルであると認識される。従って、クロック信号Ｓ０がローレベルに立ち下げられた後も、オン信号Ｓ１はハイレベルに維持される。
【００７０】
時刻ｔ５４において、遅延クロック信号Ｓ０ｄが閾値電圧Ｖｔｈ（Ｘ２３）よりも低くなると、ＯＲゲートＸ２３では、遅延クロック信号Ｓ０ｄがローレベルであると認識される。この時点では、クロック信号Ｓ０と遅延クロック信号Ｓ０ｄの双方がローレベルとなるので、オン信号Ｓ１はローレベルに立ち下がる。
【００７１】
すなわち、時刻ｔ５３でクロック信号Ｓ０がローレベルに立ち下げられてから、時刻ｔ５４でオン信号Ｓ１がローレベルに立ち下げられるまで、ＲＣフィルタの時定数τに応じた遅延ＴｄＢが与えられたことになる。
【００７２】
このような構成とすることにより、２つのコンパレータ（ＰＷＭコンパレータ１７０とコンパレータＸ１０）を必要とする第１構成例（図６）と比べて、遅延回路Ｘの回路規模を縮小することが可能となる。
【００７３】
なお、ＲＣフィルタ（抵抗Ｘ２１及びキャパシタＸ２２）は、その時定数τを調整するためのトリミング機能を備えていることが望ましい。このような構成とすることにより、ＰＷＭコンパレータ１７０の内部遅延ＴｄＡと遅延回路Ｘの遅延ＴｄＢとを合わせ込むことが可能となる。
【００７４】
また、図７の第２構成例では、オン信号Ｓ１を生成するための論理ゲートとして、ＯＲゲートＸ２３を用いたが、論理ゲートの種類はこれに限定されるものではない。例えば、クロック信号Ｓ０の立上りタイミングとオン信号Ｓ１の立上りタイミングを一致させる必要がなければ、ＯＲゲートＸ２３に代えて、遅延クロック信号Ｓ０ｄの入力を受けてオン信号Ｓ１を出力するシュミットバッファなどを用いることも可能である。
【００７５】
＜パソコンへの適用＞
図９は、スイッチング電源装置１００を搭載したパソコンの外観図である。本構成例のパソコン２００は、本体ケース２１０と、液晶モニタ２２０と、キーボード２３０と、マウス２４０と、を有する。
【００７６】
本体ケース２１０には、ＣＰＵ２１１、メモリ２１２、光学ドライブ２１３、及び、ハードディスクドライブ２１４のほか、スイッチング電源装置１００が収納されている。
【００７７】
ＣＰＵ２１１は、ハードディスクドライブ２１４に格納されたオペレーティングシステムや各種のアプリケーションプログラムを実行することにより、パソコン２００の動作を統括的に制御する。
【００７８】
メモリ２１２は、ＣＰＵ２１１の作業領域（例えばプログラムの実行に際してタスクデータを格納する領域）として利用される。
【００７９】
光学ドライブ２１３は、光ディスクのリード／ライトを行う。光ディスクとしては、ＣＤ［compact disc］、ＤＶＤ［digital versatile disc］、及び、ＢＤ［Blu-ray（登録商標） disc］などを挙げることができる。
【００８０】
ハードディスクドライブ２１４は、筐体内に密閉された磁気ディスクを用いてプログラムやデータを不揮発的に格納する大容量補助記憶装置の一つである。
【００８１】
液晶モニタ２２０は、ＣＰＵ２１１からの指示に基づいて映像を出力する。
【００８２】
キーボード２３０及びマウス２４０は、ユーザの操作を受け付けるヒューマンインタフェイスデバイスの一つである。
【００８３】
上記構成から成るパソコン２００の電源手段として、先のスイッチング電源装置１００を用いれば、スイッチング周波数ｆｓｗを高めてもデューティ制限の問題が生じ難い。従って、例えばＣＰＵ２１１のスリープ機能により負荷が極めて小さくなった場合であっても出力電圧Ｖｏを所望値に維持することが可能となる。
【００８４】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００８５】
本明細書中に開示されている発明は、スイッチング電源装置全般（例えば、スイッチング周波数の高いＣＰＵ用電源）に利用することが可能である。
【符号の説明】
【００８６】
１００    スイッチング電源装置
１１０    スイッチング出力回路
１１１    出力トランジスタ
１１２    同期整流トランジスタ
１１３    出力インダクタ
１１４    出力キャパシタ
１２０    帰還電圧生成回路
１２１、１２２    抵抗
１３０    エラーアンプ
１４０    位相補償フィルタ
１４１    抵抗
１４２    キャパシタ
１５０    クロック信号生成回路
１６０    スロープ電圧生成回路
１７０    ＰＷＭコンパレータ
１８０    論理回路（ＲＳフリップフロップ）
１９０    スイッチ駆動回路
Ｘ    遅延回路
Ｘ１０    コンパレータ
Ｘ２１    抵抗
Ｘ２２    キャパシタ
Ｘ２３    ＯＲゲート
２００    パソコン
２１０    本体ケース
２１１    中央演算処理装置
２１２    メモリ
２１３    光学ドライブ
２１４    ハードディスクドライブ
２２０    液晶モニタ
２３０    キーボード
２４０    マウス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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