(57)【特許請求の範囲】
【請求項１】
並列接続された複数の半導体素子と、
前記半導体素子の電流制御端子に電気的に接続される磁気抵抗素子と、を備え、
前記磁気抵抗素子は、前記複数の半導体素子の２つの半導体素子間であって、当該２つの半導体素子の流れる電流によって生じる磁束が互いに打ち消される位置に配置され、
さらに前記磁気抵抗素子は、前記２つの半導体素子の流れる電流量に偏りが生じた場合に、当該偏りを抑制する方向に抵抗を変化させるインバータ回路。
【請求項２】
請求項１に記載されたインバータ回路であって、
前記磁気抵抗素子が配置される位置は、磁束が正方向あるいは負方向にどちらか一方にオフセット値を持つ位置に配置されるインバータ回路。
【請求項３】
請求項１または２に記載されたインバータ回路であって、
前記磁気抵抗素子が配置される位置は、前記複数の半導体素子を配置した最大外周よりも外側に配置されるインバータ回路。
【請求項４】
請求項１または２に記載されたインバータ回路であって、
前記磁気抵抗素子は、少なくとも１つが固定抵抗であるインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子とダイオードとの並列接続回路を複数用いた電力変換装置に関する。
【背景技術】
【０００２】
近年、風力発電、太陽光発電設備および車載用モータ等の動力回路の駆動回路として必須である直流電源から交流を発生させる為に用いられる電力変換装置では、発電規模の増大や動力装置の高出力化によって大電流に対応したものが求められている。【０００３】
しかし、それらの電力変換装置を発電装置や動力駆動装置の近傍に設置することで動力装置等を高効率動作させることが可能なことから、これらの小型・軽量化要求も高まっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2014-187790号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
小型軽量、低損失となる電力変換装置を提供する為には、パワー半導体素子に用いられるスイッチング素子の低損失化させることが課題となる。
【課題を解決するための手段】
【０００６】
本発明に係るインバータ回路は、並列接続された複数の半導体素子と、前記半導体素子の電流制御端子に電気的に接続される磁気抵抗素子と、を備え、前記磁気抵抗素子は、前記複数の半導体素子の２つの半導体素子間であって、当該２つの半導体素子の流れる電流によって生じる磁束が互いに打ち消される位置に配置され、さらに前記磁気抵抗素子は、前記２つの半導体素子の流れる電流量に偏りが生じた場合に、当該偏りを抑制する方向に抵抗を変化させる。
【発明の効果】
【０００７】
本発明によれば、多並列接続されたスイッチング素子で発生する熱的及び電気的不均一動作を低減することができる。また、多並列接続されたスイッチング素子の一部に電流が集中することで起きる破壊や信頼性の低下を抑制することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態であるインバータ回路の構成を示す図である。
【図２】本発明のインバータ回路の電流の流れと磁界の発生例を示す図である。
【図３】本発明の第２実施形態であるインバータ回路の構成を示す図である。
【図４】本発明の第３実施形態であるインバータ回路の構成を示す図である。
【図５】本発明の第４実施形態であるインバータ回路の構成を示す図である。
【図６】本発明の第５実施形態であるインバータ回路の構成を示す図である。
【図７】本発明の第６実施形態であるインバータ回路の構成を示す図である。
【図８】従来のインバータ回路の構成を示す図である。
【図９】本発明の磁気抵抗素子の位置オフセットと磁界の関係を示す図である。
【図１０】本発明のインバータ回路での第1の効果を示す図である。
【図１１】本発明のインバータ回路での第２の効果を示す図である。
【発明を実施するための形態】
【０００９】
まず本発明の実施形態に用いられる原理について説明する。
【００１０】
本実施形態は、スイッチング素子とダイオード等のパワー半導体素子に設けられている両面の電極に、一対の回路配線導体を接合し、それぞれに放熱フィンを配置して冷却する両面冷却型パワーモジュールやそれを用いたインバータ装置に関し、特に、パワー半導体スイッチング素子及びそれに並列に接続されるダイオードにＳｉＣやＧａＮなどのワイドバンドギャップ半導体で構成されたＭＯＳ‐ＦＥＴやショットキバリアダイオード（ＳＢＤ）を用いたインバータ回路に関する。
【００１１】
電力変換装置のインバータ回路で使用されているSi-IGBT、Si-MOSFET、SiC-MOSFET、GaN-FET等のスイッチング素子およびSiダイオード、SiCダイオード、GaNダイオード等のリカバリー素子の損失は、大電流化により増加する。このスイッチング素子等の損失増加に伴い発熱が増加することで放熱設備が大規模になり、電力変換装置全体の小型・軽量化が困難となる。そこで、インバータ回路で使用されるスイッチング素子およびリカバリー素子等のパワー半導体の低損失化が重要となっている。
【００１２】
スイッチング素子の低損失化を行うには、高耐圧化が可能なワイドバンドギャップ半導体で構成されたSiC-MOSFET、GaN-FET等を使用することで損失を少なくすることが可能である。更にSiC-MOSFET、GaN-FET等のワイドバンドギャップ半導体で構成された低導通損で高速動作可能なスイッチング素子を用いることで、低スイッチング損失を保ちつつスイッチング速度（ターンオン速度）の高速化(高周波化)が可能になる。
【００１３】
リカバリー素子の低損失化においてもスイッチング素子の低損失化に次ぐウエイトを占める為、これらを改善することが低損失化における重要課題となる。また、スイッチング素子以外の各周辺回路も高速化(高周波化)により小型化可能となる。
【００１４】
SiC、GaNで構成されるMOSFETやダイオードの作成技術は、現状で4〜6インチ程度のウエハによるものが主でありSi-IGBT等に比べ小さい。更にSiC、GaNでのスイッチング素子の作成では、歩留りが低くチップサイズの大きい大電流容量の素子を作成することは困難となっている。このため大電流に対応するには、必然的に小面積の小チップ素子を多並列接続し電流容量を上げる必要がある。
【００１５】
先に述べたように大電流容量を実現するためには、多くの小チップ素子を並列接続する必要があり、実装面積が大チップ素子に比べて大きくなる。この実装面積を最小とするには小チップ素子をマトリクス状に配置し実装されることが多いが、発生する熱の関係や実装の関係から各チップ間のスペースを取ることや、マトリクス状以外の配置を用いることもある。このように小チップ素子をマトリクス状等に配置し多並列接続されたものが1個の大チップ素子と等価となりインバータ回路の高電圧側及び低電圧側の双方に使用され、スイッチング動作が行われる。
【００１６】
このマトリクス状等に多並列接続された小チップのスイッチング素子をスイッチング動作させた場合に、各スイッチング素子の電気特性が均一であった場合においても大電流が流れる主配線上のインダクタンスが各スイッチング素子から見込んだ場合には異なることが多い。また、各スイッチング素子が実装される配置位置によっては損失によって発生する熱の影響を受ける度合いが異なることで電気特性も異なったものとなる。更には、各スイッチング素子のON・OFFを制御するゲート駆動信号の波形も各スイッチング素子が実装される配置位置によって左右されることが多い。このように多並列接続された小チップのスイッチング素子をスイッチング動作させた場合には、各スイッチング素子の電流値が様々な要因により均一化されず、多並列接続された一部のスイッチング素子への電流流入が許容電流を越える電流値になり、スイッチング素子信頼性を極端に低下させる等の課題がある。
【００１７】
GaNやSiC等のワイドバンドギャップ素子をインバータ回路のスイッチング素子やリカバリ素子に用いた場合、Si系のIGBT、FWD等のスイッチング素子と比較しスイッチング損失が極めて低いことから、Si系のIGBT及びFWDで構成されたインバータ回路でのスイッチング周波数に比べ5〜10倍程度の高い周波数で使用可能である。
【００１８】
スイッチング周波数が高周波化されることでインバータ回路周辺に付加されるキャパシタやリアクトル等が小型化可能となることから多くのインバータ回路で高周波化への対応が進められている。例えば車載用インバータの場合には、キャパシタやリアクトルが小型化されることで車重の軽量化による航続距離の長距離化や居住スペースが広がる等の利点がある。
【００１９】
しかしワイドバンドギャップ素子をスイッチング素子やリカバリ素子に用いた場合には、スイッチング周波数の高周波化によって、多並列接続された各々の小チップ素子に流れる電流が不均一となる傾向が極めて高くなる。これは、小チップのスイッチング素子を多並列接続した場合、各スイッチング素子の電気特性が均一であった場合においても大電流が流れる主配線上のインダクタンスが各スイッチング素子から見込んだ場合には異なることや、各スイッチング素子が実装される配置位置によっては損失によって発生する熱の影響を受ける度合いが異なることで電気特性も異なったものとなる。
【００２０】
更には、各スイッチング素子のON・OFFを制御するゲート駆動信号の波形も各スイッチング素子が実装される配置位置によって左右されることが多い為、多並列接続された小チップのスイッチング素子の電流値が均一化されにくい。特に各スイッチング素子の電気特性の中でもスイッチング時のON・OFF時、つまり電流の立ち上り時や立ち下がり時における各スイッチング素子の電流値の差分の絶対量が極端に大きくなる。
【００２１】
これを均一化する為に、各スイッチング素子の駆動回路が有する抵抗を磁気抵抗素子に置き換える、または抵抗及び磁気抵抗素子で構成し、各スイッチング素子の電流値に応じ磁気抵抗素子の抵抗値が変化することで電流量を均一化するように動作する。これにより電流の均一性が保たれる。これらにより多並列接続されたスイッチング素子が電気的にかつ熱的に均一動作可能となる。
【００２２】
以下、図面を参照して、本発明を実施するための形態（以下、実施形態という）であるインバータ回路の基本的構成を、図1を用いて説明し、次に本実施形態の特徴構成について各図で説明する。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。
（実施例１）
図1は、本発明の第１実施形態であるインバータ回路の構成を示す等価回路図である。インバータ回路は、ゲート駆動回路101、直流電源102、キャパシタ103、スイッチング素子104aないし104d、第１ゲート抵抗105a及び105b、磁気抵抗素子106a及び106b、固定抵抗107a及び107b、リカバリ素子108a及び108b、負荷109にて構成されている。
【００２３】
図１において、スイッチング上アーム部は、スイッチング素子104a及び104bの2並列接続とリカバリ素子108aの並列接続で構成されている。また、スイッチング下アーム部は、スイッチング素子104c及び104dの2並列接続とリカバリ素子108bの並列接続されている。これらスイッチング上下アーム部に用いられている2並列接続されたスイッチング素子104a及び104bとスイッチング素子104c及び104dに接続されたゲート抵抗はどちらか一方が固定抵抗107a及び107bであり、その残りが磁気抵抗素子106a及び106bである。
【００２４】
磁気抵抗素子106a,106bは2並列接続されたスイッチング素子104a,104bおよびスイッチング素子104c,104dの間に配置される。図２に示す両面電極のような実装の場合、上部電極201、下部電極202、スイッチング素子203で構成されており、電流205が下部電極202から上部電極201に流れた場合、電流205の周りに磁界204が発生する。2並列接続されたスイッチング素子203の中間点では、各々の電流205が等しい場合、発生した各磁界204の方向が互いに逆方向であるため打消され磁界は発生しない。この磁界が打消される位置に磁気抵抗素子を配置することで双方のスイッチング素子203の電流値が同等の場合には磁気抵抗素子の抵抗値に変化が生じない。しかしスイッチング素子203の電流値が異なる場合には打消されていた磁界のバランスが崩れ磁界が発生し磁気抵抗素子の抵抗値が変化する。このような並列接続されたスイッチング素子203の各電流値のアンバランスにより発生する磁界磁気抵抗素子の抵抗変化をゲート駆動回路に用いることでスイッチング素子203の各電流値電流がバランスする。
【００２５】
図１のスイッチング素子104a,104bの2並列接続とリカバリ素子108aの並列接続で構成されたスイッチング上アーム部では、スイッチング素子104aのゲート抵抗として磁気抵抗素子106aを使用しており、スイッチング素子104bのゲート抵抗として固定抵抗107aが用いられている。ここで、スイッチング素子104aの電流値がスイッチング素子104bよりも増加した場合を考えると、スイッチング素子104aの電流値の増分により発生する磁界により磁気抵抗素子106aの抵抗値が増加する。この抵抗値の増加によりスイッチング素子104aのON時に流れる電流が抑制されることで電流値が減りスイッチング素子104bに流れる電流と同等値になるまで電流抑制作用は継続し、電流値が一致した状態で安定化する。このように本実施例に示した回路を用いることで、多並列接続されたスイッチング素子の各電流が異なるような現象が発生した場合においても極めて安定したインバータ回路の動作が可能となる。
【００２６】
尚、本実施例ではスイッチング素子が2並列接続されたもので説明を行っているが、それ以上の多並列接続であっても同様の動作をする。
（実施例２）
図３は、本発明の第２実施形態であるインバータ回路の構成を示す実装図である。本図では、並列接続されるスイッチング素子とゲート駆動部のみを用い説明を行う。ゲート駆動回路301、第１ゲート抵抗302a、固定抵抗302b、磁気抵抗素子303、スイッチング素子304a,304b、磁界305により構成されたスイッチング素子並列接続部のスイッチング素子304a,304bには図の奥方向から手前方向に電流が流れている。この電流により磁界305が各々発生する。スイッチング素子304a,304bの周りに発生した各々の磁界305は、スイッチング素子304a,304bから等距離の位置で、かつ同電流値であれば打消される。この位置に磁気抵抗素子303を配置することでスイッチング素子304a,304bの電流値差を磁気抵抗素子303の抵抗値変化として捉える事が可能となる。
【００２７】
図３においてスイッチング素子304bの電流値がスイッチング素子304aの電流値より増加した場合、スイッチング素子304bの周りの磁界305が増加することで打消されていた磁界が値を持つことになり磁気抵抗素子303の抵抗値を増加させる。この抵抗値の増加によりスイッチング素子304bのON時に流れる電流が抑制されることで電流値が減りスイッチング素子304aに流れる電流と同等値になるまで電流抑制作用は継続し、電流値が一致した状態で安定化する。
【００２８】
このように本実施例に示した回路を用いることで、2並列接続されたスイッチング素子の各電流が異なるような現象が発生した場合においても極めて安定したインバータ回路の動作が可能となる。
（実施例３）
図４は、本発明の第３実施形態であるインバータ回路の構成を示す実装図である。本図では、並列接続されるスイッチング素子とゲート駆動部のみを用い説明を行う。ゲート駆動回路401、第１ゲート抵抗402a、固定抵抗402b、磁気抵抗素子403a,403b、スイッチング素子404a,404b,404c、磁界405により構成されたスイッチング素子並列接続部のスイッチング素子404a,404b,404cには図の奥方向から手前方向に電流が流れている。この電流により磁界405が各々発生する。スイッチング素子404a,404b,404cの周りに発生した各々の磁界305は、スイッチング素子404a,404b、スイッチング素子404b,404cから等距離の位置で、かつ同電流値であれば打消される。この位置に磁気抵抗素子403a,403bを配置することでスイッチング素子404a,404b、スイッチング素子404b,404cの電流値差を磁気抵抗素子403a,403bの抵抗値変化として捉える事が可能となる。
【００２９】
図４においてスイッチング素子404cの電流値がスイッチング素子404bの電流値より増加した場合、スイッチング素子404cの周りの磁界405が増加することで打消されていた磁界が値を持つことになり磁気抵抗素子403bの抵抗値を増加させる。この抵抗値の増加によりスイッチング素子404cのON時に流れる電流が抑制されることで電流値が減りスイッチング素子404bに流れる電流と同等値になるまで電流抑制作用は継続し、電流値が一致した状態で安定化する。スイッチング素子404aの電流値がスイッチング素子404bの電流値より増加した場合においても同様の動作となる。
【００３０】
このように本実施例に示した回路を用いることで、3並列接続されたスイッチング素子の各電流が異なるような現象が発生した場合においても極めて安定したインバータ回路の動作が可能となる。
（実施例４）
図５は、本発明の第４実施形態であるインバータ回路の構成を示す実装図である。本図では、並列接続されるスイッチング素子とゲート駆動部のみを用い説明を行う。ゲート駆動回路501、第１ゲート抵抗502a、固定抵抗502b、磁気抵抗素子503a,503b,503c、スイッチング素子504a,504b,504c,504d、磁界505により構成されたスイッチング素子並列接続部のスイッチング素子504a,504b,504c,504dには図の奥方向から手前方向に電流が流れている。この電流により磁界505が各々発生する。スイッチング素子504a,504b,504c,504dの周りに発生した各々の磁界505は、スイッチング素子504a,504b、スイッチング素子504b,504cスイッチング素子504c,504dから等距離の位置で、かつ同電流値であれば打消される。この位置に磁気抵抗素子503a,503b,503cを配置することでイッチング素子504a,504b、スイッチング素子504b,504cスイッチング素子504c,504dの電流値差を磁気抵抗素子503a,503b,503cの抵抗値変化として捉える事が可能となる。
【００３１】
図５においてスイッチング素子504bの電流値がスイッチング素子504aの電流値より増加した場合、スイッチング素子504bの周りの磁界505が増加することで打消されていた磁界が値を持つことになり磁気抵抗素子503aの抵抗値を増加させる。この抵抗値の増加によりスイッチング素子504bのON時に流れる電流が抑制されることで電流値が減りスイッチング素子504aに流れる電流と同等値になるまで電流抑制作用は継続し、電流値が一致した状態で安定化する。その他のスイッチング素子504c,504dの電流値がスイッチング素子504aの電流値より増加した場合においても同様の動作となる。このように本実施例に示した回路を用いることで、4並列接続されたスイッチング素子の各電流が異なるような現象が発生した場合においても極めて安定したインバータ回路の動作が可能となる。
（実施例５）
図６は、本発明の第５実施形態であるインバータ回路の構成を示す実装図である。本図では、並列接続されるスイッチング素子とゲート駆動部のみを用い説明を行う。本図は、図３に示した実施例２と同様に、ゲート駆動回路601、第１ゲート抵抗602a、固定抵抗602b、磁気抵抗素子603、スイッチング素子604a,604b、磁界605により構成されたスイッチング素子並列接続部のスイッチング素子604a,604bには図の奥方向から手前方向に電流が流れている。この電流により磁界605が各々発生する。スイッチング素子604a,604bの周りに発生した各々の磁界605は、スイッチング素子604a,604bから等距離の位置で、かつ同電流値であれば打消される。しかし図６に示した本実施例５では、スイッチング素子604a,604bにより発生した各々の磁界605が消される等距離の位置ではなく、あえて等距離の位置とはならない左右どちらかに位置を移動させた位置オフセット610を持たせている。これにより常にスイッチング素子604a,604bが同電流値であっても磁界605が打消されることなく常に一定の磁界を受けることになる。この位置に磁気抵抗素子603を配置することでスイッチング素子604a,604bの電流値差を磁気抵抗素子603の抵抗値がバイアスを持った(オフセット値を持った)値からの変化として捉える事が可能となる。
【００３２】
図６においてスイッチング素子604bの電流値がスイッチング素子604aの電流値より増加した場合、スイッチング素子604bの周りの磁界605が一定値を持った状態から増加することになり、磁気抵抗素子603の抵抗値も一定値を持った状態から増加する。この抵抗値の増加によりスイッチング素子604bのON時に流れる電流が抑制されることで電流値が減りスイッチング素子604aに流れる電流と同等値になるまで電流抑制作用は継続し、電流値が一致した状態で安定化する。このように本実施例に示した回路を用いることで、2並列接続されたスイッチング素子の各電流が異なるような現象が発生した場合においても極めて安定したインバータ回路の動作が可能となる。本実施例では、2並列接続されたスイッチング素子に関して説明を行ったが、2並列以上の多並列接続されたスイッチング素子においても同様にスイッチング素子の各電流が異なるような現象が発生した場合に極めて安定したインバータ回路の動作が可能となる。
【符号の説明】
【００３３】
101,301,401,501,601  ゲート駆動回路
102  直流電源
103  キャパシタ
104a,104b,104c,104d,203,304a,304b  スイッチング素子
404a,404b,404c,504a,504b,504c,504d,604a,604b  スイッチング素子
105a,105b,302a,402a,502a,602a  第1のゲート抵抗
106a,106b,303,403a,403b,503a,503b,503c,603  磁気抵抗素子
107a,107b,302b,402b,502b,602b  固定抵抗
108a,108b  リカバリ素子
109  負荷
201  上部電極
202  下部電極
204,305,405,505,605  磁界
205  電流
610  位置オフセット
【図１】
0006572387.tif 000002
【図２】
0006572387.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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