(57)【特許請求の範囲】
【請求項１】
半導体基板上方の第１絶縁層上に設けられ、第１導電層と前記第１導電層の一部を覆う第１バリア層とを含む第１配線層と、
前記第１配線層上に第２絶縁層を介して設けられ、前記第１導電層と膜の組成が異なる第２導電層と、前記第２導電層の一部を覆う第２バリア層とを含む第２配線層と、
前記第１及び第２絶縁層、及び前記第１及び第２配線層を貫通し、底面が前記半導体基板に接し、半導体層と前記半導体層の側面に積層された第３絶縁層、電荷蓄積層、及び第４絶縁層とを含むピラーと、
底面が前記第１導電層に接する第１プラグと、
底面が前記第２導電層に接する第２プラグと
を備え、
前記第１プラグから前記ピラーまでの前記第１配線層の長さを第１配線長とし、
前記第２プラグから前記ピラーまでの前記第２配線層の長さを第２配線長とし、
前記第１配線層を前記ピラーが貫通する領域において、前記第１配線層が延びる方向に垂直な方向における前記第１配線層の断面積を第１面積とし、
前記第２配線層を前記ピラーが貫通する領域において、前記第２配線層が延びる方向に垂直な方向における前記第２配線層の断面積を第２面積とし、
前記第１配線長と前記第１面積との比を第１の比とし、
前記第２配線長と前記第２面積との比を第２の比とした場合、
前記第１の比と前記第２の比とにおいて、比の大きい前記第１及び第２配線層の一方の抵抗率は、比の小さい前記第１及び第２配線層の他方の抵抗率よりも低い
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１導電層の抵抗率は、前記第２導電層の抵抗率と異なる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１導電層と前記第２導電層とは同じ元素により構成され、前記第１導電層に含まれる不純物の濃度は、前記第２導電層に含まれる不純物の濃度と異なる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１及び第２導電層は、タングステンを含む
ことを特徴とする請求項１乃至３いずれか一項記載の半導体記憶装置。
【請求項５】
前記第１及び第２導電層に含まれる前記不純物は、弗素である
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第１及び第２バリア層は、窒化チタンを含む
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第１バリア層は、前記第１導電層の上面、底面及び一方の側面を覆い、前記ピラーの側面に接し、
前記第２バリア層は、前記第２導電層の上面、底面及び一方の側面を覆い、前記ピラーの側面に接する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記ピラーは、前記第１配線層を貫通し、底面が前記半導体基板に接し、且つ前記半導体層と前記半導体層の側面に積層された前記第３絶縁層、前記電荷蓄積層、及び前記第４絶縁層とを含む第１部分と、
前記第２配線層を貫通し、底面が前記第１部分の上面に接し、且つ前記半導体層と前記半導体層の側面に積層された前記第３絶縁層、前記電荷蓄積層、及び前記第４絶縁層とを含む第２部分とを含む
ことを特徴とする請求項１乃至７のいずれか一項記載の半導体記憶装置。
【請求項９】
半導体基板上方の第１絶縁層上に設けられ、第１導電層と前記第１導電層の上面、底面及び一方の側面を覆う第１バリア層とを含む第１配線層と、
前記第１配線層上に第２絶縁層を介して設けられ、第２導電層と、前記第２導電層の上面、底面及び一方の側面を覆い、前記第１バリア層と同じ材料であり且つ前記第１バリア層と膜厚が異なる第２バリア層とを含む第２配線層と、
前記第１及び第２絶縁層、及び前記第１及び第２配線層を貫通し、底面が前記半導体基板に接し、半導体層と前記半導体層の側面に積層された第３絶縁層、電荷蓄積層、及び第４絶縁層とを含むピラーと、
底面が前記第１導電層に接する第１プラグと、
底面が前記第２導電層に接する第２プラグと
を備え、
前記第１プラグから前記ピラーまでの前記第１配線層の長さを第１配線長とし、
前記第２プラグから前記ピラーまでの前記第２配線層の長さを第２配線長とし、
前記第１配線層を前記ピラーが貫通する領域において、前記第１配線層が延びる方向に垂直な方向における前記第１配線層の断面積を第１面積とし、
前記第２配線層を前記ピラーが貫通する領域において、前記第２配線層が延びる方向に垂直な方向における前記第２配線層の断面積を第２面積とし、
前記第１配線長と前記第１面積との比を第１の比とし、
前記第２配線長と前記第２面積との比を第２の比とした場合、
前記第１の比と前記第２の比とにおいて、比の大きい前記第１及び第２配線層の一方の抵抗率は、比の小さい前記第１及び第２配線層の他方の抵抗率よりも低い
ことを特徴とする半導体記憶装置。
【請求項１０】
半導体基板上に設けられた第１絶縁層上に、複数の第１犠牲層と複数の第２絶縁層とを交互に積層する工程と、
前記第１絶縁層、前記複数の第１犠牲層、及び前記複数の第２絶縁層を貫通して前記半導体基板に接するホールを形成する工程と、
前記ホールの側面に第３絶縁層、電荷蓄積層、及び第４絶縁層を積層し、前記ホールの内部を半導体層で埋め込んでピラーを形成する工程と、
側面に前記複数の第１犠牲層の側面が露出し、底面が前記半導体基板に達する第１スリットを形成する工程と、
前記第１スリット内の一部を第２犠牲層で埋め込む工程と、
前記第１スリット内の前記第２犠牲層で埋め込まれていない領域において、前記第１スリットの前記側面に第１保護層を形成する工程と、
前記第２犠牲層、及び前記第１保護層により前記側面が被覆されていない前記第１犠牲層を除去することにより、前記第１犠牲層が除去された領域に第１空隙を形成する工程と、
前記第１空隙内に第１バリア層及び第１導電層を順に形成して第１配線層を形成する工程と、
前記第１保護層、及び前記第１保護層により前記側面が被覆されていた前記第１犠牲層を除去することにより、前記第１犠牲層が除去された領域に第２空隙を形成する工程と、
前記第２空隙内に第２バリア層、及び前記第１導電層と膜の組成が異なる第２導電層を順に形成して第２配線層を形成する工程と、
を備え、
前記第１導電層に接する第１プラグから前記ピラーまでの前記第１配線層の長さを第１配線長とし、
前記第２導電層に接する第２プラグから前記ピラーまでの前記第２導電層の長さを第２配線長とし、
前記第１配線層を前記ピラーが貫通する領域において、前記第１配線層が延びる方向に垂直な方向における前記第１配線層の断面積を第１面積とし、
前記第２配線層を前記ピラーが貫通する領域において、前記第２配線層が延びる方向に垂直な方向における前記第２配線層の断面積を第２面積とし、
前記第１配線長と前記第１面積との比を第１の比とし、
前記第２配線長と前記第２面積との比を第２の比とし、
前記第２配線層を形成する前記工程において、前記第２の比が前記第１の比よりも小さい場合には前記第２配線層の抵抗率が前記第１配線層の抵抗率よりも高くなるように前記第２バリア層及び前記第２導電層を形成する、
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上できる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板上方の第１絶縁層上に設けられ、第１導電層と第１導電層の一部を覆う第１バリア層とを含む第１配線層と、第１配線層上に第２絶縁層を介して設けられ、第１導電層と膜の組成が異なる第２導電層と、第２導電層の一部を覆う第２バリア層とを含む第２配線層と、第１及び第２絶縁層、及び第１及び第２配線層を貫通し、底面が半導体基板に接し、半導体層と半導体層の側面に積層された第３絶縁層、電荷蓄積層、及び第４絶縁層とを含むピラーと、底面が第１導電層に接する第１プラグと、底面が第２導電層に接する第２プラグとを含む。第１プラグからピラーまでの第１配線層の長さを第１配線長とし、第２プラグからピラーまでの第２配線層の長さを第２配線長とし、第１配線層をピラーが貫通する領域において、第１配線層が延びる方向に垂直な方向における第１配線層の断面積を第１面積とし、第２配線層をピラーが貫通する領域において、第２配線層が延びる方向に垂直な方向における第２配線層の断面積を第２面積とし、第１配線長と第１面積との比を第１の比とし、第２配線長と第２面積との比を第２の比とした場合、第１の比と第２の比とにおいて、比の大きい第１及び第２配線層の一方の抵抗率は、比の小さい第１及び第２配線層の他方の抵抗率よりも低い。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の回路図である。
【図３】図３は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの平面図である。
【図４】図４は、図３のＩ−Ｉ線に沿った断面図である。
【図５】図５は、図３のＩＩ−ＩＩ線に沿った断面図である。
【図６】図６は、第１実施形態に係る半導体記憶装置における最上層のワード線と最下層のワード線の断面図である。
【図７】図７は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】図８は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】図９は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１７】図１７は、第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１８】図１８は、タングステンの抵抗率と膜中の弗素濃度との関係を示すグラフ。
【図１９】図１９は、第２実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図である。
【図２０】図２０は、第３実施形態に係る半導体記憶装置におけるメモリセルアレイの断面図である。
【図２１】図２１は、第３実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２２】図２２は、第３実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２３】図２３は、第３実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２４】図２４は、第３実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図２５】図２５は、第３実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
以下の実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．第１実施形態
第１実施形態に係る半導体装置及びその製造方法について説明する。以下では半導体装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１０】
１．１  構成について
１．１．１  半導体装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路部１２０を備えている。
【００１１】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を備えている。
【００１２】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
【００１３】
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を含む。そして、ストリングユニットＳＵの各々は、複数のＮＡＮＤストリング１１５を含む。ＮＡＮＤストリング１１５内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリング１１５の数は任意である。
【００１４】
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、対象となるワード線を選択する。
【００１５】
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。また、データの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００１６】
ソース線ドライバ１１４は、データの書き込み、読み出し、消去の時、ソース線に必要な電圧を印加する。
【００１７】
周辺回路部１２０は、シーケンサ１２１及び電圧発生回路１２２を備える。
【００１８】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００１９】
電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
【００２０】
１．１．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。
【００２１】
図２に示すように、ＮＡＮＤストリング１１５の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に選択トランジスタＳＴ１及びＳＴ２の個数は任意である。
【００２２】
メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
【００２３】
同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。
【００２４】
また、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。
【００２５】
また、同一のブロックＢＬＫ内にあるＮＡＮＤストリング１１５の各々のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に共通に接続される。
【００２６】
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１５のうち、同一行にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の自然数）に接続され、同一列にあるＮＡＮＤストリング１１５の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわちソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１５を共通に接続する。
【００２７】
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。
【００２８】
データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
【００２９】
なお、データの消去については、例えば、“不揮発性半導体記憶装置(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE)”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３０】
更に、三次元積層型ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１１１の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３１】
１．１．３  メモリセルアレイの平面構成について  
次に、メモリセルアレイの平面の配置について図３を用いて説明する。なお、図３では、絶縁層が省略されている。
【００３２】
図３に示すように、複数のソース線コンタクトＬＩが第２方向Ｄ２において周期的に配置され、２つのソース線コンタクトＬＩの間に、１つのストリングユニットＳＵが配置されている。ソース線コンタクトＬＩは、半導体基板とＮＡＮＤストリング１１５よりも上方に設けられる図示せぬソース線ＳＬとを接続する。１つのストリングユニットＳＵは複数のＮＡＮＤストリング１１５を含むセルアレイ領域と、複数の配線層２２及び２３が階段状に引き出され、それぞれコンタクトプラグ１８と接続された階段領域とを有する。
【００３３】
まず、セルアレイ領域について説明する。セルアレイ領域では、複数のメモリピラーＭＰが、第１方向Ｄ１に向かって一列に配置されている。メモリピラーＭＰは側面にブロック絶縁膜１４、電荷蓄積層１５、及びトンネル絶縁膜１６が順に積層されており、内部が半導体層１７により埋め込まれている。この半導体層がＮＡＮＤストリング１１５の電流経路として機能する。本実施形態では１つのメモリピラーＭＰが１つのＮＡＮＤストリング１１５に対応する。なお、図３の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリング１１５が第１方向Ｄ１に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリング１１５の配列は任意に設定可能である。例えば、第１方向Ｄ１に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。更に図３の例では、１つのストリングユニットＳＵが３つＮＡＮＤストリング１１５を含んでいるが、１つのストリングユニットＳＵにおけるＮＡＮＤストリング１１５の個数は任意に設定可能である。
【００３４】
次に、階段領域について説明する。階段領域では、選択ゲート線ＳＧＤ及びワード線ＷＬ４〜ＷＬ７に対応する複数の配線層２２、及び選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ３に対応する複数の配線層２３が階段状に引き出されて、図示せぬ上層の配線層と電気的に接続するためのコンタクトプラグ１８がそれぞれ接続されている。なお、階段領域において、複数の配線層２２及び２３を貫通し、半導体基板１０に接続される複数のダミーピラー（不図示）が設けられても良い。この場合、ダミーピラーは、側面に絶縁層が形成され、複数の配線層２２及び２３を電気的に接続しない。また、ダミープラグは、他の配線とも電気的に接続されない。
【００３５】
１．１．４  メモリセルアレイの断面構成について  
次に、メモリセルアレイの断面構成について図４及び図５を用いて説明する。図４は、図３におけるＩ−Ｉ線に沿った断面図であり、ワード線ＷＬが延びる方向に垂直な方向（半導体基板に平行な第２方向Ｄ２）に、ソース線コンタクトＬＩ、並びにストリングユニットＳＵ０及びＳＵ１のＮＡＮＤストリング１１５を切断した断面図である。図５は、図３のＩＩ−ＩＩ線に沿った断面図であり、ワード線ＷＬが延びる方向に平行な方向（第２方向Ｄ２に対して垂直で半導体基板に平行な第１方向Ｄ１）に、ストリングユニットＳＵ０の複数のＮＡＮＤストリング１１５及び複数のコンタクトプラグ１８を切断した断面図である。なお、図５では、絶縁層が省略されている。
【００３６】
まず、セルアレイ領域の断面構成について説明する。
【００３７】
図４に示すように、ソース線コンタクトＬＩの側面には絶縁層２１が設けられている。そして２つのソース線コンタクトＬＩの間に、ソース線コンタクトＬＩと配線層２２及び２３とが電気的に接続しないように絶縁層２１を挟んで、１つのストリングユニットＳＵが配置されている。
【００３８】
各ストリングユニットにおいて、ＮＡＮＤストリング１１５は、半導体基板１０に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１０の表面領域にはｎ型ウェル１１が設けられ、更にｎ型ウェル１１の表面領域にはｐ型ウェル１２が設けられている。また、ｐ型ウェル１２の表面領域にはｎ＋型拡散層１３が設けられている。そして半導体基板１０上には、絶縁層２０が設けられ、その上層には選択ゲート線ＳＧＳとして機能する配線層２３、ワード線ＷＬ０〜ＷＬ３として機能する４層の配線層２３、ワード線ＷＬ４〜ＷＬ７として機能する４層の配線層２２、及び選択ゲート線ＳＧＤとして機能する配線層２２が順次積層されている。そして複数の配線層２２及び２３の間には絶縁層２０がそれぞれ設けられている。絶縁層２０には、例えばシリコン酸化膜が用いられる。
【００３９】
図４の例では、複数の配線層２２及び２３は、上層ほど第２方向Ｄ２における配線幅Ｗが狭い形状となっている。すなわち選択ゲート線ＳＧＤとして機能する配線層２２の配線幅Ｗが最も狭く、選択ゲート線ＳＧＳとして機能する配線層２３の配線幅Ｗが最も広い。なお、複数の配線層２２及び２３における配線幅Ｗの関係は、これに限定されない。例えば各配線層の配線幅Ｗは同じでも良く、選択ゲート線ＳＧＳとして機能する最下層の配線層２３の配線幅Ｗが最も狭くても良い。
【００４０】
また、配線層２２及び２３は、配線の抵抗率が異なる。配線層２２の抵抗率と配線層２３の抵抗率の関係は、配線層の形状（配線層の長さ、厚さ、及び幅等）に依存する。例えば、配線層の長さに対する配線層の断面積の比を比較して、値が小さい配線層の抵抗率を高くすることにより、各配線層の配線抵抗のばらつきを小さくする。以下、本実施形態では配線層２２よりも配線層２３の方が配線層の抵抗率が高い場合を例として説明する。
【００４１】
１つのＮＡＮＤストリング１１５に対応して、複数の配線層２２及び２３、並びに複数の絶縁層２０を貫通してｐ型ウェル１２に達する１つのメモリピラーＭＰが設けられている。図４の例では、メモリピラーＭＰの上面（開口部）の直径は、半導体基板１０に接する底面の直径よりも大きい。そしてメモリピラーＭＰの側面は、半導体基板１０の平面に対して傾斜角度が９０度以下となっている（以下、このような形状を「テーパー形状」と呼ぶ）。なお、メモリピラーＭＰの形状はテーパー形状に限定されない。例えば、メモリピラーＭＰは、上面から底面まで直径が同じ円柱形状をしていても良く、底面の直径が上面の直径よりも大きくても良い。
【００４２】
メモリピラーＭＰの側面にはブロック絶縁膜１４、電荷蓄積層１５、及びトンネル絶縁膜１６が順に積層されており、メモリピラーＭＰの内部は半導体層１７により埋め込まれている。ブロック絶縁膜１４及びトンネル絶縁膜１６には、例えばシリコン酸化膜が用いられる。電荷蓄積層１５には、例えばシリコン窒化膜が用いられる。半導体層１７には、例えば多結晶シリコンが用いられる。メモリホールＭＨ内の半導体層１７は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のオン時にチャネルが形成される領域である。
【００４３】
メモリピラーＭＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が形成される。同様に、このメモリピラーＭＰと選択ゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が形成される。メモリピラーＭＰの上面は、図示せぬビット線ＢＬに接続される。なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ１層設けられているが、複数層設けられても良い。
【００４４】
また、ソース線コンタクトＬＩは、第１方向Ｄ１に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１３に接続され、上面は図示せぬソース線ＳＬに接続される。また、ソース線コンタクトＬＩの側面には、ソース線コンタクトＬＩと配線層２２及び２３とが電気的に接続しないように、絶縁層２１が設けられている。絶縁層２１には、例えばシリコン酸化膜が用いられる。
【００４５】
次に、階段領域について説明する。
【００４６】
図５に示すように、セルアレイ領域では、第１方向Ｄ１に沿って、複数のＮＡＮＤストリング１１５（メモリピラーＭＰ）が配置されている。階段領域では、複数の配線層２２及び２３の一端は、半導体基板１０に平行な第１方向Ｄ１に沿って階段状に引き出されている。そして複数の配線層２２及び２３の各々は、階段領域において、図示せぬ上層の配線層と、コンタクトプラグ１８を介して接続される。
【００４７】
複数の配線層２２及び２３は、階段状に引き出されている。このため、コンタクトプラグ１８からメモリピラーＭＰまでのワード線の配線長Ｌは、例えばワード線ＷＬ７に接続されたコンタクトプラグ１８から最も近いメモリピラーＭＰまでの配線長をＬ１とし、ワード線ＷＬ０に接続されたコンタクトプラグ１８から同じメモリピラーＭＰまでの配線長をＬ２とすると、Ｌ１＜Ｌ２の関係にある。すなわち、コンタクトプラグ１８からメモリピラーＭＰまでの配線長Ｌは、層毎に異なり、下層ほど長くなる傾向にある。なお、図５の例では、各配線層が一列の階段状に引き出されている場合について説明したが、例えば階段が二列に並んだ形状をしていても良く、階段の形状は任意に変更可能である。更に、図５の例は、ワード線の一端に階段領域が設けられている場合を示しているが、他端側にも同様の階段領域が設けられていても良い。
【００４８】
１．１．５  ワード線の断面構成について
次に、ワード線ＷＬの断面構成について、図６を用いて詳細に説明する。図６は、図４のストリングユニットＳＵ０において、最上層のワード線ＷＬ７に対応する配線層２２及び最下層のワード線ＷＬ０に対応する配線層２３を抜粋した図である。なお、図６の例では、説明を簡略化するため各配線層及びメモリピラーＭＰの形状を長方形で示している。
【００４９】
図６に示すように、配線層２２及び２３は、メモリアレイ領域において、メモリピラーＭＰが貫通しているため、配線層の実効的な配線幅ＷＡ及び断面積Ｓが小さくなる。
【００５０】
例えば配線層２２及び２３における配線層の厚さＨは、ほぼ同じとする。ワード線ＷＬ７に対応する配線層２２の配線幅をＷ１とし、ワード線ＷＬ０に対応する配線層２３の配線幅をＷ２とすると、図６の例では、配線幅はＷ１＜Ｗ２の関係にある。またワード線ＷＬ７に対応する配線層２２におけるメモリピラーＭＰの直径をＤＭ１とし、ワード線ＷＬ０に対応する配線層２３におけるメモリピラーＭＰの直径をＤＭ２とすると、メモリピラーＭＰの直径はＤＭ１＞ＤＭ２の関係となる。メモリピラーＭＰの直径を差し引いたワード線ＷＬ７に対応する配線層２２の実効的な配線幅をＷＡ１とすると、ＷＡ１＝Ｗ１−ＤＭ１となる。またメモリピラーＭＰの直径を差し引いたワード線ＷＬ０に対応する配線層２３の実効的な配線幅をＷＡ２とすると、ＷＡ２＝Ｗ２−ＤＭ２となる。ここで、Ｗ１＜Ｗ２及びＤＭ１＞ＤＭ２の関係にあるので、ＷＡ１＜ＷＡ２となる。すなわち上層の配線層の方が、実効的な配線幅ＷＡが狭くなる。
【００５１】
メモリピラーＭＰの面積を差し引いたワード線ＷＬ７に対応する配線層２２の断面積をＳ１とすると、Ｓ１＝ＷＡ１×Ｈとなる。また、メモリピラーＭＰの面積を差し引いたワード線ＷＬ０に対応する配線層２３の断面積をＳ２とすると、Ｓ２＝ＷＡ２×Ｈとなる。ここでＷＡ１＜ＷＡ２なので、Ｓ１＜Ｓ２となる。すなわち、上層の配線層の方が実効的な断面積は小さくなる。
【００５２】
１．２  メモリセルアレイの形成方法について
次に、メモリセルアレイ１１１の形成方法について図７乃至図１７を用いて説明する。本実施形態では、配線層２２及び２３に相当する構造を犠牲層で形成した後、犠牲層を除去してから導電層で埋め込んで配線層２２及び２３を形成する方法（以下、「埋め戻し」と呼ぶ）について説明する。以下では、犠牲層としてシリコン窒化膜を用い、導電層として窒化チタン及びタングステンの積層膜を用いる場合について説明する。窒化チタンは、タングステンを成膜する際、例えばタングステンと下地のシリコンとの反応を防止するためのバリア層、あるいはタングステンの密着性を向上させるための密着層として機能を有する。なお、犠牲層は、シリコン窒化膜に限定されない。例えばシリコン酸窒化膜でも良く、絶縁層２０（例えばシリコン酸化膜）とウエットエッチングの選択比が十分に得られる材料であれば良い。また、導電層は窒化チタンとタングステンとの積層に限定されない。
【００５３】
まず、図７に示すように、半導体基板１０の上面に絶縁層２０（例えばシリコン酸化膜）を形成し、その上面に複数の犠牲層２４（例えばシリコン窒化膜）と複数の絶縁層２０とを交互に積層する。より具体的には、まず、半導体基板１０上に絶縁層２０を成膜し、その上面に選択ゲート線ＳＧＳ、８層のワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤに相当する１０層の犠牲層２４と絶縁層２０とを交互に積層する。その後、複数の犠牲層２４をエッチングして、例えば前述した階段領域を形成する。
【００５４】
次に、ドライエッチングにより、メモリホールＭＨを形成する。メモリホールＭＨの形状は、ドライエッチングの加工特性に依存し、例えば図７に示すようなテーパー形状となる。そして、ブロック絶縁膜１４、電荷蓄積層１５、トンネル絶縁膜１６、及び半導体層１７を順次成膜し、メモリホールＭＨを埋め込む。その後、絶縁層２０の上面に成膜されたブロック絶縁膜１４、電荷蓄積層１５、トンネル絶縁膜１６、及び半導体層１７を例えば化学機械研磨法（ＣＭＰ）により除去することによりメモリピラーＭＰを形成する。メモリピラーＭＰ形成後、その上面を絶縁層２０により被覆する。
【００５５】
次に、各ストリングユニットＳＵを分離するようにスリットＳＬＴを形成する。スリットＳＬＴの形状は、ドライエッチングの加工特性に依存し、例えば図７に示すようなテーパー形状となる。この結果、複数の犠牲層２４は、上層ほど第２方向Ｄ２における配線幅が狭くなる。またスリットＳＬＴの側面には、各犠牲層２４の側面が露出する。
【００５６】
次に、図８に示すように、犠牲層２５（例えばシリコン窒化膜）を成膜し、スリットＳＬＴの内部を犠牲層２５により埋め込む。なお、犠牲層２５は、犠牲層２４と一緒に除去できるように、犠牲層２４と同じ材料である方が好ましい。
【００５７】
次に、図９に示すように、スリットＳＬＴ内において、配線層２２に対応する犠牲層２４、すなわち図９の例では上層から５層分の犠牲層２４の側面が露出するまで、ドライエッチングにより犠牲層２５をエッチングする。
【００５８】
次に、図１０に示すように、スリットＳＬＴ内に保護層２６によるサイドウォールを形成する。より具体的には、全面を被覆するように保護層２６を成膜した後、保護層２６をエッチングして、犠牲層２５及び絶縁層２０の上面に成膜された保護層２６を除去する。保護層２６には、例えばアモルファスシリコン膜が用いられる。なお、保護層２６は、犠牲層２４及び２５に対してウエットエッチングのエッチング選択比が十分に得られる材料であれば特に限定されない。
【００５９】
次に、図１１に示すように、ウエットエッチングにより犠牲層２４及び２５を除去する。より具体的には、例えば犠牲層２４及び２５がシリコン窒化膜の場合、燐酸を用いたウエットエッチングを行う。これにより、まずスリットＳＬＴ内の犠牲層２５がエッチング溶液に晒されて除去される。そして、犠牲層２５が除去されると、下方の５層の犠牲層２４は、側面がエッチング溶液に晒されるため、同様に除去される。これにより配線層２３に相当する空隙が形成される。このとき、上方の５層の犠牲層２４は、側面が保護層２６に覆われているため、エッチングされない。
【００６０】
次に、図１２に示すように、導電層２７（例えば窒化チタン）と導電層２８（例えばタングステン）を順次成膜し、下方の５層の犠牲層２４が除去された領域（空隙）を埋め込む。このとき、導電層２８は、スリットＳＬＴ内を完全に埋め込まない程度の薄い膜厚とする。
【００６１】
次に、図１３に示すように、例えばドライエッチングにより絶縁層２０の上面及びスリットＳＬＴ内に成膜された導電層２７と導電層２８を除去する。これにより、導電層２７と導電層２８を用いた配線層２３が形成される。
【００６２】
次に、図１４に示すように、スリットＳＬＴの底部をレジスト３０により埋め込む。より具体的には、まずレジスト３０を塗布する。そしてスリットＳＬＴの底部にレジスト３０が残留するようにエッチングする。レジスト３０は、保護層２６を除去する際に、スリットＳＬＴ底面に露出した半導体基板１０を保護する。よって、スリットＳＬＴ内に残留するレジスト３０の厚み（第３方向Ｄ３における高さ）は、保護層２６が完全に露出し、且つスリットＳＬＴ底面の半導体基板１０を保護できる程度の厚みとなるようにする。
【００６３】
次に、図１５に示すように、犠牲層２４、保護層２６、及びレジスト３０を除去する。より具体的には、まず保護層２６を例えばウエットエッチングにより除去する。次に、上方の５層の犠牲層２４をウエットエッチングにより除去する。これにより配線層２２に相当する空隙が形成される。その後、スリット底部のレジスト３０を剥離する。なお、レジスト３０を剥離した後、犠牲層２４をウエットエッチングしても良い。
【００６４】
次に、図１６に示すように、導電層２７（例えば窒化チタン）と導電層２９（例えばタングステン）を順次成膜し、上方の５層の犠牲層２４が除去された領域（空隙）を埋め込む。このとき、導電層２９は、スリットＳＬＴ内を完全に埋め込まない程度の膜厚とする。また、導電層２９は導電層２８よりも抵抗率が低い膜を用いる。より具体的には、例えば導電層２８及び２９に化学気相成長法（ＣＶＤ）で成膜したタングステンを用いる場合、成膜条件（例えば成膜温度、成膜ガスの条件等）を変えることにより膜の組成（膜中に含まれる不純物濃度）を変えて、抵抗率の異なるタングステンを成膜できる。よって、異なる成膜条件を用いて、導電層２８に対応するタングステンの抵抗率を、導電層２９に対応するタングステンの抵抗率よりも高くする。なお、本実施形態では、導電層２８及び２９の抵抗率が異なる場合について説明したが、配線層２２に対応する導電層２７（例えば窒化チタン）と、配線層２３に対応する導電層２７とを異なる抵抗率としても良い。更には、配線層２２及び２３に異なる導電材料を用いても良い。
【００６５】
次に、図１７に示すように、絶縁層２０の上面及びスリットＳＬＴ内に成膜された導電層２７及び導電層２９を除去する。これにより、導電層２７と導電層２９を用いた配線層２２が形成される。その後、図３に示すように、スリット側壁に絶縁層２１によるサイドウォールを形成し、スリットＳＬＴ内部を半導体層で埋め込むことによりソース線コンタクトＬＩを形成する。
【００６６】
１．３  導電層の膜質と抵抗率の関係について  
次に、導電層２８及び２９の膜質（膜組成）と抵抗率の関係について説明する。以下では、導電層２８の膜質と導電層２９の膜質とが異なる例として、導電層２８及び２９に膜中の不純物（弗素）濃度が異なるタングステンを用いた場合について、図１８を用いて説明する。図１８の例は、六弗化タングステン（ＷＦ６）と還元ガス（例えばＨ２、ＳｉＨ４、あるいはＢ２Ｈ６等）を用いたＣＶＤによりタングステンを成膜した際の、タングステン膜中の弗素濃度と抵抗率の関係を二次イオン質量分析法（ＳＩＭＳ）により測定した結果である。
【００６７】
図１８に示すように、弗素濃度（タングステン膜中の不純物濃度）が上昇すると、タングステンの抵抗率は上昇する傾向にある。例えば弗素濃度が１．５×１０１９ａｔｏｍｓ／ｃｍ３の場合におけるタングステンの抵抗率は約１６μΩ・ｃｍであるのに対し、弗素濃度が２×１０２０ａｔｏｍｓ／ｃｍ３の場合におけるタングステンの抵抗率は約２１μΩ・ｃｍとなり、約３０％抵抗率が上昇している。弗素濃度は、例えば成膜温度により制御することができる。より具体的には、成膜温度を上昇させるとＷＦ６と還元ガスとの反応がより進むため、弗素濃度は低くなる傾向にある。
【００６８】
本実施形態においては、例えば導電層２８を成膜する際に弗素濃度（不純物濃度）が高くなるような条件でタングステンを成膜し、導電層２９を成膜する際に弗素濃度（不純物濃度）が低くなるような条件でタングステンを成膜する。これにより、導電層２８の抵抗率を導電層２９の抵抗率よりも高くする。導電層２８及び２９の膜組成の違い（弗素濃度の違い）については、ＳＩＭＳ、オージェ電子分光法（ＡＥＳ）、あるいは電子エネルギー損失分光法（ＥＥＬＳ）等を用いることにより測定することができる。
【００６９】
なお、導電層２８と導電層２９の抵抗率は、膜組成（不純物濃度）に限らず、導電層の膜密度、結晶配向性、グレインサイズ等を変更させることにより、変化させても良い。更には、不純物は弗素に限定されず、他の元素（例えば炭素、酸素、窒素等）であっても良い。
【００７０】
１．４  本実施形態に係る効果について
本実施形態に係る構成であれば信頼性を向上できる。以下、本効果につき説明する。
【００７１】
三次元積層型ＮＡＮＤ型フラッシュメモリにおいては、１つのＮＡＮＤストリング１１５に接続される複数のワード線ＷＬとして用いられる複数の配線層が半導体基板上方に積層されている。積層された複数の配線層は、階段状に引き出されてＮＡＮＤストリング１１５よりも上方に設けられた配線とコンタクトプラグ１８を介してそれぞれ接続される。このため、ワード線ＷＬとして用いらえる配線層は、層（レイヤ）毎にコンタクトプラグ１８からＮＡＮＤストリング１１５までの配線長Ｌが異なる。より具体的には、上層の配線層の方が配線長Ｌは短くなる。
【００７２】
また、メモリホールＭＨ及びスリットＳＬＴを形成する際のドライエッチングの加工特性により、ワード線ＷＬとして用いられる配線層の断面積Ｓ（配線幅ＷＡ）は、半導体基板上方に形成されている層（レイヤ）により異なる場合がある。より具体的には、スリットＳＬＴ及びメモリホールＭＨがともにテーパー形状をしている場合、上層の配線層の配線幅ＷＡの方が、下層の配線層の配線幅ＷＡよりも狭い。従って、各配線層の厚さＨが一定の場合、上層の配線層の断面積Ｓの方が下層の配線層の断面積Ｓよりも小さい。
【００７３】
このようにワード線ＷＬとして用いられる配線層が、レイヤ毎に配線長Ｌ及び断面積Ｓ（配線幅ＷＡ）が異なると、各配線層の抵抗率が同じ場合、配線層毎に配線抵抗Ｒが異なってくる。配線抵抗Ｒは、配線層の抵抗率および配線長Ｌに比例し、配線の断面積Ｓに反比例する。すなわち配線抵抗Ｒは、Ｌ／Ｓに比例する。よって、配線層の厚さＨがほぼ同じ場合、配線抵抗Ｒは配線幅ＷＡに反比例する。すなわち配線抵抗Ｒは、Ｌ／ＷＡに比例する。例えば各配線層の断面積Ｓ（配線幅ＷＡ）が同じ場合、配線長Ｌが長いほど配線抵抗Ｒは高くなる。また各配線層の配線長Ｌが同じ場合、配線層の断面積Ｓ（配線幅ＷＡ）が大きいほど配線抵抗Ｒは低くなる。
【００７４】
ワード線ＷＬにおける信号の伝搬速度は、ワード線ＷＬの配線抵抗Ｒとワード線ＷＬ間の配線間容量Ｃの積に反比例する。各ワード線ＷＬにおける配線間容量Ｃの差が少ないとすると、配線抵抗Ｒの違いにより、各ワード線ＷＬの信号の伝搬速度が異なることになる。これにより、１つのＮＡＮＤストリング１１５において、各メモリセルトランジスタＭＴに印加されるワード線ＷＬの電圧のタイミングが、ワード線ＷＬとして用いられる配線層毎に異なる。このため、書き込み動作、消去動作、及び読み出し動作において誤動作が生じる可能性が高くなる。例えば書き込み動作においては、メモリセルトランジスタＭＴに書き込まれる閾値電圧のばらつきが大きくなる可能性がある。この結果、データの書き込みエラーが増加し、例えばエラー修正を行うための動作時間が長くなるなどの問題が生じる可能性がある。
【００７５】
これに対し、本実施形態に係る構成では、ワード線ＷＬとして用いられる配線層において、配線長Ｌと断面積Ｓの比（Ｌ／Ｓ）が、他のレイヤの配線層と比較して比較的大きい配線層については抵抗率の低い導電体を用い、Ｌ／Ｓ（Ｌ／ＷＡ）が比較的小さい配線層については抵抗率の高い導電体を用いる。これにより、複数のワード線ＷＬにおける配線抵抗Ｒのばらつきを小さくすることができ、各ワード線ＷＬにおける信号の伝搬速度のばらつきを抑制することができる。よって、１つのＮＡＮＤストリング１１５において、各メモリセルトランジスタＭＴに印加されるワード線ＷＬの電圧のタイミングのばらつきを抑制することができる。従って、書き込み動作、消去動作、読み出し動作における誤動作を抑制でき、書き込み動作における閾値電圧のばらつきを抑制できる。この結果、半導体記憶装置の信頼性が向上する。
【００７６】
更に本実施形態に係る構成では、ワード線ＷＬとして用いられる配線層に含まれる導電層の膜組成を制御することにより、ワード線ＷＬの抵抗率を制御できる。例えば導電層にタングステンを用い、タングステン中に含まれる不純物（弗素）濃度を制御することにより導電層の抵抗率を制御することができる。これによりワード線ＷＬの抵抗率を制御することができる。
【００７７】
なお、本実施形態では、配線層２２の抵抗率が低く、配線層２３の抵抗率が高い場合について説明したが、これに限定されない。例えば配線層の形状により配線層２２の抵抗率を配線層２３の抵抗率よりも高くしても良い。また、異なる抵抗率を有する２種類の配線層について説明したが、３種類以上の配線層が用いられても良い。
【００７８】
２．第２実施形態  
次に、第２実施形態について説明する。第１実施形態と異なる点は、ワード線ＷＬの抵抗率を制御する方法として、導電層２７と導電層２９の膜厚比を制御する点である。以下、第１実施形態と異なる点についてのみ説明する。
【００７９】
２．１  メモリセルアレイの断面構成について  
まず、メモリセルアレイ１１１の断面構成について図１９を用いて説明する。
【００８０】
図１９に示すように、本実施形態における配線層２２及び２３には、導電層２７（例えば窒化チタン）及び２９（例えばタングステン）による積層膜が用いられている。そして配線層２２と配線層２３とでは、導電層２７と導電層２９との膜厚の比率が異なる。例えば導電層２７の抵抗率が導電層２９の抵抗率よりも高い場合、配線層２３に用いられる導電層２７の膜厚を、配線層２２に用いられる導電層２７よりも厚くする。この結果、配線層に占める導電層２９の比率は、配線層２２より配線層２３の方が少なくなる。導電層２７の抵抗率は導電層２９の抵抗率よりも高いので、配線層２３の方が配線層２２よりも抵抗率が高くなる。
【００８１】
２．２  本実施形態に係る効果について  
本実施形態に係る構成であると、第１実施形態と同様の効果を得ることができる。
【００８２】
また本実施形態に係る構成では、配線層に用いる複数の導電層の抵抗率の違いに着目して、それぞれの導電層の膜厚の比率を制御することにより、配線層の抵抗率を制御することができる。例えば導電層２７に抵抗率が約２００μΩ・ｃｍの窒化チタンを用い、導電層２９に抵抗率が約２０μΩ・ｃｍのタングステンを用いた場合、窒化チタンの膜厚を厚くするほど、配線層に占めるタングステンの割合が減少するため、配線層の抵抗率は高くなる。よって、ワード線ＷＬの配線層に抵抗率の異なる複数の導電層を用いる場合、その膜厚の比率を制御することで配線層の抵抗率を制御できる。従って、同一のＮＡＮＤストリング１１５において、複数のワード線ＷＬにおける配線抵抗Ｒのばらつきを低減し、各ワード線ＷＬに電圧が印加されるタイミングのばらつきを抑制することができる。この結果、半導体記憶装置の信頼性が向上する。
【００８３】
３．第３実施形態  
次に、第３実施形態について説明する。第１及び第２実施形態と異なる点は、ＮＡＮＤストリング１１５が、複数のメモリピラーＭＰを有する点である。以下、第１及び第２実施形態と異なる点についてのみ説明する。
【００８４】
３．１  メモリセルアレイの断面構成について  
まず、メモリセルアレイ１１１の断面構成について図２０を用いて説明する。
【００８５】
図２０に示すように、本実施形態におけるＮＡＮＤストリング１１５は、第３方向Ｄ３に沿って積み重ねられた２つのメモリピラーＭＰを有している。より具体的には、ワード線ＷＬ０〜ＷＬ３及び選択ゲート線ＳＧＳに対応する配線層２３及び複数の絶縁層２０を貫通し、半導体基板１０に接続されるメモリピラーＭＰ１が設けられている。そしてワード線ＷＬ４〜ＷＬ７及び選択ゲート線ＳＧＤに対応する配線層２２及び複数の絶縁層２０を貫通し、メモリピラーＭＰ１の上面に接続されるメモリピラーＭＰ２が第３方向Ｄ３に沿って設けられている。図２０の例ではメモリピラーＭＰ１及びＭＰ２はそれぞれテーパー形状をしている。
【００８６】
３．２  メモリセルアレイの形成方法について
次に、メモリセルアレイ１１１の形成方法について図２１乃至図２５を用いて説明する。
【００８７】
まず、図２１に示すように、メモリピラーＭＰ１とスリットを形成する。より具体的には、半導体基板１０の上面に絶縁層２０（例えばシリコン酸化膜）を形成し、その上面に配線層２３に対応する複数の犠牲層２４（例えばシリコン窒化膜）と複数の絶縁層２０とを交互に積層する。次に、複数の犠牲層２４及び絶縁層２０を貫通し半導体基板１０に接続されるメモリピラーＭＰ１を形成し、その上面を絶縁層２０により被覆する。その後、各ストリングユニットＳＵを分離するようにスリットＳＬＴ１を形成する。
【００８８】
次に、図２２に示すように、犠牲層２４を除去し、導電層２７（例えば窒化チタン）及び２８（例えばタングステン）を用いた配線層２３を形成する。より具体的には、犠牲層２４をウエットエッチングで除去する。次に、導電層２７と導電層２８を順次成膜し、犠牲層２４が除去された領域を埋め込む。このとき、導電層２８は、スリットＳＬＴ内を完全に埋め込まない程度の薄い膜厚とする。その後、例えばドライエッチングにより絶縁層２０の上面及びスリットＳＬＴ１内に成膜された導電層２７と導電層２８を除去する。
【００８９】
次に、図２３に示すように、スリットＳＬＴの内部を犠牲層２５（例えばシリコン窒化膜）により埋め込む。より具体的には、犠牲層２５を成膜しスリットＳＬＴを埋め込んだ後、エッチングにより絶縁層２０の上面に成膜された犠牲層２５を除去する。
【００９０】
次に、図２４に示すように、配線層２２に相当する犠牲層２４を形成し、メモリピラーＭＰ２及びスリットＳＬＴ２を形成する。より具体的には、まず、絶縁層２０の上面に、配線層２２に対応する複数の犠牲層２４と複数の絶縁層２０とを交互に積層する。次に、複数の犠牲層２４及び絶縁層２０を貫通しメモリピラーＭＰ１に接続されるメモリピラーＭＰ２を形成し、その上面を絶縁層２０により被覆する。その後、各ストリングユニットＳＵの犠牲層２４を分離し、底面が犠牲層２５に達するようにスリットＳＬＴ２を形成する。
【００９１】
次に、図２５に示すように配線層２２を形成する。より具体的には、まず犠牲層２４及び２５をウエットエッチングにより除去する。次に、導電層２７と、導電層２８と抵抗率の異なる導電層２９（例えばタングステン）を順次成膜し、犠牲層２４が除去された領域を埋め込む。このとき、導電層２９は、スリットＳＬＴ内を完全に埋め込まない程度の薄い膜厚とする。その後、例えばドライエッチングにより絶縁層２０の上面及びスリットＳＬＴ内に成膜された導電層２７と導電層２９を除去する。
【００９２】
その後、図２０に示すように、スリット側壁に絶縁層２１によるサイドウォールを形成し、スリットＳＬＴ内部を半導体層で埋め込むことによりソース線コンタクトＬＩを形成する。
【００９３】
３．３  本実施形態に係る効果について
本実施形態に係る構成であると、第１及び第２実施形態と同様の効果を得ることができる。
【００９４】
また、本実施形態に係る構成では、配線層に相当する犠牲層２４及びメモリピラーＭＰの形成と配線層埋め戻しとを交互とに行うため、保護層２６の形成及び除去等の工程を省略できる。よって製造工程数の増加を抑制できる。従って、製造期間の増加及び製造コストの増加を抑制できる。
【００９５】
４．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板上方の第１絶縁層上に設けられ、第１導電層(28@図17)と第１導電層の一部を覆う第１バリア層(27@図17)とを含む第１配線層(23のWL@図4, 17)と、第１配線層上に第２絶縁層を介して設けられ、第１導電層と膜の組成が異なる第２導電層(29@図17)と、第２導電層の一部を覆う第２バリア層(27@図17)とを含む第２配線層(22のWL@図4, 17)と、第１及び第２絶縁層、及び第１及び第２配線層を貫通し、底面が半導体基板に接し、半導体層と半導体層の側面に積層された第３絶縁層、電荷蓄積層、及び第４絶縁層とを含むピラーとを備える。
【００９６】
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置及びその製造方法を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【００９７】
例えば上記実施形態では、配線層２２及び２３に相当する構造を犠牲層２４で形成した後、犠牲層２４を除去してから導電層で埋め戻して配線層２２及び２３を形成する方法について説明したが、犠牲層を用いずに、導電層により形成された配線層２２及び２３と絶縁層２０との積層構造を形成してからメモリピラーＭＰ及びスリットＳＬＴを形成しても良い。
【００９８】
更に、上記実施形態は可能な限り組み合わせても良い。例えば、第１実施形態と第２実施形態を適用し、例えば配線層２２及び２３に抵抗率の異なる導電層２８及び２９をそれぞれ適用し、膜厚の異なる導電層２７をそれぞれ適用しても良い。
【００９９】
更に、第３実施形態において、１つのメモリピラーＭＰに貫通された複数の配線層について、配線層の抵抗率をそれぞれ変えても良い。例えば図２０において、選択ゲート線ＳＧＳ及びワード線ＷＬ０に対応する配線層２３の抵抗率と、ワード線ＷＬ１〜ＷＬ３に対応する配線層２３の抵抗率を異なる値としても良い。
【０１００】
更に、上記実施形態において、導電層２８及び２９の抵抗率が異なる関係、導電層２８及び２９の不純物濃度が異なる関係、及び配線層２２及び２３において導電層２７の膜厚が異なる関係については、製造によるばらつきにより生じた関係を含まない。例えば、同じ条件で導電層２８及び２９を成膜したが、製造のばらつきにより、導電層２８の抵抗率と導電層２９の抵抗率に、例えば１０％程度のばらつきが生じた場合などは含まれない。
【０１０１】
更に、上記実施形態において、ワード線ＷＬとして用いられる配線層の配線長Ｌと断面積Ｓの比に応じて、配線層の抵抗率を変更する場合について説明したが、配線長Ｌあるいは断面積Ｓのいずれかに応じて、配線層の抵抗率を変更しても良い。
【０１０２】
更に、上記実施形態は、第１乃至第３実施形態と異なる三次元積層型ＮＡＮＤ型フラッシュメモリにも適用できる。例えば、ＮＡＮＤストリング１１５の半導体層が半導体基板上方に向かってＵ字型をした構成でも良い。更には、ＮＡＮＤ型フラッシュメモリに限定されず、他の記憶素子を用いた半導体記憶装置においても適用できる。
【０１０３】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【０１０５】
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
【０１０６】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
【０１０７】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
【０１０８】
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
【０１０９】
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
【０１１０】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
【０１１１】
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１１２】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
【０１１３】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
【０１１４】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
【０１１５】
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
【０１１６】
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
【０１１７】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層Ｈｉｇｈ−ｋ膜と膜厚が3〜10nmの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１１８】
また、メモリセル間にはエアギャップを形成することができる。
【符号の説明】
【０１１９】
１０…半導体基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３…ｎ＋型拡散層、１４、１６、２０、２１…絶縁層、１５…電荷蓄積層、１７…半導体層、１８…コンタクトプラグ、２２、２３…配線層、２４、２５…犠牲層、２６…保護層、２７、２８、２９…導電層、３０…レジスト、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１１５…ＮＡＮＤストリング、１２０…周辺回路部、１２１…シーケンサ、１２２…電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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