(57)【特許請求の範囲】
【請求項１】
集積回路のメタライゼーション層のレイアウトであって、前記レイアウトは、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第３の領域と
を備え、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは前記第１のピッチおよび前記第２のピッチとは異なり、
前記第１の方向と直交する第２の方向において、前記第２の領域の前記複数の一方向ラインのうち一部は、前記第１の領域の前記複数の一方向ラインと重なり、
前記第１の領域の前記複数の一方向ライン、前記第２の領域の前記複数の一方向ラインおよび前記第３の領域の前記複数の一方向ラインの各々が、矩形の形状を有する、
レイアウト。
【請求項２】
前記第２の領域の前記複数の一方向ラインと、前記第１の領域の前記複数の一方向ラインとは、交互嵌合している
請求項１に記載のレイアウト。
【請求項３】
前記第２の幅は前記第１の幅の１．５倍であり、前記第２のピッチは前記第１のピッチの１．５倍であり、前記第３の幅は前記第１の幅の３倍であり、前記第３のピッチは前記第１のピッチの３倍である
請求項１または２に記載のレイアウト。
【請求項４】
前記第１の領域はロジック領域であり、前記第２の領域はアナログ／ＩＯ領域であり、前記第３の領域はＳＲＡＭ領域である
請求項１から３のいずれか一項に記載のレイアウト。
【請求項５】
前記レイアウトの前記第１の領域、前記第２の領域または前記第３の領域はいずれも、段差、直交方向のラインまたはフックを含むラインを含まない
請求項１から４のいずれか一項に記載のレイアウト。
【請求項６】
前記第１のピッチは前記第１の幅の２倍である、請求項１から５のいずれか一項に記載のレイアウト。
【請求項７】
集積回路のメタライゼーション層であって、前記メタライゼーション層は、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ワイヤを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ワイヤを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ワイヤを有する第３の領域と
を備え、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは、前記第１のピッチおよび前記第２のピッチとは異なり、
前記第１の方向と直交する第２の方向において、前記第２の領域の前記複数の一方向ワイヤのうち一部は、前記第１の領域の前記複数の一方向ワイヤと重なり、
前記第１の領域の前記複数の一方向ワイヤ、前記第２の領域の前記複数の一方向ワイヤおよび前記第３の領域の前記複数の一方向ワイヤの各々が、矩形の形状を有する、
メタライゼーション層。
【請求項８】
前記第２の領域の前記複数の一方向ワイヤと、前記第１の領域の前記複数の一方向ワイヤとは、交互嵌合している
請求項７に記載のメタライゼーション層。
【請求項９】
前記第２の幅は前記第１の幅の１．５倍であり、前記第２のピッチは前記第１のピッチの１．５倍であり、前記第３の幅は前記第１の幅の３倍であり、前記第３のピッチは前記第１のピッチの３倍である
請求項７または８に記載のメタライゼーション層。
【請求項１０】
前記第１の領域はロジック領域であり、前記第２の領域はアナログ／ＩＯ領域であり、前記第３の領域はＳＲＡＭ領域である
請求項７から９のいずれか一項に記載のメタライゼーション層。
【請求項１１】
前記メタライゼーション層の前記第１の領域、前記第２の領域または前記第３の領域はいずれも、複数の段差、複数の直交方向のワイヤまたは複数のフックを含む複数のワイヤを含まない
請求項７から１０のいずれか一項に記載のメタライゼーション層。
【請求項１２】
前記第１のピッチは前記第１の幅の２倍である、請求項７から１１のいずれか一項に記載のメタライゼーション層。
【請求項１３】
半導体構造用のパターンを形成する方法であって、
基板の上方に複数のラインで構成されるパターンを形成する段階を備え、
前記複数のラインで構成されるパターンは、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第３の領域と、
を有し、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは、前記第１のピッチおよび前記第２のピッチとは異なり、
前記方法はさらに、
電子ビームツールのスキャン方向に平行に前記複数のラインで構成されるパターンを提供するべく、前記電子ビームツールにおいて前記基板を位置合わせする段階と、
前記スキャン方向に沿って前記基板をスキャンすることによって前記複数のラインで構成されるパターンについて複数のライン断絶部を設けるべく、前記複数のラインで構成されるパターンの内部または上方に複数のカットで構成されるパターンを形成する段階と
を備え、
前記スキャン方向は、前記第１の方向に直交する方向であり、
前記第１の方向と直交する第２の方向において、前記第２の領域の前記複数の一方向ラインのうち一部は、前記第１の領域の前記複数の一方向ラインと重なり、
前記第１の領域の前記複数の一方向ライン、前記第２の領域の前記複数の一方向ラインおよび前記第３の領域の前記複数の一方向ラインの各々が、矩形の形状を有する、
方法。
【請求項１４】
半導体構造用のパターンを形成する方法であって、
基板の上方に複数のラインで構成されるパターンを形成する段階を備え、
前記複数のラインで構成されるパターンは、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第３の領域と、
を有し、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは、前記第１のピッチおよび前記第２のピッチとは異なり、
前記方法はさらに、
電子ビームツールのスキャン方向に平行に前記複数のラインで構成されるパターンを提供するべく、前記電子ビームツールにおいて前記基板を位置合わせする段階と、
前記スキャン方向に沿って前記基板をスキャンすることによって前記複数のラインで構成されるパターンについて複数のライン断絶部を設けるべく、前記複数のラインで構成されるパターンの内部または上方に複数のカットで構成されるパターンを形成する段階と
を備え、
前記スキャン方向は、前記第１の方向に直交する方向であり、
前記複数のカットで構成されるパターンを形成する段階は、３ビームスタッガードブランカアパーチャアレイを利用する段階を有する
方法。
【請求項１５】
前記第１のピッチは前記第１の幅の２倍である、請求項１３または１４に記載の方法。
【請求項１６】
半導体構造用のパターンを形成する方法であって、
基板の上方に複数のラインで構成されるパターンを形成する段階を備え、
前記複数のラインで構成されるパターンは、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第３の領域と、
を有し、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは、前記第１のピッチおよび前記第２のピッチとは異なり、
前記方法はさらに、
電子ビームツールのスキャン方向に平行に前記複数のラインで構成されるパターンを提供するべく、前記電子ビームツールにおいて前記基板を位置合わせする段階と、
前記スキャン方向に沿って前記基板をスキャンすることによって前記複数のラインで構成されるパターンについて複数のライン断絶部を設けるべく、前記複数のラインで構成されるパターンの内部または上方に複数のカットで構成されるパターンを形成する段階と
を備え、
前記スキャン方向は、前記第１の方向に直交する方向であり、
前記複数のカットで構成されるパターンを形成する段階は、ユニバーサルカッターブランカアパーチャアレイを利用する段階を有する
方法。
【請求項１７】
半導体構造用のパターンを形成する方法であって、
基板の上方に複数のラインで構成されるパターンを形成する段階を備え、
前記複数のラインで構成されるパターンは、
第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域と、
第２の幅および第２のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第２の領域と、
第３の幅および第３のピッチを持ち前記第１の方向に平行な、複数の一方向ラインを有する第３の領域と、
を有し、
前記第２の幅および前記第２のピッチはそれぞれ、前記第１の幅および前記第１のピッチとは異なり、
前記第３の幅は、前記第１の幅および前記第２の幅とは異なり、前記第３のピッチは、前記第１のピッチおよび前記第２のピッチとは異なり、
前記方法はさらに、
電子ビームツールのスキャン方向に平行に前記複数のラインで構成されるパターンを提供するべく、前記電子ビームツールにおいて前記基板を位置合わせする段階と、
前記スキャン方向に沿って前記基板をスキャンすることによって前記複数のラインで構成されるパターンについて複数のライン断絶部を設けるべく、前記複数のラインで構成されるパターンの内部または上方に複数のカットで構成されるパターンを形成する段階と
を備え、
前記スキャン方向は、前記第１の方向に直交する方向であり、
前記複数のカットで構成されるパターンを形成する段階は、非ユニバーサルカッターブランカアパーチャアレイを利用する段階を有する
方法。
【請求項１８】
前記複数のラインで構成されるパターンを形成する段階は、ピッチ半減技術またはピッチ四分割技術を利用する段階を有する
請求項１３から１７のいずれか一項に記載の方法。
【請求項１９】
前記複数のカットで構成されるパターンを形成する段階は、フォトレジスト材料の層のうち複数の領域を露光する段階を有する
請求項１３から１８のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
＜関連出願に対する相互参照＞
当該出願は、米国仮特許出願第６２／０１２，２２０号（出願日：２０１４年６月１３日）による恩恵を主張する。当該仮出願の内容は全て、参照により本願に組み込まれる。
【０００２】
本発明の実施形態は、リソグラフィー分野に属し、具体的には、相補型電子ビームリソグラフィー（ＣＥＢＬ）を含むリソグラフィーに属する。
【背景技術】
【０００３】
過去数十年間にわたり、集積回路に含まれるフィーチャのスケーリングは、成長の一途を辿る半導体産業の成長を後押ししてきた。フィーチャを一層小型化するべくスケーリングを進めることで、半導体チップの限られた面積に設ける機能ユニットを高密度化させることが可能になる。
【０００４】
集積回路は一般的に、関連技術分野ではビアとして知られている導電性の微小電子構造を含む。ビアは、ビアの上方にある金属ラインをビアの下方にある金属ラインに電気的に接続するために用いられ得る。ビアは通常、リソグラフィープロセスで形成される。代表例を挙げると、フォトレジスト層を誘電体層の上方にスピンコーティングで形成し、パターニングされたマスクを介してフォトレジスト層をパターニングされた化学線で露光するとしてよい。この後、露光されたフォトレジスト層を現像して、フォトレジスト層に開口を形成するとしてよい。次に、フォトレジスト層に形成された開口をエッチングマスクとして用いて、誘電体層にビア用の開口をエッチングで形成するとしてよい。この開口をビア開口と呼ぶ。最後に、ビア開口を１あるいは複数の金属または他の導電性材料で充填して、ビアを形成するとしてよい。
【０００５】
これまで、ビアのサイズおよび間隔は減少の一途をたどっており、ビアのサイズおよび間隔は今後、少なくとも一部の種類の集積回路（例えば、高度なマイクロプロセッサ、チップセットコンポーネント、グラフィクスチップ等）については、さらに減少の一途を辿ることが期待されている。ビアのサイズの評価基準の一つとして、ビア開口のクリティカルディメンションが挙げられる。ビアの間隔の評価基準の一つとして、ビアピッチが挙げられる。ビアピッチは、最も近接している隣接するビア同士の中心間距離を意味する。リソグラフィープロセスを利用して非常に細かいピッチで非常に小さいビアをパターニングする場合、課題がいくつか生じる。
【０００６】
このような課題の一つとして、ビア間のオーバーレイおよび上方にある金属ライン、ならびに、ビア間のオーバーレイおよび下方にある金属ラインは概して、ビアピッチの４分の１のオーダという厳しい許容誤差で制御する必要がある点が挙げられる。ビアピッチのスケーリングが進み小型化されていく中、ビアピッチと共にリソグラフィー装置のスケーリングが改善可能な速度よりも早い速度で、ビアピッチと共にオーバーレイの許容誤差のスケーリングが進む傾向にある。
【０００７】
このような課題の一つとしてさらに、ビア開口のクリティカルディメンションは概して、リソグラフィースキャナの解像度機能よりも早い速度でスケーリングする傾向にあることが挙げられる。ビア開口のクリティカルディメンションを縮小するための縮小技術がある。しかし、縮小量は、ビアピッチ最小値に応じて、そして同様に、縮小プロセスが十分に光近接効果補正（ＯＰＣ）の影響を排除できることによって限界がある傾向にあり、ライン幅変動（ＬＷＲ）および／またはクリティカルディメンション均一性（ＣＤＵ）を大幅に犠牲にしない傾向がある。
【０００８】
このような課題の一つとしてさらに、クリティカルディメンションバジェットの全体的な割合を一定に維持するためには、ビア開口のクリティカルディメンションが小さくなるにつれて、フォトレジストのＬＷＲ特性および／またはＣＤＵ特性を概して改善する必要があることが挙げられる。しかし、現時点において、大半のフォトレジストのＬＷＲ特性および／またはＣＤＵ特性は、ビア開口のクリティカルディメンションが減少している速度と同様の速度では改善されていない。このような課題の一つとしてさらに、非常に小さいビアピッチは概して、極端紫外線（ＥＵＶ）リソグラフィースキャナの解像度機能よりもさらに小さい傾向にあることが挙げられる。この結果、一般的には２つ、３つまたはそれ以上の異なる数のリソグラフィーマスクを利用する必要があるとしてよい。このため、製造コストが増加する傾向にある。ピッチが減少し続ければ、ある時点において、複数のマスクを利用したとしても、従来のスキャナを利用したのではこのように非常に小さいピッチを実現するようビア開口を印刷することは不可能になる可能性があるとしてよい。
【０００９】
同じく、金属ビアに関連する金属ライン構造においてカット（つまり、分断）を製造する処理も、同様のスケーリングの問題に直面する。
【００１０】
このため、リソグラフィー処理の技術および可能性に関しては改善が必要である。
【図面の簡単な説明】
【００１１】
【図１Ａ】堆積後且つパターニング前の、層間誘電体（ＩＬＤ）層上に形成されているハードマスク材料層の開始構造を示す断面図である。
【００１２】
【図１Ｂ】ピッチ半減処理によるハードマスク層のパターニング後の図１Ａの開始構造を示す断面図である。
【００１３】
【図２】６の倍数によるピッチ分割を含むスペーサベース６倍パターニング（ＳＢＳＰ）処理方式における断面図である。
【００１４】
【図３】９の倍数によるピッチ分割を含むスペーサベース９倍パターニング（ＳＢＮＰ）処理方式における断面図である。
【００１５】
【図４】電子ビームリソグラフィー装置の電子ビームカラムを示す概略断面図である。
【００１６】
【図５】面内グリッド歪み（ＩＰＧＤ）をモデル化する機能に制限がある光スキャナオーバーレイを示す概略図である。
【００１７】
【図６】本発明の一実施形態に応じた、位置合わせオンザフライ方式を用いる歪みグリッド情報を示す概略図である。
【００１８】
【図７】本発明の一実施形態に応じた、５０％の密度で３００ｍｍのウェハに一般的／従来のレイアウトをパターニングするべく転送すべき情報を、５％の密度でビアパターンをパターニングする場合と比較して、示す計算例を示す図である。
【００１９】
【図８】本発明の一実施形態に応じた、ビア、および、カット開始／終了のための設計ルール位置が簡略化されたグリッド状レイアウト方式を示す図である。
【００２０】
【図９】本発明の一実施形態に応じた、カットの配置として許容可能な例を示す。
【００２１】
【図１０】本発明の一実施形態に応じた、ラインＡおよびラインＢの間のビアレイアウトを示す図である。
【００２２】
【図１１】本発明の一実施形態に応じた、ラインＡ−Ｅの間のカットレイアウトを示す図である。
【００２３】
【図１２】本発明の一実施形態に応じた、複数のダイ位置が存在するウェハを示す図であり、上方にある点線で示すボックスは一のカラムのウェハフィールドを表している図である。
【００２４】
【図１３】本発明の一実施形態に応じた、複数のダイ位置が存在するウェハを示す図であり、上方には一のカラムの実際のターゲットウェハフィールドがあり、オンザフライ修正のための周辺エリアが増加している様子を示す図である。
【００２５】
【図１４】本発明の一実施形態に応じた、元のターゲットエリア（内側が薄い色で太い点線）に対して、印刷すべきエリア（内側が濃い色で細い点線）について数度ウェハ回転させた効果を示す図である。
【００２６】
【図１５】本発明の一実施形態に応じた、前のメタライゼーション層内の縦方向の金属ラインの上方に重なっているように表されている横方向の金属ラインを示す平面図である。
【００２７】
【図１６】本発明の一実施形態に応じた、前のメタライゼーション層内の縦方向の金属ラインの上方に重なっているように表されている横方向の金属ラインを示す平面図であり、幅／ピッチが異なる金属ラインが縦方向に重なりあっている様子を示す図である。
【００２８】
【図１７】前のメタライゼーション層内の縦方向の金属ラインの上方に重なっているように表されている従来の金属ラインを示す平面図である。
【００２９】
【図１８】カットすべきまたはビアをターゲット位置に配置すべきライン（右）と相対的に、ＢＡＡのアパーチャ（左）を示す図であり、ラインはアパーチャの下方でスキャンされる様子を示す図である。
【００３０】
【図１９】カットすべき、または、ターゲット位置にビアを配置すべき２つのライン（右）と相対的に、スタッガードに配置されていないＢＡＡの２つのアパーチャ（左）を示す図であり、ラインはアパーチャの下方でスキャンされる様子を示す図である。
【００３１】
【図２０】本発明の一実施形態に応じた、カットすべきまたはビアをターゲット位置に配置すべき複数のライン（右）と相対的に、ＢＡＡの２列に並んだスタッガードに配置された複数のアパーチャ（左）を示す図であり、ラインはアパーチャの下方でスキャンされる様子を示しており、スキャン方向は矢印で示している図である。
【００３２】
【図２１Ａ】本発明の一実施形態に応じた、ＢＡＡの２列のスタッガードに並べられたアパーチャ（左）を、当該スタッガードＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数のライン（右）と相対的に示す図であり、スキャン方向は矢印で示している図である。
【００３３】
【図２１Ｂ】本発明の一実施形態に応じた、図２１Ａに図示したタイプの金属ラインレイアウトに基づく集積回路内の複数のメタライゼーション層で構成される積層体を示す断面図である。
【００３４】
【図２２】本発明の一実施形態に応じた、３つの異なるスタッガードアレイを含むレイアウトのＢＡＡのアパーチャを示す図である。
【００３５】
【図２３】本発明の一実施形態に応じた、３つの異なるスタッガードアレイを含むレイアウトのＢＡＡのアパーチャを示す図であり、電子ビームはこれらのアレイのうち１つのみをカバーする様子を示す図である。
【００３６】
【図２４Ａ】本発明の一実施形態に応じた、ビームをずらすための偏向部を備える電子ビームリソグラフィー装置の電子ビームカラムを示す概略断面図である。
【００３７】
【図２４Ｂ】本発明の一実施形態に応じた、ピッチ＃１、カット＃１、ピッチ＃２、カット＃２およびピッチ＃Ｎ、カット＃Ｎを持つＢＡＡ２４５０の３ピッチアレイ（または、最大でｎピッチアレイ）を示す図である。
【００３８】
【図２４Ｃ】本発明の一実施形態に応じた、電子ビームカラムにズームインスリットを含める様子を示す図である。
【００３９】
【図２５】本発明の一実施形態に応じた、３つの異なるピッチのスタッガードアレイを含むレイアウトのＢＡＡのアパーチャを示す図であり、電子ビームが全てのアレイをカバーする様子を示す図である。
【００４０】
【図２６】本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ（左）を、当該ＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数の大きいライン（右）と相対的に示す図であり、スキャン方向は矢印で示されている図である。
【００４１】
【図２７】本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ（左）を、当該ＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数の中程度のサイズのライン（右）と相対的に示す図であり、スキャン方向は矢印で示されている図である。
【００４２】
【図２８】本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ（左）を、当該ＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数の小さいライン（右）と相対的に示す図であり、スキャン方向は矢印で示されている図である。
【００４３】
【図２９Ａ】本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ（左）を、当該ＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数のさまざまなサイズのライン（右）と相対的に示す図であり、スキャン方向は矢印で示されている図である。
【００４４】
【図２９Ｂ】本発明の一実施形態に応じた、図２９Ａに図示したタイプの金属ラインレイアウトに基づく集積回路内の複数のメタライゼーション層で構成される積層体を示す断面図である。
【００４５】
【図３０】本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ（左）を、当該ＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数のさまざまなサイズのライン（右）と相対的に示す図であり、スキャン方向は矢印で示されている図である。
【００４６】
【図３１】本発明の一実施形態に応じた、ピッチが異なるラインセットを３つ示す図であり、各ラインには対応するアパーチャが上方に設けられている様子を示す図である。
【００４７】
【図３２】本発明の一実施形態に応じた、非常に大きいラインを１つ含む複数の異なるサイズのライン（右）、および、一の共通グリッド上のビームアパーチャアレイ縦方向ピッチレイアウト（３つのアレイ）を示す図である。
【００４８】
【図３３】本発明の一実施形態に応じた、複数の異なるサイズのライン（右）およびユニバーサルカッターピッチアレイ（左）を示す図である。
【００４９】
【図３４】本発明の一実施形態に応じた、２つのライン（右）に対して言及されるユニバーサルカッター（左）のための２＊ＥＰＥルールを示す図である。
【００５０】
【図３５】本発明の一実施形態に応じた、前の層状メタライゼーション構造を示す平面図および対応する断面図である。
【００５１】
【図３６Ａ】本発明の一実施形態に応じた、フィンを有する非プレーナ型半導体デバイスを示す断面図である。
【００５２】
【図３６Ｂ】本発明の一実施形態に応じた、図３６Ａの半導体デバイスのａ‐ａ´軸に沿った平面図を示す図である。
【００５３】
【図３７】本発明の一実施例に応じたコンピューティングデバイスを示す図である。
【００５４】
【図３８】本発明の一実施形態に応じた、コンピュータシステムの一例を示すブロック図である。
【００５５】
【図３９】本発明の１または複数の実施形態を実装するインターポーザを示す図である。
【００５６】
【図４０】本発明の一実施形態に応じて構築されたコンピューティングデバイスを示す図である。
【発明を実施するための形態】
【００５７】
相補型電子ビームリソグラフィー（ＣＥＢＬ）に適したリソグラフィー装置およびＣＥＢＬを含む方法を説明する。以下に記載する説明では、本発明の実施形態を徹底的に理解できるよう、具体的なツール、集積化および材料の管理方式等、数多く具体的且つ詳細な内容を記載する。本発明の実施形態はこのような具体的且つ詳細な内容を採用することなく実施し得ることは当業者には明らかである。また、シングルダマシン処理またはデュアルダマシン処理等の公知の特徴については、本発明の実施形態を不要にあいまいにすることを避けるべく、詳細な説明を省略する。さらに、図中に図示したさまざまな実施形態は例として図示したものであり、必ずしも実寸に即したものとは限らないと理解されたい。さまざまな動作は、複数の別個の動作として順に、本発明を最も理解し易い方法で説明される場合があるが、説明が順番になされているからといって、これらの処理が必ずしも所定の順序でなければならないと示唆するものとして解釈されるべきではない。特に、これらの動作は説明順に実施する必要はない。
【００５８】
本明細書で説明する１または複数の実施形態は、相補型電子ビームリソグラフィー（ＣＥＢＬ）を含むか、または、ＣＥＢＬに適したリソグラフィーの方法およびツールに関し、このような方法およびツールを実装する際に半導体プロセスに関して考慮する内容を含む。
【００５９】
相補型リソグラフィーは、大量生産（ＨＶＭ）方式でロジックデバイスに重要な層を２０ｎｍのハーフピッチ以下でパターニングするコストを低減するべく、２種類のリソグラフィー技術の強みを基に互いに補完し合うことで実現される技術である。相補型リソグラフィーを実施する方法のうちコスト効果が最も高い方法は、光リソグラフィーを電子ビームリソグラフィー（ＥＢＬ）と組み合わせることである。集積回路（ＩＣ）設計内容をウェハに転写するプロセスは、一方向ライン（厳密に一方向であるか、または、大部分が一方向であるかのいずれか）を予め定められたピッチで印刷するための光リソグラフィー、ライン密度を高めるためのピッチ分割技術、および、これらのラインを「カット」するＥＢＬといった処理を必要とする。ＥＢＬは、他の重要な層、特に、コンタクトおよびビアホールをパターニングするためにも用いられる。光リソグラフィーは、単独で他の層をパターニングするために用いられ得る。ＥＢＬは、光リソグラフィーを補完するために用いられる場合、ＣＥＢＬまたは相補型ＥＢＬと呼ばれる。ＣＥＢＬは、ラインおよびホールをカットするために用いられる技術である。ＣＥＢＬは、全ての層のパターニングを行うために用いられないので、関連産業における先進技術ノード（より小型化されたノード）（例えば、１０ｎｍまたはより小型の、例えば、７ｎｍまたは５ｎｍ技術のノード）におけるパターニング要件を満たす上で補完的ではあるが重要な役割を持つ。ＣＥＢＬはさらに、現在の光リソグラフィーの技術、ツールおよびインフラストラクチャを利用したその延長線上にある。
【００６０】
上述したように、ＥＢＬを用いてラインをカットする前に、ピッチ分割技術を用いてライン密度を高めることができる。第１の例を挙げると、ピッチ半減を実現することで、製造後の格子構造のライン密度を倍増させることができる。図１Ａは、堆積後且つパターニング前の、層間誘電体（ＩＬＤ）層上に形成されているハードマスク材料層の開始構造を示す断面図である。図１Ｂは、ピッチ半減処理によるハードマスク層のパターニング後の図１Ａの開始構造を示す断面図である。
【００６１】
図１Ａを参照すると、開始構造１００は、ハードマスク材料層１０４が層間誘電体（ＩＬＤ）層１０２上に形成されている。パターニングされたマスク１０６をハードマスク材料層１０４の上に配置する。パターニングされたマスク１０６には、そのフィーチャ（ライン）の側壁に沿ってスペーサ１０８が形成されている。スペーサ１０８は、ハードマスク材料層１０４上に設けられている。
【００６２】
図１Ｂを参照すると、ハードマスク材料層１０４がピッチ半減処理でパターニングされる。具体的には、パターニングされたマスク１０６を最初に除去する。この結果得られるスペーサ１０８のパターンでは、密度が倍増しており、つまり、マスク１０６のフィーチャまたはピッチが半減している。スペーサ１０８のパターンを、例えば、エッチングプロセスによって、ハードマスク材料層１０４に転写して、図１Ｂに示すようにパターニングされたハードマスク１１０を形成する。このような一実施形態において、パターニングされたハードマスク１１０は一方向ラインを有する格子パターンで形成される。パターニングされたハードマスク１１０の格子パターンは、高密度ピッチの格子構造であってよい。例えば、高密度ピッチは、従来のリソグラフィー技術をそのまま利用しただけでは実現し得ないとしてよい。さらに、図示されていないが、もう一度スペーサマスクパターニングを行うことで元々のピッチが４分の１になるとしてもよい。したがって、図１Ｂのパターニングされたハードマスク１１０の格子状パターンの複数のハードマスクラインは、一定のピッチで離間しており、互いに相対的に一定の幅を持つとしてよい。こうして実現される寸法は、利用したリソグラフィー技術のクリティカルディメンションよりはるかに小さいとしてよい。
【００６３】
したがって、ＣＥＢＬ集積化方式の第１の段階として、全面に形成されている膜を、例えば、スペーサベース２倍パターニング（ＳＢＤＰ）あるいはピッチ半減化、または、スペーサベース４倍パターニング（ＳＢＱＰ）あるいはピッチ四分割を含むリソグラフィープロセスおよびエッチングプロセスを用いてパターニングするとしてよい。他のピッチ分割方法も実施され得ると考えられたい。
【００６４】
例えば、図２は、６の倍数によるピッチ分割を含むスペーサベース６倍パターニング（ＳＢＳＰ）処理方式における断面図である。図２を参照すると、動作（ａ）において、リソグラフィー処理、スリミング処理およびエッチング処理の後の犠牲パターンＸが図示されている。動作（ｂ）において、堆積およびエッチングの後のスペーサＡおよびスペーサＢを示す。動作（ｃ）において、動作（ｂ）のパターンからスペーサＡを除去した後の様子を示す。動作（ｄ）において、動作（ｃ）のパターンにスペーサＣを堆積させた後の様子を示す。動作（ｅ）において、動作（ｄ）のパターンからスペーサＣをエッチングした後の様子を示す。動作（ｆ）において、犠牲パターンＸを除去し、スペーサＢを除去した後に６／１ピッチパターンが得られる。
【００６５】
別の例を挙げると、図３では、９の倍数によるピッチ分割を含むスペーサベース９倍パターニング（ＳＢＮＰ）処理方式における断面図を示す。図３を参照すると、動作（ａ）において、リソグラフィー処理、スリミング処理およびエッチング処理の後の犠牲パターンＸが図示されている。動作（ｂ）において、堆積およびエッチングの後のスペーサＡおよびスペーサＢを示す。動作（ｃ）において、動作（ｂ）のパターンからスペーサＡを除去した後の様子を示す。動作（ｄ）において、動作（ｃ）のパターンにスペーサＣおよびスペーサＤを堆積させエッチングした後の様子を示す。動作（ｅ）において、スペーサＣを除去した後に９／１ピッチパターンが得られる。
【００６６】
いずれの場合も、一実施形態において、本明細書で説明する相補型リソグラフィーは、１９３ｎｍ浸漬リソグラフィー（１９３ｉ）等の従来または現在の技術水準のリソグラフィーを用いてグリッド状のレイアウトを最初に製造することを含む。グリッド状レイアウトにおけるラインの密度をｎの倍数で高めるためにピッチ分割を実施するとしてよい。１９３ｉリソグラフィーと、ｎの倍数でのピッチ分割との組み合わせでグリッド状レイアウトを形成することは、「１９３ｉ＋Ｐ／ｎピッチ分割」と表記し得る。ピッチ分割後のグリッド状レイアウトのパターニングはこの後、電子ビーム直接描画（ＥＢＤＷ）「カット」を用いてパターニングされるとしてよい。これについては、より詳細に後述する。このような一実施形態では、１９３ｎｍ浸漬スケーリングは、コスト効果の高いピッチ分割と組み合わせることで、何世代にもわたって拡張され得る。相補型ＥＢＬを用いて、格子を分断して、ビアをパターニングする。
【００６７】
より具体的には、本明細書で説明する実施形態は、集積回路の製造時におけるフィーチャのパターニングに関する。一実施形態において、ＣＥＢＬを用いてビアを形成するための開口をパターニングする。ビアは、ビアの上方にある金属ラインをビアの下方にある金属ラインに電気的に接続するために用いられる金属構造である。別の実施形態では、ＣＥＢＬを用いて、金属ラインに沿って非導電性の間隙部または断絶部を形成する。従来、このような断絶部は、金属ラインの一部を除去することまたはカットして除去するプロセスを含むので、「カット」と呼ばれている。しかし、ダマシン方式では、このような断絶部は「プラグ」と呼ばれるとしてよく、製造方法のどの段階であっても実際には金属ではない金属ラインの軌跡に沿った領域であるが、むしろ金属を形成することができない保護領域である。しかし、いずれの場合でも、「カット」または「プラグ」という用語は同義語として用いられるとしてよい。ビア開口および金属ラインのカットまたはプラグの形成は一般的に、集積回路用のバックエンド（ＢＥＯＬ）処理と呼ばれる。別の実施形態では、ＣＥＢＬをフロントエンド（ＦＥＯＬ）処理に用いる。例えば、アクティブ領域の寸法（フィンの寸法等）および／または対応するゲート構造のスケーリングは、本明細書で説明するように、ＣＥＢＬ技術を用いて実行し得る。
【００６８】
上述したように、電子ビーム（ｅｂｅａｍ）リソグラフィーは、集積回路製造についてフィーチャの所望のスケーリングを実現することを目的として、標準的なリソグラフィー技術を補完するべく実施され得る。電子ビームリソグラフィーを実施するべく電子ビームリソグラフィー用のツールを利用されるとしてよい。実施形態例によると、図４は、電子ビームリソグラフィー装置の電子ビームカラムを示す概略断面図である。
【００６９】
図４を参照すると、電子ビームカラム４００は、電子ビーム４０４を提供する電子源４０２を有する。電子ビーム４０４は、限定用のアパーチャ４０６を通過した後、高アスペクト比の照明光学系４０８を通過する。出射されるビーム４１０はこの後、スリット４１２を通過して、スリミングレンズ４１４によって制御されるとしてよい。スリミングレンズ４１４は例えば、磁気レンズであってよい。最終的に、ビーム４０４は、成形用のアパーチャ４１６（１次元（１Ｄ）の成形アパーチャであってよい）を通過した後、ブランカアパーチャアレイ（ＢＡＡ）４１８を通過する。ＢＡＡ４１８は、複数の物理的なアパーチャが形成されている。例えば、薄いシリコンスライスに開口が形成されている。ＢＡＡ４１８の一部のみが所与のタイミングにおいて電子ビームに露光される場合もあるとしてよい。これに代えて、または、これに加えて、ＢＡＡ４１８を通過する電子ビーム４０４の一部分４２０のみが、最終アパーチャ４２２（例えば、ビームの一部分４２１が遮蔽されている様子が図示されている）、および、おそらく、ステージフィードバック偏向部４２４を通過可能である。
【００７０】
図４を再度参照すると、結果として得られる電子ビーム４２６は最終的に、スポット４２８として、ウェハ４３０の表面に当たる。ウェハ４３０は、例えば、ＩＣ製造で利用されるシリコンウェハである。具体的には、結果として得られる電子ビームは、ウェハ上のフォトレジスト層に衝突するとしてよいが、実施形態はこれに限定されない。ステージスキャン４３２は、図４に示す矢印４３４の方向に沿って、電子ビーム４２６と相対的にウェハ４３０を移動させる。電子ビームツールは全体として、図４に図示したタイプのカラム４００を多数有し得ると考えられたい。また、以下に記載する一部の実施形態で説明するように、電子ビームツールは、ベースコンピュータが対応付けられているとしてよく、各カラムはさらに対応するカラムコンピュータを持つとしてよい。
【００７１】
現在の技術水準に応じた電子ビームリソグラフィーの問題点の１つとして、高度集積回路の製造に関して大量生産（ＨＶＭ）環境への適応が容易でない点が挙げられる。今日の電子ビームツールおよび対応する方法は、ＨＶＭ環境でのウェハ処理のスループット要件を鑑みると、速度が低過ぎることが分かっている。本明細書で説明している実施形態は、ＨＶＭ環境においてＥＢＬを利用できるようにすることに関する。具体的には、本明細書で説明する多くの実施形態によれば、ＥＢＬツールによるスループットを改善することができるので、ＨＶＭ環境においてＥＢＬを利用することができるようになる。
【００７２】
以下では、現在の性能よりもＥＢＬを改善することが可能な実施形態の７つの異なる態様を説明する。実施形態の７つの別個の態様として分類されているが、以下に説明する実施形態はＨＶＭ環境においてＥＢＬのスループットを改善するべく、別個に利用してもよいし、または、任意の適切な組み合わせで用いられるとしてもよいと考えられたい。より詳細に以下で説明するが、第１の態様では、電子ビームツールで電子ビームパターニングの対象となるウェハについての位置合わせの問題に対処する。第２の態様では、電子ビームツールを簡略化するためのデータ圧縮またはデータ削減について説明する。第３の態様では、集積回路レイアウトについて均一な金属またはその他の格子パターン密度の領域の実装について説明する。第４の態様では、電子ビームツールのためのスタッガードブランカアパーチャアレイ（ＢＡＡ）について説明する。第５の態様では、電子ビームツール用の３ビームアパーチャアレイについて説明する。第６の態様では、電子ビームツール用の非ユニバーサルカッターについて説明する。第７の態様では、電子ビームツール用のユニバーサルカッターについて説明する。
【００７３】
全ての態様について、一実施形態では、以下でブランカアパーチャアレイ（ＢＡＡ）の開口またはアパーチャについて言及する際には、ＢＡＡの開口またはアパーチャの全てまたは一部について、ウェハ／ダイがウェハ移動方向またはウェハスキャン方向に沿って下方を移動するにつれて、開状態または「閉状態」に（例えば、ビーム偏向によって）切り替えるとしてよい。一実施形態において、ＢＡＡは、各開口が電子ビームをサンプルまで通過させるか、または、ビームを偏向して、例えば、ファラデーカップまたはブランキングアパーチャに向けるかに関して、独立して制御することができる。このようなＢＡＡを含む電子ビームカラムまたは装置は、ビームカバレッジ全体を偏向して、ＢＡＡの一部分のみに照射するように構築されているとしてよく、そしてＢＡＡに設けられているそれぞれの開口は電気的に、電子ビームを通過（オン）または遮断（オフ）するように構成されている。例えば、偏向されない電子はウェハに到達し、レジスト層を露光するが、偏向された電子はファラデーカップまたはブランキングアパーチャで捕獲される。「開口」または「開口高さ」という用語は、受け取り側のウェハに照射されるスポットサイズを意味し、ＢＡＡ内に物理的に設けられている開口を意味するものではないと考えられたい。これは、物理的に設けられている開口は、最終的にＢＡＡから生成されるスポットサイズ（例えば、ナノメートル単位）よりも大幅に大きく（例えば、ミクロン単位）ためである。このため、本明細書においてＢＡＡのピッチまたはＢＡＡにおける一列の開口のピッチが金属ラインのピッチに「対応する」と説明する場合、この説明は実際には、ＢＡＡから生成され照射されるスポットのピッチと、カットが行われているラインのピッチとの関係を意味している。以下に一例として挙げているが、ＢＡＡ２１１０から生成されるスポットのピッチは、ライン２１００のピッチと同一である（両方の列のＢＡＡ開口をまとめて考慮した場合）。一方、ＢＡＡ２１１０のスタッガードアレイの一列のみから生成されたスポットのピッチは、ライン２１００のピッチの２倍である。
【００７４】
全ての態様について、一部の実施形態において、上述したような電子ビームカラムはさらに、図４に関連して説明した特徴に加えて他の特徴も有し得るとも考えられたい。例えば、一実施形態において、サンプルステージは、互いに直交するように印刷されている交互に設けられている複数のメタライゼーション層を収容するように９０度回転させることができる（例えば、Ｘスキャン方向とＹスキャン方向との間で回転させる）。別の実施形態では、電子ビームツールは、ウェハをステージに搭載する前に、ウェハを９０度回転させることが可能である。これらに加えて他の実施形態も図２４Ａから図２４Ｃに関連付けて後述する。
【００７５】
本発明の実施形態の第１の態様において、電子ビームツールで電子ビームパターニングの対象となるウェハについての位置合わせの問題に対処する。
【００７６】
以下で説明する方法は、撮像ツール（例えば、光スキャナ）で層をパターニングする場合に、層同士を物理的に重ね合わせることで過剰に発生するエッジ配置エラー（ＥＰＥ）を解決するために実施されるとしてよい。一実施形態において、以下で説明する方法は、ウェハ座標系マーカー（つまり、位置合わせマーク）の事前選択サンプリングを利用して、ウェハ処理に起因して発生する処理後のウェハにおける面内グリッド歪みパラメータを推定する撮像ツールに適用可能である。収集した位置合わせ情報（例えば、サンプリングされたウェハ面内グリッド歪み）は通常、予め定められた次数の多項式に適合する。そして、この適合は通常、歪みが発生したグリッドを表現するものとして用いられ、さまざまなスキャナ印刷パラメータを調整し、下方層と印刷層との重ね合わせを可能なうちで最良なものとする。
【００７７】
これに代えて、一実施形態では、パターニングに電子ビームを利用することで、ダイ毎だけではなく、下方層のフィーチャを含むパターンに対する任意の時点での書き込みにおいて位置合わせ情報を収集することが可能となる（「オンザフライ位置合わせ」）。例えば、電子検出部は電子ビームカラムの底部に配置されており、位置合わせマークまたは他の下方のパターニングされたフィーチャから後方散乱された電子を収集する。単純な線形モデルによれば、ダイの露光中にカラムの下方でステージがスキャンしている間、電子ビームカラムが書き込むと（そして、検出部が検出すると）、ダイ毎に数百回にわたってこのような情報の収集が可能になる。このような一実施形態によると、多項式に適合させる必要はなく、より高次の複雑な補正パラメータを推定する必要もない。むしろ、単純な線形補正のみが利用され得る。
【００７８】
ある実施形態によると、実際には、ダイのアクティブ領域内およびスクライブラインにおける前の層にパターニングされている位置合わせマークに対して、電子ビームの複数の（数百の）時間位置を記録することが可能であり、実際に行われる。このような記録動作は、ＣＯＯ（所有コスト）のツールスループットを低減させることなく、露光される層パターンのパターニング特性を特徴づけることを目的として通常存在するセル内のドロップを用いて実行されるとしてよい。
【００７９】
オンザフライ位置合わせが実施されない場合には代わりに、上述したようにより高次の多項式を利用する。しかし、より高次の多項式に基づく位置合わせは、比較的疎な位置合わせ情報（例えば、パターニングすべきダイ位置の１０−１５％のみを用いて、ウェハ上の面内グリッド歪みを収集する）を適合させるために用いられ、モデル化されない（剰余）適合エラーは、最大合計重ね合わせ予想エラーの約５０％を占める。はるかに密な位置合わせ情報を収集して、さらに高次の多項式を適合およびパターニング修正のために利用することで、重ね合わせがある程度改善され得るが、これを実現するとスループットおよび所有コストに大幅な損失が発生してしまう。
【００８０】
前後関係を説明すると、ウェハ処理に起因する面内グリッド歪みは複数の原因に起因して発生する。これらに限定されないが、パターンの下方にある金属／その他の層が印刷されることによる後方散乱／フィールドずれエラー、パターン書き込み時の熱の影響によるウェハの反り／局所的に増加するウェハの膨張、および、ＥＰＥに大きく寄与するその他の追加の影響が挙げられる。補正が行われなければ、局所的に非常に大きいパターニングずれを発生させつつウェハをパターニングする可能性が非常に高くなる。
【００８１】
図５は、面内グリッド歪み（ＩＰＧＤ）をモデル化する機能に制限がある光スキャナオーバーレイを示す概略図である。図５の左側部分５０２を参照すると、ウェハ５０６上のダイグリッド５０４は、ウェハ処理によって歪みが発生している。ベクトルによれば、当初の位置決め（例えば、最初の層の印刷時）に対して、各ダイの隅がずれていることがわかる。図５の右側部分５１０を参照すると、従来のステッパが、点５１２で表しているように、この層に関して比較的疎な歪みグリッド情報を収集している。したがって、より高次の多項式を利用することで、比較的疎な位置合わせ情報を適合させることができる。位置の数は、サンプリングされた位置におけるグリッド座標情報から取得されたグリッド表現にモデルを適合させた後の剰余を「許容可能」なレベルにするべく最適化される。この情報を収集するためにオーバーヘッド時間が必要である。
【００８２】
図５に示すように収集される比較的疎な歪みグリッド情報とは対照的に、図６は、本発明の一実施形態に応じた、位置合わせオンザフライ方式を用いる歪みグリッド情報を示す概略図である。図６を参照すると、電子ビームがダイ毎に書き込みを行うと、カラムの底部にある検出部が下方層の位置座標に関する情報を収集する。書き込み位置に対する調整が必要な場合は、オーバーヘッド時間の増加またはスループットの低下を発生させることなく、または、最小限に抑えつつ、ウェハのどの箇所においてもリアルタイムでのステージ位置制御に基づいて行うことができる。具体的には、図６は、図５に図示したものと同じプロット６０２を示す。一例としてダイ領域６０４を拡大しており、ダイ領域６０４内のスキャン方向６０６が示されている。
【００８３】
本発明の実施形態の第２の態様では、電子ビームツールを簡略化するためのデータ圧縮またはデータ削減について説明する。
【００８４】
本明細書で説明する方法には、データの大幅な圧縮を可能とするべくデータを制限させること、データパスを削減すること、および、最終的にはるかに単純な電子ビーム書き込みツールを実現することが含まれる。より具体的には、説明している実施形態によれば、電子ビームツールの電子ビームカラムに渡さなければならないデータ量を大幅に削減することが可能になる。物理的なハードウェアの電気帯域幅の制限内に収めつつ、カラムフィールドに書き込みを行いフィールドエッジ配置エラーについてカラムフィールドを調整するための十分な量のデータを実現するための実用的な方法が提案される。このような実施形態を実装しない場合、必要な帯域幅は現在の電子機器が実現可能なレベルの約１００倍になる。ある実施形態によると、本明細書で説明するデータ削減またはデータ圧縮の方法は、ＥＢＬツールのスループット性能を大幅に改善するために実装され得る。ＥＢＬは、スループット性能を改善することによって、ＨＶＭ環境への適用がより容易になるとしてよく、例えば、集積回路製造環境に適用し易くなる。
【００８５】
図７は、本発明の一実施形態に応じた、５０％の密度で３００ｍｍのウェハに一般的／従来のレイアウトをパターニングするべく転送すべき情報を、５％の密度でビアパターンをパターニングする場合と比較して、示す計算例を示す図である。図７を参照すると、転送すべき情報は式（Ａ）である。情報の転送は、エッジ配置エラー（ＥＰＥ）による情報損失を含む式（Ｂ）に応じて行われ、不確実性（Ａｐ）は最小分解特性であり、ΔＰＶは２ＥＰＥに等しい。ＡＰのＥＢＤＷツール解像度が１０ｎｍであり、ＥＰＥが２．５ｎｍであると仮定すると、このような汎用撮像システムが１ｍ２で（パターン密度が５０％と仮定する）転送すべき情報量は、式（Ｃ）で表される。３００ｍｍウェハの面積は、７０６ｃｍ２、つまり、０．０７０６ｍ２である。これに応じて、３００ｍｍウェハ上に５０％の密度で一般的なレイアウトをパターニングするためには、転送する必要があるバイト数は式（Ｄ）で表される。この結果、１０ｗｐｈのＴＰＴについて転送レートが１９４．４ＧＢ／ｓであると仮定すると、６分間で７０ＴＢを転送すべきとなる。本発明の一実施形態に応じて、約１０％のパターン密度でビア（および／またはカット）を印刷するよう設計されているＥＢＤＷツールはこれに応じて、例えば、現実的な４０ＧＢ／ｓという転送レートで、削減した情報を転送する必要がある。具体的な実施形態では、ＥＢＤＷツールは、約５％のパターン密度でビア（および／またはカット）を印刷するよう設計されており、これに応じて転送すべき情報を削減する必要がある。例えば現実的な２０ＧＢ／ｓという転送レートで７ＴＢを転送する。
【００８６】
図７を再度参照すると、情報の転送は、絶対値である６４ビットの座標を転送することに代えて、相対的な距離（整数化された距離）を転送することに削減される。電子ビームツールを用いて、５０％の密度である一般的なレイアウトパターンに対して、約１０％未満の密度で、さらに、５％という低い密度でビアのみをパターニングすることによって、例えば、データ転送量を６分間で７０＋ＴＢから６分間で７ＴＢ未満まで減少させることが可能になる。これによって、電子ビーム装置は、大量生産に必要な製造スループットを実現することが可能になる。
【００８７】
ある実施形態において、データを削減するべく以下の４つの方法のうち１または複数を実装する。
（１）ビアおよびカットの全ての設計ルールを簡略化して、ビアが占有可能で、ラインカットの開始位置および終了位置である位置の数を削減する。
（２）ビア間の距離と同様に、カットの開始および終了の配置の暗号化は、ｎ＊最短距離として暗号化される（これによって、カットの開始位置および終了位置のそれぞれの６４ビットのアドレスを送信する必要がなくなる。ビア位置についても同様である）。
（３）ツールのカラム毎に、ウェハのこの部分に含まれるカットおよびビアを形成するために必要なデータのみを、カラムコンピュータに転送する（各カラムは、（２）と同様に暗号化された状態で、必要なデータのみを受信する）。および／または
（４）ツール内のカラム毎に、送信されるエリアは、上部および下部でｎ本のラインずつ、さらに、幅方向はｘずつ、増加する（したがって、対応するカラムコンピュータは、ウェハ全体のデータを送信しなくても、ウェハ温度および位置合わせの変化についてオンザフライで調整が可能である）。ある実施形態において、１または複数のこのようなデータ削減方法を実装することで、少なくともある程度までは電子ビームツールを簡略化することが可能になる。例えば、マルチカラム電子ビームツールにおいて一の専用カラムに通常対応付けられている専用のコンピュータまたはプロセッサは、簡略化されるとしてもよいし、または、全て削除されるとしてもよい。つまり、オンボード専用ロジック機能を持つ一のカラムは簡略化されて、ロジック機能をボード外に移動させるとしてもよいし、または、電子ビームツールの各カラムに必要なオンボードロジック機能の量を削減するとしてもよい。
【００８８】
上述した方法（１）に関して、図８は、本発明の一実施形態に応じた、ビア、および、カット開始／終了のための設計ルール位置が簡略化されたグリッド状レイアウト方式を示す図である。横方向グリッド８００は、ライン位置が通常通り配置されており、実線８０２は実際のラインを表し、点線８０４は占有されていないライン位置を表す。この技術で鍵となるのは、ビア（ハッチングされたボックス８０６）が、構造格子（図８では縦方向グリッド８０８として図示している）上にあり、ビアの下方にある金属ライン（実線で囲った横方向の矩形）と平行なスキャン方向８１０に印刷されている点である。この設計システムの要件は、ビア位置８０６が縦方向グリッド８０８とそろった位置でのみ形成される点である。
【００８９】
カットに関しては、ビアグリッドよりも細かいグリッドでカットが形成される。図９は、本発明の一実施形態に応じた、カットの配置として許容可能な例を示す。図９を参照すると、ラインアレイ９０２では、グリッド９０６に応じてビア９０４が配置されている。カットの配置として許容可能な例（例えば、符号を付与したカット９０８、９１０および９１２）は、縦方向の点線９１４で示し、ビア位置は縦方向の実線９０６として続いている。カットは常に、グリッド９１４上で正確に開始され終了している。このことは、ベースコンピュータからカラムコンピュータまで転送するデータ量を削減する上で鍵となる。しかし、縦方向の点線９１４の位置は構造格子のように見えるが、要件ではないと考えられたい。これに代えて、ビアカットラインを中心とする一対のラインは、ビア位置と相対的に−ｘｎおよび＋ｘｎの距離であることが知られている。ビア位置は、カット方向に沿ってｍ単位ごとに離間している構造格子である。
【００９０】
上述した方法（２）について、カットおよびビアを距離に基づき暗号化することで、６４ビットのアドレス全てを送信する必要が無くなるとしてよい。例えば、ｘ位置およびｙ位置について絶対値である６４ビット（または１２８ビット）のアドレスを送信するよりも、左端からの進行方向に沿った距離（右側へと移動する方向で印刷するウェハラインの場合）または右端からの進行方向に沿った距離（ウェハラインを印刷する方向で左側へ移動する方向で印刷するウェハラインの場合）を暗号化する。ビアラインを中心とする一対のラインは、ビア位置と相対的に−ｘｎおよび＋ｘｎの距離にあることが知られており、ビア位置は、カット方向に沿ってｍ単位毎に離間している構造格子上にある。このため、どのビア印刷位置であっても、ゼロから数字が割り振られたビア位置までの距離（ｍ単位離間している）として暗号化することが可能である。これによって、送信しなければならない位置決めデータの量が大幅に削減される。
【００９１】
前のビアからの相対的なビアカウントを機械に供給することで、情報量はさらに削減することができる。図１０は、本発明の一実施形態に応じた、ラインＡおよびラインＢの間のビアレイアウトを示す図である。図１０を参照すると、図示している２本のラインはラインＡ：ビア１００２間隔＋１，＋４，＋１，＋２、ラインＢ：ビア１００４間隔＋９、といったように削減することができる。ビア１００２／１００４間隔は、グリッド１００６に応じたものである。追加で最も可能性の高い用語の割り当ての伝達理論をさらに実施して、データ空間を縮小し得ると考えられたい。この場合であっても、このようにさらに削減することを無視しても、単純な圧縮を利用して６４ビットで表される位置にある４つのビアを、わずかなビット数にまで削減することで、素晴らしい改善結果が得られる。
【００９２】
同様に、カットの開始および終了を削減することで、カット毎に位置決め情報の６４ビット（または１２８ビット）を送信する必要が無くなる。光スイッチと同様に、カットの開始は、次のデータポイントはカットの終了であることを意味し、同様に、次の位置は次のカットの開始である。カットはビア位置から進行方向に＋ｘｎで終了することが分かっている（同様に、−ｘｎで開始する）ので、カットの開始／終了に応じて、ビア位置を符号化することが可能であり、ローカルカラムコンピュータはビア位置からのオフセットを再度適用するよう指示され得る。図１１は、本発明の一実施形態に応じた、ラインＡ−Ｅの間のカットレイアウトを示す図である。図１１を参照すると、絶対値である６４（または１２８）ビットの位置を送信する場合に比べて大幅に減少している。
前のカットからの間隔
Ａ：＋５（間隙１１０２として図示）、＋１、
Ｂ：ｘ（カットなし）（ｘが何であっても暗号化されると、距離についてカットなし）
Ｃ：＋１（左側のカットの終了ポイント）、＋４（カット１１０２の開始位置と縦方向に位置合わせされている大きなカットの開始位置）、＋３（この大きなカットの終了位置）
Ｄ：＋３、＋４、
Ｅ：＋３，＋２，＋１，＋４
【００９３】
上述した方法（３）に関して、カラム毎に、カットおよびビアについて送信されるデータは、この所与のカラムの範囲内のウェハフィールドに必要なものにのみ限定される。一例を挙げると、図１２は、本発明の一実施形態に応じた、複数のダイ位置１２０２が存在するウェハ１２００を示す図であり、上方にある点線で囲まれたボックス１２０４は一のカラムのウェハフィールドを表している図である。図１２を参照すると、ローカルカラムコンピュータに送信されるデータは、点線で囲まれたボックス１２０４で図示される印刷領域内のラインのみに限定される。
【００９４】
上述した方法（４）について、ウェハの反り、加熱、および、角度θのチャック位置ずれについての補正は、オンザフライで実行しなければならないので、カラムコンピュータに送信される実際の領域は、上部および下部に数ライン大きくなっていると同様に、追加データを左右に取る。図１３は、複数のダイ位置１３０２が存在するウェハ１３００と、上方の一のカラムの実際のターゲットウェハフィールド１３０４を示す図である。図１３に示すように、本発明の一実施形態に応じた、オンザフライ補正を行うために拡大した外周エリア１３０６が設けられている。図１３を参照すると、拡大した外周エリア１３０６によってカラムコンピュータに送信されるデータ量はわずかに増加する一方、カラムが通常領域の外側で印刷できるようになることで、多種多様な要因に起因するウェハ位置ずれを補償させるようカラムによる印刷を行うことも可能になる。このような要因には、ウェハ位置合わせの問題または局所的な加熱の問題等が含まれるとしてよい。
【００９５】
図１４は、本発明の一実施形態に応じた、図１３に示した元のターゲットエリア（内側が薄い色で太い点線で囲まれたボックス１３０４）に対して、印刷すべきエリア（内側が濃い色で細い点線で囲まれたボックス１４０２）について数度ウェハ回転させた効果を示す図である。図１４を参照すると、カラムコンピュータは、機械に複雑な回転チャック（印刷速度を制限する可能性がある）を設けることなく、印刷に関して必要な変更を行うべく、追加で送信されたデータを利用することが可能である。
【００９６】
本発明の実施形態の第３の態様において、集積回路レイアウトについて均一な金属またはその他の格子パターン密度の領域の実施例について説明する。
【００９７】
ある実施形態において、電子ビーム装置のスループットを改善するべく、インターコネクト層の設計ルールを簡略化して、ダイ上のロジック領域、ＳＲＡＭ領域およびアナログ／ＩＯ領域に利用可能な所定のピッチのセットを実現可能とする。このような一実施形態において、金属レイアウトはさらに、電子ビームを利用しない従来のリソグラフフィープロセスにおいてビアランディングを可能とするべく現在採用されているように、ワイヤが一方向で段差、直交方向のワイヤ、または、端部のフックが無いことを要件とする。
【００９８】
特定の実施形態において、一方向ワイヤについて３つの異なるワイヤ幅が各メタライゼーション層内で許容されている。ワイヤ内の空隙は正確にカットされ、ビアは全て最大許容サイズでセルフアラインされる。後者は、非常に精密なピッチのワイヤ形成においてビア抵抗を最小限に抑える上で有益である。本明細書で説明する方法は、電子ビームによるラインのカットおよびビアの印刷を効率化し、既存の電子ビームによる解決方法に比べて数桁の改善を実現する。
【００９９】
図１５は、本発明の一実施形態に応じた、前のメタライゼーション層内の縦方向の金属ライン１５０４の上方に重なっているように表されている横方向の金属ライン１５０２を示す平面図である。図１５を参照すると、ワイヤの３つの異なるピッチ／幅１５０６、１５０８および１５１０が許容されている。複数の異なる種類のラインはそれぞれ、図示されているように、チップ領域１５１２、１５１４および１５１６に分割されているとしてよい。領域は概して、図示されているよりも大きいが、実寸に即すとワイヤ上の詳細な構造が比較的小さくなってしまうと考えられたい。同一層上にあるこのような領域は、最初に従来のリソグラフィー技術を用いて製造されるとしてよい。
【０１００】
本明細書の実施形態で説明する技術革新によって、ワイヤを正確にトリミングできるようになり、異なる層の間でビア同士を完全にセルフアラインさせることが可能になる。トリミングは必要に応じて行われ、現在のリソグラフィーに基づくプロセスのようにトリミング‐トリミング（プラグ）ルールが必要ではないと考えられたい。さらに、一実施形態によると、ビア間ルールは大幅に削除される。図示されている密度および関係を持つビアの印刷は、現在の光近接効果補正（ＯＰＣ）が可能とするリソグラフィーの性能では、困難であるか、または、不可能である。同様に、図示しているカットの一部を除外するようなプラグ／カットルールは、この技術を利用する場合には削除される。このため、インターコネクト／ビア層は、回路設計に課する制限がより少ない。
【０１０１】
図１５を再度参照すると、縦方向において、複数の異なるピッチおよび幅のラインは重なっておらず、つまり、各領域は縦方向に分割されている。これに対して、図１６は、本発明の一実施形態に応じた、前のメタライゼーション層内の縦方向の金属ライン１６０４の上方に重なっているように表されている横方向の金属ライン１６０２を示す平面図であり、幅／ピッチが異なる金属ラインが縦方向に重なりあっている様子を示す図である。例えば、ラインペア１６０６は縦方向において重なり合っており、ラインペア１６０８は縦方向において重なり合っている。図１６を再度参照すると、領域は完全に重なり合っているとしてよい。ライン製造方法で可能であれば、３つのサイズそれぞれのワイヤは交互嵌合している（両手を組み合わせたように配置されている）としてよく、カットおよびビアは依然として完全にユニバーサルカッターで可能になる。これについては、本発明の実施形態の別の態様に基づき以下で説明する。
【０１０２】
前後関係を説明すると、図１７は、前のメタライゼーション層内の縦方向の金属ラインの上方に重なっているように表されている従来の金属ライン１７０２を示す平面図である。図１７を参照すると、図１５および図１６に示したレイアウトとは対照的に、従来技術では双方向のワイヤが用いられている。このようなワイヤ配線によれば、長い直交する方向のワイヤとして直交ワイヤ配線、レーンを変更するためのトラック間の小さい段差、および、ラインの引き戻しがビアに進入しないようにビアを配置するべくワイヤの端部に設けられる「フック」が追加で発生する。このような構造の例を図１７の×印の位置で示す。このような直交する構造は、許容することで密度に関してわずかながら有益な効果が得られる（特に、上側の×印のトラック段差）との主張も可能であるが、設計ルールを非常に複雑化してしまい、設計ルールの確認も大幅に増加し、同様に、電子ビーム技術等のツールが必要なスループットを実現できなくなってしまう。図１７を再度参照すると、従来のＯＰＣ／リソグラフィーでは、左側に図示されているビアの一部が実際には製造されなくなると考えられたい。
【０１０３】
本発明の実施形態の第４の態様では、電子ビームツールのためのスタッガードブランカアパーチャアレイ（ＢＡＡ）について説明する。
【０１０４】
一実施形態において、ワイヤピッチを最小限に抑えることも可能としつつ、電子ビーム機械のスループットの問題を解決するべく、スタッガードビームアパーチャアレイを実装する。スタッガード構成を持たない場合、エッジ配置エラー（ＥＰＥ）を考慮すると、ワイヤ幅の２倍である最小ピッチはカットできないことになる。これは、一の積層体において縦方向に積層する可能性はないためである。例えば、図１８は、カットすべきまたはビアをターゲット位置に配置すべきライン１８０２と相対的に、ＢＡＡのアパーチャ１８００を示す図であり、ラインはアパーチャ１８００の下方で矢印１８０４の方向に沿ってスキャンされる様子を示す図である。図１８を参照すると、カットすべきまたはビアを配置すべき所与のライン１８０２について、カッター開口（アパーチャ）のＥＰＥ１８０６によって、ラインのピッチに等しい矩形開口がＢＡＡグリッドに形成される。
【０１０５】
図１９は、カットすべきまたはターゲット位置にビアを配置すべき２つのライン１９０４および１９０６と相対的に、スタッガードに配置されていないＢＡＡの２つのアパーチャ１９００および１９０２を示す図であり、ラインはアパーチャ１９００および１９０２の下方で矢印１９０８の方向に沿ってスキャンされる様子を示す図である。図１９を参照すると、図１８の矩形開口１８００が他の同様の矩形開口（例えば、ここでは１９００および１９０２）と共に同じ縦方向の一列に配置されると、カットすべきラインのピッチについての許容値には２×ＥＰＥ１９１０という制限が課され、さらに、ＢＡＡ開口１９００と１９０２との間の距離要件１９１２が課され、さらに、一のワイヤ１９０４または１９０６の幅が加わる。結果として発生する間隔１９１４は、図１９の右端に矢印で示す。このような線形アレイによれば、ワイヤ配線のピッチが大きく制限されてしまい、ワイヤ幅の３−４倍よりはるかに大きい値となる。これは受け入れられない。他の代替例でも受け入れられないものがあり、より密なピッチのワイヤを、２回（またはそれ以上の回数）通過させて、ワイヤ位置を少しずらしてカットする。この方法では、電子ビーム機械のスループットが大きく制限され得る。
【０１０６】
図１９とは対照的に、図２０は、本発明の一実施形態に応じた、カットすべきまたはビアをターゲット位置に配置すべき複数のライン２００８と相対的に、ＢＡＡ２０００の２列２００２および２００４に並んだスタッガードに配置された複数のアパーチャ２００６を示す図であり、ライン２００８はアパーチャ２００６の下方で方向２０１０に沿ってスキャンされる様子を示しており、スキャン方向は矢印で示している図である。図１９を参照すると、スタッガードＢＡＡ２０００は、２つの線形アレイ２００２および２００４が図示されているように空間的にスタッガードになっている。２つのスタッガードアレイ２００２および２００４は、交互にライン２００８をカットするか、または、交互にライン２００８にビアを配置する。ライン２００８は、一実施形態において、ワイヤ幅の２倍の密なグリッドに配置されている。本開示の全体にわたって使用される場合、「スタッガードアレイ」という用語は、一方向（例えば、縦方向）に互い違いになるように開口２００６をずらすことを意味し得る。そして、スキャン時のように直交方向（例えば、横方向）に見た場合、重なり合う部分はないか、または、一部重なり合っている部分がある。後者の場合、効果的に重なり合わせることで、位置ずれを許容することができる。
【０１０７】
スタッガードアレイは本明細書において簡略化するべく２つの縦方向の列として図示しているが、一の「列」の開口またはアパーチャは縦方向に列状になる必要はないと考えられたい。例えば、一実施形態において、第１のアレイが全体的に縦方向にピッチを持つ限り、そして、スキャン方向に第１のアレイと互い違いになる第２のアレイが全体的に縦方向にピッチを持つ限り、スタッガードアレイが実現される。このように、本明細書で「縦方向の列」と説明したり図示したりする場合には、一列の開口またはアパーチャと特定されていない限り、実際には１または複数の列で構成され得る。一実施形態において、開口の「列」が一列に並んだ開口でない場合、当該「列」におけるずれはストローブタイミングで補償され得る。ある実施形態によると、重要な点は、ＢＡＡのスタッガードアレイの開口またはアパーチャが第１の方向に特定のピッチで並んでいるが、第１の方向においてカットまたはビアの間に間隙を生じさせることなくカットまたはビアを配置できるよう、第２の方向にずれていることである。
【０１０８】
このため、１または複数の実施形態は、ＥＰＥ要件を満たすことができない一列配置と逆に、開口がスタッガードに配置されることでカットおよび／またはビアに関するＥＰＥ配置要件を満たすことが可能になるスタッガードビームアパーチャアレイに関する。対照的に、スタッガード構成を持たない場合、エッジ配置エラー（ＥＰＥ）の問題は、ワイヤ幅の２倍である最小ピッチはカットできないことを意味する。これは、一の積層体において縦方向に積層する可能性はないためである。これに代えて、ある実施形態によると、スタッガードＢＡＡを利用することで、ワイヤ位置毎に個別に電子ビーム書き込みを行う場合の速度の４０００倍をはるかに超える速度が可能になる。さらに、スタッガードアレイを用いることでワイヤ幅の２倍のワイヤピッチを実現することが可能になる。特定の実施形態によると、アレイでは４０９６個のスタッガードに設けられた開口が２列で並んでおり、それぞれのカットおよびビアの位置についてＥＰＥが発生し得る。スタッガードアレイは、本明細書で説明しているように、互い違いに配置された開口が２またはそれ以上の列を形成してると考えられたい。
【０１０９】
ある実施形態によると、スタッガードアレイを利用することで、ＢＡＡのアパーチャの周囲に金属を設けるための空間が残る。この金属部分は、電子ビームをウェハに対して通過またはステアリングするための、または、ファラデーカップまたはブランキングアパーチャにまでステアリングするための１つまたは２つの電極を含む。つまり、各開口は、電子ビームを通過または偏向させるべく個別に電極によって制御されるとしてよい。一実施形態において、ＢＡＡには４０９６個の開口があり、電子ビーム装置は当該アレイの４０９６個の開口全てをカバーし、各開口は電気的に制御される。太線の黒い矢印で図示しているように、開口の下方でウェハを移動させることによってスループットが改善され得る。
【０１１０】
特定の実施形態によると、スタッガードＢＡＡでは互い違いに設けられたＢＡＡ開口が２行に配列されている。このようなアレイによると、密なピッチでワイヤを設けることが可能であり、ワイヤピッチはワイヤ幅の２倍とすることができる。さらに、全てのワイヤは一回通過させることでカットすることが可能である（または、ビアは一回通過させることで形成することが可能である）。このため、電子ビーム機械でのスループットが実現可能である。図２１Ａは、本発明の一実施形態に応じた、ＢＡＡの２列のスタッガードに並べられたアパーチャ（左）を、当該スタッガードＢＡＡを用いてパターニングされたカット（横方向のラインの空白部分）またはビア（ハッチングされたボックス）が形成されている複数のライン（右）と相対的に示す図であり、スキャン方向は矢印で示している図である。
【０１１１】
図２１Ａを参照すると、一のスタッガードアレイで形成されるラインは図示されたようになり、ラインは一のピッチで配置され、カットおよびビアがパターニングされている。具体的には、図２１Ａは、複数のライン２１００、または、ラインが存在しない空席ライン位置２１０２を示す。ビア２１０４およびカット２１０６は、ライン２１００に沿って形成されているとしてよい。ライン２１００は、スキャン方向２１１２のＢＡＡ２１１０に対して図示されている。このため、図２１Ａは、一のスタッガードアレイが生成する通常のパターンを図示しているものとしてよい。点線は、パターニング後のラインでカットが発生した箇所を示す（ラインの一部またはライン全体を除去するための全カットを含む）。ビア位置２１０４は、ワイヤ２１００の上にランディングするパターニングビアである。
【０１１２】
ある実施形態によると、ＢＡＡ２１１０の開口またはアパーチャの全てまたは一部は、ウェハ／ダイがウェハ移動方向２１１２に沿って下方で移動すると、開状態または「閉状態」に切り替えることが可能である（例えば、ビーム偏向）。一実施形態において、ＢＡＡは、各開口が電子ビームをサンプルまで通過させるか、または、ビームを偏向して、例えば、ファラデーカップまたはブランキングアパーチャに向けるかに関して、独立して制御することができる。装置は、ビームカバレッジ全体を偏向して、ＢＡＡの一部分のみに照射するように構築されているとしてよく、ＢＡＡに設けられているそれぞれの開口は電気的に、電子ビームを通過（オン）または遮断（オフ）するように構成されている。「開口」または「開口高さ」という用語は、受け取り側のウェハに照射されるスポットサイズを意味し、ＢＡＡ内に物理的に設けられている開口を意味するものではないと考えられたい。これは、物理的に設けられている開口は、最終的にＢＡＡから生成されるスポットサイズ（例えば、ナノメートル単位）よりも大幅に大きく（例えば、ミクロン単位）ためである。このため、本明細書においてＢＡＡのピッチまたはＢＡＡにおける一列の開口が金属ラインのピッチに「対応する」と説明する場合、この説明は実際には、ＢＡＡから生成された照射されるスポットのピッチと、カットが行われているラインのピッチとの関係を意味している。一例として挙げているが、ＢＡＡ２１１０から生成されるスポットのピッチは、ライン２１００のピッチと同一である（両方の列のＢＡＡ開口をまとめて考慮した場合）。一方、ＢＡＡ２１１０のスタッガードアレイの一列のみから生成されたスポットのピッチは、ライン２１００のピッチの２倍である。
【０１１３】
また、上述したようなスタッガードビームアパーチャアレイ（スタッガードＢＡＡ）を備える電子ビームカラムはさらに、図４に関連付けて説明した特徴に加えて他の特徴も持つと考えられたい。例をいくつか挙げるが、図２４Ａから図２４Ｃに関連付けて以下でより詳細に説明する。例えば、一実施形態において、サンプルステージは、互いに直交するように印刷されている交互に設けられているメタライゼーション層を収容するように９０度回転させることができる（例えば、Ｘスキャン方向とＹスキャン方向との間で回転させる）。別の実施形態では、電子ビームツールは、ウェハをステージに搭載する前に、ウェハを９０度回転させることが可能である。
【０１１４】
図２１Ｂは、本発明の一実施形態に応じた、図２１Ａに図示したタイプの金属ラインレイアウトに基づく集積回路内の複数のメタライゼーション層２１５２で構成される積層体２１５０を示す断面図である。図２１Ｂを参照すると、一実施形態例において、インターコネクト積層体２１５０の金属断面は、下層の８個の一致する金属層２１５４、２１５６、２１５８、２１６０、２１６２、２１６４、２１６６および２１６８について一のＢＡＡアレイを用いて得られる。上層のより厚み／幅の大きい金属ライン２１７０および２１７２はこの一のＢＡＡを用いて形成されるものではないと考えられたい。ビア位置２１７４は、下層の８個の一致する金属層２１５４、２１５６、２１５８、２１６０、２１６２、２１６４、２１６６および２１６８を接続させるものとして図示されている。
【０１１５】
本発明の実施形態の第５の態様では、電子ビームツール用の３ビームアパーチャアレイについて説明する。
【０１１６】
一実施形態において、ワイヤピッチを最小限に抑えることも可能としつつ電子ビーム機械のスループットの問題を解決するべく、ビームアパーチャアレイを実装する。上述したように、スタッガード構成を持たない場合、エッジ配置エラー（ＥＰＥ）の問題とは、ワイヤ幅の２倍である最小ピッチはカットできないことを意味する。これは、一の積層体において縦方向に積層する可能性はないためである。後述する実施形態は、スタッガードＢＡＡの概念を拡張して、３つの別個のピッチをウェハ上で露光させる。この際、３回通過させて行うとしてもよいし、または、３つのビームアパーチャアレイ全てを同時に一回で通過させて露光／制御するとしてもよい。最良スループットを実現するためには後者の方法が好ましいとしてよい。
【０１１７】
一部の実施例において、１ビームアパーチャアレイに代えて３スタッガードビームアパーチャアレイを用いる。３つの異なるアレイのピッチは、互いに関連しているとしてもよいし（例えば、１０−２０−３０）、または、無関係であるとしてもよい。これら３種類のピッチは、ターゲットダイ上の３つの異なる領域で利用されるとしてもよいし、同じ局所的領域において同時に利用するとしてもよい。
【０１１８】
前後関係を説明すると、２種類またはそれ以上のアレイを利用すると、別個の電子ビーム装置が必要になるか、または、ホールサイズ／ワイヤピッチが変更される度にビームアパーチャアレイを変更する必要がある。結果として、スループットに制限が課されるか、および／または、所有コストの問題が発生する。これに代えて、本明細書で説明する実施形態は、複数の（例えば、３種類）のスタッガードアレイを有するＢＡＡに関する。このような一実施形態において（１つのＢＡＡに３つのアレイを含む場合）、３つの異なるピッチのアレイをスループットを低減させることなくウェハ上にパターニングすることができる。 さらに、ビームパターンは３つのアレイのうち１つをカバーするようにステアリングされるとしてよい。この技術を拡張して、全ての３つのアレイのブランカホールを必要に応じてオンおよびオフに制御することで、複数の異なるピッチを任意に混合させてパターニングするために利用することができる。
【０１１９】
一例として、図２２は、本発明の一実施形態に応じた、３つの異なるスタッガードアレイを含むレイアウトのＢＡＡ２２００のアパーチャを示す図である。図２２を参照すると、２２０２、２２０４および２２０６の３列のブランカアパーチャアレイ２２００は、ウェハ／ダイがウェハ移動方向２２１０に沿って下方を移動すると開状態または「閉状態」（ビーム偏向）に切り替えられるアパーチャ２２０８の一部または全てによってカットまたはビア作成を行う際に３つの異なるラインピッチに対応して用いられ得る。このような一実施形態では、デバイス内でＢＡＡプレートを変更することなく複数のピッチをパターニングすることができる。さらに、特定の実施形態において、複数のピッチを同時に印刷することができる。どちらの技術でも、ＢＡＡの下方でウェハを一回連続的に通過させることで、多くのスポットを印刷することが可能となる。この説明ではピッチが異なる３列それぞれに重点を置いているが、実施形態を拡張して装置内に収まる任意の数のピッチ、例えば、１種類、２種類、３種類、４種類、５種類等を実現し得ると考えられたい。
【０１２０】
一実施形態において、ＢＡＡは、各開口が電子ビームを通過させるか、または、ビームを偏向してファラデーカップまたはブランキングアパーチャに向けるかに関して、独立して制御することができる。装置は、ビームカバレッジ全体を偏向して、あるピッチの一列にのみに照射するように構築されているとしてよく、このピッチの列に設けられているそれぞれの開口は電気的に、電子ビームを通過（オン）または遮断（オフ）するように構成されている。一例を挙げると、図２３は、本発明の一実施形態に応じた、３つの異なるスタッガードアレイ２３０２、２３０４および２３０６を含むレイアウトのＢＡＡ２３００のアパーチャ２３０８を示す図であり、電子ビームはこれらのアレイのうち１つ（例えば、アレイ２３０４）のみをカバーする様子を示す図である。このような装置構成では、ピッチが一種類のみのダイ上の特定の領域についてスループットが改善され得る。下方に位置するウェハの移動方向は矢印２３１０で示す。
【０１２１】
一実施形態において、ピッチアレイを切り替えることを目的として、ＢＡＡピッチアレイに向けて電子ビームをステアリング可能とするべく電子ビームカラムに偏向部が追加され得る。一例を挙げると、図２４Ａは、本発明の一実施形態に応じた、ビームをずらすための偏向部を備える電子ビームリソグラフィー装置の電子ビームカラムを示す概略断面図である。図２４Ａを参照すると、電子ビームカラム２４００は、図４に関連付けて説明しているように、偏向部２４０２を備える。偏向部は、ビームをずらして、複数のピッチアレイを持つＢＡＡ２４０４のうち適切なアレイに対応する成形アパーチャにおいて適切なピッチ／カット行に導くために用いられるとしてよい。一例を挙げると、図２４Ｂは、本発明の一実施形態に応じた、ピッチ＃１、カット＃１（２４５２）、ピッチ＃２、カット＃２（２４５４）およびピッチ＃Ｎ、カット＃Ｎ（２４５６）を持つＢＡＡ２４５０の３ピッチアレイ（または、最大でｎピッチアレイ）を示す図である。カット＃ｎの高さはカット＃ｎ＋ｍの高さに等しいわけではないと考えられたい。
【０１２２】
電子ビームカラム２４００には他の特徴も含まれているとしてよい。例えば、図２４Ａをさらに参照すると、ある実施形態において、ステージは、互いに直交するように印刷されている交互に設けられている複数のメタライゼーション層を収容するように９０度回転させることができる（例えば、Ｘスキャン方向とＹスキャン方向との間で回転させる）。別の実施形態では、電子ビームツールは、ウェハをステージに搭載する前に、ウェハを９０度回転させることが可能である。更に別の例によると、図２４Ｃは、電子ビームカラムに含まれるズームインスリット２４６０を示す図である。このようなズームインスリット２４６０がカラム２４００上でどのように配置されているかは、図２４Ａに示している。ズームインスリット２４６０は、カット高さが異なる場合でも効率を保つべく設けられているとしてよい。上述した特徴のうち１または複数は一の電子ビームカラムに含まれ得ると考えられたい。
【０１２３】
別の実施形態では、電子ビームは、ＢＡＡ上の複数または全てのピッチの列を全て露光する。このような構成では、露光されたＢＡＡ開口は全て、電気的に制御されて、「開状態」となりダイに到達するよう電子ビームを通過させるか、または、「オフ」に制御されてダイに到達しないよう電子ビームを遮断する。このような構成の利点としては、ホールを任意に組み合わせて、スループットを低下させることなくラインのカットまたはビアの位置を印刷するために用いられ得ることが挙げられる。図２３および図２４Ａ−２４Ｃに関連付けて説明した構成を用いた場合も同様の結果が得られるが、ピッチアレイ毎にウェハ／ダイを別々に通過させることが必要になる（スループットは１／ｎの倍数で低下する。ｎは、印刷を必要とするＢＡＡ上のピッチアレイの数である）。
【０１２４】
図２５は、本発明の一実施形態に応じた、３つの異なるピッチのスタッガードアレイを含むレイアウトのＢＡＡのアパーチャを示す図であり、電子ビームが全てのアレイをカバーする様子を示す図である。図２５を参照すると、本発明の一実施形態に応じて、３つの異なるスタッガードアレイ２５０２、２５０４および２５０６を含むレイアウトのＢＡＡ２５００のアパーチャ２５０８を示す図であり、電子ビームはこれらのアレイのうち全て（例えば、アレイ２５０２、２５０４および２５０６をカバー）のみをカバーし得る。下方に位置するウェハの移動方向は矢印２５１０で示す。
【０１２５】
図２３または図２５のいずれの場合も、３つのピッチの開口が存在することで、３つの異なるライン幅またはワイヤ幅のためのカットまたはビア形成が可能になる。しかし、ラインは対応するピッチアレイのアパーチャと位置合わせされている必要がある（これとは対照的なものとして、ユニバーサルカッターを以下で開示している）。図２６は、本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ２６００を、当該ＢＡＡを用いてパターニングされたカット（例えば、横方向のラインの空白部分２６０４）またはビア（ハッチングされたボックス２６０６）が形成されている複数の大きいライン２６０２と相対的に示す図であり、スキャン方向は矢印２６０８で示されている図である。図２６を参照すると、局所的な領域においてラインはすべてサイズが同じである（この場合、ＢＡＡの右側の最も大きいアパーチャ２６１０に対応する）。このため、図２６は、３つのスタッガードビームアパーチャアレイのうち１つが生成する通常パターンを示している。点線は、パターニング後のラインにおいてカットが実行された位置を示す。濃い色に塗った矩形は、ライン／ワイヤ２６０２の上にランディングするパターニングビアである。この場合、最も大きいブランカアレイのみが可能となる。
【０１２６】
図２７は、本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ２７００を、当該ＢＡＡを用いてパターニングされたカット（例えば、横方向のラインの空白部分２７０４）またはビア（ハッチングされたボックス２７０６）が形成されている複数の中程度のサイズのライン２７０２と相対的に示す図であり、スキャン方向は矢印２７０８で示されている。図２７を参照すると、局所的な領域においてラインはすべてサイズが同じである（この場合、ＢＡＡの中央の中程度のサイズのアパーチャ２７１０に対応する）。このため、図２７は、３つのスタッガードビームアパーチャアレイのうち１つが生成する通常パターンを示している。点線は、パターニング後のラインにおいてカットが実行された位置を示す。濃い色に塗った矩形は、ライン／ワイヤ２７０２の上にランディングするパターニングビアである。この場合、中程度のサイズのブランカアレイのみが可能となる。
【０１２７】
図２８は、本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ２８００を、当該ＢＡＡを用いてパターニングされたカット（例えば、横方向のラインの空白部分２８０４）またはビア（ハッチングされたボックス２８０６）が形成されている複数の小さいライン２８０２と相対的に示す図であり、スキャン方向は矢印２８０８で示されている。図２８を参照すると、局所的な領域においてラインはすべてサイズが同じである（この場合、ＢＡＡの左側の最も小さいアパーチャ２８１０に対応する）。このため、図２８は、３つのスタッガードビームアパーチャアレイのうち１つが生成する通常パターンを示している。点線は、パターニング後のラインにおいてカットが実行された位置を示す。濃い色に塗った矩形は、ライン／ワイヤ２８０２の上にランディングするパターニングビアである。この場合、小さいブランカアレイのみが可能となる。
【０１２８】
別の実施形態では、３つのピッチの組み合わせをパターニングすることが可能である。この場合、アパーチャの位置合わせは、既に対応する位置に配置されているラインに対して行うことが可能である。図２９Ａは、本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ２９００を、当該ＢＡＡを用いてパターニングされたカット（例えば、横方向のラインの空白部分２９０４）またはビア（ハッチングされたボックス２９０６）が形成されている複数のさまざまなサイズのライン２９０２と相対的に示す図であり、スキャン方向は矢印２９０８で示されている図である。図２９Ａを参照すると、３種類もの異なる幅の金属を、３種スタッガードＢＡＡを介して固定グリッド２９５０にパターニングすることができる。ＢＡＡのうち濃い色を塗ったアパーチャ２９１０は、スキャン中にオン／オフに制御されている。ＢＡＡのうち薄い色を塗ったアパーチャ２９１２は、オフ状態のままである。このため、図２９Ａは、３つのスタッガードビームアパーチャアレイをすべて同時に利用して生成する通常パターンを示している。点線は、パターニング後のラインにおいてカットが実行された位置を示す。濃い色に塗った矩形は、ライン／ワイヤ２９０２の上にランディングするパターニングビアである。この場合、小さいブランカアレイ、中程度のサイズのブランカアレイおよび大きいブランカアレイの全てが可能となる。
【０１２９】
図２９Ｂは、本発明の一実施形態に応じた、図２９Ａに図示したタイプの金属ラインレイアウトに基づく集積回路内の複数のメタライゼーション層で構成される積層体２９６０を示す断面図である。図２９Ｂを参照すると、一実施形態例において、インターコネクト積層体の金属断面は、下層の８個の一致するレベル２９６２、２９６４、２９６６、２９６８、２９７０、２９７２、２９７４および２９７６について１倍、１．５倍および３倍のピッチ／幅の３つのピッチのＢＡＡアレイから得られる。例えば、レベル２９６２において、一例として１倍のライン２９８０、１．５倍のライン２９８２および３倍のライン２９８４が設けられている。金属の幅についてばらつきが見られるのは、ページからラインが出ている層についてのみと考えられたい。同一層にある金属はすべて、金属の幅に関わらず、厚みは同じである。上層のより厚み／幅の大きい金属は同じ３ピッチＢＡＡを用いて形成されるものではないと考えられたい。
【０１３０】
別の実施形態では、アレイにおいて、ラインによって幅が異なるとしてもよい。図３０は、本発明の一実施形態に応じた、ＢＡＡの３ビームスタッガードアパーチャアレイ３０００を、当該ＢＡＡを用いてパターニングされたカット（例えば、横方向のラインの空白部分３００４）またはビア（ハッチングされたボックス３００６）が形成されている複数のさまざまなサイズのライン３００２と相対的に示す図であり、スキャン方向は矢印３００８で示されている図である。図３０を参照すると、複数のライン３００２から成るアレイの下から三番目の横方向のライン３０５０は、幅狭ライン３０５４と同じグリッドライン３０５６において、幅広ライン３０５２を含む。これに対応する、サイズが異なるが横方向に位置合わせされているアパーチャ３０６０および３０６２は、サイズが異なるラインにおいてカットを行うため、または、ビアを形成するために用いられ、強調されており横方向において２つのライン３０５２および３０５４を中心とする。このため、図３０に図示されているシナリオでは、異なる領域において、さらに、パターニング中に、ライン幅を変更する可能性が追加される。
【０１３１】
本発明の実施形態の第６の態様では、電子ビームツール用の非ユニバーサルカッターについて説明する。
【０１３２】
ある実施形態において、同一領域内にある複数のピッチのワイヤに対してカットすることが可能となる。特定の実施例によると、高スループット電子ビーム処理に基づき、開口高さが予め定められた値に等しいＢＡＡアレイを２つ利用してカットを画定する。一例として、Ｎ（２０ｎｍで最小レイアウトピッチ）およびＭ（３０ｎｍ）は、カット／プラグのトラックがグリッド上に配置される限りにおいて、必要なＥＰＥ許容範囲である最小ピッチ／４（Ｎ／４）を実現しつつ、複数のピッチのレイアウト（Ｎ［２０］、Ｍ［３０］、Ｎ＊２［４０］、Ｎ＊３またはＭ＊２［６０］、Ｎ＊４［８０］、Ｍ＊３［９０］ｎｍ）等をカットすることができる。
【０１３３】
図３１は、本発明の一実施形態に応じた、ピッチが異なるラインセット３１０２、３１０４および３１０６を３つ示す図であり、各ラインには対応するアパーチャ３１００が上方に設けられている様子を示す図である。図３１を参照すると、４０ｎｍ、３０ｎｍおよび２０ｎｍのアレイの縦方向ピッチを図示する。４０ｎｍピッチのライン３１０２について、ラインをカットするためにスタッガードＢＡＡ（例えば、２０４８個の開口を有する）が利用可能である。３０ｎｍピッチのライン３１０４について、ラインをカットするためにスタッガードＢＡＡ（例えば、２７３０個の開口を有する）が利用可能である。２０ｎｍピッチのライン３１０６について、ラインをカットするためにスタッガードＢＡＡ（例えば、４０９６個の開口を有する）が利用可能である。このような例示的なケースでは、１０ｎｍ刻みの一方向グリッド３１５０上にありピッチが２０ｎｍ、３０ｎｍおよび４０ｎｍである平行なラインをカットする必要がある。ＢＡＡは、図３１に示すように、ピッチが３種類あり（つまり、３つのサブアレイを含む）、描画されているトラック３１６０と軸方向に位置合わせされている。
【０１３４】
図３１の３つのサブアレイのそれぞれにおける各アパーチャが専用のドライバを持つ場合、図示している一方向グリッドと一致したレイアウト上にトラックを持つ複雑なレイアウトのカットは、レイアウト中に存在するピッチの種類の数および混合とは無関係に、ツールスループットで実行することができる。この結果、複数種類のカットの形成、幅が異なる複数種類のカットを同時に形成すること、および、どの一のピッチよりも大きい幅のカットを形成することが可能になる。この構成は、ピッチ無関係スループットと呼ぶとしてもよい。前後関係を説明すると、このような結果は、ピッチ毎にウェハを複数回通過させることが必要な場合には得ることができない。このような実施例はＢＡＡ開口サイズを３種類とすることに限定されないと考えられたい。ピッチが異なるＢＡＡ同士が一の共通のグリッドを持つという関係が成り立つ限りにおいて、組み合わせをさらに増やすことが可能である。
【０１３５】
さらに、ある実施形態において、同時に形成される複数のカットは複数のピッチを持たせることが可能であり、対象となるカット距離を全範囲にわたってカバーするよう複数の異なる開口を組み合わせることでラインの幅を大きくすることができる。例えば、図３２は、本発明の一実施形態に応じた、非常に大きいライン３２０４を１つ含む複数の異なるサイズのライン３２０２、および、一の共通グリッド３２１４上のビームアパーチャアレイ縦方向ピッチレイアウト３２０６（３つのアレイ３２０８、３２１０および３２１２）を示す図である。非常に幅広のライン３２０４は、縦方向に加算される３つの大きなアパーチャ３２１６の組み合わせによってカットされる。図３２を参照することで、ワイヤ３２０２は、点線で囲まれたボックス（例えば、アパーチャ３２１６に対応する点線で囲まれたボックス３２１８）として図示されているさまざまな開口を利用してカットされるものとして図示されていると考えられたい。
【０１３６】
本発明の実施形態の第７の態様では、電子ビームツール用のユニバーサルカッターについて説明する。
【０１３７】
ある実施形態において、予め定められた複数の値に等しい開口高さを持つ一の（ユニバーサル）ＢＡＡをさまざまなラインピッチ／幅について利用し得るようにカットを画定することによって高スループット電子ビーム処理が可能になる。このような一実施形態において、開口高さは最小ピッチレイアウトの半分を目標とする。「開口高さ」という用語は、受け取り側のウェハに照射されるスポットサイズを意味し、ＢＡＡ内に物理的に設けられている開口を意味するものではないと考えられたい。これは、物理的に設けられている開口は、最終的にＢＡＡから生成されるスポットサイズ（例えば、ナノメートル単位）よりも大幅に大きく（例えば、ミクロン単位）ためである。具体例を挙げると、開口の高さは最小レイアウトピッチがＮ＝２０ｎｍの場合、１０ｎｍである。この場合、複数のピッチを含むレイアウト（例えば、Ｎ［２０］、Ｍ［３０］、Ｎ＊２［４０］、Ｎ＊３またはＭ＊２［６０］、Ｎ＊４［８０］、Ｍ＊３［９０］ｎｍ）等をカットすることができる。カットは、２つのＢＡＡ開口の中央と一致する予め定められた一次元（１Ｄ）グリッドとトラック軸が位置合わせされている予め定められたグリッド上にカット／プラグのトラックが配置されている限りにおいて、必要なＥＰＥ許容範囲である最小ピッチ／４（Ｎ／４）を実現しつつ、実行することができる。各金属トラックは、ＥＰＥ要件であるピッチ／４を満たすべく、最小限で２つの開口を露光することで、隣接しなくなる。
【０１３８】
一例を挙げると、図３３は、本発明の一実施形態に応じた、複数の異なるサイズのライン３３０２およびユニバーサルカッターピッチアレイ３３０４を示す図である。図３３を参照すると、特定の実施形態において、例えば、８１９２個の開口を有する（図示されているのは数個のみ）１０ｎｍピッチのアレイ３３０４を有するＢＡＡをユニバーサルカッターとして用いる。ラインは、共通グリッド３３０６上にあるものとして図示されているが、一実施形態において、実際にはグリッドと位置合わせする必要は全くないと考えらえたい。当該実施形態において、カッター開口を利用して異なる間隔を実現している。
【０１３９】
図３３を再度参照しつつより一般的な話をすると、ビームアパーチャアレイ３３０４は、スタッガード状に並べられた正方形のビーム開口３３０８のアレイ（例えば、８１９２個の互い違いに並べられた正方形のビーム開口）を含む。当該アレイは、スキャンを横方向３３１０に沿って実行しつつ、これらの開口のうち１または複数を縦方向に組み合わせて利用することによって、任意の幅のライン／ワイヤ３３０２をカットするべく実装可能である。各ワイヤをカットする場合に隣接するワイヤは２＊ＥＰＥとすることが唯一の制限事項である。一実施形態において、ワイヤは、ＢＡＡ３３０４からオンザフライで選択されるユニバーサルカッター開口３３０８の組み合わせによってカットされる。一例を挙げると、ライン３３１２はＢＡＡ３３０４のうち３つの開口３３１４によってカットされる。別の例を挙げると、ライン３３１６は、ＢＡＡ３３０４のうち１１個の開口３３１８によってカットされる。
【０１４０】
非ユニバーサルカッターと比較するべく、図３３ではアレイ３３２０のグループ分けを図示する。アレイ３３２０のグループ分けはユニバーサルカッターでは見られないが、アレイ３３２０のグループ分けに基づきユニバーサルカッターと非ユニバーサルカッターとを比較するべく図示していると考えられたい。
【０１４１】
前後関係を説明すると、他のビームアパーチャアレイ構成では、カットすべきラインの中心線に開口が明確に位置合わせされていることが必要である。これに代えて、本明細書に記載の実施形態によると、ユニバーサルアパーチャアレイ技術によれば、ライン中心線が位置合わせされていない状態で任意の幅のライン／ワイヤのユニバーサルカットが可能となる。さらに、他の技術に係るＢＡＡについては一定とされているライン幅（および間隔）の変更も、ユニバーサルカッターでは許容される。したがって、個々の回路のＲＣ要件に具体的に合わせて製造プロセスまたはライン／ワイヤに対して遅い段階で変更を加えることが可能になるとしてよい。
【０１４２】
ＥＰＥカバレッジ要件であるピッチ／４が満たされている限り、ユニバーサルカッターを利用する場合においてさまざまなライン／ワイヤを正確に位置合わせする必要はないと考えられたい。唯一の制限は、以下に説明するようにカッターをＥＰＥ／４で並べつつＥＰＥ／２に等しい距離をライン間に設けるべく、ライン間に十分な間隙が設けられている点である。図３４は、本発明の一実施形態に応じた、２つのライン３４０２および３４０４に対して言及されるユニバーサルカッター３４００のための２＊ＥＰＥルールを示す図である。図３４を参照しつつ説明すると、一番上のラインのＥＰＥ３４０６および一番下のラインのＥＰＥ３４０８によって、ユニバーサルカッターホール３４１０のピッチに対応する２＊ＥＰＥの幅が設けられている。このように、開口ピッチのルールは、２つのラインの間の間隙の最小値に対応する。これよりも大きい距離であれば、カッターは任意の幅のラインをカットする。ホールのサイズおよびピッチの最小値は、ラインについての２＊ＥＰＥと正確に等しいことに留意されたい。
【０１４３】
ある実施形態によると、ユニバーサルカッターを用いることによって、電子ビームを用いて製造される半導体サンプルでは、結果として得られる構造においてワイヤの幅および配置がランダムであってよい。しかし、この方法では直交するラインまたはフックが製造されないので、ランダムな配置であっても一方向として説明されることに変わりはない。ユニバーサルカッターは、例えば、カットおよびビアのために用いられる電子ビームパターニングの前に行われるパターニングによって製造され得るものであればどのようなものであっても、多くの異なるピッチおよび幅をカットするように実装され得る。これに対して、上述したスタッガードアレイ型および３スタッガードアレイ型のＢＡＡは、ピッチに関して位置は固定されている。
【０１４４】
より一般的な説明をすると、上述した本発明の実施形態の態様全てによれば、ラインカット（またはプラグ）を含むラインを持ち、ビアが対応付けられているメタライゼーション層は、基板の上方に製造され得るものであり、一実施形態において、前のメタライゼーション層の上方に製造されるとしてもよいと考えられたい。一例を挙げると、図３５は、本発明の一実施形態に応じた、前の層状メタライゼーション構造を示す平面図および対応する断面図である。図３５を参照すると、開始構造３５００は、金属ライン３５０２および層間誘電体（ＩＬＤ）ライン３５０４のパターンを含む。開始構造３５００は、図３５に図示しているように金属ラインが一定のピッチで離間しており一定の幅を持つ格子状パターンでパターニングされているとしてよい。図示していないが、ライン３５０２は、当該ラインに沿ってさまざまな箇所に断絶部（つまり、カットまたはプラグ）を有するとしてよい。例えば、このようなパターンは、上述したように、ピッチ半減方式またはピッチ四分割方式で製造されるとしてよい。一部のラインは、下方に位置するビアと対応付けられているとしてよい。例えば、断面図においてライン３５０２´が一例として図示されている。
【０１４５】
ある実施形態において、図３５の前のメタライゼーション構造の上にメタライゼーション層を製造することは、構造３５００の上方に層間誘電体（ＩＬＤ）材料を形成することで開始される。この後、ハードマスク材料層をＩＬＤ層上に形成するとしてよい。ハードマスク材料層は、３５００のライン３５０２に直交する一方向ラインから成る格子を形成するようパターニングされるとしてよい。一実施形態において、一方向のハードマスクラインで構成される格子は、従来のリソグラフィー（例えば、フォトレジストおよびその他の関連する層）を用いて製造され、上述したように、ライン密度はピッチ半減方式、ピッチ四分割方式等で決まるとしてよい。ハードマスクラインで構成される格子は、下方のＩＬＤ層の格子領域を露光させる。金属ライン形成、ビア形成およびプラグ形成のために最終的にパターニングされるのは、ＩＬＤ層のうちこのように露光された部分である。例えば、ある実施形態において、ビア位置は、上述したようにＥＢＬを用いて露光されたＩＬＤの領域において、パターニングされる。このパターニングは、レジスト層の形成、および、ＩＬＤ領域にエッチングで形成され得るビア開口位置を設けるためのＥＢＬによるレジスト層のパターニングを含むとしてよい。上方にあるハードマスクのラインは、ビアをＩＬＤの露光領域のみに限定するために用いられ得る。ハードマスクラインはエッチストップとして効果的に用いられ得るので、重なることが許容されている。プラグ（またはカット）位置も、別個のＥＢＬ処理において、上方にあるハードマスクラインで限定されるＩＬＤの露光領域にパターニングされ得る。カットまたはプラグの製造によって、ＩＬＤのうち、ＩＬＤ内に製造される金属ラインを最終的に断絶する領域が効果的に保護される。この後、金属ラインはダマシン方式を用いて製造されるとしてよい。この場合、ＩＬＤのうち露光部分（ハードマスクライン間の部分であり、プラグ保護層によって保護されていない部分、例えば、「カット」時にパターニングされるレジスト層）の一部分にリセスを形成する。このリセス形成はさらに、ビア位置を拡張して、下方のメタライゼーション構造から金属ラインを開くとしてもよい。この後、部分的にリセスが形成されたＩＬＤ領域を、上方にあるハードマスクライン間に金属ラインを設けるべく、例えば、メッキ処理およびＣＭＰ処理によって、金属で充填する（ビア位置を充填することも含み得るプロセス）。 ハードマスクラインは最終的に、メタライゼーション構造を完成させるべく除去するとしてよい。ラインのカット、ビア形成および最終的なライン形成を実行する順序として上述した順序は一例に過ぎないと考えられたい。本明細書で説明するように、ＥＢＬによるカットおよびビアを用いることでさまざまな処理方式が可能となり得る。
【０１４６】
ある実施形態において、本明細書で用いる場合、層間誘電体（ＩＬＤ）材料は、一種類の誘電体材料または絶縁体材料から成る一層で構成されているか、または、そのような一層を含む。適切な誘電体材料の例には、これらに限定されないが、シリコン酸化物（例えば、二酸化シリコンＳｉＯ２）、シリコン酸化物にドーピングを行ったもの、シリコンのフッ化酸化物、炭素がドーピングされたシリコン酸化物、関連技術分野で公知のさまざまなｌｏｗ−ｋ誘電体材料、および、これらの組み合わせが含まれる。層間誘電体材料は、例えば、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、または、その他の堆積方法等の従来技術を利用して形成されるとしてよい。
【０１４７】
ある実施形態によると、本開示でも用いているように、インターコネクト材料は１または複数の金属構造またはその他の導電構造で構成される。一般的な例としては、銅線および銅製の構造の利用が挙げられる。銅と周囲のＩＬＤ材料との間にはバリア層が設けられているとしてもよいし、設けられていないとしてもよい。本明細書で用いられる場合、「金属」という用語は、合金、積層体およびその他の複数の金属の複合体を含む。例えば、金属インターコネクトラインは、バリア層、複数の異なる金属または合金等で構成される積層体を含むとしてよい。また、インターコネクトラインは関連技術分野において、配線、ワイヤ、ライン、金属、または、単にインターコネクトと呼ばれることもある。
【０１４８】
ある実施形態において、この説明でも全体にわたって用いられているが、ハードマスク材料は、層間誘電体材料とは異なる誘電体材料で構成されている。一部の実施形態において、ハードマスク層は、シリコン窒化物（例えば、窒化シリコン）の層あるいはシリコン酸化物の層、または、両方、または、これらの組み合わせを含む。他の適切な材料には、炭素ベースの材料が含まれるとしてよい。別の実施形態では、ハードマスク材料は金属種を含む。例えば、ハードマスクまたはその他の上方に設けられている材料は、チタンまたはその他の金属の窒化物（例えば、窒化チタン）の層を含むとしてよい。これらの層のうち１または複数の層に酸素等の他の材料がより少ない量で含まれている可能性がある。これに代えて、関連技術分野で公知の他のハードマスク層は、特定の実施例に応じて利用されるとしてよい。ハードマスク層は、ＣＶＤ、ＰＶＤまたはその他の堆積方法で形成されるとしてよい。
【０１４９】
図３５に関連して説明している層および材料は通常、下方に位置する半導体基板または半導体構造、例えば、集積回路の下方に位置するデバイス層の上または上方に形成されていると考えられたい。ある実施形態によると、下方半導体基板は、集積回路を製造するために用いられる一般的なワークピース物体を表している。多くの場合、半導体基板は、シリコンまたは別の半導体材料のウェハまたはその他の部品を含む。適切な半導体基板としては、これらに限定されないが、単結晶シリコン、多結晶シリコン、およびシリコンオンインシュレータ（ＳＯＩ）が含まれ、同様に、他の半導体材料で形成されている類似の基板も含まれる。半導体基板は、製造段階に応じて、トランジスタ、集積回路等を含むことが多い。このような基板はさらに、半導体材料、金属、誘電体、ドーパントおよび半導体基板に一般的に含まれるその他の材料を含むとしてよい。さらに、図３５に図示されている構造は、下方に位置する低位のインターコネクト層の上に製造されているとしてよい。
【０１５０】
別の実施形態では、ＥＢＬカットは、集積回路のうちＰＭＯＳデバイスまたはＮＭＯＳデバイス等の半導体デバイスを製造するために用いられるとしてよい。このような一実施形態において、ＥＢＬカットは、最終的にフィンベース構造またはトライゲート構造を形成するために用いられるアクティブ領域の格子をパターニングするために用いられる。別の同様の実施形態において、ＥＢＬカットは、最終的にゲート電極製造に用いられるポリ層等のゲート層をパターニングするために用いられる。完成したデバイスの一例として、図３６Ａおよび図３６Ｂは、本発明の一実施形態に応じた複数のフィンを備える非プレーナ型半導体デバイスを示す断面図および平面図（断面図のａ−ａ´軸に沿ったもの）を示す。
【０１５１】
図３６Ａを参照すると、半導体構造または半導体デバイス３６００は、基板３６０２から形成され、分離領域３６０６内に位置している非プレーナ型アクティブ領域（例えば、突出したフィン部分３６０４およびサブフィン領域３６０５を有するフィン構造）を備える。非プレーナ型アクティブ領域の突出部分３６０４の上方、且つ、分離領域３６０６の一部分の上方にゲートライン３６０８が配置されている。図示されているように、ゲートライン３６０８は、ゲート電極３６５０およびゲート誘電体層３６５２を含む。一実施形態において、ゲートライン３６０８はさらに、誘電体キャップ層３６５４を含むとしてよい。この視点からは、上方に位置する金属インターコネクト３６６０と共に、ゲートコンタクト３６１４および上方に位置するゲートコンタクトビア３６１６もまた見える。これらはすべて、層間誘電体の積層体または層３６７０内に配置されている。また、図３６Ａの視点から分かるように、ゲートコンタクト３６１４は、一実施形態において、分離領域３６０６の上方に配置されているが、非プレーナ型アクティブ領域の上方には配置されていない。
【０１５２】
図３６Ｂを参照すると、ゲートライン３６０８は、突出したフィン部分３６０４の上方に配置されているものとして図示されている。この視点では、突出したフィン部分３６０４のソース領域およびドレイン領域３６０４Ａおよび３６０４Ｂを見ることができる。一実施形態において、ソース領域およびドレイン領域３６０４Ａおよび３６０４Ｂは、突出したフィン部分３６０４の元々の材料を一部分ドープして得られる部分である。別の実施形態では、突出したフィン部分３６０４の材料を除去して別の半導体材料、例えば、エピタキシャル堆積物と置き換える。いずれの場合も、ソース領域およびドレイン領域３６０４Ａおよび３６０４Ｂは、誘電体層３６０６の高さ方向の下方に延伸、つまり、サブフィン領域３６０５内に延伸しているとしてよい。
【０１５３】
ある実施形態によると、半導体構造または半導体デバイス３６００は、これらに限定されないが、ＦｉｎＦＥＴまたはトライゲートデバイス等の非プレーナ型デバイスである。このような実施形態において、対応する半導体チャネル領域は、３次元物体で構成されているか、または、３次元物体内に形成されている。このような一実施形態では、ゲートライン３６０８のゲート電極積層体は少なくとも、３次元物体の上面および一対の側壁の周囲に設けられている。
【０１５４】
本明細書で開示した実施形態は、多種多様な複数の異なる種類の集積回路および／または微小電子機器を製造するために用いられるとしてよい。このような集積回路の例には、これらに限定されないが、プロセッサ、チップセットコンポーネント、グラフィクスプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ等が含まれる。他の実施形態では、半導体メモリを製造するとしてよい。さらに、集積回路または他の微小電子機器は、関連技術分野で公知の多種多様な電子デバイスで用いられるとしてよい。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、携帯電話、個人用電子機器等で用いられる。集積回路は、このようなシステムにおいて、バスおよび他のコンポーネントと結合されているとしてよい。例えば、プロセッサは、１または複数のバスによって、メモリ、チップセット等に結合されているとしてよい。プロセッサ、メモリおよびチップセットはそれぞれ、本明細書で開示した方法を利用して製造され得る。
【０１５５】
図３７は、本発明の一実施例に応じたコンピューティングデバイス３７００を示す図である。コンピューティングデバイス３７００は、ボード３７０２を収容する。ボード３７０２は、多数のコンポーネントを含むとしてよい。これらに限定されないが、プロセッサ３７０４および少なくとも１つの通信チップ３７０６を含むとしてよい。プロセッサ３７０４は物理的および電気的にボード３７０２に結合されている。一部の実施例において、少なくとも１つの通信チップ３７０６もまた、物理的および電気的にボード３７０２に結合されている。別の実施例によると、通信チップ３７０６はプロセッサ３７０４の一部である。
【０１５６】
コンピューティングデバイス３７００は、用途に応じて、物理的および電気的にボード３７０２に結合されている、または、結合されていない他のコンポーネントを含むとしてよい。これらの他のコンポーネントには、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および、大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサティルディスク（ＤＶＤ）等）等が含まれる。
【０１５７】
通信チップ３７０６によって、コンピューティングデバイス３７００との間でデータ転送するための無線通信が可能になる。「無線」という用語およびそれに派生する表現は、固体でない媒体を介して電磁波の変調を利用してデータを通信する回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられるとしてよい。「無線」という用語は、一部の実施形態ではその場合もあるが、対応付けられているデバイスがワイヤを全く含まないことを意図するものではない。通信チップ３７０６は、多数の無線規格または無線プロトコルのいずれかを実装するとしてよい。これらに限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらから派生した規格またはプロトコルを含むと共に、３Ｇ、４Ｇ、５Ｇおよびそれ以降で定められている任意の他の無線プロトコルを含む。コンピューティングデバイス３７００は、複数の通信チップ３７０６を含むとしてよい。例えば、第１の通信チップ３７０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等の近距離無線通信専用としてもよい。第２の通信チップ３７０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等の長距離無線通信専用としてもよい。
【０１５８】
コンピューティングデバイス３７００のプロセッサ３７０４は、プロセッサ３７０４内にパッケージングされた集積回路ダイを含む。本発明の一部の実施例において、プロセッサの集積回路ダイは、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造された１または複数の構造を含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、この電子データを、レジスタおよび／またはメモリに格納される他の電子データに変換する任意のデバイスまたはデバイスの一部分を意味するとしてよい。
【０１５９】
通信チップ３７０６はさらに、通信チップ３７０６内にパッケージングされている集積回路ダイを含む。本発明の実施形態の別の実施例によると、通信チップの集積回路ダイは、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造された１または複数の構造を含む。
【０１６０】
別の実施例によると、コンピューティングデバイス３７００内に収容されている別のコンポーネントは、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造された１または複数の構造を含む集積回路ダイを含むとしてよい。
【０１６１】
さまざまな実施例において、コンピューティングデバイス３７００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、または、デジタルビデオレコーダであってよい。別の実施例において、コンピューティングデバイス３７００は、データを処理する任意の他の電子デバイスであってよい。
【０１６２】
本発明の実施形態は、命令を格納している機械可読媒体を含み得るコンピュータプログラム製品またはソフトウェアとして提供されるとしてもよい。命令は、本発明の実施形態に応じたプロセスを実行するようコンピュータシステム（または、他の電子デバイス）をプログラミングするよう用いられるとしてよい。一実施形態において、コンピュータシステムは、図４および／または図２４Ａから図２４Ｃに基づいて説明したような電子ビームツールに結合されている。機械可読媒体は、機械（例えば、コンピュータ）が読み取り可能な形態で情報を格納または送信するための任意のメカニズムを含む。例えば、機械可読（例えば、コンピュータ可読）媒体は、機械（例えば、コンピュータ）可読記憶媒体（例えば、リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、機械（例えば、コンピュータ）可読送信媒体（電気信号、光信号、音響信号またはその他の形態の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
【０１６３】
図３８は、一例としてコンピュータシステム３８００として機械を図表で示す図である。コンピュータシステム３８００では、本明細書で説明した方法のうち任意の１または複数（例えば、エンドポイント検出）を機械に実行させるための命令セットが実行されるとしてよい。別の実施形態では、この機械は、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネットまたはインターネットで他の機械に接続されているとしてよい（例えば、ネットワーク化されているとしてよい）。この機械は、クライアントサーバネットワーク環境においてサーバマシンまたはクライアントマシンの機能を果たすべく動作するとしてよい。または、ピアツーピア（または分散型）ネットワーク環境においてピアマシンとして動作するとしてよい。この機械は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯情報端末（ＰＤＡ）、携帯電話、ウェブ機器、サーバ、ネットワークルータ、スイッチあるいはブリッジ、または、この機械が実施すべき動作を特定した命令セット（逐次型またはそれ以外）を実行可能な任意の機械であってよい。さらに、一の機械のみが図示されているが、「機械」という用語は、本明細書で説明した方法のうち任意の１または複数を実行するための命令セット（または、複数の命令セット）を個別または協働して実行し得る複数の機械（例えば、コンピュータ）の集合体を含むようにも解釈され得る。
【０１６４】
一例として挙げているコンピュータシステム３８００は、プロセッサ３８０２、メインメモリ３８０４（例えば、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等のＤＲＡＭまたはＲａｍｂｕｓ  ＤＲＡＭ（ＲＤＲＡＭ）等）、スタティックメモリ３８０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）、および、セカンダリメモリ３８１８（例えば、データ記憶デバイス）を備える。これらは互いに、バス３８３０を介して通信する。
【０１６５】
プロセッサ３８０２は、１または複数の、マイクロプロセッサ、中央演算処理装置等の汎用処理デバイスを表す。より具体的には、プロセッサ３８０２は、複合命令セットコンピュータ（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピュータ（ＲＩＳＣ）マイクロプロセッサ、超長命令ワード（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実装しているプロセッサ、または、複数の命令セットの組み合わせを実装しているプロセッサであってよい。プロセッサ３８０２はさらに、１または複数の特定用途向け処理デバイス、例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタルシグナルプロセッサ（ＤＳＰ）、ネットワークプロセッサ等であってよい。プロセッサ３８０２は、本明細書で説明している処理を実行するための処理ロジック３８２６を実行するよう構成されている。
【０１６６】
コンピュータシステム３８００はさらに、ネットワークインターフェースデバイス３８０８を備えるとしてよい。コンピュータシステム３８００はさらに、ビデオディスプレイユニット３８１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）または陰極線管（ＣＲＴ））、英数字入力デバイス３８１２（例えば、キーボード）、カーソル制御デバイス３８１４（例えば、マウス）、および、信号生成デバイス３８１６（例えば、スピーカ）を備えるとしてよい。
【０１６７】
セカンダリメモリ３８１８は、本明細書で説明している方法または機能のうち任意の１または複数を具現化する１または複数の命令セット（例えば、ソフトウェア３８２２）が格納されている機械アクセス可能記憶媒体（または、より具体的には、コンピュータ可読記憶媒体）３８３２を有するとしてよい。ソフトウェア３８２２はさらに、全体または少なくとも一部分が、コンピュータシステム３８００による実行中にメインメモリ３８０４および／またはプロセッサ３８０２に存在するとしてよい。メインメモリ３８０４およびプロセッサ３８０２はさらに、機械可読記憶媒体を構成する。ソフトウェア３８２２はさらに、ネットワークインターフェースデバイス３８０８を介してネットワーク３８２０で送受信されるとしてよい。
【０１６８】
一実施形態例では機械アクセス可能記憶媒体３８３２は一の媒体であるものとして図示されているが、「機械可読記憶媒体」という用語は、１または複数の命令セットを格納する一の媒体または複数の媒体（例えば、一元化データベースあるいは分散型データベース、および／または、対応付けられているキャッシュおよびサーバ）を含むものとして解釈されるべきである。「機械可読記憶媒体」という用語はさらに、機械によって実行されるべき命令セットを格納またはエンコードすることが可能であり、且つ、機械に本発明の方法のうち任意の１または複数を実行させる任意の媒体を含むものとしても解釈されるべきである。したがって、「機械可読記憶媒体」という用語は、これらに限定されないが、ソリッドステートメモリ、光学媒体および磁気媒体を含むものとして解釈されるべきである。
【０１６９】
本発明の実施形態の実施例は、半導体基板等の基板に対して形成または実行されるとしてよい。一実施例によると、半導体基板は、バルクシリコンサブ構造またはシリコンオンインシュレータサブ構造を用いて形成される結晶基板であってよい。他の実施例によると、半導体基板は別の材料を用いて形成されるとしてよい。このような材料は、シリコンと組み合わせられているとしてもよいし、組み合わせられていないとしてもよく、これらに限定されないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化インジウムガリウム、アンチモン化ガリウム、または、第ＩＩＩ−Ｖ族材料または第ＩＶ族材料のその他の組み合わせを含む。ここで基板形成材料の例を数個挙げるが、半導体デバイスを構築し得る基礎となり得る材料であればどのような材料であっても本発明の意図および範囲に含まれる。
【０１７０】
上記基板上に、複数のトランジスタ、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴまたは単にＭＯＳトランジスタ）を製造するとしてよい。本発明のさまざまな実施例によると、ＭＯＳトランジスタはプレーナ型トランジスタ、非プレーナ型トランジスタ、または、両方の組み合わせであってよい。非プレーナ型トランジスタは、ダブルゲートトランジスタおよびトライゲートトランジスタ等のＦｉｎＦＥＴトランジスタを含み、ナノリボントランジスタおよびナノワイヤトランジスタ等のラップアラウンドゲートトランジスタまたはオールアラウンドゲートトランジスタを含む。本明細書で説明している実施例はプレーナ型トランジスタのみを例示しているが、本発明は非プレーナ型トランジスタを用いた場合も実行し得ると留意されたい。
【０１７１】
各ＭＯＳトランジスタは、少なくとも二層で形成されるゲートスタック、ゲート誘電体層およびゲート電極層を含む。ゲート誘電体層は、一の層を含むとしてもよいし、または、複数の層から成る積層体を含むとしてもよい。このような１または複数の層は、酸化シリコン、二酸化シリコン（ＳｉＯ２）および／またはｈｉｇｈ−ｋ誘電体材料を含むとしてよい。ｈｉｇｈ−ｋ誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛等の元素を含むとしてよい。ゲート誘電体層で用いられるｈｉｇｈ−ｋ誘電体材料の例は、これらに限定されないが、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタルおよびニオブ酸鉛亜鉛を含む。一部の実施形態において、ｈｉｇｈ−ｋ材料を用いる場合にはゲート誘電体層に対してアニーリングプロセスを実行して品質を改善するとしてよい。
【０１７２】
ゲート電極層がゲート誘電体層の上に形成される。ゲート電極層は、トランジスタがＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれになるかに応じて、少なくとも１つのＰ型仕事関数金属またはＮ型仕事関数金属で構成されるとしてよい。一部の実施例では、ゲート電極層は、２またはそれ以上の金属層で構成される積層体で構成されるとしてよい。１または複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は充填金属層である。
【０１７３】
ＰＭＯＳトランジスタの場合、ゲート電極で用いられる金属は、これらに限定されないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび酸化ルテニウム等の導電性金属酸化物を含む。Ｐ型金属層の場合、仕事関数が約４．９ｅＶと約５．２ｅＶとの間であるＰＭＯＳゲート電極の形成が可能になる。ＮＭＯＳトランジスタの場合、ゲート電極に用いられる金属は、これらに限定されないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金およびこれらの金属の炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウムを含む。Ｎ型金属層の場合、仕事関数が約３．９ｅＶと約４．２ｅＶとの間であるＮＭＯＳゲート電極の形成が可能になる。
【０１７４】
一部の実施例によると、ゲート電極は、基板表面に対して略平行な底部と、基板上面に略垂直な２つの側壁部分とを含む「Ｕ字型」構造で構成されるとしてよい。別の実施例によると、ゲート電極を形成する金属層のうち少なくとも１つは単に、基板上面に略平行で基板上面に略垂直な側壁部分を含まない平面層であってよい。本発明の別の実施例によると、ゲート電極はＵ字型構造と、平面状でＵ字型でない形状の構造との組み合わせで構成されるとしてよい。例えば、ゲート電極は、１または複数の平面状でＵ字型でない形状の層の上に形成されている１または複数のＵ字型の金属層で構成されるとしてよい。
【０１７５】
本発明の一部の実施例によると、ゲートスタックを取り囲むように、ゲートスタックの両側に一対の側壁スペーサが形成されているとしてよい。側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素がドープされた窒化シリコンおよび酸窒化シリコン等の材料で形成されるとしてよい。側壁スペーサを形成するためのプロセスは、関連技術分野で公知であり、一般的に堆積ステップおよびエッチングステップを含む。別の実施例によると、複数のスペーサ対が用いられるとしてよく、例えば、２対、３対または４対の側壁スペーサがゲートスタックの互いに対向する両側に形成されるとしてよい。
【０１７６】
関連技術分野で公知であるように、ソース領域およびドレイン領域は、基板内部で、各ＭＯＳトランジスタのゲートスタックに隣接して形成される。ソース領域およびドレイン領域は一般的に、注入／拡散プロセスまたはエッチング／堆積プロセスのいずれかを用いて形成される。前者のプロセスを用いる場合、ホウ素、アルミニウム、アンチモン、リンまたはヒ素等のドーパントを基板にイオン注入してソース領域およびドレイン領域を形成するとしてよい。通常、ドーパントを活性化して基板内でさらに奥に拡散させるためのアニーリングプロセスがイオン注入プロセスの後に行われる。後者のプロセスを用いる場合、基板に対して最初にエッチングを実行して、ソース領域およびドレイン領域の位置にリセスを形成するとしてよい。この後、エピタキシャル成長プロセスを実行して、ソース領域およびドレイン領域を製造するために用いられる材料でリセスを充填するとしてよい。一部の実施例によると、ソース領域およびドレイン領域は、シリコンゲルマニウムまたは炭化シリコン等のシリコン合金を用いて製造されるとしてよい。一部の実施例において、エピタキシャル成長させたシリコン合金は、ホウ素、ヒ素またはリン等のドーパントでインサイチュにドープされるとしてよい。別の実施形態では、ソース領域およびドレイン領域は、ゲルマニウムまたは第ＩＩＩ−Ｖ族の材料または合金等の別の１または複数の半導体材料を用いて形成されるとしてよい。別の実施形態においては、金属および／または金属合金の１または複数の層を用いてソース領域およびドレイン領域を形成するとしてよい。
【０１７７】
１または複数の層間誘電体（ＩＬＤ）をＭＯＳトランジスタの上方に堆積させる。ＩＬＤ層は、集積回路構造で適用可能であることが公知である誘電体材料、例えば、ｌｏｗ−ｋ誘電体材料を用いて形成されるとしてよい。利用され得る誘電体材料の例としては、これらに限定されないが、二酸化シリコン（ＳｉＯ２）、炭素がドープされた酸化物（ＣＤＯ）、窒化シリコン、ペルフルオロシクロブタンまたはポリテトラフルオロエチレン等の有機ポリマー、フルオロケイ酸塩ガラス（ＦＳＧ）、および、シルセスキオキサン、シロキサンまたは有機ケイ酸塩ガラス等の有機ケイ酸塩が含まれる。ＩＬＤ層は、誘電率をさらに低減させるべく孔または空隙を含むとしてもよい。
【０１７８】
図３９は、本発明の１または複数の実施形態を含むインターポーザ３９００を示す図である。インターポーザ３９００は、第１の基板３９０２を第２の基板３９０４に橋絡するために用いられる中間基板である。第１の基板３９０２は、例えば、集積回路ダイであってよい。第２の基板３９０４は、例えば、メモリモジュール、コンピュータマザーボードまたは別の集積回路ダイであってよい。概して、インターポーザ３９００の目的は、接続のピッチを広くするため、または、接続を別の接続へとルーティングし直すためである。例えば、インターポーザ３９００は、集積回路ダイを、後に第２の基板３９０４に結合され得るボールグリッドアレイ（ＢＧＡ）３９０６に結合するとしてよい。一部の実施形態において、第１および第２の基板３９０２／３９０４はインターポーザ３９００の互いに対向する側に取着されている。他の実施形態において、第１および第２の基板３９０２／３９０４はインターポーザ３９００の片側に取着されているとしてよい。別の実施形態において、３またはそれ以上の基板をインターポーザ３９００を用いて相互接続する。
【０１７９】
インターポーザ３９００は、エポキシ樹脂、ファイバーグラスで補強されたエポキシ樹脂、セラミック材料、または、ポリイミド等のポリマー材料で形成されるとしてよい。別の実施例によると、インターポーザは、半導体基板で用いられるものとして上述したものと同じ材料、例えば、シリコン、ゲルマニウム、ならびに、その他の第ＩＩＩ−Ｖ族材料および第ＩＶ族材料を含む別の剛性材料または可撓性材料で形成されるとしてよい。
【０１８０】
インターポーザは、金属インターコネクト３９０８およびビア３９１０を含むとしてよい。ビア３９１０は、シリコン貫通ビア（ＴＳＶ）３９１２を含むがこれに限定されない。インターポーザ３９００はさらに、パッシブ型およびアクティブ型のデバイスの両方を含む埋め込み型デバイス３９１４を含むとしてよい。このようなデバイスは、これらに限定されないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサおよび静電放電（ＥＳＤ）デバイスを含む。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよびＭＥＭＳデバイス等のより複雑なデバイスもインターポーザ３９００上に形成されるとしてよい。
【０１８１】
本発明の実施形態によると、本明細書で開示している装置またはプロセスはインターポーザ３９００の製造で利用され得る。
【０１８２】
図４０は、本発明の一実施形態に係るコンピューティングデバイス４０００を示す図である。コンピューティングデバイス４０００は、多数のコンポーネントを備えるとしてよい。一実施形態において、これらのコンポーネントは１または複数のマザーボードに取着されている。別の実施形態において、これらのコンポーネントは、マザーボードではなく一のシステムオンチップ（ＳｏＣ）ダイに製造される。コンピューティングデバイス４０００のコンポーネントは、これらに限定されないが、集積回路ダイ４００２および少なくとも１つの通信チップ４００８を含む。一部の実施例において、通信チップ４００８は集積回路ダイ４００２の一部として製造される。集積回路ダイ４００２は、ＣＰＵ４００４およびオンダイメモリ４００６を含むとしてよい。オンダイメモリ４００６は、キャッシュメモリとして利用されることが多く、埋め込み型ＤＲＡＭ（ｅＤＲＡＭ）またはスピン注入メモリ（ＳＴＴＭまたはＳＴＴＭ−ＲＡＭ）等の技術によって実現され得る。
【０１８３】
コンピューティングデバイス４０００が備えるその他のコンポーネントは、マザーボードに物理的および電気的に結合されるとしてもよいしそうでないとしてもよく、または、ＳｏＣダイ内部に製造されるとしてもよいしそうでないとしてもよい。このようなその他のコンポーネントとしては、これらに限定されないが、揮発性メモリ４０１０（例えば、ＤＲＡＭ）、不揮発性メモリ４０１２（例えば、ＲＯＭまたはフラッシュメモリ）、グラフィクスプロセッシングユニット４０１４（ＧＰＵ）、デジタルシグナルプロセッサ４０１６、暗号プロセッサ４０４２（ハードウェア内で暗号化アルゴリズムを実行する特定用途向けプロセッサ）、チップセット４０２０、アンテナ４０２２、ディスプレイまたはタッチスクリーンディスプレイ４０２４、タッチスクリーンコントローラ４０２６、電池４０２９またはその他の電源、電力増幅器（不図示）、グローバルポジショニングシステム（ＧＰＳ）デバイス４０２８、コンパス４０３０、モーションコプロセッサまたはモーションセンサ４０３２（加速度計、ジャイロスコープおよびコンパスを含むとしてよい）、スピーカ４０３４、カメラ４０３６、ユーザ入力デバイス４０３８（キーボード、マウス、スタイラスおよびタッチパッド等）、および、大容量記憶装置４０４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサティルディスク（ＤＶＤ）等）が含まれる。
【０１８４】
通信チップ４００８によって、コンピューティングデバイス４０００との間でデータ転送するための無線通信が可能になる。「無線」という用語およびそれに派生する表現は、固体でない媒体を介して電磁波の変調を利用してデータを通信する回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられるとしてよい。「無線」という用語は、一部の実施形態ではその場合もあるが、対応付けられているデバイスがワイヤを全く含まないことを意図するものではない。通信チップ４００８は、多数の無線規格または無線プロトコルのいずれかを実装するとしてよい。これらに限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらから派生した規格またはプロトコルを含むと共に、３Ｇ、４Ｇ、５Ｇおよびそれ以降で定められている任意の他の無線プロトコルを含む。コンピューティングデバイス４０００は、複数の通信チップ４００８を含むとしてよい。例えば、第１の通信チップ４００８は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）等の近距離無線通信専用としてもよい。第２の通信チップ４００８は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等の長距離無線通信専用としてもよい。
【０１８５】
コンピューティングデバイス４０００のプロセッサ４００４は、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造される１または複数の構造を含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、この電子データを、レジスタおよび／またはメモリに格納される他の電子データに変換する任意のデバイスまたはデバイスの一部分を意味するとしてよい。
【０１８６】
通信チップ４００８もまた、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造される１または複数の構造を含むとしてよい。
【０１８７】
別の実装形態によると、コンピューティングデバイス４０００内に収容されている別のコンポーネントは、本発明の実施形態の実施例に応じて、ＣＥＢＬを用いて製造された１または複数の構造を含むとしてよい。
【０１８８】
さまざまな実施形態において、コンピューティングデバイス４０００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、または、デジタルビデオレコーダであってよい。別の実施例において、コンピューティングデバイス４０００は、データを処理する任意の他の電子デバイスであってよい。
【０１８９】
図示した本発明の実施形態の実施例の説明を上述したが、要約書に記載した内容を含め、開示した形態に正確に本発明を制限するものではなく、または、本発明を全て記載することを意図したものでもない。例示を目的として本発明の具体的な実施例および本発明の例を本明細書において記載しているが、当業者であれば認めるように、本発明の範囲内においてさまざまな均等な変形例が実施可能である。
【０１９０】
このような変形例は、詳細に上述した内容を鑑みて本発明に対して実施し得るものである。以下に記載する請求項で用いる用語は、明細書および請求項に開示している具体的な実施例に本発明を限定するよう解釈されるべきではない。むしろ、本発明の範囲は、以下に記載する請求項によってのみ決定されるべきであり、請求項は既に確立している請求項解釈の原則にしたがって解釈されるべきである。
【０１９１】
ある実施形態において、集積回路のメタライゼーション層のレイアウトは、第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域を備える。当該レイアウトはさらに、第２の幅および第２のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第２の領域を備え、第２の幅および第２のピッチはそれぞれ、第１の幅および第１のピッチとは異なる。当該レイアウトはさらに、第３の幅および第３のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第３の領域を備え、第３の幅は、第１の幅および第２の幅とは異なり、第３のピッチは第１のピッチおよび第２のピッチとは異なる。
【０１９２】
一実施形態において、第１の方向と直交する第２の方向において、第２の領域の複数の一方向ラインは、第１の領域の複数の一方向ラインとは重ならず、第３の領域の複数の一方向ラインが第１の領域の複数の一方向ラインまたは第２の領域の複数の一方向ラインとは重ならない。
【０１９３】
一実施形態において、第１の方向と直交する第２の方向において、第２の領域の複数の一方向ラインのうち一部は、第１の領域の複数の一方向ラインと重なる。
【０１９４】
一実施形態において、第２の領域の複数の一方向ラインと、第１の領域の複数の一方向ラインとは、交互嵌合している。
【０１９５】
一実施形態において、第２の幅は第１の幅の１．５倍であり、第２のピッチは第１のピッチの１．５倍であり、第３の幅は第１の幅の３倍であり、第３のピッチは第１のピッチの３倍である。
【０１９６】
一実施形態において、第１の領域はロジック領域であり、第２の領域はアナログ／ＩＯ領域であり、第３の領域はＳＲＡＭ領域である。
【０１９７】
一実施形態において、レイアウトの第１の領域、第２の領域または第３の領域はいずれも、段差、直交方向のラインまたはフックを含むラインを含まない。
【０１９８】
ある実施形態において、集積回路のメタライゼーション層は、第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ワイヤを有する第１の領域を備える。当該メタライゼーション層はさらに、第２の幅および第２のピッチを持ち第１の方向に平行な、複数の一方向ワイヤを有する第２の領域を備え、第２の幅および第２のピッチはそれぞれ、第１の幅および第１のピッチとは異なる。当該メタライゼーション層はさらに、第３の幅および第３のピッチを持ち第１の方向に平行な、複数の一方向ワイヤを有する第３の領域を備え、第３の幅は、第１の幅および第２の幅とは異なり、第３のピッチは、第１のピッチおよび第２のピッチとは異なる。
【０１９９】
一実施形態において、第１の方向と直交する第２の方向において、第２の領域の複数の一方向ワイヤは、第１の領域の複数の一方向ワイヤとは重ならず、第３の領域の複数の一方向ワイヤは、第１の領域の複数の一方向ワイヤ、または、第２の領域の複数の一方向ワイヤとは重ならない。
【０２００】
一実施形態において、第１の方向と直交する第２の方向において、第２の領域の複数の一方向ワイヤの一部は、第１の領域の複数の一方向ワイヤと重なる。
【０２０１】
一実施形態において、第２の領域の複数の一方向ワイヤと、第１の領域の複数の一方向ワイヤとは、交互嵌合している。
【０２０２】
一実施形態において、第２の幅は第１の幅の１．５倍であり、第２のピッチは第１のピッチの１．５倍であり、第３の幅は第１の幅の３倍であり、第３のピッチは第１のピッチの３倍である。
【０２０３】
一実施形態において、第１の領域はロジック領域であり、第２の領域はアナログ／ＩＯ領域であり、第３の領域はＳＲＡＭ領域である。
【０２０４】
一実施形態において、レイアウトの前記第１の領域、前記第２の領域または前記第３の領域はいずれも、複数の段差、複数の直交方向のワイヤまたは複数のフックを含む複数のワイヤを含まない。
【０２０５】
ある実施形態において、半導体構造用のパターンを形成する方法は、基板の上方に複数のラインで構成されるパターンを形成する段階を備える。複数のラインで構成されるパターンは、第１の幅および第１のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第１の領域を有する。複数のラインで構成されるパターンはさらに、第２の幅および第２のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第２の領域を有し、第２の幅および第２のピッチはそれぞれ、第１の幅および第１のピッチとは異なる。複数のラインで構成されるパターンはさらに、第３の幅および第３のピッチを持ち第１の方向に平行な、複数の一方向ラインを有する第３の領域を有し、第３の幅は、第１の幅および第２の幅とは異なり、第３のピッチは、第１のピッチおよび第２のピッチとは異なる。当該方法はさらに、電子ビームツールのスキャン方向に平行に複数のラインで構成されるパターンを提供するべく、電子ビームツールにおいて基板を位置合わせする段階を備え、スキャン方向は、前記第１の方向に直交する方向である。当該方法はさらに、スキャン方向に沿って基板をスキャンすることによって複数のラインで構成されるパターンについて複数のライン断絶部を設けるべく、複数のラインで構成されるパターンの内部または上方に複数のカットで構成されるパターンを形成する段階を備える。
【０２０６】
一実施形態において、複数のカットで構成されるパターンを形成する段階は、３ビームスタッガードブランカアパーチャアレイを利用する段階を有する。
【０２０７】
一実施形態において、複数のカットで構成されるパターンを形成する段階は、ユニバーサルカッターブランカアパーチャアレイを利用する段階を有する。
【０２０８】
一実施形態において、複数のカットで構成されるパターンを形成する段階は、非ユニバーサルカッターブランカアパーチャアレイを利用する段階を有する。
【０２０９】
一実施形態において、複数のラインで構成されるパターンを形成する段階は、ピッチ半減技術またはピッチ四分割技術を利用する段階を有する。
【０２１０】
一実施形態において、複数のカットで構成されるパターンを形成する段階は、フォトレジスト材料の層のうち複数の領域を露光する段階を有する。
【図１Ａ】
0006522662.tif 000002
【図１Ｂ】
0006522662.tif 000003
【図２（ａ）】
0006522662.tif 000004
【図２（ｂ）】
0006522662.tif 000005
【図２（ｃ）】
0006522662.tif 000006
【図２（ｄ）】
0006522662.tif 000007
【図２（ｅ）】
0006522662.tif 000008
【図２（ｆ）】
0006522662.tif 000009
【図３（ａ）】
0006522662.tif 000010
【図３（ｂ）】
0006522662.tif 000011
【図３（ｃ）】
0006522662.tif 000012
【図３（ｄ）】
0006522662.tif 000013
【図３（ｅ）】
0006522662.tif 000014
【図４】
0006522662.tif 000015
【図５】
0006522662.tif 000016
【図６】
0006522662.tif 000017
【図７（Ａ）】
0006522662.tif 000018
【図７（Ｂ）】
0006522662.tif 000019
【図７（Ｃ）】
0006522662.tif 000020
【図７（Ｄ）】
0006522662.tif 000021
【図８】
0006522662.tif 000022
【図９】
0006522662.tif 000023
【図１０】
0006522662.tif 000024
【図１１】
0006522662.tif 000025
【図１２】
0006522662.tif 000026
【図１３】
0006522662.tif 000027
【図１４】
0006522662.tif 000028
【図１５】
0006522662.tif 000029
【図１６】
0006522662.tif 000030
【図１７】
0006522662.tif 000031
【図１８】
0006522662.tif 000032
【図１９】
0006522662.tif 000033
【図２０】
0006522662.tif 000034
【図２１Ａ】
0006522662.tif 000035
【図２１Ｂ】
0006522662.tif 000036
【図２２】
0006522662.tif 000037
【図２３】
0006522662.tif 000038
【図２４Ａ】
0006522662.tif 000039
【図２４Ｂ】
0006522662.tif 000040
【図２４Ｃ】
0006522662.tif 000041
【図２５】
0006522662.tif 000042
【図２６】
0006522662.tif 000043
【図２７】
0006522662.tif 000044
【図２８】
0006522662.tif 000045
【図２９Ａ】
0006522662.tif 000046
【図２９Ｂ】
0006522662.tif 000047
【図３０】
0006522662.tif 000048
【図３１】
0006522662.tif 000049
【図３２】
0006522662.tif 000050
【図３３】
0006522662.tif 000051
【図３４】
0006522662.tif 000052
【図３５】
0006522662.tif 000053
【図３６Ａ】
0006522662.tif 000054
【図３６Ｂ】
0006522662.tif 000055
【図３７】
0006522662.tif 000056
【図３８】
0006522662.tif 000057
【図３９】
0006522662.tif 000058
【図４０】
0006522662.tif 000059