(57)【特許請求の範囲】
【請求項１】
全体が同一平面に位置する活性層と、
活性層上に位置し、上記活性層に接触するように設置されたソース電極と、
ソース電極上に位置し、第１ホールを含む第１絶縁層と、
上記第１絶縁層上に位置し、第１ホールを介して活性層に接触するドレイン電極と、
ドレイン電極を被覆する第２絶縁層と、
ソース電極とドレイン電極の間の領域に対応する部分を有し上記第２絶縁層上に位置する第１部分を含むゲート電極と
を含み、
上記ゲート電極は、ゲート電極の第１部分と電気接続する第２部分を更に含み、
上記ドレイン電極と上記ゲート電極の第２部分とは同一層に位置し、
上記第２絶縁層は、上記ゲート電極の第２部分とドレイン電極を被覆することを特徴とする薄膜トランジスタ。
【請求項２】
上記ゲート電極の第２部分は、ソース電極のドレイン電極から離れた側に位置することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
上記第２絶縁層は、第２ホールを含み、
上記ゲート電極の第１部分は、上記第２ホールを介してゲート電極の第２部分と電気接触することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
上記ゲート電極の第２部分とドレイン電極の材料は、ゲート金属であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
上記ゲート電極の第１部分は、透明導電材料であることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
上記ソース電極は、薄膜トランジスタの活性層が存在する領域上に位置し、且つ全体が上記活性層と接触するように設置されることを特徴とする請求項１〜５のいずれか一項に記載の薄膜トランジスタ。
【請求項７】
全体が同一平面に位置する活性層を形成し、
上記活性層と接触するように設置されたソース電極を上記活性層上に形成し、
上記ソース電極上に第１絶縁層を形成し、上記第１絶縁層に第１ホールを形成し、
第１ホールを介して活性層に接触するドレイン電極を上記第１絶縁層上に形成し、
ドレイン電極を被覆する第２絶縁層を形成し、
ソース電極とドレイン電極の間の領域に対応する部分を有し上記第２絶縁層上に位置する第１部分を含むゲート電極を形成し、
上記第２絶縁層に第２ホールを形成することを含み、
ゲート電極とドレイン電極の形成において、
上記第１絶縁層上にゲート金属層を形成し、上記ゲート金属層にパターニング工程を行うことにより、ゲート電極の第２部分と、第１絶縁層の第１ホールを介して活性層に接触するドレイン電極とを形成し、
上記第２絶縁層上に導電層を形成し、上記導電層にパターニング工程を行うことにより、ソース電極とドレイン電極の間の領域に対応する部分を有し第２絶縁層の第２ホールを介してゲート電極の第２部分と電気接触するゲート電極の第１部分を形成することを含むことを特徴とする薄膜トランジスタの作製方法。
【請求項８】
活性層とソース電極の形成において、
活性層薄膜を形成し、
上記活性層薄膜上にソース金属層を形成し、
上記ソース金属層上にフォトレジストを塗布し、フォトレジストに対して露光、現像を行うことにより、薄膜トランジスタのソース電極が存在する領域に対応するフォトレジスト完全保留領域と、薄膜トランジスタの活性層がソース電極の位置に対応しない領域に対応するフォトレジスト半分保留領域と、及び、他の領域に対応するフォトレジスト未保留領域とを形成し、
フォトレジスト未保留領域のソース金属層と活性層薄膜をエッチングして除去し、活性層のパターンを形成し、
フォトレジスト半分保留領域のフォトレジストを除去し、
フォトレジスト半分保留領域のソース金属層をエッチングして除去し、
残りのフォトレジストを剥離し、薄膜トランジスタの活性層とソース電極を形成することを含むことを特徴とする請求項７に記載の作製方法。
【請求項９】
請求項１〜６のいずれか一項に記載の薄膜トランジスタと、
薄膜トランジスタのドレイン電極を被覆し、第３ホールを有する第２絶縁層と、
上記第２絶縁層上に位置し、上記第３ホールを介して薄膜トランジスタのドレイン電極と電気接触する画素電極と
を含むことを特徴とするアレイ基板。
【請求項１０】
上記第２絶縁層上に位置する第１部分を含むゲート電極を更に含み、
上記第１部分は、ソース電極とドレイン電極の間の領域に対応する部分を有し、画素電極と同一層に位置することを特徴とする請求項９に記載のアレイ基板。
【請求項１１】
請求項９又は１０に記載のアレイ基板を含む表示装置。
【請求項１２】
全体が同一平面に位置する活性層を形成し、
上記活性層と接触するように設置されたソース電極を上記活性層上に形成し、
上記ソース電極上に第１絶縁層を形成し、上記第１絶縁層に第１ホールを形成し、
上記第１絶縁層上にゲート金属層を形成し、上記ゲート金属層にパターニング工程を行うことにより、ゲート電極の第２部分と、第１絶縁層の第１ホールを介して活性層と接触するドレイン電極とを形成し、
ドレイン電極を被覆する第２絶縁層を形成し、上記第２絶縁層に第２ホールと第３ホールを形成し、
ソース電極とドレイン電極の間の領域に対応する部分を有し、第２絶縁層の第２ホールを介してゲート電極の第２部分と電気接触するゲート電極の第１部分を上記第２絶縁層上に形成し、
ゲート電極の第１部分の形成と同時に、第３ホールを介してドレイン電極と電気接触するアレイ基板の画素電極を形成することを含むことを特徴とするアレイ基板の作製方法。
【請求項１３】
ゲート電極の第１部分と画素電極の形成において、
上記第２絶縁層上に導電層を形成し、上記導電層にパターニング工程を行うことにより、ゲート電極の第１部分と画素電極を形成することを特徴とする請求項１２に記載の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１５年３月１８日に中国特許庁に提出された中国特許出願第２０１５１０１２１０６８．Ｘ号明細書の優先権を主張し、その全ての内容が援用により本願に取り込まれる。
本発明は、半導体デバイス製造の技術分野に関し、特に薄膜トランジスタとその作製方法、アレイ基板及び表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ；以下、ＴＦＴ-ＬＣＤと略称する）は、小体積、低消費電力、無放射、低製造コストといった特長を持ち、現在のフラットパネルディスプレイ市場において主導的なものである。
【０００３】
図１と図２に示すように、コープレーナー構造薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴと略称する）において、ソース電極３、ドレイン電極４及びゲート電極１が、共に活性層２の同一側に設置されている。活性層２に対するゲート電極１の位置によって、コープレーナー構造ＴＦＴは、トップゲート型のコープレーナー構造ＴＦＴ（図１）とボトムゲート型のコープレーナー構造ＴＦＴ（図２）に分けられる。
【０００４】
コープレーナー構造ＴＦＴをＴＦＴ-ＬＣＤに用いる場合、トップゲート型のコープレーナー構造ＴＦＴについて、図１に示すように、画素電極５は、パッシべーション層１０２とゲート絶縁層１０１のホールを貫通することによりドレイン電極４と電気的に接触する。ホールの深さが深すぎるため、登り難く、画素電極５の断線が生じやすく、電気的接触不良が生じる。ジャンパー接続の形態で画素電極５とドレイン電極４を電気的に接続すると、マスク数が増加し、生産コストが向上する。一方、ボトムゲート型のコープレーナー構造ＴＦＴについて、図２に示すように、活性層２がソース電極３とドレイン電極４にオーバーラップして接続され、ソース電極３とドレイン電極４を形成するエッチング工程により、ソース・ドレイン金属の側面が粗い。活性層２が薄肉であり、ソース電極３とドレイン電極４の側面が粗いため、活性層２がソース電極３とドレイン電極４にオーバーラップして接続すると、登り難い問題が生じてしまい、活性層２の断線が生じやすい。上述の場合に、活性層２の厚さが均一ではないため、電圧印加時に絶縁破壊や短絡が生じやすい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、コープレーナー構造薄膜トランジスタ及びその応用に存在する上述した技術問題を解決する薄膜トランジスタ及びその作製方法提供する。
【０００６】
本発明は、上述の薄膜トランジスタを用いることにより、デバイスの歩留まりを高めるアレイ基板及び表示装置を更に提供する。
【課題を解決するための手段】
【０００７】
上述技術問題を解決するために、本発明の実施例における薄膜トランジスタは、全体が同一平面に位置する活性層と、活性層に位置し、上記活性層に接触するように設置されたソース電極と、ソース電極に位置し、第１ホールを含む第１絶縁層と、上記第１絶縁層に位置し、第１ホールを介して活性層に接触するドレイン電極とを含む。
【０００８】
本発明の実施例における薄膜トランジスタの作製方法において、全体が同一平面に位置する活性層を形成することと、上記活性層と接触するように設置されたソース電極を上記活性層に形成することと、上記ソース電極に第１絶縁層を形成し、上記第１絶縁層に第１ホールを形成することと、第１ホールを介して活性層に接触するドレイン電極を上記第１絶縁層に形成することを含む。
【０００９】
また、本発明の実施例におけるアレイ基板は、上述の薄膜トランジスタと、薄膜トランジスタのドレイン電極を被覆する第２絶縁層と、上記第２絶縁層に位置し、上記第２絶縁層の第３ホールを介して薄膜トランジスタのドレイン電極と電気接触する画素電極とを含む。
【００１０】
本発明の実施例における表示装置は、上述のアレイ基板を含む。
【００１１】
本発明の実施例におけるアレイ基板の作製方法において、全体が同一平面に位置する活性層を形成することと、上記活性層と接触するように設置されたソース電極を上記活性層に形成することと、上記ソース電極に第１絶縁層を形成し、上記第１絶縁層に第１ホールを形成することと、上記第１絶縁層にゲート金属層を形成し、上記ゲート金属層に対しパターニング工程を行うことにより、ゲート電極の第２部分と、第１絶縁層の第１ホールを介して活性層と接触するドレイン電極を形成することと、ドレイン電極を被覆する第２絶縁層を形成し、上記第２絶縁層に第２ホールと第３ホールを形成することと、ソース電極とドレイン電極の間の領域に対応する部分を有し、第２絶縁層の第２ホールを介してゲート電極の第２部分と電気接触するゲート電極の第１部分を上記第２絶縁層に形成することと、ゲート電極の第１部分の形成と同時に、第３ホールを介してドレイン電極と電気接触するアレイ基板の画素電極を形成することを含む。
【発明の効果】
【００１２】
本発明は、以下の利点を有する。薄膜トランジスタのソース電極とドレイン電極を活性層に位置するように設置することにより、活性層が同一平面に位置することを保証し、従来技術において登り難いことによる活性層の断線がしやすい問題を克服する。また、活性層の厚さが均一であるため、絶縁破壊や短絡現象が生じず、薄膜トランジスタの歩留まりが向上する。また、ソース電極とドレイン電極が異なる層に位置するように設置することにより、ソース電極とドレイン電極の距離を自由に調節することができ、狭いチャネルが実現されやすく、薄膜トランジスタの性能が向上する。
本発明の実施例や従来技術における技術案をより明確に説明するために、以下、実施例や従来技術の記載に必要とされる図面を簡単に説明する。明らかに、以下の記載に関する図面は、単に本発明の一部の実施例である。当業者にとって、創造性のある作業をしない前提で、これらの図面から他の図面を得ることもできる。
【図面の簡単な説明】
【００１３】
【図１】従来技術のトップゲート型のコープレーナー構造ＴＦＴアレイ基板の構造図である。
【図２】従来技術のボトムゲート型のコープレーナー構造ＴＦＴアレイ基板の構造図である。
【図３】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板の構造図である。
【図４】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【図５】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【図６】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【図７】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【図８】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【図９】本発明の実施例におけるコープレーナー構造ＴＦＴアレイ基板製作のフローチャートである。
【発明を実施するための形態】
【００１４】
別途に定義することを除き、ここで使用される技術用語や科学用語は、本発明の所属する分野の当業者が理解する通常の意味である。本発明の明細書及び特許請求の範囲に使用される「第１」、「第２」及び類似用語は、単に異なる構成部分を区別するためのものであり、順番、数量又は重要度をいっさい表さない。同様に、「１つ」又は「一」などその他の類似用語は、少なくとも１つ存在することを表し、数の限定ではない。「接続」などその他の類似用語は、物理や機械的接続に限定するのではなく、直接か間接かに関わらず、電気的接続も含む。「上」、「下」、「左」、「右」などは、相対的位置関係を表すものであり、記載対象の絶対位置が変わると、当該相対的位置関係も対応的に変わる。
【００１５】
本発明は、薄膜トランジスタを提供し、そのソース電極とドレイン電極が活性層に位置し、活性層全体が同一平面に位置することにより、登り難いことによる活性層の断線しやすい問題が存在しない。また、活性層の厚さが均一であるため、作動中に絶縁破壊や短絡現象が生じにくく、薄膜トランジスタの歩留まりが向上する。また、ソース電極とドレイン電極が異なる層に位置するように設置することにより、ソース電極とドレイン電極の距離を自由に調節することができ、狭いチャネルが実現されやすく、薄膜トランジスタの性能が向上する。
【００１６】
液晶表示デバイスについて、薄膜トランジスタのドレイン電極と電気的に接触するアレイ基板上の電極は、透明の画素電極であり、その材料が酸化インジウムスズ（ＩＴＯ）又は酸化インジウム亜鉛（ＩＺＯ）であってもよい。有機発光ダイオード（ＯＬＥＤ）表示デバイスの場合、薄膜トランジスタを駆動するドレイン電極と電気的に接触するアレイ基板上のボトム電極は、ＯＬＥＤの陰極又は陽極であり、透明導電材料であってもよく、非透明導電材料（例えばＣｕ、Ａｌ）であってもよい。しかも、通常、ボトム電極は、画素電極とも呼ばれる（本発明では画素電極と呼ぶ）。
【００１７】
以下、図面と実施例とともに、本発明の具体的な実施形態を詳細に記載する。以下の実施例は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。
【００１８】
図３と図８に示すように、本発明の実施例は、薄膜トランジスタを提供し、その活性層２の全体が同一平面に位置する。上記薄膜トランジスタのソース電極３とドレイン電極４は、活性層２に位置し、活性層２と接触するように設置されている。ソース電極３とドレイン電極４の間に第１絶縁層１３０が設置されている。ドレイン電極４は、第１絶縁層１３０に設置され、第１絶縁層１３０の第１ホール６を介して活性層２と接触する。
【００１９】
上記の技術案において、活性層２が同一平面に位置するため、登り難いことによる断線しやすい問題が存在せず、その厚さが均一であるため、作動中に絶縁破壊や短絡現象が生じにくく、従来技術におけるボトムゲート型のコープレーナー構造薄膜トランジスタに存在する技術問題を克服する。また、ソース電極３とドレイン電極４が異なる層に位置するため、狭いチャネルが実現されやすく、薄膜トランジスタの性能が向上する。
【００２０】
図３に示すように、本発明の実施例における薄膜トランジスタの作製方法は、全体が同一平面に位置する活性層２を形成することと、活性層２と接触するように設置されたソース電極３を活性層２に形成することと、ソース電極３に第１絶縁層１３０を形成し、第１絶縁層１３０に第１ホール６を形成することと、第１ホール６を介して活性層２に接触するドレイン電極４を第１絶縁層１３０に形成することを含む。
【００２１】
ここで、ソース電極３とドレイン電極４は、異なる層に位置し、それぞれ異なるフィルム層により形成される。
【００２２】
図３に示すように、ソース電極３は、薄膜トランジスタの活性層２が存在する領域に位置し、且つソース電極３全体が活性層２と接触するように設置されている。実際の作製工程において、一回のパターニング工程でソース電極３と活性層２を同時に形成することにより、作製工程を簡単化することができる。図４〜図７に示すように、ソース電極３と活性層２を形成するパターニング工程は、具体的に、活性層薄膜１１０を形成することと、図４に示すように、活性層薄膜１１０にソース金属層１２０を形成することと、図５に示すように、ソース金属層１２０にフォトレジストを塗布し、フォトレジストに対し露光、現像を行うことにより、薄膜トランジスタのソース電極が存在する領域に対応するフォトレジスト完全保留領域２００、薄膜トランジスタの活性層がソース電極の位置に対応しない領域に対応するフォトレジスト半分保留領域２０１、及び、他の領域に対応するフォトレジスト未保留領域２０２を形成することと、図６に示すように、フォトレジスト未保留領域２０２のソース金属層と活性層薄膜をエッチングして除去し、活性層２のパターンを形成することと、フォトレジスト半分保留領域２０１のフォトレジストを除去することと、フォトレジスト半分保留領域２０１のソース金属層をエッチングして除去することと、図７に示すように、残りのフォトレジストを剥離し、薄膜トランジスタの活性層２とソース電極３を形成することを含む。
【００２３】
上述のプロセスは、一回のパターニング工程により薄膜トランジスタの活性層２とソース電極３を同時に形成する。
【００２４】
従来技術のトップゲート型コープレーナー構造に比べ、一回のパターニング工程により薄膜トランジスタの活性層２とソース電極３を同時に形成することにより、ソース電極３の幅を効果的に小さくすることができる。また、ソース電極３とドレイン電極４が異なる層に位置し、それぞれ異なるフィルム層により形成されるため、薄膜トランジスタの投影幅が一定である場合に、ドレイン電極４の幅を適切に大きくすることができる（図１と図３の比較から分かる）。しかも、ドレイン電極４と画素電極５の間に第２絶縁層１４０を単一層のみを設置してもよい。すると、画素電極５が第２絶縁層１４０のホールを介してドレイン電極４と電気的に接触すると、ホールの深さが比較的小さく、断線が生じ難く、デバイスの歩留まりが向上する。
【００２５】
また、ゲート電極の一部とアレイ基板の画素電極５が同一層に位置するように設計し、ゲート電極と画素電極５との間の距離を十分に遠くすることにより、両者の間に形成される結合容量を十分に小さくすることができ、デバイスの性能に影響を与えない。
【００２６】
具体的に、本発明の１つの実施例において、トップゲート型のコープレーナー構造薄膜トランジスタのゲート電極は、第２絶縁層１４０に位置する第１部分１０を含み、該第１部分１０がソース電極３とドレイン電極４の間の領域に対応する部分を有する。また、好ましいのは、ゲート電極の第１部分１０とアレイ基板の画素電極５とが同一層に位置し、同一フィルム層により形成されるものである。具体的に、第２絶縁層１４０に導電層を形成し、上記導電層にパターニング工程を行うことにより、ソース電極３とドレイン電極４の間の領域に対応する部分を有するゲート電極の第１部分１０と画素電極５を形成する。
【００２７】
すると、薄膜トランジスタの作製方法は、ドレイン電極４を被覆する第２絶縁層１４０を形成することと、図３に示すように、ソース電極３とドレイン電極４の間の領域に対応する部分を有し第２絶縁層１４０に位置する第１部分１０を含むゲート電極を形成することを更に含む。
【００２８】
ここで、ゲート電極の第１部分１０とアレイ基板の画素電極５とが、同一層に位置し、同一の導電層により形成される。図３と図９に示すように、画素電極５は、第２絶縁層１４０の第３ホール８を介してドレイン電極４と電気的に接触する。画素電極５とドレイン電極４の間には単一層の第２絶縁層１４０のみを有するため、第３ホール８の深さが比較的浅く、登り難いことによる画素電極５の断線しやすい問題が存在せず、デバイスの歩留まりが向上する。
【００２９】
更に、上記ゲート電極は、ゲート電極の第１部分１０と電気的に接続する第２部分１１を更に含み、その材料がゲート金属である。しかも、信号を伝送する配線構造を変更しない前提では、相変わらずゲート線（ゲート金属により形成され、ゲート電極の第２部分１１と同一層に位置する）によって薄膜トランジスタのオン／オフ信号をゲート電極に伝送するので、作製工程は増えず、実現されやすい。ここで、ゲート電極の第２部分１１は、ドレイン電極４と同一層に位置し、同一のゲート金属層により形成されてもよい。しかも、第２絶縁層１４０は、ゲート電極の第２部分１１とドレイン電極４を被覆する。
【００３０】
１つの実施形態として、好ましいのは、アレイ基板がトップゲート型のコープレーナー構造薄膜トランジスタアレイ基板であり、薄膜トランジスタのゲート電極が第１部分１０と第２部分１１を含むものである。第１部分１０は、ソース電極３とドレイン電極４の間の領域に対応する部分を有し、アレイ基板の画素電極５と同一層に位置する。第２部分１１は、材料がゲート金属であり、ドレイン電極４と同一層に位置する。ソース電極３は、ソース金属層により形成される。ゲート電極の第１部分１０と第２部分１１との間に、第２絶縁層１４０を設置する。ゲート電極の第１部分１０と第２部分１１とが、第２絶縁層１４０の第２ホール７を介して電気的に接触する。対応して、アレイ基板の作製方法は、電気的に接触する薄膜トランジスタの活性層２とソース電極３を形成することと、ソース電極３に第１絶縁層１３０を形成し、第１絶縁層１３０に第１ホール６を形成することと、ゲート金属層を形成し、上記ゲート金属層にパターニング工程を行うことにより、ゲート電極の第２部分と、第１絶縁層１３０の第１ホール６を介して活性層２と接触するドレイン電極４を形成することと、ドレイン電極４を被覆する第２絶縁層１４０を形成することと、第２絶縁層１４０に導電層を形成し、上記導電層にパターニング工程を行うことにより、ソース電極３とドレイン電極４の間の領域に対応する部分を有し第２絶縁層１４０の第２ホール７を介して第２部分１１と電気接触するゲート電極の第１部分１０と、第２絶縁層１４０の第３ホール８を介してドレイン電極４と電気接触するアレイ基板の画素電極５を形成することを含む。
【００３１】
上記プロセスにおいて、好ましいのは、薄膜トランジスタの活性層２とソース電極３を一回のパターニング工程により形成し、作製工程を簡単化するものである。もちろん、二回のパターニング工程により活性層２とソース電極３をそれぞれ形成してもよい。
【００３２】
好ましいのは、トップゲート型のコープレーナー構造薄膜トランジスタの場合、材料がゲート金属でありドレイン電極４と同一層に位置する第２部分１１がゲート電極に含まれると、図３に示すように、第２部分１１とソース電極３、ドレイン電極４の間に形成される結合容量を小さくするように、ソース電極３のドレイン電極４から離れた側に第２部分１１を設置し、デバイスの表示品質を向上させるものである。
【００３３】
図３に示すように、本発明の実施例における薄膜トランジスタは、活性層２、活性層２に設置されたソース電極３、ソース電極３に設置された第１絶縁層１３０、第１絶縁層１３０に設置されたゲート電極の第２部分１１とドレイン電極４、ドレイン電極４に設置された第２絶縁層１４０、及び第２絶縁層１４０に設置されたゲート電極の第１部分１０を含む。活性層２全体が同一平面に位置する。ソース電極３は、活性層２が存在する領域に位置し、全体が活性層２に接触するように設置される。第１絶縁層１３０には第１ホールを含む。ドレイン電極４は、上記第１ホールを介して活性層２に接触するように設置される。ゲート電極の第２部分１１は、ドレイン電極４と同一層に位置し、材料がゲート金属である。該第２部分１１がソース電極３のドレイン電極４から離れた側に位置する。第２絶縁層１４０には第２ホール７と第３ホール８を有する。ゲート電極の第１部分１０は、上記第２ホール７を介して第２部分１１と電気接続する。
【００３４】
本発明の実施例におけるアレイ基板は、具体的に、上述の薄膜トランジスタと、薄膜トランジスタのドレイン電極４を被覆する第２絶縁層１４０と、画素電極５とを含む。該画素電極５が、第２絶縁層１４０に設置され、ゲート電極の第１部分１０と同一層に位置し、第２絶縁層１４０の第３ホールを介してドレイン電極４と電気接続する。
【００３５】
図３〜図９に示すように、本発明の実施例における薄膜トランジスタの作製方法は、具体的に以下のステップを含む。
【００３６】
ステップＳ１において、ガラス基板、石英基板、有機樹脂基板などの透明基板を底部基板１００として用意し、底部基板１００に活性層２とソース電極３を形成する。
【００３７】
ここで、活性層２の材料は、シリコン半導体であってもよく、金属酸化物半導体であってもよい。ソース電極３は、材料がＣｕ、Ａｌ、Ａｇ、Ｍｏ、Ｃｒ、Ｎｄ、Ｎｉ、Ｍｎ、Ｔｉ、Ｔａ、Ｗなどの金属及びこれらの金属の合金である。ソース電極３は、単一層構造或いは多層構造であってもよい。多層構造の場合例えばＣｕ／Ｍｏ、Ｔｉ／Ｃｕ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏなどである。
【００３８】
具体的に、底部基板１００に活性層２とソース電極３を形成することは、底部基板１００に活性層薄膜１１０とソース金属層１２０を順に形成することと、図５に示すように、ソース金属層１２０にフォトレジストを塗布し、フォトレジストに対し露光、現像を行うことにより、薄膜トランジスタのソース電極が存在する領域に対応するフォトレジスト完全保留領域２００、薄膜トランジスタの活性層がソース電極の位置に対応しない領域に対応するフォトレジスト半分保留領域２０１、及び、他の領域に対応するフォトレジスト未保留領域２０２を形成することと、図６に示すように、フォトレジスト未保留領域２０２のソース金属層と活性層薄膜をエッチングして除去し、活性層２のパターンを形成することと、フォトレジスト半分保留領域２０１のフォトレジストを除去することと、フォトレジスト半分保留領域２０１のソース金属層をエッチングして除去することと、図７に示すように、残りのフォトレジストを剥離し、薄膜トランジスタの活性層２とソース電極３を形成することを含む。
【００３９】
ステップＳ２において、図８に示すように、ステップＳ１を経た底部基板１００に第１絶縁層１３０を形成し、第１絶縁層１３０にパターニング工程を行うことにより第１ホール６を形成し、活性層２を露出させる。
【００４０】
第１絶縁層１３０は、ＳｉＮｘ、ＳｉＯｘ又はＳｉ（ＯＮ）ｘであってもよい。
【００４１】
ステップＳ３において、図８と図９に示すように、ステップＳ２を経た底部基板１００にゲート金属層（図示せず）を形成し、上記ゲート金属層にパターニング工程を行うことにより、ゲート線、ゲート線と電気的に接続するゲート電極の第２部分１１、第１ホール６を介して活性層２と電気的に接触するドレイン電極４を形成する。
【００４２】
ここで、ゲート金属層は、Ｃｕ、Ａｌ、Ａｇ、Ｍｏ、Ｃｒ、Ｎｄ、Ｎｉ、Ｍｎ、Ｔｉ、Ｔａ、Ｗなどの金属及びこれらの金属の合金であってもよい。また、ゲート金属層は、単一層構造であるか多層構造であってもよい。多層構造の場合例えばＣｕ／Ｍｏ、Ｔｉ／Ｃｕ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏなどである。
【００４３】
ステップＳ４において、図９に示すように、ステップＳ３を経た底部基板１００に第２絶縁層１４０を形成し、第２絶縁層１４０にパターニング工程を行うことにより第２ホール７と第３ホール８を形成する。
【００４４】
第２絶縁層１４０は、ＳｉＮｘ、ＳｉＯｘ又はＳｉ（ＯＮ）ｘであってもよい。
【００４５】
ステップＳ５において、図３と図９に示すように、ステップＳ４を経た底部基板１００に導電層を形成し、上記導電層にパターニング工程を行うことにより、ソース電極３とドレイン電極４の間の領域に対応する部分を有し第２ホール７を介して第２部分１１と電気接続するゲート電極の第１部分１０を形成する。
【００４６】
これをもって薄膜トランジスタの作製が完成する。
【００４７】
本発明の実施例におけるアレイ基板の作製方法は、具体的に、上述のステップＳ１〜Ｓ５により薄膜トランジスタを作製し、ステップＳ５におけるゲート電極の第１部分１０の形成と同時に、図３と図９に示すように、第３ホール８を介してドレイン電極４と電気接続するアレイ基板の画素電極５を形成する。
【００４８】
ここで、ゲート電極の第１部分１０と画素電極５の形成は、具体的に、ステップＳ４を経た底部基板１００に導電層を形成し、上記導電層パターニング工程を行うことにより、ゲート電極の第１部分１０と画素電極５を形成する。
【００４９】
本発明の実施例における表示装置は、上述のアレイ基板を含み、表示デバイスの歩留まりと表示品質を向上させる。
【００５０】
上記表示装置は、液晶表示装置であってもよく、有機発光ダイオード表示装置であってもよい。具体的に、上記表示装置は、液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレットパソコン、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を有する製品や部品である。
【００５１】
本発明は、薄膜トランジスタのソース電極とドレイン電極を活性層に位置するように設置することにより、活性層が同一平面に位置することを保証し、従来技術における登り難いことによる活性層の断線しやすい問題を克服することができる。また、活性層の厚さが均一であるため、絶縁破壊や短絡現象が生じず、薄膜トランジスタの歩留まりが向上する。ソース電極とドレイン電極とが異なる層に位置するように設置することにより、ソース電極とドレイン電極の距離を自由に調節することができ、狭いチャネルが実現されやすく、薄膜トランジスタの性能が向上する。
【００５２】
以上の記載は、本発明の好適な実施形態に過ぎない。なお、当業者にとって、本発明の技術原理を逸脱することなく、各種の改良や置換を行うことができ、これらの改良や置換も本発明の保護範囲として見なされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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