(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第１の電源に接続することによってワード線を活性化するワード線ドライバと、
前記ワード線の他端に接続されて、前記ワード線の他端の電圧に応じて、前記ワード線の他端を前記第１の電源に接続するアシストドライバと、
を備え、
前記アシストドライバは、
前記第１の電源と前記ワード線の他端との間に設けられたＰＭＯＳトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記ＰＭＯＳトランジスタのゲートに接続されたＮＡＮＤ回路と、
を含む、半導体装置。
【請求項２】
前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項１記載の半導体装置。
【請求項３】
前記ワード線ドライバは、出力が、前記ワード線の一端に接続されるインバータを含む、請求項１記載の半導体装置。
【請求項４】
前記メモリセルは、ＳＲＡＭセルである、請求項１記載の半導体装置。
【請求項５】
前記メモリセルは、横長型セルである、請求項４記載の半導体装置。
【請求項６】
前記メモリアレイの各列に対応して設けられたビット線対と、
隣接する複数の列のビット線対と接続され、前記メモリセルへのデータの書込み時に、前記隣接する複数の列のうちの選択された列のビット線対へ書込みデータに応じた電圧を出力する、請求項１記載の半導体装置。
【請求項７】
前記メモリアレイの各列に対応して設けられたビット線対と、
隣接する複数の列のビット線対と接続され、前記メモリセルからのデータの読出し時に、前記隣接する複数の列のうちの選択された列のビット線対の電圧を増幅するセンスアンプとを備える、請求項１記載の半導体装置。
【請求項８】
行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第１の電源に接続するワード線ドライバと、
前記第１の電源と前記ワード線の他端との間に設けられたＰＭＯＳトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記ＰＭＯＳトランジスタのゲートに接続されたＮＡＮＤ回路と、
を備え、
前記ＰＭＯＳトランジスタは、前記ワード線の立ち上がり時に、前記ワード線の他端の電圧が所定値まで増加するとオンとなり、前記ワード線の立下り時に、制御信号によってオフとなる、半導体装置。
【請求項９】
前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項８記載の半導体装置。
【請求項１０】
行列状に配置された複数のメモリセルを含むメモリアレイと、
前記メモリアレイの各行に対応して設けられたワード線と、
前記ワード線の一端に接続されて、対応する行が選択されたときに、前記ワード線の一端を第１の電源に接続するワード線ドライバと、
前記第１の電源と前記ワード線の他端との間に設けられたＰＭＯＳトランジスタと、
前記ワード線の他端に接続された遅延回路と、
一方の入力が前記ワード線の他端に接続され、他方の入力が前記遅延回路の出力を受け、出力が前記ＰＭＯＳトランジスタのゲートに接続されたＮＡＮＤ回路と、
を備え、
前記ＰＭＯＳトランジスタは、前記ワード線の立ち上がり時に、前記ワード線の他端の電圧が所定値まで立ち上がった時から所定時間だけロウレベルとなるワンショットパルスによって、オンとなる、半導体装置。
【請求項１１】
前記遅延回路は、奇数個の直列接続されたインバータからなる、請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば、ワード線の活性化によってデータの書込みおよび読出しが実行されるメモリセルを有する半導体装置に関する。
【背景技術】
【０００２】
従来から、行列状に配置された複数のメモリセルを含むメモリアレイと、メモリアレイの各行に設けられたワード線と、メモリセルからのデータの読出し時および書込み時におおいて、選択された行のワード線を活性化するワード線ドライバを備えた半導体装置が知られている（たとえば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−９９２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、トランジスタの駆動力向上および配線の微細化が進み、配線の抵抗成分の影響が顕在化している。
【０００５】
メモリアレイを含む半導体装置においては、ワード線の抵抗成分の影響によって、ワード線の活性化時において、ワード線ドライバに近い箇所の電圧の立ち上がり速度に比べて、ワード線ドライバから遠い箇所の電圧の立ち上がり速度が遅いという問題が生じている。その結果、ワード線ドライバから遠い箇所のメモリセルでは、ワード線ドライバから近い箇所のメモリセルに比べて、セル電流が流れ始めるのが遅くなり、メモリセルへのデータの書込みおよびメモリセルからのデータの読出しが遅れる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【０００７】
一実施形態の半導体装置は、ワード線ドライバが接続されていない側のワード線の他端に接続されて、ワード線の他端の電圧に応じて、ワード線の他端を第１の電源に接続するアシストドライバを備える。
【発明の効果】
【０００８】
一実施形態の半導体装置によれば、ワード線の活性化時において、ワード線ドライバに近い箇所の電圧の立ち上がり速度に比べて、ワード線ドライバから遠い箇所の電圧の立ち上がり速度が遅くなるのを回避できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の構成を表わす図である。
【図２】第２の実施形態の半導体装置の構成を表わす図である。
【図３】第２の実施形態における、ワード線ＷＬの先端、末端、およびアシストドライバ内の電圧の変化を表わす図である。
【図４】第３の実施形態の半導体装置の構成を表わす図である。
【図５】第３の実施形態におけるワード線ＷＬの先端、末端、およびアシストドライバ内の電圧の変化を表わす図である。
【図６】第４の実施形態の半導体装置の構成を表わす図である。
【図７】第４の実施形態における、ワード線ＷＬの先端、末端、およびアシストドライバ内の電圧の変化を表わす図である。
【図８】第５の実施形態のメモリセルの構成およびレイアウトを表わす図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。
【００１１】
図１を参照して、この半導体装置１０００は、メモリアレイ９８と、複数個のワード線ＷＬと、複数個のビット線対ＢＴ，ＢＢと、複数個のワード線ドライバ５０２と、第１の電源Ｖｄｄと、複数個のアシストドライバ５０４とを備える。
【００１２】
メモリアレイ９８は、行列状に配置された複数個のメモリセル５００を含む。
ワード線ＷＬは、メモリアレイ９８の各行に対応して設けられる。ワード線ＷＬは、対応する行のメモリセル５００と接続する。
【００１３】
ビット線対ＢＴ，ＢＢは、メモリアレイ９８の各列に対応して設けられる。ビット線対ＢＴ，ＢＢは、対応する列のメモリセル５００と接続する。
【００１４】
ワード線ドライバ５０２は、ワード線ＷＬの一端に接続されて、対応する行が選択されたときに、ワード線ＷＬの一端を第１の電源Ｖｄｄに接続する。
【００１５】
アシストドライバ５０４は、ワード線ＷＬの他端に接続されて、ワード線ＷＬの他端の電圧に応じて、ワード線ＷＬの他端を第１の電源Ｖｄｄに接続する。
【００１６】
以上のように、本実施の形態によれば、アシストドライバ５０４によって、ワード線ＷＬの他端の電圧が立ち上げられるので、ワード線ＷＬの活性化時において、ワード線ドライバ５０２に近い箇所の電圧の立ち上がり速度に比べて、ワード線ドライバ５０２から遠い箇所の電圧の立ち上がり速度が遅くなるのを回避できる。
【００１７】
［第２の実施形態］
図２は、第２の実施形態の半導体装置の構成を表わす図である。
【００１８】
半導体装置１００は、メモリアレイ６２と、複数個のワード線ＷＬと、複数個のビット線対ＢＴ，ＢＢと、複数個のワード線ドライバ２２と、複数個のアシストドライバ１０と、複数個のカラムセレクタ４と、複数個のプリチャージ回路３と、制御回路・アドレスデコーダ２１と、複数個のライトドライバ５と、複数個のセンスアンプ６とを備える。
【００１９】
メモリアレイ６２は、行列状に配置された複数個のメモリセル１を含む。図２では、複数個のメモリセル１を代表して２行２列のメモリセルを示す。メモリセル１は、ＳＲＡＭ（Static Random Access Memory）セルである。
【００２０】
メモリセル１は、負荷トランジスタであるＰＭＯＳ（Metal-Oxide-Semiconductor）トランジスタＰ１，Ｐ２と、ドライバトランジスタであるＮＭＯトランジスタＮ１，Ｎ２と、アクセストランジスタであるＮＭＯＳトランジスタＮ２０，Ｎ２１とを含む。
【００２１】
負荷トランジスタＰ１，Ｐ２のソースはともに内部電源電圧Ｖｄｄに接続され、それらのドレインはそれぞれ記憶ノードＡ，Ｂに接続され、それらのゲートはそれぞれ記憶ノードＢ，Ａに接続される。
【００２２】
ドライバトランジスタＮ１，Ｎ２のソースはともに接地電源（グランド）に接続され、それらのドレインはそれぞれ記憶ノードＡ，Ｂに接続され、それらのゲートはそれぞれ記憶ノードＢ，Ａに接続される。
【００２３】
アクセストランジスタＮ２０，Ｎ２１のソースはそれぞれ記憶ノードＡ，Ｂに接続され、それらのドレインはそれぞれ対応のビット線ＢＴ，ＢＢに接続され、それらのゲートはともに対応のワード線ＷＬに接続される。
【００２４】
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、インバータを構成し、記憶ノードＢに書込まれたデータの反転信号を記憶ノードＡに出力する。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、インバータを構成し、記憶ノードＡに書込まれたデータの反転信号を記憶ノードＢに出力する。したがって、ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ１，Ｎ２は、記憶ノードＡ，Ｂに書込まれたデータを保持するラッチ回路を構成する。
【００２５】
ワード線ＷＬは、メモリアレイ６２の各行に対応して設けられる。ワード線ＷＬは、対応する行のメモリセル５００と接続する。
【００２６】
ビット線対ＢＴ，ＢＢは、メモリアレイ６２の各列に対応して設けられる。ビット線対ＢＴ，ＢＢは、対応する列のメモリセル５００と接続する。
【００２７】
制御回路・アドレスデコーダ２１は、アドレス指定されたワード線ＷＬを選択状態に駆動するために、行アドレス信号に従って行選択信号を生成する行デコーダと、列アドレス信号に従って選択列に対応するビット線対を選択する列デコーダとを含む。
【００２８】
具体的には、行デコーダは、読出動作時または書込動作時に、行アドレス信号をデコードして行選択信号を生成する。たとえば、行デコーダは、図２に示す第０行を選択するときには、セレクト信号ＸＵ０およびＸＬ０をハイレベルに活性化し、図２に示す第１行を選択するときには、セレクト信号ＸＵ１およびＸＬ１をハイレベルに活性化する。
【００２９】
列デコーダは、読出動作または書込動作時に、列アドレス信号をデコードして列選択信号を生成する。たとえば、列デコーダは、図２に示す第０列を選択するときには、セレクト信号Ｙ０をハイレベルに活性化し、図２に示す第１列を選択するときには、セレクト信号Ｙ１をハイレベルに活性化する。
【００３０】
カラムセレクタ４は、インバータＩＶ１と、インバータＩＶ２と、ＰＭＯＳトランジスタＰ５，Ｐ６と、ＮＭＯＳトランジスタＮ５，Ｎ６とを備える。第０列のカラムセレクタ４のインバータＩＶ１は、セレクト信号Ｙ０を受ける。第１列のカラムセレクタ４のインバータＩＶ１は、セレクト信号Ｙ１を受ける。インバータＩＶ２は、インバータＩＶ１の出力を受ける。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５は、ビット線ＢＴと、ライトドライバ５の出力ノードＯおよびセンスアンプ６の入力ノードＩの間に設けられる。ＰＭＯＳトランジスタＰ５のゲートは、インバータＩＶ１の出力を受ける。ＮＭＯＳトランジスタＮ５のゲートは、インバータＩＶ２の出力を受ける。ＰＭＯＳトランジスタＰ６とＮＭＯＳトランジスタＮ６は、ビット線ＢＢと、ライトドライバ５の反転出力ノードＮＯおよびセンスアンプ６の反転入力ノードＮＩの間に設けられる。ＰＭＯＳトランジスタＰ６のゲートは、インバータＩＶ１の出力を受ける。ＮＭＯＳトランジスタＮ６のゲートは、インバータＩＶ２の出力を受ける。
【００３１】
プリチャージ回路３は、ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ２０を備える。ＰＭＯＳトランジスタＰ３は、電源Ｖｄｄと、ビット線ＢＴの間に設けられる。ＰＭＯＳトランジスタＰ３は、インバータＩＶ２の出力を受ける。ＰＭＯＳトランジスタＰ４は、電源Ｖｄｄと、ビット線ＢＢの間に設けられる。ＰＭＯＳトランジスタＰ４は、インバータＩＶ２の出力を受ける。ＰＭＯＳトランジスタＰ２０は、ビット線ＢＴとビット線ＢＢの間に設けられる。ＰＭＯＳトランジスタＰ２０のゲートは、インバータＩＶ２の出力を受ける。
【００３２】
第０列を選択するセレクト信号Ｙ０がロウレベルのときには、以下が実行される。
ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ４，Ｐ２０がオンとなり、第０列のビット線対ＢＴ，ＢＢが電圧Ｖｄｄでプリチャージされる。
【００３３】
第０列を選択するセレクト信号Ｙ０がハイレベルとなると、以下が実行される。
ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ４，Ｐ２０がオフとなり、第０列のビット線対ＢＴ，ＢＢのプリチャージが終了する。ＰＭＯＳトランジスタＰ５，Ｐ６とＮＭＯＳトランジスタＮ５，Ｎ６がオンとなり、第０列のビット線対ＢＴ，ＢＢがライトドライバ５およびセンスアンプ６と接続される。
【００３４】
第１列を選択するセレクト信号Ｙ１がロウレベルのときには、以下が実行される。
ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ４，Ｐ２０がオンとなり、第１列のビット線対ＢＴ，ＢＢが電圧Ｖｄｄでプリチャージされる。
【００３５】
第１列を選択するセレクト信号Ｙ１がハイレベルとなると、以下が実行される。
ＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ４，Ｐ２０がオフとなり、第１列のビット線対ＢＴ，ＢＢのプリチャージが終了する。ＰＭＯＳトランジスタＰ５，Ｐ６とＮＭＯＳトランジスタＮ５，Ｎ６がオンとなり、第１列のビット線対ＢＴ，ＢＢがライトドライバ５およびセンスアンプ６と接続される。
【００３６】
ライトドライバ５およびセンスアンプ６は、隣接する２つの列ごとに設けられ、隣接する２つの列のビット線対ＢＴ，ＢＢと接続する。ライトドライバ５およびセンスアンプ６が２つの列で共通に利用されることによって、メモリアレイ６２が横長型となる。よって、ワード線ＷＬが長くなり、本実施の形態の効果がより大きくなる。
【００３７】
ライトドライバ５は、メモリセル１へのデータの書込み時に、第０列と第１列のうちの選択された列のビット線対ＢＴ，ＢＢへ書込みデータに応じた電圧、すなわち（ハイレベル，ロウレベル）または（ロウレベル，ハイレベル）を出力する。
【００３８】
センスアンプ６は、メモリセル１からのデータの読出し時に、第０列と第１列のうちの選択された列のビット線対ＢＴ，ＢＢの電位差を増幅する。
【００３９】
ワード線ドライバ２２およびアシストドライバ１０は、メモリアレイ６２の各ワード線ＷＬに対応して設けられる。ワード線ドライバ２２は、対応するワード線ＷＬの先端Ｘと接続する。アシストドライバ１０は、対応するワード線ＷＬの末端Ｙと接続する。
【００４０】
ワード線ドライバ２２は、対応する行が選択されたときに、接続されているワード線ＷＬの一端を電源Ｖｄｄに接続する。
【００４１】
ワード線ドライバ２２は、ＮＡＮＤ回路ＮＡＮ１と、ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ７からなるインバータを備える。このインバータの入力が、ＮＡＮＤ回路ＮＡＮ１の出力と接続し、このインバータの出力がワード線ＷＬの先端Ｘと接続する。
【００４２】
第０行のワード線ドライバ２２のＮＡＮＤ回路ＮＡＮ１は、セレクト信号ＸＵ０およびＸＬ０を受ける。第０行が選択されたときには、セレクト信号ＸＵ０およびＸＬ０がハイレベルとなり、ＮＡＮＤ回路ＮＡＮ１の出力がロウレベルとなる。第０行が選択されないときには、セレクト信号ＸＵ０およびＸＬ０のうち少なくとも１つがロウレベルとなり、ＮＡＮＤ回路ＮＡＮ１の出力がハイレベルとなる。
【００４３】
第１行のワード線ドライバ２２のＮＡＮＤ回路ＮＡＮ１は、セレクト信号ＸＵ１およびＸＬ１を受ける。第１行が選択されたときには、セレクト信号ＸＵ１およびＸＬ１がハイレベルとなり、ＮＡＮＤ回路ＮＡＮ１の出力がロウレベルとなる。第１行が選択されないときには、セレクト信号ＸＵ１およびＸＬ１のうち少なくとも１つがロウレベルとなり、ＮＡＮＤ回路ＮＡＮ１の出力がハイレベルとなる。
【００４４】
ＮＡＮＤ回路ＮＡＮ１の出力がロウレベルのときに、ＰＭＯＳトランジスタＰ７がオンとなり、かつＮＭＯＳトランジスタＮ７がオフとなる。その結果、ワード線ＷＬの先端Ｘが電源Ｖｄｄと接続されて、ワード線ＷＬの先端の電圧が立ち上がり、電圧の立ち上がりがワード線ＷＬの末端へも徐々に伝わっていく。
【００４５】
ＮＡＮＤ回路ＮＡＮ１の出力がハイレベルのときに、ＰＭＯＳトランジスタＰ７がオフとなり、かつＮＭＯＳトランジスタＮ７がオンとなる。その結果、ワード線ＷＬの先端Ｘがグランドと接続されて、ワード線ＷＬの先端の電圧が立ち下がり、電圧の立ち下りがワード線ＷＬの末端へも徐々に伝わっていく。
【００４６】
アシストドライバ１０は、対応するワード線ＷＬの他端の電圧に応じて、対応するワード線ＷＬの末端Ｙを電源Ｖｄｄに接続または分断する。
【００４７】
アシストドライバ１０は、インバータＩＶ３と、ＰＭＯＳトランジスタＰ８とを含む。
ＰＭＯＳトランジスタＰ８は、ワード線ＷＬの末端Ｙと、電源Ｖｄｄとの間に設けられる。インバータＩＶ３の入力は、ワード線ＷＬの末端Ｙに接続され、インバータＩＶ３の出力は、ＰＭＯＳトランジスタＰ８のゲートに接続される。
【００４８】
図３は、第２の実施形態における、ワード線ＷＬの先端、末端、およびアシストドライバ１０内の電圧の変化を表わす図である。
【００４９】
時刻ｔ１において、選択された行のワード線ドライバ２２によってワード線ＷＬの先端Ｘが電源Ｖｄｄに接続されると、ワード線ＷＬの先端Ｘの電圧は、（１）に示すように、比較的早い速度で立ち上がるが、ワード線ＷＬの末端Ｙの電圧は、（２）に示すように、比較的遅い速度で立ち上がる。
【００５０】
時刻ｔ２において、ワード線ＷＬの末端Ｙの電圧が、アシストドライバ１０内のインバータＩＶ３の閾値電圧を超えると、インバータＩＶ３の出力端子Ｚの電圧は、ロウレベルとなる。これによって、アシストドライバ１０内のＰＭＯＳトランジスタＰ８がオンとなる。その結果、電源Ｖｄｄがワード線ＷＬの末端Ｙと接続されて、（３）に示すように末端Ｙでの電圧の立ち上がりが加速される。
【００５１】
時刻ｔ３において、選択された行が非選択に変化して、ワード線ドライバ２２によってワード線ＷＬの先端Ｘがグランドに接続されると、ワード線ＷＬの先端Ｘの電圧は、（４）に示すように、比較的早い速度で立ち下がるが、ＰＭＯＳトランジスタＰ８がオンのままなので、ワード線ＷＬの末端Ｙの電圧は、（５）に示すように比較的遅い速度で立ち下がる。
【００５２】
時刻ｔ４において、ワード線ＷＬの末端Ｙの電圧が、アシストドライバ１０内のインバータＩＶ３の閾値電圧以下となると、インバータＩＶ３の出力端子Ｚの電圧は、ハイレベルとなる。これによって、アシストドライバ１０内のＰＭＯＳトランジスタＰ８がオフとなる。その結果、電源Ｖｄｄとワード線ＷＬの末端Ｙとの接続が分断されて（６）に示すように末端Ｙでの電圧の立ち下がりが加速される。
【００５３】
以上のように、本実施の形態によれば、アシストドライバ１０によって、ワード線ＷＬの活性化時にワード線ＷＬの末端Ｙが電源Ｖｄｄと接続され、ワード線ＷＬの非活性化時にワード線ＷＬの末端Ｙと電源Ｖｄｄとの接続が分断される。よって、ワード線ドライバ２２に近い箇所の電圧の立ち上がりおよび立下り速度に比べて、ワード線ドライバ２２から遠い箇所の電圧の立ち上がりおよび立下り速度が遅くなるのを回避できる。
【００５４】
［第３の実施形態］
図４は、第３の実施形態の半導体装置の構成を表わす図である。
【００５５】
図４の半導体装置２００が、図２の半導体装置１００と相違する点について説明する。
アシスト制御回路１２は、２段のインバータＩＶ４，ＩＶ５を備える。
【００５６】
制御回路・アドレスデコーダ２１は、信号配線ＬＡを通じて、制御信号パルスＰＬをアシスト制御回路１２およびアシストドライバ１１へ伝送する。信号配線ＬＡは、半導体装置２００が実装される基板に水平な方向において、メモリアレイ６２の外側に設けられる。
【００５７】
ＩＶ４は、制御回路・アドレスデコーダ２１から制御信号パルスＰＬを受ける。インバータＩＶ５は、インバータＩＶ４の出力を受ける。
【００５８】
アシストドライバ１１は、ＮＡＮＤ回路ＮＡＮ２と、ＰＭＯＳトランジスタＰ８とを含む。
【００５９】
ＰＭＯＳトランジスタＰ８は、ワード線ＷＬの末端Ｙと、電源Ｖｄｄとの間に設けられる。本実施の形態では、ＰＭＯＳトランジスタＰ８は、ワード線ＷＬの立ち上がり時に、ワード線ＷＬの末端Ｙの電圧が所定値まで増加するとオンとなり、ワード線ＷＬの立下り時に、制御回路・アドレスデコーダ２１からの制御信号によってオフとなる。
【００６０】
ＮＡＮＤ回路ＮＡＮ２の一方の入力は、ワード線ＷＬの末端Ｙに接続され、他方の入力は、インバータＩＶ５に接続される。ＮＡＮＤ回路ＮＡＮ２の出力は、ＰＭＯＳトランジスタＰ８のゲートに接続される。
【００６１】
制御回路・アドレスデコーダ２１から出力されて、インバータＩＶ４およびＩＶ５を経由して、ＮＡＮＤ回路ＮＡＮ２に入力される制御信号パルスＰＬは、ワード線ＷＬの立ち上がり開始からワード線ＷＬの末端Ｙの電圧がＶｄｄに達するまでの間はハイレベルであり、ワード線ＷＬの立ち下がり開始からワード線ＷＬの末端Ｙの電圧が接地電圧（０Ｖ）に達するまでの間はロウレベルである。
【００６２】
図５は、第３の実施形態におけるワード線ＷＬの先端、末端、およびアシストドライバ１１内の電圧の変化を表わす図である。
【００６３】
時刻ｔ０において、ＮＡＮＤ回路ＮＡＮ２の入力端子Ｗは、制御回路・アドレスデコーダ２１から出力された制御信号パルスＰＬを受けて、入力端子Ｗの電圧が立ち上がる。
【００６４】
時刻ｔ１において、選択された行のワード線ドライバ２２によってワード線ＷＬの先端Ｘが電源Ｖｄｄに接続されると、ワード線ＷＬの先端Ｘの電圧は、（１）に示すように、比較的早い速度で立ち上がるが、ワード線ＷＬの末端Ｙの電圧は、（２）に示すように、比較的遅い速度で立ち上がる。
【００６５】
時刻ｔ２において、ワード線ＷＬの末端Ｙの電圧が十分に高くなってＮＡＮＤ回路ＮＡＮ２を構成するインバータの閾値を超えると、アシストドライバ１０内のＮＡＮＤ回路ＮＡＮ２の出力端子Ｚの電圧は、ロウレベルとなる。これによって、アシストドライバ１０内のＰＭＯＳトランジスタＰ８がオンとなる。その結果、電源Ｖｄｄがワード線ＷＬの末端Ｙと接続されて、（３）に示すように、末端Ｙでの電圧の立ち上がりが加速される。
【００６６】
時刻ｔ３において、ＮＡＮＤ回路ＮＡＮ２の入力端子Ｗにおいて、制御信号パルスＰＬが立ち下がると、ＮＡＮＤ回路ＮＡＮ２の出力端子Ｚの電圧は、ハイレベルとなる。これによって、ＰＭＯＳトランジスタＰ８がオフとなる。その結果、電源Ｖｄｄとワード線ＷＬの末端Ｙとの接続が分断される。
【００６７】
時刻ｔ４において、選択された行が非選択に変化して、ワード線ドライバ２２によってワード線ＷＬの先端Ｘがグランドに接続されると、ワード線ＷＬの先端Ｘの電圧は、（４）に示すように、比較的早い速度で立ち下がる。ＰＭＯＳトランジスタＰ８が既にオフとされているため、ワード線ＷＬの末端Ｙの電圧も、（５）に示すように比較的早い速度で立ち下がる。
【００６８】
第２の実施形態では、ワード線ＷＬの非活性化時にアシストドライバ１０内のプルアップ用のＰＭＯＳトランジスタＰ８と、ワード線ドライバ２２を構成するＮＭＯＳトランジスタＮ７とが両方オンとなる期間が存在するため、図３の（５）に示すように、末端Ｙの電圧が低下する速度が遅くなった。
【００６９】
これに対して、本実施の形態では、プルアップ用のＰＭＯＳトランジスタＰ８と、ワード線ドライバ２２を構成するＮＭＯＳトランジスタＮ７とが両方オンとなる期間がないので、図５の（５）に示すように、末端Ｙの電圧が先端Ｘと同様の速度で低下する。その結果、ワード線ＷＬの非活性化時の高速化および低電力化を図ることができる。
【００７０】
ワード線ＷＬは、メモリセル１が配置される領域の真上の半導体層に配置されるので、ワード線ＷＬを太くする設計は、困難である。これに対して、本実施の形態によれば、制御回路・アドレスデコーダ２１から出力される制御信号パルスＰＬは、メモリアレイ６２の外側に配置される信号配線ＬＡを通じて、アシスト制御回路１２およびアシストドライバ１１へ伝送されるので、ワード線ＷＬのようにレイアウト上の制約を受けることなく太幅化などによって低抵抗化することができる。
【００７１】
［第４の実施形態］
図６は、第４の実施形態の半導体装置の構成を表わす図である。
【００７２】
図６の半導体装置３００が、図２の半導体装置１００と相違する点について説明する。
アシストドライバ１３は、ＮＡＮＤ回路ＮＡＮ３と、ＰＭＯＳトランジスタＰ８と、遅延回路ＤＬとを備える。遅延回路ＤＬは、３段のインバータＩＶ６，ＩＶ７，ＩＶ８を含む。
【００７３】
インバータＩＶ６の入力は、ワード線ＷＬの末端Ｙに接続され、インバータＩＶ７の入力は、インバータＩＶ６の出力に接続され、インバータＩＶ８の入力は、インバータＩＶ７の入力に接続される。
【００７４】
ＰＭＯＳトランジスタＰ８は、ワード線ＷＬの末端Ｙと、電源Ｖｄｄとの間に設けられる。ＰＭＯＳトランジスタＰ８は、ワード線ＷＬの立ち上がり時に、ワード線ＷＬの末端Ｙの電圧が所定値まで立ち上がった時から所定時間だけロウレベルとなるワンショットパルスによって、オンとなる。
【００７５】
ＮＡＮＤ回路ＮＡＮ３の一方の入力は、ワード線ＷＬの末端Ｙに接続され、他方の入力は、インバータＩＶ８の出力に接続される。ＮＡＮＤ回路ＮＡＮ３の出力は、ＰＭＯＳトランジスタＰ８のゲートに接続される。
【００７６】
図７は、第４の実施形態における、ワード線ＷＬの先端、末端、およびアシストドライバ１３内の電圧の変化を表わす図である。
【００７７】
時刻ｔ１において、選択された行のワード線ドライバ２２によってワード線ＷＬの先端Ｘが電源Ｖｄｄに接続されると、ワード線ＷＬの先端Ｘの電圧は、（１）に示すように、比較的早い速度で立ち上がるが、ワード線ＷＬの末端Ｙの電圧は、（２）に示すように、比較的遅い速度で立ち上がる。
【００７８】
時刻ｔ２において、ワード線ＷＬの末端Ｙの電圧が十分高くなって、インバータＩＶ６の閾値を超えると、遅延回路ＤＬおよびＮＡＮＤ回路ＮＡＮ３によって、（３）に示すように、時刻ｔ２から遅延回路ＤＬによる遅延時間ｄｔの間、ＮＡＮＤ回路ＮＡＮ３の出力端子Ｙの電圧がロウレベルとなるワンショットパルスが生成される。これによって、アシストドライバ１０内のＰＭＯＳトランジスタＰ８がオンとなる。その結果、電源Ｖｄｄがワード線ＷＬの末端Ｙと接続されて、（３）に示すように、末端Ｙでの電圧の立ち上がりが加速される。
【００７９】
時刻ｔ３において、ワンショットパルスが終了し、端子Ｚの電圧がハイレベルとなると、アシストドライバ１０内のＰＭＯＳトランジスタＰ８がオフとなる。その結果、電源Ｖｄｄとワード線ＷＬの末端Ｙとの接続が分断される。
【００８０】
時刻ｔ４において、選択された行が非選択に変化して、ワード線ドライバ２２によってワード線ＷＬの先端Ｘがグランドに接続されると、ワード線ＷＬの先端Ｘの電圧は、（４）に示すように、比較的早い速度で立ち下がる。ＰＭＯＳトランジスタＰ８が既にオフとされているため、ワード線ＷＬの末端Ｙの電圧も、（５）に示すように比較的早い速度で立ち下がる。
【００８１】
以上のように、本実施の形態によれば、第３の実施形態と同様に、第２の実施形態で見られる、ワード線ＷＬの非活性化時にアシストドライバ１０内のプルアップ用ＰＭＯＳトランジスタＰ８と、ワード線ドライバ２２を構成するＮＭＯＳトランジスタＮ７とが同時にオンすることがなくなる。その結果、ワード線ＷＬの非活性化時の高速化および低電力化が図れる。
【００８２】
また、本実施の形態によれば、第３の実施形態のように、制御回路・アドレスデコーダ２１から制御信号パルスＰＬを出力する必要がないので、タイミング設計の自由度が上がる。
【００８３】
［第５の実施形態］
上述の実施形態のメモリセル１は、縦長型メモリセルである。本実施の形態の半導体装置は、メモリセルとして、横長型メモリセルを含む。
【００８４】
本実施の形態のメモリセルＭＣは、上述の実施形態のメモリセル１と同様に、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）４１，４２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）４３，４４およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６を含む。このメモリセル５００は、トランジスタ４１〜４６などのレイアウトがメモリセル１と異なる。
【００８５】
すなわち、横長型メモリセルＭＣは、図８（ｂ）に示すように、１つのＮ型ウェルＮＷとその両側に配置されたＰ型ウェルＰＷ，ＰＷの表面に形成される。まず、Ｎ型ウェルＮＷから一方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ１と、Ｎ型ウェルＮＷから他方のＰ型ウェルＰＷにわたって図中Ｘ方向に延在するゲート電極ＧＥ２と、一方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ３と、他方のＰ型ウェルＰＷ上に図中Ｘ方向に延在するゲート電極ＧＥ４とがポリシリコン層によって形成される。
【００８６】
次いで、一方のＰ型ウェルＰＷにおいてゲート電極ＧＥ１，ＧＥ３を横切るようにしてＮ型活性層ＮＡ１が形成され、他方のＰ型ウェルＰＷにおいてゲート電極ＧＥ２，ＧＥ４を横切るようにしてＮ型活性層ＮＡ２が形成され、Ｎ型ウェルＮＷにおいてそれぞれゲート電極ＧＥ１，ＧＥ２を横切るようにしてＰ型活性層ＰＡ１，ＰＡ２が形成される。
【００８７】
ゲート電極ＧＥ１とＰ型活性層ＰＡ１、ゲート電極ＧＥ２とＰ型活性層ＰＡ２は、それぞれＰチャネルＭＯＳトランジスタ４１，４２を構成する。ゲート電極ＧＥ１とＮ型活性層ＮＡ１、ゲート電極ＧＥ３とＮ型活性層ＮＡ１は、それぞれＮチャネルＭＯＳトランジスタ４３，４５を構成する。ゲート電極ＧＥ２とＮ型活性層ＮＡ２、ゲート電極ＧＥ４とＮ型活性層ＮＡ２は、それぞれＮチャネルＭＯＳトランジスタ４４，４６を構成する。
【００８８】
次に、Ｎ型活性層ＮＡ１の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ２の一方端部にわたってローカル配線ＬＬ１が形成されるとともに、Ｎ型活性層ＮＡ２の中央部、Ｐ型活性層ＰＡ１の一方端部およびゲート電極ＧＥ１の一方端部にわたってローカル配線ＬＬ２が形成される。図８（ｂ）において、ローカル配線ＬＬ１と活性層ＮＡ１，ＰＡ１とが重なっている部分は導通している。ローカル配線ＬＬ２と活性層ＮＡ２，ＰＡ２とが重なっている部分は導通している。ゲート電極ＧＥ２とローカル配線ＬＬ１、ゲート電極ＧＥ１とローカル配線ＬＬ２は、それぞれコンタクトホールＣＨ，ＣＨを介して互いに接続される。
【００８９】
次に、図８（ｃ）に示すように、図中Ｘ方向に延在する複数のメタル配線ＭＬが第１アルミ配線層によって形成され、さらにその上方に、図中Ｙ方向に延在するメモリセル接地配線ＭＧＬ、ビット線ＢＬ、メモリセル電源配線ＭＶＬ、ビット線／ＢＬおよびメモリセル接地配線ＭＧＬが第２アルミ配線層によって形成される。複数のメタル配線ＭＬのうちメモリセルＭＣの中央部を横切るメタル配線は、ワード線ＷＬとなる。
【００９０】
Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯＳトランジスタ４１のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル電源配線ＭＶＬに接続される。Ｐ型活性層ＰＡ２の一方端部（ＰチャネルＭＯＳトランジスタ４２のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル電源配線ＭＶＬに接続される。
【００９１】
Ｎ型活性層ＮＡ１の一方端部（ＮチャネルＭＯＳトランジスタ４３のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル接地配線ＭＧＬに接続される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯＳトランジスタ４４のソース）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してメモリセル接地配線ＭＧＬに接続される。
【００９２】
Ｎ型活性層ＮＡ１の他方端部（ＮチャネルＭＯＳトランジスタ４５のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線ＢＬに接続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭＯＳトランジスタ４６のドレイン）は、コンタクトホールＣＨ、メタル配線ＭＬおよびビアホールＶＨを介してビット線／ＢＬに接続される。ゲート電極ＧＥ３，ＧＥ４は、それぞれコンタクトホールＣＨを介してワード線ＷＬに接続される。
【００９３】
本実施の形態では、メモリセルＭＣは、上述のように横長型のため、本実施の形態のワード線ＷＬが長くなる。ワード線ＷＬが長いと、ワード線ＷＬの活性化時において、ワード線ドライバ２２に近い箇所の電圧の立ち上がりに比べて、ワード線ドライバ２２から遠い箇所の電圧の立ち上がり速度が遅いという問題が顕著になる。
【００９４】
本実施の形態の半導体装置が、第１〜第４の実施形態で説明したアシストドライバ１０，１１，１３を備えることによって、この問題を回避することができる。
【００９５】
上述の実施形態では、ライトドライバ５およびセンスアンプ６は、隣接する２つの列ごとに設けられ、隣接する２つの列のビット線対ＢＴ，ＢＢと接続することとしたが、これに限定するものではない。ライトドライバ５およびセンスアンプ６が隣接する３つ以上の列ごとに設けられ、隣接する３つ以上の列のビット線対ＢＴ，ＢＢと接続するものとしてもよい。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９７】
１，５００，ＭＣ  メモリセル、３  プリチャージ回路、４  カラムセレクタ、５  ライドドライバ、６  センスアンプ、１０，１１，１３  アシストドライバ、２１  制御回路・アドレスデコーダ、２２，５０２  ワード線ドライバ、６２，９８  メモリアレイ、１００，２００，３００，１０００  半導体装置、ＢＴ，ＢＢ  ビット線、ＷＬ  ワード線、ＮＡＮ１〜ＮＡＮ３  ＮＡＮＤ回路、ＩＶ１〜ＩＶ８  インバータ、Ｐ１〜Ｐ８，Ｐ２０，４１，４２  ＰＭＯＳトランジスタ、Ｎ１〜Ｎ８，Ｎ２０，Ｎ２１，４３〜４６  ＮＭＯＳトランジスタ、ＮＷ  ウェル、ＭＶＫ  メモリセル電源配線、ＭＧＬ  メモリセル接地配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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