(57)【特許請求の範囲】
【請求項１】
（ａ）主面に沿って、順に隣接して並ぶ第１領域、第２領域および第３領域を有する半導体基板を用意する工程、
（ｂ）前記半導体基板の前記主面上に第１絶縁膜および第１導体膜を順に形成する工程、
（ｃ）前記第１領域の前記第１導体膜を除去する工程、
（ｄ）前記第３領域の前記第１導体膜と、前記第１絶縁膜と、前記半導体基板の上面の一部とを除去して前記半導体基板の前記上面に凹部を形成する工程、
（ｅ）前記（ｃ）工程および（ｄ）工程の後、前記第３領域の前記半導体基板の前記凹部の底面上に、内部に電荷保持部を含む第２絶縁膜およびメモリゲート電極を順に形成する工程、
（ｆ）前記第２領域および前記第３領域が並ぶ方向において、前記第２領域および前記第３領域を挟むように、前記半導体基板の前記上面に一対の第１導電型の第１ソース領域および前記第１導電型の第１ドレイン領域を形成する工程、
を有し、
前記（ｃ）工程および（ｄ）工程の後、前記第２領域に残った前記第１導体膜は、第１制御ゲート電極を構成し、
前記第１制御ゲート電極、前記第１制御ゲート電極の側壁に前記第２絶縁膜を介して隣り合う前記メモリゲート電極、前記第１ソース領域および前記第１ドレイン領域は、不揮発性メモリの第１メモリセルを構成し、
前記半導体基板の前記主面には、順に隣接して並ぶ前記第１領域、前記第２領域、前記第３領域、第４領域、第５領域および第６領域と、互いに隣接して並ぶ第７領域および第８領域とが存在し、
前記（ｃ）工程では、前記第１および第６領域の前記第１導体膜と、前記第７領域の横の両側の前記第１導体膜とを除去することで、前記第７領域に残った前記第１導体膜からなる第３制御ゲート電極を形成し、
前記（ｄ）工程では、前記第３および第４領域の前記第１導体膜と、前記第１絶縁膜と、前記半導体基板の前記上面の一部とを除去して前記凹部を形成し、
前記（ｅ）工程では、前記第３および第４領域のそれぞれの前記凹部の前記底面上、並びに、前記第８領域の前記半導体基板の前記主面上に、順に前記第２絶縁膜および前記メモリゲート電極を形成し、
前記（ｆ）工程では、前記第１ソース領域および前記第１ドレイン領域を形成し、前記第４領域および前記第５領域が並ぶ方向において、前記第４領域および前記第５領域を挟むように、前記半導体基板の前記上面に一対の前記第１導電型の第２ソース領域および前記第１導電型の第２ドレイン領域を形成し、前記第７領域を挟むように、前記半導体基板の前記主面に一対の前記第１導電型の第３ソース領域および前記第１導電型の第３ドレイン領域を形成し、
前記（ｃ）工程および（ｄ）工程の後、前記第５領域に残った前記第１導体膜は、第２制御ゲート電極を構成し、
前記第２制御ゲート電極、前記第２制御ゲート電極の側壁に前記第２絶縁膜を介して隣り合う前記メモリゲート電極、前記第２ソース領域および前記第２ドレイン領域は、前記不揮発性メモリの第２メモリセルを構成し、
前記第３制御ゲート電極、前記第３制御ゲート電極の側壁に前記第２絶縁膜を介して隣り合う前記メモリゲート電極、前記第３ソース領域および前記第３ドレイン領域は、前記不揮発性メモリの第３メモリセルを構成する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１メモリセルは、前記半導体基板側から前記第２絶縁膜内に電子またはホールを注入することでデータの書込み・消去を行う、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１メモリセルは、前記半導体基板側から前記第２絶縁膜内に電子を注入することでデータを書込み、前記メモリゲート電極から前記第２絶縁膜内にホールを注入することで消去を行う、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
（ｇ）前記（ｅ）工程の後に、前記第１領域の前記半導体基板の前記主面に、前記第１導電型とは異なる第２導電型の第１半導体領域を形成し、前記第６領域の前記半導体基板の前記主面に、前記第２導電型の第２半導体領域を形成する工程を更に有し、
前記第１制御ゲート電極のゲート長は、前記第２制御ゲート電極のゲート長よりも大きく、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低い、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１、第２メモリセルは、データ用メモリを構成し、前記第３メモリセルはコード用メモリを構成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第３制御ゲート電極のゲート長は、前記第１制御ゲート電極のゲート長よりも大きく、前記第２制御ゲート電極のゲート長よりも小さい、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記凹部の前記底面は、前記半導体基板の前記主面と前記第１絶縁膜との界面よりも下に位置する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第１ドレイン領域は、前記第２領域に対し、前記第１領域側の前記半導体基板の前記主面に形成され、前記第１ソース領域は、前記第２領域に対し、前記第３領域側の前記凹部の前記底面に形成される、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う第１方向に隣り合って形成された前記第１メモリセルの前記第１制御ゲート電極と、前記第２メモリセルの前記第２制御ゲート電極とは、互いにゲート長が異なり、
前記第１メモリセルは、前記第１方向に直交する第２方向に並んで複数形成され、
前記第２方向に並び、１つの前記第１制御ゲート電極を共有する２つの前記第１メモリセルは、相補型メモリを構成する、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１導体膜を除去することでアライメントマークを形成し、
前記（ｄ）工程では、前記アライメントマークを基準として、前記第１導体膜と、前記第１絶縁膜と、前記半導体基板の前記上面の一部とを除去する位置を決める、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程の後に前記（ｄ）工程を行う、半導体装置の製造方法。
【請求項１２】
主面に沿って並ぶ第１領域および第２領域を有する半導体基板と、
前記半導体基板上に第１絶縁膜を介して形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁に隣り合う領域の前記半導体基板の前記主面上に順に形成された、内部に電荷保持部を有する第２絶縁膜およびメモリゲート電極と、
前記制御ゲート電極および前記メモリゲート電極を挟むように前記半導体基板の前記主面に形成されたソース領域およびドレイン領域と、
を有し、
前記メモリゲート電極は、前記第２絶縁膜を介して前記制御ゲート電極と隣り合い、
前記制御ゲート電極、前記メモリゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性メモリのメモリセルを構成し、
前記メモリセルは、前記第１領域および前記第２領域のそれぞれに形成され、
前記第１領域の前記第２絶縁膜の底面は、前記第１絶縁膜の底面および前記第２領域の前記第２絶縁膜の底面よりも下に位置し、
前記第１領域には、前記制御ゲート電極のゲート長方向に複数の前記メモリセルが並んで配置され、
前記ゲート長方向において隣り合う前記制御ゲート電極の一方は、前記第２領域の前記制御ゲート電極よりもゲート長が大きく、前記ゲート長方向において隣り合う前記制御ゲート電極のもう一方は、前記第２領域の前記制御ゲート電極よりもゲート長が小さい、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１領域の前記メモリセルは、データ用メモリを構成し、前記第２領域の前記メモリセルは、コード用メモリを構成する、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第２領域の前記メモリゲート電極のゲート長は、前記第１領域の前記メモリゲート電極のゲート長よりも大きい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜（電荷保持部）での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。
【０００３】
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
特許文献１（特開２００６−３３２１４３号公報）には、スプリットゲート型のＭＯＮＯＳメモリにおいて、半導体基板の主面であって、制御ゲート電極の直下の半導体基板の第１の面よりも低い第２の面上にメモリゲート電極を形成することが記載されている。
【０００５】
特許文献２（特開２００８−２８８５０３号公報）には、スプリットゲート型のＭＯＮＯＳメモリにおいてＦＮトンネルにより消去動作を行うことが記載されている。
【０００６】
特許文献３（特開２００９−０１０１０４号公報）には、半導体基板上にデータ用のメモリセルとコード用のメモリセルを混載することが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３３２１４３号公報
【特許文献２】特開２００８−２８８５０３号公報
【特許文献３】特開２００９−０１０１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スプリットゲート型のＭＯＮＯＳメモリのメモリセルのトラップ絶縁膜において、書込み動作により電荷が注入される領域と、消去動作により電荷が放出される領域とが重ならない場合がある。この場合、データの書換え効率および保持特性が低下する問題が生じる。
【０００９】
そこで、パンチスルー特性の低下を回避しつつ、上記問題を解消する構造として、特許文献１に記載されているように、半導体基板の主面において、制御ゲート電極よりも深い領域にトラップ絶縁膜およびメモリゲート電極を形成した構造が知られている。
【００１０】
このような構造を形成する工程では、半導体基板上のポリシリコン膜に対し、フォトリソグラフィ技術を用いて１回のエッチングを行うことで制御ゲート電極を形成した後、制御ゲート電極の横の領域のうちの一方の領域をフォトレジスト膜により覆った状態で、もう一方の領域の半導体基板の主面をエッチングにより後退させることが考えられる。このようにして、制御ゲート電極の横の一方の領域の半導体基板の主面を後退させるには、当該フォトレジスト膜は制御ゲート電極の直上で終端させる必要がある。
【００１１】
しかし、半導体装置の微細化が進む近年では、制御ゲート電極のゲート長も小さくなるため、当該フォトレジスト膜を制御ゲート電極の直上で終端させることが困難となる問題が生じる。この結果、製造する半導体装置における不良品率が高まるため、半導体装置の信頼性が低下する。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
一実施の形態である半導体装置の製造方法は、スプリットゲート型のＭＯＮＯＳメモリを形成する際に、第１および第２のエッチングによりポリシリコン膜を段階的に加工することで制御ゲート電極を形成し、第２のエッチングにより、制御ゲート電極の横の片側の半導体基板の主面に凹部を形成し、電荷保持部を含む絶縁膜を当該凹部内に形成するものである。
【発明の効果】
【００１５】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図２に続く半導体装置の製造工程中の平面図である。
【図５】図３に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】実施の形態１である半導体装置の動作を説明する断面図である。
【図１４】実施の形態１の変形例である半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】制御ゲート電極のゲート長としきい値電圧との関係を示すグラフである。
【図１７】実施の形態２である半導体装置の平面レイアウトである。
【図１８】実施の形態３である半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】比較例である半導体装置の動作を説明する断面図である。
【図２４】比較例である半導体装置の動作を説明する断面図である。
【図２５】比較例である半導体装置の製造工程中の断面図である。
【図２６】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【発明を実施するための形態】
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。ここで説明する不揮発性メモリは、スプリットゲート型のＭＯＮＯＳ型メモリ（以下、単にＭＯＮＯＳメモリと呼ぶ）である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルについて説明を行う。
【００１９】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２０】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図１２を参照して説明する。
【００２１】
図１〜図３および図５〜図１２は、本実施の形態の半導体装置の製造工程中の断面図である。図４は、本実施の形態の半導体装置の製造工程中の平面図である。
【００２２】
ここでは、ｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成することもできる。
【００２３】
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。続いて、半導体基板ＳＢの主面に溝を形成し、当該溝内に素子分離領域（図示しない）を形成する。素子分離領域は、例えば酸化シリコン膜からなり、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。ただし、素子分離領域は、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成してもよい。
【００２４】
なお、図１に示す領域は、後にメモリセルが形成される領域である。ここでは素子分離領域を形成すると共に、メモリセルを形成する領域の外の領域において、素子分離領域ＥＩと同様の構造を有するアライメントマーク（図示しない）を形成する。
【００２５】
続いて、半導体基板ＳＢの主面に対してイオン注入を行うことで、半導体基板ＳＢの主面にｐ型のウエルＷＬを形成する。ウエルＷＬは、ｐ型の不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成する。ウエルＷＬは、半導体基板ＳＢの主面から、半導体基板ＳＢの途中深さまで形成されている。その後、半導体基板ＳＢに対し熱処理を行って、ウエルＷＬ内の不純物を拡散させる。なお、図示および詳しい説明はしないが、ｐ型の電界効果トランジスタまたはそれを含むメモリセルを形成する領域では、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板ＳＢの主面にイオン注入することで、ｎ型のウエルを形成する。
【００２６】
続いて、熱酸化などを行って、露出する半導体基板ＳＢの上面に、比較的膜厚が小さい絶縁膜ＩＦ１を形成する。これにより、半導体基板ＳＢの上面は、絶縁膜ＩＦ１により覆われる。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。その後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、ポリシリコン膜ＰＳ１を形成する。これにより、半導体基板ＳＢ上には、絶縁膜ＩＦ１を介してポリシリコン膜ＰＳ１が形成される。ポリシリコン膜ＰＳ１は、後述の制御ゲート電極ＣＧを形成するための導体膜である。
【００２７】
ポリシリコン膜ＰＳ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、当該アモルファスシリコン膜を、多結晶シリコン膜からなるポリシリコン膜ＰＳ１に変えることもできる。また、ポリシリコン膜ＰＳ１は、成膜時に不純物を導入せず、成膜後にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））をイオン注入し、その後の熱処理で当該不純物を拡散させることにより、低抵抗の導体膜とする。
【００２８】
次に、図２に示すように、フォトリソグラフィ技術を用いて、ポリシリコン膜ＰＳ１上に、複数のフォトレジスト膜ＰＲ１を、互いに離間させて形成する。隣り合うフォトレジスト膜ＰＲ１同士の間では、ポリシリコン膜ＰＳ１の上面が露出している。ここで、隣り合うフォトレジスト膜ＰＲ１同士の間においてポリシリコン膜ＰＳ１が露出している領域、つまり、フォトレジスト膜ＰＲ１が開口している領域は、後の工程で、半導体基板ＳＢの主面にメモリセルのドレイン領域が形成される領域である。なお、フォトレジスト膜ＰＲ１からなるレジストパターンを露光する際に用いるフォトマスクの位置合わせは、上記アライメントマークを基準として行う。
【００２９】
また、ここでは、後の工程でメモリセルを形成する領域とは異なる領域において、図５を用いて後述するフォトリソグラフィ工程において、露光用のマスクの位置合わせに使用するアライメントマークを形成するためのフォトレジスト膜（図示しない）も形成する。
【００３０】
次に、図３に示すように、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチング（異方性エッチング）を行うことにより、ポリシリコン膜ＰＳ１の一部および絶縁膜ＩＦ１の一部をそれぞれ除去する。当該エッチングでは、当該エッチングが絶縁膜ＩＦ１に達した時点でエッチングを中止する。このとき絶縁膜ＩＦ１の一部は半導体基板ＳＢ上に残るが、ポリシリコン膜ＰＳ１から露出する絶縁膜ＩＦ１は、その後の洗浄工程などによるウェットエッチングにより除去される。ここでは、その後更に半導体基板ＳＢの主面を後退させるようなエッチングは行わない。その後、フォトレジスト膜ＰＲ１を除去する。
【００３１】
このようにしてポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を加工することで、半導体基板ＳＢの主面の一部を露出させる。ポリシリコン膜ＰＳ１は、半導体基板ＳＢの主面に沿う第１方向に並ぶ複数のパターンに分割される。なお、加工された複数のポリシリコン膜ＰＳ１のそれぞれは、半導体基板ＳＢの主面に沿う方向であって、当該第１方向に直交する第２方向、つまり図３の奥行き方向に延在している。
【００３２】
また、図４に示すように、当該エッチング工程では、メモリセルを形成する領域とは異なる領域において、ポリシリコン膜ＰＳ１の一部を除去することで、アライメントマークＭＫを形成する。アライメントマークＭＫは、ポリシリコン膜ＰＳ１が除去された領域である溝からなるパターンを有しており、当該パターンは平面視において縦方向の筋状の溝を並べたストライプ状の構造を有している。当該アライメントマークＭＫは、リソグラフィ技術を用いて露光を行う際に、図３を用いて説明したポリシリコン膜ＰＳ１の加工位置に対して、図５を用いて後述する工程においてフォトマスクの位置合わせを行うために用いるパターンである。また、図示は省略するが、アライメントが正常に行われたかどうかを検査するためのマークも同時に形成する。
【００３３】
アライメントマークＭＫは、平面視において矩形のポリシリコン膜ＰＳ１のパターン内に形成され、筋状のパターンを複数有しており、当該筋状のパターンの底部では、半導体基板ＳＢの主面が露出している。なお、図には平面視において第２方向に延在するパターンを、第２方向に対して直交する第１方向に複数並べたレイアウトを示しているが、実際には、第１方向に延在するパターンを、第２方向に複数並べたレイアウトも必要となる。
【００３４】
次に、図５に示すように、フォトリソグラフィ技術を用いて、半導体基板ＳＢ上およびポリシリコン膜ＰＳ１上にフォトレジスト膜ＰＲ２からなるレジストパターンを形成する。当該レジストパターンを形成する際には、まず、半導体基板ＳＢの主面全面上にフォトレジスト膜ＰＲ２を塗布する。続いて、フォトマスクを介してフォトレジスト膜ＰＲ２に対し露光をすることでパターン転写を行い、続いて現像処理を行うことで、フォトレジスト膜ＰＲ２のレジストパターンを形成する。
【００３５】
アライメントマークＭＫ（図４参照）は、リソグラフィ工程において、当該フォトマスクの位置合わせを行うために用いる。つまり、リソグラフィ工程においては、当該フォトマスクおよび半導体基板ＳＢを設置した露光装置に備え付けられた光学機器等を用いてアライメントマークＭＫのパターンを検出し、アライメントマークＭＫとフォトマスクとの位置合わせを行う。
【００３６】
当該フォトマスクの位置合わせを行う際、素子分離領域の形成工程において形成したアライメントマークではなく、ポリシリコン膜ＰＳ１を最初に加工した工程（図３参照）で形成したアライメントマークＭＫを用いているのは、本実施の形態の変形例において後述するように、一対の制御ゲート電極のそれぞれのゲート長に差が生じることを防ぐためである。アライメントマークＭＫとフォトマスクとの位置合わせを精度よく行えば、絶縁膜ＩＦ１およびポリシリコン膜ＰＳ１からなる積層膜の側壁に対して、所望の位置でフォトレジスト膜ＰＲ２のレジストパターンを終端させることができる。
【００３７】
フォトレジスト膜ＰＲ２は、第１方向において隣り合うポリシリコン膜ＰＳ１同士の間の領域の半導体基板の主面と、当該領域に隣接するポリシリコン膜ＰＳ１の上面の一部とを覆うパターンである。すなわち、各ポリシリコン膜ＰＳ１の上面は、第１方向における両端のそれぞれが、異なるフォトレジスト膜ＰＲ２により覆われており、第１方向における中央部が、フォトレジスト膜ＰＲ２から露出している。隣り合うフォトレジスト膜ＰＲ２同士の間においてポリシリコン膜ＰＳ１の上面が露出する領域は、後の工程において、半導体基板ＳＢの主面にメモリセルのソース領域が形成され、半導体基板ＳＢの主面上にメモリゲート電極が形成される領域である。
【００３８】
次に、図６に示すように、フォトレジスト膜ＰＲ２をマスクとして用いてドライエッチング（異方性エッチング）を行うことで、ポリシリコン膜ＰＳ１の一部、絶縁膜ＩＦ１の一部および半導体基板ＳＢの上面の一部を除去する。このドライエッチングでは、例えば、エッチングが絶縁膜ＩＦ１に達した時点で一旦エッチングを中止し、その後続けてドライエッチングを行うことで、半導体基板ＳＢの主面を例えば１０〜３０ｎｍ程度後退させる。半導体基板ＳＢの主面を後退させる距離を制御する方法としては、例えばエッチングが絶縁膜ＩＦ１に達した後に行うエッチングの時間を設定することで、エッチング量を制御することが考えられる。
【００３９】
なお、上記ドライエッチングはいずれもシリコン（Ｓｉ）を除去しやすい条件で行うものであり、例えば酸化シリコン膜からなる絶縁膜ＩＦ１は、当該条件のエッチングにより除去（ブレイクスルー）される。これに対し、シリコン（Ｓｉ）を除去しやすい条件でポリシリコン膜ＰＳ１を除去した後、酸化シリコン（ＳｉＯ２）を除去しやすい条件に切り替えて絶縁膜ＩＦ１を除去し、再びシリコン（Ｓｉ）を除去しやすい条件で半導体基板ＳＢの主面を一部除去してもよい。
【００４０】
ここで、図５に示したポリシリコン膜ＰＳ１のパターンは、第１方向における中心部のみが除去されて分断される。これにより、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが複数形成される。つまり、１つの上記パターンを加工することで、２つの制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは第２方向に延在し、第１方向において複数並んでいる。つまり第１方向は制御ゲート電極ＣＧのゲート長方向であり、第２方向は制御ゲート電極ＣＧのゲート幅方向である。また、上記エッチングにより、各制御ゲート電極ＣＧの直下に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩが形成される。
【００４１】
上記エッチングにより、半導体基板ＳＢの主面の一部は下方に後退する。したがって、一部の領域において、隣り合う制御ゲート電極ＣＧ同士の間には、半導体基板ＳＢの主面の一部が凹んだ領域である凹部（溝）が形成される。当該凹部の深さ、つまり、半導体基板ＳＢの主面に対して垂直な方向における、半導体基板ＳＢの主面からの距離は、上記素子分離領域の形成深さおよびウエルＷＬの形成深さよりも小さい。
【００４２】
次に、図７に示すように、フォトレジスト膜ＰＲ２をアッシングなどにより除去する。特定の制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧに対し、第１方向において隣り合う一方の制御ゲート電極ＣＧとの間の半導体基板ＳＢの主面には、上記凹部が形成されている。これに対し、当該特定の制御ゲート電極ＣＧと、当該制御ゲート電極ＣＧに対し、第１方向において隣り合う他方の制御ゲート電極ＣＧとの間の半導体基板ＳＢの主面には、上記凹部は形成されていない。つまり、所定の制御ゲート電極ＣＧの横の一方の領域の半導体基板ＳＢの主面には凹部が形成され、所定の制御ゲート電極ＣＧの横のもう一方の領域の半導体基板ＳＢの主面には凹部が形成されていない。
【００４３】
ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜から露出する半導体基板ＳＢの主面であって、凹部が形成されていない主面の高さは、ゲート絶縁膜ＧＩの直下の半導体基板ＳＢの主面の高さとほぼ同じである。凹部の底面である半導体基板ＳＢの上面の高さは、凹部が形成されていない領域の半導体基板ＳＢの主面に対し、例えば１０〜３０ｎｍ低い位置にある。
【００４４】
上記のように、ここでは、ポリシリコン膜ＰＳ１（図１参照）に対してエッチングを１回のみ行うことで制御ゲート電極ＣＧを形成するのではなく、ポリシリコン膜ＰＳ１に対して計２回の加工を行うことで制御ゲート電極ＣＧを形成する。つまり、図３を用いて説明した第１のエッチングにより制御ゲート電極ＣＧの一方の側壁を形成し、図６を用いて説明した第２のエッチングにより制御ゲート電極ＣＧのもう一方の側壁を形成する。
【００４５】
エッチングを半導体基板ＳＢの主面で止める当該第１のエッチングと、半導体基板ＳＢの主面を後退させて凹部を形成する当該第２のエッチングとは、順序を入れ替えて行うことも可能である。ただし、半導体基板ＳＢ上に残渣が生じることを防ぐ観点から、図１〜図７を用いて説明したように、第１のエッチングの後に第２のエッチングを行うことが好ましい。その理由は以下に説明するように、フォトレジスト膜ＰＲ２（図５参照）に３層レジスト膜を用いた場合に、残渣が生じ得ることにある。
【００４６】
３層レジスト膜とは、半導体基板ＳＢ上に順に形成された下地層、中間層および上部レジスト層を含む膜である。上部レジスト層は感光性を有し、露光・現像によりパターン転写が可能な層である。中間層は炭素（Ｃ）などを含み、保存安定性の高い層である。下地層は、中間層との組み合わせで反射防止効果を奏する層である。
【００４７】
フォトレジスト膜ＰＲ２に３層レジスト膜を用いて被加工膜（ポリシリコン膜）を加工する場合、まず、上部レジスト層を露光・現像することでパターニングし、当該上部レジスト層をマスクとして用いてエッチングを行い、中間層をパターニングする。この際、エッチングの過程で中間層が一部除去される際に上部レジスト層は当該エッチングにより徐々に薄膜化し、除去される。その後、中間層のパターンをマスクとして用いてエッチングを行い、下地層をパターニングする。このとき、中間層は当該エッチングにより徐々に薄膜化し、除去される。その後、下地層をマスクとして用いてエッチングを行うことで、被加工膜（ポリシリコン膜）をパターニングすることができる。その後、アッシングにより下地層を除去する。
【００４８】
ここで、第２のエッチングを先に行った場合、後で第１のエッチングを行うために形成するフォトレジスト膜ＰＲ２は、第１のエッチングにより半導体基板ＳＢの主面に形成された凹部を含む深い溝内に埋め込まれる。このとき、上記下地層はその深い溝に沿って形成されるため、当該凹部の直上において、下地層の上面に凹みが形成され、その凹みの内側に中間層が埋め込まれる。このような中間層を含む３層レジスト膜を用いてパターニングを行うと、中間層をマスクとして用いて下地層をパターニングした際、半導体基板ＳＢの主面の凹部の直上においてのみ中間層が残存する虞がある。
【００４９】
炭素を含む中間層は、下地層を除去するためのアッシングを行っても除去されずに残る。したがって、半導体基板ＳＢ上に、上記中間層からなる残渣が残る問題が生じる。このため、第１のエッチングの後に第２のエッチングを行うことが好ましい。
【００５０】
次に、図８に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用の積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆う。なお、図８〜図１２では、図を分かりやすくするため、図７の断面において示した領域のうち、中央の２つの制御ゲート電極ＣＧの近傍の領域の断面のみを示す。つまり、図８には、半導体基板ＳＢの主面に形成され、第１方向において隣り合う凹部と、隣り合う当該凹部同士の間の一対の制御ゲート電極ＣＧとを示している。
【００５１】
また、図８以降の図では、図８の一部に示す拡大断面図を除き、ＯＮＯ膜ＯＮを構成する積層膜の積層構造の図示を省略する。つまり、ＯＮＯ膜ＯＮを構成する各膜同士の境界の図示をしない。ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された第１酸化シリコン膜（ボトム酸化膜）ＯＸ１と、第１酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜Ｎ１と、窒化シリコン膜Ｎ１上に形成された第２酸化シリコン膜（トップ酸化膜）ＯＸ２との積層膜からなる。窒化シリコン膜Ｎ１は、電荷蓄積部として機能するトラップ性絶縁膜である。
【００５２】
第１酸化シリコン膜ＯＸ１および第２酸化シリコン膜ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。上記窒化シリコン膜Ｎ１は、例えばＣＶＤ法により形成することができる。第１酸化シリコン膜ＯＸ１および第２酸化シリコン膜ＯＸ２のそれぞれの厚みは、例えば２〜１０ｎｍ程度であり、上記窒化シリコン膜Ｎ１の厚みは、例えば５〜１５ｎｍ程度である。
【００５３】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ２を形成する。これにより、露出していたＯＮＯ膜ＯＮの側壁および上面は、ポリシリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ２が形成される。ポリシリコン膜ＰＳ２の膜厚は、ポリシリコン膜ＰＳ１（図１参照）の膜厚よりも小さい。
【００５４】
ポリシリコン膜ＰＳ２は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。ポリシリコン膜ＰＳ２は、例えばｎ型の不純物（例えばリン（Ｐ））が比較的高い濃度で導入された膜である。また、必要に応じて、不純物を含まない状態でポリシリコン膜ＰＳ２を形成し、後のソース・ドレイン領域の形成のための注入工程により、不純物を導入することもできる。ポリシリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための導体膜である。
【００５５】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってポリシリコン膜ＰＳ２が形成された場合、ポリシリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のポリシリコン膜ＰＳ２の場合、ポリシリコン膜ＰＳ２の膜厚とは、当該側壁に対して垂直な方向におけるポリシリコン膜ＰＳ２の厚さをいう。
【００５６】
ここで、ＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２は、各制御ゲート電極ＣＧの横において半導体基板ＳＢの主面が後退した凹部の内側にも埋め込まれる。したがって、当該凹部が十分深い場合には、当該凹部内のＯＮＯ膜ＯＮおよびポリシリコン膜ＰＳ２の底面は、ゲート絶縁膜ＧＩと半導体基板ＳＢの主面との界面よりも低い領域に位置している。ただし、当該凹部の深さがＯＮＯ膜ＯＮの膜厚よりも小さい場合、ポリシリコン膜ＰＳ２は凹部内に形成されず、凹部の直上のポリシリコン膜ＰＳ２の底面は、ゲート絶縁膜ＧＩと半導体基板ＳＢの主面との界面よりも高い領域に位置する。
【００５７】
次に、図９に示すように、ドライエッチング法により、ポリシリコン膜ＰＳ２をエッチバックすることで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、ポリシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧからなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、ポリシリコン膜ＰＳ２をサイドウォール状に残す。これにより、上記積層膜の両側の側壁のうち、半導体基板ＳＢの主面の凹部と隣接する一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。
【００５８】
続いて、フォトリソグラフィ技術を用いて、各制御ゲート電極ＣＧの一方の側壁と隣り合うメモリゲート電極ＭＧを覆い、かつ、当該制御ゲート電極ＣＧの他方の側壁と隣り合うポリシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたポリシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
【００５９】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出している部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、半導体基板ＳＢの上面が露出し、また、制御ゲート電極ＣＧの上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣り合わない方の側壁が露出する。
【００６０】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。つまり、メモリゲート電極ＭＧは、制御ゲート電極ＣＧに隣接する領域であって、半導体基板ＳＢの主面に凹部が形成された領域の半導体基板ＳＢの上面の直上に形成される。これに対し、制御ゲート電極ＣＧに隣接する領域であって、半導体基板ＳＢの主面に凹部が形成されていない領域において、メモリゲート電極ＭＧは形成されない。図示はしていないが、メモリゲート電極ＭＧは、第１方向における凹部の両端のそれぞれに形成され、凹部の一部であって、メモリゲート電極ＭＧと隣接する領域では、半導体基板ＳＢの上面が露出する。
【００６１】
ＯＮＯ膜ＯＮの底面は上記凹部の底面、つまり半導体基板ＳＢの上面に接している。ＯＮＯ膜ＯＮの側壁であって、メモリゲート電極ＭＧが接する側壁の反対側の側壁は、制御ゲート電極ＣＧの側壁と、ゲート絶縁膜ＧＩの側壁と、半導体基板ＳＢの側壁、つまり凹部の側壁とに接している。
【００６２】
次に、図１０に示すように、複数のｎ−型半導体領域（不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮなどをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢの主面にイオン注入法で導入することにより、複数のｎ−型半導体領域ＥＸを形成する。なお、制御ゲート電極ＣＧ側のエクステンション領域ＥＸとメモリゲート電極ＭＧ側のエクステンション領域ＥＸとをそれぞれ異なる工程において、異なる条件で形成することもできる。その場合、レジストパターンを用いて、エクステンション領域ＥＸの形成位置を規定する。
【００６３】
図示はしていないが、ｎ−型半導体領域ＥＸの形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧからなる構造体の側壁を覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。また、ｎ−型半導体領域ＥＸの形成前または形成後に、ｎ−型半導体領域ＥＸの形成領域の近傍にｐ型の不純物（例えばＢ（ホウ素））を打ち込んでハロー領域を形成することで、後に形成する制御トランジスタおよびメモリトランジスタのしきい値電圧を調整してもよい。
【００６４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記構造体の横の半導体基板ＳＢの上面に形成された一対のｎ−型半導体領域ＥＸは、後に形成する制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。当該一対のｎ−型半導体領域ＥＸのうち、メモリゲート電極ＭＧ側のｎ−型半導体領域ＥＸは、半導体基板ＳＢの主面の凹部の底面である半導体基板ＳＢの上面に形成される。
【００６５】
続いて、上記構造体の両側の側壁を覆うサイドウォールＳＷを形成する。サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させることにより、自己整合的に形成することができる。サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【００６６】
続いて、複数のｎ＋型半導体領域（不純物拡散領域）ＤＦを、イオン注入法などを用いて半導体基板ＳＢの上面に形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮおよびサイドウォールＳＷなどをマスクとして用いて半導体基板ＳＢの主面にイオン注入法で導入することで、複数のｎ＋型半導体領域ＤＦを形成することができる。ｎ＋型半導体領域ＤＦは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、かつ接合深さ（形成深さ）が深い。なお、ｎ＋型半導体領域ＤＦをｎ−型半導体領域ＥＸよりも浅い接合深さで形成してもよい。
【００６７】
上記構造体の横には、一対のｎ＋型半導体領域ＤＦが形成される。当該一対のｎ＋型半導体領域ＤＦのうち、メモリゲート電極ＭＧ側のｎ＋型半導体領域ＤＦは、半導体基板ＳＢの主面の凹部の底面である半導体基板ＳＢの上面に形成される。
【００６８】
これにより、エクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも不純物濃度が高い拡散層であるｎ＋型半導体領域ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。続いて、ソース領域およびドレイン領域用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００６９】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールＳＷを含む構造体の横の半導体基板ＳＢの上面に形成された一対のｎ＋型半導体領域ＤＦは、制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成している。つまり、制御ゲート電極ＣＧと、その横の一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリゲート電極ＭＧと、その横の一対のソース・ドレイン領域とは、メモリトランジスタを構成している。
【００７０】
当該制御トランジスタおよび当該メモリトランジスタは、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣを構成している。したがって、上記の工程により、メモリセルＭＣを形成することができる。
【００７１】
続いて、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【００７２】
すなわち、まず、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができる。当該金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【００７３】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、当該金属膜と反応させる。これにより、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図１１に示す構造を得る。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。
【００７４】
次に、図１１に示すように、半導体基板ＳＢの主面全面上に、メモリセルＭＣを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。なお、図１１および以降の図において、図示は省略するが、後述するコンタクトホールを形成するために行うエッチング工程において、エッチングを一旦止める役割を有する窒化シリコン膜（エッチングストッパ膜）を半導体基板ＳＢの主面と層間絶縁膜ＩＬ１との間に形成する。つまり、半導体基板ＳＢ上には、当該エッチングストッパ膜および層間絶縁膜ＩＬ１を順に形成する。
【００７５】
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて研磨する。その後、複数のコンタクトプラグＣＰを形成する。
【００７６】
すなわち、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用い、層間絶縁膜ＩＬ１をドライエッチングする。これにより、層間絶縁膜ＩＬ１を貫通するコンタクトホール（開口部、貫通孔）を複数形成する。
【００７７】
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部であるｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ１の一部、または、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ１の一部などが露出する。なお、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上のコンタクトホールは、図示していない領域において形成されている。
【００７８】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。
【００７９】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部などに電気的に接続されるように形成される。各コンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ上のシリサイド層Ｓ１の上面、制御ゲート電極ＣＧ上のシリサイド層Ｓ１の上面、および、メモリゲート電極ＭＧ上のシリサイド層Ｓ１の上面などに接続されている。
【００８０】
なお、図面の簡略化のために、図１１では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。また、図１１の断面図においては、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上のコンタクトホールおよびコンタクトプラグＣＰを図示していない。つまり、ゲート幅方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。
【００８１】
次に、図１２に示すように、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、いわゆるシングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ２と、層間絶縁膜ＩＬ２を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【００８２】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２６を参照して説明する。
【００８３】
図２６は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２６の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１２に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のウエルＷＬに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図１２に示す不揮発性メモリの例では、メモリゲート電極ＭＧ側の活性領域がソース領域、制御ゲート電極ＣＧ側の活性領域がドレイン領域である。
【００８４】
図２６の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ（図１２参照）中の電荷蓄積部である窒化シリコン膜Ｎ１（図１３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００８５】
また、図２６の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００８６】
ＳＳＩ方式は、窒化シリコン膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、ホールのトンネリングによって消去を行う動作法とみなすことができる。ＦＮ方式について言い換えれば、ＦＮ方式の消去は、窒化シリコン膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００８７】
本実施の形態では、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を用いることができる。
【００８８】
ＳＳＩ方式の書込みでは、例えば図２６の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。
【００８９】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下の半導体基板ＳＢ内、つまりチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００９０】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００９１】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜）に注入することにより消去を行う。例えば図２６の表のＡの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝７Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象により半導体基板ＳＢ内にホールを発生させ、電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００９２】
ＦＮ方式の消去では、例えば図２６の表のＢの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、または書込みによりＯＮＯ膜ＯＮ中にトラップされていた電子と結合して消滅する。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００９３】
読出し時には、例えば図２６の表のＡの欄またはＢの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９４】
＜本実施の形態の効果について＞
以下に、図２３〜図２５に示す比較例の半導体装置の問題点を説明し、本実施の形態の効果について、図１３などを用いて説明する。図２３および図２４は、比較例の動作を説明する半導体装置の断面図であり、図２５は、他の比較例の半導体装置の製造工程中の断面図である。図１３は、本実施の形態の半導体装置の動作を説明する断面図である。
【００９５】
図２３および図２４に示す比較例の半導体装置は、スプリットゲート型のメモリセルＭＣＡを有している。メモリセルＭＣＡの構造は、半導体基板ＳＢの主面において、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧの直下を含む領域に凹部が形成されていない点を除いて、図１２に示すメモリセルＭＣの構造と同様である。つまり、半導体基板ＳＢの主面はほぼ平坦であり、ＯＮＯ膜ＯＮの下面と、制御ゲート電極ＣＧの直下のゲート絶縁膜ＧＩの下面の高さはほぼ同一である。
【００９６】
ここで、メモリゲート電極ＭＧ側の半導体基板ＳＢの主面にはソース領域が形成され、制御ゲート電極ＣＧ側の半導体基板ＳＢの主面にはドレイン領域が形成されている。なお、図２３では半導体基板ＳＢ上のシリサイド層、コンタクトプラグ、サイドウォール、層間絶縁膜および配線などの図示を省略している。
【００９７】
当該比較例におけるデータの書込みは、例えば、ドレイン領域に１Ｖ、ソース領域に６Ｖ、メモリゲート電極ＭＧに１２Ｖ、制御ゲート電極ＣＧに１．５Ｖ、ウエルＷＬに０Ｖを印加することで行う。このとき、ドレイン領域側からソース領域に流れる電子によってホットエレクトロンが発生し、当該ホットエレクトロンがＯＮＯ膜ＯＮの下層の第１酸化シリコン膜ＯＸ１を通過して、窒化シリコン膜Ｎ１に注入されることにより、書込み動作が行われる。
【００９８】
データの消去は、例えば、ドレインに領域に０Ｖ、ソース領域に７Ｖ、メモリゲート電極ＭＧに−６Ｖ、制御ゲート電極ＣＧおよびウエルＷＬに０Ｖを印加することで行う。その際、半導体基板ＳＢ内に生じるホットホールが、ＯＮＯ膜ＯＮの下層の第１酸化シリコン膜ＯＸ１を通過し、窒化シリコン膜Ｎ１に注入されることによって消去動作が行われる。つまり、ここでは基板からのホットエレクトロン注入（つまりＳＳＩ方式）により書込みを行い、基板からのホットホール注入（つまりＢＴＢＴ方式）により消去を行う。
【００９９】
しかし、上記の書込み時の窒化シリコン膜Ｎ１に対するホットエレクトロンの注入は、メモリゲート電極ＭＧの下であって、制御ゲート電極ＣＧ側に近いａの位置で生じ、消去時の窒化シリコン膜Ｎ１に対するホットホールの注入は、ソース領域に近いｂの位置で生じる。よって、ａとｂの位置が離れている場合には、書込み時の窒化シリコン膜Ｎ１内でのホットエレクトロンの分布と、消去時の窒化シリコン膜Ｎ１内でのホットホールの分布との間で差が生じやすい。その場合には、窒化シリコン膜Ｎ１中の電子を消去するために、より多くのホットホール注入が必要となるため、下層の第１酸化シリコン膜ＯＸ１が劣化し、その結果、データ保持特性の劣化が起きる。また窒化シリコン膜Ｎ１中に電子とホールが蓄積され、その結果、データ書換え耐性の劣化も生じる。
【０１００】
これに対し、ホットホール注入により消去動作を行う場合のみならず、ＦＮ方式によりメモリゲート電極ＭＧ内から窒化シリコン膜Ｎ１中にホールを注入して消去動作を行う場合にも同じような問題が生じる。つまり、図２４に示すように、ホットエレクトロン注入による書込み動作時に、半導体基板ＳＢ内の電子は、制御ゲート電極ＣＧ側からソース領域側に亘って、ある程度の領域に亘って窒化シリコン膜Ｎ１に注入されると考えられる。
【０１０１】
これに対し、ＦＮ方式による消去は、メモリゲート電極ＭＧ内からホールがＯＮＯ膜ＯＮの角部に集中して注入されるので、電子注入による書込みとホール注入による消去の位置の不一致に起因する問題は、図２３を用いて説明した場合と同様に起こり得る。
【０１０２】
上記の問題の発生を防ぐためには、メモリゲート電極ＭＧの幅Ｗ（図２３参照）を縮小することが有効である。幅Ｗを縮小した場合、図２３に示す例では、ａとｂの位置を近づけることができ、図２４に示す例では、書込み時の電子の注入位置を、ＯＮＯ膜ＯＮの角部近傍に集中させることができるからである。しかし、メモリトランジスタのゲート長である幅Ｗの縮小は、メモリトランジスタのパンチスルー特性の低下を招き、不揮発性記憶素子のオフリーク電流が増加する原因となる。
【０１０３】
そこで、図１３に示すように、制御ゲート電極ＣＧの直下の半導体基板ＳＢの主面と、メモリゲート電極ＭＧの直下の半導体基板ＳＢの主面とに高低差を設け、ＯＮＯ膜ＯＮを半導体基板の主面よりも低い位置に形成することにより、メモリゲート電極ＭＧの幅Ｗ（図２３参照）を縮小した場合でも、メモリトランジスタのチャネル長を実効的に長くすることができる。つまり、当該チャネル長は、半導体基板ＳＢの主面に形成された凹部の深さ（段差の高さ）と、ソース・ドレイン領域間においてＯＮＯ膜ＯＮが当該凹部の底面と接する距離とを足した長さとなる。
【０１０４】
したがって、図２３および図２４に示す比較例に比べてチャネル長を大きくすることができるため、オフリーク電流の増加を抑制することができる。メモリゲート電極ＭＧのゲート長（幅Ｗ）を小さくすることで、書込み動作において電子が窒化シリコン膜Ｎ１に注入される位置と、消去動作においてホールが窒化シリコン膜Ｎ１に注入される位置とを近付けることができる。
【０１０５】
すなわち、図２３で示した電子が注入される位置ａとホールが注入される位置ｂとを近付けて重ねることが可能となる。
【０１０６】
また、図１３に示すように、書込み動作において半導体基板ＳＢ内の電子の一部は、制御ゲート電極ＣＧの下の半導体基板ＳＢ内をソース領域側に移動し、そのまま直進して凹部の側壁からＯＮＯ膜ＯＮ内に注入される。また、直進せずにＯＮＯ膜ＯＮの下面側に回り込む電子の多くは、ＯＮＯ膜ＯＮの角部付近に注入される。したがって、図２４に示すように凹部が形成されていない場合に比べて、電子が注入される領域がＯＮＯ膜ＯＮの角部近傍に集中する。この結果、電子の注入範囲とＦＮ方式によりホールが注入される範囲とを重ねることが可能となる。
【０１０７】
以上より、窒化シリコン膜Ｎ１内の電子を消去するための余分なホール注入を行う必要がなくなる。よって、オフリーク電流の増大を招くことなく、書換え耐性およびデータ保持特性を向上させることができる。
【０１０８】
ここで、半導体基板の主面の一部に凹部を形成し、ＯＮＯ膜およびメモリゲート電極ＭＧの形成位置を低くするための製造方法として、以下のような方法を用いることが考えられる。すなわち、まず、図１を用いて説明した工程を行う。その後、比較例として図２５に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、一回の加工工程でポリシリコン膜ＰＳ１（図１参照）からなる制御ゲート電極ＣＧを形成した後、各制御ゲート電極ＣＧの一方の側壁を覆った状態で、エッチングにより、他方の側壁近傍の半導体基板ＳＢの主面を後退させることが考えられる。
【０１０９】
具体的には、図２５に示すように、一回のエッチングで制御ゲート電極ＣＧの両側の側壁を形成し、これにより制御ゲート電極ＣＧのパターンを形成した後、制御ゲート電極ＣＧの直上で終端するフォトレジスト膜ＰＲを形成する。フォトレジスト膜ＰＲは、各制御ゲート電極ＣＧの一方の側壁を覆い、他方の側壁を露出するレジストパターンである。つまり、ゲート長方向における各制御ゲート電極ＣＧの横の半導体基板ＳＢの主面のうち、一方の側壁側の半導体基板ＳＢの主面は、フォトレジスト膜ＰＲにより覆われており、他方の側壁側の半導体基板ＳＢの主面は、フォトレジスト膜ＰＲから露出している。
【０１１０】
この状態でフォトレジスト膜ＰＲをマスクとして用いて等方性または異方性のエッチングを行うことで、フォトレジスト膜ＰＲから露出する半導体基板ＳＢの主面の一部を除去し、これにより半導体基板ＳＢの主面に凹部を形成することができる。その後の工程は、図８〜図１２を用いて説明した工程を行うことで、図１３に示すように、メモリゲート電極ＭＧの直下の半導体基板ＳＢの主面に段差を設けた構造を形成することができる。
【０１１１】
しかし、半導体装置の微細化が進み、制御ゲート電極ＣＧの寸法が縮小された場合には、図２５に示すように制御ゲート電極ＣＧの直上においてフォトレジスト膜ＰＲを終端させることは困難となる。例えば、制御ゲート電極ＣＧのゲート長が６０ｎｍであり、フォトレジスト膜ＰＲを形成する露光の際の、制御ゲート電極ＣＧを形成位置に対する重ね合せ精度が±３０ｎｍである場合、重ね合せが最大にずれると、制御ゲート電極ＣＧの側壁の直上でフォトレジスト膜ＰＲが終端する。
【０１１２】
さらに、制御ゲート電極ＣＧの寸法のばらつき、および、フォトレジスト膜ＰＲの寸法のばらつきなどの要素が加わるため、フォトレジスト膜ＰＲが制御トランジスタのソース領域側にはみ出すことで、フォトレジスト膜ＰＲが制御ゲート電極ＣＧ全体および当該制御ゲート電極ＣＧの両側の半導体基板ＳＢの主面を覆う場合が起こり得る。また、隣り合う制御ゲート電極ＣＧのうちの一方の全体がフォトレジスト膜ＰＲに覆われると、他方の制御ゲート電極ＣＧの全体がフォトレジスト膜ＰＲから露出し、制御トランジスタのドレイン領域側の半導体基板ＳＢの主面が露出される虞もある。
【０１１３】
１つの制御ゲート電極ＣＧ全体がフォトレジスト膜ＰＲに覆われた場合、ソース領域側の半導体基板ＳＢの主面のエッチングが制御ゲート電極ＣＧの端部から行われない。また、１つの制御ゲート電極ＣＧ全体がフォトレジスト膜ＰＲから露出した場合、制御ゲート電極ＣＧのドレイン領域側の端部に隣接する半導体基板ＳＢの主面が、ソース領域側と同じようにエッチングされて後退する。これにより、図１３に示す断面形状を得ることができなくなり、半導体装置が正常に動作しない問題が生じる。つまり、半導体装置の製造工程において不良品の発生率が高まるため、半導体装置の信頼性が低下する。また、このような問題の発生を回避するために、制御ゲート電極ＣＧの寸法を縮小ができなければ、半導体装置の微細化が妨げられる。
【０１１４】
そこで、本実施の形態では、図２〜図７を用いて説明したように、２回のエッチングによりポリシリコン膜ＰＳ１を段階的に加工することで、制御ゲート電極ＣＧを形成している。図５に示すフォトレジスト膜ＰＲ２のレジストパターンを露光して形成する際、ポリシリコン膜ＰＳ１の第１方向における幅は図２５に示す制御ゲート電極ＣＧのゲート長よりも大きいため、容易にポリシリコン膜ＰＳ１の直上でフォトレジスト膜ＰＲ２を終端させることができる。
【０１１５】
すなわち、例えば６０ｎｍのゲート長の制御ゲート電極ＣＧ（図７参照）を形成する場合には、図５に示すポリシリコン膜ＰＳ１の端部から当該ポリシリコン膜ＰＳ１の他方の端部に向かって６０ｎｍの位置でフォトレジスト膜ＰＲ２を終端させるように露光を行えばよい。この場合、ポリシリコン膜ＰＳ１の端部に対する重ね合せ精度が±３０ｎｍであっても、フォトレジスト膜ＰＲ２の終端位置がポリシリコン膜ＰＳ１の直上の領域からはみ出すことを防ぐことができる。
【０１１６】
したがって、本実施の形態のように、制御ゲート電極ＣＧを２枚のマスクを用いて２回の加工により形成し、第１のエッチングで制御ゲート電極ＣＧの一方の側壁を形成し、第２のエッチングで制御ゲート電極ＣＧのもう一方の側壁および半導体基板ＳＢの主面の凹部を形成すれば、安定して図１２および図１３に示した構造を得ることができる。
【０１１７】
このため、制御ゲート電極ＣＧの寸法が縮小した場合であっても、より確実に制御ゲート電極ＣＧに隣接する半導体基板ＳＢの主面に凹部を形成することができ、また、ドレイン領域側の半導体基板ＳＢの主面がエッチングにより後退することを防ぐことができる。よって、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを低い位置に形成することが容易に実現できるため、チャネル長の縮小に起因するオフリーク電流の増大を防ぎつつメモリゲート電極ＭＧのゲート長を縮小することができる。これにより、書換え耐性およびデータ保持特性を向上させることができる。したがって、半導体装置の信頼性を向上させることができる。
【０１１８】
書換え耐性およびデータ保持特性を向上させる効果は、書込み方式として基板からホットエレクトロン注入を行い、消去方式として基板からホットホール注入を行う場合に得ることができる。つまり、書込み動作においてＳＳＩ方式による注入を行い、消去動作においてＢＴＢＴ方式による注入を行う場合に、当該効果を得ることができる。また、当該効果は、書込み方式として基板からホットエレクトロン注入を行い、消去方式としてＦＮ方式によりメモリゲート電極からホール注入を行う場合にも得ることができる。
【０１１９】
本実施の形態では、これらの動作を行う際、書込み時の注入位置と消去時の注入位置とのずれの発生に起因する問題を回避するために、余分な書込み／消去のための注入を行う必要がなくなる。したがって、ＭＯＮＯＳメモリのメモリセルにおいて、ＯＮＯ膜の劣化を防ぐことができ、書換え耐性およびデータ保持特性の劣化を防ぐことができる。
【０１２０】
＜変形例について＞
以下に、本実施の形態の半導体装置の変形例について、図１４〜図１６を用いて説明する。図１４および図１５は、本実施の形態の変形例である半導体装置の製造工程中の断面図である。図１６は、制御ゲート電極のゲート長としきい値電圧との関係を示すグラフである。
【０１２１】
本変形例では、複数の制御ゲート電極ＣＧのそれぞれのゲート長にばらつきが生じた場合に、ハロー領域の形成のための不純物注入量を調整することで、制御トランジスタのしきい値電圧にばらつきが生じることを防ぐことについて説明する。
【０１２２】
本変形例の製造工程では、まず、図１〜図９を用いて説明した工程と同様の工程を行った後、図１４に示すように、半導体基板上にフォトレジスト膜ＰＲ３のパターンを形成することで、メモリゲート電極ＭＧおよび半導体基板ＳＢの主面の凹部を覆う。その後、フォトレジスト膜ＰＲ３をマスクとして用いてイオン注入を行うことで、ハロー領域ＨＬＲ、ＨＬＬを形成する。ハロー領域ＨＬＲ、ＨＬＬは、後に形成される制御トランジスタおよびメモリトランジスタのしきい値電圧を調整するために、半導体基板ＳＢの主面に、制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の導電型とは異なる導電型の不純物イオンを打ち込んで形成する半導体領域である。
【０１２３】
ここでは、斜めイオン注入法により、ハロー領域ＨＬＲ、ＨＬＬをそれぞれ形成する。ハロー領域ＨＬＲは、ハロー領域ＨＬＬに比べて不純物濃度が高い半導体領域である。ハロー領域ＨＬＲ、ＨＬＬは、後に形成される制御トランジスタのドレイン領域側に形成し、ソース領域側には形成しない。
【０１２４】
次に、図１５に示すように、図１０〜図１２を用いて説明した工程を行うことで、半導体装置を形成する。
【０１２５】
ここで、図５に示すフォトレジスト膜ＰＲ２の形成位置が、図３を用いて説明したエッチング工程において加工したポリシリコン膜ＰＳ１のパターンに対してずれた場合、図１４に示すように、第１方向（ゲート長方向）において隣り合う一対の制御ゲート電極ＣＧＷ、ＣＧＮのうち、一方のゲート長が小さくなり、他方のゲート長が大きくなることが考えられる。つまり、第１方向において、ゲート長が小さい制御ゲート電極ＣＧＮと、ゲート長が大きい制御ゲート電極ＣＧＷとが交互に複数並んで形成される。この場合、それらの制御ゲート電極ＣＧのそれぞれを含む制御トランジスタの特性に差が生じる。なお、図１４では、図７と同様に、４つの制御ゲート電極を含む断面を示している。
【０１２６】
図１４に示すように、制御ゲート電極ＣＧＮのゲート長は、上記フォトレジスト膜ＰＲ２の形成位置のずれに起因して、標準の制御ゲート電極ＣＧ（図１２参照）に比べて小さい。また、制御ゲート電極ＣＧＷのゲート長は、上記フォトレジスト膜ＰＲ２の形成位置のずれに起因して、標準の制御ゲート電極ＣＧ（図１２参照）に比べて大きい。ここでは、幅が小さい制御ゲート電極ＣＧＮのゲート長をＬｃｇ−Ａ、幅が大きい制御ゲート電極ＣＧＷのゲート長をＬｃｇ−Ｂ、制御ゲート電極ＣＧの標準のゲート長をＬｃｇ−Ｔと呼ぶ。
【０１２７】
例えば、標準のゲート長Ｌｃｇ−Ｔ、つまりターゲット寸法が６０ｎｍであり、５ｎｍのずれが生じた場合には、ゲート長Ｌｃｇ−Ａは５５ｎｍとなり、ゲート長Ｌｃｇ−Ｂは６５ｎｍとなる。実際には、フォトマスクの重ねずれ以外に、フォトレジスト膜の寸法変動、ウェハ面内ばらつき、ショット内ばらつきなどの要因により、ゲート長が変動する。なお、重ねずれも面内でのばらつきを有するが、ウェハ面内、かつロット内で同様にずれる傾向を持つ。
【０１２８】
よって、あるロットの制御ゲート電極のエッチング後に、当該ロットのあるウェハの面内の複数のチップのそれぞれで、一対の制御ゲート電極のそれぞれのゲート長をＳＥＭ（Scanning Electron Microscope）で測定し、その結果を平均化することにより、以下のような判断をすることが可能である。つまり、当該ロットの各ウェハに形成された一対の隣り合う制御ゲート電極のうち、一方の制御ゲート電極のゲート長は例えば５５ｎｍ程度であり、他方の制御ゲート電極のゲート長は例えば６５ｎｍ程度であると判断することが可能である。なお、ウェハ間での変動が大きい場合には、ウェハ毎に一対の隣り合う制御ゲート電極のゲート長を把握することが必要である。
【０１２９】
上記のように、制御ゲート電極のゲート長が所望の寸法（ターゲット寸法、標準の寸法）からずれた場合の制御トランジスタのしきい位置電圧特性の変動を、図１６を用いて説明する。図１６のグラフは、横軸を制御ゲート電極のゲート長Ｌｃｇとし、縦軸を制御トランジスタのしきい値電圧Ｖｔｈとしたグラフである。図には、上から順に特性Ａのグラフ、標準の特性のグラフ、および、特性Ｂのグラフを示している。標準の特性のグラフは、制御ゲート電極の寸法のばらつきに応じたハロー注入量の調整を行っていない場合において、制御ゲート電極のゲート長Ｌｃｇによって変化するしきい値電圧Ｖｔｈの特性を表わすグラフである。
【０１３０】
図１６に示すように、標準のゲート長Ｌｃｇ−Ｔを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、図に示す３本のグラフのうちの真ん中のグラフ、つまり標準の特性のグラフに従い、Ｖｔｈ−Ｔとなる。これに対し、標準のゲート長より短いゲート長Ｌｃｇ−Ａを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、標準の特性のグラフに従い、Ｖｔｈ−Ａとなる。また、標準のゲート長より長いゲート長Ｌｃｇ−Ｂを有する制御ゲート電極を含む制御トランジスタのしきい値電圧は、標準の特性のグラフに従い、Ｖｔｈ−Ｂとなる。このように、ターゲットのＶｔｈ−Ｔに比べてずれた特性の制御トランジスタでは、回路動作に不具合が生じる可能性が高まるので、ターゲットのしきい値電圧Ｖｔｈ−Ｔに近い特性になるように調整を行うことが必要となる。
【０１３１】
図１４に示すように、ゲート長が小さい制御ゲート電極ＣＧＮを含む制御トランジスタおよびゲート長が大きい制御ゲート電極ＣＧＷを含む制御トランジスタを形成する際には、ドレイン領域側の半導体基板ＳＢの主面に、エクステンション領域であるｎ−型半導体領域ＥＸの形成用のイオン注入に加えて、ハロー注入を行うことで、ハロー領域ＨＬＲ、ＨＬＬを形成する。ハロー注入は、トランジスタのソース・ドレイン領域とは極性が異なるイオン注入を行うことで、短チャネル効果を制御するものである。ハロー注入は、ｎ−型半導体領域ＥＸの形成前または形成後のいずれにおいて行ってもよい。ここでは、図１５に示すように、ｎ−型半導体領域ＥＸの上面を除いて、ｎ−型半導体領域ＥＸの周囲を覆うようにハロー領域ＨＬＲ、ＨＬＬを形成する。
【０１３２】
ハロー領域ＨＬＲは、制御ゲート電極が標準のゲート長Ｌｃｇ−Ｔで形成された際にハロー領域を形成する場合に比べ、比較的高い濃度でｐ型の不純物（例えばＢ（ホウ素））を、半導体基板ＳＢの主面に対して斜めの角度から半導体基板ＳＢの主面に対して注入することで形成する。このように斜めイオン注入法を用いることで、ハロー領域ＨＬＲは半導体基板ＳＢ内においてｎ−型半導体領域ＥＸを覆うように形成される。斜めイオン注入では、例えば、垂直に注入する場合よりも２０〜３０度程度斜めの角度からイオン注入を行う。
【０１３３】
ハロー領域ＨＬＲを形成することにより、ハロー領域ＨＬＲを形成した部分の基板濃度は、ハロー領域ＨＬＲが形成されていない場合よりも高くなる。よって、ｎ−型半導体領域ＥＸによるチャネル側への空乏層の伸びが抑制され、短チャネル効果を緩和することができる。
【０１３４】
ハロー領域は、短チャネル効果を緩和するため、制御ゲート電極が標準のゲート長Ｌｃｇ−Ｔで形成された場合にも形成するものである。ここで、図１４に示すように制御ゲート電極ＣＧＮのゲート長Ｌｃｇ−Ａが小さい場合には、ハロー注入におけるイオンの注入量を増加させることで、図１６に示すように、制御トランジスタのしきい値電圧のゲート長に対する依存特性を、標準の特性のグラフから、図の特性Ａのグラフに変えることができる。よって、短いゲート長Ｌｃｇ−Ａを有する制御ゲート電極ＣＧＮを備えた制御トランジスタのしきい値電圧は、特性Ａに従い、ターゲットのしきい値電圧Ｖｔｈ−Ｔに近付く。
【０１３５】
また、図１４に示すハロー領域ＨＬＬは、制御ゲート電極が標準のゲート長Ｌｃｇ−Ｔで形成された際にハロー領域を形成する場合に比べ、比較的低い濃度でｐ型の不純物（例えばＢ（ホウ素））を、半導体基板ＳＢの主面に対して斜めの角度から半導体基板ＳＢの主面に対して注入することで形成する。
【０１３６】
ハロー領域ＨＬＬを形成することにより、ハロー領域ＨＬＬを形成した部分の基板濃度は、ハロー領域ＨＬＬが形成されていない場合よりも低くなる。よって、ｎ−型半導体領域ＥＸによるチャネル側への空乏層の伸びが広がり、短チャネル効果を加速することができる。
【０１３７】
ハロー領域は、短チャネル効果を緩和するため、制御ゲート電極が標準のゲート長Ｌｃｇ−Ｔで形成された場合にも形成するものである。ここで、制御ゲート電極ＣＧＷのゲート長Ｌｃｇ−Ｂが大きい場合には、ハロー注入におけるイオンの注入量を低下させることで図１６に示すように、制御トランジスタのしきい値電圧のゲート長に対する依存特性を、標準の特性のグラフから、図の特性Ｂのグラフに変えることができる。よって、長いゲート長Ｌｃｇ−Ｂを有する制御ゲート電極ＣＧＷを備えた制御トランジスタのしきい値電圧は、特性Ｂに従い、ターゲットのしきい値電圧Ｖｔｈ−Ｔに近付く。
【０１３８】
なお、図１４に示す断面では、ハロー領域ＨＬＲとハロー領域ＨＬＬとの境界を、隣り合う制御ゲート電極ＣＧＮ、ＣＧＷの相互間の中心に明確に示している。しかし、実際にはハロー領域ＨＬＲ、ＨＬＬを斜めイオン注入により形成する際、制御ゲート電極ＣＧＮ、ＣＧＷおよびフォトレジスト膜ＰＲ３の影とならない部分には、ハロー領域ＨＬＲを形成するために注入する不純物イオン、および、ハロー領域ＨＬＬを形成するために注入する不純物イオンイオンの両方が打ち込まれる。したがって、上記境界は曖昧になる。
【０１３９】
ただし、実際にしきい値電圧の調整に役立つのは、制御ゲート電極ＣＧＮの直下のハロー領域ＨＬＲおよび制御ゲート電極ＣＧＷの直下のハロー領域ＨＬＮであり、制御ゲート電極ＣＧＮの直下のハロー領域ＨＬＲと、制御ゲート電極ＣＧＷの直下のハロー領域ＨＬＮとは異なるホウ素（Ｂ）濃度を有している。
【０１４０】
以上に説明したように、２回のエッチングにより制御ゲート電極を形成した場合にフォトマスクの位置ずれなどに起因して制御ゲート電極のゲート長にばらつきが生じることが考えられる。このような場合であっても、標準より小さいゲート長を有する制御ゲート電極ＣＧＮのドレイン領域側の半導体基板ＳＢの主面に形成するハロー領域ＨＬＲの濃度を高めることで、制御ゲート電極ＣＧＮを有する制御トランジスタのしきい値電圧を所望の値に近付けることができる。
【０１４１】
また、標準より大きいゲート長を有する制御ゲート電極ＣＧＷのドレイン領域側の半導体基板ＳＢの主面に形成するハロー領域ＨＬＬの濃度を低くすることで、制御ゲート電極ＣＧＷを有する制御トランジスタのしきい値電圧を所望の値に近付けることができる。よって、制御ゲート電極のゲート長のばらつきに起因して、メモリセルの特性が変動することを防ぐことができるため、回路動作の安定を図ることができ、これにより、半導体装置の信頼性を向上させることができる。
【０１４２】
（実施の形態２）
本実施の形態では、制御ゲート電極のゲート長にばらつきが生じた場合に、相補型メモリセルが有する一対のメモリセルの特性に差が生じることに起因して回路動作が不安定になることを防ぐことについて、図１７を用いて説明する。図１７は、本実施の形態の半導体装置の平面レイアウトである。
【０１４３】
多数回書換えが必要なメモリを含むモジュールは劣化しやすいため、相補型メモリセルが用いられる場合がある。つまり、データ用メモリでは、非常に多い回数（例えば２５万回程度）の書換えが行われるため、書込み特性および消去特性の劣化、またはデータ保持時のしきい値電圧に変動が生じる場合がある。このような問題は、相補型のメモリ構成を採用することで解消することができる。なお、データ用メモリの他には、データ用メモリよりも少ない回数（例えば１０００回程度）の書換えが行われるコード用メモリが存在する。
【０１４４】
相補型メモリは、１つのデータを保存するために、相補関係にあるデータのそれぞれを、２つのメモリセルに記憶させるメモリである。すなわち、一方の第１メモリセルに「１」のデータを記憶させる際には、もう一方の第２メモリセルに「０」のデータを記憶させる。逆に、一方の第１メモリセルに「０」のデータを記憶させる際には、もう一方の第２メモリセルに「１」のデータを記憶させる。
【０１４５】
このような相補なデータのうち、一方のデータをビット線ＢＬにより読出し、もう一方のデータをビット線ＺＢＬに読み出す。相補型メモリは、ビット線ＢＬ、ＺＢＬのそれぞれにおいて読み出されたデータを比較してセンスアンプを動作させることにより、センス感度を高めたメモリである。すなわち、第１メモリセルを構成するトランジスタのしきい値電圧と、第２メモリセルを構成するトランジスタのしきい値電圧との違いにより、ビット線ＢＬ、ＺＢＬのそれぞれに流れる電流は異なる。１つのデータを保存するために２つのメモリセルが必要であるため、モジュール面積は増加するが、データ用メモリはコード用メモリよりもメモリ搭載量が小規模なので、相補型メモリを採用しても、チップ全体におけるモジュール面積増加率は小さい。
【０１４６】
図１７には、データ用の２つのメモリセルＭＣＮおよび２つのメモリセルＭＣＷを示している。図１７では、メモリセルＭＣＮ、ＭＣＷのそれぞれの上に形成されたビット線ＢＬ、ＺＢＬと平面視において重なる領域において、制御ゲート電極ＣＧＮ、ＣＧＷおよびメモリゲート電極ＭＧの輪郭を破線で示している。また、ビット線ＢＬ、ＺＢＬのそれぞれの下に形成され、メモリセルＭＣＮ、ＭＣＷのソース・ドレイン領域に接続されたコンタクトプラグＣＰを透過して示している。
【０１４７】
前記実施の形態１の変形例について説明したように、本願の制御ゲート電極は２つのマスク（フォトマスク）を用いた２回のエッチングにより形成される。このため、マスクの位置ずれなどに起因して、第１方向（ゲート長方向）に並ぶ一対の制御ゲート電極のうち、一方の制御ゲート電極のゲート長が標準のゲート長よりも小さくなり、他方の制御ゲート電極のゲート長が標準のゲート長よりも大きくなる場合がある。図１７に示す平面レイアウトにおいては、ゲート長が大きい制御ゲート電極ＣＧＷを有するメモリセルＭＣＷと、ゲート長が制御ゲート電極ＣＧＷよりも小さい制御ゲート電極ＣＧＮを有するメモリセルＭＣＮとを示している。
【０１４８】
１つのメモリセルＭＣＷと１つのメモリセルＭＣＮとは、Ｘ軸方向（第１方向、ゲート長方向）において隣り合って配置されている。また、同一の制御ゲート電極ＣＧＷを共有する２つのメモリセルＭＣＷは、Ｙ軸方向（第２方向、ゲート幅方向）において隣り合って配置されている。また、同一の制御ゲート電極ＣＧＮを共有する２つのメモリセルＭＣＮは、Ｙ軸方向（第２方向、ゲート幅方向）において隣り合って配置されている。Ｙ軸方向において隣り合うメモリセルＭＣＮは、１つの制御ゲート電極ＣＧＮおよび１つのメモリゲート電極ＭＧを共有している。同様に、Ｙ軸方向において隣り合うメモリセルＭＣＷは、１つの制御ゲート電極ＣＧＷおよび１つのメモリゲート電極ＭＧを共有している。
【０１４９】
Ｘ軸方向において隣り合う制御ゲート電極ＣＧＷ、ＣＧＮは、同一の活性領域ＡＲに形成されており、当該制御ゲート電極ＣＧＷ、ＣＧＮが共有するドレイン領域は、コンタクトプラグＣＰを介してビット線ＢＬまたはＺＢＬのいずれか一方に接続されている。つまり、Ｙ軸方向において隣り合うメモリセルＭＣＮのうち、一方のメモリセルＭＣＮのドレイン領域はビット線ＢＬに接続され、他方のメモリセルＭＣＮのドレイン領域は、ビット線ＺＢＬに接続されている。同様に、Ｙ軸方向において隣り合うメモリセルＭＣＷのうち、一方のメモリセルＭＣＷのドレイン領域はビット線ＢＬに接続され、他方のメモリセルＭＣＷのドレイン領域は、ビット線ＺＢＬに接続されている。
【０１５０】
図１７では、データ用メモリを相補型とした場合において、ペアとする２つのメモリセルを破線の枠で囲んで示している。図１７では、相補型メモリのペアのメモリセルを２つ示している。なお、ここではＹ軸方向において隣接するメモリセル同士を相補型メモリのペアとする場合について平面レイアウトを示したが、必ずしも隣同士である必要はなく、同一の制御ゲート電極を有するメモリセル同士をペアとすればよい。このように、本実施の形態は、同一のゲート長を有する１つの制御ゲート電極を共有するメモリセル同士をペアとして相補型メモリを構成することを特徴としている。
【０１５１】
同一の制御ゲート電極を共有するメモリセル同士で相補型メモリを構成することにより、それらのメモリセルの制御ゲート電極のゲート長が同一となる。このため、Ｘ軸方向に並ぶ制御ゲート電極同士の間でゲート長に差が生じたとしても、これに起因して、相補型メモリを構成する２つのメモリセル同士の間に特性差が生じることを防ぐことができる。よって、相補型メモリを使用する際に誤動作を防ぐことができるため、回路動作の安定性を高めることができる。つまり、半導体装置の信頼性を向上させることができる。
【０１５２】
（実施の形態３）
本実施の形態では、データ用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成し、コード用のメモリセルにおいてはメモリゲート電極の直下の半導体基板の主面に凹部を形成しない構造を形成することで、コード用メモリにおいてメモリセルに特性差が生じることを防ぐことについて、図１８〜図２２を用いて説明する。図１８〜図２２は、本実施の形態の半導体装置の製造工程中の断面図である。図１８〜図２２では、図の左側にデータ用メモリ領域１Ａを示し、図の右側にコード用メモリ領域２Ａを示している。
【０１５３】
不揮発性メモリでは、多数回書換えが必要なデータ用メモリ（例えば変動するデータの記録用のメモリ）と、多数回書換えが不要なコード用メモリ（例えばプログラムコードの記録用のメモリ）との２種類のモジュールが搭載されている場合がある。本実施の形態の半導体装置は、多数回書換えが必要なデータ用メモリの形成工程において、前記実施の形態１で説明した製造方法を用いることで、ソース領域側の基板の上面を掘り込んで凹部を形成し、多数回書換えが不要なコード用メモリにおいては、１回のエッチングで制御ゲート電極を形成し、かつ、制御ゲート電極の近傍の基板が掘り込まないものである。
【０１５４】
なお、図２３および図２４を用いて説明したように、コード用メモリ領域２Ａにおいてソース領域側の基板を掘り込まないものは、パンチスルーが生じないようなゲート長（チャネル長）を有するメモリゲート電極を形成する必要がある。ただし、ＦＮ注入による消去方式を用いる場合には、データ用メモリとコード用メモリのそれぞれのメモリゲート電極のゲート長を同じ大きさにすることも可能である。
【０１５５】
本実施の形態の製造工程では、まず、図１を用いて説明した工程と同様の工程を行った後、図１８に示すように、図２を用いて説明した工程と同じようにして、ポリシリコン膜ＰＳ１上にフォトレジスト膜ＰＲ１のレジストパターンを形成する。ここで、データ用メモリ領域１Ａでは、図２に示すフォトレジスト膜ＰＲ１と同様のフォトレジスト膜ＰＲ１を形成する。これに対し、コード用メモリ領域２Ａでは、データ用メモリ領域１Ａに形成したパターンよりも細いパターンからなるフォトレジスト膜ＰＲ１を複数形成する。
【０１５６】
コード用メモリ領域２Ａに形成するフォトレジスト膜ＰＲ１の幅は、後にコード用メモリ領域２Ａに形成する制御ゲート電極ＣＧのゲート長に対応する。つまり、フォトレジスト膜ＰＲ１は、データ用メモリ領域１Ａでは、後に形成される制御トランジスタおよびメモリトランジスタのソース領域の形成領域を覆い、ドレイン領域の形成領域を露出しているのに対し、コード用メモリ領域２Ａでは、後に形成する制御トランジスタおよびメモリトランジスタのソース領域およびドレイン領域の両方の形成領域を露出している。
【０１５７】
次に、図１９に示すように、図３および図４を用いて説明した工程と同様の工程を行う。これにより、データ用メモリ領域１Ａでは、図３と同様にポリシリコン膜ＰＳ１および絶縁膜ＩＦ１が加工される。
【０１５８】
また、コード用メモリ領域２Ａでは、フォトレジスト膜ＰＲ１をマスクとして用いてドライエッチング（第１のエッチング）を行うことにより、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１が加工される。これにより、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧＣと、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩが形成される。ここではドライエッチングにより半導体基板ＳＢの主面を彫り込まないため、制御ゲート電極ＣＧＣの直下の領域および制御ゲート電極ＣＧＣの横の領域において、半導体基板ＳＢの主面の高さはほぼ均一である。
【０１５９】
次に、図２０に示すように、図５を用いて説明した工程と同様の工程を行うことで、フォトレジスト膜ＰＲ２を形成する。すなわち、データ用メモリ領域１Ａに形成されるフォトレジスト膜ＰＲ２のパターン形状は、図５に示すフォトレジスト膜ＰＲ２と同じである。コード用メモリ領域２Ａでは、ゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧＣからなる積層膜と、半導体基板ＳＢの主面とをフォトレジスト膜ＰＲ２により覆う。つまり、コード用メモリ領域２Ａの全体をフォトレジスト膜ＰＲ２により覆う。
【０１６０】
次に、図２１に示すように、図６および図７を用いて説明した工程と同様の工程を行う。つまり、第２のエッチングを行う。これにより、データ用メモリ領域１Ａにゲート絶縁膜ＧＩおよび制御ゲート電極ＣＧを形成し、かつ、データ用メモリ領域１Ａの一部の半導体基板ＳＢの主面を後退させて凹部を形成する。第２のエッチングを行う際、コード用メモリ領域２Ａはフォトレジスト膜ＰＲ２により保護されているため、制御ゲート電極ＣＧＣおよび制御ゲート電極ＣＧＣの周囲の半導体基板ＳＢの主面がエッチングに晒されることはない。
【０１６１】
したがって、データ用メモリ領域１Ａの制御ゲート電極ＣＧの横の一方の領域における半導体基板ＳＢの主面には凹部が形成されるのに対し、コード用メモリ領域２Ａの制御ゲート電極ＣＧＣの横の両側の半導体基板ＳＢの主面には凹部が形成されない。
【０１６２】
次に、図２２に示すように、図８〜図１２を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置を形成する。つまり、データ用メモリ領域１Ａには、図１２に示す構造と同様のメモリセルＭＣが形成される。これに対し、コード用メモリ領域２Ａにも、制御ゲート電極ＣＧＣおよびメモリゲート電極ＭＧを含むメモリセルＭＣが形成されるが、メモリセルＭＣを構成するメモリゲート電極ＭＧＣおよびＯＮＯ膜ＯＮからなる積層膜は、制御ゲート電極ＣＧＣと同じ高さに形成されている。
【０１６３】
つまり、制御ゲート電極ＣＧＣに隣接するメモリゲート電極ＭＧＣおよびＯＮＯ膜ＯＮの直下の半導体基板ＳＢの主面には凹部が形成されておらず、コード用メモリ領域２Ａの活性領域における半導体基板ＳＢの主面はほぼ平坦である。したがって、データ用メモリ領域１ＡのＯＮＯ膜ＯＮの底面は、コード用メモリ領域２ＡのＯＮＯ膜ＯＮの底面よりも低い領域に位置している。なお、図２２では、図１８〜図２１と異なり、データ用メモリ領域１Ａおよびコード用メモリ領域２Ａのそれぞれにおいて、一対の制御ゲート電極を含む領域のみの断面を示している。
【０１６４】
このように、本実施の形態では、データ用メモリのメモリセルＭＣは、前記実施の形態１と同じく、２枚のマスクを用いて制御ゲート電極ＣＧを形成し、かつ、メモリゲート電極ＭＧの直下の半導体基板ＳＢの上面の高さを低くする。これに対し、コード用メモリのメモリセルＭＣでは、１枚のマスクのみを用いて制御ゲート電極ＣＧＣのパターンを形成（規定）し、メモリゲート電極ＭＧＣの直下の半導体基板ＳＢの主面を後退させない。なお、ここではデータ用メモリ領域１Ａのメモリゲート電極ＭＧよりもゲート長が大きいメモリゲート電極ＭＧＣをコード用メモリ領域２Ａに形成している。この場合、データ用メモリ領域１Ａとコード用メモリ領域２Ａでは、別々の工程によりメモリゲート電極ＭＧ、ＭＧＣを形成する。
【０１６５】
本実施の形態では、データ用メモリ領域１Ａにおいて、半導体基板ＳＢの主面の一部に凹部を形成し、制御ゲート電極ＣＧに隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧの形成位置を低くすることで、前記実施の形態１と同様の効果を得ることができる。つまり、図２３および図２４に示す比較例を用いて説明したように、書込み・消去動作におけるキャリアの注入位置に差があると、消去動作を行うために余分なホールの注入が必要となり、これに起因して、多数回書換えを行うメモリセルでは、書込み・消去特性の劣化およびデータ保持特性の劣化が問題となる。本実施の形態では、多数回書換えが必要なデータ用メモリにおいて、ＯＮＯ膜ＯＮ内における書込み注入と消去注入の位置を近づけているため、それらの劣化を防ぐことが可能である。
【０１６６】
ここで、前記実施の形態１の変形例において説明したように、２回のエッチングにより制御ゲート電極を形成した場合、隣り合う制御ゲート電極同士の間で制御ゲート電極の寸法に差が生じ、それらの制御ゲート電極を含むメモリセル同士の間で特性に差が生じる問題が発生する。コード用メモリに前記実施の形態１と同様のメモリセル構造を採用した場合、コード用メモリにも同様の問題が発生する。
【０１６７】
これに対し、図２２に示すコード用メモリのように、データ用メモリに比べて書換え動作を行う頻度が非常に少ないメモリでは、消去動作のために、ＯＮＯ膜ＯＮに対して余分なホールを注入したとしても、書込み・消去特性の劣化およびデータ保持特性の劣化は殆ど生じないため、問題とならない。このため、メモリゲート電極ＭＧＣのゲート長（チャネル長）を短くして、書込み・消去動作におけるキャリアの注入位置を近付けることにより得られる効果は小さい。よって、メモリゲート電極ＭＧＣの直下の半導体基板ＳＢの上面を後退させてメモリトランジスタのゲート長を小さくする必要性は低い。これに対し、コード用メモリの製造工程において、２回のエッチングにより制御ゲート電極を形成すると、制御ゲート電極に寸法差が生じてメモリセルの特性がばらつく問題が生じる。
【０１６８】
本実施の形態では、データ用メモリ領域１Ａでは、前記実施の形態１と同様のメモリセルＭＣを形成し、コード用メモリ領域２Ａでは、一回のエッチングで制御ゲート電極ＣＧＣを形成し、半導体基板ＳＢの上面を後退させずにメモリゲート電極ＭＧを形成している。このため、データ用メモリの制御ゲート電極ＣＧの形成工程においてマスクの重ね合わせずれなどが生じても、コード用メモリでは、制御ゲート電極ＣＧＣの寸法差に起因するメモリセルの特性のばらつきが生ずることを防ぐことができる。
【０１６９】
なお、データ用メモリに関し一対の制御ゲート電極の寸法差が生じたとしても、それによる問題は前記実施の形態１の変形例または前記実施の形態２において説明した構成により解消または軽減することができる。また、一対の制御ゲート電極のゲート長に差が生じた場合の特性差の影響は、形成する制御ゲート電極のゲート長を予め大きく設定することにより、相対的に低減することが可能である。上述したように、半導体チップにおけるデータ用メモリの搭載量は小規模であるので、制御ゲート電極のゲート長を拡大しても、チップ面積増大に対する影響が小さい。
【０１７０】
図２２に示すデータ用メモリ領域１Ａにおいて、図１４を用いて説明した前記実施の形態１の変形例と同様に、複数の制御ゲート電極の間で寸法差が生じた場合、第１方向において、比較的ゲート長が小さい制御ゲート電極ＣＧＮ（図１４参照）と、比較的ゲート長が大きい制御ゲート電極ＣＧＷ（図１４参照）とが交互に複数並んで形成される。この場合、本実施の形態においてコード用メモリ領域２Ａに形成される制御ゲート電極ＣＧＣのゲート長は、制御ゲート電極ＣＧＮよりも大きく、制御ゲート電極ＣＧＷよりも小さい。
【０１７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７２】
例えば、前記実施の形態１、前記実施の形態１の変形例、前記実施の形態２および前記実施の形態３のうち、いずれか２以上の構成を組み合わせてもよい。なお、図１４に示すようにデータ用メモリの制御ゲート電極のゲート長に合わせてハロー注入の注入量を変更する場合であって、前記実施の形態３のようにコード用メモリを形成する場合には、データ用メモリでのハロー注入の条件とは異なる条件（例えば注入濃度および注入角度）でコード用メモリでのハロー注入を行うことが考えられる。
【符号の説明】
【０１７３】
ＣＧ、ＣＧＮ、ＣＧＷ    制御ゲート電極
ＧＩ    ゲート絶縁膜
ＭＣ、ＭＣＡ、ＭＣＮ、ＭＣＷ    メモリセル
ＭＧ、ＭＧＣ    メモリゲート電極
ＯＮ    ＯＮＯ膜
ＰＲ、ＰＲ１〜ＰＲ３    フォトレジスト膜
ＳＢ    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006450624.tif 000007
【図７】
0006450624.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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