(57)【特許請求の範囲】
【請求項１】
第１の不揮発性抵抗スイッチを有する第１のレベルのクロスバースイッチと、
第２の不揮発性抵抗スイッチを有する第２のレベルのクロスバースイッチと、冗長化に用いる第１の配線及び第３の不揮発性抵抗スイッチとを備え、
前記第２のレベルのクロスバースイッチの入力配線は、前記第１のレベルのクロスバースイッチの出力配線と一対一で接続され、
前記第１のレベルのクロスバースイッチの入力配線及び前記第２のレベルのクロスバースイッチの出力配線は、前記第３の不揮発性抵抗スイッチを介して前記第１の配線と接続される、再構成可能回路。
【請求項２】
前記第１のレベルのクロスバースイッチの前記入力配線及び前記第２のレベルのクロスバースイッチの前記出力配線は、第１のトランジスタのソース端子と一対一で接続され、
前記第１のトランジスタのゲート端子は、ロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第１のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子と一対一で接続され、
前記第２のトランジスタのゲート端子は、カラムアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、カラム書き込みドライバと接続され、
前記第１の配線が第３のトランジスタのソース端子と接続され、
前記第３のトランジスタのゲート端子は、冗長イネーブル信号線と接続され、前記第３のトランジスタのドレイン端子は、前記カラム書き込みドライバと接続される、請求項１に記載の再構成可能回路。
【請求項３】
２つより多い前記第１の配線を備え、
前記第１の配線は、前記第３の不揮発性抵抗スイッチを介して、前記第１のレベルのクロスバースイッチの前記入力配線及び前記第２のレベルのクロスバースイッチの前記出力配線と接続される、請求項１に記載の再構成可能回路。
【請求項４】
前記第１のレベルのクロスバースイッチの前記入力配線及び前記第２のレベルのクロスバースイッチの前記出力配線は、第１のトランジスタのソース端子と一対一で接続され、
前記第１のトランジスタのゲート端子は、ロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第１のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子と一対一で接続され、
前記第２のトランジスタのゲート端子は、カラムアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、カラム書き込みドライバと接続され、
前記第１の配線は、第３のトランジスタのソース端子と接続され、
前記第３のトランジスタのゲート端子は、冗長イネーブル信号線と一対一で接続され、前記第３のトランジスタのドレイン端子は、前記カラム書き込みドライバと接続される、請求項３に記載の再構成可能回路。
【請求項５】
前記第１の不揮発性抵抗スイッチは、前記第１のレベルのクロスバースイッチにおいて対角線的に配置され、前記第２の不揮発性抵抗スイッチは、前記第２のレベルのクロスバースイッチにおいて密に又は疎に配置される、請求項１に記載の再構成可能回路。
【請求項６】
前記第１のレベルのクロスバースイッチの前記入力配線は、第１のトランジスタのソース端子と一対一で接続され、
前記第１のトランジスタのゲート端子は、第１のロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第２のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子と一対一で接続され、
前記第２のトランジスタのゲート端子は、第２のロウアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、前記ロウ書き込みドライバと接続される、請求項５に記載の再構成可能回路。
【請求項７】
前記第１の不揮発性抵抗スイッチは、前記第１のレベルのクロスバースイッチにおいて密に又は疎に配置され、前記第２の不揮発性抵抗スイッチは、前記第２のレベルのクロスバースイッチにおいて対角線的に配置される、請求項１に記載の再構成可能回路。
【請求項８】
前記第１のレベルのクロスバースイッチの前記入力配線は、第１のトランジスタのソース端子と一対一で接続され、
前記第１のトランジスタのゲート端子は、第１のロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第２のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子と一対一で接続され、
前記第２のトランジスタのゲート端子は、第２のロウアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、前記ロウ書き込みドライバと接続される、請求項７に記載の再構成可能回路。
【請求項９】
請求項５に記載の再構成可能回路を利用する方法であって、
前記第１の不揮発性抵抗スイッチを初期状態でオンに設定しておき、
前記第２の不揮発性抵抗スイッチのうちの１つのスイッチにおいてオンに固定された欠陥が発生した場合、前記オンに固定された欠陥に対応する欠陥のある第２の不揮発性抵抗スイッチの同じ配線上に配置されている前記第１の不揮発性抵抗スイッチをオフにする、方法。
【請求項１０】
請求項７記載の再構成可能回路を利用する方法であって、
前記第２の不揮発性抵抗スイッチを初期状態でオンに設定しておき、
前記第１の不揮発性抵抗スイッチのうちの１つのスイッチにおいてオンに固定された欠陥が発生した場合、前記オンに固定された欠陥に対応する欠陥のある第１の不揮発性抵抗スイッチの同じ配線上に配置されている前記第２の不揮発性抵抗スイッチをオフにする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性抵抗スイッチを用いた再構成可能回路に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ：Integrated Circuit）は、半導体基板上に設けられたトランジスタと、トランジスタを接続するために用いる上層配線とにより構成されている。トランジスタ及び配線のパターンは、ＩＣ設計段階で決まる。トランジスタ間の内部接続は、作製後に変更することができない。
【０００３】
例えばＦＰＧＡ（Field-Programmable Gate Array）などの再構成可能回路では、動作及び内部接続情報を含む構成データをメモリに記憶している。そのため、エンドユーザの要求に従って、作製後にメモリを構成することによって、異なる論理動作及び内部接続を実現することが可能である。市販のＦＰＧＡのほとんどで、構成データを記憶するためにＳＲＡＭ（Static Random Access Memory）を用いている。
【０００４】
典型的に、ＳＲＡＭのそれぞれは６つのトランジスタによって構成され、現代のＦＰＧＡチップのそれぞれは、１０Ｍより大きいＳＲＡＭを有し、極めて大きな面積オーバヘッド及び費用の原因になる。データルーティングは、多数のＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチ（それぞれ１つのＳＲＡＭ及び１つのｎＭＯＳトランジスタによって構成される）により実現され、低論理密度、大消費電力及び大幅な遅延の原因になる。
【０００５】
ＳＲＡＭベースのＦＰＧＡの問題点を解消するために、トランジスタ層上の配線間に集積した不揮発性抵抗スイッチ（ＮＶＲＳ：Non-Volatile Resistive Switch）が、小面積オーバヘッドのために提案されている。不揮発性は、待機時消費電力ゼロにも貢献する。
【０００６】
一例として、非特許文献１及び特許文献１が示す再構成可能回路では、活性電極（Ｃｕ）及び不活性電極（Ｒｕ）間に挟んだ固体電解質より成る不揮発性抵抗原子スイッチ（ＮＶＲＡＳ：Non-Volatile Resistive Atom Switch）が、高オフ／オン抵抗比（＞１０5）を有する。そのため、ＣＭＯＳスイッチの代わりにＮＶＲＡＳを用いることによって、小面積オーバヘッド化及び高論理密度化を実現できる。また、ｎＭＯＳトランジスタより低容量のＮＶＲＡＳは、低消費電力及び高速に寄与する。ＮＶＲＡＳのオン／オフ状態は、非通電時であっても保持されるため、電源がオンになると構成データを即座にロードできる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第８８１６３１２号明細書
【特許文献２】米国特許第４８９９０６７号明細書
【特許文献３】米国特許第８８６０４６０号明細書
【特許文献４】米国特許第８８３７２４２号明細書
【非特許文献】
【０００８】
【非特許文献１】N. Banno et al., “Reliable Solid-Electrolyte Crossbar Switch for Programmable Logic Device”, Symposium on VLSI Technology, pp.115-116, (2010).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
製造の際の欠陥のあるトランジスタ及び配線を含む再構成可能回路を補修するための冗長回路構成を再構成可能回路に含ませれば、歩留まりが向上する。例えば、特許文献２及び特許文献３では、出荷前に欠陥が検出されれば、顧客に発送する前に、欠陥のある回路を冗長回路構成に置換できる。顧客は、補修されたデバイスを構成することによって、所望の論理関数を正しく実行できる。しかしながら、冗長回路構成は、欠陥がなければ無駄になり、面積、遅延及び消費電力のオーバヘッドの原因になる。
【００１０】
また、ＮＶＲＳベースのＦＰＧＡに関して、ＮＶＲＳの書き換えサイクルカウントには限界がある（特許文献１のＮＶＲＡＳは、典型的に１０００）。ＮＶＲＳの欠陥は、発送後に顧客がデバイスを構成するときに発生することがある。その理由は、保証されている書き換えサイクルカウントよりも書き換えサイクルカウントが少ないＮＶＲＳが含まれうるからである。欠陥のあるＮＶＲＳは、再構成を実行するときにオン又はオフに固定されていることがあるため、顧客は、所望の論理関数を正しく実施するようにデバイスを構成することができない。その結果、故障したデバイスはリコールされて、代替のデバイスが届けられることになり、多額の費用が発生することになる。
【００１１】
発送後に欠陥のあるＮＶＲＳを自動的に救済し、ＮＶＲＳの欠陥が発生したとしても、顧客が所望の論理関数を正しく実行可能であることを確実にすることが要望されている。メモリチップ内で通常用いられる救済方法の１つは、特許文献４で示されるように、欠陥のあるロウ／カラムＮＶＲＳを冗長ロウ／カラムＮＶＲＳで置換することである。ＮＶＲＳベースの再構成可能回路では、ＮＶＲＳを用いたクロスバースイッチが、データルーティングを実現する。この救済方法を、欠陥のあるＮＶＲＳを救済するために用いることができる。図１Ａに示す一例のように、４つの入力及び４つの出力のデータルーティングを実現するために１レベルクロスバースイッチ３０１を用い、欠陥のあるＮＶＲＳのＳ22を救済するために冗長スイッチ３０２を用いる。図１Ａの四角内には、正常なＮＶＲＳが設定され、欠陥のあるＮＶＲＳが固定されているオン・オフ状態を表す記号を示す。Ｓ22がオフに固定されているため、ＩＮ２からＯＵＴ２へのデータルーティングは実現できない。図１Ｂに示すように、冗長ＮＶＲＳのＳR2及びＳ2Rをオンにすることによって、ＩＮ２からＯＵＴ２へのデータルーティングを救済することができる。冗長スイッチ３０２によって、オフに固定されたＳ22を救済できる。しかしながら、図２Ａに示すように、オンに固定されたＮＶＲＳのＳ12に欠陥が発生すると、ＩＮ１及びＩＮ２の両方が短絡し、図２Ｂに示すように、冗長ＮＶＲＳのＳR2及びＳ2Rがオンになったとしても、このオンに固定された欠陥を救済することができない。オンに固定されたＳ12は、冗長スイッチ３０２によって救済されない。
【００１２】
本特許の目的は、ＮＶＲＳのオン及びオフに固定された欠陥をいずれも自動的に救済し、欠陥が発生したとしても、顧客が所望の論理関数を正しく実行できるようにする再構成可能回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明は、第１の不揮発性抵抗スイッチを有する第１のレベルのクロスバースイッチと、第２の不揮発性抵抗スイッチを有する第２のレベルのクロスバースイッチと、冗長化に用いる第１の配線及び第３の不揮発性抵抗スイッチとを備えるものであって、第２のレベルのクロスバースイッチの入力配線が、第１のレベルのクロスバースイッチの出力配線と一対一で接続され、第１のレベルのクロスバースイッチの入力配線及び第２のレベルのクロスバースイッチの出力配線が、複数の第３の不揮発性抵抗スイッチを通る第１の配線と接続される再構成可能回路を提供する。
【発明の効果】
【００１４】
本発明による再構成可能回路によれば、欠陥が発生したとしても、ＮＶＲＳのオン及びオフに固定された欠陥をいずれも自動的に救済し、顧客が所望の論理関数を正しく実行できるようにすることができる。
【図面の簡単な説明】
【００１５】
【図１Ａ】冗長スイッチをもつ一般的な１レベルクロスバースイッチにおいて、オフに固定されたＮＶＲＳ欠陥の発生することを示す図である。
【図１Ｂ】オフに固定されたＮＶＲＳ欠陥が冗長スイッチによって救済できることを示す図である。
【図２Ａ】冗長スイッチをもつ一般的な１レベルクロスバースイッチにおいて、オンに固定されたＮＶＲＳ欠陥の発生を示す図である。
【図２Ｂ】オフに固定されたＮＶＲＳ欠陥が冗長スイッチによって救済できないことを示す図である。
【図３】実施形態１に係るＮＶＲＳベースの再構成可能回路における冗長カラムをもつ２レベルクロスバースイッチを示す図である。
【図４Ａ】実施形態１に係る冗長カラムをもつ２レベルクロスバースイッチにおいて、オフに固定されたＮＶＲＳ欠陥が発生することを示す図である。
【図４Ｂ】実施形態１に係る冗長カラムによってオフに固定されたＮＶＲＳ欠陥を救済できることを示す図である。
【図５Ａ】実施形態１に係る冗長カラムをもつ２レベルクロスバースイッチにおおいて、オンに固定されたＮＶＲＳ欠陥が発生することについて示す図である。
【図５Ｂ】実施形態１に係る冗長カラムによって、オンに固定されたＮＶＲＳ欠陥を救済できることを示す図である。
【図６】実施形態１に係るＮＶＲＳベースの再構成可能回路の構造を示す図である。
【図７】実施形態１に係る冗長カラムをもつ２レベルクロスバースイッチにおけるＮＶＲＳの書き込み回路を示す図である。
【図８】実施形態１に係る冗長カラムをもつ２レベルクロスバースイッチに含まれるＮＶＲＳの読み出し回路を示す図である。
【図９】実施形態１に係るＮＶＲＳベースの再構成可能回路に含まれるアドレス比較部を示す図である。
【図１０】実施形態１に係るＮＶＲＳベースの再構成可能回路に含まれるプリデコーダを示す図である。
【図１１】実施形態１に係るＮＶＲＳベースの再構成可能回路に含まれる制御部を示す図である。
【図１２】実施形態１において、オフに固定されたＮＶＲＳ欠陥が発生した場合のＮＶＲＳベースの再構成可能回路の構成のフローチャートを示す図である。
【図１３】実施形態１において、オンに固定されたＮＶＲＳ欠陥が発生した場合のＮＶＲＳベースの再構成可能回路の構成のフローチャートを示す図である。
【図１４】実施形態２に係るＮＶＲＳベースの再構成可能回路における複数の冗長カラムをもつ２レベルクロスバースイッチを示す図である。
【図１５】実施形態２に係るＮＶＲＳベースの再構成可能回路の構造を示す図である。
【図１６】実施形態２に係るＮＶＲＳベースの再構成可能回路におけるプリデコーダを示す図である。
【図１７】実施形態２に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおけるＮＶＲＳの書き込み回路を示す図である。
【図１８】実施形態２に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおけるＮＶＲＳの読み出し回路を示す図である。
【図１９Ａ】実施形態２に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおいて、複数のオフに固定されたＮＶＲＳ欠陥が発生することを示す図である。
【図１９Ｂ】実施形態２に係る冗長カラムによって、オフに固定されたＮＶＲＳ欠陥を救済できることを示す図である。
【図２０Ａ】実施形態２に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおいて、オンに固定されたＮＶＲＳ欠陥が発生することを示す図である。
【図２０Ｂ】実施形態２に係る冗長カラムによって、オンに固定されたＮＶＲＳ欠陥を救済できることを示す図である。
【図２１Ａ】実施形態３に係るＮＶＲＳベースの再構成可能回路における２レベルクロスバースイッチを示す図である。
【図２１Ｂ】実施形態３に係るＮＶＲＳベースの再構成可能回路における２レベルクロスバースイッチを示す図である。
【図２１Ｃ】実施形態３に係るＮＶＲＳベースの再構成可能回路における２レベルクロスバースイッチを示す図である。
【図２１Ｄ】実施形態３に係るＮＶＲＳベースの再構成可能回路における２レベルクロスバースイッチを示す図である。
【図２２】実施形態３に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおけるＮＶＲＳの書き込み回路を示す図である。
【図２３】実施形態３に係る複数の冗長カラムをもつ２レベルクロスバースイッチにおけるＮＶＲＳの読み出し回路を示す図である。
【図２４Ａ】１つのＮＶＲＳを用いた不揮発性スイッチセルを示す図である。
【図２４Ｂ】１つのトランジスタと２つのＮＶＲＳとを用いた不揮発性スイッチセルを示す図である。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
本発明の第１の実施形態について説明する。図３は、ＮＶＲＳ（Non-Volatile Resistive Switch）ベースの再構成可能回路における冗長カラムをもつ２レベルクロスバースイッチを示す。４×４のクロスバースイッチを一例として用いる。第１及び第２の配線は、第１の方向に配置される。一方、第３の配線及び第４の配線は、第１の方向と交差する第２の方向に配置される。入力ＩＮ０、ＩＮ１、ＩＮ２及びＩＮ３は、第１の配線と一対一で接続する。出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３は、第２の配線と一対一で接続する。ＮＶＲＳベースの再構成可能回路は、第１のレベルのクロスバースイッチ１０、第２のレベルのクロスバースイッチ１１及び冗長カラム１２を備える。第１のレベルのクロスバースイッチ１０において、第１の配線が通る第１のＮＶＲＳは、第３の配線と接続される。第２のレベルのクロスバースイッチ１１において、第２の配線が通る第２のＮＶＲＳは、第３の配線と接続される。冗長カラム１２において、第４の配線が通る第３のＮＶＲＳが、第１及び第２の配線と接続される。２レベルクロスバースイッチ内に欠陥のあるＮＶＲＳがなければ、冗長カラム内の第３のＮＶＲＳはオフに保たれる。図３は、１種類の２レベルクロスバースイッチのみを示している。本発明には、他の種類の２レベルクロスバースイッチを使用できる。例えば、第１のＮＶＲＳ及び第２のＮＶＲＳはいずれも、疎に配列されてよい。
【００１７】
図４Ａ及び４Ｂは、実施形態１に係る再構成可能回路におけるオフに固定されたＮＶＲＳ欠陥の救済を示す。図４Ａの四角には、正常なＮＶＲＳが設定され、欠陥のあるＮＶＲＳが固定されているオン及びオフ状態を表す記号を示す。図４Ａに示すように、経路ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２のルーティングを実行するためには、ＮＶＲＳのＳ11、Ｓ22、Ｓ51及びＳ62がオンにすべきである。しかしながら、ＮＶＲＳのＳ62をオンにすることができないことから（オフに固定されている欠陥）、経路ＩＮ２からＯＵＴ２のルーティングをうまく実行できない。オフに固定されたＳ62を救済するために、欠陥のあるカラムＶＬ２を冗長カラム１２に置換する。図４Ｂに示すように、冗長カラム１２では、ＮＶＲＳのＲS2及びＲS6がオンになる。その結果、経路ＩＮ２からＯＵＴ２へのルーティングが救済される。
【００１８】
図５Ａ及び５Ｂは、実施形態１に係る再構成可能回路におけるオンに固定されたＮＶＲＳ欠陥の救済を示す。図５Ａに示すように、経路ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２へのルーティングを実行するためには、ＮＶＲＳのＳ11、Ｓ22、Ｓ51及びＳ62はオンにすべきである。しかしながら、ＮＶＲＳのＳ52をオフにすることができないので（オンに固定されている欠陥）、ＩＮ１とＩＮ２とが衝突することになる。その結果、経路ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２への両方のルーティングをうまく実行することができない。オンに固定されたＳ52を救済するためには、欠陥のあるカラムＶＬ２を冗長カラム１２に置換する。図５Ｂに示すように、冗長カラム１２においてＮＶＲＳのＲS2及びＲS6がオンになり、欠陥のあるカラムＶＬ２においてＳ22及びＳ62がオフになる。その結果、経路ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２への両方のルーティングが救済される。
【００１９】
図６は、実施形態１に係る再構成可能回路の構造を示す。再構成可能回路は、制御部２１、プログラマブル論理セルアレイ（ＰＬＣＡ：Programmable Logic Cell Array）２２、ロウ書き込みドライバ２３、カラム書き込みドライバ２４、ロウアドレスデコーダ３３、カラムアドレスデコーダ３４、センスアンプ（ＳＡ：Sense Amplifier）２５、不揮発性メモリ２６、アドレス比較部（ＣＭＰ：Comparator）２７、プリデコーダ２８、専用入出力（ＳＰＩＯ：Special-Purpose Input/Output）及び汎用入出力（ＧＰＩＯ：General-Purpose Input/Output）を備える。ＰＬＣＡ２２では、図３に示す２レベルクロスバースイッチを用いて、多くの論理ブロックが互いに接続される。ＳＰＩＯを介して入力される外部からの構成データに従って、任意の論理関数を実行することができる。制御部２１は、外部から構成データ及びロウ／カラムアドレスを受信し、ＮＶＲＳの書き込み及び読み出し動作を制御し、ＮＶＲＳの実構成結果を構成データと比較することによって欠陥のあるカラムアドレスを検出する。ロウアドレスデコーダ３３及びカラムアドレスデコーダ３４は、制御部２１からアドレスを受信し、書き込み又は読み出し対象のＮＶＲＳを選択する。ロウ書き込みドライバ２３及びカラム書き込みドライバ２４は、選択されたＮＶＲＳをオン／オフにするために、設定／再設定電圧を生成する。ＳＡ２５は、選択されたＮＶＲＳの状態を読み出す。不揮発性メモリ２６は、制御部２１により検出された欠陥のあるカラムアドレスを記憶する。ＮＶＲＳの欠陥が発生していれば、制御部２１は、ＣＭＰ２７に対して、カラムアドレスと不揮発性メモリ２６が記憶した欠陥のあるカラムアドレスとを比較できるようにする。同じであれば、冗長カラムのイネーブル信号ＨＩＴが、「ＨＩＧＨ」に活性化される。プリデコーダ２８は、カラムアドレスデコーダ３４にカラムアドレスが入ることを妨げ、冗長カラム１２を動作可能にする。その結果、冗長カラム１２のＮＶＲＳは、欠陥のあるカラム内のＮＶＲＳの代わりに構成される。冗長カラムのイネーブル信号ＨＩＴは、冗長イネーブル信号に相当する。ＨＩＴが伝送される線のことを冗長イネーブル信号線とも呼ぶ。
【００２０】
図７は、実施形態１に係るＮＶＲＳベースの再構成可能回路のＮＶＲＳの書き込み回路を示す。第１及び第２の配線は、第１のトランジスタと一対一で接続される。ロウアドレスデコーダ３３は、第１のトランジスタを制御して、ロウ書き込みドライバＰＶXに接続される第１及び第２の配線のうちの１つを選択する。第３の配線は、第２のトランジスタと一対一で接続される。カラムアドレスデコーダ３４は、第２のトランジスタを制御して、カラム書き込みドライバＰＶYに接続される第３の配線のうちの１つを選択する。第４の配線は、冗長カラム１２のイネーブル信号ＨＩＴにより制御される第３のトランジスタを介して、カラム書き込みドライバＰＶYに接続される。一例として、Ｓ51への書き込み方法を説明する。ロウアドレスＸ＝５及びカラムアドレスＹ＝１に設定すると、ＰＶX及びＰＶYがＮＶＲＳのＳ51と接続される。Ｓ51がＮＶＲＡＳである場合、ＰＶXが活性電極（Ｃｕ）と接続され、ＰＶYが不活性電極（Ｒｕ）と接続される。Ｓ51を「オン」状態として構成する場合、ＰＶXが高電圧を供給し、ＰＶYが低電圧を供給すべきである。言い換えると、正電圧がＳ51に印加される。一方、Ｓ51を「オフ」状態として構成する場合、ＰＶXが低電圧を供給し、ＰＶＹが高電圧を供給するべきである。言い換えると、負電圧がＳ51に印加される。
【００２１】
図８は、実施形態１によるＮＶＲＳベースの再構成可能回路のＮＶＲＳの読み出し回路を示す。ターゲットであるＮＶＲＳに比較的小さい正電圧を印加することを原則とし、ＳＡ２５を用いて、ターゲットであるＮＶＲＳを通る電流の流れを検出してそのＮＶＲＳの状態を読み出す。図７とは異なり、第１及び第２の配線は第１のトランジスタを介して接地線ＧＮＤと接続され、第３の配線及び第４の配線はそれぞれ第２のトランジスタ及び第３のトランジスタを介してＳＡ２５と接続される。一例として、Ｓ51の状態を読み出す方法について説明する。ロウアドレスＸ＝５及びカラムアドレスＹ＝１に設定すると、Ｓ51はＳＡ２５及びＧＮＤと接続される。ＳＡ２５は、Ｓ51に印加される電圧（典型的に１Ｖより小さい）を一定とし、Ｓ51を通る電流の流れを検出する。Ｓ51の状態は、電流の流れが大きければオンであり、電流の流れがほとんどなければオフである。
【００２２】
図９は、実施形態１に係るＮＶＲＳベースの再構成可能回路のＣＭＰを示す。ＣＭＰ２７は、欠陥のあるカラムアドレスＹＤＡｄｄのそれぞれのビットをカラムアドレスＹＡｄｄのそれぞれのビットと比較する４つのＸＮＯＲゲートと、イネーブルビットＥＮ及びこれら４つのＸＮＯＲゲートからの４出力信号を受信する５入力ＡＮＤゲートとを含む。欠陥のあるカラムアドレスＹＤＡｄｄのビットがカラムアドレスＹＡｄｄのビットと全て一致し、かつ、イネーブルビットＥＮが“ＨＩＧＨ”の場合、ＨＩＴは「ＨＩＧＨ」に活性化される。
【００２３】
図１０は、実施形態１に係るＮＶＲＳベースの再構成可能回路のプリデコーダを示す。プリデコーダ２８は、４ＡＮＤゲートとＮＯＴゲートとによって構成される。ＨＩＴが「ＨＩＧＨ」に活性化されると、プリデコードされたカラムアドレスのビットＹＡｄｄｐｒ0からＹＡｄｄｐｒ3の出力は「ＬＯＷ」になる。それに対し、ＨＩＴが「ＬＯＷ」であると、プリデコードされたカラムアドレスのビットＹＡｄｄｐｒ0からＹＡｄｄｐｒ3の出力は、カラムアドレスのビットＹＡｄｄ0からＹＡｄｄ3の出力に等しい。
【００２４】
図１１は、実施形態１に係るＮＶＲＳベースの再構成可能回路の制御部を示す。制御部２１は、外部Ｉ／Ｆ回路４１、機能部（ＦＵ：Function Unit）４２、メモリ４３、アドレスバッファ４４、データバッファ４５及び内部バス４６を備える。外部Ｉ／Ｆ回路４１は、ＳＰＩＯの入力／出力データ転送を制御する。ＦＵ４２は、ＮＶＲＳの書き込み／読み出し動作を制御して、メモリ４３に記憶されたプログラムに従って欠陥のあるＮＶＲＳを検出するために用いられる。アドレスバッファ４４は、外部からのアドレスを記憶する。データバッファ４５が、外部からの構成データ及びＰＬＣＡ２２から読み出された構成結果を記憶する。
【００２５】
図１２は、実施形態１において、オフに固定されたＮＶＲＳ欠陥が発生した場合のＮＶＲＳベースの再構成可能回路の構成のフローチャートを示す。初期状態は、ＮＶＲＳベースの再構成可能回路が論理回路Ａを実行するようにプログラムされており、かつ、ＮＶＲＳ欠陥が発生していないものと仮定する。ＮＶＲＳベースの再構成可能回路を再プログラムして別の論理回路Ｂを実行することを目的とする。第１のステップ１０１では、出荷前に最初から「オフ」状態に設定されている冗長カラム内のＮＶＲＳを除いて、全てのＮＶＲＳを再設定する（オフにする）。第２のステップ１０２では、回路Ｂの構成データに従って、ＮＶＲＳベースの再構成可能回路を構成する。第３のステップでは、図７で示すように読み出し回路を用いてＮＶＲＳの状態を読み出すことによって、実構成結果を得る（ステップ１０３及び１０４）。第４のステップ１０５では、実構成結果を構成データと比較する。ステップ１０６において、それらが一致していれば、ＮＶＲＳベースの再構成可能回路において回路Ｂが正常に実行される。それに対し、オフに固定されたＮＶＲＳ欠陥が発生していれば、対応する欠陥のあるカラムが冗長カラムで置換される（ステップ１０７）。図４に示すように、該置換のためにＮＶＲＳのＳ22をオフにする必要はない。そして、第２のステップ１０２の冗長カラムを構成する処理にループバックする。その結果、欠陥のあるカラムは、自動的に冗長カラムで置き換えられる。
【００２６】
図１３は、実施形態１において、オンに固定されたＮＶＲＳ欠陥が発生した場合のＮＶＲＳベースの再構成可能回路の構成のフローチャートを示す。図１２とは異なり、オンに固定されたＮＶＲＳ欠陥が発生している場合、第１のステップ１０１に戻ってループして処理をする（全てのＮＶＲＳを再設定する）。図５に示すように、欠陥のあるカラムＶＬ２を冗長カラムＶＬＲで置き換えるためには、Ｓ22及びＳ62をオフにする必要がある。そうでないと、置換を行ったとしても、ＩＮ１とＩＮ２との衝突が発生する。
【００２７】
（第２の実施形態）
次に、本発明の第２の実施形態を示す。本実施形態は、実施形態２に係るＮＶＲＳベースの再構成可能回路における、複数の冗長カラムを伴う２レベルクロスバースイッチを開示する。１つよりも多い欠陥カラムを救済できる。
【００２８】
図１４は、ＮＶＲＳベースの再構成可能回路に複数の冗長カラムを含む２レベルクロスバースイッチを示す。一例として、４×４のクロスバースイッチを用いる。第１及び第２の配線は、第１の方向に配置される。一方、第３及び第４の配線は、第１の方向と交差する第２の方向に配置される。入力ＩＮ０、ＩＮ１、ＩＮ２及びＩＮ３は、第１の配線と一対一で接続される。出力ＯＵＴ０、ＯＵＴ１、ＯＵＴ２及びＯＵＴ３は、第２の配線と一対一で接続される。ＮＶＲＳベースの再構成可能回路は、第１のレベルのクロスバースイッチ１０、第２のレベルのクロスバースイッチ１１及び冗長カラム１３を備える。第１のレベルのクロスバースイッチ１０において、第１の配線が通る第１のＮＶＲＳは、第３の配線と接続される。第２のレベルのクロスバースイッチ１１において、第２の配線が通る第２のＮＶＲＳは、第３の配線と接続される。冗長カラム１３において、第４の配線が通る第３のＮＶＲＳは、第１及び第２の配線と接続される。２レベルクロスバースイッチにおいて欠陥のあるＮＶＲＳがなければ、冗長カラム１３における第３のＮＶＲＳはオフに保たれる。図１４は、１種類の２レベルクロスバースイッチのみ示している。本発明は、他の種類の２レベルクロスバースイッチを使用可能である。例えば、第１のＮＶＲＳ及び第２のＮＶＲＳの両方を疎に配置してもよい。
【００２９】
図１５は、実施形態２に係る再構成可能回路の構造を示す。実施形態２に係る再構成可能回路と、実施形態１による再構成可能回路との違いとなる部分を以下に示す。一例として、４つの冗長カラム１３を用いてその違いを説明する。最大４つの欠陥のあるカラムのアドレスを記憶するために４つの不揮発性メモリ２６を用いる。最大４つの欠陥のあるカラムのアドレスと制御部２１からのあるカラムアドレスとを照合し、ＨＩＴ0〜ＨＩＴ3を生成してＰＬＣＡ２２で対応する４つの冗長カラム１３を制御するために、４つのＣＭＰ２７を用いる。
【００３０】
図１６に示すプリデコーダは、実施形態１による再構成可能回路の図１０に示すものと異なる。実施形態２によるプリデコーダ３８は、４ＡＮＤゲートとＮＯＲゲートとによって構成される。ＨＩＴ0〜ＨＩＴ3のうちの少なくとも１つが「ＨＩＧＨ」に活性化されると、プリデコードされたカラムアドレスのビットＹＡｄｄｐｒ0〜ＹＡｄｄｐｒ3の出力は「ＬＯＷ」になる。それに対し、ＨＩＴ0〜ＨＩＴ3の全てが「ＬＯＷ」であると、プリデコードされたカラムアドレスのビットＹＡｄｄｐｒ0〜ＹＡｄｄｐｒ3の出力は、入力であるカラムアドレスのビットＹＡｄｄ0〜ＹＡｄｄ3に等しい。
【００３１】
図１７及び図１８は、それぞれ、実施形態２に係るＮＶＲＳベースの再構成可能回路におけるＮＶＲＳのための書き込み回路及び読み出し回路を示す。冗長カラム１３の第３のトランジスタを制御するためにＨＩＴ0〜ＨＩＴ４を用いることが、実施形態１に係る書き込み回路及び読み出し回路とは異なる。例えば、カラムＶＬ１に欠陥があり、そのアドレスＹ＝１を図１５に示す不揮発性メモリＭ０が記憶していれば、制御部２１がカラムアドレスＹ＝１を送信したときに、ＨＩＴ0が「ＨＩＧＨ」に活性化されて、欠陥のあるカラムＶＬ１の代わりに、冗長カラムＶＬＲ０が書き込まれる、又は読み出される。
【００３２】
図１９Ａ及び１９Ｂは、実施形態２に係る再構成可能回路における複数のオフに固定されたＮＶＲＳ欠陥の救済を示す。図１９Ａに示すように、経路ＩＮ０からＯＵＴ０、ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２のルーティングを実行するためには、ＮＶＲＳのＳ00、Ｓ11、Ｓ22、Ｓ40、Ｓ51及びＳ62はオンにされる。しかしながら、ＮＶＲＳのＳ40及びＳ62をオンにさせることができないことから（オフに固定されている欠陥）、経路ＩＮ０からＯＵＴ０及びＩＮ２からＯＵＴ２のルーティングをうまく実行することができない。オフに固定されたＳ40及びＳ62を救済するために、欠陥のあるカラムＶＬ０及びＶＬ２のそれぞれを冗長カラムＶＬＲ０及びＶＬＲ１で置換する。図１９Ｂに示すように、冗長カラムＶＬＲ０及びＶＬＲ１におけるＮＶＲＳのＲ00、Ｒ40、Ｒ21及びＲ61をオンにする。その結果、経路ＩＮ０からＯＵＴ０及びＩＮ２からＯＵＴ２のルーティングが救済される。
【００３３】
図２０Ａ及び２０Ｂは、実施形態２に係る再構成可能回路における複数のオンに固定されたＮＶＲＳ欠陥の救済を示す。図２０Ａに示すように、経路ＩＮ０からＯＵＴ０、ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２のルーティングを実行するために、ＮＶＲＳのＳ00、Ｓ11、Ｓ22、Ｓ40、Ｓ51及びＳ62をオンにする。しかしながら、ＮＶＲＳのＳ41及びＳ52をオフにさせることができず（オンに固定されている欠陥）、結果としてＩＮ０、ＩＮ１及びＩＮ２が衝突する。その結果、経路ＩＮ０からＯＵＴ０、ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２のルーティングの全てをうまく実行することができない。オンに固定されたＳ41及びＳ52を救済するために、欠陥のあるカラムＶＬ１及びＶＬ２のそれぞれを冗長カラムＶＬＲ０及びＶＬＲ１で置換する。図２０Ｂに示すように、冗長カラムＶＬＲ０及びＶＬＲ１におけるＮＶＲＳのＲ10、Ｒ50、Ｒ21及びＲ61をオンにし、欠陥のあるカラムＶＬ１及びＶＬ２におけるＳ11、Ｓ51、Ｓ22及びＳ62をオフにする。その結果、経路ＩＮ０からＯＵＴ０、ＩＮ１からＯＵＴ１及びＩＮ２からＯＵＴ２の全てのルーティングが救済される。
【００３４】
（第３の実施形態）
次に、本発明に係る第３の実施形態について示す。本実施形態では、低電力で書き込み信頼性の高いＮＶＲＳベースの再構成可能回路を開示する。
【００３５】
本実施形態は、特殊な２レベルクロスバースイッチに焦点を当てており、第１又は第２のレベルのクロスバースイッチの対角線的にＮＶＲＳを配置する。図２１Ａから２１Ｄにいくつかの例を示す。図２１Ａ及び２１Ｂに示すように、第１のレベルのクロスバースイッチ１０、１４のそれぞれにおいて対角線的に配置したＮＶＲＳが、第２のレベルのクロスバースイッチ１１と接続する入力ＩＮ０〜ＩＮ３を制御するために用いられる。第２のレベルのクロスバースイッチ１１は、様々な経路のルーティングを実行するように再構成できる。図２１Ｃ及び２１Ｄに示すように、第１のレベルのクロスバースイッチ１５は、様々な経路のルーティングを実行するように再構成することができる。第２のレベルのクロスバースイッチ１６、１７のそれぞれにおいて対角線的に配置したＮＶＲＳが、出力ＯＵＴ０からＯＵＴ３を制御するために用いられる。対角線的に配置したＮＶＲＳは、２レベルクロスバースイッチを動作可能にするために用いられ、出荷に先立ってオンにされる。「オン」に固定されたＮＶＲＳ欠陥が第２（第１）のレベルのクロスバースイッチで発生するときのみ、第１（第２）のレベルのクロスバースイッチにおける対角線的に配置したＮＶＲＳをオフにすることによって、対角線的に配置したＮＶＲＳの信頼性が高くなる。
【００３６】
図２２及び２３は、それぞれ、実施形態３に係る複数の冗長カラムを伴う２レベルクロスバースイッチにおけるＮＶＲＳの書き込み回路及び読み出し回路を示す。図２１Ａに示す２レベルクロスバースイッチは、実施形態２に係る書き込み回路及び読み出し回路と、実施形態３に係る書き込み回路及び読み出し回路との違いを示す一例である。第１及び第２のレベルのロウアドレスデコーダ３３−１、３３−２のそれぞれを、第１及び第２のレベルのクロスバースイッチ１０、１１に用いる。第１のスイッチは、電源ＶＤＤと第１のロウアドレスデコーダ３３−１との間に接続される。第２のスイッチは、接地線ＧＮＤと第１のロウアドレスデコーダ３３−１との間に接続される。第１及び第２のスイッチをオフにすると、第１のロウアドレスデコーダ３３−１が完全に電力を失う。一方、第１及び第２のスイッチをオンにすると、第１のロウアドレスデコーダ３３−１が電力を受ける。図２１Ｃ又は２１Ｄに示す２レベルクロスバースイッチを用いると、第１及び第２のスイッチは、第１のロウアドレスデコーダ３３−１に代わって、第２のロウアドレスデコーダ３３−２によって提供される。パワーゲーティング技術が、第１のレベルのロウアドレスデコーダに導入される。第２のレベルのクロスバースイッチにおいてオンに固定されたＮＶＲＳ欠陥が発生するまでは、Ｓｌｅｅｐ信号は「ＨＩＧＨ」に活性化されず、低消費電力につながる。
【００３７】
本発明において、実施形態１から３でＮＶＲＳを示すために用いた円形記号は、ＮＶＲＳより成る全ての種類のスイッチセルを含みうる。例えば、図２４Ａに示す１つのＮＶＲＳのＲ１より成るスイッチセルだけでなく、図２４Ｂに示す２つのＮＶＲＳのＲ１、Ｒ２及び１つのトランジスタより成るスイッチセルもまた、本発明に含まれる。実施形態１から３の各ＮＶＲＳのオン／オフ抵抗比は１０4を超える。実施形態１から３の各ＮＶＲＳは、金属酸化物の抵抗変化デバイス又は固体電解質の抵抗変化デバイスを備える。半導体デバイスは、実施形態１から３に係る再構成可能回路を備えうる。
【００３８】
本発明の再構成可能回路は、携帯電話、ＩｏＴ（Internet of Things）デバイスなどに用いることができる。
【００３９】
本発明は上記実施形態に限定されるものではないが、この発明の範囲及び趣旨から逸脱することなく、変形及び変更されてよいということが明白である。
【００４０】
（更なる実施形態１）
第１の不揮発性抵抗スイッチを有する第１のレベルのクロスバースイッチと、
第２の不揮発性抵抗スイッチを有する第２のレベルのクロスバースイッチと、
冗長化に用いる第１の配線及び第３の不揮発性抵抗スイッチとを備え、
前記第２のレベルのクロスバースイッチの入力配線は、前記第１のレベルのクロスバースイッチの出力配線と一対一で接続され、
前記第１のレベルのクロスバースイッチの入力配線及び前記第２のレベルのクロスバースイッチの出力配線は、複数の前記第３の不揮発性抵抗スイッチを介して前記第１の配線と接続される、再構成可能回路。
【００４１】
（更なる実施形態２）
前記第３の不揮発性抵抗スイッチは、前記第１の配線上を満たすように配置される、更なる実施形態１記載の再構成可能回路。
【００４２】
（更なる実施形態３）
２つより多い前記第１の配線を備え、
前記第１の配線は、前記第３の不揮発性抵抗スイッチを介して前記第１のレベルのクロスバースイッチの前記入力配線及び前記第２のレベルのクロスバースイッチの前記出力配線と接続される、更なる実施形態１記載の再構成可能回路。
【００４３】
（更なる実施形態４）
前記第３の不揮発性抵抗スイッチは、前記第１の配線上を満たすように配置される、更なる実施形態３記載の再構成可能回路。
【００４４】
（更なる実施形態５）
前記第１の不揮発性抵抗スイッチは、前記第１のレベルのクロスバースイッチ内の対角線的に配置され、前記第２の不揮発性抵抗スイッチは、前記第２のレベルのクロスバースイッチにおいて密に又は疎に配置される、更なる実施形態１記載の再構成可能回路。
【００４５】
（更なる実施形態６）
前記第１のレベルのクロスバースイッチの前記入力配線は、第１のトランジスタのソース端子と一対一に接続され、
前記第１のトランジスタのゲート端子は、第１のロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第２のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子と一対一で接続され、
前記第２のトランジスタのゲート端子は、第２のロウアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、前記ロウ書き込みドライバと接続される、更なる実施形態５記載の再構成可能回路。
【００４６】
（更なる実施形態７）
第１のスイッチは、電源と前記第１のロウアドレスデコーダとの間に接続され、第２のスイッチは、接地線と前記第１のロウアドレスデコーダとの間に接続され、
前記第１のスイッチ及び前記第２のスイッチをオフにすると、前記第１のロウアドレスデコーダが完全に電力を失い、前記第１のスイッチ及び前記第２のスイッチをオンにすると、前記第１のロウアドレスデコーダが電力を受ける、更なる実施形態６記載の再構成可能回路。
【００４７】
（更なる実施形態８）
前記第１の不揮発性抵抗スイッチは、前記第１のレベルのクロスバースイッチにおいて密に又は疎に配置され、前記第２の不揮発性抵抗スイッチは、前記第２のレベルのクロスバースイッチにおいて対角線的に配置される、更なる実施形態１記載の再構成可能回路。
【００４８】
（更なる実施形態９）
前記第１のレベルのクロスバースイッチの前記入力配線は、第１のトランジスタのソース端子と一対一で接続され、
前記第１のトランジスタのゲート端子は、第１のロウアドレスデコーダと接続され、前記第１のトランジスタのドレイン端子は、ロウ書き込みドライバと接続され、
前記第２のレベルのクロスバースイッチの前記出力配線は、第２のトランジスタのソース端子に一対一で接続され、
前記第２のトランジスタのゲート端子は、第２のロウアドレスデコーダと接続され、前記第２のトランジスタのドレイン端子は、前記ロウ書き込みドライバと接続される、更なる実施形態８記載の再構成可能回路。
【００４９】
（更なる実施形態１０）
第１のスイッチを電源と前記第２のロウアドレスデコーダとの間に接続し、第２のスイッチを接地線と前記第２のロウアドレスデコーダとの間に接続し、
前記第１のスイッチ及び第２のスイッチをオフにすると、前記第２のロウアドレスデコーダが完全に電力を失い、前記第１のスイッチ及び第２のスイッチをオンにすると、前記第２のロウアドレスデコーダが電力を受信する、更なる実施形態９記載の再構成可能回路。
【００５０】
（更なる実施形態１１）
前記第１の不揮発性抵抗スイッチ、第２の不揮発性抵抗スイッチ及び第３の不揮発性抵抗スイッチのそれぞれのオン／オフ抵抗比が、１０4を超える、更なる実施形態１から１０のいずれか１つに記載の再構成可能回路。
【００５１】
（更なる実施形態１２）
前記第１の不揮発性抵抗スイッチ、第２の不揮発性抵抗スイッチ及び第３の不揮発性抵抗スイッチのそれぞれが、金属酸化物の抵抗変化デバイス又は固体電解質の抵抗変化デバイスを備える、更なる実施形態１から１０のいずれか１つに記載の再構成可能回路。
【００５２】
（更なる実施形態１３）
更なる実施形態１から１２のいずれか１つに記載の再構成可能回路を備える、半導体デバイス。
【００５３】
（更なる実施形態１４）
更なる実施形態９記載の再構成可能回路を利用する方法であって、
前記第２の不揮発性抵抗スイッチのうちの１つのスイッチにおいて、オンに固定された欠陥が発生した場合、前記第１のスイッチ及び第２のスイッチがオンにされる、方法。
【００５４】
（更なる実施形態１５）
更なる実施形態１０記載の再構成可能回路を利用する方法であって、
前記第１の不揮発性抵抗スイッチのうちの１つのスイッチにおいて、オンに固定された欠陥が発生した場合、前記第１のスイッチ及び第２のスイッチがオンにされる、方法。
【図１Ａ】
0006555359.tif 000002
【図１Ｂ】
0006555359.tif 000003
【図２Ａ】
0006555359.tif 000004
【図２Ｂ】
0006555359.tif 000005
【図３】
0006555359.tif 000006
【図４Ａ】
0006555359.tif 000007
【図４Ｂ】
0006555359.tif 000008
【図５Ａ】
0006555359.tif 000009
【図５Ｂ】
0006555359.tif 000010
【図６】
0006555359.tif 000011
【図７】
0006555359.tif 000012
【図８】
0006555359.tif 000013
【図９】
0006555359.tif 000014
【図１０】
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【図１１】
0006555359.tif 000016
【図１２】
0006555359.tif 000017
【図１３】
0006555359.tif 000018
【図１４】
0006555359.tif 000019
【図１５】
0006555359.tif 000020
【図１６】
0006555359.tif 000021
【図１７】
0006555359.tif 000022
【図１８】
0006555359.tif 000023
【図１９Ａ】
0006555359.tif 000024
【図１９Ｂ】
0006555359.tif 000025
【図２０Ａ】
0006555359.tif 000026
【図２０Ｂ】
0006555359.tif 000027
【図２１Ａ】
0006555359.tif 000028
【図２１Ｂ】
0006555359.tif 000029
【図２１Ｃ】
0006555359.tif 000030
【図２１Ｄ】
0006555359.tif 000031
【図２２】
0006555359.tif 000032
【図２３】
0006555359.tif 000033
【図２４Ａ】
0006555359.tif 000034
【図２４Ｂ】
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