(57)【特許請求の範囲】
【請求項１】
制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子をオン・オフ駆動する駆動回路であって、
直列に接続された第１の半導体スイッチ素子と第２の半導体スイッチ素子とを備えて電源端子と接地端子との間に設けられ、前記第１の半導体スイッチ素子と前記第２の半導体スイッチ素子との直列接続点を前記電力素子の制御電極に接続した第１の直列回路と、
負の温度特性を有する半導体素子を間にして直列に接続された第３の半導体スイッチ素子と第４の半導体スイッチ素子とを備え、前記電源端子と前記接地端子との間に設けられると共に、接地端子側に設けられた前記第４の半導体スイッチ素子と前記半導体素子との直列接続点を前記電力素子の第２の主電極に接続した第２の直列回路と、
制御信号に応じて前記第１〜第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
を具備したことを特徴とする電力素子の駆動回路。
【請求項２】
前記負の温度特性を有する半導体素子は、温度の上昇に伴って順方向電圧が低下するダイオードであって、
前記第２の直列回路は、前記電力素子の動作電圧閾値の変化に合わせて前記第３の半導体スイッチ素子のオフ時に前記電力素子の第２の主電極に加える電圧を変化させるものである請求項１に記載の電力素子の駆動回路。
【請求項３】
前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、
前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるものである請求項１に記載の電力素子の駆動回路。
【請求項４】
前記制御回路は、前記電力素子を強制的にオフさせるときには、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
【請求項５】
前記制御回路は、前記電力素子を強制的にオフさせるときには、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるものである請求項１に記載の電力素子の駆動回路。
【請求項６】
前記電力素子は、前記制御電極をゲート、前記第１の主電極をコレクタ、および前記第２の主電極をエミッタとするＩＧＢＴであって、
前記第１〜第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
【請求項７】
前記電力素子は、前記制御電極をゲート、前記第１の主電極をソース、および前記第２の主電極をドレインとするＮ型のパワーＭＯＳ-ＦＥＴであって、
前記第１〜第４の半導体スイッチ素子のそれぞれは、前記制御回路から各ゲートに印加される電圧に応じてオン・オフするＭＯＳ-ＦＥＴである請求項１に記載の電力素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ等の電力素子をオン・オフ駆動する駆動回路に係り、特に温度依存性を有する電力素子の動作電圧閾値の影響を受けることなく前記電力素子の電力変換効率の向上を図ることのできる簡易な構成の電力素子の駆動回路に関する。
【背景技術】
【０００２】
図６は、ＩＧＢＴ等からなる電力素子２をオン・オフ駆動する従来の駆動回路１の一例を示す概略構成である。この駆動回路１は、ＩＧＢＴ（電力素子）２のゲートに印加する駆動信号をオン・オフし、該ＩＧＢＴ２のコレクタ・エミッタ間に流れる主電流を制御する役割を担う。このＩＧＢＴ２のオン・オフにより、主電源３とＩＧＢＴ２との間に接続された負荷（ＲＬ）に対する供給電流Ｉｃが制御される。【０００３】
概略的には駆動回路１は、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に設けられた第１の半導体スイッチ素子Ｑ１と第２の半導体スイッチ素子Ｑ２とを備える。更に駆動回路１は、直列に接続されて電源４の電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に設けられた第３の半導体スイッチ素子Ｑ３と第４の半導体スイッチ素子Ｑ４とを備える。第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、その直列接続点（ノードＰ１）をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに接続したものである。また第３および第４の半導体スイッチ素子Ｑ３,Ｑ４は、その直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続したものである。【０００４】
これらの第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなり、制御回路５の制御の下で互いに関連してオン・オフされることでＩＧＢＴ２をオン・オフ駆動するスイッチ・マトリックス回路を構成する。尚、制御回路５は、外部から与えられる制御信号ＳＧに応じて第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれを、互いに関連させてオン・オフさせてＩＧＢＴ２のオン・オフを制御する。【０００５】
図７は、制御信号ＳＧに応じた駆動回路１の各部の状態変化と、ＩＧＢＴ２の電圧変化を表す動作タイミングを示している。尚、図７においてＶ(Ｐ１)はノードＰ１の電圧変化、Ｖ(Ｅ)はＩＧＢＴ２のエミッタ（ノードＰ２）の電圧変化、Ｖ(Ｇ)はＩＧＢＴ２のゲートの電圧変化、そしてＶgeはＩＧＢＴ２のゲート・エミッタ間電圧の変化をそれぞれ示している。【０００６】
図７に示すように駆動回路１は、制御信号ＳＧに応じてＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeを正バイアスまたは負バイアスすることでＩＧＢＴ２をオン・オフ駆動する。即ち、駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオンにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオフにすることで、ノードＰ１の電圧を電源電圧Ｖccに設定し、ノードＰ２の電圧を接地端子（ＧＮＤ）の電圧（０Ｖ）に設定する。そして駆動回路１は、エミッタが０Ｖに設定されたＩＧＢＴ２のゲートに、ゲート抵抗ＲＧを介してノードＰ１の電圧（電源電圧Ｖcc）を加えることでＩＧＢＴ２を正バイアスする。ＩＧＢＴ２は、そのゲート・エミッタ間の正バイアス（＋Ｖcc）によってターン・オンする。【０００７】
また駆動回路１は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオフにすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオンにすることで、ノードＰ１の電圧を０Ｖに設定すると共に、ノードＰ２の電圧を電源電圧Ｖccに設定する、そして駆動回路１は、エミッタが電源電圧Ｖccに設定されたＩＧＢＴ２のゲートを、ゲート抵抗ＲＧを介して接地することでＩＧＢＴ２を負バイアスする。ＩＧＢＴ２は、そのゲート・エミッタ間の負バイアス（−Ｖcc）によってターン・オフする。このように構成された駆動回路１については、例えば特許文献１に詳しく紹介される通りである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第５０１１５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで特許文献１に開示される駆動回路１は、電源４が出力する正の電源電圧Ｖccだけを用いてＩＧＢＴ２を正バイアスまたは負バイアスしてＩＧＢＴ２をオン・オフすることができ、負の電源を必要としない点で優れている。しかしながらこの従来の駆動回路１は、ノードＰ１の電圧Ｖ(Ｐ１)をゲート抵抗ＲＧを介してＩＧＢＴ２のゲートに印加し、これによってＩＧＢＴ２のゲート容量を充放電する構成である。この為、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失が大きいと言う不具合がある。【００１０】
この点、特許文献１には、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をオン・オフするタイミングにずれを持たせることで、ＩＧＢＴ２のターン・オン時、およびターン・オフ時におけるスイッチング損失を軽減することが開示されている。しかしながら第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするタイミングにずれを持たせる場合には、制御回路５の構成が複雑化すると言う新たな問題が発生する。【００１１】
また従来の駆動回路１においては、ＩＧＢＴ２のオフ時には、ＩＧＢＴ２に一定の負のバイアス電圧（−Ｖcc）を加えているだけである。この為、ＩＧＢＴ２をターン・オンするに際してＩＧＢＴ２の動作電圧閾値Ｖthが温度変化していると、ゲート抵抗ＲＧを通してＩＧＢＴ２のゲート容量を充電に要する時間、いわゆるゲート・チャージ時間が変化することが否めない。するとゲート・チャージ時間の変化に伴ってＩＧＢＴ２をターン・オンするタイミングにずれが生じ、ＩＧＢＴ２が不本意なタイミングでオン動作することになる。換言すればＩＧＢＴ２のオン・オフ動作条件の温度依存性の影響を受けて該ＩＧＢＴ２のオン・オフ動作のタイミングが変化することが否めない。【００１２】
本発明はこのような事情を考慮してなされたもので、その目的は、上述したゲート抵抗を用いることなく電力素子を最適にオン・オフ制御することができ、特に電力素子の誤オン動作を防止すると共に、電力素子のスイッチング損失を低減することのできる集積回路化に適した簡易な構成の電力素子の駆動回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、制御電極に印加される駆動信号に応じて第１の主電極と第２の主電極との間に流れる主電流を制御する電力素子、例えばＩＧＢＴまたはＮ型のパワーＭＯＳ-ＦＥＴをオン・オフ駆動する電力素子の駆動回路に関する。【００１４】
特に本発明に係る電力素子の駆動回路は、
直列に接続された第１の半導体スイッチ素子と第２の半導体スイッチ素子とを備えて電源端子と接地端子との間に設けられ、前記第１および第２の半導体スイッチ素子との直列接続点を前記電力素子の制御電極に接続した第１の直列回路と、
負の温度特性を有する半導体素子、例えばダイオードを間にして直列に接続された第３の半導体スイッチ素子と第４の半導体スイッチ素子とを備え、前記電源端子と前記接地端子との間に設けられる共に、前記接地端子側に設けられた前記第４の半導体スイッチ素子と前記負の温度特性を有する半導体素子との直列接続点を前記電力素子の第２の主電極に接続した第２の直列回路と、
制御信号に応じて前記第１〜第４の半導体スイッチ素子のそれぞれを互いに関連させてオン・オフさせて前記電力素子のオン・オフを制御する制御回路と
を備えたことを特徴としている。【００１５】
ちなみに前記負の温度特性を有する半導体素子は、例えば温度の上昇に伴って順方向電圧が低下するダイオードからなる。そして前記第２の直列回路は、前記電力素子の動作電圧閾値の温度変化に合わせて前記第３の半導体スイッチ素子のオン時に前記電力素子の第２の主電極に加える電圧を温度変化させる役割を担う。【００１６】
好ましくは前記制御回路は、前記電力素子をオン・オフ駆動する通常動作時には、前記第１および第４の半導体スイッチ素子をそれぞれオンすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオフさせて前記電力素子をターン・オンさせ、更に前記第１および第４の半導体スイッチ素子をそれぞれオフすると共に、前記第２および第３の半導体スイッチ素子をそれぞれオンさせて前記電力素子をターン・オフさせるように構成される。【００１７】
また前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第１および第３の半導体スイッチ素子をそれぞれオンさせると共に、前記第２および第４の半導体スイッチ素子をそれぞれオフさせるように構成される。或いは前記制御回路は、前記電力素子を強制的にオフさせる短絡遮断時には、前記第２および第４のスイッチ素子をそれぞれオンさせると共に、前記第１および第３の半導体スイッチ素子をそれぞれオフさせるように構成される。
【発明の効果】
【００１８】
本発明によれば、第２の直列回路に設けられたダイオードの負の温度特性を利用することで、前記電力素子の動作温度に応じた動作電圧閾値の変化に合わせて該電力素子の第２の主電極に加える電圧を温度変化させることができる。具体的には前記第２の直列回路は、ＩＧＢＴの動作電圧閾値Ｖthの温度変化に合わせて前記第３の半導体スイッチ素子のオン時に前記ＩＧＢＴのエミッタに加える電圧を温度変化させることができる。従って電力素子（ＩＧＢＴ）の動作電圧閾値Ｖthの温度変化に拘わることなく、該電力素子を最適な条件でターン・オンすることができ、電力素子（ＩＧＢＴ）の誤オン動作を防止することができる。【００１９】
また同時にＩＧＢＴのオフ動作時における該ＩＧＢＴのゲート・エミッタ間電圧を、温度変化に拘わることなく一定に保つことができる。従ってＩＧＢＴのターン・オン時における該ＩＧＢＴのゲート容量の充電に要する時間（ゲート・チャージ時間）のばらつきを抑えることができる。従ってＩＧＢＴのオン・オフを利用した電力変換回路における電力変換効率の向上を図ることが可能となる。【００２０】
従って本発明によれば、電力素子の動作温度に拘わることなく、前述した第１〜第４の半導体スイッチ素子の互いに関連したオン・オフ動作に伴って前記電力素子を確実にターン・オンすることが可能となる。従って図６に例示した従来の駆動回路におけるゲート抵抗を用いることなく、前記電力素子（ＩＧＢＴ）のターン・オン時およびターン・オフ時における該電力素子でのスイッチング損失を低減することが可能となる。【００２１】
しかも本発明によれば、上述したようにゲート抵抗を用いることがなく、またＩＧＢＴの温度特性をダイオードを用いて補償するので、電力素子の駆動回路をコンパクトに集積回路化することが可能となる。更には回路構成自体を簡素化してその製造コストの低価格を図ることが可能となる等の実用上多大なる効果が奏せられる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る電力素子の駆動回路の概要を示す概略構成図。
【図２】図１に示す駆動回路の具体的な構成例を示す図。
【図３】図２に示す駆動回路における制御回路の別の構成例を示す図。
【図４】図２に示す駆動回路における制御回路の更に別の構成例を示す図。
【図５】図１に示す駆動回路の別の具体的な構成例を示す図。
【図６】従来の電力素子の駆動回路の一例を示す概略構成図。
【図７】従来の電力素子の駆動回路による電力素子のオン・オフ駆動形態を示すタイミング図。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明に係る電力素子の駆動回路１０について説明する。
【００２４】
図１は、本発明の一実施形態に係る電力素子の駆動回路１０の概要を示す概略構成図であり、図６に示した従来の駆動回路１と同一部分には同一符号を付して示してある。
【００２５】
この駆動回路１０は、直列に接続されて電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に設けられた第１の半導体スイッチ素子Ｑ１および第２の半導体スイッチ素子Ｑ２からなる第１の直列回路を備える。この第１の直列回路は、第１および第２の半導体スイッチ素子Ｑ１,Ｑ２の直列接続点（ノードＰ１）をＩＧＢＴ２のゲートに接続して設けられる。更に駆動回路１０は、負の温度特性を有する半導体素子としてのダイオードＤを間にして直列に接続された第３の半導体スイッチ素子Ｑ３と第４の半導体スイッチ素子Ｑ４とを有する第２の直列回路を備える。この第２の直列回路もまた電源端子（Ｖcc）と接地端子（ＧＮＤ）との間に設けられる。この第２の直列回路は、接地端子側に設けられた第４の半導体スイッチ素子Ｑ４とダイオードＤとの直列接続点（ノードＰ２）をＩＧＢＴ２のエミッタに接続して設けられる。
【００２６】
ちなみに第１〜第４の半導体スイッチ素子Ｑ１, Ｑ２，Ｑ３,Ｑ４のそれぞれは、例えばＭＯＳ-ＦＥＴからなる。具体的には第１〜第４の半導体スイッチ素子Ｑ１, Ｑ２，Ｑ３,Ｑ４は、基本的には互いに同じスイッチ特性を有する同一の電流容量で、且つ同一の耐圧を有するスイッチング用のＭＯＳ-ＦＥＴからなる。これらの第１〜第４の半導体スイッチ素子Ｑ１, Ｑ２，Ｑ３,Ｑ４は、制御回路５の制御の下で互いに関連してオン・オフ制御されることで、ＩＧＢＴ２をオン・オフ駆動するスイッチ・マトリックス回路を形成する。
【００２７】
特にこのスイッチ・マトリックス回路は、図６に示した従来の駆動回路１におけるゲート抵抗ＲＧを用いることなく、第１および第２の半導体スイッチ素子Ｑ１,Ｑ２の直列接続点であるノードＰ１の電圧をＩＧＢＴ２のゲートに直接印加する。更にスイッチ・マトリックス回路は、第４の半導体スイッチ素子Ｑ４とダイオードＤのカソードとの接続点であるノードＰ２の電圧をＩＧＢＴ２のエミッタに印加するように構成したことを特徴としている。
【００２８】
ところで駆動回路１０は、基本的にはＩＧＢＴ２をオン・オフ駆動する通常動作時には、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオンすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオフすることでＩＧＢＴ２をターン・オンさせる。このＩＧＢＴ２のターン・オン時には、ＩＧＢＴ２のエミッタが０Ｖに設定され、そのゲートに電源電圧Ｖccが印加される。この結果、ＩＧＢＴ２は、そのゲート・エミッタ間に電源電圧Ｖccが印加されて正バイアスされた状態となる。
【００２９】
また駆動回路１０は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をそれぞれオフすると共に、第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をそれぞれオンさせることでＩＧＢＴ２をターン・オフさせる。このＩＧＢＴ２のターン・オフ時には、ＩＧＢＴ２のゲートが０Ｖに設定され、そのエミッタにはダイオードＤを介して電源電圧Ｖccが印加される。この結果、ＩＧＢＴ２は、そのゲート・エミッタ間に負の電源電圧（−Ｖcc）が印加され、負バイアスされた状態となる。
【００３０】
ところでＩＧＢＴ２は、その動作電圧閾値Ｖthが温度の上昇に伴って低下すると言う負の温度特性を有している。これに対してダイオードＤは、その順方向電圧Ｖfが温度の上昇に伴って低下する負の温度特性を有する半導体素子である。従ってダイオードＤを備えて構成された第２の直列回路は、第３の半導体スイッチ素子Ｑ３がオンであるとき、電源電圧ＶccにダイオードＤの順方向電圧Ｖfを加えた電圧（Ｖcc−Ｖf）をノードＰ２に生起する。そしてこのノードＰ２の電圧（Ｖcc−Ｖf）がＩＧＢＴ２のエミッタに印加されるので、ＩＧＢＴ２はそのゲート・エミッタ間に負の電源電圧（−Ｖcc＋Ｖf）が印加されることで負バイアスされた状態となる。
【００３１】
即ち、第３の半導体スイッチ素子Ｑ３がオンでありＩＧＢＴ２がオフ状態であるとき、温度変化によりＩＧＢＴ２の動作電圧閾値Ｖthが変化した場合、これに伴ってノードＰ２からＩＧＢＴ２のエミッタに加えられる電圧も変化する。換言すればＩＧＢＴ２の動作電圧閾値Ｖthの温度変化に合わせて、ＩＧＢＴ２を負バイアスする電圧（−Ｖcc＋Ｖf）も変化する。またこの状態においては、ＩＧＢＴ２のゲートにはノードＰ１の電圧（０Ｖ）が直接加えられる。従ってＩＧＢＴ２は、負バイアスされた状態で、そのオフ時の状態を安定に維持する。
【００３２】
従ってＩＧＢＴ２を正バイアスしてターン・オンさせる際、ＩＧＢＴ２のゲート・チャージに要する時間が、ＩＧＢＴ２の動作電圧閾値Ｖthの変化、並びにゲート抵抗ＲＧの影響を受けることなく一定に保たれる。この結果、ＩＧＢＴ２のターン・オンするタイミングにずれが生じることがなくなり、その誤オン動作を確実に防ぐことが可能となる。またこれに伴ってＩＧＢＴ２のターン・オン時およびターン・オフ時におけるスイッチング損失を低減し、ＩＧＢＴ２のオン・オフを利用した電力変換器における変換効率の向上を図ることが可能となる。
【００３３】
尚、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４を互いに関連させてオン・オフする制御回路５は、例えば図２に示すように構成される。具体的には制御回路５は、制御信号ＳＧを反転させて第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオン・オフする駆動信号を生成する第１のインバータ回路５ａを備える。この第１のインバータ回路５ａが出力する駆動信号は、第１および第４の半導体スイッチ素子Ｑ１,Ｑ４をオン・オフするべく、電源４の電源電圧Ｖccまたは接地端子の電圧（０Ｖ）の２値をとる。
【００３４】
更に制御回路５は、第１のインバータ回路５ａの出力を反転して第２および第３の半導体スイッチ素子Ｑ２,Ｑ３をオン・オフする駆動信号を生成する第２のインバータ回路５ｂを備える。この第２のインバータ回路５ｂが出力する駆動信号もまた、電源４の電源電圧Ｖccまたは接地端子の電圧（０Ｖ）の２値をとる。
【００３５】
このように構成された制御回路５によれば、直列に接続された第１および第２の半導体スイッチ素子Ｑ１,Ｑ２は、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。また直列に接続された第３および第４の半導体スイッチ素子Ｑ３,Ｑ４もまた、第１および第２のインバータ回路５ａ,５ｂの出力を受けて互いに相反してオン・オフする。そして制御回路５による第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４の互いに関連したオン・オフ制御により、ＩＧＢＴ２のターン・オンおよびターン・オフが制御され、これによってＩＧＢＴ２がオン・オフ駆動される。
【００３６】
ところでＩＧＢＴ２を介して電流Ｉcが供給される負荷側において短絡が検出された場合には、ＩＧＢＴ２を強制的にオフさせて過大な短絡電流からＩＧＢＴ２や負荷（ＲＬ）を保護し、更には駆動回路１,１０を保護することが行われる。
【００３７】
この短絡遮断によるＩＧＢＴ２の保護動作は、例えば第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンすると共に、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をそれぞれオフにすることによって達せられる。具体的には短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合には、例えば図３に示すように制御回路５を構成し、短絡検出信号ＣＯに応じて第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ信号を切り替えるようにすれば良い。
【００３８】
この図３に示す制御回路５は、短絡検出信号ＣＯに応じてゲートが開成される４つのアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄを備える。これらアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、短絡検出信号ＣＯが印加されないとき、換言すれば短絡検出信号ＣＯがローレベル（Ｌ）であり、ＩＧＢＴ２を通常動作させるとき、インバータ回路５２を介してそれぞれ開成される。そしてアンド回路５１ａ,５１ｂ,５１ｃ,５１ｄは、制御信号ＳＧまたはインバータ回路５３を介して制御信号ＳＧを反転した信号を、ドライブ回路５４ａ,５４ｂ,５４ｃ,５４ｄにそれぞれ与える。尚、これらのドライブ回路５４ａ,５４ｂ,５４ｃ,５４ｄは、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４をそれぞれオン・オフするに必要な出力電圧を生成するものである。
【００３９】
これに対して短絡検出信号ＣＯが印加されたとき、換言すれば短絡検出信号ＣＯがハイレベル（Ｈ）になった時、アンド回路５１ａ,５１ｂ,５１ｃ,５１ｄがそれぞれ閉じられる。そして短絡検出信号ＣＯがオア回路５５ａ,５５ｃを介してドライブ回路５４ａ,５４ｃにそれぞれ与られると共に、インバータ回路５２により反転された短絡検出信号ＣＯが、アンド回路５１ｂ,５１ｄを介してドライブ回路５４ｂ,５４ｄにそれぞれ与えられる。
【００４０】
従って短絡検出信号ＣＯが与えられたときには第１および第３の半導体スイッチ素子Ｑ１,Ｑ３がそれぞれ強制的にオンされ、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４がそれぞれ強制的にオフされる。この結果、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が電源電圧Ｖccに設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)は電圧（Ｖcc−Ｖf）に設定される。するとＩＧＢＴ２のゲート・エミッタ間がダイオードＤの順方向電圧Ｖf分だけ負バイアスされ、ＩＧＢＴ２が強制的にオフに設定される。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
【００４１】
このように構成された駆動回路１０によれば、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれオンし、ＩＧＢＴ２のゲートに加わる電圧を電源電圧Ｖccにし、およびＩＧＢＴ２のエミッタに加わる電圧を電圧（Ｖcc−Ｖf）に設定する。この際、ＩＧＢＴ２のゲート容量の充電に要する時間、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeが負電圧となり、ＩＧＢＴ２がターン・オフする。そしてＩＧＢＴ２のターン・オフに伴ってＩＧＢＴ２のゲート容量が第１の半導体スイッチ素子Ｑ１を介して放電される。そしてＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeが電圧（−Ｖf）に保たれるので、ＩＧＢＴ２は負バイアスされてオフ状態を維持する。
【００４２】
従って短絡遮断検出時に第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合であっても、従来のようにゲート抵抗ＲＧを介するＩＧＢＴ２のゲート容量の充放電がないので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を低減することができる。従って駆動回路１０での消費電力を小さくすることができる。
【００４３】
尚、短絡遮断における上述した第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の強制的なオンに代えて、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４を強制的にオンすることも可能である。この場合、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４の強制的にオンに連動させて第１および第３の半導体スイッチ素子Ｑ１,Ｑ３を強制的にオフすることは言うまでもない。
【００４４】
このようにして第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をオフにし、同時に第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンにすれば、ＩＧＢＴ２のゲート電圧Ｖ(Ｇ)が接地電位（０Ｖ）に設定されると共に、該ＩＧＢＴ２のエミッタ電圧Ｖ(Ｅ)もまた接地電圧（０Ｖ）に設定される。この結果、ＩＧＢＴ２のゲート・エミッタ間電圧Ｖgeが０Ｖとなり、該ＩＧＢＴ２が強制的にオフとなる。そしてＩＧＢＴ２の強制的なオフに伴って負荷（ＲＬ）に流れる電流Ｉcが遮断され、負荷短絡に伴う過電流からＩＧＢＴ２等が保護される。
【００４５】
尚、短絡検出信号ＣＯが与えられたときに上述した如く第１および第３の半導体スイッチ素子Ｑ１,Ｑ３をそれぞれ強制的にオンする場合には、制御回路５を、例えば図４に示すように構成すれば良い。図４に示す制御回路５は、短絡検出信号ＣＯを、オア回路５５ｂ,５５ｄを介してドライブ回路５４ｂ,５４ｄに与えると共に、インバータ回路５２により反転された短絡検出信号ＣＯを、アンド回路５１a,５１cを介してドライブ回路５４a,５４cにそれぞれ与えるように構成される。
【００４６】
このように構成された駆動回路１０によれば、オン抵抗Ｒonが小さい第２および第４の半導体スイッチ素子Ｑ２,Ｑ４をオンするだけなので、ＩＧＢＴ２のターン・オフ時におけるスイッチング損失を更に小さくすることができる。そしてＩＧＢＴ２のゲート容量のゲート抵抗ＲＧを介する充放電を伴うことがない分、駆動回路１０での消費電力を小さくすることができる。
【００４７】
しかも従来の制御回路１において用いられていたゲート抵抗ＲＧを省いた上で第１の半導体スイッチ素子Ｑ１の小型化を図ることができる。従って駆動回路１０を集積回路化する上でチップ面積を小さくすることができる。また半導体チップ上にＭＯＳ-ＦＥＴ等と並べてゲート抵抗ＲＧを形成する必要がないので、その製造コストを低く抑えることが可能となる等の効果が奏せられる。
【００４８】
ところで上述した説明においては、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３としてＰ型のＭＯＳ-ＦＥＴを用い、第２および第４の半導体スイッチ素子Ｑ２,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いた例について示した。しかし図５に例示するように、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のそれぞれにＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成することも可能である。この場合においても第１の半導体スイッチ素子Ｑ１として、第２〜第４の半導体スイッチ素子Ｑ２,Ｑ３,Ｑ４よりもオン抵抗Ｒonの大きいＭＯＳ-ＦＥＴを用いることは言うまでもない。
【００４９】
この場合、Ｎ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件が、図２に示した駆動回路１０におけるＰ型のＭＯＳ-ＦＥＴからなる第１および第３の半導体スイッチ素子Ｑ１,Ｑ３のオン動作条件とは異なる。即ち、第１および第３の半導体スイッチ素子Ｑ１,Ｑ３は、第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４のオン・オフに伴って変化するノードＰ１,Ｐ２の電圧を基準電位としてオン・オフ動作する。
【００５０】
従ってこの場合には、図５に示すように制御信号ＳＧを反転するインバータ回路５ｃの入力と出力とをレベルシフト回路５ｄ,５ｅを介して第１および第３の半導体スイッチ素子Ｑ１,Ｑ３の各ゲートにそれぞれ印加するように制御回路５を構成すれば良い。このように第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＮ型のＭＯＳ-ＦＥＴを用いてスイッチ・マトリックス回路を構成した駆動回路１０においても、第１および第２の半導体スイッチ素子Ｑ１,Ｑ２の直列接続点であるノードＰ１の電圧をＩＧＢＴ２のゲートに直接印加するので、前述した実施形態と同様な効果が奏せられる。
【００５１】
尚、本発明は上述した実施形態に限定されるものではない。例えば特に図示しないが第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴをそれぞれ用いることも勿論可能である。また第１および第２の半導体スイッチ素子Ｑ１,Ｑ２としてＮ型のＭＯＳ-ＦＥＴを用い、第３および第４の半導体スイッチ素子Ｑ３,Ｑ４としてＰ型のＭＯＳ-ＦＥＴを用いることも勿論可能である。
【００５２】
また前述したように電力素子としてパワーＭＯＳ-ＦＥＴを駆動する場合にも本発明を適用可能なことは勿論である。更には第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４としてバイポーラ・トランジスタを用いても良いことは言うまでもない。更には制御回路５については、スイッチ・マトリックス回路の構成や、スイッチ・マトリックス回路を構成する第１〜第４の半導体スイッチ素子Ｑ１,Ｑ２,Ｑ３,Ｑ４に対するオン・オフ駆動形態等に応じて種々変化可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００５３】
１,１０  駆動回路
２  電力素子（ＩＧＢＴ）
３  主電源
４  電源（Ｖcc）
５  制御回路（ＣＯＮＴ）
Ｑ１  第１の半導体スイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ２  第２の半導体スイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ３  第３の半導体スイッチ素子（ＭＯＳ-ＦＥＴ）
Ｑ４  第４の半導体スイッチ素子（ＭＯＳ-ＦＥＴ）
Ｄ  負の温度特性を有する半導体素子（ダイオード）
ＲＧ  ゲート抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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