(57)【特許請求の範囲】
【請求項１】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、
前記二次元半導体材料は、カルコゲナイド系材料であることを特徴とする半導体デバイス。
【請求項２】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、
前記二次元半導体材料は、ＭｏＳ２，ＷＳ２，ＳｎＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３，ＧａＳｅ，ｈＢＮからなる群から選ばれるいずれか一種の材料であることを特徴とする半導体デバイス。
【請求項３】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、
前記半導体層は、厚さが１０ｎｍ以下であることを特徴とする半導体デバイス。
【請求項４】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、
前記エミッタ層を構成するグラフェンは、少なくとも前記エミッタ電極の側がドープされていることを特徴とする半導体デバイス。
【請求項５】
コレクタ電極に接し、かつ、前記ベース層の前記半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層を備えることを特徴とする、請求項１〜４のいずれか１項に記載の半導体デバイス。
【請求項６】
前記半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であることを特徴とする、請求項５に記載の半導体デバイス。
【請求項７】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層と、
コレクタ電極に接し、かつ、前記ベース層の前記半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層とを備え、
前記半導体材料は、ＧａＮ又はＳｉＣであることを特徴とする半導体デバイス。
【請求項８】
前記半導体材料は、二次元結晶構造を持つ二次元半導体材料であることを特徴とする、請求項５又は６に記載の半導体デバイス。
【請求項９】
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層と、
コレクタ電極に接し、かつ、前記ベース層の前記半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層とを備え、
前記半導体層を構成する二次元半導体材料の電子親和力が前記コレクタ層を構成する半導体材料の電子親和力よりも小さいことを特徴とする半導体デバイス。
【請求項１０】
ベース電極に接するベース層となるグラフェン上に、二次元結晶構造を持つ二次元半導体材料からなる半導体層を形成する工程と、
前記半導体層上に、エミッタ電極に接するエミッタ層となるグラフェンを設ける工程とを含むことを特徴とする半導体デバイスの製造方法。
【請求項１１】
前記半導体層を形成する工程において、前記グラフェン上に前記二次元半導体材料をエピタキシャル成長させて前記半導体層を形成することを特徴とする、請求項１０に記載の半導体デバイスの製造方法。
【請求項１２】
前記半導体層を形成する工程の前に、コレクタ電極に接するコレクタ層となる半導体材料の上に、前記ベース層となる前記グラフェンを設ける工程を含むことを特徴とする、請求項１０又は１１に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話を含む無線通信が爆発的に普及している現在、それを支える高周波、高電流駆動、高耐圧の半導体デバイスへのニーズは高まっている。
そのような半導体デバイスの一つとして、へテロ接合バイポーラトランジスタ（ＨＢＴ）がある。
このヘテロ接合バイポーラトランジスタでは、通常のバイポーラトランジスタ（ＢＪＴ）と異なり、エミッタ層とベース層・コレクタ層で異なるバンドギャップの材料を使用する。
【０００３】
通常、エミッタ層にワイドバンドギャップの材料を用いることにより、ベース層からエミッタ層へのホール注入はバレンスバンドのポテンシャル障壁によってブロックされ、ベース電流を支配するのはベース層中での再結合電流になる。
この場合、電流利得βは、エミッタ層とベース層の濃度比に依存せず、ベース層の厚さの−２乗に比例するため、ベース層の高濃度化や高速化につながるベース層の薄層化が図れる。
【０００４】
このようなベース層の高濃度化、薄層化が期待できる構造として、金属をベース層としたトランジスタ、いわゆるメタルベーストランジスタが５０年以上前から提案されている。メタルベーストランジスタでは、ベース層に金属を利用し、半導体との間のショットキーバリアを変調して動作させる。そして、ベース層を薄層化してもベース抵抗が低くなるなどのメリットが指摘されている。
【０００５】
しかしながら、メタルベーストランジスタは、以前から提案されているものの、実際には、薄いピンホールフリーの金属膜が作れないほか、半導体と金属の界面の欠陥準位が抑制できないなどの理由から実現には至っていない。
ところで、近年、グラフェンをベース層とするトランジスタ、いわゆるグラフェンベーストランジスタが提案されている。グラフェンベーストランジスタでは、ベース層を極薄にできるため、ベース層での透過確率が上がるという利点がある。
【０００６】
例えば、グラフェンベーストランジスタは、グラフェンからなるベース層を、例えばシリコンなどの半導体からなるコレクタ層及び例えばシリコンなどの半導体からなるエミッタ層で挟んだ構造になっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−０４６０２８号公報
【特許文献２】特開２０１０−１３５７６１号公報
【特許文献３】特表２０１５−５０２６５８号公報
【特許文献４】特開２００２−２７０６１６号公報
【非特許文献】
【０００８】
【非特許文献１】Valerio Di Lecce et al., “Graphene-Base Heterojunction Transistor: An Attractive Device for Terahertz Operation”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.60, NO.12, pp. 4263-4268 (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述のグラフェンベーストランジスタでは、半導体とグラフェンの界面の準位（界面準位）を低減することができず、良好な特性が得られていない。
そこで、半導体とグラフェンの界面の準位を低減することができるようにし、良好な特性が得られるようにしたい。
【課題を解決するための手段】
【００１０】
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、二次元半導体材料は、カルコゲナイド系材料である。
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、二次元半導体材料は、ＭｏＳ２，ＷＳ２，ＳｎＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３，ＧａＳｅ，ｈＢＮからなる群から選ばれるいずれか一種の材料である。
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、半導体層は、厚さが１０ｎｍ以下である。
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備え、エミッタ層を構成するグラフェンは、少なくともエミッタ電極の側がドープされている。
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層と、コレクタ電極に接し、かつ、ベース層の半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層とを備え、半導体材料は、ＧａＮ又はＳｉＣである。
本半導体デバイスは、ベース電極に接し、グラフェンからなるベース層と、エミッタ電極に接し、グラフェンからなるエミッタ層と、ベース層とエミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層と、コレクタ電極に接し、かつ、ベース層の半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層とを備え、半導体層を構成する二次元半導体材料の電子親和力がコレクタ層を構成する半導体材料の電子親和力よりも小さい。
本半導体デバイスの製造方法は、ベース電極に接するベース層となるグラフェン上に、二次元結晶構造を持つ二次元半導体材料からなる半導体層を形成する工程と、半導体層上に、エミッタ電極に接するエミッタ層となるグラフェンを設ける工程とを含む。
【発明の効果】
【００１１】
したがって、本半導体デバイス及びその製造方法によれば、半導体とグラフェンの界面の準位を低減することができ、良好な特性が得られるという利点がある。
【図面の簡単な説明】
【００１２】
【図１】本実施形態にかかる半導体デバイスの構成を示す模式的断面図である。
【図２】（Ａ）〜（Ｃ）は、本実施形態にかかる半導体デバイスのバンド構造を説明するための図であって、（Ａ）は（Ｂ）、（Ｃ）のバンド図に対応する各層を示す模式図であり、（Ｂ）は平衡状態におけるバンド図であり、（Ｃ）はバイアス印加時のバンド図である。
【図３】（Ａ）〜（Ｉ）は、本実施形態の具体的な構成例の半導体デバイスの製造方法を説明するための模式的断面図である。
【図４】本実施形態の一の変形例にかかる半導体デバイスの構成を示す模式的断面図である。
【図５】（Ａ）、（Ｂ）は、本実施形態の一の変形例の半導体デバイスの製造方法を説明するための模式的断面図である。
【図６】本実施形態の他の変形例にかかる半導体デバイスの構成を示す模式的断面図である。
【図７】（Ａ）〜（Ｄ）は、本実施形態の他の変形例の半導体デバイスの製造方法を説明するための模式的断面図である。
【発明を実施するための形態】
【００１３】
以下、図面により、本発明の実施の形態にかかる半導体デバイス及びその製造方法について、図１〜図７を参照しながら説明する。
本実施形態の半導体デバイスは、ベース電極、エミッタ電極及びコレクタ電極を備えるへテロ接合バイポーラトランジスタ、具体的には、グラフェンをベース層とするグラフェンベーストランジスタを備える半導体デバイスである。なお、半導体デバイスを、異種材料積層半導体デバイス又は電子デバイスともいう。
【００１４】
本実施形態では、半導体デバイスは、図１に示すように、ベース電極１に接し、グラフェンからなるベース層４と、エミッタ電極２に接し、グラフェンからなるエミッタ層５と、ベース層４とエミッタ層５との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層６とを備える。
ここで、半導体層６を構成する二次元半導体材料は、グラフェンと異なる二次元半導体材料であって、二次元結晶構造、即ち、層状の結晶構造を持つ二次元半導体材料（二次元層状半導体材料）であることが好ましい。
【００１５】
また、二次元半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であることが好ましい。
このため、本実施形態では、半導体層６を構成する二次元半導体材料は、ＭｏＳ２（遷移金属ダイカルコゲナイド；カルコゲナイド系材料）である。
このように、ベース層４及びエミッタ層５を構成するグラフェンに挟まれる半導体層６を二次元半導体材料（ここではＭｏＳ２）によって構成することで、グラフェンと二次元半導体材料の界面は、例えば通常の３次元半導体材料からなる半導体層を用いてこれをグラフェンに接触させたものと比較して、ダングリングボンド等がなく、界面準位が低減された理想的な界面となる。これにより、良好な特性が得られることになる。
【００１６】
なお、半導体層６を構成する二次元半導体材料は、これに限られるものではない。
例えば、半導体層６を構成する二次元半導体材料は、グラフェンと異なる二次元半導体材料であって、二次元結晶構造を持つ二次元半導体材料であれば良い。また、二次元半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であれば良い。このため、半導体層６を構成する二次元半導体材料は、遷移金属ダイカルコゲナイド（ＴＭＤＣ；例えばＭｏＳ２，ＷＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３）であることが好ましい。また、二次元半導体材料は、１３族カルコゲナイド（例えばＧａＳｅ）や１４族カルコゲナイド（例えばＳｎＳ２）であることが好ましい。このように、二次元半導体材料は、遷移金属ダイカルコゲナイド、１３族カルコゲナイド、１４族カルコゲナイドなどのカルコゲナイド系材料であることが好ましい。つまり、二次元半導体材料は、ＭｏＳ２，ＷＳ２，ＳｎＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３，ＧａＳｅからなる群から選ばれるいずれか一種の材料であることが好ましい。この場合、二次元半導体材料は、グラフェン及びボロンナイトライド（ＢＮ）以外の二次元半導体材料である。なお、二次元半導体材料は、ボロンナイトライド（例えばｈＢＮ）であっても良い。つまり、二次元半導体材料は、ＭｏＳ２，ＷＳ２，ＳｎＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３，ＧａＳｅ，ｈＢＮからなる群から選ばれるいずれか一種の材料であっても良い。この場合、二次元半導体材料は、グラフェンと異なる二次元半導体材料である。
【００１７】
また、半導体層（ここではＭｏＳ２層）６は、厚さが１０ｎｍ以下であることが好ましい。例えば、半導体層（ここではＭｏＳ２層）６の厚さは、数層から約５ｎｍ程度とするのが好ましい。
このように、半導体層６に二次元半導体材料を用いることで、特性を保ったまま、半導体層６の厚さを薄くすることができ、また、半導体層６は、上下のグラフェン４，５に挟まれて完全に空乏化されたトンネルバリア層として働くようになり、オン・オフ比を向上させることができる。これにより、半導体層に例えば三次元半導体材料を用いる場合と比較して、高速動作が可能となる。
【００１８】
また、エミッタ層５を構成するグラフェンは、少なくともエミッタ電極２の側がドープ（ｎ型にドープ）されていることが好ましい。例えば、エミッタ層５を構成するグラフェンは、半導体層６に接している部分がアンドープになっており、半導体層６に接していない部分、特に、エミッタ電極２に接している部分がドープされていることが好ましい。また、例えば、エミッタ層５を構成するグラフェンは、その全体がドープされていても良い。このように、エミッタ層５を構成するグラフェンは、部分的に又は全体的にドープされていても良い。これにより、金属からなるエミッタ電極２とグラフェンからなるエミッタ層５のコンタクト抵抗を低減することができ、低抵抗化を図ることができる。
【００１９】
なお、ここでは、エミッタ層５にグラフェンを用い、エミッタ層５とベース層４との間に二次元半導体材料からなる半導体層６を設けているが、これは、グラフェンからなるベース層と金属からなるエミッタ電極との間に、例えば二次元半導体材料などの半導体材料からなるエミッタ層を設けると、金属からなるエミッタ電極と二次元半導体材料からなるエミッタ層のコンタクト抵抗を低減するのが難しいからである。つまり、上述のように、エミッタ層５にグラフェンを用い、エミッタ層５とベース層４との間に二次元半導体材料からなる半導体層６を設けることで、ショットキーバリアを利用したデバイスを実現でき、かつ、上述のように界面準位が低減された理想的な界面を得ながら、上述のようにしてコンタクト抵抗を低減することができる。これに対し、エミッタ層に、グラフェンを用いずに、例えば二次元半導体材料などの半導体材料を用いた場合には、半導体材料をｎ型にしても、金属電極との間のコンタクト抵抗を低減するのが難しい。
【００２０】
ところで、本半導体デバイスは、コレクタ電極３に接し、かつ、ベース層４の半導体層６が設けられている側の反対側に接し、半導体材料からなるコレクタ層７も備える。
ここで、コレクタ層７を構成する半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であることが好ましい。
【００２１】
このため、本実施形態では、コレクタ層７を構成する半導体材料は、ＧａＮである。このように、コレクタ層７を構成する半導体材料にＧａＮを利用すると、ＧａＮはグラフェン上にエピタキシャル成長（ファンデルワールスエピタキシー）可能であり、比較的良好な界面が形成されることなる。
また、半導体層６を構成する二次元半導体材料の電子親和力がコレクタ層７を構成する半導体材料の電子親和力よりも小さいことが好ましい。
【００２２】
以下、本実施形態の半導体デバイスの具体的な構成例について説明する。
本実施形態の具体的な構成例の半導体デバイスは、図１に示すように、基板８上に、半導体材料（ここではＧａＮ）からなるコレクタ層７、グラフェンからなるベース層４、二次元結晶構造を持つ二次元半導体材料（ここではＭｏＳ２）からなる半導体層６、グラフェンからなるエミッタ層５が積層された構造になっている。そして、コレクタ層７上にコレクタ電極３が設けられ、ベース層４上にベース電極１が設けられ、エミッタ層５上にエミッタ電極２が設けられている。
【００２３】
この場合、半導体デバイスは、ベース層４及びエミッタ層５にグラフェンを用い、エミッタ電極２の下方に、グラフェン、二次元半導体材料（ここではＭｏＳ２）、グラフェン、半導体材料（ここではＧａＮ）の構造（積層構造；層状構造）を持つものとなる。
ここで、コレクタ層７としてのＧａＮ層は、２層構造になっている。つまり、コレクタ層７としてのＧａＮ層は、上下でキャリア濃度が２段階になっている。これにより、コレクタ電極３とのコンタクトを良くすることができる。ここでは、基板側に、厚さ約１００ｎｍ程度、ドーピング濃度（キャリア濃度）約１０１６〜１０１７ｃｍ−３程度の下部ｎ型ＧａＮ層（ｎ−ＧａＮ層）７Ｂが設けられており、その上に、厚さ約１０００ｎｍ程度、ドーピング濃度約１０１９ｃｍ−３程度の上部ｎ型ＧａＮ層（ｎ＋−ＧａＮ層）７Ａが設けられている。
【００２４】
ベース層４を構成するグラフェンは、単層又は数層のグラフェンであり、厚さが５ｎｍ以下である。
半導体層６としてのＭｏＳ２層は、厚さ約５ｎｍ程度、キャリア濃度約１０１７ｃｍ−３程度のｎ型ＭｏＳ２層である。
エミッタ層５を構成するグラフェンは、厚さが約１０ｎｍ〜約５０ｎｍ程度である。なお、エミッタ層５を構成するグラフェンをグラファイトともいう。
【００２５】
コレクタ電極３、ベース電極１及びエミッタ電極２は、例えば金やプラチナなどからなる金属電極である。
このように、適切に材料を選択し、厚さ等を適切に設定することで、図２（Ａ）〜図２（Ｃ）に示すように、二次元半導体材料からなる半導体層６がトンネル障壁として働くことになる。つまり、エミッタ−ベース間、ベース−コレクタ間に負のバイアスを印加することによって、電子は、まず二次元半導体材料からなる半導体層６、次いでグラフェンからなるベース層４をトンネリングして、エミッタ−コレクタ間に電流が流れることになる。なお、図２（Ｂ）は平衡状態におけるバンド図であり、図２（Ｃ）はバイアス印加時のバンド図である。
【００２６】
次に、上述のように構成される半導体デバイスの製造方法について、図３（Ａ）〜図３（Ｉ）を参照しながら説明する。
まず、図３（Ａ）に示すように、ベース層４となるグラフェンを合成する。
ここでは、サファイヤ基板（銅フォイル又は酸化膜付きシリコン基板）１０上に、例えばスパッタ＆アニール法によって、銅エピタキシャル膜（銅膜）１１を数百ｎｍから数μｍ堆積し、その上に、ベース層４となるグラフェンとして単層のグラフェンを形成する。例えば、ＣＶＤ法を用い、基板をＣＶＤ炉に入れた後、温度を約１０００℃とし、メタンをアルゴン・水素混合ガスで希釈したものを導入することによって、グラフェン４を合成する。
【００２７】
次いで、図３（Ｂ）〜図３（Ｄ）に示すように、このようにして合成したグラフェン４を、酸化膜付きシリコン基板（又はサファイヤ基板）１２上に転写する。
ここでは、まず、図３（Ｂ）に示すように、合成したグラフェン４上にポリマー層１３（例えばＰＭＭＡなど）を例えばスピンコートによってコーティングした後、例えば塩化鉄水溶液などで銅膜１１をエッチングし、ポリマー付きグラフェン４を分離する。
【００２８】
次いで、図３（Ｃ）、図３（Ｄ）に示すように、それを転写対象基板である酸化膜付きシリコン基板（又はサファイヤ基板）１２上にグラフェン４の側を下にした状態で配置し、その後、溶剤（例えばアセトンなど）でポリマー層１３を除去する。
このようにして、上述のようにして合成したグラフェン４を、酸化膜付きシリコン基板（又はサファイヤ基板）１２上に転写する。
【００２９】
次に、図３（Ｅ）に示すように、ベース層となるグラフェン４が転写された酸化膜付きシリコン基板（Ｓｉ／ＳｉＯ２基板）１２上に、コレクタ層７となるＧａＮを成長（エピタキシャル成長）する。
ここでは、成長にはＭＯＣＶＤ法を用い、合成条件は、基板温度が約１０００℃、Ｖ／ＩＩＩ比が２０００〜５０００、ＭＯＣＶＤ装置のチャンバー内の圧力が５０〜４００ｍｂａｒとする。成長におけるキャリアガスはＨ２を用いる。ＩＩＩ族原料としてはトリメチルガリウム（ＴＭＧ）、Ｖ族原料としてはＮＨ３を用いる。ドーピングのためにＳｉＨ４を導入する。ＳｉＨ４は約７．５ｓｃｃｍ、約５０ｐｐｍ同時に供給する。これにより、約１０１６〜約１０１７ｃｍ−３の濃度でＳｉがドープされる。このドーピング濃度のＧａＮ層を約１００ｎｍ堆積した後、次いで、ＳｉＨ４の濃度を増加し、約１０１９ｃｍ−３のドーピング濃度のＧａＮ層を約１０００ｎｍ堆積する。
【００３０】
このようにして、酸化膜付きシリコン基板１２上に転写されたグラフェン４上に、コレクタ層７となるＧａＮ層として、厚さ約１００ｎｍ程度、ドーピング濃度約１０１６〜約１０１７ｃｍ−３程度のｎ−ＧａＮ層７Ａ、その上に、厚さ約１０００ｎｍ程度、ドーピング濃度約１０１９ｃｍ−３程度のｎ＋−ＧａＮ層７Ｂを形成する。
次に、図３（Ｆ）〜図３（Ｇ）に示すように、酸化膜付きシリコン基板（Ｓｉ／ＳｉＯ２基板）１２上に転写されたグラフェン４上に形成されたＧａＮ層７（ｎ−ＧａＮ層７Ａ及びｎ＋−ＧａＮ層７Ｂ）を、別の支持基板（例えばＳｉＣ基板など）８に転写する。
【００３１】
ここでは、まず、図３（Ｆ）に示すように、ＧａＮ層７（ここではｎ＋−ＧａＮ層７Ｂ）を支持基板８に密着させた後、Ｓｉ／ＳｉＯ２基板１２のＳｉＯ２を例えば希フッ酸でエッチングすることによって、グラフェン４からＳｉ／ＳｉＯ２基板１２を分離する。これにより、支持基板８上にＧａＮ層７をグラフェン４で覆った構造が形成される。
次いで、図３（Ｇ）に示すように、ＧａＮ層７（ｎ−ＧａＮ層７Ａ及びｎ＋−ＧａＮ層７Ｂ）を覆ったグラフェン４上に、半導体層６となるＭｏＳ２を堆積する（例えばエピタキシャル成長）。
【００３２】
これには主として２つの方法が存在する。１つの方法では、Ｍｏ又はＭｏＯＸを堆積した後、硫黄雰囲気で加熱（約８００℃程度）・硫化することによってＭｏＳ２を形成する。もう１つの方法では、ＭｏＯ３、硫黄の固体原料を昇華させ、アルゴンをキャリアガスとしてＭｏＳ２を形成する。
このようにして、ＧａＮ層７（ｎ−ＧａＮ層７Ａ及びｎ＋−ＧａＮ層７Ｂ）を覆ったグラフェン４上に、半導体層６となるＭｏＳ２層として、厚さ約５ｎｍ程度、キャリア濃度約１０１７ｃｍ−３程度のｎ型ＭｏＳ２層（２次元半導体材料からなる半導体層）を形成する。
【００３３】
次に、半導体層６となるＭｏＳ２層上に、エミッタ層５となるグラフェン（ここでは多層グラフェン；グラファイト）を転写する。このエミッタ層５となるグラフェンの厚さは、約１０ｎｍ〜約５０ｎｍ程度である。なお、数層のグラフェンを転写した後、グラファイトをＣＶＤ法で堆積しても良い。また、エミッタ層５となるグラフェンはｎ型にドーピングされていても良い。
【００３４】
その後、適宜、犠牲層を設けたり、エッチングしたりすることによって、図３（Ｈ）に示すようにし、さらに、図３（Ｉ）に示すように、エミッタ層５となるグラフェン上、ベース層４となるグラフェン上、及び、コレクタ層７となるＧａＮ層上に、例えば金やプラチナなどの金属膜を、例えばスパッタや真空蒸着法を用いて堆積して、エミッタ電極２、ベース電極１及びコレクタ電極３を形成する（図１参照）。
【００３５】
このようにして、上述のように構成される半導体デバイスを製造することができる。
したがって、本実施形態の半導体デバイス及びその製造方法によれば、半導体とグラフェンの界面の準位を低減することができ、良好な特性が得られるという利点がある。
なお、上述の実施形態では、コレクタ層７を構成する半導体材料をＧａＮとしているが、これに限られるものではない。
【００３６】
例えば、コレクタ層７を構成する半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であれば良い。このため、コレクタ層７を構成する半導体材料は、ＧａＮ又はＳｉＣであることが好ましい。つまり、半導体材料は、ＧａＮ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣからなる群から選ばれるいずれか一種の材料であることが好ましい。この場合、半導体材料は、三次元半導体材料である。
【００３７】
例えば図４に示すように、上述の実施形態においてコレクタ層７を構成するＧａＮに代えてＳｉＣ（例えば６Ｈ−ＳｉＣ）を用いても良い。
この場合、以下のようにして半導体デバイスを製造することができる。
まず、図５（Ａ）に示すように、ＳｉＣ基板（Ｓｉ面）７Ｘを準備する。ここでは、ＳｉＣ基板７Ｘは、下側の厚さ約１０００ｎｍ程度の部分が約１０１９ｃｍ−３程度の濃度（キャリア濃度；ｎ型）に調整されてｎ＋−ＳｉＣ層７ＢＸになっており、表面側の厚さ約１００ｎｍの部分が約１０１６〜約１０１７ｃｍ−３程度の濃度に調整されてｎ−ＳｉＣ層７ＡＸになっている（図４参照）。そして、これらのｎ＋−ＳｉＣ層７ＢＸ及びｎ−ＳｉＣ層７ＡＸがコレクタ層７となる（図４参照）。つまり、コレクタ層７となるｎ＋−ＳｉＣ層７ＢＸ及びｎ−ＳｉＣ層７ＡＸを備えるＳｉＣ基板７Ｘを準備する。
【００３８】
次に、このＳｉＣ基板７Ｘ上に、ベース層４となるグラフェンを形成する。
具体的には、ＳｉＣ基板７Ｘを加熱炉に入れ、大気圧アルゴン雰囲気で、約１６５０℃で加熱する。例えば１分程度の加熱で、ＳｉＣ基板７Ｘの表面に、約２層のグラフェン４を形成する。なお、加熱条件を適宜制御することによって、単層あるいは複数層のグラフェンも形成可能である。
【００３９】
次いで、上述の実施形態の具体的な構成例の製造方法の場合と同様に、このグラフェン４上に、半導体層６となるＭｏＳ２、エミッタ層５となるグラフェン（グラファイト）を順に積層し［図５（Ｂ）参照］、エミッタ電極２、ベース電極１及びコレクタ電極３を形成する（図４参照）。
このようにして、図４に示すような半導体デバイスを製造することができる。
【００４０】
なお、各層の厚さや濃度は上述の実施形態の具体的な構成例の場合と同様にすれば良い。
なお、この変形例のように、コレクタ層７にＳｉＣを用いる場合、ＳｉＣは比較的電子親和力が小さいため、エミッタ電極２の側の半導体層６には、電子親和力の小さい二次元半導体材料を用いるのが好ましい。つまり、半導体層６を構成する二次元半導体材料の電子親和力がコレクタ層７を構成する半導体材料の電子親和力よりも小さいことが好ましい。このため、半導体層６に遷移金属ダイカルコゲナイド（ＴＭＤＣ）を用いる場合、半導体層６に例えばＷＳｅ２を用いるのが好ましい。この場合、ＷＳｅ２層は、結晶ＷＳｅ２から剥離・転写しても良いし、ＷＯＸ層をスパッタ等で堆積した後、セレン蒸気下で、約９００℃程度で加熱することによって形成しても良い。
【００４１】
また、例えば、コレクタ層７を構成する半導体材料は、二次元結晶構造を持つ二次元半導体材料であっても良い。つまり、半導体材料は、上述の半導体層６を構成する二次元半導体材料と同様の二次元半導体材料であっても良い。なお、上述の半導体層６を構成する二次元半導体材料と、コレクタ層７を構成する二次元半導体材料とは、同じであっても良いし、異なっていても良い。また、半導体層６を構成する二次元半導体材料の電子親和力がコレクタ層７を構成する半導体材料の電子親和力よりも小さいことが好ましい。
【００４２】
例えば図６に示すように、コレクタ層７を構成する半導体材料をＭｏＳ２とし、半導体層６を構成する二次元半導体材料をＷＳ２としても良い。
この場合、以下のようにして半導体デバイスを製造することができる。
まず、図７（Ａ）に示すように、例えば酸化膜付きシリコン基板（Ｓｉ／ＳｉＯ２基板；又はサファイヤ基板）１４上に、コレクタ層７となるＭｏＳ２層（ここではｎ−ＭｏＳ２層７ＡＹ及びｎ＋−ＭｏＳ２層７ＢＹ）を形成する（図６参照）。
【００４３】
ここでは、コレクタ層７となるＭｏＳ２層は、Ｍｏ又はＭｏＯＸの硫化、又は、ＭｏＳ２の高温スパッタ等で形成する。また、キャリア濃度を２段階で変化させ、ｎ−ＭｏＳ２層７ＡＹ及びｎ＋−ＭｏＳ２層７ＢＹを形成するためのｎ型の濃度制御は、Ｒｅを微量含有させることにより行なう。なお、上述の実施形態で説明したＣＶＤプロセスを用いても良い。
【００４４】
次に、図７（Ｂ）に示すように、ベース層４となるグラフェンを、コレクタ層７となるＭｏＳ２層上に転写する。
ここでは、上述の実施形態の具体的な構成例の製造方法における半導体層６となるＭｏＳ２層上にエミッタ層５となるグラフェンを転写する工程と同様に、コレクタ層７となるＭｏＳ２層上にベース層４となるグラフェンを転写する。なお、別の方法として、Ｓｉ／ＳｉＯ２基板上に形成したＣｕ上にグラフェンを合成し、その上にＭｏＳ２を堆積した後、ＣｕをエッチングしてＭｏＳ２／グラフェン積層構造を形成しても良い。
【００４５】
次いで、図７（Ｃ）に示すように、ベース層４となるグラフェン上に、半導体層６となるＷＳ２層６Ｙを堆積する（例えばエピタキシャル成長）。
ここでは、ＷＯＸを堆積した後、硫黄雰囲気で、約８５０℃で硫化することによって、半導体層６となるＷＳ２層（二次元半導体材料からなる半導体層）６Ｙを形成する。
次いで、図７（Ｄ）に示すように、半導体層６となるＷＳ２層６Ｙ上に、上述の実施形態の具体的な構成例の製造方法の場合と同様に、エミッタ層５となるグラフェン（グラファイト）を転写し、エミッタ電極２、ベース電極１及びコレクタ電極３を形成する（図６参照）。
【００４６】
このようにして、図６に示すような半導体デバイスを製造することができる。
なお、各層の厚さや濃度は上述の実施形態の具体的な構成例の場合と同様にすれば良い。
このように、ベース層４を構成するグラフェンの半導体層６（６Ｙ）が設けられている側の反対側に接するコレクタ層７を二次元半導体材料（ここではＭｏＳ２）によって構成することで、グラフェンと半導体層６（６Ｙ）を構成する二次元半導体材料の界面だけでなく、グラフェンとコレクタ層７を構成する二次元半導体材料の界面も、例えば通常の３次元半導体材料からなる半導体層を用いてこれをグラフェンに接触させたものと比較して、ダングリングボンド等がなく、界面準位が低減された理想的な界面となる。これにより、より良好な特性が得られることになる。
【００４７】
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
ベース電極に接し、グラフェンからなるベース層と、
エミッタ電極に接し、グラフェンからなるエミッタ層と、
前記ベース層と前記エミッタ層との間に挟まれ、二次元結晶構造を持つ二次元半導体材料からなる半導体層とを備えることを特徴とする半導体デバイス。
【００４８】
（付記２）
前記二次元半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であることを特徴とする、付記１に記載の半導体デバイス。
（付記３）
前記二次元半導体材料は、カルコゲナイド系材料であることを特徴とする、付記１又は２に記載の半導体デバイス。
【００４９】
（付記４）
前記二次元半導体材料は、ＭｏＳ２，ＷＳ２，ＳｎＳ２，ＨｆＳ２，ＭｏＳｅ２，ＷＳｅ２，ＭｏＴｅ２，ＷＴｅ２，ＭｏＯ３，ＧａＳｅ，ｈＢＮからなる群から選ばれるいずれか一種の材料であることを特徴とする、付記１又は２に記載の半導体デバイス。
（付記５）
前記半導体層は、厚さが１０ｎｍ以下であることを特徴とする、付記１〜４のいずれか１項に記載の半導体デバイス。
【００５０】
（付記６）
前記エミッタ層を構成するグラフェンは、少なくとも前記エミッタ電極の側がドープされていることを特徴とする、付記１〜５のいずれか１項に記載の半導体デバイス。
（付記７）
コレクタ電極に接し、かつ、前記ベース層の前記半導体層が設けられている側の反対側に接し、半導体材料からなるコレクタ層を備えることを特徴とする、付記１〜６のいずれか１項に記載の半導体デバイス。
【００５１】
（付記８）
前記半導体材料は、その上にグラフェンがエピタキシャル形成可能な材料又はグラフェン上にエピタキシャル成長可能な材料であることを特徴とする、付記７に記載の半導体デバイス。
（付記９）
前記半導体材料は、ＧａＮ又はＳｉＣであることを特徴とする、付記７又は８に記載の半導体デバイス。
【００５２】
（付記１０）
前記半導体材料は、ＧａＮ、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣからなる群から選ばれるいずれか一種の材料であることを特徴とする、付記７〜９のいずれか１項に記載の半導体デバイス。
（付記１１）
前記半導体材料は、二次元結晶構造を持つ二次元半導体材料であることを特徴とする、付記７又は８に記載の半導体デバイス。
【００５３】
（付記１２）
前記半導体層を構成する二次元半導体材料の電子親和力が前記コレクタ層を構成する半導体材料の電子親和力よりも小さいことを特徴とする、付記７〜１１のいずれか１項に記載の半導体デバイス。
（付記１３）
ベース電極に接するベース層となるグラフェン上に、二次元結晶構造を持つ二次元半導体材料からなる半導体層を形成する工程と、
前記半導体層上に、エミッタ電極に接するエミッタ層となるグラフェンを設ける工程とを含むことを特徴とする半導体デバイスの製造方法。
【００５４】
（付記１４）
前記半導体層を形成する工程において、前記グラフェン上に前記二次元半導体材料をエピタキシャル成長させて前記半導体層を形成することを特徴とする、付記１３に記載の半導体デバイスの製造方法。
（付記１５）
前記半導体層を形成する工程の前に、コレクタ電極に接するコレクタ層となる半導体材料の上に、前記ベース層となる前記グラフェンを設ける工程を含むことを特徴とする、付記１３又は１４に記載の半導体デバイスの製造方法。
【符号の説明】
【００５５】
１  ベース電極
２  エミッタ電極
３  コレクタ電極
４  ベース層（グラフェン）
５  エミッタ層（グラフェン）
６  半導体層（二次元半導体材料）
６Ｙ  ＷＳ２層
７  コレクタ層
７Ａ  上部ｎ型ＧａＮ層（ｎ＋−ＧａＮ層）
７Ｂ  下部ｎ型ＧａＮ層（ｎ−ＧａＮ層）
７Ｘ  ＳｉＣ基板
７ＡＸ  ｎ−ＳｉＣ層
７ＢＸ  ｎ＋−ＳｉＣ層
７ＡＹ  ｎ−ＭｏＳ２層
７ＢＹ  ｎ＋−ＭｏＳ２層
１０  サファイヤ基板
１１  銅膜
１２  酸化膜付きシリコン基板
１３  ポリマー層
１４  酸化膜付きシリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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