(57)【特許請求の範囲】
【請求項１】
フィルタを形成するための第１の容量素子と、
等価抵抗で構成されたスイッチトキャパシタフィルタであって、
前記等価抵抗は、
前記第１の容量素子とは異なる第２の容量素子と、
該第２の容量素子の端子に接続され、
前記第１の容量素子と前記第２の容量素子を充電するための第１のスイッチ素子と、
一方の端子が前記第２の容量素子の端子に接続された、
前記第２の容量素子を放電するための第２のスイッチ素子を有し、
該第２のスイッチ素子の他方の端子の電位は、前記等価抵抗の出力と同電位とされ、
前記等価抵抗の出力を入力する電圧バッファを有し、
前記第２のスイッチ素子の他方の端子は、前記電圧バッファの出力に接続される
ことを特徴とするスイッチトキャパシタフィルタ。
【請求項２】
請求項１に記載のスイッチトキャパシタフィルタを備えた
ことを特徴とするローパスフィルタ。
【請求項３】
請求項２に記載のローパスフィルタを有する
ことを特徴とする電波修正機能付電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタによるフィルタ回路とそれを用いた標準電波受信回路及び電波修正機能付電子機器に関する。
【背景技術】
【０００２】
従来から、通信分野を中心にスイッチトキャパシタ技術を用いたフィルタ回路のＩＣ化が進められている。このスイッチトキャパシタフィルタは、高い精度で高抵抗値の等価抵抗を得ることが出来るために、高精度なＣＲローパスフィルタを容易にＩＣ化できる特徴を有している。このスイッチトキャパシタ技術によるローパスフィルタは、低周波（長波）の標準電波を受信して時刻修正を行う計時装置（電波修正時計）の検波回路（復調回路）等に応用されている（たとえば、特許文献１参照）。
【０００３】
この特許文献１の計時装置は、ヘテロダイン方式によって標準電波を受信し、分周回路の分周比を調整する調整手段を設けることで、通常の時計発振回路の周波数（３２，７６８Ｈｚ）に限定せず、ＰＬＬ回路に必要な局部発振回路が最も安定して発振できる時計発振回路の発振周波数を設定することを可能とした構成である。それにより、局部発振回路が安定し、標準電波の受信感度が良好となる計時装置が実現できることが示されている。この計時装置は、中間周波数信号を復調する復調回路を備えており、この復調回路に内蔵されるローパスフィルタは、一般的にスイッチトキャパシタフィルタが用いられている。
【０００４】
ここで、標準電波を受信する計時装置の復調回路にスイッチトキャパシタ技術が用いられる理由は、前述したように、高精度なローパスフィルタを容易にＩＣ化できるからである。また、標準電波は受信状況が安定しやすい低周波であって、たとえば、４０ＫＨｚや６０ＫＨｚ等が用いられている。このため、ヘテロダイン方式を採用した場合の中間周波数は更に低周波（１０ＫＨｚなど）であり、低周波の中間周波数を復調（検波）するためには、復調回路のローパスフィルタのカットオフ周波数を低く設定する必要があるが、スイッチトキャパシタフィルタを用いれば、高精度で低周波のカットオフ周波数を備えたローパスフィルタを容易に実現できる。
【０００５】
また、スイッチトキャパシタ技術の他の応用として、スイッチトキャパシタを用いたフィルタ回路を構成するプログラマブル半導体集積回路が提案されている（たとえば、特許文献２参照）。この特許文献２のプログラマブル半導体集積回路は、スイッチトキャパシタによる等価抵抗回路と、主キャパシタに小容量の調整用キャパシタと調整用アナログスイッチからなる複数のキャパシタ回路と、キャパシタ回路を断続可能な調整用アナログスイッチと、キャパシタ回路と調整用アナログスイッチとクロック信号回路を制御するための情報を記憶して外部から書き換え可能とした不揮発性メモリを備えた構成である。このプログラマブル半導体集積回路は、ＬＳＩ化後に、外部から不揮発性メモリの情報を書き換えることで任意の種類のフィルタ回路を構成し調整できることが示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２９４３５７号公報（第６頁、図１）
【特許文献２】特開昭６３−２４２０１６号公報（第２頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、特許文献１で提示されている計時装置は、中間周波数である信号Ｓｉ２が復調回路５に入力され復調されるが（特許文献１：図１参照）、前述したように、この復調回路５に内蔵されるローパスフィルタは、通常、スイッチトキャパシタフィルタが用いられる。しかし、従来のスイッチトキャパシタフィルタは、ＩＣ内部の配線容量やトランジスタのゲート容量等による寄生容量の影響で低周波の損失が大きく、その結果、スイッチトキャパシタフィルタを復調回路のローパスフィルタに用いた場合、復調信号のＳ／Ｎ比が低下して標準電波の受信感度が悪化してしまう課題がある。
【０００８】
また、特許文献２で提示されているプログラマブル半導体集積回路は、同様にスイッチトキャパシタフィルタの寄生容量の影響を考慮していないので、低周波での損失が大きく、良好なフィルタ特性を得ることが困難であると想定される。
【０００９】
［従来のバタフライ型のスイッチトキャパシタフィルタの説明：図１４］
ここで、スイッチトキャパシタフィルタは公知技術ではあるが、本発明を理解する助けとなるので、従来のバタフライ型とクロール型のスイッチトキャパシタフィルタの構成の一例を説明する。まず、従来のバタフライ型の構成と基本動作を図１４を用いて説明する。図１４（ａ）において、符号１００は、従来のバタフライ型のスイッチトキャパシタフィルタである。スイッチトキャパシタフィルタ１００は、コンデンサＣＳと４つの半導体スイッチ素子（以下、スイッチと略す）ＳＷ１〜ＳＷ４による等価抵抗と、出力端子ＯＵＴ側に配置されるコンデンサＣＬと、によって構成される。
【００１０】
スイッチトキャパシタフィルタ１００の入力端子ＩＮには、スイッチＳＷ１の一方の端子が接続され、スイッチＳＷ１の他方の端子は、コンデンサＣＳの一方の端子とスイッチＳＷ３の一方の端子に接続される。コンデンサＣＳの他方の端子にはスイッチＳＷ２の一方の端子と、スイッチＳＷ４の一方の端子が接続される。
【００１１】
また、スイッチＳＷ２の他方の端子は出力端子ＯＵＴに接続され、出力端子ＯＵＴはコンデンサＣＬの一方の端子に接続される。また、スイッチＳＷ３とＳＷ４の他方の端子は、回路のＧＮＤに接続され、コンデンサＣＬの他方の端子も回路のＧＮＤに接続される。
【００１２】
次に、スイッチトキャパシタフィルタ１００の動作を図１４（ｂ）と図１４（ｃ）を用いて説明する。スイッチトキャパシタ１００の動作は、スイッチＳＷ３、ＳＷ４がＯＮになる期間（図１４（ｂ））と、スイッチＳＷ１、ＳＷ２がＯＮになる期間（図１４（ｃ））が、所定の周期で交互に繰り返される。
【００１３】
ここで、スイッチＳＷ３、ＳＷ４がＯＮになる期間（図１４（ｂ））では、コンデンサＣＳの両端子がスイッチＳＷ３とＳＷ４によってショートするので、コンデンサＣＳは放電電流Ｉｄが流れて、コンデンサＣＳに溜まっていた電荷は放電する。
【００１４】
一方、スイッチＳＷ１、ＳＷ２がＯＮになる期間（図１４（ｃ））では、入力端子ＩＮから充電電流ＩｃｇがコンデンサＣＳに流れ、さらにその充電電流Ｉｃｇが出力端子ＯＵＴ側のコンデンサＣＬに流れて、コンデンサＣＳとコンデンサＣＬに電荷が蓄積される。
【００１５】
このように、スイッチＳＷ３、ＳＷ４とスイッチＳＷ１、ＳＷ２が交互に速くＯＮ、ＯＦＦを繰り返すことで、各スイッチの動作周波数をｆ、コンデンサＣＳのキャパシタをＣｓとすると、スイッチトキャパシタフィルタ１００は、等価抵抗Ｒ＝１／Ｃｓｆで表せる抵抗と、コンデンサＣＬとによるＣＲローパスフィルタとして扱うことができる。
【００１６】
このスイッチトキャパシタによるＣＲローパスフィルタは、駆動周波数ｆを可変することでフィルタ特性を容易に可変できること、高精度で温度特性にも優れていること、また
、ＩＣ化した場合にチップ面積の占有率を小さくできること等により、信号処理回路などで幅広く利用されている。
【００１７】
［従来のスイッチトキャパシタの問題点：図１５］
次に、従来のスイッチトキャパシタフィルタの問題点を図１５を用いて説明する。図１５において、従来のスイッチトキャパシタフィルタ１００をＩＣ化した場合、Ｘ点（コンデンサＣＳとスイッチＳＷ２とＳＷ４の接続点）の寄生容量Ｃｐ（点線で示す）の影響が非常に大きいことが知られている。この寄生容量Ｃｐは、回路をＩＣ化することによる配線容量やスイッチＳＷ２とＳＷ４のゲート容量などである。
【００１８】
ここで、スイッチＳＷ３、ＳＷ４がＯＮになる期間（図１５（ａ））では、コンデンサＣＳの両端子がスイッチＳＷ３とＳＷ４によってショートするので、前述したように、コンデンサＣＳに溜まっていた電荷は放電する。また同時に、Ｘ点に寄生容量Ｃｐが存在すると、寄生容量Ｃｐは、スイッチＳＷ４のＯＮによって回路のＧＮＤを介してショートするので、この寄生容量Ｃｐの電荷も放電する。
【００１９】
次にスイッチＳＷ１、ＳＷ２がＯＮになる期間（図１５（ｂ））では、入力端子ＩＮから充電電流ＩｃｇがコンデンサＣＳに流れるが、この充電電流Ｉｃｇは、コンデンサＣＬに流れる充電電流Ｉｃｇ１と寄生容量Ｃｐに流れる充電電流Ｉｃｇ２に分割され、それにより、充電電流Ｉｃｇ１が減少するので、コンデンサＣＬに蓄積される電荷が減少して損失が発生する。すなわち、充電電流Ｉｃｇ２によって寄生容量Ｃｐに溜まる電荷が損失となるのである。この寄生容量Ｃｐによる損失は、ローパスフィルタの低周波での利得を低下させる原因となる。
【００２０】
［従来のスイッチトキャパシタフィルタのフィルタ特性の説明：図１６］
次に、従来のスイッチトキャパシタフィルタの特性が、寄生容量の付加によって、どのように劣化するかを図１６を用いて説明する。図１６は、従来のスイッチトキャパシタフィルタをＩＣ化した場合を想定したディスクリート部品による実験結果の一例である。図１６において、横軸は信号の周波数Ｆ（Ｈｚ）であり、縦軸はフィルタの利得（ｄＢ）である。
【００２１】
実験の条件としては一例として、実際にＩＣ化した場合と比較して約４０００倍にスケーリングした値を選択し、コンデンサＣＳは１０００ｐＦ、コンデンサＣＬは１５０００ｐＦ。寄生容量Ｃｐは、０ｐＦ、１５０ｐＦ、４７０ｐＦ、１５００ｐＦの４種類とした。ここで、たとえば、実験値の寄生容量Ｃｐ＝４７０ｐＦは、実際の寄生容量Ｃｐは、約１１８ｆＦに相当する。図１６で明らかなように、寄生容量Ｃｐが０ｐＦであれば、低周波での損失は、ほぼゼロであるが、寄生容量Ｃｐの増加と共に低周波での損失が増加することが理解できる。
【００２２】
このスイッチトキャパシタフィルタをＩＣ化した場合の実際の寄生容量Ｃｐの値は、一例として５０〜１００ｆＦ程度であるので、図１６のデータから換算すると、寄生容量Ｃｐによる損失は、スイッチトキャパシタフィルタの１段あたり、一例として約２．５ｄＢと想定できる。
【００２３】
このスイッチトキャパシタフィルタは、後述する標準電波受信回路に用いる場合、フィルタ特性の傾きを急峻にするために、一例としてスイッチトキャパシタフィルタを４段直列接続するが、この場合、１段あたりの損失が約２．５ｄＢあると、合計で４倍の約１０ｄＢの損失となり、受信回路のＳ／Ｎ比が低下して受信感度が大きく悪化する原因となる。
【００２４】
この寄生容量による損失を改善する手段として、コンデンサＣＳとＣＬの容量値を大きくすれば、相対的に寄生容量の影響を減少させられるが、スイッチトキャパシタフィルタをＩＣ化する場合、チップ上でコンデンサが占める面積が大きくなるので、ＩＣ化での量産性に問題が生じる。また、スイッチトキャパシタフィルタをアクティブフィルタにすれば、寄生容量の影響は低減できるが、回路構成が複雑になってチップ面積大、消費電流大、アンプノイズ等の問題が発生し、スイッチトキャパシタフィルタを電波修正時計などの受信回路で使用する場合、量産性や消費電力などで大きな問題となる。
【００２５】
［従来のクロール型スイッチトキャパシタフィルタの説明：図１７］
次に、従来のクロール型スイッチトキャパシタフィルタの構成と動作を図１７を用いて説明する。図１７（ａ）において、符号１１０は、従来のクロール型のスイッチトキャパシタフィルタである。スイッチトキャパシタフィルタ１１０の回路構成は、前述したバタフライ型のスイッチトキャパシタフィルタ１００（図１４参照）と同様であり、スイッチＳＷ１〜ＳＷ４のＯＮ、ＯＦＦ動作が異なるのみであるので、構成の説明は省略する。
【００２６】
次に、従来のスイッチトキャパシタフィルタ１１０の動作を図１７（ｂ）と図１７（ｃ）を用いて説明する。スイッチトキャパシタ１１０の動作は、スイッチＳＷ１、ＳＷ４がＯＮになる期間（図１７（ｂ））と、スイッチＳＷ２、ＳＷ３がＯＮになる期間（図１７（ｃ））が、所定の周期で交互に繰り返される。
【００２７】
ここで、スイッチＳＷ１、ＳＷ４がＯＮになる期間（図１７（ｂ））では、入力端子ＩＮから充電電流ＩｃｇがコンデンサＣＳに流れて、コンデンサＣＳに電荷が蓄積される。
【００２８】
一方、スイッチＳＷ２、ＳＷ３がＯＮになる期間（図１７（ｃ））では、コンデンサＣＳに蓄積された電荷が、放電電流ＩｄとしてコンデンサＣＳから流れ出し、この放電電流Ｉｄは、コンデンサＣＬに充電電流Ｉｃｇとして流れ込み、コンデンサＣＬに電荷が蓄積される。すなわち、コンデンサＣＳの電荷がコンデンサＣＬに転送される。なお、コンデンサＣＬに蓄積される電荷の極性は、バラフライ型スイッチトキャパシタフィルタ１００に対して逆になるので出力端子ＯＵＴの極性は反転する。
【００２９】
このように、スイッチＳＷ１、ＳＷ４とスイッチＳＷ２、ＳＷ３が交互に速くＯＮ、ＯＦＦを繰り返すことで、各スイッチの動作周波数をｆ、コンデンサＣＳのキャパシタをＣｓとすると、スイッチトキャパシタフィルタ１１０は、バラフライ型スイッチトキャパシタフィルタ１００と同様に、等価抵抗Ｒ＝１／Ｃｓｆで表せる抵抗と、コンデンサＣＬとによるＣＲローパスフィルタとして扱うことができる。
【００３０】
［従来のクロール型スイッチトキャパシタの問題点：図１８］
次に、従来のクロール型スイッチトキャパシタフィルタの問題点を図１８を用いて説明する。図１８において、従来のスイッチトキャパシタフィルタ１１０をＩＣ化した場合、前述したバタフライ型スイッチトキャパシタフィルタ１００と同様に、Ｘ点（コンデンサＣＳとスイッチＳＷ２とＳＷ４の接続点）の寄生容量Ｃｐ（点線で示す）の影響が非常に大きい。この寄生容量Ｃｐは、回路をＩＣ化することによる配線容量やスイッチＳＷ２とＳＷ４のゲート容量などである。
【００３１】
ここで、スイッチＳＷ１、ＳＷ４がＯＮになる期間（図１８（ａ））では、前述したように、入力端子ＩＮから充電電流ＩｃｇがコンデンサＣＳに流れて、コンデンサＣＳに電荷が蓄積される。また同時に、Ｘ点に寄生容量Ｃｐが存在すると、寄生容量Ｃｐは、スイッチＳＷ４のＯＮによって回路のＧＮＤを介してショートするので、この寄生容量Ｃｐの電荷は放電する。
【００３２】
次にスイッチＳＷ２、ＳＷ３がＯＮになる期間（図１８（ｂ））では、前述したように、コンデンサＣＳに蓄積された電荷が、放電電流ＩｄとしてコンデンサＣＳから流れ出すが、この放電電流Ｉｄは、コンデンサＣＬに流れ込む充電電流Ｉｃｇ１と寄生容量Ｃｐに流れ込む充電電流Ｉｃｇ２に分割され、それにより、充電電流Ｉｃｇ１が減少するので、コンデンサＣＬに蓄積される電荷が減少して損失が発生する。すなわち、充電電流Ｉｃｇ２によって寄生容量Ｃｐに溜まる電荷が損失となるのである。この寄生容量Ｃｐによる損失は、ローパスフィルタの低周波での利得を低下させる原因となる。
【００３３】
このように、クロール型のスイッチトキャパシタフィルタ１１０であっても、前述したバタフライ型のスイッチトキャパシタフィルタ１００と同様に、寄生容量Ｃｐの影響を大きく受けてフィルタ特性が劣化するのである。
【００３４】
本発明の目的は上記課題を解決し、スイッチトキャパシタフィルタの寄生容量の影響を低減し、損失が少なく高利得のフィルタ特性を有するスイッチトキャパシタフィルタ及びそれを用いたローパスフィルタ及び標準電波受信回路及び電波修正機能付電子機器を提供することである。
【課題を解決するための手段】
【００３５】
上記課題を解決するために、本発明のスイッチトキャパシタフィルタ及びそれを用いたローパスフィルタ及び標準電波受信回路及び電波修正機能付電子機器は下記記載の構成を採用する。
【００３６】
本発明のスイッチトキャパシタフィルタは、フィルタを形成するための第１の容量素子と、等価抵抗で構成されたスイッチトキャパシタフィルタであって、等価抵抗は、第１の容量素子とは異なる第２の容量素子と、第２の容量素子の端子に接続され、第１の容量素子と第２の容量素子を充電するための第１のスイッチ素子と、一方の端子が第２の容量素子の端子に接続された、第２の容量素子を放電するための第２のスイッチ素子を有し、  
第２のスイッチ素子の他方の端子の電位は、等価抵抗の出力と同電位とされ、等価抵抗の出力を入力する電圧バッファを有し、第２のスイッチ素子の他方の端子は、電圧バッファの出力に接続されることを特徴とする。
【００３７】
上記構成により、第２のスイッチ素子の他方の端子の電位が等価抵抗の出力と同電位とされることで、第２のスイッチ素子がＯＮして第２の容量素子の電荷を放電しても、第２の容量素子の出力側に存在する寄生容量からは放電電流が流れず充電された状態が維持される。それにより、第１のスイッチ素子がＯＮして第２の容量素子から第１の容量素子に充電電流が流れるとき、寄生容量には充電電流がほとんど流れないので、寄生容量による電荷の損失は無視できるほど低減する。その結果、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。
【００３８】
また、寄生容量の影響を低減できるので、スイッチトキャパシタの各容量素子の容量値を小さくすることが可能となり、ＩＣ化する場合にチップ面積の占有率が小さいスイッチトキャパシタフィルタを実現できる。また、オペアンプ等を用いたアクティブフィルタではなく、パッシブフィルタの構成であるので、回路規模が小さく、且つ、低消費電力で動作するローパスフィルタを実現できる。
【００３９】
また、本発明のスイッチトキャパシタフィルタは、等価抵抗の出力が第２の容量素子の端子であり、第１の容量素子と第２の容量素子は直接接続されることを特徴とする。
【００４０】
これにより、スイッチ素子数を削減できるので、回路構成が簡略化されてＩＣ化した場合のチップ面積の占有率をさらに減らすことが可能となる。また、スイッチ素子を削減できるので、回路上の寄生容量が減少し、さらに損失の少ないスイッチトキャパシタフィル
タを実現できる。
【００４１】
また、第２のスイッチ素子の他方の端子は、等価抵抗の出力に直接接続されることを特徴とする。
【００４２】
これにより、第２のスイッチ素子の他方の端子が等価抵抗の出力に直接接続されることで、第２のスイッチ素子がＯＮして第２の容量素子の電荷を放電しても、第２の容量素子の出力側に存在する寄生容量は充電された状態が維持される。それにより、第１のスイッチ素子がＯＮして第２の容量素子から第１の容量素子に充電電流が流れるとき、寄生容量には充電電流がほとんど流れないので、寄生容量による電荷の損失は無視できるほど低減する。その結果、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。
【００４４】
これにより、等価抵抗の出力と第２のスイッチ素子の他方の端子の間に電圧バッファを設けることで、第２のスイッチ素子の他方の端子と等価抵抗の出力が同電位となり、第２のスイッチ素子の他方の端子と等価抵抗の出力を直接接続した場合と同様の効果が得られる。また、第２のスイッチ素子と等価抵抗の出力を直接接続する必要がないので、柔軟性のある回路構成を実現できる。
【００４５】
また、本発明のスイッチトキャパシタフィルタを備えたローパスフィルタであることを特徴とする。さらに、そのローパスフィルタを、検波回路のローパスフィルタとした標準電波受信回路であることを特徴とする。
【００４６】
これにより、低周波での損失が少ない検波回路を実現できるので、検波回路の出力である振幅信号のＳ／Ｎ比が向上し、受信感度が良好で安定した受信が可能な標準電波受信回路を提供できる。また、回路規模が小さく、低消費電力の標準電波受信回路を実現できる。
【００４７】
また、本発明の標準電波受信回路を有する電波修正機能付電子機器であることを特徴とする。
【００４８】
これにより、Ｓ／Ｎ比に優れ、高感度な標準電波受信回路を用いることで、比較的電波の弱い環境下においても標準電波を受信して時刻修正が可能な信頼性に優れた電波修正機能付電子機器を提供できる。また、小規模で消費電流の少ない標準電波受信回路を用いることで、量産性に優れ低消費電力の電波修正機能付電子機器を実現できる。
【発明の効果】
【００４９】
上記の如く本発明によれば、スイッチトキャパシタフィルタの第２のスイッチ素子の他方の端子の電位が等価抵抗の出力と同電位とされるので、第２のスイッチ素子がＯＮして第２の容量素子の電荷を放電しても、第２の容量素子の出力側に存在する寄生容量は充電された状態が継続する。それにより、寄生容量には充電電流がほとんど流れず、寄生容量による電荷の損失は無視できるほど低減する。その結果、高利得で小規模、低消費電力のスイッチトキャパシタフィルタを提供できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係わるスイッチトキャパシタフィルタの構成を示す回路図とクロック信号の波形図である。
【図２】本発明の第１の実施形態に係わるスイッチトキャパシタフィルタの動作を説明する説明図である。
【図３】本発明の第１の実施形態に係わるスイッチトキャパシタフィルタのフィルタ特性を説明するグラフである。
【図４】本発明の第１の実施形態の変形例１に係わるスイッチトキャパシタフィルタの構成を示す回路図である。
【図５】本発明の第１の実施形態の変形例２に係わるスイッチトキャパシタフィルタの構成を示す回路図である。
【図６】本発明の第１の実施形態の変形例２に係わるスイッチトキャパシタフィルタの動作を説明する説明図である。
【図７】本発明の第２の実施形態に係わるスイッチトキャパシタフィルタの構成を示す回路図である。
【図８】本発明の第２の実施形態に係わるスイッチトキャパシタフィルタの動作を説明する説明図である。
【図９】本発明の第１の実施形態に係わるスイッチトキャパシタフィルタを検波回路のローパスフィルタに使用した第３の実施形態に係わる標準電波受信回路の構成を示すブロック図である。
【図１０】本発明の第１の実施形態に係わるスイッチトキャパシタフィルタをローパスフィルタに使用した第３の実施形態に係わる検波回路の構成とローパスフィルタの構成を示すブロック図である。
【図１１】本発明の第３の実施形態に係わる検波回路の動作を説明する波形図である。
【図１２】本発明の第３の実施形態に係わる検波回路のローパスフィルタの特性と従来のスイッチトキャパシタフィルタを用いたローパスフィルタの特性の違いを説明する周波数スペクトル図である。
【図１３】本発明の第４の実施形態に係わる電波修正機能付電子機器の構成を示すブロック図である。
【図１４】従来のバタフライ型スイッチトキャパシタフィルタの構成と動作を説明する回路図である。
【図１５】従来のバタフライ型スイッチトキャパシタフィルタの問題点を説明する説明図である。
【図１６】従来のバタフライ型スイッチトキャパシタフィルタのフィルタ特性を説明するグラフである。
【図１７】従来のクロール型スイッチトキャパシタフィルタの構成と動作を説明する回路図である。
【図１８】従来のクロール型スイッチトキャパシタフィルタの問題点を説明する説明図である。
【発明を実施するための形態】
【００５１】
以下図面により本発明の実施の形態を詳述する。
［各実施形態の特徴］
第１の実施形態の特徴は本発明の基本的な構成であり、スイッチ素子が４つ、または２つで構成されるバタフライ型のスイッチトキャパシタフィルタである。第２の実施形態の特徴は、クロール型のスイッチトキャパシタフィルタである。第３の実施形態の特徴は、第１の実施形態のスイッチトキャパシタフィルタを検波回路のローパスフィルタに使用した標準電波受信回路である。第４の実施形態の特徴は、第３の実施形態の標準電波受信回路を用いた電波修正機能付電子機器である。
【００５２】
［第１の実施形態］
［第１の実施形態のスイッチトキャパシタフィルタの構成説明：図１（ａ）］
第１の実施形態のスイッチトキャパシタフィルタの構成を図１（ａ）を用いて説明する
。図１（ａ）において、符号１は、第１の実施形態のバタフライ型のスイッチトキャパシタフィルタ（外側の点線で囲む）である。スイッチトキャパシタフィルタ１は、フィルタを形成するための第１の容量素子であるコンデンサＣＬと、等価抵抗２（内側の点線で囲む）と、で構成される。等価抵抗２は、第１の容量素子とは異なる第２の容量素子であるコンデンサＣＳと、第１及び第２のスイッチ素子によって構成される。
【００５３】
等価抵抗２の入力ｉｎは、スイッチトキャパシタフィルタ１の入力端子ＩＮに接続され、等価抵抗２の出力ｏｕｔは、スイッチトキャパシタフィルタ１の出力端子ＯＵＴに接続される。また、コンデンサＣＬの一方の端子は、等価抵抗２の出力ｏｕｔ、すなわち、スイッチトキャパシタフィルタ１の出力端子ＯＵＴに接続され、コンデンサＣＬの他方の端子は、回路のＧＮＤに接続される。
【００５４】
第１のスイッチ素子はスイッチＳＷ１、ＳＷ２で構成され、第２のスイッチ素子はスイッチＳＷ３、ＳＷ４で構成される。スイッチＳＷ１、ＳＷ２は、コンデンサＣＬとコンデンサＣＳを充電するために配置され、スイッチＳＷ１、ＳＷ２のそれぞれの一方の端子はコンデンサＣＳの両端子に接続される。また、スイッチＳＷ３、ＳＷ４は、コンデンサＣＳの電荷を放電するために配置され、スイッチＳＷ３、ＳＷ４のそれぞれの一方の端子はコンデンサＣＳの両端子に接続され、スイッチＳＷ３、ＳＷ４の他方の端子は、等価抵抗２の出力ｏｕｔ、すなわち、スイッチトキャパシタフィルタ１の出力端子ＯＵＴに直接接続される。
【００５５】
また、スイッチＳＷ１の他方の端子は、等価抵抗２の入力ｉｎ、すなわち、スイッチトキャパシタフィルタ１の入力端子ＩＮに接続され、スイッチＳＷ２の他方の端子は、等価抵抗２の出力ｏｕｔに接続される。なお、スイッチＳＷ１〜ＳＷ４は、制御端子ＧによってＯＮ、ＯＦＦ制御されるトランスミッションゲートで構成される。
【００５６】
また、符号Ｃｐは、従来例と同様に、Ｘ点に存在する寄生容量であり、Ｘ点と回路のＧＮＤとの間に等価的に存在するキャパシタである。
【００５７】
また、符号１１は２層クロック生成回路であり、所定の周波数でなる基準信号Ｐ１０を入力して２層のクロック信号ＣＬＫ１とＣＬＫ２とを出力する。クロック信号ＣＬＫ１は、スイッチＳＷ１とＳＷ２の制御端子Ｇに接続され、クロック信号ＣＬＫ２は、スイッチＳＷ３とＳＷ４の制御端子Ｇに接続される。
【００５８】
［クロック信号ＣＬＫ１とＣＬＫ２の波形説明：図１（ｂ）］
次に、２層クロック生成回路１１の出力であるクロック信号ＣＬＫ１とＣＬＫ２を図１（ｂ）を用いて説明する。図１（ｂ）において、クロック信号ＣＬＫ１、ＣＬＫ２は、所定の周期でタイミングＴ１、Ｔ２、Ｔ３を繰り返す２層クロック信号である。
【００５９】
ここで、タイミングＴ１では、クロック信号ＣＬＫ１がレベル”Ｈ”、クロック信号ＣＬＫ２がレベル”Ｌ”であり、タイミングＴ２では、クロック信号ＣＬＫ１とＣＬＫ２が共にレベル”Ｌ”であり、タイミングＴ３では、クロック信号ＣＬＫ１がレベル”Ｌ”、クロック信号ＣＬＫ２がレベル”Ｈ”である。
【００６０】
ここで、クロック信号ＣＬＫ１がレベル”Ｈ”のとき、スイッチＳＷ１、ＳＷ２がＯＮとなり、クロック信号ＣＬＫ２がレベル”Ｈ”のとき、スイッチＳＷ３、ＳＷ４がＯＮとなる。また、クロック信号ＣＬＫ１とＣＬＫ２が共にレベル“Ｌ”のとき、すべてのＳＷ１〜ＳＷ４はＯＦＦとなる。すなわち、スイッチＳＷ１、ＳＷ２とスイッチＳＷ３、ＳＷ４は、所定の周期で交互にＯＮとＯＦＦを繰り返す動作を実行し、同時にＯＮとなるタイミングは存在しないように制御される。
【００６１】
［第１の実施形態のスイッチトキャパシタフィルタの動作説明：図２］
次に、第１の実施形態のスイッチトキャパシタフィルタ１の動作を図２を用いて説明する。なお、説明の前提として、入力端子ＩＮに所定のプラス電圧の信号が印加されているとする。図２（ａ）において、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ１のとき、スイッチＳＷ１とＳＷ２がＯＮとなり、スイッチＳＷ３、ＳＷ４がＯＦＦとなる。
【００６２】
次に図２（ｂ）において、所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ２のときは、すべてのスイッチＳＷ１〜ＳＷ４がＯＦＦとなる。
【００６３】
次に図２（ｃ）において、さらに所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ３のときは、スイッチＳＷ１とＳＷ２がＯＦＦとなり、スイッチＳＷ３、ＳＷ４がＯＮとなる。
【００６４】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２はタイミングＴ２に戻るので（図１（ｂ）参照）、すべてのスイッチＳＷ１〜ＳＷ４が再びＯＦＦとなる（図２（ｂ））。
【００６５】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２は再びタイミングＴ１になるので（図１（ｂ）参照）、スイッチＳＷ１とＳＷ２がＯＮとなり、スイッチＳＷ３、ＳＷ４がＯＦＦとなる（図２（ａ））。以降、この動作が所定の周期で繰り返される。
【００６６】
ここで、最初のタイミングＴ１（図２（ａ））では、入力端子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れ、この充電電流Ｉｃｇは、従来例と同様に、コンデンサＣＬに流れる充電電流Ｉｃｇ１と寄生容量Ｃｐに流れる充電電流Ｉｃｇ２に分割され、コンデンサＣＬと寄生容量Ｃｐにそれぞれ所定の電荷が蓄積される。
【００６７】
次に、タイミングＴ２を経てタイミングＴ３（図２（ｃ））になると、スイッチＳＷ３、ＳＷ４が共にＯＮするので、コンデンサＣＳは、ショート状態となって放電電流Ｉｄが流れてコンデンサＣＳの電荷は放電される。しかし、スイッチＳＷ３、ＳＷ４の他方の端子は、共に等価抵抗２の出力である出力端子ＯＵＴに接続されているため、寄生容量Ｃｐが存在するＸ点の電圧は、出力端子ＯＵＴの電圧（すなわち、コンデンサＣＬの電圧）と等しくなるようにバイアスされる。それにより、タイミングＴ３では、寄生容量Ｃｐは、出力端子ＯＵＴの電圧まで充電された状態が維持され、寄生容量Ｃｐの電荷は、ほとんど放電されない。
【００６８】
その結果、次にタイミングＴ２を経てタイミングＴ１になると（図２（ａ））、再び、入力端子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れるが、寄生容量Ｃｐに流れる充電電流Ｉｃｇ２は減少し、充電電流Ｉｃｇのほとんどが出力端子ＯＵＴ側のコンデンサＣＬに流れる充電電流Ｉｃｇ１となってコンデンサＣＬに電荷が蓄積される。
【００６９】
すなわち、Ｘ点に存在する寄生容量Ｃｐは、タイミングＴ３において、電荷が放電されずに出力端子ＯＵＴの電圧と同電位にバイアスされ続けるので、寄生容量Ｃｐに繰り返し充電電流Ｉｃｇ２が流れることがなく、寄生容量Ｃｐによる電荷の損失は無視できるほど低減する。なお、入力端子ＩＮにマイナス電圧の信号が印加された場合は、充電電流Ｉｃｇと放電電流Ｉｄの電流方向が逆向きになるだけで、スイッチトキャパシタフィルタとしての動作は同じである。
【００７０】
［第１の実施形態のスイッチトキャパシタフィルタのフィルタ特性の説明：図３］
次に、第１の実施形態のスイッチトキャパシタフィルタのフィルタ特性の一例を図３を用いて説明する。図３は従来例で示したグラフ（図１６参照）と同様に、本実施形態のスイッチトキャパシタフィルタ１をＩＣ化した場合を想定したディスクリート部品による実験結果の一例である。図３において、横軸は信号の周波数Ｆ（Ｈｚ）であり、縦軸はフィルタの利得（ｄＢ）である。
【００７１】
実験の条件としては従来例と同様に、実際にＩＣ化した場合と比較して、約４０００倍にスケーリングした値を選択し、コンデンサＣＳは１０００ｐＦ、コンデンサＣＬは１５０００ｐＦ。寄生容量Ｃｐは、０ｐＦと従来例の実験における最大値の１５００ｐＦとした。図３で明らかなように、寄生容量Ｃｐが０ｐＦ（点線）と１５００ｐＦ（実線）のフィルタ特性は、ほとんど変化がなく、寄生容量Ｃｐによる損失は、ほぼゼロであることが理解できる。
【００７２】
以上のように、第１の実施形態のバタフライ型のスイッチトキャパシタフィルタ１によれば、寄生容量Ｃｐの影響をほぼ無視できるほど低減できるので、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。また、寄生容量Ｃｐの影響をほぼ無視できることで、コンデンサＣＳとコンデンサＣＬの容量値を小さくすることが可能となり、ＩＣ化する場合にチップ面積の占有率が小さいスイッチトキャパシタフィルタを実現できる。また、オペアンプ等を用いたアクティブフィルタではなく、パッシブフィルタの構成であるので、回路規模が小さく、且つ、低消費電力で動作するローパスフィルタを実現できる。
【００７３】
［第１の実施形態の変形例１のスイッチトキャパシタフィルタの構成説明：図４］
次に、第１の実施形態の変形例１のスイッチトキャパシタフィルタの構成を図４を用いて説明する。この変形例１は、等価抵抗の出力と第２のスイッチ素子の他方の端子との間に電圧バッファが配置される特徴を有している。
【００７４】
図４において、符号３は、第１の実施形態の変形例１のスイッチトキャパシタフィルタ（外側の点線で囲む）である。スイッチトキャパシタフィルタ３は、フィルタを形成するための第１の容量素子であるコンデンサＣＬと、等価抵抗４（内側の点線で囲む）と、で構成される。等価抵抗４は、第１の容量素子とは異なる第２の容量素子であるコンデンサＣＳと、第１、第２のスイッチ素子、及び、電圧バッファ５によって構成される。
【００７５】
ここで、変形例１のスイッチトキャパシタフィルタ３を構成するコンデンサＣＬと等価抵抗４の基本的な回路構成は、第１の実施形態のスイッチトキャパシタフィルタ１の回路構成（図１参照）と同様であるので、変形例１の特徴である等価抵抗４に配置される電圧バッファ５を中心に説明する。
【００７６】
電圧バッファ５は、一例として入力電圧に対して同電位の電圧を出力する一般的なバッファ回路で構成され、その入力端子５ａは等価抵抗４の出力ｏｕｔに接続され、電圧バッファ５の出力端子５ｂは、第２のスイッチ素子のスイッチＳＷ３、ＳＷ４の他方の端子に接続される。
【００７７】
ここで、電圧バッファ５は、前述したように、入力端子５ａに入力する電位に対して同電位の電圧を出力端子５ｂから出力するので、等価抵抗４の出力ｏｕｔの電位と、スイッチＳＷ３、ＳＷ４の他方の端子の電位が常に同電位となるように動作する。
【００７８】
そのため、電圧バッファ５によって、等価的に等価抵抗４の出力ｏｕｔ（すなわち、出力端子ＯＵＴ）がスイッチＳＷ３、ＳＷ４の他方の端子と直接接続されたと同様の動作となり、従って、変形例１のスイッチトキャパシタフィルタ３の動作は、第１の実施形態の
スイッチトキャパシタフィルタ１の動作（図２参照）と同一である。
【００７９】
このように、変形例１のスイッチトキャパシタフィルタ３は、スイッチＳＷ３、ＳＷ４の他方の端子が、電圧バッファ５によって等価抵抗４の出力ｏｕｔ、すなわち、出力端子ＯＵＴに直接接続されていることと等価であるので、第１の実施形態と同様に、寄生容量Ｃｐが存在するＸ点の電圧は、出力端子ＯＵＴの電圧（すなわち、コンデンサＣＬの電圧）と等しくなるようにバイアスされる。それにより、寄生容量Ｃｐは、出力端子ＯＵＴの電圧まで充電された状態が維持され、寄生容量Ｃｐの電荷は、ほとんど放電されない。
【００８０】
その結果、Ｘ点に存在する寄生容量Ｃｐは、電荷が放電されずに出力端子ＯＵＴの電圧と同電位にバイアスされ続けるので、寄生容量Ｃｐに繰り返し充電電流Ｉｃｇ２が流れることがなく、寄生容量Ｃｐによる電荷の損失は無視できるほど低減し、損失の少ないスイッチトキャパシタフィルタを実現できる。
【００８１】
なお、第１の実施形態の変形例１のフィルタ特性は、前述した第１の実施形態のフィルタ特性（図３参照）と同様であるので説明は省略する。
【００８２】
以上のように、第１の実施形態の変形例１のスイッチトキャパシタフィルタ３によれば、寄生容量Ｃｐの影響をほぼ無視できるほど低減できるので、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。また、等価抵抗４の出力ｏｕｔとスイッチＳＷ３、ＳＷ４の他方の端子の間に電圧バッファ５を設けることで、等価抵抗４の出力ｏｕｔとスイッチＳＷ３、ＳＷ４の他方の端子とを直接接続する必要がないので、ＩＣ内部の配線引き回しに柔軟性を持たせることができる。
【００８３】
なお、本変形例１のように等価抵抗の出力と第２のスイッチ素子の他方の端子との間に電圧バッファが配置される構成は、後述する第１の実施形態の変形例２、及び、第２の実施形態にも適用できる。
【００８４】
［第１の実施形態の変形例２のスイッチトキャパシタフィルタの構成説明：図５］
次に、第１の実施形態の変形例２のスイッチトキャパシタフィルタの構成を図５を用いて説明する。この変形例２は、第１のスイッチ素子と第２のスイッチ素子が、各１個で構成される特徴を有している。
【００８５】
図５において、符号６は、第１の実施形態の変形例のスイッチトキャパシタフィルタ（外側の点線で囲む）である。スイッチトキャパシタフィルタ６は、フィルタを形成するための第１の容量素子であるコンデンサＣＬと、等価抵抗７（内側の点線で囲む）と、で構成される。等価抵抗７は、第１の容量素子とは異なる第２の容量素子であるコンデンサＣＳと、第１及び第２のスイッチ素子によって構成される。
【００８６】
コンデンサＣＬの一方の端子は、等価抵抗７の出力ｏｕｔ、すなわち、スイッチトキャパシタフィルタ６の出力端子ＯＵＴに接続され、コンデンサＣＬの他方の端子は、回路のＧＮＤに接続される。
【００８７】
第１のスイッチ素子はスイッチＳＷ１で構成され、第２のスイッチ素子はスイッチＳＷ３で構成される。スイッチＳＷ１は、コンデンサＣＬとコンデンサＣＳを充電するために配置され、スイッチＳＷ１の一方の端子はコンデンサＣＳの一方の端子に接続され、スイッチＳＷ１の他方の端子は、等価抵抗７の入力ｉｎ、すなわち、スイッチトキャパシタフィルタ６の入力端子ＩＮに接続される。
【００８８】
コンデンサＣＳの他方の端子は、等価抵抗７の出力ｏｕｔに位置するコンデンサＣＬの
一方の端子に接続される。すなわち、等価抵抗７の出力ｏｕｔが第２の容量素子であるコンデンサＣＳの他方の端子であり、コンデンサＣＬとコンデンサＣＳは、直接接続される構成である。
【００８９】
また、スイッチＳＷ３は、コンデンサＣＳを放電するために配置され、スイッチＳＷ３の一方の端子はコンデンサＣＳの一方の端子に接続され、スイッチＳＷ３の他方の端子は、等価抵抗７の出力ｏｕｔ、すなわち、スイッチトキャパシタフィルタ６の出力端子ＯＵＴに接続される。
【００９０】
また、符号ＣｐはＸ点に存在する寄生容量であり、Ｘ点と回路のＧＮＤとの間に等価的に存在するキャパシタである。
【００９１】
また、２層クロック生成回路１１は、第１の実施形態と同様に２層のクロック信号ＣＬＫ１とＣＬＫ２を出力する。クロック信号ＣＬＫ１は、スイッチＳＷ１の制御端子Ｇに接続され、クロック信号ＣＬＫ２は、スイッチＳＷ３の制御端子Ｇに接続される。なお、スイッチＳＷ１、ＳＷ３は、制御端子ＧによってＯＮ、ＯＦＦ制御されるトランスミッションゲートで構成される。
【００９２】
［第１の実施形態の変形例２のスイッチトキャパシタフィルタの動作説明：図６］
次に、第１の実施形態の変形例２のスイッチトキャパシタフィルタ６の動作を図６を用いて説明する。なお、説明の条件として、入力端子ＩＮに所定のプラス電圧の信号が印加されているとする。また、クロック信号ＣＬＫ１、ＣＬＫ２のタイミングＴ１〜Ｔ３は、前述した第１の実施形態のクロック信号と同様である（図１（ｂ）参照）。
【００９３】
図６（ａ）において、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ１のとき、スイッチＳＷ１がＯＮとなり、スイッチＳＷ３がＯＦＦとなる。
【００９４】
次に図６（ｂ）において、所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ２のときは、スイッチＳＷ１、ＳＷ３が共にＯＦＦとなる。
【００９５】
次に図６（ｃ）において、さらに所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ３のときは、スイッチＳＷ１がＯＦＦとなり、スイッチＳＷ３がＯＮとなる。
【００９６】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２はタイミングＴ２に戻るので、スイッチＳＷ１、ＳＷ３が再びＯＦＦとなる（図６（ｂ））。
【００９７】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２は再びタイミングＴ１になるので、スイッチＳＷ１がＯＮとなり、スイッチＳＷ３がＯＦＦとなる（図６（ａ））。以降、この動作が所定の周期で繰り返される。
【００９８】
ここで、最初のタイミングＴ１（図６（ａ））では、入力端子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れ、この充電電流Ｉｃｇは、従来例と同様に、コンデンサＣＬに流れる充電電流Ｉｃｇ１と寄生容量Ｃｐに流れる充電電流Ｉｃｇ２に分割され、コンデンサＣＬと寄生容量にＣｐにそれぞれ所定の電荷が蓄積される。
【００９９】
次に、タイミングＴ２を経てタイミングＴ３（図６（ｃ））になると、スイッチＳＷ３がＯＮするので、コンデンサＣＳは、ショート状態となって放電電流Ｉｄが流れてコンデンサＣＳの電荷は放電される。しかし、スイッチＳＷ３の他方の端子は、等価抵抗７の出力である出力端子ＯＵＴに接続されているため、寄生容量Ｃｐが存在するＸ点の電圧は、
出力端子ＯＵＴの電圧と等しくなるようにバイアスされる。それにより、タイミングＴ３では、寄生容量Ｃｐは、出力端子ＯＵＴの電圧まで充電された状態が維持され、寄生容量Ｃｐの電荷は、ほとんど放電されない。
【０１００】
その結果、タイミングＴ２を経てタイミングＴ１になると（図６（ａ））、再び、入力端子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れるが、寄生容量Ｃｐに流れる充電電流Ｉｃｇ２は減少し、充電電流Ｉｃｇのほとんどが出力端子ＯＵＴ側のコンデンサＣＬに流れる充電電流Ｉｃｇ１となってコンデンサＣＬに電荷が蓄積される。
【０１０１】
すなわち、第１の実施形態の変形例２においても、Ｘ点に存在する寄生容量Ｃｐは、タイミングＴ３において、電荷が放電されずに出力端子ＯＵＴの電圧と同電位にバイアスされるので、寄生容量Ｃｐに繰り返し充電電流Ｉｃｇ２が流れることがなく、寄生容量Ｃｐによる電荷の損失は無視できるほど低減する。
【０１０２】
なお、第１の実施形態の変形例２のフィルタ特性は、前述した第１の実施形態のフィルタ特性（図３参照）と同様であるので説明は省略する。
【０１０３】
以上のように、第１の実施形態の変形例２のスイッチトキャパシタフィルタ６によれば、寄生容量Ｃｐの影響をほぼ無視できるほど低減できるので、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。また、スイッチ素子の数が少ないので、回路構成が簡略化されてＩＣ化する場合にチップ面積の占有率をさらに減らすことができる。また、スイッチ素子が少ないので、寄生容量が減少し、さらに損失の少ないスイッチトキャパシタフィルタを実現できる。
【０１０４】
［第２の実施形態］
［第２の実施形態のスイッチトキャパシタフィルタの構成説明：図７］
次に、第２の実施形態のスイッチトキャパシタフィルタの構成を図７を用いて説明する。図７において、符号８は、第２の実施形態のクロール型のスイッチトキャパシタフィルタ（外側の点線で囲む）である。スイッチトキャパシタフィルタ８は、フィルタを形成するための第１の容量素子であるコンデンサＣＬと、等価抵抗９（内側の点線で囲む）と、で構成される。等価抵抗９は、第１の容量素子とは異なる第２の容量素子であるコンデンサＣＳと、第１及び第２のスイッチ素子によって構成される。
【０１０５】
ここで、スイッチトキャパシタフィルタ８の入力端子ＩＮや出力端子ＯＵＴ、および、コンデンサＣＬの接続等は、第１の実施形態の回路構成（図１参照）と同様であるので説明は省略する。
【０１０６】
等価抵抗９の第１のスイッチ素子はスイッチＳＷ１、ＳＷ４で構成され、第２のスイッチ素子はスイッチＳＷ２、ＳＷ３で構成される。スイッチＳＷ１、ＳＷ４は、コンデンサＣＳとコンデンサＣＬを充電するために配置され、スイッチＳＷ１、ＳＷ４のそれぞれの一方の端子はコンデンサＣＳの両端子に接続される。また、スイッチＳＷ２、ＳＷ３は、コンデンサＣＳの電荷を放電するために配置され、スイッチＳＷ２、ＳＷ３のそれぞれの一方の端子はコンデンサＣＳの両端子に接続され、スイッチＳＷ２、ＳＷ３の他方の端子は、等価抵抗９の出力ｏｕｔ、すなわち、スイッチトキャパシタフィルタ８の出力端子ＯＵＴに接続される。
【０１０７】
また、スイッチＳＷ１の他方の端子は、等価抵抗９の入力ｉｎ、すなわち、スイッチトキャパシタフィルタ８の入力端子ＩＮに接続され、スイッチＳＷ４の他方の端子は、等価抵抗９の出力ｏｕｔに接続される。なお、スイッチＳＷ１〜ＳＷ４は、制御端子Ｇによっ
てＯＮ、ＯＦＦ制御されるトランスミッションゲートで構成される。
【０１０８】
また、符号Ｃｐは第１の実施形態と同様に、Ｘ点に存在する寄生容量であり、Ｘ点と回路のＧＮＤとの間に等価的に存在するキャパシタである。また、２層クロック生成回路１１と、その出力であるクロック信号ＣＬＫ１とＣＬＫも、第１の実施形態と同様である。
【０１０９】
このように、第２の実施形態のクロール型のスイッチトキャパシタフィルタ８では、クロック信号ＣＬＫ１が等価抵抗９のスイッチＳＷ１とＳＷ４の制御端子Ｇに接続され、クロック信号ＣＬＫ２がスイッチＳＷ２とＳＷ３の制御端子Ｇに接続される。従って、スイッチＳＷ１とＳＷ４が、二つ同時にＯＮ、ＯＦＦ制御され、スイッチＳＷ２とＳＷ３が、二つ同時にＯＮ、ＯＦＦ制御される構成である。
【０１１０】
［第２の実施形態のスイッチトキャパシタフィルタの動作説明：図８］
次に、第２の実施形態のスイッチトキャパシタフィルタ８の動作を図８を用いて説明する。なお、説明の条件として、入力端子ＩＮに所定のプラス電圧の信号が印加されているとする。また、クロック信号ＣＬＫ１、ＣＬＫ２のタイミングＴ１〜Ｔ３は、第１の実施形態のクロック信号と同様である（図１（ｂ）参照）。
【０１１１】
図８（ａ）において、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ１のとき、スイッチＳＷ１とＳＷ４がＯＮとなり、スイッチＳＷ２とＳＷ３がＯＦＦとなる。
【０１１２】
次に図８（ｂ）において、所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ２のときは、すべてのスイッチＳＷ１〜ＳＷ４がＯＦＦとなる。
【０１１３】
次に図８（ｃ）において、さらに所定の時間が経過して、クロック信号ＣＬＫ１、ＣＬＫ２がタイミングＴ３のときは、スイッチＳＷ１とＳＷ４がＯＦＦとなり、スイッチＳＷ２とＳＷ３がＯＮとなる。
【０１１４】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２はタイミングＴ２に戻るので（図１（ｂ）参照）、すべてのスイッチＳＷ１〜ＳＷ４が再びＯＦＦとなる（図８（ｂ））。
【０１１５】
さらに時間が経過するとクロック信号ＣＬＫ１、ＣＬＫ２は再びタイミングＴ１になるので、スイッチＳＷ１とＳＷ４がＯＮとなり、スイッチＳＷ２とＳＷ３がＯＦＦとなる（図８（ａ））。以降、この動作が所定の周期で繰り返される。
【０１１６】
ここで、最初のタイミングＴ１（図８（ａ））では、入力端子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れ、この充電電流Ｉｃｇは、ＳＷ４を通ってコンデンサＣＬに流れる充電電流Ｉｃｇ１と、Ｘ点から寄生容量Ｃｐに流れる充電電流Ｉｃｇ２に分割され、コンデンサＣＬと寄生容量にＣｐにそれぞれ所定の電荷が蓄積される。
【０１１７】
次に、タイミングＴ２を経てタイミングＴ３（図８（ｃ））になると、スイッチＳＷ２、ＳＷ３がＯＮするので、コンデンサＣＳは、ショート状態となって放電電流Ｉｄが流れてコンデンサＣＳの電荷は放電される。しかし、スイッチＳＷ２、ＳＷ３の他方の端子は、共に等価抵抗９の出力である出力端子ＯＵＴに接続されているため、寄生容量Ｃｐが存在するＸ点の電圧は、出力端子ＯＵＴの電圧と等しくなるようにバイアスされる。それにより、タイミングＴ３では、寄生容量Ｃｐは、出力端子ＯＵＴの電圧まで充電された状態が維持され、寄生容量Ｃｐの電荷は、ほとんど放電されない。
その結果、タイミングＴ２を経てタイミングＴ１になると（図８（ａ））、再び、入力端
子ＩＮからスイッチＳＷ１を介して充電電流ＩｃｇがコンデンサＣＳに流れるが、寄生容量Ｃｐに流れる充電電流Ｉｃｇ２は減少し、充電電流ＩｃｇのほとんどはスイッチＳＷ４を通って出力端子ＯＵＴ側のコンデンサＣＬに流れる充電電流Ｉｃｇ１となってコンデンサＣＬに電荷が蓄積される。
すなわち、第２の実施形態のスイッチトキャパシタフィルタ８においても、Ｘ点に存在する寄生容量Ｃｐは、タイミングＴ３において、電荷が放電されずに出力端子ＯＵＴの電圧と同電位にバイアスされるので、寄生容量Ｃｐに繰り返し充電電流Ｉｃｇ２が流れることがなく、寄生容量Ｃｐによる電荷の損失は無視できるほど低減する。
【０１１８】
なお、第２の実施形態のフィルタ特性は、前述した第１の実施形態のフィルタ特性（図３参照）と同様であるので説明は省略する。
【０１１９】
以上のように、第２の実施形態のクロール型のスイッチトキャパシタフィルタ８によれば、寄生容量Ｃｐの影響をほぼ無視できるほど低減できるので、低周波での損失が減少して高利得のフィルタ特性を備えたスイッチトキャパシタフィルタを提供できる。また、第１の実施形態と同様に、チップ面積の占有率が小さく、回路構成が簡単で低消費電力のローパスフィルタを実現できる。
【０１２０】
［第３の実施形態］
［第３の実施形態の標準電波受信回路の構成説明：図９］
次に、第１の実施形態のスイッチトキャパシタフィルタ１（図１参照）を検波回路のローパスフィルタに使用した第３の実施形態の標準電波受信回路の概略構成を図９を用いて説明する。図９において、符号３０は第３の実施形態の標準電波受信回路である。標準電波受信回路３０は、ヘテロダイン方式の受信回路であり、第１の実施形態のスイッチトキャパシタフィルタ１を組み込んだ検波回路２０、増幅回路２１、ＭＩＸ回路２２、フィルタ回路２３、局部発振回路２４、制御回路２５、デコード回路２６などによって構成される。
【０１２１】
増幅回路２１は、アンテナ３１が受信した標準電波Ｐ１（４０ＫＨｚ、６０ＫＨｚなど）を入力し、増幅して増幅信号Ｐ２を出力する。ＭＩＸ回路２２は、増幅信号Ｐ２と局部発振回路２４からの所定の局発信号Ｐ３を入力し、二つの信号を混合して中間周波数信号ＩＦを出力する。
【０１２２】
フィルタ回路２３は、バンドパスフィルタであって、中間周波数信号ＩＦを入力し、中間周波数信号ＩＦの内、限られた周波数成分のみを抽出して、抽出信号Ｐ５を出力する。検波回路２０は抽出信号Ｐ５を入力し、内部のローパスフィルタ（後述する）によって抽出信号Ｐ５の振幅変化のみを取り出して振幅信号Ｐ７として出力する。
【０１２３】
デコード回路２６は、振幅信号Ｐ７を入力し、所定の閾値で２値化してシリアルデータＰ８として出力する。このシリアルデータＰ８が、標準電波Ｐ１から得られる標準時刻の情報である。
【０１２４】
また、制御回路２５は、検波回路２０からの振幅信号Ｐ７を入力し、その信号レベルに応じて、増幅回路２１の増幅率を制御信号Ｐ９ａによって決定する。また、制御回路２５は、標準電波Ｐ１の搬送波周波数に応じて局部発振回路２４の局発信号Ｐ３の周波数を制御信号Ｐ９ｂによって決定する。
【０１２５】
たとえば、ＭＩＸ回路２２からの中間周波数信号ＩＦを１０ＫＨｚとする場合、標準電波Ｐ１の搬送波周波数が４０ＫＨｚのときは局発信号Ｐ３が３０ＫＨｚとなるように制御し、また、搬送波周波数が６０ＫＨｚのときは局発信号Ｐ３が５０ＫＨｚとなるように制
御する。この動作によって、標準電波Ｐ１の搬送波周波数が国や地域で異なっても、ＭＩＸ回路２２が出力する中間周波数信号ＩＦは固定された周波数となるので、フィルタ回路２３以降の回路は、固定の周波数である中間周波数信号ＩＦ（たとえば、１０ＫＨｚ）を処理する。
【０１２６】
［第３の実施形態の標準電波受信回路の検波回路の構成説明：図１０］
次に、第３の実施形態の標準電波受信回路の検波回路の構成を図１０を用いて説明する。図１０（ａ）は検波回路２０の構成を示すブロック図であり、図１０（ｂ）は検波回路２０の内部のローパスフィルタの構成を示すブロック図である。
【０１２７】
図１０（ａ）において、検波回路２０は、全波整流回路１２と、４段の直列接続で構成されるローパスフィルタ１０と、各ローパスフィルタ１０に２層クロックであるクロック信号ＣＬＫ１、ＣＬＫ２を供給する２層クロック生成回路１１等によって構成される。なお、４段のローパスフィルタ１０を個別に示す場合は、１０ａ〜１０ｄの符号を用いる。
【０１２８】
全波整流回路１２は、原理的には図示するように４つのダイオード１２ａでなるダイオードブリッジで構成されるが、実際にはコンパレータとスイッチ素子で信号を反転しながら差動アンプでシングルエンドに変換する回路を用いてもよい。この全波整流回路１２は、前述したフィルタ回路２３（図９参照）からの抽出信号Ｐ５を入力端子ＩＮ１、ＩＮ２から入力し、全波整流して全波整流信号Ｐ６を出力する。
【０１２９】
この全波整流信号Ｐ６は、ローパスフィルタ１０の初段のローパスフィルタ１０ａに入力され、４段のローパスフィルタ１０ａ〜１０ｄを順次通過して、全波整流信号Ｐ６に含まれる中間周波数信号ＩＦの２倍の周波数成分が除去されて最終段のローパスフィルタ１０ｄから振幅変化のみの振幅信号Ｐ７が出力される。
【０１３０】
次に、ローパスフィルタ１０の内部構成を図１０（ｂ）を用いて説明する。図１０（ｂ）において、ローパスフィルタ１０は、第１の実施形態のスイッチトキャパシタフィルタ１（図面上ではＳＣＦ１と略す）とボルテージフォロア１３によって構成される。スイッチトキャパシタフィルタ１は、前述したように２層クロック生成回路１１からのクロック信号ＣＬＫ１とＣＬＫ２によって動作し、入力端子Ｆｉｎから信号を入力して、その出力信号はボルテージフォロア１３によって低インピーダンスに変換されて出力端子Ｆｏｕｔから出力される。
【０１３１】
なお、ローパスフィルタ１０を４段接続する理由は、急峻なフィルタ特性を得るためであり、これによって、キャリアノイズ（中間周波数の２倍の周波数成分）が少なく、波形のなまりも少ない振幅信号Ｐ７を得ることができる。なお、ローパスフィルタ１０の構成は４段に限定されず、検波回路２０に要求される性能に応じて任意に構成してよい。
【０１３２】
また、ローパスフィルタ１０を構成するスイッチトキャパシタフィルタは、第１の実施形態のスイッチトキャパシタフィルタ１に限定されず、第１の実施形態の変形例１または変形例２、または第２の実施形態のスイッチトキャパシタフィルタを用いてもよい。
【０１３３】
［第３の実施形態の検波回路の動作説明：図１１］
次に、検波回路２０の動作を信号波形による図１１を用いて説明する。図１１（ａ）は検波回路２０に入力される抽出信号Ｐ５の一例であり、図１１（ｂ）は検波回路２０の全波整流回路１２から出力される全波整流信号Ｐ６の一例であり、図１１（ｃ）は最終段のローパスフィルタ１０ｄから出力される振幅信号Ｐ７の一例である。
【０１３４】
図１１（ａ）において、抽出信号Ｐ５は、中間周波数信号ＩＦ（たとえば１０ＫＨｚ）
が標準時刻の情報に基づいて振幅変調された信号である。この抽出信号Ｐ５が検波回路２０に入力され、全波整流回路１２（図１０参照）によって全波整流されると、図１１（ｂ）のような全波整流信号Ｐ６となる。全波整流信号Ｐ６は、中間周波数信号ＩＦが全波整流されることで、中間周波数の２倍（たとえば２０ＫＨｚ：２×ＩＦ）の周波数成分を有するシングルエンド信号となる。
【０１３５】
この全波整流信号Ｐ６が、４段のローパスフィルタ１０ａ〜１０ｄ（図１０参照）を通過すると、２倍の中間周波数成分が除去されて、図１１（ｃ）に示すような振幅信号Ｐ７となる。この振幅信号Ｐ７が、デコーダ回路２６（図９参照）によってデコードされることで、論理”１”と論理“０”のシリアルデータに変換され、標準時刻情報を取得できる。
【０１３６】
ここで、図１１（ｃ）において、振幅信号Ｐ７´は、検波回路２０のローパスフィルタ１０に内蔵するスイッチトキャパシタフィルタが、従来の回路構成（図１４、図１５参照）であって、寄生容量Ｃｐの影響によってフィルタ特性が低域で損失がある場合の一例を示している。
【０１３７】
すなわち、ローパスフィルタ１０に低域の損失があると、ベースバンド信号が減衰するので、検出回路２０の出力が低下し、振幅信号Ｐ７´のように波高値が小さい信号となってしまう。その結果、振幅信号Ｐ７のＳ／Ｎ比が劣化し、デコード回路２６の誤動作を招き、正確な標準時刻情報を取得することが困難となる。また、別の言い方をすれば、ロータスフィルタ１０に低域の損失があると、標準電波を受信する標準電波受信回路３０の受信感度が低下し、安定した受信が得られないと言える。
【０１３８】
しかし、本発明のスイッチトキャパシタフィルタによれば、寄生容量の影響を低減し、低周波における利得が向上して損失の少ないスイッチトキャパシタフィルタを提供できるので、図１１（ｃ）に示すように、波高値が大きくＳ／Ｎ比が十分に高い振幅信号Ｐ７を得ることができ、高感度で安定した受信が可能な標準電波受信回路を実現できる。
【０１３９】
［第３の実施形態の周波数スペクトル図による説明：図１２］
次に、検波回路２０に内蔵するローパスフィルタ１０の特性を図１２の周波数スペクトル図を用いて説明する。図１２（ａ）は第３の実施形態の検波回路２０のローパスフィルタ１０の電圧利得の周波数特性の一例を示す周波数スペクトル図であり、図１２（ｂ）は従来のスイッチトキャパシタフィルタを用いたローパスフィルタの電圧利得の周波数特性の一例を示す周波数スペクトル図である。なお、図１２（ａ）と図１２（ｂ）は、共にスイッチトキャパシタフィルタでなるローパスフィルタを４段接続した構成（図１０参照）を例とする。
【０１４０】
図１２（ａ）において、横軸は周波数Ｆであり、縦軸は利得（ｄＢ）である。ここで、第３の実施形態の検波回路２０のローパスフィルタ１０は、前述したように、低周波での損失が無視できる程度であるので、電圧利得Ａ１は低周波領域では約０ｄＢであり、所定のカットオフ周波数Ｆｃ以上の領域では、急峻に減衰する特性となる。その結果、振幅信号Ｐ７（ベースバンド信号）は減衰せず、キャリアノイズ（中間周波数信号ＩＦの２倍の周波数成分：２×ＩＦ）に対して十分に高いＳ／Ｎ比を得ることができる。
【０１４１】
一方、図１２（ｂ）で示す従来のスイッチトキャパシタフィルタを用いたローパスフィルタの電圧利得Ａ２の周波数特性は、前述したように、従来のスイッチトキャパシタフィルタは寄生容量の影響による低周波での損失が大きいので、一例として電圧利得Ａ２は低周波領域で約−１０ｄＢとなる。その結果、振幅信号Ｐ７´（ベースバンド信号）は大きく減衰するので、キャリアノイズ（２×ＩＦ）に対するＳ／Ｎ比が低下することになる。
【０１４２】
以上のように、第３の実施形態によれば、寄生容量の影響を低減して低周波における利得が向上したスイッチトキャパシタフィルタを採用した検波回路を用いることで、振幅信号Ｐ７のＳ／Ｎ比が向上し、その結果、受信感度が良好で安定した標準電波の受信が可能な標準電波受信回路を提供できる。
【０１４３】
［第４の実施形態］
［第４の実施形態の電波修正機能付電子機器の構成説明：図１３］
次に、第３の実施形態の標準電波受信回路を備えた第４の実施形態の電波修正機能付電子機器の概略構成を図１３を用いて説明する。図１３において、符号４０は第４の実施形態の電波修正機能付電子機器としての電波修正機能付アナログ電子時計である。なお、電波修正機能付電子機器は、電波修正機能付アナログ電子時計に限定されず、電波修正機能付デジタル時計や、電波修正機能が付加した他の電子機器でもよい。
【０１４４】
電波修正機能付アナログ電子時計４０（以下、電波修正時計４０と略す）は、発振回路４１、水晶振動子４２、分周回路４３、駆動回路４４、表示部４５、制御回路４６、前述した検波回路２０を内蔵する第３の実施形態の標準電波受信回路３０、及び、アンテナ３１などによって構成される。
【０１４５】
発振回路４１は、水晶振動子４２によって所定の周波数の基準信号Ｐ１０を発振し出力する。分周回路４３は、基準信号Ｐ１０を入力して分周し、たとえば、１Ｈｚの運針信号Ｐ１１を出力する。駆動回路４４は、運針信号Ｐ１１を入力して、表示部４５のステップモータ（図示せず）を駆動する駆動信号Ｐ１２を出力する。表示部４５は、ステップモータ、輪列、指針、文字盤等によって構成され、駆動信号Ｐ１２によってステップモータが運針し、時刻を表示する。
【０１４６】
標準電波受信回路３０は、前述したように、アンテナ３１によって標準電波を受信し、検波回路２０によって検波し、標準時刻情報であるシリアルデータＰ８を出力する。制御回路４６は、シリアルデータＰ８を入力し、必要に応じて制御信号Ｐ１３、Ｐ１４によって分周回路４３と駆動回路４４を制御し、表示部４５の時刻表示を修正する。
【０１４７】
ここで、電波修正時計４０の標準電波受信回路３０は、前述したように、検波回路２０に第１の実施形態またはその変形例または第２の実施形態のスイッチトキャパシタフィルタを用いているので、Ｓ／Ｎ比が高く、高感度で安定した標準電波の受信動作を実現できる。そのため、比較的電波の弱い環境下においても標準電波を受信して時刻修正が可能な信頼性に優れた電波修正機能付電子機器を提供できる。また、回路構成が小規模で低消費電力のスイッチトキャパシタフィルタを用いた検波回路２０を備えた標準電波受信回路３０を用いることで、量産性に優れ低消費電力の電波修正機能付電子機器を実現できる。
【０１４８】
以上のように、第４の実施形態によれば、寄生容量の影響を低減して低周波における利得が向上した本発明のスイッチトキャパシタフィルタを検波回路のローパスフィルタに使用した標準電波受信回路を用いることにより、高感度で安定した標準電波の受信が可能な高性能の電波修正機能付電子機器を提供できる。
【０１４９】
なお、本発明の各実施形態で示したブロック図、回路図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更することができる。
【符号の説明】
【０１５０】
１、３、６、８  スイッチトキャパシタフィルタ
２、４、７、９  等価抵抗
５  電圧バッファ
１０、１０ａ〜１０ｄ  ローパスフィルタ
１１  ２層クロック生成回路
１２  全波整流回路
１３  ボルテージフォロア
２０  検波回路
２１  増幅回路
２２  ＭＩＸ回路
２３  フィルタ回路
２４  局部発振回路
２５、４６  制御回路
２６  デコード回路
３０  標準電波受信回路
４０  電波修正機能付アナログ電子時計（電波修正時計）
４１  発振回路
４３  分周回路
４４  駆動回路
４５  表示部
ＣＳ、ＣＬ  コンデンサ
ＳＷ１〜ＳＷ４  半導体スイッチ素子（スイッチ）
Ｐ５  抽出信号
Ｐ６  全波整流信号
Ｐ７  振幅信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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