(57)【特許請求の範囲】
【請求項１】
ノーマリオフ型の主スイッチング素子をオン／オフ制御するゲート駆動回路であって、
前記主スイッチング素子の駆動パルスが一方の端子に印加され、オフ状態とされた前記主スイッチング素子の駆動制御端子に逆バイアス電圧を他方の端子から印加するためのコンデンサと、前記コンデンサの前記他方の端子側に直列接続され、前記コンデンサと前記主スイッチング素子との間の導通を切り離すことで前記逆バイアス電圧の印加を停止することが可能な逆バイアス切り離し用のスイッチング素子とを有するとともに、前記コンデンサと前記逆バイアス切り離し用のスイッチング素子の直列回路に対して並列に接続されて前記逆バイアス電圧の大きさを制御し前記主スイッチング素子の駆動制御端子に対して所定の駆動電流を供給する定電圧素子を有し、出力端子が前記主スイッチング素子の前記駆動制御端子に導通接続される駆動パルス伝達用並列回路と、
前記主スイッチング素子の駆動制御端子と接地ラインとの間に介装され、前記主スイッチング素子の駆動制御端子と前記接地ラインとを短絡することが可能な逆バイアス消去用のスイッチング素子と
を備え、
前記主スイッチング素子がターンオンする直前に前記逆バイアス切り離し用のスイッチング素子により前記逆バイアス電圧の印加が停止されるとともに、前記逆バイアス消去用のスイッチング素子により前記主スイッチング素子の駆動制御端子と前記接地ラインとが短絡されることを特徴とするゲート駆動回路。
【請求項２】
アクティブレベルとインアクティブレベルとが交互に繰り返される駆動パルスを出力する制御部と、
前記駆動パルス伝達用並列回路の入力端子に対して、前記制御部から出力される前記駆動パルスを一定の短時間遅延させた実効パルスを生成し出力する遅延回路と、
前記制御部からの前記駆動パルスと前記遅延回路からの前記実効パルスとを入力として、前記主スイッチング素子のオフ状態からオン状態への遷移期間において、前記逆バイアス切り離し用のスイッチング素子をオフするとともに前記逆バイアス消去用のスイッチング素子をオンするための逆バイアスリセットパルスを生成する逆バイアスリセット回路とをさらに備えたことを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記逆バイアス切り離し用のスイッチング素子は、その低電位側端子が前記コンデンサの側に、その高電位側端子が前記主スイッチング素子の駆動制御端子の側にそれぞれ接続され、前記逆バイアス消去用のスイッチング素子は、その低電位側端子が前記主スイッチング素子の駆動制御端子の側に、その高電位側端子が前記接地ラインの側にそれぞれ接続されている請求項１または請求項２に記載のゲート駆動回路。
【請求項４】
前記逆バイアス切り離し用のスイッチング素子に対して駆動パルス補償用の一方向性通電素子が並列に接続されている請求項１から請求項３までのいずれか１項に記載のゲート駆動回路。
【請求項５】
前記逆バイアス消去用のスイッチング素子と前記接地ラインとの間に駆動パルス補償用の逆流防止素子が挿入されている請求項１から請求項４までのいずれか１項に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートオン電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関する。
【背景技術】
【０００２】
ノーマリオフ型のパワートランジスタはゲート電圧を印加しない状態では電流が流れないため、機器の安全性を確保する上で優れた特性をもっている。近時、ノーマリオフ型のトランジスタとしてＧａＮ（窒化ガリウム）が注目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれ、絶縁破壊強度が高く、スイッチング電源や電力変換装置などの小型・高周波用途に優れたパワーデバイスである。
【０００３】
ＧａＮなどによるノーマリオフ型のトランジスタは、その良好な高周波特性と低オン抵抗特性から将来有力なパワーデバイスになると見なされている。しかし一方で、ノーマリオフ型デバイスは閾値電圧が小さく、ゲート電圧０［Ｖ］でもオフ時の漏れ電流が大きく、電力を無駄に消費するという課題がある。その対策として、オフ時に逆バイアス電圧を印加して漏れ電流を小さくするという技術が提案されている。その一例を従来例として以下に説明する。
【０００４】
ターンオフ動作の高速化のために、スイッチング素子をオフ時に逆バイアスするようにしたゲート駆動回路が図４に示す従来例である（特許文献１参照）。
【０００５】
図４に示すように、ノードＡ′とスイッチング素子Ｑ１のゲートとの間に、スイッチング素子Ｑ１への逆バイアス電圧印加用のコンデンサＣ１と、ゲートに流れる電流を制限する抵抗素子Ｒ３が接続されているとともに、コンデンサＣ１と抵抗素子Ｒ３の接続ノードＮ１と接地ラインＧＬとの間に抵抗素子Ｒ１とダイオードＤ１の直列回路３２が接続されている。ダイオードＤ１のアノードは抵抗素子Ｒ１に接続され、カソードは接地ラインＧＬに接続されている。この抵抗素子Ｒ１とダイオードＤ１の直列回路３２は、それに電流を流すことによって逆バイアス電圧印加用のコンデンサＣ１の両端間に直流電圧を発生させる機能を有する。コンデンサＣ１の両端間にツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路が接続され、並列回路３３を構成している。ツェナーダイオードＺＤ１のアノードと抵抗素子Ｒ２の一端が接続され、ツェナーダイオードＺＤ１のカソードがノードＡ′に接続され、抵抗素子Ｒ２の他端が抵抗素子Ｒ１と抵抗素子Ｒ３の接続ノードＮ１に接続されている。ツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路は、逆バイアス電圧印加用のコンデンサＣ１の両端間に発生する直流電圧値（逆バイアス電圧）を一定に制御する機能を有している。抵抗素子Ｒ２はツェナーダイオードＺＤ１に流れる電流のピークを抑えるので、ツェナーダイオードＺＤ１としては電力容量の小さいものの採用を可能とする。
【０００６】
図５は図４に示すゲート駆動回路３１の動作の一例を示すタイミングチャート（推定）である。タイミングｔ11において、入力段にオン信号（駆動パルスａ11の立ち上がり）が入力されると、コンデンサＣ１および抵抗素子Ｒ３を介してスイッチング素子Ｑ１のゲートに電流が流れ、スイッチング素子Ｑ１がターンオンするとともに、抵抗素子Ｒ１とダイオードＤ１からなる直列回路３２に直流電流Ｉが流れ、接続ノードＮ１とノードＡ′との間に電位差が生じるため、コンデンサＣ１に直流電圧が発生する。この直流電圧は、並列回路３３におけるツェナーダイオードＺＤ１のツェナー電圧をＶZD1 （負値）として、−ＶZD1 （正値）＋ＶR2＝｜ＶZD1｜＋ＶR2となる。ここでＶR2はスイッチング素子Ｑ１がオン時に流れる直流電流Ｉによる抵抗素子Ｒ２の電圧降下である。スイッチング素子Ｑ１のゲート電圧は、電源電圧ＶDDから電圧｜ＶZD1｜＋ＶR2を差し引いた電圧（ＶDD−｜ＶZD1｜−ＶR2）となる。
【０００７】
一方、タイミングｔ13において、入力段にオフ信号（駆動パルスａ11の立ち下がり）が入力されると、ノードＡ′−Ｂ′間が短絡されてコンデンサＣ１の正極側とスイッチング素子Ｑ１のソースが接続され、コンデンサＣ１に蓄積された反対電荷によりスイッチング素子Ｑ１のゲートに蓄積された電荷が放電される。このターンオフのタイミングにスイッチング素子Ｑ１のゲート・ソース間に印加される電圧は、コンデンサＣ１の充電電圧｜ＶZD1｜＋ＶR2となる。コンデンサＣ１の正極端子の電圧が０［Ｖ］であるので、コンデンサＣ１の負極端子の電圧は最終的に負値（−｜ＶZD1｜＝ＶZD1 ）となる。すなわち、これがオフ状態でスイッチング素子Ｑ１のゲートに印加される一定負値の逆バイアス電圧である。
【０００８】
上記において、スイッチング素子Ｑ１のターンオン時にコンデンサＣ１に発生した直流電圧は、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに対する逆バイアス電圧（−３［Ｖ］程度）となる。したがって、ターンオフ時にスイッチング素子Ｑ１はその逆バイアス電圧によって高速にターンオフする。スイッチング素子Ｑ１のオフ時において、ゲート端子に逆バイアスを印加するので、０［Ｖ］印加の場合に比べて、漏れ電流を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１４９７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図４のゲート駆動回路では、ターンオン（タイミングｔ11，ｔ15参照）の直前までスイッチング素子Ｑ１のゲートに逆バイアス電圧（ＶZD1 ：負値）が印加されており、ターンオン時にゲートは、一気にゲートオフ電圧（逆バイアス電圧）からゲートオン電圧までの大きな電圧変化（ΔＶB ）を要することになるため、ターンオン時のスイッチング速度が低下し、その分、電力損失が大きくなるという問題がある。なお、逆バイアス電圧の絶対値が大きくなるほどスイッチングの応答遅れ時間（オンオフ切替時間）は長くなる。ちなみに、逆バイアス電圧が−４．２［Ｖ］のときの応答遅れ時間は２７．３ｎｓであり、逆バイアス電圧が−７［Ｖ］のときの応答遅れ時間は４０．７ｎｓであった（一例）。
【００１１】
本発明はこのような事情に鑑みて創作したものであり、ノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関して、ノーマリオフ型のスイッチング素子（以下、「主スイッチング素子」という）のターンオン動作を高速化し、電力損失の低減化を図ることを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、次の手段を講じることにより上記の課題を解決する。
【００１３】
本発明によるゲート駆動回路は、ノーマリオフ型の主スイッチング素子をオン／オフ制御するゲート駆動回路であって、前記主スイッチング素子の駆動パルスが一方の端子に印加され、オフ状態とされた前記主スイッチング素子の駆動制御端子に逆バイアス電圧を他方の端子から印加するためのコンデンサと、前記コンデンサの前記他方の端子側に直列接続され、前記コンデンサと前記主スイッチング素子との間の導通を切り離すことで前記逆バイアス電圧の印加を停止することが可能な逆バイアス切り離し用のスイッチング素子とを有するとともに、前記コンデンサと前記逆バイアス切り離し用のスイッチング素子の直列回路に対して並列に接続されて前記逆バイアス電圧の大きさを制御し前記主スイッチング素子の駆動制御端子に対して所定の駆動電流を供給する定電圧素子を有し、出力端子が前記主スイッチング素子の前記駆動制御端子に導通接続される駆動パルス伝達用並列回路と、前記主スイッチング素子の駆動制御端子と接地ラインとの間に介装され、前記主スイッチング素子の駆動制御端子と前記接地ラインとを短絡することが可能な逆バイアス消去用のスイッチング素子とを備え、前記主スイッチング素子がターンオンする直前に前記逆バイアス切り離し用のスイッチング素子により前記逆バイアス電圧の印加が停止されるとともに、前記逆バイアス消去用のスイッチング素子により前記主スイッチング素子の駆動制御端子と前記接地ラインとが短絡されることを特徴とする。
【００１４】
この構成によれば、主スイッチング素子がオフ状態の間は駆動制御端子に逆バイアス電圧が印加されるので漏れ電流を小さくすることができる。しかも、コンデンサにより逆バイアス電圧を印加しているので安定的に電圧を印加することができる。一方で、主スイッチング素子がターンオンする直前に逆バイアス切り離し用のスイッチング素子により逆バイアス電圧の印加が停止されるとともに、逆バイアス消去用のスイッチング素子により主スイッチング素子の駆動制御端子と接地ラインとが短絡されるので、主スイッチング素子がターンオンする直前に逆バイアス電圧の印加を停止させることができる。このため、ターンオン動作を高速化し、ターンオン時のスイッチング損失を低減することができる。
【００１５】
ここで、アクティブレベルとインアクティブレベルとが交互に繰り返される駆動パルスを出力する制御部と、前記駆動パルス伝達用並列回路の入力端子に対して、前記制御部から出力される前記駆動パルスを一定の短時間遅延させた実効パルスを生成し出力する遅延回路と、前記制御部からの前記駆動パルスと前記遅延回路からの前記実効パルスとを入力として、前記主スイッチング素子のオフ状態からオン状態への遷移期間において、前記逆バイアス切り離し用のスイッチング素子をオフするとともに前記逆バイアス消去用のスイッチング素子をオンするための逆バイアスリセットパルスを生成する逆バイアスリセット回路とをさらに備えたことを特徴とする。
【００１６】
上記の構成において、逆バイアスリセット回路が生成する逆バイアスリセットパルスは、主スイッチング素子のオフ状態からオン状態への遷移期間の開始タイミングでアクティブとなり、前記短期間の終了タイミングでインアクティブとなることはいうまでもない。
【００１７】
上記構成の本発明のゲート駆動回路においては、オフ状態において逆バイアス電圧が印加されている主スイッチング素子の駆動制御端子の電圧をゲートオフ電圧のレベル（逆バイアス電圧）からゲートオン電圧のレベルに遷移させるに際し、逆バイアス電圧から一気にゲートオン電圧まで遷移させるのではなく、次のように制御する。すなわち、逆バイアスリセットパルスの印加に基づく逆バイアス切り離し用のスイッチング素子のターンオフと逆バイアス消去用のスイッチング素子のターンオンとによって、遷移の短時間（遅延回路による遅延時間）にわたり、逆バイアス電圧印加用のコンデンサを切り離して主スイッチング素子の駆動制御端子に対する逆バイアス電圧の印加を停止するとともに、駆動制御端子を接地ラインに短絡させる。その短絡により逆バイアス電圧にかかわる駆動制御端子のマイナス電荷を接地レベルへ放電し、かつコンデンサの陰極端子からの逆バイアス電圧の印加を停止して、駆動制御端子電圧をいったん逆バイアス電圧とゲートオン電圧との中間の０レベルへシフトさせる。
【００１８】
逆バイアスリセットパルスがインアクティブになるとともに実効パルス（制御部から出力された駆動パルスが遅延回路によって一定の短時間遅延されたパルス）がアクティブになると、逆バイアス切り離し用のスイッチング素子がターンオンし、逆バイアス消去用のスイッチング素子がターンオフする。すなわち、逆バイアス電圧印加用のコンデンサの陰極端子が主スイッチング素子の駆動制御端子に導通接続され、かつ駆動制御端子の接地ラインに対する短絡状態が解除された状態となる。その結果、逆バイアス電圧印加用のコンデンサの正極端子に印加される実効パルスがコンデンサとターンオンした逆バイアス切り離し用のスイッチング素子を介して主スイッチング素子の駆動制御端子に印加され、主スイッチング素子をターンオンさせる。このとき、上記のように駆動制御端子電圧があらかじめ０レベルにシフトされており、０レベルからゲートオン電圧までの電圧変化で主スイッチング素子をターンオンさせるので、逆バイアス電圧からゲートオン電圧まで電圧変化させる従来例に比べて、主スイッチング素子のターンオン速度が高速化され、かつ、その高速化の分だけターンオン時のスイッチング損失が低減化される。
【００１９】
上記構成の本発明のゲート駆動回路には、次のようないくつかの好ましい態様がある。
【００２０】
上記の構成において、前記逆バイアス切り離し用のスイッチング素子は、その低電位側端子が前記コンデンサの側に、その高電位側端子が前記主スイッチング素子の駆動制御端子の側にそれぞれ接続され、前記逆バイアス消去用のスイッチング素子は、その低電位側端子が前記主スイッチング素子の駆動制御端子の側に、その高電位側端子が前記接地ラインの側にそれぞれ接続されているのがよい。
【００２１】
主スイッチング素子のオフ状態における駆動制御端子への逆バイアス電圧の印加を考慮しなくてもよい通常の態様の場合であれば、逆バイアス切り離し用のスイッチング素子では、その高電位側端子をコンデンサの側に、その低電位側端子を主スイッチング素子の駆動制御端子の側にそれぞれ接続し、逆バイアス消去用のスイッチング素子では、その高電位側端子を主スイッチング素子の駆動制御端子の側に、その低電位側端子を接地ラインの側にそれぞれ接続すればよい。
【００２２】
しかし、主スイッチング素子の駆動制御端子への逆バイアス電圧の印加を考慮する本発明の特異な技術構成にあっては、通常の態様の場合とは逆方向の接続関係とする。この接続の態様は、逆バイアス切り離し用のスイッチング素子や逆バイアス消去用のスイッチング素子を半導体素子、特にＮＭＯＳトランジスタやＰＭＯＳトランジスタで構成する場合の動作安定性、安全性にとって有用である。
【００２３】
上記の構成において、前記逆バイアス切り離し用のスイッチング素子に対して駆動パルス補償用の一方向性通電素子が並列に接続されているという好ましい態様がある。逆バイアス電圧印加用のコンデンサを介して実効パルスが供給されてきたときに、動作タイミングのずれのためにもし逆バイアス切り離し用のスイッチング素子がオフ状態のままにあってターンオンが遅れると、主スイッチング素子のターンオン動作も遅れてしまう。
【００２４】
これに対してこの態様のように構成すれば、逆バイアス切り離し用のスイッチング素子がオフ状態にあるときに逆バイアス電圧印加用のコンデンサを介して実効パルスが供給されてきた場合でも、駆動パルス補償用の一方向性通電素子の機能によりその実効パルスを主スイッチング素子の駆動制御端子に対して確実に即座に送り出すことが可能となる。
【００２５】
また、上記の構成において、前記逆バイアス消去用のスイッチング素子と接地ラインとの間に駆動パルス補償用の逆流防止素子が挿入されているという好ましい態様がある。駆動パルス伝達用並列回路から主スイッチング素子の駆動制御端子に対して実効パルスが印加されたときに、動作タイミングのずれのためにもし逆バイアス消去用のスイッチング素子がオン状態のままにあってターンオフが遅れると、オン状態にある逆バイアス消去用のスイッチング素子を介して駆動制御端子が接地レベルとなってしまい、駆動制御端子電圧が所期通りに上昇することができなくなってしまう。
【００２６】
これに対してこの態様のように構成すれば、逆バイアス消去用のスイッチング素子がオン状態にあるときに駆動パルス伝達用並列回路から主スイッチング素子の駆動制御端子に対して実効パルスが印加された場合でも、駆動パルス補償用の逆流防止素子の機能によって駆動制御端子が接地レベルとなることを防止し、駆動制御端子電圧を所期通りに上昇させることが可能となる。
【発明の効果】
【００２７】
本発明によれば、ターンオン直前において駆動制御端子の逆バイアスを解除して０レベルへリセットするように構成したので、主スイッチング素子のターンオン速度の高速化とターンオン時のスイッチング損失の低減化とを実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例におけるゲート駆動回路の構成を示す回路図
【図２】本発明の実施例におけるゲート駆動回路での遅延回路と短パルス発生回路の詳しい構成を示す回路図
【図３】本発明の実施例におけるゲート駆動回路の動作を示すタイミングチャート
【図４】従来例のゲート駆動回路の構成を示す回路図
【図５】従来例におけるゲート駆動回路の動作の一例を示すタイミングチャート（推定）
【発明を実施するための形態】
【００２９】
以下、上記構成の本発明のゲート駆動回路につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。
【００３０】
図１は本発明の実施例におけるゲート駆動回路の構成を示す回路図、図２はゲート駆動回路での遅延回路と短パルス発生回路の詳しい構成を示す回路図である。図１および図２において、１０は制御部としての制御回路、２０は遅延回路、３０は逆バイアスリセット回路、４０は駆動パルス伝達用並列回路、４０Ａは電圧調整回路部、４０Ｂは逆バイアス制御・定電流回路部、Ｃ４０は電圧調整回路部４０Ａを構成する逆バイアス電圧印加用のコンデンサ、Ｑ４０は電圧調整回路部４０Ａを構成する逆バイアス切り離し用のスイッチング素子、Ｑ５０は逆バイアス消去用のスイッチング素子、Ｄ５０は駆動パルス補償用の逆流防止素子、Ｑ１００はノーマリオフ型のスイッチング素子（主スイッチング素子）である。
【００３１】
駆動パルス伝達用並列回路４０は、電圧調整回路部４０Ａと逆バイアス制御・定電流回路部４０Ｂの並列回路として構成されている。電圧調整回路部４０Ａは、逆バイアス電圧印加用のコンデンサＣ４０と、逆バイアス切り離し用のスイッチング素子Ｑ４０と、駆動パルス補償用の一方向性通電素子Ｄ４０とを有している。ここで、逆バイアス切り離し用のスイッチング素子Ｑ４０と駆動パルス補償用の一方向性通電素子Ｄ４０は互いに並列に接続されている。その並列回路に対して逆バイアス電圧印加用のコンデンサＣ４０が直列に接続されている。逆バイアス切り離し用のスイッチング素子Ｑ４０はＮチャンネル型ＭＯＳトランジスタで構成され、一方向性通電素子Ｄ４０はダイオードで構成されるが、そのＮＭＯＳトランジスタのソースとダイオードのアノードとが互いに接続され、さらに逆バイアス電圧印加用のコンデンサＣ４０の負極端子とも接続されている。ＮＭＯＳトランジスタＱ４０のドレインはダイオードＤ４０のカソードと接続されている。逆バイアス電圧印加用のコンデンサＣ４０は、主スイッチング素子Ｑ１００のオン時にその駆動制御端子であるゲート電圧Ｖ１００を低減するとともに、オフ時にゲート（駆動制御端子）に逆バイアス電圧を印加する機能を有している。
【００３２】
逆バイアス切り離し用のスイッチング素子Ｑ４０に対して駆動パルス補償用の一方向性通電素子Ｄ４０を並列に接続するのは、スイッチング素子Ｑ４０がオフ状態にあるときに逆バイアス電圧印加用のコンデンサＣ４０を介してパルスが供給されてきたときに、そのパルスを主スイッチング素子Ｑ１００のゲートに対して確実に即座に送り出すためである。
【００３３】
逆バイアス制御・定電流回路部４０Ｂは、定電圧素子ＺＤ４０と抵抗素子Ｒ４０とを有している。定電圧素子ＺＤ４０はツェナーダイオードで構成されるが、そのアノードが抵抗素子Ｒ４０の一方端子に接続され、そのカソードが逆バイアス電圧印加用のコンデンサＣ４０の正極端子および遅延回路２０の出力端子に接続されている（接続ノードＮ１）。抵抗素子Ｒ４０の他方端子は、逆バイアス切り離し用のスイッチング素子Ｑ４０のドレインと駆動パルス補償用の一方向性通電素子Ｄ４０のカソードとの接続点に接続されている（接続ノードＮ２）。電圧調整回路部４０Ａに並列に接続されたこの逆バイアス制御・定電流回路部４０Ｂは、主スイッチング素子Ｑ１００のターンオフ時における電圧調整回路部４０Ａの逆バイアス電圧の大きさを制御するとともに、主スイッチング素子Ｑ１００のオン動作時にゲートに対して所定の駆動電流を供給するものとして構成されている。
【００３４】
逆バイアスリセット回路３０は、短パルス発生回路３０Ａとインバータ回路３０Ｂとを有している。インバータ回路３０Ｂは、短パルス発生回路３０Ａの出力端子と逆バイアス消去用のスイッチング素子Ｑ５０のゲート（駆動制御端子）との間に挿入されている。逆バイアスリセット回路３０は、制御回路１０からの駆動パルスａ３と遅延回路２０からの実効パルスａ４を入力として微小一定時間の開始タイミングから終了タイミングまでの期間を指示する逆バイアスリセットパルスａ５を生成する。この逆バイアスリセットパルスａ５がアクティブ（“Ｌ”レベル）になると逆バイアス切り離し用のスイッチング素子Ｑ４０をターンオフするが、同時にインバータ回路３０Ｂによって論理が反転した逆バイアスリセットパルスａ６を生成して逆バイアス消去用のスイッチング素子Ｑ５０をターンオンする。また、逆バイアスリセットパルスａ５がインアクティブ（“Ｈ”レベル）になると逆バイアス切り離し用のスイッチング素子Ｑ４０をターンオンするが、同時に論理が反転した逆バイアスリセットパルスａ６により逆バイアス消去用のスイッチング素子Ｑ５０をターンオフする。
【００３５】
制御回路１０は、直流電源電圧Ｖccによって一定電圧に保持される平滑コンデンサＣ１１を駆動電源とするコントロールＩＣで構成され、アクティブレベルとインアクティブレベルとが交互に繰り返される駆動パルスａ１を出力するように構成されている。制御回路１０が出力する駆動パルスａ１は抵抗素子Ｒ１１を介し駆動パルスａ２として遅延回路２０に出力される一方、その駆動パルスａ１は抵抗素子Ｒ１２を介し駆動パルスａ３として短パルス発生回路３０Ａに出力されるように構成されている。
【００３６】
遅延回路２０および短パルス発生回路３０Ａは直流電源電圧Ｖccすなわち平滑コンデンサＣ１１の出力電圧によって駆動されるようになっている。遅延回路２０は、入力した駆動パルスａ２を所定の微小な一定の遅延時間τ１だけ遅らせた実効パルスａ４を出力するが、その実効パルスａ４は短パルス発生回路３０Ａに出力される一方、接続ノードＮ１である駆動パルス伝達用並列回路４０の入力端子すなわち逆バイアス電圧印加用のコンデンサＣ４０の正極端子および定電圧素子ＺＤ４０のカソードに出力されるように構成されている。
【００３７】
駆動パルス伝達用並列回路４０の出力端子は抵抗素子Ｒ１３を介して主スイッチング素子Ｑ１００のゲート（駆動制御端子）に接続されている。抵抗素子Ｒ１３とスイッチング素子Ｑ１００のゲートとの接続ノードＮ３は、誤動作防止用の抵抗素子Ｒ１４を介して接地ラインＧＬに接続されているとともに、逆バイアス消去用のスイッチング素子Ｑ５０と駆動パルス補償用の逆流防止素子Ｄ５０の直列回路を介して接地ラインＧＬに接続されている。駆動パルス補償用の逆流防止素子Ｄ５０はダイオードで構成されており、そのアノードが接地ラインＧＬに接続され、そのカソードが逆バイアス消去用のスイッチング素子Ｑ５０のドレインに接続され、このスイッチング素子Ｑ５０のソースが抵抗素子Ｒ１３とスイッチング素子Ｑ１００のゲートとの接続ノードＮ３に接続されている。
【００３８】
駆動パルス補償用の逆流防止素子Ｄ５０は、逆バイアス消去用のスイッチング素子Ｑ５０がオンしている最中に駆動パルス伝達用並列回路４０から主スイッチング素子Ｑ１００のゲートに対してパルスが印加された場合に、主スイッチング素子Ｑ１００のゲート電圧が所期通りに上昇することができるようにするためである。
【００３９】
以上により、主スイッチング素子Ｑ１００を主スイッチとしてオン／オフ制御する本発明の実施例のゲート駆動回路が構成されている。
【００４０】
次に、遅延回路２０と短パルス発生回路３０Ａの詳細を図２に基づいて説明する。
【００４１】
図２（ａ）に示すように、遅延回路２０は、平滑コンデンサＣ２１、ＰＭＯＳトランジスタＱ２１，Ｑ２３およびＮＭＯＳトランジスタＱ２２，Ｑ２４を有している。直流電源電圧Ｖccの入力端子とグランドＧＮＤとの間に平滑コンデンサＣ２１が接続されている。その平滑コンデンサＣ２１にＰＭＯＳトランジスタＱ２１とＮＭＯＳトランジスタＱ２２の直列回路およびＰＭＯＳトランジスタＱ２３とＮＭＯＳトランジスタＱ２４の直列回路が並列に接続されている。これらＰＭＯＳとＮＭＯＳとの直列回路のそれぞれはインバータ回路を構成し、インバータ回路２段でバッファ回路が構成されている。すなわち、トランジスタＱ２１，Ｑ２２のドレインどうしが接続され、その接続ノードがトランジスタＱ２３，Ｑ２４のゲートに接続されている。また、トランジスタＱ２３，Ｑ２４のドレインどうしが接続され、その接続点が実効パルスａ４の出力端子となっている。
【００４２】
この遅延回路２０においては、前記のバッファ回路がもつ時定数をもって駆動パルスａ２に対する実効パルスａ４の遅延時間τ１が定められている。遅延回路２０に入力される“Ｈ”，“Ｌ”の繰り返しパターンをもつ駆動パルスａ２は、遅延時間τ１だけ遅延する状態で“Ｈ”，“Ｌ”の繰り返しパターンをもつ実効パルスａ４となり、駆動パルス伝達用並列回路４０の入力端子（接続ノードＮ１）および短パルス発生回路３０Ａの入力端子に向けて出力される。
【００４３】
図２（ｂ）に示すように、短パルス発生回路３０Ａは、平滑コンデンサＣ３１、抵抗素子Ｒ３１およびＮＭＯＳトランジスタＱ３１を有している。直流電源電圧Ｖccの入力端子とグランドＧＮＤとの間に平滑コンデンサＣ３１が接続されている。その平滑コンデンサＣ３１の正極端子と遅延回路２０の出力端子（ＮＭＯＳトランジスタＱ２４のドレイン）との間に抵抗素子Ｒ３１とＮＭＯＳトランジスタＱ３１の直列回路が接続されている。トランジスタＱ３１のゲートに対して駆動パルスａ３が印加され、ソースに対して実効パルスａ４が印加されるようになっている。抵抗素子Ｒ３１とトランジスタＱ３１のドレインとの接続ノードが逆バイアスリセットパルスａ５の出力端子となっている。
【００４４】
この短パルス発生回路３０Ａにおいては、駆動パルスａ３と実効パルスａ４の組み合わせが〔“Ｌ”，“Ｌ”〕、〔“Ｌ”，“Ｈ”〕、〔“Ｈ”，“Ｈ”〕のときは逆バイアスリセットパルスａ５として“Ｈ”レベルを生成し、駆動パルスａ３と実効パルスａ４の組み合わせが〔“Ｈ”，“Ｌ”〕のときは逆バイアスリセットパルスａ５として“Ｌ”レベルを生成する。
【００４５】
すなわち、駆動パルスａ３が“Ｌ”レベルのときはトランジスタＱ３１がオフとなるので、実効パルスａ４の“Ｈ”，“Ｌ”に関係なく逆バイアスリセットパルスａ５は“Ｈ”レベルとなる。一方、駆動パルスａ３が“Ｈ”レベルのときはトランジスタＱ３１がオン状態となるので、逆バイアスリセットパルスａ５のレベルは実効パルスａ４のレベルに応じて変化する。つまり、実効パルスａ４が“Ｈ”レベルであれば逆バイアスリセットパルスａ５も“Ｈ”レベルであり、実効パルスａ４が“Ｌ”レベルであれば逆バイアスリセットパルスａ５は“Ｌ”レベルとなる。
【００４６】
駆動パルスａ２が“Ｌ”レベルになると、ＮＭＯＳトランジスタＱ２２がオフし、ＰＭＯＳトランジスタＱ２１がオンして直流電源電圧Ｖccが印加されるため、そのドレイン共通接続点から“Ｈ”レベルが出力される。その結果、ＰＭＯＳトランジスタＱ２３がオフし、ＮＭＯＳトランジスタＱ２４がオンして接地ラインＧＬに接続されるため、遅延回路２０から出力される実効パルスａ４は“Ｌ”レベルとなる。実効パルスａ４が“Ｌ”レベルとなっている状態で、駆動パルスａ３が“Ｈ”レベルであればＮＭＯＳトランジスタＱ３１がオン状態であるので、短パルス発生回路３０Ａからは“Ｌ”レベルが出力され（期間ｔ2 〜ｔ3 ）、逆に、駆動パルスａ３が“Ｌ”レベルであればＮＭＯＳトランジスタＱ３１がオフ状態であるので、短パルス発生回路３０Ａからは“Ｈ”レベルが出力される（期間ｔ5 〜ｔ6 ）。
【００４７】
一方、駆動パルスａ２が“Ｈ”レベルになると、ＰＭＯＳトランジスタＱ２１がオフし、ＮＭＯＳトランジスタＱ２２がオンして接地ラインＧＬに接続されるため、そのドレイン共通接続点から“Ｌ”レベルが出力される。その結果、ＮＭＯＳトランジスタＱ２４がオフし、ＰＭＯＳトランジスタＱ２３がオンして直流電源電圧Ｖccが印加されるため、遅延回路２０から出力される実効パルスａ４は“Ｈ”レベルとなる。実効パルスａ４が“Ｈ”レベルとなっている状態では、駆動パルスａ３の“Ｈ”レベル、“Ｌ”レベルにかかわりなく、短パルス発生回路３０Ａからは“Ｈ”レベルが出力される（期間t3 〜ｔ5 ）。
【００４８】
まとめると、逆バイアスリセットパルスａ５が“Ｌ”レベルとなるのは、駆動パルスａ３と実効パルスａ４の組み合わせが〔“Ｈ”，“Ｌ”〕のときに限る。逆バイアスリセットパルスａ５は遅延時間τ１だけの充分に短い時間幅のローアクティブ（負論理）のパルスとなる。
【００４９】
ここでローアクティブとする（逆バイアスリセットパルスａ５が“Ｌ”レベルとなる）ことにより、逆バイアス切り離し用のスイッチング素子Ｑ４０をアクティブ（オフ）にして逆バイアス電圧印加用のコンデンサＣ４０を切り離し（逆バイアス電圧の供給停止）、かつ、これと同期して、インバータ回路３０Ｂを介して逆バイアスリセットパルスａ５が反転されたハイアクティブの逆バイアスリセットパルスａ６が逆バイアス消去用のスイッチング素子Ｑ５０をアクティブ（オン）にして主スイッチング素子Ｑ１００のゲート・ソース間を短絡する（逆バイアスショート）ようにしている。
【００５０】
次に、上記のように構成されたゲート駆動回路の動作を図３のタイミングチャートを参照しながら説明する。
【００５１】
制御回路１０から出力される駆動パルスａ１は、タイミングｔ0 で立ち下がり、タイミングｔ2 で立ち上がり、タイミングｔ4 で再び立ち下がるという“Ｌ”，“Ｈ”の繰り返しパターンをもつ。
【００５２】
駆動パルスａ１が抵抗素子Ｒ１１を経た駆動パルスａ２および抵抗素子Ｒ１２を経た駆動パルスａ３のパターンおよびタイミングは、駆動パルスａ１に対して同一位相で同期している。
【００５３】
駆動パルスａ２が遅延回路２０で処理された結果の実効パルスａ４は、タイミングｔ1 で立ち下がり、タイミングｔ3 で立ち上がり、タイミングｔ5 で再び立ち下がるという“Ｌ”，“Ｈ”の繰り返しパターンをもつ。実効パルスａ４のパターンは駆動パルスａ１，ａ２，ａ３と同一であり、実効パルスａ４のタイミングは駆動パルスａ１，ａ２，ａ３のタイミングから所定の遅延時間τ１だけ遅れている。
【００５４】
駆動パルスａ３と実効パルスａ４とに基づいて短パルス発生回路３０Ａで生成された逆バイアスリセットパルスａ５は、タイミングｔ2 で立ち下がり、タイミングｔ3 で立ち上がり、タイミングｔ6 で再び立ち下がるという“Ｌ”，“Ｈ”の繰り返しパターンをもつ。この逆バイアスリセットパルスａ５は遅延時間τ１の時間幅を有するローアクティブの信号である。逆バイアスリセットパルスａ５がアクティブとなる立ち下がりタイミングｔ2 は実効パルスａ４の立ち上がりタイミングｔ3 に対して遅延時間τ１に対応する一定時間だけ先行している。そして、逆バイアスリセットパルスａ５がインアクティブとなる立ち上がりタイミングｔ3 は実効パルスａ４の立ち上がりタイミングｔ3 と一致している。すなわち、逆バイアスリセットパルスａ５が有効化（活性化）されるのは、実効パルスａ４が有効化（活性化）されるタイミングの直前であって、その期間は遅延時間τ１に相当する短時間である。ローアクティブの逆バイアスリセットパルスａ５は、タイミングｔ2 〜ｔ3 の期間において逆バイアス切り離し用のスイッチング素子Ｑ４０をオフ状態に制御する。
【００５５】
ローアクティブの逆バイアスリセットパルスａ５がインバータ回路３０Ｂによって論理反転されたハイアクティブの逆バイアスリセットパルスａ６は、タイミングｔ2 で立ち上がり、タイミングｔ3 で立ち下がり、タイミングｔ6 で再び立ち上がるという“Ｈ”，“Ｌ”の繰り返しパターンをもつ。このハイアクティブの逆バイアスリセットパルスａ６は、タイミングｔ2 〜ｔ3 の期間において逆バイアス消去用のスイッチング素子Ｑ５０をオン状態に制御する。
【００５６】
すなわち、実効パルスａ４を駆動パルス伝達用並列回路４０を介して主スイッチング素子Ｑ１００のゲートに印加するタイミングｔ3 に対して、それより遅延時間τ１だけ先行するタイミングｔ2 において、ローアクティブの逆バイアスリセットパルスａ５によって逆バイアス切り離し用のスイッチング素子Ｑ４０をターンオフすると同時に、ハイアクティブの逆バイアスリセットパルスａ６によって逆バイアス消去用のスイッチング素子Ｑ５０をターンオンする。
【００５７】
タイミングｔ1 において遅延回路２０から出力される実効パルスａ４が立ち下がると、逆バイアス電圧印加用のコンデンサＣ４０の正極端子が遅延回路２０においてターンオンしたＮＭＯＳトランジスタＱ２４を介して接地ラインＧＬに接続され、逆バイアス電圧印加用のコンデンサＣ４０の正極端子の電荷が放電されるため、逆バイアス電圧印加用のコンデンサＣ４０の負極端子に対しオン状態の逆バイアス切り離し用のスイッチング素子Ｑ４０と抵抗素子Ｒ１３を介して接続される主スイッチング素子Ｑ１００のゲート・ソース間の電圧を急激に低下させる。このときのゲート・ソース間電圧Ｖｒは負値であり、逆バイアス状態となる。主スイッチング素子Ｑ１００のオフ状態においてゲート・ソース間電圧は逆バイアス制御・定電流回路部４０Ｂにおける定電圧素子ＺＤ４０の降伏電圧（ツェナー電圧）ＶZD40（負値）で安定化する。すなわち、主スイッチング素子Ｑ１００のゲートには逆バイアス電圧Ｖｒ（＝ＶZD40（負値））が印加される。その結果、主スイッチング素子Ｑ１００のオフ状態における漏れ電流が小さく抑えられる。
【００５８】
タイミングｔ2 において、短パルス発生回路３０Ａから出力されるローアクティブの逆バイアスリセットパルスａ５およびインバータ回路３０Ｂから出力されるハイアクティブの逆バイアスリセットパルスａ６がともに活性化される。これにより、電圧調整回路部４０Ａにおける逆バイアス切り離し用のスイッチング素子Ｑ４０がターンオフする一方、逆バイアス消去用のスイッチング素子Ｑ５０がターンオンする。
【００５９】
逆バイアス切り離し用のスイッチング素子Ｑ４０がオフすると、逆バイアス電圧印加用のコンデンサＣ４０による主スイッチング素子Ｑ１００のゲートに対する逆バイアス電圧の供給が停止される。一方、逆バイアス消去用のスイッチング素子Ｑ５０がオンすると、主スイッチング素子Ｑ１００のゲート・ソース間の逆バイアスにかかわる負電荷が駆動パルス補償用の逆流防止素子Ｄ５０とスイッチング素子Ｑ５０を介して急速に放電し、主スイッチング素子Ｑ１００のゲート電圧を０レベルに収束する。このように、主スイッチング素子Ｑ１００のゲート電圧を上昇させるに当たり、ゲートオフ電圧（逆バイアス電圧）からいったん０レベルまで引き上げている。
【００６０】
タイミングｔ3 においては、実効パルスａ４が立ち上がると同時に、ローアクティブの逆バイアスリセットパルスａ５が立ち上がって逆バイアス切り離し用のスイッチング素子Ｑ４０がターンオンされるとともにハイアクティブの逆バイアスリセットパルスａ６が立ち下がって逆バイアス消去用のスイッチング素子Ｑ５０がターンオフされる。逆バイアス電圧印加用のコンデンサＣ４０を通過した実効パルスａ４である“Ｈ”レベルのパルスは、ターンオンした駆動パルス補償用の一方向性通電素子Ｄ４０および抵抗素子Ｒ１３を介して主スイッチング素子Ｑ１００のゲートに印加され、この主スイッチング素子Ｑ１００をターンオンする。この０レベルからゲートオン電圧までの引き上げに伴う電圧変化はΔＶAであり、この電圧変化ΔＶAは従来例の場合の電圧変化ΔＶB （図５参照）に比べて充分に小さなものとなっている。
【００６１】
仮に、逆バイアス切り離し用のスイッチング素子Ｑ４０に対して駆動パルス補償用の一方向性通電素子Ｄ４０が並列に接続されていないと、逆バイアス電圧印加用のコンデンサＣ４０を介して実効パルスａ４が供給されたときに、逆バイアス切り離し用のスイッチング素子Ｑ４０が動作タイミングのずれによりオフ状態のままにあってターンオンが遅れると、主スイッチング素子Ｑ１００のターンオン動作も遅れてしまう。これに対して、スイッチング素子Ｑ４０に一方向性通電素子Ｄ４０が並列に接続されていると、逆バイアス切り離し用のスイッチング素子Ｑ４０がオフ状態にあるときに実効パルスａ４が供給された場合でも、一方向性通電素子Ｄ４０の機能によりその実効パルスａ４を主スイッチング素子Ｑ１００のゲートに対して即座に送り出して主スイッチング素子Ｑ１００を急速にターンオンすることができる。
【００６２】
また、仮に逆バイアス消去用のスイッチング素子Ｑ５０に駆動パルス補償用の逆流防止素子Ｄ５０が接続されていないと、主スイッチング素子Ｑ１００のゲートに対して実効パルスａ４が印加されたときに、逆バイアス消去用のスイッチング素子Ｑ５０が動作タイミングのずれによりオン状態のままにあってターンオフが遅れると、オン状態にある逆バイアス消去用のスイッチング素子Ｑ５０を介してゲートが接地レベルとなってしまい、ゲート電圧が所期通りに上昇することができなくなってしまう。これに対して、接地ラインＧＬと逆バイアス消去用のスイッチング素子Ｑ５０との間に駆動パルス補償用の逆流防止素子Ｄ５０が挿入されていると、逆バイアス消去用のスイッチング素子Ｑ５０がオン状態にあるときに主スイッチング素子Ｑ１００のゲートに実効パルスａ４が印加された場合でも、駆動パルス補償用の逆流防止素子Ｄ５０の機能によってゲートが接地レベルとなることを防止し、ゲート電圧を所期通りに上昇させることが可能となる。
【００６３】
いずれにしても、逆バイアス電圧印加用のコンデンサＣ４０にゲートオン電圧が印加されるタイミングｔ3 の直前のタイミングｔ2 〜ｔ3 の期間においてすでに、主スイッチング素子Ｑ１００のゲート電圧が強制的に逆バイアス電圧Ｖｒ（＝ＶZD40（負値））から０レベルへと引き上げられている。つまり、主スイッチング素子Ｑ１００のゲートは逆バイアス状態を解消され、通常の０レベル状態となっている。その結果として、主スイッチング素子Ｑ１００のターンオンに要する時間を、逆バイアス状態からターンオンする場合に比べて大幅に短縮化させることが可能となっている。このように本発明によれば、主スイッチング素子Ｑ１００のターンオン速度の高速化が可能となっている。そして、その分だけ主スイッチング素子Ｑ１００のターンオン時のスイッチング損失が低減化される。
【００６４】
次に、ＮＭＯＳトランジスタである逆バイアス切り離し用のスイッチング素子Ｑ４０、逆バイアス消去用のスイッチング素子Ｑ５０のソースとドレインの接続について説明する。ＮＭＯＳトランジスタの場合、そのソースはドレインよりも低電位側の端子に接続され、そのドレインはソースよりも高電位側の端子に接続されるのが原則である。図１において、逆バイアス切り離し用のスイッチング素子Ｑ４０のソースが逆バイアス電圧印加用のコンデンサＣ４０の側にあり、ドレインが抵抗素子Ｒ１３（接続ノードＮ２）の側にある。また、逆バイアス消去用のスイッチング素子Ｑ５０のソースが主スイッチング素子Ｑ１００のゲート（接続ノードＮ３）の側にあり、ドレインがグランドラインＧＬに繋がる駆動パルス補償用の逆流防止素子Ｄ５０の側にある。この態様は一見上記の原則とは逆であるように見える。
【００６５】
しかし、実はそうではなく、上記の原則（ＮＭＯＳトランジスタの場合、ソースはドレインよりも低電位側の端子に、ドレインはソースよりも高電位側の端子に接続される）を踏襲している。それは、主スイッチング素子Ｑ１００のゲートに対して正バイアスではなく逆バイアスを印加することに起因している。
【００６６】
主スイッチング素子Ｑ１００のオフ状態において、逆バイアス切り離し用のスイッチング素子Ｑ４０と逆バイアス電圧印加用のコンデンサＣ４０の接続点の電位ＶC は主スイッチング素子Ｑ１００のゲート電圧ＶG よりも低くなっている（ＶC ＜ＶG ）。したがって、ＮＭＯＳトランジスタである逆バイアス切り離し用のスイッチング素子Ｑ４０のソースはより低電位側である逆バイアス電圧印加用のコンデンサＣ４０の側に接続するのである。
【００６７】
逆バイアス切り離し用のスイッチング素子Ｑ４０および逆バイアス消去用のスイッチング素子Ｑ５０がトランジスタとして有効な動作をするのは図３のタイムチャートにおけるタイミングｔ1 〜ｔ2 の期間であり、その期間においては逆バイアス切り離し用のスイッチング素子Ｑ４０と逆バイアス電圧印加用のコンデンサＣ４０の接続点の電位ＶC は主スイッチング素子Ｑ１００のゲート電圧ＶG より低く、その電位差については、０．０５〜０．２［Ｖ］程度が好ましく、より好ましくは０．１［Ｖ］程度である。
【００６８】
一方、主スイッチング素子Ｑ１００のオン状態において、逆バイアス消去用のスイッチング素子Ｑ５０と主スイッチング素子Ｑ１００のゲートの接続点の電位であるゲート電圧ＶG はグランドラインＧＬの電位ＶGLよりも低くなっている（ＶG ＜ＶGL）。したがって、ＮＭＯＳトランジスタである逆バイアス消去用のスイッチング素子Ｑ５０のソースはより低電位側である主スイッチング素子Ｑ１００のゲートの側に接続される。
【００６９】
逆バイアス電圧印加用のコンデンサＣ４０はスイッチング動作を通してほとんど充放電が起こらないので、駆動損失の小さい定電流供給型駆動回路を実現できる。
【００７０】
実効パルスａ４が立ち上がるタイミングｔ3 から立ち下がるタイミングｔ5 までの期間では、主スイッチング素子Ｑ１００がオン状態にある。この状態では、遅延回路２０の出力端子（接続ノードＮ１）と主スイッチング素子Ｑ１００のローサイド端子（ソース）との間に印加される電圧は、主スイッチング素子Ｑ１００のゲート入力容量Ｃiss と逆バイアス電圧印加用のコンデンサＣ４０とで分圧される。このとき、
ＶG ＝Ｃ40・Ｖcc／（Ｃ40＋Ｃiss ）＝Ｖcc／（１＋Ｃiss ／Ｃ40）＜Ｖcc
であり、ゲート電圧ＶG は駆動電圧Ｖccよりも小さくなる。
【００７１】
初期のゲート電圧ＶG は上の式で与えられるが、ノーマリオフ型のＧａＮトランジスタの場合にはゲート電流が流れ、ゲート電圧ＶG はゲート電流でクランプされ、ゲート電圧ＶG はある値以上大きくならない。そのため、Ｃ40＞Ｃiss でもＶC40＞ＶG となる。
【００７２】
主スイッチング素子Ｑ１００がターンオンした直後からは逆バイアス制御・定電流回路部４０Ｂの定電圧素子（ツェナーダイオード）ＺＤ４０と抵抗素子Ｒ４０の直列回路を介して流れ込む電流により主スイッチング素子Ｑ１００の電流駆動が維持され、主スイッチング素子Ｑ１００のオン状態が保持される。このとき主スイッチング素子Ｑ１００のゲートに流れ込む電流は一定電流に維持され、主スイッチング素子Ｑ１００のドレイン・ソース間電流が安定化する。
【００７３】
また、主スイッチング素子Ｑ１００の定常オン状態で、定電圧素子（ツェナーダイオード）ＺＤ４０の降伏電圧（ツェナー電圧）によって逆バイアス電圧印加用のコンデンサＣ４０に発生する直流電源電圧が制限される。また、電流の一部は誤動作防止用の抵抗素子Ｒ１４を流れる。
【産業上の利用可能性】
【００７４】
本発明は、ノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関して、ノーマリオフ型のスイッチング素子のターンオン速度の高速化とターンオン時のスイッチング損失の低減化とを実現する技術として有用である。
【符号の説明】
【００７５】
１０  制御回路（制御部）
２０  遅延回路
３０  逆バイアスリセット回路
３０Ａ  短パルス発生回路
３０Ｂ  インバータ回路
４０  駆動パルス伝達用並列回路
４０Ａ  電圧調整回路部
４０Ｂ  逆バイアス制御・定電流回路部
ａ１，ａ２，ａ３  駆動パルス
ａ４  実効パルス
ａ５，ａ６  逆バイアスリセットパルス
Ｃ４０  逆バイアス電圧印加用のコンデンサ
Ｄ４０  駆動パルス補償用の一方向性通電素子
Ｄ５０  駆動パルス補償用の逆流防止素子
ＧＬ  接地ライン
Ｑ４０  逆バイアス切り離し用のスイッチング素子
Ｑ５０  逆バイアス消去用のスイッチング素子
Ｑ１００  主スイッチング素子
ＺＤ４０  定電圧素子
【図１】
0006572076.tif 000002
【図２】
0006572076.tif 000003
【図３】
0006572076.tif 000004
【図４】
0006572076.tif 000005
【図５】
0006572076.tif 000006