(57)【特許請求の範囲】
【請求項１】
凸部と、凹部と、前記凸部および前記凹部の間の段差とを有する下地層を形成する工程と、
前記段差を覆うように前記下地層の前記凸部上および前記凹部上にフォトレジストを形成する工程と、
前記凸部上における前記フォトレジストの第１部分の感度よりも前記凹部上における前記フォトレジストの第２部分の感度が高い条件で、前記フォトレジストを露光する工程とを備え、
前記凸部の最上層は、前記フォトレジストを露光する際に用いられる露光光の波長に対して、前記凸部の前記最上層の下の層の減衰係数ｋ値よりも大きい減衰係数ｋ値を有する反射防止膜である、半導体装置の製造方法。
【請求項２】
前記反射防止膜の減衰係数ｋ値は、前記フォトレジストを露光する際に用いられる露光光の波長に対して０．５以上である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地層の前記凸部は、被加工膜と、前記被加工膜とは異なる材質よりなるハードマスク層とを含むように形成され、
前記ハードマスク層は、前記被加工膜と前記反射防止膜との間に形成される、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記被加工膜を形成する工程は、
フローティングゲート電極を形成する工程と、
前記フローティングゲート電極上にコントロールゲート電極を形成する工程とを有する、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記凹部上における前記フォトレジストの膜厚は、前記凹部上における前記フォトレジストの膜厚の±１０％の範囲内に、前記凸部上における前記フォトレジストの感度が極小値となる前記凹部上における前記フォトレジストの膜厚と、前記凹部上における前記フォトレジストの感度が極大値となる前記凹部上における前記フォトレジストの膜厚とが含まれるように設定される、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
パターンの形成において写真製版技術が用いられている。この写真製版技術においては、フォトレジストが被加工膜上に塗布された後、露光現像によりパターニングされる。パターニングされたフォトレジストをマスクとして被加工膜にエッチングなどが施されることにより、被加工膜がパターニングされる。この後、フォトレジストは除去される。
【０００３】
写真製版技術に用いられるフォトレジストの感度を部分的に変化させる技術は、たとえば特開平１１−１８６１３７号公報（特許文献１参照）に開示されている。
【０００４】
この公報においては、フォトレジストの感度が最小もしくは極小となるように、段差底部でのフォトレジストの膜厚が選定される。これによりハレーションによるフォトレジストの形状劣化を防ぐことができると上記公報には記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１８６１３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、被加工膜に大きな段差があり、フォトレジストのパターニング時に、その段差上のレジストを除去する場合、段差下部の角部にフォトレジストの残渣が生じる。フォトレジストの残渣が生じると、そのフォトレジストの残渣がマスクとなって、フォトレジストの残渣直下の被加工膜をエッチングなどにより除去することができなくなる。このため、このようなフォトレジストの残渣を除去する必要がある。
【０００７】
しかし、フォトレジストの残渣を除去する工程が追加されると製造工程が増える。またフォトレジストの残渣の除去により下地層にダメージが与えられたり、パーティクルが付着するおそれもある。またフォトレジストの残渣を完全に除去しきれない場合もある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、下地層の凸部上におけるフォトレジストの第１部分の感度よりも下地層の凹部上におけるフォトレジストの第２部分の感度が高い条件で、フォトレジストが露光される。
【発明の効果】
【００１０】
前記一実施の形態によれば、下地層の凹部においてフォトレジストの残渣が生じにくくなる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１における半導体装置の一部の構成を概略的に示す断面図である。
【図２】実施の形態１における半導体装置の一部の構成を概略的に示す平面図である。
【図３】実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図４】実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図５】実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図６】実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図７】実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。
【図８】実施の形態１における半導体装置の製造方法の第６工程を概略的に示す断面図である。
【図９】実施の形態１における半導体装置の製造方法の第７工程を概略的に示す断面図である。
【図１０】フォトレジストパターンの開口の寸法ＣＤにおける反射防止膜の膜厚ｔの依存性を示す図である。
【図１１】比較例における半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図１２】比較例における半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図１３】比較例における半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図１４】比較例における半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図１５】フォトレジストのパターンの開口の寸法ＣＤｂを示す断面図（Ａ）と、フォトレジストのパターンの開口の寸法ＣＤａを示す断面図（Ｂ）である。
【図１６】フォトレジストの膜厚ｔｒとフォトレジストのパターンの寸法ＣＤａ、ＣＤｂとの関係を示す図である。
【図１７】フォトレジストのパターンの開口の寸法ＣＤａ１を示す断面図である。
【図１８】フォトレジストの膜厚ｔｒとフォトレジストのパターンの寸法ＣＤａ、ＣＤｂ、ＣＤａ１との関係を示す図である。
【発明を実施するための形態】
【００１２】
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の構成としてフラッシュメモリを例に挙げて図１および図２を用いて説明する。図１は、図２のＩ−Ｉ線に沿う概略断面図である。
【００１３】
図１に示されるように、半導体基板ＳＢに、フラッシュメモリの複数のメモリセルが形成されている。１つのメモリセルは、１対のソース／ドレイン領域ＳＤと、第１ゲート絶縁膜ＧＩ１と、フローティングゲート電極ＦＧと、第２ゲート絶縁膜ＧＩ２と、コントロールゲート電極ＣＧとを有している。
【００１４】
半導体基板ＳＢは、たとえばシリコンよりなっている。この半導体基板ＳＢは主表面を有している。
【００１５】
１対のソース／ドレイン領域ＳＤは、半導体基板ＳＢの主表面に形成されている。１対のソース／ドレイン領域ＳＤの各々は、互いに離れて形成されている。１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＢの導電型とは反対の導電型を有している。
【００１６】
具体的には、１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＢの導電型がｐ型の場合にはｎ型の導電型を有している。また１対のソース／ドレイン領域ＳＤの各々は、半導体基板ＳＢの導電型がｎ型の場合にはｐ型の導電型を有している。
【００１７】
第１ゲート絶縁膜ＧＩ１は、半導体基板ＳＢの主表面に接して形成されている。第１ゲート絶縁膜ＧＩ１は、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＢの主表面上に配置されている。第１ゲート絶縁膜ＧＩ１は、たとえばシリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（Ｓｉ3Ｎ4）などの単体、またはこれらの任意の組み合わせからなっている。
【００１８】
フローティングゲート電極ＦＧは、第１ゲート絶縁膜ＧＩ１上にて第１ゲート絶縁膜ＧＩ１に接するように配置されている。フローティングゲート電極ＦＧは、導電性材料よりなっている。フローティングゲート電極ＦＧは、たとえば不純物が導入された多結晶シリコン（以下、ドープドポリシリコンと称する）よりなっている。
【００１９】
第２ゲート絶縁膜ＧＩ２は、フローティングゲート電極ＦＧ上にてフローティングゲート電極ＦＧに接するように配置されている。第２ゲート絶縁膜ＧＩ２は、たとえばシリコン酸化膜、シリコン窒化膜などの単体、またはこれらの任意の組み合わせからなっている。
【００２０】
コントロールゲート電極ＣＧは、第２ゲート絶縁膜ＧＩ２上にて第２ゲート絶縁膜ＧＩ２に接するように配置されている。コントロールゲート電極ＣＧは、導電性材料よりなっている。コントロールゲート電極ＣＧは、たとえばドープドポリシリコンよりなっている。
【００２１】
コントロールゲート電極ＣＧ上には、ハードマスク層ＨＭが配置されている。ハードマスク層ＨＭは、パターニングされており、かつコントロールゲート電極ＣＧに接している。ハードマスク層ＨＭは、コントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧの被加工膜をパターニングする際のマスクとして用いられる層である。
【００２２】
ハードマスク層ＨＭは、コントロールゲート電極ＣＧおよびフローティングゲート電極ＦＧの被加工膜とは異なる材質よりなっている。ハードマスク層ＨＭは、たとえばシリコン窒化膜よりなっている。
【００２３】
ハードマスク層ＨＭ上には、反射防止膜ＡＲが配置されている。反射防止膜ＡＲは、パターニングされており、かつハードマスク層ＨＭに接している。反射防止膜ＡＲは、たとえば酸窒化シリコン膜（ＳｉＯＮ）よりなっている。
【００２４】
反射防止膜ＡＲは、露光光の波長（たとえば水銀ランプのｇ線（４３６ｎｍ）、ｉ線（３６５ｎｍ）、ＫｒＦエキシマレーザ（２４８ｎｍ）、ＡｒＦエキシマレーザ（１９３ｎｍ））に対して、０．５以上の光学定数ｋ値（減衰係数）を有している。
【００２５】
第１ゲート絶縁膜ＧＩ１と、フローティングゲート電極ＦＧと、第２ゲート絶縁膜ＧＩ２と、コントロールゲート電極ＣＧと、ハードマスク層ＨＭと、反射防止膜ＡＲとは、下地層の凸部ＲＡを構成している。
【００２６】
具体的には、下地層は、凸部ＲＡと、凹部ＲＢと、その凸部ＲＡおよび凹部ＲＢの間の段差ＳＴとを有している。下地層の凸部ＲＡは、第１ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲにより構成されている。
【００２７】
また下地層の凹部ＲＢは、これらの層が配置されていない領域である。このため、下地層の凹部ＲＢにおいては、たとえば半導体基板ＳＢの主表面が露出している。なお下地層の凹部ＲＢにおいては、第１ゲート絶縁膜ＧＩ１が配置されていてもよい。
【００２８】
凸部ＲＡおよび凹部ＲＢの間の段差ＳＴは、第１ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲの側壁面により構成されている。
【００２９】
図２に示されるように、下地層の凸部ＲＡと凹部ＲＢと段差ＳＴとは平面視において直線状に延びている。なお本明細書において平面視とは半導体基板ＳＢの主表面の平坦な部分に対して垂直な方向から見ることを意味する。
【００３０】
次に、本実施の形態の半導体装置の製造方法について図３〜図９を用いて説明する。
図３に示されるように、たとえばシリコン単結晶よりなる半導体基板ＳＢが準備される。半導体基板ＳＢの主表面上に、第１ゲート絶縁膜ＧＩ１がたとえば熱酸化法などにより形成される。この第１ゲート絶縁膜ＧＩ１上に、被加工膜としてのフローティングゲート電極ＦＧがたとえばＣＶＤ（Chemical  Vapor  Deposition）法などにより形成される。
【００３１】
このフローティングゲート電極ＦＧ上に、第２ゲート絶縁膜ＧＩ２がたとえば熱酸化法などにより形成される。この第２ゲート絶縁膜ＧＩ２上に、被加工膜としてのコントロールゲート電極ＣＧがたとえばＣＶＤ法などにより形成される。
【００３２】
このコントロールゲート電極ＣＧ上に、ハードマスク層ＨＭがたとえばＣＶＤ法などにより形成される。このハードマスク層ＨＭ上に、反射防止膜ＡＲがたとえばＣＶＤ法などにより形成される。
【００３３】
反射防止膜ＡＲ上にフォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１は、露光、現像によりパターニングされる。これにより反射防止膜ＡＲ上に、フォトレジストＰＲ１のパターンが形成される。
【００３４】
図４に示されるように、フォトレジストＰＲ１のパターンをマスクとして反射防止膜ＡＲおよびハードマスク層ＨＭの各々がエッチングされる。これにより反射防止膜ＡＲおよびハードマスク層ＨＭの各々はパターニングされる。この後、フォトレジストＰＲ１のパターンが除去される。
【００３５】
図５に示されるように、上記のフォトレジストＰＲ１のパターンの除去により、反射防止膜ＡＲの上面が露出する。
【００３６】
図６に示されるように、反射防止膜ＡＲをマスクとしてコントロールゲート電極ＣＧおよび第２ゲート絶縁膜ＧＩ２の各々がエッチングされる。これによりコントロールゲート電極ＣＧおよび第２ゲート絶縁膜ＧＩ２の各々はパターニングされる。このエッチングの際に、反射防止膜ＡＲは完全に除去されないように、反射防止膜ＡＲの成膜時の膜厚は設定されている。
【００３７】
これにより、凸部ＲＡ１と、凹部ＲＢ１と、その凸部ＲＡ１および凹部ＲＢ１の間の段差ＳＴ１とを有する下地層が形成される。具体的には、下地層は、第１ゲート絶縁膜ＧＩ１、フローティングゲート電極ＦＧ、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲを有している。
【００３８】
下地層の凹部ＲＢ１においては、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲが除去されている。このため、下地層の凸部ＲＡ１は、下地層の凹部ＲＢ１に対して、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲの膜厚分だけ上方に突き出している。また下地層の凹部ＲＢ１においては、フローティングゲート電極ＦＧの上面が露出している。
【００３９】
凸部ＲＡ１および凹部ＲＢ１の間の段差ＳＴ１は、第２ゲート絶縁膜ＧＩ２、コントロールゲート電極ＣＧ、ハードマスク層ＨＭ、および反射防止膜ＡＲの側壁面により構成されている。フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとは被加工膜である。
【００４０】
図７に示されるように、段差ＳＴ１を覆うように下地層の凸部ＲＡ１上および凹部ＲＢ１上にフォトレジストＰＲ２が形成される。具体的には、反射防止膜ＡＲの上面を覆うようにフローティングゲート電極ＦＧ上にフォトレジストＰＲ２が形成される。
【００４１】
図８に示されるように、この後、フォトレジストＰＲ２は、露光、現像によりパターニングされる。これにより凸部ＲＡ１の一部と凹部ＲＢ１との真上に位置するフォトレジストＰＲ２が選択的に除去されて、フォトレジストＰＲ２のパターンが形成される。
【００４２】
上記の露光は、凸部ＲＡ１上（真上）におけるフォトレジストＰＲ２の第１部分の感度よりも凹部ＲＢ１上（真上）におけるフォトレジストＰＲ２の第２部分の感度が高い条件、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差が可能な限り小さい条件で行われる。
【００４３】
具体的には、凸部ＲＡ１の最上層に反射防止膜ＡＲが位置する状態で上記露光が行われる。この反射防止膜ＡＲは、フォトレジストＰＲ２を露光する際に用いられる露光光の波長に対して、反射防止膜ＡＲが無い場合のハードマスク層ＨＭ（凸部ＲＡ１の最上層ＡＲの下の層ＨＭ）の材料の減衰係数ｋ値よりも大きい減衰係数ｋ値を有する。
【００４４】
反射防止膜ＡＲの減衰係数ｋ値は、フォトレジストＰＲ２を露光する際に用いられる露光光の波長に対して０．５以上である。
【００４５】
図９に示されるように、反射防止膜ＡＲおよびハードマスク層ＨＭをマスクとして、凹部ＲＢ１において露出したフローティングゲート電極ＦＧと、その下の第１ゲート絶縁膜ＧＩ１とがエッチングにより選択的に除去される。これにより、フローティングゲート電極ＦＧと、その下の第１ゲート絶縁膜ＧＩ１とがパターニングされて、半導体基板ＳＢの主表面が露出する。
【００４６】
この後、フォトレジストＰＲ２が除去され、さらにフローティングゲート電極ＦＧおよび第１ゲート絶縁膜ＧＩ１がエッチングによりパターニングされ、不純物が半導体基板ＳＢの主表面に注入されることでソース／ドレイン領域ＳＤが形成されて、図１および図２に示す半導体装置が製造される。
【００４７】
次に、本実施の形態の作用効果について、図１１〜図１４に示す比較例の製造方法と対比して説明する。
【００４８】
図１１に示されるように、比較例においては、ハードマスク層ＨＭ上に反射防止膜が形成されていない。この状態でフォトレジストＰＲ２が露光、現像されると、図１２に示されるように、凹部の下部にフォトレジストＰＲ２の残渣が生じる場合がある。
【００４９】
このフォトレジストＰＲ２の残渣が生じた状態で、被加工膜（フローティングゲート電極ＦＧ）をエッチングにより除去すると、フォトレジストＰＲ２の残渣がマスクとして機能する。結果的にフォトレジストＰＲ２の残渣の真下に位置する被加工膜（フローティングゲート電極ＦＧ）が除去されずに残ってしまう。
【００５０】
これを防止するために、図１３に示されるように、別のドライエッチング工程により、フォトレジストＰＲ２の残渣が除去され、この後に被加工膜（フローティングゲート電極ＦＧ）がエッチングによりパターニングされる。
【００５１】
しかし、フォトレジストＰＲ２の残渣を除去するエッチングにおいて下地層（フローティングゲート電極ＦＧ）にダメージが与えられたり、パーティクルが付着するおそれもある。
【００５２】
上記より、フォトレジストＰＲ２の露光、現像後におけるフォトレジストＰＲ２の残渣の発生を防止するためには、図８におけるフォトレジストＰＲ２の開口ＯＰの寸法ＣＤを所望の値に保ちつつ、現像時における凹部ＲＢ１のフォトレジストＰＲ２の溶解を促進する必要がある。
【００５３】
本実施の形態においては、図７および図８に示されるように、反射防止膜ＡＲが下地層の凸部ＲＡ１の最上層に形成され、かつ凹部ＲＢ１の最上層に形成されていない状態で、フォトレジストＰＲ２の露光が行われる。これにより、下地層の凸部ＲＡ１上におけるフォトレジストＰＲ２の第１部分の感度よりも下地層の凹部ＲＢ１上におけるフォトレジストＰＲ２の第２部分の感度が高い条件、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差が可能な限り小さい条件で、フォトレジストＰＲ２を露光することができる。
【００５４】
つまり、反射防止膜ＡＲの導入により凸部ＲＡ１上のフォトレジストＰＲ２の感度が低下するため、所望のフォトレジストＰＲ２の開口ＯＰの寸法ＣＤを得る露光量を増大させることができる。露光量を増大できるため、凹部ＲＢ１に与えられる露光量も同時に増大し、現像後の凹部ＲＢ１内のフォトレジストＰＲ２の溶解を促進でき、現像後にフォトレジストＰＲ２の残渣が生じることが防止される。
【００５５】
このため、フォトレジストＰＲ２の残渣を除去するための残渣除去工程が不要となる。よって、製造工程を簡略することができ、残渣除去工程を行なうことによる下地層のダメージおよび下地層へのパーティクルの付着を防止することもできる。
【００５６】
また本実施の形態においては、凸部ＲＡ１の最上層（反射防止膜ＡＲ）は、フォトレジストＰＲ２を露光する際に用いられる露光光の波長に対して、反射防止膜ＡＲが無い場合のハードマスク層ＨＭ（凸部ＲＡ１の最上層ＡＲの下の層ＨＭ）の材料の減衰係数ｋ値よりも大きい減衰係数ｋ値を有している。これにより、上記のとおり、下地層の凸部ＲＡ１上におけるフォトレジストＰＲ２の第１部分の感度よりも下地層の凹部ＲＢ１上におけるフォトレジストＰＲ２の第２部分の感度が高い条件、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差が可能な限り小さい条件で、フォトレジストＰＲ２を露光することが可能となる。
【００５７】
また本実施の形態においては、反射防止膜ＡＲの減衰係数ｋ値は、フォトレジストＰＲ２を露光する際に用いられる露光光の波長に対して０．５以上である。これにより露光光の反射を軽減することができ、下地層の凸部ＲＡ１上におけるフォトレジストＰＲ２の第１部分の感度よりも下地層の凹部ＲＢ１上におけるフォトレジストＰＲ２の第２部分の感度を高くする、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差を可能な限り小さくすることができる。
【００５８】
また本実施の形態においては、下地層の凸部ＲＡ１では、ハードマスク層ＨＭは、被加工膜（コントロールゲート電極ＣＧ）と反射防止膜ＡＲとの間に形成される。これにより、図８に示す被加工膜（フローティングゲート電極ＦＧ）のエッチング時に反射防止膜ＡＲが除去されて完全になくなってもハードマスク層ＨＭがマスクとして機能する。
【００５９】
また反射防止膜ＡＲを凸部ＲＡ１の最上層に形成することにより、上記のとおり下地層の凸部ＲＡ１上におけるフォトレジストＰＲ２の第１部分の感度よりも下地層の凹部ＲＢ１上におけるフォトレジストＰＲ２の第２部分の感度を高くする、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差を可能な限り小さくすることができる。
【００６０】
また本実施の形態においては、被加工膜を形成する工程は、フローティングゲート電極ＦＧを形成する工程と、そのフローティングゲート電極ＦＧ上にコントロールゲート電極ＣＧを形成する工程とを有する。これにより、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとを有するフラッシュメモリにおいてフォトレジストＰＲ２の残渣の発生を防止することができる。
【００６１】
次に、反射防止膜ＡＲの好ましい膜厚について図１０を用いて説明する。
図１０には、図８に示されるフォトレジストＰＲ２のパターンの開口ＯＰの寸法ＣＤにおける反射防止膜ＡＲの膜厚ｔの依存性を示している。一般的に、反射防止膜ＡＲの膜厚ｔが大きくなると、フォトレジストＰＲ２の感度は低下し、フォトレジストＰＲ２のパターンの開口ＯＰの寸法ＣＤは極小値ｔ１となった後、一定値に収束する。
【００６２】
反射防止膜ＡＲは凸部ＲＡ１上におけるフォトレジストＰＲ２の感度を低下させることを目的としている。このため、反射防止膜ＡＲの膜厚ｔは、図１０において開口ＯＰの寸法ＣＤが最小となる膜厚ｔ１であることが好ましい。
【００６３】
ただし、フォトレジストＰＲ２の感度が最小となる膜厚ｔ１以外の膜厚であっても、反射防止膜ＡＲ上の凸部ＲＡ１におけるフォトレジストＰＲ２の感度を低下させる効果がある限り、反射防止膜ＡＲの使用は有効である。このため反射防止膜ＡＲの膜厚ｔは、図１０における膜厚ｔ１の±２０％の膜厚範囲ｔｒ１であってもよい。
【００６４】
また反射防止膜ＡＲの膜厚ｔは、フォトレジストＰＲ２の開口ＯＰの寸法ＣＤの変動がなくなる膜厚以上の膜厚範囲ｔｒ２（図１０）であってもよい。
【００６５】
次に、ハードマスク層ＨＭおよび反射防止膜ＡＲの好ましいトータルの膜厚について、図１１〜図１４に示す比較例と対比して説明する。
【００６６】
図１１〜図１４に示す比較例において、ハードマスク層ＨＭは、コントロールゲート電極ＣＧおよび第２ゲート絶縁膜ＧＩ２のエッチングマスクとなるだけでなく、フローティングゲート電極ＦＧおよび第１ゲート絶縁膜ＧＩ１のエッチングマスクにもなる。このため、ハードマスク層ＨＭは、これらのエッチング工程を経てもコントロールゲート電極ＣＧを保護するに十分な膜厚を有する必要がある。
【００６７】
一方、図１２に示されるフォトレジストＰＲ２の残渣の発生を防止するためには、ハードマスク層ＨＭはなるべく薄い膜厚を有することが望ましい。つまり、ハードマスク層ＨＭの好ましい膜厚は、複数のエッチング加工に耐え得る膜厚でありながら、できる限り薄い膜厚である。
【００６８】
以上より、図３〜図９に示す本実施の形態におけるハードマスク層ＨＭと反射防止膜ＡＲとの好ましいトータルの膜厚は、図１１〜図１４の比較例におけるハードマスク層ＨＭと同等の膜厚である。
【００６９】
（実施の形態２）
本実施の形態においては、フォトレジストＰＲ２の膜厚が調整されることによって、凸部ＲＡ１上におけるフォトレジストＰＲ２の第１部分の感度よりも凹部ＲＢ１上におけるフォトレジストＰＲ２の第２部分の感度が高く、もしくは第１部分の感度が第２部分の感度より高い場合であっても両者の感度差が可能な限り小さく設定される。
【００７０】
図１５（Ａ）に示されるように、アンダー露光により、フォトレジストＰＲ２の開口ＯＰを意図的に凹部ＲＢ１のみに限定した時の開口ＯＰの寸法がＣＤｂとされる。また図１５（Ｂ）に示されるように、適正露光量でフォトレジストＰＲ２の凸部ＲＡ１の一部および凹部ＲＢ１を開口した時の開口ＯＰの寸法がＣＤａとされる。またフォトレジストＰＲ２の膜厚ｔｒとは、図１５（Ａ）に示されているようにフローティングゲート電極ＦＧの上面からフォトレジストＰＲ２の上面までの厚みである。
【００７１】
図１６に示されるように、フォトレジストＰＲ２の開口ＯＰの寸法はフォトレジストＰＲ２の膜厚ｔｒによって周期的に変化する。この特性を利用して、凸部ＲＡ１におけるフォトレジストＰＲ２の感度が低くなり、かつ凹部ＲＢ１におけるフォトレジストＰＲ２の感度が高くなるように、フォトレジストＰＲ２の膜厚ｔｒが設定される。
【００７２】
具体的には、図１６に示されるように、開口ＯＰの寸法ＣＤａのときと開口ＯＰの寸法ＣＤｂのときとで、それぞれの開口ＯＰの直下における膜構造が異なるため、それぞれの変動周期は一致しない。このため、図１６中の膜厚ｔｒ１のように、寸法ＣＤａにおいて極小値（感度が極小値）となり、かつ寸法ＣＤｂにおいて極大値（感度が極大値）となる膜厚となるようにフォトレジストＰＲ２の膜厚ｔｒを設定することができる。
【００７３】
ただし、寸法ＣＤａにおける極小値と寸法ＣＤｂにおける極大値とが同一膜厚ｔｒにおいて完全に一致しなくてもよい。凹部ＲＢ１上におけるフォトレジストの膜厚ｔｒ１は、その膜厚ｔｒ１の±１０％の範囲内に、凸部ＲＡ１上におけるフォトレジストＰＲ２の感度が極小値となる凹部ＲＢ１上におけるフォトレジストＰＲ２の膜厚ｔｒ１ａと、凹部ＲＢ１上におけるフォトレジストＰＲ２の感度が極大値となる凹部ＲＢ１上におけるフォトレジストＰＲ２の膜厚ｔｒ１ｂとが含まれるように設定されていればよい。これにより、寸法ＣＤａにおける極小値と寸法ＣＤｂにおける極大値とを互いに近付けることができ、凸部ＲＡ１におけるフォトレジストＰＲ２の感度と凹部ＲＢ１におけるフォトレジストＰＲ２の感度との感度差を十分に広げることができる。
【００７４】
また図１６に示されるフォトレジストＰＲ２の膜厚ｔｒ１は、図１５（Ａ）および図１５（Ｂ）に示されるように、反射防止膜ＡＲを設けた実施の形態１の構成と組み合わせられてもよい。
【００７５】
また図１６に示されるフォトレジストＰＲ２の膜厚ｔｒ１は、図１１〜図１４に示す比較例のように被加工膜（コントロールゲート電極ＣＧ）上にハードマスク層ＨＭのみが形成された構成と組み合わせられてもよい。
【００７６】
なお図１５（Ａ）および図１５（Ｂ）に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７７】
（実施の形態３）
図１７に示されるように、本実施の形態において、酸窒化シリコン膜よりなる反射防止膜ＡＲは、実施の形態１における反射防止膜ＡＲの減衰係数ｋ値とは異なる減衰係数ｋ値を有するように形成されている。反射防止膜ＡＲの減衰係数ｋ値は、たとえば酸窒化シリコン膜の成膜時におけるプロセスガスＳｉＨ4の流量を変えることにより変更可能である。
【００７８】
図１７の構成において反射防止膜ＡＲの減衰係数ｋ値を変えることにより、フォトレジストＰＲ２に形成される開口ＯＰの寸法ＣＤａ１を変えることができる。
【００７９】
図１８に示されるように、反射防止膜ＡＲの屈折率ｎ値および減衰係数ｋ値を変えることによって、実線で示す寸法ＣＤａにおける変動周期を、１点鎖線で示す寸法ＣＤａ１における変動周期のように膜厚ｔｒ軸方向にずらすことができる。このため反射防止膜ＡＲの減衰係数ｋ値を適切に設定することによって、寸法ＣＤａ１における極小値と寸法ＣＤｂにおける極大値とを、同一膜厚ｔｒ１において一致させることができる。
【００８０】
これにより、凸部ＲＡ１と凹部ＲＢ１とにおいてフォトレジストＰＲ２の感度差を最大限に広げることができる。
【００８１】
また上記の本実施の形態においては、図１１〜図１４に示す比較例のように被加工膜（コントロールゲート電極ＣＧ）上にハードマスク層ＨＭのみが形成された構成において、そのハードマスク層ＨＭの屈折率ｎ値および減衰係数ｋ値が変化された構成であってもよい。ハードマスク層ＨＭの屈折率ｎ値および減衰係数ｋ値の変更は、ハードマスク層ＨＭの成膜方法、材質変更、およびこれらの組み合わせにより行われてもよい。
【００８２】
なお図１７に示す本実施の形態の構成のうち上記以外の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８３】
また上記の実施の形態１〜３においては、コントロールゲート電極ＣＧに接するようにハードマスク層ＨＭが形成された構成について説明したが、コントロールゲート電極ＣＧとハードマスク層ＨＭとの間に他の層が配置されていてもよい。
【００８４】
また上記の実施の形態１〜３においてはフラッシュメモリのメモリセルの構成について説明したが、実施の形態１〜３はこれ以外の間に段差を有する凸部と凹部とを有する他の構成に適用されてもよい。
【００８５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８６】
ＡＲ  反射防止膜、ＣＧ  コントロールゲート電極、ＦＧ  フローティングゲート電極、ＧＩ１  第１ゲート絶縁膜、ＧＩ２  第２ゲート絶縁膜、ＨＭ  ハードマスク層、ＯＰ  開口、ＰＲ，ＰＲ１，ＰＲ２  フォトレジスト、ＲＡ，ＲＡ１  凸部、ＲＢ，ＲＢ１  凹部、ＳＢ  半導体基板、ＳＤ  ソース／ドレイン領域、ＳＴ，ＳＴ１  段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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