(57)【特許請求の範囲】
【請求項１】
化合物半導体装置の製造方法であって、
化合物半導体にて構成される第１導電型の下地層（２）を有する半導体基板（１、２）を用意することと、
前記下地層に対してディープトレンチ（１５）を形成することと、
エピタキシャル成長装置内に第２導電型ドーパントを含むドーパントガスを導入しつつ、前記化合物半導体の原料ガスを導入し、前記ディープトレンチ内に第２導電型のディープ層（５）をエピタキシャル成長させることと、を含み、
前記ディープ層を形成することでは、前記ディープ層をエピタキシャル成長させる温度まで前記エピタキシャル成長装置を昇温させる期間を昇温期間として、該昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、前記昇温期間後に前記原料ガスを導入することで、前記ディープトレンチの底部の角部にも前記ディープ層を形成することである化合物半導体装置の製造方法。
【請求項２】
化合物半導体装置の製造方法であって、
化合物半導体にて構成される第１導電型の下地層（２）を有する半導体基板（１、２）を用意することと、
前記下地層に対してディープトレンチ（１５）を形成することと、
エピタキシャル成長装置内に第２導電型ドーパントを含むドーパントガスを導入しつつ、前記化合物半導体の原料ガスを導入し、前記ディープトレンチ内に第２導電型のディープ層（５）をエピタキシャル成長させることと、を含み、
前記ディープ層を形成することでは、前記ディープ層をエピタキシャル成長させる温度まで前記エピタキシャル成長装置を昇温させる期間を昇温期間として、該昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、前記昇温期間中における前記ドーパントガスの導入後に前記原料ガスを導入することで、前記ディープトレンチの底部の角部にも前記ディープ層を形成することである化合物半導体装置の製造方法。
【請求項３】
トレンチゲート構造のスイッチング素子を有する化合物半導体装置の製造方法であって、
裏面側に備えられた裏面層（１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する前記半導体基板（１、２）を用意することと、
前記ドリフト層（２）の上に第２導電型のベース領域（３）を形成することと、
前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域（４）を形成することと、
前記ソース領域の表面から前記ベース領域よりも深くまでゲートトレンチ（６）を形成することと、
前記ゲートトレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を構成することと、
前記ソース領域に電気的に接続されるソース電極（９）を形成することと、
前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極（１０）を形成することと、を含み、
前記ディープトレンチを形成することとして、前記ドリフト層に対して前記ゲートトレンチよりも深く前記ディープトレンチを形成することを行う請求項１または２に記載の化合物半導体装置の製造方法。
【請求項４】
前記ディープ層を形成することでは、前記化合物半導体のエッチングガスを導入しつつ前記エピタキシャル成長装置内の昇温を行う請求項１ないし３のいずれか１つに記載の化合物半導体装置の製造方法。
【請求項５】
前記ディープ層を形成することでは、前記原料ガスの導入するときには、該原料ガスの導入前よりも前記ドーパントガスの導入量を低下させる請求項１ないし４のいずれか１つに記載の化合物半導体装置の製造方法。
【請求項６】
前記ディープ層を形成することでは、前記原料ガスの導入量を徐々に増加させたのち、該原料ガスの導入量を一定とする請求項１ないし５のいずれか１つに記載の化合物半導体装置の製造方法。
【請求項７】
前記ドーパントガスとしてトリメチルアルミニウムを用いる請求項１ないし６のいずれか１つに記載の化合物半導体装置の製造方法。
【請求項８】
前記ディープ層を形成することでは、前記ディープ層のうち前記ディープトレンチの底部の角部の第２導電型不純物濃度を最も高くする請求項１ないし７のいずれか１つに記載の化合物半導体装置の製造方法。
【請求項９】
化合物半導体装置であって、
化合物半導体にて構成される第１導電型の下地層（２）を有する半導体基板（１、２）と、
前記下地層に対して形成されたディープトレンチ（１５）の底部の角部を含めて該ディープトレンチ内に形成された第２導電型のディープ層（５）と、を有し、
前記ディープ層は、該ディープ層の中で前記ディープトレンチの底部の角部に位置している部分（５ａ）が最も第２導電型不純物濃度が高くなっている化合物半導体装置。
【請求項１０】
裏面側に備えられた高不純物濃度となる裏面層（１）と、表面側に備えられ前記下地層を構成すると共に前記裏面層よりも低不純物濃度とされた第１導電型のドリフト層（２）と、を有する前記半導体基板（１、２）と、
前記ドリフト層の上に形成された第２導電型のベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型のソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
前記ソース領域に電気的に接続されるソース電極（９）と、
前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極（１０）とを有する縦型ＭＯＳＦＥＴを備え、
前記ソース領域および前記ベース領域を貫通して前記ドリフト層に至るように前記ディープトレンチが形成され、該ディープトレンチ内に前記ディープ層が配置されている請求項９に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば炭化珪素（以下、ＳｉＣという）や窒化ガリウム（以下、ＧａＮという）などの化合物半導体を用いた化合物半導体装置の製造方法および化合物半導体装置に関する。
【背景技術】
【０００２】
従来、特許文献１に、トレンチゲート構造の縦型スイッチング素子として、反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置が提案されている。反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ゲートトレンチ内のゲート電極に対してゲート電圧を印加することで、ゲートトレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流す。このようなトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチゲート構造に備えられるゲート絶縁膜に対して高電界が加わると絶縁破壊が生じて素子耐圧が低下してしまう。
【０００３】
このため、特許文献１に記載のＳｉＣ半導体装置では、トレンチゲート構造を挟んだ両側に、ｎ+型ソース領域およびｐ型ベース領域を貫通してｎ-型ドリフト層に達するディープトレンチを形成し、このトレンチ内にｐ型ディープ層を備えるようにしている。このようなｐ型ディープ層を備えることで電界がゲート絶縁膜に入り込むことを抑制でき、ゲート絶縁膜を高電界から保護して絶縁破壊が起こり難くなって、素子耐圧を向上することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２３６１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、エピタキシャル成長によってディープトレンチ内に均一濃度でｐ型ディープ層を形成しようとすると、成長条件のプロセスウィンドウが狭く、ディープトレンチの底部の角部がｎ型化することがあった。このように、ディープトレンチの底部の角部がｎ型化した場合、ｐ型ディープ層によるトレンチゲート構造側への電界の入り込み抑制効果が十分に得られず、オフ時におけるドレイン−ソース間耐圧が得られなくなる。
【０００６】
例えば、表面がＳｉ面となるＳｉＣ基板を用いた場合、ディープトレンチの角部に相当する部分の結晶面方位においてｎ型ドーパント原子（例えば窒素）が取り込まれ易い。このため、エピタキシャル成長装置内やＳｉＣ原料ガスに含まれる微量のｎ型ドーパント原子が取り込まれてディープトレンチの底部の角部がｎ型化することがあると考えられる。ＳｉＣ原料として高純度材料を用いれば、ディープトレンチの底部の角部がｎ型化することを抑制できるが、高純度材料を準備することが難しく、コスト高にもなる。また、高温水素雰囲気においてｐ型ディープ層をエピタキシャル成長させるようにしても良いが、水素や高温によるエッチングとＳｉＣのデポジションとが平衡状態となり、ＳｉＣ原料ガス導入前でもディープトレンチの角部にＳｉＣが結晶成長する現象が起こる。
【０００７】
本発明は上記点に鑑みて、ドレイン−ソース間の耐圧の低下を抑制できる化合物半導体装置の製造方法および化合物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、化合物半導体装置の製造方法であって、化合物半導体にて構成される第１導電型の下地層（２）を有する半導体基板（１、２）を用意することと、下地層に対してディープトレンチ（１５）を形成することと、エピタキシャル成長装置内に第２導電型ドーパントを含むドーパントガスを導入しつつ、化合物半導体の原料ガスを導入し、ディープトレンチ内に第２導電型のディープ層（５）をエピタキシャル成長させることと、を含み、ディープ層を形成することでは、ディープ層をエピタキシャル成長させる温度までエピタキシャル成長装置を昇温させる期間を昇温期間として、該昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、昇温期間後に原料ガスを導入することで、ディープトレンチの底部の角部にもディープ層を形成する。
【０００９】
このように、昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、昇温期間後に原料ガスを導入している。これにより、ディープ層の底部側の角部、つまりディープトレンチにおける底部側の角部からディープ層が形成されるようにできる。したがって、ディープ層によるトレンチゲート構造側への電界の入り込み抑制効果を的確に発揮させることが可能となり。オフ時におけるドレイン−ソース間耐圧を得ることができる。
【００１０】
請求項２に記載の発明では、化合物半導体にて構成される第１導電型の下地層（２）を有する半導体基板（１、２）を用意することと、下地層に対してディープトレンチ（１５）を形成することと、エピタキシャル成長装置内に第２導電型ドーパントを含むドーパントガスを導入しつつ、化合物半導体の原料ガスを導入し、ディープトレンチ内に第２導電型のディープ層（５）をエピタキシャル成長させることと、を含み、ディープ層を形成することでは、ディープ層をエピタキシャル成長させる温度までエピタキシャル成長装置を昇温させる期間を昇温期間として、該昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、昇温期間中におけるドーパントガスの導入後に原料ガスを導入することで、ディープトレンチの底部の角部にもディープ層を形成する。
【００１１】
このように、昇温期間中から第２導電型ドーパントを含むドーパントガスを導入したのち、昇温期間中におけるドーパントガスの導入後に原料ガスを導入するようにしても、ディープ層の底部側の角部、つまりディープトレンチにおける底部側の角部からディープ層が形成されるようにできる。したがって、ディープ層によるトレンチゲート構造側への電界の入り込み抑制効果を的確に発揮させることが可能となり。オフ時におけるドレイン−ソース間耐圧を得ることができる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図３】第１実施形態にかかるディープトレンチ内へのｐ型ディープ層の成長プログラムを示したタイムチャートである。
【図４】第２実施形態にかかるディープトレンチ内へのｐ型ディープ層の成長プログラムを示したタイムチャートである。
【図５】第３実施形態にかかる縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図６】第３実施形態にかかるディープトレンチ内へのｐ型ディープ層の成長プログラムを示したタイムチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
本発明の第１実施形態にかかるトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について、図１を参照して説明する。
【００１６】
図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成され、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
【００１７】
ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
【００１８】
ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されており、ｐ型不純物濃度が比較的高くされた高濃度ベース領域３ａと、それよりもｐ型不純物濃度が低くされた低濃度ベース領域３ｂとが順に積層された構造とされている。
【００１９】
高濃度ベース領域３ａは、例えばｐ型不純物濃度が５×１０17／ｃｍ3以上、例えば１×１０18／ｃｍ3とされ、厚みが５０〜２００ｎｍとされている。低濃度ベース領域３ｂは、例えばｐ型不純物濃度が１．０×１０16／ｃｍ3以下とされ、厚みが０．２〜１．０μｍとされている。
【００２０】
さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。具体的には、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するディープトレンチ１５が形成されており、このディープトレンチ１５内にｐ型ディープ層５が埋め込まれている。例えば、ディープトレンチ１５は、アスペクト比が２以上の深さとされている。
【００２１】
ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されている。ｐ型ディープ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側においてトレンチゲート構造よりも深い位置まで形成されており、ディープトレンチ１５の底部の角部まで埋め込まれている。すなわち、ディープトレンチ１５の底部の角部がｎ型化されておらず、ディープトレンチ１５内がｐ型ディープ層５で埋め込まれた構造とされている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ型ディープ層５は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ型ディープ層５は、後述するソース電極９と電気的接続が行われるコンタクト領域も兼ねている。
【００２２】
また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したベース領域３における高濃度ベース領域３ａや低濃度ベース領域３ｂおよびｎ+型ソース領域４が配置されている。
【００２３】
さらに、ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
【００２４】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ型ディープ層５もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
【００２５】
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００２６】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１０が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
【００２７】
このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極９から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達し、ソース電極９とドレイン電極１０との間に電流を流すという動作が行われる。
【００２８】
このとき、本実施形態のＳｉＣ半導体装置では、ディープトレンチ１５の角部がｐ型ディープ層５で埋め込まれるようにしており、ディープトレンチ１５の角部にｎ型化したｎ型層が形成されないようにしている。このような構造とすることにより、ｐ型ディープ層５によるトレンチゲート構造側への電界の入り込み抑制効果を的確に発揮させることが可能となり。オフ時におけるドレイン−ソース間耐圧を得ることができる。
【００２９】
また、本実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成しており、これら高濃度ベース領域３ａと低濃度ベース領域３ｂによってチャネルが形成されるようにしている。このため、高濃度ベース領域３ａによってベース領域３内における空乏層の拡がりを抑制できる。したがって、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ６の底部のゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
【００３０】
また、低濃度ベース領域３ｂの部分においてチャネル移動度が高められるため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
【００３１】
また、高濃度ベース領域３ａが存在することで、オフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。
【００３２】
また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
【００３３】
さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ６の底面においてゲート絶縁膜７に印加される電界集中を緩和でき、ゲート絶縁膜７の寿命向上、逆バイアス寿命向上を図ることが可能となる。
【００３４】
続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図２および図３を参照して説明する。
【００３５】
〔図２（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。そして、このエピ基板をエピタキシャル成長装置内に配置し、ｎ-型ドリフト層２の表面に高濃度ベース領域３ａ、低濃度ベース領域３ｂ、ｎ+型ソース領域４を順にエピタキシャル成長する。
【００３６】
〔図２（ｂ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型ディープ層５の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ型ディープ層５の形成予定位置にディープトレンチ１５を形成する。
【００３７】
〔図２（ｃ）に示す工程〕
図示しないエピタキシャル成長装置を用いて、ｐ型ディープ層１５を形成する工程を連続して行う。
【００３８】
具体的には、図３に示すように、まず昇温期間としてエピタキシャル成長装置内の温度を例えば１５７５℃まで上昇させる。昇温期間については、例えば４０分以内程度の時間としている。また、このときにＳｉＣ原料ガスの導入に先立ち、前もってｐ型ドーパントを含むドーパントガスを導入するプレドープを行う。そして、プレドープ後に、ＳｉＣ原料ガスを導入することでｐ型ディープ層５をエピタキシャル成長させる。
【００３９】
ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシラン（ＳｉＨ4）やＣ原料となるプロパン（Ｃ3Ｈ8）等を用いることができる。また、ｐ型ディープ層５を形成する際のドーパントガスとしては、ｐ型ドーパントを含むＴＭＡ（トリメチルアルミニウム）を用いている。さらに、必要に応じて、エッチングガスとして、例えば水素（Ｈ2）も導入している。
【００４０】
このとき、ＳｉＣ原料ガスを導入する前にｐ型ドーパントをプレドープしておくと、ディープトレンチ１５の底部の角部がｎ型化されることなくｐ型ディープ層５を形成できる。すなわち、ＳｉＣ原料ガスの導入前に雰囲気中への昇華などによって存在するＳｉ元素やＣ元素に基づいて、もしくは、ＳｉＣ原料ガスが導入された初期時に、プレドープ時に予め導入しておいたｐ型ドーパントが取り込まれることによってＳｉＣが結晶成長する。このため、ディープトレンチ１５の底部の角部からｐ型ディープ層５を形成できる。したがって、ディープトレンチ１５の角部のＳｉＣがｎ型化することを的確に抑制することが可能となる。
【００４１】
特に、必要に応じてエッチングガスを導入してエッチングガス雰囲気（例えば水素ガス雰囲気）での昇温が行われるようにすると、昇温期間中にエッチングとＳｉＣデポジションの平衡状態となる。これにより、ＳｉＣ原料ガスの導入前でもディープトレンチ１５の角部にＳｉＣが成長する現象が起こる。このような場合に、ｐ型ドーパントのプレドープを行うことで、ディープトレンチ１５の角部のＳｉＣがｎ型化することをより的確に抑制することが可能となる。
【００４２】
なお、ｐ型ドーパントのように有機金属材料がドーパントとされる場合、そのドーパントがガス導入初期時にエピタキシャル成長装置のチャンバ内壁面に貼り付いて所望のｐ型不純物濃度となるまでに時間が掛かる立上り遅れが発生する。このため、プレドープを行う場合、そのプレドープ時間およびＴＭＡの導入量を制御することで、ｐ型ディープ層５の不純物濃度を適宜制御でき、ｐ型ディープ層５を所望のｐ型不純物濃度となるように形成できる。
【００４３】
そして、ＳｉＣ原料ガスの導入後には、ドーパントガスとＳｉＣ原料ガスおよび必要に応じて導入されるエッチングガスの比率が所望値にて安定する。このガス比率が安定した期間を定常成長期間として、ディープトレンチ１５を埋め込むようにｐ型ディープ層５が形成される。
【００４４】
この後、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｐ型ディープ層５の形成の際にｎ+型ソース領域４の上に形成されたｐ型不純物層を除去し、ｎ+型ソース領域４の表面を露出させる。これにより、ディープトレンチ１５内にのみｐ型ディープ層５が配置された構造が形成される。
【００４５】
〔図２（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ型ディープ層５の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成する。その後、マスク材を除去する。
【００４６】
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（＝２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
【００４７】
〔図２（ｅ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜７を形成したのち、ゲート絶縁膜７の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極８を形成する。
【００４８】
この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極９やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１０を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
【００４９】
以上説明したように、本実施形態で説明した縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ｐ型ディープ層５の底部側の角部、つまりディープトレンチ１５における底部側の角部からｐ型ディープ層５が形成されるようにしている。これにより、ｐ型ディープ層５によるトレンチゲート構造側への電界の入り込み抑制効果を的確に発揮させることが可能となり。オフ時におけるドレイン−ソース間耐圧を得ることができる。
【００５０】
また、本実施形態にかかるＳｉＣ半導体装置の製造方法として、ｐ型ディープ層５の形成時に、ＳｉＣ原料ガスを導入する前にｐ型ドーパントをプレドープしている。これにより、雰囲気中への昇華などによって存在するＳｉ元素やＣ元素に基づいて、もしくは、ＳｉＣ原料ガスが導入された初期時に、ディープトレンチ１５の底部の角部にｐ型ディープ層５を形成できる。したがって、ディープトレンチ１５の角部のＳｉＣがｎ型化することを的確に抑制することが可能となる。
【００５１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＳｉＣ原料ガスの導入方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５２】
図４に示すように、昇温期間の途中からＳｉＣ原料ガスの導入を行うようにしている。そしてＳｉＣ原料ガスの導入量について、導入初期時には導入量を少なくしておき、それから徐々に導入量を増やして所望の導入量となるようにしている。ＳｉＣ原料ガスの導入量を徐々に増やす期間を遷移期間、一定になった後を定常成長期間として、遷移期間中には緩やかにエピタキシャル成長が行われ、定常生長期間中に所望の成長レート（例えば〜４μｍ／ｈ）でエピタキシャル成長が行われるようにしている。例えば、遷移期間を３０秒として、遷移期間中のシランの導入量については５０ｐｐｍから２００ｐｐｍに徐々に増加させ、プロパンの導入量については１５ｐｐｍから６０ｐｐｍに徐々に増加させるようにしている。
【００５３】
このように、昇温期間中からＳｉＣ原料ガスを導入することで、露出している表面にステップバンチングが形成されることを抑制することが可能となる。また、ＳｉＣ原料ガスの導入量を徐々に増やすようにしている。このため、遷移期間中に急にＳｉＣ原料ガスの導入量を増やすことによる成長結晶の結晶性の悪化を抑制しつつ、結晶性悪化が起こり難い程度に成長が進んだら所望のレートでのエピタキシャル成長を行うことが可能となる。そして、露出している表面にステップバンチングが形成されることを抑制できると共に成長結晶の結晶性の悪化を抑制することが可能になることから、トレンチ６の表面の平坦性および結晶性を良好にできる。したがって、トレンチ６の内壁面に形成されるゲート絶縁膜７の膜質を向上でき、ゲート絶縁膜７の信頼性を向上することが可能となる。
【００５４】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｐ型ディープ層５の構造およびＳｉＣ原料ガスの導入方法を変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは、第２実施形態と同様にＳｉＣ原料ガスの導入量を変化させる場合を例に挙げて説明するが、第１実施形態のようにＳｉＣ原料ガスの導入量を一定としても良い。
【００５５】
図５に示すように、本実施形態では、ｐ型ディープ層５のうちの底部の角部、換言すればディープトレンチ１５の底部における角部がｐ+型領域５ａとされている。このｐ+型領域５ａは、ベース領域３よりも下方において、ベース領域３から離れて形成されているが接続された状態とされていても良い。ｐ+型領域５ａは、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされていて、断面形状が三角形状、もしくはｐ型ディープ層５と接する部分が凹んで曲面となった三角ラウンド形状とされている。ただし、ｐ+型領域５ａの不純物濃度は一定である必要はなく、ディープトレンチ１５の角部から離れるほど徐々に不純物濃度が低下していき、ｐ型ディープ層５における他の領域の不純物濃度まで低下するような濃度分布であっても良い。このように、ｐ型ディープ層５は、底部の角部においてｐ+型領域５ａが形成されることによりｐ型不純物濃度が最も高くなっている。
【００５６】
このような構造とされているため、本実施形態のＳｉＣ半導体装置によれば、ｐ型ディープ層５によるトレンチゲート構造側への電界の入り込み抑制効果をより発揮させることが可能となり。オフ時におけるドレイン−ソース間耐圧を更に得ることが可能となる。また、ｐ型不純物濃度が高くなっているｐ+型領域５ａの部分で意図的にブレークダウンを発生させることが可能となり、ＭＯＳ構造部分（つまりトレンチゲート構造部分）でブレークダウンが発生することを抑制できる。特に、Ｌ負荷のようなスイッチングサージが大きなもののスイッチング素子としてＳｉＣ半導体装置を適用する場合には、外周領域だけでなくセル領域でもブレークダウン電流が流れるようにしてサージ電流を基板全面で受けられるようにするのが好ましい。このため、セル領域にブレークダウン電流が流れるようにしつつ、ＭＯＳ構造部分にはブレークダウン電流が流れないようにすることで、縦型ＭＯＳＦＥＴの信頼性を向上させられると共に、Ｌ負荷に対する耐量の向上を図ることも可能となる。
【００５７】
続いて、本実施形態のＳｉＣ半導体装置の製造方法について説明する。本実施形態のＳｉＣ半導体装置の製造方法は、基本的には第１、第２実施形態と同様であるが、プレドープ中におけるドーパントガスの導入量などが異なっている。
【００５８】
例えば、図６に示すように、プレドープ中においてｐ型ドーパントを含むドーパントガスの導入量を定常成長期間中よりも多くしている。そして、ＳｉＣ原料ガスを導入し始めて遷移期間になると、その期間中にＳｉＣ原料ガスの導入前よりもドーパントガスの導入量を低下させる。さらに、この遷移期間中にドーパントガスの導入量を徐々に低下させていき、定常成長期間のときの導入量まで低下させるようにしている。
【００５９】
このように、プレドープ中においてドーパントガスの導入量を最も多くすると、雰囲気中への昇華などによって存在するＳｉ元素やＣ元素に基づいて、もしくは、ＳｉＣ原料ガスが導入された初期時に、ディープトレンチ１５の底部にｐ+型領域５ａを形成できる。
【００６０】
このときのｐ+型領域５ａは、プレドープ時に予め導入しておいたｐ型ドーパントが取り込まれることによって高不純物濃度で形成され、ｐ型ディープ層５の他の領域よりも高不純物濃度で形成できる。そして、プレドープ中のドーパントガスの導入量をその後の期間よりも多くしていることから、よりｐ+型領域５ａのｐ型不純物濃度を増大させることが可能となる。このため、ディープトレンチ１５の角部のＳｉＣがｎ型化することをより的確に抑制することが可能となる。
【００６１】
また、昇温中にはドーパントガスの導入量を多くしているが、その後はドーパントガスの導入量を低減している。このため、ｐ型ディープ層５の全域が過剰にｐ型不純物濃度の高い領域になることを防止できると共に、ｐ型ディープ層５におけるｐ+型領域５ａの他の領域全域を均一な濃度にすることができる。これにより、ｐ型ディープ層５におけるｐ+型領域５ａの他の領域の濃度分布が増大する場合のような素子耐圧低下を抑制することができる。
【００６２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６３】
例えば、上記各実施形態では、ｎ+型ソース領域４をエピタキシャル成長によって形成しているが、ｎ+型ソース領域４についてはベース領域３の上層部に形成されていれば良いため、イオン注入などの他の手法によって形成することもできる。
【００６４】
また、第２実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けたが、単一の不純物濃度で構成しても良い。また、不純物濃度を異ならせる構成では、高濃度ベース領域３ａと低濃度ベース領域３ｂの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（つまり、ほとんどｐ型ドーパントがドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型ドーパントがドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
【００６５】
さらに、上記各実施形態では、裏面側が高不純物濃度の裏面層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型ドーパントをイオン注入すること、もしくはエピタキシャル成長によって高濃度不純物層を構成した半導体基板であっても良い。
【００６６】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。その場合、半導体基板の面方位を上記各実施形態の場合に対して９０度ずらすことで、ディープトレンチの側面にはｐ型の制限層を優位にエピタキシャル成長させられ、ディープトレンチの底部にはｎ型のディープ層を優位にエピタキシャル成長させることができる。
【００６７】
さらに、上記各実施形態では、化合物半導体としてＳｉＣを例に挙げ、ディープトレンチ内に第２導電型のディープ層をエピタキシャル成長させる一例として下地層となるｎ-型ドリフト層２の上にｐ型ディープ層５を形成する場合を例に挙げて説明した。しかしながら、これも単なる一例を示したに過ぎない。すなわち、化合物半導体にて構成される第１導電型の下地層に対してディープトレンチを形成し、そのディープトレンチに第２導電型の化合物半導体にて構成されるディープ層をエピタキシャル成長する構造について、本発明を適用することができる。
【符号の説明】
【００６８】
１      ｎ+型基板
２      ｎ-型ドリフト層
３      ベース領域
４      ｎ+型ソース領域
５      ｐ型ディープ層
５ａ    ｐ+型領域
６      トレンチ
８      ゲート電極
１５    ディープトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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