(57)【特許請求の範囲】
【請求項１】
磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する、磁性体素子。
【請求項２】
前記磁性細線は膜厚方向に磁化容易軸を有し、前記第１と第２の強磁性トンネル接合素子は膜面方向に磁化容易軸を有する、請求項１記載の磁性体素子。
【請求項３】
前記磁性細線からの磁束の方向によって前記第１と第２の強磁性トンネル接合素子の抵抗値が決定する、請求項１または２記載の磁性体素子。
【請求項４】
前記第１と第２の強磁性トンネル接合素子は各々磁化固定層を有し、前記第１と第２の強磁性トンネル接合素子の前記磁化固定層の磁化の方向は同じである、請求項１から３の内の１項記載の磁性体素子。
【請求項５】
前記磁性細線は、磁化が固定される第１と第２の磁化固定領域と、前記第１と第２の磁化固定領域とに接続する磁化が反転可能な磁化自由領域と、を有し、前記第１と第２の磁化固定領域の磁化は相互に逆向きである、請求項１から４の内の１項記載の磁性体素子。
【請求項６】
書き込み電流は、前記第１の磁化固定領域から前記第２の磁化固定領域へ、もしくは、前記第２の磁化固定領域から前記第１の磁化固定領域へ流れ、読み出し電流は、前記第１の強磁性トンネル接合素子の膜厚方向と、前記第２の強磁性トンネル接合素子の膜厚方向とにそれぞれ流れる、請求項５記載の磁性体素子。
【請求項７】
請求項１から６の内の１項記載の磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する、初期化方法。
【請求項８】
請求項１から６の内の１項記載の磁性体素子を有する、半導体集積回路。
【請求項９】
前記磁性体素子を読み出し判定基準値を生成する参照セルとするメモリマクロを有し、前記参照セルの抵抗値を｛（第１の強磁性トンネル接合素子の抵抗値）＋（第２の強磁性トンネル接合素子の抵抗値）｝／２とする、請求項８記載の半導体集積回路。
【請求項１０】
第１と第２のインバータを有し、前記第１と第２のインバータは互いにクロスカップル接続したフリップフロップ回路を構成し、前記第１と第２のインバータは、前記第１と第２の強磁性トンネル接合素子に各々接続する、請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果を用いて情報を読み出す磁性体素子およびこれを用いた半導体集積回路に関する。
【背景技術】
【０００２】
電子の電荷を利用する半導体デバイス技術と電子のスピンを利用する磁気デバイス技術を共に利用したスピントロニクス技術は、近年注目をされている分野である。代表的なものとしては、強磁性トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ、以下、ＭＴＪと略す）素子がある。ＭＴＪ素子は、磁化が一方向に固定された磁化固定層と磁化が２方向に変化する磁化自由層が、薄い絶縁膜からなるトンネルバリア層を挟んで形成された構造である。磁化固定層、トンネルバリア層、磁化自由層を貫通するように電流を流すときに、ＭＴＪ素子は抵抗素子として働く。磁化自由層の磁化が磁化固定層の磁化と平行のとき、ＭＴＪ素子の抵抗値は低くなり(低抵抗状態)、磁化自由層の磁化が磁化固定層と反平行のとき、ＭＴＪ素子の抵抗値は高くなる(高抵抗状態)。低抵抗状態のときを「０」、高抵抗状態のときを「１」として扱えば、０／１の状態を保存するメモリとして使用することができる。ＭＴＪ素子に書き込まれた情報は、集積回路の電源を切っても失われない。すなわち、ＭＴＪ素子は不揮発素子である。【０００３】
ＭＴＪ素子は高集積化と高速動作とが可能であるので、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を置き換えるメモリを実現することが期待されている。これは、不揮発性を兼ね備えたＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であって、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれている。【０００４】
特許文献１に開示されている２つのトランジスタ（Ｔ）と一つの抵抗（Ｒ）としてＭＴＪ素子を用いた２Ｔ−１Ｒ構造のＭＲＡＭメモリセルを図８Ａに示す。この構造によれば、ＭＴＪ素子の抵抗の読み出し電流経路Ｉｓと、書き込み電流経路Ｉｗとの分離ができる三端子ＭＴＪ素子構造が実現する。図８Ａは通常のメモリセル構造を、図８Ｂはメモリセルを読むための参照セル構造をそれぞれ示す。【０００５】
メモリセルにおいて、ＭＴＪ素子iに０／１の情報を書き込むときは、ワード線ＷＬｉとライトビット線ＷＢＬｉ、／ＷＢＬｉを選択し、ＷＢＬｉと／ＷＢＬｉの間に書き込み電流Ｉｗを流して、ＭＴＪ素子ｉに書き込みを行う。書き込み電流Ｉｗの向きによって、ＭＴＪ素子ｉは低抵抗状態（０）と高抵抗状態（１）の書き分けをしている。書き込まれた０／１の情報を読み出すときは、ワード線ＷＬｉとリードビット線ＲＢＬｉを選択し、ＲＢＬｉからセンス電流Ｉｓを流して、ＭＴＪ素子ｉの抵抗Ｒｉを読み取る。【０００６】
読み取った抵抗Ｒｉが、低抵抗状態（０）なのか、高抵抗状態（１）なのか判別するために、図８Ｂに示すような参照セルを用いる。「０」（低抵抗状態）を記憶させたＭＴＪ素子Ｒ０と、「１」（高抵抗状態）を記憶させたＭＴＪ素子Ｒ１とを直列に接続し、合成抵抗である（Ｒ０＋Ｒ１）／２を得る。合成抵抗を基準として、メモリセルから読み出された抵抗Ｒｉの方が高ければ「１」と判断され、低ければ「０」と判断される。【０００７】
以上のようなスピントロ二クス技術によるメモリセルは、ＭＲＡＭ用途としてだけでなく、論理回路への応用も期待されている。近年の半導体デバイスの微細化が進むにつれ、半導体集積回路では、サブスレッショルドリークによる静的電力が、全体の消費電力の内で大きな割合を占めるようになってきた。【０００８】
この静的電力を抑制するための手段としては、使用されていない回路ブロック、あるいは集積回路全体の電源供給を停止する方法が一般的に知られている。この方法では、電源停止の前に、回路内にあるデータの初期値や中間処理値、処理後のデータを、ハードディスクやフラッシュメモリなどのストレージデバイスに退避させ、電源回復後に再び回路に復帰させる。しかしながら、このとき、電源制御が複雑化することや、データの退避や復帰の手続きによって処理タスクの再開に時間がかかるといった問題が存在する。【０００９】
電源回路を停止させても論理回路の処理データが保持されていれば、上記のデータ転送を省くことができ、電源停止の期間中はサブスレッショルドリーク電流をゼロにできる。この実現を目的として、ＭＴＪ素子が組み込まれた不揮発性ラッチ回路が提案されている(特許文献２)。【００１０】
特許文献２に開示された不揮発性ラッチ回路は、前記の三端子ＭＴＪ素子を利用した一例である。このタイプのＭＴＪ素子の書き込み方式としては、磁場書き方式と磁壁移動方式とが可能である。磁場書き方式は、ＭＴＪ素子の周辺に書き込みのための配線を配置し、この配線に電流を流すことで発生する磁場によってＭＴＪ素子の磁化自由層の磁化の方向をスイッチングさせる方法である。一方、磁壁移動方式は、磁性細線内の磁化方向が反平行状態になるように磁区を形成することで磁壁を導入し、磁性細線に電流を流すことによって磁壁が電子の流れる方向(電流と逆方向)に移動する現象を利用した書き込み方式である。【００１１】
磁壁移動方式の三端子ＭＴＪ素子は、面内方向に磁気異方性を有する磁性膜から成るＭＴＪ素子と、そのＭＴＪ素子に磁気的に結合し、膜厚方向に磁気異方性を有する磁性膜による磁性細線から成る磁壁移動素子とから構成される（特許文献３）。図９は、この三端子ＭＴＪ素子１’の構造を示す上面図である。さらに、図１０は、図９のＡ−Ａ’における断面図である。図１１Ａおよび図１１Ｂは、図９のＢ−Ｂ’における断面図である。図１１Ａおよび図１１Ｂに示すように、ＭＴＪ素子１０’と磁壁移動素子２０’とは磁束により磁気的に結合している。【００１２】
磁壁移動素子２０’は、磁壁移動素子２０’を形成する磁性膜の膜厚方向を磁化容易軸とする磁気異方性を有し、磁化方向が固定された第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’とを素子の両端部に有する。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’の上部あるいは下部には、それぞれ導電層２２ａ’と導電層２２ｂ’を備え、ビアなどを介して配線へ接続される。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’の間には、磁壁移動によって磁化が反転する磁化自由領域２３’が存在する。第１の磁化固定領域２１ａ’と第２の磁化固定領域２１ｂ’とは相互に逆向きの磁化方向を有する。図９の例では、第１の磁化固定領域２１ａ’は紙面手前方向に磁化方向が固定され、第２の磁化固定領域２１ｂ’は紙面奥手方向に磁化方向が固定されている。【００１３】
磁化自由領域２３’の磁化方向が、第１の磁化固定領域２１ａ’と同じであれば磁壁２４ｂ’が形成され、第２の磁化固定領域２１ｂ’と同じであれば磁壁２４ａ’が形成される。磁壁２４ａ’が形成された状態で、第２の磁化固定領域２１ｂ’から書き込み電流Ｉｗを流すと、磁壁２４ａ’は磁化自由領域２３’内を移動して磁壁２４ｂ’の位置に到達し、磁化自由領域２３’は第１の磁化固定領域２１ａ’と同じ磁化方向となる。一方、磁壁２４ｂ’が形成された状態で、第１の磁化固定領域２１ａ’から書き込み電流Ｉｗを流すと、磁壁２４ｂ’は磁化自由領域２３’内を移動して磁壁２４ａ’の位置に到達し、磁化自由領域２３’は第２の磁化固定領域２１ｂ’と同じ磁化方向となる。【００１４】
ＭＴＪ素子１０’は、導電層２５ａ’、磁化固定層２６’、トンネルバリア層２７’、磁化自由層２８’、導電層２５ｂ’の順に積層された構造を有する。ＭＴＪ素子１０’は、磁壁移動素子２０’の直上や直下に配置されるのではなく、磁壁移動素子２０’の幅方向にずらして配置される。これは、磁壁移動素子２０’の磁化自由領域２３’からの磁束を、ＭＴＪ素子１０’の磁化自由層２８’にスムースに流すためである。【００１５】
磁壁移動素子２０’の磁化自由領域２３’の磁化方向は、磁性膜の面内方向に対して垂直な方向であり、図１０のように上向きか下向きの二方向を取り得る。磁化自由領域２３’から生ずる磁束を受けて、ＭＴＪ素子１０’の磁化自由層２８’の磁化方向が一義的に決まる。図１１Ａでは、磁化自由領域２３’の磁化方向が上向きの場合を示している。磁化自由領域２３’からの磁束は図中の破線で示すようになり、磁化自由層２８’の磁化方向は右向きとなる。ＭＴＪ素子１０’の磁化固定層２６’の磁化方向はこの場合は左向きに固定されているので、ＭＴＪ素子１０’は高抵抗状態となる。図１１Ｂでは、磁化自由領域２３’の磁化方向が下向きの場合を示す。磁化自由領域２３’からの磁束は図中の破線で示すようになり、磁化自由層２８’の磁化方向は左向きとなる。ＭＴＪ素子１０’は低抵抗状態になる。すなわち、ＭＴＪ素子１０’の抵抗状態を磁壁移動素子２０’で制御することができる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００４−３４８９３４号公報
【特許文献２】国際公開第２００９／０７２５１１号
【特許文献３】国際公開第２００９／０６０７４９号
【発明の概要】
【発明が解決しようとする課題】
【００１７】
フリップフロップを使った論理回路設計において、処理結果を一時的に格納するワーキングレジスタや回路の設計値を格納する設定レジスタに使われる遅延フリップフロップ（Ｄｅｌａｙ  Ｆｌｉｐ−Ｆｌｏｐ、ＤＦＦ）を、不揮発性フリップフロップに置き換えることができる。設定レジスタはデフォルト値が設定されることが一般的であり、パワーオン・リセット信号によってデフォルト値にセットされる。しかしながら、設定レジスタの値は必ずしもデフォルト値が使われるとは限らず、利用形態によって適宜変更される。一般に、デフォルト値と異なる設定レジスタの値は、ブートアップコードに組み込まれ、メモリから転送される。【００１８】
不揮発性フリップフロップを設定レジスタに適用することの利点は、パワーオン・リセット信号よりＭＴＪ素子から設定値を瞬時にリストアできるようになり、ブートアップコードが大幅に短縮あるいは排除できることである。このような使われ方をするＭＴＪ素子は、デフォルト値が書き込まれている必要がある。すなわち、初回のシステム起動時には、すべてのレジスタのデフォルト値をＭＴＪ素子に書き込むための初期化手続き(初期化コード)をしなければならない。【００１９】
また、ＭＲＡＭには、多くの参照セルがメモリアレイに配置されている。この参照セルは、予め「０」（低抵抗状態）を記憶するものと、「１」（高抵抗状態）を記憶するものを配置し、その合成抵抗を利用して中間の抵抗値を作り、メモリセルの読み出しに利用される。初期化コードは、メモリマクロに存在する多数の参照セルへの書き込み（初期化）を含み、そのコード規模と実行時間は非常に大きいものとなる。【００２０】
上述のＭＴＪ素子の初期値を書き込む初期化コードの実行は、テストコストの増大やユーザビリティの低下につながるため、それを排除する技術が強く望まれている。一つの解決方法としては、外部磁場を利用してＭＴＪ素子の磁化方向を一括して変更する方法が考えられる。しかしながら、この方法を安易に用いると、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に用いられる全てのＭＴＪ素子の磁化自由層の磁化方向が一方向に揃えられてしまうため、選択的に０／１を書き分けることができないという課題がある。【００２１】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００２２】
本発明による磁性体素子は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する。【００２３】
本発明による初期化方法は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する。【００２４】
本発明による半導体集積回路は、磁性細線と前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子とを有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する磁性体素子を有する。
【発明の効果】
【００２５】
本発明によれば、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１Ａ】本発明の実施形態の磁性体素子の構造を示す上面図である。
【図１Ｂ】本発明の実施形態の磁性体素子の構造を示す側面図である。
【図１Ｃ】本発明の実施形態の磁性体素子の構造を示す側面図である。
【図２】本発明の実施形態の磁性体素子の初期化動作を説明する図である。
【図３】本発明の実施形態の磁性体素子の構造を示す上面図である。
【図４】本発明の実施形態の変形例の磁性体素子の構造を示す上面図である。
【図５】本発明の実施形態の変形例の磁性体素子の構造を示す上面図である。
【図６】本発明の実施形態の磁性体素子を用いたＭＲＡＭのセル構造を示す図である。
【図７】本発明の実施形態の磁性体素子を用いた不揮発性ラッチの回路図である。
【図８Ａ】特許文献１に開示されたＭＲＡＭのメモリセル構造を示す図である。
【図８Ｂ】特許文献１に開示されたＭＲＡＭの参照セル構造を示す図である。
【図９】特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す上面図である。
【図１０】特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。
【図１１Ａ】特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。
【図１１Ｂ】特許文献３に開示された磁壁移動方式の三端子ＭＴＪ素子の構造を示す断面図である。
【発明を実施するための形態】
【００２７】
以下、図を参照しながら本発明の実施形態を説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
【００２８】
図１Ａは、本発明の実施形態の磁性体素子の構造を示す上面図である。図１Ｂは、本実施形態の磁性体素子のＸ軸に沿った構造を示す側面図である。図１Ｃは、本実施形態の磁性体素子のＹ軸に沿った構造を示す側面図である。これらの図では、磁性細線１１の長手方向をＸ軸、幅方向をＹ軸、厚さ方向をＺ軸とする。
【００２９】
図１Ａに示すように、本実施形態の磁性体素子１は、磁性細線１１と、磁性細線１１に重なる部分を有する第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。第１のＭＴＪ素子１０ａの中心ａは、磁性細線１１の幅の中心線Ｙ０に対して第１の方向にずれて位置し、第２のＭＴＪ素子１０ｂの中心ｂは、第１の方向と逆方向の第２の方向にずれて位置する。
【００３０】
図１Ａでは、磁性細線１１の幅の中心線Ｙ０に対して、第１のＭＴＪ素子１０ａの中心ａは−Ｙ方向に、第２のＭＴＪ素子１０ｂの中心ｂは＋Ｙ方向にずらして配置されている。ＭＴＪ素子が長方形の場合、その中心は長方形の対角線の交点とすることができる。中心ａと中心ｂの中心線Ｙ０からのずれ量は、磁性細線１１の幅の１／２以上とすることが好ましい。なお、中心ａと中心ｂの中心線Ｙ０からの各々のずれ量は、等しくしても良いし、また、異なっていてもよい。
【００３１】
磁性細線１１は膜厚方向に磁化容易軸を有する。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは膜面内方向に磁化容易軸を有する。すなわち、磁性細線１１の磁化容易軸方向と前記ＭＴＪ素子の磁化容易軸方向とは直交している。
【００３２】
第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、それぞれ、磁化固定層２６、トンネルバリア層２７、磁化自由層２８を有する。図１Ｂ、図１Ｃでは、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは磁性細線１１に対して隙間を有して配置してあるが、隙間なく配置することもできる。また、前記隙間に非磁性体層を挿入することができる。また、前記非磁性体層は絶縁体や導電体とすることができる。前記各ＭＴＪ素子と磁性細線１１とはビアなどを介して電気的に結合することもできる。一方、前記各ＭＴＪ素子の磁化自由層２８と磁性細線１１とは磁束により磁気的に結合している。
【００３３】
図２は、磁性体素子１の初期化動作を説明する図である。磁性体素子１の膜厚方向の−Ｚ方向に、一方向性の外部磁場を印加することによって、磁性細線１１は−Ｚ方向に磁化する。外部磁場を取り去ると、磁性細線１１の−Ｚ方向の磁化によって磁束が発生する。発生した磁束は、磁気結合した第１と第２のＭＴＪ素子の磁化自由層２８の磁化を、磁束に沿って揃える。すなわち、第１のＭＴＪ素子１０ａの磁化自由層２８の磁化は＋Ｙ方向に、第２のＭＴＪ素子１０ｂの磁化自由層２８の磁化は−Ｙ方向に、それぞれ揃う。
【００３４】
ここで、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化固定層２６の磁化は、いずれも−Ｙ方向に揃えられているので、第１のＭＴＪ素子１０ａは高抵抗状態、第２のＭＴＪ素子１０ｂは低抵抗状態となる。高抵抗状態をデータ「１」、低抵抗状態をデータ「０」とすれば、第１のＭＴＪ素子１０ａは「１」、第２のＭＴＪ素子１０ｂは「０」となる。
【００３５】
第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化固定層２６の磁化は、両者が同じ方向に揃っていればよい。外部磁場の方向を＋Ｚ方向にすれば、磁性細線の磁化方向は＋Ｚ方向となり、第１のＭＴＪ素子１０ａは低抵抗状態、第２のＭＴＪ素子１０ｂは高抵抗状態となる。以上のように、磁性細線１１の磁化の方向によって第１と第２のＭＴＪ素子の抵抗状態が決定される。
【００３６】
なお、磁性体素子１は、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを各々少なくとも一個を有し、各々、複数個を有していてもよい。
【００３７】
図３により、さらに具体的に本実施形態の磁性体素子の構造を説明する。図３は本実施形態の磁性体素子２の構造を示す上面図である。磁性体素子２は、磁壁移動素子２０を有する。磁壁移動素子２０は、磁化が固定された第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域２３とを有する。第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとの磁化は相互に逆向きである。さらに、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの磁化の反転磁場は、磁化自由領域２３の磁化の反転磁場よりも大きい。
【００３８】
図３では、第１の磁化固定領域２１ａの磁化方向は紙面手前に向かう方向（手前方向）、第２の磁化固定領域２１ｂの磁化方向は紙面奥手に向かう方向（奥手方向）としている。第１の磁化固定領域２１ａの磁化方向と第２の磁化固定領域２１ｂの磁化方向とは、相互に逆方向であればよい。磁化自由領域２３の磁化は、手前方向もしくは奥手方向の２通りが可能である。
【００３９】
さらに、磁性体素子２は、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、それぞれ、磁化固定層２６、トンネルバリア層２７、磁化自由層２８を有する（図３中に記載なし。図２を参照）。図３では、磁化固定層の磁化方向を紙面下方向としている。
【００４０】
第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとは、磁化自由領域２３と重なる部分を有する。磁化自由領域２３は、図１Ａの磁性細線１１の一部に相当する。すなわち、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの磁化自由領域２３に対するずれ方は、図１Ａの磁性細線１１に対するずれ方と同じである。
【００４１】
磁性体素子２へのデータの書き込みは、書き込み電流を、磁化自由領域２３から第１の磁化固定領域２１ａに向かう方向、もしくは、磁化自由領域２３から第２の磁化固定領域２１ｂに向かう方向に流し、磁化自由領域２３の磁化を反転させることにより行われる。磁性体素子２のデータの読み出しは、読み出し電流を第１のＭＴＪ素子１０ａの膜厚方向と、第２のＭＴＪ素子１０ｂの膜厚方向とにそれぞれ流すことにより行われる。
【００４２】
図３の磁性体素子２の書き込み動作を以下に説明する。まず、書き込み電流がノードｎ３から磁壁移動素子２０に流れ込むとする。磁壁は電流の逆方向に移動する。磁化自由領域２３の磁化方向が第２の磁化固定領域２１ｂと同じ奥手方向であった場合、磁壁は磁化自由領域２３と第１の磁化固定領域２１ａとの境界に存在している。ノードｎ３から書き込み電流が流れ込むと、磁壁は、磁化自由層２３の磁化方向を第１の磁化固定領域２１ａと同じ手前方向に反転させながら、第２の磁化固定領域２１ｂとの境界へと移動する。
【００４３】
一方、磁化自由領域２３の磁化方向が第１の磁化固定領域２１ａと同じ手前方向であった場合、磁壁は磁化自由領域２３と第２の磁化固定領域２１ｂとの境界に存在している。ノードｎ３から書き込み電流が流れ込むと、磁壁はそのまま第２の磁化固定領域２１ｂの境界に留まる。
【００４４】
以上のように、ノードｎ３から磁壁移動素子２０に流れ込む場合、磁化自由領域２３の磁化方向は手前方向となる。このとき、第１のＭＴＪ素子１０ａの磁化自由層の磁化方向は紙面下方向、第２のＭＴＪ素子１０ｂの磁化自由層の磁化方向は紙面上方向となる。図３では磁化固定層の磁化方向をいずれも紙面下方向としているので、第１のＭＴＪ素子１０ａは低抵抗状態で「０」、第２のＭＴＪ素子１０ｂは高抵抗状態で「１」となる。
【００４５】
次に、書き込み電流がノードｎ１から磁壁移動素子２０に流れ込むとする。この時の動作は先ほどと逆になり、磁化自由領域２３の磁化方向は奥手方向となる。第１のＭＴＪ素子１０ａの磁化自由層の磁化方向は紙面上方向、第２のＭＴＪ素子１０ｂの磁化自由層の磁化方向は紙面下方向となり、第１のＭＴＪ素子１０ａは高抵抗状態で「１」、第２のＭＴＪ素子１０ｂは低抵抗状態で「０」となる。
【００４６】
以上のように、磁性体素子２によれば、書き込み電流の方向により、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。
【００４７】
磁性体素子２はまた、上記の書き込み電流に依らず、一方向性の外部磁場により、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。これは図２で説明した通りである。このとき、外部磁場の大きさは、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの磁化の反転磁場よりも小さく、磁化自由領域２３の磁化の反転磁場よりも大きいとする。この外部磁場により書き込む方法は、磁性体素子２の初期化の方法として用いることができる。
【００４８】
本実施形態の磁性体素子の磁壁移動素子およびＭＴＪ素子を実現する材料を以下に例示する。なお、ここで示される材料は例であり、本実施形態の磁化状態を実現する材料であれば、これらには限定されない。
【００４９】
磁壁移動素子２０の磁化自由領域２３と第１の磁化固定領域２１ａおよび第２の磁化固定領域２１ｂには、膜厚方向に磁化容易軸を有する垂直磁気異方性材料が使用される。具体的には、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含む。さらにＰｔやＰｄを含むことで垂直磁気異方性を安定化することができる。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどを添加することによって所望の磁気特性が発現されるように調整することができる。
【００５０】
具体的にはＣｏ、Ｃｏ−Ｐｔ、Ｃｏ−Ｐｄ、Ｃｏ−Ｃｒ、Ｃｏ−Ｐｔ−Ｃｒ、Ｃｏ−Ｃｒ−Ｔａ、Ｃｏ−Ｃｒ−Ｂ、Ｃｏ−Ｃｒ−Ｐｔ−Ｂ、Ｃｏ−Ｃｒ−Ｔａ−Ｂ、Ｃｏ−Ｖ、Ｃｏ−Ｍｏ、Ｃｏ−Ｗ、Ｃｏ−Ｔｉ、Ｃｏ−Ｒｕ、Ｃｏ−Ｒｈ、Ｆｅ−Ｐｔ、Ｆｅ−Ｐｄ、Ｆｅ−Ｃｏ−Ｐｔ、Ｆｅ−Ｃｏ−Ｐｄ、Ｓｍ−Ｃｏ、Ｇｄ−Ｆｅ−Ｃｏ、Ｔｂ−Ｆｅ−Ｃｏ、Ｇｄ−Ｔｂ−Ｆｅ−Ｃｏなどが例示される。この他、Ｆｅ、Ｃｏ、Ｎｉのうちから選択されるいずれか一つの材料を含む層を、異なる層と積層させることにより垂直方向の磁気異方性を発現させることもできる。具体的にはＣｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｃｏ／Ｎｉ、Ｆｅ／Ａｕの積層膜などが例示される。
【００５１】
さらに、磁化自由領域２３の磁化の反転磁場よりも、第１の磁化固定領域２１ａおよび第２の磁化固定領域２１ｂの反転磁場が大きくなるように上記の材料を組み合わせることが好適である。さらに、第１の磁化固定領域２１ａの反転磁場と第２の磁化固定領域２１ｂの反転磁場とに差を設けることが好適である。例えば、磁化自由領域２３をＣｏ／Ｎｉ積層膜とし、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとをＣｏ／Ｐｔ積層膜とし、Ｃｏ／Ｐｔの積層数や各層の厚さを変えることで第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂの反転磁場に差を設けること、などが挙げられる。
【００５２】
ＭＴＪ素子を構成する磁化自由層２８と磁化固定層２６には、膜面内方向に磁化容易軸を有する磁性材料が使用される。具体的には、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的には、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｆｅ−Ｃｏ−Ｎｉ、Ｎｉ−Ｆｅ−Ｚｒ、Ｃｏ−Ｆｅ−Ｂ、Ｃｏ−Ｆｅ−Ｚｒ−Ｂなどが例示される。
【００５３】
また、トンネルバリア層２７は絶縁体から構成されることが望ましい。トンネルバリア層２７として具体的には、Ｍｇ−Ｏ、Ａｌ−Ｏ、Ａｌ−Ｎ、Ｎｉ−Ｏ、Ｈｆ−Ｏなどが挙げられる。
【００５４】
図３の磁性体素子２の変形例として、磁性体素子２と同様に「０」と「１」の相補的な情報を書き込むことができる構造として、図４および図５に示す構造が挙げられる。
【００５５】
図４の磁性体素子３は、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとを有する。第１の磁壁移動素子２０ａは、磁化が固定された第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域２３とを有する。第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂとの磁化は相互に逆向きである。第２の磁壁移動素子２０ｂは、磁化が固定された第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂと、これらに挟まれて接続する磁化が反転可能な磁化自由領域３３とを有する。第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂとの磁化は相互に逆向きである。
【００５６】
さらに、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂ、および、第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂの磁化の反転磁場は、磁化自由領域２３および磁化自由領域３３の磁化の反転磁場よりも大きい。
【００５７】
第１のＭＴＪ素子１０ａは磁化自由領域２３と、第２のＭＴＪ素子１０ｂは磁化自由領域３３と、それぞれ重なる部分を有する。さらに、第１のＭＴＪ素子１０ａの中心ａは、磁化自由領域２３の幅の中心線Ｙ１に対して第１の方向（図４では紙面下方向）にずらして配置され、第２のＭＴＪ素子１０ｂの中心ｂは、磁化自由領域３３の幅の中心線Ｙ２に対して第１の方向と逆方向の第２の方向（図４では紙面上方向）にずらして配置される。第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂの構造は、図２のＭＴＪ素子と同じである。
【００５８】
第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとは、第１の磁化固定領域２１ａと第２の磁化固定領域３１ｂとで配線３０を介して直線的に接続される。
【００５９】
一方、図５の磁性体素子４は、図４と同様の第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂ、および、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとを有する。さらに、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂとは、第１の磁化固定領域２１ａと第２の磁化固定領域３１ｂとで配線３０を介してＣの字型に接続される。
【００６０】
図４の磁性体素子３の書き込み動作を以下に説明する。なお、図５の磁性体素子４の書き込み動作は、磁性体素子３と同じである。
【００６１】
まず、書き込み電流はノードｎ３から第２の磁壁移動素子２０ｂに流れ込むとする。図４において、ノードｎ３から書き込み電流が流れ込むと、磁壁が第２の磁化固定領域３１ｂと磁化自由領域３３の境界に存在する場合、磁壁は、第２の磁化固定領域３１ｂから第１の磁化固定領域３１ａの方へ移動し、磁化自由領域３３と第１の磁化固定領域３１ａの境界まで移動する。書き込み電流が流れ込む前に磁化自由領域３３と第１の磁化固定領域３１ａの境界に磁壁が存在した場合、磁壁は移動しない。すなわち、ノードｎ３から書き込み電流が流れ込むと、書き込み前に磁壁が存在する場所に関わらず、磁化自由領域３３の磁化は紙面奥手方向となる。
【００６２】
第２のＭＴＪ素子１０ｂは、磁化自由領域３３から紙面上側にずれているので、磁化自由層２８の磁化方向は、磁化自由領域３３からの磁場を受けて下向きになる。磁化固定層２６の磁化方向を下向きとすると、第２のＭＴＪ素子１０ｂは低抵抗状態となり「０」の情報が書き込まれることになる。
【００６３】
第２の磁壁移動素子２０ｂを通過した書き込み電流は、配線３０であるノードｎ２を介して、第１の磁壁移動素子２０ａへ流れる。磁壁が第２の磁化固定領域２１ｂと磁化自由領域２３の境界にある場合、磁壁は磁化自由領域２３と第１の磁化固定領域２１ａの境界まで移動する。書き込み電流が流れる前に、磁壁が磁化自由領域２３と第１の磁化固定領域２１ａの境界にあった場合は、磁壁は移動しない。すなわち、第２の磁壁移動素子２０ｂと同様に、書き込み前に磁壁が存在する場所に関わらず、磁化自由領域２３の磁化は紙面奥手方向となる。
【００６４】
第１のＭＴＪ素子１０ａは、磁化自由領域２３から紙面下側にずれているので、磁化自由層２８の磁化方向は、磁化自由領域２３からの磁場を受けて上向きになる。磁化固定層２６の磁化方向を下向きとすると、第１のＭＴＪ素子１０ａは高抵抗状態となり「１」の情報が書き込まれることになる。
【００６５】
次に、書き込み電流はノードｎ１から第１の磁壁移動素子２０ａに流れ込むとする。この場合は、書き込み電流がノードｎ３から流れ込む場合の逆となる。すなわち、書き込み電流が流れ込むと、磁壁は、第１の磁壁移動素子２０ａでは磁化自由領域２３と第２の磁化固定領域２１ｂとの境界に、第２の磁壁移動素子２０ｂでは磁化自由領域３３と第２の磁化固定領域３１ｂとの境界に、それぞれ移動する。その結果、磁化自由領域２３と磁化自由領域３３の磁化方向は共に、紙面手前方向となる。
【００６６】
第１のＭＴＪ素子１０ａは、磁化自由領域２３からの磁場を受けて、磁化自由層２８の磁化方向は下向きになり、低抵抗状態「０」の情報が書き込まれる。一方、第２のＭＴＪ素子１０ｂは磁化自由領域３３からの磁場を受けて、磁化自由層の磁化の向きは上向きになり、高抵抗状態「１」の情報が書き込まれる。
【００６７】
図４の磁性体素子３および図５の磁性体素子４によれば、図３の磁性体素子２と同様、一方向性の外部磁場によっても、第１のＭＴＪ素子１０ａと第２のＭＴＪ素子１０ｂとに「０」と「１」の相補的な情報を書き込むことができる。外部磁場により書き込みを行う場合、外部磁場の大きさは、第１の磁化固定領域２１ａと第２の磁化固定領域２１ｂおよび第１の磁化固定領域３１ａと第２の磁化固定領域３１ｂの磁化の反転磁場よりも小さく、磁化自由領域２３および磁化自由領域３３の磁化の反転磁場よりも大きいとする。
【００６８】
さらに、図４の磁性体素子３および図５の磁性体素子４によれば、それぞれの磁壁移動素子２０ａ、２０ｂの磁化自由領域２３、３３の長さを短くし、素子間を抵抗の低い配線３０で接続することで、磁壁移動素子全体としての低抵抗化が可能である。さらに、磁化自由領域２３、３３の長さが短いことで磁壁移動距離が短縮される。これらにより、図４の磁性体素子３および図５の磁性体素子４によれば、書き込み動作の高速化が可能である。
【００６９】
本実施形態の磁性体素子は、半導体集積回路であるＭＲＡＭのメモリマクロに配置される参照セルとして使用することができる。参照セルは、予め「０」（低抵抗状態Ｒ０）を記憶するものと、「１」（高抵抗状態Ｒ１）を記憶するものとを配置し、その合成抵抗（Ｒ０＋Ｒ１）／２により中間の抵抗値を得、これを基準にメモリセルの読み出しのときの「０」と「１」を判定する。
【００７０】
図６に、本実施形態の磁性体素子をＭＲＡＭのメモリマクロに適用した例を示す。メモリセルとしては、２Ｔ１Ｒ構造のＭＴＪ素子を用いることができる。参照セルとして、本実施形態の磁性体素子５を用いることができる。磁性体素子５は、具体的には、前述の磁性体素子１〜４とすることができる。
【００７１】
図６のメモリセルのＭＴＪ素子ｉは、書き込み電流Ｉｗをライトビット線ＷＢＬｉと／ＷＢＬｉ間に流して、０／１を書き込む。読み出すときはリードビット線ＲＢＬｉを選択して、センス電流Ｉｓを流してＭＴＪ素子ｉの抵抗値を読み出す。参照セルでは、リファレンスライトビット線（ＲＷＢＬ、／ＲＷＢＬ）を選択して、ＲＷＢＬと／ＲＷＢＬ間、すなわち磁壁移動素子に書き込み電流Ｉｗを流して０／１の情報をＭＴＪ素子Ｒ０、Ｒ１に書き込むことができる。
【００７２】
図６において、磁壁移動素子に対して、ＭＴＪ素子Ｒ０は図中上側に、ＭＴＪ素子Ｒ１は下側にそれぞれずれているので、それぞれのＭＴＪ素子の磁化自由層は、磁壁移動素子から反対方向の磁場を受ける。磁壁移動素子の磁化方向が紙面奥手方向であれば、ＭＴＪ素子の磁化固定層の磁化を図中下向きとすると、ＭＴＪ素子Ｒ０は低抵抗状態「０」、ＭＴＪ素子Ｒ１は高抵抗状態「１」になる。書き込まれたＭＴＪ素子Ｒ０、Ｒ１の抵抗値は、それぞれリファレンスビット線ＲＢＬＲ０、ＲＢＬＲ１にセンス電流Ｉｓを流して読み出す。
【００７３】
図６で示した参照セルの磁壁移動素子に、磁壁移動素子の膜厚方向に一方向性の外部磁場を印加するだけで、ＭＴＪ素子Ｒ０、Ｒ１に、それぞれ０／１あるいは１／０の相補的な情報を書き込むことができる。すなわち、一方向性の外部磁場で一括して参照セルに所望の０／１の抵抗値を書き込むことができる。
【００７４】
本実施形態の磁性体素子は、２Ｔ１Ｒ構造のＭＲＡＭのメモリマクロに限らず、多種多様な構造のＭＲＡＭのメモリマクロにも応用可能である。
【００７５】
また、本実施形態の磁性体素子は、ＭＲＡＭのメモリマクロに限らず、様々なシステムＬＳＩ回路に適用可能である。例えば、図７に示すように、不揮発性ラッチ回路に適用することができる。図７の不揮発性ラッチ回路は、図４の磁性体素子３を用いたラッチ回路を示す。
【００７６】
図７に示す不揮発性ラッチ回路は、１ビットのデータを保持するようにクロスカップルされた第１のインバータ及び第２のインバータによるフリップフロップ回路を有する。さらに、第１および第２のインバータは、各々、第１および第２のＭＴＪ素子に接続し、第１および第２のＭＴＪ素子の抵抗を反転させる電流が供給できるように構成されている。
【００７７】
不揮発性ラッチ回路は、磁性体素子３と、ＰＭＯＳトランジスタＭ１、Ｍ３と、ＮＭＯＳトランジスタＭ２、Ｍ４、Ｍ５、Ｍ６、Ｍ７と、ＮＯＲゲートＮＲ１、ＮＲ２と、インバータＩＶ３、ＩＶ４とを備えている。磁性体素子３は、不揮発性ラッチ回路への電源供給が行われないときに、データを第１および第２のＭＴＪ素子の抵抗値として記憶する。
【００７８】
ＭＯＳトランジスタＭ１〜Ｍ４はクロスカップルされた、すなわち、一方の出力が他方の入力に接続された二つのインバータを構成し、この二つのインバータによりラッチが構成されている。ＰＭＯＳトランジスタＭ１、Ｍ３のソース側の端子は電源電位Ｖｄｄを有する電源線に接続される。ＮＭＯＳトランジスタＭ２、Ｍ４のソースは、それぞれ第１のＭＴＪ素子１０ａ、第２のＭＴＪ素子１０ｂに接続されている。ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のドレインは、ノードｎ４に接続されており、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のドレインはノード／ｎ４に接続されている。更に、ノードｎ４はＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４のゲートに共通に接続され、ノード／ｎ４はＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２のゲートに共通に接続されている。
【００７９】
ノードｎ４はＭＯＳトランジスタＭ１とＭ２で構成するインバータの出力として機能すると共に、ＭＯＳトランジスタＭ３とＭ４で構成するインバータの入力としても機能する。同様にノード／ｎ４はＭＯＳトランジスタＭ３とＭ４で構成するインバータの出力として機能すると共に、ＭＯＳトランジスタＭ１とＭ２で構成するインバータの入力としても機能する。したがって、ノードｎ４とノード／ｎ４は相補的な値を取ることになり、このクロスカップルされたインバータで１ｂｉｔの情報を保有する。
【００８０】
ＮＯＲゲートＮＲ１、ＮＲ２は、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂにデータを書き込む電流を供給するための電流供給回路部として機能する。詳細には、ＮＯＲゲートＮＲ１は、第１のインバータのノードｎ４に接続された入力と、ストア・イネーブル信号／ＷＥを受け取る入力とを有しており、ＮＯＲゲートＮＲ１の出力は第１の磁壁移動素子２０ａの端子ｎ１に接続されている。同様に、ＮＯＲゲートＮＲ２は、第２のインバータのノード／ｎ４に接続された入力と、ストア・イネーブル信号／ＷＥを受け取る入力とを有しており、ＮＯＲゲートＮＲ２の出力は第２の磁壁移動素子２０ｂの端子ｎ３に接続されている。
【００８１】
ストア・イネーブル信号／ＷＥが活性化されると（即ち、Ｌｏｗレベルにプルダウンされると）、ＮＯＲゲートＮＲ１、ＮＲ２は、ノードｎ４、／ｎ４に保持されているデータに応答して、その一方の出力がＨｉｇｈレベルに、他方の出力がＬｏｗレベルになる。これにより、ノードｎ４、／ｎ４に保持されているデータに応じた向きに電流が流れ、第１の磁壁移動素子２０ａと第２の磁壁移動素子２０ｂに書き込みが行われる。
【００８２】
ＮＭＯＳトランジスタＭ５、Ｍ６は、第１のインバータと第２のインバータからなるラッチに入力データＤ、／Ｄを供給し、ラッチに書き込まれたデータを書き換える役割をする。ここで入力データＤ、／Ｄは、互いに相補のデータである。詳細には、ＮＭＯＳトランジスタＭ５は、クロック信号ＣＬＫを受け取るゲートと、ノードｎ４に接続された第１のソース／ドレインと、入力データＤを受け取る第２のソース／ドレインとを有している。同様に、ＮＭＯＳトランジスタＭ６は、クロック信号ＣＬＫを受け取るゲートと、ノード／ｎ４に接続された第１のソース／ドレインと、入力データ／Ｄを受け取る第２のソース／ドレインとを有している。
【００８３】
クロック信号ＣＬＫをＬｏｗレベルに設定し、ＬＢをＨｉｇｈレベルに設定する。このとき、ＮＭＯＳトランジスタＭ５、Ｍ６はオフ状態となり、ＮＭＯＳトランジスタＭ７がオン状態となる。したがって、クロスカップルされた、Ｍ１とＭ２からなる第１のインバータと、Ｍ３、Ｍ４からなる第２のインバータの入力及び出力が短絡される。この結果、第１のＭＴＪ素子１０ａが高抵抗状態で第２のＭＴＪ素子１０ｂが低抵抗状態の場合、ノードｎ４の電位Ｖ（ｎ４）とノード／ｎ４の電位Ｖ（／ｎ４）との関係は、Ｖ（ｎ４）＞Ｖ（／ｎ４）となる。また、第１のＭＴＪ素子１０ａが低抵抗状態で第２のＭＴＪ素子１０ｂが高抵抗状態の場合、Ｖ（ｎ４）＜Ｖ（／ｎ４）となる。ＬＢをＬｏｗレベルにしてＮＭＯＳトランジスタＭ７をオフ状態にすると、ノードｎ４、／ｎ４にリストアされた電位差が論理振幅状態まで増幅され、出力データＱ、／Ｑとして外部に出力される。
【００８４】
インバータＩＶ３、ＩＶ４は、外部に出力データＱ、／Ｑを出力する役割をする。ここで出力データＱ、／Ｑは、互いに相補のデータである。詳細には、インバータＩＶ３は、その入力が第１のインバータのノードｎ４に接続されており、その出力から出力データＱを出力する。一方、インバータＩＶ４は、その入力が第２のインバータのノード／ｎ４に接続されており、その出力から出力データ／Ｑを出力する。
【００８５】
なお、図７の不揮発性ラッチ回路は、図４の磁性体素子３を用いているが、図３や図５の磁性体素子２、磁性体素子４を用いることも可能なことは言うまでもない。
【００８６】
以上のように、本実施形態によれば、一方向性の外部磁場により、半導体集積回路中のＭＴＪ素子の抵抗値を、選択的に高抵抗と低抵抗とに書き分けることのできる磁性体素子およびこれを用いた半導体集積回路を提供することができる。
【００８７】
本発明は上記実施形態に限定されることなく、請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００８８】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００８９】
付記
（付記１）
磁性細線と、前記磁性細線に重なる部分を有する第１と第２の強磁性トンネル接合素子と、を有し、前記第１の強磁性トンネル接合素子の中心は前記磁性細線の幅の中心線に対して第１の方向にずれて位置し、前記第２の強磁性トンネル接合素子の中心は前記第１の方向と逆方向の第２の方向にずれて位置する、磁性体素子。
（付記２）
前記磁性細線は膜厚方向に磁化容易軸を有し、前記第１と第２の強磁性トンネル接合素子は膜面方向に磁化容易軸を有する、付記１記載の磁性体素子。
（付記３）
前記磁性細線からの磁束の方向によって前記第１と第２の強磁性トンネル接合素子の抵抗値が決定する、付記１または２記載の磁性体素子。
（付記４）
前記第１と第２の強磁性トンネル接合素子は各々磁化固定層を有し、前記第１と第２の強磁性トンネル接合素子の前記磁化固定層の磁化の方向は同じである、付記１から３の内の１項記載の磁性体素子。
（付記５）
前記第１と第２の強磁性トンネル接合素子の中心の、前記磁性細線の幅の中心線からのずれ量は、前記磁性細線の幅の１／２以上である、付記１から４の内の１項記載の磁性体素子。
（付記６）
前記磁性細線は、磁化が固定される第１と第２の磁化固定領域と、前記第１と第２の磁化固定領域とに接続する磁化が反転可能な磁化自由領域と、を有し、前記第１と第２の磁化固定領域の磁化は相互に逆向きである、付記１から５の内の１項記載の磁性体素子。
（付記７）
前記第１と第２の磁化固定領域の磁化の反転磁場は、前記磁化自由領域の磁化の反転磁場よりも大きい、付記６記載の磁性体素子。
（付記８）
前記第１と第２の強磁性トンネル接合素子は前記磁化自由領域と重なる部分を有する、付記６または７記載の磁性体素子。
（付記９）
書き込み電流は、前記第１の磁化固定領域から前記第２の磁化固定領域へ、もしくは、前記第２の磁化固定領域から前記第１の磁化固定領域へ流れ、読み出し電流は、前記第１の強磁性トンネル接合素子の膜厚方向と、前記第２の強磁性トンネル接合素子の膜厚方向とにそれぞれ流れる、付記６から８の内の１項記載の磁性体素子。
（付記１０）
付記１から９の内の１項記載の磁性体素子の初期化方法において、前記磁性細線の膜厚方向に一方向性の外部磁場を印加する、初期化方法。
（付記１１）
前記外部磁場は、前記磁化自由領域の磁化の反転磁場よりも大きく、前記第１と第２の磁化固定領域の磁化の反転磁場よりも小さい、付記１０記載の初期化方法。
（付記１２）
付記１から９の内の１項記載の磁性体素子を有する、半導体集積回路。
（付記１３）
前記磁性体素子を読み出し判定基準値を生成する参照セルとするメモリマクロを有し、前記参照セルの抵抗値を｛（第１の強磁性トンネル接合素子の抵抗値）＋（第２の強磁性トンネル接合素子の抵抗値）｝／２とする、付記１２記載の半導体集積回路。
（付記１４）
前記メモリマクロは、磁性細線の一方の端子を第１のトランジスタに接続し、前記磁性細線のもう一方の端子を第２のトランジスタに接続し、前記磁性細線の磁化の向きを前記第１及び第２のトランジスタを活性化することで供給される電流が前記磁性細線に流れることで変化させるメモリセルを有する、付記１３記載の半導体集積回路。
（付記１５）
前記メモリマクロは、前記第１の強磁性トンネル接合素子の一方の端子に第３のトランジスタを接続し、前記第２の強磁性トンネル接合素子の一方の端子に第４のトランジスタを接続し、前記第３及び第４のトランジスタを活性化することで供給される電流により前記第１及び第２の強磁性トンネル接合素子の抵抗値を読み出す、付記１３または１４記載の半導体集積回路。
（付記１６）
第１と第２のインバータを有し、前記第１と第２のインバータは互いにクロスカップル接続したフリップフロップ回路を構成し、前記第１と第２のインバータは、前記第１と第２の強磁性トンネル接合素子に各々接続する、付記１２記載の半導体集積回路。
【００９０】
この出願は、２０１４年５月２７日に出願された日本出願特願２０１４−１０９０３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００９１】
本発明は、磁気抵抗効果を用いて情報を読み出す不揮発な半導体集積回路や半導体デバイスに利用可能である。
【符号の説明】
【００９２】
１、２、３、４、５    磁性体素子
１’    三端子ＭＴＪ素子
１０ａ    第１のＭＴＪ素子
１０ｂ    第２のＭＴＪ素子
１０’    ＭＴＪ素子
１１    磁性細線
２０、２０’    磁壁移動素子
２０ａ    第１の磁壁移動素子
２０ｂ    第２の磁壁移動素子
２１ａ、２１ａ’、３１ａ    第１の磁化固定領域
２１ｂ、２１ｂ’、３１ｂ    第２の磁化固定領域
２３、２３’、３３    磁化自由領域
２４ａ’、２４ｂ’    磁壁
２５ａ’、２５ｂ’    導電層
２６、２６’    磁化固定層
２７、２７’    トンネルバリア層
２８、２８’    磁化自由層
３０    配線
【図１Ａ】
0006555256.tif 000002
【図１Ｂ】
0006555256.tif 000003
【図１Ｃ】
0006555256.tif 000004
【図２】
0006555256.tif 000005
【図３】
0006555256.tif 000006
【図４】
0006555256.tif 000007
【図５】
0006555256.tif 000008
【図６】
0006555256.tif 000009
【図７】
0006555256.tif 000010
【図８Ａ】
0006555256.tif 000011
【図８Ｂ】
0006555256.tif 000012
【図９】
0006555256.tif 000013
【図１０】
0006555256.tif 000014
【図１１Ａ】
0006555256.tif 000015
【図１１Ｂ】
0006555256.tif 000016