(57)【特許請求の範囲】
【請求項１】
所定のデータ信号およびクロック信号をパラレル入力する入力部と、
前記所定のデータ信号を前記クロック信号に同期させてパラレル出力する出力部と、
前記入力部と前記出力部との間において、前記所定のデータ信号および前記クロック信号をパラレルに伝送する複数の伝送路と
を備え、
前記各伝送路は、互いに電気長が非等長で、且つ電気的に等容量となる配線パターンで構成され、
前記入力部側には、前記所定のデータ信号および前記クロック信号の波形を整形するヒステリシスバッファが、前記出力部側には前記所定のデータ信号の論理レベルを変換するレベル変換回路がそれぞれ設けられ、
前記配線パターンは、前記各ヒステリシスバッファと前記各レベル変換回路との間に設けられ、
前記レベル変換回路は、前記所定のデータ信号および前記クロック信号に対応し、直線的に配列された入力端子を備えるレベルシフタで構成され、
前記各入力部は、前記レベルシフタの前記各入力端子と所定の空隙部を挟んで対向するように直線的に配列され、
前記空隙部に、前記配線パターンが設けられ、
前記配線パターンは、
前記空隙部において、
前記入力部と同じ本数にわたって、前記入力部および前記レベルシフタの入力端子と略平行に長手方向に互いに絶縁して延設される等長、等幅のダミー配線と、
前記ダミー配線と前記入力部との間に配置され、グランド電位に接続される第１のアース線と、
前記ダミー配線と前記レベルシフタの入力端子との間に配置され、グランド電位に接続される第２のアース線と、
前記各入力部から前記各ダミー配線と絶縁状態で交差させて配置される第１の接続線と、
前記レベルシフタの各入力端子から前記各ダミー配線と絶縁状態で交差させて配置される第２の接続線と
を備え、
前記各第１の接続線は、他の第１の接続線と重複しないように前記ダミー配線の何れかと電気的に接続され、且つ、
前記各第２の接続線は、前記各入力部から入力されたデータ信号および前記クロック信号を対応する前記入力端子に伝送する何れかの前記ダミー配線と電気的に接続されていることを特徴とするパラレルインタフェース。
【請求項２】
前記各ヒステリシスバッファは、シュミットバッファで構成されることを特徴とする請求項１に記載のパラレルインタフェース。
【請求項３】
前記各ダミー配線の両端は、電気的に開放されていることを特徴とする請求項１に記載のパラレルインタフェース。
【請求項４】
前記所定のデータ信号は、ＲＧＢデータ信号で構成され、
前記出力部には、前記クロック信号に同期させて前記ＲＧＢデータ信号をラッチするロジック回路が接続されていることを特徴とする請求項１から請求項３の何れか１項に記載のパラレルインタフェース。
【請求項５】
請求項１から請求項４の何れか１項に記載のパラレルインタフェースを搭載した集積回路であって、
入力部およびレベルシフタは、絶縁基板上の同一層に形成され、
配線パターンは、
複数の第１の接続線を形成する第１金属層と、
第１のアース線、第２のアース線および複数のダミー配線を形成する第２金属層と、
複数の第２の接続線を形成する第３金属層と
を備え、
前記入力部と第１金属層とは所定位置でビア電極を介して接続され、
前記第１金属層と前記各ダミー配線を形成する第２金属層とは所定位置でビア電極を介して接続され、
前記各ダミー配線を形成する第２金属層と前記第３金属層とは所定位置でビア電極を介して接続され、
前記第３金属層は前記レベルシフタの各入力端子とは所定位置でビア電極、第１金属層および第２金属層を介して接続されている
ことを特徴とする集積回路。
【請求項６】
前記入力部、前記レベルシフタ、前記第１のアース線、第２のアース線、前記各ダミー配線、前記各第１の接続線および前記各第２の接続線は、絶縁層によって電気的に絶縁されていることを特徴とする請求項５に記載の集積回路。
【請求項７】
前記第１のアース線および前記第２のアース線を構成する第２金属層は、所定位置でグラウンド電位に接続されていることを特徴とする請求項５または請求項６に記載の集積回路。
【請求項８】
前記各ダミー配線を構成する第２金属層の両端側は、電気的に開放されていることを特徴とする請求項５から請求項７の何れか１項に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、パラレルインタフェースおよび集積回路に関する。
【背景技術】
【０００２】
従来よりデータ入力側と各種半導体デバイス等との間のデータ転送方式の一つとして、データ信号を複数ビットずつパラレル転送する方式を採用したパラレルインタフェースが存在する。
【０００３】
例えば、画像処理用のＩＣやＬＣＤドライバ用のＩＣなどでは、画像データ信号とパラレルクロック信号（以下、クロック信号と呼ぶ）とを計２５本の入出力部（ＩＯ）側の伝送路から入力し、ＩＣ内の論理回路（レベルシフタで構成されるロジック部）で保持（ラッチ）するようになっている。
【０００４】
ここで、データ信号等の同期精度を高めるために、ＩＯからロジック部までの間における各データ信号とクロック信号の遅延を整合させる必要がある。
【０００５】
そこで、かかる遅延を整合させるべく、ＩＯからロジック部までの各伝送路を構成する配線が等長となるようにして、配線抵抗を均一化する技術が種々提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２４０６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、ＩＯから入力された各データ信号のチャタリングを防止するためにヒステリシスバッファの一種であるシュミットバッファを設ける場合がある。
【０００８】
ところが、一般的にシュミットバッファの出力インピーダンスが高いため、配線抵抗よりも配線容量に対する依存が高い傾向にある。そのため、比較的長距離配線になる程、各伝送路における配線容量に差を生じるという問題がある。
【０００９】
そして、この配線容量の差により、各伝送路におけるデータ信号やクロック信号の遅延時間を整合することが困難になり、セットアップ時間やホールド時間等のＡＣタイミングの精度が低下するという不都合があった。
【００１０】
本実施の形態は、比較的長距離配線であってもデータ信号およびクロック信号の遅延量を均等化することのできるパラレルインタフェースおよび集積回路を提供する。
【課題を解決するための手段】
【００１１】
本実施の形態の一態様によれば、所定のデータ信号およびクロック信号をパラレル入力する入力部と、前記所定のデータ信号を前記クロック信号に同期させてパラレル出力する出力部と、前記入力部と前記出力部との間において、前記所定のデータ信号および前記クロック信号をパラレルに伝送する複数の伝送路とを備え、前記各伝送路は、互いに電気長が非等長で、且つ電気的に等容量となる配線パターンで構成され、前記入力部側には、前記所定のデータ信号および前記クロック信号の波形を整形するヒステリシスバッファが、前記出力部側には前記所定のデータ信号の論理レベルを変換するレベル変換回路がそれぞれ設けられ、前記配線パターンは、前記各ヒステリシスバッファと前記各レベル変換回路との間に設けられ、前記レベル変換回路は、前記所定のデータ信号および前記クロック信号に対応し、直線的に配列された入力端子を備えるレベルシフタで構成され、前記各入力部は、前記レベルシフタの前記各入力端子と所定の空隙部を挟んで対向するように直線的に配列され、前記空隙部に、前記配線パターンが設けられ、前記配線パターンは、前記空隙部において、前記入力部と同じ本数にわたって、前記入力部および前記レベルシフタの入力端子と略平行に長手方向に互いに絶縁して延設される等長、等幅のダミー配線と、前記ダミー配線と前記入力部との間に配置され、グランド電位に接続される第１のアース線と、前記ダミー配線と前記レベルシフタの入力端子との間に配置され、グランド電位に接続される第２のアース線と、前記各入力部から前記各ダミー配線と絶縁状態で交差させて配置される第１の接続線と、前記レベルシフタの各入力端子から前記各ダミー配線と絶縁状態で交差させて配置される第２の接続線とを備え、前記各第１の接続線は、他の第１の接続線と重複しないように前記ダミー配線の何れかと電気的に接続され、且つ、前記各第２の接続線は、前記各入力部から入力されたデータ信号および前記クロック信号を対応する前記入力端子に伝送する何れかの前記ダミー配線と電気的に接続されたパラレルインタフェースが提供される。
【００１２】
本実施の形態の他の態様によれば、上記構成のパラレルインタフェースを搭載した集積回路であって、入力部およびレベルシフタは、絶縁基板上の同一層に形成され、配線パターンは、複数の第１の接続線を形成する第１金属層と、第１のアース線、第２のアース線および複数のダミー配線を形成する第２金属層と、複数の第２の接続線を形成する第３金属層とを備え、前記入力部と第１金属層とは所定位置でビア電極を介して接続され、前記第１金属層と前記各ダミー配線を形成する第２金属層とは所定位置でビア電極を介して接続され、前記各ダミー配線を形成する第２金属層と前記第３金属層とは所定位置でビア電極を介して接続され、前記第３金属層は前記レベルシフタの各入力端子とは所定位置でビア電極、第１金属層および第２金属層を介して接続されている集積回路が提供される。
【発明の効果】
【００１３】
本実施の形態によれば、比較的長距離配線であってもデータ信号およびクロック信号の遅延量を均等化することのできるパラレルインタフェースおよび集積回路を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係るパラレルインタフェースを適用した集積回路の概略構成を示す概略構成図。
【図２】実施の形態に係るパラレルインタフェースに適用される配線パターンの構成例を示す概略平面図。
【図３】図２に示す配線パターンの構成例のＡ−Ａ線断面図。
【図４】実施の形態に係る配線パターンの構成例を示す概略立体図。
【図５】実施の形態に係る配線パターンの他の構成例を示す概略立体図。
【図６】比較例に係るパラレルインタフェースを適用した集積回路の概略構成を示す概略構成図。
【図７】実施の形態に係るパラレルインタフェースを適用した集積回路に入力される波形の例を示す説明図。
【図８】実施の形態に係るパラレルインタフェースを適用した集積回路に入力される波形の他の例を示す説明図。
【図９】実施の形態に係るパラレルインタフェースを適用した集積回路に入力される波形の他の例を示す説明図。
【図１０】実施の形態に係るパラレルインタフェースを適用した集積回路と、比較例に係るパラレルインタフェースを適用した集積回路の入力部に所定の波形を入力した際のクロック遅延量と各入力データとの関係を示すグラフ。
【図１１】実施の形態に係るパラレルインタフェースを適用した集積回路と、比較例に係るパラレルインタフェースを適用した集積回路の入力部に所定の波形を入力した際の電源電圧特性を示すグラフ。
【発明を実施するための形態】
【００１５】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
［パラレルインタフェースを適用した集積回路の概略構成］
図１を参照して、実施の形態に係るパラレルインタフェース１を適用した集積回路１００の概略構成について説明する。
【００１８】
集積回路１００は、所定のデータ信号（例えば、ＲＧＢデータ信号で構成されるＤ０〜Ｄ２３等）およびクロック信号（ＰＣＬＫ）をパラレル入力する入力部（例えば、入力端子ＩＯ０〜ＩＯ２３および入力線Ａ０〜Ａ２３等で構成される）と、所定のデータ信号をクロック信号に同期させてパラレル出力する出力部（例えば、出力線Ｂ０〜Ｂ２３等）と、入力部と出力部との間において、所定のデータ信号および前記クロック信号をパラレルに伝送する複数の伝送路からなるパラレルインタフェース１とを備える。
【００１９】
そして、各伝送路は、互いに電気長が非等長で、且つ電気的に等容量となる配線パターンで構成されている。なお、配線パターンの具体例については後述する。
【００２０】
また、入力部側の各入力線Ａ０〜Ａ２３には、所定のデータ信号およびクロック信号の波形を整形するヒステリシスバッファの一種であるシュミットバッファＳＢ０〜ＳＢ２３がそれぞれ接続されている。なお、各シュミットバッファＳＢ０〜ＳＢ２３の＋入力側は駆動電源ＶＤＤＩＯ（例えば、３．３Ｖ）に接続され、−入力側はグランド電位Ｇに接続されている。
【００２１】
また、出力部側の各出力線Ｂ０〜Ｂ２３には、所定のデータ信号の論理レベルを変換するレベル変換回路（レベルシフタ）ＬＳ０〜ＬＳ２３がそれぞれ接続されている。
なお、各レベルシフタＬＳ０〜ＬＳ２３の＋入力側は駆動電源ＶＣＣＯ（例えば、１．４５Ｖ）に接続され、−入力側はグランド電位Ｇに接続されている。
【００２２】
そして、前述の配線パターンからなるパラレルインタフェース１は、各シュミットバッファＳＢ０〜ＳＢ２３と各レベルシフタＬＳ０〜ＬＳ２３との間に設けられている。
【００２３】
また、出力線Ｂ０〜Ｂ２３には、クロック信号に同期させてＲＧＢデータ信号等をラッチするロジック回路１０が接続されている。なお、ロジック回路１０は、駆動電源ＶＣＣＯ（例えば、１．４５Ｖ）に接続されている。
【００２４】
また、特に限定はされないが、所定のデータ信号がＲＧＢデータ信号で構成される場合には、Ｄ０〜Ｄ７としてレッド（Ｒ）のデータ信号を、Ｄ８〜Ｄ１５としてグリーン（Ｇ）のデータ信号を、Ｄ１６〜Ｄ２３としてブルー（Ｂ）のデータ信号を入力するようにできる。
【００２５】
また、図１では、クロック信号（ＰＣＬＫ）を入力端子ＩＯ０から入力するようにしているが、これに限定されず、他の入力端子（例えば、中央に位置する入力端子ＩＯ１１等）から入力するようにしてもよい。
【００２６】
［配線パターンの構成例］
次に図２を参照して、実施の形態に係るパラレルインタフェース１に適用される配線パターンの構成例について説明する。
【００２７】
図２は、配線パターンの構成例を示す概略平面図である。
【００２８】
なお、本構成例では、説明の簡易化のため、８つのデータ信号が入力される場合について述べる。
【００２９】
即ち、入力部（ＩＯ）およびレベルシフタＬＳの入力端子がそれぞれ８個設けられた構成について説明する。
【００３０】
ここで、入力部（ＩＯ）は、図１に示すシュミットバッファＳＢで構成されている。
【００３１】
なお、実際にＲＧＢデータ信号Ｄ０〜Ｄ２３およびクロック信号を入力する構成においては、入力部（Ｉ０）およびレベルシフタＬＳの入力端子がそれぞれ２５個設けられた構成となるが、配線パターンの基本的な配列の仕方は同様である。
【００３２】
また、入力部（ＩＯ）およびレベルシフタＬＳの入力端子を任意の数とする場合も同様である。
【００３３】
まず、図２に示すように、各入力部ＩＯ（ＩＯ０〜ＩＯ７）は、レベルシフタＬＳの各入力端子ＬＳ０〜ＬＳ７と所定の空隙部３００を挟んで対向するように直線的に配列され、その空隙部３００に配線パターンが設けられるようにレイアウトされている。
【００３４】
そして、配線パターンは、空隙部３００において、入力部ＩＯ（ＩＯ０〜ＩＯ７）と同じ本数（図２に示す例では８本）にわたって、入力部ＩＯ（ＩＯ０〜ＩＯ７）およびレベルシフタＬＳの入力端子ＬＳ０〜ＬＳ７と略平行に長手方向に互いに絶縁して延設される等長、等幅のダミー配線ＤＭ０〜ＤＭ７と、ダミー配線ＤＭ０と入力部ＩＯ（ＩＯ０〜ＩＯ７）との間に配置されグランド電位（ＧＤＮ）に接続される第１のアース線（シールド配線）Ｅ１と、ダミー配線ＤＭ７とレベルシフタＬＳの入力端子ＬＳ０〜ＬＳ７との間に配置されグランド電位（ＧＤＮ）に接続される第２のアース線（シールド配線）Ｅ２と、各入力部ＩＯ０〜ＩＯ７から各ダミー配線ＤＭ０〜ＤＭ７と絶縁状態で交差させて配置される第１の接続線ＬＡ０〜ＬＡ７と、レベルシフタＬＳの各入力端子ＬＳ０〜ＬＳ７から第１のアース線Ｅ１および第２のアース線Ｅ２に電気的に接続されるように各ダミー配線ＤＭ０〜ＤＭ７と絶縁状態で交差させて配置される第２の接続線ＬＢ０〜ＬＢ７とを備えている。
【００３５】
さらに、各第１の接続線ＬＡ０〜ＬＡ７は、他の第１の接続線ＬＡ０〜ＬＡ７と重複しないようにダミー配線ＤＭ０〜ＤＭ７の何れかと電気的に接続（接続点ＮＡ０〜ＮＡ７で接続）され、且つ、各第２の接続線ＬＢ０〜ＬＢ７は、各入力部ＩＯ０〜ＩＯ７から入力されたデータ信号およびクロック信号を対応する入力端子ＬＳ０〜ＬＳ７に伝送する何れかのダミー配線ＤＭ０〜ＤＭ７と電気的に接続（接続点ＮＢ０〜ＮＢ７で接続）されている。
【００３６】
また、各ダミー配線ＤＭ０〜ＤＭ７の両端は、電気的に開放されている。
【００３７】
このような構成により、各入力部ＩＯ（ＩＯ０〜ＩＯ７）と、レベルシフタＬＳの各入力端子ＬＳ０〜ＬＳ７との間において、所定のデータ信号およびクロック信号をパラレルに伝送する各伝送路は、互いに電気長が非等長で、且つ電気的に等容量となる配線パターンを実現することができる。
【００３８】
即ち、図２に示すような配線パターンを適用することにより、第１の接続線ＬＡ０〜ＬＡ７、第２の接続線ＬＢ０〜ＬＢ７およびダミー配線ＤＭ０〜ＤＭ７で構成される各データ信号の伝送路の面積を均等化することができる。
【００３９】
なお、第１のアース線Ｅ１および第２のアース線Ｅ２は、当該各アース線の前段または後段に位置するダミー配線ＤＭ０およびＤＭ７の配線容量を顕在化させる役割を果たす。
【００４０】
これにより、各伝送路が互いに電気長が非等長で、且つ電気的に等容量となるので、各伝送路におけるデータ信号やクロック信号の遅延時間を整合することが可能となり、セットアップ時間やホールド時間等のＡＣタイミングの精度を向上させることができる。また、比較的長距離配線であってもデータ信号およびクロック信号の遅延量を均等化させることができる。
【００４１】
［配線パターンの立体的構成］
次に、図３および図４を参照して、図２に示した配線パターンを備える集積回路５００の立体的構成について説明する。
【００４２】
図３は、図２に示す配線パターンおよび集積回路５００の構成例のＡ−Ａ線断面図、図４は、その概略立体図である。 
【００４３】
図３に示すように、まず、ＤＢＣ（Direct Bonded Copper）等で構成される絶縁基板１５０上に、入力部ＩＯ（ＩＯ０〜ＩＯ７）とレベルシフタＬＳ（ＬＳ０〜ＬＳ７）が同一層に形成される。入力部ＩＯ（ＩＯ０〜ＩＯ７）とレベルシフタＬＳ（ＬＳ０〜ＬＳ７）との間には絶縁層１０１が形成されている。
【００４４】
ここで、入力部（ＩＯ）は、図１に示すシュミットバッファＳＢで構成されている。
【００４５】
そして、配線パターンは、複数の第１の接続線ＬＡ４（ＬＡ０〜ＬＡ３，ＬＡ５〜ＬＡ７）を形成する第１金属層Ｍ１と、グランド電位（ＧＤＮ）に接続される第１のアース線Ｅ１、第２のアース線Ｅ２および複数のダミー配線ＤＭ０〜ＤＭ７を形成する第２金属層Ｍ２と、複数の第２の接続線ＬＢ０〜ＬＢ７を形成する第３金属層Ｍ３とから構成されている。
【００４６】
入力部ＩＯ（ＩＯ０〜ＩＯ７）と第１金属層Ｍ１とは、所定位置において絶縁層１０２に形成されたビア電極Ｖ４を介して接続されている。
【００４７】
第１金属層Ｍ１と各ダミー配線ＤＭ０〜ＤＭ７を形成する第２金属層Ｍ２とは所定位置において層間絶縁層１０４に形成されたビア電極Ｖ５を介して接続されている。
【００４８】
各ダミー配線ＤＭ０〜ＤＭ７を形成する第２金属層Ｍ２と第３金属層Ｍ３とは所定位置において層間絶縁層１０７に形成されたビア電極Ｖ６を介して接続されている。
【００４９】
第３金属層Ｍ３はレベルシフタＬＳの各入力端子ＬＳ０〜ＬＳ７とは所定位置において、層間絶縁層１０６、１０４に形成されたビア電極Ｖ３、Ｖ２、第１金属層Ｍ１ａおよび第２金属層Ｍ２ａを介して接続されている。
【００５０】
なお、第３金属層Ｍ３上には、保護層またはパッケージを形成する樹脂層またはセラミック層２００などが形成されている。
【００５１】
また、入力部ＩＯ（ＩＯ０〜ＩＯ７）、レベルシフタＬＳ（ＬＳ０〜ＬＳ７）、第１のアース線Ｅ１、第２のアース線Ｅ２、各ダミー配線ＤＭ０〜ＤＭ７、各第１の接続線ＬＡ４（ＬＡ０〜ＬＡ３，ＬＡ５〜ＬＡ７）および各第２の接続線ＬＢ０〜ＬＢ７は、層間絶縁層１０２〜１０７によって電気的に絶縁されている。
【００５２】
なお、第１から第３の金属層（Ｍ１〜Ｍ３）は、それぞれＣｕやＡｌ等で形成される。また、層間絶縁層１０２〜１０７はＳｉＯ2等で形成される。
【００５３】
このような構成により、図２に示した配線パターンを備える集積回路５００を実現することができる。
【００５４】
［配線パターンの他の立体的構成］
図５は、実施の形態に係る配線パターンの他の構成例を示す概略立体図である。
【００５５】
図５に示す配線パターンの構成では、図４に示す配線パターンの構成と比較すると分かるように、第３金属層Ｍ３を省略して、第１金属層Ｍ１に統合している。
【００５６】
即ち、入力部ＩＯ（ＩＯ０〜ＩＯ７）はビア電極Ｖ４を介して各第１の接続線ＬＡ０〜ＬＡ７および各第２の接続線ＬＢ０〜ＬＢ７を兼ねる第１金属層Ｍ１に接続されている。
【００５７】
なお、入力部（ＩＯ）は、図１に示すシュミットバッファＳＢで構成されている。
【００５８】
また、第１のアース線Ｅ１、第２のアース線Ｅ２および複数のダミー配線ＤＭ０〜ＤＭ７を形成する第２金属層Ｍ２は、ビア電極Ｖ１０〜Ｖ１７を介して第１金属層Ｍ１と接続されている。
【００５９】
また、第１金属層Ｍ１は、ビア電極Ｖ１を介してレベルシフタＬＳ（ＬＳ０〜ＬＳ７）に接続されている。
【００６０】
このような２層構造によっても、図４等に示す配線パターンの構成と同様に、各伝送路におけるデータ信号やクロック信号の遅延時間を整合することが可能であり、セットアップ時間やホールド時間等のＡＣタイミングの精度を向上させることができる。また、比較的長距離配線であってもデータ信号およびクロック信号の遅延量を均等化させることができる。
【００６１】
［比較例に係る配線パターン］
図６を参照して、比較例に係る配線パターンを有するパラレルインタフェース７００について説明する。
【００６２】
比較例に係る配線パターンは、データ信号等の同期精度を高めるために、入力部ＩＯ（例えば、ＩＯ０〜ＩＯ２７）からレベルシフタＬＳまでの間における各データとクロック信号の遅延を整合させるために、入力部ＩＯ（例えば、ＩＯ０〜ＩＯ２７）からレベルシフタＬＳまでの配線が等長となるように構成している。
【００６３】
即ち、図６に示すように、入力部ＩＯ（例えば、ＩＯ０〜ＩＯ２７）からレベルシフタＬＳまでの配線ＬＣ３、ＬＣ１０、ＬＣ１７、ＬＣ２７等が何れも同じ長さとなるように構成している。具体的には、配線途中で蛇行させるなどして、各配線の長さを調節している。なお、実際には、各入力部ＩＯ（ＩＯ１〜ＩＯ２７）のそれぞれからレベルシフタＬＳまで同様に配線されているが、説明の都合上、図６では配線ＬＣ３、ＬＣ１０、ＬＣ１７、ＬＣ２７のみを示している。
【００６４】
また、図６に示す例では、入力部ＩＯ０にはクロック信号が入力されるので、配線ＬＣ０については他の配線と等長にすることは必須ではない。
【００６５】
但し、このような比較例に係る配線パターンでは、比較的長距離配線等において配線容量に差を生じた場合に、各伝送路におけるデータ信号やクロック信号の遅延時間を整合することが困難である。また、セットアップ時間やホールド時間等のＡＣタイミングの精度も低かった。
【００６６】
これに対して、本実施の形態に係る配線パターンを適用したパラレルインタフェース１および集積回路５００では、各伝送路における配線容量を均等化することにより、比較的長距離配線であってもデータ信号およびクロック信号の遅延量を均等化させることができ、ＡＣタイミングの精度（セットアップ、ホールド）を向上させることができる。
【００６７】
［比較試験］
ここで、図７から図１１を参照して、本実施の形態に係る配線パターンを適用したパラレルインタフェース１と、比較例に係る配線パターンを適用したパラレルインタフェースとの比較試験について述べる。
【００６８】
なお、この比較試験では、データ信号Ｄ０〜Ｄ２３を入力可能な入力部ＩＯ（ＩＯ０〜ＩＯ２３）およびレベルシフタＬＳ（ＬＳ０〜ＬＳ２３）を備えるパラレルインタフェースを用いて試験を行った。
【００６９】
また、比較試験を行うに当って、試験用入力データとして、図７に示すような波形の入力パターンＡと、図８および図９に示すような波形の入力パターンＢを用意した。
【００７０】
より具体的には、図７に示す入力パターンＡは、データ信号Ｄ０〜Ｄ２３における全データビットが同相の波形となっている。
【００７１】
また、図８に示す入力パターンＢは、データ信号Ｄ０〜Ｄ２３中、データ信号Ｄ０のみが逆相となる波形となっている。図９に示す入力パターンＢは、データ信号Ｄ０〜Ｄ２３中、データ信号Ｄ２２のみが逆相となる波形となっている。
【００７２】
なお、入力パターンＢは、他の入力部ＩＯ１〜ＩＯ２３についても、対応するデータ信号のみ逆相となる波形として用意される。
【００７３】
ここで、図１０は、実施の形態に係るパラレルインタフェース１を適用した集積回路と、比較例に係るパラレルインタフェース７００を適用した集積回路の入力部に、前記入力パターンＡ、Ｂの試験用入力データを入力した際のクロック遅延量と各入力データとの関係を示すグラフである。
【００７４】
図１０は、各データ入力部（Ｄ０〜Ｄ２３）とＰＣＬＫとの遅延値の差を示している。
【００７５】
縦軸の「クロック遅延量」は、クロック遅延が理想的に「０」の場合を基準に、遅れた場合を「＋」、進んだ場合を「−」として評価した値である。なお、遅延量（遅延時間）の単位はｎｓである。
【００７６】
つまり、＋側はＰＣＬＫの遅延値に対してデータ側の遅延値が大きいこと、−側はＰＣＬＫの遅延値に対してデータ側の遅延値が小さいことを示している。即ち、ＡＣタイミング的にはセットアップ時間を表している。
【００７７】
横軸は、入力端子番号であるが、説明の簡易化のため、図１０に示すグラフでは、入力データの偶数番号に相当するＤ０、Ｄ２・・・Ｄ２０、Ｄ２２のみについて示す。
【００７８】
まず、プロット線Ｐ２ａは、比較例に係るパラレルインタフェース７００を適用した集積回路の各入力部ＩＯ０、ＩＯ２・・・ＩＯ２０、ＩＯ２０に、図７に示す入力パターンＡの試験用入力データを入力した場合の試験結果を示す。
【００７９】
また、プロット線Ｐ２ｂは、比較例に係るパラレルインタフェース７００を適用した集積回路の各入力部ＩＯ０、ＩＯ２・・・ＩＯ２０、ＩＯ２２に、図８および図９に示すような入力パターンＢの試験用入力データを入力した場合の試験結果を示す。
【００８０】
このプロット線Ｐ２ａを見ると分かるように、全データビットが同相の波形である入力パターンＡについては、Ｄ０、Ｄ２・・・Ｄ２０、Ｄ２２の全域において、クロック遅延量は約−５〜０ｎｓの範囲に収まっており、比較的安定しているといえる。
【００８１】
しかし、プロット線Ｐ２ｂを見ると分かるように、対応するデータ信号のみ逆相となる波形である入力パターンＢについては、クロック遅延量は約５〜６５ｎｓの範囲で大きくばらついていることが分かる。
【００８２】
このことから、プロット線Ｐ２ａとＰ２ｂ間の相対的なズレ幅も大きく変化することとなり、比較例に係るパラレルインタフェース７００を適用した集積回路では、データ信号間のスキュー（タイミングのずれ）が比較的大きいといえる。
【００８３】
一方、プロット線Ｐ１ａは、実施の形態に係るパラレルインタフェース１を適用した集積回路の各入力部ＩＯ０、ＩＯ２・・・ＩＯ２０、ＩＯ２２に、図７に示す入力パターンＡの試験用入力データを入力した場合の試験結果を示す。
【００８４】
また、プロット線Ｐ１ｂは、実施の形態に係るパラレルインタフェース１を適用した集積回路の各入力部ＩＯ０、ＩＯ２・・・ＩＯ２０、ＩＯ２２に、図８および図９に示すような入力パターンＢの試験用入力データを入力した場合の試験結果を示す。
【００８５】
このプロット線Ｐ１ａを見ると分かるように、全データビットが同相の波形である入力パターンＡについては、Ｄ０、Ｄ２・・・Ｄ２０、Ｄ２２の全域において、クロック遅延量は約−５〜０ｎｓの範囲に収まっており、比較的安定しているといえる。
【００８６】
さらに、プロット線Ｐ１ｂを見ると分かるように、対応するデータ信号のみ逆相となる波形である入力パターンＢについても、クロック遅延量は約１０〜２０ｎｓの範囲に収まっており、比較的安定しているといえる。
【００８７】
このことから、プロット線Ｐ１ａとＰ１ｂ間の相対的なズレ幅もかなり安定しており、実施の形態に係るパラレルインタフェース１を適用した集積回路では、データ信号間のスキューは大幅に低減されていることが分かる。
【００８８】
このように、図１０によれば、本発明によれば、データ間（Ｄ０〜Ｄ２３）のＳＫＥＷ（差）に改善効果があることが分かる。
【００８９】
図１１は、実施の形態に係るパラレルインタフェース１を適用した集積回路と、比較例に係るパラレルインタフェース７００を適用した集積回路の入力部に所定の波形を入力した際の電源電圧特性を示すグラフであり、セットアップ時間を示している。
【００９０】
図１１において、縦軸の「クロック遅延量」は、クロック遅延が理想的に「０」の場合を基準に、遅れた場合を「＋」、進んだ場合を「−」として評価した値である。なお、遅延量（遅延時間）の単位はｎｓである。
【００９１】
また、横軸は、図１に示すようなシュミットバッファＳＢ０〜ＳＢ２３に供給される駆動電源ＶＤＤＩＯを１．４〜３．６Ｖの範囲で変化させた状態を示す。
【００９２】
まず、プロット線Ｐ１２ａは、比較例に係るパラレルインタフェース７００を適用した集積回路の各入力部ＩＯ０〜ＩＯ２３に、図７に示す入力パターンＡの試験用入力データを入力し、シュミットバッファＳＢ０〜ＳＢ２３に供給される駆動電源ＶＤＤＩＯを１．４〜３．６Ｖの範囲で変化させた場合の試験結果を示す。
【００９３】
また、プロット線Ｐ１２ｂは、比較例に係るパラレルインタフェース７００を適用した集積回路の各入力部ＩＯ０〜ＩＯ２３に、図８および図９に示すような入力パターンＢの試験用入力データを入力し、シュミットバッファＳＢ０〜ＳＢ２３に供給される駆動電源ＶＤＤＩＯを１．４〜３．６Ｖの範囲で変化させた場合の試験結果を示す。
【００９４】
このプロット線Ｐ１２ａを見ると分かるように、全データビットが同相の波形である入力パターンＡについては、ＶＤＤＩＯが１．４〜３．６Ｖの全域において、クロック遅延量は約−３〜−５ｎｓの範囲に収まっており、比較的安定しているといえる。
【００９５】
しかし、プロット線Ｐ１２ｂを見ると分かるように、対応するデータ信号のみ逆相となる波形である入力パターンＢについては、ＶＤＤＩＯが１．４〜３．６Ｖの範囲でクロック遅延量は約３〜２５ｎｓの範囲で大きくばらついていることが分かる。
【００９６】
特に、ＶＤＤＩＯが低電圧（約１．４〜２Ｖ）の場合におけるクロック遅延量は約５〜２５ｎｓと大きくなっている。
【００９７】
このことから、プロット線Ｐ１２ａとＰ１２ｂ間の相対的なズレ幅も大きく変化することとなり、比較例に係るパラレルインタフェース７００を適用した集積回路では、電源電圧特性が比較的劣るといえる。
【００９８】
一方、プロット線Ｐ１１ａは、実施の形態に係るパラレルインタフェース１を適用した集積回路の各入力部ＩＯ０〜ＩＯ２３に、図７に示す入力パターンＡの試験用入力データを入力し、シュミットバッファＳＢ０〜ＳＢ２３に供給される駆動電源ＶＤＤＩＯを１．４〜３．６Ｖの範囲で変化させた場合の試験結果を示す。
【００９９】
また、プロット線Ｐ１１ｂは、実施の形態に係るパラレルインタフェース１を適用した集積回路の各入力部ＩＯ０〜ＩＯ２３に、図８および図９に示すような入力パターンＢの試験用入力データを入力し、シュミットバッファＳＢ０〜ＳＢ２３に供給される駆動電源ＶＤＤＩＯを１．４〜３．６Ｖの範囲で変化させた場合の試験結果を示す。
【０１００】
このプロット線Ｐ１１ａを見ると分かるように、全データビットが同相の波形である入力パターンＡについては、ＶＤＤＩＯが１．４〜３．６Ｖの全域において、クロック遅延量は約−３〜−６ｎｓの範囲に収まっており、比較的安定しているといえる。
【０１０１】
さらに、プロット線Ｐ１１ｂを見ると分かるように、対応するデータ信号のみ逆相となる波形である入力パターンＢについても、ＶＤＤＩＯが１．４〜３．６Ｖの範囲でクロック遅延量は約−２〜０と非常に安定しているといえる。
【０１０２】
このことから、プロット線Ｐ１１ａとＰ１１ｂ間の相対的なズレ幅も非常に安定しており、実施の形態に係るパラレルインタフェース１を適用した集積回路では、データ信号間のスキューは大幅に低減されていることが分かる。
【０１０３】
即ち、本発明によれば、ＶＤＤＩＯに対する改善効果を得られることが分かる。
【０１０４】
このように、本実施の形態に係るパラレルインタフェース１を適用した集積回路によれば、比較的長距離配線となる構成であってもデータ信号およびクロック信号の遅延量を均等化することができる。
【０１０５】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１０６】
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１０７】
本実施の形態のパラレルインタフェースおよび集積回路は、各種高速インタフェース、画像処理装置等に応用することができる。
【符号の説明】
【０１０８】
１、７００…パラレルインタフェース
１０…ロジック回路
１５０…絶縁基板
１００…集積回路
１０２〜１０７…層間絶縁層
２００…セラミック層
３００…空隙部
５００…集積回路
Ａ０〜Ａ２３…入力線
Ｂ０〜Ｂ２３…出力線
Ｄ０〜Ｄ２３…データ信号
ＤＭ０〜ＤＭ７…ダミー配線
Ｅ１…第１のアース線
Ｅ２…第２のアース線
Ｇ…グランド電位
ＩＯ（ＩＯ０〜ＩＯ２３）…入力部
ＬＡ０〜ＬＡ７…第１の接続線
ＬＢ０〜ＬＢ７…第２の接続線
ＬＣ０、ＬＣ３、ＬＣ１０、ＬＣ１７、ＬＣ２７…配線
ＬＳ（ＬＳ０〜ＬＳ２３）…レベルシフタ
Ｍ１、Ｍ１ａ…第１金属層
Ｍ２、Ｍ２ａ…第２金属層
Ｍ３…第３金属層
ＮＡ０〜ＮＡ７、ＮＢ０〜ＮＢ７…接続点
Ｖ１〜Ｖ１７…ビア電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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