(57)【特許請求の範囲】
【請求項１】
フルブリッジ型に接続される第１〜第４のスイッチ素子を有するブリッジ回路と、
第１、第２の整流素子を有し、前記ブリッジ回路に並列接続されるリカバリーサージ保護回路と、
インダクタの一方の端子は、前記第１の整流素子のアノード端子と前記第２の整流素子のカソード端子と接続され、前記インダクタの他方の端子は、前記第３のスイッチ素子の一方の端子と前記第４のスイッチ素子の一方の端子と接続され、前記インダクタにキャパシタが並列接続されるリカバリーサージ抑制回路と、
一次巻線と二次巻線を有し、前記一次巻線の一方の端子は、前記第１のスイッチ素子の一方の端子と前記第２のスイッチ素子の一方の端子と接続され、前記一次巻線の他方の端子は、前記インダクタの一方の端子と接続されるトランスと、
前記トランスの二次側に接続され、第３、第４の整流素子を用いて前記トランスから出力される交流電圧を整流する整流回路と、
前記第１〜第４のスイッチ素子の駆動と停止を制御する制御回路と、を備え、
前記キャパシタは、前記第１、第４のスイッチ素子が駆動すると充電を開始し、前記第４の整流素子のリカバリーサージ発生より後に充電が終了し、あるいは、前記キャパシタは、前記第２、第３のスイッチ素子が駆動すると充電を開始し、前記第３の整流素子のリカバリーサージ発生より後に充電が終了する、
ことを特徴とする位相シフト方式フルブリッジ型電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相シフト方式フルブリッジ型電源回路に関する。
【背景技術】
【０００２】
従来、位相シフト方式フルブリッジ型電源回路において、トランスの一次側に接続されるブリッジ回路のスイッチ素子のＺＶＳ（Zero Voltage Switching）を実現するために、ブリッジ回路に還流インダクタを追加してスイッチ素子のスイッチング損失を抑制している。すなわち、還流インダクタと、ブリッジ回路のキャパシタ（スイッチ素子の寄生容量又はスイッチ素子に並列接続されているキャパシタ）と、により構成されるＬＣ共振回路の共振特性を利用し、スイッチ素子のスイッチング損失を抑制している。例えば、関連する技術として、トランス自身の損失を抑えることが可能な位相シフト方式フルブリッジ型電源回路が知られている。例えば、特許文献１を参照。
【０００３】
ところが、還流インダクタをブリッジ回路に追加すると、トランスの二次側に接続される整流回路の整流ダイオードのリカバリーサージ電圧が大きくなる。そこでトランスの一次側にクランプダイオードを設けてリカバリーサージ電圧を抑制している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２３００７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、クランプダイオードは、整流回路の整流ダイオードへの還流インダクタによるリカバリーサージ電圧の影響を抑制できるが、トランスの漏れインダクタによるリカバリーサージ電圧を抑制することはできない。トランスには構造上どうしても漏れインダクタが存在するため、整流回路の整流ダイオードにはこの漏れインダクタによるリカバリーサージ電圧が発生する。そこで、従来はこのリカバリーサージ電圧を抑制するため、リカバリーサージ電圧に応じて、整流ダイオードの定格電圧を大きくして対応していた。ところが、整流ダイオードの定格電圧を大きくすると、整流ダイオードの性能低下につながるため、リカバリーサージ電圧が大きくなってしまうことになる。更に整流ダイオードの価格上昇にもつながる。
【０００６】
本発明の一側面に係る目的は、トランスの漏れインダクタによるリカバリーサージ電圧を抑制する位相シフト方式フルブリッジ型電源回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る一つの形態である位相シフト方式フルブリッジ型電源回路は、ブリッジ回路、リカバリーサージ保護回路、リカバリーサージ抑制回路、トランス、整流回路を備える。
【０００８】
ブリッジ回路は、フルブリッジ型に接続される第１〜第４のスイッチ素子を有する。
リカバリーサージ保護回路は、第１、第２の整流素子を有し、ブリッジ回路に並列接続される。
【０００９】
リカバリーサージ抑制回路は、インダクタの一方の端子が、第１の整流素子のアノード端子と第２の整流素子のカソード端子と接続され、インダクタの他方の端子が、第３のスイッチ素子の一方の端子と第４のスイッチ素子の一方の端子と接続され、インダクタにキャパシタが並列接続される。
【００１０】
トランスは、一次巻線と二次巻線を有し、一次巻線の一方の端子は、第１のスイッチ素子の一方の端子と第２のスイッチ素子の一方の端子と接続され、一次巻線の他方の端子は、インダクタの一方の端子と接続される。
【００１１】
整流回路は、トランスの二次側に接続され、第３、第４の整流素子を用いてトランスから出力される交流電圧を整流する。
制御回路は、第１〜第４のスイッチ素子の駆動と停止を制御する。
【００１２】
キャパシタは、第１、第４のスイッチ素子が駆動すると充電を開始し、第４の整流素子のリカバリー発生より後に充電を終了し、あるいは、キャパシタは、第２、第３のスイッチ素子が駆動すると充電を開始し、第３の整流素子のリカバリー発生より後に充電が終了する。
【発明の効果】
【００１３】
トランスの漏れインダクタによるリカバリーサージ電圧を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】位相シフト方式フルブリッジ型電源回路の一実施例を示す図である。
【図２】スイッチ素子のスイッチングタイミングを示す図である。
【図３】リカバリーサージ抑制回路の電流の流れを示す図である。
【図４】整流回路のダイオードのリカバリー発生時の波形を示す図である。
【発明を実施するための形態】
【００１５】
以下図面に基づいて実施形態について詳細を説明する。
図１は、位相シフト方式フルブリッジ型電源回路１の一実施例を示す図である。位相シフト方式フルブリッジ型電源回路１は、制御回路２、入力キャパシタＣ０、ブリッジ回路、リカバリーサージ保護回路３（クランプダイオード）、リカバリーサージ抑制回路４、トランスＴ、整流回路５、平滑回路６を備えている。位相シフト方式フルブリッジ型電源回路１は、例えば、直流入力電源７から印加される直流入力電圧Ｖｉｎを直流出力電圧Ｖｏｕｔに変換して負荷８を駆動するＤＣ−ＤＣコンバータなどである。
【００１６】
制御回路２は、ブリッジ回路を構成するスイッチ素子Ｑ１〜Ｑ４の駆動（オン：導通）と停止（オフ：遮断）を、制御回路２に設けられている制御端子から出力する制御信号ＳＱ１〜ＳＱ４により制御する。制御回路２は、例えば、ＣＰＵ（Central Processing Unit）、マルチコアＣＰＵ、プログラマブルなデバイス（ＦＰＧＡ（Field Programmable Gate Array）やＰＬＤ（Programmable Logic Device）など）などを用いて構成される回路と、スイッチ素子Ｑ１〜Ｑ４を駆動させる駆動回路などから構成される。
【００１７】
キャパシタＣ０は、直流入力電源７の正極端子に接続される一次側高圧線ＨＬ１と、直流入力電源７の負極端子に接続される一次側低圧線ＬＬ１と、の間に接続されている。
ブリッジ回路は、フルブリッジ型に接続されるスイッチ素子Ｑ１〜Ｑ４（第１〜第４のスイッチ素子）を有する。スイッチ素子Ｑ１〜Ｑ４は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolor Transistor）などを用いることが考えられる。図１の例では、スイッチ素子Ｑ１のソース端子（一方の端子）とスイッチ素子Ｑ２のドレイン端子（一方の端子）とが接続され、スイッチ素子Ｑ３のソース端子（一方の端子）とスイッチ素子Ｑ４のドレイン端子（一方の端子）とが接続されている。また、スイッチ素子Ｑ１のドレイン端子（他方の端子）とスイッチ素子Ｑ３のドレイン端子（他方の端子）とが接続され、スイッチ素子Ｑ２のソース端子（他方の端子）とスイッチ素子Ｑ４のソース端子（他方の端子）とが接続されている。
【００１８】
また、スイッチ素子Ｑ１にはキャパシタＣ１及びダイオードＤ１が並列接続され、スイッチ素子Ｑ２にはキャパシタＣ２及びダイオードＤ２が並列接続され、スイッチ素子Ｑ３にはキャパシタＣ３及びダイオードＤ３が並列接続され、スイッチ素子Ｑ４にはキャパシタＣ４及びダイオードＤ４が並列接続されている。ただし、キャパシタＣ１〜Ｃ４にはスイッチ素子Ｑ１〜Ｑ４の寄生容量を用いてもよいし、ダイオードＤ１〜Ｄ４にはスイッチ素子Ｑ１〜Ｑ４の寄生ダイオードを用いてもよい。
【００１９】
なお、スイッチ素子Ｑ１〜Ｑ４のゲート端子は制御回路２の制御端子と接続され、制御端子から出力される制御信号ＳＱ１〜ＳＱ４によりスイッチ素子Ｑ１〜Ｑ４が制御される。
【００２０】
リカバリーサージ保護回路３は、ダイオードＤ５、Ｄ６（第１、第２の整流素子）を有する。リカバリーサージ保護回路３は、インダクタＬａ（還流インダクタ）を追加したことにより、トランスＴの二次側に接続される整流回路５のダイオードＤ７、Ｄ８（第３、第４の整流素子）に発生するリカバリーサージ電圧を抑制する。ダイオードＤ５のカソード端子は一次側高圧線ＨＬ１とスイッチ素子Ｑ１のドレイン端子とスイッチ素子Ｑ３のドレイン端子とが接続され、ダイオードＤ５のアノード端子とダイオードＤ６のカソード端子とが接続され、ダイオードＤ６のアノード端子は一次側低圧線ＬＬ１とスイッチ素子Ｑ２のソース端子とスイッチ素子Ｑ４のソース端子とが接続されている。
【００２１】
リカバリーサージ抑制回路４は、インダクタＬａの一方の端子が、ダイオードＤ５のアノード端子とダイオードＤ６のカソード端子と接続され、インダクタＬａの他方の端子が、スイッチ素子Ｑ３のソース端子とスイッチ素子Ｑ４のドレイン端子と接続され、インダクタＬａにキャパシタＣａが並列接続されている。
【００２２】
インダクタＬａは、スイッチ素子Ｑ１〜Ｑ４のＺＶＳを実現するために設けられたインダクタで、キャパシタＣ１〜Ｃ４とともにＬＣ共振回路を構成して共振特性を利用することで、スイッチ素子Ｑ１〜Ｑ４のスイッチング損失を抑制する。
【００２３】
また、インダクタＬａにキャパシタＣａを並列接続した回路は、トランスＴの漏れインダクタＬ１により、トランスＴの二次側に接続される整流回路５のダイオードＤ７、Ｄ８に発生するリカバリーサージ電圧を抑制する回路である。すなわち、インダクタＬａに流れる電流ＩＬと、ダイオードＤ７、Ｄ８のリカバリー発生時にトランスＴの一次巻線９に流れる電流ＩＴ（負荷電流＋リカバリー電流）と、をキャパシタＣａに充電させることで、トランスＴの二次巻線１０ａ、１０ｂへ印加される入力電圧（２×Ｖｉｎ／Ｎ）を下げ、トランスＴの漏れインダクタＬ１により発生するリカバリーサージ電圧を抑制する回路である。ＮはトランスＴの一次巻線９と二次巻線１０ａ、１０ｂの巻数比で、Ｎ：１：１となる。
【００２４】
トランスＴは、一次巻線９と二次巻線１０ａ、１０ｂとを有している。一次巻線９の一方の端子は、スイッチ素子Ｑ１のソース端子とスイッチ素子Ｑ２のドレイン端子とに接続され、一次巻線９の他方の端子は、インダクタＬａの一方の端子と接続される。二次巻線１０ａ、１０ｂそれぞれの一方の端子は中点（センタータップ）で互いに接続されている。
【００２５】
整流回路５は、トランスＴの二次側に接続され、ダイオードＤ７、Ｄ８を用いてトランスＴから出力される交流電圧を整流して出力する。二次巻線１０ａの他方の端子はダイオードＤ７のカソード端子に接続され、二次巻線１０ｂの他方の端子はダイオードＤ８のカソード端子に接続され、中点は、平滑回路６のインダクタＬ０の一方の端子に接続されている。ダイオードＤ７、Ｄ８それぞれのアノード端子は二次側低圧線ＬＬ２に接続されている。なお、ダイオードＤ７、Ｄ８はＭＯＳＦＥＴを用いてもよい。ただし、ＭＯＳＦＥＴを用いた場合、ＭＯＳＦＥＴの寄生ダイオードが導通する期間と同期して、ＭＯＳＦＥＴ自身を駆動することが好ましい。
【００２６】
平滑回路６は、インダクタＬ０、キャパシタＣ５を有する。平滑回路６は、整流回路５で整流された電圧を平滑化して直流出力電圧Ｖｏｕｔを出力する。図１の例では負荷８に給電している。なお、インダクタＬ０の他方の端子はキャパシタＣ５の一方の端子と二次側高圧線ＨＬ２に接続され、キャパシタＣ５の他方の端子は二次側低圧線ＬＬ２に接続される。
【００２７】
位相シフト方式フルブリッジ型電源回路１の動作を説明する。
図２のＡは、スイッチ素子Ｑ１、Ｑ２が進み相とした場合のスイッチングタイミング（駆動（ｏｎ）と停止）を示す図である。
【００２８】
図２のｔ１において、スイッチ素子Ｑ４が駆動（ターンオン：ｏｎ）し、スイッチ素子Ｑ２、Ｑ４がともに駆動（オン：ｏｎ）すると、漏れインダクタＬ１→スイッチ素子Ｑ２→スイッチ素子Ｑ４→インダクタＬａ→漏れインダクタＬ１の経路で電流が流れ漏れインダクタＬ１のエネルギーは還流する。
【００２９】
続いて、図２のｔ２において、スイッチ素子Ｑ２が停止（ターンオフ）して、スイッチ素子Ｑ４のみが駆動（オン：ｏｎ）になると、キャパシタＣ２が充電され、キャパシタＣ１が放電される。そして、キャパシタＣ２の充電とキャパシタＣ１の放電が完了すると、漏れインダクタＬ１→ダイオードＤ１→直流入力電源７→スイッチ素子Ｑ４→インダクタＬａ→漏れインダクタＬ１の経路で電流が流れる。
【００３０】
ダイオードＤ１が導通している時間に、図２のｔ３において、スイッチ素子Ｑ１が駆動（ターンオン：ｏｎ）し、スイッチ素子Ｑ１、Ｑ４がともに駆動すると、漏れインダクタＬ１→スイッチ素子Ｑ１→直流入力電源７→スイッチ素子Ｑ４→キャパシタＣａ→漏れインダクタＬ１の経路で電流ＩＴが流れる。このときにキャパシタＣａは充電を開始する。なお、時間ｔ０における電流ＩＬと電流ＩＴと電流Ｉｏとの関係は（式１）のように表せる。
【００３１】
Ｉｏ／Ｎ＞ＩＴ＝ＩＬ      （式１）
次に、漏れインダクタＬ１が直流入力電圧Ｖｉｎで逆方向に印加されると、漏れインダクタＬ１のエネルギーが減少し、電流ＩＴの向きが反転し、直流入力電源７→スイッチ素子Ｑ１→漏れインダクタＬ１→キャパシタＣａ→スイッチ素子Ｑ４→直流入力電源７の経路で電流ＩＴが流れる。
【００３２】
ダイオードＤ８のリカバリーサージ発生時にもキャパシタＣａの充電は継続され、図３に示すようにインダクタＬａに流れる電流ＩＬ、及び、ダイオードＤ８のリカバリーサージ発生時にトランスＴの一次巻線９に流れる電流ＩＴ（負荷電流＋リカバリーサージ電流）は、キャパシタＣａに充電されているので、トランスＴの二次巻線１０ａ、１０ｂに印加される入力電圧が下がる。図３は、リカバリーサージ抑制回路４の電流の流れを示す図である。
【００３３】
続いて、ダイオードＤ８のリカバリーサージ発生時間を経過すると、キャパシタＣａの充電を終了する。その後、キャパシタＣａの充電が終了すると、キャパシタＣａの放電が開始され、二次巻線１０ａ、１０ｂの両端の電圧は２×Ｖｉｎ／Ｎに戻る。このとき電流ＩＬと電流ＩＴと電流Ｉｏとの関係は（式２）のように表せる。
【００３４】
Ｉｏ／Ｎ＝ＩＴ＜ＩＬ      （式２）
このように、ダイオードＤ８のリカバリーサージ発生時にキャパシタＣａに電流ＩＬと電流ＩＴを充電させることで、トランスＴの二次巻線１０ａ、１０ｂに印加される入力電圧を下げ、トランスＴの漏れインダクタＬ１により発生するリカバリーサージ電圧を下げる。
【００３５】
ダイオードＤ８のリカバリーサージ電圧は、トランスＴの二次巻線１０ａ、１０ｂに印加される電圧２×Ｖｉｎ／Ｎを中心に、漏れインダクタＬ１、ダイオードＤ８の寄生容量による共振電圧が重畳した形になる。従って、従来の位相シフト方式フルブリッジ型電源回路のようにキャパシタＣａがない場合、図４のＡ、Ｂに示すように、ダイオードＤ８の定格電圧を超えたリカバリーサージ電圧が印加されてしまう。図４は、整流回路５のダイオードＤ８のリカバリーサージ発生時の波形を示す図である。
【００３６】
キャパシタＣａがない場合、図２、図４のＡ、Ｂに示した時間ｔａにおいてスイッチ素子Ｑ１、Ｑ４が駆動しても、トランスＴの二次巻線１０ａ、１０ｂの電圧ＶＴ２は２×Ｖｉｎ／Ｎより低下しない。そのためダイオードＤ８のリカバリーサージ発生時間ｔ１になると、電圧２×Ｖｉｎ／Ｎを中心にしてリカバリーサージ電圧が重畳され、ダイオードＤ８の定格電圧を超えてしまう。
【００３７】
キャパシタＣａがある場合、キャパシタＣａへの充電は、図２、図４のＣ〜Ｆに示した時間ｔａにおいてスイッチ素子Ｑ１、Ｑ４が駆動すると開始され、ダイオードＤ８のリカバリーサージ発生時間ｔｂより後で終了するように設定されているので、キャパシタＣａが充電を開始すると図４のＥに示すように図１の計測点ＴＰの電圧は０［Ｖ］から直流入力電圧Ｖｉｎに近づき、一次巻線９の両端の電圧が下がり、それにともない二次巻線１０ａ、１０ｂの電圧も下がる。また、トランスＴの二次巻線１０ａ、１０ｂの電圧は、リカバリーサージ電圧がダイオードＤ８の定格電圧を超えない電圧まで下げる。
【００３８】
また、以上では、スイッチ素子Ｑ１、Ｑ４が駆動すると、キャパシタＣａが充電を開始し、ダイオードＤ８のリカバリーサージ発生より後に充電を終了することで、リカバリーサージ電圧を抑制する場合について説明したが、スイッチ素子Ｑ２、Ｑ３が駆動した場合にも同様のことが言える。すなわち、キャパシタＣａは、図２のｔ４において、スイッチ素子Ｑ２、Ｑ３が駆動すると、充電を開始してダイオードＤ７のリカバリーサージ発生より後に充電を終了することで、リカバリーサージ電圧を抑制することができる。なお、キャパシタＣａが充電を開始すると図４のＥとは逆に図１の計測点ＴＰの電圧は直流入力電圧Ｖｉｎから０［Ｖ］に近づく。
【００３９】
また、以上では、スイッチ素子Ｑ１、Ｑ２が進み相の場合について説明をしたが、図２のＢに示すようにスイッチ素子Ｑ１、Ｑ２が遅れ相の場合にも、以上で説明したリカバリーサージ電圧を抑制する方法を適用することができる。図２のＢは、スイッチ素子Ｑ１、Ｑ２が遅れ相とした場合のスイッチングタイミング（駆動（ｏｎ）と停止）を示す図である。
【００４０】
更に、リカバリーサージ電圧を抑制することで、ダイオードＤ７、Ｄ８の定格電圧を下げることができるので、順方向電圧（オン時電圧ドロップ）を小さくでき、損失も低減させることができる。また、ダイオードＤ７、Ｄ８の価格を下げることにつながる。
【００４１】
また、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【符号の説明】
【００４２】
１  位相シフト方式フルブリッジ型電源回路
２  制御回路
３  リカバリーサージ保護回路
４  リカバリーサージ抑制回路
５  整流回路
６  平滑回路
７  直流入力電源
８  負荷
９  一次巻線
１０ａ、１０ｂ  二次巻線
Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃａ  キャパシタ
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８  ダイオード
Ｌ０、Ｌａ  インダクタ
Ｌ１  漏れインダクタ
Ｑ１、Ｑ２、Ｑ３、Ｑ４  スイッチ素子
Ｔ  トランス
【図１】
0006485366.tif 000002
【図２】
0006485366.tif 000003
【図３】
0006485366.tif 000004
【図４】
0006485366.tif 000005