(57)【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第１絶縁部と、
前記第１半導体領域の他の一部の上に設けられ、前記第１半導体領域と接続された導電部と、
前記導電部と接続された第１導電形の複数の第２半導体領域と、
前記導電部と接続され、前記第１半導体領域から前記第１絶縁部に向かう第１方向において、それぞれが前記第２半導体領域と交互に設けられた第２導電形の複数の第３半導体領域と、
を有し、前記第１絶縁部の一部の上に設けられた積層体と、
前記積層体の上に選択的に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記第１絶縁部の他の一部の上に設けられ、前記第１方向に対して垂直な第２方向において前記導電部との間に前記積層体が位置するゲート電極と、
前記ゲート電極と、前記積層体、前記第４半導体領域、および前記第５半導体領域のそれぞれと、の間に設けられたゲート絶縁部と、
前記積層体と前記ゲート絶縁部との間に設けられ、前記複数の第２半導体領域のそれぞれと接続された第１導電形の第７半導体領域であって、前記第７半導体領域の第１導電形の不純物濃度は、前記第２半導体領域の第１導電形の不純物濃度よりも高い、前記第７半導体領域と、
を備えた半導体装置。
【請求項２】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第１絶縁部と、
前記第１半導体領域の他の一部の上に設けられ、前記第１半導体領域と接続された導電部であって、多結晶シリコンを含む第１導電部と、前記第１導電部に囲まれ、金属を含む第２導電部と、を有する前記導電部と、
前記導電部と接続された第１導電形の複数の第２半導体領域と、
前記導電部と接続され、前記第１半導体領域から前記第１絶縁部に向かう第１方向において、それぞれが前記第２半導体領域と交互に設けられた第２導電形の複数の第３半導体領域と、
を有し、前記第１絶縁部の一部の上に設けられた積層体と、
前記積層体の上に選択的に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記第１絶縁部の他の一部の上に設けられ、前記第１方向に対して垂直な第２方向において前記導電部との間に前記積層体が位置するゲート電極と、
前記ゲート電極と、前記積層体、前記第４半導体領域、および前記第５半導体領域のそれぞれと、の間に設けられたゲート絶縁部と、
を備えた半導体装置。
【請求項３】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第１絶縁部と、
前記第１半導体領域の他の一部の上に設けられ、前記第１半導体領域と接続された導電部と、
前記導電部と接続された第１導電形の複数の第２半導体領域と、
前記導電部と接続され、前記第１半導体領域から前記第１絶縁部に向かう第１方向において、それぞれが前記第２半導体領域と交互に設けられた第２導電形の複数の第３半導体領域と、
を有し、前記第１絶縁部の一部の上に設けられた積層体と、
前記積層体の上に選択的に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記第１絶縁部の他の一部の上に設けられ、前記第１方向に対して垂直な第２方向において前記導電部との間に前記積層体が位置するゲート電極であって、
前記第１方向および前記第２方向に対して垂直な第３方向に延びる第１電極部分と、    前記第３方向において複数設けられ、それぞれが前記第２方向に延びる第２電極部分と、
前記第２方向に延び、前記第３方向において複数設けられた第３電極部分と、
を有し、前記複数の第２電極部分のそれぞれと、前記複数の第３電極部分のそれぞれとは、前記第２方向において並ぶ、前記ゲート電極と、
前記ゲート電極と、前記積層体、前記第４半導体領域、および前記第５半導体領域のそれぞれと、の間に設けられたゲート絶縁部と、
を備えた半導体装置。
【請求項４】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられた第１絶縁部と、
前記第１半導体領域の他の一部の上に設けられ、前記第１半導体領域と接続された導電部と、
前記導電部と接続された第１導電形の複数の第２半導体領域と、
前記導電部と接続され、前記第１半導体領域から前記第１絶縁部に向かう第１方向において、それぞれが前記第２半導体領域と交互に設けられた第２導電形の複数の第３半導体領域と、
を有し、前記第１絶縁部の一部の上に設けられた積層体と、
前記積層体の上に選択的に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記第１絶縁部の他の一部の上に設けられ、前記第１方向に対して垂直な第２方向において前記導電部との間に前記積層体が位置するゲート電極と、
前記第１半導体領域の下に設けられ、前記第１半導体領域と電気的に接続された第２電極と、
前記第４半導体領域の上および前記第５半導体領域の上に設けられ、前記第４半導体領域および前記第５半導体領域と電気的に接続された第３電極と、
前記第２方向において前記ゲート電極と前記導電部との間に設けられ、前記第２電極および前記第３電極と電気的に分離された第１電極と、
前記第１電極と前記積層体との間に設けられた第２絶縁部と、
前記ゲート電極と、前記積層体、前記第４半導体領域、および前記第５半導体領域のそれぞれと、の間に設けられたゲート絶縁部と、
を備えた半導体装置。
【請求項５】
前記第１電極は、複数設けられ、
前記複数の第１電極は、前記ゲート電極と前記導電部との間において前記第２方向に並べられた請求項４記載の半導体装置。
【請求項６】
前記積層体と前記ゲート絶縁部との間に設けられた第１導電形の第７半導体領域をさらに備え、
前記第７半導体領域は、前記複数の第２半導体領域のそれぞれと接続され、
前記第７半導体領域の第１導電形の不純物濃度は、前記第２半導体領域の第１導電形の不純物濃度よりも高い請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記導電部は、
多結晶シリコンを含む第１導電部と、
前記第１導電部に囲まれ、金属を含む第２導電部と、
をさらに有する請求項３〜５のいずれか１つに記載の半導体装置。
【請求項８】
前記第２方向において前記ゲート電極と前記導電部との間に設けられた第１電極と、
前記第１電極と前記積層体との間に設けられた第２絶縁部と、
前記第１半導体領域の下に設けられ、前記第１半導体領域と電気的に接続された第２電極と、
前記第４半導体領域の上および前記第５半導体領域の上に設けられ、前記第４半導体領域および前記第５半導体領域と電気的に接続された第３電極と、
をさらに備え、
前記第１電極は、前記第３電極と電気的に接続された請求項１〜３のいずれか１つに記載の半導体装置。
【請求項９】
前記第１方向において、前記第１絶縁部の前記一部と前記積層体との間に設けられた第２導電形の第６半導体領域をさらに備え、
前記第６半導体領域の第２導電形の不純物濃度は、前記第３半導体領域の第２導電形の不純物濃度よりも低い請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ゲート電極の一部は、前記第１絶縁部の前記一部に囲まれた請求項１〜８のいずれか１つに記載の半導体装置。
【請求項１１】
前記第２方向において前記ゲート電極と前記導電部との間に設けられた複数の第３絶縁部をさらに備え、
前記複数の第３絶縁部は、前記第２方向に並べられ、
前記複数の第３絶縁部のそれぞれは、
前記第３方向に延びる第１絶縁部分と、
前記第２方向において前記第１絶縁部分と前記ゲート電極との間に設けられ、前記第２方向に延び、前記第３方向において互いに離間して複数設けられた第２絶縁部分と、
を有する請求項１〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第２方向において前記ゲート電極と前記導電部との間に設けられ、前記第３方向において前記複数の第３絶縁部と離間した複数の第４絶縁部をさらに備え、
前記複数の第４絶縁部は、前記第２方向に並べられ、
前記複数の第４絶縁部のそれぞれは、
前記第３方向に延びる第３絶縁部分と、
前記第２方向において前記第１絶縁部分と前記導電部との間に設けられ、前記第２方向に延び、前記第３方向において互いに離間して複数設けられた第４絶縁部分と、
を有する請求項１１記載の半導体装置。
【請求項１３】
前記積層体の一部と前記ゲート絶縁部の一部との間に設けられた第２導電形の第８半導体領域をさらに備えた請求項１〜１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記積層体の少なくとも一部および前記ゲート電極は、前記導電部に囲まれた請求項１〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
前記ゲート電極の一部は、前記第４半導体領域に囲まれた請求項１〜１４のいずれか１つに記載の半導体装置。
【請求項１６】
第１導電形の第１半導体領域と、
前記第１半導体領域の一部の上に設けられ、前記第１半導体領域と接続された導電部と、
前記導電部と接続された第１導電形の複数の第２半導体領域と、
前記導電部と接続された第２導電形の複数の第３半導体領域と、
を有し、前記第１半導体領域の前記一部から前記導電部に向かう第１方向において前記複数の第２半導体領域と前記複数の第３半導体領域は交互に設けられ、前記複数の第２半導体領域及び前記複数の第３半導体領域は前記第１方向に対して垂直な第２方向において前記導電部と接続され、前記第１方向において前記第１半導体領域の他の一部から離れた積層体と、
前記積層体の上に選択的に設けられた第２導電形の第４半導体領域と、
前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
前記積層体、前記第４半導体領域、及び前記第５半導体領域とゲート絶縁部を介して対面するゲート電極と、
前記複数の第２半導体領域のそれぞれ及び前記第４半導体領域と接続された第１導電形の第７半導体領域であって、前記積層体は前記第２方向において前記第７半導体領域と前記導電部との間に設けられ、前記第７半導体領域の第１導電形の不純物濃度は、前記第２半導体領域の第１導電形の不純物濃度よりも高い、前記第７半導体領域と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ｎ形半導体領域とｐ形半導体領域とが交互に設けられた、スーパージャンクション構造（以下、ＳＪ構造という）を有する半導体装置がある。この半導体装置では、ＳＪ構造を構成するｎ形半導体領域の幅およびｐ形半導体領域の幅を狭くすることで、半導体装置の耐圧の低下を抑制しつつ、ｎ形半導体領域における不純物濃度を高めることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−８３９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ＳＪ構造を構成する半導体領域の幅を狭くすることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第１絶縁部と、導電部と、積層体と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、ゲート絶縁部と、第７半導体領域と、を有する。
第１絶縁部は、第１半導体領域の一部の上に設けられている。
導電部は、第１半導体領域の他の一部の上に設けられている。導電部は、第１半導体領域と接続されている。
積層体は、第１導電形の複数の第２半導体領域と、第２導電形の複数の第３半導体領域と、を有する。積層体は、第１絶縁部の一部の上に設けられている。
複数の第２半導体領域は、導電部と接続されている。
複数の第３半導体領域は、導電部と接続されている。それぞれの第３半導体領域は、第１半導体領域から第１絶縁部の一部に向かう第１方向において、それぞれの第２半導体領域と交互に設けられている。
第４半導体領域は、積層体の上に選択的に設けられている。
第５半導体領域は、第４半導体領域の上に選択的に設けられている。
ゲート電極は、第１絶縁部の他の一部の上に設けられている。第１方向に対して垂直な第２方向において、ゲート電極と導電部との間には、積層体が位置する。
ゲート絶縁部は、ゲート電極と、積層体、第４半導体領域、および第５半導体領域のそれぞれと、の間に設けられている。
第７半導体領域は、積層体とゲート絶縁部との間に設けられている。第７半導体領域は、複数の第２半導体領域のそれぞれと接続されている。第７半導体領域の第１導電形の不純物濃度は、第２半導体領域の第１導電形の不純物濃度よりも高い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】第１実施形態の第１変形例に係る半導体装置の断面図である。
【図６】第１実施形態の第２変形例に係る半導体装置の断面図である。
【図７】第１実施形態の第３変形例に係る半導体装置の断面図である。
【図８】第１実施形態の第４変形例に係る半導体装置の断面図である。
【図９】第２実施形態に係る半導体装置の平面図である。
【図１０】図９の領域Ｂを拡大した部分拡大平面図である。
【図１１】第２実施形態の第１変形例に係る半導体装置の部分拡大平面図である。
【図１２】第２実施形態の第２変形例に係る半導体装置の部分拡大平面図である。
【図１３】第２実施形態の第３変形例に係る半導体装置の部分拡大平面図である。
【図１４】第２実施形態の第４変形例に係る半導体装置の部分拡大平面図である。
【図１５】第２実施形態の第５変形例に係る半導体装置の部分拡大平面図である。
【図１６】第２実施形態の第６変形例に係る半導体装置の部分拡大平面図である。
【図１７】第２実施形態の第７変形例に係る半導体装置の部分拡大平面図である。
【図１８】第２実施形態の第８変形例に係る半導体装置の部分拡大平面図である。
【図１９】第２実施形態の第９変形例に係る半導体装置の部分拡大平面図である。
【図２０】図１９のＡ−Ａ´断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ＋形ドレイン領域１から絶縁部２１に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。
以下の説明において、ｎ＋、ｎ及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ´断面図である。
なお、図１では、ソース電極４１および絶縁層１７が省略されている。
【０００９】
半導体装置１００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。
図１および図２に表すように、半導体装置１００は、ｎ＋形（第１導電形）のドレイン領域１（第１半導体領域）、積層体ＬＢ、ｐ形（第２導電形）のベース領域４（第４半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ゲート電極１０、導電部１５、絶縁層１７、ゲート絶縁部２０、絶縁部２１（第１絶縁部）、ドレイン電極４０（第２電極）、およびソース電極４１（第３電極）を有する。
【００１０】
図２に表すように、半導体装置１００の下面には、ドレイン電極４０が設けられている。
ｎ＋形ドレイン領域１は、ドレイン電極４０の上に設けられ、ドレイン電極４０と電気的に接続されている。
【００１１】
絶縁部２１は、ｎ＋形ドレイン領域１の一部の上に設けられている。
導電部１５は、ｎ＋形ドレイン領域１の他の一部の上に設けられている。導電部１５の下端はＸ−Ｙ面に沿ってｎ＋形ドレイン領域１に囲まれており、導電部１５はｎ＋形ドレイン領域１と電気的に接続されている。また、導電部１５の一部は、Ｘ−Ｙ面に沿って絶縁部２１に囲まれている。
【００１２】
絶縁部２１の上には、積層体ＬＢおよびゲート電極１０が設けられている。積層体ＬＢは、ゲート電極１０と導電部１５との間に位置している。ゲート電極１０と積層体ＬＢとの間にはゲート絶縁部２０が設けられており、ｎ形半導体領域２およびｐ形半導体領域３は、ゲート絶縁部２０に接している。
【００１３】
積層体ＬＢは、複数のｎ形半導体領域２（第２半導体領域）と、複数のｐ形半導体領域３（第３半導体領域）と、を有する。ｎ形半導体領域２およびｐ形半導体領域３は、Ｚ方向において交互に設けられている。
導電部１５は、複数のｎ形半導体領域２および複数のｐ形半導体領域３と接続されている。
【００１４】
図２に表す例では、積層体ＬＢの下端にｎ形半導体領域２が位置し、上端にｐ形半導体領域３が位置している。ただし、積層体ＬＢの上端および下端には、ｎ形半導体領域２およびｐ形半導体領域３のいずれが位置していてもよい。
【００１５】
ｐ形ベース領域４は、積層体ＬＢの上に選択的に設けられている。
ｎ＋形ソース領域５は、ｐ形ベース領域４の上に選択的に設けられている。
ｐ形ベース領域４およびｎ＋形ソース領域５は、ゲート絶縁部２０に接しており、ゲート絶縁部２０を介してゲート電極１０と対面している。
【００１６】
複数のｐ形半導体領域３の少なくとも１つは、Ｚ方向においてｐ形ベース領域４と離間している。例えば図２に表す半導体装置１００では、積層体ＬＢの上端に位置するｐ形半導体領域３以外の、複数のｐ形半導体領域３が、Ｚ方向においてｐ形ベース領域４と離間している。
【００１７】
絶縁層１７は、積層体ＬＢの上および導電部１５の上に設けられている。
ソース電極４１は、半導体装置１００の上面に設けられ、ｐ形ベース領域４、ｎ＋形ソース領域５、および絶縁層１７の上に位置している。ｐ形ベース領域４の少なくとも一部およびｎ＋形ソース領域５は、絶縁層１７により覆われておらず、これらの半導体領域は、ソース電極４１と電気的に接続されている。
ソース電極４１とゲート電極１０との間には、ゲート絶縁部２０の一部が設けられており、これらの電極は電気的に分離されている。
【００１８】
図１に表すように、ゲート電極１０は、ｐ形ベース領域４に囲まれ、Ｘ方向においてｎ＋形ソース領域５同士の間に設けられている。また、ゲート電極１０、ｐ形ベース領域４、およびｎ＋形ソース領域５は、Ｘ−Ｙ面に沿って導電部１５および積層体ＬＢに囲まれている。
積層体ＬＢの一部は、ゲート絶縁部２０に接しており、導電部１５に囲まれている。ゲート絶縁部２０に接していない積層体ＬＢの他の一部は、導電部１５の周りに設けられている。
ゲート電極１０、ｐ形ベース領域４、およびｎ＋形ソース領域５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１９】
ドレイン電極４０に、ソース電極４１に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形半導体領域３およびｐ形ベース領域４においてゲート絶縁部２０近傍にチャネル（反転層）が形成される。ｎ＋形ソース領域５を通して注入された電子は、このチャネルを通して、それぞれのｎ形半導体領域２を流れ、導電部１５およびｎ＋形ドレイン領域１を通ってドレイン電極４０から排出される。
【００２０】
ＭＯＳＦＥＴがオフ状態であり、かつソース電極４１の電位に対してドレイン電極４０に正の電位が印加されているときは、ｎ形半導体領域２とｐ形半導体領域３とのｐｎ接合面からそれぞれの半導体領域に向けて空乏層が広がる。オフ状態においてｎ形半導体領域２とｐ形半導体領域３とのｐｎ接合面から広がるこの空乏層により、半導体装置の耐圧を向上させることができる。また、耐圧の向上に応じてそれぞれの半導体領域の不純物濃度を高めることが可能となる。
【００２１】
ここで、各構成要素の材料の一例について説明する。
ｎ＋形ドレイン領域１、ｎ形半導体領域２、ｐ形半導体領域３、ｐ形ベース領域４、およびｎ＋形ソース領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
半導体材料に添加されるｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極１０および導電部１５は、ポリシリコンなどの導電材料を含む。
ゲート絶縁部２０、絶縁部２１、および絶縁層１７は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極４０およびソース電極４１は、アルミニウムなどの金属材料を含む。
【００２２】
次に、図３および図４を用いて、第１実施形態に係る半導体装置の製造方法の一例について説明する。
図３および図４は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
【００２３】
まず、ｎ＋形半導体層１ａを用意する。次に、ｎ＋形半導体層１ａの上に絶縁部２１を形成する。続いて、絶縁部２１の上に、ｎ形半導体領域２を、張り合わせにより形成する。その後、このｎ形半導体領域２の上に、ｎ形半導体領域２とｐ形半導体領域３とを交互にエピタキシャル成長させ、図３（ａ）に表すように、積層体ＬＢを形成する。
【００２４】
次に、積層体ＬＢを貫通する開口ＯＰ１を形成する。開口ＯＰ１は、ゲート電極１０が設けられる位置に対応して形成される。このとき例えば、絶縁部２１の上面の一部が、開口ＯＰ１を通して露出される。続いて、積層体ＬＢを熱酸化することで、図３（ｂ）に表すように、開口ＯＰ１の内壁および積層体ＬＢの上面に絶縁層ＩＬ１を形成する。
【００２５】
次に、図４（ａ）に表すように、絶縁層ＩＬ１、積層体ＬＢ、および絶縁部２１を貫通し、ｎ＋形半導体層１ａに達する開口ＯＰ２を形成する。開口ＯＰ２は、導電部１５が設けられる位置に対応して形成される。続いて、開口ＯＰ１およびＯＰ２を埋め込むように、積層体ＬＢの上に導電層を形成する。この導電層の上面を後退させることで、開口ＯＰ１の内部にゲート電極１０が形成され、開口ＯＰ２の内部に導電部１５が形成される。
【００２６】
次に、積層体ＬＢの上部に、選択的にｐ形不純物およびｎ形不純物を順次イオン注入し、ｐ形ベース領域４およびｎ＋形ソース領域５を形成する。続いて、ゲート電極１０および導電部１５を覆う絶縁層を形成する。この絶縁層および絶縁層ＩＬ１を、ｐ形ベース領域４およびｎ＋形ソース領域５が露出するようにパターニングする。この工程により、ゲート絶縁部２０および絶縁層１７が形成される。このときの様子を、図４（ｂ）に表す。
【００２７】
次に、ｐ形ベース領域４およびｎ＋形ソース領域５を覆う金属層を形成し、この金属層をパターニングすることで、ソース電極４１が形成される。続いて、ｎ＋形半導体層１ａの裏面を、ｎ＋形半導体層１ａが所定の厚みになるまで研磨する。研磨されたｎ＋形半導体層１ａの裏面に金属層を形成することで、ドレイン電極４０が形成される。
以上の工程により、図１および図２に表す半導体装置１００が得られる。
【００２８】
ここで、本実施形態による作用および効果について説明する。
【００２９】
まず、参考例として、ｎ形半導体領域とｐ形半導体領域が、Ｘ方向またはＹ方向において交互に設けられている場合について説明する。この場合、例えば、ｎ形の半導体層を形成した後に、複数の開口を形成し、当該開口にｐ形半導体層を埋め込むことで、ＳＪ構造が形成される。
しかし、この方法では、ＳＪ構造を構成する半導体領域の幅（ｐｎ接合面に対して垂直な方向における長さ）を狭くするためには、形成される開口のアスペクト比を高めるとともに、開口同士の間隔を狭くしなければならない。このため、半導体領域の幅を狭くすることは容易ではない。
【００３０】
これに対して、本実施形態に係る半導体装置では、ｎ形半導体領域２およびｐ形半導体領域３がＺ方向において交互に設けられている。このような構成を採用することで、各半導体領域を形成する際の厚みを薄くすることで、各半導体領域の幅を狭くすることが可能となる。
すなわち、本実施形態によれば、ＳＪ構造を構成するそれぞれの半導体領域の幅を容易に狭くすることができる半導体装置を提供することが可能となる。
【００３１】
また、本実施形態では、複数のｐ形半導体領域３のうち少なくとも１つは、ｐ形ベース領域４とＺ方向において離間して設けられている。ｐ形半導体領域３とｐ形ベース領域４が離間して設けられていることで、ｐ形半導体領域３の電位は、ｐ形ベース領域４の電位による影響を受けにくくなる。このため、ソース・ドレイン間の電圧に起因する、ｎ形半導体領域２とｐ形半導体領域３とのｐｎ接合面からの空乏層の広がりを抑制することができる。ソース・ドレイン間電圧による空乏層の広がりを抑制することで、ｎ形半導体領域２の幅およびｐ形半導体領域３の幅を短くした場合でも、オン状態でのｎ形半導体領域２における電流経路の狭窄を抑制することができる。ｎ形半導体領域２における電流経路の狭窄を抑制することで、半導体装置に流すことができる電流値の低下を抑制することができる。
すなわち、本実施形態によれば、複数のｐ形半導体領域３のうち少なくとも１つをｐ形ベース領域４と離間して設けることで、ｎ形半導体領域２の幅およびｐ形半導体領域３の幅を短くした場合に生じる半導体装置の最大電流値の低下を抑制することができる。
【００３２】
さらに、本実施形態では、Ｚ方向においてｎ形半導体領域２およびｐ形半導体領域３を交互に設けられているため、これらの半導体領域の積層数を増加させることで電流経路を増加させることが可能である。
すなわち、本実施形態によれば、半導体装置の面積の増加を抑制しつつ、半導体装置の最大電流値を増加させることが容易となる。
【００３３】
また、本実施形態では、ｎ＋形ドレイン領域１と電気的に接続された導電部１５が、積層体ＬＢの一部およびそれぞれのゲート電極１０を囲むように設けられている。このような構造を採用することで、半導体装置としての動作領域を広げ、オン抵抗を低減することが可能となる。
【００３４】
さらに、本実施形態では、Ｘ−Ｙ面に沿ってゲート電極１０の周りに、ｐ形ベース領域４が設けられている。このような構造を採用することで、ゲート電極１０の上端において、Ｘ方向の端部およびＹ方向の端部における電界集中を抑制し、ゲート絶縁部２０の破壊を抑制することが可能となる。
【００３５】
（第１変形例）
図５は、第１実施形態の第１変形例に係る半導体装置１１０の断面図である。
半導体装置１１０は、ｐ−形半導体領域６（第６半導体領域）をさらに有する点で、半導体装置１００と異なる。
【００３６】
ｐ−形半導体領域６は、Ｚ方向において絶縁部２１と積層体ＬＢとの間に設けられている。また、ｐ−形半導体領域６は、ゲート電極１０の一部および導電部１５の一部をＸ−Ｙ面に沿って囲んでいる。
【００３７】
絶縁部２１と積層体ＬＢとの間にｐ−形半導体領域６を設けることで、半導体装置１００に比べて、ゲート電極１０の下端における電界強度を低減し、半導体装置の耐圧を向上させることが可能となる。
【００３８】
（第２変形例）
図６は、第１実施形態の第２変形例に係る半導体装置１２０の断面図である。
半導体装置１２０は、ゲート電極１０の下端およびゲート絶縁部２０の下端が、Ｘ−Ｙ面に沿って絶縁部２１に囲まれている点で、半導体装置１００と異なる。
【００３９】
ゲート電極１０の下端が絶縁部２１に囲まれていることで、半導体装置１００に比べて、積層体ＬＢ下部のゲート電極１０近傍の領域における電界集中を抑制することができ、半導体装置の耐圧を向上させることができる。
【００４０】
（第３変形例）
図７は、第１実施形態の第３変形例に係る半導体装置１３０の断面図である。
半導体装置１３０は、ｎ＋形半導体領域７（第７半導体領域）をさらに有する点で、半導体装置１００と異なる。
【００４１】
ｎ＋形半導体領域７は、Ｘ方向において、ゲート絶縁部２０と積層体ＬＢとの間に設けられている。ｎ＋形半導体領域７は、ゲート絶縁部２０に接するとともに、複数のｎ形半導体領域２と接続されている。また、ｎ＋形半導体領域７は、Ｚ方向において絶縁部２１とｎ＋形ソース領域５との間に位置している。
【００４２】
半導体装置１００では、オン状態において、ｐ形半導体領域３およびｐ形ベース領域４に形成されるチャネルを介して、ｎ形半導体領域２とｎ＋形ソース領域５とが接続されていた。これに対して、半導体装置１３０では、オン状態において、ｐ形ベース領域４に形成されるチャネルおよびｎ＋形半導体領域７を介して、ｎ形半導体領域２とｎ＋形ソース領域５とが接続される。
【００４３】
ｎ＋形半導体領域７の電子に対する電気抵抗は、ｐ形半導体領域３に形成されたチャネルにおける電子に対する電気抵抗よりも低い。また、オン状態においては、ｎ＋形半導体領域７には、電子の蓄積層が形成される。このため、オン状態では、ｎ＋形半導体領域７の電子に対する電気抵抗がより一層低減される。
このため、本変形例によれば、半導体装置１００に比べて、それぞれのｎ形半導体領域２とｎ＋形ソース領域５との間の電子に対する電気抵抗を低減することができ、半導体装置のオン抵抗を低減することが可能となる。
【００４４】
（第４変形例）
図８は、第１実施形態の第４変形例に係る半導体装置１４０の断面図である。
半導体装置１４０は、半導体装置１００との比較において、導電部１５の構造に差異を有する。
【００４５】
半導体装置１４０において、導電部１５は、第１導電部分１５ａおよび第２導電部分１５ｂを有する。
第２導電部分１５ｂは、第１導電部分１５ａによって囲まれている。より具体的には、第２導電部分１５ｂと、ｎ＋形ドレイン領域１、絶縁部２１、および積層体ＬＢのそれぞれと、の間に、第１導電部分１５ａが設けられている。
【００４６】
第１導電部分１５ａは、多結晶シリコンを含む。
第２導電部分１５ｂは、金属を含む。第２導電部分１５ｂは、例えば、アルミニウム、チタン、ニッケル、タングステン、銅、および金の少なくともいずれかの金属を含む。第２導電部分１５ｂは、さらに、窒化チタンなどの金属化合物を含んでいてもよい。
【００４７】
第２導電部分１５ｂの電気抵抗は、多結晶シリコンを含む第１導電部分１５ａの電気抵抗よりも低い。このため、導電部１５が第２導電部分１５ｂを有することで、半導体装置のオン抵抗をより一層低減することが可能となる。
【００４８】
以上で説明した第１実施形態に係る各変形例は、相互に組み合わせて実施することが可能である。
【００４９】
（第２実施形態）
図９および図１０を用いて、第２実施形態に係る半導体装置の一例について説明する。
図９は、第２実施形態に係る半導体装置２００の平面図である。
図１０は、図９の領域Ｂを拡大した部分拡大平面図である。
なお、図９および図１０では、ソース電極４１および絶縁層１７が省略されている。また、図９のＡ−Ａ´断面図は、例えば、図２に表す半導体装置１００の断面図と同様である。
【００５０】
図９および図１０に表すように、半導体装置２００は、半導体装置１００との比較において、ゲート電極１０の構造に差異を有する。
【００５１】
ゲート電極１０は、第１電極部分１１および第２電極部分１２を有する。
第１電極部分１１は、Ｙ方向に延びている。
第２電極部分１２は、Ｘ方向およびＹ方向において複数設けられ、それぞれがＸ方向に延びている。
第１電極部分１１は、Ｙ方向において複数の第２電極部分１２と接するとともに、Ｘ方向において第２電極部分１２同士の間に位置している。
【００５２】
Ｙ方向において、第２電極部分１２同士の間には、積層体ＬＢの一部、ｐ形ベース領域４およびｎ＋形ソース領域５が設けられている。第１電極部分１１および第２電極部分１２は、Ｚ方向に延びており、複数のｎ形半導体領域２および複数のｐ形半導体領域３と、ゲート絶縁部２０を介して対面している。
【００５３】
ゲート電極１０が第２電極部分１２を有することで、ゲート電極１０が積層体ＬＢおよびｐ形ベース領域４と対面する面積を増加させることができる。ゲート電極１０の積層体ＬＢおよびｐ形ベース領域４と対面する面積を増加させることで、オン状態においてｐ形半導体領域３およびｐ形ベース領域４に形成されるチャネルの面積を増加させることができる。このため、本実施形態によれば、半導体装置１００に比べて、半導体装置のオン抵抗を低減することが可能である。
【００５４】
（第１変形例）
図１１は、第２実施形態の第１変形例に係る半導体装置２１０の部分拡大平面図である。
図１１では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２１０は、電極３２（第１電極）および絶縁部２２（第２絶縁部）をさらに有する点で、半導体装置２００と異なる。
【００５５】
電極３２は、Ｘ方向において第２電極部分１２と導電部１５との間に設けられている。電極３２は、ゲート電極１０と同様にＺ方向に延びており、複数のｎ形半導体領域２および複数のｐ形半導体領域３と、絶縁部２２を介して対面している。電極３２のＹ方向における長さは、第２電極部分１２のＹ方向における長さよりも短い。電極３２は、ソース電極４１と電気的に接続されている。
【００５６】
電極３２を設けることで、半導体装置をオン状態からオフ状態に切り替えた際に、積層体ＬＢと絶縁部２２との界面からｎ形半導体領域２に向けて空乏層が広がるようになる。このため、ｎ形半導体領域２のｎ形不純物濃度を高めて半導体装置のオン抵抗を低減した場合でも、耐圧の低下を抑制することが可能となる。
【００５７】
また、ゲート電極１０と導電部１５との間に電極３２を設けることで、ゲート電極１０と導電部１５との間の静電容量を小さくすることができる。このため、半導体装置をスイッチングするために必要な時間を短くすることができる。
【００５８】
（第２変形例）
図１２は、第２実施形態の第２変形例に係る半導体装置２２０の部分拡大平面図である。
図１２では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２２０は、ゲート電極１０が第３電極部分１３をさらに有する点で、半導体装置２００と異なる。
【００５９】
第３電極部分１３は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。第３電極部分１３は、Ｘ方向において、第２電極部分１２と導電部１５との間に位置している。第３電極部分１３は、第１電極部分１１および第２電極部分１２と同様にＺ方向に延びており、複数のｎ形半導体領域２および複数のｐ形半導体領域３と、ゲート絶縁部２０を介して対面している。また、第３電極部分１３のＹ方向における長さは、第２電極部分１２のＹ方向における長さより短い。
【００６０】
第３電極部分１３を設けることで、ゲート電極１０が積層体ＬＢと対面する面積を増加させることができる。ゲート電極１０が積層体ＬＢと対面する面積を増加させることで、オン状態においてｐ形半導体領域３およびｐ形ベース領域４に形成されるチャネルの面積を増加させることができる。このため、本変形例によれば、半導体装置２００に比べて、半導体装置のオン抵抗をさらに低減することが可能である。
【００６１】
（第３変形例）
図１３は、第２実施形態の第３変形例に係る半導体装置２３０の部分拡大平面図である。
図１３では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２３０は、電極３２および絶縁部２２をさらに有する点で、半導体装置１００と異なる。
【００６２】
電極３２は、Ｘ方向においてゲート電極１０と導電部１５との間に設けられている。また、電極３２は、Ｙ方向において複数設けられている。電極３２は、ゲート電極１０と同様にＺ方向に延びており、絶縁部２２を介して積層体ＬＢと対面している。絶縁部２２の少なくとも一部は、ｐ形ベース領域４と接している。
【００６３】
電極３２は、ゲート電極１０、ドレイン電極４０、およびソース電極４１と電気的に分離されている。電極３２は、ゲート電極１０と異なる電源に接続され、第２のゲート電極として機能する。
既に述べたように、オフ状態においては、ｎ形半導体領域２とｐ形半導体領域３とのｐｎ接合面からそれぞれの半導体領域に向けて空乏層が広がる。ターンオンした際には、正孔および電子がこれらの半導体領域に注入されることで空乏層が消失する。
【００６４】
しかし、ｐ形半導体領域３がｐ形ベース領域４と離間して設けられている場合、ターンオンした際に、ｐ形半導体領域３への正孔の注入には時間を要する。ｐ形半導体領域３への正孔の注入に時間を要すると、ｐ形半導体領域３における空乏層の消失にも時間を要する。ｐ形半導体領域３に空乏層が存在する場合、ｎ形半導体領域２にも空乏層が広がるため、ターンオンした際に、過渡的に、オン抵抗が増加してしまう。
【００６５】
これに対して、本変形例によれば、ゲート電極１０に閾値以上の電圧を印加してターンオンさせる際に、電極３２に負の電圧を印加し、ｎ形半導体領域２に正孔に対するチャネルを形成することで、ｐ形ベース領域４から各ｐ形半導体領域３に正孔を供給することができる。
このため、本変形例によれば、ｐ形半導体領域３がｐ形ベース領域４と離間して設けられていることによる過渡的なオン抵抗の増加を抑制することが可能となる。
【００６６】
また、半導体装置をターンオフさせる際に、電極３２に負の電圧を印加し、ｎ形半導体領域２に正孔に対するチャネルを形成することで、正孔が半導体装置の内部からソース電極４１へ排出される際の抵抗を低減することができる。正孔に対する抵抗を低減することで、正孔の移動による電圧降下を低減し、寄生バイポーラトランジスタ動作を抑制することが可能となる。
【００６７】
また、ゲート電極１０と導電部１５との間に電極３２が設けられていることで、ゲート電極１０と導電部１５との間の静電容量を低減することができる。このため、半導体装置をスイッチングするために必要な時間を短くすることが可能である。
【００６８】
（第４変形例）
図１４は、第２実施形態の第４変形例に係る半導体装置２４０の部分拡大平面図である。
図１４では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２４０は、電極３２および絶縁部２２をさらに有する点で、半導体装置２００と異なる。
【００６９】
電極３２は、第３変形例と同様に、第２のゲート電極として機能する。電極３２は、Ｙ方向において複数設けられている。Ｙ方向において、第２電極部分１２と電極３２は交互に設けられている。
【００７０】
ｎ＋形ソース領域５は、第２電極部分１２と電極３２との間において、第２電極部分１２側に選択的に設けられている。すなわち、Ｙ方向において、ｎ＋形ソース領域５と電極３２との間には、ｐ形ベース領域４の一部が設けられている。
【００７１】
電極３２が設けられ、ゲート電極１０が第２電極部分１２を有することで、半導体装置のオン抵抗を低減しつつ、寄生バイポーラトランジスタ動作を抑制することができる。
【００７２】
また、Ｙ方向において第２電極部分１２と電極３２とが交互に設けられていることで、これらの間に流れる電流密度を低減し、寄生バイポーラトランジスタのラッチアップをより一層抑制することが可能となる。
【００７３】
（第５変形例）
図１５は、第２実施形態の第５変形例に係る半導体装置２５０の部分拡大平面図である。
図１５では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２５０は、電極３３および絶縁部２３をさらに有する点で、半導体装置２４０と異なる。
【００７４】
電極３３は、Ｙ方向において複数設けられている。それぞれの電極３３は、Ｘ方向において、それぞれの電極３２と導電部１５との間、またはそれぞれの第２電極部分１２と導電部１５との間に設けられている。電極３３は、ゲート電極１０および電極３２と同様にＺ方向に延びており、絶縁部２３を介して積層体ＬＢと対面している。
【００７５】
電極３３は、ソース電極４１と電気的に接続されている。また、電極３３のＹ方向における長さは、第２電極部分１２のＹ方向における長さより短く、かつ電極３２のＹ方向における長さより短い。
【００７６】
電極３３を設けることで、半導体装置２４０に比べて、ｎ形半導体領域２のｎ形不純物濃度を高めて半導体装置のオン抵抗を低減した場合でも、耐圧の低下を抑制することが可能となる。また、ゲート電極１０と導電部１５との間に電極３３を設けることで、ゲート電極１０と導電部１５との間の静電容量を低減することが可能となる。
【００７７】
（第６変形例）
図１６は、第２実施形態の第６変形例に係る半導体装置２６０の部分拡大平面図である。
図１６では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２６０は、電極３２および絶縁部２２をさらに有する点で、半導体装置２１０と異なる。
【００７８】
電極３２は、Ｘ方向およびＹ方向において複数設けられている。それぞれの第２電極部分１２と導電部１５との間には、複数の電極３２がＸ方向に配列されている。Ｘ方向に配列された複数の電極３２は、絶縁部２２により囲まれている。電極３２は、ゲート電極１０と同様にＺ方向に延びており、絶縁部２２を介して積層体ＬＢと対面している。
【００７９】
それぞれの電極３２は、他の電極および他の導電部と電気的に分離されている。また、電極３２同士においても互いに電気的に分離されており、電極３２の電位は、フローティングである。
【００８０】
積層体ＬＢの内部の各点における電位は、ｎ形半導体領域２のｎ形不純物濃度とｐ形半導体領域３のｐ形不純物濃度との差による影響を受ける。濃度差が大きいほど、積層体ＬＢにおける電界強度の変化が大きくなり、半導体装置の耐圧が低下する。
【００８１】
これに対して、本変形例では、フローティング電位を有する複数の電極３２を第２電極部分１２と導電部１５との間に並べられている。それぞれの電極３２の電位は、隣り合う電極同士の間の容量結合により決定される。このため、それぞれの電極３２の電位は、それぞれの電極３２の位置に応じて決定される。従って、ｎ形半導体領域２のｎ形不純物濃度とｐ形半導体領域３のｐ形不純物濃度との間に差が存在する場合であっても、電界強度の変化を抑制し、半導体装置の耐圧の低下を抑制することが可能となる。
【００８２】
（第７変形例）
図１７は、第２実施形態の第７変形例に係る半導体装置２７０の部分拡大平面図である。
図１７では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２７０は、絶縁部１８（第３絶縁部）をさらに有する点で、半導体装置２００と異なる。
【００８３】
絶縁部１８は、Ｘ方向およびＹ方向において複数設けられている。図１７に表す例では、それぞれの第２電極部分１２と複数の絶縁部１８がＸ方向において並んでいる。ただし、絶縁部１８は、Ｘ方向において第２電極部分１２と並んでいなくてもよい。絶縁部１８は、Ｚ方向に延びており、絶縁部２１に達している。
【００８４】
絶縁部１８は、第１絶縁部分１８ａおよび第２絶縁部分１８ｂを有する。第１絶縁部分１８ａは、Ｙ方向に延びている。第２絶縁部分１８ｂは、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。また、第２絶縁部分１８ｂは、Ｘ方向において、第１絶縁部分１８ａとゲート電極１０との間に位置している。
【００８５】
絶縁部１８が設けられている場合、半導体装置のオフ状態において、電子が、第２絶縁部分１８ｂ同士の間の領域に蓄積される。すなわち、当該領域における電位は、この電子の蓄積量に影響を受ける。電子の蓄積量は、絶縁部１８の大きさや形状に依存する。このため、ｎ形半導体領域２のｎ形不純物濃度とｐ形半導体領域３のｐ形不純物濃度との間に差が存在する場合であっても、濃度差による電界強度の変動を抑制し、半導体装置の耐圧低下を抑制することが可能となる。
【００８６】
（第８変形例）
図１８は、第２実施形態の第８変形例に係る半導体装置２８０の部分拡大平面図である。
図１８では、ソース電極４１および絶縁層１７が省略されている。
半導体装置２８０は、絶縁部１８および絶縁部１９（第４絶縁部）をさらに有する点で、半導体装置２００と異なる。
【００８７】
絶縁部１８は、Ｘ方向およびＹ方向において複数設けられている。同様に、絶縁部１９も、Ｘ方向およびＹ方向において複数設けられている。
それぞれの第２電極部分１２と導電部１５との間には、複数の絶縁部１８または複数の絶縁部１９が、Ｘ方向に配列されている。
【００８８】
図１８に表す例では、Ｙ方向において、絶縁部１８と絶縁部１９が交互に設けられている。ただし、この例に限らず、複数の絶縁部１８と複数の絶縁部１９がＹ方向において交互に設けられていてもよい。
【００８９】
絶縁部１９は、第３絶縁部分１９ｃおよび第４絶縁部分１９ｄを有する。
第３絶縁部分１９ｃは、Ｙ方向に延びている。第４絶縁部分１９ｄは、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。また、第４絶縁部分１９ｄは、Ｘ方向において、第３絶縁部分１９ｃと導電部１５との間に位置している。
【００９０】
絶縁部１８を設けることで、第７変形例と同様に、第２絶縁部分１８ｂ同士の間の領域に電子が蓄積される。また、絶縁部１９を設けることで、第４絶縁部分１９ｄ同士の間の領域に正孔が蓄積される。それぞれの絶縁部における電位は、それぞれの絶縁部が設けられた領域における各キャリアの蓄積量による影響を受ける。
このため、ｎ形半導体領域２のｎ形不純物濃度とｐ形半導体領域３のｐ形不純物濃度との間に差が存在する場合であっても、濃度差による電界強度の変動を抑制し、半導体装置の耐圧低下を抑制することが可能となる。
【００９１】
また、絶縁部１９を設けることで、絶縁部１９の側壁を通してｐ形半導体領域３同士の間の正孔の移動を容易にすることが可能となる。このため、半導体装置をターンオンした際の、ｐ形半導体領域３における空乏層の消失に要する時間を短くし、過渡的なオン抵抗の上昇を抑制することが可能となる。
【００９２】
（第９変形例）
図１９は、第２実施形態の第９変形例に係る半導体装置２９０の部分拡大平面図である。
図２０は、図１９のＡ−Ａ´断面図である。
図１９では、ソース電極４１および絶縁層１７が省略されている。
【００９３】
半導体装置２９０は、ｐ＋形半導体領域８をさらに有する点で、半導体装置２００と異なる。
図１９に表すように、ｐ＋形半導体領域８は、Ｙ方向において複数設けられている。それぞれのｐ＋形半導体領域８は、Ｙ方向において、第２電極部分１２同士の間に位置している。
【００９４】
図２０に表すように、ｐ＋形半導体領域８は、ゲート絶縁部２０と積層体ＬＢとの間に設けられ、ゲート絶縁部２０に接している。また、ｐ＋形半導体領域８は、Ｚ方向に延び、ソース電極４１および複数のｐ形半導体領域３と電気的に接続されている。
【００９５】
ソース電極４１および複数のｐ形半導体領域３と電気的に接続されたｐ＋形半導体領域８を設けることで、半導体装置をターンオンした際に、ｐ＋形半導体領域８を通してそれぞれのｐ形半導体領域３に正孔が供給される。すなわち、本変形例によれば、第３変形例のように第２のゲート電極を設け、当該第２のゲート電極の電圧制御を行わずに、ｐ形半導体領域３へ正孔を供給することが可能となる。
このため、本変形例によれば、第３変形例に比べてより簡便な構造で、ｐ形半導体領域３における空乏層の消失に要する時間を短くし、過渡的なオン抵抗の上昇を抑制することが可能となる。
【００９６】
なお、上述した第２実施形態に係る各変形例は、相互に組み合わせて実施することが可能である。
また、上述した第２実施形態で説明した各形態と、第１実施形態で説明した各形態と、を適宜組み合わせて実施することも可能である。
【００９７】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００９８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ形ベース領域４、ｎ＋形ソース領域５、ゲート絶縁部２０、絶縁層１７、ドレイン電極４０、ソース電極４１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００９９】
１００〜１４０、２００〜２９０…半導体装置  １…ｎ＋形ドレイン領域  ２…ｎ形半導体領域  ３…ｐ形半導体領域  ４…ｐ形ベース領域  ５…ｎ＋形ソース領域  ６…ｐ−形半導体領域  ７…ｎ＋形半導体領域  ８…ｐ＋形半導体領域  １０…ゲート電極  １５…導電部  １８、１９、２１…絶縁部  ２０…ゲート絶縁部  ３２、３３…電極  ４０…ドレイン電極  ４１…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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