(57)【特許請求の範囲】
【請求項１】
ＸＹマトリクス状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部と、
該光電変換部に対して、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有するＣＭＯＳ型のスーパーハイビジョン規格の撮像装置であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の、１電荷蓄積時間を１０ミリ秒に設定するものであることを特徴とする撮像装置。
【請求項２】
前記画像フレーム読出し制御部は、各画素の１電荷蓄積時間が各画像フレームの読出し期間に対して６／１０となるように制御するように構成されていることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記非プログレッシブ方式がインターレース方式であることを特徴とする請求項１または２記載の撮像装置。
【請求項４】
前記光電変換部が、Ｘ方向およびＹ方向のうち少なくとも一方向の複数画素に亘って画素共有されるように構成されてなることを特徴とする請求項１〜３のうちいずれか１項記載の撮像装置。
【請求項５】
前記光電変換部の各画素回路が、グローバルシャッタ機能を有することを特徴とする請求項１〜３のうちいずれか１項記載の撮像装置。
【請求項６】
ＸＹマトリクス状に配置された複数の画素に対応して設けられた画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行なわせ、
前記ＸＹマトリクス状に配置された複数の画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型のスーパーハイビジョン規格の撮像装置による撮像方法であって、
前記複数の画素を、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定し、
画像フレーム読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換により発生した電荷を蓄積する各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とする撮像方法。
【請求項７】
ＸＹマトリクス状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を送出する回路であって、
Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読み出し部を含む画像フレーム読出し部を備えた、ＣＭＯＳ型のスーパーハイビジョン規格の撮像装置における画像フレーム読出し制御回路において、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
前記画像フレーム読出し部による画像フレームの読出し操作は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し部から前記光電変換部に向けて所定の順序で出力することを特徴とする画像フレーム読出し制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源周波数が５０Ｈｚ圏において、強度変化が１００Ｈｚとなる照明下において、フレーム周波数が１２０Ｈｚの撮像を行う際に生じるフリッカを低減したＣＭＯＳ型の撮像素子を用いた、撮像装置、撮像方法および画像フレーム読出し制御回路に関するものである。
【背景技術】
【０００２】
電源周波数５０Ｈｚ圏においては、蛍光灯などの照明機器は、整流後の脈動周波数である１００Ｈｚに応じた照明強度変化を示す。このような照明強度下において、撮像装置の撮像フレーム周波数が６０Ｈｚの撮像を行うと、照明強度変化の周波数が撮像フレーム周波数の整数倍になっていないので、フリッカが生じる。
【０００３】
そこで、このようなフリッカ対策として、電子シャッター期間を（１/１００）秒（＝
１０ミリ秒）に設定すること等が行われている（特許文献１〜４を参照）。これは、照明強度変化の位相と電子シャッターの位相がどのようにずれていても、１０ミリ秒の間に入射される光量が一定に保たれるので、フリッカが生じないという知見に基づく。
【０００４】
近年、スーパーハイビジョンの開発が活発化しており、上記フリッカに対する対策構築も急務であることから、上述した手法を用いることができれば、既存の技術を利用することができ、効率的である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−０９１３７３号公報
【特許文献２】特開平６−１２５４９５号広報
【特許文献３】特開２０００−２９９８２２号公報
【特許文献４】特開２００７−１０４４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。この場合、撮像フレーム間隔が（１/１２０）秒＝８．３
３３ミリ秒であるため、電子シャッター期間を１０ミリ秒に設定すると、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像の実行自体が困難となってしまう。
【０００７】
本発明は、上記事情に鑑みなされたものであり、照明強度変化が１００Ｈｚの場合において、１２０Ｈｚの撮像フレーム周波数で撮像を行ったときに生じるフリッカを低減することが可能な撮像装置、撮像方法および画像フレーム読出し制御回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明の撮像装置は、
ＸＹマトリクス状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部と、
該光電変換部に対して、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し制御部とを有するＣＭＯＳ型のスーパーハイビジョン規格の撮像装置であって、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
前記画像フレーム読出し制御部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。
【０００９】
ここで、上記「ＸＹマトリクス状」とは、撮像素子の素子面上で交差する２軸の一方をＸ軸、他方をＹ軸としたとき、これら両方向に配列された状態をいう。
【００１０】
また、上記「非プログレッシブ方式」とは、撮像素子の１方向から順番に走査される方式であるプログレッシブ方式とは異なる、いわゆる飛越し走査方式を指称するものであり、インターレース方式のみならず、２以上のラインごとに飛越し走査を行う方式や、見かけ上Ｙ方向に走査され、その走査が飛越し走査であるような場合における走査方式も含まれるものとする。すなわち、上位概念的には、前記複数の画素を、Ｎ行またはＭ列ごとに選択してＮ個の行群またはＭ個の列群のグループそれぞれに対して順番に、電荷蓄積動作および信号読出し動作を繰り返し行わせる方式である。
【００１１】
また、一般的には、上記「画像フレーム」に、飛越し走査により形成されたライン群、例えば奇数行のみによるフレーム（奇数フレーム：概念的にはＮＴＳＣによる第１フィールドに対応）あるいは偶数行のみによるフレーム（偶数フレーム：概念的にはＮＴＳＣによる第２フィールドに対応）も含まれ、奇数フレーム同士あるいは偶数フレーム同士のみならず、奇数フレームと偶数フレームの間隔も画像フレーム間隔と称されることが多い。しかしながら、本願明細書においてそのようにすると、発明の本質的部分において紛らわしくなる可能性があるので、奇数フレーム同士、あるいは偶数フレーム同士の間隔は画像フレーム間隔と称するが、奇数フレームと偶数フレームの間隔は、便宜的に、分割画像フレーム間隔と称することとする。
【００１２】
また、前記画像フレーム読出し制御部は、画像フレーム間隔に対する各画素の１電荷蓄積時間が６／１０となるように制御するように構成されていることが好ましい。
また、前記非プログレッシブ方式がインターレース方式であることが好ましい。
【００１３】
前記光電変換部が、Ｘ方向およびＹ方向のうち少なくとも一方向の複数画素に亘って画素共有されるように構成されてなることが好ましい。
【００１４】
また、前記光電変換部の各画素回路が、グローバルシャッタ機能を有することが好ましい。
【００１５】
また、本発明の撮像方法は、
ＸＹマトリクス状に配置された複数の画素に対応して設けられた画素回路について、該複数の画素に各々入射する光に応じた電荷が発生するように光電変換を行なわせ、
前記ＸＹマトリクス状に配置された複数の画素に対して、Ｙ行のアドレスおよびＸ列のアドレスを指定することにより、画像フレーム読出しを所定の順序で行うＣＭＯＳ型のスーパーハイビジョン規格の撮像装置による撮像方法であって、
前記複数の画素を、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定し、
画像フレーム読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換により発生した電荷を蓄積する各画素の１電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。
【００１６】
また、本発明の画像フレーム読出し制御回路は、
ＸＹマトリクス状に配置される複数の画素に対応して形成された、入射光に応じて電荷が発生する光電変換部に対して画像フレーム読出し制御信号を送出する回路であって、Ｙ行のアドレスを選択して当該Ｙ行に含まれる画素を駆動する行選択部およびＸ列のアドレスを選択して当該Ｘ列に含まれる画素からの信号を読み出す列並列読み出し部を含む画像フレーム読出し部を備えた、ＣＭＯＳ型のスーパーハイビジョン規格の撮像装置における画像フレーム読出し制御回路において、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
前記画像フレーム読出し部による画像フレームの読出しは、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記光電変換部における各画素の蓄積時間を１０ミリ秒に設定し得るように、前記複数の画素に対応する、少なくとも蓄積開始指示信号および蓄積終了指示信号を、前記画像フレーム読出し部から前記光電変換部に向けて所定の順序で出力することを特徴とするものである。
【発明の効果】
【００１７】
本発明の撮像装置、有効画素が、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、インターレース方式等の、非プログレッシブ方式により駆動し、フレーム周波数１２０Ｈｚとし、電子シャッター期間を１０ミリ秒に設定することにより、奇数フレーム同士あるいは偶数フレーム同士の画像フレーム間隔を１６．６６７ミリ秒、奇数フレームと偶数フレームの分割画像フレーム間隔を８．３３３ミリ秒で信号読出しを行うとともに、各画素の蓄積時間を１０ミリ秒としている。
【００１８】
すなわち、照明強度変化が１００Ｈｚの照明下において、スーパーハイビジョンの規格とされている１２０Ｈｚの撮像フレーム周波数により撮像を行った場合には、２０Ｈｚのフリッカが生じてしまう。これを防止するために、電子シャッター速度を１０ミリ秒に設定した場合、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔（分割画像フレーム間隔）に対する電子シャッター期間が１より大きい６／５に設定されることになるので撮像を行なうことが困難となってしまう。
【００１９】
しかし、本発明においては、電子シャッター速度を１０ミリ秒とし、撮像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、走査方式として、インターレー
ス方式などの非プログレッシブ方式を採用しているので、撮像フレーム間隔（画像フレーム間隔（分割画像フレーム間隔の倍の間隔：奇数フレーム同士あるいは偶数フレーム同士の間隔））に対する電子シャッター期間を１より小さい値（インターレース方式の場合は６／１０）に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行う際に生じるフリッカの発生を阻止することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る４トランジスタ使用の画素回路の等価回路を示す回路図である。
【図２】図１に示す画素回路をＸＹアレイ状に有する画素アレイおよび画像フレーム読出し制御回路を備えた撮像装置を示すブロック図である。
【図３】図１に示す４トランジスタ使用の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図４】撮像素子においてインターレース方式を用いて信号読出しを行った場合の奇数行（実線）と偶数行（破線）を示す概略図である。
【図５】１００Ｈｚの照明強度変化と、１２０Ｈｚインターレース走査の奇数行と偶数行における蓄積時間との時系列的な関係の一例を示すタイムチャートである。
【図６】１２０Ｈｚインターレース走査の奇数行と偶数行からの映像の時系列的な関係を示すタイムチャートである。
【図７】本発明の第２の実施形態に係る２画素共有タイプであって、１画素あたり２．５トランジスタ使用の画素回路の等価回路を示す回路図である。
【図８】図７に示す２．５トランジスタ使用の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図９】本発明の第３の実施形態に係る２画素共有タイプであって、１画素あたり４．５トランジスタ使用の画素回路の等価回路を示す回路図である。
【図１０】図９に示すグローバルシャッタ付き４．５トランジスタ使用の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図１１】本発明の第２の実施形態の第１変型例に係る４画素共有タイプであって、１画素あたり１．７５トランジスタ使用の画素回路の等価回路図である。
【図１２】図１１に示す、第１の変型例に係る撮像装置における、１画素あたり１．７５トランジスタ使用の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【図１３】本発明の第２の実施形態の第２の変型例に係る行方向２画素共有タイプであって、１画素あたり２．５トランジスタ使用の画素回路の等価回路図である。
【図１４】図１３に示す第２の変型例における走査方式を用いて行った場合の奇数列（実線）と偶数列（破線）を示す概略図である。
【図１５】本発明の第２の実施形態の第３変型例に係る４画素共有タイプであって、１画素あたり１．７５トランジスタ使用の画素回路の等価回路図である。
【図１６】図１５に示す、第３の変型例に係る撮像装置における、１画素あたり１．７５トランジスタ使用の画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について、上記図面を参照しながら説明する。
【００２２】
＜第１の実施形態＞
まず、第１の実施形態に係るＣＭＯＳ型撮像装置に用いられる４トランジスタ使用の画素回路の等価回路図を、図１を用いて説明する。なお、この等価回路図に示す画素回路１０は、ＣＭＯＳ型撮像装置の画素アレイの各画素（または各画素群）に対応して設けられる（１対１の対応に限定されない）。
【００２３】
図１に示すように、この画素回路１０は、フォトダイオード（ＰＤ）１１、電荷転送トランジスタ（ＴＸ）１２、浮遊拡散容量（ＦＤ）１３、リセットトランジスタ（ＲＳＴ）１４、ソースフォロアアンプ（増幅トランジスタ：ＳＦ）１５、選択トランジスタ（ＳＥＬ）１６、画素電源部（ＶＤＤ）１７、および画素出力部（ＯＵＴ）１８から構成される。
【００２４】
また、この画素回路１０は、Ｘ方向（行方向）およびＹ方向（列方向）に多数個配列されて画素アレイ５０１（図２参照）を構成している。
図２に示すように、画素アレイ５０１は、Ｙ方向操作部５０２、Ｘ方向操作部５０３、タイミングジェネレータ５０４および出力回路５０５とともに撮像装置（イメージセンサ）５５０を構成している。なお、撮像装置５５０のうち、Ｙ方向操作部５０２、Ｘ方向操
作部５０３、タイミングジェネレータ５０４および出力回路５０５は、本発明に係る画像フレーム読出し制御回路を構成する。
【００２５】
各画素回路１０において、ＰＤ１１は、入射光の強度に応じた量の負電荷を蓄積する。このＰＤ１１のアノードは接地され、カソードはＴＸ１２を介してＳＦ１５のゲートに接続される。ＴＸ１２のゲートは、Ｙ方向操作部５０２からの信号線ＬＴに接続され、転送信号が入力される。
【００２６】
ＳＦ１５およびＳＥＬ１６は、ＶＤＤ１７と出力部１８との間に直列接続される。ＳＥＬ１６のゲートは、Ｙ方向操作部５０２からの信号線ＬＳに接続され、選択信号が入力される。ＲＳＴ１４は、ＶＤＤ１７とＳＦ１５のゲートとの間に接続される。ＲＳＴ１４のゲートは、Ｙ方向操作部５０２からの信号線ＬＲに接続され、リセット信号を入力される。
また、ＦＤ１３は、ＳＦ１５のゲートに接続される。
【００２７】
ＰＤ１１をリセットするためには、ＳＥＬ１６がオフ状態でＴＸ１２とＲＳＴ１４をオン状態とする。これにより、ＰＤ１１に蓄積されていた負電荷がＴＸ１２とＲＳＴ１４を介して、ＶＤＤ１７に放出され、リセット動作が終了する。
【００２８】
ＰＤ１１のリセット動作終了時から入射光による電荷の蓄積が開始する。すなわち、転送信号およびリセット信号が「Ｌ」状態となり、ＴＸ１２とＲＳＴ１４がオフ状態となると、入射光の強度に応じた量の電荷がＰＤ１１に蓄えられ、電荷蓄積時間が開始する。
【００２９】
一方、蓄積時間の終了は以下のように行われる。すなわち、まず、選択信号を「Ｈ」レベルにしてＳＥＬ１６をオン状態とし、リセット信号を所定時間だけ「Ｈ」レベルにしてＲＳＴ１４をオン状態とすることでＦＤ１３をリセットする。次いで、転送信号を所定時間だけ「Ｈ」レベル状態にしてＴＸ１２をオン状態とすることで、ＰＤ１１の蓄積電荷がＦＤ１３に移動され、ＴＸ１２がオフとなった時点でＰＤ１１の蓄積時間が終了する。
【００３０】
また、図２に示すタイミングジェネレータ５０４は、Ｙ方向走査部５０２に行選択アドレス信号および駆動制御信号を送出するとともに、Ｘ方向走査部５０３に列選択アドレス信号および読出し制御信号を送出する。Ｙ方向走査部５０２は、Ｙ方向走査回路および電圧レベルシフト回路の機能を有しており、入力された行選択アドレス信号および駆動制御信号に応じて、画素アレイ５０１の所定の複数行を順次選択し、選択した行の信号線ＬＴ，ＬＲ，ＬＳを介して、その行の各画素回路１０に転送信号、リセット信号および選択信号を送出する。
【００３１】
また、Ｘ方向走査部５０３は、Ｘ方向走査回路およびカラム回路の機能を有しており、Ｙ方向走査部５０２によって選択された所定の行の複数の画素回路１０から複数のＹ方向信号線ＬＶに出力された電流を複数の所定の信号に変換する。
さらに、出力回路５０５は、Ｘ方向走査部５０３で生成された複数の画素信号を外部に出力する。
【００３２】
また、図３は、図１に示す、画素回路１０を用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。なお、本実施形態（および以下の第２、第３の実施形態）においては、画像フレームレートが１２０Ｈｚで、インターレース走査を採用している。
【００３３】
図３において、各グラフは、ＳＥＬ１６、ＲＳＴ１４、ＴＸ１２の信号波形を示すものであり、ＳＥＬ、ＲＳＴおよびＴＸの後段に記されたかっこの中の数字は画面中での対応
画素の行を示している。なお、各行の蓄積時間（露光時間）を黒帯で示す。また、本実施形態において、ｎは４３２０（行）に設定されている。
【００３４】
この画素回路１０では、まず、第１行（奇数行）目の画素について、ＰＤ１１をリセットするために、ＳＥＬ１６がオフ状態（ＳＥＬ（１）が「Ｌ」レベル）でＲＳＴ１４とＴＸ１２を同時にオン状態（ＲＳＴ（１）とＴＸ（１）が「Ｈ」レベル）とした後、同時にオフ状態（ＲＳＴ（１）とＴＸ（１）が「Ｌ」レベル）とする（図３の矢印Ａを参照）。これにより、ＰＤ１１とＦＤ１３の信号電荷がＴＸ１２とＲＳＴ１４を介してＶＤＤ１７に放出されることになり、ＰＤ１１のリセット処理が終了する。
この直後から、ＰＤ１１の蓄積時間が開始される。
【００３５】
また、蓄積時間が開始されたのち、ＳＥＬ１６がオン状態（ＳＥＬ（１）が「Ｈ」レベル）となる（図３中の矢印Ｂを参照）ことで、当該画素が選択され、その際に、ＲＳＴ１４がオン状態（ＲＳＴ（１）が「Ｈ」レベル）となることでＦＤ１３がリセットされ、ＦＤ１３の電荷が所定量だけ放出された状態の値（リセット電位）が読みだされる。
【００３６】
次に蓄積時間においてＲＳＴ１４がオフ状態（ＲＳＴ（１）が「Ｌ」レベル）となった後にＴＸ１２がオン状態（ＴＸ（１）が「Ｈ」レベル）になると、ＰＤ１１に畜積されていた信号電荷がＦＤ１３に移動し、このときの電位が読みだされる（図３のＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）、蓄積時間（１）のタイムチャート：特に矢印Ｃを参照）。このときＰＤ１１の蓄積時間が終了する。このように、当該画素が選択されてから、ＲＳＴ１４がオフ状態となったのちにＴＸ１２がオフ状態となるまでの時間が各画素の１蓄積時間となる。なお、この蓄積時間は、例えば（１/１００）秒（＝１０ミリ秒）に設定さ
れる。
【００３７】
この後、第１行目の他の画素についても同様にして信号読出し処理が行われる。また、他の奇数行目（１行目、３行目、・・ｎ−１行目）の画素についても順次、同様にして行われる。
【００３８】
一方、第２行目についても第１行目の上記処理と同様の信号読出し処理が行われ（図３のＳＥＬ（２）、ＲＳＴ（２）、ＴＸ（２）および蓄積時間（２）のタイムチャートを参照）、第２行目全体の信号読出しが終了する。この後、４行目、・・ｎ行目等の他の偶数行の信号読出し処理についても順次、同様にして行われる。
【００３９】
すなわち、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っており、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。
【００４０】
なお、奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設
定される。また、奇数行からなるフレーム（奇数フレーム）同士、および偶数行からなるフレーム（偶数フレーム）同士の時間間隔（画像フレーム間隔）は（１/６０）秒＝１６
．６６７ミリ秒に設定される。
【００４１】
また、第１行目と第２行目の分割画像フレーム間隔は上述したように８．３３３ミリ秒となり、一方が電荷を蓄積しているときに他方が信号を読み出すように構成されている。このことは、第３行目と第４行目の関係や第ｎ-１行目と第ｎ行目の関係も同様である。
また、奇数行目と、それに続く偶数行目の蓄積時間同士が一部重複するように設定してい
るのは、各蓄積時間を１０ミリ秒に設定しながら、奇数フレーム同士あるいは偶数フレーム同士の間隔（画像フレーム間隔）を１６．６６７ミリ秒（６０Ｈｚ）に設定するためである。
【００４２】
以下、上述した本実施形態における切替タイミングについて図４〜６を用いて説明する。
上述したように、本実施形態においては、画素アレイ５０１の画素読出し走査をインターレース方式を用いて行っている。すなわち、図４に示すように画素アレイ５０１の全行について、奇数行（図４では実線で表される）のみの画素読出しを行う操作と、偶数行（図４では破線で表される）のみの画素読出しを行う操作を交互に行うものである。このインターレース方式は、ＮＴＳＣ方式等において使用されているもので、飛越し走査等とも称される。
【００４３】
本実施形態によれば、図５および図６に示すように、照明機器等が１００Ｈｚ（電源周波数が５０Ｈｚ圏）の照明強度下において、インターレース方式を採用することにより、イメージセンサ（撮像装置）５５０の画素（フォトダイオード）の１電荷蓄積時間を１０ミリ秒に設定するとともに、撮像フレーム周波数を１２０Ｈｚとしてスーパーハイビジョンに適合させつつ、フリッカの発生を阻止するようにしている。
【００４４】
すなわち、フリッカの発生を阻止するために、電子シャッター速度を１０ミリ秒に設定した場合には、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになる。
【００４５】
そこで、本実施形態においては、電子シャッター速度を１０ミリ秒とし、撮像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、インターレース方式を採用
しているので、画像フレーム間隔（奇数フレーム同士あるいは偶数フレーム同士）に対する電子シャッター期間を１より小さい値（本実施形態ではインターレース方式を採用しているので６／１０）に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。
【００４６】
＜第２の実施形態＞
なお、本実施形態および以下に示す実施形態３においては、実施形態１と重複する部分も多いことから、そのような部分については適宜、簡単に説明する。特に、図２に基づく装置構成および図４〜６による作用は略同様であるので、その詳細な説明は省略する。
【００４７】
次に、第２の実施形態に係る撮像装置における画素回路の主要構成を、２画素共有タイプであって、１画素あたり２．５トランジスタ使用の画素回路の等価回路図を、図７を用いて説明する。なお、この等価回路図に示す画素回路は、列方向（Ｙ方向）に並列する２画素に対応して設けられる。
【００４８】
また、図７において、各トランジスタＴＸ１１２Ａ，Ｂ、ＲＳＴ１１４、ＳＥＬ１１６のゲート部に接続されるＹ方向走査部５０２からの信号線ＬＴ，ＬＲ，ＬＳの機能については図１で説明した機能と同様であるので、図面中に対応する符号のみを付し詳細な説明は省略する（以下に説明する実施形態および変型例についても同様にして説明を省略する）。
【００４９】
図７に示すように、この画素回路１１０は、２画素共有タイプであって、２つのフォトダイオード（ＰＤ）１１１Ａ，Ｂ、２つの電荷転送トランジスタ（ＴＸ）１１２Ａ，Ｂ、
浮遊拡散容量（ＦＤ）１１３、リセットトランジスタ（ＲＳＴ）１１４、ソースフォロアアンプ（ＳＦ）１１５、選択トランジスタ（ＳＥＬ）１１６、画素電源部（ＶＤＤ）１１７、および画素出力部（ＯＵＴ）１１８から構成される。
【００５０】
ＰＤ１１１Ａ，ＢとＴＸ１１２Ａ，Ｂは２画素並べて設けられており、またＦＤ１１３、ＲＳＴ１１４、ＳＦ１１５、ＳＥＬ１１６、ＶＤＤ１１７およびＯＵＴ１１８は２画素共有の構成とされている。すなわち、２画素用を５つのトランジスタで構成しているから、１画素あたり2.5個のトランジスタで構成することができることとなり、上記第１の実
施形態のものよりも、１画素あたり、トランジスタ1.5個分少なくて済むこととなり、そ
の分だけ受光面積を拡げる（開口率を上げる）ことができ、さらに画素の微細化を図ることができるので、望ましい。
【００５１】
また、図８は、図７に示す画素回路１１０を用いて信号読出しを行った場合における、各トランジスタの入力信号を表すタイムチャートである。各グラフにおいてかっこ内の数字は、第何番目の行数であるかを示すものであり、例えば、ＳＥＬ（１、２）、ＲＳＴ（１、２）と記載されているのは、１行目と２行目の画素共有がなされていることを示し、一方、ＴＸ（１）として表されるＴＸ１１２ＡやＴＸ（２）として表されるＴＸ１１２Ｂは画素共有がなされていないことを示し、さらに蓄積時間（１）はＰＤ１１１Ａの蓄積時間を示し、蓄積時間（２）はＰＤ１１１Ｂの蓄積時間を示す。
【００５２】
なお、各行の蓄積時間を黒帯で示す。また、本実施形態において、ｎは４３２０（行）に設定されている。
【００５３】
この画素回路１１０では、まず、ＰＤ１１１Ａをリセットするために、ＳＥＬ１１６がオフ状態（ＳＥＬ（１）が「Ｌ」レベル）となっているときにＲＳＴ１１４とＴＸ１１２Ａが同時にオン状態（ＲＳＴ（１、２）とＴＸ（１）が「Ｈ」レベル）とされ、しかる後に同時にオフ状態（ＲＳＴ（１、２）とＴＸ（１）が「Ｌ」レベル）とされる。これにより、このリセット終了時からＰＤ１１１Ａにおいて電荷の蓄積が開始される（図８中で矢印Ａを参照）。
【００５４】
次に、ＰＤ１１１Ｂをリセットするために、ＳＥＬ１１６がオフ状態（ＳＥＬ（１）が「Ｌ」レベル）となっているときにＲＳＴ１１４とＴＸ１１２Ｂが同時にオン状態（ＲＳＴ（１、２）とＴＸ（２）が「Ｈ」レベル）とされ、しかる後に同時にオフ状態（ＲＳＴ（１、２）とＴＸ（２）が「Ｌ」レベル）とされる。これにより、このリセット終了時からＰＤ１１１Ｂにおいて電荷の蓄積が開始される（図８中で矢印Ａ´を参照）。
【００５５】
また、ＳＥＬ１１６がオン状態（ＳＥＬ（１）が「Ｈ」レベル）となることで、当該画素が選択され（図中で矢印Ｂを参照）、ＲＳＴ１１４がオン状態（ＲＳＴ（１、２）が「Ｈ」レベル）となることでＦＤ１１３がリセットされ、ＲＳＴ１１４がオフ状態（ＲＳＴ（１、２）が「Ｌ」レベル）となった後にＴＸ１１２Ａがオン状態（ＴＸ（１）が「Ｈ」レベル）になると電荷がＦＤ１１３へ移動し電圧が読み出され、ＴＸ１１２Ａがオフ状態（ＴＸ（１）が「Ｌ」レベル）になるとＰＤ１１１Ａの畜積時間が終了する（図中で矢印Ｃを参照）。この蓄積時間は第１の実施形態と同様に（１/１００）秒（＝１０ミリ秒）
に設定される。
【００５６】
また、ＳＥＬ１１６がオン状態（ＳＥＬ（１）が「Ｈ」レベル）となることで、当該画素が選択され（図中で矢印Ｂ´を参照）、ＲＳＴ１１４がオン状態（ＲＳＴ（１、２）が「Ｈ」レベル）となることでＦＤ１１３がリセットされ、ＲＳＴ１１４がオフ状態（ＲＳＴ（１、２）が「Ｌ」レベル）となった後にＴＸ１１２Ｂがオン状態（ＴＸ（２）が「Ｈ」レベル）になると電荷がＦＤ１１３へ移動し電圧が読み出され、ＴＸ１１２Ｂがオフ状
態（ＴＸ（２）が「Ｌ」レベル）になるとＰＤ１１１Ｂの畜積時間が終了する（図中で矢印Ｃ´を参照）。この蓄積時間は第１の実施形態と同様に（１/１００）秒（＝１０ミリ
秒）に設定される。
【００５７】
結局、この図８を第１実施形態の入力信号のタイムチャートを示す図３と比較して説明すると、画素の共有がなされたＳＥＬ１１６の入力信号については、図３中のＳＥＬ（１）とＳＥＬ（２）を合成した波形とされるとともに、画素の共有がなされたＲＳＴ１１４については、図３中のＲＳＴ（１）とＲＳＴ（２）を合成した波形とされている。これに対して画素の共有がなされていないＴＸ１１２Ａ，Ｂについては、図３中のＴＸ（１）およびＴＸ（２）と同様の入力信号波形を示す。
【００５８】
上述したように、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っており、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行に記録された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行に記録された画像信号を出力する。なお、奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）
秒＝８．３３３ミリ秒に設定される。
【００５９】
これにより、本実施形態においては、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。
【００６０】
＜第３の実施形態＞
次に、第３の実施形態に係る撮像装置における画素回路の主要構成を、２画素共有タイプであって、１画素あたり４．５トランジスタ使用のグローバルシャッタ機能を搭載した画素回路の等価回路図を、図９を用いて説明する（上述した第１、第２の実施形態においてはローリングシャッタを用いている）。なおこの等価回路図に示す画素回路は、列方向（Ｙ方向）に並列した２画素に対応して設けられる。
【００６１】
図９に示すように、この画素回路２１０は、２画素共有タイプであって、２つのフォトダイオード（ＰＤ）２１１Ａ，Ｂ、２つのフォトダイオードリセットトランジスタ（ＲＰＤ）２２１Ａ，Ｂ、２つのグローバルシャッタトランジスタ（ＧＳ）２２２Ａ，Ｂ、２つの電荷保持容量（ＳＤ）２２３Ａ，Ｂ、２つの電荷転送トランジスタ（ＴＸ）２１２Ａ，Ｂ、浮遊拡散容量（ＦＤ）２１３、浮遊拡散容量リセットトランジスタ（ＲＦＤ）２１４、ソースフォロアアンプ（ＳＦ）２１５、選択トランジスタ（ＳＥＬ）２１６、画素電源部（ＶＤＤ）２１７、画素出力部（ＯＵＴ）２１８から構成される。
【００６２】
ＰＤ２１１Ａ，Ｂ、ＲＰＤ２２１Ａ，Ｂ、ＧＳ２２２Ａ，Ｂ、ＳＤ２２３Ａ，Ｂ、ＴＸ２１２Ａ，Ｂは２画素並べて設けられており、ＦＤ２１３、ＲＦＤ２１４、ＳＦ２１５、ＳＥＬ２１６は２画素共有の構成とされている。すなわち、２画素用を９つのトランジスタで構成しているから、１画素あたり4.5個のトランジスタで構成することができること
となり、グローバルシャッタ機能を有しつつも、１画素あたりのトランジスタの個数を、最小限とすることができる。
【００６３】
また、本実施形態においては、グローバルシャッタトランジスタ（ＧＳ）２２２Ａ，Ｂを設けているので、全画素同時（実際には奇数フレーム画素同時および偶数フレーム画素を同時）にシャッタ動作を行うことができ、全画素同時読出しが可能である。これにより、特に、動きが高速である被写体については像の歪みを阻止することができる。
【００６４】
図１０は、図９に示す２画素共有タイプであって、１画素あたり４．５トランジスタ使用のグローバルシャッタ機能を搭載したＣＭＯＳ型撮像装置の画素回路２１０を用いて信号読出しを行った場合における各トランジスタの入力信号を表すタイムチャートである。なお、ＳＥＬ、ＲＦＤ、ＴＸへの入力信号波形であり、ＳＥＬ、ＲＦＤ、ＴＸに続くかっこ内の数字は画素の行を示している。１，２や３，４など、２つの数字が記載されている場合は、画素の共有がなされていることを示す。なお、各行の蓄積時間を黒帯で示す。また、本実施形態において、ｎは４３２０（行）に設定されている。
【００６５】
この画素回路２１０では、まず、奇数行（１、３、・・、ｎ-１）について、ＰＤ２１
１Ａをリセットするために、ＲＰＤ２２１Ａがオン状態（ＲＰＤ（１、３、・・、ｎ-１
）が「Ｈ」レベル）とされ、しかる後にオフ状態（ＲＰＤ（１、３、・・、ｎ-１）が「
Ｌ」レベル）とされる。これにより、リセット終了時からＰＤ２１１Ａにおいて、電荷の蓄積が開始される（図１０で矢印Ｄを参照）。
【００６６】
この後、所定の蓄積時間経過後、ＧＳ２２２Ａがオン状態（ＧＳ（１、３、・・、ｎ-
１）が「Ｈ」レベル）とされることで、ＰＤ２１１ＡからＳＤ２２３Ａへ電荷が移動し、この後ＧＳ２２２Ａがオフ状態（ＧＳ（１、３、・・、ｎ-１）が「Ｌ」レベル）とされ
ることで蓄積時間が終了する（図１０で矢印Ｅを参照）。
【００６７】
一方、ＰＤ２１１Ａの読み出しが開始されると、ＳＥＬ２１６がオン状態（ＳＥＬ（１、２）が「Ｈ」レベル）となり、読み出すべき画素が選択され、当該画素において、ＲＦＤ２１４がオン状態（ＲＦＤ（１、２）が「Ｈ」レベル）となることでＦＤ２１３がリセットされ、この後ＲＦＤ２１４がオフ状態（ＲＦＤ（１、２）が「Ｌ」レベル）となってから、ＴＸ２１２Ａがオン状態（ＴＸ（１）が「Ｈ」レベル）となることでＳＤ２２３Ａにあった電荷がＦＤ２１３に移動する。これにより１蓄積時間において、ＰＤ２１１Ａに蓄積されていた信号電荷が読みだされる。この蓄積時間は（１/１００）秒（＝１０ミリ
秒）に設定されている。
【００６８】
上記においては、奇数行のうち第１行目について説明しているが、図１０に示すように他の奇数行、さらには偶数行についても、タイミングは所定時間ずつずれてはいるものの、電荷の蓄積動作および信号の読出し動作については、上記と同様にして行われる。
【００６９】
このように、本実施形態における撮像装置においては、インターレース走査により読出し操作を行っているので、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行の各画素に蓄積された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行の各画素に蓄積された画像信号を出力する。奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定される。
【００７０】
本発明の実施の形態によれば、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、従来生じていたフリッカを抑制することができる。
【００７１】
なお、上記実施形態においては、画像フレーム間隔を、１／１２０秒＝８．３３３ミリ秒としているが、これに替えて、１／１２０秒×１００１／１０００＝８．３４２ミリ秒としても、上記実施形態のものと略同様の効果を奏することができる。また、上記実施形態においては、フレーム周波数を１２０Ｈｚとしているが、これに替えて、１２０×１０００／１００１＝１１９．８８Ｈｚとしても、上記実施形態のものと略同様の効果を奏することができる。
【００７２】
なお、上述した第３の実施形態に係る撮像装置は、撮像部の裏面から光を照射するタイプの裏面照射型とすることも可能である。
【００７３】
さらに、本発明の撮像装置、撮像方法および画像フレーム読出し制御回路としては、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記第２の実施形態においては、Ｙ軸方向に並ぶ２つの画素に共有の２画素共有タイプの素子の例を挙げているが、それ以外の種々の、複数画素に共有の素子を用いて信号読出しを行うことができる。
【００７４】
以下、上記第２の実施形態の変型例について、図面を用いて説明する。
【００７５】
＜第１の変型例＞
例えば、２より多数の複数画素に共有の画素回路を用いることもできる。図１１は、４画素共有タイプであって、１画素あたり１．７５トランジスタ使用の画素回路の等価回路図を示す。なおこの等価回路図に示す画素回路は、列方向（Ｙ方向）に並列した４画素に対応して設けられる。
【００７６】
図１１に示すように、この画素回路３１０は、４画素共有タイプとして構成されており、４つのフォトダイオード（ＰＤ）３１１Ａ〜Ｄ、４つの電荷転送トランジスタ（ＴＸ）３１２Ａ〜Ｄ、浮遊拡散容量（ＦＤ）３１３、リセットトランジスタ（ＲＳＴ）３１４、ソースフォロアアンプ（ＳＦ）３１５、選択トランジスタ（ＳＥＬ）３１６、画素電源部（ＶＤＤ）３１７、および画素出力部（ＯＵＴ）３１８から構成される。
【００７７】
ＰＤ３１１Ａ〜ＤとＴＸ３１２Ａ〜Ｄは４画素を縦に並べて設けられており、またＦＤ３１３、ＲＳＴ３１４、ＳＦ３１５、ＳＥＬ３１６、ＶＤＤ３１７およびＯＵＴ３１８は４画素共有の構成とされている。すなわち、４画素用を７つのトランジスタで構成しているから、１画素あたり1.75個のトランジスタで構成することができることとなり、上記第１の実施形態のものよりも、１画素あたり、トランジスタ2.25個分少なくて済み、また、上記第２の実施形態のものよりも、１画素あたり、トランジスタ0.75個分少なくて済むこととなり、その分だけ受光面積をさらに拡げることができるので、望ましい。
【００７８】
また、図１２は、図１１に示す、画素回路３１０を用いて信号読出しを行った場合における、各トランジスタの入力信号波形を表すタイムチャートである。
【００７９】
図１２において、各グラフは、ＳＥＬ３１６、ＲＳＴ３１４およびＴＸ３１２Ａ〜Ｄの入力信号波形を示すものであり、ＳＥＬ３１６、ＲＳＴ３１４およびＴＸ３１２Ａ〜Ｄの後段に記された括弧の中の数字は画素アレイ中での対応画素の行を示している。また、（1,2,3,4）、（5,6,7,8）、（n-3,n-2,n-1,n）など、ＳＥＬ３１６およびＲＳＴ３１４に
係る４つの数字の記載は、４画素共有された行中で何行目であるかを示す。また、この括弧の中の（1）、（2）、（n）など、ＴＸ３１２Ａ〜Ｄに係る１つの数字の記載は、共有
されていない行中で何行目であるかを示す。なお、各行の蓄積時間を黒帯で示す。また、本変型例において、ｎは４３２０（行）に設定されている。
【００８０】
本変型例によれば、インターレース走査により読出し操作を行っており、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行で撮像された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行で撮像された画像信号を出力する。奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔は１／１２０秒＝８．３３３ミリ秒に設定される。
【００８１】
＜第２の変型例＞
例えば、行方向（Ｘ方向）に並列された画素共有の画素回路を用いることもできる。図１３は、行方向2画素共有タイプであって、１画素あたり２．５トランジスタ使用の画素
回路の等価回路図を示す。
【００８２】
図１３に示すように、この画素回路４１０は、２画素共有タイプとして構成されており、２つのフォトダイオード（ＰＤ）４１１Ａ，Ｂ、２つの電荷転送トランジスタ（ＴＸ）４１２Ａ，Ｂ、浮遊拡散容量（ＦＤ）４１３、リセットトランジスタ（ＲＳＴ）４１４、ソースフォロアアンプ（ＳＦ）４１５、選択トランジスタ（ＳＥＬ）４１６、画素電源部（ＶＤＤ）４１７、および画素出力部（ＯＵＴ）４１８から構成される。
【００８３】
図１４は、本変型例における、読出しの順番を模式的に示すものである。本変型例の画素回路においては、行方向（Ｘ方向）に並列された２画素を共有するように構成されており、図１４に示すように、奇数列と偶数列を交互に読み出す方式を採用するものである。
【００８４】
なお、本変型例のように奇数列と偶数列を交互に読み出す方式は、奇数行と偶数行を交互に読み出す場合とは異なり、インターレース方式とは称されないが、「非プログレッシブ方式」の一態様として本発明の撮像装置、撮像方法および画像フレーム読出し制御回路に含まれるものである。
【００８５】
本変型例によれば、まず、１行目の奇数列、２行目の奇数列、３行目の奇数列、・・ｎ行目の奇数列を順次選択して信号を読み出して全奇数列の信号を読み出し、続いて、１行目の偶数列、２行目の偶数列、３行目の偶数列、・・ｎ行目の偶数列を順次選択して全偶数列の信号を読み出し、偶数列に記録された画像信号を出力することになる。
【００８６】
＜第３の変型例＞
図１５は、４画素共有タイプであって、１画素あたり１．７５トランジスタ使用の画素回路の等価回路図を示すものであり、この点では上述した第１の変型例と同じである。ただし、この等価回路図に示す画素回路は、上述した第１の変型例のものとは異なり、行方向（Ｘ方向）および列方向（Ｙ方向）に各々配列した２×２の４画素に対応して設けられる。
【００８７】
図１５に示すように、この画素回路５１０は、４画素共有タイプとして構成されており、４つのフォトダイオード（ＰＤ）５１１Ａ〜Ｄ、４つの電荷転送トランジスタ（ＴＸ）５１２Ａ〜Ｄ、浮遊拡散容量（ＦＤ）５１３、リセットトランジスタ（ＲＳＴ）５１４、ソースフォロアアンプ（ＳＦ）５１５、選択トランジスタ（ＳＥＬ）５１６、画素電源部（ＶＤＤ）５１７、および画素出力部（ＯＵＴ）５１８から構成される。
【００８８】
ＰＤ５１１Ａ〜ＤとＴＸ５１２Ａ〜Ｄは、４画素を、行方向（Ｘ方向）へ２画素、列方向（Ｙ方向）へも２画素、各々配列することにより設けた（２×２画素構成の）ものである。
またＦＤ５１３、ＲＳＴ５１４、ＳＦ５１５、ＳＥＬ５１６、ＶＤＤ５１７およびＯＵＴ５１８は４画素共有の構成とされている。すなわち、４画素用を７つのトランジスタで構成しているから、１画素あたり1.75個のトランジスタで構成することができることとなり、上記第１の実施形態のものよりも、１画素あたり、トランジスタ2.25個分少なくて済み、また、上記第２の実施形態のものよりも、１画素あたり、トランジスタ0.75個分少なくて済むこととなり、その分だけ受光面積をさらに拡げることができるので、望ましい。
【００８９】
また、図１６は、図１５に示す、画素回路５１０を用いて信号読出しを行った場合にお
ける、各トランジスタの入力信号波形を表すタイムチャートである。
【００９０】
図１６において、各グラフは、ＳＥＬ５１６、ＲＳＴ５１４およびＴＸ５１２Ａ〜Ｄの入力信号波形を示すものであり、ＳＥＬ５１６、ＲＳＴ５１４およびＴＸ５１２Ａ〜Ｄの後段に記された括弧の中の数字は画素アレイ中での対応画素の行を示している。また、（1,2,3,4）、（5,6,7,8）、（n-3,n-2,n-1,n）など、ＳＥＬ５１６およびＲＳＴ５１４に
係る４つの数字は、４画素共有とされた画素アレイのうち、行方向に２画素、列方向に２画素配されるタイプにおいて、各画素を、左上、右上、左下、右下の順に配列したときに何番目の画素アレイであるかを示すものである。また、この括弧の中の（1）、（2）、（n）など、ＴＸ５１２Ａ〜Ｄに係る１つの数字は、２×２画素の順および２×２画素の縦
の順を示す。なお、各行の蓄積時間を黒帯で示す。また、本変型例３において、ｎは８６４０（２画素×４３２０行）に設定されている。
【００９１】
本変型例によれば、インターレース走査により読出し操作を行っており、まず、１行目、３行目、・・（ｎ／２）−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行で撮像された画像信号を出力する。続いて、２行目、４行目、・・ｎ／２行目を順次選択して全偶数行の信号を読み出し、偶数行で撮像された画像信号を出力する。奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔は１／１２０秒＝８．３３３ミリ秒に設定される。
【符号の説明】
【００９２】
１０、１１０、２１０、３１０、４１０、５１０    撮像素子
１１、１１１Ａ，Ｂ、２１１Ａ，Ｂ、３１１Ａ〜Ｄ、４１１Ａ，Ｂ、５１１Ａ〜Ｄ
フォトダイオード（ＰＤ）
１２、１１２Ａ，Ｂ、２１２Ａ，Ｂ、３１２Ａ〜Ｄ、４１２Ａ，Ｂ、５１２Ａ〜Ｄ
電荷転送トランジスタ（ＴＸ）
１３、１１３、２１３、３１３、４１３、５１３    浮遊拡散容量（ＦＤ）
１４、１１４、２１４、３１４、４１４、５１４    リセットトランジスタ（ＲＳＴ）
１５、１１５、２１５、３１５、４１５、５１５    ソースフォロアアンプ（ＳＦ）
１６、１１６、２１６、３１６、４１６、５１６    選択トランジスタ（ＳＥＬ）
１７、１１７、２１７、３１７、４１７、５１７    画素電源部（ＶＤＤ）
１８、１１８、２１８、３１８、４１８、５１８    画素出力部（ＯＵＴ）
２２１Ａ，Ｂ      フォトダイオードリセットトランジスタ（ＲＰＤ）
２２２Ａ，Ｂ      グローバルシャッタトランジスタ（ＧＳ）
２２３Ａ，Ｂ      電荷保持容量（ＳＤ）
２１４      浮遊拡散容量リセットトランジスタ（ＲＦＤ）
【図１】
0006521666.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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