(57)【特許請求の範囲】
【請求項１】
ベース接地され、エミッタに入力される入力電流の変動に応じてエミッタ電流が変動する第１トランジスタと、
ベース接地され、エミッタが前記第１トランジスタのコレクタに接続され、前記第１トランジスタのエミッタ電流の変動に応じてコレクタ電圧が変動する第２トランジスタと、
コレクタ接地され、ベースが前記第２トランジスタのコレクタに接続された第３トランジスタと、
前記第３トランジスタのエミッタ電圧が入力され、前記第３トランジスタのエミッタ電圧を増幅した増幅電圧を出力する増幅部と、
前記増幅部から前記増幅電圧が入力され、前記増幅電圧の変動に応じて変動する出力電圧を出力端子から出力する出力部と、を有し、
前記第２トランジスタのベース抵抗は、前記第１トランジスタのベース抵抗よりも大きく、
前記出力部は、前記出力端子と前記第３トランジスタのベースとの間に配置されたフィードバック抵抗素子を有する、増幅回路。
【請求項２】
前記第２トランジスタのトランジスタサイズは、前記第１トランジスタのトランジスタサイズよりも小さい、請求項１に記載の増幅回路。
【請求項３】
ゲート接地され、ソースに入力される入力電流に応じてソース電流が変動する第１トランジスタと、
ゲート接地され、ソースが前記第１トランジスタのドレインに接続され、前記第１トランジスタのソース電流の変動に応じてドレイン電圧が変動する第２トランジスタと、
ドレイン接地され、ゲートが前記第２トランジスタのドレインに接続された第３トランジスタと、
前記第３トランジスタのソース電圧が入力され、前記第３トランジスタのソース電圧を増幅した増幅電圧を出力する増幅部と、
前記増幅部から前記増幅電圧が入力され、前記増幅電圧の変動に応じて変動する出力電圧を出力端子から出力する出力部と、を有し、
前記第２トランジスタのゲート抵抗は、前記第１トランジスタのゲート抵抗よりも大きく、
前記出力部は、前記出力端子と前記第３トランジスタのゲートとの間に配置されたフィードバック抵抗素子を有する、増幅回路。
【請求項４】
前記第２トランジスタのトランジスタサイズは、前記第１トランジスタのトランジスタサイズよりも小さい、請求項３に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に関する。
【背景技術】
【０００２】
トランスインピーダンスアンプ（Trans Impedance Amplifier、ＴＩＡ）回路とも称され、フォトダイオード等のフォトディテクタにより光信号から変換された電気信号を、電圧信号に変換し、増幅する増幅回路が知られている。例えば、光信号から変換された電流信号をベース接地又はゲート接地したトランジスタを使用して電圧信号に変換する増幅回路が知られている（例えば、特許文献１〜３及び非特許文献１を参照）。また、光信号から変換された電流信号を一方の入力信号とする差動型の増幅回路が知られている（例えば、特許文献４及び５を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１０／１００７４１号
【特許文献２】特開２００９−１００３３７号公報
【特許文献３】特開平１１−２０５０４７号公報
【特許文献４】特開２００５−２１０１４７号公報
【特許文献５】国際公開第２００８／１２０６６３号
【非特許文献】
【０００４】
【非特許文献１】「Bandwidth Extension in CMOS with Optimized On-Chip Inductors」, S.Mohan, et. al, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35, NO. 3, pp.346-355,MARCH 2000号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
光信号から変換された電流信号をベース接地又はゲート接地したトランジスタで電圧信号に変換し、増幅する増幅回路を、高速動作が可能な構成にすると、光信号から変換された電流信号に雑音が重畳されるおそれがある。
【０００６】
一実施形態では、電流信号をベース接地又はゲート接地したトランジスタを使用して電圧信号に変換し、増幅する増幅回路を、高速且つ低雑音化することを目的とする。
【課題を解決するための手段】
【０００７】
１つの態様では、増幅回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、増幅部と、出力部と、を有する。第１トランジスタは、ベース接地され、エミッタに入力される入力電流の変動に応じてエミッタ電流が変動する。第２トランジスタは、ベース接地され、エミッタが第１トランジスタのコレクタに接続され、第１トランジスタのエミッタ電流の変動に応じてコレクタ電圧が変動する。第３トランジスタは、コレクタ接地され、ベースが第２トランジスタのコレクタに接続される。増幅部は、第３トランジスタのエミッタ電圧を増幅した増幅電圧を出力する。出力部は、増幅部から増幅電圧が入力され、増幅電圧の変動に応じて変動する出力電圧を出力端子から出力する。第２トランジスタのベース抵抗は、第１トランジスタのベース抵抗よりも大きい。出力部は、出力端子と第３トランジスタのベースとの間に配置されたフィードバック抵抗素子を有する。
【発明の効果】
【０００８】
一実施形態では、電流信号をベース接地又はゲート接地したトランジスタを使用して電圧信号に変換する増幅回路を高速且つ低雑音化することが可能になった。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る通信システムの回路ブロック図である。
【図２】図１に示す増幅回路の内部回路ブロック図である。
【図３】図２に示す第１ベース接地部、第１エミッタフォロア部及び第１増幅部の入力換算雑音電流及び入力換算雑音電圧を含む回路図である。
【図４】（ａ）は図２に示す第２トランジスタを示す図であり、（ｂ）は（ａ）に示す第２トランジスタの小信号等価回路である。
【図５】第１増幅部の入力換算雑音を第１エミッタフォロア部の入力換算雑音に変換した図３の等価回路図である。
【図６】関連する増幅回路の入力換算雑音電流及び入力換算雑音電圧を含む回路図である。
【図７】（ａ）は図３に示す増幅回路のベース接地回路の寄生容量を示す図であり、図７（ｂ）は図６に示す増幅回路のベース接地回路の寄生容量を示す図である。
【図８】他の実施形態に係る増幅回路の回路ブロック図である。
【発明を実施するための形態】
【００１０】
以下図面を参照して、増幅回路について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。
【００１１】
（実施形態に係る増幅回路の概要）
実施形態に係る増幅回路では、ベース抵抗が小さいトランジスタのエミッタに電流信号が入力されるようにカスケード接続したベース接地回路と、ベース接地回路と増幅部との間に配置されたエミッタフォロア回路とを有する。これにより、実施形態に係る増幅回路は、ベース接地回路の寄生容量を小さくして遮断周波数を高くして高速化を図ると共に、ベース接地回路の入力換算雑音を小さくし且つ増幅部の雑音をエミッタフォロア回路で遮断して低雑音化を図ることができる。
【００１２】
（実施形態に係る通信システム）
図１は実施形態に係る通信システムの回路ブロック図である。
【００１３】
通信システム１は、送信装置２と、受信装置３と、送信装置２と受信装置３との間を光信号が伝送する光導波路４とを有する。
【００１４】
送信装置２は、演算装置２００と、送信器２０１とを有する。送信器２０１は、発光素子駆動回路２０２と、発光素子２０３とを有する。演算装置２００は、ＣＰＵであり、受信装置３に送信する電気信号を生成し、発光素子駆動回路２０２に出力する。発光素子駆動回路２０２は、演算装置２００が生成した電気信号を発光素子２０３が光信号に変換可能な電気信号を生成し、発光素子２０３に出力する。発光素子２０３は、発光素子駆動回路２０２から入力された電気信号に応じて光信号を生成し、光導波路４を介して受信装置３に出力する。
【００１５】
受信装置３は、受信器１０と、ＣＰＵである演算装置３００とを有する。受信器１０は、フォトダイオードである光電変換素子１１と、増幅回路１２と、リミティングアンプ１３と、識別回路１４と、ＤＣフィードバック回路１５と、ローパスフィルタ１６とを有する。光電変換素子１１は、光導波路４を介して送信装置２から入力された光信号に応じた電流信号を生成し、増幅回路１２に出力する。増幅回路１２は、光電変換素子１１から入力される電流信号と、ローパスフィルタ１６から入力される電流信号を使用して、光電変換素子１１から入力された電流信号を増幅して電圧信号に変換し、リミティングアンプ１３に出力する差動増幅回路である。リミティングアンプ１３は、増幅回路１２から入力される電圧信号の周波数特性を調整して電圧信号の整形して、識別回路１４に出力する。識別回路１４は、リミティングアンプ１３から入力された電圧信号に含まれる情報を識別して、識別した情報に対応する電気信号を演算装置３００に出力する。ＤＣフィードバック回路１５は、増幅回路１２にフィードバックされる電流信号の振幅が所望の大きさになるように、リミティングアンプ１３から入力された電圧信号の振幅を増幅して、ローパスフィルタ１６に出力する。ローパスフィルタ１６は、ＤＣフィードバック回路１５から入力された信号を平均化した電流信号を増幅回路１２に出力する。
【００１６】
（実施形態に係る増幅回路の構成及び機能）
図２は、増幅回路１２の内部回路ブロック図である。
【００１７】
増幅回路１２は、第１ベース接地部２０と、第１エミッタフォロア部３０と、第１増幅部４０と、第１出力部５０と、第２ベース接地部６０と、第２エミッタフォロア部７０と、第２増幅部８０と、第２出力部９０とを有する。
【００１８】
第１ベース接地部２０は、第１入力端子２１と、第１抵抗素子２２と、第１トランジスタ２３と、第２トランジスタ２４と、第２抵抗素子２５とを有する。第１入力端子２１は、光電変換素子１１から入力される電流信号である入力電流を第１抵抗素子２２の一端及び第１トランジスタのエミッタに供給する。第１抵抗素子２２は、他端が接地され、光電変換素子１１から入力される入力電流及び第１トランジスタのエミッタ電流が流れる。第１トランジスタ２３及び第２トランジスタ２４のそれぞれは、ベース接地されたｎｐｎトランジスタである。第１トランジスタ２３のエミッタが第１入力端子２１に接続され、第１トランジスタ２３のコレクタと第２トランジスタ２４のコレクタが接続されることにより、第１トランジスタ２３及び第２トランジスタ２４はカスケード接続される。第１トランジスタ２３のトランジスタサイズは、第２トランジスタ２４のトランジスタサイズよりも大きくなっている。すなわち、第１トランジスタ２３のベース抵抗は、第２トランジスタ２４のベース抵抗よりも小さくなっている。第２抵抗素子２５は、一端が第２トランジスタ２４のコレクタに接続され、他端が電源電圧Ｖｃｃに接続される。
【００１９】
第１ベース接地部２０では、光電変換素子１１から入力電流が入力されるか否かに応じて、第２トランジスタ２４のコレクタ電圧が変動する。第１トランジスタ２３はベース接地されているので、光電変換素子１１から入力電流が入力されるか否かにかかわらず、第１トランジスタ２３のエミッタ電圧は一定値である。光電変換素子１１から入力電流が入力されると、入力電流と第１トランジスタ２３のエミッタ電流の合計の電流が第１抵抗素子２２に流れる。第１トランジスタ２３のエミッタ電圧が一定値なので、光電変換素子１１から入力電流が入力されると、エミッタ電流は、入力電流が入力されないときより減少する。第１トランジスタ２３のエミッタ電流が減少することに応じて、第２トランジスタ２４のコレクタ電流が減少する。第２トランジスタ２４のコレクタ電流が減少すると、第２抵抗素子２５による電圧降下量が小さくなり、第２トランジスタ２４のコレクタ電圧が上昇する。このように、第２トランジスタ２４のコレクタ電圧は、光電変換素子１１から入力電流が入力されているときに、光電変換素子１１から入力電流が入力されていないときと比較して上昇する。
【００２０】
第１エミッタフォロア部３０は、第３トランジスタ３１と、第１電流源３２とを有する。第３トランジスタ３１は、コレクタ接地すなわちエミッタフォロア回路であるｎｐｎトランジスタである。第３トランジスタ３１は、ベースが第２トランジスタ２４のコレクタに接続され、エミッタが第１電流源３２に接続され、コレクタが電源電圧Ｖｃｃに接続される。第１電流源３２は、一端が第３トランジスタ３１のエミッタに接続され、他端が接地される。
【００２１】
第１エミッタフォロア部３０では、第３トランジスタ３１のエミッタ電圧は、第２トランジスタ２４のコレクタ電圧の変動に応じて変動する。第３トランジスタ３１のエミッタ電圧は、第２トランジスタ２４のコレクタ電圧と同電位である第３トランジスタ３１のベース電圧の変動に追従して変動するためである。第１エミッタフォロア部３０では、光電変換素子１１から入力電流が入力されているときに、第２トランジスタ２４のコレクタ電圧及び第３トランジスタ３１のベース電圧が上昇することに追従して、第３トランジスタ３１のエミッタ電圧が上昇する。
【００２２】
第１増幅部４０は、第４トランジスタ４１と、第５トランジスタ４２と、第２電流源４３と、第１接続抵抗素子４４と、第３抵抗素子４５とを有する。第４トランジスタ４１及び第５トランジスタ４２のそれぞれはｎｐｎトランジスタであり、第４トランジスタ４１はエミッタ接地され、第５トランジスタ４２はベース接地されることによりカスコード接続される。第２電流源４３は、一端が第４トランジスタ４１のエミッタに接続され、他端が接地される。第１接続抵抗素子４４は、一端が第４トランジスタ４１のエミッタに接続され、他端が第２出力部９０に接続される。第３抵抗素子４５は、一端が第５トランジスタ４２のコレクタに接続され、他端が電源電圧Ｖｃｃに接続される。
【００２３】
第１増幅部４０は、第４トランジスタ４１のベース電圧の変動を反転増幅して第１出力端子出力する。第４トランジスタ４１のベース電圧が変動すると、第４トランジスタ４１のエミッタ電圧は、第４トランジスタ４１のベース電圧の変動に追従して変動する。第４トランジスタ４１のエミッタ電圧が変動すると、第４トランジスタ４１のエミッタ電流は、第４トランジスタ４１のベース電圧の変動に追従して変動する。例えば、第４トランジスタ４１のエミッタ電圧が上昇すると、第４トランジスタ４１のエミッタ電流は増加する。第４トランジスタ４１のエミッタ電圧が上昇すると、第４トランジスタ４１のエミッタ電流は、第２電流源４３に流れる定電流と、第１接続抵抗素子４４を介して第２出力部９０に流れる電流との合計の電流になるためである。また、第４トランジスタ４１のエミッタ電圧が下降すると、第４トランジスタ４１のエミッタ電流は減少する。第４トランジスタ４１のエミッタ電圧が下降すると、第４トランジスタ４１のエミッタ電流は、第２電流源４３に流れる定電流から第１接続抵抗素子４４を介して第２出力部９０から流れる電流を差し引いた電流になるためである。第５トランジスタ４２のコレクタ電圧は、第４トランジスタ４１のエミッタ電圧が変動すると、第４トランジスタ４１のエミッタ電圧の変動した反転増幅した電圧に応じて変動する。第４トランジスタ４１のエミッタ電圧の変動に応じて第４トランジスタ４１のエミッタ電流が変動することにより、第３抵抗素子４５による電圧降下量が変動するためである。第５トランジスタ４２のコレクタ電圧は、第４トランジスタ４１のエミッタ電圧が上昇すると下降し、第４トランジスタ４１のエミッタ電圧が下降すると上昇する。
【００２４】
第１出力部５０は、第６トランジスタ５１と、第４抵抗素子５２と、第１フィードバック抵抗素子５３と、第１出力端子５４とを有する。第６トランジスタ５１は、コレクタ接地されたｎｐｎトランジスタである。第４抵抗素子５２は、一端が第６トランジスタ５１のエミッタに接続され、他端が接地される。第１フィードバック抵抗素子５３は、一端が第６トランジスタ５１のエミッタに接続され、他端が第３トランジスタ３１のベースに接続される。第１出力端子５４は、第６トランジスタ５１のエミッタ電圧を、リミティングアンプ１３の入力端子に供給する。
【００２５】
第１出力端子５４の電圧は、第５トランジスタ４２のコレクタ電圧に接続された第６トランジスタ５１のベース電圧に追従して変動するので、第４トランジスタ４１のベース電圧の変動を反転増幅した値に応じて変動する。
【００２６】
第２ベース接地部６０は、第２入力端子６１と、第５抵抗素子６２と、第７トランジスタ６３と、第８トランジスタ６４と、第６抵抗素子６５とを有する。第２ベース接地部６０の構成及び機能は、ローパスフィルタ１６で平均化された電流信号が第２入力端子６１に入力されること以外は第２ベース接地部６０と同様なので、詳細な説明は省略する。
【００２７】
第２エミッタフォロア部７０は、第９トランジスタ７１と、第３電流源７２とを有する。第２エミッタフォロア部７０の構成及び機能は、第１エミッタフォロア部３０と同様なので、詳細な説明は省略する。
【００２８】
第２増幅部８０は、第１０トランジスタ８１と、第１１トランジスタ８２と、第４電流源８３と、第２接続抵抗素子８４と、第７抵抗素子８５とを有する。第２増幅部８０の構成及び機能は、第１増幅部４０と同様なので、詳細な説明は省略する。
【００２９】
第２出力部９０は、第１２トランジスタ９１と、第８抵抗素子９２と、第２フィードバック抵抗素子９３と、第２出力端子９４とを有する。第２出力部９０の構成及び機能は、第１出力部５０と同様なので、詳細な説明は省略する。
【００３０】
（実施形態に係る増幅回路の雑音特性）
図３は、第１ベース接地部２０、第１エミッタフォロア部３０及び第１増幅部４０の入力換算雑音電流及び入力換算雑音電圧を含む回路図である。入力換算雑音電流及び入力換算雑音電圧は、第１ベース接地部２０、第１エミッタフォロア部３０及び第１増幅部４０のそれぞれの雑音がそれぞれの回路の入力側で発生したものとして等価換算したものである。図３において、増幅機構部４６は、第４トランジスタ４１、第５トランジスタ４２、第２電流源４３、第１接続抵抗素子４４及び第３抵抗素子４５を含む。また、図３において、／（i2prop）は第１ベース接地部２０、第１エミッタフォロア部３０及び第１増幅部４０の全体の入力換算雑音電流であり、／（i2ip）は第１エミッタフォロア部３０及び第１増幅部４０の合計の入力換算雑音電流である。また、／（i2q1）は第２トランジスタ２４の入力換算雑音電流であり、／（v2q1）は第２トランジスタ２４の入力換算雑音電圧である。また、／（i2e）は第１エミッタフォロア部３０の入力換算雑音電流であり、／（v2e）は第１エミッタフォロア部３０の入力換算雑音電圧である。また、／（i2a）は第１増幅部４０の入力換算雑音電流であり、／（v2a）は第１増幅部４０の入力換算雑音電圧である。
【００３１】
第１ベース接地部２０、第１エミッタフォロア部３０及び第１増幅部４０の全体の入力換算雑音電流／（i2prop）は、
【００３２】
【数１】
0006467924.tif 000002
【００３３】
で示される。ここで、／（i2bp）は第１ベース接地部２０の第１抵抗素子２２、第１トランジスタ２３及び第２抵抗素子２５の合計の入力換算雑音電流であり、／（i2ip）は第１エミッタフォロア部３０及び第１増幅部４０の合計の入力換算雑音電流である。／（i2bp）は第２トランジスタ２４の入力換算雑音電流／（i2q1）及び入力換算雑音電圧／（v2q1）を含まないが、これは第２トランジスタ２４の入力換算雑音が以下の理由で無視できるためである。
【００３４】
図４（ａ）は第２トランジスタ２４を示す図であり、図４（ｂ）は第２トランジスタ２４の小信号等価回路である。図４（ａ）において、ＶBはベース電圧を示し、Ｒは第１トランジスタ２３のコレクタのインピーダンスである。図４（ｂ）において、ｖbは、入力換算雑音電流／（i2q1）及び入力換算雑音電圧／（v2q1）の双方を含むベース抵抗雑音を示す。また、Ｒbは第１トランジスタ２３のベース抵抗であり、Ｒπはモデリングのための抵抗であり、Ｒは第１トランジスタ２３のコレクタのインピーダンスであり、ｇmは定数である。第１トランジスタ２３のベース抵抗Ｒbは数十Ω〜数百Ω程度であり、モデリングのための抵抗Ｒπは数キロΩ程度であり、第１トランジスタ２３のコレクタのインピーダンスＲは数百Ω程度である。また、コレクタ電流ｉcとベース電流ｉbとの比で示されるトランジスタの電流増幅率ｈfeは数百程度である。図４（ｂ）からベース抵抗雑音ｖbは、
【００３５】
【数２】
0006467924.tif 000003
【００３６】
となる。式（２）の（１＋ｈfe）Ｒは、モデリングのための抵抗値Ｒπよりも十分に大きいため、入力換算雑音電流／（i2q1）及び入力換算雑音電圧／（v2q1）の双方を含むベース抵抗雑音ｖbは無視できる。
【００３７】
次いで、第１エミッタフォロア部３０及び第１増幅部４０の合計の入力換算雑音電流／（i2ip）を演算するために、第１増幅部４０の入力換算雑音電流／（i2a）及び入力換算雑音電圧／（v2a）を第１エミッタフォロア部３０の入力換算雑音に変換する。一般にエミッタフォロア回路では、電圧増幅率は略１であるため、第１増幅部４０の入力換算雑音電圧／（v2a）は、値を変更することなく、第１エミッタフォロア部３０の入力換算雑音に変換することができる。一方、エミッタフォロア回路では、出力インピーダンスは非常に低いため、第１増幅部４０の入力換算雑音電流／（i2a）はエミッタフォロア回路の出力電流よりも非常に小さくなるため、無視することができる。これから、第１エミッタフォロア部３０及び第１増幅部４０の合計の入力換算雑音電流／（i2ip）は、
【００３８】
【数３】
0006467924.tif 000004
【００３９】
で示される。ここで、ＲCは、第２抵抗素子２５の抵抗値である。なお、ここでは、雑音電流について検討しているため、第１エミッタフォロア部３０の入力換算雑音電流／（i2e）は交流成分であり、入力換算雑音電流／（i2e）を第２抵抗素子２５の抵抗値ＲCで除算することにより、入力換算雑音電圧に変換される。
【００４０】
図５は、第１増幅部４０の入力換算雑音電流／（i2a）及び入力換算雑音電圧／（v2a）を第１エミッタフォロア部３０の入力換算雑音に変換したときの入力換算雑音電流及び入力換算雑音電圧を含む回路図である。全体の入力換算雑音電流／（i2prop）は、
【００４１】
【数４】
0006467924.tif 000005
【００４２】
で示される。
【００４３】
（実施形態に係る増幅回路に関連する増幅回路の雑音特性）
図６は、第１ベース接地部２０が第１トランジスタ２３が配置されていなく且つ第１ベース接地部２０と第１増幅部４０との間に第１エミッタフォロア部３０が配置されていないときの入力換算雑音電流及び入力換算雑音電圧を含む回路図である。すなわち、図６において、ベース接地部２２０は、第２トランジスタ２４とカスケード接続された第１トランジスタ２３が配置されておらず且つベース接地部２２０と第１増幅部４０との間に第１エミッタフォロア部３０が配置されていない。
【００４４】
図６に示すベース接地部２２０及び第１増幅部４０の全体の入力換算雑音電流／（i2conv）は、
【００４５】
【数５】
0006467924.tif 000006
【００４６】
で示される。ここで、／（i2bc）は第１抵抗素子２２、第２トランジスタ２４及び第２抵抗素子２５の合計の入力換算雑音電流であり、／（i2ic）はベース接地部２２０の出力換算雑音電流である。ベース接地部２２０の出力換算雑音電流／（i2ic）は、
【００４７】
【数６】
0006467924.tif 000007
【００４８】
で示される。式（５）及び（６）から、全体の入力換算雑音電流／（i2conv）は、
【００４９】
【数７】
0006467924.tif 000008
【００５０】
となる。
【００５１】
（実施形態に係る増幅回路と図６に示す増幅回路の雑音特性の比較）
図３に示す実施形態に係る増幅回路と図６に示す増幅回路の雑音特性を比較する。図３に示す実施形態に係る増幅回路の雑音特性を示す式（４）及び図６に示す増幅回路の雑音特性を示す式（７）において、第２抵抗素子２５の抵抗値RCで除算している項は無視できるので、式（４）及び（７）はそれぞれ、式（８）及び（９）に示すように近似される。
【００５２】
【数８】
0006467924.tif 000009
【００５３】
【数９】
0006467924.tif 000010
【００５４】
まず、式（８）及び（９）のそれぞれの右辺の第１項について検討する。式（８）の右辺の第１項／（i2bp）は、第１ベース接地部２０の第１抵抗素子２２、第１トランジスタ２３及び第２抵抗素子２５の合計の入力換算雑音電流である。一方、式（９）の右辺の第１項／（i2cp）は、ベース接地部２２０の第１抵抗素子２２、第２トランジスタ２４及び第２抵抗素子２５の合計の入力換算雑音電流である。第１トランジスタ２３のトランジスタサイズは、第２トランジスタ２４のトランジスタサイズよりも大きいので、第１トランジスタ２３のベース抵抗は第２トランジスタ２４のベース抵抗よりも小さい。ベース抵抗雑音／（ｖ2b）は、
【００５５】
【数１０】
0006467924.tif 000011
【００５６】
で示される。ここで、ｋBはボルツマン定数であり、Ｔは温度であり、Ｒはベース抵抗値であり、Δｆは帯域である。これから、第１トランジスタ２３のベース抵抗は第２トランジスタ２４のベース抵抗よりも小さいので、第１トランジスタ２３のベース抵抗雑音は第２トランジスタ２４のベース抵抗よりも小さくなる。したがって、第１トランジスタ２３のベース抵抗雑音の入力換算雑音電流を含む式（８）の右辺の第１項／（i2bp）は、第１トランジスタ２３のベース抵抗雑音の入力換算雑音電流を含む式（９）の右辺の第１項／（i2bc）よりも小さくなる。
【００５７】
次に、式（８）及び（９）のそれぞれの右辺の第２項について検討する。式（８）の右辺の第２項／（i2e）は、第１エミッタフォロア部３０の入力換算雑音電流である。一方、式（９）の右辺の第２項／（i2a）は、エミッタ接地回路を含む第１増幅部４０の入力換算雑音電流である。トランジスタサイズが同一の場合、エミッタフォロア回路の入力換算雑音電流は、エミッタ接地回路の入力換算雑音電流よりも小さい。したがって、第１エミッタフォロア部３０の入力換算雑音電流を含む式（８）の右辺の第２項／（i2e）は、エミッタ接地回路を含む第１増幅部４０の入力換算雑音電流を含む式（９）の右辺の第２項／（i2a）よりも小さくなる。
【００５８】
式（８）の右辺の第１項／（i2bp）は式（９）の右辺の第１項／（i2bc）よりも小さく、式（８）の右辺の第２項／（i2e）は式（９）の右辺の第２項／（i2a）よりも小さいので、式（８）の左辺は式（９）の左辺よりも小さくなる。
【００５９】
（実施形態に係る増幅回路と図６に示す増幅回路の周波数特性の比較）
図７（ａ）は増幅回路１２の第１ベース接地部２０の寄生容量を示す図であり、図７（ｂ）は図６に示す増幅回路のベース接地部２２０の寄生容量を示す図である。
【００６０】
増幅回路１２の第１ベース接地部２０及び図６に示すベース接地部２２０の遮断周波数ｆCは、第２トランジスタ２４のコレクタ容量ＣOP及び第２抵抗素子２５の抵抗値ＲCから、
【００６１】
【数１１】
0006467924.tif 000012
【００６２】
となるので、増幅回路１２は、第１トランジスタ２３及び第２トランジスタ２４のベース接地された２つのトランジスタをカスケード接続した場合でも、第２トランジスタ２４のみをベース接地した回路と同等の遮断周波数ｆCを実現できる。
【００６３】
一方、第１トランジスタ２３のトランジスタサイズが第２トランジスタ２４のトランジスタサイズよりも大きいので、第１トランジスタ２３の容量Ｃipは第２トランジスタＣ２４の容量ＣiCよりも大きくなる。しかしながら、光電変換素子１１が接続される入力端子における入力静電寄生容量は、光電変換素子１１の容量、ＥＳＤ容量、配線容量及びベース接地されたトランジスタの容量の和であるが、光電変換素子１１の容量、ＥＳＤ容量、配線容量が支配的である。したがって、第１トランジスタ２３及び第２トランジスタ２４のトランジスタサイズにかかわらず、第１ベース接地部２０の入力静電寄生容量と、図６に示すベース接地部２２０の入力静電寄生容量とは、略等しくなる。
【００６４】
（実施形態に係る増幅回路の作用効果）
増幅回路１２は、光電変換素子１１から電流信号が入力される第１入力端子２１に、ベース接地された２つのトランジスタをカスケード接続することにより、遮断周波数を維持しつつベース抵抗に起因する雑音を低減することができる。ベース接地された２つのトランジスタをカスケード接続すると、増幅部に電圧を供給する上段のトランジスタのコレクタ電圧が上昇するので、増幅部に所望の電圧を供給されないおそれがある。そこで、増幅回路１２は、第１ベース接地部２０と第１増幅部４０との間に第１エミッタフォロア部３０を配置することにより、増幅部に供給される電圧を調整している。また、第１ベース接地部２０と第１増幅部４０との間に第１エミッタフォロア部３０を配置することにより、光電変換素子１１から電流信号が入力される第１入力端子２１の雑音レベルを更に低減できる。エミッタフォロア回路の出力インピーダンスは、非常に低いため、第１増幅部４０の入力換算雑音電流は第１入力端子２１に現れないレベルにまで低減できる。また、エミッタフォロア回路の入力換算雑音電流は、エミッタ接地等の増幅回路の入力換算雑音電流よりも小さいので、第１入力端子２１の雑音レベルは更に低減できる。
【００６５】
なお、トランジスタのベース抵抗は、ベースを形成する物質の導電率、ベースの面積及び厚さから演算することができる。
【００６６】
また、増幅回路１２は、第１フィードバック抵抗素子５３により第１出力端子５４と、第１エミッタフォロア部３０の入力との間にフィードバック回路が形成されるため、第１入力端子２１の雑音レベルは更に低減できる。第１フィードバック抵抗素子５３は、第２抵抗素子２５と並列に、第２トランジスタ２４のコレクタに接続されている。第１フィードバック抵抗素子５３が第２抵抗素子２５に並列接続されることにより、フィードバック回路が形成されていない場合と比較して、第２抵抗素子２５の抵抗値を大きくできる。第２抵抗素子２５の抵抗値を大きくすることにより、第２抵抗素子２５に起因する雑音は小さくなり、第１入力端子２１の雑音レベルは更に低減される。
【００６７】
また、増幅回路１２の第１増幅部４０及び第２増幅部８０は、カスコード接続されたエミッタ接地回路を有するので、出力インピーダンスを大きくすることにより、利得を向上させることができる。
【００６８】
また、増幅回路１２は、第１入力端子２１に光電変換素子１１から電流信号が入力され、第２入力端子６１に光電変換素子１１から入力された電流信号を平均化した電流信号が入力される差動増幅回路を形成するので、受光特性を向上できる。
【００６９】
（他の実施形態に係る増幅回路）
増幅回路１２は、バイポーラトランジスタで形成されるが、実施形態に係る増幅回路は、ＭＯＳトランジスタにより形成してもよい。
【００７０】
図８は、ＭＯＳトランジスタにより形成された増幅回路を示す図である。
【００７１】
増幅回路１１２は、第１ベース接地部１２０と、第１エミッタフォロア部１３０と、第１増幅部１４０と、第１出力部１５０と、第２ベース接地部１６０と、第２エミッタフォロア部１７０と、第２増幅部１８０と、第２出力部１９０とを有する。増幅回路１１２のそれぞれの回路は、バイポーラトランジスタトランジスタではなくＭＯＳトランジスタを有することが増幅回路１２の対応する回路とそれぞれ相違する。増幅回路１１２のそれぞれの回路の構成及び機能は、ＭＯＳトランジスタを有すること以外は増幅回路１２の対応する回路の構成及び機能と同様なので、ここでは詳細な説明は省略する。
【符号の説明】
【００７２】
１    通信システム
２    送信装置
３    受信装置
４    光導波路
１０    受信器
１１    光電変換素子
１２    増幅回路
１３    リミティングアンプ
１４    識別回路
１５    ＤＣフィードバック回路
１６    ローパスフィルタ
２０    第１ベース接地部
２３    第１トランジスタ
２４    第２トランジスタ
３０    第１エミッタフォロア部
３１    第３トランジスタ
４０    第１増幅部（増幅部）
５０    第１出力部（出力部）
５３    第１フィードバック抵抗素子
【図１】
0006467924.tif 000013
【図２】
0006467924.tif 000014
【図３】
0006467924.tif 000015
【図４】
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【図５】
0006467924.tif 000017
【図６】
0006467924.tif 000018
【図７】
0006467924.tif 000019
【図８】
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