(57)【特許請求の範囲】
【請求項１】
第１の導電体上に第１の絶縁体を形成し、
前記第１の絶縁体上に、ＡＬＤ法を用いて第１の酸化アルミニウム膜を形成し、
前記第１の酸化アルミニウム膜の上面に接して、スパッタリング法を用いて第２の酸化アルミニウム膜を形成し、
前記第１の絶縁体、前記第１の酸化アルミニウム膜および前記第２の酸化アルミニウム膜に、前記第１の導電体に達する開口部を設け、
前記第２の酸化アルミニウム膜上及び前記開口部内に第２の導電体を形成し、
ＣＭＰ法により前記第２の導電体を研磨することにより、前記開口部内に埋め込まれた第３の導電体を形成し、
前記第３の導電体上に、前記第３の導電体の上面に接する第４の導電体を形成することを特徴とする導電体の作製方法。
【請求項２】
第１のゲート電極と、第１のゲート絶縁体を介して前記第１のゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層上のソース電極およびドレイン電極と、第２のゲート絶縁体を介して前記酸化物半導体層上に重なる第２のゲート電極と、を有する第１のトランジスタを形成し、
前記第１のトランジスタ上に、第１の絶縁体を形成し、
前記第１の絶縁体上に、ＡＬＤ法を用いて第１の酸化アルミニウム膜を形成し、
前記第１の酸化アルミニウム膜の上面に接して、スパッタリング法を用いて第２の酸化アルミニウム膜を形成し、
前記第１の絶縁体、前記第１の酸化アルミニウム膜および前記第２の酸化アルミニウム膜に、前記ソース電極に達する開口部を設け、
前記第２の酸化アルミニウム膜上及び前記開口部内に第１の導電体を形成し、
ＣＭＰ法により前記第１の導電体を研磨することにより、前記開口部内に埋め込まれた第２の導電体を形成し、
前記第２の導電体上に、前記第２の導電体の上面に接する第３の導電体を形成することを特徴とする半導体装置の作製方法。
【請求項３】
第４の導電体上に第２の絶縁体を形成し、
前記第２の絶縁体上に、ＡＬＤ法を用いて第３の酸化アルミニウム膜を形成し、
前記第３の酸化アルミニウム膜の上面に接して、スパッタリング法を用いて第４の酸化アルミニウム膜を形成し、
前記第２の絶縁体、前記第３の酸化アルミニウム膜および前記第４の酸化アルミニウム膜に、前記第４の導電体に達する第１の開口部を設け、
前記第４の酸化アルミニウム膜上及び前記第１の開口部内に第５の導電体を形成し、
ＣＭＰ法により前記第５の導電体を研磨することにより、前記第１の開口部内に埋め込まれた第６の導電体を形成し、
前記第６の導電体上に、前記第６の導電体の上面に接する第１のゲート電極を形成し、
前記第１のゲート電極と、第１のゲート絶縁体を介して前記第１のゲート電極上に重なる酸化物半導体層と、前記酸化物半導体層上のソース電極及びドレイン電極と、第２のゲート絶縁体を介して前記酸化物半導体層上に重なる第２のゲート電極と、を有する第１のトランジスタを形成し、
前記第１のトランジスタ上に、第１の絶縁体を形成し、
前記第１の絶縁体上に、ＡＬＤ法を用いて第１の酸化アルミニウム膜を形成し、
前記第１の酸化アルミニウム膜の上面に接して、スパッタリング法を用いて第２の酸化アルミニウム膜を形成し、
前記第１の絶縁体、前記第１の酸化アルミニウム膜および前記第２の酸化アルミニウム膜に、前記ソース電極および前記ドレイン電極の一方に達する第２の開口部を設け、
前記第２の酸化アルミニウム膜上及び前記第２の開口部内に第１の導電体を形成し、
ＣＭＰ法により前記第１の導電体を研磨することにより、前記第２の開口部内に埋め込まれた第２の導電体を形成し、
前記第２の導電体上に、前記第２の導電体の上面に接する第３の導電体を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサに関する。または、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの製造方法に関する。または、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの駆動方法に関する。
【０００２】
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【０００５】
ここで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
優れた電気特性を有する配線の形成方法を提供することを課題の一とする。または、安定した電気特性を有する配線の形成方法を提供することを課題の一とする。または、酸化アルミニウムを有する絶縁体への導電体の埋め込み方法を提供することを課題の一とする。
【０００８】
または、優れた電気特性を有する半導体装置の作製方法を提供することを課題の一とする。または、安定した電気特性を有する半導体装置の作製方法を提供することを課題の一とする。または、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。または、歩留まりの高い半導体装置の作製方法を提供することを課題の一とする。
【０００９】
または、安定した電気特性を有するトランジスタを有する半導体装置の作製方法を提供することを課題の一とする。または、非導通時の電流の小さいトランジスタを有する半導体装置の作製方法を提供することを課題の一とする。または、丈夫な半導体装置の作製方法を提供することを課題の一とする。または、新規な半導体装置の作製方法を提供することを課題の一とする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、基板上に第１の導電体を形成し、第１の導電体上に第１の絶縁体を形成し、第１の絶縁体上に、酸化アルミニウムを有する第２の絶縁体を形成し、第２の絶縁体の上面に接して、第３の絶縁体を形成し、第１の絶縁体、第２の絶縁体および第３の絶縁体に、第１の導電体に達する開口部を設け、第３の絶縁体上および開口部内に第２の導電体を形成し、第２の導電体の一部を除去することにより開口部内に、その上面が基板の下面と平行になるような第３の導電体を形成し、第３の絶縁体上に酸化物半導体を有する第１のトランジスタを形成する半導体装置の作製方法である。
【００１２】
上記構成において、第３の絶縁体は結晶構造を有することが好ましい。また、第２の導電体の一部の除去は、化学的機械研磨法を用いることが好ましい。
【００１３】
ここで、第３の導電体の上面が基板の下面と平行になるように第２の導電体を除去することは、例えば第２の導電体を平坦化しながら除去することである。また、例えば第３の導電体の表面が基板の下面と「略平行」となるように除去してもよい。また、第３の導電体は、第１の開口部内を埋めて形成されることが好ましい。
【００１４】
または、本発明の一態様は、基板上に酸化物半導体を有する第１のトランジスタを形成し、第１のトランジスタ上に第１の絶縁体を形成し、第１の絶縁体上に、酸化アルミニウムを有する第２の絶縁体を形成し、第２の絶縁体の上面に接して、第３の絶縁体を形成し、第１の絶縁体、第２の絶縁体および第３の絶縁体に開口部を設け、第３の絶縁体上及び開口部内に第２の導電体を形成し、第３の絶縁体上の第２の導電体の一部を除去することにより開口部内に、その上面が基板の下面と平行になるような第３の導電体を形成し、第３の絶縁体上に第４の導電体を形成する半導体装置の作製方法である。また、第２の導電体の除去は、化学的機械研磨法を用いることが好ましい。
【００１５】
または、本発明の一態様は、基板上に第２のトランジスタを形成し、第２のトランジスタ上に第１の絶縁体を形成し、第１の絶縁体上に、酸化アルミニウムを有する第２の絶縁体を形成し、第２の絶縁体の上面に接して第３の絶縁体を形成し、第１の絶縁体、第２の絶縁体および第３の絶縁体に開口部を設け、第３の絶縁体上及び開口部内に第２の導電体を形成し、第３の絶縁体上の第２の導電体の一部を除去することにより開口部内に、その上面が基板の下面と平行になるような第３の導電体を形成し、第３の絶縁体上に酸化物半導体を有する第１のトランジスタを形成する半導体装置の作製方法である。また、上記構成において、第２のトランジスタは、シリコンを有することが好ましい。また、第２の導電体の除去は、化学的機械研磨法を用いることが好ましい。
【００１６】
また、上記構成において、第３の絶縁体は、酸化アルミニウムを有し、第３の絶縁体の密度は、第２の絶縁体の密度よりも高いことが好ましい。また、上記構成において、第３の絶縁体は、酸化アルミニウムを有し、第３の絶縁体は結晶性を有することが好ましい。
【００１７】
また、上記構成において、第２の絶縁体は非晶質構造を有することが好ましい。
【００１８】
また、上記構成において、第２の絶縁体の密度は、２．５ｇ／ｃｍ３以上、３．２ｇ／ｃｍ３未満であることが好ましい。
【００１９】
また、上記構成において、第３の絶縁体は、酸化シリコンを有することが好ましい。
【発明の効果】
【００２０】
優れた電気特性を有する配線の形成方法を提供することができる。または、安定した電気特性を有する配線の形成方法を提供することができる。または、酸化アルミニウムを有する絶縁体への導電体の埋め込み方法を提供することができる。
【００２１】
または、優れた電気特性を有する半導体装置の作製方法を提供することができる。または、安定した電気特性を有する半導体装置の作製方法を提供することができる。または、信頼性の高い半導体装置の作製方法を提供することができる。または、歩留まりの高い半導体装置の作製方法を提供することができる。
【００２２】
または、安定した電気特性を有するトランジスタを有する半導体装置の作製方法を提供することができる。または、非導通時の電流の小さいトランジスタを有する半導体装置の作製方法を提供することができる。または、丈夫な半導体装置の作製方法を提供することができる。または、新規な半導体装置の作製方法を提供することができる。
【００２３】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一態様に係る半導体装置を示す断面図。
【図２】本発明の一態様に係る半導体装置を示す断面図。
【図３】本発明の一態様に係る半導体装置を示す断面図。
【図４】本発明の一態様に係る配線の形成方法を説明する図。
【図５】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図６】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図７】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図８】本発明の一態様に係る半導体装置の作製方法を示す断面図。
【図９】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１０】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１１】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１２】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１３】本発明の一態様に係るトランジスタを示す断面図。
【図１４】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１５】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１６】本発明の一態様に係るトランジスタを示す断面図。
【図１７】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１８】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図１９】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図２０】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図２１】本発明の一態様に係るトランジスタの作製方法を示す断面図。
【図２２】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２３】本発明の一態様に係るトランジスタを示す上面図および断面図。
【図２４】本発明の一態様に係るトランジスタを示す断面図。
【図２５】半導体の積層を示す断面図、およびバンド構造を示す図。
【図２６】本発明の一態様に係る半導体装置を示す断面図。
【図２７】本発明の一態様に係る半導体装置を示す断面図。
【図２８】本発明の一態様に係る半導体装置を示す断面図。
【図２９】本発明の一態様に係る半導体装置を示す断面図。
【図３０】本発明の一態様に係る半導体装置の回路図。
【図３１】本発明の一態様に係る記憶装置の回路図。
【図３２】本発明の一態様に係るＲＦタグのブロック図。
【図３３】本発明の一態様に係るＲＦタグの使用例を示す図。
【図３４】本発明の一態様に係るＣＰＵを示すブロック図。
【図３５】本発明の一態様に係る記憶素子の回路図。
【図３６】本発明の一態様に係る表示装置の上面図および回路図。
【図３７】本発明の一態様に係る表示モジュールを説明する図。
【図３８】本発明の一態様に係る電子機器を示す図。
【図３９】本発明の一態様に係る電子機器を示す図。
【図４０】本発明の一態様に係る断面ＴＥＭ像を示す図。
【発明を実施するための形態】
【００２５】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２６】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２７】
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２８】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００２９】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００３０】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３１】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３２】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３３】
なお、以下に示す実施の形態では、特に断りがない場合、絶縁体として、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを一種以上含む絶縁体を、単層で、または積層で用いればよい。または、絶縁体として、樹脂を用いてもよい。例えば、ポリイミド、ポリアミド、アクリル、シリコーンなどを含む樹脂を用いればよい。樹脂を用いることで、絶縁体の上面を平坦化処理しなくてもよい場合がある。また、樹脂は短い時間で厚い膜を成膜することができるため、生産性を高めることができる。絶縁体としては、好ましくは酸化アルミニウム、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で用いればよい。
【００３４】
また、以下に示す実施の形態では、特に断りがない場合、導電体として、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルまたはタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【００３５】
なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。
【００３６】
また、本明細書において、Ａが大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における全体が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における平均値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における中央値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最大値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における最小値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、Ａのある領域における収束値が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が大きさＢ、長さＢ、厚さＢ、幅Ｂまたは距離Ｂである場合などを含む。
【００３７】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３８】
（実施の形態１）
本実施の形態では、複数の配線層を接続する導電体の形成方法について説明する。
【００３９】
図４（Ｅ）には、複数の配線層を接続する導電体の断面図を示す。図４（Ｅ）に示す構成は、基板４０１上の配線層４８９と、配線層４８９および基板上に設けられる絶縁体４６５と、絶縁体４６５上の絶縁体４７１ａと、絶縁体４７１ａ上の絶縁体４７１ｂと、絶縁体４６５、絶縁体４７１ａおよび４７１ｂ内に埋めて形成される導電体４７２と、導電体４７２および絶縁体４７１ｂ上の配線層４８８と、を有する。導電体４７２は、配線層４８９と配線層４８８を電気的に接続する機能を有する。
【００４０】
また、図４（Ｅ）では省略しているが、基板４０１と配線層４８９の間に、配線層４８９と接続する素子や、回路を有してもよい。素子の例としては、抵抗素子、容量素子、トランジスタ、センサ等が挙げられる。回路の例としては、これらの素子を複数有する回路等が挙げられる。
【００４１】
また、図４（Ｅ）では省略しているが、配線層４８８上に、配線層４８８と接続する素子や、回路を有してもよい。素子の例としては、抵抗素子、容量素子、トランジスタ、センサ等が挙げられる。回路の例としては、これらの素子を複数有する回路等が挙げられる。
【００４２】
絶縁体４７１ｂは、後述する導電体４６９の除去工程によりストッパー膜として機能することが好ましい。
【００４３】
ここで、図４（Ｅ）に示す構成において、配線層４８８と、配線層４８９との間に水素、酸素などをブロックする機能を有する絶縁体を有することが好ましい。水素、酸素などをブロックする機能を有する絶縁体の一例として、酸化アルミニウムが挙げられる。例えば、絶縁体４７１ａまたは絶縁体４７１ｂを酸化アルミニウムとすればよい。
【００４４】
ここで、絶縁体４７１ｂを酸化アルミニウムとする場合には、絶縁体４７１ａを設けなくてもよい場合がある。
【００４５】
また、絶縁体４７１ａを酸化アルミニウムとし、ストッパー膜として機能する絶縁体４７１ｂを絶縁体４７１ａ上に設けることにより、水素や酸素をブロックする機能を高め、かつ加工しやすい構造とすることができる場合があり、より好ましい。以下に、詳細を説明する。
【００４６】
ここで、絶縁体４７１ａは、酸化アルミニウムを有することが好ましい。酸化アルミニウムは水素、酸素などをブロックする機能を有する。また、基板４０１等に含まれる不純物をブロックする機能を有する場合がある。
【００４７】
水素、酸素、および基板４０１等に含まれる不純物等は、例えば、上述した各種素子の特性に影響を与える場合がある。
【００４８】
絶縁体４７１ａとして酸化アルミニウムを有する絶縁体を用いることにより、例えば絶縁体４７１ａより上に形成される配線層４８８や、配線層４８８に接続する素子や回路に、例えば、基板等に含まれる不純物が到達することを抑制することができる。また、例えば、配線層４８９や、配線層４８９に接続する素子や回路が、酸素や水素を有する場合、それら酸素や水素が配線層４８８や、配線層４８８に接続する素子や回路に到達することを抑制することができる。よって、例えば該素子や該回路の特性の低下を抑制し、優れた特性が得られる場合がある。
【００４９】
また、配線層４８８や、配線層４８８に接続する素子や回路が、酸素や水素を有する場合、それら酸素や水素が配線層４８９や、配線層４８９に接続する素子や回路に到達することを抑制することができる。よって、例えば該素子や該回路の特性の低下を抑制し、優れた特性が得られる場合がある。
【００５０】
ここで基板４０１として、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いることができる。また、基板４０１として、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。また、基板４０１として、非晶質半導体または結晶質半導体を用いることができる。結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがある。
【００５１】
絶縁体４７１ａとしては例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを単層または積層で用いることができる。またはこれらの絶縁膜を窒化処理して酸化窒化膜としてもよい。特に、酸化アルミニウムは水素、水および酸素に対するバリア性に優れるため好ましい。
【００５２】
ここで、絶縁体４７１ａとして酸化アルミニウムを用いる場合について述べる。結晶粒界を明確に有さない酸化アルミニウムは、結晶性を有する酸化アルミニウムと比較して水素等をブロックする能力が、より高い場合がある。これは、結晶性を有する酸化アルミニウムにおいては、水素等が結晶粒界を介して拡散しやすい可能性があるためである。結晶粒界を明確に有さない酸化アルミニウムとして、例えば非晶質構造を有する酸化アルミニウムなどが挙げられる。よって、絶縁体４７１ａとして酸化アルミニウムを用いることが好ましく、酸化アルミニウムは、例えば非晶質構造を有することが好ましい。また、酸化アルミニウムは、例えば結晶粒界を明確に有さないことが好ましい。ここで、絶縁体４７１ａとして酸化アルミニウムを用いる場合には、絶縁体４７１ａの密度は、例えば２．５ｇ／ｃｍ３以上３．２ｇ／ｃｍ３未満であることが好ましい。密度が低すぎると、例えば不純物をブロックする能力が充分でなくなる場合がある。または、密度が低すぎると、例えば加工を行う際に加工速度や、加工形状の制御がしにくい場合がある。
【００５３】
また、絶縁体４７１ａとして、例えば透過電子顕微鏡により明確な粒界が観察されない酸化アルミニウムを用いてもよい。
【００５４】
絶縁体４７１ｂとしては、例えば絶縁性を有し、導電体４７２の形成工程においてエッチングされにくい材料であればいかなる材料を用いてもよい。
【００５５】
絶縁体４７１ｂとしては、例えば酸化アルミニウムを用いることが好ましい。また、絶縁体４７１ｂとして、酸化シリコンを用いてもよい。
【００５６】
絶縁体４７１ｂとして酸化アルミニウムを用いる場合には、絶縁体４７１ｂは結晶性を有することが好ましい。また、絶縁体４７１ａおよび絶縁体４７１ｂに酸化アルミニウムを用いる場合には、絶縁体４７１ｂの密度は、絶縁体４７１ａよりも高いことが好ましい。例えば、絶縁体４７１ｂの密度は、３．２ｇ／ｃｍ３以上であることが好ましく、３．４ｇ／ｃｍ３以上であることがより好ましい。結晶性を有する酸化アルミニウムとして、例えば多結晶の酸化アルミニウムを用いてもよい。
【００５７】
また、絶縁体４７１ｂは、水素や酸素をブロックする機能を有してもよい。ここで、絶縁体４７１ａは、絶縁体４７１ｂと比較して、水素や酸素をブロックする機能がより高いことが好ましい。
【００５８】
次に、図４（Ｅ）に示す複数の配線層を接続する導電体の作製方法を説明する。
【００５９】
まず、基板４０１上に配線層４８９となる導電体を成膜した後、マスク等を用いてエッチングを行い配線層４８９を形成する。その後、基板４０１上および配線層４８９上に絶縁体４６５を成膜する。その後、絶縁体４６５上に絶縁体４７１ａを成膜する。その後、絶縁体４７１ａ上に絶縁体４７１ｂを成膜する（図４（Ａ）参照。）。
【００６０】
絶縁体４７１ａおよび絶縁体４７１ｂの成膜には、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【００６１】
絶縁体４７１ａとして、例えば酸化アルミニウムを用いることが好ましい。また、絶縁体４７１ａは、結晶粒界を明確に有さないことが好ましい。また絶縁体４７１ａは、非晶質構造を有することが好ましい。ここでは一例として、ＡＬＤ法を用いて、非晶質構造を有する酸化アルミニウムを形成する。ＡＬＤ法を用いて酸化アルミニウムを成膜する場合には、例えば溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてオゾンや酸素等のガスと、を用いて成膜することができる。ＡＬＤ法を用いることにより、例えば好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下、より好ましくは５ｎｍ以下、より好ましくは２ｎｍ以下の薄い膜を、試料の面内において、膜厚の均一性を高く、形成することができる。
【００６２】
または、絶縁体４７１ａは、例えば透過型電子顕微鏡による観察により、結晶性が明確に観測されないことが好ましい。
【００６３】
ここで、非晶質構造を有する酸化アルミニウムは、多結晶などの結晶性を有する酸化アルミニウムと比較して密度が低い場合があり、後述する導電体４６９の除去工程において除去されやすい場合がある。すなわち、導電体４６９の除去工程において絶縁体４７１ａが薄くなる、または絶縁体４７１ａが消失してしまう場合がある。よって、絶縁体４７１ａ上に、導電体４６９の加工工程におけるストッパー膜として機能する絶縁体４７１ｂを設けることが好ましい。ここでは一例として、絶縁体４７１ｂとして結晶構造を有する酸化アルミニウムを、スパッタリング法を用いて形成する。ここでスパッタリング法において、例えばターゲットに酸化アルミニウムを用い、成膜ガスに酸素を用いることにより、酸化アルミニウムがより結晶化しやすくなる場合がある。
【００６４】
ここで、ストッパー膜について説明する。例えば、ストッパー膜である第１の材料の上に、加工を行う第２の材料を設ける場合を考える。第２の材料の加工工程の際に、第２の材料の加工速度と比較して第１の材料の加工速度が遅い、あるいは加工されない場合に、第１の材料を、第２の材料の加工工程におけるストッパー膜という。ストッパー膜は例えば、ストッパー膜より上に設けられる材料を加工する際に、ストッパー膜より下の材料を保護する役割を有する。ここで、絶縁体４７１ｂは、導電体４６９の加工工程、ここでは研磨工程、におけるストッパー膜である。絶縁体４７１ｂの研磨速度は、例えば導電体４６９の研磨速度の５分の１以下が好ましく、１０分の１以下がさらに好ましく、２０分の１以下がより好ましく、３０分の１以下がより好ましい。
【００６５】
また、絶縁体４７１ｂとして、酸化シリコンを有する材料を用いてもよい。酸化シリコンは、導電体４７２の除去において優れたストッパー膜として機能する場合があり好ましい。
【００６６】
次に、絶縁体４６５、絶縁体４７１ａおよび絶縁体４７１ｂに開口部を設ける（図４（Ｂ）参照。）。ここで該開口部は、配線層４８９等を露出するように設けられることが好ましい。開口部の形成には、例えばリソグラフィ法などを用いてマスクを形成し、不要な部分を例えばドライエッチング等により除去した後、マスクを除去して形成すればよい。マスクとして、無機膜または金属膜からなるハードマスクを用いてもよい。
【００６７】
なお、酸化アルミニウムの除去には、例えば三塩化ホウ素などのガスを用いればよい。
【００６８】
ここで、例えばドライエッチングにより絶縁体４７１ａとして用いられる酸化アルミニウムを除去する場合に、他の絶縁体、例えば酸化シリコンおよび酸化窒化シリコンなどと比較してエッチング速度が遅い場合がある。エッチング速度が遅いと、エッチング工程においてマスクが後退し、開口部の面積が増大してしまう場合がある。よって、半導体装置の集積度が低くなる場合がある。
【００６９】
よって、絶縁体４７１ａに酸化アルミニウムを用いる場合には、膜厚が薄いことが好ましい。例えば、絶縁体４７１ａの膜厚は、絶縁体４６５の膜厚の３分の１以下が好ましく、５分の１以下がさらに好ましく、１０分の１以下がより好ましく、５０分の１以下がより好ましく、１００分の１以下がより好ましい。
【００７０】
また、絶縁体４７１ｂに酸化アルミニウムを用いる場合には、膜厚が薄いことが好ましい。例えば、絶縁体４７１ｂの膜厚は、絶縁体４６５の膜厚の３分の１以下が好ましく、５分の１以下がさらに好ましく、１０分の１以下がより好ましく、５０分の１以下がより好ましく、１００分の１以下がより好ましい。
【００７１】
次に、該開口部内と絶縁体４７１ｂ上に導電体４６９を成膜する（図４（Ｃ）参照。）。導電体４６９としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造を用いてもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【００７２】
導電体４６９は、スパッタリング法、蒸着法、ＣＶＤ法、ＭＢＥ法などにより成膜することができる。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【００７３】
次に、導電体４６９の一部を除去することにより、その上面が基板４０１の下面と平行になるような導電体４７２等を形成する。あるいは導電体４６９の表面を平坦化して、開口部内に残るように除去することにより、導電体４７２等を形成する（図４（Ｄ）参照。）。ここで、導電体４６９は、例えば絶縁体４７１ｂを露出させるように除去することが好ましい。導電体４６９の除去には、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法などの研磨法を用いることが好ましい。ＣＭＰ法などの研磨法を用いる場合には、導電体４６９の研磨速度は、試料の面内で分布を有する場合がある。この場合に、研磨速度が速い箇所においては、絶縁体４７１ｂの露出時間が長くなる場合がある。導電体４６９の研磨速度と比較して絶縁体４７１ｂの研磨速度は遅いことが好ましい。絶縁体４７１ｂの研磨速度が遅いことにより、導電体４６９の研磨工程において、絶縁体４７１ｂは、研磨のストッパー膜としての役割を果たすことができる。また、絶縁体４７１ｂの表面の平坦性を高めることができる。
【００７４】
ここで、ＣＭＰ法とは、被加工物の表面を化学的・機械的な複合作用により、平坦化する手法である。具体的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００７５】
ＣＭＰ法において、研磨布としては、例えば発砲ポリウレタン、不織布、スウェード等を用いることができる。また、砥粒としては、例えばシリカ（酸化シリコン）や、酸化セリウム、酸化マンガン、酸化アルミニウム等を用いることができる。また、シリカとして例えばフュームドシリカや、コロイダルシリカを用いることができる。
【００７６】
ＣＭＰ法に用いるスラリーは、被加工物の除去しやすさや、スラリー溶液の安定性の観点で、ｐＨの調整を行う場合がある。例えば、酸性のスラリーを用いる場合には、ストッパー膜となる絶縁体４７１ｂは酸に対する耐性が高いことが好ましい。また、アルカリ性のスラリーを用いる場合には、絶縁体４７１ｂはアルカリに対する耐性が高いことが好ましい。
【００７７】
また、スラリーに酸化剤として、例えば過酸化水素などを用いてもよい。
【００７８】
ここで一例として、導電体４６９がタングステンを有する場合について説明する。スラリーとしては、例えば砥粒にフュームドシリカや、コロイダルシリカを用いることが好ましい。また、例えば酸性のスラリーを用いることが好ましく、例えば酸化剤として過酸化水素水を用いることが好ましい。
【００７９】
次に、絶縁体４７１ｂおよび導電体４７２等の上に配線層４８８となる導電体を形成する。次に、該導電体上にリソグラフィ法などを用いてマスクを形成する。
【００８０】
ここで、該導電体などの被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
【００８１】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【００８２】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【００８３】
ここで、絶縁体４７１ｂの表面、および絶縁体４６５、絶縁体４７１ａおよび絶縁体４７１ｂに埋め込まれた導電体４７２等の表面は、平坦性を有することが好ましい。絶縁体４７１ｂの表面や導電体４７２等の表面が平坦性を有することにより、配線層４８８となる導電体として、平坦性の高い導電体を形成することができる。該マスクを該導電体上に形成する際に、該導電体の表面が平坦性を有することにより、例えば露光のばらつき等を小さくすることができ、より微細なパターンを形成しやすくなる。例えば、絶縁体４７１ｂの表面の平坦性として、原子間力顕微鏡（ＡＦＭ）で測定される平均面粗さ（Ｒａ）が、５ｎｍ以下が好ましく、２ｎｍ以下がさらに好ましく、１ｎｍ以下がより好ましく、０．５ｎｍ以下がより好ましく、０．３ｎｍ以下がより好ましい。
【００８４】
配線層４８８となる導電体の不要な部分を除去し、マスクを除去することにより配線層４８８を形成し、図４（Ｅ）に示す断面を形成することができる。
【００８５】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００８６】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置について説明する。
【００８７】
＜半導体装置の構造＞
図１は、本発明の一態様に係る半導体装置の断面図である。図１は、一点鎖線を境に異なる断面を示す。
【００８８】
図１に示す半導体装置は、トランジスタ４９１と、トランジスタ４９１上の絶縁体４６４と、絶縁体４６４上の絶縁体４７１ａと、絶縁体４７１ａ上の絶縁体４７１ｂと、絶縁体４７１ｂ上のトランジスタ４９０と、を有する。なお、絶縁体４７１ａは、酸素および水素をブロックする機能を有する絶縁体である。
【００８９】
トランジスタ４９１は、半導体基板４００上の絶縁体４６２と、絶縁体４６２上の導電体４５４と、導電体４５４の側面に接する絶縁体４７０と、半導体基板４００中に位置し、導電体４５４および絶縁体４７０と重ならない領域である領域４７６と、絶縁体４７０と重なる領域である領域４７４と、を有する。
【００９０】
半導体装置は、絶縁体４７１ｂ上の絶縁体４６７ａと、絶縁体４６７ａ上の絶縁体４６７ｃとを有する。また、絶縁体４６７ｃ上にトランジスタ４９０が設けられている。導電体４７２は、絶縁体４６４、絶縁体４７１ａおよび絶縁体４７１ｂの開口部を、導電体４７８は絶縁体４６７ａの開口部を、導電体４７９は絶縁体４６７ｃの開口部を、それぞれ埋めて設けられることが好ましい。
【００９１】
半導体基板４００は、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体を用いればよい。なお、半導体基板４００は、非晶質半導体または結晶質半導体を用いればよく、結晶質半導体としては、単結晶半導体、多結晶半導体、微結晶半導体などがある。
【００９２】
絶縁体４６２は、トランジスタ４９１のゲート絶縁体としての機能を有する。また、導電体４５４は、トランジスタ４９１のゲート電極としての機能を有する。また、絶縁体４７０は、導電体４５４の側壁絶縁体（サイドウォールともいう。）としての機能を有する。また、領域４７６は、トランジスタ４９１のソース領域またはドレイン領域としての機能を有する。また、領域４７４は、トランジスタ４９１のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域としての機能を有する。
【００９３】
なお、領域４７４は、導電体４５４をマスクとした不純物添加によって形成することができる。また、その後、絶縁体４７０を形成し、導電体４５４および絶縁体４７０をマスクとした不純物注入によって、領域４７６を形成することができる。したがって、領域４７４と領域４７６とを、同種の不純物によって形成する場合、領域４７４は領域４７６よりも不純物濃度の低い領域となる。
【００９４】
トランジスタ４９１は、領域４７４を有することによって、短チャネル効果を抑制することができる。したがって、微細化に適した構造であることがわかる。
【００９５】
トランジスタ４９１は、半導体基板４００に設けられた他のトランジスタと、絶縁体４６０などによって分離される。なお、図１では、絶縁体４６０を、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる手法で形成した例を示すが、これに限定されない。例えば、絶縁体４６０に代えて、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって形成した絶縁体を用いて、トランジスタ間を分離しても構わない。
【００９６】
図１では、トランジスタ４９１に隣接して、トランジスタ４９１と同じ極性を有するトランジスタ４９２を配置した例を示している。また、図１では、トランジスタ４９１とトランジスタ４９２とが、領域４７６を介して電気的に接続している例を示している。なお、トランジスタ４９１とトランジスタ４９２とは、異なる極性を有するトランジスタであっても構わない。その場合、トランジスタ４９１とトランジスタ４９２とを絶縁体４６０によって分離し、トランジスタ４９１とトランジスタ４９２とで領域４７４および領域４７６に含まれる不純物の種類を変え、トランジスタ４９１およびトランジスタ４９２のいずれか一方、または両方のゲート電極として機能する導電体と重なる半導体基板４００の領域の一部に、導電型の異なるウェル領域を形成すればよい。
【００９７】
トランジスタ４９１とトランジスタ４９２とが異なる極性を有することで、相補型金属酸化物半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成することができる。ＣＭＯＳを構成することで、半導体装置の消費電力を低減することができる。または、動作速度を高くすることができる。
【００９８】
図１に示す絶縁体４７１ａおよび絶縁体４７１ｂは、トランジスタ４９１およびトランジスタ４９２などと、トランジスタ４９０などの間に設けられる。また、絶縁体４７１ａおよび絶縁体４７１ｂは積層して設けられ、絶縁体４７１ｂは、絶縁体４７１ａの上面に接する。
【００９９】
ここで、絶縁体４７１ａは、水素や、酸素などをブロックする機能を有することが好ましい。また、絶縁体４７１ａは、不純物をブロックする機能を有してもよい。絶縁体４７１ａについては、実施の形態１の絶縁体４７１ａの記載を参照すればよい。
【０１００】
例えば、トランジスタ４９１およびトランジスタ４９２がシリコンを用いたトランジスタである場合、水素を外部から供給することでシリコンのダングリングボンドを低減させることができるため、トランジスタの電気特性が向上する場合がある。水素の供給は、例えば、水素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、水素を含む絶縁体をトランジスタ４９１およびトランジスタ４９２の近傍に配置し、加熱処理を行うことで、該水素を拡散させて、トランジスタ４９１およびトランジスタ４９２に供給しても構わない。具体的には、トランジスタ４９１上およびトランジスタ４９２上の絶縁体４６４が水素を含む絶縁体にすると好ましい。絶縁体４６４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いることができる。なお、絶縁体４６４は、単層構造または積層構造としても構わない。例えば、酸化窒化シリコンまたは酸化シリコンと、窒化酸化シリコンまたは窒化シリコンと、を有する積層構造などとすればよい。
【０１０１】
水素を含む絶縁体は、例えば、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の水素（水素原子数換算）を放出することもある。
【０１０２】
ところで、絶縁体４６４から拡散した水素は、絶縁体４６４の開口部に設けられた導電体４７２、絶縁体４６４上の導電体４８６、導電体４７８、導電体４８７、導電体４７９などを介して、トランジスタ４９０の近傍まで到達する場合があるが、絶縁体４７１ａが水素をブロックする機能を有するため、トランジスタ４９０まで到達する水素は僅かとなる。水素は、酸化物半導体中でキャリアトラップやキャリア発生源となりトランジスタ４９０の電気特性を劣化させることがある。そのため、絶縁体４７１ａによって水素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。なお、導電体４７２などの開口部を埋めて設けられる導電体は、トランジスタ、容量素子などの各素子間を電気的に接続する機能を有する。
【０１０３】
一方、例えば、トランジスタ４９０に外部から酸素を供給することで、酸化物半導体の酸素欠損を低減させることができるため、トランジスタの電気特性が向上する場合がある。酸素の供給は、例えば、酸素を含む雰囲気下における加熱処理によって行えばよい。または、例えば、過剰酸素（酸素）を含む絶縁体をトランジスタ４９０の近傍に配置し、加熱処理を行うことで、該酸素を拡散させて、トランジスタ４９０に供給しても構わない。ここでは、トランジスタ４９０の絶縁体４０２が過剰酸素を含む絶縁体を用いる。
【０１０４】
拡散した酸素は、各層を介してトランジスタ４９１およびトランジスタ４９２まで到達する場合があるが、絶縁体４７１ａが酸素をブロックする機能を有するため、トランジスタ４９１およびトランジスタ４９２まで到達する酸素は僅かとなる。トランジスタ４９１およびトランジスタ４９２が、シリコンを用いたトランジスタである場合、シリコン中に酸素が混入することでシリコンの結晶性を低下させることや、キャリアの移動を阻害させる要因となることがある。そのため、絶縁体４７１ａによって酸素をブロックすることは半導体装置の性能および信頼性を高めるために重要な意味を持つ。
【０１０５】
導電体４７２等の導電体は、絶縁体４６４、絶縁体４７１ａおよび絶縁体４７１ｂに埋め込まれる。導電体４７２等の導電体を形成する方法の一例を説明する。まず、絶縁体４６４、絶縁体４７１ａおよび絶縁体４７１ｂに開口部を設ける。次に、該開口部および絶縁体４７１ｂ上に導電体４７２等となる導電体４６９を成膜した後、導電体４６９の一部を除去することにより、絶縁体４７１ｂを露出し、その上面が、基板、ここでは半導体基板４００の下面と平行になるような導電体４７２等を形成する。ここで、実施の形態１に記載のように、絶縁体４７１ｂは導電体４７２の形成時にストッパー膜として機能することが好ましい。
【０１０６】
絶縁体４７１ｂとしては、例えば絶縁性を有し、導電体４７２の形成工程においてエッチングされにくい材料であればいかなる材料を用いてもよい。絶縁体４７１ｂについては、実施の形態１の絶縁体４７１ｂの記載を参照すればよい。
【０１０７】
また、図２に示すように、半導体装置はトランジスタ４９１と、トランジスタ４９１上の絶縁体４６４と、絶縁体４６４上の絶縁体４７１ａと、絶縁体４７１ａ上の絶縁体４７１ｂと、絶縁体４７１ｂ上の絶縁体４８１ａと、絶縁体４８１ａ上の絶縁体４８１ｂと、絶縁体４８１ｂ上のトランジスタ４９０と、を有してもよい。絶縁体４８１ａについては、絶縁体４７１ａの記載を参照する。また、絶縁体４８１ｂについては、絶縁体４７１ｂの記載を参照する。絶縁体４７１ａおよび絶縁体４８１ａは、酸素および水素をブロックする絶縁体である。
【０１０８】
図２において、絶縁体４８１ａおよび絶縁体４８１ｂは絶縁体４６７ｃ上に設けられている。また、絶縁体４７１ｂと絶縁体４６７ｃとの間に、絶縁体４６７ａを有してもよい。
【０１０９】
半導体装置が絶縁体４８１ａを有することにより、例えば絶縁体４６７ａや絶縁体４６７ｃから放出される水素をブロックすることができる。また、絶縁体４６４とトランジスタ４９０との間に、酸素および水素をブロックする絶縁体を２層以上設けることにより、ブロックする機能をより高めることができる。
【０１１０】
また、図１などにおいて、半導体装置は、トランジスタ４９０上に絶縁体４０８を有すると好ましい。絶縁体４０８は、酸素および水素をブロックする機能を有する。絶縁体４０８については、絶縁体４７１ａについての記載を参照することができる。または、絶縁体４０８は、例えば、半導体４０６ａまたは／および半導体４０６ｃよりも、酸素および水素をブロックする機能が高い。
【０１１１】
半導体装置が絶縁体４０８を有することで、酸素がトランジスタ４９０から外方拡散することを抑制できる。したがって、絶縁体４０２などに含まれる過剰酸素（酸素）の量に対して、トランジスタ４９０へ効果的に酸素を供給することができる。また、絶縁体４０８は、絶縁体４０８よりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物をブロックするため、不純物の混入によってトランジスタ４９０の電気特性が劣化することを抑制できる。
【０１１２】
なお、半導体装置は、絶縁体４０８上には、絶縁体４１８を有しても構わない。また、半導体装置は、絶縁体４１８に設けられた開口部に設けられ、導電体４１６ｂ等を介してトランジスタ４９０と電気的に接続する、導電体４２４等を有しても構わない。
【０１１３】
なお、便宜上、図２において絶縁体４８１ａまたは／および絶縁体４０８をトランジスタ４９０と区別して説明したが、トランジスタ４９０の一部であっても構わない。
【０１１４】
また、図３に示すように、半導体装置はトランジスタ４９１と、トランジスタ４９１上の絶縁体４７１ａと、絶縁体４７１ａ上の絶縁体４７１ｂと、絶縁体４７１ｂ上の絶縁体４８１ａと、絶縁体４８１ａ上の絶縁体４８１ｂと、絶縁体４８１ｂ上のトランジスタ４９０と、トランジスタ４９０上の絶縁体４８２ａと、絶縁体４８２ａ上の絶縁体４８２ｂと、を有してもよい。絶縁体４８２ａについては、絶縁体４７１ａの記載を参照する。また、絶縁体４８２ｂについては、絶縁体４７１ｂの記載を参照する。絶縁体４７１ａ、絶縁体４８１ａおよび絶縁体４８２ａは、酸素および水素をブロックする絶縁体である。
【０１１５】
図３に示すように、半導体装置はトランジスタ４９０上の絶縁体４１９を有する。また、絶縁体４８２ａは絶縁体４１９上に設けられ、絶縁体４８２ｂは絶縁体４８２ａ上に設けられる。また、図３ではトランジスタ４９０上の絶縁体４０８および絶縁体４１８を省く例を示したが、トランジスタ４９０上に絶縁体４０８および絶縁体４１８を設けてもよい。
【０１１６】
導電体４８０は、絶縁体４１９、絶縁体４８２ａおよび絶縁体４８２ｂの開口部を埋めて設けられる。
【０１１７】
半導体装置が絶縁体４８２ａを有することで、酸素がトランジスタ４９０から外方拡散することを抑制できる。また、絶縁体４８２ａは、絶縁体４８２ａよりも上に設けられた層や半導体装置の外部から混入する水素を含む不純物の混入を抑制することができる。また、トランジスタ４９０の上層の配線と、トランジスタ４９０とが寄生容量を形成する場合がある。絶縁体４８２ａとして高誘電率の材料を用いた場合には、寄生容量がより大きくなることが懸念される。ここで例えば図３の構成を用いることにより、絶縁体４８２ａとの間に絶縁体４１９を設け、トランジスタ４９０と上層の配線との寄生容量を低減することができる。
【０１１８】
なお、トランジスタ４９１およびトランジスタ４９２の構造は、図１乃至図３に示した構造に限定されない。例えば、図２７に示すトランジスタ４９１およびトランジスタ４９２のように、半導体基板４００に凸部（突起、フィンなどとも呼ばれる。）を有する、構造であっても構わない。図２７に示すトランジスタ４９１およびトランジスタ４９２の構造は、図１に示したトランジスタ４９１およびトランジスタ４９２の構造と比較して、同じ占有面積に対する実効的なチャネル幅を大きくすることができる。したがって、トランジスタ４９１およびトランジスタ４９２の、導通時の電流を大きくすることができる。
【０１１９】
または、例えば、図２８に示すトランジスタ４９１およびトランジスタ４９２のように、半導体基板４００に絶縁体領域４５２を設ける構造としても構わない。図２８に示すトランジスタ４９１およびトランジスタ４９２の構造とすることで、独立して駆動されるトランジスタ間を、より確実に分離することができ、リーク電流を抑えることができる。その結果、トランジスタ４９１およびトランジスタ４９２の非導通時の電流を小さくすることができる。また、トランジスタ４９１およびトランジスタ４９２の導通時の電流を大きくすることができる。
【０１２０】
図２６に示す半導体装置は、基板４０１と、基板４０１上に設けられた配線層４８９と、配線層４８９上の絶縁体４７１ａと、絶縁体４７１ａ上の絶縁体４７１ｂと、絶縁体４７１ｂ上のトランジスタ４９０と、を有する。また、トランジスタ４９０上に絶縁体４０８が設けられている。
【０１２１】
配線層４８９は、絶縁体４６５、絶縁体４７１ａおよび絶縁体４７１ｂの開口部を埋めて設けられる導電体４７２等を介して、導電体４１３や導電体４１３ｂと電気的に接続する。
【０１２２】
ここで基板４０１は、実施の形態１の基板４０１の記載を参照することができる。
【０１２３】
ここで、絶縁体４７１ａとして不純物をブロックする機能を有する絶縁体を用いることにより、例えば基板４０１に含まれる不純物のトランジスタ４９０への混入を抑制し、特性の劣化を防ぐことができる。また、絶縁体４７１ａは水素や、酸素をブロックする機能を有する。よって、絶縁体４６５等に含まれる水素のトランジスタ４９０への混入を抑制することができる。また、トランジスタ４９０からの酸素の外方拡散を抑制することができる。
【０１２４】
＜酸化物半導体を用いたトランジスタの構造＞
図１に示すトランジスタ４９０は、導電体４１３と、導電体４１３上の絶縁体４０２と、絶縁体４０２上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ａの側面、ならびに半導体４０６ｂの上面および側面と接する、導電体４１６ａおよび導電体４１６ｂと、半導体４０６ａの側面、半導体４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する半導体４０６ｃと、半導体４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。なお、ここでは、導電体４１３をトランジスタ４９０の一部としているが、これに限定されない。例えば、導電体４１３がトランジスタ４９０とは独立した構成要素であるとしてもよい。
【０１２５】
導電体４１３は、トランジスタのゲート電極としての機能を有する。また、絶縁体４０２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。また、絶縁体４１２は、トランジスタ４９０のゲート絶縁体としての機能を有する。また、導電体４０４は、トランジスタ４９０のゲート電極としての機能を有する。
【０１２６】
なお、導電体４１３および導電体４０４は、ともにトランジスタのゲート電極としての機能を有するが、それぞれに印加する電位が異なっていても構わない。例えば、導電体４１３に負または正のゲート電圧を印加することでトランジスタ４９０のしきい値電圧を調整しても構わない。または、導電体４１３と導電体４０４とを、導電体４７３などにより電気的に接続することで、同じ電位を印加しても構わない。この場合、実効的なチャネル幅を大きくすることができるため、トランジスタ４９０の導通時の電流を大きくすることができる。また、導電体４０４だけでは電界が届きにくい領域まで、導電体４１３でカバーすることができるため、トランジスタ４９０のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、トランジスタ４９０の非導通時の電流を小さくすることができる。
【０１２７】
なお、絶縁体４０２は過剰酸素を含む絶縁体であると好ましい。
【０１２８】
例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコンは、加熱処理などによって酸素を放出することができる酸化シリコンである。したがって、絶縁体４０２は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体４０２は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体４０２は、半導体４０６ａよりも酸素透過性の高い絶縁体とすればよい。
【０１２９】
過剰酸素を含む絶縁体は、半導体４０６ｂ中の酸素欠損を低減させる機能を有する場合がある。半導体４０６ｂ中で酸素欠損は、ＤＯＳを形成し、正孔トラップなどとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０に安定した電気特性を付与することができる。
【０１３０】
ここで、加熱処理によって酸素を放出する絶縁体は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
【０１３１】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【０１３２】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０１３３】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０１３４】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０１３５】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコン基板を用いて測定した。
【０１３６】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０１３７】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０１３８】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０１３９】
または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。
【０１４０】
図１に示すように、導電体４１６ａおよび導電体４１６ｂの側面は、半導体４０６ｂの側面と接する。また、導電体４０４の電界によって、半導体４０６ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０１４１】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【０１４２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４３】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１４５】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１４６】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１４７】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１４８】
＜酸化物半導体の構造＞
以下では、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１４９】
酸化物半導体は、非単結晶酸化物半導体と単結晶酸化物半導体とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０１５０】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１５１】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１５２】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部を有する酸化物半導体の一つである。
【０１５３】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５４】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳの被形成面または上面と平行に配列する。
【０１５５】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳの平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５６】
ＣＡＡＣ−ＯＳに対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１５７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳは、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５８】
ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体の主成分以外の元素である。特に、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体内部に含まれると、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１５９】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１６０】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、キャリアトラップが少ない。そのため、当該酸化物半導体を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６１】
また、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６２】
次に、微結晶酸化物半導体について説明する。
【０１６３】
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１６４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１６５】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０１６６】
次に、非晶質酸化物半導体について説明する。
【０１６７】
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。
【０１６８】
非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１６９】
非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１７０】
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１７１】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳは、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳであれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１７２】
なお、ａ−ｌｉｋｅ  ＯＳおよびｎｃ−ＯＳの結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１７３】
また、酸化物半導体は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳの密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体は、成膜法等で形成すること自体が困難である。
【０１７４】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１７５】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１７６】
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０１７７】
以上が、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な酸化物半導体の構造である。
【０１７８】
＜半導体のその他の要素＞
次に、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃなどに適用可能な半導体の、その他の要素について説明する。
【０１７９】
半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１８０】
ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１８１】
半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１８２】
例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂと半導体４０６ｃとの界面において、界面準位が形成されにくい。
【０１８３】
半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、半導体４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、半導体４０６ｃは、半導体４０６ａと同種の酸化物を用いても構わない。
【０１８４】
半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１８５】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１８６】
このとき、ゲート電極に電界を印加すると、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。
【０１８７】
ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂとの混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。なお、図２５（Ａ）は、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃが、この順番に積層した断面図である。図２５（Ｂ）は、図２５（Ａ）の一点鎖線Ｐ１−Ｐ２に対応する伝導帯下端のエネルギー（Ｅｃ）であり、半導体４０６ａより半導体４０６ｃの電子親和力が大きい場合を示す。また、図２５（Ｃ）は、半導体４０６ａより半導体４０６ｃの電子親和力が小さい場合を示す。
【０１８８】
このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ中を主として移動する。上述したように、半導体４０６ａおよび半導体４０６ｂの界面における界面準位密度、半導体４０６ｂと半導体４０６ｃとの界面における界面準位密度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタ４９０のオン電流を高くすることができる。
【０１８９】
トランジスタ４９０のオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動の阻害は、例えば、物理的な凹凸が大きい場合にも起こる。
【０１９０】
したがって、トランジスタ４９０のオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製ＳＰＡ−５００などを用いて測定することができる。
【０１９１】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０１９２】
例えば、半導体４０６ｂが酸素欠損（Ｖｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶｏＨと表記する場合がある。ＶｏＨは電子を散乱するため、トランジスタ４９０のオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体４０６ｂ中の酸素欠損を低減することで、トランジスタ４９０のオン電流を高くすることができる場合がある。
【０１９３】
半導体４０６ｂの酸素欠損を低減するために、例えば、絶縁体４０２に含まれる過剰酸素を、半導体４０６ａを介して半導体４０６ｂまで移動させる方法などがある。この場合、半導体４０６ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１９４】
酸素は、加熱処理などによって絶縁体４０２から放出され、半導体４０６ａ中に取り込まれる。なお、酸素は、半導体４０６ａ中の原子間に遊離して存在する場合や、酸素などと結合して存在する場合がある。半導体４０６ａは、密度が低いほど、即ち原子間に間隙が多いほど酸素透過性が高くなる。例えば、また、半導体４０６ａが層状の結晶構造を有し、層を横切るような酸素の移動は起こりにくい場合、半導体４０６ａは適度に結晶性の低い層であると好ましい。
【０１９５】
絶縁体４０２から放出された過剰酸素（酸素）を半導体４０６ｂまで到達させるためには、半導体４０６ａが過剰酸素（酸素）を透過する程度の結晶性を有するとよい。例えば、半導体４０６ａがＣＡＡＣ−ＯＳである場合、層全体がＣＡＡＣ化してしまうと、過剰酸素（酸素）を透過することができないため、一部に隙間を有する構造とすると好ましい。例えば、半導体４０６ａのＣＡＡＣ化率を、１００％未満、好ましくは９８％未満、さらに好ましくは９５％未満、より好ましくは９０％未満とすればよい。ただし、半導体４０６ａと半導体４０６ｂとの界面準位密度を低減させるためには、半導体４０６ａのＣＡＡＣ化率を、１０％以上、好ましくは２０％以上、さらに好ましくは５０％以上、より好ましくは７０％以上とすればよい。
【０１９６】
なお、トランジスタ４９０がｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの全体にチャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体４０６ｂが厚いほど、トランジスタ４９０のオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。
【０１９７】
また、トランジスタ４９０のオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１９８】
また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。半導体４０６ａの厚さを、厚くすることで、隣接する絶縁体と半導体４０６ａとの界面からチャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよい。
【０１９９】
例えば、半導体４０６ｂと半導体４０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０２００】
また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するために、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０２０１】
上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ上もしくは下に、半導体４０６ａ、半導体４０６および半導体４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上に、半導体４０６ａ、半導体４０６および半導体４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０２０２】
導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に設けられている。
【０２０３】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、接している。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）と、接している。
【０２０４】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および、下面の少なくとも一部（または全部）と、電気的に接続されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）と、電気的に接続されている。
【０２０５】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）に、近接して配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）に、近接して配置されている。
【０２０６】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の横側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の横側に配置されている。
【０２０７】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の斜め上側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の斜め上側に配置されている。
【０２０８】
または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の、表面、側面、上面、または／および下面の少なくとも一部（または全部）の上側に配置されている。または、導電体４１６ａ（または／および導電体４１６ｂ）の、少なくとも一部（または全部）は、半導体４０６ｂなどの半導体の少なくとも一部（または全部）の上側に配置されている。
【０２０９】
＜酸化物半導体を用いたトランジスタの変形例＞
トランジスタ４９０は、様々な構造をとりうる。以下では、理解を容易にするため、トランジスタ４９０と、その近傍の領域についてのみ抜き出し、図９乃至図１８、および図２２、図２３に示す。
【０２１０】
図９（Ａ）は、トランジスタ４９０の上面図の一例である。図９（Ａ）の一点鎖線Ａ１−Ａ２および一点鎖線Ａ３−Ａ４に対応する断面図の一例を図９（Ｂ）に示す。なお、図９（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２１１】
また、図１０（Ａ）は、トランジスタ４９０の上面図の一例である。図１０（Ａ）の一点鎖線Ｂ１−Ｂ２および一点鎖線Ｂ３−Ｂ４に対応する断面図の一例を図１０（Ｂ）に示す。なお、図１０（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２１２】
また、図１１（Ａ）は、トランジスタ４９０の上面図の一例である。図１１（Ａ）の一点鎖線Ｃ１−Ｃ２および一点鎖線Ｃ３−Ｃ４に対応する断面図の一例を図１１（Ｂ）に示す。なお、図１１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２１３】
なお、図１などでは、半導体４０６ｃおよび絶縁体４１２と、導電体４０４とがいずれかの端部が突出しない（迫り出さない）形状を有する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図９（Ａ）の上面図、および図９（Ｂ）の断面図に示すように、トランジスタ内で半導体４０６ｃおよび絶縁体４１２が全面に設けられていても構わない。または、図１０（Ａ）の上面図に示すように、半導体４０６ｃがトランジスタのチャネル形成領域から、その周辺の領域を覆うように設けられ、かつ絶縁体４１２が半導体４０６ｃを覆うようにトランジスタ内の全面に設けられていても構わない。なお、図１０（Ｂ）の断面図では、半導体４０６ｃが導電体４０４よりも端部が突出する（迫り出す）領域を有する形状となる。または、図１１（Ａ）の上面図に示すように、半導体４０６ｃおよび絶縁体４１２がトランジスタのチャネル形成領域から、その周辺の領域を覆うように設けられても構わない。なお、図１１（Ｂ）の断面図では、半導体４０６ｃおよび絶縁体４１２が導電体４０４よりも端部が突出する（迫り出す）形状となる。
【０２１４】
トランジスタが、図９、図１０または図１１に示す構造を有することで、半導体４０６ｃの表面、絶縁体４１２の表面などを介したリーク電流を低減することができる場合がある。即ち、トランジスタのオフ電流を、より小さくすることができる。また、絶縁体４１２および半導体４０６ｃのエッチング時に、導電体４０４をマスクとしなくてもよいため、導電体４０４がプラズマに曝されることがない。したがって、アンテナ効果によるトランジスタの静電破壊が生じにくく、半導体装置を歩留まり高く生産することができる。また、半導体装置の設計の自由度が高くなるため、複雑な構造を有するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）やＶＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路に好適である。
【０２１５】
また、図１２（Ａ）は、トランジスタ４９０の上面図の一例である。図１２（Ａ）の一点鎖線Ｄ１−Ｄ２および一点鎖線Ｄ３−Ｄ４に対応する断面図の一例を図１２（Ｂ）に示す。なお、図１２（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２１６】
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４１６ｂと、ゲート電極として機能する導電体４０４とが重なる領域を有する構造を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１２に示すように、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重なる領域を有さない構造であっても構わない。このような構造とすることで、寄生容量の小さいトランジスタとすることができる。そのため、スイッチング特性が良好で、ノイズの小さいトランジスタとなる。
【０２１７】
なお、導電体４１６ａおよび導電体４１６ｂと、導電体４０４とが重ならないことにより、導電体４１６ａと導電体４１６ｂとの間の抵抗が高くなる場合がある。その場合、トランジスタのオン電流が小さくなることがあるため、該抵抗をなるべく低くすることが好ましい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくすればよい。例えば、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を０μｍ以上１μｍ以下、好ましくは０μｍ以上０．５μｍ以下、さらに好ましくは０μｍ以上０．２μｍ以下、より好ましくは０μｍ以上０．１μｍ以下とすればよい。
【０２１８】
または、導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設ければよい。なお、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりもキャリア密度の高い領域を有する。または、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりも不純物濃度の高い領域を有する。または、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、半導体４０６ｂまたは／および半導体４０６ａのほかの領域よりもキャリア移動度の高い領域を有する。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４、導電体４１６ａ、導電体４１６ｂなどをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。
【０２１９】
なお、導電体４１６ａ（導電体４１６ｂ）と、導電体４０４との距離を小さくし、かつ導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間にある半導体４０６ｂまたは／および半導体４０６ａに低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けても構わない。
【０２２０】
または、例えば、トランジスタ４９０は、図１３（Ａ）に示すように、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、図１２（Ｂ）において、低抵抗領域４２３ａおよび低抵抗領域４２３ｂに相当する領域（導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間の領域）をそれぞれＬｏｆｆ１領域およびＬｏｆｆ２領域と呼ぶ。例えば、Ｌｏｆｆ１領域およびＬｏｆｆ２領域の長さを、それぞれ５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流の低下がほとんど起こらないため好ましい。なお、Ｌｏｆｆ１領域とＬｏｆｆ２領域とは、異なる大きさであっても構わない。
【０２２１】
または、例えば、トランジスタ４９０は、図１３（Ｂ）に示すように、Ｌｏｆｆ１領域のみを有し、Ｌｏｆｆ２領域を有さなくてもよい。Ｌｏｆｆ２領域を有さないことで、トランジスタ４９０のオン電流の低下を小さくしつつ、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、導電体４１６ｂと導電体４０４との重なる領域をＬｏｖ領域と呼ぶ。例えば、Ｌｏｖ領域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、寄生容量によるトランジスタ４９０のスイッチング特性の低下がほとんど起こらないため好ましい。
【０２２２】
または、例えば、トランジスタ４９０は、図１３（Ｃ）に示すように、導電体４０４がテーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。なお、図１３（Ｃ）だけでなく、他の図面においても、導電体４０４がテーパー角を有する形状であってもよい。
【０２２３】
また、図１４（Ａ）は、トランジスタ４９０の上面図の一例である。図１４（Ａ）の一点鎖線Ｅ１−Ｅ２および一点鎖線Ｅ３−Ｅ４に対応する断面図の一例を図１４（Ｂ）に示す。なお、図１４（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２２４】
図１などではソース電極およびドレイン電極として機能する導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面および側面、絶縁体４０２の上面などと接する例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１４に示すように、導電体４１６ａおよび導電体４１６ｂが半導体４０６ｂの上面のみと接する構造であっても構わない。
【０２２５】
図１４に示すトランジスタは、導電体４１６ａおよび導電体４１６ｂは、半導体４０６ｂの側面と接しない。したがって、ゲート電極としての機能を有する導電体４０４から半導体４０６ｂの側面に向けて印加される電界が、導電体４１６ａおよび導電体４１６ｂによって遮蔽されにくい構造である。また、導電体４１６ａおよび導電体４１６ｂは、絶縁体４０２の上面と接しない。そのため、絶縁体４０２から放出される過剰酸素（酸素）が導電体４１６ａおよび導電体４１６ｂを酸化させるために消費されない。したがって、絶縁体４０２から放出される過剰酸素（酸素）を、半導体４０６ｂの酸素欠損を低減するために効率的に利用することのできる構造である。即ち、図１４に示す構造のトランジスタは、高いオン電流、高い電界効果移動度、低いサブスレッショルドスイング値、高い信頼性などを有する優れた電気特性のトランジスタである。
【０２２６】
また、図１５（Ａ）は、トランジスタ４９０の上面図の一例である。図１５（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図１５（Ｂ）に示す。なお、図１５（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２２７】
トランジスタ４９０は、図１５に示すように、導電体４１６ａおよび導電体４１６ｂを有さず、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとが接する構造であっても構わない。この場合、半導体４０６ｂまたは／および半導体４０６ａの、少なくとも導電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、半導体４０６ｂまたは／および半導体４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａおよび導電体４２６ｂが、半導体４０６ｂの孔または窪みに設けられることで、導電体４２６ａおよび導電体４２６ｂと、半導体４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
【０２２８】
または、例えば、トランジスタ４９０は、図１６（Ａ）に示すように、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さなくてもよい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さないことにより、トランジスタ４９０のオン電流は低下することがあるが、短チャネル効果の影響の小さいトランジスタ４９０となる。なお、図１５（Ｂ）において、低抵抗領域４２３ａおよび低抵抗領域４２３ｂに相当する領域（導電体４１６ａ（導電体４１６ｂ）と導電体４０４との間の領域）をＬｏｆｆ領域と呼ぶ。例えば、Ｌｏｆｆ領域の長さを、５０ｎｍ以下、２０ｎｍ以下または１０ｎｍ以下まで短くすると、低抵抗領域４２３ａおよび低抵抗領域４２３ｂを有さない場合でもトランジスタ４９０のオン電流の低下はほとんど起こらない場合がある。
【０２２９】
または、例えば、トランジスタ４９０は、図１６（Ｂ）に示すように、導電体４０４がテーパー角を有する形状であってもよい。その場合、例えば、低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、深さ方向に勾配を有する形状となる場合がある。
【０２３０】
図１７（Ａ）および図１７（Ｂ）は、トランジスタ４９０の上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２３１】
図１７（Ａ）および図１７（Ｂ）に示すトランジスタ４９０は、絶縁体４６７ｃ上の導電体４１３と、絶縁体４６７ｃ上および導電体４１３上の凸部を有する絶縁体４０２と、絶縁体４０２の凸部上の半導体４０６ａと、半導体４０６ａ上の半導体４０６ｂと、半導体４０６ｂ上の半導体４０６ｃと、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃと接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、半導体４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１２上および導電体４０４上の絶縁体４０８と、絶縁体４０８上の絶縁体４１８と、を有する。
【０２３２】
なお、絶縁体４１２は、Ｇ３−Ｇ４断面において、少なくとも半導体４０６ｂの側面と接する。また、導電体４０４は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１２を介して半導体４０６ｂの上面および側面と面する。また、導電体４１３は、絶縁体４０２を介して半導体４０６ｂの下面と面する。また、絶縁体４０２が凸部を有さなくても構わない。また、半導体４０６ｃを有さなくても構わない。また、絶縁体４０８を有さなくても構わない。また、絶縁体４１８を有さなくても構わない。
【０２３３】
したがって、図１７に示すトランジスタ４９０は、図１に示したトランジスタ４９０と一部の構造が異なるのみである。具体的には、図１に示したトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造と、図１７に示すトランジスタ４９０の半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの構造が異なるのみである。したがって、図１７に示すトランジスタは、図１に示したトランジスタについての説明を適宜参照することができる。
【０２３４】
なお、図１７では、トランジスタの第１のゲート電極である導電体４０４と第２のゲート電極である導電体４１３とが、電気的に接続しない例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、導電体４０４と導電体４１３とが接する構造であっても構わない。このような構成とすることで、導電体４０４と導電体４１３とに同じ電位が供給されるため、トランジスタのスイッチング特性を向上させることができる。または、導電体４１３を有さない構造であっても構わない。
【０２３５】
また、図１８（Ａ）は、トランジスタの上面図の一例である。図１８（Ａ）の一点鎖線Ｈ１−Ｈ２および一点鎖線Ｈ３−Ｈ４に対応する断面図の一例を図１８（Ｂ）に示す。なお、図１８（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
【０２３６】
なお、図１７（Ａ）に示す上面図では、絶縁体４１２が導電体４０４と同様の形状である例を示したが、本発明の一態様に係るトランジスタの構造はこれに限定されない。例えば、図１８（Ａ）および図１８（Ｂ）に示すように、絶縁体４１２が絶縁体４０２上、半導体４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上に配置されていてもよい。
【０２３７】
図２２（Ａ）および図２２（Ｂ）は、本発明の一態様のトランジスタ４９０の上面図および断面図である。図２２（Ａ）は上面図であり、図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ｉ１−Ｉ２、および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２３８】
図２２（Ａ）および図２２（Ｂ）に示すトランジスタ４９０は、絶縁体４６７ｃ上の導電体６０４と、導電体６０４上の絶縁体６１２と、絶縁体６１２上の半導体６０６ａと、半導体６０６ａ上の半導体６０６ｂと、半導体６０６ｂ上の半導体６０６ｃと、半導体６０６ａ、半導体６０６ｂおよび半導体６０６ｃと接し、間隔を開けて配置された導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃ上、導電体６１６ａ上および導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６０４は、絶縁体６１２を介して半導体６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。なお、半導体６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。
【０２３９】
なお、半導体６０６ｂは、トランジスタ４９０のチャネル形成領域としての機能を有する。また、導電体６０４は、トランジスタ４９０の第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａおよび導電体６１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。
【０２４０】
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。
【０２４１】
なお、導電体６０４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、半導体６０６ａは、半導体４０６ｃについての記載を参照する。また、半導体６０６ｂは、半導体４０６ｂについての記載を参照する。また、半導体６０６ｃは、半導体４０６ａについての記載を参照する。また、導電体６１６ａおよび導電体６１６ｂは、導電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。
【０２４２】
したがって、図２２に示すトランジスタ４９０は、図１８に示したトランジスタ４９０と一部の構造が異なるのみとみなせる場合がある。具体的には、図１８に示したトランジスタ４９０の導電体４０４を有さない構造と類似する。したがって、図２２に示すトランジスタ４９０は、図１８に示したトランジスタ４９０についての説明を適宜参照することができる。
【０２４３】
なお、トランジスタ４９０は、絶縁体６１８を介して半導体６０６ｂと重なる導電体を有してもよい。該導電体は、トランジスタ４９０の第２のゲート電極として機能する。該導電体は、導電体４１３についての記載を参照する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
【０２４４】
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。
【０２４５】
なお、半導体の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。または、図２３に示すように、導電体６１６ａおよび導電体６１６ｂと、半導体６０６ｃとの間に、絶縁体６２０を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と半導体６０６ｃとは、絶縁体６２０中の開口部を介して接続される。絶縁体６２０は、絶縁体６１８についての記載を参照すればよい。
【０２４６】
なお、図２２（Ｂ）や図２３（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置してもよい。その場合の例を図２４に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。また、導電体６１３には、導電体６０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタ４９０のしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。
【０２４７】
＜半導体装置の作製方法＞
次に、図２に示す半導体装置の作製方法について、図５乃至図８を用いて説明する。
【０２４８】
まず、半導体基板４００上にトランジスタ４９１およびトランジスタ４９２を作製する。
【０２４９】
次に、トランジスタ４９１およびトランジスタ４９２上に絶縁体４６４を成膜する（図５（Ａ）参照。）。絶縁体４６４の成膜には例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁体４６４をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２５０】
次に、絶縁体４６４の表面を平坦化する（図５（Ｂ）参照。）。平坦化処理には、例えばＣＭＰ法を用いればよい。
【０２５１】
次に、加熱処理を行う。加熱処理は、例えば希ガスや窒素ガスなどの不活性ガス雰囲気下、または減圧雰囲気下にて、例えば４００℃以上基板の歪み点未満で行うことができる。加熱処理により例えば、トランジスタ４９１およびトランジスタ４９２の半導体層のダングリングボンドを絶縁体４６４から脱離する水素によって終端することができる。また、加熱処理によって各々の層に含まれる水や水素を脱離させることにより、水や水素の含有量を低減することができる。絶縁体４７１ａよりも下層に含まれる水素や水を徹底的に除去した後に絶縁体４７１ａを形成することで、後の工程で絶縁体４７１ａよりも上層側に拡散する水や水素の量を低減することができる。
【０２５２】
次に、絶縁体４６４上に絶縁体４７１ａを成膜する。その後、絶縁体４７１ａ上に絶縁体４７１ｂを成膜する（図５（Ｃ）参照。）。絶縁体４７１ａおよび絶縁体４７１ｂの成膜については、実施の形態１に示す絶縁体４７１ａおよび絶縁体４７１ｂの成膜に関する記載を参照すればよい。
【０２５３】
次に、絶縁体４６４、絶縁体４７１ａおよび絶縁体４７１ｂに開口部を設ける（図６（Ａ）参照。）。ここで該開口部は、トランジスタ４９０などが有する導電体４５４等や、領域４７６等を露出するように設けられることが好ましい。開口部の形成には、例えばリソグラフィ法などを用いてマスクを形成し、不要な部分を例えばドライエッチング等により除去した後、マスクを除去して形成すればよい。マスクとして、無機膜または金属膜からなるハードマスクを用いてもよい。
【０２５４】
次に、該開口部内と絶縁体４７１ｂ上に導電体４６９を成膜する（図６（Ｂ）参照。）。導電膜に用いることのできる材料としては、実施の形態１の導電体４６９の記載を参照すればよい。また、導電体４６９の成膜方法については、実施の形態１の導電体４６９の成膜方法を参照すればよい。
【０２５５】
次に、導電体４６９の一部を除去することにより、その上面が半導体基板４００の下面と平行になるような導電体４７２等を形成する。あるいは導電体４６９の表面を平坦化して、絶縁体４７１ｂを露出させることにより、導電体４７２等を形成する（図６（Ｃ）参照。）。導電体４６９の除去は、実施の形態１を参照すればよい。
【０２５６】
次に、絶縁体４７１ｂおよび導電体４７２等の上に導電体４８５を成膜する（図７（Ａ）参照。）。導電体４８５には例えば、導電体４６９に示した材料を用いることができる。
【０２５７】
次に、導電体４８５上にリソグラフィ法などを用いてマスクを形成する。
【０２５８】
次に、導電体４８５の不要な部分を除去し、マスクを除去することにより導電体４８６を形成する。次に、絶縁体４６７ａを成膜する（図７（Ｂ）参照。）。
【０２５９】
次に、絶縁体４６７ａの表面を平坦化する。その後、絶縁体４６７ａに開口部を設け、該開口部及び絶縁体４６７ａ上に導電体４７８となる導電体を形成する。導電体４７８は、絶縁体４６７ａの開口部を埋めて形成され、導電体４７８となる導電体に用いる材料および成膜方法は、導電体４８５の記載を参照すればよい。その後、ＣＭＰ法などの研磨法を用いることにより、導電体４７８となる導電体の一部を除去して絶縁体４６７ａを露出させ、導電体４７８等を形成する（図７（Ｃ）参照。）。
【０２６０】
次に、絶縁体４６７ａおよび導電体４７８等の上に導電体４８７等を形成する。導電体４８７等は、導電体４８６と同様の方法を用いて形成すればよい。次に、絶縁体４６７ａ上および導電体４８７上に絶縁体４６７ｃを成膜する。絶縁体４６７ｃとしては、例えば酸化シリコンや酸化窒化シリコンなどを用いることができる。絶縁体４６７ｃは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０２６１】
次に、絶縁体４６７ａを平坦化する。次に、絶縁体４６７ｃ上に絶縁体４８１ａおよび絶縁体４８１ｂを成膜する。絶縁体４８１ａについては絶縁体４７１ａの記載を参照することができる。また、絶縁体４８１ｂについては絶縁体４７１ｂの記載を参照することができる。
【０２６２】
次に、絶縁体４６７ｃ、絶縁体４８１ａおよび絶縁体４８１ｂに、導電体４８７等まで達する開口部を設け、導電体４７９等を該開口部内に形成する。導電体４７９等の形成は、導電体４７２と同様な方法を用いることができる。
【０２６３】
次に、トランジスタ４９０を形成する。トランジスタ４９０については、図９のトランジスタ４９０を用いることができる。次に、トランジスタ４９０上に絶縁体４１８を成膜する。次に、絶縁体４１８に導電体４１６ｂ等に達する開口部を設け、該開口部に導電体４２４等を形成する（図８（Ｂ）参照。）。以上の工程により、図２に示す半導体装置を作製することができる。
【０２６４】
＜トランジスタの作製方法＞
次に、トランジスタ４９０の作製方法を示す。ここでは、図１４に示すトランジスタの作製方法について、図１９乃至図２１を用いて示す。
【０２６５】
絶縁体上に導電体４１３となる導電体を成膜する。絶縁体は、例えば図１に示すように絶縁体４６７ｃや、図２に示すように絶縁体４６７ｃ、絶縁体４８１ａおよび絶縁体４８１ｂの積層などの、絶縁体を用いればよい。以後では一例として絶縁体４６７ｃ上にトランジスタ４９０を形成する例を示すが、絶縁体の種類は絶縁体４６７ｃに限らない。
【０２６６】
導電体４１３となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２６７】
次に、導電体４１３となる導電体の一部をエッチングし、導電体４１３を形成する。
【０２６８】
次に、絶縁体４０２を成膜する（図１９（Ａ）参照。）。絶縁体４０２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。なお、ここでは、絶縁体４０２は、ＣＭＰ法などによって、上面から平坦化する場合について説明する。絶縁体４０２の上面を平坦化することで、後の工程が容易となり、トランジスタ４９０の歩留まりを高くすることができる。例えば、ＣＭＰ法によって、絶縁体４０２のＲＭＳ粗さを１ｎｍ以下、好ましくは０．５ｎｍ以下、さらに好ましくは０．３ｎｍ以下とする。または、１μｍ×１μｍの範囲におけるＲａを１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とする。または、１μｍ×１μｍの範囲におけるＰ−Ｖを１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とする。ただし、本発明の一態様に係るトランジスタ４９０は、絶縁体４０２の上面を平坦化した場合に限定されない。
【０２６９】
絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
【０２７０】
なお、絶縁体４０２を積層膜で構成する場合には、それぞれの膜を、上記のような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＣＶＤ法で成膜し、２層目をＡＬＤ法で成膜してもよい。または、１層目をスパッタリング法で成膜し、２層目をＡＬＤ法で成膜してもよい。このように、それぞれ異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【０２７１】
つまり、ｎ層目（ｎは自然数）の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜する。なお、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が同じでも異なっていてもよい。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【０２７２】
次に、半導体４０６ａとなる半導体４３６ａ、および半導体４０６ｂとなる半導体４３６ｂをこの順に成膜する。半導体４０６ａとなる半導体、および半導体４０６ｂとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２７３】
なお、半導体４３６ａおよび半導体４３６ｂとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０２７４】
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、半導体４３６ａ、および半導体４３６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。
【０２７５】
次に、導電体４１６を成膜する（図１９（Ｂ）参照。）。導電体４１６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２７６】
導電体４１６ａおよび導電体４１６ｂは、導電体４１６を成膜した後で、導電体４１６の一部をエッチングすることで形成される。したがって、導電体４１６の成膜時に、半導体４０６ｂへダメージを与えない成膜方法を用いると好ましい。即ち、導電体４１６の成膜には、ＭＣＶＤ法などを用いると好ましい。
【０２７７】
なお、導電体４１６を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【０２７８】
つまり、導電体４１６を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【０２７９】
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体、または半導体４０６ｂとなる半導体とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。
【０２８０】
なお、導電体４１６、または導電体４１６の積層膜の内の少なくとも一つの膜と、半導体４０６ａとなる半導体、または半導体４０６ｂとなる半導体と、絶縁体４０２、または絶縁体４０２の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。ただし、本発明の一態様に係る半導体装置の作製方法は、これらに限定されない。
【０２８１】
次に、マスク４２６を形成する（図２０（Ａ）参照。）。マスク４２６は、フォトレジストを用いればよい。なお、マスク４２６として、フォトレジストの下地に、反射防止膜（ＢＡＲＣ：Ｂｏｔｔｏｍ  Ａｎｔｉ  Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）を設けてもよい。反射防止膜を設けることで、ハレーションによる不良を抑制することができ、微細な形状を得ることができる。
【０２８２】
次に、マスク４２６をマスクに用いて、導電体４１６をエッチングし、導電体４１７を形成する。なお、微細な形状を有する導電体４１７を形成するためには、微細な形状を有するマスク４２６を形成することになる。微細な形状を有するマスク４２６は、厚すぎると倒れる場合があるため、自立できる程度の厚さの領域を有すると好ましい。また、マスク４２６をマスクとしてエッチングする導電体４１６は、マスク４２６が耐えうる条件でエッチングされる程度に薄いことが好ましい。ただし、導電体４１６は、後にトランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなるため、トランジスタ４９０のオン電流を大きくするためにはある程度の厚さがあるほうが好ましい。したがって、例えば、５ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上２０ｎｍ以下、さらに好ましくは５ｎｍ以上１５ｎｍ以下の厚さの領域を有する導電体４１６とすればよい。
【０２８３】
次に、導電体４１７をマスクに用いて、半導体４３６ｂおよび半導体４３６ａをエッチングし、半導体４０６ａおよび半導体４０６ｂを形成する。このとき、絶縁体４０２までエッチングすると、ｓ−ｃｈａｎｎｅｌ構造が形成されやすくなる（図２０（Ｂ）参照。）。
【０２８４】
次に、導電体４１７の一部をエッチングし、導電体４１６ａおよび導電体４１６ｂを形成する（図２１（Ａ）参照。）。このように、半導体４３６ａおよび半導体４３６ｂをエッチングするためのマスクとして形成された導電体４１６は、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する導電体４１６ａおよび導電体４１６ｂとなる。導電体４１６ａおよび導電体４１６ｂとなる導電体４１６をマスクとしても用いることから、トランジスタ４９０を作製するための工程数を低減できる。また、トランジスタ４９０は、導電体４１６ａおよび導電体４１６ｂの占有面積を小さくすることができるため、微細な半導体装置に適した構造である。
【０２８５】
次に、半導体４０６ｃとなる半導体を成膜する。半導体４０６ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２８６】
なお、半導体４０６ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０２８７】
次に、第２の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。このとき、第２の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第２の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第２の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。
【０２８８】
次に、絶縁体４１２となる絶縁体を成膜する。絶縁体４１２となる絶縁体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２８９】
なお、絶縁体４１２となる絶縁体を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【０２９０】
つまり、絶縁体４１２となる絶縁体を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【０２９１】
次に、第３の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃとなる半導体よりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとなる半導体として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとなる半導体として、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２となる絶縁体よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２となる絶縁体として、半導体４０６ａよりも酸素透過性の低い絶縁体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４１２となる絶縁体として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第３の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃとなる半導体および絶縁体４１２となる絶縁体で覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第３の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第３の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第３の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第３の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体４１２となる絶縁体が酸素をブロックする機能を有する場合、半導体４０６ｃとなる半導体が酸素をブロックする機能を有さなくても構わない。
【０２９２】
次に、導電体４０４となる導電体を成膜する。導電体４０４となる導電体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２９３】
絶縁体４１２となる絶縁体は、トランジスタ４９０のゲート絶縁体として機能する。したがって導電体４０４となる導電体の成膜時に、絶縁体４１２となる絶縁体へダメージを与えない成膜方法を用いると好ましい。即ち、該導電体の成膜には、ＭＣＶＤ法などを用いると好ましい。
【０２９４】
なお、導電体４０４となる導電体を積層膜で構成する場合には、それぞれの膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのような成膜方法を用いて、異なる成膜方法で成膜してもよい。例えば、１層目をＭＯＣＶＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をＭＯＣＶＤ法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜してもよい。または、１層目をＡＬＤ法で成膜し、２層目をスパッタリング法で成膜し、３層目をＡＬＤ法で成膜してもよい。このように、それぞれ、異なる成膜方法を用いることによって、各層の膜に異なる機能や性質を持たせることができる。そして、それらの膜を積層することによって、積層膜全体として、より適切な膜を構成することができる。
【０２９５】
つまり、導電体４０４となる導電体を積層膜で構成する場合には、例えば、ｎ層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ＋１層目の膜を、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法、ＭＣＶＤ法、ＭＯＣＶＤ法など）、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などのうちの少なくとも１つの方法で成膜し、ｎ層目の膜と、ｎ＋１層目の膜とで、成膜方法が異なっていてもよい（ｎは自然数）。なお、ｎ層目の膜とｎ＋２層目の膜とで、成膜方法が同じでもよい。または、すべての膜において、成膜方法が同じでもよい。
【０２９６】
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは、同じ成膜方法を用いてもよい。例えば、どちらも、ＡＬＤ法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。または、例えば、絶縁体４１２となる絶縁体と接する導電体４０４となる導電体と、導電体４０４となる導電体と接する絶縁体４１２となる絶縁体とは、同じ成膜方法を用いてもよい。これにより、同じチャンバーで成膜することができる。その結果、不純物の混入を防ぐことができる。
【０２９７】
なお、導電体４０４となる導電体、または導電体４０４となる導電体の積層膜の内の少なくとも一つの膜と、絶縁体４１２となる絶縁体、または絶縁体４１２となる絶縁体の積層膜の内の少なくとも一つの膜とは同じ成膜方法を用いてもよい。例えば、どれも、スパッタリング法を用いてもよい。これにより、大気に触れさせずに成膜することができる。その結果、不純物の混入を防ぐことができる。
【０２９８】
次に、導電体４０４となる導電体の一部をエッチングして導電体４０４を形成する。なお、導電体４０４は、半導体４０６ｂの少なくとも一部と重なるように形成する。
【０２９９】
次に、導電体４０４となる導電体と同様に、絶縁体４１２となる絶縁体の一部をエッチングして絶縁体４１２を形成する。
【０３００】
次に、導電体４０４となる導電体および絶縁体４１２となる絶縁体と同様に、半導体４０６ｃとなる半導体の一部をエッチングして半導体４０６ｃを形成する。
【０３０１】
なお、導電体４０４となる導電体、絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体の一部をエッチングする際には、同一のフォトリソグラフィ工程など用いてもよい。または、導電体４０４をマスクとして用いて絶縁体４１２となる絶縁体および半導体４０６ｃとなる半導体をエッチングしてもよい。そのため、導電体４０４、絶縁体４１２および半導体４０６ｃは、上面図において同様の形状となる。なお、図２１（Ｃ１）に示す拡大断面のように、導電体４０４よりも絶縁体４１２または／および半導体４０６ｃが突出した（迫り出した）形状となる場合や、図２１（Ｃ２）に示す拡大断面のように、導電体４０４が絶縁体４１２または／および半導体４０６ｃよりも突出した（迫り出した）形状となる場合がある。これらに示すような形状とすることによって、形状不良が低減され、ゲートリーク電流を低減できる場合がある。
【０３０２】
次に、絶縁体４０８を成膜する（図２１（Ｂ）参照。）。絶縁体４０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０３０３】
次に、第４の加熱処理を行っても構わない。例えば、半導体４０６ａとして、半導体４０６ｃよりも酸素透過性の高い半導体を選択する。即ち、半導体４０６ｃとして、半導体４０６ａよりも酸素透過性の低い半導体を選択する。また、半導体４０６ｃとして、酸素をブロックする機能を有する半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４１２よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４１２として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。または、例えば、半導体４０６ａとして、絶縁体４０８よりも酸素透過性の高い半導体を選択する。即ち、絶縁体４０８として、半導体４０６ａよりも酸素透過性の低い半導体を選択する。換言すると、半導体４０６ａとして、酸素を透過する機能を有する半導体を選択する。また、絶縁体４０８として、酸素をブロックする機能を有する絶縁体を選択する。このとき、第４の加熱処理を行うことで、半導体４０６ａを介して、絶縁体４０２に含まれる過剰酸素が半導体４０６ｂまで移動する。半導体４０６ｂは半導体４０６ｃ、絶縁体４１２、絶縁体４０８のいずれかで覆われているため、過剰酸素の外方拡散が起こりにくい。そのため、このタイミングで第４の加熱処理を行うことで、効率的に半導体４０６ｂの欠陥（酸素欠損）を低減することができる。なお、第４の加熱処理は、絶縁体４０２中の過剰酸素（酸素）が半導体４０６ｂまで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第４の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第４の加熱処理の温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体４０２から余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体４０８が酸素をブロックする機能を有する場合、半導体４０６ｃまたは／および絶縁体４１２が酸素をブロックする機能を有さなくても構わない。
【０３０４】
なお、第１の加熱処理、第２の加熱処理、第３の加熱処理および第４の加熱処理の全てまたは一部を行わなくても構わない。
【０３０５】
次に、絶縁体４１８を成膜する。絶縁体４１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０３０６】
以上のようにして、図１４に示したトランジスタ４９０を作製することができる。
【０３０７】
＜半導体装置の構造の一例＞
図２９に示す半導体装置は、トランジスタ４９１と、酸化物半導体を用いたトランジスタ４９０と、容量素子４９３と、を有する。また、半導体装置は、トランジスタ４９２を有してもよい。図２９に示す半導体装置の構造は、例えば実施の形態３の図３０乃至３２に示す半導体装置に用いることができる。
【０３０８】
本明細書等において、例えば、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０３０９】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【０３１０】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０３１１】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３１２】
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置や、本発明の一態様の半導体装置を用いた応用例などについて説明する。
【０３１３】
＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。
【０３１４】
図３０（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０３１５】
また図３０（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０３１６】
例えば、トランジスタ２１００として、上述したトランジスタ４９０などを用いればよい。また、例えば、トランジスタ２２００として、上述したトランジスタ４９１などを用いればよい。電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３１に示す。
【０３１７】
図３１（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタ４９０などを用いればよい。また、トランジスタ３２００としては、上述したトランジスタ４９１などを用いればよい。
【０３１８】
トランジスタ３３００は、酸化物半導体を用いたトランジスタである場合、トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
【０３１９】
図３１（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０３２０】
図３１（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
【０３２１】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（保持）。
【０３２２】
トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。
【０３２３】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
【０３２４】
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。
【０３２５】
図３１（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図３１（Ａ）に示した半導体装置と異なる。この場合も図３１（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
【０３２６】
図３１（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０３２７】
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０３２８】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０３２９】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
【０３３０】
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０３３１】
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
【０３３２】
＜ＲＦタグ＞
以下では、上述したトランジスタ、または記憶装置を含むＲＦタグについて、図３２を用いて説明する。
【０３３３】
本発明の一態様に係るＲＦタグは、内部に記憶回路を有し、記憶回路に情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには高い信頼性が要求される。
【０３３４】
ＲＦタグの構成について図３２を用いて説明する。図３２は、ＲＦタグの構成例を示すブロック図である。
【０３３５】
図３２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタの半導体には、逆方向電流を十分に抑制することが可能な、例えば、酸化物半導体を用いてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。ＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０３３６】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段の容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を有してもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０３３７】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０３３８】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０３３９】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０３４０】
なお、上述の各回路は、適宜、取捨することができる。
【０３４１】
ここで、上述した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様に係る記憶装置は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適である。さらに本発明の一態様に係る記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて低いため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０３４２】
また、本発明の一態様に係る記憶装置は、不揮発性メモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０３４３】
＜ＲＦタグの使用例＞
以下では、本発明の一態様に係るＲＦタグの使用例について図３３を用いて説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票など、図３３（Ａ）参照。）、包装用容器類（包装紙やボトルなど、図３３（Ｃ）参照。）、記録媒体（ＤＶＤやビデオテープなど、図３３（Ｂ）参照。）、乗り物類（自転車など、図３３（Ｄ）参照。）、身の回り品（鞄や眼鏡など）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）などの物品、もしくは各物品に取り付ける荷札（図３３（Ｅ）および図３３（Ｆ）参照。）などに設けて使用することができる。
【０３４４】
本発明の一態様に係るＲＦタグ４０００は表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類などに本発明の一態様に係るＲＦタグ４０００により、認証機能を付与することができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器などに本発明の一態様に係るＲＦタグ４０００を取り付けることにより、検品システムなどのシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグ４０００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３４５】
以上のように、本発明の一態様に係るＲＦタグは、上述したような各用途に用いることができる。
【０３４６】
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
【０３４７】
図３４は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０３４８】
図３４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３４９】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３５０】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３５１】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３５２】
図３４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
【０３５３】
図３４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３５４】
図３５は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
【０３５５】
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗などの負荷を介して接地される構成とする。
【０３５６】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
【０３５７】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤなど）または高電源電位（ＶＤＤなど）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０３５８】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量などを積極的に利用することによって省略することも可能である。
【０３５９】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０３６０】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３５では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０３６１】
なお、図３５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０３６２】
また、図３５において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９としては、例えば、トランジスタ４９０などを用いればよい。またトランジスタ１２０９以外のトランジスタとしては、例えば、トランジスタ４９１、トランジスタ４９２などを用いればよい。
【０３６３】
図３５における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータなどを用いることができる。
【０３６４】
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０３６５】
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０３６６】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０３６７】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０３６８】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０３６９】
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などのＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０３７０】
＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。
【０３７１】
［構成例］
図３６（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図３６（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図３６（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。
【０３７２】
画素に用いるトランジスタは、上述したトランジスタ４９０などを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。
【０３７３】
アクティブマトリクス型表示装置の上面図の一例を図３６（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などの接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。
【０３７４】
第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。
【０３７５】
〔液晶表示装置〕
また、画素の回路構成の一例を図３６（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。
【０３７６】
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
【０３７７】
トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。
【０３７８】
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
【０３７９】
トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。
【０３８０】
また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。
【０３８１】
マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
【０３８２】
なお、本発明の一態様に係る表示装置は、図３６（Ｂ）に示す画素回路に限定されない。例えば、図３６（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。
【０３８３】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図３６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０３８４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０３８５】
図３６（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタ４９０などを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０３８６】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０３８７】
画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０３８８】
スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタ４９０などを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。
【０３８９】
発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０３９０】
なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０３９１】
次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０３９２】
アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０３９３】
なお、本発明の一態様に係る表示装置は、図３６（Ｃ）に示す画素構成に限定されない。例えば、図３６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。
【０３９４】
図３６で例示した回路に上述したトランジスタ４９０などを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路などにより第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０３９５】
例えば、本明細書などにおいて、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
【０３９６】
なお、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色光（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルターともいう。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
【０３９７】
＜モジュール＞
以下では、本発明の一態様に係る半導体装置を適用した表示モジュールについて、図３７を用いて説明を行う。
【０３９８】
図３７に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続されたセル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などを有さない場合もある。
【０３９９】
本発明の一態様に係る半導体装置は、例えば、セル８００６に用いることができる。
【０４００】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４およびセル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０４０１】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルをセル８００６に重畳して用いることができる。また、セル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、セル８００６の各画素内に光センサーを設け、光学式のタッチパネルとすることも可能である。または、セル８００６の各画素内にタッチセンサー用電極を設け、容量型式のタッチパネルとすることも可能である。
【０４０２】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０４０３】
フレーム８００９は、セル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有してもよい。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０４０４】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であってもよいし、別途設けたバッテリー８０１１による電源であってもよい。商用電源を用いる場合には、バッテリー８０１１を有さなくてもよい。
【０４０５】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０４０６】
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃなどの記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤーなど）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３８に示す。
【０４０７】
図３８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８などを有する。なお、図３８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０４０８】
図３８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６などを有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０４０９】
図３８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４などを有する。
【０４１０】
図３８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３などを有する。
【０４１１】
図３８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６などを有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
【０４１２】
図３８（Ｆ）は自動車または乗用車などであり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４などを有する。
【０４１３】
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を有する電子機器について、図３９を参照しながら説明する。なお、ここでは、電子機器の一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
【０４１４】
図３９（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図３９（Ａ−２）は、携帯機器１３００Ａの上面図である。図３９（Ａ−３）は、携帯機器１３００Ａの使用状態を説明する図である。
【０４１５】
図３９（Ｂ−１）および図３９（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視図である。
【０４１６】
図３９（Ｃ−１）および図３９（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視図である。
【０４１７】
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機能から選ばれた一つまたは複数の機能を有する。
【０４１８】
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可とう性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域１３１２に表示することができる。
【０４１９】
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図３９（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領域１３１２に表示することができる（図３９（Ａ−２）参照。）。
【０４２０】
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に表示された文字や画像情報を、使用者は容易に確認することができる（図３９（Ａ−３）参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３００Ａの上方から観察できる。
【０４２１】
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波センサーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用いればよい。
【０４２２】
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備えることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振動を与えることにより着信を拒否するモードに移行させることができる。
【０４２３】
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
【０４２４】
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
【０４２５】
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に向けて使用することができる。
【０４２６】
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
【０４２７】
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
【０４２８】
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
【０４２９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０４３０】
本実施例では、ＣＭＰ法による導電体の研磨工程の評価結果を述べる。
【０４３１】
＜試料の作製＞
試料の作製方法について説明する。基板４０１としてシリコンウェハを用いた。次に、基板４０１であるシリコンウェハ上に、絶縁体４６５として、ＣＶＤ法を用いて酸化シリコン膜を１００ｎｍ成膜した。酸化シリコンの成膜条件は、基板温度を３００℃とし、圧力を１００Ｐａとし、電源として３００Ｗ、電源周波数２７ＭＨｚのＲＦ電源を用い、成膜ガスとしてＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）と酸素を用い、ＴＥＯＳ流量を１５ｓｃｃｍ、酸素流量を７５０ｓｃｃｍとした。
【０４３２】
次に、基板を洗浄した後、絶縁体４７１ａおよび絶縁体４７１ｂを合計４０ｎｍ程度形成する。まず、絶縁体４７１ａとして、酸化シリコン膜上にＡＬＤ法を用いて酸化アルミニウム膜を成膜した。トリメチルアルミニウムを含む溶媒を気化させて用いた。また酸化剤としてオゾンおよび酸素を用いた。設定温度は２５０℃とした。
【０４３３】
次に、基板を洗浄した後、絶縁体４７１ｂとしてスパッタリング法を用いて酸化アルミニウム膜を成膜した。酸化アルミニウム膜の成膜条件は、酸化アルミニウムターゲットを用い、基板温度を２５０℃とし、電源として２．５ｋＷのＲＦ電源を用い、成膜ガスとして酸素を用い、酸素流量を５０ｓｃｃｍとした。また、圧力を０．４Ｐａ、基板−ターゲット間距離を６０ｍｍとした。
【０４３４】
次に、導電体４６９として、ＡＬＤ法を用いて窒化チタン膜を５ｎｍと、ＣＶＤ法を用いてタングステン膜１５０ｎｍと、を積層して成膜した。窒化チタン膜の成膜ガスは、塩化チタンとアンモニアを用いた。タングステン膜の成膜ガスは、六フッ化タングステン等を用いた。
【０４３５】
次に、ＣＭＰ法によりタングステンおよび窒化チタン膜を研磨することにより除去した。用いた研磨条件について以下に説明する。研磨布にはポリウレタン発泡体を用いたニッタ・ハース製のＩＣ１０００／ＳＵＢＡ（登録商標）を用いた。またスラリーには、コロイダルシリカを用いたＣａｂｏｔ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ製のＷ７３００−Ｂ２１を用いた。スラリー流量を０．２Ｌ／分とし、研磨圧を０．０２ＭＰａとした。研磨ヘッド、およびテーブルの回転数はそれぞれ３９ｒｐｍ、３５ｒｐｍとした。このとき、研磨ヘッドに被処理物を取り付け、テーブルに研磨布を取り付けた状態で処理を行った。以上の研磨条件を用いた。また研磨時間は、２分とした。
【０４３６】
研磨を行った後、洗浄を行った。洗浄として３つのステップを行った。洗浄の第１ステップとして、試料をオゾン水に９０秒浸漬した。次に、洗浄の第２ステップとして、ブラシによるスクラブ洗浄を１分間行った後、純水洗浄を行った。次に、洗浄の第３ステップとして、スピン洗浄を行った。スピン洗浄の条件として、オゾン水１５秒、０．５重量％フッ化水素酸１０秒、オゾン水６秒、０．５重量％フッ化水素酸１０秒、オゾン水９９秒、の順に処理を行い、最後に乾燥を行った。
【０４３７】
以上の工程により、試料の作製を行った。作製した試料を試料Ａとする。
【０４３８】
＜試料の観察＞
作製した試料を走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）により観察した。ＳＴＥＭ装置として、日立ハイテクノロジーズ製ＨＤ−２３００を用いた。加速電圧は２００ｋＶ、観察倍率は６００，０００倍とした。観察結果を図４０（Ｂ）に示す。また、研磨工程を行う前、すなわちタングステン膜の成膜後の試料を、試料Ｂとして作製した。試料Ｂについても、同様の観察条件で観察を行った。観察結果を図４０（Ａ）に示す。ここで、図４０（Ｂ）に示すように、観察をしやすくするために、絶縁体４７１ｂ上に炭素膜５０３が蒸着されている。図４０（Ａ）および（Ｂ）に示す通り、結晶性を有する層５０２と、結晶が明確に観察されない層５０１が観察された。つまり層５０１は、明確な結晶粒界を有さない可能性がある。また、層５０１は、例えば非晶質である可能性がある。ここで、図４０（Ａ）では層５０２の厚さは２８．１ｎｍ、層５０１の厚さは１０．６ｎｍ、絶縁体４６５の厚さは１０３ｎｍであった。また、図４０（Ｂ）では層５０２の厚さは２７．８ｎｍ、層５０１の厚さは９．９２ｎｍ、絶縁体４６５の厚さは１０２ｎｍであった。図４０（Ａ）および（Ｂ）を比較すると、研磨を行った後にも、層５０１、層５０２ともに膜減少はほとんど見られず、タングステン膜および窒化チタン膜の研磨工程において、絶縁体４７１ｂがほとんど研磨されず、良好なストッパー膜として機能したことが示唆される。
【実施例２】
【０４３９】
本実施例では、実施例１に用いた絶縁体（ＡＬＤ法を用いて形成された酸化アルミニウム（以下、「ＡＬＤ−ＡｌＯｘ膜」という。）とスパッタリング法を用いて形成された酸化アルミニウムを（以下、「ｓｐ−ＡｌＯｘ膜」という。）の密度と、それらのＣＭＰ法を用いた場合の研磨速度について説明する。
【０４４０】
＜研磨速度の評価＞
まず、ＡＬＤ−ＡｌＯｘ膜、ｓｐ−ＡｌＯｘ膜およびタングステン膜について、ＣＭＰ法による研磨速度の評価を行った。
【０４４１】
ＡＬＤ法−ＡｌＯｘ膜をシリコンウェハ上に約１５０ｎｍ成膜した。成膜条件は実施例１に記載の試料Ａおよび試料Ｂに用いた条件と同様とした。作製した試料を、試料Ｃ−１とする。
【０４４２】
ｓｐ−ＡｌＯｘ膜をシリコンウェハ上に約１５０ｎｍ成膜した。成膜は、以下の条件を用いて行った。酸化アルミニウムターゲットを用い、基板温度を２５０℃とし、電源として２．５ｋＷのＲＦ電源を用い、成膜ガスとして酸素およびアルゴンを用い、酸素流量を２５ｓｃｃｍ、アルゴン流量を２５ｓｃｃｍとした。また、圧力を０．４Ｐａ、基板−ターゲット間距離を６０ｍｍとした。作製した試料を、試料Ｃ−２とする。
【０４４３】
タングステン膜を、シリコンウェハ上に約１５０ｎｍ成膜した。成膜条件は実施例１に記載の試料Ａおよび試料Ｂに用いた条件と同様とした。作製した試料を、試料Ｃ−３とする。
【０４４４】
次に、試料Ｃ−１乃至試料Ｃ−３に対して、ＣＭＰ法を用いて研磨を行った。ＣＭＰの条件については、実施例１の条件と同じ条件を用いた。また、研磨時間は試料Ｃ−１および試料Ｃ−２が１分、試料Ｃ−３が３０秒とした。
【０４４５】
次に、洗浄を行った。洗浄は、実施例１に示した第１ステップ乃至第３ステップの洗浄と同じ処理を行った。
【０４４６】
研磨前、および研磨後の各膜の膜厚を、光干渉式の膜厚測定装置を用いて測定した。次に、測定した膜厚から研磨速度を算出した。得られた研磨速度は、試料Ｃ−１が３０ｎｍ／分、試料Ｃ−２が３ｎｍ／分、試料Ｃ−３が９７ｎｍ／分であった。
【０４４７】
なお実施例１では、導電体４６９として窒化チタン膜とタングステン膜の積層膜を用いたが、窒化チタン膜に対してタングステン膜の厚さが厚く、導電体４６９の研磨速度は大よそタングステンの研磨速度に対応するものと考える。
【０４４８】
タングステン膜（試料Ｃ−３）の研磨速度に対し、ＡＬＤ−ＡｌＯｘ膜（試料Ｃ−１）の研磨速度は約３分の１であった。また、ｓｐ−ＡｌＯｘ膜（試料Ｃ−２）の研磨速度は約３０分の１であった。ｓｐ−ＡｌＯｘ膜は、後述する通り、密度が高いため、研磨速度が低く抑えられた可能性がある。また、一般にタングステン膜の研磨に用いられるスラリーは酸性である場合が多く、例えば酸性の溶液に対してより耐性が高かった可能性も考えられる。
【０４４９】
ここで、ＡＬＤ−ＡｌＯｘ膜は、実施例１で述べた通り、ＴＥＭ観察により明確な結晶が観測されない酸化アルミニウムである。絶縁体４７１ａ（ＡＬＤ−ＡｌＯｘ膜）上に、研磨速度がタングステンの研磨速度と比較して充分に遅い絶縁体４７１ｂ（ｓｐ−ＡｌＯｘ膜）を設けることにより、実施例１の図４０に示す通り、導電体４６９の研磨工程において絶縁体４７１ａが消失することなく絶縁体４６５上に絶縁体４７１ａを均一に設けることができた。
【０４５０】
＜膜密度の評価＞
次に、ＡＬＤ−ＡｌＯｘ膜およびｓｐ−ＡｌＯｘ膜の膜密度の評価を行った。
【０４５１】
まず、シリコンウェハ上に熱酸化により酸化シリコン膜を１００ｎｍ形成した。次に、酸化シリコン膜上にＡＬＤ−ＡｌＯｘ膜またはｓｐ−ＡｌＯｘ膜を１００ｎｍ成膜した。
【０４５２】
ＡＬＤ−ＡｌＯｘ膜の成膜条件は、試料Ｃ−１に用いた条件と同様とした。ＡＬＤ−ＡｌＯｘ膜を成膜した試料を、試料Ｄ−１とする。
【０４５３】
また、ｓｐ−ＡｌＯｘ膜の成膜条件は、試料Ｃ−２に用いた条件と同様とした。ｓｐ−ＡｌＯｘ膜を成膜した試料を、試料Ｄ−２とする。
【０４５４】
次に、Ｘ線反射率分析法（ＸＲＲ：Ｘ−ｒａｙ  Ｒｅｆｌｅｃｔｍｅｔｒｙ  Ａｎａｌｙｓｉｓ）を用いて膜密度の評価を行った。試料Ｄ−１の膜密度は３．１ｇ／ｃｍ３であった。また、試料Ｄ−２の膜密度は３．６ｇ／ｃｍ３であった。
【０４５５】
＜フッ化水素酸によるエッチング速度の評価＞
次に、研磨速度の評価に用いた試料と同様の試料を作製し、実施例１に示した第１ステップ乃至第３ステップの洗浄を行い、該洗浄によるＡＬＤ−ＡｌＯｘ膜及びｓｐ−ＡｌＯｘ膜のエッチング量を評価した。該洗浄により、ＡＬＤ−ＡｌＯｘ膜は１１ｎｍ、ｓｐ−ＡｌＯｘ膜は約１ｎｍ、エッチングされることがわかった。該洗浄では０．５重量％のフッ化水素酸処理を、合計２０秒行っている。ＡＬＤ−ＡｌＯｘ膜は、ｓｐ−ＡｌＯｘ膜と比較して、例えばフッ化水素酸のエッチング速度が高い可能性がある。また、例えばオゾン水とフッ化水素酸を組み合わせた洗浄により、よりエッチングされやすい可能性がある。
【符号の説明】
【０４５６】
４００    半導体基板
４０１    基板
４０２    絶縁体
４０４    導電体
４０６    半導体
４０６ａ    半導体
４０６ｂ    半導体
４０６ｃ    半導体
４０８    絶縁体
４１２    絶縁体
４１３    導電体
４１３ｂ    導電体
４１６    導電体
４１６ａ    導電体
４１６ｂ    導電体
４１７    導電体
４１８    絶縁体
４１９    絶縁体
４２３ａ    低抵抗領域
４２３ｂ    低抵抗領域
４２４    導電体
４２６    マスク
４２６ａ    導電体
４２６ｂ    導電体
４３６ａ    半導体
４３６ｂ    半導体
４５２    絶縁体領域
４５４    導電体
４６０    絶縁体
４６２    絶縁体
４６４    絶縁体
４６５    絶縁体
４６７ａ    絶縁体
４６７ｃ    絶縁体
４６９    導電体
４７０    絶縁体
４７１ａ    絶縁体
４７１ｂ    絶縁体
４７２    導電体
４７３    導電体
４７４    領域
４７６    領域
４７８    導電体
４７９    導電体
４８０    導電体
４８１ａ    絶縁体
４８１ｂ    絶縁体
４８２ａ    絶縁体
４８２ｂ    絶縁体
４８５    導電体
４８６    導電体
４８７    導電体
４８８    配線層
４８９    配線層
４９０    トランジスタ
４９１    トランジスタ
４９２    トランジスタ
４９３    容量素子
５０１    層
５０２    層
５０３    炭素膜
６０４    導電体
６０６ａ    半導体
６０６ｂ    半導体
６０６ｃ    半導体
６１２    絶縁体
６１３    導電体
６１６ａ    導電体
６１６ｂ    導電体
６１８    絶縁体
６２０    絶縁体
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
１３００Ａ    携帯機器
１３００Ｂ    携帯機器
１３００Ｃ    携帯機器
１３１０    筐体
１３１１    領域
１３１２    領域
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
５０００    基板
５００１    画素部
５００２    走査線駆動回路
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１０    容量配線
５０１２    ゲート配線
５０１３    ゲート配線
５０１４    ドレイン電極
５０１６    トランジスタ
５０１７    トランジスタ
５０１８    液晶素子
５０１９    液晶素子
５０２０    画素
５０２１    スイッチング用トランジスタ
５０２２    駆動用トランジスタ
５０２３    容量素子
５０２４    発光素子
５０２５    信号線
５０２６    走査線
５０２７    電源線
５０２８    共通電極
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    セル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
0006456789.tif 000002
【図２】
0006456789.tif 000003
【図３】
0006456789.tif 000004
【図４】
0006456789.tif 000005
【図５】
0006456789.tif 000006
【図６】
0006456789.tif 000007
【図７】
0006456789.tif 000008
【図８】
0006456789.tif 000009
【図９】
0006456789.tif 000010
【図１０】
0006456789.tif 000011
【図１１】
0006456789.tif 000012
【図１２】
0006456789.tif 000013
【図１３】
0006456789.tif 000014
【図１４】
0006456789.tif 000015
【図１５】
0006456789.tif 000016
【図１６】
0006456789.tif 000017
【図１７】
0006456789.tif 000018
【図１８】
0006456789.tif 000019
【図１９】
0006456789.tif 000020
【図２０】
0006456789.tif 000021
【図２１】
0006456789.tif 000022
【図２２】
0006456789.tif 000023
【図２３】
0006456789.tif 000024
【図２４】
0006456789.tif 000025
【図２５】
0006456789.tif 000026
【図２６】
0006456789.tif 000027
【図２７】
0006456789.tif 000028
【図２８】
0006456789.tif 000029
【図２９】
0006456789.tif 000030
【図３０】
0006456789.tif 000031
【図３１】
0006456789.tif 000032
【図３２】
0006456789.tif 000033
【図３３】
0006456789.tif 000034
【図３４】
0006456789.tif 000035
【図３５】
0006456789.tif 000036
【図３６】
0006456789.tif 000037
【図３７】
0006456789.tif 000038
【図３８】
0006456789.tif 000039
【図３９】
0006456789.tif 000040
【図４０】
0006456789.tif 000041