(57)【特許請求の範囲】
【請求項１】
温度係数が正の第一基準電圧を出力する第一基準電圧回路と、
温度係数が負の第二基準電圧を出力する第二基準電圧回路と、
出力トランジスタが出力する出力電圧を分圧した第一帰還電圧と第二帰還電圧を出力する帰還回路と、
前記第一帰還電圧及び前記第二帰還電圧と前記第一基準電圧及び前記第二基準電圧の誤差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備え、
前記誤差増幅回路は、
前記第一基準電圧と前記第一帰還電圧の電圧差に基づく第一出力電流と第二出力電流を出力する第一トランスコンダクタンスアンプと、
前記第二基準電圧と前記第二帰還電圧の電圧差に基づく第三出力電流と第四出力電流を出力する第二トランスコンダクタンスアンプと、
前記第一出力電流と前記第三出力電流を加算した第一加算電流と、前記第二出力電流と前記第四出力電流を加算した第二加算電流と、を出力する加算段と、
前記第一加算電流と前記第二加算電流を電圧に変換し、その差を増幅する増幅段と、を備え、
前記第一トランスコンダクタンスアンプ、または前記第二トランスコンダクタンスアンプの電流源の流す電流を調整することで、前記第一基準電圧回路、または前記第二基準電圧回路の温度係数のボルテージレギュレータの出力電圧への影響度を調整する
ことを特徴とするボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧が周囲温度に依存しないボルテージレギュレータに関する。
【背景技術】
【０００２】
図４は、従来の、出力電圧の温度変動の少ない基準電圧回路である。従来の基準電圧回路１０は、温度係数が正の第一基準電圧回路１１の出力電圧Ｖｒｅｆ１と、温度係数が負の第二基準電圧回路１２の出力電圧Ｖｒｅｆ２を、平均化回路１３にて平均化した電圧を、所定の電圧に非反転増幅回路１４で調整することで、温度変動の少ない基準電圧Ｖｒｅｆを発生する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４-３００６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基準電圧回路１０の平均化回路１３の出力端子（ノードＡ）の電圧ＶＡは、平均化回路１３の各抵抗の抵抗値をＲ、第一基準電圧回路１１の出力インピーダンスをＲｏ１、第二デプレッション基準電圧１２の出力インピーダンスをＲｏ２とすると、次式で示される。
【０００５】
ＶＡ＝｛Ｖｒｅｆ１（Ｒ＋Ｒｏ２）＋Ｖｒｅｆ２（Ｒ＋Ｒｏ１）｝／（２Ｒ＋Ｒｏ１＋Ｒｏ２）
ここで、抵抗値Ｒが出力インピーダンスＲｏ１、Ｒｏ２を無視出来る程度に十分大きくない場合は、出力インピーダンスＲｏ１と出力インピーダンスＲｏ２が異なると、平均化回路１３の出力電圧ＶＡに誤差が生じる。
また、抵抗値Ｒを大きな値にすると、平均化回路１３の占有面積が大きくなってしまう。
【課題を解決するための手段】
【０００６】
本発明のボルテージレギュレータは、上述のような課題を解決する為に以下のような構成とした。
温度係数が正の第一基準電圧を出力する第一基準電圧回路と、
温度係数が負の第二基準電圧を出力する第二基準電圧回路と、
出力トランジスタが出力する出力電圧を分圧した帰還電圧を出力する帰還回路と、
前記帰還電圧と前記第一基準電圧及び前記第二基準電圧の誤差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、を備え、
前記誤差増幅回路は、
前記第一基準電圧と前記帰還電圧の電圧差に基づく第一出力電流と第二出力電流を出力する第一トランスコンダクタンスアンプと、
前記第二基準電圧と前記帰還電圧の電圧差に基づく第三出力電流と第四出力電流を出力する第二トランスコンダクタンスアンプと、
前記第一出力電流と前記第三出力電流を加算した第一加算電流と、前記第二出力電流と前記第四出力電流を加算した第二加算電流と、を出力する加算段と、
前記第一加算電流と前記第二加算電流を電圧に変換し、その差を増幅する増幅段と、を備えた
ことを特徴とするボルテージレギュレータ。
【発明の効果】
【０００７】
本発明のボルテージレギュレータによれば、温度係数が正と負の出力をもつ２つの基準電圧を、それぞれ入力インピーダンスの大きなトランスコンダクタンスアンプを介して加算することで、基準電圧回路の出力インピーダンスのバラツキの影響を受けない、出力電圧の温度変動が少ないボルテージレギュレータを実現できる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態のボルテージレギュレータを示す回路図である。
【図２】本実施形態のボルテージレギュレータの誤差増幅回路を示す回路図である。
【図３】本実施形態のボルテージレギュレータの誤差増幅回路の他の例を示す回路図である。
【図４】従来の基準電圧回路を示す回路図である。
【発明を実施するための形態】
【０００９】
図１は、本実施形態のボルテージレギュレータを示すブロック図である。
本実施形態のボルテージレギュレータは、第一基準電圧回路２０と、第二基準電圧回路２１と、第一トランスコンダクタンスアンプ２２、第二トランスコンダクタンスアンプ２３、加算段３０、及び増幅段２９を含んだ誤差増幅回路２７と、帰還回路２５と、ＭＯＳＦＥＴ２４を備えている。
【００１０】
第一トランスコンダクタンスアンプ２２は、非反転入力端子（以下＋端子と称す）が帰還回路２５の出力端子に接続し、反転入力端子（以下−端子と称す）が第一基準電圧回路２０に接続する。第二トランスコンダクタンスアンプ２３は、＋端子が帰還回路２５の出力端子に接続し、−端子が第二基準電圧回路２１に接続する。増幅段２９は、入力端子に第一トランスコンダクタンスアンプ２２の出力端子と第二トランスコンダクタンスアンプ２３の出力端子が加算段３０を介して接続され、出力端子がＭＯＳＦＥＴ２４のゲートに接続される。ＭＯＳＦＥＴ２４は、ソースが電源端子３００に接続され、ドレインがボルテージレギュレータの出力端子２６に接続される。帰還回路は、ボルテージレギュレータの出力端子２６とＧＮＤ３０１の間に接続される。
【００１１】
第一基準電圧回路２０は、負の温度係数をもつ基準電圧Ｖｒｅｆ１を出力する。第二基準電圧回路２１は、正の温度係数をもつ基準電圧Ｖｒｅｆ２を出力する。帰還回路２５は、ボルテージレギュレータの出力端子２６に発生する出力電圧Ｖｏｕｔを分圧し、出力端子に分圧電圧Ｖｆｂを出力する。誤差増幅回路２７は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆ１及び基準電圧Ｖｒｅｆ２の誤差を増幅して、出力電圧でＭＯＳＦＥＴ２４のゲートを制御する。
【００１２】
図２は、本実施形態のボルテージレギュレータの誤差増幅回路を示す回路図である。
誤差増幅回路２７は、第一トランスコンダクタンスアンプ２２と第二トランスコンダクタンスアンプ２３と加算段３０と増幅段２９を備えている。第一トランスコンダクタンスアンプ２２は、ＮｃｈＭＯＳＦＥＴ１０１、１０２と電流源１１４を備えている。第二トランスコンダクタンスアンプ２３は、ＮｃｈＭＯＳＦＥＴ１０８、１０９と電流源１１５を備えている。増幅段２９は、ＰｃｈＭＯＳＦＥＴ１１１、１１２、２０３と電流源１１６を備えている。
【００１３】
第一トランスコンダクタンスアンプ２２は、入力端子１０４に第一基準電圧回路２０が接続され、入力端子１０５に帰還回路２５の出力端子が接続される。第二トランスコンダクタンスアンプ２３は、入力端子１０７に第二基準電圧回路２１が接続され、入力端子１０８に帰還回路２５の出力端子が接続される。第一トランスコンダクタンスアンプ２２と第二トランスコンダクタンスアンプ２３の出力端子は、加算段３０で接続される。加算段３０の出力端子は、増幅段２９の入力端子に接続される。
【００１４】
加算段３０は、前段に第一トランスコンダクタンスアンプ２２と第二トランスコンダクタンスアンプ２３を備えている。入力端子がＭＯＳＦＥＴのゲートであるため、第一基準電圧回路２０及び第二基準電圧回路２１から見た加算段３０の入力インピーダンスは高くなる。従って、第一基準電圧回路２０及び第二基準電圧回路２１の出力インピーダンスの加算段３０への影響は無視することができる。
【００１５】
第一トランスコンダクタンスアンプ２２は、基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂの差分電圧から出力電流Ｉｏ１、Ｉｏ２を出力する。
第二トランスコンダクタンスアンプ２３は、基準電圧Ｖｒｅｆ２と帰還電圧Ｖｆｂの差分電圧から出力電流Ｉｏ３、Ｉｏ４を出力する。
【００１６】
加算段３０は、出力電流Ｉｏ１と出力電流Ｉｏ３を加算して加算電流Ｉａ１を出力し、出力電流Ｉｏ２と出力電流Ｉｏ４を加算して加算電流Ｉａ２を出力する。加算電流Ｉａ１、Ｉａ２は、増幅段２９により電圧に変換及び増幅されて、誤差増幅回路２７の出力端子２８に出力される。この出力電圧は、ＭＯＳＦＥＴ２４のゲートに入力され、ボルテージレギュレータの出力電圧Ｖｏｕｔを温度変動の少ない所望の値に制御する。
【００１７】
以上に説明したように、本実施形態のボルテージレギュレータによれば、温度係数が正と負の出力をもつ２つの基準電圧を、それぞれ入力インピーダンスの大きなトランスコンダクタンスアンプを介して加算することで、基準電圧回路の出力インピーダンスのバラツキの影響を受けない、出力電圧の温度変動が少ないボルテージレギュレータを実現できる。
【００１８】
図３は、本実施形態のボルテージレギュレータの誤差増幅回路の他の例を示す回路図である。
誤差増幅回路２７は、第一トランスコンダクタンスアンプ２２ａと第二トランスコンダクタンスアンプ２３ａと加算段３０と増幅段２９ａを備えている。第一トランスコンダクタンスアンプ２２ａと第二トランスコンダクタンスアンプ２３ａは、ＰｃｈＭＯＳＦＥＴの入力対で構成した。増幅段２９ａは、トランスコンダクタンスアンプの構成に合わせて、ＮｃｈＭＯＳＦＥＴで構成している。
【００１９】
誤差増幅回路２７は、このように、第一トランスコンダクタンスアンプ２２ａと、第二トランスコンダクタンスアンプ２３ａと、増幅段２９ａとで構成しても同様の効果が得られる。
【００２０】
また、誤差増幅回路２７は、図１と図２の回路の組合せを適宜選択して構成しても良い。例えば、第一トランスコンダクタンスアンプ２２ａと第二トランスコンダクタンスアンプ２３と加算段３０と増幅段２９で構成しても良い。
【００２１】
なお、帰還回路２５は、第一帰還電圧Ｖｆｂと第二帰還電圧Ｖｆｂを出力する構成としてもよい。第一帰還電圧Ｖｆｂは第一トランスコンダクタンスアンプ２２に入力され、第二帰還電圧Ｖｆｂは第二トランスコンダクタンスアンプ２３に入力される。このように構成することで、第一基準電圧回路２０と第二基準電圧回路２１の基準電圧のバラツキを帰還回路２５で補償することが可能となる。
【００２２】
また、２つの基準電圧を夫々２つのトランスコンダクタンスアンプを介して加算する構成としたので、トランスコンダクタンスアンプ夫々の電流源１１４、１１５の流す電流を調整することで、基準電圧回路２０、２１の温度係数のボルテージレギュレータの出力電圧への影響度を調整することが出来る。
【００２３】
以上に説明したように、本実施形態のボルテージレギュレータによれば、温度係数が正と負の出力をもつ２つの基準電圧を、それぞれ入力インピーダンスの大きなトランスコンダクタンスアンプを介して加算することで、基準電圧回路の出力インピーダンスのバラツキの影響を受けない、出力電圧の温度変動が小さなボルテージレギュレータを実現できる。
【符号の説明】
【００２４】
２０  第一基準電圧回路
２１  第二基準電圧回路
２２、２２ａ  第一トランスコンダクタンスアンプ
２３、２３ａ  第二トランスコンダクタンスアンプ
２５  帰還回路
２７  誤差増幅回路
２９、２９ａ  増幅段
３０  加算段
１１４、１１５、１１６  電流源
【図１】
0006555959.tif 000002
【図２】
0006555959.tif 000003
【図３】
0006555959.tif 000004
【図４】
0006555959.tif 000005