(57)【特許請求の範囲】
【請求項１】
ＺｒＯ２膜と、
前記ＺｒＯ２膜上に形成されたＡｇｘＰｄ１−ｘ膜と、
前記ＡｇｘＰｄ１−ｘ膜上に形成された強誘電体膜と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体セラミックス。
０．４≦ｘ≦０．９    ・・・式１
【請求項２】
請求項１において、
前記ＡｇｘＰｄ１−ｘ膜は（２００）に配向されることを特徴とする強誘電体セラミックス。
【請求項３】
請求項１において、
前記ＺｒＯ２膜はＳｉ基板上に形成されていることを特徴とする強誘電体セラミックス。
【請求項４】
半導体層と、
前記半導体層上に形成されたＺｒＯ２膜と、
前記ＺｒＯ２膜上に形成されたＡｇｘＰｄ１−ｘ膜と、
前記ＡｇｘＰｄ１−ｘ膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
前記半導体層に形成されたソース領域及びドレイン領域と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリ。
０．４≦ｘ≦０．９    ・・・式１
【請求項５】
請求項４において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリ。
【請求項６】
半導体層上にＺｒＯ２膜を形成する工程と、
前記ＺｒＯ２膜上にＡｇｘＰｄ１−ｘ膜を形成する工程と、
前記ＡｇｘＰｄ１−ｘ膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極膜を形成する工程と、
前記電極膜、前記強誘電体膜、前記ＡｇｘＰｄ１−ｘ膜及び前記ＺｒＯ２膜を加工することで、前記強誘電体膜上に電極を形成する工程と、
前記電極をマスクとして前記半導体層に不純物イオンを注入することで、前記半導体層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリの製造方法。
０．４≦ｘ≦０．９    ・・・式１
【請求項７】
請求項６において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体セラミックス、強誘電体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
従来の強誘電体セラミックスは、Ｓｉ基板上に形成されたＰｔ膜と、このＰｔ膜上に形成されたＰＺＴ膜を有している。
【０００３】
また、従来の強誘電体メモリは、Ｓｉ基板上に形成されたＰｔ膜と、このＰｔ膜上に形成されたＰＺＴ膜と、このＰＺＴ膜上に形成された電極と、Ｓｉ基板に形成されたソース領域及びドレイン領域を有している。
【０００４】
上記従来の強誘電体セラミックス及び従来の強誘電体メモリでは、Ｐｔ膜を用いており、その膜厚が１００ｎｍ以上必要であるため、コストが高くなるという課題がある。そこで、Ｐｔ膜よりコストが低い膜を用いた強誘電体セラミックス及び強誘電体メモリが求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２００６／０８７７７７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、コストを低減した強誘電体セラミックス、強誘電体メモリまたはその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
以下に、本発明の種々の態様について説明する。
［１］ＡｇｘＰｄ１−ｘ膜と、
前記ＡｇｘＰｄ１−ｘ膜上に形成された強誘電体膜と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体セラミックス。
０．３＜ｘ＜０．９５  ・・・式１
【０００８】
［２］上記［１］において、
前記ＡｇｘＰｄ１−ｘ膜は（２００）に配向されることを特徴とする強誘電体セラミックス。
【０００９】
［３］上記［１］または［２］において、
前記ＡｇｘＰｄ１−ｘ膜はＺｒＯ２膜上に形成されることを特徴とする強誘電体セラミックス。
【００１０】
［４］上記［３］において、
前記ＺｒＯ２膜はＳｉ基板上に形成されていることを特徴とする強誘電体セラミックス。
［４−１］上記［１］乃至［４］のいずれか一項において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体セラミックス。
【００１１】
［５］半導体層と、
前記半導体層上に形成されたＺｒＯ２膜と、
前記ＺｒＯ２膜上に形成されたＡｇｘＰｄ１−ｘ膜と、
前記ＡｇｘＰｄ１−ｘ膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
前記半導体層に形成されたソース領域及びドレイン領域と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリ。
０．３＜ｘ＜０．９５  ・・・式１
なお、上記の半導体層は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。
【００１２】
［６］上記［５］において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリ。
【００１３】
［７］半導体層上にＺｒＯ２膜を形成する工程と、
前記ＺｒＯ２膜上にＡｇｘＰｄ１−ｘ膜を形成する工程と、
前記ＡｇｘＰｄ１−ｘ膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極膜を形成する工程と、
前記電極膜、前記強誘電体膜、前記ＡｇｘＰｄ１−ｘ膜及び前記ＺｒＯ２膜を加工することで、前記強誘電体膜上に電極を形成する工程と、
前記電極をマスクとして前記半導体層に不純物イオンを注入することで、前記半導体層にソース領域及びドレイン領域を形成する工程と、
を具備し、
前記ｘは下記式１を満たすことを特徴とする強誘電体メモリの製造方法。
０．３＜ｘ＜０．９５  ・・・式１
【００１４】
［８］上記［７］において、
前記強誘電体膜はＰＺＴ膜であることを特徴とする強誘電体メモリの製造方法。
【発明の効果】
【００１５】
本発明の一態様を適用することで、コストを低減した強誘電体セラミックス、強誘電体メモリまたはその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様に係る強誘電体セラミックスを示す断面図である。
【図２】本発明の一態様に係る強誘電体メモリを示す断面図である。
【図３】実施例１のサンプルのＸＲＤ回折結果を示す図である。
【図４】実施例２のサンプルのＸＲＤ回折結果を示す図である。
【図５】実施例２のＰｂＺｒ０．５５Ｔｉ０．４５膜の圧電性評価を行った結果である圧電ヒステリシス曲線と圧電バタフライ特性を示す図である。
【図６】実施例３のサンプルの電歪バタフライ曲線及び圧電ヒステリシス特性を示す図である。
【図７】（Ａ）は実施例３のサンプルの圧電ヒステリシス特性を評価した結果示す図、（Ｂ）は比較例のサンプルの圧電ヒステリシス特性を評価した結果示す図である。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施形態及び実施例について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施形態の記載内容及び実施例に限定して解釈されるものではない。
【００１８】
［実施の形態１］
図１は、本発明の一態様に係る強誘電体セラミックスを示す断面図である。この強誘電体セラミックスは半導体層１１を有し、半導体層１１は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ等）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。半導体層１１上にはＺｒＯ２膜１２が形成され、ＺｒＯ２膜１２上にはＡｇｘＰｄ１−ｘ膜１３が形成されている。ｘは下記式１を満たす。ＡｇｘＰｄ１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５  ・・・式１
【００１９】
本実施の形態によれば、従来技術のＰｔ膜に代えてＡｇｘＰｄ１−ｘ膜１３を用いるため、強誘電体セラミックスのコストを低減することができる。
【００２０】
次に、図１の強誘電体セラミックスの製造方法について説明する。
半導体層１１としての基板を準備する。この基板としては、種々の基板を用いることができ、例えばＳｉ単結晶やサファイア単結晶などの単結晶基板、表面に金属酸化物膜が形成された単結晶基板、表面にポリシリコン膜またはシリサイド膜が形成された基板等を用いることができる。なお、本実施形態では、（１００）に配向したＳｉ基板を用いる。
【００２１】
次に、半導体層１１としてのＳｉ基板上にＺｒＯ２膜１２を５５０℃以下の温度（好ましくは５００℃の温度）で蒸着法により形成する。ＺｒＯ２膜１２は（２００）に配向する。Ｓｉ基板は（１００）に配向している。
【００２２】
この後、ＺｒＯ２膜１２上に蒸着法によりＡｇｘＰｄ１−ｘ膜１３を形成する。ＡｇｘＰｄ１−ｘ膜は（２００）に配向される。次いで、ＡｇｘＰｄ１−ｘ膜１３上にスパッタリング法またはゾルゲル法によりＰＺＴ膜１４を形成する。ＰＺＴ膜１４は、Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３膜であり、ｘは下記式２を満たし、Ｐｂ：（Ｚｒ１−ｘ＋Ｔｉｘ）の元素比率は（１．４〜１．１）：１である。
０＜ｘ＜１（好ましくは０．１＜ｘ＜１）  ・・・式２
【００２３】
なお、本明細書において「ＰＺＴ膜」は、Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３に不純物を含有するものも含み、その不純物を含有させてもＰＺＴ膜の強誘電体の機能を消滅させないものであれば種々のものを含有させてもよいものとする。
【００２４】
ＰＺＴ膜１４をスパッタリング法により形成する方法は次のとおりである。
Ｐｂ：（Ｚｒ１−ｘ＋Ｔｉｘ）の元素比率が（１．４〜１．１）：１であるＰｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３のスパッタリングターゲットをスパッタリングする。これにより、ＡｇｘＰｄ１−ｘ膜１３上にＰＺＴ膜１４が形成される。
【００２５】
ＰＺＴ膜１４をゾルゲル法により形成する方法は次のとおりである。
Ｐｂが１０原子％以上４０原子％以下過剰に添加されたＰＺＴ膜形成用の前駆体溶液をＡｇｘＰｄ１−ｘ膜１３上に塗布し、例えば１０ａｔｍの加圧酸素雰囲気で熱処理して結晶化を行う。これにより、ＡｇｘＰｄ１−ｘ膜１３上にＰＺＴ膜１４が形成される。
【００２６】
なお、本実施の形態では、ＡｇｘＰｄ１−ｘ膜１３上にＰＺＴ膜１４を形成しているが、これに限定されるものではなく、ＡｇｘＰｄ１−ｘ膜１３上に他の強誘電体膜を形成することも可能である。
強誘電体膜は、ＡＢＯ３あるいは（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａ及びＨｆからなる群から選択される少なくとも１種、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される少なくとも１種、ｍは５以下の自然数である。）で表されるペロブスカイトまたはビスマス層状構造酸化物を有する膜である。
【００２７】
［実施の形態２］
図２は、本発明の一態様に係る強誘電体メモリを示す断面図である。この強誘電体メモリは１トランジスター型のＦＲＡＭ（登録商標）(Ferroelectric Random Access Memory)である。
【００２８】
強誘電体メモリ１０は半導体層１１を有し、半導体層１１は、単結晶基板（例えばＳｉ基板、Ｓｉウエハ等）、単結晶層、エピタキシャル層、多結晶層（例えば多結晶シリコン層）等であるとよい。半導体層１１上にはＺｒＯ２膜１２が形成され、ＺｒＯ２膜１２上にはＡｇｘＰｄ１−ｘ膜１３が形成されている。ｘは下記式１を満たす。ＡｇｘＰｄ１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５  ・・・式１
ＺｒＯ２膜１２上にはＡｇｘＰｄ１−ｘ膜１３が形成されている。ｘは下記式１を満たす。ＡｇｘＰｄ１−ｘ膜１３上にはＰＺＴ膜１４が形成されている。
０．３＜ｘ＜０．９５  ・・・式１
【００２９】
ＰＺＴ膜１４上には電極１５が形成されている。電極１５の材質は例えばPt，Au/Ti，Al，Ni等である。半導体層１１にはソース領域１６及びドレイン領域１７が形成されている。
【００３０】
本実施の形態によれば、従来技術のＰｔ膜に代えてＡｇｘＰｄ１−ｘ膜１３を用いるため、強誘電体メモリのコストを低減することができる。
【００３１】
次に、図２の強誘電体メモリの製造方法について説明する。
【００３２】
半導体層１１としての基板を準備する。この基板としては、種々の基板を用いることができ、例えばＳｉ単結晶やサファイア単結晶などの単結晶基板、表面に金属酸化物膜が形成された単結晶基板、表面にポリシリコン膜またはシリサイド膜が形成された基板等を用いることができる。なお、本実施形態では、（１００）に配向したＳｉ基板を用いる。
【００３３】
次に、半導体層１１としてのＳｉ基板上にＺｒＯ２膜を５５０℃以下の温度（好ましくは５００℃の温度）で蒸着法により形成する。このＺｒＯ２膜は（２００）に配向する。Ｓｉ基板は（１００）に配向している。なお、ＺｒＯ２膜は、後工程で加工されて図１に示すＺｒＯ２膜１２となる。
【００３４】
この後、ＺｒＯ２膜上に蒸着法によりＡｇｘＰｄ１−ｘ膜を形成する。ＡｇｘＰｄ１−ｘ膜は（２００）に配向される。なお、ＡｇｘＰｄ１−ｘ膜は、後工程で加工されて図１に示すＡｇｘＰｄ１−ｘ膜１３となる。ｘは下記式１を満たす。
０．３＜ｘ＜０．９５  ・・・式１
【００３５】
次に、ＡｇｘＰｄ１−ｘ膜上に、実施の形態１と同様の方法でスパッタリング法またはゾルゲル法によりＰＺＴ膜を形成する。このＰＺＴ膜は、Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３膜であり、ｘは下記式２を満たし、Ｐｂ：（Ｚｒ１−ｘ＋Ｔｉｘ）の元素比率は（１．４〜１．１）：１である。
０＜ｘ＜１（好ましくは０．１＜ｘ＜１）  ・・・式２
なお、ＰＺＴ膜は、後工程で加工されて図２に示すＰＺＴ膜１４となる。
【００３６】
次に、ＰＺＴ膜上に電極膜を形成し、この電極膜上にフォトレジスト膜を塗布し、露光及び現像することで、電極膜上にはレジストパターン（図示せず）が形成される。次いで、このレジストパターンをマスクとして電極膜、ＰＺＴ膜、ＡｇｘＰｄ１−ｘ膜及びＺｒＯ２膜をエッチング加工する。これにより、Ｓｉ基板１１上にＺｒＯ２膜１２が形成され、ＺｒＯ２膜１２上にＡｇｘＰｄ１−ｘ膜１３が形成され、ＡｇｘＰｄ１−ｘ膜１３上にＰＺＴ膜１４が形成され、ＰＺＴ膜１４上に電極１５が形成される。
【００３７】
この後、レジストパターン及び電極１５をマスクとしてＳｉ基板１１に不純物イオンを注入し、熱処理を施すことで、Ｓｉ基板１１にソース領域１６及びドレイン領域１７を形成する。
【００３８】
なお、本実施の形態では、ＡｇｘＰｄ１−ｘ膜１３上にＰＺＴ膜１４を形成しているが、これに限定されるものではなく、ＡｇｘＰｄ１−ｘ膜１３上に他の強誘電体膜を形成することも可能である。
強誘電体膜は、ＡＢＯ３あるいは（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａ及びＨｆからなる群から選択される少なくとも１種、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される少なくとも１種、ｍは５以下の自然数である。）で表されるペロブスカイトまたはビスマス層状構造酸化物を有する膜である。
【実施例１】
【００３９】
バッファード弗酸を用いて（１００）に配向したＳｉ基板の表面の自然酸化膜を除去する。その後、表１に示す条件で蒸着を行った。以下に詳細に説明する。
【表１】
0006569149.tif 000002
【００４０】
Ｓｉ基板上に膜厚０．３ｎｍの酸化珪素膜を形成する。この際の条件は、圧力が７．４０×１０−３ａｔｍ、Ｏ２ガスの流量が５ｓｃｃｍ、電圧が７．５ｋＶ、電流が１．７０ｍＡ、蒸着時間が５ｓｅｃ、Ｓｉ基板の温度が６５０℃である。
【００４１】
次いで、酸化珪素膜上に膜厚が０．６ｎｍのＺｒ膜を蒸着する。この際の条件は、蒸着源がＺｒ、圧力が４．９０×１０−５ａｔｍ、電圧が７．５ｋＶ、電流が１．３０ｍＡ、蒸着時間が３０ｓｅｃ、Ｓｉ基板の温度が６５０℃である。
【００４２】
次いで、Ｚｒ膜上に膜厚が１９．２ｎｍのＺｒＯ２膜を蒸着する。この際の条件は、蒸着源がＺｒ、Ｏ２ガスの流量が５ｓｃｃｍ、圧力が７．４０×１０−３ａｔｍ、電圧が７．５ｋＶ、電流が１．７０ｍＡ、蒸着時間が１７００ｓｅｃ、Ｓｉ基板の温度が５００℃である。
【００４３】
次いで、ＺｒＯ２膜上に膜厚が２５ｎｍのＡｇ０．４Ｐｄ０．６膜を蒸着する。この際の条件は、蒸着源がＡｇ０．４Ｐｄ０．６、圧力が７．７０×１０−５ａｔｍ、電圧が７．５ｋＶ、電流が０．５ｍＡ、蒸着時間が４７０ｓｅｃ、Ｓｉ基板の温度が４３０℃である。この時のＸＲＤ(X-Ray Diffraction)パターンを図３に示す。
【００４４】
図３は、上記のようにＡｇ０．４Ｐｄ０．６膜まで成膜したサンプルのＸＲＤ回折結果を示している。このＸＲＤチャートからＡｇ０．４Ｐｄ０．６膜は良好なａ軸配向であって（２００）に配向することが確認された。なお、Ａｇ０．４Ｐｄ０．６膜は電極薄膜として機能する。また、ＺｒＯ２膜は（２００）に配向している。また、図３において縦軸は強度であり、横軸は２Θである。
【００４５】
2015年2月27日の貴金属相場価格は、Ｐｔが4,972yen/g、Ｐｄが3,095yen/g、Ａｇが72.14yen/gである。ＰＺＴ膜にＰｔ電極を用いる場合とＰＺＴ膜にＡｇ０．４Ｐｄ０．６電極を用いる場合を比較すると、Ａｇ０．４Ｐｄ０．６は1,886yen/gとなるので、Ａｇ０．４Ｐｄ０．６電極はＰｔ電極に対して６２％のコストダウンを実現できる。
【００４６】
本実施例では、Ａｇ０．４Ｐｄ０．６膜が良好なａ軸配向で（２００）に配向することを確認したため、そのＡｇ０．４Ｐｄ０．６膜上にＰＺＴ膜等の強誘電体膜を形成できるといえる。
【実施例２】
【００４７】
バッファード弗酸を用いて（１００）に配向したＳｉ基板の表面の自然酸化膜を除去する。その後、Ｓｉ基板上に膜厚０．３ｎｍの酸化珪素膜を形成する。この際の条件は、実施例１と同様である。次いで、酸化珪素膜上に膜厚が０．６ｎｍのＺｒ膜を蒸着する。この際の条件は、実施例１と同様である。次いで、Ｚｒ膜上に膜厚が１９．２ｎｍのＺｒＯ２膜を蒸着する。この際の条件は実施例１と同様である。
【００４８】
次いで、ＺｒＯ２膜上に膜厚が２５ｎｍのＡｇ０．９Ｐｄ０．１膜を蒸着する。この際の条件は、蒸着源がＡｇ０．９Ｐｄ０．１である点以外は実施例１と同様である。この時のサンプルのＸＲＤパターンを取得すると、Ａｇ０．９Ｐｄ０．１膜は良好なａ軸配向であって（２００）に配向することが確認された。
【００４９】
2015年2月27日の貴金属相場価格は実施例１に記載したとおりである。ＰＺＴ膜にＰｔ電極を用いる場合とＰＺＴ膜にＡｇ０．９Ｐｄ０．１電極を用いる場合を比較すると、Ａｇ０．９Ｐｄ０．１は374yen/gとなるので、Ａｇ０．９Ｐｄ０．１電極はＰｔ電極に対して９２．５％のコストダウンを実現できる。
【００５０】
次に、Ａｇ０．９Ｐｄ０．１膜上にスピンコート法等で膜厚が２μｍのＰｂＺｒ０．５５Ｔｉ０．４５膜を形成する。この時のＸＲＤパターンを図４に示す。
【００５１】
図４は、上記のようにＰｂＺｒ０．５５Ｔｉ０．４５膜まで成膜したサンプルのＸＲＤ回折結果を示している。このＸＲＤチャートからＰｂＺｒ０．５５Ｔｉ０．４５膜は（００２）に良好に単一配向することが確認され、またＡｇ０．９Ｐｄ０．１の（２００）のピークが確認された。なお、図４において縦軸は強度であり、横軸は２Θである。
【００５２】
図５は、実施例２のＰｂＺｒ０．５５Ｔｉ０．４５膜の圧電性評価を行った結果である圧電ヒステリシス曲線と圧電バタフライ特性を示す図である。図５に示すように、ＰｂＺｒ０．５５Ｔｉ０．４５膜は良好な圧電ヒステリシスと圧電バタフライ特性を有することが確認された。
【実施例３】
【００５３】
実施例３のサンプル(150nm-Pt/2μm-PZT/150nm-Ag0.7Pd0.3/15nm-ZrO2/Si)の作製方法は次のとおりである。
バッファード弗酸を用いて（１００）に配向したSi基板の表面の自然酸化膜を除去する。その後、Si基板上に酸化珪素膜を形成する。この際の条件は、実施例１と同様である。次いで、酸化珪素膜上にZr膜を蒸着する。この際の条件は、実施例１と同様である。次いで、Zr膜上に膜厚が15nmのZrO2膜を蒸着する。この際の条件は実施例１と同様である。
【００５４】
次いで、ZrO2膜上に膜厚が150nmのAg0.7Pd0.3膜を蒸着する。この際の条件は、蒸着源がAg0.7Pd0.3である点以外は実施例１と同様である。
【００５５】
次に、Ag0.7Pd0.3膜上にスピンコート法等で膜厚が2μmのＰｂＺｒ０．５５Ｔｉ０．４５膜を形成する。次いで、このＰｂＺｒ０．５５Ｔｉ０．４５膜上に膜厚が150nmのPt膜をスパッタリングにより形成する。
【００５６】
更に、上記の実施例３のサンプルで2mm×15mmのカンチレバーを作製した。このカンチレバーに700Hzの周波数で±5Vの電圧を印加してバイポーラ駆動をさせ、このバイポーラ駆動による圧電バタフライ特性及び圧電ヒステリシス特性を評価した。その評価結果を図６及び図７（Ａ）に示す。
【００５７】
比較例のサンプル(150nm-Pt/2μm-PZT/150nm-Ag0.7Pd0.3/15nm-TiO2/Si)の作製方法は次のとおりである。
Si基板上に酸化珪素膜し、この酸化珪素膜上に膜厚15nmのTiO2膜を形成する。このTiO2膜は、Ti膜をスパッタリングにより成膜した後にTi膜を酸化して形成される。次に、このTiO2膜上に、膜厚が150nmのAg0.7Pd0.3膜、膜厚が2μmのＰｂＺｒ０．５５Ｔｉ０．４５膜、膜厚が150nmのPt膜を順に実施例３のサンプルと同様の方法で形成する。
【００５８】
更に、上記の比較例のサンプルで2mm×15mmのカンチレバーを作製した。このカンチレバーに700Hzの周波数で±5Vの電圧を印加してバイポーラ駆動をさせ、このバイポーラ駆動による圧電バタフライ特性及び圧電ヒステリシス特性を評価した。その評価結果を図７（Ｂ）に示す。
【００５９】
図６及び図７（Ａ）に示すように、実施例３のサンプルの場合、良好な圧電特性が得られた。しかし、比較例のサンプルの場合、リーク電流が多く、図７（Ｂ）のように全く計測不能であった。
【００６０】
比較例のサンプルの場合、柱状PZTであり、粒界が多く、粒界に沿ってAgが拡散したために、圧電性が劣化したと考えられる。これに対し、実施例３のサンプルの場合は、ほぼ単結晶のPZT膜であるため、粒界が少なく、Agが殆ど拡散しないから良好な圧電特性を得ることができたと考えられる。
【符号の説明】
【００６１】
１０    強誘電体メモリ
１１    半導体層（Ｓｉ基板）
１２    ＺｒＯ２膜
１３    ＡｇｘＰｄ１−ｘ膜
１４    ＰＺＴ膜
１５    電極
１６    ソース領域
１７    ドレイン領域
【図１】
0006569149.tif 000003
【図２】
0006569149.tif 000004
【図３】
0006569149.tif 000005
【図４】
0006569149.tif 000006
【図５】
0006569149.tif 000007
【図６】
0006569149.tif 000008
【図７】
0006569149.tif 000009