(57)【特許請求の範囲】
【請求項１】
複数のセルが配列されているセルエリアと、前記セルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置において、
前記セルエリアは、
第１導電型の第１ドリフト層と、
前記第１ドリフト層の上に形成された第２導電型の第１ボディ層と、
前記第１ボディ層を貫通し且つ前記第１ドリフト層まで到達している第１トレンチと、
前記第１トレンチ内に収容され且つ絶縁膜を介して前記第１ボディ層と対向しているゲート電極と、
前記第１トレンチの下方位置にて前記第１トレンチの底部を覆うように設けられた第２導電型の第１フローティング領域と、を有し、
前記終端エリアは、
第１導電型の第２ドリフト層と、
前記第２ドリフト層の上に形成された第２導電型の第２ボディ層と、
前記セルエリアを囲む環状に形成され、前記第２ボディ層を貫通し且つ前記第２ドリフト層まで到達している第２トレンチと、
前記第２トレンチの下方位置にて前記第２トレンチの底部を覆うように設けられた第２導電型の第２フローティング領域と、を有し、
前記第１トレンチの深さと前記第２トレンチの深さとは同一に設定されており、
前記ゲート電極の底面は、前記第１ボディ層と前記第１ドリフト層との界面よりも下方に突出しており、
前記第２トレンチ及び前記第２フローティング領域は１又は複数設けられており、
上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記第２ボディ層との上下方向の距離を第２距離とすると、
前記最内周第２トレンチの周囲の前記第２ボディ層の深さは、前記第１距離と前記第２距離とが同一となるように、前記第１ボディ層の深さよりも深く設定されていることを特徴とする半導体装置。
【請求項２】
前記第１フローティング領域は、前記第１ドリフト層に囲まれており、
前記１又は複数の第２フローティング領域は、前記第２ドリフト層に囲まれている請求項１に記載の半導体装置。
【請求項３】
前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記両ドリフト層の下に形成されている拡散層まで到達している請求項１に記載の半導体装置。
【請求項４】
第１導電型のドリフト層及び前記ドリフト層の上に形成された第２導電型のボディ層を有し、且つ、複数のセルが配列されているセルエリアと前記セルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置の製造方法であって、
前記ボディ層を貫通し且つ前記ドリフト層まで到達するようにエッチングを行うことにより、前記セルエリア内に配置される第１トレンチ、及び、前記終端エリア内に配置される環状の第２トレンチを同一の深さで形成するトレンチ形成工程と、
前記第１トレンチ及び前記第２トレンチの底部から第２導電型の不純物イオンを注入することにより、前記第１トレンチの底部を覆う第２導電型の第１フローティング領域及び前記第２トレンチの底部を覆う第２導電型の第２フローティング領域を形成するフローティング領域形成工程と、
前記半導体基板における前記セルエリアの表面から前記ドリフト層と前記ボディ層との界面付近に第１導電型の不純物イオンを注入することにより、前記セルエリア内に配置されている前記ボディ層である第１ボディ層の深さを、前記終端エリア内に配置されている前記ボディ層である第２ボディ層の深さよりも浅くする深さ調整工程と、
前記第１トレンチ内にゲート電極を形成するゲート電極形成工程と、
を備え、
前記ゲート電極形成工程では、前記ゲート電極の底面が前記第１ボディ層の下面よりも突出するように前記ゲート電極を形成し、
前記トレンチ形成工程では、前記第２トレンチを１又は複数形成し、
上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記第２ボディ層との上下方向の距離を第２距離とすると、
前記深さ調整工程では、前記第１距離と前記第２距離とが同一となるように、前記第１ボディ層の深さを前記第２ボディ層の深さよりも浅くすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えば、セルエリアと終端エリアとが区画された半導体基板を備えたものが知られている（例えば特許文献１参照）。半導体基板は、例えば、ドリフト層と、当該ドリフト層の上に形成されたボディ層とを有している。そして、特許文献１には、セルエリア内に、ゲート電極が収容された第１トレンチと、第１トレンチの底部を覆うように第１トレンチの下方位置に配置された第１フローティング領域とが形成されており、当該第１フローティング領域によって耐圧の向上とオン抵抗の低減との両立を図ることができる点について記載されている。
【０００３】
また、特許文献１には、終端エリア内に、セルエリアを囲む環状の第２トレンチと、第２トレンチの底部を覆うように第２トレンチの下方位置に配置された第２フローティング領域とが形成されており、当該第２フローティング領域によって終端エリアの拡張を抑制しつつ高耐圧化を図ることができる点について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、オン抵抗を低減するため、ゲート電極の底面は、セルエリア内に配置されているドリフト層及びボディ層の界面よりも下方に突出している。この場合、上下方向におけるゲート電極の底面と第１フローティング領域の上端との距離を第１距離とし、最内周の第２トレンチに対応する第２フローティング領域の上端とボディ層との上下方向の距離を第２距離とすると、本願発明者らは、第１距離と第２距離とが異なることによって半導体装置の耐圧が低下することを見出した。
【０００６】
本発明は、上述した事情を鑑みてなされたものであり、その目的は第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成する半導体装置は、複数のセルが配列されているセルエリアと、前記セルエリアを囲む終端エリアとが区画されている半導体基板を備え、前記セルエリアは、第１導電型の第１ドリフト層と、前記第１ドリフト層の上に形成された第２導電型の第１ボディ層と、前記第１ボディ層を貫通し且つ前記第１ドリフト層まで到達している第１トレンチと、前記第１トレンチ内に収容され且つ絶縁膜を介して前記第１ボディ層と対向しているゲート電極と、前記第１トレンチの下方位置にて前記第１トレンチの底部を覆うように設けられた第２導電型の第１フローティング領域と、を有し、前記終端エリアは、第１導電型の第２ドリフト層と、前記第２ドリフト層の上に形成された第２導電型の第２ボディ層と、前記セルエリアを囲む環状に形成され、前記第２ボディ層を貫通し且つ前記第２ドリフト層まで到達している第２トレンチと、前記第２トレンチの下方位置にて前記第２トレンチの底部を覆うように設けられた第２導電型の第２フローティング領域と、を有し、前記第１トレンチの深さと前記第２トレンチの深さとは同一に設定されており、前記ゲート電極の底面は、前記第１ボディ層と前記第１ドリフト層との界面よりも下方に突出しており、前記第２トレンチ及び前記第２フローティング領域は１又は複数設けられており、上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記第２ボディ層との上下方向の距離を第２距離とすると、前記最内周第２トレンチの周囲の前記第２ボディ層の深さは、前記第１距離と前記第２距離とが同一となるように、前記第１ボディ層の深さよりも深く設定されていることを特徴とする。
【０００８】
かかる構成によれば、第１距離と第２距離とが同一となるように、第２ボディ層の深さが第１ボディ層の深さよりも深く設定されているため、セルエリアと終端エリアとで、電界強度分布を揃えることができ、それを通じて耐圧の向上を図ることができる。
【０００９】
上記半導体装置について、前記第１フローティング領域は、前記第１ドリフト層に囲まれており、前記１又は複数の第２フローティング領域は、前記第２ドリフト層に囲まれているとよい。かかる構成によれば、所望の形状のフローティング領域を比較的容易に実現できる。
【００１０】
上記半導体装置について、前記第１フローティング領域及び前記１又は複数の第２フローティング領域は、前記両ドリフト層の下に形成されている拡散層まで到達しているとよい。かかる構成によれば、耐圧の更なる向上を図ることができる。
【００１１】
上記目的を達成する半導体装置の製造方法は、第１導電型のドリフト層及び前記ドリフト層の上に形成された第２導電型のボディ層を有し、且つ、複数のセルが配列されているセルエリアと前記セルエリアを囲む終端エリアとが区画されている半導体基板を備えた半導体装置の製造方法であって、前記ボディ層を貫通し且つ前記ドリフト層まで到達するようにエッチングを行うことにより、前記セルエリア内に配置される第１トレンチ、及び、前記終端エリア内に配置される環状の第２トレンチを同一の深さで形成するトレンチ形成工程と、前記第１トレンチ及び前記第２トレンチの底部から第２導電型の不純物イオンを注入することにより、前記第１トレンチの底部を覆う第２導電型の第１フローティング領域及び前記第２トレンチの底部を覆う第２導電型の第２フローティング領域を形成するフローティング領域形成工程と、前記半導体基板における前記セルエリアの表面から前記ドリフト層と前記ボディ層との界面付近に第１導電型の不純物イオンを注入することにより、前記セルエリア内に配置されている前記ボディ層である第１ボディ層の深さを、前記終端エリア内に配置されている前記ボディ層である第２ボディ層の深さよりも浅くする深さ調整工程と、前記第１トレンチ内にゲート電極を形成するゲート電極形成工程と、を備え、前記ゲート電極形成工程では、前記ゲート電極の底面が前記第１ボディ層の下面よりも突出するように前記ゲート電極を形成し、前記トレンチ形成工程では、前記第２トレンチを１又は複数形成し、上下方向における前記第１フローティング領域の上端と前記ゲート電極の底面との間の距離を第１距離とし、前記１又は複数の第２トレンチのうち最内周にある最内周第２トレンチに対応する前記第２フローティング領域の上端と前記第２ボディ層との上下方向の距離を第２距離とすると、前記深さ調整工程では、前記第１距離と前記第２距離とが同一となるように、前記第１ボディ層の深さを前記第２ボディ層の深さよりも浅くすることを特徴とする。
【００１２】
かかる構成によれば、比較的簡素な工程で両ボディ層の深さを異ならせることができ、それを通じて第１距離と第２距離とを同一にすることができる。よって、比較的簡素な工程で第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる。
【発明の効果】
【００１３】
この発明によれば、第１距離と第２距離とが異なることに起因する耐圧の低下を抑制できる。
【図面の簡単な説明】
【００１４】
【図１】半導体装置を模式的に示す平面図。
【図２】図１の２−２線断面図。
【図３】図２の拡大図。
【図４】（ａ）〜（ｄ）半導体装置の製造方法を模式的に示す断面図。
【図５】（ａ）〜（ｃ）半導体装置の製造方法を模式的に示す断面図。
【図６】別例のフローティング領域を模式的に示す断面図。
【図７】（ａ），（ｂ）別例のボディ層の製造方法を模式的に示す断面図。
【発明を実施するための形態】
【００１５】
以下、半導体装置の一実施形態について説明する。なお、図示の都合上、図１〜図５では、実際の寸法とは異なる寸法で示す。また、図１では、終端側絶縁膜４１及び表面電極５１等の図示を省略するとともに、各トレンチ２１，２２を簡略化して示す。
【００１６】
図１に示すように、半導体装置１０は、複数のセル１１が配列されているセルエリアＡ１とセルエリアＡ１を囲む終端エリアＡ２とが区画されている半導体基板１２を備えている。本実施形態では、複数のセル１１は、例えばＳｉ（シリコン）を用いたトレンチ型のＭＯＳＦＥＴを含む。
【００１７】
半導体基板１２は、例えば長方形の板状である。セルエリアＡ１は、半導体基板１２よりも小さい長方形状のエリアであり、終端エリアＡ２は、セルエリアＡ１を囲む枠状のエリアである。
【００１８】
セルエリアＡ１内には、複数の第１トレンチ２１が形成されている。各第１トレンチ２１はそれぞれ一方向に延びている。複数の第１トレンチ２１は、当該第１トレンチ２１の延設方向と直交する方向に所定のピッチで配列されている。各第１トレンチ２１はそれぞれ同一形状である。
【００１９】
終端エリアＡ２内には、複数（本実施形態では３つ）の第２トレンチ２２が形成されている。各第２トレンチ２２は、セルエリアＡ１を囲む環状に形成されている。各第２トレンチ２２は、平面視で角丸長方形状である。複数の第２トレンチ２２はそれぞれ平面視の大きさが異なる相似形状であり、各第２トレンチ２２は、同一中心上に配置されている。つまり、セルエリアＡ１は、複数重の第２トレンチ２２によって囲まれている。
【００２０】
この場合、複数の第２トレンチ２２のうち平面視の大きさが最も小さいものが終端エリアＡ２の最内周に配置されている。この最内周に配置されている第２トレンチ２２を最内周第２トレンチ２２ｉとする。最内周第２トレンチ２２ｉは、セルエリアＡ１（換言すればセル１１）に最も近い第２トレンチ２２とも言える。
【００２１】
次に半導体装置１０の断面構造について説明する。
図２及び図３に示すように、半導体基板１２は、拡散層としてのｎ＋型のドレイン層２３と、ドレイン層２３の上に形成されたドリフト層２４と、ドリフト層２４の上に形成されたｐ型のボディ層２５とを備えている。つまり、半導体基板１２は、ドレイン層２３→ドリフト層２４→ボディ層２５の順に積層された構造となっている。ドリフト層２４は、ドレイン層２３の不純物濃度よりも低いｎ型である。換言すれば、ドレイン層２３は、ドリフト層２４の下に形成され且つ当該ドリフト層２４よりも不純物濃度が高い層である。
【００２２】
なお、言うまでもないが念のため説明すると、各層２３〜２５の積層方向は鉛直方向に限られない。また、上（又は上方）及び下（又は下方）とは、あくまで相対的な関係を示すのに便宜上用いるものであって、鉛直方向上方及び鉛直方向下方に限られない。以降の説明においても同様である。
【００２３】
ここで、説明の便宜上、セルエリアＡ１内に配置されているドリフト層２４及びボディ層２５を第１ドリフト層２４ａ及び第１ボディ層２５ａとし、終端エリアＡ２内に配置されているドリフト層２４及びボディ層２５を第２ドリフト層２４ｂ及び第２ボディ層２５ｂとする。
【００２４】
次にセルエリアＡ１の断面構造について説明すると、第１トレンチ２１は、半導体基板１２におけるセルエリアＡ１の表面であるセルエリア表面１２ａから下方に向けて延びており、第１ボディ層２５ａを貫通し且つ第１ドリフト層２４ａまで到達している。なお、セルエリア表面１２ａは、第１ボディ層２５ａの上面とも言える。
【００２５】
図３に示すように、第１トレンチ２１内には、ゲート電極３１と埋込絶縁膜３２とが設けられている。埋込絶縁膜３２は、第１トレンチ２１内に堆積されている堆積絶縁膜３２ａと、第１トレンチ２１の側壁に形成されているゲート絶縁膜３２ｂとを有している。ゲート電極３１は、埋込絶縁膜３２に囲まれた状態で第１トレンチ２１内に収容されており、ゲート絶縁膜３２ｂを介して第１ボディ層２５ａと対向している。
【００２６】
また、ゲート電極３１の底面３１ａは、第１ボディ層２５ａと第１ドリフト層２４ａとの界面（換言すれば第１ボディ層２５ａの下面）２６ａよりも下方に突出している。すなわち、ゲート電極３１は、ゲート絶縁膜３２ｂを介して、第１ボディ層２５ａ及び第１ドリフト層２４ａの双方と対向するように配置されている。
【００２７】
また、第１トレンチ２１の底部２１ａとゲート電極３１の底面３１ａとの間の埋込絶縁膜３２の厚み（深さ）、すなわち堆積絶縁膜３２ａの厚みは、ゲート絶縁膜３２ｂの厚みよりも十分に厚く設定されており、例えばゲート電極３１の上下方向の長さよりも厚く設定されている。したがって、ゲート電極３１の底面３１ａと、後述の第１フローティング領域３６との距離を十分に取ることができている。
【００２８】
埋込絶縁膜３２の上方には層間絶縁膜３３が形成されている。層間絶縁膜３３は、埋込絶縁膜３２の上面、及び、セルエリア表面１２ａにおける第１トレンチ２１の周縁部分を覆っている。
【００２９】
なお、本実施形態では、ゲート電極３１の上面は、セルエリア表面１２ａよりも若干下方に位置しており、埋込絶縁膜３２によって覆われているが、これに限られない。例えば、ゲート電極３１の上面は、セルエリア表面１２ａと揃っている構成でもよい。この場合、ゲート電極３１の上面は層間絶縁膜３３によって覆われる。また、埋込絶縁膜３２及び層間絶縁膜３３の具体的材料は任意であるが、例えばシリコン酸化膜等が考えられる。
【００３０】
図２及び図３に示すように、最外周の第１トレンチ２１より内側の第１ボディ層２５ａには、第１ドリフト層２４ａよりも不純物濃度が高いｎ＋型のソース領域３４と、第１ボディ層２５ａよりも不純物濃度が高いｐ＋型のボディコンタクト領域３５とが形成されている。ソース領域３４及びボディコンタクト領域３５は、セルエリア表面１２ａに露出している。ソース領域３４は、最外周の第１トレンチ２１より内側の各第１トレンチ２１の周縁に設けられており、当該各第１トレンチ２１の側壁の一部を構成している。ボディコンタクト領域３５は、ソース領域３４と隣接する位置に設けられており、ソース領域３４と接合されている。
【００３１】
なお、最外周の第１トレンチ２１とは、所定のピッチで配列されている複数の第１トレンチ２１のうち第１トレンチ２１の配列方向の両端に設けられている第１トレンチ２１である。換言すれば、最外周の第１トレンチ２１とは、複数の第１トレンチ２１のうち第１トレンチ２１の配列方向において最内周第２トレンチ２２ｉに対して最も近い位置に設けられた第１トレンチ２１と言える。最外周の第１トレンチ２１の周縁にはソース領域３４は形成されておらず、最外周の第１トレンチ２１と終端エリアＡ２（換言すれば最内周第２トレンチ２２ｉ）との間にはボディコンタクト領域３５は形成されていない。このため、最外周のセル１１はスイッチング素子としては機能しない。
【００３２】
第１ドリフト層２４ａにおける第１トレンチ２１の下方位置には、ｐ型の第１フローティング領域３６が形成されている。第１フローティング領域３６は、第１トレンチ２１に沿って延びている。本実施形態の第１フローティング領域３６は、例えば延設方向と直交する断面がオーバル形状であり、第１ドリフト層２４ａに囲まれている。第１フローティング領域３６は、第１トレンチ２１の底部２１ａ及び第１トレンチ２１の側壁における底部２１ａ側の一部を覆っている。このため、第１フローティング領域３６と第１トレンチ２１との境界部分は、第１トレンチ２１の延設方向から見てＵ字状となっている。また、上下方向から見て、第１フローティング領域３６の一部は、第１トレンチ２１よりも幅方向（換言すれば各第１トレンチ２１の配列方向）にはみ出しており、そのはみ出している部分と第１ボディ層２５ａとが第１ドリフト層２４ａを介して上下方向に対向している。すなわち、第１フローティング領域３６と第１ボディ層２５ａとは分離している。また、第１フローティング領域３６とドレイン層２３とは離間しており、両者の間には第１ドリフト層２４ａが介在している。
【００３３】
かかる構成によれば、電界が集中する箇所が、ゲート電極３１の底面３１ａ付近と、第１フローティング領域３６とに分散される。このため、第１フローティング領域３６がない構成、すなわちゲート電極３１の底面３１ａ付近にのみ電界が集中する構成と比較して、電界のピークが緩和されるため、耐圧の向上を図ることができる。
【００３４】
次に終端エリアＡ２の断面構造について説明すると、図２及び図３に示すように、第２トレンチ２２は、半導体基板１２における終端エリアＡ２の表面である終端エリア表面１２ｂから下方に向けて延びており、第２ボディ層２５ｂを貫通し且つ第２ドリフト層２４ｂまで到達している。終端エリア表面１２ｂは、第２ボディ層２５ｂの上面とも言える。
【００３５】
なお、本実施形態では、第２トレンチ２２は複数設けられているが、これら各第２トレンチ２２の深さ及び幅は同一に設定されている。また、第１トレンチ２１と第２トレンチ２２とについても、深さは同一に設定されている。
【００３６】
終端エリアＡ２には、終端側絶縁膜４１が形成されている。終端側絶縁膜４１は、第２トレンチ２２内に埋めつつ、終端エリア表面１２ｂを覆っている。ちなみに、最外周の第１トレンチ２１の上方に設けられている最外周の層間絶縁膜３３は、終端エリアＡ２側に張り出しており、終端側絶縁膜４１と連続している。
【００３７】
第２ドリフト層２４ｂにおける第２トレンチ２２の下方位置には、ｐ型の第２フローティング領域４２が形成されている。第２フローティング領域４２は、上下方向から見てセルエリアＡ１を囲む環状である。本実施形態の第２フローティング領域４２は、例えば断面がオーバル形状であり、第２ドリフト層２４ｂに囲まれている。第２フローティング領域４２は、第２トレンチ２２の底部２２ａ及び第２トレンチ２２の側壁における底部２２ａ側の一部を覆っている。このため、第２フローティング領域４２と第２トレンチ２２との境界部分は、第２トレンチ２２の延設方向から見てＵ字状となっている。また、上下方向から見て、第２フローティング領域４２の一部は、第２トレンチ２２よりも幅方向にはみ出しており、そのはみ出している部分と第２ボディ層２５ｂとが第２ドリフト層２４ｂを介して上下方向に対向している。すなわち、第２フローティング領域４２と第２ボディ層２５ｂとは分離している。
【００３８】
ちなみに、第１トレンチ２１及び第２トレンチ２２の深さが同一である関係上、第１フローティング領域３６と第２フローティング領域４２とは、ドリフト層２４において、同一の深さ位置に設けられている。このため、図３に示すように、第１フローティング領域３６の上端３６ａと、第２フローティング領域４２の上端４２ａとは同一の深さ位置に配置されている。
【００３９】
ここで、上下方向におけるゲート電極３１の底面３１ａと第１フローティング領域３６の上端３６ａとの距離を第１距離Ｚ１とする。また、最内周第２トレンチ２２ｉに対応する第２フローティング領域４２、詳細には最内周第２トレンチ２２ｉの下方位置に設けられた第２フローティング領域４２を、最内周第２フローティング領域４２ｉとする。そして、上下方向における最内周第２フローティング領域４２ｉの上端４２ａと第２ボディ層２５ｂとの距離を第２距離Ｚ２とする。
【００４０】
かかる構成において、第２ボディ層２５ｂの深さＤ２は、第１距離Ｚ１と第２距離Ｚ２とが同一になるように、第１ボディ層２５ａの深さＤ１よりも深く設定されている。詳細には、第２ボディ層２５ｂの深さＤ２は、第１ボディ層２５ａと第１ドリフト層２４ａとの界面２６ａに対するゲート電極３１の底面３１ａの突出寸法Ｚｔ分だけ、第１ボディ層２５ａの深さＤ１よりも深く設定されている。本実施形態では、第２ボディ層２５ｂの深さＤ２は一定となっている。
【００４１】
なお、第１距離Ｚ１と第２距離Ｚ２とが同一になっているとは、完全に同一となる構成に限られず、ある程度（例えば±５％以下）の誤差を許容する。換言すれば、第２ボディ層２５ｂの深さＤ２は、第２距離Ｚ２が第１距離Ｚ１に近づく（好ましくは一致する）ように、第１ボディ層２５ａの深さＤ１よりも深く設定されているとも言える。
【００４２】
ちなみに、第１フローティング領域３６の上端３６ａとは、第１ボディ層２５ａに最も近づいている箇所であり、例えば第１フローティング領域３６と第１トレンチ２１（換言すれば埋込絶縁膜３２）との境界部分のうち終端エリアＡ２側の上端箇所である。また、第１フローティング領域３６の上端３６ａとは、第１フローティング領域３６のうち上下方向から見て第１トレンチ２１から終端エリアＡ２に向けてはみ出している部分の上端箇所とも言える。
【００４３】
同様に、最内周第２フローティング領域４２ｉの上端４２ａとは、第２ボディ層２５ｂに最も近づいている箇所であり、例えば最内周第２フローティング領域４２ｉと第２トレンチ２２（換言すれば終端側絶縁膜４１）との境界部分のうちセルエリアＡ１側の上端箇所である。また、最内周第２フローティング領域４２ｉの上端４２ａとは、最内周第２フローティング領域４２ｉのうち上下方向から見て最内周第２トレンチ２２ｉからセルエリアＡ１に向けてはみ出している部分の上端箇所とも言える。
【００４４】
なお、ボディ層２５ａ，２５ｂの深さＤ１，Ｄ２は、ボディ層２５ａ，２５ｂの厚さとも言える。また、上下方向とは、半導体基板１２の厚さ方向とも言えるし、各層２３〜２５の積層方向とも言える。
【００４５】
ここで、第１ボディ層２５ａの深さＤ１と第２ボディ層２５ｂの深さＤ２とが異なっているため、図３に示すように、第１ドリフト層２４ａと第１ボディ層２５ａとの界面２６ａ、及び、第２ドリフト層２４ｂと第２ボディ層２５ｂとの界面２６ｂの間には段差面５０が形成されている。段差面５０は、セルエリアＡ１から終端エリアＡ２に向けて凸となった湾曲面である。当該段差面５０は、深さが均一のボディ層２５に対して後から選択的にｎ型不純物イオンを注入することにより両深さＤ１，Ｄ２を異ならせる深さ調整工程によって形成される。当該深さ調整工程については後述する。
【００４６】
図２及び図３に示すように、半導体装置１０は、表面電極５１を備えている。表面電極５１は、ソース領域３４及びボディコンタクト領域３５に接合されている状態で、半導体基板１２の表面全体を覆っている。なお、図示は省略するが、半導体装置１０は、ドレイン層２３の下側に設けられ且つ当該ドレイン層２３に接合された裏面電極を備えている。
【００４７】
ちなみに、本実施形態の半導体装置１０は、例えば車両に搭載されており、車両に搭載されたモータを駆動させるのに用いられる。詳細には、例えば半導体装置１０は、車両に搭載されたＤＣ電源に電気的に接続されているとともにモータのコイルに電気的に接続されており、ＤＣ電源から供給される直流電力を、モータが駆動可能な交流電力に変換するインバータとして用いられる。
【００４８】
次に本実施形態の作用について説明する。
ドレイン層２３とソース領域３４との間に電圧が印加された場合、セルエリアＡ１内においてはゲート電極３１の底面３１ａ付近と第１フローティング領域３６とに対して電界が集中する一方、終端エリアＡ２内においては第２ドリフト層２４ｂと第２ボディ層２５ｂとの界面２６ｂと第２フローティング領域４２とに対して電界が集中する。
【００４９】
ここで、本実施形態では、第１ボディ層２５ａの深さＤ１と第２ボディ層２５ｂの深さＤ２とが異なることにより、セルエリアＡ１内において電界が集中する２箇所間の距離である第１距離Ｚ１と、終端エリアＡ２内において電界が集中する２箇所間の距離である第２距離Ｚ２とが同一となっている。このため、半導体装置１０の耐圧が高くなっている。
【００５０】
なお、第１距離Ｚ１と第２距離Ｚ２とが同一となることによって耐圧が向上する要因としては、セルエリアＡ１と終端エリアＡ２とで電界強度分布が整合していること等が考えられる。
【００５１】
次に、図４及び図５を用いて半導体装置１０の製造方法について説明する。
まず、図４（ａ）に示すように、ドレイン層２３を構成するｎ＋型のバルク基板にｎ型の層をエピタキシャル成長させ、そのエピタキシャル層に対してイオン注入を行うことにより、ドリフト層２４及びボディ層２５を形成する。
【００５２】
その後、図４（ｂ）に示すように、シリコン酸化膜のトレンチマスク６１を形成し、トレンチマスク６１が形成された状態で、ボディ層２５を貫通し且つドリフト層２４まで到達するようにエッチングを行うことにより、複数の第１トレンチ２１及び複数の第２トレンチ２２を形成するトレンチ形成工程を行う。
【００５３】
そして、図４（ｃ）に示すように、トレンチマスク６１が形成されている状態で両トレンチ２１，２２の底部２１ａ，２２ａにｐ型の不純物イオンを注入して拡散させることにより、第１フローティング領域３６及び第２フローティング領域４２を形成するフローティング領域形成工程を行う。
【００５４】
続いて、図４（ｄ）に示すように、第１トレンチ２１及び第２トレンチ２２を埋めつつセルエリア表面１２ａ及び終端エリア表面１２ｂの双方を覆う絶縁膜６２を形成する。その後、図４（ｄ）の２点鎖線に示すように、終端エリア表面１２ｂに形成されている絶縁膜６２を残しつつセルエリア表面１２ａに形成されている絶縁膜６２を除去するパターンエッチングを行うことによりセルエリア表面１２ａを露出させる。この場合、セルエリア表面１２ａの絶縁膜６２を除去するのに併せて、第１トレンチ２１内の絶縁膜６２の一部を除去することにより、第１トレンチ２１内にスペースを形成する。なお、終端エリア表面１２ｂ及び第２トレンチ２２内に形成されている絶縁膜６２が終端側絶縁膜４１に相当し、第１トレンチ２１内に残存している絶縁膜６２が堆積絶縁膜３２ａに相当する。
【００５５】
その後、図５（ａ）に示すように、ｎ型の不純物イオンを、セルエリア表面１２ａからドリフト層２４とボディ層２５との界面２６付近に向けて注入して拡散させる深さ調整工程を実行する。この場合、セルエリアＡ１のドリフト層２４とボディ層２５との界面２６付近に選択的に不純物イオンが注入されるよう、不純物イオンの加速エネルギ等を調整する。これにより、図５（ｂ）に示すように、セルエリアＡ１内に配置されているボディ層２５である第１ボディ層２５ａの深さＤ１が、終端エリアＡ２内に配置されているボディ層２５である第２ボディ層２５ｂの深さＤ２よりも浅くなり、段差面５０が形成される。
【００５６】
ちなみに、深さ調整工程においては、第１距離Ｚ１と第２距離Ｚ２とが同一となるように、後で形成されるゲート電極３１の突出寸法Ｚｔに対応させて、第１ボディ層２５ａの深さＤ１を第２ボディ層２５ｂの深さＤ２よりも浅くする。
【００５７】
なお、終端エリア表面１２ｂに終端側絶縁膜４１が存在し、第１トレンチ２１内に堆積絶縁膜３２ａが存在しているため、終端エリアＡ２及び第１フローティング領域３６にはｎ型の不純物イオンは注入されない。
【００５８】
続いて、図５（ｂ）に示すように、第１トレンチ２１内における堆積絶縁膜３２ａの上方スペースにゲート電極３１及びゲート絶縁膜３２ｂを形成する。この工程の具体的な手法については、任意であるが、例えば熱処理等で第１トレンチ２１の側壁にゲート絶縁膜３２ｂを形成し、その後ＣＶＤ法等を用いてゲート電極３１（例えばポリシリコン等）を成長させる手法等が考えられる。
【００５９】
ゲート電極３１の形成工程においては、ゲート電極３１の底面３１ａが第１ドリフト層２４ａと第１ボディ層２５ａとの界面２６ａよりも突出寸法Ｚｔだけ下方に突出するようにゲート電極３１を形成する。
【００６０】
その後、図５（ｃ）に示すように、ソース領域３４、ボディコンタクト領域３５及び層間絶縁膜３３を形成する。これにより、セル１１が形成される。その後、表面電極５１及び裏面電極を形成する。
【００６１】
以上詳述した本実施形態によれば以下の効果を奏する。
（１）半導体装置１０は、複数のセル１１が配列されているセルエリアＡ１と、セルエリアＡ１を囲む終端エリアＡ２とが区画されている半導体基板１２を備えている。セルエリアＡ１は、ｎ型の第１ドリフト層２４ａと、第１ドリフト層２４ａの上に形成されたｐ型の第１ボディ層２５ａと、第１ボディ層２５ａを貫通し且つ第１ドリフト層２４ａまで到達している第１トレンチ２１とを有している。セルエリアＡ１は、第１トレンチ２１内に収容されたものであって埋込絶縁膜３２を介して第１ボディ層２５ａと対向しているゲート電極３１と、第１トレンチ２１の下方位置にて第１トレンチ２１の底部２１ａを覆うように設けられたｐ型の第１フローティング領域３６とを有している。
【００６２】
終端エリアＡ２は、ｎ型の第２ドリフト層２４ｂと、第２ドリフト層２４ｂの上に形成されたｐ型の第２ボディ層２５ｂとを有している。また、終端エリアＡ２は、セルエリアＡ１を囲む環状に形成され、第２ボディ層２５ｂを貫通し且つ第２ドリフト層２４ｂまで到達している第２トレンチ２２と、第２トレンチ２２の下方位置にて第２トレンチ２２の底部２２ａを覆うように設けられたｐ型の第２フローティング領域４２とを有している。また、第２トレンチ２２及び第２フローティング領域４２はセルエリアＡ１を囲むように複数設けられている。
【００６３】
かかる構成において、ゲート電極３１の底面３１ａは、第１ボディ層２５ａと第１ドリフト層２４ａとの界面２６ａよりも下方に突出している。これにより、ゲート電極３１の一部は、埋込絶縁膜３２を介して第１ドリフト層２４ａと対向しているため、セル１１（本実施形態ではＭＯＳＦＥＴ）が正常に動作するとともに、オン抵抗の低減を図ることができる。
【００６４】
そして、最内周第２トレンチ２２ｉの周囲の第２ボディ層２５ｂの深さＤ２は、第１距離Ｚ１と第２距離Ｚ２とが同一となるように、第１ボディ層２５ａの深さＤ１よりも深く設定されている。詳細には、第２ボディ層２５ｂの深さＤ２は、第１ボディ層２５ａと第１ドリフト層２４ａとの界面２６ａからのゲート電極３１の底面３１ａの突出寸法Ｚｔだけ、第１ボディ層２５ａの深さＤ１よりも深く設定されている。これにより、第１距離Ｚ１と第２距離Ｚ２とが異なることに起因する耐圧の低下を抑制できる。よって、オン抵抗の低減と耐圧の向上とを図ることができる。
【００６５】
（２）第１フローティング領域３６及び第２フローティング領域４２は、ドリフト層２４に囲まれている。かかる構成によれば、両フローティング領域３６，４２がドレイン層２３まで到達している構成と比較して、両フローティング領域３６，４２の深さが浅いため、所望の形状の両フローティング領域３６，４２を比較的容易に形成できる。
【００６６】
詳述すると、深い両フローティング領域３６，４２を形成しようとすると、形成に要する時間が長くなり易いという不都合が生じ得る。これに対して、本実施形態では、両フローティング領域３６，４２の深さが比較的浅くて済むため、上記不都合を抑制することができ、所望の形状の両フローティング領域３６，４２を比較的容易に得ることができる。
【００６７】
（３）第１トレンチ２１の深さと第２トレンチ２２の深さとは同一に設定されている。これにより、第１フローティング領域３６と第２フローティング領域４２とが同一の深さ位置に配置され易い。この場合、第１ボディ層２５ａの深さＤ１と第２ボディ層２５ｂの深さＤ２とを異ならせることにより、第１距離Ｚ１と第２距離Ｚ２とを同一にすることができる。これにより、両トレンチ２１，２２の深さ（換言すれば両フローティング領域３６，４２の深さ位置）を異ならせることなく、（１）の効果を得ることができる。
【００６８】
（４）半導体基板１２は、ｎ型のドリフト層２４、及び、ドリフト層２４の上に形成されたｐ型のボディ層２５を有している。当該半導体基板１２を備えた半導体装置１０の製造方法は、ボディ層２５を貫通し且つドリフト層２４まで到達するようにエッチングを行うことにより、セルエリアＡ１内に配置される第１トレンチ２１、及び、終端エリアＡ２内に配置される複数の第２トレンチ２２を形成するトレンチ形成工程を備えている。また、半導体装置１０の製造方法は、両トレンチ２１，２２の底部２１ａ，２２ａからｐ型の不純物イオンを注入することにより両フローティング領域３６，４２を形成するフローティング領域形成工程を備えている。
【００６９】
かかる構成において、半導体装置１０の製造方法は、セルエリア表面１２ａからドリフト層２４とボディ層２５との界面２６付近にｎ型の不純物イオンを注入することにより、セルエリアＡ１内の第１ボディ層２５ａの深さＤ１を、終端エリアＡ２内の第２ボディ層２５ｂの深さＤ２よりも浅くする深さ調整工程を備えている。半導体装置１０の製造方法は、ゲート電極３１の底面３１ａが第１ボディ層２５ａの下面よりも突出するようにゲート電極３１を形成する工程を備えており、深さ調整工程では、第１距離Ｚ１と第２距離Ｚ２とが同一となるように、ゲート電極３１の突出に対応させて第１ボディ層２５ａの深さＤ１を第２ボディ層２５ｂの深さＤ２よりも浅くしている。これにより、両ボディ層２５ａ，２５ｂの深さＤ１，Ｄ２を異ならせることができ、それを通じて第１距離Ｚ１と第２距離Ｚ２とを同一にすることができる。
【００７０】
また、第１ボディ層２５ａを形成する工程と第２ボディ層２５ｂを形成する工程とを別々に行う構成では、所定の膜厚を確保するための深いイオン注入及び拡散処理を２回行う必要があるため、工程の煩雑化が懸念される。これに対して、本実施形態では、上記深いイオン注入及び拡散処理は１回で済むため、工程の簡素化を図ることができる。
【００７１】
（５）半導体装置１０の製造方法は、フローティング領域形成工程の後、両トレンチ２１，２２を埋めつつセルエリア表面１２ａ及び終端エリア表面１２ｂの双方を覆う絶縁膜６２を形成する工程を備えている。半導体装置１０の製造方法は、終端エリア表面１２ｂに形成されている絶縁膜６２を残しつつセルエリア表面１２ａに形成されている絶縁膜６２をエッチングすることにより、セルエリア表面１２ａを露出させるとともに第１トレンチ２１内の絶縁膜６２の一部を除去して第１トレンチ２１内にゲート電極３１のスペースを形成する工程を備えている。そして、深さ調整工程は、当該工程の後に実行される。これにより、終端エリアＡ２及び第１フローティング領域３６にｎ型の不純物イオンが注入されることを抑制でき、セルエリアＡ１内の界面２６に選択的にｎ型の不純物イオンを注入することができる。よって、専用のマスクを用意する必要がないため、工程の更なる簡素化を図ることができる。
【００７２】
なお、上記実施形態は以下のように変更してもよい。
○  図６に示すように、第１フローティング領域７１は、第１トレンチ２１の底部２１ａから下方に延びてドレイン層２３に到達していてもよい。この場合、耐圧の更なる向上を図ることができる。また、第２フローティング領域７２は、第２トレンチ２２の底部２２ａから下方に延びてドレイン層２３に到達していてもよい。
【００７３】
○  第２トレンチ２２の数は任意であり、例えば２つでもよいし、４つ以上でもよい。また、第２トレンチ２２の数は１つでもよい。なお、第２トレンチ２２の数が１つである場合、当該１つの第２トレンチ２２が最内周第２トレンチ２２ｉとなる。
【００７４】
○  第２ボディ層２５ｂの深さＤ２は一定となっていたが、これに限られず、場所に応じて異なっていてもよい。例えば、第２ボディ層２５ｂにおける最内周第２トレンチ２２ｉの周囲の部分（詳細には上下方向から見て最内周第２フローティング領域４２ｉと対向する部分）と、その他の部分とで深さが異なっていてもよい。詳細には、上記周囲の部分のみが、第１ボディ層２５ａの深さＤ１よりも深くなっており、それ以外の部分は第１ボディ層２５ａの深さＤ１と同一となっていてもよい。
【００７５】
○  半導体装置１０の製造方法は、実施形態のものに限られず、その構造を実現することができれば任意である。例えば、図７（ａ）に示すように、まず専用のマスクを用いてセルエリアＡ１をマスキングしつつ、終端エリアＡ２のみにｐ型の不純物イオンを注入して拡散させることにより、第２ボディ層２５ｂを形成する。この段階では、セルエリアＡ１内には第１ボディ層２５ａは形成されていない。その後、図７（ｂ）に示すように、マスクを用いて終端エリアＡ２をマスキングしつつ、セルエリアＡ１のみにｐ型の不純物イオンを注入して拡散させることにより、第１ボディ層２５ａを形成する。この場合、第１ボディ層２５ａの深さＤ１が、第２ボディ層２５ｂの深さＤ２よりも浅くなるように不純物イオンに付与する加速エネルギ等の条件を調整するとよい。その後、両トレンチ２１，２２等を形成するとよい。なお、上記のように両ボディ層２５ａ，２５ｂを形成した場合、段差面８０は、下方から上方に向かうに従って徐々にセルエリアＡ１側に張り出し、且つ、終端エリアＡ２からセルエリアＡ１に向けて凸となった円弧状となる。
【００７６】
○  最外周の第１トレンチ２１よりも内側のセル１１は、ＳｉのＭＯＳＦＥＴであったが、これに限られず、例えばＳｉＣ（炭化ケイ素）のＭＯＳＦＥＴ等であってもよい。
○  最外周の第１トレンチ２１よりも内側のセル１１は、ＭＯＳＦＥＴに限られず、例えばＩＧＢＴであってもよい。この場合、半導体装置１０は、ソース領域３４に代えてエミッタ領域を備え、ドレイン層２３に代えてｐ＋コレクタ層を備えているとよい。
【００７７】
○  半導体装置１０の適用対象は、インバータに限られず任意である。また、半導体装置１０の搭載対象も車両に限られず任意である。
○  ｎ型とｐ型とを反対にしてもよい。すなわち、各実施形態では、ｎ型が「第１導電型」に対応し、ｐ型が「第２導電型」に対応していたが、ｐ型が「第１導電型」に対応し、ｎ型が「第２導電型」に対応してもよい。
【００７８】
次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
（イ）半導体装置について、第１フローティング領域の上端とは、第１フローティング領域と第１トレンチ内に埋め込まれた絶縁膜との境界部分のうち終端エリア寄りの上端箇所であり、最内周第２フローティング領域の上端とは、最内周第２フローティング領域と第２トレンチ内に埋め込まれた絶縁膜との境界部分のうちセルエリア側の上端箇所であるとよい。
【００７９】
（ロ）半導体装置について、第１トレンチの深さと第２トレンチの深さとは同一に設定されているとよい。
（ハ）半導体装置の製造方法について、フローティング領域形成工程の後、第１トレンチ及び第２トレンチを埋めつつ半導体基板におけるセルエリアの表面及び終端エリアの表面の双方を覆う絶縁膜を形成し、その後終端エリアの絶縁膜を残しつつセルエリアの絶縁膜をエッチングすることにより、セルエリアの表面を露出させるとともに第１トレンチ内の絶縁膜の一部を除去して当該第１トレンチ内にゲート電極のスペースを形成する工程を備え、当該工程の後に深さ調整工程を実行するとよい。
【符号の説明】
【００８０】
１０…半導体装置、１１…セル、１２…半導体基板、２１…第１トレンチ、２１ａ…第１トレンチの底部、２２…第２トレンチ、２２ａ…第２トレンチの底部、２２ｉ…最内周第２トレンチ、２３…ドレイン層（拡散層）、２４ａ…第１ドリフト層、２４ｂ…第２ドリフト層、２５ａ…第１ボディ層、２５ｂ…第２ボディ層、３１…ゲート電極、３１ａ…ゲート電極の底面、３６，７１…第１フローティング領域、３６ａ…第１フローティング領域の上端、４２，７２…第２フローティング領域、４２ａ…第２フローティング領域（最内周第２フローティング領域）の上端、４２ｉ…最内周第２フローティング領域、Ａ１…セルエリア、Ａ２…終端エリア、Ｚ１…第１距離、Ｚ２…第２距離、Ｄ１…第１ボディ層の深さ、Ｄ２…第２ボディ層の深さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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