(57)【特許請求の範囲】
【請求項１】
複数のシフトレジスタ回路を備えるゲート駆動装置であって、
前記複数のシフトレジスタ回路はカスケード接続されており、
各前記シフトレジスタ回路は、第一プルアップ回路と、第二プルアップ回路と、第一プルダウン回路と、第二プルダウン回路と、プルダウン制御回路とからなり、
前記第一プルアップ回路及び前記第二プルアップ回路は、前ステージのゲート駆動信号とゲート駆動信号出力端の間に直列接続され、
前記第一プルダウン回路及び第二プルダウン回路及びプルダウン制御回路は、前記プルアップ回路及び前記第二プルアップ回路と並列接続され、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号と、前記第一プルダウン回路と、前記第二プルダウン回路と、第一レベルと、第二レベルとに、カップリングされ、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号に基づいて、前記第一プルダウン回路と前記第二プルダウン回路を制御し、
前記シフトレジスタ回路はさらに、第一コンデンサと第二コンデンサを備え、
前記第一プルアップ回路は第一薄膜トランジスタを備え、前記第一薄膜トランジスタのゲート電極とソース電極は、前ステージのゲート駆動信号と接続され、
前記第二プルアップ回路は第二薄膜トランジスタを備え、前記第二薄膜トランジスタのゲート電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ソース電極は、第一クロック信号と接続され、ドレイン電極は、ゲート駆動信号出力端と接続され、
前記第一コンデンサは、前記第二薄膜トランジスタのドレイン電極とゲート電極の間にあり、
前記第一プルダウン回路はさらに、第三薄膜トランジスタを備え、前記第三薄膜トランジスタのソース電極は、前記ゲート駆動信号出力端と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二プルダウン回路はさらに、第四薄膜トランジスタを備え、前記第四薄膜トランジスタのソース電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二コンデンサの一端は、前記第一レベルと接続され、前記第二コンデンサの他端は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記プルダウン制御回路は、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第三コンデンサと、第八薄膜トランジスタとからなり、
前記第五薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、ドレイン電極は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記第六薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、
前記第七薄膜トランジスタのゲート電極は、第六薄膜トランジスタのドレイン電極と接続され、ソース電極は、前記第二レベルと接続され、ドレイン電極は、前記第五薄膜トランジスタのドレイン電極と接続され、
前記第三コンデンサは、前記第七薄膜トランジスタのソース電極とゲート電極の間に接続され、
前記第八薄膜トランジスタのゲート電極とドレイン電極とには、前記第一クロック信号の反転信号である前記第二クロック信号が入力され、ソース電極は、前記第六薄膜トランジスタのドレイン電極と接続される
ことを特徴とするゲート駆動装置。
【請求項２】
請求項１に記載のゲート駆動装置において、
前記第一レベルは、高レベルであり、
前記第二レベルは、低レベルである
ことを特徴とするゲート駆動装置。
【請求項３】
請求項１または請求項２に記載のゲート駆動装置において、
前記第一薄膜トランジスタと、第二薄膜トランジスタと、第三薄膜トランジスタと、第四薄膜トランジスタと、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第八薄膜トランジスタとは、いずれもＰ型ＭＯＳトランジスタである
ことを特徴とするゲート駆動装置。
【請求項４】
請求項１から請求項３のいずれかに記載のゲート駆動装置と、液晶表示パネルと、を備えることを特徴とする液晶ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイに関し、特に液晶ディスプレイとそのゲート駆動装置に関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅｒ  Ｏｎ  Ａｒｒａｙ）回路は、従来の液晶ディスプレイのＡｒｒａｙ工程を利用してゲート走査駆動回路をＡｒｒａｙ基板上に実装し、順次走査の駆動方式を実現させる。
それは、低い生産コストと狭額縁設計という利点を備え、各種のディスプレイに使用されている。
ＧＯＡ回路は、二つの基本機能を備えている。
一つ目は、ゲート駆動信号を出力し、パネル内のゲート電極線を駆動し、表示領域内のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，薄膜電界効果トランジスタ）をオンにし、データ線によって画素に対し充電を行う。
二つ目は、シフトレジスタ回路で、第ｎ個のゲート駆動信号の出力を完成した後、クロック制御によってｎ＋１個のゲート駆動信号を出力するとともに、これに従って伝送していくことができる。
【０００３】
ＧＯＡ回路は、プルアップ回路（Ｐｕｌｌ−ｕｐ  ｃｉｒｃｕｉｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）と、プルダウン回路（Ｐｕｌｌ−ｄｏｗｎ  ｃｉｒｃｕｉｔ）と、プルダウン制御回路（Ｐｕｌｌ−ｄｏｗｎ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）と、電位上昇の役割をする上昇回路（Ｂｏｏｓｔ  ｃｉｒｃｕｉｔ）と、からなる。
具体的に言うと、プルアップ回路の主な役割は、入力されたクロック信号（Ｃｌｏｃｋ）を、薄膜トランジスタのゲート電極に出力し、液晶ディスプレイの駆動信号とする。
プルアップ制御回路の役割は、ＧＯＡ回路の前段のステージから来る信号に応じて、プルアップ回路がオンになるのを制御する。
プルダウン回路の役割は、走査信号を出力後、急速に走査信号をプルダウンすることにより、低電位にする。
即ち、薄膜トランジスタのゲート電極の電位をプルダウンすることにより、低電位にする。
プルダウン保持回路は、走査信号とプルアップ回路の信号（通常Ｑ点と称す）をオフ状態（即ち設定された負電位）に維持し、通常は二つのプルダウン保持回路が交代して作用する。
上昇回路は、Ｑ点電位の二次上昇の役割を持ち、それによりプルアップ回路のＧ（Ｎ）を正常に出力することを保証する。
【０００４】
異なるＧＯＡ回路は、異なる工程を使用することができる。
ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ，低温ポリシリコン）工程は、高い電子移動度と成熟した技術という利点を具え、目下、中小サイズのディスプレイに幅広く使用されている。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，相補金属酸化物半導体）ＬＴＰＳ工程は、低消費電力、高い電子移動度、広い騒音許容限度等の利点がある。
従って、しだいにパネルメーカーに使用されるようになってきており、ＣＭＯＳ  ＬＴＰＳ工程と対応するＧＯＡ回路の開発が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＣＭＯＳ工程に適用され、且つ回路の安定性を向上させることができる、液晶ディスプレイとそのゲート駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のゲート駆動装置は、
複数のシフトレジスタ回路を備えるゲート駆動装置であって、
前記複数のシフトレジスタ回路はカスケード接続されており、
各前記シフトレジスタ回路は、第一プルアップ回路と、第二プルアップ回路と、第一プルダウン回路と、第二プルダウン回路と、プルダウン制御回路とからなり、
前記第一プルアップ回路及び前記第二プルアップ回路は、前ステージのゲート駆動信号とゲート駆動信号出力端の間に直列接続され、
前記第一プルダウン回路及び第二プルダウン回路及びプルダウン制御回路は、前記プルアップ回路及び前記第二プルアップ回路と並列接続され、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号と、前記第一プルダウン回路と、前記第二プルダウン回路と、第一レベルと、第二レベルとに、カップリングされ、
前記プルダウン制御回路は、前記前ステージのゲート駆動信号に基づいて、前記第一プルダウン回路と前記第二プルダウン回路を制御し、
前記シフトレジスタ回路はさらに、第一コンデンサと第二コンデンサを備え、
前記第一プルアップ回路は第一薄膜トランジスタを備え、前記第一薄膜トランジスタのゲート電極とソース電極は、前ステージのゲート駆動信号と接続され、
前記第二プルアップ回路は第二薄膜トランジスタを備え、前記第二薄膜トランジスタのゲート電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ソース電極は、第一クロック信号と接続され、ドレイン電極は、ゲート駆動信号出力端と接続され、
前記第一コンデンサは、前記第二薄膜トランジスタのドレイン電極とゲート電極の間にあり、
前記第一プルダウン回路はさらに、第三薄膜トランジスタを備え、前記第三薄膜トランジスタのソース電極は、前記ゲート駆動信号出力端と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二プルダウン回路はさらに、第四薄膜トランジスタを備え、前記第四薄膜トランジスタのソース電極は、前記第一薄膜トランジスタのドレイン電極と接続され、ドレイン電極は、前記第一レベルと接続され、
前記第二コンデンサの一端は、前記第一レベルと接続され、前記第二コンデンサの他端は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記プルダウン制御回路は、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第三コンデンサと、第八薄膜トランジスタとからなり、
前記第五薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、ドレイン電極は、前記第三薄膜トランジスタのゲート電極と前記第四薄膜トランジスタのゲート電極に接続され、
前記第六薄膜トランジスタのゲート電極は、前記前ステージのゲート駆動信号と接続され、ソース電極は、前記第一レベルと接続され、
前記第七薄膜トランジスタのゲート電極は、第六薄膜トランジスタのドレイン電極と接続され、ソース電極は、前記第二レベルと接続され、ドレイン電極は、前記第五薄膜トランジスタのドレイン電極と接続され、
前記第三コンデンサは、前記第七薄膜トランジスタのソース電極とゲート電極の間に接続され、
前記第八薄膜トランジスタのゲート電極とドレイン電極とには、前記第一クロック信号の反転信号である前記第二クロック信号が入力され、ソース電極は、前記第六薄膜トランジスタのドレイン電極と接続される
ことを特徴とする。
【０００７】
本発明では、
前記第一レベルは、高レベルであり、
前記第二レベルは、低レベルである
ことが好ましい。
【０００８】
本発明では、
前記第一薄膜トランジスタと、第二薄膜トランジスタと、第三薄膜トランジスタと、第四薄膜トランジスタと、第五薄膜トランジスタと、第六薄膜トランジスタと、第七薄膜トランジスタと、第八薄膜トランジスタとは、いずれもＰ型ＭＯＳトランジスタである
ことが好ましい。
【０００９】
本発明の液晶ディスプレイは、前記ゲート駆動装置と、液晶表示パネルと、を備えることを特徴とする。
【発明の効果】
【００１０】
上記案による、本発明の有益な効果は以下の通りである。
本発明のプルダウン制御回路は、前ステージのゲート駆動信号と、第一プルダウン回路と、第二プルダウン回路と、第一レベルと第二レベルとにカップリングされ、プルダウン制御回路は、前ステージのゲート駆動信号に基づいて、第一プルダウン回路と第二プルダウン回路を制御し、ＣＭＯＳ工程に適用され、且つ回路の安定性を向上させる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例のゲート駆動装置の構造を示した概略図である。
【図２】図１が示すシフトレジスタ回路の回路図である。
【図３】図１が示すゲート駆動装置のシーケンス図である。
【図４】本発明実施例の液晶パネルの構造を示した概略図である。
【発明を実施するための形態】
【００１２】
以下では、図と実施例を用いて、本発明について詳細な説明を行う。
【００１３】
図１を参照する。
図１は、本発明の実施例のゲート駆動装置の構造を示した概略図である。
図１が示す、本実施例の掲示のゲート駆動装置１０は、複数のシフトレジスタ回路１１を備え、複数のシフトレジスタ回路１１は、カスケード接続されている。
【００１４】
図２を参照する。
シフトレジスタ回路１１は、第一プルアップ回路１１１と、第二プルアップ回路１１２と、第一プルダウン回路１１３と、第二プルダウン回路１１４と、プルダウン制御回路１１５と、第一コンデンサＣ１と、第二コンデンサＣ２と、第三コンデンサＣ３と、からなる。
その内、第一プルアップ回路１１１及び第二プルアップ回路１１２は、前ステージのゲート駆動信号Ｇ（ｎ−１）とゲート駆動信号出力端Ｇ（ｎ）の間に直列接続され、第一プルダウン回路１１３及び第二プルダウン回路１１４及びプルダウン制御回路１１５は、第一プルアップ回路１１１及び第二プルアップ回路１１２と並列接続され、プルダウン回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）と、第一プルダウン回路１１３と、第二プルダウン回路１１４と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされ、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）に基づいて、第一プルダウン回路１１３と第二プルダウン回路１１４を制御する。
【００１５】
そのうち、第一プルアップ回路１１１はさらに、第一薄膜トランジスタＴ１を備え、第一薄膜トランジスタＴ１のゲート電極とソース電極は、前ステージのゲート駆動信号Ｇ（ｎ−１）に接続される。
第二プルアップ回路１１２は、第二薄膜トランジスタＴ２を備え、第二薄膜トランジスタＴ２のゲート電極は、第一薄膜トランジスタＴ１のドレイン電極と接続され、第二薄膜トランジスタＴ２のソース電極は、第一クロック信号ＣＫと接続され、第二薄膜トランジスタＴ２のドレイン電極は、ゲート電極駆動信号出力端Ｇ（ｎ）と接続され、第一コンデンサＣ１は、第二薄膜トランジスタＴ２のゲート電極とドレイン電極の間に接続される。
第一プルダウン回路１１３は、第三薄膜トランジスタＴ３を備え、第三薄膜トランジスタＴ３のソース電極はゲート電極駆動信号出力端Ｇ（ｎ）と接続され、第三薄膜トランジスタＴ３のドレイン電極は、第一レベルＶｇｈと接続される。
第二プルダウン回路１１４は、第四薄膜トランジスタＴ４を備え、第四薄膜トランジスタＴ４のソース電極は、第一薄膜トランジスタＴ１のドレイン電極と接続され、第四薄膜トランジスタＴ４のドレイン電極は、第一レベルＶｇｈと接続される。
第二コンデンサＣ２の一端は、第一レベルＶｇｈと接続され、第二コンデンサＣ２の他端は、第三薄膜トランジスタＴ３のゲート電極と第四薄膜トランジスタＴ４のゲート電極に接続される。
プルダウン制御回路１１５は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と、第三薄膜トランジスタＴ３のゲート電極と、第四薄膜トランジスタＴ４のゲート電極と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされ、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）に基づいて、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４の作動を制御する。
即ち第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４を導通或いは切断させる。
【００１６】
そのうち、プルダウン制御回路１１５は、第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８と、からなる。
第五薄膜トランジスタＴ５のゲート電極は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と接続され、第五薄膜トランジスタＴ５のソース電極は、第一レベルＶｇｈと接続され、第五薄膜トランジスタＴ５のドレイン電極は、第三薄膜トランジスタＴ３のゲート電極及び第四薄膜トランジスタＴ４のゲート電極に接続される。
第六薄膜トランジスタＴ６のゲート電極は、前ステージのゲート電極駆動信号Ｇ（ｎ−１）と接続され、第六薄膜トランジスタＴ６のソース電極は、第一レベルＶｇｈと接続される。
第七薄膜トランジスタＴ７のゲート電極は、第六薄膜トランジスタＴ６のドレイン電極と接続され、第七薄膜トランジスタＴ７のソース電極は、第二レベルＶｇｌと接続され、第七薄膜トランジスタＴ７のドレイン電極は、第五薄膜トランジスタＴ５のドレイン電極と接続され、第三コンデンサＣ３は、第七薄膜トランジスタＴ７のソース電極とゲート電極の間に接続される。
第八薄膜トランジスタＴ８のゲート電極とドレイン電極には第二クロック信号ＸＣＫが入力され、第八トランジスタＴ８のソース電極は、第六薄膜トランジスタＴ６のドレイン電極と接続される。
第二クロック信号ＸＣＫは、第一クロック信号を反転した信号である。
【００１７】
本実施例において、第一レベルＶｇｈは、高レベルであるのが好ましく、第二レベルＶｇｌは、低レベルであるのが好ましい。
第一薄膜トランジスタＴ１と、第二薄膜トランジスタＴ２と、第三薄膜トランジスタＴ３と、第四薄膜トランジスタＴ４と、第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８とは、いずれもＰ型ＭＯＳトランジスタであり、その他実施例において、本領域の技術者は、さらに上述の薄膜トランジスタをその他電界効果トランジスタ（例えばＮ型ＭＯＳトランジスタ）として設けることができる。
【００１８】
以下では、図３が示すシーケンス図を用いて、ゲート駆動装置１０の作動原理の詳細な説明を行う。
【００１９】
第一時間ｔ１において、前ステージのゲート駆動信号Ｇ（ｎ−１）は低レベルであり、第一薄膜トランジスタＴ１は導通し、第一クロック信号ＣＫは高レベルであり、第二薄膜トランジスタＴ２のゲート電極は低レベルであり、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５及び第六薄膜トランジスタＴ６は、いずれも導通し、第七薄膜トランジスタＴ７のゲート電極及び第八薄膜トランジスタＴ８のソース電極は、いずれも高レベルであり、第七薄膜トランジスタＴ７は切断され、第八薄膜トランジスタＴ８は導通する。
第三薄膜トランジスタＴ３のゲート電極及び第四薄膜トランジスタＴ４のゲート電極は、高レベルであり、第三薄膜トランジスタＴ３及び第四薄膜トランジスタＴ４はいずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ち、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、高レベルである。
【００２０】
第二時間ｔ２において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、低レベルから高レベルに変化し、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、高レベルから低レベルに変化し、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８とは、いずれも切断され、第三薄膜トランジスタＴ３及び第四薄膜トランジスタＴ４は、いずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ち、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、高レベルから低レベルに変化する。
【００２１】
第三時間ｔ３において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、高レベルであり、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、低レベルであり、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と、第六薄膜トランジスタＴ６と、第七薄膜トランジスタＴ７と、第八薄膜トランジスタＴ８は、いずれも切断され、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４は、いずれも切断される。
したがって、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、第一クロック信号ＣＫと同様である。
即ちゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、低レベルである。
【００２２】
第四時間ｔ４において、前ステージのゲート駆動信号Ｇ（ｎ−１）は、高レベルであり、第一薄膜トランジスタＴ１は切断され、第一クロック信号ＣＫは、低レベルから高レベルに変化し、第二薄膜トランジスタＴ２は導通する。
第五薄膜トランジスタＴ５と第六薄膜トランジスタＴ６は切断され、第八薄膜トランジスタＴ８は導通し、第七薄膜トランジスタＴ７は導通し、第三薄膜トランジスタＴ３のゲート電極と第四薄膜トランジスタＴ４のゲート電極は、いずれも低レベルであり、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４は導通し、ゲート駆動信号出力端Ｇ（ｎ）が出力する信号は、持続的に高レベルである。
【００２３】
本実施例において、プルダウン制御回路１１５は、前ステージのゲート駆動信号Ｇ（ｎ−１）と、第三薄膜トランジスタＴ３のゲート電極と、第四薄膜トランジスタＴ４のゲート電極と、第一レベルＶｇｈと、第二レベルＶｇｌとに、カップリングされることにより、プルダウン制御回路１１５は、前ステージのゲート駆動振動Ｇ（ｎ−１）に基づいて、第三薄膜トランジスタＴ３と第四薄膜トランジスタＴ４を制御する。
本実施例は、ＣＭＯＳ工程に適用され、且つ回路の安定性を増加させ、クロック信号の数を減少させる。
【００２４】
本発明はさらに、液晶ディスプレイを提供する。
図４を参照する。
本実施例の掲示の液晶ディスプレイ２０は、液晶表示パネル２１とゲート駆動装置２２からなり、ゲート駆動装置２２は、液晶表示パネル２１と接続され、且つゲート駆動装置２２は、液晶表示パネル２１に走査駆動信号を提供するのに用いられる。
前記ゲート駆動装置２２は、上記実施例の掲示のゲート駆動装置１０であるが、ここでは説明を繰り返さない。
【００２５】
上記内容をまとめると、本発明のプルダウン制御回路は、前ステージのゲート駆動信号と、第三薄膜トランジスタのゲート電極と、第四薄膜トランジスタのゲート電極と、第一レベルと、第二レベルとに、カップリングされ、プルダウン制御回路は、前ステージのゲート駆動制御信号に基づいて、第三薄膜トランジスタと第四薄膜トランジスタを制御する。
本発明は、ＣＭＯＳ工程に適用され、且つ回路の安定性を増加させる。
【００２６】
以上前記の内容は、本発明の実施例に過ぎず、本発明の特許請求の範囲を制限するものではない。
本発明の明細書と図の内容を用いて行った同様の効果をもつ構造や同様の効果をもつ工程の変更（或いは、間接的にその他関係のある技術領域に運用したもの）は、同様にいずれも、本発明の特許の保護範囲に含まれる。
【符号の説明】
【００２７】
１０        ゲート駆動装置
１１        シフトレジスタ回路
１１１    第一プルアップ回路
１１２    第二プルアップ回路
１１３    第一プルダウン回路
１１４    第二プルダウン回路
１１５    プルダウン制御回路
２０        液晶ディスプレイ
２１        液晶表示パネル
２２        ゲート駆動装置
Ｃ１        第一コンデンサ
Ｃ２        第二コンデンサ
Ｃ３        第三コンデンサ
ＣＫ        第一クロック信号
Ｇ（ｎ−１）ゲート駆動信号
Ｇ（ｎ）    ゲート駆動信号出力端
Ｔ１        第一薄膜トランジスタ
Ｔ２        第二薄膜トランジスタ
Ｔ３        第三薄膜トランジスタ
Ｔ４        第四薄膜トランジスタ
Ｔ５        第五薄膜トランジスタ
Ｔ６        第六薄膜トランジスタ
Ｔ７        第七薄膜トランジスタ
Ｔ８        第八薄膜トランジスタ
ｔ２        第二時間
ｔ３        第三時間
ｔ４        第四時間
Ｖｇｈ    第一レベル
Ｖｇｌ    第二レベル
【図１】
0006472525.tif 000002
【図２】
0006472525.tif 000003
【図３】
0006472525.tif 000004
【図４】
0006472525.tif 000005