(57)【特許請求の範囲】
【請求項１】
光電変換部と、
信号線と、
前記光電変換部と前記信号線との間に接続された回路ブロックと、
前記回路ブロックを制御する制御回路と、を有する光電変換装置において、
前記回路ブロックは、
前記光電変換部からの信号が入力される非反転入力端子と、反転入力端子と、出力端子と、前記反転入力端子と前記出力端子を接続する帰還経路と、を有する差動増幅回路と、前記出力端子と接続する一端子と、前記信号線と接続する他端子とを有し、前記出力端子と前記信号線との間の導通を制御する第１スイッチと、
前記反転入力端子が接続する一端子と、前記信号線と前記第１スイッチの他端子が接続する他端子とを有し、前記反転入力端子と前記信号線との間の導通を制御する第２スイッチと、
前記反転入力端子が接続する一端子と、前記出力端子と前記第１スイッチの一端子が接続する他端子とを有し、前記反転入力端子と前記出力端子との間の導通を制御する第３スイッチと、を有し、
前記制御回路は、前記第１スイッチと前記第２スイッチを制御するための第１信号と、前記第３スイッチを制御するための第２信号を供給し、
第１の期間、前記制御回路は、前記第１信号を用いて前記第１スイッチと前記第２スイッチを非導通状態とし、前記第２信号を用いて前記第３スイッチを導通状態とし、第１の期間に続く所定のタイミングに、前記制御回路は前記第１信号を用いて前記第１スイッチと前記第２スイッチとを非導通状態から導通状態に変更し、前記第２信号を用いて前記第３スイッチを導通状態から非導通状態に変更し、
前記第１の期間のうち少なくとも一部の期間から前記所定のタイミングに至るまでの期間、前記反転入力端子に前記回路ブロックからの信号が出力されていることを特徴とする光電変換装置。
【請求項２】
前記光電変換装置は、前記信号線に接続された第１電流源を有し、
前記差動増幅回路は、第２電流源と、前記第１電流源または前記第２電流源とソースフォロワ回路を構成するトランジスタを有することを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第１スイッチを導通状態にする期間において、前記第１電流源が第１電流値で動作し、
前記第３スイッチを導通状態にする期間において、前記第２電流源が前記第１電流値よりも小さい第２電流値で動作することを特徴とする請求項２に記載の光電変換装置。
【請求項４】
光電変換部と、
信号線と、
前記光電変換部と前記信号線との間に接続された回路ブロックと、
前記回路ブロックを制御する制御回路と、を有する光電変換装置において、
前記回路ブロックは、
前記光電変換部からの信号が入力される非反転入力端子と、反転入力端子と、出力端子と、前記反転入力端子と前記出力端子を接続する帰還経路と、を有する差動増幅回路と、
前記反転入力端子が接続する一端子と、前記信号線とが接続する他端子とを有する第２スイッチと、
前記反転入力端子が接続する一端子と、前記出力端子とが接続する他端子とを有する第３スイッチと、を有し、
前記第２スイッチと前記第３スイッチの一方と、前記制御回路とが制御線を介して接続され、
前記第２スイッチと前記第３スイッチの他方と、前記制御回路とが前記制御線に対して反転回路を介して接続されることを特徴とする光電変換装置。
【請求項５】
前記出力端子と接続する一端子と、前記信号線と接続する他端子とを有する第１スイッチをさらに有し、
前記第１スイッチと、前記第２スイッチが共通のノードに接続され、
前記ノードと前記第３スイッチの一方と、前記制御回路とが前記制御線を介して接続され、
前記ノードと前記第３スイッチの他方と、前記制御回路とが前記制御線に対して前記反転回路を介して接続されることを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記光電変換装置は、前記信号線に接続された第１電流源を有し、
前記差動増幅回路は、第２電流源と、前記第１電流源または前記第２電流源とソースフォロワ回路を構成するトランジスタを有することを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記第１スイッチを導通状態にする期間において、前記第１電流源が第１電流値で動作し、
前記第３スイッチを導通状態にする期間において、前記第２電流源が前記第１電流値よりも小さい第２電流値で動作することを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記反転回路がインバータ回路であることを特徴とする請求項４乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記光電変換部と前記回路ブロックを組とし、複数の前記組が前記信号線に接続していることを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記光電変換装置は、前記回路ブロックで生じたオフセットを低減するためのオフセットキャンセル部を有することを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記光電変換部からの信号が前記オフセットキャンセル部を介して前記回路ブロックへ入力されることを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記オフセットキャンセル部はクランプ回路を有することを特徴とする請求項１０または１１に記載の光電変換装置。
【請求項１３】
前記光電変換装置は、更に、
第２信号線と、
前記光電変換部と前記第２信号線との間に接続された第２回路ブロックと、を有し、
前記第２回路ブロックは、
前記光電変換部からの前記信号が入力される第２非反転入力端子と、第２反転入力端子と、第２出力端子と、前記第２反転入力端子と前記第２出力端子を接続する第２帰還経路と、を有する第２差動増幅回路と、
前記第２出力端子と接続する一端子と、前記第２信号線と接続する他端子とを有し、前記出力端子と前記第２信号線との間の導通を制御する第４スイッチと、
前記第２反転入力端子と接続する一端子と、前記第２信号線と前記第４スイッチの他端子と接続する他端子とを有し、前記第２反転入力端子と前記第２信号線との間の導通を制御する第５スイッチと、
前記第２反転入力端子と接続する一端子と、前記第２出力端子と前記第４スイッチの一端子と接続する他端子とを有し、前記第２反転入力端子と前記第２出力端子との間の導通を制御する第６スイッチと、を有し、
前記制御回路は、前記第２回路ブロックの動作を制御し、前記回路ブロックから信号を出力するために前記第４スイッチと前記第５スイッチを導通状態にする前に、前記第６スイッチを導通状態にすることを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
【請求項１４】
前記光電変換部と前記第２回路ブロックを第２の組とし、複数の前記第２の組が前記第２信号線に接続していることを特徴とする請求項１３に記載の光電変換装置。
【請求項１５】
前記光電変換装置は、前記第２回路ブロックで生じたオフセットを低減するための第２オフセットキャンセル部を有することを特徴とする請求項１３または１４に記載の光電変換装置。
【請求項１６】
前記光電変換部からの信号が前記第２オフセットキャンセル部を介して前記第２回路ブロックへ入力されることを特徴とする請求項１５に記載の光電変換装置。
【請求項１７】
前記第２オフセットキャンセル部はクランプ回路を有することを特徴とする請求項１５または１６に記載の光電変換装置。
【請求項１８】
請求項１乃至１７のいずれか１項に記載の光電変換装置と、前記光電変換装置を制御する制御部とを有する焦点検出装置。
【請求項１９】
請求項１８に記載の焦点検出装置と、固体撮像装置と、前記固体撮像装置と前記焦点検出装置に光を導くレンズと、全体制御部と、を有し、
前記全体制御部は、前記焦点検出装置の出力に基づいて前記レンズを駆動することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、焦点検出装置、及び撮像システムに関する。
【背景技術】
【０００２】
特許文献１には、オートフォーカス（以降、ＡＦ）用のセンサにおいて、共通出力線への接続を行うスイッチを差動増幅器の帰還経路内に収める構成が開示されている。このような構成によって、スイッチ抵抗による電圧変動の影響を低減し、ＡＦ信号の最大値、および最小値の検出精度を高めることが可能になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３０１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の駆動方法においては、帰還経路が形成されず、差動増幅器のオペアンプの負入力端子が浮遊状態となり、出力信号が電源電圧、またはグランド電位に近づくように変化する期間が存在してしまう。
【０００５】
このような期間があると、次のような課題が生じる可能性がある。１つは、出力が電源電圧やグランド電位となった状態で、信号読み出しが開始されると、所定の値に収束するまでに時間がかかるため、応答速度、つまり信号の読み出し速度が低下しうる。また、別の１つは、周辺回路からのクロストークにより負入力端子がオペアンプの入力動作レンジ外に電位が変動しうる。この場合にも、負入力端子が所定の値になるまでに時間がかかるため、応答速度が低下してしまう。
【０００６】
そこで、本発明は、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能な光電変換装置、および光電変換装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の光電変換装置は、光電変換部と、信号線と、前記光電変換部と前記信号線との間に接続された回路ブロックと、前記回路ブロックを制御する制御回路と、を有する光電変換装置において、前記回路ブロックは、前記光電変換部からの信号が入力される非反転入力端子と、反転入力端子と、出力端子と、前記反転入力端子と前記出力端子を接続する帰還経路と、を有する差動増幅回路と、前記出力端子と接続する一端子と、前記信号線と接続する他端子とを有し、前記出力端子と前記信号線との間の導通を制御する第１スイッチと、前記反転入力端子が接続する一端子と、前記信号線と前記第１スイッチの他端子が接続する他端子とを有し、前記反転入力端子と前記信号線との間の導通を制御する第２スイッチと、前記反転入力端子が接続する一端子と、前記出力端子と前記第１スイッチの一端子が接続する他端子とを有し、前記反転入力端子と前記出力端子との間の導通を制御する第３スイッチと、を有し、前記制御回路は、前記第１スイッチと前記第２スイッチを制御するための第１信号と、前記第３スイッチを制御するための第２信号を供給し、第１の期間、前記制御回路は、前記第１信号を用いて前記第１スイッチと前記第２スイッチを非導通状態とし、前記第２信号を用いて前記第３スイッチを導通状態とし、第１の期間に続く所定のタイミングに、前記制御回路は前記第１信号を用いて前記第１スイッチと前記第２スイッチとを非導通状態から導通状態に変更し、前記第２信号を用いて前記第３スイッチを導通状態から非導通状態に変更し、前記第１の期間のうち少なくとも一部の期間から前記所定のタイミングに至るまでの期間、前記反転入力端子に前記回路ブロックからの信号が出力されていることを特徴とする光電変換装置である。
【発明の効果】
【０００８】
本発明の光電変換装置、および光電変換装置の駆動方法によれば、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の光電変換装置を説明するための模式図である。
【図２】実施例１の光電変換装置を説明するための回路図である。
【図３】実施例１の光電変換装置の最大値検出部と最小値検出部を説明するための回路図である。
【図４】実施例１の光電変換装置の駆動方法を説明するためのタイミング図である。
【図５】実施例２の光電変換装置を説明するための回路図である。
【図６】実施例２の光電変換装置の駆動方法を説明するためのタイミング図である。
【図７】実施例３の光電変換装置を説明するための回路図である。
【図８】実施例４の光電変換装置の駆動方法を説明するためのタイミング図である。
【図９】実施例５の光電変換装置を説明するための回路図である。
【図１０】実施例５の光電変換装置の駆動方法を説明するためのタイミング図である。
【図１１】実施例６の光電変換装置を説明するための回路図である。
【図１２】実施例７の撮像システムを説明するための模式図である。
【発明を実施するための形態】
【００１０】
（実施例１）
図１〜図４を用いて本発明に係る実施例１を説明する。実施例１は、位相差方式のＡＦ用の光電変換装置に適用した例を示す。以降の説明において、スイッチは、少なくとも一端子とそれとは別の他端子を有し、一端子と他端子との間の接続を制御する。スイッチはＭＯＳトランジスタや、ＣＭＯＳスイッチなどである。例えば、スイッチがＭＯＳトランジスタの場合には、スイッチの一端子はＭＯＳトランジスタの一方の主電極であり、スイッチの他端子はＭＯＳトランジスタの他方の主電極とする。なお、ＭＯＳトランジスタの主電極とはソース領域、あるいはドレイン領域であり、制御電極とはゲートである。また、端子とは電極のみでなく、ノードを含む。端子と接続することは、電極のみでなく、その電極と同一のノードと接続していることを含む。
【００１１】
図１は、位相差ＡＦ用の光電変換装置における撮像面を模式的に示した図である。撮像面には、対となるラインセンサ部Ｌ１ＡとＬ１Ｂ、Ｌ２ＡとＬ２Ｂ、・・・ＬＮＡとＬＮＢが存在する。一対のラインセンサ部は撮像面のある領域における被写体のデフォーカス量（合焦位置からのずれ量）を測定するために用いられている。このラインセンサ部の対を複数配列することは測距点を複数設けることになり、ＡＦの精度の向上を図ることができる。各ラインセンサ部は画素１００を複数含んで構成される。ここで、光電変換装置は、不図示の制御回路を有する。制御回路は、例えばデコーダーやタイミングジェネレーターである。この制御回路が各ラインセンサ部の動作を制御する制御信号を供給する。
【００１２】
図２は、図１の１つのラインセンサ部に着目した、より詳細な構成例を示す回路図である。説明を簡単にするために、ラインセンサ部が３つの画素１００からなる場合を例にとって説明する。画素１００は、光電変換部であるフォトダイオード（以降、ＰＤ）１０１と、画素増幅部であるオペアンプ１０２と、リセット部であるリセットＭＯＳトランジスタ１０３を含む。リセットＭＯＳトランジスタ１０３は、ＰＤ１０１のアノードおよびオペアンプ１０２の非反転入力端子をリセットする。ＰＤ１０１のカソードは、電源電圧（以降、ＶＤＤ）のノードに接続され、アノードはリセットＭＯＳトランジスタ１０３の一方の主電極およびオペアンプ１０２の非反転入力端子に接続される。オペアンプ１０２は、その出力端子が反転入力端子に接続される電圧フォロワとして構成されている。画素１００からの信号はオペアンプ１０２の出力端子から出力された信号である。リセットＭＯＳトランジスタ１０３の他方の主電極はリセット用の電圧ＶＲＥＳのノードに接続される。
【００１３】
画素１００の出力端子は、信号のピーク値（最大値）を検出する最大値検出部と信号のボトム値（最小値）を検出する最小値検出部とに接続される。最大値検出部は回路ブロック２０１と電流源３０１とを含み、最小値検出部は回路ブロック２０２と電流源３０２とを含む。電流源３０１は、例えば定電流源であり、ＮＭＯＳトランジスタで構成され、信号線４０１に接続される。電流源３０２は、例えば定電流源であり、ＰＭＯＳトランジスタで構成され、信号線４０２に接続される。複数の回路ブロック２０１の出力ノードは信号線４０１に共通に接続され、複数の回路ブロック２０２の出力ノードは信号線４０２に共通に接続される。信号線４０１、４０２は共通出力線とも言える。信号線４０１は出力ＰＯＵＴに、信号線４０２は出力ＢＯＵＴに接続される。信号線４０１には、画素１００と回路ブロック２０１の組が３つ接続しており、信号線４０２には、画素１００と回路ブロック２０２の組が３つ接続している。
【００１４】
回路ブロック２０１は、差動増幅回路２１０と、ＭＯＳトランジスタ２２０と、ＭＯＳトランジスタ２３０と、ＭＯＳトランジスタ２４０とを含む。ＭＯＳトランジスタ２２０は、最小値出力スイッチである。ＭＯＳトランジスタ２３０は、フィードバック（以降、ＦＢ）制御スイッチである。ＭＯＳトランジスタ２４０は、第２ＦＢ制御スイッチである。第２ＦＢ制御スイッチは、最小値出力スイッチの抵抗をキャンセルするために設けられている。ＦＢ制御スイッチ、あるいは第２ＦＢ制御スイッチによって、帰還経路（フィードバックループとも称する）が形成される。
【００１５】
回路ブロック２０１の各素子の接続関係は次のようになる。差動増幅回路２１０の非反転入力端子は、画素１００の出力端子と接続され、光電変換部からの信号が差動増幅回路２１０の非反転入力端子に入力される。差動増幅回路２１０の出力端子は、ＭＯＳトランジスタ２２０の一方の主電極、およびＭＯＳトランジスタ２３０の一方の主電極と接続される。ＭＯＳトランジスタ２２０の他方の主電極は信号線４０１と接続される。ＭＯＳトランジスタ２３０の他方の主電極は、差動増幅回路２１０の反転入力端子と接続される。ＭＯＳトランジスタ２４０の一方の主電極は、ＭＯＳトランジスタ２２０の他方の主電極と信号線４０１と接続され、ＭＯＳトランジスタ２４０の他方の主電極は、ＭＯＳトランジスタ２３０の他方の主電極と差動増幅回路２１０の反転入力端子と接続される。ここで説明した、接続とは、入出力端子や主電極のうちの少なくとも２つが同一のノードに接続されている場合である。その他に、接続とは、入出力端子や主電極のうちの少なくとも２つの間に寄生抵抗や寄生容量が存在する場合を含む。また、接続とは、入出力端子や主電極のうちの少なくとも２つの間に、他のスイッチが接続の間に設けられている場合を含みうる。他のスイッチの動作が、その入出力端子や主電極を有する素子の動作と同期していれば、入出力端子や主電極のうちの少なくとも２つが実質的に同一のノードに接続されているとみなせるためである。接続は、以降の説明においても、同様である。
【００１６】
ＭＯＳトランジスタ２２０は、制御電極に供給される信号ＰＡＧＣに応じて、その導通（オン）または非導通状態（オフ）が切り換えられる。ＭＯＳトランジスタ２３０は、信号ＰＡＧＣの反転信号である信号ＰＯＦＣによってその導通または非導通状態を切り替えられる。ＭＯＳトランジスタ２４０は、制御電極に供給される信号ＰＡＧＣに応じて、その導通または非導通状態が切り換えられる。回路ブロック２０２において、信号ＰＯＦＣは、信号ＰＡＧＣからインバータ回路によって生成される。
【００１７】
回路ブロック２０２は、差動増幅回路２５０と、ＭＯＳトランジスタ２６０と、ＭＯＳトランジスタ２７０と、ＭＯＳトランジスタ２８０とを含む。ＭＯＳトランジスタ２６０は、最小値出力スイッチである。ＭＯＳトランジスタ２７０は、ＦＢ制御スイッチである。ＭＯＳトランジスタ２８０は、第２ＦＢ制御スイッチである。第２ＦＢ制御スイッチは、最小値出力スイッチの抵抗をキャンセルするために設けられている。回路ブロック２０１と同様に、ＦＢ制御スイッチ、あるいは第２ＦＢ制御スイッチによって、帰還経路が形成される。
【００１８】
回路ブロック２０２の各素子の接続関係は次のようになる。差動増幅回路２５０の非反転入力端子は、画素１００の出力端子と接続され、光電変換部からの信号が差動増幅回路２５０の非反転入力端子に入力される。差動増幅回路２５０の出力端子は、ＭＯＳトランジスタ２６０の一方の主電極、およびＭＯＳトランジスタ２７０の一方の主電極に接続される。ＭＯＳトランジスタ２６０の他方の主電極は信号線４０２と接続される。ＭＯＳトランジスタ２７０の他方の主電極は、差動増幅回路２５０の反転入力端子と接続される。ＭＯＳトランジスタ２８０の一方の主電極は、ＭＯＳトランジスタ２６０の他方の主電極と信号線４０２と接続される。ＭＯＳトランジスタ２８０の他方の主電極は、ＭＯＳトランジスタ２７０の他方の主電極と差動増幅回路２５０の反転入力端子と接続される。
【００１９】
ＭＯＳトランジスタ２６０は、ＯＲゲート５００の出力によって、導通または非導通状態が切り換えられる。これは、信号ＰＡＧＣ、または走査回路６００から供給される信号ＰＨ１、ＰＨ２、・・・のいずれかがハイレベルの時に導通することになる。ＭＯＳトランジスタ２７０は、信号ＰＡＧＣの反転信号である信号ＰＯＦＣによって、導通または非導通状態を切り替えられる。また、ＭＯＳトランジスタ２８０は、信号ＰＡＧＣによって、導通または非導通状態を切り替えられる。回路ブロック２０２においても、信号ＰＯＦＣは、信号ＰＡＧＣからインバータ回路によって生成される。
【００２０】
ここで、回路ブロック２０２を第１回路ブロックとすると、ＭＯＳトランジスタ２６０は第１のスイッチとなり、ＭＯＳトランジスタ２８０は第２スイッチとなり、ＭＯＳトランジスタ２７０は第３スイッチとなる。そして、回路ブロック２０１を第２回路ブロックとすると、ＭＯＳトランジスタ２２０は第４のスイッチとなり、ＭＯＳトランジスタ２４０は第５スイッチとなり、ＭＯＳトランジスタ２３０は第６スイッチとなる。
【００２１】
図３（ａ）は、差動増幅回路２１０のより詳細な構成例を示す回路図である。差動増幅回路２１０は、差動入力段２１１と、ＮＭＯＳソースフォロワ回路で構成される出力段２１２とに分けられる。差動入力段２１１は、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタと、電流源とを有する。２つのＰＭＯＳトランジスタは、それぞれ非反転入力端子と反転入力端子として機能する。出力段２１２のＮＭＯＳソースフォロワ回路の電流源であるＭＯＳトランジスタ２１３は、制御電極に供給される信号ＶＢＮ１によって電流値が制御でき、出力段２１２の動作を制御する。信号ＶＢＮ１は、バイアス電圧とも称する。
【００２２】
図３（ｂ）は、差動増幅回路２５０のより詳細な構成例を示す回路図である。差動増幅回路２５０は、差動入力段２４１と、ＰＭＯＳソースフォロワ回路で構成される出力段２４２とに分けられる。差動入力段２４１は、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタと、電流源とを有する。２つのＰＭＯＳトランジスタは、それぞれ非反転入力端子と反転入力端子として機能する。出力段２４２のＰＭＯＳソースフォロワ回路の電流源であるＭＯＳトランジスタ２４３は、制御電極に供給される信号ＶＢＰ１によって電流値を制御でき、出力段２４２の動作を制御できる。信号ＶＢＰ１は、バイアス電圧とも称する。
【００２３】
次に、図４に示すタイミング図を用いて、本実施例に係る光電変換装置の動作を説明する。図４に示す各信号は、図２と図３と対応しており、信号がハイレベル（以降、Ｈレベル）であるときに対応するＭＯＳトランジスタが導通状態になり、ローレベル（以降、Ｌレベル）であるときに対応するＭＯＳトランジスタが非導通状態となる。
【００２４】
図４において、時刻ｔ０から時刻ｔ１の期間がリセット期間であり、時刻ｔ１〜時刻ｔ２の期間が、最大値検出部から信号線４０１へ、最小値検出部から信号線４０２へと信号を伝送する準備を行う伝送準備期間である。時刻ｔ２〜時刻ｔ３が信号のピーク値とボトム値を検出するオートゲインコントロール（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；ＡＧＣ）期間である。ＡＧＣ期間には、ピーク値とボトム値が伝送されているため、伝送期間である。時刻ｔ３〜時刻ｔ４が最大値検出部から信号線４０１へ、及び最小値検出部から信号線４０２へとの信号を伝送する準備を行う伝送準備期間であり、時刻ｔ４以降が各画素信号の伝送を行う伝送期間である。伝送期間とは、信号を読み出す期間である。
【００２５】
まず、時刻ｔ０〜時刻ｔ１のリセット期間では、信号ＰＲＥＳがＨレベルとなり、ＰＤ１０１およびオペアンプ１０２の非反転入力端子の初期化動作が行われる。この時、回路ブロック２０１と回路ブロック２０２は、信号ＰＯＦＣがＨレベルであり、ＭＯＳトランジスタ２３０とＭＯＳトランジスタ２７０が導通状態である。また、信号ＰＡＧＣがＬレベルであり、ＭＯＳトランジスタ２２０、２４０、２６０、２８０が非導通状態である。更に、信号ＶＢＮ１および信号ＶＢＰ１は、差動増幅回路２１０、２５０を動作させるためのバイアス電圧値ＶＢＩＡＳ＿Ｎ、ＶＢＩＡＳ＿Ｐとなっている。ここで、回路ブロック２０１、２０２は初期化された信号を出力している。
【００２６】
時刻ｔ１〜時刻ｔ２の期間において、回路ブロック２０１と回路ブロック２０２は、時刻ｔ０〜時刻ｔ１での状態を維持する。信号ＰＡＧＣがＬレベルであり、信号ＰＯＦＣがＨレベルであるため、ＭＯＳトランジスタ２２０、２４０、２６０、２８０が非導通状態であり、ＭＯＳトランジスタ２３０、２７０が導通状態である。このような状態であることで、差動増幅回路２１０と差動増幅回路２５０の入出力が動作レンジの範囲内の電圧となる。より正確には、差動増幅回路２１０と差動増幅回路２５０の入出力電圧は、初期化動作終了後の画素１００からの出力電圧となる。
【００２７】
時刻ｔ２〜時刻ｔ３のＡＧＣ期間において、信号ＰＡＧＣはＨレベルであり、信号ＰＯＦＣはＬレベルである。よって、ＭＯＳトランジスタ２２０、２４０、２６０、２８０が導通状態であり、ＭＯＳトランジスタ２３０、２７０が非導通状態である。信号ＰＡＧＣがＨレベルとなると、３つの画素１００のなかで最も大きい光出力が信号線４０１に、最も小さい光出力が信号線４０２に出力される。つまり、ＡＧＣ期間は、最大値と最小値が信号線４０１、４０２へ伝送される期間である。この動作は、差動増幅回路２１０の出力段に設けられたＮＭＯＳソースフォロワ回路と、差動増幅回路２５０の出力段に設けられたＰＭＯＳソースフォロワ回路の特性を利用している。信号ＰＡＧＣがＨレベルの期間において、信号ＶＢＮ＿ＡＧＣをバイアス電圧値ＶＢＩＡＳ＿Ｎとし、信号ＶＢＰ＿ＡＧＣをバイアス電圧値ＶＢＩＡＳ＿Ｐとし、電流源３０１、３０２の動作を有効にしている。一方で、信号ＶＢＮ１をグランド電位（以降、ＧＮＤ）にし、信号ＶＢＰ１をＶＤＤにすることで、電流源であるＭＯＳトランジスタ２１３、２４３を無効にしている。これにより、ＮＭＯＳソースフォロワ回路によって、最も大きな信号の画素信号が出力ＰＯＵＴに、ＰＭＯＳソースフォロワ回路によって、最も小さな信号の画素信号が出力ＢＯＵＴに出力される。ＡＧＣ期間では、この最大値と最小値の差分値に応じて信号に対する増幅率（ゲイン）を制御するＡＧＣ動作を行っている。また、最大値と最小値の差分値は、ＡＧＣ動作におけるゲイン制御だけでなく、蓄積時間制御にも使われる。例えば、差分値が所定の大きさ以上になった場合は画素の蓄積を停止して信号の読み出し動作を行う。よって、精度の高い蓄積判定を行うためには、短時間でＡＧＣ期間を終え、蓄積停止の可否の判定を行う必要がある。
【００２８】
本実施例において、ＡＧＣ期間の開始時刻である時刻ｔ２の直前には、ＭＯＳトランジスタ２３０、２７０を導通状態にし、帰還経路を形成している。つまり、ＭＯＳトランジスタ２２０、２４０、２６０、２８０を導通状態にする前に、ＭＯＳトランジスタ２３０、２７０を導通状態にする。この動作によって、差動増幅回路２１０、２５０の入出力電圧は、画素１００の出力信号の電圧となり、時刻ｔ２の前には、差動増幅回路２１０、２５０は所定の動作レンジ内で動作している。よって、時刻ｔ２において、差動増幅回路２１０、２５０が最短の時間で応答を開始することが可能となる。
【００２９】
このように、信号線への信号伝送前に、差動増幅回路の帰還経路を形成して、ＭＯＳトランジスタ２２０、２６０の一端子、すなわち差動増幅回路を所望の動作点に設定しておくことで、高速な読出し動作が可能となる。また、信号線への信号伝送期間において、ＭＯＳトランジスタ２４０が導通状態になることによって、ＭＯＳトランジスタ２２０のばらつきを除去した信号を回路ブロック２０１から出力することができる。同様に、ＭＯＳトランジスタ２８０が導通状態になることによって、ＭＯＳトランジスタ２６０のばらつきを除去した信号を回路ブロック２０２から出力することができる。このような動作によって、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能となる。
【００３０】
また、ＮＭＯＳソースフォロワ回路は高い電圧へ、ＰＭＯＳソースフォロワ回路は低い電圧への応答速度に優れている。時刻ｔ２でのそれぞれの差動増幅回路２１０、２５０の初期値が時刻ｔ２における画素信号の値となっている。このことによって、信号線４０１、４０２は、各ソースフォロワにとって有利な電圧方向への変化となり、より速度的に有利な条件で最大値、最小値検出を行うことが可能となる。
【００３１】
続いて、時刻ｔ３〜時刻ｔ４の期間は、上述した時刻ｔ１〜時刻ｔ２の期間と同様に、ＭＯＳトランジスタ２３０、２７０を導通させて、差動増幅回路２１０、２５０の入出力電圧を画素１００の出力電圧にする。つまり、信号ＰＡＧＣがＬレベルであり、信号ＰＯＦＣがＨレベルであるため、ＭＯＳトランジスタ２２０、２４０、２６０、２８０が非導通状態であり、ＭＯＳトランジスタ２３０、２７０が導通状態である。
【００３２】
時刻ｔ４から、走査回路６００からの信号ＰＨ１、ＰＨ２、ＰＨ３により、それぞれの画素１００の出力信号が回路ブロック２０２から信号線４０２へと、順次伝送されていく。この際も、時刻ｔ３〜時刻ｔ４の期間において、回路ブロック２０２の入出力を予め画素１００の出力としていたことで、上述のＡＧＣ期間と同じく最短の伝送時間で信号の読み出しを行うことが可能となる。
【００３３】
なお、時刻ｔ４以降において、信号ＰＡＧＣがＬレベルであり、信号ＰＯＦＣがＨレベルとなっている。これは、画素の信号を読み出す動作を１つの回路ブロック２０２から行うためである。複数の回路ブロック２０２のＭＯＳトランジスタ２６０やＭＯＳトランジスタ２８０を個別に制御可能であれば、ＭＯＳトランジスタ２８０を動作させてもよい。ＭＯＳトランジスタ２８０を動作させることで、ＭＯＳトランジスタ２６０のばらつきを除去した信号を回路ブロック２０２から出力することができる。
【００３４】
以上のように、伝送準備期間中に回路ブロック２０１と回路ブロック２０２内のＭＯＳトランジスタ２３０、２７０を導通させることで、差動増幅回路２１０、２５０の入出力レベルを所定の電圧レベルに設定する。その後、信号伝送期間に以降することで、信号の読み出し時間を短縮した高速な信号読み出しが可能となる。
【００３５】
また、本実施例において信号ＰＯＦＣと信号ＰＡＧＣは論理否定の関係にあるが、個別に制御し、論理否定ではない関係であってもよい。
【００３６】
（実施例２）
図５、図６を用いて、本発明に関わる実施例２について説明する。図５は、１つのラインセンサ部に着目した回路図であり、図２と対応している。図６は、図５の回路におけるタイミング図であり、図４と対応している。実施例１と同一の構成については同一の符号を付し、説明を省略する。また、実施例１と同一の動作を行う場合についても、説明を省略する。
【００３７】
実施例１では、ＭＯＳトランジスタ２３０、２７０は、信号ＰＡＧＣとその反転信号である信号ＰＯＦＣに基づいて制御されていたが、本実施例ではＭＯＳトランジスタ２３０、２７０を信号ＰＡＧＣとは関係のない独立した信号ＰＯＦＣによって制御している。このような構成によっても、信号の読み出しの時間を短縮する駆動が可能である。
【００３８】
図６を用いて、本実施例の読み出し方法について説明する。時刻ｔ０〜時刻ｔ１はリセット期間であり、時刻ｔ１〜時刻ｔ３は伝送準備期間であり、時刻ｔ３〜時刻ｔ４はＡＧＣ期間である。また、時刻ｔ４〜時刻ｔ６は、伝送準備期間であり、時刻ｔ６以降が各画素信号の伝送を行う伝送期間である。これらの期間における動作は基本的には、実施例１と同様であるが、２つの伝送準備期間のそれぞれにおいて、信号ＰＯＦＣが途中からＨレベルになる点が実施例１と異なる。具体的には、信号ＰＯＦＣは、時刻ｔ１〜時刻ｔ２においてＬレベルであり、時刻ｔ２〜時刻ｔ３においてＨレベルとなる。また、信号ＰＯＦＣは、時刻ｔ４〜時刻ｔ５においてＬレベルであり、時刻ｔ５〜時刻ｔ６においてＨレベルとなる。つまり、信号ＰＯＦＣは、伝送期間前に少なくとも一定期間だけＨレベルになっている。このような読み出し方法においても、実施例１と同様に信号の読み出しの時間を短縮する駆動が可能である。更に、時刻ｔ１〜時刻ｔ２、および時刻ｔ４〜時刻ｔ５において、信号ＶＢＮ１がＧＮＤであり、ＶＢＰ１がＶＤＤであることで、電流源であるＭＯＳトランジスタ２１３、２４３が動作しないため、消費電流を低減することができる。
【００３９】
なお、伝送準備期間は、差動増幅回路２１０、２５０が所望の動作点に収束するのに十分な最低限の時間を設けるだけでもよい。また、この読み出し方法を実施例１の回路において適用することも可能である。
【００４０】
（実施例３）
図７を用いて、本発明に関わる実施例３について説明する。図７は、１つのラインセンサ部に着目した回路図であり、図２と対応している。実施例１と同一の構成については同一の符号を付し、説明を省略する。また、実施例１と同一の動作を行う場合についても、説明を省略する。
【００４１】
本実施例では、回路ブロック２０２が信号線４０２と共に、信号線４０３に接続している。回路ブロック２０２からの最小値の読み出しを信号線４０２で行い、画素信号の読み出しを信号線４０３で行う。信号線４０３は、出力ＳＯＵＴに接続している。ここで、回路ブロック２０２は、更に、ＭＯＳトランジスタ２９０を有する。ＭＯＳトランジスタ２９０の一方の主電極は、差動増幅回路２５０の出力端子、ＭＯＳトランジスタ２６０の一方の主電極、およびＭＯＳトランジスタ２７０の一方の主電極と接続される。ＭＯＳトランジスタ２９０の他方の主電極は、信号線４０３と接続される。本実施例では、このＭＯＳトランジスタ２９０の制御電極に、走査回路６００からの信号ＰＨ１がＯＲ回路を介さずに入力される。このように、画素信号の読み出し方法において、信号ＰＡＧＣを介さずに、走査回路６００のみを使用してもよい。
【００４２】
本実施例の構成によれば、ＯＲ回路を設ける必要がないため、回路面積を小さくすることができる。
【００４３】
（実施例４）
図８を用いて、本発明に関わる実施例４について説明する。図８は、図２等に示す構成に適用可能なタイミング図であり、図４と対応している。実施例１と同一の構成については同一の符号を付し、説明を省略する。また、実施例１と同一の動作を行う場合についても、説明を省略する。
【００４４】
実施例１では、伝送準備期間と伝送期間における差動増幅回路２１０、２５０の電流値が同じであった。つまり、信号ＶＢＮ１と信号ＶＢＰ１が伝送準備期間（図４の時刻ｔ１〜時刻ｔ２、および時刻ｔ３〜時刻ｔ４）と伝送期間（時刻ｔ２〜時刻ｔ３、および時刻ｔ４以降）で、同じ値を有していた。しかし、本実施例では、伝送準備期間と伝送期間とで、それらの信号の値を変化させる。
【００４５】
図８において、図４に比べて、信号ＶＢＮ１は更にバイアス電圧値ＶＢＩＡＳ＿Ｎ２を有し、信号ＶＢＰ１は更にバイアス電圧値ＶＢＩＡＳ＿Ｐ２を有する。それぞれのバイアス電圧値は、ＶＢＩＡＳ＿Ｎ＞ＶＢＩＡＳ＿Ｎ２＞ＧＮＤと、ＶＤＤ＞ＶＢＩＡＳ＿Ｐ２＞ＶＢＩＡＳ＿Ｐの関係を有する。ここで、図８において、時刻ｔ１〜時刻ｔ２において、信号ＶＢＮ１はバイアス電圧値ＶＢＩＡＳ＿Ｎ２であり、信号ＶＢＰ１はバイアス電圧値ＶＢＩＡＳ＿Ｐ２である。この値にすることで、信号ＶＢＮ１がバイアス電圧値ＶＢＩＡＳ＿Ｎである場合や、信号ＶＢＰ１がバイアス電圧値ＶＢＩＡＳ＿Ｐである場合に比べて、電流源に流れる電流量を低減することができる。このように、差動増幅回路２１０、２５０を動作させるのに必要な最低限の電流に設定することで、差動増幅回路２１０、２５０の入出力は画素１００の信号にしつつ、低消費電力駆動を実現することが可能となる。
【００４６】
また、時刻ｔ３以降において、信号ＶＢＮ１は、バイアス電圧値ＶＢＩＡＳ＿Ｎ２、またはＧＮＤであればよい。ここでは、消費電力を削減するため、信号ＶＢＮ１をＧＮＤにしている。信号ＶＢＰ１は、時刻ｔ３以降において、バイアス電圧値ＶＢＩＡＳ＿Ｐ、またはバイアス電圧値ＶＢＩＡＳ＿Ｐ２であればよい。ここでは、バイアスの安定する時間を考慮して、時刻ｔ３以降において、信号ＶＢＰ１をバイアス電圧値ＶＢＩＡＳ＿Ｐにしている。
【００４７】
なお、実際には伝送期間との駆動電流の違いによる動作点の差は生じるため、その差に応じて実施例１の駆動例に比べて応答時間は長くなる可能性があるが、従来例と比較した場合は上述した本発明による効果は、本実施例においても等しく得られる。
【００４８】
（実施例５）
図９、図１０を用いて、本発明に関わる実施例５について説明する。図９は、１つのラインセンサ部に着目した回路図であり、図２と対応している。図１０は、図９の回路におけるタイミング図であり、図４と対応している。実施例１と同一の構成については同一の符号を付し、説明を省略する。また、実施例１と同一の動作を行う場合についても、説明を省略する。
【００４９】
実施例１では、ＰＤ１０１を初期化する際に生じるリセットノイズや、オペアンプ１０２で発生するオフセットノイズや、差動増幅回路２１０、２５０で発生するオフセットノイズを除去することは行っていない。しかし、実際には、これらのノイズが信号検出の際の誤差、誤判定要因となりうるため、これらのノイズを低減した精度の高い光電変換装置を提供することが望ましい。本実施例では、これらノイズを低減するために、図２に示した構成に加えて、オフセットキャンセル部７００を設けている。以下、ＰＤ１０１のリセットノイズや、オペアンプ１０２のオフセットノイズや、差動増幅回路２１０、２５０のオフセットノイズをノイズ信号と称する。
【００５０】
図１０において、オフセットキャンセル部７００は、１つの画素１００と１つの回路ブロック２０１との間と、１つの画素１００と１つの回路ブロック２０２との間に設けられている。オフセットキャンセル部７００には、画素１００からの信号が入力し、回路ブロック２０１へ信号を出力するとともに回路ブロック２０１からの信号が入力される。また、オフセットキャンセル部７００には、画素１００からの信号が入力し、回路ブロック２０２へ信号を出力するとともに回路ブロック２０２からの信号が入力される。
【００５１】
オフセットキャンセル部７００は、ＭＯＳトランジスタ７０１〜７０５、およびクランプ回路のための容量Ｃｃを含む。ＭＯＳトランジスタ７０１は信号ＰＧＲ、ＭＯＳトランジスタ７０２は信号ＰＴＮ１、ＭＯＳトランジスタ７０３は信号ＰＴＮ２、ＭＯＳトランジスタ７０４は信号ＰＴＳ１、ＭＯＳトランジスタ７０５は信号ＰＴＳ２によってそれぞれ制御される。
【００５２】
図１０において、オフセットキャンセル部７００のＭＯＳトランジスタ７０１〜７０５、および容量Ｃｃは以下のように接続されている。ＭＯＳトランジスタ７０２の一方の主電極とＭＯＳトランジスタ７０４の一方の主電極は、互いに接続されており、画素１００からの信号が入力される。ＭＯＳトランジスタ７０４の他方の主電極は、ＭＯＳトランジスタ７０３の一方の主電極および容量Ｃｃの一方の電極と接続される。容量Ｃｃの他方の電極は、ＭＯＳトランジスタ７０１の一方の主電極とＭＯＳトランジスタ７０５の一方の主電極と接続される。ＭＯＳトランジスタ７０１の他方の主電極は電源電圧ＶＧＲと接続される。回路ブロック２０１と接続するオフセットキャンセル部の場合には、ＭＯＳトランジスタ７０３の他方の主電極は差動増幅回路２１０の反転入力端子と接続される。そして、ＭＯＳトランジスタ７０５の他方の主電極は、ＭＯＳトランジスタ７０２の他方の主電極および差動増幅回路２１０の非反転入力端子と接続される。また、回路ブロック２０２と接続するオフセットキャンセル部の場合には、ＭＯＳトランジスタ７０３の他方の主電極は、差動増幅回路２５０の反転入力端子と接続される。そして、ＭＯＳトランジスタ７０５の他方の主電極は、ＭＯＳトランジスタ７０２の他方の主電極および差動増幅回路２５０の非反転入力端子と接続される。
【００５３】
このような構成の光電変換装置の動作について、図１１を用いて説明する。
【００５４】
時刻ｔ０で信号ＰＲＥＳがＨレベルとなり、ＰＤ１０１およびオペアンプ１０２の非反転入力端子の初期化動作が開始される。ここで、回路ブロック２０１、２０２は初期化された信号を出力している。
【００５５】
時刻ｔ１にて、信号ＰＧＲと、信号ＰＴＮ１と、信号ＰＴＮ２がＨレベルとなり、ＭＯＳトランジスタ７０１〜７０３が導通状態となる。これにより、画素１００を初期化した直後のリセットノイズと、差動増幅回路２１０、あるいは差動増幅回路２５０のオフセットノイズと、を含むリセット信号が容量Ｃｃに電源電圧ＶＧＲを基準として、サンプリングされる。時刻ｔ２で信号ＰＴＮ２がＬレベルになりＭＯＳトランジスタ７０３が非導通状態になり、時刻ｔ３で信号ＰＴＮ１がＬレベルになりＭＯＳトランジスタ７０２が非導通状態になる。その後、時刻ｔ４で信号ＰＴＳ２をＨレベルにし、ＭＯＳトランジスタ７０５を導通状態にする。これにより、差動増幅回路２１０の非反転入力端子、あるいは差動増幅回路２５０の非反転入力端子と、それに接続する容量Ｃｃの他方の電極の電位を電圧ＶＧＲにする。時刻ｔ５で信号ＰＧＲがＬレベルになると、差動増幅回路２１０の非反転入力端子、あるいは差動増幅回路２５０の非反転入力端子と、容量Ｃｃの他方の電極とがフローティングとなる。このとき、容量Ｃｃの電極間には電源電圧ＶＧＲを基準に、リセット信号が保持されている。
【００５６】
時刻ｔ６において、信号ＰＴＳ１がＨレベルとなり、画素１００が容量Ｃｃの一方の電極に接続されると、画素１００の出力のモニター（ＡＧＣ動作）が開始される。
【００５７】
時刻ｔ７で信号ＰＲＥＳがＬレベルになった後は、実施例１と同様である。しかし、この時、オペアンプ１０２や差動増幅回路２１０、２５０のオフセットノイズが容量Ｃｃで保持（クランプ）されている。そのため、差動増幅回路２１０、２５０に現れる画素１００の出力に基づく信号レベルは、クランプ回路の動作によって、ノイズ信号が削減された電圧値として出力される。
【００５８】
以上のように、本実施例における固体撮像装置によれば、実施例１で説明した効果に加えて、ノイズ信号の影響を低減することが可能となる。
【００５９】
（実施例６）
図１１を用いて、本発明に関わる実施例６について説明する。図１０は、１つのラインセンサ部に着目した回路図であり、図２と対応している。図１０は、実施例１と同一の構成については同一の符号を付し、説明を省略する。また、実施例１と同一の動作を行う場合についても、説明を省略する。
【００６０】
本実施例では、実施例１の図２の構成に比べて、実施例３の図７と、実施例５の図９の構成を有する。すなわち、本実施例の光電変換装置は、回路ブロック２０２が信号線４０２に加えて、信号線４０３に接続している。また、画素１００と回路ブロック２０１との間と、画素１００と回路ブロック２０２との間に、オフセットキャンセル部７００を有する。このような構成によって、信号の読み出しを高速化しつつ、ノイズ信号を低減することができる。
【００６１】
（実施例７）
図１２を参照しながら、実施例７の撮像システムを説明する。図１２は、撮像システムの構成例を示すブロック図である。
【００６２】
８０１は後述するレンズのプロテクトを行うバリア、８０２は被写体の光学像を固体撮像装置８０４に結像するレンズ、８０３はレンズを通過した光量を調整するための絞りである。８０４はレンズで結像された被写体の光学像を画像信号として取得する固体撮像装置である。８０５は先述の各実施例で説明した光電変換装置を用いたＡＦセンサである。
【００６３】
８０６は固体撮像装置８０４やＡＦセンサ８０５から出力される信号を処理するアナログ信号処理装置、８０７は信号処理装置８０６から出力された信号をアナログデジタル変換するＡ／Ｄ変換器である。８０８はＡ／Ｄ変換器８０７より出力された画像データに対して各種の補正や、データを圧縮するデジタル信号処理部である。
【００６４】
８０９は画像データを一時記憶するためのメモリ部、８１０は外部コンピュータなどと通信するための外部インターフェース（以降、Ｉ／Ｆ）回路、８１１はデジタル信号処理部８０８などに各種タイミング信号を出力するタイミング発生部である。８１２は各種演算とカメラ全体を制御する全体制御部、８１３は記録媒体制御Ｉ／Ｆ部、８１４は取得した画像データを記録、または読み出しを行うための半導体メモリなどの着脱可能な記録媒体、８１５は外部コンピュータである。焦点検出装置としては、ＡＦセンサ８０５に加えて、レンズ８０２、タイミング発生部８１１および全体制御部８１２を有していればよい。
【００６５】
次に、上記の撮像システムの撮影時の動作について説明する。バリア８０１がオープンされ、ＡＦセンサ８０５から出力された信号をもとに、全体制御部８１２は前記したような位相差検出により被写体までの距離を演算する。その後、演算結果に基づいてレンズ８０２を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ８０２を駆動するオートフォーカス制御を行う。次いで、合焦が確認された後に固体撮像装置８０４による蓄積動作が始まる。固体撮像装置８０４の蓄積動作が終了すると、固体撮像装置８０４から出力された画像信号はＡ／Ｄ変換器８０７でアナログデジタル変換され、デジタル信号処理部８０８を通り全体制御によりメモリ部８０９に書き込まれる。その後、メモリ部８０９に蓄積されたデータは全体制御部８１２の制御により記録媒体制御Ｉ／Ｆ部８１０を介して記録媒体８１４に記録される。また、外部Ｉ／Ｆ部８１０を通じて直接コンピュータなどに入力してもよい。
【００６６】
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。例えば、信号経路の対称性を高めるために回路ブロック２０１と回路ブロック２０２とを同一の構成にしているが、異ならせることも可能である。また、回路ブロック２０１から画素信号を出力する構成であってもよい。更に、各信号やＭＯＳトランジスタの導電型を反対導電型にすることも可能である。また、各実施例において、スイッチとしてＭＯＳトランジスタを例に示したが、他の素子であってもよい。
【符号の説明】
【００６７】
１００  単位画素
２０１  第１回路ブロック
２０２  第２回路ブロック
２１０、２５０  差動増幅回路
２２０、２６０  出力スイッチ（第４スイッチ、第１スイッチ）
２３０、２７０  ＦＢ制御スイッチ（第６スイッチ、第３スイッチ）
２４０、２８０  第２ＦＢ制御スイッチ（第５スイッチ、第２スイッチ）
４０１、４０２  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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