(57)【特許請求の範囲】
【請求項１】
ハイサイドＭＯＳトランジスタと、
ローサイドＭＯＳトランジスタと、
前記ハイサイドＭＯＳトランジスタのドレイン電極に接続される第１の金属配線と、
前記ローサイドＭＯＳトランジスタのソース電極に接続され、前記第１の金属配線と同じ配線幅を有する第２の金属配線と、
前記ハイサイドＭＯＳトランジスタのソース電極及び前記ローサイドＭＯＳトランジスタのドレイン電極に接続される第３の金属配線と、を備え、
前記第３の金属配線の配線幅は、前記第１の金属配線又は前記第２の金属配線の配線幅の２１／２〜２２／３倍である
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ハイサイドＭＯＳトランジスタ及びローサイドＭＯＳトランジスタは、
それぞれ複数あり、１つの平面上に平行かつ交互に配置される
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１の金属配線及び前記第２の金属配線の配線幅は、
印加される電圧における電流密度が、前記電圧においてエレクトロマイグレーションが生じない所定の電流密度を示す許容電流密度以下となるように設定される
ことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記第１〜第３の金属配線は、それぞれ、
第１層に配置される金属配線を示す第１層金属配線と、
前記第１層金属配線と交差するように第２層に配置され、前記第１層金属配線に接続される金属配線を示す第２層金属配線と、を含む
ことを特徴とする半導体装置。
【請求項５】
誘導性負荷に供給する電流を制御する半導体装置を有する負荷駆動装置であって、
前記半導体装置は、
ハイサイドＭＯＳトランジスタと、
ローサイドＭＯＳトランジスタと、
前記ハイサイドＭＯＳトランジスタのドレイン電極に接続される第１の金属配線と、
前記ローサイドＭＯＳトランジスタのソース電極に接続され、前記第１の金属配線と同じ配線幅を有する第２の金属配線と、
前記ハイサイドＭＯＳトランジスタのソース電極及び前記ローサイドＭＯＳトランジスタのドレイン電極に接続される第３の金属配線と、を備え、
前記第３の金属配線の配線幅は、前記第１の金属配線又は前記第２の金属配線の配線幅の２１／２〜２２／３倍である
ことを特徴とする負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び負荷駆動装置に関する。
【背景技術】
【０００２】
回路シミュレーションを使わずに、設計後のＣＭＯＳフルカスタムＬＳＩのエレクトロマイグレーションの信頼性を検証する装置が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１には「個々の出力回路毎に、計算された負荷容量、デューティーと、更に基本周波数情報、電源電圧値情報、配線幅および配線膜厚に基づき、平均電流密度を計算する。個々の出力回路毎に、平均電流密度を設計基準電流密度と比較して検証する。」と記載されている。
【０００４】
なお、エレクトロマイグレーションによる劣化寿命はBlackの式を用いて算出することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平08-166984号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
車両の電子制御において、機械運転や油圧制御などで電動アクチュエータが広く使用されている。電動アクチュエータは半導体を用いたスイッチング素子で制御される。これらの半導体装置は製造コスト低減を目的として微細化が進んでいるが、電動アクチュエータの制御には高電流を流す必要があり、半導体装置の縮小化により電流密度が増加する。
【０００７】
また、車載半導体はエンジンルーム内等の150℃を超える高温環境下で使用される場合がある。このため、半導体装置内のトランジスタ、ダイオード、抵抗などの素子を接続する金属配線において、エレクトロマイグレーションにより抵抗増加や断線に至る場合があり、その対策が課題である。
【０００８】
エレクトロマイグレーション対策には、半導体装置の設計において、金属配線の電流密度を増加させないことが必要である。しかし、電流密度低減するため配線幅を広くすると、チップ面積が増加し、コスト増加の要因となる。
【０００９】
エレクトロマイグレーションによる半導体装置の寿命低下を抑制し、かつ、全体のチップ面積の増加を低減する（縮小化）には、各金属配線のエレクトロマイグレーション寿命を均一化する必要がある。
【００１０】
特許文献１に開示されるような技術では、エレクトロマイグレーションの信頼性を検証することができるが、エレクトロマイグレーションによる寿命の低下を抑制しつつ、チップ面積の増加を低減することはできない。
【００１１】
本発明の目的は、エレクトロマイグレーションによる寿命の低下を抑制しつつ、チップ面積の増加を低減することができる半導体装置等を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、ハイサイドＭＯＳトランジスタと、ローサイドＭＯＳトランジスタと、前記ハイサイドＭＯＳトランジスタのドレイン電極に接続される第１の金属配線と、前記ローサイドＭＯＳトランジスタのソース電極に接続され、前記第１の金属配線と同じ配線幅を有する第２の金属配線と、前記ハイサイドＭＯＳトランジスタのソース電極及び前記ローサイドＭＯＳトランジスタのドレイン電極に接続される第３の金属配線と、を備え、前記第３の金属配線の配線幅は、前記第１の金属配線又は前記第２の金属配線の配線幅の２１／２〜２２／３倍である。
【発明の効果】
【００１３】
本発明によれば、エレクトロマイグレーションによる寿命の低下を抑制しつつ、チップ面積の増加を低減することができる。上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による半導体装置の構成図である。
【図２】図１に示す半導体装置の回路図である。
【図３】図２に示す回路で構成される半導体装置のタイミングチャートである。
【図４】図１に示すハイサイドＭＯＳ及びローサイドＭＯＳの拡大図である。
【図５】図１又は図４に示すハイサイドＭＯＳ及びローサイドＭＯＳのＡ−Ａ’断面図である。
【発明を実施するための形態】
【００１５】
以下、図１〜図５を用いて、本発明の実施形態による半導体装置の構成及び作用効果について説明する。なお、各図において、同一符号は同一部分を示す。
【００１６】
（基本構成）
最初に本発明の実施形態による半導体装置の基本構成について説明する。本実施形態では、エレクトロマイグレーション寿命に影響する電流密度とデューティーを考慮し、半導体装置の各金属配線のエレクトロマイグレーション寿命が同等になるように半導体装置内の各金属配線幅を決定する。
【００１７】
Ｂｌａｃｋの式によれば、次の式（１）に示すように、直流電流のエレクトロマイグレーション寿命τＤＣは直流電流密度ＪＤＣのｎ乗（一般にｎ＝１．５から２．０）に反比例する。
【００１８】
【数１】
0006472399.tif 000002
【００１９】
回路のデューティーＰを回路動作１周期において、電流が流れる時間を周期で割った値で定義すると、回路のエレクトロマイグレーション寿命τＡＣは、次の式（２）で示される。
【００２０】
【数２】
0006472399.tif 000003
【００２１】
今、半導体装置内のデューティーＰ1の金属配線とデューティーＰ２の金属配線において、それぞれの金属配線に電流が流れている期間の平均電流密度をＪ１、Ｊ２とし、エレクトロマイグレーション寿命が等しくなるＪ１、Ｊ２の関係を計算すると、式（２）より、次の式（３）が成立する。
【００２２】
【数３】
0006472399.tif 000004
【００２３】
従って、式（３）より次の式（４）が成立する。
【００２４】
【数４】
0006472399.tif 000005
【００２５】
ここで、Ｍ＝Ｐ１／Ｐ２であり、Ｍはデューティー比を示す。なお、前述したように、１．５≦ｎ≦２．０である。
【００２６】
つまり、デューティーが高い金属配線の電流密度Ｊ１が、デューティーが低い金属配線の電流密度Ｊ２のＭ-1/ｎ倍になるように構成することにより、エレクトロマイグレーション寿命は同等になる。従って、デューティーが高い金属配線の配線幅はデューティーが低い金属配線に対し、Ｍ1/ｎ倍にする。
【００２７】
（実施形態）
図１は本発明をスイッチング素子に適用した実施例のレイアウトを示す。また、図２は図１のスイッチング素子の上層金属配線３００ａ（出力配線３００）にソレノイド９００を付加した回路図である。
【００２８】
図２に示すように、半導体装置１は、ハイサイドＭＯＳトランジスタ１０１Ｈ、１０２Ｈ、１０３ＨとローサイドＭＯＳトランジスタ１０１Ｌ、１０２Ｌ、１０３Ｌから構成される。なお、以下、ハイサイドＭＯＳトランジスタ及びローサイドＭＯＳトランジスタは、それぞれハイサイドＭＯＳ、ローサイドＭＯＳと省略されることがある。
【００２９】
ハイサイドＭＯＳ（１０１Ｈ〜１０３Ｈ）はドレイン端子をハイサイド配線２００に接続し、ローサイドＭＯＳ（１０１Ｌ〜１０３Ｌ）はソース端子をローサイド配線４００に接続している。また、ハイサイドＭＯＳ（１０１Ｈ〜１０３Ｈ）のソース端子とローサイドＭＯＳ（１０１Ｌ〜１０３Ｌ）のドレイン端子は出力配線３００に接続している。
【００３０】
換言すれば、ハイサイド配線２００（第１の金属配線）は、ハイサイドＭＯＳ１０１Ｈ〜１０３Ｈ（ハイサイドＭＯＳトランジスタ）のドレイン電極に接続される。ローサイド配線４００（第２の金属配線）は、ローサイドＭＯＳ１０１Ｌ〜１０３Ｌ（ローサイドＭＯＳトランジスタ）のソース電極に接続される。後述するように、ローサイド配線４００は、ハイサイド配線２００と同じ配線幅を有する。出力配線３００（第３の金属配線）は、ハイサイドＭＯＳ１０１Ｈ〜１０３Ｈのソース電極及びローサイドＭＯＳ１０１Ｌ〜１０３Ｌのドレイン電極に接続される。
【００３１】
図３は図２に示す回路で構成される半導体装置１のタイミングチャートである。図２のハイサイドＭＯＳ（１０１Ｈ〜１０３Ｈ）のゲート端子１０の電位Ｖ１０がＬｏｗレベルからＨｉｇｈへ変化するとハイサイドＭＯＳ１０１Ｈ〜１０３Ｈがオンしハイサイド配線２００から出力配線３００へ電流が流れる。次に、電位Ｖ１０がＨｉｇｈレベルから再びＬｏｗへ変化するとハイサイドＭＯＳ（１０１Ｈ〜１０３Ｈ）はオフし、ハイサイド配線２００からの電流は流れなくなるが、ローサイドＭＯＳ（１０１Ｌ〜１０３Ｌ）とそれらのボディーダイオードを介し、ローサイド配線４００から出力配線３００へ電流が流れる。
【００３２】
以上より、出力配線３００はハイサイド配線２００及びローサイド配線４００に対しデューティーが２倍となる。
【００３３】
次に、図４に図１のＭＯＳ１０２Ｈと１０２Ｌの拡大図を示す。但し、図１はＭＯＳトランジスタと下層金属配線との接続を示すビアを記載していない。また、図４は上層金属配線を記載していない。図５に図１のＭＯＳ１０２Ｈと１０２Ｌの断面図Ａ-Ａ’を示す。
【００３４】
図１に示すように、ハイサイドＭＯＳ１０１Ｈ、１０２Ｈ、１０３ＨとローサイドＭＯＳ１０１Ｌ、１０２Ｌ、１０３Ｌは交互に配置する。換言すれば、ハイサイドＭＯＳ１０１Ｈ〜１０３Ｈ（ハイサイドＭＯＳトランジスタ）及びローサイドＭＯＳ１０１Ｌ〜１０３Ｌ（ローサイドＭＯＳトランジスタ）は、それぞれ複数あり、１つの平面上に平行かつ交互に配置される。
【００３５】
ハイサイドＭＯＳとローサイドＭＯＳは相補的に通電するため、ハイサイドＭＯＳとローサイドＭＯＳを交互に配置することにより発熱を分散することができる。
【００３６】
ハイサイドＭＯＳ１０１Ｈ、１０２Ｈ、１０３Ｈのドレイン電極は下層金属配線２００ｂと図４のビア７００ｂ（層間ビア）を介して接続され、下層金属配線２００ｂは上層金属配線２００ａと図１のビア７００ａを介して接続される。これらのビア７００ｂ、７００ａはタングステン、銅などの導体により構成される。
【００３７】
換言すれば、ハイサイド配線２００（第１の金属配線）は、第１層に配置される下層金属配線２００ｂ（第１層金属配線）と、下層金属配線２００ｂと交差するように第２層に配置され、下層金属配線２００ｂに接続される上層金属配線２００ａ（第２層金属配線）と、を含む。
【００３８】
ハイサイドＭＯＳのドレイン電極と同様に、ローサイドＭＯＳ１０１Ｌ、１０２Ｌ、１０３Ｌのソース電極は下層金属配線４００ｂ及び上層金属配線４００ａにビア７００ｂ、７００ａを介して接続される。
【００３９】
換言すれば、ローサイド配線４００（第２の金属配線）は、第１層に配置される下層金属配線４００ｂ（第１層金属配線）と、下層金属配線４００ｂと交差するように第２層に配置され、下層金属配線４００ｂに接続される上層金属配線４００ａ（第２層金属配線）と、を含む。
【００４０】
ハイサイドＭＯＳ１０１Ｈ、１０２Ｈ、１０３Ｈのソース電極とローサイドＭＯＳ１０１Ｌ、１０２Ｌ、１０３Ｌのドレイン電極は下層金属配線３００ｂと上層金属配線３００ａにビア７００ｂ、７００ａを介して接続される。
【００４１】
換言すれば、出力配線３００（第３の金属配線）は、第１層に配置される下層金属配線３００ｂ（第１層金属配線）と、下層金属配線３００ｂと交差するように第２層に配置され、下層金属配線３００ｂに接続される上層金属配線３００ａ（第２層金属配線）と、を含む。
【００４２】
このように、下層金属配線（第１層金属配線）と上層金属配線（第１層金属配線）が、交差するように別々の層に配置されるため、チップ面積の増加を低減することができる。
【００４３】
次に、図１の下層金属配線２００ｂ、４００ｂの配線幅Ｗ０と下層金属配線３００ｂの配線幅Ｗ１を決める方法を説明する。図２、図３で説明したように下層金属配線３００ｂを流れる電流Ｉ(Ａ)は、各動作時間において下層金属配線２００ｂまたは４００ｂを流れる電流と同じ値である。
【００４４】
一方、下層金属配線３００ｂのデューティーは下層金属配線２００ｂ、４００ｂの２倍である。すなわち、式（４）において、Ｍ＝２（デューティー比）となる。
【００４５】
まず、下層金属配線２００ｂと下層金属配線４００ｂに流れる電流の電流密度Ｊ(Ａ/ｕｍ２)がエレクトロマイグレーション寿命を保証する電流密度Ｊ０(Ａ/ｕｍ２)となるように配線幅を決める。
【００４６】
すなわち、配線膜厚をＤ(ｕｍ：micrometer)とすると、下層金属配線２００ｂと４００ｂの配線幅Ｗ０(ｕｍ)は、Ｗ０＝Ｉ/Ｊ０/Ｄとなる。下層金属配線３００ｂはデューティーが２倍であるからエレクトロマイグレーション寿命が下層金属配線２００ｂ、４００ｂの２倍になるように電流密度をＪ０より小さな値になるようにする。
【００４７】
本実施形態では、Ｍ＝２（デューティー比）であるから、下層金属配線３００ｂの配線幅Ｗ１を下層金属配線２００ｂ及び４００ｂの配線幅Ｗ０の２1/ｎ倍（１．５≦ｎ≦２．０）とする。
【００４８】
具体的には、下層金属配線３００ｂの配線幅Ｗ１はＷ０の１．４倍（２１／２）から１．６倍（２１／１．５＝２２／３）とする。すなわち、１．４×Ｗ０≦Ｗ１≦１．６×Ｗ０を満たすように配線幅Ｗ１を設定する。
【００４９】
同様に、上層金属配線２００ａ、４００ａの配線幅Ｗ２は、電流値とエレクトロマイグレーションの許容電流密度から計算する。
【００５０】
換言すれば、ハイサイド配線２００（第１の金属配線）及びローサイド配線４００（第２の金属配線）の配線幅は、印加される電圧における電流密度が、前記電圧においてエレクトロマイグレーションが生じない所定の電流密度を示す許容電流密度以下となるように設定される。これにより、ハイサイド配線２００及びローサイド配線４００について、エレクトロマイグレーションによる寿命の低下を抑制することができる。
【００５１】
上層金属配線３００ａの配線幅Ｗ３はＷ２の１．４倍から１．６倍とする。換言すれば、出力配線３００（第３の金属配線）の配線幅は、ハイサイド配線２００（第１の金属配線）又はローサイド配線４００（第２の金属配線）の配線幅の２１／２〜２２／３倍である。
【００５２】
これにより、出力配線３００のエレクトロマイグレーション寿命をハイサイド配線２００及びローサイド配線４００と同等とすることができる。そのため、半導体装置の寿命が出力配線３００のエレクトロマイグレーション寿命に引きずられて低減することを抑制することができる。
【００５３】
以上説明したように、本実施形態によれば、エレクトロマイグレーションによる寿命の低下を抑制しつつ、チップ面積の増加を低減することができる。
【００５４】
なお、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上述した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００５５】
上記実施形態では、半導体装置１は、ＮチャネルＭＯＳトランジスタから構成されるがＰチャネルＭＯＳトランジスタから構成されるようにしてもよい。
【００５６】
また、ソレノイドなどの誘導性負荷に供給する電流を制御する半導体装置を有する負荷駆動装置において、上記実施形態による半導体装置を適用してもよい。
【００５７】
なお、本発明の実施形態は、以下の態様であってもよい。
【００５８】
（１）ハイサイドMOSのトランジスタとローサイドのMOSトランジスタを備え、前記ハイサイドMOSトランジスタのドレイン電極は第１の金属配線に接続され、前記ローサイドMOSトランジスタのソース電極は第２の金属配線に接続され、
前記ハイサイドMOSトランジスタのソース電極と前記ローサイドMOSトランジスタのドレイン電極は第３の金属配線に接続され、ハイサイドMOSトランジスタとローサイドのMOSトランジスタは相補的に電流が流れるように制御され、前記第１配線と前記第２配線の電流密度はエレクトロマイグレーションの許容電流密度以下である半導体装置で、前記第３の金属配線の配線幅は、前記第1または前記第２の金属配線の配線幅に対し、１．４から１．６倍であることを特徴とした半導体装置。
【００５９】
（２）複数に分割したハイサイドのMOSトランジスタとローサイドのMOSトランジスタを備え、前記ハイサイドMOSと前記ローサイドMOSは交互に配置され、前記ハイサイドMOSトランジスタのドレイン電極は第１の金属配線に接続され、前記ローサイドMOSトランジスタのソース電極は第２の金属配線に接続され、前記ハイサイドMOSトランジスタのソース電極と前記ローサイドMOSトランジスタのドレイン電極は第３の金属配線に接続され、ハイサイドMOSトランジスタとローサイドのMOSトランジスタは相補的に電流が流れるように制御され、前記第１配線と前記第２配線の電流密度はエレクトロマイグレーションの許容電流密度以下である半導体装置で、前記第３の金属配線の配線幅は、前記第1または前記第２の金属配線の配線幅に対し、１．４から１．６倍であることを特徴とした半導体装置。
【００６０】
（３）（１）または（２）のいずれかに記載の半導体装置において、金属配線の主組成がＡｌである半導体装置。
【００６１】
（４）（１）または（２）のいずれかに記載の半導体装置において、金属配線の主組成がＣｕである半導体装置。
【００６２】
（５）誘導性負荷を駆動するためのスイッチング素子を備え、前記スイッチング素子の制御端子に電圧を印加して、前記誘導性負荷への通電電流を制御する負荷駆動装置において、前記スイッチング素子は、（１）または（２）のいずれかに記載の半導体装置であることを特徴とする負荷駆動装置。
【符号の説明】
【００６３】
１…半導体装置
１０…ハイサイドＭＯＳのゲート端子
２０…ローサイドＭＯＳのゲート端子
１０１Ｈ〜１０３Ｈ…ハイサイドＭＯＳトランジスタ
１０１Ｌ〜１０３Ｌ…ハイサイドＭＯＳトランジスタ
２００…ハイサイド配線
２００ｂ…ハイサイドＭＯＳのドレインに接続する下層金属配線
２００ａ…ハイサイドＭＯＳのドレインに接続する上層金属配線
３００…出力配線
３００ｂ…ハイサイドＭＯＳのソースとローサイドのドレインに接続する下層金属配線
３００ａ…ハイサイドＭＯＳのソースとローサイドのドレインに接続する上層金属配線
４００…ローサイド配線
４００ｂ…ローサイドＭＯＳのソースに接続する下層金属配線
４００ａ…ローサイドＭＯＳのソースに接続する上層金属配線
７００ａ…下層金属配線と上層金属配線を接続するビア
７００ｂ…下層金属配線２００ｂ、３００ｂ、４００ｂとトランジスタを接続するビア
７５０…ゲート電極
９００…ソレノイド
Ｗ０…下層金属配線２００ｂ、４００ｂの幅
Ｗ１…下層金属配線３００ｂの幅
Ｗ２…上層金属配線２００ａ、４００ａの幅
Ｗ３…上層金属配線３００ａの幅
Ｖ１０…図２のゲート端子１０の電位
Ｖ２０…図２のゲート端子２０の電位
Ｉ２００…図２のハイサイド配線２００の電流値
Ｉ３００…図２の出力配線３００の電流値
Ｉ４００…図２のローサイド配線４００の電流値
【図１】
0006472399.tif 000006
【図２】
0006472399.tif 000007
【図３】
0006472399.tif 000008
【図４】
0006472399.tif 000009
【図５】
0006472399.tif 000010