(57)【特許請求の範囲】
【請求項１】
複数のメモリストリングを備え、前記複数のメモリストリングの各々は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続されかつ積層された複数のメモリセルとを備える、メモリセルアレイと、
前記複数のメモリセルにそれぞれ接続された複数のワード線と、
複数の第１選択トランジスタに共通接続されたビット線と、
前記複数の第１選択トランジスタのゲートにそれぞれ接続された複数の第１選択ゲート線と、
複数の第２選択トランジスタのゲートにそれぞれ接続された複数の第２選択ゲート線と、
前記複数の第２選択トランジスタに共通接続されたソース線と
を具備し、
読み出し動作は、第１期間と、前記第１期間に続く第２期間とを含み、
前記第１期間及び前記第２期間において、前記ソース線に、接地電圧より高い第１電圧が印加され、
前記第１期間及び前記第２期間において、選択されたメモリストリングに接続された第１及び第２選択ゲート線に、前記第１及び第２選択トランジスタをオン状態とする第２電圧が印加され、
前記第１期間において、非選択のメモリストリングに接続された第１選択ゲート線に、前記第２電圧が印加され、
前記第２期間において、前記非選択のメモリストリングに接続された第１選択ゲート線に、前記接地電圧より高く、かつ前記第１電圧に前記第１選択トランジスタの閾値を加えた電圧以下である第３電圧が印加され、
前記第２期間において、前記ビット線に、前記第１電圧及び前記第３電圧より高い第４電圧が印加され、選択されたワード線に、読み出し電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第３電圧は、前記第１電圧と同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１期間及び前記第２期間において、前記非選択のメモリストリングに接続された第２選択ゲート線に、前記第２電圧が印加されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１期間において、前記非選択のメモリストリングに接続された第２選択ゲート線に、前記第２電圧が印加され、
前記第２期間において、前記非選択のメモリストリングに接続された第２選択ゲート線に、前記第３電圧が印加され、
前記読み出し動作の前記第２期間に続く第３期間において、前記非選択のメモリストリングに接続された第２選択ゲート線に、前記第２電圧が印加されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記第１期間において、非選択のワード線に、メモリセルをオン状態とする第５電圧が印加されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第１期間において、前記ビット線に前記第１電圧が印加され、又は前記ビット線がフローティング状態にされることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記複数の第２選択ゲート線は、１本の第２選択ゲート線として共有されることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７０７３０号公報
【特許文献２】特開２０１３−８９２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、非選択メモリストリングのリードディスターブを抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、複数のメモリストリングを備え、前記複数のメモリストリングの各々は、第１及び第２選択トランジスタと、前記第１及び第２選択トランジスタの間に直列接続されかつ積層された複数のメモリセルとを備える、メモリセルアレイと、前記複数のメモリセルにそれぞれ接続された複数のワード線と、複数の第１選択トランジスタに共通接続されたビット線と、前記複数の第１選択トランジスタのゲートにそれぞれ接続された複数の第１選択ゲート線と、複数の第２選択トランジスタのゲートにそれぞれ接続された複数の第２選択ゲート線と、前記複数の第２選択トランジスタに共通接続されたソース線とを具備する。読み出し動作は、第１期間と、前記第１期間に続く第２期間とを含む。前記第１期間及び前記第２期間において、前記ソース線に、接地電圧より高い第１電圧が印加される。前記第１期間及び前記第２期間において、選択されたメモリストリングに接続された第１及び第２選択ゲート線に、前記第１及び第２選択トランジスタをオン状態とする第２電圧が印加される。前記第１期間において、非選択のメモリストリングに接続された第１選択ゲート線に、前記第２電圧が印加される。前記第２期間において、前記非選択のメモリストリングに接続された第１選択ゲート線に、前記接地電圧より高く、かつ前記第１電圧に前記第１選択トランジスタの閾値を加えた電圧以下である第３電圧が印加される。前記第２期間において、前記ビット線に、前記第１電圧及び前記第３電圧より高い第４電圧が印加され、選択されたワード線に、読み出し電圧が印加される。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】メモリセルアレイのブロック図。
【図３】メモリセルアレイに含まれる１つのブロックの回路図。
【図４】ブロックの一部領域の断面図。
【図５】ダミーセルトランジスタを説明する回路図。
【図６】センスアンプ部及びデータキャッシュのブロック図。
【図７】センスアンプ部の回路図。
【図８】ロウデコーダの回路図。
【図９】ブロック選択動作を説明する模式図。
【図１０】本実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を説明するタイミングチャート。
【図１１】比較例に係る読み出し動作を説明するタイミングチャート。
【図１２】リードディスターブを説明するための模式的なエネルギーバンド図。
【図１３】本実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し動作を説明するタイミングチャート。
【図１４】比較例に係る読み出し動作を説明するタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。  
本実施形態に係る半導体記憶装置は、データを電気的に書き換え可能な不揮発性半導体メモリであり、以下の実施形態では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
［１］  ＮＡＮＤ型フラッシュメモリの構成
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１０のブロック図である。ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センスアンプ部１４、データキャッシュ（データラッチ回路）１５、コアドライバ１６、電圧発生回路１７、入出力回路１８、アドレスレジスタ１９、コントローラ２０、及びステータスレジスタ２１を備える。
【０００９】
メモリセルアレイ１１は、複数のブロックを備え、複数のブロックの各々は、複数のメモリセルトランジスタ（単にメモリセルという場合もある）を備える。メモリセルトランジスタは、電気的に書き換え可能なＥＥＰＲＯＭ（登録商標）セルから構成される。メモリセルアレイ１１には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。メモリセルアレイ１１の詳細については後述する。
【００１０】
ロウデコーダ１２は、アドレスレジスタ１９からブロックアドレス信号及びロウアドレス信号を受け、これらの信号に基づいて、対応するブロック内のいずれかのワード線を選択する。カラムデコーダ１３は、アドレスレジスタ１９からカラムアドレス信号を受け、このカラムアドレス信号に基づいて、いずれかのビット線を選択する。
【００１１】
センスアンプ部１４は、データの読み出し時には、メモリセルからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ部１４は、データの書き込み時には、書き込みデータをビット線に転送する。メモリセルアレイ１１へのデータの読み出し及び書き込みは、複数のメモリセルを単位として行われ、この単位がページとなる。
【００１２】
データキャッシュ１５は、ページ単位でデータを保持する。データキャッシュ１５は、データの読み出し時には、センスアンプ部１４からページ単位で転送されたデータを一時的に保持し、これをシリアルに入出力回路１８へ転送する。また、データキャッシュ１５は、データの書き込み時には、入出力回路１８からシリアルに転送されたデータを一時的に保持し、これをページ単位でセンスアンプ部１４へ転送する。
【００１３】
コアドライバ１６は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１２、センスアンプ部１４、及び図示せぬソース線ドライバなどに供給する。コアドライバ１６によって供給された電圧は、ロウデコーダ１２、センスアンプ部１４、及びソース線ドライバを介してメモリセル（具体的には、ワード線、選択ゲート線、ビット線、及びソース線）に印加される。
【００１４】
電圧発生回路１７は、各動作に必要な内部電圧（例えば、電源電圧を昇圧した電圧）を発生し、これら内部電圧をコアドライバ１６に供給する。
【００１５】
コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０の全体動作を制御する。コントローラ２０は、各種の外部制御信号、例えば、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎを、外部のホスト装置（図示せず）から受ける。信号名に付記された“ｎ”は、アクティブ・ローを示す。
【００１６】
コントローラ２０は、これらの外部制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣＭＤとを識別する。そして、コントローラ２０は、アドレスＡｄｄを、アドレスレジスタ１９を介してカラムデコーダ１３及びロウデコーダ１２に転送する。また、コントローラ２０は、コマンドＣＭＤをデコードする。コントローラ２０は、外部制御信号及びコマンドＣＭＤに従って、データの読み出し、書き込み、及び消去の各シーケンス制御を行う。また、コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０の動作状態をホスト装置に通知するために、レディー／ビジー信号Ｒ／Ｂｎを出力する。ホスト装置は、レディー／ビジー信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ１０の状態を知ることができる。
【００１７】
入出力回路１８は、ホスト装置との間で、ＮＡＮＤバスを介してデータ（コマンドＣＭＤ、アドレスＡｄｄ、及びデータを含む）の送受信を行う。
【００１８】
ステータスレジスタ２１は、例えばパワーオン時に、メモリセルアレイ１１のＲＯＭフューズから読み出された管理データを一時的に保持する。また、ステータスレジスタ２１は、メモリセルアレイ１１の動作に必要な各種データを一時的に保持する。ステータスレジスタ２１は、例えばＳＲＡＭから構成される。
【００１９】
［１−１］  メモリセルアレイ１１の構成
図２は、メモリセルアレイ１１のブロック図である。メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備える。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備える。複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング２２を備える。メモリセルアレイ１１内のブロック数、１つのブロックＢＬＫ内のストリングユニット数、及び１つのストリングユニットＳＵ内のＮＡＮＤストリング数はそれぞれ、任意に設定可能である。
【００２０】
図３は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫの回路図である。複数のＮＡＮＤストリング２２の各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。本明細書では、メモリセルトランジスタをメモリセル又はセルと呼ぶ場合もある。図３は、ＮＡＮＤストリング２２が８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリング２２が備えるメモリセルトランジスタＭＴの数は任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットデータ（２値）を記憶するように構成してもよいし、２ビット以上のデータ（又は３値以上）を記憶するように構成してもよい。
【００２１】
複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、それらの電流経路が直列接続されるようにして配置される。この直列接続の一端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ２の電流経路の一端に接続される。
【００２２】
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が接続される。なお、同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、同一の選択ゲート線ＳＧＳに共通接続されていてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
【００２３】
メモリセルアレイ１１内でマトリクス状に配置されたＮＡＮＤストリング２２のうち、同一列にある複数のＮＡＮＤストリング２２の選択トランジスタＳＴ１の電流経路の他端は、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。すなわち、１本のビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリング２２を共通に接続する。同一のブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリング２２を共通に接続する。
【００２４】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのブロックＢＬＫに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このデータ単位をページと呼ぶ。
【００２５】
図４は、ブロックＢＬＫの一部領域の断面図である。ｐ型ウェル領域３０上に、複数のＮＡＮＤストリング２２が形成されている。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する例えば４層の配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する例えば４層の配線層３３が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
【００２６】
そして、これらの配線層３１、３２、３３を貫通してウェル領域３０に達するメモリホール３４が形成され、メモリホール３４内には、ピラー状の半導体層３５が形成されている。半導体層３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順次形成される。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が形成されている。半導体層３５は、ＮＡＮＤストリング２２の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３５の上端は、ビット線ＢＬとして機能する金属配線層３９に接続される。
【００２７】
ウェル領域３０の表面領域内には、ｎ＋型不純物拡散層４０が形成されている。拡散層４０上にはコンタクトプラグ４１が形成され、コンタクトプラグ４１は、ソース線ＳＬとして機能する金属配線層４２に接続される。さらに、ウェル領域３０の表面領域内には、ｐ＋型不純物拡散層４３が形成されている。拡散層４３上にはコンタクトプラグ４４が形成され、コンタクトプラグ４４は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４５に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体層３５に電位を印加するための配線である。
【００２８】
以上の構成が、図４を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング２２の集合によってストリングユニットＳＵが形成される。
【００２９】
なお、ＮＡＮＤストリング２２は、ダミーセルトランジスタを備えていてもよい。図５は、ダミーセルトランジスタを説明する回路図である。
【００３０】
選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタＤＴ０、ＤＴ１が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタＤＴ２、ＤＴ３が直列接続される。ダミーセルトランジスタＤＴ０〜ＤＴ３のゲートにはそれぞれ、ダミーワード線ＤＷＬ０〜ＤＷＬ３が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込みパルス印加動作や消去パルス印加動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
【００３１】
メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３２】
またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３３】
［１−２］  センスアンプ部１４及びデータキャッシュ１５の構成
次に、センスアンプ部１４及びデータキャッシュ１５の構成について説明する。図６は、センスアンプ部１４及びデータキャッシュ１５のブロック図である。
【００３４】
データキャッシュ１５は、例えば３つのキャッシュＡＤＬ、ＢＤＬ、ＸＤＬを備える。データキャッシュ１５に含まれるキャッシュの数は、１つのメモリセルが記憶するビット数に応じて適宜設定される。
【００３５】
キャッシュＡＤＬ、ＢＤＬ、ＸＤＬは、一時的にデータを格納することが可能である。キャッシュＸＤＬは、ＩＯパッドに最も近い位置に配置されるとともに、双方向バスＹＩＯを介して入出力回路１８に接続される。キャッシュＸＤＬは、内部バスＬＢＵＳを介して、センスアンプ部１４、及びキャッシュＡＤＬ、ＢＤＬに接続される。キャッシュＸＤＬに格納された書き込みデータ等は、内部バスＬＢＵＳを介して、キャッシュＡＤＬ、ＢＤＬにコピー及び転送することができる。キャッシュＡＤＬ、ＢＤＬの物理的位置に制約はなく、適宜配置してよい。
【００３６】
センスアンプ部（Ｓ／Ａ）１４は、読み出し時にその結果を保持するためのキャッシュ（センスアンプキャッシュ）ＳＤＬを備える。キャッシュＳＤＬに格納された読み出しデータ等は、内部バスＬＢＵＳを介して、キャッシュＡＤＬ、ＢＤＬにコピー及び転送することができる。
【００３７】
センスアンプ部１４は、メモリセルにビット線ＢＬを介して接続され、一括して読み出すことが可能な単位（例えば３２キロバイト）分だけの容量を持つ。具体的には、３２キロバイトを一括して読み出せる場合、ビット線ＢＬは３２７６８バイト、すなわち２６２１４４ビット分用意され、キャッシュＳＤＬ、ＡＤＬ、ＢＤＬ、ＸＤＬの各々も同数分配置される。
【００３８】
［１−３］  センスアンプ部１４の具体的な構成
次に、センスアンプ部１４の構成について説明する。図７は、センスアンプ部１４の回路図である。
【００３９】
センスアンプ部１４は、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）５１〜５７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）５８、５９と、トランスファーゲート６０、６１と、キャッシュ（データラッチ回路）ＳＤＬと、キャパシタ６３とを備える。キャッシュＳＤＬは、例えばクロックドインバータ回路６２ａ、６２ｂにより構成される。
【００４０】
ＮＭＯＳ５１の電流経路の一端は、電源電圧Ｖｄｄが供給されるノードに接続される。ＮＭＯＳ５１の電流経路の他端は、トランスファーゲート６０、ＮＭＯＳ５４、トランスファーゲート６１を介して接地される（接地電圧Ｖｓｓが供給されるノードに接続される）。ＮＭＯＳ５４とトランスファーゲート６１との接続ノードには、ＮＭＯＳ５５の電流経路の一端が接続される。このＮＭＯＳ５５の他端は、メモリセルアレイ１１に配置されたビット線ＢＬに接続される。ＮＭＯＳ５１には、ＮＭＯＳ５２、５３の直列回路が並列接続される。
【００４１】
ＰＭＯＳ５８の電流経路の一端は、電源電圧Ｖｄｄが供給されるノードに接続される。ＰＭＯＳ５８の電流経路の他端は、ＰＭＯＳ５９を介してキャッシュＳＤＬを構成するインバータ回路６２ａの入力端子に接続されるとともに、ＮＭＯＳ５６を介して接地される。このインバータ回路６２ａとクロスカップルされたクロックドインバータ回路６２ｂの入力端子は、ＮＭＯＳ５７を介して内部バスＬＢＵＳに接続される。ＰＭＯＳ５９のゲートは、センスノードＳＥＮを介して、ＮＭＯＳ５２とＮＭＯＳ５３との接続ノードと、キャパシタ６３の一端とに接続される。キャパシタ６３の他端には、クロック信号ＣＬＫが供給される。
【００４２】
コントローラ２０は、以下に述べるように、センスアンプ部１４内に各種の制御信号（例えば、信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、ＳＴＢ、ＲＳＴ、ＮＣＯ）を供給する。
【００４３】
ＮＭＯＳ５１のゲートには、信号ＢＬＸが供給される。トランスファーゲート６０を構成するＮＭＯＳのゲートには、キャッシュＳＤＬを構成するインバータ回路６２ａの出力端子の信号ＬＡＴが供給される。トランスファーゲート６０を構成するＰＭＯＳのゲートには、インバータ回路６２ａの入力端子の信号ＩＮＶが供給される。ＮＭＯＳ５４のゲートには、信号ＢＬＣが供給される。ＮＭＯＳ５５のゲートには、信号ＢＬＳが供給される。
【００４４】
トランスファーゲート６１を構成するＮＭＯＳのゲートには、信号ＩＮＶが供給される。トランスファーゲート６１を構成するＰＭＯＳのゲートには、信号ＬＡＴが供給される。
【００４５】
ＮＭＯＳ５２のゲートには、信号ＨＬＬが供給される。ＮＭＯＳ５３のゲートには、信号ＸＸＬが供給される。ＰＭＯＳ５８のゲートには、信号ＳＴＢが供給される。ＮＭＯＳ５６のゲートには、リセット信号ＲＳＴが供給される。ＮＭＯＳ５７のゲートには、信号ＮＣＯが供給される。
【００４６】
次に、上記センスアンプ部１４における書き込み動作、読み出し動作、及び書き込みベリファイ動作について概略的に説明する。
【００４７】
（書き込み動作）
メモリセルにデータを書き込む場合、コントローラ２０は、以下のような制御信号を生成する。まず、コントローラ２０は、信号ＳＴＢをハイレベル（以下、“Ｈ”レベルと記す）、リセット信号ＲＳＴを一旦、“Ｈ”レベルとして、キャッシュＳＤＬをリセットする。これにより、キャッシュＳＤＬの信号ＬＡＴが“Ｈ”レベル、信号ＩＮＶがローレベル（以下、“Ｌ”レベルと記す）となる。
【００４８】
この後、コントローラ２０は、信号ＮＣＯを“Ｈ”レベルとする。これにより、内部バスＬＢＵＳからキャッシュＳＤＬにデータが取り込まれる。このデータが書き込みを示す“Ｌ”レベル（“０”）である場合、信号ＬＡＴが“Ｌ”レベル、信号ＩＮＶが“Ｈ”レベルとなる。また、データが非書き込みを示す“Ｈ”レベル（“１”）である場合、キャッシュＳＤＬのデータは変わらず、信号ＬＡＴが“Ｈ”レベル、信号ＩＮＶが“Ｌ”レベルのまま保持される。
【００４９】
続いて、コントローラ２０は、信号ＢＬＸ、ＢＬＣ、ＢＬＳを“Ｈ”レベルとする。すると、書き込みの場合、すなわちキャッシュＳＤＬの信号ＬＡＴが“Ｌ”レベル、信号ＩＮＶが“Ｈ”レベルの場合、トランスファーゲート６０がオフ、トランスファーゲート６１がオンしてビット線ＢＬは接地電圧Ｖｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。
【００５０】
一方、非書き込みの場合、すなわちキャッシュＳＤＬの信号ＬＡＴが“Ｈ”レベル、信号ＩＮＶが“Ｌ”レベルの場合、トランスファーゲート６０がオン、トランスファーゲート６１がオフとなるため、ビット線ＢＬは電源電圧Ｖｄｄに充電される。ここで、ワード線がプログラム電圧Ｖｐｇｍとなった場合、メモリセルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。
【００５１】
（読み出し動作、及び書き込みベリファイ動作）
メモリセルからデータを読み出す場合、コントローラ２０は、以下のような制御信号を生成する。まず、コントローラ２０は、リセット信号ＲＳＴを一旦、“Ｈ”レベルとして、キャッシュＳＤＬをリセットする。これにより、キャッシュＳＤＬの信号ＬＡＴが“Ｈ”レベル、信号ＩＮＶが“Ｌ”レベルとなる。
【００５２】
この後、コントローラ２０は、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬを所定の電圧とする。これにより、ビット線ＢＬが充電されるとともに、キャパシタ６３のノードＳＥＮが電源電圧Ｖｄｄに充電される。ここで、メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線ＢＬは“Ｈ”レベルに保持される。つまり、ノードＳＥＮは“Ｈ”レベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬは“Ｌ”レベルとなる。これにより、ノードＳＥＮも“Ｌ”レベルとなる。
【００５３】
続いて、コントローラ２０は、信号ＳＴＢを“Ｌ”レベルとする。すると、メモリセルがオンしている場合、ノードＳＥＮは“Ｌ”レベルであるため、ＰＭＯＳ５９がオンする。これにより、キャッシュＳＤＬの信号ＩＮＶが“Ｈ”レベル、信号ＬＡＴが“Ｌ”レベルとなる。一方、メモリセルがオフしている場合、ノードＳＥＮは“Ｈ”レベルであるため、ＰＭＯＳ５９がオフする。これにより、キャッシュＳＤＬの信号ＩＮＶが“Ｌ”レベル、信号ＬＡＴが“Ｈ”レベルに保持される。
【００５４】
この後、コントローラ２０は、信号ＮＣＯを“Ｈ”レベルとする。すると、ＮＭＯＳ５７がオンし、キャッシュＳＤＬのデータが内部バスＬＢＵＳへ転送される。
【００５５】
また、書き込み動作後、メモリセルの閾値電圧を検証する書き込みベリファイ動作が行われる。この書き込みベリファイ動作は、上記読み出し動作と同様である。
【００５６】
［１−４］  ロウデコーダ１２の構成
次に、ロウデコーダ１２の構成について説明する。図８は、ロウデコーダ１２の回路図である。ロウデコーダ１２は、ブロックデコーダ７０、及び複数の転送ゲートを備える。
【００５７】
ブロックデコーダ７０は、ＮＡＮＤゲート７０Ａ、及びインバータ回路７０Ｂを備える。ＮＡＮＤゲート７０Ａの第１入力端子（アクティブハイ）には、信号ＲＤＥＣＡＤが入力され、ＮＡＮＤゲート７０Ａの第２入力端子（アクティブロー）には、信号ＢＡＤＢＬＫが入力される。
【００５８】
信号ＲＤＥＣＡＤは、対応するブロックが選択ブロックである場合に“Ｈ”レベル、非選択ブロックである場合に“Ｌ”レベルとなる信号である。信号ＢＡＤＢＫＬは、対応するブロックが不良ブロック（バッドブロック）である場合に“Ｈ”レベルとなる信号である。
【００５９】
ＮＡＮＤゲート７０Ａは、信号ＢＬＫＳＥＬを出力する。ＮＡＮＤゲート７０Ａの出力端子は、インバータ回路７０Ｂの入力端子に接続される。インバータ回路７０Ｂは、信号ＢＬＫＳＥＬｎを出力する。
【００６０】
ロウデコーダ１２は、転送ゲート７１（７１−０〜７１−３）、７２（７２−０〜７２−３）、７３、７４（７４−０〜７４−３）、７５、７６を備える。これらの転送ゲートは、高耐圧用のＮチャネルＭＯＳトランジスタから構成される。
【００６１】
ＭＯＳトランジスタ７１、７２は、選択ゲート線ＳＧＤに電圧を転送するためのものである。ＭＯＳトランジスタ７１−０〜７１−３は、電流経路の一端が選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端が信号線ＳＧＤＩ０〜ＳＧＤＩ３にそれぞれ接続され、ゲートには共通して信号ＢＬＫＳＥＬが供給される。
【００６２】
ＭＯＳトランジスタ７２−０〜７２−３は、電流経路の一端が選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端が信号線ＵＳＧＤＩに共通接続され、ゲートには共通して信号ＢＬＫＳＥＬｎが供給される。
【００６３】
ＭＯＳトランジスタ７３は、ワード線ＷＬに電圧を転送するためのものである。ＭＯＳトランジスタ７２は、電流経路の一端が対応するワード線ＷＬに接続され、他端が対応する信号線ＣＧに接続され、ゲートには信号ＢＬＫＳＥＬが供給される。なお、図８には、１つのＭＯＳトランジスタ７３のみ図示しているが、ＭＯＳトランジスタ７３は、ワード線ＷＬの本数分用意される。
【００６４】
ＭＯＳトランジスタ７４は、選択ゲート線ＳＧＳに電圧を転送するためのものである。ＭＯＳトランジスタ７４−０〜７４−３は、電流経路の一端が選択ゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続され、他端が信号線ＳＧＳＩ０〜ＳＧＳＩ３にそれぞれ接続され、ゲートには共通して信号ＢＬＫＳＥＬが供給される。
【００６５】
ＭＯＳトランジスタ７５、７６は、選択ゲート線ＳＧＳＢに電圧を転送するためのものである。図３には図示を省略しているが、選択ゲート線ＳＧＳＢ（及びこれに接続される選択トランジスタ）は、ＮＡＮＤストリング２２の最下層に配置され、ＮＡＮＤストリング２２のソース側の抵抗を低減する機能と、非選択ブロックに所定の電圧を転送するためのものである。
【００６６】
ＭＯＳトランジスタ７５は、電流経路の一端が選択ゲート線ＳＧＳＢに接続され、他端が信号線ＳＧＳＢＩに接続され、ゲートには信号ＢＬＫＳＥＬが供給される。ＭＯＳトランジスタ７６は、電流経路の一端が選択ゲート線ＳＧＳＢに接続され、他端が信号線ＵＳＧＳＩに接続され、ゲートには信号ＢＬＫＳＥＬｎが供給される
選択ゲート線ＳＧＳＢは、ソース側の複数の選択トランジスタのうち最下層の選択トランジスタに接続される。選択ゲート線ＳＧＳＢ（及びそれに接続される選択トランジスタ）は、ＮＡＮＤストリング２２（具体的には、ピラー状の半導体層３５）の抵抗を低減する機能を有する。選択ブロックにおいて、選択ゲート線ＳＧＳＢに接続される選択トランジスタは、オンされる。書き込み動作、読み出し動作、及び消去動作におけるＮＡＮＤストリング２２の電圧設定は、選択ゲート線ＳＧＳを用いて行われる。
【００６７】
信号線ＳＧＤＩ０〜ＳＧＤＩ３、ＵＳＧＤＩ、ＣＧ、ＳＧＳＩ０〜ＳＧＳＩ３、ＳＧＳＢＩ、ＵＳＧＳＩは、コアドライバ１６に接続される。
【００６８】
［２］  ＮＡＮＤ型フラッシュメモリ１０の動作
まず、ブロック選択動作について説明する。図９は、ブロック選択動作を説明する模式図である。
【００６９】
選択ブロックでは、ＭＯＳトランジスタ７１、７３、７４、７５はオン状態とされ、ＭＯＳトランジスタ７２、７６はオフ状態とされる。よって、選択ブロックでは、選択ゲート線ＳＧＤは信号線ＳＧＤＩに接続され、選択ゲート線ＳＧＳは信号線ＳＧＳＩに接続され、選択ゲート線ＳＧＳＢは信号線ＳＧＳＢＩに接続され、ワード線ＷＬは信号線ＣＧに接続される。
【００７０】
さらに、三次元積層ＮＡＮＤ型フラッシュメモリ１０では、選択ブロック内の１つのストリングユニットを選択することが可能である。図９に示すように、一例として、選択ブロック内のストリングユニットＳＵ０のみを選択する場合、コアドライバ１６は、選択ゲート線ＳＧＤ０に選択トランジスタＳＴ１をオン状態にする電圧ＳＧＤ_ＳＥＬを印加し、選択ゲート線ＳＧＳ０、ＳＧＳＢに選択トランジスタＳＴ２をオン状態にする電圧ＳＧＳ_ＳＥＬを印加する。また、コアドライバ１６は、選択ゲート線ＳＧＤ１〜ＳＧＤ３に選択トランジスタＳＴ１をオフ状態にする電圧ＳＧＤ_ＵＳＥＬを印加し、選択ゲート線ＳＧＳ１〜ＳＧＳ３に選択トランジスタＳＴ２をオフ状態にする電圧ＳＧＳ_ＵＳＥＬを印加する。ワード線ＷＬには、後述する電圧ＶＲＥＡＤ又は電圧ＶＣＧＲＶが印加される。
【００７１】
一方、非選択ブロックでは、ＭＯＳトランジスタ７１、７３、７４、７５はオフ状態とされ、ＭＯＳトランジスタ７２、７６はオン状態とされる。よって、非選択ブロックでは、選択ゲート線ＳＧＤは信号線ＵＳＧＤＩに接続され、選択ゲート線ＳＧＳＢは信号線ＵＳＧＳＩに接続される。ワード線ＷＬ及び選択ゲート線ＳＧＳは、フローティング状態となる。コアドライバ１６は、選択ゲート線ＳＧＤ０〜ＳＧＤ３に選択トランジスタＳＴ１をオフ状態にする電圧ＵＳＧＤを印加し、選択ゲート線ＳＧＳＢに選択トランジスタＳＴ２をオフ状態にする電圧ＵＳＧＳを印加する。
【００７２】
なお、前述したように、同一のブロックＢＬＫ内にある複数の選択トランジスタＳＴ２に接続される選択ゲート線ＳＧＳは、共通にしてもよい。この場合、選択ゲート線ＳＧＳ＜３：０＞は、共通の選択ゲート線ＳＧＳとして配線される。
【００７３】
このように、三次元積層ＮＡＮＤ型フラッシュメモリでは、選択ブロック内に選択ＮＡＮＤストリングと非選択ＮＡＮＤストリングが存在する。そのため、二次元（平面）ＮＡＮＤ型フラッシュメモリにはない固有のリードディスターブが発生する。本実施形態では、非選択ＮＡＮＤストリングにおいて、ＳＧＤ隣のメモリセル（又はダミーセル）のホットキャリヤ注入起因のリードディスターブを抑えるのが趣旨である。
【００７４】
以下に、ＡＢＬ（all-bit-line）方式とビット線シールド方式とに分けて、読み出し動作を説明する。ＡＢＬ方式は、全ビット線からデータを同時に読み出す方式である。ビット線シールド方式は、偶数ビット線と奇数ビット線とから個別にデータを読み出し方式である。読み出し対象でないビット線は、接地電圧Ｖｓｓに設定され、シールド線として機能する。
【００７５】
［２−１］  ＡＢＬ方式の動作
図１０は、ＡＢＬ方式におけるＮＡＮＤ型フラッシュメモリ１０の読み出し動作を説明するタイミングチャートである。なお、図１０において、時刻ｔ１〜ｔ２の期間は、ブーストされたチャネル電圧を低減するための読み出し準備期間、時刻ｔ２〜ｔ３の期間は、プリチャージ期間、時刻ｔ３〜ｔ４の期間は、メモリセルのデータを判定するための読み出し期間である。
【００７６】
時刻ｔ１において、コントローラ２０は、ビット線ＢＬに接地電圧Ｖｓｓ（＝０Ｖ）、又は電圧ＶＳＲＣを印加し、ソース線に電圧ＶＳＲＣを印加する。電圧ＶＳＲＣは、“Ｖｓｓ＜ＶＳＲＣ＜Ｖｄｄ”である。コントローラ２０は、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに読み出しパス電圧ＶＲＥＡＤを印加する。読み出し電圧ＶＣＧＲＶは、読み出し対象のメモリセルの閾値、すなわちメモリセルのデータを判定するための電圧である。読み出しパス電圧ＶＲＥＡＤは、メモリセルの保持データによらずメモリセルをオン状態にする電圧である。なお、図１０では、非選択ワード線ＷＬとのカップリングによって選択ワード線ＷＬの電圧が一時的に読み出し電圧ＶＣＧＲＶより大きくなっている。
【００７７】
また、コントローラ２０は、選択ＳＧＤ（選択された選択ゲート線ＳＧＤ）、非選択ＳＧＤ（非選択の選択ゲート線ＳＧＤ）、選択ＳＧＳ（選択された選択ゲート線ＳＧＳ）、非選択ＳＧＳ（非選択の選択ゲート線ＳＧＳ）に、電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオン状態にする電圧であり、例えば６Ｖ程度である。すなわち、本実施形態では、非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１が一旦オンされる。
【００７８】
選択ブロックの非選択ＮＡＮＤストリングでは、選択ワード線ＷＬに接続されたメモリセルがカットオフ状態にある時に選択トランジスタＳＴ１がオフしたままであると、非選択ワード線ＷＬが読み出しパス電圧ＶＲＥＡＤに上昇した時にドレイン側チャネルがブーストされ、選択ワード線ＷＬの隣のメモリセルはホットキャリヤ注入起因のリードディスターブにより閾値が上昇する。そこで、ブーストされたチャネルの電圧を低くするために、非選択ワード線ＷＬを読み出しパス電圧ＶＲＥＡＤに立ち上げる時、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１を一旦オンさせることで、選択ワード線ＷＬの隣のメモリセルにおけるホットキャリヤ注入起因のリードディスターブを抑制することができる。
【００７９】
非選択ブロックでは、選択ゲート線ＳＧＤ、ＳＧＳには、接地電圧Ｖｓｓ、又は電圧ＶＳＲＣが印加される。
【００８０】
続いて、時刻ｔ２において、コントローラ２０は、ビット線ＢＬにプリチャージ電圧Ｖｐｒｅを印加する。プリチャージ電圧Ｖｐｒｅは、メモリセルからデータを読み出す前にビット線ＢＬをプリチャージするための電圧であり、例えば“ＶＳＲＣ＋０．５Ｖ”程度である。
【００８１】
続いて、コントローラ２０は、非選択ＳＧＤに電圧ＶＳＲＣを印加する。これにより、非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１がオフする。この場合、非選択ＳＧＤは、ソース線ＳＬと同じ電圧ＶＳＲＣに設定されるので、選択トランジスタＳＴ１をオフしつつ、隣接ワード線との電圧差を小さくできる。
【００８２】
なお、時刻ｔ２において非選択ＳＧＤに印加する電圧は、ソース線と同じ電圧ＶＳＲＣに限定されず、選択トランジスタＳＴ１がオフする電圧であればよい。すなわち、時刻ｔ２において非選択ＳＧＤに印加する電圧は、接地電圧Ｖｓｓより高く、かつ“ソース線の電圧ＶＳＲＣに選択トランジスタＳＴ１の閾値を加えた電圧”以下であればよい。
【００８３】
続いて、時刻ｔ３において、センスアンプ部１４は、ビット線の電流を判定することで、メモリセルのデータを読み出す。その後、時刻ｔ４において、各種配線の電圧がリセットされる。
【００８４】
なお、時刻ｔ１〜ｔ２の期間において、全ビット線ＢＬをフローティング状態にしてもよい。この場合でも、上記同様の動作が実現できるとともに、前述したビット線ＢＬを電圧ＶＳＲＣにする場合に比べて、消費電力を低減できる。
【００８５】
（比較例）
図１１は、比較例に係る読み出し動作を説明するタイミングチャートである。比較例では、時刻ｔ２において、コントローラ２０は、非選択ＳＧＤに接地電圧Ｖｓｓを印加する。これにより、非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１がオフする。比較例では、非選択ＳＧＤとこれに隣接するワード線との電圧差大きくなっている。
【００８６】
図１２は、リードディスターブを説明するための模式的なエネルギーバンド図である。図１２（ａ）が比較例、図１２（ｂ）が本実施形態を表している。
【００８７】
例えば、メモリセルの閾値Ｖｔ＝２Ｖ、選択トランジスタＳＴ１の閾値Ｖｔ＝３．５Ｖ、ＶＲＥＡＤ＝８Ｖ、ＶＳＲＣ＝１Ｖ、Ｖｐｒｅ＝１．５Ｖ（又は１Ｖ）である。例えば、非選択ワード線ＷＬ６、ＷＬ７に印加された読み出しパス電圧ＶＲＥＡＤに起因して、チャネルが４Ｖ程度までブーストされる。
【００８８】
比較例では、選択ゲート線ＳＧＤに０Ｖが印加され、選択トランジスタＳＴ１のチャネルが−３．５Ｖ程度である。これに対して、本実施形態では、選択ゲート線ＳＧＤに電圧ＶＳＲＣ（＝１Ｖ）が印加され、選択トランジスタＳＴ１のチャネルが−２．５Ｖ程度である。これにより、本実施形態では、選択ゲート線ＳＧＤとこれに隣接するワード線ＷＬ７との間でチャネルの電圧差が低減され、リードディスターブが緩和される。
【００８９】
［２−２］  ビット線シールド方式の動作
図１３は、ビット線シールド方式におけるＮＡＮＤ型フラッシュメモリ１０の読み出し動作を説明するタイミングチャートである。ビット線シールド方式では、偶数ビット線からデータを読み出す場合は、奇数ビット線には、接地電圧Ｖｓｓが印加され、一方、奇数ビット線からデータを読み出す場合は、偶数ビット線には、接地電圧Ｖｓｓが印加される。以下では、ＡＢＬ方式と異なる動作のみを説明する。
【００９０】
時刻ｔ２において、コントローラ２０は、選択ＳＧＳ及び非選択ＳＧＳに電圧ＶＳＲＣを印加する。すると、選択ＮＡＮＤストリング及び非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ２がオフする。これにより、ＮＡＮＤストリングに電流が流れないため、ビット線ＢＬを電圧Ｖｐｒｅにより確実に充電することができる。
【００９１】
なお、時刻ｔ２においてＳＧＳに印加する電圧は、ソース線と同じ電圧ＶＳＲＣに限定されず、選択トランジスタＳＴ２がカットオフする電圧であればよい。すなわち、時刻ｔ２においてＳＧＳに印加する電圧は、接地電圧Ｖｓｓより高く、かつ“ソース線の電圧ＶＳＲＣに選択トランジスタＳＴ２の閾値を加えた電圧”以下であればよい。
【００９２】
時刻ｔ３において、コントローラ２０は、ＳＧＳに電圧ＶＳＧを印加する。その後、センスアンプ部１４は、ビット線の電圧を判定することで、メモリセルのデータを読み出す。
【００９３】
（比較例）
図１４は、比較例に係る読み出し動作を説明するタイミングチャートである。比較例では、時刻ｔ２において、コントローラ２０は、非選択ＳＧＤ、選択ＳＧＳ、及び非選択ＳＧＳに接地電圧Ｖｓｓを印加する。これにより、非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１がオフする。また、選択ＮＡＮＤストリング及び非選択ＮＡＮＤストリングにおいて、選択トランジスタＳＴ２がオフする。
【００９４】
ＡＢＬ方式の場合と同様に、比較例では、非選択ＳＧＤとこれに隣接するワード線との電圧差大きくなっている。一方、本実施形態では、選択ゲート線ＳＧＤとこれに隣接するワード線ＷＬとの間でチャネルの電圧差が低減され、リードディスターブが緩和される。
【００９５】
［３］  実施形態の効果
例えば、選択ゲート線ＳＧＤの隣にダミーセル（メモリセルでも同様）が配置されているものとする。選択ゲート線ＳＧＤの隣のダミーセルがリードディスターブを受ける回数は、通常のメモリセルに比べてワード線ＷＬの数だけ多くなるので、通常のメモリセルのディスターブは許容範囲に収まっても、ダミーセルはよりディスターブを受ける。ダミーセルの閾値がセル電流（読み出し時にＮＡＮＤストリングに流れる電流）に影響するレベルまで上がると、読み出し動作に影響を与える。
【００９６】
本実施形態では、ソース線ＳＬを接地電圧Ｖｓｓではなく１Ｖ程度の正の電圧ＶＳＲＣにバイアスするようなNegative Sense動作において、非選択ＮＡＮＤストリングの選択ゲート線ＳＧＤに例えばソース線ＳＬに印加する電圧と同じ電圧ＶＳＲＣを印加する。これにより、選択ゲート線ＳＧＤとこれに隣接するダミーワード線ＷＬとの間でチャネルの電圧差が低減される。この結果、選択ゲート線ＳＧＤの隣のダミーセル（又はメモリセル）におけるホットキャリヤ注入起因のリードディスターブを抑えることができる。
【００９７】
（変形例）
１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であっても良い。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であっても良い。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であっても良い。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であって良い。
【００９８】
書き込み動作は、プログラムとプログラムベリファイとを含む。書き込み動作においては、プログラム時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であっても良い。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせても良い。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であっても良い。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であっても良い。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせても良い。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であって良い。
【００９９】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であっても良い。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であって良い。
【０１００】
また、メモリセルは、例えば以下のような構造であっても良い。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…センスアンプ部、１５…データキャッシュ、１６…コアドライバ、１７…電圧発生回路、１８…入出力回路、１９…アドレスレジスタ、２０…コントローラ、２１…ステータスレジスタ、２２…ＮＡＮＤストリング、３０…ウェル領域、３１〜３３…配線層、３５…半導体層、３６…ゲート絶縁膜、３７…電荷蓄積層、３８…ブロック絶縁膜、３９，４２，４５…金属配線層、４０，４３…拡散層、４１，４４…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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