(57)【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
前記第１の回路は、複数のトランジスタを有し、
前記第２の回路は、前記第１の回路を保護する機能を有し、
前記第２の回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、
前記第１の配線は前記第２の回路を介して前記第１の回路と電気的に接続され、
前記第１の配線は、前記第１の回路に信号を入力する機能を有し、
前記第２の配線は、高電位電源線としての機能を有し、
前記第２の配線は、前記第１の回路と電気的に接続され、
前記第３の配線は、前記第２の回路が有する第１のトランジスタのゲート電極と電気的に接続され、
前記第４の配線は、低電位電源線または接地電位線としての機能を有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記第４の配線と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の他方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１の配線と電気的に接続され、
前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記第４の配線と電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の一方は、前記第１の配線と電気的に接続され、
前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記第１の回路と電気的に接続され、
前記第１のトランジスタ乃至前記第４のトランジスタは、酸化物半導体膜を有する半導体装置。
【請求項２】
請求項１において、
前記第１乃至前記第４のトランジスタの各々のゲート電極に信号が入力されない場合において、前記第４のトランジスタは、前記第１乃至前記第３のトランジスタと比較して、抵抗が高い半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置と、筐体、マイクロフォン、スピーカー、操作キー、または、レンズと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、静電気放電などの予期しない高電圧の印加に対して回路の破壊を防ぐ手段を備えた半導体装置に関する。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は、半導体装置の一態様である。また、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
【背景技術】
【０００３】
半導体装置に用いられる半導体回路は、静電気放電（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ、以下「ＥＳＤ」と呼ぶ）によって、半導体素子や電極などが破壊されることがある。このＥＳＤによる半導体回路の破壊防止対策として、多くの半導体回路には、保護回路が接続されている。保護回路は、端子や配線などに印加された過剰な電圧が半導体回路に供給されることを防ぐための回路である。保護回路に用いられる代表的な素子には、抵抗素子、ダイオード、トランジスタ、容量素子などがある。
【０００４】
特許文献１には、酸化物半導体膜を用いた保護回路の例が述べられている。オフ状態において極めてリーク電流が小さいことが知られており、保護回路のリーク電流を小さくすることができる。
【０００５】
また、特許文献２には保護回路として、いわゆるＧＧ（Ｇｒｏｕｎｄｅｄ  ｇａｔｅ）型ＮＭＯＳトランジスタを保護回路に用いる例が示されている。ＧＧ型ＮＭＯＳトランジスタは、寄生バイポーラトランジスタが導通することによりスナップバック現象がみられるという特徴を有する。またトランジスタの電流−電圧特性において、スナップバック現象がみられる領域では負性抵抗を有することが示されている。
【０００６】
また、特許文献３には、トランジスタのスナップバック現象を利用した保護回路の例が示されている。スナップバック現象を利用することにより、トランジスタの双方向に電流を流す旨が記載されている。
【０００７】
また、特許文献４には、酸化物半導体膜を用いたトランジスタのオフ状態におけるリーク電流が極めて小さいことを利用し、低消費電力のＣＰＵなどの例が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−２５６８５９号公報
【特許文献２】特開２００３−２５８２００号公報
【特許文献３】特開２００２−５０６９８号公報
【特許文献４】特開２０１２−２５７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置の小型化、高集積化に伴い、保護回路の占有面積を小さくすることが望まれている。しかしながら、保護回路に用いる素子を小型化するとサージ耐性が低下してしまい、保護回路そのものが破壊されてしまうことがある。
【００１０】
また、代表的な半導体材料であるシリコンを用いた素子（ダイオード、トランジスタなど）では、オフ状態でのリーク電流が比較的大きい。そのため、半導体回路に接続される配線（信号線など）と電源線との間に該素子で形成した保護回路を接続した場合、該配線間にリーク電流が流れ、該配線の電位や電源電位が変化し、半導体装置の動作を不安定にさせることがある。
【００１１】
従って、本発明の一態様では、破壊しにくい丈夫な半導体装置を提供することを目的の一つとする。また、占有面積が小さい半導体装置を提供することを目的の一つとする。また、消費電力の小さい半導体装置を提供することを目的の一つとする。また、リーク電流の小さい半導体装置を提供することを目的の一つとする。
【００１２】
また、信頼性の高い半導体装置を提供することを目的の一つとする。また、動作速度の速い半導体装置を提供することを目的の一つとする。また、優れた特性を有する半導体装置を提供することを目的の一つとする。また、新規の半導体装置を提供することを目的の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、を有し、第１の回路は、複数のトランジスタを有し、第２の回路は、第１の回路を保護する機能を有し、第２の回路は、第１のトランジスタを有し、第１の配線は、第２の回路を介して第１の回路と電気的に接続され、第１の配線は、信号を入力する機能を有し、第２の配線は、第１の回路と、電気的に接続され、第２の配線は、第１のトランジスタのソース電極またはドレイン電極のいずれかと電気的に接続され、第３の配線は、第１のトランジスタのゲート電極と電気的に接続され、第１のトランジスタは、酸化物半導体膜を有する半導体装置である。ここで「第１の配線が、第２の回路を介して第１の回路と電気的に接続する」とは例えば、「第１の配線は第２の回路が有する第１の素子と接続し、第１の素子は第１の回路と接続する」ことを示す。または例えば、第１の配線から入力される信号により、第１の回路が動作することを示す。またここで「第１の回路を保護する」とは例えば、第１の回路を高電圧から保護する、あるいは第１の回路をＥＳＤから保護する、等を指す。
【００１４】
または、本発明の一態様は、第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、第１の回路は、複数のトランジスタを有し、第２の回路は、第１の回路を保護する機能を有し、第２の回路は、第１のトランジスタ、第１のダイオード、第２のダイオード及び第１の抵抗素子を有し、第１の配線は第２の回路を介して第１の回路と電気的に接続され、第１の配線は、信号を入力する機能を有し、第２の配線は、第１の回路と電気的に接続され、第２の配線は、第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第３の配線は、第１のトランジスタのゲート電極と電気的に接続され、第４の配線は、第１のトランジスタのソース電極またはドレイン電極の他方と電気的に接続され、第１のトランジスタは、酸化物半導体膜を有する半導体装置である。
【００１５】
または、本発明の一態様は、第１の回路と、第２の回路と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、第１の回路は、複数のトランジスタを有し、第２の回路は、第１の回路を保護する機能を有し、第２の回路は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ及び第４のトランジスタを有し、第１の配線は第２の回路を介して第１の回路と電気的に接続され、第１の配線は、信号を入力する機能を有し、第２の配線は、第１の回路と電気的に接続され、第３の配線は、第２の回路が有する第１のトランジスタのゲート電極と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の一方は、第２の配線と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第４の配線と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の一方は、第２の配線と電気的に接続され、第２のトランジスタのソース電極またはドレイン電極の他方は、第１の配線と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の一方は、第１の配線と電気的に接続され、第３のトランジスタのソース電極またはドレイン電極の他方は、第４の配線と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の一方は、第１の配線と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の他方は、第１の回路と電気的に接続され、第１のトランジスタ乃至第４のトランジスタは、酸化物半導体膜を有する半導体装置である。また、上記構成において、第１乃至第４のトランジスタの各々のゲート電極に信号が入力されない場合において、第４のトランジスタは、第１乃至第３のトランジスタと比較して、抵抗が高いことが好ましい。
【００１６】
また、上記構成において、第１の配線は、半導体回路に信号を入力するための信号線であり、第２の配線は、高電位電源線であり、第４の配線は、低電位電源線または接地電位線であることが好ましい。
【００１７】
また、上記構成において、第１乃至第３のトランジスタは、複数の島状の酸化物半導体層、第１のゲート絶縁膜及び第１のゲート電極を有し、第１乃至第３のトランジスタが有する複数の島状の酸化物半導体層は、側面及び上面を第１のゲート絶縁膜で覆われ、第１のゲート電極は、第１のゲート絶縁膜を介して第１乃至第３のトランジスタが有する複数の島状の酸化物半導体層のおのおのの側面及び上面と面することが好ましい。また、上記構成において、第１乃至第３のトランジスタが有する島状の半導体層は、第１の酸化物層と、第１の酸化物層の上面の少なくとも一部に接する第２の酸化物層と、第２の酸化物層の上面の少なくとも一部に接する第３の酸化物層を有し、第２の酸化物層の電子親和力は、第１の酸化物層及び第３の酸化物層の電子親和力よりも大きいことが好ましい。
【００１８】
または、本発明の一態様は、上記のいずれか一に記載の半導体装置と、筐体、マイクロフォン、スピーカー、操作キー、または、レンズと、を有する電子機器である。
【発明の効果】
【００１９】
本発明の一態様により、破壊しにくい丈夫な半導体装置を提供することができる。また、占有面積が小さい半導体装置を提供することができる。また、消費電力の小さい半導体装置を提供することができる。また、リーク電流の小さい半導体装置を提供することができる。
【００２０】
また、信頼性の高い半導体装置を提供することができる。また、動作速度の速い半導体装置を提供することができる。また、優れた特性を有する半導体装置を提供することができる。また、新規の半導体装置を提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の一態様の回路図。
【図２】本発明の一態様の回路図。
【図３】本発明の一態様の回路図。
【図４】本発明の一態様の回路図の電流経路を示す図。
【図５】本発明の一態様の回路図の電流経路を示す図。
【図６】本発明の一態様の回路図。
【図７】本発明の一態様の回路図の電流経路を示す図。
【図８】本発明の一態様の回路図の電流経路を示す図。
【図９】本発明の一態様の回路図の電流経路を示す図。
【図１０】本発明の一態様の回路図。
【図１１】本発明の一態様の回路図。
【図１２】本発明の一態様の回路図。
【図１３】本発明の一態様の回路図。
【図１４】本発明の一態様の回路図。
【図１５】本発明の一態様の回路図
【図１６】本発明の一態様のトランジスタを説明する図。
【図１７】本発明の一態様のトランジスタを説明する図。
【図１８】本発明の一態様のトランジスタを説明する図。
【図１９】本発明の一態様のトランジスタを説明する図。
【図２０】本発明の一態様のトランジスタを説明する図。
【図２１】本発明の一態様のトランジスタを説明する図。
【図２２】本発明の一態様の半導体装置を説明する図、及びバンドを説明する図。
【図２３】本発明の一態様の半導体装置の断面図。
【図２４】ＲＦタグの構成例を説明する図。
【図２５】表示装置の例を説明する図。
【図２６】回路図の例を説明する図。
【図２７】ＣＰＵの構成例を説明する図。
【図２８】電子機器の例を説明する図。
【図２９】ＲＦタグの使用例を説明する図。
【図３０】トランジスタ特性を示す図。
【図３１】トランジスタ特性を示す図。
【図３２】トランジスタ特性を示す図。
【図３３】トランジスタ特性を示す図。
【図３４】トランジスタ特性を示す図。
【図３５】トランジスタ特性を示す図。
【図３６】トランジスタ特性を示す図。
【発明を実施するための形態】
【００２２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２６】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００２７】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００２８】
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００２９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様である保護回路に用いることのできる半導体素子について説明する。
【００３１】
［半導体素子］
ＥＳＤによる大電流が集積回路に流れることを防ぐには、集積回路の入力部、すなわち外部端子と集積回路との間に保護回路を設け、大電流を放電するための経路を設けることが好ましい。ここで、ＥＳＤにより、短時間で大きな電流が流れることがある。このような場合に、例えば放電経路の抵抗が高いと、他の経路、例えば集積回路部にも電流が流れてしまい、回路内の素子の破壊の要因となり得る。よって、外部端子から集積回路の内部に繋がる経路と比較して、ＥＳＤによる電流を放電するための経路の抵抗が低いことが好ましい。
【００３２】
ここで外部端子とは、例えば外部からの入力信号を集積回路に伝搬する配線への入力部である。または、外部端子とは、例えば隣接する別の集積回路からの信号を伝搬する配線への入力部である。
【００３３】
本発明の一態様の半導体素子は、端子間の電圧に依存して抵抗が変化することが好ましい。例えば、端子間に電圧が印加されない状態、あるいは低い電圧が印加される状態では高い抵抗を有し、端子間にある程度以上の高い電圧が印加される場合、例えばＥＳＤが印加される場合には抵抗が低くなることが好ましい。つまり、本発明の一態様の半導体素子は、ある程度以上の高い電圧が印加される場合において抵抗が低くなる素子、すなわち可変抵抗を有する素子であることが好ましい。または、本発明の一態様の半導体素子は、電圧が印加されない場合には高い抵抗を有し、電圧が印加される場合には低い抵抗を有することが好ましい。または、本発明の一態様の半導体素子は、印加される電圧が高いほど抵抗が低くなる素子であることが好ましい。ここで高い電圧が印加されるとは、例えば瞬間的に１００Ｖ以上、１ｋＶ以上、あるいは１０ｋＶ以上の電圧が印加されることである。または、例えば定常的に０．５Ｖ以上、１Ｖ以上、３Ｖ以上、あるいは５Ｖ以上の電圧が印加されることである。
【００３４】
ここで図１に集積回路４００と、集積回路４００に接続しＥＳＤから集積回路４００を保護するための保護回路４０１とを示す。保護回路４０１は、本発明の一態様の半導体素子を有する。また、集積回路４００には、保護回路４０１を介して配線３５１が接続されている。配線３５１は、例えば集積回路４００へ信号を供給する機能を有する信号線とすることができる。また集積回路４００及び保護回路４０１には配線３５２が接続されている。ここでは図を簡単にするため、配線３５２が一本のみの例を示すが、配線３５２のように集積回路４００及び保護回路４０１に接続する配線は複数あってもよい。また、保護回路４０１には配線３５３が接続されている。配線３５３のように保護回路４０１に接続する配線も同様に、複数あってもよい。配線３５２及び配線３５３は、例えば電源電位を供給する機能を有する配線、信号を供給する機能を有する配線、などとすることができる。
【００３５】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３６】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３７】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３８】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３９】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００４０】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００４１】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００４２】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４３】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第４の接続経路を有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４４】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４５】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４６】
［トランジスタ］
保護回路４０１は、本発明の一態様の半導体素子を有する。本発明の一態様の半導体素子としてトランジスタ、より具体的には電界効果型トランジスタを用いる例について、以下に説明する。
【００４７】
まず集積回路４００、保護回路４０１ともに、外部端子からの信号（電源等も含む）が入力されず、かつＥＳＤも印加されない状態を考える。ここで、集積回路４００は動作していない状態、すなわち待機状態である。この時、例えば保護回路４０１が有するトランジスタには電流が流れないことが好ましい。つまり、保護回路４０１が有するトランジスタの抵抗が高いことが好ましい。トランジスタの抵抗を高くすることにより、集積回路４００の待機状態において、保護回路４０１へのリーク電流を減少させることができる。例えば、保護回路４０１へのリーク電流を抑えることにより、集積回路４００の有する容量等に蓄えられる電荷の損失を抑えられる場合がある。
【００４８】
次に、保護回路４０１において、ＥＳＤに伴い発生する高電圧がトランジスタのドレイン−ソース間に印加される場合を考える。ここで、該トランジスタはＥＳＤによる大電流を放電する経路となる。該トランジスタは、ドレイン−ソース間に電圧が印加されない状態、あるいは低い電圧が印加される状態では高い抵抗を有し、ドレイン−ソース間に高い電圧が印加される場合、例えばＥＳＤに伴い発生する高電圧が印加される場合には抵抗が低くなることが好ましい。
【００４９】
ドレイン−ソース間の抵抗は、トランジスタのチャネル長や、半導体層に対するゲート電界の強さなどに依存する。例えば、トランジスタのチャネル長を短くすることにより抵抗は低くなる。
【００５０】
トランジスタにおいてチャネル長が短くなると、パンチスルーが生じる。パンチスルーは、ドレイン−ソース間電圧が高いほど顕著に生じる。
【００５１】
一般的なシリコンを用いたトランジスタで知られているように、例えばゲート電界を強くすることによりパンチスルーを抑制することができる。ゲート電界を強くする方法として、例えば、ゲート絶縁膜を薄くすること、ゲート電圧を高くすること、３次元的な形状を用いること、などが挙げられる。３次元的な形状を用いることについては、実施の形態２にて詳細を説明する。
【００５２】
ここで例えばトランジスタのゲート電界を弱めてパンチスルーを利用し、トランジスタのドレイン−ソース間の抵抗を低くすることができる。よって短い時間の間に、ドレイン−ソース間に大きな電流を流すことができる。よって、例えばＥＳＤによる電圧がドレイン−ソース間に印加された場合に発生した電流を該トランジスタに放電することができるため好ましい。また、パンチスルーはドレイン−ソース間の電圧が高いほど顕著に生じるため、印加される電圧が高いほど電流を放電しやすくなる。即ち、パンチスルーを利用して大電流を流すトランジスタは、ＥＳＤに伴い発生する高電圧などの印加に対して優れた放電経路として機能することができるため好ましい。
【００５３】
本発明の一態様の保護回路において、ＥＳＤによる大電流を放電する経路に用いるトランジスタは、集積回路等で用いるトランジスタと比較して、半導体層に対するゲート電界を弱くすることが好ましい。また、ゲート電極に電圧を印加しない場合に、集積回路で用いるトランジスタと比較して抵抗が低いことが好ましい。
【００５４】
保護回路４０１は、回路全体が待機状態の場合に集積回路４００をＥＳＤから保護することが好ましい。つまり、外部からの信号が入力されない状態で、ＥＳＤによる大電流を保護回路４０１の放電経路に放電できることが好ましい。ここで回路全体とは、例えば集積回路４００と保護回路４０１を合わせた回路を指す。あるいは、それらに隣接する回路を含んでもよい。
【００５５】
保護回路４０１において、ＥＳＤによる大電流を放電する経路に用いるトランジスタは、外部からゲート電圧が入力されない状態において大電流を放電できることが好ましい。例えば、保護回路４０１において、ＥＳＤによる大電流を放電する経路に用いるトランジスタは、外部からの信号入力なしで、後述する図４乃至図５や、図７乃至図８に示す放電経路に大電流を放電できることが好ましい。
【００５６】
なお、外部からゲート電圧が入力されない状態でも、トランジスタはゲート電界の影響を受ける。例えば、半導体層とゲート電極との仕事関数差による電界や、ゲート絶縁膜中の電荷による電界が生じる場合がある。
【００５７】
ここで、従来より保護回路に用いられるダイオードについて説明する。ダイオードは、整流性を有する。ＥＳＤに伴い発生する高電圧によりダイオードに逆バイアスの電圧が印加される場合には、電流をほとんど流さない。よって、逆バイアスの電圧が印加される場合には、該ダイオードはＥＳＤの放電経路とならない。よって、他の経路に放電経路を設ける必要がある。保護回路にダイオードを用いる場合の放電経路については、後述する図４乃至図５にて詳細を説明する。一方、本発明の一態様であるトランジスタは、ゲートに電圧を印加していない状態において、ドレイン−ソース間に正電圧が印加された場合と、負電圧が印加された場合のいずれにおいても電流を放電することができる。つまり、双方向に電流を流すことができる。よって、ＥＳＤに伴い発生する高電圧がいずれの向きに印加されたとしても、放電経路として機能することができる。
【００５８】
また、保護回路に用いる半導体素子として、従来より用いられているＧＧ型ＮＭＯＳトランジスタに置き換えて、本発明の一態様のトランジスタ用いることができる場合がある。ＧＧ型ＮＭＯＳトランジスタは、基板側に形成された寄生バイポーラトランジスタが導通し、動作する。例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスでは寄生バイポーラトランジスタが形成されにくいためＧＧ型ＮＭＯＳトランジスタを有効に活用することが難しい場合がある。本発明の一態様の保護回路は、ＳＯＩデバイスにも用いることができる。また、本発明の一態様の保護回路は、例えばシリコン基板等を用いて集積回路を作製した場合に、その上部に積層して形成することができる。積層することにより回路面積を縮小することができる。
【００５９】
次に、集積回路４００が動作する状態、つまり集積回路４００及び保護回路４０１に外部端子からの信号が入力される状態を考える。集積回路４００が動作する状態においては、保護回路４０１内の放電経路へ電流が流れてしまうと、回路全体の消費電力の増大に繋がる。よって、集積回路４００の動作時には、外部端子からの入力に対して、保護回路内の放電経路の抵抗は高いことが好ましい。例えば、保護回路内の放電経路にｎチャネル型のトランジスタを用いる場合には、ゲート−ソース間に負の電圧を印加しトランジスタをオフ状態とし、ドレイン−ソース間に流れる電流を小さくすることがより好ましい。例えば、配線３５３をトランジスタのゲート電極に電気的に接続し、トランジスタがオフ状態となる電位を入力すればよい。
【００６０】
ここで、トランジスタがオフ状態であるとは、例えばｎチャネル型のトランジスタの場合、ゲート電圧がしきい値よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値未満であればよく、好ましくはしきい値よりも１Ｖ以上、２Ｖ以上、あるいは３Ｖ以上小さければよい。
【００６１】
本発明の一態様の半導体素子は、例えばシリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料、または酸化物半導体材料などを有することが好ましい。また、酸化物半導体材料を用いることがより好ましい。
【００６２】
トランジスタが酸化物半導体膜を有することにより、オフ電流の極めて小さいトランジスタを実現することができる。
【００６３】
また、酸化物半導体膜を用いたトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタと比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）の影響が小さい。
【００６４】
酸化物半導体膜を用いたトランジスタではシリコン等を用いた従来のトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えばチャネル長が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を用いてもよい。ここで、ゲート絶縁膜を厚くすることにより、ＥＳＤに伴い発生する高電圧が、トランジスタのゲート−ソース間に印加される場合にも、ゲート絶縁膜の破壊を抑制することができる。
【００６５】
またゲート絶縁膜を厚くすることにより寄生容量を低減することができる。
【００６６】
短チャネル効果に対する耐性が高いために、ゲート絶縁膜として例えば１０ｎｍ程度の厚さを用いたとしても、良好なオンオフ特性を得ることができる。よって、例えば高速動作を要する集積回路と、高い耐圧を要する保護回路部とを、同じゲート絶縁膜の厚さを用いて形成してもよい。同じゲート絶縁膜の厚さを用いることにより、ゲート絶縁膜工程を簡略化することができる。あるいは、高い耐圧を要する保護回路部のゲート絶縁膜をより厚く形成してもよい。
【００６７】
また、シリコン等を用いた従来のトランジスタにおいては、ドレイン電圧が高くなるとホットキャリアの発生による信頼性の低下が起こる。ホットキャリアが発生すると、アバランシェ崩壊を生じ、トランジスタの信頼性が低下する。一方、酸化物半導体ではバンドギャップが大きく（例えばインジウム、ガリウム及び亜鉛を有する酸化物半導体では２．５ｅＶ以上）、電子が励起されにくいことや、ホールの有効質量が大きいことなどから、従来のシリコン等を用いたトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。よって、例えばアバランシェ崩壊に起因する劣化等を抑制できる場合がある。
【００６８】
このようにアバランシェ崩壊が生じにくいことから、例えばシリコン等を用いた従来のトランジスタと比較して、より高いドレイン電圧でトランジスタを駆動することができる。つまり、ドレイン−ソース間の耐圧が高いといえる。よって、高い電圧が入力される回路においてトランジスタの信頼性を高めることができるとともに、チャネル長の縮小が可能となり回路の集積度を高めることができる。
【００６９】
また、ドレイン−ソース間の耐圧が高いために、例えば短いチャネル長のトランジスタを用いてもＥＳＤで印加される電圧に耐えることができる場合がある。
【００７０】
次に、本発明の一態様のトランジスタを用いた回路の一例について説明する。
【００７１】
［回路の例：１］
図２には、本発明の一態様の回路図を示す。図２に示す回路は、保護回路４０１及び集積回路４００を有する。保護回路４０１は、半導体素子２１１ａ、半導体素子２１２ａ、半導体素子２１５及び半導体素子２１６を有する。第１の配線３０１は、半導体素子２１５を介して集積回路４００に電気的に接続する。また、第１の配線３０１は、半導体素子２１１ａの一方の端子と、半導体素子２１２ａの一方の端子と、に電気的に接続する。第２の配線３１１は、集積回路４００、半導体素子２１１ａ、及び半導体素子２１６へ電気的に接続する。第３の配線３１２は、集積回路４００、半導体素子２１２ａ、及び半導体素子２１６へ電気的に接続する。また、第４の配線３２１は半導体素子２１６へ電気的に接続する。
【００７２】
第１の配線３０１は半導体素子２１５を介して集積回路４００に信号を入力するための信号線、第２の配線３１１は高電位電源線（ＶＤＤ）、第３の配線３１２は低電位電源線（ＶＳＳ）または接地電位線（ＧＮＤ）とすることができる。
【００７３】
半導体素子２１５は、抵抗素子である。また、半導体素子２１１ａ及び半導体素子２１２ａはダイオードである。
【００７４】
半導体素子２１６には本発明の一態様のトランジスタを用いることができる。ここで、第４の配線３２１は半導体素子２１６のゲート電極へ電気的に接続する。半導体素子２１６は、ゲート電極に電圧が印加されていないとき、すなわち配線３２１に信号が入力されていないとき、ドレイン−ソース間に高い電圧が印加される場合に抵抗が低くなることが好ましい。ここで、半導体素子２１６は、ＥＳＤに伴い発生する高電圧が電源線の間に印加される場合に大電流を放電する経路となる場合があるため、電圧クランプ素子と呼ぶ場合がある。
【００７５】
また、図３には、半導体素子２１１ａ及び半導体素子２１２ａがトランジスタであり、トランジスタのゲート電極と、ソース電極またはドレイン電極の一方を短絡させ、ダイオード接続とする例を示す。
【００７６】
ここでまず、集積回路４００に信号が入力されていないとき、つまり集積回路４００の非動作時について図４及び図５を用いて説明する。このとき、第１の配線３０１、第２の配線３１１、第３の配線３１２及び第４の配線３２１には回路を動作させるための外部からの信号は入力されない。
【００７７】
ＥＳＤにより第３の配線３１２と第１の配線３０１の間に電圧が印加される場合を考える。ここで、電圧の印加により第３の配線３１２の電位が第１の配線３０１より高くなる場合には、図４に示すｐａｔｈ−１が放電経路となり、集積回路４００内に電流が流れることを防ぐことができる。
【００７８】
次に、第３の配線３１２の電位が第１の配線３０１より低くなる場合を考える。半導体素子２１２ａはダイオードであり、図４に示すｐａｔｈ−１の逆方向、つまり逆バイアスの状態では抵抗が高くなるため、放電経路とならない。よって、第３の配線３１２の電位が第１の配線３０１より低くなる場合には図４のｐａｔｈ−２が放電経路となり、集積回路４００内にサージ電流が流れることを防ぐことができる。ここで、半導体素子２１６のゲート電極に信号が入力されない場合、つまり第４の配線３２１に信号が入力されない場合には、半導体素子２１６はソース−ドレイン間の双方向に電流を流すことができる。ここでサージ電流とは、例えばＥＳＤが印加されることにより流れる電流などを指す。
【００７９】
次に、ＥＳＤにより第２の配線３１１と第３の配線３１２の間に電圧が印加される場合を考える。半導体素子２１６は双方向に電流を流すことができるため、第３の配線３１２の電位が第２の配線３１１より高い場合には図４のｐａｔｈ−３の経路が、低い場合にはｐａｔｈ−３の逆向きの経路が放電経路となる。
【００８０】
次に、ＥＳＤにより第１の配線３０１と第２の配線３１１の間に電圧が印加される場合を考える。第１の配線３０１の電位が第２の配線３１１より高い場合には図５のｐａｔｈ−４が放電経路となり、低い場合には図５のｐａｔｈ−５が放電経路となる。
【００８１】
次に、集積回路４００の動作時について説明する。第２の配線３１１が高電位電源線（ＶＤＤ）、第３の配線３１２が低電位電源線（ＶＳＳ）である場合には、半導体素子２１１ａ及び半導体素子２１２ａは逆バイアスの状態となり、抵抗が高くなる。また、半導体素子２１６をオフ状態とするための電位を第４の配線３２１から入力する。例えば、半導体素子２１６がｎチャネル型のトランジスタである場合には、ゲート−ソース間の電圧が、しきい値よりも負の電圧、例えばしきい値よりも１Ｖ以上、好ましくは２Ｖ以上またはより好ましくは３Ｖ以上小さい電圧となるように、第４の配線３２１へ電位を入力する。
【００８２】
ここで、半導体素子２１６として酸化物半導体膜を有するトランジスタを用いることにより、オフ電流の極めて小さいトランジスタを実現することができる。よって、集積回路４００の動作時において、半導体素子２１６に流れるリーク電流を極めて小さくすることができ、回路全体の消費電力を小さくすることができる。
【００８３】
［回路の例：２］
図６には、本発明の一態様の回路図を示す。図６は、図２ではダイオードを用いていた半導体素子２１１ａ及び半導体素子２１２ａをトランジスタに置き換えたものである。
【００８４】
図６に示す回路は、保護回路４０１及び集積回路４００を有する。保護回路４０１は、半導体素子２１３ａ、半導体素子２１４ａ、半導体素子２１５及び半導体素子２１６を有する。第１の配線３０１は、半導体素子２１５を介して集積回路に電気的に接続する。また、第１の配線３０１は、半導体素子２１３ａの一方の端子と、半導体素子２１４ａの一方の端子と、に電気的に接続する。第２の配線３１１は、集積回路４００、半導体素子２１３ａ、及び半導体素子２１６へ電気的に接続する。第３の配線３１２は、集積回路４００、半導体素子２１４ａ、及び半導体素子２１６へ電気的に接続する。また、第４の配線３２１は半導体素子２１３ａ、半導体素子２１４ａ、及び半導体素子２１６へ電気的に接続する。
【００８５】
第１の配線３０１は半導体素子２１５を介して集積回路４００に信号を入力するための信号線、第２の配線３１１は高電位電源線（ＶＤＤ）、第３の配線３１２は低電位電源線（ＶＳＳ）または接地電位線（ＧＮＤ）とすることができる。
【００８６】
また、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６には、本発明の一態様のトランジスタを用いることができる。ここで、第４の配線３２１は半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６のゲート電極へ電気的に接続する。ここで、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６は、ゲート電極に電圧が印加されていないとき、すなわち配線３２１に信号が入力されていないときには、ドレイン−ソース間の電圧が高い場合に抵抗が低くなることが好ましい。
【００８７】
ここでまず、集積回路４００に信号が入力されていないとき、つまり集積回路４００の非動作時について図７乃至図９を用いて説明する。このとき、第１の配線３０１、第２の配線３１１、第３の配線３１２及び第４の配線３２１には回路を動作させるための外部からの信号は入力されない。
【００８８】
ＥＳＤに伴い発生する高電圧が第３の配線３１２と第１の配線３０１の間に電圧が印加される場合を考える。ここで、電圧の印加により第３の配線３１２の電位が第１の配線３０１よりも高くなる場合には、図７に示すｐａｔｈ−１が放電経路となる。また、第３の配線３１２の電位が第１の配線３０１よりも低くなる場合には、図７に示すｐａｔｈ−６、すなわちｐａｔｈ−１の逆向きの経路が放電経路となり、ｐａｔｈ２にも電流が流れてもよい。
【００８９】
次に、ＥＳＤに伴い発生する高電圧が第１の配線３０１と第２の配線３１１の間に電圧が印加される場合を考える。第１の配線３０１の電位が第２の配線３１１より高い場合には図８に示すｐａｔｈ−４が放電経路となる。また、第１の配線３０１の電位が第２の配線３１１より低い場合には図８に示すｐａｔｈ−７、すなわちｐａｔｈ−４の逆向きの経路が放電経路となり、図８に示すｐａｔｈ−５にも電流が流れてもよい。
【００９０】
次に、ＥＳＤに伴い発生する高電圧が第２の配線３１１と第３の配線３１２の間に電圧が印加される場合を考える。第３の配線３１２の電位が第２の配線３１１より高い場合には図７に示すｐａｔｈ−３の経路が、低い場合にはｐａｔｈ−３の逆向きの経路が放電経路となる。
【００９１】
次に、集積回路４００の動作時について説明する。半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６をオフ状態とするための電位を第４の配線３２１から入力する。例えば、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６がｎチャネル型のトランジスタである場合には、ゲート−ソース間の電圧が、しきい値よりも負の電圧、例えばしきい値よりも１Ｖ以上、好ましくは２Ｖ以上またはより好ましくは３Ｖ以上小さい電圧となるように、第４の配線３２１へ電位を入力する。
【００９２】
ここで、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６に酸化物半導体膜を用いることにより、オフ電流の極めて小さいトランジスタを実現することができる。よって、集積回路４００の動作時において、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６に流れるリーク電流を極めて小さくすることができ、回路全体の消費電力を小さくすることができる。
【００９３】
また、図６に示す回路において、半導体素子２１６を設けない構成としてもよい。その場合には、ＥＳＤに伴い発生する高電圧が第２の配線３１１と第３の配線３１２の間に電圧が印加される場合には、電圧の向きに応じて図９に示すｐａｔｈ−８、もしくはｐａｔｈ−８の逆向きの経路が放電経路となる場合がある。
【００９４】
［回路の例：３］
図３及び図６に示す回路では、半導体素子２１５に抵抗素子を用いたが、図１０に示すように、半導体素子２１５としてトランジスタを用いることもできる。
【００９５】
半導体素子２１５は、ＥＳＤに伴い発生する高電圧が印加された場合に集積回路４００へ流れこむ電流を小さくすることが好ましい。よって、ＥＳＤが印加された場合には、半導体素子２１５の抵抗は高いことが好ましい。また、半導体素子２１５は、高電圧に対して破壊しにくいことが好ましい。
【００９６】
一方、集積回路４００の動作時、つまり第１の配線３０１から集積回路４００へ信号が入力される場合には、半導体素子２１５の抵抗は低いことが好ましい。半導体素子２１５の抵抗を低くすることにより、回路全体の消費電力を小さくすることができる。また、動作速度の低下を抑制し、優れた特性の集積回路を実現することができる。
【００９７】
以上を鑑みて、半導体素子２１５として、トランジスタを用いることが好ましい。半導体素子２１５にトランジスタを用い、集積回路の動作状況に合わせてゲートの電位を変化させることにより、集積回路４００の非動作時に半導体素子２１５の抵抗を高くし、動作時に抵抗を低くすることができる。集積回路４００の動作時には、第５の配線３２２から半導体素子２１５のゲート電極に信号を入力し、トランジスタをオン状態とすればよい。例えば、半導体素子２１５がｎチャネル型のトランジスタである場合には、ゲート−ソース間の電圧が、しきい値よりも正の電圧、例えばしきい値よりも１Ｖ以上、好ましくは２Ｖ以上またはより好ましくは３Ｖ以上大きい電圧となるように、第５の配線３２２へ電位を入力する。
【００９８】
図１０は、図６に示す回路において、半導体素子２１５をトランジスタに置き換え、該トランジスタのゲート電極に第５の配線３２２が電気的に接続された例を示す。なお、図１０に流れる電流の経路については、図７乃至図９において半導体素子２１５を、ゲート電極に第５の配線３２２の接続されたトランジスタに置き換えて、説明することができる。
【００９９】
また、半導体素子２１５は、酸化物半導体膜を有することが好ましい。半導体素子２１５として酸化物半導体膜を有するトランジスタを用いることにより、ドレイン−ソース間の耐圧を高めることができる。よって、ＥＳＤに伴い発生する高電圧が印加された場合に、トランジスタの破壊を抑制することができる。
【０１００】
なお、前述の通り、外部からゲート電圧が入力されない状態でも、トランジスタはゲート電界の影響を受ける。例えば、半導体層とゲート電極との仕事関数差による電界や、ゲート絶縁膜中の電荷による電界が生じる場合がある。
【０１０１】
また、前述の通り、本発明の一態様の回路は、外部からの信号が入力されない状態でＥＳＤによる大電流を該回路が有する保護回路４０１の放電経路に放電できることが好ましい。
【０１０２】
ここで、半導体素子２１５として用いるトランジスタは、ＥＳＤに伴い発生する高電圧が印加された場合に集積回路４００へ流れこむ電流を小さくすることが好ましい。よって、半導体素子２１５は、集積回路４００の非動作時には抵抗が高いことが好ましい。すなわち、半導体素子２１５に用いるトランジスタは、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６に用いるトランジスタと比較して、ゲート電極に電位が入力されないときにドレイン−ソース間に高い電圧が印加される場合に抵抗がより高いことが好ましい。また、半導体素子２１５に用いるトランジスタは、ドレイン−ソース間の電圧の増加に対する抵抗の減少が小さいことが好ましい。また、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６に用いるトランジスタは、ゲート電極に電位が入力されない場合に、ドレイン−ソース間に高い電圧が印加されることにより抵抗が低くなることが好ましい。
【０１０３】
つまり、図１０において、半導体素子２１５と、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６とのゲート電界の強さが異なることが好ましい。よって、例えば半導体素子２１５と、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６とは、ゲート絶縁膜の厚さが異なってもよい。また、例えば半導体素子２１５と、半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６とは、ゲート電界の強さが異なるように３次元的な形状を変化させてもよい。３次元的な形状については、実施の形態２にて詳細を説明する。
【０１０４】
また、図１１に示すように、保護回路４０１は例えば配線３１１と配線３０１との間に二以上の半導体素子を有してもよい。図１１は、配線３１１と配線３０１の間に直列に接続された２つのトランジスタ、すなわち半導体素子２１３ａ及び半導体素子２１３ｂを有する例を示すが、例えば半導体素子を３つ以上直列に接続してもよい。また、保護回路４０１は、配線３１１と配線３０１との間にトランジスタ以外の半導体素子を有してもよい。例えば、複数のトランジスタと、複数の配線と、を有してもよい。
【０１０５】
同様に、保護回路４０１は配線３１２と配線３０１との間に二以上の半導体素子を有してもよい。図１１は、配線３１２と配線３０１の間に直列に接続された２つのトランジスタ、すなわち半導体素子２１４ａ及び半導体素子２１４ｂを有する例を示すが、例えば半導体素子を３つ以上直列に接続してもよい。また、保護回路４０１は、配線３１２と配線３０１との間にトランジスタ以外の半導体素子を有してもよい。例えば、複数のトランジスタと、複数の配線と、を有してもよい。
【０１０６】
また、保護回路４０１は配線３１１と配線３１２との間に二以上の半導体素子を有してもよい。図１１は半導体素子２１６及び半導体素子２１６ｂを有する例を示す。配線３１１と配線３１２との間に半導体素子を３つ以上直列に接続してもよく、また配線３１１と配線３１２との間にトランジスタ以外の半導体素子を有してもよい。
【０１０７】
また、保護回路４０１は、集積回路４００の入力部に、複数の半導体素子を有してもよい。図１１には、集積回路４００の入力部に半導体素子２１５と半導体素子２１５ｂを直列に接続する例を示す。
【０１０８】
また、図１２に示すように保護回路４０１は配線３１１と配線３０１との間に並列に接続する二以上の半導体素子を有してもよい。図１２は、配線３１１と配線３０１との間に２つの並列に接続するトランジスタ、すなわち半導体素子２１３ａ及び半導体素子２１３ｃを有する例を示すが、３つ以上のトランジスタを並列に接続してもよい。同様に配線３１２と配線３０１との間に、並列に接続する半導体素子２１４ａ及び半導体素子２１４ｃを有する例を示す。同様に、配線３１１と配線３１２との間に、並列に接続する半導体素子２１６及び半導体素子２１６ｃを有する例を示す。
【０１０９】
図１２に示すように半導体素子を並列に接続することにより、例えば第１の半導体素子がＥＳＤにより破壊されたとしても、第２の半導体素子を有することにより保護回路４０１は集積回路４００をＥＳＤから保護することができる。
【０１１０】
また、図１３に示すように、配線３２１及び配線３２２は、配線への信号の入力部に抵抗素子２１７ａ及び抵抗素子２１７ｂを設けてもよい。抵抗素子２１７ａおよび抵抗素子２１７ｂを設けることにより、配線３２１及び配線３２２にＥＳＤが印加された場合に、トランジスタである半導体素子２１５及び半導体素子２１６のゲート絶縁膜の破壊を抑制できる。
【０１１１】
また図１４は、配線３０１乃至配線３０３、配線３１１、配線３１２、配線３２１及び配線３２２を有する。配線３０１乃至配線３０３はそれぞれ半導体素子２１５、半導体素子２１５ｂ及び半導体素子２１５ｃを介して集積回路４００に信号を入力するための信号線とすることができる。つまり、回路は複数の信号線を有することができる。また、配線３０１乃至配線３０３、配線３１１及び配線３１２の間にはそれぞれ、ＥＳＤの放電回路となる２つの半導体素子が並列に位置する。配線３１１と配線３０１、配線３０１と配線３０２、配線３０２と配線３０３、配線３０３と配線３１２の間にはそれぞれ、半導体素子２１３ａおよび半導体素子２１３ｃ、半導体素子２１４ｄおよび半導体素子２１４ｅ、半導体素子２１４ｆおよび半導体素子２１４ｇ、半導体素子２１４ｈおよび半導体素子２１４ｉを有する。
【０１１２】
また、図１５は、集積回路４００をブロック４００ａ乃至ブロック４００ｃの複数のブロックに分け、ブロック毎に電圧クランプ素子として半導体素子２１６、半導体素子２１６ｂ及び半導体素子２１６ｃを設ける例を示す。ここでは例として集積回路４００を３つのブロックに分ける例を示すが、４つ以上のブロックに分けても構わない。
【０１１３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１１４】
（実施の形態２）
本実施の形態では、実施の形態１に示す回路に用いることのできるトランジスタの一例について説明する。
【０１１５】
［トランジスタ構造］
図１６は本発明の一態様を用いた電界効果型トランジスタの一例である。図１６（Ａ）はトランジスタ１００の上面図を示す。また、図１６（Ｂ）は図１６（Ａ）に示す一点鎖線Ｘ−Ｘ’における断面を、図１６（Ｄ）は一点鎖線Ｙ−Ｙ’における断面を示す。図１６に示すトランジスタ１００は、基板５０と、基板５０の上面に接する絶縁膜５１と、絶縁膜５１の上面に接する絶縁膜１１４と、絶縁膜１１４の上面に接する半導体層１０１と、導電層１０４ａ及び導電層１０４ｂと、半導体層１０１上にゲート絶縁膜１０２と、ゲート絶縁膜１０２を介して半導体層１０１と重なるゲート電極１０３と、を有する。またトランジスタ１００を覆って、絶縁膜１１２及び絶縁膜１１３が設けられている。また、トランジスタ１００は、導電層１０５を有してもよい。
【０１１６】
半導体層１０１は、例えば酸化物半導体層を用いることが好ましい。
【０１１７】
トランジスタ１００が有する半導体層１０１は単層で形成してもよく、複数の層を積層して形成してもよい。図１６（Ｃ）及び図１６（Ｅ）は、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃの３層を積層する例を示す。図１６（Ｃ）は図１６（Ａ）に示す一点鎖線Ｘ−Ｘ’における断面を、図１６（Ｅ）は一点鎖線Ｙ−Ｙ’における断面を示す。図１６（Ｃ）及び図１６（Ｅ）において、半導体層１０１ｂは半導体層１０１ａの上面に接し、半導体層１０１ｃは半導体層１０１ｂの上面に接する。
【０１１８】
または、トランジスタ１００は、図１７に示す構造としてもよい。図１７（Ａ）はトランジスタ１００の上面図を示す。また、図１７（Ｂ）は図１７（Ａ）に示す一点鎖線Ｘ−Ｘ’における断面を、図１７（Ｃ）は一点鎖線Ｙ−Ｙ’における断面を示す。図１７に示すトランジスタ１００は、半導体層１０１ａと、半導体層１０１ａの上面に接する半導体層１０１ｂと、半導体層１０１ｂの上面と接し、半導体層１０１ｂと重なる領域で離間する導電層１０４ａ及び導電層１０４ｂと、半導体層１０１ｂの上面に接する半導体層１０１ｃと、半導体層１０１ｃ上にゲート絶縁膜１０２と、ゲート絶縁膜１０２及び半導体層１０１ｃを介して半導体層１０１ｂと重なるゲート電極１０３と、を有する。また、図１７に示すトランジスタ１００は、導電層１０５を有してもよい。半導体層１０１ａは、絶縁膜１１４と半導体層１０１ｂの間に設けられている。また、半導体層１０１ｃは、半導体層１０１ｂとゲート絶縁膜１０２の間に設けられている。また、導電層１０４ａ及び導電層１０４ｂは、半導体層１０１ｂの上面に接し、半導体層１０１ｃの下面と接する。
【０１１９】
または、トランジスタ１００は、図１８に示す構造としてもよい。図１８（Ａ）はトランジスタ１００の上面図を示す。また、図１８（Ｂ）は図１８（Ａ）に示す一点鎖線Ｘ−Ｘ’における断面を、図１８（Ｃ）は一点鎖線Ｙ−Ｙ’における断面を示す。ここで、図１８と図１７の違いについて述べる。図１８（Ｂ）では、導電層１０４ａ及び導電層１０４ｂは半導体層１０１ｂの上面と接するのに対し、図１７（Ｂ）では、導電層１０４ａ及び導電層１０４ｂは半導体層１０１ｂの上面及び側面と接し、半導体層１０１ａの側面と接する。また、図１７では、半導体層１０１ｃ及びゲート絶縁膜１０２の端部と、ゲート電極１０３の端部は概略一致する例を示すが、図１８では、半導体層１０１ｃ及びゲート絶縁膜１０２の端部は、ゲート電極１０３の端部よりも外側に位置する例を示す。
【０１２０】
また、図１８に示すトランジスタ１００は、半導体層１０１ｃ、ゲート絶縁膜１０２、絶縁膜１１２及び絶縁膜１１３に開口部１２０ａ及び開口部１２０ｂを設けてもよい。また、図１８に示す例では、開口部に埋め込まれるように設けられるプラグ２４２及びプラグ２４３を有する。プラグ２４２及びプラグ２４３は、例えば、導電層１０４ａやゲート電極１０３と同様の材料を用いればよい。
【０１２１】
また、図１８においてチャネル幅を大きくした場合のトランジスタの一例を図１９に示す。図１９（Ａ）はトランジスタ１００の上面図を示す。また、図１９（Ｂ）は図１９（Ａ）に示す一点鎖線Ｘ−Ｘ’における断面を、図１９（Ｃ）は一点鎖線Ｙ−Ｙ’における断面を示す。
【０１２２】
図１６乃至図１９に示すように半導体層１０１を半導体層１０１ａ乃至半導体層１０１ｃの３層を積層して形成する場合、半導体層１０１ｂは、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和力の大きい酸化物を用いることが好ましい。例えば、半導体層１０１ｂとして、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１２３】
半導体層１０１ｂとして、半導体層１０１ａ及び半導体層１０１ｃよりも電子親和力の大きい酸化物を用いることにより、ゲート電極に電界を印加すると、半導体層１０１ａ、半導体層１０１ｂ、半導体層１０１ｃのうち、電子親和力の大きい半導体層１０１ｂにチャネルが形成される。ここで、半導体層１０１ｂにチャネルが形成されることにより、例えばチャネル形成領域がゲート絶縁膜１０２との界面から離れるために、ゲート絶縁膜との界面での散乱の影響を小さくすることができる。よって、トランジスタの電界効果移動度を高くすることができる。ここで、半導体層１０１ｂと半導体層１０１ｃは後述する通り、構成する元素が共通しているため、界面散乱がほとんど生じない。
【０１２４】
また、ゲート絶縁膜に酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜または窒化シリコン膜等を用いる場合、ゲート絶縁膜に含まれるシリコンが、酸化物半導体膜に混入することがある。酸化物半導体膜にシリコンが含まれると、酸化物半導体膜の結晶性の低下、キャリア移動度の低下などが起こる場合がある。従って、チャネルが形成される半導体層１０１ｂの不純物濃度、例えばシリコン濃度を低減するために、半導体層１０１ｂとゲート絶縁膜との間に半導体層１０１ｃを設けることが好ましい。同様の理由により、絶縁膜１１４からの不純物拡散の影響を低減するために、半導体層１０１ｂと絶縁膜１１４の間に半導体層１０１ａを設けることが好ましい。
【０１２５】
半導体層１０１ｂは、例えば、インジウムを含む酸化物半導体である。半導体層１０１ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層１０１ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層１０１ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１２６】
半導体層１０１ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層１０１ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．７ｅＶ以下、さらに好ましくは２．８ｅＶ以上３．３ｅＶ以下とする。
【０１２７】
次に、半導体層１０１ａ及び半導体層１０１ｃについて説明する。例えば、半導体層１０１ａ及び半導体層１０１ｃは、半導体層１０１ｂを構成する酸素以外の元素一種以上から構成される酸化物半導体である。半導体層１０１ｂを構成する酸素以外の元素一種以上から半導体層１０１ａ及び半導体層１０１ｃが構成されるため、半導体層１０１ａと半導体層１０１ｂとの界面、及び半導体層１０１ｂと半導体層１０１ｃとの界面において、界面準位が形成されにくい。
【０１２８】
半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃは、少なくともインジウムを含むと好ましい。なお、半導体層１０１ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高い。また、半導体層１０１ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体層１０１ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高い。なお、半導体層１０１ｃは、半導体層１０１ａと同種の酸化物を用いても構わない。
【０１２９】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、例えば半導体層１０１ｃはインジウムガリウム酸化物を含んでもよい。ガリウム原子割合［Ｉｎ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１３０】
ここでバンド構造について図２２（Ｂ）に示す。図２２（Ｂ）には、真空準位（ｖａｃｕｕｍ  ｌｅｖｅｌと表記。）、各層の伝導帯下端のエネルギー（Ｅｃと表記。）及び価電子帯上端のエネルギー（Ｅｖと表記。）を示す。
【０１３１】
ここで、半導体層１０１ａと半導体層１０１ｂとの間には、半導体層１０１ａと半導体層１０１ｂとの混合領域を有する場合がある。また、半導体層１０１ｂと半導体層１０１ｃとの間には、半導体層１０１ｂと半導体層１０１ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層１０１ａ、半導体層１０１ｂ及び半導体層１０１ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１３２】
なお、図２２（Ｂ）では、半導体層１０１ａと半導体層１０１ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、半導体層１０１ａよりも半導体層１０１ｃのＥｃが高いエネルギーを有してもよい。
【０１３３】
このとき、電子は、半導体層１０１ａ中及び半導体層１０１ｃ中ではなく、半導体層１０１ｂ中を主として移動する。上述したように、半導体層１０１ａ及び半導体層１０１ｂの界面における界面準位密度、半導体層１０１ｂと半導体層１０１ｃとの界面における界面準位密度が低くすることによって、半導体層１０１ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１３４】
図１６（Ｄ）、図１６（Ｅ）、図１７（Ｃ）、図１８（Ｃ）及び図１９（Ｃ）に示す例のように、ゲート電極１０３は、ゲート絶縁膜１０２を介して、またはゲート絶縁膜１０２及び半導体層１０１ｃを介して、半導体層１０１ｂの上面と側面を覆う。よって、ゲート電極１０３の電界によって、半導体層１０１ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体層１０１ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０１３５】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【０１３６】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１３７】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１３８】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１３９】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１４０】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１４１】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１４２】
半導体層１０１ａとなる半導体、及び半導体層１０１ｂとなる半導体、及び半導体層１０１ｃとなる半導体は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０１４３】
なお、半導体層１０１ａとなる半導体、及び半導体層１０１ｂとなる半導体、及び半導体層１０１ｃとなる半導体として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０１４４】
＜絶縁膜１１４導電層１０４の説明＞
導電層１０４ａ及び導電層１０４ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
【０１４５】
導電層１０４ａ及び導電層１０４ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１４６】
導電層１０４ａ及び導電層１０４ｂは、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１４７】
ゲート電極１０３は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１４８】
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
【０１４９】
また、ゲート電極１０３とゲート絶縁膜１０２の間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも半導体層１０１より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１５０】
ゲート電極１０３は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１５１】
導電層１０５は、ゲート電極１０３と同様な材料を用いて形成すればよい。導電層１０５に、ソース電極よりも低い電圧または高い電圧を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、導電層１０５に印加する電圧は、可変であってもよいし、固定であってもよい。導電層１０５に印加する電圧を可変にする場合、電圧を制御する回路を導電層１０５に接続してもよい。また、導電層１０５は、ゲート電極１０３と接続してもよい。
【０１５２】
絶縁膜１１３は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。絶縁膜１１３は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１５３】
ここで、トランジスタは図１７（Ｄ）及び図１８（Ｄ）に示すように、層１１９ａ及び層１１９ｂを有してもよい。
【０１５４】
図１７（Ｄ）において、層１１９ａ及び層１１９ｂは絶縁膜１１４の上面、半導体層１０１ａの側面、半導体層１０１ｂの側面及び上面に接する。また導電層１０４ａは層１１９ａの上面に接し、導電層１０４ｂは層１１９ｂの上面に接する。
【０１５５】
図１８（Ｄ）において、層１１９ａ及び層１１９ｂは半導体層１０１ｂの上面に接する。また導電層１０４ａは層１１９ａの上面に接し、導電層１０４ｂは層１１９ｂの上面に接する。
【０１５６】
層１１９ａ及び層１１９ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。層１１９ａ及び層１１９ｂとしては、例えば、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０１５７】
層１１９ａ及び層１１９ｂは、可視光線を透過する性質を有しても構わない。または、層１１９ａ及び層１１９ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１５８】
また、層１１９ａ及び層１１９ｂは、半導体層１０１ｂなどとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０１５９】
なお、層１１９ａ及び層１１９ｂは、導電層１０４ａ及び導電層１０４ｂよりも高抵抗の層を用いると好ましい場合がある。また、層１１９ａ及び層１１９ｂは、トランジスタのチャネルよりも低抵抗の層を用いると好ましい場合がある。例えば、層１１９ａ及び層１１９ｂの抵抗率を、０．１Ω・ｃｍ以上１００Ω・ｃｍ以下、０．５Ω・ｃｍ以上５０Ω・ｃｍ以下、または１Ω・ｃｍ以上１０Ω・ｃｍ以下とすればよい。層１１９ａ及び層１１９ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層１１９ａ及び層１１９ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１６０】
保護回路４０１は、第１のトランジスタ及び第２のトランジスタを有する。
【０１６１】
第１のトランジスタにおいて、ドレイン−ソース間の電圧の増加に伴い、ドレイン−ソース間の抵抗が減少することが好ましい。また、第１のトランジスタにおいて、ドレイン−ソース間の電圧及び電流をＶｄｓ及びＩｄｓ、ゲート−ソース間の電圧をＶｇｓとする。ここで、チャネル幅をＷ、チャネル長をＬ、トランジスタの抵抗をＲとする。第１のトランジスタにおいて、Ｖｇｓ＝０Ｖ、Ｖｄｓ＝３ＶでＲ×Ｗは例えば、好ましくは１０６［Ω・ｍ］以下、さらに好ましくは１０５［Ω・ｍ］以下、より好ましくは１０４［Ω・ｍ］以下、より好ましくは１０２［Ω・ｍ］以下、より好ましくは１［Ω・ｍ］以下である。
【０１６２】
一方、第２のトランジスタにおいて、ドレイン−ソース間の電圧の増加に伴うドレイン−ソース間の抵抗の減少は小さいことが好ましい。よって、第２のトランジスタにおいて、Ｖｇｓ＝０Ｖ、Ｖｄｓ＝３ＶでＲ×Ｗは例えば、好ましくは１０６［Ω・ｍ］以上である。
【０１６３】
また、ゲート電圧が印加されていない場合において、第２のトランジスタと比較して、第１のトランジスタではドレイン−ソース間の電圧印加に対する応答、すなわち電流の立ち上がりが速いことが好ましい。
【０１６４】
ここで、半導体層１０１ｂは、ゲート電極１０３の電界を、上面からのみでなく、側面からも受ける。また、半導体層１０１ｂの幅、すなわち見かけ上のチャネル幅が小さいほど側面からの電界の影響を強く受ける。よって、半導体層１０１ｂの幅を小さくすることにより、側面からのゲート電界の影響をより大きくすることができ、半導体層１０１の幅を大きくすることにより、側面からのゲート電界の影響をより小さくすることができる。つまり、ｓ−ｃｈａｎｎｅｌ構造では、３次元的な形状を用いて効果的にゲート電界を強めることができるといえる。
【０１６５】
例えば、ゲート電界の強さを適度に弱めることにより、ゲートに電圧が印加されていない状態において、ＥＳＤに伴い発生する高電圧がドレイン−ソース間に印加された場合に、発生した電流を放電しやすくすることができる。第１のトランジスタでは、ゲート電界を適度に弱めることが好ましい。第１のトランジスタは、ＥＳＤに伴い発生する高電圧が印加された場合の放電経路に用いることができる。例えば、実施の形態１に示す半導体素子２１３ａ、半導体素子２１４ａ及び半導体素子２１６に用いることができる。
【０１６６】
一方、第２のトランジスタでは、ゲート電界を強くすることが好ましい。第２のトランジスタは、ＥＳＤに伴い発生する高電圧が印加された場合に高い抵抗を有し、集積回路４００内へ電流が流れることを抑制するための素子として用いることができる。例えば、実施の形態１に示す半導体素子２１５に用いることができる。
【０１６７】
ここで本発明の一態様のトランジスタでは、チャネル幅を調整することにより、チャネル領域における横方向からのゲート電界の強さを調整することができる。ここで、ＥＳＤにより発生する電流を放電するための第１のトランジスタは、集積回路４００内へ電流が流れることを抑制するための第２のトランジスタよりもゲート電界を弱くすることが好ましい。また、第１のトランジスタと第２のトランジスタを同じゲート絶縁膜の厚さで形成してもよい。
【０１６８】
ここで、第１のトランジスタは、例えばみかけ上のチャネル幅、つまり半導体層１０１ｂの幅が好ましくは１００ｎｍ以上、さらに好ましくは２００ｎｍ以上、より好ましくは５００ｎｍ以上の領域を有する。また、チャネル長は好ましくは１μｍ以下、さらに好ましくは５００ｎｍ以下、より好ましくは１００ｎｍ以下の領域を有する。ここで、ゲート絶縁膜は例えば１ｎｍ以上４０ｎｍ以下が好ましく、３ｎｍ以上２０ｎｍ以下がより好ましい。
【０１６９】
ここで、第１のトランジスタは、大きな電流を流せることが好ましく、抵抗はより低いことが好ましい。よって、例えば第１のトランジスタのチャネル幅は大きいことが好ましい。第１のトランジスタとして例えば図２０に示すような半導体素子を用いてもよい。図２０は、複数の島状の半導体層１０１ｂを並列に接続する例を示す。半導体層１０１ｂを並列に接続することにより、半導体素子の抵抗を低くすることができる。図２０において、第１のトランジスタは、ひとつの島状の半導体層１０１ｂの幅が好ましくは１００ｎｍ以上、さらに好ましくは２００ｎｍ以上、より好ましくは５００ｎｍ以上の領域を有する。また、島状の半導体層１０１ｂのそれぞれの幅の和をＷｓとすると、Ｗｓは、１０μｍ以上が好ましく、１００μｍ以上がさらに好ましく、１０００μｍ以上がより好ましい。また、第１のトランジスタのチャネル長をＬとすると、Ｗｓ／Ｌは例えば１０以上が好ましく、１００以上がさらに好ましく、１０００以上がより好ましい。また、図２０に示すトランジスタは、絶縁膜１１２及び絶縁膜１１３に設けられる開口部１２０ａ及び開口部１２０ｂを有してもよい。また、開口部１２０ａ及び開口部１２０ｂを埋め込むように設けられるプラグ２４２及びプラグ２４３を有することが好ましい。
【０１７０】
第２のトランジスタは、ゲート電圧が印加されていないときに高い抵抗を有することが好ましい。よって、ゲート電界をより強くすることが好ましい。
【０１７１】
第２のトランジスタは、チャネル幅が、好ましくは８０ｎｍ以下、さらに好ましくは６０ｎｍ以下、より好ましくは４０ｎｍ以下の領域を有する。また、第１のトランジスタの有するチャネル幅は、１００ｎｍ以上が好ましく、２００ｎｍ以上がさらに好ましく、５００ｎｍ以上がより好ましい。ここで、ゲート絶縁膜は例えば１ｎｍ以上４０ｎｍ以下が好ましく、３ｎｍ以上２０ｎｍ以下がより好ましい。
【０１７２】
また、第２のトランジスタのしきい値は０．２Ｖ以上２Ｖ以下が好ましく、０．５Ｖ以上１Ｖ以下がより好ましい。
【０１７３】
また、導電層１０５に電圧を印加することにより、パンチスルーを抑制することができる場合がある。よって、例えば第２のトランジスタに導電層１０５を設け、電圧を印加することにより、ゲート電界を強めることが好ましい。また、第１のトランジスタ及び第２のトランジスタがともに導電層１０５を有してもよい。その場合には、例えば第１のトランジスタが有する導電層１０５が第１のトランジスタに与える電界と比較して、第２のトランジスタが有する導電層１０５が第２のトランジスタに与える電界が強くなるように、それぞれの電位を調整してもよい。なお、図１６乃至図２０に示す導電層１０５は上面図において、その端部がゲート電極１０３よりも内側に位置するが、導電層１０５の端部がゲート電極１０３の端部よりも外側に位置してもよい。
【０１７４】
［トランジスタのレイアウト例］
また、図２１には複数のトランジスタを並列に接続するレイアウトの例を示す。図２１に示すレイアウトでは、ゲート電極１０３、導電層１０４ａ及び導電層１０４ｂが櫛形に形成されている。導電層１０４ａ及び導電層１０４ｂは、トランジスタのソース電極またはドレイン電極のいずれかとして機能する。また、図２１に示す複数のトランジスタは、開口部１２０ａ及び開口部１２０ｂを有してもよい。開口部１２０ａ及び開口部１２０ｂの詳細については、例えば図１８の記載を参照すればよい。
【０１７５】
図２１において、例えばトランジスタ１００ａとトランジスタ１００ｂは並列に接続し、導電層１０４ｂを共有している。このように、上下に隣接するトランジスタが導電層を共有することにより、保護回路４０１の面積を縮小できる。また、導電層の長さを短くすることができるため、導電層１０４ａや導電層１０４ｂの配線抵抗を減らすことができる。また、トランジスタ１００ａ及びトランジスタ１００ｂは半導体層１０１を共有する。
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１７６】
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又は塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０１７７】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【０１７８】
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０１７９】
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することが出来る。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができる。
【０１８０】
例えば、本明細書等において、トランジスタの一例としては、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上（信頼性の向上）を図ることができる。または、マルチゲート構造により、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を利用すると、理想的な電流源回路、又は非常に高い抵抗値をもつ能動負荷を実現することが出来る。その結果、特性のよい差動回路又はカレントミラー回路などを実現することが出来る。
【０１８１】
なお、トランジスタの一例としては、チャネルの上下にゲート電極が配置されている構造のトランジスタを適用することができる。チャネルの上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル領域が増えるため、電流値の増加を図ることができる。または、チャネルの上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【０１８２】
なお、トランジスタの一例としては、チャネル領域の上にゲート電極が配置されている構造、チャネル領域の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、チャネル領域を並列に接続した構造、又はチャネル領域が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることが出来る。
【０１８３】
なお、トランジスタの一例としては、チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。チャネル領域（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、チャネル領域の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
【０１８４】
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
【０１８５】
（実施の形態３）
本実施の形態では、本発明の一態様の保護回路及び集積回路を有する半導体装置の一例について説明する。
【０１８６】
［集積回路４００］
図２２に、半導体装置３００の一例を示す。半導体装置３００は、集積回路４００と、保護回路４０１を有する。集積回路４００は、半導体素子を有する。半導体素子は、例えばシリコン、ゲルマニウム、ガリウム及びヒ素などの半導体材料、シリコン、ゲルマニウム、ガリウム、ヒ素及びアルミニウムなどを有する化合物半導体材料、有機半導体材料、または酸化物半導体材料などを有することが好ましい。
【０１８７】
集積回路４００は、トランジスタを有することが好ましい。また、集積回路４００が有するトランジスタは、チャネル幅が、例えば６０ｎｍ以下、さらに好ましくは４０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有することが好ましい。また、集積回路４００は、シリコンを有するトランジスタと、酸化物半導体膜を有するトランジスタと、を有してもよい。
【０１８８】
保護回路４０１として、実施の形態１に示す保護回路４０１を用いることができる。また、保護回路４０１は、実施の形態１及び実施の形態２に示す半導体素子を有することが好ましい。また、保護回路４０１は、実施の形態１及び実施の形態２に示す、本発明の一態様のトランジスタを有することが好ましい。
【０１８９】
また、保護回路４０１は、酸化物半導体膜を有するトランジスタを有することが好ましい。
【０１９０】
［回路の積層構造の例］
図２２（Ａ）に示す半導体装置３００の断面構造の一例を、図２３に示す。図２３に示す例では、集積回路４００はシリコンを有するｎチャネル型のトランジスタ１３０ａ及びトランジスタ１３０ｂと、シリコンを有するｐチャネル型のトランジスタ２３０ａ乃至２３０ｃと、を有する。また、集積回路４００は、酸化物半導体膜を有するｎチャネル型のトランジスタ２００を有してもよい。また、保護回路４０１は、酸化物半導体膜を有するｎチャネル型のトランジスタ１００、トランジスタ１００ａ乃至トランジスタ１００ｃを有する。トランジスタ１００ａ乃至トランジスタ１００ｃは、並列に接続する。トランジスタ１００ａ乃至トランジスタ１００ｃは、図２３に示すように例えばソース電極やドレイン電極を隣接するトランジスタと共有することが好ましい。
【０１９１】
また図２３には、シリコンを有するｐチャネル型のトランジスタ２３０ｃを示す。トランジスタ２３０ｃは、例えば保護回路４０１の一部として機能してもよい。つまり、保護回路４０１は、トランジスタ２３０ｃを有してもよい。
【０１９２】
図２３に示すように、シリコンを用いたトランジスタの上に、酸化物半導体膜を有するトランジスタを積層することにより、半導体装置３００の面積を縮小することができる。
【０１９３】
トランジスタ１３０ａ及びトランジスタ１３０ｂは、半導体基板１３１上に設けられ、半導体層１３２、ゲート絶縁膜１３４、ゲート電極１３５、及びソース領域またはドレイン領域として機能する低抵抗層１３３ａ及び低抵抗層１３３ｂを有する。また、トランジスタ１３０ａ及びトランジスタ１３０ｂはサイドウォールとして機能する絶縁膜を有してもよい。また、トランジスタ１３０ａ及びトランジスタ１３０ｂは、ＬＤＤ（ライトドープドレイン）領域である領域１７６ａと領域１７６ｂを有してもよい。
【０１９４】
トランジスタ２３０ａ乃至トランジスタ２３０ｃは、半導体基板１３１上に形成され、半導体層２３２、ゲート絶縁膜１３４、ゲート電極２３５、及びソース領域またはドレイン領域として機能する低抵抗層２３３ａ及び低抵抗層２３３ｂを有する。また、トランジスタ２３０ａ乃至トランジスタ２３０ｃはサイドウォールとして機能する絶縁膜を有してもよい。また、トランジスタ２３０ａ乃至トランジスタ２３０ｃは、ＬＤＤ（ライトドープドレイン）領域である領域２７６ａと領域２７６ｂを有してもよい。
【０１９５】
図２３では、トランジスタ１３０ａ、トランジスタ１３０ｂ、トランジスタ２３０ａ乃至トランジスタ２３０ｃを覆うように絶縁膜１３６、絶縁膜１３７及び絶縁膜１３８が設けられている。また、絶縁膜１３６乃至絶縁膜１３８に埋め込むようにプラグ２４１等を設けてもよい。絶縁膜１３６は半導体装置の作製工程において、低抵抗層１３３ａ及び低抵抗層１３３ｂに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁膜１３６は不要であれば設けなくてもよい。また、半導体層１３２にシリコン系半導体材料を用いた場合、絶縁膜１３７は水素を含む絶縁材料を含むことが好ましい。水素を含む絶縁膜１３７をトランジスタ１３０上に設け、加熱処理を行うことで絶縁膜１３７中の水素により半導体層１３２中のダングリングボンドが終端され、トランジスタ１３０の信頼性を向上させることができる。また絶縁膜１３８はその下層に設けられるトランジスタ１３０などによって生じる段差を平坦化する平坦化層として機能する。絶縁膜１３８の上面は、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
【０１９６】
絶縁膜１３８上に、絶縁膜２１１及びバリア膜１１１が設けられている。また、絶縁膜２１１には導電層２２５等が埋め込まれてもよい。バリア膜１１１は、これよりも下層から水及び水素が上層に拡散することを抑制する機能を有する層である。また、バリア膜１１１は酸素透過性が低いことが好ましい。
【０１９７】
バリア膜１１１上に、トランジスタ１００、トランジスタ１００ａ乃至トランジスタ１００ｃ、及びトランジスタ２００が設けられている。トランジスタ１００、トランジスタ１００ａ乃至トランジスタ１００ｃ、及びトランジスタ２００については、先の実施の形態に示すトランジスタ１００の記載を参照すればよい。
【０１９８】
トランジスタ１００、トランジスタ１００ａ乃至トランジスタ１００ｃ、及びトランジスタ２００を覆うように絶縁膜２２１、絶縁膜２２２及び絶縁膜２２３を設けてもよい。
【０１９９】
絶縁膜２２１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。また絶縁膜２２１として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜２２１を形成した後にその上面に対して平坦化処理を行うことが好ましい。
【０２００】
半導体装置３００は、トランジスタ１００、トランジスタ１００ａ乃至トランジスタ１００ｃ、及びトランジスタ２００のソース電極及びドレイン電極に電気的に接続するプラグ２４２、プラグ２４３等を有してもよい。また、半導体装置３００は、プラグ２４２、プラグ２４３等に接続するプラグ２４４、プラグ２４５、プラグ２４６、プラグ２４７や、導電層２２６ａ乃至導電層２２６ｄ等を有してもよい。
【０２０１】
また、実施の形態２で説明した通り、保護回路４０１に用いるトランジスタのチャネル幅は大きいことが好ましい。チャネル幅を大きくすると、トランジスタの面積は大きくなるため、保護回路４０１の面積も大きくなる。例えば保護回路４０１を、シリコンを用いたトランジスタの上に積層することにより、保護回路４０１が有するトランジスタのチャネル幅を大きくしても、半導体装置３００の面積の増大を抑えることができる場合があり、好ましい。
【０２０２】
また、保護回路４０１には大きな電流が流れるため、大きな発熱を伴う場合がある。ここで、例えば保護回路４０１に接続する配線を太くすることにより、発熱を抑制し、放熱性を高めることができる場合がある。また、例えば保護回路の上に更に配線層を積層することにより、配線を太くしても半導体装置３００の面積の増大を抑えることができる場合があり好ましい。
【０２０３】
また、酸化物半導体膜を用いたトランジスタは短チャネル効果に対する耐性が高いために、ゲート絶縁膜として例えば１０ｎｍ程度の厚さを用いたとしても、良好なオンオフ特性を得ることができる。よって、例えば高速動作を要する集積回路に用いるトランジスタ２００と、高い耐圧を要する保護回路部に用いるトランジスタ１００と、を同じゲート絶縁膜の厚さを用いて形成してもよい。同じゲート絶縁膜の厚さを用いることにより、ゲート絶縁膜工程を簡略化することができる。あるいは、高い耐圧を要する保護回路部のゲート絶縁膜をより厚く形成してもよい。
【０２０４】
ここで、集積回路４００には様々な回路を用いることができる。集積回路４００は、例えば、記憶装置を有してもよい。また、集積回路４００は、例えば、ＣＰＵ（中央演算処理装置）を有してもよい。
【０２０５】
また、例えば、集積回路４００と保護回路４０１をＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグに搭載してもよい。本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０２０６】
［ＲＦタグの構成例］
ＲＦタグの構成例について図２４を用いて説明する。図２４は、ＲＦタグの構成例を示すブロック図である。
【０２０７】
図２４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。アンテナ８０４と、整流回路８０５、復調回路８０７及び変調回路８０８との間に保護回路４０１が設けられている。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０２０８】
なお、保護回路４０１は、ＲＦタグ８００内に複数設けられていてもよい。例えばＲＦタグ８００を構成する各ブロックの間に設けてもよい。例えば、整流回路８０５と、定電圧回路８０６との間に設けてもよいし、例えば論理回路８０９と、論理回路８０９に接続する他の回路、すなわち定電圧回路８０６、復調回路８０７、変調回路８０８、記憶回路８１０及びＲＯＭ８１１、との間に設けてもよい。
【０２０９】
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２１０】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２１１】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
【０２１２】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２１３】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０２１４】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２１５】
（実施の形態４）
［酸化物半導体膜の構造］
以下では、酸化物半導体膜の構造について説明する。
【０２１６】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０２１７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２１８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２１９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２２０】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２２１】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２２２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２２３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２２４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２２５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２２６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２２７】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２２８】
次に、微結晶酸化物半導体膜について説明する。
【０２２９】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２３０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２３１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２３２】
次に、非晶質酸化物半導体膜について説明する。
【０２３３】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２３４】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２３５】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２３６】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２３７】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２３８】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２３９】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２４０】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２４１】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０２４２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２４３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２４４】
（実施の形態５）
本実施の形態では、先の実施の形態に示す集積回路４００として表示装置を用いる例を示す。
【０２４５】
図２５（Ａ）は、本発明の一態様の表示パネルの上面図であり、図２５（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図２５（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０２４６】
ここで画素部に配置するトランジスタとして、例えば酸化物半導体膜を有するトランジスタを用いてもよい。また、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部に酸化物半導体膜を有するトランジスタを用いてもよい。画素部や駆動回路に酸化物半導体膜を有するトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２４７】
アクティブマトリクス型表示装置のブロック図の一例を図２５（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）端子部７０５を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）等に接続されている。また、表示装置は保護回路４０１ａ、保護回路４０１ｂ及び保護回路４０１ｃを有する。保護回路４０１ａ乃至保護回路４０１ｃは、先の実施の形態に示す保護回路４０１の記載を参照すればよい。ここで、保護回路４０１ａ乃至保護回路４０１ｃは例えば、各駆動回路、すなわち第１の走査線駆動回路７０２、第２の走査線駆動回路７０３及び信号線駆動回路７０４の入力部と接続すればよい。また、保護回路４０１ａ乃至保護回路４０１ｃは、ＦＰＣ端子部７０５と接続してもよい。つまり、保護回路４０１ａ乃至保護回路４０１ｃをＦＰＣ端子部７０５と、各駆動回路と、の間に設けてもよい。例えば、各駆動回路と、ＦＰＣ端子部７０５とを、保護回路４０１ａ乃至保護回路４０１ｃを介して接続してもよい。
【０２４８】
図２５（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、保護回路４０１ａ乃至保護回路４０１ｃが有する、酸化物半導体膜を有するトランジスタと同じ工程で作製することができる。よって、同じ基板内に第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４、及び保護回路４０１を設けることができる。そのため、外部に設ける駆動回路等の部品の数が減り、コストの低減を図ることができる。また、基板７００外部に駆動回路や保護回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０２４９】
〔液晶パネル〕
また、画素の回路構成の一例を図２５（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
【０２５０】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
【０２５１】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７には酸化物半導体膜を有するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
【０２５２】
トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層とはそれぞれ分離されている。なお、第１の画素電極層と第２の画素電極層の形状としては、特に限定はない。例えば、第１の画素電極層はＶ字状とすればよい。
【０２５３】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０２５４】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２５５】
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
【０２５６】
なお、図２５（Ｂ）に示す画素回路は、これに限定されない。例えば、図２５（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０２５７】
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図２５（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０２５８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２５９】
図２５（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、ｎチャネル型のトランジスタのチャネル形成領域には、酸化物半導体膜を用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０２６０】
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０２６１】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２６２】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には酸化物半導体膜を有するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
【０２６３】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０２６４】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
【０２６５】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２６６】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２６７】
なお、画素回路の構成は、図２５（Ｃ）に示す画素構成に限定されない。例えば、図２５（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０２６８】
図２５で例示した回路に酸化物半導体膜を有するトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０２６９】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２７０】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２７１】
（実施の形態６）
本実施の形態では、先の実施の形態に示す集積回路４００として、酸化物半導体膜を用いた集積回路の例を示す。
【０２７２】
ここで先の実施の形態に示す通り、半導体装置３００は集積回路４００と、保護回路４０１とを有し、保護回路４０１は酸化物半導体膜を有するトランジスタ、例えばトランジスタ１００などを有する。
【０２７３】
よって、以下に示す各集積回路と、保護回路４０１が有するトランジスタ１００などを同じ工程で作製することができるため、好ましい。
【０２７４】
〔ＣＭＯＳ回路〕
図２６（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。図中、「ＯＳ」の記号を付したトランジスタには、酸化物半導体膜を有するトランジスタを用いることができる。
【０２７５】
〔アナログスイッチ〕
また図２６（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。図中、「ＯＳ」の記号を付したトランジスタには、酸化物半導体膜を有するトランジスタを用いることができる。
【０２７６】
〔記憶装置の例〕
次に、集積回路４００として記憶装置を用いる例を示す。ここで、酸化物半導体膜を有するトランジスタを記憶装置に用いることにより、優れた保持特性を実現することができる。
【０２７７】
ここで先の実施の形態に示す通り、半導体装置３００は集積回路４００と、保護回路４０１とを有し、保護回路４０１は酸化物半導体膜を有するトランジスタ、例えばトランジスタ１００などを有する。
【０２７８】
よって、記憶装置が有する、酸化物半導体膜を有するトランジスタと、保護回路４０１が有するトランジスタ１００などを同じ工程で作製することができるため、好ましい。
【０２７９】
記憶装置の一例を図２６に示す。  図２６（Ｃ）に示す記憶装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、及び容量素子３４００を有している。ここで、第１の半導体材料及び第２の半導体材料は、シリコンやゲルマニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、有機半導体材料、または酸化物半導体材料などの材料から適宜、選択することができる。ここでは、第２の半導体材料として酸化物半導体を用いる例を示す。
【０２８０】
トランジスタ３３００に酸化物半導体を用いることにより、オフ電流を小さくすることができるため、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２８１】
図２６（Ｃ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２８２】
図２６（Ｃ）に示す記憶装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２８３】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
【０２８４】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２８５】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２８６】
また、図２６（Ｄ）には図２６（Ｃ）の変形例を示す。図２６（Ｄ）は、トランジスタ３２００を設けていない点で主に図２６（Ｃ）と相違している。
【０２８７】
本実施の形態に示す記憶装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２８８】
また、本実施の形態に示す記憶装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２８９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２９０】
（実施の形態７）
本実施の形態では、先の実施の形態に示す集積回路４００として、ＣＰＵを用いる例を示す。
【０２９１】
［ＣＰＵ］
図２７は、ＣＰＵの一例の構成を示すブロック図である。
【０２９２】
図２７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２９３】
図２７は、外部の入出力装置や、周辺回路からの入力信号がＦＰＣ１１８０を介して入力される例を示す。保護回路４０１は、ＣＰＵが有する各回路と、ＦＰＣ１１８０との間に設けることが好ましい。また、ＦＰＣ１１８０に入力される信号は、その入力経路の詳細は図示しないが、ＣＰＵが有する各回路に適宜入力される。
【０２９４】
また、保護回路４０１は、ＣＰＵが有する各回路間に設けてもよい。
【０２９５】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２９６】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２９７】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２９８】
図２７に示すＣＰＵでは、レジスタ１１９６に、記憶装置が設けられている。レジスタ１１９６の記憶装置として、先の実施の形態に示した記憶装置を用いてもよい。
【０２９９】
図２７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３００】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０１】
（実施の形態８）
本実施の形態では、本発明の一態様に係る半導体装置を用いることができる電子機器の例を説明する。なお、本発明の一態様に係る半導体装置は、本発明の一態様に係る保護回路と、集積回路と、を有する。
【０３０２】
［電子機器の例］
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。
【０３０３】
図２８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３０４】
図２８（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３０５】
図２８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３０６】
図２８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３０７】
図２８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３０８】
図２８（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３０９】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３１０】
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図２９を用いながら説明する。
【０３１１】
［ＲＦタグの使用例］
ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２９（Ａ）参照）、包装用容器類（包装紙やボトル等、図２９（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２９（Ｂ）参照）、乗り物類（自転車等、図２９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２９（Ｅ）、図２９（Ｆ）参照）等に設けて使用することができる。
【０３１２】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３１３】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３１４】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【実施例１】
【０３１５】
本実施例では、本発明の一態様のトランジスタを作製し、その特性を評価した。トランジスタとして、図１８に示す断面構造を有するトランジスタを用いた。但し、用いたトランジスタは導電層１０５を有さない構造とした。
【０３１６】
［トランジスタの作製］
以下に、トランジスタの作製方法を示す。
【０３１７】
基板５０としてシリコンウェハを準備した。次に、シリコンウェハ上に絶縁膜５１を形成した。絶縁膜５１は、酸化シリコン膜と酸化窒化シリコン膜の積層膜とした。酸化シリコン膜は熱酸化により１００ｎｍの厚さで形成し、酸化窒化シリコン膜はＰＥＣＶＤ法により３００ｎｍの厚さで成膜した。酸化窒化シリコン膜の成膜条件の詳細は表１の（１）に示す。絶縁膜５１の形成後、ＣＭＰ法を用いて平坦化処理を行った。その後、４５０℃１時間の熱処理を行った。
【０３１８】
【表１】
0006537892.tif 000002
【０３１９】
次に、イオン注入法を用いて酸素イオン（１６Ｏ＋）の注入を行った。注入条件は、表１の（２）に示す。
【０３２０】
次に、絶縁膜５１上に、半導体層１０１ａとなる第１の半導体膜を形成した。第１の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットに用い、スパッタリング法により、厚さ１０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は、表１の（３）に示す。
【０３２１】
続いて、半導体層１０１ｂとなる第２の半導体膜を形成した。第２の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のＩｎ−Ｇａ−Ｚｎ酸化物の多結晶をターゲットに用い、スパッタリング法により、厚さ４０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は表１の（４）に示す。
【０３２２】
次に、４５０℃にて、窒素雰囲気下において加熱処理を１時間行った後、同じ処理室内にて、酸素雰囲気下において加熱処理を１時間行った。
【０３２３】
次に、半導体層１０１ｂ上にタングステン膜を１５ｎｍの厚さで成膜した。タングステンの成膜にはスパッタリング法を用いた。成膜条件の詳細は表２の（５）に示す。
【０３２４】
【表２】
0006537892.tif 000003
【０３２５】
次に、タングステン膜上に有機塗布膜を２０ｎｍの厚さで塗布した。
【０３２６】
次に、有機塗布膜上にレジストを１００ｎｍの厚さで成膜した。その後、露光および現像を行い、レジストマスクを形成した。なお、露光には電子ビーム露光機を用いた。
【０３２７】
次に、レジストマスクをマスクに、有機塗布膜およびタングステン膜をエッチングして、ハードマスクを形成した。その後、酸素プラズマによるアッシングにてレジストマスクおよび有機塗布膜を除去した。
【０３２８】
次に、ハードマスクをマスクに半導体層１０１ｂ及び半導体層１０１ａをエッチングした。エッチング条件は、基板温度を７０℃とし、エッチングガス（ＣＦ４＝１６ｓｃｃｍ、Ａｒ＝３２ｓｃｃｍ）を用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとした。圧力は、３．０Ｐａで３秒間処理を行った後、１．０Ｐａとした。
【０３２９】
次に、タングステン膜を加工し、導電層１０４ａ及び導電層１０４ｂを形成した。
【０３３０】
次に、導電層１０４ａ及び導電層１０４ｂ上に、半導体層１０１ｃとなる第３の半導体膜を形成した。第３の半導体膜として、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のＩｎ−Ｇａ−Ｚｎ系酸化物の多結晶をターゲットを用い、スパッタリング法により、厚さ５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成した。成膜条件の詳細は表２の（６）に示す。
【０３３１】
次に、ゲート絶縁膜１０２として酸化窒化シリコン膜を、ＰＥＣＶＤ法を用いて１０ｎｍ成膜した。成膜条件の詳細は、表２の（７）に示す。次に、ゲート電極１０３となる導電膜として、窒化チタン膜を１０ｎｍの厚さで形成した後にタングステンを３０ｎｍの厚さで形成した。成膜条件の詳細は、表３の（８）に窒化チタンの条件を、（９）にタングステンの条件を示す。次に、該導電膜を加工してゲート電極１０３を形成した。
【０３３２】
【表３】
0006537892.tif 000004
【０３３３】
次に、レジストマスクを形成し、エッチングを用いてゲート絶縁膜１０２及び半導体層１０１ｃの加工を行った。エッチング条件は、エッチングガス（ＣＨ３＝５６ｓｃｃｍ、Ｈｅ＝１４４ｓｃｃｍ）を用い、バイアス電力を４２５Ｗとし、ＩＣＰ電源電力を２５Ｗとし、圧力を７．５Ｐａとして第１のエッチングを行った後、エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）を用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとして第２のエッチングを行った後、圧力を３．０Ｐａとし、その後エッチングガス（ＣＨ４：Ａｒ＝１６ｓｃｃｍ：３２ｓｃｃｍ）を用い、バイアス電力を５０Ｗとし、ＩＣＰ電源電力を６００Ｗとし、圧力を１．０Ｐａとして第３のエッチングを行った。
【０３３４】
次に、絶縁膜１１２として、厚さ４０ｎｍの酸化アルミニウム膜を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成した。次に、絶縁膜１１３として、厚さ１５０ｎｍの酸化窒化シリコン膜を形成した。
【０３３５】
次に、レジストマスクを形成し、導電層１０４ａ及び導電層１０４ｂに達する開口部を、絶縁膜１１２及び絶縁膜１１３をエッチングすることにより形成した。
【０３３６】
次に、開口部内及び絶縁膜１１３上に、厚さ５０ｎｍのチタン膜と、厚さ２００ｎｍのアルミニウム膜と、厚さ５０ｎｍのチタン膜とを順に積層させた導電膜を、スパッタリング法を用いて形成した。次に、開口部内及び絶縁膜１１３上の導電膜の形状をエッチングにより加工し、配線を形成した。
【０３３７】
次に、厚さ１．６μｍのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下において、３００℃で１時間程度、加熱処理を行った。
【０３３８】
以上の工程によって、トランジスタを作製した。
【０３３９】
［トランジスタ特性］
以下に、作製したトランジスタの特性を示す。
【０３４０】
図３０乃至図３１に、チャネル長Ｌが５８ｎｍのトランジスタのＩｄ−Ｖｄ特性を示す。ゲート−ソース間電圧（以下、Ｖｇｓ）は０Ｖとした。図３０（Ａ）、（Ｂ）及び（Ｃ）にチャネル幅Ｗが４５ｎｍ、６５ｎｍ及び１０５ｎｍの、図３１（Ａ）及び（Ｂ）にＷが２０５ｎｍ及び５０５ｎｍのトランジスタの特性を示す。Ｗが小さいトランジスタ、例えばＷが６５ｎｍ以下のトランジスタでは、Ｖｄｓ≦６Ｖではトランジスタの抵抗は大きく、例えばチャネル幅６５ｎｍのトランジスタではＶｄｓ＝６Ｖにおいてドレイン−ソース間電流（以下、Ｉｄｓ）が１．７０×１０−１１Ａ、チャネル幅で規格化した抵抗値Ｒ×Ｗが６÷｛（１．７×１０−１１）÷（６０×１０−９）｝＝２．１２×１０４Ω・ｍであった。一方、Ｗが大きいトランジスタ、Ｗが１０５ｎｍ以上のトランジスタではＶｄｓが小さい領域でもトランジスタの抵抗は小さく、例えばチャネル幅２０５ｎｍのトランジスタではＶｄｓ＝３ＶにおいてＩｄｓが１．５１×１０−７Ａ、Ｒ×Ｗが３÷｛（１．５１×１０−７）÷（２００×１０−９）｝＝３．９７Ω・ｍであった。
【０３４１】
図３２乃至図３３に、チャネル長Ｌが１１８ｎｍのトランジスタのＩｄ−Ｖｄ特性を示す。Ｖｇｓは０Ｖとした。図３２（Ａ）、（Ｂ）及び（Ｃ）にチャネル幅Ｗが４５ｎｍ、６５ｎｍ及び１０５ｎｍの、図３３（Ａ）及び（Ｂ）にＷが２０４ｎｍ及び５０５ｎｍのトランジスタの特性を示す。図３２に示すように、チャネル幅Ｗが１０５ｎｍ以下のトランジスタでは、Ｖｄ≦１０Ｖではトランジスタの抵抗が大きく、例えばチャネル幅１０５ｎｍのトランジスタではＶｄｓ＝１０ＶにおいてＩｄｓが３．３８×１０−１１Ａ、Ｒ×Ｗが１０÷｛（３．３８×１０−１１）÷（１００×１０−９）｝＝２．９６×１０４Ω・ｍであった。また、Ｗが５０５ｎｍ以上のトランジスタではＶｄｓ≦３Ｖの領域ではＬ＝４０ｎｍのトランジスタと比較してＲ×Ｗの値はおよそ１０３倍乃至１０５倍であった。例えばチャネル幅５０５ｎｍのトランジスタでＶｄｓ＝３ＶにおいてＩｄｓが２．１７×１０−１１Ａ、Ｒ×Ｗが３÷｛（２．１７×１０−１１）÷（５００×１０−９）｝＝６．９１×１０４Ω・ｍであった。また、Ｖｄｓ＝６ＶではＩｄｓが４．３１×１０−９Ａ、Ｒ×Ｗは６．９６×１０２Ω・ｍと、低い抵抗値が得られた。
【０３４２】
図３４に、チャネル長Ｌが５１８ｎｍのトランジスタのＩｄｓ−Ｖｄｓ特性を示す。Ｖｇｓは０Ｖとした。図３４（Ａ）、（Ｂ）及び（Ｃ）にチャネル幅Ｗが４５ｎｍ、６５ｎｍ及び５０５ｎｍのトランジスタの特性を示す。いずれのチャネル幅においても得られるＩｄｓは小さく、Ｖｄｓ≦２０Ｖの領域においては高い抵抗を有することがわかった。
【０３４３】
図３５及び図３６に、チャネル長Ｌが５８ｎｍのトランジスタのＩｄ−Ｖｇ特性を示す。ドレイン−ソース間電圧（以下、Ｖｄｓ）は０．１Ｖ及び１Ｖとした。図３５（Ａ）、（Ｂ）及び（Ｃ）にチャネル幅Ｗが４５ｎｍ、６５ｎｍ及び１０５ｎｍの、図３６（Ａ）及び（Ｂ）にＷが２０５ｎｍ及び５０５ｎｍのトランジスタの特性を示す。チャネル幅Ｗが６５ｎｍ以下のトランジスタでは、Ｖｇｓ＝０Ｖ以下はＩｄｓが低く良好なトランジスタ特性が得られている。チャネル幅Ｗが２００ｎｍ以上のトランジスタでは、Ｖｄｓ＝１Ｖの条件で、Ｖｇｓ＝０ＶにおいてＩｄｓがやや高い結果が得られた。なお、図３０乃至図３６の各条件についてそれぞれ３つのトランジスタを測定した。
【０３４４】
実施の形態２に述べたように、保護回路４０１は、第１のトランジスタ及び第２のトランジスタを有する。また、第１のトランジスタでは、ゲート電界を適度に弱めることが好ましく、第１のトランジスタは、ＥＳＤに伴い発生する高電圧が印加された場合の放電経路に用いることができる。また、第２のトランジスタでは、ゲート電界を強くすることが好ましく、第２のトランジスタは、ＥＳＤに伴い発生する高電圧が印加された場合に高い抵抗を有し、集積回路４００内へ電流が流れることを抑制するための素子として用いることができる。
【０３４５】
以上を鑑みて、実施の形態２に示す、保護回路４０１が有する第１のトランジスタとして、例えばゲート絶縁膜が１０ｎｍで図１８に示す断面構造を有し、チャネル長Ｌが５８ｎｍ、チャネル幅Ｗが２０５ｎｍ以上のトランジスタを用いればよい。または、例えばＬが１１８ｎｍ、Ｗが５０５ｎｍ以上のトランジスタを用いればよい。または、例えばチャネル長をチャネル幅で割った値、Ｗ／Ｌが３以上のトランジスタを用いればよい。
【０３４６】
また、実施の形態２に示す、保護回路４０１が有する第２のトランジスタとして、例えばゲート絶縁膜が１０ｎｍで図１８に示す断面構造を有するトランジスタにおいて、チャネル長Ｌが５８ｎｍ、チャネル幅Ｗが６５ｎｍ以下のトランジスタを用いればよい。または、例えばＬが１１８ｎｍ、Ｗが１０５ｎｍ以下のトランジスタを用いればよい。または、例えばＬが５１８ｎｍ、Ｗが１μｍ以下のトランジスタを用いればよい。または、例えばチャネル長をチャネル幅で割った値、Ｗ／Ｌが２以下、好ましくは１．５以下のトランジスタを用いればよい。
【符号の説明】
【０３４７】
５０    基板
５１    絶縁膜
１００    トランジスタ
１００ａ    トランジスタ
１００ｂ    トランジスタ
１００ｃ    トランジスタ
１０１    半導体層
１０１ａ    半導体層
１０１ｂ    半導体層
１０１ｃ    半導体層
１０２    ゲート絶縁膜
１０３    ゲート電極
１０４    導電層
１０４ａ    導電層
１０４ｂ    導電層
１０５    導電層
１１１    バリア膜
１１２    絶縁膜
１１３    絶縁膜
１１４    絶縁膜
１１９ａ    層
１１９ｂ    層
１３０    トランジスタ
１３０ａ    トランジスタ
１３０ｂ    トランジスタ
１３１    半導体基板
１３２    半導体層
１３３ａ    低抵抗層
１３３ｂ    低抵抗層
１３４    ゲート絶縁膜
１３５    ゲート電極
１３６    絶縁膜
１３７    絶縁膜
１３８    絶縁膜
１７６ａ    領域
１７６ｂ    領域
２００    トランジスタ
２１１    絶縁膜
２１１ａ    半導体素子
２１２ａ    半導体素子
２１３ａ    半導体素子
２１３ｂ    半導体素子
２１３ｃ    半導体素子
２１４ａ    半導体素子
２１４ｂ    半導体素子
２１４ｃ    半導体素子
２１４ｄ    半導体素子
２１４ｅ    半導体素子
２１４ｆ    半導体素子
２１４ｇ    半導体素子
２１４ｈ    半導体素子
２１４ｉ    半導体素子
２１５    半導体素子
２１５ｂ    半導体素子
２１５ｃ    半導体素子
２１６    半導体素子
２１６ｂ    半導体素子
２１６ｃ    半導体素子
２１７ａ    抵抗素子
２１７ｂ    抵抗素子
２２１    絶縁膜
２２２    絶縁膜
２２３    絶縁膜
２２５    導電層
２２６ａ    導電層
２２６ｂ    導電層
２２６ｃ    導電層
２２６ｄ    導電層
２３０ａ    トランジスタ
２３０ｃ    トランジスタ
２３２    半導体層
２３３ａ    低抵抗層
２３３ｂ    低抵抗層
２３５    ゲート電極
２４１    プラグ
２４２    プラグ
２４３    プラグ
２４４    プラグ
２４５    プラグ
２４６    プラグ
２４７    プラグ
２７６ａ    領域
２７６ｂ    領域
３００    半導体装置
３０１    配線
３０２    配線
３０３    配線
３１１    配線
３１２    配線
３２１    配線
３２２    配線
３５１    配線
３５２    配線
３５３    配線
４００    集積回路
４００ａ    ブロック
４００ｂ    ブロック
４００ｃ    ブロック
４０１    保護回路
４０１ａ    保護回路
４０１ｂ    保護回路
４０１ｃ    保護回路
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７０５    ＦＰＣ端子部
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    ドレイン電極層
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８０    ＦＰＣ
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
２１００    トランジスタ
２２００    トランジスタ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦタグ
【図１】
0006537892.tif 000005
【図２】
0006537892.tif 000006
【図３】
0006537892.tif 000007
【図４】
0006537892.tif 000008
【図５】
0006537892.tif 000009
【図６】
0006537892.tif 000010
【図７】
0006537892.tif 000011
【図８】
0006537892.tif 000012
【図９】
0006537892.tif 000013
【図１０】
0006537892.tif 000014
【図１１】
0006537892.tif 000015
【図１２】
0006537892.tif 000016
【図１３】
0006537892.tif 000017
【図１４】
0006537892.tif 000018
【図１５】
0006537892.tif 000019
【図１６】
0006537892.tif 000020
【図１７】
0006537892.tif 000021
【図１８】
0006537892.tif 000022
【図１９】
0006537892.tif 000023
【図２０】
0006537892.tif 000024
【図２１】
0006537892.tif 000025
【図２２】
0006537892.tif 000026
【図２３】
0006537892.tif 000027
【図２４】
0006537892.tif 000028
【図２５】
0006537892.tif 000029
【図２６】
0006537892.tif 000030
【図２７】
0006537892.tif 000031
【図２８】
0006537892.tif 000032
【図２９】
0006537892.tif 000033
【図３０】
0006537892.tif 000034
【図３１】
0006537892.tif 000035
【図３２】
0006537892.tif 000036
【図３３】
0006537892.tif 000037
【図３４】
0006537892.tif 000038
【図３５】
0006537892.tif 000039
【図３６】
0006537892.tif 000040