(57)【特許請求の範囲】
【請求項１】
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
を含む半導体基板と、
前記第３半導体領域から前記第２半導体領域を貫通して前記第1半導体領域に達する溝と、
前記溝の側面に絶縁膜を介して配置された制御電極と、
前記溝内に前記制御電極と絶縁されて配置された補助電極と、
を含む活性領域を備え、
平面視において、前記溝の延伸する方向に複数の前記活性領域を含み、
前記溝は活性領域間にも延びており、
前記活性領域間の前記溝内において前記制御電極は有しておらず前記補助電極を有することを特徴とする半導体装置。
【請求項２】
前記活性領域間における前記補助電極の幅は前記活性領域内における前記補助電極の幅より広いことを特徴とする請求項１の半導体装置。
【請求項３】
前記半導体基板上に前記第３半導体領域と電気的に接続する第１の電極を備え、
前記活性領域間において、前記補助電極は前記第１の電極と電気的に接続していることを特徴とする請求項１または２の半導体装置。
【請求項４】
前記半導体基板の端部側の前記半導体基板上に上部電極を備え、
前記上部電極は前記制御電極と接続することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記活性領域間において、
前記溝内の前記制御電極は分断され、
且つ前記補助電極は前記活性領域内の前記補助電極を接続するように、前記溝内に連続して形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
隣り合う前記溝の端部は接続溝で接続されており、
隣り合う前記溝内の前記補助電極は前記接続溝内の補助電極を介して接続していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２半導体領域の深さは、前記活性領域内と前記活性領域間で実質的に同じ深さとなっていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング装置（パワー半導体装置）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。
【０００３】
トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。しかし、このようなトレンチゲート型のパワーＭＯＳＦＥＴはゲート電極とドリフト領域との対抗する面積が広いため、ゲート−ドレイン間の容量が大きくなる。これにより、オン／オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。そこで、ゲート−ドレイン間容量を低減するため、ドリフト領域とゲート電極との対向する面積を小さくし、溝内のドリフト領域と対向するゲート電極下の領域にソース電極と電気的に接続した補助電極を備える例が特許文献１に開示されている。さらに、溝内のゲート電極を左右に配置して、ソース電極と電気的に接続した補助電極をゲート電極よりも下方に突出するように配置した例が特許文献２に開示されている。
【０００４】
特許文献２に開示された構造によれば、ドリフト領域とゲート電極とが対向する面積を小さくし、溝内に配置された左右のゲート電極間にソース電極と電気的に接続した補助電極をゲート電極よりも下方に突出させることによって、補助電極によるドリフト領域の空乏層が広範囲に生じることが可能となる。更に、ドリフト領域の不純物濃度を高めることが可能となり、半導体装置のオン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−０８３９６３号公報
【特許文献２】特開２００７−１６５３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の図３のように、補助電極をトレンチゲート型のパワーＭＯＳＦＥＴから成る活性領域の外側の半導体装置の一方の端側から引き揚げて基板上の上部電極と接続し、ゲート電極を活性領域の外側の半導体装置の他方の端側から引き揚げて基板上の上部電極と接続する場合、上部電極からゲート電極の端（半導体装置の一方の端側の端）までの距離が長くなり、ゲート抵抗が増大する問題がある。
また、特許文献１の図３の構造を半導体装置の一方の端側と半導体装置の他方の端側に活性領域を並べて配置した場合、活性領域内の耐圧と活性領域間の耐圧とのバランスが崩れてしまい、半導体装置の耐圧が低下してしまう問題もある。
【０００７】
そこで、本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基板と、第３半導体領域から第２半導体領域を貫通して第1半導体領域に達する溝と、溝の側面に絶縁膜を介して配置された制御電極と、溝内に制御電極と絶縁されて配置された補助電極とを含む活性領域を備え、平面視において、溝の延伸する方向に複数の活性領域を含み、溝は活性領域間にも延びており、前記活性領域間の前記溝内において前記制御電極は有しておらず前記補助電極を有することを特徴とする。
【発明の効果】
【０００９】
本発明は以上のように構成されているので、活性領域と活性領域間の耐圧とのバランスが崩れることを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】図２の半導体装置１のI―Iで切断した断面図である。
【図２】半導体装置１の平面図である。
【図３】図２の半導体装置１のII―IIで切断した断面図である。
【図４】図２の半導体装置１のIII―IIIで切断した断面図である。
【図５】図２の半導体装置１のIV―IVで切断した断面図である。
【図６】図２の半導体装置１のV―Vで切断した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態となる半導体装置について説明する。
【００１２】
半導体装置（ＭＯＳＦＥＴ）１の断面図を図１で示す。図１は図２の半導体装置１の平面図におけるＩ―Ｉで切断した断面図である。半導体装置１は、シリコンで構成された半導体基板２に形成されたトレンチゲート型の半導体装置である。半導体基板２において、ドレイン領域となるN＋層１０の上に、ドリフト領域となるｎ−層２０、ベース領域となるｐ−層３０が順次形成されている。半導体基板２の表面側には、ｐ−層３０を貫通する溝（トレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸して並行に複数形成されており、図１においてはそのうちの一つ溝１００を中心に半導体装置１の断面図の一部のみ示されている。
【００１３】
半導体基板２の表面側においては、溝１００の両側に、ソース領域となるｎ＋層４０が形成されている。溝１００の内面（側面及び底面）には絶縁膜７１が形成されている。
【００１４】
まず、ゲート電極６０は、ｐ−層３０と対向する溝１００の左右の側壁部に沿ってそれぞれ設けられている。ただし、左右のゲート電極６０の各々は後述の第1の上部電極（バスライン）によって接続されている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
【００１５】
一方、各溝１００内の左右のゲート電極６０の間において、左右のゲート電極６０と分離（絶縁）された補助電極５０がゲート電極６０よりも下方まで延伸するように形成されている。溝１００の底面に絶縁膜７１が形成されており、補助電極５０はその下のｎ−層２０と絶縁されている。左右のゲート電極６０上を覆い、かつ補助電極５０とその両側のゲート電極６０とを電気的に絶縁するように、層間絶縁膜７０が溝１００内に形成されている。
【００１６】
半導体基板２及び層間絶縁膜７０の表面上に、ソース電極（第１の主電極）９０が形成されている。上記の構成により、ソース電極９０は、半導体基板２の表面においてｐ−層３０、ｎ＋層４０と接続される。層間絶縁膜７０により、ソース電極９０とゲート電極６０とは絶縁される。一方、半導体基板２の裏面全面には、Ｎ＋層（ドレイン領域）１０と電気的に接続されるドレイン電極（第２の主電極）８０が形成されている。
【００１７】
本実施形態の半導体装置１においては、ゲート電極６０が溝１００の底面側に形成されず、溝１００の両側に分断されている。さらに、補助電極５０がソース電極９０と同電位（接地電位）とされるために、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
【００１８】
また、補助電極５０をゲート電極６０よりも深くまで延びるように配置しているので、溝１００の底部側における空乏層が良好に広がり、耐圧を向上させることが可能である。
【００１９】
図２は半導体装置１の平面図である。図２の半導体装置１の平面図で示すように、半導体基板２の一方の端部２ａ側から他方の端部２ｂ側に向かって延伸する複数の溝１００を備える。複数の溝１００の端部は、隣り合う複数の溝１００の端部同士を接続している接続溝１０１を備える。なお、接続溝１０１は設けなくても良い。
【００２０】
図２で示すように、ｎ＋層４０は溝１００の左右に溝１００の延伸方向に延伸するように形成されている。しかし、半導体基板２の端部２ａ、２ｂで挟まれた半導体基板２の中央側の引揚げ領域（図２の点線で囲まれた領域）において、ｎ＋層４０は設けられていない。
また、ゲート電極６０が溝１００内に設けられている。しかし、半導体基板２の端部２ａ、２ｂで挟まれた半導体基板２の中央側の引揚げ領域内の溝１００において、ゲート電極６０は設けられておらず、半導体基板２の一方の端部２ａ側のゲート電極６０と他方の端部２ｂ側のゲート電極６０は分断されている。つまり、引揚げ領域内はMOSFETとして動作しない領域であり、図２のように平面的に見て、引揚げ領域を挟むように半導体基板２の一方の端部２ａ側と半導体基板２の他方の端部２ｂ側にMOSFETとして機能する活性領域が形成されている。
なお、図２で示すように、ゲート電極６０はｎ＋層４０よりも引き揚げ領域側まで延びており、ゲート電極６０はｎ＋層４０よりも半導体基板２の端部２ａ、２ｂ側まで延びていることが望ましい。
【００２１】
図２で示すように平面的に見て、補助電極５０は半導体基板２の一方の端部２ａ側から半導体基板２の他方の端部２ｂ側まで溝１００内に連続して設けられている。つまり、補助電極５０は活性領域内だけではなく、活性領域間にも配置されているので、活性領域間の耐圧と活性領域の耐圧のバランスが崩れることを抑制し、例えば活性領域間でリーク電流が集中することを抑制することができる。
また、活性領域間の溝１００内にゲート電極６０を形成していないので、ゲート容量の増加を抑制することもできる。
活性領域の耐圧と活性領域間の耐圧のバランスを崩さないように、溝１００は、活性領域内と第1の上部電極３００の直下において同じ幅と間隔とすることが望ましい。
図２において、半導体基板２の一方の端部と他方の端部との間に挟まれた中央側には、溝１００と交差し、溝１００から隣り合う溝１００の方向へと複数の溝１００上にわたって延伸する第1の上部電極（バスライン）２００が配置されている。第1の上部電極２００はソース電極９０と電気的に接続している。第１の上部電極２００の各々は前述のソース電極９０と電気的に接続しているが、図２で示すように第１の上部電極２００とソース電極９０とが一体化されても良い。
【００２２】
一方、補助電極５０は溝１００内を延伸し、半導体基板２の一方の端部２ａ側及び他方の端部２ｂの接続溝１０１内にも延伸し、補助電極５０は溝１００と接続溝１０１との接続部においてT字形状となっていても良い。接続溝１０１内にも補助電極５０が設けられることにより、隣り合う溝１００内の補助電極５０が互いに電気的に接続される。この場合、全ての溝１００内の補助電極５０を半導体基板２上まで引き揚げて第1の上部電極２００と接続しなくても良く、複数本の溝１００の内の１本の溝１００内にある補助電極５０を半導体基板２上まで引き揚げればよい。それにより、溝１００よりも幅が広い引き揚げるスペースを容易に確保することができ、溝１００の間隔を引き揚げる箇所で敢えて変えることなく、良好に溝１００内の補助電極５０と第１の上部電極２００とを接続することができる。
【００２３】
図２において、引揚げ領域の少なくとも一部を含み、II―IIで切断した断面を図３に、III―IIIで切断した断面を図４に示す。図３で示す半導体装置１の断面によれば、溝１００内にゲート電極５０は点線で示すように存在せず、補助電極５０は半導体基板２上まで引き揚げられており、第1の上部電極２００と接続している。
特に補助電極５０の延伸方向に沿って切断した断面である図４の半導体装置１の断面によれば、引揚げ領域内において補助電極５０が第1の上部電極２００と接続している。
【００２４】
図４において溝１００の補助電極５０に沿って切断した断面のため、ｐ−層３０及びゲート電極６０は断面図上では見えないが、説明のためにｐ−層３０の下面（ｐ−層３０におけるｎ−層２０とのｐｎ界面）を波線で示し、ゲート電極６０を一点破線で示している。引揚げ領域の外側でゲート電極６０（一点斜線）の端があることがわかる。また、活性領域の耐圧と活性領域間の耐圧のバランスを崩さないように、ｐ−層３０の深さは活性領域内と引揚げ領域内で実質的に同じとなっている。
【００２５】
ここで、活性領域の耐圧と活性領域間の耐圧のバランスを崩さないように、活性領域間における補助電極５０の幅Ｗは活性領域内における補助電極５０の幅Ｗ１よりも大きいことが望ましい。これにより、活性領域の耐圧と活性領域間の耐圧のバランスを崩さないようすることができる。
【００２６】
次に、ゲート電極６０と第２の上部電極３００と接続について説明する。第２の上部電極３００下の溝１００内の補助電極５０を含み、溝１００の垂直方向に沿ったIV―IVで切断した半導体装置１の断面図を図５に示し、溝１００から接続溝１０１に至る溝１００の延伸方向に沿ったV―Vで切断した半導体装置１の断面図を図６に示す。なお、図５及び図６は半導体基板２の他方の端部2b側での断面図であるが、半導体基板２の一方の端部2a側の断面図は図５及び図６とは左右対称であって同様の構造である。
【００２７】
図５及び図６で示すように、N＋層１０上にｎ−層２０を有し、ｎ−層２０に達する溝１００内に補助電極５０が絶縁膜７１を介して設けられている。ゲート電極６０は半導体基板２上に引き揚げられ、引き揚げられた電極は層間絶縁膜７０に設けた孔を介して第２の上部電極３００と接続している。
図２の半導体装置１の平面図で示すように、第1の上部電極２００から離間し、第1の上部電極２００を挟むように、半導体基板２の一方の端部２ａ側の領域と半導体基板２の他方の端部２ｂ側の領域のそれぞれには、第２の上部電極３００が配置されている。半導体装置１によれば、半導体基板２の一方の端部２ａ側の領域と半導体基板２の他方の端部２ｂ側の領域のそれぞれに第２の上部電極３００が配置され、第２の上部電極３００の各々がそれに対応する半導体基板２の一方の端部２ａ側と半導体基板２の他方の端部２ｂ側の活性領域内のゲート電極６０と接続している。これにより、溝１００内に設けられたゲート電極６０の長さが短くなり、ゲート抵抗を低減することができる。その結果、半導体基板の面内で不均一な動作を抑制することができる。
また、図２及び図６の半導体装置１の断面図で示すように、第２の上部電極３００の一端（図６の右側の端）は接続溝１０１上には達していない。図６は溝１００内のゲート電極６０に沿って切断した断面のため、ｐ−層３０は断面図上では見えないが、説明のためにｐ−層３０の下面（ｐ−層３０におけるｎ−層２０とのｐｎ界面）を波線で示している。ｐ−層３０の下面はゲート電極６０の端よりも半導体基板２の中央側で終わっており、第２の上部電極３００の一端（図６の右側の端）の下はｐ−層３０が無い。よって、第２の上部電極３００の一端を接続溝１０１まで延伸させないようにすることで、ゲート・ドレイン間容量Ｃｇｄを低減することができる。
【００２８】
なお、溝１００内において、左右のゲート電極６０の間に補助電極５０を有し、補助電極５０がゲート電極６０よりも下まで延伸している図１のようなトレンチゲート型のパワーＭＯＳＦＥＴの例で示したが、溝１００内に絶縁されたゲート電極６０とゲート電極６０と溝１００の底面との間に絶縁された補助電極５０とを有する特許文献１のようなゲート電極６０と補助電極５０が上下に配置されたトレンチゲート型のパワーＭＯＳＦＥＴにおいても同様の構造を用いることができ、同様に発明の効果を奏することは明らかである。
また、上記においては、半導体装置がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴ等のトレンチゲート型の素子においても同様の構造を用いることができる。すなわち、半導体基板の表面において溝が形成され、その溝内にゲート電極とゲート電極と絶縁した補助電極が設けられ、半導体基板の表面側に形成された第１の主電極と裏面側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同様の効果を奏することは明らかである。
【００２９】
また、第２の上部電極３００をゲート電極６０と接続し、第１の上部電極２００を補助電極５０と接続する例を示したが、第２の上部電極３００を補助電極５０と接続し、第１の上部電極２００をゲート電極６０と接続するようにしても良い。
【００３０】
また、図２において、ゲート電極６０は第２の上部電極２００直下において分断されていれば良く、ゲート電極６０は第２の上部電極２００直下において点在していても良い。
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図１に示されたアクセプタ濃度は、ｐ−層２３に対応するｎ−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００３１】
１    半導体装置
２    半導体基板
１０  N＋層
２０  ｎ−層
３０  ｐ―層
４０  ｎ＋層
５０  補助電極
６０  ゲート電極
７０  層間絶縁膜
８０  ソース電極（第１の主電極）
９０  ドレイン電極（第２の主電極）
１００  溝
１０１  接続溝
２００  第２の上部電極
３００  第１の上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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