(57)【特許請求の範囲】
【請求項１】
集積チップの形成方法であって、
電荷捕捉型誘電体構造を、基板の中のロジック領域、制御ゲート領域、および選択ゲート領域の上に形成する工程と、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ゲート領域上および前記選択ゲート領域上の前記電荷捕捉型誘電体構造を残して、前記ロジック領域上の前記電荷捕捉型誘電体構造中に開口を形成する工程と、
サーマルゲート誘電層を前記開口中に形成する工程と、
第二電荷捕捉型誘電体エッチングプロセスを実行して、前記選択ゲート領域上の前記電荷捕捉型誘電体構造を除去する工程と、
複数のゲート電極を、前記サーマルゲート誘電層と前記電荷捕捉型誘電体構造との上に形成する工程と、
を有することを特徴とする方法。
【請求項２】
前記第一電荷捕捉型誘電体エッチングプロセスが実行された後に残った前記電荷捕捉型誘電体構造は、前記制御ゲート領域と前記選択ゲート領域との上への前記サーマルゲート誘電層の形成を軽減することを特徴とする請求項１に記載の方法。
【請求項３】
さらに、
一つ以上の追加ゲート誘電層を前記基板上に形成する工程と、
前記複数のゲート電極を前記一つ以上の追加ゲート誘電層上に形成する工程、および、
前記複数のゲート電極をマスクとして前記電荷捕捉型誘電体構造、前記サーマルゲート誘電層および前記一つ以上の追加ゲート誘電層をパターン化する工程とを有し、
前記一つ以上の追加ゲート誘電層の形成工程は、
第一ゲート誘電層を前記基板上に形成する工程、および、
第二ゲート誘電層を前記第一ゲート誘電層上に形成する工程を有し、
前記第一ゲート誘電層の厚さは、前記第二ゲート誘電層の厚さよりも大きいこと
を特徴とする請求項１または２に記載の方法。
【請求項４】
前記電荷捕捉型誘電体構造を形成する工程は、
トンネル誘電体層を前記基板に形成する工程と、
電荷捕捉型誘電体層を前記トンネル誘電体層上に形成する工程、および、
ブロック誘電層を前記電荷捕捉型誘電体層上に形成する工程を有し、
第一および第二隔離領域を、前記制御ゲート領域の対向する側の前記基板中に形成する工程を有し、
前記トンネル誘電体層の厚さは、前記第一および前記第二隔離領域間において約５％と約２５％との間の範囲内で変化すること
を特徴とする請求項１または２に記載の方法。
【請求項５】
前記基板は、前記サーマルゲート誘電層の下方に第一上表面を有し、
前記第一上表面は、前記制御ゲート領域と前記選択ゲート領域における前記基板の実質的に平坦な上表面に対して窪んでいること
を特徴とする請求項１から４のうちのいずれか１項に記載の方法。
【請求項６】
集積チップの形成方法であって、
高圧ウェル、制御ウェルおよび選択ウェルを、基板中に形成する工程と、
電荷捕捉型誘電体構造を、前記高圧ウェル、前記制御ウェルおよび前記選択ウェルの上に形成する工程と、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ウェル上および前記選択ウェル上の前記電荷捕捉型誘電体構造を残して、前記高圧ウェル上の前記電荷捕捉型誘電体構造中に開口を形成する工程と、
高圧ゲート誘電層を、前記高圧ウェル上で熱成長させる工程、および、
前記高圧ゲート誘電層を熱成長させた後、第二電荷捕捉型誘電体エッチングプロセスを実行して、前記選択ウェル上の前記電荷捕捉型誘電体構造を除去する工程、
を有することを特徴とする方法。
【請求項７】
さらに、
前記第二電荷捕捉型誘電体エッチングプロセスが実行された後、デュアルゲート誘電層を前記基板上に形成する工程と、
シングルゲート誘電層を、前記デュアルゲート誘電層上に形成する工程と、
複数のゲート電極を、前記シングルゲート誘電層上に形成する工程、
前記複数のゲート電極をマスクとして、前記デュアルゲート誘電層および前記シングルゲート誘電層をエッチングする工程、
を有することを特徴とする請求項６に記載の方法。
【請求項８】
集積チップの形成方法であって、
電荷捕捉型誘電体構造を、基板の中のロジック領域、制御ゲート領域、および選択ゲート領域の上に形成する工程、
第一電荷捕捉型誘電体エッチングプロセスを実行して、前記制御ゲート領域上および前記選択ゲート領域上の前記電荷捕捉型誘電体構造を残して、前記ロジック領域上の前記電荷捕捉型誘電体構造中に開口を形成する工程、
サーマルゲート誘電層を、前記電荷捕捉型誘電体構造が除去された位置の前記ロジック領域上に形成する工程、
前記ロジック領域上に前記サーマルゲート誘電層を形成した後に、前記選択ゲート領域上から前記電荷捕捉型誘電体構造を除去する工程、および
ロジックゲート電極を、前記サーマルゲート誘電層上に形成し、制御ゲート電極を、前記制御ゲート領域上の前記電荷捕捉型誘電体構造上に形成する工程、
を有することを特徴とする方法。
【請求項９】
前記ロジックゲート電極を含む第一マスキング構造に従って、前記サーマルゲート誘電層をパターン化する工程、および
前記制御ゲート電極を含む第二マスキング構造に従って、前記制御ゲート領域上の前記電荷捕捉型誘電体構造をパターン化する工程、
を有することを特徴とする請求項８に記載の方法。
【請求項１０】
前記選択ゲート領域上から前記電荷捕捉型誘電体構造を除去した後に、追加ゲート誘電層を前記選択ゲート領域上に形成する工程、
選択ゲート電極を、前記選択ゲート領域上の前記追加ゲート誘電層に形成する工程、
および
前記選択ゲート電極を含む第三マスキング構造に従って、前記追加ゲート誘電層をパターン化する工程、
を有することを特徴とする請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みフラッシュメモリセルの均一なトンネル誘電体の製造方法に関するものである。
【背景技術】
【０００２】
埋め込みメモリは、通常の集積回路（ＩＣ）ダイまたはチップ上のロジックデバイスと整合される電子メモリである。埋め込みメモリは、ロジックデバイスの走査をサポートすることができ、且つ、通常、超大規模集積（ＶＬＳＩ）ＩＣダイ、または、チップとして用いられる。集積化は、チップ間の相互接続構造を無くすことにより、パフォーマンスを有利に改善するとともに、埋め込みメモリとロジックデバイスとの間のプロセスステップを共有することにより、製造コストを有利に減少させることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
均一な厚さのトンネル誘電体層を有する、埋め込みフラッシュメモリセルが要求されている。
【０００４】
本発明は、埋め込みフラッシュメモリセルの均一なトンネル誘電体の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本方法は、基板中のロジック領域、制御ゲート領域および選択ゲート領域の上に、電荷捕捉型誘電体構造を形成し、第一電荷捕捉型誘電体エッチングプロセスを実行して、制御ゲート領域上および選択ゲート領域上の電荷捕捉型誘電体構造を残して、ロジック領域上の電荷捕捉型誘電体構造中に開口を形成するとともに、サーマルゲート誘電層を開口中に形成する。第二電荷捕捉型誘電体エッチングプロセスを実行して、選択ゲート領域上から、電荷捕捉型誘電体構造を除去する。ゲート電極を、第二電荷捕捉型誘電体エッチングプロセスを実行した後に残ったサーマルゲート誘電層と電荷捕捉型誘電体構造との上に形成する。
【発明の効果】
【０００６】
本発明によれば、マルチステップエッチングプロセスを用いて、選択ゲート領域における熱酸化成長を阻止することで、酸化誘発トンネリング酸化物浸食とＯＥＤ効果とを抑制して、選択的に電荷捕捉型誘電体構造をエッチする。これにより、相対的に均一な厚さのトンネル誘電体層を生成することができる。
【図面の簡単な説明】
【０００７】
【図１】図１Ａ〜図１Ｃは、いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップを示す図である。
【図２】いくつかの追加実施態様による埋め込みフラッシュメモリセルを含む集積チップの断面図である。
【図３】いくつかの追加実施態様による埋め込みフラッシュメモリセルを含む集積チップの断面図である。
【図４】図４Ａと図４Ｂは、いくつかの追加実施態様による埋め込みフラッシュメモリセルのアレイを含む集積チップを示す図である。
【図５】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図６】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図７】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図８】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図９】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１０】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１１】図１１Ａは、いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。図１１Ｂは、図１１Ｃの断面線Ｂ−Ｂ’に沿った断面図である。図１１Ｃは、集積チップの上面図である。図１１Ｄは、隔離領域の端部からの距離とトンネル誘電体層の厚さとの関係を示すグラフである。
【図１２】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１３】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１４】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１５】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１６】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１７】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１８】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図１９】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図２０】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図２１】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図２２】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法の断面図である。
【図２３】いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法を示す図である。
【図２４】いくつかの追加実施態様による埋め込みフラッシュメモリセルを含む集積チップの形成方法を示す図である。
【発明を実施するための形態】
【０００８】
本発明の態様は、後述する詳細な説明を、添付した図面を参照しながら読むことにより最も理解される。注意すべきことは、産業の標準的習慣に従い、各種特徴は、尺寸通りに描かれないことである。実際、各種特徴の尺寸は、任意に拡大縮小される。
以下の説明は、提供された主題の特徴を実現するための、多くの異なる実施態様または例を提供する。構成要素と配置の特定の例が、本発明を簡潔にするために、以下に記述されている。もちろん、これらは、単なる例であり、これに限定されない。例えば、記述中の第一特徴を第二特徴上に形成するというのは、第一特徴と第二特徴とが直接接触して形成される実施態様、および、第一特徴と第二特徴との間に追加特徴が形成され、第一特徴と第二特徴とが直接接触しない実施態様も含む。このほか、本発明は、各種例において、参照符号、および／または、文字を繰り返し使用している。この繰り返しは、説明を簡潔にかつ明確にするためであり、各種実施態様および／または構成との間の関係を決定するものではない。
【０００９】
さらに、空間的相関用語、例えば、“下方”、“下”、“底”、“上部”、“上方”等は、図中の一素子ともう一つの素子との関係を簡潔に説明するために用いられる。空間的相関用語は、図で示された方向に加えて、使用中または操作中のデバイスの異なる方向も表現している。装置は反対に配向することができ（９０度回転または別の配向で）、ここで用いられる空間的相対記述は、同様に、適切に解釈される。
【００１０】
埋め込みフラッシュメモリセルは、通常、制御ゲートと基板との間に配置された電荷捕捉型誘電体構造を有する。電荷捕捉型誘電体構造には、トンネル誘電体層、電荷捕捉層、およびブロック誘電層を有する三層構造が含まれる。埋め込みフラッシュメモリセルの製造において、電荷捕捉型誘電体構造は基板上に蒸着される。その後に、制御ゲートが形成され、電荷捕捉型誘電体構造を制御ゲートの下方に制限するために電荷捕捉型誘電体構造がエッチングされる。電荷捕捉追加構造のエッチング中、トンネル誘電体層側面が露出する。それ故に、後続の熱酸化ステップ中に、酸素は、トンネル誘電体層の末端領域で拡散するとともに、側方酸化物浸食によりトンネル誘電体層の末端領域が成長して厚くなる。このような末端領域の肥厚は、不均一な厚さのトンネル誘電体層を形成し、埋め込みフラッシュメモリセルのパフォーマンスに悪影響を与える（例えば、電圧スレショルドウィンドウのサイズを減少させる）。
【００１１】
本発明は、相対的に均一な厚さを有するトンネル誘電体層によって改善されたパフォーマンスを提供する埋め込みフラッシュメモリセルの形成方法およびこれに関連する装置に関する。本方法は、電荷捕捉型誘電体構造を、基板中のロジック領域、制御ゲート領域および選択ゲート領域上に形成することにより実行される。第一電荷捕捉型誘電体エッチングプロセスは、ロジック領域上の電荷捕捉型誘電体構造中に開口を形成するために実行され、上記開口中にサーマルゲート誘電層が形成される。第二電荷捕捉型誘電体エッチングプロセスは、選択ゲート領域から、電荷捕捉型誘電体構造を除去するために実行される。ゲート電極は、サーマルゲート誘電層上と、第二電荷捕捉型誘電体エッチングプロセス後に残った電荷捕捉型誘電体構造上と、に形成される。サーマルゲート誘電層の形成中に、選択ゲート領域上の位置に電荷捕捉型誘電体構造を保つことは、制御ゲート領域における側方酸化物浸食を防止し、埋め込みフラッシュメモリセルのパフォーマンスを改善する。
【００１２】
図１Ａ〜図１Ｃは、いくつかの実施態様による埋め込みフラッシュメモリセルを有する集積チップを示す図である。
【００１３】
図１Ａの断面図１００に示されるように、集積チップは、基板１０２上に設けられた埋め込みフラッシュメモリセルを含む。埋め込みフラッシュメモリセルは、制御ゲート１０４と選択ゲート１０６を有する。制御ゲート１０４は、ソース／ドレイン領域１０８間に横方向に設けられた制御ゲート電極１１０ａを有し、第一ゲート誘電層１１２ａと電荷捕捉型誘電体構造１１４とを介して基板１０２から垂直に分離される。選択ゲート１０６は、ソース／ドレイン領域１０８間に横方向に設けられた選択ゲート電極１１０ｂを有し、第二ゲート誘電層１１２ｂによって基板１０２から垂直に分離される。
いくつかの実施態様において、誘電側壁スペーサ構造１１６は、制御ゲート１０４と選択ゲート１０６とにおける対向する側に設けられる。層間誘電（ＩＬＤ）層１１８は、基板１０２上に設けられる。
【００１４】
電荷捕捉型誘電体構造１１４は、それぞれのデータ状態（例えば、論理“０”または論理“１”を表す）に対応する、異なる量の電荷を保存（すなわち、トラップ）するマルチレイヤー誘電構造を有する。電荷捕捉型誘電体構造１１４は、基板１０２上に設けられたトンネル誘電体層１１４ａ、トンネル誘電体層１１４ａ上に設けられた電荷捕捉型誘電体層１１４ｂ、および電荷捕捉型誘電体層１１４ｂ上に設けられたブロック誘電層１１４ｃを有する。電荷捕捉型誘電体構造１１４に保存された前記電荷を読み取るため、バイアス電圧が、制御ゲート電極１１０ａに加えられる。保存された前記電荷が、制御ゲート電極１１０ａによって生成される電界を覆い、制御ゲート１０４のスレショルド電圧を変化させる。これにより、電荷捕捉型誘電体構造１１４に保存される電荷量に基づいて、バイアス電圧は、制御ゲート電極１１０ａ下方のチャネル領域を導通させ、論理“０”あるいは論理“１”を示す。電荷捕捉型誘電体構造１１４に電荷を加えるために、制御ゲート電極１１０ａと選択ゲート電極１１０ｂがバイアスされ、ホットキャリア注入が促進される。電荷捕捉型誘電体構造１１４中の電荷を除去するため、制御ゲート電極１１０ａを高電圧でバイアスして、電荷捕捉型誘電体構造１１４から電荷のファウラー−ノルトハイムトンネリング（ＦＮＴ）を促進させる。
【００１５】
図１Ｂは、いくつかの実施態様による図１Ａ（図１Ａは、図１Ｂの線Ａ−Ａ’に沿った断面を示している）の集積チップの上面図１２０である。上面図１２０に示すように、制御ゲート電極１１０ａと選択ゲート電極１１０ｂは、ソース／ドレイン領域１０８間で第一方向１２４に沿って設けられる。ソース／ドレイン領域１０８は、隔離領域１２２（例えば、シャロートレンチアイソレーション（ＳＴＩ）領域）により、第二方向１２６に沿って互いに分離される。
【００１６】
図１Ｃは、いくつかの実施態様による第二方向１２６に沿った（図１Ｂの線Ｂ−Ｂ’に沿った）集積チップの断面図１２８である。断面図１２８に示すように、隔離領域１２２は、ソース／ドレイン領域１０８の対向する側の基板１０２中に設けられる。
いくつかの実施態様において、基板１０２は、隔離領域１２２間で曲がる上表面１０２ｕを有し、上表面１０２ｕの中央は、上表面１０２ｕの端部よりも高い。
いくつかの実施態様において、隔離領域１２２は、上表面１０２ｕが下に凹む窪み領域１３０と、上表面１０２ｕが上に隆起して、窪み領域１３０によって基板１０２から横方向に分離された隆起領域１３２とを有する。
【００１７】
トンネル誘電体層１１４ａは、隔離領域１２２からの距離が減少するにつれて少し増加する相対的に均一な厚さを有する。
例えば、トンネル誘電体層１１４ａは、第一厚さｔ１、第一厚さｔ１よりも薄い第二厚さｔ２および第二厚さｔ２よりも薄い第三厚さｔ３を有する。トンネル誘電体層１１４ａの厚さは、第一厚さｔ１〜第三厚さｔ３間で約２５％未満減少する。
例えば、いくつかの実施態様において、トンネル誘電体層１１４ａの厚さは、約５％と約２５％との間の範囲で減少する。
【００１８】
例えば、いくつかの実施態様において、トンネル誘電体層１１４ａの厚さは、第一厚さｔ１と第三厚さｔ３との間で約５ｎｍ未満で変化する（例えば、トンネル誘電体層１１４ａの厚さは、約１５ｎｍの第一厚さｔ１から約２０ｎｍの第三厚さｔ３に増加する）。
別の実施態様において、トンネル誘電体層１１４ａの厚さは、第一厚さｔ１と第三厚さｔ３との間で３ｎｍ未満で変化する。
【００１９】
トンネル誘電体層１１４ａの厚さの相対的に小さな増加は、埋め込みフラッシュメモリセルに、スレショルド電圧の相対的に小さな変化をもたらし、これにより、埋め込みフラッシュメモリセルのパフォーマンス、および／または、信頼性が改善する。
【００２０】
図２は、埋め込みフラッシュメモリセルを有する集積チップ２００の追加実施態様の断面図である。
【００２１】
集積チップ２００は、メモリ領域２３２とロジック領域２３４を有する。
メモリ領域２３２は、ソース／ドレイン領域２０６間の位置で基板１０２上に設けられた制御ゲート２０２と選択ゲート２０４とを有する埋め込みフラッシュメモリセル（例えば、埋め込みＳＯＮＯＳフラッシュメモリセル）を含んでいる。ソース／ドレイン領域２０６は、基板１０２上表面中に設けられた、第一ドープタイプ（例えば、ｎ型）を有する高ドープ領域を含んでいる。
いくつかの実施態様において、制御ゲート２０２は、第二ドープタイプ（例えば、ｐ型）を有する制御ウェル２０８上に設けられ、選択ゲート２０４は、第二ドープタイプ（例えば、ｐ型）を有する選択ウェル２１０上に設けられる。
いくつかの追加実施態様において、制御ウェル２０８および選択ウェル２１０は、第一ドープタイプ（例えば、ｎ型）を有するディープウェル２１２中に設けられる。
いくつかの実施態様において、制御ゲート２０２および選択ゲート２０４は、制御ゲート２０２と選択ゲート２０４との間で横方向に設けられたソース／ドレイン領域２０６を共有する。
【００２２】
制御ゲート２０２は、電荷捕捉型誘電体構造１１４と、一つ以上の追加ゲート誘電層２１６ａおよび／または２１８ａとによって基板１０２から分離された制御ゲート電極２２０ａを含む。選択ゲート２０４は、一つ以上の追加ゲート誘電層２１６ｂおよび／または２１８ｂによって基板１０２から分離された選択ゲート電極２２０ｂを含む。
いくつかの実施態様において、制御ゲート電極２２０ａの上表面は、選択ゲート電極２２０ｂの上表面より高い。例えば、制御ゲート電極２２０ａの上表面は、距離２２１で、選択ゲート電極２２０ｂの上表面から垂直にオフセットされる。
【００２３】
いくつかの実施態様において、電荷捕捉型誘電体構造１１４は、ＯＮＯ構造を有する。このような実施態様において、トンネル誘電体層１１４ａは酸化物を有し、電荷捕捉型誘電体層１１４ｂは窒化物を有し、ブロック誘電層１１４ｃは酸化物を有する。
別の実施態様において、電荷捕捉型誘電体構造１１４は、酸化物−ナノ−結晶−酸化物（ＯＮＣＯ）構造を有する。このような実施態様において、トンネル誘電体層１１４ａは酸化物を有し、電荷捕捉型誘電体層１１４ｂは結晶ナノ−ドット（例えば、シリコンドット）の層を有し、ブロック誘電層１１４ｃは酸化物を有する。
【００２４】
ロジック領域２３４は、サーマルゲート誘電層２４０（すなわち、熱成長プロセスにより形成されるゲート誘電層）および一つ以上の追加ゲート誘電層２１６ｘおよび／または２１８ｘを介して、基板１０２中のロジックウェル領域２３８から垂直に分離されたロジックゲート電極２２０ｘを有するトランジスタデバイス２３６を含む。ロジックゲート電極２２０ｘは、ロジックウェル領域２３８中のソース／ドレイン領域２４４間に横方向に設けられる。
いくつかの実施態様において、ロジック領域２３４中の基板１０２の上表面は、メモリ領域２３２中の基板１０２の実質的に平坦な上表面に対して距離２４２だけ垂直に押し下げられる。
【００２５】
隔離領域２１４は、埋め込みフラッシュメモリセルの対向する側で基板１０２中に設けられる。各種実施態様において、隔離領域２１４は、シャロートレンチアイソレーション（ＳＴＩ）領域、ディープトレンチアイソレーション（ＤＴＩ）領域、注入隔離領域、フィールド酸化物領域などを含む。いくつかの実施態様において、シリサイド層２２２を、ソース／ドレイン領域２０６および／または２４４上に設けてもよい。シリサイド層２２２は、例えば、ニッケルシリサイドを含む。
【００２６】
いくつかの実施態様において、誘電側壁スペーサは、制御ゲート２０２、選択ゲート２０４、およびトランジスタデバイス２３６の側壁に沿って設けられている。
いくつかの実施態様において、誘電側壁スペーサは、第一側壁スペーサ２２４と、第一側壁スペーサ２２４の最も外側に沿って設置される第二側壁スペーサ２２６とを含む。
いくつかの実施態様において、第一側壁スペーサ２２４および／または第二側壁スペーサ２２６は、窒化物を含んでもよい。
別の実施態様において、第一側壁スペーサ２２４および／または第二側壁スペーサ２２６は、例えば、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムアルミニウム酸化物、ハフニウムタンタル酸化物、ケイ酸ジルコニウム、あるいは、酸化ジルコニウムのような高−κ誘電材を含んでもよい。
【００２７】
層間誘電（ＩＬＤ）層２２８は、基板１０２上に設けられる。
いくつかの実施態様において、ＩＬＤ層２２８は、例えば、リンケイ酸ガラス（ＰＳＧ）を含んでもよい。
導電コンタクト２３０は、ＩＬＤ層２２８から、一つ以上のソース／ドレイン領域２０６と２４４、および／または、一つ以上のゲート電極２２０ａ，２２０ｂ、および／または２２０ｘに向けて、垂直に延伸している。
導電コンタクト２３０は、タングステン、銅、アルミニウム銅、あるいは、別の導電材から構成されてもよい。
【００２８】
図３は、いくつかの追加実施態様による埋め込みフラッシュメモリセルを有する集積チップ３００の断面図である。
【００２９】
集積チップ３００は、埋め込みメモリ領域３０２および一つ以上のロジック領域３０４ａ〜３０４ｃを含んでいる。
埋め込みメモリ領域３０２は、制御ゲート領域３０２ａと選択ゲート領域３０２ｂとを有する埋め込みメモリデバイスを含んでいる。
制御ゲート領域３０２ａは、電荷捕捉型誘電体構造１１４、デュアルゲート誘電層２１６ａ、およびシングルゲート誘電層２１８ａによって基板１０２から分離された制御ゲート電極２２０ａを有する制御ゲート２０２を含んでいる。
選択ゲート領域３０２ｂは、デュアルゲート誘電層２１６ｂとシングルゲート誘電層２１８ｂとによって基板１０２から分離された選択ゲート電極２２０ｂを有する選択ゲート２０４を含んでいる。
ソース／ドレイン領域２０６は、制御ゲート２０２と選択ゲート２０４とにおける対向する側の基板１０２の上表面中に設けられる。
【００３０】
いくつかの実施態様において、一つ以上のロジック領域３０４ａ〜３０４ｃには、一つ以上のシングルゲート誘電トランジスタ３０６を有するシングルゲート誘電領域３０４ａ、一つ以上のデュアルゲート誘電トランジスタ３１２を有するデュアルゲート誘電領域３０４ｂ、および／または、一つ以上の高圧トランジスタ３１６を有する高圧領域３０４ｃが含まれる。
いくつかの実施態様において、一つ以上のロジック領域３０４ａ〜３０４ｃは、隔離領域２１４によって互いに横方向に分離されている。
埋め込みメモリ領域３０２および一つ以上のロジック領域３０４ａ〜３０４ｃは、横方向に互いに隣接するように説明されているが、いくつかの実施態様において、埋め込みメモリ領域３０２および一つ以上のロジック領域３０４ａ〜３０４ｃは、集積チップの異なる部分に配置することができる。
【００３１】
シングルゲート誘電トランジスタ３０６は、第一厚さを有するシングルゲート誘電層２１８ｃを介して基板１０２から垂直に分離されるシングルゲート誘電電極２２０ｃを含んでいる。いくつかの実施態様において、シングルゲート誘電電極２２０ｃは、基板１０２中に設けられて第二ドープタイプを有するシングルゲートウェル３０８から、垂直に分離される。
【００３２】
デュアルゲート誘電トランジスタ３１２は、シングルゲート誘電層２１８ｄとデュアルゲート誘電層２１６ｄとを介して基板１０２から垂直に分離されたデュアルゲート誘電電極２２０ｄを含んでいる。
いくつかの実施態様において、デュアルゲート誘電電極２２０ｄは、基板１０２中にドープされて第二ドープタイプを有するデュアルゲートウェル３１４から垂直に分離されている。シングルゲート誘電層２１８ｄとデュアルゲート誘電層２１６ｄは、これらを合わせて第二厚さを有し、デュアルゲート誘電トランジスタ３１２にシングルゲート誘電トランジスタ３０６よりも高い降伏電圧を提供する。
【００３３】
高圧トランジスタ３１６は、シングルゲート誘電層２１８ｅ、デュアルゲート誘電層２１６ｅ、および高圧ゲート誘電層３１８を介して、基板１０２から垂直に分離される高圧ゲート電極２２０ｅを含んでいる。
いくつかの実施態様において、高圧ゲート電極２２０ｅは、基板１０２中にドープされて第二ドープタイプを有する高圧ウェル３２０から垂直に分離される。
シングルゲート誘電層２１８ｅ、デュアルゲート誘電層２１６ｅ、および高圧ゲート誘電層３１８は、これらを合わせて第三厚さを有し、高圧トランジスタ３１６に、デュアルゲート誘電トランジスタ３１２よりも高い降伏電圧を提供する。
【００３４】
いくつかの実施態様において、高圧領域３０４ｃ中の基板１０２の上表面は、埋め込みメモリ領域３０２中の、基板１０２の実質的に平坦な上表面に対する距離３２２だけ垂直に押し下げられている。
いくつかの実施態様において、高圧領域３０４ｃ中の基板１０２の上表面は、また、シングルゲート誘電領域３０４ａとデュアルゲート誘電領域３０４ｂとにおける基板１０２の上表面に対して垂直に押し下げられている。
いくつかの実施態様において、シングルゲート誘電領域３０４ａとデュアルゲート誘電領域３０４ｂとにおける基板１０２の上表面は、埋め込みメモリ領域３０２中の基板１０２の上表面に対して実質的に平坦な上表面である。
【００３５】
ソース／ドレイン領域３１０は、シングルゲートウェル３０８、デュアルゲートウェル３１４、および高圧ウェル３２０中に設けられる。
いくつかの実施態様において、ソース／ドレイン領域３１０は、埋め込みメモリ領域３０２中のソース／ドレイン領域２０６の第一深さｄ１よりも深い第二深さｄ２を有する。
いくつかの実施態様において、制御ゲート電極２２０ａおよび選択ゲート電極２２０ｂは、第一材料を含んでおり、シングルゲート誘電電極２２０ｃ、デュアルゲート誘電電極２２０ｄおよび高圧ゲート電極２２０ｅは、異なる第二材料を含んでいる。
いくつかの実施態様において、第一材料は、ポリシリコンであり、第二材料は、金属（例えば、チタン、タンタル、タングステン、銅、アルミニウム銅、または、アルミニウム等）である。
【００３６】
図４Ａと図４Ｂは、いくつかの実施態様による埋め込みフラッシュメモリセルのアレイを有する集積チップを示す図である。
【００３７】
図４Ａは、埋め込みフラッシュメモリセルのアレイを有する集積チップの断面図４００である。図４Ｂは、図４Ａの集積チップの上面図４１０である。断面図４００に示されるように、集積チップは、基板１０２中のロジック領域４０８から横方向に離れた位置に設けられたメモリ領域４０２を含んでいる。
メモリ領域４０２は、アレイで設置された複数のメモリセル４０４ａ，４０４ｂを含んでおり、それぞれ、制御ゲート２０２と選択ゲート２０４とを有する。
いくつかの実施態様において、制御ゲート２０２は、互い隣接している。
このような実施態様において、制御ゲート２０２と選択ゲート２０４とは、介在ソース／ドレイン領域２０６を共有している。
【００３８】
ロジック領域４０８は、一つ以上のトランジスタデバイス２３６（例えば、シングルゲート誘電トランジスタ、デュアルゲート誘電トランジスタ、高圧トランジスタ等）を含んでいる。
いくつかの実施態様において、ロジック領域４０８は、メモリセルとして操作されない一つ以上の選択ゲート２０４を有するダミー領域４０６を介して、メモリセル４０４ａ，４０４ｂから分離されている。
いくつかの実施態様において、ダミー領域４０６は、メモリ領域４０２のアレイ構造中に設置される。
【００３９】
図５〜図２２は、いくつかの実施態様による埋め込みフラッシュメモリセルを含む集積チップの製造方法の一連の断面図５００，６００，７００，８００，９００，１０００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００，１９００，２０００，２１００，２２００である。図５〜図２２の断面図は、埋め込みフラッシュメモリセルの形成方法に関連して記述されているが、図に示される構造は、この形成方法に限定されず、本方法を独立、分離させてもよい。
【００４０】
図５の断面図５００に示すように、ディープウェル２１２が基板１０２中に形成される。基板１０２は、半導体ウェハおよび／または一つ以上のダイオンウェハ、任意の別のタイプの半導体および／またはエピタキシャル層、それらの関連物のような、任意のタイプの半導体本体（例えば、シリコン、ＳｉＧｅ、ＳＯＩ等）である。
いくつかの実施態様において、ディープウェル２１２は、選択的に、第二ドープタイプのドーパント種５０２を、第一ドープタイプを有する基板１０２中に注入することにより形成される（例えば、ＰＭＯＳアクティブ領域を形成するために、ｎ型ドーパントを基板に注入することによってｎ型ディープウェルがｐ型基板中に形成される）。
いくつかの実施態様において、ドーパント種５０２は、第一マスキング層５０４によって選択的に基板１０２に注入される。
いくつかの実施態様において、第一マスキング層５０４はパターン化フォトレジスト層を含む。
【００４１】
図６の断面図６００に示すように、複数の隔離領域２１４が基板１０２の上側中に形成される。
いくつかの実施態様において、複数の隔離領域２１４は、選択的に基板１０２をエッチングしてトレンチを形成し、続いてトレンチに誘電材（例えば、酸化物）を充填することによって形成される。
【００４２】
図７の断面図７００に示すように、一つ以上のウェル３０８，２１０，３１４、および／または３２０が基板１０２中に形成される。
一つ以上のウェルには、選択ウェル２１０、シングルゲートウェル３０８、デュアルゲートウェル３１４、および高圧ウェル３２０が含まれる。
一つ以上のウェル３０８，２１０，３１４，および／または３２０は、選択的に、第一ドープタイプを有する一つ以上のドーパント種７０２を基板１０２に注入することにより形成される（一つ以上の分離注入プロセスを用いる）。
いくつかの実施態様において、一つ以上のドーパント種７０２を、第二マスキング層７０４（例えば、フォトレジスト層）に従って、選択的に、基板１０２に注入する。
いくつかの実施態様において、注入の深さを調整するために注入の前に、犠牲誘電層７０６が基板１０２上に形成される。
【００４３】
図８の断面図８００に示すように、制御ウェル２０８が基板１０２中に形成される。
制御ウェル２０８は、第三マスキング層８０４（例えば、フォトレジスト層）に従って選択的に一つ以上のドーパント種８０２を基板１０２に注入することにより形成される。
いくつかの実施態様において、制御ウェル２０８と選択ウェル２１０とは、同じドーピングタイプと異なるドーピング濃度を含んでいる。
【００４４】
図９の断面図９００に示すように、電荷捕捉型誘電体構造９０２が基板１０２上に形成される。
いくつかの実施態様において、電荷捕捉型誘電体構造９０２は、トンネル誘電体層９０２ａ、トンネル誘電体層９０２ａ上に形成された電荷捕捉層９０２ｂ、および電荷捕捉層９０２ｂ上に形成されたブロック誘電層９０２ｃを含んでいる。
トンネル誘電体層９０２ａとブロック誘電層９０２ｃは、酸化物（例えば、二酸化ケイ素）を含み、電荷捕捉層９０２ｂは、窒化物、あるいは、ナノ−結晶（例えば、量子ドット）を含む。トンネル誘電体層９０２ａは、熱成長プロセス、あるいは、蒸着プロセス（例えば、化学気相蒸着（ＣＶＤ）、物理気相蒸着（ＰＶＤ）、および／または原子層堆積（ＡＬＤ））により形成され、電荷捕捉層９０２ｂとブロック誘電層９０２ｃとは、蒸着プロセス（例えば、ＣＶＤ、ＰＶＤ、および／またはＡＬＤ）により形成される。
【００４５】
いくつかの実施態様において、犠牲誘電層７０６（図８に示される）は、電荷捕捉型誘電体構造９０２の形成前に制御ウェル２０８上から除去されるが、制御ウェル２０８の外側領域は保たれる（例えば、電荷捕捉型誘電体構造９０２が、制御ウェル２０８上であり且つ制御ウェル２０８の外側領域中の犠牲誘電層７０６上に形成される）。
【００４６】
図１０の断面図１０００に示すように、第一電荷捕捉型誘電体エッチングプロセスが実行されて、電荷捕捉型誘電体構造１００２中に開口１００４が形成される。
開口１００４は、高圧ウェル３２０と重なった位置にある。
いくつかの実施態様において、第一電荷捕捉型誘電体エッチングプロセスは、第四マスキング層１００８に従って、電荷捕捉型誘電体構造１００２を、一つ以上のエッチャント１００６に選択的に露出することにより実行される。
【００４７】
図１１Ａの断面図１１００に示すように、高圧ゲート誘電層１１０２が基板０１２中の高圧ウェル３２０上に形成される。
いくつかの実施態様において、高圧ゲート誘電層１１０２は、熱成長プロセスによって形成される。電荷捕捉型誘電体構造１００２は、制御ウェル２０８と選択ウェル２１０とを含む埋め込みメモリ領域３０２における熱成長プロセスをブロック（すなわち、軽減）する。埋め込みメモリ領域３０２における熱成長プロセスのブロックは、高圧ウェル３２０上の基板１０２の一部が熱成長プロセスの間に消耗するので、結果的に、高圧ウェル３２０と埋め込みメモリ領域３０２との間の表面を垂直にオフセットする。例えば、基板１０２は、高圧ウェル３２０と重なった位置の上表面を有し、この上表面は、埋め込みメモリ領域３０２中の実質的に平坦な上表面に対して距離１１０４だけ窪んでいる。
各種実施態様において、熱成長プロセスは、ウェット熱成長プロセス、あるいは、ドライ熱成長プロセスを含む。
【００４８】
さらに、電荷捕捉型誘電体構造１００２が、埋め込みメモリ領域３０２（例えば、選択ゲートウェル２１０上）中で熱成長プロセスをブロックするので、熱酸化物浸食と酸化増速拡散とが埋め込みメモリ領域３０２中のトンネル誘電体層１００２ａにおいて減少し、相対的に均一な厚さを有するトンネル誘電体層が結果的に得られる。
【００４９】
例えば、図１１Ｃは、断面図１１００のメモリ領域３０２の集積チップの上面図１１１０（図１１Ａは、図１１Ｃの第一方向１１０９に延びた断面線Ａ−Ａ’に沿った断面を示している）である。図１１Ｂは、第二方向１１１１に沿った（図１１Ｃの断面線Ｂ−Ｂ’に沿った）集積チップの断面図１１０８である。
断面図１１０８および図１１Ｄのグラフ１１１２に示すように、トンネル誘電体層１００２ａは、隔離領域１２２からの距離が増加するにつれて、第二方向１１１１に沿って減少する厚さを有する。トンネル誘電体層１１４ａの厚さは、第一厚さｔ１と第三厚さｔ３との間で２５％未満の量１１１４で変化する。
【００５０】
トンネル誘電体層１００２ａ上の酸化浸食（ｏｘｉｄａｔｉｏｎ  ｅｎｃｒｏａｃｈｍｅｎｔ）が減少することによっても、断面図１１００に示すように、第一方向１１０９に沿った実質的に平坦な電荷捕捉型誘電体構造１００２が結果として得られる。
例えば、電荷捕捉型誘電体構造１００２は高い外角を有し、前記角は、中央で、電荷捕捉型誘電体構造１００２の高さの約２０％〜約５０％の範囲内の距離１１０６で上昇する（電荷捕捉型誘電体構造１００２の中央で、高さの約１００％〜約２００％の範囲で上昇するバーズピークを有する角度が結果として得られる単一ステップ電荷捕捉型誘電体エッチングプロセスと比較して）。
【００５１】
図１２の断面図１２００に示すように、第二電荷捕捉型誘電体エッチングプロセスが実行されて、制御ウェル２０８の外側領域の電荷捕捉型誘電体構造１１４が除去される。
いくつかの実施態様において、第二電荷捕捉型誘電体エッチングプロセスは、制御ウェル２０８上の電荷捕捉型誘電体構造１１４と高圧ウェル３２０上の高圧ゲート誘電層１１０２とを被覆する第五マスキング層１２０４（例えば、フォトレジスト層）に従って、電荷捕捉型誘電体構造１２０６を一つ以上のエッチャント１２０２に選択的に露出することにより実行される。
【００５２】
図１３の断面図１３００に示すように、デュアルゲート誘電層１３０２が基板１０２上に形成される。
デュアルゲート誘電層１３０２は酸化物（例えば、二酸化ケイ素）を含む。
いくつかの実施態様において、デュアルゲート誘電層１３０２は、ブランケット蒸着プロセス（例えば、ＣＶＤプロセス、ＰＥ−ＣＶＤプロセス、ＰＶＤプロセスまたはＡＬＤプロセス）によって形成される。形成後、デュアルゲート誘電層１３０２は、シングルゲートウェル３０８上から除去される。
いくつかの実施態様において、デュアルゲート誘電層１３０２は、シングルゲートウェル３０８の位置に重なった開口を有する第六マスキング層１３０６に従って、デュアルゲート誘電層１３０２を一つ以上のエッチャント１３０４に選択的に露出することにより、シングルゲートウェル３０８上から除去される。
【００５３】
図１４の断面図１４００に示すように、シングルゲート導電層１４０２が基板１０２上に形成される。
シングルゲート導電層１４０２は、酸化物（例えば、二酸化ケイ素）を含む。
いくつかの実施態様において、シングルゲート導電層１４０２は、ブランケット蒸着プロセス（例えば、ＣＶＤプロセス、ＰＥ−ＣＶＤプロセス、ＰＶＤプロセスまたはＡＬＤプロセス）によって形成される。
【００５４】
図１５の断面図１５００に示すように、複数のゲート電極２２０ａ〜２２０ｅがシングルゲート導電層１４０２に形成される。
気相蒸着プロセス（例えば、ＣＶＤ、ＰＶＤまたはＡＬＤ）を用いて、シングルゲート導電層１４０２上に誘電層を蒸着することにより、複数のゲート電極２２０ａ〜２２０ｅが形成される。
各種実施態様において、導電層は、ドープポリシリコンまたは別の導電材を含む。
導電層は、制御ゲート電極２２０ａ、選択ゲート電極２２０ｂ、シングルゲート誘電電極２２０ｃ、デュアルゲート誘電電極２２０ｄおよび高圧ゲート電極２２０ｅを形成するためにエッチされる。
【００５５】
図１６の断面図１６００に示すように、シングルゲート誘電層とデュアルゲート誘電層は、複数のゲート電極２２０ａ〜２２０ｅをマスクとして用いて一つ以上のエッチャント１６０２に露出されることにより選択的にエッチされる。
エッチングプロセスでは、シングルゲート誘電層とデュアルゲート誘電層とが、制御ゲート電極２２０ａ、選択ゲート電極２２０ｂ、デュアルゲート誘電電極２２０ｄおよび高圧ゲート電極２２０ｅ下方に限定される。
エッチングプロセスでは、さらに、シングルゲート誘電層が、シングルゲート誘電電極２２０ｃ下方に限定される。
【００５６】
図１７の断面図１７００に示すように、第一ソース／ドレイン注入プロセスが実行されて、シングルゲートウェル３０８、デュアルゲートウェル３１４および高圧ウェル３２０中に、ソース／ドレイン領域３１０が形成される。
いくつかの実施態様において、第一ソース／ドレイン注入プロセスは、シングルゲート誘電電極２２０ｃ、デュアルゲート誘電電極２２０ｄ、高圧ゲート電極２２０ｅおよび第七マスキング層１７０４を含むマスクに従って、選択的に、ドーパント種１７０２を基板１０２に注入することにより実行される。
【００５７】
図１８の断面図１８００に示すように、一つ以上の側壁スペーサ２２４〜２２６が、複数のゲート電極２２０ａ〜２２０ｅの対向する側に形成される。
いくつかの実施態様において、一つ以上の側壁スペーサ２２２〜２２４は、第一側壁スペーサ２２４と第二側壁スペーサ２２６とを含む。
第一側壁スペーサ２２４と第二側壁スペーサ２２６は、それぞれ、窒化物または酸化物ベース材を基板１０２上に蒸着して、窒化物または酸化物ベース材を選択的にエッチングすることにより形成される。
【００５８】
図１９の断面図１９００に示すように、電荷捕捉型誘電体構造１１４は、制御ゲート電極２２０ａ、制御ゲート電極２２０ａを囲む一つ以上の側壁スペーサ２２４〜２２６および第八マスキング層１９０４をマスクとして用いて、一つ以上のエッチャント１９０２に露出させることにより選択的にエッチされる。
エッチングプロセスでは、電荷捕捉型誘電体構造１１４が、制御ゲート電極２２０ａと制御ゲート電極２２０ａを囲む一つ以上の側壁スペーサ２２４〜２２６との下方にのみ残る。
【００５９】
図２０の断面図２０００に示すように、第二ソース／ドレイン注入プロセスが実行されて、制御ウェル２０８と選択ウェル２１０との中に、ソース／ドレイン領域２０６が形成される。
いくつかの実施態様において、第二ソース／ドレイン注入プロセスは、制御ゲート電極２２０ａ、選択ゲート電極２２０ｂ、制御ゲート電極２２０ａと選択ゲート電極２２０ｂをそれぞれ囲む側壁スペーサ２２４〜２２６および第七マスキング層２００４に従って、選択的にドーパント種２００２を基板１０２に注入することにより実行される。
いくつかの実施態様において、第二ソース／ドレイン注入プロセスでは、シングルゲートウェル３０８、デュアルゲートウェル３１４および高圧ウェル３２０中のソース／ドレイン領域３１０よりも深くなく且つ低ドーピング濃度の軽ドープソース／ドレイン領域を含むソース／ドレイン領域２０６が形成される。
【００６０】
図２１の断面図２１００に示すように、高圧ゲート誘電層３１８は、高圧ゲート電極２２０ｅ、高圧ゲート電極２２０ｅを囲む側壁スペーサ２２４〜２２６および第九マスキング層２１０４をマスクとして用いて一つ以上のエッチャント２１０２に露出させることにより選択的にエッチされる。
エッチングプロセスでは、高圧ゲート誘電層３１８が、高圧ゲート電極２２０ｅおよび高圧ゲート電極２２０ｅを囲む側壁スペーサ２２４〜２２６の下方にのみ残る。
【００６１】
図２２の断面図２２００に示すように、層間誘電（ＩＬＤ）層２２８が基板１０２上に形成される。
ＩＬＤ層２２８は、酸化物、ＰＳＧ、低−κ誘電体またはその他の誘電体を含み、気相蒸着プロセス（例えば、ＣＶＤ、ＰＶＤまたはＡＬＤ）によって形成される。導電コンタクト２３０はＩＬＤ層２２８中に形成される。
導電コンタクト２３０は、ＩＬＤ層２２８の上表面から、ソース／ドレイン領域２０６および／または３１０、および／または制御ゲート電極２２０ａ、選択ゲート電極２２０ｂ、シングルゲート誘電電極２２０ｃ、デュアルゲート誘電電極２２０ｄおよび／または高圧ゲート電極２２０ｅに向けて延伸している。
いくつかの実施態様において、導電コンタクト２３０は、選択的に第一ＩＬＤ層をエッチングして複数の開口を形成することにより形成される。
複数の開口には導電材が充填されて複数の導電コンタクトが形成される。
導電材を形成してＩＬＤ層２２８と第三導電層の上表面を共平坦化した後、平坦化プロセス（例えば、化学機械研磨プロセス）が実行される。
各種実施態様において、導電材には、タングステン、銅、アルミニウム銅または別の導電材が含まれる。
【００６２】
図２３は、いくつかの実施態様によるフラッシュメモリセルを含む集積チップを形成する方法２３００のフローチャートである。
【００６３】
開示される方法（例えば、方法２３００と２４００）は、図５〜図２２に関連して記述されているが、本方法が、このような構造に限定されない。
さらに、開示される方法は、ここで、一連の工程や事象として説明並びに記述され、このような工程や事象の順序が、狭義で解釈されるべきではない。
例えば、いくつかの工程は、説明される、および／または、記述されるものとは別に、その他の工程や事象と異なる順序、および／または、同時に発生する。
このほか、説明される全ての工程が、記述される一つ以上の態様または実施例を実施するために必要であるわけではない。
さらに、記述される一つ以上の工程は、一つ以上の分離した工程、および／または、段階で実行される。
【００６４】
工程２３０２において、電荷捕捉型誘電体構造が、制御ゲート領域と選択ゲート領域とを有する、ロジック領域および埋め込みメモリ領域の上に形成される。図９は、いくつかの実施態様による工程２３０２に対応する断面図９００である。
【００６５】
工程２３０４において、第一電荷捕捉型誘電体エッチングプロセスが実行されて、ロジック領域上の電荷捕捉型誘電体構造中に開口が形成される。図１０は、いくつかの実施態様による工程２３０４に対応する断面図１０００である。
【００６６】
工程２３０６において、サーマルゲート誘電層がロジック領域上に形成される。図１１Ａは、いくつかの実施態様による工程２３０６に対応する断面図１１００である。
【００６７】
工程２３０８において、第二電荷捕捉型誘電体エッチングプロセスが実行されて、選択ゲート領域上から、電荷捕捉型誘電体構造が除去される。図１２は、いくつかの実施態様による工程２３０８に対応する断面図１２００である。
【００６８】
工程２３１０において、一つ以上の追加ゲート誘電層が基板上に形成される。図１３と図１４は、いくつかの実施態様による工程２３１０に対応する断面図１３００，１４００である。
【００６９】
工程２３１２において、複数のゲート電極が、一つ以上の追加ゲート誘電層上に形成される。図１５は、いくつかの実施態様による工程２３１２に対応する断面図１５００である。
【００７０】
工程２３１４において、電荷捕捉型誘電体構造、サーマルゲート誘電層および追加ゲート誘電層が、複数のゲート電極をマスクとして選択的にパターン化される。
図１６〜２１は、いくつかの実施態様による工程２３１４に対応する断面図１６００，１７００，１８００，１９００，２０００，２１００である。
【００７１】
工程２３１６において、複数の導電コンタクトが基板上のＩＬＤ層中に形成される。図２２は、いくつかの実施態様による工程２３１６に対応する断面図２２００である。
【００７２】
図２４は、フラッシュメモリセルを含む集積チップの形成方法２４００の追加実施態様のフローチャートである。
【００７３】
工程２４０２において、ディープウェル領域が基板中に形成される。図５は、いくつかの実施態様による工程２４０２に対応する断面図５００である。
【００７４】
工程２４０４において、複数の隔離領域が基板中に形成される。図６は、いくつかの実施態様による工程２４０４に対応する断面図６００である。
【００７５】
工程２４０６において、高圧ウェル、制御ウェルおよび選択ウェルを含む複数のウェル領域が基板中に形成される。図７と図８は、いくつかの実施態様による工程２４０６に対応する断面図７００と８００である。
【００７６】
工程２４０８において、電荷捕捉型誘電体構造が複数のウェル領域上に形成される。図９は、いくつかの実施態様による工程２４０８に対応する断面図９００である。
【００７７】
工程２４１０において、第一電荷捕捉型誘電体エッチングプロセスが実行されて、高圧ウェル上の電荷捕捉型誘電体構造中に開口が形成される。図１０は、いくつかの実施態様による工程２４１０に対応する断面図１０００である。
【００７８】
工程２４１２において、高圧ゲート誘電層が高圧ウェル上に形成される。図１１は、いくつかの実施態様による工程２４１０に対応する断面図１１００である。
【００７９】
工程２４１４において、第二電荷捕捉型誘電体エッチングプロセスが実行されて、選択ウェル上から電荷捕捉型誘電体構造が除去される。図１２は、いくつかの実施態様による工程２４１４に対応する断面図１２００である。
【００８０】
工程２４１６において、第一ゲート誘電層（例えば、デュアルゲート誘電層）が基板上に形成される。図１３は、いくつかの実施態様による工程２４１６に対応する断面図１３００である。
【００８１】
工程２４１８において、第二ゲート誘電層（例えば、シングルゲート誘電層）が基板上に形成される。図１４は、いくつかの実施態様による工程２４１８に対応する断面図１４００である。
【００８２】
工程２４２０において、複数のゲート電極が第二ゲート誘電層上に形成される。図１５は、いくつかの実施態様による工程２４２０に対応する断面図１５００である。
【００８３】
工程２４２２において、第二ゲート誘電層および第一ゲート誘電層が、複数のゲート電極をマスクとして選択的にエッチされる。図１６は、いくつかの実施態様による工程２４２２に対応する断面図１６００である。
【００８４】
工程２４２４において、第一ソース／ドレイン注入プロセスが実行されて、高圧ウェル中に、ソース／ドレイン領域が形成される。図１７は、いくつかの実施態様による工程２４２に対応する断面図１７００である。
【００８５】
工程２４２６において、一つ以上の側壁スペーサが複数のゲート電極の対向する側に形成される。図１８は、いくつかの実施態様による工程２４２６に対応する断面図１８００である。
【００８６】
工程２４２８において、電荷捕捉型誘電体構造が選択的にエッチされて、電荷捕捉型誘電体構造が、制御ゲート電極および一つ以上の側壁スペーサの下方にのみ残る。図１９は、いくつかの実施態様による工程２４２８に対応する断面図１９００である。
【００８７】
工程２４３０において、第二ソース／ドレイン注入プロセスが実行されて、制御ゲートウェルと選択ゲートウェル中に、ソース／ドレイン領域が形成される。図２０は、いくつかの実施態様による工程２４３０に対応する断面図２０００である。
【００８８】
工程２４３２において、高圧ゲート誘電層が選択的にエッチされて、高圧ゲート誘電層が、高圧ゲート電極および一つ以上の側壁スペーサの下方にのみ残る。図２１は、いくつかの実施態様による工程２４３に対応する断面図２１００である。
【００８９】
工程２４３４において、複数の導電コンタクトが基板上のＩＬＤ層中に形成される。図２２は、いくつかの実施態様による工程２４３４に対応する断面図２２００である。
【００９０】
このように、本発明は、マルチステップエッチングプロセスを用いて、選択ゲート領域における熱酸化成長を阻止することで、酸化誘発トンネリング酸化物浸食とＯＥＤ効果とを抑制して、電荷捕捉型誘電体構造を選択的にエッチし、これにより、相対的に均一な厚さのトンネル誘電体層を生成することができる。
【００９１】
いくつかの実施態様において、本発明は、集積チップの形成方法に関する。
本方法は、基板中のロジック領域、制御ゲート領域および選択ゲート領域上に、電荷捕捉型誘電体構造を形成する工程を有する。第一電荷捕捉型誘電体エッチングプロセスを実行して、ロジック領域上の電荷捕捉型誘電体構造に開口を形成する。サーマルゲート誘電層を開口中に形成する。第二電荷捕捉型誘電体エッチングプロセスを実行して、選択ゲート領域上から、電荷捕捉型誘電体構造を除去する。複数のゲート電極を、サーマルゲート誘電層と電荷捕捉型誘電体構造上に形成する。
【００９２】
別の実施態様において、本発明は、集積チップの形成方法に関連する。
本方法は、高圧ウェル、制御ウェルおよび選択ウェルを基板中に形成する工程、および電荷捕捉型誘電体構造を、高圧ウェル、制御ウェルおよび選択ウェルの上に形成する工程、を有する。第一電荷捕捉型誘電体エッチングプロセスを実行して、高圧ウェル上の電荷捕捉型誘電体構造中に開口を形成する。高圧ゲート誘電層は高圧ウェル上で熱成長する。高圧ゲート誘電層を熱成長させて、選択ウェル上の電荷捕捉型誘電体構造を除去した後、第二電荷捕捉型誘電体エッチングプロセスを実行する。
【００９３】
さらに別の実施態様において、本発明は集積チップに関連する。
集積チップは、電荷捕捉型誘電体構造により基板から分離される制御ゲート電極および一つ以上の追加ゲート誘電層により基板から分離される選択ゲート電極を有する。
集積チップは、さらに、サーマルゲート誘電層により基板から分離されるロジックゲート電極を有する。基板は、制御ゲート電極および選択ゲート電極の下方の基板の実質的に平坦な上表面に対して窪んだサーマルゲート誘電層の下方の第一上表面を有する。
【００９４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更、置換および改変を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００９５】
１０２  基板、１０２ｕ  上表面、１０４，２０２  制御ゲート、１０６，２０４  選択ゲート、１０８，２０６，２４４  ソース／ドレイン領域、１１０ａ，２２０ａ  制御ゲート電極、１１２ａ  第一ゲート誘電層、１１４，９０２，１００２  電荷捕捉型誘電体構造、１１４ａ，９０２ａ  トンネル誘電体層、１１４ｂ  電荷捕捉型誘電体層、１１４ｃ，９０２ｃ  ブロック誘電層、１１０ａ，２２０ａ  制御ゲート電極、１１０ｂ，２２０ｂ  選択ゲート電極、１１２ｂ  第二ゲート誘電層、１１８，２２８  層間誘電（ＩＬＤ）層、１２２，２１４  隔離領域、１３０  窪み領域、１３２  隆起領域、２００，３００  集積チップ、２０８  制御ウェル、２１０  選択ウェル、２１２  ディープウェル、２１６ａ，２１８ａ  追加ゲート誘電層、２２２  シリサイド層、２２４  第一側壁スペーサ、２２６  第二側壁スペーサ、２３０  導電コンタクト、２３２，４０２  メモリ領域、２３４，３０４ａ〜３０４ｃ，４０８  ロジック領域、２３６  トランジスタデバイス、２３８  ロジックウェル領域、２４０  サーマルゲート誘電層、３０２  埋め込みメモリ領域、３０６  シングルゲート誘電トランジスタ、３０８  シングルゲートウェル、３１２  デュアルゲート誘電トランジスタ、３１４  デュアルゲートウェル、３１６  高圧トランジスタ、３１８，１１０２  高圧ゲート誘電層、３２０  高圧ウェル、４０４ａ〜４０４ｂ  複数のメモリセル、４０６  ダミー領域、５０２，７０２，８０２，１７０２，２００２  ドーパント種、７０６  犠牲誘電層、５０４，７０４，８０４，１００８，１２０４，１３０４，１７０４  マスキング層、９０２ｂ  電荷捕捉層、１００４  開口、１００６，１２０２，１３０４，１６０２，１９０２，２１０２  エッチャント。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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