(57)【特許請求の範囲】
【請求項１】
隣接するゲート（５）の間の領域に、エミッタ（２ｄ、２ｄｄ）が形成される領域と、エミッタが形成されない領域（２ｃ）とを有し、
前記ゲートとエミッタとの間に直流電圧を印加したときのゲート容量を基準ゲート容量（Ｃｓ）とし、
前記ゲートとエミッタとの間に駆動周波数にてオンオフを繰り返しながら電圧を上昇したときに負性を有するゲート容量の最小値（Ｃｍ）が前記基準ゲート容量に対する割合をゲート容量割合（ＲＣ）とすると、
インダクタンス成分を含む負荷回路（１１）を指定の駆動周波数でスイッチングで通断電するときの前記ゲート容量割合は、前記ゲート容量割合に応じて変化するサージ電流レベルがサージ電流上限値以下で、且つスイッチング損失レベルがスイッチング損失上限値以下となるように構成されていることを特徴とするバイポーラ動作型の半導体装置（１、２０、２１）。
【請求項２】
請求項１に記載のバイポーラ動作型の半導体装置において、
前記隣接するゲートの間にエミッタが形成されない領域は、前記ゲート容量割合を満たすように幅寸法が設定されることを特徴とするバイポーラ動作型の半導体装置（１、２０、２１）。
【請求項３】
請求項２に記載のバイポーラ動作型の半導体装置において、
前記エミッタが形成されない領域の幅寸法をＷｆｌｏとし、前記エミッタが形成される領域の幅寸法をＷｅｍｉとしたときに、
Ｗｌｆｏ／Ｗｅｍｉ＜１５
を満たすように形成されていることを特徴とするバイポーラ動作型の半導体装置（１、２０、２１）。
【請求項４】
隣接するゲート（５）の間の領域に、エミッタ（２ｄ）が形成される領域と、エミッタが形成されない領域（２ｃ）とを有するバイポーラ動作型の半導体装置の使用方法であって、
前記ゲートとエミッタとの間に直流電圧を印加したときのゲート容量を基準ゲート容量（Ｃｓ）とし、
前記ゲートとエミッタとの間に駆動周波数にてオンオフを繰り返しながら電圧を上昇したときに負性を有するゲート容量の最小値（Ｃｍ）が前記基準ゲート容量に対する割合をゲート容量割合（ＲＣ）とし、
ターンオン後にコレクタ電流が一定電流に落ち着く前に一定電流を超えて流れる電流を電流サージ（ΔＡ）とすると、
インダクタンス成分を含む負荷回路をスイッチングで通断電するときの駆動周波数は、
許容されるターンオン損失割合の上限値以下で、且つ許容される電流サージの上限値以下となる周波数を用いることを特徴とするバイポーラ動作型の半導体装置（１）の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラ動作型の半導体装置およびその使用方法に関する。
【背景技術】
【０００２】
半導体装置として例えばＩＧＢＴ（insulated gate bipolar transistor）においては、サージ電圧を抑制しながらスイッチング損失を低減する技術が求められる。例えばＩＧＢＴのスイッチング過渡期の各段階でゲート抵抗を変化させる技術がある。しかし、ＩＧＢＴの動作状態を検出する手段が必要であったり、複数種のゲート抵抗を作成する必要があるため回路の複雑化、コスト増加につながる。
【０００３】
これに対して、スイッチング損失の要因であるＩＧＢＴのオン電圧を下げる構造の一つとして、いわゆるゲート間引き構造がある。しかし、このようなゲート間引き構造には、ダミーセル領域の電位が上昇することでゲート容量が負になりゲート電圧の発振やノイズの原因となる課題がある。
【０００４】
このような課題に対応したものが考えられているが、その対策の一つでは、バッファ抵抗を形成するためにプロセスが追加され、チップコストの増加を招いたり、抵抗値に合わせたレイアウト設計が必要となるという課題が残る。
【０００５】
また、別の対策では、ゲートを２種類作成し、独立に制御することによりノイズを抑えるようにした技術がある。しかし、この構成では、間引き効果が低下するためにチップサイズが大きくなりコストの増加を招くという課題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３９２７１１１号公報
【特許文献２】特許第４３９８７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、ゲート間引き構造を採用したＩＧＢＴのようなゲート容量特性を生かして、最適なゲート駆動条件を採用する事により特殊な回路制御を用いずにスイッチング損失とノイズ低減を両立させることができるバイポーラ動作型の半導体装置およびその使用方法を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のバイポーラ動作型の半導体装置は、隣接するゲートの間の領域に、エミッタが形成される領域と、エミッタが形成されない領域とを有し、前記ゲートとエミッタとの間に直流電圧を印加したときのゲート容量を基準ゲート容量とし、前記ゲートとエミッタとの間に駆動周波数にてオンオフを繰り返しながら電圧を上昇したときに負性を有するゲート容量の最小値が前記基準ゲート容量に対する割合をゲート容量割合とすると、インダクタンス成分を含む負荷回路を指定の駆動周波数で、スイッチングで通断電するときの前記ゲート容量割合は、前記ゲート容量割合に応じて変化するサージ電流レベルがサージ電流上限値以下で、且つスイッチング損失レベルがスイッチング損失上限値以下となるように構成されている。
【０００９】
上記構成において、隣接するゲートの間の領域に、エミッタが形成される領域と、エミッタが形成されない領域とを有するいわゆる「間引き構造」では、ゲート容量が、あるゲート電圧の範囲において負性容量を示す特徴がある。そして、スイッチング動作をする時にゲート電圧がこの範囲に入ると、ゲートが自分自身でチャージするため電圧が急上昇する。ゲート電圧の上昇に伴って動作電流が増加するため、間引き構造を採用していないものに比べて急峻な電圧上昇を伴うオン動作である。
【００１０】
この後、ゲート電圧が負性容量を発生させている電圧範囲を超えると、間引き構造を採用しているものは、間引き構造を採用していないものよりもゲート容量が大きくなる特徴がある。そのため、ゲート電圧の上昇は緩やかになり、動作電流（Ｉｃ）の変化量が小さくなり、これによってノイズに対して有利に機能する動作となる。この結果、速いオン動作ができることでスイッチング損失が低減し、完全にオンする間際の動作電流の変化を緩やかにすることで電流サージの抑制をすることができる。
【００１１】
上記したような特性は、ゲート駆動周波数（スピード）やデバイス構造に対する依存性がある。したがって、負性容量の周波数依存と構造依存を活用し、最適なゲート駆動周波数範囲で駆動させることにより、損失と低サージの両立を可能にすることができる。負性容量の挙動を導入したモデルを用いて回路動作時のターンオン波形をシミュレーションすることにより、スイッチングの損失および電流サージの両者を上限値を超えない範囲で使用できる間引き構造を得ることができる。また、このことは、使用する半導体装置に対して、スイッチング速度つまりゲートの駆動周波数を調整することにより、低損失と低ノイズを両立する使用形態を実現することもできる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態を示す負性容量割合の変化に対するターンオン損失割合および電流サージの変化特性を示す図
【図２】ＩＧＢＴの一部を示す平面図（ａ）およびＸ方向の縦断側面図（ｂ）
【図３】シミュレーションに用いた駆動回路の構成図
【図４】シミュレーションに用いたモデルの模式的断面図
【図５】シミュレーションに用いた駆動回路のゲート電圧（ａ）、コレクタ−エミッタ間電圧（ｂ）およびコレクタ電流（ｃ）のタイムチャート
【図６】ゲートを開放したものと接地したもののターンオン時のゲート電圧およびコレクタ電流の時間推移を示す図
【図７】駆動周波数に対するゲート容量の最小値の変化を示す図
【図８】ターンオン時のコレクタ電流の時間推移を示す図
【図９】間引き構造の距離Ｗｆｌｏを３通りに設定した場合のモデルの模式的断面図
【図１０】図９の各構成のもののゲート電圧に対するゲート容量の変化を示す図
【図１１】間引き構造の比率ＲＷに対する負性容量割合ＲＣの関係を示す図
【図１２】第２実施形態を示すターンオン時のコレクタ−エミッタ電圧、コレクタ電流および損失の時間推移を示す図
【図１３】ゲート駆動周波数に対するターンオン損失と電流サージの関係を示す図
【図１４】シミュレーションに用いたモデルの模式的断面図
【図１５】ゲート電圧に対するゲート容量の変化を示すシミュレーション結果
【図１６】第３実施形態を示すＩＧＢＴの一部を示す平面図（ａ）およびＸ方向の縦断側面図（ｂ）
【図１７】第４実施形態を示すＩＧＢＴの一部を示す平面図（ａ）およびＸ方向の縦断側面図（ｂ）
【発明を実施するための形態】
【００１３】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図１１を参照して説明する。
図２（ａ）、（ｂ）はトレンチゲート型のＩＧＢＴ（insulated gate bipolar transistor）１のチップ上面の一部のＸＹ平面の配置パターンと、Ｘ方向の断面構造を示している。図２（ｂ）において、ＩＧＢＴ１は、シリコンなどの半導体基板２に形成されている。半導体基板２は、下面側からｐ型コレクタ層２ａ、ｎ型バルク層２ｂ、ｐ型ベース層２ｃが積層形成されている。上面には表面からｎ型バルク層２ｂに達する深さにトレンチ３がＹ方向に延びるように形成され、絶縁膜４を介してゲート５が埋め込み形成されている。ゲート５に隣接するようにｎ型エミッタ層２ｄが形成されている。
【００１４】
ゲート５は、図２（ａ）に示すように、複数本のゲート５ａ〜５ｄなどがＹ方向に延伸したストライプ状に形成されている。また、ゲート５ａ−５ｂ間および５ｃ−５ｄ間は、間隔Ｗｅｍｉに設定され、ｎ型エミッタ層２ｄが形成されている。一方、ゲート５ｂ−５ｃ間は、間隔Ｗｆｌｏに設定され、ｎ型エミッタ層２ｄは形成されていない「間引き構造」とされている。
【００１５】
図１は、本実施形態におけるＩＧＢＴ１の特性を決めるゲート容量割合であるゲート容量の負性容量割合ＲＣ（％）の設定範囲を示している。ここでは、図中に両立範囲で示す負性容量割合ＲＣとなるように上記した間隔ＷｅｍｉおよびＷｆｌｏが設定されている。これによって、ターンオン損失割合ＲＰおよびターンオン時の電流サージΔＡの両者が上限値を超えないように動作する。
【００１６】
以下、ＩＧＢＴ１の構造を上記のように負性容量割合ＲＣの両立範囲に設定するための方法について説明する。負性容量割合ＲＣは、基準ゲート容量値Ｃｓに対して使用する駆動周波数で動作させるときのゲート容量の最小値Ｃｍの比ＲＣ（＝Ｃｍ／Ｃｓ）を示している。
【００１７】
基準ゲート容量値Ｃｓは、ＩＧＢＴ１に対して直流電圧（駆動周波数０Ｈｚ）でゲート電圧Ｖｇｅを上昇させていったときにゲート容量が最も小さい負の値となる（最大の負性容量値となる）ときのゲート容量値である。ここで、負性容量となるゲート容量とは、上記構成を採用するＩＧＢＴ１において発生する現象で測定されるゲート容量値である。上記構成のＩＧＢＴ１では、ｐ型ベース層２ｃ中にｎ型エミッタ層２ｄを設けない構成を含んでいる。このため、後述するようにしてエミッタ−コレクタ間に電圧Ｖｃｅを印加した状態で、ゲート電圧Ｖｇｅを印加すると、ゲート電圧Ｖｇｅがある電圧範囲で、ゲート周りに自動的に電荷がチャージされ、これが電流に寄与することから、負性容量として認識できるのである。
【００１８】
したがって、ＩＧＢＴ１を駆動する際のゲート駆動周波数ｆについて、図１に示した損失割合ＲＰおよび電流サージΔＡの各上限値を超えない範囲の負性容量割合ＲＣの範囲が決まる。この範囲内の条件でＩＧＢＴ１を駆動することにより、損失Ｐを低減しつつ電流サージΔＡを低減した動作をさせることができる。
【００１９】
また、上記したゲート容量が負性容量となるゲート電圧Ｖｇｅを決める要素としては、駆動周波数ｆだけではなく、ｎ型エミッタ層２ｄを設ける場所や寸法などの間引き構造にも依存している。すなわち、駆動周波数ｆを固定していても、構造を変えることでゲート容量が負性容量となる条件を変えることができる。
【００２０】
このことは、換言すれば、ＩＧＢＴ１を使用する回路で、用いる駆動周波数ｆが決まっている場合に、その駆動周波数ｆにおいて決まる負性用量割合ＲＣが、ＩＧＢＴ１の損失割合ＲＰおよび電流サージΔＡの各上限値を超えない範囲に設定するように間引き構造を決めることができるということになる。つまり、間引き構造の設計いかんによって損失が少なく且つ電流サージも抑制することができるＩＧＢＴ１を提供することができる。
【００２１】
次に、図３を参照して、ＩＧＢＴ１を用いて負荷を駆動する駆動回路１０について説明する。駆動回路１０は、誘導性を有する負荷回路としてインダクタンスＬ１のコイル１１を直流電源Ｖｃにより通電する構成である。ＩＧＢＴ１はゲート駆動回路１２によりゲート信号が与えられる。コイル１１の両端子間にはダイオード１３、コイル１４、抵抗１５、１６からなる還流回路１７が接続されている。
【００２２】
図４は、上記の回路でシミュレーションを行う場合について、ＩＧＢＴ１のモデルを示している。本実施形態の構成では、ｎ型エミッタ層２ｄは、グランドに接続されているが、ｎ型エミッタ層２ｄが形成されていないｐ型ベース層２ｃはフローティング状態となっており、図中では、スイッチＳｗがオフ状態となっているＯＰＥＮ型の状態である。これに対して、比較のために、スイッチＳｗがオン状態となっている構成つまりｎ型エミッタ層２ｄに相当する構成部分がグランドに接続されたＧＮＤ型を従来型として同時にシミュレーションをしている。
【００２３】
上記構成の駆動回路１０は、ゲート駆動回路１２により所定周波数ｆの駆動パルス信号ＶｇｅがＩＧＢＴ１のゲートに印加されると、直流電源Ｖｃの電圧がコイル１１に印加されて通電される。図５（ａ）〜（ｃ）は、このときのゲート電圧Ｖｇｅ、コレクタ電圧Ｖｃおよびコレクタ電流Ｉｃのタイムチャートをそれぞれ示している。
【００２４】
図５（ａ）に示しているように、ゲート電圧Ｖｇｅの初めの駆動パルス信号では、時刻ｔ０でＶｇｅが印加されると、閾値電圧を越えたときにＩＧＢＴ１がオンし、コレクタ−エミッタ間電圧Ｖｃｅが図５（ｂ）に示すようにほぼゼロになる。このとき、コイル１１には電流が徐々に上昇するように流れるので、ＩＧＢＴ１に流れる電流Ｉｃは、図５（ｃ）に示しているように、コイル１１に流れる電流にしたがって徐々に上昇する。
【００２５】
この後、ゲート電圧Ｖｇｅが時刻ｔ１でゼロになってＩＧＢＴ１がオフされると、ＩＧＢＴ１のコレクタ電流Ｉｃはゼロになるが、コイル１１に流れていた電流は誘導作用により流れ続けようとし、ダイオード１３を介して還流回路１７に流れるようになる。
【００２６】
そして、この還流回路１７に流れる電流が残っている状態で、ゲート電圧Ｖｇｅが時刻ｔ２で印加されると、還流回路１７に流れていた電流がＩＧＢＴ１を介してコレクタ電流Ｉｃとして流れるようになり、急激に増大するように立ち上がる。このとき、コレクタ電流Ｉｃの増大の傾向を詳細に見ると、ゲート電圧Ｖｇｅの上昇の傾向と関係している。
【００２７】
図６は、時刻ｔ２で変化するゲート電圧Ｖｇｅとコレクタ電流Ｉｃについて時間変化を詳細に示している。また、図６中、実線で示したものは、コレクタ電流Ｉｃとゲート電圧Ｖｇｅの時間推移に伴う変化をシミュレーションにより求めたものである。シミュレーションに用いたデバイスモデルは図４に示している。この場合、間引き構造を採用している本実施形態の構成（ＯＰＥＮ型）では、シミュレーションモデルとしてｎ型エミッタ層２ｄが形成されていないｐ型ベース層２ｃの部分がオープンになっている状態に対応している。また、比較のために、間引き構造を採用していない通常のＩＧＢＴに対応するもの（ＧＮＤ型）として、ｎ型エミッタ層２ｄが形成されていないｐ型ベース層２ｃの部分がグランドに接続された状態でシミュレーションをしている。
【００２８】
前述のようにＩＧＢＴ１のゲートにゲート駆動信号を与える場合のゲート電圧Ｖｇｅとコレクタ電流Ｉｃを、ＯＰＥＮ型とＧＮＤ型の双方について求めた。図６に示しているように、ＧＮＤ型のものではゲート電圧Ｖｇｅがゆっくり立ち上がり、これに伴ってコレクタ電流Ｉｃもゲート電圧Ｖｇｅが閾値電圧に達する時点から徐々に増加する。このとき、コレクタ電流Ｉｃは急激に増加して一定の電流値に収まるが、オーバーシュートを起こしている。これが電流サージとなってＩＧＢＴ１に負担をかけている。
【００２９】
これに対して、図６中に実線で示しているＯＰＥＮ型つまりエミッタが間引きされた構成の本実施形態の構成のものでは、ゲート電圧ＶｇｅがＧＮＤ型の場合よりも速く立ち上がり、閾値電圧に達してコレクタ電流Ｉｃが流れ始める時点で、コレクタ電流Ｉｃは急峻な立ち上がりで流れる（図６中、傾きＸ１で示す）。これは、ｎ型エミッタ層２ｄが間引きされた部分に徐々にホールが蓄積され、ゲート電圧Ｖｇｅが閾値電圧に達するころに、ゲートが負性容量を呈する状態となるためで、ゲート電圧Ｖｇｅの上昇に伴ってコレクタ電流Ｉｃが増加するため、間引き構造を採用していないものに比べて急峻な電圧上昇のオン動作となるためである。
【００３０】
この後、ゲート電圧Ｖｇｅが、負性容量を発生させる電圧範囲を超えると、間引き構造を採用していないものよりもゲート容量が大きくなり、ゲート電圧Ｖｇｅの上昇が緩やかになり、コレクタ電流Ｉｃの変化量も小さくなる（図６中、傾きＸ２で示す）。この結果、電流サージΔＡを抑制することができる。これによってノイズに対して有利に機能する動作となり、速いオン動作ができることでスイッチング損失が低減し、完全にオンする間際の動作電流の変化を緩やかにすることでサージ電流の抑制をすることができる。
【００３１】
図７は、ＩＧＢＴ１の駆動周波数ｆを変化させたときに、ゲート電圧Ｖｇｅの印加でゲート容量の最小値Ｃｍをシミュレーションにより求めた結果である。この結果から分かるように、負性容量の最小値Ｃｍは、駆動周波数ｆが直流から１００Ｈｚ近傍までは、最も小さい値となる基準ゲート容量Ｃｓから変化が少なくほぼ一定であり、１ｋＨｚ近傍から急激に大きくなるように変化し、１００ｋＨｚあたりで０に近くなる。したがって、このＩＧＢＴ１の場合には、駆動周波数を１００Ｈｚ〜１００ｋＨｚの間で使用することで、負性容量割合ＲＣを選択することができ、ターンオン損失割合ＲＰを低減しつつ電流サージΔＡも低減した条件で用いることができる。
【００３２】
このＩＧＢＴ１の場合には、例えば、駆動周波数を数１０ｋＨｚ以下で使用する場合には電流サージΔＡが上限値を超えて大となり、２００ｋＨｚ以上で使用する場合にはターンオン損失割合ＲＰが上限値を超えて大となる。したがって、電流サージΔＡとターンオン損失割合ＲＰとを共に上限値以下となる両立領域の使用条件は１０ｋＨｚ〜２００ｋＨｚの間の駆動周波数で使用することである。
【００３３】
図８は、上記した駆動周波数ｆに依存する電流サージΔＡの大きさを検証した結果である。すなわち、駆動周波数ｆを変えてＩＧＢＴ１がターンオンするときのコレクタ電流Ｉｃの時間的変化をシミュレーションにより求めたものである。この図からわかるように、ＩＧＢＴ１の駆動周波数ｆが高くなるほど電流サージΔＡの大きさが小さくなることがわかる。この電流サージΔＡの大きさの上限値を設定したときに許容される駆動周波数ｆの範囲が、例えば図７中に示した両立領域となる。
【００３４】
図９は、間引き構造に起因して変化する負性容量の値についてシミュレーションをするための構造的なモデルを示している。図中、ｎ型エミッタ層２ｄが設けられた側の幅寸法Ｗｅｍｉを一定とし、これに対してｎ型エミッタ層２ｄを設けない部分のゲート５間の幅寸法Ｗｌｆｏを小さいものを（ａ）Ｗｆｌｏａ、中間のものを（ｂ）Ｗｆｌｏｂ、大きいものを（ｃ）Ｗｆｌｏｃとして設定した。
【００３５】
図１０は、シミュレーション結果を示すもので、ゲート電圧Ｖｇｅを上昇させていったときのゲート容量の変化を示している。図中、負側に変化しているところが負性容量として現れる部分である。この結果からわかるように、ゲート電圧Ｖｇｅが所定範囲になると、ゲート容量が負性容量となり、最小値を示した後に負性容量が急激に消失してゼロに近づいている。
【００３６】
また、このときゲート容量が最小の負性容量となるときの容量値は、エミッタを設けていない部分の幅寸法Ｗｆｌｏが最も大きい（ｃ）のＷｆｌｏｃの場合が最も小さい容量値Ｃｍｃを示し、これは負性容量が最も大きくなることを示している。逆に、エミッタを設けていない部分の幅寸法Ｗｆｌｏが最も小さい（ａ）のＷｆｌｏａの場合が最も大きい容量値Ｃｍａを示し、負性容量が最も小さいことを示している。
【００３７】
このように、エミッタを設けた部分の幅寸法Ｗｅｍｉに対するエミッタを設けていない部分の幅寸法Ｗｆｌｏの比の値をＲＷ（＝Ｗｆｌｏ／Ｗｅｍｉ）とすると、比の値ＲＷが大きいほどゲート容量が負性容量となる最小値Ｃｍが下がっていくことがわかる。
【００３８】
図１１は、上記したＲＷの値を変化させたときのゲート容量が負性容量となるときの最小値Ｃｍの変化をシミュレーションにより求めた結果を示している。ここで、縦軸は負性容量割合として示しており、ＲＷが２０のときの負性容量の最小値の値を「１」としたときに対する割合としている。
【００３９】
この結果からわかるように、ＲＷの値を大きくすると負性容量割合の値は増大していくが、一定以上になるとほぼ「１」に近づいてきて、飽和する傾向にある。つまり、比の値ＲＷを大きくすることで負性容量の最小値Ｃｍを低下させる効果は低下してくることを示している。換言すれば、負性容量割合を増大させるために、比の値ＲＷを大きくすることすなわちエミッタを設けない部分の幅寸法Ｗｆｌｏを大きくすることは、その効果が少なくなり、逆にエミッタを設けない部分の面積を増大させることになる。
【００４０】
したがって、例えば、負性容量割合を決めるときの設計条件として、負性容量割合がほとんど飽和状態に達している比の値ＲＷが「１５」を最大値として、比の値ＲＷの上限値を設定した上で設計することが好ましい。これにより、負性容量割合を大きく設定したい場合でも、上限を設定しておくことで、不要な面積が発生するのを抑制することができる。比の値ＲＷの上限の設定については、「１５」に限らず、例えば「１０」などとすることもできる。
【００４１】
このような本実施形態によれば、ＩＧＢＴ１を使用する駆動回路１０でのゲート電圧Ｖｇｅの駆動周波数ｆが決まっている場合に、ＩＧＢＴ１のｎ型エミッタ層２ｄを設ける部分のゲート間引き構造をシミュレーション結果に基づいて適切に設定することで、ＩＧＢＴ１のターンオン損失Ｐおよびターンオン時の電流サージΔＡをいずれも上限値を超えない両立範囲内で使用できる構成を得るようにした。これにより、特殊なゲート駆動回路を設ける必要がなくなり、簡単且つ安価に回路に組み込むことができる。
【００４２】
（第２実施形態）
図１２〜図１５は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、使用するＩＧＢＴが決まっている場合に、回路に適用して損失を低減させるための駆動条件を最適にする使用方法を提供するものである。
【００４３】
図１２は、使用するＩＧＢＴ１に対して、ターンオン条件を変えた場合のシミュレーション結果を示している。具体的には、使用するＩＧＢＴ１を駆動する際のゲート電圧Ｖｇｅの駆動周波数をｆ１、ｆ２、ｆ３（ｆ１＜ｆ２＜ｆ３）と変えて印加したときのコレクタ−エミッタ間電圧Ｖｃｅ、コレクタ電流Ｉｃおよびこれらの積の値として発生するターンオン損失Ｐを示している。
【００４４】
この結果からわかるように、ゲート電圧Ｖｇｅの駆動周波数ｆをｆ１、ｆ２、ｆ３と変えることで、コレクタ−エミッタ間電圧Ｖｃｅが変化し、これに伴って、コレクタ電流Ｉｃが変化している。コレクタ電流Ｉｃはターンオン後に一定電流に落着く前に、ターンオン直後に一定電流を超えて流れる電流サージΔＡが発生する。これは、駆動周波数ｆが高い方が大きくなる傾向にある。また、このターンオン時にはＩＧＢＴ１のコレクタ−エミッタ間電圧Ｖｃｅがかかった状態でコレクタ電流Ｉｃが過渡的に流れるので、これらの積で決まるターンオン損失Ｐが発生する。ターンオン損失Ｐで発生する消費電力は曲線で囲まれた領域の面積に相当するので、面積が大きいほど損失が大きいことを示している。この場合には、駆動周波数ｆが低いほど損失が大きくなる傾向にある。
【００４５】
図１３は、上記したＩＧＢＴ１の駆動周波数ｆに依存した傾向を見るために、ゲート電圧Ｖｇｅの駆動周波数ｆを横軸にとり、ターンオン損失割合ＲＰと電流サージΔＡの値を示している。この結果からわかるように、許容されるターンオン損失割合ＲＰの上限値以下となるようにゲート駆動周波数ｆを設定することができる。また、許容される電流サージΔＡの上限値以下となるようにゲート駆動周波数ｆを設定することができる。そして、両者の条件が成立する両立範囲においてゲート駆動周波数ｆを設定することで、ターンオン損失および電流サージの両者の特性を、上限値を超えない範囲で用いることができる。
【００４６】
図１４は、駆動周波数ｆに依存したＩＧＢＴ１のゲート容量の負性容量が発生する様子をシミュレーションにより求めるモデルを示している。コレクタ−エミッタ間に電圧Ｖｃｅ（＝６００Ｖ）を印加し、ゲートに駆動周波数ｆ（０．００１Ｈｚ、１ｋＨｚ、１０ｋＨｚ）の成分を印加しながらゲート電圧Ｖｇｅを印加していくモデルである。なお、エミッタを設けていない部分は、間引き構造であるからオープン状態（フローティング状態）にしている。
【００４７】
図１５は、上記のモデルを用いて、ゲート電圧Ｖｇｅの上昇に伴うゲート容量の変化をシミュレーションにより求めた結果を示している。ゲート容量の値はゲート電圧Ｖｇｅの上昇に伴い徐々に負性容量を呈するように変化し、一定のゲート電圧Ｖｇｅに達したあたりで負のピーク値をとり、この後急激にゼロに変化する。このとき、負性容量の負のピーク値（最小値）Ｃｍは、駆動周波数ｆが低いほど低くなる。駆動周波数ｆが０．００１Ｈｚすなわちほぼ直流のゲート電圧Ｖｇｅが印加される場合には最も小さい負性容量値Ｃｍをとり、駆動周波数ｆが高くなるにしたがって負性容量値Ｃｍとして負側に変化する程度が減少している。
【００４８】
つまり、前述した図１３に示す結果は、ＩＧＢＴ１を駆動する駆動周波数ｆを変えることで、ゲート容量が負性容量を呈する状態の最小値Ｃｍを制御することができる。これによって、図１３に示す両立範囲で駆動周波数ｆを設定することで、ターンオン損失Ｐおよび電流サージΔＡの双方の上限値を超えないようにＩＧＢＴ１を駆動することができるのである。
【００４９】
このような第２実施形態によれば、使用する駆動回路およびＩＧＢＴが決まっている場合に、そのゲート電圧を印加する際の駆動周波数ｆを図１３に示すような両立範囲で設定することで、特殊なゲート駆動回路を設けることなく、ターンオン損失および電流サージのいずれも低減した状態で使用することができる。
【００５０】
（第３実施形態）
図１６は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。
この実施形態においては、ＩＧＢＴ１０の内部構造として、図２に示したものに対して、ｐ型ベース層２ｃのうちのｎ型エミッタ層２ｄが設けられていない領域に、さらにトレンチ３を複数本形成し、ゲート５を設ける構成としたものである。図示の構成では、例えば２本のゲート５ｅ、５ｆを等間隔で設けている。
【００５１】
なお、この構造においても、ゲート５ａ−５ｂ間および５ｃ−５ｄ間が、間隔Ｗｅｍｉに設定され、ｎ型エミッタ層２ｄが形成されている。また、ゲート５ｅ、５ｆを挟んだゲート５ｂ−５ｃ間は、間隔Ｗｆｌｏに設定され、ｎ型エミッタ層２ｄは形成されていない「間引き構造」とされている。
【００５２】
このような第３実施形態においても第１実施形態と同様の作用効果を得ることができる。
また、上記構成は、例えばゲート５はｎ型エミッタ層２ｄの形成の如何にかかわらず例えばＷｅｍｉの等間隔で配置し、設計の結果に応じて設定すべきＷｆｌｏに最も近い距離となるようにゲート５の本数を選んでｎ型エミッタ層２ｄを形成することができる。これによって、設計を予め決められたトレンチ３の配置パターンに設定しておき、ｎ型エミッタ層２ｄを形成する部分のパターンを選択することで所望の特性を得ることができ、設計の簡略化を図ることができる。
【００５３】
（第４実施形態）
図１７は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態においては、図１７（ａ）に示すように、図中Ｙ方向すなわちゲート５の延伸方向に沿ってｎ型エミッタ層２ｄｄを設ける部分と設けない部分とを配置するようにしている。
【００５４】
図１７（ａ）、（ｂ）に示すように、ｐ型ベース層２ｃにトレンチ３が等間隔で配置されている。トレンチ３内に絶縁膜４を介してゲート５が形成されている。ゲート５の形成方向であるＹ方向において、ｎ型エミッタ層２ｄｄが間隔を置いて形成されている。ｎ型エミッタ層２ｄｄのＹ方向の距離Ｌｅｍｉに対して、隣接するｎ型エミッタ層２ｄｄとの間に配置間隔Ｌｆｌｏを設けている。このようにＹ方向に離間するようにｎ型エミッタ層２ｄｄを配置することで「間引き構造」を形成している。
【００５５】
このような第４実施形態においてもｎ型エミッタ層２ｄｄの距離Ｌｅｍｉと配置間隔Ｌｆｌｏをシミュレーションにより得た寸法で設定することで、第１実施形態と同様の作用効果を得ることができる。
【００５６】
また、上記構成では、ゲート５の配置を等間隔で配置しておけるので、ｎ型エミッタ層２ｄｄの寸法をシミュレーション結果に基づいて設定する変更を加えるだけで、所望の特性を得ることができるので、製造時の仕様変更も簡単且つ安価に実施することができる。
なお、上記実施形態では、ｎ型エミッタ層２ｄｄを等間隔Ｌｆｌｏで配置する例を示したが、間隔Ｌｆｌｏは場所によって変えることもできる。
【００５７】
（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００５８】
上記各実施形態では、シリコンを材料としたＩＧＢＴ１、２０、２１を示したが、シリコン以外の材料例えば炭化シリコン（ＳｉＣ）を材料とした半導体装置に適用することもできるし、また、ＩＧＢＴ以外のバイポーラ動作型の半導体装置全般にも適用することができる。
【００５９】
上記各実施形態では、ｎチャンネル型のＩＧＢＴに適用した例を示したが、ｐチャンネル型のものに適用することもできる。
第３実施形態および第４実施形態のものは、第２実施形態にも適用することができる。
【００６０】
第４実施形態で示した構成は、第３実施形態で示した構成と組み合わせた構成として適用することもできる。
負荷回路は、コイル１１以外に、他の素子を設けるものでも適用可能で、インダクタンス成分を含む素子全般に適用することができる。
【符号の説明】
【００６１】
図面中、１、２０、２１はＩＧＢＴ（半導体装置）、２は半導体基板、２ｃはｐ型ベース層、２ｄ、２ｄｄはｎ型エミッタ層、３はトレンチ、５はゲート、１０は駆動回路、１１はコイル（負荷回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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