(57)【特許請求の範囲】
【請求項１】
チョッパ型コンパレータであって、
第１外部入力端子、第２外部入力端子、切換回路、差動増幅回路、キャパシタ、インバータ回路、スイッチ及び外部出力端子を備えており、
前記切換回路は、第１モードのときに前記第１外部入力端子を前記差動増幅回路の非反転入力端子に接続するとともに前記第２外部入力端子を前記差動増幅回路の反転入力端子に接続し、第２モードのときに前記第１外部入力端子を前記差動増幅回路の前記反転入力端子に接続するとともに前記第２外部入力端子を前記差動増幅回路の前記非反転入力端子に接続するように構成されており、
前記キャパシタの一方の電極が前記差動増幅回路の出力端子に接続されており、キャパシタの他方の電極が前記インバータ回路の入力端子に接続されており、
前記インバータ回路の出力端子が前記外部出力端子に接続されており、
前記スイッチは、前記インバータの前記入力端子と前記出力端子の間に接続されており、
前記キャパシタは、前記スイッチが閉じた状態から開放する時の基準取得タイミングで充電されるように構成されており、
前記基準取得タイミングは、前記第１モード及び前記第２モードの各々の期間にあり、
前記第１外部入力端子に入力する電圧が前記第２外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第１モードから前記第２モードに切換えたときの前記外部出力端子の出力がハイであり、
前記第１外部入力端子に入力する電圧が前記第２外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第１モードから前記第２モードに切換えたときの前記外部出力端子の出力がローであり、
前記第１外部入力端子に入力する電圧が前記第２外部入力端子に入力する電圧よりも高いとき、前記切換回路が前記第２モードから前記第１モードに切換えたときの前記外部出力端子の出力がローであり、
前記第１外部入力端子に入力する電圧が前記第２外部入力端子に入力する電圧よりも低いとき、前記切換回路が前記第２モードから前記第１モードに切換えたときの前記外部出力端子の出力がハイである、チョッパ型コンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、チョッパ型コンパレータに関する。
【背景技術】
【０００２】
２つの入力電圧の大小を比較し、その比較結果を出力するチョッパ型コンパレータが知られており、その一例が特許文献１に開示されている。図９に、従来のチョッパ型コンパレータ１００を示す。チョッパ型コンパレータ１００は、第１外部入力端子１０２、第２外部入力端子１０４、第１スイッチ１０６、第２スイッチ１０８、キャパシタ１１２、インバータ回路１１４、第３スイッチ１１６及び外部出力端子１１８を備える。第１スイッチ１０６は、第１外部入力端子１０２とキャパシタ１１２の一方の電極の間に接続されている。第２スイッチ１０８は、第２外部入力端子１０４とキャパシタ１１２の一方の電極の間に接続されている。キャパシタ１１２の他方の電極がインバータ回路１１４の入力端子に接続されている。インバータ回路１１４の出力端子が外部出力端子１１８に接続されている。インバータ回路１１４の入力端子と出力端子の間に第３スイッチ１１６が接続されている。
【０００３】
第１スイッチ１０６及び第２スイッチ１０８は、クロック信号ＣＫに同期して開閉するように構成されている。第１スイッチ１０６はクロック信号ＣＫがハイのときに閉じるように構成され、第２スイッチ１０８はクロック信号ＣＫがローのときに閉じるように構成されている。なお、図中のＣＫＢは、クロック信号ＣＫを反転した信号であることを示す。第３スイッチ１１６は、リセット信号ＲＥＳに同期して開閉するように構成されている。第３スイッチ１１６は、リセット信号ＲＥＳがハイのときに閉じるように構成されている。
【０００４】
図１０に、チョッパ型コンパレータ１００のタイミングチャートを示す。期間Ｔ１，Ｔ２，Ｔ３は、クロック信号ＣＫの周期に対応した期間である。期間Ｔ１，Ｔ２に示すように、クロック信号ＣＫのハイに同期して第１スイッチ１０６が閉じると、キャパシタ１１２の一方の電極に第１入力電圧ＶＰが入力する。クロック信号ＣＫがハイのときに、リセット信号ＲＥＳもハイとなるように設定されている。このため、リセット信号ＲＥＳのハイに同期して第３スイッチ１１６が閉じるので、キャパシタ１１２の他方の電極の電位はインバータ回路１１４の閾値電圧Ｖｔｈに等しくなる。これにより、キャパシタ１１２は、リセット信号ＲＥＳの立ち下がりエッジ（基準取得タイミングともいう）に同期して、ＶＰ−Ｖｔｈが充電された状態でセットされる。
【０００５】
次に、クロック信号ＣＫの立ち下がりエッジ（比較タイミングともいう）に同期して、第１スイッチ１０６が開放し、第２スイッチ１０８が閉じる。これにより、キャパシタ１１２の一方の電極に第２入力電圧ＶＭが入力する。キャパシタ１１２の電位差はＶＰ−Ｖｔｈに維持されるので、キャパシタ１１２の一方の電極に第２入力電圧ＶＭが入力すると、キャパシタ１１２の他方の電極の電位は、ＶＭ−ＶＰ＋Ｖｔｈとなる。したがって、インバータ回路１１４の比較出力電圧ＣＯは、ＶＰ＞ＶＭ（期間Ｔ１に対応する）のときにハイとなり、ＶＭ＞ＶＰ（期間Ｔ２に対応する）のときにローとなる。このように、チョッパ型コンパレータ１００は、第１入力電圧ＶＰと第２入力電圧ＶＭの大小の比較し、その比較結果を示す比較出力電圧ＣＯを外部出力端子１１８に出力することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３０８０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１０の期間Ｔ３に示されるように、第１外部入力端子１０２及び第２外部入力端子１０４に同相ノイズが入力することがある。同相ノイズが入力すると、第１入力電圧ＶＰ及び第２入力電圧ＶＭの各々に同相ノイズに応じた電圧ＶＮが重畳する。同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がると、キャパシタ１１２はＶＮ＋ＶＰ−Ｖｔｈが充電された状態でセットされる。次に、クロック信号ＣＫの立ち下がりエッジに同期して比較動作が行われると、本来ならば、ＶＭ＞ＶＰの関係であるから、比較出力電圧ＣＯはローとなるべきであるが、同相ノイズの影響により、ＶＮ＋ＶＰ＞ＶＭの関係が成立しており、比較出力電圧ＣＯがハイとなる。このように、チョッパ型コンパレータ１００は、同相ノイズが入力すると、第１入力電圧ＶＰと第２入力電圧ＶＭの大小を正確に比較することができず、誤判定することがある。本明細書は、同相ノイズの影響が抑えられるチョッパ型コンパレータを提供する。
【課題を解決するための手段】
【０００８】
本明細書が開示するチョッパ型コンパレータの一実施形態は、第１外部入力端子、第２外部入力端子、切換回路、差動増幅回路、キャパシタ、インバータ回路、スイッチ及び外部出力端子を備える。切換回路は、第１モードのときに、第１外部入力端子を差動増幅回路の非反転入力端子に接続するとともに第２外部入力端子を差動増幅回路の反転入力端子に接続するように構成されている。切換回路はさらに、第２モードのときに、第１外部入力端子を差動増幅回路の反転入力端子に接続するとともに第２外部入力端子を差動増幅回路の非反転入力端子に接続するように構成されている。キャパシタの一方の電極が差動増幅回路の出力端子に接続されており、キャパシタの他方の電極がインバータ回路の入力端子に接続されている。インバータ回路の出力端子が外部出力端子に接続されている。スイッチは、インバータの入力端子と出力端子の間に接続されている。
【０００９】
上記実施形態のチョッパ型コンパレータは、２つの入力電圧差を増幅した電圧をキャパシタに入力する。このため、上記実施形態のチョッパ型コンパレータでは、２つの入力電圧に重畳する同相ノイズが実質的に無視されるので、同相ノイズの影響が抑えられる。また、上記実施形態のチョッパ型コンパレータは、切換回路を利用することで、２つの入力電圧差の極性を変えてキャパシタに入力することができる。これにより、チョッパ型コンパレータは、２つの入力電圧差の極性の変化に基づいて、２つの入力電圧の大小を比較することができる。
【図面の簡単な説明】
【００１０】
【図１】本明細書が開示するチョッパ型コンパレータの一実施形態の回路図を示す。
【図２】図１のチョッパ型コンパレータのタイミングチャートを示す。
【図３】本明細書が開示するチョッパ型コンパレータの他の一実施形態の回路図を示す。
【図４Ａ】回路オフセット電圧が零のときの差動増幅回路の電圧特性を示す。
【図４Ｂ】回路オフセット電圧が正側にずれているときの差動増幅回路の電圧特性を示す。
【図４Ｃ】回路オフセット電圧が負側にずれているときの差動増幅回路の電圧特性を示す。
【図５】差動増幅回路、オフセット調整回路及び判定ロジック回路の回路図を示す。
【図６】オフセット調整回路の具体的な回路図を示す。
【図７】回路オフセット電圧が正側にずれているときの差動増幅回路のタイミングチャートを示す。
【図８】回路オフセット電圧が負側にずれているときの差動増幅回路のタイミングチャートを示す。
【図９】従来のチョッパ型コンパレータの回路図を示す。
【図１０】図９のチョッパ型コンパレータのタイミングチャートを示す。
【発明を実施するための形態】
【００１１】
図１に示されるように、チョッパ型コンパレータ１は、第１外部入力端子２、第２外部入力端子４、切換回路６、差動増幅回路８、キャパシタ１２、インバータ回路１４、スイッチ１６及び外部出力端子１８を備える。第１外部入力端子２に第１入力電圧ＶＰが入力し、第２外部入力端子４に第２入力電圧ＶＭが入力する。第１外部入力端子２及び第２外部入力端子４は、切換回路６に接続されている。
【００１２】
切換回路６は、外部入力端子２，４と差動増幅回路８の間に接続されており、外部入力端子２，４の接続先をクロック信号ＣＫに同期して切換えるように構成されている。切換回路６は、クロック信号ＣＫがハイである第１モードのときに、第１外部入力端子２を差動増幅回路８の非反転入力端子（＋）に接続し、第２外部入力端子４を差動増幅回路８の反転入力端子（−）に接続するように構成されている。切換回路６はさらに、クロック信号ＣＫがローである第２モードのときに、第１外部入力端子２を差動増幅回路８の反転入力端子（−）に接続し、第２外部入力端子４を差動増幅回路８の非反転入力端子（＋）に接続するように構成されている。
【００１３】
差動増幅回路８は、非反転入力端子（＋）と反転入力端子（−）に入力する２つの入力電圧の差動増幅である差動出力電圧ＡＯを出力する。ここで、以下、差動増幅回路８の差動出力電圧ＡＯがハイのときはＡＯ（Ｈｉ）と記載し、差動出力電圧ＡＯがローのときはＡＯ（Ｌｏ）と記載する。なお、典型的には、差動出力電圧ＡＯ（Ｈｉ）が電源電圧であり、差動出力電圧ＡＯ（Ｌｏ）は接地電圧である。
【００１４】
キャパシタ１２の一方の電極が差動増幅回路８の出力端子に接続されており、キャパシタの他方の電極がインバータ回路１４の入力端子に接続されている。インバータ回路１４の出力端子が外部出力端子１８に接続されている。インバータ回路１４の入力端子と出力端子の間にスイッチ１６が接続されている。スイッチ１６は、リセット信号ＲＥＳに同期して開閉するように構成されている。スイッチ１６は、リセット信号ＲＥＳがハイのときに閉じてローのときに開放するように構成されている。
【００１５】
図２に、チョッパ型コンパレータ１のタイミングチャートを示す。期間Ｔ１，Ｔ２，Ｔ３は、クロック信号ＣＫの周期に対応した期間である。まず、期間Ｔ１の動作について説明する。切換回路６は、クロック信号ＣＫがハイである第１モードのときに、第１外部入力端子２を差動増幅回路８の非反転入力端子（＋）に接続し、第２外部入力端子４を差動増幅回路８の反転入力端子（−）に接続する。差動増幅回路８は、２つの入力電圧ＶＰ，ＶＭの差動増幅である差動出力電圧ＡＯを出力し、その差動出力電圧ＡＯがキャパシタ１２の一方の電極に入力する。期間Ｔ１では、ＶＰ＞ＶＭなので、差動増幅回路８の差動出力電圧ＡＯはハイとなる。クロック信号ＣＫがハイである第１モードのときに、リセット信号ＲＥＳもハイとなるように設定されている。このため、リセット信号ＲＥＳのハイに同期してスイッチ１６が閉じるので、キャパシタ１２の他方の電極の電位はインバータ回路１４の閾値電圧Ｖｔｈに等しくなる。これにより、キャパシタ１２は、リセット信号ＲＥＳの立ち下がりエッジ（基準取得タイミングともいう）に同期して、ＡＯ（Ｈｉ）−Ｖｔｈが充電された状態でセットされる。
【００１６】
次に、切換回路６は、クロック信号ＣＫの立ち下がりエッジ（比較タイミングともいう）に同期して、差動増幅回路８の非反転入力端子（＋）に第２外部入力端子４を接続し、差動増幅回路８の反転入力端子（−）に第１外部入力端子２を接続する（第２モードに移行する）。期間Ｔ１では、ＶＰ＞ＶＭなので、差動増幅回路８の差動出力電圧ＡＯはローとなる。これにより、キャパシタ１２の一方の電極に差動出力電圧ＡＯ（Ｌｏ）が入力する。キャパシタ１２の電位差はＡＯ（Ｈｉ）−Ｖｔｈに維持されるので、このときのキャパシタ１２の他方の電極の電位は、ＡＯ（Ｌｏ）−ＡＯ（Ｈｉ）＋Ｖｔｈとなる。ＡＯ（Ｌｏ）＜ＡＯ（Ｈｉ）なので、インバータ回路１４の比較出力電圧ＣＯはハイとなる。なお、期間Ｔ２については、基準取得タイミングでキャパシタ１２にＡＯ（Ｌｏ）−Ｖｔｈが充電され、比較タイミングでキャパシタ１２の一方の電極に差動出力電圧ＡＯ（Ｈｉ）が入力する。このため、比較タイミングでインバータ回路１４の入力端子にはＡＯ（Ｈｉ）−ＡＯ（Ｌｏ）＋Ｖｔｈが入力するので、インバータ回路１４の比較出力電圧ＣＯはローとなる。
【００１７】
チョッパ型コンパレータ１では、クロック信号ＣＫがハイである第１モードでリセット信号ＲＥＳが立ち下がる基準取得タイミングが設定されている。第１モードでは、第１外部入力端子２の第１入力電圧ＶＰが差動増幅回路８の非反転入力端子（＋）に入力し、第２外部入力端子４の第２入力電圧ＶＭが差動増幅回路８の非反転入力端子（−）に入力する。これにより、比較出力電圧ＣＯがハイのときは、ＶＰ＞ＶＭであると判定される（期間Ｔ１に対応する）。比較出力電圧ＣＯがローのときは、ＶＭ＞ＶＰであると判定される（期間Ｔ２に対応する）。このように、チョッパ型コンパレータ１は、第１入力電圧ＶＰと第２入力電圧ＶＭの大小の比較し、その比較結果を示す比較出力電圧ＣＯを外部出力端子１８に出力することができる。
【００１８】
図２の期間Ｔ３に示されるように、第１外部入力端子２及び第２外部入力端子４に同相ノイズが入力することがある。同相ノイズが入力すると、第１入力電圧ＶＰ及び第２入力電圧ＶＭの各々に同相ノイズに応じた電圧ＶＮが重畳する。背景技術で説明した従来のチョッパ型コンパレータ１００（図９及び図１０参照）では、同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がると、同相ノイズに応じた電圧ＶＮが第１入力電圧ＶＰに重畳し、その重畳した電圧（ＶＮ＋ＶＰ）がキャパシタ１１２の一方の電極に充電され、誤判定の原因となっていた。一方、本実施例のチョッパ型コンパレータ１では、同相ノイズが入力するタイミングでリセット信号ＲＥＳが立ち下がったとしても、キャパシタ１２の一方の電極に充電される電圧は、第１入力電圧ＶＰと第２入力電圧ＶＭが差動増幅された電圧、即ち、差動出力電圧ＡＯである。このように、チョッパ型コンパレータ１では、第１外部入力端子２及び第２外部入力端子４に同相ノイズが入力しても、その同相ノイズが無視されるので、比較出力電圧ＣＯは比較結果を正確に示すことができる。
【００１９】
上記例では、クロック信号ＣＫがハイである第１モードの期間にリセット信号ＲＥＳが入力し、クロック信号ＣＫの立ち下がりエッジのタイミングで第１入力電圧ＶＰと第２入力電圧ＶＭを比較する動作を説明した。この例に代えて、クロック信号ＣＫがローである第２モードの期間にリセット信号ＲＥＳが入力し、クロック信号ＣＫの立ち上がりエッジのタイミングで第１入力電圧ＶＰと第２入力電圧ＶＭを比較してもよい。あるいは、リセット信号ＲＥＳの周波数を２倍にし、クロック信号ＣＫがハイである第１モードの期間及びクロック信号ＣＫがローである第２モードの期間の双方でクロック信号ＣＫが入力するように構成してもよい。この場合、クロック信号ＣＫの立ち下がりエッジ及び立ち上がりエッジの双方のタイミングで、第１入力電圧ＶＰと第２入力電圧ＶＭを比較することができる。これにより、チョッパ型コンパレータ１は、倍の速度で第１入力電圧ＶＰと第２入力電圧ＶＭを比較することができる。
【００２０】
（変形例）
図３に示すチョッパ型コンパレータ１０は、図１に示すチョッパ型コンパレータ１と対比すると、オフセット調整回路４０及び判定ロジック回路５０をさらに備えることを特徴とする。このチョッパ型コンパレータ１０では、差動増幅回路８が、その入力オフセット電圧が低下するように構成されていることを特徴とする。なお、図１に示すチョッパ型コンパレータ１と共通する構成要素については共通の符号を付し、その説明を省略する。
【００２１】
まず、一般的な差動増幅回路の伝達特性と回路オフセット電圧の関係を参照し、差動増幅回路の回路オフセット電圧を調整する必要性について説明する。図４Ａは、破線で示される回路オフセット電圧が零の場合を例示する。この場合、振幅が小さい入力であっても良好に比較が行われ、正確な出力が得られる。図４Ｂは、破線で示される回路オフセット電圧が正側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にローになってしまう。即ち、差動増幅回路は、負の入力オフセット電圧を有する。図４Ｃは、破線で示される回路オフセット電圧が負側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にハイになってしまう。即ち、差動増幅回路は、正の入力オフセット電圧を有する。このように、差動増幅回路は、回路オフセット電圧が正又は負に大きくずれていると、振幅が小さい入力（例えば数百μＶで振動するような入力）を比較することができないことがある。このため、このような振幅の小さい入力を良好に比較するためには、差動増幅回路の回路オフセット電圧を調整し、差動増幅回路の入力オフセット電圧を低下させる必要がある。以下で説明するチョッパ型コンパレータ１０の差動増幅回路８は、オフセット調整回路４０及び判定ロジック回路５０を利用して、このような振幅が小さい入力を良好に比較することが可能である。
【００２２】
図５に、差動増幅回路８の内部回路の構成を示す。差動増幅回路８は、差動対回路３０Ａ、出力増幅回路３０Ｂ及びスイッチ回路３０Ｃを備える。
【００２３】
差動対回路３０Ａは、差動対を構成する一対のＰチャネル型のＭＯＳトランジスタ３１，３２、能動負荷としてカレントミラー回路を構成する一対のＮチャネル型のＭＯＳトランジスタ３３，３４、電流源であるＰチャネル型のＭＯＳトランジスタ３５を有する。
【００２４】
反転入力側のＰ型ＭＯＳトランジスタ３１及び非反転入力側のＰ型ＭＯＳトランジスタ３２のソースは、Ｐ型ＭＯＳトランジスタ３５のドレインに共通接続されている。Ｐ型ＭＯＳトランジスタ３１のドレインは、Ｎ型ＭＯＳトランジスタ３３のドレインに接続されている。Ｐ型ＭＯＳトランジスタ３２のドレインは、Ｎ型ＭＯＳトランジスタ３４のドレインに接続されている。Ｎ型ＭＯＳトランジスタ３３，３４のゲートは、Ｎ型ＭＯＳトランジスタ３３のドレインに共通接続されている。Ｎ型ＭＯＳトランジスタ３３，３４の各々のソースは、接地端子に接続されている。電流源のＰ型ＭＯＳトランジスタ３５のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ３５のゲートがバイアス端子３に接続されており、そのバイアス端子３にバイアス電圧ＶＢが印加される。
【００２５】
出力増幅回路３０Ｂは、Ｐチャネル型のＭＯＳトランジスタ３６及びＮチャネル型のＭＯＳトランジスタ３７を有する。出力増幅回路３０Ｂは、Ｐチャネル型のＭＯＳトランジスタ３６を負荷とする増幅回路を構成する。
【００２６】
Ｐ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３７のドレインは、出力端子２０ｂに共通接続されている。Ｐ型ＭＯＳトランジスタ３６のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ３６のゲートがバイアス端子３に接続されており、そのバイアス端子３にバイアス電圧ＶＢが印加される。Ｎ型ＭＯＳトランジスタ３７のソースは、接地端子に接続されている。Ｎ型ＭＯＳトランジスタ３７のゲートは、差動対回路３０Ａの出力ノード３０Ｎ（Ｐ型ＭＯＳトランジスタ３２及びＮ型ＭＯＳトランジスタ３４のドレイン）に接続されている。
【００２７】
スイッチ回路３０Ｃは、第１スイッチＳＷ１及び第２スイッチＳＷ２を有する。第１スイッチＳＷ１は、一端が反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。第２スイッチＳＷ２は、一端が非反転入力側のＰ型ＭＯＳトランジスタ３２のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。
【００２８】
スイッチ回路３０Ｃは、第１クロック信号ＣＫ１に基づいて、ストレートモードとクロスモードの間で第１スイッチＳＷ１及び第２スイッチＳＷ２の接続先を切換えるように構成されている。スイッチ回路３０Ｃは、第１クロック信号ＣＫ１がローのときにストレートモードに設定し、第１クロック信号ＣＫ１がハイのときにクロスモードに設定するように構成されている。ストレートモードでは、第１スイッチＳＷ１が反転入力端子１ｂを反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続するとともに、第２スイッチＳＷ２が非反転入力端子１ｃを非反転入力側のＮ型ＭＯＳトランジスタ３２のゲートに接続する。クロスモードでは、第２スイッチＳＷ２が反転入力端子１ｂを非反転入力側のＮ型ＭＯＳトランジスタ３２のゲートに接続するとともに、第１スイッチＳＷ１が非反転入力端子１ｃを反転入力側のＰ型ＭＯＳトランジスタ３１のゲートに接続する。反転入力端子１ｂには第２入力電圧ＶＭが印加されており、非反転入力端子１ｃには第１入力電圧ＶＰが印加されている。なお、図５では、非反転入力端子１ｃに第１入力電圧ＶＰが入力し、反転入力端子１ｂに第２入力電圧ＶＭが入力している。即ち、図１及び図３に示す切換回路６が第１モードで動作していることを示す。
【００２９】
オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、差動増幅回路８の回路オフセット電圧の増減を調整可能に構成されている。オフセット調整回路４０は、第１端子４０ａ、第２端子４０ｂ及び第３端子４０ｃを有する。第１端子４０ａは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３３のドレインに接続されている。第２端子４０ｂは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３３及びＮ型ＭＯＳトランジスタ３４のソース、即ち、接地端子に接続されている。第３端子４０ｃは、差動対回路３０ＡのＮ型ＭＯＳトランジスタ３４のドレインに接続されている。
【００３０】
図６に、オフセット調整回路４０の回路構成を示す。オフセット調整回路４０は、抵抗ＤＡ変換器として構成されており、固定抵抗素子群４０Ｒ及びスイッチ素子群４０Ｓを有する。固定抵抗素子群４０Ｒは、２ｎ個の固定抵抗素子が直列に接続して構成されており、一端が第１端子４０ａに接続されており、他端が第３端子４０ｃに接続されている。固定抵抗素子群４０Ｒの固定抵抗素子の抵抗値は、両端の固定抵抗素子の抵抗値を除いて、いずれも同値である。スイッチ素子群４０Ｓは、（２ｎ−１）個のスイッチ素子を有する。複数のスイッチ素子の各々は、固定抵抗素子群４０Ｒの固定抵抗素子間の配線のいずれか１つに対応して配置されており、一端がその固定抵抗素子間の配線に接続されており、他端が第２端子４０ｂに接続されている。
【００３１】
オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、スイッチ素子群４０Ｓのうちの１つのスイッチ素子を閉じ、固定抵抗素子群４０Ｒを分割する。判定ロジック回路５０のオフセット調整信号Ｄｏｓは、ｎビットのデジタル値である。オフセット調整回路４０では、第３端子４０ｃ側のスイッチ素子から順にオフセット調整信号Ｄｏｓのデジタル値が割り振られている。例えば、図６は、オフセット調整信号Ｄｏｓのデジタル値が「１」の場合を例示する。オフセット調整回路４０では、オフセット調整信号Ｄｏｓに基づいて、能動負荷のＮ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数と能動負荷のＮ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が調整される。
【００３２】
オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、Ｎ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ３３と固定抵抗素子の並列回路の合計抵抗値が増加する一方、Ｎ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ３４と固定抵抗素子の並列回路の合計抵抗値が減少する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、回路オフセット電圧が減少する。また、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、Ｎ型ＭＯＳトランジスタ３３に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ３３と固定抵抗素子の並列回路の合計抵抗値が減少する一方、Ｎ型ＭＯＳトランジスタ３４に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ３４と固定抵抗素子の並列回路の合計抵抗値が増加する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、回路オフセット電圧が増加する。
【００３３】
このように、オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、差動対回路３０Ａの能動負荷の抵抗値を調整し、差動増幅回路８の回路オフセット電圧の増減を調整することができる。
【００３４】
図５に示されるように、判定ロジック回路５０は、第１Ｄ型フリップフロップ回路５２、第２Ｄ型フリップフロップ回路５４及び判定ロジック部５６を有する。
【００３５】
第１Ｄ型フリップフロップ回路５２は、差動増幅回路８の出力端子２０ｂに接続されており、出力増幅回路３０Ｂの差動出力電圧ＡＯが入力するように構成されている。第１Ｄ型フリップフロップ回路５２は、第２クロック信号ＣＫ２の立ち上がりエッジに出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１がローのとき、即ち、スイッチ回路３０がストレートモードのときに、立ち上がるように調整されている。したがって、第１Ｄ型フリップフロップ回路５２は、スイッチ回路３０がストレートモードのときの出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。
【００３６】
第２Ｄ型フリップフロップ回路５４は、出力増幅回路３０Ｂの出力端子２０ｂに接続されており、出力増幅回路３０Ｂの差動出力電圧ＡＯが入力するように構成されている。第２Ｄ型フリップフロップ回路５４は、第３クロック信号ＣＫ３の立ち上がりエッジに出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１がハイのとき、即ち、スイッチ回路３０がクロスモードのときに、立ち上がるように調整されている。したがって、第２Ｄ型フリップフロップ回路５４は、スイッチ回路３０がクロスモードのときの出力増幅回路３０Ｂの差動出力電圧ＡＯを保持する。
【００３７】
判定ロジック部５６は、第１Ｄ型フリップフロップ回路５２の出力Ｑ１及び第２Ｄ型フリップフロップ回路５４の出力Ｑ２が入力するように構成されている。判定ロジック部５６は、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２に基づいて、オフセット調整回路４０に提供するオフセット調整信号Ｄｏｓを生成し、そのオフセット調整信号Ｄｏｓを出力するように構成されている。判定ロジック部５６の論理表を以下に示す。なお、下表中において、「Ｌ」は電圧値がローであることを示し、「Ｈ」は電圧値がハイであることを示す。
【００３８】
【表１】
0006484193.tif 000002
【００３９】
上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がローであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もローのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。図７に、このときの差動増幅回路８のタイミングチャートを示す。図７に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がローとなるのは、破線で示される回路オフセット電圧が正側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が正側に大きくずれていると判定すると、第１クロック信号ＣＫ１の立ち下がりエッジのときに、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して、回路オフセット電圧を減少させるように動作することができる。チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を減少させるように動作する。
【００４０】
上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がハイであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もハイのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。図８に、このときのチョッパ型コンパレータ１０のタイミングチャートを示す。図８に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がハイとなるのは、破線で示される回路オフセット電圧が負側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が負側に大きくずれていると判定すると、第１クロック信号ＣＫ１の立ち下がりエッジのときに、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して回路オフセット電圧を増加させるように動作することができる。チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を増加させるように動作する。
【００４１】
このように、チョッパ型コンパレータ１０は、差動増幅回路８の回路オフセット電圧が正側及び負側のどちらにずれている場合でも、差動増幅回路８の回路オフセット電圧が第２入力電圧ＶＭと第１入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を調整することができる。なお、上記した回路オフセット電圧の調整動作は、リセット信号ＲＥＳがハイの期間において実行されるのが望ましい（図２参照）。これにより、リセット信号ＲＥＳが立ち下がるまでに差動増幅回路８の回路オフセットが調整され、基準電圧である差動増幅回路８の差動出力電圧ＡＯが正確に取得される。また、リセット信号ＲＥＳがローのときに回路オフセット電圧の調整動作が行われると、比較出力電圧ＣＯが反転を繰返し、誤判定の原因となる点でも望ましくない。
【００４２】
上記では、回路オフセット電圧を調整するために、差動対回路の能動負荷の抵抗値を調整する実施形態を例示した。しかしながら、本明細書で開示される技術は、この例に限らず、回路オフセットを調整する他の実施形態にも適用可能である。例えば、本明細書で開示される技術は、差動対回路に流れる電流を調整する実施形態又は差動対回路の２出力電圧を調整する実施形態にも適用可能である。また、上記では、Ｐ型ＭＯＳトランジスタで差動対を構成する実施形態を例示したが、当然に、本明細書で開示される技術は、Ｎ型ＭＯＳトランジスタで差動対を構成する実施形態にも適用可能である。
【００４３】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４４】
１：チョッパ型コンパレータ
２：第１外部入力端子
４：第２外部入力端子
６：切換回路
８：差動増幅回路
１２：キャパシタ
１４：インバータ回路
１６：スイッチ
１８：外部出力端子
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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