(57)【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対面の第２主面を有し、炭化珪素からなる第１導電型の基板と、
前記基板の前記第１主面上に形成された炭化珪素からなる前記第１導電型のエピタキシャル層と、
前記エピタキシャル層の表面から前記エピタキシャル層内に形成された前記第１導電型とは異なる第２導電型の複数のウェル領域と、
互いに隣り合う前記ウェル領域に挟まれた前記第１導電型のＪＦＥＴ領域と、
前記ウェル領域の端部側面から第１幅を有し、かつ前記エピタキシャル層の表面から第１深さを有して、前記ＪＦＥＴ領域内に形成された前記第１導電型の第１不純物領域と、
前記ウェル領域の端部側面から第２幅を有し、かつ前記第１不純物領域の下面から第２深さを有して、前記ＪＦＥＴ領域内に形成された前記第１導電型の第２不純物領域と、
前記第２不純物領域の下面から第３深さを有し、互いに隣り合う前記ウェル領域の間を横断して前記ＪＦＥＴ領域内に形成された前記第１導電型の第３不純物領域と、
前記ウェル領域の端部側面と離間して、前記エピタキシャル層の表面から前記ウェル領域内に形成された前記第１導電型のソース領域と、
前記ウェル領域の端部側面と前記ソース領域の端部側面との間の前記ウェル領域の表層部に形成されたチャネル領域と、
前記チャネル領域に接して形成されたゲート絶縁膜と、
前記ゲート絶縁膜に接して形成されたゲート電極と、
を有し、
前記第１幅および前記第２幅は、前記ＪＦＥＴ領域の幅の１／２よりも小さく、
前記ＪＦＥＴ領域の表層部で、かつ中央部を含む前記エピタキシャル層の不純物濃度が、前記第１、第２および第３不純物領域の不純物濃度よりも低く、
前記第３不純物領域の前記エピタキシャル層の表面からの深さは、前記ウェル領域の前記エピタキシャル層の表面からの深さよりも浅い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２不純物領域の前記エピタキシャル層の表面からの深さは、０．３μｍ以下である、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１幅および前記第２幅は、０．５μｍ以上である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１幅と前記第２幅とは同じであり、前記第１幅および前記第２幅は、０．５μｍ以上である、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２不純物領域と前記第３不純物領域との界面における不純物濃度は、１×１０１６〜２×１０１６ｃｍ−３である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１不純物領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高い、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記ＪＦＥＴ領域の表層部で、かつ中央部の不純物濃度は、前記エピタキシャル層の不純物濃度と同じである、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２不純物領域の不純物濃度と前記第３不純物領域の不純物濃度とは同じである、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記ソース領域および前記ウェル領域に電気的に接続されたソース配線用電極と、
前記基板の前記第２主面に形成されたドレイン配線用電極と、
を更に有する、半導体装置。
【請求項１０】
以下の工程を含む半導体装置の製造方法：
（ａ）炭化珪素からなる第１導電型の基板の第１主面上に、炭化珪素からなる前記第１導電型のエピタキシャル層を形成する工程；
（ｂ）第１マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型とは異なる第２導電型の不純物をイオン注入して、複数のウェル領域を形成する工程；
（ｃ）第２マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型の不純物をイオン注入して、互いに隣り合う前記ウェル領域に挟まれた領域に、前記ウェル領域の端部側面から第１幅を有し、かつ前記エピタキシャル層の表面から第１深さを有する第１不純物領域を形成する工程；
（ｄ）前記第２マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型の不純物をイオン注入して、互いに隣り合う前記ウェル領域に挟まれた領域に、前記ウェル領域の端部側面から第２幅を有し、かつ前記第１不純物領域の下面から第２深さを有する第２不純物領域を形成する工程；
（ｅ）第３マスクを用いて、前記エピタキシャル層の表面から前記エピタキシャル層内に、前記第１導電型の不純物をイオン注入して、互いに隣り合う前記ウェル領域に挟まれた領域に、前記第２不純物領域の下面から第３深さを有し、互いに隣り合う前記ウェル領域の間を横断する第３不純物領域を形成する工程；
（ｆ）前記ウェル領域の端部側面と離間して、前記エピタキシャル層の表面から前記ウェル領域内に、前記第１導電型の不純物をイオン注入して、ソース領域を形成する工程；
（ｇ）前記エピタキシャル層の表面に接して、ゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する工程、
ここで、前記第１幅および前記第２幅は、互いに隣り合う前記ウェル領域に挟まれた領域の幅の１／２よりも小さく、
互いに隣り合う前記ウェル領域に挟まれ、かつ、前記第１、第２および第３不純物領域に囲まれた領域を含む前記エピタキシャル層の不純物濃度が、前記第１、第２および第３不純物領域の不純物濃度よりも低く、
前記第３不純物領域の前記エピタキシャル層の表面からの深さは、前記ウェル領域の前記エピタキシャル層の表面からの深さよりも浅い、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程の前記第２不純物領域を形成するイオン注入の注入エネルギーの上限値は３２０ｋｅＶである、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第２不純物領域の前記エピタキシャル層の表面からの深さは、０．３μｍ以下である、半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、
前記第１幅および前記第２幅は、０．５μｍ以上である、半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、
前記第１幅と前記第２幅とは同じであり、前記第１幅および前記第２幅は、０．５μｍ以上である、半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、
前記第２不純物領域と前記第３不純物領域との界面における不純物濃度は、１×１０１６〜２×１０１６ｃｍ−３である、半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、
前記第１不純物領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高い、半導体装置の製造方法。
【請求項１７】
請求項１０記載の半導体装置の製造方法において、
（ｈ）前記第１主面と反対面の前記基板の第２主面に、ドレイン配線用電極を形成する工程、
（ｉ）前記ソース領域および前記ウェル領域に接続するソース配線用電極を形成する工程、
を更に有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
本技術分野の背景技術として、特開２００６−３０３３２４号公報（特許文献１）、特開平１０−２４２４５８号公報（特許文献２）、特開２０１４−０６３９４９号公報（特許文献３）および特開２００８−００４８７２号公報（特許文献４）がある。
【０００３】
特開２００６−３０３３２４号公報（特許文献１）には、隣り合うｐ型ウェルの間の領域に、第１ｎ型不純物拡散層を形成した半導体装置が記載されている。
【０００４】
特開平１０−２４２４５８号公報（特許文献２）には、ベース領域の側面にドリフト領域より高濃度に不純物添加された第１導電型の不純物領域を有し、かつゲート電極下側のドリフト領域には前記不純物領域よりも不純物濃度の低い第１導電型領域が形成された半導体装置が記載されている。
【０００５】
特開２０１４−０６３９４９号公報（特許文献３）には、ＪＦＥＴ領域が、第１の深さ位置から第１の深さ位置よりも浅い第２の深さ位置まで配置された第２の部分と、第２の深さ位置から主面まで配置された第３の部分とに分かれており、第３の部分が有する第３の不純物濃度が、第２の部分が有する第２の不純物濃度未満である炭化珪素半導体装置が記載されている。
【０００６】
特開２００８−００４８７２号公報（特許文献４）には、第１の部分および第１の部分から突出した第２の部分を有する第１導電型の第１半導体領域であって、第２の部分は下面の幅が上面の幅よりも狭く、第２の部分の上面に凹部が設けられた第１の半導体領域と、凹部内に設けられ、第２の部分の上面の幅よりも幅が狭い第２導電型の第２の半導体領域とを備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３０３３２４号公報
【特許文献２】特開平１０−２４２４５８号公報
【特許文献３】特開２０１４−０６３９４９号公報
【特許文献４】特開２００８−００４８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワー半導体装置の省エネルギー化のために、スイッチング素子の損失の低減が望まれている。スイッチング素子の損失は、主に特性オン抵抗で決まるため、耐圧を維持し、かつ特性オン抵抗を低くすることが必要である。そこで、近年、炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などが、特性オン抵抗を低くできるスイッチング素子として注目を浴びている。
【０００９】
オン状態では、ゲート電極にオン電圧を印加することによりチャネル領域が導通状態となり、互いに隣り合うｐ型ウェル領域に挟まれたＪＦＥＴ（Junction Field Effect Transistor）領域からｎ型ドリフト層に電子が流れ込むことにより、特性オン抵抗の低抵抗化を実現している。また、オフ状態では、ｐ型ウェル領域からｎ型ドリフト層に空乏層が広がり、この空乏層によって電圧を支えることにより高耐圧化を実現している。
【００１０】
ところで、特性オン抵抗を低減するには、ＪＦＥＴ領域の抵抗（以下、ＪＦＥＴ抵抗と記す）を小さくすることが有効である。ＪＦＥＴ抵抗はＪＦＥＴ領域に形成される空乏層に挟まれたボトルネック部の抵抗に依存するため、ＪＦＥＴ領域の幅（以下、ＪＦＥＴ幅と記す）が広いほどＪＦＥＴ抵抗は減少する。
【００１１】
しかし、オフ状態においてゲート電極下のゲート絶縁膜にかかる電界の大きさは、ＪＦＥＴ領域の中央部で最大値となり、その値はＪＦＥＴ幅が広いほど増加する。従って、特性オン抵抗とゲート絶縁膜電界とはトレードオフの関係にある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明による半導体装置は、互いに隣り合うｐ型ウェル領域に挟まれたＪＦＥＴ領域に、ｐ型ウェル領域の端部側面から第１幅を有し、かつｎ型エピタキシャル層の表面から第１深さを有して、第１ｎ型不純物領域が形成され、ｐ型ウェル領域の端部側面から第２幅を有し、かつ第１ｎ型不純物領域の下面から第２深さを有して、第２ｎ型不純物領域が形成されている。さらに、第２ｎ型不純物領域の下面から第３深さを有し、互いに隣り合うｐ型ウェル領域の間を横断して第３ｎ型不純物領域が形成されている。そして、第１幅および第２幅は、ＪＦＥＴ領域の幅の１／２よりも小さく、ＪＦＥＴ領域の表層部で、かつ中央部の不純物濃度が、第１、第２および第３ｎ型不純物領域の不純物濃度よりも低い。
【発明の効果】
【００１３】
本発明によれば、特性オン抵抗の増加を抑え、かつゲート絶縁膜電界を低減することのできる半導体装置を提供することができる。
【００１４】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【００１５】
【図１】本実施例による炭化珪素半導体装置を示す要部断面図である。
【図２】本発明者が検討した比較例による炭化珪素半導体装置を示す要部断面図である。
【図３】ＪＦＥＴ領域の中央部におけるエピタキシャル層の表面から深さ方向のｎ型不純物濃度プロファイルの計算結果の一例を示すグラフ図である。
【図４】ゲート絶縁膜とエピタキシャル層との界面に沿ったゲート絶縁膜電界の計算結果の一例を示すグラフ図である。
【図５】特性オン抵抗およびゲート絶縁膜電界とＪＦＥＴ幅（Ｌｊ）との関係の計算結果の一例を示すグラフ図である。
【図６】特性オン抵抗増加率およびゲート絶縁膜電界増加率と不純物領域の幅（Ｗ）との関係の計算結果の一例を示すグラフ図である。
【図７】特性オン抵抗増加率およびゲート絶縁膜電界増加率と不純物領域の深さ（ｄ）との関係の計算結果の一例を示すグラフ図である。
【図８】本実施例による炭化珪素半導体装置の製造工程の一例を示す要部断面図である。
【図９】図８に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１０】図９に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１１】図１０に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１２】図１１に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１３】図１２に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１４】図１３に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１５】図１４に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１６】図１５に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１７】図１６に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【図１８】図１７に続く、炭化珪素半導体装置の製造工程を示す要部断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、以下の実施の形態を説明するための図面において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
以下、本実施の形態を図面に基づいて詳細に説明する。
【実施例】
【００２２】
≪炭化珪素半導体装置の構造≫
本実施例による炭化珪素半導体装置の構造について図１を用いて説明する。図１は、本実施例による炭化珪素半導体装置を示す要部断面図である。炭化珪素半導体装置は、プレーナ型のＤＭＯＳ（Double diffused Metal oxide Semiconductor）構造のＭＯＳＦＥＴである。
【００２３】
図１に示すように、炭化珪素（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１０の表面（第１主面）上に、ｎ＋型ＳｉＣ基板１０よりも不純物濃度の低い炭化珪素（ＳｉＣ）からなるｎ−型エピタキシャル層１１が形成されている。ｎ−型エピタキシャル層１１の厚さは、例えば３０μｍ程度である。
【００２４】
ｎ−型エピタキシャル層１１内には、ｎ−型エピタキシャル層１１の表面から所定の深さを有して、複数のｐ型ウェル領域（ｐ型ボディ領域）１２が互いに離間して形成されている。ｐ型ウェル領域１２のｎ−型エピタキシャル層１１の表面からの深さは、例えば２．０μｍ程度である。
【００２５】
ｐ型ウェル領域１２内には、ｎ−型エピタキシャル層１１の表面から所定の深さを有して、ｎ＋型ソース領域１４が形成されている。ｎ＋型ソース領域１４は、ｐ型ウェル領域１２の端部側面と離間してｐ型ウェル領域１２内に形成されており、ｎ＋型ソース領域１４のｎ−型エピタキシャル層１１の表面からの深さは、例えば０．２〜０．３μｍ程度である。
【００２６】
また、ｐ型ウェル領域１２の電位を固定するｐ＋型ウェルコンタクト領域（ｐ＋型電位固定領域）１３が形成されている。ｐ＋型ウェルコンタクト領域１３のｎ−型エピタキシャル層１１の表面からの深さは、例えば０．３〜０．４μｍ程度である。
【００２７】
互いに隣り合うｐ型ウェル領域１２に挟まれた領域がＪＦＥＴ領域（ドーピング領域）１５として機能する部位である。また、ｐ型ウェル領域１２の端部側面（ＪＦＥＴ領域１５とｐ型ウェル領域１２との界面）とｎ＋型ソース領域１４の端部側面（ｐ型ウェル領域１２とｎ＋型ソース領域１４との界面）との間に位置するｐ型ウェル領域１２がチャネル領域ＣＨとして機能する部位である。
【００２８】
ｎ−型エピタキシャル層１１のうち、ｐ型ウェル領域１２およびＪＦＥＴ領域１５を除く領域が、耐圧を確保する役目を担うドリフト層として機能する領域である。また、ｎ＋型ＳｉＣ基板１０が、ドレイン層として機能する領域である。
【００２９】
ＪＦＥＴ領域１５には、ｎ−型エピタキシャル層１１の表面から所定の深さを有し、かつｐ型ウェル領域１２の端部側面から幅Ｗを有して、第１ｎ型不純物領域１７が形成されている。幅Ｗは、ＪＦＥＴ領域１５の幅（互いに隣り合うｐ型ウェル領域１２の間の距離）の１／２よりも短く設定される。第１ｎ型不純物領域１７は、しきい値電圧を調整する機能を有する。
【００３０】
また、ＪＦＥＴ領域１５には、第１ｎ型不純物領域１７の下面から所定の深さを有し、かつｐ型ウェル領域１２の端部側面から幅Ｗを有して、第２ｎ型不純物領域１６ａが形成されている。第２ｎ型不純物領域１６ａは、ｐ型ウェル領域１２からＪＦＥＴ領域１５への空乏層の伸びを抑制して、ＪＦＥＴ領域１５の抵抗を低減する機能を有する。第２ｎ型不純物領域１６ａのｎ−型エピタキシャル層１１の表面から深さｄは、不純物濃度が１×１０１６〜２×１０１６ｃｍ−３となる位置である。なお、本実施例では、第１ｎ型不純物領域１７の幅と第２ｎ型不純物領域１６ａの幅とを同じ幅Ｗとしたが、必ずしも同じ幅Ｗにする必要はなく、互いに異なる幅であってもよい。
【００３１】
また、ＪＦＥＴ領域１５には、第２ｎ型不純物領域１６ａの下面から所定の深さを有し、かつ互いに隣り合うｐ型ウェル領域１２の間を横断する第３ｎ型不純物領域１６ｂが形成されている。第３ｎ型不純物領域１６ｂは、ｐ型ウェル領域１２からＪＦＥＴ領域１５への空乏層の伸びを抑制し、かつ両側の第２ｎ型不純物領域１６ａからそれぞれＪＦＥＴ領域１５へ流れ込んだ電流が合流して流れるボトルネック部のＪＦＥＴ抵抗を低減するための機能を有する。第２ｎ型不純物領域１６ａの不純物濃度と第３ｎ型不純物領域１６ｂの不純物濃度は同じであってもよい。
【００３２】
従って、ＪＦＥＴ領域１５の表層部で、かつ中央部には、ｎ−型エピタキシャル層１１の表面から深さｄを有し、かつ第１ｎ型不純物領域１７および第２ｎ型不純物領域１６ａの不純物濃度よりも低い不純物濃度を有する低不純物濃度領域が形成される。本実施例では、この低不純物濃度領域は、ｎ−型エピタキシャル層１１の不純物濃度と同じ不純物濃度を有する。
【００３３】
なお、「−」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ−」、「ｎ」、「ｎ＋」の順にｎ型不純物の不純物濃度は高くなり、「ｐ−」、「ｐ」、「ｐ＋」の順にｐ型不純物の不純物濃度は高くなる。
【００３４】
ｎ＋型ＳｉＣ基板１０の不純物濃度の好ましい範囲は、例えば２×１０１８ｃｍ−３程度、ｎ−型エピタキシャル層１１の不純物濃度の好ましい範囲は、例えば３×１０１５ｃｍ−３程度である。また、ｐ型ウェル領域１２の不純物濃度の好ましい範囲は、例えば３×１０１６〜１×１０１８ｃｍ−３程度、ｎ＋型ソース領域１４の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２０ｃｍ−３程度、ｐ＋型ウェルコンタクト領域１３の不純物濃度の好ましい範囲は、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。また、第１ｎ型不純物領域１７の不純物濃度の好ましい範囲は、しきい値電圧により決まるが、第２ｎ型不純物領域１６ａの不純物濃度よりも高く、例えば３×１０１６〜５×１０１６ｃｍ−３程度である。また、第２ｎ型不純物領域１６ａの不純物濃度の好ましい範囲は、例えば１×１０１６〜２×１０１６ｃｍ−３程度、第３ｎ型不純物領域１６ｂの不純物濃度の好ましい範囲は、例えば１×１０１６〜３×１０１６ｃｍ−３程度である。
【００３５】
チャネル領域ＣＨ上にはゲート絶縁膜１８が形成され、ゲート絶縁膜１８上にはゲート電極１９が形成されている。実際には、ゲート電極１９は、ｎ＋型ソース領域１４、ｐ型ウェル領域１２およびＪＦＥＴ領域１５上に跨って配置されている。
【００３６】
ゲート絶縁膜１８およびゲート電極１９は層間絶縁膜２０により覆われている。層間絶縁膜２０に形成された開口部ＣＮの底面にはｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３が露出する。なお、開口部ＣＮの底面に露出したｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３の表面に金属シリサイド層を形成してもよい。
【００３７】
さらに、ｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３はソース配線用電極２１と電気的に接続されている。また、ｎ＋型ＳｉＣ基板１０の裏面（第２主面）はドレイン配線用電極２２と電気的に接続されている。また、図示は省略するが、同様に、ゲート電極１９はゲート配線用電極に電気的に接続されている。ソース配線用電極２１には外部からソース電位が印加され、ドレイン配線用電極２２には外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。
【００３８】
図２は、本発明者が検討した比較例による炭化珪素半導体装置を示す要部断面図である。
【００３９】
図２に示すように、ｎ−型エピタキシャル層１１の表面から所定の深さを有し、かつ互いに隣り合うｐ型ウェル領域１２の間を横断する第１ｎ型不純物領域１７Ｎが形成されている。さらに、第１ｎ型不純物領域１７Ｎの下面から所定の深さを有し、かつ互いに隣り合うｐ型ウェル領域１２の間を横断する第２ｎ型不純物領域１６Ｎが形成されている。
【００４０】
次に、ＪＦＥＴ領域１５に形成される第１ｎ型不純物領域１７および第２ｎ型不純物領域１６ａの幅Ｗ並びに第２ｎ型不純物領域１６ａの深さｄについて検討した結果を、図３〜図７を用いて以下に説明する。
【００４１】
図３は、ＪＦＥＴ領域の中央部におけるエピタキシャル層の表面から深さ方向のｎ型不純物濃度プロファイルの計算結果の一例を示すグラフ図である。ｎ型不純物として窒素（Ｎ）をイオン注入により導入した場合を例示している。図中の実線は本実施例による炭化珪素半導体装置（図１参照）の結果を示し、破線は比較例の炭化珪素半導体装置（図２参照）の結果を示す。ここでは、第３ｎ型不純物領域１６ｂの注入エネルギーの下限値が３２０ｋｅＶ（深さｄが０．３μｍ）の場合の結果を示している。
【００４２】
図３に示すように、本実施例による炭化珪素半導体装置では、ＪＦＥＴ領域１５の中央部におけるｎ−型エピタキシャル層１１の表層部には、第１ｎ型不純物領域１７および第２ｎ型不純物領域１６ａが形成されていない。これにより、ＪＦＥＴ領域１５の中央部では、ｎ−型エピタキシャル層１１の表面から深さｄまでは１×１０１６ｃｍ−３未満、例えば３×１０１５ｃｍ−３程度のｎ型不純物濃度を有し、深さｄよりも深い領域に形成された第３ｎ型不純物領域１６ｂのみが１×１０１６〜３×１０１６ｃｍ−３程度のｎ型不純物濃度を有する。
【００４３】
一方、比較例による炭化珪素半導体装置では、ＪＦＥＴ領域１５の中央部に、第１ｎ型不純物領域１７Ｎおよび第２ｎ型不純物領域１６Ｎが形成されており、第１ｎ型不純物領域１７Ｎは、例えば３×１０１６〜５×１０１６ｃｍ−３程度のｎ型不純物濃度を有し、第２ｎ型不純物領域１６Ｎは、例えば１．５×１０１６〜３×１０１６ｃｍ−３程度のｎ型不純物濃度を有する。
【００４４】
図４は、ゲート絶縁膜とエピタキシャル層との界面に沿ったゲート絶縁膜電界の計算結果の一例を示すグラフ図である。図中の実線は本実施例による炭化珪素半導体装置（図１参照）の結果を示し、破線は比較例の炭化珪素半導体装置（図２参照）の結果を示す。ここでは、ドレイン電圧が３,０００Ｖ、ＪＦＥＴ幅Ｌｊが１．７μｍの場合の結果を示している。また、幅Ｗが０．５μｍ、深さｄが０．３μｍの場合の結果を示している。
【００４５】
図４に示すように、本実施例による炭化珪素半導体装置では、比較例による炭化珪素半導体装置よりもゲート絶縁膜電界が１割程度減少する。
【００４６】
図５は、特性オン抵抗およびゲート絶縁膜電界とＪＦＥＴ幅（Ｌｊ）との関係の計算結果の一例を示すグラフ図である。図中の実線は本実施例による炭化珪素半導体装置（図１参照）の結果を示し、破線は比較例の炭化珪素半導体装置（図２参照）の結果を示す。ここでは、幅Ｗが０．５μｍ、深さｄが０．３μｍの場合の結果を示している。
【００４７】
図５に示すように、本実施例による炭化珪素半導体装置および比較例による炭化珪素半導体装置において、ＪＦＥＴ幅Ｌｊが増加すると特性オン抵抗が減少し、ゲート絶縁膜電界が増加する傾向が見られる。しかし、本実施例による炭化珪素半導体装置の特性オン抵抗と比較例による炭化珪素半導体装置の特性オン抵抗は同等であるが、本実施例による炭化珪素半導体装置では、比較例による炭化珪素半導体装置よりもゲート絶縁膜電界が１割程度減少する。
【００４８】
従って、同一のＪＦＥＴ幅Ｌｊを有する構造で、本実施例による炭化珪素半導体装置と比較例による炭化珪素半導体装置とを比べた場合、本実施例による炭化珪素半導体装置は、ゲート絶縁膜電界を１割程度低減できるので、ゲート絶縁膜１８の信頼性を向上させることができる。また、同一のゲート絶縁膜電界を有する構造で、本実施例による炭化珪素半導体装置と比較例による炭化珪素半導体装置とを比較した場合、本実施例による炭化珪素半導体装置は、ＪＦＥＴ幅Ｌｊを約０．３μｍ増やすことができるので、特性オン抵抗を１〜２割程度低減することができる。
【００４９】
図６は、特性オン抵抗増加率およびゲート絶縁膜電界増加率と不純物領域の幅（Ｗ）との関係の計算結果の一例を示すグラフ図である。ここでは、ＪＦＥＴ幅Ｌｊが１．７μｍ、深さｄが０．３μｍの場合の結果を示している。比較例による炭化珪素半導体装置では、幅Ｗは、ＪＦＥＴ幅Ｌｊの１／２、すなわち０．８５μｍの場合に相当する。
【００５０】
図６に示すように、幅Ｗが０．８５μｍより小さくなると、ゲート絶縁膜電界増加率は減少し、特性オン抵抗増加率は増加する。しかし、幅Ｗが０．５μｍより小さくなると特性オン抵抗増加率が顕著に増えるため、特性オン抵抗増加率の増加を抑えるには幅Ｗは０．５μｍ以上であることが望ましい。幅Ｗを０．５μｍにした場合、本実施例による炭化珪素半導体装置では、比較例による炭化珪素半導体装置に比べて特性オン抵抗増加率を１％に抑え、かつゲート絶縁膜電界増加率を約７％低減することができる。
【００５１】
図７は、特性オン抵抗増加率およびゲート絶縁膜電界増加率と第２ｎ型不純物領域１６ａの深さ（ｄ）との関係の計算結果の一例を示すグラフ図である。ここでは、ＪＦＥＴ幅Ｌｊが１．７μｍ、幅Ｗが０．５μｍの場合の結果を示している。比較例による炭化珪素半導体装置では、深さｄは０（ゼロ）の場合に相当する。
【００５２】
図７に示すように、深さｄが大きくなるとゲート絶縁膜電界増加率は減少し、特性オン抵抗増加率は増加する。しかし、深さｄが０．３μｍより大きくなると特性オン抵抗増加率が顕著に増えるため、特性オン抵抗増加率の増加を抑えるためには深さｄは０．３μｍ以下であることが望ましい。深さｄを０．３μｍにした場合、本実施例による炭化珪素半導体装置では、比較例による炭化珪素半導体装置に比べて特性オン抵抗増加率を１％に抑え、かつゲート絶縁膜電界増加率を約７％低減することができる。
【００５３】
≪炭化珪素半導体装置の製造方法≫
本実施例による炭化珪素半導体装置の製造方法について図８〜図１８を用いて工程順に説明する。図８〜図１８は、本実施例による炭化珪素半導体装置の製造工程の一例を示す要部断面図である。
【００５４】
まず、図８に示すように、例えばｎ＋型ＳｉＣ基板１０を用意する。ｎ＋型ＳｉＣ基板１０には、ｎ型不純物が導入されている。ｎ型不純物は、例えば窒素（Ｎ）またはリン（Ｐ）であり、ｎ型不純物の不純物濃度は、例えば２×１０１８ｃｍ−３程度である。ｎ＋型ＳｉＣ基板１０の厚さは、例えば３５０μｍ程度である。また、ｎ＋型ＳｉＣ基板１０はＳｉ面とＣ面との両面を有するが、ｎ＋型ＳｉＣ基板１０の表面はＳｉ面またはＣ面のどちらでもよい。
【００５５】
次に、ｎ＋型ＳｉＣ基板１０の表面にエピタキシャル成長法により炭化珪素（ＳｉＣ）のｎ−型エピタキシャル層１１を形成する。ｎ−型エピタキシャル層１１には、ｎ＋型ＳｉＣ基板１０の不純物濃度よりも低いｎ型不純物が導入されている。ｎ−型エピタキシャル層１１の不純物濃度は炭化珪素半導体装置の素子定格に依存するが、例えば３×１０１５ｃｍ−３程度である。また、ｎ−型エピタキシャル層１１の厚さは、例えば３０μｍである。
【００５６】
次に、図９に示すように、ｎ−型エピタキシャル層１１上に、例えば酸化珪素（ＳｉＯ２）からなる酸化膜３０を形成した後、レジストパターンをマスクとしたエッチングにより酸化膜３０を加工して、ｐ型ウェル領域１２が形成される領域が開口した酸化膜３０を形成する。
【００５７】
続いて、酸化膜３０をマスクとして、ｎ−型エピタキシャル層１１にｐ型不純物、例えばアルミニウム（Ａｌ）をイオン注入する。これにより、ｎ−型エピタキシャル層１１の素子形成領域に複数のｐ型ウェル領域１２を形成する。互いに隣り合うｐ型ウェル領域１２に挟まれた領域が、ＪＦＥＴ領域１５として機能する部位であり、ＪＦＥＴ幅Ｌｊは、例えば１．７μｍ程度が望ましい。ｐ型ウェル領域１２のｎ−型エピタキシャル層１１の表面からの深さは、例えば２．０μｍ程度である。また、ｐ型ウェル領域１２の不純物濃度は、例えば３×１０１６〜１×１０１８ｃｍ−３程度である。
【００５８】
次に、図１０に示すように、等方性エッチングにより酸化膜３０を加工して、その側面からの後退量（エッチング量）が幅Ｗとなるように、酸化膜３０をシュリンクする。後退量の幅Ｗは、例えば０．５μｍ程度が望ましい。続いて、シュリンクした酸化膜３０を覆うように、ｎ−型エピタキシャル層１１上にレジスト膜３１を形成する。
【００５９】
次に、図１１に示すように、レジスト膜３１を加工して、ＪＦＥＴ領域１５、およびｐ型ウェル領域１２の端部側面からｐ型ウェル領域１２内に所定の幅を有する領域（Ａ−Ａ´で示す領域）が開口したレジストパターン３１ａを形成する。
【００６０】
次に、図１２に示すように、酸化膜３０およびレジストパターン３１ａをマスクとして、ｎ−型エピタキシャル層１１（酸化膜３０の両側のＪＦＥＴ領域１５、およびｐ型ウェル領域１２の端部側面からｐ型ウェル領域１２内に所定の幅を有する領域（Ａ−ＢおよびＡ´−Ｂ´で示す領域））にｎ型不純物、例えば窒素（Ｎ）をイオン注入する。イオン注入では、不純物分布が所望の厚さになるように、注入エネルギーを変えながら複数回イオン注入する多段イオン注入を用いる。これにより、ｎ−型エピタキシャル層１１の表面から所定の深さを有し、かつｐ型ウェル領域１２の端部側面からＪＦＥＴ領域１５内に幅Ｗを有して、第１ｎ型不純物領域１７が形成される。続いて、第１ｎ型不純物領域１７の下面から所定の深さを有し、かつｐ型ウェル領域１２の端部側面からＪＦＥＴ領域１５内に幅Ｗを有して、第２ｎ型不純物領域１６ａが形成される。
【００６１】
第１ｎ型不純物領域１７は、しきい値電圧を調整する機能を有する領域であり、第１ｎ型不純物領域１７のｎ−型エピタキシャル層１１の表面からの深さは、例えば０．１〜０．２μｍ程度であり、注入エネルギーは、例えば１０〜６０ｋｅＶ程度である。第１ｎ型不純物領域１７の不純物濃度は、第２ｎ型不純物領域１６ａの不純物濃度よりも高く、しきい値電圧が所望の値となるように設定する。
【００６２】
第２ｎ型不純物領域１６ａは、ｐ型ウェル領域１２からＪＦＥＴ領域１５への空乏層の伸びを抑制して、ＪＦＥＴ領域１５の抵抗を低減する機能を有する領域である。第２ｎ型不純物領域１６ａの不純物濃度は、ｎ−型エピタキシャル層１１の不純物濃度よりも高く、例えば１×１０１６〜２×１０１６ｃｍ−３程度である。注入エネルギーの下限値は、第１ｎ型不純物領域１７の形成に用いた注入エネルギーより大きく、注入エネルギーの上限値は、深さｄが所望の値となるように設定する。深さｄは、例えば０．３μｍ程度が望ましく、この場合の注入エネルギーの上限値は、例えば３２０ｋｅＶである。
【００６３】
次に、図１３に示すように、酸化膜３０を除去した後、レジストパターン３１ａをマスクとして、ｎ−型エピタキシャル層１１（ＪＦＥＴ領域１５、およびｐ型ウェル領域１２の端部側面からｐ型ウェル領域１２内に所定の幅を有する領域（Ａ−Ａ´で示す領域））にｎ型不純物、例えば窒素（Ｎ）をイオン注入する。イオン注入では、不純物分布が所望の厚さになるように、注入エネルギーを変えながら複数回イオン注入する多段イオン注入を用いる。これにより、第２ｎ型不純物領域１６ａの下面から所定の深さを有し、かつ隣り合うｐ型ウェル領域１２の間を横断する第３ｎ型不純物領域１６ｂが形成される。
【００６４】
第３ｎ型不純物領域１６ｂは、ｐ型ウェル領域１２からＪＦＥＴ領域１５への空乏層の伸びを抑制し、かつ両側の第２ｎ型不純物領域１６ａからＪＦＥＴ領域１５へ流れ込んだ電流が合流して流れるボトルネック部のＪＦＥＴ抵抗を低減するための機能を有する領域である。第３ｎ型不純物領域１６ｂの不純物濃度は、ｎ−型エピタキシャル層１１の不純物濃度よりも高く、例えば１×１０１６〜３×１０１６ｃｍ−３程度である。注入エネルギーの下限値は、第２ｎ型不純物領域１６ａの形成に用いた注入エネルギーの上限値より大きくなるように設定する。
【００６５】
これにより、ＪＦＥＴ領域１５の表層部においては、ｐ型ウェル領域１２に接する両端部のみに、第１ｎ型不純物領域１７および第２ｎ型不純物領域１６ａが形成されるので、ＪＦＥＴ領域１５のｐ型ウェル領域１２に接する両端部の不純物濃度を相対的に高く、ＪＦＥＴ領域１５の中央部の不純物濃度を相対的に低くすることができる。
【００６６】
次に、図１４に示すように、レジストパターン３１ａを除去した後、レジスト膜または酸化膜からなるパターン３２をマスクとして、ｎ−型エピタキシャル層１１にｎ型不純物、例えば窒素（Ｎ）をイオン注入して、ｐ型ウェル領域１２内に、ｐ型ウェル領域１２の端部側面から離間してｎ＋型ソース領域１４を形成する。ｎ＋型ソース領域１４のｎ−型エピタキシャル層１１の表面からの深さは、例えば０．２〜０．３μｍ程度である。また、ｎ＋型ソース領域１４の不純物濃度は、ｐ型ウェル領域１２の不純物濃度よりも高く、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。
【００６７】
次に、図１５に示すように、パターン３２を除去した後、レジスト膜または酸化膜からなるパターン３３をマスクとして、ｎ−型エピタキシャル層１１にｐ型不純物、例えばアルミニウム（Ａｌ）をイオン注入して、ｐ型ウェル領域１２の電位を固定する領域にｐ＋型ウェルコンタクト領域１３を形成する。ｐ＋型ウェルコンタクト領域１３のｎ−型エピタキシャル層１１の表面からの深さは、例えば０．３〜０．４μｍ程度である。また、ｐ＋型ウェルコンタクト領域１３の不純物濃度は、例えば１×１０１８〜１×１０２０ｃｍ−３程度である。
【００６８】
次に、パターン３３を除去した後、アルゴン（Ａｒ）ガスなどの不活性ガスの雰囲気中で熱処理を行い、イオン注入された各不純物を活性化させる。
【００６９】
次に、図１６に示すように、ｎ−型エピタキシャル層１１の表面上に、酸化珪素（ＳｉＯ２）または酸窒化珪素（ＳｉＯＮ）からなるゲート絶縁膜１８を形成する。酸窒化珪素からなるゲート絶縁膜１８は、例えばＣＶＤ（Chemical Vapor Deposition）法により酸化珪素（ＳｉＯ２）膜を形成した後、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気で熱処理することにより形成される。ゲート絶縁膜１８の厚さは、例えば０．０５〜０．１５μｍ程度である。
【００７０】
次に、ゲート絶縁膜１８上に多結晶珪素（Ｓｉ）膜を形成し、この多結晶珪素（Ｓｉ）膜をドライエッチング法により加工して、ゲート電極１９を形成する。ゲート電極１９の厚さは、例えば０．２〜０．５μｍ程度である。
【００７１】
次に、図１７に示すように、ｎ−型エピタキシャル層１１の表面上に、ゲート絶縁膜１８およびゲート電極１９を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜２０を形成する。
【００７２】
次に、図１８に示すように、層間絶縁膜２０およびゲート絶縁膜１８をドライエッチング法により加工して、ｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３に達する開口部ＣＮを形成し、層間絶縁膜２０をドライエッチング法により加工して、ゲート電極１９に達する開口部（図示は省略）を形成する。
【００７３】
次に、ｎ＋型ＳｉＣ基板１０の裏面を覆うように、ドレイン配線用電極２２を形成する。ドレイン配線用電極２２の厚さは、例えば０．４μｍ程度である。
【００７４】
次に、ｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３に達する開口部ＣＮの内部、並びにゲート電極１９に達する開口部（図示は省略）の内部を含む層間絶縁膜２０上に金属膜、例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とアルミニウム（Ａｌ）膜とからなる積層膜を堆積する。アルミニウム（Ａｌ）膜の厚さは、例えば２．０μｍ以上が好ましい。続いて、積層膜を加工することにより、ｎ＋型ソース領域１４の一部およびｐ＋型ウェルコンタクト領域１３と電気的に接続するソース配線用電極２１およびゲート電極１９と電気的に接続するゲート配線用電極（図示は省略）を形成する。その後、ソース配線用電極２１およびゲート配線用電極（図示は省略）にそれぞれ外部配線が電気的に接続されることにより、炭化珪素半導体装置は、略完成する。
【００７５】
≪実施例による効果≫
以上のように、本実施例による炭化珪素半導体装置によれば、オン状態の時に電流が流れる第１ｎ型不純物領域１７、第２ｎ型不純物領域１６ａおよび第３ｎ型不純物領域１６ｂは不純物濃度が高いため、特性オン抵抗を低減することができる。また、ＪＦＥＴ領域１５の表層部で、かつ中央部には、第１ｎ型不純物領域１７および第２ｎ型不純物領域１６ａが形成されておらず、これらよりも不純物濃度が低い領域が設けられているので、ゲート絶縁膜１８における電界が緩和される。
【００７６】
従って、特性オン抵抗の増加を抑え、かつゲート絶縁膜電界の低減によりゲート絶縁膜１８の信頼性を向上させることができる。あるいは、ゲート絶縁膜電界の増加を抑え、かつ特性オン抵抗の低減によりスイッチング素子の損失を低減することができる。
【００７７】
さらに、例えば電力変換装置（インバータ）を構成するパワーモジュールにスイッチング素子として本実施例による炭化珪素半導体装置を搭載した場合は、本実施例による炭化珪素半導体装置は、前述のように耐圧が高く、かつ特性オン抵抗が低いことから、高性能・高信頼なパワーモジュールを実現することができる。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７９】
１０  ｎ＋型ＳｉＣ基板
１１  ｎ−型エピタキシャル層
１２  ｐ型ウェル領域
１３  ｐ＋型ウェルコンタクト領域
１４  ｎ＋型ソース領域
１５  ＪＦＥＴ領域
１６ａ  第２ｎ型不純物領域
１６ｂ  第３ｎ型不純物領域
１６Ｎ  第２ｎ型不純物領域
１７  第１ｎ型不純物領域
１７Ｎ  第１ｎ型不純物領域
１８  ゲート絶縁膜
１９  ゲート電極
２０  層間絶縁膜
２１  ソース配線用電極
２２  ドレイン配線用電極
３０  酸化膜
３１  レジスト膜
３１ａ  レジストパターン
３２，３３  パターン
ＣＨ  チャネル領域
ＣＮ  開口部
【図１】
0006549972.tif 000002
【図２】
0006549972.tif 000003
【図３】
0006549972.tif 000004
【図４】
0006549972.tif 000005
【図５】
0006549972.tif 000006
【図６】
0006549972.tif 000007
【図７】
0006549972.tif 000008
【図８】
0006549972.tif 000009
【図９】
0006549972.tif 000010
【図１０】
0006549972.tif 000011
【図１１】
0006549972.tif 000012
【図１２】
0006549972.tif 000013
【図１３】
0006549972.tif 000014
【図１４】
0006549972.tif 000015
【図１５】
0006549972.tif 000016
【図１６】
0006549972.tif 000017
【図１７】
0006549972.tif 000018
【図１８】
0006549972.tif 000019