(57)【特許請求の範囲】
【請求項１】
半導体チップ（１００）であって、前記半導体チップ（１００）は、
・基板（１０１）と、
・前記基板（１０１）上に配置された集積回路（１０２）と、
・前記基板（１０１）の凹部（１１０）と、
・前記基板（１０１）上および／または前記基板（１０１）内に配置された導体路（１２１，１２１−１，１２１−２，１２１−３）と、
・前記基板（１０１）の前記凹部（１１０）と前記導体路（１２１，１２１−１，１２１−２，１２１−３）との交差個所（１１１）と、
・前記導体路（１２１，１２１−１，１２１−２，１２１−３）の第１の端部において、前記導体路（１２１，１２１−１，１２１−２，１２１−３）に検査信号（４０１）を供給可能に構成されている入力インタフェース（１２３）と、
・前記導体路（１２１，１２１−１，１２１−２，１２１−３）の前記第１の端部とは反対側に位置する前記導体路（１２１，１２１−１，１２１−２，１２１−３）の第２の端部において、前記導体路（１２１，１２１−１，１２１−２，１２１−３）と結合されている出力インタフェース（１２２）であって、前記導体路（１２１，１２１−１，１２１−２，１２１−３）の前記第２の端部において、前記検査信号（４０１）を検出可能に構成されている出力インタフェース（１２２）と、
を含む半導体チップ（１００）。
【請求項２】
前記凹部（１１０）は、材料が充填されていない溝を成しており、
前記導体路（１２１，１２１−１，１２１−２，１２１−３）は、前記交差個所（１１１）の領域で、前記基板（１０１）の厚さ（１９１）に沿って、前記基板（１０１）の表面（１０１−２）に対し垂直に広がるようにしたトポロジーを形成する、
請求項１記載の半導体チップ（１００）。
【請求項３】
前記凹部（１１０）は、材料が充填されている、
請求項１記載の半導体チップ（１００）。
【請求項４】
前記凹部（１１０）は、前記基板（１０１）の目標破損個所を成している、
請求項１から３までのいずれか１項記載の半導体チップ（１００）。
【請求項５】
前記凹部（１１０）は、第１の端部と前記第１の端部とは反対側の第２の端部とを有する細長形状であり、
前記凹部（１１０）の前記第１の端部は、前記基板（１０１）の周縁部（１０１―１）に接して配置されている、
請求項１から４までのいずれか１項記載の半導体チップ（１００）。
【請求項６】
前記凹部（１１０）は、細長形状であり、前記集積回路（１０２）の素子（３０１，３０２）の周縁部に沿って延在している、
請求項１から５までのいずれか１項記載の半導体チップ（１００）。
【請求項７】
前記半導体チップ（１００）は、前記基板（１０１）の複数の凹部（１１０）を含み、
第１の凹部（１１０）は、前記集積回路（１０２）の第１の素子（３０１，３０２）の周縁部に沿って延在し、
第２の凹部（１１０）は、前記集積回路（１０２）の第２の素子（３０１，３０２）の周縁部に沿って延在し、
前記第１の素子（３０１，３０２）および前記第２の素子（３０１，３０２）のそれぞれは、冗長性のある出力信号を送出するように構成されている、
請求項６記載の半導体チップ（１００）。
【請求項８】
前記半導体チップ（１００）は、前記基板（１０１）の複数の凹部（１１０）を含み、前記複数の凹部（１１０）は、それぞれ異なる方向に延在する細長形状を有する、
請求項１から７までのいずれか１項記載の半導体チップ（１００）。
【請求項９】
前記半導体チップ（１００）は、前記基板（１０１）の複数の凹部（１１０）を含み、
前記半導体チップ（１００）は、１つの対応する凹部（１１０）と前記導体路（１２１，１２１−１，１２１−２，１２１−３）との間において、それぞれ複数の交差個所（１１１）を含む、
請求項１から８までのいずれか１項記載の半導体チップ（１００）。
【請求項１０】
前記半導体チップ（１００）は、複数の凹部（１１０）と複数の導体路（１２１，１２１−１，１２１−２，１２１−３）を含み、
前記半導体チップ（１００）は、凹部（１１０）各々について、１つの対応する導体路（１２１，１２１−１，１２１−２，１２１−３）との少なくとも１つの交差個所（１１１）を含み、
いかなる導体路（１２１，１２１−１，１２１−２，１２１−３）も２つ以上の凹部（１１０）とは関連づけられていない、
請求項１から８までのいずれか１項記載の半導体チップ（１００）。
【請求項１１】
前記集積回路（１０２）は、多層技術による複数の層によって形成されており、
前記複数の層のうち少なくとも１つの層は、前記導体路（１２１，１２１−１，１２１−２，１２１−３）を含む、
請求項１から１０までのいずれか１項記載の半導体チップ（１００）。
【請求項１２】
前記導体路（１２１，１２１−１，１２１−２，１２１−３）を含む前記少なくとも１つの層は、金属層、多結晶半導体層、ドーピングされた半導体層から成るグループから選択されている、
請求項１１記載の半導体チップ（１００）。
【請求項１３】
前記出力インタフェース（１２２）は、前記検査信号（４０１）を検出するように構成されている検出器回路（５２１，５２２）を含む、
請求項１から１２までのいずれか１項記載の半導体チップ（１００）。
【請求項１４】
前記検出器回路（５２１，５２２）は、記憶素子を含み、
前記検出器回路（５２１，５２２）は、前記検査信号（４０１）の検出に依存して、前記記憶素子に書き込みを行うように構成されている、
請求項１３記載の半導体チップ（１００）。
【請求項１５】
さらにスイッチを含み、前記スイッチは、前記検査信号（４０１）の検出に依存して、前記第１の素子（３０１，３０２）と前記第２の素子（３０１，３０２）のうち少なくとも一方の素子から、選択的に出力信号を供給するように構成されている、
請求項７記載の半導体チップ（１００）。
【請求項１６】
前記出力インタフェース（１２２）は、外部のユニット（４５０）によるアクセスのためのコンタクト面（４２２）を含む、
請求項１から１５までのいずれか１項記載の半導体チップ（１００）。
【請求項１７】
前記入力インタフェース（１２３）と前記出力インタフェース（１２２）と前記集積回路（１０２）とのうち少なくとも１つは、前記凹部（１１０）と接触しない、
請求項１から１６までのいずれか１項記載の半導体チップ（１００）。
【請求項１８】
電子部品（９９）であって、前記電子部品（９９）は、
・請求項１から１７までのいずれか１項記載の半導体チップ（１００）と、
・前記半導体チップ（１００）を収容するケーシング（１９５）と、
・前記ケーシングが配置された支持体（１９７，１９８）と、
を含む電子部品（９９）。
【請求項１９】
・基板（１０１）と、
・前記基板（１０１）上に配置された集積回路（１０２）と、
・前記基板（１０１）の凹部（１１０）と、
・前記基板（１０１）上および／または前記基板（１０１）内に配置された導体路（１２１，１２１−１，１２１−２，１２１−３）と、
を含む半導体チップ（１００）の破損を検出する方法であって、
・前記凹部（１１０）と交差している、前記導体路（１２１，１２１−１，１２１−２，１２１−３）へ、検査信号（４０１）を供給するステップと、
・前記凹部（１１０）における前記半導体チップ（１００）の前記基板（１０１）の破損を表す検査信号（４０１）を前記導体路（１２１，１２１−１，１２１−２，１２１−３）から検出するステップと、
を含む方法。
【請求項２０】
・基板（１０１）と、
・前記基板（１０１）上に配置された集積回路（１０２）と、
・前記基板（１０１）の凹部（１１０）と、
・前記基板（１０１）上および／または前記基板（１０１）内に配置された導体路（１２１，１２１−１，１２１−２，１２１−３）と、
を含む半導体チップ（１００）の破損を検出する方法であって、
・前記凹部（１１０）における前記基板（１０１）の破損を表す検査信号（４０１）を前記導体路（１２１，１２１−１，１２１−２，１２１−３）から検出するステップと、
・冗長性のある出力信号を送出するようにそれぞれ構成された、前記集積回路（１０２）の第１の素子（３０１，３０２）と第２の素子（３０１，３０２）とのうち、少なくとも一方の素子の出力信号を、前記導体路（１２１，１２１−１，１２１−２，１２１−３）へ、前記検出に依存して選択的に供給するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
種々の実施形態は、基板と、集積回路と、基板の切欠き部と、導体路と、基板の切欠き部と導体路との交差個所とを含む半導体チップに関する。さらに別の実施形態は、切欠き部における半導体チップの基板の破損を表す検査信号を検出するステップを含む方法に関する。
【背景技術】
【０００２】
最新の電子システムは、特定の機能を備えた集積回路を基板上に設けた半導体チップを使用している。このような電子システムのフェイルセーフは、様々な用途において高度な要求を満たさなければならない。一例として、自動車用途のために必要とされる可能性があるのは、たとえば国際標準化機構（ＩＳＯ）の規格２６２６２に従い、フェイルセーフに対するかなり厳格な要求を満たす、ということである。典型的には、このような電子システムのフェイルセーフの特徴は、意図しないエラーに反応して安全な状態に至らせる、という点にある。
【０００３】
半導体チップをベースとする電子システムにおいて意図せずに発生するエラーのうち、１つの既知の種類は、基板の破損に起因するものである。基板の破損は、基板構造の局所的な破壊に該当する。これによって、基板における亀裂の発生に至るかもしれないし、または基板の完全な分断に至るかもしれない。たとえば基板の破損は、機械的負荷に起因して発生する可能性がある。機械的負荷が発生して破損に至る可能性のある状況の一例は、オーバーモールディング技術（英語ではovermolding）を用いて、ケーシングされた半導体素子をモジュールケーシング内に配置する場合である。
【０００４】
その結果、基板の破損の重大性次第では、電子システムの機能制限から全面的な故障まで、発生する可能性がある。このような破損の作用によって、半導体チップの集積回路における電気的な接続が、部分的にまたは完全に遮断してしまうおそれがある。このような部分的または全面的な遮断は、一時的なものである場合もあるし、または持続的なものである場合もある。
【０００５】
以前より知られている技術を用いた場合、電子システム自体の動作パラメータを評価したとしても、破損に起因して機能が制限されていることを、部分的に識別できず、もしくは制約されたかたちでしか識別できない。機能が制限されているにもかかわらず、電子システムをそのまま使い続けたならば、安全上の欠陥が引き起こされるおそれがある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、半導体チップの基板の破損を検出する技術の改善が要求される。特に、極めて高い信頼性で破損を識別する破損検出技術が要求される。さらに、半導体チップにおける集積回路の機能正常性に破損が及ぼす悪影響を小さくする、という技術も要求される。
【課題を解決するための手段】
【０００７】
この課題は、独立請求項に記載された特徴によって解決される。従属請求項には実施形態が記載されている。
【０００８】
１つの実施例によれば、半導体チップは、基板と、この基板上に配置された集積回路とを含む。半導体チップは、基板の切欠き部と導体路も含む。半導体チップは、基板の切欠き部と導体路との交差個所も含む。半導体チップは、入力インタフェースもさらに含む。この入力インタフェースは、導体路の第１の端部において検査信号を導体路に供給できるように構成されている。半導体チップは、出力インタフェースもさらに含む。この出力インタフェースは、導体路の第２の端部において導体路と結合されている。導体路の第２の端部は、導体路の第１の端部とは反対側に位置している。出力インタフェースは、導体路の第２の端部において検査信号を検出できるように構成されている。
【０００９】
さらに別の実施例によれば、方法は、半導体チップの導体路に検査信号を供給するステップを含む。この場合、導体路は、半導体チップの基板の切欠き部と交差している。この方法は、検査信号を検出するステップをさらに含む。この検査信号は、切欠き部における半導体チップの基板の破損を表す。
【００１０】
さらに別の実施例によれば、方法は、検査信号を検出するステップを含む。この検査信号は、基板の切欠き部における半導体チップの基板の破損を表す。この方法はさらに、集積回路の少なくとも１つの第１の素子と第２の素子の出力信号を、検出に依存して選択的に供給するステップを含む。この場合、集積回路は基板上に配置されている。また、第１の素子および第２の素子は、冗長性のある出力信号を送出するように構成されている。
【００１１】
これまで述べてきた特徴および以下で説明する特徴は、明示した該当する組み合わせだけでなく、本発明の権利範囲を逸脱することなく、さらに別の組み合わせとしても、または単独でも、適用することができる。
【図面の簡単な説明】
【００１２】
【図１】基板と、集積回路と、基板の切欠き部と、導体路と、切欠き部と導体路との交差個所とを含む、種々の実施形態による半導体チップを略示した斜視図
【図２Ａ】半導体チップが複数の切欠き部を含む、種々の実施形態による半導体チップを略示した斜視図
【図２Ｂ】半導体チップが、複数の切欠き部と、それら複数の切欠き部と導体路との複数の交差個所を有する個々の導体路とを含む、種々の実施形態による半導体チップを略示した斜視図
【図２Ｃ】半導体チップが複数の切欠き部と複数の導体路とを含み、各導体路が対応する交差個所を介してそれぞれ個々の切欠き部と関連づけられている、種々の実施形態による半導体チップを略示した斜視図
【図３Ａ】半導体チップが、互いに垂直に配置され集積回路の素子の縁部に沿って延在する２つの切欠き部を含み、それらの素子は冗長性のある出力信号を送出するように構成されている、種々の実施形態による半導体チップを略示した斜視図
【図３Ｂ】検査信号の検出に依存して、図３Ａの素子のうち少なくとも１つの素子から選択的に出力信号を供給するように構成されているスイッチを略示した図
【図４】半導体チップが、導体路の第１の端部で導体路に検査信号を供給するように構成されている入力インタフェースと、検査信号を検出する外部のユニットによるアクセスのためにコンタクト面を備えた出力インタフェースとを含む、種々の実施形態による半導体チップを略示した図
【図５】半導体チップが、入力インタフェースと、検査信号を検出するように構成されている検出器回路を備えた出力インタフェースとを含む、種々の実施形態による半導体チップを略示した図
【図６】半導体チップとケーシングと支持体とを含む、種々の実施形態による電子部品を略示した図
【図７】種々の実施形態による方法を示すフローチャート
【図８】種々の実施形態による方法を示すフローチャート
【発明を実施するための形態】
【００１３】
これまで述べてきた本発明固有の事項、本発明の特徴、利点ならびにその実現手法については、図面を参照しながら詳述する以下の実施例の説明を通して、いっそうはっきりと明確に理解できるようになる。
【００１４】
次に、図面を参照しながら好ましい実施形態に基づき、本発明について詳しく説明する。図中、同じ要素または類似の要素には、同じ参照符号が付されている。それらの図面は、本発明の種々の実施形態を概略的に表したものである。図面に描かれた要素は、必ずしも原寸の比率通りに描かれたものではない。むしろ、図面に描かれた種々の要素は、それらの機能および一般的な目的が当業者に理解されるように表されたものである。また、図面に描かれている各機能ユニットと各要素の間の接続および結合を、間接的な接続または結合として、実装することもできる。その際、接続または結合を、有線接続またはワイヤレスで、実装することができる。さらに機能ユニットを、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組み合わせとして、実装することができる。
【００１５】
以下では、半導体チップの機能正常性に関連して、種々の技術について説明する。半導体チップは、基板上に配置された集積回路を含んでいる。
【００１６】
また、以下では、具体例として、集積回路を含む半導体チップの機能正常性を、大きな機械的負荷を受けていてもサポート可能な技術について説明する。たとえば、特にここで説明する技術によれば、集積回路の機能正常性を制限してしまう基板の破損が発生する確率を低くすることができる。
【００１７】
さらに別の例を挙げると、ここで説明する技術によれば、基板における破損の発生を高い信頼性を伴って迅速に検出することができる。破損が検出されると、それに対応する安全措置を導入することができる。このような安全措置にはたとえば、ユーザに対する警告の送出、または半導体チップにおける該当する素子の遮断が含まれる。
【００１８】
種々の実施例によれば、基板の破損に起因してその機能正常性が制限を受ける確率の高い、集積回路の特定の素子を識別することができる。たとえば種々の実施例によれば、基板における破損ポジションの場所を特定し、その破損ポジションを、破損に起因して機能正常性が制限されている可能性のある集積回路の特定の素子と関連づけることができる。冗長性のある素子が設けられている場合には、破損によっても機能正常性が制限されていない素子または重大な制限を受けない素子に、選択的にアクセスすることができる。
【００１９】
本発明の種々の実施例は、基板に切欠き部を適用することに拠るものである。基板の切欠き部によって、様々な機能を満たすことができる。一番目の機能の例を挙げると、基板の切欠き部は、半導体チップに及ぼされる機械的負荷を、集積回路の機能正常性に関してクリティカルでない領域へ所期のように逸らすことができる。機械的負荷によって、たとえば変形または応力（英語ではstress, strain）が基板に引き起こされる可能性がある。たとえば破損を、好ましくは基板の切欠き部の個所で発生させることができる。この点において、基板の切欠き部は種々の実施例において、目標破損個所を成すことができる。
【００２０】
二番目の機能の例を挙げると、基板の切欠き部によって、基板の破損を高い信頼性を伴って迅速に検出することができる。特に、基板の切欠き部によって、基板の破損を切欠き部のポジションにおいて検出することができる。
【００２１】
基板の破損を検出するために、第１の端部と第２の端部との間に延在する導体路を設けることができる。導体路の第１の端部に入力インタフェースを設けることができ、この入力インタフェースは、第１の端部において検査信号を導体路に供給できるように構成されている。種々の実施例において実現可能であるのは、入力インタフェース自体が第１の端部において検査信号を導体路に供給するように構成されていることである。他方、別の実施例において同様に実現可能であるのは、入力インタフェースがたとえば、外部のユニットによるアクセスのためのコンタクト面を有しており、したがってこのコンタクト面を介して第１の端部において導体路へ検査信号を供給するために、外部のユニットを使用できるようにすることである。導体路の第２の端部に出力インタフェースを設けることができ、この出力インタフェースは、導体路の第２の端部において検査信号を検出できるように構成されている。種々の実施例において実現可能であるのは、出力インタフェース自体を、導体路の第２の端部において検出器回路によって検査信号を検出するように構成することである。他方、別の実施例において同様に実現可能であるのは、出力インタフェースがたとえば、外部のユニットによるアクセスのためのコンタクト面を有しており、このようにすることで、導体路の第２の端部において検査信号を検出するために、外部のユニットを使用できるようにすることである。
【００２２】
様々なタイプの検査信号を使用することができる。簡単な実現形態によれば、直流を流すことができるように、検査信号を１つの特定の電圧に対応させることができる。このような実現形態の場合、入力インタフェースを電流源または電圧源として構成することができる。別の実現形態によれば、検査信号が交流成分を含むようにしてもよい。たとえば検査信号が、特定の周波数および／または予め定められた時系列を有する矩形パルスを含むようにしてもよい。
【００２３】
たとえば、導体路の第２の端部において検出された検査信号は、切欠き部における基板の破損を表すようにすることができる。この目的で半導体チップは、切欠き部と導体路とが交差する個所を含むことができる。たとえば、基板の破損が切欠き部において発生すると、この交差個所の領域で導体路の導電率に妨害が及ぼされる可能性がある。導体路の導電率に及ぼされるこのような妨害は、導体路の第２の端部における検査信号の検出に作用を及ぼし得るものである。たとえば破損の重大性次第では、導体路の導電率が交差個所の領域でゼロまで引き下げられる可能性がある。
【００２４】
図１には、種々の実施形態による半導体チップ１００に関する態様が示されている。この場合、半導体チップ１００は、基板１０１と、この基板１０１に配置された集積回路１０２と、基板１０１の切欠き部１１０と、導体路１２１と、が含まれている。半導体チップ１００は、基板１０１の切欠き部１１０と導体路１２１とが交差する個所１１１も有している。
【００２５】
具体例としてこの集積回路１０２を、たとえばＣＭＯＳ（英語ではComplementary metal-oxide-semiconductor）技術など、確立された多層技術を用いて製造されたものとすることができる。このような多層技術は、順番に基板１０１の露光、現像および加工処理に拠るものである。加工処理にはたとえば以下のグループすなわち、ドーピング、エッチング、材料堆積、から選択された要素を含めることができる。多層技術によって積層体が得られる。それらの層をたとえば以下のグループすなわち、金属層、多結晶半導体層、ドーピングされた半導体層、から選択されたものとすることができる。
【００２６】
たとえば金属層を以下のグループすなわち、貴金属層、タングステン層、アルミニウム層、金層、金属合金を含む層、アルミニウム−銅層、から選択されたものとすることができる。
【００２７】
ドーピングされた半導体層を、たとえばｎ＋層またはｐ＋層とすることができる。ドーピングされた半導体層によってたとえば、集積回路１０２における素子の電界効果トランジスタのソース−ドレイン接続を形成することができる。また、ドーピングされた半導体層によって、集積回路１０２の素子のいわゆる絶縁分離ウェルが形成されるようにしてもよい。それらがたとえば、電界効果トランジスタのソースコンタクトまたはドレインコンタクトを取り囲むことができ、そのようにして基板に対する絶縁分離を形成することができる。たとえばドーピングされた半導体層は、ｎウェルまたはｐウェルを形成することができる。
【００２８】
相応の多層技術を、導体路１２１および／または切欠き部１１０の製造にも用いることができる。たとえば導体路１２１は、１つまたは複数の層を含むことができる。導体路１２１におけるこれらの１つまたは複数の層を、少なくとも部分的に、上述のような多層技術の１つまたは複数の層に対応させることができる。導体路１２１を形成するために複数の層を使用すれば、いっそう高い信頼性を伴って出力インタフェース１２２に検査信号を供給できるようになる。導体路１２１を形成するために、僅かな個数の複数の層を使用すれば、切欠き部１１０の領域において破損に対しいっそう高い感度が得られるようになる。
【００２９】
基板１０１をたとえば、単結晶ケイ素、多結晶ケイ素、結晶構造または多結晶構造を有する半導体基板、たとえば結晶構造または多結晶構造を有するガリウムヒ素などの化合物半導体基板など、とすることができる。
【００３０】
切欠き部１１０の領域において基板１０１の破損が発生すると、典型的には交差個所１１１の領域で導体路１２１の導電率が低下するようになる。交差個所１１１の領域における導体路１２１の導電率のこのような低下は、導体路１２１の第１の端部に配置された入力インタフェース１２３と、導体路１２１において第１の端部とは反対側の第２の端部に配置された出力インタフェース１２２とによって、検出することができる。この目的で、入力インタフェース１２３を介して、導体路１２１に検査信号を供給することができる。他方、出力インタフェース１２２を介して、導体路１２１の第２の端部において検査信号４０１（図４参照）の検出が可能となる。検査信号４０１の検出においてたとえば、第２の端部において検査信号４０１が消失したこと、または検査信号４０１が強く抑圧されていることが判明したならば、このことは切欠き部１１０の領域に破損が存在していることを表すものとすることができる。したがって導体路１２１の第２の端部における検査信号４０１を、切欠き部１１０の領域における基板１０１の破損を表すものとすることができる。
【００３１】
たとえば、個々の切欠き部１１０と導体路１２１との間に複数の交差個所を形成することができる。たとえば導体路１２１を、切欠き部１１０に対しジグザグパターンで延在させることができ、そのようにして相前後する複数の交差個所を形成することができる。このようにすれば、破損に対する感度を高めることができる。
【００３２】
図１からわかるように、基板１０１は切欠き部１１０の領域で厚さ１９２を有しており、この厚さ１９２は、周囲を取り囲む領域における基板１０１の厚さ１９１よりも、切欠き部１１０の深さ１９３の分だけ薄い。たとえば切欠き部１１０を、５０ｎｍよりも大きい深さ１９３とすることができ、好ましくは１００ｎｍよりも深くすることができ、特に好ましくは５００ｎｍよりも深くすることができる。さらに深さ１９３を、１μｍより大きくしてもよく、または２μｍより大きくしてもよい。たとえば深さ１９３を、厚さ１９１の５％よりも大きくすることができ、好ましくは１５％よりも大きく、特に好ましくは３０％よりも大きくすることができる。
【００３３】
切欠き部１１０を、たとえば基板材料の局所的な除去によって形成することができる。このために、様々な技術を用いることができる。たとえば切欠き部１１０を、エッチングプロセスによって形成することができる。択一的に、またはこれに加えて、切欠き部１１０を研磨プロセスによって形成してもよい。簡単な実現形態によれば、切欠き部１１０を基板１０１の局所的なスクラッチによって形成することができる。この目的でたとえば、ダイアモンドポイントを用いることができる。切欠き部１１０をエッチングプロセスによって形成するのであれば、たとえばＣＭＯＳ技術を用いることができる。
【００３４】
基本的に、切欠き部１１０は多種多様な形状を有することができる。特に切欠き部１１０は深さ方向（すなわちＺ方向）において、上述のように種々の大きさを有することができる。さらに切欠き部１１０は、ＸＺ平面（図１の図平面）において種々の断面形状を有することもできる。たとえば、切欠き部１１０はＸＺ平面において、台形の断面形状を有することができ、つまり、垂直に延在するのではなくＸＹ平面に対しもっとフラットな角度をもつ壁面を有することができる。このような台形状の幾何学的形態を、規定された壁面勾配で実現するエッチングプロセスが知られている。さらに切欠き部１１０は、ＸＹ平面において、すなわち基板１０１の表面１０１−２に対し平行に、多種多様な横方向の形状を有することもできる。たとえば切欠き部１１０は、第１の端部とその反対側に位置する第２の端部とを備えた縦長形状を有することができる。切欠き部１１０を、第１の端部と第２の端部との間で直線上に延在させてもよいし、あるいはそうではなく湾曲した曲線を追従させてもよい。図１に示されている例によれば、切欠き部１１０は直線の縦長形状を有しており、この切欠き部１１０の第１の端部は、基板１０１の周縁部１０１−１に配置されている。周縁部１０１−１を、たとえばウェハの切断または破断によって得ることができる。切欠き部１１０のこのような配置が有利なものとなり得る理由は、一般的に大きな機械的負荷は特に、基板１０１の周縁部１０１−１の領域において発生するからである。
【００３５】
種々の実施例において切欠き部１１０は、基板１０１の特性方向に対し決められた配向を有することができる。たとえば、基板１０１は結晶構造を有するかもしれない。このようなシナリオであれば、切欠き部１１０は基板１０１の特定の結晶軸に沿って配置されている、たとえば（１，０，０）方向に沿って配置されている、といったようにすることができる。
【００３６】
１つの実施例によれば、切欠き部が開放された溝を成すようにすることができる（図１には示されていない）。開放された溝によって、導体路１２１が交差個所１１１の領域でＺ方向に沿って、すなわち基板１０１の厚さ１９１に沿って表面１０１−２に対し垂直に広がるようにしたトポロジーを形成することができる。たとえば開放された溝は、ＸＺ平面および／またはＹＺ平面において、台形状の断面を有することができる。この場合、実現を目指す価値があるといえるのは、溝の壁部がＸ方向および／またはＹ方向において（すなわちＺ方向に垂直に）大きく広がるようにする、つまり溝が垂直の壁をもたないようにする、ということである。かかる技術によって、交差個所１１１の形成を向上させることができる。特に、トポロジーに起因する導体路１２１の分断を回避することができる。
【００３７】
別の実施例において同様に実現可能であるのは、切欠き部１１０が開放された溝を有するのではなく、むしろ材料が充填されているようにすることである。たとえば切欠き部１１０を、ほぼ溝周縁部に至るまで、材料で充填しておくことができるので、基板１０１の表面１０１―２は切欠き部１１０の領域で、基板１０１の表面１０１−２に対し垂直なＺ方向で変化しておらず、またはほとんど変化していない。このような実施例の場合、交差個所１１１の形成を特に簡単に実施することができる。
【００３８】
溝を充填するために、多種多様な材料を使用することができる。たとえば、絶縁材料を用いることができる。１つの実施例によれば、切欠き部１１０に絶縁材料を充填することができる。かかる実施例の場合、切欠き部１１０によって絶縁分離トレンチを形成することができる。たとえば絶縁材料を、二酸化ケイ素または他の金属酸化物とすることができる。
【００３９】
図１の実施例の場合、半導体チップ１００には、ただ１つの切欠き部１１０しか含まれていない。ただし、半導体チップ１００が複数の切欠き部１１０を含む実装形態も可能である。
【００４０】
図２Ａには、基板１０１に複数の切欠き部１１０を含む半導体チップ１００に関する態様が示されている。図２Ａの実施例によれば、半導体チップ１００には８つの切欠き部１１０が含まれており、それらの切欠き部１１０は、基板１０１の周囲に沿って、基板１０１の周縁部に対しそれぞれ垂直に配置されている。このような配置によれば、すぐ隣りに位置する切欠き部１１０へ、基板１０１の負荷を特に効率的に導くことができる。
【００４１】
図２Ａの実施例によれば、基板１０１の切欠き部１１０は、種々の方向に沿っても延在している。このようにすれば、基板１０１の方向づけられた負荷を、たとえば特定の結晶軸に沿った負荷を、すぐ近くの切欠き部１１０へ特に効率的に導くことができる。
【００４２】
図２Ａの実施例の場合には、種々の切欠き部１１０が互いに垂直に配向された方向に沿って縦長形状を有しているが、他の実施例として、ＸＹ平面で互いに９０°よりも狭い角度を成す複数の方向に沿って配向された、縦長形状の複数の切欠き部１１０を設けてもよい。つまり半導体チップ１００が、種々の方向に沿って延在する縦長形状の複数の切欠き部１１０を含むようにすることができる。
【００４３】
半導体チップ１００が複数の切欠き部１１０を含んでいるのであれば、１つまたは複数の導体路の多種多様な実装形態を実現することができる。たとえば、１つの導体路を設けてもよいし、複数の導体を設けてもよい。さらにたとえば、１つの導体路ごとに単一の交差個所を設けてもよいし、または１つの導体路ごとに、複数の切欠き部との２つ以上の交差個所を設けてもよい。
【００４４】
図２Ｂには、基板１０１の種々の切欠き部１１０との複数の交差個所１１１を含む導体路１２１に関する態様が示されている。図２Ｂは、基本的に図２Ａの実施例に対応する。図２Ｂの場合にはさらに、入力インタフェース１２３と出力インタフェース１２２が示されている。図２Ｂの実施例によれば、ただ１つの導体路１２１によって、入力インタフェース１２３が出力インタフェース１２２と接続されている。導体路１２１は、相前後して配置された、種々の切欠き部１１０との複数の交差個所１１１を有している。つまりこのことは、導体路１２１は２つ以上の切欠き部１１０と関連づけられている、ということを意味する。かかる実施例によれば、特に簡単な破損検出を実現することができる。しかも、導体路１２１のために、表面１０１−２上で比較的僅かな組み込みスペースしか必要とされない。
【００４５】
図２Ｂの実施例によれば、導体路は１つの切欠き部１１０ごとにただ１つの交差個所１１１を有している。ただし基本的には、導体路１２１が１つの切欠き部１１０ごとに２つ以上の交差個所１１１を有するようにしてもよく、つまり導体路１２１は、１つまたは複数の切欠き部１１０とそれぞれ複数回、交差するようにしてもよい。
【００４６】
図２Ｃには、切欠き部１１０とそれぞれただ１つの交差個所を有する導体路１２１−１，１２１−２，１２１−３に関する態様が示されている。つまり図２Ｃに描かれているシナリオによれば、半導体チップ１００には、複数の切欠き部１１０と複数の導体路１２１−１，１２１−２，１２１−３とが含まれている。この場合、半導体チップ１００には、１つの切欠き部１１０ごとに少なくとも１つの交差個所１１１が含まれている（ただし見やすくするため、図２Ｃには３つの導体路１２１−１，１２１−２，１２１−３しか描かれていない）。図２Ｃは、基本的に図２Ａの実施例に対応する。図２Ｃの場合にはさらに、入力インタフェース１２３と出力インタフェース１２２が示されている。図２Ｃの実施例によれば、複数の導体路１２１によって、入力インタフェース１２３が出力インタフェース１２２と接続されている。そして特に図２Ｃの実施例によれば、１つの切欠き部１１０ごとにそれぞれ１つの導体路１２１が設けられている。つまりこのことが意味するのは、半導体チップ１００には切欠き部１１０ごとに、対応する導体路１２１−１，１２１−２，１２１−３との少なくとも１つの交差個所１１１が含まれており、その際、いかなる導体路１２１−１，１２１−２，１２１−３も２つ以上の切欠き部１１０とは関連づけられていない、ということである。かかる配置によって、入力インタフェース１２３と出力インタフェース１２２を適切に構成すれば、基板１０１の破損を種々の切欠き部１１０ごとに分解して（位置を特定して）検出することができる。
【００４７】
図２Ｃの実施例によれば、導体路１２１−１，１２１−２，１２１−３は各々、それぞれ１つの切欠き部１１０ごとにただ１つの交差個所１１１を有している。ただし基本的には、導体路１２１−１，１２１−２，１２１−３のうちただ１つまたはすべての導体路が、対応する切欠き部１１０と２つ以上の交差個所１１１を有するようにしてもよく、つまり導体路１２１−１，１２１−２，１２１−３の各々が、対応する切欠き部１１０とそれぞれ複数回、交差するようにしてもよい。
【００４８】
これまで述べてきた図１および図２Ａ〜図２Ｃの実施例からわかるように、用いられる切欠き部１１０の形状、大きさ、配向、個数および配置を、それぞれ実装形態に応じて変更することができる。この場合、一般的に、実現を目指す価値があるといえるのは、基板１０１の具体的な形状に応じて、および／または集積回路１０２の具体的な形状に応じて、用いられる切欠き部１１０の形状、大きさ、配向、個数ならびに配置を決めることである。この目的でたとえば、半導体チップ１００における機械的負荷および応力の種類、伝搬状態および強度に関する情報を供給する、数値シミュレーションまたは基準測定を用いることができる。
【００４９】
これまで述べてきた図１および図２Ａ〜図２Ｃの実施例からわかるように、切欠き部１１０の形状、大きさ、配向、個数および配置を、それぞれ実装形態に応じて変更することができる。その際に基本的に、実現を目指す価値があるといえるのは、切欠き部１１０の上述のパラメータおよび他のパラメータを、２つの基準に照らして求めることである。１つめの基準は破損に対する剛性であり、２つめの基準は負荷の吸収能力である。まず第一に一般的に保証すべきは、基板１０１の安定性が切欠き部１１０を設けることによってもほとんど低下しない、ということである。さらにその一方で保証すべきは、たとえば予期しない大きな負荷または消耗に起因して、もはや回避できない破損が生じても、それが好ましくは切欠き部１１０の領域に発生し、したがって集積回路１０２が保護される、ということである。一般的には、これら両方の基準を満たすには、妥協せざるを得ない状況（英語ではtrade-off）が生じることになる。
【００５０】
図１および図２Ａ〜図２Ｃの実施例によれば、半導体チップ１００には、それぞれ単一の入力インタフェース１２３と単一の出力インタフェース１２２とが含まれている。ただしさらに別の実施例において、単一ではなくそれよりも多くの入力インタフェース１２３、および／または、単一ではなくそれよりも多くの出力インタフェース１２２を設けるようにしてもよい。たとえば、基板１０１の１つの切欠き部１１０ごとに、それぞれ対応づけられた１つの入力インタフェース１２３および／またはそれぞれ対応づけられた１つの出力インタフェース１２２を設けるようにしてもよい。かかる技術によれば、基板１０１の破損を検出するにあたり、冗長性を確保することができる。
【００５１】
図１および図２Ａ〜図２Ｃによれば、入力インタフェース１２３、出力インタフェース１２２、および集積回路１０２は、少なくとも１つの切欠き部１１０に対しそれぞれ間隔をおいて配置されている。このようにすることで、切欠き部１１０の領域で基板１０１の破損が生じても、入力インタフェース１２３、出力インタフェース１２２および集積回路１０２の機能正常性が損なわれないか、またはほとんど損なわれないようにすることができる。しかも、切欠き部１１０をフレキシブルに配置することができる。ただしこれらとは別の実施例として、同様に実現を目指す価値があるといえるのは、切欠き部１１０をたとえば特に集積回路の個々の素子の近くに配置することである。
【００５２】
図３Ａには、集積回路１０２の各素子３０１，３０２の周縁部に沿った切欠き部１１０の配置に関する態様が示されている。図３Ａの実施例によれば、縦長の直線形状を有する２つの切欠き部１１０が、集積回路１０２の領域で互いに垂直に配置されている。特にこれらの切欠き部１１０は、素子３０２の周縁部に沿って配置されている。切欠き部１１０のうちの一方は、素子３０２と素子３０１との間に配置されている。
【００５３】
図３Ａの実施例のように切欠き部１１０を配置することによって、様々な効果を達成することができる。１つめの効果は、保護機能に関するものである。すなわち、切欠き部１１０を素子３０２の周辺領域に配置することによって、この素子３０２を機械的負荷から保護することができる。たとえば基板１０１の周縁領域から素子３０２の方向へ伝播する応力を、切欠き部１１０によって吸収することができ、または素子３０２から逸らすことができ、または素子３０２が保護されるように他のかたちで作用を及ぼすことができる。第２の効果は、冗長性のある素子の動作に関する破損情報の提供に関するものである。たとえばここで実現可能であるのは、冗長性のある出力信号を送出するように、素子３０１と素子３０２を構成することである。たとえば１つの実施例によれば、第１の素子３０１によっても第２の素子３０２によっても、１つの特定の物理量に関するセンサ機能を実現させることができる。たとえばここで実現可能であるのは、第１の素子３０１を磁界センサとし、かつ第２の素子３０２を対応する冗長的な磁界センサとすることである。同一の素子３０１，３０２を冗長的に保有しておくことで、半導体チップ１００の機能正常性およびフェイルセーフを向上させることができる。
【００５４】
図３Ｂには、検査信号の検出に依存して、第１の素子３０１と第２の素子３０２とのうち少なくとも一方から、出力信号を選択的に供給するように構成されているスイッチ３５０に関する態様が示されている。図３Ｂによれば、スイッチ３５０は３路スイッチとして構成されている。たとえば通常動作中、すなわち基板１０１の破損が出力インタフェース１２２を介して検出されなければ、スイッチは、素子３０１，３０２の出力信号の組み合わせを供給する（図３Ｂの中央位置）。素子３０１（素子３０２）の機能正常性を損なう基板１０１の破損が検出された、というシナリオであれば、スイッチ３５０は素子３０２（素子３０１）の出力信号を供給することができる。
【００５５】
図３Ｂの実施例によれば、素子３０１，３０２の出力信号の選択は、半導体チップ１００上でスイッチ３５０を介して行われる一方（オンチップ）、別の実施例として、外部のロジックにそれ相応の機能をもたせることもできる（オフチップ）。
【００５６】
ここで説明する種々の実施例によれば、基板１０１の破損を検出するために、様々な技術を用いることができる。特に、導体路１２１の第２の端部において検査信号を検出するために、様々な技術を用いることができる。かかる技術としてたとえば、電源インピーダンス、電流、信号対雑音比、変動率、もしくは過渡特性などの測定を含めることができる。基本的には、検査信号の検出を、半導体チップ１００上に配置されたロジックによって行うことができる（オンチップ）。ただし、外部のロジックによって検査信号の検出を行ってもよい（オフチップ）。また、オンチップとオフチップを組み合わせた解決手段も考えられる。
【００５７】
図４には、出力インタフェース１２２に関する態様が示されている。図４には特に、検査信号を検出するロジックのオフチップ型配置が示されている。図４の実施例によれば、出力インタフェース１２２はコンタクト面４２２を有しており、これはたとえば少なくとも２×２μｍのサイズであり、好ましくは少なくとも２０×２０μｍのサイズであり、特に好ましくは少なくとも１００×１００μｍのサイズである。コンタクト面４２２は、外部のユニット４５０によるアクセスのために用いられる。たとえば外部のユニット４５０を測定装置とすることができ、この測定装置は、入力インタフェース１２３の信号発生器（図４の実施例ではオペアンプ）を介して導体路１２１へ供給される検査信号４０１を検出するように構成されている。この目的で、たとえばコンタクトピンをコンタクト面４２２に接触させることができる。
【００５８】
たとえば、集積回路１０２のセンサのアプリケーションインタフェースの一部分として、コンタクト面４２２を形成することができる。このようにすることで、たとえば外部のマイクロコントローラまたは電子コントロールユニットＥＣＵ（英語ではelectronic control unit）と接続することができる。さらにたとえば、コンタクト面４２２を規格化された端子の一部分としてもよい。具体例として、ＳＰＩ（Serial Peripheral Interface）またはＰＩＳ５（Peripheral Sensor Interface）端子を挙げておく。検査信号４０１を望ましい電位で供給するために、相応の抵抗４２１を設けることができる。図４の実施例によれば、これはアースと接続されたいわゆるプルダウン抵抗である。別の実施例として、プルアップ抵抗を用いてもよい。
【００５９】
図５には、出力インタフェース１２２に関する態様が示されている。図５には、検査信号４０１を検出するロジックのオンチップ型配置が示されている。図５の実施例によれば、出力インタフェース１２２には、抵抗５２２を有する電圧フォロワ５２１の形態の検出器回路が含まれている。この検出器回路は、導体路１２１の第２の端部において検査信号４０１を検出する。
【００６０】
一時的な破損も検出できるようにするため、検査信号４０１の相応の過渡状態を検出するように検出器回路を構成することができる。この目的で、検出器回路はたとえば記憶素子を含むことができ、検査信号４０１の検出に依存して個々に記憶素子の書き込みを行うように、構成することができる。たとえば記憶素子として、フリップフロップまたはラッチを使用することができる。このようにすれば、受信した検査信号４０１が基準経過特性から短期間だけ偏差したことも、考慮することができる。
【００６１】
図６には、基板１０１を備えた半導体チップ１００を含む電子部品９９に関する態様が示されている。この場合、基板１０１はリードフレーム１９７上に配置されており、このリードフレームによって支持体１９８たとえばＰＣＢボードとの熱結合が保証される。半導体チップ１００は、たとえばオーバーモールディング技術によって形成可能なケーシング１９５内に設けられている。ダイパッド１９６によって、ボンディングワイヤ１９９との接続が形成され、さらにこれによって集積回路１０２がＰＣＢボード１９８と接続される。
【００６２】
図７には、種々の実施形態による方法が示されている。最初に、導体路１２１の第１の端部において、検査信号４０１の供給を行う（ステップ１００１）。たとえば、複数の導体路１２１の第１の端部において、検査信号４０１の供給を行うことができる。検査信号を供給するために、入力インタフェース１２３を用いる。入力インタフェース１２３は、受動素子および／または能動素子を含むことができる。たとえば検査信号を供給するステップには、たとえばピン測定場所などにおいて、外部のユニットとの接続を形成するステップを含めることができる。検査信号４０１は、直流成分および／または交流成分を含むことができる。検査信号４０１は、明確に定義されたタイムシーケンスおよび／または明確に定義されたスペクトル成分を含むことができる。
【００６３】
この場合、導体路１２１の第１の端部とは反対側の導体路の第２の端部において、検査信号４０１の検出を行う（ステップ１００２）。検査信号４０１の検出に、オンチップおよび／またはオフチップロジックを含めることができる。検査信号４０１を検出するために、出力インタフェース１２２を用いる。出力インタフェース１２２は、受動素子および／または能動素子を含むことができる。たとえば検査信号４０１を検出するステップには、たとえばコンタクト面４２２を介してピン測定場所で、外部のユニットと接続するステップを含めることができる。検査信号４０１を検出するステップに、種々の物理量を測定するステップを含めることができる。たとえば電流、電位、インピーダンス、信号レベル、スペクトル範囲等を測定することができる。
【００６４】
図８には、種々の実施形態による方法が示されている。最初に、導体路１２１の第２の端部において、検査信号４０１の検出を行う（ステップ１０１１。この場合、ステップ１０１１はステップ１００２に対応する）。
【００６５】
ステップ１０１１による検出に応じて、次に、対応する切欠き部１１０の領域において基板１０１の破損が生じているか否かを検査する（ステップ１０１２）。たとえばステップ１０１２において、第２の端部において検出された検査信号４０１が基準値と一致しているか否か、を検査することができる。この場合、第１の端部に供給された検査信号４０１の特性と、さらに破損がないときの基板１０１の完全な状態での導体路１２１の特性と、から、基準値を導出することができる。たとえばこの場合、導体路１２１の基準インピーダンス、および／または、導体路１２１の第１の端部に供給された検査信号４０１の信号波形、を考慮することができる。ステップ１０１１において検出された信号４０１が、基準値から大きく隔たっていたならば、ステップ１０１２において、基板１０１の破損を検出することができる。
【００６６】
ステップ１０１２において破損が検出されなければ、ついでステップ１０１３において、冗長性のある出力信号を送出するように構成されている第１の素子３０１と第２の素子３０２の出力信号の供給を行う。
【００６７】
しかしステップ１０１２において、破損の発生が検出されたならば、ついでステップ１０１４，１０１５，１０１７において、第１の素子３０１のところで、または第２の素子３０２のところで、またはこれら両方の素子３０１，３０２のところで、破損が生じているのかを検査する。この目的でたとえば、それぞれ異なる切欠き部１１０と交差する種々の導体路１２１の第２の端部における複数の検査信号４０１を用いることができる。破損の検出を、位置を特定しながら行うことができる。
【００６８】
破損が第１の素子３０１付近にしか存在しておらず、第２の素子３０２付近には存在していなければ、第２の素子３０２の出力信号の供給を行う（ステップ１０１４，１０１５，１０１６）。破損が第２の素子３０２付近にしか存在しておらず、第１の素子３０１付近には存在していなければ、第１の素子３０１の出力信号の供給を行う（ステップ１０１４，１０１７，１０１８）。破損が第１の素子３０１付近にも第２の素子３０２付近にも存在しているならば、警告を送出する（ステップ１０１４，１０１５，１０１９）。
【００６９】
以上要約すると、本明細書ではこれまで、半導体チップの機能正常性を向上させることのできる技術を開示した。本明細書で説明した技術によれば、その１つとして、基板のクリティカルでない領域に切欠き部を所期のように設けることによって、半導体チップにおける基板の負荷および応力を吸収することができ、このようにして機能的にクリティカルな集積回路の素子を保護することができる。他方、本明細書で説明した技術によれば、高い信頼性を伴って基板の破損を検出することができる。この目的で、切欠き部と導体路とが交差する個所が設けられ、破損が発生した場合、それらの交差個所の領域で導体路の電気的特性が変化するように構成されている。交差個所の領域における導体路の電気的特性のこのような変化は、検査信号を用いることで検出することができる。
【００７０】
自明のことながら、これまで説明してきた本発明の実施形態および態様の特徴を、それぞれ互いに組み合わせることができる。特にそれらの特徴を、既述の組み合わせにとどまらず、本発明の範囲を逸脱することなく、さらに別の組み合わせとしても適用することができるし、あるいは単独でも適用することができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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