(57)【特許請求の範囲】
【請求項１】
ガラスを含むセラミック素体と、
前記セラミック素体に設けられた複数の外部電極と、を備え、
前記複数の外部電極の各々は、前記セラミック素体上に設けられ、衝撃を緩衝するための緩衝部を含む下地電極層を含み、
前記下地電極層は、前記セラミック素体上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の前記緩衝部を含有する第１領域と、前記第１領域を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の前記緩衝部を含有する第２領域とを有し、
前記緩衝部は空隙である、電子部品。
【請求項２】
前記第１領域の厚さは、５μｍ以上４０μｍ以下であり、
前記第２領域の厚さは、１μｍ以上１５μｍ以下である、請求項１に記載の電子部品。
【請求項３】
前記セラミック素体は、長さ方向に相対して位置する第１端面および第２端面、前記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、前記長さ方向および前記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有し、
前記第１側面、前記第２側面、前記第１端面、および前記第２端面の各々に少なくとも１つ以上の前記外部電極が設けられており、
前記外部電極は、前記第１側面、前記第２側面、前記第１端面、および前記第２端面の少なくとも１つの面において、２以上設けられている、請求項１または２に記載の電子部品。
【請求項４】
前記セラミック素体内に形成された空洞部と、前記空洞部内において対向して配置された一対の放電電極とをさらに備える、請求項１から３のいずれか１項に記載の電子部品。
【請求項５】
ガラスを含む素体部を準備する工程と、
前記素体部上に、衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、第１導電性ペーストを塗布する工程と、
前記第１導電性ペースト上に、前記緩衝部形成部材を含む第２導電性ペーストを塗布する工程と、
前記素体部と前記第１導電性ペーストと前記第２導電性ペーストと、を焼成する工程と、を備え、
前記第１導電性ペーストを塗布する工程において、焼成後の状態にて、前記緩衝部が１５ｖｏｌ％以上５０ｖｏｌ％以下となるように前記第１導電性ペーストを塗布し、
前記第２導電性ペーストを塗布する工程において、焼成後の状態にて、前記緩衝部が１ｖｏｌ％以上１０ｖｏｌ％以下となるように前記第２導電性ペーストを塗布し、
前記緩衝部は空隙であり、前記緩衝部形成部材は空隙部形成材である、電子部品の製造方法。
【請求項６】
前記素体部として、長さ方向に相対して位置する第１端面および第２端面、前記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、前記長さ方向および前記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有するものを準備し、
前記第１導電性ペーストを塗布する工程にて、前記第１側面、前記第２側面、前記第１端面、および前記第２端面の各々に、互いに離間するように、前記高さ方向に沿って前記第１導電性ペーストを塗布し、かつ、前記第１側面、前記第２側面、前記第１端面、および前記第２端面の少なくとも１つの面において、互いに離間して２箇所以上前記第１導電性ペーストを塗布する、請求項５に記載の電子部品の製造方法。
【請求項７】
前記素体部として、内部に空洞部を形成するための樹脂ペーストを含み、かつ、前記空洞部内において一対の放電電極を形成するための電極ペーストを含む積層チップを用いる、請求項５または６に記載の電子部品の製造方法。
【請求項８】
ガラスを含む素体部を準備する工程と、
前記素体部上に、衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、導電性ペーストを塗布する工程と、
前記素体部と前記導電性ペーストを焼成してセラミック素体上に下地電極層を形成する工程と、
前記下地電極層を表面処理する工程と、を備え、
前記下地電極層を表面処理する工程において、前記下地電極層に、前記セラミック素体上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の前記緩衝部を含有する第１領域と、前記第１領域を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の前記緩衝部を含有する第２領域とを形成し、
前記緩衝部は空隙であり、前記緩衝部形成部材は空隙部形成材である、電子部品の製造方法。
【請求項９】
前記下地電極層を表面処理する工程は、前記下地電極層が形成された複数の前記セラミック素体と、複数のメディアとを容器に投入する工程と、前記容器を振動する工程とを含み、
前記容器として、底部と、前記底部の周縁に接続される周壁部と、を含むものを用い、
前記容器を振動する前の状態における前記底部の中心軸を周方向に取り囲む環状の仮想軸を仮想した場合に、前記振動する工程において、前記セラミック素体および前記メディアが前記仮想軸の軸方向に沿って前記仮想軸を螺旋状に取り囲む螺旋状の軌跡を描くように、前記セラミック素体および前記メディアに振動を付与する、請求項８に記載の電子部品の製造方法。
【請求項１０】
前記素体部として、長さ方向に相対して位置する第１端面および第２端面、前記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、前記長さ方向および前記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有するものを準備し、
前記導電性ペーストを塗布する工程にて、前記第１側面、前記第２側面、前記第１端面、および前記第２端面の各々に、互いに離間するように、前記高さ方向に沿って前記導電性ペーストを塗布し、かつ、前記第１側面、前記第２側面、前記第１端面、および前記第２端面の少なくとも１つの面において、互いに離間して２箇所以上前記導電性ペーストを塗布する、請求項８または９に記載の電子部品の製造方法。
【請求項１１】
前記素体部として、内部に空洞部を形成するための樹脂ペーストを含み、かつ、前記空洞部内において一対の放電電極を形成するための電極ペーストを含む積層チップを用いる、請求項８から１０のいずれか１項に記載の電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素体と外部電極とを有する電子部品および電子部品の製造方法に関する。
【背景技術】
【０００２】
従来の電子部品が開示された文献として、たとえば、国際公開第２０１３／１３６９３６号（特許文献１）が挙げられる。特許文献１に開示の電子部品は、電極パターンによって構成される回路素子を内部に含む素体と、素体の外部に設けられた外部電極とを備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１３／１３６９３６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の開示の電子部品において、素体として、Ｂａ、Ａｌ、Ｓｉを主たる成分とする、いわゆるＢＡＳ材料等によって構成されるガラスを含むセラミック素体を用いるような場合には、さらなる耐衝撃性の向上が求められる。【０００５】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、耐衝撃性を向上させることができる電子部品および電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に基づく電子部品は、ガラスを含むセラミック素体と、上記セラミック素体に設けられた複数の外部電極と、を備え、上記複数の外部電極の各々は、上記セラミック素体上に設けられ、衝撃を緩衝するための緩衝部を含む下地電極層を含み、上記下地電極層は、上記セラミック素体上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の上記緩衝部を含有する第１領域と、上記第１領域を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の上記緩衝部を含有する第２領域とを有する。【０００７】
上記本発明に基づく電子部品にあっては、上記第１領域の厚さは、５μｍ以上４０μｍ以下であり、上記第２領域の厚さは、１μｍ以上１５μｍ以下であることが好ましい。【０００８】
上記本発明に基づく電子部品にあっては、上記セラミック素体は、長さ方向に相対して位置する第１端面および第２端面、上記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、上記長さ方向および上記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有することが好ましい。この場合には、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の各々に少なくとも１つ以上の上記外部電極が設けられており、上記外部電極は、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の少なくとも１つの面において、２以上設けられていてもよい。【０００９】
上記本発明に基づく電子部品にあっては、上記セラミック素体内に形成された空洞部と、上記空洞部内において対向して配置された一対の放電電極とをさらに備えることが好ましい。【００１０】
上記本発明に基づく電子部品にあっては、上記緩衝部は空隙であってもよい。
本発明の第１の局面に基づく電子部品の製造方法は、ガラスを含む素体部を準備する工程と、上記素体部上に、衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、第１導電性ペーストを塗布する工程と、上記第１導電性ペースト上に、上記緩衝部形成部材を含む第２導電性ペーストを塗布する工程と、上記素体部と上記第１導電性ペーストと上記第２導電性ペーストと、を焼成する工程と、を備え、上記第１導電性ペーストを塗布する工程において、焼成後の状態にて、上記緩衝部が１５ｖｏｌ％以上５０ｖｏｌ％以下となるように上記第１導電性ペーストを塗布し、上記第２導電性ペーストを塗布する工程において、焼成後の状態にて、上記緩衝部が１ｖｏｌ％以上１０ｖｏｌ％以下となるように上記第２導電性ペーストを塗布する。【００１１】
上記本発明の第１の局面に基づく電子部品の製造方法にあっては、上記素体部として、長さ方向に相対して位置する第１端面および第２端面、上記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、上記長さ方向および上記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有するものを準備することが好ましい。この場合には、上記第１導電性ペーストを塗布する工程にて、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の各々に、互いに離間するように、上記高さ方向に沿って上記第１導電性ペーストを塗布し、かつ、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の少なくとも１つの面において、互いに離間して２箇所以上上記第１導電性ペーストを塗布してもよい。【００１２】
上記本発明の第１の局面に基づく電子部品の製造方法にあっては、上記素体部として、内部に空洞部を形成するための樹脂ペーストを含み、かつ、上記空洞部内において一対の放電電極を形成するための電極ペーストを含む積層チップを用いてもよい。【００１３】
上記本発明の第１の局面に基づく電子部品の製造方法にあっては、上記緩衝部は空隙であってもよい。この場合には、上記緩衝部形成部材は空隙部形成材であることが好ましい。【００１４】
本発明の第２の局面に基づく電子部品の製造方法にあっては、ガラスを含む素体部を準備する工程と、上記素体部上に、衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、導電性ペーストを塗布する工程と、上記素体部と上記導電性ペーストを焼成してセラミック素体上に下地電極層を形成する工程と、上記下地電極層を表面処理する工程と、を備え、上記下地電極層を表面処理する工程において、上記下地電極層に、上記セラミック素体上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の上記緩衝部を含有する第１領域と、上記第１領域を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の上記緩衝部を含有する第２領域とを形成する。【００１５】
上記本発明の第２の局面に基づく電子部品の製造方法にあっては、上記下地電極層を表面処理する工程は、上記下地電極層が形成された複数の上記セラミック素体と、複数のメディアとを容器に投入する工程と、上記容器を振動する工程とを含んでいてもよい。この場合には、上記容器として、底部と、上記底部の周縁に接続される周壁部と、を含むものを用いることが好ましい。また、上記容器を振動する前の状態における上記底部の中心軸を周方向に取り囲む環状の仮想軸を仮想した場合に、上記振動する工程において、上記セラミック素体および上記メディアが上記仮想軸の軸方向に沿って上記仮想軸を螺旋状に取り囲む螺旋状の軌跡を描くように、上記セラミック素体および上記メディアに振動を付与することが好ましい。【００１６】
上記本発明の第２の局面に基づく電子部品の製造方法にあっては、上記素体部として、長さ方向に相対して位置する第１端面および第２端面、上記長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、上記長さ方向および上記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有するものを準備することが好ましい。この場合には、上記導電性ペーストを塗布する工程にて、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の各々に、互いに離間するように、上記高さ方向に沿って上記導電性ペーストを塗布し、かつ、上記第１側面、上記第２側面、上記第１端面、および上記第２端面の少なくとも１つの面において、互いに離間して２箇所以上上記導電性ペーストを塗布してもよい。【００１７】
上記本発明の第２の局面に基づく電子部品の製造方法にあっては、上記素体部として、内部に空洞部を形成するための樹脂ペーストを含み、かつ、上記空洞部内において一対の放電電極を形成するための電極ペーストを含む積層チップを用いてもよい。【００１８】
上記本発明の第２の局面に基づく電子部品の製造方法にあっては、上記緩衝部は空隙であってもよい。この場合には、上記緩衝部形成部材は空隙部形成材であることが好ましい。
【発明の効果】
【００１９】
本発明によれば、耐衝撃性を向上させることができる電子部品および電子部品の製造方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１に係る電子部品の概略斜視図である。
【図２】実施の形態１に係る電子部品の構成を示す回路図である。
【図３】図１に示すＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】実施の形態１に係る電子部品の導体パターンを示す分解平面図である。
【図５】実施の形態１に係る電子部品の導体パターンを平面透視した図である。
【図６】実施の形態１に係る電子部品に具備されるＥＳＤ保護素子の断面図である。
【図７】図６に示すＥＳＤ保護素子の詳細を示す断面図である。
【図８】実施の形態１に係る電子部品の外部電極の構成を示す断面図である。
【図９】実施の形態１に係る電子部品の第１製造フローを示すフロー図である。
【図１０】実施の形態１に係る電子部品の第２製造フローを示すフロー図である。
【図１１】図１０に示す下地電極層の表面処理を実施するための表面処理装置を示す図である。
【図１２】図１１に示す撹拌槽の平面図である。
【図１３】図１１に示す撹拌槽の断面図である。
【図１４】図１１に示す撹拌槽と弾性部材の位置関係を示す平面図である。
【図１５】図１０に示す下地電極層の表面処理を実施する工程の詳細を示すフロー図である。
【図１６】図１５に示す撹拌槽に振動を付与する工程において、複数のセラミック素体および複数のメディアに振動エネルギーを付与する工程を示す図である。
【図１７】実施の形態２に係る電子部品の構成を示す概要図である。
【図１８】実施の形態２に係る電子部品の構成を示す回路図である。
【図１９】実施の形態の効果を検証するために行なった第１検証実験および第２検証実験で用いた導電性ペーストの詳細を示す図である。
【図２０】実施の形態の効果を検証するために行なった第１検証実験の条件および結果を示す図である。
【図２１】実施の形態の効果を検証するために行なった第２検証実験の条件および結果を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、同一のまたは共通する部分について図中同一の符号を付し、その説明は繰り返さない。
【００２２】
（実施の形態１）
（電子部品）
図１は、実施の形態１に係る電子部品の概略斜視図である。図２は、実施の形態１に係る電子部品の構成を示す回路図である。図３は、図１に示すＩＩＩ−ＩＩＩ線に沿った断面図である。図１から図３を参照して、実施の形態１に係る電子部品１について説明する。
【００２３】
図１に示すように、電子部品１は、略直方体状の外形を有している。電子部品１は、セラミック素体１０と、複数の外部電極Ｐ１，Ｐ２，Ｐ３，Ｐ４，ＧＮＤ１，ＧＮＤ２とを備える。
【００２４】
セラミック素体１０は、略直方体状の外形を有している。セラミック素体１０は、高さ方向Ｔに相対して位置する第１主面１０ａおよび第２主面１０ｂと、高さ方向Ｔに直交する幅方向Ｗに相対して位置する第１側面１０ｃおよび第２側面１０ｄと、高さ方向Ｔおよび幅方向Ｗの双方に直交する長さ方向Ｌに相対する一対の第１端面１０ｅおよび第２端面１０ｆとを有する。
【００２５】
セラミック素体１０の外形は略直方体状であるが、セラミック素体１０の角部および稜線部には丸みがつけられていることが好ましい。角部は、セラミック素体１０の３面が交わる部分であり、稜線部は、セラミック素体１０の２面が交わる部分である。また、第１主面１０ａ、第２主面１０ｂ、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの少なくともいずれか１つに、凹凸が形成されていてもよい。
【００２６】
セラミック素体１０は、ガラスを含んでいる。セラミック素体１０は、高さ方向Ｔである積層方向に沿って交互に積層された複数の誘電体層と複数の導体パターンを含んでいる。複数の誘電体層は、たとえば、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２を主成分とした低温焼結セラミック材によって構成されている。導体パターンは、たとえばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等に代表される金属材料にて形成されている。
【００２７】
セラミック素体１０の長さ寸法Ｌ０、幅寸法Ｗ０、高さ寸法Ｔ０の代表値としては、たとえば１．２５［ｍｍ］×１．０［ｍｍ］×０．７５［ｍｍ］である。
【００２８】
複数の外部電極Ｐ１，Ｐ２，Ｐ３，Ｐ４，ＧＮＤ１，ＧＮＤ２は、セラミック素体１０に設けられている。外部電極Ｐ１，Ｐ２，Ｐ３，Ｐ４は、入出力端子として機能する。外部電極ＧＮＤ１，ＧＮＤ２は接地電極として機能する。
【００２９】
上述の第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅおよび第２端面１０ｆの各々に少なくとも１つ以上の外部電極が設けられている。外部電極は、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅおよび第２端面１０ｆの少なくとも１つの面において、２以上設けられている。
【００３０】
外部電極Ｐ１，Ｐ３は、幅方向Ｗに互いに離間して第１端面１０ｅに設けられている。外部電極Ｐ１，Ｐ３は、第１端面１０ｅから第１主面１０ａおよび第２主面１０ｂに至るように設けられている。
【００３１】
外部電極Ｐ２，Ｐ４は、幅方向Ｗに互いに離間して第２端面１０ｆに設けられている。外部電極Ｐ２，Ｐ４は、第２端面１０ｆから第１主面１０ａおよび第２主面１０ｂに至るように設けられている。
【００３２】
外部電極Ｐ２は長さ方向Ｌにおいて外部電極Ｐ１と相対している。外部電極Ｐ４は、長さ方向Ｌにおいて外部電極Ｐ３と相対している。
【００３３】
外部電極ＧＮＤ１は、第１側面１０ｃに設けられている。外部電極ＧＮＤ１は、第１側面１０ｃから第１主面１０ａおよび第２主面１０ｂに至るように設けられている。外部電極ＧＮＤ１は、第１側面１０ｃにおいて長さ方向Ｌの略中央部に設けられている。
【００３４】
外部電極ＧＮＤ２は、第２側面１０ｄに設けられている。外部電極ＧＮＤ２は、第２側面１０ｄから第１主面１０ａおよび第２主面１０ｂに至るように設けられている。外部電極ＧＮＤ２は、第２側面１０ｄにおいて長さ方向Ｌの略中央部に設けられている。外部電極ＧＮＤ２は、幅方向Ｗにおいて外部電極ＧＮＤ１と相対している。
【００３５】
外部電極Ｐ１，Ｐ２，Ｐ３，Ｐ４，ＧＮＤ１，ＧＮＤ２の詳細な構成については、図８を用いて後述する。
【００３６】
図２および図３に示すように、セラミック素体１０の内部には、一次コイルＬ１、二次コイルＬ２、およびＥＳＤ保護素子Ｄｇ１，Ｄｇ３が設けられている。一次コイルＬ１と二次コイルＬ２はコモンモード電流が流れることにより強く磁界結合する。一次コイルＬ１と二次コイルＬ２との間には浮遊容量が生じる。図２において、この浮遊容量を集中定数回路としてキャパシタＣ１，Ｃ２で表している。
【００３７】
図４に示すように、最下層（０）の底面には外部電極Ｐ１〜Ｐ４の電極が形成されている。セラミック素体１０の各層（１）〜（１４）には第１線状導体（導体パターン）Ｌ１ａ〜Ｌ１ｎおよび第２線状導体（導体パターン）Ｌ２ａ〜Ｌ２ｎが形成されている。
【００３８】
図４中の円形のパターンはビアホール導体の接続部（パッド部）である。二重丸のパターンはビアホール導体（層間導体）である。この構造により、各層の積層方向に隣接する線状導体と線状導体とが層間で接続されている。
【００３９】
第１線状導体Ｌ１ａ〜Ｌ１ｎとそれらを接続するビアホール導体によって一次コイルＬ１が構成されている。また、第２線状導体Ｌ２ａ〜Ｌ２ｎとそれらを接続するビアホール導体によって二次コイルＬ２が構成されている。
【００４０】
第１線状導体Ｌ１ａの端部は外部電極Ｐ１に、第１線状導体Ｌ１ｎの端部は外部電極Ｐ２に、それぞれ接続されている。また、第２線状導体Ｌ２ａの端部は外部電極Ｐ３に、第２線状導体Ｌ２ｎの端部は外部電極Ｐ４に、それぞれ接続されている。
【００４１】
一般的に、一次コイル（Ｌ１）や二次コイル（Ｌ２）に線間容量（Ｃ３やＣ４）が発生すると、通過帯域内で自己共振が生じる場合がある。このため、各コイル内の線間容量ができるだけ小さい方が好ましい。また、差動インピーダンスの調整のため、一次コイル（Ｌ１）と二次コイル（Ｌ２）との間の容量（Ｃ１およびＣ２）は必要であるが、この容量が大きくなりすぎると、差動インピーダンスが下がってしまう。
【００４２】
図５は、実施の形態１に係る電子部品の導体パターンを平面透視した図である。図５において、第１部分Ｚ１では、第１線状導体ＬＡ１Ｘと第１線状導体ＬＡ１Ｙとの間に第２線状導体ＬＡ２Ｘ，ＬＡ２Ｙが挟まれるように導体パターンが配置されている。第２部分Ｚ２では、第２線状導体ＬＢ２Ｘと第２線状導体ＬＢ２Ｙとの間に第１線状導体ＬＢ１Ｘ，ＬＢ１Ｙが挟まれるように導体パターンが配置されている。
【００４３】
図５における各線状導体ＬＡ１Ｘ，ＬＡ１Ｙ，ＬＢ１Ｘ，ＬＢ１Ｙ，ＬＡ２Ｘ，ＬＡ２Ｙ，ＬＢ２Ｘ，ＬＢ２Ｙと図４に示した各線状導体との関係は次のとおりである。
【００４４】
ＬＡ１Ｘ：Ｌ１ｂ，Ｌ１ｄ，Ｌ１ｆ，Ｌ１ｈ，Ｌ１ｊ，Ｌ１ｌ
ＬＡ１Ｙ：Ｌ１ａ〜Ｌ１ｎ
ＬＢ１Ｘ：Ｌ１ａ，Ｌ１ｂ，Ｌ１ｄ，Ｌ１ｆ，Ｌ１ｈ，Ｌ１ｊ，Ｌ１ｌ，Ｌ１ｎ
ＬＢ１Ｙ：Ｌ１ｃ，Ｌ１ｅ，Ｌ１ｇ，Ｌ１ｉ，Ｌ１ｋ，Ｌ１ｍ
ＬＡ２Ｘ（ＬＢ２Ｘ）：Ｌ２ａ，Ｌ２ｂ，Ｌ２ｄ，Ｌ２ｆ，Ｌ２ｈ，Ｌ２ｊ，Ｌ２ｌ，Ｌ２ｎ
ＬＡ２Ｙ：Ｌ２ｃ，Ｌ２ｅ，Ｌ２ｇ，Ｌ２ｉ，Ｌ２ｋ，Ｌ２ｍ
ＬＢ２Ｙ：Ｌ２ａ〜Ｌ２ｎ
このように、第１部分Ｚ１において第１線状導体ＬＡ１Ｘと第１線状導体ＬＡ１Ｙとの間に第２線状導体ＬＡ２Ｘ，ＬＡ２Ｙが挟まれ、第２部分Ｚ２において第２線状導体ＬＢ２Ｘと第２線状導体ＬＢ２Ｙとの間に第１線状導体ＬＢ１Ｘ，ＬＢ１Ｙが挟まれるように各導体パターンが配置されているので、すなわち、第１線状導体と第２線状導体とが層方向に重なっていないので、第１線状導体と第２線状導体との線間容量は小さい。よって、渦巻状パターンの外径（外形）寸法を最大限に大きくしつつ、一次コイルと二次コイルとの間の容量性結合を大きくせずに、一次コイルと二次コイルとを高い結合度で磁界結合させることができる。したがって、ノーマルモード信号に対しては、１次コイルと２次コイルの磁界が打ち消しあうため、コモンモードコイルのインダクタンス成分が小さくなり、インピーダンスが小さくなる。その結果、インダクタンス、容量とも小さくなるので、ノーマルモード信号の挿入損失は小さい。
【００４５】
電子部品１において、コモンモード電流が流れると、一次コイルの磁束と二次コイルの磁束が強め合うため、大きなインダクタとして作用する。そのため、外部電極Ｐ１，Ｐ３から電子部品１を見たインピーダンスは高く、コモンモード電流（コモンモードノイズ）は抑制される。
【００４６】
また、電子部品１において、ノーマルモード電流が流れると、一次コイルの磁束と二次コイルの磁束が打ち消されるため、実質的にインダクタとしては作用しない。したがって、ノーマルモード信号は低損失で伝送される。
【００４７】
このように、セラミック素体１０にフェライトのような磁性体を用いなくとも一次コイルＬ１と二次コイルＬ２とを強く結合させることができるので、セラミック素体１０に誘電体を用いた場合であっても特に高周波帯域におけるノーマルモード信号の損失が大きくならない。
【００４８】
また、第１線状導体Ｌ１ａ〜Ｌ１ｎおよび第２線状導体Ｌ２ａ〜Ｌ２ｎは、複数の基材層の積層方向からの平面視で、一次コイルおよび二次コイルの中心軸に関して実質的に点対称であるので、外部電極Ｐ１−Ｐ３と外部電極Ｐ２−Ｐ４との間での、浮遊成分を含めた回路の対称性が高い。そのため、コモンモードノイズからノーマルモード信号（ノイズ）への変換が抑制される。
【００４９】
ＥＳＤ保護素子Ｄｇ１は、一次コイルＬ１の前段側に設けられている。ＥＳＤ保護素子Ｄｇ１は、外部電極ＧＮＤ１と外部電極Ｐ１とを接続する。ＥＳＤ保護素子Ｄｇ３は、二次コイルＬ２の前段側に設けられている。ＥＳＤ保護素子Ｄｇ３は、外部電極ＧＮＤ２と外部電極Ｐ３とを接続する。
【００５０】
上記においては、二つのグランド端子、すなわち外部電極ＧＮＤ１，ＧＮＤ２を設けた場合を例示して説明したが、これに限定されず、共通の一つのグランド端子を設けてもよい。また、目的によっては、外部電極Ｐ１と外部電極ＧＮＤ１との間にのみにＥＳＤ保護素子を設けてもよいし、外部電極Ｐ３と外部電極ＧＮＤ２との間にのみＥＳＤ保護素子を設けてもよい。
【００５１】
図４は、実施の形態１に係る電子部品の導体パターンを示す分解平面図である。図４を参照して、電子部品１の導体パターンについて説明する。図４においては、（０）はセラミック素体１０の最下層の底面図、（１）はセラミック素体１０の最下層の上面図、（１５）はセラミック素体１０の最上層の上面図である。なお、図４においては、便宜上のためＥＳＤ保護素子Ｄｇ１，Ｄｇ３については省略している。
【００５２】
図６は、実施の形態１に係る電子部品に具備されるＥＳＤ保護素子の断面図である。図７は、図６に示すＥＳＤ保護素子の詳細を示す断面図である。図６および図７を参照して、ＥＳＤ保護素子の構成について説明する。なお、ＥＳＤ保護素子Ｄｇ１，Ｄｇ３の構成はほぼ同様であるため、ここでは、ＥＳＤ保護素子Ｄｇ１に着目して、ＥＳＤ保護素子の構成について説明する。
【００５３】
図６および図７に示すように、ＥＳＤ保護素子Ｄｇ１は、シールド層Ｓｈ１１、放電補助電極Ｓｅ１、放電電極Ｄｅ１１，Ｄｅ１２、空洞部Ａｈ１、シールド層Ｓｈ２１を有する。
【００５４】
シールド層Ｓｈ１１は絶縁性セラミック層であり、セラミック素体１０を構成するグリーンシートの一体焼成の際に、ガラス成分が放電補助電極Ｓｅ１部分へ滲出するのを防止するために設けられている。
【００５５】
放電補助電極Ｓｅ１は放電補助材３９Ａ，３９Ｂを含む。放電補助材３９Ａは、粒子状の金属材料３９Ａ１と、この金属材料３９Ａ１の表面に設けられる絶縁性被膜３９Ａ２とを備える。また、放電補助電極Ｓｅ１は、粒子状の半導体材料３９Ｂ１と、この半導体材料３９Ｂ１の表面に設けられる絶縁性被膜３９Ｂ２とを備える。ここでは、金属材料３９Ａ１はＣｕ粒子であり、半導体材料３９Ｂ１はＳｉＣ粒子である。また、絶縁性被膜３９Ａ２はアルミナ被膜であり、絶縁性被膜３９Ｂ２は半導体材料３９Ｂ１が酸化されてなるＳｉＯ２被膜である。
【００５６】
放電補助電極Ｓｅ１には、放電補助材３９Ａ，３９Ｂを囲むようにガラス様物質４０が形成されている。ガラス様物質４０は作為的に形成したものではなく、空洞部Ａｈ１を形成するために用いる犠牲層の周辺部材由来の構成材料などの酸化等の反応によって形成されるものである。
【００５７】
放電電極Ｄｅ１１−Ｄｅ１２間に高電圧が掛かると、放電補助電極Ｓｅ１の沿面放電、放電電極Ｄｅ１１−Ｄｅ１２間の気中放電、および放電補助材３９Ａ，３９Ｂを飛び石のように伝搬する放電、が生じる。これらの放電により静電気が放電される。
【００５８】
外部電極Ｐ１に、保護すべき電圧を超える静電気が印加されると、ＥＳＤ保護素子Ｄｇ１に含まれる後述の放電素子Ｄｇ１１が放電（導通）して低インピーダンスとなる。このことにより、外部電極Ｐ１に印加された静電気は放電素子Ｄｇ１１を介して接地電極としての外部電極ＧＮＤ１へシャントされる。
【００５９】
同様に、外部電極Ｐ３に、保護すべき電圧を超える静電気が印加されると、放電素子Ｄｇ３１が導通して低インピーダンスとなる。このことにより、外部電極Ｐ３に印加された静電気は放電素子Ｄｇ３１を介してグランドへシャントされる。
【００６０】
ＥＳＤ保護素子Ｄｇ１，Ｄｇ３は、静電気が入ってくる側に設けられていることが好ましい。特に、入出力端子としての外部電極Ｐ２，Ｐ４に接続される回路の入力インピーダンスが低い場合でも、一次コイルＬ１および二次コイルＬ２によるコモンモードチョークコイルはＥＳＤのような高周波成分のサージに対して高インピーダンスである。このため、サージがコモンモードチョークコイルで反射し、放電素子Ｄｇ１１，Ｄｇ３１に高電圧が掛かり、放電素子Ｄｇ１１，Ｄｇ３１は速やかに放電電圧に達し、放電を開始する。これにより、外部電極Ｐ２，Ｐ４に接続される回路へのサージの流入がより確実に防止される。
【００６１】
なお、ＥＳＤ保護素子として、バリスタ等の非直線性抵抗素子等の電圧可変抵抗方式を利用したものを用いてもよい。上述のように、セラミック素体１０の内部に形成された空洞部と、空洞部内に設けられた一対の放電電極とをそれぞれ含む、いわゆる電極間放電方式（スパークギャップ方式）のＥＳＤ保護素子を用いる場合には、良好な応答性を確保できるとともに、突入電流によって素子が破損することを抑制することができる。
【００６２】
（外部電極の詳細な構成）
図８は、実施の形態１に係る電子部品の外部電極の構成を示す断面図である。図８を参照して、外部電極の構成について説明する。なお、複数の外部電極の構成は、ほぼ同様の構成であるため、ここでは外部電極ＧＮＤ１の構成について説明し、他の外部電極の構成については説明を省略する。
【００６３】
外部電極ＧＮＤ１は、下地電極層１５ａと、当該下地電極層１５ａ上に設けられためっき層を含む。めっき層は、第１めっき層１５ｂと、当該第１めっき層１５ｂ上に積層された第２めっき層１５ｃとを含む。
【００６４】
下地電極層１５ａは、空隙およびガラスと、金属とを含む。下地電極層１５ａに含まれる金属としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、Ａｇ−Ｐｄ合金などの適宜の金属等が挙げられる。上記金属としては、展性の高いＣｕ、Ａｇが好適に用いられる。なお、下地電極層１５ａに含まれる金属は、電子部品１を研磨後、波長分散型Ｘ線分析装置（ＷＤＸ）を用いて確認することができる。なお、研磨の際には、たとえば、電子部品１を幅方向Ｗの中央の位置まで研磨し、幅方向Ｗに直交する断面を露出させる。
【００６５】
下地電極層１５ａは、セラミック素体１０側からその下地電極層１５ａの表層側に向けて第１領域１５ａ１および第２領域１５ａ２を有する。
【００６６】
第１領域１５ａ１は、相当程度の空隙およびガラスを含んでいる。当該空隙およびガラスは、外部からの衝撃を緩衝するための緩衝部に相当する。第１領域１５ａ１は、１５ｖｏｌ％以上５０ｖｏｌ％以下となるように、ガラスおよび空隙を含んでいる。このような割合で第１領域１５ａ１が空隙およびガラスを含むことにより、下地電極層１５ａがクッション性を有する。これにより、電子部品１に加えられる外部からの衝撃を吸収することができる。
【００６７】
第１領域１５ａ１の厚さは、３μｍ以上４０μｍ以下であることが好ましく、５μｍ以上で４０μｍ以下であることがさらに好ましい。第１領域１５ａ１の厚さを３μｍ以上４０μｍ以下とすることにより、良好なクッション性が得られる。第１領域１５ａ１の厚さを５μｍ以上４０μｍ以下とすることにより、さらに良好なクッション性が得られる。
【００６８】
第２領域１５ａ２は、第１領域１５ａ１よりも少ない量のガラスおよび空隙を含んでいる。当該ガラスおよび空隙は、外部からの衝撃を緩衝するための緩衝部に相当する。第２領域１５ａ２は、１ｖｏｌ％以上１０ｖｏｌ％以下となるように、ガラスおよび空隙を含む。このような割合で第２領域１５ａ２がガラスおよび空隙を含むことにより、第２領域１５ａ２の表面が滑らかになるとともに、下地電極層１５ａの表層から厚み方向に金属の緻密性が高くなる。これにより、めっき付き性を向上させたり、めっきの浸入を抑制したりすることができ、電子部品１の信頼性を向上させることができる。
【００６９】
第２領域１５ａ２の厚さは、０．５μｍ以上１５μｍ以下であることが好ましく、１μｍ以上で１５μｍ以下であることがさらに好ましい。第２領域１５ａ２の厚さを０．５μｍ以上１５μｍ以下とすることにより、めっきの浸入を抑制することができる。第２領域１５ａ２の厚さを１μｍ以上１５μｍ以下とすることにより、より効果的にめっきの浸入を抑制することができる。
【００７０】
なお、第２領域１５ａ２は、後述するように、表面処理装置１００（図１１参照）を用いて下地電極層の表層にメディア２０（図１６参照）を擦り付けることで形成する場合には、第２領域１５ａ２の厚さを１０μｍ以下とすることにより、セラミック素体１０へのダメージを抑制することができ、セラミック素体１０の欠け割れを抑制することができる。
【００７１】
第１領域１５ａ１および第２領域１５ａ２の厚さは、電子部品１を研磨後、ＳＥＭ観察することで確認することができる。外部電極ＧＮＤ１の場合には、たとえば、電子部品１を長さ方向Ｌの寸法の約１／２の位置まで研磨することにより、幅方向Ｗおよび高さ方向Ｔに沿う断面を露出させる。高さ方向Ｔの寸法の約１／２の位置において、幅方向Ｗに沿って第１側面１０ｃから第１領域１５ａ１の表面までの厚さを測定し、幅方向Ｗに沿って第１領域１５ａ１の表面から第２領域１５ａ２の表面までの厚さを測定する。
【００７２】
第１めっき層１５ｂおよび第２めっき層１５ｃを構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、Ｓｎからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されている。
【００７３】
たとえば、第１めっき層１５ｂは、Ｎｉめっき層であり、第２めっき層１５ｃは、たとえばＳｎめっき層である。Ｎｉめっき層は、下地電極層が積層セラミックコンデンサを実装する際の半田によって浸食されることを防止する機能を有する。Ｓｎめっき層は、積層セラミックコンデンサを実装する際の半田との濡れ性を向上させ、積層セラミックコンデンサの実装を容易にする機能を有する。めっき層の１層当たりの厚さは、１．５μｍ以上１５．０μｍ以下であることが好ましい。なお、めっき層は単層にて構成されていてもよく、Ｃｕめっき層やＡｕめっき層であってもよい。
【００７４】
以上のように、実施の形態１に係る電子部品１は、ガラスを含むセラミック素体１０と、セラミック素体１０に設けられた複数の外部電極と、を備え、複数の外部電極の各々は、セラミック素体１０上に設けられ、外部からの衝撃を緩衝するための緩衝部を含む下地電極層１５ａを含み、下地電極層１５ａは、セラミック素体１０上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の緩衝部を含有する第１領域１５ａ１と、第１領域１５ａ１を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の緩衝部を含有する第２領域１５ａ２とを有する。
【００７５】
上記の割合で第１領域１５ａ１が緩衝部を含有することにより、良好なクッション性が得られ、外部からの衝撃を吸収できる。この結果、電子部品の耐衝撃性を向上させることができる。また、上記の割合で第２領域１５ａ２が緩衝部を含有することにより、下地電極層１５ａの表層側が緻密に構成され、めっきの付けが良好となるとともに、下地電極層１５ａへのめっきの浸入を抑制することができる。
【００７６】
さらに、第１領域１５ａ１の厚さを、５μｍ以上４０μｍ以下とし、第２領域１５ａ２の厚さを、１μｍ以上１５μｍ以下とすることにより、より確実に、耐衝撃性を向上できることに加えて、下地電極層１５ａへのめっきの浸入を抑制できる。
【００７７】
加えて、セラミック素体１０が、上述の第１端面１０ｅおよび第２端面１０ｆ、第１側面１０ｃおよび第２側面１０ｄ、ならびに第１主面１０ａおよび第２主面１０ｂを有する略直方体形状を有し、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの各々に少なくとも１つ以上の外部電極が設けられており、当該外部電極が、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの少なくとも１つの面において、２以上設けられている。これにより、電子部品１にあっては、周方向において、クッション性を有する外部電極が形成されることとなり、様々な落下方向に対しても、耐衝撃性を向上させることができる。
【００７８】
また、電子部品１が、セラミック素体１０内に形成された空洞部Ａｈ１と、空洞部Ａｈ１内において対向して配置された一対の放電電極とをさらに備えることにより、セラミック素体１０内に設けられた回路へのサージの流入を防止することができる。
【００７９】
（電子部品の第１製造方法）
図９は、実施の形態１に係る電子備品の第１製造フローを示すフロー図である。図９を参照して、電子部品１の第１製造方法について説明する。
【００８０】
図９に示すように、電子部品１の第１製造方法を用いて電子部品を製造するに際して、まず、工程Ｓ１０にて、素体部として、ガラスを含む素体部として積層チップを準備する。
【００８１】
具体的には、ガラスを含む積層チップを準備するに際して、まず、グリーンシートを準備する。グリーンシートを準備するに際して、セラミック材料を準備する。セラミック材料には、Ｂａ、Ａｌ、Ｓｉを中心とした組成を含む材料を用いる。各素材を所定の組成になるよう調合、混合して所定の厚さを有するグリーンシートを得る。
【００８２】
次に、シールド層Ｓｈ１１，Ｓｈ２１を形成するためのペーストを準備する。このペーストとしては、たとえばアルミナ粉を主成分とするアルミナペーストを用いる。また、放電電極Ｄｅ１１，Ｄｅ１２を形成するための電極ペーストを作製する。電極ペーストは、Ｃｕ粉とエチルセルロース等を含むバインダー樹脂に溶剤を添加し、撹拌、混合することで得られる。
【００８３】
さらに、空洞部Ａｈ１を形成するための樹脂ペーストも作成する。樹脂ペーストも同様の方法で作成する。この樹脂ペーストは樹脂と溶剤を含む。樹脂材料には、焼成時に分解、消失する樹脂を用いる。たとえば、ポリエチレンテレフタレート、ポリプロピレン、アクリル樹脂などである。
【００８４】
また、放電補助電極Ｓｅ１を形成するための混合ペーストは、導電性材料としてＣｕ粉と、セラミック材料としてＢＡＳ粉を所定の割合で調合し、バインダー樹脂と溶剤を添加し、撹拌、混合することで得られる。
【００８５】
シールド層Ｓｈ１１，Ｓｈ２１用のペーストは下地のグリーンシートに塗布し、その後、放電電極用の電極ペーストを塗布し、空洞部Ａｈ１形成用の樹脂ペーストを塗布し、さらにシールド層Ｓｈ２１用のペーストを塗布する。
【００８６】
ＥＳＤ保護素子Ｄｇ１，Ｄｇ３となる部分を含む箇所以外、すなわち、一次コイルＬ１、二次コイルＬ２となる部分を含む箇所は、通常のセラミック多層基板と同様に形成する。たとえば、グリーンシートに機械加工やレーザ加工により貫通孔を形成し、この貫通孔に導体パターンとなる電極ペーストを充填したり、グリーンシート上に電極ペーストをスクリーン印刷等により塗布したりして形成する。
【００８７】
シールド層Ｓｈ１１，Ｓｈ２１用のペースト、放電電極用の電極ペースト、樹脂ペーストおよびシールド層Ｓｈ２１用のペーストが塗布されたグリーンシート、および上記のように電極ペーストが充填されたり、電極ペーストが印刷されたりしたグリーンシートを積層して、圧着する。これにより、複数のグリーンシートが積層されて圧着された積層ブロックが形成される。
【００８８】
次に、積層ブロックが分断されて、積層チップが形成される。具体的には、押し切り、ダイシングまたはレーザカットによって積層ブロックがマトリックス状に分断され、複数の積層チップに個片化される。積層チップは、略直方体状に個片化され、長さ方向に相対して位置する第１端面および第２端面、長さ方向に直交する幅方向に相対して位置する第１側面および第２側面、ならびに、長さ方向および前記幅方向に直交する高さ方向に相対して位置する第１主面および第２主面を有する。個片化された積層チップの各々は、内部に空洞部を形成するための樹脂ペーストを含み、かつ、空洞部内において一対の放電電極を形成するための電極ペーストを含んでいる。
【００８９】
次に、積層チップのバレル研磨が行なわれる。具体的には、積層チップが、バレルと呼ばれる小箱内に誘電体材料より硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、積層チップの研磨が行なわれる。これにより、積層チップの角部および稜線部に丸みがつけられる。
【００９０】
次に、外部電極を形成する。具体的には、工程Ｓ１１にて、積層チップ上に、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、第１導電性ペーストを塗布する。この際、焼結後の状態にて、上述の緩衝部が１５ｖｏｌ％以上５０ｖｏｌ％以下となるように第１導電性ペーストを塗布する。
【００９１】
第１導電性ペーストは、Ｃｕ粉等の導電性微粒子等に加えて、ガラス、および樹脂ビーズ等の消失材を含む。このガラス、および樹脂ビーズ等の消失材は、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材に該当する。
【００９２】
なお、第１導電性ペーストを塗布する際には、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの各々に、互いに離間するように、高さ方向Ｔに沿って第１導電性ペーストを塗布し、かつ、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの少なくとも１つの面において、互いに離間して２箇所以上第１導電性ペーストを塗布することが好ましい。
【００９３】
次に、工程Ｓ１２にて、第１導電性ペースト上に、上記緩衝部形成部材を含む第２導電性ペーストを塗布する。この際、焼結後の状態にて、上記緩衝部が１ｖｏｌ％以上１０ｖｏｌ％以下となるように第２導電性ペーストを塗布する。
【００９４】
第２導電性ペーストに含有される緩衝部形成部材の量は、第１導電性ペーストに含まれる緩衝部形成部材の量よりも少ないことが好ましい。なお、第２導電性ペーストの塗布量は、第１導電性ペーストの塗布量と比較して、多くてもよいし、同じであってもよいし、少なくてもよい。
【００９５】
次に、工程Ｓ１３にて、第１導電性ペーストおよび第２導電性ペーストが塗布された積層チップを焼成する。具体的には、積層チップが加熱され、これにより積層チップに含まれる誘電体材料および導電性材料が焼成され、セラミック素体１０が形成される。なお、焼成は、Ｎ２雰囲気中で行われる。ＥＳＤに対する応答電圧を下げるため空洞部にＡｒおよびＮｅ等の希ガスを導入する場合には、セラミック材料の収縮、焼結が行われる温度領域を当該希ガス雰囲気で焼成すればよい。放電電極Ｄｅ１１，Ｄｅ１２および外部電極が酸化しない電極材料である場合には、大気雰囲気で焼成してもよい。焼成温度は、７００℃以上１０００℃以下であることが好ましい。この焼成工程にて、消失材が消失することにより、下地電極層１５ａ内に複数の空隙が形成される。
【００９６】
焼成後の状態においては、第１導電性ペーストは、１５ｖｏｌ％以上５０ｖｏｌ％以下の上記緩衝部を含有する第１領域１５ａ１となり、第２導電性ペーストは、１ｖｏｌ％以上１０ｖｏｌ％以下の上記緩衝部を含有する第２領域１５ａ２となる。
【００９７】
また、積層チップを焼成することにより、シールド層Ｓｈ１１，Ｓｈ２１用のペーストによって、シールド層Ｓｈ１１，Ｓｈ２１が形成され、放電電極用の電極ペーストによって放電電極Ｄｅ１１，Ｄｅ１２が形成される。また、樹脂ペーストによって空洞部Ａｈ１が形成され、シールド層Ｓｈ２１用のペーストによってシールド層Ｓｈ２１が形成される。さらに、電極ペーストによって、一次コイルＬ１および二次コイルＬ２が形成される。このように、積層チップを焼成することにより、セラミック素体１０が形成される。セラミック素体１０は、略直方体形状を有する。
【００９８】
次に、工程Ｓ１４において、第１領域１５ａ１および第２領域１５ａ２を有する下地電極層１５ａ上にめっき層を形成する。第２領域１５ａ２上にＮｉめっきおよびＳｎめっきがこの順に施されて、第１めっき層１５ｂおよび第２めっき層１５ｃが形成される。これにより、セラミック素体１０の外表面上に、複数の外部電極が形成される。
【００９９】
上述した一連の工程を経ることにより、電子部品１を製造することができる。
以上のように、電子部品の第１製造方法は、ガラスを含む素体部としての積層チップを準備する工程と、積層チップ上に、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、第１導電性ペーストを塗布する工程と、第１導電性ペースト上に、緩衝部形成部材を含む第２導電性ペーストを塗布する工程と、積層チップと第１導電性ペーストと第２導電性ペーストとを焼成する工程と、を備え、第１導電性ペーストを塗布する工程において、焼成後の状態にて、緩衝部が１５ｖｏｌ％以上５０ｖｏｌ％以下となるように第１導電性ペーストを塗布し、第２導電性ペーストを塗布する工程において、焼成後の状態にて、緩衝部が１ｖｏｌ％以上１０ｖｏｌ％以下となるように第２導電性ペーストを塗布する。
【０１００】
これにより、製造された電子部品において、下地電極層１５ａの内側に、適度なクッション性を有する第１領域１５ａ１を形成しつつ、下地電極層１５ａの表層側に、緻密な金属膜層を形成することができる。この結果、上記電子部品の第１製造方法を用いることにより、耐衝撃性に優れた電子部品を製造することができる。また、めっきの浸入を抑制できる電子部品を製造することができる。
【０１０１】
（電子部品の第２製造方法）
図１０は、実施の形態１に係る電子部品の第２製造フローを示すフロー図である。図１０を参照して、電子部品１の第２製造方法について説明する。
【０１０２】
図１０に示すように、電子部品１の第２製造方法を用いて電子部品を製造するに際して、工程Ｓ１０にて、電子部品１の第１製造方法と同様に、素体部として積層チップを準備する。
【０１０３】
次に、外部電極を形成する。具体的には、工程Ｓ１１Ａにて、積層チップ上に、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、導電性ペーストを塗布する。この際、焼成後の状態にて、上述の緩衝部が１５ｖｏｌ％以上５０ｖｏｌ％以下となるように導電性ペーストを塗布する。
【０１０４】
導電性ペーストは、Ｃｕ粉等の導電性微粒子等に加えて、ガラス、および樹脂ビーズ等の消失材を含む。ガラス、および樹脂ビーズ等の消失材は、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材に相当する。
【０１０５】
なお、導電性ペーストを塗布する際には、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの各々に、互いに離間するように、高さ方向Ｔに沿って導電性ペーストを塗布し、かつ、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの少なくとも１つの面において、互いに離間して２箇所以上導電性ペーストを塗布することが好ましい。
【０１０６】
次に、工程Ｓ１２Ａにて、第１製造方法と同様に、導電性ペーストが塗布された積層チップを焼成する。これにより積層チップに含まれる誘電体材料および導電性材料が焼成され、セラミック素体１０が形成され、かつ、セラミック素体１０上に下地電極層が形成される。この焼成工程にて、消失材が消失することにより、下地電極層１５ａ内に複数の空隙が形成される。
【０１０７】
焼成後においては、導電性ペーストは、１５ｖｏｌ％以上５０ｖｏｌ％以下の上記緩衝部を含有する下地電極層となる。
【０１０８】
次に、工程Ｓ１３Ａにて、下地電極層の表面処理を行なう。具体的には、後述する撹拌槽１５０内にて、下地電極層が設けられたセラミック素体と後述のメディアとを撹拌させることで、下地電極層の表層にメディアを擦り付けながら、下地電極層の表層を研磨する。これにより、下地電極層の表層に含まれるガラスを減少させるとともに、下地電極層の表層を平坦にする。この結果、下地電極層の表層の状態を改質し、金属の緻密性が高く滑らかな表面を有する上述の第２領域１５ａ２が形成される。表面処理の詳細については、図１１から図１６を用いて説明する。
【０１０９】
図１１は、図１０に示す下地電極層の表面処理を実施するための表面処理装置を示す図である。図１２は、図１１に示す撹拌槽の平面図である。図１３は、図１１に示す撹拌槽の断面図である。図１４は、図１１に示す撹拌槽と弾性部材の位置関係を示す平面図である。図１１から図１４を用いて、工程Ｓ１３Ａにて使用する表面処理装置１００について説明する。
【０１１０】
図１１に示すように、表面処理装置１００は、第１ベース部１１０、第２ベース部１２０、第３ベース部１３０、振動受板１４０、容器としての撹拌槽１５０、駆動モータ１６０、偏心荷重１７０、複数の弾性部材１８０、駆動モータ支持部１９０、および撹拌槽１５０の振動状態を検知する検知部２００、および駆動モータ制御部２１０を備える。
【０１１１】
第１ベース部１１０は、板状形状を有する。第１ベース部１１０は、表面処理装置１００の下部を構成する。第１ベース部１１０は、床面に設置され、表面処理装置１００の水平度を保つ。
【０１１２】
第２ベース部１２０は、略直方体形状を有する。第２ベース部１２０は、振動受板１４０、撹拌槽１５０、ならびに振動受板１４０に支持される駆動モータ１６０および偏心荷重１７０の荷重を支えるための台座として機能する。第２ベース部１２０は、駆動モータ１６０を貫通可能に構成されている。
【０１１３】
第３ベース部１３０は、板状形状を有する。第３ベース部１３０は、第２ベース部１２０上に載置されている。第３ベース部１３０は、駆動モータ１６０を貫通可能に構成されている。
【０１１４】
第１ベース部１１０、第２ベース部１２０、および第３ベース部１３０は、独立した別部材によって構成されていてもよいし、一体に構成されていてもよい。
【０１１５】
振動受板１４０は、略板状形状を有する。振動受板１４０は、複数の弾性部材１８０によって支持されている。振動受板１４０の下面側には、駆動モータ支持部１９０が設けられている。駆動モータ支持部１９０は、偏心荷重１７０が回転可能に取付けられた駆動モータ１６０を支持する。これにより、駆動モータ１６０および偏心荷重１７０による荷重が、駆動モータ支持部１９０を介して、振動受板１４０に加えられる。
【０１１６】
また、振動受板１４０の上面側には、撹拌槽載置部１４５が設けられている。撹拌槽載置部１４５には、撹拌槽１５０が載置される。
【０１１７】
図１１から図１３に示すように、撹拌槽１５０は、有底筒形状を有する。なお、撹拌槽１５０は、底部１５１、周壁部１５２、軸部１５５、およびフランジ部１５６を有する。
【０１１８】
底部１５１は、略円板形状を有する。底部１５１は、平坦に構成されている。なお、底部１５１は平坦でなくてもよい。周壁部１５２は、底部１５１の周縁に接続されている。周壁部１５２は、底部１５１の周縁から上方に向けて立ち上がる。周壁部１５２は、底部１５１に接続される湾曲部１５３と、上下方向に沿って直線状に延在する筒状部１５４とを含む。筒状部１５４の上端には、径方向に突出するフランジ部１５６が設けられている。
【０１１９】
軸部１５５は、底部１５１の中心部に設けられている。軸部１５５は、上下方向に沿って延在する。なお、軸部１５５は、設けられていなくてもよい。
【０１２０】
また、撹拌槽１５０の形状は、有底筒形状に限定されず、半球形状、お椀形状であってもよい。撹拌槽１５０が、半球形状である場合には、底部１５１が半球形状の下方側を構成し、周壁部１５２が半球形状の上方側を構成する。また、撹拌槽１５０がお椀形状となる場合には、底部１５１が下方側に向けて膨出する湾曲形状を有する。
【０１２１】
なお、撹拌槽１５０には後述するように、下地電極層が形成された複数の積層チップと複数のメディアとが投入される。
【０１２２】
撹拌槽１５０の内表面は、ウレタン等の柔軟性を有するコーティング層が設けられていることが好ましい。特に、長さ寸法が２．０ｍｍよりも大きく、幅寸法が１．２ｍｍよりも大きく、高さ寸法が１．２ｍｍよりも大きい大型の積層チップを扱う場合には、当該積層チップの欠け割れが懸念されるため、コーティング層としては、ゴム等の弾性を有する部材を用いることが好ましい。
【０１２３】
一方、長さ寸法が２．０ｍｍ以下であり、幅寸法が１．２ｍｍ以下であり、高さ寸法が１．２ｍｍ以下である小型の積層チップを扱う場合には、割れ欠けの懸念が少ないため、コーティング層を省略してもよい。
【０１２４】
撹拌槽１５０は、取外し可能に、撹拌槽載置部１４５に載置されることが好ましい。上述のような小型の積層チップを扱う場合、撹拌槽１５０を取り外すことにより、撹拌槽１５０内を洗浄することができる。これにより、チップの混入を防止することができる。
【０１２５】
なお、上記撹拌槽１５０、撹拌槽載置部１４５、および振動受板１４０は、別体に形成されていてもよいし、一体に形成されていてもよい。
【０１２６】
図１１および図１４に示すように、複数の弾性部材１８０は、軸部１５５の延在方向から見た場合に、軸部１５５を中心とする周方向に、所定のピッチで配置されている。複数の弾性部材１８０は、第３ベース部１３０上に固定されている。
【０１２７】
図１１に示すように、駆動モータ１６０は、上下方向に延在する回転軸１６１を有する。駆動モータ１６０は、回転軸１６１を回転させることにより、回転軸１６１に取り付けられた偏心荷重１７０を回転軸まわりに回転させる。
【０１２８】
偏心荷重１７０を回転させることにより、振動受板１４０の重心位置が変動することで、複数の弾性部材１８０の伸縮に偏りが生じる。このような、複数の弾性部材１８０の伸縮の偏りを利用して、撹拌槽１５０を上述のように振動させることができる。
【０１２９】
検知部２００は、撹拌槽１５０の振動状態を検知する。検知部２００によって検知された検知結果は、駆動モータ制御部２１０に入力される。検知部２００としては、たとえば加速度センサまたはレーザ変位計を用いる。
【０１３０】
検知部２００として、加速度センサを用いる場合には、振動時のメディアの加速度を直接測定することにより、撹拌槽１５０の振動状態を検知することができる。加速度センサとしては、たとえば、センサヘッドとしてＧＨ３１３ＡまたはＧＨ６１３（いずれもキーエンス社製）を採用でき、アンプユニットとしてＧＡ−２４５（キーエンス社製）を採用できる。
【０１３１】
メディアの加速度としては、２．５Ｇ以上２０．０Ｇ以下が好ましい。メディアの加速度が２．５Ｇを下回る場合には、下地電極層に含まれる金属を延ばすための十分なエネルギーを得ることができなくなる。一方、メディアの加速度が１０．０Ｇより大きくなる場合には、積層チップへのダメージが大きくなる。
【０１３２】
検知部２００として、レーザ変位計を用いる場合には、撹拌槽１５０にレーザを照射して、撹拌槽１５０の移動量を測定することにより、撹拌槽１５０の振動状態を検知することができる。
【０１３３】
このように、メディアの加速度または撹拌槽１５０の移動量を計測することにより、撹拌槽１５０の振動状態、より特定的には撹拌槽１５０の振動数を検知することができる。
【０１３４】
駆動モータ制御部２１０は、検知部２００によって検知された検知結果に基づいて、駆動モータ１６０の動作を制御する。
【０１３５】
図１５は、図１０に示す下地電極層の表面処理を実施する工程の詳細を示すフロー図である。図１５を参照して、下地電極層の表面処理を実施する工程Ｓ１３Ａの詳細について説明する。
【０１３６】
図１５に示すように、下地電極層の表面処理を実施する工程Ｓ１３Ａにおいては、まず、工程Ｓ１３１にて、相対して位置する第１端面１０ｅおよび第２端面１０ｆ、相対して位置する第１側面１０ｃおよび第２側面１０ｄ、ならびに、相対して位置する第１主面１０ａおよび第２主面１０ｂを含み、第１側面１０ｃ、第２側面１０ｄ、第１端面１０ｅ、および第２端面１０ｆの各々に少なくとも１つ以上の下地電極層が設けられた複数のセラミック素体１０と、複数のメディア（不図示）とを撹拌槽１５０に投入する。
【０１３７】
メディアは、球形状を有する。メディアの直径は、第１端面１０ｅおよび第２端面１０ｆの対角線よりも小さいことが好ましい。このような直径とすることにより、網目状のふるいを用いてメディアとセラミック素体１０とを容易に分離することができる。
【０１３８】
具体的には、メディアの直径は、０．２ｍｍ以上２．０ｍｍ以下であることが好ましく、０．４ｍｍ以上１．０ｍｍ以下であることが好ましい。
【０１３９】
メディアの材料としては、たとえば、タングステン（コバルト、クロムを含む超鋼でもよい）、ジルコニウムを用いることができる。メディアの表面はなめらかであることが好ましく、メディアの表面粗さＳａは、２００μｍ以下であることが好ましい。
【０１４０】
メディアの比重は、５以上１８以下であることが好ましい。比重が小さすぎると、メディアの運動エネルギーが小さくなり、下地電極層の表層に露出する金属を十分に延ばすことができなくなる。一方で、比重が大きすぎると、セラミック素体にダメージを与えてしまう。
【０１４１】
メディアの硬度は、ビッカース硬度で１０００ＨＶ以上２５００ＨＶ以下であることが好ましい。硬度が小さすぎると、メディアが割れてしまう。硬度が大きすぎると、セラミック素体にダメージを与えてしまう。
【０１４２】
また、撹拌槽１５０内に投入される複数のセラミック素体１０の体積の合計が、撹拌槽１５０に投入される複数のメディアの体積の合計の１／２以下であることが好ましく、１／３以下であることがさらに好ましい。複数のメディアに対する複数のセラミック素体１０の量が増えすぎると、メディアによる加工性が悪くなり、セラミック素体１０の角部に亀裂が生じたり、セラミック素体１０が欠けたり割れたりする。
【０１４３】
次に、工程Ｓ１３２にて、撹拌槽１５０を振動させる。これにより、複数のセラミック素体１０および複数のメディアに振動エネルギーを付与する。具体的には、上記の表面処理装置１００を用いて、撹拌槽１５０を振動させる。
【０１４４】
図１６は、図１５に示す撹拌槽に振動を付与する工程において、複数のセラミック素体および複数のメディアに振動エネルギーを付与する工程を示す図である。図１６に示すように、表面処理装置１００において、偏心荷重１７０を回転させることにより、駆動モータ１６０と振動受板１４０との重心位置がずれる。これにより、振動受板１４０が傾斜し、複数の弾性部材１８０の各々の伸縮に偏りが生じる。また、振動受板１４０が傾斜することにより、撹拌槽１５０の底部１５１の中心軸Ｃ１０も傾斜する。
【０１４５】
回転に伴って偏心荷重１７０の位置が連続的に変化することにより、偏心荷重１７０の位置に応じて、振動受板１４０の傾斜が変化する。この結果、弾性部材１８０の伸縮の偏りが大きくなる位置も周方向に移動していく。このように複数の弾性部材１８０が伸縮することにより、底部１５１の中心軸Ｃ１０の傾斜方向が連続的に変化するように、複数の弾性部材１８０から撹拌槽１５０に振動が伝播される。
【０１４６】
底部１５１の中心軸Ｃ１０の傾斜方向も連続的に変化することにより、撹拌槽１５０を振動させる前の状態における底部１５１の中心軸Ｃ１０を周方向に取り囲む環状の仮想軸ＶＬを仮想した場合に、セラミック素体１０およびメディア２０が仮想軸ＶＬの軸方向に沿って、仮想軸ＶＬを螺旋状に取り囲む螺旋状の軌跡を描くように、セラミック素体１０およびメディアに振動が付与される。
【０１４７】
撹拌槽１５０の振動が、撹拌槽１５０内に投入された複数のセラミック素体および複数のメディアに伝達されることで、複数のセラミック素体と複数のメディアとが螺旋状に回転しながら撹拌される。これにより、メディアが下地電極層の表層を伸ばしながら、下地電極層の表層に含まれるガラスを減少させる。この結果、下地電極層の表層の状態を改質し、金属の緻密性が高く滑らかな表面を有する上述の第２領域１５ａ２が形成され、第２領域１５ａ２とセラミック素体１０との間には第１領域１５ａ１が形成される。
【０１４８】
第２領域１５ａ２は、１ｖｏｌ％以上１０ｖｏｌ％以下の上記緩衝部を含有し、第１領域１５ａ１は、１５ｖｏｌ％以上５０ｖｏｌ％以下の上記緩衝部を含有する。
【０１４９】
また、撹拌槽１５０の傾斜方向が周方向に変化していくものの、撹拌槽１５０自体は、中心軸Ｃ１０周りに回転することがないため、セラミック素体が撹拌槽１５０に接触した場合であっても、撹拌槽１５０から過度な力がセラミック素体に与えられない。これにより、セラミック素体の割れ欠けを抑制することができる。
【０１５０】
撹拌槽１５０内においては、軸部１５５から径方向に離れるほど、撹拌槽１５０内に投入されたセラミック素体をおよびメディアに、当該振動が大きく伝わる。また、底部１５１が傾斜して軸部１５５も傾斜するため、軸部１５５が複数の弾性部材１８０のいずれかに近接するほど、近接した弾性部材１８０から振動を受けやすくなる。
【０１５１】
このため、撹拌槽１５０内において、軸部１５５から径方向に離れた位置に複数のセラミック素体および複数のメディアを滞留させる構造を設けることにより、複数のセラミック素体および複数のメディアに、効果的に振動を伝えることができる。これにより、下地電極層の表面処理をより効率的に行なうことができる。
【０１５２】
また、撹拌槽１５０の振動数が、撹拌槽１５０が有する固有振動数と共振するように、撹拌槽１５０を振動させることが好ましい。固有振動数は、振動強度が高くなる、すなわち、加工エネルギーが高くなる振動数である。撹拌槽１５０の振動数が、固有振動数となるように、撹拌槽１５０を振動させることにより、下地電極層の表面処理を効率よく行なうことができる。
【０１５３】
撹拌槽１５０の振動数は、たとえば、駆動モータ１６０によって偏心荷重１７０を回転させるスピードを変更することにより調整することができる。このような調整を行なうため、上記の検知部２００によって、撹拌槽１５０の振動状態を検知する。
【０１５４】
検知部２００によって、撹拌槽１５０の振動数が、固有振動数からずれていると検知された場合には、駆動モータ制御部２１０は、撹拌槽１５０の振動数が、撹拌槽１５０の固有振動数に近づくように、駆動モータ１６０の動作を制御する。
【０１５５】
次に、工程Ｓ１４にて、第１領域１５ａ１および第２領域１５ａ２を有する下地電極層１５ａ上にめっき層を形成する。第２領域１５ａ２上にＮｉめっきおよびＳｎめっきがこの順に施されて、第１めっき層１５ｂおよび第２めっき層１５ｃが形成される。これにより、セラミック素体１０の外表面上に、複数の外部電極が形成される。
【０１５６】
上述した一連の工程を経ることにより、電子部品１を製造することができる。
以上のように、実施の形態１に係る電子部品の第２製造方法は、ガラスを含む積層チップを準備する工程と、積層チップ上に、外部からの衝撃を緩衝する緩衝部を形成するための緩衝部形成部材を含む、導電性ペーストを塗布する工程と、導電性ペーストを焼成してセラミック素体上に下地電極層を形成する工程と、下地電極層を表面処理する工程と、を備え、下地電極層を表面処理する工程において、下地電極層に、セラミック素体上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の緩衝部を含有する第１領域と、第１領域を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の緩衝部を含有する第２領域とを形成する。
【０１５７】
これにより、製造された電子部品において、下地電極層１５ａの内側に、適度なクッション性を有する第１領域１５ａ１を形成しつつ、下地電極層１５ａの表層側に、緻密な金属膜層を形成することができる。この結果、上記電子部品の第２製造方法を用いることにより、耐衝撃性に優れた電子部品を製造することができる。また、めっきの浸入を抑制できる電子部品を製造することができる。
【０１５８】
さらに、下地電極層を表面処理する工程は、下地電極層１５ａが設けられた複数のセラミック素体１０と、複数のメディアとを容器に投入する工程と、撹拌槽１５０を振動する工程とを備える。撹拌槽１５０を振動する工程においては、複数のセラミック素体１０および複数のメディアに振動エネルギーを付与する。
【０１５９】
具体的には、撹拌槽１５０を振動する工程においては、セラミック素体１０およびメディア２０が上述の仮想軸ＶＬの軸方向に沿って、仮想軸ＶＬを螺旋状に取り囲む螺旋状の軌跡を描くように、セラミック素体１０およびメディア２０に振動を付与する。このように本実施の形態においては、研磨粉をセラミック素体に吹き付けつつ、カゴを軸周りに回転させるサンドブラスト法と比較して、撹拌槽１５０を底部の中心軸Ｃ１０周りに回転することがない。このため、複数のセラミック素体１０が撹拌槽１５０に接触した場合であっても、撹拌槽１５０から過度な力がセラミック素体に加えられることを抑制できる。この結果、セラミック素体の割れ欠けを抑制することができる。
【０１６０】
また、複数のセラミック素体１０および複数のメディアに振動エネルギーを付与することにより、下地電極層１５ａが設けられたセラミック素体とメディアとを撹拌し、下地電極層１５ａの表層にメディアを擦り付けながら、下地電極層の表層を研磨する。
【０１６１】
これにより、下地電極層１５ａの表層に含まれる空隙およびガラスが減少し、下地電極層１５ａに含まれる金属を延ばすとともに下地電極層１５ａの表層を平坦にする。この結果、下地電極層１５ａの表面がなめらかとなり、かつ、下地電極層１５ａの表層側において金属の緻密性を高くすることができ、下地電極層１５ａの表面を改質することができる。
【０１６２】
（実施の形態２）
（電子部品）
図１７は、実施の形態２に係る電子部品の構成を示す概要図である。図１８は、実施の形態２に係る電子部品の構成を示す回路図である。図１７および図１８を参照して、実施の形態２に係る電子部品１Ａについて説明する。
【０１６３】
図１７および図１８に示すように、実施の形態２に係る電子部品１Ａは、実施の形態１に係る電子部品と比較した場合に、セラミック素体１０の内部の構成が相違する。その他の構成については、ほぼ同様である。
【０１６４】
電子部品１Ａは、セラミック素体１０の内部に、回路素子であるインダクタ素子Ｌ５およびキャパシタ素子Ｃ５と、配線パターン２８と、ＥＳＤ保護部Ｄｇとが形成されている。セラミック素体１０の第２主面１０ｂには、外部電極Ｐ１，Ｐ２，ＧＮＤが形成されている。外部電極Ｐ１，Ｐ２，ＧＮＤは、第２主面１０ｂから第１側面１０ｃおよび第２側面１０ｄに至るように設けられている。
【０１６５】
インダクタ素子Ｌ５はセラミック素体１０の上部１０ｘに形成され、キャパシタ素子Ｃ５はセラミック素体１０の下部１０ｙに形成されている。インダクタ素子Ｌ５とキャパシタ素子Ｃ５とにより、ローパスフィルタが構成されている。すなわち、電子部品１Ａは、ＥＳＤ保護機能つきローパスフィルタである。
【０１６６】
実施の形態２に係る外部電極Ｐ１，Ｐ２，ＧＮＤの各々は、実施の形態１に係る外部電極とほぼ同様の構成を有しており、セラミック素体１０上に位置し、１５ｖｏｌ％以上５０ｖｏｌ％以下の緩衝部を含有する第１領域１５ａ１と、当該第１領域１５ａ１を覆い、１ｖｏｌ％以上１０ｖｏｌ％以下の緩衝部を含有する第２領域１５ａ２とを有する。
【０１６７】
以上のように、実施の形態２に係る電子部品１Ａが構成されることにより、第２主面１０ｂ側から外力が加えられた場合には、第１領域１５ａ１がクッション性を有することにより、耐衝撃性を向上させることができる。また、緻密な金属膜を含む第２領域１５ａ２によってめっきの浸入を抑制することができる。
【０１６８】
（電子部品の製造方法）
実施の形態２に係る電子部品１Ａは、実施の形態１に係る第１製造方法および第２製造方法のいずれかに準拠して製造することができる。
【０１６９】
まず、実施の形態１に係る第１製造方法に準拠して製造する場合について説明する。この場合には、実施の形態１に係る第１製造方法における工程Ｓ１０とほぼ同様に、グリーンシートを準備し、グリーンシートにインダクタ素子Ｌ５およびキャパシタ素子Ｃ５に対応するように、貫通孔に導体パターンとなる電極ペーストを充填したり、グリーンシート上に電極ペーストを塗布したりする。また、ＥＳＤ保護部Ｄｇが形成されるように、グリーンシート上に、シールド層Ｓｈ１１，Ｓｈ２１用のペースト、放電電極用の電極ペースト、樹脂ペーストおよびシールド層Ｓｈ２１用のペーストを塗布する。これらグリーンシートを積層して、圧着する。これにより、複数のグリーンシートが積層されて圧着された積層ブロックが形成される。上記実施の形態１に係る第１製造方法同様に、この積層ブロックを個片化することにより、素体部としての積層チップが形成される。
【０１７０】
次に、実施の形態１に係る第１製造方法とほぼ同様に、工程Ｓ１１から工程Ｓ１４を実施し、電子部品１Ａを製造する。この際、工程Ｓ１１にて、第２主面１０ｂ上に、互い長さ方向Ｌに沿って離間して３箇所に第１導電性ペーストを塗布する。同様に、工程Ｓ１２にて、第２導電性ペーストを塗布する。以上のような一連の工程を経て電子部品１Ａを製造することができる。
【０１７１】
続いて、実施の形態１に係る第２製造方法に準拠して製造する場合について説明する。この場合には、上述同様に、積層チップを準備する。
【０１７２】
次に、実施の形態１に係る第２製造方法とほぼ同様に、工程Ｓ１１Ａから工程Ｓ１４を実施し、電子部品１Ａを製造する。この際、工程Ｓ１１Ａにて、第２主面１０ｂ上に、互い長さ方向Ｌに沿って離間して３箇所に導電性ペーストを塗布する。
【０１７３】
上述のような製造方法を用いて電子部品を製造することにより、実施の形態１同様に、耐衝撃性が向上された電子部品を製造することができる。
【０１７４】
（検証実験）
図１９は、実施の形態の効果を検証するために行なった第１検証実験および第２検証実験で用いた導電性ペーストの詳細を示す図である。図２０は、実施の形態の効果を検証するために行なった第１検証実験の条件および結果を示す図である。図２１は、実施の形態の効果を検証するために行なった第２検証実験の条件および結果を示す図である。図１９から図２１を用いて、実施の形態の効果を検証するために行なった第１検証実験および第２検証実験について説明する。
【０１７５】
図１９に示すように、第１検証実験および第２検証実験にて用いる導電性ペーストとしてＰ−１からＰ−６の各種の導電性ペーストを準備した。各種導電性ペーストＰ−１からＰ−６は、導電性粒子としての銅粉、緩衝部形成部材としての樹脂ビーズ、およびバインダーとしてのワニスを図１９に示すような体積比で混合させた。なお、銅粉としては、中心粒径１．１μｍ、比表面積０．６４ｍ２／ｇ、およびタップ密度４．６ｇ／ｍｌとする１１００Ｙ−２（三井金属社製）を用いた。樹脂ビーズとしては、粒子径Ｄ５０を５．０１μｍ、粒子径Ｄ１００を１３．９８μｍとするＰＰＷ−５（セイシン企業社製）を用いた。
【０１７６】
第１検証実験においては、図２０に示すように、実施例Ｋ−１からＫ−２０に係る電子部品を製造した。これらＫ−１からＫ−２０に係る電子部品を製造するに際して、Ｋ−１からＫ−３、Ｋ−５からＫ−８、Ｋ−１０からＫ−１４、Ｋ−１６からＫ-２０については、実施の形態１に係る第１製造方法を用いた。Ｋ−４、Ｋ−９、およびＫ−１５については、上記第１製造方法において、第２導電性ペーストを塗布する工程に変えて、下地電極層上にＣｕめっきを施すことにより第２領域を形成した。より具体的には、第１導電性ペーストを塗布して焼成した後に、Ｃｕめっきを施した。その後、Ｃｕめっき層上に、第１めっき層（Ｎｉめっき）、および第２めっき層（Ｓｎめっき）を形成することで、外部電極を形成した。
【０１７７】
Ｋ−１からＫ−２０において、第１導電性ペーストとして用いた導電性ペースト、および、Ｋ−１からＫ−３、Ｋ−５からＫ−８、Ｋ−１０からＫ−１４、Ｋ−１６からＫ-２０において、第２導電性ペーストとして用いた導電性ペーストは、図２０に示す通りとした。Ｋ−４、Ｋ−９、およびＫ−１５においては、第２導電性ペーストに変えて、Ｃｕめっきを用いた。
【０１７８】
Ｋ−１からＫ−２０に係る電子部品において、上述の第１領域１５ａ１および第２領域１５ａ２に含まれる緩衝部の割合、第１領域１５ａ１の厚さ、ならびに第２領域１５ａ２の厚さは、図２０に示す通りとなった。緩衝部は、空隙のみによって構成した。
【０１７９】
第２検証実験においては、図２１に示すように、実施例Ｋ−２１からＫ−２９に係る電子部品を製造した。これらＫ−２１からＫ−２９を製造するに際して、Ｋ−２１、Ｋ−２２、Ｋ−２４、Ｋ−２５、Ｋ−２７、Ｋ−２８については、実施の形態１に係る第２製造方法を用いた。Ｋ−２３、Ｋ−２６、およびＫ−２９については、実施の形態１に係る第１製造方法を用いた。
【０１８０】
Ｋ−２１、Ｋ−２２、Ｋ−２４、Ｋ−２５、Ｋ−２７、Ｋ−２８で用いた導電ペースト、Ｋ−２３、Ｋ−２６、Ｋ−２９で用いた第１導電性ペーストおよび第２導電性ペーストは、図２１に示す通りとした。
【０１８１】
Ｋ−２１からＫ−２９に係る電子部品において、上述の第１領域１５ａ１および第２領域１５ａ２に含まれる緩衝部の割合、第１領域１５ａ１の厚さ、ならびに第２領域１５ａ２の厚さは、図２１に示す通りとなった。緩衝部は、空隙のみによって構成した。
【０１８２】
第１検証実験、および第２検証実験のいずれにおいても、落下試験を実施するとともに、第２領域および第１領域へのＮｉめっきの析出具合を観察した。すなわち、Ｋ−１からＫ−２９に係る電子部品に対して、落下試験を実施するとともに、第２領域および第１領域へのＮｉめっきの析出具合を観察した。
【０１８３】
落下試験としては、２６０℃のリフローで、プリント基板に電子部品をはんだ実装した実装基板を、高さ１８０ｃｍの位置から１０回落とした後にクラックが形成された否かを確認した。この際、１０回落下させた後の実装基板にレッドチェッカー液を含浸させて実体顕微鏡で１０倍に拡大して、観察した。１００μｍ以上の長さのクラックが観察されたものを不可と判定し、１００μｍ以上の長さのクラックが観察されなかったものを可と判定した。さらには、高さ２００ｃｍの位置から１０回落とした後に、上述同様に観察して、１００μｍ以上の長さのクラックが観察されなかったものを良と判定した。
【０１８４】
Ｎｉめっきの析出具合の観察においては、第２領域１５ａ２の表層側から第１領域１５ａ１および第２領域１５ａ２の厚さの合計の３０％の位置よりも内側（セラミック素体１０側）にまでＮｉめっきが析出していることが確認されたものについては、不可と判定した。第２領域１５ａ２の表層側から第１領域１５ａ１および第２領域１５ａ２の厚さの合計の３０％の位置と、上記表層側から上記厚さの合計の２０％の位置との間にまでＮｉめっきが析出していることが確認されたものについては、可と判定した。第２領域１５ａ２の表層側から第１領域１５ａ１および第２領域１５ａ２の厚さの合計の２０％の位置までに、Ｎｉめっきの析出が納まっているもの、または、Ｎｉめっきの析出が確認されなかったものについては、良と判定した。
【０１８５】
Ｋ−１からＫ−２９に係る電子部品に対して、実施した落下試験の結果、および第２領域および第１領域へのＮｉめっきの析出具合の観察結果は、図２０および図２１に示す通りとなった。
【０１８６】
第１検証実験および第２検証実験の結果から、下地電極層が、セラミック素体１０上に位置し、かつ１５ｖｏｌ％以上５０ｖｏｌ％以下の緩衝部を含有する第１領域１５ａ１と、第１領域１５ａ１を覆い、かつ１ｖｏｌ％以上１０ｖｏｌ％以下の緩衝部を含有する第２領域１５ａ２とを有することにより、耐衝撃性が向上することが確認された。
【０１８７】
さらに、第１領域１５ａ１の緩衝部の含有量を１５ｖｏｌ％以上５０ｖｏｌ％以下とし、第２領域１５ａ２の緩衝部の含有量を１ｖｏｌ％以上１０ｖｏｌ％以下とすることにより、耐衝撃性を向上できることに加えて、下地電極層へのめっきの浸入を抑制したりすることができることが確認された。
【０１８８】
また、上記の緩衝部の含有量において、第１領域１５ａ１の厚さを、３μｍ以上４０μｍ以下とし、第２領域１５ａ２の厚さを、０．５μｍ以上１５μｍ以下とすることにより、より確実に、耐衝撃性を向上できることに加えて、下地電極層へのめっきの浸入を抑制したりすることができることが確認された。
【０１８９】
さらに、第１領域１５ａ１の厚さを、５μｍ以上４０μｍ以下とし、第２領域１５ａ２の厚さは、１μｍ以上１５μｍ以下とすることにより、より効果的に、耐衝撃性を向上できることに加えて、下地電極層へのめっきの浸入を抑制できることが確認された。
【０１９０】
また、上述した実施の形態１に係る第１製造方法、および第２製造方法のいずれの製造方法を用いて、電子部品を製造する場合であっても、上述のような割合の緩衝部を有する第１領域および第２領域を有する下地電極層を含む外部電極を形成することにより、耐衝撃性が向上された電子部品を製造できることが確認された。
【０１９１】
なお、図２０に示す「＊」印は、この発明の範囲外のものであることを意味する。
上述した実施の形態１および２においては、下地電極層の第１領域１５ａ１および第２領域１５ａ２に含まれる緩衝部が、空隙およびガラスの双方によって構成される場合を例示して説明したが、これに限定されず、空隙およびガラスの少なくとも一方によって構成されていればよい。すなわち、上述の実施の形態１および２においては、第１製造方法における第１導電性ペースト、および第２導電性ペースト、ならびに、第２製造方法における導電性ペーストが、緩衝部形成部材として、樹脂ビーズおよびガラスの双方を含む場合を例示して説明したが、これに限定されず、樹脂ビーズおよびガラスの少なくとも一方を含んでいればよい。
【０１９２】
上述した実施の形態１および２においては、第１製造方法において、素体部として、積層チップを準備し、当該積層チップに、第１導電性ペーストを塗布して第２導電性ペーストを塗布した後に、積層チップと第１導電性ペーストと第２導電性ペーストとを焼成する場合を例示して説明したが、これに限定されない。たとえば、素体部として積層チップを焼成した後の状態であるセラミック素体１０を準備してもよい。この場合には、セラミック素体１０に第１導電性ペーストを塗布して、第１導電性ペースト上に第２導電性ペーストを塗布した後、第１導電性ペーストおよび第２導電性ペーストが塗布されたセラミック素体を焼成する。これにより、セラミック素体１０上に第１領域１５ａ１および第２領域１５ａ２を含む下地電極層が形成される。
【０１９３】
上述した実施の形態１および２においては、第２製造方法において、素体部として、積層チップを準備し、当該積層チップに、導電性ペーストを塗布した後に、積層チップおよび導電性ペーストを焼成する場合を例示して説明したが、これに限定されない。たとえば、素体部として、積層チップを焼成した後の状態であるセラミック素体１０を準備してもよい。この場合には、セラミック素体１０に導電性ペーストを塗布した後、導電性ペーストが塗布されたセラミック素体１０を焼成する。これにより、セラミック素体１０上に下地電極層が形成される。
【０１９４】
上述した実施の形態１および２における第２製造方法においては、表面処理をする工程として、上述の表面処理装置１００を用いて、下地電極層１５ａの表面処理を実施する場合を例示して説明したが、これに限定されず、サンドブラスト法、または、通常のバレル研磨装置を用いて表面処理をしてもよい。上述の表面処理装置１００を用いて、下地電極層１５ａを研磨した場合には、上述のように、撹拌槽１５０から過度な力がセラミック素体に加えられることを抑制でき、セラミック素体１０の割れ欠けを抑制することができる。
【０１９５】
上述した実施の形態１および２にあっては、電子部品が、チョークコイルまたはローパスフィルタである場合を例示して説明したが、これに限定されず、複数の誘電体層と複数の内部電極層とが積層されて構成される積層セラミックコンデンサであってもよい。
【０１９６】
以上、本発明の実施の形態および実施例について説明したが、今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【符号の説明】
【０１９７】
１，１Ａ  電子部品、１０  セラミック素体、１０ａ  第１主面、１０ｂ  第２主面、１０ｃ  第１側面、１０ｄ  第２側面、１０ｅ  第１端面、１０ｆ  第２端面、１０ｘ  上部、１０ｙ  下部、１５ａ  下地電極層、１５ａ１  第１領域、１５ａ２  第２領域、１５ｂ  第１めっき層、１５ｃ  第２めっき層、２０  メディア、２８  配線パターン、３９Ａ  放電補助材、３９Ａ１  金属材料、３９Ａ２  絶縁性被膜、３９Ｂ  放電補助材、３９Ｂ１  半導体材料、３９Ｂ２  絶縁性被膜、４０  ガラス様物質、１００  表面処理装置、１１０  第１ベース部、１２０  第２ベース部、１３０  第３ベース部、１４０  振動受板、１４５  載置部、１５０  撹拌槽、１５１  底部、１５２  周壁部、１５３  湾曲部、１５４  筒状部、１５５  軸部、１５６  フランジ部、１６０  駆動モータ、１６１  回転軸、１７０  偏心荷重、１８０  弾性部材、１９０  駆動モータ支持部、２００  検知部、２１０  駆動モータ制御部、Ａｈ１  空洞部、Ｃ１，Ｃ２  キャパシタ、Ｃ５  キャパシタ素子、Ｃ１０  中心軸、Ｄｅ１１，Ｄｅ１２  放電電極、Ｄｇ  ＥＳＤ保護部、Ｄｇ１，Ｄｇ３  ＥＳＤ保護素子、Ｄｇ１１，Ｄｇ３１  放電素子、ＧＮＤ，ＧＮＤ１，ＧＮＤ２，Ｐ１，Ｐ２，Ｐ３，Ｐ４  外部電極、Ｌ１  一次コイル、Ｌ２  二次コイル、Ｌ５  インダクタ素子、Ｓｅ１  放電補助電極、Ｓｈ１１，Ｓｈ２１  シールド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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