(57)【特許請求の範囲】
【請求項１】
電圧駆動型スイッチング素子を駆動するスイッチング回路であって、
第１スイッチング素子と、
前記第１スイッチング素子の低電位端子と前記電圧駆動型スイッチング素子のゲートとを接続するゲートオン配線と、
前記ゲートオン配線に配置され、一端が前記第１スイッチング素子の低電位端子に接続され、他端が前記電圧駆動型スイッチング素子のゲートに接続されている第１抵抗と、
前記電圧駆動型スイッチング素子の前記ゲートと接地電位とを接続するゲートオフ配線と、
前記ゲートオフ配線に配置され、高電位端子が前記電圧駆動型スイッチング素子のゲートに接続され、低電位端子が前記接地電位に接続されている第２スイッチング素子と、
前記第２スイッチング素子の高電位端子と前記電圧駆動型スイッチング素子の前記ゲートとを接続する範囲の前記ゲートオフ配線に配置され、一端が前記電圧駆動型スイッチング素子の前記ゲートに接続され、他端が前記第２スイッチング素子の高電位端子に接続されている第２抵抗と、
第１キャパシタと、前記第１キャパシタに充電される電荷を用いて負電圧を出力する第２キャパシタと、を有するチャージポンプ部と、
前記第１スイッチング素子の低電位端子と前記第１抵抗の一端とを接続する範囲の前記ゲートオン配線と前記第１キャパシタの一方の端子とを接続する第１配線と、
前記第２スイッチング素子の高電位端子と前記第２抵抗の他端とを接続する範囲の前記ゲートオフ配線と前記第１キャパシタの前記一方の端子とを接続する第２配線と、
を備え、
前記スイッチング回路は、さらに、
前記第１配線に配置され、一端が前記ゲートオン配線に接続され、他端が前記第１キャパシタの前記一方の端子に接続され、前記第１スイッチング素子がオンとなるときに前記第１配線を介して前記第１キャパシタを充電する第３抵抗と、
前記第２配線に配置され、一端が前記ゲートオフ配線に接続され、他端が前記第１キャパシタの前記一方の端子に接続され、前記第２スイッチング素子がオンとなるときに前記第２配線を介して前記第１キャパシタを放電させる第４抵抗と、
のうちの少なくとも一方を備える、
スイッチング回路。
【請求項２】
電圧駆動型スイッチング素子を駆動するスイッチング回路であって、
第１スイッチング素子と、
前記第１スイッチング素子の低電位端子と前記電圧駆動型スイッチング素子のゲートとを接続するゲートオン配線と、
前記ゲートオン配線に配置され、一端が前記第１スイッチング素子の低電位端子に接続され、他端が前記電圧駆動型スイッチング素子のゲートに接続されている第１抵抗と、
前記電圧駆動型スイッチング素子の前記ゲートと接地電位とを接続するゲートオフ配線と、
前記ゲートオフ配線に配置され、高電位端子が前記電圧駆動型スイッチング素子のゲートに接続され、低電位端子が前記接地電位に接続されている第２スイッチング素子と、
前記第２スイッチング素子の高電位端子と前記電圧駆動型スイッチング素子の前記ゲートとを接続する範囲の前記ゲートオフ配線に配置され、一端が前記電圧駆動型スイッチング素子の前記ゲートに接続され、他端が前記第２スイッチング素子の高電位端子に接続されている第２抵抗と、
第１キャパシタと、前記第１キャパシタに充電される電荷を用いて負電圧を出力する第２キャパシタと、を有するチャージポンプ部と、
前記第１スイッチング素子の低電位端子と前記第１抵抗の一端とを接続する範囲の前記ゲートオン配線と前記第１キャパシタの一方の端子とを接続する第１配線と、
前記第２スイッチング素子の高電位端子と前記第２抵抗の他端とを接続する範囲の前記ゲートオフ配線と前記第１キャパシタの前記一方の端子とを接続する第２配線と、
を備え、
前記スイッチング回路は、さらに、
前記第１配線に配置され、前記第１スイッチング素子がオンとなるときに前記第１配線を介して前記第１キャパシタを充電する第１ダイオードであって、アノード端子が前記ゲートオン配線に接続されており、カソード端子が前記第１キャパシタに接続されている、前記第１ダイオードと、
前記第２配線に配置され、前記第２スイッチング素子がオンとなるときに前記第２配線を介して前記第１キャパシタを放電させる第２ダイオードであって、アノード端子が前記第１キャパシタに接続されており、カソード端子が前記ゲートオフ配線に接続されている、前記第２ダイオードと、
のうちの少なくとも一方を備える、
スイッチング回路。
【請求項３】
前記第１ダイオードと、前記第２ダイオードとを備えており、
前記第２抵抗の他端と前記第２スイッチング素子の高電位端子とを接続する範囲の前記ゲートオフ配線に配置され、そのアノード端子が前記第２抵抗の他端に接続されると共に、そのカソード端子が前記第２スイッチング素子の高電位端子に接続される第３ダイオードと、
前記第２キャパシタの負電圧を出力する側の一方の端子と前記電圧駆動型スイッチング素子の前記ゲートとを接続する第３配線と、
前記第３配線を導通状態と非導通状態に切替える第３スイッチング素子と、をさらに備えており、
前記電圧駆動型スイッチング素子をオフする場合に、前記第２スイッチング素子がオンし、前記電圧駆動型スイッチング素子のゲート電圧が基準電位まで低下したときに前記第３スイッチング素子がオンするように構成されている、請求項２に記載のスイッチング回路。
【請求項４】
前記チャージポンプ部は、
前記第２スイッチング素子の低電位端子と接地電位とを接続する範囲の前記ゲートオフ配線と、前記第１キャパシタの他方の端子とを接続する第４配線と、
前記第２キャパシタが配置されており、前記第４配線と前記ゲートオフ配線との接続点と前記第２スイッチング素子の低電位端子とを接続する範囲の前記ゲートオフ配線を、前記第２キャパシタを介して前記第１キャパシタの前記他方の端子に接続する第５配線と、
前記第４配線に配置され、そのアノード端子が前記第１キャパシタの前記他方の端子に接続されると共に、そのカソード端子が前記ゲートオフ配線に接続される第４ダイオードと、
前記第５配線に配置され、そのアノード端子が前記第２キャパシタの前記一方の端子に接続されると共に、そのカソード端子が前記第１キャパシタの前記他方の端子に接続される第５ダイオードと、をさらに備える、請求項３に記載のスイッチング回路。
【請求項５】
電圧駆動型スイッチング素子と、
前記電圧駆動型スイッチング素子を駆動する請求項３又は４に記載のスイッチング回路と、を備える電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、スイッチング回路に関する。詳細には、チャージポンプ部を備えたスイッチング回路に関する。
【背景技術】
【０００２】
ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型スイッチング素子は、様々な用途で用いられており、例えば、直流電圧を変圧するコンバータ装置、直流電圧を交流電圧に変換するインバータ装置等の電力変換回路に用いられる。電圧駆動型スイッチング素子を駆動するために、制御信号に基づいて動作するスイッチング回路が用いられる。スイッチング回路は、オン期間において電圧駆動型スイッチング素子のゲートを直流電源の正極に接続させ、オフ期間において電圧駆動型スイッチング素子のゲートを直流電源の負極に接続させるように構成されている。これにより、電圧駆動型スイッチング素子は、オン期間においてゲート電圧が上昇してターンオンし、オフ期間においてゲート電圧が降下してターンオフする。この種のスイッチング回路では、負電圧を生成するためのチャージポンプ部を備えることがある。例えば、特許文献１には、パルス信号に基づいて負電圧を生成するチャージポンプ部を備えたスイッチング回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４９４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャージポンプ部を備えたスイッチング回路では、電圧駆動型スイッチング素子をオン・オフするためのパルス信号を用いてチャージポンプ部に負電圧を生成することができる。しかしながら、このような構成を採用すると、電圧駆動型スイッチング素子のスイッチングスピードが低下し、スイッチング損失が増大するという問題が生じる。
【０００５】
例えば、図９に示すスイッチング回路では、電源電位Ｖｃｃと電圧駆動型スイッチング素子ＳＭのゲートＳｇとがゲートオン配線２０で接続されている。ゲートオン配線２０には、第１スイッチング素子Ｓ１と第１抵抗Ｒ１が配置されている。また、電圧駆動型スイッチング素子ＳＭのゲートＳｇと接地電位ＧＮＤとは、ゲートオフ配線２２で接続されている。ゲートオフ配線２２には、第２抵抗Ｒ２と第２スイッチング素子Ｓ２とが配置されている。チャージポンプ部は、第１キャパシタＣ１と、負電圧を出力する第２キャパシタＣ２とを有する。第１キャパシタＣ１は、第１スイッチング素子Ｓ１と第１抵抗Ｒ１との接続点Ｘでゲートオン配線２０に接続されている。このスイッチング回路では、電圧駆動型スイッチング素子ＳＭをオンする場合、第１スイッチング素子Ｓ１をオンすると共に、第２スイッチング素子Ｓ２をオフする。これによって、電圧駆動型スイッチング素子ＳＭのゲートＳｇに電荷が充電され、電圧駆動型スイッチング素子ＳＭがオンする。一方、電圧駆動型スイッチング素子ＳＭをオフする場合、第１スイッチング素子Ｓ１をオフすると共に、第２スイッチング素子Ｓ２をオンする。これによって、電圧駆動型スイッチング素子ＳＭのゲートＳｇから電荷が放電され、電圧駆動型スイッチング素子ＳＭがオフする。
【０００６】
ここで、電圧駆動型スイッチング素子ＳＭをオンする場合、チャージポンプ部の第１キャパシタＣ１にも電荷が充電される。この際、第１スイッチング素子Ｓ１のインピーダンスは低いため、接続点Ｘの電圧は短時間で電源電位Ｖｃｃまで上昇する。このため、第１キャパシタＣ１を接続点Ｘに接続したとしても、電圧駆動型スイッチング素子ＳＭのオンスピードの低下は抑制され、スイッチング損失の増加も抑制される。しかしながら、電圧駆動型スイッチング素子ＳＭをオフする場合、電圧駆動型スイッチング素子ＳＭのオン時に第１キャパシタＣ１に充電された電荷が、第１抵抗Ｒ１と第２抵抗Ｒ２とを介して放電される。このため、第２抵抗Ｒ２には、電圧駆動型スイッチング素子ＳＭのゲートＳｇに充電された電荷だけでなく第１キャパシタＣ１に充電された電荷も流れることとなる。このため、電圧駆動型スイッチング素子ＳＭのオフスピードが低下し、スイッチング損失の増加が生じる。
【０００７】
また、例えば、図１０に示すスイッチング回路のように、第２抵抗Ｒ２と第２スイッチング素子Ｓ２との接続点Ｙで第１キャパシタＣ１をゲートオフ配線２２に接続することも考えられる。このスイッチング回路では、電圧駆動型スイッチング素子ＳＭをオフする場合、第２スイッチング素子Ｓ２のインピーダンスは低いため、接続点Ｙの電圧は短時間で接地電圧ＧＮＤまで低下する。このため、第１キャパシタＣ１を接続点Ｙに接続したとしても、電圧駆動型スイッチング素子ＳＭのオフスピードの低下は抑制され、スイッチング損失の増加も抑制される。しかしながら、電圧駆動型スイッチング素子ＳＭをオンする場合、第１抵抗Ｒ１と第２抵抗Ｒ２とを介して第１キャパシタＣ１が充電される。このため、第１抵抗Ｒ１には、ゲートＳｇを充電するための電荷だけでなく第１キャパシタＣ１を充電するための電荷も流れることとなる。このため、電圧駆動型スイッチング素子ＳＭのオンスピードが低下し、スイッチング損失の増加が生じる。
【０００８】
また、例えば、図１１に示すスイッチング回路のように、電圧駆動型スイッチング素子ＳＭのゲートＳｇに接続点Ｚで第１キャパシタＣ１を接続することも考えられる。この構成では、電圧駆動型スイッチング素子ＳＭのゲートＳｇに並列に第１キャパシタＣ１が接続される。この場合、電圧駆動型スイッチング素子ＳＭをオンする場合、第１キャパシタＣ１に充電される電荷が第１抵抗Ｒ１を流れる。また、電圧駆動型スイッチング素子ＳＭをオフする場合、第１キャパシタＣ１に充電された電荷が第２抵抗Ｒ２を流れる。つまり、第１抵抗Ｒ１および第２抵抗Ｒ２に流れる電荷は、電圧駆動型スイッチング素子ＳＭのゲートＳｇに充放電される電荷だけでなく第１キャパシタＣ１に充放電される電荷も流れることとなる。このため、スイッチング素子ＳＭのオン、オフスピードが共に低下し、スイッチング損失の増加が生じる。
【０００９】
上記の問題を鑑み、本明細書は、チャージポンプ部を備えたスイッチング回路において、スイッチングスピードの低下を抑制し、スイッチング損失の増加を抑制することができるスイッチング回路を開示する。
【課題を解決するための手段】
【００１０】
本明細書は、電圧駆動型スイッチング素子を駆動するスイッチング回路を開示する。このスイッチング回路は、電圧駆動型スイッチング素子のオン・オフを切替える第１スイッチング素子と、第１スイッチング素子と電圧駆動型スイッチング素子のゲートとを接続するゲートオン配線と、ゲートオン配線に配置される第１抵抗と、電圧駆動型スイッチング素子のゲートに接続されるゲートオフ配線と、ゲートオフ配線に配置され、ゲートオフ配線を導通状態と非導通状態に切替える第２スイッチング素子と、第２スイッチング素子と電圧駆動型スイッチング素子のゲートとを接続する範囲のゲートオフ配線に配置される第２抵抗とを備えている。また、第１キャパシタと第１キャパシタに充電される電荷を用いて負電圧を出力する第２キャパシタとを有するチャージポンプ部と、第１スイッチング素子と第１抵抗とを接続する範囲のゲートオン配線と第１キャパシタとを接続する第１配線と、第２スイッチング素子と第２抵抗とを接続する範囲のゲートオフ配線と第１キャパシタとを接続する第２配線と、第１配線と第２配線の少なくとも一方に配置され、第１スイッチング素子がオンとなるときに第１配線を介して第１キャパシタを充電する一方で、第２スイッチング素子がオンとなるときに第２配線を介して第１キャパシタを放電させる抵抗部とを備えている。
【００１１】
このスイッチング回路は、チャージポンプ部の第１キャパシタが第１配線を介してゲートオン配線（詳細には、第１スイッチング素子と第１抵抗とを接続する範囲のゲートオン配線）に接続されると共に、第２配線を介してゲートオフ配線（詳細には、第２スイッチング素子と第２抵抗とを接続する範囲のゲートオフ配線）に接続される。そして、第１配線と第２配線の少なくとも一方には、第１スイッチング素子がオンとなるときに第１配線を介して第１キャパシタを充電する一方で、第２スイッチング素子がオンとなるときに第２配線を介して第１キャパシタを放電させる抵抗部が配置されている。このため、電圧駆動型スイッチング素子をオンする場合は、第１配線を介して第１キャパシタが充電される。第１キャパシタに充電される電荷が第１抵抗を流れないため、電圧駆動型スイッチング素子のオンスピードの低下が抑制され、スイッチング損失の増加を抑制することができる。一方、電圧駆動型スイッチング素子をオフする場合は、第１キャパシタに充電された電荷が第２配線を介して放電される。第１キャパシタに充電された電荷が第２抵抗を流れないため、電圧駆動型スイッチング素子のオフスピードの低下が抑制され、スイッチング損失の増加を抑制することができる。このスイッチング回路によると、電圧駆動型スイッチング素子のスイッチングスピードの低下を抑制し、スイッチング損失の増加を抑制することができる。
【００１２】
なお、上記の「抵抗部」は、第１スイッチング素子がオンとなるときに、第１配線を介して第１キャパシタを充電するものであるが、第１キャパシタに充電される電荷の一部が第２配線を介して充電されてもよい。すなわち、「抵抗部」は、第１配線を介して第１キャパシタに充電される電荷が、第２配線を介して第１キャパシタに充電される電荷よりも多くなるように構成されていればよい。
また、上記の「抵抗部」は、第２スイッチング素子がオンとなるときに、第２配線を介して第１キャパシタの電荷を放電するものであるが、第１キャパシタの電荷の一部が第１配線を介して放電されてもよい。すなわち、「抵抗部」は、第２配線を介して第１キャパシタから放電される電荷が、第１配線を介して第１キャパシタから放電される電荷よりも多くなるように構成されていればよい。
【図面の簡単な説明】
【００１３】
【図１】実施例１のスイッチング回路の構成を示す図。
【図２】実施例１のスイッチング回路の各点の信号の変化を示すタイミング図。
【図３】実施例２のスイッチング回路の構成を示す図。
【図４】実施例２のスイッチング回路の各点の信号の変化を示すタイミング図。
【図５】実施例２のスイッチング回路の変形例の構成を示す図。
【図６】実施例３のスイッチング回路の構成を示す図。
【図７】実施例３のスイッチング回路の各点の信号の変化を示すタイミング図。
【図８】実施例３のスイッチング回路の変形例の構成を示す図。
【図９】チャージポンプ部を備えたスイッチング回路の一例を示す図。
【図１０】チャージポンプ部を備えたスイッチング回路の他の一例を示す図。
【図１１】チャージポンプ部を備えたスイッチング回路の他の一例を示す図。
【発明を実施するための形態】
【実施例１】
【００１４】
図１に、電圧駆動型スイッチング素子ＳＭ（以下では、単にスイッチング素子ＳＭという）を駆動するスイッチング回路１の回路図を示す。本実施例のスイッチング回路１は、スイッチング素子ＳＭのオンとオフを切替える。スイッチング素子ＳＭは、絶縁ゲートを有するパワー半導体素子であり、具体的には、ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子ＳＭは、ゲートＳｇにゲートオン電圧が印加された状態ではドレインＳｄＭとソースＳｓＭとの間が導通状態となり、ゲートＳｇにゲートオン電圧が印加されていない状態（ゲートオフ状態）では、ドレインＳｄＭとソースＳｓＭとの間が非導通状態となる。また、スイッチング素子ＳＭは、還流ダイオードを備えている。スイッチング素子ＳＭは、直流電圧を交流電圧に変換するインバータ装置等の電力変換回路に装備される。
【００１５】
スイッチング回路１は、ゲート駆動部（２０，２２，Ｓ１，Ｓ２，Ｒ１，Ｒ２）と、チャージポンプ部２と、制御装置１０を備えている。ゲート駆動部（２０，２２，Ｓ１，Ｓ２，Ｒ１，Ｒ２）は、ゲートオン配線２０と、ゲートオフ配線２２と、第１，第２スイッチング素子Ｓ１，Ｓ２と、第１，第２抵抗Ｒ１，Ｒ２を備えている。
【００１６】
スイッチング素子ＳＭのゲートＳｇには、ゲートオン配線２０の一端とゲートオフ配線２２の一端が接続されている。すなわち、ゲートオン配線２０とゲートオフ配線２２の接続ノードＮ１にスイッチング素子ＳＭのゲートＳｇが接続されている。ゲートオン配線２０の他端には、第１スイッチング素子Ｓ１のドレインＳｄ１が接続されている。第１スイッチング素子Ｓ１のソースＳｓ１は、電源電位Ｖｃｃに接続されている。第１スイッチング素子Ｓ１は、例えば、ｐチャネル型のＭＯＳＦＥＴである。第１スイッチング素子Ｓ１のゲートには、オペアンプ１２を介して制御装置１０が接続されている。第１スイッチング素子Ｓ１は、制御装置１０から入力される制御信号ｓｉｇ１に基づいて、オン状態とオフ状態とに切替わる。ゲートオン配線２０には、第１抵抗Ｒ１が配置されており、第１抵抗Ｒ１はゲートＳｇと第１スイッチング素子Ｓ１との間に設けられている。第１抵抗Ｒ１によって、スイッチング素子ＳＭのゲートＳｇに電荷が充電される速度が調整される。すなわち、第１抵抗Ｒ１は、スイッチング素子ＳＭのオンスピードを調整している。なお、第１スイッチング素子Ｓ１は上記のｐチャネル型のＭＯＳＦＥＴに限られず、他のスイッチング素子、例えば、ｎチャネル型のＭＯＳＦＥＴであってもよい。
【００１７】
ゲートオフ配線２２には、第２スイッチング素子Ｓ２と第２抵抗Ｒ２が配置されている。第２スイッチング素子Ｓ２のドレインＳｄ２とスイッチング素子ＳＭのゲートＳｇは、ゲートオフ配線２２により接続されている。第２スイッチング素子Ｓ２は、例えば、ｎチャネル型のＭＯＳＦＥＴである。第２スイッチング素子Ｓ２のゲートには、オペアンプ１４を介して制御装置１０が接続されている。第２スイッチング素子Ｓ２は、制御装置１０から入力される制御信号ｓｉｇ２に基づいて、オン状態とオフ状態とに切替わる。これにより、ゲートオフ配線２２が導通状態と非導通状態に切替えられる。第２スイッチング素子Ｓ２とスイッチング素子ＳＭのゲートＳｇとを接続する範囲のゲートオフ配線２２には、第２抵抗Ｒ２が配置されている。第２抵抗Ｒ２によって、スイッチング素子ＳＭのゲートＳｇから電荷が放電される速度が調整される。すなわち、第２抵抗Ｒ２は、スイッチング素子ＳＭのオフスピードを調整している。本実施例では、第２抵抗Ｒ２の抵抗値は、第１抵抗Ｒ１の抵抗値と異なる。したがって、スイッチング素子ＳＭのオンスピードとオフスピードが異なるように調整されている。ゲートオフ配線２２の他端は、接地電位に接続されている。第２スイッチング素子Ｓ２のソースＳｓ２は、ゲートオフ配線２２を介して接地電位に接続されている。なお、第２スイッチング素子Ｓ２は上記のｎチャネル型のＭＯＳＦＥＴに限られず、他のスイッチング素子、例えば、ｐチャネル型のＭＯＳＦＥＴであってもよい。また、第１抵抗Ｒ１と第２抵抗Ｒ２との抵抗値は同一としてもよい。
【００１８】
チャージポンプ部２は、その一端がゲート駆動部（２０，２２，Ｓ１，Ｓ２，Ｒ１，Ｒ２）に接続されると共に、その他端が接地電位に接続されている。チャージポンプ部２は、ゲート駆動部（２０，２２，Ｓ１，Ｓ２，Ｒ１，Ｒ２）からスイッチング素子ＳＭに出力されるパルス信号を用いて負電圧を発生させる。チャージポンプ部２は、第１キャパシタＣ１と、第２キャパシタＣ２と、第４ダイオードＤ４と、第５ダイオードＤ５を備えている。第１キャパシタＣ１の端子１６には、第１配線２４と第２配線２６が接続されている。具体的には、第１配線２４と第２配線２６の接続ノードＮ２に第１キャパシタＣ１の端子１６が接続されている。第１配線２４は、接続ノードＮ３でゲートオン配線２０と第１キャパシタＣ１の端子１６とを接続している。接続ノードＮ３は、第１スイッチング素子Ｓ１と第１抵抗Ｒ１との間に配置されている。第２配線２６は、接続ノードＮ４でゲートオフ配線２２と第１キャパシタＣ１の端子１６とを接続している。接続ノードＮ４は、第２スイッチング素子Ｓ２と第２抵抗Ｒ２との間に配置されている。第１配線２４には第３抵抗Ｒ３が配置されている。第２配線２６には第４抵抗Ｒ４が配置されている。第３抵抗Ｒ３および第４抵抗Ｒ４の抵抗値は、第１抵抗Ｒ１および第２抵抗Ｒ２の抵抗値よりも小さい。
【００１９】
第１キャパシタの端子１７には、第４配線２８と第５配線３０が接続されている。具体的には、第４配線２８と第５配線３０の接続ノードＮ５に第１キャパシタＣ１の端子１７が接続されている。第４配線２８は、接続ノードＮ６でゲートオフ配線２２と第１キャパシタＣ１の端子１７とを接続している。接続ノードＮ６は、第２スイッチング素子Ｓ２と接地電位との間に位置している。第５配線３０は、接続ノードＮ７でゲートオフ配線２２と第１キャパシタの端子１７とを接続している。接続ノードＮ７は、第２スイッチング素子Ｓ２と接続ノードＮ６との間に位置している。第４ダイオードＤ４は、第４配線２８に配置されている。第４ダイオードＤ４のアノード端子は第１キャパシタＣ１の端子１７に接続される一方で、第４ダイオードＤ４のカソード端子がゲートオフ配線２２に接続されている。第５ダイオードＤ５と第２キャパシタＣ２は、第５配線に配置されている。第５ダイオードＤ５のアノード端子は第２キャパシタＣ２の端子１９に接続される一方で、第５ダイオードＤ５のカソード端子が第１キャパシタＣ１の端子１７に接続されている。第２キャパシタＣ２の端子１８はゲートオフ配線２２に接続されている。第２キャパシタＣ２は、第１キャパシタＣ１に充電される電荷を用いて負電圧を出力する（後述）。
【００２０】
制御装置１０は、第１スイッチング素子Ｓ１と第２スイッチング素子Ｓ２のオン・オフを制御する。すなわち、制御装置１０は、第１スイッチング素子Ｓ１に制御信号ｓｉｇ１を出力することで、第１スイッチング素子Ｓ１のオン・オフを切替える。また、制御装置１０は、第２スイッチング素子Ｓ２に制御信号ｓｉｇ２を出力することで、第２スイッチング素子Ｓ２のオン・オフを切替える。後述するように、制御装置１０が第１スイッチング素子Ｓ１をオンにすると共に、第２スイッチング素子Ｓ２をオフにすることで、スイッチング素子ＳＭをオンとする。一方、制御装置１０が第２スイッチング素子Ｓ２をオフにすると共に、第１スイッチング素子Ｓ１をオンにすることで、スイッチング素子ＳＭをオフとする。
【００２１】
次に、図２を用いて本実施例のスイッチング回路１の動作を説明する。まず、制御装置１０は、第１スイッチング素子Ｓ１をオンすると共に、第２スイッチング素子Ｓ２をオフする（ｔ１）。このため、第１スイッチング素子Ｓ１のドレイン電圧Ｖ１が電源電位Ｖｃｃまで上昇する。これによって、スイッチング素子ＳＭのゲートＳｇへ第１抵抗Ｒ１を介して電流が流れ、ゲートＳｇに電荷が充電される。ゲートＳｇの充電に伴ってゲート電圧Ｖｇが上昇し、スイッチング素子ＳＭがオンする。ゲートＳｇへの充電と同時に、第１キャパシタＣ１が第１配線２４（第３抵抗Ｒ３）を介して充電される。第１キャパシタＣ１が完全に充電されると、接続ノードＮ２の電圧ＶＮ２はＶｃｃとなる。なお、第１キャパシタＣ１の充電経路は、抵抗Ｒ１，Ｒ２，Ｒ４を介する経路（第２配線２６を用いる経路）も存在する。しかしながら、本実施例では、第３抵抗Ｒ３の抵抗値は、抵抗Ｒ１，Ｒ２，Ｒ４を介する経路の合成抵抗値よりも十分に小さいため、第３抵抗Ｒ３を介して充電される経路（第１配線２４）が支配的となる。このため、第１キャパシタＣ１は、第１配線２４を介して充電されているということができる。なお、第１キャパシタＣ１に第１配線２４を介して充電される電荷量Ｑ１が、第１キャパシタＣ１に第２配線２６を介して充電される電荷量Ｑ２より大きければ、スイッチング損失の増大を抑制する効果を得られる。例えば、電荷量Ｑ１と電荷量Ｑ２の比を２とすると、スイッチング素子ＳＭのゲートＳｇの充電効率は７５％となる。すなわち、効率の低下を２５％に抑制することができる。また、電荷量Ｑ１と電荷量Ｑ２の比を１０及び１００とすると、ゲートＳｇの充電効率をそれぞれ、９２％及び９９％とすることができる。このように、電荷量Ｑ１と電荷量Ｑ２の比を適宜調整することで、スイッチング損失の増大を好適に抑制することができる。なお、ゲートＳｇと第１キャパシタＣ１が完全に充電されると、第２スイッチング素子Ｓ２のドレイン電圧Ｖ２及びゲートＳｇの電圧ＶｇはＶｃｃとなり、また、接続ノードＮ５の電圧ＶＮ５はＶＦとなる。ここで、ＶＦは、第４ダイオードＤ４の順方向電圧である。したがって、第１キャパシタＣ１には、電位差（Ｖｃｃ−ＶＦ）に応じた電荷が充電される。
【００２２】
次に、制御装置１０は、第２スイッチング素子Ｓ２がオンすると共に、第１スイッチング素子Ｓ１をオフする（ｔ２）。これによって、第２スイッチング素子Ｓ２のドレイン電圧Ｖ２が接地電位まで低下する。このとき、スイッチング素子ＳＭのゲートＳｇに充電された電荷は、第２抵抗Ｒ２を介して放電される。その結果、ゲート電圧Ｖｇが低下し、スイッチング素子ＳＭがオフする。また、第１キャパシタＣ１に充電された電荷は、第２配線２６（第４抵抗Ｒ４）を介して放電される。その結果、接続ノードＮ４の電圧が低下し、接続ノードＮ２の電圧ＶＮ２も低下する。なお、第１キャパシタＣ１の放電経路は、第１配線２４（抵抗Ｒ３，Ｒ１，Ｒ２）を介する経路も存在する。しかしながら、第４抵抗Ｒ４の抵抗値は、抵抗Ｒ３，Ｒ１，Ｒ２を介する経路の合成抵抗値よりも十分に小さいため、第４抵抗Ｒ４を介して放電される経路が支配的となる。このため、第１キャパシタＣ１は、第２配線２６を介して放電されているということができる。なお、第１キャパシタＣ１から第２配線２６を介して放電される電荷量Ｑ３が、第１キャパシタＣ１から第１配線２４を介して放電される電荷量Ｑ４より大きければ、スイッチング損失の増大を抑制する効果を得られる。なお、電荷量Ｑ３と電荷量Ｑ４の比は、上述した電荷量Ｑ１及び電荷量Ｑ２と同様に調整することで、スイッチング損失の増大を好適に抑制することができる。ここで、時刻ｔ２において、第１キャパシタＣ１は電位差（Ｖｃｃ−ＶＦ）に応じた電荷を保持している。このため、第１キャパシタＣ１に充電された電荷が放電されると、第１キャパシタＣ１が接続されている接続ノードＮ５の電圧が低下する。また、第１キャパシタＣ１から第２キャパシタに負電荷が移動し、その結果、接続ノードＮ８の電圧ＶＮ８も低下する。このように生成された負電圧は、第２キャパシタＣ２によって保持される。
【００２３】
以下、同様に、制御装置１０が第１スイッチング素子Ｓ１をオンすると（ｔ３）、第１スイッチング素子Ｓ１のドレイン電圧Ｖ１が電源電位Ｖｃｃまで上昇する。これによって、スイッチング素子ＳＭのゲートＳｇのゲート電圧が上昇し、スイッチング素子ＳＭがオンすると共に、第１キャパシタＣ１が第１配線２４（第３抵抗Ｒ３）を介して充電される。ゲートＳｇ及び第１キャパシタＣ１が完全に充電されると、接続ノードＮ２の電圧ＶＮ２はＶｃｃとなり、接続ノードＮ５の電圧ＶＮ５はＶＦまで上昇する。したがって、第１キャパシタＣ１には、電位差（Ｖｃｃ−ＶＦ）に応じた電荷が再び充電される。
【００２４】
続いて、制御装置１０が第２スイッチング素子Ｓ２をオンすると（ｔ４）、第２スイッチング素子Ｓ２のドレイン電圧Ｖ２が接地電位まで低下する。このとき、スイッチング素子ＳＭのゲートＳｇに充電された電荷は、第２抵抗Ｒ２を介して放電される。その結果、ゲート電圧Ｖｇが低下し、スイッチング素子ＳＭがオフする。また、第１キャパシタＣ１に充電された電荷も、第２配線２６（第４抵抗Ｒ４）を介して放電され、接続ノードＮ４の電圧が低下し、接続ノードＮ２の電圧ＶＮ２が低下する。第１キャパシタＣ１は電荷（Ｖｃｃ−ＶＦ）に応じた電荷を保持しているため、第１キャパシタＣ１が接続されている接続ノードＮ５の電圧ＶＮ５がさらに低下する。また、第１キャパシタＣ１から第２キャパシタＣ２に負電荷が移動し、接続ノードＮ８の電圧ＶＮ８がさらに低下する。ここで生成された負電圧は第２キャパシタＣ２によって保持される。
【００２５】
上記のように、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２のオン、オフの動作が繰り返し行われることで、第２キャパシタＣ２が保持する負電圧は、最終的に−（Ｖｃｃ−２ＶＦ）に収束する。
【００２６】
本実施例のスイッチング回路１では、第１キャパシタＣ１を充電する際は第１配線２４を利用し、第１キャパシタＣ１を放電する際は第２配線２６を利用する。このため、スイッチング素子ＳＭのスイッチングスピードの低下を抑制することができ、スイッチング素子ＳＭのスイッチング損失の増大を抑制することができる。また、オン時の合成抵抗値とオフ時の合成抵抗値とをそれぞれ独立して調整することができるため、充電時と放電時におけるゲート電流をそれぞれ調整することができる。
【００２７】
なお、本実施例におけるスイッチング回路１は、第３抵抗Ｒ３および第４抵抗Ｒ４を備えていたが、本明細書に開示の技術は、このような形態に限られない。例えば、スイッチング回路は、第３抵抗Ｒ３のみを第１配線２４に配置するようにしてもよい。このような構成としても、第１キャパシタＣ１の充電時（第１スイッチング素子Ｓ１のオン時）に第１配線２４（第３抵抗Ｒ３）を介して第１キャパシタＣ１が充電され、第１キャパシタＣ１の放電時（第１スイッチング素子のオフ時）に第２配線２６を介して放電されるように、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値を調整すれば、実施例１と同様にスイッチング損失の増大を抑制する効果を得ることができる。また、例えば、スイッチング回路は、第４抵抗Ｒ４のみを第２配線２６に配置するようにしてもよい。このような構成としても、第１キャパシタＣ１の充電時（第１スイッチング素子Ｓ１のオン時）に第１配線２４を介して第１キャパシタＣ１が充電され、第１キャパシタＣ１の放電時（第１スイッチング素子のオフ時）に第２配線２６（第４抵抗Ｒ４）を介して放電されるように、抵抗Ｒ１，Ｒ２，Ｒ４の抵抗値を調整すれば、実施例１と同様にスイッチング損失の増大を抑制する効果を得ることができる。
【００２８】
また、チャージポンプ部２の回路構成は、上記の実施例に開示した構成に限られず、従来公知の種々の回路構成を採用することができる。また、上記の実施例では、チャージポンプ部２の第４ダイオードＤ４や第２キャパシタＣ２をゲートオフ配線２２を介して接地電位に接続したが、このような形態に限られず、第４ダイオードＤ４や第２キャパシタＣ２を直接、接地電位に接続してもよい。
【実施例２】
【００２９】
次に、実施例２のスイッチング回路について、図３を参照して説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構成についてはその詳細な説明を省略する。
【００３０】
本実施例のスイッチング回路は、実施例１の抵抗部に代えて、ダイオード部を備えている。具体的には、本実施例のスイッチング回路は、実施例１の抵抗Ｒ３，Ｒ４に代えて、ダイオードＤ１，Ｄ２を備えている点で相違し、その他の点については同一構成を採用している。すなわち、第１配線２４には第１ダイオードＤ１が配置されており、第２配線２６には第２ダイオードＤ２が配置されている。第１ダイオードＤ１のアノード端子はゲートオン配線２０に接続されると共に、第１ダイオードＤ２のカソード端子が第１キャパシタＣ１に接続されている。第２ダイオードＤ２のアノード端子は第１キャパシタＣ１に接続されると共に、第２ダイオードＤ２のカソード端子がゲートオフ配線２２に接続されている。
【００３１】
図４を用いて、実施例２のスイッチング回路の動作について説明する。制御装置１０によって、第１スイッチング素子Ｓ１がオンすると共に第２スイッチング素子Ｓ２はオフすると（ｔ１）、第１スイッチング素子Ｓ１のドレイン電圧Ｖ１が電源電位Ｖｃｃまで上昇する。これによって、スイッチング素子ＳＭのゲート電圧が上昇し、スイッチング素子ＳＭがオンすると共に、第１キャパシタＣ１が第１ダイオードＤ１を介して充電される。このとき接続ノードＮ２の電圧ＶＮ２はＶｃｃ−ＶＦ１となる。ＶＦ１は、第１ダイオードＤ１の順方向電圧である。なお、第２配線２６には第２ダイオードＤ２が配置されているため、第１キャパシタＣ１への充電経路は、第１ダイオードＤ１を介する経路（第１配線２４）のみである。第１ダイオードＤ１の順方向電圧ＶＦ１と第４ダイオードＤ４の順方向電圧ＶＦ４が同一の順方向電圧ＶＦとすると、第１キャパシタＣ１には電位差（Ｖｃｃ−２ＶＦ）に応じた電荷が充電され、接続ノードＮ５の電圧ＶＮ５はＶＦとなる。
【００３２】
次に、第２スイッチング素子Ｓ２がオン（第１スイッチング素子Ｓ１はオフ）すると（ｔ２）、第２スイッチング素子Ｓ２のドレイン電圧Ｖ２が接地電位まで低下する。このとき、スイッチング素子ＳＭのゲートＳｇから第２抵抗Ｒ２を介して放電されて、ゲート電圧Ｖｇが低下し、スイッチング素子ＳＭがオフする。また、第１キャパシタＣ１からの電荷は第２配線２６（第２ダイオードＤ２）を介して放電され、接続ノードＮ４の電圧が低下し、接続ノードＮ２の電圧ＶＮ２もＶＦまで低下する。なお、第１配線２４には第１ダイオードＤ１が配置されているため、第１キャパシタＣ１の放電経路は、第２配線（第２ダイオードＤ２）を介する経路のみとなる。第１キャパシタＣ１は電位差（Ｖｃｃ−２ＶＦ）に応じた電荷を保持しているため、第１キャパシタＣ１が接続されている接続ノードＮ５の電圧ＶＮ５が低下する。また、第２キャパシタＣ２から第１キャパシタＣ１へ負電荷が移動することで、接続ノードＮ８の電圧ＶＮ８が低下する。ここで生成された負電圧は第２キャパシタＣ２によって保持される。
【００３３】
上記のように、第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２のオン、オフの動作が繰り返し行われることで、接続ノードＮ５の電圧ＶＮ５は−（Ｖｃｃ−３ＶＦ）まで低下する。また、第２キャパシタＣ２が保持する負電圧は、最終的に−（Ｖｃｃ−４ＶＦ）に収束する。ただし、上記の説明では、ダイオードＤ１，Ｄ２，Ｄ４，Ｄ５の順方向電圧が全てＶＦで等しいとしている。
【００３４】
本実施例のスイッチング回路では、第１スイッチング素子Ｓ１のオン時において、第１ダイオードＤ１を介して低いインピーダンスで電流が第１キャパシタＣ１に流れる。このため、第１キャパシタＣ１の充電速度を、実施例１と比較して速くすることができる。また、第１キャパシタＣ１の充電が開始された直後においては、スイッチング素子ＳＭのゲート電圧Ｖｇはミラー電圧となる。このとき、ダイオードＤ１，Ｄ２の順方向電圧が確保されないと、ダイオードＤ１，Ｄ２には電流が流れない。したがって、電流は第１抵抗Ｒ１のみに流れることとなる。このため、スイッチング素子ＳＭのオン速度の制御因子を減らすことができる。すなわち、スイッチング素子ＳＭのオン速度は第１抵抗Ｒ１のみによって決まることとなり、スイッチング素子ＳＭのオン速度のばらつきを抑制することができる。また、第１キャパシタＣ１への充電がスイッチング素子ＳＭのオンに対して影響することを低減できるため、スイッチング素子ＳＭのスイッチングオン損失の増大を抑制することができる。
【００３５】
また、第２スイッチング素子Ｓ２のオン時においては、第１キャパシタＣ１の放電経路は第２配線２６のみとなり、第２配線２６には第２ダイオードＤ２しか配置されていない。このため、第１キャパシタＣ１の電荷が低いインピーダンスで放電される。このため、第１キャパシタＣ１の放電速度が実施例１に比べて速くなる。また、接続ノードＮ２の電圧ＶＮ２が低下を開始した直後においては、スイッチング素子ＳＭのゲート電圧Ｖｇはミラー電圧となる。このとき、ダイオードＤ１，Ｄ２の順方向電圧が確保されないとダイオードＤ１，Ｄ２には電流が流れない。したがって、ゲートＳｇから放電される電流は第２抵抗Ｒ２のみに流れることとなる。このため、スイッチング素子ＳＭのオフ速度の制御因子を減らすことができる。すなわち、スイッチング素子ＳＭのオフ速度は第２抵抗Ｒ２のみによって決まることとなり、スイッチング素子ＳＭのオフ速度のばらつきを抑制することができる。また、第１キャパシタＣ１からの放電が、スイッチング素子ＳＭのオフに対して影響することを低減できるため、スイッチング素子ＳＭのスイッチングオフ損失を抑制することができる。
【００３６】
なお、第１配線２４及び第２配線２６に配置されるダイオード部の構成は、上記の実施例に限られない。例えば、図５に示すように、第１配線２４に第１ダイオードＤ１，Ｄ１が直列に２つ配置され、第２配線２６に第２ダイオードＤ２，Ｄ２が直列に２つ配置されていてもよい。このような構成では、一方の第１ダイオードＤ１のアノード端子がゲートオン配線２０に接続されると共に、他方の第１ダイオードＤ１のカソード端子が第１キャパシタＣ１に接続されている。また、一方の第２ダイオードＤ２のアノード端子が第１キャパシタＣ１に接続されると共に、他方の第２ダイオードＤ２のカソード端子がゲートオフ配線２２に接続されている。このような構成によると、スイッチング回路の動作を繰り返すことによって、第２キャパシタＣ２に保持される負電圧を−（Ｖｃｃ−６ＶＦ）と高くすることができる。また、第１ダイオードＤ１を直列にｎ個配置し、第２ダイオードＤ２を直列にｎ個配置することで、所望の負電圧を生成することができる。なお、このときの第２キャパシタＣ２に保持される負電圧は、最終的には−｛Ｖｃｃ−（２ｎ＋２）ＶＦ｝となる。
【００３７】
また、上記の実施例では、第１配線２４と第２配線２６のそれぞれにダイオードを配置したが、このような形態に限られない。例えば、第１スイッチング素子Ｓ１がオンとなるときに、第１配線２４を介して第１キャパシタＣ１が実質的に充電され、第２スイッチング素子Ｓ２がオンとなるときに、第２配線２６を介して第１キャパシタＣ２が実質的に放電されるようであれば、第１配線２４と第２配線２６の一方にのみダイオードが配置されていてもよい。ここで、実質的に充電されるとは、第１配線２４を流れる電荷量が第２配線２６を流れる電荷量より大きくなることを意味する。第１配線２４を流れる電荷量と第２配線２６を流れる電荷量の比は、上述した実施例１における電荷量Ｑ１及び電荷量Ｑ２と同様に、適宜調整することで実施例１のスイッチング回路と同様の作用効果を奏することができる。
【実施例３】
【００３８】
次に、図６を参照して、実施例３のスイッチング回路について説明する。以下では、実施例２と相違する点についてのみ説明し、実施例２と同一の構成についてはその詳細な説明を省略する。本実施例のスイッチング回路は、第３ダイオードＤ３と、第３配線３４と、第３スイッチング素子Ｓ３をさらに備えている。
【００３９】
第３ダイオードＤ３は、ゲートオフ配線２２に配置されている。第３ダイオードＤ３のアノード端子はスイッチング素子ＳＭのゲートＳｇに接続されると共に、第３ダイオードＤ３のカソード端子は第２スイッチング素子Ｓ２に接続されている。より詳細には、第３ダイオードＤ３は、第２抵抗Ｒ２と接続ノードＮ４との間の範囲のゲートオフ配線２２に配置されている。
【００４０】
第３配線３４は、第２キャパシタＣ２の一方の端子１９（詳細には、接続ノードＮ８）とスイッチング素子ＳＭのゲートＳｇとを接続している。第３スイッチング素子Ｓ３は、第３配線３４に配置され、第３配線３４を導通状態と非導通状態に切替える。詳細には、第３スイッチング素子Ｓ３のドレインＳｄ３は、第３配線３４を介してゲートＳｇと接続されており、第３スイッチング素子Ｓ３のソースＳｓ３は、第３配線３４を介して第２キャパシタＣ２（詳細には、接続ノードＮ８）と接続されている。
【００４１】
第３スイッチング素子Ｓ３のゲートは、ＡＮＤ回路４２およびオペアンプ４０（＋端子）を介して、基準電位Ｖｓに接続されている。また、第３スイッチング素子Ｓ３のゲートには、ＡＮＤ回路４２を介して制御装置１０からの制御信号ｓｉｇ２が入力される。オペアンプ４０（−端子）は、第３配線３４を介してスイッチング素子ＳＭのゲートＳｇに接続されている。
【００４２】
実施例３のスイッチング回路では、スイッチング素子ＳＭをオフする場合に、まず、第２スイッチング素子Ｓ２がオンし、ゲートＳｇが基準電位Ｖｓまで低下したときに第３スイッチング素子Ｓ３がオンするように構成されている。以下、本実施例のスイッチング回路の動作について図７を用いて、具体的に説明する。本実施例のスイッチング回路では、実施例１におけるスイッチング素子ＳＭのオフ後（第１スイッチング素子Ｓ１のオフ後（第２スイッチング素子Ｓ２のオン後））に、第３スイッチング素子Ｓ３をオンする点（図面中の時刻ｔ２´、ｔ４´、ｔ６´）が相違しており、その他の動作については実施例２と同様である。
【００４３】
第１スイッチング素子Ｓ２のオフ時（ｔ２）、ＡＮＤ回路４２には、制御信号ｓｉｇ２が入力される。その後、スイッチング素子ＳＭのゲート電圧Ｖｇが基準電位Ｖｓまで低下すると、オペアンプ４０の（−端子）に入力される電圧（すなわち、ゲート電圧Ｖｇ）が基準電位Ｖｓより低くなる。その結果、オペアンプ４０から出力される信号がオフ状態からオン状態に変化し、オン状態に変化した信号がＡＮＤ回路４２に入力される。ＡＮＤ回路４２は、制御回路１０より入力される制御信号ｓｉｇ２がオン状態であり、オペアンプ４０から入力される信号がオン状態となると（時刻ｔ２’）、スイッチング素子Ｓ３をオンする。スイッチング素子Ｓ３がオンすることにより、第２キャパシタＣ２に保持されていた負電圧が、スイッチング素子ＳＭのゲートＳｇに印加され、ゲートＳｇを負電圧まで低下させる。なお、スイッチング素子Ｓ３をオンすると、スイッチング素子ＳＭのゲートＳｇが負電圧となるが、ゲートオフ配線２２には第３ダイオードＤ３が配置されている。このため、ゲートオフ配線２２をスイッチング素子ＳＭのゲートＳｇに向かって電流が流れることはない。
【００４４】
上記のように、第２スイッチング素子Ｓ２をオフした後に、第３スイッチング素子Ｓ３をオンすることで、スイッチング素子ＳＭがオフされているときに、そのゲートＳｇに負電位−（Ｖｃｃ−２ＶＦ）を印加することができる。
【００４５】
本実施例では、スイッチング素子ＳＭのオフ後に、ゲート電圧Ｖｇを負電圧にすることができる。このため、スイッチング素子ＳＭにサージ電圧やノイズが発生した場合でも、スイッチング素子ＳＭが誤ってオンすることを防止することができる。なお、本実施例の構成は、実施例１のスイッチング回路に用いてもよい。
【００４６】
また、本実施例では、第３ダイオードＤ３が第２抵抗Ｒ２と接続ノードＮ４との間に配置されていたが、これには限られず、例えば、第３ダイオードＤ３は、接続ノードＮ４と第２スイッチング素子Ｓ２との間に配置されていてもよい。
【００４７】
また、図８に示すように、第３スイッチング素子Ｓ３をオンするタイミングを制御するためにカウンタ回路４４を用いてもよい。カウンタ回路４４は、第２スイッチング素子Ｓ２がオンされるとカウント動作を開始し、第２スイッチング素子Ｓ２がオンしてから所定時間が経過したときに第３スイッチング素子Ｓ３をオンする。このような構成によっても、適切なタイミングでスイッチング素子ＳＭのゲートＳｇに負電圧を印加することができる。
【００４８】
本明細書が開示する技術要素について、以下に列記する。なお、以下の技術要素は、それぞれ独立して有用なものである。
【００４９】
本明細書が開示する一例のスイッチング回路では、抵抗部は、第１配線に配置される第３抵抗と、第２配線に配置される第４抵抗を備えていてもよい。この構成では、第３抵抗と第４抵抗の抵抗値を調整することで、電圧駆動型スイッチング素子をオン・オフする際に第１キャパシタに充放電される電荷が流れる経路の切替えをより容易に行うことができる。
【００５０】
本明細書が開示する一例のスイッチング回路は、電圧駆動型スイッチング素子を駆動するスイッチング回路であって、電圧駆動型スイッチング素子のオン・オフを切替える第１スイッチング素子と、第１スイッチング素子と電圧駆動型スイッチング素子のゲートとを接続するゲートオン配線と、ゲートオン配線に配置される第１抵抗と、電圧駆動型スイッチング素子のゲートに接続されるゲートオフ配線と、ゲートオフ配線に配置され、ゲートオフ配線を導通状態と非導通状態に切替える第２スイッチング素子と、第２スイッチング素子と電圧駆動型スイッチング素子のゲートとを接続する範囲のゲートオフ配線に配置される第２抵抗と、第１キャパシタと第１キャパシタに充電される電荷を用いて負電圧を出力する第２キャパシタとを有するチャージポンプ部と、第１スイッチング素子と第１抵抗とを接続する範囲のゲートオン配線と第１キャパシタの一方の端子とを接続する第１配線と、第２スイッチング素子と第２抵抗とを接続する範囲のゲートオフ配線と第１キャパシタの一方の端子とを接続する第２配線と、第１配線と第２配線の少なくとも一方に配置され、第１スイッチング素子がオンとなるときに第１配線を介して第１キャパシタを充電する一方で、第２スイッチング素子がオンとなるときに第２配線を介して第１キャパシタを放電させるダイオード部とを備えていてもよい。この構成では、ダイオード部の整流作用により、第１キャパシタに充放電される電荷が流れる経路を、第１配線と第２配線とに切替える。これにより、電圧駆動型スイッチング素子のスイッチングスピードの低下を抑制し、スイッチング損失の増加を抑制することができる。
【００５１】
本明細書で開示する一例のスイッチング回路では、ダイオード部は、第１配線に配置され、そのアノード端子がゲートオン配線に接続されると共に、そのカソード端子が第１キャパシタに接続される第１ダイオードと、第２配線に配置され、そのアノード端子が第１キャパシタに接続されると共に、そのカソード端子がゲートオフ配線に接続される第２ダイオードとを備えていてもよい。この構成では、第１ダイオードおよび第２ダイオードの整流作用により、第１キャパシタに充放電される電荷が流れる経路の切替えを容易に行うことができる。
【００５２】
本明細書が開示する一例のスイッチング回路では、ゲートオフ配線に配置され、そのアノード端子が電圧駆動型スイッチング素子のゲートに接続されると共に、そのカソード端子が第２スイッチング素子に接続される第３ダイオードと、第２キャパシタの負電圧を出力する側の一方の端子と電圧駆動型スイッチング素子のゲートとを接続する第３配線と、第３配線を導通状態と非導通状態に切替える第３スイッチング素子とをさらに備えていてもよい。また、電圧駆動型スイッチング素子をオフする場合に、第２スイッチング素子がオンし、電圧駆動型スイッチング素子のゲートが基準電位まで低下したときに第３スイッチング素子がオンするように構成されていてもよい。この構成では、電圧駆動型スイッチング素子のオフ後に、電圧駆動型スイッチング素子のゲートに負電圧を印加することができる。このため、サージやノイズが発生した場合でも、電圧駆動型スイッチング素子が誤ってオンすることを防止することができる。
【００５３】
本明細書が開示する一例のスイッチング回路では、チャージポンプ部は、第２スイッチング素子と接地電位とを接続する範囲のゲートオフ配線と第１キャパシタの他方の端子とを接続する第４配線と、第２キャパシタが配置されており、第４配線とゲートオフ配線との接続点と第２スイッチング素子とを接続する範囲のゲートオフ配線を、第２キャパシタを介して第１キャパシタの他方の端子に接続する第５配線と、第４配線に配置され、そのアノード端子が第１キャパシタの他方の端子に接続されると共に、そのカソード端子がゲートオフ配線に接続される第４ダイオードと、第５配線に配置され、そのアノード端子が第２キャパシタの一方の端子に接続されると共に、そのカソード端子が第１キャパシタの他方の端子に接続される第５ダイオードとをさらに備えていてもよい。この構成では、ゲートオフ配線を利用してチャージポンプ部を接地電位に接続するため、スイッチング回路にチャージポンプを好適に配設することができる。
【００５４】
本明細書に開示する一例の構成では、電圧駆動型スイッチング素子と、電圧駆動型スイッチング素子を駆動するスイッチング回路とを備える電力変換回路であってもよい。
【００５５】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００５６】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５７】
１：スイッチング回路
２：チャージポンプ部
１０：制御装置
１２、１４：オペアンプ
２０：ゲートオン配線
２２：ゲートオフ配線
２４：第１配線
２６：第２配線
２８：第４配線
３０：第５配線
３４：第３配線
Ｃ１：第１キャパシタ
Ｃ２：第２キャパシタ
Ｄ１：第１ダイオード
Ｄ２：第２ダイオード
Ｄ３：第３ダイオード
Ｄ４：第４ダイオード
Ｄ５：第５ダイオード
Ｒ１：第１抵抗
Ｒ２：第２抵抗
Ｒ３：第３抵抗
Ｒ４：第４抵抗
Ｓ１：第１スイッチング素子
Ｓ２：第２スイッチング素子
Ｓ３：第３スイッチング素子
ＳＭ：電圧駆動型スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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