(57)【特許請求の範囲】
【請求項１】
半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型クラッド層である第２のクラッド層の順で積層されたｐｉｎ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、
前記積層構造上に形成された給電電極設置部と、
前記給電電極設置部上に形成された少なくとも２本の給電電極と、
を備え、少なくとも２本の前記給電電極は前記光導波路上に設置された変調電極に接続され、
前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも２本の前記給電電極間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、
前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする半導体光変調素子。
【請求項２】
半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型クラッド層である第２のクラッド層の順で積層されたｐｉｎ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、
前記積層構造上に形成された給電電極設置部と、
前記給電電極設置部上に形成された少なくとも３本の給電電極と、
を備え、前記給電電極の少なくとも２本は前記光導波路上に設置された変調電極に接続され、前記給電電極の少なくとも１本は接地され、
前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも前記変調電極に接続された前記給電電極と接地された前記給電電極との間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、
前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする半導体光変調素子。
【請求項３】
半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型キャリアブロック層、ｎ型又はｐ型クラッド層である第２のクラッド層の順で積層されたｎｉｐｎ接合又はｐｉｎｐ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、
前記積層構造上に形成された給電電極設置部と、
前記給電電極設置部上に形成された少なくとも２本の給電電極と、
を備え、少なくとも２本の前記給電電極は前記光導波路上に設置された変調電極に接続され、
前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ｐ型又はｎ型キャリアブロック層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも２本の前記給電電極間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、
前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする半導体光変調素子。
【請求項４】
半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型キャリアブロック層、ｎ型又はｐ型クラッド層である第２のクラッド層の順に積層されたｎｉｐｎ接合又はｐｉｎｐ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、
前記積層構造上に形成された給電電極設置部と、
前記給電電極設置部上に形成された少なくとも３本の給電電極と、
を備え、前記給電電極の少なくとも２本は前記光導波路上に設置された変調電極に接続され、前記給電電極の少なくとも１本は接地され、
前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ｐ型又はｎ型キャリアブロック層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、前記変調電極に接続された前記給電電極と接地された前記給電電極との間は、前記積層構造の前記第２のクラッド層を介して互いに導通され、
前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする半導体光変調素子。
【請求項５】
前記給電電極は、前記半絶縁性基板に接するように形成された給電パッドを有することを特徴とする請求項１乃至４のいずれかに記載の半導体光変調素子。
【請求項６】
前記変調電極に接続された給電電極の各々は、接地された、異なる少なくとも１つの前記給電電極に前記第１のクラッド層を介して導通されていることを特徴とする請求項２又は４に記載の半導体光変調素子。
【請求項７】
前記光導波路は、マッハ・ツェンダ型光干渉計を構成していることを特徴とする請求項１乃至６のいずれかに記載の半導体光変調素子。
【請求項８】
前記変調電極は、容量装荷型の進行波電極構造を有していることを特徴とする請求項１乃至７のいずれかに記載の半導体光変調素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速変調可能なサージバイパス回路付きの半導体光変調素子に関する。
【背景技術】
【０００２】
近年、光変調器の小型化・高速化を背景に化合物半導体材料を用いた光変調器が盛んに研究開発されている。中でもＩｎＰを基板材料として用いている光変調器は通信波長帯で量子閉じ込めシュタルク効果等を活用して高効率な変調動作が可能であるため、従来の強誘電体材料に代わる有望な変調器材料として注目されている。【０００３】
半導体光変調器にはヘテロｐｉｎ接合を用いて、光の閉じ込めと共に導波路のコア部分に効果的に電圧が印加されるようにしたＩｎＰ／ＩｎＧａＡｓＰ光変調器や、更なる低電圧駆動の光変調器を実現すべく両方のＩｎＰクラッド層をｎ型とし、電子電流を抑制するためのバリア層として薄いｐ型半導体の層（ｐ型のバリア層）を挿入したｎｐｉｎ形の半導体光変調器構造が提案されている（例えば、特許文献１）。【０００４】
このｎｐｉｎ形は、光損失の要因となるｐ型のクラッド層を使わないため、比較的長い導波路を用いることを可能とし、駆動電圧を下げる上で優位となる。また、空乏層厚を任意に最適設計できるという自由度があるため、電気インピーダンスの整合と、電気速度／光速度の整合を同時に満足しやすく、高速化にも有利である、という特徴を持つ。
【０００５】
一方で、半導体デバイスの信頼性においては静電気放電（ＥＳＤ）対策が無視できない。ここで半導体のようにダイオードデバイスにおいてＥＳＤを議論する場合、ｐｎ接合間で電圧印加により電流が流れる、所謂「順方向電圧ＥＳＤ」と電流が流れない（空乏化する）所謂「逆方向電圧ＥＳＤ」の２極性に分ける必要がある。【０００６】
一般に順方向電圧ＥＳＤの場合にはダイオードに電流が流れるため、そこでの故障率は低い。対して、逆方向電圧ＥＳＤはダイオードに電流は流れないため、空乏層へ直に高電界が瞬間的に印加されるため、結果的に故障率が高まる。そのことから、通常デバイスのＥＳＤ試験では逆方向電圧の極性を用いてＥＳＤ評価を行うことが多い。【０００７】
図１４に従来のｎｐｉｎ構造の半導体光変調器の上面図を示し、図１５に図１４のＸＶ−ＸＶ断面を示し、図１６に図１４のＸＶＩ−ＸＶＩ断面を示し、図１７に図１４のＸＶＩＩ−ＸＶＩＩ断面を示す。従来の半導体光変調器は、ＳＩ−ＩｎＰ基板３０１上にｎ型コンタクト層３０２、ｎ型クラッド層３０３、ｐ型キャリアブロック層３０４、ノンドープコア・クラッド層３０５が順に積層されている。ノンドープコア・クラッド層３０５は、図１５に示すようにマッハ・ツェンダ干渉導波路を構成するように形成されている。ノンドープのコア・クラッド層３０５上には、図１５に示すように半絶縁性（ＳＩ）クラッド層３０６が形成された領域と、図１６に示すようにｎ型クラッド層３０９、ｎ型コンタクト層３１０が形成された領域とがある。導波路の周囲はベンゾシクロブテン（ＢＣＢ）などの有機膜３０８で覆われている。【０００８】
電極３０７は、有機膜３０８上に電極が形成されており、有機膜３０８の一部をエッチングして露出した下部ｎ型コンタクト層３０２、上部ｎ型コンタクト層３１０に接続されている。【０００９】
このような従来の半導体光変調器ではデバイスの寄生容量は変調領域のｐｎ接合部の容量が支配的であることから、ＥＳＤによる高電界の殆どがｐｎ接合部に印加されてしまう。その結果、デバイスの核となる変調領域のダイオード故障を誘発する確率が高まる。【００１０】
特に従来のｐｉｎ構造（例えば非特許文献１）とは異なり、ｎｐｉｎ構造では（１）中間ｐ層電位が固定されていない、（２）ｎｐ接合部で電荷が蓄積されやすい、（３）薄膜ｐ層においてトンネル効果などを起点としてブレークダウンしやすい、等によって電気的なサージ耐性に特に課題を有していた。【００１１】
一般に、半導体デバイスにおいては耐サージ特性を向上させるために、デバイス周辺にブロックキャパシタを搭載し、デバイスと並列に電気接続させることで寄生容量を増大させてサージ耐性を向上させている。【００１２】
しかし、ブロックキャパシタを実装搭載する前にサージが半導体デバイスに加わった場合にはサージ故障を誘発する恐れが高まる。そのため、付加容量は実装工程で追加するのではなく、半導体ウエハプロセスの段階で作り込むことが望ましい。【００１３】
半導体側に容量を付加させる方法としては主に２パターンが挙げられる。１つは絶縁体膜を金属電極で挟んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造を設ける方法であり、もう１つは変調領域の他に、例えば大面積となる給電パッド電極直下にｐｉｎダイオード構造を設ける方法がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−０９９３８７号公報
【非特許文献】
【００１５】
【非特許文献１】K.-O. Velthaus, et al., “Impedance-Engineered Low Power MZM / Driver Assembly for CFP4-Size Pluggable Long Haul and Metro Transceiver”, ECOC2014, Tu.1.1.1
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、前者の場合には変調領域の寄生容量よりも大きな容量（例えば１００ｐＦ以上）をＭＩＭ構造で作製することが困難であるという課題がある。例えば、絶縁体を２００ｎｍのＳｉＯ2（比誘電率４．２）とした場合には、パッド電極面積が０．５ｍｍ2以上必要となり、小型化への大きな障害となる。【００１７】
また、後者の場合にはダイオード構造に起因してパッド電極に印加する電圧の極性が制限される他、パッド領域直下に例えばｎｐｉｎ構造の容量を設ける対策を講じても、変調部の容量比に応じてＥＳＤの最大電圧値は減少するものの逆方向電圧ＥＳＤに対して故障率を大きく改善することができないという課題がある。即ち、耐サージ特性向上の根本的解決には、変調領域にＥＳＤによる逆方向電圧が印加されないような構造的対策が求められる。【００１８】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、複数の給電パッド電極間でサイリスタ構造を有する付加容量を構成させることで、変調領域のｐｉｎ接合構造を逆方向電圧ＥＳＤから保護する、高信頼性の高速・低損失な半導体光変調素子を提供することにある。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、本発明の一態様は、半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型クラッド層である第２のクラッド層の順で積層されたｐｉｎ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、前記積層構造上に形成された給電電極設置部と、前記給電電極設置部上に形成された少なくとも２本の給電電極と、を備え、少なくとも２本の前記給電電極は前記光導波路上に設置された変調電極に接続され、前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも２本の前記給電電極間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする。【００２０】
本発明の別の態様は、半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型クラッド層である第２のクラッド層の順で積層されたｐｉｎ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、前記積層構造上に形成された給電電極設置部と、前記給電電極設置部上に形成された少なくとも３本の給電電極と、を備え、前記給電電極の少なくとも２本は前記光導波路上に設置された変調電極に接続され、前記給電電極の少なくとも１本は接地され、前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも前記変調電極に接続された前記給電電極と接地された前記給電電極との間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする。【００２１】
本発明の別の態様は、半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型キャリアブロック層、ｎ型又はｐ型クラッド層である第２のクラッド層の順で積層されたｎｉｐｎ接合又はｐｉｎｐ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、前記積層構造上に形成された給電電極設置部と、前記給電電極設置部上に形成された少なくとも２本の給電電極と、を備え、少なくとも２本の前記給電電極は前記光導波路上に設置された変調電極に接続され、前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ｐ型又はｎ型キャリアブロック層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、少なくとも２本の前記給電電極間は、前記積層構造の前記第１のクラッド層を介して互いに導通され、前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする。【００２２】
本発明の別の態様は、半絶縁性基板上に少なくともｎ型又はｐ型クラッド層である第１のクラッド層、ノンドープのコア及びクラッド層、ｐ型又はｎ型キャリアブロック層、ｎ型又はｐ型クラッド層である第２のクラッド層の順に積層されたｎｉｐｎ接合又はｐｉｎｐ接合を有する積層構造に光導波路が形成された半導体光変調素子であって、前記積層構造上に形成された給電電極設置部と、前記給電電極設置部上に形成された少なくとも３本の給電電極と、を備え、前記給電電極の少なくとも２本は前記光導波路上に設置された変調電極に接続され、前記給電電極の少なくとも１本は接地され、前記給電電極設置部は、前記給電電極間が電気的に分離されるように前記給電電極毎に前記積層構造の前記第２のクラッド層と前記ｐ型又はｎ型キャリアブロック層と前記ノンドープのコア及びクラッド層とが電気的に分離され、かつ、前記変調電極に接続された前記給電電極と接地された前記給電電極との間は、前記積層構造の前記第２のクラッド層を介して互いに導通され、前記光導波路と前記給電電極設置部とは前記積層構造に関して電気的に分離されていることを特徴とする。【００２３】
本発明の別の態様ではさらに、前記給電電極は、前記半絶縁性基板に接するように形成された給電パッドを有することを特徴とする。【００２４】
本発明の別の態様では、前記変調電極に接続された給電電極は、接地された、異なる少なくとも１つの前記給電電極に前記下部クラッド層を介して導通されていることを特徴とする。【００２５】
本発明の別の態様ではさらに、前記光導波路は、マッハ・ツェンダ型光干渉計を構成していることを特徴とする。【００２６】
本発明の別の態様ではさらに、前記変調電極は、容量装荷型の進行波電極構造を有していることを特徴とする。
【発明の効果】
【００２７】
本発明は、ｐｉｎ接合を有する半導体変調器において、複数の給電電極間でサイリスタ構造を有する付加容量を構成させることで、変調領域のｐｉｎ接合構造を逆方向電圧ＥＳＤから保護することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係るサージバイパス回路付高速変調器の上面図である。
【図２】図１のＩＩ−ＩＩ断面である。
【図３】図１のＩＩＩ−ＩＩＩ断面である。
【図４】図１のＩＶ−ＩＶ断面である。
【図５】本発明の第１の実施形態に係る他のサージバイパス回路付高速変調器の上面図である。
【図６】本発明の第２の実施形態に係るサージバイパス回路付高速変調器の上面図である。
【図７】図６のＶＩＩ−ＶＩＩ断面である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ断面である。
【図９】図６のＩＸ−ＩＸ断面である。
【図１０】本発明の第２の実施形態に係る他のサージバイパス回路付高速変調器の上面図である。
【図１１】本発明の第２の実施形態に係る他のサージバイパス回路付高速変調器の上面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ断面である。
【図１３】図１１のＸＩＩＩ−ＸＩＩＩ断面である。
【図１４】従来のｎｐｉｎ構造の半導体光変調器の上面図である。
【図１５】図１４のＸＶ−ＸＶ断面である。
【図１６】図１４のＸＶＩ−ＸＶＩ断面である。
【図１７】図１４のＸＶＩＩ−ＸＶＩＩ断面である。
【発明を実施するための形態】
【００２９】
本発明では、ｐｎダイオード構造デバイスでのＥＳＤ対策（逆方向電圧ＥＳＤ）として、ＥＳＤ故障率の低い順方向電圧ＥＳＤに着目した。即ち、ＥＳＤ対策として複数のダイオードを逆向きに直列に接続させておくことで、仮に変調領域に対して逆方向電圧ＥＳＤとなる電圧がデバイス回路内に印加された場合にも、それら回路内の複数のダイオードの何れかに対しては順方向電圧となるので、そこで電荷を消費させる。これにより、変調領域を含むその他のダイオードに対して印加される逆方向電圧を大きく低減することができる。
【００３０】
ＥＳＤ対策用の逆向きに直列接続された複数のダイオードの一例としては、ｐｎ接合を逆向きに直列に接続させたｎｐｎｐ又はｐｎｐｎ接合などの所謂サイリスタ構造がある。サイリスタ構造では、何れの極性のＥＳＤが印加されてもｐｎ接合単体の場合とは異なり、必ず順方向電圧が印加される機構を有するため、結果的にＥＳＤ耐性を高める効果がある。よってこのサイリスタ構造を有する付加回路をデバイス内に追加することがＥＳＤ対策として有効といえる。
【００３１】
加えてサイリスタ構造を含んだ両端の電極に任意の極性の電圧を印加してもそこでは電流が殆ど流れないため、その構造を給電パッド領域に設けたとしても給電パッドに印加する電圧極性に制限が加わらない。
【００３２】
また、複数一組からなる給電パッド電極群の少なくとも１つの電極を電気実装の初段で接地接続させておくことで、その後に、何れの電極を介してＥＳＤが生じた場合にも、接地電極との間でサイリスタ構造が構成できる。よって、その後の実装工程においてＥＳＤ耐性を向上させることができる。
【００３３】
以下に、図面を参照して本発明の実施の形態について説明する。
【００３４】
（第１の実施形態）
図１に、本発明の第１の実施形態に係るサージバイパス回路付高速変調器の上面図を示す。図２に図１のＩＩ−ＩＩ断面を示し、図３に図１のＩＩＩ−ＩＩＩ断面を示し、図４に図１のＩＶ−ＩＶ断面を示す。
【００３５】
基板１０１は閃亜鉛鉱型の化合物半導体結晶として、例えばＳＩ型のＩｎＰ（１００）基板を用いる。エピタキシャル成長によって基板面から順にｎ型コンタクト層１０２、ｎ型クラッド層１０３、ノンドープのコア・クラッド層１０４、ｐ型クラッド層１０６、ｐ型コンタクト層１０７を積層する。
【００３６】
コア・クラッド層１０４のコア層は、１．５μｍ帯波長に対して電気光学効果による屈折率変化を効率的に用いるべく、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰの周期からなる多重量子井戸構造（ＰＬ波長：１．４μｍ）を用いた。
【００３７】
コア・クラッド層１０４のクラッド層の組成は、例えばコア層よりも屈折率が低いＩｎＰとし、ｎ型コンタクト層１０２およびｐ型コンタクト層１０７にはＩｎＰに格子整合し、エネルギーバンドギャップの小さいＩｎＧａＡｓを用いた。
【００３８】
なお、コアとクラッドの組成はそれぞれで比屈折率差を有していればよいため、例えばコア・クラッド層１０４、ｎ型クラッド層１０３およびｐ型クラッド層１０６に、組成の異なるＩｎＧａＡｌＡｓなどを用いても問題ないことは明らかである。
【００３９】
また波長は１．５μｍ帯に限定されず、例えば１．３μｍ帯を用いたとしても本発明の有用性は失われない。
【００４０】
電極間の電気分離を行うために、変調領域及び給電パッド領域以外の導電性のｐ型クラッド層１０６及びｐ型コンタクト層１０７をドライエッチング及びケミカルエッチングによって除去した後、ノンドープのクラッド層１０５（ここではＩｎＰ）を結晶再成長により堆積させてＢＣＢなどの有機膜１０９で埋め戻す（例えば図２）。尚、変調領域とは、マッハ・ツェンダ干渉導波路の電極１０８が形成された領域のことであり、マッハ・ツェンダ干渉導波路の高周波信号または直流電圧が印加される領域のことである。
【００４１】
続いて、図１、４に示すように、ＳｉＯ2マスクを用いたドライエッチングによりコア・クラッド層１０４まで分離することによりマッハ・ツェンダ干渉導波路と複数の給電パッド設置部を形成する。その後、図２、３に示すように、マッハ・ツェンダ干渉導波路部の変調領域と複数の給電パッド設置部が形成された給電領域を除いてｎ型コンタクト層１０２およびｎ型クラッド層１０３をエッチング加工によって除去し、変調領域と給電領域下部の半導体を電気的に分離させる。
【００４２】
ＢＣＢ１０９で上面を平坦化後、電極１０８を形成する一部領域のＢＣＢ１０９を除去してｎ型コンタクト層１０２およびｐ型コンタクト層１０７を露出させ、それらと電気的に接続するように、例えば蒸着及びメッキ法を用いてＡｕ／Ｔｉで電極１０８を形成する。複数の給電パッドは、共通のｎ型コンタクト層１０２およびｎ型クラッド層１０３上に形成され、給電パッド間にはｐｉｎｉｐ接合が形成される。
【００４３】
続いて、電極１０８の給電パッドに例えばＡｕワイヤーボンディングを行う場合、望ましくは図１に示すように給電パッドの少なくとも１つを初めに接地接続させておくことで、任意の給電パッドへＥＳＤが印加されても、接地パット間でｐｉｎｉｐ接合を含んだ接続が可能となる。なお、接地接続用の給電パッドが無い場合にも、Ａｕワイヤを接続する順番を規定（例えば、下部ｎ型クラッド用の給電パットは最後にワイヤ接続を行う）することで、本発明の有用性は失われることはない。給電パット電極パターンは図１に示す以外にも、例えば図５に示すように、各給電パッド電極が電気的に分離されており、各給電パッドに個別に少なくとも１つの接地給電パットが形成されていてもよい。
【００４４】
なお、当該素子を変調器として駆動させるためには、容量装荷型の進行波電極を用いることでより高速な変調動作が可能となるが、容量を付加しない分布定数線路及び集中定数線路であっても本発明の有用性が失われないことは明らかである。
【００４５】
また、本実施形態では基板面から順にｎ−ｉ―ｐと積層したが、例えば基板面から順にｐ−ｉ−ｎと積層しても本発明の有用性は失われないことは明らかである。
【００４６】
また、本実施形態ではマッハ・ツェンダ干渉導波路部の変調領域には、２つのアーム導波路の両方に電極１０８が形成され、変調用の電極に接続される給電パッドは３つ設けているが、アーム導波路のｐ型コンタクト層１０７の少なくとも一方にのみ電極を形成し、変調用の電極に接続される給電パッドを２つとしてもよい。
【００４７】
（第２の実施形態）
図６に、本発明の第２の実施形態に係るサージバイパス回路付高速変調器の上面図を示す。図７に図６のＶＩＩ−ＶＩＩ断面を示し、図８に図６のＶＩＩＩ−ＶＩＩＩ断面を示し、図９に図６のＩＸ−ＩＸ断面を示す。実施形態１との差異は半導体層構造が一般的なｐｉｎ構造ではなく、より高速・低損失な光変調器を構成可能なｎｉｐｎ構造を採用している点である。前述のとおり、ｐｉｎ構造に比べてＥＳＤ耐性に課題を有する当該構造もサイリスタ構造を付加回路として用いることでＥＳＤ耐性を向上させることができる。
【００４８】
基板２０１は閃亜鉛鉱型の化合物半導体結晶として、例えばＳＩ型のＩｎＰ（１００）基板を用いる。エピタキシャル成長によって基板面から順にｎ型コンタクト層２０２、ｎ型クラッド層２０３、ｐ型キャリアブロック層２０４、ノンドープのコア・クラッド層２０５、ｎ型クラッド層２０７、ｎ型コンタクト層２０８を積層する。
【００４９】
コア・クラッド層２０５のコア層は、１．５μｍ帯波長に対して電気光学効果による屈折率変化を効率的に用いるべく、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰの周期からなる多重量子井戸構造（ＰＬ波長：１．４ミクロンメートル）を用いた。
【００５０】
コア・クラッド層２０５のクラッド層の組成は、例えばコア層よりも屈折率が低いＩｎＰとし、ｎ型コンタクト層２０２、２０８にはＩｎＰに格子整合しエネルギーバンドギャップの小さいＩｎＧａＡｓを用いた。
【００５１】
なお、コアとクラッドの組成はそれぞれで比屈折率差を有していればよいため、例えばコア・クラッド層２０５およびｎ型クラッド層２０３、２０７に組成の異なるＩｎＧａＡｌＡｓなどを用いても問題ないことは明らかである。
【００５２】
また波長は１．５μｍ帯に限定されず、例えば１．３μｍ帯を用いたとしても本発明の有用性は失われない。
【００５３】
電極間の電気分離を行うために、変調領域及び給電パッド領域以外の導電性のｎ型クラッド層２０７及びｎ型コンタクト層２０８をドライエッチング及びケミカルエッチングによって除去した後、半絶縁性（ＳＩ）のクラッド層２０６（ここではＩｎＰ）を結晶再成長により堆積させて埋め戻す（例えば図７）。
【００５４】
続いて、図６、９に示すようにＳｉＯ2マスクを用いたドライエッチングによりｐ型キャリアブロック層２０３まで分離することによりマッハ・ツェンダ干渉導波路と複数の給電パッド設置部を形成する。その後、図７、８に示すように、マッハ・ツェンダ干渉導波路部の変調領域と複数の給電パッド設置部が形成された給電領域を除いてｎ型コンタクト層２０２およびｎ型クラッド層２０３をエッチング加工によって除去し、変調領域と給電領域下部の半導体を電気的に分離させる。
【００５５】
ＢＣＢなどの有機膜で上面を平坦化後、電極２０９を形成する一部領域のＢＣＢ２１０を除去してｎ型コンタクト層２０２およびｎ型コンタクト層２０８を露出させ、それらと電気的に接続するように、例えば蒸着及びメッキ法を用いてＡｕ／Ｔｉで電極２０９を形成する。複数の給電パッドは、共通のｎ型コンタクト層２０２およびｎ型クラッド層２０３上に形成され、給電パッド間にはサイリスタ構造を含んだｎｐｉｎｉｐｎ接合が形成されるため、外部から給電パッドに印加されたＥＳＤは接合部が形成される。
【００５６】
続いて、電極２０９の給電パッドに例えばＡｕワイヤーボンディングを行う場合、望ましくは図６に示すように給電パッドの少なくとも１つを初めに接地接続させておくことで、任意の給電パッドへＥＳＤが印加されても、前記接地パット間でサイリスタ構造を含んだ接続が可能となる。なお、前記接地接続パッドが無い場合にも、Ａｕワイヤを接続する順番を規定（例えば、下部ｎ型クラッド用の給電パットは最後にワイヤ接続を行う）することで、本発明の有用性は失われることはない。給電パット電極パターンは図６に示す以外にも、例えば図１０に示すように、各給電パッド電極が電気的に分離されており、各給電パッドに個別に少なくとも１つの接地電極パットが形成されていてもよい。
【００５７】
なお、当該素子を変調器として駆動させるためには、容量装荷型の進行波電極を用いることでより高速な変調動作が可能となるが、容量を付加しない分布定数線路及び集中定数線路であっても本発明の有用性が失われないことは明らかである。
【００５８】
また、本実施形態では基板面から順にｎ−ｐ−ｉ―ｎと積層したが、例えば基板面から順にｎ−ｉ−ｐ−ｎと積層しても本発明の有用性は失われないことは明らかである。
【００５９】
また、本実施形態では変調領域の導波路構造をリッジ形状の導波路としたが、例えば第１の実施形態と同様にハイメサ構造の導波路としても本発明の有用性は失われないことは明らかである。
【００６０】
また、本実施形態ではマッハ・ツェンダ干渉導波路部の変調領域には、２つのアーム導波路の両方に電極２０９が形成され、変調用の電極に接続される給電パッドは３つ設けているが、アーム導波路のｎ型コンタクト層２０８の少なくとも一方にのみ電極を形成し、変調用の電極に接続される給電パッドを２つとしてもよい。
【００６１】
さらに、図１１に、本発明の第２の実施形態に係る他のサージバイパス回路付高速変調器の上面図を示す。図１２に図１１のＸＩＩ−ＸＩＩ断面を示し、図１３に図１１のＸＩＩＩ−ＸＩＩＩ断面を示す。図１１〜１３に示す構成では、給電パッドを半導体層構造上に設ける代わりに、ＢＣＢ２１０を除去して露出した基板２０１に接するように給電パッドを形成していてもよい。これにより、ワイヤーボンディング時の加圧によって半導体層構造のｐｎ接合部が破壊されることを回避することができる。尚、図１１〜１３では給電パッドは、給電側の半導体層構造を挟んでマッハ・ツェンダ干渉導波路と逆側に形成されているが、給電パッドはマッハ・ツェンダ干渉導波路と給電側の半導体層構造との間に形成されていてもよい。
【００６２】
ここでは給電パッドを半導体層構造上ではなく基板２０１直上に形成する構成を、第２の実施形態を例に説明したが、第１の実施形態においても基板１０１直上に形成することで同様の効果が得られることは言うまでもない。
【符号の説明】
【００６３】
１０１、２０１  基板
１０２、２０２、２０８  ｎ型コンタクト層
１０３、２０３、２０７  ｎ型クラッド層
１０４、２０５  ノンドープのコア・クラッド層
１０５  ノンドープのクラッド層
１０６  ｐ型クラッド層
１０７  ｐ型コンタクト層
１０８、２０９  電極
１０９、２１０  ＢＣＢ
２０４  ｐ型キャリアブロック層
２０６  ＳＩクラッド層
３０１  基板
３０２  ｎ型コンタクト層
３０３  ｎ型クラッド層
３０４  ｐ型キャリアブロック層
３０５  ノンドープのコア・クラッド層
３０６  ＳＩクラッド層
３０７  電極
３０８  ＢＣＢ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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