(57)【特許請求の範囲】
【請求項１】
エピタキシャル成長用基板と、
上記エピタキシャル成長用基板上に、エピタキシャル結晶成長されたＡｌＮ下地層と上記ＡｌＮ下地層上にエピタキシャル結晶成長された窒化物半導体層とを備え、
上記エピタキシャル成長用基板における反りの値が、マイナス表記の場合は下に凸の反りであり、プラス表記の場合は上に凸の反りであるとした場合に、−１００μｍ以上、且つ＋１５０μｍ未満の範囲内であり、
上記窒化物半導体層におけるクラック長の値が、外周から３ｍｍ以上且つ１０ｍｍ未満の範囲内である
ことを特徴とする窒化物半導体エピタキシャルウェハ。
【請求項２】
請求項１に記載の窒化物半導体エピタキシャルウェハにおいて、
上記エピタキシャル成長用基板は、Ｓｉ,ＳｉＣ,ＺnＯおよびサファイアのうちの何れかであり、
上記エピタキシャル成長用基板の直径は３インチ以上であり、且つ厚さは１５００μｍ以上である
ことを特徴とする窒化物半導体エピタキシャルウェハ。
【請求項３】
エピタキシャル成長用基板上に、窒化物半導体層をエピタキシャル結晶成長させるエピタキシャル成長工程を備え、
上記エピタキシャル成長工程では、エピタキシャル結晶成長中における上記窒化物半導体層の反りを、下に凸の反りから上に凸の反りに、または、上に凸の反りから下に凸の反りに、少なくとも１回以上変化させ、
上記エピタキシャル成長工程は、上記エピタキシャル成長用基板上にＡｌＮ下地層をエピタキシャル結晶成長させる工程と、上記ＡｌＮ下地層上に上記窒化物半導体層をエピタキシャル結晶成長させる工程とを含み、
上記ＡｌＮ下地層の膜厚を調整して、上記窒化物半導体層におけるクラック長の値が、外周から３ｍｍ以上且つ１０ｍｍ未満の範囲内とする
ことを特徴とする窒化物半導体エピタキシャルウェハの製造方法。
【請求項４】
請求項３に記載の窒化物半導体エピタキシャルウェハの製造方法において、
上記エピタキシャル成長工程におけるエピタキシャル結晶成長温度の昇温速度、あるいは、上記エピタキシャル成長後におけるエピタキシャル結晶成長温度の降温速度を、５℃/分以上且つ８０℃/分以下とする
ことを特徴とする窒化物半導体エピタキシャルウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体エピタキシャルウェハおよびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、一般式ＩnｘＡｌｙＧａ１-ｘ-ｙＮ(０≦ｘ＜１，０≦ｙ＜１，０≦ｘ＋ｙ＜１)で表される。上記窒化物半導体は、その組成によって、バンドギャップを１.９５eＶ〜６eＶの範囲で変化させることができることから、紫外域から赤外域までに及ぶ広波長範囲の発光デバイスの材料として研究開発が行われ、実用化されている。
【０００３】
また、上記窒化物半導体を用いたデバイスは、高周波で且つ高出力で動作するパワー素子等に用いられている。中でも、高周波帯域での増幅に適した半導体デバイスとして、例えば高電子移動度トランジスタ(High Electron Mobility Transistor：ＨＥＭＴ)等の電界効果トランジスタ(Field Effect Transistor：ＦＥＴ)が知られている。
【０００４】
上記窒化物半導体を用いた電子デバイスにおいては、デバイスの価格を抑える方法として、一般的にＳｉ基板が用いられている。
【０００５】
しかしながら、上記窒化物半導体の結晶成長は、１０００℃付近の高温で行うために、Ｓｉと窒化物半導体との熱膨張係数の違いから、上記窒化物半導体をエピタキシャル成長したエピタキシャル基板には、大きな反りが生ずる。
【０００６】
上記エピタキシャル基板の反りを低減する方法として、特開２０１０‐１５３８１７号公報(特許文献１)に開示された電子デバイス用エピタキシャル基板がある。この電子デバイス用エピタキシャル基板においては、Ｓｉ単結晶基板上に複数のIII族窒化物層をエピタキシャル成長させて形成したIII族窒化物積層体を備え、上記Ｓｉ単結晶基板にはボロン等のｐ型不純物元素を添加して比抵抗値を０.０１Ω・cm以下に調整している。
【０００７】
こうして、Ｓｉ基板そのものを固くすることによって、窒化物半導体を成長した時の反りを抑えるようにしている。
【０００８】
また、特開２０１２‐１９７２１８号公報(特許文献２)に開示された半導体バルク結晶がある。この半導体バルク結晶においては、下地基板と化合物半導体単結晶とが直接接触する態様で空洞を形成したり、上記下地基板の主面に凹凸を形成したりすることにより、上記化合物半導体単結晶のエピタキシャル成長途中におけるクラックの発生を抑制している。
【０００９】
こうして、エピタキシャル成長用基板に予め凹凸加工を施し、窒化物半導体を成長させる等によって、エピタキシャル成長用基板の歪を緩和し、反りの抑制や端部のクラックを抑制するようにしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０‐１５３８１７号公報
【特許文献２】特開２０１２‐１９７２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来のエピタキシャル基板の反りを低減する方法においては、以下のような問題がある。
【００１２】
すなわち、上記特許文献１に開示された「電子デバイス用エピタキシャル基板」においては、熱膨張係数差から発生する反りを、ある程度抑制することはできる。ところが、例えば上記III族窒化物層の結晶成長終了後の降温時に、成長用基板と窒化物半導体の熱膨張係数差から発生する体積変化によって、上記Ｓｉ単結晶基板の外周部における上記III族窒化物層の部分にクラックが発生し、または、上記III族窒化物層の内部にナノパイプ等の欠陥が発生する。
【００１３】
そして、発生した上記クラックや上記ナノパイプは、リーク等の発生要因箇所となり、デバイス特性が悪化するという問題がある。
【００１４】
また、上記特許文献２に開示された「半導体バルク結晶」においては、上記下地基板の凹凸加工工程に時間とコストとが掛かり、製造の観点から好ましくない。
【００１５】
そこで、この発明の課題は、ナノパイプおよび転位等の内部欠陥の発生を抑制してリーク等を低減し、デバイス特性を改善できる窒化物半導体エピタキシャルウェハおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明の窒化物半導体エピタキシャルウェハは、
エピタキシャル成長用基板と、
上記エピタキシャル成長用基板上に、エピタキシャル結晶成長された窒化物半導体層と
を備え、
上記エピタキシャル成長用基板における反りの値が、マイナス表記の場合は下に凸の反りであり、プラス表記の場合は上に凸の反りであるとした場合に、−１００μm以上、且つ＋１５０μm未満の範囲内であり、
上記窒化物半導体層におけるクラック長の値が、外周から１００μm以上且つ１００００μm未満の範囲内である
ことを特徴としている。
【００１７】
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記エピタキシャル成長用基板は、Ｓｉ,ＳｉＣ,ＺnＯおよびサファイアのうちの何れかであり、
上記エピタキシャル成長用基板の直径は３インチ以上であり、且つ厚さは１５００μm以上である。
【００１８】
また、この発明の窒化物半導体エピタキシャルウェハの製造方法は、
エピタキシャル成長用基板上に、窒化物半導体をエピタキシャル結晶成長させるエピタキシャル成長工程を備え、
上記エピタキシャル成長工程では、エピタキシャル結晶成長中における上記窒化物半導体の反りを、下に凸の反りから上に凸の反りに、または、上に凸の反りから下に凸の反りに、少なくとも１回以上変化させる
ことを特徴としている。
【００１９】
また、一実施の形態の窒化物半導体エピタキシャルウェハの製造方法では、
上記エピタキシャル成長工程におけるエピタキシャル結晶成長温度の昇温速度、あるいは、上記エピタキシャル成長後におけるエピタキシャル結晶成長温度の降温速度を、５℃/分以上且つ８０℃/分以下とする。
【００２０】
また、一実施の形態の窒化物半導体エピタキシャルウェハの製造方法では、
上記エピタキシャル成長工程は、
上記エピタキシャル成長用基板上にＡｌＮ下地層をエピタキシャル結晶成長させる工程と、
上記ＡｌＮ下地層上に上記窒化物半導体をエピタキシャル結晶成長させる工程と
を含んでいる。
【発明の効果】
【００２１】
以上より明らかなように、この発明の窒化物半導体エピタキシャルウェハは、上記エピタキシャル成長用基板における反りの値を、−１００μm以上且つ＋１５０μm未満の範囲内とし、上記窒化物半導体層におけるクラック長の値を、外周から１００μm以上且つ１００００μm未満の範囲内としたので、本窒化物半導体エピタキシャルウェハにおける内部応力を、低減することができる。
【００２２】
したがって、本窒化物半導体エピタキシャルウェハを用いた窒化物半導体デバイスは、ナノパイプや転位等の内部欠陥が抑制されている。そのために、リーク等を低減し、デバイス特性を改善することが可能になる。
【００２３】
また、この発明の窒化物半導体エピタキシャルウェハの製造方法は、上記エピタキシャル成長中における上記窒化物半導体の反りを、下に凸の反りから上に凸の反りに、あるいは、上に凸の反りから下に凸の反りに、少なくとも１回以上変化させるようにしている。したがって、上記窒化物半導体の反りが逆転するタイミングで、リーク等に影響を与え難い微小な転位が入り、歪を緩和することができる。
【００２４】
その結果、上記窒化物半導体内部におけるナノパイプ等の欠陥が抑制されて、作製されたデバイスのリーク等を低減し、デバイス特性を改善することができる。
【図面の簡単な説明】
【００２５】
【図１】この発明の窒化物半導体エピタキシャルウェハを用いたＨＥＭＴ用窒化物半導体における断面模式図である。
【発明を実施するための形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
・第１実施の形態
図１は、本実施の形態の窒化物半導体エピタキシャルウェハを用いたＨＥＭＴ用窒化物半導体における断面模式図である。
【００２８】
図１において、本ＨＥＭＴ用窒化物半導体は、Ｓｉ(１１１)基板１上に、ＡｌＮ層２,ＡｌＧａＮバッファ層５,超格子バッファ層１０,アンドープＧａＮ層１１およびＡｌＧａＮバリア層１２を、この順に積層して構成されている。
【００２９】
ここで、上記ＡｌＧａＮバッファ層５は、積層されたＡｌ０.５０Ｇａ０.５０Ｎ層３とＧａＮ層４とで構成されている。また、超格子バッファ層１０は、ＡｌＮ層６,Ａｌ０.０５Ｇａ０.９５Ｎ層７,Ａｌ０.９０Ｇａ０.１０Ｎ層８,Ａｌ０.１０Ｇａ０.９０Ｎ層９が繰返し積層されて構成されている。
【００３０】
次に、上記構成を有するＨＥＭＴ用窒化物半導体の作成に用いる窒化物半導体エピタキシャルウェハの製造方法について説明する。
【００３１】
先ず、８００μm厚のＳｉ(１１１)基板１を希釈フッ酸で処理し、表面の自然酸化膜を除去する。次に、Ｓｉ基板１をＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)装置のリアクタ内に導入する。
【００３２】
上記ＭＯＣＶＤ装置内において、基板温度を室温から１１００℃に昇温させた後、Ｈ２,Ｎ２,ＮＨ３(アンモニア)およびＴＭＡ(トリメチルアルミニウム)を供給して、Ｓｉ基板１の主面に、ＡｌＮ層２を１５０nm厚に成長させる。
【００３３】
次に、基板温度を１０５０℃に変更し、Ｈ２,Ｎ２,ＮＨ３,ＴＭＡおよびＴＭＧ(トリメチルガリウム)を供給し、ＡｌＮ層２上に、層厚３００nmのＡｌ０.５０Ｇａ０.５０Ｎ層３を成長させる。さらに、層厚２０nmのＧａＮ層４を成長させる。こうして、Ａｌ０.５０Ｇａ０.５０Ｎ層３とＧａＮ層４とが積層されたＡｌＧａＮバッファ層５が形成される。
【００３４】
そうした後、基板温度を１０５０℃に保持したまま、Ｈ２,Ｎ２,ＮＨ３およびＴＭＡを供給して、層厚が３.５nmのＡｌＮ層６を成長させる。さらに、Ｈ２,Ｎ２,ＮＨ３,ＴＭＡおよびＴＭＧを供給して、層厚が１.５nmのＡｌ０.０５Ｇａ０.９５Ｎ層７を成長させる。さらに、Ｈ２,Ｎ２,ＮＨ３,ＴＭＡおよびＴＭＧを供給して、層厚が１.５nmのＡｌ０.９０Ｇａ０.１０Ｎ層８を成長させる。さらに、Ｈ２,Ｎ２,ＮＨ３,ＴＭＡおよびＴＭＧを供給して、層厚が２３.５nmのＡｌ０.１０Ｇａ０.９０Ｎ層９を成長させる。以下、ＡｌＮ層６〜Ａｌ０.１０Ｇａ０.９０Ｎ層９の形成を６０回繰返して、超格子バッファ層１０が形成される。
【００３５】
その後、基板温度を１０４０℃に変更して、Ｈ２,Ｎ２,ＮＨ３およびＴＭＧを供給して、層厚が１２００nmのアンドープＧａＮ層１１を成長させる。さらにその後に、成長温度を１０２０℃に変更して、Ｈ２,Ｎ２,ＮＨ３,ＴＭＡおよびＴＭＧを供給して、層厚が３０.０nmのＡｌ０.２０Ｇａ０.８０ＮのＡｌＧａＮバリア層１２を成長させる。
【００３６】
そうした後に、室温まで冷却することによって、上記Ｓｉ(１１１)基板１上に、ＡｌＮ層２,ＡｌＧａＮバッファ層５,超格子バッファ層１０,アンドープＧａＮ層１１およびＡｌＧａＮバリア層１２が積層されたＨＥＭＴ用の窒化物半導体エピタキシャルウェハが得られる。
【００３７】
さらに、上記窒化物半導体エピタキシャルウェハにおけるＳｉ(１１１)基板１上の積層された窒化物半導体エピタキシー構造に対して、フォトリソグラフィー技術を用いて、電極および絶縁膜等を形成し、最終的に基板の研削,研磨およびダイシングを行ってＨＥＭＴ用窒化物半導体が形成される。さらに、ダイボンディングおよび実装等の工程を経てＨＥＭＴデバイスが完成される。
【００３８】
以下、上述のようにして形成された窒化物半導体エピタキシャルウェハにおいて、ＡｌＧａＮバッファ層５〜ＡｌＧａＮバリア層１２で成る窒化物半導体層のウェハ外周部からのクラック長、および、Ｓｉ(１１１)基板１の反りと、上記窒化物半導体エピタキシャルウェハを用いて作製されたＨＥＭＴデバイス(以下、単にデバイスと言う)におけるリーク等の不良率との相関を調べた。
【００３９】
上記「反り」および「クラック」の度合いの正確な調整は困難であるが、「クラック」に関しては、上記ＡｌＮ層２の膜厚,エピタキシャル成長後の降温速度および基板厚を変更することによって調整した。また、「反り」に関しては、ＡｌＮ層２の膜厚を変更することによって調整した。
【００４０】
(クラック長)
上述のようにして調整された種々のウェハ外周部からのクラック長と、リークの不良率との相関は、以下のようである。
【００４１】
準備した窒化物半導体エピタキシャルウェハのサンプルにおける上記外周からのクラック長は、次の通りである。
【００４２】
サンプル(Ａ)  …  ３.０mm未満
サンプル(Ｂ)  …  ３.０mm以上、且つ６.０mm未満
サンプル(Ｃ)  …  ６.０mm以上、且つ８.０mm未満
サンプル(Ｄ)  …  ８.０mm以上、且つ１０.０mm未満
サンプル(Ｅ)  …  １０.０mm以上、且つ１２.０mm未満
サンプル(Ｆ)  …  １２.０mm以上、且つ１４.０mm未満
上述した各サンプルを用いてデバイスを作製し、リークに関する不良率を計測した。このリークに関する不良率の計測値は、次に示す通りである。但し、上記不良率は、本窒化物半導体エピタキシャルウェハにおけるクラックが伸びてきていない良好なエリアを用いた計測値の集計値である。
【００４３】
サンプル(Ａ)  …  ４.６％
サンプル(Ｂ)  …  ０.６％
サンプル(Ｃ)  …  １.６％
サンプル(Ｄ)  …  ２.３％
サンプル(Ｅ)  …  １２.８％
サンプル(Ｆ)  …  １８.５％
上述の結果、上記窒化物半導体エピタキシャルウェハの外周からの長さが１０mm未満のクラック長が望ましいと言える。
【００４４】
上記リーク発生のモデルとして、外周部にクラックが発生するウェハではウェハ中心部においても内部の応力が大きくなり、リークの要因となる転位やナノパイプが多く発生していることが考えられる。そのために、外周からの長さが１０mm未満のクラック長の中でも、最もクラック長が短いサンプル(Ａ)が特に望ましい。
【００４５】
そこで、サンプル(Ａ)の内容について調査したところ、上記窒化物半導体エピタキシャルウェハの外周から１００μｍ以下の領域においてはウェハ内部に応力が掛かり、基板を研削・研磨する等のプロセス途中で欠陥が入り、全体の歩留まりが低下する等の好ましくない結果が得られた。その結果、窒化物半導体のクラックが上記窒化物半導体エピタキシャルウェハの外周から１００μm以上、且つ１００００μm未満であることが好ましい。
【００４６】
(反り)
上述のようにして調整された種々の基板反りと、リークの不良率との相関は、以下のようである。尚、Ｓｉ(１１１)基板１の反りは、ＡｌＮ層２の層厚を調整することによって調整した。
【００４７】
準備した窒化物半導体エピタキシャルウェハのサンプルにおける反りは、BOW(ボウ)と同義であり、ウェハの中央部で評価した反りの量を指し、ウェハの表面と裏面とからの等距離点を結んだ中間面の凹凸の変位量である。ここで、反りの値がマイナス表記の場合は下に凸(Concave)であり、プラス表記の場合は上に凸(Convex)である。
【００４８】
サンプル(Ａ)  …  −２００μm以上、且つ−１５０μm未満
サンプル(Ｂ)  …  −１５０μm以上、且つ−１００μm未満
サンプル(Ｃ)  …  −１００μm以上、且つ−５０μm未満
サンプル(Ｄ)  …  −５０μm以上、且つ０μm未満
サンプル(Ｅ)  …  ０μm以上、且つ５０μm未満
サンプル(Ｆ)  …  ５０μm以上、且つ１００μm未満
サンプル(Ｇ)  …  １００μm以上、且つ１５０μm未満
サンプル(Ｈ)  …  １５０μm以上、且つ２００μm未満
上述した各サンプルのウェハを用いてデバイスを作製し、リークに関する不良率を計測した。このリークに関する不良率の計測値は、以下に示す通りである。
【００４９】
サンプル(Ａ)  …  ２１.８％
サンプル(Ｂ)  …  ５.６％
サンプル(Ｃ)  …  ３.１％
サンプル(Ｄ)  …  ０.８％
サンプル(Ｅ)  …  ０.４％
サンプル(Ｆ)  …  ３.４％
サンプル(Ｇ)  …  １２.１％
サンプル(Ｈ)  …  １９.５％
上述の結果、上記窒化物半導体エピタキシャルウェハの反りは、−１５０μm以上、且つ１００μm未満が望ましいと言える。
【００５０】
上記リーク発生のモデルとして、上記窒化物半導体エピタキシャルウェハの反りに関しては、「上に凸」および「下に凸」に関係なく、反り値の絶対値が大きくなったら内部応力が大きくなる。そのために、リークの要因となる転位やナノパイプが多く発生していると考えられる。
【００５１】
実際に、上記各サンプルを、ＳＴＥＭ(Scanning Transmission electron Microscopy：走査透過電子顕微鏡)で窒化物半導体の断面を観察した場合、クラック長が長いウェハの方が、クラックが伸びてきていないウェハ中心部でも、窒化物半導体に欠陥等が多くみられる。また、反りが大きい窒化物半導体エピタキシャルウェハに関しても、同様の傾向がみられる。
【００５２】
・第２実施の形態
本第２実施の形態は、上記第１実施の形態における窒化物半導体エピタキシャルウェハの製造方法での結晶成長中の反りの変化に関する。
【００５３】
窒化物半導体エピタキシャルウェハの製造において、エピタキシャル結晶成長中、反りが上記Concave(下に凸)から上記Convex(上に凸)、あるいは、上記Convex(上に凸)から上記Concave(下に凸)に変化することによって内部応力が大きく変化し、窒化物半導体の結晶に適度な大きさ(例えば数ｎｍ〜数十ｎｍ程度)のナノパイプや転位等の欠陥が導入される。
【００５４】
ここで、上述した結晶成長中における反りの変化は、例えば、ウェハの中心部と端部とに発生させる結晶性の差異の度合いを変化させることによって行う。
【００５５】
その結果、結晶成長終了後に、８００℃〜１０００℃付近から、エピタキシャルウェハを冷却する際に、エピタキシャル成長用基板と窒化物半導体との熱膨張係数差によって窒化物半導体に掛かる大きな応力が、上述したごとく結晶成長中における反りの変化で導入された軽微なナノパイプや転位等によって適度に緩和されて、デバイス特性に影響を与える欠陥や、貫通転位や、比較的太いナノパイプ等の発生が、抑制されるのである。
【００５６】
・第３実施の形態
本第３実施の形態は、上記第１実施の形態における窒化物半導体エピタキシャルウェハの製造方法での結晶成長中の昇温および降温速度に関する。
【００５７】
窒化物半導体エピタキシャルウェハの製造において、エピタキシャル成長用基板(Ｓｉ基板１)の上に窒化物半導体を結晶成長する際または結晶成長した後において、成長温度の昇温速度および降温速度が５℃/分を下回る場合には、作製されたデバイスのリークに関する不良率が１５％を超える。また、８０℃/分を上回る場合には、工程に時間が掛かるため製造方法として好ましくない。
【００５８】
したがって、上記エピタキシャル成長用基板の上に、窒化物半導体を結晶成長する際にまたは結晶成長した後において、成長温度の昇温速度および降温速度が、５℃/分以上且つ８０℃/分以下であることが好ましい。
【００５９】
そうすることによって、上記エピタキシャル成長用基板および窒化物半導体の急激な温度変化が抑えられて、昇温および降温時(特に、結晶成長終了後の降温時)に、成長用基板と窒化物半導体との熱膨張係数差から発生する歪の変化率が抑えられる。そのために、従来条件においては窒化物半導体の内部に発生していたナノパイプ等の欠陥の発生が抑制されて、作製されたデバイスのリーク等が低減し、デバイス特性を改善することができる。
【００６０】
・第４実施の形態
本第４実施の形態は、上記第１実施の形態における窒化物半導体エピタキシャルウェハにおける基板の種類および基板の構成に関する。
【００６１】
上記エピタキシャル成長用基板としてＳｉ,ＳｉＣ,ＺnＯ,サファイア等を用い、窒化物半導体としてＡｌＮ,ＧａＮ等を用いた場合、エピタキシャル成長用基板と窒化物半導体との熱膨張係数差が大きいため、体積変化によって、上記窒化物半導体エピタキシャルウェハの外周部における上記窒化物半導体の部分にクラック等の欠陥が発生する。
【００６２】
そこで、その場合には、上記エピタキシャル成長用基板の直径を３インチ以上とし、且つ厚さを１５００μm以上とすることによって、上記第３実施の形態で述べたように、結晶成長温度の昇温速度および降温速度を緩和することが可能になる。したがって、体積変化速度が低減し、欠陥等の発生が低減される。その結果、本発明の方法を適用しない場合に比較して、デバイス特性の改善効果を得ることができるのである。
【００６３】
さらに、基板サイズが大きい程または基板厚が厚い程、結晶成長温度の昇温速度および降温速度の緩和による体積変化速度がより低減され、欠陥発生をより効果的に抑制できるという効果が得られる。
【００６４】
・第５実施の形態
本第５実施の形態は、上記第１実施の形態における窒化物半導体エピタキシャルウェハの製造方法におけるＡｌＮバッファ層の効果に関する。
【００６５】
窒化物半導体エピタキシャルウェハの製造において、成長用基板がＳｉである場合、Ｓｉと窒化物半導体であるＧａＮの反応を抑制するために、ＡｌＮ層２が下地バッファ層として用いられる。そして、Ｓｉ基板１との界面に接するＡｌＮ層２にはナノパイプ等の適度な大きさ(例えば数ｎｍ〜数十ｎｍ程度)の欠陥が発生する。
【００６６】
したがって、上記Ｓｉ基板１と窒化物半導体であるＧａＮとの反応を、上記ナノパイプ等の適度な大きさの欠陥によって、より効果的に抑制することができ、デバイス特性を改善することができる。
【００６７】
尚、上記各実施の形態においては、ＨＥＭＴ用窒化物半導体を作製するための窒化物半導体エピタキシャルウェハを例に挙げて説明した。しかしながら、この発明は、ＨＥＭＴ用窒化物半導体を作製するための窒化物半導体エピタキシャルウェハに限定されるものではない。
【００６８】
以上を纏めると、この発明の窒化物半導体エピタキシャルウェハは、
エピタキシャル成長用基板１と、
上記エピタキシャル成長用基板１上に、エピタキシャル結晶成長された窒化物半導体層３〜１２と
を備え、
上記エピタキシャル成長用基板１における反りの値が、マイナス表記の場合は下に凸の反りであり、プラス表記の場合は上に凸の反りであるとした場合に、−１００μm以上且つ＋１５０μm未満の範囲内であり、
上記窒化物半導体層３〜１２におけるクラック長の値が、外周から１００μm以上且つ１００００μm未満の範囲内である
ことを特徴としている。
【００６９】
上記構成によれば、窒化物半導体エピタキシャルウェハにおける内部応力が、低減されている。したがって、この窒化物半導体エピタキシャルウェハを用いた窒化物半導体デバイスは、ナノパイプや転位等の内部欠陥の発生が抑制されている。そのために、リーク等を低減し、デバイス特性を改善することが可能になる。
【００７０】
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記エピタキシャル成長用基板１は、Ｓｉ,ＳｉＣ,ＺnＯおよびサファイアのうちの何れかであり、
上記エピタキシャル成長用基板１の直径は３インチ以上であり、且つ基板厚さは１５００μm以上である。
【００７１】
上記エピタキシャル成長用基板１として、Ｓｉ,ＳｉＣ,ＺnＯまたはサファイアを用い、上記窒化物半導体層３〜１２としてＡｌＮ,ＧａＮ等を用いた場合、上記エピタキシャル成長用基板１と上記窒化物半導体層３〜１２との熱膨張係数差が大きいため、体積変化によって、上記窒化物半導体エピタキシャルウェハの外周部における上記窒化物半導体層３〜１２の部分にクラック等の欠陥が発生する。
【００７２】
この実施の形態によれば、上記エピタキシャル成長用基板１の直径を３インチ以上、且つ厚さを１５００μm以上としている。したがって、結晶成長温度の昇温速度および降温速度を緩和することが可能になり、体積変化速度が低減し、リーク等の欠陥の発生が低減されることになる。その結果、デバイス特性を改善することが可能になる。
【００７３】
さらに、上記エピタキシャル成長用基板１の基板サイズが大きい程あるいは基板厚が厚い程、結晶成長温度の昇温速度および降温速度の緩和による体積変化速度が低減され、欠陥発生を効果的に抑制する効果が得られる。
【００７４】
また、この発明の窒化物半導体エピタキシャルウェハの製造方法は、
エピタキシャル成長用基板１上に、窒化物半導体３〜１２をエピタキシャル結晶成長させるエピタキシャル成長工程を備え、
上記エピタキシャル成長工程では、エピタキシャル結晶成長中における上記窒化物半導体３〜１２の反りを、下に凸の反りから上に凸の反りに、または、上に凸の反りから下に凸の反りに、少なくとも１回以上変化させる
ことを特徴としている。
【００７５】
上記構成によれば、上記エピタキシャル成長中において、上記窒化物半導体３〜１２の反りが逆転するタイミングで、リーク等に影響を与えない程度の微小な転位が入り、歪を緩和することができる。その結果、上記窒化物半導体内部におけるナノパイプ等の欠陥が抑制されて、作製されたデバイスのリーク等が低減し、デバイス特性を改善することができる。
【００７６】
また、一実施の形態の窒化物半導体エピタキシャルウェハの製造方法では、
上記エピタキシャル成長工程におけるエピタキシャル結晶成長温度の昇温速度、あるいは、上記エピタキシャル成長後におけるエピタキシャル結晶成長温度の降温速度を、５℃/分以上且つ８０℃/分以下とする。
【００７７】
この実施の形態によれば、上記エピタキシャル結晶成長時における急激な温度変化を抑えて、昇温時および降温時、特に結晶成長終了後の降温時に、上記エピタキシャル成長用基板１と上記窒化物半導体３〜１２との熱膨張係数差から発生する歪の変化率を抑えることができる。したがって、従来の条件では、上記窒化物半導体内部に発生していたナノパイプ等の欠陥を抑制して、作製されたデバイスのリーク等を低減し、デバイス特性を改善することができる。
【００７８】
また、一実施の形態の窒化物半導体エピタキシャルウェハの製造方法では、
上記エピタキシャル成長工程は、
上記エピタキシャル成長用基板１上にＡｌＮ下地層２をエピタキシャル結晶成長させる工程と、
上記ＡｌＮ下地層２上に上記窒化物半導体３〜１２をエピタキシャル結晶成長させる工程と
を含んでいる。
【００７９】
この実施の形態によれば、上記エピタキシャル成長用基板１がＳｉである場合に、ＳｉとＧａＮとの反応を抑えるために、下地バッファ層としてＡｌＮが用いられる。その場合に、Ｓｉとの界面に接するＡｌＮ層２にナノパイプ等の適度な大きさの欠陥が発生する。したがって、上記Ｓｉ基板１と上記窒化物半導体３〜１２であるＧａＮとの反応を、上記ナノパイプ等の適度大きさの欠陥によって、より効果的に抑制することができ、デバイス特性を改善することができる。
【符号の説明】
【００８０】
１  Ｓｉ(１１１)基板
２  ＡｌＮ層
３  Ａｌ０.５０Ｇａ０.５０Ｎ層
４  ＧａＮ層
５  ＡｌＧａＮバッファ層
６  ＡｌＮ層
７  Ａｌ０.０５Ｇａ０.９５Ｎ層
８  Ａｌ０.９０Ｇａ０.１０Ｎ層
９  Ａｌ０.１０Ｇａ０.９０Ｎ層
１０  超格子バッファ層
１１  アンドープＧａＮ層
１２  ＡｌＧａＮバリア層
【図１】
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