(57)【特許請求の範囲】
【請求項１】
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分を除去するとともに前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含むことを特徴とする端子の製造方法。
【請求項２】
前記端子を形成する工程の後、前記端子を除去する工程の前に、前記シード層をエッチングする工程を含むことを特徴とする、請求項１に記載の端子の製造方法。
【請求項３】
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層は、前記除去可能部分の下方に中空部を有し、
前記端子を除去する工程で、前記中空部の空気を吸引して前記下地層の前記除去可能部分を除去することによって前記端子を除去することを特徴とする端子の製造方法。
【請求項４】
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層を設ける工程で、前記下地層として、凹部を有するドライフィルムレジストを前記凹部が下側になるように設けることを特徴とする端子の製造方法。
【請求項５】
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含み、
前記下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、前記除去可能部分の周囲に溝が設けられており、前記除去可能部分の下方に前記エッチングされる材料からなる部分を備え、
前記端子を除去する工程で、前記エッチングされる材料からなる部分を前記溝を介してエッチングして、前記下地層の前記除去可能部分を除去することによって、前記端子を除去することを特徴とする端子の製造方法。
【請求項６】
前記下地層を設ける工程で、前記エッチングされる材料からなる部分を設けた後、前記エッチングされる材料からなる部分の上方に前記除去可能部分が設けられ、前記除去可能部分の周囲に前記溝が設けられるように、前記エッチングされない材料からなる部分を設けることを特徴とする、請求項５に記載の端子の製造方法。
【請求項７】
前記エッチングされる材料は、有機系樹脂材料であり、
前記エッチングされない材料は、無機系材料であることを特徴とする、請求項５又は６に記載の端子の製造方法。
【請求項８】
前記端子は、Ｃｕ、Ｓｎ、Ａｕ、Ｎｉ、ＳｎＡｇのいずれかの材料を含むことを特徴とする、請求項１〜７のいずれか１項に記載の端子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子の製造方法に関する。
【背景技術】
【０００２】
現在、携帯端末の小型化、ＨＰＣやサーバの高機能化などによって、半導体チップのテクノロジノードの微細化が継続している。
しかしながら、例えばゲート間リークや配線の抵抗増加等のため、微細化は限界に近づいている。
このため、パッケージ基板を介さずに半導体チップ同士を電気的に接続する技術として、半導体チップを積層する３次元実装やインタポーザを用いて半導体チップを積層する２．５次元実装といった高集積技術が注目されている。
【０００３】
これらの３次元実装や２．５次元実装では、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するのに、配線長の短縮、高速伝送性の向上、高密度化が可能な微細な端子によるフリップチップ接続が用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３２６１１０号公報
【特許文献２】特開２００６−７３６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の微細な端子を電解めっきによって形成する場合、複数の端子の配置や密度などによって、電解めっきによって形成された端子の高さにばらつきが生じてしまう。
例えば、半導体チップ又は基板となるウェハ上に、例えば図５に示すような配置になるように電解めっきで微細な端子を形成する場合、端子が疎な領域（端子の密度が低い領域）に電流の集中が起こり易い。このため、端子が疎な領域の端子の高さは高くなり、逆に、端子が密な領域（端子の密度が高い領域）の端子の高さは低くなり、端子の高さにばらつきが生じてしまう。
【０００６】
また、例えば、複数の端子が形成される面に段差などがあり、複数の端子が形成される面の高さ位置が異なると、電解めっきによって形成された端子の高さにばらつきが生じてしまう。
このように端子の高さにばらつきが生じてしまうと、例えば端子の接続時に接続不良等が起こり、品質や信頼性を低下させることになる。
【０００７】
そこで、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上したい。
【課題を解決するための手段】
【０００８】
本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分を除去するとともに下地層の除去可能部分の上方に設けられた端子を除去する工程とを含む。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層は、除去可能部分の下方に中空部を有し、端子を除去する工程で、中空部の空気を吸引して下地層の除去可能部分を除去することによって端子を除去する。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層を設ける工程で、下地層として、凹部を有するドライフィルムレジストを凹部が下側になるように設ける。
また、本端子の製造方法は、表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、下地層上にシード層を形成する工程と、シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、下地層の除去可能部分の上方に設けられた端子を除去する工程とを含み、下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、除去可能部分の周囲に溝が設けられており、除去可能部分の下方にエッチングされる材料からなる部分を備え、端子を除去する工程で、エッチングされる材料からなる部分を溝を介してエッチングして、下地層の除去可能部分を除去することによって、端子を除去する。
【発明の効果】
【０００９】
したがって、本端子の製造方法によれば、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができるという利点がある。
【図面の簡単な説明】
【００１０】
【図１】（Ａ）〜（Ｃ）は、本実施形態の端子の製造方法を説明するための模式図であって、（Ａ）、（Ｂ）は平面図であり、（Ｃ）は断面図である。
【図２】（Ａ）〜（Ｃ）は、本実施形態の端子の製造方法を説明するための模式的断面図である。
【図３】（Ａ）、（Ｂ）は、本実施形態の端子の製造方法を説明するための模式的断面図である。
【図４】（Ａ）、（Ｂ）は、本実施形態の端子の製造方法を説明するための模式的断面図である。
【図５】本発明の課題を説明するための模式的平面図である。
【図６】（Ａ）〜（Ｄ）は、本実施形態の変形例の端子の製造方法を説明するための模式図であり、（Ａ）〜（Ｃ）は断面図であり、（Ｄ）は有機系樹脂層上に無機系材料層が積層されている領域を部分的に示す平面図である。
【図７】（Ａ）、（Ｂ）は、本実施形態の変形例の端子の製造方法を説明するための模式的断面図である。
【図８】（Ａ）、（Ｂ）は、本実施形態の変形例の端子の製造方法を説明するための模式的断面図である。
【発明を実施するための形態】
【００１１】
以下、図面により、本発明の実施の形態にかかる端子の製造方法について、図１〜図５を参照しながら説明する。
本実施形態にかかる端子の製造方法は、例えば３次元実装や２．５次元実装によって半導体装置を製造する際に、半導体チップ同士又は半導体チップとインタポーザとを電気的に接続するための端子、即ち、フリップチップ接続に用いられる端子の製造方法である。なお、インタポーザを基板又は回路基板ともいう。
【００１２】
本実施形態にかかる端子の製造方法では、半導体装置を製造する際に、半導体チップ又はインタポーザなどの基板となるウェハ（半導体素子；半導体基板）上に、外部接続端子として、図１（Ａ）に示すように、電解めっきによって全面均一配置で同一面積の複数の端子１０を形成した後、図１（Ｂ）に示すように、不要な端子１０を除去することで、高さのばらつきの少ない複数の端子１０を形成できるようにしている。
【００１３】
つまり、本実施形態にかかる端子の製造方法は、図２〜図４に示すように、表面が同一平面になるように設けられた除去可能部分３Ｘを含む下地層３を設ける工程［図２（Ｂ）参照］と、下地層３上にシード層４を形成する工程［図２（Ｃ）参照］と、シード層４上に電解めっきによって全面均一配置で複数の端子１０を形成する工程［図３（Ａ）参照］と、下地層３の除去可能部分３Ｘの上方に設けられた端子１０を除去する工程［図４（Ａ）参照］とを含む。
【００１４】
この場合、複数の端子１０は、除去可能部分３Ｘを含んで同一平面になっている下地層３の表面上に形成されたシード層４上に、電解めっきによって全面均一配置で形成されることになる。このように、複数の端子１０は、同一平面上に形成されるため、電解めっきによって形成された端子１０の高さにばらつきが生じてしまうのを抑制することができる。また、複数の端子１０は、全面均一配置で形成され、端子１０が疎な領域（端子１０の密度が低い領域）や端子１０が密な領域（端子１０の密度が高い領域）がないため、電解めっきによって形成された端子１０の高さにばらつきが生じてしまうのを抑制することができる。
【００１５】
また、本実施形態では、端子１０を形成する工程の後、端子１０を除去する工程の前に、シード層４をエッチングする工程（シードエッチング工程）を含む［図３（Ｂ）参照］。つまり、本実施形態では、シードエッチング工程が、不要な端子１０を除去する工程の前に行なわれる。
この場合、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、シード層４をエッチング（シードエッチング）するため、均一にシードエッチングを行なうことができる。これに対し、複数の端子が同一平面上に形成されていない状態で、即ち、複数の端子が形成される面に段差などがあり、複数の端子が高さ位置の異なる面上に形成されている状態で、シードエッチングを行なうと、均一にシードエッチングを行なうのが難しい。また、複数の端子が全面均一配置されていない状態で、即ち、端子が疎な領域と端子が密な領域とがある状態で、シードエッチングを行なうと（例えば不要な端子を除去した後にシードエッチングを行なうと）、シードエッチングの際に端子にダメージを与えるおそれがある。
【００１６】
また、本実施形態では、下地層３は、除去可能部分３Ｘの下方に中空部３Ｙを有する［図３（Ａ）参照］。ここでは、下地層３を設ける工程で、下地層３として、凹部（段差）３０Ｙを有するドライフィルムレジスト（絶縁層；フィルム状感光性樹脂層）３０を凹部３０Ｙが下側になるように設ける［図３（Ａ）参照］。ここで、凹部３０Ｙとしては、複数の不要な端子１０のそれぞれに対応して複数の凹部を設けても良いし、複数の不要な端子１０が設けられる領域の全体にわたって延びるスリット状の凹部を設けても良い。そして、端子１０を除去する工程で、中空部３Ｙの空気を吸引して下地層３の除去可能部分３Ｘを除去することによって端子１０を除去する［図４（Ａ）参照］。
【００１７】
また、本実施形態では、端子１０は、Ｃｕピラー５と、Ｃｕピラー５の上方に設けられたＳｎＡｇ層６（接合層）とを含む［図３（Ａ）参照］。また、本実施形態では、端子１０は、微細な端子であって、例えば直径約３０μｍ以下の端子、即ち、直径約２０μｍ〜約３０μｍ程度の端子である。なお、ピラーを、金属を含むピラー、めっきピラー、又は、金属を含むめっきピラーともいう。また、接合層を、金属を含む接合層、めっき接合層、又は、金属を含むめっき接合層ともいう。
【００１８】
なお、これに限られるものではなく、端子１０の材料は電解めっきが可能な材料であれば良い。例えば、端子１０は、Ｃｕ、Ｓｎ、Ａｕ、Ｎｉ、ＳｎＡｇのいずれかの材料を含むものとすれば良い。また、端子１０は、Ｃｕ、Ａｕ、Ｎｉのいずれかの材料からなるピラーを含むものとすれば良い。なお、端子１０を、金属を含む端子、めっき端子、又は、金属を含むめっき端子ともいう。
【００１９】
例えば、端子１０を、Ｃｕピラーと、Ｃｕピラーの上方に設けられたＳｎ層とを含むものとしても良い。また、例えば、端子１０を、Ａｕピラーと、Ａｕピラーの上方に設けられたＳｎＡｇ層又はＳｎ層とを含むものとしても良い。また、例えば、端子１０を、Ｎｉピラーと、Ｎｉピラーの上方に設けられたＳｎＡｇ層又はＳｎ層とを含むものとしても良い。さらに、ＳｎＡｇ層又はＳｎ層のほかに、これらのピラーの上方にＮｉ層を含むものとしても良い。また、例えば、端子１０を、ＳｎＡｇバンプ又はＳｎバンプとしても良い。つまり、端子１０を、ＳｎＡｇ又はＳｎからなるバンプを含むものとしても良い。なお、バンプを、金属を含むバンプ、めっきバンプ、又は、金属を含むめっきバンプともいう。
【００２０】
以下、具体的に説明する。
まず、図２（Ａ）に示すように、半導体チップ又はインタポーザなどの基板となるシリコンウェハ１上に、配線を含む絶縁層（配線層）２を形成する。
次に、図２（Ｂ）に示すように、予め凹部（段差）３０Ｙを形成しておいたドライフィルムレジスト３０を、凹部３０Ｙが下側になるように、絶縁層２上に設ける。ここでは、不要な端子１０が形成される領域の下方に凹部３０Ｙが位置するようにして、不要な端子１０が形成される領域の下方に中空部（空洞）３Ｙが形成されるようにする。この場合、ドライフィルムレジスト３０の凹部３０Ｙの底部、即ち、中空部３Ｙの上方の部分は、後述するようにして除去されるため、この部分を除去可能部分３０Ｘという。また、ドライフィルムレジスト３０の表面は平面となっており、即ち、除去可能部分３０Ｘの上側表面とそれ以外の部分の上側表面とは同一平面となっており、この表面上にシード層４及び端子１０が形成されることになる。このため、このようにして設けられたドライフィルムレジスト３０が下地層３となる。このようにして、表面が同一平面になるように設けられた除去可能部分３Ｘ（３０Ｘ）を含む下地層３（３０）を設ける。
【００２１】
次に、図２（Ｃ）に示すように、ドライフィルムレジスト３０（下地層３）上にシード層４を形成し、レジスト（感光性レジスト）７によって端子１０を形成するためのパターンを形成する。ここでは、シリコンウェハ１上の全面に複数の端子１０が均一に配置されるようにレジストパターン７を形成する。
次に、図３（Ａ）に示すように、シード層４上に、電解めっきによって、全面均一配置で、複数のＣｕピラー（Ｃｕめっき層）５を形成し、各Ｃｕピラー５の上方にＳｎＡｇ層（ＳｎＡｇめっき層）６を形成する［例えば図１（Ａ）参照］。このように、除去可能部分３Ｘ（３０Ｘ）を含んで同一平面になっている下地層３（３０）の表面上に形成されたシード層４上に、電解めっきによって、全面均一配置で、Ｃｕピラー５とＳｎＡｇ層６とからなる複数の端子１０を形成する。これにより、高さのばらつきの少ない複数の端子１０を形成することができる。
【００２２】
なお、図示していないが、Ｃｕピラー５を形成する領域には、ドライフィルムレジスト３０に穴を形成し、そこにパッド（金属パッド；ここではＡｌパッド）を形成しておくことで、ウェハ１上の配線とＣｕピラー５とを電気的に接続する。
次に、図３（Ｂ）に示すように、レジスト７を剥離し、シード層４をエッチングするシードエッチングを行なう。このように、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、即ち、不要な端子１０を除去する前に、シードエッチングを行なう。
【００２３】
次に、図４（Ａ）に示すように、真空引きを行なうことによって、不要な端子１０を除去する。ここでは、上述のようにしてドライフィルムレジスト３０を設けることによって形成された中空部３Ｙの空気を吸引して、気圧の変化を利用して、ドライフィルムレジスト３０（下地層３）の除去可能部分３０Ｘ（３Ｘ）を除去することによって、不要な端子１０を除去する。このようにして、下地層３（３０Ｘ）の除去可能部分３Ｘ（３０Ｙ）の上方に設けられた端子１０を除去する。これにより、所望の配置パターンで必要な端子１０のみが残されることになる［例えば図１（Ｂ）参照］。このようにして不要な端子１０が除去されると、ドライフィルムレジスト３０（下地層３）に溝（凹部）８が形成される［図４（Ｂ）参照］。
【００２４】
その後、図４（Ｂ）に示すように、ウェットバックを行なって、端子１０が完成する。
ここでは、図１（Ｃ）に示すように、半導体チップ又はインタポーザなどの基板となるウェハ１上に、ドライフィルムレジスト３０（下地層３）を挟んで、Ｃｕピラー５及びＳｎＡｇ層６を含む端子１０が形成される。そして、上述のようにして不要な端子１０が除去されていると、ドライフィルムレジスト３０（下地層３）に溝（凹部）８が形成されたものとなる。つまり、ウェハ１から切り出した個々の半導体チップ又はインタポーザなどの基板は、端子１０の下方にドライフィルムレジスト３０（下地層３）を備えるものとなり、このドライフィルムレジスト３０は、端子１０が設けられていない領域に溝（凹部）８を有するものとなる。
【００２５】
ところで、上述の端子の製造方法を採用しているのは、以下の理由による。
３次元実装や２．５次元実装では、半導体チップ同士又は半導体チップとインタポーザ（基板）とを電気的に接続するのに、従来のワイヤボンディングのように金属ワイヤによって接続するのではなく、配線長の短縮、高速伝送性の向上、高密度化が可能な微細な端子（例えば従来の２分の１以下の直径約３０μｍ以下の端子）によるフリップチップ接続が用いられる。
【００２６】
この端子には、主に鉛フリーはんだ又はＡｕスタッドバンプが利用されているが、鉛フリーはんだは、濡れ広がりやウィスカの影響による接続不良が懸念されており、また、Ａｕスタッドバンプは、Ａｌ電極との接合において合金形成が進行し、拡散係数の違いによって発生するカーケンダルボイドによる接合不良が懸念されている。
そこで、これらの端子の代替として、Ｃｕピラーと呼ばれる高アスペクト比のポスト状のＣｕ端子を形成し、はんだで接合する実装方式の開発が進められている。
【００２７】
このＣｕピラーはめっきで形成するため、微細端子を形成することが可能であり、電流が集中するパッド部（チップ電極部）が電流密度耐性の高いＣｕで底上げされているため、はんだバンプなどに比べて大電流対応が可能となる。また、はんだ材料であるＳｎとＣｕの拡散係数が小さいため、カーケンダルボイドの発生が抑制でき、信頼性が向上する。
このＣｕピラーの形成には電解めっきが用いられるが、複数のＣｕピラーの配置や密度などによって電流密度分布が異なるものとなる。例えば、半導体チップ又は基板となるウェハ上に、例えば図５に示すような配置になるように電解めっきでＣｕピラー５を形成する場合、Ｃｕピラー５の密度が疎な領域においては電流の集中が起こり易いため、Ｃｕピラー５の高さが高くなり、逆に、Ｃｕピラー５の密度が密な領域ではＣｕピラー５の高さが低くなる。このため、複数のＣｕピラー５の配置や密度などによって、チップ内又は基板内でＣｕピラー５の高さにばらつきが生じてしまうことになる。
【００２８】
例えば、図５に示すように、ウェハ上の一つの半導体チップ又は基板となる領域が４つの領域を含み、これらの４つの領域のそれぞれに均一にＣｕピラー５が形成され、右側の領域と左側の領域との間に距離ａの間隔が形成され、上側の領域と下側の領域との間に距離ｂ（ａ＞ｂ）の間隔が形成されるようにＣｕピラー５を配置する場合、図５中、丸付き数字１、２、３、４、５で示す箇所のＣｕピラー５の高さは、Ｃｕピラー５の密度によって異なるものとなり、丸付き数字１＜丸付き数字２＜丸付き数字３＜丸付き数字４＜丸付き数字５のようにばらつきが生じてしまう。
【００２９】
また、例えば、複数のＣｕピラーが形成される面に段差などがあり、複数のＣｕピラーが形成される面の高さ位置が異なると、電解めっきによって形成されたＣｕピラーの高さにばらつきが生じてしまう。
このようにＣｕピラーの高さにばらつきが生じてしまうと、例えば端子（外部端子）の接続時に高さのばらつきによる接続不良等が起こり、品質や信頼性を低下させることになる。
【００３０】
そこで、端子の高さのばらつきを抑え、例えば端子の接続時に接続不良等が生じないようにし、品質や信頼性を向上させるべく、上述の端子の製造方法を採用している。つまり、ウェハ１の全面に均一な端子配置パターンで電解めっきを行なって端子１０（ここではＣｕピラー５及びＳｎＡｇ層６を含む端子１０）を形成した後、不要な端子１０を除去することで、端子１０の高さのばらつきを抑制するようにしている。
【００３１】
したがって、本実施形態にかかる端子の製造方法によれば、端子１０の高さのばらつきを抑え、例えば端子１０の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができるという利点がある。
なお、上述の実施形態では、下地層３を、除去可能部分３Ｘの下方に中空部３Ｙを有するものとし、端子１０を除去する工程で、中空部３Ｙの空気を吸引して下地層３の除去可能部分３Ｘを除去することによって端子１０を除去するようにしているが、これに限られるものではない。
【００３２】
例えば、図６〜図８に示すように、下地層３は、エッチングされない材料からなる部分３２と、エッチングされる材料からなる部分３１とを含み、除去可能部分３２Ｘ（３Ｘ）の周囲に溝３２Ｙが設けられており、除去可能部分３２Ｘの下方にエッチングされる材料からなる部分３１を備えるものとし［図６（Ａ）参照］、端子１０を除去する工程で、エッチングされる材料からなる部分３１を溝３２Ｙを介してエッチングして、下地層３の除去可能部分３Ｘ（３２Ｘ）を除去することによって、端子１０を除去するようにしても良い［図８（Ａ）、図８（Ｂ）参照］。
【００３３】
この場合、下地層３を設ける工程で、エッチングされる材料からなる部分３１を設けた後、エッチングされる材料からなる部分３１の上方に除去可能部分３２Ｘが設けられ、除去可能部分３２Ｘの周囲に溝３２Ｙが設けられるように、エッチングされない材料からなる部分３２を設けるようにすれば良い。また、エッチングされる材料は、有機系樹脂材料であり、エッチングされない材料は、無機系材料であることが好ましい。
【００３４】
以下、具体的に説明する。
まず、図６（Ａ）に示すように、半導体チップ又はインタポーザなどの基板となるシリコンウェハ１上に、配線を含む絶縁層（配線層）２を形成する。
次に、図６（Ｂ）に示すように、絶縁層２上に、エッチングされる材料である有機系樹脂材料（例えばポリイミド樹脂やフェノール系樹脂など）からなる有機系樹脂層（絶縁層）３１を形成する。ここでは、不要な端子１０が形成される領域の下方に位置するように有機系樹脂層３１を形成する。
【００３５】
次に、図６（Ｃ）、図６（Ｄ）に示すように、絶縁層２及び有機系樹脂層３１上に、エッチングされない材料である無機系材料（例えばＳｉＮなど）からなる無機系材料層（絶縁層）３２を形成する。そして、有機系樹脂層３１上に形成された無機系材料層３２の不要な端子１０が形成される部分の周囲に、除去用パターンとして、溝（隙間）３２Ｙを形成する。つまり、絶縁層２及び有機系樹脂層３１上に、除去用パターンとしての溝３２Ｙを有する無機系材料層３２を形成する。この場合、有機系樹脂層３１上に形成されている無機系材料層３２の溝３２Ｙで分離されている部分は、後述するようにして除去されるため、この部分を除去可能部分３２Ｘ（３Ｘ）という。また、無機系材料層３２は、有機系樹脂層３１上では厚さが薄くなっている。これにより、無機系材料層３２の表面は平面となっており、即ち、除去可能部分３２Ｘの上側表面とそれ以外の部分の上側表面とは同一平面となっており、この表面上にシード層４及び端子１０が形成されることになる。このため、このようにして設けられた有機系樹脂層３１及び無機系材料層３２が下地層３となる。つまり、上述のようにして、エッチングされる材料からなる部分として有機系樹脂層３１を含み、エッチングされない材料からなる部分として無機系材料層３２を含む下地層３を形成する。このようにして、表面が同一平面になるように設けられた除去可能部分３Ｘを含む下地層３を設ける。
【００３６】
次に、図７（Ａ）に示すように、無機系材料層３１及び有機系樹脂層３２からなる下地層３上にシード層４を形成し、レジスト（感光性レジスト）７によって端子１０を形成するためのパターンを形成する。ここでは、シリコンウェハ１上の全面に複数の端子１０が均一に配置されるようにレジストパターン７を形成する。
次に、図７（Ｂ）に示すように、シード層４上に、電解めっきによって、全面均一配置で、複数のＣｕピラー（Ｃｕめっき層）５を形成し、各Ｃｕピラー５の上方にＳｎＡｇ層（ＳｎＡｇめっき層）６を形成する。このように、除去可能部分３Ｘ（３２Ｘ）を含んで同一平面になっている下地層３の表面上に形成されたシード層４上に、電解めっきによって、全面均一配置で、Ｃｕピラー５とＳｎＡｇ層６とからなる複数の端子１０を形成する。これにより、高さのばらつきの少ない複数の端子１０を形成することができる。
【００３７】
なお、図示していないが、Ｃｕピラー５を形成する領域には、無機系材料層３２に穴を形成し、そこにパッド（金属パッド；ここではＡｌパッド）を形成しておくことで、ウェハ１上の配線とＣｕピラー５とを電気的に接続する。
次に、図８（Ａ）に示すように、レジスト７を剥離し、シード層４をエッチングするシードエッチングを行なう。このように、同一平面上に、全面均一配置で、複数の端子１０が形成されている状態で、即ち、不要な端子１０を除去する前に、シードエッチングを行なう。
【００３８】
次に、図８（Ｂ）に示すように、エッチング（ドライエッチング）を行なうことによって、不要な端子１０を除去する。ここでは、上述のようにして有機系樹脂層３１上に形成された無機系材料層３２の不要な端子１０が形成される部分３２Ｘ（除去可能部分３Ｘ）の周囲に溝３２Ｙが設けられているため、この溝３２Ｙを介して、エッチングによって有機系樹脂層３１を除去することで、その上の無機系材料層３２の除去可能部分３２Ｘも除去して、不要な端子１０を除去する。このようにして、下地層３の除去可能部分３Ｘの上方に設けられた端子１０を除去する。これにより、所望の配置パターンで必要な端子１０のみが残されることになる［例えば図１（Ｂ）参照］。このようにして不要な端子１０が除去されると、無機系材料層３２（下地層３）に溝（凹部）８が形成されることになる。
【００３９】
その後、ウェットバックを行なって、端子１０が完成する。
ここでは、半導体チップ又はインタポーザなどの基板となるウェハ１上に、無機系材料層３２を挟んで、Ｃｕピラー５及びＳｎＡｇ層６を含む端子１０が形成される。そして、上述のようにして不要な端子１０が除去されていると、無機系材料層３２に凹部（溝）８が形成されたものとなる。つまり、ウェハ１から切り出した個々の半導体チップ又はインタポーザなどの基板は、端子１０の下方に無機系材料層３２を備えるものとなり、この無機系材料層３２は、端子１０が設けられていない領域に凹部（溝）８を有するものとなる。
【００４０】
このような変形例の端子の製造方法によっても、端子１０の高さのばらつきを抑え、例えば端子１０の接続時に接続不良等が生じないようにし、品質や信頼性を向上させることができる。
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００４１】
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
表面が同一平面になるように設けられた除去可能部分を含む下地層を設ける工程と、
前記下地層上にシード層を形成する工程と、
前記シード層上に電解めっきによって全面均一配置で複数の端子を形成する工程と、
前記下地層の前記除去可能部分の上方に設けられた前記端子を除去する工程とを含むことを特徴とする端子の製造方法。
【００４２】
（付記２）
前記端子を形成する工程の後、前記端子を除去する工程の前に、前記シード層をエッチングする工程を含むことを特徴とする、付記１に記載の端子の製造方法。
（付記３）
前記下地層は、前記除去可能部分の下方に中空部を有し、
前記端子を除去する工程で、前記中空部の空気を吸引して前記下地層の前記除去可能部分を除去することによって前記端子を除去することを特徴とする、付記１又は２に記載の端子の製造方法。
【００４３】
（付記４）
前記下地層を設ける工程で、前記下地層として、凹部を有するドライフィルムレジストを前記凹部が下側になるように設けることを特徴とする、付記１〜３のいずれか１項に記載の端子の製造方法。
（付記５）
前記下地層は、エッチングされない材料からなる部分と、エッチングされる材料からなる部分とを含み、前記除去可能部分の周囲に溝が設けられており、前記除去可能部分の下方に前記エッチングされる材料からなる部分を備え、
前記端子を除去する工程で、前記エッチングされる材料からなる部分を前記溝を介してエッチングして、前記下地層の前記除去可能部分を除去することによって、前記端子を除去することを特徴とする、付記１又は２に記載の端子の製造方法。
【００４４】
（付記６）
前記下地層を設ける工程で、前記エッチングされる材料からなる部分を設けた後、前記エッチングされる材料からなる部分の上方に前記除去可能部分が設けられ、前記除去可能部分の周囲に前記溝が設けられるように、前記エッチングされない材料からなる部分を設けることを特徴とする、付記５に記載の端子の製造方法。
【００４５】
（付記７）
前記エッチングされる材料は、有機系樹脂材料であり、
前記エッチングされない材料は、無機系材料であることを特徴とする、付記５又は６に記載の端子の製造方法。
（付記８）
前記端子は、Ｃｕ、Ｓｎ、Ａｕ、Ｎｉ、ＳｎＡｇのいずれかの材料を含むことを特徴とする、付記１〜７のいずれか１項に記載の端子の製造方法。
【００４６】
（付記９）
前記端子は、Ｃｕ、Ａｕ、Ｎｉのいずれかの材料からなるピラーを含むことを特徴とする、付記１〜８のいずれか１項に記載の端子の製造方法。
【符号の説明】
【００４７】
１  ウェハ
２  絶縁層
３  下地層
３Ｘ  除去可能部分
３Ｙ  中空部
３０  ドライフィルムレジスト
３０Ｘ  除去可能部分
３０Ｙ  凹部
３１  有機系樹脂層（エッチングされる材料からなる部分）
３２  無機系材料層（エッチングされない材料からなる部分）
３２Ｘ  除去可能部分
３２Ｙ  溝
４  シード層
５  Ｃｕピラー
６  ＳｎＡｇ層
７  レジスト
８  溝（凹部）
１０  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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