(57)【特許請求の範囲】
【請求項１】
ゲートと、ソースと、ドレインとを備えるトランジスタデバイスであって、前記ゲートはゲート酸化膜に少なくとも部分的に接触しており、前記ゲート酸化膜上における電界を低下させるために、複数のドープ領域が、前記トランジスタデバイスのウェル領域間を延びる接合型電界効果（ＪＦＥＴ）領域内に存在し、前記複数のドープ領域は、前記ＪＦＥＴ領域内において前記ウェル領域間に配置されるとともに、前記ＪＦＥＴ領域の上面の完全に下方に、かつ、完全に該ＪＦＥＴ領域内に、かつ、完全に前記ウェル領域間にあり、前記複数のドープ領域のドープ領域が前記ウェル領域より下方には延びていない、トランジスタデバイス。
【請求項２】
前記トランジスタデバイスの本体が炭化ケイ素を含む、請求項１に記載のトランジスタデバイス。
【請求項３】
前記複数のドープ領域のうち少なくとも１つのドープ領域が前記ＪＦＥＴ領域のほぼ中央に設けられる、請求項１に記載のトランジスタデバイス。
【請求項４】
前記複数のドープ領域のうち少なくとも１つのドープ領域が前記ソースに接続され、これにより前記トランジスタデバイスの前記ドレインを有する側からの電界を効果的に遮蔽する、請求項１に記載のトランジスタデバイス。
【請求項５】
前記複数のドープ領域のうち少なくとも１つのドープ領域は、深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
【請求項６】
前記複数のドープ領域のうち少なくとも１つのドープ領域は、幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
【請求項７】
前記ＪＦＥＴ領域の幅が、約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である、請求項１に記載のトランジスタデバイス。
【請求項８】
前記複数のドープ領域のうち少なくとも１つのドープ領域がＰ領域である、請求項１に記載のトランジスタデバイス。
【請求項９】
ゲート酸化膜と少なくとも部分的に接触しているゲートと、ソースと、ドレインとを有するトランジスタデバイスであって、
第１導電型のウェル領域と、
前記ウェル領域の上にある第２導電型の領域と、
前記ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域と、
前記第２導電型の領域の一部及び前記ＪＦＥＴ領域にわたって延びる埋め込みチャネル層であって、前記ゲート酸化膜により少なくとも部分的に覆われており、該ゲート酸化膜上において前記トランジスタデバイスが低下した電界を有する、埋め込みチャネル層と、
前記ウェル領域の下方にあるドリフト層と、
前記ＪＦＥＴ領域内において前記第２導電型の領域に近接する第１導電型の領域と、
前記ＪＦＥＴ領域内に存在する前記第１導電型である第１の領域及び第２の領域であって、前記ウェル領域が前記トランジスタデバイス内に第１の深さまで注入され、前記第１の領域及び前記第２の領域のうち少なくとも１つが、前記ＪＦＥＴ領域内において、前記ウェル領域の前記第１の深さの半分と前記第１の深さの間である第２の深さで注入され、かつ、前記ＪＦＥＴ領域の上面の完全に下方にある、第１の領域及び第２の領域と
を備えるトランジスタデバイス。
【請求項１０】
前記ＪＦＥＴ領域において導入された前記第１導電型の前記第１の領域及び前記第２の領域は、前記ゲート酸化膜において電界を低下させる、請求項９に記載のトランジスタデバイス。
【請求項１１】
前記トランジスタデバイスはＭＯＳＦＥＴである、請求項９に記載のトランジスタデバイス。
【請求項１２】
前記トランジスタデバイスは絶縁ゲートバイポーラトランジスタである、請求項９に記載のトランジスタデバイス。
【請求項１３】
前記トランジスタデバイスは金属酸化物半導体制御サイリスタである、請求項９に記載
のトランジスタデバイス。
【請求項１４】
前記第１導電型はＰ＋型であり、前記第２導電型はＮ＋型である、請求項９に記載のトランジスタデバイス。
【請求項１５】
前記トランジスタデバイスの本体は炭化ケイ素を含む、請求項９に記載のトランジスタデバイス。
【請求項１６】
前記ＪＦＥＴ領域において導入された前記第１導電型の前記第１の領域及び前記第２の領域の一方はＰ＋領域であり、かつ、前記ＪＦＥＴ領域のほぼ中央に導入される、請求項９に記載のトランジスタデバイス。
【請求項１７】
前記ＪＦＥＴ領域に導入された前記第１導電型の前記第１の領域及び前記第２の領域の一方はＰ＋領域であり、かつ、前記ソースに接続されており、これにより、前記トランジスタデバイスの前記ドレインを有する側からの電界を効果的に遮蔽する、請求項９に記載のトランジスタデバイス。
【請求項１８】
前記ＪＦＥＴ領域内に導入された前記第１導電型の前記第１の領域及び前記第２の領域の一方はＰ＋領域であり、かつ、深さが前記ウェル領域よりも浅い、請求項９に記載のトランジスタデバイス。
【請求項１９】
前記ＪＦＥＴ領域内に導入された前記第１導電型の前記第１の領域及び前記第２の領域の一方はＰ＋領域であり、かつ、深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である、請求項９に記載のトランジスタデバイス。
【請求項２０】
前記ＪＦＥＴ領域内に導入された前記第１導電型の前記第１の領域及び前記第２の領域の一方はＰ＋領域であり、かつ、幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である、請求項９に記載のトランジスタデバイス。
【請求項２１】
前記ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である、請求項９に記載のトランジスタデバイス。
【請求項２２】
前記ＪＦＥＴ領域内に存在する第２のドープ領域をさらに備え、前記第２のドープ領域が完全に前記ＪＦＥＴ領域内に、かつ、完全に前記ウェル領域の間にある、請求項１に記載のトランジスタデバイス。
【請求項２３】
第１の電流端子がソースであり、第２の電流端子がドレインである、請求項９に記載のトランジスタデバイス。
【請求項２４】
前記複数のドープ領域が前記ＪＦＥＴ領域の上面から離間している、請求項１に記載のトランジスタデバイス。
【請求項２５】
前記第１の領域及び前記第２の領域のうち少なくとも一方が前記ＪＦＥＴ領域の上面から離間している、請求項９に記載のトランジスタデバイス。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［開示の分野］
本開示は、トランジスタ構造、特に、ゲート酸化膜において電界が低下した、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のトランジスタ構造、及び、このようなトランジスタ構造の製造方法に関する。
［背景技術］
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は周知のものである。特に、パワーＭＯＳＦＥＴは市販化されており、電力システムにおいて広く用いられることが期待されている。炭化ケイ素（ＳｉＣ）上のパワーＭＯＳＦＥＴ等の従来のＭＯＳＦＥＴ構造の場合、起こりうる課題の１つとして、デバイスの接合型電界効果（ＪＦＥＴ）領域の中央にあるゲート酸化膜において高電界が存在することが挙げられる。ＪＦＥＴ領域は一般に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間に位置する。ＪＦＥＴ領域は、ゲート電圧を印加することによってＰ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域は、Ｎ＋ソース領域、チャネル領域、Ｎ型ドリフト領域、基板、及びドレイン電極と共に電子の導電路を構成する。ドレインに高バイアス（動作上の最大値に近い）が印加され、ゲートは接地電位付近に保たれている動作状態下では、ＪＦＥＴ領域の直上にあるゲート酸化膜内で高電界が発生してしまう。界面物質やゲート酸化膜に欠陥があると、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に、ゲート酸化膜が破壊される結果となり得る。また、従来のＭＯＳＦＥＴは、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に生じ得るホットキャリア注入の悪影響を受ける可能性もある。
［概要］
本開示は、ゲート酸化膜界面において電界を低下させ、これにより、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中のデバイス信頼性が、ゲート酸化膜の電界が低くなることに起因して向上するともに、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中にホットキャリアがゲート酸化膜内に注入される可能性が低減するトランジスタデバイスに関する。ある好適な実施形態において、トランジスタデバイスはＭＯＳＦＥＴデバイスであり、より好適には炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、より一般的には、トランジスタデバイスは、トランジスタを有する任意の種類のデバイス（例えばパワーＭＯＳＦＥＴ、二重注入電界効果型トランジスタ（ＤＩＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）であってもよい。
【０００２】
一実施形態において、ゲート酸化膜において電界を低下させたトランジスタデバイスが開示される。トランジスタデバイスは、ゲートと、ソースと、ドレインとを備え、ゲートは少なくとも部分的にゲート酸化膜層の上にある。トランジスタデバイスは、ゲート酸化膜上における電界を低下させるために、トランジスタデバイスのＪＦＥＴ領域内にＰ＋領域を有する。トランジスタデバイスは、ゲート酸化膜界面において電界を低下させることができ、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に発生し得る信頼性の問題や故障を、大幅に低減又は解消できる。
【０００３】
別の実施形態では、トランジスタデバイスは、ゲートと、ソースと、ドレインとを有し、第１導電型の第１エピタキシャル層と、第１エピタキシャル層の上にある第２導電型の第２エピタキシャル層と、トランジスタデバイスの第１面に隣接する埋め込みチャネル層とを備える。埋め込みチャネル層は第２エピタキシャル層の一部にわたって延びており、ゲート酸化膜により少なくとも部分的に覆われる。トランジスタデバイスはまた、第１エピタキシャル層から下方に向かってトランジスタデバイスの本体内へある深さまで延びている第１導電型のウェル領域と、ウェル領域に隣接するＪＦＥＴ領域と、ウェル領域の下方にあるドリフト層とを備える。
【０００４】
トランジスタデバイスのＪＦＥＴ領域内には、第１導電型の独立した領域が導入されており、これは一実施形態ではＰ＋領域であってもよい。一実施形態において、Ｐ＋領域はＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりトランジスタデバイスのドレイン側からの電界を効果的に遮蔽する。また、ＪＦＥＴ領域内に導入されたＰ＋領域はＰ＋ウェル領域より浅くてもよく、これにより電流の広がり抵抗も低減される。
【０００５】
別の実施形態において、ゲート酸化膜において電界を低下させたＭＯＳＦＥＴが開示される。ＭＯＳＦＥＴは、ゲートと、ソースと、ドレインとを有し、ゲートはゲート酸化膜層に少なくとも部分的に接触している。ＭＯＳＦＥＴは、Ｐ＋型エピタキシャル層と、Ｐ＋型エピタキシャル層の上にあるＮ＋型領域とを備える。ＭＯＳＦＥＴはまた、ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層を備え、埋め込みチャネル層はＮ＋型領域の一部にわたって延びる。またＭＯＳＦＥＴは、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるＰ＋型ウェルと、Ｐ＋ウェルに隣接するＪＦＥＴ領域とを備える。ＭＯＳＦＥＴはまた、ゲート酸化膜上における電界を低下させるために、ＪＦＥＴ領域内にＰ＋領域を備える。
【０００６】
ゲート酸化膜において電界を低下させたデバイスの製造方法も開示される。一実施形態において、トランジスタデバイスの製造方法が開示される。本方法は、ソース及びゲートを設ける工程を含み、ゲートはゲート酸化膜層に少なくとも部分的に接触する。本方法はまた、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接するＪＦＥＴ領域内にＰ＋領域を設けることも開示する。
【０００７】
別の実施形態において、基板上にドリフト層を設ける工程と、ドリフト層上にウェル領域を注入する工程とを含む、トランジスタの製造方法が開示される。本方法はまた、第１エピタキシャル層を、第１エピタキシャル層がウェル領域の少なくとも一部を覆うように設ける工程と、第１エピタキシャル層上に第２エピタキシャル層を設ける工程と、第２エピタキシャル層の一部の上方に埋め込みチャネル層を設ける工程とを含む。ソース及びゲートは、ゲートがゲート酸化膜層に少なくとも部分的に接触するように設けられる。本方法はまた、ウェル領域に隣接するＪＦＥＴ領域内に、Ｐ＋領域を導入する。
【０００８】
さらに別の実施形態において、ＭＯＳＦＥＴの製造方法が開示される。本方法は、ドリフト層上にＰ＋型エピタキシャル層を設ける工程と、Ｐ＋型エピタキシャル層上にＮ＋型領域を設ける工程とを含む。ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層が、Ｎ＋型領域の一部にわたって延びるように設けられる。Ｐ＋型ウェルが、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるように形成される。ソース及びゲートは、ゲートがゲート酸化膜層に少なくとも部分的に接触するように設けられる。本方法はまた、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接するＪＦＥＴ領域内に、Ｐ＋領域を設ける工程を含む。
【０００９】
当業者であれば、添付の図面に関連する好適な実施形態に関する以下の詳細な説明を考察すると、本開示の範囲が理解でき、また、その更なる態様が実現できるであろう。
本明細書に組み込まれるとともに本明細書の一部を構成する各添付図面は、本開示のいくつかの態様を例示したものであり、その説明とともに、本開示の原理を明らかにする役割を果たす。
【図面の簡単な説明】
【００１０】
【図１】埋め込みチャネルを有する二重注入電界効果型トランジスタ（ＤＩＭＯＳＦＥＴ）である。
【図２】ゲート酸化膜界面において電界が低下していない、標準的なＭＯＳＦＥＴセルの別の実施形態である。
【図３Ａ】一実施形態による、トランジスタデバイスのＪＦＥＴ領域に導入されたＰ＋領域を含む新たな構造を有するトランジスタデバイスを示す。
【図３Ｂ】一実施形態による、トランジスタデバイスのＪＦＥＴ領域内に導入された複数のＰ＋領域を含む新たな構造を有する代替のトランジスタデバイスを示す。
【図４】図４Ａは、２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂは、０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｃは、一実施形態によるトランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有し、かつ２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有するＭＯＳＦＥＴの順方向電流伝導分布を示す。
【図５】図４Ａ〜４Ｃに示される種々のＭＯＳＦＥＴの順方向ＩＶ曲線のグラフであり、トランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有する提案されたトランジスタ構造が、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同じオン抵抗を示すことを例証している。
【図６】図６Ａは、２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。図６Ｂは、０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する従来のＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。図６Ｃは、一実施形態によるトランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有し、かつ２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップを有するＭＯＳＦＥＴの、９６０ボルトの阻止電圧における電界分布を示した図である。
【図７】図７は、図４Ａ〜４Ｃに示される種々のＭＯＳＦＥＴについての、ゲート酸化膜の中央でのゲート酸化膜の上面における電界分布の図であり、トランジスタデバイスのＪＦＥＴ領域内に導入されたＰ＋領域を有するトランジスタ構造によって、オン抵抗を犠牲にすることなく電界の大幅な低下が達成されていることを示している。
【発明を実施するための形態】
【００１１】
［詳細な説明］
以下に説明する各実施形態は、当業者が実施形態を実施することを可能にするために必要な情報を示すとともに、各実施形態を実行する最良の形態を示している。当業者であれば、以下の説明を添付の図面に照らして考察すると、本開示の概念を理解し、本明細書では特に論じていないこれらの概念の応用を認識するであろう。これらの概念及び応用が本開示及び添付の特許請求の範囲の範疇にあることは理解されるべきである。
【００１２】
本明細書では、様々な要素を説明するために「第１」、「第２」等の語を使用するが、これらの要素はこれらの用語によって限定されるべきではないことは理解されるであろう。これらの語は、要素を互いに区別するためだけに使用されている。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と称することができるし、同様に第２の要素を第１の要素と称することもできる。本明細書で使用する場合、「及び／又は」という語は、関連する記載項目の１つ以上の任意のもの、またそのすべての組み合わせを含む。
【００１３】
層、領域、又は基板といった要素が、別の要素の「上に（ｏｎ）」ある、もしくは「上へと（ｏｎｔｏ）」延びていると述べられている場合、一方の要素が他方の要素の上に直接ある、もしくは上へと直接延びていることも可能であるし、又は介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」ある、もしくは「上へと直接（ｄｉｒｅｃｔｌｙ  ｏｎｔｏ）」延びていると述べられている場合は、介在する要素は存在しない。同様に、層、領域、又は基板といった要素が、別の要素の「上方に（ｏｖｅｒ）」ある、もしくは「上方を（ｏｖｅｒ）」延びていると述べられている場合、一方の要素が他方の要素の上方に直接ある、もしくは上方へと直接延びていることも可能であるし、又は介在する要素が存在していてもよいことは理解されよう。一方、ある要素が別の要素の「上方に直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」ある、もしくは「上方を直接（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」延びていると述べられている場合は、介在する要素は存在しない。また、ある要素が別の要素に「接続されている」又は「結合されている」と述べられている場合、一方の要素が他方の要素に直接に接続又は結合されていることも可能であるし、又は介在する要素が存在してもよいことは理解されよう。一方、ある要素が別の要素に「直接接続されている」又は「直接結合されている」と述べられている場合には、介在する要素が存在しない。
【００１４】
本明細書では、「下方に」、「上方に」、「上部の」、「下部の」、「水平方向の」、又は「垂直方向の」といった相対的な用語が、図面に示されているように、ある要素、層、又は領域の別の要素、層又は領域に対する位置関係を説明するために使用され得る。これらの語及び上述した語は、各図に示されているデバイスの向きに加えて、異なる向きも含むことを意図していることは理解されよう。
【００１５】
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、本開示を限定するためのものではない。本明細書で使用するように、単数形の冠詞「１つの（ａ／ａｎ）」及び「その（ｔｈｅ）」は、文脈でそうではないことを明確に示していない限り、複数形も含むことが意図される。さらに、「備える」「備えている」「含む」、及び／又は「含んでいる」という語は、本明細書で使用する場合、説明される特徴、整数、工程、動作、要素、及び／又は構成部品の存在を明示するが、１つ以上の他の特徴、整数、工程、動作、要素、構成部品、及び／又はこれらの集まりの存在又は追加を排除するものではないことは理解されよう。
【００１６】
特に定義がなされていない限り、本明細書で使用する全ての語（技術用語及び科学用語を含む）は、本開示が属する技術分野の当業者が通常理解している意味と同じ意味を有する。さらに、本明細書で使用する語は、本明細書の文脈及び従来技術におけるこれらの語の意味と整合性のある意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的又は過度に形式的な意味で解釈されるものではないと理解されよう。
【００１７】
ゲート酸化膜界面において電界を低下させ、これによりデバイスの信頼性の向上をもたらすＭＯＳＦＥＴ構造が必要とされている。この問題に対処する手法の１つとして、ＪＦＥＴギャップを狭めることが挙げられる。しかしながら、従来のＭＯＳＦＥＴデバイス上でＪＦＥＴギャップを（順電圧降下を犠牲にせずに）狭めることは、高電界をかけている状況下でのデバイス信頼性を向上させることはできるが、故障をなくすことはできないということを、本発明の発明者は認識してきた。
【００１８】
本開示は、ゲート酸化膜界面において電界を低下させて、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作下での故障又は信頼性の問題を大幅に低減する、もしくは解消するために、新規な構造を有するトランジスタデバイスに関する。ある好適な実施形態において、トランジスタデバイスはＭＯＳＦＥＴデバイスであり、より好適には炭化ケイ素（ＳｉＣ）ＭＯＳＦＥＴデバイスである。しかしながら、より一般的には、トランジスタデバイスは、トランジスタを有する任意の種類のデバイス（例えばパワーＭＯＳＦＥＴ、二重分化電界効果トランジスタ（ｄｏｕｂｌｅ  ｄｉｆｆｅｒｅｎｔｉａｔｅｄ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＤＭＯＳＦＥＴ）、トレンチゲート型金属酸化物半導体電界効果トランジスタ（ＵＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等）であってもよい。
【００１９】
一実施形態において、ゲート酸化膜において電界を低下させたトランジスタデバイスが開示される。トランジスタデバイスは、ゲートと、ソースと、ドレインとを備え、ゲートは少なくとも部分的にゲート酸化膜層の上にある。トランジスタデバイスは、ゲート酸化膜上における電界を低下させるために、トランジスタデバイスのＪＦＥＴ領域内に少なくとも１つのＰ＋領域を有する。トランジスタデバイス内で発生し得る材料欠陥が存在するために、ゲート酸化膜内の高電界が、その欠陥箇所又はその周囲で強められることがある。この電界を低下させることにより、特にドレインが高い正バイアスの状況下に置かれる長時間の阻止動作中に、欠陥がトランジスタデバイスの信頼性に対してもたらす影響を大幅に減少させることができる。炭化ケイ素ＭＯＳＦＥＴでは、信頼性を保証するために、定格電圧でのゲートの電界を１ＭＶ／ｃｍ未満に低下させることが望ましい場合がある。
【００２０】
別の実施形態において、トランジスタデバイスは、ゲートと、ソースと、ドレインとを有し、第１導電型の第１エピタキシャル層と、第１エピタキシャル層の上にある第２導電型の第２エピタキシャル層と、トランジスタデバイスの第１面に隣接する埋め込みチャネル層とを備える。埋め込みチャネル層は、第２エピタキシャル層の一部にわたって延びており、ゲート酸化膜層により少なくとも部分的に覆われる。トランジスタデバイスはまた、第１エピタキシャル層から下方に向かってトランジスタデバイスの本体内へある深さまで延びる第１導電型のウェル領域と、ウェル領域に隣接するＪＦＥＴ領域と、ウェル領域の下方にあるドリフト層とを含む。
【００２１】
当該デバイスのＪＦＥＴ領域内には、第１導電型の独立した領域が導入されており、これは一実施形態ではＰ＋領域であってもよい。一実施形態において、Ｐ＋領域はＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。ＪＦＥＴ領域内に導入されたＰ＋領域はＰ＋ウェル領域より浅くてもよく、これにより電流の広がり抵抗も低減される。
【００２２】
本開示の様々な実施形態を具体的に説明する前に、発明者によって行われた、本明細書で開示されたトランジスタデバイスをより深く理解することを可能にする調査研究について考察する。
【００２３】
図１は、ゲート酸化膜界面において電界を低下させないＭＯＳＦＥＴデバイス１０を示す。図１において、ＭＯＳＦＥＴデバイス１０は、従来のＤＭＯＳＦＥＴである。従来のＤＭＯＳＦＥＴ１０は、半導体本体２０上に位置するソース１２、ゲート１４、及びドレイン１６を備え、ゲート１４がゲート領域を絶縁する酸化膜層１８の上にある状態である。ＤＭＯＳＦＥＴ１０はＰ＋型ウェル２２を備える。Ｐ＋型ウェル２２は、半導体本体２０内において約０．５ミクロン（μｍ）の深さまで注入されており、適切なレベル、一実施形態では例えば約５×１０１８ｃｍ−３と５×１０２０ｃｍ−３の間のレベルにドープされるが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域２４は、適切なレベル、一実施形態では例えば約５×１０１９ｃｍ−３にドープされるが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域２４はＰ＋型ウェル２２に隣接しており、Ｐ＋型ウェル２２と埋め込みチャネル２６との間に位置する。埋め込みチャネル２６は、ソース領域２４、Ｐ＋型ウェル２２、及び、半導体本体２０の、活性領域の間にある部分、つまりＪＦＥＴ領域２８にわたって延びている。
【００２４】
ＪＦＥＴ領域２８は一般的に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、Ｐ＋型ウェル２２等、２つのｐ型ウェルの間に位置している。ＪＦＥＴ領域は一般的に、ゲート電圧を印加することによって各Ｐ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域２８は、Ｎ＋ソース領域２４、チャネル領域２６、Ｎ型ドリフト領域３０、基板、及びドレイン電極１６とともに電子の導電路を構成する。ＪＦＥＴ領域２８は、エピタキシャル成長によって設けられてもよく、イオン注入によって設けられてもよい。特定の実施形態においては、ＪＦＥＴ領域２８は約０．５ミクロン（μｍ）から約１．５ミクロン（μｍ）の範囲の厚さを有していてもよい。ＤＭＯＳＦＥＴ１０の埋め込みチャネル２６、ＪＦＥＴ領域２８、及び支持ドリフト領域３０は、適切なレベルまでドープされていてもよい。一実施形態において、埋め込みチャネル２６は約１×１０１６ｃｍ−３と１×１０１７ｃｍ−３の間のレベルに、ＪＦＥＴ領域２８は約２×１０１６ｃｍ−３と５×１０１６ｃｍ−３の間のレベルに、支持ドリフト領域３０は約２×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにそれぞれドープされていてもよいが、他のドーパントレベルを用いることもできる。
【００２５】
典型的なＤＭＯＳＦＥＴにおいて、その製造プロセスは、層成長中のドーピングではなくイオン注入を用いることによって、チャネル表面を制御する。イオン注入はＤＭＯＳＦＥＴでは正確に行うことが難しく、得られるデバイスはチャネル移動度が制限される。また、図１に示される従来のＤＭＯＳＦＥＴ１０は、デバイスのＪＦＥＴ領域２８の中央にあるゲート酸化膜に高電界を有する可能性がある。
【００２６】
この高電界が界面物質やゲート酸化膜内の欠陥と組み合わされると、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作状態で、ゲート酸化膜が破壊される結果となり得る。また、図１に示される従来のＤＭＯＳＦＥＴ１０は、ドレインが正バイアスが高い状況下に置かれている長時間の阻止動作中に生じ得るホットキャリア注入による悪影響を受ける可能性もある。
【００２７】
図２は、ゲート酸化膜界面において電界を低下させない、標準的なＤＭＯＳＦＥＴセルの別の実施形態を示す。図２において、ＤＭＯＳＦＥＴ３２は、ＤＭＯＳＦＥＴの本体上に位置するソース３４、ゲートコンタクト３６、及びドレイン３８を備え、ゲートコンタクト３６がゲート領域を絶縁する酸化膜層４０の上にある状態である。ＤＭＯＳＦＥＴ３２はＮ型支持ドリフト層４２及びＮ＋基板４４を備えていてもよく、一実施形態では、Ｎ＋基板４４は炭化ケイ素基板であってもよい。ＤＭＯＳＦＥＴ３２はまた、少なくとも１つのＰ＋領域４６と、少なくとも１つのＮ＋領域４８とを備えていてもよい。ＤＭＯＳＦＥＴはまた、少なくとも１つのＰ＋領域４６を有するＤＭＯＳＦＥＴ３２の本体内へと注入された、少なくとも１つのＰ＋型ウェル領域５０も備えていてもよい。少なくとも１つのＮ＋ソース領域４８は適切なレベル（一実施形態では例えば約５×１０１９ｃｍ−３）にドープされていてもよく、少なくとも１つのＰ＋領域４６に隣接している。ＪＦＥＴ領域５２は酸化膜層４０の下にあり、適切なレベル、一実施形態では例えば約２×１０１６ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにドープされる。ＤＭＯＳＦＥＴ３２の支持ドリフト領域５２も適切なレベル（一実施形態では例えば約２×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベル）にドープされていてもよく、基板４４（任意の材料で形成され得るが、一実施形態ではＮ＋炭化ケイ素基板であってもよい）によって、ドレイン３８に至るまで支持される。
【００２８】
典型的な従来技術のＤＭＯＳＦＥＴにおいて、その製造プロセスは、層成長中のドーピングではなくイオン注入を用いることによって、チャネル表面を制御する。イオン注入はＤＭＯＳＦＥＴでは正確に行うことが難しく、得られるデバイスはチャネル移動度が制限される。また、図２に示されているＤＭＯＳＦＥＴ３２は、デバイスのＪＦＥＴ領域５２の中央にあるゲート酸化膜において、高電界を有する可能性がある。この高電界が界面物質やゲート酸化膜内の欠陥と組み合わされると、ドレインが正バイアスが高い状況下に置かれている長時間の阻止動作状態で、ゲート酸化膜が破壊される結果となり得る。また、図２に示されるＤＭＯＳＦＥＴ３２は、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中に生じ得るホットキャリア注入による悪影響を受ける可能性もある。
【００２９】
図１及び図２に示した従来技術のＭＯＳＦＥＴデバイスは、ゲート酸化膜界面における電界を低下させるとともに、逆バイアスがかかった動作中での偶発的な電圧を阻止する能力を持ちながら、オン状態での電流の流れの最大値を増大させるトランジスタの設計へと改変する共通の要求を示している。例示のために、図１〜３に示されるデバイスの基板とドリフト層はそれぞれ炭化ケイ素（ＳｉＣ）で形成されていることが想定されているが、他の半導体材料を用いてもよい。
【００３０】
ゲート酸化膜界面における高電界に対処する手法の１つとして、ＪＦＥＴギャップを狭めることが挙げられる。しかしながら、従来のＭＯＳＦＥＴデバイス上でＪＦＥＴギャップを（順電圧降下を犠牲にせずに）狭めることは、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中でのデバイスの信頼性を向上させることはできるが、故障をなくすことはできないということを、本発明の発明者は認識してきた。
【００３１】
ゲート酸化膜界面において電界を低下させて、ドレインが正バイアスが高い状況下に置かれる長時間の阻止動作中における故障をなくすために、新規のトランジスタ構造が提案される。ＪＦＥＴ領域内に、少なくとも１つの独立したＰ＋領域が導入される。一実施形態において、この少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に導入され、ソースに接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。また、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域はＰ＋ウェル領域より浅くてもよく、これによって電流の広がり抵抗も低減される。
【００３２】
次に、図３Ａを参照すると、提案された新規な構造が示されている。図３Ａは、少なくとも１つのＰ＋領域をＪＦＥＴ領域に導入したために、ゲート酸化膜界面において電界が低下しているデバイスを示す。図３Ａには正方形又は矩形として描かれているが、ＪＦＥＴ領域に導入された少なくとも１つのＰ＋領域は任意の形状とすることができる。また、ＪＦＥＴ領域に導入されたＰ＋領域（又は複数のＰ＋領域）は、ＪＦＥＴ領域の表面と同一面上にあってもよいし、ＪＦＥＴ領域の上面よりも下方にあってもよい。
【００３３】
図３Ａにおいて、本デバイスはＤＭＯＳＦＥＴであるが、ソース、ゲート、ゲート酸化膜層、Ｐ＋ウェル、及びＪＦＥＴ領域を有する、ＭＯＳＦＥＴ、ＵＭＯＳＦＥＴ、ＩＧＢＴ等を含むがこれらに限定されない任意の種類のデバイスであってもよい。図１に示される従来のＤＭＯＳＦＥＴのように、この新たな構造はソース３４及びゲートコンタクト３６を備え、ゲートコンタクト３６がゲート領域を絶縁する酸化膜層４０の上にある。本デバイスはＰ＋型ウェル５０を備える。Ｐ＋型ウェル５０は、デバイス内において約０．５ミクロン（μｍ）の深さまで注入されており、適切なレベル、一実施形態では例えば約５×１０１８ｃｍ−３と５×１０２０ｃｍ−３の間のレベルにドープされているが、他のドーパントレベルを用いることもできる。Ｎ＋ソース領域４８は適切なレベル（一実施形態では例えば約５×１０１９ｃｍ−３であるが、他のドーパントレベルを用いることもできる）にドープされており、Ｐ＋ウェル５０に隣接しており、Ｐ＋型ウェル５０と埋め込みチャネル５４との間に位置する。埋め込みチャネル５４はデバイスの活性領域の間にある部分、つまりＪＦＥＴ領域５２にわたって延びていてもよい。
【００３４】
ＪＦＥＴ領域５２のようなＪＦＥＴ領域は一般的に、Ｎ型ドーパントを含有し得るＮ型ドリフト層の活性部分であり、２つのＰ型ウェルの間、もしくはＰ＋型ウェル５０等のＰ＋型ウェルの内部に位置している。ＪＦＥＴ領域は一般的に、ゲート電圧を印加することによってＰ型ウェルの表面に達するチャネル領域に接触している領域を指し得る。ＪＦＥＴ領域５２は、Ｎ＋ソース領域４８、チャネル領域５４、Ｎ型ドリフト領域４２、基板、及びドレイン（図３Ａには示さず）と共に電子の導電路を構成する。ＪＦＥＴ領域５２は、エピタキシャル成長によって設けられてもよく、イオン注入によって設けられてもよい。特定の実施形態において、ＪＦＥＴ領域５２は約０．５ミクロン（μｍ）から約１．５ミクロン（μｍ）の範囲の厚さを有していてもよい。
【００３５】
本デバイスの埋め込みチャネル５４、ＪＦＥＴ領域５２、及び支持ドリフト領域４２は、適切なレベルまでドープされていてもよい。一実施形態において、埋め込みチャネル５４は約１×１０１６ｃｍ−３と１×１０１７ｃｍ−３の間のレベルに、ＪＦＥＴ領域５２は約１×１０１６ｃｍ−３と５×１０１７ｃｍ−３の間のレベルに、支持ドリフト領域４２は約１×１０１４ｃｍ−３と５×１０１６ｃｍ−３の間のレベルにそれぞれドープされていてもよいが、他のドーパントレベルを用いることもできる。
【００３６】
新たに提案されたデバイスでは、図３Ａに示されているように、ＪＦＥＴ領域５２内に、少なくとも１つの独立したＰ＋領域４６’、例えば独立したＰ＋領域４６’が導入される。図３Ａでは正方形又は矩形として描かれているが、ＪＦＥＴ領域５２に導入された少なくとも１つの独立したＰ＋領域４６’は任意の形状とすることができる。また、ＪＦＥＴ領域５２に導入された少なくとも１つの独立したＰ＋領域４６’は、ＪＦＥＴ領域５２の表面と同一面上にあってもよく、あるいはＪＦＥＴ領域５２の上面よりも下方にあってもよい。一実施形態において、独立したＰ＋領域４６’は、アルミニウムを約１×１０１８ｃｍ−３以上のドープで注入することによって形成されてもよい。一実施形態において、独立したＰ＋領域４６’はＪＦＥＴ領域５２のほぼ中央に導入され、ソース３４に接続されており、これによりデバイスのドレイン側からの電界を効果的に遮蔽する。ＪＦＥＴ領域５２内に導入された独立したＰ＋領域４６’はＰ＋型ウェル領域５０より浅くてもよく、これによって電流の広がり抵抗も低減される。
【００３７】
一実施形態において、独立したＰ＋領域４６’はデバイス内に向かって深さが約０．２ミクロン（μｍ）であるが、他の深さを用いてもよい。また、一実施形態において、ＪＦＥＴ領域５２内に導入された独立したＰ＋領域４６’は、幅が０．５ミクロン（μｍ）と１．０ミクロン（μｍ）の間であってもよいが、他の幅を使用してもよい。図３に示されるように、独立したＰ＋領域４６’は、シミュレーションの目的のみに使用されるオーミック接触（独立したＰ＋領域４６’内に四角で示されている）を有していてもよい。実施の際は、独立したＰ＋領域４６’はソース３４に短絡される。
【００３８】
図３Ｂは、ＪＦＥＴ領域５２内に導入された複数のＰ＋領域４６’，４６”を備える、新規な構造を有する代替のトランジスタデバイスを示す。図３Ｂには、ＪＦＥＴ領域５２内に導入されたＰ＋領域（４６’，４６”）が２つあるが、任意の数のＰ＋領域４６’，４６”をＪＦＥＴ領域５２内に導入してもよい。種々の実施形態において、Ｐ＋領域４６’，４６”は、様々な形状を有することができ、ＪＦＥＴ領域５２の上面の下方に異なる注入プロファイルを有することも可能である。図３Ｂの実施形態では、Ｐ＋領域４６’，４６”はＪＦＥＴ領域５２の上面の下方にある。特に、一実施形態において、Ｐ＋領域４６’又はＰ＋領域４６”がソース３４に短絡されている限り、１つ以上のＰ＋領域４６’，４６”をＪＦＥＴ領域５２の上面に向かって不純物濃度が低くなる（ｒｅｔｒｏｇｒａｄｅ）ように構成することによって、ＭＯＳ界面に対するイオン注入損傷を低減することが可能である。
【００３９】
図４Ａ〜４Ｃは、種々のデバイスの順方向電流伝導分布を示したものである。図４Ａは、約２．６ミクロン（μｍ）という典型的なＪＦＥＴギャップを有する、対照用の従来のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂは、約０．８ミクロン（μｍ）という狭められたＪＦＥＴギャップを有する、対照用のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｂから分かるように、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴによって、対照用の従来のＭＯＳＦＥＴと比較して、広がり抵抗が大幅に増大する。これは、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴは、狭いＪＦＥＴ領域において伝導の妨げになる部分を発生させてしまうことを意味する。図４Ｃは、ＪＦＥＴギャップ内に導入されたＰ＋領域と、約２．６ミクロン（μｍ）という標準的なＪＦＥＴギャップとを有する提案された構造のＭＯＳＦＥＴの順方向電流伝導分布を示す。図４Ｃから分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を備える提案された構造を有するＭＯＳＦＥＴは、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴに伴う広がり抵抗の上昇がなく、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴにより近いものとなっている。
【００４０】
さらに、図５から分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスはまた、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同じオン抵抗を示している。図５は、図４Ａ〜４Ｃに示すデバイスの各々についてドレイン電圧対ドレイン電流密度を測定した際の順方向ＩＶ特性を示したものである。図５から分かるように、狭められたＪＦＥＴギャップを有するＭＯＳＦＥＴは、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと比べてオン抵抗が低く、一方、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスはまた、標準的なＪＦＥＴギャップを有する従来のＭＯＳＦＥＴと同等のオン抵抗を示す。
【００４１】
図６Ａ〜６Ｃは、対照用のＧ２−１２００Ｖ  ＤＭＯＳＦＥＴと比較した、図４Ａ〜４Ｃに示すデバイスの等電界線（ｅｌｅｃｔｒｉｃａｌ  ｆｉｅｌｄ  ｃｏｎｔｏｕｒ）を示す。このシミュレーションでは９６０ボルトのドレイン電圧を使用した。図６Ａ〜６Ｃから分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案されたデバイスは、標準的なＪＦＥＴギャップを有する従来のＤＭＯＳＦＥＴと比べて、ゲート酸化膜界面において電界が低下している（図６Ｃ）。
【００４２】
このことは、ゲート酸化膜の上面及びゲート酸化膜の中央での電界分布を示した図７でも見受けられる。図７から分かるように、ＪＦＥＴギャップ内に導入されたＰ＋領域を有する提案された構造において、オン抵抗を全く犠牲にせずに電界の大幅な低下が達成されている。
【００４３】
図３の提案された構造は、種々の標準的な技術のいずれかに従って製造されてもよい。同様に、ＪＦＥＴ領域５２内に導入されたＰ＋領域４６’は、本開示の一実施形態において種々の標準的な技術のいずれかに従って形成されてもよい。そのプロセスを通じて、例示的な材料、ドーピング型、ドーピングレベル、構造の寸法、及び選択された代替物が概説されている。これらの態様は単に例証のためのものであり、本明細書で開示された概念及び後に続く特許請求の範囲は、これらの態様に限定されない。
【００４４】
本明細書で説明されている改良されたトランジスタ構造の製造方法は、従来技術のＤＭＯＳＦＥＴに効果的に使用されてきた技術を向上させるものである。しかしながら、従来使われてきた方法は、トランジスタデバイスがそのＪＦＥＴ領域内に導入されたＰ＋領域を備えるという事実を説明するために改変されている。上述したように、本発明に係るＭＯＳＦＥＴは、任意選択的に、公知の手段により形成された炭化ケイ素基板を備えていてもよい。再び図２及び図３を参照すると、４Ｈ−ＳｉＣからなるドリフト領域層４２を、基板４４上にエピタキシャル成長させる。本方法は、第１導電型、好適にはＰ＋型のドープされたウェル領域５０を少なくとも１つ形成することを含む。ウェル領域５０は任意の一般的な技術によって形成可能であるが、好ましくはドーパントをデバイス内に、デバイスの上部から下方に向かって１ミクロン（μｍ）よりも深い深さまで注入することによって形成される。この第１層５０上には、第２導電型（例えば一実施形態ではＮ＋型）の第２層４８が形成される。この時点で、トランジスタデバイスの本体は、上部から底部への電流導通を制御するための、好ましくは炭化ケイ素からなる半導体層を備える。
【００４５】
先に構造要素４６，４８，５０，５２をイオン注入によって形成し、次に上面に層５４をエピタキシーによって成長させる。埋め込みチャネル層５４をエピタキシーによって形成し、埋め込みチャネル層５４は、Ｐ＋型ウェル５０とＮ＋ソース領域４８の上方にある領域において、選択的にエッチングされる。これは、これらの層とのコンタクトを形成するためである。その後、チャネル５４を二酸化ケイ素等のゲート絶縁層（ゲート酸化膜４０）で覆い、その上にゲートコンタクト３６が形成される。次に、任意の既知の方法に従って、ＪＦＥＴ領域内に第１導電型の領域を導入する。一実施形態ではこの第１導電型の領域はＰ＋領域である。この種のトランジスタと同様に、ソースコンタクト３４及びドレインコンタクト３８を設けることによってトランジスタデバイスが完成する。
【００４６】
本明細書で説明されている方法を用いて、ゲート酸化膜界面において電界を低下させるためにＪＦＥＴ領域内に導入されたＰ＋領域を備える他のトランジスタを製造することも可能である。したがって、本発明は種々のＭＯＳＦＥＴに限定されるものではなく、絶縁ゲートバイポーラトランジスタや金属酸化物半導体制御サイリスタに等しく適用可能である。これらのデバイスのすべてにおいて、製造に用いられる半導体材料は炭化ケイ素が好適であるが、本発明はこのようなものに限定されない。
【００４７】
当業者であれば、本開示の好適な実施形態の改良や改変を認識するであろう。このような改良や改変はすべて、本明細書にて開示された概念及び以下に続く特許請求の範囲の範囲内であるとみなされる。
【００４８】
本明細書で開示された構造を製造するのに用いられ得る方法の例には、以下に記す方法が含まれるが、これに限定されない：トランジスタデバイスの製造方法であって、ゲートがゲート酸化膜層に少なくとも部分的に接触するように、ソース及びゲートを設ける工程と、ゲート酸化膜上における電界を低下させるために、Ｐ＋型ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内に少なくとも１つのＰ＋領域を設ける工程とを含み、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域がゲート酸化膜において電界を低下させる、トランジスタデバイスの製造方法。また、一実施形態において、トランジスタデバイスの本体は炭化ケイ素を含んでいてもよい。一実施形態において、本方法は上記で開示した方法のいずれを含んでいてもよく、少なくとも１つのＰ＋領域はＪＦＥＴ領域のほぼ中央に設けられる。さらに別の実施形態において、本方法は上記で開示した方法のいずれかを含んでいてもよく、さらに、少なくとも１つのＰ＋領域をソースに接続することを含んでいてもよい。一実施形態において、少なくとも１つのＰ＋領域の深さは約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間の深さであり、少なくとも１つのＰ＋領域の幅は約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間の幅である。この開示された方法は、約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間のＪＦＥＴ領域の幅を与えてもよい。
【００４９】
上述の方法に加えて、トランジスタデバイスの製造方法は、基板上にドリフト層を設ける工程と、ドリフト層上にウェル領域を注入する工程と、第１エピタキシャル層を、該第１エピタキシャル層がウェル領域の少なくとも一部を覆うように設ける工程と、第１エピタキシャル層上に第２エピタキシャル層を設ける工程と、第２エピタキシャル層の一部の上方に埋め込みチャネル層を設ける工程と、ゲートがゲート酸化膜に少なくとも部分的に接触するように、ソース及びゲートを設ける工程と、ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内に、少なくとも１つのＰ＋領域を設ける工程とを含んでいてもよい。
【００５０】
別の実施形態において、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域は、ゲート酸化膜において電界を低下させる。別の実施形態において、トランジスタデバイスの本体は炭化ケイ素を含んでいてもよい。一実施形態において、少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に設けられる。別の実施形態において、本方法は上記で開示した任意の方法を含んでいてもよく、さらに本方法では、少なくとも１つのＰ＋領域をソースに接続することを含む。さらに別の実施形態において、本方法は上記で開示した方法の任意の方法を含んでいてもよく、Ｐ＋領域は深さがウェル領域よりも浅い。一実施形態において、少なくとも１つのＰ＋領域は深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である。別の実施形態において、少なくとも１つのＰ＋領域は幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である。さらに別の実施形態において、ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である。
【００５１】
上述の方法に加えて、ＭＯＳＦＥＴの製造方法は、ドリフト層上にＰ＋型エピタキシャル層を設ける工程と、Ｐ＋型エピタキシャル層上にＮ＋型領域を設ける工程と、ＭＯＳＦＥＴの第１面に隣接する埋め込みチャネル層を、Ｎ＋型領域の一部にわたって延びるように設ける工程と、Ｐ＋型エピタキシャル層から下方に向かってＭＯＳＦＥＴの本体内へある深さまで延びるＰ＋型ウェルを形成する工程と、ゲートがゲート酸化膜に少なくとも部分的に接触するようにソース及びゲートを設ける工程と、ゲート酸化膜において電界を低下させるために、Ｐ＋型ウェル領域に隣接する接合型電界効果（ＪＦＥＴ）領域内にＰ＋領域を設ける工程とを含んでいてもよい。一実施形態において、ＪＦＥＴ領域内に導入された少なくとも１つのＰ＋領域は、ゲート酸化膜において電界を低下させる。別の実施形態において、ＭＯＳＦＥＴの本体は炭化ケイ素を含んでいてもよい。さらに別の実施形態において、少なくとも１つのＰ＋領域は、ＪＦＥＴ領域のほぼ中央に設けられる。ＭＯＳＦＥＴの製造方法は、少なくとも１つのＰ＋領域をソースに接続することを含む。一実施形態において、少なくとも１つのＰ＋領域は、深さがＰ＋ウェル領域よりも浅い。別の実施形態において、少なくとも１つのＰ＋領域は深さが約０．１ミクロン（μｍ）と約０．３ミクロン（μｍ）の間である。さらに別の実施形態において、少なくとも１つのＰ＋領域は幅が約０．５ミクロン（μｍ）と約１．０ミクロン（μｍ）の間である。別の実施形態において、ＪＦＥＴ領域の幅は約２．０ミクロン（μｍ）と約３．６ミクロン（μｍ）の間である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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