(57)【特許請求の範囲】
【請求項１】
固定電位に接続される第１導電型の第１半導体領域と、
当該第１半導体領域の主面部の第１領域に設けられ、第１導電型とは反対の第２導電型の第１ウエル領域と、
当該第１ウエル領域の主面部に設けられ、第１導電型の一対の第１主電極領域を有する第１絶縁ゲート電界効果トランジスタと、
前記第１半導体領域の主面部の前記第１領域とは別の第２領域に設けられた第１導電型の第２ウエル領域と、
当該第２ウエル領域の主面部に設けられ、第２導電型の一対の第２主電極領域を有する第２絶縁ゲート電界効果トランジスタと、
前記第１半導体領域の主面部の前記第１領域と前記第２領域との間の第３領域の前記第１半導体領域を第３主電極領域とし、当該第３主電極領域の主面部に設けられ、かつ、前記固定電位に接続される第２導電型の第１制御電極領域と、当該第１制御電極領域の主面部に設けられ、かつ、前記固定電位に接続される第１導電型の第４主電極領域とを含んで構成された第１バイポーラトランジスタを有する素子分離領域と、
を備えた半導体集積回路。
【請求項２】
前記素子分離領域には、前記第１バイポーラトランジスタの前記第４主電極領域及び前記第１制御電極領域に沿って前記第１半導体領域の深さ方向に形成され、前記第１半導体領域と前記固定電位との間を電気的に接続するコンタクト領域が設けられている請求項１に記載の半導体集積回路。
【請求項３】
前記第１制御電極領域は、前記第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成されている請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
前記第１半導体領域の主面部の前記第１領域、前記第２領域及び前記第３領域とは別の第４領域に設けられ、前記第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成された第２導電型の第５主電極領域と、当該第５主電極領域の主面部に設けられた第１導電型の第２制御電極領域と、当該第２制御電極領域の主面部に設けられた第２導電型の第６主電極領域とを含んで構成された第２バイポーラトランジスタを更に備え、
前記第４主電極領域は、前記第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成されている請求項１〜請求項３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記素子分離領域に設けられ、かつ、前記第１バイポーラトランジスタの前記第４主電極領域及び前記第１制御電極領域に沿って前記第１半導体領域の深さ方向に形成され、前記第１半導体領域と前記固定電位との間を電気的に接続するコンタクト領域は、前記第２ウエル領域と同一深さ、かつ、同一不純物密度によって形成された第１導電型の第３ウエル領域と、前記第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成された第１導電型の第４ウエル領域と、前記第１主電極領域の接合深さと同一深さ、かつ、当該第１主電極領域と同一不純物密度によって形成された第１導電型の第２半導体領域とを含んで構成されている請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域を備えた半導体集積回路に関する。
【背景技術】
【０００２】
下記特許文献１には、素子分離領域（素子分離構造）を備えた半導体集積回路が開示されている。半導体集積回路はｐ型半導体基板によって形成され、この半導体基板の主面部にｎ型ウエル領域及びｐ型ウエル領域が形成されている。ｎ型ウエル領域には一対のｐ型半導体領域を有するｐ型ＭＯＳトランジスタが形成され、ｐ型ウエル領域には一対のｎ型半導体領域を有するｎ型ＭＯＳトランジスタが形成されている。素子分離領域は、半導体基板の主面部のｎ型ウエル領域とｐ型ウエル領域との間に配置されている。この素子分離領域はｐ型ウエル領域と同一深さ、かつ、同一不純物密度によって形成されたｐ型分離用ウエル領域によって形成され、ｐ型分離用ウエル領域は接地端子に接続される。
【０００３】
ところで、上記半導体集積回路において、例えばｐ型ＭＯＳトランジスタのｐ型半導体領域にサージが印加された場合、サージによりｐ型半導体領域とｎ型ウエル領域とのｐｎ接合においてブレークダウンが生じ、ｎ型ウエル領域にキャリアが流れ込む。このため、ｐ型半導体領域をコレクタ領域とし、ｎ型ウエル領域をベース領域とし、ｐ型半導体基板をエミッタ領域とする寄生ｐｎｐ型バイポーラトランジスタにおいて、ベース電位が上昇し、ベース領域からエミッタ領域に順方向電流が流れる。これにより、寄生ｐｎｐ型バイポーラトランジスタが動作し、サージが半導体基板に流れる。
【０００４】
ここで、ｐ型分離用ウエル領域の不純物密度は一般的にｐ型半導体領域よりも低く設定されているので、ｐ型分離用ウエル領域の抵抗が高く、サージが接地端子に流れ難い。このため、ｎ型ウエル領域をコレクタ領域とし、ｐ型分離用ウエル領域をベース領域とし、ＭＯＳトランジスタのｎ型半導体領域をエミッタ領域とする寄生ｎｐｎ型バイポーラトランジスタにおいて、ベース電位が上昇する。これにより、ベース領域からエミッタ領域に順方向電流が流れ、寄生ｎｐｎ型バイポーラトランジスタが動作し、コレクタ領域（ｎ型ウエル領域）からエミッタ領域（ｎ型半導体領域）にサージが流れる。このため、サージが印加されると、素子分離領域において、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとの電気的分離ができないので、改善の余地があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１３５６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事実を考慮し、相補型絶縁ゲート電界効果トランジスタ間のサージに対する絶縁分離性能を向上させることができる素子分離領域を備えた半導体集積回路を得ることが目的である。
【課題を解決するための手段】
【０００７】
請求項１に記載された発明に係る半導体集積回路は、固定電位に接続される第１導電型の第１半導体領域と、第１半導体領域の主面部の第１領域に設けられ、第１導電型とは反対の第２導電型の第１ウエル領域と、第１ウエル領域の主面部に設けられ、第１導電型の一対の第１主電極領域を有する第１絶縁ゲート電界効果トランジスタと、第１半導体領域の主面部の第１領域とは別の第２領域に設けられた第１導電型の第２ウエル領域と、第２ウエル領域の主面部に設けられ、第２導電型の一対の第２主電極領域を有する第２絶縁ゲート電界効果トランジスタと、第１半導体領域の主面部の第１領域と第２領域との間の第３領域の第１半導体領域を第３主電極領域とし、第３主電極領域の主面部に設けられ、かつ、固定電位に接続される第２導電型の第１制御電極領域と、第１制御電極領域の主面部に設けられ、かつ、固定電位に接続される第１導電型の第４主電極領域とを含んで構成された第１バイポーラトランジスタを有する素子分離領域と、を備えている。
【０００８】
請求項１に係る半導体集積回路では、固定電位に接続される第１導電型の第１半導体領域の主面部の第１領域に第２導電型の第１ウエル領域が設けられ、第１半導体領域の主面部の第２領域に第１導電型の第２ウエル領域が設けられる。第１ウエル領域の主面部には、第１導電型の一対の第１主電極領域を有する第１絶縁ゲート電界効果トランジスタが設けられる。第２ウエル領域の主面部には、第２導電型の一対の第２主電極領域を有する第２絶縁ゲート電界効果トランジスタが設けられる。そして、第１半導体領域の主面部の第１領域と第２領域との間の第３領域に素子分離領域が設けられる。
【０００９】
ここで、素子分離領域は第１バイポーラトランジスタを有する。第１バイポーラトランジスタは、第１導電型の第３主電極領域と、第２導電型の第１制御電極領域と、第１導電型の第４主電極領域とを含んで構成される。第３主電極領域は第１半導体領域によって形成される。第１制御電極領域は第３主電極領域の主面部に設けられ、かつ、固定電位に接続される。第４主電極領域は第１制御電極領域の主面部に設けられ、かつ、固定電位に接続される。このため、素子分離領域において第１半導体領域にサージが流れると、サージは、寄生バイポーラトランジスタの動作前に、第１バイポーラトランジスタの動作によって固定電位に吸収される。寄生バイポーラトランジスタは、第１ウエル領域を一方の主電極領域、第２絶縁ゲート電界効果トランジスタの第２主電極領域を他方の主電極領域として形成される。
【００１０】
請求項２に記載された発明に係る半導体集積回路では、請求項１に係る半導体集積回路において、素子分離領域には、第１バイポーラトランジスタの第４主電極領域及び第１制御電極領域に沿って第１半導体領域の深さ方向に形成され、第１半導体領域と固定電位との間を電気的に接続するコンタクト領域が設けられている。
【００１１】
請求項２に係る半導体集積回路によれば、素子分離領域にはコンタクト領域が設けられる。コンタクト領域は第１バイポーラトランジスタの第４主電極領域及び第１制御電極領域に沿って第１半導体領域の深さ方向に形成され、第１半導体領域と固定電位との間がコンタクト領域によって電気的に接続される。このため、素子分離領域において、第１半導体領域の電位を安定させることができる。
【００１２】
請求項３に記載された発明に係る半導体集積回路では、請求項１又は請求項２に係る半導体集積回路において、第１制御電極領域は、第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成されている。
【００１３】
請求項３に係る半導体集積回路によれば、第１バイポーラトランジスタの第１制御電極領域が、第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成されるので、第１ウエル領域を利用して簡易に形成される。
【００１４】
請求項４に記載された発明に係る半導体集積回路では、請求項１〜請求項３のいずれか１項に係る半導体集積回路において、第１半導体領域の主面部の第１領域、第２領域及び第３領域とは別の第４領域に設けられ、第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成された第２導電型の第５主電極領域と、第５主電極領域の主面部に設けられた第１導電型の第２制御電極領域と、第２制御電極領域の主面部に設けられた第２導電型の第６主電極領域とを含んで構成された第２バイポーラトランジスタを更に備え、第４主電極領域は、第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成されている。
【００１５】
請求項４に係る半導体集積回路によれば、第１半導体領域の主面部の第１領域、第２領域及び第３領域とは別の第４領域に第２バイポーラトランジスタが設けられる。第２バイポーラトランジスタは、第２導電型の第５主電極領域と、第１導電型の第２制御電極領域と、第２導電型の第６主電極領域とを含んで構成される。第５主電極領域は、第１ウエル領域と同一接合深さ、かつ、同一不純物密度によって形成される。第２制御電極領域は、第５主電極領域の主面部に設けられる。第６主電極領域は、第２制御電極領域の主面部に設けられる。
【００１６】
ここで、第１バイポーラトランジスタの第４主電極領域は、第２バイポーラトランジスタの第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成されるので、第２制御電極領域を利用して簡易に形成される。
【００１７】
請求項５に記載された発明に係る半導体集積回路では、請求項４に係る半導体集積回路において、素子分離領域に設けられ、かつ、第１バイポーラトランジスタの第４主電極領域及び第１制御電極領域に沿って第１半導体領域の深さ方向に形成され、第１半導体領域と固定電位との間を電気的に接続するコンタクト領域は、第２ウエル領域と同一深さ、かつ、同一不純物密度によって形成された第１導電型の第３ウエル領域と、第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成された第１導電型の第４ウエル領域と、第１主電極領域の接合深さと同一深さ、かつ、第１主電極領域と同一不純物密度によって形成された第１導電型の第２半導体領域とを含んで構成されている。
【００１８】
請求項５に係る半導体集積回路によれば、コンタクト領域が、第１導電型の第３ウエル領域と、第１導電型の第４ウエル領域と、第１導電型の第２半導体領域とを含んで構成される。第３ウエル領域は、第２ウエル領域と同一深さ、かつ、同一不純物密度によって形成される。第４ウエル領域は、第２制御電極領域と同一接合深さ、かつ、同一不純物密度によって形成される。第２半導体領域は、第１主電極領域の接合深さと同一深さ、かつ、第１主電極領域と同一不純物密度によって形成される。このため、コンタクト領域が、第２ウエル領域、第２制御電極領域及び第１主電極領域を利用して簡易に形成される。
【発明の効果】
【００１９】
本発明によれば、相補型絶縁ゲート電界効果トランジスタ間のサージに対する絶縁分離性能を向上させることができる素子分離領域を備えた半導体集積回路を得ることができるという優れた効果を有する。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施の形態に係る素子分離領域を備えた半導体集積回路の要部断面図である。
【図２】図１に示される半導体集積回路の製造方法を説明する第１工程断面図である。
【図３】第２工程断面図である。
【図４】第３工程断面図である。
【図５】第４工程断面図である。
【図６】第５工程断面図である。
【発明を実施するための形態】
【００２１】
以下、図１〜図６を用いて、本発明の一実施の形態に係る素子分離領域を備えた半導体集積回路を説明する。なお、図１には、半導体基板の主面上の配線及び層間絶縁膜を省略して、構造を理解し易くした半導体集積回路の断面構造が示されている。
【００２２】
（半導体集積回路の縦断面構造）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板１２を含んで構成されている。半導体基板１２は、他の領域から電気的に分離された第１半導体領域として使用されている。本実施の形態では、第１導電型としてのｐ型に設定されたシリコン（Ｓｉ）基板によって形成されている。半導体基板１２は回路動作の基準の固定電位が供給される接地端子ＧＮＤに接続されている。半導体基板１２の不純物密度は例えば１０15 atoms/cm3 に設定され、半導体基板１２の比抵抗値は例えば８Ω・cm〜１２Ω・cmに設定されている。
【００２３】
半導体基板１２の主面１２Ａを含む主面部に第１領域Ａ１、第２領域Ａ２、第３領域Ａ３及び第４領域Ａ４が設定されている。第１領域Ａ１には、相補型絶縁ゲート電界効果トランジスタ（以下、「ＩＧＦＥＴ」という）の一方の第１ＩＧＦＥＴとしてのｐチャネルＩＧＦＥＴ１４が配設されている。第２領域Ａ２は第１領域Ａ１とは別の位置に設定され、第２領域Ａ２には相補型ＩＧＦＥＴの他方の第２ＩＧＦＥＴとしてのｎチャネルＩＧＦＥＴ１６が配設されている。ここで、ｎ型は第１導電型とは反対側の第２導電型である。第３領域Ａ３は第１領域Ａ１と第２領域Ａ２との間に設定され、第３領域Ａ３にはＩＧＦＥＴ１４とＩＧＦＥＴ１６とを電気的に分離する素子分離領域１８が配設されている。第４領域Ａ４は第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３とは別の位置に設定され、第４領域Ａ４には本実施の形態において第２バイポーラトランジスタとしてのｎｐｎ型バイポーラトランジスタ２０が配設されている。
【００２４】
第１領域Ａ１において、半導体基板１２の主面部には、第１ウエル領域としてのｎ型ウエル領域２２Ａが設けられている。ｎ型ウエル領域２２Ａは、例えば、３μm以上の接合深さを有し、１０16 atoms/cm3 〜１０17 atoms/cm3 の不純物密度に設定され、０．０７Ω・cm〜０．５Ω・cmの比抵抗値に設定されている。
【００２５】
ＩＧＦＥＴ１４は、フィールド絶縁膜３６によって周囲が囲まれた領域内において、ｎ型ウエル領域２２Ａの主面部に設けられている。ＩＧＦＥＴ１４は、チャネル形成領域と、ソース領域及びドレイン領域として使用される第１主電極領域としての一対のｐ型半導体領域３０Ａと、ゲート絶縁膜４０と、ゲート電極４２とを含んで構成されている。チャネル形成領域はｎ型ウエル領域２２Ａを利用して形成されている。ｐ型半導体領域３０Ａは、例えば、ｎ型ウエル領域２２Ａよりも浅い１μm以下の接合深さを有し、ｎ型ウエル領域２２Ａよりも高い例えば１０19 atoms/cm3 〜１０20 atoms/cm3 の不純物密度に設定され、例えば７．０×１０-3 Ω・cm〜５．０×１０-2 Ω・cmの比抵抗値に設定されている。ゲート絶縁膜４０は、ｎ型ウエル領域２２Ａの主面上（半導体基板１２の主面１２Ａ上）に設けられ、例えばシリコン酸化膜によって形成されている。ゲート絶縁膜４０は、オキシナイトライド膜や、シリコン酸化膜とシリコン窒化膜とを積層した複合膜としてもよい。ゲート電極４２は、ゲート絶縁膜４０上に設けられ、例えばシリコン多結晶膜によって形成されている。ゲート電極４２は、シリコン多結晶膜上に高融点金属膜や高融点シリサイド膜を積層した複合膜としてもよい。ゲート電極４２は図示しない配線を介して入力端子ＩＮに接続され、入力端子ＩＮからゲート電極４２にＩＧＦＥＴ１４のＯＮ／ＯＦＦ動作を制御する信号が入力される。
【００２６】
ここで、一対のｐ型半導体領域３０Ａは、ゲート電極４２のゲート長方向側壁に対して自己整合によって形成されている。また、一対のｐ型半導体領域３０Ａは、チャネル形成領域側の不純物密度を低く設定したＬＤＤ（lightly doped drain）構造としてもよい。
【００２７】
ＩＧＦＥＴ１４のソース領域として使用される一方のｐ型半導体領域３０Ａは、図示しない配線を介して、回路動作に必要な固定電位が供給される電源端子Ｖｃｃに接続されている。配線は、例えばアルミニウム合金膜又はそれを主体とした複合膜によって形成されている。本実施の形態に係る半導体集積回路１０は、例えば自動車等の車両に電子部品として組み込まれ、電源端子Ｖｃｃにはバッテリ（例えば、直流１２Ｖ又は直流２４Ｖ）から電源が供給される。ＩＧＦＥＴ１４のドレイン領域として使用される他方のｐ型半導体領域３０Ａは図示しない配線を介して出力端子ＯＵＴに接続され、ｐ型半導体領域３０Ａから出力端子ＯＵＴにＩＧＦＥＴ１４からの信号が出力される。
【００２８】
また、ＩＧＦＥＴ１４とは別の位置において、ｎ型ウエル領域２２Ａの主面部にはコンタクト領域として使用されるｎ型半導体領域３２Ｂが設けられている。ｎ型半導体領域３２Ｂは、図示しない配線を介して電源端子Ｖｃｃに接続され、ｎ型ウエル領域２２Ａに固定電位を供給する構成とされている。ｎ型半導体領域３２Ｂは、導電型が異なるが、ｐ型半導体領域３０Ａの接合深さと略同一深さを有し、ｐ型半導体領域３０Ａと略同一の不純物密度に設定されている。
【００２９】
第２領域Ａ２において、半導体基板１２の主面部には、第２ウエル領域としてのｐ型ウエル領域２４Ａが設けられている。本実施の形態では、ｐ型ウエル領域２４Ａは、ｎ型ウエル領域２２Ａに対して、略同一の深さを有し、略同一の不純物密度に設定され、略同一の比抵抗値に設定されている。
【００３０】
ＩＧＦＥＴ１６は、フィールド絶縁膜３６によって周囲が囲まれた領域内において、ｐ型ウエル領域２４Ａの主面部に設けられている。ＩＧＦＥＴ１６は、チャネル形成領域と、ソース領域及びドレイン領域として使用される第２主電極領域としての一対のｎ型半導体領域３２Ａと、ゲート絶縁膜４０と、ゲート電極４４とを含んで構成されている。チャネル形成領域はｐ型ウエル領域２４Ａを利用して形成されている。ｎ型半導体領域３２Ａは、本実施の形態では、ｐ型半導体領域３０Ａに対して、略同一の接合深さを有し、略同一の不純物密度に設定され、略同一の比抵抗値に設定されている。ゲート絶縁膜４０及びゲート電極４４は、ＩＧＦＥＴ１４のゲート絶縁膜４０及びゲート電極４２と同一材料及び同一構造によって形成されている。ゲート電極４４は図示しない配線を介して入力端子ＩＮに接続されている。
【００３１】
ＩＧＦＥＴ１６のソース領域として使用される一方のｎ型半導体領域３２Ａは、図示しない配線を介して、回路動作の基準となる固定電位が供給される接地端子ＧＮＤに接続されている。接地端子ＧＮＤは、本実施の形態において、バッテリの接地端子（例えば、０Ｖ）又は車体アースに接続されている。ＩＧＦＥＴ１６のドレイン領域として使用される他方のｎ型半導体領域３２Ａは図示しない配線を介して出力端子ＯＵＴに接続されている。
【００３２】
また、ＩＧＦＥＴ１６とは別の位置において、ｐ型ウエル領域２４Ａの主面部にはコンタクト領域として使用されるｐ型半導体領域３０Ｂが設けられている。ｐ型半導体領域３０Ｂは、図示しない配線を介して接地端子ＧＮＤに接続され、ｐ型ウエル領域２４Ａに固定電位を供給する構成とされている。ｐ型半導体領域３０Ｂは、ＩＧＦＥＴ１４のｐ型半導体領域３０Ａの接合深さと同一深さを有し、ｐ型半導体領域３０Ａと同一の不純物密度に設定されている。
【００３３】
一方、第４領域Ａ４において、半導体基板１２の主面部にバイポーラトランジスタ２０が設けられている。バイポーラトランジスタ２０は、第５主電極領域としてのｎ型コレクタ領域２２Ｃと、第２制御電極領域としてのｐ型ベース領域２６Ｂと、第６主電極領域としてのｎ型エミッタ領域３２Ｅとを含んで構成されている。
【００３４】
ｎ型コレクタ領域２２Ｃは、半導体基板１２の主面部に設けられ、ｎ型ウエル領域２２Ａに対して、同一の接合深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。ｐ型ベース領域２６Ｂはｎ型コレクタ領域２２Ｃの主面部に設けられている。ｐ型ベース領域２６Ｂは、ｎ型コレクタ領域２２Ｃよりも浅く、かつ、ｎ型エミッタ領域３２Ｅよりも深い、例えば３μm程度の接合深さに設定されている。ｐ型ベース領域２６Ｂは、ＩＧＦＥＴ１６が設けられたｐ型ウエル領域２４Ａよりも高く、かつ、ＩＧＦＥＴ１４のｐ型半導体領域３０Ａよりも低い例えば１０17 atoms/cm3 〜１０18 atoms/cm3 の不純物密度に設定されている。ｐ型ベース領域２６Ｂの比抵抗値は、例えば０．０２Ω・cm〜０．１Ω・cmに設定されている。ｎ型エミッタ領域３２Ｅは、フィールド絶縁膜３６によって周囲が囲まれた領域内において、ｐ型ベース領域２６Ｂの主面部に設けられている。ｎ型エミッタ領域３２Ｅは、ＩＧＦＥＴ１６のｎ型半導体領域３２Ａに対して、同一の接合深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。
【００３５】
ｐ型ベース領域２６Ｂとは別の位置において、ｎ型コレクタ領域２２Ｃの主面部にはコンタクト領域として使用されるｎ型半導体領域３２Ｄが設けられている。ｎ型半導体領域３２Ｄは図示しない配線を介してコレクタ信号端子ＶC に接続されている。コレクタ信号端子ＶC はｎ型コレクタ領域２２Ｃにコレクタ信号を供給する構成とされている。ｎ型半導体領域３２Ｄは、ｎ型半導体領域３２Ｂの深さと同一深さを有し、ｎ型半導体領域３２Ｂと同一の不純物密度に設定されている。ｎ型エミッタ領域３２Ｅとは別の位置において、ｐ型ベース領域２６Ｂの主面部にはコンタクト領域として使用されるｐ型半導体領域３０Ｄが設けられている。ｐ型半導体領域３０Ｄは図示しない配線を介してベース信号端子ＶB に接続されている。ベース信号端子ＶB はｐ型ベース領域２６Ｂにベース信号を供給する構成とされている。また、ｎ型エミッタ領域３２Ｅは図示しない配線を介してエミッタ信号端子ＶE に接続されている。エミッタ信号端子ＶE はｎ型エミッタ領域３２Ｅにエミッタ信号を供給する構成とされている。
【００３６】
（素子分離領域の縦断面構造）
第３領域Ａ３はｎ型ウエル領域２２Ａとｐウエル領域２４Ａとの間に位置し、この第３領域Ａ３において半導体基板１２の主面部に素子分離領域１８が設けられている。素子分離領域１８は、フィールド絶縁膜３６と、第１バイポーラトランジスタとしてのｐｎｐ型バイポーラトランジスタ５４と、コンタクト領域５６とを含んで構成されている。バイポーラトランジスタ５４は、第３主電極領域としてのｐ型エミッタ領域と、第１制御電極領域としてのｎ型ベース領域と、第４主電極領域としてのｐ型コレクタ領域とを含んで構成されている。
【００３７】
ｐ型エミッタ領域は半導体基板１２によって形成されている。ｎ型ベース領域はｎ型ウエル領域２２Ｂによって形成されている。ｎ型ウエル領域２２Ｂは、ｎ型ウエル領域２２Ａ又はｎ型コレクタ領域２２Ｃに対して、同一の接合深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。ｎ型ウエル領域２２Ｂの主面部にはコンタクト領域としてのｎ型半導体領域３２Ｃが設けられ、ｎ型半導体領域３２Ｃは図示しない配線を介して接地端子ＧＮＤに接続されている。ｎ型半導体領域３２Ｃは、バイポーラトランジスタ２０のｎ型半導体領域３２Ｄに対して、同一の深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。ｐ型コレクタ領域はｐ型ウエル領域２６Ａによって形成されている。ｐ型ウエル領域２６Ａは、バイポーラトランジスタ２０のｐ型ベース領域２６Ｂに対して、同一の接合深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。ｐ型ウエル領域２６Ａの主面部にはコンタクト領域としてのｐ型半導体領域３０Ｃが設けられ、ｐ型半導体領域３０Ｃは図示しない配線を介して接地端子ＧＮＤに接続されている。ｐ型半導体領域３０Ｃは、バイポーラトランジスタ２０のｐ型半導体領域３０Ｄに対して、同一の深さを有し、同一の不純物密度に設定され、同一の比抵抗値に設定されている。
【００３８】
バイポーラトランジスタ５４は、平面視において、ｎ型ウエル領域２２Ａ及びｐ型ウエル領域２４Ａの周囲に沿って全域に配設されている。また、バイポーラトランジスタ５４は、ｎ型ウエル領域２２Ａ及びｐ型ウエル領域２４Ａの周囲に沿った一部に、例えば一定間隔において複数箇所に配設されてもよい。
【００３９】
また、コンタクト領域５６は、本実施の形態において、バイポーラトランジスタ５４とｎ型ウエル領域２２Ａとの間と、バイポーラトランジスタ５４とｐ型ウエル領域２４Ａとの間とに一対で配設されている。このコンタクト領域５６は、第３ウエル領域としてのｐ型ウエル領域２４Ｂと、第４ウエル領域としてのｐ型ウエル領域２６Ａと、第２半導体領域としてのｐ型半導体領域３０Ｃとを含んで構成されている。ｐ型ウエル領域２４Ｂは、半導体基板１２の主面部に設けられ、ｐ型ウエル領域２４Ａに対して、同一深さを有し、同一不純物密度に設定され、同一比抵抗値に設定されている。ｐ型ウエル領域２６Ａ及びｐ型半導体領域３０Ｃは、バイポーラトランジスタ５４のｐ型コレクタ領域としてのｐ型ウエル領域２６Ａ及びコンタクト領域としてのｐ型半導体領域３０Ｃを利用して形成されている。このコンタクト領域５６は、ｐ型ウエル領域２４Ｂ、ｐ型ウエル領域２６Ａ及びｐ型半導体領域３０Ｃにわたって寄生の抵抗Ｒが付加される。
【００４０】
（半導体集積回路の製造方法）
本実施の形態に係る半導体集積回路１０の製造方法は以下の通りである。まず最初に、ｐ型半導体基板１２が準備される（図２参照）。この半導体基板１２の主面部において、第１領域Ａ１にｎ型ウエル領域２２Ａが形成される（図２参照）。このｎ型ウエル領域２２Ａと同一製造工程によって、第３領域Ａ３にｎ型ウエル領域２２Ｂが形成され、第４領域Ａ４にｎ型コレクタ領域２２Ｃが形成される。ｎ型ウエル領域２２Ａ、ｎ型ウエル領域２２Ｂ、ｎ型コレクタ領域２２Ｃは、フォトリソグラフィ技術によって形成されたマスクを用いて、ｎ型不純物をイオン注入法によって半導体基板１２に注入することにより形成される。一般的に、イオン注入法によって注入された不純物は、前処理工程の最終段工程のドライブイン拡散工程によって活性化されるので、同一製造工程とは、不純物の注入工程が同一工程であることを意味する。
【００４１】
図２に示されるように、半導体基板１２の主面部の第２領域Ａ２にｐ型ウエル領域２４Ａが形成される。このｐ型ウエル領域２４Ａと同一製造工程によって、第３領域Ａ３にｐ型ウエル領域２４Ｂが形成される。ｐ型ウエル領域２４Ａ、ｐ型ウエル領域２４Ｂは、フォトリソグラフィ技術によって形成されたマスクを用いて、ｐ型不純物をイオン注入法によって半導体基板１２に注入することにより形成される。
【００４２】
図３に示されるように、第４領域Ａ４においてｎ型コレクタ領域２２Ｃの主面部にｐ型ベース領域２６Ｂが形成される。このｐ型ベース領域２６Ｂと同一製造工程によって、第３領域Ａ３においてｎ型ウエル領域２２Ｂの主面部及びｐ型ウエル領域２４Ｂの主面部に跨ってｐ型ウエル領域２６Ａが形成される。ｐ型ベース領域２６Ｂ、ｐ型ウエル領域２６Ａは同様にイオン注入法を用いて形成される。
【００４３】
図４に示されるように、第１領域Ａ１〜第４領域Ａ４のそれぞれにおいて、半導体基板１２の主面１２Ａ上の一部にフィールド絶縁膜３６が形成される。フィールド絶縁膜３６は、非アクティブ領域に形成され、アクティブ領域間を電気的に分離する。本実施の形態では、フィールド絶縁膜３６は、半導体基板１２の主面１２Ａの選択的な熱酸化法を用いて形成される。また、第１領域Ａ１のｎ型ウエル領域２２Ａの主面上、第２領域Ａ２のｐ型ウエル領域２４Ａの主面上のそれぞれにはゲート絶縁膜４０が形成される。ここでは、ゲート絶縁膜４０は熱酸化法を用いて形成される。
【００４４】
図５に示されるように、第１領域Ａ１においてゲート絶縁膜４０上にゲート電極４２が形成されると共に、ゲート電極４２と同一製造工程によって第２領域Ａ２においてゲート絶縁膜４０上にゲート電極４４が形成される。ゲート電極４２、ゲート電極４４は、例えば化学的気相析出（ＣＶＤ）法によってシリコン多結晶膜を成膜し、このシリコン多結晶膜をフォトリソグラフィ技術を用いてパターンニングすることにより形成される。シリコン多結晶膜には、成膜中又は成膜後に、ｎ型不純物が添加され、抵抗値が低減される。
【００４５】
次に、第１領域Ａ１においてｎ型ウエル領域２２Ａの主面部に一対のｐ型半導体領域３０Ａが形成される（図６参照）。これにより、ｐチャネルＩＧＦＥＴ１４が実質的に形成される。ｐ型半導体領域３０Ａと同一製造工程によって、第２領域Ａ２においてｐ型ウエル領域２４Ａの主面部にｐ型半導体領域３０Ｂが形成され、第３領域Ａ３においてｐ型ウエル領域２６Ａの主面部にｐ型半導体領域３０Ｃが形成される。第３領域Ａ３では、素子分離領域１８のコンタクト領域５６が実質的に完成する。また、第４領域Ａ４においても、ｐ型ベース領域２６Ｂの主面部にｐ型半導体領域３０Ｄが同一製造工程によって形成される。
【００４６】
図６に示されるように、第２領域Ａ２においてｐ型ウエル領域２４Ａの主面部に一対のｎ型半導体領域３２Ａが形成される。これにより、ｎチャネルＩＧＦＥＴ１６が実質的に完成する。ｎ型半導体領域３２Ａと同一製造工程によって、第１領域Ａ１においてｎ型ウエル領域２２Ａの主面部にｎ型半導体領域３２Ｂが形成され、第３領域Ａ３においてｎ型ウエル領域２２Ｂの主面部にｎ型半導体領域３２Ｃが形成される。第３領域Ａ３では、素子分離領域１８のバイポーラトランジスタ５４が実質的に完成する。また、第４領域Ａ４においても、ｎ型コレクタ領域２２Ｃの主面部にｎ型半導体領域３２Ｄが形成され、ｐ型ベース領域２６Ｂの主面部にｎ型エミッタ領域３０Ｅが同一製造工程によって形成される。これにより、第４領域Ａ４では、バイポーラトランジスタ２０が実質的に完成する。
【００４７】
次に、図示しないが、半導体基板１２の主面上に層間絶縁膜が形成され、層間絶縁膜に接続孔が形成される。そして、接続孔を通して各領域に電気的に接続される配線が層間絶縁膜上に形成される。これら一連の製造工程が終了すると、本実施の形態に係る半導体集積回路１０が完成する。
【００４８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０では、図１に示されるように、接地端子ＧＮＤに接続されるｐ型半導体基板１２の主面部の第１領域Ａ１にｎ型ウエル領域２２Ａが設けられ、半導体基板１２の主面部の第２領域Ａ２にｐ型ウエル領域２４Ａが設けられる。ｎ型ウエル領域２２Ａの主面部には、一対のｐ型半導体領域３０Ａを有するｐチャネルＩＧＦＥＴ１４が設けられる。ｐ型ウエル領域２４Ａの主面部には、一対のｎ型半導体領域３２Ａを有するｎチャネルＩＧＦＥＴ１６が設けられる。そして、半導体基板１２の主面部の第１領域Ａ１と第２領域Ａ２との間の第３領域Ａ３に素子分離領域１８が設けられる。
【００４９】
ここで、素子分離領域１８はｐｎｐ型バイポーラトランジスタ５４を有する。バイポーラトランジスタ５４は、ｐ型エミッタ領域と、ｎ型ベース領域と、ｐ型コレクタ領域とを含んで構成される。ｐ型エミッタ領域は半導体基板１２によって形成される。ｎ型ベース領域はｐ型エミッタ領域の主面部に設けられたｎ型ウエル領域２２Ｂによって形成され、かつ、接地端子ＧＮＤに接続される。ｐ型コレクタ領域はｎ型ベース領域の主面部に設けられたｐ型ウエル領域２６Ａによって形成され、かつ、接地端子ＧＮＤに接続される。そして、バイポーラトランジスタ５４のＯＮ抵抗は、寄生バイポーラトランジスタ５２のベース領域の抵抗Ｒよりも小さく構成されている。寄生バイポーラトランジスタ５２は、ｎ型ウエル領域２２Ａをｎ型コレクタ領域、ｎチャネルＩＧＦＥＴ１６のｎ型半導体領域３２Ａをｎ型エミッタ領域とし、素子分離領域１８のコンタクト領域５６のｐ型ウエル領域２４Ｂをｐ型ベース領域とするｎｐｎ型である。
【００５０】
例えば、ｐチャネルＩＧＦＥＴ１４のソース領域としてのｐ型半導体領域３０Ａにサージが入力された仮定する。サージが入力されると、ｐ型半導体領域３０Ａとｎ型ウエル領域２２Ａとのｐｎ接合においてブレークダウンが生じ、ｎ型ウエル領域２２Ａにサージのキャリアが流れ込む。これにより、ｐ型半導体領域３０Ａをコレクタ領域とし、ｎ型ウエル領域２２Ａをベース領域とし、半導体基板１２をエミッタ領域とするｐｎｐ型寄生バイポーラトランジスタ５０において、ベース電位が上昇し、ベース領域からエミッタ領域に順方向電流が流れる。すると、寄生バイポーラトランジスタ５０が動作し、サージは半導体基板１２へ流れる。本実施の形態では、バイポーラトランジスタ５４が設けられているので、素子分離領域１８において半導体基板１２にサージが流れると、サージは、寄生バイポーラトランジスタ５２の動作前に、バイポーラトランジスタ５４の動作によって接地端子ＧＮＤに吸収される。従って、本実施の形態に係る半導体集積回路１０の素子分離領域１８では、相補型ＩＧＦＥＴ間のサージに対する絶縁分離性能を向上させることができる。
【００５１】
また、本実施の形態に係る半導体集積回路１０では、素子分離領域１８にはコンタクト領域５６が設けられる。コンタクト領域５６はバイポーラトランジスタ５４のｐ型コレクタ領域としてのｐ型ウエル領域２６Ａ及びｎ型ベース領域としてのｎ型ウエル領域２２Ｂに沿って半導体基板１２の深さ方向に形成され、半導体基板１２と接地端子ＧＮＤとの間がコンタクト領域５６によって電気的に接続される。このため、素子分離領域１８において、半導体基板１２の電位を安定させることができる。
【００５２】
さらに、本実施の形態に係る半導体集積回路１０では、素子分離領域１８のバイポーラトランジスタ５４のｎ型ベース領域としてのｎ型ウエル領域２２Ｂが、ＩＧＦＥＴ１４のｎ型ウエル領域２２Ａと同一接合深さ、かつ、同一不純物密度によって形成される。このため、ｎ型ウエル領域２２Ｂがｎ型ウエル領域２２Ａを利用して簡易に形成される。半導体集積回路１０の製造方法では、ｎ型ウエル領域２２Ｂがｎ型ウエル領域２２Ａと同一製造工程によって形成されるので、ｎ型ウエル領域２２Ｂがｎ型ウエル領域２２Ａと別工程によって形成される場合に比べて、製造工程数を少なくすることができる。
【００５３】
また、本実施の形態に係る半導体集積回路１０では、半導体基板１２の主面部の第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３とは別の第４領域Ａ４にバイポーラトランジスタ２０が設けられる。バイポーラトランジスタ２０は、ｎ型コレクタ領域２２Ｃと、ｐ型ベース領域２６Ｂと、ｎ型エミッタ領域３２Ｅとを含んで構成される。ｎ型コレクタ領域２２Ｃは、ＩＧＦＥＴ１４のｎ型ウエル領域２２Ａと同一接合深さ、かつ、同一不純物密度によって形成される。ｐ型ベース領域２６Ｂは、ｎ型コレクタ領域２２Ｃの主面部に設けられる。ｎ型エミッタ領域３２Ｅは、ｐ型ベース領域２６Ｂの主面部に設けられる。
【００５４】
ここで、素子分離領域１８のバイポーラトランジスタ５４のｐ型コレクタ領域としてのｐ型ウエル領域２６Ａは、バイポーラトランジスタ２０のｐ型ベース領域２６Ｂと同一接合深さ、かつ、同一不純物密度によって形成される。このため、ｐ型ウエル領域２６Ａがｐ型ベース領域２６Ｂを利用して簡易に形成される。半導体集積回路１０の製造方法では、ｐ型ウエル領域２６Ａがｐ型ベース領域２６Ｂと同一製造工程によって形成されるので、ｐ型ウエル領域２６Ａがｐ型ベース領域２６Ｂと別工程によって形成される場合に比べて、製造工程数を少なくすることができる。
【００５５】
さらに、本実施の形態に係る半導体集積回路１０では、素子分離領域１８のコンタクト領域５６が、ｐ型ウエル領域２４Ｂと、ｐ型ウエル領域２６Ａと、ｐ型半導体領域３０Ｃとを含んで構成される。ｐ型ウエル領域２４Ｂは、ＩＧＦＥＴ１６のｐ型ウエル領域２４Ａと同一深さ、かつ、同一不純物密度によって形成される。ｐ型ウエル領域２６Ａは、バイポーラトランジスタ２０のｐ型ベース領域２６Ｂと同一接合深さ、かつ、同一不純物密度によって形成される。ｐ型半導体領域３０Ｃは、ＩＧＦＥＴ１４のｐ型半導体領域３０Ａの接合深さと同一深さ、かつ、ｐ型半導体領域３０Ａと同一不純物密度によって形成される。このため、コンタクト領域５６が、ｐ型ウエル領域２４Ａ、ｐ型ベース領域２６Ｂ及びｐ型半導体領域３０Ａを利用して簡易に形成される。半導体集積回路１０の製造方法では、コンタクト領域５６はｐ型ウエル領域２４Ａ、ｐ型ベース領域２６Ｂ及びｐ型半導体領域３０Ａの各々と同一製造工程によって形成されるので、製造工程数を少なくすることができる。
【００５６】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、ＩＧＦＥＴとバイポーラトランジスタとの素子分離領域に適用してもよい。また、本発明は、半導体基板の導電型をｎ型とし、素子分離領域のバイポーラトランジスタをｎｐｎ型としてもよい。また、本発明は、半導体基板の主面部の全領域若しくは一部の領域に半導体基板と同一導電型若しくは反対導電型のウエル領域（第１半導体領域）を備え、このウエル領域の主面部に相補型ＩＧＦＥＴ、素子分離領域のそれぞれを構成するｎ型ウエル領域及びｐ型ウエル領域を設けてもよい。
【００５７】
さらに、本発明は、半導体基板として、シリコン基板に限定されるものではなく、シリコン基板以外の化合物半導体基板を使用してもよい。また、本発明は、車両に搭載される半導体集積回路に限定されるものではなく、一般的なパーソナルコンピュータ、携帯端末、携帯電話機等に内蔵される半導体集積回路に適用してもよい。
【符号の説明】
【００５８】
１０  半導体集積回路
１２  半導体基板
１４、１６  ＩＧＦＥＴ
１８  素子分離領域
２０、５４  バイポーラトランジスタ
２２Ａ、２２Ｂ、２４Ａ、２４Ｂ、２６Ａ  ウエル領域
２２Ｃ  コレクタ領域
２６Ｂ  ベース領域
３０Ａ、３０Ｂ、３０Ｃ、３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ  半導体領域
３２Ｅ  エミッタ領域
５０、５２  寄生バイポーラトランジスタ
５６  コンタクト領域
【図１】
0006475093.tif 000002
【図２】
0006475093.tif 000003
【図３】
0006475093.tif 000004
【図４】
0006475093.tif 000005
【図５】
0006475093.tif 000006
【図６】
0006475093.tif 000007