(57)【特許請求の範囲】
【請求項１】
配線パターンと、前記配線パターン上に形成されたソルダーレジスト層とを含む半導体パッケージ基板と、前記半導体パッケージ基板に配置された複数の半導体チップとを含む半導体パッケージの製造方法であって、
少なくとも１組の互いに隣接する前記半導体チップ間の前記ソルダーレジスト層を除去して前記配線パターンを露出させ、露出した前記配線パターン上に、前記半導体パッケージ基板から突出する、ステンレス鋼を用いた突起部位を形成する工程と、
前記突起部位を形成する工程の後に、前記半導体パッケージ基板と前記半導体チップとの間にアンダーフィルを挿入する工程とを含む、半導体パッケージの製造方法。
【請求項２】
前記突起部位は幅が０．１ｍｍ以上５ｍｍ以下である、請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記アンダーフィルを挿入する工程において、前記アンダーフィルは、前記突起部位の所定の厚さによって隔てられ一体化しない、請求項１または２に記載の半導体パッケージの製造方法。
【請求項４】
前記突起部位の線膨張係数は前記アンダーフィルの線膨張係数よりも小さい、請求項１
〜３のいずれかに記載の半導体パッケージの製造方法。
【請求項５】
前記突起部位の長さは前記半導体チップ同士の隣接距離以上である、請求項１〜４のいずれかに記載の半導体パッケージの製造方法。
【請求項６】
前記突起部位の断面が矩形型である、請求項１〜５のいずれかに記載の半導体パッケージの製造方法。
【請求項７】
前記半導体チップの配置間隔は０．１ｍｍ以上５ｍｍ以下である、請求項１〜６のいずれかに記載の半導体パッケージの製造方法。
【請求項８】
アンダーフィルを用いて２つ以上の半導体チップを配置するための半導体パッケージ基板であって、
コア基材と、
前記コア基材に積層される少なくとも２層以上の絶縁樹脂層と、
前記絶縁樹脂層の間または前記絶縁樹脂層の表面に形成される配線パターンと、
前記配線パターンの少なくとも一部と接続する電極パッドと、
前記絶縁樹脂層の内、前記コア基材から最も離れている前記絶縁樹脂層に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジスト層と、
前記半導体チップ同士が隣接する領域直下であって、前記ソルダーレジスト層の一部が除去されて露出した前記配線パターンに前記ソルダーレジスト層の表面から突出するように積層された、ステンレス鋼を用いて形成された突起部位とを含む、半導体パッケージ基板。
【請求項９】
請求項８に記載の半導体パッケージ基板と、
前記電極パッドを介して、前記半導体パッケージ基板に接続された半導体チップと、
前記半導体パッケージ基板と前記半導体チップとの間に挿入されたアンダーフィルとを含む、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ基板、半導体パッケージおよびその製造方法に関する。
【背景技術】
【０００２】
半導体チップとマザーボードとの間の電気的接続のために半導体パッケージ基板が使用されている。また、半導体パッケージ基板には半導体チップと半導体パッケージが実装されるプリント配線板との熱膨張係数の相違の橋渡しを行い、システムの実装の接合信頼性を高める役割もある。このような役割から半導体パッケージ基板は、インターポーザ基板などと呼ばれる。
【０００３】
また、半導体パッケージ基板は、基板内の配線幅、ピッチを各層で変化させることで、半導体チップ、マザーボード相互の線幅、ピッチに変換し電気的接続を得ている。
【０００４】
一方、半導体パッケージ基板と半導体チップとの接続・実装方式は使用する状況により様々あるが半導体チップと半導体パッケージ基板とをはんだや金等の金属接合で接続するフリップチップ接続・実装が多用されている。フリップチップ接続は半導体チップの端子面を基板側の端子面に配置することにより多くの端子を半導体パッケージ基板と接続できるため、高性能の半導体パッケージに多く用いられている。
【０００５】
しかし、フリップチップ実装後には、半導体チップと半導体パッケージ基板とははんだなどの微小な金属のみで保持されており、半導体パッケージが高低温の環境下では半導体チップとパッケージ基板との線膨張係数の差によりはんだバンプに応力が集中し、はんだにクラックや基板の界面剥離が発生し、半導体パッケージの故障に繋がるおそれがある。
【０００６】
そこで従来から、半導体チップと基板との空隙部にアンダーフィルと呼ばれる樹脂を毛細管現象を利用して流し込み、はんだバンプの応力を緩和し、接続信頼性を確保している。
【０００７】
また、近年では高性能なシステムを短期間で開発するために従来のＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ）だけでなく、１つのパッケージ上で大規模なシステムを構築するＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）が用いられている。例えば、ＣＰＵ・ＧＰＵと大容量メモリ等の複数の半導体チップを１つのパッケージ基板上に隣同士に配置する場合やチップ同士をスタックし、３次元に配置する形態もある。
【０００８】
さらに、２、３次元に複数の半導体チップを配置する形態において、パッケージ全体の小型化のため、近年では半導体チップの低消費電力化や信号伝送の広帯域化により、チップ間の信号の減衰を抑えるために配置する半導体チップ間の距離は小さくすることが求められている。
【０００９】
図４は従来技術に係る半導体パッケージの構成を示す断面図である。フリップチップ実装方式を用いて２つの半導体チップ１を半導体パッケージ基板２に配置した構造の例である。半導体チップ１と半導体パッケージ基板２とがはんだバンプ３を介して接合されている。また、半導体チップ１と半導体パッケージ基板２との間にはアンダーフィル４が挿入されている。
【００１０】
図５は従来技術に係る半導体パッケージ基板の構造を示す断面図である。半導体パッケージ基板の中心部にはガラスエポキシ樹脂やガラス、シリコン板を用いたコア基材５を形成している。またコア基材５の上下に配線パターン６、絶縁樹脂層７の順に積層されている。さらに各配線パターン６の導通のため、コア基材５およびビルドアップ層にスルーホール電極８またはビア９を設けている。
【００１１】
また、最上部または最下部の絶縁樹脂層７上にはソルダーレジスト層１０が形成され、ソルダーレジスト層１０がない部分は電極パッド１１が形成されている。
【００１２】
図６は２つの半導体チップを半導体パッケージ基板に配置した場合における従来技術に係るアンダーフィル挿入工程の断面図である。半導体チップ１と半導体パッケージ基板２とを互いに接続端子を有する面を向かい合わせマウントし（図６の（ａ）参照）、その後加熱してはんだバンプ３を接合する（図６の（ｂ）参照）。その後アンダーフィル４を半導体チップと半導体パッケージ基板との間に挿入する（図６の（ｃ）参照）。
【００１３】
その際半導体チップ同士の隙間がアンダーフィル端部に発生するフィレット幅以下になると互いのフィレットが一体となる（図６の（ｃ）参照）。その後、アンダーフィルを加熱し、硬化する。その際チップ間に存在するアンダーフィルの硬化収縮によりパッケージ基板がチップ搭載面を上に凹形状に反りが発生する（図４の（ｂ）参照）。反りの形状・大きさは２次実装工程等の実装性や接続信頼性低下に大きく影響する。そのため、反りの低減や接続信頼性の確保が必要になる。
【００１４】
これらの問題の解決案として、半導体チップ間においてアンダーフィルを弾く非接着部位を半導体パッケージ基板上に形成することが提案されている（特許文献１）。この方法ではアンダーフィルの一体化を防止することにより実装の耐久性を向上することができる。しかしながら、半導体チップがある程度離れている場合はアンダーフィルが非接着部位によって弾かれるが半導体チップ間の距離が狭くなり非接着部の幅が小さくなった場合や、アンダーフィル量が多い場合は非接着部を超過して隣接するアンダーフィルが一体化し、実装の耐久性を確保することが困難となる。
【００１５】
また、硬化後のフィレットとパッケージ基板界面にはアンダーフィルと半導体パッケージ基板との線膨張係数（ＣＴＥ）や弾性率の差により応力が発生しており、高低温環境下ではさらに応力の方向や量が変化しソルダーレジスト層の剥離やソルダーレジスト層直下の配線が断線するおそれがある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１１−１７６０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、以上の事情の下になされ、２、３次元に複数の半導体チップを配置する半導体パッケージにおいて、半導体パッケージの反りを低減し、さらに高低温環境下においてアンダーフィルのフィレット部の半導体パッケージ基板の剥離や断線を防止する半導体パッケージ基板、および半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一態様は、配線パターンと、配線パターン上に形成されたソルダーレジスト層とを含む半導体パッケージ基板と、半導体パッケージ基板に配置された複数の半導体チップとを含む半導体パッケージの製造方法であって、少なくとも１組の互いに隣接する半導体チップ間のソルダーレジスト層を除去して配線パターンを露出させ、露出した配線パターン上に、半導体パッケージ基板から突出する、ステンレス鋼を用いた突起部位を形成する工程と、突起部位を形成する工程の後に、半導体パッケージ基板と半導体チップとの間にアンダーフィルを挿入する工程とを含む。
【００１９】
また、本発明の別の一態様は、アンダーフィルを用いて２つ以上の半導体チップを配置するための半導体パッケージ基板であって、コア基材と、コア基材に積層される少なくとも２層以上の絶縁樹脂層と、絶縁樹脂層の間または絶縁樹脂層の表面に形成される配線パターンと、配線パターンの少なくとも一部と接続する電極パッドと、絶縁樹脂層の内、コア基材から最も離れている絶縁樹脂層に積層され、かつ少なくとも電極パッドが露出する開口部を有するソルダーレジスト層と、半導体チップ同士が隣接する領域直下であって、ソルダーレジスト層の一部が除去されて露出した配線パターンにソルダーレジスト層の表面から突出するように積層された、ステンレス鋼を用いて形成された突起部位とを含む、半導体パッケージ基板である。
【発明の効果】
【００２０】
本発明によると、半導体チップが互いに隣接する部位直下の半導体パッケージ基板の搭載面に突起部位を形成することにより、半導体チップ間のアンダーフィル加熱時の硬化収縮量を低減させることで半導体パッケージの反りを低減でき、また、突起部位を形成することで高低温環境下において半導体パッケージ基板とフィレット界面に発生する応力を緩和することができ、ソルダーレジスト層の剥離や配線の断線を防止することができる導体パッケージ基板および半導体パッケージを提供できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体パッケージの上面図
【図２】本発明の一実施形態に係る半導体パッケージの製造工程を示す断面図
【図３】本発明の変形例に係る半導体パッケージを示す断面図
【図４】従来技術に係る半導体パッケージの構造を示す断面図
【図５】従来技術に係る半導体パッケージ基板の構造を示す断面図
【図６】従来技術に係る半導体パッケージの製造工程を示す断面図
【発明を実施するための形態】
【００２２】
以下に本発明の実施形態に係る半導体パッケージについて説明するが、本発明はこれに限定されるわけではない。
【００２３】
図１は本実施形態の各例に係る半導体パッケージ１００の上面図である。半導体パッケージ１００は、半導体パッケージ基板２上に２つ以上の半導体チップ１を２次元に配置する。例えば図１の（ａ）、（ｂ）のように同じ寸法の半導体チップ１を配置してもよいし、図１の（ｃ）のように異なる寸法の半導体チップ１を配置してもよい。また、予め３次元に配置した半導体チップ１を２つ以上２次元に配置してもよい。なお半導体チップ１厚は同じ寸法でもよいし異なってもよい。また、半導体チップ１の間隔は０．１ｍｍ以上５ｍｍ以下が好適である。少なくとも１組の隣接する半導体チップ１間には、半導体パッケージ基板２から突出する、突起部位１２が形成されている。
【００２４】
図２は半導体パッケージ１００の製造工程を示す断面図である。
【００２５】
はじめに、図２の（ａ）に示すような、半導体パッケージ基板２と、半導体チップ１とを作製する。
【００２６】
半導体パッケージ基板２は、コア基材、コア基材の両面に形成されたビア、ランド、その両面に配線パターンを有している（不図示）。なお、コア基材には各配線パターンを接続するために厚み方向にスルーホール電極を有している。また、配線パターン上には絶縁樹脂を積層したビルドアップ層を有している（不図示）。
【００２７】
ビルドアップ層はビルドアップ工法により形成され、絶縁樹脂層と配線パターンとを有する。絶縁樹脂層は例えばエポキシ系、ポリイミド系樹脂が用いられ、樹脂にフィラーを添加した材料も用いることができる。また、配線パターン材料には例えば銅を用いる。なお、各層の配線パターンはビアにより相互に電気的に接続されている。
【００２８】
さらに、最上層、最下層の配線パターンには電気信号を外部に接続するために電極パッドが形成されている。また、最表面には電極パッド上に開口するようにソルダーレジスト層１０が形成される。なお、ソルダーレジスト層１０の材料は例えば、感光性エポキシ樹脂や樹脂にフィラーを添加した材料も用いることができる。電極パッド上には印刷法やはんだボール振込み法などを用いてはんだバンプ３を形成する。なお、以上の構成は、例えば図５に示した従来の半導体パッケージ基板と同様に構成することができる。
【００２９】
半導体パッケージ基板２上には突起部位１２を形成する。半導体チップ１配置時に半導体チップ１同士が隣接する領域直下の半導体パッケージ基板２のソルダーレジスト層１０上に突起部位１２を形成する。突起部位１２の長さはアンダーフィル４の半導体チップ１端部からのフィレットの一体化を防ぐため半導体チップ１の隣接距離以上にすることが好ましい。また突起部位１２の断面形状は矩形型とすることができる。なお、半導体チップ１の隣接距離とは、他の半導体チップに隣接する辺に沿った隣接範囲の長さをいう。
【００３０】
また、突起部位１２の幅は半導体チップ１と突起部位１２とを接しない程度に近づけることが好ましく、０．１ｍｍ以上５ｍｍ以下が好適である。
【００３１】
また、突起部位１２の線膨張係数は後述するアンダーフィルよりも小さくする。材料としては例えばエポキシ樹脂、ポリイミド樹脂、銅、ステンレス鋼、アルミニウム等を用いる。
【００３２】
また、突起部位１２の厚さ（半導体パッケージ基板２からの突出量）は半導体チップ１の厚み、隣接する半導体チップ１同士の間隔、および後述するアンダーフィルの量から適宜隣接する半導体チップ１下部のアンダーフィル４が一体化しない厚さにすることが好ましく、例えば０．０１ｍｍ以上５ｍｍ以下が好ましい。
【００３３】
突起部位１２の形成方法としては、予めフォルム材料や金属片を突起部位１２の寸法に裁断し、半導体パッケージ基板２に接着する。その他の方法としてスクリーン印刷法や写真法を用いてソルダーレジスト層１０上に突起部位１２を形成しても良い。なお、突起部位１２の形成ははんだバンプ３形成後に限定されず、ソルダーレジスト層１０上に突起部位１２が形成できれば、各工程の順序は変更してもよい。
【００３４】
次に、図２の（ｂ）に示すように、半導体パッケージ基板２上にフラックスを塗布した後フリップチップ実装を行い、半導体パッケージ基板２と半導体チップ１とを電気的に接続する。
【００３５】
次に、図２の（ｃ）に示すように、半導体パッケージ基板２と半導体チップ１との間のはんだバンプ３が存在しない空間である空隙にアンダーフィル４を挿入する。まず、アンダーフィル樹脂を実装領域付近の１辺あるいは２辺に配置する。その後毛細管現象によりアンダーフィルが上記空隙に挿入される。このとき、突起部位１２側のはんだバンプ３にアンダーフィル４が最後に挿入されるように、アンダーフィル樹脂の配置位置は突起部位１２の反対側あるいは対角側に設定するのが好ましい。
【００３６】
突起部位１２を設けることで半導体チップ１間のアンダーフィル４は突起部位１２を境にして形成される。その後加熱しアンダーフィル４を硬化させる。以上のようにして、半導体パッケージ１００を製造することができる。
【００３７】
アンダーフィル４の硬化の際、アンダーフィル４の硬化収縮が起こるが半導体チップ１間にあるアンダーフィル４の量は突起部位１２の体積分低減され、収縮量が減少する。そのためアンダーフィル４と半導体パッケージ基板２界面とに発生する応力が抑制され、反り量は突起部位１２がない場合と比較して小さくなる。
【００３８】
ここで、高低温環境下ではフィレットと半導体パッケージ基板２上のソルダーレジスト層１０との間の線膨張係数差により界面に応力が発生し、ソルダーレジスト層１０の剥離やソルダーレジスト層１０直下の配線が断線するおそれがある。
【００３９】
半導体パッケージ１００においては突起部位１２の線膨張係数はアンダーフィル４よりも小さいため、半導体チップ１間領域の複合的な線膨張係数は減少する。そうすることで半導体チップ１間領域の半導体パッケージ基板２との線膨張係数差が低減され、高低温環境下において半導体チップ１と半導体パッケージ基板２界面に発生する応力を抑制することができる。そのようにしてソルダーレジスト層１０の剥離や配線の断線を防止することができる。
【００４０】
図３に本発明の他の実施形態に係る半導体パッケージ１０１の構造を示す断面図を示す。半導体パッケージ１０１は、突起部位１２をソルダーレジスト層１０下の配線層に形成する点において、半導体パッケージ１００と異なる。半導体パッケージ１０１においては、半導体パッケージ基板２作製時に突起部位１２形成位置のソルダーレジスト層１０を除去しておき、配線層を露出させる。その後電気めっき法などにより配線層上に金属の突起部位１２を形成する。こうすることにより突起部位１２がソルダーレジスト層１０上に形成が困難であっても突起部位１２を形成することができる。
【実施例】
【００４１】
以下に本発明の一参考例を説明するが、本発明はこれに限定されるわけではない。
【００４２】
半導体パッケージ基板２として、コア基材５上に絶縁樹脂層７にフィラーを添加したエポキシ系樹脂を用い、配線パターン６の材質に銅を用い、配線パターン６が３層形成された多層ビルドアッププリント配線板を用いた。また、半導体素子接合部にはんだボール搭載法により、０．１５０ｍｍピッチのはんだバンプ３を形成している。なお、半導体チップ１実装領域を４箇所設けており、配置間隔は０．５ｍｍとした（図１の（ａ）参照）。また、プリント配線板の大きさは５０ｍｍ角、厚さは０．３５ｍｍである。また厚さ０．７２５ｍｍ、０．１５０ｍｍピッチのはんだバンプ３を有する外形２０ｍｍ角の半導体チップ１を４個用意した。
【００４３】
次に半導体パッケージ基板２の半導体チップ１同士が隣接するソルダーレジスト層１０（４箇所）上にエポキシ樹脂を硬化させた幅０．３ｍｍ、厚さ０．４ｍｍの突起部位１２を積層した。積層方法は接着剤を半導体パッケージ基板２のソルダーレジスト層１０上に塗布し形成した（図１の（ａ）参照）。
【００４４】
次に、半導体パッケージ基板２にディスペンサを用いてフラックスを半導体チップ１接続範囲にスプレー塗布した。その後マウンターを用いて半導体チップ１の端子面を半導体パッケージ基板２の実装領域に配置した。
【００４５】
その後、最高温度が２６０℃となるようなリフロー炉を用いて、半導体パッケージ基板２と半導体チップ１とを接合した。
【００４６】
その後、フラックス洗浄機を用いて、フラックスを洗浄した。なお、フラックス洗浄液はアルカリ系溶剤を用いた。
【００４７】
プレベーキングを行った後、プラズマ発生装置を用いてはんだ接合部付近の表面の改質を行った。その後、ディスペンサを用いて接合された半導体チップ１と半導体パッケージ基板２との間にナミックス社製のエポキシ樹脂にフィラーを添加したアンダーフィル４を挿入し、加熱して硬化させた。なお、挿入方法は突起部位対角の２辺からアンダーフィル４配置位置に一定の時間間隔で複数回挿入し、加熱硬化条件は１６５℃、２時間とした。
【００４８】
その後、半導体チップ１を接合し、アンダーフィル４を挿入した状態で半導体パッケージ基板２を下側にして配置し反り測定を行った。シャドーモアレ測定装置を用いて、平坦面から半導体パッケージ基板２の最高点までの高さを反り量とし計測した。測定の結果、反り量が１０５μｍであった。
【００４９】
また、半導体パッケージ１００に熱冷衝撃試験機を用いて−５５℃〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、半導体チップ１間付近の剥離の有無を観測した。検査の結果、各層での剥離、配線の断線は見られなかった。
【００５０】
＜比較例＞
また、比較例として、半導体パッケージ基板に突起部位を形成しない基板を用いて、図６に示す従来技術に係る半導体パッケージの製造工法で半導体パッケージを作製した。
【００５１】
作製した半導体パッケージを下側にして配置し反り測定を行った。シャドーモアレ測定装置を用いて、平坦面から半導体パッケージ基板の最高点までの高さを反り量とし計測した。測定の結果、反り量が２３０μｍであった。
【００５２】
また、作製した半導体パッケージに熱冷衝撃試験機を用いて−５５℃〜１２５℃の範囲で温度を交互に変動させ、１０００サイクル行った後、半導体チップ間付近の剥離の有無を観測した。検査の結果、半導体チップ間下のソルダーレジスト層にクラックおよび配線の断線が観測された。
【００５３】
比較例に対して参考例では、本発明の構造を用いることで半導体パッケージの反りを低減し、さらに高低温環境下において半導体チップ間部の半導体パッケージ基板の剥離や配線の断線を防止できることを確認した。
【産業上の利用可能性】
【００５４】
本発明は、半導体パッケージ等に有用である。
【符号の説明】
【００５５】
１    半導体チップ
２    半導体パッケージ基板
３    はんだバンプ
４    アンダーフィル
５    コア基材
６    配線パターン
７    絶縁樹脂層
８    スルーホール電極
９    ビア
１０    ソルダーレジスト層
１１    電極パッド
１２    突起部位
１００、１０１    半導体パッケージ
【図１】
0006592977.tif 000002
【図２】
0006592977.tif 000003
【図３】
0006592977.tif 000004
【図４】
0006592977.tif 000005
【図５】
0006592977.tif 000006
【図６】
0006592977.tif 000007