(57)【特許請求の範囲】
【請求項１】
並列に接続された複数のパワー半導体素子の各々に対応して設けられ、前記パワー半導体素子を駆動する駆動回路であって、
前記パワー半導体素子の特性情報を記憶する記憶部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子のゲート電圧を制御するゲート電圧制御部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子のゲート電圧の傾きを制御するゲート電圧傾き制御部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子の駆動信号として入力される入力信号と当該入力信号に基づく出力信号との間の遅延時間を制御する遅延制御部と、
を備えることを特徴とするパワー半導体素子の駆動回路。
【請求項２】
パワー半導体素子および前記パワー半導体素子を駆動する駆動回路を搭載し、並列に接続されて用いられる電力変換ユニットであって、
前記駆動回路を制御する上位制御回路部を備えており、
前記駆動回路は、
前記パワー半導体素子の特性情報を記憶する記憶部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子のゲート駆動条件を制御するゲート駆動制御部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子の駆動信号として入力される入力信号と当該入力信号に基づく出力信号との間の遅延時間を制御する遅延制御部と、を備えており、
前記上位制御回路部は、前記記憶部に記憶されている前記特性情報に基づいて、前記ゲート駆動制御部を制御することによって前記パワー半導体素子のゲート電圧およびゲート電圧の傾きを制御すると共に、前記記憶部に記憶されている前記特性情報に基づいて、前記遅延制御部を制御することによって前記遅延時間を変える
ことを特徴とする電力変換ユニット。
【請求項３】
パワー半導体素子および前記パワー半導体素子を駆動する駆動回路を搭載し、並列に接続されて用いられる複数の電力変換ユニットと、
並列接続された複数の前記電力変換ユニットのパワー半導体素子の各々に流れる電流を検出する複数の電流検出部と、
前記駆動回路を制御する上位制御回路部と、を備えており、
前記駆動回路は、
前記パワー半導体素子の特性情報を記憶する記憶部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子のゲート駆動条件を制御するゲート駆動制御部と、
前記記憶部に記憶されている前記特性情報に基づいて、前記パワー半導体素子の駆動信号として入力される入力信号と当該入力信号に基づく出力信号との間の遅延時間を制御する遅延制御部と、を備えており、
前記上位制御回路部は、前記記憶部に記憶されている前記特性情報および前記複数の電流検出部が検出した電流の差分に基づいて、前記ゲート駆動制御部を制御することによって前記パワー半導体素子のゲート電圧およびゲート電圧の傾きを制御すると共に、前記記憶部に記憶されている前記特性情報および前記複数の電流検出部が検出した電流の差分に基づいて、前記遅延制御部を制御することによって前記遅延時間を変える
ことを特徴とする電力変換装置。
【請求項４】
前記上位制御回路部は、前記複数の電流検出部が検出した電流に基づいて、前記記憶部に記憶されている前記特性情報を更新する
ことを特徴とする請求項３に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子の駆動回路、電力変換ユニットおよび電力変換装置に関する。
【背景技術】
【０００２】
電力変換装置として、直流電力を交流電力に変換するインバータ装置や、交流電力を直流電力に変換するコンバータ装置がある。これらの電力変換装置では、パワー半導体素子のスイッチング動作によって電力変換を行う訳であるが、変換電力容量を増大させることを目的として、複数のパワー半導体素子を並列に接続し、これら複数のパワー半導体素子を同時にスイッチング駆動するようにしている。
【０００３】
このように複数のパワー半導体素子を並列に接続して駆動する場合、個々のパワー半導体素子には閾値電圧やオン電圧などの素子固有の特性のばらつきが存在するため、それらが導通する際にそれぞれのパワー半導体素子に流れる電流値がアンバランスしてしまう課題がある。この電流値のアンバランス（以下、電流アンバランスという。）を考慮して、従来は、パワー半導体素子を並列に接続する際に、各々の定格電流よりも小さい電流値で設計し、パワー半導体素子が異常な電圧や電流によって破壊されないようにする必要があった。それ故、パワー半導体素子の性能を最大限に発揮することができない。
【０００４】
また、パワー半導体素子の選別を行い、同じような特性を持つパワー半導体素子同士を組み合わせることで、上記の課題を解決できるものの、特性を選別する際のコスト増加および並列数の制限が課題となる。これらの課題を解決する技術として、特許文献１に記載の電力変換装置が提案されている。
【０００５】
特許文献１には、「ＩＧＢＴに対するゲート抵抗を変化させる複数の可変ゲート抵抗回路と、ＩＧＢＴにそれぞれ流れる電流パルスの時間的なずれに応じて各可変ゲート抵抗回路を制御して、ＩＧＢＴのターンオン・ターンオフ制御開始時における各ゲート抵抗を変化させる制御回路とを備える。」と記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−２３０３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の従来技術によれば、ＩＧＢＴのターンオン・ターンオフ時、即ちスイッチング動作時に特定のＩＧＢＴに電流が集中することがなくなる。しかしながら、当該従来技術は、ＩＧＢＴのスイッチング動作時の電流アンバランスについて改善する技術であり、定常動作時の電流アンバランスについては考慮されていない。したがって、パワー半導体素子の閾値電圧やオン電圧などの特性の個体差によって生じる電流アンバランスを確実に改善することはできない。
【０００８】
本発明は、スイッチング動作時の電流アンバランスのみならず、定常動作時の電流アンバランスについても改善できるパワー半導体素子の駆動回路、当該駆動回路を搭載する電力変換ユニットおよび当該電力変換ユニットを備える電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、例えば特許請求の範囲に記載の構成を採用する。
本願は、上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、
並列に接続された複数のパワー半導体素子の各々に対応して設けられ、パワー半導体素子を駆動する駆動回路であって、
パワー半導体素子の特性情報を記憶する記憶部と、
記憶部に記憶されている特性情報に基づいて、パワー半導体素子のゲート電圧を制御するゲート電圧制御部と、
記憶部に記憶されている特性情報に基づいて、パワー半導体素子のゲート電圧の傾きを制御するゲート電圧傾き制御部と、
記憶部に記憶されている特性情報に基づいて、パワー半導体素子の駆動信号として入力される入力信号と当該入力信号に基づく出力信号との間の遅延時間を制御する遅延制御部と、
を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、スイッチング動作時の電流アンバランスのみならず、定常動作時の電流アンバランスについても改善できるために、パワー半導体素子の閾値電圧やオン電圧などの特性の個体差によって生じる電流アンバランスを確実に改善できる。
上記した以外の課題、構成および効果は、以下の実施形態の説明によって明らかにされる。
【図面の簡単な説明】
【００１１】
【図１】パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。
【図２】パワー半導体素子の並列接続による変換電力容量の増大化のための回路構成の一例を示すブロック図の例である。
【図３】電力変換ユニット（パワーユニット）および電力変換装置の構成の概略を示す斜視図の例である。
【図４】実施例１に係るパワー半導体素子の駆動回路の構成を示すブロック図の例である。
【図５】記憶部に記憶するパワー半導体素子の特性マップの情報の一例を示す特性マップ図の例である。
【図６】パワー半導体素子のスイッチング動作時の電流の立ち上がりもしくは立ち下がりのタイミングの遅延ばらつきΔｔon、ゲート電圧の傾きｄＶge／ｄｔおよびゲート電圧Δ｜Ｖge｜を示す波形図の例である。
【図７】実施例１に係るパワー半導体素子の駆動回路の効果を説明する波形図の例である。
【図８】実施例２に係るパワー半導体素子の駆動回路の構成を示すブロック図の例である。
【図９】電流センサの一例を示す構成図の例である。
【図１０】遅延回路部に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【図１１】ゲート電圧傾き可変回路部に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【図１２】ゲート電圧可変回路部に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【図１３】ゲート電圧傾き可変回路部の回路構成の一例を示す回路図の例である。
【図１４】ゲート電圧可変回路部の回路構成の一例を示す回路図の例である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本発明は実施形態に限定されるものではない。本明細書および図面において、同一の構成要素又は実質的に同一の機能を有する構成要素には同一の符号を付することとし、重複する説明は省略する。
【００１３】
＜電力変換装置＞
電力変換装置は、直流電力を交流電力に変換するインバータ機能（インバータ装置）、あるいは、交流電力を直流電力に変換するコンバータ機能（コンバータ装置）を有する。この種の電力変換装置は、例えば、蓄電池などに蓄えられたエネルギーを使って、サーバなどの負荷に対して交流の電力を途切れることなく供給することを目的とした無停電電源装置（Uninterruptible Power System：ＵＰＳ）に用いることができる。
【００１４】
ただし、ここで例示した用途は一例であって、無停電電源装置への用途に限られるものではない。すなわち、無停電電源装置の他、産業機器向け電力変換装置、鉄道向け電力変換装置、エレベータ向け電力変換装置、自動車向け電力変換装置、家庭用電気製品向け電力変換装置など、種々の用途に用いることができる。
【００１５】
［パワー半導体素子の駆動回路の基本的な構成］
先ず、電力変換装置における主回路のパワー半導体素子の駆動回路の基本的な構成について説明する。図１は、パワー半導体素子の駆動回路の基本的な構成を示すブロック図の例である。
【００１６】
図１において、パワー半導体素子の駆動回路１は、上アームパワー半導体素子２を駆動する上アーム駆動回路４と、下アームパワー半導体素子３を駆動する下アーム駆動回路５と、上位制御回路部６と、を有する構成となっている。以下、パワー半導体素子の駆動回路１を単に駆動回路１と記述する場合もある。また、上アーム駆動回路４を単に駆動回路４と、下アーム駆動回路５を単に駆動回路５と記述する場合もある。パワー半導体素子２，３の各々には、ダイオード７，８が逆極性で並列に接続されている。
【００１７】
上アームパワー半導体素子２および下アームパワー半導体素子３は、高電圧の電源電圧をゲート電圧に応じてスイッチングするスイッチング素子であり、このスイッチング動作によって電力変換を行う。以下、上アームパワー半導体素子２および下アームパワー半導体素子３を単にパワー半導体素子２およびパワー半導体素子３と記述する場合もある。パワー半導体素子２，３としては、電圧駆動型の素子の一例である、絶縁ゲートバイポーラトランジスタ（Insulated Bipolar Transistor：ＩＧＢＴ）などを用いることができる。
【００１８】
上アームパワー半導体素子２および下アームパワー半導体素子３は、電力変換装置における主回路であり、高電位側電源と低電位側電源との間に直列に接続されている。すなわち、上アームパワー半導体素子２のドレインが高電位側電源に接続され、下アームパワー半導体素子３のソースが低電位側電源に接続され、上アームパワー半導体素子２のソースと下アームパワー半導体素子３のドレインとが出力端子９に共通に接続されている。そして、出力端子９に導出される電圧（出力電圧）は不図示の負荷に供給される。
【００１９】
上アームパワー半導体素子２、下アームパワー半導体素子３およびダイオード７，８はモジュール化されている。以下、上アームパワー半導体素子２、下アームパワー半導体素子３およびダイオード７，８からなるモジュールをパワーモジュール１０と呼ぶこととする。
【００２０】
上位制御回路部６は、上アーム駆動回路４および下アーム駆動回路５に対して、これらを制御するためのパルス列信号を供給する。パルス列信号は、例えば、一定の周波数で変化する搬送波を使用したパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号である。パルス列信号がＰＷＭ信号である場合、搬送波の周波数を高くすることにより、制御の精度を高めることができる。
【００２１】
［変換電力容量の増大化］
ところで、上アームパワー半導体素子２および下アームパワー半導体素子３をそれぞれ複数個ずつ並列接続し、これら複数のパワー半導体素子を同時にスイッチング駆動することにより、変換電力容量の増大を図ることができる。
【００２２】
図２は、パワー半導体素子の並列接続による変換電力容量の増大化のための回路構成の一例を示す回路図の例である。ここでは、上アームパワー半導体素子２および下アームパワー半導体素子３をそれぞれ２個ずつ並列接続した例を示している。本例では、２個並列接続を例に挙げたが、パワー半導体素子２，３の並列接続数は２個に限られるものではなく、並列接続数が多いほど変換電力容量の増大化の効果は大きくなる。
【００２３】
図２において、上アームパワー半導体素子２、下アームパワー半導体素子３およびダイオード７，８からなるパワーモジュール１０（１０-1，１０-2）と、上アーム駆動回路４および下アーム駆動回路５とはユニット化されている。以下、このユニットを電力変換ユニット（パワーユニット）１１と呼ぶこととする。本例の場合、電力変換ユニット１１が２つであり、これら２つの電力変換ユニット１１-1，１１-2は互いに並列接続されて用いられることになる。
【００２４】
より具体的には、電力変換ユニット１１-1側の上アームパワー半導体素子２のドレインと、電力変換ユニット１１-2側の上アームパワー半導体素子２のドレインとが高電位側電源端子１２に共通に接続されている。また、電力変換ユニット１１-1側の下アームパワー半導体素子３のソースと、電力変換ユニット１１-2側の下アームパワー半導体素子３のソースとが低電位側電源端子１３に共通に接続されている。そして、電力変換ユニット１１-1側および電力変換ユニット１１-2側の上アームパワー半導体素子２のソースと下アームパワー半導体素子３のドレインとが出力端子９に共通に接続されている。
【００２５】
なお、本例では、電力変換ユニット１１-1，１１-2に、高電位側および低電位側の両方の上アームパワー半導体素子２および下アームパワー半導体素子３を搭載した２ｉｎ１構成のパワーモジュール１０-1，１０-2を例示したが、これに限られるものではない。すなわち、２ｉｎ１構成の他、片方のアームのパワー半導体素子を搭載した１ｉｎ１構成のパワーモジュールであってもよい。
【００２６】
［電力変換ユニットおよび電力変換装置の構成］
次に、電力変換ユニットおよび電力変換装置の構成について説明する。図３は、電力変換ユニットおよび電力変換装置の構成の概略を示す斜視図の例である。ただし、図３に示す電力変換装置の構成は一例であり、この構成に限られるものではない。
【００２７】
図３において、電力変換ユニット１１（１１-1，１１-2）は、受熱ブロック１４、平滑コンデンサ１５、ヒートパイプ１６、放熱フィン１７、バスバー１８、ヒューズ１９ｎ，１９ｐなどの部品を一体化して構成された単位ユニットである。受熱ブロック１４は、パワー半導体素子２，３を両側から挟むように設けられている。ヒートパイプ１６は、受熱ブロック１４に内蔵されている。放熱フィン１７は、ヒートパイプ１６の熱を逃がす作用をなす。バスバー１８は、パワー半導体素子２，３と平滑コンデンサ１５とを接続するための部材である。ヒューズ１９ｎ，１９ｐは、バスバー１８に接続されている。電力変換ユニット１１にはさらに、制御基板２０が取り付けられている。制御基板２０には、パワー半導体素子２，３の駆動回路４，５が搭載されている。
【００２８】
電力変換装置３０は、上記構成の電力変換ユニット１１を複数個用いて、冷却風を排出するためのファンユニット３１や、電力変換装置３０の受動部品３２などを組み合わせることによって構成されている。本例の場合、６個の電力変換ユニット１１が、電力変換装置３０の中間部に配置された構成となっている。６個の電力変換ユニット１１は、例えば、インバータ３相分の３個の電力変換ユニットと、コンバータ３相分の３個の電力変換ユニットとからなる。ただし、電力変換装置３０に配置される電力変換ユニット１１の数は６個に限られるものではなく、その数は任意である。ファンユニット３１は電力変換装置３０の上部に配置され、受動部品３２は電力変換装置３０の下部に配置されている。
【００２９】
上記構成の電力変換装置３０では、パワー半導体素子２，３およびダイオード７，８からなるパワーモジュール１０と、上アーム駆動回路４および下アーム駆動回路５とがユニット化されているため、電力変換ユニット１１の単位で交換や拡張が可能である。これにより、電力変換装置３０のメンテナンス性を向上できる。
【００３０】
ここで、電力変換装置３０において、図２に示すように、変換電力容量を増大させることを目的として、パワー半導体素子２，３をそれぞれ複数並列に接続し、これら複数のパワー半導体素子２，３を同時にスイッチング駆動する場合を考える。この場合、個々のパワー半導体素子は閾値電圧やオン電圧などの素子固有の特性がばらつきを有するため、それらが導通する際にそれぞれのパワー半導体素子に流れる電流値がアンバランスしてしまう課題がある。
【００３１】
＜本発明の実施形態＞
そこで、本実施形態では、図１に示すパワー半導体素子の駆動回路１において、並列接続された複数のパワー半導体素子２，３を同時にスイッチング駆動する際に、ターンオン・ターンオフ時、即ちスイッチング動作時および定常動作時の電流アンバランスを改善する。ここで、「定常動作」とは、パワー半導体素子２，３のターンオン後からターンオフ前までの期間の動作、即ちパワー半導体素子２，３の導通時の動作である。
【００３２】
本実施形態に係る駆動回路１は、並列接続された電力変換ユニット１１-1，１１-2に、複数のパワー半導体素子２，３に対応して設けられた上アーム駆動回路４および下アーム駆動回路５毎に、パワー半導体素子２，３の特性情報を記憶する記憶部５１（図４参照）を有する。パワー半導体素子２，３の特性情報としては、例えば、電流変化開始時間、スイッチングスピード、閾値電圧やオン電圧などを例示することができる。そして、上アーム駆動回路４および下アーム駆動回路５は、記憶部５１に記憶されているパワー半導体素子２，３の特性情報に基づいて、パワー半導体素子２，３のゲート駆動条件、具体的にはゲート電流もしくはゲート電圧を制御する。
【００３３】
このように、パワー半導体素子２，３の特性情報を記憶する記憶部５１を駆動回路４，５毎に設け、この特性情報に基づいてパワー半導体素子２，３のゲート駆動条件（ゲート電流もしくはゲート電圧）を制御することにより、次のような作用、効果を得ることができる。すなわち、パワー半導体素子２，３のスイッチング動作時の電流アンバランスのみならず、定常動作時の電流アンバランスについても改善できるために、パワー半導体素子２，３の閾値電圧やオン電圧などの特性の個体差によって生じる電流アンバランスを確実に改善できる。
【００３４】
また、駆動回路４，５毎に記憶部５１を備えていることで、電力変換ユニット１１をユニット単位で交換した際に、交換後の電力変換ユニット１１の記憶部５１には、当該電力変換ユニット１１に搭載されているパワー半導体素子の特性情報が記憶されていることになる。したがって、電力変換ユニット１１を交換したとしても、その都度記憶部５１の特性情報を書き換える必要がない。因みに、複数の電力変換ユニット１１に対して記憶部５１を共通に設ける構成を採った場合には、電力変換ユニット１１を交換する度に記憶部５１の記憶内容を、交換後の電力変換ユニット１１のパワー半導体素子に対応した特性情報に書き換える必要がある。
【００３５】
以下に、本実施形態に係るパワー半導体素子の駆動回路１の具体的な実施例について説明する。
【００３６】
［実施例１］
図４は、実施例１に係るパワー半導体素子の駆動回路１の構成を示すブロック図の例である。以下では、電力変換ユニット１１-1，１１-2の下アーム駆動回路５の具体的な構成について説明するが、上アーム駆動回路４も同じ構成となっている。下アーム駆動回路５（以下、単に「駆動回路５」と記述する）は、記憶部（記憶装置）５１、インタフェース（Ｉ／Ｆ）回路部５２、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５を備えている。
【００３７】
記憶部５１は、下アームパワー半導体素子３の特性情報を記憶している。記憶部５１に記憶する情報としては、例えばパワー半導体素子３の出荷検査時に取得した各パワー半導体素子の特性マップの情報であることが好ましい。図５は、記憶部５１に記憶するパワー半導体素子の特性マップの情報の一例を示す特性マップ図の例である。
【００３８】
図５Ａに、電力変換ユニット１１-1側の下アームパワー半導体素子３のオン電圧とスイッチングスピード（ＳＷ速度）との関係を示す特性マップと、オン電圧と遅延時間との関係を示す特性マップとを示している。また、図５Ｂに、電力変換ユニット１１-2側の下アームパワー半導体素子３のオン電圧とスイッチングスピード（ＳＷ速度）との関係を示す特性マップと、オン電圧と遅延時間との関係を示す特性マップとを示している。図５Ａおよび図５Ｂに示した特性マップは一例であり、これに限られるものではない。
【００３９】
インタフェース回路部５２は、上位制御回路部６から供給される情報を、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に伝達する。遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５は、記憶部５１に記憶されている特性情報に基づく、上位制御回路部６による制御の下に、パワー半導体素子３のゲート駆動条件を制御するゲート駆動制御部を構成している。
【００４０】
具体的には、遅延回路部５３は、パワー半導体素子３のスイッチング動作時の電流の立ち上がりもしくは立ち下がりタイミングの遅延ばらつきΔｔonを調整する。ゲート電圧傾き可変回路部５４は、パワー半導体素子３のスイッチング動作時の電流の傾きｄｉ／ｄｔのばらつきを調整するためにゲート電圧の傾きｄＶge／ｄｔを変化させる。ゲート電圧可変回路部５５は、パワー半導体素子３の定常動作時（導通時）の電流を調整するためにゲート（ゲート−エミッタ間）電圧Δ｜Ｖge｜を変化させる。図６は、パワー半導体素子３のスイッチング動作時の電流の立ち上がりもしくは立ち下がりタイミングの遅延ばらつきΔｔon、ゲート電圧の傾きｄＶge／ｄｔおよびゲート電圧Δ｜Ｖge｜を示す波形図の例である。
【００４１】
上記構成の実施例１に係るパワー半導体素子の駆動回路１において、上位制御回路部６は、パワー半導体素子３の特性情報である特性マップの情報（図５Ａ参照）を記憶部５１から読み出す。そして、上位制御回路部６は、これら読み出した情報を基に、並列接続されているパワー半導体素子３間の差分情報を算出し、制御信号としてインタフェース回路部５２を介して遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に供給する。
【００４２】
遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５は、上位制御回路部６から供給される制御信号を基に、パワー半導体素子３のゲート駆動条件を制御する。この場合、パワー半導体素子３の駆動信号として、入力端子２１から入力される信号が同一であっても，電力変換ユニット１１-1，１１-2のそれぞれに搭載されたパワー半導体素子３には異なるゲート電圧波形が印加される。
【００４３】
一方、詳細な内部構成は図示していないが、電力変換ユニット１１-1，１１-2にそれぞれ搭載されたパワーモジュール１０-1，１０-2の高電位側の上アームパワー半導体素子２には同様な構成の駆動回路４がそれぞれ接続されている。また、高電位側における駆動回路４に搭載された記憶部（図４の記憶部５１に相当）には、上アームパワー半導体素子２に対応した特性マップ情報が記録されている。そして、上アームパワー半導体素子２を駆動する際には、上位制御回路部６は、下アームパワー半導体素子３を駆動する場合と同様に、並列接続されているパワー半導体素子２間の差分情報を算出し，その差分情報に基づいて駆動回路４を制御する。
【００４４】
次に、実施例１に係るパワー半導体素子の駆動回路１の作用、効果について、図７を参照して説明する。図７は、実施例１に係るパワー半導体素子の駆動回路１の効果を説明する波形図の例である。図７Ａは、特性ばらつきを有する並列接続されたパワー半導体素子を従来の駆動回路で制御した場合の駆動波形の例である。図７Ｂは、実施例１に係る駆動回路１で制御した場合の駆動波形の例である。
【００４５】
特性ばらつきを有する並列接続されたパワー半導体素子を従来の駆動回路で駆動した場合、図７Ａに示すように、ゲート駆動波形は一致しているが、それぞれのパワー半導体素子に流れる電流Ｉ１，Ｉ２がアンバランスとなっている。まず、互いのタイミング遅延ばらつきにより、電流の変化開始時間に差分Δｔonが生じる場合がある。また、電流のスイッチングスピードに差分Δｄｉ／ｄｔが生じる場合がある。さらに、閾値電圧やオン電圧などの特性ばらつきにより、定常動作時に電流に差分ΔＩが発生する場合がある。
【００４６】
実施例１に係るパワー半導体素子の駆動回路１が備える記憶部（記録装置）５１に記録された特性マップの情報として、例えば電流変化開始時間、スイッチングスピード、閾値電圧やオン電圧などがある。上位制御回路部６は、記憶部５１に記憶されている特性マップの情報から、差分情報であるΔｔon，Δｄｉ／ｄｔ，ΔＩを算出し、当該差分をキャンセルするように遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に対して制御信号を出力する。
【００４７】
すると、遅延回路部５３がスイッチング動作時の電流の立ち上がりもしくは立ち下がりタイミングの遅延ばらつきΔｔonを調整する。また、ゲート電圧傾き可変回路部５４がゲート電圧の傾きｄＶge／ｄｔを変化させ、ゲート電圧可変回路部５５がゲート電圧Δ｜Ｖge｜を変化させる。その結果、図７Ｂに示すように、異なるゲート駆動波形が出力されるため、スイッチング動作時および定常動作時のパワー半導体素子の出力電流のアンバランスが低減される。
【００４８】
なお、本実施例では、パワー半導体素子が２並列の場合を例に挙げて説明したが、パワー半導体素子の並列数をｎ個（ｎは３以上の整数）に増やした場合でも、本実施形態に係る駆動回路１は適用可能である。パワー半導体素子の並列数がｎ個の場合、上位制御回路部６では、差分情報を計算するに当たり、例えばｎ番目のパワー半導体素子の特性マップの情報を基準情報として、残りの１番目から（ｎ−１）番目のパワー半導体素子の特性マップの情報に対して差分を計算する制御が考えられる。
【００４９】
［実施例２］
実施例２は、実施例１の変形例である。図８は、実施例２に係るパワー半導体素子の駆動回路１の構成を示すブロック図の例である。図８に示すように、実施例２に係るパワー半導体素子の駆動回路１は、実施例１に係るパワー半導体素子の駆動回路１の構成要素に加えて、電流センサ６１-1，６１-2および電流算出部６２-1，６２-2を備える構成となっている。
【００５０】
電流センサ６１-1，６１-2は、パワー半導体素子２，３に流れる電流に応じた情報を検出する。電流算出部６２-1，６２-2は、電流センサ６１-1，６１-2の検出出力（検出情報）に基づいてパワー半導体素子２，３に実際に流れる電流を算出する。本例では、電流センサ６１-1，６１-2と電流算出部６２-1，６２-2とを別の構成要素として図示しているが、一体構成とすることも可能である。ここで、電流センサ６１-1，６１-2と電流算出部６２-1，６２-2とは、パワー半導体素子２，３に流れる電流を検出する複数の電流検出部を構成している。
【００５１】
本実施例では、電流センサ６１-1，６１-2および電流算出部６２-1，６２-2による検出結果を上位制御回路部６にフィードバックする。上位制御回路部６は、例えばＣＰＵ（Central Processing Unit)によって構成され、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に対して、記憶部５１に記憶されている特性情報に基づく制御の他、フィードバック情報に基づく制御を実行する。
【００５２】
実施例１に係るパワー半導体素子の駆動回路１では、記憶部５１に記憶される特性情報は、出荷検査時に取得した特性マップの情報であった。この出荷検査時に取得した特性マップの情報に基づく遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５の制御でも電流アンバランスの低減効果を充分に得ることができる。
【００５３】
ただし、電力変換ユニット１１-1，１１-2をヒートランさせた状態では、電力変換ユニット１１-1，１１-2間で温度差が生じたり、ヒートサイクルにより実装系の劣化が生じたりする場合には、出荷検査時の特性マップの情報に比べて実特性が変化する。このような場合などでは、電流アンバランスの劣化が考えられる。
【００５４】
これに対して、実施例２に係るパワー半導体素子の駆動回路１では、パワー半導体素子２，３に実際に流れる電流の検出結果に基づく、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５のフィードバック制御を行うようにしている。したがって、実施例２に係るパワー半導体素子の駆動回路１によるフィードバック制御よれば、電力変換ユニット１１-1，１１-2のヒートサイクル後に生じる電流アンバランスの劣化に対しても電流アンバランスの低減効果を得ることができる。
【００５５】
（電流センサ）
ここで、電流センサ６１（６１-1，６１-2）について図９を用いて説明する。図９は、電流センサ６１の一例を示す構成図の例である。ここでは、電流センサ６１として、磁界の検出にコアに使用しないコアレス電流センサ、具体的にはロゴスキコイルを用いるセンサを例示する。ただし、電流センサ６１としては、ロゴスキコイルを用いるセンサに限られるものではない。
【００５６】
図９に示すように、ロゴスキコイルを用いる電流センサ６１は、一次導体６１１の周辺に空芯のコイル６１２を配した構成となっている。この電流センサ６１では、一次導体６１１に流れる電流に対応した電圧がコイル６１２の両端に誘起する。この電圧（誘起起電力）としては、一次導体６１１に流れる電流の微分波形として端子６１３ａ，６１３ｂ間に導出される。
【００５７】
図９に示す電流算出部６２（６２-1，６２-2）は、端子６１３ａ，６１３ｂ間に導出される微分波形の電圧を、パワー半導体素子２，３に流れる電流に応じた情報として取り込み、この電圧に基づいてパワー半導体素子２，３に実際に流れる電流を算出することになる。一例として、電流算出部６２は、積分回路６２１と実効値回路６２２とからなり、微分波形の電圧を積分することによってパワー半導体素子２，３に流れる電流を再現し、パワー半導体素子２，３に実際に流れる電流を算出する。
【００５８】
（フィードバック制御）
続いて、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に対する、パワー半導体素子２，３に流れる電流の検出結果に基づく、上位制御回路部６のフィードバック制御について具体的に説明する。なお、本例では、フィードバック制御は、上位制御回路部６を構成するＣＰＵによる制御の下に実行されるものとする。
【００５９】
図１０は、遅延回路部５３に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【００６０】
ＣＰＵは、電流算出部６２-1，６２-2の出力、即ちパワー半導体素子２，３の検出電流を取り込み、電流の立ち上がり遅れ時間Δｔonを求め（ステップＳ１１）、次いで電流の立ち上がり遅れ時間Δｔonが所定値以下か否かを判断する（ステップＳ１２）。そして、ＣＰＵは、電流の立ち上がり遅れ時間Δｔonが所定値以下であれば（Ｓ１２のＹＥＳ）、ゲート駆動条件を現行のままとし、本フィードバック制御の処理を終了する。一方、電流の立ち上がり遅れ時間Δｔonが所定値以下でなければ（Ｓ１２のＮＯ）、ＣＰＵは、遅延時間調整量を演算し（ステップＳ１３）、次いで遅延回路部５３を制御することによって電流の立ち上がり遅れ時間Δｔonを調整する（ステップＳ１４）。
【００６１】
図１１は、ゲート電圧傾き可変回路部５４に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【００６２】
ＣＰＵは、電流算出部６２-1，６２-2の出力、即ちパワー半導体素子２，３の検出電流を取り込み、電流の傾きｄｉ／ｄｔを求め（ステップＳ２１）、次いで電流の傾きｄｉ／ｄｔが所定値以内か否かを判断する（ステップＳ２２）。そして、ＣＰＵは、電流の傾きｄｉ／ｄｔが所定値以内であれば（Ｓ２２のＹＥＳ）、ゲート駆動条件を現行のままとし、本フィードバック制御の処理を終了する。一方、電流の傾きｄｉ／ｄｔが所定値以内でなければ（Ｓ２２のＮＯ）、ＣＰＵは、ゲート電圧傾き調整量を演算し（ステップＳ２３）、次いでゲート電圧傾き可変回路部５４を制御することによって電流の傾きｄｉ／ｄｔを調整する（ステップＳ２４）。
【００６３】
図１２は、ゲート電圧可変回路部５５に対するフィードバック制御の処理手順の一例を示すフローチャートの例である。
【００６４】
ＣＰＵは、電流算出部６２-1，６２-2の出力、即ちパワー半導体素子２，３の検出電流を取り込み、定常動作時の電流（定常電流）を求め（ステップＳ３１）、次いで定常電流が所定範囲内か否かを判断する（ステップＳ３２）。そして、ＣＰＵは、定常電流が所定範囲内であれば（Ｓ３２のＹＥＳ）、ゲート駆動条件を現行のままとし、本フィードバック制御の処理を終了する。一方、定常電流が所定範囲内でなければ（Ｓ３２のＮＯ）、ＣＰＵは、ゲート電圧調整量を演算し（ステップＳ３３）、次いでゲート電圧可変回路部５５を制御することによってゲート電圧を調整する（ステップＳ３４）。
【００６５】
上述したフィードバック制御において、上位制御回路部６（具体的には、ＣＰＵ）は、所定の条件の下に、電流センサ６１-1，６１-2および電流算出部６２-1，６２-2が検出した電流に基づいて、記憶部５１にあらかじめ記憶されている特性情報を更新するようにしてもよい。所定の条件としては、例えば、出荷検査時の特性マップの情報に基づいて制御した際の電流アンバランスが、電流センサ６１-1，６１-2および電流算出部６２-1，６２-2により検出された電流アンバランスによりも悪化したと上位制御回路部６が判断した場合である。
【００６６】
この場合、遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５に対して、上位制御回路部６により出力された新しい制御情報の元となる特性データを記憶部５１に再記憶（更新）するようにする。この更新処理を行うことにより、上位制御回路部６からの制御情報は、実際の電流アンバランスに対応した情報となる。その結果、常に電流アンバランスが改善されるように遅延回路部５３、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５の制御を行うことができる。
【００６７】
［実施例３］
実施例３は、実施例１に係るパワー半導体素子の駆動回路１におけるゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５の具体例である。
【００６８】
図１３は、ゲート電圧傾き可変回路部５４の具体的な回路構成の一例を示す回路図の例である。図１３に示すように、ゲート電圧傾き可変回路部５４は、プリドライバ７１と、可変抵抗制御部７２と、バッファ部７３と、可変抵抗部７４と、を備えている。なお、図４や図８に示すように、ゲート電圧傾き可変回路部５４の前段には遅延回路部５３が、後段にはゲート電圧可変回路部５５がそれぞれ配される訳であるが、図１３ではこれらの図示を省略してある。
【００６９】
入力端子７５には、パワー半導体素子３を駆動する信号が遅延回路部５３を介して入力される。この信号は、プリドライバ７１を介してバッファ部７３に伝達される。バッファ部７３を経た信号は、可変抵抗部７４を介してパワー半導体素子３のゲート入力となる。入力端子７６には、上位制御回路部６から送られてくるスイッチングスピード制御信号が入力される。スイッチングスピード制御信号は、可変抵抗部７４の抵抗値を制御することにより、パワー半導体素子３のゲート入力電流（ゲート注入電流）の値を変える。
【００７０】
一般的に、パワー半導体素子３のゲート寄生容量は一定であるため、パワー半導体素子３のスイッチング時のゲート注入電流の値を変えることにより、ゲート電圧の傾きを変化させることができる。
【００７１】
図１４は、ゲート電圧可変回路部５５の具体的な回路構成の一例を示す回路図の例である。図１４に示すように、ゲート電圧可変回路部５５は、ゲート電源８１と、スイッチ制御部８２と、抵抗素子８３と、ツェナー電圧が異なる例えば３個のツェナーダイオード（定電圧ダイオード）８４-1，８４-2，８４-3と、３個のスイッチ８５-1，８５-2，８５-3と、を備えている。
【００７２】
ゲート電源８１には、電源端子８６，８７を介して電源電圧が入力される。スイッチ制御部８２には、上位制御回路部６から送られてくるオン電圧制御信号が入力端子８８を介して入力される。スイッチ制御部８２は、オン電圧制御信号に応じて、スイッチ８５-1，８５-2，８５-3をオン（閉）／オフ（開）制御し、ツェナー電圧が異なるツェナーダイオード８４-1，８４-2，８４-3の接続の有無を切り替える。
【００７３】
ここで、ゲート電源８１の出力電圧をＶout、ツェナーダイオード８４-1，８４-2，８４-3の両端電圧（ツェナー電圧）をＶZDとすると、抵抗素子８３の両端にかかる電圧Ｖrは次式（１）で表すことができる。
Ｖr＝Ｖout−ＶZD      ・・・・・・（１）
【００７４】
スイッチ８５-1，８５-2，８５-3を切り替えることで、ツェナー電圧ＶZDの異なるツェナーダイオード８４-1，８４-2，８４-3の接続が切り替わることになるので、ツェナー電圧ＶZDが変化することによって抵抗素子８３の両端にかかる電圧Ｖrを変えることができる。
【００７５】
図１４に示したように、正バイアス電源と負バイアス電源との間の電圧は、ゲート電源８１の出力電圧Ｖoutである。また、正バイアス電源と基準電位との間の電圧は、抵抗素子８３の両端にかかる電圧Ｖrである。一方、図１３に示すように、パワー半導体素子３のゲートに印加される電圧は、正バイアス電源と基準電位との間の端子間電圧Ｖrに等しくなるので、ツェナー電圧ＶZDを変化させれば、パワー半導体素子３のゲート印加電圧を変えることが可能である。
【００７６】
一般的には、パワー半導体素子３のゲート印加電圧を変化させることにより、オン電圧と電流の特性が変化するため、定常電流を変化させることができる。したがって、記憶部５１に記憶される特性情報に基づいてパワー半導体素子３のゲート電圧を制御することにより、定常動作時の電流アンバランスを改善することができる。
【００７７】
実施例３では、ゲート電圧傾き可変回路部５４およびゲート電圧可変回路部５５の具体例について説明したが、遅延回路部５３での遅延制御については、上位制御回路部６によるデジタル制御による遅延など、周知の技術を適用することができる。
【００７８】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例を含む。例えば、上記した実施例は本発明を分かりやすく説明するために詳細したものであり、必ずしも全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７９】
１…パワー半導体素子の駆動回路、  ２…上アームパワー半導体素子、  ３…下アームパワー半導体素子、  ４…上アーム駆動回路４、  ５…下アーム駆動回路、  ６…上位制御回路部、  １０（１０-1，１０-2）…パワーモジュール、  １１（１１-1，１１-2）…電力変換ユニット、  ２０…制御基板、  ３０…電力変換装置、  ５１…記憶部（記憶装置）、  ５３…遅延回路部、  ５４…ゲート電圧傾き可変回路部、  ５５…ゲート電圧可変回路部、  ６１（６１-1，６１-2）…電流センサ、  ６２（６２-1，６２-2）…電流算出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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