(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の導電膜と、
前記第１の導電膜上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の導電膜に接続され、開口を有する第２の導電膜と、
前記第１の絶縁膜内に形成され、前記開口に繋がり、前記開口よりも幅が広い掘り込み構造と、
前記掘り込み構造の床、側壁及び天井を含む内壁に順に形成された第１の誘電膜及び第３の導電膜とを備えることを特徴とするＭＩＭキャパシタ。
【請求項２】
前記第１の誘電膜及び前記第３の導電膜は前記第２の導電膜上にも形成されていることを特徴とする請求項１に記載のＭＩＭキャパシタ。
【請求項３】
前記第３の導電膜上に形成された第３の誘電膜と、
前記第２の導電膜の上方において前記第３の誘電膜上に形成され、前記第１及び第２の導電膜に接続された第４の導電膜とを更に備えることを特徴とする請求項２に記載のＭＩＭキャパシタ。
【請求項４】
前記基板と前記第１の導電膜の間に形成された第２の絶縁膜を更に備え、
前記基板は半導体基板であることを特徴とする請求項１〜３の何れか１項に記載のＭＩＭキャパシタ。
【請求項５】
前記掘り込み構造が複数形成されていることを特徴とする請求項１〜４の何れか１項に記載のＭＩＭキャパシタ。
【請求項６】
半絶縁性基板と、
前記半絶縁性基板内に形成され、前記半絶縁性基板の上面に開口を有し、前記半絶縁性基板の内部において前記開口よりも幅が広い掘り込み構造と、
前記掘り込み構造の内壁に形成された第１の導電膜と、
前記第１の導電膜上に順に形成された誘電膜及び第２の導電膜とを備えることを特徴とするＭＩＭキャパシタ。
【請求項７】
前記第１の導電膜、前記誘電膜及び前記第２の導電膜は前記半絶縁性基板の前記上面にも形成されていることを特徴とする請求項６に記載のＭＩＭキャパシタ。
【請求項８】
前記半絶縁性基板の下面に形成された下部電極を更に備え、
前記掘り込み構造は前記半絶縁性基板を貫通し、
前記第１の導電膜は前記下部電極に接続されていることを特徴とする請求項６又は７に記載のＭＩＭキャパシタ。
【請求項９】
基板上に第１の導電膜を形成する工程と、
前記第１の導電膜上に絶縁膜を形成する工程と、
前記絶縁膜上に前記第１の導電膜に接続された第２の導電膜を形成し、前記第２の導電膜に開口を形成する工程と、
前記開口から前記絶縁膜をサイドエッチングして、前記開口よりも幅が広い掘り込み構造を形成する工程と、
前記掘り込み構造の床、側壁及び天井を含む内壁に誘電膜及び第３の導電膜を順に原子層堆積法により形成する工程とを備えることを特徴とするＭＩＭキャパシタの製造方法。
【請求項１０】
半絶縁性基板の上面にレジストを塗布し、レジストに開口を形成する工程と、
前記レジストの前記開口から前記半絶縁性基板をサイドエッチングして、前記半絶縁性基板の内部において前記半絶縁性基板の上面の開口よりも幅が広い掘り込み構造を形成する工程と、
前記掘り込み構造の内壁に第１の導電膜、誘電膜及び第２の導電膜を順に原子層堆積法により形成する工程とを備えることを特徴とするＭＩＭキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、占有面積を削減することができるＭＩＭキャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
ＭＭＩＣ（Microwave Monolithic IC）などの半導体装置の構成素子の１つとしてＭＩＭ（Metal Insulator Metal）キャパシタが用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３０３８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＩＭキャパシタは半導体装置内で通常２０〜３０％を占め、占有面積が大きい。このため、半導体装置の面積縮小に対してＭＩＭキャパシタが阻害要因となっている。半導体装置の面積縮小は製造コスト削減に大きく寄与するため、半導体装置におけるＭＩＭキャパシタの占有面積を削減することが重要である。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は占有面積を削減することができるＭＩＭキャパシタ及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係るＭＩＭキャパシタは、基板と、前記基板上に形成された第１の導電膜と、前記第１の導電膜上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の導電膜に接続され、開口を有する第２の導電膜と、前記第１の絶縁膜内に形成され、前記開口に繋がり、前記開口よりも幅が広い掘り込み構造と、前記掘り込み構造の床、側壁及び天井を含む内壁に順に形成された第１の誘電膜及び第３の導電膜とを備えることを特徴とする。
【発明の効果】
【０００７】
本発明では、掘り込み構造の内壁に形成された第１の誘電膜及び第３の導電膜とその周囲の第１及び第２の導電膜によりＭＩＭキャパシタが構成される。このように掘り込み構造の内壁の面積を有効利用することでＭＩＭキャパシタの表面積が拡大される。これにより、半導体装置内におけるＭＩＭキャパシタの占有面積を削減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係るＭＩＭキャパシタを示す断面図である。
【図２】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図３】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図４】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図５】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図６】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図７】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図８】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図９】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図１０】本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図１１】本発明の実施の形態２に係るＭＩＭキャパシタを示す断面図である。
【図１２】本発明の実施の形態３に係るＭＩＭキャパシタを示す断面図である。
【図１３】本発明の実施の形態４に係るＭＩＭキャパシタを示す断面図である。
【図１４】本発明の実施の形態５に係るＭＩＭキャパシタを示す断面図である。
【図１５】本発明の実施の形態５に係るＭＩＭキャパシタの製造方法を示す断面図である。
【図１６】本発明の実施の形態５に係るＭＩＭキャパシタの製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係るＭＩＭキャパシタを示す断面図である。半絶縁性基板１上に導電膜２が形成されている。導電膜２上に絶縁膜３が形成されている。絶縁膜３上に導電膜４が形成されている。導電膜４は導電膜２に接続され、開口５を有する。
【００１１】
絶縁膜３内に掘り込み構造６が形成されている。掘り込み構造６は開口５に繋がり、開口５よりも幅が広い。掘り込み構造６の床、側壁及び天井を含む内壁に誘電膜７及び導電膜８が順に形成されている。誘電膜７及び導電膜８は導電膜４上にも形成されている。これらを覆うように誘電膜９が形成されている。下部電極１０が導電膜２，４に接続され、上部電極１１が導電膜８に接続されている。
【００１２】
続いて、本実施の形態に係るＭＩＭキャパシタの製造方法を説明する。図２から図１１は、本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を示す断面図である。まず、図２に示すように、半絶縁性基板１上に導電膜２を蒸着法又はスパッタ法により形成し、リフトオフ法によりパターニングする。
【００１３】
次に、図３に示すように、導電膜２上に絶縁膜３をＣＶＤ（Chemical Vapor Deposition）法又はスパッタ法により形成する。次に、図４に示すように、絶縁膜３にコンタクトホール１２をドライエッチャ等により形成する。
【００１４】
次に、図５に示すように、絶縁膜３上及びコンタクトホール１２内に導電膜４を蒸着法又はスパッタ法により形成する。導電膜４はコンタクトホール１２を介して導電膜２に接続される。導電膜４をリフト法によりパターニングして開口５を形成する。
【００１５】
次に、図６に示すように、開口５周辺以外をレジスト１３で覆う。そして、フッ酸又はバッファードフッ酸等の薬液を用いたウェットエッチングにより、開口５から絶縁膜３をサイドエッチングして、開口５よりも幅が広い掘り込み構造６を形成する。その後、レジスト１３を除去する。なお、図６ではサイドエッチングを途中で止めているが、絶縁膜３を完全にエッチングしてもよい。
【００１６】
次に、図７に示すように、掘り込み構造６の床、側壁及び天井を含む内壁、開口５の側壁及び導電膜４上に、誘電膜７及び導電膜８を順に原子層堆積（ALD: Atomic Layer Deposition）法により形成する。次に、図８に示すように、導電膜４上の誘電膜７及び導電膜８をドライエッチャ等によりパターニングする。
【００１７】
次に、図９に示すように、掘り込み構造６内を含む全面に誘電膜９をＡＬＤ法により形成する。この誘電膜９は掘り込み構造６内部の保護膜としても用いる。なお、掘り込み構造６内部の保護が不要であれば、誘電膜９をＣＶＤ法又はスパッタ法で形成してもよい。次に、図１０に示すように、誘電膜９にコンタクトホール１４をドライエッチャ等により形成する。
【００１８】
次に、図１に示すように、導電膜を蒸着法又はスパッタ法により形成し、リフトオフ法によりパターニングすることで、基板上面側に引き出された下部電極１０及び上部電極１１を形成する。以上の工程により本実施の形態に係るＭＩＭキャパシタが製造される。
【００１９】
以上説明したように、本実施の形態では、掘り込み構造６の内壁に形成された誘電膜７及び導電膜８とその周囲の導電膜２，４によりＭＩＭキャパシタが構成される。このように掘り込み構造６の内壁の面積を有効利用することでＭＩＭキャパシタの表面積が拡大される。これにより、半導体装置内におけるＭＩＭキャパシタの占有面積を削減することができる。
【００２０】
また、誘電膜７及び導電膜８は導電膜４上にも形成されている。これらの導電膜４、誘電膜７及び導電膜８によりＭＩＭキャパシタが構成される。このように掘り込み構造６以外の領域も利用することでＭＩＭキャパシタの表面積が更に拡大される。
【００２１】
また、掘り込み構造６に繋がる開口５は狭いため、一般的なスパッタ法、ＣＶＤ法、及び蒸着法では掘り込み構造６の内壁に薄膜を殆ど成膜できない。特に、導電膜４の膜厚はＭＩＭ容量値に直接影響するため致命的である。そこで、極めてカバレッジの良い成膜法であるＡＬＤ法を用いることで、掘り込み構造６の内壁に誘電膜７及び導電膜８を形成することができる。
【００２２】
実施の形態２．
図１１は、本発明の実施の形態２に係るＭＩＭキャパシタを示す断面図である。実施の形態１の構成に加えて、導電膜４の上方において導電膜８、誘電膜９及び下部電極１０が積層されている。これらの層によりＭＩＭキャパシタが構成される。これにより、ＭＩＭキャパシタの表面積が実施の形態１よりも更に拡大される。
【００２３】
実施の形態３．
図１２は、本発明の実施の形態３に係るＭＩＭキャパシタを示す断面図である。実施の形態１，２では半絶縁性基板１を用いていたが、本実施の形態では半導体基板１５を用いる。半導体基板１５と導電膜２の間に絶縁膜１６がＣＶＤ又はスパッタにより形成されている。絶縁膜１６により半導体基板１５との絶縁性が高まるため、基板経由のリーク電流を抑制することができる。
【００２４】
実施の形態４．
図１３は、本発明の実施の形態４に係るＭＩＭキャパシタを示す断面図である。本実施の形態では、掘り込み構造６が２個形成されている。その他の構成は実施の形態１と同様である。これに限らず、実施の形態１〜３の構造において掘り込み構造６を複数形成すればよい。これにより、個々の掘り込み構造６のサイドエッチング量を小さくできるため、掘り込み構造６の天井側の導電膜８のたわみの影響を小さくできる。
【００２５】
実施の形態５．
図１４は、本発明の実施の形態５に係るＭＩＭキャパシタを示す断面図である。半絶縁性基板１７内に掘り込み構造１８が形成されている。掘り込み構造１８は、半絶縁性基板１７の上面に開口を有し、半絶縁性基板１７の内部において開口よりも幅が広くなっている。導電膜１９、誘電膜２０及び導電膜２１が掘り込み構造１８の内壁に順に形成されている。
【００２６】
導電膜１９、誘電膜２０及び導電膜２１は半絶縁性基板１７の上面にも形成されている。これらを覆うように半導体基板１５の上面に絶縁膜２２が形成されている。上部電極２３が絶縁膜２２上に形成され、絶縁膜２２を貫通して導電膜２１に接続されている。下部電極２４が半導体基板１５の下面に形成されている。掘り込み構造１８は半絶縁性基板１７を貫通している。導電膜１９は下部電極２４に接続されている。
【００２７】
続いて、本実施の形態に係るＭＩＭキャパシタの製造方法を説明する。図１５及び図１６は、本発明の実施の形態５に係るＭＩＭキャパシタの製造方法を示す断面図である。
【００２８】
まず、図１５に示すように、半絶縁性基板１７の下面に下部電極２４を形成する。そして、半絶縁性基板１７の上面にレジスト２５を塗布し、フォトリソグラフィ等によりレジスト２５に開口２６を形成する。そして、ドライエッチング又はウェットエッチングによりレジスト２５の開口２６から半絶縁性基板１７をサイドエッチングして、半絶縁性基板１７の内部において半絶縁性基板１７の上面の開口よりも幅が広い掘り込み構造１８を形成する。ウェットエッチングする薬液は、酒石酸：過酸化水素水混合液、リン酸：過酸化水素水混合液、クエン酸：過酸化水素水混合液、硫酸：過酸化水素水混合液、フッ硝酸などである。ドライエッチングには、ＲＩＥ（Reactive Ion Etching）、ＩＣＰ−ＲＩＥ（Inductive Coupled Plasma-RIE）法などを用いる。
【００２９】
次に、図１６に示すように、掘り込み構造１８の内壁に導電膜１９、誘電膜２０及び導電膜２１を順にＡＬＤ法により形成する。その後、半絶縁性基板１７の上面に絶縁膜２２をＣＶＤ又はスパッタにより形成する。絶縁膜２２上に上部電極２３を形成する。以上の工程により本実施の形態に係るＭＩＭキャパシタが製造される。
【００３０】
本実施の形態のように掘り込み構造１８が半絶縁性基板１７内に形成されている場合でも、実施の形態１と同様に半導体装置内におけるＭＩＭキャパシタの占有面積を削減することができる。
【００３１】
また、半絶縁性基板１７の上面に形成された導電膜１９、誘電膜２０及び導電膜２１によりＭＩＭキャパシタが構成される。このように掘り込み構造１８以外の領域も利用することでＭＩＭキャパシタの表面積が更に拡大される。
【００３２】
また、下部電極２４を半導体基板１５の下面に形成するため、放熱性が向上する。また、下部電極２４を裏面アースへ直結できるためインダクタ成分が少ないという電気回路上の利点がある。
【００３３】
なお、実施の形態１〜５において、半絶縁性基板１，１７及び半導体基板１５の材料は、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、インジウム燐（ＩｎＰ）、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）などである。
【００３４】
また、導電膜２，４，８，１９，２１、下部電極１０，２４及び上部電極１１，２３は、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）などを含有する導体又はこれらの積層構造である。
【００３５】
また、絶縁膜３，１６，２２及び誘電膜７，９，２０は、窒化シリコン（ＳｉＮ）、窒酸化シリコン（ＳｉＯＮ）、酸化シリコン（ＳｉＯ）、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、酸化タンタル（ＴａＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ハフニウム（ＨｆＯ）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）など又はこれらの積層構造である。
【符号の説明】
【００３６】
１，１７  半絶縁性基板、２，４，８，１９，２１  導電膜、３，１６，２２  絶縁膜、
５，２６  開口、６，１８  掘り込み構造、７，９，２０  誘電膜、１０，２４  下部電極、１１，２３  上部電極、１５  半導体基板、２５  レジスト
【図１】
0006458718.tif 000002
【図２】
0006458718.tif 000003
【図３】
0006458718.tif 000004
【図４】
0006458718.tif 000005
【図５】
0006458718.tif 000006
【図６】
0006458718.tif 000007
【図７】
0006458718.tif 000008
【図８】
0006458718.tif 000009
【図９】
0006458718.tif 000010
【図１０】
0006458718.tif 000011
【図１１】
0006458718.tif 000012
【図１２】
0006458718.tif 000013
【図１３】
0006458718.tif 000014
【図１４】
0006458718.tif 000015
【図１５】
0006458718.tif 000016
【図１６】
0006458718.tif 000017