(57)【特許請求の範囲】
【請求項１】
素子領域及び前記素子領域の周囲を囲む外周領域が主面に定義されたｎ型の半導体基体と、
前記外周領域で前記半導体基体の上面に前記素子領域の周囲を囲んで配置された低濃度ｐ型領域、及び前記低濃度ｐ型領域よりも不純物濃度が高く且つ前記低濃度ｐ型領域の内側に配置された高濃度ｐ型領域を有し、前記高濃度ｐ型領域が側面及び底面を前記低濃度ｐ型領域に覆われて前記半導体基体のｎ型領域と接触していないｐ型のガードリングと、
前記高濃度ｐ型領域とオーミック接合を形成するオーミック接合電極と、
前記素子領域の上面に配置された、前記半導体基体とショットキー接合を形成するショットキー接合電極と
を備え、
前記オーミック接合電極が、前記ショットキー接合電極の上面を覆って配置されていることを特徴とする半導体装置。
【請求項２】
前記半導体基体が炭化ケイ素からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記オーミック接合電極の上面に配置されたパッド電極を更に備え、
前記オーミック接合電極が、
前記ショットキー接合電極の上面に配置され、前記ショットキー接合電極を構成する金属の拡散を防止する第１の拡散バリアメタル層と、
前記第１の拡散バリアメタル層の上に配置され、前記パッド電極を構成する金属の拡散を防止する第２の拡散バリアメタル層と
を備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ショットキー接合電極が配置された主面と対向する前記半導体基体の他方の主面に配置された裏面電極を更に有し、ショットキーバリアダイオードが前記素子領域に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記外周領域の外縁部に前記素子領域を囲んで配置された層間絶縁膜を更に備え、
前記オーミック接合電極が、前記高濃度ｐ型領域の上面から前記層間絶縁膜の側面及び上面に渡って連続的に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記オーミック接合電極の外縁部が、前記層間絶縁膜の上面において前記ガードリングの外縁部よりも平面視で内側に位置していることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガードリングが形成された半導体装置に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）は広いバンドギャップや高い電界強度を有するため、大電力・高耐圧の半導体装置材料として使用されている。例えば、ＳｉＣからなるショットキーバリアダイオード（ＳＢＤ）は、高速スイッチング用途に用いられている。しかし、ＳｉＣからなるＳＢＤでは、サージ電流のような定格を大きく上回る順方向電流が印加されると、基板抵抗により順方向電圧が上昇し、素子破壊に至る。このため、サージ電流耐量向上のための種々の技術が採用されている。
【０００３】
例えば、ショットキー接合を形成する第１の電極層とは別に、ＳＢＤ領域の外周に配置したガードリングとオーミック接合を形成する第２の電極層を形成する構造が提案されている（例えば、特許文献１参照）。この構造により、順方向電圧が上昇した場合にｐ型領域であるガードリングとｎ型のドリフト領域が形成するＰＮ接合から少数キャリアがドリフト領域に注入される。少数キャリアがショットキー接合の下方のドリフト領域まで拡散して伝導度変調が起こり、ドリフト領域のシリーズ抵抗が低下し、順方向電圧の上昇が抑制される。このようにガードリングのＰＮ接合をＰＮダイオードとして動作させることによって、サージ電流による破壊を防止することができる。
【０００４】
しかし、上記方法では、ガードリングと第２の電極層とがオーミック接合を形成しない場合、ＰＮダイオードとして動作するために非常に高い電圧を必要とし、サージ電流による破壊が生じる電圧とほぼ同じ電圧までＰＮダイオードとして動作しないこともある。この場合、順方向サージ電流耐量は向上しない。このために、特許文献１に記載の方法では、ｐ型領域であるガードリングとオーミック接合を形成する金属としてアルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）又はこれらの合金からなる第２の電極層を、ショットキー接合を形成する第１の電極層とは別に形成している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５８２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載されているｐ型のガードリングとオーミック接合を形成する第２の電極層に用いられる金属又は合金は、動作中のＳＢＤのショットキー界面の発熱によって第１の電極層であるショットキー接合電極用金属と反応することがあり、ＳＢＤの特性を劣化させる恐れがある。また、第１の電極層であるショットキー接合電極の形成前に第２の電極層であるオーミック接合電極を形成する場合、ＳＢＤの特性が劣化する恐れがある。即ち、ショットキー接合電極形成時の前処理などによってオーミック接合電極を構成するＡｌ系の合金の一部が離散し、ショットキー接合電極形成前のピュアな半導体基体の上面に付着し、ショットキー接合界面を汚染する可能性がある。ショットキー接合界面が異物によって汚染されると、均一なショットキー接合の形成が阻害されるため、ＳＢＤの特性が劣化する。例えば、ＳＢＤのショットキーバリアハイトが変動したり、逆方向特性が劣化したりするなどの問題を生じる。
【０００７】
上記問題点を鑑み、本発明は、順方向電流による素子破壊を防止しつつ特性の劣化を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、素子領域及び素子領域の周囲を囲む外周領域が主面に定義されたｎ型の半導体基体と、外周領域で半導体基体の上面に素子領域の周囲を囲んで配置された低濃度ｐ型領域、及び低濃度ｐ型領域よりも不純物濃度が高く且つ低濃度ｐ型領域の内側に配置された高濃度ｐ型領域を有し、高濃度ｐ型領域が側面及び底面を低濃度ｐ型領域に覆われて半導体基体のｎ型領域と接触していないｐ型のガードリングと、高濃度ｐ型領域とオーミック接合を形成するオーミック接合電極と、素子領域の上面に配置された、半導体基体とショットキー接合を形成するショットキー接合電極とを備え、オーミック接合電極が、ショットキー接合電極の上面を覆って配置されている半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、順方向電流による素子破壊を防止しつつ特性の劣化を抑制できる半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置のオーミック接合電極の構成例を示す模式的な断面図である。
【図３】本発明の第１の実施形態に係る半導体装置のＴＬＭ測定結果を示すグラフである。
【図４】比較例の半導体装置のＴＬＭ測定結果を示すグラフである。
【図５】順方向特性の測定結果を示すグラフである。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その１）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その２）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その３）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その４）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その５）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その６）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その７）。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための模式的な工程断面図である（その８）。
【図１４】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の他の構成を示す模式的な断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、素子領域１０１及び素子領域１０１の周囲を囲む外周領域１０２が主面に定義されたｎ型の半導体基体１０と、外周領域１０２に配置されたｐ型のガードリング２０と、半導体基体１０上に配置されたオーミック接合電極３０とを備える。半導体装置１では、素子領域１０１に半導体素子が形成される。そして、外周領域１０２に配置されたガードリング２０によって、素子領域１０１端部での電界集中を緩和する。これにより、電界集中に起因する半導体素子の破壊が防止される。
【００１４】
半導体基体１０は、高濃度ｎ型の半導体基板１１上にドリフト層となる低濃度ｎ型の半導体層１２を積層した構造である。半導体層１２は、素子領域１０１から外周領域１０２に渡って連続的に形成されている。ここで、半導体基体１０はＳｉＣからなる。
【００１５】
ガードリング２０は、半導体基体１０の上面に素子領域１０１の周囲を囲んで環形状に配置された低濃度ｐ型領域２１と、低濃度ｐ型領域２１の内側に配置され、不純物濃度が低濃度ｐ型領域２１よりも高く設定された高濃度ｐ型領域２２とを有する。高濃度ｐ型領域２２の側面及び底面は低濃度ｐ型領域２１に覆われており、高濃度ｐ型領域２２は半導体基体１０のｎ型領域と接触しない。
【００１６】
オーミック接合電極３０は、ガードリング２０の高濃度ｐ型領域２２とオーミック接合を形成し、電気的に接続されている。
【００１７】
半導体装置１は、半導体基体１０の上面に配置され、素子領域１０１とショットキー接合を形成するショットキー接合電極４０を備える。ショットキー接合電極４０は外周領域１０２まで延伸しており、ショットキー接合電極４０の端部はガードリング２０内に形成された高濃度ｐ型領域２２の素子領域側の上面と接触している。ショットキー接合電極４０の材料として、例えばモリブデン（Ｍｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などを使用することができる。
【００１８】
半導体装置１は、ショットキー接合電極４０の上面を覆ってオーミック接合電極３０が配置されている。そして、ショットキー接合電極４０の外側でオーミック接合電極３０と高濃度ｐ型領域２２とがオーミック接合を形成している。
【００１９】
また、ショットキー接合電極４０が配置された主面（以下において「表面」という。）と対向する半導体基体１０の他方の主面（以下において「裏面」という。）には、裏面電極６０が配置されている。裏面電極６０は、半導体基体１０とオーミック接合を形成する金属又は金属化合物からなる第１裏面金属層６１と、金属積層体などからなるパッド用の第２裏面金属層６２の積層構造からなる。例えば、Ｎｉ膜やＮｉシリサイド膜などの第１裏面金属層６１と、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｇ膜、Ａｕ膜などの第２裏面金属層６２を、裏面電極６０に使用することができる。
【００２０】
一方、オーミック接合電極３０の上面には、半導体基体１０の表面を覆ってパッド電極５０が配置されている。パッド電極５０の材料には、例えばＡｌ、Ｔｉ、Ｎｉ、Ａｕなどを使用できる。
【００２１】
即ち、パッド電極５０と裏面電極６０をそれぞれアノード電極とカソード電極とするＳＢＤが、素子領域１０１に形成される。ガードリング２０は、アノード電極に印加される逆方向電圧によって生じる素子領域１０１のショットキー接合領域端部での電界集中を緩和する。これにより、電界集中に起因するＳＢＤの破壊を防止することができる。
【００２２】
ガードリング２０は、高濃度ｐ型領域２２が低濃度ｐ型領域２１の上部の一部に配置された構造である。即ち、高濃度ｐ型領域２２が半導体層１２のｎ型領域と接触しないように、高濃度ｐ型領域２２の側面及び底面は低濃度ｐ型領域２１によって覆われている。このように、結晶欠陥の多い高濃度ｐ型領域２２がドリフト領域から遮断されるため、後述するように逆方向電圧印加時におけるリーク電流の増大を抑制することができる。高濃度ｐ型領域２２の上面の少なくとも一部が半導体基体１０の表面に露出しており、この露出した領域において、オーミック接合電極３０と高濃度ｐ型領域２２とがオーミック接合を形成する。
【００２３】
低濃度ｐ型領域２１の不純物濃度は、ガードリング２０形成時の不純物注入によって発生する半導体基体１０のダメージが素子領域１０１に形成される半導体素子の特性に影響を与えない範囲に設定する。例えば、低濃度ｐ型領域２１の不純物濃度は１．０×１０16〜１．０×１０18ａｔｏｍｓ／ｃｍ3程度に設定する。
【００２４】
一方、オーミック接合を形成するオーミック接合電極３０と高濃度ｐ型領域２２とのコンタクト抵抗ができるだけ低くなるように、高濃度ｐ型領域２２の不純物濃度を設定する。オーミック接合電極３０と高濃度ｐ型領域２２とのコンタクト抵抗は、１．０×１０-3Ω・ｃｍ2以下となるようにすることが好ましい。このとき、高濃度ｐ型領域２２の不純物濃度は、例えば５．０×１０19〜２．０×１０20ａｔｏｍｓ／ｃｍ3程度である。
【００２５】
半導体装置１では、ガードリング２０とｎ型領域であるドリフト領域との接触面に形成されたＰＮ接合にかかる電圧が動作電圧に到達すると、ＰＮ接合から少数キャリアがドリフト領域に注入されるようになる。このとき、オーミック接合電極３０とガードリング２０の高濃度ｐ型領域２２とがオーミック接合を形成するならば、半導体装置１にかかる順方向電圧がＰＮ接合の動作電圧に到達した時点でキャリアの注入が開始される。
【００２６】
少数キャリアがショットキー接合電極４０下方のドリフト領域に拡散すると伝導度変調がおこり、半導体装置１のシリーズ抵抗が低下し、順方向電圧の上昇が抑制される。その結果、サージ電流などによるＳＢＤの破壊を防止できる。
【００２７】
なお、ガードリング２０の深さや幅は、半導体装置１の構造や要求される耐圧などに応じて適宜設定される。
【００２８】
ところで、オーミック接合電極３０には、図２に示すような、第１の拡散バリアメタル層３１と第２の拡散バリアメタル層３２とを積層した構造が好ましい。第１の拡散バリアメタル層３１はショットキー接合電極４０の上面に配置され、ショットキー接合電極４０を構成する金属の拡散を防止する。例えばショットキー接合電極４０がＭｏ膜からなる場合に、第１の拡散バリアメタル層３１にはＮｉ膜を使用する。第１の拡散バリアメタル層３１が、高濃度ｐ型領域２２とオーミック接合を形成する。また、第２の拡散バリアメタル層３２は第１の拡散バリアメタル層３１の上に配置され、パッド電極５０を構成する金属の拡散を防止する。例えばパッド電極５０がＡｌ膜からなる場合に、第２の拡散バリアメタル層３２にＴｉ膜を使用する。
【００２９】
図１に示す半導体装置１では、層間絶縁膜７０が外周領域１０２の外縁部に配置されている。層間絶縁膜７０は、半導体基体１０の上面に素子領域１０１を囲んで配置されている。層間絶縁膜７０は、例えば酸化シリコン膜などである。層間絶縁膜７０の素子領域側では、ガードリング２０の外縁部と層間絶縁膜７０とが平面視で重なっている。以下において、層間絶縁膜７０によって覆われていない素子領域１０１と外周領域１０２の一部を、「アクティブエリア１００」という。つまり、アクティブエリア１００の外側では、半導体基体１０の上面が層間絶縁膜７０によって覆われている。
【００３０】
図１に示すように、ショットキー接合電極４０の外縁部がアクティブエリア１００内のガードリング２０の一部と重なるようにすることが好ましい。ショットキー接合電極４０の端部をアクティブエリア１００内にてガードリング２０の端部とオーバーラップさせることにより、ショットキー接合界面となる素子領域１０１の露出を完全に防止することができる。このため、例えば半導体装置１の製造工程において、ショットキー接合電極４０形成後は、ショットキー接合電極４０がマスクとなり、素子領域１０１の表面がエッチングされることはない。
【００３１】
図１に示すように、オーミック接合電極３０は、高濃度ｐ型領域２２から層間絶縁膜７０のアクティブエリア側の側面及び層間絶縁膜７０の上面まで連続的に形成される。アクティブエリア１００から層間絶縁膜７０の上面までオーミック接合電極３０を配置することによって、アクティブエリア１００の露出を完全に防止できる。このため、アクティブエリア１００とショットキー接合電極４０の界面、ならびにアクティブエリア１００とオーミック接合電極３０の界面に水などが侵入するのを防止することができる。また、アクティブエリア１００とショットキー接合電極４０の界面、ならびにアクティブエリア１００とオーミック接合電極３０の界面にかかる電圧を、一様にすることができる。
【００３２】
なお、層間絶縁膜７０の上面において、オーミック接合電極３０の外縁部がガードリング２０の外縁部よりも平面視で内側に位置していることが好ましい。これは、ガードリング２０の外側に電界緩和リング（Field Limiting Ring：ＦＬＲ）を形成した場合に半導体装置１の耐圧が低下するのを抑制するためである。ＦＬＲの上方までオーミック接合電極３０が延伸されると、設計以上に空乏層が伸びてしまい、耐圧低下を招く。これを防止するために、オーミック接合電極３０の外縁部はガードリング２０の外縁部よりも内側に設定する。
【００３３】
半導体装置１の製造においては、後述するように、室温にてガードリング２０を形成する低濃度ｐ型不純物注入と高濃度ｐ型不純物注入を行う。その後、活性化アニールによってガードリング２０を形成する。
【００３４】
高濃度ｐ型領域２２とオーミック接合電極３０とがオーミック接合を形成するためには、高濃度ｐ型領域２２の表面不純物濃度がオーミック接合形成に必要な濃度に到達するようにしなければならない。そこで、以下の方法によって高濃度ｐ型領域２２の表面不純物濃度が最大になるように調整する。
【００３５】
初めに、室温にてイオン注入法による半導体基体１０への不純物注入を行う。次に活性化アニールを行う。その後、イオン注入と活性化アニールを行った半導体基体１０の表面ダメージを除去するために、熱酸化法により熱酸化膜を形成する。つまり、半導体基体１０の表面ダメージ層は酸化されて酸化膜になる。次いで、フッ化水素酸混合液を用いたウェットエッチングにより、酸化膜を除去する。
【００３６】
次に、層間絶縁膜７０の下層側となる熱酸化膜を熱酸化により形成し、熱酸化膜上に層間絶縁膜７０の上層側となるＣＶＤ酸化膜をＣＶＤ法により形成する。その後、フォトリソグラフィ技術とウェットエッチング技術によってアクティブエリア１００上のＣＶＤ酸化膜と熱酸化膜を選択的に除去し、半導体基体１０のアクティブエリア１００に相当する領域の表面を露出させる。
【００３７】
ここで、熱酸化によって酸化される半導体基体１０の表面において、高濃度ｐ型領域２２の表面は、低濃度ｐ型領域２１の表面及び半導体層１２の表面よりも熱酸化速度が速く、熱酸化によって形成される酸化膜厚が厚くなる。つまり、ウェットエッチングによって露出させられる高濃度ｐ型領域２２の表面の位置は、アクティブエリア１００のうちの他の領域の表面の位置よりも、半導体基体１０の内部側へ後退する。この熱酸化による酸化膜形成と酸化膜除去後に露出する高濃度ｐ型領域２２の表面における不純物濃度が、オーミック接合電極３０とオーミック接合を形成する濃度になるようにあらかじめ注入プロファイルを調整する。また、オーミック接合電極３０形成前に、ドライエッチングによって高濃度ｐ型領域２２表面に形成された自然酸化膜を除去する。このとき、わずかに高濃度ｐ型領域２２表面がエッチングされて表面が後退することも加味して、注入プロファイルを調整する。
【００３８】
例えば、高濃度ｐ型領域２２の不純物注入時の表面濃度が２.０×１０20ａｔｏｍｓ/ｃｍ3であり、表面から半導基体内部へ５０ｎｍ入り込んだ位置の不純物濃度が１０×１０20ａｔｏｍｓ/ｃｍ3であるような注入プロファイルにて、イオン注入を行う。 これは、ダメージ除去のための熱酸化による酸化膜形成とウェットエッチングによる酸化膜除去、層間絶縁膜７０となる酸化膜形成とウェットエッチングによるアクティブエリア１００の酸化膜除去、及びオーミック接合電極３０形成前のドライエッチングにより、高濃度ｐ型領域２２の表面が不純物注入時の位置より半導体基体１０内部に５０ｎｍ後退させられるためである。上記の注入プロファイルにより、ちょうど１０．０×１０20ａｔｏｍｓ/ｃｍ3の濃度位置が表面に露出する。なお、低濃度ｐ型領域２１は注入濃度が１０．０×１０18ａｔｏｍｓ/ｃｍ3、深さが１μｍ程度の深さ方向に対して平坦な注入プロファイルになっており、酸化による表面位置後退の影響を受けない。なお、低濃度ｐ型領域２１と半導体層１２の未注入領域の酸化速度はほぼ同じになる。
【００３９】
比較例として、高濃度ｐ型領域２２とオーミック接合電極３０とがオーミック接合を形成したときの、ＴＬＭ測定結果を以下に示す。図３は、高濃度ｐ型領域２２の表面濃度が１．０×１０20ａｔｏｍｓ/ｃｍ3である場合の測定結果である。電圧に対する電流のプロットが線形を示し、ＴＬＭ電極間隔に対する抵抗値が一定であることから、オーミック接合を形成していることがわかる。このとき高濃度ｐ型領域２２とオーミック接合電極３０との間のコンタクト抵抗は５．０×１０-4Ω・ｃｍ2から１．０×１０-3Ω・ｃｍ2である。
【００４０】
通常、ガードリング２０などのｐ型のＳｉＣ領域をｎ型の半導体基体１０に形成するためには、ボロン（Ｂ）やアルミニウム（Ａｌ）などのｐ型不純物のイオン注入法やエピタキシャル成長法などが使用される。一般的には、イオン注入を行った後、不活性雰囲気での１５００℃以上の熱処理によってイオンを活性化させ、ｐ型領域を形成する。
【００４１】
また、ｐ型のＳｉＣ領域とオーミック接合を形成するための金属膜の材料として、Ａｌ、Ｔｉ、ＮｉなどからなるＡｌ系合金、Ｔｉシリサイド、Ｎｉシリサイド、金（Ａｕ）、白金（Ｐｔ）などが使用される。これら金属、ならびに金属化合物とｐ型のＳＩＣ領域を熱処理によって反応させ、オーミック接合を形成もしくはコンタクト抵抗を低減する。
【００４２】
このとき、金属と接触する部分のｐ型領域の不純物濃度を５.０×１０19ａｔｏｍｓ/ｃｍ3以上にすると、ｐ型領域とＮｉ膜を接触させるだけでオーミック接合を形成することができる。しかし、ガードリング２０全体を５.０×１０19ａｔｏｍｓ/ｃｍ3以上の高濃度ｐ型領域にすると、以下に説明するように逆方向リーク電流が増大する。半導体基体１０に不純物を高濃度に注入すると、高温注入などの対策をとっても半導体基体１０に対する注入ダメージを完全に抑制することは経験的にできないことが分かっている。不純物注入後に、半導体基体１０の内部には注入による多数の欠陥が生じている。この欠陥は、ｐ型領域とドリフト領域の間に形成される空乏層が均一に形成されることを妨げ、逆方向電圧印加時はリーク電流経路として作用する。このため、欠陥付近からのリーク電流が増大し、逆方向特性は著しく劣化する。
【００４３】
図１に示した半導体装置１では、イオン注入による半導体基体１０へのダメージが出ないように不純物濃度を低くした低濃度ｐ型領域２１をガードリング２０とドリフト領域とが接触する領域に形成する。一方、高濃度ｐ型領域２２はドリフト領域とは完全に接触しないようにガードリング２０の内側に形成する。
【００４４】
これにより、高濃度ｐ型領域２２とオーミック接合電極３０とがオーミック接合を形成することによって、ガードリング２０とオーミック接合電極３０が電気的に接続される。そして、ガードリング２０内の結晶欠陥の多い高濃度ｐ型領域２２はドリフト層から低濃度ｐ型領域２１を介して完全に遮断されるため、逆方向電圧印加時のリーク電流の増加を抑制することができる。
【００４５】
図５にガードリング２０に低濃度ｐ型領域２１と高濃度ｐ型領域２２を形成しオーミック接合電極３０を形成しているＳＢＤ（Ａ）と、低濃度ｐ型領域２１のみを形成しオーミック接合電極３０を形成しているＳＢＤ（Ｂ）の順方向電圧対順方向電流のプロットを示す。低濃度ｐ型領域２１と高濃度ｐ型領域２２を形成しオーミック接合電極３０を形成しているＳＢＤ（Ａ）は、低濃度ｐ型領域２１のみを形成しオーミック接合電極３０を形成しているＳＢＤ（Ｂ）よりも順方向電流ＩＦが大きい領域での電圧上昇が抑制されている。すなわち、低濃度ｐ型領域２１と高濃度ｐ型領域２２を形成しオーミック接合電極３０を形成しているＳＢＤ（Ａ）は、順方向サージ電流が印加されたときに、電圧の上昇が抑制され、半導体装置１の順方向サージ電流耐量が向上する。
【００４６】
以下に、図面を参照して、本発明の第１の実施形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４７】
まず、図６に示すように、ＳｉＣからなるｎ型の半導体基板１１上にｎ型の半導体層１２を形成して、半導体基体１０を構成する。例えば、半導体基板１１は基板比抵抗が０．０２Ω・ｃｍ程度のｎ型ＳｉＣ基板であり、半導体層１２は半導体基板１１上にエピタキシャル成長された膜厚が５〜１０μｍ、不純物濃度が５．０×１０15〜１５．０×１０15ａｔｏｍｓ/ｃｍ3程度のＳＩＣ半導体層である。
【００４８】
次に、半導体基体１０の上面に注入スルー酸化膜（図示略）を形成する。そして、注入スルー酸化膜上に注入部分を開孔するようにパターニングしたフォトレジスト膜をマスクにして、ガードリング２０の形成領域にｐ型不純物をイオン注入する。これにより、図７に示すように、低濃度ｐ型領域２１０が形成される。例えば、Ａｌなどのｐ型不純物を、室温にて半導体層１２の上部の一部に注入する。その後、イオン注入のマスクに使用したフォトレジスト膜を除去する。
【００４９】
なお、半導体装置１が所望の耐圧になるように、ガードリング２０の外側にＦＬＲ（図示略）を形成してもよい。ＦＬＲは、ガードリング２０と同じ工程で形成可能である。しかし、ガードリング２０とＦＬＲの不純物注入条件は、半導体装置１の構造に応じて異なるようにしてもよい。また、注入用マスクのパターニングや不純物注入を、ガードリング２０とＦＬＲとで別々の工程で行ってもよい。
【００５０】
次いで、低濃度ｐ型領域２１０の内側に、高濃度ｐ型領域２２を形成するｐ型不純物を注入する。例えば、注入スルー酸化膜上に注入部分を開孔するように新たにパターニングしたフォトレジスト膜をマスクにして、Ａｌなどのｐ型不純物を室温にて低濃度ｐ型領域２１０の上部の一部に注入する。即ち、図８に示すように、低濃度ｐ型領域２１０の内側に高濃度ｐ型領域２２０を形成する。このとき、高濃度ｐ型領域２２０の側面及び底面は低濃度ｐ型領域２１０に覆われ、高濃度ｐ型領域２２０が半導体層１２のｎ型領域と直接に接触しないようにする。その後、イオン注入のマスクに使用したフォトレジスト膜及び注入スルー酸化膜を除去する。
【００５１】
なお、上記では低濃度ｐ型領域２１０を形成した後に高濃度ｐ型領域２２０を形成する例を示したが、高濃度ｐ型領域２２０を形成した後に低濃度ｐ型領域２１０を形成してもよい。また、不純物注入用のマスクには、フォトレジスト膜以外のマスク、例えば酸化シリコンなどのハードマスクなどを使用してもよい。
【００５２】
次に、活性化アニールによってガードリング２０を形成する。例えば、半導体基体１０に炭素、水素、酸素からなる溶剤を塗布して焼成するか、或いは物理気相成長（ＰＶＤ）法や化学気相成長（ＣＶＤ）法などによって、カーボン層を形成する。そして、アルゴン（Ａｒ）などの不活性雰囲気で１６００℃〜２０００℃、１分〜１５分の熱処理により、注入したｐ型不純物を活性化させる。これにより、低濃度ｐ型領域２１に周囲を囲まれた高濃度ｐ型領域２２を有するガードリング２０が、半導体基体１０の外周領域１０２に形成される。その後、カーボン層を酸化により除去する。
【００５３】
次いで、熱酸化によって半導体基体１０上のダメージ層を酸化し、ウェットエッチングにより除去する。
【００５４】
次に、層間絶縁膜７０として、半導体基体１０上に熱酸化膜を形成し、熱酸化膜上にＣＶＤ法などによって絶縁膜を形成する。この絶縁膜は、例えばシリコン酸化膜、シリコン窒化膜、ＮＳＧ膜、ＰＳＧ膜などである。フォトリソグラフィ技術及びエッチング技術を用いてこれら熱酸化膜及び絶縁膜をパターニングして、図９に示すように層間絶縁膜７０を形成し、アクティブエリア１００の半導体基体１０の上面を露出させる。このとき露出させる高濃度ｐ型領域２２の表面濃度が５.０×１０19ａｔｏｍｓ/ｃｍ3以上であるようにする。熱酸化膜は基体内部に後退するので、ここで後退した表面位置の濃度が目的とする濃度になるように先のイオン注入条件を選択する。
【００５５】
次に、ショットキー接合電極４０として、例えば膜厚５０〜２００ｎｍのＭＯ膜をアクティブエリア１００内の素子領域１０１に形成する。ショットキー接合電極４０は、金属膜を成膜後、フォトリソグラフィ技術とウェットエッチング技術などを用いてパターニングする。このとき、図１０に示すように、ショットキー接合電極４０の端部をガードリング２０の高濃度ｐ型領域２２の一部と重なるように配置する。次に、不活性雰囲気ガス中又は還元雰囲気ガス中で６００℃〜６５０℃、５分〜３０分の熱処理を行うことにより、半導体基体１０とショットキー接合電極４０を反応させてショットキー接合を形成する。
【００５６】
その後、逆スパッタ処理又はドライエッチングにより、アクティブエリア１００内において半導体基体１０上のショットキー接合電極４０が形成されていない領域、即ち高濃度ｐ型領域２２の露出した領域のエッチングを行う。これにより、高濃度ｐ型領域２２の上面に形成された自然酸化膜や不要な物質などを除去し、高濃度ｐ型領域２２の表面をオーミック接合を形成するのに適した状態にする。また、高濃度ｐ型領域２２の表面濃度が注入プロファイル上の目標位置に到達していない場合は、目標位置に到達するまで逆スパッタやドライエッチングを行い、高い濃度の表面を露出させる。例えば、アルゴン（Ａｒ）雰囲気中、１０００〜２０００Ｗのドライエッチングを数分行う。このとき、層間絶縁膜７０とショットキー接合電極４０がマスクとなるため、表面が露出している高濃度ｐ型領域２２以外の半導体基体１０の表面はエッチングされない。
【００５７】
次に、図１１に示すように、露出した高濃度ｐ型領域２２の表面に接触するようにオーミック接合電極３０となるオーミックメタル層３００を成膜する。オーミック接合電極３０には、図２に示すような２層構造を採用することができる。例えば、第１の拡散バリアメタル層３１として膜厚５０〜２００ｎｍのＮｉ層を成膜した上に、第２の拡散バリアメタル層３２として膜厚５０〜２００ｎｍのＴｉ膜を成膜することができる。次に、オーミックメタル層３００の上に、パッドメタル層５００として膜厚１〜１０μｍのＡｌ膜を成膜する。オーミックメタル層３００やパッドメタル層５００は、例えばスパッタリング法、電子線蒸着法などによって形成する。
【００５８】
次いで、フォトリソグラフィ技術とウェットエッチング技術又はドライエッチング技術を用いてパッドメタル層５００をパターニングし、パッド電極５０を形成する。更に、オーミックメタル層３００を同様にパターニングしてオーミック接合電極３０を形成する。このとき、パッドメタル層５００とオーミックメタル層３００は同じフォトマスクを用いて連続してエッチングしてもよいし、それぞれにフォトリソグラフィ技術とエッチング技術を用いてパターニングしてもよい。
【００５９】
次に、第１の保護膜８０として、ＳｉＮ膜、ＮＳＧ膜、又はＰＳＧ膜をＣＶＤ法によって１００ｎｍ〜２μｍの膜厚で半導体基体１０上に形成する。更に、第２の保護膜９０としてポリイミド膜を第１の保護膜８０上に形成する。そして、フォトリソグラフィ技術によってショットキー接合電極４０上の第２の保護膜９０を開孔したあと、第１の保護膜８０を第２の保護膜９０をマスクとしてドライエッチングにより開孔する。これによりパッド電極５０の表面が露出し、半導体装置１のアノード電極としてパッド電極５０を外部と電気的に接続できるようになる。
【００６０】
次に、半導体基体１０の下面に裏面電極６０を形成する。半導体基体１０の表面をフォトレジスト膜又は保護テープなどで保護し、半導体基体１０の裏面の酸化膜をウェットエッチング、ドライエッチング、研削、研磨などによって除去する。その後、酸化膜を除去した半導体基体１０の裏面にＮｉ膜をスパッタリング法、電子線蒸着法などによって形成する。次に、レーザアニール法によって成膜したＮｉ膜と半導体基体１０の裏面を反応させて裏面オーミック接合電極となるＮｉシリサイド膜を第１裏面金属層６１として形成する。これにより半導体基体１０の裏面とＮｉシリサイド膜とがオーミック接合を形成する。次に、Ｎｉシリサイド膜上に形成された不動態層を逆スパッタ処理やドライエッチングを用いて除去した後、スパッタリング法や電子線蒸着法などによってＴｉ、Ｎｉ、Ａｇ、Ａｕ、Ｐｄなどからなる第２裏面金属層６２を第１裏面金属層６１の表面に形成する。これにより、図１３に示すような裏面電極６０が形成され、半導体装置１のカソード電極として外部と電気的に接続できるようになる。
【００６１】
なお、裏面オーミック接合電極となるＮｉシリサイド膜は、ラピッド・サーマル・アニール（ＲＴＡ）処理などの加熱処理によっても形成することができる。この場合は、層間絶縁膜７０の熱酸化膜を形成した後、又は熱酸化膜とＣＶＤ酸化膜を形成した後から、アクティブエリア１００の上面を露出させる工程までの間に、Ｎｉシリサイド膜を形成する。例えば半導体基体１０の表面をフォトレジスト膜などで保護し、ウェットエッチングによって酸化膜を除去した半導体基体１０の裏面にスパッタリング法や電子線蒸着法によりＮｉ膜を成膜し、不活性雰囲気又は還元雰囲気にて９００℃から１０５０℃、２分〜１０分の加熱処理を行う。加熱処理後、シリサイド反応に寄与しなかったＮｉをウェットエッチングによって除去し、形成されたＮｉシリサイド膜のみを半導体基体１０の裏面に残す。表面構造を形成した後、逆スパッタ処理やドライエッチングによってＮｉシリサイド膜上に形成された不動態層を除去する。その後、スパッタリング法や電子線蒸着法などによってＴｉ、Ｎｉ、Ａｇ、Ａｕ、Ｐｄなどからなる第２裏面金属層６２をＮｉシリサイド膜の表面に形成する。これにより、図１３に示すような裏面電極６０が形成され、半導体装置１のカソード電極として外部と電気的に接続できるようになる。
【００６２】
以上より半導体装置１が完成する。上記のような半導体装置１の製造方法により、ガードリング２０の高濃度ｐ型領域２２とオーミック接合電極３０とがオーミック接合を形成することができる。このため、ガードリング２０とドリフト領域との間に形成されたＰＮ接合からの少数キャリア注入によるドリフト領域の伝導度変調によるシリーズ抵抗の低下によって、高電流印加時の電圧上昇を抑制することができる。即ち、順方向サージ電流耐量を向上した半導体装置１を提供することができる。
【００６３】
また、上記の製造方法では製造工程条件のコントロールによって、高濃度ｐ型領域２２の最表面がオーミック接合形成に必要な濃度にて常に露出するようにし、高濃度ｐ型領域２２をオーミック接合電極３０と接触するだけでオーミック接合を形成することができる。よって、高温の加熱処理を必要としないので、ショットキー接合電極４０形成後にオーミック接合電極３０を形成できる。このため、ショットキー接合電極４０の形成前にオーミック接合電極３０を形成する場合と異なり、ショットキー接合電極４０の形成時の前処理などによって、オーミック接合電極３０を構成する金属の離散などに起因してショットキー接合界面が汚染されることが防止でき、安定したＳＢＤ特性を獲得することができる。
【００６４】
（第２の実施形態）
以上では、半導体装置１の素子領域１０１に形成される半導体素子がＳＢＤである場合について説明した。しかし、半導体素子はＳＢＤに限られない。
【００６５】
例えば図１４に示すように、ＳＢＤのショットキーバリア領域にｐ型領域を備えたジャンクバリアショットキーダイオード（ＪＢＳ）構造の半導体素子が素子領域１０１に形成される場合においても本発明は有効である。ＪＢＳ構造では、素子領域１０１内にｐ型領域２５を一定間隔で配置する。逆方向電圧印加時にｐ型領域２５とn型のドリフト領域の接合部に形成される空乏層が拡張し、近隣のｐ型領域２５とn型のドリフト領域の接合部に形成された空乏層とつながり、ドリフト領域の電流経路を完全に遮断することによって高耐圧を得る。通常は、逆方向電圧印加時に移動したキャリアは順方向動作時に排出される。しかし、ＳＩＣの場合は、ｐ型領域２５とショットキー接合電極４０との間に障壁が形成されてキャリアの移動が遮断され、排出されずにキャリアが接合部に残留することがある。その結果、逆方向電圧印加時に形成された空乏層が順方向動作時においても消失せずにドリフト領域を空間的に狭めるため、順方向電圧の上昇を招くことがある。そこで、ＪＢＳ構造のｐ型領域２５の一部にオーミック接合電極３０とオーミック接合を形成する部分を設けて、キャリアの排出を可能にする。例えば、ｐ型領域２５が平面視で素子領域１０１の端から端まで延伸する複数のストライプ形状にて配置される場合は、図１５に例示するように個々のストライプの少なくとも一端をガードリング２０と接続させる。これにより、ｐ型領域２５が、ガードリング２０内に設けられた高濃度ｐ型領域２２とオーミック接合を形成するオーミック接合電極３０と、常にガードリング２０を介して接続する。このため、接合部に蓄積されたキャリアをスムーズに排出することができる。
【００６６】
また、ｐ型領域２５を互いに離間する複数の島として配置して構成されている場合には、図１６に示すように、ｐ型領域２５の内部に高濃度ｐ型領域２２を形成する。そして、高濃度ｐ型領域２２が半導体基体１０の表面に露出するようにショットキー接合電極４０をパターニングし、オーミック接合電極３０と高濃度ｐ型領域２２が接触するように配置する。これにより、各々のｐ型領域２５がオーミック接合電極３０とオーミック接合を形成することができる。
【００６７】
第２の実施形態にかかる半導体装置１の製造において、ガードリング２０及びｐ型領域２５を形成するための不純物注入を行う場合、半導体基体１０の半導体層１２の上に注入スルー酸化膜を形成し、注入する領域を開口したイオン注入マスクをフォトレジスト膜によって形成する。なお、半導体装置１に要求される特性に応じて、ガードリング２０とｐ型領域２５の注入条件を別個に設定する。このとき、イオン注入マスクの形成及びイオン注入は個別に行うか一部を共通して行う。またガードリング２０内の高濃度ｐ型領域２２、及びｐ型領域２５が複数の島として配置された場合にそれぞれのｐ型領域２５内に高濃度ｐ型領域２２を設ける場合は、高濃度ｐ型領域２２がn型のドリフト領域と直接は接しないように形成する。なお、ガードリング２０ならびにｐ型領域２５と高濃度ｐ型領域２２の不純物注入はどちらを先に行ってもよい。
【００６８】
（第３の実施形態）
図１７に示すように、ＳＢＤにＰＮ接合領域を付加してショットキー接合とＰＮ接合を併設したＭＰＳ（Merged PIN/Schottky）構造を素子領域１０１に形成した場合にも、本発明は有効である。ＭＰＳ構造のダイオードは、高い順方向電流が印加されて順方向電圧が上がった際に、ＰＩＮダイオードが動作し、ＰＮ接合からの少数キャリア注入によるドリフト領域の伝導度変調を積極的に利用し、順方向電圧の上昇を抑えることができる。すなわち順方向サージ電流耐量を向上させることができる。また、前記効果を利用し大電流仕様のデバイス構造としても活用されている。
【００６９】
ＭＰＳを構成する場合は、ＰＩＮダイオードのｐ型領域２５に接続する電極をショットキー接合電極４０とは別に形成する。ｐ型領域２５と接続する電極を配置する領域として、ｐ型領域２５内に高濃度ｐ型領域２２を形成する。半導体層１２のＳＢＤ領域にショットキー接合電極４０を形成するとき、ショットキー接合電極４０の端部がｐ型領域２５の端部とそのｐ型領域２５に形成された高濃度ｐ型領域２２の間に位置するようにする。このように、ショットキー接合界面をショットキー接合電極４０で完全に被覆する。次に、オーミック接合電極３０を形成し、ショットキー接合電極４０間において高濃度ｐ型領域２２とオーミック接合電極３０がオーミック接合を形成する。これにより、オーミック接合電極３０がＰＩＮダイオードのｐ型領域２５に接続する電極となる。したがって、ＰｉＮダイオードを動作させることができるようになる。
【００７０】
第３の実施形態に係る半導体装置１の製造において、ガードリング２０及びｐ型領域２５を形成するための不純物注入を行う場合、半導体基体１０の半導体層１２の上に注入スルー酸化膜を形成し、注入する領域を開口したイオン注入マスクをフォトレジスト膜によって形成する。なお、半導体装置１に要求される特性に応じて、ガードリング２０とｐ型領域２５の注入条件を別個に設定する。このとき、イオン注入マスクの形成及びイオン注入は個別に行うか一部を共通して行う。また、ガードリング２０内の高濃度ｐ型領域２２、及びｐ型領域２５が複数の島として配置された場合にそれぞれのｐ型領域２５内に高濃度ｐ型領域２２を設ける場合は、高濃度ｐ型領域２２がn型のドリフト領域と直接は接しないように形成する。なお、ガードリング２０ならびにｐ型領域２５と高濃度ｐ型領域２２の不純物注入はどちらを先に行ってもよい。
【００７１】
上記のように、ＭＰＳ構造のＰＩＮダイオードのｐ型領域２５のコンタクト用電極を別途形成しなくても、ｐ型領域２５にオーミック接合を形成することができる。これにより、製造工程を簡略することができる。また、ｐ型領域２５のコンタクト用電極の形成時におけるショットキー接合界面の汚染を抑制することができる。
【００７２】
（その他の実施形態）
上記のように本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００７３】
例えば、上記では半導体基体１０がＳｉＣである場合を示したが、半導体基体１０が他の材料、例えばシリコン（Ｓｉ）であってもよい。
【００７４】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００７５】
１…半導体装置
１０…半導体基体
１１…半導体基板
１２…半導体層
２０…ガードリング
２１…低濃度ｐ型領域
２２…高濃度ｐ型領域
２５…ｐ型領域
３０…オーミック接合電極
３１…第１の拡散バリアメタル層
３２…第２の拡散バリアメタル層
４０…ショットキー接合電極
５０…パッド電極
６０…裏面電極
７０…層間絶縁膜
８０…第１の保護膜
９０…第２の保護膜
１００…アクティブエリア
１０１…素子領域
１０２…外周領域
【図１】
0006477106.tif 000002
【図２】
0006477106.tif 000003
【図３】
0006477106.tif 000004
【図４】
0006477106.tif 000005
【図５】
0006477106.tif 000006
【図６】
0006477106.tif 000007
【図７】
0006477106.tif 000008
【図８】
0006477106.tif 000009
【図９】
0006477106.tif 000010
【図１０】
0006477106.tif 000011
【図１１】
0006477106.tif 000012
【図１２】
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【図１３】
0006477106.tif 000014
【図１４】
0006477106.tif 000015
【図１５】
0006477106.tif 000016
【図１６】
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【図１７】
0006477106.tif 000018