(57)【特許請求の範囲】
【請求項１】
電圧が入力されて電流を出力する半導体装置の入出力特性を示す、横軸に前記電圧が、縦軸に対数目盛で表された前記電流がそれぞれ設定された特性曲線の微小電流から中間電流区間内に設定された第１区間の２点を結ぶ直線の第１傾きを算出し、
前記特性曲線の前記中間電流から前記半導体装置の定格電流区間内に設定された第２区間の２点を結ぶ直線の第２傾きを算出し、
前記第１傾きと前記第２傾きとを比較し、
前記第１傾きと前記第２傾きとが一致しない場合には、前記半導体装置に欠陥が含まれていることを特定し、前記第１傾きと前記第２傾きとが一致する場合には、前記半導体装置に欠陥が含まれていないことを特定する、
ことを特徴とする半導体装置の検査方法。
【請求項２】
前記第１区間の２点は、前記微小電流と、前記微小電流に対応する電圧とによる前記特性曲線上の第１点と、前記中間電流と、前記中間電流に対応する電圧とによる前記特性曲線上の第２点とである、
ことを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記微小電流は、前記定格電流を前記半導体装置に含まれるセル部の個数により除して得られる値よりも低い、
ことを特徴とする請求項１または２に記載の半導体装置の検査方法。
【請求項４】
前記微小電流は、前記定格電流の１．０×１０−９以上、１．０×１０−７以下である、
ことを特徴とする請求項３に記載の半導体装置の検査方法。
【請求項５】
前記中間電流は、前記定格電流の１．０×１０−７以上、１．０×１０−５以下である、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の検査方法。
【請求項６】
前記半導体装置がＭＯＳゲート構造を有しており、前記入出力特性はゲート電圧−コレクタ電流特性である、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の検査方法。
【請求項７】
前記微小電流は前記定格電流の１．０×１０−９以上、１．０×１０−７以下であり、前記中間電流は前記微小電流より２桁以上大きい、
ことを特徴とする請求項２に記載の半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のＭＯＳゲート構造をもった半導体装置では、特にトレンチゲート構造において作製プロセスが複雑であり、ゲート絶縁膜まわりに欠陥が生じやすいという問題がある。このような欠陥がＭＯＳゲート構造にある場合、スイッチング時、特にターンオフ時に欠陥部に電流が集中するため、素子破壊の原因となる。このために、スイッチング不良を起こしうる半導体装置を取り除くための検査工程が行われている。
【０００３】
例えば、特許文献１では、半導体チップ（半導体装置）は、出荷前に、冷熱耐久性を検査するための冷熱サイクル試験等の特性試験が行われ、試験結果に基づいて不良品が取り除かれる。しかし、冷熱サイクル試験が行われた半導体装置は、金属層に変形等が起こってしまうと、特性劣化が生じる場合がある。そこで、冷熱サイクル試験前後において半導体装置にゲート電圧を印加した際のコレクタ電流を比較することにより、当該半導体装置の良否を判定し、冷熱サイクル試験で特性が劣化した半導体装置を取り除いている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２７９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、半導体装置の製造過程では、スイッチング不良を起こしうる半導体装置を取り除くために、ウェハから個片化された半導体装置に対してスイッチング特性を計測する検査工程が別途行われている。しかし、この検査工程では、例えば、半導体装置の電極に接触子（プローブ）を接触させて、プローブから電圧あるいは電流を印加してそこに表れる動的なスイッチングの応答特性の計測が行われており、このような検査工程では製造コストが増加してしまう。
【０００６】
本発明は、このような点を鑑みてなされたものであり、コストの増加を抑制してスイッチング不良を起こしうる半導体装置を取り除く半導体装置の検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、電圧が入力されて電流を出力する半導体装置の入出力特性を示す、横軸に前記電圧が、縦軸に対数目盛で表された前記電流がそれぞれ設定された特性曲線の微小電流から中間電流区間内に設定された第１区間の２点を結ぶ直線の第１傾きを算出し、前記特性曲線の前記中間電流から前記半導体装置の定格電流区間内に設定された第２区間の２点を結ぶ直線の第２傾きを算出し、前記第１傾きと前記第２傾きとを比較し、前記第１傾きと前記第２傾きとが一致しない場合には、前記半導体装置に欠陥が含まれていることを特定し、前記第１傾きと前記第２傾きとが一致する場合には、前記半導体装置に欠陥が含まれていないことを特定する、半導体装置の検査方法が提供される。
【発明の効果】
【０００８】
開示の技術によれば、検査によるコストの増加を抑制してスイッチング不良を起こしうる半導体装置を取り除く。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の検査方法を説明するための図である。
【図２】第２の実施の形態の半導体チップが形成された半導体ウェハの一例を示す図である。
【図３】第２の実施の形態の半導体チップの要部を示す図である。
【図４】第２の実施の形態の検査装置のハードウェア構成の一例を示す図である。
【図５】第２の実施の形態の検査装置に含まれる計測装置のハードウェア構成の一例を示す図である。
【図６】第２の実施の形態の検査処理手順を示すフローチャートである。
【図７】第２の実施の形態の半導体チップのゲート電圧に対するコレクタ電流を示すグラフである。
【図８】第２の実施の形態の計測処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１０】
図面を参照して実施の形態について説明する。
［第１の実施の形態］
第１の実施の形態では、半導体装置の検査方法について、図１を用いて説明する。
【００１１】
図１は、第１の実施の形態の半導体装置の検査方法を説明するための図である。
なお、図１（Ａ）は良品（欠陥を含まない）の半導体装置に入力されたゲート電圧（請求項１の電圧の一例）に対して出力されるコレクタ電流（請求項１の電流の一例）の入出力特性を示す特性曲線、図１（Ｂ）は、不良品（欠陥を含む）の半導体装置の入力されたゲート電圧に対して出力されるコレクタ電流の入出力特性を示す特性曲線をそれぞれ表し、図１（Ｃ）は半導体装置の検査方法を示すフローチャートである。但し、図１（Ａ），（Ｂ）の横軸は半導体装置に対して入力するゲート電圧を、縦軸は半導体装置から出力されるコレクタ電流をそれぞれ示しているが、図１（Ａ），（Ｂ）は半導体装置に入力されたゲート電圧に対して出力されるコレクタ電流の変化特性を単に示しており、具体的な数値については記載していない。
【００１２】
半導体装置の一例である半導体チップには、例えば、トレンチゲート型の縦型ＭＯＳ（Metal Oxide Semiconductor）構造のパワー半導体が複数形成されている。
なお、このような半導体チップには１０Ｖ〜１５Ｖ程度の定格のゲート電圧（推奨ゲート電圧）において、当該半導体チップが出力することができる所定の定格電流が規定されており、また、半導体チップは、例えば、１．０×１０6個程度のパワー半導体のセル部を含むものとする。
【００１３】
まず、このようなパワー半導体のセル部に欠陥等の不良が生じていない半導体チップに対してゲート電圧を入力した場合に、半導体チップから出力されるコレクタ電流について、図１（Ａ）を用いて説明する。
【００１４】
半導体チップに、当該半導体チップのコレクタ電極とエミッタ電極との間の電圧が一定に維持された状態で、ゲート電圧を入力して、当該ゲート電圧を増加していく。この場合、図１（Ａ）に示されるように、半導体チップからは、ゲート電圧の所定の値までは、コレクタ電流は流れず、グラフは一定であって、ゲート電圧が所定の値を超えると、コレクタ電流が出力し始めて、グラフが立ち上がることがわかる。
【００１５】
これは、半導体チップに入力するゲート電圧が十分小さい場合には、当該ゲート電圧が各セル部のゲートが開く程でもないために、コレクタ電流が全く流れない。ゲート電圧を増加させていくと、各セル部のゲートが徐々に開きだし（オン状態となり）、それに応じて、コレクタ電流が出力し始める。
【００１６】
さらに、ゲート電圧を増加すると、ゲート電圧に比例してコレクタ電流も増加していく。これは、ゲート電圧の増加に伴い、電流が流れるチャネル層（反転層）が厚くなるためである。
【００１７】
但し、反転層の幅が一定以上になればコレクタ電流はやがて飽和する。実際のパワー半導体チップについては、面積あたりのコストを考慮するため、ゲート電圧を推奨電圧以上に増加していっても、コレクタ電流が定格電流の高々数倍程度までしか流れないような設計となっている。
【００１８】
したがって、半導体チップが１．０×１０6個程度のパワー半導体のセル部を含む場合には、半導体チップ内の１個のセル部のみのゲートが開いた場合のコレクタ電流の最大値は、定格電流の１．０×１０-6程度であると言うことができる。
【００１９】
一方、欠陥等の不良が生じているセル部を含む半導体チップに対してゲート電圧を入力した場合に、当該半導体チップから出力されるコレクタ電流について、図１（Ｂ）を用いて説明する。
【００２０】
図１（Ａ）の場合と同様に、このような半導体チップにコレクタ電極とエミッタ電極との間の電圧が一定に維持された状態で、ゲート電圧を入力して、当該ゲート電圧を増加していく。この場合にも、半導体チップからは、ゲート電圧の所定の値までは、コレクタ電流は流れず、グラフは一定であって、ゲート電圧が所定の値を超えると、コレクタ電流が出力し始めて、グラフが立ち上がることがわかる。
【００２１】
しかし、図１（Ｂ）によれば、図１（Ａ）の場合と比較すると、コレクタ電流が出力し始めるゲート電圧が低くなっている（図１中左側にシフトしている）ことがわかる。一般に、セル部の欠陥はセル部のゲート絶縁膜の周りに多く生じると考えられている。
【００２２】
このため、欠陥等が生じたセル部は、入力されたゲート電圧が小さくても、当該欠陥等から電流がすぐに漏れてしまう。したがって、欠陥等が生じたセル部を含む半導体チップのコレクタ電流が出力し始めるゲート電圧が、図１（Ａ）の場合と比較して、低下したものと考えられる。
【００２３】
また、上記の通り、半導体チップ内の１個のセル部のみのゲートが開いた場合のコレクタ電流の最大値は、定格電流の１．０×１０-6程度であって非常に小さい電流である。このため、欠陥等が生じたセル部が数個程度含まれる半導体チップでは欠陥等が生じたセル部に起因して出力されるコレクタ電流も非常に小さく、このようなコレクタ電流は、図１（Ｂ）に示す微小電流から中間電流区間内で計測されることが考えられる。特に、半導体チップ内の１個のセル部のみのゲートが開いた場合のコレクタ電流の最大値が定格電流の１．０×１０-6であることから、微小電流は、定格電流の１．０×１０-6よりも低いことが望ましい。
【００２４】
その後、図１（Ａ）の場合と同様に、ゲート電圧の増加に伴って、残りの欠陥の無い大多数の半導体チップのセル部のゲートが開き、オン状態となり、コレクタ電流も増加する。定格ゲート電圧付近になると、半導体チップは、全てのセル部のゲートが開きオン状態となることで、定格電流を出力することができる。
【００２５】
このように、図１（Ａ），（Ｂ）の特性曲線から、欠陥等が生じたセル部が含まれない半導体チップでは、入力されるゲート電圧によりコレクタ電流が出力し始めると、ゲート電圧の増加に伴って、コレクタ電流も増加する。一方、半導体チップに欠陥等が生じたセル部が含まれる場合には、コレクタ電流が流れ出すゲート電圧が（欠陥等が生じたセル部が含まれない半導体チップの場合と比較して低下する方向に）シフトする。また、欠陥等が生じたセル部が半導体チップに含まれても、含まれていなくても、ゲート電圧が十分大きい範囲では、コレクタ電流が同様に出力することがわかる。
【００２６】
このようなことから、欠陥等が生じたセル部が含まれない半導体チップでは、図１（Ａ）に示されるように、その入出力特性を示す特性曲線の微小電流から中間電流区間内の第１領域（例えば、特性曲線の点ｐ１から点ｐ２）の傾きと、中間電流と定格電流区間内の第２領域（特性曲線の点ｐ３から点ｐ４）の傾きとは一致する。
【００２７】
一方、欠陥等が生じたセル部が含まれる半導体チップでは、図１（Ｂ）に示されるように、その入出力特性を示す特性曲線の微小電流から中間電流区間内の第１領域（特性曲線の点ｐ１から点ｐ２）の傾きと、中間電流と定格電流区間内の第２領域（特性曲線の点ｐ３から点ｐ４）の傾きとは一致しない。
【００２８】
そこで、第１の実施の形態では、半導体チップの欠陥等が生じたセル部の有無に応じたこのような違いを利用して、検査装置（図示を省略）が、半導体チップに図１（Ｃ）に示される検査方法を行うことで、半導体チップに欠陥等が生じたセル部が含まれているか否かを特定することができる。
【００２９】
このような検査方法では、まず、被検査対象の半導体チップにおいて、当該半導体チップの入出力特性を示す特性曲線の微小電流から中間電流区間内に設定された第１区間の傾きを算出する（ステップＳ１）。
【００３０】
同様にして、被検査対象の半導体チップの入出力特性を示す特性曲線の中間電流から定格電流区間内に設定された第２区間の傾きを算出する（ステップＳ２）。
なお、第１，第２区間の傾きは、第１区間の点ｐ１及び点ｐ２、第２区間の点ｐ３及び点ｐ４におけるゲート電圧とコレクタ電流とを取得し、取得したこれらの値に基づき算出される。
【００３１】
次いで、第１区間の傾きと、第２区間の傾きとが一致するか否かを判定する（ステップＳ３）。
判定結果に基づき、第１区間の傾きと第２区間の傾きとが一致する場合には、半導体チップに欠陥等が含まれていないこと（欠陥なし）を特定する（ステップＳ４）。
【００３２】
判定結果に基づき、第１区間の傾きと第２区間の傾きとが一致しない場合には、半導体チップに欠陥等が含まれていること（欠陥あり）を特定する（ステップＳ５）。
このように第１の実施の形態の半導体装置の検査方法では、動的なスイッチング特性の検査を行わずに、半導体装置が欠陥を含んでいるか否かを判定することができるために、検査によるコストの増加を抑制してスイッチング不良を起こしうる半導体装置を取り除くことができるようになる。また、欠陥の影響を受けやすい微小電流から評価をしているため、微小な欠陥も高感度で検出することが可能となる。
【００３３】
なお、第１の実施の形態の半導体装置の検査方法では、半導体チップに欠陥等が生じたセルを含むことで、低いゲート電圧に対するコレクタ電流の増加特性が変化することを利用している。このため、第１区間は、半導体チップが含む欠陥等が生じたセルにより出力されるコレクタ電流を含むように設定される必要がある。そのためには、図１（Ｂ）の場合であれば、第１区間の点ｐ１が微小電流と、当該微小電流に対応するゲート電圧とを含み、第１区間の点ｐ２が中間電流と、当該中間電流に対応するゲート電圧とを含むような範囲であることが望ましい。また、第２区間は、コレクタ電流がゲート電圧に比例して増加する範囲に設定される必要があるために、コレクタ電流が十分増加した区間に設定されることが望ましい。
【００３４】
［第２の実施の形態］
第２の実施の形態の検査方法では、第１の実施の形態の検査方法についてより具体的に説明する。
【００３５】
検査方法が実施される被検査対象となる半導体チップが形成された半導体ウェハについて、図２を用いて説明する。
図２は、第２の実施の形態の半導体チップが形成された半導体ウェハの一例を示す図である。
【００３６】
なお、図２（Ａ）は、半導体チップが形成された半導体ウェハ、図２（Ｂ）は、半導体チップの上面図をそれぞれ示している。
半導体ウェハＷは、図２（Ａ）に示されるように、複数の半導体チップ１００が形成されている。
【００３７】
半導体ウェハＷに形成された各半導体チップ１００は、図２（Ｂ）に示されるように、主面（上面側）の一部にゲート電極１０１が、ゲート電極１０１以外の部分のほぼ全面にエミッタ電極１０２が配置されている。また、ゲート電極１０１とエミッタ電極１０２との間には絶縁層１０３が設けられ、ゲート電極１０１とエミッタ電極１０２との間の絶縁性を確保している。また、ゲート電極１０１とエミッタ電極１０２とが配置されている主面の反対側（裏面側）には、コレクタ電極１０４が配置されている。
【００３８】
このような半導体チップ１００の詳細について図３を用いて説明する。
図３は、第２の実施の形態の半導体チップの要部を示す図である。
なお、図３（Ａ）は、半導体チップ１００に配列された半導体セルの斜視図、図３（Ｂ）は、半導体チップ１００内に形成された半導体セルの断面図をそれぞれ示している。
【００３９】
半導体チップ１００は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）型の（一点鎖線で囲んだ範囲の）半導体セル１０を含んでおり、複数の半導体セル１０が、図３（Ａ）に示されるように、複数配列されている。なお、図３（Ａ）では、エミッタ電極１０２の図示を省略している。
【００４０】
このような半導体セル１０は、図３（Ｂ）に示されるような構成を含む。すなわち、半導体セル１０は、シリコン基板にガスドープ、中性子線ドープ等が行われて、低濃度のＮ型の不純物を含むＮ-型のドリフト層１１が形成されている。Ｎ-型のドリフト層１１の表面側には溝が形成され、溝の中に酸化ケイ素等で構成された厚さが１００ｎｍ程度のゲート酸化膜１３を介して、ポリシリコン等で構成された深さが５μｍのゲート電極膜１２がその間隔が５μｍ程度で形成されている。一対のゲート電極膜１２の間には、例えば、ボロンの注入工程、熱拡散工程を経て、各ゲート電極膜１２及びゲート酸化膜１３に隣接するＰ型ベース領域１４が形成されている。また、Ｐ型ベース領域１４内の表面側のゲート電極膜１２及びゲート酸化膜１３に隣接する領域に、例えば、高濃度のヒ素の注入工程等を経て、Ｎ+層１５が部分的に形成されている。このようなゲート電極膜１２とゲート酸化膜１３との全面と、Ｎ+層１５の一部とを覆う層間絶縁膜１８が形成され、スパッタ法等により、層間絶縁膜１８を含む全面にエミッタ電極１０２が形成される。ドリフト層１１の裏面を、所望の耐圧が得られるように、例えば、ドリフト層１１の厚さが１００μｍ〜１５０μｍとなるように研磨して、高濃度のＮ型の不純物を含むＮ+型のフィールドストップ層１６、高濃度のＰ型の不純物を含むＰ+型のコレクタ層１７及びコレクタ電極１０４が順に形成されている。なお、フィールドストップ層１６は、必要に応じて設けられる。
【００４１】
このような半導体セル１０を含む半導体チップ１００では、各ゲート電極膜１２とゲート電極１０１とが配線（図示を省略）で接続されており、ゲート電極１０１に印加されたゲート電圧は配線により各ゲート電極膜１２に印加される。
【００４２】
また、半導体チップ１００を駆動する場合には、エミッタ電極１０２とコレクタ電極１０４との間に一定の電圧を印加した状態で、ゲート電極１０１に正のゲート電圧を印加する。すると、Ｐ型ベース領域１４内の電子がゲート酸化膜１３周辺に集まり、Ｐ型ベース領域１４に反転層が形成され、Ｎ+層１５から電子がＰ型ベース領域１４の反転層を通過して、ドリフト層１１、フィールドストップ層１６、コレクタ層１７に移動する。したがって、電流は、コレクタ層１７から、フィールドストップ層１６、ドリフト層１１、Ｐ型ベース領域１４の反転層を通過してＮ+層１５からエミッタ電極１０２に流れる。
【００４３】
なお、Ｐ型ベース領域１４の反転層が容易に形成されるために、Ｐ型ベース領域１４のキャリア濃度は、Ｎ+層１５及びドリフト層１１よりも少ない濃度にすることが望ましい。
【００４４】
このような構成を有する半導体チップ１００は、例えば、定格電圧が４００Ｖ〜３３００Ｖ、定格電流が１０Ａ〜４００Ａ程度であり、電流密度は１００Ａ／ｃｍ2〜１５０Ａ／ｃｍ2である。また、半導体チップ１００は、第１の実施の形態と同様に、１．０×１０６個程度の半導体セル１０を含む。
【００４５】
次に、このような半導体チップ１００を含む半導体ウェハＷの検査を実行する検査装置について、図４を用いて説明する。
図４は、第２の実施の形態の検査装置のハードウェア構成の一例を示す図である。
【００４６】
検査装置２００は、例えば、図４に示すように、制御部２１０と、表示部２２０と、入力部２３０と、計測装置３００とを備えている。
制御部２１０は、さらに、ＣＰＵ（Central Processing Unit：中央処理装置）２１０ａと、ＲＡＭ（Random Access Memory）２１０ｂと、ＨＤＤ（Hard Disk Drive）２１０ｃと、グラフィック処理部２１０ｄと、入出力インタフェース２１０ｅとを備えている。これらの各部はバス２１０ｆで相互に入出力可能に接続されている。
【００４７】
ＣＰＵ２１０ａは、ＨＤＤ２１０ｃ等の記憶媒体に記憶された各種プログラムを実行することにより、このコンピュータ全体を統括的に制御する。
ＲＡＭ２１０ｂは、ＣＰＵ２１０ａに実行させるプログラムの少なくとも一部、並びにこのプログラムによる処理に必要な各種データを一時的に記憶する。
【００４８】
ＨＤＤ２１０ｃは、ＣＰＵ２１０ａにより実行されるプログラム、並びにその実行に必要な各種のデータ等を記憶する。
グラフィック処理部２１０ｄには、後述する表示部２２０が接続されている。このグラフィック処理部２１０ｄは、ＣＰＵ２１０ａからの命令に従って、表示部２２０の表示画面上に画像を表示させる。
【００４９】
入出力インタフェース２１０ｅには、後述する入力部２３０並びに計測装置３００が接続されている。入出力インタフェース２１０ｅは、入力部２３０からの入力信号を、バス２１０ｆを介してＣＰＵ２１０ａに送信する。また、入出力インタフェース２１０ｅは、ＣＰＵ２１０ａからの計測制御信号を、バス２１０ｆを介して計測装置３００に対して通知して半導体ウェハＷに対する計測を実行させる。また、入出力インタフェース２１０ｅは、計測装置３００からの計測結果を表す信号を、バス２１０ｆを介してＣＰＵ２１０ａに送信する。
【００５０】
また、表示部２２０は、ディスプレイ、モニタ等の表示装置であって、ＣＰＵ２１０ａからの画像情報に基づき、例えば、被計測対象の半導体ウェハＷの計測結果、検査結果等を表示することができる。
【００５１】
入力部２３０は、キーボード、マウス等の入力装置であって、ユーザからの操作入力により計測条件の設定、処理実行要求等の入力情報を受け付けて、ＣＰＵ２１０ａに通知する。
【００５２】
計測装置３００は、被計測対象の半導体ウェハＷがセットされて、半導体ウェハＷの各半導体チップ１００のゲート電圧に対するコレクタ電流の変化等を計測するための手段を備えている。計測装置３００の詳細について、図５を用いて以下に説明する。
【００５３】
図５は、第２の実施の形態の検査装置に含まれる計測装置のハードウェア構成の一例を示す図である。
計測装置３００は、半導体ウェハＷがセットされるステージ３０１と、半導体ウェハＷの半導体チップ１００の各電極と接触して電圧の印加、電流の検知を行う接触部３０２と、電圧印加部３０３と、電流計測部３０４と、移動部３０５と、計測制御部３０６とを含む。
【００５４】
ステージ３０１は、導電性の部材により構成されており、半導体ウェハＷが各半導体チップ１００のコレクタ電極１０４側と接触するようにセットされる。
接触部３０２は、半導体チップ１００のゲート電極１０１に電気的に接触する接触子３０２ａと、半導体チップ１００のエミッタ電極１０２に電気的に接触する接触子３０２ｂと、接触子３０２ａ，３０２ｂを支持する接触子ヘッド３０２ｃとを含む。
【００５５】
電圧印加部３０３は、接触部３０２の接触子３０２ａ，３０２ｂと、ステージ３０１とそれぞれ電気的に配線接続されている。但し、接触子３０２ｂとは後述する電流計測部３０４を介して接続されている。電圧印加部３０３は、接触子３０２ｂとステージ３０１とから、コレクタ電極１０４とエミッタ電極１０２との間に一定の電圧を印加する。さらに、この印加状態を維持して、接触子３０２ａからゲート電極１０１に対してゲート電圧を入力する。また、電圧印加部３０３は、後述する計測制御部３０６からの制御により、ゲート電極１０１に入力するゲート電圧の大きさを変化させる。
【００５６】
電流計測部３０４は、電圧印加部３０３によりコレクタ電極１０４とエミッタ電極１０２との間に一定の電圧が印加された状態で、ゲート電極１０１に対してゲート電圧を入力した際の接触子３０２ｂから出力されるコレクタ電流を計測する。
【００５７】
移動部３０５は、半導体ウェハＷにおいて接触部３０２を別の半導体チップ１００に移動させて、別の半導体チップ１００のゲート電極１０１、エミッタ電極１０２に接触子３０２ａ，３０２ｂをそれぞれ接触させる。
【００５８】
計測制御部３０６は、電圧印加部３０３と、電流計測部３０４と、移動部３０５との動作を制御する。計測制御部３０６は、例えば、検査装置２００の制御部２１０から受け付けた計測制御信号に基づいて、電圧印加部３０３からコレクタ電極１０４とエミッタ電極１０２との間に一定の電圧を入力させる。計測制御部３０６は、この電圧を維持させた状態で、さらに、電圧印加部３０３からゲート電極１０１に対してゲート電圧を印加させ、当該ゲート電圧を所定の増加率で増加させる。計測制御部３０６は、この際に電流計測部３０４が計測するエミッタ電極１０２から出力されるコレクタ電流を取得する。計測制御部３０６は、取得したコレクタ電流が所望の電流となると、その際のゲート電極１０１に対するゲート電圧を取得する。計測制御部３０６は、取得したコレクタ電流とゲート電圧とを制御部２１０に出力する。また、計測制御部３０６は、例えば、半導体チップ１００の検査終了に応じて、検査装置２００の制御部２１０から受け付けた移動制御信号に基づき、移動部３０５により半導体ウェハＷにおいて接触部３０２を半導体チップ１００から別の半導体チップ１００に移動させる。
【００５９】
次に、このような構成を含む検査装置２００による半導体ウェハＷの半導体チップ１００の検査方法について、図６及び図７を用いて説明する。
図６は、第２の実施の形態の検査処理手順を示すフローチャートである。
【００６０】
また、図７は、第２の実施の形態の半導体チップのゲート電圧に対するコレクタ電流を示すグラフである。なお、図７は、横軸はゲート電圧［Ｖ］を、縦軸は対数目盛であって（定格電流で規格化した）コレクタ電流［ａ．ｕ］をそれぞれ表しており、半導体ウェハＷに形成されたＮｏ．１からＮｏ．８の各半導体チップ１００のゲート電圧に対するコレクタ電流を示している。
【００６１】
例えば、半導体ウェハＷに対して半導体チップ１００の形成が完了した後、各半導体チップ１００に個片化する前に、検査装置２００の計測装置３００のステージ３０１に、当該半導体ウェハＷがセットされる。
【００６２】
検査装置２００の制御部２１０（ＣＰＵ２１０ａ）は、入力部２３０から検査対象の半導体ウェハＷに形成された半導体チップ１００の数、ロット番号等の半導体ウェハＷに関する情報を受け付けると、各情報をＲＡＭ２１０ｂに記憶する。
【００６３】
また、検査装置２００の制御部２１０（ＣＰＵ２１０ａ）は、入力部２３０から検査開始を受け付けると、以下の処理を開始する。
［ステップＳ１１］  制御部２１０は、ＲＡＭ２１０ｂをクリアし、計測装置３００の移動部３０５に接触部３０２を半導体ウェハＷの計測開始位置に移動させて、検査対象の半導体チップ１００のゲート電極１０１及びエミッタ電極１０２に接触子３０２ａ，３０２ｂをそれぞれ接触させる。
【００６４】
［ステップＳ１２］  制御部２１０は、計測装置３００により半導体ウェハＷの検査対象の半導体チップ１００にゲート電圧を入力し、半導体チップ１００から出力されるコレクタ電流を計測する。制御部２１０は、所望の３種類のコレクタ電流と、当該コレクタ電流にそれぞれ対応するゲート電圧とを取得する。
【００６５】
なお、３種類のコレクタ電流は、図７に示されるように、１．０×１０-7、１．０×１０-5、１．０×１０-3とする。
第１の実施の形態で説明したように、欠陥等が生じた半導体セル１０に起因して出力されるコレクタ電流は、定格電流の１．０×１０-6よりも低い範囲で検出されることが望ましい。実際、図７に示すように、半導体ウェハＷのうち、８個の半導体チップ１００の場合には、定格電流の１．０×１０-7〜１．０×１０-9の範囲で、欠陥等が生じた半導体セル１０に起因したコレクタ電流が計測されている（Ｎｏ．６〜８）。第２の実施の形態では、このような範囲から、１種目のコレクタ電流として、例えば、１．０×１０-7を選択した。
【００６６】
２，３種目のコレクタ電流は、欠陥等が生じた半導体セル１０に起因したコレクタ電流がほぼ出力して、ゲート電圧に対してコレクタ電流が比例する範囲から選択する。第２の実施の形態では、図７に示すように、１種目のコレクタ電流の１．０×１０-7に対して、１０2倍、１０4倍した、１．０×１０-5、１．０×１０-3を２，３種目のコレクタ電流として選択した。
【００６７】
したがって、このような３種目のコレクタ電流と、当該コレクタ電流に対応するゲート電圧とによる図７の点Ｐ１（点Ｐ１ａ及び点Ｐ１ｂをまとめて表す）、点Ｐ２、点Ｐ３を取得する。ここで、点Ｐ１は第１の実施の形態の点ｐ１に、点Ｐ２は第１の実施の形態の点ｐ２または点ｐ３に、点Ｐ３は第１の実施の形態の点ｐ４にそれぞれ対応している。
【００６８】
なお、この計測処理の詳細については、図７及び図８を用いて後で説明する。
［ステップＳ１３］  制御部２１０は、ステップＳ１２で計測した点Ｐ２と点Ｐ１とを結ぶ直線の傾き（Ｐ２１）を算出する。
【００６９】
例えば、図７に示すグラフによれば、制御部２１０が、点Ｐ１（点Ｐ１ａ）と点Ｐ２とを結ぶ直線の傾き（Ｐ２１）を算出する。または、制御部２１０が、点Ｐ１（点Ｐ１ｂ）と点Ｐ２とを結ぶ直線の傾き（Ｐ２１）を算出する。
【００７０】
［ステップＳ１４］  制御部２１０は、ステップＳ１２で計測した点Ｐ３と点Ｐ２とを結ぶ直線の傾き（Ｐ３２）を算出する。
例えば、図７に示すグラフによれば、制御部２１０が、点Ｐ３と点Ｐ２とを結ぶ直線の傾きを算出する。
【００７１】
［ステップＳ１５］  制御部２１０は、ステップＳ１３で算出した点Ｐ２と点Ｐ１との直線の傾きＰ２１と、ステップＳ１４で算出した点Ｐ３と点Ｐ２との直線の傾きＰ３２とが一致するか否かを判定する。
【００７２】
制御部２１０は、傾きＰ２１と傾きＰ３２とが一致する場合には、ステップＳ１６の処理を実行し、傾きＰ２１と傾きＰ３２とが一致しない場合には、ステップＳ１７の処理を実行する。
【００７３】
［ステップＳ１６］  制御部２１０は、半導体ウェハＷの検査対象の半導体チップ１００にスイッチング不良を起こすように欠陥等が含まれていない、正常品であると判定する。
【００７４】
［ステップＳ１７］  制御部２１０は、半導体ウェハＷの検査対象の半導体チップ１００にスイッチング不良を起こすように欠陥等が含まれた、不良品であると判定する。
なお、制御部２１０は、ＲＡＭ２１０ｂに記憶されている検査対象の半導体チップ１００のロット番号に対して、ステップＳ１６，Ｓ１７での判定結果を対応付ける。
【００７５】
［ステップＳ１８］  制御部２１０は、半導体ウェハＷにおいて検査が完了していない半導体チップ１００が残っているか否かを判定する。
制御部２１０は、検査が完了していない半導体チップ１００が残っている場合には、ステップＳ１９の処理を実行し、全ての半導体チップ１００に対する検査が完了すれば、検査処理を終了する。
【００７６】
［ステップＳ１９］  制御部２１０は、計測装置３００の接触部３０２を検査が完了した半導体チップ１００から別の半導体チップ１００に対して移動させ、新たな検査対象である別の半導体チップ１００のゲート電極１０１及びエミッタ電極１０２に接触子３０２ａ，３０２ｂをそれぞれ接触させる。
【００７７】
なお、制御部２１０は、ステップＳ１９の処理後、再び、ステップＳ１２〜Ｓ１８の処理を実行する。
検査装置２００は、半導体ウェハＷに形成された半導体チップ１００に対して、上記図６のフローチャートに沿って検査処理を実行して、不良品の半導体チップ１００を取り除くことができる。
【００７８】
また、検査装置２００は、上記の検査処理に続いて、不良品を取り除いた半導体チップ１００に対して、漏れ電流、オン抵抗、閾値電圧等の静的な電気的検査を行うことができる。
【００７９】
次に、上記計測処理（ステップＳ１２）について、図７並びに図８を用いて説明する。
図８は、第２の実施の形態の計測処理手順を示すフローチャートである。
［ステップＳ１２ａ］  制御部２１０は、計測装置３００において、電圧印加部３０３に半導体チップ１００のコレクタ電極１０４とエミッタ電極１０２との間に所定の電圧を入力させて、当該電圧を維持させる。
【００８０】
［ステップＳ１２ｂ］  制御部２１０は、計測装置３００において、電圧印加部３０３に、半導体チップ１００のコレクタ電極１０４とエミッタ電極１０２との間の電圧を一定に維持させて、半導体チップ１００のゲート電極１０１にゲート電圧の入力を開始する。
【００８１】
［ステップＳ１２ｃ］  制御部２１０は、計測装置３００の電流計測部３０４が計測した、半導体チップ１００のエミッタ電極１０２から出力されるコレクタ電流を取得する。
［ステップＳ１２ｄ］  制御部２１０は、ステップＳ１２ｃで取得したコレクタ電流が定格電流の１．０×１０-7であるか否かを判定する。
【００８２】
制御部２１０は、ステップＳ１２ｃのコレクタ電流が定格電流の１．０×１０-7ではないと判定すると、ステップＳ１２ｅの処理を実行し、ステップＳ１２ｃのコレクタ電流が定格電流の１．０×１０-7であると判定すると、ステップＳ１２ｆの処理を実行する。
【００８３】
［ステップＳ１２ｅ］  制御部２１０は、計測装置３００の電圧印加部３０３から半導体チップ１００に入力するゲート電圧を所定の増加率で増加する。
制御部２１０は、半導体チップ１００に入力するゲート電圧を増加させると、再び、ステップＳ１２ｃ，Ｓ１２ｄの処理を実行する。
【００８４】
［ステップＳ１２ｆ］  制御部２１０は、定格電流の１．０×１０-7のコレクタ電流と、当該コレクタ電流に対応する第１ゲート電圧とを取得する。
例えば、図７の場合には、制御部２１０は、定格電流の１．０×１０-7のコレクタ電流と、当該コレクタ電流に対応する第１ゲート電圧ＶＧ１（ＶＧ１ａ及びＶＧ１ｂをまとめて表す）と含む点Ｐ１を取得する。
【００８５】
［ステップＳ１２ｇ］  制御部２１０は、計測装置３００の電圧印加部３０３から半導体チップ１００に入力するゲート電圧を所定の増加率で増加する。
［ステップＳ１２ｈ］  制御部２１０は、計測装置３００の電流計測部３０４が計測した、半導体チップ１００のエミッタ電極１０２から出力されるコレクタ電流を取得する。
【００８６】
［ステップＳ１２ｉ］  制御部２１０は、ステップＳ１２ｃで取得したコレクタ電流が定格電流の１．０×１０-5であるか否かを判定する。
制御部２１０は、ステップＳ１２ｈのコレクタ電流が定格電流の１．０×１０-5ではないと判定すると、再び、ステップＳ１２ｇの処理を実行し、ステップＳ１２ｈのコレクタ電流が定格電流の１．０×１０-5であると判定すると、ステップＳ１２ｊの処理を実行する。
【００８７】
［ステップＳ１２ｊ］  制御部２１０は、定格電流の１．０×１０-5のコレクタ電流と、当該コレクタ電流に対応する第２ゲート電圧とを取得する。
例えば、図７の場合には、制御部２１０は、定格電流の１．０×１０-5のコレクタ電流と、当該コレクタ電流に対応する第２ゲート電圧ＶＧ２と含む点Ｐ２を取得する。
【００８８】
［ステップＳ１２ｋ］  制御部２１０は、計測装置３００の電圧印加部３０３から半導体チップ１００に入力するゲート電圧を所定の増加率で増加する。
［ステップＳ１２ｌ］  制御部２１０は、計測装置３００の電流計測部３０４が計測した、半導体チップ１００のエミッタ電極１０２から出力されるコレクタ電流を取得する。
【００８９】
［ステップＳ１２ｍ］  制御部２１０は、ステップＳ１２ｌで取得したコレクタ電流が定格電流の１．０×１０-3であるか否かを判定する。
制御部２１０は、ステップＳ１２ｌのコレクタ電流が定格電流の１．０×１０-3ではないと判定すると、再び、ステップＳ１２ｋの処理を実行し、ステップＳ１２ｌのコレクタ電流が定格電流の１．０×１０-3であると判定すると、ステップＳ１２ｎの処理を実行する。
【００９０】
［ステップＳ１２ｎ］  制御部２１０は、定格電流の１．０×１０-3のコレクタ電流と、当該コレクタ電流に対応する第３ゲート電圧とを取得する。
例えば、図７の場合には、制御部２１０は、定格電流の１．０×１０-3のコレクタ電流と、当該コレクタ電流に対応する第３ゲート電圧ＶＧ３と含む点Ｐ３を取得する。
【００９１】
以上の処理フローによりステップＳ１２の計測処理が終了する。
このように第２の実施の形態の半導体ウェハＷの半導体チップ１００の検査方法では、動的な検査工程を行わずに、半導体チップ１００が、欠陥等が生じた半導体セル１０を含んでいるか否かを判定することができるために、検査によるコストの増加を抑制してスイッチング不良を起こしうる半導体チップ１００を取り除くことができるようになる。また、欠陥の影響を受けやすい微小電流から評価をしているため、微小な欠陥も高感度で検出することが可能となる。
【００９２】
また、一般に半導体ウェハＷに形成された半導体チップ１００は、個片化前に、半導体チップ１００の漏れ電流、オン抵抗、閾値電圧等の静的な電気的検査が行われ、第２の実施の形態の検査装置２００を用いることができる。このため、第２の実施の形態の半導体ウェハＷの半導体チップ１００の検査方法は、検査装置２００により、欠陥等が生じた半導体セル１０を含む半導体チップ１００を取り除いた後に、続けて、これらの電気的検査を実行することができることからも、検査によるコストの増加を抑制することができる。
【符号の説明】
【００９３】
１０  半導体セル
１１  ドリフト層
１２  ゲート電極膜
１３  ゲート酸化膜
１４  Ｐ型ベース領域
１５  Ｎ+層
１６  フィールドストップ層
１７  コレクタ層
１８  層間絶縁膜
１００  半導体チップ
１０１  ゲート電極
１０２  エミッタ電極
１０３  絶縁膜
１０４  コレクタ電極
２００  検査装置
２１０  制御部
２１０ａ  ＣＰＵ
２１０ｂ  ＲＡＭ
２１０ｃ  ＨＤＤ
２１０ｄ  グラフィック処理部
２１０ｅ  入出力インタフェース
２１０ｆ  バス
２２０  表示部
２３０  入力部
３００  計測装置
３０１  ステージ
３０２  接触部
３０２ａ，３０２ｂ  接触子
３０２ｃ  接触子ヘッド
３０３  電圧印加部
３０４  電流計測部
３０５  移動部
３０６  計測制御部
【図１】
0006471421.tif 000002
【図２】
0006471421.tif 000003
【図３】
0006471421.tif 000004
【図４】
0006471421.tif 000005
【図５】
0006471421.tif 000006
【図６】
0006471421.tif 000007
【図７】
0006471421.tif 000008
【図８】
0006471421.tif 000009