(57)【特許請求の範囲】
【請求項１】
絶縁領域及び半導体領域を含む基板と、
前記半導体領域及び前記絶縁領域の上面上に設けられる絶縁膜と、
前記絶縁膜の上面上に設けられ、第１テラス領域を含む第１導電膜と、
前記第１導電膜の前記第１テラス領域の上面上に設けられる第１コンタクトプラグと、を備え、
前記絶縁領域は、前記絶縁領域の上面において、前記第１コンタクトプラグの真下の領域を含み、
前記第１テラス領域の真下の領域において、前記絶縁膜の下面は、前記半導体領域の上面及び前記絶縁領域の上面に接する、半導体記憶装置。
【請求項２】
基板と、
前記基板の上方において、同一の階層に設けられる絶縁領域及びソース線と、
前記ソース線及び前記絶縁領域の上面上に設けられる絶縁膜と、
前記絶縁膜の上面上に設けられる第１導電膜と、
前記第１導電膜の上面上に設けられる第１コンタクトプラグと、を備え、
前記絶縁領域は、前記絶縁領域の上面において、前記第１コンタクトプラグの真下の領域を含む、半導体記憶装置。
【請求項３】
絶縁領域及び半導体領域を含む基板と、
前記半導体領域及び前記絶縁領域の上面上に設けられる第１絶縁膜と、
前記半導体領域及び前記絶縁領域の上面上であって、前記第１絶縁膜が設けられた場所と異なる場所に設けられる第２絶縁膜と、
前記第１絶縁膜の上面上に設けられ、第１テラス領域を含む第１導電膜と、
前記第２絶縁膜の上面上に設けられ、第２テラス領域を含む第２導電膜と、
前記第１導電膜の前記第１テラス領域の上面上に設けられる第１コンタクトプラグと、
前記第２導電膜の前記第２テラス領域の上面上に設けられる第２コンタクトプラグと、
を備え、
前記絶縁領域は、前記絶縁領域の上面において、前記第１コンタクトプラグの真下の領域、及び、前記第２コンタクトプラグの真下の領域を含み、
前記第１テラス領域の真下の領域において、前記第１絶縁膜の下面は、前記半導体領域の上面及び前記絶縁領域の上面に接し、
前記第２テラス領域の真下の領域において、前記第２絶縁膜の下面は、前記半導体領域の上面及び前記絶縁領域の上面に接する半導体記憶装置。
【請求項４】
前記第１導電膜の上方に設けられ、第２テラス領域を含む第３導電層を更に備え、
前記第１テラス領域及び前記第２テラス領域は、第１方向に並び、
前記第１テラス領域は、前記第２テラス領域よりも、前記第１方向に長い、
請求項１記載の半導体記憶装置。
【請求項５】
前記絶縁領域は、前記半導体領域に対して隆起している、請求項１、請求項３、及び請求項４のいずれか一項記載の半導体記憶装置。
【請求項６】
前記絶縁領域の上面は、前記第１コンタクトプラグの真下の領域において、凸凹を有する、請求項５記載の半導体記憶装置。
【請求項７】
前記第１コンタクトプラグの下端は、前記第１導電膜の下方に位置する、請求項１から請求項６のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ショートの発生が防止される半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、絶縁領域及び半導体領域を含む基板と、上記半導体領域及び上記絶縁領域の上面上に設けられる絶縁膜と、上記絶縁膜の上面上に設けられ、第１テラス領域を含む第１導電膜と、上記第１導電膜の前記第１テラス領域の上面上に設けられる第１コンタクトプラグと、を備える。上記絶縁領域は、上記絶縁領域の上面において、上記第１コンタクトプラグの真下の領域を含む。上記第１テラス領域の真下の領域において、上記絶縁膜の下面は、上記半導体領域の上面及び上記絶縁領域の上面に接する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図４】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図５】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図６】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図７】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図８】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図９】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図１０】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図１１】第１実施形態に係る半導体記憶装置の製造工程を説明するための断面図。
【図１２】第１実施形態に係る半導体記憶装置の効果を説明するための模式図。
【図１３】第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１４】第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。
【図１５】第２実施形態に係る半導体記憶装置の効果を説明するための模式図。
【図１６】第１実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための模式図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  構成について
１．１．１  半導体記憶装置の構成について
第１実施形態に係る半導体記憶装置の構成例について、図１を用いて説明する。
【００１０】
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ（Ｒ／Ｄ）１１、センスアンプモジュール１２、ドライバ１３、シーケンサ（コントローラ）１４、レジスタ１５、及び入出力回路（Ｉ／Ｏ）１６を備えている。
【００１１】
メモリセルアレイ１０は、各々がワード線及びビット線に関連付けられている複数のメモリセルトランジスタを備えている。各メモリセルトランジスタは、不揮発にデータを記憶する。また、メモリセルアレイ１０は、複数のメモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２…）を備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、メモリセルトランジスタが複数接続されたＮＡＮＤストリングＮＳの集合である。メモリセルアレイ１０内のブロック数、１ブロックＢＬＫ内のストリングユニット数、１ストリングユニットＳＵ内のＮＡＮＤストリング数、及び１ＮＡＮＤストリングＮＳ内のメモリセルトランジスタ数は、任意の数に設定出来る。以下の説明において、メモリセルアレイ１０の領域をメモリセルアレイ領域、その他の周辺回路の領域を周辺領域とする。メモリセルアレイ領域は、メモリ領域及びフックアップ領域を含む。各領域の詳細については後述する。
【００１２】
ロウデコーダ１１は、ブロックアドレスやページアドレスをデコードする。ロウデコーダ１１は、デコードの結果に基づき、対応するブロックＢＬＫのいずれかのワード線を選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。
【００１３】
センスアンプモジュール１２は、データの読出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスし、入出力回路１６に出力する。センスアンプモジュール１２は、データの書込み時には、ビット線を介して、書込まれるデータをメモリセルトランジスタに転送する。
【００１４】
ドライバ１３は、データの書込み及び読出しに必要な電圧を生成し、ロウデコーダ１１、及びセンスアンプモジュール１２に供給する。
【００１５】
シーケンサ１４は、半導体記憶装置１全体の動作を制御する。
【００１６】
レジスタ１５は、種々の信号を保持する。例えば、レジスタ１５は、データの書込み動作及び消去動作のステータスを保持し、これによって外部のコントローラ（図示せず）に動作が正常に完了したか否かを通知する。また、レジスタ１５は、外部のコントローラから受信したコマンドやアドレス等を保持し、種々のテーブルを保持することも可能である。
【００１７】
入出力回路１６は、外部のコントローラ又はホスト機器（図示せず）とデータの授受を行う。例えば、入出力回路１６は、データの読出し時には、センスアンプモジュール１２でセンスされた読出しデータを外部へ出力し、データ書込み時には、外部から受信した書込みデータをセンスアンプモジュール１２に転送する。
【００１８】
１．１．２  メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図２を用いて説明する。図２では、メモリセルアレイ１０に含まれる１つのブロックＢＬＫを抽出して示している。なお、他のブロックＢＬＫも同様の構成を示している。
【００１９】
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。ストリングユニットＳＵの各々は、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８つのメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１及びＳＴ２とを含む。
【００２０】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続されている。選択トランジスタＳＴ１及びＳＴ２は、データの書込み、読出しを行うＮＡＮＤストリングＮＳの選択に用いる。選択トランジスタＳＴ１の一端は、メモリセルトランジスタＭＴ７の一端に接続される。選択トランジスタＳＴ２の一端は、メモリセルトランジスタＭＴ０の一端に接続される。
【００２１】
メモリセルアレイ１０には、ビット線ＢＬと、ワード線ＷＬと、セレクトゲート線ＳＧＤ及びＳＧＳと、ソース線ＣＥＬＳＲＣと、が設けられる。
【００２２】
ビット線ＢＬは、例えばｍ本（ビット線ＢＬ０〜ＢＬ（ｍ−１））（ｍは自然数）設けられる。ビット線ＢＬ０〜ＢＬ（ｍ−１）はそれぞれ、各ストリングユニットＳＵにおいて同一のカラムに対応するＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１の他端に共通に接続される。
【００２３】
ワード線ＷＬは、例えば８本（ワード線ＷＬ０〜ＷＬ７）設けられる。ワード線ＷＬ０〜ＷＬ７はそれぞれ、各ストリングユニットＳＵに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートに共通に接続される。
【００２４】
セレクトゲート線ＳＧＤは、例えば４本（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）設けられる。セレクトゲート線ＳＧＤ０〜ＳＧＤ３はそれぞれ、ストリングユニットＳＵ０〜ＳＵ３に含まれる選択トランジスタＳＴ１のゲートに接続される。
【００２５】
セレクトゲート線ＳＧＳは、例えば１本設けられる。セレクトゲート線ＳＧＳは、各ストリングユニットＳＵに含まれる選択トランジスタＳＴ２のゲートに共通に接続される。
【００２６】
ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通に設けられる。ソース線ＣＥＬＳＲＣは、各ストリングユニットＳＵに含まれる選択トランジスタＳＴ２の他端に共通に接続される。
【００２７】
なお、データの読出し及び書込みは、同一のワード線ＷＬに接続されるメモリセルトランジスタＭＴに対して一括して行われる。この単位は、ページとして扱われる。
【００２８】
１．１．３  メモリセルアレイの断面構造について
次に、メモリセルアレイの断面構造について図３を用いて説明する。図３は、メモリセルアレイ１０のメモリ領域の断面構造の一例を示している。なお、以下の説明では、半導体基板２０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
【００２９】
半導体基板２０には、ｐ型ウェル領域２０ｐが設けられる。ｐ型ウェル領域２０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域２０ｐ上には、例えば、セレクトゲート線ＳＧＳとして機能する配線層２１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２２、及びセレクトゲート線ＳＧＤとして機能する配線層２３が、順次積層される。配線層２１及び２３は、複数層積層されていてもよい。積層された配線層間には、図示せぬ絶縁膜が設けられる。
【００３０】
配線層２１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートを電気的に接続する。配線層２２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートを電気的に接続する。配線層２３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートを電気的に接続する。配線層２１〜２３及び配線層２１〜２３間の図示せぬ絶縁膜は、例えば平板状であり、ＸＹ平面上においてＸ方向に延びる。
【００３１】
メモリホールＭＨは、配線層２３、２２、２１を貫通してｐ型ウェル領域２０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜２４、電荷蓄積層（絶縁膜）２５、及びトンネル酸化膜２６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）２７が埋め込まれる。半導体ピラー２７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端には、ビット線ＢＬとして機能する配線層２８が設けられる。
【００３２】
以上のように、ｐ型ウェル領域２０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。以上の構成が、Ｘ方向に複数配列されている。１つのストリングユニットＳＵは、例えばＸ方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合を含む。
【００３３】
ｐ型ウェル領域２０ｐの表面内には、ｎ＋型不純物拡散領域２９及びｐ＋型不純物拡散領域３０が設けられる。ｎ＋型不純物拡散領域２９の上面上には、コンタクトプラグ３１が設けられる。コンタクトプラグ３１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層３２が設けられる。ｐ＋型不純物拡散領域３０の上面上にはコンタクトプラグ３３が設けられる。コンタクトプラグ３３の上面上には、ウェル線ＣＰＷＥＬＬとして機能する配線層３４が設けられる。コンタクトプラグ３１及び３３は、例えば平板状であり、ＸＺ平面上においてＸ方向に延びる。
【００３４】
なお、最下層の配線層２１とｐ型ウェル領域２０ｐとの間には、酸化膜３５が設けられる。酸化膜３５と、ｎ＋型不純物拡散領域２９に隣接している最下層の配線層２１とは、ｎ＋型不純物拡散領域２９近傍まで設けられる。これにより、選択トランジスタＳＴ２がオン状態となった場合、ｐ型ウェル領域２０ｐ及び半導体ピラー２７の一部は、選択トランジスタＳＴ２のチャネル領域として機能する。選択トランジスタＳＴ２のチャネル領域は、ｎ＋型不純物拡散領域２９と、メモリセルトランジスタＭＴ０とを電気的に接続する。なお、良好なチャネル領域を形成するため、酸化膜３５の厚さは、配線層２１〜２３間の図示しない絶縁膜の厚さよりも薄い。また、酸化膜３５は、例えば平板状であり、ＸＹ平面上においてＸ方向に延びる。
【００３５】
なお、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３６】
１．１．４  フックアップ領域の断面構造について
次に、フックアップ領域及び周辺領域の断面構造について図４及び図５を用いて説明する。図４は、図３に示されるＩＶ−ＩＶ線に沿った断面図であり、Ｘ方向に沿うメモリ領域、フックアップ領域、及び周辺領域の断面の一例が示される。図５は、図４に示されるフックアップ領域の断面図の一部の拡大図を示している。
【００３７】
まず、フックアップ領域について説明する。図４に示すように、メモリ領域、フックアップ領域、及び周辺領域は、例えばＸ方向に沿って並ぶ。配線層２１〜２３、絶縁膜３６及び酸化膜３５は、メモリ領域側からＸ方向に沿って延び、フックアップ領域に達する。フックアップ領域において、配線層２１〜２３は、Ｘ方向に沿って階段状に引き出される。すなわち、配線層２１〜２３の各々のメモリ領域側からＸ方向に延びる長さは、層毎に異なり、下層の配線層ほど長い。より具体的には、フックアップ領域において、配線層２３は、配線層２２及び２１よりも、メモリ領域側からＸ方向に延びる長さが短い。複数の配線層２２の各々は、下層の配線層２２及び配線層２１よりも、メモリ領域側からＸ方向に延びる長さが短い。配線層２１は、配線層２２及び２３よりも、メモリ領域側からＸ方向に延びる長さが長い。したがって、配線層２１〜２３はそれぞれ、上の階層に位置する配線層が真上に設けられないテラス領域Ｔ２１〜Ｔ２３を有する。配線層２１〜２３は、それぞれテラス領域Ｔ２１〜Ｔ２３の上面に、それぞれコンタクトプラグ３７〜３９が設けられる。コンタクトプラグ３７〜３９は、例えばＺ方向に沿って延びる。
【００３８】
なお、図４の例では、配線層２１〜２３の各々がＹ方向に沿って１列の階段状に引き出されている場合について説明したが、これに限らず、種々の階段形状を適用可能である。例えば、配線層２１〜２３は、Ｙ方向に沿って２列に並ぶ階段形状を有することにより、Ｘ方向の配線長が短縮されてもよい。
【００３９】
ｐ型ウェル領域２０ｐの表面内には、絶縁領域４０が設けられる。絶縁領域４０は、ＳＴＩ（Shallow trench isolation）構造であり、半導体基板２０の表面に設けられた溝に対して酸化膜を埋め込むことによって設けられる。テラス領域Ｔ２１の真下の領域において、酸化膜３５の下面は、絶縁領域４０及びｐ型ウェル領域２０ｐのいずれにも接する。絶縁領域４０は、ｐ型ウェル領域２０ｐの表面において、コンタクトプラグ３７の真下の領域を含む。より具体的には、コンタクトプラグ３７の下端をＺ方向からｐ型ウェル領域２０ｐの表面に投影させた領域は、絶縁領域４０に含まれる。なお、絶縁領域４０の下端は、ｐ型ウェル領域２０ｐの下端よりも下方に位置していてもよい。
【００４０】
絶縁領域４０の周辺の詳細な断面構造について、図５を用いて説明する。図５に示すように、絶縁領域４０は、ｐ型ウェル領域２０ｐの表面に対してＺ方向に隆起している。これに伴い、酸化膜３５のうち絶縁領域４０の上面に設けられる領域は、酸化膜３５の他の領域よりもＺ方向に隆起している。また、配線層２１のうち酸化膜３５の当該隆起した領域の上面に設けられる領域は、配線層２１の他の領域よりもＺ方向に隆起している。コンタクトプラグ３７は、当該配線層２１の隆起した領域の上面に設けられる。
【００４１】
上述の通り、コンタクトプラグ３７を下方に延長させた領域は、ｐ型ウェル領域２０ｐの表面において、絶縁領域４０に含まれる。したがって、絶縁領域４０のＸ方向の長さＬ１は、コンタクトプラグ３７のＸ方向の長さＬ２よりも長い。より具体的には、製造誤差によってコンタクトプラグ３７の位置がＸ方向にずれた場合を考慮して、長さＬ１（例えば１８０ｎｍ）は、長さＬ２（例えば６０ｎｍ）に対して、例えば３倍程度であることが望ましい。
【００４２】
また、配線層２１のうちＺ方向に隆起した領域は、１つ上層に設けられる配線層２２の一端と干渉し得る。干渉は、例えば配線層２１と２２との間においてショートを引き起こし得る。このため、絶縁領域４０と配線層２２との間のＸ方向の長さＬ３は、配線層２１が隆起していることによって配線層２１及び２２の間に干渉が生じない程度に十分に長く設定される。一方、配線層２２のテラス領域Ｔ２２の真下には、絶縁領域４０は設けられないため、上述の如き干渉を考慮する必要が無い。したがって、配線層２１のテラス領域Ｔ２１のＸ方向の長さＬ４（＞Ｌ３＋Ｌ１）は、配線層２２のテラス領域Ｔ２２のＸ方向の長さＬ５よりも長く設定される。
【００４３】
次に、再び図４に戻って、周辺領域について説明する。周辺領域における半導体基板２０上には、例えばｐ型ウェル領域２０ｐの領域外において、素子分離領域ＳＴＩ、及び周辺回路として例えば１つのトランジスタＳＴ３が設けられる。
【００４４】
素子分離領域ＳＴＩは、ＳＴＩ構造であり、例えばメモリ領域及びフックアップ領域と、周辺領域と、を素子分離する。素子分離領域ＳＴＩは、半導体基板２０の表面に設けられた溝に対して酸化膜を埋め込むことによって設けられる。トランジスタＳＴ３は、例えば、メモリ領域及びフックアップ領域を含む半導体基板２０から素子分離領域ＳＴＩによって素子分離される。
【００４５】
絶縁領域４０及び素子分離領域ＳＴＩは、Ｚ方向の深さが略等しい。なお、絶縁領域４０及び素子分離領域ＳＴＩは、Ｚ方向の深さが異なっていてもよく、これに限定されない。
【００４６】
なお、絶縁領域４０及び素子分離領域ＳＴＩは、例えば同一の工程によって一括で設けられる。したがって、絶縁領域４０及び素子分離領域ＳＴＩに埋め込まれている酸化膜は、同じ材料である。
【００４７】
１．１．５  メモリセルアレイの平面構成について
次に、メモリセルアレイの平面の配置について図６を用いて説明する。図６は、メモリセルアレイ１０の上面図であり、メモリ領域及びフックアップ領域にわたる２つのストリングユニットＳＵ（ＳＵ０及びＳＵ１）が示される。
【００４８】
図６に示すように、ｎ＋型不純物拡散領域２９及びｐ＋型不純物拡散領域３０は、例えばＹ方向に沿って並ぶ。ストリングユニットＳＵ０は、例えばｎ＋型不純物拡散領域２９上に設けられるコンタクトプラグ３１と、ｐ＋型不純物拡散領域３０上に設けられるコンタクトプラグ３３と、の間に設けられる。ストリングユニットＳＵ１は、例えばＹ方向に沿って並ぶ２つのｎ＋型不純物拡散領域２９上に設けられる２つのコンタクトプラグ３１の間に設けられる。
【００４９】
各ストリングユニットＳＵには、メモリ領域において、例えば、複数のメモリホールＭＨがＸ方向に沿って配置されている。ストリングユニットＳＵ０及びＳＵ１の各々において同一列に設けられるメモリホールＭＨは、同一のビット線ＢＬに電気的に接続される。各メモリホールＭＨは、種々の配置を適用可能である。例えば、各メモリホールＭＨは、Ｘ方向に沿って一列に配置されてもよく、ＸＹ平面上に千鳥状或いはマトリクス状に配置されてもよい。
【００５０】
また、各ストリングユニットＳＵには、例えば、フックアップ領域において、複数のコンタクトプラグ３７〜３９が、Ｘ方向に沿って配置されている。コンタクトプラグ３７〜３９の各々は、それぞれ図示しない上層の配線層と接続される。図６の例では、ストリングユニットＳＵ０のワード線ＷＬ０〜ＷＬ７はそれぞれ、コンタクトプラグ３８を介して、上層の配線層においてストリングユニットＳＵ１のワード線ＷＬ０〜ＷＬ７と電気的に接続される。また、例えば、ストリングユニットＳＵ０のセレクトゲート線ＳＧＳは、コンタクトプラグ３７を介して、上層の配線層においてストリングユニットＳＵ１のセレクトゲート線ＳＧＳと電気的に接続される。なお、ストリングユニットＳＵ０〜ＳＵ３の各々のセレクトゲート線ＳＧＳは、上層の配線層において接続されずに、コンタクトプラグ３７を介してストリングユニットＳＵ０〜ＳＵ３の各々を別々に駆動してもよい。
【００５１】
なお、フックアップ領域において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳを貫通して半導体基板２０に接続される、図示しない複数のダミーピラーが設けられてもよい。この場合、ダミーピラーは、側面に図示しない絶縁膜が形成され、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳと電気的に接続されない。また、ダミーピラーは、他の配線とも電気的に接続されない。
【００５２】
上述の通り、絶縁領域４０は、コンタクトプラグ３７の下端をＺ方向から半導体基板２０上に投影した領域を含む。したがって、フックアップ領域を上方から見ると、コンタクトプラグ３７が占める領域は、絶縁領域４０が占める領域に含まれる。絶縁領域４０は、例えば、各ストリングユニットＳＵに設けられるコンタクトプラグ３７毎に、対応して設けられる。各絶縁領域４０は、例えば一辺がコンタクトプラグ３７の直径よりも長い矩形領域に広がる。
【００５３】
１．２  製造方法について
次に絶縁領域及び素子分離領域の製造方法について図７〜図１１を用いて説明する。図７〜図１１にはそれぞれ、フックアップ領域及び周辺領域における絶縁領域４０及び素子分離領域ＳＴＩの各製造工程が示される。
【００５４】
まず、図７に示すように、半導体基板２０上に酸化膜４１が形成され、酸化膜４１上に窒化膜４２が堆積される。酸化膜４１は、例えばシリコン酸化膜（ＳｉＯ２）であり、窒化膜４２は、例えば窒化シリコン（ＳｉＮ２）である。続いて、窒化膜４２上に、レジスト４３が堆積される。レジスト４３は、フォトリソグラフィによってパターニングされる。
【００５５】
次に、図８に示すように、異方性エッチングによって、レジスト４３をマスクとして窒化膜４２、酸化膜４１、及び半導体基板の表面がエッチングされる。異方性エッチングとしては、例えばＩＢＥ（Ion beam etching）、又はＲＩＥ（Reactive ion etching）等が用いられる。これにより、半導体基板の表面に絶縁領域４０が設けられる予定の溝４０ｔ及び素子分離領域ＳＴＩが設けられる予定の溝ＳＴＩｔが設けられる。
【００５６】
次に、図９に示すように、半導体基板２０上に残っているレジスト４３が剥離される。
【００５７】
次に、図１０に示すように、例えばＣＶＤ（Chemical vapor deposition）によって、溝４０ｔ及びＳＴＩｔを覆うように、酸化膜４４が設けられる。酸化膜４４は、例えばシリコン酸化膜（ＳｉＯ２）である。
【００５８】
次に、図１１に示すように、例えばＣＭＰ（Chemical mechanical polishing）等によって、窒化膜４２をストッパーとして、窒化膜４２表面に堆積された酸化膜４４が除去される。その後、窒化膜４２が除去される。酸化膜４４は、溝４０ｔ及びＳＴＩｔを覆う部分が分離して残り、絶縁領域４０及び素子分離領域ＳＴＩとして機能する。絶縁領域４０及び素子分離領域ＳＴＩは、半導体基板２０の表面から隆起した形状を有する。
【００５９】
以上のように、絶縁領域４０及び素子分離領域ＳＴＩは、同時に設けられる。この後は、通常の製造工程に戻り、半導体基板２０上にメモリセルアレイ１０等が設けられる。
【００６０】
１．３  本実施形態に係る効果
第１実施形態によれば、ショートの発生を抑制することができる。本効果につき、以下説明する。
【００６１】
三次元積層型の不揮発性半導体記憶装置は、ワード線が半導体基板に対して高さ方向に積層される。高さ方向に積層されたワード線の各々は、階段状に引き出された後、高さ方向に更に引き出すためのコンタクトプラグに接続される。このコンタクトプラグは、エッチングによって設けられたコンタクトホールに導電膜を埋め込むことにより設けられる。しかしながら、コンタクトホール生成の際に過剰にエッチングしてしまった場合、コンタクトホールは、セレクトゲート線を突き抜けてしまう可能性がある。特に、最下層のセレクトゲート線は、最も深いコンタクトホールを生成する必要があるため、Ｚ方向のエッチング誤差が発生しやすい。また、最下層のセレクトゲート線と、半導体基板との間に設けられる絶縁膜は、他の層間に設けられる絶縁膜と比較して、厚さが薄く設定される場合がある。したがって、最下層のワード線に対して設けられるコンタクトホールは、ワード線を突き抜けてしまった場合、下層の絶縁膜を更に突き抜け、半導体基板に達してしまう可能性がある。半導体基板に電気的に接続されたコンタクトプラグは、ショートを引き起こし得る。すなわち、従来の半導体記憶装置は、ショートの発生を引き起こす可能性がある、と言う点について、検討の余地がある。
【００６２】
第１実施形態に係る半導体記憶装置は、最下層のセレクトゲート線ＳＧＳとして機能する配線層２１上に設けられるコンタクトプラグ３７に対応して、半導体基板２０に絶縁領域４０が設けられる。絶縁領域４０は、絶縁領域４０の上面において、コンタクトプラグ３７を下方に延長した領域を含み、配線層２１のテラス領域Ｔ２１の真下の領域は、半導体基板２０の上面を含むようにしている。これにより、コンタクトプラグ３７のコンタクトホールを設ける際に、コンタクトホールの位置及び深さに製造誤差が発生しても、配線層２１と半導体基板２０との間のショートを防止できる。具体的な例について、図１２を用いて以下に説明する。
【００６３】
図１２は、第１実施形態に係る半導体記憶装置において、コンタクトプラグ３７のコンタクトホールが設けられる位置及び深さに製造誤差が発生した場合を示している。図１２（Ａ）は、絶縁領域４０及びその周辺の上面図であり、図１２（Ｂ）は、図１２（Ａ）に示されるＸＩＩ−ＸＩＩ線における断面図である。
【００６４】
図１２（Ａ）に示すように、コンタクトプラグ３７は、設けられるべき所定の位置に設けられた場合のコンタクトプラグ３７ｅからずれた位置に設けられている。しかしながら、絶縁領域４０の一辺の長さは、コンタクトプラグ３７の径に対して十分（例えば３倍程度）長いため、コンタクトプラグ３７は、絶縁領域４０の真上の領域内に位置する。したがって、コンタクトプラグ３７をＺ方向から半導体基板２０の表面上に投影した領域は、絶縁領域４０に含まれる。
【００６５】
また、図１２（Ｂ）に示すように、コンタクトプラグ３７は、所定の深さに設けられた場合のコンタクトプラグ３７ｅからずれた深さに設けられている。具体的には、コンタクトプラグ３７は、配線層２１及び酸化膜３５を貫通し、半導体基板２０の表面よりも深い位置まで達している。しかしながら、絶縁領域４０は、図示しない素子分離領域ＳＴＩと略等しい深さで設けられる。したがって、コンタクトホールが配線層２１及び酸化膜３５を貫通した場合でも、コンタクトホールは、絶縁領域４０を貫通しない。このように、コンタクトプラグ３７は、半導体基板２０に接しない。したがって、第１実施形態に係る半導体記憶装置１は、ショートの発生を防止することができる。
【００６６】
また、配線層２１のテラス領域Ｔ２１は、配線層２２のテラス領域Ｔ２２よりもＸ方向に長くなるようにしている。これにより、テラス領域Ｔ２１は、配線層２１から絶縁領域４０までのＸ方向の長さＬ３を確保できる。このため、素子分離領域ＳＴＩと同じ製造工程内で絶縁領域４０が設けられることによって配線層２１が隆起してしまう場合においても、配線層２１の隆起した部分と配線層２２との間の干渉を防止することができる。
【００６７】
また、第１実施形態の第１の態様によれば、絶縁領域４０は、半導体基板２０に対して隆起している。補足すると、半導体基板２０の上面には、絶縁領域４０と同様のＳＴＩ構造を有する素子分離領域ＳＴＩが設けられる。素子分離領域ＳＴＩは、製造工程を省略するため、半導体基板２０に対して平坦化する工程が省略され得る。このため、素子分離領域ＳＴＩは、半導体基板２０に対して隆起している。一方、絶縁領域４０は、製造工程数の増加を抑えるために、素子分離領域ＳＴＩが設けられる工程内で設けられることが望ましい。このため、素子分離領域ＳＴＩの製造工程で半導体基板２０に対して平坦化する工程が省略された場合、絶縁領域４０の表面を半導体基板２０に対して平坦化する工程は、同様に省略されることが望ましい。したがって、絶縁領域４０は、新たな工程を追加しない場合、半導体基板２０に対して隆起する。換言すると、絶縁領域４０は、新たな工程を追加することなく設けることができる一方、半導体基板２０に対して隆起した形状となる。
【００６８】
また、第１実施形態の第２の態様によれば、絶縁領域４０は、素子分離領域ＳＴＩと同じ材料（例えばシリコン酸化膜）で形成されるようにしている。これにより、絶縁領域４０を素子分離領域ＳＴＩと同一の工程で製造することができる。
【００６９】
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、ソース線ＣＥＬＳＲＣがセレクトゲート線ＳＧＳの下方に配置される場合において、ソース線ＣＥＬＳＲＣとセレクトゲート線ＳＧＳとの間のショートを防止するものである。以下の説明では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。
【００７０】
２．１  メモリセルアレイの断面構造について
第２実施形態に係る半導体記憶装置のメモリセルアレイの断面構造について図１３を用いて説明する。図１３は、メモリセルアレイ１０のメモリ領域の断面構造の一例を示している。
【００７１】
半導体基板２０上には、絶縁膜５１が設けられる。絶縁膜５１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層３２Ａが設けられる。配線層３２Ａは、複数のブロックＢＬＫに共通接続される。配線層３２Ａは、複数のブロックＢＬＫにわたってＸＹ平面上に平板状に広がる。
【００７２】
配線層３２Ａの上方に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、配線層３２Ａ上には、例えば、セレクトゲート線ＳＧＳとして機能する配線層２１、ワード線ＷＬ０〜ＷＬ７として機能する例えば８層の配線層２２、及びセレクトゲート線ＳＧＤとして機能する配線層２３が、順次積層される。積層された配線層２１〜２３及び３２Ａの間には、図示せぬ絶縁膜が設けられる。
【００７３】
メモリホールＭＨは、配線層２３、２２、２１を貫通して配線層３２Ａに達するように設けられる。したがって、第１実施形態と同様、配線層３２Ａの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。以上の構成が、Ｘ方向に複数配列されている。１つのストリングユニットＳＵは、例えばＸ方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合を含む。
【００７４】
なお、図１３の例では、配線層２１及び２２は、例えばＹ方向に沿って並ぶ複数のＮＡＮＤストリング間を接続する。各ブロックＢＬＫ内の複数のＮＡＮＤストリングの各々の選択トランジスタＳＴ２のソース領域は、配線層３２Ａに共通接続される。
【００７５】
２．２  フックアップ領域の断面構造について
次に、第２実施形態に係るフックアップ領域の断面構造について図１４を用いて説明する。図１４は、図１３におけるＸＩＶ−ＸＩＶ線に沿った断面図であり、第２実施形態に係るメモリセルアレイ１０のフックアップ領域の一例を示している。
【００７６】
図１４に示すように、配線層２１〜２３及び３２Ａ、並びに絶縁膜３６は、メモリ領域側からＸ方向に沿って延び、フックアップ領域に達する。フックアップ領域において、配線層２１〜２３及び３２Ａは、Ｘ方向に沿って階段状に引き出される。すなわち、配線層２１〜２３及び３２Ａの各々のメモリ領域側からＸ方向に延びる長さは、層毎に異なり、下層の配線層ほど長い。具体的には、配線層３２Ａは、他の配線層２１〜２３よりも、メモリ領域側からＸ方向に延びる長さが最も長い。したがって、配線層３２Ａは、上面の真上において配線層２１〜２３が設けられないテラス領域Ｔ３２を含む。配線層３２Ａは、テラス領域Ｔ３２の上面に、コンタクトプラグ５２が設けられる。コンタクトプラグ５２は、例えばＺ方向に沿って延びる。
【００７７】
なお、図１３の例では、配線層２１〜２３及び３２Ａの各々がＹ方向に沿って１列の階段状に引き出されている場合について説明したが、これに限らず、種々の階段形状を適用可能である。例えば、配線層２１〜２３及び３２Ａは、Ｙ方向に沿って２列に並ぶ階段形状を有することにより、Ｘ方向の配線長が短縮されてもよい。
【００７８】
配線層３２Ａ内には、絶縁領域４０Ａが設けられる。絶縁領域４０Ａは、例えば配線層３２ＡをＺ方向に貫通する穴に対して酸化膜を埋め込むことによって設けられる。絶縁領域４０Ａは、配線層３２Ａの表面において、コンタクトプラグ３７の真下の領域を含む。より具体的には、コンタクトプラグ３７の下端をＺ方向から配線層３２Ａの表面に投影させた領域は、絶縁領域４０Ａに含まれる。
【００７９】
配線層２１〜２３、及び３２Ａの真下の領域における半導体基板２０及び絶縁膜５１には、例えばトランジスタＳＴ４が設けられる。トランジスタＳＴ４は、例えば一端が配線層５３に接続され、他端が配線層５４に接続される。配線層５３及び５４は、例えば絶縁膜５１内をＸ方向に沿って延びる。配線層５３及び５４は、例えば真上に配線層２１〜２３及び３２Ａが設けられない領域において、コンタクトプラグ５５及び５６にそれぞれ接続される。コンタクトプラグ５５及び５６は、例えばＺ方向に沿って延びる。
【００８０】
なお、配線層３２Ａと同一の階層において、コンタクトプラグ５５及び５６が設けられる領域には、絶縁領域５７が設けられている。絶縁領域５７は、コンタクトプラグ５５及び５６がＺ方向に貫通している。絶縁領域４０Ａ及び５７は、例えば同一の工程によって一括で設けられる。したがって、絶縁領域４０Ａ及び５７に埋め込まれている酸化膜は、同じ材料である。
【００８１】
２．３  本実施形態に係る効果
第２実施形態に係る半導体記憶装置は、セレクトゲート線ＳＧＳとして機能する配線層２１上に設けられるコンタクトプラグ３７に対応して、ソース線ＣＥＬＳＲＣとして機能する配線層３２Ａに絶縁領域４０Ａが設けられる。絶縁領域４０Ａは、配線層３２Ａの上面において、コンタクトプラグ３７を下方に延長した領域を含むようにしている。これにより、コンタクトプラグ３７のコンタクトホールを設ける際に、コンタクトホールの位置及び深さに製造誤差が発生しても、配線層２１と配線層３２Ａとの間でショートが発生しない。具体的な例について、図１５を用いて以下に説明する。
【００８２】
図１５は、第２実施形態に係る半導体記憶装置において、コンタクトプラグ３７のコンタクトホールが設けられる位置及び深さに製造誤差が発生した場合を示している。図１５（Ａ）は、絶縁領域４０Ａ及びその周辺の上面図であり、図１５（Ｂ）は、図１５（Ａ）に示されるＸＶ−ＸＶ線における断面図である。
【００８３】
図１５（Ａ）に示すように、コンタクトプラグ３７は、設けられるべき所定の位置に設けられた場合のコンタクトプラグ３７ｅからずれた位置に設けられている。しかしながら、絶縁領域４０Ａの一辺の長さは、コンタクトプラグ３７の径に対して十分長いため、コンタクトプラグ３７の真下には、絶縁領域４０Ａが位置する。したがって、コンタクトプラグ３７をＺ方向から半導体表面上に投影した領域は、絶縁領域４０Ａに含まれる。
【００８４】
また、図１５（Ｂ）に示すように、コンタクトプラグ３７は、配線層２１及び絶縁膜３６を貫通し、配線層３２Ａの表面よりも深い位置まで達している。しかしながら、絶縁領域４０Ａは、配線層３２Ａを貫通する穴を埋め込むように設けられるため、絶縁膜５１の表面に達する。したがって、コンタクトホールが配線層２１を貫通した場合でも、コンタクトプラグ３７は、配線層３２Ａに接しない。したがって、第２実施形態に係る半導体記憶装置１は、ショートの発生を防止することができる。
【００８５】
また、第２実施形態の第１の態様によれば、絶縁領域４０Ａは、絶縁領域５７と同じ材料（例えばシリコン酸化膜）で形成されるようにしている。これにより、絶縁領域４０Ａを絶縁領域５７と同一の工程で製造することができる。
【００８６】
３．変形例等
実施形態は、上述の第１実施形態及び第２実施形態で述べた形態に限らず、種々の変形が可能である。例えば、絶縁領域４０又は４０Ａは、複数のコンタクトプラグ３７をＺ方向から半導体基板２０上に投影した領域を含んでもよい。具体的には例えば、Ｙ方向に沿って並ぶ複数のストリングユニットＳＵ、或いはＹ方向に沿って並ぶ複数のブロックＢＬＫに設けられる複数のコンタクトプラグ３７に対して、１つの絶縁領域４０又は４０Ａが設けられてもよい。また例えば、絶縁領域４０又は４０Ａは、フックアップ領域全域にわたってＸＹ平面上に広がるように設けられてもよい。また、その形状は矩形に限らず、例えば円形や楕円形等、種々の形状を適用可能である。
【００８７】
また、例えば、上述の第１実施形態では、絶縁領域４０は、半導体基板２０の上面に対して隆起している。しかしながら、絶縁領域４０の上面は、凸凹を有していてもよい。
【００８８】
上述の第１実施形態に係る変形例について、図１６を用いて説明する。図１６（Ａ）は、第１実施形態の変形例に係る絶縁領域４０Ｂを説明するための上面図であり、図１６（Ｂ）は、図１６（Ａ）におけるＸＶＩ−ＸＶＩ線に沿う断面図である。
【００８９】
図１６（Ａ）に示すように、半導体基板２０の上面に設けられた溝には、絶縁領域４０Ｂを設けるため、酸化膜５８が埋め込まれる。更に、酸化膜５８の一部の領域は、例えばエッチングによって、凹部５８ｃが形成される。凹部５８ｃの底部は、例えば、半導体基板２０の上面と同じ程度の深さとなるように形成される。凹部５８ｃは、コンタクトプラグ３７の真下に含まれる位置に設けられる。図１６（Ａ）の例では、凹部５８ｃの位置する領域は、Ｚ方向から見下ろした際に、例えば円形の形状を有し、コンタクトプラグ３７の位置する領域内に含まれる。
【００９０】
上述の通り、酸化膜５８は、半導体基板２０の上面に対して隆起している。したがって、図１６（Ｂ）に示すように、絶縁領域４０Ｂは、半導体基板２０と凹部５８ｃの間の領域では半導体基板２０に対して隆起している。一方、絶縁領域４０Ｂは、凹部５８ｃにおいて、周囲の酸化膜５８に対して半導体基板２０の上面と同程度まで沈降している。これに伴い、酸化膜３５のうち、半導体基板２０と酸化膜５８の凹部５８ｃの間との領域の上面上に設けられる領域は、半導体基板２０の上面に設けられる領域よりもＺ方向に隆起している。また、酸化膜３５のうち、凹部５８ｃの上面上に設けられる領域は、酸化膜５８の他の領域の上面上に設けられる領域に対して、Ｚ方向に沈降している。配線層２１についても同様に、凹部５８ｃの真上に設けられる領域は、酸化膜５８の他の領域の真上に設けられる領域に対して、Ｚ方向に沈降している。したがって、配線層２１の上面は、Ｘ方向に沿って見ると、半導体基板２０と酸化膜５８の凹部５８ｃとの間の領域の真上において隆起した後、凹部５８ｃの真上で沈降し、再び酸化膜５８の凹部５８ｃと半導体基板２０との間の領域の真上において隆起している。上述の通り、Ｚ方向から見下ろした際に、凹部５８ｃの位置する領域は、コンタクトプラグ３７の位置する領域に含まれる。したがって、配線層２１の上面は、コンタクトプラグ３７の下端が接する領域において、凸凹を有する。
【００９１】
第１実施形態の変形例によれば、絶縁領域４０Ｂの上面は、コンタクトプラグ３７の真下の領域において凸凹を有するようにしている。これにより、コンタクトプラグ３７は、配線層２１の上面のうち、凸凹を有する部分に設けられる。したがって、配線層２１が平坦に設けられる場合と比較してコンタクトプラグ３７と配線層２１との間の接触面積が増加し、接触不良を抑制することができる。
【００９２】
その他、各実施形態において、以下の事項が適用されることが可能である。
【００９３】
メモリセルは、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはＲｕなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有する。Ｈｉｇｈ−ｋ膜としては、ＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成される。ここで、仕事関数調整用の材料は、ＴａＯなどの金属酸化膜、又はＴａＮなどの金属窒化膜である。制御電極としては、Ｗなどを用いてもよい。
【００９４】
また、メモリセル間にはエアギャップを形成することができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９６】
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプモジュール、１３…ドライバ、１４…シーケンサ、１５…レジスタ、１６…入出力回路、２０…半導体基板、２１〜２３、２８、３２、３２、３４、５３、５４…配線層、３７〜３９、５２、５５、５６…コンタクトプラグ、４０、５７…絶縁領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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