(57)【特許請求の範囲】
【請求項１】
通常モードよりも消費電力を削減させた省エネモードを有する電子機器であって、
前記電子機器を動作させる複数のプログラムが記憶され、前記省エネモード時に読み書きが停止される不揮発性の第２記憶部と、
前記第２記憶部に比べると記憶容量は小さいがデータの読み書き速度は速く、前記省エネモード時にも動作する第１記憶部と、
使用する前記プログラムを前記第２記憶部から前記第１記憶部にロードし、前記第１記憶部上で実行する第１モジュールと、
前記通常モード時に、前記第２記憶部に記憶された複数のプログラムの内、前記省エネモードにおいて前記第１モジュールの使用が見込まれるプログラムを使用見込プログラムとして予測する予測部と、
前記通常モードから前記省エネモードへの移行時に、前記予測部により予測された前記使用見込プログラムを前記第２記憶部から前記第１記憶部にロードさせるロード部とを具備することを特徴とする電子機器。
【請求項２】
ネットワークに接続された通信インターフェースを具備し、
前記予測部は、前記通常モード中に前記ネットワーク経由で受信されたネットワークパケットに基づいて前記使用見込プログラムを予測することを特徴とする請求項１記載の電子機器。
【請求項３】
前記予測部は、前記ネットワークパケットの単位時間当たりのパケット量と、前記ネットワークパケットの種類と、前記ネットワークパケットの応答処理に使用するプログラムとのいずれか１以上に基づいて前記使用見込プログラムを予測することを特徴とする請求項２記載の電子機器。
【請求項４】
前記省エネモードは、前記第１記憶部及び前記第１モジュールが動作する第１スリープ状態と、前記第１記憶部及び前記第１モジュールが動作を停止させ、前記第１スリープ状態よりもさらに消費電力が削減される第２スリープ状態とからなり、
前記第２スリープ状態で動作し、前記ネットワーク経由で前記ネットワークパケットを代理受信する第２モジュールを具備し、
前記省エネモードでは、前記第１スリープ状態と前記第２スリープ状態との間で繰り返し移行され、
前記第１モジュールは、前記第１スリープ状態において、前記第２モジュールで対応できない前記ネットワークパケットへの対応を実行することを特徴とする請求項２又は３記載の電子機器。
【請求項５】
前記予測部は、有効になっている機能と、接続されているデバイスの情報とのいずれか１以上に基づいて前記使用見込プログラムを予測することを特徴とする請求項１乃至４のいずれかに記載の電子機器。
【請求項６】
前記予測部は、所定時間毎に前記使用見込プログラムを予測し、
前記ロード部は、前記通常モードから前記省エネモードへの移行時に、前記予測部により直前に予測された前記使用見込プログラムを前記第２記憶部から前記第１記憶部にロードさせることを特徴とする請求項１乃至５のいずれかに記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置（複写機、複合機）等の電子機器に関する。
【背景技術】
【０００２】
従来、複写機や複合機等の画像形成装置では、一定期間以上操作がない場合に省エネモードに移行することにより、低消費電力化を図っている（例えば、特許文献１参照）。特許文献１では、次に実行される可能性の高い印刷ジョブを予測し、当該印刷ジョブを予めＨＤＤから省エネモード中に動作するメモリーに読み出し、ＨＤＤの起動回数を低減することにより、低消費電力化を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１０２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
画像形成装置の制御を行うＬＳＩは、複数の電源階層で構成されており、個別に電源のＯＮ／ＯＦＦを設定することができる。各電源階層は、複数のモジュールを備えている。ＬＳＩは、内部が４つの電源階層としてＦＰ（フルパワー）階層、ＤＲＡＭ階層、メインＣＰＵ階層、ＤＳ（ディープスリープ）階層に分かれ、電源モードは、通常モードと、ライトスリープ状態及びディープスリープ状態の２つの省エネモードとからなる。通常モードでは、全ての階層への電源供給がオンされ、ライトスリープ状態の省エネモードでは、ＦＰ階層への電源供給がオフされ（ＤＲＡＭ階層、メインＣＰＵ階層、ＤＳ階層への電源供給はオン）、ディープスリープ状態の省エネモードでは、ＤＳ階層を除く他の階層への電源供給がオフされる。
【０００５】
ＤＳ階層には、ネットワーク通信を制御するモジュールが存在する。そして、省エネモードでは、通常、ＤＳ階層への電源供給のみがオンされているディープスリープ状態であるが、ネットワーク応答の目的で、定期的（例えば、３０秒毎）に一度ライトスリープ状態になる。そして、ライトスリープ状態でネットワーク処理（ＤＳ階層で対応できないネットワークパケットへの対応）を実行し終わると、再びディープスリープ状態になり、これを繰り返す。
【０００６】
ここで、ＦＰ階層には、複数のモジュール（ＬＣＤＣ／ＶＩＤＥＯ／ＮＡＮＤＣ／ＳＰＩＢ／ＵＳＢ−Ｈ／ＳＤＩＦ−ＣＡＲＤ／ＫＣＤ−ＦＰ／ＳＣＡＮ／ＩＥＰＨＴ／ＧＥＵ／ＧＢＣＵ／ＫＣＳ／Ｉ２Ｃ／ＳＳＩ／ＵＡＲＴ／ＣｏｒｅＳｉｇｈｔ／ＣＬＫＧＥＮ−ＦＰ／その他ＧＩＣＬ系等）が存在し、ライトスリープ状態ではこれらにアクセスできない。すなわち、ＦＰ階層への電源供給がオフ中であるため、ＦＰ階層にアクセスするとアボートされ、実行されているプログラムを中断される。
【０００７】
ＦＰ階層の複数のモジュールの中で特に問題となるのが、ＮＡＮＤ型フラッシュメモリー（以下、ＮＡＮＤメモリーと称す）へのアクセスを制御するＮＡＮＤＣである。ＮＡＮＤメモリーは、不揮発性記憶素子のフラッシュメモリーの一種であり、メインＣＰＵが必要とするアプリケーションやライブラリのプログラムが格納されている。従って、メインＣＰＵは、必要とするプログラムを逐次ＤＲＡＭにロードして実行している。しかし、ライトスリープ状態では、ＮＡＮＤＣが存在するＦＰ階層への電源供給がオフであるため、メインＣＰＵは、ＤＲＡＭ上に必要とするプログラムが無くなっても、ＮＡＮＤメモリーからリードできない。このため、従来では、ライトスリープ状態でネットワーク処理（ＤＳ階層で対応できないネットワークパケットへの対応）を実行する際に、ＤＲＡＭ上に必要とするプログラムが無くなったら、ＮＡＮＤメモリーからプログラムをロードするために、ＦＰ階層への電源供給がオンさせなければならなくなるという問題点があった。
【０００８】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、省エネモード中にプログラムをロードする回数を低減させることができる電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の電子機器は、通常モードよりも消費電力を削減させた省エネモードを有する電子機器であって、前記電子機器を動作させる複数のプログラムが記憶され、前記省エネモード時に読み書きが停止される不揮発性の第２記憶部と、前記第２記憶部に比べると記憶容量は小さいがデータの読み書き速度は速く、前記省エネモード時にも動作する第１記憶部と、使用する前記プログラムを前記第２記憶部から前記第１記憶部にロードし、前記第１記憶部上で実行する第１モジュールと、前記通常モード時に、前記第２記憶部に記憶された複数のプログラムの内、前記省エネモードにおいて前記第１モジュールの使用が見込まれるプログラムを使用見込プログラムとして予測する予測部と、前記通常モードから前記省エネモードへの移行時に、前記予測部により予測された前記使用見込プログラムを前記第２記憶部から前記第１記憶部にロードさせるロード部とを具備することを特徴とする。
さらに、本発明の電子機器は、ネットワークに接続された通信インターフェースを具備し、前記予測部は、前記通常モード中に前記ネットワーク経由で受信されたネットワークパケットに基づいて前記使用見込プログラムを予測しても良い。
さらに、本発明の電子機器は、前記予測部は、前記ネットワークパケットの単位時間当たりのパケット量と、前記ネットワークパケットの種類と、前記ネットワークパケットの応答処理に使用するプログラムとのいずれか１以上に基づいて前記使用見込プログラムを予測しても良い。
さらに、本発明の電子機器は、前記省エネモードは、前記第１記憶部及び前記第１モジュールが動作する第１スリープ状態と、前記第１記憶部及び前記第１モジュールが動作を停止させ、前記第１スリープ状態よりもさらに消費電力が削減される第２スリープ状態とからなり、前記第２スリープ状態で動作し、前記ネットワーク経由で前記ネットワークパケットを代理受信する第２モジュールを具備し、前記省エネモードでは、前記第１スリープ状態と前記第２スリープ状態との間で繰り返し移行され、前記第１モジュールは、前記第１スリープ状態において、前記第２モジュールで対応できない前記ネットワークパケットへの対応を実行しても良い。
さらに、本発明の電子機器は、前記予測部は、有効になっている機能と、接続されているデバイスの情報とのいずれか１以上に基づいて前記使用見込プログラムを予測しても良い。
さらに、本発明の電子機器は、前記予測部は、所定時間毎に前記使用見込プログラムを予測し、前記ロード部は、前記通常モードから前記省エネモードへの移行時に、前記予測部により直前に予測された前記使用見込プログラムを前記第２記憶部から前記第１記憶部にロードさせても良い。
【発明の効果】
【００１０】
本発明によれば、第１記憶部には、予測部によって省エネモード中の使用が予測された使用見込プログラムが記憶された状態となり、省エネモード中にプログラムを第２記憶部から第１記憶部へロードする回数を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る電子機器の実施の形態である画像形成装置の概略構成を示すブロック図である。
【図２】図１に示すネットワークＣＰＵ及びメインＣＰＵの構成を示すブロック図である。
【図３】図１に示す主制御部の電源状態の遷移図である。
【図４】図１に示す主制御部の省エネモード移行動作を説明するフローチャートである。
【図５】図２に示す測定部によって蓄積されるパケット情報例を示す図である。
【図６】図２に示す省エネ制御部の動作を説明する説明図である。
【図７】図１に示す画像形成装置における省エネモード移動動作の他の例を説明するフローチャートである。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して具体的に説明する。
本発明の電子機器は、複写機や複合機等の画像形成装置１であり、図１を参照すると、原稿読取部２と、原稿給送部３と、記録部４と、操作部５と、パネルＣＰＵ６と、エンジンＣＰＵ７と、主制御部８と、通信インターフェース（Ｉ／Ｆ）９と、記憶部１０とを備えている。操作部５は、液晶表示部、各種の操作ボタン等が設けられ、ユーザーは操作部５を操作して指示を入力することで、画像形成装置１の各種の設定を行い、画像形成等の各種機能を実行させる。
【００１３】
原稿給送部３は、載置された原稿を１枚ずつ順に繰り出して原稿読取部２に給送し、原稿読取部２は、原稿給送部３による給送動作と同期して原稿を読み取って画像データを取得し、取得した画像データを記録部４に出力する。そして、記録部４は、感光体ドラム、帯電部、露光部、現像部、転写部、定着部等を備え、帯電、露光、現像、転写、定着からなる画像形成プロセスを実行することで、取得した画像データに基づくトナー像を記録紙Ｐに記録する。
【００１４】
パネルＣＰＵ６は、主制御部８からの指示に基づいて操作部５における液晶表示部の表示制御を行う表示制御部として機能する。エンジンＣＰＵ７は、主制御部８から指示に基づいて原稿読取部２、原稿給送部３及び記録部４の動作制御を行う記録制御部として機能する。
【００１５】
主制御部８は、画像形成装置の制御を行うＬＳＩ（大規模集積回路）であり、ネットワークＣＰＵ８１と、メインＣＰＵ８２と、ＤＲＡＭＣ８３と、ＮＡＮＤＣ８４と、ＳＤＲＡＭ８５と、ＮＡＮＤメモリー８６とを備えている。主制御部８は、内部が４つの電源階層としてＦＰ（フルパワー）階層、ＤＲＡＭ階層、メインＣＰＵ階層、ＤＳ（ディープスリープ）階層に分かれ、電源モードは、通常モードと、ライトスリープ状態及びディープスリープ状態の２つの省エネモードとからなる。通常モードでは、全ての階層への電源供給がオンされ、ライトスリープ状態の省エネモードでは、ＦＰ階層への電源供給がオフされ（ＤＲＡＭ階層、メインＣＰＵ階層、ＤＳ階層への電源供給はオン）、ディープスリープ状態の省エネモードでは、ＤＳ階層を除く他の階層への電源供給がオフされる。
【００１６】
ＤＳ階層には、ネットワークＣＰＵ８１が存在する。ネットワークＣＰＵ８１は、通信Ｉ／Ｆ９に接続されたＬＡＮやインターネット等のネットワーク経由で受信したネットワークパケットの最小限の応答処理（代理応答）を実行する。すなわち、ネットワークＣＰＵ８１は、図２に示すように、代理通信部１０１として機能する。
【００１７】
メインＣＰＵ階層には、メインＣＰＵ８２が存在する。メインＣＰＵ８２は、装置全体の制御を行うと共に、図２に示すように、ネットワーク通信を制御する通信部１００や、省エネ制御部１１０としても機能する。
【００１８】
ＤＲＡＭ階層には、ＳＤＲＡＭ８５へのデータの書き込み及びＳＤＲＡＭ８５からのデータの読み出しを制御するコントローラーであるＤＲＡＭＣ８３が存在する。ＳＤＲＡＭ８５は、揮発性メモリーであり、メインＣＰＵ８２が使用するプログラムが一時的に記憶される。また、ＳＤＲＡＭ８５は、ＮＡＮＤメモリー８６に比べると、記憶容量は小さいが、データの読み書き速度は速い。なお、ＳＤＲＡＭ８５のリフレッシュは、図示しないハードウェアによって実行され、ＤＲＡＭ階層への電源供給がオフされるディープスリープ状態の省エネモードにおいても記憶内容が保持される。
【００１９】
ＦＰ階層には、ＮＡＮＤメモリー８６へのデータの書き込み及びＮＡＮＤメモリー８６からのデータの読み出しを制御するコントローラーであるＮＡＮＤＣ８４が存在する。ＮＡＮＤメモリー８６は不揮発性メモリーであり、装置全体を制御するための各種のプログラムが記憶されている。メインＣＰＵは、使用するプログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５にロードさせ、ＳＤＲＡＭ８５上からプログラムを実行する。
【００２０】
記憶部１０は、半導体メモリーやＨＤＤ（Hard Disk Drive）等の記憶手段であり、原稿読取部２によって取得された画像データ等が記憶される。
【００２１】
図３には、主制御部８の電源状態の遷移図が示されている。主制御部８は、通常、通常モードで動作しており、キー押下等による省エネ移行命令もしくは、タイマーによって所定期間動作なしを検知した場合に、省エネモード（ディープスリープ状態）に移行する。
省エネモード（ディープスリープ状態）においては、ネットワークＣＰＵ８１が動作しており、受信したネットワークパケットの最小限の応答処理（代理応答）を実行する。しかし、ネットワークＣＰＵ８１だけでは処理しきれないネットワークパケットが存在し、これらの対応不可パケットを受信された場合は、メインＣＰＵ８２を起動して処理を実行する必要がある。そこで、主制御部８は、定期的（例えば、３０秒毎）に設定されている移行時間もしくは、対応不可パケットの受信時に省エネモード（ライトスリープ状態）へ移行し、メインＣＰＵ８２およびＤＲＡＭＣ８３を起動させ、受信したネットワークパケットの応答処理を実行する。そして、主制御部８は、省エネモード（ライトスリープ状態）でネットワーク処理（ＤＳ階層のネットワークＣＰＵ８１で対応できない対応不可パケットの応答処理）を実行し終わると、再びディープスリープ状態になり、これを繰り返す。なお、省エネモード（ライトスリープ状態）において、メインＣＰＵ８２はＳＤＲＡＭ８５上に存在するプログラムを実行するが、使用するプログラムがＳＤＲＡＭ８５上に存在しない場合は、一旦ＦＰ階層の電源供給をオンさせてＮＡＮＤＣ８３を起動させ、使用するプログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５へロードさせる。その後、メインＣＰＵ８２は、ＦＰ階層の電源供給をオフさせた後、ＳＤＲＡＭ８５にロードしたプログラムを実行する。
【００２２】
次に、主制御部８の省エネモード移行動作について図４乃至図６を参照して詳細に説明する。
図４を参照すると、主制御部８のメインＣＰＵ８２は、通常モードにおいて、省エネ制御部１１０として機能し、通信Ｉ／Ｆ９に接続されたＬＡＮやインターネット等のネットワークからのネットワークパケットの受信を監視していると共に（ステップＳ１１）、省エネモードへの移行トリガー（キー押下等による省エネ移行命令もしくは、タイマーによって所定期間動作なしの検知）を監視している（ステップＳ１２）。
【００２３】
ステップＳ１１でネットワークパケットが受信されると、省エネ制御部１１０は測定部１１１として機能し、図５（ａ）に示すように、ネットワークパケットの受信時刻と、受信したネットワークパケットの種類と、受信したネットワークパケットの応答処理に使用するプログラムとをパケット情報としてＳＤＲＡＭ８５に蓄積させ（ステップＳ１３）、ステップＳ１１に戻る。なお、パケット情報は、ＮＡＮＤメモリー８６もしくは、記憶部１０に蓄積するようにしても良い。
【００２４】
ステップＳ１２で省エネモードへの移行トリガーが検出されると、省エネ制御部１１０は予測部１１２として機能し、ＳＤＲＡＭ８５に蓄積されているパケット情報に基づき、省エネモード中に使用が見込まれるプログラムを予測する（ステップＳ１４）。なお、ＳＤＲＡＭ８５にパケット情報を蓄積する蓄積時間Ｔが予め設定されており、図６（ａ）に示すように、時刻ｔ１に省エネモードへの移行トリガーが検出されると、直前の時刻ｔ１−Ｔから時刻ｔ１がパケット情報蓄積期間となる。このパケット情報蓄積期間に蓄積されたパケット情報に基づき、予測部１１２は、省エネモード中に使用するプログラムを予測する。以下、予測部１１２によって予測されたプログラムを使用見込プログラムと称す。また、使用見込プログラムの数は、使用見込プログラムの大きさとＳＤＲＡＭ８５の空き容量との兼ね合いで適宜決定される。なお、パケット情報を蓄積する蓄積時間Ｔの代わりに、パケット情報を蓄積する数を予め設定しておくようにしても良い。
【００２５】
予測部１１２は、例えば、パケット情報蓄積期間に蓄積されたネットワークパケットの種類のカウント数に基づき、カウント数が多い順に、応答処理に使用するプログラムを使用見込プログラムとする。また、予測部１１２は、パケット情報蓄積期間に蓄積されたネットワークパケットの順番に基づき、直近の蓄積した種類から順に、応答処理に使用するプログラムを使用見込プログラムとする。さらに、予測部１１２は、単位時間当たりのパケット量、有効になっている機能、接続されているデバイスの情報に基づいて使用見込プログラムを予測するようにしても良い。
【００２６】
次に、省エネ制御部１１０はロード部１１３として機能し、ステップＳ１４で予測された使用見込プログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５へロードさせた後（ステップＳ１５）、メインＣＰＵ階層（メインＣＰＵ８２）、ＤＲＡＭ階層（ＤＲＡＭＣ８３）及びＦＰ階層（ＮＡＮＤＣ８４）への電源供給をオフさせて省エネモード（ディープスリープ状態）に移行する（ステップＳ１６）。これにより、ＳＤＲＡＭ８５には、予測部１１２によって省エネモード中の使用が予測された使用見込プログラムが記憶された状態となる。従って、省エネモード（ライトスリープ状態）でのメインＣＰＵ８２によるネットワーク処理で使用するプログラムが、使用見込プログラムとしてＳＤＲＡＭ８５に記憶されている確率が高くなり、省エネモード中にＦＰ階層（ＮＡＮＤＣ８４）を起動させてプログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５へロードする回数を低減させることができる。これにより、省エネ効果を向上させることができる。
【００２７】
本実施の形態では、省エネモードへの移行トリガーが検出された後に使用見込プログラムを予測するように構成したが、使用見込プログラムを定期的に予測するようにしても良い。以下、使用見込プログラムを定期的に予測する場合の主制御部８の省エネモード移行動作について図７を参照して詳細に説明する。
【００２８】
図７を参照すると、主制御部８のメインＣＰＵ８２は、通常モードにおいて、省エネ制御部１１０として機能し、時間計測を開始する（ステップＳ２１）。そして、省エネ制御部１１０は、通信Ｉ／Ｆ９に接続されたＬＡＮやインターネット等のネットワークからのネットワークパケットの受信と（ステップＳ２２）、ステップＳ２１で開始した時間計測の予め設定された蓄積時間Ｔへの到達と（ステップＳ２３）、省エネモードへの移行トリガー（キー押下等による省エネ移行命令もしくは、タイマーによって所定期間動作なしの検知）とを監視している（ステップＳ２４）。
【００２９】
ステップＳ２２でネットワークパケットが受信されると、省エネ制御部１１０は測定部１１１として機能し、受信したネットワークパケットのパケット情報をＳＤＲＡＭ８５に蓄積させ（ステップＳ２５）、ステップＳ２２に戻る。なお、パケット情報は、ＮＡＮＤメモリー８６もしくは、記憶部１０に蓄積するようにしても良い。また、図５（ｂ）に示すように、パケット情報としてネットワークパケットの種類を予め設定しておき、それぞれ種類ごとのカウント値を構築するようにしても良い。
【００３０】
ステップＳ２３で時間計測の予め設定された蓄積時間Ｔに到達すると、省エネ制御部１１０は予測部１１２として機能し、ＳＤＲＡＭ８５に蓄積されているパケット情報に基づき、省エネモード中に使用が見込まれる使用見込プログラムを予測し（ステップＳ２６）、予測した使用見込プログラムをＳＤＲＡＭ８５に記憶させる（ステップＳ２７）。なお、ステップＳ２７でＳＤＲＡＭ８５に記憶させる使用見込プログラムは、ロードに行う際に用いるインデックスである。また、使用見込プログラム（インデックス）は、ＮＡＮＤメモリー８６もしくは、記憶部１０に記憶させるようにしても良い。さらに、前回予測して使用見込プログラムが記憶されている場合には、新たに予測した使用見込プログラムに更新して記憶させる。次に、省エネ制御部１１０は測定部１１１として機能し、蓄積しているパケット情報を消去し（ステップＳ２８）、ステップＳ２１に戻る。これにより、図６（ｂ）に示すように、蓄積時間Ｔがパケット情報蓄積期間となり、このパケット情報蓄積期間に蓄積されたパケット情報に基づき、予測部１１２によって、省エネモード中に使用するプログラムが蓄積時間Ｔ毎に予測されることになる。
【００３１】
ステップＳ２４で省エネモードへの移行トリガーが検出されると、省エネ制御部１１０はロード部１１３として機能し、ステップＳ２７で記憶させた使用見込プログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５へロードさせた後（ステップＳ２９）、メインＣＰＵ階層（メインＣＰＵ８２）、ＤＲＡＭ階層（ＤＲＡＭＣ８３）及びＦＰ階層（ＮＡＮＤＣ８４）への電源供給をオフさせて省エネモード（ディープスリープ状態）に移行する（ステップＳ３０）。
【００３２】
以上説明したように、本実施の形態によれば、通常モードよりも消費電力を削減させた省エネモードを有する画像形成装置１であって、省エネモード時に動作する第１記憶部であるＳＤＲＡＭ８５と、省エネモード時にＳＤＲＡＭ８５上のプログラムによって動作する第１モジュールであるメインＣＰＵ８２と、メインＣＰＵ８２を動作させる複数のプログラムが記憶され、省エネモード時に読み書きが停止される第２記憶部であるＮＡＮＤメモリー８６と、通常モード時に、ＮＡＮＤメモリー８６に記憶された複数のプログラムの内、省エネモードにおいてメインＣＰＵ８２の使用が見込まれるプログラムを使用見込プログラムとして予測する予測部１１２と、通常モードから省エネモードへの移行時に、予測部１１２により予測された使用見込プログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５にロードさせるロード部１１３とを備えている。
この構成により、ＳＤＲＡＭ８５には、予測部１１２によって省エネモード中の使用が予測された使用見込プログラムが記憶された状態となる。従って、省エネモードでのメインＣＰＵ８２によるネットワーク処理で使用するプログラムが、使用見込プログラムとしてＳＤＲＡＭ８５に記憶されている確率が高くなり、省エネモード中にプログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５へロードする回数を低減させることができる。
【００３３】
さらに、本実施の形態によれば、ネットワークに接続された通信Ｉ／Ｆ９を具備し、予測部１１２は、通常モード中にネットワーク経由で受信されたネットワークパケットに基づいて使用見込プログラムを予測する。
この構成により、省エネモード中に受信されるネットワークパケットに対するネットワーク処理を、使用見込プログラムを用いて実行できる確率が高くなる。
【００３４】
さらに、本実施の形態によれば、予測部１１２は、ネットワークパケットの単位時間当たりのパケット量と、ネットワークパケットの種類と、ネットワークパケットの応答処理に使用するプログラムとのいずれか１以上に基づいて使用見込プログラムを予測する。
【００３５】
さらに、本実施の形態によれば、省エネモードは、ＳＤＲＡＭ８５及びメインＣＰＵ８２が動作する第１スリープ状態であるライトスリープ状態と、ＳＤＲＡＭ８５及びメインＣＰＵ８２が動作を停止させ、第１スリープ状態よりもさらに消費電力が削減される第２スリープ状態であるディープスリープ状態とからなり、ディープスリープ状態で動作し、ネットワーク経由でネットワークパケットを代理受信する第２モジュールであるネットワークＣＰＵ８１とを具備し、省エネモードでは、ライトスリープ状態とディープスリープ状態との間で繰り返し移行され、メインＣＰＵ８２は、ライトスリープ状態において、ネットワークＣＰＵ８１で対応できないネットワークパケットへの対応を実行する。
【００３６】
さらに、本実施の形態によれば、予測部１１２は、有効になっている機能と、接続されているデバイスの情報とのいずれか１以上に基づいて使用見込プログラムを予測する。
【００３７】
さらに、本実施の形態によれば、予測部１１２は、所定時間毎に使用見込プログラムを予測し、ロード部１１３は、通常モードから省エネモードへの移行時に、予測部１１２により直前に予測された使用見込プログラムをＮＡＮＤメモリー８６からＳＤＲＡＭ８５にロードさせる。
この構成により、通常モードから省エネモードへの移行時に、予測部１１２による予測動作を行う必要がないため、通常モードから省エネモードへ速やかに移行することができる。
【００３８】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。
【符号の説明】
【００３９】
１  画像形成装置
２  原稿読取部
３  原稿給送部
４  記録部
５  操作部
６  パネルＣＰＵ
７  エンジンＣＰＵ
８  主制御部
９  通信インターフェース（Ｉ／Ｆ）
１０  記憶部
８１  ネットワークＣＰＵ
８２  メインＣＰＵ
８３  ＤＲＡＭＣ
８４  ＮＡＮＤＣ
８５  ＳＤＲＡＭ
８６  ＮＡＮＤメモリー
１００  通信部
１０１  代理通信部
１１０  省エネ制御部
１１１  測定部
１１２  予測部
１１３  ロード部
【図１】
0006575440.tif 000002
【図２】
0006575440.tif 000003
【図３】
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【図４】
0006575440.tif 000005
【図５】
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【図６】
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【図７】
0006575440.tif 000008