(57)【特許請求の範囲】
【請求項１】
電源から供給される入力電圧から出力電圧を生成するスイッチング電源回路であって、
前記入力電圧からスイッチ素子のオンオフに基づいてインダクタにて発生した電圧をキャパシタにて平滑化して前記出力電圧を生成する電圧生成回路と、
前記スイッチ素子のオンオフによって発生するスイッチング電圧を積分して第１のリップル成分を備えた第１のリップル電圧を生成する第１の積分回路と、
前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、
第１の入力端子に入力された前記帰還電圧と第２の入力端子に入力された基準電圧とを比較し、前記比較の結果を比較結果信号として出力する比較回路と、
前記比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する第２の積分回路と、
前記比較結果信号に基づいて前記スイッチ素子のオンオフを制御するドライブ回路と、
を備え、
前記第１の入力端子に入力される前記帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算されることを特徴とするスイッチング電源回路。
【請求項２】
前記第１の積分回路は、前記スイッチング電圧が供給される第１の抵抗素子と第１のキャパシタとにより構成され、
前記第２の積分回路は、前記比較結果信号が供給される第２の抵抗素子と前記第１のキャパシタとにより構成されることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記第２の抵抗素子の抵抗値は、前記第１の抵抗素子の抵抗値よりも小さいことを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記電圧生成回路は、前記電源から前記入力電圧の供給を受ける入力端子を備え、
前記スイッチ素子は、一端が前記入力端子と接続されており、
前記インダクタは、第１の端子と第２の端子とを備えて、前記第１の端子が前記スイッチ素子の他端と接続され、前記第２の端子が前記出力電圧の出力端子と接続されており、
前記キャパシタの一端は、前記インダクタの前記第２の端子に接続され、他端は接地電位に接続されており、
前記第１の積分回路は、第１の抵抗素子と第１のキャパシタとを備えて、前記第１の抵抗素子は一端が前記インダクタの前記第１の端子と前記スイッチ素子との接続点の第１のノードに接続され、前記第１のキャパシタは一端が前記インダクタの前記第２の端子に接続され、他端が前記第１の抵抗素子の他端と接続されて前記インダクタと並列に接続されており、
前記電圧生成回路は、前記入力電圧を降圧することで前記出力電圧を生成することを特徴とする請求項１に記載のスイッチング電源回路。
【請求項５】
前記第２の積分回路は、一端が前記比較回路の出力端子と接続され、他端が前記第１の抵抗素子と前記第１のキャパシタとの接続点の第２のノードに接続された第２の抵抗素子を備えていることを特徴とする請求項４に記載のスイッチング電源回路。
【請求項６】
前記第２の抵抗素子の抵抗値は、前記第１の抵抗素子の抵抗値よりも小さいことを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記電圧生成回路は、前記電源から前記入力電圧の供給を受ける入力端子を備え、
前記インダクタは、第３の端子と第４の端子とを備えて、前記第３の端子が前記入力端子と直列に接続されており、
前記スイッチ素子は、一端が前記第４の端子と接続されており、
前記キャパシタは、前記インダクタの前記第４の端子側に接続されており、
前記第１の積分回路は、第３の抵抗素子と第２のキャパシタとを備えて、前記第３の抵抗素子は一端が前記インダクタの前記第４の端子と整流素子との間の第４のノードに接続され、前記第２のキャパシタは一端が前記出力電圧の出力端子に接続され、他端が前記第３の抵抗素子の他端と接続されて前記インダクタと並列に接続されており、
前記電圧生成回路は、前記入力電圧を昇圧することで前記出力電圧を生成することを特徴とする請求項１に記載のスイッチング電源回路。
【請求項８】
前記第２の積分回路は、一端が前記比較回路の出力端子と接続され、他端が前記第３の抵抗素子と前記第２のキャパシタとの間の第５のノードに接続された第４の抵抗素子を備えていることを特徴とする請求項７に記載のスイッチング電源回路。
【請求項９】
前記第４の抵抗素子の抵抗値は、前記第３の抵抗素子の抵抗値よりも小さいことを特徴とする請求項８に記載のスイッチング電源回路。
【請求項１０】
前記帰還電圧は、前記比較結果信号の出力が遷移した場合に、所定期間に亘って前記基準電圧の電圧レベルに近づくように遷移することを特徴とする請求項１〜９のいずれか１項に記載のスイッチング電源回路。
【請求項１１】
前記比較回路は、前記帰還電圧が前記基準電圧よりも高くなった場合にはローハイレベルの前記比較結果信号を出力し、前記帰還電圧が前記基準電圧よりも低くなった場合にはハイレベルの前記比較結果信号を出力し、
前記帰還電圧は、
前記スイッチ素子がオンとなったことに基づいて上昇を開始し、前記帰還電圧が前記基準電圧よりも高くなって前記比較結果信号がローレベルとなった時点で低下を開始し、
前記スイッチ素子がオフとなったことに基づいて低下を開始し、前記帰還電圧が前記基準電圧よりも低くなって前記比較結果信号がハイレベルとなった時点で上昇を開始することを特徴とする請求項１〜９のいずれか１項に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源から供給される入力電圧を降圧又は昇圧して生成する出力電圧をより安定的に供給するスイッチング電源回路に関する。
【背景技術】
【０００２】
一般に、電源から供給される入力電圧を降圧又は昇圧して出力電圧を生成するスイッチング電源回路が知られており、その中でも、高速動作が可能であり且つ小型化が容易なものとして、インダクタを用いた非絶縁型のスイッチング電源回路が広く利用されている。スイッチング電源回路としては様々な方式が採用されており、中でも、より高速動作が可能であり低コスト化を実現できる方式として、例えば特許文献１や特許文献２に開示されているようなリップル制御方式のスイッチング電源回路が注目されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５２６２７号公報
【特許文献２】特開２００４−２０８４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図４は、従来のリップル制御方式のスイッチング電源回路３０を概略的に示した図である。スイッチング電源回路３０は、電圧生成回路２１と、積分回路２２と、帰還電圧生成回路２３と、比較回路２４と、ドライブ回路２６と、を備えている。また、スイッチング電源回路３０には、電源２７と負荷２８とが接続されている。
【０００５】
電圧生成回路２１は、入力端子Ｔ２１と、スイッチ素子ＳＷ２１と、インダクタＬ２１と、キャパシタＣ２１と、出力端子Ｔ２２と、ダイオードＤ２１と、を備えている。電圧生成回路２１は、電源２７から供給される入力電圧Ｖｉｎ２１からスイッチ素子ＳＷ２１のオンオフに基づいてインダクタＬ２１にて発生した電圧をキャパシタＣ２１にて平滑化し、これを出力電圧Ｖｏｕｔ２１として出力端子Ｔ２１から出力する降圧コンバータとしての機能を有する。ここで、インダクタＬ２１とスイッチ素子ＳＷ２１のソース端子Ｓとの接続点のノードをノードＮ２１と称し、スイッチ素子ＳＷ２１のオンオフによって遷移するノードＮ２１の電圧をスイッチング電圧Ｖｎ２１と称する。ダイオードＤ２１は、アノードが接地されており、カソードがノードＮ２１に接続されている。
【０００６】
積分回路２２は、抵抗素子Ｒ２１とキャパシタＣ２２とを備え、ノードＮ２１から供給されるスイッチング電圧Ｖｎ２１を抵抗素子Ｒ２１とキャパシタＣ２２とで積分してリップル電圧ＶＳ２１を生成する。ここで、抵抗素子Ｒ２１とキャパシタＣ２２との接続点のノードをノードＮ２２と称する。なお、リップル電圧ＶＳ２１は、スイッチ素子ＳＷ２１のオンオフによって、例えば０Ｖ〜１２Ｖで遷移するスイッチング電圧Ｖｎ２１を積分して生成されるため、この遷移に応じたリップル成分を備えたものとなる。
【０００７】
帰還電圧生成回路２３は、抵抗素子Ｒ２２と抵抗素子Ｒ２３とを備えており、出力電圧Ｖｏｕｔ２１を分圧して帰還電圧ＶＫ２１を生成する。ここで、抵抗素子Ｒ２２と抵抗素子Ｒ２３との接続点のノードをノードＮ２３と称する。ノードＮ２３とノードＮ２２とは接続されている。このため、ノードＮ２３の帰還電圧ＶＫ２１は、出力電圧Ｖｏｕｔ２１を抵抗素子Ｒ２２と抵抗素子Ｒ２３とで分圧した電圧とリップル電圧ＶＳ２１との加算値となり、リップル電圧ＶＳ２１のリップル成分を備えたものとなる。
【０００８】
比較回路２４は、コンパレータ２４ａと、基準電源２４ｂと、を備えている。コンパレータ２４ａは、反転端子２４ｄと非反転端子２４ｅとを備えている。反転端子２４ｄは、ノードＮ２３と接続されて帰還電圧生成回路２３から帰還電圧ＶＫ２１の供給を受ける。非反転端子２４ｅは、基準電源２４ｂから基準電圧Ｖｒｅｆ２１の供給を受ける。コンパレータ２４ａは、反転端子２４ｄに入力された帰還電圧ＶＫ２１と非反転端子２４ｅに入力された基準電圧Ｖｒｅｆ２１とを比較し、帰還電圧ＶＫ２１が基準電圧Ｖｒｅｆ２１よりも高くなった場合には比較結果として例えば０Ｖでローレベルの比較結果信号ＶＨ２１を自己の動作時間分の遅延をもって出力し、帰還電圧ＶＫ２１が基準電圧Ｖｒｅｆ２１よりも低くなった場合には比較結果として例えば５Ｖでハイレベルの比較結果信号ＶＨ２１を自己の動作時間分の遅延をもって出力する。
【０００９】
ドライブ回路２６は、比較回路２４から比較結果信号ＶＨ２１の供給を受け、比較結果信号ＶＨ２１の電圧レベルに応じて異なる電圧レベルを備えた制御信号ＶＤ２１をスイッチ素子ＳＷ２１のゲート端子Ｇに供給する。ドライブ回路２６は、比較結果信号ＶＨ２１がハイレベルであった場合には、例えば１７Ｖでハイレベルの制御信号ＶＤ２１をスイッチ素子ＳＷ２１のゲート端子Ｇに供給し、比較結果信号ＶＨ２１がローレベルであった場合には、例えば０Ｖでローレベルの制御信号ＶＤ２１をスイッチ素子ＳＷ２１のゲート端子Ｇに供給することでスイッチ素子ＳＷ２１のオンオフを制御する。これにより、スイッチング電圧Ｖｎ２１は、例えば０Ｖ〜１２Ｖの間で遷移する。
【００１０】
図５は、図４に示したスイッチング電源回路３０の時間変化における各部の信号波形を示した図である。図５（ａ）は、帰還電圧ＶＫ２１の信号波形と基準電圧Ｖｒｅｆ２１との関係を示した図である。図５（ｂ）は、比較結果信号ＶＨ２１の信号波形を示した図である。図５（ｃ）は、電圧Ｖｉｎ２１の遷移を示した図である。なお、図５（ａ）〜図５（ｃ）はそれぞれ縦軸が電圧レベルＶ、横軸が時間ｔであり、時刻ｔ１０〜ｔ１７は図５（ａ）〜図５（ｃ）の共通の時刻として示している。
【００１１】
時刻ｔ１０では、反転端子２４ｄに入力される例えば３Ｖの帰還電圧ＶＫ２１が、例えば２Ｖの基準電圧Ｖｒｅｆ２１よりも高いため、比較回路２４からはローレベルの比較結果信号ＶＨ２１が出力されている。また、比較結果信号ＶＨ２１がローレベルのため、ドライブ回路２６によって制御されるスイッチ素子ＳＷ２１もオフされた状態となっており、スイッチング電圧Ｖｎ２１は接地電位からダイオードＤ２１による電圧降下分低い電圧レベルとなっている。ここで、図５（ｃ）においては、作図の都合上、スイッチング電圧Ｖｎ２１が０Ｖよりも低い場合においては０Ｖとして示している。
【００１２】
時刻ｔ１１で、反転端子２４ｄに入力される帰還電圧ＶＫ２１が基準電圧Ｖｒｅｆ２１以下になると、比較回路２４の動作時間分遅れた時刻ｔ１２でハイレベルの比較結果信号ＶＨ２１が比較回路２４から出力され、ドライブ回路２６に供給される。ここで、ドライブ回路２６は比較回路２４に比べて動作速度が遅いことから、スイッチ素子ＳＷ２１がオンされるタイミングが時刻ｔ１３まで遅れる。このため、スイッチング電圧Ｖｎ２１に基づく帰還電圧ＶＫ２１は、時刻ｔ１２から時刻ｔ１３の期間Ａ２１、すなわち、比較結果信号ＶＨ２１がハイレベルとなった後、スイッチ素子ＳＷ２１がオンするまでの間、例えば１Ｖまで低下し続けることとなる。
【００１３】
時刻ｔ１３で、ドライブ回路２６の動作時間分遅れてハイレベルの制御信号ＶＤ２１がドライブ回路２６からスイッチ素子ＳＷ２１のゲート端子Ｇに供給されると、スイッチ素子ＳＷ２１がオンする。これにより、入力電圧Ｖｉｎ２１が電源２７からスイッチ素子ＳＷ２１を介してノードＮ２１に供給されてスイッチング電圧Ｖｎ２１が上昇し、これに伴い出力電圧Ｖｏｕｔ２１が上昇する。また、出力電圧Ｖｏｕｔ２１の上昇に伴って帰還電圧ＶＫ２１が上昇する。ここで、スイッチング電圧Ｖｎ２１は、例えば１２Ｖまで上昇する。このとき、帰還電圧ＶＫ２１の電位は、期間Ａ２１で低下し続けた分だけ、再び基準電圧Ｖｒｅｆ２１を超えるまでに時間を要することとなる。
【００１４】
時刻ｔ１４で、反転端子２４ｄに入力される帰還電圧ＶＫ２１が基準電圧Ｖｒｅｆ２１を超えると、比較回路２４の動作時間分遅れた時刻ｔ１５でローレベルの比較結果信号ＶＨ２１が比較回路２４から出力され、ドライブ回路２６に供給される。ここで、ドライブ回路２６は比較回路２４に比べて動作速度が遅いことからスイッチ素子ＳＷ２１がオフされるタイミングが時刻ｔ１６まで遅れる。このため、ノードＮ２１の電位に基づく帰還電圧ＶＫ２１の電位は、時刻ｔ１５から時刻ｔ１６までの期間Ｂ２１、すなわち、比較結果信号ＶＨがローレベルとなった後、スイッチ素子ＳＷ２１がオフするまでの間、例えば３Ｖまで上昇し続けることとなる。このとき、帰還電圧ＶＫ２１は、リップル電圧ＶＳ２１のリップル成分を含むものであるため、大きく上昇する。
【００１５】
時刻ｔ１６で、ドライブ回路２６の動作時間分遅れてローレベルの制御信号ＶＤ２１がドライブ回路２６からスイッチ素子ＳＷ２１のゲート端子Ｇに供給され、スイッチ素子ＳＷ２１がオフする。これにより、電源２７からノードＮ２１への入力電圧Ｖｉｎ２１の供給が停止されてスイッチング電圧Ｖｎ２１が低下し、これに伴い出力電圧Ｖｏｕｔ２１が低下する。また、出力電圧Ｖｏｕｔ２１の低下に伴って帰還電圧ＶＫ２１が低下する。このとき、帰還電圧ＶＫ２１の電位は、期間Ｂ２１で上昇し続けた分だけ、再び基準電圧Ｖｒｅｆ２１以下となるまでに時間を要することとなる。
【００１６】
以上のように、スイッチング電源回路３０は、比較結果信号ＶＨ２１の信号レベルが切り替わった後も一定期間に亘り帰還電圧ＶＫ２１が上昇又は低下し続けるので、帰還電圧ＶＫ２１が再び基準電圧Ｖｒｅｆ２１となるまでに時間がかかってしまい、ひいては負荷２８への出力電圧Ｖｏｕｔ２１を安定して供給することができなくなってしまうという問題があった。特に、帰還電圧ＶＫ２１には、スイッチング電圧Ｖｎ２１の遷移の影響を受けるリップル電圧ＶＳ２１のリップル成分が含まれることから、帰還電圧ＶＫ２１の変動がより大きくなってしまい、帰還電圧ＶＫ２１が上昇する際に発生する上記問題がより顕著となっていた。
【００１７】
図６は、図４示の従来のスイッチング電源回路３０とは異なる従来のスイッチング電源回路４０を概略的に示した図である。スイッチング電源回路４０は、電圧生成回路３１と、帰還電圧生成回路３３と、比較回路３４と、積分回路３５と、ドライブ回路３６と、を備えている。また、スイッチング電源回路４０には、電源３７と負荷３８とが接続されている。なお、スイッチング電源回路４０は、図４に示したスイッチング電源回路３０と比べて、積分回路２２に相当する構成がなく、リップル成分を帰還電圧生成回路３３に加算するための回路として積分回路３５を有している点で異なる。
【００１８】
電圧生成回路３１は、入力端子Ｔ３１と、スイッチ素子ＳＷ３１と、インダクタＬ３１と、キャパシタＣ３１と、出力端子Ｔ３２と、ダイオードＤ３１と、を備えている。電圧生成回路３１は、電源３７から供給される入力電圧Ｖｉｎ３１からスイッチ素子ＳＷ３１のオンオフに基づいてインダクタＬ３１に発生した電圧をキャパシタＣ３１にて平滑化し、これを出力電圧Ｖｏｕｔ３１として出力端子Ｔ３２から出力する降圧コンバータとしての機能を有する。ここで、インダクタＬ３１とスイッチ素子ＳＷ３１のソース端子Ｓとの接続点のノードをノードＮ３１と称し、スイッチ素子ＳＷ３１のオンオフによって遷移するノードＮ３１の電圧をスイッチング電圧Ｖｎ３１と称する。ダイオードＤ３１は、アノードが接地されており、カソードがノードＮ３１に接続されている。
【００１９】
帰還電圧生成回路３３は、抵抗素子Ｒ３２と抵抗素子Ｒ３３とを備えており、出力電圧Ｖｏｕｔ３１を分圧して帰還電圧ＶＫ３１を生成する。ここで、抵抗素子Ｒ３２と抵抗素子Ｒ３３との接続点のノードをノードＮ３３と称する。
【００２０】
比較回路３４は、コンパレータ３４ａと、基準電源３４ｂと、を備えている。コンパレータ３４ａは、反転端子３４ｄと非反転端子３４ｅとを備えている。反転端子３４ｄは、ノードＮ３３と接続されて帰還電圧生成回路３３から帰還電圧ＶＫ３１の供給を受ける。非反転端子３４ｅは、基準電源３４ｂから基準電圧Ｖｒｅｆ３１の供給を受ける。コンパレータ３４ａは、反転端子３４ｄに入力された帰還電圧ＶＫ３１と非反転端子３４ｅに入力された基準電圧Ｖｒｅｆ３１とを比較し、帰還電圧ＶＫ３１が基準電圧Ｖｒｅｆ３１よりも高くなった場合には比較結果として例えば０Ｖでローレベルの比較結果信号ＶＨ３１を自己の動作時間分の遅延をもって出力し、帰還電圧ＶＫ３１が基準電圧Ｖｒｅｆ３１よりも低くなった場合には比較結果として例えば５Ｖでハイレベルの比較結果信号ＶＨ３１を自己の動作時間分の遅延をもって出力する。
【００２１】
積分回路３５は、抵抗素子Ｒ３６とキャパシタＣ３２とを備え、コンパレータ３４ａの出力端子から供給される比較結果信号ＶＨ３１を抵抗素子Ｒ３６とキャパシタＣ３２とで積分してリップル電圧ＶＳ３１を生成する。ここで、抵抗素子Ｒ３６とキャパシタＣ３２との接続点のノードをノードＮ３４と称する。ノードＮ３３とノードＮ３４とは接続されている。このため、ノードＮ３３の帰還電圧ＶＫ３１は、出力電圧Ｖｏｕｔ３１を抵抗素子Ｒ３２と抵抗素子Ｒ３３とで分圧した電圧とリップル電圧ＶＳ３１との加算値となる。なお、リップル電圧ＶＳ３１は例えば０Ｖから５Ｖで遷移する比較結果信号ＶＨ３１を積分して生成されるため、この遷移に応じたリップル成分を備えたものとなる。ここで、リップル電圧ＶＳ３１が備えるリップル成分としての信号の振幅は、図４で説明したとおり０Ｖ〜１２Ｖで遷移するスイッチング電圧Ｖｎ２１から得られるリップル電圧ＶＳ２１が備えるリップル成分としての信号の振幅よりも小さいものとなる。
【００２２】
ドライブ回路３６は、比較回路３４から比較結果信号ＶＨ３１の供給を受け、比較結果信号ＶＨ３１の電圧レベルに応じて異なる電圧レベルを備えた制御信号ＶＤ３１をスイッチ素子ＳＷ３１のゲート端子Ｇに供給する。ドライブ回路３６は、比較結果信号ＶＨ３１がハイレベルであった場合には、例えば１７Ｖでハイレベルの制御信号ＶＤ３１をスイッチ素子ＳＷ３１のゲート端子Ｇに供給し、比較結果信号ＶＨ３１がローレベルであった場合には、例えば０Ｖでローレベルの制御信号ＶＤ３１をスイッチ素子ＳＷ２１のゲート端子Ｇに供給することでスイッチ素子ＳＷ３１のオンオフを制御する。これにより、スイッチング電圧Ｖｎ３１は、例えば０Ｖ〜１２Ｖの間で遷移する。
【００２３】
図７は、図６に示したスイッチング電源回路４０の時間変化における各部の信号波形を示した図である。図７（ａ）は、帰還電圧ＶＫ３１の信号波形と基準電圧Ｖｒｅｆ３１との関係を示した図である。図７（ｂ）は、比較結果信号ＶＨ３１の信号波形を示した図である。図７（ｃ）は、スイッチング電圧Ｖｎ３１の遷移を示した図である。なお、図７（ａ）〜図７（ｃ）はそれぞれ縦軸が電圧レベルＶ、横軸が時間ｔであり、時刻ｔ２０〜ｔ２８は図７（ａ）〜図７（ｃ）の共通の時刻として示している。
【００２４】
時刻ｔ２０では、反転端子３４ｄに入力される例えば２．１Ｖの帰還電圧ＶＫ３１が例えば２Ｖの基準電圧Ｖｒｅｆ３１よりも高いため、比較回路３４からはローレベルの比較結果信号ＶＨ３１が出力されている。また、比較結果信号ＶＨ３１がローレベルのため、ドライブ回路３６によって制御されるスイッチ素子ＳＷ３１もオフされた状態となっており、スイッチング電圧Ｖｎ３１は接地電位からダイオードＤ３１による電圧降下分低い電圧レベルとなっている。ここで、図７（ｃ）においては、作図の都合上、０Ｖよりも低い場合においては０Ｖとして示している。
【００２５】
時刻ｔ２１で、反転端子３４ｄに入力される帰還電圧ＶＫ３１が基準電圧Ｖｒｅｆ３１以下になると、比較回路３４の動作時間分遅れた時刻ｔ２２でハイレベルの比較結果信号ＶＨ３１が比較回路３４から出力され、ドライブ回路３６に供給される。ここで、ドライブ回路３６は比較回路３４に比べて動作速度が遅いことから、スイッチ素子ＳＷ３１がオンされるタイミングが遅れる。
【００２６】
ここで、時刻ｔ２３にて反転端子３４ｄに対して外来ノイズが入った場合には、反転端子３４ｄに入力される帰還電圧ＶＫ３１は、時刻ｔ２３を境に一時的に上昇して時刻ｔ２４で基準電圧Ｖｒｅｆ３１を超えて、例えば２．３Ｖまで上昇してしまう。このため、比較回路３４の動作速度分遅れた時刻ｔ２５にて比較結果信号ＶＨ３１がローレベルとなってしまう。その後、一時的に上昇した帰還電圧ＶＫ３１の電圧レベルが低下し、時刻ｔ２６で基準電圧Ｖｒｅｆ３１以下となると、時刻ｔ２７にて再び比較回路３４からハイレベルの比較結果信号ＶＨ３１がドライブ回路３６に対して出力され、時刻ｔ２８でドライブ回路３６がハイレベルの制御信号ＶＤ３１をスイッチ素子ＳＷ３１のゲート端子Ｇに供給する。これにより、ノードＮ３１の電位が上昇して帰還電圧ＶＫ３１の電位が上昇する。
【００２７】
以上のように、スイッチング電源回路４０においては、帰還電圧ＶＫ３１が備えるリップル成分がスイッチング電源回路３０の帰還電圧ＶＫ２１よりも小さいため、外来ノイズが入って帰還電圧ＶＫ３１が一時的に上昇した場合、スイッチング電源回路３０に比べて帰還電圧ＶＫ３１が基準電圧Ｖｒｅｆ３１を超えてしまう可能性が高い。帰還電圧ＶＫ３１が一時的に上昇して基準電圧Ｖｒｅｆ３１を超えてしまうと、比較回路３４からドライブ回路３６に供給される比較結果信号ＶＨ３１が一時的にローレベルとなってドライブ回路３６の動作が一時的に停止してしまい、これによりノードＮ３１の電位の上昇が遅れて所望の電位になるまでに時間がかかってしまう。このため、スイッチング電源回路４０が生成する出力電圧Ｖｏｕｔ３１が不安定になってしまうという問題があった。
【００２８】
上記に鑑み、本発明では、電源電圧を降下又は昇圧して生成する出力電圧をより安定的に供給可能なスイッチング電源回路を提供する。
【課題を解決するための手段】
【００２９】
本発明のスイッチング電源回路は、電源から供給される入力電圧からスイッチ素子のオンオフに基づいてインダクタにて発生した電圧をキャパシタにて平滑化して出力電圧を生成する電圧生成回路と、前記スイッチ素子のオンオフによって発生するスイッチング電圧を積分して第１のリップル成分を備えた第１のリップル電圧を生成する第１の積分回路と、前記出力電圧を分圧して帰還電圧を生成する帰還電圧生成回路と、第１の入力端子に入力された前記帰還電圧と第２の入力端子に入力された前記基準電圧とを比較し、前記比較の結果を比較結果信号として出力する比較回路と、前記比較結果信号を積分して第２のリップル成分を備えた第２のリップル電圧を生成する第２の積分回路と、前記比較結果信号に基づいて前記スイッチ素子のオンオフを制御するドライブ回路と、を備え、前記第１の入力端子に入力される前記帰還電圧には、前記第１のリップル成分と前記第２のリップル成分とが加算されることを特徴とする。
【発明の効果】
【００３０】
本発明のスイッチング電源回路によれば、電源電圧を降下又は昇圧して生成する出力電圧をより安定的に供給できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態にかかるスイッチング電源回路１０を概略的に示した図である。
【図２】スイッチング電源回路１０の時間変化における各部の信号波形を示した図である。
【図３】本発明の実施形態の変形例にかかるスイッチング電源回路２０を概略的に示した図である。
【図４】従来のスイッチング電源回路３０を概略的に示した図である。
【図５】スイッチング電源回路３０の時間変化における各部の信号波形を示した図である。
【図６】従来のスイッチング電源回路４０を概略的に示した図である。
【図７】スイッチング電源回路４０の時間変化における各部の信号波形を示した図である。
【図８】本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、及び３１に適用可能なスイッチ素子のひとつとしてのトランジスタＴｒ１を概略的に示した図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の実施形態につき説明する。なお、以下で説明する数値や回路等は、本発明の趣旨を逸脱しない範囲において適宜選択可能である。
［実施形態］
【００３３】
図１は、本発明の実施形態にかかるスイッチング電源回路１０を概略的に示した図である。スイッチング電源回路１０は、非同期方式の降圧型ＤＣ−ＤＣコンバータである。スイッチング電源回路１０は、電圧生成回路１と、第１の積分回路としての積分回路２と、帰還電圧生成回路３と、比較回路４と、第２の積分回路としての積分回路５と、ドライブ回路６と、を備えている。また、スイッチング電源回路１０には、電源７と負荷８とが接続されている。
【００３４】
電圧生成回路１は、入力端子Ｔ１と、スイッチ素子ＳＷ１と、インダクタＬ１と、キャパシタＣ１と、出力端子Ｔ２と、整流素子としてのダイオードＤ１と、を備えている。
【００３５】
入力端子Ｔ１には、電源７から例えば１２Ｖの入力電圧Ｖｉｎ１が供給される。スイッチ素子ＳＷ１は、一端としてのドレイン端子Ｄが入力端子Ｔ１と接続されている。インダクタＬ１は、第１の端子としての端子Ｌ１ａと第２の端子としての端子Ｌ１ｂとを備え、端子Ｌ１ａがスイッチ素子ＳＷ１の他端としてのソース端子Ｓと接続されてスイッチ素子ＳＷ１と直列に接続されている。ここで、スイッチ素子ＳＷ１は、入力端子Ｔ１からインダクタＬ１への電流の流入を制御する。また、インダクタＬ１の端子Ｌ１ａとスイッチ素子ＳＷ１のソース端子Ｓとの接続点のノードを、第１のノードとしてのノードＮ１と称し、スイッチ素子ＳＷ１のオンオフによって遷移するノードＮ１の電圧をスイッチング電圧Ｖｎ１と称する。
【００３６】
キャパシタＣ１は、一端がインダクタＬ１の端子Ｌ１ｂに接続され、他端が接地されており、スイッチ素子ＳＷ１のオンオフに基づいてインダクタＬ１に発生した電圧を平滑化する。出力端子Ｔ２は、インダクタＬ１の端子Ｌ１ｂとキャパシタＣ１の一端との接続点に接続されており、キャパシタＣ１によって平滑化された電圧を出力電圧Ｖｏｕｔ１として出力する。
【００３７】
電圧生成回路１は、以上の構成を備えて、入力端子Ｔ１から入力された１２Ｖの入力電圧Ｖｉｎ１を降圧して例えば５Ｖの出力電圧Ｖｏｕｔ１を生成して出力端子Ｔ２から出力する降圧型ＤＣ−ＤＣコンバータとしての機能を備えている。ここで、電圧生成回路１による降圧動作は、スイッチ素子ＳＷ１の制御に基づいてインダクタＬ１が入力電圧Ｖｉｎ１を変換させることによって行われ、詳しくは、スイッチ素子ＳＷ１がオンされてインダクタＬ１に入力電圧Ｖｉｎ１に基づく電流Ｉｉｎ１が流入することで、インダクタＬ１が入力端子Ｔ１に入力された入力電圧Ｖｉｎ１を打ち消す自己誘電を発生させることによって行われる。このようにして降圧された電圧は、上述のとおりキャパシタＣ１にて平滑化されて電圧Ｖｏｕｔ１として出力端子Ｔ２から出力される。
【００３８】
ダイオードＤ１は、スイッチ素子ＳＷ１のソース端子ＳとインダクタＬ１との間のノードＮ１に接続されており、スイッチ素子ＳＷ１がオフの場合にインダクタＬ１が蓄えたエネルギーを電流として放出する際に該電流をキャパシタＣ１に安定的に供給する役割を備えている。これにより、出力電圧Ｖｏｕｔ１はスイッチ素子ＳＷ１がオフされている場合においても安定する。なお、整流素子としては、ダイオードＤ１の代わりとして、スイッチ素子ＳＷ１と相補的にオンオフされる例えばＮＭＯＳトランジスタで構成されたスイッチ素子をノードＮ１と接地電位との間に接続して設け、該スイッチ素子のゲート端子にドライブ回路６からスイッチ素子ＳＷ１に供給する信号とは相補的な信号を与えて制御するいわゆる同期方式の降圧型ＤＣ−ＤＣコンバータとしても良い。
【００３９】
積分回路２は、第１の抵抗素子としての抵抗素子Ｒ１と第１のキャパシタとしてのキャパシタＣ２とを備えている。抵抗素子Ｒ１は、一端がインダクタＬ１の端子Ｌ１ａ側のノードＮ１に接続されている。キャパシタＣ２は、一端がインダクタＬ１の端子Ｌ１ｂと出力端子Ｔ２とに共通接続されており、他端が抵抗素子Ｒ１の他端に接続されている。積分回路２は、抵抗素子Ｒ１とキャパシタＣ２とが互いに直列に接続されており、且つインダクタＬ１に並列に接続されている。なお、抵抗素子Ｒ１は例えば１００ｋΩの抵抗値を備え、キャパシタＣ２は例えば１０ｐＦの容量値を備えている。ここで、抵抗素子Ｒ１とキャパシタＣ２との接続点を第２のノードとしてのノードＮ２と称する。
【００４０】
積分回路２は、入力端子Ｔ１とインダクタＬ１との間のノードＮ１から抵抗素子Ｒ１に供給されるスイッチング電圧Ｖｎ１を積分して第１のリップル電圧としてのリップル電圧ＶＳ１ａを生成する。これにより、ノードＮ２の電位はリップル電圧ＶＳ１ａを備えたリップル電圧ＶＳ１となる。なお、リップル電圧ＶＳ１ａは、スイッチ素子ＳＷ１のオンオフによって例えば０Ｖ〜１２Ｖで遷移するスイッチング電圧Ｖｎ１を積分して生成されるため、この遷移特性に基づく第１のリップル成分を備えたものとなる。
【００４１】
帰還電圧生成回路３は、抵抗素子Ｒ２と抵抗素子Ｒ３とを備えている。抵抗素子Ｒ２は、一端が出力端子Ｔ２に接続されている。抵抗素子Ｒ３は、一端が抵抗素子Ｒ２の他端に接続されており、他端が接地されている。ここで、抵抗素子Ｒ２と抵抗素子Ｒ３との接続点のノードを第３のノードとしてのノードＮ３と称する。帰還電圧生成回路３は、出力端子Ｔ２から出力された出力電圧Ｖｏｕｔ１を分圧して帰還電圧ＶＫ１を生成する。これによりノードＮ３の電位は帰還電圧ＶＫ１となる。ここで、ノードＮ３とノードＮ２とは接続されている。このため、ノードＮ３の帰還電圧ＶＫ１は、出力電圧Ｖｏｕｔ１を抵抗素子Ｒ２と抵抗素子Ｒ３とで分圧した電圧とリップル電圧ＶＳ１との加算値となり、リップル電圧ＶＳ１ａの第１のリップル成分を備えたものとなる。なお、抵抗素子Ｒ２は例えば１０ｋΩ、抵抗素子Ｒ３は例えば５ｋΩの抵抗値をそれぞれ備えている。また、互いに接続されているノードＮ２とノードＮ３との間には図示しない直流成分カット用のコンデンサが設けられていても良い。
【００４２】
比較回路４は、コンパレータ４ａと、基準電源４ｂと、ヒステリシス回路４ｃとを備えている。コンパレータ４ａは、第１の入力端子としての反転端子４ｄと第２の入力端子としての非反転端子４ｅと、第１の出力端子としての出力端子４ｆと、を備えている。反転端子４ｄは、ノードＮ３と接続されて帰還電圧生成回路３から帰還電圧ＶＫ１の供給を受ける。非反転端子４ｅは、基準電源４ｂから、ヒステリシス回路４ｃによって決まる基準電圧Ｖｒｅｆ１の供給を受ける。コンパレータ４ａは、反転端子４ｄに入力された帰還電圧ＶＫ１と非反転端子４ｅに入力された基準電圧Ｖｒｅｆ１とを比較し、比較結果として比較結果信号ＶＨ１を出力する。コンパレータ４ａは、帰還電圧ＶＫ１が基準電圧Ｖｒｅｆ１よりも高くなった場合には比較結果として例えば０Ｖでローレベルの比較結果信号ＶＨ１を出力端子４ｆから自己の動作時間分の遅延をもって出力し、帰還電圧ＶＫ１が基準電圧Ｖｒｅｆ１よりも低くなった場合には比較結果として例えば５Ｖでハイレベルの比較結果信号ＶＨ１を自己の動作時間分の遅延をもって出力する。
【００４３】
なお、ヒステリシス回路４ｃは、抵抗素子Ｒ４と抵抗素子Ｒ５とを備えている。抵抗素子Ｒ４は、一端がコンパレータ４ａの出力端子４ｆに接続され、他端が非反転端子４ｅに接続されている。抵抗素子Ｒ５は、一端が抵抗素子Ｒ４の他端と非反転端子４ｅとに接続されており、他端が基準電源４ｂに接続されている。ヒステリシス回路４ｃは、基準電源４ｂから供給される電圧から抵抗素子Ｒ４と抵抗素子Ｒ５との抵抗比によって決まる基準電圧Ｖｒｅｆ１を生成して非反転端子４ｅに供給するいわゆるヒステリシス特性を備えている。ただし、本発明においては、比較回路４はヒステリシス回路４ｃを備えていなくてもよく、この場合には基準電源４ｂが非反転端子４ｅと接続されて直接的に基準電圧Ｖｒｅｆ１を非反転端子４ｅに供給する構成となっていても良い。なお、抵抗素子Ｒ４の抵抗値は例えば１ｋΩであり、抵抗素子Ｒ５の抵抗値は例えば１０Ωである。
【００４４】
積分回路５は、第２の抵抗素子としての抵抗素子Ｒ６とキャパシタＣ２とを備えている。抵抗素子Ｒ６は、一端がコンパレータ４ａの出力端子４ｆに接続されており、他端がノードＮ２に接続されている。積分回路５は、積分回路２のキャパシタＣ２と共に積分回路を構成し、出力端子４ｆから出力されて抵抗素子Ｒ６に供給される比較結果信号ＶＨ１を積分して第２のリップル電圧としてのリップル電圧ＶＳ１ｂをノードＮ２に供給する。これにより、ノードＮ２の電位としてのリップル電圧ＶＳ１は、リップル電圧ＶＳ１ａとリップル電圧ＶＳ１ｂとの加算値となる。また、ノードＮ３とノードＮ２とは接続されているので、ノードＮ３の帰還電圧ＶＫ１は、リップル電圧ＶＳ１ａとリップル電圧ＶＳ１ｂとを含むリップル電圧ＶＳ１との加算値となり、この帰還電圧ＶＫ１が反転端子４ｄに入力される。なお、抵抗素子Ｒ６は、積分回路２の抵抗素子Ｒ１よりも抵抗値が小さいことが好ましく、例えば１０ｋΩの抵抗値をそれぞれ備えている。
【００４５】
ここで、リップル電圧ＶＳ１ｂは、コンパレータ４ａの出力の遷移によって例えば０Ｖ〜５Ｖで遷移する比較結果信号ＶＨ１を積分して生成されるため、この遷移特性に基づく第２のリップル成分を備えたものとなる。このため、リップル電圧ＶＳ１のリップル成分は、リップル電圧ＶＳ１ａの第１のリップル成分とリップル電圧ＶＳ１ｂの第２のリップル成分との加算値となり、これにより帰還電圧ＶＫ１には、第１のリップル成分と第２のリップル成分とが加算されることとなる。なお、リップル電圧ＶＳ１ｂの第２のリップル成分としての信号の振幅は、リップル電圧ＶＳ１ａが備える第１のリップル成分としての信号の振幅よりも小さいものとする。
【００４６】
ここで、積分回路５は、上述のとおり積分回路の構成要素であるキャパシタＣ２を積分回路２と併用している。これによれば、積分回路５に専用のキャパシタが不要となるので、積分回路５を設けるにあたって回路面積の増大を抑制することができる。さらに、積分回路５が併用するキャパシタＣ２は、出力端子Ｔ２とノードＮ２との間に接続され、これらの端子及びノードはいずれも接地されていない。このため、積分回路５は、接地電位を介して電圧生成回路１が取り扱う大電圧や大電流の影響を受けるという不具合を排除することができるので、高精度なリップル電圧ＶＳ１ｂを生成することができる。
【００４７】
ドライブ回路６は、スイッチ素子ＳＷ１と比較回路４と接続されている。ドライブ回路６は、比較回路４から比較結果信号ＶＨの供給を受け、比較結果信号ＶＨ１の電圧レベルに応じて異なる電圧レベルを備えた制御信号ＶＤ１をスイッチ素子ＳＷ１のゲート端子Ｇに供給する。ドライブ回路６は、比較結果信号ＶＨ１がハイレベルであった場合には、例えば１７Ｖのハイレベルの制御信号ＶＤ１をスイッチ素子ＳＷ１のゲート端子Ｇに供給し、比較結果信号ＶＨ１がローレベルであった場合には、例えば０Ｖのローレベルの制御信号ＶＤ１をスイッチ素子ＳＷ１のゲート端子Ｇに供給することでスイッチ素子ＳＷ１のオンオフを制御する。これにより、スイッチング電圧Ｖｎ１は例えば０Ｖ〜１２Ｖの間で遷移する。なお、ドライブ回路６は、比較結果信号ＶＨ１に応じて動作すればよく、比較回路４から直接的に比較結果信号ＶＨ１が供給される構成に限定されるものではない。
【００４８】
（スイッチング電源回路１０の動作）
図２は、図１に示したスイッチング電源回路１０の時間変化における各部の信号波形を示した図である。図２（ａ）は、帰還電圧ＶＫの信号波形と基準電圧Ｖｒｅｆ１との関係を示した図である。図２（ｂ）は、比較結果信号ＶＨ１の信号波形を示した図である。図２（ｃ）は、スイッチング電圧Ｖｎ１の電圧レベルの遷移を示した図である。なお、図２（ａ）〜図２（ｃ）はそれぞれ縦軸が電圧レベルＶ、横軸が時間ｔであり、時刻ｔ０〜ｔ７は図２（ａ）〜図２（ｃ）の共通の時刻として示している。なお、本実施形態においては、基準電圧Ｖｒｅｆ１はヒステリシス回路４ｃにより電圧レベルが変動するが、作図の都合上、図２（ａ）では基準電圧Ｖｒｅｆ１は一定としてその変動の様子を示していない。
【００４９】
時刻ｔ０では、反転端子４ｄに入力される例えば２．５Ｖの帰還電圧ＶＫ１が例えば２Ｖの基準電圧Ｖｒｅｆ１よりも高いため、比較回路４からはローレベルの比較結果信号ＶＨ１が出力されている。また、比較結果信号ＶＨ１がローレベルのため、ドライブ回路６によって制御されるスイッチ素子ＳＷ１もオフされた状態となっており、スイッチング電圧Ｖｎ１は接地電位からダイオードＤ１による電圧降下分低い電位となっている。ここで、図２（ｃ）においては、作図の都合上、スイッチング電圧Ｖｎ１が０Ｖよりも低い場合においては０Ｖとして示している。
【００５０】
時刻ｔ１で、反転端子４ｄに入力される帰還電圧ＶＫ１が基準電圧Ｖｒｅｆ１以下になると、比較回路４の動作時間分遅れた時刻ｔ２でハイレベルの比較結果信号ＶＨ１が比較回路４から出力され、ドライブ回路６に供給される。ここで、ドライブ回路６は動作速度が比較的遅いことからスイッチ素子ＳＷ１がオンされるタイミングが時刻ｔ３まで遅れる。このため、従来のスイッチング電源回路では、スイッチング電圧Ｖｎ１に基づく帰還電圧ＶＫ１の電位は、比較結果信号ＶＨ１がハイレベルとなった後も低下し続けることとなっていた。
【００５１】
しかしながら、本実施形態では、ノードＮ１とノードＮ２とが積分回路２を介して接続されていることに加えて、比較回路４のコンパレータ４ａの出力端子４ｆとノードＮ２とが積分回路５を介して接続されていることから、時刻ｔ２以降においては、ハイレベルの比較結果信号ＶＨ１に基づいて生成されたリップル電圧ＶＳ１ｂがノードＮ２を介して帰還電圧ＶＫ１に加算されることとなる。このため、図２（ａ）に示されているように、時刻ｔ２から時刻ｔ３までの期間Ａ１、すなわち、比較結果信号ＶＨ１がハイレベルになった時点からスイッチ素子ＳＷ１がオンするまでの間、帰還電圧ＶＫ１を例えば１．５Ｖで維持して帰還電圧ＶＫ１のさらなる低下を抑制することができる。なお、図２（ａ）においては期間Ａ１で帰還電圧ＶＫ１がその電位を維持している様を示しているが、これに限られず、抵抗素子Ｒ６の抵抗値をより小さくすることで帰還電圧ＶＫ１に加算するリップル電圧ＶＳ１ｂの第２のリップル成分の影響を大きくして、比較結果信号がハイレベルとなった時点からスイッチ素子ＳＷ１がオンするまでの期間Ａ１で帰還電圧ＶＫ１を上昇させて帰還電圧Ｖｋ１を基準電圧Ｖｒｅｆ１の電圧レベルに近づけるようにしても良い。
【００５２】
時刻ｔ３で、ドライブ回路６の動作時間分遅れてハイレベルの制御信号ＶＤ１がドライブ回路６からスイッチ素子ＳＷ１のゲート端子Ｇに供給され、スイッチ素子ＳＷ１がオンする。これにより、入力電圧Ｖｉｎ１が電源７からスイッチ素子ＳＷ１を介してノードＮ１に供給されてスイッチング電圧Ｖｎ１が上昇し、これに伴い出力電圧Ｖｏｕｔ１が上昇する。また、出力電圧Ｖｏｕｔ１の上昇に伴って、帰還電圧ＶＫ１が上昇する。このとき、帰還電圧ＶＫ１は、リップル電圧ＶＳ１ａにリップル電圧ＶＳ１ｂが加算されたリップル成分を備えることとなるため、リップル電圧ＶＳ１ａ又はリップル電圧ＶＳ１ｂのいずれかのリップル成分のみがノードＮ３に供給される場合に比べて単位時間当たりの電位の上昇を大きく得ることができる。さらに、本実施形態においては、時刻ｔ２以降の期間Ａ１においてハイレベルの比較結果信号ＶＨ１に基づくリップル電圧ＶＳ１ｂの第２のリップル成分をノードＮ２に供給して帰還電圧ＶＫ１のさらなる電位の低下を抑制しているので、より早く帰還電圧ＶＫ１を高い電位に上昇させることができる。
【００５３】
時刻ｔ４で、反転端子４ｄに入力される帰還電圧ＶＫ１が基準電圧Ｖｒｅｆ１を超えると、比較回路４の動作時間分遅れた時刻ｔ５でローレベルの比較結果信号ＶＨ１が出力され、ドライブ回路６に供給される。ここで、ドライブ回路６は動作速度が比較的遅いことからスイッチ素子ＳＷ１がオンされるタイミングが遅れるため、従来のスイッチング電源回路では、スイッチング電圧Ｖｎ１に基づく帰還電圧ＶＫ１の電位は比較結果信号ＶＨ１がローレベルとなった後も上昇し続けることとなっていた。
【００５４】
しかしながら、本実施形態では、ノードＮ１とノードＮ２とが積分回路２を介して接続されていることに加えて、比較回路４のコンパレータ４ａの出力端子４ｆとノードＮ２とが積分回路５を介して接続されていることから、時刻ｔ５以降においては、ローレベルの比較結果信号ＶＨ１に基づいて生成されたリップル電圧ＶＳ１ｂがノードＮ２を介して帰還電圧ＶＫ１に加算されることとなる。このため、図２（ａ）に示されているように、時刻ｔ５から時刻ｔ６の期間Ｂ、すなわち、比較結果信号ＶＨ１がローレベルになった時点からスイッチ素子ＳＷ１がオフするまでの間、帰還電圧ＶＫ１を例えば２．５Ｖに維持して帰還電圧ＶＫ１のさらなる上昇を抑制することができる。なお、図２（ａ）においては期間Ｂ１で帰還電圧ＶＫ１がその電位を維持している様を示しているが、これに限られず、抵抗素子Ｒ６の抵抗値をより小さくすることで帰還電圧ＶＫ１に加算するリップル電圧ＶＳ１ｂの第２のリップル成分の影響を大きくして、比較結果信号がローレベルとなった時点からスイッチ素子ＳＷ１がオフするまでの期間Ｂ１で帰還電圧ＶＫ１を低下させて帰還電圧Ｖｋ１を基準電圧Ｖｒｅｆ１の電圧レベルに近づけるようにしても良い。
【００５５】
時刻ｔ６で、ドライブ回路６の動作時間分遅れてローレベルの制御信号ＶＤ１がスイッチ素子ＳＷ１のゲート端子Ｇに供給され、スイッチ素子ＳＷ１がオフする。これにより、電源７からノードＮ１への入力電圧Ｖｉｎ１の供給が停止されてスイッチング電圧Ｖｎ１の低下が開始され、これに伴い、出力電圧Ｖｏｕｔ１、ひいては帰還電圧ＶＫ１の低下が開始される。このとき、帰還電圧ＶＫ１には、第１のリップル成分を備えたリップル電圧ＶＳ１ａと第２のリップル成分を備えたリップル電圧ＶＳ１ｂとが加算されるため、リップル電圧ＶＳ１ａ又はリップル電圧ＶＳ１ｂの第２のリップル成分のみがノードＮ３に供給される場合に比べて単位時間当たりの電位の低下を大きく得ることができる。さらに、時刻ｔ５以降の期間Ｂにおいてローレベルの比較結果信号ＶＨ１に基づくリップル電圧ＶＳ１ｂの第２のリップル成分をノードＮ２に供給して帰還電圧ＶＫ１のさらなる電位の上昇を抑制しているので、より早く帰還電圧ＶＫ１を低い電位に降下させることができる。
【００５６】
なお、本実施形態においては、上述のとおり、帰還電圧ＶＫ１がスイッチング電圧Ｖｎ１を積分して得られたリップル電圧ＶＳ１ａの第１のリップル成分を備えているため、帰還電圧Ｖｋ１が、リップル電圧ＶＳ１ｂの第２のリップル成分のみを備えている場合に比べて単位時間当たりの電位の上昇及び低下、ひいては帰還電圧ＶＫ１の振幅をより大きく得ることができる。このため、反転端子４ｄに多少のノイズが入った場合であっても、帰還電圧ＶＫ１がリップル電圧ＶＳ１ｂのみを備えている場合に比べてスイッチング電源回路１０が誤動作してしまうおそれを低減できる。また、本実施形態においては、帰還電圧ＶＫ１がスイッチング電圧Ｖｎ１を積分して得られたリップル電圧ＶＳ１ａの第１のリップル成分を備えているため、ＲＦパワーアンプやＣＰＵに見られるように、負荷８が必要とする駆動電圧や駆動電流が大きく変動した場合であっても、変動後の駆動電圧・駆動電流に高速に追従することができる。
【００５７】
また、上述したように、積分回路５の抵抗素子Ｒ６は、積分回路２の抵抗素子Ｒ１よりも抵抗値が小さいことが好ましい。これは、抵抗素子Ｒ６の抵抗値の方が低い場合に、帰還電圧ＶＫ１に対してより比較結果信号ＶＨ１の電圧レベルの影響を与えることができるためである。
【００５８】
（実施形態の効果）
本発明の実施形態にかかるスイッチング電源回路１０によれば、スイッチング電圧Ｖｎ１を積分して第１のリップル成分を備えたリップル電圧ＶＳ１ａを生成する積分回路２と、比較結果信号ＶＨ１を積分して第２のリップル成分を備えたリップル電圧ＶＳ１ｂを生成する積分回路５と、を有し、リップル電圧ＶＳ１ａとリップル電圧ＶＳ１ｂとを帰還電圧ＶＫ１に加算して反転端子４ｄに入力するようにしたので、帰還電圧ＶＫ１に第１のリップル成分及び第２のリップル成分を与えて単位時間当たりの電位の変動を大きくしてノイズの影響を低減することができ、且つ、比較結果信号ＶＨ１がハイレベルになった後の帰還電圧ＶＫ１の電位の低下を抑制することができるとともに、比較結果信号ＶＨ１がローレベルになった後の帰還電圧ＶＫ１の電位の上昇を抑制することができる。これにより、より安定した出力電圧Ｖｏｕｔ１を負荷８に対して供給することができる。
［変形例］
【００５９】
図３は、本発明の実施形態の変形例にかかるスイッチング電源回路２０を概略的に示した図である。スイッチング電源回路２０は、非同期方式の昇圧型ＤＣ−ＤＣコンバータである。スイッチング電源回路２０は、電圧生成回路１１と、第１の積分回路としての積分回路１２と、帰還電圧生成回路１３と、比較回路１４と、第２の積分回路としての積分回路１５と、ドライブ回路１６と、を備えており、電圧生成回路１１が本発明の実施形態に示した電圧生成回路１と大きく異なる。また、スイッチング電源回路２０には、電源１７と負荷１８とが接続されている。
【００６０】
電圧生成回路１１は、入力端子Ｔ１１と、スイッチ素子ＳＷ１１と、インダクタＬ１１と、キャパシタＣ１１と、出力端子Ｔ１２と、整流素子としてのダイオードＤ１１と、を備えている。
【００６１】
入力端子Ｔ１１は、例えば１２Ｖの電源１７と接続されて電源１７の電源電圧が入力電圧Ｖｉｎ１１として供給される。インダクタＬ１１は、第３の端子としての端子Ｌ１１ａと第４の端子としての端子Ｌ１１ｂとを備え、端子Ｌ１１ａが入力端子Ｔ１１と接続されている。スイッチ素子ＳＷ１１は、一端としてのドレイン端子がインダクタＬ１１ｂと接続されており、他端としてのソース端子Ｄが接地電位に接続されている。スイッチ素子ＳＷ１１は、入力端子Ｔ１１からインダクタＬ１１へ流入する電流の大きさを制御する。
【００６２】
ダイオードＤ１１は、アノードがインダクタＬ１１の端子Ｌ１１ｂとスイッチ素子ＳＷ１１のドレイン端子Ｄと接続されている。ここで、ダイオードＤ１１のアノードとインダクタＬ１１の端子Ｌ１１ｂとの接続点のノードを、第４のノードとしてのノードＮ１１と称し、ノードＮ１１の電圧をスイッチング電圧Ｖｎ１１と称する。
【００６３】
キャパシタＣ１１は、一端がダイオードＤ１１のカソードと直列に接続され、他端が接地されており、スイッチ素子ＳＷ１１のオンオフによってインダクタＬ１１に発生した電圧を平滑化する。出力端子Ｔ２は、ダイオードＤ１１のカソードとキャパシタＣ１１の一端との接続点に接続されており、キャパシタＣ１１によって平滑化された電圧を出力電圧Ｖｏｕｔ１１として出力する。
【００６４】
電圧生成回路１１は、以上の構成を備えて、入力端子Ｔ１１から入力された例えば１２Ｖの入力電圧Ｖｉｎ１１を昇圧して例えば２０Ｖの出力電圧Ｖｏｕｔ１１を生成して出力端子Ｔ１２から出力する昇圧型ＤＣ−ＤＣコンバータとしての機能を備えている。ここで、電圧生成回路１１による昇圧動作としては、スイッチ素子ＳＷ１１の制御に基づいてインダクタＬ１１が入力電圧Ｖｉｎ１１を変換させることによって行われ、詳しくは、まずスイッチ素子ＳＷ１１をオンして入力電圧Ｖｉｎ１１に応じた電流ＩｉｎをインダクタＬ１１に流してインダクタＬ１１に磁気エネルギーを蓄えさせた後、スイッチ素子ＳＷ１１をオフしてインダクタＬ１１の磁気エネルギーを放出させて高電圧を発生させることで行う。このようにして昇圧された電圧は、上述のとおりキャパシタＣ１１にて平滑化されて出力電圧Ｖｏｕｔ１１として出力端子Ｔ１２から出力される。なお、ダイオードＤ１１は、スイッチ素子ＳＷ１１がオフの場合にインダクタＬ１１にて生成されたエネルギーを出力端子Ｔ１２に安定的に供給する役割を備えている。
【００６５】
積分回路１２は、第３の抵抗素子としての抵抗素子Ｒ１１と第２のキャパシタとしてのキャパシタＣ１２とを備えている。抵抗素子Ｒ１１は、一端がインダクタＬ１１の端子Ｌ１１ａ側のノードＮ１１に接続されている。キャパシタＣ１２は、一端がダイオードＤ１１のカソードと出力端子Ｔ１２とに接続されており、他端が抵抗素子Ｒ１１の他端に接続されている。積分回路１２は、抵抗素子Ｒ１１とキャパシタＣ１２とが互いに接続されており、且つインダクタＬ１１に並列に接続されている。なお、抵抗素子Ｒ１１は例えば１００ｋΩの抵抗値を備え、キャパシタＣ１２は例えば１０ｐＦの容量値を備えている。ここで、抵抗素子Ｒ１１とキャパシタＣ１２との接続点を第５のノードとしてのノードＮ１２と称する。
【００６６】
積分回路１２は、インダクタＬ１１とダイオードＤ１１との間のノードＮ１１から抵抗素子Ｒ１１に供給されるスイッチング電圧Ｖｎ１１を積分して第１のリップル電圧としてのリップル電圧ＶＳ１１ａを生成する。これにより、ノードＮ１２の電位はリップル電圧ＶＳ１１ａを備えたリップル電圧ＶＳ１１となる。なお、リップル電圧ＶＳ１１ａは、スイッチ素子ＳＷ１１のオンオフによって例えば０Ｖ〜１２Ｖで遷移するスイッチング電圧Ｖｎ１１を積分して生成されるため、この遷移特性に基づく第１のリップル成分を備えたものとなる。
【００６７】
ここで、昇圧型ＤＣ−ＤＣコンバータにおいて、リップル電圧ＶＳ１１ａを生成する基となる電圧が、例えばインダクタＬ１１の端子Ｌ１１ａと電源１７との接続点の入力端子Ｔ１１の電位である入力電圧Ｖｉｎ１１によるものである場合には、リップル電圧ＶＳ１１ａを生成する基となる電圧がノードＮ１１のスイッチング電圧Ｖｎ１１である場合に比べて十分なリップル成分を得ることができない。この理由としては、電源１７とインダクタＬ１１の端子Ｌ１１ａとの間には、安定化容量としてコンデンサを接続しておくことが好ましく、そうすると該コンデンサによりスイッチング電圧Ｖｎ１１がスイッチ素子ＳＷ１１のオンオフによって得られる遷移が大きく制限されてしまうためである。したがって、リップル電圧ＶＳ１１ａを生成する基となる電圧は、ノードＮ１１のスイッチング電圧Ｖｎ１１であることが好ましい。
【００６８】
帰還電圧生成回路１３は、抵抗素子Ｒ１２と抵抗素子Ｒ１３とを備えている。抵抗素子Ｒ１２は、一端が出力端子Ｔ１２に接続されている。抵抗素子Ｒ１３は、一端が抵抗素子Ｒ１２の他端に接続されており、他端が接地されている。ここで、抵抗素子Ｒ１２と抵抗素子Ｒ１３との接続点のノードを第６のノードとしてのノードＮ１３と称する。帰還電圧生成回路１３は、出力端子Ｔ１２から出力された出力電圧Ｖｏｕｔ１１を分圧して帰還電圧ＶＫ１１を生成する。これによりノードＮ１３の電位は帰還電圧ＶＫ１１となる。ここで、ノードＮ１３とノードＮ１２とは接続されている。このため、ノードＮ１３の帰還電圧ＶＫ１１は、出力電圧Ｖｏｕｔ１１を抵抗素子Ｒ１２と抵抗素子Ｒ１３とで分圧した電圧とリップル電圧ＶＳ１１との加算値となり、リップル電圧ＶＳ１１ａの第１のリップル成分を備えたものとなる。なお、抵抗素子Ｒ１２は例えば１０ｋΩ、抵抗素子Ｒ１３は例えば５ｋΩの抵抗値をそれぞれ備えている。また、互いに接続されているノードＮ１２とノードＮ１３との間には図示しない直流成分カット用のコンデンサが設けられていても良い。
【００６９】
比較回路１４は、コンパレータ１４ａと、基準電源１４ｂと、ヒステリシス回路１４ｃとを備えている。コンパレータ１４ａは、第１の入力端子としての反転端子１４ｄと第２の入力端子としての非反転端子１４ｅと、第２の出力端子としての出力端子１４ｆと、を備えている。反転端子１４ｄは、ノードＮ１３と接続されて帰還電圧生成回路１３から帰還電圧ＶＫ１１の供給を受ける。非反転端子１４ｅは、基準電源１４ｂから、ヒステリシス回路１４ｃによって決まる基準電圧Ｖｒｅｆ１１の供給を受ける。コンパレータ１４ａは、反転端子１４ｄに入力された帰還電圧ＶＫ１１と非反転端子１４ｅに入力された基準電圧Ｖｒｅｆ１１とを比較し、帰還電圧ＶＫ１１が基準電圧Ｖｒｅｆ１１よりも高くなった場合には比較結果として例えば０Ｖでローレベルの比較結果信号ＶＨ１１を出力端子１４ｆから自己の動作時間分の遅延をもって出力し、帰還電圧ＶＫ１１が基準電圧Ｖｒｅｆ１１よりも低くなった場合には比較結果として例えば５Ｖでハイレベルの比較結果信号ＶＨ１１を自己の動作時間分の遅延をもって出力する。
【００７０】
なお、ヒステリシス回路１４ｃは、抵抗素子Ｒ１４と抵抗素子Ｒ１５とを備えている。抵抗素子Ｒ１４は、一端がコンパレータ１４ａの出力端子１４ｆに接続され、他端が非反転端子１４ｅに接続されている。抵抗素子Ｒ１５は、一端が抵抗素子Ｒ１４の他端と非反転端子１４ｅとに接続されており、他端が基準電源１４ｂに接続されている。ヒステリシス回路１４ｃは、基準電源１４ｂから供給される電圧から抵抗素子Ｒ１４と抵抗素子Ｒ１５との抵抗比によって決まる基準電圧Ｖｒｅｆ１１を生成して非反転端子１４ｅに供給するいわゆるヒステリシス特性を備えている。ただし、本発明においては、比較回路１４はヒステリシス回路１４ｃを備えていなくてもよく、この場合には基準電源１４ｂが非反転端子１４ｅと接続されて直接的に基準電圧Ｖｒｅｆ１１を非反転端子１４ｅに供給する構成となっていても良い。なお、抵抗素子Ｒ１４の抵抗値は例えば１ｋΩであり、抵抗素子Ｒ１５の抵抗値は例えば１０Ωである。
【００７１】
積分回路１５は、第４の抵抗素子としての抵抗素子Ｒ１６とキャパシタＣ１２とを備えている。抵抗素子Ｒ１６は、一端がコンパレータ１４ａの出力端子１４ｆに接続されており、他端がノードＮ１２に接続されている。積分回路１５は、積分回路１２のキャパシタＣ１２と共に積分回路を構成し、出力端子１４ｆから出力されて抵抗素子Ｒ１６に供給される比較結果信号ＶＨを積分して第２のリップル電圧としてのリップル電圧ＶＳ１１ｂをノードＮ１２に供給する。これにより、ノードＮ１２の電位としてのリップル電圧ＶＳ１１は、リップル電圧ＶＳ１１ａとリップル電圧ＶＳ１１ｂとの加算値となる。また、ノードＮ１３とノードＮ１２とは接続されているので、ノードＮ１３の帰還電圧ＶＫ１１は、リップル電圧ＶＳ１１ａとリップル電圧ＶＳ１１ｂとを含むリップル電圧ＶＳ１１との加算値となり、この帰還電圧ＶＫ１１が反転端子１４ｄに入力される。なお、抵抗素子Ｒ１６は例えば１００ｋΩの抵抗値をそれぞれ備えている。
【００７２】
ここで、リップル電圧ＶＳ１１ｂは、コンパレータ１４ａの出力の遷移によって例えば０Ｖ〜５Ｖで遷移する比較結果信号ＶＨ１１を積分して生成されるため、この遷移特性に基づく第２のリップル成分を備えたものとなる。このため、リップル電圧ＶＳ１１のリップル成分は、リップル電圧ＶＳ１１ａの第１のリップル成分とリップル電圧ＶＳ１１ｂの第２のリップル成分との加算値となり、これにより帰還電圧ＶＫ１１には第１のリップル成分と第２のリップル成分とが加算されることとなる。なお、リップル電圧ＶＳ１１ｂの第２のリップル成分としての信号の振幅は、リップル電圧ＶＳ１１ａが備える第１のリップル成分としての信号の振幅よりも小さいものとする。
【００７３】
ここで、積分回路１５は、上述のとおり積分回路の構成要素であるキャパシタＣ１２を積分回路１２と併用している。これによれば、積分回路１５に専用のキャパシタが不要となるので、積分回路１５を設けるにあたって回路面積に増大を抑制することができる。さらに、積分回路１５が併用するキャパシタＣ１２は、出力端子Ｔ１２とノードＮ１２との間に接続され、これらの端子及びノードはいずれも接地されていない。このため、積分回路１５は接地電位を介して電圧生成回路１が取り扱う大電圧や大電流の影響を受けるという不具合を排除することができるので、高精度なリップル電圧ＶＳ１１ｂを生成することができる。
【００７４】
ドライブ回路１６は、スイッチ素子ＳＷ１１と比較回路１４と接続されている。ドライブ回路１６は、比較回路１４から比較結果信号ＶＨ１１の供給を受け、比較結果信号ＶＨ１１の電圧レベルに応じて異なる電圧レベルを備えた制御信号ＶＤ１１をスイッチ素子ＳＷ１１のゲート端子Ｇに供給する。ドライブ回路１６は、比較結果信号ＶＨ１１がハイレベルであった場合には、例えば３０Ｖのハイレベルの制御信号ＶＤ１１をスイッチ素子ＳＷ１１のゲート端子Ｇに供給し、比較結果信号ＶＨ１１がローレベルであった場合には、例えば０Ｖのローレベルの制御信号ＶＤ１１をスイッチ素子ＳＷ１１のゲート端子Ｇに供給することでスイッチ素子ＳＷ１１のオンオフを制御する。これにより、スイッチング電圧Ｖｎ１１は例えば０Ｖ〜１２Ｖの間で遷移する。なお、ドライブ回路１６は、比較結果信号ＶＨ１１に応じて動作すればよく、比較回路１４から直接的に比較結果信号ＶＨ１１が供給される構成に限定されるものではない。
【００７５】
（実施形態の変形例の効果）
本発明の実施形態の変形例にかかるスイッチング電源回路２０によれば、本発明の実施形態と同様に、スイッチング電圧Ｖｎ１１を積分して第１のリップル成分を備えたリップル電圧ＶＳ１１ａを生成する積分回路１２と、コンパレータ１４ａの出力端子１４ｆから出力される第２の遷移成分を備えた比較結果信号ＶＨ１１を積分して第２の遷移成分に基づく第２のリップル成分を備えたリップル電圧ＶＳ１１ｂを生成する積分回路１５と、を有し、リップル電圧ＶＳ１１ａとリップル電圧ＶＳ１１ｂとを帰還電圧ＶＫ１１に加算して反転端子１４ｄに入力するようにしたので、帰還電圧ＶＫ１１に第１のリップル成分を与えて単位時間当たりの電位の変動を大きくしてノイズの影響を低減することができ、且つ、比較結果信号ＶＨ１１がハイレベルになった後の帰還電圧ＶＫ１１の電位の低下を抑制することができるとともに、比較結果信号ＶＨ１１がローレベルになった後の帰還電圧ＶＫ１１の電位の上昇を抑制することができる。これにより、より安定した出力電圧Ｖｏｕｔ１１を負荷１８に対して供給することができる。
【００７６】
図８は、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、及び３１に適用可能なスイッチ素子のひとつとしてのトランジスタＴｒ１を概略的に示した図である。トランジスタＴｒ１は、ＧａＮの特性を利用したトランジスタであって、未使用時には自然状態でその動作がオフとなってソース電極とドレイン電極との電気的な接続が抑制されるノーマリーオフタイプのトランジスタである。
【００７７】
（トランジスタＴｒ１の構成）
図８（ａ）は、トランジスタＴｒ１の平面視図であり、図８（ｂ）は、図８（ａ）の斜線Ｉ−Ｉの断面図である。なお、トランジスタＴｒ１は平面視においてその外周を矩形状としているが、これに限られない。また、図８では便宜上１つのトランジスタＴｒ１を示しているが、これはスイッチ素子ＳＷ１、１１、２１、又は３１が、複数のトランジスタＴｒ１が互いに並列又は直列に接続されて構成されることを妨げるものではない。
【００７８】
支持基板Ｓｕｂは、例えば半導体基板でありシリコン基板であるが、これに限られず、シリコンカーバイド（ＳｉＣ）やサファイアなども適用できる。
【００７９】
バッファ層Ｂは、支持基板Ｓｕｂ上に形成されており、アルミニウムナイトライド（ＡｌＮ）を主材料として構成されているが、これに限られず、支持基板Ｓｕｂ側からアルミニウムナイトライド（ＡｌＮ）、アルミニウムガリウムナイトライド（ＡｌＧａＮ）が順次積層された構成とすることもできる。
【００８０】
窒化物半導体層ＮＳは、バッファ層Ｂ上に形成されており、ガリウムナイトライド（ＧａＮ）を主材料として構成されている。
【００８１】
電子供給層ＤＳ１は、窒化物半導体層ＮＳ上に形成されており、アルミニウムナイトライド（ＡｌＮ）を主材料として構成されているが、これに限られずアルミニウムガリウムナイトライド（ＡｌＧａＮ）とすることもできる。電子供給層ＤＳ１は、その一部において窒化物半導体層ＮＳを開口ＴＨ１により露出させている。開口ＴＨ１は、平面視した場合に矩形状となっているがこれに限られない。
【００８２】
絶縁層Ｚ１は、電子供給層ＤＳ１上に形成されており、例えばシリコン酸化膜（ＳｉＯ２）から構成されているが、これに限られず、シリコン窒化膜や、支持基板Ｓｕｂ側からシリコン酸化膜とシリコン窒化膜と順次積層された２層構造によるものであっても良い。絶縁層Ｚ１は、その一部が開口されており、これを開口ＴＨ２と称する。絶縁層Ｚ１は、窒化物半導体層ＮＳを開口ＴＨ１と共に開口ＴＨ２により露出させている。開口ＴＨ２は、平面視において開口ＴＨ１と一致している。開口ＴＨ２は、平面視した場合に矩形状となっているが、平面視において開口ＴＨ１部と一致していればこれに限られない。
【００８３】
また、絶縁層Ｚ１は、その一部において電子供給層ＤＳ１を開口ＴＨ１以外の複数の開口によっても露出させている。ここで、図８（ａ）において開口ＴＨ１を挟んで右側に配置された開口を開口ＴＨ３と称し、左側に配置された開口を開口ＴＨ４と称する。なお、開口ＴＨ３部および開口ＴＨ４は、平面視した場合に円形状となっておりそれが複数設けられているが、これに限られない。
【００８４】
ソース電極ＳＤは、例えばアルミニウム（Ａｌ）から構成されており、絶縁層Ｚ１の表面上から開口ＴＨ３内を介して電子供給層ＤＳ１まで延在して形成されている。なお、図８（ｂ）では、ソース電極ＳＤは、絶縁層Ｚ１の表面から開口ＴＨ３を介して電子供給層ＤＳ１に達するまでを連続した一部材として示しているが、これに限られず、開口ＴＨ３内と絶縁層Ｚ１の表面上とで異なる部材により構成するようにしても良い。また、ソース電極ＳＤは、上記に限られず、支持基板Ｓｕｂ側から、チタン（Ｔｉ）、アルミニウム（Ａｌ）が順次積層された構成でもよく、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮの積層構造でも良い。
【００８５】
ドレイン電極ＤＤは、例えばアルミニウムから構成されており、絶縁層Ｚ１の表面上から開口ＴＨ４部内を介して電子供給層ＤＳ１まで延在して形成されている。なお、図８（ｂ）では、ドレイン電極ＤＤは、絶縁層Ｚ１の表面から開口ＴＨ４を介して電子供給層ＤＳ１に達するまでを連続した一部材として示しているが、これに限られず、開口ＴＨ４内と絶縁層Ｚ１の表面上とで異なる部材により構成するようにしても良い。
【００８６】
絶縁層Ｚ２は、絶縁層Ｚ１とソース電極ＳＤとドレイン電極ＤＤとの上にこれらを覆って形成されている。絶縁層Ｚ２は、例えばシリコン酸化膜（ＳｉＯ２）から構成されているが、これに限られない。絶縁層Ｚ２は、その一部が開口されており、これを開口ＴＨ３と称する。絶縁層Ｚ２は、窒化物半導体層ＮＳを開口ＴＨ１及び開口ＴＨ２と共に開口ＴＨ５により露出させている。開口ＴＨ５は、平面視において開口ＴＨ１および開口ＴＨ２と一致している。開口ＴＨ５は、平面視した場合に矩形状となっているが、平面視において開口ＴＨ１および開口ＴＨ２と一致していればこれに限られない。
【００８７】
また、絶縁層Ｚ２は、その一部においてソース電極ＳＤの一部およびドレイン電極ＤＤの一部を開口ＴＨ５以外の複数の開口により露出させている。ここで、図８（ａ）において開口ＴＨ５を挟んで右側に配置された開口を開口ＴＨ６と称し、左側に配置された開口を開口ＴＨ７と称する。
【００８８】
絶縁層Ｚ３は、窒化物半導体層ＮＳ上において、窒化物半導体層ＮＳの一部を露出させ且つ窒化物半導体層ＮＳに接すると共に窒化物半導体層ＮＳから開口ＴＨ１と開口ＴＨ２とを介して開口ＴＨ５まで跨って延在して形成されている。また、絶縁層Ｚ３は、電子供給層ＤＳ１、絶縁層Ｚ１、および絶縁層Ｚ２の側面に密着して形成されている。平面視において、絶縁層Ｚ３は矩形状であり、その内部において窒化物半導体層ＮＳの表面を露出させるように形成されている。絶縁層Ｚ３は、例えばシリコン酸化膜（ＳｉＯ２）から構成されているが、これに限られない。
【００８９】
絶縁層Ｚ４は、絶縁層Ｚ２上から絶縁層Ｚ３上を通って開口ＴＨ１、開口ＴＨ２、及び開口ＴＨ５を介して窒化物半導体層ＮＳ上まで延在して形成されている。絶縁層Ｚ４は、例えばシリコン酸化膜（ＳｉＯ２）から構成されているが、これに限られず、ＨｆＯ２膜、ＡｌＯＮ膜、ＨｆＳｉＯ膜、ＳｉＮ膜、ＳｉＯＮ膜などが用いられても良い。
【００９０】
ここで、開口ＴＨ１、開口ＴＨ２、及び開口ＴＨ５を総じてゲート開口ＧＴＨと称する。また、絶縁層Ｚ４のうち窒化物半導体層ＮＳと密着して形成された部分をゲート開口の「底面」と称し、絶縁層Ｚ３と密着して形成された部分をゲート開口の「側壁」と称する。
【００９１】
また、絶縁層Ｚ４は、平面視において開口ＴＨ６と一致し、開口ＴＨ６と共にソース電極ＳＤを露出させる開口ＴＨ８と、平面視において開口ＴＨ７と一致し、開口ＴＨ７と共にドレイン電極ＤＤを露出させる開口ＴＨ９と、を備えている。図８（ａ）において、開口ＴＨ６は円形状にて示されているが、平面視において開口ＴＨ８と一致していれば同形状に限られない。また、図８（ａ）において、開口ＴＨ９は円形状にて示されているが、平面視において開口ＴＨ７と一致していれば同形状に限られない。
【００９２】
ゲート電極ＧＤは、絶縁層Ｚ４上からゲート開口ＧＴＤを介してゲート開口ＧＴＨの底面まで延在して形成されている。ゲート電極ＧＤは、例えばモリブデン（Ｍｏ）から構成されているが、これに限られず、タングステンなどが適用でき、Ｔｉ／ＴｉＮ／Ｗの積層構造であっても良い。ゲート電極ＧＤは、ゲート開口ＧＴＨの底面と側壁とに密着して形成されている。
【００９３】
絶縁層Ｚ５は、絶縁層Ｚ４とゲート電極ＧＤとを覆って形成されている。絶縁層Ｚ５は、例えばシリコン酸化膜（ＳｉＯ２）から構成されているが、これに限られない。絶縁層Ｚ５は、平面視において、開口ＴＨ６および開口ＴＨ８と一致し開口ＴＨ６及び開口ＴＨ８と共にソース電極ＳＤを露出させる開口ＴＨ１０と、開口ＴＨ７および開口ＴＨ９と一致し開口ＴＨ７及び開口ＴＨ９と共にドレイン電極ＤＤを露出させる開口ＴＨ１１と、を備えている。図８（ａ）において、開口ＴＨ１０は円形状にて示されているが、平面視において第６および８の開口と一致していれば同形状に限られない。また、図８（ａ）において、開口ＴＨ１１は円形状にて示されているが、平面視において第７および９の開口と一致していれば同形状に限られない。
【００９４】
また、絶縁層Ｚ５は、平面視において、開口ＴＨ１０及び１１以外の複数の開口によりゲート電極ＧＤを露出させている。ここで、この複数の開口を総じて開口ＴＨ１２と称する。
【００９５】
ここで、開口ＴＨ６、８、及び１０を総じて開口ＳＴＨと称する。また、開口ＴＨ７、９、及び１１を総じて開口ＤＴＨと称する。
【００９６】
導電層ＤＳ１は、絶縁層Ｚ５上から、開口ＳＴＨを介してソース電極ＳＤに接続されている。導電層ＤＳ１は、例えばアルミニウム（ＡＬ）から構成されているが、これに限られず、支持基板Ｓｕｂ側からＴｉ／ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮの積層構造となっていてもよい。なお、図８（ｂ）では、導電層ＤＳ１は、絶縁層Ｚ５の表面から開口ＳＴＨを介してソース電極ＳＤに達するまでを連続した一部材として示しているが、これに限られず、開口ＳＴＨ内と絶縁層Ｚ５の表面上とで異なる部材により構成するようにしても良い。
【００９７】
導電層ＤＳ２は、絶縁層Ｚ５上から、開口ＤＴＨを介してドレイン電極ＤＤに接続されている。導電層ＤＳ２は、例えばアルミニウム（ＡＬ）から構成されているが、これに限られず、支持基板Ｓｕｂ側からＴｉ／ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮの積層構造となっていてもよい。なお、図８（ｂ）では、導電層ＤＳ２は、絶縁層Ｚ５の表面から開口ＤＴＨを介してドレイン電極ＤＤに達するまでを連続した一部材として示しているが、これに限られず、開口ＤＴＨ内と絶縁層Ｚ５の表面上とで異なる部材により構成するようにしても良い。
【００９８】
導電層ＤＳ３は、絶縁層Ｚ５上から開口ＴＨ１２を介してゲート電極ＧＤに接続されている。導電層ＤＳ３は、例えばアルミニウム（ＡＬ）から構成されているが、これに限られず、支持基板Ｓｕｂ側からＴｉ／ＴｉＮ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮの積層構造となっていてもよい。なお、図８（ｂ）では、導電層ＤＳ３は、絶縁層Ｚ５の表面から開口ＴＨ１２を介してゲート電極ＧＤに達するまでを連続した一部材として示しているが、これに限られず、開口ＴＨ１２内と絶縁層Ｚ５の表面上とで異なる部材により構成するようにしても良い。
【００９９】
トランジスタＴｒは、以上の構成となっている。なお、トランジスタＴｒのソース電極ＳＤは、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、及び３１の各々のソース端子Ｓに対応し、トランジスタＴｒのドレイン電極ＤＤは、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、及び３１のドレイン端子Ｄに対応している。
（トランジスタＴｒの動作）
【０１００】
トランジスタＴｒは、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、及び３１に適用できる。トランジスタＴｒは、ゲート電極ＧＤとソース電極ＳＤとの間に所定の閾値以上の電位差が発生した場合にオン状態となり、該電位差が閾値以下であればオフ状態となる。
【０１０１】
ここで、トランジスタＴｒにおいて、電子供給層ＤＳ１に面した窒化物半導体層ＮＳの表面には、電子供給層ＤＳ１と窒化物半導体層ＮＳとの電気分極により、常時電子が発生しトラップされた状態となっている。また、トランジスタＴｒにおいて、ゲート電極ＧＤとソース電極ＳＤとに何ら電圧が印加されていない場合、絶縁層Ｚ３に面した窒化物半導体層ＮＳの表面には、絶縁層Ｚ３が電気分極を有していないことから、電子が自然発生した状態となっていなおらず、ソース電極ＳＤとドレイン電極ＤＤとが電気的に絶縁された状態となっている。このようなトランジスタＴｒは、一般にノーマリーオフ型のＧａＮトランジスタと称されている。
【０１０２】
以上のように、ＧａＮ特性を備えたトランジスタＴｒを、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、又は３１に適用した場合には、一般的なＮＭＯＳトランジスタやＰＭＯＳトランジスタに比べてスイッチング速度を速くすることができるので、スイッチ素子ＳＷ１、１１、２１、又は３１によって調整される電圧Ｖｏｕｔ１、１１、２１、又は３１をより高精度に調整でき、ひいては、負荷１８をより安定的に動作させることができる。
【０１０３】
なお、図８においてはＧａＮ特性を備えたトランジスタＴｒのうちノーマリーオフ型のトランジスタを示したが、本発明の実施形態にかかるスイッチング電源回路１０が備えるスイッチ素子ＳＷ１、１１、２１、又は３１に適用できるＧａＮ特性を備えたトランジスタとしては、自然状態でソース電極とドレイン電極とが電気的に接続されるノーマリーオン型もあり、これに限られない。
【産業上の利用可能性】
【０１０４】
本発明にかかるスイッチング電源回路によれば、電源から供給された入力電圧を降圧又は昇圧して生成する出力電圧をより安定的に供給できるので、産業上の利用可能性は高い。
【符号の説明】
【０１０５】
１０、２０  スイッチング電源回路
１、１１  電圧生成回路
２、５、１２、１５  積分回路
３、１３  帰還電圧生成回路
４、１４  比較回路
４ａ、１４ａ  コンパレータ
４ｂ、１４ｂ  基準電源
４ｃ、１４ｃ  ヒステリシス回路
４ｄ、１４ｄ  反転端子
４ｅ、１４ｅ  非反転端子
６、１６  ドライブ回路
７、１７  電源
８、１８  負荷
Ｔ１、Ｔ１１  入力端子
Ｔ２、Ｔ１２  出力端子
Ｌ１、Ｌ１１  インダクタ
ＳＷ１、ＳＷ１１  スイッチ素子
Ｃ１、Ｃ２、Ｃ３、Ｃ１１、Ｃ１２、Ｃ１３  キャパシタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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