(57)【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、
前記第１絶縁層の上方に設けられ、第１酸化物半導体層を備えた薄膜トランジスタと、
前記第１絶縁層の上方に設けられ、第２酸化物半導体層を備えたキャパシタと、
少なくとも前記薄膜トランジスタの第１絶縁層と前記第１酸化物半導体層との間に設けられ、前記水素のバリアとしての第２絶縁層と、を具備する
半導体装置。
【請求項２】
前記第１酸化物半導体層の下方および前記第２酸化物半導体層の下方の前記第１絶縁層の膜厚は等しく、
前記第１酸化物半導体層下の前記第２絶縁層の膜厚は、前記第２酸化物半導体層下の前記第２絶縁層の膜厚よりも厚い
請求項１に記載の半導体装置。
【請求項３】
絶縁基板と、
前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、
前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、
前記第２絶縁層上に設けられ、第１酸化物半導体層を備えた薄膜トランジスタと、
前記第２絶縁層上に設けられ、第２酸化物半導体層を備えたキャパシタと、を具備し、
前記第１酸化物半導体層の下方の前記第１絶縁層の膜厚は、前記第２酸化物半導体層の下方の前記第１絶縁層の膜厚よりも薄い
半導体装置。
【請求項４】
前記第１酸化物半導体層下および前記第２酸化物半導体層下の前記第２絶縁層の膜厚は等しい
請求項３に記載の半導体装置。
【請求項５】
前記第２酸化物半導体層の電気抵抗は、前記第１酸化物半導体層の電気抵抗よりも低い
請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１絶縁層は、シリコン窒化膜とシリコン酸窒化膜のうちの一方である
請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記絶縁基板は、画素領域を含み、
前記薄膜トランジスタは、前記画素領域に配置される画素を構成する書き込みトランジスタ、駆動トランジスタ、リセットトランジスタのうちのいずれかである
請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記キャパシタは、前記画素領域に配置される画素を構成する容量素子である
請求項７に記載の半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置は、有機ＥＬ表示装置、液晶表示装置、または撮像装置である。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置を用いたアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、例えば表示装置に適用される半導体装置およびそれを用いたアクティブマトリクス基板に関する。
【背景技術】
【０００２】
例えばテレビ、パーソナルコンピュータ、スマートフォン、タブレット端末等の表示装置において、画素領域を構成するための薄膜トランジスタおよびキャパシタが知られている（例えば、特許文献１参照）。
【０００３】
しかし、上記のような表示装置において、キャパシタの電気容量が電圧依存性を有すると、画素領域の画質の劣化を引き起こすおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２１２０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本実施形態は、キャパシタの電気容量の電圧依存性を低減できる半導体装置およびそれを用いたアクティブマトリクス基板を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、絶縁基板と、前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、前記第１絶縁層の上方に設けられ、第１酸化物半導体層を備えた薄膜トランジスタと、前記第１絶縁層の上方に設けられ、第２酸化物半導体層を備えたキャパシタと、少なくとも前記薄膜トランジスタの第１絶縁層と前記第１酸化物半導体層との間に設けられ、前記水素のバリアとしての第２絶縁層と、を具備する。
【０００７】
実施形態に係る半導体装置は、絶縁基板と、前記絶縁基板上に設けられ、少なくとも窒素を含み、水素を拡散する材料である第１絶縁層と、前記第１絶縁層上に設けられ、前記水素のバリアとしての第２絶縁層と、前記第２絶縁層上に設けられ、第１酸化物半導体層を備えた薄膜トランジスタと、前記第２絶縁層上に設けられ、第２酸化物半導体層を備えたキャパシタと、を具備し、前記第１酸化物半導体層の下方の前記第１絶縁層の膜厚は、前記第２酸化物半導体層の下方の前記第１絶縁層の膜厚よりも薄い。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るアクティブマトリクス基板に適用される半導体装置の一例を概略的に示す断面図。
【図２】図１に示すキャパシタの電圧と電気容量との関係を説明するための図。
【図３】図１に示す半導体装置の製造方法の一例を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】変形例１に係るアクティブマトリクス基板に適用される半導体装置の製造方法の一例を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】変形例２に係るアクティブマトリクス基板に適用される半導体装置の一例を概略的に示す断面図。
【図１４】第２実施形態に係るアクティブマトリクス基板に適用される半導体装置を示す断面図。
【図１５】図１４に示す半導体装置の製造方法の一例を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】第１、第２実施形態および変形例１、２に係る半導体装置を用いたアクティブマトリクス基板が適用される表示装置の一例を概略的に示すブロック図。
【図１９】図１８に示す画素領域の一例を概略的に示す等価回路図。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら説明する。尚、図面は、説明をより明確にするために模式的に表されている。このため、実際の態様と各部の幅、厚さ、形状等が異なる場合があるが、本発明の解釈を限定するものではない。また、本明細書と各図において、前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明を適宜省略する場合がある。
【００１０】
（第１実施形態）  
図１乃至図９を用い、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置について説明する。
【００１１】
［１．構成］
１−１．断面構成
図１を用い、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置１Ａについて説明する。図１は、第１実施形態に係るアクティブマトリクス基板に適用される半導体装置１Ａの一例を概略的に示す断面図である。図１において、絶縁基板１０の基板面と平行な水平方向をＸ方向とし、Ｘ方向とほぼ直角に交差する方向をＹ方向として示す。尚、ここでは、半導体装置１Ａは、有機エレクトロルミネッセンス（有機ＥＬ）表示装置を一例に挙げて説明するが、後述するように、これに限定されることはない。
【００１２】
図１に示すように、半導体装置１Ａは、絶縁基板１０を含む基板上に設けられた薄膜トランジスタＴｒＡおよびキャパシタＣｓを備える。
【００１３】
基板は、絶縁基板１０と、絶縁基板１０上に設けられ絶縁基板１０内の不純物の拡散を防止するための下地層（アンダーコート層）１９と、により構成される。
【００１４】
絶縁基板１０は、画素領域ＤＡを含み、例えばガラス、樹脂等の絶縁材料により形成される。また、絶縁基板１０は、画素領域ＤＡの周辺の周辺回路領域を含んでもよい。
【００１５】
下地層（アンダーコート層）１９は、画素領域ＤＡの薄膜トランジスタＴｒＡに設けられる下地層１９Ａと、画素領域ＤＡのキャパシタＣｓに設けられる下地層１９Ｃとを含む。薄膜トランジスタＴｒＡの下地層１９Ａは、絶縁基板１０上に設けられる第１絶縁層１１と、第１絶縁層１１上に設けられる第２絶縁層１２Ａとを備える。キャパシタＣｓの下地層１９Ｃは、絶縁基板１０上に設けられる第１絶縁層１１と、第１絶縁層１１上に設けられる第２絶縁層１２Ｃとを備える。
【００１６】
第１絶縁層１１は、少なくとも窒素（Ｎ）を含む絶縁材料で形成される。第１絶縁層１１は、例えばシリコン窒化（Ｓｉ３Ｎ４）膜またはシリコン酸窒化（ＳｉＯＮ）膜等により形成される。また、第１絶縁層１１の膜厚Ｔ１１は、例えば２００ｎｍ程度であり、画素領域ＤＡにおいて、実質的に等しい（均一の）膜厚となるように設けられる。
【００１７】
第２絶縁層１２Ａ，１２Ｃは、例えばシリコン酸化膜（ＳｉＯ２）等により形成される。第２絶縁層１２Ａの膜厚Ｔ１２Ａは、２００ｎｍ程度である。第２絶縁層１２Ｃの膜厚Ｔ１２Ｃは、例えば５０ｎｍから１００ｎｍ程度である。従って、薄膜トランジスタＴｒＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａは、キャパシタＣｓの第２絶縁層１２Ｃの膜厚Ｔ１２Ｃよりも厚くなるように構成（Ｔ１２Ａ＞Ｔ１２Ｃ）される。その結果、薄膜トランジスタＴｒＡの下地層１９Ａの膜厚ＴＡは、キャパシタＣｓの下地層１９Ｃの膜厚ＴＣよりも厚くなるように構成（ＴＡ＞ＴＣ）される。尚、後述するように、キャパシタＣｓの下部電極となる酸化物半導体層１３Ｃは極力導体であることが理想的である。そのため、第２絶縁層１２Ａは、少なくとも第１絶縁層１１Ａと酸化物半導体層１３Ａとの間に設けられていればよい。
【００１８】
（薄膜トランジスタＴｒＡ、キャパシタＣｓ）
薄膜トランジスタＴｒＡは、例えばｎ型のトップゲート型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。薄膜トランジスタＴｒＡおよびキャパシタＣｓは、第２半導体層１２Ａ，１２Ｃ上に設けられる酸化物半導体層１３Ａ，１３Ｃを備える。薄膜トランジスタＴｒＡの酸化物半導体層１３Ａは、図示しないソース／ドレイン領域と、ソース領域とドレイン領域との間に設けられたチャネル領域とを含む。キャパシタＣｓの酸化物半導体層１３Ｃは、キャパシタＣｓの一方の電極（下部電極）として働く。
【００１９】
酸化物半導体層１３Ａ，１３Ｃは、例えば酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の透明アモルファス半導体（ＴＡＯＳ；Transparent Amorphous Oxide Semiconductor）により形成される。尚、酸化物半導体層１３Ａ，１３Ｃを形成する材料は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含んでいればよく、例えば酸化インジウムガリウム（ＩＧＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛スズ（ＺｎＳｎＯ）、酸化亜鉛（ＺｎＯ）等でもよい。
【００２０】
後述するように、キャパシタの酸化物半導体層１３Ｃは、薄膜トランジスタＴｒＡの酸化物半導体層１３Ａに比べてより低抵抗化されており、実質的に導体化されている。そのため、キャパシタＣｓの酸化物半導体層１３Ｃの電気抵抗ＣＲは、薄膜トランジスタＴｒＡの酸化物半導体層１３Ａの電気抵抗ＡＲよりも低くなるように構成（ＣＲ＜ＡＲ）される。
【００２１】
酸化物半導体層１３Ａのチャネル領域上には、例えばシリコン酸化（ＳｉＯ）膜等により形成されたゲート絶縁膜１４Ａが設けられる。
【００２２】
ゲート絶縁膜１４Ａ上には、ゲート電極１５Ａが設けられる。ゲート電極１５Ａは、例えばチタン、アルミニウム、および窒化モリブデンなどの金属膜の積層構造により形成される。
【００２３】
酸化物半導体層１３Ｃ上には、例えばシリコン酸化（ＳｉＯ）膜等により形成されたキャパシタ絶縁膜１４Ｃが設けられる。
【００２４】
キャパシタ絶縁膜１４Ｃ上には、キャパシタＣｓの他方の電極（上部電極）１５Ｃが設けられる。電極１５Ｃは、例えばチタン、アルミニウム、および窒化モリブデンなどの金属膜の積層構造により形成される。尚、ゲート電極１５ＡおよびキャパシタＣｓの他方の電極１５Ｃは、例えばアルミニウム（Ａｌ）の合金、銅（Ｃｕ）、銅（Ｃｕ）のその他、これらの合金等であってもよい。
【００２５】
第１トランジスタＴｒＡ上およびキャパシタＣｓ上を覆うように、例えばシリコン酸化膜等により形成された層間絶縁膜１６、１８が設けられる。第１トランジスタＴｒＡの層間絶縁膜１６、１８中において、酸化物半導体層１３Ａの各ソース／ドレイン領域上にソース／ドレインコンタクト配線１７がそれぞれ設けられる。
【００２６】
尚、ここでは図示しないが、半導体装置１Ａは、層間絶縁膜１８上に更に対応基板等を備えてもよい。
【００２７】
１−２．キャパシタの電気容量の電圧依存特性  
図２を用いて上記構成のキャパシタＣｓの電気容量の電圧依存特性について説明する。図２は、キャパシタＣｓの電気容量の電圧依存特性を説明するための図であって、キャパシタに印加される電圧Ｖと電気容量Ｃとの関係を示している。ここで、図中の実線で示す特性Ｃ−Ｃｓは、本実施形態に係るキャパシタＣｓの電気容量の電圧依存特性を示す。破線で示す特性Ｃ−ＣＡは、導体化（低抵抗化）されていない酸化物半導体（例えば、酸化物半導体層１３Ａ等）を一方の電極とする比較例に係るキャパシタＣＡの電気容量の電圧依存特性を示す。
【００２８】
図２に示すように、本実施形態に係るキャパシタＣｓの特性Ｃ−Ｃｓは、キャパシタＣｓに与える電圧Ｖにかかわらず、ほぼ一定の高い電気容量Ｃ１を示す。そのため、特性Ｃ−Ｃｓは、電気容量Ｃの電圧依存性がほとんどなく、電気容量Ｃの変動がほとんどないことが分かる。
【００２９】
比較例に係るキャパシタＣＡの特性Ｃ−ＣＡは、電圧Ｖの値が０を境に負から正に変化すると、電気容量が容量Ｃ１まで急激に増大する。特性Ｃ−ＣＡは、上記のような電気容量Ｃの電圧依存性を有するため、印加した電圧Ｖに対する電気容量Ｃの変動が非常に大きい。このような電圧依存性を有する比較例に係るキャパシタＣＡを、画素を構成する容量素子に適用すると、当該容量変動によって利用できる電気容量が不安定となるため、画素領域の画質の劣化を引き起こすおそれがある点で不利である。
【００３０】
これに対して、本実施形態に係るキャパシタＣｓの特性Ｃ−Ｃｓは、キャパシタＣｓに与える電圧Ｖにかかわらず、ほぼ一定の高い電気容量Ｃ１を示すため、電気容量Ｃの電圧依存性がほとんどなく、電気容量Ｃの変動もほとんどない。そのため、本実施形態に係るキャパシタＣｓを、例えば画素を構成する容量素子に適用した場合、印加電圧による容量変動がほとんどなく、安定であるため、画素領域の画質を向上できる点で有利である。
【００３１】
［２．製造方法］
次に、図３乃至図９を用い、第１実施形態に係る半導体装置１Ａの製造方法について説明する。
【００３２】
図３に示すように、少なくとも画素領域ＤＡの絶縁基板１０上に、例えばプラズマ化学的気相成長法（プラズマＣＶＤ法）を用いて、２００ｎｍ程度の膜厚Ｔ１１のシリコン窒化膜を堆積し、第１絶縁層１１を形成する。上記プラズマＣＶＤ法により第１絶縁層１１を形成する際、成膜温度は３００℃から４００℃程度であって、例えばシラン（ＳｉＨ４），アンモニア（ＮＨ３）等の水素（Ｈ）を含む反応ガスを用いて発生させたプラズマを利用する。そのため、第１絶縁層１１は、上記反応ガス中の水素（Ｈ）の一部を含んだ状態で形成される。
【００３３】
続いて、図４に示すように、画素領域ＤＡの第１絶縁層１１上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１２Ａのシリコン酸化膜を堆積し、第２絶縁層１２を形成する。同様に、プラズマＣＶＤ法により第２絶縁層１２を形成する際、例えばシラン（ＳｉＨ４）、一酸化二窒素（Ｎ２Ｏ）等の水素（Ｈ）を含む反応ガスを用いて発生させたプラズマを利用する。そのため、第２絶縁層１２を形成する際でも同様に、第１絶縁層１１は、上記反応ガス中の水素（Ｈ）の一部を含む。
【００３４】
続いて、第２絶縁層１２上の全面上にフォトレジスト２０を塗布し、キャパシタＣｓが形成される第２絶縁層１２の表面上が露出するように、フォトレジスト２０をパターニングする。続いて、パターニングされたフォトレジスト２０をマスクとして、例えばＲＩＥ法のドライエッチングや所定のウェットエッチング等のエッチングを行い、キャパシタＣｓが形成される第２絶縁層１２Ｃの膜厚Ｔ１２Ｃを得るため、第２絶縁層１２ＣをＹ方向に例えば５０ｎｍから１００ｎｍ程度となるまで薄膜化する。その結果、キャパシタＣｓが形成される第２絶縁層１２Ｃの膜厚Ｔ１２Ｃは、薄膜トランジスタＴｒＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａよりも、薄く（Ｔ１２Ｃ＜Ｔ１２Ａ）形成される。
【００３５】
続いて、図５に示すように、フォトレジスト２０を除去し、薄膜トランジスタＴｒ１が形成される第１、第２絶縁層１１、１２Ａにより構成される下地層１９Ａと、キャパシタＣｓが形成される第１、第２絶縁層１１、１２Ｃにより構成される下地層１９Ｃとを形成する。その結果、下地層１９Ａの膜厚ＴＡは、下地層１９Ｃの膜厚ＴＣよりも、厚く（ＴＡ＞ＴＣ）形成される。
【００３６】
続いて、図６に示すように、第２絶縁層１２Ａ、１２Ｃ上に、例えばスパッタ法を用いてインジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）の少なくとも１つを含み、所望の形状にパターニングされた酸化物半導体層１３Ａ、１３Ｃを形成する。
【００３７】
この工程の際の第１絶縁層１１の温度は、成膜温度である３００℃から４００℃程度となる。そのため、第１絶縁層１１に含まれていた水素（Ｈ）が、第１絶縁層１１から周囲に拡散する。ここで、酸化物半導体層１３Ａ下の第２絶縁層１２Ａの膜厚Ｔ１２Ａは、酸化物半導体層１３Ａ下の第２絶縁層１２Ｃの膜厚Ｔ１２Ｃの膜厚よりも、厚く（Ｔ１２Ａ＞Ｔ１２Ｃ）形成されている。そのため、酸化物半導体層１３Ａ下では、第２絶縁層１２Ａが拡散された水素のバリアとして働き、拡散された水素が酸化物半導体層１３Ａへ拡散することを防止する。
【００３８】
一方、酸化物半導体層１３Ｃ下では、第２絶縁層１２Ｃの膜厚が薄いため、拡散された水素が酸化物半導体層１３Ｃに到達する。そのため、酸化物半導体層１３Ｃに到達した水素により、酸化物半導体層１３Ｃは、酸化物半導体層１３Ａと比較して、そのキャリア密度がより増大され、導体化される。
【００３９】
尚、酸化物半導体層１３Ｃへの水素拡散は、キャパシタＣｓの電気容量の電圧依存特性を制御するためであり、水素は、酸化物半導体層１３Ｃの下面に限らず、酸化物半導体層１３Ｃ内の全体的に拡散し得る。また、上記第１絶縁層１１からの水素の拡散は、酸化物半導体層１３Ａ、１３Ｃの形成工程に限定されるものではない。第１絶縁層１１の温度が成膜温度である３００℃から４００℃程度となる工程であれば、同様に第１絶縁層１１から水素が拡散し得る。例えば、後述するように、薄膜トランジスタＴｒＡおよびキャパシタＣｓを形成した後のアニール処理を利用することにより、キャパシタＣｓの電圧依存特性を制御してもよい。
【００４０】
続いて、全面上に、例えばＣＶＤ法を用いて、酸化物半導体層１３Ａ、１３Ｃ上を覆うゲート絶縁膜となるためのシリコン酸化膜を形成する。続いて、形成したシリコン酸化膜上に、例えばスパッタ法を用いて、ゲート電極となるための金属膜を形成する。金属膜は、例えばチタン、アルミニウム、および窒化モリブデンの積層構造により形成される。
【００４１】
続いて、図７に示すように、金属膜上に、酸化物半導体層１３Ａのほぼ中央および酸化物半導体層１３Ｃ上と対応してパターニングされたフォトレジスト（図示せず）をマスクとして、例えば所定のエッチング処理を行い、ゲート電極１５Ａおよび電極１５Ｃを形成する。続いて、所定のドライエッチング等を用い、シリコン酸化膜をエッチングし、ゲート絶縁膜１４Ａおよびキャパシタ絶縁膜１４Ｃを形成する。このエッチング工程の際、ゲート電極１５Ａおよびゲート絶縁膜１４Ａが形成されない領域では、酸化物半導体層１３Ａがオーバーエッチされる。酸化物半導体層１３Ａがオーバーエッチされた領域では、酸素欠損が生成され、ｎチャネルＭＯＳトランジスタのキャリア密度が高く、低抵抗化されたソース／ドレイン領域が形成される。また、酸化物半導体層１３Ａのうちオーバーエッチされない領域、すなわちゲート絶縁膜１４Ａに覆われた領域は、ソース／ドレイン領域よりキャリア密度が低いチャネル領域が形成される。
【００４２】
続いて、図８に示すように、全面上に、例えばＣＶＤ法を用いて、ゲート電極１５上を覆うようにシリコン酸化膜を形成し、層間絶縁膜１６を形成する。続いて、層間絶縁膜１６中に、例えばＲＩＥ法等を用いて、酸化物半導体層１３Ａの各ソース／ドレイン領域上まで達するコンタクトホール１６１をそれぞれ形成する。
【００４３】
続いて、図９に示すように、各コンタクトホール１６１中に、例えばスパッタ法等を用いて、モリブデン、アルミニウム、および窒化モリブデン等の積層構造からなる金属膜を埋め込み、ソース／ドレイン領域のコンタクト配線１７をそれぞれ形成する。続いて、全面上に、例えば同様の工程により、シリコン酸化膜を形成し、図示しない層間絶縁膜１８を形成する。
【００４４】
以上の製造方法により、図１に示す薄膜トランジスタＴｒＡおよびキャパシタＣｓを備える半導体装置１Ａを製造する。
【００４５】
［作用効果］
以上説明したように、第１実施形態に係るキャパシタＣｓの第２絶縁層１２Ｃの膜厚Ｔ１２Ｃは、薄膜トランジスタＴｒＡの第２絶縁層１２Ａの膜厚Ｔ１２Ａよりも薄くなるように構成（Ｔ１２Ｃ＜Ｔ１２Ａ）される。その結果、薄膜トランジスタＴｒＡの下地層１９Ａの膜厚ＴＡは、キャパシタＣｓの下地層１９Ｃの膜厚ＴＣよりも厚くなるように構成（ＴＡ＞ＴＣ）される。
【００４６】
上記構成において、図６に示した酸化物半導体層１３Ａ、１３Ｃの形成工程の際、酸化物半導体層１３Ａ下では、第２絶縁層１２Ａが第１絶縁層１１から拡散された水素のバリアとして働き、酸化物半導体層１３Ａへ水素が拡散することを防止する。一方、酸化物半導体層１３Ｃ下では、第２絶縁層１２Ｃの膜厚が薄いため、第１絶縁層１１から拡散された水素が酸化物半導体層１３Ｃに到達する。酸化物半導体層１３Ｃに到達した水素により、酸化物半導体層１３Ｃを酸化物半導体層１３Ａと比較してより低抵抗化させ、導体化させる。
【００４７】
このようにすることで、画素領域ＤＡにおいて、例えば互いに隣接して配置される薄膜トランジスタＴｒＡおよびキャパシタＣｓの酸化物半導体層１３Ａ、１３Ｃのキャリア密度を作り分けることができる。そのため、キャパシタＣｓの酸化物半導体層１３Ｃは、薄膜トランジスタＴｒＡの酸化物半導体層１３Ａと比較してより低抵抗化でき、導体化させることができる。
【００４８】
上記構成によれば、例えば図２に示したように、キャパシタＣｓの特性Ｃ−Ｃｓは、キャパシタＣｓに与える電圧Ｖにかかわらず、ほぼ一定の高い電気容量Ｃ１を示すため、電気容量Ｃの電圧依存性がほとんどなく、電気容量Ｃの変動もほとんどない。そのため、後述するように、本実施形態に係るキャパシタＣｓを、画素を構成する容量素子に適用すると、容量変動がなく利用できる電気容量も安定的であるため、画素領域の画質を向上できる点で有利である。
【００４９】
しかも、酸化物半導体層１３Ａ、１３Ｃのキャリア密度を作り分けることに際しては、図４に示したエッチング処理において、例えばエッチング時間等を制御することにより、第２絶縁層１２Ｃの膜厚Ｔ１２Ｃの薄膜化を制御するだけでよい。すなわち、後にキャパシタＣｓが形成される領域に対応する第２絶縁層１２Ｃのエッチング時間を制御し、膜厚Ｔ１２Ａを例えば５０ｎｍ程度まで薄膜化するだけでよく、例えばキャパシタＣｓに導電層を追加するための成膜工程が不要である。このように、本実施形態では、下地層１９Ｃを構成する第２絶縁層１２Ｃの膜厚を制御することで、成膜工程の回数を増加させることなく、酸化物半導体層１３Ｃを導体化することが可能となる。その結果、製造コストの低減に対しても有利である。
【００５０】
（変形例１）
図１０乃至図１２を用いて、第１実施形態に係る半導体装置１Ａの他の製造方法について説明する。構成に関しては、第１実施形態と実質的に同様であるため、その詳細な説明を省略する。
【００５１】
［製造方法］
図１０に示すように、画素領域ＤＡの絶縁基板１０上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１１のシリコン窒化膜を堆積し、第１絶縁層１１を形成する。
【００５２】
続いて、画素領域ＤＡの第１絶縁層１１上に、例えばプラズマＣＶＤ法を用いて、１００ｎｍ程度の膜厚Ｔ１２１のシリコン酸化膜を堆積し、絶縁層１２１を形成する。
【００５３】
続いて、図１１に示すように、全面上にフォトレジスト２１を塗布し、キャパシタＣｓが形成される絶縁層１２１の表面上が露出するように、フォトレジスト２１をパターニングする。続いて、パターニングしたフォトレジスト２１をマスクとして、Ｙ方向に例えばＲＩＥ法等のエッチングを第１絶縁層１１の表面上まで行い、キャパシタＣｓが形成される絶縁層１２１を除去する。
【００５４】
続いて、図１２に示すように、フォトレジスト２１を除去し、画素領域ＤＡの全面上に、例えばプラズマＣＶＤ法を用いて、１００ｎｍ程度の膜厚Ｔ１２２のシリコン酸化膜を堆積し、絶縁層１２２を形成する。
【００５５】
その結果、キャパシタＣｓが形成される領域では、第１絶縁層１１と、第２絶縁層１２２（１２Ｃ）とにより構成される下地層１９Ｃを形成する。薄膜トランジスタＴｒＡが形成される領域では、第１絶縁層１１と、第２絶縁層１２１，１２２（１２Ａ）とにより構成される下地層１９Ａを形成する。そのため、下地層１９Ｃの膜厚ＴＣは、下地層１９Ａの膜厚ＴＡよりも、薄く（ＴＣ＜ＴＡ）形成される。
【００５６】
その後、上述した第１実施形態の製造方法と同様の製造方法を用い、半導体装置１Ａを製造する。
【００５７】
［作用効果］
変形例１の構成およびその製造方法によれば、第１実施形態と同様の効果が得られる。さらに、変形例１では、キャパシタＣｓが形成される領域の絶縁層１２１を除去した後、画素領域ＤＡの全面上に絶縁層１２２を形成する（図１１、図１２）。このように、キャパシタＣｓが形成される領域の絶縁層１２１を除去し、第２絶縁層１２２を形成することにより、エッチングにより膜厚を制御する場合に比べて確実に膜厚差（ＴＡ＞ＴＣ）を形成することができる。そのため、酸化物半導体層１３Ｃをより確実に抵抗化でき、キャパシタＣｓの電気容量の電圧依存性をより確実に持たないようにできる点で有利である。
【００５８】
（変形例２（下地層が第２絶縁層を備えない一例））
図１３を用い、第１実施形態の変形例２に係る半導体装置１Ｂについて説明する。変形例２に係る半導体装置１Ｂは、キャパシタＣｓの下地層１９Ｃが第２絶縁層１２を備えない一例に関する。図１３は、変形例２に係るアクティブマトリクス基板に適用される半導体装置１Ｂの一例を概略的に示す断面図である。
【００５９】
［構成］
図１３に示すように、変形例２に係る半導体装置１Ｂは、第１実施形態および変形例１と比較し、下地層１９Ｃが第２絶縁層１２Ａを備えておらず、下地層１９Ｃが第１絶縁層１１のみで構成される。換言すると、変形例２に係るキャパシタＣｓの下地層１９Ａの第２絶縁層１２Ｃの膜厚は、実質的に０である。
【００６０】
その他の構成は、第１実施形態および変形例１と実施的に同様であるため、その詳細な説明を省略する。
【００６１】
［製造方法］
製造方法に関しては、第１実施形態と比較し、図４に示したエッチング工程において、例えばエッチング時間を第１実施形態よりもより長く制御し、第１絶縁層１１の表面上が露出するまで、キャパシタＣｓの第２絶縁層１２Ｃをエッチングする点で相違する。換言すると、このエッチング工程において、第２絶縁層１２Ｃの膜厚Ｔ１２Ｃが、実質的に０となるまでエッチングを継続する。
【００６２】
その他の構成は、第１実施形態および変形例１と実質的に同様であるため、その詳細な説明を省略する。
【００６３】
［作用効果］
変形例２に係る半導体装置１Ｂでは、キャパシタＣｓの下地層１９Ｃが第２絶縁層１２Ｃを備えておらず、下地層１９Ｃが第１絶縁層１１のみで構成される。
【００６４】
そのため、キャパシタＣｓの下地層１９Ｃは、第１絶縁層１１から拡散する水素を防止するためのバリアとして働く第２絶縁層１２を備えていない。従って、第１絶縁層１１から拡散した水素は、直接的に酸化物半導体層１３Ｃに拡散する。その結果、変形例２に係る酸化物半導体層１３Ｃは、第１実施形態および変形例１と比較して、よりキャリア密度が増大して低抵抗化され、より導体化される。このように、変形例２では、より直接的かつ確実に酸化物半導体層１３Ｃを導体化でき、キャパシタＣｓの電気容量の電圧依存特性を抑制できる点で有利である。
【００６５】
また、キャパシタＣｓの第２絶縁層１２Ｃを全て除去するため、第１の実施形態に比べて、薄い第２絶縁層１２Ｃを残す制御が不要である。したがって、第１の実施形態に比べて製造を容易化することが可能である。
【００６６】
（第２実施形態（水素の発生源としての第１絶縁層の膜厚を制御する一例））
図１４乃至図１７を用い、第２実施形態に係る半導体装置１Ｃの構成およびその製造方法について説明する。第２実施形態は、水素（Ｈ）の発生源としての第１絶縁層１１の膜厚を制御する一例に関する。この説明に関し、第１実施形態と実質的に重複する部分の詳細な説明を省略する。
【００６７】
［構成］
第１実施形態では、水素の発生源としての第１絶縁層１１の膜厚Ｔ１１は、画素領域ＤＡにおいて等しい（均一）であり、水素の拡散を防止するためのバリア層としての第２絶縁層１２の膜厚Ｔ１２に差を設けていた。
【００６８】
これに対して、図１４に示す第２実施形態では、キャパシタＣｓが形成される領域の第１絶縁層１１Ｃの膜厚Ｔ１１Ｃは、薄膜トランジスタＴｒＡが形成される領域の第１絶縁層１１Ａの膜厚Ｔ１１Ａよりも、厚くなるように構成（Ｔ１１Ｃ＞Ｔ１１Ａ）される。一方、第２絶縁層１２の膜厚Ｔ１２は、画素領域ＤＡにおいて実質的に均一である。その結果、第２実施形態では、下地層１９Ａの膜厚ＴＡは、下地層１９Ｃの膜厚ＴＣよりも、薄くなるように構成（ＴＡ＜ＴＣ）される。
【００６９】
上記のように下地層１９Ａ，１９Ｃが構成されることで、キャパシタＣｓ下の第１絶縁層１１Ａから発生する水素（Ｈ）の量は、薄膜トランジスタＴｒＡの第１絶縁層１１Ａから発生する水素（Ｈ）の量よりも多くなる。一方、当該水素（Ｈ）の拡散を防止するバリア層としての第２絶縁層１２の膜厚Ｔ１２は、画素領域ＤＡで等しい（均一）である。
【００７０】
そのため、キャパシタＣｓの酸化物半導体層１３Ｃは、薄膜トランジスタＴｒＡの酸化物半導体層１３Ａに比べ、キャリア密度が増大し、低抵抗化される。その結果、同様に、キャパシタＣｓが電気容量Ｃの電圧依存性を持たないように設けることができる。
【００７１】
その他の構成については、実質的に第１実施形態と同様であるため、その詳細な説明を省略する。
【００７２】
［製造方法］
次に、図１５乃至図１７を用い、第２実施形態に係る半導体装置１Ｃの製造方法について説明する。
【００７３】
図１５に示すように、画素領域ＤＡの絶縁基板１０上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１１Ｃのシリコン窒化（ＳｉＮ）膜を堆積し、第１絶縁層１１を形成する。同様に、第１絶縁層１１を形成する際、成膜温度は３００℃から４００℃程度であって、プラズマＣＶＤの反応ガスとして水素（Ｈ）を用いる。そのため、第１絶縁層１１は、上記水素（Ｈ）を含んだ状態で形成される。
【００７４】
続いて、全面上にフォトレジスト２２を塗布し、薄膜トランジスタＴｒＡの第１絶縁層１１の表面上が露出するように、フォトレジスト２２をパターニングする。続いて、パターニングしたフォトレジスト２２をマスクとして、例えばＲＩＥ法等のエッチングを行い、エッチング時間等を制御し、薄膜トランジスタＴｒＡの第１絶縁層１１Ａの膜厚Ｔ１１Ａを、Ｙ方向に例えば１００ｎｍ程度まで薄膜化する。
【００７５】
続いて、図１６に示すように、フォトレジスト２２を除去する。その結果、薄膜トランジスタＴｒＡの第１絶縁層１１Ａの膜厚Ｔ１１Ａを、キャパシタＣｓの第１絶縁層１１Ｃの膜厚Ｔ１１Ｃよりも、薄くなるように（Ｔ１１Ａ＜Ｔ１１Ｃ）形成する。
【００７６】
続いて、図１７に示すように、同様に、形成した画素領域ＤＡの第１絶縁層１１Ａ，１１Ｃ上に、例えばプラズマＣＶＤ法を用いて、２００ｎｍ程度の膜厚Ｔ１２のシリコン酸化膜を堆積し、第２絶縁層１２を形成する。その結果、画素領域ＤＡにおいて、第１、第２絶縁層１１Ａ、１２により構成される下地層１９Ａと、第１、第２絶縁層１１Ｃ、１２により構成される下地層１９Ｃとを形成する。従って、下地層１９Ａの膜厚ＴＡは、下地層１９Ｃの膜厚ＴＣよりも、薄くなるように（ＴＡ＜ＴＣ）形成される。
【００７７】
以後、上記と同様の製造方法を用い、第２実施形態に係る半導体装置１Ｃを製造する。
【００７８】
［作用効果］
第２実施形態の構成および製造方法によれば、第１実施形態と同様の効果が得られる。さらに、必要に応じて、第２実施形態を適用することが可能である。
【００７９】
（適用例（有機ＥＬ表示装置））  
図１８および図１９を用い、第１、第２実施形態および変形例１、２に係る半導体装置１Ａから１Ｃが適用され得る表示装置の一例を説明する。図１８に示す表示装置１は、例えば有機ＥＬ素子を有するアクティブマトリクス型の有機ＥＬ表示装置である。尚、ここで説明する有機ＥＬ表示装置１は、一例であって、これに限定されない。
【００８０】
［表示装置の全体構成］
図１８を用い、表示装置１の全体構成について説明する。図１８は、第１、第２実施形態および変形例１に係るアクティブマトリクス基板が適用される表示装置１の一例を概略的に示すブロック図である。図示するように、表示装置１は、画素領域ＤＡと、画素領域ＤＡの周辺の周辺回路領域ＰＡに配置される駆動部とを備える。駆動部は、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５、制御回路６、電源回路７を含む。
【００８１】
第１走査線駆動回路３と第２走査線駆動回路４は、例えば画素領域ＤＡの行方向両側近傍に配置され、データ線駆動回路５、制御回路６、電源回路７は、画素領域ＤＡの列方向の片側近傍に配置されている。第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５は、少なくとも一部が、表示装置１を構成する図示せぬパネル上に形成される。
【００８２】
画素領域ＤＡは、マトリクス状（行列状）に配置された複数の画素ＰＸを備える。画素領域ＤＡには、これらの画素ＰＸに対応して、行方向に配置された複数の第１走査線ＷＬおよび複数の第２走査線ＲＬ、行方向と交わる列方向に配置された複数のデータ線ＤＬ等が配置される。
【００８３】
第１、第２実施形態および変形例１、２に係る薄膜トランジスタＴｒＡは、後述するように、画素領域ＤＡの画素ＰＸに含まれるスイッチング素子に適用される。キャパシタＣｓは、画素領域ＤＡの画素ＰＸに含まれる容量素子に適用される。
【００８４】
各第１走査線ＷＬは、画素領域ＤＡの外部に延出され、第１走査線駆動回路３と電気的に接続される。各第２走査線ＲＬは、画素領域ＤＡの外部に延出され、第２走査線駆動回路４と電気的に接続される。各データ線ＤＬは、画素領域ＤＡの外部に延出され、データ線駆動回路５と電気的に接続される。
【００８５】
第１走査線駆動回路３は、各第１走査線ＷＬに対して、書き込み走査信号ＷＳを順次供給する。これにより、行方向に配置された複数の画素ＰＸが順次選択される。
【００８６】
第２走査線駆動回路４は、第１走査線駆動回路３により供給される書き込み走査信号ＷＳと同期して、第２走査線ＲＬに駆動走査信号ＡＺを供給する。これにより、画素ＰＸの発光動作および消光動作が制御される。
【００８７】
データ線駆動回路５は、データ線ＤＬに対して、例えば信号電圧Ｖｓｉｇと、基準電圧Ｖｏｆｓとを選択的に供給する。信号電圧Ｖｓｉｇは、映像信号の輝度に応じた信号の電圧である。基準電圧Ｖｏｆｓは、信号電圧の基準となる電圧であり、例えば黒レベルを示す信号の電圧に相当する。基準電圧Ｖｏｆｓは、後述する有機ＥＬ素子を駆動する駆動トランジスタのしきい値電圧のばらつきを補正するためにも用いられる。
【００８８】
制御回路６は、外部信号源から供給される外部信号に基づいて、画素領域ＤＡに画像を表示するために必要な各種信号を生成する。制御回路６は、生成した各種信号を、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５にそれぞれ出力するとともに、第１走査線駆動回路３、第２走査線駆動回路４、データ線駆動回路５が互いに同期して動作するように制御する。
【００８９】
［画素領域および周辺回路領域の詳細構成］
次に、図１９を用い、表示装置１の画素領域ＤＡの構成について詳細に説明する。図１９は、画素領域ＤＡの画素ＰＸの構成の一例を概略的に示す等価回路図である。
【００９０】
（画素ＰＸ）
図示するように、画素ＰＸは、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３、容量素子Ｃｓ、発光素子ＥＬを備える。書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２、リセットトランジスタＴｒ３は、上記薄膜トランジスタＴｒＡである。容量素子Ｃｓは、上記キャパシタＣｓである。
【００９１】
書き込みトランジスタＴｒ１はゲート電極が第１走査線ＷＬに接続され、ソース／ドレイン電極の一方がデータ線ＤＬに接続され、他方が容量素子Ｃｓの第１電極と駆動トランジスタＴｒ２のゲート電極とに接続される。
【００９２】
駆動トランジスタＴｒ２のソース／ドレイン電極の一方は電源電圧Ｖｃｃが供給される配線に接続され、他方は発光素子ＥＬのアノード電極、容量素子Ｃｓの第２電極、およびリセットトランジスタＴｒ３のソース／ドレイン電極の一方に接続される。発光素子ＥＬのカソード電極には、カソード電圧Ｖｃａｔｈが供給される。
【００９３】
リセットトランジスタＴｒ３のゲート電極は、第２走査線ＲＬに接続され、ソース／ドレイン電極の他方は固定電圧Ｖｉｎｉが供給される配線に接続される。
【００９４】
上記構成の画素ＰＸにおいて、書き込みトランジスタＴｒ１は、第１走査線ＷＬに書き込み走査信号ＷＳが供給された場合、導通状態となる。導通状態において、書き込みトランジスタＴｒ１は、データ線ＤＬを介して供給される信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを、駆動トランジスタＴｒ２のゲート電極に供給する。容量素子Ｃｓは、信号電圧Ｖｓｉｇまたは基準電圧Ｖｏｆｓを保持する。駆動トランジスタＴｒ２は、容量素子Ｃｓに保持された電圧がしきい値電圧を超えると導通し、容量素子Ｃｓに保持された電圧に基づく電流を発光素子ＥＬに供給する。発光素子ＥＬは、駆動トランジスタＴｒ２から供給される電流に対応した輝度で発光する。
【００９５】
リセットトランジスタＴｒ３は、第２走査線ＲＬに駆動走査信号ＡＺが供給された場合、導通状態となる。導通状態において、リセットトランジスタＴｒ３は、固定電圧Ｖｉｎｉを、駆動トランジスタＴｒ２のソース電極及び発光素子ＥＬのアノード電極に供給し、これらの電極の電圧を固定電圧Ｖｉｎｉにリセット（初期化）する。ここで、発光素子ＥＬのしきい値電圧をＶｔｈとした場合、しきい値電圧Ｖｔｈとカソード電圧Ｖｃａｔｈ、及び固定電圧Ｖｉｎｉの関係は、次式で表される。
Ｖｉｎｉ＜Ｖｔｈ＋Ｖｃａｔｈ
［作用効果］
上記構成の表示装置１に、第１、第２実施形態および変形例１、２に係る薄膜トランジスタＴｒＡおよびキャパシタＣｓ並びにこれらを搭載するアクティブマトリクス基板を適用することができる。具体的には、画素ＰＸを構成する各スイッチング素子に薄膜トランジスタＴｒＡを適用し、容量素子にキャパシタＣｓを適用することができる。これにより、容量素子Ｃｓの電気容量Ｃの電圧依存性を実質的になくすことができるので、容量素子Ｃｓは実質的に電圧依存性のない所望の電気容量Ｃを供給することが可能となる。その結果、画素領域ＤＡにおける各画素ＰＸの画質を向上することができる。
【００９６】
（その他の適用例）
表示装置は、上記適用例で説明した有機ＥＬ表示装置１に限らず、例えば液晶層を有する液晶表示装置等のその他の表示装置であってもよい。
【００９７】
さらに、半導体装置１Ａから１Ｃは、表示装置に限定されず、例えば撮像装置等にも適用可能である。当該撮像装置では、画素領域ＰＡに配置された複数の画素を構成する各トランジスタに薄膜トランジスタＴｒＡを適用し、必要な容量素子にキャパシタＣｓを適用することが可能である。また、必要に応じて、薄膜トランジスタＴｒＡ、キャパシタＣｓを周辺回路領域ＰＡのトランジスタ及びキャパシタに適用することも可能である。
【００９８】
尚、第１、第２実施形態および変形例１、２の開示された内容を組み合わせた構成および製造方法等についても同様に適用可能であることは勿論である。
【００９９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
１…表示装置、１Ａ，１Ｂ，１Ｃ…半導体装置、３…第１走査線駆動回路、４…第２走査線駆動回路、５…データ線駆動回路、６…制御回路、７…電源回路、１０…絶縁基板、ＤＡ…画素領域、ＰＡ…周辺回路領域、１１，１１Ａ，１１Ｃ…第１絶縁層、１２，１２Ａ，１２Ｃ…第２絶縁層、１３Ａ，１３Ｃ…酸化物半導体層、１４Ａ…ゲート絶縁膜、１４Ｃ…キャパシタ絶縁膜、１５Ａ…ゲート電極、１５Ｃ…キャパシタ電極、１６…層間絶縁膜、１７…コンタクト配線、１８…層間絶縁膜、１９Ａ，１９Ｃ…下地層（アンダーコート層）、ＴｒＡ…薄膜トランジスタ、Ｃｓ…キャパシタ。
【図１】
0006594820.tif 000002
【図２】
0006594820.tif 000003
【図３】
0006594820.tif 000004
【図４】
0006594820.tif 000005
【図５】
0006594820.tif 000006
【図６】
0006594820.tif 000007
【図７】
0006594820.tif 000008
【図８】
0006594820.tif 000009
【図９】
0006594820.tif 000010
【図１０】
0006594820.tif 000011
【図１１】
0006594820.tif 000012
【図１２】
0006594820.tif 000013
【図１３】
0006594820.tif 000014
【図１４】
0006594820.tif 000015
【図１５】
0006594820.tif 000016
【図１６】
0006594820.tif 000017
【図１７】
0006594820.tif 000018
【図１８】
0006594820.tif 000019
【図１９】
0006594820.tif 000020