(57)【特許請求の範囲】
【請求項１】
超音波ビームフォーミングのためのシステムであって、前記システムは、入来アナログ信号をフィルタリングし、分数遅延を加算するためのサンプルド・アナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプルド・アナログビームフォーマと、前記フィルタリングされたアナログ超音波信号をさらに送信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成された、前記サンプルド・アナログビームフォーマと前記超音波トランスデューサのアレイとに結合された高電圧増幅器と、を備え、
前記サンプルド・アナログフィルタは、ファローフィルタである、システム。
【請求項２】
超音波ビームフォーミングのためのシステムであって、前記システムは、入来アナログ信号をフィルタリングし、分数遅延を加算するためのサンプルド・アナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプルド・アナログビームフォーマと、前記フィルタリングされたアナログ超音波信号をさらに送信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成された、前記サンプルド・アナログビームフォーマと前記超音波トランスデューサのアレイとに結合された高電圧増幅器と、を備え、
前記サンプルド・アナログフィルタは、分数遅延フィルタバンクと有限インパルス応答フィルタとを含む、システム。
【請求項３】
前記超音波トランスデューサは、反射信号を受信し、さらに、前記受信された反射信号を増幅するための増幅器と、前記受信された反射信号をフィルタリングするためのサンプルド・アナログフィルタを含む受信されたサンプルド・アナログビームフォーマと、を備える、請求項１または２に記載のシステム。
【請求項４】
前記受信されたサンプルド・アナログビームフォーマは、エイリアスをフィルタリング除去するためのアンチエイリアシングフィルタをさらに含む、請求項３に記載のシステム。
【請求項５】
前記受信されたサンプルド・アナログビームフォーマは、前記受信された反射信号に遅延を導入するためにスキューされた遅延を使用する、請求項３に記載のシステム。
【請求項６】
超音波ビームフォーミングのためのシステムであって、前記システムは、入来アナログ信号をフィルタリングし、分数遅延を加算するためのサンプルド・アナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプルド・アナログビームフォーマと、前記フィルタリングされたアナログ超音波信号をさらに送信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成された、前記サンプルド・アナログビームフォーマと前記超音波トランスデューサのアレイとに結合された高電圧増幅器と、
前記分数遅延を更新するための係数生成器とを備える、システム。
【請求項７】
前記係数生成器は、超音波集束ビームのターゲットに基づいて前記分数遅延を更新する、請求項６に記載のシステム。
【請求項８】
前記係数生成器は、超音波画像の各画素について前記分数遅延を更新する、請求項６に記載のシステム。
【請求項９】
超音波ビームフォーミングのためのシステムであって、前記システムは、入来アナログ信号をフィルタリングし、分数遅延を加算するためのサンプルド・アナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプルド・アナログビームフォーマと、前記フィルタリングされたアナログ超音波信号をさらに送信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成された、前記サンプルド・アナログビームフォーマと前記超音波トランスデューサのアレイとに結合された高電圧増幅器と、
入力信号を生成するためのバンバントランスミッタと、前記入力信号を受信し、それを入来アナログ入力に変換するためのチャープデジタル−アナログ変換器とを備える、に記載のシステム。
【請求項１０】
超音波ビームフォーミングのためのシステムであって、前記システムは、入来アナログ信号をフィルタリングし、分数遅延を加算するためのサンプルド・アナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプルド・アナログビームフォーマと、前記フィルタリングされたアナログ超音波信号をさらに送信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成された、前記サンプルド・アナログビームフォーマと前記超音波トランスデューサのアレイとに結合された高電圧増幅器と、を備え、
前記超音波トランスデューサは、反射信号を受信し、スイッチをさらに備え、前記スイッチが第１の位置にあるとき、前記サンプルド・アナログビームフォーマは前記入来アナログ信号をフィルタリングして、前記フィルタリングされたアナログ超音波信号を送信し、前記スイッチが第２の位置にあるとき、前記サンプルド・アナログビームフォーマは、前記受信された反射信号をフィルタリングする、システム。
【請求項１１】
超音波ビームフォーミングのためのシステムであって、反射アナログ超音波信号を受信するための超音波トランスデューサのアレイと、前記超音波トランスデューサのアレイに結合された、サンプルド・アナログビームフォーマであって、サンプルド・アナログ信号を形成するよう前記反射アナログ超音波信号をフィルタリングし、前記サンプルド・アナログ信号をビームフォーミングするための、サンプルド・アナログビームフォーマと、を備え、前記サンプルド・アナログビームフォーマは、前記サンプルド・アナログ信号を並列なサンプルド・アナログビームフォーマからの並列なサンプルド・アナログ信号に加算するための加算ノードを含み、
前記サンプルド・アナログビームフォーマは、反射されたアナログ超音波信号に分数遅延を導入するためのファローフィルタをさらに含む、システム。
【請求項１２】
前記分数遅延を更新するための係数生成器をさらに備える、請求項１１に記載のシステム。
【請求項１３】
前記係数生成器は、超音波集束ビームのターゲットに基づいて前記分数遅延を更新する、請求項１２に記載のシステム。
【請求項１４】
前記サンプルド・アナログビームフォーマは、前記反射されたアナログ超音波信号に分数遅延を導入するためのサンプルド・アナログフィルタをさらに備える、請求項１１に記載のシステム。
【請求項１５】
前記サンプルド・アナログビームフォーマは、前記反射されたアナログ超音波信号に遅延を導入するためにスキューされた遅延を使用する、請求項１１に記載のシステム。
【請求項１６】
前記サンプルド・アナログビームフォーマは、分数遅延フィルタバンクと有限インパルス応答フィルタとを含む、請求項１１に記載のシステム。
【請求項１７】
前記サンプルド・アナログビームフォーマは、エイリアスをフィルタリング除去するためのアンチエイリアシングフィルタをさらに含む、請求項１１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年１０月６日に出願された「Ｓｙｓｔｅｍｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｕｌｔｒａｓｏｕｎｄ  Ｂｅａｍｆｏｒｍｉｎｇ」と題する米国仮特許出願第６２／０６０，５１７号、および２０１５年１０月５日に出願された「Ｓｙｓｔｅｍｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｆｏｒ  Ｕｌｔｒａｓｏｕｎｄ  Ｂｅａｍｆｏｒｍｉｎｇ」と題する米国非仮特許出願第１４／８７５，０２２号の利点を主張するものであり、参照によりその全体が本明細書に組み込まれる。
【０００２】
本発明は、集積回路の分野、特に超音波装置に関する。
【背景技術】
【０００３】
超音波は、検出および撮像のためにエコーロケーションを使用する。超音波装置は、マイクロフォンおよびスピーカのアレイを利用して、調査されるアイテムからのエコーの励起および記録を実行する。超音波エネルギーを含む信号は、短いバーストで超音波トランスデューサを介して送信される。各バーストの後、超音波エネルギーがターゲットに到達してトランスデューサに反射する時間の量に相関する短時間の間、超音波装置は反射信号を受信する。短期間に受信された信号は、信号が反射されたターゲットのソース位置を決定するために追加の信号処理を受ける。
【発明の概要】
【０００４】
超音波装置は、超音波信号を反射して、ターゲット、例えば組織のような撮像ターゲットの発生源位置を決定する。超音波装置は、マイクロフォンおよびスピーカのアレイを利用して、調査されるアイテムからのエコーの励起および記録を実行する。超音波解析は２ＭＨｚ〜１８ＭＨｚの周波数範囲で実行されるため、データ速度が扱い難くなるとトランスデューサでＡＤ変換を実行することは実際的ではない。したがって、超音波の集束は、スピーカおよび／またはマイクロフォンを動かすことによる機械的集束に限定されていた。本開示の一実施例によれば、アナログビームフォーマは、アナログシステムの特性を保持しながら受信機ベースの集束を可能にする。
【０００５】
一例では、超音波装置は１２８個のマイクロフォンのアレイを使用する。低電力のサンプリングされたアナログビームフォーミングを各マイクロフォンの前に追加して、関心のある領域にマイクロフォンのペアまたはグループを集光させることができる。一例によれば、焦点の領域は円錐形である。マイクロフォンのアレイからの情報を、サンプリングされたアナログビームフォーミング技術を使用して圧縮することができ、アナログドメイン内の仮想マイクロフォンのように見えるようになる。種々のアプリケーションにおいて、ヌルステアリングもしくはビームステアリングを使用して、超音波画像内のものを追跡または集光させることができる。
【０００６】
超音波システムのためのサンプリングされたアナログビームフォーミングへの１つのアプローチは、Ｆａｒｒｏｗフィルタのようなフィルタ構造を使用する。フィルタを使用して、フィルタリングされるアナログ信号に部分遅延を追加することができる。超音波システムのためのサンプリングされたアナログビームフォーミングの別のアプローチは、スキューされた遅延を使用する。
【０００７】
一実施例によれば、超音波ビームフォーミングのためのシステムは、サンプリングされたアナログビームフォーマと、超音波トランスデューサのアレイおよびサンプリングされたアナログビームフォーマに結合された高電圧増幅器とを含み、超音波トランスデューサのアレイは超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成される。サンプリングされたアナログビームフォーマは、入来アナログ信号をフィルタリングし、分数遅延を加算するサンプリングされたアナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信する。超音波トランスデューサのアレイは、フィルタリングされたアナログ超音波信号をさらに送信する。
【０００８】
いくつかの実施例では、サンプリングされたアナログフィルタは、ファローフィルタである。他の実施例では、サンプリングされたアナログフィルタは、分数遅延フィルタバンクと有限インパルス応答フィルタとを含む。
【０００９】
種々の実施例では、超音波トランスデューサは、反射信号を受信し、そしてシステムは、受信された反射信号を増幅する増幅器と、受信された反射信号をフィルタリングするためのサンプリングされたアナログフィルタを含む受信されサンプリングされたアナログビームフォーマとをさらに含む。いくつかの例では、受信されサンプリングされたアナログビームフォーマは、エイリアスをフィルタリング除去するためのアンチエイリアシングフィルタをさらに含む。他の例では、受信されサンプリングされたアナログビームフォーマは、受信された反射信号に遅延を導入するためにスキューされた遅延を使用する。
【００１０】
一実施例では、超音波ビームフォーミングのためのシステムは、部分遅延を更新するための係数生成器を含む。いくつかの例では、係数生成器は、超音波集束ビームのターゲットに基づいて部分遅延を更新する。いくつかの例では、係数生成器は、超音波画像の各画素の分数遅延を更新する。
【００１１】
いくつかの実施例では、超音波ビームフォーミングのためのシステムは、入力信号を生成するバンバントランスミッタと、入力信号を受信し、それを入来アナログ入力に変換するチャープデジタル−アナログ変換器とを含む。
【００１２】
種々の実施例では、超音波トランスデューサは、反射信号を受信し、そして超音波ビームフォーミングのためのシステムは、スイッチをさらに含み、スイッチが第１の位置にあるとき、サンプリングされたアナログビームフォーマは、入来アナログ信号をフィルタリングし、フィルタリングされたアナログ超音波信号を送信し、そしてスイッチが第２の位置にあるとき、サンプリングされたアナログビームフォーマは受信された反射信号をフィルタリングする。
【００１３】
一実施例では、超音波ビームフォーミングのためのシステムは、反射アナログ超音波信号を受信するための超音波トランスデューサのアレイと、超音波トランスデューサのアレイに結合されたサンプリングされたアナログビームフォーマとを含む。サンプリングされたアナログビームフォーマは、サンプリングされたアナログ信号を形成する反射アナログ超音波信号をフィルタリングし、サンプリングされたアナログ信号をビームフォーミングする。サンプリングされたアナログビームフォーマは、並列なサンプリングされたアナログビームフォーマからの並列なサンプリングされたアナログ信号をサンプリングされたアナログ信号に加算する加算ノードを含む。
【００１４】
いくつかの実施例では、サンプリングされたアナログビームフォーマは、反射アナログ超音波信号に分数遅延を導入するファローフィルタをさらに備える。さらなる実施例では、サンプリングされたアナログビームフォーマはまた、分数遅延を更新するための係数生成器を含む。一例では、係数生成器は、超音波集束ビームのターゲットに基づいて部分遅延を更新する。
【００１５】
一実施例では、サンプリングされたアナログビームフォーマは、反射アナログ超音波信号に部分遅延を導入するためのサンプリングされたアナログフィルタをさらに備える。別の実施例では、サンプリングされたアナログビームフォーマは、反射アナログ超音波信号に遅延を導入するためにスキューされた遅延を使用する。いくつかの実施例では、サンプリングされたアナログビームフォーマは、分数遅延フィルタバンクおよび有限インパルス応答フィルタを含む。他の実施例では、サンプリングされたアナログビームフォーマは、エイリアスをフィルタリング除去するためのアンチエイリアシングフィルタをさらに含む。
【００１６】
一実施例では、超音波プローブは、入来アナログ信号をフィルタリングし、分数遅延を加算するサンプリングされたアナログフィルタを含み、フィルタリングされたアナログ超音波信号を送信するサンプリングされたアナログビームフォーマと、フィルタリングされたアナログ超音波信号をさらに送信する超音波トランスデューサのアレイと、サンプリングされたアナログビームフォーマに結合された高電圧増幅器とを含む超音波ビームフォーミングのためのシステムを含み、超音波トランスデューサのアレイは、超音波トランスデューサのアレイ内のトランスデューサを駆動するように構成される。
【００１７】
いくつかの実施例では、超音波ビームフォーミングのためのシステムは、フィルタリングされたアナログ超音波信号を送信し、反射アナログ超音波信号を受信する超音波トランスデューサのアレイと、トランスデューサのアレイに結合されたサンプリングされたアナログビームフォーマとを含む。サンプリングされたアナログビームフォーマは、入来アナログ信号をフィルタリングし、分数遅延を加算し、フィルタリングされたアナログ超音波信号をトランスデューサのアレイに送信するため、また反射アナログ超音波信号をフィルタリングしてサンプリングされたアナログ信号を形成し、サンプリングされたアナログ信号をビームフォーミングするための手段を含む。
【図面の簡単な説明】
【００１８】
本開示ならびにその特徴および利点のより完全な理解を提供するために、同様の参照番号が同様の部分を表す添付の図面と併せて以下の説明を参照する。
【００１９】
【図１】図１は、従来の超音波ビームフォーミングアーキテクチャを示す図である。
【００２０】
【図２】図２は、本開示のいくつかの実施形態による、アナログビームフォーマを含む超音波ビームフォーミングアーキテクチャを示す図である。
【００２１】
【図３】図３は、本開示のいくつかの実施形態による、画素ごとに遅延要素が更新される超音波ビームフォーミングアーキテクチャを示す図である。
【００２２】
【図４】図４は、本開示のいくつかの実施形態による、再構成フィルタおよびアンチエイリアシングフィルタを含む超音波ビームフォーミングアーキテクチャを示す図である。
【００２３】
【図５】図５は、本開示のいくつかの実施形態による、バンバン動作用に設計されたアナログビームフォーマを含む別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２４】
【図６】図６は、本開示のいくつかの実施形態による、サンプリングされたアナログ領域に吸収されるいくつかの要素を有する別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２５】
【図７】図７は、本開示のいくつかの実施形態による、利得および遅延要素が受信経路と送信経路との間で再使用される別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２６】
【図８】図８は、本開示のいくつかの実施形態による、別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２７】
【図９】図９は、本開示のいくつかの実施形態による、別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２８】
【図１０】図１０は、本開示のいくつかの実施形態による、送信ＤＡＣを有する別の超音波ビームフォーミングアーキテクチャを示す図である。
【００２９】
【図１１】図１１は、本発明のいくつかの実施形態による、組み込み型パルスシェーパーを有する別の超音波ビームフォーミングアーキテクチャを示す図である。
【００３０】
【図１２】図１２は、本開示のいくつかの実施形態による、リジェクトフィルタを有する超音波ビームフォーミングアーキテクチャを示す図である。
【００３１】
【図１３】図１３は、本開示のいくつかの実施形態による、ＳＡＴ  ＦＩＲフィルタ構成を示す図である。
【００３２】
【図１４】図１４は、本開示のいくつかの実施形態による、別のＳＡＴ  ＦＩＲフィルタ構成を示す図である。
【００３３】
【図１５Ａ】図１５Ａは、開示のいくつかの実施形態の１つによる、スキューされたサンプリングを示す図である。
【図１５Ｂ】図１５Ｂは、開示のいくつかの実施形態の１つによる、スキューされたサンプリングを示す図である。
【発明を実施するための形態】
【００３４】
図１は、従来の超音波ビームフォーミングアーキテクチャ１００を示す図である。従来の超音波装置では、デジタル送信ビームフォーマ１０２がデジタル−アナログ変換器（ＤＡＣ）１０４に結合される。デジタル送信ビームフォーマ１０２は、ＤＡＣ１０４でアナログに変換されるデジタル信号を送信する。ＤＡＣ１０４は、アンチエイリアシングフィルタ（ＡＡＦ）１０６に結合され、アナログ信号をフィルタリングしてエイリアシングを除去する。ＡＡＦ１０６は、送信／受信スイッチ１１０に結合された高電圧（ＨＶ）増幅器１０８に結合される。送信／受信（Ｔ／Ｒ）スイッチ１１０は、超音波装置が、選択されたバースト時間の間、信号を送信し、次いで、反射送信信号を受信できるように短時間受信モードに切り替えることを可能にする。Ｔ／Ｒスイッチ１１０は、トランスデューサアレイ１１２に結合されている。トランスデューサアレイ１１２は、送信された超音波信号の反射を受信するためのマイクロフォンアレイを含む。マイクロフォンアレイは、任意の選択された数のマイクロフォンを含むことができ、いくつかの例によれば、アレイは、１２８個のマイクロフォン、１９２個のマイクロフォン、２５６個のマイクロフォン、または２５６個を超えるマイクロフォンを含むことができる。マイクロフォンアレイは、１Ｄ（線形）として、ＮＸＮ  ２Ｄアレイとして、もしくはＮｘＭ  ２Ｄアレイとして配置することができる。
【００３５】
超音波アーキテクチャの受信側では、トランスデューサアレイ１１２は、受信信号を低ノイズ増幅器（ＬＮＡ）１１４に結合されたＴ／Ｒスイッチ１１０に送信する。ＬＮＡ１１４から、信号は、デジタルビームフォーマ１２２、および連続波ドップラー（ＣＷＤ）プロセッサ１３０の両方に送信される。特に、デジタルビームフォーマ１２２に到達させるため、ＬＮＡ１１４は、ＡＡＦフィルタ１１８に結合された可変利得増幅器（ＶＧＡ）１１６に結合される。ＡＡＦフィルタ１１８は、デジタル受信（ＲＸ）ビームフォーマ１２２に結合されたアナログ−デジタル変換器（ＡＤＣ）１２０に結合される。デジタルＲＸビームフォーマ１２２は、信号を強調しノイズを低減するために、デジタル信号にビームフォーミングを実行する。図１に示すように、ビームフォーミング回路アーキテクチャは８回繰り返され、１２８チャネルを処理することができる。他の実施例によれば、ビームフォーミング回路アーキテクチャは、何回でも繰り返すことができる。
【００３６】
反射信号のＣＷＤ処理のために、ＬＮＡ１１４は、信号をＩ成分とＱ成分に分離するＣＷＤ  Ｉ／Ｑ復調器１２４に結合される。ＣＷＤ  Ｉ／Ｑ復調器は、２つの増幅器１２６ａ、１２６ｂ（１つはＩ信号成分用、もう１つはＱ信号成分用）に結合され、各増幅器はＡＤ変換器１２８ａ、１２８ｂに結合される。ＡＤ変換器１２８ａ、１２８ｂは、受信信号を処理するＣＷＤプロセッサ１３０に結合される。ドップラー処理は、典型的には、例えば流体の流速を示すために使用され得るカラー撮像に使用される。
【００３７】
図２は、本開示のいくつかの実施形態による、アナログビームフォーマを含む超音波ビームフォーミングアーキテクチャを示す図である。図２に示すように、超音波システムの送信側のサンプリングされたアナログビームフォーミングアーキテクチャ２０４は、ＤＡＣ２０２とＨＶ増幅器２０６との間に載置される。超音波システムの受信側のサンプリングされたアナログビームフォーミングアーキテクチャ２３４は、ＶＧＡ２３２とＡＤＣ２３６との間に載置される。
【００３８】
送信（ＴＸ）ビームフォーミングの場合、ターゲット出力波形は、特定の関心のある領域をターゲットとすることができるトランスデューサアレイでの集束されたサウンドビームを生成するために遅延される。ＴＸビームフォーマの場合、ビームフォーマ中央制御プロセッサがＤＡＣ２０２に結合される。一例では、ＤＡＣ２０２は１４ビットＤＡＣである。ビームフォーマ中央制御プロセッサは、ＤＡＣ２０２に送信される多数の信号を生成する。ＤＡＣ２０２は、デジタル波形をアナログ信号に変換する。ＤＡＣ２０２は、高電圧（ＨＶ）増幅器２０６に結合されたサンプリングされたアナログＴＸビームフォーマ２０４に結合される。ＤＡＣ２０２は、サンプリングされたアナログビームフォーミングを実行するＴＸビームフォーマ２０４にアナログ信号を送信し、またＨＶ増幅器２０６に信号を送信する。サンプリングされたアナログＴＸビームフォーマ２０４は、１つ以上のチャネルを、より多数の分数遅延チャネルに拡張する。
【００３９】
図２に示されるサンプリングされたアナログＴＸビームフォーマ２０４は、有限インパルス応答（ＦＩＲ）フィルタ２１０に結合され、第２遅延フィルタ（ΔΤ）２１２に結合され、再構成（ＲＥＣ）信号２１４に結合された第１遅延フィルタ（ΔΤ）２０８を含む。第１の２０８および第２の２１２遅延フィルタは、分数遅延フィルタバンクである。様々な実施形態によれば、第１遅延フィルタ２０８および第２遅延フィルタ２１２のうちの１つだけが含まれる。いくつかの実施例では、例えば、ファロー型フィルタを用いたサンプリングされたアナログビームフォーミングにおいて、第１遅延フィルタ２０８が使用され、ＦＩＲフィルタ２１０の前に遅延が生じる。第１遅延フィルタ２０８は、粗い整数型の遅延でよい。他の実施形態では、第２遅延フィルタ２１０が使用され、遅延はＦＩＲフィルタ２１０の後に生じる。一実施形態によれば、サンプリングされたアナログ技術を使用すると、ＦＩＲフィルタをスイッチキャップ構成要素のネットワークとして実現することができる。
【００４０】
サンプリングされたアナログＴＸビームフォーマ２０４からの出力は、ＨＶ増幅器２０６に結合される。一例では、ＨＶ増幅器２０６は、＋／−９０〜１００Ｖが供給される。高電圧は、超音波トランスデューサアレイ２２２のピエゾトランスデューサを駆動するために使用される。ＨＶ増幅器２０６からの出力は、送信／受信（Ｔ／Ｒ）スイッチ２２０に結合され、送信モードに切り替えられた場合、信号をトランスデューサアレイ２２２に送信する。
【００４１】
様々な実施例によれば、デジタルＴＸビームフォーマは、単一のＦＰＧＡもしくはＦＰＧＡのアレイに実装される。入来データレートは非常に高くなる可能性がある。例えば、入来データレートは、１４ビットワードの場合、約４０〜１６０ＭＳＰＳ、またはそれ以上であり得る。適切なビームフォーミングのために高いオーバーサンプリングレートが利用され、ナイキスト上でｘ４からｘ１０のオーバーサンプリングが行われる。アナログビームフォーマは、基本的に無限の遅延分解能を有しており、遅延ラインは分数遅延フィルタを使用して実現できるので、オーバーサンプリングの必要はない。これは、従来のデジタル信号プロセッサによって適時に完全に処理することができない、小さな１２８チャンネルシステムのための大量のデータをもたらす。
【００４２】
図２に示す超音波ビームフォーミングアーキテクチャは、受信（ＲＸ）サンプリングされたアナログビームフォーミングも含む。トランスデューサアレイ２２２で受信された信号は、「受信」モードで信号を受信するＴ／Ｒスイッチ２２０に送り返される。Ｔ／Ｒスイッチ２２０は、低ノイズ増幅器２３０（ＬＮＡ）に結合される。ＬＮＡ２３０は、受信（ＲＸ）サンプリングされたアナログビームフォーマ２３４に結合された可変利得増幅器（ＶＧＡ）２３２に結合される。ＬＮＡ２３０は、ＣＷＤプロセッサ２５６にも結合されている。
【００４３】
受信サンプリングされたアナログビームフォーマ２３４は、ＶＧＡ２３２から信号を受信する。サンプリングされたアナログビームフォーマ２３４は、アンチエイリアシングフィルタ（ＡＡＦ）２４０、第３の遅延フィルタ（ΔＴ）２４２、ＦＩＲフィルタ２４４、第４の遅延フィルタ（ΔＴ）２４６、および加算ノード２４８を含む。様々な実施形態によれば、第３の２４２および第４の２４６遅延フィルタのうちの１つだけが含まれる。いくつかの実施例では、例えば、ファロー型ＦＩＲフィルタによるサンプリングされたアナログビームフォーミングでは、第３の遅延フィルタ２４２が使用され、ＦＩＲフィルタ２４４の前に遅延が生じる。第３の遅延フィルタ２４２は、コース型整数型遅延であってもよい。他の実施例では、第４の遅延フィルタ２４６が使用され、ＦＩＲフィルタ２４４の後に遅延が生じる。いくつかの実施例では、遅延フィルタはアナログ／デジタルフィルタ２３６の後に位置する。
【００４４】
加算ノード２４８は、サンプリングされたアナログビームフォーマ２３４からのサンプリングされたアナログ信号を、並列なサンプリングされたアナログビームフォーマからのサンプリングされたアナログ信号と加算し、複数のチャネルからの信号を一緒に合計することを可能にする。加算ノード２４８の出力は、増幅器２５８で増幅され、アナログデジタル変換器（ＡＤＣ）２３６に送信される。
【００４５】
いくつかの実施例によれば、トランスデューサから２０〜２００ｍｍ離れたターゲット（例えば、ほとんど医療用撮像）に対する超音波信号の通過時間は約１００〜２００マイクロ秒である。サンプリング時間は、サンプル間で約２５ｎｓ（４０ＭＨｚ）であってもよい。
【００４６】
超音波装置は、一般に、撮像ターゲットの上に置かれるテーブルトップベースステーションおよびプローブを含む。いくつかの実施例によれば、超音波ビームフォーミングアーキテクチャ２００は、超音波プローブの内部に載置され、プローブとベースステーションとの間を行き来するデータの量を低減し、それによってプローブをベースステーションに接続する配線およびまたはコードの数を低減する。
【００４７】
ＣＷＤプロセッサ２５６へのＣＷ経路は、トランスミッタおよびトランスデューサの第２の用途である。１つの例によれば、それが使用されるとき、非常に長い送信信号（多くのパルス）が放出され、トランスデューサ信号はここでは別々に処理されて示される。送信される信号は、１０パルス、２０パルス、または２０パルスを超えてもよい。送信信号の後、受信信号は、ＳＡ経路からＡＤＣ２３６へおよびＣＷ経路からＣＷＤプロセッサ２５６への両方を通過し、進むことができる。一実施例では、ＳＡ経路は、異なる方法で受信信号を通過させるように再構成される。
【００４８】
図３は、本開示のいくつかの実施形態による、遅延要素が画素ごとに更新される超音波ビームフォーミングアーキテクチャ３００を示す図である。図３に示す超音波ビームフォーミングアーキテクチャ３００は、図２に示す超音波ビームフォーミングアーキテクチャ２００と同様である。しかし、サンプリングされたアナログＲＸビームフォーマ３０４およびサンプリングされたアナログＴＸビームフォーマ３１０は、係数生成器３０２からの入力を使用して、画素ごとに遅延要素を更新する。係数生成器３０２は、超音波の集光ビームのターゲットに応じて、分数遅延フィルタおよび整数遅延を更新する係数を生成する。例えば、各画素は、チップの信号処理コアにロードされる１組のフィルタ係数および他の値を使用することができる。１組のフィルタ係数および他の値を、オンチップメモリのページに格納してもよい。係数生成器は、画素ステップ信号に基づいて、それぞれの新しいページをチップのコアに順次ロードすることができる。１つの特徴によれば、係数生成器３０２は、ターゲットに関するデータ外データを受け取り、係数を事前ロードすることができる。これにより、超音波スキャン中に超音波が関心のあるターゲットに動的に集中することが可能になる。係数生成器３０２をサンプリングされたアナログビームフォーマに含めることにより、超音波プローブから超音波ベースステーションに往復するデータ量がさらに減少し、プローブとベースステーションとの間に必要な配線の数および／またはサイズが減少する。
【００４９】
図４は、本開示のいくつかの実施形態による、図３の超音波ビームフォーミングアーキテクチャ３００と同様の超音波ビームフォーミングアーキテクチャ４００を示す図であるが、送信ＤＡＣ２０２に結合された再構成フィルタ４０２と、受信ＡＤＣ２３６に結合されたアンチエイリアシングフィルタ４０６とを含む。
【００５０】
図５は、本開示のいくつかの実施形態による、バンバン操作用に設計されたアナログビームフォーマ５０６を含む別の超音波ビームフォーミングアーキテクチャ５００を示す図である。図５では、バンバントランスミッタを使用して信号が生成される場合、ＤＡＣは使用されない。他の実施例では、信号はバンバントランスミッタを使用して生成されるときにＤＡＣが使用される。一例では、バンバントランスミッタを使用して信号が生成されるときに使用されるＤＡＣは、単純なパルス形状を出力する。パルスは、チャープパルスまたはバーカーパルスとして生成することもできる。パルスは、変調正弦波であってもよい。これらのタイプの送信信号は、例えば、胎児モニタリングおよび心臓スキャンのために一般的に使用される。
【００５１】
超音波ビームフォーミングアーキテクチャ５００は、電圧制御発振器（ＶＣＯ）５０６に結合されたチャープＤＡＣ５０２と、電圧制御増幅器（ＶＣＡ）５０８に結合されたパルスＤＡＣ５０４とを含む。チャープＤＡＣ５０２からの信号は、ＶＣＯ５０６からサンプリングされたアナログビームフォーマ５１０に送信される。同様に、パルスＤＡＣ５０４からの信号は、ＶＣＡ５０８からサンプリングされたアナログビームフォーマ５１０に送信される。一実施例によれば、１つの外部チャープＤＡＣのみが使用され、信号はチップ上の他のチャネルにファンアウトされる。一例では、外部チャープＤＡＣからの信号がチップ上のすべてのチャネルにファンアウトされる。超音波ビームフォーミングアーキテクチャ５００の他の要素は、図４に示すものと同様に機能する。
【００５２】
バンバン増幅器のバリエーションには、自己共振して超音波パルスを生成するピエゾ素子を使用する増幅器がある。一例では、バンバン増幅器のビーム送信は、従来のビームフォーミングが使用されないように、増幅器作動時間によって決定することができる。場合によっては、バンバンパルスはアナログ駆動信号と見なされる。いくつかの実施例では、同調されたデジタル遅延ロックループ（ＤＬＬ）がバンバンパルスを生成するために使用される。
【００５３】
図６は、本開示のいくつかの実施形態による、いくつかの要素がサンプリングされたアナログ領域６０２に吸収された別の超音波ビームフォーミングアーキテクチャ６００を示す図である。超音波ビームフォーミングアーキテクチャ６００は、超音波ＴＸビームフォーマ用の第１プログラマブル利得増幅器（ＰＧ／Ａ）６０２を含む。ＶＣＯ５０６からの信号は、最初にＰＧ／Ａ６０２に、そしてＰＧ／Ａ６０２から時間遅延フィルタ６０６に送信される。同様に、超音波ビームフォーマの受信側では、ＰＧ／Ａ６０４が、アンチエイリアシングフィルタ６１４に結合され、アンチエイリアシングフィルタ６１４からの信号がＰＧＡ６０４に、そしてＰＧＡ６０４から時間遅延フィルタ６１６に送信される。
【００５４】
図７は、本開示のいくつかの実施形態による、利得および遅延素子が受信および送信経路の間で再使用される別の超音波ビームフォーミングアーキテクチャ７００を示す図である。図７に示す超音波ビームフォーミングアーキテクチャ７００は、送信サンプルアナログビームフォーマと受信サンプルアナログビームフォーマの両方として機能するサンプリングされたアナログビームフォーミングアーキテクチャ７０２を含む。サンプリングされたアナログビームフォーミングアーキテクチャ７０２は、両方が同じフィルタを使用するように、送信経路と受信経路を結合する。特に、サンプリングされたアナログビームフォーミングアーキテクチャ７０２は、送信モードから受信モードに切り替えることができる第１スイッチ７０４ａおよび第２スイッチ７０４ｂを含む。図７では、スイッチ７０４ａ、ｂが受信モードに載置されて示されている。
【００５５】
サンプリングされたアナログビームフォーミングアーキテクチャ７０２はまた、チャープＤＡＣ７２０、ＰＧＡ７０６、遅延フィルタ７０８、ＦＩＲ７１０、係数生成器７１２、ＡＡＦ７１４、加算ノード７１６、および増幅器７１８を含む。送信モードでは、チャープＤＡＣからの信号は、ＶＣＯ５０６に送信され、ＶＣＯからＰＧＡ７０６、遅延フィルタ７０８、およびＦＩＲフィルタ７１０に送信される。ＰＧＡ７０６、遅延フィルタ７０８、およびＦＩＲフィルタ７１０はまた、図３に関して上述したように、係数生成器７１２からの入力を受信する。サンプリングされた信号は、その後、ＨＶ増幅器２０６およびＴ／Ｒスイッチ２２０を介してトランスデューサアレイ２２２に送信するために、再構成フィルタ２１４に送信される。
【００５６】
受信モードでは、トランスデューサアレイ２２２からの信号は、Ｔ／Ｒスイッチ２２０を介してＬＮＡ２３０およびＡＡＦ７１４に、またスイッチ７０４ａを介してＰＧＡ７０６、遅延フィルタ７０８、およびＦＩＲフィルタ７１０に送信される。ＰＧＡ７０６、遅延フィルタ７０８、およびＦＩＲフィルタ７１０も、図３に関して上述したように、係数生成器７１２からの入力を受信する。サンプリングされたアナログビームフォーミングに続いて、信号は加算ノードに送信され、そこで他のチャネルからのビームフォーミング信号と結合されて、次いで増幅器７１８へ送られる。増幅器７１８から、信号はＡＡＦ４０６およびＡＤＣ２３６に送信される。
【００５７】
したがって、サンプリングされたアナログビームフォーミングアーキテクチャ７０２内のフィルタバンクは、超音波送信および反射信号の両方に使用される。
【００５８】
図８〜１２は、図７に示されたアーキテクチャの変形例を示す。図８は、本開示のいくつかの実施形態による、受信側でのＬＮＡなしの超音波ビームフォーミングアーキテクチャを示す図である。図９は、本開示のいくつかの実施形態による、ＡＡＦが受信側のＡＤＣの直前に載置されていない超音波ビームフォーミングアーキテクチャを示す図である。
【００５９】
図１０は、本開示のいくつかの実施形態による、送信ＤＡＣ１０１０および画素ステップ３１２を有する別の超音波ビームフォーミングアーキテクチャ１０００を示す図である。図１０に示されるサンプリングされたアナログビームフォーミングアーキテクチャ１００２は、スイッチ７０４ａの前に載置された第１のＰＧＡ１００４と、ＡＡＦ７１４の前に載置された第２のＰＧＡ１００６とを含む。いくつかの例によれば、ＰＧＡ１００６は、同時に全体の信号を増幅しながら、基本周波数を低減するフィルタリングを備える増幅器として実施することができる。これは、図１２に関してさらに詳述される。図１１は、図１０に示されたものと同様の超音波ビームフォーミングアーキテクチャ１１００を示す図であるが、本開示のいくつかの実施形態による合体型パルス成形器１１０４を有する。パルス成形器１１０２への入力は、画素ステップ３１２信号から導出される。
【００６０】
図１２は、本開示のいくつかの実施形態による、リジェクト（ＲＥＪ）フィルタ１２０６を有する超音波ビームフォーミングアーキテクチャを示す図である。サンプリングされたアナログビームフォーミングアーキテクチャ１２０２は、基本振幅を同時に低減して信号全体を増幅するＲＥＪフィルタ１２０６を含む。ＲＥＪフィルタ１２０６は、ＳＡ  ＦＩＲフィルタであってもよい。様々な実施例において、ＲＥＪフィルタ１２０６は、図１３に示されるフィルタ１３００もしくは図１４に示されるフィルタ１４００であってもよく、以下に説明される。ＲＥＪフィルタ１２０６を、高調波撮像に使用することができる。一例では、送信信号の第２高調波で受信されたエコーが画像を構成するために使用され、送信信号の基本周波数が除去される。この動作では、基本振幅は使用されず、ＲＥＪフィルタ１２０６に結合されたＰＧＡ１２０８の利得を制限するほど大きい。
【００６１】
図１３は、本開示のいくつかの実施形態による、第１のＳＡＴ  ＦＩＲフィルタアーキテクチャ１３００を示す図である。ＳＡＴ  ＦＩＲフィルタアーキテクチャ１３００を、図１２に示すＲＥＪフィルタ１２０６を実行するよう使用することができる。一例によれば、入力信号が第２高調波周波数に等しいレートでサンプリングされれば、第２高調波信号はｄｃにダウンコンバートされる。一実施例によれば、ノッチフィルタをローパスフィルタで置き換えることができ、その後の信号処理のすべてをベースバンドで行うことができる。
【００６２】
図１４は、本開示のいくつかの実施形態による、第２のＳＡＴ  ＦＩＲフィルタアーキテクチャ１４００を示す図である。ＳＡＴ  ＦＩＲフィルタアーキテクチャ１４００を、図１２に示すＲＥＪフィルタ１２０６を実行するよう使用することができる。図１２を再度参照すると、一実施例によれば、ＲＥＪフィルタ１２０６はＳＡＴ  ＦＩＲフィルタであり、クロックはバンバンパルス（通常は基本周波数で２もしくは３パルス）を生成するために使用され、またクロックを、ＳＡＴ  ＦＩＲフィルタを制御するために使用することもできる。クロックは、バンバンパルスとＳＡＴ  ＦＩＲフィルタの両方を同期して制御することができる。したがって、フィルタは基本波を完全に拒絶することができる。この拒否は減算による。他の実施例では、単一のフィルタ経路があり、フィルタが基本周波数でノッチフィルタのように動作する、ダイレクト基本フィルタを使用することができる。
【００６３】
別の実施例では、ＲＥＪフィルタ１２０６の代わりに、復調器およびフィルタが、超音波ビームフォーミングアーキテクチャで使用される。このアーキテクチャは、クロック生成器ブロックから来る混合器クロックを含むことができる。混合機能をまた、サンプリングプロセスの一部として実行することもできる。一例では、サンプリングクロックを所望の高調波信号の周波数に同期させることによって、所望の高調波がｄｃまたは低い中間周波数に復調され、フィルタによって選択される。
【００６４】
上の図に示すように、サンプリングされたアナログビームフォーミングを含む超音波ビームフォーミングアーキテクチャに対する多くの変形が可能である。これらの変形のいくつかを以下にさらに詳細に説明する。送信経路上では、線形増幅器はチップ外部の増幅器であってもよいし、チップに内蔵された増幅器であってもよい。いくつかの例では、増幅器線形化のために増幅器チェーンにデジタルプリディストーション（ＤＰＤ）を追加することができる。ＤＰＤは、送信信号の線形性を改善するために使用される。一例によれば、ＤＰＤは、送信経路チェーンの非線形性を知ることにより、送信信号の線形性を改善する。ＤＰＤは、アナログ領域の非線形性を補償する方法で、デジタル領域の信号をプリディストートする。
【００６５】
上述のように、図５〜図９は、ＶＣＯ増幅器を含む。いくつかの実施例によれば、ＶＣＯを、パルスを生成するよう使用することができ、ランプＤＡＣをＶＣＯに結合することができる。ＶＣＯがパルスを生成するために使用されるときの信号送信の遅延は、ランプＤＡＣにリンクされる。
【００６６】
上述したように、複数の異なるビームフォーミングフィルタ構造を、サンプリングされたアナログビームフォーマの実行に使用することができる。いくつかの実施例では、代替ＦＩＲベースの位相シフタによって、ファロー型構造を使用することができる。他の実施例では、低出力、低分解能、および低コストのビームフォーミングソリューションのために、スキューされたサンプル構造を使用することができる。サンプリングレートは変更可能であり、いくつかの例では、サンプリングレートは、サンプル間の補間が使用されないレートに増加される。いくつかの例では、サンプリングレートがトランスデューサの中心周波数の１６倍、またはトランスデューサの中心周波数の１６倍を超える場合、補間は使用されない。補間が使用されないようにサンプリングレートが増加すると、分数遅延フィルタは使用されず、補間器の出力は正確な最も近いサンプルを選択する。一例では、補間器は、出力サンプルのどのサブサンプルを遅延プロファイルの分数遅延成分に使用するかを選択する。
【００６７】
図１５Ａは、１つの実施態様による、スキューされたサンプリングを示す図１５００を示す。図１５Ａでは、入力サンプルレートは出力レートの４倍であり、補間器１５０４は整数遅延ライン１５０６ｎへの入力として４つのサブサンプル１５０６ａ〜１５０６ｄのいずれを使用するかを選択する。チャネル１５０２ａ〜１５０２ｎは同じように見え、サブサンプリングキャップはチャネル１５０２ａ〜１５０２ｎに対して同時にサンプリングされる。これは、補間ブロック誤差を低減する。
【００６８】
図１５Ｂは、サブサンプリングおよび最も近いサンプル選択のためのデジタルブロック１５５２を含むスキューされたサンプリングを示す図１５５０を示す。遅延プロファイルを構成するチャネル間の遅延の時間スキューは、高周波クロック入力を使用してデジタルブロック１５５２内で生成される。一例では、サンプルレートは１５６０であり、アップサンプリングレートは１５６２であり、そしてデジタルブロック１５５２は、チャネルｎ１５５４とチャネルｍ１５５６との間の時間スキュー１５６４を生成する。１つの実施例によれば、デジタルブロックを使用するスキューされたサンプリングでは、各チャネルの入力サンプルは同時にサンプリングされない。各チャンネルは、出力サンプルレート（サンプリングレート／トランスデューサ中心周波数比）内で移動する独自のサンプリングストローブを有し、ストローブは、デジタルブロック内の異なるデジタル遅延によって生成される。デジタル遅延はプロセス、電圧、温度によって大きく異なる。
【００６９】
さらなる実施例では、マイクロビームフォーミングをファイン遅延のために使用することができる。さらに、従来のビームフォーミングおよび遅延和形成を使用することができる。従来のビームフォーミングでは、コース遅延は、ファロー構造を使用することによるファイン遅延の前のキャップ遅延として、またはファロー構造またはスキューされたサンプル構造を用いたファイン遅延の後のキャップ遅延として実施することができる。他の実施例には、デジタルコース遅延に続くＡＤＣと、より微細な調整のために補間フィルタで拡張されたデジタルコース遅延が含まれる
【００７０】
いくつかの実施形態では、ビームフォーミング後にいくつかの要素を追加することができる。例えば、インプローブ受信ビームフォーミングに有用であり得るバッファが追加されてもよい。デジタル出力（ＬＶＤＳなど）を備えたＡＤＣを追加すると、プローブとベースステーション間で使用されるケーブルの量を削減することができる。別の実施例は、さらに高いチャネル圧縮のために、コースアナログおよび／またはデジタル遅延チェーンの複数の段階を有する段階的ビームフォーミングを含む。
【００７１】
種々の実施例は、掃引バリアントを含むことができる。例えば、ＳＡＴを利用して、Ｂモードをサポートするためのインサーキット掃引器を有するアドオンを構築することができる。これにより、より簡単なクロスデバイス同期が可能になり、シングルステップ信号とプログラミングバスを使用してフロントエンドを掃引する簡単な方法が可能になる。いくつかの例では、特にＴＸと組み合わせる場合、従来の方法よりも速い掃引を可能にする。いくつかの例では、掃引器は、既知のセンサ位置に基づいて所定の係数組みを掃引する固定されたハードウェア機能である。他の例では、プログラマブル格納オプションは、所定の掃引パターンに対して予めプログラムされ得る。格納は、オンチップＲＡＭ、オフチップＲＡＭ、ＮＶＭ、オンチップＯＴＰ、または予めプログラムされたＲＯＭであり得る。
【００７２】
いくつかの実施例では、本明細書に開示されるアーキテクチャは、超音波信号の代わりにレーダ信号に使用され得る。
【００７３】
変形と実施例
上記の実施形態の議論では、コンデンサ、クロック、ＤＦＦ、分圧器、インダクタ、抵抗器、増幅器、スイッチ、デジタルコア、トランジスタ、および／または他の構成要素が、特別な回路の必要性に適応させるため容易に置き換えられ、交換され、もしくはさもなければ修正され得る。さらに、相補的な電子デバイス、ハードウェア、ソフトウェアなどの使用は、本開示の教示を実施するために同様に実行可能な選択肢を提供することに留意すべきである。
【００７４】
例示的な一実施形態では、図の任意の数の電気回路を、関連する電子デバイスの基板上に実装することができる。基板は、電子デバイスの内部電子システムの様々な構成要素を保持することができ、さらに、他の周辺装置のためのコネクタを提供することができる一般的な回路基板とすることができる。より具体的には、基板は、システムの他の構成要素が電気的に通信することができる電気的接続を提供することができる。特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、任意の適切なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）、コンピュータ読み込み可能非一時的メモリ素子などを基板に適切に結合することができる。外部ストレージ、追加センサ、オーディオ／ビデオディスプレイ用のコントローラ、周辺機器などのその他の構成要素は、ケーブルを介してプラグインカードとして基板に取り付けられるか、基板自体に統合することができる。様々な実施形態において、本明細書で説明される機能は、これらの機能をサポートする構造内に配置された１つ以上の構成可能な（例えば、プログラム可能な）要素内で動作するソフトウェアまたはファームウェアとしてエミュレーション形態で実施され得る。エミュレーションを提供するソフトウェアまたはファームウェアは、プロセッサがそれらの機能を実行することを可能にする命令を含む非一時的コンピュータ読み込み可能記憶媒体上に提供されてもよい。
【００７５】
別の例示的な実施形態では、図の電気回路は、スタンドアロンモジュール（例えば、特定のアプリケーションまたは機能を実行するように構成された関連するコンポーネントおよび回路を有するデバイス）として実装されてもよく、もしくはプラグインモジュールとして、電子デバイスの特定のアプリケーションハードウエアに実装されてもよい。本開示の特定の実施形態は、システムオンチップ（ＳＯＣ）パッケージに部分的にもしくは全体的に容易に含まれ得ることに留意すべきである。ＳＯＣは、コンピュータまたは他の電子システムのコンポーネントを単一のチップに統合するＩＣを表す。それは、デジタル、アナログ、混合信号、およびしばしば無線周波数機能を含むことができ、これらの機能はすべて単一のチップ基板上に提供され得る。他の実施形態は、単一の電子パッケージ内に配置され、電子パッケージを介して互いに密接に相互に作用するように構成された複数の別個のＩＣを有するマルチチップモジュール（ＭＣＭ）を含むことができる。様々な他の実施形態では、増幅機能は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップの１つまたは複数のシリコンコアに実装することができる。
【００７６】
本明細書に概説されている仕様、寸法、および関係のすべて（例えば、プロセッサ数、論理演算数など）は、例示および教示のみのために提供されたものであることに留意することも必須である。そのような情報は、本開示の趣旨または添付の特許請求の範囲から逸脱することなく、かなり変化し得る。本明細書は、１つの非限定的な例にのみ適用されるものであり、したがって、それらはそのように解釈されるべきである。前述の説明では、例示的な実施形態を、特定のプロセッサおよび／または構成要素の構成を参照して説明した。添付の特許請求の範囲から逸脱することなく、そのような実施形態に対して様々な修正および変更を行うことができる。したがって、説明および図面は、限定的ではなく例示的なものと見なされるべきである。
【００７７】
図を参照して上述した作業は、信号処理を含む集積回路、特に専用のソフトウェアプログラムまたは一部がデジタル化されたリアルタイムデータを処理することに関連し得る、アルゴリズムを実行することができる集積回路に適用可能である。特定の実施形態は、マルチＤＳＰ信号処理、浮動小数点処理、信号／制御処理、固定機能処理、マイクロコントローラアプリケーションなどに関連することができる。
【００７８】
特定の文脈において、本明細書で説明する機能は、医療システム、科学機器、無線および有線通信、レーダ、工業プロセス制御、オーディオおよびビデオ機器、電流検出、計測（高精度であり得る）、およびその他のデジタル処理ベースのシステムに適用することができる。
【００７９】
さらに、上述の特定の実施形態を、医療用撮像、患者モニタリング、医療機器、および在宅医療のためのデジタル信号処理技術に供給することができる。これには、肺モニタ、加速度計、心拍モニタ、ペースメーカなどを含むことができる。他の用途には、安全システム（例えば、安定性制御システム、運転支援システム、ブレーキシステム、インフォテイメントおよびあらゆる種類の室内用途）を含むことができる。さらに、パワートレインシステム（例えば、ハイブリッドおよび電気自動車の）は、バッテリ監視、制御システム、報告制御、保守作業などで高精度のデータ変換製品を使用できる。
【００８０】
さらに他の例のシナリオでは、本開示の教示は、生産性向上、エネルギー効率、および信頼性を支援するプロセス制御システムを含む産業市場に適用可能である。民生用アプリケーションでは、上述した信号処理回路の教示を、画像処理、オートフォーカス、および画像安定化（例えば、デジタルスチルカメラ、ビデオカメラなど）に使用することができる。その他の民生用アプリケーションには、ホームシアターシステム、ＤＶＤレコーダー、ハイビジョンテレビ用のオーディオおよびビデオプロセッサが含まれ得る。さらに、他の民生用アプリケーションは、（例えば、任意のタイプのポータブルメディアデバイスのための）高度なタッチスクリーンコントローラを含むことができる。したがって、そのような技術は、スマートフォン、タブレット、セキュリティシステム、ＰＣ、ゲーム技術、バーチャルリアリティ、シミュレーショントレーニングなどの一部に容易に含めることができる。
【００８１】
本明細書で提供される多くの例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気的構成要素に関して記述され得ることに留意すべきである。しかしながら、これは、明瞭化および単なる例示の目的でなされたものである。システムは、任意の適切な方法で統合することができることを理解されるべきである。類似の設計選択肢に沿って、図の図示された構成要素、モジュール、および要素のいずれも、様々な可能な構成で組み合わせることができ、そのすべてが明らかに本明細書の広い範囲内にある。場合によっては、限定された数の電気素子を参照するだけで、所定のフローのセットの１つ以上の機能を記述することがより容易になることがある。図面およびその教示の電気回路は容易に拡張可能であり、多数の構成要素ならびにより複雑で／洗練された配置および構成に対応することができることを理解されるべきである。したがって、提供された例は、その範囲を限定しもしくは無数の他のアーキテクチャに潜在的に適用される電気回路の広範な教示を阻害するものではない。
【００８２】
なお、本明細書において、「一実施形態」、「実施形態例」、「ある実施形態」、「別の実施形態」、「いくつかの実施形態」、「様々な実施形態」、「その他の実施形態」、「代替実施形態」などに含まれる様々な特徴（例えば、要素、構造、モジュール、構成要素、ステップ、動作、特性など）は、そのような特徴のいずれかが本開示の１つ以上の実施形態に含まれることを意味することを意図しているが、同じ実施形態で組み合わされてもよいしもしくは必ずしも組み合わされなくてもよい。
【００８３】
回路アーキテクチャに関連する機能は、図に示されるシステムによって、またはその内部で実行され得る可能な回路アーキテクチャ機能のうちのいくつかのみを示していることに留意することも重要である。これらの操作の一部は、必要に応じて削除または除去することができ、またはこれらの操作は、本開示の範囲から逸脱することなく、かなり修正または変更することができる。さらに、これらの操作のタイミングをかなり変更することができる。前述の動作フローは、例および議論のために提供されている。本開示の教示から逸脱することなく、任意の適切な構成、年表、構成、およびタイミング機構が提供され得るという点で、本明細書に記載される実施形態によって実質的な柔軟性が提供される。
【００８４】
多くの他の変更、置換、変形、交替、および修正が当業者に確認されてもよく、本開示は、添付の特許請求の範囲内にあるそのような変更、置換、変形、交替、および修正を含有するよう意図される。米国特許商標庁（ＵＳＰＴＯ）および商標局および、また、本明細書に添付された特許請求の範囲を解釈する際に本出願で発行された特許の任意の読者を支援するために、出願人は、出願人が、ａ）特定の特許請求の範囲において「の手段」または「のステップ」の語が具体的に使用されていない限り、それが出願日に存在するので添付の請求項のいずれかが米国特許法３５  Ｕ．Ｓ．Ｃ．１１２条の第６節を訴求する意図はなく、ｂ）明細書のいかなる記述によっても、添付の特許請求の範囲に他の形で反映されない方法で本開示を限定するつもりはない、ことを留意するよう望む。
【００８５】
その他の注釈、使用例、および実施例
上述の装置のすべての任意の特徴はまた、本明細書に記載の方法またはプロセスに関して実現されてもよいし、例の詳細は、１つ以上の実施形態でどこでも使用されてもよいことに留意すべきである。
【００８６】
第１の例では、複数の電子構成要素に結合された回路基板をさらに含むことができる、任意のタイプのコンピュータの一部となり得るシステム（任意の適切な回路、分割器、コンデンサ、抵抗器、インダクタ、ＡＤＣ、ＤＦＦ、ロジックゲート、ソフトウェア、ハードウェア、リンクなどを含むことができる）が提供される。このシステムは、デジタルコアからのデータを、マクロクロックである第１クロックを使用してマクロの第１データ出力にクロッキングする手段と、マクロの第１データ出力からのデータを物理インタフェースクロックである第２クロックを使用し物理インタフェースにデータをクロッキングする手段と、デジタルコアからの、その出力が第２リセット信号として使用される第１リセット信号を、マクロクロックを使用してマクロのリセット出力にクロッキングする手段と、サンプリングされたリセット信号を生成するために、第２クロックの速度よりも速いクロック速度を提供する第３クロックを用いて第２リセット信号をサンプリングする手段と、サンプリングされたリセット信号の遷移に応答して、第２クロックを物理インタフェース内の所定の状態にリセットする手段とを含むことができる。
【００８７】
これらの場合（上記）の「の手段」には、任意の適切なソフトウェア、回路、ハブ、コンピュータコード、ロジック、アルゴリズム、ハードウェア、コントローラ、インタフェース、リンク、バス、通信経路などとともに、本明細書で論じられた任意の適切な構成要素を使用することができる（ただしこれに限定されない）。第２の例では、システムは、実行されたときにシステムが上述の作業のいずれかを実行する機械読み取り可能命令をさらに備えるメモリを含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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