(57)【特許請求の範囲】
【請求項１】
直列に接続されるＮ段の変換回路を備え、Ｎ≧２であり、Ｎは整数である、時間デジタル変換器であって、
変換回路の各段は、第１の遅延器、第２の遅延器、およびアービタを含み、
変換回路の第１段目における第１の遅延器は、基準信号を受信し、前記変換回路の第１段目以外の変換回路の各段における前記第１の遅延器の入力端は、変換回路の前段における第１の遅延器の出力端に連結され、変換回路の各段における前記第１の遅延器の出力端は、前記変換回路の各段の遅延信号を出力し、
前記変換回路の第１段目における第２の遅延器は、クロック信号を受信し、前記変換回路の第１段目以外の変換回路の各段における前記第２の遅延器の入力端は、前記変換回路の前段における第２の遅延器の出力端に連結され、変換回路の各段における前記第２の遅延器の出力端は、前記変換回路の各段のサンプリングクロックを出力し、
変換回路の各段における前記アービタは、前記変換回路の各段の前記サンプリングクロックおよび前記変換回路の各段の前記遅延信号を受信し、かつ、前記サンプリングクロックを前記遅延信号と比較して前記変換回路の各段の出力信号を取得し、変換回路の各段の前記サンプリングクロックは前記クロック信号から導出され、
前記Ｎ段の変換回路において、変換回路の少なくとも２つの段における第１の遅延器の遅延時間は、異なり、前記時間デジタル変換器の出力信号は、前記Ｎ段の変換回路の出力信号によって生成される非直線形の２進数であって、前記２進数は前記クロック信号と前記基準信号との間の時間差を示すべく用いられ、
変換回路の各段における前記第１の遅延器及び前記第２の遅延器は、それぞれ、同数の第１の遅延セル回路及び第２の遅延セル回路を含み、前記第２の遅延セル回路の第３の遅延時間は、前記第１の遅延セル回路の第４の遅延時間より短く、
変換回路の各段における前記第１の遅延器の遅延時間は、前記変換回路の前段における前記第１の遅延器の遅延時間より短くなく、前記変換回路の第１段目における前記第１の遅延器の遅延時間は、時間単位であり、第ｊ番目の変換回路における第１の遅延器の遅延時間は、２ｊ−２時間単位であり、ｊ＝２，３…Ｎである、
時間デジタル変換器。
【請求項２】
変換回路の各段における前記第１の遅延器は、少なくとも１つの第１の遅延セル回路を含み、前記変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる、請求項１に記載の時間デジタル変換器。
【請求項３】
変換回路の各段の前記サンプリングクロックは、前記クロック信号である、請求項１または２に記載の時間デジタル変換器。
【請求項４】
変換回路の各段における前記第２の遅延器の第２の遅延時間は、前記変換回路の各段における前記第１の遅延器の第１の遅延時間より短い、請求項１から３のいずれか一項に記載の時間デジタル変換器。
【請求項５】
前記変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる、請求項１から４のいずれか一項に記載の時間デジタル変換器。
【請求項６】
変換回路の各段は、同期フリップフロップをさらに含み、変換回路の各段における前記同期フリップフロップは、前記変換回路の各段において発生される出力信号をサンプリングして、前記Ｎ段の変換回路の前記出力信号を同期する、請求項１から５の何れか一項に記載の時間デジタル変換器。
【請求項７】
前記Ｎ段の変換回路において、変換回路の少なくとも１つの段におけるアービタは、アービタまたはフリップフロップである、請求項１から６の何れか一項に記載の時間デジタル変換器。
【請求項８】
前記フリップフロップは、Ｄフリップフロップである、請求項７に記載の時間デジタル変換器。
【請求項９】
前記基準信号は、他のクロック信号である、請求項１から８の何れか一項に記載の時間デジタル変換器。
【請求項１０】
前記２進数は、サーモメータ符号である、請求項１から９の何れか一項に記載の時間デジタル変換器。
【請求項１１】
デジタル位相同期ループであって、前記基準信号は、前記デジタル位相同期ループの基準クロック信号であり、前記クロック信号は、前記デジタル位相同期ループの出力信号の分周信号である、請求項１から１０の何れか一項に記載の時間デジタル変換器を含むデジタル位相同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、回路技術の分野に関し、特に、時間デジタル変換器およびデジタル位相同期ループに関する。
【背景技術】
【０００２】
時間デジタル変換器（ＴＤＣ、ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ）は、時間間隔をサンプリングおよび量子化することによって、時間信号からデジタル信号への変換を実行する。時間デジタル変換器は、宇宙開発、高エネルギー物理学、および試験機器等の分野において幅広く用いられており、近年、時間デジタル変換器は、デジタル位相同期ループ（ＤＰＬＬ）において重要なモジュールとして大きく推められている。
【０００３】
デジタル位相同期ループにおける時間デジタル変換器の機構は、基準クロック信号の入力端およびサンプリングクロック信号の入力端を含む。基準クロック信号が入力された後で、基準クロック信号は、同一の遅延器による複数の段を通る。遅延器の第１段目を通った場合、ｔの遅延持続時間を有する遅延信号が出力され（ｔは時間デジタル変換器の精度）、遅延器の第１段目によって出力される遅延信号は、遅延器の第２段目に入力され、ｔの２倍の遅延持続時間を有する遅延信号を取得する。類推により、遅延器の（ｉ−１）番目の段によって取得される遅延信号は、遅延器のｉ番目の段に入力され、ｔのｉ倍の遅延持続時間を有する遅延信号を取得する。サンプリングクロック信号は、当該取得された一連の遅延信号を別個にサンプリングし、一連の出力信号を取得する。時間デジタル変換器のダイナミックレンジは、ｔ×ｉであり、ｔに変化がなく、かつ、時間デジタル変換器が、大きなダイナミックレンジを取得する必要がある場合、遅延器の段数は、増加される必要がある。しかしながら、遅延器の段数の増加は、時間デジタル変換器の段数の増加に直接的に結びつき、時間デジタル変換器の面積および消費電力の両方が、それに応じて増加する。
【発明の概要】
【０００４】
本願は、時間デジタル変換器およびデジタル位相同期ループを提供し、時間デジタル変換器のダイナミックレンジを維持しつつ、時間デジタル変換器の面積および消費電力を低減する。
【０００５】
第１の態様によると、本発明の実施形態は、直列に接続されるＮ段の変換回路を含む時間デジタル変換器を提供し、ここで、Ｎ≧２であり、Ｎは整数である。変換回路の各段は、第１の遅延器およびアービタを含み、変換回路の第１段目における第１の遅延器が、基準信号を受信するように構成され、変換回路の第１段目以外の変換回路の各段における第１の遅延器の入力端は、変換回路の前段における第１の遅延器の出力端に連結され、変換回路の各段における第１の遅延器の出力端は、変換回路の当該段の遅延信号を出力するように構成される。変換回路の各段のアービタは、変換回路の当該段のサンプリングクロックおよび変換回路の当該段の遅延信号を受信し、かつ、サンプリングクロックを遅延信号と比較して、変換回路の当該段の出力信号を取得するように構成され、変換回路の各段のサンプリングクロックは、クロック信号から導出される。Ｎ段の変換回路において、変換回路の少なくとも２つの段における第１の遅延器の遅延時間は、異なり、時間デジタル変換器の出力信号は、Ｎ段の変換回路の出力信号によって生成される非直線形の２進数であり、２進数は、クロック信号と基準信号との間の時間差を示すべく用いられる。本実施例によって、Ｎ段の変換回路の変換回路における少なくとも２つの段における第１の遅延器の遅延時間は、異なることから、時間デジタル変換器の出力の非直線性が確保される。従って、ダイナミックレンジが大きい場合、回路段数は、実質的に低減されることができ、それにより回路の面積および消費電力を低減する。
【０００６】
第１の態様の実施例を参照して、第１の態様の第１の可能な実施例において、変換回路の各段における第１の遅延器は、少なくとも１つの第１の遅延セル回路を含み、変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる。
【０００７】
第１の態様または第１の態様の第１の可能な実施例を参照して、第１の態様の第２の可能な実施例において、変換回路の各段のサンプリングクロックは、クロック信号である。
【０００８】
第１の態様の実施例を参照して、第１の態様の第３の可能な実施例において、変換回路の各段は、第２の遅延器をさらに含み、変換回路の第１段目における第２の遅延器は、クロック信号を受信するように構成され、変換回路の第１段目以外の変換回路の各段における第２の遅延器の入力端は、変換回路の前段における第２の遅延器の出力端に連結され、変換回路の各段における第２の遅延器の出力端は、変換回路の当該段のサンプリングクロックを出力するように構成される。
【０００９】
第１の態様の第３の可能な実施例を参照して、第１の態様の第４の可能な実施例において、変換回路の各段における第２の遅延器の第２の遅延時間は、変換回路の当該段における第１の遅延器の第１の遅延時間より短い。
【００１０】
第１の態様の第３または第４の可能な実施例を参照して、第１の態様の第５の可能な実施例において、変換回路の各段における第１の遅延器は、少なくとも１つの第１の遅延セル回路を含み、変換回路の当該段における第２の遅延器は、少なくとも１つの第２の遅延セル回路を含む。変換回路の各段の第２の遅延器における第２の遅延セル回路の数は、変換回路の当該段の第１の遅延器における第１の遅延セル回路の数と等しく、変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる。
【００１１】
第１の態様の第５の可能な実施例を参照して、第１の態様の第６の可能な実施例において、変換回路の各段の第２の遅延器における第２の遅延セル回路の第３の遅延時間は、変換回路の当該段の第１の遅延器における第１の遅延セル回路の第４の遅延時間より短い。
【００１２】
第１の態様の第３から第６の可能な実施例のうち何れか１つを参照して、第１の態様の第７の可能な実施例において、変換回路の各段は、同期フリップフロップをさらに含み、変換回路の各段における同期フリップフロップは、変換回路の当該段において発生される出力信号をサンプリングするように構成され、Ｎ段の変換回路の出力信号を同期する。
【００１３】
第１の態様または第１の態様の第１から第７の可能な実施例のうち何れか１つを参照して、第１の態様の第８の可能な実施例において、Ｎ段の変換回路で、変換回路の少なくとも１つの段におけるアービタは、アービタまたはフリップフロップである。
【００１４】
第３の態様の第８の可能な実施例を参照して、第３の態様の第９の可能な実施例において、フリップフロップは、Ｄフリップフロップである。
【００１５】
第１の態様または第１の態様の第１から第９の可能な実施例のうち何れか１つを参照して、第１の態様の第１０の可能な実施例において、変換回路の各段における第１の遅延器の遅延時間は、変換回路の前段における第１の遅延器の遅延時間より短くない。
【００１６】
第１の態様の第１０の可能な実施例を参照して、第１の態様の第１１の可能な実施例において、変換回路の第１段目における第１の遅延器の遅延時間は、時間単位であり、ｊ番目の変換回路における第１の遅延器の遅延時間は、２ｊ−２時間単位であり、ここで、ｊ＝２，３，…Ｎである。
【００１７】
第１の態様または第１の態様の第１から第１１の可能な実施例のうち何れか１つを参照して、第１の態様の第１２の可能な実施例において、基準信号は、他のクロック信号である。
【００１８】
第１の態様または第１の態様の第１から第１２の可能な実施例のうち何れか１つを参照して、第１の態様の第１３の可能な実施例において、２進数は、サーモメータ符号である。
【００１９】
第２の態様によると、本発明の実施形態は、第１の態様または第１の態様の第１から第１３の可能な実施例のうち何れか１つに係る時間デジタル変換器を含むデジタル位相同期ループをさらに提供し、基準信号は、デジタル位相同期ループの基準クロック信号であり、クロック信号は、デジタル位相同期ループの出力信号の分周信号である。
【図面の簡単な説明】
【００２０】
本願における技術的な解決手段をより明確に説明するため、実施形態を説明するべく必要な添付図面を以下で簡単に説明する。明らかに、当業者は、これらの添付図面から創造努力をすることなく他の図面をさらに導き出し得る。
【００２１】
【図１】本発明の実施形態に係る時間デジタル変換器の概略構造図である。
【００２２】
【図２】本発明の実施形態に係る第１の遅延器の概略構造図である。
【００２３】
【図３】本発明の実施形態に係る他の時間デジタル変換器の概略構造図である。
【００２４】
【図４】本発明の実施形態に係る７段の変換回路を持つ時間デジタル変換器の概略構造図である。
【００２５】
【図５】本発明の実施形態に係る非直線形の出力遅延チェーンの概略構造図である。
【００２６】
【図６】本発明の実施形態に係る２つの異なる非直線形の出力遅延チェーンの概略構造図である。
【００２７】
【図７】本発明の実施形態に係る装置の概略構造図である。
【発明を実施するための形態】
【００２８】
図１を参照すると、図１は、時間デジタル変換器の概略構造図である。図１で示される通り、時間デジタル変換器は、Ｎ段の変換回路を含み、ここで、Ｎ≧２であり、Ｎは整数である。変換回路の第１段目における第１の遅延器は、基準信号ｒｅｆを受信するように構成され、変換回路の第１段目以外の変換回路の各段における第１の遅延器の入力端は、変換回路の前段における第１の遅延器の出力端に連結され、変換回路の各段における第１の遅延器の出力端は、変換回路の当該段の遅延信号を出力するように構成される。基準信号は、クロックであり得る。
【００２９】
変換回路の各段におけるアービタは、変換回路の当該段のサンプリングクロックおよび変換回路の当該段の遅延信号を受信し、かつ、サンプリングクロックを遅延信号と比較して、変換回路の当該段の出力信号を取得するように構成される。例えば、アービタは、第２の入力端の入力信号と第３の入力端の入力信号とを比較するように構成されるコンパレータまたはフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）を含み得る。フリップフロップの一般的な形式は、Ｄフリップフロップである。変換回路の各段のサンプリングクロックは、クロック信号ｃｌｋから導出される。コンパレータおよびフリップフロップの両方は、比較機能を実行できる。
【００３０】
Ｎ段の変換回路において、Ｎ個の対応する第１の遅延器の遅延時間は、それぞれＴ１，Ｔ２，Ｔ３...Ｔｎであり、変換回路の少なくとも２つの段における第１の遅延器の遅延時間は、異なる。時間デジタル変換器の出力信号Ｑ１からＱｎは、Ｎ段の変換回路の出力信号によって生成される非直線形の２進数である。２進数は、クロック信号と基準信号との間の時間差を示すべく用いられ、Ｑ１からＱｎは、具体的にはサーモメータ符号であり得る。変換回路の各段に対応する２進数の出力信号の指示精度は、変換回路の当該段における第１の遅延器の遅延時間に依存する。
【００３１】
図２で示される通り、時間デジタル変換器における遅延器には、予め設定した数の第１の遅延セル回路が設けられ、全ての第１の遅延セル回路の遅延時間ｔ１は、同一である。第１の遅延セル回路の遅延時間ｔ１は、時間単位であると仮定される。変換回路の各段における第１の遅延器は、少なくとも１つの第１の遅延セル回路を含み、同一の遅延器が複数の第１の遅延セル回路を含む場合、複数の第１の遅延セル回路は、直列に接続される。変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる。
【００３２】
本実施形態の図１における時間デジタル変換器に関して、基準信号ｒｅｆとクロック信号ｃｌｋとの間の時間間隔が１２７０ｐｓであると仮定すると、第１の遅延セル回路の遅延時間ｔ１は、２０ｐｓに設定され得、時間デジタル変換器の回路段数は、７に設定され得る。変換回路の第１段目から第７段目に対応する一連の第１の遅延器に配置される第１の遅延セル回路の数は、それぞれ１，１，２，４，８，１６および３２である。一連の第１の遅延器の対応する遅延は、それぞれ２０ｔ１，２１ｔ１，２２ｔ１，２３ｔ１，２４ｔ１，２５ｔ１および２６ｔ１であり、これは、２の累乗で符号語の出力を実行する。この場合、一連の第１のクロックの対応して出力される遅延信号は、２０ｐｓ，４０ｐｓ，１２０ｐｓ...６４０ｐおよび１２８０ｐｓと、対応して遅延する。対応して、出力されるデジタル信号Ｑ１からＱ７は、１１１１１１０である。従って、２つのクロック信号の間の時間間隔は、６４０ｐｓから１２８０ｐｓの範囲に及ぶことが決定され得、つまり、１２８０ｐｓ−６４０ｐｓ＝６４０ｐｓであり、Ｑ１からＱ７における全ての符号語に対応する時間間隔（Ｔｒｅｓ）は、異なる。従って、本実施形態において提供される符号語の出力は、非直線形である。Ｑ７等のより高ビットの符号語に関しては、従来の時間デジタル変換器で取得される２つのクロック信号の間の時間間隔と比較されるとはいえ、時間間隔においてより大きな誤差がある。つまり、より低い精度は、符号語に対応するより長い時間間隔を示し、時間デジタル変換器の面積および消費電力の両方は、一般的に用いられる時間デジタル変換器のそれらと比較して低減される。２つのクロック信号の間の時間間隔が比較的短い場合、本実施形態において提供される時間デジタル変換器は、短い入力間隔内でも精度を確保できる。
【００３３】
本実施形態における時間デジタル変換器で用いられる第１の遅延セル回路の数は、一般的に用いられる時間デジタル変換器における遅延器の数と同一であるが、７段の変換回路のみが必要であり、かつ、７つのアービタのみが対応して必要である。従って、アービタの数は低減され、時間デジタル変換器の面積および消費電力は、実質的に低減される。
【００３４】
例えば、基準信号ｒｅｆとクロック信号ｃｌｋとの間の時間間隔は、依然として１２７０ｐｓである。この場合において時間デジタル変換器の精度が１０ｐｓに調節されると仮定すると、一般的に用いられる時間デジタル変換器に関して、各遅延器の遅延時間は、１０ｐｓであり、１２８段の変換回路が必要である。この場合、時間デジタル変換器において１２８個のアービタが配置されることが必要であり、回路の面積および消費電力は、対応して過度に大きくなることが知られているだろう。本実施形態の図１における時間デジタル変換器が用いられる場合、時間デジタル変換器の精度が１０ｐｓであることが確保される必要があることから、遅延セル回路の遅延時間ｔ１は、１０ｐｓに設定され、８段の変換回路が時間デジタル変換器に配置される。一連の対応する第１の遅延器に配置される第１の遅延セル回路の数は、それぞれ１，１，２，４，８，１６，３２および６４である。一連の第１の遅延器の対応する遅延は、それぞれ２０ｔ１，２１ｔ１，２２ｔ１，２３ｔ１，２４ｔ１，２５ｔ１，２６ｔ１および２７ｔ１である。この場合、出力デジタル信号Ｑ１からＱ８は、１１１１１１１０であり、２つのクロック信号の間の時間間隔が、６４０ｐｓから１２８０ｐｓの範囲に及ぶことが決定され得る。時間デジタル変換器の精度が上がるにつれて、本実施形態において提供される時間デジタル変換器は、時間デジタル変換器のダイナミックレンジを最大限まで確保しつつ、回路段数を低減することができ、それにより、時間デジタル変換器の面積および消費電力を低減することが理解され得る。
【００３５】
いくつかの遅延信号は、先述の実施形態において提供される時間デジタル変換器において除外されるが、一般的に用いられる時間デジタル変換器と比較して、時間デジタル変換器は、時間デジタル変換器のダイナミックレンジを最大限まで確保しつつ、２つの信号の間の時間間隔を依然として決定できる。時間デジタル変換器の段数および各遅延器における遅延セル回路の数は、２つの信号の間の特定の時間間隔に従って、柔軟に設定されることができる。当然ながら、時間デジタル変換器の変換回路の段数および上記の各遅延器における第１の遅延セル回路の数は、単なる例として設定されており、実際のケースに従って、具体的に設計され得る。例えば、変換回路の段数は、増加または低減され得、基準信号ｒｅｆの連続的に遅延される信号は、自然数の二乗もしくは三乗であり、または他の変則的な関係性が用いられ得る。例えば、一連の第１の遅延器において配置される第１の遅延セル回路の数は、それぞれ１、３、５、７…であり、段に対応する出力の累積遅延は、１，４，９，１６…である。
【００３６】
実施形態は、Ｎ段の変換回路を含む時間デジタル変換器を提供することが、先述の実施形態から理解され得、ここで、Ｎ≧２であり、Ｎは整数である。変換回路の各段は、第１の遅延器およびアービタを含む。変換回路における第１の遅延器には、予め設定した数の第１の遅延セル回路が設けられ、変換回路の少なくとも２つの段における第１の遅延器に含まれる第１の遅延セル回路の数は、異なる。Ｎ段の変換回路の各々が、同一の第１の遅延セル回路を有することから、変換回路の各段の安定した遅延比および正確な遅延時間が確保される。かつ、各第１の遅延器における第１の遅延セル回路の数は、必要に応じて予め設定され得、従って、大きなダイナミックレンジの場合、回路段数は、実質的に低減されることができ、それにより回路の面積および消費電力を低減する。
【００３７】
しかしながら、時間デジタル変換器の精度は、第１の遅延セル回路によって限定され、最小の精度は、１つの第１の遅延セル回路の遅延である。
【００３８】
本発明において提供される時間デジタル変換器の実施形態に対応し、図３を参照すると、図３は、本発明の実施形態に係る他の時間デジタル変換器の概略構造図である。図１において提供される時間デジタル変換器とは異なり、この時間デジタル変換器において、変換回路の各段は、第２の遅延器をさらに含む。変換回路の第１段目における第２の遅延器は、クロック信号ｃｌｋを受信するように構成され、変換回路の第１段目以外の変換回路の各段における第２の遅延器の入力端は、変換回路の前段における第２の遅延器の出力端に連結され、変換回路の各段における第２の遅延器の出力端は、変換回路の当該段のサンプリングクロックを出力するように構成される。
【００３９】
第２の遅延器には、予め設定した数の第２の遅延セル回路が設けられ、第２の遅延セル回路は、直列に接続される。変換回路の各段における第２の遅延器の第２の遅延時間は、変換回路の当該段における第１の遅延器の第１の遅延時間より短い。本実施形態において提供される時間デジタル変換器の出力信号Ｑ１からＱｎによって出力される２進数、および、変換回路の各段に対応する出力信号の指示精度は、変換回路の当該段における第１の遅延器の遅延時間と第２の遅延器の遅延時間との間の差異に依存する。
【００４０】
好ましくは、変換回路の各段における第２の遅延器の第２の遅延時間が、変換回路の当該段における第１の遅延器の第１の遅延時間より短いことを確保するべく、第２の遅延セル回路の数は、変換回路の同一の段における第１の遅延セル回路の数と等しく、かつ、第２の遅延セル回路の第３の遅延時間が第１の遅延セル回路の第４の遅延時間より短いことが確保される必要がある。
【００４１】
図３において、ｔ１は、第１の遅延セル回路の第４の遅延時間であり、ｔ２は、第２の遅延セル回路の第３の遅延時間である。本実施形態において、変換回路の第１段目における第１の遅延器には、１つの第１の遅延セル回路が設けられ、変換回路の対応する段における第２の遅延器にも、１つの第２の遅延セル回路が設けられる。変換回路の残りのＮ−１段における第１の遅延器には、それぞれ第１の遅延セル回路ｎ１，ｎ２...ｎｘが設けられ、変換回路の対応する段における第２の遅延器に配置される第２の遅延セル回路の数は、変換回路の当該段における第１の遅延器に配置される第１の遅延セル回路の数と同一である。
【００４２】
さらに、図１において提供される時間デジタル変換器とは異なり、図３において提供される時間デジタル変換器の各段において、同期フリップフロップは、アービタまたはフリップフロップの後ろに追加され得る。従って、図３に対応する実施形態において２つの信号を比較するように構成されるアービタは、コンパレータまたはフリップフロップのうちの何れか１つ、および同期フリップフロップを含み得る。同期フリップフロップの各段は、同期クロックを用いてアービタの各段の出力をサンプリングし、出力信号の各段の同期を確保する。同期フリップフロップおよびアービタは、同様のフリップフロップであり、他の構成において、単にＤフリップフロップまたはフリップフロップであり得る。同期フリップフロップを追加する理由は、本実施形態において提供される時間デジタル変換器において、２つのクロック信号の両方が遅延器を通過し、その結果、遅延したクロック信号は、時間領域において同期されないからである。従って、出力の各段を同期するべく、統一されたクロックが必要であり、同期クロックは、外部回路によって提供される。
【００４３】
例えば、２つのクロック信号の間の時間間隔は、依然として１２７０ｐｓである。時間デジタル変換器の精度が２０ｐｓであるという前提において、従来の時間デジタル変換器は、６４段の変換回路を必要とし、図１において提供される時間デジタル変換器は、７段の変換回路のみを必要とする。しかしながら、図１において提供される時間デジタル変換器において生じる問題としては、最小の精度が１つの第１の遅延セル回路の遅延時間であることである。本実施形態において、図４を参照すると、本実施形態において提供される時間デジタル変換器において、図１において提供される時間デジタル変換器に基づいて第２の遅延セル回路が導入され、その時間デジタル変換器は、７段の変換回路のみを必要とすることも確保される。しなしながら、時間デジタル変換器の精度は、ｔ１−ｔ２となる。理論上、ｔ１およびｔ２は、ｔ１がｔ２より大きい限り、任意の値を有し得る。従って、本実施形態における時間デジタル変換器は、より柔軟な精度を取得し得る。さらに、変換回路の各段は、同一の数の第１の遅延セル回路および第２の遅延セル回路を含むことから、時間デジタル変換器の積分非直線性／微分非直線性（ＩＮＬ／ＤＮＬ）が確保され得る。
【００４４】
図１において提供される時間デジタル変換器と比較すると、本実施形態において提供される時間デジタル変換器の精度は、さらに改善しており、時間デジタル変換器の回路段数は、時間デジタル変換器の精度を確保しつつ低減され、それにより時間デジタル変換器の面積および消費電力を低減することが、本実施形態において理解され得る。
【００４５】
先述の実施形態において提供される時間デジタル変換器の実施形態に対応して、本発明は、非直線形の出力遅延チェーンをさらに提供する。図５を参照すると、図５は、非直線形の出力遅延チェーンの概略構造図である。図５に示される通り、非直線形の出力遅延チェーンは、Ｎ個の遅延器を含み、ここで、Ｎ≧２であり、Ｎは、整数である。遅延器は、入力端および出力端を含み、（ｊ−１）番目の遅延器の出力端は、ｊ番目の遅延器の入力端に接続される。ここで、ｊ＝２，３...Ｎである。遅延器には、予め設定した数の遅延セル回路が設けられ、遅延セル回路は、直列に接続される。
【００４６】
図５の下部における遅延器の段の拡大図を参照すると、複数の遅延セル回路は、直列に接続され、かつ、複数の遅延セル回路は、現在の遅延器においてサブ遅延チェーンを生成する。サブ遅延チェーンの信号入力端は、現在の遅延器の入力端に接続され、現在の遅延器から信号を受信するように構成される。現在の遅延器の入力端を用いて信号がサブ遅延チェーンに送信された後で、信号は、一連の遅延処理の後で、サブ遅延チェーンの信号出力端から出力される。サブ遅延チェーンの信号出力端は、現在の遅延器の出力端に接続され、現在の遅延器の出力端は、サブ遅延チェーンの信号出力端から出力される遅延信号を受信し、当該遅延信号を次の隣接する遅延器に送信し、遅延信号は次の遅延器に入る。ｎ番目の遅延セルが（Ｎ−１）番目の遅延セルから出力される遅延信号を受信し、当該遅延信号が、遅延処理の後でｎ番目の遅延器の出力端から出力された後にのみ、現在の信号の遅延は終了する。信号上の処理は、上述の処理と同一であり、詳細は本明細書において、再度説明されていない。
【００４７】
本実施形態の図３および図４において提供される時間デジタル変換器は、少なくとも２つのタイプの非直線形の出力遅延チェーンを含む。図６を参照すると、図６は、第１の遅延セル回路を含む非直線形の出力遅延チェーンおよび第２の遅延セル回路を含む非直線形の出力遅延チェーンを示す。２つのタイプの非直線形の出力遅延チェーンの間の唯一の差異は、遅延器において配置される遅延セル回路が異なることである。図４において提供される時間デジタル変換器に対応して、変換回路の同一の段において、第１の遅延セル回路の数は、第２の遅延セル回路の数と同一である。第１の遅延セル回路の第４の遅延時間ｔ１は、第２の遅延セル回路の第３の遅延時間ｔ２より大きい。好ましくは、第１の遅延セル回路の第４の遅延時間ｔ１と第２の遅延セル回路の第３の遅延時間ｔ２との間の差異ｔ１−ｔ２は、比較的小さい。このように、第１の遅延セル回路および第２の遅延セル回路が図４および図５で示される時間デジタル変換器に適用される場合、第１の遅延セル回路と第２の遅延セル回路との間の時間差が小さくなるにつれて、時間デジタル変換器の精度が高くなる。従って、時間デジタル変換器の回路段数は、時間デジタル変換器の高精度を確保しつつ、低減される。時間デジタル変換器の面積および消費電力の両方は、対応して低減される。当然ながら、非直線形の出力遅延チェーンは、２つのタイプに限定されるわけではない。実際のケースで必要とされる非直線形の遅延チェーンは、非直線形の出力遅延チェーンに含まれる遅延セルの数を変更し、かつ、異なる遅延時間の遅延セル回路を用いることによって得られ得る。特定の例は、列挙されていない。
【００４８】
本発明は、装置の実施形態をさらに提供する。図７を参照すると、図７は、装置の概略構造図である。図７に示される通り、装置は、信号発生システムおよび時間デジタル変換器を含み、信号発生システムは、時間デジタル変換器に接続される。信号発生システムは、２つの信号を生成し、信号発生システムの出力端を用いて、２つの信号を出力するように構成される。２つの信号出力端は、時間デジタル変換器の２つの信号入力端にそれぞれ接続される。装置に配置される時間デジタル変換器は、Ｎ段の変換回路を含み、ここで、Ｎ≧２であり、Ｎは整数である。時間デジタル変換器は、図１または図３において提供される任意の時間デジタル変換器であり得る。信号発生システムにより発生される２つのクロック信号が時間デジタル変換器に入力された後で、２つの信号の間の時間間隔は時間デジタル変換器によって出力される符号語に従って取得され得る。
【００４９】
本実施形態において提供される時間デジタル変換器または装置は、デジタル位相同期ループが含まれる様々な用途のシナリオに適用され得る。基準信号は、デジタル位相同期ループの基準クロック信号であり、クロック信号は、デジタル位相同期ループの出力信号の分周信号である。デジタル位相同期ループは、時間デジタル変換器を用いて基準クロック信号を分周信号と比較し、同期を確保する。例えば、時間デジタル変換器を含むデジタル位相同期ループの作動下で、時間デジタル変換器の２つの入力信号の間の時間間隔は、引き続き減少し、デジタル位相同期ループが同期された場合、２つの入力信号の間の時間間隔は、１ＬＳＢ（最下位ビット）内である。従って、時間デジタル変換器に関して、入力時間間隔が比較的長いと、時間デジタル変換器によって出力される符号語が、デジタル位相同期ループの調整方向を正確に導くことができる限り、ループは通常ロックされることができ、時間デジタル変換器は直線形の出力符号語を提供する必要がない。従って、本実施形態において提供される時間デジタル変換器は、デジタル位相同期ループにうまく適用されることができ、システム動作に影響を与えない。
【００５０】
本明細書における各実施形態の同一または同様の部分は、相互参照され得、各実施形態は、他の実施形態から差異を強調して説明する。第１および第２のような相関的な用語は、１つのエンティティまたは動作を他から区別するためにのみ用いられ、これらのエンティティまたは動作の間の任意の実際の関係性またはシーケンスが存在することを必ずしも要求または示唆しない。さらに、本発明の実施形態に関わる「接続」は、通信接続または電気接続として理解されるべきであり、導線もしくはデータ回線を用いた直接的な接続のみでなく、他の要素を用いた間接的な接続も含み、その意味は、連結もしくは連結接続と同様である。上述の説明は本発明の実施例であり、本発明の保護範囲を限定するよう意図されているものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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