(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の主面から突出し、かつ、平面視において第１方向に延在する突出部と、
前記突出部上に形成され、かつ、平面視において前記第１方向と交差する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極と前記突出部との間に形成された第１ゲート絶縁膜と、
前記突出部上に形成され、平面視において前記第２方向に延在し、かつ、前記第１ゲート電極と隣り合う第２ゲート電極と、
前記第２ゲート電極と前記突出部との間、および、前記第２ゲート電極と前記第１ゲート電極との間に形成され、かつ、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
を有し、
前記突出部は、
第１領域と、
平面視において、前記第１領域に対して前記第１方向における第１の側に配置された第２領域と、
を含み、
前記第１ゲート電極は、前記第１領域の第１上面、前記第１領域の前記第２方向における第２の側の第１側面、および、前記第１領域の前記第２方向における前記第２の側と反対側の第２側面を覆い、
前記第２ゲート電極は、前記第２領域の第２上面、前記第２領域の前記第２の側の第３側面、および、前記第２領域の前記第２の側と反対側の第４側面を覆い、
前記突出部は、前記第１上面と前記第２上面とを接続する第１接続面と、前記第１側面と前記第３側面とを接続する第２接続面とを含み、
前記第２上面は、前記第１上面よりも低く、前記第１接続面は、前記第１上面および前記第２上面に対して傾斜しており、
平面視において、前記第１接続面と前記第２上面とが接続された第１端部は、前記第１接続面と前記第１上面とが接続された第２端部よりも前記第１方向における前記第１の側に位置し、
前記第３側面は、前記第２方向において、前記第１側面に対して前記第２の側と反対側に配置され、前記第２接続面は、前記第１側面および前記第３側面に対して傾斜し、
平面視において、前記第２接続面と前記第３側面とが接続された第３端部は、前記第２接続面と前記第１側面とが接続された第４端部よりも前記第２方向における前記第２の側と反対側に位置している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記主面に垂直な第３方向における前記第２上面と前記第１上面との間の距離は、前記第２方向における前記第３側面と前記第１側面との間の距離よりも長い、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第４側面は、前記第２方向において、前記第２側面に対して前記第２の側に配置されている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記主面に垂直な第４方向における前記第２上面と前記第１上面との間の距離は、前記第２方向における前記第３側面と前記第１側面との間の距離、および、前記第２方向における前記第４側面と前記第２側面との間の距離のいずれよりも長い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記突出部は、平面視において、前記第１領域に対して前記第１の側と反対側に配置された第３領域を含み、
前記第３領域の第３上面は、前記第１上面よりも低く、かつ、前記第２上面よりも高く、
前記第３領域の前記第２の側の第５側面は、前記第２方向において、前記第１側面に対して前記第２の側と反対側に配置され、かつ、前記第３側面に対して前記第２の側に配置されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第４側面は、前記第２方向において、前記第２側面に対して前記第２の側に配置され、
前記第３領域の前記第２の側と反対側の第６側面は、前記第２方向において、前記第２側面に対して前記第２の側に配置され、かつ、前記第４側面に対して前記第２の側と反対側に配置されている、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２ゲート絶縁膜は、
第１酸化シリコン膜と、
前記第１酸化シリコン膜上の第１窒化シリコン膜と、
前記第１窒化シリコン膜上の第２酸化シリコン膜と、
を含む、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第２ゲート絶縁膜と、前記第２ゲート電極とにより不揮発性メモリが形成されている、半導体装置。
【請求項９】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の一部分であって、前記半導体基板の主面から突出し、かつ、平面視において第１方向に延在する突出部を形成する工程、
（ｃ）前記突出部上に、平面視において前記第１方向と交差する第２方向に延在する第１ゲート電極を形成し、前記第１ゲート電極と前記突出部との間に第１ゲート絶縁膜を形成する工程、
（ｄ）前記突出部上、および、前記第１ゲート電極の表面に、内部に電荷蓄積部を有する絶縁膜を形成する工程、
（ｅ）前記絶縁膜上に、導電膜を形成する工程、
（ｆ）前記導電膜をエッチバックすることにより、平面視において、前記第１ゲート電極の前記第１方向における第１の側に前記絶縁膜を介して前記導電膜を残して第２ゲート電極を形成し、前記第２ゲート電極と前記突出部との間、および、前記第２ゲート電極と前記第１ゲート電極との間の前記絶縁膜を含む第２ゲート絶縁膜を形成する工程、
を有し、
前記（ｂ）工程では、第１領域と、平面視において、前記第１領域に対して前記第１の側に配置された第２領域と、を含む前記突出部を形成し、
前記（ｃ）工程では、前記第１領域の第１上面、前記第１領域の前記第２方向における第２の側の第１側面、および、前記第１領域の前記第２方向における前記第２の側と反対側の第２側面を覆う前記第１ゲート電極を形成し、
前記（ｄ）工程は、
（ｄ１）前記（ｃ）工程の後、前記第２領域をエッチングすることにより、前記第２領域の第２上面を、前記第１上面よりも低くし、前記第２領域の前記第２の側の第３側面を、前記第２方向において、前記第１側面に対して前記第２の側と反対側に後退させる工程、
（ｄ２）前記（ｄ１）工程の後、前記第２上面、前記第３側面、前記第２領域の前記第２方向における前記第２の側と反対側の第４側面、および、前記第１ゲート電極の表面に、前記絶縁膜を形成する工程、
を含み、
前記（ｆ）工程では、前記第２上面、前記第３側面および前記第４側面を覆う前記第２ゲート電極を形成し、
前記（ｄ１）工程では、前記第１上面と前記第２上面とを接続する第１接続面と、前記第１側面と前記第３側面とを接続する第２接続面とが形成され、
前記第１接続面は、前記第１上面および前記第２上面に対して傾斜しており、
平面視において、前記第１接続面と前記第２上面とが接続された第１端部は、前記第１接続面と前記第１上面とが接続された第２端部よりも前記第１方向における前記第１の側に位置し、
前記第２接続面は、前記第１側面および前記第３側面に対して傾斜し、
平面視において、前記第２接続面と前記第３側面とが接続された第３端部は、前記第２接続面と前記第１側面とが接続された第４端部よりも前記第２方向における前記第２の側と反対側に位置している、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記主面に垂直な第３方向における前記第２上面と前記第１上面との間の距離が、前記第２方向における前記第３側面と前記第１側面との間の距離よりも長くなるように、前記第２上面を前記第１上面よりも低くし、前記第３側面を前記第１側面に対して後退させる、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記第２領域をエッチングすることにより、前記第４側面を、前記第２方向において、前記第２側面に対して前記第２の側に後退させる、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記主面に垂直な第４方向における前記第２上面と前記第１上面との間の距離が、前記第２方向における前記第３側面と前記第１側面との間の距離、および、前記第２方向における前記第４側面と前記第２側面との間の距離のいずれよりも長くなるように、前記第２上面を前記第１上面よりも低くし、前記第３側面を前記第１側面に対して後退させ、前記第４側面を前記第２側面に対して後退させる、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程では、平面視において、前記第１領域に対して前記第１の側と反対側に配置された第３領域を含む前記突出部を形成し、
前記（ｄ）工程は、
（ｄ３）前記（ｄ１）工程の後、前記（ｄ２）工程の前に、前記第３領域の表面を酸化することにより、前記第３領域の第３上面を、前記第１領域の前記第１上面よりも低くし、前記第３領域の前記第２の側の第５側面を、前記第２方向において、前記第１側面に対して前記第２の側と反対側に後退させる工程、
を含み、
前記（ｄ３）工程では、前記第３上面が前記第２上面よりも高くなるように、前記第３上面を前記第１上面よりも低くし、前記第５側面が、前記第２方向において、前記第３側面に対して前記第２の側に配置されるように、前記第５側面を後退させる、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記第２領域をエッチングすることにより、前記第４側面を、前記第２方向において、前記第２側面に対して前記第２の側に後退させ、
前記（ｄ３）工程では、前記第３領域の表面を酸化することにより、前記第３領域の前記第２の側と反対側の第６側面を、前記第２方向において、前記第２側面に対して前記第２の側に後退させ、
前記（ｄ３）工程では、前記第６側面が、前記第２方向において、前記第４側面に対して前記第２の側と反対側に配置されるように、前記第６側面を後退させる、半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第２ゲート絶縁膜と、前記第２ゲート電極とにより不揮発性メモリが形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域を有する半導体装置が、広く用いられている。例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このとき、メモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。
【０００３】
このメモリゲート電極は、制御ゲート電極の側面上に絶縁膜を介して導電膜をサイドウォールスペーサ状に残すことにより形成される。また、メモリゲート電極と制御ゲート電極との間、および、メモリゲート電極と半導体基板との間に、内部に電荷蓄積部を有する絶縁膜が形成される。
【０００４】
特開２００６−３３２１４３号公報（特許文献１）には、半導体基板に形成された不揮発性記憶素子を有する半導体装置であって、不揮発性記憶素子は、コントロールゲート電極と、コントロールゲート電極と隣り合って設けられたメモリゲート電極と、を有する技術が開示されている。
【０００５】
特開２００６−４１３５４号公報（特許文献２）には、半導体装置において、半導体基板の表面に凸型形状の活性領域を形成し、当該凸型の活性領域を跨るように選択ゲートあるいはメモリゲートを配置する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３２１４３号公報
【特許文献２】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このようなスプリットゲート型セルからなるメモリセルを有する半導体装置では、例えば絶縁膜の内部の電荷蓄積部に電子を注入することにより、データを書き込む。また、例えば絶縁膜の内部の電荷蓄積部に正孔を注入することにより、データを消去する。
【０００８】
ところが、電荷蓄積部の形状によっては、データを書き込む際に電荷蓄積部に注入された電子の分布と、データを消去する際に電荷蓄積部に注入された正孔の分布とが、互いに異なることがある。特に、制御ゲート電極とメモリゲート電極が突出部としてのフィンを跨ぐ場合、フィンの上面側および両側面側の各々において、データを書き込む際に電荷蓄積部に注入された電子の分布と、データを消去する際に電荷蓄積部に注入された正孔の分布とが、互いに異なりやすい。このような場合、書き込み動作と消去動作を多数回繰り返した場合、電荷蓄積部を含む絶縁膜に残留する正孔の数が増加し、メモリセルの保持特性が低下し、半導体装置の特性を向上させることができない。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体装置は、半導体基板の主面から突出した突出部を有し、突出部は、第１領域と、平面視において、第１領域に対して第１方向における第１の側に配置された第２領域と、を含む。制御ゲート電極は、第１領域の第１上面、第１領域の第２方向における第２の側の第１側面、および、第１領域の第２方向における第２の側と反対側の第２側面を覆い、第２ゲート電極は、第２領域の第２上面、第２領域の第２の側の第３側面、および、第２領域の第２の側と反対側の第４側面を覆う。第２上面は、第１上面よりも低く、第３側面は、第２方向において、第１側面に対して第２の側と反対側に配置されている。
【００１１】
また、他の実施の形態によれば、半導体装置の製造方法において、半導体基板の主面から突出し、第１領域と、平面視において、第１領域に対して第１の側に配置された第２領域と、を含む突出部を形成する。次に、第１領域の第１上面、第１領域の第２方向における第２の側の第１側面、および、第１領域の第２方向における第２の側と反対側の第２側面を覆う第１ゲート電極を形成する。次に、第２領域をエッチングすることにより、第２領域の第２上面を、第１上面よりも低くし、第２領域の第２の側の第３側面を、第２方向において、第１側面に対して第２の側と反対側に後退させる。次に、突出部上、および、第１ゲート電極の表面に、内部に電荷蓄積部を有する絶縁膜を形成し、絶縁膜上に、導電膜を形成する。次に、導電膜をエッチバックすることにより、第２上面、第３側面、および、第２領域の第２方向における第２の側と反対側の第４側面を覆う第２ゲート電極を形成する。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態における半導体チップのレイアウト構成例を示す図である。
【図２】実施の形態の半導体装置の要部平面図である。
【図３】実施の形態の半導体装置の要部斜視図である。
【図４】実施の形態の半導体装置の要部斜視図である。
【図５】実施の形態の半導体装置の要部断面図である。
【図６】実施の形態の半導体装置の要部断面図である。
【図７】実施の形態の半導体装置の要部断面図である。
【図８】実施の形態の半導体装置の要部断面図である。
【図９】実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１０】実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図１１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】比較例の半導体装置の要部断面図である。
【図５０】比較例の半導体装置の要部断面図である。
【図５１】実施の形態の半導体装置の要部断面図である。
【図５２】実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
（実施の形態）
＜半導体チップのレイアウト構成例＞
本実施の形態における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。
【００２０】
図１は、実施の形態における半導体チップのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１００、ＲＡＭ（Random Access Memory）２００、アナログ回路３００、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４００、フラッシュメモリ５００およびＩ／Ｏ（Input/Output）回路６００を有し、半導体装置を構成している。
【００２１】
ＣＰＵ（回路）１００は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものである。
【００２２】
ＲＡＭ（回路）２００は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＲＡＭとしては、スタティック回路を用いたＳＲＡＭ（Static RAM）を用いる。
【００２３】
アナログ回路３００は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路などから構成されている。
【００２４】
ＥＥＰＲＯＭ４００およびフラッシュメモリ５００は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４００およびフラッシュメモリ５００のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ型トランジスタやＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４００とフラッシュメモリ５００の相違点は、ＥＥＰＲＯＭ４００が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５００が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５００には、ＣＰＵ１００で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４００には、書き換え頻度の高い各種データが記憶されている。ＥＥＰＲＯＭ４００またはフラッシュメモリ５００は、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイと、それ以外の、アドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等を有する。
【００２５】
Ｉ／Ｏ回路６００は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行うための回路である。
【００２６】
本実施の形態の半導体装置は、メモリセル形成領域を有する。メモリセル形成領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。以下では、メモリセル形成領域について図示および説明を行う。
【００２７】
一方、以下では、図示および説明は省略するが、本実施の形態の半導体装置は、ロジック回路形成領域を有する。ロジック回路形成領域には、ＣＰＵ１００、ＲＡＭ２００、アナログ回路３００、Ｉ／Ｏ回路６００、および、ＥＥＰＲＯＭ４００またはフラッシュメモリ５００のアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路、書込み回路等が形成されている。
【００２８】
＜半導体装置の構造＞
次に、本実施の形態の半導体装置の構造について説明する。図２は、実施の形態の半導体装置の要部平面図である。図３および図４は、実施の形態の半導体装置の要部斜視図である。図４は、図面の簡略化のために、図３に示す斜視図から、ゲート絶縁膜ＧＩｃ（図５参照）、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｍおよびメモリゲート電極ＭＧを除去して透視した状態を示す。
【００２９】
図５〜図８は、実施の形態の半導体装置の要部断面図である。図５は、図２のＡ−Ａ線に沿った断面図、図２のＢ−Ｂ線に沿った断面図、および、図２のＣ−Ｃ線に沿った断面図である。このうち、図２のＡ−Ａ線に沿った断面は、図３の平面ＰＰ１による断面であり、図２のＢ−Ｂ線に沿った断面は、図３の平面ＰＰ２による断面であり、図２のＣ−Ｃ線に沿った断面は、図３の平面ＰＰ３による断面である。図６は、図５のＤ−Ｄ線に沿った断面図であり、図２に示す平面図のうち二点鎖線で囲まれた領域ＲＧ１を示す。また、図５のＤ−Ｄ線に沿った断面は、図３の平面ＰＰ４による断面である。
【００３０】
図７は、図５に示す断面図のうち二点鎖線で囲まれた領域ＲＧ２を拡大して示し、図８は、図６に示す断面図のうち二点鎖線で囲まれた領域ＲＧ３を拡大して示す。なお、図７および図８では、図面の簡略化のために、図５および図６に示す断面図から、ｎ−型半導体領域ＶＭＧ、金属シリサイド層１３、絶縁膜１４および層間絶縁膜１５の図示を省略する。
【００３１】
図５のうち、図２のＡ−Ａ線に沿った断面図は、２つのメモリセルＭＣとしてのメモリセルＭＣ１およびＭＣ２を示す。メモリセルＭＣ１およびＭＣ２は、メモリセルＭＣ１とメモリセルＭＣ２との間の平面（後述するＹＺ平面）を対称面として互いに対称に配置されている。以下では、２つのメモリセルＭＣ１およびＭＣ２のうち、メモリセルＭＣ１について説明する。
【００３２】
また、本実施の形態においては、メモリセルＭＣが、ｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを有する場合について説明する。しかし、導電型を逆にして、メモリセルＭＣが、ｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを有することもできる。
【００３３】
図２および図５に示すように、半導体装置は、半導体基板１を有する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。半導体基板１は、主面１ａと、主面１ａと反対側の主面１ｂと、を有する。
【００３４】
図２および図５に示すように、半導体基板１の主面１ａ内で互いに交差、好適には直交する２つの方向をＸ軸方向およびＹ軸方向とし、半導体基板１の主面１ａに垂直な方向、すなわち上下方向をＺ軸方向とする。また、図３、図４、図６〜図８におけるＸ軸方向、Ｙ軸方向およびＺ軸方向の定義についても、図２および図５と同様である。また、本願明細書では、平面視において、とは、半導体基板１の主面１ａに垂直な方向から視た場合を意味する。
【００３５】
図２に示すように、半導体基板１上には、例えばＸ軸方向に延在する複数のフィンＦＡが、Ｙ軸方向に等間隔に配置されている。フィンＦＡは、半導体基板１の主面１ａから突出した直方体の突出部（凸部）であり、フィンＦＡの下部は、半導体基板１の主面を覆う素子分離膜ＳＴＭで囲まれている。フィンＦＡは、半導体基板１の一部であり、半導体基板１の活性領域である。また、平面視において、隣り合うフィンＦＡの間の溝部の下部は、素子分離膜ＳＴＭで埋まっており、フィンＦＡの下部のＹ軸方向における両側は、素子分離膜ＳＴＭで囲まれている。フィンＦＡは、メモリセルＭＣを形成するための活性領域である。
【００３６】
複数の素子分離膜ＳＴＭ上、および、複数のフィンＦＡ上には、Ｙ軸方向に延在する複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧが形成、すなわち配置されている。複数のメモリゲート電極ＭＧは、複数の制御ゲート電極ＣＧの各々とそれぞれ隣り合っている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの組において、フィンＦＡのうち、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分には、ドレイン領域としての半導体領域ＭＤが形成されている。また、フィンＦＡのうち、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分には、ソース領域としての半導体領域ＭＳが形成されている。半導体領域ＭＤおよび半導体領域ＭＳは、ｎ型の半導体領域である。半導体領域ＭＤは、隣り合う２つの制御ゲート電極ＣＧ間に形成されており、図示は省略するものの、半導体領域ＭＳは、隣り合う２つのメモリゲート電極ＭＧ間に形成されている。制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、半導体領域ＭＤ、および、半導体領域ＭＳにより、不揮発性メモリとしてのメモリセルＭＣが形成されている。
【００３７】
すなわち、本実施の形態のメモリセルは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々がフィンＦＡを跨ぐように形成されたフィン型の構造を有する。このようなフィン型の構造を有することにより、チャネル幅を確保しつつＹ軸方向におけるメモリセルＭＣの幅を小さくしてメモリセルを集積化することができる。
【００３８】
Ｘ軸方向に隣接する２つのメモリセルＭＣにおいて、半導体領域ＭＤまたは半導体領域ＭＳは共有されている。ドレイン領域としての半導体領域ＭＤを共有する２つのメモリセルＭＣは、Ｘ軸方向において、その半導体領域ＭＤを挟んで互いに鏡面対称、すなわちその半導体領域ＭＤを通るＹＺ平面を対称面として互いに面対称に配置されている。また、図示は省略するが、ソース領域としての半導体領域ＭＳを共有する２つのメモリセルＭＣは、Ｘ軸方向において、その半導体領域ＭＳを挟んで互いに鏡面対称、すなわちその半導体領域ＭＳを通るＹＺ平面を対称面として互いに面対称に配置されている。ここで、ＹＺ平面は、Ｘ軸方向に垂直な平面である。
【００３９】
例えばＸ軸方向に延在するフィンＦＡには、Ｘ軸方向に沿って複数のメモリセルＭＣが形成されており、Ｘ軸方向に配列された複数のメモリセルＭＣのソース領域としての半導体領域ＭＤは、コンタクトホールＣＮＴ内に形成されたコンタクト電極としてのプラグＰＧを介して、Ｘ軸方向に延在する金属配線ＭＷ１に接続されている。また、Ｙ軸方向に配列された複数のメモリセルＭＣのソース領域としての半導体領域ＭＳは、コンタクトホールＣＮＴ内に形成されたプラグＰＧを介して、Ｙ軸方向に延在する金属配線ＭＷ２に接続されている。金属配線ＭＷ１およびＭＷ２のうち、一方は例えばソース線であり、他方は例えばビット線である。なお、金属配線ＭＷ１には、金属配線ＭＷ２とは異なる層の金属配線を用いてもよい。
【００４０】
次に、図５〜図８を参照し、フィンＦＡに形成されたメモリセルＭＣの構造について説明する。また、以下では、Ｘ軸方向に隣り合う２つのメモリセルＭＣであるメモリセルＭＣ１およびＭＣ２のうち、メモリセルＭＣ２に対してＸ軸方向における正側に配置されたメモリセルＭＣ１について説明する。
【００４１】
前述したように、フィンＦＡは、半導体基板１の一部分であって、半導体基板１の主面１ａから突出している。フィンＦＡの下部のＹ軸方向における両側は、半導体基板１の主面１ａ上に形成された素子分離膜ＳＴＭで囲まれている。つまり、フィンＦＡ間は、素子分離膜ＳＴＭで分離されている。フィンＦＡの内部には、ｐ型の半導体領域であるｐ型ウェルＰＷが形成されている。言い換えると、フィンＦＡは、ｐ型ウェルＰＷ内に形成されている。
【００４２】
図５〜図８に示すように、本実施の形態では、フィンＦＡのうち、１つのメモリセルＭＣが形成される部分は、領域ＦＡ１と、領域ＦＡ２と、領域ＦＡ３と、を含む。フィンＦＡのうちメモリセルＭＣ１が形成される部分では、領域ＦＡ２は、平面視において、領域ＦＡ１に対してＸ軸方向における正側に配置され、かつ、領域ＦＡ１と隣り合う。また、フィンＦＡのうちメモリセルＭＣ１が形成される部分では、領域ＦＡ３は、平面視において、領域ＦＡ１に対してＸ軸方向における負側、すなわちＸ軸方向における正側と反対側に配置され、かつ、領域ＦＡ１と隣り合う。
【００４３】
なお、本願明細書において、「Ｘ軸方向における正側」とは、図中のＸ軸方向を示す矢印が延びる側を示し、「Ｘ軸方向における負側」とは上記「正側」とは反対側を示す。また、Ｙ軸方向における正側および負側も同様である。
【００４４】
好適には、領域ＦＡ１と領域ＦＡ２との間に、領域ＦＡ２１が配置されていてもよい。あるいは、領域ＦＡ２は、領域ＦＡ１と隣接していてもよい。また、好適には、領域ＦＡ１と領域ＦＡ３との間に、領域ＦＡ３１が配置されていてもよい。あるいは、領域ＦＡ３は、領域ＦＡ１と隣接していてもよい。
【００４５】
図７および図８に示すように、領域ＦＡ１の上面を上面ＴＳ１と称し、領域ＦＡ１のＹ軸方向における正側の側面を側面ＳＳ１と称し、領域ＦＡ１のＹ軸方向における負側、すなわちＹ軸方向における正側と反対側の側面を側面ＳＳ２と称する。領域ＦＡ２の上面を上面ＴＳ２と称し、領域ＦＡ２のＹ軸方向における正側の側面を側面ＳＳ３と称し、領域ＦＡ２のＹ軸方向における負側の側面を側面ＳＳ４と称する。領域ＦＡ３の上面を上面ＴＳ３と称し、領域ＦＡ３のＹ軸方向における正側の側面を側面ＳＳ５と称し、領域ＦＡ３のＹ軸方向における負側の側面を側面ＳＳ６と称する。
【００４６】
フィンＦＡの領域ＦＡ１上には、ゲート絶縁膜ＧＩｃを介して制御ゲート電極ＣＧが形成されており、フィンＦＡの領域ＦＡ２上には、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ゲート絶縁膜ＧＩｍが介在しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、ゲート絶縁膜ＧＩｍにより電気的に分離されている。なお、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間に、ゲート絶縁膜ＧＩｍ以外の絶縁膜を介在させて電気的に分離してもよい。
【００４７】
具体的には、制御ゲート電極ＣＧは、領域ＦＡ１の上面ＴＳ１上、領域ＦＡ１の側面ＳＳ１上、および、領域ＦＡ１の側面ＳＳ２上に形成されている。言い換えれば、制御ゲート電極ＣＧは、領域ＦＡ１の上面ＴＳ１、領域ＦＡ１の側面ＳＳ１、および、領域ＦＡ１の側面ＳＳ２を覆うように形成されている。ゲート絶縁膜ＧＩｃは、制御ゲート電極ＣＧと領域ＦＡ１の上面ＴＳ１との間、制御ゲート電極ＣＧと領域ＦＡ１の側面ＳＳ１との間、制御ゲート電極ＣＧと領域ＦＡ１の側面ＳＳ２との間に形成されている。
【００４８】
メモリゲート電極ＭＧ、および、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷは、領域ＦＡ２の上面ＴＳ２上、領域ＦＡ２の側面ＳＳ３上、および、領域ＦＡ２の側面ＳＳ４上に形成されている。言い換えれば、メモリゲート電極ＭＧ、および、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷは、領域ＦＡ２の上面ＴＳ２、領域ＦＡ２の側面ＳＳ３、および、領域ＦＡ２の側面ＳＳ４を覆うように形成されている。ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間、および、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間に、形成されている。ｎ−型半導体領域１１ａおよびｎ＋型半導体領域１２ａは、領域ＦＡ２内に形成されている。
【００４９】
制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷは、領域ＦＡ３の上面ＴＳ３上、領域ＦＡ３の側面ＳＳ５上、および、領域ＦＡ３の側面ＳＳ６上に形成されている。言い換えれば、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷは、領域ＦＡ３の上面ＴＳ３、領域ＦＡ３の側面ＳＳ５、および、領域ＦＡ３の側面ＳＳ６を覆うように形成されている。ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂは、領域ＦＡ３内に形成されている。
【００５０】
なお、本願明細書において、制御ゲート電極ＣＧの側面上に形成されているとは、制御ゲート電極ＣＧの当該側面を覆うように形成されていることを意味し、メモリゲート電極ＭＧの側面上に形成されているとは、メモリゲート電極ＭＧの当該側面を覆うように形成されていることを意味する。
【００５１】
ゲート絶縁膜ＧＩｃは、絶縁膜３を含む。絶縁膜３は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００５２】
ゲート絶縁膜ＧＩｍは、絶縁膜６を含む。絶縁膜６は、例えば絶縁膜６ａと、絶縁膜６ａ上の電荷蓄積部としての絶縁膜６ｂと、絶縁膜６ｂ上の絶縁膜６ｃと、を含む積層膜である。
【００５３】
なお、メモリゲート電極ＭＧとフィンＦＡの領域ＦＡ２との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００５４】
絶縁膜６ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、絶縁膜６ｂは、絶縁膜６中に形成されたトラップ性絶縁膜である。このため、絶縁膜６は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００５５】
絶縁膜６ｂの上下に位置する絶縁膜６ｃおよび絶縁膜６ａは、電荷を閉じ込める電荷ブロック層として機能することができる。絶縁膜６ｂを絶縁膜６ｃおよび絶縁膜６ａで挟んだ構造とすることで、絶縁膜６ｂへの電荷の蓄積が可能となる。
【００５６】
絶縁膜６ａとして、例えば、フィンＦＡの領域ＦＡ２の表面を熱酸化することにより形成された酸化シリコン膜を用いることができる。絶縁膜６ａの膜厚を、例えば４ｎｍ程度とすることができる。絶縁膜６ｂとして、例えば窒化シリコン膜またはケイ酸ハフニウム膜を用いることができる。絶縁膜６ｂの膜厚を、例えば７ｎｍ程度とすることができる。絶縁膜６ｃとして、例えば酸化シリコン膜、酸窒化シリコン膜または酸化アルミニウム膜を用いることができる。絶縁膜６ｃの膜厚を、例えば９ｎｍ程度とすることができる。
【００５７】
酸化シリコン膜を含む絶縁膜６ａ、窒化シリコン膜を含む絶縁膜６ｂ、および酸化シリコン膜を含む絶縁膜６ｃは、ＯＮＯ（Oxide-Nitride-Oxide）膜とみなすこともできる。
【００５８】
制御ゲート電極ＣＧは、導電膜４を含む。導電膜４は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導電膜４を含む。
【００５９】
メモリゲート電極ＭＧは、導電膜７を含む。導電膜７は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、フィンＦＡ上に制御ゲート電極ＣＧを覆うように形成された導電膜７を異方性エッチング、すなわちエッチバックし、制御ゲート電極ＣＧの側壁上に絶縁膜６を介して導電膜７を残すことにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に、絶縁膜６を介してサイドウォールスペーサ状に形成されている。
【００６０】
キャップ絶縁膜ＣＰ１は、例えば窒化シリコン膜など、シリコンと窒素とを含有する絶縁膜５を含む。キャップ絶縁膜ＣＰ１は、制御ゲート電極ＣＧを保護する保護膜であり、導電膜４をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜である。または、キャップ絶縁膜ＣＰ１は、導電膜７をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの各々の上面の高さをそれぞれ調整するためのキャップ膜である。なお、キャップ絶縁膜ＣＰ１と制御ゲート電極ＣＧとの間に、例えば酸化シリコン膜など、シリコンと酸素とを含有するキャップ絶縁膜が形成されていてもよい。
【００６１】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよびＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００６２】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａと、を有する。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂと、を有する。
【００６３】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側で制御ゲート電極ＣＧと隣り合う部分に、サイドウォールスペーサＳＷが形成されている。そして、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側でメモリゲート電極ＭＧと隣り合う部分に、サイドウォールスペーサＳＷが形成されている。
【００６４】
なお、図５〜図８に示すように、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間には、例えば酸化シリコンからなる絶縁膜ＳＩＦが介在していてもよい。
【００６５】
ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ａは、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａは、領域ＦＡ２のうち、メモリゲート電極ＭＧの側面を覆うサイドウォールスペーサＳＷと対向する部分に形成され、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａに対して制御ゲート電極ＣＧ側と反対側に形成されている。そして、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａに接触するように形成されている。
【００６６】
ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは、領域ＦＡ３のうち、制御ゲート電極ＣＧの側面を覆うサイドウォールスペーサＳＷと対向する部分に形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに対してメモリゲート電極ＭＧ側と反対側に形成されている。そして、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂに接触するように形成されている。また、前述したように、隣り合う２つのメモリセルＭＣは、高濃度のｎ＋型半導体領域１２ｂを共有する。
【００６７】
なお、領域ＦＡ２のうち素子分離膜ＳＴＭから露出した部分については、いずれの高さ位置においても、ｎ−型半導体領域１１ａおよびｎ＋型半導体領域１２ａは、領域ＦＡ２の側面ＳＳ３から領域ＦＡ２の側面ＳＳ４まで、領域ＦＡ２内に連続的に形成されている。また、領域ＦＡ３のうち素子分離膜ＳＴＭから露出した部分については、いずれの高さ位置においても、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂは、領域ＦＡ３の側面ＳＳ５から領域ＦＡ３の側面ＳＳ６まで、領域ＦＡ３内に連続的に形成されている。
【００６８】
フィンＦＡのうち、ゲート絶縁膜ＧＩｃを介して制御ゲート電極ＣＧと対向する部分には、制御トランジスタＣＴのチャネル領域が形成される。
【００６９】
フィンＦＡのうち、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧと対向する部分には、ｎ−型半導体領域ＶＭＧが形成されている。ｎ−型半導体領域ＶＭＧは、メモリトランジスタＭＴの閾値電圧Ｖｔｈを調整するためのものであり、ｎ−型半導体領域１１ａに接触するように形成されている。また、ｎ−型半導体領域ＶＭＧにおけるｎ型不純物の濃度は、ｎ−型半導体領域１１ａにおけるｎ型不純物の濃度よりも低い。
【００７０】
ｎ＋型半導体領域１２ａおよび１２ｂの各々の上、すなわちｎ＋型半導体領域１２ａおよび１２ｂの各々の表面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層１３は、メモリゲート電極ＭＧの上に形成されていてもよい。
【００７１】
素子分離膜ＳＴＭ上、および、フィンＦＡ上には、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１、メモリゲート電極ＭＧおよび各サイドウォールスペーサＳＷを覆うように、絶縁膜１４が形成されている。絶縁膜１４は、例えば窒化シリコン膜などからなる。
【００７２】
絶縁膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５の上面は平坦化されている。
【００７３】
層間絶縁膜１５および絶縁膜１４にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧが埋め込まれている。
【００７４】
プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図５では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示している。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００７５】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａおよび１２ｂなどの上に形成されている。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａおよび１２ｂの各々の表面上の金属シリサイド層１３の一部が露出される。そして、その露出部にプラグＰＧが接続される。なお、図示は省略するが、コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各々の上に形成されていてもよい。
【００７６】
プラグＰＧが埋め込まれた層間絶縁膜１５上には、絶縁膜１６が形成され、絶縁膜１６には、絶縁膜１６を貫通してプラグＰＧに達する配線溝が形成され、配線溝には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線からなる、第１層目の配線としての金属配線ＭＷ１およびＭＷ２が形成されている。なお、第１層目の配線の上には、ダマシン配線からなる上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００７７】
図７および図８に示すように、領域ＦＡ２の上面ＴＳ２は、領域ＦＡ１の上面ＴＳ１よりも低い。すなわち、領域ＦＡ２の上面ＴＳ２は、主面１ａに垂直な方向であるＺ軸方向において、領域ＦＡ１の上面ＴＳ１に対して主面１ｂ（図５参照）側に配置されている。また、領域ＦＡ２の側面ＳＳ３は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側に配置されている。
【００７８】
これにより、ゲート絶縁膜ＧＩｍのうち、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間、および、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間に形成された部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、互いに近づく。なお、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布については、図７および図８を用いて、後で説明する。
【００７９】
好適には、Ｚ軸方向における、領域ＦＡ２の上面ＴＳ２と領域ＦＡ１の上面ＴＳ１との間の距離ＤＳ１（図７参照）は、Ｙ軸方向における、領域ＦＡ２の側面ＳＳ３と領域ＦＡ１の側面ＳＳ１との間の距離ＤＳ２（図８参照）よりも長い。
【００８０】
フィン型の構造を有するメモリセルにおいて、チャネル幅を確保しつつＹ軸方向におけるメモリセルＭＣの幅を小さくしてメモリセルを集積化するという効果を増加させるため、好適には、Ｙ軸方向における領域ＦＡ２の幅は、Ｚ軸方向における領域ＦＡ２の高さに比べて小さい。そのため、領域ＦＡ２とメモリゲート電極ＭＧとの間の電界は、領域ＦＡ２の上部に集中する。したがって、上面ＴＳ２を上面ＴＳ１よりも低くする際の掘り込み深さ（距離ＤＳ１）を、側面ＳＳ３を側面ＳＳ１に対して後退させる後退幅（距離ＤＳ２）よりも大きくすることにより、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とを近づける効果を、増加させることができる。
【００８１】
さらに、領域ＦＡ２の側面ＳＳ４は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に配置されていてもよい。このとき、領域ＦＡ２のＹ軸方向における幅ＷＤ２（図８参照）は、領域ＦＡ１のＹ軸方向における幅ＷＤ１（図８参照）よりも狭い。
【００８２】
これにより、ゲート絶縁膜ＧＩｍのうち、さらに、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間に形成された部分においても、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、互いに近づく。
【００８３】
このとき、好適には、Ｚ軸方向における、領域ＦＡ２の上面ＴＳ２と領域ＦＡ１の上面ＴＳ１との間の距離ＤＳ１は、Ｙ軸方向における、領域ＦＡ２の側面ＳＳ４と領域ＦＡ１の側面ＳＳ２との間の距離ＤＳ３（図８参照）よりも長い。すなわち、距離ＤＳ１は、距離ＤＳ２および距離ＤＳ３のいずれよりも長い。
【００８４】
前述したように、領域ＦＡ２とメモリゲート電極ＭＧとの間の電界は、領域ＦＡ２の上部に集中する。したがって、上面ＴＳ２を上面ＴＳ１よりも低くする際の掘り込み深さ（距離ＤＳ１）を、側面ＳＳ４を側面ＳＳ２に対して後退させる後退幅（距離ＤＳ３）よりも大きくすることにより、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とを近づける効果を、増加させることができる。
【００８５】
領域ＦＡ１と領域ＦＡ２との間に、領域ＦＡ２１が配置されている場合を考える。このような場合、好適には、領域ＦＡ２１は、領域ＦＡ１の上面ＴＳ１と領域ＦＡ２の上面ＴＳ２とを接続する接続面ＴＳ２１と、領域ＦＡ１の側面ＳＳ１と領域ＦＡ２の側面ＳＳ３とを接続する接続面ＳＳ３１と、領域ＦＡ１の側面ＳＳ２と領域ＦＡ２の側面ＳＳ４とを接続する接続面ＳＳ４１と、を有する。ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと接続面ＴＳ２１との間、メモリゲート電極ＭＧと接続面ＳＳ３１との間、および、メモリゲート電極ＭＧと接続面ＳＳ４１との間にも形成されている。すなわち、ゲート絶縁膜ＧＩｍは、接続面ＴＳ２１上、接続面ＳＳ３１上、接続面ＳＳ４１上、上面ＴＳ２上、側面ＳＳ３上および側面ＳＳ４上に形成されている。言い換えれば、ゲート絶縁膜ＧＩｍは、接続面ＴＳ２１、接続面ＳＳ３１、接続面ＳＳ４１、上面ＴＳ２、側面ＳＳ３および側面ＳＳ４を覆うように形成されている。
【００８６】
接続面ＴＳ２１の端部ＥＴ２１は、領域ＦＡ２の上面ＴＳ２と接続され、接続面ＴＳ２１の端部ＥＴ２１と反対側の端部ＥＴ２２は、領域ＦＡ１の上面ＴＳ１と接続されていてもよい。接続面ＴＳ２１の端部ＥＴ２１は、接続面ＴＳ２１の端部ＥＴ２２に対して、Ｘ軸方向における正側に配置され、かつ、接続面ＴＳ２１の端部ＥＴ２２よりも下方、すなわち、Ｚ軸方向において、端部ＥＴ２２に対して主面１ｂ（図５参照）側に配置されていてもよい。言い換えれば、接続面ＴＳ２１は、端部ＥＴ２１が、端部ＥＴ２２に対してＸ軸方向における正側に位置し、かつ、Ｚ軸方向において、端部ＥＴ２２よりも下方に位置するように、上面ＴＳ２およびＹＺ平面のいずれに対しても傾斜していてもよい。
【００８７】
接続面ＳＳ３１の端部ＥＳ３１は、領域ＦＡ２の側面ＳＳ３と接続され、接続面ＳＳ３１の端部ＥＳ３１と反対側の端部ＥＳ３２は、領域ＦＡ１の側面ＳＳ１と接続されていてもよい。接続面ＳＳ３１の端部ＥＳ３１は、接続面ＳＳ３１の端部ＥＳ３２に対して、Ｘ軸方向における正側に配置され、かつ、端部ＥＳ３２に対してＹ軸方向における負側に配置されていてもよい。言い換えれば、接続面ＳＳ３１は、端部ＥＳ３１が、端部ＥＳ３２に対してＸ軸方向における正側に位置し、かつ、端部ＥＳ３２に対してＹ軸方向における負側に位置するように、側面ＳＳ３およびＹＺ平面のいずれに対しても傾斜していてもよい。
【００８８】
接続面ＳＳ４１の端部ＥＳ４１は、領域ＦＡ２の側面ＳＳ４と接続され、接続面ＳＳ４１の端部ＥＳ４１と反対側の端部ＥＳ４２は、領域ＦＡ１の側面ＳＳ２と接続されていてもよい。接続面ＳＳ４１の端部ＥＳ４１は、接続面ＳＳ４１の端部ＥＳ４２に対して、Ｘ軸方向における正側に配置され、かつ、端部ＥＳ４２に対してＹ軸方向における正側に配置されていてもよい。言い換えれば、接続面ＳＳ４１は、端部ＥＳ４１が、端部ＥＳ４２に対してＸ軸方向における正側に位置し、かつ、端部ＥＳ４２に対してＹ軸方向における正側に位置するように、側面ＳＳ４およびＹＺ平面のいずれに対しても傾斜していてもよい。
【００８９】
これにより、ゲート絶縁膜ＧＩｍのうち、メモリゲート電極ＭＧと上面ＴＳ２との間、および、メモリゲート電極ＭＧと側面ＳＳ３との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、さらに互いに近づくか、または、互いに同じになる。また、ゲート絶縁膜ＧＩｍのうち、メモリゲート電極ＭＧと側面ＳＳ４との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、さらに互いに近づくか、または、互いに同じになる。
【００９０】
一方、図７および図８に示すように、領域ＦＡ３の上面ＴＳ３は、領域ＦＡ１の上面ＴＳ１よりも低い。すなわち、領域ＦＡ３の上面ＴＳ３は、Ｚ軸方向において、領域ＦＡ１の上面ＴＳ１に対して主面１ｂ側に配置されている。また、領域ＦＡ３の側面ＳＳ５は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側に配置されている。
【００９１】
好適には、領域ＦＡ３の上面ＴＳ３は、領域ＦＡ２の上面ＴＳ２よりも高い。すなわち、領域ＦＡ２の上面ＴＳ２は、Ｚ軸方向において、領域ＦＡ３の上面ＴＳ３に対して主面１ｂ（図５参照）側に配置されている。また、領域ＦＡ３の側面ＳＳ５は、Ｙ軸方向において、領域ＦＡ２の側面ＳＳ３に対してＹ軸方向における正側に配置されている。
【００９２】
これにより、領域ＦＡ３の上面ＴＳ３を、領域ＦＡ１の上面ＴＳ１とほとんど同程度の高さに配置することができ、Ｙ軸方向において、領域ＦＡ３の側面ＳＳ５を、領域ＦＡ１の側面ＳＳ１とほとんど同程度の位置に配置することができる。そのため、上面ＴＳ３を上面ＴＳ１と等しい高さに配置し、Ｙ軸方向において側面ＳＳ５を側面ＳＳ１と等しい位置に配置する場合に比べ、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂの分布がほとんど変わらないので、制御トランジスタＣＴに流れるオン電流が低下することを防止または抑制することができる。
【００９３】
さらに、領域ＦＡ３の側面ＳＳ６は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に配置されていてもよい。このとき、領域ＦＡ３のＹ軸方向における幅ＷＤ３（図８参照）は、領域ＦＡ１のＹ軸方向における幅ＷＤ１（図８参照）よりも狭い。
【００９４】
さらに、好適には、領域ＦＡ３の側面ＳＳ６は、Ｙ軸方向において、領域ＦＡ２の側面ＳＳ４に対してＹ軸方向における負側に配置されていてもよい。このとき、領域ＦＡ３のＹ軸方向における幅ＷＤ３（図８参照）は、領域ＦＡ２のＹ軸方向における幅ＷＤ２（図８参照）よりも広い。
【００９５】
これにより、Ｙ軸方向において、領域ＦＡ３の側面ＳＳ６を、領域ＦＡ１の側面ＳＳ２とほとんど同程度の位置に配置することができる。そのため、Ｙ軸方向において、領域ＦＡ３の側面ＳＳ６を、領域ＦＡ１の側面ＳＳ２と等しい位置に配置する場合に比べ、ｎ−型半導体領域１１ｂおよびｎ＋型半導体領域１２ｂの分布がほとんど変わらないので、制御トランジスタＣＴに流れるオン電流が低下することを防止または抑制することができる。
【００９６】
領域ＦＡ１と領域ＦＡ３との間に、領域ＦＡ３１が配置されている場合を考える。このような場合、好適には、領域ＦＡ３１は、領域ＦＡ１の上面ＴＳ１と領域ＦＡ３の上面ＴＳ３とを接続する接続面ＴＳ３１と、領域ＦＡ１の側面ＳＳ１と領域ＦＡ３の側面ＳＳ５とを接続する接続面ＳＳ５１と、領域ＦＡ１の側面ＳＳ２と領域ＦＡ３の側面ＳＳ６とを接続する接続面ＳＳ６１と、を有する。制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷは、接続面ＴＳ３１上、接続面ＳＳ５１上、接続面ＳＳ６１上、上面ＴＳ３上、側面ＳＳ５上および側面ＳＳ６上に形成されている。言い換えれば、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷは、接続面ＴＳ３１、接続面ＳＳ５１、接続面ＳＳ６１、上面ＴＳ３、側面ＳＳ５および側面ＳＳ６を覆うように形成されている。
【００９７】
接続面ＴＳ３１の端部ＥＴ３１は、領域ＦＡ３の上面ＴＳ３と接続され、接続面ＴＳ３１の端部ＥＴ３１と反対側の端部ＥＴ３２は、領域ＦＡ１の上面ＴＳ１と接続されていてもよい。接続面ＴＳ３１の端部ＥＴ３１は、接続面ＴＳ３１の端部ＥＴ３２に対して、Ｘ軸方向における負側に配置され、かつ、接続面ＴＳ３１の端部ＥＴ３２よりも下方、すなわち、Ｚ軸方向において、端部ＥＴ３２に対して主面１ｂ（図５参照）側に配置されている。言い換えれば、接続面ＴＳ３１は、端部ＥＴ３１が、端部ＥＴ３２に対してＸ軸方向における負側に位置し、かつ、Ｚ軸方向において、端部ＥＴ３２よりも下方に位置するように、上面ＴＳ３およびＹＺ平面のいずれに対しても傾斜していてもよい。
【００９８】
接続面ＳＳ５１の端部ＥＳ５１は、領域ＦＡ３の側面ＳＳ５と接続され、接続面ＳＳ５１の端部ＥＳ５１と反対側の端部ＥＳ５２は、領域ＦＡ１の側面ＳＳ１と接続されていてもよい。接続面ＳＳ５１の端部ＥＳ５１は、接続面ＳＳ５１の端部ＥＳ５２に対して、Ｘ軸方向における負側に配置され、かつ、端部ＥＳ５２に対してＹ軸方向における負側に配置されていてもよい。言い換えれば、接続面ＳＳ５１は、端部ＥＳ５１が、端部ＥＳ５２に対してＸ軸方向における負側に位置し、かつ、端部ＥＳ５２に対してＹ軸方向における負側に位置するように、側面ＳＳ５およびＹＺ平面のいずれに対しても傾斜していてもよい。
【００９９】
接続面ＳＳ６１の端部ＥＳ６１は、領域ＦＡ３の側面ＳＳ６と接続され、接続面ＳＳ６１の端部ＥＳ６１と反対側の端部ＥＳ６２は、領域ＦＡ１の側面ＳＳ２と接続されていてもよい。接続面ＳＳ６１の端部ＥＳ６１は、接続面ＳＳ６１の端部ＥＳ６２に対して、Ｘ軸方向における負側に配置され、かつ、端部ＥＳ６２に対してＹ軸方向における正側に配置されていてもよい。言い換えれば、接続面ＳＳ６１は、端部ＥＳ６１が、端部ＥＳ６２に対してＸ軸方向における負側に位置し、かつ、端部ＥＳ６２に対してＹ軸方向における正側に位置するように、側面ＳＳ６およびＹＺ平面のいずれに対しても傾斜していてもよい。
【０１００】
なお、図７および図８では図示は省略するが、接続面ＴＳ２１の上面ＴＳ２側の部分と上面ＴＳ２の接続面ＴＳ２１側の部分との間に角部が形成されず、接続面ＴＳ２１の上面ＴＳ２側の部分、および、上面ＴＳ２の接続面ＴＳ２１側の部分が同一曲面を形成する場合がある。また、接続面ＳＳ３１の側面ＳＳ３側の部分と側面ＳＳ３の接続面ＳＳ３１側の部分との間に角部が形成されず、接続面ＳＳ３１の側面ＳＳ３側の部分、および、側面ＳＳ３の接続面ＳＳ３１側の部分が同一曲面を形成する場合がある。また、接続面ＳＳ４１の側面ＳＳ４側の部分と側面ＳＳ４の接続面ＳＳ４１側の部分との間に角部が形成されず、接続面ＳＳ４１の側面ＳＳ４側の部分、および、側面ＳＳ４の接続面ＳＳ４１側の部分が同一曲面を形成する場合がある。
【０１０１】
一方、接続面ＴＳ３１の上面ＴＳ３側の部分と上面ＴＳ３の接続面ＴＳ３１側の部分との間に角部が形成されず、接続面ＴＳ３１の上面ＴＳ３側の部分、および、上面ＴＳ３の接続面ＴＳ３１側の部分が同一曲面を形成する場合がある。また、接続面ＳＳ５１の側面ＳＳ５側の部分と側面ＳＳ５の接続面ＳＳ５１側の部分との間に角部が形成されず、接続面ＳＳ５１の側面ＳＳ５側の部分、および、側面ＳＳ５の接続面ＳＳ５１側の部分が同一曲面を形成する場合がある。また、接続面ＳＳ６１の側面ＳＳ６側の部分と側面ＳＳ６の接続面ＳＳ６１側の部分との間に角部が形成されず、接続面ＳＳ６１の側面ＳＳ６側の部分、および、側面ＳＳ６の接続面ＳＳ６１側の部分が同一曲面を形成する場合がある。
【０１０２】
次に、メモリセルＭＣの動作を説明する。本実施の形態では、メモリトランジスタの絶縁膜６中の電荷蓄積部である、例えば窒化シリコン膜からなる絶縁膜６ｂへの電子の注入を「書込」と定義し、ホール、すなわち正孔の注入を「消去」と定義する。さらに、電源電圧Ｖｄｄを１．５Ｖとする。
【０１０３】
書き込み方式は、いわゆるソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれるホットエレクトロン書き込みを用いることができる。このとき、半導体領域ＭＤに印加される電圧Ｖｄを、例えば電源電圧Ｖｄｄ程度とし、制御ゲート電極ＣＧに印加される電圧Ｖｃｇを、例えば１Ｖ程度とし、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを、例えば１２Ｖ程度とする。また、半導体領域ＭＳに印加される電圧Ｖｓを、例えば６Ｖ程度とし、ｐ型ウェルＰＷに印加される電圧Ｖｂを、例えば０Ｖ程度とする。そして、上記した各電圧を、書き込みを行うメモリセルＭＣの各部位に印加する。
【０１０４】
これにより、図７の矢印ＥＬＡ１、ならびに、図８の矢印ＥＬＡ２およびＥＬＡ３に示すように、メモリセルＭＣのゲート絶縁膜ＧＩｍ中の絶縁膜６ｂ中に、電子ＥＬが注入され、メモリセルＭＣにデータが書き込まれる。
【０１０５】
ホットエレクトロンは、主として、チャネル領域のうち、ゲート絶縁膜ＧＩｍを介してメモリゲート電極ＭＧと対向する部分で発生し、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である絶縁膜６ｂに注入される。注入されたホットエレクトロンは、ゲート絶縁膜ＧＩｍ中の絶縁膜６ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタの閾値電圧が上昇する。
【０１０６】
消去方法として、バンド間トンネル（Band-To-Band Tunneling：ＢＴＢＴ）現象によるホットホールとしての正孔を注入して消去を行う方式を用いることもできるが、直接トンネル現象、すなわちファウラーノルドハイム（Fowler-Nordheim：ＦＮ）型トンネル現象を利用した正孔注入による消去方式を用いることが好ましい。このＦＮ型トンネル現象を利用する場合、直接トンネル現象により正孔を電荷蓄積部、すなわちゲート絶縁膜ＧＩｍ中の絶縁膜６ｂに注入することにより消去を行う。このとき、電圧Ｖｄを、例えば０Ｖ程度とし、電圧Ｖｃｇを、例えば０Ｖ程度とし、電圧Ｖｍｇを、例えば１２Ｖ程度とし、電圧Ｖｓを、例えば０Ｖ程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。そして、上記した各電圧を、消去を行うメモリセルＭＣの各部位に印加する。
【０１０７】
これにより、図７の矢印ＨＬＡ１、ならびに、図８の矢印ＨＬＡ２およびＨＬＡ３に示すように、メモリゲート電極ＭＧ側から正孔ＨＬが、例えば酸化シリコン膜からなる絶縁膜６ｃを介して直接トンネル現象により電荷蓄積部、すなわち絶縁膜６ｂに注入され、絶縁膜６ｂ中の電子を相殺することにより消去が行われる。あるいは、絶縁膜６ｂに注入された正孔が絶縁膜６ｂ中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタの閾値電圧が低下し、消去状態となる。
【０１０８】
このようなＦＮ型トンネル現象による消去方法を用いた場合には、ＢＴＢＴ現象による消去方法を用いた場合と比較して、消費電流を低減することができ、メモリセルの特性を向上させることができる。そして、不揮発性メモリの微細化に伴って、メモリゲート電極ＭＧのゲート長が短くなると、ＦＮ型トンネル現象による消去方法を用いた場合に、ＢＴＢＴ現象による消去方法を用いた場合と比較して、消費電流を低減し、メモリセルの特性を向上させる効果が顕著になる。
【０１０９】
読出し時には、電圧Ｖｄを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｃｇを、例えば電源電圧Ｖｄｄ程度とし、電圧Ｖｍｇを、例えば０Ｖ程度とし、電圧Ｖｓを、例えば０程度とし、電圧Ｖｂを、例えば０Ｖ程度とする。上記した各電圧を、読出しを行うメモリセルＭＣの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタの閾値電圧と消去状態におけるメモリトランジスタの閾値電圧との間の値にすることで、書き込み状態と消去状態とを判別することができる。
【０１１０】
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図９および図１０は、実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図１１〜図４８は、実施の形態の半導体装置の製造工程中の要部断面図である。
【０１１１】
図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３、図４５および図４７は、図２のＡ−Ａ線に沿った断面図、図２のＢ−Ｂ線に沿った断面図、および、図２のＣ−Ｃ線に沿った断面図に対応している。図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４、図４６および図４８は、図５のＤ−Ｄ線に沿った断面図に対応している。なお、図１１〜図４８におけるＸ軸方向、Ｙ軸方向およびＺ軸方向の定義についても、図２〜図図８と同様である。
【０１１２】
図１１〜図４８は、図５および図６に示す２つのメモリセルＭＣとしてのメモリセルＭＣ１およびＭＣ２を形成するための製造工程を示す断面図である。前述したように、メモリセルＭＣ１およびＭＣ２は、メモリセルＭＣ１とメモリセルＭＣ２との間の平面（ＹＺ平面）を対称面として互いに対称に配置される。以下では、２つのメモリセルＭＣ１およびＭＣ２のうち、主としてメモリセルＭＣ１を形成するための製造工程について説明する。
【０１１３】
また、本実施の形態においては、ｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明する。しかし、導電型を逆にして、ｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成することもできる。
【０１１４】
まず、図１１および図１２に示すように、半導体基板１を用意する（図９のステップＳ１）。このステップＳ１では、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意する。半導体基板１は、主面１ａと、主面１ａと反対側の主面１ｂと、を有する。なお、図１１および図１２では、半導体基板１のうち、フィンＦＡの領域ＦＡ１、ＦＡ２、ＦＡ２１、ＦＡ３およびＦＡ３１が形成される領域を示している。
【０１１５】
次に、絶縁膜ＩＦ１およびＩＦ２ならびにハードマスク膜ＨＭを形成する（図９のステップＳ２）。
【０１１６】
このステップＳ２では、まず、図１１および図１２に示すように、半導体基板１上に、絶縁膜ＩＦ１およびＩＦ２を堆積する。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、絶縁膜ＩＦ２は、例えば窒化シリコン膜からなる。
【０１１７】
このステップＳ２では、次に、図１１および図１２に示すように、絶縁膜ＩＦ２上に、例えばアモルファスシリコン膜からなるマスク膜（図示は省略）を形成し、そのマスク膜を覆うように、例えば酸化シリコン膜を堆積した後、その酸化シリコン膜に異方性ドライエッチングを施すことにより、そのマスク膜の側壁上にハードマスク膜ＨＭを形成する。ハードマスク膜ＨＭのＹ軸方向の幅を、例えば１０〜３０ｎｍ（前述した幅ＷＤ１に相当）程度とすることができる。ハードマスク膜ＨＭを形成した後、マスク膜（図示は省略）を除去する。
【０１１８】
次に、図１３および図１４に示すように、フィンＦＡを形成する（図９のステップＳ３）。
【０１１９】
このステップＳ３では、ハードマスク膜ＨＭをマスクとして、絶縁膜ＩＦ２およびＩＦ１、ならびに、半導体基板１に異方性ドライエッチングを施し、平面視において、ハードマスク膜ＨＭの形状が転写された絶縁膜ＩＦ２およびＩＦ１、ならびに、フィンＦＡを形成する。このとき、半導体基板１のうち、ハードマスク膜ＨＭから露出した部分をエッチングし、半導体基板１の主面１ａを掘り下げることにより、半導体基板１の一部分であって、半導体基板１の主面１ａから突出した突出部としてのフィンＦＡを形成することができる。フィンＦＡは、例えばＸ軸方向に延在する。フィンＦＡを形成した後、ハードマスク膜ＨＭを除去する。
【０１２０】
フィンＦＡのうち、１つのメモリセルＭＣが形成される部分は、領域ＦＡ１と、領域ＦＡ２と、領域ＦＡ３と、を含む。フィンＦＡのうちメモリセルＭＣ１（後述する図４５参照）が形成される部分では、領域ＦＡ２は、平面視において、領域ＦＡ１に対してＸ軸方向における正側に配置され、かつ、領域ＦＡ１と隣り合う。フィンＦＡのうちメモリセルＭＣ１（後述する図４５参照）が形成される部分では、領域ＦＡ３は、平面視において、領域ＦＡ１に対してＸ軸方向における負側、すなわちＸ軸方向における正側と反対側に配置され、かつ、領域ＦＡ１と隣り合う。
【０１２１】
図１３および図１４に示すように、領域ＦＡ１の上面を上面ＴＳ１と称し、領域ＦＡ１のＹ軸方向における正側の側面を側面ＳＳ１と称し、領域ＦＡ１のＹ軸方向における正側と反対側、すなわちＹ軸方向における負側の側面を側面ＳＳ２と称する。領域ＦＡ２の上面を上面ＴＳ２と称し、領域ＦＡ２のＹ軸方向における正側の側面を側面ＳＳ３と称し、領域ＦＡ２のＹ軸方向における負側の側面を側面ＳＳ４と称する。領域ＦＡ３の上面を上面ＴＳ３と称し、領域ＦＡ３のＹ軸方向における正側の側面を側面ＳＳ５と称し、領域ＦＡ３のＹ軸方向における負側の側面を側面ＳＳ６と称する。なお、図１５〜図４８では、図面の簡略化のために、上面ＴＳ１、ＴＳ２およびＴＳ３、ならびに、側面ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５およびＳＳ６の符号の表示を、適宜省略することがある。
【０１２２】
次に、素子分離膜ＳＴＭおよびｐ型ウェルＰＷを形成する（図９のステップＳ４）。
【０１２３】
このステップＳ４では、まず、図１５および図１６に示すように、半導体基板１の上に、フィンＦＡ、ならびに、絶縁膜ＩＦ１およびＩＦ２を完全に埋めるように酸化シリコン膜等からなる絶縁膜を堆積し、この絶縁膜にＣＭＰ（Chemical Mechanical Polishing）処理を施し、絶縁膜ＩＦ２を露出させる。これにより、半導体基板１の主面１ａ上に平坦な主面２ａを有する絶縁膜２を形成する。
【０１２４】
このステップＳ４では、次に、図１７および図１８に示すように、絶縁膜ＩＦ２およびＩＦ１を除去する。
【０１２５】
このステップＳ４では、次に、図１７および図１８に示すように、例えばホウ素（Ｂ）などのｐ型の不純物を、フィンＦＡおよび半導体基板１にイオン注入法などで導入することにより、フィンＦＡ内および半導体基板１内にｐ型ウェルＰＷを形成することができる。ｐ型ウェルＰＷは、フィンＦＡの全体にわたって形成され、半導体基板１の主面１ａから所定の深さにわたって形成される。
【０１２６】
このステップＳ４では、次に、図１７および図１８に示すように、絶縁膜２にエッチング処理を施し、絶縁膜２の主面２ａを高さ方向に後退（下降）させ、フィンＦＡの側面の一部および上面を露出させる。これにより、絶縁膜２を含む素子分離膜ＳＴＭが形成される。
【０１２７】
フィンＦＡのうち、素子分離膜ＳＴＭから突出した部分については、Ｙ軸方向の幅を、例えば１０〜３０ｎｍ（前述した幅ＷＤ１に相当）程度とし、Ｚ軸方向の高さを、例えば３０〜５０ｎｍ程度とすることができる。
【０１２８】
次に、絶縁膜３、導電膜４および絶縁膜５を形成する（図９のステップＳ５）。
【０１２９】
このステップＳ５では、まず、図１９および図２０に示すように、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、絶縁膜３を形成する。前述したように、絶縁膜３として、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、またはＨｉｇｈ−ｋ膜、すなわち高誘電率膜を用いることができ、絶縁膜３として使用可能な材料例は、前述した通りである。また、絶縁膜３を、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。また、絶縁膜３の厚さを、例えば２ｎｍ程度とすることができる。
【０１３０】
このステップＳ５では、次に、図１９および図２０に示すように、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、絶縁膜３を覆うように、Ｚ軸方向におけるフィンＦＡの高さ以上の膜厚を有する導電膜４を堆積し、堆積された導電膜４にＣＭＰ処理を施すことにより、平坦な上面を有する導電膜４を形成する。なお、導電膜４のＣＭＰ工程では、フィンＦＡの上面上に導電膜４が残っていることが肝要である。
【０１３１】
好適には、導電膜４は、多結晶シリコン膜、すなわちポリシリコン膜などのシリコン膜からなる。このような導電膜４を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１３２】
導電膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜４の成膜時または成膜後に導入することができる。導電膜４の成膜時に不純物を導入する場合には、導電膜４の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜４を成膜することができる。一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することで、不純物が導入された導電膜４を形成することができる。
【０１３３】
このステップＳ５では、次に、図１９および図２０に示すように、導電膜４上に、例えば窒化シリコン膜からなる絶縁膜５を、例えばＣＶＤ法などを用いて形成する。
【０１３４】
次に、図２１および図２２に示すように、絶縁膜５および導電膜４をパターニングする（図９のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜５および導電膜４を、パターニングする。
【０１３５】
まず、絶縁膜５上に、レジスト膜（図示は省略）を形成する。次いで、制御ゲート電極ＣＧを形成する予定の領域以外の領域で、レジスト膜を貫通して絶縁膜５に達する開口部を形成し、開口部が形成されたレジスト膜からなるレジストパターン（図示は省略）を形成する。このとき、制御ゲート電極ＣＧを形成する予定の領域に配置された部分の絶縁膜５は、レジスト膜に覆われている。
【０１３６】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜５および導電膜４を、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、導電膜４を含み、かつ、平面視においてＹ軸方向に延在する制御ゲート電極ＣＧを形成し、制御ゲート電極ＣＧとフィンＦＡとの間の絶縁膜３を含むゲート絶縁膜ＧＩｃを形成する。
【０１３７】
具体的には、領域ＦＡ１の上面ＴＳ１、領域ＦＡ１の側面ＳＳ１、および、領域ＦＡ１の側面ＳＳ２を覆い、導電膜４を含む制御ゲート電極ＣＧが形成される。また、制御ゲート電極ＣＧと領域ＦＡ１の上面ＴＳ１との間、制御ゲート電極ＣＧと領域ＦＡ１の側面ＳＳ１との間、および、制御ゲート電極ＣＧと領域ＦＡ１の側面ＳＳ２との間の絶縁膜３を含むゲート絶縁膜ＧＩｃが形成される。
【０１３８】
また、制御ゲート電極ＣＧ上の絶縁膜５を含むキャップ絶縁膜ＣＰ１が形成される。その後、レジストパターン、すなわちレジスト膜を除去する。
【０１３９】
次に、フィンＦＡの表面をエッチングする（図９のステップＳ７）。このステップＳ７では、制御ゲート電極ＣＧ、制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１、および、マスクパターンをエッチングマスクとした等方性のドライエッチングにより、フィンＦＡのうち領域ＦＡ２の表面をエッチングする。
【０１４０】
このステップＳ７では、まず、図２３および図２４に示すように、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１を覆うように、例えば有機膜からなる反射防止膜ＢＡ１を形成し、反射防止膜ＢＡ１上にレジスト膜ＲＦ１を形成する。このように、レジスト膜ＲＦ１と、素子分離膜ＳＴＭおよびフィンＦＡとの間に形成される反射防止膜ＢＡ１は、ＢＡＲＣ（Bottom Anti Reflective Coating）と称される。そして、レジスト膜ＲＦ１をパターニングする。
【０１４１】
隣り合う２つの制御ゲート電極ＣＧからなる組において、一方の制御ゲート電極ＣＧを挟んで他方の制御ゲート電極ＣＧと反対側に、当該一方の制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧ（後述する図３３および図３４参照）が配置される。そのため、ここでは、反射防止膜ＢＡ１のうち、隣り合う２つの制御ゲート電極ＣＧの間に位置する部分がレジスト膜ＲＦ１で覆われ、反射防止膜ＢＡ１のうち、一方の制御ゲート電極ＣＧを挟んで他方の制御ゲート電極ＣＧと反対側に位置する部分が、レジスト膜ＲＦ１から露出するように、レジスト膜ＲＦ１をパターニングする。
【０１４２】
このステップＳ７では、次に、図２５および図２６に示すように、パターニングされたレジスト膜ＲＦ１をエッチングマスクとし、例えばフルオロカーボンガス、アルゴン（Ａｒ）ガスおよび酸素（Ｏ２）ガスの混合ガスをエッチングガスとして用いたドライエッチングにより、反射防止膜ＢＡ１をパターニングする。これにより、反射防止膜ＢＡ１のうち、隣り合う２つの制御ゲート電極ＣＧの間に位置する部分、および、レジスト膜ＲＦ１のうち、隣り合う２つの制御ゲート電極ＣＧの間に位置する部分、を含むマスクパターンＭＰ１が形成される。
【０１４３】
このステップＳ７では、次に、図２７および図２８に示すように、制御ゲート電極ＣＧ、制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１、および、マスクパターンＭＰ１をエッチングマスクとした等方性のドライエッチングにより、フィンＦＡのうち、領域ＦＡ２の表面をエッチングする。
【０１４４】
これにより、領域ＦＡ２の上面ＴＳ２を、領域ＦＡ１の上面ＴＳ１よりも低くし、領域ＦＡ２の側面ＳＳ３を、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側、すなわちＹ軸方向における正側と反対側に後退させる。
【０１４５】
これにより、ゲート絶縁膜ＧＩｍ（後述する図３９および図４０参照）のうち、メモリゲート電極ＭＧ（後述する図３３および図３４参照）と上面ＴＳ２との間、および、メモリゲート電極ＭＧと側面ＳＳ３との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、互いに近づく。
【０１４６】
好適には、Ｚ軸方向における、領域ＦＡ２の上面ＴＳ２と領域ＦＡ１の上面ＴＳ１との間の距離ＤＳ１が、Ｙ軸方向における領域ＦＡ２の側面ＳＳ３と領域ＦＡ１の側面ＳＳ１との間の距離ＤＳ２よりも長くなるように、上面ＴＳ２を上面ＴＳ１よりも低くし、側面ＳＳ３を側面ＳＳ１に対してＹ軸方向の負側に後退させる。これにより、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とを近づける効果を、増加させることができる。
【０１４７】
さらに、領域ＦＡ２の側面ＳＳ４を、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に後退させる。このとき、領域ＦＡ２のＹ軸方向における幅ＷＤ２は、領域ＦＡ１のＹ軸方向における幅ＷＤ１よりも狭くなる。そして、これにより、ゲート絶縁膜ＧＩｍ（後述する図３９および図４０参照）のうち、メモリゲート電極ＭＧ（後述する図３３および図３４参照）と側面ＳＳ４との間の部分においても、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、互いに近づく。
【０１４８】
好適には、Ｚ軸方向における、領域ＦＡ２の上面ＴＳ２と領域ＦＡ１の上面ＴＳ１との間の距離ＤＳ１が、Ｙ軸方向における領域ＦＡ２の側面ＳＳ４と領域ＦＡ１の側面ＳＳ２との間の距離ＤＳ３よりも長くなるように、上面ＴＳ２を上面ＴＳ１よりも低くし、側面ＳＳ４を側面ＳＳ２に対してＹ軸方向の正側に後退させる。すなわち、距離ＤＳ１が距離ＤＳ２および距離ＤＳ３のいずれよりも長くなるように、上面ＴＳ２を上面ＴＳ１よりも低くし、側面ＳＳ３を側面ＳＳ１に対して後退させ、側面ＳＳ４を側面ＳＳ２に対して後退させる。これにより、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とを近づける効果を、増加させることができる。
【０１４９】
領域ＦＡ１と領域ＦＡ２との間に、領域ＦＡ２１が形成されてもよい。このような場合、好適には、領域ＦＡ２１は、領域ＦＡ１の上面ＴＳ１と領域ＦＡ２の上面ＴＳ２とを接続する接続面ＴＳ２１と、領域ＦＡ１の側面ＳＳ１と領域ＦＡ２の側面ＳＳ３とを接続する接続面ＳＳ３１と、領域ＦＡ１の側面ＳＳ２と領域ＦＡ２の側面ＳＳ４とを接続する接続面ＳＳ４１と、を有する。
【０１５０】
図７に示したように、接続面ＴＳ２１の端部ＥＴ２１は、領域ＦＡ２の上面ＴＳ２と接続され、接続面ＴＳ２１の端部ＥＴ２１と反対側の端部ＥＴ２２は、領域ＦＡ１の上面ＴＳ１と接続されてもよい。そして、接続面ＴＳ２１は、端部ＥＴ２１が、端部ＥＴ２２に対してＸ軸方向における正側に位置し、かつ、Ｚ軸方向において、端部ＥＴ２２よりも下方に位置するように、上面ＴＳ２およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１５１】
図８に示したように、接続面ＳＳ３１の端部ＥＳ３１は、領域ＦＡ２の側面ＳＳ３と接続され、接続面ＳＳ３１の端部ＥＳ３１と反対側の端部ＥＳ３２は、領域ＦＡ１の側面ＳＳ１と接続されてもよい。そして、接続面ＳＳ３１は、端部ＥＳ３１が、端部ＥＳ３２に対してＸ軸方向における正側に位置し、かつ、端部ＥＳ３２に対してＹ軸方向における負側に位置するように、側面ＳＳ３およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１５２】
図８に示したように、接続面ＳＳ４１の端部ＥＳ４１は、領域ＦＡ２の側面ＳＳ４と接続され、接続面ＳＳ４１の端部ＥＳ４１と反対側の端部ＥＳ４２は、領域ＦＡ１の側面ＳＳ２と接続されてもよい。そして、接続面ＳＳ４１は、端部ＥＳ４１が、端部ＥＳ４２に対してＸ軸方向における正側に位置し、かつ、端部ＥＳ４２に対してＹ軸方向における正側に位置するように、側面ＳＳ４およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１５３】
これにより、ゲート絶縁膜ＧＩｍ（後述する図３９および図４０参照）のうち、メモリゲート電極ＭＧ（後述する図３３および図３４参照）と上面ＴＳ２との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、さらに互いに近づくか、または、互いに同じになる。また、ゲート絶縁膜ＧＩｍのうち、メモリゲート電極ＭＧと側面ＳＳ３との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、さらに互いに近づくか、または、互いに同じになる。また、ゲート絶縁膜ＧＩｍのうち、メモリゲート電極ＭＧと側面ＳＳ４との間の部分において、データを書き込む際に注入された電子の分布と、データを消去する際に注入された正孔の分布とが、さらに互いに近づくか、または、互いに同じになる。
【０１５４】
ステップＳ７における領域ＦＡ２のエッチングの条件は、例えば窒化シリコン膜などの絶縁膜５からなるキャップ絶縁膜ＣＰ１と、例えばシリコンからなるフィンＦＡとの間の選択比、すなわちキャップ絶縁膜ＣＰ１のエッチング速度に対するフィンＦＡのエッチング速度の比が、できるだけ高い条件で行うことが、望ましい。
【０１５５】
領域ＦＡ２の表面のエッチングでは、実際には表面に堆積物が堆積される工程と、表面をエッチングする工程とを繰り返し、エッチングされる量が堆積物が堆積される量より多くなることでエッチングが進行する。この時、制御ゲート電極ＣＧの端部近傍の領域ＦＡ２１では、制御ゲート電極ＣＧの側面が存在することにより、堆積物が堆積される量がエッチングされる量よりも多くなる。その結果、領域ＦＡ２１では、制御ゲート電極ＣＧ側の端部から領域ＦＡ２側の端部にかけて傾斜した接続面ＴＳ２１、ＳＳ３１およびＳＳ４１が形成される。これらの接続面ＴＳ２１、ＳＳ３１およびＳＳ４１の傾斜角は、エッチング条件における堆積物が堆積される量とエッチングされる量とのバランスを変えることで、ある程度の範囲で調整することが可能である。
【０１５６】
なお、ステップＳ７では、キャップ絶縁膜ＣＰ１のうち、キャップ絶縁膜ＣＰ１の上面と側面との間の角部がエッチングされ、いわゆる面取りされた状態になる。
【０１５７】
また、ステップＳ７では、図示は省略するが、制御ゲート電極ＣＧのＸ軸方向（ゲート長方向）における両側面がエッチングされ、制御ゲート電極ＣＧのＸ軸方向の幅が狭くなる場合がある。このような場合には、ステップＳ６において、制御ゲート電極ＣＧのＸ軸方向の幅が所望の幅よりも大きくなるように、絶縁膜５および導電膜４（図２１参照）をパターニングすることが好ましい。
【０１５８】
ステップＳ７では、等方性エッチングのみを行ってもよいが、等方性エッチングを行う前に異方性エッチングを行ってもよい。異方性エッチングを行うことにより、距離ＤＳ１が距離ＤＳ２よりも長くなり、距離ＤＳ１が距離ＤＳ３よりも長くなるように、領域ＦＡ２の表面を形状精度よくエッチングすることができる。また、異方性エッチングを行った後、等方性エッチングを行うことにより、異方性エッチングにより損傷を受けたおそれがある部分を等方的にエッチングすることができるので、メモリトランジスタＭＴ（後述する図４５および図４６参照）の特性を向上させることができる。
【０１５９】
次に、犠牲酸化膜ＳＯＦ１を形成する（図９のステップＳ８）。
【０１６０】
このステップＳ８では、まず、図２９および図３０に示すように、レジスト膜ＲＦ１および反射防止膜ＢＡ１を含むマスクパターンＭＰ１（図２７および図２８参照）を除去する。
【０１６１】
このステップＳ８では、次に、図２９および図３０に示すように、フィンＦＡの表面、および、制御ゲート電極ＣＧの側面を酸化し、犠牲酸化膜ＳＯＦ１を形成する。犠牲酸化膜ＳＯＦ１は、ｎ−型半導体領域ＶＭＧを形成する際に、フィンＦＡの表面、および、制御ゲート電極ＣＧの側面を保護する保護膜である。犠牲酸化膜ＳＯＦ１を、例えば熱酸化法もしくはＩＳＳＧ酸化法により、または、熱酸化法とＩＳＳＧ酸化法とを併用することにより、形成することができる。
【０１６２】
このとき、フィンＦＡのうち、平面視において、領域ＦＡ１を挟んで領域ＦＡ２と反対側に配置された領域ＦＡ３の表面が酸化される。領域ＦＡ２が、領域ＦＡ１に対して、Ｘ軸方向における正側に配置されている場合、領域ＦＡ３は、領域ＦＡ１に対して、Ｘ軸方向における負側に配置されている。
【０１６３】
このように、領域ＦＡ３の表面を酸化することにより、ステップＳ８では、領域ＦＡ３の上面ＴＳ３を、領域ＦＡ１の上面ＴＳ１よりも低くし、領域ＦＡ３の側面ＳＳ５を、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側に後退させる。
【０１６４】
好適には、領域ＦＡ３の上面ＴＳ３が領域ＦＡ２の上面ＴＳ２よりも高くなるように、上面ＴＳ３を低くし、領域ＦＡ３の側面ＳＳ５が、Ｙ軸方向において、領域ＦＡ２の側面ＳＳ３に対してＹ軸方向における正側に配置されるように、側面ＳＳ５を後退させる。これにより、領域ＦＡ３の上面ＴＳ３を、領域ＦＡ１の上面ＴＳ１とほとんど同程度の高さに配置することができ、Ｙ軸方向において、領域ＦＡ３の側面ＳＳ５を、領域ＦＡ１の側面ＳＳ１とほとんど同程度の位置に配置することができ、制御トランジスタＣＴに流れるオン電流が低下することを防止または抑制することができる。
【０１６５】
さらに、ステップＳ８では、領域ＦＡ３の表面を酸化することにより、領域ＦＡ３の側面ＳＳ６を、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に後退させる。このとき、領域ＦＡ３のＹ軸方向における幅ＷＤ３は、領域ＦＡ１のＹ軸方向における幅ＷＤ１よりも狭くなる。
【０１６６】
好適には、領域ＦＡ３の側面ＳＳ６が、Ｙ軸方向において、領域ＦＡ２の側面ＳＳ４に対してＹ軸方向における負側に配置されるように、側面ＳＳ６を後退させる。このとき、領域ＦＡ３のＹ軸方向における幅ＷＤ３は、領域ＦＡ２のＹ軸方向における幅ＷＤ２よりも広くなる。これにより、Ｙ軸方向において、領域ＦＡ３の側面ＳＳ６を、領域ＦＡ１の側面ＳＳ２とほとんど同程度の位置に配置することができ、制御トランジスタＣＴに流れるオン電流が低下することを防止または抑制することができる。
【０１６７】
領域ＦＡ１と領域ＦＡ３との間に、領域ＦＡ３１が形成されてもよい。このような場合、好適には、領域ＦＡ３１は、領域ＦＡ１の上面ＴＳ１と領域ＦＡ３の上面ＴＳ３とを接続する接続面ＴＳ３１と、領域ＦＡ１の側面ＳＳ１と領域ＦＡ３の側面ＳＳ５とを接続する接続面ＳＳ５１と、領域ＦＡ１の側面ＳＳ２と領域ＦＡ３の側面ＳＳ６とを接続する接続面ＳＳ６１と、を有する。
【０１６８】
図７に示したように、接続面ＴＳ３１の端部ＥＴ３１は、領域ＦＡ３の上面ＴＳ３と接続され、接続面ＴＳ３１の端部ＥＴ３１と反対側の端部ＥＴ３２は、領域ＦＡ１の上面ＴＳ１と接続されてもよい。そして、接続面ＴＳ３１は、端部ＥＴ３１が、端部ＥＴ３２に対してＸ軸方向における負側に位置し、かつ、Ｚ軸方向において、端部ＥＴ３２よりも下方に位置するように、上面ＴＳ３およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１６９】
図８に示したように、接続面ＳＳ５１の端部ＥＳ５１は、領域ＦＡ３の側面ＳＳ５と接続され、接続面ＳＳ５１の端部ＥＳ５１と反対側の端部ＥＳ５２は、領域ＦＡ１の側面ＳＳ１と接続されてもよい。そして、接続面ＳＳ５１は、端部ＥＳ５１が、端部ＥＳ５２に対してＸ軸方向における負側に位置し、かつ、端部ＥＳ５２に対してＹ軸方向における負側に位置するように、側面ＳＳ５およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１７０】
図８に示したように、接続面ＳＳ６１の端部ＥＳ６１は、領域ＦＡ３の側面ＳＳ６と接続され、接続面ＳＳ６１の端部ＥＳ６１と反対側の端部ＥＳ６２は、領域ＦＡ１の側面ＳＳ２と接続されてもよい。そして、接続面ＳＳ６１は、端部ＥＳ６１が、端部ＥＳ６２に対してＸ軸方向における負側に位置し、かつ、端部ＥＳ６２に対してＹ軸方向における正側に位置するように、側面ＳＳ６およびＹＺ平面のいずれに対しても傾斜してもよい。
【０１７１】
次に、図２９および図３０に示すように、ｎ−型半導体領域ＶＭＧを形成する（図９のステップＳ９）。
【０１７２】
このステップＳ９では、キャップ絶縁膜ＣＰ１、および、側面に犠牲酸化膜ＳＯＦ１が形成された制御ゲート電極ＣＧをマスクとして、フィンＦＡに、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を、イオン注入法により導入する。これにより、フィンＦＡのうち、制御ゲート電極ＣＧに対してメモリゲート電極ＭＧ（後述する図３３および図３４参照）が配置される側に位置する部分、すなわち領域ＦＡ２に、ｎ−型半導体領域ＶＭＧが形成される。
【０１７３】
領域ＦＡ２の表面に、犠牲酸化膜ＳＯＦ１が形成されている。そのため、領域ＦＡ２にｎ型の不純物をイオン注入法により導入する際に、領域ＦＡ２の表面に損傷が加えられることを防止することができる。
【０１７４】
前述したように、領域ＦＡ２の上面ＴＳ２は、領域ＦＡ１の上面ＴＳ１よりも低く、領域ＦＡ２の側面ＳＳ３は、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側に配置され、領域ＦＡ２の側面ＳＳ４は、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に配置されている。そのため、イオン注入により注入される不純物イオンが、フィンＦＡのうち、制御ゲート電極ＣＧ下に位置する部分、すなわち領域ＦＡ１にまで導入されるので、ｎ−型半導体領域ＶＭＧを所望の領域に形状精度よく形成することができる。
【０１７５】
なお、ｎ−型半導体領域ＶＭＧは、フィンＦＡのうち、制御ゲート電極ＣＧに対して、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側と反対側、すなわち領域ＦＡ３に形成されてもよい。しかし、図２９および図３０では、制御ゲート電極ＣＧに対して、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側と反対側に形成されるｎ−型半導体領域については、図示を省略する。すなわち、ｎ−型半導体領域ＶＭＧは、領域ＦＡ３にも形成されるが、図２９および図３０では図示を省略する。
【０１７６】
また、半導体装置の製造工程のうち以後の工程を示す断面図（図３１〜図４８）においては、図面の簡略化のために、ｎ−型半導体領域ＶＭＧの図示を省略する。
【０１７７】
次に、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、絶縁膜６を形成する（図９のステップＳ１０）。
【０１７８】
このステップＳ１０では、まず、図３１および図３２に示すように、犠牲酸化膜ＳＯＦ１を、例えばドライエッチングなどによりエッチングして除去する。これにより、領域ＦＡ２およびＦＡ３の表面が露出する。
【０１７９】
このステップＳ１０では、次に、図３１および図３２に示すように、素子分離膜ＳＴＭ上、フィンＦＡ上、制御ゲート電極ＣＧの表面、および、キャップ絶縁膜ＣＰ１の表面に、絶縁膜６を形成する。絶縁膜６は、内部に電荷蓄積部を有する絶縁膜であり、例えば絶縁膜６ａと、絶縁膜６ａ上の電荷蓄積部としての絶縁膜６ｂと、絶縁膜６ｂ上の絶縁膜６ｃと、を含む積層膜である。
【０１８０】
このうち、領域ＦＡ２の表面については、領域ＦＡ２の上面ＴＳ２上、領域ＦＡ２の側面ＳＳ３上、および、領域ＦＡ２の側面ＳＳ４上に、絶縁膜６ａを形成する。言い換えれば、領域ＦＡ２の上面ＴＳ２、領域ＦＡ２の側面ＳＳ３、および、領域ＦＡ２の側面ＳＳ４に、絶縁膜６ａを形成する。例えば酸化シリコン膜からなる絶縁膜６ａを、例えば熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。絶縁膜６ａの膜厚を、例えば４ｎｍ程度とすることができる。
【０１８１】
次に、絶縁膜６ａ上に、絶縁膜６ｂを形成する。例えば窒化シリコン膜またはケイ酸ハフニウム膜からなる絶縁膜６ｂを、例えばＣＶＤ法などにより形成することができる。絶縁膜６ｂの膜厚を、例えば７ｎｍ程度とすることができる。
【０１８２】
次に、絶縁膜６ｂ上に、絶縁膜６ｃを形成する。絶縁膜６ｃとして、例えば酸化シリコン膜、酸窒化シリコン膜または酸化アルミニウム膜からなる絶縁膜６ｃを、例えばＣＶＤ法、ＩＳＳＧ酸化法などにより形成することができる。絶縁膜６ｃの膜厚を、例えば９ｎｍ程度とすることができる。
【０１８３】
このように、ステップＳ１０では、領域ＦＡ２の上面ＴＳ２上、領域ＦＡ２の側面ＳＳ３上、および、領域ＦＡ２の側面ＳＳ４上に、絶縁膜６を形成する。言い換えれば、領域ＦＡ２の上面ＴＳ２、領域ＦＡ２の側面ＳＳ３、および、領域ＦＡ２の側面ＳＳ４を覆うように、絶縁膜６を形成する。
【０１８４】
絶縁膜６は、メモリゲート電極ＭＧ（後述する図３３および図３４参照）のゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜６は、電荷蓄積部としての絶縁膜６ｂを、電荷ブロック層としての絶縁膜６ａと絶縁膜６ｃとで挟んだ構造を有する。そして、絶縁膜６ａおよび６ｃからなる電荷ブロック層のポテンシャル障壁高さが、絶縁膜６ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１８５】
なお、本実施の形態においては、トラップ準位を有する絶縁膜として、例えば窒化シリコン膜からなる絶縁膜６ｂを用いるが、窒化シリコン膜を用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム（アルミナ）膜、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１８６】
次に、図３１および図３２に示すように、絶縁膜６上に、導電膜７を形成する（図１０のステップＳ１１）。
【０１８７】
好適には、導電膜７は、例えば多結晶シリコン膜、すなわちポリシリコン膜などのシリコン膜からなる。このような導電膜７を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導電膜７をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１８８】
導電膜７として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。不純物は、導電膜７の成膜時または成膜後に導入することができる。導電膜７の成膜後のイオン注入で導電膜７に不純物を導入することもできるが、導電膜７の成膜時に導電膜７に不純物を導入することもできる。導電膜７の成膜時に不純物を導入する場合には、導電膜７の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜７を成膜することができる。
【０１８９】
次に、図３３および図３４に示すように、異方性エッチング技術を用いて導電膜７をエッチバックすることにより、メモリゲート電極ＭＧを形成する（図１０のステップＳ１２）。
【０１９０】
このステップＳ１２では、導電膜７の膜厚の分だけ導電膜７をエッチバックすることにより、制御ゲート電極ＣＧの両側面に、絶縁膜６を介して導電膜７をサイドウォールスペーサ状に残し、他の領域の導電膜７を除去する。
【０１９１】
これにより、制御ゲート電極ＣＧの両側面のうち、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側の側面上に、絶縁膜６を介して導電膜７をサイドウォールスペーサ状に残すことにより、残された導電膜７を含むメモリゲート電極ＭＧを形成する。具体的には、領域ＦＡ２の上面ＴＳ２上、領域ＦＡ２の側面ＳＳ３上、および、領域ＦＡ２の側面ＳＳ４上に、メモリゲート電極ＭＧを、絶縁膜６を介して形成する。言い換えれば、領域ＦＡ２の上面ＴＳ２、領域ＦＡ２の側面ＳＳ３、および、領域ＦＡ２の側面ＳＳ４を覆うように、メモリゲート電極ＭＧを形成する。
【０１９２】
また、制御ゲート電極ＣＧの両側面のうち、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側と反対側の側面上に、絶縁膜６を介して導電膜７をサイドウォールスペーサ状に残すことにより、残された導電膜７を含むスペーサＳＰ１を形成する。具体的には、領域ＦＡ３の上面ＴＳ３上、領域ＦＡ３の側面ＳＳ５上、および、領域ＦＡ３の側面ＳＳ６上に、スペーサＳＰ１を、絶縁膜６を介して形成する。言い換えれば、領域ＦＡ３の上面ＴＳ３、領域ＦＡ３の側面ＳＳ５、および、領域ＦＡ３の側面ＳＳ６を覆うように、スペーサＳＰ１を形成する。
【０１９３】
メモリゲート電極ＭＧは、絶縁膜６を介して制御ゲート電極ＣＧと隣り合うように形成される。メモリゲート電極ＭＧとスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側面に形成される。
【０１９４】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ１の両側面のうち、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側の側面上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７を含む。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ１の両側面のうち、当該制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧが配置される側と反対側の側面上に、絶縁膜６を介してサイドウォールスペーサ状に残された導電膜７を含む。
【０１９５】
ステップＳ１２のエッチバック工程を行った段階で、絶縁膜６のうち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分が、露出される。一方、メモリゲート電極ＭＧと領域ＦＡ２との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜６が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図３９および図４０参照）となる。
【０１９６】
次に、スペーサＳＰ１を除去する（図１０のステップＳ１３）。
【０１９７】
このステップＳ１３では、まず、図３５および図３６に示すように、絶縁膜６上に、メモリゲート電極ＭＧおよびスペーサＳＰ１を覆うように、例えば有機膜からなる反射防止膜ＢＡ２を形成し、反射防止膜ＢＡ２上にレジスト膜ＲＦ２を形成する。このように、レジスト膜ＲＦ２と、絶縁膜６、メモリゲート電極ＭＧおよびスペーサＳＰ１との間に形成される反射防止膜ＢＡ２は、ＢＡＲＣと称される。そして、レジスト膜ＲＦ２をパターニングする。
【０１９８】
ここでは、反射防止膜ＢＡ２のうち、隣り合う２つの制御ゲート電極ＣＧの間に位置する部分、すなわちスペーサＳＰ１を覆う部分がレジスト膜ＲＦ２から露出するように、レジスト膜ＲＦ２をパターニングする。また、反射防止膜ＢＡ２のうち、一方の制御ゲート電極ＣＧを挟んで他方の制御ゲート電極ＣＧと反対側に位置する部分、すなわちメモリゲート電極ＭＧを覆う部分がレジスト膜ＲＦ２で覆われるように、レジスト膜ＲＦ２をパターニングする。
【０１９９】
このステップＳ１３では、次に、図３５および図３６に示すように、パターニングされたレジスト膜ＲＦ２をエッチングマスクとし、例えばフルオロカーボンガス、アルゴン（Ａｒ）ガスおよび酸素（Ｏ２）ガスの混合ガスをエッチングガスとして用いたドライエッチングにより、反射防止膜ＢＡ２をパターニングする。これにより、反射防止膜ＢＡ２のうち、メモリゲート電極ＭＧを覆う部分、および、レジスト膜ＲＦ１のうち、メモリゲート電極ＭＧを覆う部分、を含むマスクパターンＭＰ２が形成される。
【０２００】
このステップＳ１３では、次に、図３７および図３８に示すように、形成されたマスクパターンＭＰ２（図３５および図３６参照）をエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、マスクパターンＭＰ２で覆われていたので、エッチングされずに残される。
【０２０１】
このステップＳ１３では、次に、図３７および図３８に示すように、マスクパターンＭＰ２を除去する。
【０２０２】
次に、図３９および図４０に示すように、メモリゲート電極ＭＧで覆われていない部分の絶縁膜６を、エッチングによって除去する（図１０のステップＳ１４）。このステップＳ１４では、例えば酸化シリコン膜からなる絶縁膜６ｃおよび６ａを、例えばフッ酸（ＨＦ）を用いたウェットエッチングによりエッチングし、例えば窒化シリコン膜からなる絶縁膜６ｂを、例えば熱リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングによりエッチングする。
【０２０３】
このとき、絶縁膜６のうち、メモリゲート電極ＭＧとフィンＦＡの領域ＦＡ２との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する部分は、除去されずに残され、絶縁膜６のうち、他の領域に位置する部分は除去される。そして、メモリゲート電極ＭＧとフィンＦＡの領域ＦＡ２との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜６を含むゲート絶縁膜ＧＩｍが形成される。
【０２０４】
なお、ステップＳ１４において、絶縁膜６のうち、絶縁膜６ｃおよび絶縁膜６ｂが除去され、絶縁膜６ａが除去されずに残されるように、エッチングを行うこともできる。
【０２０５】
次に、図４１および図４２に示すように、ｎ−型半導体領域１１ａおよび１１ｂを、イオン注入法などを用いて形成する（図１０のステップＳ１５）。
【０２０６】
このステップＳ１５では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして用いて、フィンＦＡのうち、領域ＦＡ２および領域ＦＡ３に導入する。これにより、フィンＦＡの領域ＦＡ２にｎ−型半導体領域１１ａが形成され、フィンＦＡの領域ＦＡ３にｎ−型半導体領域１１ｂが形成される。
【０２０７】
この際、ｎ−型半導体領域１１ａは、領域ＦＡ２で、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域１１ｂは、領域ＦＡ３で、制御ゲート電極ＣＧの側面に自己整合して形成される。
【０２０８】
次に、図４３および図４４に示すように、制御ゲート電極ＣＧの側面、ならびに、メモリゲート電極ＭＧの側面に、サイドウォールスペーサＳＷを形成する（図１０のステップＳ１６）。
【０２０９】
まず、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ１およびメモリゲート電極ＭＧを覆うように、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。
【０２１０】
このようにして、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側で制御ゲート電極ＣＧと隣り合う部分の絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。また、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側でメモリゲート電極ＭＧと隣り合う部分の絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。
【０２１１】
これらのサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０２１２】
なお、図４３および図４４に示す例では、制御ゲート電極ＣＧとサイドウォールスペーサＳＷとの間、および、メモリゲート電極ＭＧとサイドウォールスペーサＳＷとの間には、例えば酸化シリコンからなる絶縁膜ＳＩＦが介在している。
【０２１３】
次に、図４５および図４６に示すように、ｎ＋型半導体領域１２ａおよび１２ｂを、イオン注入法などを用いて形成する（図１０のステップＳ１７）。このステップＳ１７では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、それらと隣り合うサイドウォールスペーサＳＷとをマスクとして用いて、フィンＦＡのうち、領域ＦＡ２およびＦＡ３に導入する。これにより、フィンＦＡの領域ＦＡ２にｎ＋型半導体領域１２ａが形成され、フィンＦＡの領域ＦＡ３にｎ＋型半導体領域１２ｂが形成される。
【０２１４】
この際、ｎ＋型半導体領域１２ａは、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷに自己整合して形成され、ｎ＋型半導体領域１２ｂは、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷに自己整合して形成される。
【０２１５】
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、ＬＤＤ構造を有し、メモリトランジスタＭＴのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、ＬＤＤ構造を有し、制御トランジスタＣＴのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
【０２１６】
その後、ｎ−型半導体領域１１ａおよび１１ｂ、ならびに、ｎ＋型半導体領域１２ａおよび１２ｂなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０２１７】
これにより、図４５および図４６に示すように、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣが形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｃと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣが形成される。なお、隣り合う２つのメモリセルＭＣとしてのメモリセルＭＣ１およびＭＣ２は、ｎ＋型半導体領域１２ｂを共有する。
【０２１８】
次に、図４７および図４８に示すように、金属シリサイド層１３を形成する（図１０のステップＳ１８）。
【０２１９】
このステップＳ１８では、まず、素子分離膜ＳＴＭ上、および、フィンＦＡ上に、キャップ絶縁膜ＣＰ１、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａおよび１２ｂ、ならびに、メモリゲート電極ＭＧのそれぞれの上層部を、金属膜と反応させる。これにより、ｎ＋型半導体領域１２ａおよび１２ｂ、ならびに、メモリゲート電極ＭＧの各々の表面に、金属シリサイド層１３がそれぞれ形成される。
【０２２０】
金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。その後、未反応の金属膜を除去する。このようないわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１２ａおよび１２ｂ、ならびに、メモリゲート電極ＭＧの各々の表面に、金属シリサイド層１３を形成することができる。
【０２２１】
次に、図５に示すように、絶縁膜１４、層間絶縁膜１５およびプラグＰＧを形成する（図１０のステップＳ１９）。
【０２２２】
このステップＳ１９では、まず、キャップ絶縁膜ＣＰ１、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、および、サイドウォールスペーサＳＷを覆うように、絶縁膜１４を形成する。絶縁膜１４は、例えば窒化シリコン膜からなる。絶縁膜１４を、例えばＣＶＤ法により形成することができる。
【０２２３】
このステップＳ１９では、次に、絶縁膜１４上に、層間絶縁膜１５を形成する。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５を、例えばＣＶＤ法により形成した後、層間絶縁膜１５の上面を平坦化する。
【０２２４】
このステップＳ１９では、次に、層間絶縁膜１５および絶縁膜１４を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜１５上に形成したレジストパターン（図示は省略）をエッチングマスクとして、層間絶縁膜１５および絶縁膜１４をドライエッチングすることにより、層間絶縁膜１５および絶縁膜１４にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０２２５】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図５では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０２２６】
図５に示すように、コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａおよび１２ｂの各々の上などに形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域１２ａおよび１２ｂの各々の上の金属シリサイド層１３が露出する。そして、コンタクトホールＣＮＴに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ａおよび１２ｂの各々の上に形成された金属シリサイド層１３と接触することにより、ｎ＋型半導体領域１２ａおよび１２ｂの各々と電気的に接続される。なお、図５では図示を省略するが、プラグＰＧは、メモリゲート電極ＭＧと電気的に接続されてもよい。
【０２２７】
次に、図５に示すように、プラグＰＧが埋め込まれた層間絶縁膜１５上に、第１層目の配線である金属配線ＭＷ１およびＭＷ２を形成する（図１０のステップＳ２０）。ここでは、金属配線ＭＷ１およびＭＷ２を、例えばダマシン技術としてシングルダマシン技術を用いて形成する場合について説明する。
【０２２８】
まず、プラグＰＧが埋め込まれた層間絶縁膜１５上に、絶縁膜１６を形成する。絶縁膜１６は、複数の絶縁膜の積層膜で形成することもできる。次に、レジストパターン（図示は省略）をエッチングマスクとしたドライエッチングによって絶縁膜１６の所定の領域に配線溝を形成する。
【０２２９】
次に、形成された配線溝の底部および側壁上を含む絶縁膜１６上に、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜または窒化タンタル（ＴａＮ）膜などからなるバリア導体膜を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅（Ｃｕ）のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅（Ｃｕ）めっき膜を形成して、Ｃｕめっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれたＣｕを主導電材料とする第１層目の配線である金属配線ＭＷ１およびＭＷ２を形成する。なお、図５では、図面の簡略化のために、金属配線ＭＷ１およびＭＷ２は、バリア導体膜、シード層およびＣｕめっき膜を一体化して示している。
【０２３０】
金属配線ＭＷ１は、プラグＰＧを介して、メモリセルＭＣの半導体領域ＭＤと電気的に接続され、金属配線ＭＷ２は、プラグＰＧを介して、メモリセルＭＣの半導体領域ＭＳと電気的に接続される。その後、デュアルダマシン法などにより第２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【０２３１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０２３２】
＜電荷蓄積部に注入された電子および正孔の分布＞
次に、電荷蓄積部としての絶縁膜６ｂに注入された電子および正孔の分布について、比較例と対比しながら説明する。
【０２３３】
図４９および図５０は、比較例の半導体装置の要部断面図である。図４９は、図７において、図５に示す断面図のうち二点鎖線で囲まれた領域ＲＧ２を拡大して示したのと同様に、比較例の半導体装置の断面図を拡大して示す。図５０は、図８において、図６に示す断面図のうち二点鎖線で囲まれた領域ＲＧ３を拡大して示したのと同様に、比較例の半導体装置の断面図を拡大して示す。
【０２３４】
図４９および図５０に示すように、比較例の半導体装置では、フィンＦＡのうちメモリゲート電極ＭＧに覆われた部分、すなわち領域ＦＡ２の表面が掘り込まれていない。そのため、比較例の半導体装置では、領域ＦＡ２の上面ＴＳ２は、Ｚ軸方向において、領域ＦＡ１の上面ＴＳ１と同じ高さ位置に配置され、領域ＦＡ２の側面ＳＳ３は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１と同じ位置に配置され、領域ＦＡ２の側面ＳＳ４は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２と同じ位置に配置されている。また、領域ＦＡ３の上面ＴＳ３は、Ｚ軸方向において、領域ＦＡ１の上面ＴＳ１と同じ高さ位置に配置され、領域ＦＡ３の側面ＳＳ５は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１と同じ位置に配置され、領域ＦＡ３の側面ＳＳ６は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ２と同じ位置に配置されている。
【０２３５】
図４９に示すように、比較例の半導体装置では、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間に位置する部分の全てが、領域ＦＡ２の上面ＴＳ２に平行である。そのため、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である絶縁膜６ｂに、前述したＳＳＩ方式を用いてホットエレクトロンとしての電子を注入することにより、データを書き込む場合、電子は、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間に位置する部分に一様に注入されやすい。すなわち、電子ＥＬは、図４９の矢印ＥＬＡ１に示すように、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分のみならず、ソース領域としての半導体領域ＭＳ側の部分にも注入されやすい。
【０２３６】
また、図５０に示すように、比較例の半導体装置では、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間に位置する部分の全てが、領域ＦＡ２の側面ＳＳ３に平行である。そのため、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である絶縁膜６ｂに、前述したＳＳＩ方式を用いてホットエレクトロンとしての電子を注入することにより、データを書き込む場合、電子は、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間に位置する部分に一様に注入されやすい。すなわち、電子ＥＬは、図５０の矢印ＥＬＡ２に示すように、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分のみならず、ソース領域としての半導体領域ＭＳ側の部分にも注入されやすい。
【０２３７】
また、図５０に示すように、比較例の半導体装置では、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間に位置する部分の全てが、領域ＦＡ２の側面ＳＳ４に平行である。そのため、ゲート絶縁膜ＧＩｍ中の電荷蓄積部である絶縁膜６ｂに、前述したＳＳＩ方式を用いてホットエレクトロンとしての電子を注入することにより、データを書き込む場合、電子は、絶縁膜６ｂのうち、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間に位置する部分に一様に注入されやすい。すなわち、電子ＥＬは、図５０の矢印ＥＬＡ３に示すように、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分のみならず、ソース領域としての半導体領域ＭＳ側の部分にも注入されやすい。
【０２３８】
一方、図４９に示すように、比較例の半導体装置では、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、メモリゲート電極ＭＧの下面のうち制御ゲート電極ＣＧ側の端部Ｅ１０１に集中する。そのため、正孔ＨＬは、図４９の矢印ＨＬＡ１に示すように、メモリゲート電極ＭＧのうち上面ＴＳ２と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわち端部Ｅ１０１側の部分に注入されやすい。
【０２３９】
また、図５０に示すように、比較例の半導体装置では、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、メモリゲート電極ＭＧの側面であって、側面ＳＳ３と対向する側面のうち、制御ゲート電極ＣＧ側の端部Ｅ１０２に集中する。そのため、正孔ＨＬは、図５０の矢印ＨＬＡ２に示すように、メモリゲート電極ＭＧのうち側面ＳＳ３と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわち端部Ｅ１０２側の部分に注入されやすい。
【０２４０】
また、図５０に示すように、比較例の半導体装置では、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、メモリゲート電極ＭＧの側面であって、側面ＳＳ４と対向する側面のうち、制御ゲート電極ＣＧ側の端部Ｅ１０３に集中する。そのため、正孔ＨＬは、図５０の矢印ＨＬＡ３に示すように、メモリゲート電極ＭＧのうち側面ＳＳ４と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわち端部Ｅ１０３側の部分に注入されやすい。
【０２４１】
したがって、比較例の半導体装置では、データを書き込む際に、例えば窒化シリコン膜からなる絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とが、互いに異なるか、または、互いに離れている。特に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとが突出部としてのフィンＦＡを跨ぐ場合、フィンＦＡの上面側およびフィンＦＡの両側面側の各々において、データを書き込む際に電荷蓄積部に注入された電子の分布と、データを消去する際に電荷蓄積部に注入された正孔の分布とが、互いに異なりやすい。そのため、書き込み動作と消去動作を多数回繰り返した場合、絶縁膜６ｂを含めたゲート絶縁膜ＧＩｍに残留する正孔の数が増加し、メモリセルの保持特性（リテンション特性）が低下し、半導体装置の特性を向上させることができない。
【０２４２】
ここで、メモリセルの保持特性とは、書き込み動作と消去動作を多数回、例えば１０００回程度繰り返した後、室温よりも高温、例えば１５０℃程度で長時間、例えば１００時間程度放置する際のメモリトランジスタの閾値電圧の経時変化により、評価することができる。
【０２４３】
前述したように、不揮発性メモリの微細化に伴って、メモリゲート電極ＭＧのゲート長が短くなると、ＦＮ型トンネル現象による消去方法を用いた場合に、ＢＴＢＴ現象による消去方法を用いた場合と比較して、消費電流を低減できる効果が顕著になる。しかし、上記したように、ＦＮ型トンネル現象による消去方法を用いた場合、データを消去する際に絶縁膜６ｂに注入された正孔の分布が、データを書き込む際に絶縁膜６ｂに注入された電子の分布と異なるという課題が顕著になる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとがフィンＦＡを跨ぐ場合、データを書き込む際に電荷蓄積部に注入された電子の分布と、データを消去する際に電荷蓄積部に注入された正孔の分布とが、互いに異なるという課題が顕著になる。そのため、不揮発性メモリを容易に微細化することができない。
【０２４４】
なお、上記特許文献１に開示された技術でも、半導体基板は、第１の面と、第１の面から深さ方向に向かって第１の面よりも低い第２の面を有し、コントロールゲート電極は、第１の面上に設けられ、メモリゲート電極は、第２の面上に設けられている。
【０２４５】
しかし、上記特許文献１に開示された技術では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧがフィンＦＡを跨ぐ場合に、領域ＦＡ２の側面ＳＳ３を領域ＦＡ１の側面ＳＳ１に対して後退させることは、記載されていない。また、上記特許文献１に開示された技術は、メモリゲート電極の幅を縮小した場合、メモリゲート電極下のチャネル長も短くなり、オフリーク電流が増大してしまう、という課題を解決するための技術である。
【０２４６】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態の半導体装置では、領域ＦＡ２の上面ＴＳ２は、領域ＦＡ１の上面ＴＳ１よりも低く、かつ、領域ＦＡ２の側面ＳＳ３は、Ｙ軸方向において、領域ＦＡ１の側面ＳＳ１に対してＹ軸方向における負側に配置されている。
【０２４７】
本実施の形態の半導体装置において、絶縁膜６ｂに、前述したＳＳＩ方式を用いてホットエレクトロンとしての電子を注入することにより、データを書き込む場合を考える。このような場合、図７の矢印ＥＬＡ１に示すように、電子ＥＬは、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分ＰＴ２２には注入されやすい。しかし、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間の絶縁膜６ｂのうち、ソース領域としての半導体領域ＭＳ側の部分ＰＴ２１には注入されにくい。
【０２４８】
また、上記したＳＳＩ方式を用いてデータを書き込む場合、図８の矢印ＥＬＡ２に示すように、電子ＥＬは、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分ＰＳ３２には注入されやすい。しかし、ソース領域としての半導体領域ＭＳ側の部分ＰＳ３１には注入されにくい。
【０２４９】
一方、本実施の形態の半導体装置において、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合を考える。このような場合、図７の矢印ＨＬＡ１に示すように、正孔ＨＬは、メモリゲート電極ＭＧのうち上面ＴＳ２と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわち下側の部分ＰＴ２３に加え、部分ＰＴ２２にも注入される。
【０２５０】
また、上記したＦＮ型トンネル現象を用いてデータを消去する場合、図８の矢印ＨＬＡ２に示すように、正孔ＨＬは、メモリゲート電極ＭＧのうち側面ＳＳ３と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわちＹ軸方向における負側の部分ＰＳ３３に加え、部分ＰＳ３２にも注入される。
【０２５１】
このように、本実施の形態の半導体装置では、データを書き込む際にも、絶縁膜６ｂのうち部分ＰＴ２２および部分ＰＳ３２に電子が注入され、データを消去する際にも、絶縁膜６ｂのうち部分ＰＴ２２および部分ＰＳ３２に正孔が注入される。そのため、本実施の形態の半導体装置では、領域ＦＡ２の上面ＴＳ２側および側面ＳＳ３側の各々において、データを書き込む際に絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とが、互いに近づく。したがって、書き込み動作と消去動作を多数回繰り返した場合でも、絶縁膜６ｂを含めたゲート絶縁膜ＧＩｍに残留する正孔の数が増加しないので、メモリセルの保持特性（リテンション特性）が低下することを防止または抑制することができ、半導体装置の特性を向上させることができる。
【０２５２】
さらに、好適には、領域ＦＡ２の側面ＳＳ４は、領域ＦＡ１の側面ＳＳ２に対してＹ軸方向における正側に配置されている。
【０２５３】
そのため、上記したＳＳＩ方式を用いてデータを書き込む場合、図８の矢印ＥＬＡ３に示すように、電子ＥＬは、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間の絶縁膜６ｂのうち、ドレイン領域としての半導体領域ＭＤ側の部分ＰＳ４２には注入されやすい。しかし、ソース領域としての半導体領域ＭＳ側の部分ＰＳ４１には注入されにくい。
【０２５４】
また、上記したＦＮ型トンネル現象を用いてデータを消去する場合、図８の矢印ＨＬＡ３に示すように、正孔ＨＬは、メモリゲート電極ＭＧのうち側面ＳＳ４と対向する部分と、制御ゲート電極ＣＧと、の間の絶縁膜６ｂのうち、領域ＦＡ２側すなわちＹ軸方向における正側の部分ＰＳ４３に加え、部分ＰＳ４２にも注入される。
【０２５５】
このような場合、データを書き込む際に、絶縁膜６ｂのうち部分ＰＳ４２に電子が注入され、データを消去する際に、絶縁膜６ｂのうち部分ＰＳ４２に正孔が注入される。そのため、領域ＦＡ２の側面ＳＳ４側においても、データを書き込む際に絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とが、互いに近づく。したがって、書き込み動作と消去動作を多数回繰り返した場合でも、絶縁膜６ｂを含めたゲート絶縁膜ＧＩｍに残留する正孔の数が増加しないので、メモリセルの保持特性（リテンション特性）が低下することを防止または抑制することができ、半導体装置の特性を向上させることができる。
【０２５６】
すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとがフィンＦＡを跨ぐ場合、領域ＦＡ２の上面ＴＳ２を領域ＦＡ１の上面ＴＳ１よりも低くしただけでは、以下のような問題がある。すなわち、領域ＦＡ２のＹ軸方向における少なくとも一方の側面側において、データを書き込む際に絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とが、互いに異なるという問題がある。
【０２５７】
しかし、本実施の形態の半導体装置では、領域ＦＡ２の上面ＴＳ２を領域ＦＡ１の上面ＴＳ１よりも低くし、かつ、領域ＦＡ２のＹ軸方向における両側の少なくとも一方の側で、領域ＦＡ２の側面を領域ＦＡ１の側面に対して後退させる。これにより、領域ＦＡ２のＹ軸方向における少なくとも一方の側面側において、データを書き込む際に絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とを、互いに近づけることができる。
【０２５８】
なお、好適には、領域ＦＡ２の上面ＴＳ２を領域ＦＡ１の上面ＴＳ１よりも低くし、かつ、領域ＦＡ２のＹ軸方向における両側で、領域ＦＡ２の側面を領域ＦＡ１の側面に対して後退させる。これにより、領域ＦＡ２のＹ軸方向における両側面側において、データを書き込む際に絶縁膜６ｂに注入された電子の分布と、データを消去する際に絶縁膜６ｂに注入された正孔の分布とを、互いに近づけることができる。
【０２５９】
図７および図８に示すように、領域ＦＡ１と領域ＦＡ２との間に領域ＦＡ２１が形成され、領域ＦＡ１の上面ＴＳ１と領域ＦＡ２の上面ＴＳ２とが接続面ＴＳ２１により接続されている場合を考える。このような場合、好適には、部分ＰＴ２１は、メモリゲート電極ＭＧと領域ＦＡ２の上面ＴＳ２との間の絶縁膜６ｂのうち、上面ＴＳ２に沿って形成された部分であり、部分ＰＴ２２は、上面ＴＳ２に対して傾斜した部分である。
【０２６０】
このような場合、メモリゲート電極ＭＧは、上面ＴＳ２と対向した電極部ＭＧ２１と、電極部ＭＧ２１に対して制御ゲート電極ＣＧ側に形成された電極部ＭＧ２２と、を含む。電極部ＭＧ２２は、電極部ＭＧ２１の下面ＢＴ２１と、電極部ＭＧ２２の制御ゲート電極ＣＧ側の側面ＢＴ２３と、を接続する下面としての接続面ＢＴ２２を有する。電極部ＭＧ２２の接続面ＢＴ２２の端部ＥＴ２３は、電極部ＭＧ２１の下面ＢＴ２１と接続され、電極部ＭＧ２２の接続面ＢＴ２２の端部ＥＴ２３と反対側の端部ＥＴ２４は、電極部ＭＧ２２の側面ＢＴ２３と接続されている。端部ＥＴ２３は、端部ＥＴ２４に対してＸ軸方向における正側に配置され、かつ、Ｚ軸方向において、端部ＥＴ２４よりも下方に配置されている。
【０２６１】
このような場合、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、端部ＥＴ２４にも集中するが、端部ＥＴ２３にも集中する。そのため、図７の矢印ＨＬＡ１に示すように、正孔ＨＬは、部分ＰＴ２３に加え、部分ＰＴ２２にも注入される。
【０２６２】
また、領域ＦＡ１の側面ＳＳ１と領域ＦＡ２の側面ＳＳ３とが接続面ＳＳ３１により接続されている場合、好適には、部分ＰＳ３１は、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ３との間の絶縁膜６ｂのうち、側面ＳＳ３に沿って形成された部分であり、部分ＰＳ３２は、側面ＳＳ３に対して傾斜した部分である。
【０２６３】
このような場合、メモリゲート電極ＭＧは、側面ＳＳ３と対向した電極部ＭＧ３１と、電極部ＭＧ３１に対して制御ゲート電極ＣＧ側に形成された電極部ＭＧ３２と、を含む。電極部ＭＧ３２は、電極部ＭＧ３１の側面ＢＳ３１と、電極部ＭＧ３２の制御ゲート電極ＣＧ側の側面ＢＳ３３と、を接続する接続面ＢＳ３２を有する。電極部ＭＧ３２の接続面ＢＳ３２の端部ＥＳ３３は、電極部ＭＧ３１の側面ＢＳ３１と接続され、電極部ＭＧ３２の接続面ＢＳ３２の端部ＥＳ３３と反対側の端部ＥＳ３４は、電極部ＭＧ３２の側面ＢＳ３３と接続されている。端部ＥＳ３３は、端部ＥＳ３４に対してＸ軸方向における正側に配置され、かつ、Ｙ軸方向において、端部ＥＳ３４に対してＹ軸方向における負側に配置されている。
【０２６４】
このような場合、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、端部ＥＳ３４にも集中するが、端部ＥＳ３３にも集中する。そのため、図８の矢印ＨＬＡ２に示すように、正孔ＨＬは、部分ＰＳ３３に加え、部分ＰＳ３２にも注入される。
【０２６５】
なお、さらに、領域ＦＡ１の側面ＳＳ２と領域ＦＡ２の側面ＳＳ４とが接続面ＳＳ４１により接続されている場合、好適には、部分ＰＳ４１は、メモリゲート電極ＭＧと領域ＦＡ２の側面ＳＳ４との間の絶縁膜６ｂのうち、側面ＳＳ４に沿って形成された部分であり、部分ＰＳ４２は、側面ＳＳ４に対して傾斜した部分である。
【０２６６】
このような場合、メモリゲート電極ＭＧは、側面ＳＳ４と対向した電極部ＭＧ４１と、電極部ＭＧ４１に対して制御ゲート電極ＣＧ側に形成された電極部ＭＧ４２と、を含む。電極部ＭＧ４２は、電極部ＭＧ４１の側面ＢＳ４１と、電極部ＭＧ４２の制御ゲート電極ＣＧ側の側面ＢＳ４３と、を接続する接続面ＢＳ４２を有する。電極部ＭＧ４２の接続面ＢＳ４２の端部ＥＳ４３は、電極部ＭＧ４１の側面ＢＳ４１と接続され、電極部ＭＧ４２の接続面ＢＳ４２の端部ＥＳ４３と反対側の端部ＥＳ４４は、電極部ＭＧ４２の側面ＢＳ４３と接続されている。端部ＥＳ４３は、端部ＥＳ４４に対してＸ軸方向における正側に配置され、かつ、Ｙ軸方向において、端部ＥＳ４４に対してＹ軸方向における正側に配置されている。
【０２６７】
このような場合、絶縁膜６ｂに、前述したＦＮ型トンネル現象を用いて正孔を注入することにより、データを消去する場合、メモリゲート電極ＭＧとフィンＦＡとの間の電界は、端部ＥＳ４４にも集中するが、端部ＥＳ４３にも集中する。そのため、図８の矢印ＨＬＡ３に示すように、正孔ＨＬは、部分ＰＳ４３に加え、部分ＰＳ４２にも注入される。
【０２６８】
なお、図７および図８では図示は省略するが、接続面ＢＴ２２の下面ＢＴ２１側の部分と下面ＢＴ２１の接続面ＢＴ２２側の部分との間に角部が形成されず、接続面ＢＴ２２の下面ＢＴ２１側の部分、および、下面ＢＴ２１の接続面ＢＴ２２側の部分が同一曲面を形成する場合がある。また、接続面ＢＳ３２の側面ＢＳ３１側の部分と側面ＢＳ３１の接続面ＢＳ３２側の部分との間に角部が形成されず、接続面ＢＳ３２の側面ＢＳ３１側の部分、および、側面ＢＳ３１の接続面ＢＳ３２側の部分が同一曲面を形成する場合がある。また、接続面ＢＳ４２の側面ＢＳ４１側の部分と側面ＢＳ４１の接続面ＢＳ４２側の部分との間に角部が形成されず、接続面ＢＳ４２の側面ＢＳ４１側の部分、および、側面ＢＳ４１の接続面ＢＳ４２側の部分が同一曲面を形成する場合がある。
【０２６９】
＜フィンの側面が傾斜した場合の後退幅の定義について＞
次に、フィンの側面が傾斜した場合の後退幅の定義について、図５１を参照しながら説明する。図５１および図５２は、実施の形態の半導体装置の要部断面図である。図５１および図５２は、図５に示す断面図のうち二点鎖線で囲まれた領域ＲＧ４を拡大して示す。なお、図５１および図５２では、図面の簡略化のために、素子分離膜ＳＴＭよりも上方、および、領域ＦＡ２よりも上方の部分の図示を省略している。
【０２７０】
図５１に示すように、側面ＳＳ３が、側面ＳＳ３の上側ほどＹ軸方向における負側に配置されるように、Ｙ軸方向に垂直な平面、すなわちＸＺ平面から傾斜した場合、側面ＳＳ３の上端部ＴＥ３のＹ軸方向における位置を、側面ＳＳ３のＹ軸方向における位置と定義することができる。同様に、側面ＳＳ１が、側面ＳＳ１の上側ほどＹ軸方向における負側に配置されるように、ＸＺ平面から傾斜した場合、側面ＳＳ１の上端部ＴＥ１のＹ軸方向における位置を、側面ＳＳ１のＹ軸方向における位置と定義することができる。このとき、側面ＳＳ３の側面ＳＳ１に対する後退幅である距離ＤＳ２は、Ｙ軸方向における上端部ＴＥ１と上端部ＴＥ３との間の距離となる。なお、Ｚ軸方向における上面ＴＳ１と上面ＴＳ２との間の距離が、距離ＤＳ１である。
【０２７１】
また、図５１に示すように、側面ＳＳ４が、側面ＳＳ４の上側ほどＹ軸方向における正側に配置されるように、ＸＺ平面から傾斜した場合、側面ＳＳ４の上端部ＴＥ４のＹ軸方向における位置を、側面ＳＳ４のＹ軸方向における位置と定義することができる。同様に、側面ＳＳ２が、側面ＳＳ２の上側ほどＹ軸方向における正側に配置されるように、ＸＺ平面から傾斜した場合、側面ＳＳ２の上端部ＴＥ２のＹ軸方向における位置を、側面ＳＳ２のＹ軸方向における位置と定義することができる。このとき、側面ＳＳ４の側面ＳＳ２に対する後退幅である距離ＤＳ３は、Ｙ軸方向における上端部ＴＥ２と上端部ＴＥ４との間の距離となる。
【０２７２】
一方、図５２に示すように、側面ＳＳ３の上部と上面ＴＳ２の側面ＳＳ３側の部分との間に角部が形成されず、側面ＳＳ３の上部、および、上面ＴＳ２の側面ＳＳ３側の部分が同一曲面を形成する場合がある。このような場合には、高さ方向（Ｚ軸方向）における側面ＳＳ３の中央部が同一平面として上側に延長されることにより形成された仮想的な平面を平面ＳＳＶ３と定義し、Ｙ軸方向における上面ＴＳ２の中央部が同一平面として側面ＳＳ３側に延長されることにより形成された仮想的な平面を平面ＴＳＶ３と定義することができる。そして、平面ＳＳＶ３と平面ＴＳＶ３とにより形成される角部を、側面ＳＳ３の上端部ＴＥ３と定義することができる。このときも、側面ＳＳ３の側面ＳＳ１に対する後退幅である距離ＤＳ２は、Ｙ軸方向における上端部ＴＥ１と上端部ＴＥ３との間の距離となる。
【０２７３】
また、図５２に示すように、側面ＳＳ４の上部と上面ＴＳ２の側面ＳＳ４側の部分との間に角部が形成されず、側面ＳＳ４の上部、および、上面ＴＳ２の側面ＳＳ４側の部分が同一曲面を形成する場合がある。このような場合には、高さ方向（Ｚ軸方向）における側面ＳＳ４の中央部が同一平面として上側に延長されることにより形成された仮想的な平面を平面ＳＳＶ４と定義し、Ｙ軸方向における上面ＴＳ２の中央部が同一平面として側面ＳＳ４側に延長されることにより形成された仮想的な平面を平面ＴＳＶ４と定義することができる。そして、平面ＳＳＶ４と平面ＴＳＶ４とにより形成される角部を、側面ＳＳ４の上端部ＴＥ４と定義することができる。このときも、側面ＳＳ４の側面ＳＳ２に対する後退幅である距離ＤＳ３は、Ｙ軸方向における上端部ＴＥ２と上端部ＴＥ４との間の距離となる。
【０２７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２７５】
１  半導体基板
１ａ、１ｂ  主面
２  絶縁膜
２ａ  主面
３  絶縁膜
４  導電膜
５、６、６ａ、６ｂ、６ｃ  絶縁膜
７  導電膜
１１ａ、１１ｂ  ｎ−型半導体領域
１２ａ、１２ｂ  ｎ＋型半導体領域
１３  金属シリサイド層
１４  絶縁膜
１５  層間絶縁膜
１６  絶縁膜
１００  ＣＰＵ
２００  ＲＡＭ
３００  アナログ回路
４００  ＥＥＰＲＯＭ
５００  フラッシュメモリ
６００  Ｉ／Ｏ回路
ＢＡ１、ＢＡ２  反射防止膜
ＢＳ３１、ＢＳ３３、ＢＳ４１、ＢＳ４３  側面
ＢＳ３２、ＢＳ４２  接続面
ＢＴ２１  下面
ＢＴ２２  接続面
ＢＴ２３  側面
ＣＧ  制御ゲート電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
ＣＰ１  キャップ絶縁膜
ＣＴ  制御トランジスタ
ＤＳ１〜ＤＳ３  距離
ＥＬ  電子
ＥＬＡ１〜ＥＬＡ３  矢印
ＥＳ３１〜ＥＳ３４、ＥＳ４１〜ＥＳ４４  端部
ＥＳ５１、ＥＳ５２、ＥＳ６１、ＥＳ６２  端部
ＥＴ２１〜ＥＴ２４、ＥＴ３１、ＥＴ３２  端部
ＦＡ  フィン
ＦＡ１、ＦＡ２、ＦＡ２１、ＦＡ３、ＦＡ３１  領域
ＧＩｃ、ＧＩｍ  ゲート絶縁膜
ＨＬ  正孔
ＨＬＡ１〜ＨＬＡ３  矢印
ＨＭ  ハードマスク膜
ＩＦ１、ＩＦ２  絶縁膜
ＭＣ、ＭＣ１、ＭＣ２  メモリセル
ＭＤ  半導体領域
ＭＧ  メモリゲート電極
ＭＧ２１、ＭＧ２２、ＭＧ３１、ＭＧ３２、ＭＧ４１、ＭＧ４２  電極部
ＭＰ１、ＭＰ２  マスクパターン
ＭＳ  半導体領域
ＭＴ  メモリトランジスタ
ＭＷ１、ＭＷ２  金属配線
ＰＧ  プラグ
ＰＰ１〜ＰＰ４  平面
ＰＳ３１〜ＰＳ３３、ＰＳ４１〜ＰＳ４３、ＰＴ２１〜ＰＴ２３  部分
ＰＷ  ｐ型ウェル
ＲＦ１、ＲＦ２  レジスト膜
ＲＧ１〜ＲＧ４  領域
ＳＩＦ  絶縁膜
ＳＯＦ１  犠牲酸化膜
ＳＰ１  スペーサ
ＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４、ＳＳ５、ＳＳ６、ＳＳＶ３、ＳＳＶ４  側面
ＳＳ３１、ＳＳ４１、ＳＳ５１、ＳＳ６１  接続面
ＳＴＭ  素子分離膜
ＳＷ  サイドウォールスペーサ
ＴＥ１〜ＴＥ４  上端部
ＴＳ１、ＴＳ２、ＴＳ３  上面
ＴＳ２１、ＴＳ３１  接続面
ＴＳＶ３、ＴＳＶ４  平面
ＶＭＧ  ｎ−型半導体領域
ＷＤ１〜ＷＤ３  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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