(57)【特許請求の範囲】
【請求項１】
基板（１）と、
前記基板の一面側に形成された電極層（２）と、
前記電極層の内部に形成され、前記電極層に比べて結晶性の脆弱な構造とされたクラック進展層（３）と、
前記電極層のうち前記基板とは反対側に形成され、前記電極層を露出させる開口部（４ａ）が形成された保護膜（４）と、
少なくとも前記電極層のうち前記開口部から露出した部分に形成されたはんだ付け用電極（５）と、を備える半導体装置。
【請求項２】
前記クラック進展層は、結晶構造が破壊されている請求項１に記載の半導体装置。
【請求項３】
前記クラック進展層は、アモルファス状に形成されている請求項１に記載の半導体装置。
【請求項４】
前記電極層および前記クラック進展層は、アルミニウムシリコン合金で構成されており、
前記クラック進展層は、前記電極層に比べてアルミニウムの濃度が高くされている請求項１に記載の半導体装置。
【請求項５】
前記クラック進展層は、前記電極層のうち前記開口部の内周部に対応する部分にのみ形成されている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記クラック進展層は、複数層形成されている請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記クラック進展層は、互いに離されて配置された複数の領域（３ｄ）により構成されている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記複数の領域は、等間隔に並んでいる請求項７に記載の半導体装置。
【請求項９】
前記クラック進展層は、上面形状がハニカム状とされている請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項１０】
前記基板のうち前記開口部の内周部に対応する部分に、タングステンプラグ（２４）を有する半導体素子（１０）が形成されている請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記タングステンプラグは、前記基板のうち、前記クラック進展層が形成された位置とは異なる位置に対応する部分に形成されている請求項１０に記載の半導体装置。
【請求項１２】
前記はんだ付け用電極は、前記電極層のうち前記開口部から露出した部分に加え、前記開口部の表面および前記保護膜の表面にも形成されている請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
基板（１）の一面側に電極層（２）を形成することと、
前記電極層の内部に、前記電極層に比べて結晶性の脆弱な構造とされたクラック進展層（３）を形成することと、を備え、
前記電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより前記電極層を形成し、
前記クラック進展層を形成することは、前記電極層を形成することにおいて行われる複数回のスパッタリングのうち１回のスパッタリングと、該１回のスパッタリングの次に行われるスパッタリングとの間に行われ、
前記クラック進展層を形成することでは、前記電極層へのアルミニウムのイオン注入を用いて、前記電極層に比べてアルミニウムの濃度が高い層を前記電極層の内部に形成することにより前記クラック進展層を形成する半導体装置の製造方法。
【請求項１４】
基板（１）の一面側に電極層（２）を形成することと、
前記電極層の内部に、前記電極層に比べて結晶性の脆弱な構造とされたクラック進展層（３）を形成することと、を備え、
前記電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより前記電極層を形成し、
前記クラック進展層を形成することは、前記電極層を形成することにおいて行われる複数回のスパッタリングのうち１回のスパッタリングと、該１回のスパッタリングの次に行われるスパッタリングとの間に行われ、
前記クラック進展層を形成することでは、前記電極層を形成することで行われるスパッタリングに比べて成膜温度の低いスパッタリングにより前記クラック進展層を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極層の表面に保護膜およびはんだ付け用電極が形成された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
このような半導体装置では、パワーサイクルや冷熱サイクル等の応力により、保護膜とはんだ付け用電極との境界部でクラックが発生しやすい。そして、発生したクラックが電極層を進み、電極層の下にある基板に到達すると、基板の破壊によりリーク不良、電圧ショート等の不具合が発生する可能性がある。
【０００３】
これについて、例えば特許文献１では、保護膜とはんだ付け用電極との境界部の下部にクラック防止膜が形成された半導体装置が提案されている。このような構成により、クラックが半導体基板に到達することを抑制することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９１６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の半導体装置では、クラックが電極層の内部において基板の表面に平行な方向へ大きく進行した場合、クラックが基板に到達することを十分に抑制することができない。
【０００６】
本発明は上記点に鑑みて、クラックが基板に到達することを抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、基板（１）と、基板の一面側に形成された電極層（２）と、電極層の内部に形成され、電極層に比べて結晶性の脆弱な構造とされたクラック進展層（３）と、電極層のうち基板とは反対側に形成され、電極層を露出させる開口部（４ａ）が形成された保護膜（４）と、少なくとも電極層のうち開口部から露出した部分に形成されたはんだ付け用電極（５）と、を備える。
【０００８】
また、請求項１３および１４に記載の発明では、基板（１）の一面側に電極層（２）を形成することと、電極層の内部に、電極層に比べて結晶性の脆弱な構造とされたクラック進展層（３）を形成することと、を備える。
そして、請求項１３に記載の発明では、電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより電極層を形成し、クラック進展層を形成することは、電極層を形成することにおいて行われる複数回のスパッタリングのうち１回のスパッタリングと、該１回のスパッタリングの次に行われるスパッタリングとの間に行われ、クラック進展層を形成することでは、電極層へのアルミニウムのイオン注入を用いて、電極層に比べてアルミニウムの濃度が高い層を電極層の内部に形成することによりクラック進展層を形成する。
請求項１４に記載の発明では、電極層を形成することでは、アルミニウムシリコン合金のスパッタリングを複数回行うことにより電極層を形成し、クラック進展層を形成することは、電極層を形成することにおいて行われる複数回のスパッタリングのうち１回のスパッタリングと、該１回のスパッタリングの次に行われるスパッタリングとの間に行われ、クラック進展層を形成することでは、電極層を形成することで行われるスパッタリングに比べて成膜温度の低いスパッタリングによりクラック進展層を形成する。
【０００９】
このように、クラック進展層を電極層に比べて結晶性が脆弱な構造とすることで、クラック進展層は電極層に比べてクラックが進展しやすくなる。これにより、クラック進展層に到達したクラックをクラック進展層の面内方向に誘導し、クラックが基板に到達することを抑制することができる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における半導体装置の平面図である。
【図２】図１のII−II断面図である。
【図３】図１のIII−III断面図である。
【図４】図２の領域Ｒの拡大図である。
【図５】半導体素子の製造方法を示す断面図である。
【図６】半導体装置の製造方法を示す断面図である。
【図７】第２実施形態における半導体装置の製造方法を示す断面図である。
【図８】第３実施形態における半導体装置の製造方法を示す断面図である。
【図９】第４実施形態における半導体装置の断面図であって、図３に相当する図である。
【図１０】第５実施形態における半導体装置の断面図であって、図２に相当する図である。
【図１１】第５実施形態における半導体装置の断面図であって、図３に相当する図である。
【図１２】第６実施形態における半導体装置の平面図である。
【図１３】第７実施形態における半導体装置の平面図である。
【図１４】第８実施形態における半導体装置の平面図である。
【図１５】第８実施形態における半導体装置の断面図であって、図２に相当する図である。
【図１６】第８実施形態における半導体装置の断面図であって、図３に相当する図である。
【図１７】第８実施形態の変形例の平面図である。
【図１８】第９実施形態における半導体装置の断面図である。
【図１９】第９実施形態における半導体装置の平面図である。
【図２０】第９実施形態の変形例の平面図である。
【図２１】他の実施形態における半導体装置の断面図であって、図３に相当する図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態の半導体装置は、例えば自動車に搭載され、車両用電子装置を駆動するための装置として用いられる。
【００１４】
図１〜図３に示すように、本実施形態の半導体装置は、基板１と、電極層２と、クラック進展層３と、保護膜４と、はんだ付け用電極５とを備える。
【００１５】
基板１は、ＳｉＣ（炭化ケイ素）で構成された基板であり、基板１のうち後述する開口部４ａの内周部に対応する部分には、図４に示す半導体素子１０が複数形成されている。なお、基板１のうち開口部４ａの内周部に対応する部分を、基板１の内周部とする。半導体素子１０の詳細については後述する。
【００１６】
電極層２は、基板１の一面側に形成されており、複数の半導体素子１０の電極としての役割を果たす。電極層２は、基板１の一面側のうち、半導体素子１０が形成された内周部だけでなく、外周部にも形成されている。本実施形態では、電極層２は、厚みが５μｍ〜６μｍとされ、Ａｌ−Ｓｉ（アルミニウムシリコン）合金で構成されている。
【００１７】
図２、図３に示すように、電極層２の内部には、クラック進展層３が形成されている。具体的には、クラック進展層３は、電極層２のうち、基板１側の表面および基板１とは反対側の表面から離れた部分に形成されている。本実施形態では、電極層２はクラック進展層３により２つに分けられており、２つに分けられた電極層２の一方と他方との間にクラック進展層３が挟まれた積層構造が形成されている。
【００１８】
クラック進展層３は、クラックを基板１の表面に平行な方向へ誘導し、クラックが基板１に到達することを抑制するためのものであり、電極層２に比べて結晶性の脆弱な構造とされ、クラックが進展しやすくなっている。本実施形態では、クラック進展層３は、電極層２に対するＡｌ（アルミニウム）のイオン注入により形成される。これにより、クラック進展層３は、電極層２に比べてＡｌの濃度が高くされ、Ａｌ−Ｓｉ合金の結晶構造が破壊された層とされている。
【００１９】
図３に示すように、電極層２のうち基板１とは反対側の面には、保護膜４が形成されている。保護膜４は、例えばＰＩ（ポリイミド）等で構成されている。保護膜４には、電極層２を露出させる開口部４ａが形成されている。
【００２０】
図３に示すように、電極層２のうち開口部４ａから露出した部分には、はんだ付け用電極５が形成されている。はんだ付け用電極５は、例えばＮｉ（ニッケル）等で構成されている。はんだ付け用電極５は、はんだを介して図示しないヒートシンクブロックに接続される。また、本実施形態では、電極層２とはんだ付け用電極５との積層構造により、半導体素子１０のソース電極が構成される。
【００２１】
半導体素子１０の詳細について図４を用いて説明する。本実施形態の半導体素子１０は、反転型のトレンチゲート構造のＭＯＳＦＥＴであり、図４は、ＭＯＳＦＥＴの２セル分を抽出したものに相当する。図４ではＭＯＳＦＥＴの２セル分しか記載していないが、図４に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数配置されている。
【００２２】
図４に示すように、半導体素子１０は、ｎ＋型層１１、ｎ−型ドリフト層１２、ｎ型電流分散層１３、ｐ型ベース領域１４、ｎ＋型ソース領域１５、ｐ＋型コンタクト層１６、トレンチ１７、ゲート酸化膜１８、ゲート電極１９、ｐ型ボトム層２０、ｐ型ディープ層２１、層間絶縁膜２２、ドレイン電極２３を備える。また、半導体素子１０は、電極層２とはんだ付け用電極５との積層構造により構成されるソース電極を備えている。
【００２３】
半導体素子１０は、ＳｉＣなどによって構成されたｎ＋型層１１を用いて形成されている。ｎ＋型層１１の表面には、ＳｉＣからなるｎ−型ドリフト層１２が形成されている。ｎ−型ドリフト層１２の表層部にはｎ型電流分散層１３およびｐ型ベース領域１４が形成されており、さらに、ｐ型ベース領域１４の上層部分にはｎ＋型ソース領域１５およびｐ＋型コンタクト層１６が形成されている。
【００２４】
ｐ＋型コンタクト層１６は、半導体素子１０のソース電極を構成する電極層２をｐ型ベース領域１４に低抵抗で接触させるためのものである。ｎ＋型ソース領域１５は、後述するトレンチゲート構造の両側に配置されており、ｐ＋型コンタクト層１６は、ｎ＋型ソース領域１５を挟んでトレンチゲート構造と反対側に備えられている。
【００２５】
ｐ型ベース領域１４およびｎ＋型ソース領域１５を貫通してｎ型電流分散層１３の厚みの途中位置に達するように、トレンチ１７が形成されている。トレンチ１７の側面と接するようにｐ型ベース領域１４およびｎ＋型ソース領域１５が配置されている。トレンチ１７の内壁面はゲート酸化膜１８にて覆われている。
【００２６】
トレンチ１７は、ゲート酸化膜１８の表面に形成されたゲート電極１９によって埋め尽くされている。ゲート電極１９は、不純物をドープしたＰｏｌｙ−Ｓｉによって構成されている。このようにして、トレンチゲート構造が構成されている。
【００２７】
トレンチ１７の底面から側面に至るように、ｐ型ボトム層２０が形成されている。ｐ型ボトム層２０は、ｐ型ベース領域１４の下面から所定距離離れた位置よりｎ−型ドリフト層１２に達するように形成されている。
【００２８】
隣り合う２つのトレンチ１７の間に、ｐ型層にて構成されたｐ型ディープ層２１が形成されている。ｐ型ディープ層２１は、ｐ型ベース領域１４の底面に接しつつｎ−型ドリフト層１２に達するように形成されている。
【００２９】
ｎ＋型ソース領域１５およびｐ＋型コンタクト層１６の表面や層間絶縁膜２２の表面には、電極層２が形成されている。電極層２は、層間絶縁膜２２に形成されたコンタクトホールを通じて、ｎ＋型ソース領域１５およびｐ＋型コンタクト層１６とオーミック接触している。
【００３０】
そして、ｎ＋型層１１の裏面側にはｎ＋型層１１と電気的に接続されたドレイン電極２３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３１】
本実施形態の半導体装置の製造方法について図５、図６を用いて説明する。図５に示す工程では、半導体素子１０を製造する。
【００３２】
図５（ａ）に示す工程では、ｎ＋型層１１としてｎ＋型ＳｉＣ基板を用意し、ｎ−型ドリフト層１２をエピタキシャル成長させる。その後、ｎ−型ドリフト層１２の表層部に対してｎ型不純物（例えば窒素）をイオン注入して、ｎ型電流分散層１３の一部を形成する。
【００３３】
ｎ型電流分散層１３の表面にマスク３０を形成し、ｐ型不純物のイオン注入を行った後、活性化を行うことでｐ型ボトム層２０を形成すると共にｐ型ディープ層２１の一部を形成する。その後、マスク３０を除去する。
【００３４】
図５（ｂ）に示す工程では、ｐ型ボトム層２０およびｐ型ディープ層２１の一部が形成されたｎ型電流分散層１３の表面に、ｎ型電流分散層１３の残部をエピタキシャル成長させる。
【００３５】
ｎ型電流分散層１３の表面にマスク３１を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層２１の形成予定領域においてマスク３１を開口させる。そして、マスク３１上からｐ型不純物のイオン注入を行った後、活性化を行うことでｐ型ディープ層２１の残部を形成する。その後、マスク３１を除去する。
【００３６】
図５（ｃ）に示す工程では、ｎ型電流分散層１３およびｐ型ディープ層２１の表面に、ｐ型ベース領域１４をエピタキシャル成長させる。
【００３７】
ｎ＋型ソース領域１５の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物をイオン注入し、その後、マスクを除去する。また、ｐ＋型コンタクト層１６の形成予定領域が開口するマスクを形成したのち、このマスクの上からｎ型不純物をイオン注入し、その後、マスクを除去する。そして、活性化を行うことで、ｎ＋型ソース領域１５およびｐ＋型コンタクト層１６を形成する。
【００３８】
ｐ型ベース領域１４、ｎ＋型ソース領域１５およびｐ＋型コンタクト層１６の上に、図示しないエッチングマスクを成膜したのち、トレンチ１７の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ１７を形成する。この後、エッチングマスクを除去する。
【００３９】
トレンチ１７の表面を熱酸化し、ゲート酸化膜１８を形成する。続いて、ゲート酸化膜１８の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ１７内にゲート酸化膜１８およびゲート電極１９を残す。
【００４０】
半導体素子１０の製造工程のうち、この後の工程については図示しないが、次のような各種工程を行っている。すなわち、層間絶縁膜２２を成膜したのち、層間絶縁膜２２をパターニングしてｎ＋型ソース領域１５やｐ＋型コンタクト層１６に繋がるコンタクトホールを形成すると共に、ゲート電極１９に繋がるコンタクトホールを別断面に形成する。また、ｎ＋型層１１の裏面側にドレイン電極２３を形成する。
【００４１】
このように半導体素子１０を形成した後、図６に示す工程を行う。図６（ａ）に示す工程では、スパッタリングにより、電極層２を基板１の一面側に形成する。具体的には、ｎ＋型ソース領域１５、ｐ＋型コンタクト層１６、層間絶縁膜２２の表面に電極層２を形成する。ここでは、成膜温度を４００〜５００℃とし、電極層２の厚みを５μｍ〜６μｍとする。
【００４２】
図６（ｂ）に示す工程では、電極層２の内部に、Ａｌのイオン注入により、電極層２に比べてＡｌの濃度が高いクラック進展層３を形成する。ここでは、成膜条件を、基板温度：室温、加速電圧：５００〜１０００ｋｅＶ、ドーズ量：１ｅ１２〜１ｅ１３／ｃｍ２とする。加速電圧が大きいほどイオンが深く注入され、ドーズ量が大きいほどイオンの注入量が大きくなるので、加速電圧とドーズ量を変化させることにより、クラック進展層３の位置と厚みを調整することができる。
【００４３】
図６（ｃ）に示す工程では、電極層２のうち基板１とは反対側の表面に、スピンコート法により保護膜４を形成する。また、フォトエッチングにより、保護膜４に開口部４ａを形成し、電極層２を露出させる。その後、電極層２の表面のうち開口部４ａの形成によって露出した部分に、無電解メッキにより、はんだ付け用電極５を形成する。このようにして本実施形態の半導体装置が製造される。
【００４４】
本実施形態の効果について説明する。電極層の表面に保護膜およびはんだ付け用電極が形成された半導体装置では、パワーサイクルや冷熱サイクル等の応力により、保護膜とはんだ付け用電極との境界部でクラックが発生しやすい。そして、発生したクラックが電極層を進み、電極層の下にある基板に到達すると、基板の破壊によりリーク不良等の不具合が発生する可能性がある。
【００４５】
この現象は、基板がＳｉ（ケイ素）で構成される場合に比べて、基板がＳｉＣで構成される場合において、特に顕著である。基板がＳｉＣで構成される場合、基板に形成された半導体素子の温度変化による変形が生じても、この変形に伴う基板の変形が小さいからである。
【００４６】
これについて、本実施形態では、電極層２の内部に、電極層２に比べて結晶性が脆弱な構造とされ、クラックが進展しやすくなったクラック進展層３が形成されている。そのため、保護膜４とはんだ付け用電極５との境界部で発生したクラックが電極層２を進み、クラック進展層３に到達した場合、クラックをクラック進展層３の面内方向へ誘導し、クラックが基板１に到達することを抑制することができる。また、これにより、基板１の破壊を抑制し、リークの増加による誤動作を抑制することができる。
【００４７】
なお、クラック進展層３においてクラックが広がると、基板１とはんだ付け用電極５との間の抵抗値が増加するが、クラックが基板１に到達しなければリークが増えることはない。そのため、クラック進展層３においてクラックが広がることは、誤動作の原因にはならない。
【００４８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して電極層２およびクラック進展層３の形成方法を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
本実施形態では、Ａｌ−Ｓｉ合金のスパッタリングを複数回行うことにより電極層２を形成する。そして、電極層２の形成において行われる複数回のスパッタリングのうち１回のスパッタリングと、該１回のスパッタリングの次に行われるスパッタリングとの間に、クラック進展層３の形成を行う。
【００５０】
具体的には、本実施形態では、電極層２を２段階に分けて成膜する。電極層２のうち、１段階目に成膜される部分を電極層２ａ、２段階目に成膜される部分を電極層２ｂとする。クラック進展層３は、電極層２ａに形成される。
【００５１】
電極層２およびクラック進展層３の形成方法について、図７を用いて説明する。
【００５２】
図７（ａ）に示す工程では、スパッタリングにより、厚みが２．５μｍ〜３．５μｍの電極層２ａを基板１の一面側に形成する。ここでは、成膜温度を４００〜５００℃とする。
【００５３】
図７（ｂ）に示す工程では、電極層２ａの内部に、Ａｌのイオン注入により、クラック進展層３を形成する。ここでは、成膜条件を、基板温度：室温、加速電圧：３０ｋｅＶ〜１００ｋｅＶ、ドーズ量：１ｅ１２〜１ｅ１３／ｃｍ２とする。第１実施形態と同様に、加速電圧とドーズ量を変化させることにより、クラック進展層の位置と厚みを調整することができる。
【００５４】
図７（ｃ）に示す工程では、スパッタリングにより、厚みが２．５μｍ〜３．５μｍの電極層２ｂを電極層２ａおよびクラック進展層３の上部に形成する。ここでは、成膜温度を４００〜５００℃とする。
【００５５】
本実施形態では、電極層２を２段階に分けて成膜し、１段階目に成膜される電極層２ａの内部にクラック進展層３を形成する。そのため、電極層２ａおよび電極層２ｂの厚みを変化させることによりクラック進展層３の位置を調整することができる。これにより、クラック進展層３を電極層２の上面から深い位置に形成するためにイオン注入の加速電圧を大きくする必要がなくなり、イオン注入に用いる装置を小型化することができる。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してクラック進展層３の形成方法を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００５７】
本実施形態では、電極層２の形成で行われるスパッタリングに比べて成膜温度の低いスパッタリングによりクラック進展層３を形成する。また、本実施形態では、クラック進展層３は、電極層２ａの上面に形成される。
【００５８】
電極層２およびクラック進展層３の形成方法について、図８を用いて説明する。
【００５９】
図８（ａ）に示す工程では、スパッタリングにより、厚みが２．５μｍ〜３．５μｍの電極層２ａを基板１の一面側に形成する。ここでは、成膜温度を４００〜５００℃とする。
【００６０】
図８（ｂ）に示す工程では、電極層２ａの表面に、低温でのＡｌ−Ｓｉのスパッタリングにより、厚みが０．２μｍ〜０．５μｍのクラック進展層３を形成する。ここでは、成膜温度を例えば１００〜２００℃とする。
【００６１】
図８（ｃ）に示す工程では、スパッタリングにより、厚みが２．５μｍ〜３．５μｍの電極層２ｂをクラック進展層３の上面に形成する。ここでは、成膜温度を４００〜５００℃とする。
【００６２】
このように、本実施形態では、電極層２ａ、２ｂ、クラック進展層３をスパッタリングにより形成し、クラック進展層３の形成における成膜温度を電極層２ａ、２ｂの形成における成膜温度よりも低温としている。このような方法では、１つのスパッタリング装置において、成膜温度の変更のみにより、電極層２ａ、２ｂとクラック進展層３とを成膜することが可能である。これにより、半導体装置の製造において、工程数および製造コストを低減することができる。
【００６３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してクラック進展層３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６４】
図９に示すように、本実施形態では、クラック進展層３は、電極層２のうち開口部４ａの内周部に対応する部分にのみ形成されている。
【００６５】
このような構成では、クラックが電極層２の内周部に向かって進展した場合にのみ、クラックがクラック進展層３の面内方向に誘導される。そして、クラックが保護膜４とはんだ付け用電極５との境界部付近において基板１に向かって進んだ場合には、クラックは誘導されない。そのため、クラックが基板１の内周部に進展する可能性が低下する。
【００６６】
このように、本実施形態では、クラックが基板１の内周部に進展する可能性を低下させることにより、クラックが基板１の内周部の表面に到達することを抑制して、半導体素子１０が形成された部分においてリーク不良が発生することをさらに抑制することができる。
【００６７】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してクラック進展層３の数を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６８】
本実施形態の半導体装置は、クラック進展層３を複数層備えている。具体的には、図１０、図１１に示すように、クラック進展層３が２層形成されている。２層のクラック進展層３をそれぞれクラック進展層３ａ、３ｂとする。クラック進展層３ａ、３ｂは、互いに離されて形成されており、クラック進展層３ａは、クラック進展層３ｂよりも基板１に近い位置に形成されている。
【００６９】
本実施形態の電極層２およびクラック進展層３の形成方法について説明する。まず、スパッタリングにより電極層２を形成する。つぎに、電極層２に対し、高加速電圧、例えば５００〜１０００ｋｅＶでのＡｌのイオン注入を行い、クラック進展層３ａを形成する。最後に、電極層２に対し、クラック進展層３ａを形成する工程よりも低い加速電圧、例えば３０〜１００ｋｅＶでのＡｌのイオン注入を行い、クラック進展層３ｂを形成する。
【００７０】
本実施形態の半導体装置においても、第１実施形態と同様に、保護膜４とはんだ付け用電極５との境界部で発生したクラックがクラック進展層３ｂに到達すると、クラックがクラック進展層３ｂの面内方向へ誘導される。さらに、本実施形態では、このクラックがクラック進展層３ｂを越えて電極層２を基板１に向かって進んだ場合でも、クラック進展層３ａに到達したクラックはクラック進展層３ａの面内方向に誘導される。これにより、クラックが基板１に到達することをさらに抑制することができる。
【００７１】
なお、本実施形態ではクラック進展層３を２層形成したが、クラック進展層３を３層以上形成してもよい。
【００７２】
また、本実施形態ではイオン注入の加速電圧を変化させてクラック進展層３ａ、３ｂを形成したが、第２実施形態のように、スパッタリングによる電極層２の形成と、低い加速電圧でのイオン注入によるクラック進展層３の形成とを繰り返すことにより、クラック進展層３を複数層形成してもよい。
【００７３】
具体的には、スパッタリングにより電極層２の一部を形成し、電極層２に低い加速電圧、例えば３０〜１００ｋｅＶでのＡｌのイオン注入によりクラック進展層３ａを形成する。つぎに、スパッタリングにより電極層２の残りの一部を形成し、電極層２に低い加速電圧、例えば３０〜１００ｋｅＶでのＡｌのイオン注入によりクラック進展層３ｂを形成する。最後に、スパッタリングにより電極層２の残りの部分を形成する。
【００７４】
また、第３実施形態のように、スパッタリングによる電極層２の形成と、低温でのスパッタリングによるクラック進展層３の形成とを繰り返すことにより、クラック進展層３を複数層形成してもよい。
【００７５】
具体的には、高温でのスパッタリングにより、基板１の一面側に電極層２の一部を形成し、低温でのスパッタリングにより、電極層２の表面にクラック進展層３ａを形成する。つぎに、高温でのスパッタリングにより、クラック進展層３ａの表面に電極層２の残りの一部を形成し、低温でのスパッタリングにより、電極層２の表面にクラック進展層３ｂを形成する。最後に、高温でのスパッタリングにより、クラック進展層３ｂの表面に電極層２の残りの部分を形成する。
【００７６】
また、クラック進展層３ａとクラック進展層３ｂとの間隔を、クラック進展層３ｂと保護膜４との間隔より狭くすることが好ましい。これにより、クラックがクラック進展層３ｂを越えて電極層２を基板１に向かって進んだ場合に、クラック進展層３ａに到達したクラックがクラック進展層３ａの面内方向に誘導されやすくなる。
【００７７】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対してクラック進展層３の形状を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７８】
第１実施形態のようにクラック進展層３をイオン注入により形成する場合、図示しないマスクを用いることで、クラック進展層３の上面を任意の形状にパターニングすることが可能である。
【００７９】
例えば図１２に示す本実施形態の半導体装置のように、クラック進展層３の上面形状を、互いに平行な複数の直線が等間隔に並ぶとともに、これらの直線に垂直な複数の直線が等間隔に並んで構成された格子状とすることができる。これにより、クラック進展層３には、クラック進展層３の厚み方向の両面に開口する開口部３ｃが形成されている。
【００８０】
このように、クラック進展層３の上面をパターニングすることにより、クラックをクラック進展層３の面内の任意の方向に誘導することが可能となる。例えば、クラック進展層３の上面形状を格子状とした本実施形態では、クラックを互いに垂直な２方向に誘導することができる。
【００８１】
また、本実施形態では、クラック進展層３に開口部３ｃが形成されている。これにより、電極層２のうちクラック進展層３の一面側に位置する部分と、他面側に位置する部分とが、電極層２のうち開口部３ｃの内部に位置する部分によって接続されている。そのため、クラックが基板１に到達することを抑制しつつ、電極部２およびクラック進展層３により構成される部分の導電性を保つことができる。
【００８２】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第６実施形態に対してクラック進展層３の形状を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
【００８３】
図１３に示すように、本実施形態では、クラック進展層３の上面形状が、正六角形が組み合わされて構成されたハニカム状とされている。
【００８４】
クラック進展層３をこのような形状とした本実施形態では、クラックがクラック進展層３を構成する六角形の１つの辺に沿って進むと、進んだ先で、それまでの進行方向とは異なる方向に誘導される。これにより、クラックがクラック進展層３の面内の一方向に進み続けることを抑制し、電極層２の内周部へのクラックの進展をさらに抑制することができる。
【００８５】
また、クラック進展層３を構成するＡｌ−Ｓｉ合金は（１１１）配向性が高いため、クラック進展層３の上面を正六角形が組み合わされて構成されたハニカム状とすることにより、クラックを誘導する方向がクラック進展層３を構成する材料の配向性に沿った方向となる。これにより、クラックがクラック進展層３の内部を進みやすくなり、クラックが基板１に到達することをさらに抑制することができる。
【００８６】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第６実施形態に対してクラック進展層３の形状を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
【００８７】
図１４〜図１６に示すように、本実施形態では、クラック進展層３は、互いに離されて配置された複数の領域３ｄにより構成されるようにパターニングされている。
【００８８】
複数の領域３ｄは、それぞれ上面が矩形状とされている。また、複数の領域３ｄは、基板１の表面に平行で、かつ、互いに垂直な２方向に等間隔に並んでおり、２方向それぞれにおいて、隣り合う領域３ｄの間隔はＬ１とされている。
【００８９】
基板１のうち電極層２側の面とクラック進展層３の厚み方向の中央部との距離をＤとすると、本実施形態では、Ｌ１＜Ｄとなるようにクラック進展層３が配置されている。
【００９０】
本実施形態では、複数の領域３ｄが互いに離されて配置され、隣り合う２つの領域３ｄの間に電極層２が配置されているため、クラック進展層３におけるクラックの進行を遅らせ、電極層２の内周部へのクラックの進展をさらに抑制することができる。
【００９１】
また、Ｌ１＜Ｄとすることにより、領域３ｄに到達したクラックが基板１の表面よりも隣の領域３ｄに到達しやすくなるため、クラックの基板１への到達をさらに抑制することができる。
【００９２】
また、複数の領域３ｄを等間隔で配置することにより、パワーサイクル時の伸縮において応力の偏りを低減することができる。これにより、パワーサイクル等における半導体装置の破壊を抑制することができる。
【００９３】
なお、本実施形態では、複数の領域３ｄを基板１の表面に平行で、かつ、互いに垂直な２方向に等間隔に配置したが、複数の領域３ｄの配置を変更してもよい。例えば、図１７に示すように、複数の領域３ｄを千鳥状に配置してもよい。
【００９４】
図１７に示す変形例では、１つの領域３ｄと、この領域３ｄの周囲に配置された６つの領域３ｄとが、正六角形の中心と各頂点とに位置するように配置されており、隣り合う２つの領域３ｄの間の距離はＬ２とされている。
【００９５】
複数の領域３ｄをこのように配置することにより、第７実施形態と同様に、クラックを誘導する方向がクラック進展層３を構成する材料の配向性に沿った方向となり、クラックが基板１に到達することをさらに抑制することができる。
【００９６】
また、この変形例においても、本実施形態と同様に、Ｌ２＜Ｄとすることにより、クラックの基板１への到達をさらに抑制することができる。
【００９７】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第６実施形態に対して、半導体素子１０の構成、および、クラック進展層３の配置を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
【００９８】
図１８、図１９に示すように、本実施形態の半導体素子１０は、Ｗ（タングステン）プラグ２４を備えている。Ｗプラグ２４は、層間絶縁膜２２に形成されたコンタクトホール内に形成されており、ｎ＋型ソース領域１５、ｐ＋型コンタクト層１６とオーミック接触している。そして、本実施形態では、電極層２はＷプラグ２４および層間絶縁膜２２の上面に形成されている。
【００９９】
また、Ｗプラグ２４は、基板１のうち、クラック進展層３が形成された位置とは異なる位置に対応する部分に形成されている。具体的には、図１８、図１９に示すように、開口部３ｃの下方にＷプラグ２４が配置されている。
【０１００】
このような構成の半導体装置では、クラックが開口部３ｃから電極層２に進行し、基板１に向かった場合、クラックはＷプラグ２４に到達する。タングステンはクラックが入りにくいため、Ｗプラグ２４により、開口部３ｃから電極層２に進行し、基板１に向かったクラックが基板１に到達することが抑制される。
【０１０１】
このように、クラック進展層３に開口部が形成されている場合においても、開口部の下方にＷプラグ２４を配置することにより、クラックが基板１に到達することを抑制することができる。
【０１０２】
クラック進展層３、Ｗプラグ２４が他の形状とされている場合でも、クラック進展層３が形成されていない部分の下方にＷプラグ２４を配置することにより、本実施形態と同様の効果が得られる。例えば、クラック進展層３がそれぞれ直線状とされた複数の領域３ｄがストライプ状に並ぶ構成とされ、複数のＷプラグ２４がストライプ状に形成されている場合、図２０に示すようにＷプラグ２４と領域３ｄとを交互に配置することにより、本実施形態と同様の効果が得られる。
【０１０３】
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１０４】
例えば、上記第１実施形態では、電極層２のうち開口部４ａから露出した部分の表面にはんだ付け用電極５を形成したが、図２１に示すように、はんだ付け用電極５を、電極層２の表面に加え、開口部４ａの表面および保護膜４の表面に形成してもよい。例えばスパッタリング法を用いて、このようなはんだ付け用電極５を形成することができる。
【０１０５】
また、上記第１実施形態では、Ａｌのスパッタリングによりクラック進展層３を形成したが、Ａｌ以外のイオン種のスパッタリングによりクラック進展層３を形成してもよい。Ａｌよりも重いイオン種であるＡｒ（アルゴン）やＳｉを用いる場合、Ａｌを用いる場合に比べてクラック進展層３の形成が容易である。Ａｌを用いる場合、基板１とはんだ付け用電極５との間の抵抗値がクラック進展層３の形成により増加することを抑制することができる。
【０１０６】
また、上記第１実施形態では、クラック進展層３は、電極層２を構成するＡｌ−Ｓｉ合金の結晶構造が破壊された層とされているが、クラック進展層３をアモルファス状のＡｌ−Ｓｉ合金で構成してもよい。例えば、Ａｌのイオン注入において、加速電圧およびドーズ量を大きくすることにより、電極層２を構成するＡｌ−Ｓｉ合金の結晶構造を大きく破壊し、電極層２の内部にアモルファス状のＡｌ−Ｓｉ合金で構成された層を形成することができる。また、上記第３実施形態の図８（ｂ）に示す工程において、成膜温度を低温、例えば１００℃未満とすることで、電極層２ａの上面にアモルファス状のＡｌ−Ｓｉ合金で構成された層を形成することができる。
【０１０７】
また、上記第１実施形態では、基板１はＳｉＣで構成されているが、基板１が他の材料、例えばＳｉで構成されていてもよい。
【０１０８】
また、上記第１実施形態では、基板１の内周部に半導体素子１０が複数形成されているが、半導体素子１０が１つのみ形成されていてもよい。また、半導体素子１０が基板１の内周部に加えて外周部にも形成されていてもよい。
【０１０９】
また、上記第１実施形態では、半導体素子１０を反転型のトレンチゲート構造のＭＯＳＦＥＴとしているが、半導体素子１０を他の構成の素子としてもよい。
【０１１０】
また、上記第６実施形態では、クラック進展層３の上面形状は、互いに平行な複数の直線が等間隔に並ぶとともに、これらの直線に垂直な複数の直線が等間隔に並んで構成された格子状とされているが、これらの直線が等間隔に並んでいなくてもよい。
【０１１１】
また、上記第８実施形態では、複数の領域３ｄは等間隔に並んでいるが、複数の領域３ｄが等間隔に並んでいなくてもよい。
【０１１２】
また、上記第１〜第８実施形態において、半導体素子１０が第９実施形態と同様にＷプラグ２４を備えていてもよい。
【符号の説明】
【０１１３】
１  基板
２  電極層
３  クラック進展層
４  保護膜
５  はんだ付け用電極
【図１】
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【図２】
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【図３】
0006623824.tif 000004
【図４】
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【図５】
0006623824.tif 000006
【図６】
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【図７】
0006623824.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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