(57)【特許請求の範囲】
【請求項１】
第１活性領域、および前記第１活性領域に接して配置された素子分離領域を有し、かつ、支持基板、前記支持基板上に形成された絶縁層、および前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記第１活性領域の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記第１活性領域の前記半導体層のうち、前記ゲート電極の両側に形成されたソース領域およびドレイン領域と、
前記素子分離領域に形成されたダミーゲート電極と、
前記ダミーゲート電極の両側に形成された側壁膜と、
を含み、
前記素子分離領域に形成され、かつ、前記半導体層および前記絶縁層を貫通するように前記支持基板まで到達する溝内には、絶縁膜が埋め込まれており、
前記絶縁膜上に形成された前記側壁膜は、前記第１活性領域と前記素子分離領域との境界に沿って配置される、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記側壁膜は、前記第１活性領域と前記素子分離領域との境界と一致または重なるように配置される、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ソース領域および前記ドレイン領域のそれぞれの上には、コンタクトプラグが形成されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第１活性領域と前記素子分離領域との境界部において、前記絶縁膜の表面は、前記半導体層の表面より低い、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ソース領域および前記ドレイン領域上には、前記ソース領域および前記ドレイン領域を構成する半導体と金属との化合物膜が、それぞれ形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ソース領域および前記ドレイン領域のそれぞれは、前記半導体層と、前記半導体層と前記化合物膜との間のエピタキシャル層との積層部に形成された不純物領域から成る、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記側壁膜の端部は、前記エピタキシャル層の上方に位置する、半導体装置。
【請求項８】
請求項２記載の半導体装置において、
前記ＳＯＩ基板は、さらに、前記素子分離領域を介して前記第１活性領域と離間して配置された第２活性領域を有し、
前記第２活性領域には、前記ＳＯＩ基板を構成する前記絶縁層と、前記ＳＯＩ基板を構成する前記半導体層とを有しておらず、
前記素子分離領域は、断面視において、前記第２活性領域よりも前記第１活性領域側に位置する第１外周部と、前記第１活性領域よりも前記第２活性領域側に位置する第２外周部と、を有し、
前記ダミーゲート電極は、前記第１外周部上に配置されているが、前記第２外周部上には配置されていない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
短チャネル特性の抑制および素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、Ｓｉ（シリコン）などからなる支持基板と、その上の絶縁層（ＢＯＸ（Buried Oxide）層ともいう）と、その上のＳｉなどからなる薄い半導体層とを有する。ＳＯＩ基板上にＭＩＳＦＥＴを形成した場合、移動度が向上し、また、不純物ゆらぎによる素子バラツキを改善することが可能になる。
【０００３】
例えば、特許文献１（特開２０１４−２３６０９７号公報）には、ＳＯＩ基板上部のＳＯＩ層上に形成するエピタキシャル層を、ＳＯＩ層に隣接する素子分離領域の上面の端部を覆うように広い幅で形成する技術が開示されている。これにより、形成位置がずれたコンタクトプラグが、ＳＯＩ層の下の半導体基板に接続されることを防ぐことができる。
【０００４】
また、特許文献２（特開２００６−１９０８２３号公報）には、活性領域とトレンチ分離領域を有する半導体基板上に、ゲート電極、ゲート絶縁膜、および側壁膜絶縁膜を有するトランジスタが形成され、トレンチ分離領域上に、活性領域と重ならないようにダミーゲート配線が配置された半導体装置が開示されている。そして、ダミーゲート配線の側壁には、その幅が活性領域の端部とダミーゲート配線間距離と同じ寸法以上の側壁絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２３６０９７号公報
【特許文献２】特開２００６−１９０８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、上記のようなＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の研究開発に従事しており、その特性向上について、鋭意検討している。ＳＯＩ基板上の活性領域に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を形成し、このＭＩＳＦＥＴのソース、ドレイン領域上にコンタクトプラグを形成する場合、コンタクトプラグの位置ずれが問題となる。
【０００７】
具体的には、コンタクトプラグの形成位置が半導体層上から素子分離領域側にずれた場合、コンタクトプラグが絶縁層や支持基板に到達する恐れがある。いわゆる、シリコンなどよりなるバルク基板を用いた場合には、ソース、ドレイン領域により基板に接合が形成されているため、コンタクトプラグから基板へのリークは小さい。これに対し、絶縁層の下層の支持基板には接合はできていないため、基板へのリークが大きくなってしまう。
【０００８】
このように、ＳＯＩ基板を用いた半導体装置については、上記リークを低減し、その特性を向上させるための半導体装置の構成の検討が望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、ＳＯＩ基板上の活性領域と素子分離領域との境界近傍に、ダミーゲートおよびその両側のダミー側壁膜を配置するものである。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、ＳＯＩ基板上の活性領域と素子分離領域との境界近傍に、ダミーゲートおよびその両側のダミー側壁膜を形成するものである。
【発明の効果】
【００１３】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１４】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置の第１構成を示す断面図である。
【図２】実施の形態１の半導体装置の第１構成を示す平面図である。
【図３】比較例１および比較例２の半導体装置の構成を示す図である。
【図４】実施の形態１の半導体装置の第２構成を示す断面図である。
【図５】実施の形態１の半導体装置の第３構成を示す断面図である。
【図６】比較例３の半導体装置の構成を示す断面図である。
【図７】実施の形態１の半導体装置の第４構成を示す断面図である。
【図８】実施の形態１の応用例の半導体装置の構成を示す断面図である。
【図９】実施の形態１の応用例の半導体装置の構成を示す平面図である。
【図１０】比較例４の半導体装置の構成を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態２の変形例１の半導体装置の構成を示す平面図である。
【図３０】実施の形態２の変形例２の半導体装置の構成を示す平面図である。
【図３１】実施の形態２の変形例３の半導体装置の構成を示す平面図である。
【図３２】実施の形態２の変形例４の半導体装置の構成の一例を示す平面図である。
【図３３】他の変形例の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２１】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２２】
［構造説明］
図１は、本実施の形態の半導体装置の第１構成を示す断面図であり、図２は、本実施の形態の半導体装置の第１構成を示す平面図である。図１は、例えば、図２（Ａ）のＡ−Ａ断面部に対応する。図２（Ｂ）は、２つの活性領域１Ａｃの平面図を示す。なお、図面を分かりやすくするため、平面図において、ゲート電極ＧＥ１の周囲に配置される側壁膜ＳＷを省略している。また、後述するように、本実施の形態の半導体装置においては、ＳＯＩ領域１Ａとバルク領域２Ａとを有する場合がある（図８、図９参照）。図１および図２においては、ＳＯＩ領域１Ａが示されている。
【００２３】
ＳＯＩ基板は、支持基板ＳＢ上に絶縁層ＢＯＸを介して配置された半導体層ＳＬを有する（図１１参照）。支持基板ＳＢは、例えば、単結晶シリコン（Ｓｉ）からなる半導体基板であり、絶縁層ＢＯＸは、酸化シリコンよりなる層である。また、半導体層ＳＬは、単結晶シリコンからなる層である。絶縁層ＢＯＸの厚さは、例えば、１０ｎｍ〜３０ｎｍ程度である。また、半導体層ＳＬの厚さは、例えば、１０ｎｍ〜３０ｎｍ程度である。
【００２４】
図１および図２に示すように、ＳＯＩ領域１Ａは、２つの活性領域１Ａｃと、これらのうちそれぞれを囲む素子分離領域１Ｉｓｏとを有する。後述するように、素子分離領域１Ｉｓｏは、素子分離溝内に埋め込まれた素子分離絶縁膜ＳＴＩの形成領域であり、活性領域１Ａｃは、素子分離絶縁膜ＳＴＩで囲まれた半導体層（ＳＬ）の露出領域である（図１２、図２（Ｂ）参照）。図２（Ｂ）に示すように、２つの活性領域１Ａｃは、それぞれ略矩形状であり、離間して配置されている。２つの活性領域間は、素子分離領域１Ｉｓｏとなる。なお、活性領域を構成する半導体層ＳＬの下方の支持基板ＳＢ中には、不純物（ここでは、ｐ型不純物）を含有するウエル（ここでは、ｐ型ウエルＰＷ１）が配置されている。
【００２５】
２つの活性領域１Ａｃには、それぞれ、ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、半導体層ＳＬ上にゲート絶縁膜ＧＩ１を介して形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１の両側の半導体層ＳＬ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥ１等に対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸ１と、ゲート電極ＧＥ１およびその側壁の側壁膜ＳＷの合成体（合成パターン、合成形状物）に対して自己整合的に形成されたｎ型の高濃度不純物領域ＳＤ１とを有する。また、ｎ型の高濃度不純物領域ＳＤ１は、ｎ型の低濃度不純物領域ＥＸ１より不純物濃度が高い。ここで、半導体層ＳＬ上には、エピタキシャル層ＥＰが配置されている（図２１参照）。このエピタキシャル層ＥＰは、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を高濃度に含有する。よって、ここでは、ｎ型の高濃度不純物領域ＳＤ１は、エピタキシャル層ＥＰおよび半導体層ＳＬよりなる。言い換えれば、ｎ型の高濃度不純物領域ＳＤ１は、エピタキシャル層ＥＰおよび半導体層ＳＬの積層部に形成されたｎ型の不純物領域である。
【００２６】
側壁膜ＳＷは、ゲート電極ＧＥ１の側壁に形成された第１膜Ｓ１と、第１膜Ｓ１の側壁および半導体層ＳＬ（ｎ型の低濃度不純物領域ＥＸ１）上に形成された第２膜Ｓ２と、第２膜Ｓ２の側壁に形成された第４膜Ｓ４とを有する。第１膜Ｓ１は、例えば、酸化シリコン膜であり、第２膜Ｓ２および第４膜Ｓ４は、例えば、窒化シリコン膜である。
【００２７】
２つの活性領域間の素子分離領域１Ｉｓｏ上には、ダミーゲート電極ＤＧＥ１が形成されている。このダミーゲート電極ＤＧＥ１は、ゲート電極ＧＥ１と同層の膜よりなる。同層の膜は、例えば、同じ構成材料により、同じ工程で形成された膜である。また、ダミーゲート電極ＤＧＥ１の両側の側壁には、ダミー側壁膜ＤＳＷが形成されている。このダミー側壁膜ＤＳＷは、側壁膜ＳＷと同層の膜よりなる。よって、ダミー側壁膜ＤＳＷは、上記第１膜Ｓ１、第２膜Ｓ２および第４膜Ｓ４よりなる。ダミーゲート電極ＤＧＥ１とその両側のダミー側壁膜ＤＳＷとは、活性領域１Ａｃ上のＭＩＳＦＥＴと類似の構造体であるため、これらをまとめて擬似トランジスタと呼ぶ場合がある。但し、この擬似トランジスタは、素子分離領域１Ｉｓｏに形成されているため、例え、ダミーゲート電極ＤＧＥ１に電位が印加された場合であっても、動作し得ない。
【００２８】
また、ゲート電極ＧＥ１、ソース、ドレイン領域（ここでは、エピタキシャル層ＥＰ）およびダミーゲート電極ＤＧＥ１の上部には金属シリサイド層（ソース、ドレイン領域を構成する半導体層と金属との化合物）ＳＩＬが形成されている。また、上記ＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、薄い窒化シリコン膜（ライナー膜ともいう）ＩＬ１ａとその上の酸化シリコン膜ＩＬ１ｂとの積層膜よりなる。ＭＩＳＦＥＴのソース、ドレイン領域（ここでは、エピタキシャル層ＥＰ）の上方には、プラグ（コンタクトプラグ）Ｐ１が形成されている。このプラグＰ１は、コンタクトホールＣ１内に埋め込まれた導電性膜よりなる。プラグＰ１から、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界までの距離（最短距離）を“Ｌ１”とする（図２（Ａ）参照）。
【００２９】
ここで、本実施の形態においては、素子分離領域１Ｉｓｏ上に、ダミーゲート電極ＤＧＥ１を配置し、さらに、このダミーゲート電極ＤＧＥ１の両側にダミー側壁膜ＤＳＷを形成している。このダミー側壁膜ＤＳＷは、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って配置される。より好ましくは、ダミー側壁膜ＤＳＷは、その端部が、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界と一致する、または、ダミー側壁膜ＤＳＷは、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界と重なる（覆う）ように配置される。
【００３０】
上記構成によれば、プラグＰ１のずれによる不具合を解消することができる。また、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って生じる窪み（リセス、ＳＴＩディボット）Ｒによる不具合を解消することができる。その結果、リーク電流の低減、ＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命の向上など、半導体装置の特性の向上を図ることができる。
【００３１】
図３は、比較例１および比較例２の半導体装置の構成を示す図であり、図３（Ａ）は、比較例１の構成を示す断面図であり、図３（Ｂ）は、比較例２の構成を示す平面図である。なお、本実施の形態（図１等）と対応する箇所には同じ符号を付しその説明を省略する。
【００３２】
図３（Ａ）に示すように、ダミーゲート電極ＤＧＥ１およびダミー側壁膜ＤＳＷを設けていない比較例１の場合において、プラグＰ１がずれて形成された場合、コンタクトホールＣ１の形成時に、素子分離絶縁膜ＳＴＩが深くエッチングされ、コンタクトホールＣ１の底部が絶縁層ＢＯＸや支持基板（ｐ型ウエルＰＷ１）ＳＢまで到達する恐れがある（破線の丸で囲んだ部分参照）。このような深いコンタクトホールＣ１に導電性膜が埋め込まれ、プラグＰ１が形成されると、プラグＰ１と支持基板ＳＢとの絶縁耐圧が低下し、また、プラグＰ１と支持基板ＳＢとが導通状態となり、リーク電流が増加する。
【００３３】
このような、プラグＰ１のずれによる不具合を回避するため、図３（Ｂ）に示すように、プラグＰ１から、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界までの距離（最短距離）Ｌ２を大きく確保することも可能である（Ｌ２＞Ｌ１）。しかしながら、このような場合は、活性領域１Ａｃが大きくなり、装置の微細化や高集積化を阻むこととなる。また、後述するように、バルク領域（２Ａ）においては、プラグＰ１のずれを配慮する必要性が少なく、上記距離を小さくすることができる。例えば、図２（Ａ）に示す距離Ｌ１で対応可能な場合がある。このような場合、ＳＯＩ領域１Ａとバルク領域２Ａとで、プラグＰ１から、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界までの距離（Ｌ１、Ｌ２、マージン）が異なることとなる。即ち、領域毎に、異なるデザインルール（デザインマニュアル）が適用され、回路設計が困難となる。
【００３４】
これに対し、本実施の形態においては、図４に示すように、コンタクトホールＣ１がずれて形成された場合においても、ダミー側壁膜ＤＳＷにより、コンタクトホールＣ１が深く、例えば、絶縁層ＢＯＸや支持基板ＳＢまで到達することを防止することができる。図４は、本実施の形態の半導体装置の第２構成を示す断面図である。よって、プラグＰ１と支持基板ＳＢとの絶縁状態を維持することができ、リーク電流の低減を図ることができる。また、プラグＰ１から、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界までの距離Ｌ１を小さくすることができ、装置の微細化や高集積化を図ることができる。また、後述するように、ＳＯＩ領域１Ａとバルク領域２Ａとを、同様のデザインルールで設計することができ、回路設計を容易化することができる。
【００３５】
図５は、本実施の形態の半導体装置の第３構成を示す断面図である。図５においては、ＭＩＳＦＥＴのソース、ドレイン領域（ここでは、エピタキシャル層ＥＰ）の上方に、プラグＰ１が形成されていない。このように、プラグＰ１が形成されていない領域においても、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って生じる窪み（リセス、ＳＴＩディボット）Ｒによる不具合を解消することができる。図６は、比較例３の半導体装置の構成を示す断面図である。図６に示すように、ダミーゲート電極ＤＧＥ１およびダミー側壁膜ＤＳＷを設けていない比較例３の場合において、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って窪み（リセス、ＳＴＩディボット）Ｒが生じる場合がある。即ち、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界部において、素子分離領域（素子分離絶縁膜ＳＴＩ）１Ｉｓｏの表面は、活性領域（半導体層ＳＬ）１Ａｃの表面より低くなっている。このような窪みＲは、素子分離絶縁膜ＳＴＩの表面が露出した状態での酸化膜の除去工程やフォトレジスト膜の現像工程などにより生じ、これらの工程が多い程深くなる傾向にある。また、素子分離絶縁膜ＳＴＩの表面に、不純物（ここでは、ｎ型またはｐ型不純物）が注入されている場合、上記工程による膜減りの速度が大きくなり、窪みＲが深くなる傾向にある。
【００３６】
このように、窪みＲが生じた場合、金属シリサイド層ＳＩＬが窪みＲに沿って深い位置まで形成される。このため、金属シリサイド層ＳＩＬの端部が絶縁層ＢＯＸや支持基板ＳＢの近くまで到達する恐れがある（破線の丸で囲んだ部分参照）。これにより、金属シリサイド層ＳＩＬと支持基板ＳＢとの間の絶縁層ＢＯＸの耐圧が低下し、ＴＤＤＢ寿命の低下や絶縁層ＢＯＸの絶縁破壊が生じ得る。また、上記窪みＲが生じた場合、半導体層ＳＬ上に成長するエピタキシャル層ＥＰが、ゲート長方向にも成長するという不具合もある。
【００３７】
これに対し、本実施の形態においては、図７に示すように、ダミーゲート電極ＤＧＥ１やダミー側壁膜（Ｓ１、Ｓ２、Ｓ４）が存在するために、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って生じる窪みＲは従来よりも小さくなる。また、窪みＲが生じても、ダミー側壁膜ＤＳＷにより窪みＲを埋め込むことができる。図７は、本実施の形態の半導体装置の第４構成を示す断面図である。
【００３８】
このように、本実施の形態においては、窪みＲに沿って深い位置まで金属シリサイド層ＳＩＬが形成されることがなく、絶縁層ＢＯＸの耐圧低下を回避することができる。即ち、ＴＤＤＢ寿命の低下や絶縁層ＢＯＸの絶縁破壊を回避することができる。
【００３９】
（応用例）
次いで、ＳＯＩ領域１Ａとバルク領域２Ａとを有する半導体装置について説明する。具体的には、ＳＯＩ基板を用いて半導体装置を形成する場合、上記半導体層ＳＬに形成されるＭＩＳＦＥＴ（ここでは、ＳＯＩ−ＭＩＳＦＥＴという）と、絶縁層ＢＯＸと半導体層ＳＬとを除去した支持基板（いわゆる、バルク基板）ＳＢに形成されるＭＩＳＦＥＴ（ここでは、バルクＭＩＳＦＥＴという）とが混載される場合がある。なお、ＳＯＩ−ＭＩＳＦＥＴとするか、バルクＭＩＳＦＥＴとするかは、要求される回路機能に応じて適宜選択される。
【００４０】
図８は、本実施の形態の応用例の半導体装置の構成を示す断面図であり、図９は、本実施の形態の応用例の半導体装置の構成を示す平面図である。図８は、例えば、図９のＡ−Ａ断面部に対応する。
【００４１】
図８および図９に示すように、本応用例の半導体装置は、ＳＯＩ領域１Ａに形成されたＳＯＩ−ＭＩＳＦＥＴと、バルク領域２Ａに形成されたバルクＭＩＳＦＥＴとを有する。
【００４２】
ここで、ＳＯＩ領域１Ａに形成されるＳＯＩ−ＭＩＳＦＥＴは、例えば、ロジック回路などに用いられ、比較的、低圧の電位により駆動されるＭＩＳＦＥＴである。特に、ＳＯＩ領域１Ａに形成されるＳＯＩ−ＭＩＳＦＥＴは、高速動作が可能で、低消費電力であるため、このような要求が高いロジック回路（スタンダードセル）などに用いられる。
【００４３】
また、バルク領域２Ａに形成されるバルクＭＩＳＦＥＴは、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。このバルクＭＩＳＦＥＴは、例えば、比較的、高圧の電位（例えば、３．３Ｖ程度）により駆動される。このため、例えば、バルクＭＩＳＦＥＴは、高耐の高いＭＩＳＦＥＴであり、ＳＯＩ−ＭＩＳＦＥＴよりゲート絶縁膜ＧＩ２の膜厚が大きく、また、ゲート長が大きい。
【００４４】
ＳＯＩ領域１Ａには、支持基板ＳＢ上に絶縁層ＢＯＸを介して半導体層ＳＬが配置されている。この半導体層ＳＬの主表面に、ＳＯＩ−ＭＩＳＦＥＴが形成されている。
【００４５】
バルク領域２Ａは、支持基板ＳＢ上の絶縁層ＢＯＸおよび半導体層ＳＬが形成されていない。この支持基板ＳＢの主表面に、バルクＭＩＳＦＥＴが形成されている。前述したとおり、バルク領域２Ａにおいては、支持基板ＳＢ上の絶縁層ＢＯＸおよび半導体層ＳＬが取り除かれているので、バルク領域２Ａの支持基板ＳＢの上面は、ＳＯＩ領域１Ａの半導体層ＳＬの上面より低い位置にある。
【００４６】
ＳＯＩ領域１Ａにおいて、ＳＯＩ−ＭＩＳＦＥＴが形成される活性領域１Ａｃは、素子分離領域１Ｉｓｏで囲まれている。この素子分離領域１Ｉｓｏは、活性領域１Ａｃの外周に位置する外周部と言える。また、バルク領域２Ａにおいて、バルクＭＩＳＦＥＴが形成される活性領域２Ａｃは、素子分離領域２Ｉｓｏで囲まれている。この素子分離領域２Ｉｓｏは、活性領域２Ａｃの外周に位置する外周部と言える。
【００４７】
素子分離領域１Ｉｓｏは、素子分離溝内に埋め込まれた素子分離絶縁膜ＳＴＩの形成領域であり、活性領域１Ａｃは、素子分離絶縁膜ＳＴＩで囲まれた半導体層ＳＬの露出領域である。また、素子分離領域２Ｉｓｏは、素子分離溝内に埋め込まれた素子分離絶縁膜ＳＴＩの形成領域であり、活性領域２Ａｃは、素子分離絶縁膜ＳＴＩで囲まれた支持基板ＳＢの露出領域である（図１４参照）。なお、活性領域２Ａｃを構成する支持基板ＳＢ中には、不純物（ここでは、ｐ型不純物）を含有するウエル（ここでは、ｐ型ウエルＰＷ２）が配置されている。
【００４８】
ＳＯＩ−ＭＩＳＦＥＴは、図１に示すものと同様の構成であり、前述したとおり、半導体層ＳＬ上にゲート絶縁膜ＧＩ１を介して形成されたゲート電極ＧＥ１と、ゲート電極ＧＥ１の両側の半導体層ＳＬ中に形成されたソース、ドレイン領域とを有する。また、ゲート電極ＧＥ１の側壁には、側壁膜ＳＷが配置され、この側壁膜ＳＷは、第１膜Ｓ１と、第１膜Ｓ１の側壁および半導体層ＳＬ（ｎ型の低濃度不純物領域ＥＸ１）上に形成された第２膜Ｓ２と、第２膜Ｓ２の側壁に形成された第４膜Ｓ４とを有する。第１膜Ｓ１は、例えば、酸化シリコン膜であり、第２膜Ｓ２および第４膜Ｓ４は、例えば、窒化シリコン膜である。
【００４９】
さらに、図８のＳＯＩ領域１Ａにおいて、活性領域１Ａｃの両側の素子分離領域１Ｉｓｏ上には、ダミーゲート電極ＤＧＥ１が形成されている。このダミーゲート電極ＤＧＥ１は、ゲート電極ＧＥ１と同層の膜よりなる。また、ダミーゲート電極ＤＧＥ１の両側の側壁には、ダミー側壁膜ＤＳＷが形成されている。このダミー側壁膜ＤＳＷは、側壁膜ＳＷと同層の膜よりなる。よって、ダミー側壁膜ＤＳＷは、上記第１膜Ｓ１、第２膜Ｓ２および第４膜Ｓ４よりなる。また、ゲート電極ＧＥ１、ソース、ドレイン領域（ここでは、エピタキシャル層ＥＰ）およびダミーゲート電極ＤＧＥ１の上部には金属シリサイド層ＳＩＬが形成されている。
【００５０】
バルクＭＩＳＦＥＴは、図８の右側に示すように、支持基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＩ２を介して形成されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側の支持基板ＳＢ（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥ２等に対して自己整合的に形成されたｎ型の低濃度不純物領域ＥＸ２と、ゲート電極ＧＥ２およびその側壁の側壁膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＳＤ２とを有する。また、ｎ型の高濃度不純物領域ＳＤ２は、ｎ型の低濃度不純物領域ＥＸ２より不純物濃度が高い。なお、バルク領域２Ａにおいては、エピタキシャル層ＥＰは形成されていない。
【００５１】
また、ゲート電極ＧＥ２の側壁の側壁膜ＳＷは、第１膜Ｓ１と、第１膜Ｓ１の側壁および支持基板ＳＢ（ｎ型の低濃度不純物領域ＥＸ２）上に形成された第２膜Ｓ２と、第２膜Ｓ２の側壁に形成された第４膜Ｓ４とを有する。ゲート電極ＧＥ２の側壁の側壁膜ＳＷは、ゲート電極ＧＥ１の側壁の側壁膜ＳＷと同層の膜よりなる。第１膜Ｓ１は、例えば、酸化シリコン膜であり、第２膜Ｓ２および第４膜Ｓ４は、例えば、窒化シリコン膜である。
【００５２】
ここで、図８のバルク領域２Ａにおいて、活性領域２Ａｃの両側の素子分離領域２Ｉｓｏ上には、ダミーゲート電極ＤＧＥ１およびダミー側壁膜ＤＳＷが形成されていない。
【００５３】
また、ゲート電極ＧＥ１、ソース、ドレイン領域（ここでは、エピタキシャル層ＥＰ）、ダミーゲート電極ＤＧＥ１、ゲート電極ＧＥ２およびソース、ドレイン領域（ここでは、ｎ型の高濃度不純物領域ＳＤ２）の上部には金属シリサイド層ＳＩＬが形成されている。また、上記ＳＯＩ−ＭＩＳＦＥＴおよびバルクＭＩＳＦＥＴ上には、層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１は、薄い窒化シリコン膜ＩＬ１ａとその上の酸化シリコン膜ＩＬ１ｂとの積層膜よりなる。ＳＯＩ−ＭＩＳＦＥＴおよびバルクＭＩＳＦＥＴのソース、ドレイン領域の上方には、プラグＰ１が形成されている。このプラグＰ１は、コンタクトホールＣ１内に埋め込まれた導電性膜よりなる。また、プラグＰ１上には、配線Ｍ１が配置されている。この配線Ｍ１は、層間絶縁膜ＩＬ２中に形成されている。この層間絶縁膜ＩＬ２は、薄い窒化シリコン膜ＩＬ２ａとその上の酸化シリコン膜ＩＬ２ｂとの積層膜よりなる。
【００５４】
ここで、本実施の形態においては、図１に示すものと同様に、ＳＯＩ領域１Ａにおいて、素子分離領域１Ｉｓｏ上に、ダミーゲート電極ＤＧＥ１を配置し、さらに、このダミーゲート電極ＤＧＥ１の両側にダミー側壁膜ＤＳＷを形成したので、プラグＰ１のずれによる不具合を解消することができる。また、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って生じる窪み（リセス、ＳＴＩディボット）Ｒによる不具合を解消することができる。その結果、リーク電流の低減、ＴＤＤＢ寿命の向上など、半導体装置の特性の向上を図ることができる。また、ＳＯＩ領域１Ａとバルク領域２Ａとを、同様のデザインルールで設計することができ、回路設計を容易化することができる。
【００５５】
さらに、本実施の形態において、バルク領域（Ｉ／Ｏ領域）２Ａにおいては、素子分離領域２Ｉｓｏ上に、ダミーゲート電極ＤＧＥ１およびダミー側壁膜ＤＳＷを形成していない。これはフローティングであるダミーゲート電極（ＤＧＥ２）とバルク領域２Ａのソース、ドレイン領域（ＳＤ２）との間で電位差が発生し、チャージングダメージを受ける可能性があるためである。
【００５６】
図１０は、比較例４の半導体装置の構成を示す断面図である。図１０に示すように、バルク領域２Ａにおいて、活性領域２Ａｃの両側の素子分離領域２Ｉｓｏ上に、ダミーゲート電極ＤＧＥ２およびダミー側壁膜ＤＳＷを設けた場合、チャージングダメージにより、ダミー側壁膜ＤＳＷが破壊し得る（破線の丸で囲んだ部分参照）。
【００５７】
これに対し、本応用例においては、図８に示すように、バルク領域２Ａにおいて、活性領域２Ａｃの両側の素子分離領域２Ｉｓｏ上に、ダミーゲート電極ＤＧＥ２およびダミー側壁膜ＤＳＷを設けていないため、チャージングダメージはない。また、チャージングダメージによる影響を低減するため、ダミーゲート電極ＤＧＥ２から活性領域２Ａｃと素子分離領域２Ｉｓｏとの境界までの距離（最短距離）を大きく確保することも可能であるが、このような場合は、結局のところ、プラグＰ１のずれによる不具合を解消することができず、さらに、装置の微細化や高集積化を阻むこととなる。これに対し、本応用例においては、このような不具合を回避することができる。
【００５８】
［製法説明］
次いで、図１１〜図２８を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図１１〜図２８は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図１に示す半導体装置は、図８に示す応用例の半導体装置の左側と同様であり、類似の製造工程で形成することができるため、図８に示す応用例の半導体装置を例として、製造工程を説明する。
【００５９】
図１１に示すように、基板として、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板ＳＢと、この支持基板ＳＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層ＳＬとから構成されている。
【００６０】
支持基板ＳＢは、例えば、単結晶シリコン（Ｓｉ）からなる半導体基板であり、絶縁層ＢＯＸは、酸化シリコンよりなる層である。また、半導体層ＳＬは、単結晶シリコンからなる層である。絶縁層ＢＯＸの厚さは、例えば、１０ｎｍ〜３０ｎｍ程度である。また、半導体層ＳＬの厚さは、例えば、１０ｎｍ〜３０ｎｍ程度である。
【００６１】
ＳＯＩ基板の形成方法に制限はないが、例えば、貼り合わせ法を用いて形成することができる。例えば、表面を熱酸化することにより酸化シリコン膜を形成した単結晶シリコン基板と、別の単結晶シリコン基板とを高熱および圧力を加えることで接着して貼り合わせた後、一方の単結晶シリコン基板を研磨して薄膜化する。この場合、薄膜化した単結晶シリコン基板が半導体層ＳＬとなり、上記酸化シリコン膜が絶縁層ＢＯＸとなり、他方の単結晶シリコン基板が支持基板ＳＢとなる。この他、ＳＩＭＯＸ（Silicon Implanted Oxide）法でＳＯＩ基板を形成してもよい。例えば、単結晶シリコン基板の表面よりも少し深い位置に高いエネルギーでＯ２（酸素）をイオン注入した後、熱処理を施し、シリコンと酸素とを結合させることで、絶縁層（酸化シリコン膜）ＢＯＸを形成する。この場合、絶縁層ＢＯＸより上の部分が半導体層ＳＬとなり、絶縁層ＢＯＸより下の部分が支持基板ＳＢとなる。
【００６２】
次いで、図１２に示すように、素子分離絶縁膜ＳＴＩを形成する。例えば、活性領域１Ａｃ、２Ａｃとして残す領域上に、窒化シリコン膜などからなるハードマスク（図示せず）を形成し、このハードマスクをマスクとしてドライエッチングを行うことで、半導体層ＳＬ、絶縁層ＢＯＸおよび支持基板ＳＢの一部を除去し、素子分離溝を形成する。なお、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。上記素子分離溝は、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、支持基板ＳＢの途中まで到達する。言い換えれば、素子分離溝の底部は、絶縁層ＢＯＸの底面（底部）よりも深い位置に位置する。
【００６３】
次いで、素子分離溝および上記ハードマスク上に、素子分離溝を埋め込む程度の膜厚で、絶縁膜を形成する。例えば、絶縁膜として、酸化シリコン膜をＣＶＤ法などを用いて堆積する。
【００６４】
次いで、素子分離溝以外の絶縁膜を、上記ハードマスクが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝内に絶縁膜が埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この素子分離絶縁膜ＳＴＩは、ＳＯＩ領域１Ａやバルク領域２Ａに形成される各ＭＩＳＦＥＴ間の干渉を防止するために形成される。次いで、上記ハードマスクを除去する。
【００６５】
次いで、図１３に示すように、閾値調整用の不純物を注入する。ＳＯＩ領域１Ａにおいては、絶縁層ＢＯＸの下部の支持基板ＳＢ中にｐ型またはｎ型の不純物をイオン注入する。ここでは、例えば、ＳＯＩ領域１Ａを開口したフォトレジスト膜（図示せず）をマスクに、絶縁層ＢＯＸの下部に、ｐ型の不純物を注入し、ｐ型ウエルＰＷ１を形成する。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【００６６】
次いで、ＳＯＩ領域１Ａに形成されるＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜ＧＩ１を形成する。例えば、半導体層（単結晶シリコン）ＳＬの上面を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩ１を形成する。この際、バルク領域２Ａにも、酸化シリコン膜（ゲート絶縁膜ＧＩ１）が形成される。
【００６７】
次いで、図１４に示すように、バルク領域２Ａのゲート絶縁膜ＧＩ１、半導体層ＳＬおよび絶縁層ＢＯＸ等を除去する。例えば、バルク領域２Ａを開口したフォトレジスト膜（図示せず）をマスクに、バルク領域２Ａのゲート絶縁膜ＧＩ１、半導体層ＳＬおよび絶縁層ＢＯＸをエッチングする。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【００６８】
次いで、図１５に示すように、バルク領域２Ａの支持基板ＳＢ中にｐ型の不純物をイオン注入し、ｐ型ウエルＰＷ２を形成する。ここでは、例えば、バルク領域２Ａを開口したフォトレジスト膜（図示せず）をマスクに、支持基板ＳＢ中に、ｐ型の不純物を注入し、ｐ型ウエルＰＷ２を形成する。次いで、上記フォトレジスト膜をアッシング処理などにより除去する。
【００６９】
次いで、バルク領域２Ａに形成されるバルクＭＩＳＦＥＴのゲート絶縁膜ＧＩ２を形成する。例えば、支持基板ＳＢ中の上面を熱酸化することにより、酸化シリコン膜よりなるゲート絶縁膜ＧＩ２を形成する。この際、ＳＯＩ領域１Ａのゲート絶縁膜ＧＩ１が厚膜化しないように、ＳＯＩ領域１Ａをマスク膜（例えば、窒化シリコン膜など）で覆っておいてもよい。
【００７０】
次いで、図１６に示すように、ＳＯＩ領域１Ａおよびバルク領域２Ａに、ゲート電極となる導電性膜を形成する。例えば、導電性膜として、多結晶シリコン膜ＰＳを、ＣＶＤ法などを用いて形成する。次いで、図１７に示すように、導電性膜上に、キャップ絶縁膜ＣＡＰを形成する。例えば、多結晶シリコン膜ＰＳ上に、キャップ絶縁膜ＣＡＰとして、窒化シリコン膜を、ＣＶＤ法などを用いて形成する。
【００７１】
次いで、図１８に示すように、多結晶シリコン膜ＰＳおよびキャップ絶縁膜ＣＡＰをパターニングする。例えば、キャップ絶縁膜ＣＡＰ上にフォトレジスト膜（図示せず）を形成し、露光・現像することによりゲート電極ＧＥ１、ＧＥ２の形成領域以外のフォトレジスト膜を除去する。次いで、上記フォトレジスト膜をマスクとしてキャップ絶縁膜ＣＡＰをエッチングする。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去し、キャップ絶縁膜ＣＡＰをマスクとして、多結晶シリコン膜ＰＳをエッチングすることにより、ＳＯＩ領域１Ａおよびバルク領域２Ａに、ゲート電極ＧＥ１、ＧＥ２を形成する。この際、ＳＯＩ領域１Ａの素子分離領域１Ｉｓｏ上に、ダミーゲート電極ＤＧＥ１を形成する。このダミーゲート電極ＤＧＥ１は、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿うように形成される。より好ましくは、後述するダミー側壁膜ＤＳＷの端部が、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界と一致するように、または、ダミー側壁膜ＤＳＷが、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界と重なる（覆う）ように、ダミー側壁膜ＤＳＷのゲート長方向の長さを考慮して、ダミーゲート電極ＤＧＥ１を形成する。
【００７２】
次いで、ＳＯＩ−ＭＩＳＦＥＴおよびバルクＭＩＳＦＥＴのソース、ドレイン領域を形成する。
【００７３】
まず、図１９に示すように、ゲート電極ＧＥ２の側壁に、第１膜（第１側壁膜、オフセットスペーサともいう）Ｓ１を形成し、ゲート電極ＧＥ２の両側の支持基板（ｐ型ウエルＰＷ２）ＳＢ中に、ｎ型の低濃度不純物領域ＥＸ２を形成する。
【００７４】
例えば、ＳＯＩ領域１Ａおよびバルク領域２Ａに、第１膜Ｓ１となる絶縁膜として、例えば、酸化シリコン膜をＣＶＤ法で堆積した後、異方性エッチングを施し、ゲート電極ＧＥ１、ＧＥ２側壁に第１膜Ｓ１を側壁膜として残存させる。この際、ダミーゲート電極ＤＧＥ１の側壁にも側壁膜として第１膜Ｓ１が残存する。
【００７５】
次いで、バルク領域２Ａにおいて、ゲート電極ＧＥ２および第１膜Ｓ１の合成体の両側の支持基板（ｐ型ウエルＰＷ２）ＳＢ中に、ｎ型の低濃度不純物領域ＥＸ２を形成する。例えば、ＳＯＩ領域１Ａをフォトレジスト膜（図示せず）で覆い、ゲート電極ＧＥ２および第１膜Ｓ１の合成体をマスクとして、イオン注入法により、支持基板（ｐ型ウエルＰＷ２）ＳＢ中に、ｎ型不純物を導入する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００７６】
次いで、図２０および図２１に示すように、ゲート電極ＧＥ１の側壁に、第１膜Ｓ１、第２膜（第２側壁膜）Ｓ２および第３膜（第３側壁膜）Ｓ３よりなる側壁膜を形成し（図２０参照）、半導体層ＳＬ上にエピタキシャル層ＥＰを形成する（図２１参照）。
【００７７】
ＳＯＩ領域１Ａおよびバルク領域２Ａに、第２膜Ｓ２および第３膜Ｓ３となる絶縁膜として、例えば、窒化シリコン膜と酸化シリコン膜を順次ＣＶＤ法で堆積する。次いで、バルク領域２Ａをフォトレジスト膜（図示せず）で覆い、異方性エッチングを施すことにより、ゲート電極ＧＥ１および第１膜Ｓ１の合成体の側壁に、第２膜Ｓ２および第３膜Ｓ３を側壁膜として残存させる。また、この際、ダミーゲート電極ＤＧＥ１および第１膜Ｓ１の合成体の側壁にも、第２膜Ｓ２および第３膜Ｓ３が残存する。これにより、ゲート電極ＧＥ１およびダミーゲート電極ＤＧＥ１の側壁に、第１膜Ｓ１、第２膜Ｓ２および第３膜Ｓ３よりなる側壁膜が形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。なお、この異方性エッチングの際、バルク領域２Ａはフォトレジスト膜（図示せず）で覆われているため、第２膜Ｓ２および第３膜Ｓ３の積層膜が、バルク領域２Ａを覆うように残存する。このため、ＳＯＩ領域１Ａにおいて、ゲート電極ＧＥ１および上記側壁膜（Ｓ１、Ｓ２、Ｓ３）の合成体の両側には、半導体層ＳＬの上面が露出し、バルク領域２Ａは、第２膜Ｓ２および第３膜Ｓ３の積層膜により覆われる。
【００７８】
次いで、ゲート電極ＧＥ１および上記側壁膜（Ｓ１、Ｓ２、Ｓ３）の合成体の両側に露出した、半導体層ＳＬ上にエピタキシャル層ＥＰを形成する（図２１参照）。例えば、ジクロールシラン（ＳｉＨ２Ｃｌ２）および塩化水素（ＨＣｌ）ガスを用いたエピタキシャル成長により、半導体層ＳＬとしてシリコン層を形成する。次いで、エピタキシャル層ＥＰ上に、酸化膜ＯＸを形成する。例えば、エピタキシャル層ＥＰの上面を熱酸化することにより、酸化シリコン膜（酸化膜ＯＸ）を形成する。
【００７９】
次いで、図２２に示すように、ゲート電極ＧＥ２の側壁に、第１膜Ｓ１、第２膜Ｓ２および第３膜Ｓ３よりなる側壁膜を形成する。例えば、ＳＯＩ領域１Ａをフォトレジスト膜（図示せず）で覆い、第２膜Ｓ２および第３膜Ｓ３に異方性エッチングを施すことにより、ゲート電極ＧＥ２および第１膜Ｓ１の合成体の側壁に、第２膜Ｓ２および第３膜Ｓ３を側壁膜として残存させる。これにより、ゲート電極ＧＥ２の側壁に、第１膜Ｓ１、第２膜Ｓ２および第３膜Ｓ３よりなる側壁膜が形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００８０】
次いで、図２３および図２４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁の第３膜Ｓ３および酸化膜ＯＸを除去し、さらに、ゲート電極ＧＥ１、ＧＥ２上のキャップ絶縁膜（窒化シリコン膜）ＣＡＰを除去する（図２３参照）。次いで、ゲート電極ＧＥ１の両側の半導体層ＳＬ中に、ｎ型の低濃度不純物領域ＥＸ１を形成する。
【００８１】
例えば、バルク領域２Ａをフォトレジスト膜（図示せず）で覆い、ゲート電極ＧＥ１、第１膜Ｓ１および第２膜Ｓ２の合成体をマスクとして、イオン注入法により、半導体層ＳＬ中に、ｎ型不純物を導入する。この際、エピタキシャル層ＥＰの上部にも、ｎ型の低濃度不純物領域（図示せず）が形成される。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００８２】
次いで、図２５に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁膜となる第４膜（第４側壁膜）Ｓ４を形成し、ゲート電極ＧＥ１の両側のエピタキシャル層ＥＰおよびその下層の半導体層ＳＬ中に、ｎ型の高濃度不純物領域ＳＤ１を形成する。また、ゲート電極ＧＥ２の両側の支持基板（ｐ型ウエルＰＷ２）ＳＢ中に、ｎ型の高濃度不純物領域ＳＤ２を形成する。
【００８３】
例えば、ＳＯＩ領域１Ａおよびバルク領域２Ａに、第４膜Ｓ４となる絶縁膜として、例えば、酸化シリコン膜をＣＶＤ法で堆積し、異方性エッチングを施すことにより、ゲート電極ＧＥ１、第１膜Ｓ１および第２膜Ｓ２の合成体の側壁に、第４膜Ｓ４を側壁膜として残存させる。同様に、ゲート電極ＧＥ２、第１膜Ｓ１および第２膜Ｓ２の合成体の側壁に、第４膜Ｓ４を側壁膜として残存させる。また、この際、ダミーゲート電極ＤＧＥ１、第１膜Ｓ１および第２膜Ｓ２の合成体の側壁にも、第４膜Ｓ４が残存する。これにより、ゲート電極ＧＥ１、ＧＥ２およびダミーゲート電極ＤＧＥ１の側壁に、第１膜Ｓ１、第２膜Ｓ２および第４膜Ｓ４よりなるダミー側壁膜ＤＳＷが形成される。
【００８４】
次いで、ゲート電極ＧＥ１および上記側壁膜（Ｓ１、Ｓ２、Ｓ４）の合成体をマスクとして、イオン注入法により、エピタキシャル層ＥＰおよびその下層の半導体層ＳＬ中に、ｎ型不純物を導入し、ｎ型の高濃度不純物領域ＳＤ１を形成する。また、ゲート電極ＧＥ２および上記側壁膜（Ｓ１、Ｓ２、Ｓ４）の合成体をマスクとして、イオン注入法により、支持基板（ｐ型ウエルＰＷ２）ＳＢ中に、ｎ型不純物を導入し、ｎ型の高濃度不純物領域ＳＤ２を形成する。ｎ型の高濃度不純物領域ＳＤ１とＳＤ２の濃度は異なっていてもよい。
【００８５】
次いで、図２６に示すように、ゲート電極ＧＥ１、ＧＥ２、ダミーゲート電極ＤＧＥ１およびｎ型の高濃度不純物領域ＳＤ１、ＳＤ２上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＳＩＬを形成する。ここでは、金属シリサイド層ＳＩＬとして、例えば、ニッケルシリサイド膜を形成する。例えば、ＳＯＩ領域１Ａおよびバルク領域２Ａに、ニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施す。これにより、ゲート電極ＧＥ１、ＧＥ２、ダミーゲート電極ＤＧＥ１とＮｉ膜との接触領域およびｎ型の高濃度不純物領域ＳＤ１、ＳＤ２とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【００８６】
次いで、図２７に示すように、ＳＯＩ領域１Ａおよびバルク領域２Ａに、層間絶縁膜ＩＬ１およびプラグＰ１を形成する。まず、ＳＯＩ領域１Ａおよびバルク領域２Ａに、層間絶縁膜ＩＬ１として薄い窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜をＣＶＤ法などにより形成する。
【００８７】
次いで、層間絶縁膜ＩＬ１をパターニングすることによりコンタクトホールＣ１を形成する。例えば、このパターニングの際、転写するフォトマスクとＳＯＩ基板（ウエハ）の重ね合わせずれにより、コンタクトホールＣ１の形成位置がずれる場合がある（図４参照）。次いで、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜との積層膜を堆積する。次いで、堆積した導電性膜のうち、コンタクトホールＣ１以外の導電性膜をＣＭＰ法などを用いて除去する。このように、コンタクトホールＣ１内に導電性膜を埋め込むことにより、プラグＰ１を形成する。
【００８８】
図２８に示すように、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、配線Ｍ１を形成する。例えば、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜（配線溝用の絶縁膜）ＩＬ２として、薄い窒化シリコン膜ＩＬ２ａと酸化シリコン膜ＩＬ２ｂとの積層膜をＣＶＤ法などにより形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより配線溝を形成し、この配線溝内を含む層間絶縁膜ＩＬ２上に、銅膜などの導電性膜を堆積し、堆積した導電性膜のうち、配線溝以外の導電性膜をＣＭＰ法などを用いて除去する。このように、配線溝内に導電性膜を埋め込むことにより、配線Ｍ１を形成する（ダマシン法）。なお、パターニングにより配線Ｍ１を形成してもよい。例えば、層間絶縁膜ＩＬ１上にＡｌ膜などの導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。この後、さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成してもよい。
【００８９】
（実施の形態２）
本実施の形態においては、上記実施の形態１の半導体装置の変形例について説明する。
【００９０】
（変形例１）
実施の形態１においては、図２を参照しながら説明したように、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間において、Ｙ方向に延在するように、ダミーゲート電極ＤＧＥ１およびダミー側壁膜ＤＳＷの合成体（以下、これをダミーパターンとも言う）を形成したが、このダミーパターンをＸ方向にも延在させてもよい。
【００９１】
図２９は、本実施の形態の変形例１の半導体装置の構成を示す平面図である。図２９に示すように、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間においてＹ方向に延在する第１部（縦部）と、この第１部の両端部において、Ｘ方向に延在する第２部（横部）と、を有する、第１ダミーパターンを有する。この第１ダミーパターンは、略Ｉ字状とも言える。
【００９２】
また、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃのうち、図中、左側に配置された活性領域１Ａｃの左の辺（境界）に沿って、Ｙ方向に延在する第３部（縦部）と、この第３部の両端部において、Ｘ方向に延在する第４部（横部）と、を有する、第２ダミーパターンを有する。この第２ダミーパターンは、略Ｕ字状とも言える。
【００９３】
また、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃのうち、図中、右側に配置された活性領域１Ａｃの右の辺（境界）に沿って、Ｙ方向に延在する第５部（縦部）と、この第５部の両端部において、Ｘ方向に延在する第６部（横部）と、を有する、第３ダミーパターンを有する。この第３ダミーパターンは、略Ｕ字状とも言える。
【００９４】
このように、本変形例においては、上記縦部や上記横部を配置することで、２つの活性領域１Ａｃのそれぞれの外周を、ダミーパターンにより、ほぼ囲むことができるため、プラグＰ１がどの方向にずれても、ずれによる不具合を解消することができる。また、活性領域１Ａｃと素子分離領域１Ｉｓｏとの境界に沿って生じる窪み（リセス、ＳＴＩディボット）による不具合を解消することができる。その結果、リーク電流の低減、ＴＤＤＢ寿命の向上など、半導体装置の特性のさらなる向上を図ることができる。
【００９５】
なお、本変形例の半導体装置の製造方法については、実施の形態１で説明した製造工程と類似の製造工程で形成することができる。
【００９６】
（変形例２）
実施の形態１においては、図２を参照しながら説明したように、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間において、Ｙ方向に延在するように、１本のダミーパターンを形成したが、２本のダミーパターンを設けてもよい。
【００９７】
例えば、Ｘ方向に並んで配置された２つの活性領域１ＡｃのＸ方向の間隔が広い場合には、２本のダミーパターン設けてもよい。
【００９８】
図３０は、本実施の形態の変形例２の半導体装置の構成を示す平面図である。図３０に示すように、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間において、Ｙ方向に延在するダミーパターンを２本、所定の間隔を置いて配置している。この場合、例えば、Ｘ方向に並んで配置された２つの活性領域１Ａｃのうち、図中、左側に配置された活性領域１Ａｃの右の辺に沿って、Ｙ方向に延在するように１本目のダミーパターンを配置し、図中、右側に配置された活性領域１Ａｃの左の辺に沿って、Ｙ方向に延在するように２本目のダミーパターンを配置している。
【００９９】
さらに、２本のダミーパターンの間隔が広い場合には、図示するように、ダミーゲート電極ＤＧＥ２を設けてもよい。ダミーゲート電極ＤＧＥ２の平面形状は、ダミーゲート電極ＤＧＥ１の平面形状とは、異なる形状である。例えば、ダミーゲート電極ＤＧＥ１は、Ｙ方向に延在するライン状であるのに対し、ダミーゲート電極ＤＧＥ２の平面形状は、矩形状（ここでは、略正方形状）であり、複数の矩形状のダミーゲート電極ＤＧＥ２がＸ方向およびＹ方向に所定の間隔を置いて配置されている。すなわち、ダミーゲート電極ＤＧＥ１よりも形状および平面積の小さいダミーゲート電極ＤＧＥ２が複数配置されている。この複数のダミーゲート電極ＤＧＥ２は、例えば、設計ツールにおいて、ゲート電極等が形成されていない領域に、自動的にレイアウトされる自動発生ダミーゲート電極である。このように、ダミーゲート電極ＤＧＥ１間に、自動発生ダミーゲート電極（ＤＧＥ２）を設けることで、ゲート電極等の粗密が低減され、半導体装置の製造工程における加工精度が向上する。例えば、ゲート電極より上層に形成される層の平坦性が向上し、露光不良や、ディッシングによる不具合などを低減することができる。
【０１００】
なお、本変形例の半導体装置の製造方法については、実施の形態１で説明した製造工程と類似の製造工程で形成することができる。
【０１０１】
（変形例３）
上記変形例２においては、２つの活性領域１ＡｃのＸ方向の間隔が広い場合について説明したが、本応用例においては、２つの活性領域１ＡｃのＸ方向の間隔が狭い場合について説明する。
【０１０２】
図３１は、本実施の形態の変形例３の半導体装置の構成を示す平面図である。図３１の上図に示すように、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間に、Ｙ方向に延在するダミーゲート電極ＤＧＥ１を２本、所定の間隔を置いて配置する。このような場合、これらのＸ方向の間隔Ｗが、例えば、ゲート電極ＧＥ１の一方の側に形成される側壁膜ＳＷのゲート長方向の長さ（Ｘ方向の長さ）の２倍より小さい場合には、ダミー側壁膜ＤＳＷが重なることとなり、好ましくない。
【０１０３】
また、活性領域１Ａｃと素子分離絶縁膜ＳＴＩの境界からゲート電極ＧＥ１までの距離が、側壁膜ＳＷのゲート長方向の長さ（Ｘ方向の長さ）の２倍より小さい場合には、エピタキシャル層ＥＰの表面全体が側壁膜ＳＷ及びダミー側壁膜ＤＳＷによって覆われてしまう恐れがある。すなわち、プラグＰ１がエピタキシャル層ＥＰと接触するスペースを保てなくなる恐れがある。したがって、エピタキシャル層ＥＰが側壁膜ＳＷ及びダミー側壁膜ＤＳＷから露出されるように、ダミーゲート電極ＤＧＥ１の位置を調整する必要がある。例えば、素子分離絶縁膜ＳＴＩの幅が狭く、ダミーゲート電極ＤＧＥ１を２本形成するためのスペースが十分ではない場合に、強引にダミーゲート電極ＤＧＥ１を２本配置すると、ダミーゲート電極ＤＧＥ１は活性領域１Ａｃと素子分離絶縁膜ＳＴＩの境界にかなり近い位置に配置せざるを得なくなり、上記のような不具合が起こりやすい。
【０１０４】
そこで、図３１の下図に示すように、本変形例の半導体装置においては、Ｘ方向に並んで配置された２つの活性領域１Ａｃ間に、Ｙ方向に延在し、太い、即ち、ゲート長方向の長さ（Ｘ方向の長さ）が大きいダミーゲート電極ＤＧＥ１を１本配置する。この場合、例えば、ダミーゲート電極ＤＧＥ１のゲート長方向の長さ（Ｘ方向の長さ）は、ゲート電極ＧＥ１のゲート長方向の長さ（Ｘ方向の長さ）より大きい。
【０１０５】
なお、素子分離絶縁膜ＳＴＩの幅がかなり狭い場合には、ゲート長方向の長さ（Ｘ方向の長さ）において、ダミーゲート電極ＤＧＥ１の長さをゲート電極ＧＥ１の長さより小さくしてもよい。このように、ダミーゲート電極ＤＧＥ１のゲート長方向の長さ（Ｘ方向の長さ）を、ゲート電極ＧＥ１のゲート長方向の長さ（Ｘ方向の長さ）と異なるものとしてもよい。
【０１０６】
なお、本変形例の半導体装置の製造方法については、実施の形態１で説明した製造工程と類似の製造工程で形成することができる。
【０１０７】
（変形例４）
実施の形態１（図１、図８）においては、ＳＯＩ領域１ＡのＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを例示し、また、バルク領域２ＡのＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを例示したが、もちろん、これらの領域に、ｐチャネル型のＭＩＳＦＥＴを形成してもよい。この場合、ウエル（ＰＷ１、ＰＷ２）、低濃度不純物領域（ＥＸ１、ＥＸ２）および高濃度不純物領域（ＳＤ１、ＳＤ２）が、逆導電型となる。
【０１０８】
また、ＳＯＩ領域１Ａに、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴを形成してもよい。また、バルク領域２Ａに、ｎチャネル型のＭＩＳＦＥＴおよびｐチャネル型のＭＩＳＦＥＴを形成してもよい。例えば、ＳＯＩ領域１Ａの、複数のｎチャネル型のＭＩＳＦＥＴおよび複数のｐチャネル型のＭＩＳＦＥＴを適宜接続することにより、ロジック回路（スタンダードセル）を構成することができる。
【０１０９】
図３２は、本実施の形態の変形例４の半導体装置の構成の一例を示す平面図である。この図３２は、ＳＯＩ領域（１Ａ）を示す。図３２に示すように、ＳＯＩ領域（１Ａ）は、ｎチャネル型のＭＩＳＦＥＴの形成領域ＮＡと、ｐチャネル型のＭＩＳＦＥＴの形成領域ＰＡとを有する。ｎチャネル型のＭＩＳＦＥＴの形成領域ＮＡにおいて、半導体層ＳＬの下方の支持基板ＳＢ中には、ｐ型不純物を含有するｐ型ウエル（ＰＷ１）が配置され、ｐチャネル型のＭＩＳＦＥＴの形成領域ＰＡにおいて、半導体層ＳＬの下方の支持基板ＳＢ中には、ｎ型不純物を含有するｎ型ウエルが配置されている。
【０１１０】
ｎチャネル型のＭＩＳＦＥＴの形成領域ＮＡには、３つの活性領域１ＡｃＮが設けられ、これらの活性領域の間やそれぞれの端部において、Ｙ方向に延在するように、ダミーパターンが配置されている。
【０１１１】
ｐチャネル型のＭＩＳＦＥＴの形成領域ＰＡには、４つの活性領域１ＡｃＰが設けられ、これらの活性領域の間やそれぞれの端部において、Ｙ方向に延在するように、ダミーパターンが配置されている。
【０１１２】
ここで、１つのダミーパターンが、ｎチャネル型のＭＩＳＦＥＴの形成領域ＮＡおよびｐチャネル型のＭＩＳＦＥＴの形成領域ＰＡに跨るように配置されていてもよい。即ち、ｎチャネル型のＭＩＳＦＥＴが形成されるｐ型ウエル（ＰＷ１）と、ｐチャネル型のＭＩＳＦＥＴが形成されるｎ型ウエルの両方の上方に延在するように、１つのダミーパターンが配置される。このように、領域ＮＡおよび領域ＰＡにおいて、ダミーゲート電極ＤＧＥ１を共有してもよい。
【０１１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１４】
例えば、上記変形例２のダミーパターンに、変形例１で説明した横部を設けてもよい。
【０１１５】
また、図３３は、他の変形例の半導体装置の構成を示す断面図である。例えば、実施の形態１（図１、図８）においては、第３膜Ｓ３を除去し、エピタキシャル層ＥＰを形成した後、第４膜Ｓ４を形成しているため、例えば、図３３に示すように、第４膜Ｓ４が、エピタキシャル層ＥＰ上まで延在してもよい。即ち、ダミー側壁膜ＤＳＷの端部は、エピタキシャル層ＥＰ上に位置する。これにより、プラグＰ１の形成時に合わせずれが起きた場合でも、支持基板ＳＢに到達してしまう不具合をより効果的に解消することができる。また、金属シリサイド層ＳＩＬと支持基板ＳＢとの間の絶縁層ＢＯＸの耐圧が低下する恐れをより効果的に解消することができる。なお、この図３３の例は、実施の形態１だけでなく他の変形例と組み合わせて使用することもできる。
【符号の説明】
【０１１６】
１Ａ  ＳＯＩ領域
１Ａｃ  活性領域
１Ｉｓｏ  素子分離領域
２Ａ  バルク領域
２Ａｃ  活性領域
２Ｉｓｏ  素子分離領域
ＢＯＸ  絶縁層
Ｃ１  コンタクトホール
ＣＡＰ  キャップ絶縁膜
ＤＧＥ１  ダミーゲート電極
ＤＧＥ２  ダミーゲート電極
ＤＳＷ  ダミー側壁膜
ＥＰ  エピタキシャル層
ＥＸ１  ｎ型の低濃度不純物領域
ＥＸ２  ｎ型の低濃度不純物領域
ＧＥ１  ゲート電極
ＧＥ２  ゲート電極
ＧＩ１  ゲート絶縁膜
ＧＩ２  ゲート絶縁膜
ＩＬ１  層間絶縁膜
ＩＬ１ａ  薄い窒化シリコン膜
ＩＬ１ｂ  酸化シリコン膜
ＩＬ２  層間絶縁膜
ＩＬ２ａ  薄い窒化シリコン膜
ＩＬ２ｂ  酸化シリコン膜
Ｌ１  距離
Ｌ２  距離
Ｍ１  配線
ＮＡ  ｎチャネル型のＭＩＳＦＥＴの形成領域
ＯＸ  酸化膜
Ｐ１  プラグ
ＰＡ  ｐチャネル型のＭＩＳＦＥＴの形成領域
ＰＳ  多結晶シリコン膜
ＰＷ１  ｐ型ウエル
ＰＷ２  ｐ型ウエル
Ｒ  窪み
Ｓ１  第１膜
Ｓ２  第２膜
Ｓ３  第３膜
Ｓ４  第４膜
ＳＢ  支持基板
ＳＤ１  高濃度不純物領域
ＳＤ２  高濃度不純物領域
ＳＩＬ  金属シリサイド層
ＳＬ  半導体層
ＳＴＩ  素子分離絶縁膜
ＳＷ  側壁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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