(57)【特許請求の範囲】
【請求項１】
半導体ウエハー、接続層、導通層及び保護層を備え、前記保護層が前記導通層上に形成されている三次元構造を有する半導体ウエハーにおいて、
前記半導体ウエハー上に前記接続層及び前記導通層が形成され、前記接続層と前記導通層は、前記半導体ウエハーの任意の面に形成され、
前記半導体ウエハーは円筒形状の構造を有し、
前記接続層は、少なくとも一つの層であり、前記半導体ウエハーの底面又は側面に形成され、
前記接続層は、複数本の接続体により構成され、各前記接続体は、一端が前記半導体ウエハー内に挿入され、他端が前記半導体ウエハーの底面と同一平面上に設置されており、
前記接続体は、角柱型、円柱型、円型又は楕円型の構造を有し、半導体ウエハー内において前記接続体はアレイ構造に配列され、
前記半導体ウエハーは導電型がＮ型である高抵抗領域、即ち、Ｎ−領域であり、前記接続層は導電型がＮ型である高濃度領域、即ち、Ｎ＋領域であり、
アレイ状に分布した接続体は、その一端が前記半導体ウエハーの内部に植え込まれ、他端が前記半導体ウエハーの底面で前記導通層によって相互接続しており、
前記導通層は導電型がＮ型である高濃度領域、即ち、Ｎ＋領域であり、前記半導体ウエハーの背面において、前記導通層に前記保護層が設置される、ことを特徴とする三次元構造を有する半導体ウエハー。
【請求項２】
半導体ウエハー、接続層、導通層及び保護層を備え、前記保護層が前記導通層上に形成されている三次元構造を有する半導体ウエハーにおいて、
前記半導体ウエハー上に前記接続層及び前記導通層が形成され、前記接続層と前記導通層は、前記半導体ウエハーの任意の面に形成され、
前記半導体ウエハーは円筒形状の構造を有し、
前記接続層は、少なくとも一つの層であり、前記半導体ウエハーの底面又は側面に形成され、
前記接続層は、複数本の接続体により構成され、各前記接続体は、一端が前記半導体ウエハー内に挿入され、他端が前記半導体ウエハーの底面と同一平面上に設置されており、
前記接続体は、角柱型、円柱型、円型又は楕円型の構造を有し、半導体ウエハー内において前記接続体はアレイ構造に配列され、
前記半導体ウエハーは導電型がＮ型である高抵抗領域、即ち、Ｎ−領域であり、前記接続層は導電型がＰ型である高濃度領域、即ち、Ｐ＋領域であり、
アレイ状に分布した接続体は、その一端が前記半導体ウエハーの内部に植え込まれ、他端が前記半導体ウエハーの底面で前記導通層によって相互接続しており、
前記導通層は導電型がＰ型である高濃度領域、即ち、Ｐ＋領域であり、前記半導体ウエハーの背面において、前記導通層に前記保護層が設置される、ことを特徴とする三次元構造を有する半導体ウエハー。
【請求項３】
前記保護層と前記導通層は相互接続し、
前記保護層はＳｉＯ２層である、ことを特徴とする請求項１〜２の何れか一項に記載の三次元構造を有する半導体ウエハー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ウエハーに関し、特に、三次元構造を有する半導体ウエハーに関する。
【背景技術】
【０００２】
周知のように、半導体チップの製造に用いられるウエハー材料として、主に単結晶エピタキシャル膜及び単結晶研磨片があり、エピタキシャル膜は、単結晶研磨片即ち基板層にエピタキシャル層を成長させてなされたものである。基板層は主に支持作用を担っており、エピタキシャル層は半導体チップを製造するために使われている。高電圧半導体チップの場合は、より厚いエピタキシャル層が必要となるが、エピタキシャル層の厚さの増加にしたがって、コストが大幅に上昇するだけではなく、欠陥密度も増えるため、新型の高圧大電力の半導体チップを製造する時の要求を満たすことができない。なお、基板層は半導体チップの性能に対して制限を加えている。
【０００３】
シリコンを代表とする半導体材料は硬質で脆い特性を有しているため、単結晶エピタキシャル膜及び単結晶研磨片は、強度を増加させるためにある程度の厚みが必要となるが、半導体チップの製造において、余分な厚みが除去されるよう、厚みを薄くする過程を経過しなければならない。このため、コストが高くなり、工程難易度が高くなる。
【０００４】
エネルギー節約及び消耗低減の要望が増えていくほど、半導体デバイスに対し、電圧及び電力消費の要求がますます高くなり、動作電圧も６５００Ｖ又はそれ以上要求されている。しかし、エピタキシャル膜に基づいて作られた半導体デバイスは、その電圧が通常１７００Ｖを超えないため、エピタキシャル膜の限定性が明らかであり、従来の半導体ウエハー材料の固有特性に制限され、半導体デバイスの電力消費のボトルネック問題は有効で大幅な低減を実現することができない。なお、大電力半導体の製造技術は、高集積度のサブミクロンＣＭＯＳ時代に徐々に進行しているが、現在主流の半導体ウエハー材料によれば、サブミクロンＣＭＯＳ製造工程と、新型の高圧大電力デバイスに必要な三次元「深いＰＮ接合」構造は、根本的に適合性がないため、高性能電力半導体の持続的な発展に重大なボトルネックとなる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、従来技術の不足を克服するためになされ、三次元構造を有する半導体ウエハーを提供する。本発明による三次元構造を有する半導体ウエハーは、半導体ウエハー上に接続層及び導通層を形成することで、半導体性能を高める目的を達成する。
【課題を解決するための手段】
【０００６】
本発明による三次元構造を有する半導体ウエハーは、半導体ウエハー、接続層、導通層及び保護層を備え、前記保護層が前記導通層に形成され、前記半導体ウエハーに前記接続層及び前記導通層が形成され、前記接続層と前記導通層は、前記半導体ウエハーの任意の面に形成される。
【０００７】
前記半導体ウエハーが円筒形状の構造を有することが好ましい。
【０００８】
前記接続層は少なくとも一つの層であり、前記半導体ウエハーの底面又は側面に前記接続層が形成されることが好ましい。
【０００９】
前記接続層は、複数本の接続体により構成され、各前記接続体は、一端が前記半導体ウエハー内に挿入され、他端が前記半導体ウエハーの底面と同一平面上に設置されることが好ましい。
【００１０】
前記接続体は、角柱型、円柱型、円型又は楕円型の構造を有し、前記半導体ウエハー内において、前記接続体はアレイ構造に配列されることが好ましい。
【００１１】
前記導通層は、前記半導体ウエハーのいずれかの底面に設置されることが好ましい。
【００１２】
前記保護層は、前記導通層の外側面に設置されることが好ましい。
【発明の効果】
【００１３】
本発明の以上の構成によれば、三次元構造を有する半導体ウエハーは半導体ウエハー、接続層、導通層及び保護層を備え、半導体ウエハー上に接続層及び導通層を形成することで、半導体性能を高める効果を実現し、単結晶エピタキシャル膜のような二次元構造の半導体ウエハー材料の代わりに使うことができ、新型の半導体デバイスのために新規な設計基準を提供する。
【００１４】
１．半導体ウエハー上に、高電圧に耐える三次元「深い接合」構造、即ち接続層を形成したので、電力半導体チップのサブミクロンＣＭＯＳプロセスと「深いＰＮ接合」構造の工程との矛盾を解決し、電力半導体チップの製造工程の流れを簡単化し、製造難易度を低下させることができる。
【００１５】
２．半導体チップの電流密度を有効に向上させ、本発明による半導体チップは、従来の半導体チップに比べて電力消費を３０％以上低減することができる。
【００１６】
３．半導体ウエハーの高抵抗領域の欠陥密度を低減させ、半導体チップの漏れ電流を大幅に低減させることができ、本発明による半導体チップは、従来の半導体チップに比べて漏れ電流を１〜２桁低減することができる。
【００１７】
４．電力半導体の二次的破壊の耐性を高めることができ、本発明による半導体チップは、従来の半導体チップに比べて二次的破壊の耐性を５０％以上向上させて、根本的にデバイスの燃焼抵抗力を高めることができる。
【００１８】
５．接続層の作用により、半導体ウエハーに対する「極薄」要求を大幅に削減して、従来の半導体ウエハーの背面金属化を行う際の極薄片加工技術の難題を解決することができる。
【００１９】
６．三次元の構造により半導体ウエハーの熱応力が大幅に減少されて、半導体ウエハーがより平らになり、靱性が高く、半導体チップの製造工程において破砕しにくくなる。
【００２０】
７．三次元の半導体ウエハーの各パラメータに対する制御性がよくなり、電気抵抗率を０．５〜２０００Ω.ｃｍの範囲で選ぶことができ、電気抵抗率の偏差を±５％以内に制御し、路面抵抗率の不均一性を６％以内に制御することができる。全厚さを１５０〜２０００μｍの範囲で選ぶことができる。半導体ウエハーの高抵抗領域の厚さを１０〜１０００μｍの範囲でカスタムし、半導体ウエハーの高抵抗領域の厚さの偏差を±２．５％μｍ以内に制御することができる。
【００２１】
本発明によって作られた半導体デバイスは、６５００Ｖ、７２００Ｖ、８５００Ｖ及びより高い動作電圧を実現することができて、動作電圧が何Ｖから何万Ｖもなる各種の半導体デバイスの製造に使うことができる。
【００２２】
本発明は、実用性が強く、使用が比較的簡単であり、制御手段が厳密で、調和しやすく、効果が良く、設計が精巧で、実施しやすくなって、半導体性能を大幅に高めるとともに、利用者に対する利便性が高い。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の立体構造を分解して示した模式図である。
【図２】図２は、本発明のＮ−／Ｎ＋／Ｎ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図３】図３は、本発明のＮ−／Ｐ＋／Ｐ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図４】図４は、本発明のＮ−／Ｎ＋／Ｐ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図５】図５は、本発明のＮ−／Ｐ＋／Ｎ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図６】図６は、本発明のＰ−／Ｐ＋／Ｐ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図７】図７は、本発明のＰ−／Ｎ＋／Ｎ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図８】図８は、本発明のＮ−／表面Ｐ＋／Ｎ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【図９】図９は、本発明のＮ−／表面Ｐ＋／底面Ｎ＋／Ｎ＋型の三次元半導体ウエハーの立体構造を分解して示した模式図である。
【発明を実施するための形態】
【００２４】
以下、実施形態に基づいて本発明を詳細に説明する。本発明の目的は本発明の範囲内のすべての技術改善を保護するためである。
【００２５】
図１に示すように、三次元構造を有する半導体ウエハーは、半導体ウエハー１、接続層、導通層３及び保護層４を備え、導通層３に保護層４が形成されており、半導体ウエハー１に接続層及び導通層３が形成され、接続層２と導通層３は、半導体ウエハー１の任意の面に形成されている。半導体ウエハー１は円筒形状の構造を有している。接続層は少なくとも一つの層であり、半導体ウエハー１の底面又は側面に接続層が形成されている。接続層は、複数本の接続体２により構成され、各接続体２は、一端が半導体ウエハー１内に挿入され、他端が半導体ウエハー１の底面と同一平面上に設置されている。接続体２は、角柱型、円柱型、円型又は楕円型の構造を有し、半導体ウエハー１内において、接続体２はアレイ構造に配列されている。導通層３は、半導体ウエハー１のいずれかの底面に設置されており、保護層４は、導通層３の外側面に設置されている。
【００２６】
本発明による三次元構造を有する半導体ウエハーは、異なる電力半導体の種類によって、三次元構造を有する半導体ウエハー１、接続層、導通層３の導電種類が、それぞれＮ型又はＰ型に選定され、そのうち、半導体ウエハー１のいずれかの底面は、チップに対する要求に応じて製造することができる。
【００２７】
図２を参照、実施例１：Ｎ−／Ｎ＋／Ｎ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、接続層は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハー１は、主に、ＭＯＳＦＥＴ及びＦＲＤの製造に適用され、独特な三次元構造を有する接続体の設計及び実現により、ＭＯＳＦＥＴチップの電流密度を増やすことができ、電力消耗を３０％以上削減することができ、さらに、チップ面積を有効に縮小して、チップに関わる全コストを軽減することができ、なお、ＦＲＤチップの柔軟因子を増加することができる。
【００２８】
図３を参照、実施例２：Ｎ−／Ｐ＋／Ｐ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、接続層は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主にＩＧＢＴの製造に適用され、三次元半導体ウエハーを使ってＩＧＢＴチップを製造する際、従来のＩＧＢＴチップの製造工程における、背面金属化を行う前の、ウエハーの厚みを薄くする複雑な過程及びＰ＋注入など工程の流れを減少することができ、ＩＧＢＴチップの製造工程の流れがＶＤＭＯＳチップの製造工程の流れと一致するため、ＩＧＢＴチップの製造が簡単化、最適化され且つ実現しやすくなって、ＶＤＭＯＳチップの生産力を有する生産ラインでＩＧＢＴチップを生産することができて、ＩＧＢＴ専用生産ラインのために投入する資金を減少させるとともに、チップの歩留まりを高めることもできて、ＩＧＢＴの発展及び応用普及にさらに寄与する。
【００２９】
図４を参照、実施例３：Ｎ−／Ｎ＋／Ｐ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、接続層は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主に、陽極並列ＩＧＢＴの製造に適用される。このような三次元半導体ウエハーを使って製造した陽極並列ＩＧＢＴは、優れた高速スイッチング性能を有し、スイッチング周波数が５０ＫＨＺまで至るため、更なる低電力消耗及び高効率を実現することができる。
【００３０】
図５を参照、実施例４：Ｎ−／Ｐ＋／Ｎ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、接続層は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主に、Ｎチャネル増強型ＭＯＳＦＥＴ及び新型ＦＲＤチップの製造に適用される。このような三次元半導体ウエハーを使って製造したＮチャネル増強型ＭＯＳＦＥＴチップは、電力消耗を３０％以上削減し、二次的破壊の耐性を５０％以上高めることができる。
【００３１】
図６を参照、実施例５：Ｐ−／Ｐ＋／Ｐ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＰ型である高抵抗領域、即ちＰ−領域であり、接続層は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主に、Ｐチャネル増強型ＭＯＳＦＥＴ及びＧＴＲの製造に適用される。
【００３２】
図７を参照、実施例６：Ｐ−／Ｎ＋／Ｎ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＰ型である高抵抗領域、即ちＰ−領域であり、接続層は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主にＣｏｏｌＭＯＳの製造に適用される。ＣｏｏｌＭＯＳは、従来のＰｏｗｅｒＭＯＳに比べ、導通抵抗が３〜５倍低下しているが、十数回のイオン注入及び拡張を必要とするなど、製造工程が複雑で、技術難易度が高く、コストが極めて高いため、このような三次元半導体ウエハーを使ってＣｏｏｌＭＯＳチップを製造する場合、高電圧に耐え且つアレイ状に分布する三次元構造を直接形成することで、ＣｏｏｌＭＯＳチップの複雑な製造流れを簡単化させ、製造難易度を軽減して、ＣｏｏｌＭＯＳ製造の技術上の躍進を実現することができる。
【００３３】
図８を参照、実施例７：Ｎ−／表面Ｐ＋／Ｎ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、接続層は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の表面と同一平面上に設置され、導通層３は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主にＣｏｏｌＭＯＳの製造に適用される。規制化された三次元半導体ウエハーを使ってＣｏｏｌＭＯＳチップを製造することで製造難易度を軽減し、チップコストを大幅に削減させて、応用上より良いコストパフォーマンス比の優位性を確立することができる。
【００３４】
図９を参照、実施例８：Ｎ−／表面Ｐ＋／底面Ｎ＋／Ｎ＋型三次元半導体ウエハー
半導体ウエハー１は、導電型がＮ型である高抵抗領域、即ちＮ−領域であり、表面の接続層は、導電型がＰ型である高濃度領域、即ちＰ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の表面と同一平面上に設置され、半導体ウエハー１の底面の接続層は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、アレイ状に分布した接続体２は、その一端が半導体ウエハー１の内部に植え込まれ、他端が半導体ウエハー１の底面において導通層３によって相互接続しており、導通層３は、導電型がＮ型である高濃度領域、即ちＮ＋領域であり、半導体ウエハー１の背面における導通層３に保護層４が設置されている。このような三次元半導体ウエハーは、主に、ＣｏｏｌＭＯＳ、パワー集積回路の製造に適用され、このような三次元半導体ウエハーを使うことで、チップ製造の難易度を軽減させ、さらに電力消耗を１０％以上低減させて、チップの機械的性能を増強し、作業の破損率を１０％以上低下させることができ、ウエハー両面上のチップ回路の設計及び製造のために基礎を提供することができる。
【００３５】
上記のように、本明細書では従来技術の部分について詳しく説明しておらず、本発明の好ましい実施形態に基づいて本発明を説明したが、当業者であれば、本発明の明細書及びその図面に対する理解などに基づいて、明細書を変更または改善することができ、本発明の特許請求の範囲内において、いずれも本発明に含まれる。
【符号の説明】
【００３６】
１．半導体ウエハー
２．接続体
３．導通層
４．保護層
【図１】
0006535740.tif 000002
【図２】
0006535740.tif 000003
【図３】
0006535740.tif 000004
【図４】
0006535740.tif 000005
【図５】
0006535740.tif 000006
【図６】
0006535740.tif 000007
【図７】
0006535740.tif 000008
【図８】
0006535740.tif 000009
【図９】
0006535740.tif 000010