(57)【特許請求の範囲】
【請求項１】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有したチャネル形成層と、
前記ＡｌＧａＮ層の上に形成されたゲート電極（７）を含むゲート構造部（５）と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記ゲート電極に対して印加する電圧に基づいて前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ゲート構造部と前記ドレイン電極との間における前記ＡｌＧａＮ層の上において、前記ゲート構造部から離れて形成され、前記ＡｌＧａＮ層に対して引張り応力を印加する引張応力形成膜（１０、１１）が形成され、
前記引張応力形成膜は、
前記ＡｌＧａＮ層に対して応力を加えて歪みを発生させる歪形成膜（１０）と、
前記歪形成膜の上に形成され、該前記歪形成膜に対して引っ張り応力を加えることで、前記歪形成膜にて前記ＡｌＧａＮ層に対して引っ張り応力を加える応力膜（１１）と、を有する積層構造によって構成されており、
前記応力膜は、前記歪形成膜を覆いつつ、該歪形成膜よりも前記ゲート構造部側および前記ドレイン電極側に張り出して形成されていることを特徴とする半導体装置。
【請求項２】
前記歪形成膜は、複数に分割されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有したチャネル形成層と、
前記ＡｌＧａＮ層の上に形成されたゲート電極（７）を含むゲート構造部（５）と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、
前記ゲート電極に対して印加する電圧に基づいて前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記ゲート構造部と前記ドレイン電極との間における前記ＡｌＧａＮ層の上において、前記ゲート構造部から離れて形成され、前記ＡｌＧａＮ層に対して引張り応力を印加する引張応力形成膜（１０、１１）が形成され、
前記引張応力形成膜は、
前記ＡｌＧａＮ層に対して応力を加えて歪みを発生させる歪形成膜（１０）と、
前記歪形成膜の上に形成され、該前記歪形成膜に対して引っ張り応力を加えることで、前記歪形成膜にて前記ＡｌＧａＮ層に対して引っ張り応力を加える応力膜（１１）と、を有する積層構造によって構成されており、
前記歪形成膜は、複数に分割されていることを特徴とする半導体装置。
【請求項４】
前記歪形成膜は、前記ゲート構造部と前記ドレイン電極の配列方向に対する垂直方向に延設されたライン状とされていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記歪形成膜は、ドット状とされていることを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）と窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とによるヘテロジャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮはワイドバンドギャップを有しており、絶縁耐圧に優れ、また、飽和電子速度も大きいため、高速化に適した半導体材料である。例えば、従来より、ＧａＮにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。
【０００３】
この半導体装置には、ＧａＮとＡｌＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上に電子走行層となるＧａＮ層と電子供給層となるＡｌＧａＮ層とを順に積層した構造とされている。ＡｌＧａＮ層の上にゲート電極が備えられ、ゲート電極を挟んだ両側において、ＡｌＧａＮ層の上にソース電極およびドレイン電極が形成されている。
【０００４】
このように構成されるＨＥＭＴでは、ゲート電極の両側に位置するＡｌＧａＮ層の下方において、ピエゾ効果および自発分極効果による２次元電子ガス（以下、２ＤＥＧという）キャリアを誘起する。そして、ゲート電極の下方位置におけるＧａＮ層の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。このように、２ＤＥＧキャリアを用いることで、スイッチングデバイスの低損失化を図ることが可能となる。
【０００５】
一方で、素子に逆電圧を印加した場合、印加電圧による電界に加えて２ＤＥＧ層に起因する電界が加わることから、デバイス中に強く電界集中する部位（例えばゲート構造部）が発生し易くなり、デバイスの信頼性が低下するという課題がある。そのため、ゲート−ドレイン間の距離を確保することで耐圧向上を図ったり、ＡｌＧａＮ層のＡｌ混晶比を低くして２ＤＥＧ層の濃度を低減するなどの対応を行っている。
【０００６】
しかし、これらの方法では、アクセス領域の抵抗増加に繋がり、オン抵抗を増大させてしまう。高耐圧の確保とオン抵抗の低減はトレードオフの関係を有しており、両立を図ることが難しい。
【０００７】
また、上記の課題に対して、特許文献１に示されるように、逆電圧印加時に電界集中が発生するドレイン側のゲート電極の下部のみＡｌＧａＮ層におけるＡｌ混晶比を低くするという方法をとることもできる。このようにすれば、電界強度が特に高くなるゲート構造部の下方において２ＤＥＧ層の濃度を低くできるし、Ａｌ混晶比を低くすることで結晶欠陥の発生を抑制できることから、耐圧や信頼性の低下を防ぐことが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−４１９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に示されるようにＡｌＧａＮ層におけるＡｌ混晶比を選択的に異ならせることはプロセス的に難しく、ＡｌＧａＮ層の結晶性を低下させたり、界面準位が形成されるなどの問題を発生させることとなる。
【００１０】
本発明は上記点に鑑みて、耐圧や信頼性の低下を抑制しつつ、２ＤＥＧ濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成され、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有したチャネル形成層と、ＡｌＧａＮ層の上に形成されたゲート電極（７）を含むゲート構造部（５）と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、を有し、ゲート電極に対して印加する電圧に基づいてソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、ゲート構造部とドレイン電極との間におけるＡｌＧａＮ層の上において、ゲート構造部から離れて形成され、ＡｌＧａＮ層に対して引張り応力を印加する引張応力形成膜（１０、１１）が形成されていることを特徴としている。
【００１２】
このように、ＡｌＧａＮ層の表面のうち、ゲート構造部とドレイン電極との間に引張応力形成膜を形成し、ＡｌＧａＮ層に対して引っ張り応力を発生させるようにしている。これにより、耐圧や信頼性の低下を抑制しつつ、２ＤＥＧ濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置とすることができる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態にかかる半導体装置の上面レイアウトである。
【図２】図１のII-II断面図である。
【図３】図１のIII−III断面図である。
【図４】本発明の第２実施形態にかかる半導体装置の上面レイアウトである。
【図５】図４のV-V断面図である。
【図６】本発明の第３実施形態にかかる半導体装置の上面レイアウトである。
【図７】図６のVII−VII断面図である。
【図８】本発明の第４実施形態にかかる半導体装置の上面レイアウトである。
【図９】図８のIX−IX断面図である。
【図１０】本発明の第５実施形態にかかる半導体装置の上面レイアウトである。
【図１１】図１０のXI−XI断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
図１〜図３を参照して、本発明の第１実施形態にかかる半導体装置について説明する。図１〜図３に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。
【００１７】
本実施形態の横型のＨＥＭＴは、図２に示すように、基板１の表面に、バッファ層２を介してｉ型のＧａＮ層３が積層された構造を化合物半導体基板として用いて形成されている。ＧａＮ層３の表面にはＡｌＧａＮ層４が形成されており、ＧａＮ層３とＡｌＧａＮ層４によってヘテロジャンクション構造が構成されている。横型のＨＥＭＴは、これらＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起されることで動作する。
【００１８】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１９】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。
【００２０】
ＧａＮ層３は、ＧａＮ系の半導体材料である第１のＧａＮ系半導体材料で構成された電子走行層を構成するものである。本実施形態では、ＧａＮ層３をｉ−ＧａＮによって構成しているが、ｎ−ＧａＮもしくはｐ−ＧａＮによって構成しても良い。
【００２１】
ＡｌＧａＮ層４は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部を構成している。ここでは、ＡｌＧａＮ層４をｉ−ＧａＮによって構成している。
【００２２】
ＡｌＧａＮ層４の上には、ゲート構造部５として、ゲート絶縁膜６を介してゲート電極７が形成されている。
【００２３】
ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ2）やアルミナ（Ａｌ2Ｏ3）などによって構成されており、ゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ−半導体などによって構成されている。これらゲート絶縁膜６およびゲート電極７をＡｌＧａＮ層４の上に形成することでＭＯＳ構造を構成している。なお、ここではゲート構造部５としてゲート絶縁膜６上にゲート電極７を形成したＭＯＳ構造を例に挙げてあるが、ＡｌＧａＮ層４の上にゲート電極７をショットキー電極として形成する構造としても良い。
【００２４】
一方、ＡｌＧａＮ層４の表面のうちゲート構造部５を挟んだ両側それぞれにソース電極８とドレイン電極９が形成されている。そして、ソース電極８やドレイン電極９がＡｌＧａＮ層４に対してそれぞれオーミック接触させられている。これらソース電極８やドレイン電極９は、例えばアルミニウムやチタンなどの金属によって構成されている。
【００２５】
さらに、ＡｌＧａＮ層４の表面のうち、ゲート構造部５とソース電極８との間およびゲート構造部５とドレイン電極９との間には、歪形成膜１０と応力膜１１とが順に形成されている。
【００２６】
歪形成膜１０は、下地となるＡｌＧａＮ層４に対して応力を加えて歪みを発生させるものである。応力膜１１は、歪形成膜１０に対して引っ張り応力を加えるものである。応力膜１１は、歪形成膜１０を覆いつつ、歪形成膜１０よりもゲート構造部５側やソース電極８側およびドレイン電極９側に張り出した構造とされている。歪形成膜１０は、例えばシリコン酸化膜（ＳｉＯ2）によって構成され、応力膜１１は、例えばシリコン窒化膜（ＳｉＮ）によって構成されている。
【００２７】
具体的には、歪形成膜１０は、ＡｌＧａＮ層４に対して引っ張り応力を加えることによって、ＡｌＧａＮ層４に対して歪みを発生させる。歪形成膜１０は、応力膜１１が備えられていない単体構造の場合には、ＡｌＧａＮ層４に対して引っ張り応力をあまり加えられないものであっても良く、応力膜１１を形成することによって引っ張り応力が加えられるものであれば良い。
【００２８】
すなわち、歪形成膜１０および応力膜１１は、これらの形成工程後に冷やされて熱収縮する。このとき、歪形成膜１０の熱収縮率、換言すれば熱膨張係数が応力膜１１よりも小さければ、応力膜１１と歪形成膜１０との熱収縮率の差に基づいて、応力膜１１によって歪形成膜１０の収縮が遮られ、歪形成膜１０に引っ張り応力が発生させられる。このため、引っ張り応力が発生させられた歪形成膜１０によって下地となるＡｌＧａＮ層４に対しても引っ張り応力を加えることができる。
【００２９】
このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。なお、このように構成される横型ＨＥＭＴの外縁部は、図２に示すように、ＡｌＧａＮ層４の表面からＧａＮ層３の厚み方向の途中位置に達する凹部１２が形成されたメサ構造とされている。図１に示す一点鎖線は、凹部１２の内側の輪郭を記したものであり、ソース電極８とドレイン電極９とを結ぶ電流経路を囲むように凹部１２が形成されている。また、図示していないが、ゲート電極７やソース電極８およびドレイン電極９の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００３０】
このように、本実施形態の半導体装置では、ＡｌＧａＮ層４の表面のうち、ゲート構造部５とソース電極８との間およびゲート構造部５とドレイン電極９との間に歪形成膜１０と応力膜１１とを形成している。
【００３１】
２ＤＥＧ層の電荷密度はＡｌＧａＮ層４を構成するＡｌxＧａ1-xＮにおけるＡｌ混晶比ｘを変数として、数式１のように表される。この式によれば、ＡｌＧａＮの歪が大きいほど、２ＤＥＧ濃度を高めることができることが分かる。ＡｌＧａＮはＧａＮと比較して格子定数が小さいため、ＡｌＧａＮ層４に引っ張り応力を印加し、歪みを大きくすれば２ＤＥＧ濃度を高めることができる。逆に、圧縮応力を印加すれば２ＤＥＧ濃度が低下することになる。
【００３２】
【数１】
0006575224.tif 000002
【００３３】
そして、本実施形態では、歪形成膜１０と応力膜１１を形成することによって、ＡｌＧａＮ層４に対して引っ張り応力が加えられるようにしている。このため、歪形成膜１０や応力膜１１が形成された部位では、２ＤＥＧ濃度を高めることが可能となる。したがって、ＡｌＧａＮ層４のＡｌ混晶比を低くしたとしても、２ＤＥＧ層の濃度を高められ、オン抵抗低減を図ることが可能となる。
【００３４】
また、ゲート構造部５とソース電極８やドレイン電極９との間のうち、ゲート構造部５から離れた位置に歪形成膜１０や応力膜１１を形成している。このため、特に電界強度が高くなるゲート構造部５の近傍においては、２ＤＥＧ層の濃度を低下させることが可能となり、ゲート構造部５の近傍での電界強度を所望の値以下に抑制することが可能となる。また、ＡｌＧａＮ層４のＡｌ混晶比を低くできることで結晶欠陥の発生も抑制されることから、より信頼性の低下を防げると共に耐圧向上を図ることが可能となる。
【００３５】
そして、ＡｌＧａＮ層４のＡｌ混晶比を部分的に変化させるのではなく一様にしつつも、２ＤＥＧ層の濃度を場所によって変化させられることから、ＡｌＧａＮ層４の製造プロセスが難しくなることもない。また、部分的にＡｌＧａＮ層４のＡｌ混晶比を変化させる場合のように、ＡｌＧａＮ層４の結晶性を低下させることや界面準位が形成されることを抑制することが可能となる。
【００３６】
以上説明したように、本実施形態では、ＡｌＧａＮ層４の表面のうち、ゲート構造部５とソース電極８との間およびゲート構造部５とドレイン電極９との間に歪形成膜１０と応力膜１１とを形成し、ＡｌＧａＮ層４に対して引っ張り応力を発生させるようにしている。これにより、耐圧や信頼性の低下を抑制しつつ、２ＤＥＧ濃度を高めてオン抵抗の低減を図ることができる構造の半導体装置とすることができる。
【００３７】
なお、このように構成される半導体装置の製造方法は、基本的には従来と同様であるが、従来の製造方法に対して歪形成膜１０と応力膜１１の形成工程を加えたものとなる。すなわち、ＧａＮ層３の上に所望のＡｌ混晶比となるＡｌＧａＮ層４を形成する。続いて、ゲート絶縁６の形成工程、ゲート電極７の成膜およびパターニング工程などを行うことで、ゲート構造部５を形成する。さらに、歪形成膜１０の成膜およびパターニング工程を行った後、応力膜１１の成膜およびパターニング工程を行う。そして、層間絶縁膜の形成工程やコンタクトホールの形成工程、および、ソース電極８やドレイン電極９の成膜およびパターニング工程などを行うことで、本実施形態の半導体装置を製造することができる。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して歪形成膜１０の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図４および図５に示すように、本実施形態では、ゲート構造部５とソース電極８との間、および、ゲート構造部５とドレイン電極９との間に配置される歪形成膜１０を複数に分割した構造としている。具体的には、各歪形成膜１０をソース電極９やゲート構造部５およびドレイン電極１０の配列方向に対する垂直方向、つまり電流の流れ方向に対する垂直方向に延設したライン状としている。このため、ゲート構造部５とソース電極８との間、および、ゲート構造部５とドレイン電極９との間のそれぞれに配置された複数の歪形成膜１０がストライプ状にレイアウトされた構成とされている。そして、ゲート構造部５とソース電極８との間に形成された複数の歪形成膜１０を１つの応力膜１１によって覆い、ゲート構造部５とドレイン電極９との間に形成された複数の歪形成膜１０についても１つの応力膜１１によって覆っている。
【００４０】
このように、歪形成膜１０をライン状に分割した構造としても良い。このような構造としても、第１実施形態と同様の効果を得ることができる。また、引っ張り応力は歪形成膜１０の両端において特に大きく発生させられる。このため、歪形成膜１０を複数に分割して配置すると、引っ張り応力を大きく発生させられる場所を複数箇所とすることができ、下地となるＡｌＧａＮ層４に対して引っ張り応力が大きく加えられる場所を広範囲に設けることが可能となる。これにより、より広範囲にわたってＡｌＧａＮ層４の表面に大きな引っ張り応力を加えることが可能となり、さらに第１実施形態で示した効果を得ることができる。
【００４１】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して歪形成膜１０の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４２】
図６および図７に示すように、本実施形態でも、ゲート構造部５とソース電極８との間、および、ゲート構造部５とドレイン電極９との間に配置される歪形成膜１０を複数に分割した構造としている。具体的には、各歪形成膜１０をドット状に配置しており、本実施形態の場合は各歪形成膜１０が千鳥状に配置されるようにしている。そして、ゲート構造部５とソース電極８との間に形成された複数の歪形成膜１０を１つの応力膜１１によって覆い、ゲート構造部５とドレイン電極９との間に形成された複数の歪形成膜１０についても１つの応力膜１１によって覆っている。
【００４３】
このように、歪形成膜１０をドット状に分割した構造としても良い。このような構造としても、第２実施形態と同様の効果を得ることができる。
【００４４】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して歪形成膜１０や応力膜１１によってＡｌＧａＮ層４に引っ張り応力を加えるのではなく、他の手法によって２ＤＥＧ層の濃度を制御するものである。本実施形態のその他については、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４５】
図８および図９に示すように、本実施形態では、ゲート構造部５を覆うように圧縮応力を発生させる応力膜２０を形成している。具体的には、ゲート構造部５からソース電極８やドレイン電極９側に張り出すように応力膜２０を形成している。例えば、応力膜２０としては、シリコン酸化膜（ＳｉＯ2）を用いることができる。このように、ゲート構造部５を覆うように応力膜２０を形成すると、ゲート構造部５の近傍においてＡｌＧａＮ層４に対して圧縮応力を印加することが可能となる。なお、応力膜２０については、例えばプラズマＣＶＤなどによる成膜条件を変えて膜密度を制御することで、圧縮から引っ張りまで膜応力の方向と大きさを制御できることが知られている。本実施形態の場合には、応力膜２０にて圧縮応力が発生させられるように成膜条件を設定することになる。
【００４６】
上記したように、ＡｌＧａＮ層４に対して圧縮応力を印加すると２ＤＥＧ濃度が低下する。このため、ゲート構造部５の近傍においてＡｌＧａＮ層４に対して圧縮応力を印加することで、特に電界強度が高くなるゲート構造部５の近傍では２ＤＥＧ濃度を低下させることが可能となる。そして、ゲート構造部５の近傍以外では２ＤＥＧ濃度をある程度高くできるようにＡｌＧａＮ層４のＡｌ混晶比を設定すれば、２ＤＥＧ濃度の分布としては第１実施形態の半導体装置と同様のものとなる。
【００４７】
このように、ゲート構造部５の近傍においてＡｌＧａＮ層４に対して圧縮応力を印加できる応力膜２０を備えることによっても、第１実施形態と同様の効果を得ることが可能となる。
【００４８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第１実施形態に対して歪形成膜１０や応力膜１１によってＡｌＧａＮ層４に引っ張り応力を加えるのではなく、他の手法によって２ＤＥＧ層の濃度を制御するものである。本実施形態のその他については、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
図１０および図１１に示すように、本実施形態では、ゲート構造部５とドレイン電極９との間のうちのゲート構造部５側に歪形成膜３０と応力膜３１とを順に形成している。歪形成膜３０は、下地となるＡｌＧａＮ層４に対して応力を加えて歪みを発生させるものである。応力膜３１は、歪形成膜３０に対して圧縮応力を加えるものである。ここではゲート構造部５から所定距離離れた位置に歪形成膜３０と応力膜３１とを形成しているが、ゲート構造部５と接するように形成してあっても良い。歪形成膜３０は、例えばシリコン酸化膜（ＳｉＯ2）によって構成され、応力膜３１は、例えばシリコン窒化膜（ＳｉＮ）によって構成されている。
【００５０】
このように、ゲート構造部５とドレイン電極９との間におけるゲート構造部５側、つまり特に電界強度が高くなる位置に歪形成膜３０および応力膜３１を形成し、ＡｌＧａＮ層４に対して圧縮応力が印加できるようにしている。このような構造とする場合にも、ゲート構造部５の近傍以外では２ＤＥＧ濃度をある程度高くできるようにＡｌＧａＮ層４のＡｌ混晶比を設定すれば、２ＤＥＧ濃度の分布としては第１実施形態の半導体装置と同様のものとなる。したがって、本実施形態の構造としても、第１実施形態と同様の効果を得ることが可能となる。
【００５１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５２】
例えば、上記第１〜第３実施形態ではＡｌＧａＮ層４に対して引っ張り応力を印加する引張応力形成膜として、歪形成膜１０および応力膜１１を備えた多層構造を例に挙げたが、単層構造のものであっても良い。また、引張応力形成膜の形態としても、歪形成膜１０に対して応力膜１１にて引張り応力を印加することで、歪形成膜１０からＡｌＧａＮ層４に対して引張り応力が印加される構造としたが、これに限らない。すなわち、引張応力形成膜によってＡｌＧａＮ層４に対して引張り応力を形成できるものであれば、他の形態であっても良い。勿論、引張応力形成膜の材質についても、シリコン酸化膜やシリコン窒化膜に限るものではない。
【００５３】
同様に、ＡｌＧａＮ層４に対して圧縮応力を印加する圧縮応力形成膜として、第４実施形態では応力膜２０を例に挙げ、第５実施形態では歪形成膜３０および応力膜３１を例に挙げた。しかしながら、これらも圧縮応力形成膜の一例を示したに過ぎず、例えば第４実施形態に対して多層構造の圧縮応力形成膜を適用しても良いし、第５実施形態に対して単層構造の圧縮応力形成膜を適用しても良い。
【００５４】
また、上記第１〜第３実施形態では、ゲート構造部５とドレイン電極９との間だけでなく、ゲート構造部５とソース電極８との間にも引張応力形成膜を備えたが、少なくともゲート構造部５とドレイン電極９との間に形成されていれば良い。
【符号の説明】
【００５５】
１                基板
３                ＧａＮ層
４                ＡｌＧａＮ層
５                ゲート構造部
６                ゲート絶縁膜
７                ゲート電極
８                ソース電極
９                ドレイン電極
１０、３０        歪形成膜
１１、２０、３１  応力膜
【図１】
0006575224.tif 000003
【図２】
0006575224.tif 000004
【図３】
0006575224.tif 000005
【図４】
0006575224.tif 000006
【図５】
0006575224.tif 000007
【図６】
0006575224.tif 000008
【図７】
0006575224.tif 000009
【図８】
0006575224.tif 000010
【図９】
0006575224.tif 000011
【図１０】
0006575224.tif 000012
【図１１】
0006575224.tif 000013