(57)【特許請求の範囲】
【請求項１】
差動入力信号をそれぞれ２つの異なるレベルに変換して出力するドライバ回路において、
前記差動入力信号を増幅するプリアンプと、
前記プリアンプの第１の出力に接続された第１の容量と、前記プリアンプの第２の出力に接続された第２の容量とを介して接続されたラッチであって、前記第１の容量に接続された第１のノードと前記第２の容量に接続された第２のノードとの間に、出力にスイッチが直列に接続されたインバータ回路が２組挿入され、それぞれの組が逆方向に接続されたラッチと、
前記第１のノードと前記プリアンプの前記第２の出力とに接続された第１の出力バッファと、
前記第２のノードと前記プリアンプの前記第１の出力とに接続された第２の出力バッファとを備え、
前記スイッチの各々は、前記差動入力信号のデータが遷移するタイミングに応じてオープンとなるように制御されることを特徴とするドライバ回路。
【請求項２】
差動入力信号をそれぞれ２つの異なるレベルに変換して出力するドライバ回路において、
差動入力信号を増幅するプリアンプと、
前記プリアンプの第１の出力に接続された第１の容量と、前記プリアンプの第２の出力に接続された第２の容量とを介して接続されたラッチであって、前記第１の容量に接続された第１のノードに接続された第１のスイッチと前記第２の容量に接続された第２のノードに接続された第２のスイッチとの間に並列に、互いに逆向きに接続された２つのインバータ回路からなるラッチと、
前記第１のノードと前記プリアンプの前記第２の出力とに接続された第１の出力バッファと、
前記第２のノードと前記プリアンプの前記第１の出力とに接続された第２の出力バッファとを備え、
前記スイッチの各々は、前記差動入力信号のデータが遷移するタイミングに応じてオープンとなるように制御されることを特徴とするドライバ回路。
【請求項３】
前記差動入力信号のエッジを検出し、前記エッジの前後に所定の時間幅のパルスを生成し、前記スイッチをオープンにするように制御するエッジ検出回路をさらに備えたことを特徴とする請求項１または２に記載のドライバ回路。
【請求項４】
前記差動入力信号に同期したクロック信号を入力し、前記差動入力信号のエッジの前後に所定の時間幅のパルスを生成し、前記スイッチをオープンにするように制御するエッジ検出回路をさらに備えたことを特徴とする請求項１または２に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路に関し、より詳細には、大振幅駆動が要求される光変調器に適用可能なドライバ回路に関する。
【背景技術】
【０００２】
従来、高速の光ファイバ伝送において、多値位相変調方式が適用され、外部変調器として、マッハツェンダ干渉計（ＭＺＩ）型光変調器が用いられている。また、電気光学効果を有するＬＮ（ＬｉＮｂＯ3）を用いた光変調器に代えて、大幅に小型化、低コスト化が見込まれるシリコン光変調器が注目されている。一方、ＭＺＩ光変調器のアーム導波路の屈折率を制御するためのドライバ回路は、ＣＭＯＳプロセスを用いて実装され、入力された変調信号を増幅して、アーム導波路に設置された電極を駆動する。
【０００３】
シリコン光変調器を駆動するためのドライバ回路は、４Ｖｐｐ以上の大振幅の出力が要求されるが、最先端のＣＭＯＳプロセスでも回路の耐圧は１Ｖ前後であり、差動駆動を行っても２Ｖｐｐｄと十分な振幅を得ることができない。このような問題を解決するため、ＣＭＯＳの耐圧の２倍の出力電圧を得ることができるドライバ回路が提案されている（例えば、非特許文献１参照）。
【０００４】
図１に、従来のドライバ回路の構成を示す。非特許文献１に記載されたドライバ回路は、Dual drive push pull回路と呼ばれ、差動入力信号ＩＮＮとＩＮＰが入力され、それぞれ２つの異なるレベルに変換してＯＵＴＰＨ、ＯＵＴＰＬ、ＯＵＴＮＨ、ＯＵＴＮＬの４つの信号を出力する。ドライバ回路１０は、２つのインバータ回路で構成されたプリアンプ１１と、信号レベルシフトを行うための２つの容量１２と、信号を保持するためのラッチ１３と、出力バッファ１４，１５とを含む。
【０００５】
プリアンプ１１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量１２と出力バッファ１４，１５を駆動できるように、入力信号を増幅した差動信号をノードＮＬ、ＰＬに出力する。２つの容量１２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ１３は、２つのインバータ回路で構成されており、ノードＮＨ、ＰＨの間に接続される。
【０００６】
図２に、従来のドライバ回路の出力バッファの構成を示す。出力バッファ１４は、入力がノードＰＨ、ＮＬに接続され、ＯＵＴＰＨとＯＵＴＰＬを出力する。出力バッファ１５は、入力がノードＮＨ、ＰＬに接続され、ＯＵＴＮＨとＯＵＴＮＬを出力する。
【０００７】
プリアンプ１１は、ＣＭＯＳの耐圧電圧である電源（ＶＤＤ）とＧＮＤ（ＶＳＳ）との間で動作するのに対し、ラッチ１３は、通常の電源の２倍の電圧（ＶＤＤ２）とＶＤＤとの間で動作し、出力バッファ１４，１５は、ＶＤＤ２とＶＳＳとの間で動作する。差動入力信号ＩＮＰ、ＩＮＮ、およびノードＮＬ、ＰＬは、ＶＳＳ〜ＶＤＤの間のレベルとなるのに対し、ノードＮＨとＰＨは、ＶＤＤ〜ＶＤＤ２の間となり、ＯＵＴＰＨとＯＵＴＮＨは、ＶＤＤ〜ＶＤＤ２の間、ＯＵＴＰＬとＯＵＴＮＬは、ＶＳＳ〜ＶＤＤの間となる。
【０００８】
図３に、従来のドライバ回路と光変調器との接続を示す。光変調器２０は、ＭＺＩ型光変調器であり、入力光導波路に接続された分波器２１と、出力光導波路に接続された合波器２２と、分波器および合波器の間を接続する２つのアーム導波路２３，２４とから構成されている。アーム導波路２３，２４には、それぞれドライバ回路１０からの制御信号を印加するための電極２５，２６が設置されている。ドライバ回路１０のＯＵＴＰＨとＯＵＴＰＬとは、一方のアーム導波路２３の電極２５ａ，２５ｂにそれぞれ接続され、ＯＵＴＮＨとＯＵＴＮＬとは、他方のアーム導波路２４の電極２６ａ，２６ｂにそれぞれ接続されている。
【０００９】
ＯＵＴＰＨとＯＵＴＰＬとの間、ＯＵＴＮＨとＯＵＴＮＬとの間の位相は、それぞれ反転しているため、光変調器２０には、ＶＳＳ〜ＶＤＤ２のバイアスを印加することができ、片側のアーム導波路には、ＣＭＯＳの耐圧の２倍の電圧を印加することができる。このとき、ドライバ回路１０内のトランジスタには、ＶＤＤ以上のバイアスがかかっていないため、ＣＭＯＳの耐圧電圧を超えることはない。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】M. Cignoli, G. Minoia, M. Repossi, D. Baldi, A. Ghilioni, E. Temporiti, F. Svelto, “A 1310nm 3D-Integrated Silicon Photonics Mach-Zehnder-Based Transmitter with 275mW Multistage CMOS Driver Achieving 6dB Extinction Ratio at 25Gb/s,” ISSCC 2015, pp. 146-417.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１に示した従来のドライバ回路において、プリアンプ１１は、ノードＰＬ、ＮＬ、およびノードＰＨ、ＮＨを駆動する必要がある。一方、ラッチ回路１３は、ノードＰＨ、ＮＨの電位を保持する。そのため、ノードＰＨ、ＮＨは、プリアンプ１１とラッチ１３の２つの回路が駆動している状態であるため、差動入力信号のデータ遷移の際に、データの衝突が生じる。具体的には、ノードＰＨ、ＮＨのデータ遷移が、ノードＰＬ、ＮＬのデータ遷移より遅れてしまい、プリアンプとラッチとによる電位の引っ張り合いが生じて、信号のジッタを発生する。
【００１２】
図４に、従来のドライバ回路のノードＰＨにおける電圧波形を示す。差動入力信号ＩＮＮ、ＩＮＰとして、１Ｇｂｐｓの擬似ランダムパターンを入力したときのノードＰＨにおける電圧波形を、シミュレーションにより求めた結果を示している。データが遷移する立ち上がり部分、立ち下がり部分において、ジッタが発生しているのが分かる。
【課題を解決するための手段】
【００１３】
本発明の目的は、信号レベルを変換する際に生じるジッタを抑制することができるドライバ回路を提供することにある。
【００１４】
本発明は、このような目的を達成するために、一実施態様は、差動入力信号をそれぞれ２つの異なるレベルに変換して出力するドライバ回路において、前記差動入力信号を増幅するプリアンプと、前記プリアンプの第１の出力に接続された第１の容量と、前記プリアンプの第２の出力に接続された第２の容量とを介して接続されたラッチであって、前記第１の容量に接続された第１のノードと前記第２の容量に接続された第２のノードとの間に、出力にスイッチが直列に接続されたインバータ回路が２組挿入され、それぞれの組が逆方向に接続されたラッチと、前記第１のノードと前記プリアンプの前記第２の出力とに接続された第１の出力バッファと、前記第２のノードと前記プリアンプの前記第１の出力とに接続された第２の出力バッファとを備え、前記スイッチの各々は、前記差動入力信号のデータが遷移するタイミングに応じてオープンとなるように制御されることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ラッチ回路の２つのスイッチを、差動入力信号のデータ遷移のタイミングに応じてオープンとなるように制御することにより、プリアンプとラッチとによる電位の引っ張り合いが解消されるため、信号のジッタを低減することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】従来のドライバ回路の構成を示すブロック図である。
【図２】従来のドライバ回路の出力バッファの構成を示すブロック図である。
【図３】従来のドライバ回路と光変調器との接続を示す図である。
【図４】従来のドライバ回路のノードＰＨにおける電圧波形を示す図である。
【図５】本発明の第１の実施形態にかかるドライバ回路の構成を示す図である。
【図６】第１の実施形態のドライバ回路のタイミングダイヤグラムを示す図である。
【図７】第１の実施形態のドライバ回路のノードＰＨにおける電圧波形を示す図である。
【図８】本発明の第２の実施形態にかかるドライバ回路の構成を示す図である。
【図９】第２の実施形態のドライバ回路のエッジ検出回路の構成を示すブロック図である。
【図１０】本発明の第３の実施形態にかかるドライバ回路の構成を示す図である。
【図１１】第３の実施形態のドライバ回路のタイミングダイヤグラムを示す図である。
【図１２】本発明の第４の実施形態にかかるドライバ回路の構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００１８】
（第１の実施形態）
図５に、本発明の第１の実施形態にかかるドライバ回路の構成を示す。ドライバ回路３０は、差動入力信号ＩＮＮとＩＮＰが入力され、それぞれ２つの異なるレベルに変換してＯＵＴＰＨ、ＯＵＴＰＬ、ＯＵＴＮＨ、ＯＵＴＮＬの４つの信号を出力する。ドライバ回路３０は、２つのインバータ回路で構成されたプリアンプ３１と、信号レベルシフトを行うための２つの容量３２および信号を保持するためのラッチ３３を介して、プリアンプ３１に接続された出力バッファ３４，３５とを含む。
【００１９】
プリアンプ３１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量３２と出力バッファ３４，３５を駆動できるように、入力信号を増幅した差動信号をノードＮＬ、ＰＬに出力する。２つの容量３２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ１３は、ノードＮＨ、ＰＨの間に、出力にスイッチ３７が直列に接続されたインバータ回路３６が２組挿入され、それぞれの組が逆方向に接続されている。２つのスイッチ３７ａ，３７ｂは、制御信号ＶＣＯＮＴによってオープンかショートかを切り替えられる。
【００２０】
出力バッファ３４，３５は、図２に示した回路に同じである。
【００２１】
プリアンプ３１は、ＣＭＯＳの耐圧電圧である電源（ＶＤＤ）とＧＮＤ（ＶＳＳ）との間で動作するのに対し、ラッチ３３は、通常の電源の２倍の電圧（ＶＤＤ２）とＶＤＤとの間で動作し、出力バッファ３４，３５は、ＶＤＤ２とＶＳＳとの間で動作する。差動入力信号ＩＮＰ、ＩＮＮ、およびノードＮＬ、ＰＬは、ＶＳＳ〜ＶＤＤの間のレベルとなるのに対し、ノードＮＨとＰＨは、ＶＤＤ〜ＶＤＤ２の間となり、ＯＵＴＰＨとＯＵＴＮＨは、ＶＤＤ〜ＶＤＤ２の間、ＯＵＴＰＬとＯＵＴＮＬは、ＶＳＳ〜ＶＤＤの間となる。
【００２２】
ＯＵＴＰＨとＯＵＴＰＬとの間、ＯＵＴＮＨとＯＵＴＮＬとの間の位相は、それぞれ反転しているため、図３に示した光変調器２０に接続する場合には、ＶＳＳ〜ＶＤＤ２のバイアスを印加することができ、片側のアーム導波路には、ＣＭＯＳの耐圧の２倍の電圧を印加することができる。このとき、ドライバ回路３０内のトランジスタには、ＶＤＤ以上のバイアスがかかっていないため、ＣＭＯＳの耐圧電圧を超えることはない。
【００２３】
図６に、第１の実施形態のドライバ回路のタイミングダイヤグラムを示す。制御信号ＶＣＯＮＴは、データが遷移するタイミングでのみＯＦＦとなり、２つのスイッチ３７ａ，３７ｂがオープンとなるように制御を行う。これにより、データが遷移するときは、ノードＰＨ、ＮＨにおいてプリアンプ３１とラッチ３３とによる引っ張り合いが解消されるため、信号のジッタが低減でき、信号品質の劣化を防ぐことができる。
【００２４】
図７に、第１の実施形態のドライバ回路のノードＰＨにおける電圧波形を示す。差動入力信号ＩＮＮ、ＩＮＰとして、１Ｇｂｐｓの擬似ランダムパターンを入力したときのノードＰＨにおける電圧波形を、シミュレーションにより求めた結果を示している。データが遷移する部分のジッタは、図４に示した従来のドライバ回路と比較すると、大幅に抑制されていることがわかる。
【００２５】
（第２の実施形態）
図８に、本発明の第２の実施形態にかかるドライバ回路の構成を示す。ドライバ回路４０は、２つのインバータ回路で構成されたプリアンプ４１と、信号レベルシフトを行うための２つの容量４２および信号を保持するためのラッチ４３を介して、プリアンプ４１に接続された出力バッファ４４，４５とを含む。プリアンプ４１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量４２と出力バッファ４４，４５を駆動できるように、入力信号を増幅した差動信号をノードＮＬ、ＰＬに出力する。２つの容量４２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ４３は、ノードＮＨ、ＰＨの間に、出力にスイッチ４７が直列に接続されたインバータ回路４６が２組挿入され、それぞれの組が逆方向に接続されている。２つのスイッチ４７ａ，４７ｂは、エッジ検出回路４８の出力である制御信号ＶＣＯＮＴによってオープンかショートかを切り替えられる。
【００２６】
図９に、第２の実施形態のドライバ回路のエッジ検出回路の構成を示す。差動入力信号ＩＮＰとＩＮＮと、インバータ５１、抵抗５２およびコンデンサ５３からなる遅延回路により遅延した信号との論理積（ＮＡＮＤ５４）により、それぞれの入力信号のデータが遷移するエッジを検出し、エッジの前後に遅延回路の遅延時間に応じた幅のパルスを生成する。エッジ検出回路は、生成された２つの論理積（ＡＮＤ５５）をとって制御信号ＶＣＯＮＴを生成している（図６参照）。
【００２７】
また、差動入力信号ＩＮＰとＩＮＮの入力から、プリアンプ４１を介してラッチ４３に至る時間と、エッジ検出回路４８を通して制御信号ＶＣＯＮＴがラッチ４３のスイッチへ伝搬される時間とを合わせるために、差動入力信号ＩＮＰとＩＮＮとがプリアンプ４１に入力されるまでの間に遅延回路４９を設けている。
【００２８】
第２の実施形態によれば、データ遷移の正確なタイミングに合わせてスイッチを制御することが可能となり、よりジッタを低減することが可能となる。
【００２９】
（第３の実施形態）
図１０に、本発明の第３の実施形態にかかるドライバ回路の構成を示す。ドライバ回路６０は、２つのインバータ回路で構成されたプリアンプ６１と、信号レベルシフトを行うための２つの容量６２および信号を保持するためのラッチ６３を介して、プリアンプ６１に接続された出力バッファ６４，６５とを含む。プリアンプ６１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量６２と出力バッファ６４，６５を駆動できるように、入力信号を増幅した差動信号をノードＮＬ、ＰＬに出力する。２つの容量６２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ６３は、ノードＮＨ、ＰＨの間に、出力にスイッチ６７が直列に接続されたインバータ回路６６が２組挿入され、それぞれの組が逆方向に接続されている。２つのスイッチ６７ａ，６７ｂは、エッジ検出回路６８の出力である制御信号ＶＣＯＮＴによってオープンかショートかを切り替えられる。
【００３０】
エッジ検出回路６８には、差動入力信号ＩＮＰとＩＮＮに加えてクロック信号ＣＬＫが入力され、制御信号ＶＣＯＮＴを生成する。
【００３１】
図１１に、第３の実施形態のドライバ回路のタイミングダイヤグラムを示す。差動入力信号ＩＮＰ、ＩＮＮとクロック信号ＣＬＫとは、同じ送信源から送信されるデータのため同期がとれている。そこで、エッジ検出回路６８は、クロック信号ＣＬＫから、それぞれの入力信号のデータが遷移するエッジの前後に所定の時間幅のパルスを生成する。すべてのクロックタイミングでスイッチをオープンとすることにより、信号のジッタを低減することができる。なお、第３の実施形態においては、データの遷移がないタイミングで、スイッチがオープンとなる場合があるが、このときプリアンプ６１とラッチ６３とによる引っ張り合いはないので、信号品質には何ら影響は無い。
【００３２】
また、差動入力信号ＩＮＰとＩＮＮの入力から、プリアンプ６１を介してラッチ６３に至る時間と、エッジ検出回路６８を通して制御信号ＶＣＯＮＴがラッチ６３のスイッチへ伝搬される時間とを合わせるために、差動入力信号ＩＮＰとＩＮＮとがプリアンプ６１に入力されるまでの間に遅延回路６９を設けている。
【００３３】
第３の実施形態によれば、第２の形態と同様に、データ遷移の正確なタイミングに合わせてスイッチを制御することが可能となり、よりジッタを低減することが可能となる。
【００３４】
（第４の実施形態）
図１２に、本発明の第４の実施形態にかかるドライバ回路の構成を示す。ドライバ回路７０は、２つのインバータ回路で構成されたプリアンプ７１と、信号レベルシフトを行うための２つの容量７２および信号を保持するためのラッチ７３を介して、プリアンプ７１に接続された出力バッファ７４，７５とを含む。プリアンプ７１は、差動入力信号ＩＮＮ、ＩＮＰが入力され、容量７２と出力バッファ７４，７５を駆動できるように、入力信号を増幅した差動信号をノードＮＬ、ＰＬに出力する。２つの容量７２は、第１の容量の一端がノードＮＬに接続され、他端がノードＮＨに接続される。第２の容量の一端はノードＰＬに接続され、他端がノードＰＨに接続される。ラッチ７３は、ノードＮＨに接続されたスイッチ７７ａと、ノードＰＨに接続されたスイッチ７７ｂと、スイッチ７７ａ，７７ｂの間に並列に、互いに逆向きに接続された２つのインバータ回路７６ａ，７６ｂとから構成されている。
【００３５】
制御信号ＶＣＯＮＴは、図６に示したように、データが遷移するタイミングでのみＯＦＦとなり、２つのスイッチ７７ａ，７７ｂがオープンとなるように制御を行う。これにより、データが遷移するときは、ノードＰＨ、ＮＨにおいてプリアンプ７１とラッチ７３とによる引っ張り合いが解消されるため、信号のジッタが低減でき、信号品質の劣化を防ぐことができる。
【００３６】
なお、第２、第３の実施形態に示したように、制御信号ＶＣＯＮＴは、エッジ検出回路による制御とすることもできる。
【符号の説明】
【００３７】
１０，３０，４０，６０，７０  ドライバ回路
１１，３１，４１，６１，７１  プリアンプ
１２，３２，４２，６２，７２  容量
１３，３３，４３，６３，７３  ラッチ
１４，１５，３４，３５，４４，４５，６４，６５，７４，７５  出力バッファ
２０  光変調器
２１  分波器
２２  合波器
２３，２４  アーム導波路
２５，２６  電極
３６，４６，５１，６６，７６  インバータ
３７，４７，６７，７７  スイッチ
４８，６８  エッジ検出回路
４９，６９  遅延回路
５２  抵抗
５３  コンデンサ
５４  論理積（ＮＡＮＤ）
５５  論理積（ＡＮＤ）
【図１】
0006543212.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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