(57)【特許請求の範囲】
【請求項１】
高電圧を発生させ、前記高電圧を複数のノードに選択的に結合するための単一集積回路であって、前記単一集積回路は、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、独立して制御可能な高電圧出力とを有し、各々は、前記ノードのうちの１つに結合されている、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの前記高電圧出力のイネーブルメントを制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースであって、前記シリアル／パラレルインターフェースは、第１のモードにおいて各レベルシフタ／ドライバの出力状態を決定するように、または、第２のモードにおいて前記電圧ブースト回路のパラメータを構成するように構成されている、シリアル／パラレルインターフェースと
を備えている、単一集積回路。
【請求項２】
前記電圧ブースト回路および前記シリアル／パラレルインターフェースに結合されているパワーオンリセット（ＰＯＲ）回路をさらに備えている、請求項１に記載の単一集積回路。
【請求項３】
前記電圧ブースト回路に結合されているソフトスタート回路をさらに備え、ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの前記出力は、ディスエーブルにされている、請求項１に記載の単一集積回路。
【請求項４】
前記論理回路は、複数のＡＮＤゲートである、請求項１に記載の単一集積回路。
【請求項５】
出力イネーブル制御が、前記複数のＡＮＤゲートの各々の入力に結合されている、請求項４に記載の単一集積回路。
【請求項６】
高電圧出力コンデンサが、前記電圧ブースト回路の出力と電源コモンとの間に結合されている、請求項１に記載の単一集積回路。
【請求項７】
ブーストインダクタが、前記電圧ブースト回路への電力入力と電源との間に結合されている、請求項１に記載の単一集積回路。
【請求項８】
前記複数の電圧レベルシフタ／ドライバの前記出力は、トライステートであり、電源コモン、前記高電圧出力、または高オフ抵抗において選択可能出力状態を有する、請求項１に記載の単一集積回路。
【請求項９】
前記シリアル／パラレルインターフェースは、構成レジスタおよびデータ記憶レジスタをさらに備え、前記構成レジスタは、前記電圧ブースト回路の前記パラメータを記憶し、前記データ記憶レジスタは、前記複数の電圧レベルシフタ／ドライバの出力状態を記憶している、請求項１に記載の単一集積回路。
【請求項１０】
ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの前記出力は、ディスエーブルにされている、請求項１に記載の単一集積回路。
【請求項１１】
前記複数の電圧レベルシフタ／ドライバの入力回路および前記論理回路は、低電圧および低電力デバイスを備えている、請求項１に記載の単一集積回路。
【請求項１２】
前記複数の電圧レベルシフタ／ドライバの出力回路は、低インピーダンス駆動能力を有する高電圧デバイスを備えている、請求項１に記載の単一集積回路。
【請求項１３】
タッチの場所を決定し、投影容量式タッチ感知表面上のタッチを検出するためのシステムであって、
前記システムは、請求項１〜１２のいずれかに記載の集積回路を備え、
前記システムは、
第１の軸を有する並列配向に配列された第１の複数の電極であって、前記第１の複数の電極の各々は、自己容量を備えている、第１の複数の電極と、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極であって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と前記第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備え、前記第１の複数の電極および前記第２の複数の電極のうちの選択された電極は、前記ノードと接続されている、第２の複数の電極と、
混合信号デバイスであって、
前記第１の複数の電極および前記第２の複数の電極のうちのそれぞれの１つに結合されている複数のアナログ入力を有する容量式タッチアナログフロントエンドと、
前記容量式タッチフロントエンドに結合されているアナログ／デジタルコンバータ（ＡＤＣ）と、
デジタルプロセッサおよびメモリであって、前記ＡＤＣからの少なくとも１つの出力が、前記デジタルプロセッサに結合されている、デジタルプロセッサおよびメモリと、
前記デジタルプロセッサと前記集積回路の前記シリアル／パラレルインターフェースとに結合されているシリアルインターフェースであって、前記デジタルプロセッサは、前記シリアルインターフェースを通して前記集積回路の動作を制御するように構成されている、シリアルインターフェースと
を備えている、混合信号デバイスと
をさらに備え、
前記自己容量の値は、前記アナログフロントエンドによって、前記第１の複数の電極の各々に対して前記高電圧を使用して測定され、前記測定された自己容量の値は、前記メモリ内に記憶され、前記自己容量の最大値のうちの少なくとも１つを有する前記第１の電極のうちの少なくとも１つのノードの相互容量の値は、前記アナログフロントエンドによって、前記高電圧を使用して測定され、前記測定された相互容量の値は、前記メモリ内に記憶され、前記デジタルプロセッサは、前記記憶された自己容量値および相互容量値を使用して、前記タッチの場所および前記タッチ感知表面に加えられたそれぞれの力を決定する、
システム。
【請求項１４】
前記混合信号デバイスは、混合信号マイクロコントローラ集積回路である、請求項１３に記載のシステム。
【請求項１５】
前記高電圧は、前記集積回路および前記混合信号デバイスに給電する供給電圧より大きい、請求項１３または請求項１４に記載のシステム。
【請求項１６】
投影容量式タッチ感知表面の信号／雑音性能を改良する方法であって、前記方法は、
請求項１〜１０のいずれかに記載の集積回路を提供するステップと、
前記集積回路の動作を制御するために、マイクロコントローラをシリアルインターフェースを通して前記集積回路に結合するステップと、
タッチセンサ配列を前記集積回路および前記マイクロコントローラに結合するステップであって、前記タッチセンサ配列は、第１の軸を有する並列配向に配列された第１の複数の電極を備え、前記第１の複数の電極の各々は、自己容量を備えている、ステップと、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極を提供するステップであって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と前記第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、ステップと、
前記集積回路を用いて前記第１の複数の電極を電源電圧より大きい電圧に充電するステップと、
前記第２の複数の電極を電源コモンに放電するステップと、
前記第１の複数の電極を走査し、前記第１の複数の電極の自己容量の値を決定するステップと、
前記走査された自己容量の値を比較し、前記第１の複数の電極のうちのどれが前記自己容量の最大値を有するかを決定するステップと、
前記自己容量の最大値を有する前記第１の複数の電極のうちの１つの複数のノードを走査し、それぞれの複数のノードの相互容量の値を決定するステップと、
前記自己容量の最大値を有する第１の電極上のそれぞれの複数のノードの走査された相互容量の値を比較するステップであって、前記相互容量の最大値を有するノードは、前記タッチ感知表面上のタッチの場所である、ステップと
を含む、方法。
【請求項１７】
前記自己容量値および相互容量値は、アナログフロントエンドおよびアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定される、請求項１６に記載の方法。
【請求項１８】
前記自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶される、請求項１６または請求項１７に記載の方法。
【請求項１９】
前記自己容量値および相互容量値は、容量式分圧器法によって決定される、請求項１６、１７、または１８に記載の方法。
【請求項２０】
前記自己容量値および相互容量値は、充電時間測定ユニットを用いて決定される、請求項１６、１７、または１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、投影容量式タッチスクリーンおよびパネルに関し、より具体的には、投影容量式タッチスクリーンおよびパネルの信号／雑音性能の改良に関する。
【背景技術】
【０００２】
容量式タッチスクリーンおよびパネルは、電子機器、例えば、コンピュータ、携帯電話、パーソナルポータブルメディアプレーヤ、計算機、電話、レジ、ガソリンポンプ等に対するユーザインターフェースとして使用される。いくつかの用途では、不透明タッチスクリーンおよびパネルが、ソフトキー機能性を提供する。他の用途では、透明タッチスクリーンが、ディスプレイにオーバーレイし、ユーザが、タッチまたは近接性を介して、ディスプレイ上のオブジェクトと相互作用することを可能にする。そのようなオブジェクトは、ディスプレイ上のソフトキー、メニュー、および他のオブジェクトの形態であり得る。容量式タッチスクリーンまたはパネルは、オブジェクト、例えば、ユーザの指の先端が、容量式電極の容量を変化させると、タッチスクリーンまたはパネル内の容量式電極の容量の変化によって起動される（起動を示す信号を制御する）。
【０００３】
今日の容量式タッチスクリーンおよびパネルは、単一タッチならびに多重タッチを含む、異なる多様性で存在する。単一タッチスクリーンまたはパネルは、タッチスクリーンもしくはパネルに接触または近接する１つのオブジェクトの位置を検出し、報告する。多重タッチスクリーンまたはパネルは、タッチスクリーンもしくはパネルに同時に接触または近接する１つ以上のオブジェクトの位置を検出し、各オブジェクトに関連する別個の位置情報を報告するか、またはそれに従って行動する。
【０００４】
単一タッチおよび多重タッチシステムの両方において使用されるタッチスクリーンならびにパネルは、１つ以上の層を備え得、各層は、互いから電気的に絶縁される複数の電極を有する。多重層タッチセンサでは、層は、互いに近接近して固定されるが、電気的に絶縁され得る。１つ以上の層のタッチスクリーンおよびパネル構造のいずれかでは、電極（容量）は、任意のタイプの座標系（例えば、極、等）を形成し得る。いくつかのタッチセンサは、Ｘ−Ｙまたはグリッド状配列を利用し得る。図１を参照すると、描写されるのは、本開示の教示による、Ｘ−Ｙグリッド配向に配列されるタッチセンサ電極の基本構想図である。例えば、２層タッチスクリーンまたはパネル１０２では、電極１０４および１０５は、異なる層（基板１０６）上にあり、異なる層上の電極１０４と１０５との間の、以下、ノード１２０と称される、その交差点が、グリッド（または他の座標系）を画定するように、互いに直交して配列され得る。代替単層タッチスクリーンでは、電極の１つの組と電極の別の組との間の近接関係が、同様に、グリッド（または他の座標系）を画定し得る。
【０００５】
タッチスクリーンまたはパネル内の個々の電極の自己容量を測定することは、単一タッチシステムによって採用される方法の１つである。例えば、Ｘ−Ｙグリッドを使用して、タッチセンサコントローラは、Ｘ−軸電極１０５およびＹ−軸電極１０４の各々を通して反復し、１度に１つの電極を選択し、その容量を測定する。タッチの位置は、（１）最も有意な容量変化を経験するＸ−軸電極１０５、および、（２）最も有意な容量変化を経験するＹ−軸電極１０４の近接性によって決定される。
【０００６】
全Ｘ−軸およびＹ−軸電極上で自己容量測定を行うことは、合理的高速システム応答時間を提供する。しかしながら、多重タッチスクリーンシステムにおいて要求されるような複数の同時（Ｘ，Ｙ）座標の追跡をサポートしない。例えば、１６×１６電極グリッドでは、位置（１，５）における１つのオブジェクトと、位置（４，１０）における第２のオブジェクトとによる同時タッチは、４つの可能なタッチ場所：（１，５）、（１，１０）、（４，５）、および（４，１０）につながる。自己容量システムは、Ｘ−軸電極１および４がタッチされ、Ｙ−軸電極５および１０がタッチされたことを決定することが可能であるが、４つの可能な場所のうちのどの２つが実際のタッチ位置を表すかを決定するために曖昧さを取り除くことは可能ではない。
【０００７】
多重タッチスクリーンでは、相互容量測定が、１つ以上のオブジェクトによる同時タッチを検出するために使用され得る。Ｘ−Ｙグリッドタッチスクリーンでは、例えば、相互容量は、Ｘ−軸電極とＹ−軸電極との間の容量結合を指し得る。タッチスクリーン上の電極の１つの組は、受信機としての役割を果たし得、他のセット内の電極は、送信機としての役割を果たし得る。送信機電極上の駆動信号は、受信機電極上で行われる容量測定値を変え得る。なぜなら、２つの電極は、それらの間の相互容量を通して結合されるからである。このように、相互容量は、タッチセンサ上のＸ−Ｙ近接性関係（ノード）毎に効果的に対処することができるため、相互容量測定は、自己容量と関連付けられた曖昧さ問題に遭遇し得ない。
【０００８】
より具体的には、相互容量測定を使用する多重タッチコントローラは、電極の第１の組内の１つの電極を受信機として選択し得る。コントローラは、次いで、電極の第２の組内の送信機電極毎に相互容量を（１つずつ）測定し得る。コントローラは、電極の第１の組の各々が受信機として選択されるまで、本プロセスを繰り返し得る。１つ以上のタッチの位置は、最も有意な容量変化を経験する、それらの相互容量ノード、例えば、ノード１２０によって決定され得る。自己および相互容量式タッチ検出を備えている、投影容量式タッチ技術は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍにおいて利用可能なＴｏｄｄ  Ｏ'Ｃｏｎｎｏｒによる「ｍＴｏｕｃｈＴＭ  Ｐｒｏｊｅｃｔｅｄ  Ｃａｐａｃｉｔｉｖｅ  Ｔｏｕｃｈ  Ｓｃｒｅｅｎ  Ｓｅｎｓｉｎｇ  Ｔｈｅｏｒｙ  ｏｆ  Ｏｐｅｒａｔｉｏｎ」と題されたＴｅｃｈｎｉｃａｌ  Ｂｕｌｌｅｔｉｎ  ＴＢ３０６４、およびＪｅｒｒｙ  Ｈａｎａｕｅｒによる「Ｃａｐａｃｉｔｉｖｅ  Ｔｏｕｃｈ  Ｓｙｓｔｅｍ  Ｕｓｉｎｇ  Ｂｏｔｈ  Ｓｅｌｆ  ａｎｄ  Ｍｕｔｕａｌ  Ｃａｐａｃｉｔａｎｃｅ」と題された共有に係る米国特許出願公開第ＵＳ２０１２／０１１３０４７号により完全に説明されており、両方とも、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【０００９】
自己容量値および相互容量値は、電極の自己ならびに相互容量に対して電圧を充電または放電することによって決定され得る。例えば、容量式分圧器（ＣＶＤ）法では、容量値は、最初に、電極コンデンサ上に貯蔵された電圧を測定し、次いで、放電される既知の値のコンデンサを電極コンデンサと並列に結合し、続いて、結果として生じる平衡電圧を測定するか、または、既知の値のコンデンサを充電し、それを放電される電極コンデンサに結合することによって決定され得る。ＣＶＤ法は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍにおいて利用可能なアプリケーションノートＡＮ１２０８により完全に説明されており、ＣＶＤ法のより詳細な説明は、Ｄｉｅｔｅｒ  Ｐｅｔｅｒによる「Ｃａｐａｃｉｔｉｖｅ  Ｔｏｕｃｈ  Ｓｅｎｓｉｎｇ  ｕｓｉｎｇ  ａｎ  Ｉｎｔｅｒｎａｌ  Ｃａｐａｃｉｔｏｒ  ｏｆ  ａｎ  Ａｎａｌｏｇ−Ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  （ＡＤＣ）  ａｎｄ  ａ  Ｖｏｌｔａｇｅ  Ｒｅｆｅｒｅｎｃｅ」と題された共有に係る米国特許出願公開第ＵＳ２０１０／０１８１１８０号（特許文献１）に提示されており、両方とも、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００１０】
充電時間測定ユニット（ＣＴＭＵ）を使用して、電極容量の非常に正確な容量測定が、一定電流源を用いて、電極コンデンサを充電または放電し、次いで、正確に測定された期間後、電極コンデンサ上に結果として生じる電圧を測定することによって、得られ得る。ＣＴＭＵ法は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍにおいて利用可能なＭｉｃｒｏｃｈｉｐアプリケーションノートＡＮ１２５０およびＡＮ１３７５、ならびに両方ともＪａｍｅｓ  Ｅ．Ｂａｒｔｌｉｎｇによる「Ｍｅａｓｕｒｉｎｇ  ａ  ｌｏｎｇ  ｔｉｍｅ  ｐｅｒｉｏｄ」と題された共有に係る米国特許第ＵＳ７，４６０，４４１Ｂ２号（特許文献２）および「Ｃｕｒｒｅｎｔ−ｔｉｍｅ  ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ」と題された第ＵＳ７，７６４，２１３Ｂ２号（特許文献３）により完全に説明されており、それらは全て、あらゆる目的のために、参照することによって本明細書に組み込まれる。
【００１１】
容量Ｃに対する電荷Ｑは、式：Ｑ＝Ｃ＊Ｖに従って、容量Ｃに対する電圧Ｖに正比例する。したがって、コンデンサを充電または放電するために利用可能な電圧が大きいほど、電極の自己および相互容量の容量値を決定する際の分解能がより優れている。加えて、雑音は、概して、電極が、それに対する雑音の拾い上げを低減させるために遮蔽され得る、一定インパルスまたは交流（ＡＣ）電圧であるので、容量をより高い（大きい）電圧で充電および放電する能力はまた、容量検出回路の信号／雑音比を改良する。しかしながら、電源、例えば、バッテリからの電圧は、集積回路デバイスによって、電力を節約するために減らされている。したがって、より高い電圧の利用可能性は、減少している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許出願公開第２０１０／０１８１１８０号明細書
【特許文献２】米国特許第７，４６０，４４１号明細書
【特許文献３】米国特許第７，７６４，２１３号明細書
【発明の概要】
【課題を解決するための手段】
【００１３】
したがって、その容量値を決定する際にタッチスクリーンまたはパネルの充電要素のために使用され得る、良好に調整されたより高い出力電圧を有する電圧源を提供する、統合的解決策の必要性がある。
【００１４】
ある実施形態によると、高電圧を発生させ、高電圧を複数のノードに選択的に結合するための装置は、高電圧出力を有する電圧ブースト回路と、電圧ブースト回路に結合されている電圧基準と、各々が電圧ブースト回路の高電圧出力に結合されている高電圧入力と独立して制御可能な高電圧出力とを有する複数の電圧レベルシフタ／ドライバと、複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、その高電圧出力を制御する論理回路と、論理回路および電圧ブースト回路に結合されているシリアル／パラレルインターフェースとを備え得る。
【００１５】
さらなる実施形態によると、パワーオンリセット（ＰＯＲ）回路が、電圧ブースト回路およびシリアル／パラレルインターフェースに結合され得る。さらなる実施形態によると、ソフトスタート回路が、電圧ブースト回路に結合され得る。さらなる実施形態によると、論理回路は、複数のＡＮＤゲートであり得る。さらなる実施形態によると、出力イネーブル制御が、複数のＡＮＤゲートの各々の入力に結合され得る。さらなる実施形態によると、高電圧出力コンデンサが、電圧ブースト回路の出力と電源コモンとの間に結合され得る。さらなる実施形態によると、ブーストインダクタが、電圧ブースト回路への電力入力と電源との間に結合され得る。さらなる実施形態によると、複数の電圧レベルシフタ／ドライバの出力は、トライステートであり、電源コモン、高電圧出力、または高オフ抵抗において選択可能出力状態を有し得る。
【００１６】
さらなる実施形態によると、シリアル／パラレルインターフェースはさらに、構成レジスタおよびデータ記憶レジスタを備え得、構成レジスタは、電圧ブースト回路のパラメータを記憶し、データ記憶レジスタは、複数の電圧レベルシフタ／ドライバの出力状態を記憶する。さらなる実施形態によると、ソフトスタートの間、複数の電圧レベルシフタ／ドライバの出力は、ディスエーブルにされ得る。さらなる実施形態によると、電圧ブースト回路、電圧基準、複数の電圧レベルシフタ／ドライバ、論理回路、およびシリアル／パラレルインターフェースは、単一集積回路デバイス内に提供され得る。さらなる実施形態によると、複数の電圧レベルシフタ／ドライバの論理回路および入力回路は、低電圧ならびに低電力デバイスを備え得る。さらなる実施形態によると、複数の電圧レベルシフタ／ドライバの出力回路は、低インピーダンス駆動能力を有する高電圧デバイスを備え得る。
【００１７】
別の実施形態によると、タッチの場所を決定し、投影容量式タッチ感知表面上のタッチを検出するためのシステムは、第１の軸を有する並列配向に配列された第１の複数の電極であって、各々は、自己容量を備え得る、第１の複数の電極と、第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極であって、第１の複数の電極は、第２の複数の電極の上に位置し、第１の複数の電極と第２の複数の電極との重複交差点を備え得る複数のノードを形成し得、複数のノードの各々は、相互容量を備え得る、第２の複数の電極と、高電圧ジェネレータ／ドライバであって、高電圧出力を有する電圧ブースト回路と、電圧ブースト回路に結合されている電圧基準と、各々が電圧ブースト回路の高電圧出力に結合されている高電圧入力と第１および第２の複数の電極のうちのそれぞれの１つに結合されている独立して制御可能な高電圧出力とを有する複数の電圧レベルシフタ／ドライバと、複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、その高電圧出力を制御する論理回路と、論理回路および電圧ブースト回路に結合されているシリアル／パラレルインターフェースとを備え得る高電圧ジェネレータ／ドライバと、混合信号デバイスであって、第１および第２の複数の電極のうちのそれぞれの１つに結合されている複数のアナログ入力を有する容量式タッチアナログフロントエンドと、容量式タッチフロントエンドに結合されているアナログ／デジタルコンバータ（ＡＤＣ）と、デジタルプロセッサおよびメモリであって、ＡＤＣからの少なくとも１つの出力は、デジタルプロセッサに結合され得る、デジタルプロセッサおよびメモリと、デジタルプロセッサおよび高電圧ジェネレータ／ドライバのシリアル／パラレルインターフェースに結合されているシリアルインターフェースとを備え得る混合信号デバイスとを備え得、自己容量の値は、アナログフロントエンドによって、第１の複数の電極の各々に対して、高電圧を使用して測定され得、測定された自己容量の値は、メモリ内に記憶され、自己容量の最大値のうちの少なくとも１つを有する第１の電極のうちの少なくとも１つのノードの相互容量の値は、アナログフロントエンドによって、高電圧を使用して測定され得、測定された相互容量の値は、メモリ内に記憶され得、デジタルプロセッサは、タッチの場所ならびにタッチ感知表面に加えられたそれぞれの力を決定するために、記憶された自己容量値および相互容量値を使用する。
【００１８】
さらなる実施形態によると、混合信号デバイスは、混合信号マイクロコントローラ集積回路であり得る。さらなる実施形態によると、高電圧ジェネレータ／ドライバは、集積回路を備え得る。さらなる実施形態によると、高電圧は、高電圧ジェネレータ／ドライバおよび混合信号デバイスに給電する供給電圧を上回り得る。
【００１９】
さらに別の実施形態によると、投影容量式タッチ感知表面の信号／雑音性能を改良する方法は、第１の軸を有する並列配向に配列された第１の複数の電極を提供するステップであって、第１の複数の電極の各々は、自己容量を備え得る、ステップと、第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極を提供するステップであって、第１の複数の電極は、第２の複数の電極の上に位置し、第１の複数の電極と第２の複数の電極との重複交差点を備え得る、複数のノードを形成し得、複数のノードの各々は、相互容量を備え得る、ステップと、第１の複数の電極を電源電圧より大きい電圧に充電するステップと、第２の複数の電極を電源コモンに放電するステップと、その自己容量の値を決定するために、第１の複数の電極を走査するステップと、走査された自己容量の値を比較し、第１の複数の電極のうちのどれが自己容量の最大値を有するかを決定するステップと、それぞれの複数のノードの相互容量の値を決定するために、自己容量の最大値を有する第１の複数の電極の１つのノードを走査するステップと、自己容量の最大値を有する第１の電極上のそれぞれの複数のノードの走査された相互容量の値を比較するステップであって、相互容量の最大値を有するノードは、タッチ感知表面上のタッチの場所であり得る、ステップとを含み得る。
【００２０】
本方法のさらなる実施形態によると、自己容量値および相互容量値は、アナログフロントエンドならびにアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、容量式分圧器法によって決定され得る。本方法のさらなる実施形態によると、自己容量値および相互容量値は、充電時間測定ユニットを用いて決定され得る。
本発明は、例えば、以下を提供する。
（項目１）
高電圧を発生させ、前記高電圧を複数のノードに選択的に結合するための装置であって、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、独立して制御可能な高電圧出力とを有する、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの前記高電圧出力を制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースと
を備えている、装置。
（項目２）
前記電圧ブースト回路および前記シリアル／パラレルインターフェースに結合されているパワーオンリセット（ＰＯＲ）回路をさらに備えている、項目１に記載の装置。
（項目３）
前記電圧ブースト回路に結合されているソフトスタート回路をさらに備えている、項目１に記載の装置。
（項目４）
前記論理回路は、複数のＡＮＤゲートである、項目１に記載の装置。
（項目５）
出力イネーブル制御が、前記複数のＡＮＤゲートの各々の入力に結合されている、項目４に記載の装置。
（項目６）
高電圧出力コンデンサが、前記電圧ブースト回路の出力と電源コモンとの間に結合されている、項目１に記載の装置。
（項目７）
ブーストインダクタが、前記電圧ブースト回路への電力入力と電源との間に結合されている、項目１に記載の装置。
（項目８）
前記複数の電圧レベルシフタ／ドライバの前記出力は、トライステートであり、電源コモン、前記高電圧出力、または高オフ抵抗において選択可能出力状態を有する、項目１に記載の装置。
（項目９）
前記シリアル／パラレルインターフェースは、構成レジスタおよびデータ記憶レジスタをさらに備え、前記構成レジスタは、前記電圧ブースト回路のパラメータを記憶し、前記データ記憶レジスタは、前記複数の電圧レベルシフタ／ドライバの出力状態を記憶している、項目１に記載の装置。
（項目１０）
ソフトスタートの間、前記複数の電圧レベルシフタ／ドライバの出力は、ディスエーブルにされている、項目１に記載の装置。
（項目１１）
前記電圧ブースト回路、前記電圧基準、前記複数の電圧レベルシフタ／ドライバ、前記論理回路、および前記シリアル／パラレルインターフェースは、単一集積回路デバイス内に提供されている、項目１に記載の装置。
（項目１２）
前記複数の電圧レベルシフタ／ドライバの論理回路および入力回路は、低電圧および低電力デバイスを備えている、項目１に記載の装置。
（項目１３）
前記複数の電圧レベルシフタ／ドライバの出力回路は、低インピーダンス駆動能力を有する高電圧デバイスを備えている、項目１に記載の装置。
（項目１４）
タッチの場所を決定し、投影容量式タッチ感知表面上のタッチを検出するためのシステムであって、
第１の軸を有する並列配向に配列された第１の複数の電極であって、前記第１の複数の電極の各々は、自己容量を備えている、第１の複数の電極と、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極であって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、第２の複数の電極と、
高電圧ジェネレータ／ドライバであって、
高電圧出力を有する電圧ブースト回路と、
前記電圧ブースト回路に結合されている電圧基準と、
複数の電圧レベルシフタ／ドライバであって、各々は、前記電圧ブースト回路の高電圧出力に結合されている高電圧入力と、前記第１および第２の複数の電極のうちのそれぞれの１つに結合されている独立して制御可能な高電圧出力とを有する、複数の電圧レベルシフタ／ドライバと、
前記複数の電圧レベルシフタ／ドライバに結合されている論理回路であって、前記論理回路は、前記複数の電圧レベルシフタ／ドライバの高電圧出力を制御する、論理回路と、
前記論理回路および前記電圧ブースト回路に結合されているシリアル／パラレルインターフェースと
を備えている、高電圧ジェネレータ／ドライバと、
混合信号デバイスであって、
前記第１および第２の複数の電極のうちのそれぞれの１つに結合されている複数のアナログ入力を有する容量式タッチアナログフロントエンドと、
前記容量式タッチフロントエンドに結合されているアナログ／デジタルコンバータ（ＡＤＣ）と、
デジタルプロセッサおよびメモリであって、前記ＡＤＣからの少なくとも１つの出力が、前記デジタルプロセッサに結合されている、デジタルプロセッサおよびメモリと、
前記デジタルプロセッサと前記高電圧ジェネレータ／ドライバの前記シリアル／パラレルインターフェースとに結合されているシリアルインターフェースと
を備えている、混合信号デバイスと
を備え、
前記自己容量の値は、前記アナログフロントエンドによって、前記第１の複数の電極の各々に対して前記高電圧を使用して測定され、前記測定された自己容量の値は、前記メモリ内に記憶され、前記自己容量の最大値のうちの少なくとも１つを有する前記第１の電極のうちの少なくとも１つのノードの相互容量の値は、前記アナログフロントエンドによって、前記高電圧を使用して測定され、前記測定された相互容量の値は、前記メモリ内に記憶され、前記デジタルプロセッサは、前記記憶された自己容量値および相互容量値を使用して、前記タッチの場所および前記タッチ感知表面に加えられたそれぞれの力を決定する、
システム。
（項目１５）
前記混合信号デバイスは、混合信号マイクロコントローラ集積回路である、項目１４に記載のシステム。
（項目１６）
前記高電圧ジェネレータ／ドライバは、集積回路を備えている、項目１４に記載のシステム。
（項目１７）
前記高電圧は、前記高電圧ジェネレータ／ドライバおよび前記混合信号デバイスに給電する供給電圧より大きい、項目１４に記載のシステム。
（項目１８）
投影容量式タッチ感知表面の信号／雑音性能を改良する方法であって、前記方法は、
第１の軸を有する並列配向に配列された第１の複数の電極を提供するステップであって、前記第１の複数の電極の各々は、自己容量を備えている、ステップと、
前記第１の軸に実質的に垂直な第２の軸を有する並列配向に配列された第２の複数の電極提供するステップであって、前記第１の複数の電極は、前記第２の複数の電極の上に位置し、前記第１の複数の電極と第２の複数の電極との重複交差点を備えている複数のノードを形成し、前記複数のノードの各々は、相互容量を備えている、ステップと、
前記第１の複数の電極を電源電圧より大きい電圧に充電するステップと、
前記第２の複数の電極を電源コモンに放電するステップと、
前記第１の複数の電極を走査し、前記第１の複数の電極の自己容量の値を決定するステップと、
前記走査された自己容量の値を比較し、前記第１の複数の電極のうちのどれが前記自己容量の最大値を有するかを決定するステップと、
前記自己容量の最大値を有する前記第１の複数の電極のうちの１つの複数のノードを走査し、それぞれの複数のノードの相互容量の値を決定するステップと、
前記自己容量の最大値を有する第１の電極上のそれぞれの複数のノードの走査された相互容量の値を比較するステップであって、前記相互容量の最大値を有するノードは、前記タッチ感知表面上のタッチの場所である、ステップと
を含む、方法。
（項目１９）
前記自己容量値および相互容量値は、アナログフロントエンドおよびアナログ／デジタルコンバータ（ＡＤＣ）を用いて測定される、項目１８に記載の方法。
（項目２０）
前記自己容量値および相互容量値は、デジタルプロセッサのメモリ内に記憶される、項目１９に記載の方法。
（項目２１）
前記自己容量値および相互容量値は、容量式分圧器法によって決定される、項目１９に記載の方法。
（項目２２）
前記自己容量値および相互容量値は、充電時間測定ユニットを用いて決定される、項目１９に記載の方法。
【図面の簡単な説明】
【００２１】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【図１】図１は、本開示の教示による、Ｘ−Ｙグリッド配向に配列されるタッチセンサ電極の基本構想図を図示する。
【図２】図２は、本開示の具体的例示的実施形態による、投影容量式タッチスクリーンまたはパネルと、高電圧源／ドライバと、混合信号デバイスとを有する、電子システムの概略ブロック図を図示する。
【発明を実施するための形態】
【００２２】
本開示は、種々の修正および代替形態を受け得るが、その具体的例示的実施形態が、図面に図示され、本明細書に詳細に説明されている。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される、あらゆる修正および均等物を網羅することを理解されたい。
【００２３】
種々の実施形態によると、マイクロコントローラによって制御される複数の投影容量式タッチ要素に結合するために、調整式高電圧源および高電圧／電流ドライバを提供するための統合的解決策が、本明細書に開示される。単一集積回路高電圧ジェネレータ／ドライバは、電圧ブースト回路と、電圧基準と、パワーオンリセット（ＰＯＲ）と、ソフトスタートと、複数の低入力電流電圧レベルシフタと、投影容量式タッチスクリーンおよびパネルの使用に関連する全機能を制御し得るマイクロコントローラに結合するためのシリアルインターフェースとを備え得る。前述の高電圧ジェネレータ／ドライバはまた、例えば、限定ではないが、真空蛍光ディスプレイ（ＶＦＤ）、有機発光ダイオード（ＯＬＥＤ）ディスプレイ等の高電圧低電力ディスプレイを駆動するために使用され得ることも想定され、かつ本開示の範囲内である。
【００２４】
ここで図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号で表され、類似要素は、異なる小文字の添え字を伴う、同一番号によって表されるであろう。
【００２５】
図２を参照すると、描写されるのは、本開示の具体的例示的実施形態による、投影容量式タッチスクリーンまたはパネルと、高電圧源／ドライバと、混合信号デバイスとを有する、電子システムの概略ブロック図である。混合信号デバイス２１２は、容量式タッチアナログフロントエンド２１０と、アナログ／デジタルコンバータ２０８と、デジタルプロセッサおよびメモリ２０６と、シリアルインターフェース２３２とを備え得る。高電圧ジェネレータ／ドライバ２１４は、電圧ブースト回路２１６と、電圧基準２１８と、パワーオンリセット（ＰＯＲ）２２０と、ソフトスタート回路２２２と、複数の電圧レベルシフタ２２４と、レベルシフタ２２４から電極１０４および１０５への駆動を制御するための制御論理２３４と、レベルシフタの制御を混合信号デバイス２１２内のシリアルインターフェース２３２に結合するためのシリアル／パラレルインターフェース２２６とを備え得る。ＰＯＲ２２０は、電源投入起動中、高電圧ジェネレータ／ドライバ２１４内の全メモリ（記憶）要素を初期化するために使用され得る。
【００２６】
混合信号デバイス２１２のアナログフロントエンド２１０と、高電圧ジェネレータ／ドライバ２１４とは、マトリクスで配列される複数の伝導性列１０４および行１０５から成るタッチスクリーンまたはパネル１０２に結合され得る。伝導性行１０５および／または伝導性列１０４が、クリア基板、例えば、ディスプレイ／タッチスクリーン等上の印刷回路基板導体、ワイヤ、インジウムスズ酸化物（ＩＴＯ）コーティング、または任意のそれらの組み合わせであることが想定され、かつ本開示の範囲である。混合信号デバイス２１２は、パッケージ化されて、またはパッケージ化されずに、１つ以上の集積回路内に提供される、マイクロコントローラ、デジタル信号プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理アレイ（ＰＬＡ）等を備え得る（図示せず）。高電圧ジェネレータ／ドライバ２１４は、パッケージ化されて、またはパッケージ化されずに、単一集積回路内に提供され得る（図示せず）。
【００２７】
電圧ブースト回路２１６は、外部容量２２８およびインダクタンス２３０と組み合わせて変調入力信号（Ｏｓｃ）を使用して、電源ＶＤＤから高電圧（ＨＶ）を発生させる。電圧基準２１８は、電圧ブースト回路２１６から発生されるＨＶがタッチスクリーンまたはパネル１０２の動作全体を通して実質的に同一電圧のままであるように、一定基準電圧を電圧ブースト回路２１６に提供し得る。電圧ブースト回路２１６はさらに、電流制限を組み込み得る。電圧ブースト回路２１６は、例えば、限定ではないが、集積回路電力供給源の設計技術における当業者に周知のスイッチモードブースト電力回路であり得る。電圧ブースト回路２１６からのＨＶ出力は、レベルシフタ２２４に結合され、ＡＮＤゲート２３４は、電極１０４および１０５に結合され得る、レベルシフタ２２４のＨＶ駆動出力を制御する。出力イネーブルＯＥは、群としてレベルシフタ２２４の出力をイネーブル／ディスエーブルするために使用され得、個々のレベルシフタ２２４の出力は、ＡＮＤゲート２３４を通して、シリアル／パラレルインターフェース２２６内のシフトレジスタの記憶されたコンテンツによって制御され得る。他の論理設計が、ＡＮＤゲートの代わりに、同等の有効性を伴って使用され得、デジタル論理設計の当業者および本開示の利益を有する者は、その方法を容易に理解するであろうことが想定され、かつ本開示の範囲である。レベルシフタ２２４の論理回路（例えば、ＡＮＤゲート２３４）および入力回路は、低電圧および高インピーダンス回路を備え、電力を節約し得、レベルシフタ２２４の出力回路は、低インピーダンスを有する高電圧／電流出力回路および構成要素（図示せず）を備え、電極コンデンサを高電圧に急充電し得る。
【００２８】
シリアル／パラレルインターフェース２２６は、例えば、限定ではないが、産業標準的シフトレジスタとラッチタイプシリアルインターフェース（ＳＰＩ）等であり得る。シリアル／パラレルインターフェース２２６は、それらの間の制御バスを通して電圧ブースト回路２１６のパラメータを構成することと、例えば、ＡＮＤゲート２３４およびレベルシフタ２２４を通して、アクティブ出力チャネルを選択することとを行うために使用され得る。ラッチイネーブル（ＬＥ）入力を使用して所望のデータをラッチするステップに先立って、シリアルインターフェース２３２からのクロックおよびシリアルデータストリームが、シリアル／パラレルインターフェース２２６内のシフトレジスタ（図示せず）を構成するために使用され得る。データは、最上位ビット（ＭＳＢ）を最初または最後としてシフトされ得る。構成ワードまたはデータワードのいずれかが、シリアル／パラレルインターフェース２２６内でクロックおよびラッチされ得る。データワードは、各レベルシフタドライバ２２４の出力状態を選択する。ユーザモードでは、構成ワードは、電圧ブースト回路２１６のブースト電圧および電流制限パラメータを選択し得る。
【００２９】
ソフトスタート回路２２２は、電圧ブースト回路２１６に結合され得る。ソフトスタート回路２２２は、高初期突入電流が電源ＶＤＤをプルダウンし、ブラウンアウト状態を生じさせることを防止するために使用され得る。例えば、電圧ブースト回路２１６がイネーブルにされてから最初の１０〜５０ミリ秒間、回路２１６のスイッチングトランジスタの最小セクションのみ、アクティブとなり得、電流は、例えば、最大２００ミリアンペア（公称）に制限され得る。レベルシフタ２２４の出力はまた、この時間の間、トライステートにされ得る。ソフトスタートがタイムアウトになった後、電流制限およびスイッチングトランジスタ設定は、構成ワードによって選択された通常動作値に戻る。ソフトスタートはまた、完全にディスエーブルにされ得る。ソフトスタートの間の電流制限は、ディスエーブルにされ得る。スイッチングトランジスタの最小セクションが、選択され、その出力は、トライステートにされるが、電流制限回路は、アクティブではない。
【００３０】
本開示の実施形態が、描写され、説明され、本開示の例示的実施形態を参照することによって定義されるが、そのような参照は、本開示の限定を含意するものではなく、そのような限定が、推測されるべきではない。開示される主題は、それらの当業者および本開示の利益を有する者に想起されるであろうように、形態および機能における多数の修正、改変、ならびに均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【図１】
0006525475.tif 000002
【図２】
0006525475.tif 000003