(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体基板にトレンチを有する炭化珪素半導体装置の製造方法であって、
前記半導体基板に前記トレンチを形成する第１工程と、
前記半導体基板の表面および前記トレンチの内壁に、前記トレンチの内壁での厚さよりも前記半導体基板の表面での厚さが厚くなるように堆積膜を形成する第２工程と、
前記堆積膜の、前記トレンチの内壁を覆う部分を除去し、前記トレンチの内壁を露出させる第３工程と、
前記第３工程の後、犠牲酸化により前記トレンチの内壁に酸化膜を成長させる第４工程と、
前記堆積膜および前記酸化膜を除去する第５工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第３工程では、前記堆積膜の厚さを均一に薄くして前記トレンチの内壁を露出させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２工程では、前記堆積膜として酸化シリコン膜、窒化シリコン膜またはシリコン膜を形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１工程の前に、前記半導体基板の、前記トレンチを形成する側の主面に所定の素子構造を形成する工程をさらに含むことを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１工程の前に、
第１導電型の前記半導体基板の、前記トレンチを形成する側の主面に、第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する工程と、をさらに含み、
前記第１工程では、前記第２半導体領域および前記第１半導体領域を深さ方向に貫通する前記トレンチを形成し、
前記第５工程の後、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、トレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の作製（製造）において、トレンチを形成するためのエッチング時にトレンチ内壁にダメージ層が生じることが知られている。ダメージとは、エッチングによる表面荒れや表面付近の結晶構造の乱れにより生じた表面凹凸である。
【０００３】
トレンチ内壁を犠牲酸化することでトレンチ内壁に生じたダメージ層を除去することができるが、炭化珪素（ＳｉＣ）を半導体材料とした場合、トレンチ形成後に行う犠牲酸化により素子特性に悪影響が及ぶことが報告されている（例えば、下記特許文献１参照。）。下記特許文献１では、トレンチの形成後に犠牲酸化工程を行うことなくゲート酸化膜を形成することで、ゲート絶縁膜の信頼性が低下することを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−０５３５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、トレンチ内壁のダメージ層を犠牲酸化により除去する従来方法では、次の問題がある。図９〜１１は、従来の半導体装置の製造途中の状態を示す断面図である。ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成するにあたって、まず、炭化珪素からなる半導体ウエハのおもて面側にｐ型ベース領域１０３やｎ+型ソース領域１０４などの拡散領域を形成した後に、トレンチ１０５を形成する（図９）。符号１０１，１０２はそれぞれｎ+型出発基板およびｎ-型エピタキシャル層である。次に、トレンチ１０５の内壁を犠牲酸化する。このとき、トレンチ１０５の内壁だけでなく、ウエハおもて面にも酸化膜１１１が成長する。
【０００６】
特にウエハおもて面が（０００−１）面、いわゆるカーボン（Ｃ）面である場合、他の結晶面に比べて酸化膜１１１の成長速度が速く、厚い酸化膜１１１が成長するため、ウエハおもて面側の炭化珪素領域の厚みのより多くが酸化膜１１１に変化する。すなわち、ウエハおもて面側のｎ+型ソース領域１０４の厚さが減少する。特に犠牲酸化工程が高温長時間にわたる場合には、ｎ+型ソース領域１０４が完全に酸化膜１１１に変化して消失する（図１０，１１）。図１０にはｎ+型ソース領域１０４が完全に酸化膜１１１に変化した状態を示し、図１１には図１０の工程につづく酸化膜１１１除去後の状態を示す。このため、ＭＯＳゲート構造としての機能が失われるという問題がある。
【０００７】
この発明は、上述した従来技術による問題点を解消するため、トレンチ内壁の犠牲酸化による信頼性低下を防止することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素からなる半導体基板にトレンチを有する炭化珪素半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板にトレンチを形成する第１工程を行う。次に、前記半導体基板の表面および前記トレンチの内壁に、前記トレンチの内壁での厚さよりも前記半導体基板の表面での厚さが厚くなるように堆積膜を形成する第２工程を行う。次に、前記堆積膜の、前記トレンチの内壁を覆う部分を除去し、前記トレンチの内壁を露出させる第３工程を行う。次に、前記第３工程の後、犠牲酸化により前記トレンチの内壁に酸化膜を成長させる第４工程を行う。次に、前記堆積膜および前記酸化膜を除去する第５工程を行う。
【０００９】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記堆積膜の厚さを均一に薄くして前記トレンチの内壁を露出させることを特徴とする。
【００１０】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記堆積膜として酸化シリコン膜、窒化シリコン膜またはシリコン膜を形成することを特徴とする。
【００１１】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程の前に、前記半導体基板の、前記トレンチを形成する側の主面に所定の素子構造を形成する工程をさらに含むことを特徴とする。
【００１２】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程の前に、さらに次の工程を行う。まず、第１導電型の前記半導体基板の、前記トレンチを形成する側の主面に、第２導電型の第１半導体領域を形成する工程を行う。次に、前記第１半導体領域の内部に、第１導電型の第２半導体領域を選択的に形成する工程を行う。その後の前記第１工程では、前記第２半導体領域および前記第１半導体領域を深さ方向に貫通する前記トレンチを形成する。そして、前記第５工程の後、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成することを特徴とする。
【００１３】
上述した発明によれば、トレンチの形成後、基板おもて面を厚い堆積膜で覆った状態で犠牲酸化を行うため、基体おもて面と堆積膜との界面に犠牲酸化による熱酸化膜はほぼ成長しない。これにより、基板おもて面の拡散領域の厚さがほぼ維持される。一方、トレンチの内壁においては、犠牲酸化によりダメージ層がなくなる程度の厚さで熱酸化膜を成長させることができる。このため、その後、この熱酸化膜を除去することでトレンチの内壁のダメージ層を除去することができる。
【発明の効果】
【００１４】
本発明にかかる炭化珪素半導体装置の製造方法によれば、トレンチ内壁の犠牲酸化による信頼性低下を防止することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図２】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】従来の半導体装置の製造途中の状態を示す断面図である。
【図１０】従来の半導体装置の製造途中の状態を示す断面図である。
【図１１】従来の半導体装置の製造途中の状態を示す断面図である。
【発明を実施するための形態】
【００１６】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００１７】
（実施の形態）
実施の形態にかかる半導体装置の製造方法について、耐圧１２００Ｖクラスのトレンチゲート型ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。図１〜８は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図１に示すように、炭化珪素（ＳｉＣ）からなるｎ+型ドレイン層となるｎ+型出発基板（以下、ｎ+型炭化珪素基板とする）１のおもて面に、ｎ-型ドリフト層２となるｎ-型炭化珪素エピタキシャル層を成長させる。以下、ｎ+型炭化珪素基板１上にｎ-型炭化珪素エピタキシャル層を成長させてなる炭化珪素エピタキシャル基板を炭化珪素基体（半導体ウエハ（半導体基板））とする。
【００１８】
次に、異なる条件の複数回のイオン注入を繰り返し行い、炭化珪素基体のおもて面（ｎ-型炭化珪素エピタキシャル層側の面（主面））側に、一般的なトレンチゲート型のＭＯＳゲート構造（素子構造）を構成する所定の拡散領域を形成する。具体的には、ＭＯＳゲート構造を構成する例えばｐ型ベース領域（第１半導体領域）３、ｎ+型ソース領域（第２半導体領域）４およびｐ+型コンタクト領域（不図示）などの拡散領域を形成する。ｎ-型炭化珪素エピタキシャル層の、上記拡散領域よりも基体おもて面から深い部分に、これらの領域が形成されないことでｎ-型領域として残っている部分がｎ-型ドリフト層２となる。
【００１９】
次に、拡散領域を活性化させるためのアニール（熱処理）を行う。この活性化のためのアニールは、拡散領域を形成するごとに行ってもよい。次に、図２に示すように、炭化珪素基体のおもて面に、例えば０．５μｍの厚さで酸化膜１１を成膜（形成）する。次に、酸化膜１１をパターニングして選択的に除去し、酸化膜１１の開口部にトレンチ５の形成領域に対応する部分における基体おもて面を露出させる。次に、酸化膜１１の残部をマスクとしてエッチングを行い、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するトレンチ５を形成する。
【００２０】
次に、トレンチ５を形成するためのエッチング時に堆積された堆積物（いわゆるデポ物）１２、および酸化膜１１の残部を例えばフッ化水素酸（ＨＦ）溶液により除去する（図３）。この時点でのトレンチ５の内壁５ａには、トレンチ５を形成するためのエッチングによりダメージ層が形成される。ダメージとは、エッチングによる表面荒れや表面付近の結晶構造の乱れにより生じた表面凹凸である。次に、図４に示すように、基体おもて面およびトレンチ５の内壁５ａに、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ：低温酸化）膜などの堆積膜１３を成膜（形成）する。このとき、堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１がトレンチ５の内壁５ａを覆う部分１３ｂの厚さｔ２よりも厚くなるように（ｔ１＞ｔ２）、堆積膜１３の成膜条件を設定する。
【００２１】
例えば、成膜温度を４００℃程度とし、成膜時間６０分間程度とし、減圧下にてシラン（ＳｉＨ4）および酸素（Ｏ2）を反応させることで堆積膜１３となる酸化膜を成膜する。これにより、基体おもて面を覆う部分１３ａの厚さｔ１を１．０μｍ程度とし、トレンチ５の内壁５ａを覆う部分１３ｂの厚さｔ２を０．５μｍ程度とした堆積膜１３を成長させることができる。
【００２２】
次に、図５に示すように、例えばフッ化水素酸溶液によりトレンチ５の内壁５ａが露出するまで堆積膜１３の全体の厚さを均一に薄くする。これにより、堆積膜１３の、トレンチ５の内壁５ａを覆う部分１３ｂが完全に除去され、堆積膜１３は基体おもて面を覆う部分１３ａにのみ残る。例えば、堆積膜１３の全体の厚さを０．６μｍだけ均一に薄くしたとする（以下、堆積膜１３の薄膜化とする）。この場合、堆積膜１３の、トレンチ５の内壁５ａを覆う部分１３ｂの厚さｔ２は堆積膜１３の除去量よりも薄いため（ｔ２＜０．６μｍ）、堆積膜１３の、トレンチ５の内壁５ａを覆う部分１３ｂは完全に除去される。一方、堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１は堆積膜１３の除去量よりも厚いため（ｔ１＞０．６μｍ）、堆積膜１３の、基体おもて面を覆う部分１３ａは０．４μｍの厚さｔ１’で基体おもて面に残る（ｔ１’＝ｔ１−０．６μｍ）。
【００２３】
このようにして、堆積膜１３の、トレンチ５の内壁５ａを覆う部分１３ｂのみを除去することができる。基体おもて面上に残る堆積膜１３（１３ａ）は後述するように犠牲酸化時に熱酸化膜１４の成長を抑制する機能を有する。堆積膜１３は、直接的に狙った領域にのみ成膜することはできない。このため、トレンチ５の内部も含めて基体おもて面上に堆積膜１３を成膜し、その後、トレンチ５の内部の堆積膜１３を除去する必要がある。このとき、仮に、堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１とトレンチ５の内壁５ａを覆う部分１３ｂの厚さｔ２とが等しい場合、エッチングによりトレンチ５の内部の堆積膜１３のみを選択的に除去することとなる。すなわち、トレンチ５の開口部に対応する部分を開口したレジスト膜をマスクとして堆積膜１３をパターニングし、トレンチ５の開口部上部およびトレンチ５の内部の堆積膜１３のみを除去する。この場合、レジスト膜のパターニング精度の問題から、トレンチ５の開口部の横方向（基体おもて面に平行な方向）位置と、堆積膜１３の除去部の横方向位置と、にずれが生じ、基体おもて面が露出してしまう虞がある。それに対して、本発明においては、レジスト膜をマスクとして用いずに、堆積膜１３の全体の厚さを均一に薄くすることで、基体おもて面を露出させることなく、堆積膜１３の、トレンチ５の内壁５ａを覆う部分１３ｂのみを除去することができる。
【００２４】
次に、図６に示すように、基体おもて面を堆積膜１３（１３ａ）で覆った状態で犠牲酸化を行う。この犠牲酸化によりトレンチ５の内壁５ａ（図３参照）のダメージ層が酸化され熱酸化膜（犠牲酸化膜）１４が成長し、熱酸化膜１４との界面となるダメージの生じていない半導体部表面が新たにトレンチ５の内壁５ｂとなる。ダメージ層が形成された状態のトレンチ５の内壁５ａに成長させる熱酸化膜１４の厚さｔ３は、トレンチ５の内壁５ａのダメージ層を完全に酸化させて除去することができる程度の厚さ（例えば０．２μｍ程度）以上であることが好ましい。
【００２５】
一方、この犠牲酸化時、厚い堆積膜１３（１３ａ）で覆われていることで基体おもて面での熱酸化膜１４の成長速度は遅く、基体おもて面と堆積膜１３との界面で熱酸化膜１４はほぼ成長しない。すなわち、基体おもて面側に形成されたｎ+型ソース領域４などの拡散領域の消失または当該拡散領域の厚さの減少はほぼ生じない。例えば薄膜化後の堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１’が熱酸化膜１４の厚さｔ３と同じである場合（ｔ１’＝ｔ３）、堆積膜１３を形成しない場合に比べて、基体おもて面側の拡散領域の厚さの減少量が（√２−１）倍（＝約０．４倍）になる。また、例えば薄膜化後の堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１’がトレンチ５の内壁５ａに成長させる熱酸化膜１４の厚さｔ３の１／１０であれば（ｔ１’／ｔ３＝１／１０）、堆積膜１３を形成しない場合に比べて、基体おもて面側の拡散領域の厚さの減少量が０．９倍になる。このため、薄膜化後の堆積膜１３の、基体おもて面を覆う部分１３ａの厚さｔ１’は、ダメージ層が形成された状態のトレンチ５の内壁５ａに成長させる熱酸化膜１４の厚さｔ３の１／１０以上程度残されていればよい（ｔ１’／ｔ３＞１／１０）。
【００２６】
次に、堆積膜１３の残部（１３ａ）および熱酸化膜１４を例えばフッ化水素酸溶液により除去する。これにより、ダメージ層が除去されたほぼ平坦なトレンチ５の内壁５ｂが露出される。一方、上述したように熱酸化膜１４の成膜（形成）時に基体おもて面の拡散領域はほぼ酸化されないため、ｎ+型ソース領域４はほぼ除去されずにソース領域としての機能が完全に保たれる（図７）。次に、一般的な方法により、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８、ソース電極９およびドレイン電極１０など残りの各部を形成する。その後、ウエハをチップ状にダイシング（切断）して個片化することで、図８に示すＭＯＳＦＥＴが完成する。
【００２７】
また、上述した実施の形態にかかる半導体装置の製造方法において、堆積膜１３として、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜またはシリコン（Ｓｉ）膜などを成膜してもよい。堆積膜１３がシリコン膜など酸化膜以外である場合、例えば等方性エッチングによりトレンチ５の内壁５ａが露出するまで堆積膜１３の全体の厚さを均一に薄くして、基体おもて面を覆う部分１３ａのみ堆積膜１３を残せばよい。
【００２８】
以上、説明したように、実施の形態によれば、トレンチの形成後、基体おもて面およびトレンチの内壁に、基体おもて面を覆う部分の厚さがトレンチの内壁を覆う部分の厚さよりも厚い堆積膜を成膜することで、その後、トレンチの内壁を露出させたときに、基体おもて面に厚い堆積膜を残すことができる。この状態で犠牲酸化を行うため、基体おもて面と堆積膜との界面に犠牲酸化による熱酸化膜はほぼ成長しない。このため、基体おもて面のｎ+型ソース領域などの拡散領域の厚さをほぼ維持することができる。これにより、当該拡散領域の消失または当該拡散領域の厚さの減少を最小限に抑えることができるため、ＭＯＳゲート構造としての機能が失われることを防止することができる。一方、トレンチの内壁においては、犠牲酸化によりダメージ層がなくなる程度の厚さに熱酸化膜を成長させることができる。このため、その後、この熱酸化膜を除去することでトレンチの内壁のダメージ層を除去することができ、素子特性が劣化することを防止することができる。したがって、トレンチの内壁の犠牲酸化を行うことによる信頼性低下を防止することができる。
【００２９】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、トレンチゲート型ＭＯＳＦＥＴを例に説明しているが、トレンチゲート型のＭＯＳゲート構造を備えたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置に本発明を適用した場合においても同様の効果を奏する。また、本発明は、トレンチや溝の内壁を犠牲酸化する工程を含む製造プロセスにより作製されるさまざまな構成の半導体装置に適用可能である。
【００３０】
また、上述した実施の形態においては、ＭＯＳゲート構造を構成するベース領域やソース領域を拡散領域とした場合を例に説明しているが、エピタキシャル成長によりベース領域やソース領域を形成した場合において同様の効果を奏する。また、上述した実施の形態において、例えば各部の寸法や耐圧クラス等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００３１】
以上のように、本発明にかかる炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に炭化珪素を半導体材料としたトレンチゲート型のＭＯＳ型半導体装置に適している。
【符号の説明】
【００３２】
１  ｎ+型炭化珪素基板
２  ｎ-型ドリフト層
３  ｐ型ベース領域
４  ｎ+型ソース領域
５  トレンチ
５ａ  ダメージ層が形成された状態のトレンチの内壁
５ｂ  ダメージ層が除去された状態のトレンチの内壁
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  ソース電極
１０  ドレイン電極
１１  酸化膜
１３  堆積膜
１３ａ  堆積膜の、基体おもて面を覆う部分
１３ｂ  堆積膜の、トレンチの内壁を覆う部分
１４  熱酸化膜
ｔ１  堆積膜の、基体おもて面を覆う部分の厚さ
ｔ１’  薄膜化後の堆積膜の、基体おもて面を覆う部分の厚さ
ｔ２  堆積膜の、トレンチの内壁を覆う部分の厚さ
ｔ３  熱酸化膜の厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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