(57)【特許請求の範囲】
【請求項１】
異なるインピーダンス状態間でプログラム可能なメモリ素子において、
半金属又は半導体（半金属／半導体）から形成された第１の電極と、
第２の電極と、
上記第１及び第２の電極の間に配置され、絶縁材料から形成されたスイッチ層と、
を備えるメモリ素子であって、
上記第１の電極は、少なくとも１つの第１の電極金属と共に上記半金属／半導体を含み、
上記半金属／半導体の原子は、電界の印加によって上記絶縁材料の導電率を可逆的に変化させるメモリ素子。
【請求項２】
上記半金属／半導体は、炭素（Ｃ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、ビスマス（Ｂｉ）、スズ（Ｓｎ）、硫黄（Ｓ）、セレン（Ｓｅ）からなるグループから選択される請求項１記載のメモリ素子。
【請求項３】
上記第１の電極金属は、遷移金属である請求項１記載のメモリ素子。
【請求項４】
上記第１の電極金属は、希土類金属である請求項３記載のメモリ素子。
【請求項５】
上記絶縁材料は金属酸化物からなる請求項１記載のメモリ素子。
【請求項６】
上記金属酸化物の金属は、遷移金属である請求項５記載のメモリ素子。
【請求項７】
上記金属酸化物の金属は、希土類金属である請求項６記載のメモリ素子。
【請求項８】
上記絶縁材料は、酸化ガドリニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム及び酸化ジルコニウムからなるグループから選択される定比化合物又は不定比化合物である請求項５記載のメモリ素子。
【請求項９】
上記絶縁材料は、上記第１の電極金属の金属酸化物である請求項１記載のメモリ素子。
【請求項１０】
上記半金属／半導体は、テルルを含み、
上記少なくとも１つの第１の電極金属は、チタン、ジルコニウム及びハフニウムから選択される金属を更に含み、
上記スイッチ層は、金属酸化物を含む請求項１記載のメモリ素子。
【請求項１１】
少なくとも１つの電極金属並びに半金属及び／又は半導体（半金属／半導体）によって第１の電極を形成する工程と、
上記第１の電極及び第２の電極の間に、絶縁材料からなるスイッチ層を形成する工程と、
電界を印加して、上記絶縁材料内の半金属／半導体原子の動きによって、上記絶縁材料の導電率を可逆的に変更する工程と、
を有する方法。
【請求項１２】
上記電界を印加する工程は、電界を印加して、半金属／半導体原子が上記第１の電極から出て上記絶縁材料に入る工程を含む請求項１１記載の方法。
【請求項１３】
上記半金属／半導体は、炭素（Ｃ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、ビスマス（Ｂｉ）、スズ（Ｓｎ）、硫黄（Ｓ）、セレン（Ｓｅ）からなるグループから選択される請求項１１記載の方法。
【請求項１４】
上記絶縁材料は金属酸化物からなる請求項１１記載の方法。
【請求項１５】
上記少なくとも１つの電極金属の金属酸化物を形成することを含む上記スイッチ層を形成する工程を含む請求項１１記載の方法。
【請求項１６】
少なくとも１つの電極金属並びに半金属及び／又は半導体（半金属／半導体）によって第１の電極を形成する工程と、
上記第１の電極及び第２の電極の間に、絶縁材料及び少なくとも１つの半金属／半導体からなるスイッチ層を形成する工程と、
電界を印加して、上記絶縁材料内に上記半金属／半導体の原子からなる導電構造を形成することによって、上記絶縁材料の導電率を可逆的に変更する工程と、
を有する方法。
【請求項１７】
上記スイッチ層を形成する工程は、上記絶縁材料に生来的な半金属／半導体を形成することを含む請求項１６記載の方法。
【請求項１８】
上記スイッチ層を形成する工程は、化学処理工程及び熱処理工程から選択される製造工程によって上記絶縁材料に半金属／半導体を導入する工程を含む請求項１６記載の方法。
【請求項１９】
上記半金属／半導体は、炭素（Ｃ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、ビスマス（Ｂｉ）、スズ（Ｓｎ）、硫黄（Ｓ）、セレン（Ｓｅ）からなるグループから選択される請求項１６記載の方法。
【請求項２０】
上記絶縁材料は金属酸化物からなる請求項１６記載の方法。
【請求項２１】
上記半金属／半導体は、テルルを含み、
上記少なくとも１つの電極金属は、チタン、ジルコニウム及びハフニウムから選択される金属を更に含む請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、メモリ素子に関し、詳しくは、電界の印加に応じて、２つ以上のインピーダンス状態の間でプログラミング可能なメモリ素子に関する。
【背景技術】
【０００２】
電力を使用せずに、情報を長期間保存する要求がある。例えば、多くの電子デバイス及びシステムでは、データは、不揮発性メモリ又は準不揮発性メモリに保存されることがある。準不揮発性メモリは、「リフレッシュ」間隔の長さがダイナミックランダムアクセスメモリ（dynamic random access memory：ＤＲＡＭ）より長いメモリであってもよい。
【０００３】
このタイプのメモリの１つは、導電性ブリッジランダムアクセスメモリ（conductive bridging random access memory：ＣＢＲＡＭ）である。ＣＢＲＡＭは、２終端構造の抵抗レベルに関連付けて情報を保存するメモリ素子を有することができ、これは、金属／絶縁体／金属構造を含むことができる。抵抗の変化は、主に金属原子によって、又はより一般的には、完全に金属原子によって形成される導電経路の生成及び切断によって生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、従来のメモリデバイスに比べてプログラミングのための電力供給電圧を低く及び／又は期間を短くすることができ、従来のメモリデバイスに比べてウェアサイクル（wear cycle）又は「再調整（reconditioning）」型動作の間隔を長くすることができるメモリ素子を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
本発明の実施形態では、メモリ素子は、半導体又は半金属（メタロイドを含む。）を利用して、絶縁スイッチ層を介して導電経路を形成するメモリセルを含むことができる。
【０００６】
幾つかの実施形態においては、メモリ素子は、従来の導電性ブリッジランダムアクセスメモリ（conductive bridging random access memory：ＣＢＲＡＭ）素子と同様の構造を有していてもよいが、導電経路の生成及び切断は、半金属又は半導体を利用してもよい。すなわち、可逆的な導電経路の一部又は全部を半金属又は半導体によって形成してもよい。幾つかの実施形態においては、導電経路は、金属原子を含まなくてもよく、又は導電経路の大部分は、非金属（例えば、半金属／半導体）原子によって形成してもよい。
【０００７】
半金属又は半導体で形成された導電経路は、従来の金属系ＣＢＲＡＭセルに比べて、低抵抗レベルを達成するためにより多くの原子が導電経路内に存在することを必要とし、このような導電経路は、オン状態維持の失敗（すなわち、低抵抗から高抵抗への望ましくない意図されない変化）が生じにくい。
【０００８】
更に、所定の「幅」（例えば、１、２又は３個の原子）の導電経路を形成するプログラミング動作のために、半金属又は半導体に基づく導電経路は、金属に基づく経路より実質的に高い抵抗を有していてもよい（例えば、１原子に制約されたビスマス（Ｂｉ）経路の約１００ｋΩに対し、１原子に制約された銅（Ｃｕ）経路の約１０ｋΩ）。これにより、従来のＣＢＲＡＭセルに比べて、プログラミング及び／又は消去のための電流及び／又は電力要求が下がる。
【０００９】
幾つかの従来のＣＢＲＡＭ素子は、２つの電極間に配置された絶縁層に金属原子を電気的に導入することによって低い抵抗を達成するが、他の多くのＣＢＲＡＭ素子は、金属酸化物を絶縁層として使用し、低抵抗状態は、金属酸化物の幾つかの領域から酸素が除去された後に残る金属原子の存在によって生じると考えられている。例えば、チタン酸化物（ＴｉＯ２）層から酸素（Ｏ）を除去することによって、チタン（Ｔｉ）原子を残すことができる。このように、従来のケースでは、何れも、金属原子の存在によって低抵抗状態を実現している。これとは対照的に、本実施形態では、金属原子でなく、半金属及び／又は半導体原子の存在によって低抵抗状態（又は低抵抗状態の大部分）を実現する。
【００１０】
特定の実施形態では、メモリセルは、第１の電極（アノードと呼ぶことができる。）と、第２の電極（カソードと呼ぶことができる。）と、２つの電極の間に配置された絶縁層とを含むことができる。アノードは、１つ以上の半金属（例えば、Ｂｉ）及び／又は１つ以上の半導体（例えば、Ｓｉ）とを含むことができる。このような半金属又は半導体は、可能な結晶相の少なくとも１つにおいて半金属又は半導体である元素（例えば、高圧金属形式（high-pressure metallic form）及びバンドギャップが０．３ｅＶの低圧半導体形式（low-pressure semiconductor form）を有するＴｅ）、ナノスケール又は原子スケールの寸法に縮小すると半金属又は半導体となる原子、及びこのような原子の１つ以上を含む合金又は他の化合物（例えば、ＴｉＴｅｘ）の何れかを含むこともできる。
【００１１】
アノードは、絶縁層内に１つ以上の導電経路を形成できるこれらの原子のソースとして機能する（すなわち、導電経路は、少なくとも部分的に、半金属又は半導体によって形成される）。アノードの上又はカソードの下に、セルを制御する（例えば、セルへの接続の抵抗を下げる）ために用いられる回路の形成又は動作を補助するための更なる導電層を設けてもよい。
【００１２】
２本の電極の間に電気パルスを印加することによって、半金属又は半導体原子に導電経路を形成させることができる。また、大きさ又は極性が異なる電気パルスを用いて、この導電経路を切断し、デバイスを高抵抗状態に戻すこともできる。製造中のデバイス（as-fabricated device）に初期の「形成（forming）」電気パルスを印加し、絶縁層に半金属又は半導体原子を導入し、後のプログラム又は消去動作によって、半金属又は半導体原子がそれぞれ低抵抗経路又は高抵抗経路に再構成されるようにしてもよい。
【００１３】
これに加えて又はこれに代えて、デバイスの各プログラム／消去サイクルによって半金属又は半導体原子を絶縁層に導入／絶縁層から除去してもよい。
【００１４】
これに加えて又はこれに代えて、電気パルスの代わりに、初期の熱処理又は化学処理によって、半金属又は半導体原子を絶縁層に導入した後、プログラム／消去電気パルスを用いて、原子を再構成し、それぞれ低抵抗経路／高抵抗経路を形成してもよい。
【００１５】
これに加えて又はこれに代えて、半金属又は半導体原子は、絶縁層を形成する際に生来的に絶縁層に導入されるものであってもよい。
【発明の効果】
【００１６】
幾つかの実施形態は、従来のＣＢＲＡＭデバイス（抵抗ＲＡＭ（resistive RAM：ＲＲＡＭ）デバイスを含む。）等のメモリデバイス構造を有することができるが、ここに開示するメモリ素子を含む。この結果、実施形態に基づくメモリデバイスは、従来の類似のデバイスに比べてプログラミングのための電力供給電圧を低く及び／又は期間を短くすることができる。実施形態に基づくメモリデバイスは、従来のメモリデバイスに比べて、ウェアサイクル（wear cycle）又は「再調整（reconditioning）」型動作の間隔を長くすることができる。再調整型動作とは、素子を特定の状態に再プログラムする（例えば、抵抗分布を強め、消去後にセルをプログラミングし、又は全てのセルを同じ状態にプログラミングする）動作であってもよい。実施形態に基づくメモリデバイスは、異なるメモリブロック間でデータを移行する前により多くのサイクルを実現するウェアアルゴリズムを有することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に基づくメモリ素子の側断面図である。
【図２Ａ】実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図２Ｂ】実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図２Ｃ】実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図３Ａ】他の実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図３Ｂ】他の実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図３Ｃ】他の実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図３Ｄ】他の実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図４Ａ】更なる実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図４Ｂ】更なる実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図４Ｃ】更なる実施形態に基づくメモリ素子のスイッチ層内の導電領域の形成を示す側断面図である。
【図５】他の実施形態に基づくメモリ素子の側断面図である。
【図６】他の実施形態に基づくメモリ素子の側断面図である。
【図７】他の実施形態に基づくメモリ素子の側断面図である。
【図８】他の実施形態に基づくメモリ素子の側断面図である。
【図９Ａ】実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図９Ｂ】実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図９Ｃ】実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図１０Ａ】他の実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図１０Ｂ】他の実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図１１Ａ】更なる実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図１１Ｂ】更なる実施形態に基づくメモリ素子の形成を説明する側断面図である。
【図１１Ｃ】更なる実施形態に基づくメモリ素子の形成を説明する側断面図である。
【発明を実施するための形態】
【００１８】
ここに開示する実施形態において、参照符合の最初の桁は、対応する図面を示し、後半の桁は、同様の符合によって同様の部分を示している。
【００１９】
図１は、実施形態に基づくメモリ素子１００の側断面図である。メモリセルは、第１の電極１０４、スイッチ層１０６及び第２の電極１０８を含むことができる。幾つかの実施形態においては、第１の電極１０４は、１つ以上の半金属又は半導体を含むことができる。このような半金属及び／又は半導体は、例えば、炭素（Ｃ）、テルル（Ｔｅ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、ビスマス（Ｂｉ）、スズ（Ｓｎ）、硫黄（Ｓ）又はセレン（Ｓ）の何れを含んでいてもよい。
【００２０】
スイッチ層１０６は、第１及び第２の電極１０４／１０８の間に形成することができる。スイッチ層１０６は、電極に電界を印加することによって導電率が変化する材料から形成することができる。幾つかの実施形態では、スイッチ層１０６は、電界の印加によって導電経路が形成及び消去される絶縁材料であってもよい。このような導電経路は、少なくとも部分的に、１つ以上の半金属及び／又は半導体（半金属／半導体）から形成することができる。幾つかの実施形態においては、スイッチ層１０６は、経路形成半金属／半導体を実質的に有しておらず、アノード１０４が実質的に全ての半金属／半導体のソースとなってもよい。また、他の実施形態においては、スイッチ層１０６が半金属／半導体の一部を含み、アノード１０４が更なる量の半金属／半導体を提供してもよい。更に他の実施形態においては、スイッチ層１０６が半金属／半導体を含み、アノード１０４は、スイッチ層１０６内の導電経路の形成における半金属／半導体について殆ど又は全く提供しなくてもよい。
【００２１】
幾つかの実施形態においては、スイッチ層１０６は、金属酸化物であってもよい。特定の実施形態においては、スイッチ層１０６は、酸化ガドリニウム（ＧｄＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）、酸化アルミニウム（ＡｌＯｘ）及び／又は酸化ジルコニウム（ＺｒＯｘ）の何れを含んでいてもよい。このような金属酸化物は、定比化合物であっても、不定比化合物であってもよい。
【００２２】
幾つかの実施形態においては、第１の電極１０４は、半金属／半導体及び１つ以上の他の元素を含むことができる。特定の実施形態においては、第１の電極１０４は、半金属／半導体及び他の１つの元素の二元合金であってもよい。半金属／半導体と共に使用される第１の電極１０４の金属は、遷移金属であってもよい。幾つかの実施形態においては、このような金属は、希土類金属であってもよい。但し、他の実施形態においては、このような金属は、遷移金属でなくてもよい（更に希土類金属でなくてもよい）。
【００２３】
特定の実施形態においては、第１の電極１０４は、Ｔｅ（Ｔｅは、半金属／半導体である。）の二元合金であってもよい。このような二元合金では、合金の他方の元素は、Ｔｉ、Ｚｒ、Ｈｆ、アルミニウム（Ａｌ）、金（Ａｕ）、バリウム（Ｂａ）、臭素（Ｂｒ）、カドミウム（Ｃｄ）、セリウム（Ｃｅ）、コバルト（Ｃｏ）、クロミウム（Ｃｒ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ），ユーロピウム（Ｅｕ）、鉄（Ｆｅ）、ガリウム（Ｇａ）、ガドリニウム（Ｇｄ）、ホルミウム（Ｈｏ）、インジウム（Ｉｎ）、イリジウム（Ｉｒ）、ランタン（Ｌａ）、マンガン（Ｍｎ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、プラセオジム（Ｐｒ）、プラチナ（Ｐｔ）、ルビジウム（Ｒｂ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、サマリウム（Ｓｍ）、ストロンチウム（Ｓｒ）及びタリウム（Ｔｌ）から選択することができる。特定の実施形態においては、第１の電極は、ジルコニウム（Ｚｒ）及びＴｅの合金、又はＴｉ及びＺｒの合金、又はＨｆ及びＴｅの合金であってもよい、更に、対応するスイッチ層１０６は、それぞれＺｒＯｘ、ＴｉＯｘ又はＨｆＯｘであってもよい。
【００２４】
幾つかの実施形態においては、スイッチ層の酸化物は、第１の電極に含まれる元素の酸化物であってもよい。特定の実施形態においては、スイッチ層は、金属酸化物を含むことができ、第１のアノードは、この金属酸化物の金属を含むことができる。
【００２５】
第２の電極１０８は、望ましい抵抗又はプロセス互換性等に適している導電材料であってもよい。１つの特定の実施形態として、第２の電極１０８は、タンタル（Ｔａ）から形成してもよい。
【００２６】
図２Ａ〜図２Ｃは、本発明の実施形態に基づく半金属／半導体による導電領域の形成を表す側断面図である。特定の実施形態においては、図２Ａ〜図２Ｃは、図１に示すようなメモリ素子の形成動作を示す。
【００２７】
図２Ａは、絶縁スイッチ層２０６内の半金属／半導体２１０を表している。特定の実施形態においては、２１０は、半金属／半導体元素の原子を表していてもよい。
【００２８】
図２Ｂは、電極２０４／２０８に亘る第１の極性の電界の印加を示している。これに応じて、絶縁体材料２０６内に導電構造が形成され、絶縁体材料２０６の導電率が変化する。このような導電構造は、１つ以上の半金属／半導体原子のみから構成してもよく、半金属／半導体原子及び他の原子種の混合物を含んでいてもよい。
【００２９】
図２Ｃは、電極２０４／２０８に亘る第２の極性の電界の印加を表している。これに応じて、導電構造を除去することができる。
【００３０】
図２Ａ〜図２Ｃは、動作を図式的に表現しているにすぎないことは明らかである。半金属／半導体原子の実際の位置又は状態は、様々な形式を有することができる。幾つかの実施形態では、導電構造の一部又は全部が移動せず、電界の印加によって、半金属／半導体原子及び／又は化合物の状態が変化するようにしてもよい。
【００３１】
図３Ａ〜図３Ｄは、他の実施形態に基づくメモリ素子内の導電領域の形成を表す側断面図である。図３Ａ〜図３Ｄは、半金属／半導体が電極３０４（例えば、アノード）からスイッチ層３０６に移動する実施形態を示している。特定の実施形態においては、図３Ａ〜図３Ｄは、図１に示すようなメモリ素子の形成動作を示している。
【００３２】
図３Ａは、電界の印加の前のメモリ素子を示している。スイッチ層３０６には、スイッチ層内に導電構造を形成する半金属／半導体の殆ど又は全てが存在していなくてもよい。
【００３３】
図３Ｂは、電極３０４／３０８に亘る第１の極性の電界の印加を示している。これに応じて、半金属／半導体３１０が、第１の電極３０４（すなわち、アノード）から出てスイッチ層３０６に入る。上述と同様に、３１０は、半金属／半導体原子を表すことができるが、他の実施形態においては、半金属／半導体は、複数の原子の化合物であってもよい。
【００３４】
図３Ｃは、図３Ｂの電界の継続した印加又は同じ電界の後続する印加を表している。この電界に応じて、第１の電極３０４に由来する半金属／半導体３１０は、絶縁体材料３０６内に導電構造を形成することができる。このような導電構造は、１つ以上の半金属／半導体原子のみから構成してもよく、半金属／半導体原子及び他の原子種の混合物を含んでいてもよい。
【００３５】
図３Ｄは、電極３０４／３０８に亘る第２の極性の電界の印加を表している。これに応じて、導電構造を除去することができる。幾つかの実施形態においては、実質的に全て又は大部分の半金属／半導体３１０は、第１の電極３０４に戻ることができ、又は、第１の電極３０４の近傍に移動することができる。なお、他の実施形態においては、第１の電極３０４に由来する半金属／半導体３１０の一部は、スイッチ層内に残ってもよい。
【００３６】
図４Ａ〜図４Ｃは、更なる実施形態に基づくメモリ素子内の導電領域の形成を表す側断面図である。図４Ａ〜図４Ｃは、図３Ａ〜図３Ｄと同様の構成を示しているが、ここでは、半金属／半導体原子に加えて、スイッチ層に存在する金属原子によってフィラメントが形成されている。図４Ａ〜図４Ｃは、特定の実施形態として、図１に示すようなメモリ素子の形成動作を示している。
【００３７】
図４Ａは、電界の印加の前のメモリ素子を示している。第１の電極４０４はアノードであってもよく、半金属／半導体原子（ＳＭとして示す。）及びアノード金属原子（Ｍ１として示す。）を含むことができる。スイッチ層４０６内には、スイッチ層内に導電構造を形成する半金属／半導体（ＳＭ）が殆ど又は全くなくてもよい。
【００３８】
スイッチ層４０６は、１つ以上のスイッチ金属酸化物分子／化合物（１つを４１６として示す。）から形成してもよく、又はこれを含んでもよい。このようなスイッチ金属酸化物は、スイッチ金属酸化物（Ｍ２）及び１つ以上の酸素原子（Ｏｘ）を含むことができる。幾つかの実施形態では、スイッチ金属酸化物（Ｍ２）は、アノード金属（Ｍ１）と同じでなくてもよい。また、他の実施形態においては、スイッチ金属酸化物は、アノード金属と同じ（すなわち、Ｍ２＝Ｍ１）であってもよい。
【００３９】
図４Ｂは、電極４０４／４０８に亘る１つ以上の電界の印加を表している。これに応じて、半金属／半導体４１０が、第１の電極４０４（すなわち、アノード）から出て、スイッチ層４０６に入ることができる。更に、酸素原子（１つを４１６−１として示す。）がスイッチ金属酸化物から解放され、スイッチ金属酸化物原子（１つを４１６−０として示す。）を残す。
【００４０】
図４Ｃは、スイッチ層４０６を介する導電領域４２０の形成を表している。ここに示すように、導電領域４２０の一部を半金属／半導体（ＳＭ）によって形成し、他の部分をスイッチ金属酸化物原子（Ｍ２）によって形成することができる。更に、幾つかの実施形態においては、スイッチ金属酸化物から解放された酸素は、アノード金属と共に酸化物を構成し、アノード酸化物（４１８として示す。）を形成することができる。
【００４１】
図４Ｂと反対の電界を印加することによって、図４Ｂ及び図４Ｃに示した動作と実質的に逆の動作を行い、素子を図４Ａの状態に戻すことができる。
【００４２】
なお、図２Ａ〜図４Ｃは、例示的な動作の図式的な表現にすぎない。半金属／半導体原子及び／又は化合物の実際の位置又は状態は、様々な形式を有することができる。
【００４３】
図５は、更なる実施形態に基づくメモリセル５００の側断面図である。第１の電極５０４は、１つ以上のアノード金属と、１つ以上の半金属／半導体との混合物であってもよい。幾つかの実施形態においては、第１の電極５０４は、１つのアノード金属及び１つの半金属／半導体の二元合金であってもよい。
【００４４】
スイッチ層５０６はアノード金属の金属酸化物を含んでいてもよく、又はこの金属酸化物から構成されていてもよい。幾つかの実施形態においては、ここに説明するように、プログラミング動作（スイッチ層５０６内に導電領域を作る動作）において、スイッチ層から酸素が解放され、アノード金属と結合し、第１の電極５０４にアノード金属酸化物を形成する。第２の電極５０８は、適切な如何なる導電材料から形成してもよい。
【００４５】
図６は、１つの特定の実施形態に基づくメモリセルの側断面図である。第１の電極６０４は、金属及び半金属／半導体の混合物である層６０４−０を含むことができる。層６０４−０は、スイッチ層６０６に直接接触していてもよい。１つの特定の実施形態においては、層６０４−０は、金属チタン（Ｔｉ）を含み、半金属／半導体は、Ｔｅであってもよい（すなわち、層６０４−０はＴｉ／Ｔｅ化合物である）。
【００４６】
更に図６に示すように、第１の電極６０４は、層６０４−０上に形成された更なる導電層６０４−１を備えていてもよい。１つの特定の実施形態においては、層６０４−１は、窒化チタン（ＴｉＮ）であってもよい。
【００４７】
幾つかの実施形態においては、スイッチ層６０６は、金属酸化物であってもよい。スイッチ層６０６は、第２の電極６０８上に形成してもよい。スイッチ層６０６及び第２の電極６０８は、ここに開示する如何なる適切な材料又はその均等物によって形成してもよい。
【００４８】
図７は、更なる特定の実施形態に基づくメモリセルの側断面図である。第１の電極７０４は、アノード金属Ｚｒ及び半金属／半導体Ｔｅを含んでいてもよい（すなわち、層７０４はＺｒ／Ｔｅ化合物である）。他の層（７０６、７０８）は、ここに開示する様々な実施形態によって異なることができる。特定の実施形態においては、スイッチ層７０６の全て又は一部は、ＺｒＯｘによって形成してもよい。但し、スイッチ層７０６及び第２の電極７０８は、ここに開示する如何なる適切な材料又はその均等物から形成してもよい。
【００４９】
図８は、更なる特定の実施形態に基づくメモリセルの側断面図である。第１の電極８０４は、アノード金属Ｈｆ及び半金属／半導体Ｔｅを含んでいてもよい（すなわち、層８０４はＨｆ／Ｔｅ化合物である）。他の層（８０６、８０８）は、ここに開示する様々な実施形態によって異なることができる。特定の実施形態においては、スイッチ層８０６の全て又は一部は、ＨｆＯｘによって形成してもよい。但し、スイッチ層８０６及び第２の電極８０８は、ここに開示する如何なる適切な材料又はその均等物から形成してもよい。
【００５０】
図９Ａ〜図９Ｃは、ある実施形態に基づくメモリ素子９００の製造方法を示している。図９Ａ〜図９Ｃは、電気的「形成」ステップを用いて、スイッチ層に半金属／半導体を入れる方法を示している。
【００５１】
図９Ａは、「新しい（fresh）」メモリ素子９００を示している。新しいメモリ素子９００とは、以下の物理的処理工程が行われているが、電気的検査の前のメモリ素子であってもよい。すなわち、メモリ素子９００には、これまで、電気的バイアスが印加されていない。スイッチ層内に導電構造を形成する半金属／半導体の殆ど又は全ては、スイッチ層９０６に存在していなくてもよい。
【００５２】
図９Ｂは、「形成」ステップを表している。電極９０４／９０８に第１の極性のバイアスを印加することができる。これに応じて、半金属／半導体９１０が、第１の電極９０４（すなわち、アノード）から出て、スイッチ層９０６に入ることができる。上述と同様に、９１０は、半金属／半導体原子を表すことができるが、他の実施形態においては、半金属／半導体は、複数の原子の化合物であってもよい。
【００５３】
図９Ｃは、形成ステップの後のメモリ素子９００を表している。半金属／半導体９１０は、絶縁スイッチ層９０６内に分散されることができる。第１の電極９０４、スイッチ層９０６及び第２の電極９０８は、ここに開示する如何なる適切な材料又はその均等物から形成してもよい。
【００５４】
幾つかの実施形態では、メモリ素子９００は、図２Ａ〜図２Ｃに示すようにプログラムすることができる。
【００５５】
図１０Ａ及び図１０Ｂは、他の実施形態に基づくメモリ素子１０００の製造方法を示している。図１０Ａ及び図１０Ｂは、製造工程によってスイッチ層に半金属／半導体を入れる方法を示している。
【００５６】
図１０Ａは、メモリ素子１０００の導入工程（incorporation step）を示している。このような工程の前に、絶縁スイッチ層１００６を介して導電経路を形成する半金属／半導体を含むメモリ素子の第１の電極１００４を形成することができる。メモリ素子１０００は、半金属／半導体１０１０が第１の電極１００４（すなわち、アノード）から出て、スイッチ層１００６に入るように処理を施すことができる。このような処理は、熱処理、化学処置又は光処理を含むことができる。上述と同様に、１０１０は、半金属／半導体原子を表すことができるが、他の実施形態においては、半金属／半導体は、複数の原子の化合物であってもよい。
【００５７】
図１０Ｂは、処理工程の後のメモリ素子１０００を表している。半金属／半導体１０１０は、絶縁スイッチ層１００６内に分散されることができる。
【００５８】
幾つかの実施形態では、メモリ素子１０００は、図２Ａ〜図２Ｃに示すようにプログラムすることができる。
【００５９】
図１１Ａ〜図１１Ｃは、更なる実施形態基づくメモリ素子１１００の製造方法を示している。図１１Ａ〜図１１Ｃは、半金属／半導体が生来的にスイッチ層内に形成されている方法を示している。
【００６０】
図１１Ａは、第２の電極１１０８の形成を表している。
【００６１】
図１１Ｂは、半金属／半導体１１１０を含むスイッチ層１１０６の形成を表している。
【００６２】
図１１Ｃは、第１の電極１１０４の形成を表している。半金属／半導体１１１０は、絶縁スイッチ層１１０６内に分散されることができる。
【００６３】
図１１Ａ〜図１１Ｃの様々な構造は、上述した実施形態に基づく如何なる元素又はその均等物によって形成してもよい。
【００６４】
幾つかの実施形態では、メモリ素子１１００は、図２Ａ〜図２Ｃに示すようにプログラムすることができる。
【００６５】
以上の実施形態は、特定の垂直方向に配列された層を示しているが、他の実施形態では、層を他の方向に配列してもよい。一例として、導電構造を形成できる半金属及び／又は半導体を含む層上に絶縁材料を形成してもよい。更に、他の実施形態は、導電構造を形成できる半金属及び／又は半導体を含む層の間に垂直方向を有する絶縁層が形成された横方向の構成を有していてもよい。
【００６６】
なお、以上の説明において「１つの実施形態」又は「実施形態」とは、実施形態に関連して記述した特定の特徴、構造又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の様々な部分における「実施形態」、「１つの実施形態」又は「他の実施形態」への２つ以上の言及は、必ずしも同じ実施形態を指しているわけではないことは明らかである。更に、本発明の１つ以上の実施形態において、適切であれば、特定の特徴、構造又は特性を組み合わせてもよい。
【００６７】
また、本発明の他の実施形態は、ここに特に開示していない要素／ステップの省略によっても実施できる。
【００６８】
同様に、説明を合理化し、本発明の様々な側面をわかりやすくするために、上述した本発明の例示的な実施形態の説明では、本発明の様々な特徴を１つの実施形態、図面及びその説明にまとめている。但し、このような開示は、特許請求の範囲に明示的に示した特徴以上の特徴を要求することを意図しない。本発明の側面は、上述の実施形態の全ての特徴の全てを満たしていなくてもよい。したがって、特許請求の範囲は、この詳細な説明に明示的に組み込まれ、各請求項は、それぞれ本発明の独立した実施形態に基づいている。
【符号の説明】
【００６９】
１００  メモリ素子、メモリセル
１０４  第１の電極
１０６  スイッチ層
１０８  第２の電極
２００  メモリ素子、メモリセル
２０４  第１の電極
２０６  スイッチ層
２０８  第２の電極
２１０  半金属／半導体
３００  メモリ素子、メモリセル
３０４  第１の電極
３０６  スイッチ層
３０８  第２の電極
３１０  半金属／半導体
４００  メモリ素子、メモリセル
４０４  第１の電極
４０６  スイッチ層
４０８  第２の電極
４１０  半金属／半導体
４１４  アノード金属
４１６  スイッチ金属酸化物
４１６−０  スイッチ金属酸化物原子
４１６−１  酸素原子
４１８  アノード酸化物
４２０  導電領域
５００  メモリ素子、メモリセル
５０４  第１の電極
５０６  スイッチ層
５０８  第２の電極
６００  メモリ素子、メモリセル
６０４  第１の電極
６０４−０  金属及び半金属／半導体の混合物である層
６０４−１  ６０４−０上に形成された更なる導電層
６０６  スイッチ層
６０８  第２の電極
７００  メモリ素子、メモリセル
７０４  第１の電極
７０６  スイッチ層
７０８  第２の電極
８００  メモリ素子、メモリセル
８０４  第１の電極
８０６  スイッチ層
８０８  第２の電極
９００  メモリ素子、メモリセル
９０４  第１の電極
９０６  スイッチ層
９０８  第２の電極
９１０  半金属／半導体
１０００  メモリ素子、メモリセル
１００４  第１の電極
１００６  スイッチ層
１００８  第２の電極
１０１０  半金属／半導体
１１００  メモリ素子、メモリセル
１１０４  第１の電極
１１０６  スイッチ層
１１０８  第２の電極
１１１０  半金属／半導体
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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