(57)【特許請求の範囲】
【請求項１】
バッファ層と、
前記バッファ層の一部に形成されたｎ型導電領域と、
前記バッファ層の上面上及び前記ｎ型導電領域の上面上に形成された電子走行層と、
前記電子走行層の上方に形成されたＩｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層と、
前記ｎ型導電領域に接触して形成されたソース電極及びドレイン電極と
を含むことを特徴とする化合物半導体装置。
【請求項２】
前記バッファ層は、Ａｌx2Ｇａ1-x2Ｎ（０≦ｘ２≦０．３）を含有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記電子走行層と前記電子供給層との間に、Ｉｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦０．０５，且つ０＜ｙ３≦１）を含有するスペーサ層を更に含むことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記ｎ型導電領域は、ｎ型不純物濃度が１×１０17／ｃｍ3〜１×１０21／ｃｍ3の範囲内の値であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記電子走行層は、ｎ型不純物濃度が１×１０17／ｃｍ3以下であることを特徴とする請求項１〜４のいずれか１項に記載の化合物半導体装置。
【請求項６】
バッファ層を形成する工程と、
前記バッファ層の一部にｎ型導電領域を形成する工程と、
形成された前記ｎ型導電領域を熱処理する工程と、
前記ｎ型導電領域を熱処理した後に、前記バッファ層の上面上及び前記ｎ型導電領域の上面上に電子走行層を形成する工程と、
前記電子走行層の上方に、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層を形成する工程と、
前記ｎ型導電領域上に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記バッファ層は、Ａｌx2Ｇａ1-x2Ｎ（０≦ｘ２≦０．３）を含有することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記電子走行層と前記電子供給層との間に、Ｉｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦０．０５，且つ０＜ｙ３≦１）を含有するスペーサ層を形成する工程を更に含むことを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記ｎ型導電領域は、ｎ型不純物濃度が１×１０17／ｃｍ3〜１×１０21／ｃｍ3の範囲内の値であることを特徴とする請求項６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記電子走行層は、ｎ型不純物濃度が１×１０17／ｃｍ3以下であることを特徴とする請求項６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＩｎＡｌＮを電子供給層として用いたＩｎＡｌＮ−ＨＥＭＴの研究が近年盛んに行われている。ＩｎＡｌＮは、Ｉｎ組成１７％〜１８％においてＧａＮと格子整合することが知られている。また、この組成領域においてＩｎＡｌＮは非常に高い自発分極を有し、従来のＡｌＧａＮ−ＨＥＭＴよりも高濃度の2次元電子ガスが（２ＤＥＧ）を実現できる。このため、ＩｎＡｌＮ−ＨＥＭＴは次世代の高出力デバイスとして注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１４７３１１号公報
【特許文献２】特開２０１５−３７１０５号公報
【非特許文献】
【０００５】
【非特許文献１】F. A. Faria et al., "Ultra-low resistance ohmic contacts to GaN with high Si doping concentrations grown by molecular beam epitaxy," Appl. Phys. Lett., 101, (2012) 032109.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＩｎＡｌＮ−ＨＥＭＴは、その大きなバンドギャップに起因してコンタクト抵抗が高いという問題がある。この問題の解決策として、ソース・ドレイン領域のＩｎＡｌＮをエッチングにより除去し、ドナーをドープしたｎ型のＧａＮ（ｎ−ＧａＮ）を再成長する手法が提案されている（非特許文献１を参照）。しかしながらこの手法では、ｎ−ＧａＮの再成長時の熱処理により、アクセス領域のＩｎＡｌＮがダメージを受け、抵抗が増大するという問題がある。また、ｎ−ＧａＮと２ＤＥＧとが線接触しているため、ｎ−ＧａＮと２ＤＥＧとの接触面積が小さく接触抵抗が高いという問題もある。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、バッファ層と、前記バッファ層の一部に形成されたｎ型導電領域と、前記バッファ層の上面上及び前記ｎ型導電領域の上面上に形成された電子走行層と、前記電子走行層の上方に形成されたＩｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層と、前記ｎ型導電領域に接触して形成されたソース電極及びドレイン電極とを含む。
【０００９】
化合物半導体装置の製造方法の一態様は、バッファ層を形成する工程と、前記バッファ層の一部にｎ型導電領域を形成する工程と、形成された前記ｎ型導電領域を熱処理する工程と、前記ｎ型導電領域を熱処理した後に、前記バッファ層の上面上及び前記ｎ型導電領域の上面上に電子走行層を形成する工程と、前記電子走行層の上方に、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層を形成する工程と、前記ｎ型導電領域上に電極を形成する工程とを含む。
【発明の効果】
【００１０】
上記の諸態様によれば、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。
【図５】第１の実施形態の比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。
【図６】ＩｎＡｌＮの電子供給層が熱処理を受ける場合（比較例）と、ＩｎＡｌＮの電子供給層が熱処理を受けない場合（本実施形態）とのシート抵抗を比較した特性図である。
【図７】ソース電極及びドレイン電極がＩｎＡｌＮと接触する場合（比較例）と、ソース電極及びドレイン電極がＧａＮと接触する場合（本実施形態）との接触抵抗を比較した特性図である。
【図８】第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を工程順に示す概略断面図である。
【図９】第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を工程順に示す概略断面図である。
【図１０】図９に引き続き、第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を工程順に示す概略断面図である。
【図１２】ＨＥＭＴチップの概略構成を示す平面図である。
【図１３】ＨＥＭＴチップを用いたディスクリートパッケージの概略構成を示す平面図である。
【図１４】第４の実施形態によるＰＦＣ回路を示す結線図である。
【図１５】第５の実施形態による電源装置の概略構成を示す結線図である。
【図１６】第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ショットキー型のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１３】
本実施形態では、図１（ａ）〜（ｃ）に示すように、成長用基板として例えばＳｉＣ基板１上に、化合物半導体積層構造２を形成する。
化合物半導体積層構造２は、核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅを有し、バッファ層２ｂの一部（表層部分）にｎ型のコンタクト領域１１が形成されて構成される。電子供給層２ｅ上にＧａＮやＡｌＮ等のキャップ層を形成しても良い。
【００１４】
完成したＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｃの電子供給層２ｅとの界面近傍（正確には、電子走行層２ｃのスペーサ層２ｄとの界面近傍）に二次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｃの化合物半導体（ここではＧａＮ）と電子供給層２ｅの化合物半導体（ここではＩｎＡｌＮ）との自発分極の相違に基づいて生成される。
【００１５】
化合物半導体積層構造２を構成する各層の形成には、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１６】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＮの成長条件としては、原料ガスとしてトリメチルインジウム（ＴＭＩｎ）ガス、ＴＭＡｌガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス、Ｉｎ源であるＴＭＩｎガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜２０ＬＭ程度とする。また、成長圧力は５ｋＰａ程度〜１００ｋＰａ程度、成長温度は７００℃〜１２００℃程度とする。
【００１７】
具体的には先ず、図１（ａ）に示すように、核形成層２ａ及びバッファ層２ｂを順次形成する。
詳細には、ＭＯＶＰＥ法により、成長用基板として例えばＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ＧａＮを３μｍ程度の厚みに順次成長する。これにより、ＳｉＣ基板１上に核形成層２ａ及びバッファ層２ｂが積層形成される。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１８】
続いて、図１（ｂ）に示すように、コンタクト領域１１を形成する。
詳細には、ｎ型不純物、ここではＳｉを、バッファ層２ｂの表面のソース電極及びドレイン電極の形成予定部位にイオン注入する。イオン注入のドーズ量は１×１０13/ｃｍ2程度、加速電圧は２０ｋｅＶ程度とする。これにより、バッファ層２ｂの一部（表層部分）にコンタクト領域１１が形成される。コンタクト領域１１のＳｉ濃度は、１×１０17／ｃｍ3程度〜１×１０21／ｃｍ3程度の範囲内の値とする。１×１０17／ｃｍ3程度よりも低濃度であると、十分な導電性が得られない。１×１０21／ｃｍ3程度よりも高濃度であると、電子走行層２ｃ等への悪影響が懸念される。１×１０17／ｃｍ3程度〜１×１０21／ｃｍ3程度の範囲内のＳｉ濃度とすることで、電子走行層２ｃ等に悪影響を及ぼすことなく十分な導電性が得られる。イオン注入のｎ型不純物としては、Ｓｉ，Ｇｅ，Ｓｎ，Ｏのうちから選択した１種又は２種以上を用いることができる。
【００１９】
次に、バッファ層２ｂ上及びコンタクト領域１１上に、例えば熱ＣＶＤ法によりシリコン酸化膜等の保護膜１２を形成し、熱処理を行う。熱処理の温度は１０００℃程度以上、ここでは１１００℃程度とする。この熱処理により、コンタクト領域１１に添加されたＳｉを活性化すると共に、コンタクト領域１１（バッファ層２ｂ）のＧａＮの結晶性を回復させる。その後、保護膜１２をウェットエッチングにより除去する。
【００２０】
続いて、図１（ｃ）に示すように、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅを順次形成する。
詳細には、ＭＯＶＰＥ法により、バッファ層２ｂの上面上及びコンタクト領域１１の上面上に、ＧａＮを３０ｎｍ程度の厚みに、ＡｌＮを１ｎｍ程度の厚みに、ＩｎＡｌＮを１０ｎｍ程度の厚みにそれぞれ成長する。以上により、バッファ層２ｂの上面上及びコンタクト領域１１の上面上に、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅが積層形成される。電子走行層２ｃのＧａＮは、ｉ型であるか、或いはｉ型と評価される程度の低濃度（１×１０17／ｃｍ3以下）のｎ型不純物を含有する。電子供給層２ｅのＩｎＡｌＮは、その自発分極を高くするため、Ｉｎ組成を２０％以下とすることが好ましい。ここでは、Ｉｎ組成を１８％程度とする。以上により、核形成層２ａ、バッファ層２ｂ、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅを有し、バッファ層２ｂの一部（表層部分）にｎ型のコンタクト領域１１が形成された化合物半導体積層構造２が形成される。
【００２１】
スペーサ層２ｄについては、ＡｌＮの代わりにＡｌＧａＮやＩｎＡｌＧａＮを形成しても良い。但し、合金散乱の発生を抑えるために、Ｉｎ組成を５％以下とすることが好ましい。スペーサ層２ｄの組成は、Ｉｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦０．０５，且つ０＜ｙ３≦１）と表記することができる。
【００２２】
続いて、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２の表層部分に素子分離構造（不図示）が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２３】
続いて、図２（ａ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極溝２Ａ，２Ｂを形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２４】
このレジストマスクを用いて、コンタクト領域１１の表面が露出するまで、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、コンタクト領域１１の表面の電極形成予定位置を露出する電極溝２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ程度、圧力を２Ｐａ程度、ＲＦ投入電力を２０Ｗ程度とする。その後、レジストマスクは灰化処理等により除去される。
【００２５】
続いて、図２（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極溝２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２６】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極溝２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをコンタクト領域１１とオーミック接触させ、オーミック特性を確立させる。Ｔａ／Ａｌのコンタクト領域１１とのオーミック特性が得られるのであれば、熱処理が不要な場合もある。以上により、電極溝２Ａ，２Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
【００２７】
続いて、図２（ｃ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２の全面に絶縁物、例えばシリコン窒化物（ＳｉＮ）を、プラズマＣＶＤ法等を用いて、例えば２ｎｍ程度〜５００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。プラズマＣＶＤ法の代わりにＡＬＤ法やスパッタ法を用いても良い。パッシベーション膜５の材料としては、Ｓｉ，Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物、酸窒化物が好ましい。
【００２８】
続いて、図３（ａ）に示すように、パッシベーション膜５に電極溝５ａを形成する。
詳細には、先ず、パッシベーション膜５をリソグラフィー及びドライエッチングにより加工する。ドライエッチングには、フッ素系ガス又は塩素系ガスを用いる。これにより、パッシベーション膜５には、電子供給層２ｅの表面を露出する貫通溝である電極溝５ａが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００２９】
続いて、図３（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護絶縁膜上に塗布し、パッシベーション膜５の電極溝５ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３０】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜５の電極溝５ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極溝５ａを電極材料の一部で埋め込むゲート電極６が形成される。
【００３１】
しかる後、層間絶縁膜の形成、ソース電極３、ドレイン電極４、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３２】
以下、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
図４は、本実施形態の図３（ｂ）に対応するＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。図５は、本実施形態の比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの構成を示す概略断面図である。
【００３３】
比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴにおいては、ＳｉＣ基板１０１上に化合物半導体積層構造１０２が形成され、その上にソース電極１０３ドレイン電極１０４が形成される。化合物半導体積層構造１０２の全面を覆うパッシベーション膜１０５が形成され、パッシベーション膜１０５に形成された電極溝１０５ａを埋め込むゲート電極１０６が形成される。化合物半導体積層構造１０２は、核形成層１０２ａ、ＧａＮの電子走行層１０２ｂ、ＡｌＮのスペーサ層１０２ｃ、及びＩｎＡｌＮの電子供給層１０２ｄを有し、ｎ型のコンタクト領域１１０が形成されて構成される。コンタクト領域１１０は、核形成層１０２ａ、電子走行層１０２ｂ、スペーサ層１０２ｃ、及び電子供給層１０２ｄを形成した後に、電子供給層１０２ｄ、スペーサ層１０２ｃ、及び電子走行層１０２ｂの一部までＳｉをイオン注入して形成される。ソース電極１０３ドレイン電極１０４は、コンタクト領域１１０のＩｎＡｌＮ（電子供給層１０２ｄ）と接触して形成される。コンタクト領域１１０の形成後に、添加したＳｉの活性化及び結晶化回復のために１１００℃程度の熱処理を行う。
【００３４】
比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、上記の熱処理時において、ＩｎＡｌＮの電子供給層１０２ｄが大きな熱ダメージを受ける。これに対して本実施形態では、上述したように、Ｓｉの活性化及び結晶化回復のためのコンタクト領域１１の熱処理を行った後に、ＩｎＡｌＮの電子供給層２ｅを形成するため、電子供給層２ｅが熱ダメージを受けることはない。
【００３５】
図６は、ＩｎＡｌＮの電子供給層が熱処理を受ける場合（比較例）と、ＩｎＡｌＮの電子供給層が熱処理を受けない場合（本実施形態）とのシート抵抗を比較した特性図である。
図６の測定結果により、本実施形態では、比較例に比べてシート抵抗が大幅に低減することが確認された。
【００３６】
比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、ソース電極１０３ドレイン電極１０４は、コンタクト領域１１０のＩｎＡｌＮ（電子供給層１０２ｄ）と接触する。これに対して本実施形態では、上述したように、ソース電極３ドレイン電極４は、コンタクト領域１１のＧａＮ（バッファ層２ｂ）と接触する。
【００３７】
図７は、ソース電極及びドレイン電極がＩｎＡｌＮと接触する場合と、ソース電極及びドレイン電極がＧａＮと接触する場合（本実施形態）との接触抵抗を比較した特性図である。
図７の測定結果により、本実施形態では、イオン注入を行わない場合に比べて接触抵抗が大幅に低減することが確認された。
【００３８】
比較例のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴでは、図５に示すように、電子走行層１０２ｂに発生する２ＤＥＧは、コンタクト領域１１０と線接触する。そのため、コンタクト領域１１０と２ＤＥＧとの接触面積が小さく接触抵抗が高い。本実施形態では、図４に示すように、コンタクト領域１１の一部がドレイン電極３とゲート電極６との間に位置する部分及びソース電極４とゲート電極６との間の位置する部分に突出している。この突出部分の上面に接するように電子走行層２ｃが形成されている。この構成により、電子走行層２ｃに発生する２ＤＥＧは、コンタクト領域１１と面接触する。そのため、コンタクト領域１１と２ＤＥＧとの接触面積が大きく接触抵抗は比較例に比べて大幅に低減する。
【００３９】
以上説明したように、本実施形態によれば、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを得ることができる。
【００４０】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示するが、ＭＩＳ型である点で第１の実施形態と相違する。
図８は、第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を工程順に示す概略断面図である。なお、第１の実施形態の構成部材と対応するものについては、同符号を付す。
【００４１】
第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の諸工程を行う。図２（ｂ）に対応する状態を図８（ａ）に示す。
【００４２】
続いて、図８（ｂ）に示すように、ゲート絶縁膜２１を形成する。
詳細には、ソース電極３及びドレイン電極４を覆うように、化合物半導体積層構造２の全面に、ＡＬＤ法等により例えばＡｌ2Ｏ3を２ｎｍ程度〜２００ｎｍ程度、例えば２０ｎｍ程度の厚みに堆積する。以上により、ゲート絶縁膜２１が形成される。ＡＬＤ法の変わりに、スパッタ法やプラズマＣＶＤ法等を用いても良い。ゲート絶縁膜２１の材料としては、Ｓｉ，Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗを用いた酸化物、窒化物、酸窒化物又はこれらの積層構造が好ましい。
【００４３】
続いて、図８（ａ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。レジストをゲート絶縁膜２１上に塗布し、ゲート絶縁膜２１のゲート電極の形成予定部位を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４４】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜２１のゲート電極の形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ゲート絶縁膜２１上にゲート電極６が形成される。
【００４５】
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４６】
以上説明したように、本実施形態によれば、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを得ることができる。
【００４７】
（第３の実施形態）
本実施形態では、第１の実施形態と同様にＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示するが、バッファ層の組成が異なる点で第１の実施形態と相違する。
図９〜図１１は、第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。なお、第１の実施形態の構成部材と対応するものについては、同符号を付す。
【００４８】
先ず、図９（ａ）に示すように、核形成層２ａ及びバッファ層２２を順次形成する。
詳細には、ＭＯＶＰＥ法により、成長用基板として例えばＳｉＣ基板１上に、ＡｌＮを１００ｎｍ程度の厚みに、ＡｌＧａＮを３μｍ程度の厚みに順次成長する。これにより、ＳｉＣ基板１上に核形成層２ａ及びバッファ層２２が積層形成される。バッファ層２２のＡｌＧａＮは、Ａｌ組成を３０％程度以下とすることが好ましく、ここでは５％程度とする。バッファ層２２のＡｌＧａＮの組成は、Ａｌx2Ｇａ1-x2Ｎ（０≦ｘ２≦０．３）と表記することができる。
【００４９】
続いて、図９（ｂ）に示すように、コンタクト領域２３を形成する。
詳細には、ｎ型不純物、ここではＳｉを、バッファ層２２の表面のソース電極及びドレイン電極の形成予定部位にイオン注入する。イオン注入のドーズ量は１×１０13/ｃｍ2程度、加速電圧は２０ｋｅＶ程度とする。これにより、バッファ層２２の一部（表層部分）にコンタクト領域２３が形成される。コンタクト領域２３のＳｉ濃度は、１×１０17／ｃｍ3程度〜１×１０21／ｃｍ3程度の範囲内の値とする。１×１０17／ｃｍ3程度よりも低濃度であると、十分な導電性が得られない。１×１０21／ｃｍ3程度よりも高濃度であると、電子走行層２ｃ等への悪影響が懸念される。１×１０17／ｃｍ3程度〜１×１０21／ｃｍ3程度の範囲内のＳｉ濃度とすることで、電子走行層２ｃ等に悪影響を及ぼすことなく十分な導電性が得られる。イオン注入のｎ型不純物としては、Ｓｉ，Ｇｅ，Ｓｎ，Ｏのうちから選択した１種又は２種以上を用いることができる。
【００５０】
次に、バッファ層２２上及びコンタクト領域２３上に、例えば熱ＣＶＤ法によりシリコン酸化膜等の保護膜１２を形成し、熱処理を行う。熱処理の温度は１０００℃程度以上、ここでは１１００℃程度とする。この熱処理により、コンタクト領域２３に添加されたＳｉを活性化すると共に、コンタクト領域２３（バッファ層２２）のＡｌＧａＮの結晶性を回復させる。その後、保護膜１２をウェットエッチングにより除去する。
【００５１】
続いて、図９（ｃ）に示すように、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅを順次形成する。
詳細には、ＭＯＶＰＥ法により、バッファ層２２の上面上及びコンタクト領域２３の上面上に、ＧａＮを３０ｎｍ程度の厚みに、ＡｌＮを１ｎｍ程度の厚みに、ＩｎＡｌＮを１０ｎｍ程度の厚みにそれぞれ成長する。以上により、バッファ層２２の上面上及びコンタクト領域２３の上面上に、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅが積層形成される。以上により、核形成層２ａ、バッファ層２２、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅを有し、バッファ層２ｂの一部（表層部分）にｎ型のコンタクト領域２３が形成された化合物半導体積層構造２が形成される。
【００５２】
続いて、図１０（ａ）に示すように、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極溝２Ａ，２Ｂを形成する。
詳細には、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５３】
このレジストマスクを用いて、コンタクト領域２３の表面が露出するまで、電子走行層２ｃ、スペーサ層２ｄ、及び電子供給層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、コンタクト領域２３の表面の電極形成予定位置を露出する電極溝２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ程度、圧力を２Ｐａ程度、ＲＦ投入電力を２０Ｗ程度とする。その後、レジストマスクは灰化処理等により除去される。
【００５４】
続いて、図１０（ｂ）に示すように、ソース電極３及びドレイン電極４を形成する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極溝２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５５】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極溝２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌをコンタクト領域２３とオーミック接触させ、オーミック特性を確立させる。Ｔａ／Ａｌのコンタクト領域２３とのオーミック特性が得られるのであれば、熱処理が不要な場合もある。以上により、電極溝２Ａ，２Ｂを電極材料の一部で埋め込むソース電極３及びドレイン電極４が形成される。
【００５６】
続いて、図１０（ｃ）に示すように、パッシベーション膜５を形成する。
詳細には、化合物半導体積層構造２の全面に絶縁物、例えばシリコン窒化物（ＳｉＮ）を、プラズマＣＶＤ法等を用いて、例えば２ｎｍ程度〜５００ｎｍ程度、例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜５が形成される。プラズマＣＶＤ法の代わりにＡＬＤ法やスパッタ法を用いても良い。パッシベーション膜５の材料としては、Ｓｉ，Ａｌ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物、酸窒化物が好ましい。
【００５７】
続いて、図１１（ａ）に示すように、パッシベーション膜５に電極溝５ａを形成する。
詳細には、先ず、パッシベーション膜５をリソグラフィー及びドライエッチングにより加工する。ドライエッチングには、フッ素系ガス又は塩素系ガスを用いる。これにより、パッシベーション膜５には、電子供給層２ｅの表面を露出する貫通溝である電極溝５ａが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
【００５８】
続いて、図１１（ｂ）に示すように、ゲート電極６を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを保護絶縁膜６上に塗布し、パッシベーション膜５の電極溝５ａの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５９】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜５の電極溝５ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極溝５ａを電極材料の一部で埋め込むゲート電極６が形成される。
【００６０】
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極６と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが形成される。
【００６１】
以上説明したように、本実施形態によれば、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを得ることができる。
【００６２】
上述した第１〜第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、上述したＩｎＡｌＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、１〜第３の実施形態によるＩｎＡｌＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【００６３】
ＨＥＭＴチップの概略構成を図１２に示す。
ＨＥＭＴチップ３０では、その表面に、上述したＩｎＡｌＮ／ＧａＮ・ＨＥＭＴのドレイン電極が接続されたドレインパッド３１と、ゲート電極が接続されたゲートパッド３２と、ソース電極が接続されたソースパッド３３とが設けられている。
【００６４】
図１３は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ３０を、ハンダ等のダイアタッチ剤４１を用いてリードフレーム４２に固定する。リードフレーム４２にはドレインリード４２ａが一体形成されており、ゲートリード４２ｂ及びソースリード４２ｃがリードフレーム４２と別体として離間して配置される。
【００６５】
続いて、Ａｌワイヤ４３を用いたボンディングにより、ドレインパッド３１とドレインリード４２ａ、ゲートパッド３２とゲートリード４２ｂ、ソースパッド３３とソースリード４２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂４４を用いて、トランスファーモールド法によりＨＥＭＴチップ３０を樹脂封止し、リードフレーム４２を切り離す。以上により、ディスクリートパッケージが形成される。
【００６６】
（第４の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１４は、ＰＦＣ回路を示す結線図である。
【００６７】
ＰＦＣ回路５０は、スイッチ素子（トランジスタ）５１と、ダイオード５２と、チョークコイル５３と、コンデンサ５４，５５と、ダイオードブリッジ５６と、交流電源（ＡＣ）５７とを備えて構成される。スイッチ素子５１に、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが適用される。
【００６８】
ＰＦＣ回路５０では、スイッチ素子５１のドレイン電極と、ダイオード５２のアノード端子及びチョークコイル５３の一端子とが接続される。スイッチ素子５１のソース電極と、コンデンサ５４の一端子及びコンデンサ５５の一端子とが接続される。コンデンサ５４の他端子とチョークコイル５３の他端子とが接続される。コンデンサ５５の他端子とダイオード５２のカソード端子とが接続される。コンデンサ５４の両端子間には、ダイオードブリッジ５６を介してＡＣ５７が接続される。コンデンサ５５の両端子間には、直流電源（ＤＣ）が接続される。
【００６９】
本実施形態では、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを、ＰＦＣ回路５０に適用する。これにより、信頼性の高いＰＦＣ回路５０が実現する。
【００７０】
（第５の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１５は、第５の実施形態による電源装置の概略構成を示す結線図である。
【００７１】
本実施形態による電源装置は、高圧の一次側回路６１及び低圧の二次側回路６２と、一次側回路６１と二次側回路６２との間に配設されるトランス６３とを備えて構成される。
一次側回路６１は、第２の実施形態によるＰＦＣ回路５０と、ＰＦＣ回路５０のコンデンサ５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路６０とを有している。フルブリッジインバータ回路６０は、複数（ここでは４つ）のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄを備えて構成される。
二次側回路６２は、複数（ここでは３つ）のスイッチ素子６５ａ，６５ｂ，６５ｃを備えて構成される。
【００７２】
本実施形態では、一次側回路６１を構成するＰＦＣ回路５０のスイッチ素子５１と同様に、フルブリッジインバータ回路６０のスイッチ素子６４ａ，６４ｂ，６４ｃ，６４ｄが、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路６２のスイッチ素子６５ａ，６５ｂ，６５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００７３】
本実施形態では、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを、高圧回路である一次側回路６１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００７４】
（第６の実施形態）
本実施形態では、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１６は、第６の実施形態による高周波増幅器の概略構成を示す結線図である。
【００７５】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路７１と、ミキサー７２ａ，７２ｂと、パワーアンプ７３とを備えて構成される。
ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償するものである。ミキサー７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれたＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを有している。なお図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路７１に送出できる構成とされている。
【００７６】
本実施形態では、シート抵抗及びコンタクト抵抗、更には電極の接触抵抗を低減し、オン抵抗を大幅に改善した信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００７７】
第１〜第６の実施形態では、化合物半導体装置としてＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを例示したが、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴのみならず、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴにも適用できる。ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴの場合には、電子供給層２ｄがＩｎＡｌＧａＮで形成される。電子供給層２ｄの組成は、ＩｎＡｌＮ又はＩｎＡｌＧａＮとして、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０＜ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）と表記することができる。
【００７８】
また、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴのみならず、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにも適用できる。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの場合には、電子供給層２ｄがＡｌＧａＮで形成される。電子供給層２ｄの組成は、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、又はＡｌＧａＮとして、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）と表記することができる。
【００７９】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００８０】
（付記１）バッファ層と、
前記バッファ層の一部に形成されたｎ型導電領域と、
前記バッファ層の上面上及び前記ｎ型導電領域の上面上に形成された電子走行層と、
前記電子走行層の上方に形成されたＩｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層と、
前記ｎ型導電領域上に形成された電極と
を含むことを特徴とする化合物半導体装置。
【００８１】
（付記２）前記バッファ層は、Ａｌx2Ｇａ1-x2Ｎ（０≦ｘ２≦０．３）を含有することを特徴とする付記１に記載の化合物半導体装置。
【００８２】
（付記３）前記電子走行層と前記電子供給層との間に、Ｉｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦０．０５，且つ０＜ｙ３≦１）を含有するスペーサ層を更に含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【００８３】
（付記４）前記ｎ型導電領域は、ｎ型不純物濃度が１×１０17／ｃｍ3〜１×１０21／ｃｍ3の範囲内の値であることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００８４】
（付記５）前記電子走行層は、ｎ型不純物濃度が１×１０17／ｃｍ3以下であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【００８５】
（付記６）バッファ層を形成する工程と、
前記バッファ層の一部にｎ型導電領域を形成する工程と、
前記バッファ層の上面上及び前記ｎ型導電領域の上面上に電子走行層を形成する工程と、
前記電子走行層の上方に、Ｉｎx1Ａｌy1Ｇａz1Ｎ（０≦ｘ１＜１，且つ０＜ｙ１＜１，且つ０≦ｚ１＜１，且つｘ１＋ｚ１＞０，且つｘ１＋ｙ１＋ｚ１＝１）を含有する電子供給層を形成する工程と、
前記ｎ型導電領域上に電極を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【００８６】
（付記７）前記ｎ型導電領域を形成した後、前記電子走行層を形成する前に、前記ｎ型導電領域を熱処理する工程を更に含むことを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００８７】
（付記８）前記バッファ層は、Ａｌx2Ｇａ1-x2Ｎ（０≦ｘ２≦０．３）を含有することを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【００８８】
（付記９）前記電子走行層と前記電子供給層との間に、Ｉｎx3Ａｌy3Ｇａ1-x3-y3Ｎ（０≦ｘ３≦０．０５，且つ０＜ｙ３≦１）を含有するスペーサ層を形成する工程を更に含むことを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００８９】
（付記１０）前記ｎ型導電領域は、ｎ型不純物濃度が１×１０17／ｃｍ3〜１×１０21／ｃｍ3の範囲内の値であることを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【００９０】
（付記１１）前記電子走行層は、ｎ型不純物濃度が１×１０17／ｃｍ3以下であることを特徴とする付記６〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
【００９１】
（付記１２）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
バッファ層と、
前記バッファ層の一部に形成されたｎ型導電領域と、
前記バッファ層の上面上及び前記ｎ型導電領域の上面上に形成された電子走行層と、
前記電子走行層の上方に形成されたＩｎx1Ａｌy1Ｇａz1Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０≦ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１））を含有する電子供給層と、
前記ｎ型導電領域上に形成された電極と
を含むことを特徴とする電源回路。
【００９２】
（付記１３）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
バッファ層と、
前記バッファ層の一部に形成されたｎ型導電領域と、
前記バッファ層の上面上及び前記ｎ型導電領域の上面上に形成された電子走行層と、
前記電子走行層の上方に形成されたＩｎx1Ａｌy1Ｇａz1Ｎ（０＜ｘ１＜１，０＜ｙ１＜１，０≦ｚ１＜１，ｘ１＋ｙ１＋ｚ１＝１））を含有する電子供給層と、
前記ｎ型導電領域上に形成された電極と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【００９３】
１，１０１  ＳｉＣ基板
２，１０２  化合物半導体積層構造
２ａ  核形成層
２ｂ，２２  バッファ層
２ｃ，１０２ｂ  電子走行層
２ｄ，１０２ｃ  電子供給層
２ｅ，１０２ｄ  キャップ層
２Ａ，２Ｂ，５ａ  電極溝
３，１０３  ソース電極
４，１０４  ドレイン電極
５，１０５  パッシベーション膜
６，１０６  ゲート電極
１１，２３  コンタクト領域
１２  保護膜
２１  ゲート絶縁膜
３０  ＨＥＭＴチップ
３１  ドレインパッド
３２  ゲートパッド
３３  ソースパッド
４１  ダイアタッチ剤
４２  リードフレーム
４２ａ  ドレインリード
４２ｂ  ゲートリード
４２ｃ  ソースリード
４３  Ａｌワイヤ
４４  モールド樹脂
５０  ＰＦＣ回路
５１，６４ａ，６４ｂ，６４ｃ，６４ｄ，６５ａ，６５ｂ，６５ｃ  スイッチ素子
５２  ダイオード
５３  チョークコイル
５４，５５  コンデンサ
５６  ダイオードブリッジ
６０  フルブリッジインバータ回路
６１  一次側回路
６２  二次側回路
６３  トランス
７１  ディジタル・プレディストーション回路
７２ａ，７２ｂ  ミキサー
７３  パワーアンプ
【図１】
0006623691.tif 000002
【図２】
0006623691.tif 000003
【図３】
0006623691.tif 000004
【図４】
0006623691.tif 000005
【図５】
0006623691.tif 000006
【図６】
0006623691.tif 000007
【図７】
0006623691.tif 000008
【図８】
0006623691.tif 000009
【図９】
0006623691.tif 000010
【図１０】
0006623691.tif 000011
【図１１】
0006623691.tif 000012
【図１２】
0006623691.tif 000013
【図１３】
0006623691.tif 000014
【図１４】
0006623691.tif 000015
【図１５】
0006623691.tif 000016
【図１６】
0006623691.tif 000017