(57)【特許請求の範囲】
【請求項１】
画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、
隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域と
を備え、
前記光起電力型画素は、さらに、転送ゲートおよびフローティングディフュージョンを有し、蓄積型兼光起電力型画素として動作する
撮像素子。
【請求項２】
前記素子分離領域は、前記光起電力型画素の信号電荷の隣接画素への拡散を阻止する材料により構成されている
請求項１に記載の撮像素子。
【請求項３】
前記光起電力型画素に隣接する位置に蓄積型画素を
さらに備える請求項１または請求項２に記載の撮像素子。
【請求項４】
前記光電変換領域には、フォトセンサとしてPN接合ダイオードが形成されている
請求項１乃至請求項３の何れか一項に記載の撮像素子。
【請求項５】
前記蓄積型兼光起電力型画素に隣接する位置に蓄積型画素を
さらに備える請求項１乃至請求項４の何れか一項に記載の撮像素子。
【請求項６】
各画素における前記光電変換領域と画素回路領域との間は絶縁されている
請求項１乃至請求項５の何れか一項に記載の撮像素子。
【請求項７】
撮像素子が搭載された電子装置において、
前記撮像素子は、
画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、
隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域と
を備え、
前記光起電力型画素は、さらに、転送ゲートおよびフローティングディフュージョンを有し、蓄積型兼光起電力型画素として動作する
電子装置。
【請求項８】
画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、
隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域と、
前記光電変換領域、転送ゲート、およびフローティングディフュージョンを有する蓄積型兼光起電力型画素と
を備え、
前記光起電力型画素と前記蓄積型兼光起電力型画素は隣接して形成されている
撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、および電子装置に関し、特に、PN接合ダイオードに起因するクロストーク等の問題を解決できるようにした撮像素子、および電子装置に関する。
【背景技術】
【０００２】
従来、デジタルカメラに代表される撮像機能を有する電子装置に搭載される撮像素子として電荷蓄積型撮像素子（以下、蓄積型撮像素子と称する）が知られている。
【０００３】
蓄積型撮像素子では、過剰な光が入射して蓄積電荷量が飽和電荷量を超えると、信号電荷の過剰分は、オーバーフローバリアを超えてＮ型基板に流れ込むか、または、転送ゲート下のポテンシャルバリアを超えてフローティングディフュージョンに流れ込むことになる。したがって、該蓄積型撮像素子のダイナミックレンジは電荷蓄積領域の飽和電荷量により制限されるので、大きなダイナミックレンジを実現することが困難であり、その結果、白とびや黒潰れが起き易いという問題があった。
【０００４】
そこで、そのような問題を解決可能な固体撮像として、光起電力型画素から成る対数型センサが提案されている（例えば、特許文献１または２を参照）。
【０００５】
図１は、特許文献１に開示されている、対数型センサを構成する光起電力型画素の１画素分の等価回路を示している。
【０００６】
該光起電力型画素１においては、PN接合ダイオード３により、入射光２に応じた光電流値の対数に比例した光起電力が発生され、発生された光起電力はアンプ４により増幅されて画像信号とされ、発生された画像信号はスイッチ６を介して垂直信号線７に出力される。なお、PN接合ダイオード３は、スイッチ５によりリセットされる。
【０００７】
このように、光起電力型画素１では、発生された画像信号が蓄積されることなく後段に出力されるので、過剰な入射光２が入射しても画素信号が飽和することはない。
【０００８】
なお光起電力型画素１は、蓄積型として動作することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】ＥＰ１３５４３６０
【特許文献２】ＵＳ２０１１/００２５８９８Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ただし、該光起電力型画素１を解析した結果、以下の欠点が見出された。
【００１１】
一つ目の欠点としては、いわゆるクロストークが挙げられる。図２は、図１に示された光起電力型画素の画素構造の一例を示す断面図であり、クロストークの発生の概要を示している。
【００１２】
具体的には、入射光２に応じて光起電力が発生すると、フォトセンサであるPN接合ダイオードが順方向にバイアスされ、この結果、電子がＮ型領域からP型基板に拡散するので、図２の点線矢印Ａに示されるように、拡散した電子が隣接するフォトセンサ（PN接合ダイオード）に到達する可能性がある。この場合、隣接画素も光起電力型画素であるのでクロストークが生じてしまう。なお、図示は省略するが、仮に該光起電力型画素１の隣接画素が蓄積型画素であったとしても、同様にクロストークが生じてしまう。
【００１３】
二つめの欠点としては、画素信号量の温度変化が大きいことが挙げられる。画素信号電圧ＶＰＤは次式（１）によって表すことができる。
【数１】
0006523294.tif 000002
【００１４】
ここで、Ｉλは光電流であり、ＩＳはPN接合ダイオード３における逆方向飽和電流であって温度上昇に伴って指数的に増加する値である。よって、温度の上昇によってＩＳが指数的に増加すると、画素信号電圧ＶＰＤは顕著に低下する。
【００１５】
より具体的に説明する。図３は、図１に示された光起電力型画素１の各温度における入射光の照度（規格化済）と、PN接合ダイオード３の出力電圧の関係を示している。図３からも、温度が低下した場合、同じ照度であっても発生電圧が顕著に低下していることが分かる。
【００１６】
三つめの欠点としては、低照度感度が低く、ばらつき抑制が困難であることが挙げられる。感度を高めるためには、式（１）から明らかなように、Isを下げる必要がある。しかしながら、ＩＳは汚染不純物や結晶欠陥によって増加することが知られており、これらの抑制には、高度のプロセス制御を要するのでコスト高となってしまう。
【００１７】
四つ目の欠点としては、光起電力型画素１が蓄積型として動作する場合に暗電流が大きくなってしまうことが挙げられる。
【００１８】
図４は、光起電力型画素１の照射時間と出力電圧の関係を示している（特許文献２、Fig.2）。
【００１９】
蓄積型として動作する場合は同図のLinear領域に相当するが、暗電流の発生が確認できる。
【００２０】
より具体的に説明する。図５は、図３に示された光起電力型画素１のフォトセンサ（PN接合ダイオード３）付近の逆バイアス時の拡大図である。光起電力型画素１を蓄積型として動作させる場合、フォトセンサを逆バイアスすることになるが、この場合、同図に示されるように空乏層が広がってSi/SiO2界面が空乏層の中に位置するため、界面準位の影響で暗電流が増加してしまうことになる。
【００２１】
本開示はこのような状況に鑑みてなされたものであり、広ダイナミックレンジを実現しつつ、低照度感度と低照度S/Nに優れ、クロストークの少ない撮像素子を実現するものである。
【課題を解決するための手段】
【００２２】
本開示の第１の側面である撮像素子は、画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域とを備え、前記光起電力型画素は、さらに、転送ゲートおよびフローティングディフュージョンを有し、蓄積型兼光起電力型画素として動作する。
【００２３】
前記素子分離領域は、前記光起電力型画素の信号電荷の隣接画素への拡散を阻止する材料により構成することができる。
【００２４】
本開示の第１の側面である撮像素子は、前記光起電力型画素に隣接する位置に蓄積型画素をさらに備えることができる。
【００２５】
前記光電変換領域には、フォトセンサとしてPN接合ダイオードが形成することができる。
【００２７】
本開示の第１の側面である撮像素子は、前記蓄積型兼光起電力型画素に隣接する位置に蓄積型画素をさらに備えことができる。
【００２９】
各画素における前記光電変換領域と画素回路領域との間は絶縁されているようにすることができる。
【００３０】
本開示の第２の側面である電子装置は、撮像素子が搭載された電子装置において、前記撮像素子が、画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域とを備え、前記光起電力型画素は、さらに、転送ゲートおよびフローティングディフュージョンを有し、蓄積型兼光起電力型画素として動作する。
本開示の第３の側面である撮像素子は、画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域と、前記光電変換領域、転送ゲート、およびフローティングディフュージョンを有する蓄積型兼光起電力型画素とを備え、前記光起電力型画素と前記蓄積型兼光起電力型画素は隣接して形成されている。
【００３１】
本開示の第１および第２の側面においては、画素毎に設けられた光電変換領域によって照射光に応じて光起電力が発生され、隣接する画素それぞれの前記光電変換領域の間に設けられ、前記光電変換領域を取り囲む状態で設けられた素子分離領域により、前記光起電力によって生じた拡散電流の隣接画素への到達が阻止される。また、前記光起電力型画素には、さらに、転送ゲートおよびフローティングディフュージョンが設けられ、蓄積型兼光起電力型画素として動作する。
本開示の第３の側面においては、画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を取り囲む状態で設けられた素子分離領域と、前記光電変換領域、転送ゲート、およびフローティングディフュージョンを有する蓄積型兼光起電力型画素とが設けられ、前記光起電力型画素と前記蓄積型兼光起電力型画素は隣接して形成される。
【発明の効果】
【００３２】
本開示の第１の側面および第３の側面によれば、画素間のクロストークを抑止することができる。
【００３３】
本開示の第２の側面によれば、低照度時の感度とS/Nに優れた画像を得ることができる。
【図面の簡単な説明】
【００３４】
【図１】対数型センサを構成する光起電力型画素の１画素分の等価回路図である。
【図２】図１の等価回路に対応する画素構造の断面図である。
【図３】同じ照度に対する各温度での発生電圧を示す図である。
【図４】光起電力型画素の照射時間と出力電圧の関係を示す図である。
【図５】逆バイアス時にフォトセンサに生じる空乏層の広がりを示す図である。
【図６】本開示の第１の実施の形態である光起電力型画素の等価回路図である。
【図７】図６の光起電力型画素に対応する画素構造の上面図である。
【図８】図６の光起電力型画素に対応する画素構造の断面図である。
【図９】図６の光起電力型画素に対応する画素構造の断面図である。
【図１０】図６の光起電力型画素を表面照射型撮像素子に適用した場合の第１の構成例を示す断面図である。
【図１１】図１０の第１の構成例の変形例を示す断面図である。
【図１２】図６の光起電力型画素を表面照射型撮像素子に適用した場合の第２の構成例を示す断面図である。
【図１３】図６の光起電力型画素を表面照射型撮像素子に適用した場合の第３の構成例を示す断面図である。
【図１４】図６の光起電力型画素を表面照射型撮像素子に適用した場合の第４の構成例を示す断面図である。
【図１５】図６の光起電力型画素を裏面照射型撮像素子に適用した場合の第５の構成例を示す断面図である。
【図１６】図１５に示された第５の構成例の第１の変形例を示す断面図である。
【図１７】図１５に示された第５の構成例の第２の変形例を示す断面図である。
【図１８】図６の光起電力型画素を裏面照射型撮像素子に適用した場合の第６の構成例を示す断面図である。
【図１９】図６の光起電力型画素を裏面照射型撮像素子に適用した場合の第７の構成例を示す断面図である。
【図２０】図１９の第７の構成例の変形例を示す断面図である。
【図２１】第１乃至第７の構成例の等価回路図である。
【図２２】光起電力型画素と蓄積型画素を同一の垂直信号性に接続した撮像素子の構成例を示す図である。
【図２３】光起電力型画素と蓄積型画素をそれぞれ異なる垂直信号性に接続した撮像素子の構成例を示す図である。
【図２４】光起電力型画素の駆動タイミングの一例を示す図である。
【図２５】蓄積型画素の駆動タイミングの一例を示す図である。
【図２６】光起電力型画素と蓄積型画素が搭載された撮像素子の出力画像の例を示す図である。
【図２７】図２６Ｃに示された出力画像を得るための駆動タイミングの一例を示す図である。
【図２８】光起電力型画素と蓄積型画素の配列の一例を示す図である。
【図２９】図２８の配列例に対応する駆動タイミングを示す図である。
【図３０】光起電力型画素と蓄積型画素の配列の他の例示す図である。
【図３１】本開示の第２の実施の形態である蓄積型兼光起電力型画素の等価回路図である。
【図３２】図３１の蓄積型兼光起電力型画素に対応する画素構造の上面図である。
【図３３】図３１の蓄積型兼光起電力型画素に対応する画素構造の断面図である。
【図３４】図３１の蓄積型兼光起電力型画素のポテンシャル分布図である。
【図３５】図３１の蓄積型兼光起電力型画素のポテンシャル分布図である。
【図３６】図３１の蓄積型兼光起電力型画素を表面照射型撮像素子に適用した場合の第８の構成例を示す断面図である。
【図３７】図３１の蓄積型兼光起電力型画素を裏面照射型撮像素子に適用した場合の第９の構成例を示す断面図である。
【図３８】図３１のアンプに採用可能な第１の構成例を示す等価回路図である。
【図３９】図３１のアンプに採用可能な第１の構成例を示す等価回路図である。
【図４０】本開示の第２の実施の形態である蓄積型兼光起電力型画素の他の等価回路図である。
【図４１】蓄積型兼光起電力型画素が蓄積型画素として動作する場合のタイミングチャートである。
【図４２】蓄積型兼光起電力型画素が光起電力型画素として動作する場合のタイミングチャートである。
【図４３】１フレーム内で蓄積型と光起電力型の画素出力を行毎に切り替える場合のタイミングチャートである。
【図４４】１フレーム内で蓄積型と光起電力型の画素出力を行毎に切り替える場合のタイミングチャートである。
【図４５】１フレーム内で蓄積型と光起電力型の画素出力を行毎に切り替えた場合に得られる効果を説明するための図である。
【図４６】図４６の駆動タイミングでより高いフレームレートを得るための等価回路図である。
【図４７】より高いフレームレートを表すタイミングチャートである。
【図４８】図４６の回路構成を採用し、異なる行から同時に蓄積型の画素信号と光起電力型の画素信号を出力する場合の駆動タイミングチャートである。
【図４９】１フレーム内の同じ行で列単位に蓄積型の駆動タイミングと光起電力型の駆動タイミングを選択するための選択回路の構成例を示す図である。
【図５０】１フレーム内の同じ行で列単位に蓄積型の駆動タイミングと光起電力型の駆動タイミングを選択した場合に得られる効果を説明するための図である。
【図５１】１フレーム内の全画素から蓄積型画素信号と光起電力型画素信号の両方を出力する場合のタイミングチャートである。
【図５２】１フレーム内の全画素から蓄積型画素信号と光起電力型画素信号の両方を出力する場合に得られる効果を説明するための図である。
【図５３】PN接合ダイオード１１の出力電圧特性を示す図である。
【図５４】光起電力型画素の出力値の較正方法の概要を示す図である。
【発明を実施するための形態】
【００３５】
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
【００３６】
＜１．第１の実施の形態＞
第１の実施の形態である光起電力型画素について、図面を参照しながら説明する。なお、各図面において共通する部位については適宜、同一の符号を付しているものとする。
【００３７】
図６は、第１の実施の形態である光起電力型画素の等価回路を示している。該光起電力型画素１０は、PN接合ダイオード１１、アンプ１２、およびスイッチ１３を有する。PN接合ダイオード１１は、入射光に応じた光電流値の対数に比例した光起電力を発生する。アンプ１２は、発生された光起電力を増幅し、その結果得られる画素信号を後段に出力する。スイッチ１３は、PN接合ダイオード１１を短絡させることにより、暗時のダイオード出力電圧を発生させる。
【００３８】
なお、図６の等価回路では、Ｎ型領域に発生する光起電力をアンプ１２で増幅し、信号電圧としているが、図６のＮ型領域とＰ型領域の導電型をカッコ内の表示のように入れ替え、Ｐ型領域に発生する電圧を信号電圧に用いてもよい。以下の説明では、特に断らない限り、Ｎ型領域の電位を信号電圧として用いる場合を例に用いて説明する。
【００３９】
図７は、図６に等価回路が示された光起電力型画素１０に対応する画素構造の２×２画素分の上面配置図を示している。
【００４０】
図示されるように、光起電力型画素１０は素子分離領域３５によって分離される光電変換領域２１を有する。光電変換領域２１には、図６にしめされたPN接合ダイオード１１が形成される。光電変換領域２１や素子分離領域３５と重なる画素内の適切な領域には画素回路領域２２を設けることができ、画素回路領域２２には、PN接合ダイオード１１以外のアンプ１２、スイッチ１３などを形成することができる。
【００４１】
図８は図７の線分ＸＹにおける画素構造の断面を、図９は図７の線分ＰＱにおける画素構造の断面を示している。図８および図９の断面図からも明らかなように、光電変換領域２１と光電変換領域２１の間は素子分離領域３５によって分離されている。
【００４２】
光電変換領域２１に形成されるPN接合ダイオード１１は、具体的には、図９に示されるように、Ｐ型領域３１、Ｎ型領域３２、Ｐ型領域３１にオーミック接触する電極３３、およびＮ型領域３２にオーミック接触する電極３４から成る。
【００４３】
Ｐ型領域３１は、例えば、アクセプタ不純物が導入されたSi，Ge等のIV族半導体、GaAs，InP，InGaAs等のIII-V族半導体、または、Hg,Zn,Cd,Te等から選択されるII-VI族半導体である。
【００４４】
Ｎ型領域３２は、例えば、ドナー不純物が導入されたSi，Ge等のIV族半導体、GaAs，InP，InGaAs等のIII-V族半導体、または、Hg，Zn，Cd，Te等から選択されるII-VI族半導体である。
【００４５】
電極３３および３４は、それぞれ接触されるＰ型領域３１またはＮ型領域３２の材料に応じて選択される。例えば、Ｐ型領域３１およびＮ型領域３２がSiである場合、電極３３および３４として、例えばAl，Ti/W積層膜などが選択される。
【００４６】
素子分離領域３５は、隣接する光電変換領域２１（PN接合ダイオード１１）間と、隣接する光電変換領域２１間のリーク電流を抑制するために形成される。よって、素子分離領域３５は、光電変換領域２１（PN接合ダイオード１１）の周囲を実質的に取り囲むように配置される。
【００４７】
なお、Ｐ型領域３１の上下に配置される素子分離領域３５ａまたは３５ｄの少なくとも一方は、PN接合ダイオード１１に対して入射光を到達させるために光透過性を有するものとする。
【００４８】
素子分離領域３５は、以下のいずれかの材料、または、それらを組み合わせて構成する。
絶縁性材料（SiO2，SiN，BSG，PSG，SiON等）
導電性半導体（例えば、PN接合ダイオード１１がSiである場合には、Ｐ型領域３１と逆導電型のn-Si等）
金属（Ｐ型領域３１に対するオーミック電極、ショットキー電極）
【００４９】
なお、素子分離領域３５としての導電性半導体には、PN接合ダイオード１１のＰ型領域３１またはＮ型領域３２と同一材料であってもよいし、異種の半導体材料で構成し、ヘテロ接合を形成してもよい。同一材料とする場合は、Ｐ型領域３１と逆導電型のＮ型領域とする。または、光電変換領域と素子分離領域をGaAsなどのIII-Ｖ族半導体で構成する場合は、素子分離領域３５にホウ素などを高濃度にイオン注入し、結晶性を劣化させることで高抵抗化した材料を使うことができる。
【００５０】
上述したように、素子分離領域３５を設けたことにより、Ｎ型領域３２からＰ型領域３１に拡散した電子や、Ｐ型領域内で生成した電子が隣接画素に到達してしまうことを妨げるので、隣接画素へのクロストークを抑制することができる。
【００５１】
図１０は、第１の実施の形態である光起電力型画素１０を表面照射型撮像素子に適用した場合の構成例（以下、第１の構成例と称する）の断面図である。
【００５２】
該第１の構成例は、Ｎ型領域３２の上側を覆う素子分離領域３５ａにはSiO2が用いられ、素子分離領域３５ｂには導電性半導体（n-Si）が用いられ、導電性半導体（n-Si）のＮ型基板５１がＰ型領域３１の下側を覆う素子分離領域３５ｄとして機能する。
【００５３】
画素回路領域２２のNMOS Tr.３６ａは、光電変換領域３１の中に形成され、PMOS Tr.３６ｂは、素子分離領域３５ｂの中に形成される。
【００５４】
該第１の構成例においては、Ｎ型基板５１と素子分離領域３５ｂがＮ型領域３２からＰ型領域３１への拡散電流のコレクタとして作用し、これらの拡散電流の隣接する光電変換領域２１への流入を抑制するので、クロストークを抑止することができる。
【００５５】
該第１の構成例の製造方法について説明する。初めに、Ｎ型基板５１上に、既存の方法によって、低濃度のＮ型エピタキシャル成長層５２が積層される。次に、エピタキシャル成長層５２に、既存の方法によって、Ｎ型不純物（例えば、リン、またはヒ素）、およびＰ型不純物（例えば、ホウ素）がイオン注入され、活性化アニールが行われて、Ｐ型領域３１、Ｎ型領域３２、素子分離領域３５ｂ、および電極３３，３４の形成領域に、それぞれ高濃度のＰ型領域とＮ型領域（図示せず）が形成される。
【００５６】
次に、エピタキシャル成長層５２のSi表面が熱酸化されて素子分離領域３５ａが形成され、Ｐ型領域３１およびＮ型領域３２上の酸化膜がエッチング除去され、そこにメタルが埋め込まれて電極３３，３４が形成される。電極３３，３４として埋め込むメタルには、例えば、Al，Ti/W積層膜などを用いることができる。
【００５７】
この後、既存の方法によって配線層５４が形成され、最後に、既存の方法によって、オンチップレンズを含む集光層５５が形成される。
【００５８】
図１１は、該第１の構成例の変形例を示している。すなわち、図示するように、素子分離領域３５ｂと素子分離領域３５ｂの間にＰ型領域５８を挿入し、その中にNMOS Tr.３６ｃなどの素子を形成してもよい。Ｐ型領域５８は、Ｐ型領域３１にアクセプタ不純物を導入する工程の前後で、Ｐ型領域５８の不純物を導入することで形成することができる。
【００５９】
＜第１の実施の形態である光起電力型画素１０の具体的な構成例＞
次に、図１２は、第１の実施の形態である光起電力型画素１０を表面照射型撮像素子に適用した場合の構成例（以下、第２の構成例と称する）の断面図である。
【００６０】
該第２の構成例は、Ｎ型基板５１上に、エピタキシャル成長層（エピ層）５２、配線層５４、および集光層５５が順に積層されて構成される。
【００６１】
該第２の構成例の、Ｎ型領域３２の上側を覆う素子分離領域３５ａにはSiO2が用いられ、素子分離領域３５ｂにはSiO2と導電性半導体（n-Si）の組み合わせが用いられ、導電性半導体のＮ型基板５１がＰ型領域３１の下側を覆う素子分離領域３５ｄとして機能する。
【００６２】
該第２の構成例の製造方法について説明する。初めに、Ｎ型基板５１上に、既存の方法によって、低濃度のＮ型エピタキシャル成長層５２が積層される。次に、エピタキシャル成長層５２に、既存の方法によって、Ｎ型不純物（例えば、リン、またはヒ素）、およびＰ型不純物（例えば、ホウ素）がイオン注入され、活性化アニールが行われて、Ｎ型領域５３、Ｐ型領域３１、Ｎ型領域３２、および電極３３，３４の形成領域に、それぞれ高濃度のＰ型領域とＮ型領域（図示せず）が形成される。
【００６３】
次に、画素回路領域２２に、既存の方法によって、MOS Tr.３６などの活性素子と、MOS容量、拡散層抵抗などの受動素子が形成される。
【００６４】
続いて、エピタキシャル成長層５２の素子分離領域３５ｂを形成する領域がエッチングされ、そこにSiO2が埋め込まれて素子分離領域３５ｂが形成される。このエッチングには、反応性イオンエッチング、陽極酸化等の方法を用いることができる。また、SiO2の埋め込みには、エッチング表面のSiを熱酸化した後、原子層堆積法（ALD）、化学気相成長法（CVD）、または化学機械研磨技術（CMP）の組み合わせを用いることができる。
【００６５】
次に、エピタキシャル成長層５２のSi表面が熱酸化されて素子分離領域３５ａが形成され、Ｐ型領域３１およびＮ型領域３２上の酸化膜がエッチング除去され、そこにメタルが埋め込まれて電極３３，３４が形成される。電極３３，３４として埋め込むメタルには、例えば、Al，Ti/W積層膜などを用いることができる。
【００６６】
この後、既存の方法によって配線層５４が形成され、最後に、既存の方法によって、オンチップレンズを含む集光層５５が形成される。
【００６７】
なお、図１２には、Ｐ型領域３１とＮ型領域３２それぞれの内部の不純物分布については図示していないが、両者の間に形成される空乏層の幅を広げて感度を高めるために、両者の境界領域の不純物濃度を下げ、実効的なp-i-n接合としてもよい。この場合、i層は、低濃度のＮ型層、または低濃度のＰ型層であってもよい。ただし、図１２の構成例ではＰ型領域３１に対してＮ型領域３２が狭く図示されているが、低濃度のＮ型層を設けた場合には、Ｐ型領域３１に対してＮ型領域３２が広く形成される。
【００６８】
次に、図１３は、該第２の構成例の変形例（以下、第３の構成例と称する）を示している。該第３の構成例では、素子分離領域３５ｂを、SiO2層３００と、その内側に埋め込まれ、SiO2層３００によってＰ型領域３１と隔てられている金属層３０１と、Ｎ型領域５３とで構成する。金属層３０１が入射光に対する反射鏡として作用することにより、Ｐ型領域３１から隣接画素への光漏れが抑制されるので、クロストークがさらに抑制され、感度も向上する。
図１３に示された第３の構成例は、上述した第２の構成例の製造方法において、エッチング表面のSiを熱酸化した後に埋め込む材料を、SiO2からＷやAlなどの金属に置き換えることによって製造することができる。
【００６９】
次に、図１４は、第１の実施の形態である光起電力型画素１０を表面照射型撮像素子に適用した場合のさらに他の構成例（以下、第４の構成例と称する）の断面図である。
【００７０】
該第４の構成例は、素子分離領域３５ｂを挟んで隣接する光電変換領域に光起電力型画素６１（光起電力型画素１０に相当）と蓄積型画素６２を配置している。
【００７１】
なお、図１４の光起電力型画素６１は、図１２に示された第２の構成例と同様であるが、図１０に示された第１の構成例、図１１に示された変形例、または図１３に示された第３の構成例を採用してもよい。一方、蓄積型画素６２の部分については、図１４に示されるような既存の構成を適用することができる。
【００７２】
図示するように、光起電力型画素６１のPN接合領域は、素子分離領域３５ａ，３５ｂおよび３５ｄによって実質的に囲い込むが、蓄積型画素６２の光電変換領域１００と、隣接する蓄積型画素６２の光電変換領域の間については、必ずしも素子分離領域３５ｂによって囲い込む必要はない。
【００７３】
該第４の構成例の製造方法については、既存の蓄積型画素６２の製造方法に、図１１に示された第１の構成例の製造工程を追加すればよい。
【００７４】
次に、図１５は、第１の実施の形態である光起電力型画素１０を裏面照射型撮像素子に適用した場合の構成例（以下、第５の構成例と称する）の断面図である。
【００７５】
該第５の構成例は、光電変換領域２１と画素回路領域２２が同一基板（センサ基板５６）上に形成されている。各光電変換領域２１は素子分離領域３５ａ，３５ｂ、および３５ｄにより実質的に囲み込まれており、素子分離領域３５ａ乃至３５ｄはSiO2により形成される。
【００７６】
該第５の構成例の製造方法について説明する。初めに、信号処理回路等が形成された回路基板５７と、画素（光起電力型画素）が形成されたセンサ基板５６とが配線層５４により張り合わされ、センサ基板５６の裏面が所定の厚さに研磨される。次に、センサ基板５６の素子分離領域３５ｂを形成する領域が裏面側からエッチングされて、SiO2が埋め込まれて素子分離領域３５ｂが形成される。さらに、センサ基板５６の裏面に素子分離領域３５ｄとしてSiO2酸化膜が形成され、最後に集光層５５が積層される。
【００７７】
なお、センサ基板５６の研磨には、例えば既存の研磨材を用いた機械研磨とCMP法の組み合わせを適用できる。センサ基板５６のエッチングには、例えば反応性イオンエッチング法を適用できる。SiO2の埋め込みには、例えば化学気相成長法を適用できる。なお、SiO2を埋め込む代わりに、図１３に示された第３の構成例と同様に、SiO2とメタルを埋め込むようにしてもよい。
【００７８】
図１５に示された第５の構成例は、図１６に示される第１の変形例のように、素子分離領域３５ｄを、SiO2層４００と、その上に積層したHfOなどの薄膜４０１とで構成し、SiO2層４００とＰ型領域３１の界面付近のホール濃度を高めてもよい。また、図１７に示される第２の変形例のように、SiO2層４００付近のＰ型領域３１にアクセプタ不純物を導入し、Ｐ型領域３１よりも正孔濃度の高いＰ型領域４０２を形成してもよい。
【００７９】
次に、図１８は、第１の実施の形態である光起電力型画素１０を裏面照射型撮像素子に適用した場合の他の構成例（以下、第６の構成例と称する）の断面図である。
【００８０】
該第６の構成例は、光電変換領域２１と画素回路領域（MOS Tr.３６等）が別基板（センサ基板５６と回路基板５７）上に形成されている。各光電変換領域２１は素子分離領域３５ａ，３５ｂおよび３５ｄにより実質的に囲み込まれており、素子分離領域３５ａ，３５ｂ，３５ｄはSiO2により形成される。
【００８１】
光起電力を発生するＮ型領域３２は、電極３４と配線２００によって回路基板５７のMOS Tr.３６ａのゲートに接続される。
【００８２】
該第６の構成例の製造方法については、図１５に示された第５の構成例の製造方法を用いることができる。
【００８３】
なお、該第６の構成例では、センサ基板５６と回路基板５７とを配線層５４によって張り合わせた場合を図示しているが、実装技術を用いて、センサ基板５６上の電極と回路基板５７上の電極どうしをバンプ接続し、いわゆるハイブリッドセンサの構成を採用してもよい。
【００８４】
次に、図１９は、第１の実施の形態である光起電力型画素１０を裏面照射型撮像素子に適用した場合のさらに他の構成例（以下、第７の構成例と称する）の断面図である。該第７の構成例は、隣接する光電変換領域に光起電力型画素６１（光起電力型画素１０に相当）と蓄積型画素６２を配置している。
【００８５】
なお、該第７の構成例における光起電力型画素６１は、図１５に示された第５の構成例におけるそれと同様であるが、図１８に示された第６の構成例と同じものを採用してもよい。一方、蓄積型画素６２の部分については、図１９に示す既存の構成を適用することができる。
【００８６】
図２０は、第１の実施の形態である光起電力型画素１０を裏面照射型撮像素子に適用した場合のさらに他の構成例（以下、第８の構成例と称する）の断面図である。該第８
の構成例は、第７の構成例と同様に、隣接する光電変換領域に光起電力型画素６１（光起電力型画素１０に相当）と蓄積型画素６２を配置している。また、第６の構成例と同様に、光電変換領域２１と画素回路領域（MOS Tr.３６等）が別基板（センサ基板５６と回路基板５７）上に形成され、光起電力を発生するＮ型領域３２、および、蓄積型画素６２のFDは、電極３４と配線２００によって回路基板５７のMOS Tr.３６ａのゲートに接続される。
【００８７】
上述した第１の実施の形態である光起電力型画素１０の各構成例は、公知の回路（例えば、特許文献１の図１の回路、特許文献２のFig.3a, 3bの回路など）から構成することができる。もちろん、図２１に示すように、PN接合ダイオードのP型領域に発生する正電位を信号として取り出し、アンプ12を構成するディプリーション型MOSFETのゲートに印加するように変形してもよい。
【００８８】
図２２は、光起電力型画素６１と蓄積型画素６２を、同一の垂直信号線に接続した撮像素子の構成例を示している。この構成例では、垂直信号線の本数を増やすことなく、両者を同一撮像素子に配置することにより、表面照射型では、開口率を犠牲にすることなく、両者を混在させることができる。
【００８９】
図２３は、光起電力型画素６１と蓄積型画素６２を、それぞれ異なる垂直信号線に接続した撮像素子の構成例である。この構成では、光起電力型画素６１と蓄積型画素６２の画素信号を同時に、カラム信号処理部に出力できるため、より高いフレームレートを得ることができる。また、カラム信号処理回路を、それぞれの出力電圧範囲に応じて、最適設計できるので、それぞれの画素信号に対する回路ノイズを低減でき、良好な画質を得ることができる。
【００９０】
次に、図２４は、光起電力型画素６１の駆動タイミングの一例を示している。
【００９１】
露光期間が開始されると、露光期間中はReset７３がオフとされる。この結果、PN接合ダイオード１１が開放され、そこで発生された光電流がPN接合ダイオード１１の順方向電流によって打ち消されて、正味の直流電流がゼロになるように、順方向電圧が発生する。
【００９２】
露光期間が終わると、読み出し行のSEL７５に対する制御信号がオンとなり、アンプ１２で増幅されたPN接合ダイオード１１の順方向電圧VSG１が垂直信号線に出力される。出力された画素出力はAD変換されて、VSG１のディジタル出力値となる。
【００９３】
次に、Reset７３がオンとされ、PN接合ダイオード１１が短絡されたときの出力電圧（暗時電圧）VDK２が垂直信号線に出力される。出力された画素出力はAD変換されて、VDK２のディジタル出力値となる。VSG１とVDK２のディジタル出力値を引き算した値が、画素のディジタル出力値とされる。
【００９４】
なお、暗時電圧として、露光期間の前に出力電圧VDK１を読み出してもよい。露光期間の前にVDK１を読み出すか、または露光期間の後にVDK２を読み出すかにより、光起電力型画素６１では、手順１と手順２の２通りの読み出し方を実行することができる。以下の説明では、手順２（露光期間後に、信号電圧VSG１と暗時電圧VDK２を順次読み出す手順）を採用する。
【００９５】
同一撮像素子上に、光起電力型画素６１とともに配置された蓄積型画素６２の駆動タイミングには、図２５に示すような従来知られている蓄積型画素の駆動タイミングを採用することができる。
【００９６】
次に、図２６は、光起電力型画素６１と蓄積型画素６２が搭載されている撮像素子からの出力画像の３種類の例を示している。
【００９７】
同図Ａは、複数フレームに亘って（ここでは、出力画像を、線形画像から対数画像に切り替える前後の３フレームずつだけを図示している）光起電力型画素６１と蓄積型画素６２のいずれか一方だけを読み出すようにした場合の出力画像を時系列で並べたものである。このような画像出力順は、図２４と図２５の駆動タイミングを複数フレーム毎に切り替えることにより可能となる。なお、ここでは、光起電力型画素出力で構成した画像を対数画像、蓄積型画素出力で構成した画像を線形画像と称している。
【００９８】
同図Ｂは、１フレーム毎に光起電力型画素６１と蓄積型画素６２を交互に読み出し、対数画像と線形画像を合成してから出力する場合の読み出し画素と出力画像を時系列で並べたものである。このような画像出力順は、図２４と図２５の駆動タイミングを１フレーム毎に切り替え、対数画像と線形画像を公知の方法で合成することによって得ることができる。画像の中の低輝度部分では、蓄積型画素の信号を用いることで良好な低照度感度とS/Nを得られ、蓄積画素のダイナミックレンジを超える高輝度部分では、対数型画素の信号を用いることで、より高い輝度まで階調と色再現性を得ることができる。
【００９９】
同図Ｃは、１フレーム毎に光起電力型画素６１と蓄積型画素６２の両方を読み出し、対数画像と線形画像を合成してから出力する場合の読み出し画素と出力画像を時系列で並べたものである。この場合、光起電力型画素６１と蓄積型画素６２の露光時間が重なることになり、線形画像と対数画像の撮影タイミングが近づくので、撮影時間差に起因するアーティファクトが合成画像に発生することを抑制することができる。また、同図Ｂの場合よりも高いフレームレートで合成画像を出力することができる。
【０１００】
図２７は、図２６Ｃに示された出力画像を得るための、１フレーム期間における光起電力型画素６１と蓄積型画素６２の駆動タイミングの一例を示している。
【０１０１】
蓄積型画素６２では、期間Ａにおいてシャッタ行のSEL７５とRST７４、TG７１がオンとされ、電荷蓄積領域（PD）とフローディング拡散層（FD）の電荷が掃き捨てられて電子シャッタが切られる。次の期間ＢにおいてPDに信号電荷が蓄積される。さらに、期間Ｃにおいて読み出し行のSEL７５とRST７４がオンとされ、FD内の電荷が再度掃き捨てられて、期間Ｅにおいて、暗時電圧（Ｐ相電圧）VDKが読み出される。さらに、期間ＧにおいてTG７１がオンとされ、PDに蓄積された電荷がFDに転送されて、FDに信号電圧が発生し、期間Ｉにおいて、アンプ１２で増幅された信号電圧VSGが読み出される。
【０１０２】
一方、蓄積型画素６２と同じ行に形成された光起電力型画素６１では、前のフレームの期間Ｋから露光が開始され、PN接合ダイオード１１に光起電力が発生する。次に期間Ｃにおいて読み出し行のSEL７５がオンとされ、PN接合ダイオード１１に発生していた光起電力が、アンプ１２で増幅された後、垂直信号線に出力され、信号電圧VSG１として読み出される。続いて、期間Ｇ，Ｈ，Ｉ，ＪにおいてRST７３がオンとされ、PN接合ダイオード１１が短絡され、期間Ｉにおいて暗時電圧VDK２が読み出される。
【０１０３】
次に、図２８は、撮像素子における２×２画素毎の光起電力型画素６１と蓄積型画素６２の配列の一例を示している。なお、同図において、Ｒ(Red)，Ｇ(Green)，Ｂ(Blue)は各画素を覆うカラーフィルタの色を示しており、Logは光起電力型画素６１を、Linは蓄積型画素６２を示している。
【０１０４】
図２９は、図２８の（２ｎ−１）列、（２ｍ−１）行の蓄積型画素６２と、（２ｎ−１）列、２ｍ行の光起電力型画素６１の駆動タイミングを示している。
【０１０５】
（２ｎ−１）列目では、光起電力型画素６１と蓄積型画素６２が、１行読み出し期間（水平同期期間、１Ｈ期間）ごとに交互に読み出される。一方、隣接する２ｎ列目（不図示）では、すべての読み出し期間で、蓄積型画素６２が読み出される。すなわち、光起電力型画素６１と蓄積型画素６２とを、１フレーム内で同時に読み出すことができる。
【０１０６】
光起電力型画素６１と蓄積型画素６２とは、共通の露光期間Ｂが終わると同時に、同時に読み出されるため、同じ行の光起電力型画素６１と蓄積型画素６２の間で、露光タイミング差が生じない。よって、対数画像と線形画像の間の像ずれが生じない。その結果、両者を合成する際に、像ずれに起因するアーティファクトの発生が抑制され、画質の良好な合成画像を得ることができる。
【０１０７】
図３０は、撮像素子における蓄積型画素６２と光起電力型画素６１の配列の他の例を示している。なお、同図において、Ｒ，Ｇ，Ｂ，Ｗ（無色または補色）は各画素を覆うカラーフィルタの色を示しており、Logは光起電力型画素６１を、Linは蓄積型画素６２を示している。
【０１０８】
同図Ａは、ベイヤ配列を構成する４画素のうち、１画素をＧの光起電力型画素６１とし、他の３画素を蓄積型画素６２とした配列例である。
【０１０９】
同図Ｂは、同図Ａに示された配列におけるＧの光起電力型画素６１を、Ｗの光起電力型画素６１に置換した配列例である。
【０１１０】
同図Ｃは、ベイヤ配列を構成する４画素のうち、１画素をＧの蓄積型画素６２とし、他の３画素を光起電力型画素６１とした配列例である。
【０１１１】
同図Ｄは、同図Ｃに示された配列におけるＧの蓄積型画素６２を、Ｗの蓄積型画素６２に置換した配列例である。
【０１１２】
同図Ｅは、ベイヤ配列を構成する４画素の全てを光起電力型画素６１とした配列例である。
【０１１３】
同図Ｆは、同図Ｅに示された配列におけるＧの２画素の光起電力型画素６１のうちの１画素を、Ｗの光起電力型画素６１に置換した配列例である。
【０１１４】
同図Ａおよび同図Ｃに示された配列例のように、同色の蓄積型画素６２と光起電力型画素６１を近接配置することにより、飽和していない蓄積型画素６２の出力値で、光起電力型画素６１の画素出力値を較正し、光起電力型画素６１の温度特性や、画素ごとの特性ばらつきを補償することができる。これにより、線形画像と対数画像の合成画像で、線形画像と対数画像の境界で、なめらかな階調やグラデーションを得ることができる。
【０１１５】
また、例えば同図Ｂに示された配列例で、仮に、R,G,Bの３つの蓄積型画素６２のいずれかの出力が飽和しても。飽和していない残りの蓄積型画素６２の出力と、光起電力型画素６１の出力を用いることにより、ある程度の色再現性と階調を得ることができる。
【０１１６】
同図Ｂ、同図Ｄ、および同図Ｆに示された配列例のように、Ｗの画素を設けることにより、光起電力型画素６１または蓄積型画素６２の感度を高め、より低照度まで対数画像や、S/Nがよい線形画像を得ることができる。
【０１１７】
＜２．第２の実施の形態＞
次に、第２の実施の形態である、蓄積型画素としても動作することができる光起電力型画素（以下、蓄積型兼光起電力型画素と称する）について説明する。
【０１１８】
図３１は、第２の実施の形態である蓄積型兼用光起電力型画素の等価回路を示している。該蓄積型兼光起電力型画素７０は、PN接合ダイオード１１、アンプ１２、TG７１、FD７２、RST７３、RST７４、およびSel７５から構成される。
【０１１９】
PN接合ダイオード１１は、Ｐ型領域３１とＮ型領域(電荷蓄積領域)３２（いずれも図１９）から成り、入射光に応じて光電変換を行い、その結果として生成された信号電荷を蓄積し、または、光起電力を発生する。
【０１２０】
TG７１は、生成された信号電荷をFD７２に転送する。また、TG７１は、G７１下に形成されるチャネルによって、Ｎ型領域３２をTFD７２に短絡することにより、発生された光起電力をFD７２に伝達する。
【０１２１】
FD７２は、Ｎ型領域であって、信号電荷を信号電圧に変換する。RST７３は、FD７２をGND電位にリセットする。RST７４は、FD７２をVDD電位にリセットする。アンプ１２は、FD７２の電位を増幅する。Sel７５は、アンプ１２の出力信号を垂直信号線VSLに伝達する。
【０１２２】
図３２は、図３１に等価回路が示された蓄積型兼光起電力型画素７０に対応する画素構造の２×２画素分の上面配置図を示している。同図に示されるように、蓄積型兼光起電力型画素７０は素子分離領域３５によって実質的に分離される光電変換領域２１を有する。光電変換領域２１には、図３１のPN接合ダイオード１１、TG７１、およびFD７２が形成される。光電変換領域２１や素子分離領域３５と重なる画素内の適当な領域に設けられた画素回路領域２２には、アンプ１２、RST７３、RST７４、Sel７５等などが形成される。
【０１２３】
図３３は、図３２における線分ＰＱにおける画素構造の断面を示している。同図からも明らかなように、光電変換領域２１と光電変換領域２１との間は素子分離領域３５によって実質的に分離されている。
【０１２４】
図３２と、第１の実施の形態である光起電力型画素１０の断面図（図８、および図９）を比較して明らかなように、蓄積型兼光起電力型画素７０は、素子分離領域３５ａ，３５ｂ，３５ｃおよび３５ｄによって囲まれる内部にFD７２が設けられていること、電極（オーミック電極）３４をFD７２に接続していること、および、FD７２とＮ型領域(電荷蓄積領域)３２との間のポテンシャルバリアを制御することを目的としたTG７１が設けられていることが、光起電力型画素１０と構造的に相違する。
【０１２５】
次に、図３４および図３５は、蓄積型兼光起電力型画素７０のポテンシャル分布図であり、図３４は図３３の線分Ａに対応し、図３５は図３３の線分Ｂに対応する。なお、図３４および図３５では、素子分離領域３５ａをSiO2とし、３５ｂと３５ｄをＮ型領域とした場合を示している。同図に示されるように、蓄積型兼光起電力型画素７０のＮ型領域(電荷蓄積領域)３２の周囲のポテンシャルバリアの高さは、どの方向にもほぼ等しく、Ｐ型中性領域のポテンシャルの高さに分布させることが望ましい。
【０１２６】
このようなポテンシャル分布により、図３１に示された蓄積型兼光起電力型画素７０を蓄積型画素として、または光起電力型画素として動作させることができる。
【０１２７】
＜第２の実施の形態である蓄積型兼光起電力型画素７０の具体的な構成例＞
図３６は、第２の実施の形態である蓄積型兼光起電力型画素７０を表面照射型撮像素子に適用した場合の構成例（以下、第８の構成例と称する）の断面図である。
【０１２８】
なお、第８の構成例の素子分離領域３５ａ乃至３５ｄは、図１２に示された第２の構成例の素子分離領域３５ａ乃至３５ｄと同じ材料を用いているが、図１１に示された第１の構成例、または図１３に示された第３の構成例の素子分離領域３５ａ乃至３５ｄと同様に構成してもよい。
【０１２９】
該第８の構成例の製造方法について説明する。該第８の構成例は、従来の表面照射型蓄積型画素（例えば、図１４に示された第４の構成例における蓄積型画素６２）の製造方法を以下のように若干修正するとともに、素子分離領域３５ａ乃至３５ｄの形成工程を追加することによって製造できる。
従来の蓄積型画素でオーバーフローバリアを形成する領域（Ｐ型領域３２のうちの、Ｎ型基板５１とＮ型領域３２に挟まれた領域）には、Ｐ型中性領域が形成されるようにアクセプタ不純物を導入する。これにより、該第８の構成例を光起電力型画素として動作させた場合に、第１の実施の形態である光起電力型画素と同等の光起電力を生成することができる。
Ｐ型領域３１と素子分離領域３５ｂの界面付近の正孔濃度が所定濃度以上となるように、Ｐ型領域３１にアクセプタ不純物を導入するか、または、素子分離領域３５ｂのSiO2内に、負の固定電荷を生成する膜を埋め込む。該負の固定電荷を生成する膜としては、例えばハフニウム酸化膜を使用することができ、成膜方法には、化学気相成長法、スパッタリング法、原子層堆積法等を用いることができる。これにより、該第８の構成例を蓄積型画素として動作させた場合の暗電流を、従来の蓄積型画素と同等まで低減することができる。
【０１３０】
次に、図３７は、第２の実施の形態である蓄積型兼光起電力型画素７０を裏面照射型撮像素子に適用した場合の構成例（以下、第９の構成例と称する）の断面図である。
【０１３１】
なお、第９の構成例の素子分離領域３５ａ乃至３５ｄは、図１５に示された第５の構成例の素子分離領域３５ａ乃至３５ｄと同じ材料を用いているが、図１６または図１７に示された第１または第２の変形例と同様の構成にしてもよい。また、図１８に示された第６の構成例、または、図１９に示された第７の構成例と同様の構成にしてもよい。あるいは、図１３に示された第３の構成例と同様に、素子分離領域３５ｂをSiO2と金属で構成してもよい。
【０１３２】
該第９の構成例の製造方法について説明する。該第９の構成例は、従来の裏面照射型蓄積型画素の製造方法を以下のように若干修正するとともに、素子分離領域３５ａ乃至３５ｄの形成工程を追加することによって製造できる。すなわち、Ｐ型領域３１と素子分離領域３５ｂの界面付近の正孔濃度が所定濃度以上となるように、Ｐ型領域３１にアクセプタ不純物を導入するか、または、素子分離領域３５ｂのSiO2内に、負の固定電荷を生成する膜を埋め込む。該負の固定電荷を生成する膜としては、例えばハフニウム酸化膜を使用することができ、成膜方法には、化学気相成長法、スパッタリング法、原子層堆積法等を用いることができる。これにより、該第９の構成例を蓄積型画素として動作させた場合の暗電流を、従来の蓄積型画素と同等まで低減することができる。
【０１３３】
＜蓄積型兼光起電力型画素７０の等価回路におけるアンプ１２の構成例＞
次に、図３８は、図３１に示された蓄積型兼光起電力型画素７０の等価回路におけるアンプ１２に採用可能な第１の構成例を示している。
【０１３４】
該第１の構成例は、アンプ１２を、ディプリーション型MOSFETを用いたソースフォロア型増幅器として構成した場合の蓄積型兼光起電力型画素７０の構成例である。ディプリーション型MOSFETを用いることにより、蓄積型画素として動作させたときの正の信号電圧だけでなく、同画素を光起電力型画素として動作させたときの負の信号電圧も増幅することが可能となる。
【０１３５】
図３９は、図３１に示された蓄積型兼光起電力型画素７０の等価回路におけるアンプ１２に採用可能な第２の構成例を示している。該第２の構成例は、図３８のソースフォロア型増幅器の定電流源として作用させる負荷MOSFET（図示せず）を垂直信号線上に配置した場合の蓄積型兼光起電力型画素７０の構成例である。負荷MOSFETを画素外に配置したことにより、従来の蓄積型画素と同等の開口率や飽和電荷量を得ることができる。
【０１３６】
図４０は、図３１の等価回路に代えることができる、蓄積型兼光起電力型画素７０の等価回路を示している。該等価回路のReset７３は、図３１のReset７３とReset７４のいずれかがオンの期間にオンとする。また、図４０の該等価回路においては、図３１の等価回路におけるReset７３をオンにする期間には、VRESETにGND電位を与え、Reset７４をオンにする期間には、VRESETにVDD電位を与える。これにより、FDのリセット期間は、蓄積型兼光起電力型画素７０を、光起電力型と蓄積型のどちらで動作させるかに拘わらず、Reset７３に印加する信号のみで決めることができ、FD電位をVDDとGNDのどちらの電位にリセットするかは、光起電力型と蓄積型のどちらで動作させるかに応じてVRESETに印加する電圧によって決めることができる。
【０１３７】
次に、図４１は、蓄積型兼光起電力型画素７０を、蓄積型画素として動作させる場合の駆動タイミングの一例を示している。
【０１３８】
この駆動タイミングは、Reset７３をGNDに常時固定していることを除けば、図２５に示された従来の蓄電型画素の駆動タイミングと同一である。すなわち、蓄積型兼光起電力型画素７０は、Reset７３をGNDに常時固定すれば、従来の蓄積型画素と同様に駆動することができる。
【０１３９】
図４２は、蓄積型兼光起電力型画素７０を、光起電力型画素として動作させる場合の駆動タイミングの一例を示している。
【０１４０】
この駆動タイミングは、Reset７４をGNDに常時固定していることを除けば、図２４に示された光起電力型画素６１の駆動タイミングと同一である。すなわち、蓄積型兼光起電力型画素７０は、Reset７４をGNDに常時固定すれば、光起電力型画素６１と同様に駆動することができる。
【０１４１】
したがって、図４１に示された駆動タイミングと、図４２に示された駆動タイミングを、フレーム毎に適宜選択すれば、図２６Ａ、または図２６Ｂに示された画像出力シーケンスを実現することができる。
【０１４２】
ただし、蓄積型兼光起電力型画素７０では、全画素で対数画像と線形画像を構成できるので、いずれの画像においても、第１の実施形態を適用した撮像素子に比較して、より高い解像度の画像を得ることができる。
【０１４３】
また、全画素が、蓄積型と光起電力型の両方で動作する特長を活かすと、１フレーム内で蓄積型と光起電力型の画素出力を行単位で切り替えることが可能となる。
【０１４４】
図４３および図４４は、１フレーム内で蓄積型と光起電力型の画素出力を行毎に切り替える場合の駆動タイミングの一例を示している。すなわち、第１乃至（ｉ−１）行については図４１に示された蓄積型画素として動作させる駆動タイミングを採用し、第ｉ乃至Ｖ行については図４２に示された光起電力型画素として動作させる駆動タイミングを採用する。
【０１４５】
蓄積型兼光起電力型画素７０を図４３および図４４に示されたように駆動することにより、図４５に示される効果を得ることができる。図４５は、線形画像で動画撮影中のシーンに、突然、高輝度の被写体が出現した場合に得られる効果を示している。
【０１４６】
高輝度の被写体が出現した領域では、一部の蓄積型画素の出力が飽和する。この場合、撮像素子では、制御回路（不図示）により、蓄積型出力が飽和した画素が検出され、その画素のある行の駆動タイミングが、次のフレームでは、選択的に蓄積型から光起電力型に変更される。これにより、次フレームでは、高輝度被写体が写っている行は、光起電力型で駆動された画素で撮影されるが、高輝度被写体が写っていない行は、蓄積型タイミングで撮影される。このように撮影された対数画像と線形画像を合成することで、低輝度領域ではS/Nが良く、かつ、高輝度被写体でも良好な階調や色再現性を有する、解像度の高い合成画像を得ることができる。
【０１４７】
次に、図４６は、図４３および図４４に示された駆動タイミングで、より高いフレームレートを得るための１画素分の等価回路の一例を示している。
【０１４８】
各画素は、同図に示したように、２本の垂直信号線VSL１，VSL２に接続されており、画素出力を垂直信号線VSL１，VSL２のどちらにするかは、選択トランジスタ７５，７５ａで選択可能とされている。２本の垂直信号線VSL１，VSL２は、それぞれ独立したカラム信号処理部１，２に接続され、垂直信号線VSL１，VSL２からの画素出力に対して、カラム信号処理部１，２がＡＤ変換などのカラム信号処理を同時に並行して行うことができる。
【０１４９】
図４６に示された回路構成を採用することにより、蓄積型で動作させる行と、光起電力型で動作させる行とで、２本の垂直信号線VSL１，VSL２を使い分けることが可能となる。その場合、蓄積型で駆動している行と、光起電力型で駆動している行とで、同時に画素信号を出力することができる。この結果、図４７に示されるタイミングチャートのように、光起電力型の読み出しが終わる前に、蓄積型の読み出しを開始することができる（同図期間Ａ）ので、フレームレートを高めることができる。
【０１５０】
次に、図４８は、図４６に示された回路構成を採用し、異なる行から同時に、蓄積型の画素信号と光起電力型の画素信号を出力する場合の駆動タイミングの一例を示している。
【０１５１】
同図の場合、蓄積型のＰ相電圧と光起電力型の信号電圧が同時に読み出され、蓄積型のＤ相電圧と光起電力型の暗時電圧が同時に読み出される。このように同期させることにより、ある行の蓄積型画素信号と、別の行の光起電力型画素信号とを同時にＡＤ変換することができるので、より高いフレームレートを得ることができる。なお、光起電力型駆動の露光期間中は、TG７１の電圧を、VDDより低い電位（同図L、M）に設定してもよい。これにより、PN接合ダイオード１１の実効的な接合容量を減少させ、PN接合ダイオード１１に発生する光起電力を、より短時間で安定化させることができる。
【０１５２】
次に、図４９は、１フレーム内の同じ行で列単位に蓄積型の駆動タイミングと光起電力型の駆動タイミングを選択するための選択回路の一例を示している。
【０１５３】
ただし、同図において、TG７１は、光起電力型タイミング用転送ゲート信号を表す。TG７１ａは、蓄積型タイミング用転送ゲート信号を表す。Reset７３および７４は光起電力型タイミング用リセット信号を表す。Reset７３ａおよび７４ａは、蓄積型タイミング用リセット信号を表す。ROWSEL７６は、行選択期間中、オンとされる信号である。
【０１５４】
モード選択線５００は光起電力型と蓄積型のタイミング選択信号（０Ｖのとき蓄積型が選択され、VDDのとき光起電力型が選択される）を伝送する信号線であり、画素列毎、または所定の列間隔毎に設けられる。信号選択回路５０１はモード選択線の信号電圧によって、転送ゲート７１、リセットゲート７３、７４に伝送する信号を選択するためのものである。透過型ラッチ回路は、Ｄ，Ｅ，Ｑの端子を有し、ROWSEL７６がオンのときは、端子Ｄの入力電圧が端子Ｑに出力され、ROWSEL７６がオフになると、次にオンになるときまで、オフ時の端子Ｑの電圧が保持される。
【０１５５】
同図に示された選択回路においては、読み出し行のROWSEL７６がオンとされると、モード選択線５００の信号電圧に応じて、蓄積型、または、光起電力型の駆動信号がMOSスイッチによって選択され、透過型ラッチ回路を介して転送ゲート７１、リセットゲート７３，７４に伝送される。すなわち、ある画素が、蓄積型で駆動されるか、光起電力型で駆動されるかは、モード選択線５００の信号電圧によって決定される。したがって、モード選択線５００の信号電圧を列ごとに変えることにより、選択行の各画素の駆動タイミングを、列毎に任意に選択することができる。
【０１５６】
ROWSEL７６がオフになると、透過型ラッチ回路の出力電圧が保持されるので、その行が次に選択されるまでの間、蓄積型、または、光起電力型の信号電圧が保持される。よって、各画素は、１フレーム期間を通して、蓄積型、または、光起電力型のいずれかのタイミングで駆動される。
【０１５７】
なお、図４９に示された選択回路は、１画素毎に設けてもよいし、例えばベイヤ配列の繰り返し周期毎に設けてもよい。または、より大きな領域ごとに設けてもよい。いずれの場合も、該選択回路が画素の開口率や蓄積電荷量を制限しないように、画素構造は裏面照射型とし、該選択回路は、回路基板５７上に配置することが望ましい。
【０１５８】
図４９の選択回路を設けることにより、図５０に示される効果を得ることができる。図５０は、線形画像で動画撮影中のシーンに、突然、高輝度の被写体が出現した場合に得られる効果を示している。
【０１５９】
高輝度被写体が写っている領域では、一部の蓄積型画素の出力が飽和する。撮像素子では、制御回路（不図示）により、出力が飽和した画素が検出され、出力が飽和した画素の領域の駆動タイミングが、次フレームでは、選択的に光起電力型に変更される。次フレームでは、高輝度被写体が写っている領域のモード選択線５００に、光起電力型の選択信号が出力されるので、高輝度被写体は光起電力型の駆動タイミングで撮像され、その他の領域は、蓄積型の駆動タイミングで撮影される。
【０１６０】
このように撮影された対数画像と線形画像を合成してから出力することで、高輝度被写体が写っている領域以外ではS/Nが良く、かつ、高輝度被写体でも階調や色再現性が良好で解像度の高い合成画像を得ることができる。
【０１６１】
次に、図５１は、１フレーム内の全画素から蓄積型画素信号と光起電力型画素信号の両方を出力する場合の駆動タイミングの例を示している。
【０１６２】
同図に示したように、各画素は、図４８に示された光起電力型の駆動タイミングで光起電力型画素信号を出力した後、直ちに図４８に示された蓄積型のタイミングで駆動され、蓄積型画素信号を出力するようにする。この結果、１フレームを構成する全画素による対数画像と線形画像の両方が得ることが可能となる。
【０１６３】
また、図５１の場合、光起電力型と蓄積型の露光期間が連続しているため、両者の露光タイミングのずれが小さい。その結果、対数画像と線形画像の像ずれが軽減されるので、両者の合成画像におけるアーティファクト発生が抑制される。
【０１６４】
さらに、図５１の駆動タイミングを用いることで、図５２に示される効果を得ることができる。図５２は、線形画像で動画撮影中のシーンに、突然、高輝度の被写体が出現した場合に得られる効果を示している。
【０１６５】
高輝度被写体が写っている領域では、一部の蓄積型出力が飽和する。しかしながら、１フレーム内の全ての画素が光起電力型と蓄積型の両方の画素信号を出力しているので、それらの出力をラインバッファやフレームバッファに保存しておくことにより、蓄積型出力が飽和した画素では、光起電力型出力を参照して、対数画像と線形画像を合成することができる。この結果、図５２に示されるように、高輝度被写体が出現した最初のフレームから、高輝度被写体が写っている領域以外ではS／Nが良く、かつ、高輝度被写体も良好な階調や色再現性を有する、解像度の高い合成画像を得ることができる。
【０１６６】
なお、図４６に示された回路構成を図５１Ａに示された駆動タイミングで動作させてもよく、その場合、図５１Ｃの期間ａで実行されているように、異なる行から、それぞれ光起電力型画素信号と蓄積型画素信号を同時に出力することができる。これにより、図５１の駆動タイミングでフレームレートを高めることができる。
【０１６７】
＜FD３７の出力電圧特性＞
次に、図５３は、図３６に示された第８の構成例においてTG７１をオンにした状態での照射光に対応するFD７２の出力電圧のシミュレーション結果を示している。同図に示されるように、FD７２の出力電圧は、照度に対して対数的に増加することが分かる。すなわち、第８の構成例が光起電力型画素としても動作していることがわかる。
【０１６８】
＜光起電力型画素の出力値の較正＞
図５４は、光起電力型画素出力値を、同一画素、または近傍画素の蓄積型画素出力値を用いて較正する方法の概要を示している。
【０１６９】
なお、同図において、IＳ，VＳは蓄積型タイミングで駆動し、蓄積電荷量が飽和するときの露光量とその時の画素出力値を表している。グラフＧ１は、ある画素を蓄積型タイミングで駆動したときの蓄積型出力値と露光量の関係、または、該画素を蓄積型タイミングで駆動したと仮定した場合に予想される画素出力値と露光量の関係を模式的に表したものである。グラフＧ２は、グラフＧ１の画素を光起電力型タイミングで駆動したときの較正前の光起電力型出力値と露光量の関係を模式的に表したものである。グラフＧ３は、グラフＧ２の画素出力値を対数値から線形値に変換することによって得られる画素出力値と露光量の関係を模式的に表したものである。グラフＧ４は、グラフＧ２の光起電力型出力値を、グラフＧ３とグラフＧ１の比較結果を用いて較正した後の光起電力型出力値と露光量の関係を模式的に表したものである。
【０１７０】
ここで、「ある画素の蓄積型出力値（または、その予想値）」は、撮像素子を構成する、複数の同色画素の蓄積型出力の平均値（または、その予想値）、あるいは、個々の画素の蓄積型出力値（または、その予想値）を指す。同様に、「ある画素の光起電力型出力値」は、撮像素子を構成する、複数の同色画素の光起電力型出力の平均値、または、個々の画素の光起電力型出力値を指す。
【０１７１】
初めに、蓄積型駆動時の信号量が飽和しない露光量I1で、蓄積型画素出力V１と、光起電力型画素出力V２を取得する。次に、光起電力型画素出力V２の値を、対数値から線形値に変換し、線形変換後の光起電力型出力値V３を得て、光起電力型出力値V３が蓄積型画素出力V１と一致するように光起電力型出力値の較正パラメータを算出する。これ以後は、この較正パラメータを用いて光起電力型出力値を較正することにより、蓄積型画素出力となめらかにつながるような光起電力型出力を得ることができる。
【０１７２】
ここで、蓄積型画素出力V１を、ある画素を蓄積型タイミングで駆動したときの信号量とし、光起電力型画素出力V２を、同じ画素を光起電力型タイミングで駆動したときの信号量とすることができる。
【０１７３】
または、光起電力型画素出力V２を、ある画素を光起電力型タイミングで駆動したときの信号量とし、蓄積型画素出力V１を、その画素を蓄積型タイミングで駆動したと仮定したときの信号量予測値とすることができる。ここで、信号量予測値は、近傍の１つ、または、複数の同色画素の蓄積型出力値から、補間などの方法を用いて求めることができる。
【０１７４】
なお、上記の較正パラメータは、センサの個体毎に定めてもよいし、所定の画素領域毎に定めてもよいし、または個々の画素毎に定めてもよい。また、較正パラメータは、撮像素子出荷前の検査工程で算出してもよいし、または撮像素子出荷後に撮影した画像から算出するようにしてもよい。
【０１７５】
そして、上記のようにして求めた較正パラメータは、画素が形成される基板５４、あるいは、回路基板５７、または基板５４と同一のパッケージに実装される別基板（不図示）に形成された記憶素子に記録するようにして、対数画像と線形画像の合成時に参照できるようにする。
【０１７６】
または、較正パラメータを撮像素子外部の画像処理装置（不図示）に伝送して記憶し、該画像処理装置で対数画像と線形画像を合成する際に参照できるようにする。
【０１７７】
このように光起電力型出力値を較正することにより、光起電力型画素の出力値が温度変化した場合でも、蓄積型画素出力値と連続する出力値を求めることが可能となる。よって、蓄積型画素として動作した場合の画像と光起電力型画素として動作した場合の画像を合成したときの輝度や色の段差を抑制することができる。
【０１７８】
＜まとめ＞
以上説明したように、第１および第２の実施の形態によれば、素子分離領域を設けたことにより、信号電荷の隣接画素への拡散を阻止することができる。
【０１７９】
これにより、光起電力型画素近傍へのクロストークが抑制され、第１の実施の形態では、画質や感度を劣化させることなく、光起電力型画素と蓄積型画素の隣接配置が可能となる。
【０１８０】
さらに、光起電力型画素と蓄積型画素の隣接配置が可能となったことにより、例えば、ハーフミラーを用いるような大掛かりで高価な光学系を用いることなく、リニア出力画像と対数出力画像を、同一撮像素子で取得できる。
【０１８１】
そして、線形画像と対数画像を、同一撮像素子で取得できることにより、被写体の低輝度部分が黒潰れしたり、高輝度部分が白とびしたりすることなく、ノイズの少ない画像を広い輝度範囲で得ることが可能となる。
【０１８２】
また、第２の実施の形態によれば、暗電流を増加させることなく、同一画素を光起電力型画素と蓄積型画素として動作させることができるので、被写体の低輝度部分では、蓄積型出力値を用い、高輝度部分は光起電力型出力値を用いて画像を合成することが可能となる。これにより、解像度を犠牲にすることなく、線形画像と対数画像を取得可能となる。
【０１８３】
さらに、蓄積型出力値を用いて光起電力型出力値を較正することにより、光起電力型出力値の温度変化をキャンセルすることができる。これにより、線形画像と対数画像の境界における輝度や色の段差を低減することが可能となる。
【０１８４】
なお、上述した第１および第２の実施の形態は、デジタルカメラに代表される撮像装置だけでなく、撮像機能を有するあらゆる電子装置に適用することが可能である。
【０１８５】
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１８６】
本開示は以下のような構成も取ることができる。
（１）
画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、
隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を実質的に取り囲む状態で設けられた素子分離領域と
を備える撮像素子。
（２）
前記素子分離領域は、前記光起電力型画素の信号電荷の隣接画素への拡散を阻止する材料により構成されている
前記（１）に記載の撮像素子。
（３）
前記光起電力型画素に隣接する位置に蓄積型画素を
さらに備える前記（１）または（２）に記載の撮像素子。
（４）
前記光電変換領域には、フォトセンサとしてPN接合ダイオードが形成されている
前記（１）から（３）のいずれかに記載の撮像素子。
（５）
前記光起電力型画素は、さらに、転送ゲートおよびフローティングディフュージョンを有し、蓄積型兼光起電力型画素として動作する
前記（１）から（４）のいずれかに記載の撮像素子。
（６）
前記蓄積型兼光起電力型画素に隣接する位置に蓄積型画素を
さらに備える前記（５）に記載の撮像素子。
（７）
前記光電変換領域、転送ゲート、およびフローティングディフュージョンを有する蓄積型兼光起電力型画素をさらに備え、
前記光起電力型画素と前記蓄積型兼光起電力型画素は隣接して形成されている
前記（１）から（４）のいずれかに記載の撮像素子。
（８）
各画素における前記光電変換領域と画素回路領域との間は絶縁されている
前記（１）から（７）のいずれかに記載の撮像素子。
（９）
撮像素子が搭載された電子装置において、
前記撮像素子は、
画素毎に照射光に応じて光起電力を発生する光電変換領域を有する光起電力型画素と、
隣接する画素それぞれの前記光電変換領域の間に、前記光電変換領域を実質的に取り囲む状態で設けられた素子分離領域と備える
電子装置。
【符号の説明】
【０１８７】
１０  光起電力型画素，  １１  PN接合ダイオード，  １２  アンプ，  ２１  光電変換領域，  ２２  画素回路領域，  ３１  Ｐ型領域，  ３２  Ｎ型領域，  ３３，３４  電極，  ３５  素子分離領域，  ６１  光起電力型画素，  ６２  蓄積型画素，  ７０  蓄積型兼光起電力型画素，  ７１  TG，  ７２  FD，  ７３，７４  RST，７５  Sel
【図１】
0006523294.tif 000003
【図２】
0006523294.tif 000004
【図３】
0006523294.tif 000005
【図４】
0006523294.tif 000006
【図５】
0006523294.tif 000007
【図６】
0006523294.tif 000008
【図７】
0006523294.tif 000009
【図８】
0006523294.tif 000010
【図９】
0006523294.tif 000011
【図１０】
0006523294.tif 000012
【図１１】
0006523294.tif 000013
【図１２】
0006523294.tif 000014
【図１３】
0006523294.tif 000015
【図１４】
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【図１５】
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【図１６】
0006523294.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
0006523294.tif 000036
【図３５】
0006523294.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0006523294.tif 000042
【図４１】
0006523294.tif 000043
【図４２】
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【図４３】
0006523294.tif 000045
【図４４】
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【図４５】
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【図４６】
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【図４７】
0006523294.tif 000049
【図４８】
0006523294.tif 000050
【図４９】
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【図５０】
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【図５１】
0006523294.tif 000053
【図５２】
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【図５３】
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【図５４】
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