(57)【特許請求の範囲】
【請求項１】
変形可能な膜部と、
前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む第１バイアス印加部と、
前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む第２バイアス印加部と、
前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第１歪検知部と、
を備え、
前記第１歪検知部は、
第１磁性層と、
前記第１方向において前記第１磁性層と離間する第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、
を含み、
前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い、歪検知素子。
【請求項２】
前記第１中間磁性層の飽和磁化は、前記第１磁性層の飽和磁化よりも大きい請求項１記載の歪検知素子。
【請求項３】
前記第１磁性層の少なくとも一部は、前記第２方向において前記第１バイアス磁性層の少なくとも一部と重なり、
前記第１磁性層の少なくとも一部は、前記第２方向において前記第２バイアス磁性層の少なくとも一部と重なる請求項１または２に記載の歪検知素子。
【請求項４】
前記第１バイアス印加部は、前記第１バイアス磁性層と前記第１歪検知部の少なくとも一部との間に設けられ前記第１中間磁性層と連続する第１サイド中間磁性層をさらに含む請求項１〜３のいずれか１つに記載の歪検知素子。
【請求項５】
前記第１サイド中間磁性層の一部は、前記第１バイアス磁性層と前記第１歪検知部の少なくとも一部との間に設けられた請求項４記載の歪検知素子。
【請求項６】
前記第１中間磁性層は、鉄を含む請求項１〜５のいずれか１つに記載の歪検知素子。
【請求項７】
前記第１バイアス磁性層は、コバルトと白金とを含む合金を含む請求項１〜６のいずれか１つに記載の歪検知素子。
【請求項８】
変形可能な膜部と、
前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む第１バイアス印加部と、
前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む第２バイアス印加部と、
前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第１歪検知部と、
前記膜部の上に設けられ、前記第２方向において前記第１バイアス印加部と並び、第３バイアス磁性層と、前記第３バイアス磁性層と前記膜部との間に設けられた第３中間磁性層と、を含む第３バイアス印加部と、
前記第１バイアス印加部と前記第３バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第２歪検知部と、
を備え、
前記第１歪検知部は、
第１磁性層と、
前記第１方向において前記第１磁性層と離間する第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、
を含み、
前記第１バイアス印加部は、前記第２バイアス印加部と、前記第３バイアス印加部との間に配置された、歪検知素子。
【請求項９】
変形可能な膜部と、
前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む第１バイアス印加部と、
前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む第２バイアス印加部と、
前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第１歪検知部と、
前記膜部の上に設けられ、前記第２方向において前記第１バイアス印加部と並び、第３バイアス磁性層と、前記第３バイアス磁性層と前記膜部との間に設けられた第３中間磁性層と、を含む第３バイアス印加部と、
前記第１バイアス印加部と前記第３バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第２歪検知部と、
を備え、
前記第１バイアス印加部は、前記第２バイアス印加部と、前記第３バイアス印加部との間に配置された、歪検知素子。
【請求項１０】
変形可能な膜部と、
前記膜部の上に設けられ第１バイアス磁性層を含む第１バイアス印加部と、
前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層を含む第２バイアス印加部と、
前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第１歪検知部と、
前記膜部の上に設けられ第３バイアス磁性層を含む第３バイアス印加部と、
前記膜部の上に設けられ、前記第１方向と交差する第３方向において前記第３バイアス印加部と並び、第４バイアス磁性層を含む第４バイアス印加部と、
前記第３バイアス印加部と前記第４バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第２歪検知部と、
を備え、
前記第１歪検知部は、
第１磁性層と、
前記第１方向において前記第１磁性層と離間する第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、
を含み、
前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い、歪検知素子。
【請求項１１】
変形可能な膜部と、
前記膜部の上に設けられ第１バイアス磁性層を含む第１バイアス印加部と、
前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層を含む第２バイアス印加部と、
前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第１歪検知部と、
前記膜部の上に設けられ第３バイアス磁性層を含む第３バイアス印加部と、
前記膜部の上に設けられ、前記第１方向と交差する第３方向において前記第３バイアス印加部と並び、第４バイアス磁性層を含む第４バイアス印加部と、
前記第３バイアス印加部と前記第４バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する第２歪検知部と、
を備え、
前記第１バイアス印加部は、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層をさらに含み、
前記第２バイアス印加部は、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層をさらに含み、
前記第１歪検知部は、
第１磁性層と、
前記第１方向において前記第１磁性層と離間する第２磁性層と、
前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、
を含み、
前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い、歪検知素子。
【請求項１２】
前記第１中間磁性層の飽和磁化は、前記第１磁性層の飽和磁化よりも大きい請求項１１記載の歪検知素子。
【請求項１３】
前記第１磁性層の少なくとも一部は、前記第２方向において前記第１バイアス磁性層の少なくとも一部と重なり、
前記第１磁性層の少なくとも一部は、前記第２方向において前記第２バイアス磁性層の少なくとも一部と重なる請求項１１または１２に記載の歪検知素子。
【請求項１４】
前記第１歪検知部と前記第２歪検知部とは、前記膜部の外縁に沿って並ぶ請求項１０〜１３のいずれか１つに記載の歪検知素子。
【請求項１５】
前記第２方向と、前記外縁と前記第１歪検知部とを最短距離で結ぶ直線と、のなす角度は、４０度以上５０度以下である請求項１４記載の歪検知素子。
【請求項１６】
前記第２方向と、前記外縁と前記第１歪検知部とを最短距離で結ぶ直線と、のなす角度は、８５度以上９５度以下である請求項１４記載の歪検知素子。
【請求項１７】
請求項１〜１６のいずれか１つに記載の歪検知素子と、
前記膜部を支持する支持部と、
を備えた圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、歪検知素子および圧力センサに関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いた圧力センサには、例えば、ピエゾ抵抗変化型と静電容量型とがある。一方、スピン技術を用いた歪検知素子及び圧力センサが提案されている。スピン技術を用いた歪検知素子及び圧力センサにおいて、高い感度が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３１２５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、感度の高い歪検知素子及び圧力センサを提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、膜部と、第１バイアス印加部と、第２バイアス印加部と、第１歪検知部と、を含む歪検知素子が提供される。前記膜部は、変形可能である。前記第１バイアス印加部は、前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む。前記第２バイアス印加部は、前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む。前記第１歪検知部は、前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第１歪検知部は、第１磁性層と、前記第１方向において前記第１磁性層と離間する第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い。
本発明の実施形態によれば、膜部と、第１バイアス印加部と、第２バイアス印加部と、第１歪検知部と、第３バイアス磁性層と、第２歪検知部と、を含む歪検知素子が提供される。前記膜部は、変形可能である。前記第１バイアス印加部は、前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む。前記第２バイアス印加部は、前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む。前記第１歪検知部は、前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第３バイアス印加部は、前記膜部の上に設けられ、前記第２方向において前記第１バイアス印加部と並び、第３バイアス磁性層と、前記第３バイアス磁性層と前記膜部との間に設けられた第３中間磁性層と、を含む。前記第２歪検知部は、前記第１バイアス印加部と前記第３バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第１歪検知部は、第１磁性層と、前記第１方向において前記第１磁性層と離間する第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１バイアス印加部は、前記第２バイアス印加部と、前記第３バイアス印加部との間に配置される。
本発明の実施形態によれば、膜部と、第１バイアス印加部と、第２バイアス印加部と、第１歪検知部と、第３バイアス磁性層と、第２歪検知部と、を含む歪検知素子が提供される。前記膜部は、変形可能である。前記第１バイアス印加部は、前記膜部の上に設けられ、第１バイアス磁性層と、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層と、を含む。前記第２バイアス印加部は、前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層と、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層と、を含む。前記第１歪検知部は、前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第３バイアス印加部は、前記膜部の上に設けられ、前記第２方向において前記第１バイアス印加部と並び、第３バイアス磁性層と、前記第３バイアス磁性層と前記膜部との間に設けられた第３中間磁性層と、を含む。前記第２歪検知部は、前記第１バイアス印加部と前記第３バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第１バイアス印加部は、前記第２バイアス印加部と、前記第３バイアス印加部との間に配置される。
本発明の実施形態によれば、膜部と、第１バイアス印加部と、第２バイアス印加部と、第１歪検知部と、第３バイアス磁性層と、第４バイアス印加部と、第２歪検知部と、を含む歪検知素子が提供される。前記膜部は、変形可能である。前記第１バイアス印加部は、前記膜部の上に設けられ第１バイアス磁性層を含む。前記第２バイアス印加部は、前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層を含む。前記第１歪検知部は、前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第３バイアス印加部は、前記膜部の上に設けられ第３バイアス磁性層を含む。前記第４バイアス印加部は、前記膜部の上に設けられ、前記第１方向と交差する第３方向において前記第３バイアス印加部と並び、第４バイアス磁性層を含む。前記第２歪検知部は、前記第３バイアス印加部と前記第４バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第１歪検知部は、第１磁性層と、前記第１方向において前記第１磁性層と離間する第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い。
本発明の実施形態によれば、膜部と、第１バイアス印加部と、第２バイアス印加部と、第１歪検知部と、第３バイアス磁性層と、第４バイアス印加部と、第２歪検知部と、を含む歪検知素子が提供される。前記膜部は、変形可能である。前記第１バイアス印加部は、前記膜部の上に設けられ第１バイアス磁性層を含む。前記第２バイアス印加部は、前記膜部の上に設けられ、前記膜部から前記第１バイアス印加部に向かう第１方向と交差する第２方向において前記第１バイアス印加部と並び、第２バイアス磁性層を含む。前記第１歪検知部は、前記第１バイアス印加部と前記第２バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第３バイアス印加部は、前記膜部の上に設けられ第３バイアス磁性層を含む。前記第４バイアス印加部は、前記膜部の上に設けられ、前記第１方向と交差する第３方向において前記第３バイアス印加部と並び、第４バイアス磁性層を含む。前記第２歪検知部は、前記第３バイアス印加部と前記第４バイアス印加部との間において前記膜部の上に設けられ、前記膜部の変形に応じて電気的特性が変化する。前記第１バイアス印加部は、前記第１バイアス磁性層と前記膜部との間に設けられた第１中間磁性層をさらに含む。前記第２バイアス印加部は、前記第２バイアス磁性層と前記膜部との間に設けられた第２中間磁性層をさらに含む。前記第１歪検知部は、第１磁性層と、前記第１方向において前記第１磁性層と離間する第２磁性層と、前記第１磁性層と前記第２磁性層との間に設けられた第１中間層と、を含む。前記第１バイアス印加部の磁気膜厚は、前記第１磁性層の磁気膜厚よりも厚い。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る歪検知素子を例示する模式図である。
【図２】図２（ａ）〜図２（ｃ）は、実施形態に用いられる歪検知部の動作を例示する模式図である。
【図３】実施形態に用いられる歪検知部を例示する模式的斜視図である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施形態に係る歪検知素子の一部を例示する模式図である。
【図５】第１の実施形態に係る歪検知素子を例示する顕微鏡像である。
【図６】図６（ａ）及び図６（ｂ）は、歪検知素子の特性を例示するグラフ図である。
【図７】第１の実施形態に係る歪検知素子の特性を例示するグラフ図である。
【図８】歪検知素子の特性を例示するグラフ図である。
【図９】歪検知素子の特性を例示するグラフ図である。
【図１０】図１０（ａ）および図１０（ｂ）は、歪検知素子の特性を例示するグラフ図である。
【図１１】歪検知素子の特性を例示するグラフ図である。
【図１２】歪検知素子の特性を例示するグラフ図である。
【図１３】歪検知素子の特性を例示するグラフ図である。
【図１４】歪検知素子の特性を例示するグラフ図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第２の実施形態に係る歪検知素子を例示する模式図である。
【図１６】図１６（ａ）〜図１６（ｃ）は、第３の実施形態に係る歪検知素子を例示する模式図である。
【図１７】図１７（ａ）〜図１７（ｄ）は、実施形態に係る他の歪検知素子を例示する模式的平面図である。
【図１８】第４の実施形態に係る圧力センサを例示する模式図である。
【図１９】第４の実施形態に係る別の圧力センサを例示する模式的回路図である。
【図２０】図２０（ａ）〜図２０（ｃ）は、第４の実施形態に係る圧力センサを例示する模式的斜視図である。
【図２１】図２１（ａ）〜２１（ｅ）は、実施形態に係る圧力センサの製造方向を例示する工程順模式的断面図である。
【図２２】第５の実施形態に係る圧力センサを例示する模式的斜視図である。
【図２３】第５の実施形態に係る圧力センサを例示するブロック図である。
【図２４】第５の実施形態に係る圧力センサを例示するブロック図である。
【図２５】図２５（ａ）及び図２５（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図２６】図２６（ａ）及び図２６（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図２７】図２７（ａ）及び図２７（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図２８】図２８（ａ）及び図２８（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図２９】図２９（ａ）及び図２９（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３０】図３０（ａ）及び図３０（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３１】図３１（ａ）及び図３１（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３２】図３２（ａ）及び図３２（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３３】図３３（ａ）及び図３３（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３４】図３４（ａ）及び図３４（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３５】図３５（ａ）及び図３５（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３６】図３６（ａ）及び図３６（ｂ）は、第５の実施形態に係る圧力センサの製造方法を例示する模式図である。
【図３７】図３７は、本実施形態に係るマイクロフォンを例示する模式的断面図である。
【図３８】第７の実施形態に係る血圧センサを例示する模式図である。
【図３９】第７の実施形態に係る血圧センサを例示する模式的断面図である。
【図４０】第８の実施形態に係るタッチパネルを例示する模式的回路図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る歪検知素子を例示する模式図である。  
図１（ａ）は、本実施形態に係る歪検知素子２０１を例示する模式的断面図である。  
図１（ａ）に表したように、歪検知素子２０１は、膜部５５と、歪検知部５０（第１歪検知部５０ａ）と、第１バイアス印加部ＢＡ１と、第２バイアス印加部ＢＡ２と、を含む。膜部５５は、可撓性を有し、変形可能である。  
図１（ｂ）は、歪検知部５０、第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２を例示する模式的斜視図である。
【０００９】
第１バイアス印加部ＢＡ１は、膜部５５の上に設けられる。例えば、第１バイアス印加部ＢＡ１は、膜部５５の一部の上に設けられる。第１バイアス印加部ＢＡ１は、磁性層を含む。第１バイアス印加部ＢＡ１は、例えば、積層された軟磁性層と硬質磁性層とを含む。
【００１０】
本願明細書において、「上に設けられる」状態は、直接接して設けられる状態の他に、間に他の要素が挿入されて設けられる状態も含む。  
以下の説明において、膜部５５から第１バイアス印加部ＢＡ１へ向かう方向をＺ軸方向（第１方向）とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向に対して垂直でありＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１１】
第２バイアス印加部ＢＡ２は、膜部５５の上に設けられる。例えば、第２バイアス印加部ＢＡ２は、膜部５５の一部の上に設けられる。第２バイアス印加部ＢＡ２は、Ｚ軸方向と交差する第２方向（例えばＸ軸方向）において第１バイアス印加部ＢＡ１と並ぶ。第２バイアス印加部ＢＡ２は、磁性層を含む。第２バイアス印加部ＢＡ２は、例えば、軟磁性層と硬質磁性層とを含む。
【００１２】
歪検知部５０は、膜部５５の上に設けられ、第１バイアス印加部ＢＡ１と第２バイアス印加部ＢＡ２との間に配置される。例えば、歪検知部５０は、膜部５５の一部の上に設けられる。歪検知部５０は、第１磁性層１０と、第２磁性層２０と、中間層３０と、を含む。歪検知部５０には、さらに別の層が含まれていてもよい（図３参照）。
【００１３】
第１磁性層１０は、磁性材料を含む。第１磁性層１０は、例えば、膜部５５の変形に応じて磁化の方向が変化する磁化自由層である。
【００１４】
第２磁性層２０は、膜部５５と第１磁性層１０との間に設けられる。第２磁性層２０は、磁性材料を含む。第２磁性層２０は、例えば、参照層である。参照層として、磁化の方向が固定された磁化固定層が用いられる。参照層は、磁化自由層であってもよい。
【００１５】
中間層３０は、第１磁性層１０と第２磁性層２０との間に設けられる。中間層３０は、金属、絶縁体および半導体の少なくともいずれかを含む。
【００１６】
本実施形態に係る歪検知素子２０１においては、歪検知部５０の両端にバイアス層（第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２）を設けることによって、高い感度を得ることができる。
【００１７】
まず、歪検知部５０について説明する。  
例えば、膜部５５の変形に対して、磁化自由層の磁化の方向は、磁化固定層の磁化の方向よりも容易に変化する。これにより、膜部５５に力Ｐ１が加わって膜部５５が変形した際に、磁化自由層の磁化と参照層の磁化との間の相対角度に変化が生じる。
【００１８】
図２（ａ）〜図２（ｃ）は、実施形態に用いられる歪検知部の動作を例示する模式図である。  
なお、図２（ａ）〜図２（ｃ）に表した例では、第１磁性層１０として磁化自由層を用い、第２磁性層２０として磁化固定層を用いている。図２では、見易さのために、歪検知部５０の各層の中で、第１磁性層１０、中間層３０および第２磁性層２０のみを示している。
【００１９】
本実施形態の歪検知部５０において、膜部５５が外部からの力に対して変形した（撓んだ）際に、歪検知部５０に歪が発生する。歪検知部５０の電気的特性（例えば電気抵抗）は、膜部５５の変形に応じて変化する。
【００２０】
歪検知部５０が歪センサとして機能する動作は、「逆磁歪効果」と「磁気抵抗効果」との応用に基づく。「逆磁歪効果」は、磁化自由層に用いられる強磁性層において得られる。「磁気抵抗効果」は、磁化自由層と中間層と磁化固定層との積層膜において発現する。
【００２１】
「逆磁歪効果」は、強磁性体の磁化が強磁性体に生じた歪によって変化する現象である。すなわち、歪検知部５０の積層膜に、外部から応力が加えられ、歪が生じると、磁化自由層の磁化方向が変化する。その結果、磁化自由層の磁化と磁化固定層の磁化との間の相対角度が変化する。この際に「磁気抵抗効果（ＭＲ効果）」により、電気抵抗の変化が引き起こされる。ＭＲ効果は、例えば、ＧＭＲ（Giant magnetoresistance）効果、または、ＴＭＲ(Tunneling magnetoresistance)効果などを含む。積層膜に電流を流すことで、磁化の向きの相対角度の変化を電気抵抗変化として読み取る。このようにして、ＭＲ効果は、発現する。
【００２２】
例えば、積層膜に印加された応力によって、歪検知部５０に歪が生じる。歪によって磁化自由層の磁化の向きが変化し、磁化自由層の磁化の向きと、磁化固定層の磁化の向きと、の相対角度が変化する。すなわち、逆磁歪効果によりＭＲ効果が発現する。
【００２３】
磁化自由層に用いられる強磁性材料が正の磁歪定数を有する場合は、磁化の方向と引張歪の方向との角度が小さくなり、磁化の方向と圧縮歪の方向との角度が大きくなるように、磁化の方向が変化する。磁化自由層に用いられる強磁性材料が負の磁歪定数を有する場合は、磁化の方向と引張歪の方向との角度が大きくなり、磁化の方向と圧縮歪の方向との角度が小さくなるように、磁化の方向が変化する。また、磁化自由層と磁化固定層の相対角度による抵抗変化の方向（電気抵抗の増大または減少）は、磁化自由層と中間層と磁化固定層との積層膜の材料の組み合わせによって、異なる。
【００２４】
以下、磁化自由層に用いられる強磁性材料および磁化固定層に用いられる強磁性材料が、それぞれ正の磁歪定数を有する場合について説明する。以下の例では、磁化自由層と中間層と磁化固定層との積層膜において、磁化自由層の磁化の方向と磁化固定層の磁化の方向との相対角度が小さくなるときに、歪検知部５０の電気的抵抗が減少する。
【００２５】
図２（ａ）は、歪検知部５０に引張応力ｔｓが加えられ、引張歪が生じた状態を示す。図２（ｂ）は、歪検知部５０に歪が生じていない状態（初期状態）を示す。図２（ｃ）は、歪検知部５０に圧縮応力ｃｓが加えられ、圧縮歪が生じた状態を示す。
【００２６】
初期状態における磁化自由層の磁化方向１０ｍと、初期状態における磁化固定層の磁化方向２０ｍと、の相対角度は、任意に設定される。例えば、初期状態における磁化自由層の磁化方向１０ｍは、磁気バイアスや歪検知部５０の形状異方性などによって、設定される。
【００２７】
図２（ａ）に示したように矢印の方向に引張歪が生じた場合、磁化自由層の磁化方向１０ｍは、初期状態と比べて、引張歪の方向との間の角度が小さくなるように変化する。図２（ａ）のように引張歪が生じた場合においては、図２（ｂ）の初期状態と比べて、磁化自由層の磁化方向１０ｍと、磁化固定層の磁化方向２０ｍと、の相対角度が小さくなる。これにより、歪検知部５０の電気抵抗が低くなる。
【００２８】
一方で、図２（ｃ）に示したように矢印の方向に圧縮歪が生じた場合、磁化自由層の磁化方向１０ｍは、初期状態と比べて、圧縮歪の方向との間の角度が大きくなるように変化する。図２（ｃ）のように圧縮歪が生じた場合は、図２（ｂ）の初期状態と比べて、磁化自由層の磁化方向１０ｍと、磁化固定層の磁化方向２０ｍと、の相対角度が大きくなる。これにより、歪検知部５０の電気抵抗が高くなる。
【００２９】
このようにして、歪検知部５０は、歪検知部５０に加わった歪の変化を電気抵抗の変化に変換することができる。上記の作用において得られる、単位歪（ｄε）あたりの磁気抵抗変化量（ｄＲ／Ｒ）をゲージファクタ（ＧＦ：gauge factor）と呼ぶ。ゲージファクタの高い歪検知部を実現することで高感度な歪検知素子を実現することができる。
【００３０】
例えば、磁化自由層には、磁化の方向が変化しやすい軟磁性材料が用いられる。これにより、高感度な歪検知素子が実現される。磁化自由層の材料がアモルファス状態（アモルファス材料）である場合、結晶磁気異方性が小さくなるため、より望ましい。ここでアモルファス状態とは、特定の結晶配列を長周期で持たない状態を指す。歪検知部の断面を透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）を用いて観察することで、アモルファス状態を確認することができる。
【００３１】
一方で、このことにより、磁化自由層の磁化は、反磁場の影響を受けやすくなる。例えば、磁化自由層の端部における磁極の影響によって反磁場が発生する。素子の寸法が小さくなると、この反磁場によって、磁化方向が乱れることがある。この磁化方向の乱れは、磁化自由層の磁化方向１０ｍと磁化固定層の磁化方向２０ｍとの相対角度の、歪検知部の歪みによる変化を小さくすることがある。
【００３２】
これに対して、図１（ｂ）に示した歪検知素子においては、歪検知部５０の対向する両端にバイアス層（第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２）が設けられる。このような歪検知素子では、バイアス層から印加された適度な強度の磁場によって、磁極の発生を抑えることができる。これにより、例えば歪による磁化の回転を妨げることなく、反磁場の影響を低減させることが可能となる。
【００３３】
実施形態においては、歪検知部５０の直径（Ｚ軸方向と交差する方向に沿った歪検知部５０の長さ）は、例えば、０．０５マイクロメートル（μｍ）以上１５μｍ以下とされる。このように素子の寸法が小さい場合において、磁化自由層の反磁場による影響を低減することで、歪検知素子の感度を高くすることができる。これにより、例えば、高分解能で高感度な歪検知素子を提供することができる。バイアス層から印加される磁場の強度およびバイアス層の位置などを調整することによって、歪検知部５０に適切なバイアス磁場を印加することができる。これにより、例えば、歪検知部５０に適切なバイアス磁場を印加することができる。したがって、反磁場を抑制し、歪検知素子の感度を高くすることができる。
【００３４】
次に、実施形態に係る歪検知素子２０１に用いられる歪検知部５０およびバイアス層の例について説明する。
【００３５】
まず、歪検知部５０の例について説明する。  
以下において、「材料Ａ／材料Ｂ」の記載は、材料Ａの層の上に、材料Ｂの層が設けられている状態を示す。
【００３６】
図３は、実施形態に用いられる歪検知部を例示する模式的斜視図である。  
図３に表したように、実施形態に用いられる歪検知部５０は、順に並べられた、下部電極５１と、下地層４１と、ピニング層４２と、第２磁化固定層４３と、磁気結合層４４と、第１磁化固定層（第２磁性層２０）と、中間層３０と、磁化自由層（第１磁性層１０）と、キャップ層４５と、上部電極５２と、を含む。
【００３７】
下地層４１には、例えば、Ｔａ／Ｒｕが用いられる。このＴａ層の厚さ（Ｚ軸方向の長さ）は、例えば、３ナノメートル（ｎｍ）である。このＲｕ層の厚さは、例えば、２ｎｍである。例えば、Ｔａ層のさらに下部に、Ｃｕ層などを設けてもよい。  
ピニング層４２には、例えば、７ｎｍの厚さのＩｒＭｎ層が用いられる。  
第２磁化固定層４３には、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。
【００３８】
磁気結合層４４には、例えば、０．９ｎｍの厚さのＲｕ層が用いられる。  
第１磁化固定層（第２磁性層２０）には、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。  
中間層３０には、例えば、２．０ｎｍの厚さのＭｇＯ層が用いられる。  
磁化自由層（第１磁性層１０）には、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０、Ｆｅ８０Ｂ２０が用いられる。  
キャップ層４５には、例えばＴａ、Ｒｕ、ＣｕおよびＭｇＯの少なくともいずれかが用いられる。
【００３９】
下部電極５１及び上部電極５２には、例えば、アルミニウム（Ａｌ）、アルミニウム銅合金（Ａｌ−Ｃｕ）、銅（Ｃｕ）、銀（Ａｇ）、銅銀合金（Ｃｕ−Ａｇ）及び、金（Ａｕ）の少なくともいずれかが用いられる。下部電極５１及び上部電極５２として、このような電気抵抗が比較的小さい材料を用いることで、歪検知部５０に効率的に電流を流すことができる。下部電極５１には、非磁性材料を用いることができる。
【００４０】
下部電極５１は、下部電極用の下地層（図示せず）と、キャップ層（図示せず）と、の間に、Ａｌ、Ａｌ−Ｃｕ、Ｃｕ、Ａｇ、及び、Ａｕの少なくともいずれかの層が設けられた構造を有しても良い。例えば、下部電極５１には、タンタル（Ｔａ）／銅（Ｃｕ）／タンタル（Ｔａ）などが用いられる。下部電極用の下地層としてＴａを用いることで、例えば、膜部５５と下部電極５１との密着性を向上することができる。下部電極用の下地層として、チタン（Ｔｉ）、または、窒化チタン（ＴｉＮ）などを用いても良い。下部電極のキャップ層としてＴａを用いることで、そのキャップ層の下の銅（Ｃｕ）などの酸化を防ぐことができる。下部電極用のキャップ層として、チタン（Ｔｉ）、または、窒化チタン（ＴｉＮ）などを用いても良い。
【００４１】
下地層４１には、バッファ層（図示せず）とシード層（図示せず）との積層構造を用いることができる。このバッファ層は、例えば、下部電極５１や膜部５５の表面の荒れを緩和し、バッファ層の上に積層される層の結晶性を改善する。また、素子作成時のストッパとしても有効である。バッファ層として、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、バナジウム（Ｖ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びクロム（Ｃｒ）よりなる群から選択された少なくともいずれかが用いられる。バッファ層として、これらの材料から選択された少なくとも１つの材料を含む合金を用いても良い。
【００４２】
バッファ層の厚さは、１ｎｍ以上２０ｎｍ以下が好ましい。バッファ層の厚さが薄すぎると、バッファ効果が失われるのに加えて、バイアス層を形成する際のプロセスが困難になる。バッファ層の厚さが厚すぎると、歪検知部５０の厚さが過度に厚くなる。バッファ層の上にシード層が形成され、そのシード層がバッファ効果を有することができる。バッファ層は省略しても良い。バッファ層の一部には、例えば、１０ｎｍの厚さのＴａ層が用いられる。例えば、Ｔａ層のさらに下部にＣｕ層などを設けてもよい。
【００４３】
シード層は、シード層の上に積層される層の結晶配向を制御する。シード層は、シード層の上に積層される層の結晶粒径を制御する。シード層として、ｆｃｃ構造（face-centered cubic structure：面心立方格子構造）、ｈｃｐ構造（hexagonal close-packed structure：六方最密格子構造）またはｂｃｃ構造（body-centered cubic structure：体心立方格子構造）の金属等が用いられる。
【００４４】
シード層として、ｈｃｐ構造のルテニウム（Ｒｕ）、ｆｃｃ構造のＮｉＦｅ、または、ｆｃｃ構造のＣｕを用いることにより、例えば、シード層の上のスピンバルブ膜の結晶配向をｆｃｃ（１１１）配向にすることができる。シード層には、例えば、２ｎｍの厚さのＣｕ層、または、２ｎｍの厚さのＲｕ層が用いられる。シード層の上に形成される層の結晶配向性を高める場合には、シード層の厚さは、１ｎｍ以上５ｎｍ以下が好ましい。シード層の厚さは、１ｎｍ以上３ｎｍ以下がより好ましい。これにより、結晶配向を向上させるシード層としての機能が十分に発揮される。一方、例えば、シード層の上に形成される層を結晶配向させない場合（例えば、アモルファスの磁化自由層を形成する場合など）には、シード層は省略しても良い。シード層としては、例えば、２ｎｍの厚さのＣｕ層が用いられる。
【００４５】
ピニング層４２は、例えば、ピニング層４２の上に形成される第２磁化固定層４３の強磁性層に、一方向異方性（unidirectional anisotropy）を付与して磁化を固定する。ピニング層４２には、例えば、反強磁性層が用いられる。ピニング層４２には、例えば、ＩｒＭｎ、ＰｔＭｎ、ＰｄＰｔＭｎ及びＲｕＲｈＭｎよりなる群から選択された少なくともいずれかが用いられる。十分な強さの一方向異方性を付与するために、ピニング層４２の厚さを適切に設定する。
【００４６】
ピニング層４２としてＰｔＭｎまたはＰｄＰｔＭｎが用いられる場合には、ピニング層４２の厚さは、８ｎｍ以上２０ｎｍ以下が好ましい。ピニング層４２の厚さは、１０ｎｍ以上１５ｎｍ以下がより好ましい。ピニング層４２としてＩｒＭｎを用いる場合には、ピニング層４２としてＰｔＭｎを用いる場合よりも薄いピニング層で、一方向異方性を付与することができる。この場合には、ピニング層４２の厚さは、４ｎｍ以上１８ｎｍ以下が好ましい。ピニング層４２の厚さは、５ｎｍ以上１５ｎｍ以下がより好ましい。ピニング層４２には、例えば、７ｎｍの厚さのＩｒ２２Ｍｎ７８層が用いられる。
【００４７】
ピニング層４２として、ハード磁性層を用いても良い。ハード磁性層として、例えば、ＣｏＰｔ（Ｃｏの比率は、５０％以上８５％以下）、（ＣｏｘＰｔ１００−ｘ）１００−ｙＣｒｙ（ｘは５０％以上８５％以下、ｙは０％以上４０％以下）、または、ＦｅＰｔ（Ｐｔの比率は４０％以上６０％以下）などを用いても良い。
【００４８】
第２磁化固定層４３には、例えば、ＣｏｘＦｅ１００−ｘ合金（ｘは０％以上１００％以下）、ＮｉｘＦｅ１００−ｘ合金（ｘは０％以上１００％以下）、または、これらに非磁性元素を添加した材料が用いられる。第２磁化固定層４３として、例えば、Ｃｏ、Ｆｅ及びＮｉよりなる群から選択された少なくともいずれかが用いられる。第２磁化固定層４３として、これらの材料から選択された少なくとも１つの材料を含む合金を用いても良い。第２磁化固定層４３として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金（ｘは０％以上１００％以下、ｙは０％以上３０％以下）を用いることもできる。第２磁化固定層４３として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いることで、素子のサイズが小さい場合にも歪検知部５０間のばらつきを抑えることができる。
【００４９】
第２磁化固定層４３の厚さは、例えば、１．５ｎｍ以上５ｎｍ以下が好ましい。これにより、例えば、ピニング層４２による一方向異方性磁場の強度をより強くすることができる。例えば、第２磁化固定層４３の上に形成される磁気結合層４４を介して、第２磁化固定層４３と第１磁化固定層（第２磁性層２０）との間の反強磁性結合磁場の強度をより強くすることができる。第２磁化固定層４３の磁気膜厚（飽和磁化Ｂｓと厚さｔとの積（Ｂｓ・ｔ））は、第１磁化固定層の磁気膜厚と実質的に等しいことが好ましい。
【００５０】
Ｃｏ４０Ｆｅ４０Ｂ２０の薄膜の飽和磁化は、約１．９Ｔ（テスラ）である。例えば、第１磁化固定層（第２磁性層２０）として、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層を用いる場合には、第１磁化固定層の磁気膜厚は、１．９Ｔ×３ｎｍであり、５．７Ｔｎｍとなる。一方、Ｃｏ７５Ｆｅ２５の飽和磁化は、約２．１Ｔである。上記と等しい磁気膜厚が得られる第２磁化固定層４３の厚さは、５．７Ｔｎｍ／２．１Ｔであり、２．７ｎｍとなる。この場合、第２磁化固定層４３には、約２．７ｎｍの厚さのＣｏ７５Ｆｅ２５を用いることが好ましい。第２磁化固定層４３として、例えば、２．５ｎｍの厚さのＣｏ７５Ｆｅ２５層が用いられる。
【００５１】
歪検知素子２０１においては、第２磁化固定層４３と磁気結合層４４と第１磁化固定層（第２磁性層２０）とのシンセティックピン構造が用いられている。その代わりに、１層の磁化固定層からなるシングルピン構造を用いても良い。シングルピン構造を用いる場合には、磁化固定層として、例えば、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。シングルピン構造の磁化固定層に用いる強磁性層として、上述した第１磁化固定層の材料と同じ材料を用いても良い。
【００５２】
磁気結合層４４は、第２磁化固定層４３と第１磁化固定層（第２磁性層２０）との間に反強磁性結合を生じさせる。磁気結合層４４は、シンセティックピン構造を形成する。磁気結合層４４として、例えば、Ｒｕが用いられる。磁気結合層４４の厚さは、０．８ｎｍ以上１ｎｍ以下であることが好ましい。第２磁化固定層４３と第１磁化固定層との間に十分な反強磁性結合を生じさせる材料であれば、磁気結合層４４としてＲｕ以外の材料を用いても良い。磁気結合層４４の厚さは、ＲＫＫＹ（Ruderman-Kittel-Kasuya-Yosida）結合のセカンドピーク（２ｎｄピーク）に対応する０．８ｎｍ以上１ｎｍ以下の厚さに設定することができる。さらに、磁気結合層４４の厚さは、ＲＫＫＹ結合のファーストピーク（１ｓｔピーク）に対応する０．３ｎｍ以上０．６ｎｍ以下の厚さに設定しても良い。磁気結合層４４として、例えば、０．９ｎｍの厚さのＲｕが用いられる。これにより、高信頼性の結合がより安定して得られる。
【００５３】
第１磁化固定層（第２磁性層２０）に用いられる磁性層は、ＭＲ効果に直接的に寄与する。第１磁化固定層として、例えば、Ｃｏ−Ｆｅ−Ｂ合金が用いられる。具体的には、第１磁化固定層として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金（ｘは０％以上１００％以下、ｙは０％以上３０％以下）を用いることもできる。第１磁化固定層として、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いた場合には、例えば、検知素子のサイズが小さい場合においても、結晶粒に起因した素子間のばらつきを抑えることができる。
【００５４】
第１磁化固定層の上に形成される層（例えばトンネル絶縁層（図示せず））を平坦化することができる。トンネル絶縁層の平坦化により、トンネル絶縁層の欠陥密度を減らすことができる。これにより、より低い面積抵抗でより大きいＭＲ変化率が得られる。例えば、トンネル絶縁層の材料としてＭｇＯを用いる場合には、（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙのアモルファス合金を用いることで、トンネル絶縁層の上に形成されるＭｇＯ層の（１００）配向性を強めることができる。ＭｇＯ層の（１００）配向性をより高くすることで、より大きいＭＲ変化率が得られる。（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金は、アニール時にＭｇＯ層の（１００）面をテンプレートとして結晶化する。このため、ＭｇＯと（ＣｏｘＦｅ１００−ｘ）１００−ｙＢｙ合金との良好な結晶整合が得られる。良好な結晶整合を得ることで、より大きいＭＲ変化率が得られる。
【００５５】
第１磁化固定層（第２磁性層２０）として、Ｃｏ−Ｆｅ−Ｂ合金以外に、例えば、Ｆｅ−Ｃｏ合金を用いても良い。  
第１磁化固定層がより厚いと、より大きなＭＲ変化率が得られる。より大きな固定磁場を得るためには、第１磁化固定層は薄いほうが好ましい。ＭＲ変化率と固定磁場との間には、第１磁化固定層の厚さにおいてトレードオフの関係が存在する。第１磁化固定層としてＣｏ−Ｆｅ−Ｂ合金を用いる場合には、第１磁化固定層の厚さは、１．５ｎｍ以上５ｎｍ以下が好ましい。第１磁化固定層の厚さは、２．０ｎｍ以上４ｎｍ以下がより好ましい。
【００５６】
第１磁化固定層には、上述した材料の他に、ｆｃｃ構造のＣｏ９０Ｆｅ１０合金、または、ｈｃｐ構造のＣｏ、または、ｈｃｐ構造のＣｏ合金が用いられる。第１磁化固定層として、Ｃｏ、Ｆｅ及びＮｉよりなる群から選択された少なくとも１つが用いられる。第１磁化固定層として、これらの材料から選択された少なくとも１つの材料を含む合金が用いられる。第１磁化固定層として、ｂｃｃ構造のＦｅＣｏ合金材料、５０％以上のコバルト組成を含むＣｏ合金、または、５０％以上のＮｉ組成の材料を用いることで、例えば、より大きなＭＲ変化率が得られる。第１磁化固定層として、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＦｅＧｅ、Ｃｏ２ＭｎＳｉ、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＦｅＡｌ、Ｃｏ２ＭｎＧａ０．５Ｇｅ０．５、及び、Ｃｏ２ＦｅＧａ０．５Ｇｅ０．５などのホイスラー磁性合金層を用いることもできる。例えば、第１磁化固定層として、３ｎｍの厚さのＣｏ４０Ｆｅ４０Ｂ２０層が用いられる。  
中間層３０は、第１磁性層１０と第２磁性層２０との磁気的な結合を分断する。中間層３０には、金属、絶縁体または半導体が用いられる。この金属としては、例えば、Ｃｕ、ＡｕまたはＡｇ等が用いられる。中間層３０として金属を用いる場合、中間層３０の厚さは、例えば、１ｎｍ以上７ｎｍ以下程度である。この絶縁体または半導体としては、例えば、マグネシウム酸化物（ＭｇＯ等）、アルミ酸化物（Ａｌ２Ｏ３等）、チタン酸化物（ＴｉＯ等）、亜鉛酸化物（ＺｎＯ等）、または、酸化ガリウム（Ｇａ−Ｏ）などが用いられる。中間層３０として絶縁体または半導体を用いる場合は、中間層３０の厚さは、例えば０．６ｎｍ以上２．５ｎｍ以下程度である。中間層３０として、例えば、ＣＣＰ（Current-Confined-Path）スペーサ層を用いても良い。スペーサ層としてＣＣＰスペーサ層を用いる場合には、例えば、酸化アルミニウム（Ａｌ２Ｏ３）の絶縁層中に銅（Ｃｕ）メタルパスが形成された構造が用いられる。例えば、中間層３０として、１．５ｎｍの厚さのＭｇＯ層が用いられる。
【００５７】
磁化自由層（第１磁性層１０）には、例えば、強磁性体材料が用いられる。磁化自由層に用いる材料として、例えばＦｅＣｏ合金、ＮｉＦｅ合金等が用いられる。さらに、磁化自由層には、Ｃｏ−Ｆｅ−Ｂ合金、Ｆｅ−Ｃｏ−Ｓｉ−Ｂ合金、λｓ（磁歪定数）が大きいＦｅ−Ｇａ合金、Ｆｅ−Ｃｏ−Ｇａ合金、Ｔｂ−Ｍ−Ｆｅ合金（Ｍは、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ及びＥｒよりなる群から選択された少なくとも１つ。）、Ｔｂ−Ｍ１−Ｆｅ−Ｍ２合金（Ｍ１は、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｈｏ及びＥｒよりなる群から選択された少なくとも１つ。Ｍ２は、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｃｕ、Ｎｂ、Ｍｏ、Ｗ及びＴａよりなる群から選択された少なくとも１つ。）、Ｆｅ−Ｍ３−Ｍ４−Ｂ合金（Ｍ３は、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｃｕ、Ｎｂ、Ｍｏ、Ｗ及びＴａよりなる群から選択された少なくとも１つ。Ｍ４は、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｔｂ、Ｄｙ及びＥｒよりなる群から選択された少なくとも１つ。）、Ｎｉ、Ｆｅ−Ａｌやフェライト（Ｆｅ３Ｏ４、（ＦｅＣｏ）３Ｏ４）など）等が用いられる。磁化自由層の厚さ（Ｚ軸方向に沿った厚さ）は、例えば２ｎｍ以上である。
【００５８】
磁化自由層（第１磁性層１０）には、ホウ素（ボロン）を含有した磁性材料を用いてもよい。磁化自由層には、例えば、Ｆｅ、Ｃｏ、Ｎｉから選択される少なくとも一つの元素とホウ素（Ｂ）を含む合金を用いることができる。例えば、磁化自由層は、Ｃｏ４０Ｆｅ４０Ｂ２０合金を含む。磁化自由層に、Ｆｅ、Ｃｏ、Ｎｉから選択される少なくとも一つの元素とホウ素（Ｂ）を含む合金を用いる場合、高磁歪を促進する元素として、Ｇａ、Ａｌ、Ｓｉ、Ｗなどを添加しても良い。例えば、Ｆｅ−Ｇａ−Ｂ合金やＦｅ−Ｃｏ−Ｇａ−Ｂ合金やＦｅ−Ｃｏ−Ｓｉ−Ｂ合金を用いても良い。このようなホウ素を含有する磁性材料を用いることで磁化自由層の保磁力（Ｈｃ）が低いものとなり、歪に対する磁化の方向の変化が容易となり、高い歪感度を得ることができる。
【００５９】
磁化自由層に含まれるＢ濃度は、アモルファス構造を得る観点で５ａｔ．％以上が好ましく、一方でＢ濃度が高すぎると磁歪が減少するため３５ａｔ．％以下が好ましい。つまり、５ａｔ．％以上３５ａｔ．％以下が好ましく、１０ａｔ．％以上３０ａｔ．％以下がさらに好ましい。
【００６０】
磁化自由層は、多層構造を有しても良い。中間層３０としてＭｇＯのトンネル絶縁層を用いる場合には、中間層３０に接する界面には、Ｃｏ−Ｆｅ−Ｂ合金の層を設けることが好ましい。これにより、高い磁気抵抗効果が得られる。この場合、中間層３０の上にはＣｏ−Ｆｅ−Ｂ合金の層を設け、その上には磁歪定数の大きい他の磁性材料を設けることができる。上述したように磁化自由層を多層構造とする場合、例えば、Ｃｏ−Ｆｅ−Ｂ（２ｎｍ）／Ｆｅ−Ｃｏ−Ｓｉ−Ｂ（４ｎｍ）などを用いることが出来る。
【００６１】
キャップ層４５は、キャップ層４５の下に設けられる層を保護する。キャップ層４５には、例えば、複数の金属層が用いられる。キャップ層４５には、例えば、Ｔａ層とＲｕ層との２層構造（Ｔａ／Ｒｕ）が用いられる。このＴａ層の厚さは、例えば１ｎｍであり、このＲｕ層の厚さは、例えば５ｎｍである。キャップ層４５として、Ｔａ層やＲｕ層の代わりに他の金属層を設けても良い。キャップ層４５の構成は、任意である。例えば、Ｍｇ酸化物などの非磁性材料を用いることができる。キャップ層４５の下に設けられる層を保護可能なものであれば、キャップ層４５として、他の材料を用いても良い。
【００６２】
次に、バイアス層（第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２）の例について説明する。
【００６３】
図４（ａ）〜図４（ｃ）は、第１の実施形態に係る歪検知素子の一部を例示する模式図である。  
図４（ａ）は、バイアス層と歪検知部５０とを例示する模式的平面図である。  
図４（ｂ）は、図４（ａ）のＡ−Ａ’線における断面を例示する模式的断面図である。  図４（ｃ）は、図４（ａ）のＢ−Ｂ’線における断面を例示する模式的断面図である。
図４（ａ）に表したように、歪検知部５０は、第１バイアス印加部ＢＡ１を含む積層部ＳＢ１と、第２バイアス印加部ＢＡ２を含む積層部ＳＢ２と、の間に設けられている。この例では、第１バイアス印加部ＢＡ１の平面形状および第２バイアス印加部ＢＡ２の平面形状は、矩形状である。但し、第１バイアス印加部ＢＡ１の平面形状および第２バイアス印加部ＢＡ２の平面形状は、設計の範囲で任意の形状をとることができる。
【００６４】
図４（ｂ）に表したように、積層部ＳＢ１および積層部ＳＢ２のそれぞれは、第１方向（Ｚ軸方向）における積層構造と、第２方向（Ｘ軸方向）における積層構造と、を有する。
【００６５】
積層部ＳＢ１のＺ軸方向における積層構造は、以下である。  
積層部ＳＢ１には、第１絶縁層９１ａと、第１バイアス印加部ＢＡ１と、第１保護層８１と、第１上部絶縁層９１ｕと、がＺ軸方向において積層されている。第１バイアス印加部ＢＡ１は、第１中間磁性層７１ａと、第１バイアス磁性層６１ａと、を含む。  
第１バイアス磁性層６１ａは、膜部５５と、第１上部絶縁層９１ｕと、の間に設けられる。第１中間磁性層７１ａは、膜部５５と、第１バイアス磁性層６１ａと、の間に設けられる。第１絶縁層９１ａは、膜部５５と、第１中間磁性層７１ａと、の間に設けられる。第１保護層８１は、第１上部絶縁層９１ｕと第１バイアス磁性層６１ａとの間に設けられる。
【００６６】
積層部ＳＢ１のＸ軸方向における積層構造は、以下である。  
積層部ＳＢ１には、第１サイド絶縁層９１ｓと、第１バイアス印加部ＢＡ１と、第１保護層８１と、第１上部絶縁層９１ｕと、がＸ軸方向において積層されている。第１バイアス印加部ＢＡ１は、第１サイド中間磁性層７１ｓと、第１サイド磁性層６１ｓと、をさらに含む。  
第１サイド磁性層６１ｓは、第１上部絶縁層９１ｕと、歪検知部５０の少なくとも一部と、の間に設けられる。第１サイド中間磁性層７１ｓは、第１サイド磁性層６１ｓと、歪検知部５０の少なくとも一部と、の間に設けられる。第１サイド絶縁層９１ｓは、第１サイド中間磁性層７１ｓと、歪検知部５０の少なくとも一部と、の間に設けられる。第１保護層８１は、第１上部絶縁層９１ｕと第１サイド磁性層６１ｓとの間に設けられる。
【００６７】
歪検知部５０の第１磁性層１０の少なくとも一部は、Ｘ軸方向において第１バイアス磁性層６１ａの少なくとも一部と重なっている。第１サイド中間磁性層７１ｓの一部は、第１バイアス磁性層６１ａと歪検知部５０の少なくとも一部との間に位置する。
【００６８】
第１絶縁層９１ａと第１サイド絶縁層９１ｓとは、連続して設けられている。例えば、第１絶縁層９１ａと第１サイド絶縁層９１ｓとは、同じ材料を含み、同時に形成される。この場合、第１絶縁層９１ａと第１サイド絶縁層９１ｓとの間には、明確な境界が無くてもよい。以下の説明では、第１絶縁層９１ａと第１サイド絶縁層９１ｓとを併せて、絶縁層９１と呼ぶ場合がある。
【００６９】
第１中間磁性層７１ａと第１サイド中間磁性層７１ｓとは、連続して設けられている。例えば、第１中間磁性層７１ａと第１サイド中間磁性層７１ｓとは、同じ材料を含み、同時に形成される。この場合、第１中間磁性層７１ａと第１サイド中間磁性層７１ｓとの間には、明確な境界が無くてもよい。以下の説明では、第１中間磁性層７１ａと第１サイド中間磁性層７１ｓとを併せて、中間磁性層７１と呼ぶ場合がある。
【００７０】
第１バイアス磁性層６１ａと第１サイド磁性層６１ｓとは、連続して設けられている。例えば、第１バイアス磁性層６１ａと第１サイド磁性層６１ｓとは、同じ材料を含み、同時に形成される。この場合、第１バイアス磁性層６１ａと第１サイド磁性層６１ｓとの間には、明確な境界が無くてもよい。以下の説明では、第１バイアス磁性層６１ａと第１サイド磁性層６１ｓとを併せて、バイアス磁性層６１と呼ぶ場合がある。
【００７１】
絶縁層９１および第１上部絶縁層９１ｕのそれぞれは、例えば、Ｓｉ酸化物およびＡｌ酸化物の少なくともいずれかを含む。  
例えば、第１サイド絶縁層９１ｓの厚さ（Ｘ軸方向に沿った厚さ）は、第１絶縁層９１ａの厚さ（Ｚ軸方向に沿った厚さ）以下である。第１絶縁層９１ａの厚さは、例えば、２ｎｍ以上２０ｎｍ以下である。これにより、下部下地層４１と第１バイアス印加部ＢＡ１との間、および、下部電極５１と第１バイアス印加部ＢＡ１との間、を電気的に絶縁することができる。また、第１絶縁層９１ａの上に形成される第１バイアス印加部ＢＡ１のＺ軸方向における位置を、第１磁性層１０のＺ軸方向における位置に対して調整することができる。第１絶縁層９１ａが薄すぎると、電気的な絶縁が保たれない。また、第１絶縁層９１ａとなる絶縁膜を厚く形成した場合には、この絶縁膜に深い穴を形成して、第１磁性層１０の位置と第１バイアス印加部ＢＡ１の位置とを合わせることとなる。この場合には、穴を形成する際にリデポジション（re-deposition：再付着）が生じやすくなる。これにより、歪検知部５０を流れる電流がシャントしてしまうリスクがあり好ましくない。  
第１サイド絶縁層９１ｓの厚さは、例えば、２ｎｍ以上２０ｎｍ以下である。第１サイド絶縁層９１ｓによって、第１バイアス印加部ＢＡ１と歪検知部５０とは物理的に分離され、電気的に絶縁されている。ここで、バイアス層の材料や歪検知部５０の通電方式によっては、第１サイド絶縁層９１ｓを必ずしも設けなくてもよい。第１サイド絶縁層９１ｓが薄すぎると、電気的な絶縁が保たれない。また、第１サイド絶縁層９１ｓが厚すぎると、第１バイアス印加部ＢＡ１と第１磁性層１０との間の距離が離れてしまい、磁気的な断絶が大きくなり、反磁場抑制効果が低下する。
【００７２】
第１バイアス印加部ＢＡ１からの磁束の漏れ分も考慮すると、第１バイアス印加部ＢＡ１の磁気膜厚（飽和磁化と膜厚との積）は、第１磁性層１０の磁気膜厚よりも厚いことが好ましい。ここで、第１バイアス印加部ＢＡ１の膜厚とは、Ｚ軸方向に沿った、第１バイアス磁性層６１ａの厚さと第１中間磁性層７１ａの厚さとの合計である。  
バイアス磁性層６１には、Ｃｏ系硬質磁性層を用いることが望ましい。例えば、バイアス磁性層６１は、コバルト（Ｃｏ）と白金（Ｐｔ）とを含む合金（ＣｏＰｔ）を含む。バイアス磁性層６１の磁化方向は、外部磁場による着磁によって一方向に固定される。一方向に磁化が固定されたバイアス磁性層６１から、バイアス磁場が第１磁性層１０に加えられる。
【００７３】
例えば、第１サイド磁性層６１ｓの厚さ（Ｘ軸方向に沿った厚さ）は、第１バイアス磁性層６１ａの厚さ（Ｚ軸方向に沿った厚さ）以下である。例えば、第１バイアス磁性層６１ａの厚さは、５ｎｍ以上４０ｎｍ以下である。（第１サイド磁性層６１ｓの厚さは、２ｎｍ以上２０ｎｍ以下である。）
【００７４】
中間磁性層７１には、Ｃｏ系硬質磁性層のｃ軸面内配向を促す材料を用いることが望ましい。これにより、バイアス磁性層６１に用いられるＣｏ系硬質磁性層の保磁力Ｈｃおよび残留磁化を向上させることができる。例えば、ｂｃｃ構造を有する合金を下地層として用いることで、Ｃｏ系硬質磁性層のｃ軸面内配向を促すことができる。  
反磁場による特性の劣化を抑制するために、いたずらにバイアス磁性層６１を厚くして、強いバイアス磁場を印加しただけでは、反磁場抑制にとどまらず、歪みによる第１磁性層１０の磁化方向の変化を妨げてしまう。このため、バイアス磁性層６１を厚くしただけでは、素子特性が劣化する。  
反磁場の問題は、第１磁性層１０のエッジ部分の磁区をいかに抑えるかにあり、素子エッジ部分に効率よくバイアス磁性層からの磁場を伝えなければならない。そのため、バイアス印加部の飽和磁化は高い方が望ましい。
一方で、安定的なバイアス磁場の印加の為に、第１バイアス磁性層６１ａの保磁力は高いことが望ましい。ＣｏＰｔ系材料はこの点で優れている。しかしながら、ＣｏＰｔ系材料の飽和磁化は、比較的低い。
そこで、バイアス印加膜として高飽和磁化を得るために、中間磁性層７１に高飽和磁化の材料を用いて、第１バイアス磁性層６１ａと積層させる。このため、中間磁性層７１の飽和磁化は、第１バイアス磁性層６１ａの飽和磁化よりも大きいことが望ましい。さらには、中間磁性層７１は、第１磁性層１０の磁化に対して、十分な飽和磁化を有することが望ましい。  
さらに、バイアス磁性層６１からのバイアス磁場を有効に第１磁性層１０に印加させるためにも、中間磁性層７１の飽和磁化は、バイアス磁性層６１の飽和磁化よりも、大きいことが望ましく、中間磁性層７１は、第１バイアス磁性層６１ａからの磁場の流れを妨げないように軟磁気特性を持つことが望ましい。以上のことから、中間磁性層７１には、ｂｃｃ構造を有し、高飽和磁化をもつ軟磁性体を用いることが望ましい。よって、中間磁性層７１は、大きな飽和磁化を有する鉄（Ｆｅ）を含むことが望ましい。例えば、中間磁性層７１は、鉄とコバルトとを含む合金を含む。
【００７５】
例えば、第１サイド中間磁性層７１ｓの厚さ（Ｘ軸方向に沿った厚さ）は、第１中間磁性層７１ａの厚さ（Ｚ軸方向に沿った厚さ）以下である。第１中間磁性層７１ａの厚さは、３ｎｍ以上１０ｎｍ以下である。これにより、例えば、その上に形成される第１バイアス磁性層６１ａのｃ軸面内配向を促すことができる。また、飽和磁化の高い中間磁性層７１により、バイアス印加膜の飽和磁化を大きくすることができる。一方で、中間磁性層７１の寄与が大きくなりすぎると、第１バイアス印加部ＢＡ１の保磁力の著しい低下が生じる。よって、第１バイアス印加部ＢＡ１の総膜厚（Ｚ軸方向に沿った、第１バイアス磁性層６１ａの厚さと第１中間磁性層７１ａの厚さとの合計）に対する、第１中間磁性層７１ａの厚さの割合が３０％以下であることが望ましい。第１サイド中間磁性層７１ｓの厚さは、２ｎｍ以上１０ｎｍ以下である。これにより、例えば、バイアス磁性層６１からのバイアス磁場が有効に第１磁性層１０に印加される。
【００７６】
第１保護層８１は、歪検知部５０に合わせて形成された第１バイアス印加部ＢＡ１を、その後の素子形成工程におけるダメージから保護する。第１保護層８１には、ＣｒおよびＣｕの少なくともいずれかを用いることができる。
【００７７】
積層部ＳＢ２のＺ軸方向における積層構造は、以下である。  
積層部ＳＢ２には、第２絶縁層９２ａと、第２バイアス印加部ＢＡ２と、第２保護層８２と、第２上部絶縁層９２ｕと、がＺ軸方向において積層されている。第２バイアス印加部ＢＡ２は、第２中間磁性層７２ａと、第２バイアス磁性層６２ａと、を含む。  
第２バイアス磁性層６２ａは、膜部５５と、第２上部絶縁層９２ｕと、の間に設けられる。第２中間磁性層７２ａは、膜部５５と、第２バイアス磁性層６２ａと、の間に設けられる。第２絶縁層９２ａは、膜部５５と、第２中間磁性層７２ａと、の間に設けられる。第２保護層８２は、第２上部絶縁層９２ｕと第２バイアス磁性層６２ａとの間に設けられる。
【００７８】
積層部ＳＢ２のＸ軸方向における積層構造は、以下である。  
積層部ＳＢ２には、第２サイド絶縁層９２ｓと、第２バイアス印加部ＢＡ２と、第２保護層８２と、第２上部絶縁層９２ｕと、がＸ軸方向において積層されている。第２バイアス印加部ＢＡ２は、第２サイド中間磁性層７２ｓと、第２サイド磁性層６２ｓと、をさらに含む。  
第２サイド磁性層６２ｓは、第２上部絶縁層９２ｕと、歪検知部５０の少なくとも一部と、の間に設けられる。第２サイド中間磁性層７２ｓは、第２サイド磁性層６２ｓと、歪検知部５０の少なくとも一部と、の間に設けられる。第２サイド絶縁層９２ｓは、第２サイド中間磁性層７２ｓと、歪検知部５０の少なくとも一部と、の間に設けられる。第２保護層８２は、第２上部絶縁層９２ｕと第２サイド磁性層６２ｓとの間に設けられる。
【００７９】
歪検知部５０の第１磁性層１０の少なくとも一部は、Ｘ軸方向において第２バイアス磁性層６２ａの少なくとも一部と重なっている。第２サイド中間磁性層７２ｓの一部は、第２バイアス磁性層６２ａと歪検知部５０の少なくとも一部との間に位置する。
【００８０】
第２絶縁層９２ａと第２サイド絶縁層９２ｓとは、連続して設けられている。以下の説明では、第２絶縁層９２ａと第２サイド絶縁層９２ｓとを併せて、絶縁層９２と呼ぶ場合がある。  
第２中間磁性層７２ａと第２サイド中間磁性層７２ｓとは、連続して設けられている。以下の説明では、第２中間磁性層７２ａと第２サイド中間磁性層７２ｓとを併せて、中間磁性層７２と呼ぶ場合がある。  
第２中間磁性層７２ａと第２サイド中間磁性層７２ｓとは、連続して設けられている。
以下の説明では、第２バイアス磁性層６２ａと第２サイド磁性層６２ｓとを併せて、バイアス磁性層６２と呼ぶ場合がある。
【００８１】
その他、第２絶縁層９２ａ、第２中間磁性層７２ａ、第２バイアス磁性層６２ａ、第２保護層８２、第２上部絶縁層９２ｕ、第２サイド絶縁層９２ｓ、第２サイド中間磁性層７２ｓおよび第２サイド磁性層６２ｓには、それぞれ、第１絶縁層９１ａ、第１中間磁性層７１ａ、第１バイアス磁性層６１ａ、第１保護層８１、第１上部絶縁層９１ｕ、第１サイド絶縁層９１ｓ、第１サイド中間磁性層７１ｓおよび第１サイド磁性層６１ｓと同様の説明を適用することができる。また、絶縁層９１と絶縁層９２とは、例えば、連続して設けられている。絶縁層９１と絶縁層９２とは、同じ材料を含み、同時に形成される場合がある。
なお、積層部ＳＢ１および積層部ＳＢ２の上には、絶縁層９０が積層されている。例えば、絶縁層９０は、バイアス層の金属部分が表面に露出しないように、図４（ａ）に表した範囲のうち歪検知部５０以外の全体を覆うように設けられる。
【００８２】
以上のようなバイアス印加部を設けることにより、適切なバイアス磁場を第１磁性層１０に印加することが可能となる。
【００８３】
以下、本実施形態に係る歪検知素子についての検討結果について説明する。
【００８４】
本実施形態に係る歪検知素子２０１として、第１試料Ｓ０１について検討した。  
第１試料Ｓ０１に含まれる各層の材料や厚さは、以下である。組成比や厚さの数値は、設計値である。  
（歪検知部）
下地層４１：Ｔａ（１ｎｍ）／Ｃｕ（３ｎｍ）／Ｔａ（１０ｎｍ）／Ｒｕ（２ｎｍ）
ピニング層４２：Ｉｒ２２Ｍｎ７８  （７ｎｍ）
第２磁化固定層４３：Ｃｏ７５Ｆｅ２５  （２．５ｎｍ）
磁気結合層４４：Ｒｕ  （０．９ｎｍ）
第１磁化固定層（第２磁性層２０）：Ｃｏ４０Ｆｅ４０Ｂ２０  （３ｎｍ）
中間層３０：ＭｇＯ  （２ｎｍ）
磁化自由層（第１磁性層１０）：Ｃｏ４０Ｆｅ４０Ｂ２０  （４ｎｍ）
キャップ層４５：ＭｇＯ（２ｎｍ）／Ｃｕ（１ｎｍ）／Ｔａ（２ｎｍ）／Ｒｕ（２２ｎｍ）
（積層部ＳＢ１）
絶縁層９１：ＡｌＯｘ（１０ｎｍ）
中間磁性層７１：Ｆｅ８５Ｃｏ１５ （５ｎｍ）
バイアス磁性層６１：Ｃｏ８０Ｐｔ２０  （１．３ｎｍ）
第１保護層８１：Ｃｒ  （５ｎｍ）
第１上部絶縁層９１ｕ：ＡｌＯｘ
なお、本実施の形態に係る歪検知素子の作成においては、積層部ＳＢ１の厚さは、歪検知部５０の近傍において設計値よりも薄くなる。積層部ＳＢ２の材料や厚さは、積層部ＳＢ１と同様である。第１試料Ｓ０１の積層構造は、図３および図４において説明した例と同様である。第１試料Ｓ０１の素子サイズ（Ｚ軸方向に沿って見たときの歪検知部の大きさ）は、１０μｍ×１０μｍである。
【００８５】
また、参考例として、第２試料Ｓ０２および第３試料Ｓ０３について検討した。第２試料Ｓ０２においては、第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２が設けられない。これ以外については、第２試料Ｓ０２は、第１試料Ｓ０１と同様である。第３試料Ｓ０３においても、第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２が設けられない。さらに、第３試料Ｓ０３では、素子サイズは、２０μｍ×２０μｍである。これ以外については、第３試料Ｓ０３は、第２試料Ｓ０２と同様である。
【００８６】
第１試料Ｓ０１〜第３試料Ｓ０３の歪検知素子は、いずれも垂直通電素子である。これらの試料は、フォトリソグラフィおよびミリングを用いた加工によって形成される。
【００８７】
第１試料Ｓ０１〜第３試料Ｓ０３においては、歪検知部の積層膜を形成後、６５００エルステッド（Ｏｅ）の磁場を印加しながら、３２０℃、１時間のアニールを行った。これにより、第１および第２磁化固定層の磁化を固着した。第１試料Ｓ０１においては、バイアス層を形成後、６５００Ｏｅの外部磁場を印加して、バイアス磁性層６１および６２の磁化を固着した。
【００８８】
図５は、第１の実施形態に係る歪検知素子を例示する顕微鏡像である。  
図５は、第１試料Ｓ０１のバイアス層を含む領域の断面ＴＥＭ像を示す。図５は、図４（ｂ）に示した模式的断面図の一部に対応する。
【００８９】
図５に示すように、アモルファス状態である磁化自由層（第１磁性層１０）に隣接するように積層部ＳＢ１（第１バイアス印加部ＢＡ１）が設けられている。図５では、図４（ｂ）において説明した積層構造を確認することができる。
【００９０】
図６（ａ）及び図６（ｂ）は、歪検知素子の特性を例示するグラフ図である。  
図６（ａ）及び図６（ｂ）は、歪検知素子における、磁場Ｈ（Ｏｅ）と、歪検知部の電気抵抗Ｒ（Ｏｈｍ）と、の関係（ＲＨループ）を示す。バイアス磁場の方向と同じ向きを、測定磁場の正方向としている。
【００９１】
図６（ａ）は、バイアス層が設けられない第２試料Ｓ０２の特性を例示する。図６（ｂ）は、バイアス層が設けられた第１試料Ｓ０１の特性を例示する。
【００９２】
図６（ａ）のＲＨループにおいては、比較的角型性のよい、磁化容易軸のループ形状が得られている。しかし、図６（ａ）のＲＨループの一部には、飽和に至るまでの過程において、ステップ状の振る舞いが見られ、飽和するためには、５０Ｏｅ以上の磁場が必要である。これは、反磁場の寄与により、歪検知部の内部に磁区が発生していることを示唆する。
【００９３】
図６（ｂ）に表したように、バイアス層が設けられた素子のＲＨループにおいても、磁化容易軸のループ形状が得られているが、バイアス層を持たない図６（ａ）の場合とは異なる特徴を持つ。図６（ｂ）のＲＨループにおいては、負の磁場方向に１２．２Ｏｅのシフト（Hshift）が確認される。このシフトは、バイアス層の寄与による。磁化自由層には、バイアス層によって正方向のバイアス磁場が加えられている。上述のシフトは、シフト分に相当するエネルギーをバイアス層が磁化自由層にバイアス磁場として与えていることを意味する。図６（ｂ）においては、ＲＨループの形状にも非対称性が表れている。これもバイアス層による磁場が磁化自由層に加えられていることを示している。
【００９４】
さらに第１試料Ｓ０１の磁化自由層の保磁力Ｈｃは、ＲＨループから６．４Ｏｅと見積もられた。一方、第２試料Ｓ０２の保磁力Ｈｃは、７．７Ｏｅであった。保磁力Ｈｃは、磁化回転の容易さを示す特性指標であり、逆磁歪効果による回転に対しても適応できる。保磁力Ｈｃは、反磁場の影響の大きさの指標にもなる。第２試料Ｓ０２よりも低い保磁力Ｈｃが得られる第１試料Ｓ０１は、上記のいずれの点においても優れているといえる。
【００９５】
既に述べたとおり、第１試料Ｓ０１の磁化自由層は、第２試料Ｓ０２と同様である。つまり、第１試料Ｓ０１の磁化自由層の保磁力や磁歪は、第２試料Ｓ０２と実質的に同じである。しかし、図６より、第１試料Ｓ０１ではバイアス層を設けることによって、第２試料Ｓ０２に比べて歪検知素子としての特性が向上していることが分かった。
【００９６】
図７は、第１の実施形態に係る歪検知素子の特性を例示するグラフ図である。
【００９７】
図７は、第１試料Ｓ０１における、歪εと電気抵抗Ｒとの関係（歪センサ特性）を例示する。図７に示す歪センサ特性の評価は、基板ベンディング法によって行われる。
【００９８】
基板ベンディング法においては、まず、歪検知部が形成されたウェハを短冊状にカットして短冊ウェハを用意する。この短冊ウェハに、ナイフエッジを用いた４点ベンディング法によって、歪を印加する。短冊ウェハを曲げるナイフエッジにはロードセルが組み込まれている。このロードセルによって計測された荷重によって、ウェハ表面の歪検知部に加えられる歪εが計算される。
【００９９】
歪εの計算には、一般的な２辺支持梁の理論式（１）が用いられる。
ε＝−３（Ｌ１−Ｌ２）Ｇ／（２Ｗｔ２ｅｓ）                      （１）
ここで、「ｅｓ」は、ウェハのヤング率、「Ｌ１」は、外側ナイフエッジのエッジ間長、「Ｌ２」は、内側ナイフエッジのエッジ間長、「Ｗ」は短冊ウェハの幅、「ｔ」は、短冊ウェハの厚さ、「Ｇ」は、ナイフエッジに加えられる荷重である。ここで、ナイフエッジに加えられる荷重は、モータによって制御され、連続的に変更される。
【０１００】
ナイフエッジによって荷重が加えられる４点は、例えば同一平面内に位置する。歪検知素子に印加される歪の方向は、第２磁性層２０の磁化方向に対して垂直な方向である。また、本願明細書中において、正の値の歪は、引張歪であり、負の値の歪は、圧縮歪である。
【０１０１】
図７には、第１試料Ｓ０１において、歪εを−０．８パーミル（‰）から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場は固定されている。また、歪εを、−０．８‰から０．８‰まで変化させた後、０．８‰から−０．８‰まで変化させている。図７は、このようにして評価した歪センサ特性を示す。
【０１０２】
なお、歪センサ特性の評価において、外部磁場を−８Ｏｅとした。本実施形態の検知素子においては、適切な外部磁場によって、高いゲージファクタを得ることができる。第１試料Ｓ０１における歪センサ特性の評価では、もっとも高いゲージファクタが得られる磁場を、簡易的に外部コイルによって与えている。
【０１０３】
図７の歪εに対する電気抵抗Ｒの変化から、第１試料Ｓ０１のゲージファクタを見積もった。ゲージファクタは、
ＧＦ＝（ｄＲ／Ｒ）／ｄε
で表される。図７より、外部磁場−８Ｏｅにおける、第１試料Ｓ０１のゲージファクタは５１００であることがわかった。
【０１０４】
図８および図９は、歪検知素子の特性を例示するグラフ図である。  
図８は、第２試料Ｓ０２の歪センサ特性を示す。図８は、第２試料Ｓ０２において、歪εを−０．８‰から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場をもっとも高いゲージファクタが得られた９Ｏｅに固定した。図８より、第２試料Ｓ０２のゲージファクタは、２８００であることが分かった。
【０１０５】
図９は、第３試料Ｓ０３の歪センサ特性を示す。図９は、第３試料Ｓ０３において、歪εを−０．８‰から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場をもっとも高いゲージファクタが得られた７Ｏｅに固定した。図９より、第３試料Ｓ０３のゲージファクタは、４７００であることが分かった。
【０１０６】
第２試料Ｓ０２と第３試料Ｓ０３とは、素子サイズにおいて異なるが、各層の形成状況および素子作成過程については、同じである。しかしながら、第２試料Ｓ０２のゲージファクタと、第３試料Ｓ０３のゲージファクタと、は、大きく異なる。例えば、第２試料Ｓ０２の磁化自由層の特性と、第３試料Ｓ０３の磁化自由層の特性と、は、同等である。しかし、第２試料Ｓ０２のゲージファクタは、第３試料Ｓ０３に比べて、半減している。このことは、素子サイズが２０μｍから１０μｍに小さくなったことによって、第２試料Ｓ０２では、反磁場の影響が大きいためと考えられる。
【０１０７】
一方、第１試料Ｓ０１の素子サイズと第２試料Ｓ０２の素子サイズとは、同じである。しかし、バイアス層が設けられた第１試料Ｓ０１のゲージファクタは、バイアス層が設けられていない第２試料Ｓ０２のゲージファクタから大きく改善している。さらに、第１試料Ｓ０１のゲージファクタは、素子サイズが大きく反磁場の影響が小さいと考えられる第３試料のゲージファクタよりも高い。
【０１０８】
第１試料Ｓ０１では、バイアス層によって、反磁場の影響が抑えられていると考えられる。さらに、第１試料Ｓ０１では、歪みによる磁化の回転とバイアス磁場とが、例えば、釣り合い、磁化の均衡状態が実現していると考えられる。例えば、第１試料Ｓ０１では、この均衡状態が、僅かな歪みによって崩れる。これにより、高い歪感度が実現できる。
【０１０９】
さらに、参考例として、下記の第４試料Ｓ０４、第５試料Ｓ０５、および、第６試料Ｓ０６について検討した。
【０１１０】
第４試料Ｓ０４においては、中間磁性層７１の代わりに、Ｃｒ（７ｎｍ）の非磁性下地層が設けられている。さらに、第４試料Ｓ０４においては、バイアス磁性層に用いられるＣｏ８０Ｐｔ２０の厚さは、２２ｎｍとされる。これ以外については、第４試料Ｓ０４は、第１試料Ｓ０１と同様である。
【０１１１】
第４試料Ｓ０４の歪検知部の両端に設けられた積層部は、絶縁層／非磁性下地層／バイアス磁性層／保護層／絶縁層、の構造を有する。つまり、第４試料Ｓ０４においては、バイアス磁性層は、非磁性下地層上に形成されている。第４試料Ｓ０４の素子サイズは、１０μｍ×１０μｍである。
【０１１２】
第４試料Ｓ０４の歪検知素子は、第１試料Ｓ０１と同様に垂直通電素子である。第４試料Ｓ０４は、フォトリソグラフィおよびミリングを用いた加工によって形成される。
【０１１３】
第５試料Ｓ０５には、非磁性下地層およびバイアス磁性層が設けられない。これ以外については、第５試料Ｓ０５は、第４試料Ｓ０４と同様である。第５試料Ｓ０５の素子サイズは、１０μｍ×１０μｍである。
【０１１４】
第６試料Ｓ０６は、素子サイズにおいて、第５試料Ｓ０５と異なる。第６試料Ｓ０６の素子サイズは、２０μｍ×２０μｍである。これ以外については、第６試料Ｓ０６は、第５試料Ｓ０５と同様である。
【０１１５】
第４〜第６試料Ｓ０４〜Ｓ０６においては、歪検知部の積層膜を形成後、６５００Ｏｅの磁場を印加しながら、３２０℃、１時間のアニールを行った。これにより、第１および第２磁化固定層の磁化を固着した。第４試料Ｓ０４においては、バイアス磁性層を含む積層部を形成後、６５００Ｏｅの外部磁場を印加して、バイアス磁性層の磁化を固着した。
【０１１６】
図１０（ａ）および図１０（ｂ）は、歪検知素子の特性を例示するグラフ図である。  
図１０（ａ）は、非磁性下地層上に形成されたバイアス磁性層を有する第４試料Ｓ０４のＲＨループを示す。図１０（ｂ）は、バイアス層が設けられていない第５試料Ｓ０５のＲＨループを示す。
ＲＨループの測定においては、バイアス磁場の方向と同じ向きを、測定磁場の正方向としている。
【０１１７】
図１０（ｂ）に示したように、第５試料Ｓ０５の保磁力は、第１試料Ｓ０１とは異なる。一方、第５試料Ｓ０５のＲＨループの形状は、第１試料Ｓ０１のＲＨループの形状と同様の傾向を示している。つまり、第５試料Ｓ０５においては、比較的角型性のよい、磁化容易軸のループ形状が得られている。しかし、図１０（ｂ）のＲＨループの肩は丸く、一部には、飽和に至るまでの過程において、ステップ状の振る舞いが見られ、飽和するためには、５０Ｏｅ以上の磁場が必要である。これは、反磁場の寄与により、歪検知部の内部に磁区が発生していることを示唆する。
図１０（ａ）に示したように、バイアス磁性層が設けられた第４試料Ｓ０４において容易軸のループ形状が得られている。図１０（ａ）のＲＨループにおいては、負の磁場方向に１２．０Ｏｅのシフト（Ｈshift）が確認される。また、図１０（ａ）においては、ＲＨループの形状にも非対称性が表れている。これらは、バイアス磁性層による磁場が磁化自由層に加えられていることを示している。
【０１１８】
さらに、第４試料Ｓ０４の磁化自由層の保磁力Ｈｃは、ＲＨループから１０．３Ｏｅと見積もられた。一方、第５試料Ｓ０５の磁化自由層の保磁力Ｈｃは１１．９Ｏｅであった。保磁力Ｈｃは、磁化回転の容易さを示す特性指標であり、逆磁歪効果による回転に対しても適応できる。保磁力Ｈｃは、反磁場の影響の大きさの指標にもなる。第５試料Ｓ０５よりも低い保磁力Ｈｃが得られる第４試料Ｓ０４は、上記のいずれの点においても優れているといえる。これらの点については、非磁性下地層上に形成されたバイアス磁性層を有する第４試料Ｓ０４は、第１試料Ｓ０１と同様の傾向を有する。しかしながら、第４試料Ｓ０４は、そのＲＨループに階段状の振る舞いが見られる点において、第１試料Ｓ０１と大きく異なる。これは、反磁場による磁区に起因すると推定される。第４試料Ｓ０４のようなバイアス構造では、十分に反磁場の影響を抑制できていないと考えられる。
【０１１９】
第４試料Ｓ０４の磁化自由層の構成は、第５試料Ｓ０５の磁化自由層の構成と同様である。したがって、第４試料Ｓ０４の磁化自由層の特性は、第５試料Ｓ０５の磁化自由層の特性と例えば実質的に同じである。しかし、図１０より、第４試料Ｓ０４では、バイアス磁性層を設けることによって第５試料Ｓ０５に比べて歪検知素子としての特性が向上していることがわかる。しかしながら、第４試料Ｓ０４の歪検知素子としての特性は、第１試料Ｓ０１と比べると十分ではない。
【０１２０】
図１１は、歪検知素子の特性を例示するグラフ図である。  
図１１は、第４試料Ｓ０４における歪センサ特性を例示する。第４試料Ｓ０４の歪センサ特性の評価には、図７において説明した基板ベンディング法が用いられる。測定方法は、第１および第２試料Ｓ０１、Ｓ０２の場合と同様である。
【０１２１】
図１１には、第４試料Ｓ０４において、歪εを−０．８‰から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場を固定した状態で評価を行った。また、歪εを、−０．８‰から０．８‰まで変化させた後、０．８‰から−０．８‰まで変化させている。図１１は、このようにして評価された歪センサ特性を示している。
【０１２２】
なお、歪センサ特性の評価において、外部磁場を−８Ｏｅとした。本実施形態の検知素子においては、適切な外部磁場によって、高いゲージファクタを得ることができる。第４試料Ｓ０４における歪センサ特性の評価では、もっとも高いゲージファクタが得られる磁場を、簡易的に外部コイルによって与えている。
【０１２３】
図１１より、歪εに対する電気抵抗Ｒの変化から、第４試料Ｓ０４のゲージファクタを見積もった。図１１より、外部磁場−８Ｏｅにおける、第４試料Ｓ０４のゲージファクタは、２２００であることがわかった。
【０１２４】
図１２および図１３は、歪検知素子の特性を例示するグラフ図である。  
図１２は、第５試料Ｓ０５における歪センサ特性を例示する。図１２は、第５試料Ｓ０５において、歪εを−０．８‰から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場を１４Ｏｅに固定した。図１２に示すように、第５試料Ｓ０５の歪センサ特性には、Ｒεループが大きく開くヒステリシスが見られる。さらに、第５試料Ｓ０５の歪センサ特性には、バルクハウゼンノイズのようなステップが見られる。このため、第５試料Ｓ０５では、ゲージファクタの算出が難しい。なお、この外部磁場よりも弱い磁場においては、第５試料Ｓ０５の歪センサ特性は、不可逆となった。
【０１２５】
図１３は、第６試料Ｓ０６における歪センサ特性を例示する。図１３は、第６試料Ｓ０６において、歪εを−０．８‰から０．８‰までの間で連続的に掃引した場合の電気抵抗Ｒの変化を示す。この際、外部磁場をもっとも高いゲージファクタが得られた１３Ｏｅに固定した。図１３より、第６試料Ｓ０６のゲージファクタは、２８００であることがわかった。
【０１２６】
第５試料Ｓ０５と第６試料Ｓ０６とは、素子サイズにおいて異なるが、各層の形成状況および素子作成過程については、同じである。しかしながら、第５試料Ｓ０５の歪センサ特性（Ｒε特性）と、第６試料Ｓ０６の歪センサ特性と、は、大きく異なる。これは、素子サイズの減少による特性の劣化を顕著に示している。
【０１２７】
例えば、第５試料Ｓ０５の磁化自由層と、第６試料Ｓ０６の磁化自由層と、は、同等である。しかし、第５試料Ｓ０５のゲージファクタは、算出すら困難である。このことは、素子サイズが２０μｍ×２０μｍから１０μｍ×１０μｍに小さくなったことによって、第５試料Ｓ０５では反磁場の影響が大きいためと考えられる。
【０１２８】
一方、バイアス磁性層を有する第４試料Ｓ０４の歪センサ特性は、バイアス層が設けられていない第５試料Ｓ０５に比べて大きく改善している。第４試料Ｓ０４の素子サイズと第５試料Ｓ０５の素子サイズとは、同じであり、１０μｍ×１０μｍである。
【０１２９】
第５試料Ｓ０５では、素子サイズが２０μｍ×２０μｍと大きいため、反磁場の影響が小さいと考えられる。第４試料Ｓ０４においては、第５試料Ｓ０５よりもやや劣る程度のゲージファクタを得ることは可能である。しかしながら、第４試料Ｓ０４では、第１試料Ｓ０１のような高いゲージファクタは得られない。
【０１３０】
例えば、バイアス磁性層として、Ｃｒなどの非磁性の下地層上に形成したＣｏＰｔ膜を用いる参考例がある。これに対して、本実施形態では、バイアス磁性層６１として、ＦｅＣｏを含む下地層（中間磁性層７１）上に形成したＣｏＰｔ膜を用いている。これにより、上記の検討結果を参照して説明したように、歪検知素子の特性を向上させることができる。
【０１３１】
バイアス磁性層６１となるＣｏＰｔ膜は、素子を形成する際に、バイアス磁性層６１の下地層である中間磁性層７１の上に形成される。このため、図４に示したように、下地層の方が、バイアス磁性層６１となるＣｏＰｔ膜よりも歪検知部に近くなる。このような構造において、バイアス磁性層の下地層として、Ｃｒなどの非磁性下地層を用いた場合には、この下地層は、非磁性のギャップとなる。これに対して、バイアス磁性層の下地層として、ＦｅＣｏを含む中間磁性層７１を用いた場合には、この中間磁性層７１は、磁性バイアス膜として機能する。このため、バイアス磁性層６１と歪検知部５０との間の磁気的なギャップを縮めることができる。これにより、歪検知部５０により有効にバイアスを印加することができる。
【０１３２】
さらに、実施形態においては、中間磁性層７１には、ＦｅＣｏのような高い飽和磁化を有する材料を用いている。これにより、磁束密度が高くなるため、歪検知部の端部に強い磁場が生じる。これにより、バイアス効果を高めることができる。そのため、実施形態においては、歪検知部の飽和磁化（第１磁性層１０の飽和磁化）よりも中間磁性層７１の飽和磁化が大きいことが望ましい。上記の実施例（第１試料Ｓ０１）においては、第１磁性層１０の飽和磁化が約１．４Ｔであるのに対し、ＦｅＣｏを含む中間磁性層７１の飽和磁化は、約２．０Ｔである。つまり、第１試料Ｓ０１においては、中間磁性層７１の飽和磁化の大きさは、上記の望ましい条件を満たしている。
【０１３３】
磁場によって磁化が回転するＨＤＤ（Hard Disk Drive）ヘッドや磁気抵抗効果素子と異なり、歪検知素子においては、歪エネルギーによって磁化が回転する。歪検知素子のバイアス印加部が上記のような構造であることにより、反磁場抑制効果だけでなく、歪エネルギーとバイアス磁場とを、例えば拮抗させることができる。例えば、歪エネルギーによって回転しようとする第１磁性層１０（磁化自由層）の磁化を、バイアス磁場で抑え、一定以上の歪みが加わったところで開放する。これにより、瞬間的な磁化回転を生じさせることができる。このとき、バイアス磁場が加わっていないときよりも大きなゲージファクタを得ることも可能となる。したがって、歪検知素子においてバイアス印加部が上記のような構造であることにより、特性を大きく改善することができる。
【０１３４】
図１４は、歪検知素子の特性を例示するグラフ図である。
【０１３５】
異なる保磁力Ｈｃを有する磁化自由層をもつ複数の試料を作成し、これらの試料における保磁力ＨｃとゲージファクタＧＦとの関係を調べた。図１４の横軸は、保磁力Ｈｃを表し、図１４の縦軸は、ゲージファクタＧＦを表している。図１４に示した保磁力Ｈｃの評価においては、５０Ｈｚの磁場掃印を用いたループトレーサーによって、磁化容易軸方向のＭ−Ｈ測定を行った。この測定結果より、保磁力Ｈｃを算出した。
【０１３６】
図１４に示す通り、保磁力Ｈｃが低いほど、高いゲージファクタＧＦが得られることが分かる。また、保磁力Ｈｃが５Ｏｅ以下になると、ゲージファクタＧＦが急峻に増大していることが分かる。従って、高いゲージファクタＧＦを有する歪検出素子を製造するためには、磁化自由層の保磁力Ｈｃを５Ｏｅ以下とすることが好ましい。なお、磁化自由層の保磁力は、Ｍ−Ｈ測定の磁場掃引速度によって異なる値となる。例えば、保磁力は、磁場掃引速度が遅いほど低い値となる。例えば、Vibrating Sample Magnetometer（ＶＳＭ）などで、磁場掃引速度４０（Ｏｅ／ｍｉｎ）で評価した場合に求められる保磁力の場合、保磁力Ｈｃが４Ｏｅ以下になると、ゲージファクタＧＦが急峻に増大する。磁場掃引速度１０〜１００（Ｏｅ／ｍｉｎ）の範囲でＭ−Ｈ測定をする場合、特に高いゲージファクタＧＦとするには、保磁力Ｈｃを４Ｏｅ以下とすることがより好ましい。
【０１３７】
このような低い保磁力Ｈｃを有する磁化自由層に対しては、バイアス磁性層の下地層として、磁性層を用いることが望ましい。これにより、磁化自由層の磁気膜厚をいたずらに厚くすることなく、薄い磁気膜厚を有する磁化自由層に良好なバイアス磁場を印加することができる。本実施形態に係る歪検知素子のように、ＦｅＣｏ／ＣｏＰｔのバイアス印加部を設けることにより、より高感度な歪検知素子を得ることができる。
【０１３８】
（第２の実施形態）  
図１５（ａ）〜図１５（ｃ）は、第２の実施形態に係る歪検知素子を例示する模式図である。  
図１５（ａ）は、第２の実施形態に係る歪検知素子２０２を例示する模式的平面図である。図１５（ａ）に表したように、歪検知素子２０２は、膜部５５と、複数の歪検知部５０と、複数のバイアス印加部ＢＡと、を含む。
【０１３９】
複数のバイアス印加部ＢＡのそれぞれは、第１の実施形態において説明した第１バイアス印加部ＢＡ１または第２バイアス印加部ＢＡ２と同様である。複数の歪検知部５０のそれぞれは、第１の実施形態において説明した歪検知部５０と同様である。
【０１４０】
複数の歪検知部５０は、膜部５５の上に設けられ、Ｘ軸方向において例えば略一定の間隔で並んでいる。複数のバイアス印加部ＢＡのそれぞれは、膜部５５の上に設けられ、互いに隣合う歪検知部５０同士の間に配置されている。すなわち、歪検知素子２０２においては、Ｘ軸方向にそって、歪検知部５０とバイアス印加部ＢＡとが交互に並んでいる。
【０１４１】
例えば、複数の歪検知部５０は、第１歪検知部５０ａと、第２歪検知部５０ｂと、を含む。複数のバイアス印加部ＢＡは、第１バイアス印加部ＢＡ１と、第２バイアス印加部ＢＡ２と、第３バイアス印加部ＢＡ３と、を含む。  
第１バイアス印加部ＢＡ１は、第２バイアス印加部ＢＡ２と第３バイアス印加部ＢＡ３との間に配置されている。第２歪検知部５０ｂは、第１バイアス印加部ＢＡ１と第３バイアス印加部ＢＡ３との間に配置されている。
【０１４２】
図１５（ｂ）は、歪検知素子２０２の一部を例示する模式的断面図である。  
図１５（ｂ）に示すように、歪検知素子２０２においては、第２バイアス印加部を含む積層部ＳＢ２と、第１歪検知部５０ａと、第１バイアス印加部を含む積層部ＳＢ１と、第２歪検知部５０ｂと、第３バイアス印加部を含む積層部ＳＢ３と、がこの順に配置されている。
【０１４３】
第１歪検知部５０ａ、積層部ＳＢ１（第１バイアス印加部ＢＡ１）および積層部ＳＢ２（第２バイアス印加部ＢＡ２）には、第１の実施形態と同様の説明を適用することができる。
【０１４４】
第２歪検知部５０ｂは、第３磁性層１３と、第４磁性層２４と、第２中間層３２と、を含む。  
第３磁性層１３は、例えば磁化自由層である。第３磁性層１３には、第１磁性層１０と同様の説明を適用できる。  
第４磁性層２４は、Ｚ軸方向において第３磁性層１３と離間しており、膜部５５と第３磁性層１３との間に設けられている。第４磁性層２４は、例えば磁化固定層である。第４磁性層２４には、第２磁性層２０と同様の説明を適用できる。  
第２中間層３２は、第３磁性層１３と第４磁性層２４との間に設けられる。第２中間層３２には、第１中間層３０と同様の説明を適用できる。
【０１４５】
この例では、第２歪検知部５０ｂは、順に並べられた、下部電極５１と、下地層４１ｂと、ピニング層４２ｂと、磁化固定層４３ｂと、磁気結合層４４ｂと、磁化固定層（第４磁性層２４）と、第２中間層３２と、磁化自由層（第３磁性層１３）と、キャップ層４５ｂと、上部電極５２と、を含む。  
下地層４１ｂ、ピニング層４２ｂ、磁化固定層４３ｂ、磁気結合層４４ｂおよびキャップ層４５ｂは、それぞれ、下部電極５１、下地層４１、ピニング層４２、第２磁化固定層４３、磁気結合層４４およびキャップ層４５と同様である。
【０１４６】
積層部ＳＢ３のＺ軸方向における積層構造は、以下である。  
積層部ＳＢ３には、第３絶縁層９３ａと、第３バイアス印加部ＢＡ３と、第３保護層８３と、第３上部絶縁層９３ｕと、がＺ軸方向において積層されている。第３バイアス印加部ＢＡ３は、第３中間磁性層７３ａと、第３バイアス磁性層６３ａと、を含む。  
第３バイアス磁性層６３ａは、膜部５５と、第３上部絶縁層９３ｕと、の間に設けられる。第３中間磁性層７３ａは、膜部５５と、第３バイアス磁性層６３ａと、の間に設けられる。第３絶縁層９３ａは、膜部５５と、第３中間磁性層７３ａと、の間に設けられる。第３保護層８３は、第３上部絶縁層９３ｕと第３バイアス磁性層６３ａとの間に設けられる。
【０１４７】
積層部ＳＢ３のＸ軸方向における積層構造は、以下である。  
積層部ＳＢ３には、第３サイド絶縁層９３ｓと、第３バイアス印加部ＢＡ３と、第３保護層８３と、第３上部絶縁層９３ｕと、がＸ軸方向において積層されている。第３バイアス印加部ＢＡ３は、第３サイド中間磁性層７３ｓと、第３サイド磁性層６３ｓと、をさらに含む。  
第３サイド磁性層６３ｓは、第３上部絶縁層９３ｕと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第３サイド中間磁性層７３ｓは、第３サイド磁性層６３ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第３サイド絶縁層９３ｓは、第３サイド中間磁性層７３ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第３保護層８３は、第３上部絶縁層９３ｕと第３サイド磁性層６３ｓとの間に設けられる。
【０１４８】
第２歪検知部５０ｂの第３磁性層１３の少なくとも一部は、Ｘ軸方向において第３バイアス磁性層６３ａの少なくとも一部と重なっている。第３サイド中間磁性層７３ｓの一部は、第３バイアス磁性層６３ａと第２歪検知部５０ｂの少なくとも一部との間に位置する。
【０１４９】
第３絶縁層９３ａと第３サイド絶縁層９３ｓとは、連続して設けられている。第３中間磁性層７３ａと第３サイド中間磁性層７３ｓとは、連続して設けられている。第３中間磁性層７３ａと第３サイド中間磁性層７３ｓとは、連続して設けられている。
【０１５０】
その他、第３絶縁層９３ａ、第３中間磁性層７３ａ、第３バイアス磁性層６３ａ、第３保護層８３、第３上部絶縁層９３ｕ、第３サイド絶縁層９３ｓ、第３サイド中間磁性層７３ｓおよび第３サイド磁性層６３ｓには、それぞれ、第１絶縁層９１ａ、第１中間磁性層７１ａ、第１バイアス磁性層６１ａ、第１保護層８１、第１上部絶縁層９１ｕ、第１サイド絶縁層９１ｓ、第１サイド中間磁性層７１ｓおよび第１サイド磁性層６１ｓと同様の説明を適用することができる。また、図４において説明した絶縁層９０と同様に、本実施形態においても積層部ＳＢ１〜ＳＢ３を覆う絶縁層を設けてもよい。
【０１５１】
歪検知素子２０２においては、積層部ＳＢ１は、サイド絶縁層９５ｓと、サイド中間磁性層７５ｓと、サイド磁性層６５ｓと、をさらに含む。
【０１５２】
この例では、サイド磁性層６５ｓは、第１上部絶縁層９１ｕと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられ、サイド中間磁性層７５ｓは、サイド磁性層６５ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられ、サイド絶縁層９５ｓは、サイド中間磁性層７５ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。
【０１５３】
本実施形態においては、第２歪検知部５０ｂの第３磁性層１３の少なくとも一部は、Ｘ軸方向において第１バイアス磁性層６１ａの少なくとも一部と重なっている。例えば、サイド中間磁性層７５ｓの一部は、第１バイアス磁性層６１ａと第２歪検知部５０ｂの少なくとも一部との間に位置する。
【０１５４】
図１５（ｃ）は、バイアス磁場Ｈｂの方向、歪の方向（歪印加方向Ｄε）、磁化自由層の磁化方向１０ｍおよび磁化固定層の磁化方向２０ｍを例示する模式図である。  
図１５（ｃ）に示したように、バイアス磁場Ｈｂは、Ｘ軸方向に沿って歪検知部に印加される。歪印加方向Ｄεは、Ｘ軸方向と交差する方向（例えば垂直な方向）である。磁化固定層の磁化方向２０ｍは、例えばＸ軸方向に沿った方向（Ｘ軸方向に対して平行または反平行な方向）である。磁化自由層の磁化方向１０ｍは、歪検知部に歪が印加されていないときに、磁化固定層の磁化方向２０ｍと例えば反平行であり、歪印加方向Ｄεと例えば垂直である。
【０１５５】
複数の歪検知部５０と、複数のバイアス印加部ＢＡと、を図１５（ａ）〜図１５（ｃ）のように配置することで、歪検知素子の感度を向上させることができる。
【０１５６】
（第３の実施形態）  
図１６（ａ）〜図１６（ｃ）は、第３の実施形態に係る歪検知素子を例示する模式図である。  
図１６（ａ）は、第３の実施形態に係る歪検知素子２０３を例示する模式的平面図である。図１６（ａ）に表したように、歪検知素子２０３は、膜部５５と、複数の歪検知部５０と、複数のバイアス印加部ＢＡと、を含む。膜部５５は、外縁５５ｅを有する。複数の歪検知部５０は、外縁５５ｅに沿って設けられている。
【０１５７】
この例では、膜部５５の平面形状（Ｚ軸方向に沿ってみたときの形状）は、矩形である。例えば、外縁５５ｅは、第１〜４部分ｅ１〜ｅ４（第１〜４辺）を有する。外縁５５ｅの第１部分ｅ１は、方向Ｄｅ１に延在している。
【０１５８】
複数の歪検知部５０は、第１歪検知部５０ａと第２歪検知部５０ｂとを含む。第１歪検知部５０ａと第２歪検知部５０ｂとは、方向Ｄｅ１に沿って並んでいる。なお、第１歪検知部５０ａおよび第２歪検知部５０ｂのそれぞれは、第１および第２の実施形態と同様である。
【０１５９】
複数のバイアス印加部ＢＡは、第１〜第４バイアス印加部ＢＡ１〜ＢＡ４を含む。第２バイアス印加部ＢＡ２は、第２方向Ｄ２において第１バイアス印加部ＢＡ１と並んでいる。第１歪検知部５０ａは、第１バイアス印加部ＢＡ１と第２バイアス印加部ＢＡ２との間に設けられている。外縁５５ｅが延在する方向（方向Ｄｅ１）と、第２方向Ｄ２との間の角度は、４０度（°）以上５０°以下であり、例えば４５°である。換言すると、第２方向Ｄ２と、第１歪検知部５０ａの重心と外縁５５ｅとを最短距離で結ぶ直線と、のなす角度は、４０°以上５０°以下である。
【０１６０】
第４バイアス印加部ＢＡ４は、第３方向Ｄ３において第３バイアス印加部ＢＡ３と並んでいる。第２歪検知部５０ｂは、第３バイアス印加部ＢＡ３と第４バイアス印加部ＢＡ４との間に設けられている。例えば、第３方向Ｄ３は、第２方向Ｄ２と平行である。
【０１６１】
上記以外については、第１歪検知部５０ａ、第２歪検知部５０ｂ、第１バイアス印加部ＢＡ１、第２バイアス印加部ＢＡ２および第３バイアス印加部ＢＡ３のそれぞれは、第１および第２の実施形態と同様である。
【０１６２】
図１６（ｂ）は、第２歪検知部５０ｂ、第３バイアス印加部ＢＡ３および第４バイアス印加部ＢＡ４を例示する模式的断面図である。  
図１６（ｂ）に表したように、第２歪検知部５０ｂは、第３バイアス印加部ＢＡ３を含む積層部ＳＢ３と、第４バイアス印加部ＢＡ４を含む積層部ＳＢ４との間に設けられる。第２歪検知部５０ｂおよび積層部ＳＢ３についての説明は、第２の実施形態と同様のため省略する。
【０１６３】
積層部ＳＢ４のＺ軸方向における積層構造は、以下である。  
積層部ＳＢ４には、第４絶縁層９４ａと、第４バイアス印加部ＢＡ４と、第４保護層８４と、第４上部絶縁層９４ｕと、がＺ軸方向において積層されている。第４バイアス印加部ＢＡ４は、第４中間磁性層７４ａと、第４バイアス磁性層６４ａと、を含む。  
第４バイアス磁性層６４ａは、膜部５５と、第４上部絶縁層９４ｕと、の間に設けられる。第４中間磁性層７４ａは、膜部５５と、第４バイアス磁性層６４ａと、の間に設けられる。第４絶縁層９４ａは、膜部５５と、第４中間磁性層７４ａと、の間に設けられる。第４保護層８４は、第４上部絶縁層９４ｕと第４バイアス磁性層６４ａとの間に設けられる。
【０１６４】
積層部ＳＢ４のＸ軸方向における積層構造は、以下である。  
積層部ＳＢ４には、第４サイド絶縁層９４ｓと、第４バイアス印加部ＢＡ４と、第４保護層８４と、第４上部絶縁層９４ｕと、がＸ軸方向において積層されている。第４バイアス印加部ＢＡ４は、第４サイド中間磁性層７４ｓと、第４サイド磁性層６４ｓと、をさらに含む。  
第４サイド磁性層６４ｓは、第４上部絶縁層９４ｕと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第４サイド中間磁性層７４ｓは、第４サイド磁性層６４ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第４サイド絶縁層９４ｓは、第４サイド中間磁性層７４ｓと、第２歪検知部５０ｂの少なくとも一部と、の間に設けられる。第４保護層８４は、第４上部絶縁層９４ｕと第４サイド磁性層６４ｓとの間に設けられる。
【０１６５】
第２歪検知部５０ｂの第３磁性層１３の少なくとも一部は、Ｘ軸方向おいて第４バイアス磁性層６４ａの少なくとも一部と重なっている。第４サイド中間磁性層７４ｓの一部は、第４バイアス磁性層６４ａと第２歪検知部５０ｂの少なくとも一部との間に位置する。
【０１６６】
第４絶縁層９４ａと第４サイド絶縁層９４ｓとは、連続して設けられている。第４中間磁性層７４ａと第４サイド中間磁性層７４ｓとは、連続して設けられている。第４中間磁性層７４ａと第４サイド中間磁性層７４ｓとは、連続して設けられている。
【０１６７】
その他、第４絶縁層９４ａ、第４中間磁性層７４ａ、第４バイアス磁性層６４ａ、第４保護層８４、第４上部絶縁層９４ｕ、第４サイド絶縁層９４ｓ、第４サイド中間磁性層７４ｓおよび第４サイド磁性層６４ｓには、それぞれ、第１絶縁層９１ａ、第１中間磁性層７１ａ、第１バイアス磁性層６１ａ、第１保護層８１、第１上部絶縁層９１ｕ、第１サイド絶縁層９１ｓ、第１サイド中間磁性層７１ｓおよび第１サイド磁性層６１ｓと同様の説明を適用することができる。また、図４において説明した絶縁層９０と同様に、本実施形態においても積層部ＳＢ３および積層部ＳＢ４を覆う絶縁層を設けてもよい。
【０１６８】
図１６（ｃ）は、バイアス磁場Ｈｂの方向、歪印加方向Ｄε、磁化自由層の磁化方向１０ｍおよび磁化固定層の磁化方向２０ｍを例示する模式図である。  
図１６（ｃ）に示したように、バイアス磁場Ｈｂは、Ｘ軸方向に沿って歪検知部に印加される。歪印加方向Ｄεは、例えば、外縁５５ｅが延在する方向（方向Ｄｅ１）と交差する方向（例えば垂直な方向）である。磁化固定層の磁化方向２０ｍは、例えば、外縁５５ｅが延在する方向に沿った方向である。磁化自由層の磁化方向１０ｍは、歪検知部に歪が印加されていないときに、バイアス磁場Ｈｂと例えば平行である。このようにバイアス印加部および歪検知部を設定することで、歪が印加されていないときの磁化自由層の磁化方向１０ｍを、歪印加方向Ｄεに対して、非平行および非垂直とすることができる。これにより、正の歪および負の歪に対して、電気抵抗の変化を得ることができる。
【０１６９】
図１７（ａ）〜図１７（ｄ）は、実施形態に係る他の歪検知素子を例示する模式的平面図である。  
図１７（ａ）〜図１７（ｄ）は、それぞれ、歪検知素子２０３ａ、２０３ｂ、２０３ｃ、２０３ｄを例示している。これらの歪検知素子においても、複数の歪検知部５０と複数のバイアス印加部ＢＡとが、膜部５５の外縁５５ｅに沿って設けられている。
【０１７０】
図１７（ａ）に表したように、歪検知素子２０３ａにおいては、歪検知部５０およびバイアス印加部ＢＡは、第１部分ｅ１および第２部分ｅ２に沿って設けられている。第２部分ｅ２は、第１部分ｅ１と離間している。例えば、第１部分ｅ１は、外縁５５ｅの長辺の一方に対応し、第２部分ｅ２は、外縁５５ｅの長辺の他方に対応する。
【０１７１】
この例では、第１歪検知部５０ａ、第１バイアス印加部ＢＡ１および第２バイアス印加部ＢＡ２は、第１部分ｅ１が延在する方向に沿って設けられている。第１バイアス印加部ＢＡ１から第２バイアス印加部ＢＡ２へ向かう第２方向Ｄ２と、第１部分ｅ１が延在する方向との間の角度は、−５°以上５°以下であり、例えば０°である。換言すると、第２方向Ｄ２と、第１歪検知部５０ａの重心と外縁５５ｅとを最短距離で結ぶ直線と、のなす角度は、８５°以上９５°以下である。
【０１７２】
また、第２歪検知部５０ｂ、第３バイアス印加部ＢＡ３および第４バイアス印加部ＢＡ４は、第２部分ｅ２が延在する方向に沿って設けられている。第３バイアス印加部ＢＡ３から第４バイアス印加部ＢＡ４へ向かう第３方向と、第２部分ｅ２が延在する方向との間の角度は、−５°以上５°以下であり、例えば０°である。
【０１７３】
図１７（ｂ）に表したように、歪検知素子２０３ｂにおいては、歪検知部５０およびバイアス印加部ＢＡは、第３部分ｅ３および第４部分ｅ４に沿って設けられている。第３部分ｅ３は、外縁５５ｅの短辺の一方に対応し、第４部分ｅ４は、外縁５５ｅの短辺の他方に対応する。このように、歪検知部５０およびバイアス印加部ＢＡを、膜部５５の短辺に沿って設けてもよい。
【０１７４】
図１７（ｃ）に表した歪検知素子２０３ｃにおいては、膜部５５の平面形状は、円形である。この場合も、膜部５５の外縁５５ｅに沿って、歪検知部５０およびバイアス印加部ＢＡが設けられる。膜部５５の外縁５５ｅが直線的でない場合には、歪印加方向Ｄεが外縁５５ｅの接線に対して垂直な方向であると考えて、図１６（ｃ）と同様の設計が可能である。
【０１７５】
図１７（ｄ）に表した歪検知素子２０３ｄにおいても、膜部５５の平面形状は、円形である。例えば、外縁５５ｅの平面形状が曲線を含む場合には、微小範囲において直線と見なすことができる外縁の一部に沿って、複数の歪検知部５０を設けることができる。この場合には、歪印加方向Ｄεは、直線と見なされた部分に対して垂直方向であると考えることができる。
【０１７６】
膜部５５の平面形状は、上記の例に限らず例えば楕円、正方形、正多角形などであってもよい。膜部５５上の歪検知部５０およびバイアス印加部ＢＡの数は、任意である。膜部５５上の歪検知部５０等の配置には、上記の例を任意に組み合わせた配置を用いてもよい。
【０１７７】
（第４の実施形態）  
図１８は、第４の実施形態に係る圧力センサを例示する模式図である。  
図１８に表したように、本実施形態に係る圧力センサ１００ａは、支持部５７と、膜部５５と、歪検知素子（例えば歪検知素子２０１）と、を含む。
【０１７８】
支持部５７は、例えば、基板である。膜部５５は、支持部に支持される。膜部５５は、例えば、ダイアフラムである。膜部５５は、支持部５７と一体的でも良く、別体でも良い。膜部５５には、支持部５７と同じ材料を用いても良く、支持部５７とは異なる材料を用いても良い。支持部５７となる基板の一部を除去して、基板のうちの厚さが薄い部分が膜部５５となっても良い。
【０１７９】
膜部５５の厚さは、支持部５７の厚さよりも薄い。膜部５５と支持部５７とに同じ材料が用いられ、これらが一体的である場合は、厚さが薄い部分が膜部５５となり、厚い部分が支持部５７となる。
【０１８０】
支持部５７が、支持部５７を厚さ方向に貫通する貫通孔を有しており、貫通孔を覆うように膜部５５が設けられても良い。この時、例えば、膜部５５となる材料の膜が、支持部５７の貫通孔以外の部分の上にも延在している場合がある。このとき、膜部５５となる材料の膜のうちで、貫通孔と重なる部分が膜部５５となる。
【０１８１】
膜部５５は、外縁５５ｅを有する。膜部５５と支持部５７とに同じ材料が用いられ、これらが一体的である場合は、厚さが薄い部分の外縁が、膜部５５の外縁５５ｅとなる。支持部５７が、支持部５７を厚さ方向に貫通する貫通孔を有しており、貫通孔を覆うように膜部５５が設けられている場合は、膜部５５となる材料の膜のうちで、貫通孔と重なる部分の外縁が膜部５５の外縁５５ｅとなる。
【０１８２】
支持部５７は、膜部５５の外縁５５ｅを連続的に支持しても良く、膜部５５の外縁５５ｅの一部を支持しても良い。
【０１８３】
歪検知部５０およびバイアス印加部ＢＡは、膜部５５の上に設けられる。  
この例では、膜部５５上には複数の歪検知部５０。膜部５５上に設けられる歪検知部５０の数は、１でも良い。歪検知部５０のそれぞれの両端には、第１〜第３の実施形態において説明した歪検知素子と同様に、バイアス印加部ＢＡが設けられている。
【０１８４】
圧力センサ１００ａにおいては、第１配線１３１及び第２配線１３２が設けられている。第１配線１３１は、歪検知部５０に接続される。第２配線１３２は、歪検知部５０に接続される。第１配線１３１と第２配線１３２との間には、例えば、層間絶縁膜が設けられ、第１配線１３１と第２配線１３２とが電気的に絶縁される。第１配線１３１と第２配線１３２との間に電圧が印加され、この電圧が、第１配線１３１及び第２配線１３２を介して、歪検知部５０に印加される。圧力センサ１００ａに圧力が加わると、膜部５５が変形する。膜部５５の変形に伴って、歪検知部５０の電気抵抗が変化する。電気抵抗の変化を第１配線１３１及び第２配線１３２を介して検知することで、圧力が検知できる。
【０１８５】
支持部５７には、例えば、板状の基板を用いることができる。基板の内部には、例えば、空洞部５８が設けられている。
【０１８６】
支持部５７には、例えば、シリコンなどの半導体材料、金属などの導電材料、または、絶縁性材料を用いることができる。支持部５７は、例えば、酸化シリコンや窒化シリコンなどを含んでも良い。空洞部５８の内部は、例えば減圧状態（真空状態）である。空洞部５８の内部に、空気などの気体、または、液体が充填されていても良い。空洞部５８の内部は、膜部５５が撓むことができるように設計される。空洞部５８の内部は外部の大気とつながっていてもよい。
【０１８７】
空洞部５８の上には、膜部５５が設けられている。膜部５５には、例えば、支持部５７となる基板の一部が薄く加工され部分が用いられる。膜部５５の厚さ（Ｚ軸方向の長さ）は、基板の厚さ（Ｚ軸方向の長さ）よりも薄い。
【０１８８】
膜部５５に圧力が印加されると、膜部５５は撓む。この圧力は、圧力センサ１００ａが検知すべき圧力に対応する。印加される圧力は、音波または超音波などによる圧力も含む。音波または超音波などによる圧力を検知する場合は、圧力センサ１００ａは、マイクロフォンとして機能する。
【０１８９】
膜部５５には、例えば、絶縁性材料が用いられる。膜部５５は、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコンの少なくともいずれかを含む。膜部５５には、例えば、シリコンなどの半導体材料を用いても良い。膜部５５には、例えば、金属材料を用いても良い。
【０１９０】
膜部５５の厚さは、例えば、０．１マイクロメートル（μｍ）以上３μｍ以下である。この厚さは、０．２μｍ以上１．５μｍ以下であることが好ましい。膜部５５には、例えば、厚さが０．２μｍの酸化シリコン膜と、厚さが０．４μｍのシリコン膜と、の積層体を用いても良い。
【０１９１】
歪検知部５０は、既に述べたとおり、膜部５５の上に複数配置してもよい。例えば、複数の歪検知部５０のそれぞれにおいて、圧力に対して同等の電気抵抗の変化を得ることができる。後述するように、複数の歪検知部５０を直並列に接続することでＳＮ比を増大することができる。
【０１９２】
歪検知部５０は、極めて小さいサイズで十分である。そのため、歪検知部５０の面積は、圧力によって撓む膜部５５の面積よりも十分に小さくできる。例えば、歪検知部５０の面積は、膜部５５の面積の１／５以下とすることができる。
【０１９３】
例えば、膜部５５の直径寸法が６０μｍ程度の場合には、歪検知部５０の寸法は、１２μｍ以下とすることができる。例えば、膜部５５の直径寸法が６００μｍ程度の場合には、歪検知部５０の寸法は、１２０μｍ以下とすることができる。  
この場合、歪検知部５０の加工精度などを考慮すると、歪検知部５０のそれぞれの寸法を過度に小さくする必要はない。そのため、歪検知部５０の寸法は、例えば、０．０５μｍ以上、３０μｍ以下とすることができる。
【０１９４】
膜部５５上に設けられた複数の歪検知部５０は、直列に接続することができる。直列に接続されている歪検知部５０の数をＮとしたとき、得られる電気信号は、歪検知部５０の数が１である場合のＮ倍となる。その一方で、熱ノイズ及びショットキーノイズは、Ｎ１／２倍になる。すなわち、ＳＮ比(signal-noise ratio：ＳＮＲ)は、Ｎ１／２倍になる。直列の接続する歪検知部５０の数Ｎを増やすことで、膜部５５のサイズを大きくすることなく、ＳＮ比を改善することができる。
【０１９５】
１つの歪検知部５０に加えられるバイアス電圧は、例えば、５０ミリボルト（ｍＶ）以上１５０ｍＶ以下である。Ｎ個の歪検知部５０を直列に接続した場合は、バイアス電圧は、５０ｍＶ×Ｎ以上１５０ｍＶ×Ｎ以下となる。例えば、直列に接続されている歪検知部５０の数Ｎが２５である場合には、バイアス電圧は、１Ｖ以上３．７５Ｖ以下となる。
【０１９６】
バイアス電圧の値が１Ｖ以上であると、歪検知部５０から得られる電気信号を処理する電気回路の設計は容易になり、実用的に好ましい。
【０１９７】
バイアス電圧（端子間電圧）が１０Ｖを超えると、歪検知部５０から得られる電気信号を処理する電気回路においては、望ましくない。実施形態においては、適切な電圧範囲になるように、直列に接続される歪検知部５０の数Ｎ、及び、バイアス電圧が設定される。
【０１９８】
例えば、複数の歪検知部５０を電気的に直列に接続したときの電圧は、１Ｖ以上１０Ｖ以下となるのが好ましい。例えば、電気的に直列に接続された複数の歪検知部５０の端子間（一方の端の端子と、他方の端の端子と、の間）に印加される電圧は、１Ｖ以上１０Ｖ以下である。
【０１９９】
この電圧を発生させるためには、１つの歪検知部５０に印加されるバイアス電圧が５０ｍＶである場合、直列に接続される歪検知部５０の数Ｎは、２０以上２００以下が好ましい。１つの歪検知部５０に印加されるバイアス電圧が１５０ｍＶである場合、直列に接続される歪検知部５０の数Ｎは、７以上６６以下であることが好ましい。
【０２００】
複数の歪検知部５０の少なくとも一部は、電気的に並列に接続されても良い。
【０２０１】
図１９は、第４の実施形態に係る別の圧力センサを例示する模式的回路図である。  
図１９に示した圧力センサ１００ｂのように、複数の歪検知部５０がホイートストンブリッジ回路を形成するように、複数の歪検知部５０を接続しても良い。これにより、例えば、検出特性の温度補償を行うことができる。
【０２０２】
図２０（ａ）〜図２０（ｃ）は、第４の実施形態に係る圧力センサを例示する模式的斜視図である。  
これらの図は、複数の歪検知部５０の接続の例を示している。  
図２０（ａ）に表したように、複数の歪検知部５０が電気的に直列に接続される場合において、下部電極５１（例えば第１配線１３１）と、上部電極５２（例えば第２配線１３２）と、の間に歪検知部５０及びビアコンタクト１３３を設ける。これにより、通電方向は、一方向となる。複数の歪検知部５０に通電される電流は、下向き、または、上向きである。この接続においては、複数の歪検知部５０のそれぞれのシグナル・ノイズ特性を互いに近い特性にできる。
【０２０３】
図２０（ｂ）に表した例では、ビアコンタクト１３３が設けられずに、下部電極５１と、上部電極５２と、の間に歪検知部５０が配置されている。この例では、隣り合う２つの歪検知部５０のそれぞれに通電される電流の方向は、互いに逆である。この接続においては、複数の歪検知部５０の配置の密度が高い。
【０２０４】
図２０(ｃ)に表したように、１つの下部電極５１と、１つの上部電極５２と、の間に、複数の歪検知部５０が設けられている。複数の歪検知部５０は、並列に接続されている。
【０２０５】
以下、実施形態に係る圧力センサの製造方法の例について説明する。以下は、圧力センサ１００ａの製造方法の例である。
【０２０６】
図２１（ａ）〜２１（ｅ）は、実施形態に係る圧力センサの製造方向を例示する工程順模式的断面図である。  
図２１（ａ）に表したように、基板１１０（例えばＳｉ基板）の上に薄膜１２０を形成する。基板１１０は、支持部５７となる。薄膜１２０は、膜部５５となる。  
例えば、Ｓｉ基板上に、ＳｉＯｘ／Ｓｉの薄膜１２０をスパッタにより形成する。薄膜１２０として、ＳｉＯｘ単層、ＳｉＮ単層、または、Ａｌなどの金属層を用いても良い。また、薄膜１２０として、ポリイミドまたはパラキシリレン系ポリマーなどのフレキシブルプラスティック材料を用いても良い。ＳＯＩ（Silicon On Insulator）基板を、基板１１０及び薄膜１２０として用いても良い。ＳＯＩにおいては、例えば、基板の貼り合わせによってＳｉ基板上にＳｉＯ２／Ｓｉの積層膜が形成される。
【０２０７】
図２１（ｂ）に表したように、第１配線１３１を形成する。この工程においては、第１配線１３１となる導電膜を形成し、その導電膜を、フォトリソグラフィ及びエッチングにより加工する。第１配線１３１の周辺を絶縁膜で埋め込む場合、リフトオフ処理を適用しても良い。リフトオフ処理においては、例えば、第１配線１３１のパターンのエッチング後、レジストを剥離する前に、絶縁膜を全面に成膜して、その後レジストを除去する。
【０２０８】
図２１（ｃ）に表したように、歪検知部５０およびバイアス印加部ＢＡを形成する。この工程においては、歪検知部５０となる積層膜を形成し、その積層膜を、フォトリソグラフィ及びエッチングにより加工する。その後、バイアス印加部ＢＡとなる積層膜を形成し、その積層膜を、フォトリソグラフィ及びエッチングにより加工する。これらの積層膜の加工には、リフトオフ処理を適用しても良い。
【０２０９】
図２１（ｄ）に表したように、第２配線１３２を形成する。この工程においては、第２配線１３２となる導電膜を形成し、その導電膜を、フォトリソグラフィ及びエッチングにより加工する。第２配線１３２の周辺を絶縁膜で埋め込む場合、リフトオフ処理を適用しても良い。リフトオフ処理において、第２配線１３２の加工後、レジストを剥離する前に、絶縁膜を全面に成膜して、その後レジストを除去する。
【０２１０】
図２１（ｅ）に表したように、基板１１０の裏面１１３からエッチングを行い、空洞部５８を形成する。これにより、膜部５５及び支持部５７が形成される。例えば、膜部５５となる薄膜１２０として、ＳｉＯｘ／Ｓｉの積層膜を用いる場合は、薄膜１２０の裏面１１３（下面）から表面１１２（上面）へ向かって、基板１１０の深堀加工を行う。これにより、空洞部５８が形成される。空洞部５８の形成においては、例えば両面アライナー露光装置を用いることができる。これにより、表面の歪検知部５０の位置に合わせて、レジストのホールパターンを裏面にパターニングできる。
【０２１１】
Ｓｉ基板のエッチングにおいて、例えばＲＩＥを用いたボッシュプロセスが用いることができる。ボッシュプロセスでは、例えば、ＳＦ６ガスを用いたエッチング工程と、Ｃ４Ｆ８ガスを用いた堆積工程と、を繰り返す。これにより、基板１１０の側壁のエッチングを抑制しつつ、基板１１０の深さ方向（Ｚ軸方向）に選択的にエッチングが行われる。エッチングのエンドポイントとして、例えば、ＳｉＯｘ層が用いられる。すなわち、エッチングの選択比がＳｉとは異なるＳｉＯｘ層を用いてエッチングを終了させる。エッチングストッパ層として機能するＳｉＯｘ層は、膜部５５の一部として用いられても良い。ＳｉＯｘ層は、エッチングの後に、例えば、無水フッ化水素及びアルコールなどの処理などで除去されても良い。
【０２１２】
このようにして、実施形態に係る圧力センサ１００ａが形成される。実施形態に係る他の圧力センサも同様の方法により製造できる。
【０２１３】
（第５の実施形態）  
次に、図２２〜図２４を参照して、第５の実施形態に係る圧力センサの構成例（圧力センサ４４０）について説明する。  
図２２は、第５の実施形態に係る圧力センサを例示する模式的斜視図である。図２３及び図２４は、第５の実施形態に係る圧力センサを例示するブロック図である。
【０２１４】
図２２及び図２３に示すように、圧力センサ４４０には、基部４７１、検知部４５０、半導体回路部４３０、アンテナ４１５、電気配線４１６、送信回路４１７、及び、受信回路４１７ｒが設けられている。尚、本実施形態に係る検知部４５０は、例えば第１〜第３の実施形態に係る歪検知部５０およびバイアス印加部ＢＡである。
【０２１５】
アンテナ４１５は、電気配線４１６を介して、半導体回路部４３０と電気的に接続されている。
【０２１６】
送信回路４１７は、検知部４５０に流れる電気信号に基づくデータを無線で送信する。送信回路４１７の少なくとも一部は、半導体回路部４３０に設けることができる。
【０２１７】
受信回路４１７ｒは、電子機器４１８ｄからの制御信号を受信する。受信回路４１７ｒの少なくとも一部は、半導体回路部４３０に設けることができる。受信回路４１７ｒを設けるようにすれば、例えば、電子機器４１８ｄを操作することで、圧力センサ４４０の動作を制御することができる。
【０２１８】
図２３に示すように、送信回路４１７には、例えば、検知部４５０に接続されたＡＤコンバータ４１７ａと、マンチェスター符号化部４１７ｂと、を設けることができる。切替部４１７ｃを設け、送信と受信を切り替えるようにすることができる。この場合、タイミングコントローラ４１７ｄを設け、タイミングコントローラ４１７ｄにより切替部４１７ｃにおける切り替えを制御することができる。またさらに、データ訂正部４１７ｅ、同期部４１７ｆ、判定部４１７ｇ、電圧制御発振器４１７ｈ（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を設けることができる。
【０２１９】
図２４に示すように、圧力センサ４４０と組み合わせて用いられる電子機器４１８ｄには、受信部４１８が設けられる。電子機器４１８ｄとしては、例えば、携帯端末などの電子装置を例示することができる。
【０２２０】
この場合、送信回路４１７を有する圧力センサ４４０と、受信部４１８を有する電子機器４１８ｄと、を組み合わせて用いることができる。
【０２２１】
電子機器４１８ｄには、マンチェスター符号化部４１７ｂ、切替部４１７ｃ、タイミングコントローラ４１７ｄ、データ訂正部４１７ｅ、同期部４１７ｆ、判定部４１７ｇ、電圧制御発振器４１７ｈ、記憶部４１８ａ、中央演算部４１８ｂ（ＣＰＵ；Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を設けることができる。
【０２２２】
この例では、圧力センサ４４０は、固定部４６７をさらに含んでいる。固定部４６７は、膜部４６４（５５）を基部４７１に固定する。固定部４６７は、外部圧力が印加されたときであっても撓みにくいように、膜部４６４よりも厚み寸法を厚くすることができる。
【０２２３】
固定部４６７は、例えば、膜部４６４の周縁に等間隔に設けることができる。膜部４６４の周囲をすべて連続的に取り囲むように固定部４６７を設けることもできる。固定部４６７は、例えば、基部４７１の材料と同じ材料から形成することができる。この場合、固定部４６７は、例えば、シリコンなどから形成することができる。固定部４６７は、例えば、膜部４６４の材料と同じ材料から形成することもできる。
【０２２４】
次に、図２５〜図３６を参照して、圧力センサ４４０の製造方法を例示する。  
図２５〜図３６は、第５の実施形態に係る圧力センサの製造方法を例示する模式的平面図および模式的断面図である。
【０２２５】
図２５（ａ）及び図２５（ｂ）に示すように、半導体基板５３１の表面部分に半導体層５１２Ｍを形成する。続いて、半導体層５１２Ｍの上面に素子分離絶縁層５１２Ｉを形成する。続いて、半導体層５１２Ｍの上に、図示しない絶縁層を介して、ゲート５１２Ｇを形成する。続いて、ゲート５１２Ｇの両側に、ソース５１２Ｓとドレイン５１２Ｄとを形成することで、トランジスタ５３２が形成される。続いて、この上に層間絶縁膜５１４ａを形成し、さらに層間絶縁膜５１４ｂを形成する。
【０２２６】
続いて、非空洞部となる領域において、層間絶縁膜５１４ａ、５１４ｂの一部に、トレンチ及び孔を形成する。続いて、孔に導電材料を埋め込んで、接続ピラー５１４ｃ〜５１４ｅを形成する。この場合、例えば、接続ピラー５１４ｃは、１つのトランジスタ５３２のソース５１２Ｓに電気的に接続され、接続ピラー５１４ｄはドレイン５１２Ｄに電気的に接続される。例えば、接続ピラー５１４ｅは、別のトランジスタ５３２のソース５１２Ｓに電気的に接続される。続いて、トレンチに導電材料を埋め込んで、配線部５１４ｆ、５１４ｇを形成する。配線部５１４ｆは、接続ピラー５１４ｃ及び接続ピラー５１４ｄに電気的に接続される。配線部５１４ｇは、接続ピラー５１４ｅに電気的に接続される。続いて、層間絶縁膜５１４ｂの上に、層間絶縁膜５１４ｈを形成する。
【０２２７】
図２６（ａ）及び図２６（ｂ）に示すように、層間絶縁膜５１４ｈの上に、酸化シリコン（ＳｉＯ２）からなる層間絶縁膜５１４ｉを、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。続いて、層間絶縁膜５１４ｉの所定の位置に孔を形成し、導電材料（例えば、金属材料）を埋め込み、上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化する。これにより、配線部５１４ｆに接続された接続ピラー５１４ｊと、配線部５１４ｇに接続された接続ピラー５１４ｋと、が形成される。
【０２２８】
図２７（ａ）及び図２７（ｂ）に示すように、層間絶縁膜５１４ｉの空洞部５７０となる領域に凹部を形成し、その凹部に犠牲層５１４ｌを埋め込む。犠牲層５１４ｌは、例えば、低温で成膜できる材料を用いて形成することができる。低温で成膜できる材料は、例えば、シリコンゲルマニウム（ＳｉＧｅ）などである。
【０２２９】
図２８（ａ）及び図２８（ｂ）に示すように、層間絶縁膜５１４ｉ及び犠牲層５１４ｌの上に、膜部５６４（５５）となる絶縁膜５６１ｂｆを形成する。絶縁膜５６１ｂｆは、例えば、酸化シリコン（ＳｉＯ２）などを用いて形成することができる。絶縁膜５６１ｂｆに複数の孔を設け、複数の孔に導電材料（例えば、金属材料）を埋め込み、接続ピラー５６１ｆａ、接続ピラー５６２ｆａを形成する。接続ピラー５６１ｆａは、接続ピラー５１４ｋと電気的に接続され、接続ピラー５６２ｆａは、接続ピラー５１４ｊと電気的に接続される。
【０２３０】
図２９（ａ）及び図２９（ｂ）に示すように、絶縁膜５６１ｂｆ、接続ピラー５６１ｆａ、接続ピラー５６２ｆａの上に、配線５５７となる導電層５６１ｆを形成する。
【０２３１】
図３０（ａ）及び図３０（ｂ）に示すように、導電層５６１ｆの上に、積層膜５５０ｆを形成する。
【０２３２】
図３１（ａ）及び図３１（ｂ）に示すように、積層膜５５０ｆを所定の形状に加工し、その上に、絶縁層５６５となる絶縁膜５６５ｆを形成する。絶縁膜５６５ｆは、例えば、酸化シリコン（ＳｉＯ２）などを用いて形成することができる。
【０２３３】
図３２（ａ）及び図３２（ｂ）に示すように、絶縁膜５６５ｆの一部を除去し、導電層５６１ｆを所定の形状に加工する。これにより、配線５５７が形成される。このとき、導電層５６１ｆの一部は、接続ピラー５６２ｆａに電気的に接続される接続ピラー５６２ｆｂとなる。さらに、この上に、絶縁層５６６となる絶縁膜５６６ｆを形成する。
【０２３４】
図３３（ａ）及び図３３（ｂ）に示すように、絶縁膜５６５ｆに開口部５６６ｐを形成する。これにより、接続ピラー５６２ｆｂが露出する。
【０２３５】
図３４（ａ）及び図３４（ｂ）に示すように、上面に、配線５５８となる導電層５６２ｆを形成する。導電層５６２ｆの一部は、接続ピラー５６２ｆｂと電気的に接続される。
【０２３６】
図３５（ａ）及び図３５（ｂ）に示すように、導電層５６２ｆを所定の形状に加工する。これにより、配線５５８が形成される。配線５５８は、接続ピラー５６２ｆｂと電気的に接続される。
【０２３７】
図３６（ａ）及び図３６（ｂ）に示すように、絶縁膜５６６ｆに所定の形状の開口部５６６ｏを形成する。開口部５６６ｏを介して、絶縁膜５６１ｂｆを加工し、さらに開口部５６６ｏを介して、犠牲層５１４ｌを除去する。これにより、空洞部５７０が形成される。犠牲層５１４ｌの除去は、例えば、ウェットエッチング法を用いて行うことができる。
【０２３８】
なお、固定部５６７をリング状とする場合には、例えば、空洞部５７０の上方における非空洞部の縁と、膜部５６４と、の間を絶縁膜で埋める。
【０２３９】
以上の様にして圧力センサ４４０が形成される。
【０２４０】
（第６の実施形態）  
次に、図３７を参照して、第６の実施形態について説明する。  
図３７は、本実施形態に係るマイクロフォン１５０を例示する模式的断面図である。第１〜第３の実施の形態に係る歪検知素子を搭載した圧力センサ１００は、例えば、マイクロフォンに搭載する事が出来る。
【０２４１】
本実施形態に係るマイクロフォン１５０は、圧力センサ１００を搭載したプリント基板１５１と、プリント基板１５１を搭載した電子回路１５２と、プリント基板１５１と共に圧力センサ１００と電子回路１５２とを覆うカバー１５３とを備える。圧力センサ１００は、第１〜第３の実施形態に係る歪検出素子を搭載した圧力センサである。
【０２４２】
カバー１５３には、アコースティックホール１５４が設けられており、ここから音波１５５が入射する。音波１５５がカバー１５３内に入射すると、圧力センサ１００によって音波１５５が検知される。電子回路１５２は、例えば、圧力センサ１００に搭載された歪検出素子に電流を流し、圧力センサ１００の抵抗値の変化を検出する。また、電子回路１５２は、増幅回路等によってこの電流値を増幅しても良い。
【０２４３】
第１〜第３の実施の形態に係る歪検出素子を搭載した圧力センサは高感度であるため、これを搭載したマイクロフォン１５０は感度良く音波１５５の検出を行う事が可能である。
【０２４４】
（第７の実施形態）  
次に、図３８及び図３９を参照して、第７の実施形態について説明する。  
図３８は、第７の実施形態に係る血圧センサ１６０を例示する模式図である。図３９は、同血圧センサ１６０のＨ１−Ｈ２から見た模式的断面図である。第１〜第３の実施形態に係る歪検出素子を搭載した圧力センサ１００は、例えば、血圧センサ１６０に搭載する事が出来る。
【０２４５】
図３８に示す通り、血圧センサ１６０は、例えばヒトの腕１６５の動脈１６６上に貼り付けられる。また、図３９に示す通り、血圧センサ１６０は第１〜第３の実施形態に係る歪検出素子を搭載した圧力センサ１００を搭載しており、これによって血圧を測定する事が可能である。
【０２４６】
第１〜第３の実施形態に係る歪検出素子を搭載した圧力センサ１００は高感度であるため、これを搭載した血圧センサ１６０は感度良く連続的に血圧の検出を行う事が可能である。
【０２４７】
（第８の実施形態）  
次に、図４０を参照して、第８の実施形態について説明する。  
図４０は、第８の実施形態に係るタッチパネル１７０を例示する模式的な回路図である。タッチパネル１７０は、図示しないディスプレイの内部及びディスプレイの外部の少なくともいずれかに搭載される。
【０２４８】
タッチパネル１７０は、マトリクス状に配置された複数の圧力センサ１００と、Ｙ方向に複数配置され、Ｘ方向に配置された複数の圧力センサ１００の一端にそれぞれ接続された複数の第１の配線１７１と、Ｘ方向に複数配置され、Ｙ方向に配置された複数の圧力センサ１００の他端にそれぞれ接続された複数の第２の配線１７２と、複数の第１の配線１７１及び複数の第２の配線１７２を制御する制御部１７３とを備える。圧力センサ１００は、第１〜第３の実施形態に係る圧力センサである。
【０２４９】
また、制御部１７３は、第１の配線１７１を制御する第１の制御回路１７４と、第２の配線１７２を制御する第２の制御回路１７５と、第１の制御回路１７４及び第２の制御回路１７５を制御する第３の制御回路１７６とを備える。
【０２５０】
例えば、制御部１７３は、複数の第１の配線１７１及び複数の第２の配線１７２を介して圧力センサ１００に電流を流す。ここで、図示しないタッチ面が押圧された場合、圧力センサ１００はその圧力に応じて歪検出素子の抵抗値を変化させる。制御部１７３は、この抵抗値の変化を検出することにより、押圧による圧力を検出した圧力センサ１００の位置を特定する。
【０２５１】
第１〜第３の実施形態に係る歪検出素子を搭載した圧力センサ１００は高感度であるため、これを搭載したタッチパネル１７０は感度良く押圧による圧力を検出する事が可能である。また、圧力センサ１００は小型であり、解像度の高いタッチパネル１７０を製造する事が可能である。
【０２５２】
尚、タッチパネル１７０は、圧力センサ１００の他にタッチを検出するための検出要素を備えていても良い。
【０２５３】
圧力センサ１００は、第４〜第８に示す実施形態の他に、気圧センサやタイヤの空気圧センサ等、様々な圧力センサデバイスに応用することができる。
【０２５４】
実施形態によれば、高感度な歪検知素子、圧力センサ、マイクロフォン、血圧センサ及びタッチパネルが提供できる。
【０２５５】
実施形態によれば、感度の高い歪検知素子及び圧力センサが提供できる。
【０２５６】
本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
【０２５７】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０２５８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、膜部、バイアス印加部、歪検知部、支持部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２５９】
その他、本発明の実施の形態として上述した歪検知素子および圧力センサを基にして、当業者が適宜設計変更して実施し得る全ての歪検知素子および圧力センサも、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２６０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２６２】
１０…第１磁性層、  １０ｍ…磁化方向、  １３…第３磁性層、  ２０…第２磁性層、  ２０ｍ…磁化方向、  ２４…第４磁性層、  ３０…第１中間層、  ３２…第２中間層、  ４１、４１ｂ…下地層、  ４２、４２ｂ…ピニング層、  ４３…第２磁化固定層、  ４３ｂ…磁化固定層、  ４４、４４ｂ…磁気結合層、  ４５、４５ｂ…キャップ層、  ５０…歪検知部、  ５０ａ…第１歪検知部、  ５０ｂ…第２歪検知部、  ５１…下部電極、  ５２…上部電極、  ５５…膜部、  ５５ｅ…外縁、  ５７…支持部、  ５８…空洞部、  ６１…バイアス磁性層、  ６１ａ…第１バイアス磁性層、  ６１ｓ…第１サイド磁性層、  ６２…バイアス磁性層、  ６２ａ…第２バイアス磁性層、  ６２ｓ…第２サイド磁性層、  ６３ａ…第３バイアス磁性層、  ６３ｓ…第３サイド磁性層、  ６４ａ…第４バイアス磁性層、  ６４ｓ…第４サイド磁性層、  ６５ｓ…サイド磁性層、  ７１…中間磁性層、  ７１ａ…第１中間磁性層、  ７１ｓ…第１サイド中間磁性層、  ７２…中間磁性層、  ７２ａ…第２中間磁性層、  ７２ｓ…第２サイド中間磁性層、  ７３ａ…第３中間磁性層、  ７３ｓ…第３サイド中間磁性層、  ７４ａ…第４中間磁性層、  ７４ｓ…第４サイド中間磁性層、  ７５ｓ…サイド中間磁性層、  ８１〜８４…第１〜第４保護層、  ９０…絶縁層、  ９１…絶縁層、  ９１ａ…第１絶縁層、  ９１ｓ…第１サイド絶縁層、  ９１ｕ…第１上部絶縁層、  ９２…絶縁層、  ９２ａ…第２絶縁層、  ９２ｓ…第２サイド絶縁層、  ９２ｕ…第２上部絶縁層、  ９３ａ…第３絶縁層、  ９３ｓ…第３サイド絶縁層、  ９３ｕ…第３上部絶縁層、  ９４ａ…第４絶縁層、  ９４ｓ…第４サイド絶縁層、  ９４ｕ…第４上部絶縁層、  ９５ｓ…サイド絶縁層、  １００、１００ａ、１００ｂ…圧力センサ、  １１０…基板、  １１２…表面、  １１３…裏面、  １２０…薄膜、  １３１…第１配線、  １３２…第２配線、  １３３…ビアコンタクト、  １５０…マイクロフォン、  １５１…プリント基板、  １５２…電子回路、  １５３…カバー、  １５４…アコースティックホール、  １５５…音波、  １６０…血圧センサ、  １６５…腕、  １６６…動脈、  １７０…タッチパネル、  １７１、１７２…配線、  １７３…制御部、  １７４、１７５、１７６…制御回路、  ２０１、２０２、２０３、２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ…歪検知素子、  ４１５…アンテナ、  ４１６…電気配線、  ４１７…送信回路、  ４１７ａ…コンバータ、  ４１７ｂ…マンチェスター符号化部、  ４１７ｃ…切替部、  ４１７ｄ…タイミングコントローラ、  ４１７ｅ…データ訂正部、  ４１７ｆ…同期部、  ４１７ｇ…判定部、  ４１７ｈ…電圧制御発振器、  ４１７ｒ…受信回路、  ４１８…受信部、  ４１８ａ…記憶部、  ４１８ｂ…中央演算部、  ４１８ｄ…電子機器、  ４３０…半導体回路部、  ４４０…圧力センサ、  ４５０…検知部、  ４６４…膜部、  ４６７…固定部、  ４７１…基部、  ５１２Ｄ…ドレイン、  ５１２Ｇ…ゲート、  ５１２Ｉ…素子分離絶縁層、  ５１２Ｍ…半導体層、  ５１２Ｓ…ソース、  ５１４ａ、５１４ｂ…層間絶縁膜、  ５１４ｃ〜５１４ｅ…接続ピラー、  ５１４ｆ、５１４ｇ…配線部、  ５１４ｈ、５１４ｉ…層間絶縁膜、  ５１４ｊ、５１４ｋ…接続ピラー、  ５１４��…犠牲層、  ５３１…半導体基板、  ５３２…トランジスタ、  ５５０ｆ…積層膜、  ５５７…配線、  ５５８…配線、  ５６１ｂｆ…絶縁膜、  ５６１ｆ…導電層、  ５６１ｆａ…接続ピラー、  ５６２ｆ…導電層、  ５６２ｆａ、５６２ｆｂ…接続ピラー、  ５６４…膜部、  ５６５…絶縁層、  ５６５ｆ…絶縁膜、  ５６６…絶縁層、  ５６６ｆ…絶縁膜、  ５６６ｏ…開口部、  ５６６ｐ…開口部、  ５６７…固定部、  ５７０…空洞部、  ＢＡ…バイアス印加部、  ＢＡ１〜ＢＡ４…第１〜４バイアス印加部、  Ｄε…歪印加方向、  Ｄ２…第２方向、  Ｄ３…第３方向、  Ｄｅ１…方向、  ＧＦ…ゲージファクタ、  Ｈ…磁場、  Ｈｂ…バイアス磁場、  Ｈｃ…保磁力、  Ｐ１…力、  Ｒ…電気抵抗、  Ｓ０１〜Ｓ０６…第１〜第６試料、  ＳＢ１〜ＳＢ４…積層部、  ｃｓ…圧縮応力、  ｅ１〜ｅ４…第１〜４部分、  ｔｓ…引張応力
【図１】
0006523004.tif 000002
【図２】
0006523004.tif 000003
【図３】
0006523004.tif 000004
【図４】
0006523004.tif 000005
【図５】
0006523004.tif 000006
【図６】
0006523004.tif 000007
【図７】
0006523004.tif 000008
【図８】
0006523004.tif 000009
【図９】
0006523004.tif 000010
【図１０】
0006523004.tif 000011
【図１１】
0006523004.tif 000012
【図１２】
0006523004.tif 000013
【図１３】
0006523004.tif 000014
【図１４】
0006523004.tif 000015
【図１５】
0006523004.tif 000016
【図１６】
0006523004.tif 000017
【図１７】
0006523004.tif 000018
【図１８】
0006523004.tif 000019
【図１９】
0006523004.tif 000020
【図２０】
0006523004.tif 000021
【図２１】
0006523004.tif 000022
【図２２】
0006523004.tif 000023
【図２３】
0006523004.tif 000024
【図２４】
0006523004.tif 000025
【図２５】
0006523004.tif 000026
【図２６】
0006523004.tif 000027
【図２７】
0006523004.tif 000028
【図２８】
0006523004.tif 000029
【図２９】
0006523004.tif 000030
【図３０】
0006523004.tif 000031
【図３１】
0006523004.tif 000032
【図３２】
0006523004.tif 000033
【図３３】
0006523004.tif 000034
【図３４】
0006523004.tif 000035
【図３５】
0006523004.tif 000036
【図３６】
0006523004.tif 000037
【図３７】
0006523004.tif 000038
【図３８】
0006523004.tif 000039
【図３９】
0006523004.tif 000040
【図４０】
0006523004.tif 000041