(57)【特許請求の範囲】
【請求項１】
第１データ端子および第２データ端子を含む複数のデータ端子を備え、前記複数のデータ端子から入力されたデータを記憶する第１半導体記憶装置と、
前記第１半導体記憶装置に対して前記データのアクセスを行う半導体装置と、
前記半導体装置と前記第１半導体記憶装置とを搭載する配線基板と、
を有する電子装置であって、
前記配線基板は、
前記半導体装置と前記第１データ端子とを第１配線層を用いて電気的に接続する第１データ配線と、
前記半導体装置と前記第２データ端子とを第２配線層を用いて電気的に接続する第２データ配線と、
を備え、
前記第１配線層は、前記第２配線層よりも前記半導体装置に近い配線層であり、
前記第１データ端子は、前記第２データ端子よりも前記半導体装置との距離が遠く、
前記第１配線層を用いる前記第１データ配線の本数は、前記第２配線層を用いる前記第２データ配線の本数よりも多い、
電子装置。
【請求項２】
請求項１記載の電子装置において、
前記第１半導体記憶装置は、さらに、前記データのアクセス命令が入力される第１制御端子を備え、
前記配線基板は、さらに、前記半導体装置と前記第１制御端子とを前記第２配線層を用いて電気的に接続する第１制御配線を備える、
電子装置。
【請求項３】
請求項２記載の電子装置において、
前記配線基板は、さらに、第２半導体記憶装置を搭載し、
前記第２半導体記憶装置は、
第４データ端子と、
前記第４データ端子よりも前記半導体装置との距離が遠い第３データ端子と、
データのアクセス命令が入力される第２制御端子と、
を備え、
前記配線基板は、さらに、
前記半導体装置と前記第３データ端子とを前記第１配線層を用いて電気的に接続する第３データ配線と、
前記半導体装置と前記第４データ端子とを前記第２配線層を用いて電気的に接続する第４データ配線と、
前記半導体装置と前記第２制御端子とを前記第２配線層を用いて電気的に接続する第２制御配線と、
を備え、
前記第１制御配線は、前記第２配線層で、前記第２データ配線と前記第４データ配線とに挟まれるように配置され、
前記第４データ配線は、前記第２配線層で、前記第１制御配線と前記第２制御配線とに挟まれるように配置される、
電子装置。
【請求項４】
請求項１記載の電子装置において、
前記第１配線層は、共に接地電源電圧が供給される第１電源配線層と第２電源配線層とに挟まれ、
前記第２配線層は、前記第２電源配線層と、電源電圧が供給される第３電源配線層とに挟まれ、
前記半導体装置と前記第１半導体記憶装置は、前記第１電源配線層に実装される、
電子装置。
【請求項５】
請求項４記載の電子装置において、
前記配線基板は、前記第２配線層を用いる前記第２データ配線を複数備え、
前記複数の第２データ配線の中の一部の第２データ配線は、
前記第１配線層を延伸する第１部分配線と、
前記第２配線層を延伸する第２部分配線と、
前記第１部分配線と前記第２部分配線とを電気的に接続する第１ビアと、
を備え、
前記配線基板は、さらに、前記第１電源配線層と前記第２電源配線層とを電気的に接続し、かつ前記第１ビアに近接して配置される第２ビアを備える、
電子装置。
【請求項６】
請求項４記載の電子装置において、
前記半導体装置は、格子状に配置される複数の外部端子を備え、
前記半導体装置の最外周に配置される外部端子の半数以上は、前記第１電源配線層に電気的に接続される、
電子装置。
【請求項７】
請求項６記載の電子装置において、
前記配線基板は、さらに、前記第１電源配線層と前記第２電源配線層とを電気的に接続し、かつ前記第１電源配線層に電気的に接続される前記複数の外部端子にそれぞれ近接して配置される複数の第３ビアを備える、
電子装置。
【請求項８】
請求項１記載の電子装置において、
前記配線基板は、コア層と、前記コア層に積層されるビルドアップ層とを備え、
前記半導体装置は、前記コア層を介して前記電子装置の外部との間で通信を行い、
前記半導体装置と前記第１半導体記憶装置とを電気的に接続する全ての信号配線は、前記ビルドアップ層及び前記コア層の最上層に設けられる、
電子装置。
【請求項９】
請求項１記載の電子装置において、
前記配線基板は、第１辺と、前記第１辺と交わる第２辺と、前記第１辺および前記第２辺にそれぞれ対向する第３辺および第４辺とで区画される略正方形の形状を備え、さらに、第２半導体記憶装置と、第３半導体記憶装置と、第４半導体記憶装置とを搭載し、
前記第１半導体記憶装置、前記第２半導体記憶装置、前記第３半導体記憶装置は、前記第１辺に沿って順に配置され、
前記第４半導体記憶装置は、前記第２辺に沿って、前記第３半導体記憶装置と並んで配置され、
前記半導体装置は、前記第３辺に沿って、前記第４半導体記憶装置と並んで配置され、前記第４辺に沿って、前記第１半導体記憶装置または前記第２半導体記憶装置と並んで配置される、
電子装置。
【請求項１０】
請求項１記載の電子装置において、
前記第１半導体記憶装置は、ＬＰＤＤＲ（Low Power Double Data Rate）４のメモリチップである、
電子装置。
【請求項１１】
請求項１記載の電子装置において、
前記第１データ配線は、前記半導体装置の近傍では第１配線幅で形成され、前記半導体装置の近傍を除く部分では前記第１配線幅よりも広い第２配線幅で形成される、
電子装置。
【請求項１２】
ｎ本のデータ端子を備え、前記ｎ本のデータ端子から入力されたデータを記憶する半導体記憶装置と、
前記半導体記憶装置に対して前記データのアクセスを行う半導体装置と、
前記半導体装置と前記半導体記憶装置とを搭載する配線基板と、
を有する電子装置であって、
前記配線基板は、
前記半導体装置と前記半導体記憶装置とが実装され、接地電源電圧が供給される第１電源配線層と、
接地電源電圧が供給される第２電源配線層と、
電源電圧が供給される第３電源配線層と、
前記第１電源配線層と前記第２電源配線層とに挟まれ、前記半導体装置と前記ｎ本のデータ端子の中のｍ（０＜ｍ＜ｎ）本とを電気的に接続する第１配線層と、
前記第２電源配線層と前記第３電源配線層とに挟まれ、前記半導体装置と前記ｎ本のデータ端子の中のｋ（ｋ＝ｎ−ｍ）本とを電気的に接続する第２配線層と、
を備え、
前記半導体装置は、格子状に配置される複数の外部端子を備え、
前記半導体装置の最外周に配置される外部端子の半数以上は、前記第１電源配線層に電気的に接続される、
電子装置。
【請求項１３】
請求項１２記載の電子装置において、
前記配線基板は、さらに、前記第１電源配線層と前記第２電源配線層とを電気的に接続し、かつ前記第１電源配線層に電気的に接続される前記複数の外部端子の直近にそれぞれ配置される複数の第３ビアを備える、
電子装置。
【請求項１４】
請求項１２記載の電子装置において、
前記ｍ本は、前記ｋ本よりも多い、
電子装置。
【請求項１５】
請求項１４記載の電子装置において、
前記半導体記憶装置は、さらに、前記データのアクセス命令が入力される複数の制御端子を備え、
前記第２配線層は、さらに、前記半導体装置と前記複数の制御端子と電気的に接続する、
電子装置。
【請求項１６】
それぞれｎ本のデータ端子を備え、前記ｎ本のデータ端子から入力されたデータを記憶する第１、第２、第３および第４半導体記憶装置と、
前記第１、第２、第３および第４半導体記憶装置に対して前記データのアクセスを行う半導体装置と、
前記半導体装置と前記第１、第２、第３および第４半導体記憶装置とを搭載する配線基板と、
を有する電子装置であって、
前記配線基板は、第１辺と、前記第１辺と交わる第２辺と、前記第１辺および前記第２辺にそれぞれ対向する第３辺および第４辺とで区画される略正方形の形状を備え、
前記第１半導体記憶装置、前記第２半導体記憶装置、前記第３半導体記憶装置は、前記第１辺に沿って順に配置され、
前記第４半導体記憶装置は、前記第２辺に沿って、前記第３半導体記憶装置と並んで配置され、
前記半導体装置は、前記第３辺に沿って、前記第４半導体記憶装置と並んで配置され、前記第４辺に沿って、前記第１半導体記憶装置または前記第２半導体記憶装置と並んで配置される、
電子装置。
【請求項１７】
請求項１６記載の電子装置において、
前記第１、第２、第３および第４半導体記憶装置は、それぞれ、データのアクセス命令が入力される第１、第２、第３および第４制御端子をさらに備え、
前記配線基板は、
前記半導体装置と前記第１、第２、第３および第４半導体記憶装置とが実装され、接地電源電圧が供給される第１電源配線層と、
接地電源電圧が供給される第２電源配線層と、
電源電圧が供給される第３電源配線層と、
前記第１電源配線層と前記第２電源配線層とに挟まれ、前記半導体装置と、前記第１、第２、第３および第４半導体記憶装置が備える前記（ｎ×４）本のデータ端子の中のｍ（０＜ｍ＜（ｎ×４））本とを電気的に接続する第１配線層と、
前記第２電源配線層と前記第３電源配線層とに挟まれ、前記半導体装置と前記（ｎ×４）本のデータ端子の中のｋ（ｋ＝（ｎ×４）−ｍ）本とを電気的に接続し、前記半導体装置と前記第１、第２、第３および第４制御端子とを電気的に接続する第２配線層と、
を有する、
電子装置。
【請求項１８】
請求項１７記載の電子装置において、
前記半導体装置は、前記第１、第２、第３および第４半導体記憶装置にそれぞれ電気的に接続するための第１、第２、第３、第４外部端子領域を備え、
前記第１、第２、第３、第４外部端子領域は、前記半導体装置の辺に沿って順に配置され、
前記第１、第２、第３、第４外部端子領域のそれぞれは、
（ｎ／２）本のデータ端子に接続するための第１外部端子群と、
対応する制御端子に接続するための第２外部端子群と、
（ｎ／２）本のデータ端子に接続するための第３外部端子群と、
を備え、
前記第１外部端子群、前記第２外部端子群、前記第３外部端子群は、前記半導体装置の辺に沿って順に配置される、
電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関し、例えば、ＬＰＤＤＲ４（Low Power Double Data Rate 4）−ＳＤＲＡＭ（Synchronous DRAM）等のメモリデバイスと、そのコントローラデバイスとを１個のＳｉＰ（System in Package）に搭載した電子装置に関する。
【背景技術】
【０００２】
例えば、特許文献１〜３には、配線基板上に、メモリデバイスと、当該メモリデバイスにアクセスするコントローラデバイスとを搭載した構成が示される。メモリデバイスとコントローラデバイスとの間の接続は、特許文献１では、配線基板のＬ１，Ｌ２配線層で行われ、特許文献２および特許文献３では、配線基板のＬ１，Ｌ３，Ｌ６配線層で行われる。また、非特許文献１には、ＬＰＤＤＲ４の規格が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１３３７５号公報
【特許文献２】特開２００９−２２３８５４号公報
【特許文献３】特開２０１０−１２３２０３号公報
【非特許文献】
【０００４】
【非特許文献１】ＪＥＤＥＣスタンダード  ＪＥＳＤ２０９−４
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、特許文献１〜３に示されるように、従来の電子装置では、配線基板のデバイス搭載面（Ｌ１配線層）を用いて、メモリデバイスとコントローラデバイスとの間の通信が行われる。このような方式を用いると、例えば、コントローラデバイスの最外周の外部電極を信号用に割り当てることで、配線の引き出しの容易化等が図れる。しかし、このような方式では、例えば、０．８〜１．６ＧＨｚといった高速なクロック信号の両エッジに同期してデータ通信を行うＬＰＤＤＲ４等のようなメモリデバイスを搭載した場合に、配線間のクロストークが増大し、所望の信号品質を実現することが困難となる恐れがある。
【０００６】
後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による電子装置は、半導体記憶装置と、当該半導体記憶装置に対してデータのアクセスを行う半導体装置と、これらを搭載する配線基板とを有する。配線基板は、半導体装置と、半導体記憶装置の第１および第２データ端子とをそれぞれ第１および第２配線層を用いて電気的に接続する第１および第２データ配線を備える。第１配線層は、第２配線層よりも半導体装置に近い配線層であり、第１データ端子は、第２データ端子よりも半導体装置との距離が遠い。
【発明の効果】
【０００８】
前記一実施の形態によれば、電子装置において、信号品質の向上が実現可能になる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は、本発明の実施の形態１による電子装置において、その外形の概略構成例を示す平面図であり、（ｂ）は、（ａ）におけるＡ−Ａ’間の概略的な構造例を示す断面図である。
【図２】図１（ａ）および図１（ｂ）の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。
【図３】図２のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。
【図４】図１（ａ）および図１（ｂ）の電子装置において、コントローラデバイスの主要部の概略構成例を示す回路ブロック図である。
【図５】図１（ｂ）の配線基板において、コントローラデバイス周り（領域ＡＲ１）の詳細な構造例を示す断面図である。
【図６】（ａ）は、図５におけるコントローラデバイス周り（領域ＡＲ２）の配線層Ｌ１のレイアウト構成例を示す平面図であり、（ｂ）は、（ａ）の構成を簡略化した模式図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態２による電子装置において、図１（ａ）および図１（ｂ）の配線基板の主要部の構成例を示すものであり、（ａ）は、配線層Ｌ２の構成例を示す平面図であり、（ｂ）は、配線層Ｌ４の構成例を示す平面図である。
【図８】図７（ａ）および図７（ｂ）の配線層を用いた電子装置において、コントローラデバイスとメモリデバイスとの間の接続関係の一例を示す模式図である。
【図９】図８のコントローラデバイスにおける外部端子の配置構成例を示す概略図である。
【図１０】図８の構成を用いた場合の効果の一例を示す説明図である。
【図１１】（ａ）は、本発明の実施の形態３による電子装置において、図１（ａ）および図１（ｂ）の配線基板における配線層Ｌ３の主要部の構成例を示す平面図であり、（ｂ）は、（ａ）の効果の一例を説明する断面図である。
【図１２】（ａ）は、ＪＥＤＥＣに基づくＤＤＲ３等のタイミング規定を示す波形図であり、（ｂ）は、（ａ）の対比となるＬＰＤＤＲ４のタイミングを示す波形図である。
【図１３】本発明の実施の形態４による電子装置において、配線基板の配線層Ｌ２における主要部の概略構成例を示す平面図である。
【図１４】（ａ）および（ｂ）は、本発明の実施の形態５による電子装置において、その外形の概略構成例を示す平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
《電子装置の概略構成》
図１（ａ）は、本発明の実施の形態１による電子装置において、その外形の概略構成例を示す平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’間の概略的な構造例を示す断面図である。図１（ａ）および図１（ｂ）に示す電子装置は、複数（ここでは４個）のメモリデバイス（半導体記憶装置）ＤＤＲＤＥ１〜ＤＤＲＤＥ４と、コントローラデバイス（半導体装置）ＣＴＬＤＥと、複数のメモリデバイスとコントローラデバイスとを搭載する配線基板ＢＤとを備える。また、この例では、配線基板ＢＤに、フラッシュメモリデバイスＦＬＳＤＥも搭載される。
【００１５】
配線基板ＢＤは、辺Ｓ１と、辺Ｓ１と交わる辺Ｓ２と、辺Ｓ１および辺Ｓ２にそれぞれ対向する辺Ｓ３および辺Ｓ４とで区画される略正方形の形状を備える。特に限定はされないが、配線基板ＢＤの一辺の長さは、略４ｃｍである。ここでは、メモリデバイスＤＤＲＤＥ１，ＤＤＲＤＥ２，ＤＤＲＤＥ３は、辺Ｓ１に沿って順に配置され、短辺側が辺Ｓ１と並行になるように配置される。
【００１６】
また、メモリデバイスＤＤＲＤＥ４は、辺Ｓ２に沿ってメモリデバイスＤＤＲＤＥ３と並んで配置され、メモリデバイスＤＤＲＤＥ３，ＤＤＲＤＥ４は、長辺側が辺Ｓ２と並行になるように配置される。コントローラデバイスＣＴＬＤＥは、辺Ｓ３に沿ってメモリデバイスＤＤＲＤＥ４と並んで配置され、辺Ｓ４に沿ってメモリデバイスＤＤＲＤＥ１またはメモリデバイスＤＤＲＤＥ２と並んで配置される。コントローラデバイスＣＴＬＤＥは、長辺側が辺Ｓ１，Ｓ３と並行になるように配置される。
【００１７】
複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のそれぞれは、例えば、ＢＧＡ（Ball Grid Array）等のパッケージで構成され、複数の外部端子ＰＮｍを備える。各パッケージには、例えば、ＬＰＤＤＲ４のメモリチップ（半導体チップ）が搭載され、複数の外部端子ＰＮｍは、当該メモリチップの外部端子となる。コントローラデバイスＣＴＬＤＥは、例えば、複数の外部端子ＰＮｃを備えた１個の半導体チップで構成される。当該半導体チップには、複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４にアクセスするための回路やフラッシュメモリデバイスＦＬＳＤＥにアクセスするための回路等が形成される。
【００１８】
配線基板ＢＤは、複数の配線層を備える。配線基板ＢＤは、各配線層の配線ＬＮを用いて、表面にフリップチップ接続されたコントローラデバイスＣＴＬＤＥの外部端子ＰＮｃと、表面に実装された複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の外部端子ＰＮｍとを適宜接続する。当該配線ＬＮには、メモリデバイスにデータのアクセス命令を伝達する制御配線や、当該命令に応じた書き込みデータや読み出しデータを伝送するデータ配線が含まれる。ＬＰＤＤＲ４の場合、制御配線は、代表的にはＣＡ（Command Address）信号用の配線であり、データ配線は、代表的にはＤＱ信号用の配線である。
【００１９】
配線基板ＢＤは、複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４およびコントローラデバイスＣＴＬＤＥを含めてパッケージ化される。配線基板ＢＤの裏面には、当該パッケージ（例えば、ＢＧＡパッケージ）としての複数の外部端子ＰＮｓが設けられる。このように、図１（ａ）および図１（ｂ）に示した電子装置は、複数の半導体記憶装置や半導体装置を１個のパッケージに搭載したＳｉＰ（System in Package）で構成される。当該ＳｉＰの外部端子ＰＮｓは、例えば、図示しないマザーボード等に接続される。
【００２０】
《メモリデバイスの概略構成》
図２は、図１（ａ）および図１（ｂ）の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。図２には、図１（ａ）に示した複数のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のそれぞれが備える１個のメモリチップ（すなわち１ランク分）の構成例が示される。図２に示すメモリデバイスＤＤＲＤＥは、チャネルＡを構成するメモリユニットＭＥＭＵ＿Ａと、チャネルＢを構成するメモリユニットＭＥＭＵ＿Ｂとを備える。
【００２１】
当該メモリデバイスＤＤＲＤＥは、メモリユニットＭＥＭＵ＿Ａに対応して、複数の外部端子ＰＮｍを備える。当該複数の外部端子ＰＮｍは、制御端子ＰＮｍ＿ＣＡと、データ端子ＰＮｍ＿ＤＱに大別される。制御端子ＰＮｍ＿ＣＡには、ＣＫＥ０＿Ａ端子、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ端子、ＣＳ０＿Ａ端子、およびＣＡ０＿Ａ〜ＣＡ５＿Ａ端子が含まれる。データ端子ＰＮｍ＿ＤＱには、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ端子、ＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ端子、ＤＭＩ＿Ａ端子が含まれる。
【００２２】
なお、本明細書では、一般的な総称として、ＣＫＥ０＿Ａ端子（または信号）をＣＫＥ（Clock Enable）端子（信号）と呼び、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ端子（信号）をＣＫ（Clock）端子（信号）と呼ぶ。また、ＣＳ０＿Ａ端子（信号）をＣＳ（Chip Select）端子（信号）と呼び、ＣＡ０＿Ａ〜ＣＡ５＿Ａ端子（信号）をＣＡ（Command Address）端子（信号）と呼ぶ。さらに、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ端子（信号）をＤＱ端子（信号）と呼び、ＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ端子（信号）をＤＱＳ（Data Strobe）端子（信号）と呼び、ＤＭＩ＿Ａ端子（信号）をＤＭＩ（Data Mask Inversion）端子（信号）と呼ぶ。
【００２３】
次に、メモリユニットＭＥＭＵ＿Ａの内部構成について説明する。メモリアレイＭＡＲＹは、例えば、８個のメモリバンクＢＫ０〜ＢＫ７を備える。各メモリバンクは、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬの交点に配置されるメモリセルＭＣとを備える。メモリセルＭＣは、メモリセルトランジスタＴＲおよびメモリ容量Ｃｓを備える。所定のワード線ＷＬが活性化された際、メモリセルトランジスタＴＲは、書き込み動作として、ビット線ＢＬのデータをメモリ容量Ｃｓに書き込み、読み出し動作として、メモリ容量Ｃｓのデータをビット線ＢＬに読み出す。
【００２４】
コマンドロジック回路ＣＭＤＬＯＧは、主な動作として、ＣＫＥ０＿Ａ信号がイネーブルの場合、ＣＫ＿ｔ＿Ａ／ＣＫ＿ｃ＿Ａ信号に同期して、ＣＳ０＿Ａ信号、ＣＡ０＿Ａ〜ＣＡ５＿Ａ信号を受信する。コマンドロジック回路ＣＭＤＬＯＧは、当該受信した各信号の論理レベルの組合せに基づいて、所定のバンクアドレスおよびメモリアドレスへのライト命令や、所定のバンクアドレスおよびメモリアドレスへのリード命令といった各種コマンド（すなわちデータのアクセス命令）を解釈する。
【００２５】
ロウデコーダ回路ＲＤＥＣは、コマンドロジック回路ＣＭＤＬＯＧによって解釈されたバンクアドレスおよびロウアドレスを受信し、所定のバンクの所定のワード線ＷＬを活性化する。センスアンプ回路ＳＡＢは、所定のバンクの複数のビット線ＢＬに読み出されたデータをそれぞれ増幅する。カラムデコーダ回路ＣＤＥＣは、コマンドロジック回路ＣＭＤＬＯＧによって解釈されたカラムアドレスを受信し、それに応じた選択信号を出力する。入出力制御回路ＩＯＣＴＬは、カラムデコーダ回路ＣＤＥＣからの選択信号に基づいて、ＩＯ線ＩＯＬに接続するセンスアンプ回路ＳＡＢを定める。
【００２６】
出力制御回路ＯＣＴＬは、読み出し動作時に、ＩＯ線ＩＯＬのデータをＤＤＲ（Double Data Rate）で出力する。また、この際に、出力制御回路ＯＣＴＬは、ＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号と、モードレジスタ設定に基づくＤＭＩ＿Ａ信号とを出力する。入力制御回路ＩＣＴＬは、書き込み動作時に、外部端子ＰＮｍで受信したＤＱＳ＿ｔ＿Ａ／ＤＱＳ＿ｃ＿Ａ信号に同期して、ＤＱ０＿Ａ〜ＤＱ１５＿Ａ端子で受信したデータをＤＤＲで取り込み、ＩＯ線ＩＯＬに出力する。この際に、入力制御回路ＩＣＴＬは、外部端子ＰＮｍで受信したＤＭＩ＿Ａ信号に基づき、場合によっては受信したデータを反転してＩＯ線ＩＯＬに出力する。なお、ＤＱＳ端子およびＤＭＩ端子は、実際には、２バイト分ではなく１バイト分のＤＱ端子に対して設けられる。
【００２７】
メモリユニットＭＥＭＵ＿Ｂは、このようなメモリユニットＭＥＭＵ＿Ａの構成と同様にして構成される。簡単に説明すると、当該メモリデバイスＤＤＲＤＥは、メモリユニットＭＥＭＵ＿Ｂに対応して、制御端子ＰＮｍ＿ＣＡおよびデータ端子ＰＮｍ＿ＤＱを備える。制御端子ＰＮｍ＿ＣＡには、ＣＫＥ０＿Ｂ端子、ＣＫ＿ｔ＿Ｂ／ＣＫ＿ｃ＿Ｂ端子、ＣＳ０＿Ｂ端子、ＣＡ０＿Ｂ〜ＣＡ５＿Ｂ端子が含まれる。データ端子ＰＮｍ＿ＤＱには、ＤＱ０＿Ｂ〜ＤＱ１５＿Ｂ端子、ＤＱＳ＿ｔ＿Ｂ／ＤＱＳ＿ｃ＿Ｂ端子、およびＤＭＩ＿Ｂ端子が含まれる。メモリユニットＭＥＭＵ＿Ｂは、ＣＳ０＿Ｂ端子、ＣＡ０＿Ｂ〜ＣＡ５＿Ｂ端子等で受信したコマンド（データのアクセス命令）に基づき、メモリユニットＭＥＭＵ＿Ｂ内のメモリアレイに対して、データの書き込み動作や読み出し動作を行う。
【００２８】
図３は、図２のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。当該配置構成は、ＬＰＤＤＲ４のＪＥＤＥＣ規格に基づき定められる。図３において、上半分の領域には、前述したメモリユニットＭＥＭＵ＿Ａに対応する各外部端子ＰＮｍが設けられ、下半分の領域には、前述したメモリユニットＭＥＭＵ＿Ｂに対応する各外部端子ＰＮｍが設けられる。
【００２９】
また、上半分の領域は、さらに右半分の領域と左半分の領域に分割され、この２個の領域のそれぞれに、１バイト分のＤＱ端子と、当該１バイトに対応する差動（２個）のＤＱＳ端子およびシングル（１個）のＤＭＩ端子とが配置される。同様に、下半分の領域も、さらに右半分の領域と左半分の領域に分割され、この２個の領域のそれぞれに１バイト分のＤＱ端子と、当該１バイトに対応する差動（２個）のＤＱＳ端子およびシングル（１個）のＤＭＩ端子とが配置される。
【００３０】
なお、図３におけるＣＳ１＿Ａ端子、ＣＳ１＿Ｂ端子、ＣＫＥ１＿Ａ端子およびＣＫＥ１＿Ｂ端子は、ランク２構成用の端子となっている。すなわち、図２に示したメモリデバイスＤＤＲＤＥは、実際には、パッケージ内に図２で述べたようなメモリチップを２個搭載したランク２構成等が用いられることもある。この場合、当該ＣＳ１＿Ａ信号、ＣＳ１＿Ｂ信号、ＣＫＥ１＿Ａ信号およびＣＫＥ１＿Ｂ信号は、ランク２に対応するメモリチップで使用され、残りの各信号は、ランク１およびランク２で共通に使用される。また、図３における空白の端子には、図示は省略されているが、電源電圧（ＶＤＤ１，ＶＤＤ２，ＶＤＤＱ）用および接地電源電圧ＶＳＳ用の各外部端子ＰＮｍや、ランク３およびランク４構成用の各外部端子ＰＮｍ等が適宜配置される。
【００３１】
《コントローラデバイスの概略構成》
図４は、図１（ａ）および図１（ｂ）の電子装置において、コントローラデバイスの主要部の概略構成例を示す回路ブロック図である。図４に示すコントローラデバイスＣＴＬＤＥは、例えば１個の半導体チップで構成されるＳｏＣ（System on a Chip）となっており、複数の外部端子ＰＮｃと、ＤＤＲコントローラ回路ＤＤＲＣＴＬと、演算処理回路ＣＰＵと、各種周辺回路ＰＥＲＩ１〜ＰＥＲＩｎとを備える。これらの各回路は、バスＢＳで接続される。
【００３２】
複数の外部端子ＰＮｃの中には、演算処理回路ＣＰＵ用の外部端子ＰＮｃ＿ＣＰＵと、各種周辺回路ＰＥＲＩ１〜ＰＥＲＩｎ用の外部端子ＰＮｃ＿ＰＥＲＩ１〜ＰＮｃ＿ＰＥＲＩｎと、４対の制御端子ＰＮｃ＿ＣＡおよびデータ端子ＰＮｃ＿ＤＱとが含まれる。演算処理回路ＣＰＵは、ＤＤＲコントローラ回路ＤＤＲＣＴＬを介して図１（ａ）に示した複数のメモリデバイスＤＤＲＤＥにアクセスしながら、所定の演算処理を実行する。この際に、ＤＤＲコントローラ回路ＤＤＲＣＴＬは、演算処理回路ＣＰＵからの命令をＬＰＤＤＲ４等に基づく命令に変換しながら、４対の制御端子ＰＮｃ＿ＣＡおよびデータ端子ＰＮｃ＿ＤＱを介して、４個のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４にそれぞれアクセスする。
【００３３】
当該各種周辺回路ＰＥＲＩ１〜ＰＥＲＩｎは、特に限定はされないが、フラッシュメモリデバイスＦＬＳＤＥへのアクセスを制御するコントローラ回路や、シリアル通信を行うコントローラ回路や、音声・画像出力を制御するコントローラ回路等である。演算処理回路ＣＰＵと、各種周辺回路ＰＥＲＩ１〜ＰＥＲＩｎの一部または全ては、外部端子ＰＮｓを介してマザーボード等との間で通信を行う。なお、コントローラデバイスＣＴＬＤＥは、必ずしもこのようなＳｏＣに限定されるものではなく、少なくともＤＤＲコントローラ回路ＤＤＲＣＴＬと、制御端子ＰＮｃ＿ＣＡおよびデータ端子ＰＮｃ＿ＤＱとを備える構成であればよい。
【００３４】
《配線基板の構造》
図５は、図１（ｂ）の配線基板において、コントローラデバイス周り（領域ＡＲ１）の詳細な構造例を示す断面図である。図５に示す配線基板ＢＤは、コア層ＣＲＬと、コア層ＣＲＬの両面にそれぞれ積層されるビルドアップ層ＢＵＬ１，ＢＵＬ２とを備える。例えば、ビルドアップ層ＢＵＬ１，ＢＵＬ２のそれぞれは、３層の絶縁層を積層した構造となっており、コア層ＣＲＬは、４層の絶縁層を積層した構造となっている。これに伴い、ビルドアップ層ＢＵＬ１は、３層の配線層Ｌ１〜Ｌ３を備える。特に限定はされないが、絶縁層は、エポキシ樹脂やポリイミド等で構成され、配線層は銅等で構成される。
【００３５】
ビルドアップ層ＢＵＬ１およびコア層ＣＲＬの最上層には、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとを電気的に接続する全ての信号配線が設けられる。配線層（電源配線層）Ｌ１の一部の領域には、コントローラデバイスＣＴＬＤＥと、メモリデバイスＤＤＲＤＥ（図５では省略）とが実装される。配線層Ｌ１において、この各デバイスの実装領域を除くほぼ全ての領域は、接地電源電圧ＧＮＤが供給されるグラウンドプレーンとなっている。
【００３６】
配線層Ｌ２，Ｌ４には、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとの間の全ての信号配線（すなわち制御配線およびデータ配線）が設けられる。この内、データ配線（代表的には、ＤＱ信号の配線）は、各デバイス間を配線層Ｌ２を用いて電気的に接続するデータ配線（図５の配線ＬＮ２）と、配線層Ｌ４を用いて電気的に接続するデータ配線（図５の配線ＬＮ４）とに大別される。後者のデータ配線（配線ＬＮ４）の中には、ごく一部の区間で配線ＬＮ２を用いたのちビアＶを介して配線ＬＮ４に接続されるような配線も含まれる。ただし、この場合でも、各デバイス間の大部分（例えば８５％以上）の区間では、配線層Ｌ４のデータ配線（配線ＬＮ４）が用いられる。また、前者のデータ配線（配線ＬＮ２）は、言い換えれば、配線層Ｌ４を用いない配線である。
【００３７】
配線層（電源配線層）Ｌ３は、配線層Ｌ１と同様に、ほぼ全ての領域に接地電源電圧ＧＮＤが供給されるグラウンドプレーンとなっている。また、コア層ＣＲＬ内部に位置する配線層（電源配線層）Ｌ５は、ほぼ全ての領域に電源電圧ＰＷＲが供給されるパワープレーンとなっている。当該パワープレーンは、ビアＶを介して、コントローラデバイスＣＴＬＤＥやメモリデバイスＤＤＲＤＥに接続され、コントローラデバイスＣＴＬＤＥ用の電源や、メモリデバイスＤＤＲＤＥ用のＩＯ電源等を供給する。また、当該パワープレーンは、貫通ビアＴＶを介してビルドアップ層ＢＵＬ２に接続され、ビルドアップ層ＢＵＬ２を介して外部端子ＰＮｓに接続される。
【００３８】
このように、図５の構造は、信号配線がグラウンドプレーンまたはパワープレーンで挟まれるストリップライン構造となっている。すなわち、配線層Ｌ２は、共にグラウンドプレーンとなる２個の配線層（電源配線層）Ｌ１，Ｌ３に挟まれ、配線層Ｌ４は、グラウンドプレーンとなる配線層（電源配線層）Ｌ３と、パワープレーンとなる配線層Ｌ５とに挟まれる。
【００３９】
このようなストリップライン構造を用いることで、例えば、特許文献２，３に示されるようなマイクロストリップライン構造を用いる場合と比較して、配線間クロストークの低減等が図れ、信号品質を向上させることができる。また、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとを接続する全ての信号配線がビルドアップ層ＢＵＬ１に設けられるため、これによっても信号品質を向上させることができる。すなわち、特に信号品質を低下させる要因となり得るコア層ＣＲＬの貫通ビアＴＶを用いることなく、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとの間の通信を行える。
【００４０】
このように、図５の構造を用いることで信号品質を向上させることができるが、実際には、各種要因によって理想的なストリップライン構造との乖離が生じ、これに伴って信号品質の低下が生じ得る。その一つとして、リターン電流の存在が挙げられる。例えば、図５において、コントローラデバイスＣＴＬＤＥから配線ＬＮ２を介してＤＱ信号が出力された場合、これに伴うリターン電流が配線層Ｌ１，Ｌ３を介してコントローラデバイスＣＴＬＤＥの接地電源電圧ＧＮＤ用の外部端子ＰＮｃ（ＧＮＤ）に戻る。同様に、コントローラデバイスＣＴＬＤＥから配線ＬＮ４を介してＤＱ信号が出力された場合、これに伴うリターン電流が配線層Ｌ３，Ｌ５を介してコントローラデバイスＣＴＬＤＥの外部端子ＰＮｃ（ＧＮＤ）および電源電圧ＰＷＲ用の外部端子ＰＮｃ（ＰＷＲ）に戻る。
【００４１】
例えば、図１（ａ）の場合、メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４に伴い１２８ビット（１６バイト）のＤＱ信号が設けられ、これに伴い１２８ビット分のリターン電流がコントローラデバイスＣＴＬＤＥに戻ってくる。この１２８ビット分のリターン電流は、それぞれ、対応するＤＱ信号の進行方向の逆方向に進行し、これに伴い、コントローラデバイスＣＴＬＤＥには、様々な方向から広い幅でリターン電流が戻ってくる。この広い幅で戻ってくるリターン電流が迂回してコントローラデバイスＣＴＬＤＥに戻る場合や、コントローラデバイスＣＴＬＤＥによって十分に吸収されない場合、配線間クロストークの増大が生じ得る。そこで、図６（ａ）および図６（ｂ）の構成を用いることが有益となる。
【００４２】
図６（ａ）は、図５におけるコントローラデバイス周り（領域ＡＲ２）の配線層Ｌ１のレイアウト構成例を示す平面図であり、図６（ｂ）は、図６（ａ）の構成を簡略化した模式図である。コントローラデバイスＣＴＬＤＥは、格子状に配置される複数の外部端子（バンプ）ＰＮｃを備え、これに応じて、配線層Ｌ１にも、図６（ａ）に示すように、格子状のバンプパターンが設けられる。ここで、コントローラデバイスＣＴＬＤＥは、最外周に配置される外部端子の大部分（例えば半数以上、望ましくは７割以上）が接地電源電圧ＧＮＤ用の外部端子ＰＮｃ（ＧＮＤ）となっている。
【００４３】
これに伴い、当該外部端子ＰＮｃ（ＧＮＤ）は、図６（ａ）および図６（ｂ）に示されるように、対応するバンプパターンを介して、配線層Ｌ１に設けられるグラウンドプレーン（Ｌ１（ＧＮＤ））に電気的に接続される。このように、コントローラデバイスＣＴＬＤＥの最外周に配置される外部端子の大部分を接地電源電圧ＧＮＤ用の外部端子ＰＮｃ（ＧＮＤ）とすることで、グラウンドプレーン（Ｌ１（ＧＮＤ））の境界をコントローラデバイスＣＴＬＤＥの実装領域の内側まで拡張することができる。そして、コントローラデバイスＣＴＬＤＥと、配線層Ｌ１のグラウンドプレーン（Ｌ１（ＧＮＤ））とを広い幅で直接的に接続することができる。
【００４４】
さらに、ここでは、図６（ａ）および図６（ｂ）に示されるように、当該最外周の各外部端子ＰＮｃ（ＧＮＤ）に対応する各バンプパターンに対し、当該各バンプパターンのそれぞれの直近に、配線層Ｌ１と配線層Ｌ３とを電気的に接続するビアＶ１３が設けられる。例えば、当該バンプパターン（ＰＮｃ（ＧＮＤ））とビアＶ１３との距離は、ビアの直径の２倍以下である。これにより、コントローラデバイスＣＴＬＤＥと、配線層Ｌ３のグラウンドプレーン（Ｌ３（ＧＮＤ））とを広い幅で接続することができる。
【００４５】
これらの結果、リターン電流を、特定の箇所に集中させることなく（言い換えれば迂回させることなく）、十分にコントローラデバイスＣＴＬＤＥに戻すことができる。すなわち、ＤＱ信号の充放電電流に伴うリターン電流は、その多くが配線層Ｌ１，Ｌ３の各グラウンドプレーン（Ｌ１（ＧＮＤ），Ｌ３（ＧＮＤ））を流れる。図６（ａ）および図６（ｂ）の構成を用いると、当該配線層Ｌ１，Ｌ３のリターン電流は、共に、低いグラウンドインピーダンスにより、特定の箇所に集中せずにコントローラデバイスＣＴＬＤＥで十分に吸収される。
【００４６】
これにより、クロストークが低減し、前述したストリップライン構造による効果に加えて更なる信号品質の向上が図れる。なお、仮に、リターン電流を戻せる幅が狭く、これに伴いリターン電流が特定の箇所に集中すると、その部分は、コモンカレントパスとなり、クロストーク増大の要因になる。
【００４７】
以上、本実施の形態１の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。
【００４８】
（実施の形態２）
《配線基板の構造（応用例［１］）》
図７（ａ）および図７（ｂ）は、本発明の実施の形態２による電子装置において、図１（ａ）および図１（ｂ）の配線基板の主要部の構成例を示すものであり、図７（ａ）は、配線層Ｌ２の構成例を示す平面図であり、図７（ｂ）は、配線層Ｌ４の構成例を示す平面図である。図７（ａ）に示すように、配線層Ｌ２には、１２バイト分のＤＱ信号用配線を含むデータ配線ＬＮ２＿ＤＱが設けられる。一方、図７（ｂ）に示すように、配線層Ｌ４には、計４バイト分のＤＱ信号用配線を含むデータ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱと、各メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の制御端子ＰＮｍ＿ＣＡ（図２）にそれぞれ接続される制御配線ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡとが設けられる。
【００４９】
ここで、前述した図５の構造例では、配線層（電源配線層）Ｌ５は、電源電圧ＰＷＲが供給されるパワープレーン（Ｌ５（ＰＷＲ））となっている。また、前述したように、配線ＬＮ４でＤＱ信号が伝送される際には、配線層Ｌ３，Ｌ５にリターン電流が流れる。配線層Ｌ５に流れるリターン電流は、コントローラデバイスＣＴＬＤＥにおける電源電圧ＰＷＲ用の外部端子ＰＮｃ（ＰＷＲ）に戻されるが、通常、当該外部端子ＰＮｃ（ＰＷＲ）は、接地電源電圧ＧＮＤ用の外部端子ＰＮｃ（ＧＮＤ）に比べて数が少ない。その結果、配線層Ｌ５に流れるリターン電流に関しては、リターン電流の集中が生じ易い。
【００５０】
さらに、配線層Ｌ３，Ｌ５に流れるリターン電流は、配線層Ｌ１，Ｌ３に流れるリターン電流よりも、多くのビアを介してコントローラデバイスＣＴＬＤＥに戻る。ビアは、ストリップライン構造とはならず、また、比較的大きなインダクタ成分を含むため、クロストーク増大の要因になる。このようなことから、配線層Ｌ４（言い換えればコントローラデバイスＣＴＬＤＥに遠い配線層）のデータ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱは、配線層Ｌ２（コントローラデバイスＣＴＬＤＥに近い配線層）のデータ配線ＬＮ２＿ＤＱよりも信号品質が低下する。
【００５１】
したがって、全てのデータ配線を配線層Ｌ２に設けることが考えられる。しかし、そうすると、配線層Ｌ２の配線密度が高くなり過ぎ、配線層Ｌ４の配線密度が低くなり過ぎることになる。具体的には、全てのメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のデータ配線は、図２および図３に示したように、１２８ビットのＤＱ信号と、１チップあたり計１２本となるその他のデータ系信号（各バイト毎の２個のＤＱＳ信号および１個のＤＭＩ信号）とを含めて１７６本となる。
【００５２】
一方、１個のメモリデバイスＤＤＲＤＥの制御配線は、図２および図３に示したように、１２個のＣＡ信号、４個（２ランク前提）のＣＳ信号と、４個のＣＫ信号と、２個のＣＫＥ信号と、図示しない１個のリセット信号とを含めて２３本となる。その結果、全てのメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の制御配線は、９２本となる。これらを２個の配線層Ｌ２，Ｌ４にバランスよく配置するには、（１７６＋９２）／２＝１３４本ずつ配置するのが良い。
【００５３】
このように、全てのデータ配線を配線層Ｌ２に配置すると、配線密度ばらつきが生じるばかりでなく、配線層Ｌ２の配線密度が上がることにより、かえって配線間クロストークが増大する恐れがある。すなわち、全てのデータ配線を配線層Ｌ２に配置することは、必ずしも特性が最適となるわけではない。そこで、配線バランスを考慮すると、図７（ａ）および図７（ｂ）に示したような配分を用いることが望ましい。
【００５４】
具体的には、配線層Ｌ２のデータ配線ＬＮ２＿ＤＱには、例えば、全体の３／４（９６ビット（１２バイト））のＤＱ信号用配線と、これに伴う３６本のデータ系信号用配線とが含まれる。また、配線層Ｌ４のデータ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱには、例えば、全体の１／４（３２ビット（４バイト））のＤＱ信号用配線と、これに伴う１２本のデータ系信号用配線とが含まれ、配線層Ｌ４の制御配線ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡには、全９２本の配線が含まれる。なお、制御配線は、データ配線と異なり、ＤＤＲではなくＳＤＲで動作するため、データ配線よりもタイミング余裕があり、クロストークの影響が大きくない。このため、配線層Ｌ４が用いられる。
【００５５】
図８は、図７（ａ）および図７（ｂ）の配線層を用いた電子装置において、コントローラデバイスとメモリデバイスとの間の接続関係の一例を示す模式図である。図９は、図８のコントローラデバイスにおける外部端子の配置構成例を示す概略図である。図９に示すように、コントローラデバイスＣＴＬＤＥは、メモリデバイスＤＤＲＤＥ１〜ＤＤＥＤＥ４にそれぞれ電気的に接続するための外部端子領域ＰＮＡＲ１〜ＰＮＡＲ４を備える。外部端子領域ＰＮＡＲ１〜ＰＮＡＲ４は、コントローラデバイスＣＴＬＤＥの辺に沿って順に連続して配置される。ここでは、外部端子領域ＰＮＡＲ１〜ＰＮＡＲ４は、１個の長辺（図１（ａ）の辺Ｓ１に対向する辺）の全区間と、それに交わる２個の短辺（図１（ａ）の辺Ｓ２，Ｓ４にそれぞれ対向する辺）の一部の区間に配置される。
【００５６】
外部端子領域ＰＮＡＲ１〜ＰＮＡＲ４のそれぞれは、コントローラデバイスＣＴＬＤＥの辺に沿って順に連続して配置される３個の外部端子群で構成される。中間に配置される外部端子群は、制御端子ＰＮｃ＿ＣＡで構成され、その両隣に配置される外部端子群のそれぞれは、４バイト分のＤＱ信号用端子を含むｎ本のデータ端子の中の（ｎ／２）本のデータ端子ＰＮｃ＿ＤＱで構成される。当該（ｎ／２）本のデータ端子ＰＮｃ＿ＤＱの中には、２バイト分のＤＱ信号用端子が含まれ、厳密には、加えて当該２バイト分のＤＱ信号用端子に伴うＤＱＳ信号用端子およびＤＭＩ信号用端子が含まれる。
【００５７】
図８において、メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４のそれぞれは、図３に示したように、チャネルＡに対応する上半分の外部端子領域と、チャネルＢに対応する下半分の外部端子領域とを備える。上半分の外部端子領域において、左半分の外部端子領域には、下位１バイト分のデータ端子ＤＱ＿Ａｌが含まれ、右半分の外部端子領域には、上位１バイト分のデータ端子ＤＱ＿Ａｕが含まれる。同様に、下半分の外部端子領域において、左半分の外部端子領域には、下位１バイト分のデータ端子ＤＱ＿Ｂｌが含まれ、右半分の外部端子領域には、上位１バイト分のデータ端子ＤＱ＿Ｂｕが含まれる。
【００５８】
この場合、メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ３のデータ端子ＤＱ＿Ａｌ，ＤＱ＿Ａｕと、メモリデバイスＤＤＲＤＥ３のデータ端子ＤＱ＿Ｂｕと、メモリデバイスＤＤＲＤＥ４のデータ端子ＤＱ＿Ａｕ，ＤＱ＿Ｂｕは、相対的に、コントローラデバイスＣＴＬＤＥとの距離が遠くなる。一方、メモリデバイスＤＤＲＤＥ１，ＤＤＲＤＥ２のデータ端子ＤＱ＿Ｂｌ，ＤＱ＿Ｂｕと、メモリデバイスＤＤＲＤＥ３のデータ端子ＤＱ＿Ｂｌと、メモリデバイスＤＤＲＤＥ４のデータ端子ＤＱ＿Ａｌ，ＤＱ＿Ｂｌは、相対的に、コントローラデバイスＣＴＬＤＥとの距離が近くなる。
【００５９】
一般的に、クロストーク等の信号品質は、コントローラデバイスＣＴＬＤＥとの距離が遠くなるほど（すなわち配線長が長くなるほど）低下する。そこで、前述した遠方配置となる計９バイト分のデータ端子とコントローラデバイスＣＴＬＤＥのデータ端子ＰＮｃ＿ＤＱとの間のデータ配線には、相対的に良好な信号品質が得られる図７（ａ）に示した配線層Ｌ２のデータ配線ＬＮ２＿ＤＱを用いる。一方、前述した近傍配置となる計７バイト分のデータ端子の中から４バイト分を選択し、当該４バイト分のデータ端子と、コントローラデバイスＣＴＬＤＥのデータ端子ＰＮｃ＿ＤＱとの間のデータ配線には、図７（ｂ）に示した配線層Ｌ４のデータ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱを用いる。
【００６０】
当該４バイト分の選択に際しては、図７（ｂ）および図８に示されるように、データ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱが２バイト分連続するように配置されずに、制御配線ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡをそれぞれ挟んで１バイトずつ配置できることが条件となり、当該条件を満たす中で、配線のやり易さを考慮して定めればよい。すなわち、動作率が激しいデータ配線を集中して多数配置すると、それが一体となって大きなクロストークが生じる恐れがあり、制御配線ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡを間に挟むことで、このようなクロストークを低減することができる。
【００６１】
図８の例では、当該４バイト分として、メモリデバイスＤＤＲＤＥ１のデータ端子ＤＱ＿Ｂｕと、メモリデバイスＤＤＲＤＥ３のデータ端子ＤＱ＿Ｂｌと、メモリデバイスＤＤＲＤＥ４のデータ端子ＤＱ＿Ａｌ，ＤＱ＿Ｂｌとが選択される。近傍配置となる７バイト分のデータ端子の中の当該４バイト分を除いた残りの３バイト分には、図７（ａ）に示した配線層Ｌ２のデータ配線ＬＮ２＿ＤＱが用いられる。また、図７（ｂ）および図８に示したような制御配線およびデータ配線の配置を容易に実現するために、図９に示したようなコントローラデバイスＣＴＬＤＥの配置構成を用いることが有益となる。
【００６２】
図１０は、図８の構成を用いた場合の効果の一例を示す説明図である。まず、本実施の形態２の方式を適用しない場合、図１０に示すように、配線層Ｌ４に起因して、クロストークのワースト値が大きくなる。例えば、図８における遠方配置のデータ配線（ＤＤＲＤＥ１のＤＱ＿Ａｌ等）を配線層Ｌ４に配置した場合を想定する。この場合、当該配線層Ｌ４のデータ配線のクロストークは、配線層の位置に依らず構造に起因して生じる成分に、配線層の位置（Ｌ２かＬ４か）に依存する増大分と、配線長の増大（近傍か遠方か）に起因する増大分とが加わった大きさとなる。その結果、配線基板ＢＤ全体としてのクロストークのワースト値が大きくなる。
【００６３】
一方、本実施の形態２の方式を適用すると、配線層Ｌ２のデータ配線ＬＮ２＿ＤＱのクロストークは、配線層の構造に起因して生じる成分に、配線長の増大に起因する増大分が加わった大きさとなる。また、配線層Ｌ４のデータ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱのクロストークは、配線層の構造に起因して生じる成分に、配線層の位置に依存する増大分が加わった大きさとなる。その結果、本実施の形態２の方式を適用しない場合と比べて、配線基板ＢＤ全体としてのクロストークのワースト値を低減することが可能となる。配線基板ＢＤ全体としての信号品質は、ワースト値で決まるため、本実施の形態２の方式を適用することで、信号品質の向上が実現可能になる。
【００６４】
以上、本実施の形態２の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。さらに、実施の形態１の方式と併用することで、更なる信号品質の向上が図れる。すなわち、図６（ａ）および図６（ｂ）に示したように、図９に示した外部端子領域ＰＮＡＲ１〜ＰＮＡＲ４における最外周の外部端子ＰＮｃの大部分を接地電源電圧ＧＮＤ用の端子とすればよい。
【００６５】
（実施の形態３）
《配線基板の構造（応用例［２］）》
図１１（ａ）は、本発明の実施の形態３による電子装置において、図１（ａ）および図１（ｂ）の配線基板における配線層Ｌ３の主要部の構成例を示す平面図であり、図１１（ｂ）は、図１１（ａ）の効果の一例を説明する断面図である。まず、図１１（ｂ）に示すように、配線層Ｌ４を用いる複数のデータ配線の一部は、配線層Ｌ２を延伸するデータ配線（部分配線）ＬＮＰ２（ＤＱ）と、配線層Ｌ４を延伸するデータ配線（部分配線）ＬＮＰ４（ＤＱ）と、当該データ配線ＬＮＰ２（ＤＱ），ＬＮＰ４（ＤＱ）を電気的に接続するビアＶ２４（ＤＱ）とを備える場合がある。
【００６６】
具体的には、例えば、コントローラデバイスＣＴＬＤＥのデータ端子ＰＮｃ＿ＤＱを、データ配線ＬＮＰ２（ＤＱ）を用いて引き出したのち、ビアＶ２４（ＤＱ）を介してデータ配線ＬＮＰ４（ＤＱ）に移行させるような場合である。ただし、この場合、実施の形態１でも述べたように、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥ間の大部分の区間では、データ配線ＬＮＰ４（ＤＱ）が用いられる。
【００６７】
図１１（ｂ）において、例えば、コントローラデバイスＣＴＬＤＥからのＤＱ信号に伴い、信号線電流Ｉｆがデータ配線ＬＮＰ２（ＤＱ）を介してビアＶ２４（ＤＱ）に向けて流れる場合、これに応じて、配線層Ｌ１，Ｌ３（すなわちグラウンドプレーン）に、断面方向で信号線電流Ｉｆの経路と重なるようにリターン電流Ｉｒが流れる。同様に、ビアＶ２４（ＤＱ）を介して入力された信号線電流Ｉｆがデータ配線ＬＮＰ４（ＤＱ）に流れる場合、これに応じて、配線層Ｌ３（詳細には加えて配線層Ｌ５）にリターン電流Ｉｒが流れる。
【００６８】
そうすると、信号線電流ＩｆがビアＶ２４（ＤＱ）を介してデータ配線ＬＮＰ４（ＤＱ）に流れる際に、配線層Ｌ１に流れていたリターン電流（例えば電子電流）Ｉｒは、行き場を失い、渦電流となる。この状態は、実質的に、配線層Ｌ１に流れるリターン電流ＩｒをコントローラデバイスＣＴＬＤＥに十分に戻せない状態となる。また、このような渦電流は、他の信号に影響を与え、ノイズを発生させる原因となる。
【００６９】
なお、配線層Ｌ３に流れるリターン電流Ｉｒは、連続性があり、図６（ａ）および図６（ｂ）に示したビアＶ１３を介してコントローラデバイスＣＴＬＤＥに戻ることができる。ただし、図６（ａ）および図６（ｂ）に示した構成では、配線層Ｌ３よりも配線層Ｌ１の方がよりインピーダンスが低いため、配線層Ｌ１のリターン電流ＩｒをコントローラデバイスＣＴＬＤＥに十分に戻せるようにすることが重要となる。
【００７０】
そこで、図１１（ｂ）に示されるように、配線層Ｌ１と配線層Ｌ３とを電気的に接続するビアＶ１３（ＧＮＤ）を、ビアＶ２４（ＤＱ）に近接して配置する。これによって、配線層Ｌ１に流れるリターン電流Ｉｒにも連続性が得られ、渦電流を防止できると共に、当該リターン電流ＩｒをコントローラデバイスＣＴＬＤＥに十分に戻せるようになる。その結果、信号品質の向上が図れる。
【００７１】
図１１（ａ）の例では、図１１（ｂ）のビアＶ２４（ＤＱ）は、配線層Ｌ２と配線層Ｌ３を接続するビアＶ２３（ＤＱ）と、配線層Ｌ３と配線層Ｌ４を接続するビアＶ３４（ＤＱ）とに該当する。配線層Ｌ３において、当該ビアＶ２３（ＤＱ），ビアＶ３４（ＤＱ）は、グラウンドプレーンに設けたランド内に配置され、当該ランドの直近にビアＶ１３（ＧＮＤ）が配置される。例えば、ビアＶ１３（ＧＮＤ）とビアＶ２４（ＤＱ）（Ｖ２３（ＤＱ）またはＶ３４（ＤＱ））との距離は、ビアの直径の４倍以下等である。なお、特に限定はされないが、ビアランドの直径は、１００μｍ等であり、配線の最小線幅は、２５μｍ等である。
【００７２】
以上、本実施の形態３の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。また、このようなビアＶ１３（ＧＮＤ）を設ける観点からも、図７（ｂ）および図８に示したような配置構成が有益となる。すなわち、データ配線ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱを密集して配置せずに、制御配線ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡをそれぞれ挟んで配置しているため、このようなビアＶ１３（ＧＮＤ）を設けるスペースを確保し易くなる。
【００７３】
（実施の形態４）
《タイミングマージンの改善》
ＬＰＤＤＲ４においては、受端波形のスルーレートがそのままタイミングマージンに影響するため、タイミングマージンを管理することが重要である。図１２（ａ）は、ＪＥＤＥＣに基づくＤＤＲ３等のタイミング規定を示す波形図であり、図１２（ｂ）は、図１２（ａ）の対比となるＬＰＤＤＲ４のタイミングを示す波形図である。ＤＤＲ３等では、スルーレートに関するディレイティングが規定されており、スルーレートを早くしても、タイミングマージンが増加するわけではない。このため、図１２（ａ）において、基準となるスルーレート（１Ｖ／ｎｓ等）を超えていれば、それ以上は、重要な問題ではない。
【００７４】
一方、ＬＰＤＤＲ４では、スルーレートに関するディレイティングの規定がない。この場合、図１２（ｂ）に示されるように、ＤＱ信号波形がＶｉＨ／ＶｉＬレベルに達した時間によってタイミングマージンΔｔｍが定まるため、ジッタ等が一定であれば、スルーレートが大きいほどタイミングマージンΔｔｍが増大することになる。このため、ＬＰＤＤＲ４を用いる電子装置では、スルーレートを少しでも大きくすることが有益となる。
【００７５】
本発明者等の検討では、スルーレートは、ドライバの駆動能力だけではなく、コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとを接続するデータ配線のインピーダンスにも依存することが判明した。一般的には、データ配線のインピーダンスは、ドライバの駆動インピーダンスや終端抵抗と同一とし、インピーダンスマッチングを施すことが良いとされている。しかしながら、現実の電子装置では、受端デバイスには、保護素子等により寄生容量が発生する。この寄生容量の充放電時間は、配線インピーダンスをＺ０、受端容量をＣｔとすると、おおよそ、“Ｚ０×Ｃｔ”に依存するため、配線インピーダンスを低減することが重要である。
【００７６】
《配線基板の構造（応用例［３］）》
図１３は、本発明の実施の形態４による電子装置において、配線基板の配線層Ｌ２における主要部の概略構成例を示す平面図である。図１３に示すように、配線層Ｌ２のデータ配線ＬＮ２＿ＤＱは、コントローラデバイスＣＴＬＤＥの近傍では配線幅Ｗ１で形成され、コントローラデバイスＣＴＬＤＥの近傍を除く部分では配線幅Ｗ１よりも広い配線幅Ｗ２で形成される。なお、図１３における領域ＡＲ３は、図７（ａ）に示した領域ＡＲ３に該当する。
【００７７】
コントローラデバイスＣＴＬＤＥとメモリデバイスＤＤＲＤＥとの間の配線インピーダンス（特性インピーダンス）は、前述したインピーダンスマッチングを含めて検討した結果、ドライバの駆動インピーダンスおよび終端抵抗値に対して、２０％程度の範囲内で低いインピーダンスに設定することが望ましい。そこで、図１３に示されるように、データ配線ＬＮ２＿ＤＱは、コントローラデバイスＣＴＬＤＥ近傍の配線が混み合う領域では、最小加工寸法（例えばＷ１＝２５μｍ）で形成されるが、メモリデバイスＤＤＲＤＥ近傍では、例えば、Ｗ２＝５０μｍの配線幅で形成される。Ｗ２＝５０μｍの配線幅を用いた場合、ドライバの駆動インピーダンスおよび終端抵抗値が４０Ωであるのに対して、配線インピーダンスは、３７Ωとなる。
【００７８】
以上、本実施の形態３の電子装置を用いることで、タイミングマージンを増大させることが可能となり、結果的に、信号品質の向上が実現可能になる。なお、ここでは、配線層Ｌ２のデータ配線を例としたが、配線層Ｌ４のデータ配線に対しても同様に適用することが望ましい。
【００７９】
（実施の形態５）
《電子装置の概略構成（変形例）》
図１４（ａ）および図１４（ｂ）は、本発明の実施の形態５による電子装置において、その外形の概略構成例を示す平面図である。図１４（ａ）および図１４（ｂ）に示す電子装置は、図１（ａ）の構成例と比較して、配線基板におけるコントローラデバイスＣＴＬＤＥおよびメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の搭載位置が異なっている。
【００８０】
図１４（ａ）では、配線基板ＢＤ１の中央付近にコントローラデバイスＣＴＬＤＥが配置され、コントローラデバイスＣＴＬＤＥの１個の長辺と２個の短辺を囲むように、４個のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４が配置される。メモリデバイスＤＤＲＤＥ２，ＤＤＲＤＥ３は、辺Ｓ１に沿って並んで配置され、長辺が辺Ｓ１と並行になるように配置される。メモリデバイスＤＤＲＤＥ１は、辺Ｓ４に沿って、メモリデバイスＤＤＲＤＥ２と並んで配置され、長辺が辺Ｓ４と並行になるように配置される。メモリデバイスＤＤＲＤＥ４は、辺Ｓ２に沿って、メモリデバイスＤＤＲＤＥ３と並んで配置され、長辺が辺Ｓ２と並行になるように配置される。
【００８１】
一方、図１４（ｂ）では、配線基板ＢＤ２の辺Ｓ１側に４個のメモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４が纏めて配置され、辺Ｓ３側にコントローラデバイスＣＴＬＤＥが配置される。メモリデバイスＤＤＲＤＥ２，ＤＤＲＤＥ３は、辺Ｓ１に沿って並んで配置され、長辺が辺Ｓ１と並行になるように配置される。メモリデバイスＤＤＲＤＥ１，ＤＤＲＤＥ４は、それぞれ、辺Ｓ４，Ｓ２に沿って、メモリデバイスＤＤＲＤＥ２，ＤＤＲＤＥ３と並んで配置され、長辺が辺Ｓ１と並行になるように配置される。コントローラデバイスＣＴＬＤＥは、辺Ｓ３の中央付近に配置される。
【００８２】
本実施の形態の電子装置は、図１（ａ）に示したような配置構成に限らず、図１４（ａ）および図１４（ｂ）に示したような配置構成を用いてもよい。例えば、図１４（ａ）の構成を用いた場合、コントローラデバイスＣＴＬＤＥと各メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４との間の配線経路が重複し難く、配線長の均一化も図り易い。また、領域ＡＲ４に空きスペースを確保でき、ここにその他の部品を実装することも可能である。
【００８３】
ただし、図１４（ａ）の構成を用いた場合、コントローラデバイスＣＴＬＤＥと各メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４との距離が近いため、熱の回り込みが生じ易く、放熱設計が困難となる恐れがある。また、コントローラデバイスＣＴＬＤＥを配線基板ＢＤ１にフリップチップ接続したのち、フラックス洗浄を行う必要があるが、この際の洗浄液の水流の確保が困難となる恐れがある。すなわち、図１４（ａ）に示されるように、辺Ｓ３の方向から洗浄液を流した場合、辺Ｓ１，Ｓ２，Ｓ４にそれぞれ対向するコントローラデバイスＣＴＬＤＥの各辺には、洗浄液が届き難い。
【００８４】
また、図１４（ｂ）の構成を用いた場合、メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４の実装領域と、コントローラデバイスＣＴＬＤＥの実装領域とが明確に分離されるため、放熱設計の容易化が図れる。ただし、コントローラデバイスＣＴＬＤＥと各メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４との間の配線経路が重複する領域（図１４（ｂ）の領域ＡＲ５）が生じるため、この領域で、配線の複雑化や、電気的特性（信号品質）の低下が生じる恐れがある。また、コントローラデバイスＣＴＬＤＥと辺Ｓ３との距離が近いため、図１（ｂ）の外部端子ＰＮｓに接続される配線の引き回しや、電気的特性の確保が困難となる恐れがある。
【００８５】
一方、図１（ａ）の配置構成を用いると、前述したようなメリットを生かしつつ、デメリットを解消するようなバランスのよい構成を実現できる。具体的には、コントローラデバイスＣＴＬＤＥと各メモリデバイスＤＤＲＤＥ１〜ＤＤＲＤＥ４との間の配線経路が重なり難いため、配線の容易化や、電気的特性（信号品質）の向上が図れる。また、放熱設計も容易となり、フラックス洗浄の水流も十分に確保できる。さらに、図１（ｂ）の外部端子ＰＮｓに接続される配線の引き回しや電気的特性の確保も容易となる。このような観点から、図１４（ａ）および図１４（ｂ）に示したような配置構成を用いてもよいが、図１（ａ）の配置構成を用いる方がより望ましい。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００８７】
例えば、ここでは、ＬＰＤＤＲ４のメモリデバイスＤＤＲＤＥを例としたが、必ずしもこれに限定されず、特に高速なメモリデバイスＤＤＲＤＥであれば、同様に適用して同様の効果が得られる。
【符号の説明】
【００８８】
ＡＲ  領域
ＢＤ  配線基板
ＢＫ  メモリバンク
ＢＳ  バス
ＢＵＬ  ビルドアップ層
ＣＤＥＣ  カラムデコーダ回路
ＣＭＤＬＯＧ  コマンドロジック回路
ＣＰＵ  演算処理回路
ＣＲＬ  コア層
ＣＴＬＤＥ  コントローラデバイス（半導体装置）
ＤＤＲＣＴＬ  ＤＤＲコントローラ回路
ＤＤＲＤＥ  メモリデバイス（半導体記憶装置）
ＦＬＳＤＥ  フラッシュメモリデバイス
ＩＣＴＬ  入力制御回路
ＩＯＣＴＬ  入出力制御回路
ＩＯＬ  ＩＯ線
Ｌ  配線層
ＬＮ  配線
ＬＮ２＿ＤＱ，ＬＮ４１＿ＤＱ〜ＬＮ４４＿ＤＱ  データ配線
ＬＮ４１＿ＣＡ〜ＬＮ４４＿ＣＡ  制御配線
ＬＮＰ  データ配線（部分配線）
ＭＡＲＹ  メモリアレイ
ＭＥＭＵ  メモリユニット
ＯＣＴＬ  出力制御回路
ＰＥＲＩ  周辺回路
ＰＮ  外部端子
ＰＮＡＲ  外部端子領域
ＰＮｍ＿ＣＡ，ＰＮｃ＿ＣＡ  制御端子
ＰＮｍ＿ＤＱ，ＰＮｃ＿ＤＱ，ＤＱ＿Ａｌ，ＤＱ＿Ａｕ，ＤＱ＿Ｂｌ，ＤＱ＿Ｂｕ  データ端子
ＲＤＥＣ  ロウデコーダ回路
ＳＡＢ  センスアンプ回路
ＴＶ  貫通ビア
Ｖ  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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