(57)【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極と対向して設けられた第２の電極と、
交流電極と、
前記第１の電極と前記交流電極との間に設けられた第１のスイッチング素子と、
前記第２の電極と前記交流電極との間に設けられた第２のスイッチング素子と、
前記第１のスイッチング素子が実装された第１の基板と、
前記第２のスイッチング素子が実装された第２の基板と、を備え、
前記第１のスイッチング素子と前記第２のスイッチング素子とは、前記第１の電極と前記第２の電極との間に電気的に直列に接続され、
前記交流電極は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に電気的に接続され、
前記第１のスイッチング素子と前記第２のスイッチング素子との間に、前記第１の基板及び前記第２の基板が設けられた半導体装置。
【請求項２】
前記第１の電極と前記第２の電極との間に電気的に接続されたコンデンサを、更に備える請求項１記載の半導体装置。
【請求項３】
前記交流電極と前記第１の電極及び前記第２の電極との距離が、前記第１の電極と前記第２の電極との間の距離よりも大きい請求項１又は請求項２記載の半導体装置。
【請求項４】
第１の放熱器と第２の放熱器と、を更に備え、
前記第１の放熱器と前記第２の放熱器との間に、前記第１のスイッチング素子及び前記第２のスイッチング素子が設けられた請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１のスイッチング素子と前記第２のスイッチング素子との間に設けられた磁性体を、更に備える請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
請求項１乃至請求項５いずれか一項記載の半導体装置を備えるインバータ回路。
【請求項７】
請求項１乃至請求項５いずれか一項記載の半導体装置を備える駆動装置。
【請求項８】
各回路ユニットが、
第１の電極と、
前記第１の電極と対向して設けられた第２の電極と、
交流電極と、
前記第１の電極と前記交流電極との間に設けられる第１のスイッチング素子と、
前記第２の電極と前記交流電極との間に設けられた第２のスイッチング素子と、を有し、
前記第１のスイッチング素子と前記第２のスイッチング素子とは、前記第１の電極と前記第２の電極との間に電気的に直列に接続され、
前記交流電極は、前記第１のスイッチング素子と前記第２のスイッチング素子との間に電気的に接続され、
前記各回路ユニットの前記交流電極が横に並ぶように配置された複数の回路ユニット、を備え、
前記各回路ユニットの前記第１の電極に共通の電位が印加され、前記各回路ユニットの前記第２の電極に前記第１の電極に印加される電位より低い共通の電位が印加され、
前記複数の回路ユニットが、第１の回路ユニット、前記第１の回路ユニットに隣接する第２の回路ユニット、前記第２の回路ユニットに隣接する第３の回路ユニットを含み、
前記第１の回路ユニットの前記第１のスイッチング素子、前記第２の回路ユニットの前記第２のスイッチング素子、前記第３の回路ユニットの前記第１のスイッチング素子が半導体装置の一方の側に配置され、前記第１の回路ユニットの前記第２のスイッチング素子、前記第２の回路ユニットの１のスイッチング素子、前記第３の回路ユニットの前記第２のスイッチング素子が前記半導体装置の他方の側に配置され、
前記第１の回路ユニットと前記第２の回路ユニットとの距離が、前記第２の回路ユニットと前記第３の回路ユニットとの距離よりも小さい半導体装置。
【請求項９】
前記各回路ユニットが、前記第１の電極と前記第２の電極との間に電気的に接続されたコンデンサを、更に有する請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、インバータ回路、及び、駆動装置に関する。
【背景技術】
【０００２】
電力変換モジュールのようなパワー半導体モジュールでは、スイッチング動作が高速になるにつれ、ターンオフ時の過電圧による素子破壊やノイズの発生が問題となる。ターンオフ時の過電圧は、インダクタンスとパワー半導体モジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例する。
【０００３】
過電圧を抑制するためにスイッチング時間を長くとると、スイッチング動作が遅くなる。同時に、電流と電圧の積の時間積分で表されるスイッチング損失が大きくなる。過電圧を抑制し、かつ、スイッチング損失を低減するには、パワー半導体モジュールのインダクタンスを低減させることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２３４６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、インダクタンスの低減が可能な半導体装置、インバータ回路、及び、駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の電極と、前記第１の電極と対向して設けられた第２の電極と、交流電極と、前記第１の電極と前記交流電極との間に設けられた第１のスイッチング素子と、前記第２の電極と前記交流電極との間に設けられた第２のスイッチング素子と、前記第１のスイッチング素子が実装された第１の基板と、前記第２のスイッチング素子が実装された第２の基板と、を備え、前記第１のスイッチング素子と前記第２のスイチング素子とは、前記第１の電極と前記第２の電極との間に電気的に直列に接続され、
前記交流電極は、前記第１のスイッチング素子と前記第２のスイチング素子との間に電気的に接続され、前記第１のスイッチング素子と前記第２のスイッチング素子との間に、前記第１の基板及び前記第２の基板が設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式図。
【図２】第１の実施形態の回路ユニットの等価回路図。
【図３】比較形態の半導体装置の模式平面図。
【図４】第１の実施形態の半導体装置の作用の説明図。
【図５】第２の実施形態の半導体装置の模式図。
【図６】第３の実施形態の半導体装置の模式図。
【図７】第４の実施形態の半導体装置の模式図。
【図８】第５の実施形態の半導体装置の模式図。
【図９】第６の実施形態の半導体装置の模式図。
【図１０】第６の実施形態の半導体装置の作用の説明図。
【図１１】第７の実施形態の半導体装置の模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第１の電極と対向して設けられた第２の電極と、交流電極と、第１の電極と交流電極との間に設けられた第１のスイッチング素子と、第２の電極と交流電極との間に設けられた第２のスイッチング素子と、を備える。第１のスイッチング素子と第２のスイチング素子とは、第１の電極と第２の電極との間に電気的に直列に接続され、交流電極は、第１のスイッチング素子と第２のスイチング素子との間に電気的に接続される。
【００１０】
図１は、本実施形態の半導体装置の模式図である。図１（ａ）は一方の面から見た平面図、図１（ｂ）は他方の面から見た平面図、図１（ｃ）は図１（ａ）及び図１（ｂ）のＡＡ’断面図である。図２は、本実施形態の半導体装置の等価回路図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。
【００１１】
半導体モジュール１０は、第１の電極１１、第２の電極１２、交流電極１３、第１のスイッチング素子１４、第１のダイオード１５、第２のスイッチング素子１６、第２のダイオード１７、第１の基板１８、第２の基板２０、コンデンサ２２、第１の放熱板（第１の放熱器）２４、第２の放熱板（第２の放熱器）２６、磁性板（磁性体）２８、ヒートパイプ（冷却機構）３０、充填材３２を備える。また、半導体モジュール１０は、図示しない、ゲート信号端子を備える。
【００１２】
第１の電極１１と、第２の電極１２とは、互いに向かいあって設けられる。第２の電極１２には、第１の電極１１よりも低い電位が印加される。第１の電極１１には、正の電位が印加される。第２の電極１２は、接地されるか、又は、負の電位が与えられる。
【００１３】
第１のスイッチング素子１４と第１のダイオード１５は、第１の電極１１と交流電極１３との間に設けられる。第１のスイッチング素子１４と第１のダイオード１５は、第１の基板１８に実装される。第１の基板１８は、導電性又は絶縁性の基板である。
【００１４】
第２のスイッチング素子１６と第２のダイオード１７は、第２の電極１２と交流電極１３との間に設けられる。第２のスイッチング素子１６と第２のダイオード１７は、第２の基板２０に実装される。第２の基板２０は、導電性又は絶縁性の基板である。
【００１５】
第１の基板１８と第２の基板２０との間に、第１のスイッチング素子１４及び第２のスイッチング素子１６が設けられる。
【００１６】
第２のスイッチング素子１６は、第１のスイッチング素子１４と対向して設けられる。第１のスイッチング素子１４の第１の基板１８に接していない面と、第２のスイッチング素子１６の第２の基板２０に接していない面が、互いに対向する。なお、第１のスイッチング素子１４と第２のスイッチング素子１６は、必ずしも、完全に対向している必要はなく、位置的に左右にずれていても構わない。
【００１７】
第１のスイッチング素子１４と第２のスイッチング素子１６は、第１の電極１１と第２の電極１２との間に電気的に直列に接続される。第１のスイッチング素子１４と第２のスイッチング素子１６は、例えば、ＳｉＣ（炭化珪素）のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００１８】
第１のダイオード１５は、第１のスイッチング素子１４に並列に接続される。第２のダイオード１７は、第２のスイッチング素子１６に並列に接続される。第１のダイオード１５及び第２のダイオード１７は、還流ダイオードである。
【００１９】
コンデンサ２２は、第１の電極１１と第２の電極１２との間に、第１のスイッチング素子１４と第２のスイッチング素子１６に対し電気的に並列に接続される。
【００２０】
交流電極１３と第１の電極１１及び第２の電極１２との距離は、第１の電極１１と第２の電極１２との間の距離よりも大きい
【００２１】
交流電極１３は、第１のスイッチング素子１４と第２のスイッチング素子１６との間に電気的に接続される。第１のスイッチング素子１４及び第２のスイッチング素子１６のゲート電圧を制御することにより、交流電極１３から交流電圧が出力される
【００２２】
半導体モジュール１０が動作している状態では、図２中に点線矢印で示す方向に電流が流れる。
【００２３】
第１の放熱板（第１の放熱器）２４と第２の放熱板（第２の放熱器）２６との間に、第１のスイッチング素子１４及び第２のスイッチング素子１６が設けられる。
【００２４】
第１の放熱板２４は、第１の基板１８に接して設けられる。第１の放熱板２４は、主に第１のスイッチング素子１４に起因する熱を半導体モジュール１０外へ逃がす機能を備える。
【００２５】
第２の放熱板２６は、第２の基板２０に接して設けられる。第２の放熱板２６は、主に第２のスイッチング素子１６に起因する熱を半導体モジュール１０外へ逃がす機能を備える。
【００２６】
磁性板（磁性体）２８は、第１のスイッチング素子１４と第２のスイッチング素子１６との間に設けられる。磁性板２８は、例えば、フェライト板である。磁性板２８は、第１の電極１１から交流電極１３に向けて流れる電流と、交流電極１３から第２の電極１２に向けて流れる電流によって生ずる磁束の結合を強める機能を備える。
【００２７】
ヒートパイプ（冷却機構）３０は、第１のスイッチング素子１４と第２のスイッチング素子１６との間に設けられる。ヒートパイプ３０は、主に第１のスイッチング素子１４及び第２のスイッチング素子１６に起因する熱を半導体モジュール１０外へ逃がす機能を備える。
【００２８】
第１の基板１８と第２の基板２０との間は、充填材３２で封止される。充填材３２は、第１のスイッチング素子１４、第２のスイッチング素子１６、磁性板２８、ヒートパイプ３０を保護する機能を備える。充填材３２は、例えば、シリコーンゲルである。
【００２９】
なお、図１では、第１の電極１１、第２の電極１２、交流電極１３、第１のスイッチング素子１４、第２のスイッチング素子１６、それぞれの間を電気的に接続するワイヤ等の接続線は省略している。
【００３０】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００３１】
図３は、比較形態の半導体装置の模式平面図である。比較形態の半導体モジュール９０の等価回路は、図２で示した本実施形態の半導体モジュール１０と同様である。
【００３２】
比較形態の半導体モジュール９０は、第１のスイッチング素子１４と第２のスイッチング素子１６とが、同一の基板１９上に並んで実装される点で、本実施形態の半導体モジュール１０と異なっている。また、第１の電極１１と第２の電極１２とが、同一の基板１９に並んで接続される点で、本実施形態の半導体モジュール１０と異なっている。
【００３３】
図４は、本実施形態の半導体装置の作用の説明図である。図４（ａ）は比較形態の半導体モジュール９０の電流経路を模式的に示す図である。図４（ｂ）は本実施形態の半導体モジュール１０の電流経路を模式的に示す図である。
【００３４】
パワー半導体モジュールでは、モジュールの閉回路内を流れる電流に起因する錯交磁束により相互インダクタンスが増大する。結果的にモジュール全体のインダクタンスが増加し、素子破壊やノイズが発生したり、損失が増大したりする恐れがある。
【００３５】
例えば、図４（ａ）に示す半導体モジュール９０の場合、第１のスイッチング素子１４と第２のスイッチング素子１６が同一平面上に配置されているため、第１の電極１１から交流電極１３に向かう第１の電流経路Ａと、交流電極１３から第２の電極１２に向かう第２の電流経路Ｂとの間の距離が大きくなる。このため、電流経路Ａと電流経路Ｂとの間での磁束の打ち消しが十分でなく、相互インダクタンスの抑制が不十分となる恐れがある。
【００３６】
また、半導体モジュール９０の場合、第１の電流経路Ａ及び第２の電流経路Ｂの中で、基板１９の内側を流れる電流と、基板１９の外側を流れる電流では相互の距離が異なるため磁束の打ち消しが不均一になる。したがって、相互インダクタンスの抑制がモジュール内で不均一となる恐れがある。
【００３７】
図４（ｂ）に示すように、本実施形態の半導体モジュール１０では、第１のスイッチング素子１４と第２のスイッチング素子１６とを対向して配置することにより、電流経路Ａと電流経路Ｂとの間の距離が、比較形態の半導体モジュール９０と比較して小さくすることが可能である。したがって、電流経路Ａと電流経路Ｂとの間での磁束の打ち消し作用が大きくなり、相互インダクタンスを十分に抑制することが可能となる。よって、半導体モジュール１０全体のインダクタンスを低減することが可能となり、素子破壊やノイズを抑制し、スイッチング損失を低減することが可能となる。
【００３８】
更に、本実施形態の半導体モジュール１０では、第１のスイッチング素子１４と第２のスイッチング素子１６とを対向して配置することにより、第１の電流経路Ａの中を流れる電流と、第２の電流経路Ｂの中を流れる電流との間で電流間の距離のばらつきが小さくなる。したがって、相互インダクタンスの抑制をモジュール内で均一化することが可能となる。
【００３９】
なお、半導体モジュール１０では、磁性板２８を第１のスイッチング素子１４と第２のスイッチング素子１６との間に設けることにより、電流経路Ａと電流経路Ｂとの間での磁束の打ち消し作用が更に大きくなる。したがって、磁性板２８の作用により、相互インダクタンスを効果的に抑制している。
【００４０】
以上、本実施形態の半導体モジュール１０によれば、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる。
【００４１】
（第２の実施形態）
本実施形態の半導体装置は、第１のスイッチング素子が実装された第１の基板と、第２のスイッチング素子が実装された第２の基板と、を備え、第１のスイッチング素子と第２のスイッチング素子との間に、第１の基板及び第２の基板が設けられた点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００４２】
図５は、本実施形態の半導体装置の模式図である。図５（ａ）は一方の面から見た平面図、図５（ｂ）は他方の面から見た平面図、図５（ｃ）は図５（ａ）及び図５（ｂ）のＡＡ’断面図である。
【００４３】
半導体モジュール４０は、第１の電極１１、第２の電極１２、交流電極１３、第１のスイッチング素子１４、第２のスイッチング素子１６、第１の基板１８、第２の基板２０、コンデンサ２２、第１の放熱板（第１の放熱器）２４、第２の放熱板（第２の放熱器）２６、第１の接続部材３４、第２の接続部材３６を備える。また、半導体モジュール４０は、図示しない、ゲート信号端子を備える。
【００４４】
第１のスイッチング素子１４は、第１の基板１８に実装される。第２のスイッチング素子１６は、第２の基板２０に実装される。第１の基板１８と第２の基板２０は、互いに貼りあわされている。第１のスイッチング素子１４と第２のスイッチング素子１６との間に、第１の基板１８及び第２の基板２０が設けられる。
【００４５】
第１のスイッチング素子１４は、第１の接続部材３４により第１の放熱板２４に接続される。また、第２のスイッチング素子１６は、第２の接続部材３６により第２の放熱板２６に接続される。第１の接続部材３４及び第２の接続部材３６は、例えば、熱伝導率の大きい金属や、熱伝導率の大きいセラミックスである。
【００４６】
以上、本実施形態の半導体モジュール４０によれば、第１の実施形態同様、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる。特に、第１のスイッチング素子１４と第２のスイッチング素子１６との距離を第１の実施形態の半導体モジュール１０よりも近づけることが容易となり、相互インダクタンスの低減が容易である。
【００４７】
なお、半導体モジュール４０に、半導体モジュール１０同様、磁性体や冷却機構を設けることも可能である。
【００４８】
（第３の実施形態）
本実施形態の半導体装置は、一方の面に第１のスイッチング素子が実装され、他方の面に第２のスイッチング素子が実装された単一の基板を、備える点で第２の実施形態と異なっている。以下、第２の実施形態と重複する内容については記述を省略する。
【００４９】
図６は、本実施形態の半導体装置の模式図である。図６（ａ）は一方の面から見た平面図、図６（ｂ）は他方の面から見た平面図、図６（ｃ）は図６（ａ）及び図６（ｂ）のＡＡ’断面図である。
【００５０】
半導体モジュール５０は、第１の電極１１、第２の電極１２、交流電極１３、第１のスイッチング素子１４、第２のスイッチング素子１６、基板１９、コンデンサ２２、第１の放熱板（第１の放熱器）２４、第２の放熱板（第２の放熱器）２６、第１の接続部材３４、第２の接続部材３６、冷媒流路（冷却機構）３８を備える。また、半導体モジュール５０は、図示しない、ゲート信号端子を備える。
【００５１】
基板１９の一方の面に第１のスイッチング素子１４が実装される。基板１９の他方の面に第２のスイッチング素子１６が実装される。基板１９の内部に冷媒流路（冷却機構）３８が設けられている。冷媒流路３８には、水や空気等の冷媒を流すことが可能である。
【００５２】
以上、本実施形態の半導体モジュール５０によれば、第１の実施形態同様、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる。特に、第１のスイッチング素子１４と第２のスイッチング素子１６との距離を第１の実施形態の半導体モジュール１０よりも近づけることが容易となり、相互インダクタンスの低減が容易である。
【００５３】
なお、半導体モジュール５０に、半導体モジュール１０同様、磁性体を設けることも可能である。
【００５４】
（第４の実施形態）
本実施形態の半導体装置は、交流電極が第１の面と第２の面とを備え、第１のスイッチング素子が第１の面に設けられ、第２のスイッチング素子が第２の面に設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００５５】
図７は、本実施形態の半導体装置の模式図である。図７（ａ）は一方の面から見た平面図、図７（ｂ）は他方の面から見た平面図、図７（ｃ）は図７（ａ）及び図７（ｂ）のＡＡ’断面図である。
【００５６】
半導体モジュール６０は、第１の電極１１、第２の電極１２、交流電極１３、第１のスイッチング素子１４、第２のスイッチング素子１６、基板１９、コンデンサ２２、第１の放熱板（第１の放熱器）２４、第２の放熱板（第２の放熱器）２６、第１の接続部材３４、第２の接続部材３６を備える。また、半導体モジュール５０は、図示しない、ゲート信号端子を備える。
【００５７】
交流電極１３は、第１の面と第２の面とを備える。第１のスイッチング素子１４が、交流電極１３の第１の面に実装される。第２のスイッチング素子１６が、交流電極１３の第２の面に実装される。交流電極１３は放熱板としても機能する。
【００５８】
以上、本実施形態の半導体モジュール６０によれば、第１の実施形態同様、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる。特に、第１のスイッチング素子１４と第２のスイッチング素子１６との距離を第１の実施形態の半導体モジュール１０よりも近づけることが容易となり、相互インダクタンスの低減が容易である。
【００５９】
また、交流電極１３が放熱板として機能するため、半導体モジュール６０の冷却効率が向上する。また、交流電極１３が基板の一部を兼ねるため、半導体モジュール６０の小型化が可能である。
【００６０】
なお、半導体モジュール６０に、半導体モジュール１０と同様、磁性体又は冷却機構を設けることも可能である。
【００６１】
（第５の実施形態）
本実施形態の半導体装置は、複数の回路ユニットを備え、各回路ユニットが、第１の電極と、第１の電極と対向して設けられた第２の電極と、交流電極と、第１の電極と交流電極との間に設けられる第１のスイッチング素子と、第２の電極と交流電極との間に設けられた第２のスイッチング素子と、を有し、第１のスイッチング素子と第２のスイチング素子とは、第１の電極と第２の電極との間に電気的に直列に接続され、交流電極は、第１のスイッチング素子と第２のスイチング素子との間に電気的に接続される。上記各回路ユニットの交流電極が横に並ぶように配置される。各回路ユニットの第１の電極に共通の電位が印加され、各回路ユニットの第２の電極に第１の電極に印加される電位より低い共通の電位が印加される。
【００６２】
図８は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。
【００６３】
半導体モジュール１００は、複数の回路ユニット１０ａ〜１０ｆを備える。複数の回路ユニット１０ａ〜１０ｆは、第１の実施形態の半導体モジュール１０と同一の構成を備える。以下、第１の実施形態と重複する内容については記述を省略する。
【００６４】
複数の回路ユニット１０ａ〜１０ｆは、互いに隣接して横並びに配置される。
【００６５】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００６６】
半導体モジュール１００は、複数の回路ユニット１０ａ〜１０ｆに分割されることによりインダクタンスが低減する。回路ユニット１０ａ〜１０ｆの相互インダクタンスを無視すると、半導体モジュール１００をＮ個の回路ユニットに分割することで、半導体モジュール１００のインダクタンスは１／Ｎに低減する。半導体モジュール１００では、回路ユニットが６個であるため、インダクタンスは１／６に低減する。
【００６７】
したがって、インダクタンスとパワー半導体モジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例するターンオフ時の過電圧が抑制される。
【００６８】
また、第１の実施形態で詳述したように、各回路ユニット１０ａ〜１０ｆそれぞれの相互インダクタンスが低減する。
【００６９】
本実施形態によれば、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる半導体モジュール１００が実現される。
【００７０】
なお、ここでは、回路ユニットが６個の場合を例に説明したが、回路ユニットの数は６個に限定されるものではない。回路ユニットが２個以上であれば、任意の数とすることが可能である。
【００７１】
（第６の実施形態）
本実施形態の半導体装置は、複数の回路ユニットが、第１の回路ユニット、第１の回路ユニットに隣接する第２の回路ユニット、第２の回路ユニットに隣接する第３の回路ユニットを含み、第１の回路ユニットの第１のスイッチング素子、第２の回路ユニットの第２のスイッチング素子、第３の回路ユニットの第１のスイッチング素子が半導体装置の一方の側に配置され、第１の回路ユニットの第２のスイッチング素子、第２の回路ユニットの１のスイッチング素子、第３の回路ユニットの第２のスイッチング素子が半導体装置の他方の側に配置され、第１の回路ユニットと第２の回路ユニットとの距離が、第２の回路ユニットと第３の回路ユニットとの距離よりも小さい
【００７２】
図９は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、インバータ回路に用いられる半導体モジュールである。
【００７３】
半導体モジュール２００は、第１〜第６の回路ユニット１０ａ〜１０ｆを備える。第１〜第６の回路ユニット１０ａ〜１０ｆは、第１の実施形態の半導体モジュール１０と同一の構成を備える。以下、第１の実施形態と重複する内容については記述を省略する。
【００７４】
第１〜第６の回路ユニット１０ａ〜１０ｆは、互いに隣接して横並びに配置される。第１の回路ユニット１０ａと第２の回路ユニット１０ｂ、第３の回路ユニット１０ｃと第４の回路ユニット１０ｄ、第５の回路ユニット１０ｅと第６の回路ユニット１０ｆが、それぞれが対になっている。
【００７５】
そして、第１の回路ユニット１０ａの第１のスイッチング素子１４、第２の回路ユニット１０ｂの第２のスイッチング素子１６、第３の回路ユニット１０ｃの第１のスイッチング素子１４が半導体モジュール２００の表側（一方の側）に配置される。また、第１の回路ユニット１０ａの第２のスイッチング素子１６、第２の回路ユニット１０ｂの１のスイッチング素子１４、第３の回路ユニット１０ｃの第２のスイッチング素子１６が半導体モジュール２００の裏側（他方の側）に配置される。
【００７６】
第１の回路ユニット１０ａと第２の回路ユニット１０ｂとの距離（図９中のｄ１）が、第２の回路ユニット１０ｂと第３の回路ユニット１０ｃとの距離（図９中のｄ２）よりも小さい。
【００７７】
次に、本実施形態の半導体装置の作用及び効果について説明する。
【００７８】
図１０は、本実施形態の半導体装置の作用及び効果を示す図である。図１０中の矢印は、半導体モジュール２００の表側での電流経路を示す。図１０に示すように、隣接する回路ユニット間で電流経路の向きが逆になる。したがって、隣接する回路ユニット間で磁束の打ち消しが生じ、相互インダクタンスが抑制される。したがって、半導体モジュール２００のインダクタンスが第５の比較形態の半導体モジュール１００よりも低減する。
【００７９】
更に、対を形成する２個の回路ユニット間の距離（図９、図１０中のｄ１）が、対を形成しない２個の回路ユニット間の距離（図９、図１０中のｄ２）よりも小さい。
【００８０】
このため、対を形成しない２個の回路ユニット間の磁束の干渉は小さく抑えられる。したがって、半導体モジュール２００が端部を備えることによる磁束打ち消し効果の不均一性（エッジ効果）が抑制される。よって、半導体モジュール２００内のインダクタンスの不均一性が抑制される。
【００８１】
本実施形態によれば、第５の実施形態同様、インダクタンスが低減され、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる半導体モジュール２００が実現される。更に、回路ユニットの配置を交互に変化させることにより、一層、半導体モジュール２００のインダクタンスを低減する。また、回路ユニット間の距離を交互に変化させることにより、半導体モジュール２００のインダクタンスを均一化することが可能になる。
【００８２】
（第７の実施形態）
本実施形態のインバータ回路及び駆動装置は、第５の実施形態の半導体装置を備えるインバータ回路及び駆動装置である。
【００８３】
図１１は、本実施形態の駆動装置の模式図である。駆動装置３００は、モーター８０と、インバータ回路７０を備える。
【００８４】
インバータ回路７０は、第５の実施形態の半導体モジュール１００と同一構成の３個の半導体モジュール１００ａ、１００ｂ、１００ｃで構成される。３個の半導体モジュール１００ａ、１００ｂ、１００ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路７０が実現される。インバータ回路７０から出力される交流電圧により、モーター８０が駆動する。
【００８５】
本実施形態のインバータ回路７０及び駆動装置３００においても、半導体モジュール１００ａ、１００ｂ、１００ｃのインダクタンスが低減されることにより、素子破壊やノイズの発生の抑制、及び、スイッチング損失の抑制が可能となる。
【００８６】
以上、第１乃至第７の実施形態においては、第１のスイッチング素子及び第２のスイッチング素子について、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）等を適用することも可能である。
【００８７】
また、第１乃至第７の実施形態においては、第１のスイッチング素子及び第２のスイッチング素子の半導体材料としてＳｉＣ（炭化珪素）を例に説明したが、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等を適用することも可能である。
【００８８】
また、第５及び第６の実施形態においては、回路ユニットが個々に独立したコンデンサ部を備える場合を例に説明したが、全ての回路用ニットが１個のコンデンサ部を共有する構成とすることも可能である。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９０】
１０            半導体モジュール（半導体装置）
１０ａ〜ｆ      回路ユニット
１１            第１の電極
１２            第２の電極
１３            交流電極
１４            第１のスイッチング素子
１６            第２のスイッチング素子
１８            第１の基板
１９            基板
２０            第２の基板
２２            コンデンサ
２４            第１の放熱板（第１の放熱器）
２６            第２の放熱板（第２の放熱器）
２８            磁性板（磁性体）
４０            半導体モジュール（半導体装置）
５０            半導体モジュール（半導体装置）
６０            半導体モジュール（半導体装置）
７０            インバータ回路
８０            モーター
１００          半導体モジュール（半導体装置）
１００ａ〜ｃ    半導体モジュール
２００          半導体モジュール（半導体装置）
３００          駆動装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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