(57)【特許請求の範囲】
【請求項１】
同一のメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセスを制御するメモリ制御装置であって、
外部から供給されるメモリアドレスを受け取り、
メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、受け取ったメモリアドレスに割り当てられている複数のレジスタの中から一のレジスタを選択し、
外部からの書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には、前記受け取ったメモリアドレスにおける、書込み指示の入力数に応じて選択した前記一のレジスタにデータを書き込むよう制御する
ことを特徴とするメモリ制御装置。
【請求項２】
外部からの書込み指示及び読出し指示を、それぞれ１本の信号線により受け取ることを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
外部から供給されるメモリアドレスを取り込むタイミングを規定する信号を１本の信号線により受け取ることを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
レジスタへの書き込み制御のために同期動作用のクロック信号を受け取らないことを特徴とする請求項１から３のいずれかに記載のメモリ制御装置。
【請求項５】
請求項１から４のいずれか１項に記載のメモリ制御装置と、
それぞれメモリアドレスが割り当てられた複数の書込み用レジスタにより構成される書込み用レジスタブロックとを備えるメモリ装置であって、
前記書込み用レジスタブロックは、同一のアドレス信号が割り当てられた複数の前記書込み用レジスタを備えるアドレスブロックを有し、
前記メモリ制御装置は、外部から供給されるメモリアドレスに応じて、書込み先の前記書込み用レジスタを含む前記アドレスブロックを選択するとともに、メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、選択した前記アドレスブロックの中から一の書込み用レジスタを選択し、書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には選択した前記書込み用レジスタにデータを書き込むよう制御する
ことを特徴とするメモリ装置。
【請求項６】
書き込み先の前記書込み用レジスタを含む前記アドレスブロックを指定するためのメモリアドレスと、前記書込み用レジスタに書き込むデータとを、共通の信号線を利用して受け取ることを特徴とする請求項５に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ空間へのアクセスを制御するメモリ制御装置、及び当該メモリ制御装置を備えるメモリ装置に関する。
【背景技術】
【０００２】
従来から、デジマチックキャリパ、デジマチックマイクロメータ、デジマチックインジケーター、リニアスケール等の計測機器のように、電子化された各種の機器においてはマイコンと信号処理ＩＣとの間での通信を行いつつ、データの送受信が行われている。この用に用いられる信号処理ＩＣは、メモリアドレスが割り当てられた複数のレジスタと、マイコンから与えられる指示に基づきレジスタに対するデータの書き込みやレジスタからのデータの読み出しの制御を行うメモリ制御回路とを備えている。
【０００３】
図７は、マイコンにより信号処理ＩＣの持つレジスタに対しデータを書き込む際の動作について、従来の態様の一例を示すタイミングチャートである。時刻Ｔ０より、書込み処理の動作が開始される。時刻Ｔ０において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、書込み先のレジスタが属するアドレスブロックを示すアドレスとして“０”を出力する。続いて、時刻Ｔ１において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥとしてパルスを出力し、これにより、書き込み先のレジスタのアドレスとして“０”が選択される。時刻Ｔ２において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、レジスタに書き込むデータとして、例えば４ビットのデータ“０１０１”を出力する。続いて時刻Ｔ３において、マイコン１００が書込み指示信号ＷＲＢのパルスを出力すると、選択されたアドレス“０”のレジスタにデータ“０１０１”が書き込まれる。その後も、同様に、時刻Ｔ４でマイコンが出力するアドレス“１”を時刻Ｔ５のアドレス・ラッチ・イネーブル信号ＡＬＥのパルスでラッチし、時刻Ｔ６でマイコンが出力するデータ“００１１”を時刻Ｔ７の書込み指示信号ＷＲＢのパルスにてアドレス“１”のレジスタに書き込む、というように、書込み動作を行う。
【０００４】
マイコンと信号処理ＩＣとの間の接続には、端子数の増加に伴うコスト増を抑制すべく、少ない信号線の数で効率的な通信が求められている。上記の従来例では、マイコンと信号処理ＩＣとは、レジスタに対するリード／ライトのための信号として、アドレス・データバスＡＤ［３：０］、アドレス・ラッチ・イネーブル信号ＡＬＥ、書込み指示信号ＷＲＢ及び読出し指示信号ＲＤＢのみで接続されている。信号線の数に制約があるため、マイコンのビット数で指定可能なアドレス長がメモリ空間（読み出し・書き込み共に）の限界となる。例えば、４ビットマイコンを用いる場合には、最大１６アドレスが指定可能となるため、メモリ空間としては、４ビット×１６アドレスが上限となる。
【０００５】
上記のようなメモリ空間の制約を克服し、メモリ空間を増やす方法として、読み出し処理に関しては同じアドレスでも読出し指示信号のパルス入力数に応じて読み出しデータ切り替えを行う方法が利用されている。例えば特許文献１には、同一のメモリアドレスが割り付けられた複数のレジスタと、プロセッサによって初期値が設定されプロセッサが上記のレジスタに割り付けられたアドレスを連続して複数回アクセスした時アクセス回数をカウントアップしてその計数地により上記複数のレジスタのうちの一つを選択する回路とを具備することを特徴とするデータ処理装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】実開昭５８−１２９５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、書き込み処理時に、読み出し処理と同様に書込み指示信号のパルス入力数に応じて書き込みレジスタの切り替えを行った場合、本当に書き込みをしたいレジスタ以外にも書き込み処理が実行される課題が存在する。図８は、アドレス“０”に対し３つのレジスタ（＃１〜＃３）を割り当てた構成において、書込み指示信号のパルス入力数に応じて書き込みレジスタの切り替えを行いつつ、３つ目のパルスに割り当てられたレジスタ（＃３）に書込みをする場合の動作を示すタイミングチャートである。はじめに、図６に示した例と同様、時刻Ｔ０でマイコンが出力するアドレス“０”を時刻Ｔ１のアドレス・ラッチ・イネーブル信号ＡＬＥのパルスでラッチして、アドレス“０”を選択する。続いて、時刻Ｔ２でマイコンがレジスタに書き込むためのデータ“０１０１”をアドレス・データバスＡＤ［３：０］に出力する。続いて、３つ目のパルスに割り当てられたレジスタに書込みをすべく、時刻Ｔ３、Ｔ５、及びＴ７で書込み指示信号ＷＲＢのパルスが与えられる。その結果、時刻Ｔ６において、目的としたレジスタ（＃３）に対してデータ“０１０１０”の書き込みが行われるが、時刻Ｔ３及びＴ５においても、それぞれ意図せぬレジスタ（＃１及び＃２）にデータ“０１０１”が書き込まれてしまう。
【０００８】
本発明は上記の課題に鑑みなされたもので、入出力信号の数を増加させることなく、メモリ空間を拡張してレジスタへの書込みを行うことのできる装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明のメモリ制御装置は、同一のメモリアドレスが割り当てられた複数のレジスタに対する書込みアクセスを制御する。当該メモリ制御装置は、外部から供給されるメモリアドレスを受け取り、メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、受け取ったメモリアドレスに割り当てられている複数のレジスタの中から一のレジスタを選択し、外部からの書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には、受け取ったメモリアドレスにおける、書込み指示の入力数に応じて選択した一のレジスタにデータを書き込むよう制御する。このような構成により、従来と同様の入出力信号により、書込み用レジスタのメモリ空間を拡張することができる。
【００１０】
（２）メモリ制御装置は、外部からの書込み指示及び読出し指示を、それぞれ１本の信号線により受け取るとよい。（３）また、メモリ制御装置は、外部から供給されるメモリアドレスを取り込むタイミングを規定する信号を１本の信号線により受け取るとよい。（４）また、メモリ制御装置は、レジスタへの書き込み制御のために同期動作用のクロック信号を受け取らないようにするとよい。これらの構成により、メモリ制御の指示を外部から受け取るための信号数を極少化することができる。
【００１１】
（５）本発明のメモリ装置は、上記（１）〜（４）のいずれかに記載のメモリ制御装置と、それぞれメモリアドレスが割り当てられた複数の書込み用レジスタにより構成される書込み用レジスタブロックとを備える。当該メモリ装置において、書込み用レジスタブロックは、同一のアドレス信号が割り当てられた複数の書込み用レジスタを備えるアドレスブロックを有し、メモリ制御装置は、外部から供給されるメモリアドレスに応じて、書込み先の書込み用レジスタを含むアドレスブロックを選択するとともに、メモリアドレスを受け取った後に外部から入力される書込み指示の入力数に応じて、選択したアドレスブロックの中から一の書込み用レジスタを選択し、書込み指示と読出し指示を同時に受け取った場合には書込み指示を無効とするとともに、書込み指示のみを受け取った場合には選択した書込み用レジスタにデータを書き込むよう制御する。このような構成により、従来と同様の入出力信号により、書込み用レジスタのメモリ空間を拡張することができる。
【００１２】
（６）メモリ装置は、書き込み先の書込み用レジスタを含むアドレスブロックを指定するためのメモリアドレスと、書込み用レジスタに書き込むデータとを、共通の信号線を利用して受け取るとよい。このような構成により、書込み用レジスタへの書込みのために外部から受け取る信号数を極少化することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係るメモリ制御装置及びメモリ装置を適用した計測器１の一例を示す構成図である。
【図２】マイコン１００と信号処理ＩＣ２００との間の接続関係を示すブロック図である。
【図３】信号処理ＩＣ２００の構成を示す回路ブロック図である。
【図４】図４は書込禁止状態生成回路２３０の動作の一例を示すタイミングチャートである。
【図５】書込み用レジスタブロック２４０の構成を示す図である。
【図６】マイコン１００が信号処理ＩＣ２００に供給する信号、及び信号処理ＩＣ２００の内部信号の時間変化を示すタイミングチャートである。
【図７】マイコンにより信号処理ＩＣの持つレジスタに対しデータを書き込む際の動作について、従来の態様の一例を示すタイミングチャートである。
【図８】アドレス“０”に対し３つのレジスタを割り当てた構成において、書込み指示信号のパルス入力数に応じて書き込みレジスタの切り替えを行いつつ、３つ目のパルスに割り当てられたレジスタに書込みをする場合の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
図１は、本発明の実施形態に係るメモリ制御装置及びメモリ装置を適用した計測器１の一例を示す構成図である。計測器１は、マイコン１００、信号処理ＩＣ２００、及びセンサ３００を備える。マイコン１００は、ＣＰＵやメモリを集積した半導体素子であり、プログラムに従い各種の制御を実行する。本実施形態におけるマイコン１００は、４ビットのバス幅での演算及びデータ入出力をするいわゆる４ビット・マイコンである。センサ３００は計測器１により測定する物理量を電気的信号に変換する素子である。信号処理ＩＣ２００は、センサ３００から出力された信号を処理するための半導体素子である。信号処理ＩＣ２００の構成については後述する。
【００１５】
図２は、マイコン１００と信号処理ＩＣ２００との間の接続関係を示すブロック図である。マイコン１００と信号処理ＩＣ２００とは、４ビットのアドレス・データバスＡＤ［３：０］、アドレス・ラッチ・イネーブル信号ＡＬＥ、負論理の書込み指示信号ＷＲＢ、及び負論理の読出し指示信号ＲＤＢにて接続される。アドレス・データバスＡＤ［３：０］は、アドレス及びデータを入出力するための信号である。アドレス・ラッチ・イネーブル信号ＡＬＥは、アドレス・データバスＡＤ［３：０］に出力したアドレスをラッチするタイミングを規定するタイミングをパルスの立ち上がりエッジにて規定する。書込み指示信号ＷＲＢは、アドレス・データバスＡＤ［３：０］に出力したデータを書込み用レジスタに書き込むことをマイコン１００から信号処理ＩＣに指示するための信号である。読出し指示信号ＲＤＢは、読出し用レジスタが保持するデータをアドレス・データバスＡＤ［３：０］に出力させることをマイコン１００から信号処理ＩＣに指示するための信号である。
【００１６】
図３は、信号処理ＩＣ２００の構成を示す回路ブロック図である。信号処理ＩＣ２００は、アドレス信号生成回路２１０、書込み用パルス計数回路２２０、書込禁止状態生成回路２３０、書込み用レジスタブロック２４０、信号処理回路ブロック２５０、及び読出し用レジスタブロック２６０を備える。これらの回路ブロックのうち、アドレス信号生成回路２１０、書込み用パルス計数回路２２０、及び書込禁止状態生成回路２３０が本発明のメモリ制御装置に相当し、当該メモリ制御装置にさらに書込み用レジスタブロック２４０、及び必要に応じて読出し用レジスタブロック２４０を備えた構成が本発明のメモリ装置に相当する。
【００１７】
アドレス信号生成回路２１０は、書込み先の書込み用レジスタのアドレスを示すアドレス信号ＡＤＲＳを生成する回路である。アドレス信号生成回路２１０は、アドレス・データバスＡＤ［３：０］にマイコン１００から出力される４ビットのアドレスを、アドレス・ラッチ・イネーブル信号ＡＬＥがローからハイに遷移するタイミングでラッチし、当該ラッチしたアドレスをデコードして書込み用レジスタを指定するアドレス信号ＡＤＲＳを遷移させる。４ビットのアドレスからは１６つのレジスタアドレスが指定できるが、アドレス信号生成回路２１０は、このうち書込み用レジスタブロック２４０に割り当てられたアドレスに応じた数のアドレス信号ＡＤＲＳを出力する。以下本実施形態では、１６本のアドレス信号ＡＤＲＳ［１５：０］を出力するものとして説明する。各アドレス信号ＡＤＲＳ［１５：０］は、書込み用レジスタブロックにおける対応するアドレスブロックに接続される。アドレス信号生成回路２１０は、ラッチされたアドレスに対応するアドレス信号ＡＤＲＳのみをハイとし、ラッチされたアドレスに対応しないアドレス信号ＡＤＲＳはローとする。また、書込み用レジスタブロック２４０に割り当てられていないアドレスについては、いずれのアドレス信号ＡＤＲＳもローとなる。アドレス信号ＡＤＲＳは、書込み用レジスタブロック２４０に入力される。
【００１８】
書込み用パルス計数回路２２０は、入力される書込み指示信号ＷＲＢとして出力されるパルスの数を計数するいわゆるカウンタ回路を備え、カウント値ＷＣに応じて同一アドレスが割り当てられた複数の書込みレジスタから一を選択するための書込みカウント信号を出力する。書込み用パルス計数回路２２０は、アドレス・ラッチ・イネーブル信号ＡＬＥがローからハイに遷移するタイミングでリセットされ、負論理の書込み指示信号ＷＲＢがハイからローに遷移する毎に、１ずつカウントアップする。そして、書込み用パルス計数回路２２０は、カウント値ＷＣに応じて書込みカウント信号を遷移させる。本実施形態では、書込み用パルス計数回路２２０は３つの書込みカウント信号（＃１〜＃３）を出力するが、書込みカウント信号の数は要求されるアドレス空間の広さに応じて任意に設定してよい。書込みカウント信号は、書込み用レジスタブロック２４０に入力される。
【００１９】
書込禁止状態生成回路２３０は、書込み指示信号ＷＲＢとして供給されるパルスを無効とする書込み禁止状態を生成するための回路である。書込禁止状態生成回路２３０には、負論理の書込み指示信号ＷＲＢ及び負論理の読出し指示信号ＲＤＢが入力される。そして、書込禁止状態生成回路２３０は、読出し指示信号ＲＤＢがローになっている状態で入力された書込み指示信号ＷＲＢのパルスを打ち消す一方、読出し指示信号ＲＤＢがローになっていない状態で入力された書込み指示信号ＷＲＢのパルスに対応して有効書込み指示信号ＷＲＢ２のパルスを出力する。図４は書込禁止状態生成回路２３０の動作の一例を示すタイミングチャートである。図４に示したように、書込禁止状態生成回路２３０は、書込み指示信号ＷＲＢとしてパルスが複数回入力された際、読出し指示信号ＲＤＢがローである時刻Ｔ０に入力された書込み指示信号ＷＲＢのパルスについては対応するパルスを有効書込み指示信号ＷＲＢ２に出力せず、読出し指示信号ＲＤＢがハイである時刻Ｔ１に入力された書込み指示信号ＷＲＢのパルスについては対応するパルスを有効書込み指示信号ＷＲＢ２に出力する。有効書込み指示信号ＷＲＢ２は、書込み用レジスタブロック２４０に入力される。
【００２０】
図５は、書込み用レジスタブロック２４０の構成を示している。書込み用レジスタブロック２４０は、割り当てられたアドレスに対応した数のアドレスブロックを備える。本実施形態では、１６個のアドレスブロック（Ａ０〜Ａ１５）を備える。すべてのアドレスブロック（Ａ０〜Ａ１５）には、アドレス・データバスＡＤ［３：０］、及び有効書込み指示信号ＷＲＢ２が接続される。また、各アドレスブロックには、それぞれ対応するアドレス信号ＡＤＲＳ［１５：０］が接続される。すなわち、例えば、アドレスブロックＡ０にはアドレス信号ＡＤＲＳ０が接続され、アドレスブロックＡ１にはアドレス信号ＡＤＲＳ１が接続される。
【００２１】
また、各アドレスブロックには、それぞれのアドレスブロックが備えるレジスタに応じた数の書込みカウント信号（＃１〜＃３）が接続される。各アドレスブロック（Ａ０〜Ａ１５）には、最大で書込みカウント信号の数（本実施形態では３つ）のレジスタＲＧを設けることができるが、設けるレジスタＲＧの数はアドレスブロック毎に異なっていてもよい。なお、図５に示したアドレスブロックＡ０には、３つのレジスタ（ＲＧ０１〜ＲＧ０３）が設けられている。
【００２２】
以下、アドレスブロック（Ａ０〜Ａ１５）の機能について、アドレス０のアドレスブロックＡ０を例に説明する。図５に示したように、各レジスタＲＧのイネーブル入力には、当該アドレスブロックに対応するアドレス信号ＡＤＲＳ０、それぞれのレジスタＲＧに対応する書込みカウント信号ＷＣ（＃１〜＃３）、及び有効書込み指示信号ＷＲＢ２の論理積が入力される。すなわち、当該アドレスブロックに対応するアドレス信号がハイとなり、且つ、当該レジスタＲＧに対応する書込みカウント信号がハイとなっているレジスタＲＧに対する有効書込み指示信号ＷＲＢ２のみが有効とされ、他のレジスタＲＧに対する有効書込み指示信号ＷＲＢ２は無効とされる。アドレスブロックに対応するアドレス信号がハイとなり、且つ、当該レジスタＲＧに対応する書込みカウント信号がハイとなっているレジスタＲＧに対して有効書込み指示信号ＷＲＢ２のパルスが入力されると、当該パルスの立ち下がりエッジにおけるアドレス・データバスＡＤ［３：０］のデータが書き込まれる。
【００２３】
信号処理回路ブロック２５０は、センサ３００から出力された信号を処理する回路ブロックであり、例えばＡＤ変換器、デジタル信号処理回路等を備える。信号処理回路ブロック２５０は、書込み用レジスタブロック２４０の各レジスタＲＧに書き込まれたデータによって各種の設定（例えばデジタル信号処理回路における演算の係数の設定など）が行われ、当該設定に応じた信号処理を行い、必要に応じて読出し用レジスタブロック２６０のレジスタにステータスや測定結果を示すデータを書き込む。
【００２４】
読出し用レジスタブロック２６０には、信号処理回路ブロック２５０によりステータスや測定結果を示すデータが書き込まれ、当該データを保持するとともに、マイコン１００による制御の下、指定されたアドレスのレジスタが保持するデータをアドレス・データバスＡＤ［３：０］に出力する。なお、読出し用レジスタブロック２６０についても書込み用レジスタブロック２４０と同様に一つのアドレスに対し複数のレジスタを割り当て、読出し指示信号ＲＤＢのパルス数に応じて読み出すレジスタを切り替えるように構成するとよい。このとき、所望のパルス数に達するまでの間、アドレス・データバスＡＤ［３：０］には読み出したいレジスタとは異なるレジスタの保持するデータが出力されるが、このような不要なデータについてはマイコン１００側で取り込まない（無視する）処理を行えばよく、書込禁止状態生成回路２３０に相当する回路を設ける必要はない。
【００２５】
以上のように構成される計測器１において、マイコン１００により信号処理ＩＣ２００の書込み用レジスタブロック２４０にデータを書き込む際の動作を説明する。なお以下では、アドレス“０”のアドレスブロックの、拡張アドレス＃３のレジスタＲＧ０３にデータ“０１０１”を書き込む場合の動作を例に説明する。
【００２６】
図６は、マイコン１００が信号処理ＩＣ２００に供給する信号、及び信号処理ＩＣ２００の内部信号の時間変化を示すタイミングチャートである。
時刻Ｔ０より、書込み処理の動作が開始される。時刻Ｔ０において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、書込み先のレジスタが属するアドレスブロックを示すアドレスとして“０”を出力する。続いて、時刻Ｔ１において、マイコン１００は、アドレス・ラッチ・イネーブル信号ＡＬＥとしてパルスを出力する。このアドレス・ラッチ・イネーブル信号ＡＬＥのパルスの立ち上がりのタイミングで、信号処理ＩＣ２００のアドレス信号生成回路２１０は、アドレス・データバスＡＤ［３：０］に出力されているアドレス“０”をラッチし、ラッチしたアドレス“０”をデコードしてアドレス“０”のアドレスブロックＡ０に接続されるアドレス信号ＡＤＲＳ０を選択状態を示すハイとし、他のアドレス信号（ＡＤＲＳ１〜１５）をローとする（ＡＤＲＳ＝“０”）。すなわち、時刻Ｔ１でアドレス“０”をラッチしたことに伴い、アドレスブロックＡ０が書込み先のアドレスブロックとして選択される。また、アドレス・ラッチ・イネーブル信号ＡＬＥのパルスにより、書込み用パルス計数回路２２０のカウント値ＷＣが“０”にリセットされる。
【００２７】
時刻Ｔ２において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、レジスタに書き込むデータとして“０１０１”を出力する。続いて時刻Ｔ３において、マイコン１００は、書込み指示信号ＷＲＢのパルス及び読出し指示信号ＲＤＢのパルスを出力する。書込み用パルス計数回路２２０は、書込み指示信号ＷＲＢのパルスを受け取り、カウント値ＷＣを１増加させて“１”とする。そして、書込みカウント信号＃１を選択状態を示すハイとするとともに他の書込みカウント信号（＃２及び＃３）をローとする。すなわち、時刻Ｔ３でリセット後の最初のパルスが入力されたことに伴い、選択中のアドレスブロックＡ０における拡張アドレス＃１のレジスタが書き込み先のレジスタとして選択される。
【００２８】
書込み用パルス計数回路２２０の上記の動作と並行して、書込禁止状態生成回路２３０は、時刻Ｔ３において、書込み指示信号ＷＲＢのパルス及び読出し指示信号ＲＤＢのパルスを受け取るが、有効書込み指示信号ＷＲＢ２としてのパルスを出力しない。したがって、時刻Ｔ３においてマイコン１００が出力する書込み指示信号ＷＲＢのパルスによっては、いずれのレジスタにもデータは書き込まれない。
【００２９】
時刻Ｔ４において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、レジスタに書き込むデータとして引き続き“０１０１”を出力する。続いて時刻Ｔ５において、マイコン１００は、書込み指示信号ＷＲＢのパルス及び読出し指示信号ＲＤＢのパルスを出力する。書込み用パルス計数回路２２０は、書込み指示信号ＷＲＢのパルスを受け取り、カウント値を１増加させて“２”とする。そして、書込みカウント信号＃２を選択状態を示すハイとするとともに他の書込みカウント信号（＃１及び＃３）をローとする。すなわち、時刻Ｔ５で２回目のパルスが入力されたことに伴い、選択中のアドレスブロックＡ０における拡張アドレス＃２のレジスタが書き込み先のレジスタとして選択される。
【００３０】
書込み用パルス計数回路２２０の上記の動作と並行して、書込禁止状態生成回路２３０は、時刻Ｔ５において、書込み指示信号ＷＲＢのパルス及び読出し指示信号ＲＤＢのパルスを受け取るが、有効書込み指示信号ＷＲＢ２としてのパルスを出力しない。したがって、時刻Ｔ５においてマイコン１００が出力する書込み指示信号ＷＲＢのパルスによっても、いずれのレジスタにもデータは書き込まれない。
【００３１】
時刻Ｔ６において、マイコン１００は、アドレス・データバスＡＤ［３：０］に、レジスタに書き込むデータとして引き続き“０１０１”を出力する。続いて時刻Ｔ７において、マイコン１００は、書込み指示信号ＷＲＢのパルスを出力し、読出し指示信号ＲＤＢはハイの状態を維持する。書込み用パルス計数回路２２０は、書込み指示信号ＷＲＢのパルスを受け取り、カウント値を１増加させて“３”とする。そして、書込みカウント信号＃３を選択状態を示すハイとするとともに他の書込みカウント信号（＃１及び＃２）をローとする。すなわち、時刻Ｔ７で３回目のパルスが入力されたことに伴い、選択中のアドレスブロックＡ０における拡張アドレス＃３のレジスタが書き込み先のレジスタとして選択される。
【００３２】
書込み用パルス計数回路２２０の上記の動作と並行して、書込禁止状態生成回路２３０は、時刻Ｔ７において、読出し指示信号ＲＤＢがハイの状態で書込み指示信号ＷＲＢのパルスを受け取る。そして、有効書込み指示信号ＷＲＢ２のパルスを出力する。この有効書込み指示信号ＷＲＢ２のパルスは、全ての書込み用レジスタブロック２４０に入力されるが、アドレス信号ＡＤＲＳ０と書込みカウント信号＃３の論理積にて有効状態とされた、アドレス“０”のアドレスブロックの、拡張アドレス＃３のレジスタＲＧ０３のみに、時刻Ｔ７においてアドレス・データバスＡＤ［３：０］に出力されていたデータ“０１０１”が書き込まれる。
【００３３】
以上のような構成及び動作により、本実施形態では、入出力信号の数を増加させることなく、メモリ空間を拡張してレジスタへの書込みを行うことを可能とする。
【００３４】
なお、上記に本実施形態及びその具体例を説明したが、本発明はこれらの例に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれる。例えば、具体的な回路構成、論理等は一例に過ぎない。
【産業上の利用可能性】
【００３５】
以上で説明したように、本発明はマイコンを利用してレジスタへの書き込みを行う計測器に好適に利用できる他、計測器以外の様々な機器においてもメモリ空間を拡張すべく適用することが可能である。
【符号の説明】
【００３６】
１                    計測器
１００                マイコン
２００                信号処理ＩＣ
３００                センサ
【図１】
0006552975.tif 000002
【図２】
0006552975.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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