(57)【特許請求の範囲】
【請求項１】
第１面及び第２面を有する基板と、前記第１面側に配置された素子層とを有する試料の前記第２面に対して、前記素子層に含まれるスイッチング素子の導通状態を変化させ得る量の電子の励起を生じさせるエネルギーを有する放射線を走査するように照射しながら、前記素子層の動作の異常を検出した時に、放射線が照射されている前記第２面上の位置を、前記素子層の動作の異常と関連づけて記憶し且つ前記第２面の画像を取得する第１工程と、
前記第２面を加工して、前記基板の厚さを薄くする第２工程と、
前記第１工程と前記第２工程とを繰り返す第３工程と、
前記素子層の動作の異常と関連づけて記憶された前記第２面上の位置が、前記第２面の画像と重ねて表示された重畳画像を生成する第４工程と、
複数の前記重畳画像を、前記第２面の画像が取得された時の前記基板の厚さの順番に積層した積層画像を生成する第５工程と、
を備える方法。
【請求項２】
第１面及び第２面を有する基板と、前記第１面側に配置された素子層とを有する試料の前記第２面に対して、前記素子層に含まれるスイッチング素子の導通状態を変化させ得る量の電子の励起を生じさせるエネルギーを有する放射線を走査するように照射する照射部と、
前記素子層の動作の異常を検出する検出部と、
前記第２面を加工して、前記基板の厚さを薄くする加工部と、
前記試料の前記第２面の画像を取得する画像取得部と、
前記照射部、前記検出部、前記加工部及び前記画像取得部を制御する制御部と、
を備え、
前記制御部により制御される前記照射部が、前記試料の前記第２面に対して、放射線を走査するように照射しながら、前記制御部により制御される前記検出部が、前記素子層の動作の異常を検出した時に、前記制御部が、放射線が照射されている前記第２面上の位置を、前記素子層の動作の異常と関連づけて記憶し、且つ前記制御部により制御される前記画像取得部が前記第２面の画像を取得する第１工程を実行し、
前記制御部により制御される前記加工部が、前記第２面を加工して、前記基板の厚さを薄くする第２工程を実行し、
前記第１工程と前記第２工程とを繰り返す第３工程を実行し、
前記制御部が、前記素子層の動作の異常と関連づけて記憶された前記第２面上の位置が、前記第２面の画像と重ねて表示された重畳画像を生成する第４工程を実行し、
前記制御部が、複数の前記重畳画像を、前記第２面の画像が取得された時の前記基板の厚さの順番に積層した積層画像を生成する第５工程を実行する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、方法及び装置に関する。
【背景技術】
【０００２】
半導体装置を形成する回路素子の集積度の向上と共に、回路素子の寸法が低減し、また回路素子の動作電圧が低下している。そのため、中性子、α線、電子線又は電磁波等の放射線が半導体装置に衝突することにより、半導体装置のソフトエラーを引き起こすおそれが高まっている。
【０００３】
例えば、次世代のエクサスケールスーパーコンピュータ、車載される半導体装置、宇宙で使用される半導体装置等は、集積度が向上し、動作電圧が低下しており、ソフトエラーの発生率が高まる方向に設計されている。
【０００４】
図１は、ソフトエラーの発生メカニズムを説明する図である。
【０００５】
図１に示すように、荷電粒子等の放射線が、半導体装置中に入射し、電離作用により荷電粒子の運動エネルギーが失われて、軌跡に沿って電子・ホール対（電荷）が発生する。この電荷は、主に拡散、ファネリング又はドリフトの電荷収集過程によって、トランジスタ又はキャパシタ等によって回路内に収集される。
【０００６】
拡散は、電荷の運動による移動であり、半導体装置内の何れの場所でも発生する電荷収集過程である。
【０００７】
ファネリングは、放射線により生成された電子・ホール対の影響により、空乏層が基板内に延びて、延びた空乏層電界により電荷が収集される電荷収集過程である。
【０００８】
ドリフトは、空乏層内において、放射線により生成された電子・ホール対の電荷が、空乏層内の内部電場により収集される電荷収集過程である。
【０００９】
メモリを形成するトランジスタにおいて、収集されたパルス状の電荷量が所定の閾値より大きければ、トランジスタを導通させてビット内の情報が反転する場合がある。この現象はシングル・イベント・アップセット（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｕｐｓｅｔ：ＳＥＵ）と呼ばれる。
【００１０】
また、ＮＯＴ又はＮＡＮＤ回路等の論理セル内に入射した放射線が発生させた電流（又は電圧）パルスが回路内を伝播し、フリップフロップにラッチされて誤ったデータを記憶させると、誤動作が引き起こされる場合がある。この現象はシングル・イベント・トランジェント（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ；  ＳＥＴ）と呼ばれる。
【００１１】
半導体装置の微細化又は高集積化が進むとＳＥＵがより顕著となり、半導体装置の動作速度の高速化又は低消費電力化が進むとＳＥＴがより顕著になると考えられている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２０１２−５１２４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、加速器等を用いて、放射線を半導体装置に照射して、半導体装置のソフトエラーの発生を調べる加速試験が行われている。この加速試験には２種類がある。
【００１４】
一つ目は、中性子又はイオンを、半導体装置の全面に照射する試験である。半導体装置がメモリの場合、ソフトエラーが生じた番地を検出することができる。
【００１５】
二つ目は、集束した電子線を走査しながら、半導体装置の局所に照射する試験である。半導体装置がメモリの場合、ソフトエラーが生じた番地と共に、ソフトエラーが発生したトランジスタの位置を検出できる。
【００１６】
しかし、これらの加速試験では、ソフトエラーが生じた深さ方向の情報が得られないので、電子・ホール対の発生箇所が不明であり、回路素子による電荷収集過程とソフトエラーとの関係を明確にすることが難しい。
【００１７】
放射線の入射エネルギーを調節することにより、放射線が半導体装置の内部に到達する深さを制御することが考えられる。
【００１８】
しかし、放射線が荷電粒子の場合、半導体装置内で散乱するので、入射エネルギーを調節しても、荷電粒子が到達する深さを制御することは困難である。具体的には、半導体装置では、素子層の上には導電性を有する配線層が配置されており、配線層は、荷電粒子に対する遮蔽効果が大きく、また、荷電粒子を大きく散乱するので、測定結果に対する空間分解能が低下する。
【００１９】
また、放射線が中性子の場合には、荷電を有さないので、大部分の中性子は半導体装置を透過するため、中性子が半導体装置の内部に到達する深さを制御することは困難である。
【００２０】
本明細書では、半導体装置の深さ方向におけるソフトエラーの発生位置を測定する方法を提供することを課題とする。
【００２１】
また、本明細書では、半導体装置の深さ方向におけるソフトエラーの発生位置を測定する装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
本明細書に開示する方法によれば、第１面及び第２面を有する基板と、前記第１面側に配置された素子層とを有する試料の前記第２面に対して、放射線を走査するように照射しながら、前記素子層の動作の異常を検出する第１工程と、前記第２面を加工して、前記基板の厚さを薄くする第２工程と、を備え、前記第１工程と前記第２工程とを繰り返す。
【００２３】
また、本明細書に開示する装置によれば、第１面及び第２面を有する基板と、前記第１面側に配置された素子層とを有する試料の前記第２面に対して、放射線を走査するように照射する照射部と、前記素子層の動作の異常を検出する検出部と、前記第２面を加工して、前記基板の厚さを薄くする加工部と、を備え、前記照射部が、前記試料の前記第２面に対して、放射線を走査するように照射しながら、前記検出部が、前記素子層の動作の異常を検出する第１工程と、前記加工部が、前記第２面を加工して、前記基板の厚さを薄くする第２工程と、を繰り返す。
【発明の効果】
【００２４】
上述した本明細書に開示する方法によれば、半導体装置の深さ方向におけるソフトエラーの発生位置を測定できる。
【００２５】
また、上述した本明細書に開示する装置によれば、半導体装置の深さ方向におけるソフトエラーの発生位置を測定できる。
【００２６】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２７】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２８】
【図１】ソフトエラーの発生メカニズムを説明する図である。
【図２】本明細書に開示する装置の一実施形態を示す図である。
【図３】図３に示す装置の動作を説明する図（その１）である。
【図４】図３に示す装置の動作を説明する図（その２）である。
【図５】図３に示す装置の動作を説明するフローチャートである。
【図６】（Ａ）は、素子層の動作の異常と関連づけて記憶された裏面上の位置を示す図であり、（Ｂ）は、重畳画像を示す図である。
【図７】（Ａ）は、素子層の動作の異常と関連づけて記憶された裏面上の位置を示す図であり、（Ｂ）は、重畳画像を示す図である。
【図８】（Ａ）は、素子層の動作の異常と関連づけて記憶された裏面上の位置を示す図であり、（Ｂ）は、重畳画像を示す図である。
【図９】積層画像を示す図である。
【発明を実施するための形態】
【００２９】
以下、本明細書で開示する装置の好ましい一実施形態を、図を参照しながら説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００３０】
図２は、本明細書に開示する装置の一実施形態を示す図である。
【００３１】
装置１は、まず、試料である半導体装置の基板の裏面に対して、放射線を走査するように照射しながら、半導体装置の動作の異常を検出する。これにより、半導体装置において、ソフトエラーが発生した２次元的な位置を測定する。
【００３２】
次に、装置１は、半導体装置の基板の裏面を加工して基板の厚さを薄くして、薄くなった基板の半導体装置の裏面に対して、放射線を走査するように照射しながら、半導体装置の動作の異常を検出する。これにより、放射線が照射される半導体装置の深さ方向の位置を変更して、即ち半導体装置の基板の表面側の位置に変更して、ソフトエラーが発生する２次元的な位置を測定する。
【００３３】
放射線により生成された電子・ホール対の電荷は、回路素子に収集される。この電荷収集過程は、半導体装置内の応力の影響を受ける。例えば、回路素子を分離する素子分離領域は、周囲に応力を発生する。そして、この応力は、半導体装置の深さ方向に分布を有することが知られている。半導体は、応力により歪みが生じると、圧電効果により抵抗が変化する。抵抗の分布は、電荷の移動に変化を与えるので、上述した電荷収集過程に影響を与える。
【００３４】
そこで、深さ方向の応力の分布と、ソフトエラーの発生位置との関係が判明すると、ソフトエラーの発生を抑制するような応力の分布が形成されるように、半導体装置の設計又は半導体装置の製造プロセスを改善するための方針が得られる。
【００３５】
また、トランジスタ等のソース／ドレイン領域のようなドーパントが注入された領域では、ドーパント濃度の深さ方向の分布によって、放射線による電子・ホール対が生成される確率が異なる。ドーパント濃度の深さ方向の分布は、特に、ファネリングによる電荷収集過程に影響を与えると考えられる。
【００３６】
そこで、ドーパント濃度の深さ方向の分布と、ソフトエラーの発生位置との関係が判明すると、ソフトエラーの発生を抑制するようなドーパント濃度の分布が形成されるように、半導体装置の設計又は半導体装置の製造プロセスを改善するための方針が得られる。
【００３７】
装置１は、深さ方向と共に、水平方向におけるソフトエラーを検出するので、水平方向における応力及びドーパント濃度とソフトエラーの発生位置との関係が得られることはいうまでもない。
【００３８】
本明細書では、放射線として、粒子線又は電磁波等を用いることができる。粒子線としては、例えば、電子、アルファ粒子、プロトン、中性子、イオンを用いることができる。電磁波としては、例えば、ガンマ線、Ｘ線を用いることができる。
【００３９】
以下、装置１について、図２を参照しながら、詳述する。
【００４０】
装置１は、走査電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）本体１０と、ＳＥＭ制御装置１５と、検出部２０と、装置制御部３０を備える。
【００４１】
ＳＥＭ本体１０は、電子銃１１と、試料である半導体装置４０を載置するステージ１２と、加工部１３と、画像取得部１４を有する。
【００４２】
放射部である電子銃１１は、半導体装置４０に対して、所定の値以上の入射エネルギーを有する電子線を、走査しながら照射する。本実施形態では、所定の値は、試料である半導体装置４０が有するトランジスタ等のスイッチング素子の導通状態を変化させ得る量の電子の励起を生じさせるエネルギーに対応する。電子銃１１は、ＳＥＭ制御装置１５により制御されて、電子線の入射エネルギー又は電子線の集束度、及び走査位置が制御される。
【００４３】
半導体装置４０を走査する時の電子線の入射エネルギーは、一定の値であることが、電子線により走査される基板内の深さを均一にする観点から好ましい。電子線の加速電圧、電流密度又は電子銃のプローブ径を調整することにより、測定の加速係数を変化させることができる。測定の加速係数を変化させることにより、半導体装置の長期的なソフトエラー耐性を予測できる。
【００４４】
電子銃１１は、電子線の径をナノメートルのオーダまで収束できることが、微細加工されたトランジスタ等の回路素子内部におけるソフトエラーの発生位置を検出する観点から好ましい。
【００４５】
ステージ１２上には、試料である半導体装置４０が、基板の裏面を電子銃１１側に向けて載置される。なお、半導体装置４０は、後述する電極ヘッド２１に接続された状態で、ステージ１２上に配置される。ステージ１２は、ＳＥＭ制御装置１５により制御されて、水平方向及び垂直方向に移動可能である。
【００４６】
加工部１３は、半導体装置４０の基板の裏面を加工して、基板を薄くする。加工部１３としては、例えば、イオンミリング装置又は集束イオンビーム加工装置を用いることが、加工部１３を、ＳＥＭ本体１０に搭載して、ステージ１２上に載置された半導体装置４０の研磨を行う観点から好ましい。また、半導体装置４０をステージ１２から取り外して、ＳＥＭ本体１０の外部において、研磨装置を用いた機械研磨法を用いて、半導体装置４０の基板の裏面を加工して、基板を薄くしてもよい。
【００４７】
加工部１３により半導体装置４０の基板が一回当たりに研磨される厚さは、ソフトエラーの検出に求められる深さ方向の分解能に基づいて、適宜決定されることが好ましい。例えば、電子銃１１による２次元方向の走査の分解能が１ｎｍである場合には、基板が研磨される厚さを１０ｎｍとすることが、半導体装置４０のソフトエラーの発生位置を３次元的に解析する観点から好ましい。
【００４８】
線幅が１０〜２０ｎｍの微細加工技術を用いてトランジスタが形成される場合、ゲート電極の幅が１０〜２０ｎｍとなり、トランジスタの寸法は、おおよそ１００〜２００ｎｍとなる。２次元方向の走査の分解能が１ｎｍであり、深さ方向の分解能が１０ｎｍであれば、半導体装置４０のソフトエラーの発生位置を３次元的に解析するには十分である。
【００４９】
画像取得部１４は、電子銃１１が電子線を走査している半導体装置４０の基板の裏面側の表面の画像を取得する。具体的には、画像取得部１４は、電子銃１１が電子線を走査している半導体装置４０の表面から反射した反射電子又は放射される２次電子を検出して画像を取得する。
【００５０】
なお、画像取得部１４は、放射線である電子線の走査と共に、画像を取得しなくてもよい。画像取得部１４としては、例えば、レーザ顕微鏡又はＡＦＭ等の走査型プローブ顕微鏡を用いてもよい。
【００５１】
ＳＥＭ制御装置１５は、上述した電子銃１１及びステージ１２及び加工部１３及び画像取得部１４を制御する。
【００５２】
検出部２０は、電極ヘッド２１及び電源２２を有する。電極ヘッド２１は、複数の電極端子（図示せず）を有しており、各電極端子は、半導体装置４０の電極パッド（図示せず）と接触している。電源２２は、電極ヘッド２１を介して、半導体装置４０に動作するための電力を供給する。検出部２０は、電極ヘッド２１を用いて、半導体装置４０の動作を制御する信号を出力し且つ半導体装置４０からの信号を入力して、半導体装置４０の動作の異常を検出する。
【００５３】
装置制御部３０は、ＳＥＭ制御装置１５及び検出部２０及び電源２２を制御すると共に、半導体装置４０の動作の異常を検出した時に、電子線が照射されている半導体装置４０の照射面上の位置を、半導体装置４０の動作の異常と関連づけて記憶する。また、装置制御部３０は、半導体装置４０の動作の異常と関連づけて記憶された照射面上の位置が、照射面の画像と重ねて表示された重畳画像を生成する。更に、装置制御部３０は、複数の重畳画像を、照射面の画像が取得された時の基板の厚さの順番に積層した積層画像を生成する。
【００５４】
装置制御部３０は、演算部３１と、記憶部３２と、表示部３３と、入力部３４と、通信部３５を有する。演算部３１は、記憶部３２に記憶された所定のプログラムを実行することにより、上述した装置制御部３０の各機能を実現する。
【００５５】
記憶部３２は、半導体装置４０の動作の異常と関連づけられた半導体装置４０の照射面上の位置と、生成された重畳画像及び積層画像を記憶する。
【００５６】
表示部３３は、演算部３１が処理した情報を表示する。入力部３４は、装置１の操作者が入力部３４を用いて各種の情報を入力する。通信部３５は、ＳＥＭ制御装置１５及び検出部２０及び電源２２との間で通信を行う。
【００５７】
装置制御部３０は、例えば、サーバ又はパーソナルコンピュータ等のコンピュータ、若しくはステートマシン等を用いて形成され得る。
【００５８】
次に、装置１が、半導体装置４０のソフトエラーを検出する動作を、図３及び図４を参照して、以下に説明する。
【００５９】
試料である半導体装置４０は、表面４１ａ及び裏面４１ｂを有し、ｐ型の極性を有する半導体の基板４１と、表面４１ａ側に配置される素子層４０ａを有する。素子層４０ａは、トランジスタ等の回路素子を有する。なお、図３及び図４には図示していないが、表面４１ａ上には、回路素子同士を接続する配線層が配置される。検出部２０が検出する半導体装置４０の動作の異常は、具体的には、素子層４０ａを形成する回路素子の動作の異常を意味する。
【００６０】
素子層４０ａは、基板４１の表面４１ａ側に形成されており、一部は、基板４１内に形成されている。
【００６１】
素子層４０ａは、各素子領域を画成する素子分離領域４２と、素子分離領域４２により画成されるｎ型の極性を有するトランジスタＴ１及びｐ型の極性を有するトランジスタＴ２を有する。
【００６２】
トランジスタＴ１は、ゲート電極４３と、ｎ型の極性を有し、ゲート電極４３の両側の基板４１の部分に形成されるソース／ドレイン領域４４を有する。ゲート電極４３と基板４１との間には、図示しないゲート絶縁層が配置される。
【００６３】
トランジスタＴ２は、ゲート電極４５と、ｐ型の極性を有し、ゲート電極４５の両側の基板４１の部分に形成されるソース／ドレイン領域４６を有する。ソース／ドレイン領域４６は、ｎ型の極性を有するウェル４７内に配置される。ゲート電極４５と基板４１との間には、図示しないゲート絶縁層が配置される。
【００６４】
図３に示す半導体装置４０は、基板４１の裏面４１ｂが加工部１３によって研磨される前の状態である。
【００６５】
検出部２０は、電極ヘッド２１の電極端子（図示せず）によって、トランジスタＴ１のソース／ドレイン領域４４と、トランジスタＴ２のソース／ドレイン領域４６とから信号を入力して、電圧の変化を測定している。
【００６６】
装置１は、基板４１の裏面４１ｂに対して、電子銃１１から照射した電子線を走査するように照射しながら、半導体装置４０の素子層４０ａの動作の異常を検出する。
【００６７】
基板４１の裏面４１ｂに照射された電子線は、入射エネルギーに応じた所定の深さまで侵入する。電子線は、運動エネルギーを消失し基板４１内を進みながら、飛跡に沿って電子・ホール対を生成する。
【００６８】
トランジスタＴ１のソース／ドレイン領域４４には、電極ヘッド２１の電極端子に電子を収集する電界Ｅが存在する。また、トランジスタＴ２のソース／ドレイン領域４６には、電極ヘッド２１の電極端子にホールを収集する電界Ｅが存在する。
【００６９】
電子線の照射により生成した電子の生成した位置は、トランジスタＴ１のソース／ドレイン領域４４とは離れているので、トランジスタＴ１のソース／ドレイン領域４４に到達しない。
【００７０】
同様に、電子線の照射により生成したホールの生成した位置は、トランジスタＴ２のソース／ドレイン領域４６とは離れているので、トランジスタＴ２のソース／ドレイン領域４６に到達しない。
【００７１】
図３に示す半導体装置４０では、電子線の照射により生成した電子・ホール対の電荷は、トランジスタのソース／ドレイン領域に到達して収集されないので、ソフトエラーは発生していない。
【００７２】
図４に示す半導体装置４０は、基板４１の裏面４１ｂが、加工部１３によって研磨されており、裏面４１ｂと、トランジスタのソース／ドレイン領域との距離が短くなっている。
【００７３】
基板４１の裏面４１ｂに照射された電子線は、トランジスタＴ１のソース／ドレイン領域４４と基板４１のｐ型の部分との境界に形成される空乏層まで侵入する。軌跡に沿って生成された電子・ホール対の影響により、空乏層電界が基板４１の裏面４１ｂ側に延びて、電子がソース／ドレイン領域４４内に収集される。ソース／ドレイン領域４４内に収集された電子は、トランジスタＴ１の誤動作を引き起こしてソフトエラーが発生する。
【００７４】
同様に、基板４１の裏面４１ｂに照射された電子線は、トランジスタＴ２のソース／ドレイン領域４６とウェル４７の部分との境界に形成される空乏層まで侵入する。軌跡に沿って生成された電子・ホール対の影響により、空乏層電界が基板４１の裏面４１ｂ側に延びて、ホールがソース／ドレイン領域４６内に収集される。ソース／ドレイン領域４６内に収集されたホールは、トランジスタＴ２の誤動作を引き起こしてソフトエラーが発生する。
【００７５】
検出部２０は、トランジスタＴ１又はトランジスタＴ２の動作の異常を検出する。
【００７６】
装置１は、ソフトエラーの検出と、基板４１の裏面４１ｂの研磨とを繰り返して、電子線が照射される半導体装置４０の深さ方向の位置を変更しながら、ソフトエラーが発生する２次元的な位置を測定する。基板４１の裏面４１ｂを研磨して、基板４１の厚さを薄くすることは、少なくとも、素子層４０ａが露出するまで行うこと好ましい。素子層４０ａが露出した後も、回路素子が動作する限りにおいては、更に、基板４１の裏面４１ｂを研磨して、ソフトエラーの検出を繰り返してもよい。例えば、トランジスタのゲート電極が露出するまで、ソフトエラーの検出と、基板４１の裏面４１ｂの研磨とを繰り返してもよい。
【００７７】
装置１は、電子線を、基板４１の裏面４１ｂに走査するように照射するので、半導体装置４０が動作している状態でソフトエラーの検出を行うことできるため、実際の半導体装置の動作条件に近い状態でソフトエラーの測定を行える。
【００７８】
次に、装置１の動作を、図５に示すフローチャートを参照しながら、以下に説明する。
【００７９】
まず、ステップＳ１０において、試料である半導体装置４０が電極ヘッド２１と接続されて、ステージ１２上に載置される。検出部２０は、半導体装置４０を動作させると共に、動作の異常の検出を開始する。
【００８０】
次に、ステップＳ１２において、半導体装置４０の基板４１の裏面４１ｂに対して、電子線を走査するように照射しながら、素子層４０ａの動作の異常を検出する。
【００８１】
ステップＳ１２では、ステップＳ１４に示すように、素子層４０ａの動作の異常を検出した時に、電子線が照射されている裏面４１ｂ上の位置が、素子層４０ａの動作の異常と関連づけて記憶される。
【００８２】
また、ステップＳ１２では、ステップＳ１６に示すように、画像取得部１４によって、裏面４１ｂの画像が取得される。
【００８３】
次に、ステップＳ１８において、半導体装置４０の基板４１の裏面４１ｂの全体の走査が終了したかが判断される。裏面４１ｂの全体の走査が終了している場合には、ステップＳ２０へ進む。一方、そうでない場合には、ステップＳ１２へ戻る。
【００８４】
ステップＳ２０へ進んだ場合には、各厚さの基板４１における裏面４１ｂの測定が行われたか否かが判断される。装置制御部３０には、あらかじめ、基板４１の厚さと、加工部１３による一回の研磨により研磨される基板の厚さとが記憶されている。装置制御部３０は、加工部１３による基板４１の研磨の回数に基づいて、各厚さの基板４１における裏面４１ｂの測定が行われたかを判断する。各厚さの基板４１における裏面４１ｂの測定が行われている場合には、ステップＳ２４へ進む。一方、そうでない場合には、ステップＳ２２へ進む。
【００８５】
ステップＳ２２へ進んだ場合には、加工部１３によって、半導体装置４０の基板４１の裏面４１ｂが所定の厚さだけ研磨されて、基板４１が薄くされる。そして、ステップＳ１２へ戻り、基板４１の厚さが薄くなった半導体装置４０に対して、ソフトエラーを検出する測定が繰り返される。
【００８６】
一方、ステップＳ２４へ進んだ場合には、各基板４１の厚さにおいて、素子層４０ａの動作の異常と関連づけて記憶された裏面４１ｂ上の位置が、裏面４１ｂの画像と重ねて表示された重畳画像を生成される。なお、素子層４０ａの動作の異常が検出されなかった基板４１の厚さでは、重畳画像として、裏面４１ｂの画像が生成される。
【００８７】
以下に説明する図６は、半導体装置４０の基板の裏面が研磨される前の状態におけるソフトエラーを測定した結果である。図７は、素子分離領域４２が露出していて、ソース／ドレイン領域４４は露出していない深さにおけるソフトエラーを測定した結果である。図８は、素子分離領域４２及びソース／ドレイン領域４４が露出している深さにおけるソフトエラーを測定した結果である。
【００８８】
図６（Ａ）及び図７（Ａ）及び図８（Ａ）は、素子層の動作の異常と関連づけて記憶された裏面上の位置を示す図である。図６（Ｂ）及び図７（Ｂ）及び図８（Ｂ）は、重畳画像を示す図である。
【００８９】
図６（Ａ）及び図６（Ｂ）の測定は、半導体装置４０の基板の裏面が研磨される前の状態において行われており、ソフトエラーは検出されていない。
【００９０】
図７（Ａ）及び図７（Ｂ）の測定では、トランジスタＴ１を画成する素子分離領域４２の近傍の位置Ｐ１において、ソフトエラーが検出されている。素子分離領域４２は素子内に応力を生成するので、このソフトエラーは、応力による歪みの影響を受けていると推定される。
【００９１】
図８（Ａ）及び図８（Ｂ）の測定では、トランジスタＴ１のソース／ドレイン領域４４内の位置Ｐ２及び位置Ｐ３において、ソフトエラーが検出されている。ソース／ドレイン領域４４内には、ドーパント濃度の分布が形成されるので、これらのソフトエラーは、ドーパント濃度の分布の影響を受けていると推定される。
【００９２】
次に、ステップＳ２６において、複数の重畳画像を、半導体装置４０の基板の裏面の画像が取得された時の基板の厚さの順番に積層した積層画像が生成される。積層画像を生成する方法として、例えばトモグラフィ法を用いることができる。
【００９３】
図９は、積層画像を示す図である。
【００９４】
図９は、上述した図６（Ｂ）〜図８（Ｂ）を含む複数の複数の重畳画像を用いて形成された積層画像である。
【００９５】
積層画像には、トランジスタＴ１のソフトエラーが検出された位置Ｐ１〜Ｐ３が、トランジスタの構造と共に、３次元的に示されており、応力との関係又はドーパント濃度の分布との関係が視覚的に把握されやすくなされている。
【００９６】
上述した本実施形態の装置１によれば、半導体装置の深さ方向におけるソフトエラーの発生位置を測定することができる。また、測定結果に基づいて、重畳画像及び積層画像を生成することにより、ソフトエラーが検出された位置と素子層の構造との関係が把握できる。上述したように電子線を用いることにより、ナノメートルの分解能で、ソフトエラーが検出された位置を測定することができる。
【００９７】
これらの知見に基づいて、ソフトエラーの発生を抑制するように、半導体装置の設計又は半導体装置の製造プロセスを改善するための方針を作成すること可能となる。
【００９８】
例えば、ＳＥＵの対策としては、応力の分布と、ソフトエラーの検出位置との関係を知ることにより、ソフトエラーが発生し易い構造と、発生しにくい構造との相違を明確にして、半導体装置の設計又は製造プロセスに対してフィードバックして、ソフトエラーの発生を低減する。同様に、ドーパント濃度の分布と、ソフトエラーの検出位置との関係を知ることにより、ソフトエラーが発生し易い構造と、発生しにくい構造との相違を明確にして、半導体装置の設計又は製造プロセスに対してフィードバックして、ソフトエラーの発生を低減する。
【００９９】
また、ＳＥＴの対策としては、例えば、ソフトエラーの発生に基づいて、異常なクロックが生じることが判明した場合には、追加の回路を配置して、異常なクロックの影響を受けないように対処することが考えられる。
【０１００】
実際の自然界では、中性子線、アルファ線又はガンマ線が主な放射線となるが、上述した本実施形態の装置１では、放射線として電子線を用いて、半導体装置のソフトエラーを検出する加速試験を行った。電子線を用いた半導体装置のソフトエラーを検出する加速試験の結果は、半導体装置の構造が同じであるので、例えば、中性子線は、ｎーα反応（中性子がシリコン原子と反応してアルファ線が生成される反応）による半導体装置のソフトエラー特性を調べるのにも適用可能である。
【０１０１】
また、本実施形態の装置１では、電子線を走査するように裏面に照射するので、トランジスタの内部電界の拡がりを評価して、ソフトエラーの多重度の評価（エラー密度）を予測できる。
【０１０２】
また、装置１は、半導体装置４０を加熱する加熱部又は半導体装置４０に応力を加える応力部を有していてもよい。このように、半導体装置に対して熱又は応力を加えた状態で、半導体装置の動作環境を模擬して、ソフトエラーの検出を行ってもよい。
【０１０３】
更に、上述したステップＳ１２では、半導体装置４０の裏面４１ｂに対して、電子線を照射した後、所定の時間の間、素子層４０ａの動作の異常を検出することを続けてもよい。所定の時間が経過した後、電子線を照射する位置を移動させて、次の位置の走査を続ける。
【０１０４】
図１を用いて説明した電荷収集過程では、ドリフト又はファネリングによる電荷収集過程は、放射線の照射を開始した時点から５０ピコ秒から数１００ピコ秒で生じると考えられている。また、キャリアの拡散による電荷収集過程は、放射線の照射を開始した時点から１ナノ秒から数マイクロ秒で生じると考えられている。
【０１０５】
そこで、電子線の各走査位置において、所定の時間の間、ソフトエラーの検出を続けることにより、何れの電荷収集過程が生じたのかに関する情報を得ることができる。
【０１０６】
本発明では、上述した実施形態の方法及び装置は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
【０１０７】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１０８】
１    装置
１０    ＳＥＭ本体
１１    電子銃
１２    ステージ
１３    加工部
１４    画像取得部
１５    ＳＥＭ制御装置
２０    検出部
２１    電極ヘッド
２２    電源
３０    装置制御部
３１    演算部
３２    記憶部
３３    表示部
３４    入力部
３５    通信部
４０    試料
４０ａ    素子層
４１    基板
４１ａ    表面（第１面）
４１ｂ    裏面（第２面）
４２    素子分離部
Ｔ１    トランジスタ
４３    ゲート電極
４４    ソース／ドレイン領域
Ｔ２    トランジスタ
４５    ゲート電極
４６    ソース／ドレイン領域
４７    ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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