(57)【特許請求の範囲】
【請求項１】
各々が複数の光電変換部を有し、複数色のカラーフィルタのいずれかが設けられた複数の単位画素が行列状に配置された画素領域と、
前記複数の単位画素の各々における前記複数の光電変換部のうちの一部の光電変換部から第１の信号を読み出す第１の読み出し動作と、前記複数の単位画素の各々における前記複数の光電変換部のうちの全ての光電変換部から第２の信号を読み出す第２の読み出し動作とを行う読み出し手段と、
前記第１の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第１の信号に基づいて輝度信号を生成する生成手段と、
前記生成手段により前記第１の信号に基づいて生成された前記輝度信号を外部に出力するとともに、前記第２の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第２の信号をそれぞれ外部に出力する出力手段と、
を有することを特徴とする撮像素子。
【請求項２】
前記第１の信号を焦点検出に用い、前記第２の信号を前記焦点検出および画像の生成に用いることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記焦点検出は、位相差方式の焦点検出であることを特徴とする請求項２に記載の撮像素子。
【請求項４】
前記生成手段は、前記第１の信号と前記第２の信号に基づいて、前記第１の読み出し動作で読み出さなかった光電変換部の信号に相当する輝度信号を生成することを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
【請求項５】
前記複数色のカラーフィルタは、所定の色の配列になるように前記複数の単位画素に設けられることを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
【請求項６】
前記所定の色の配列とは、第１の緑色、第２の緑色、青色、赤色からなるベイヤ配列であることを特徴とする請求項５に記載の撮像素子。
【請求項７】
前記生成手段は、前記所定の色の配列の全ての色に対応する前記第１の信号に基づいて前記輝度信号を生成することを特徴とする請求項５または６に記載の撮像素子。
【請求項８】
各々が複数の光電変換部を有し、複数色のカラーフィルタのいずれかが設けられた複数の単位画素が行列状に配置された画素領域と、前記複数の単位画素の各々における前記複数の光電変換部のうちの一部の光電変換部から第１の信号を読み出す第１の読み出し動作と、前記複数の単位画素の各々における前記複数の光電変換部のうちの全ての光電変換部から第２の信号を読み出す第２の読み出し動作とを行う読み出し手段と、前記第１の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第１の信号に基づいて第１の輝度信号を生成する生成手段と、前記生成手段により前記第１の信号に基づいて生成された前記第１の輝度信号を外部に出力するとともに、前記第２の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第２の信号をそれぞれ外部に出力する出力手段と、を備えた撮像素子と、
前記複数色に対応する複数の前記第２の信号に基づいて第２の輝度信号を生成するとともに、前記第１の輝度信号と前記第２の輝度信号とに基づいて前記第１の読み出し動作で読み出さなかった光電変換部の信号に相当する第３の輝度信号を生成する信号処理手段と、
前記第１の輝度信号および前記第３の輝度信号に基づいて焦点検出を行う焦点検出手段と、
を有することを特徴とする撮像装置。
【請求項９】
前記第２の信号に基づいて画像データを生成する信号処理手段をさらに有することを特徴とする請求項８に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及びその制御方法に関するものである。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置に用いられる固体撮像素子の多機能化が進んでいる。
【０００３】
特許文献１では、固体撮像素子において、瞳分割方式の焦点検出が可能な技術が開示されている。特許文献１によると、撮像素子の１つの画素は、２つのフォトダイオードを有しており、各フォトダイオードは１つのマイクロレンズによって、撮影レンズの異なる瞳領域を通過した光を受光するよう構成されている。それにより、２つのフォトダイオードからの出力信号を比較することで、撮影レンズでの焦点検出が可能となる。さらに、２つのフォトダイオードからの出力信号を加算することで、撮影画像の信号を得ることができる。
【０００４】
ところで、特許文献２には、次のような技術が記載されている。１つの画素が２つのフォトダイオードを有する撮像素子において、リセットレベル信号と第１のフォトダイオードの信号をそれぞれ読み出したあとに、リセットせずに第２のフォトダイオードの信号を混合して読み出す。そして、第２のフォトダイオードの信号は混合信号から第１のフォトダイオードの信号を減算して求める。特許文献２によれば、第１、第２のフォトダイオードの信号においてリセットレベル信号を共通に使用できるため、リセットレベル信号の読み出しを１回分短縮することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２４９８４号公報
【特許文献２】特開２０１３−１０６１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のように、１つの画素に２つのフォトダイオードを設けた撮像素子において、焦点検出を行うためには、２つのフォトダイオードからの信号をそれぞれ取得する必要がある。そのため、１つの画素に１つのフォトダイオードを有する従来の撮像素子に対して、読み出す信号量が２倍に増え、読み出し時間が大幅に増加してしまうという問題がある。この問題に対して、特許文献２に記載の駆動方法を行えば、リセットレベル信号の読み出しを１回分短縮できるため、読み出し時間を短縮できる。しかしながら、このような短縮効果だけでは十分とは言えず、さらなる読み出し時間の短縮が望まれている。
【０００７】
本発明は上述した課題に鑑みてなされたものであり、その目的は、瞳分割方式の焦点検出が可能な撮像装置において、撮影画像の画質を劣化させることなく、信号読み出し時間を短縮することである。
【課題を解決するための手段】
【０００８】
本発明に係わる撮像素子は、各々が複数の光電変換部を有し、複数色のカラーフィルタのいずれかが設けられた複数の単位画素が行列状に配置された画素領域と、前記複数の単位画素の各々における前記複数の光電変換部のうちの一部の光電変換部から第１の信号を読み出す第１の読み出し動作と、前記複数の単位画素の各々における前記複数の光電変換部のうちの全ての光電変換部から第２の信号を読み出す第２の読み出し動作とを行う読み出し手段と、前記第１の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第１の信号に基づいて輝度信号を生成する生成手段と、前記生成手段により前記第１の信号に基づいて生成された前記輝度信号を外部に出力するとともに、前記第２の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第２の信号をそれぞれ外部に出力する出力手段と、を有することを特徴とする。
また、本発明に係わる撮像装置は、各々が複数の光電変換部を有し、複数色のカラーフィルタのいずれかが設けられた複数の単位画素が行列状に配置された画素領域と、前記複数の単位画素の各々における前記複数の光電変換部のうちの一部の光電変換部から第１の信号を読み出す第１の読み出し動作と、前記複数の単位画素の各々における前記複数の光電変換部のうちの全ての光電変換部から第２の信号を読み出す第２の読み出し動作とを行う読み出し手段と、前記第１の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第１の信号に基づいて第１の輝度信号を生成する生成手段と、前記生成手段により前記第１の信号に基づいて生成された前記第１の輝度信号を外部に出力するとともに、前記第２の読み出し動作で前記複数の単位画素から読み出された前記複数色に対応する複数の前記第２の信号をそれぞれ外部に出力する出力手段と、を備えた撮像素子と、前記複数色に対応する複数の前記第２の信号に基づいて第２の輝度信号を生成するとともに、前記第１の輝度信号と前記第２の輝度信号とに基づいて前記第１の読み出し動作で読み出さなかった光電変換部の信号に相当する第３の輝度信号を生成する信号処理手段と、前記第１の輝度信号および前記第３の輝度信号に基づいて焦点検出を行う焦点検出手段と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、瞳分割方式の焦点検出が可能な撮像装置において、撮影画像の画質を劣化させることなく、信号読み出し時間を短縮することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る撮像装置の撮影レンズの射出瞳から出た光束が単位画素に入射する概念図。
【図２】第１の実施形態の撮像装置の全体ブロック図。
【図３】第１の実施形態の撮像素子の全体構成図。
【図４】第１の実施形態の撮像素子の単位画素の回路図。
【図５】第１の実施形態の撮像素子の列読み出し回路の回路図。
【図６】第１の実施形態の撮像素子のベイヤ加算回路の構成を示す図。
【図７】第１の実施形態の駆動タイミングチャート。
【図８】第１の実施形態の変形例におけるベイヤ加算回路の構成を示す図。
【図９】第１の実施形態のＢ像生成処理について説明する図。
【図１０】第２の実施形態の撮像素子の全体構成図。
【図１１】第２の実施形態の撮像素子の列読み出し回路とベイヤ加算回路の構成を示す図。
【図１２】第２の実施形態の撮像素子のベイヤ加算回路の詳細構成図。
【図１３】第２の実施形態の駆動タイミングチャート。
【図１４】第３の実施形態の撮像素子の全体構成図。
【図１５】第３の実施形態の撮像素子の列読み出し回路と加算回路の構成を示す図。
【図１６】第３の実施形態のＢ像生成処理について説明する図。
【図１７】第４の実施形態の撮像素子の全体構成図。
【図１８】第４の実施形態の撮像素子の列読み出し回路と加算回路の構成を示す図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
【００１２】
（第１の実施形態）
はじめに、本発明の実施形態における撮像素子の瞳分割方式による焦点検出の原理について説明する。
【００１３】
図１は、撮影レンズの射出瞳から出た光束が単位画素に入射する概念図である。図１において、単位画素１００は第１のフォトダイオード１０１Ａおよび第２のフォトダイオード１０１Ｂ（複数の光電変換部）を有する。単位画素１００の前面には、カラーフィルタ１１０、マイクロレンズ１１１が配置されている。撮影レンズは、射出瞳１１２を有する。
【００１４】
射出瞳１１２を通過した光は、光軸１１３を中心として単位画素１００に入射する。射出瞳１１２は、射出瞳の一部領域１１４，１１５を有する。図１に示すように瞳領域１１４を通過する光束はマイクロレンズ１１１を通して、フォトダイオード１０１Ａで受光され、瞳領域１１５を通過する光束はマイクロレンズ１１１を通して、フォトダイオード１０１Ｂで受光される。したがって、フォトダイオード１０１Ａと１０１Ｂはそれぞれ、撮影レンズの射出瞳の別々の領域の光を受光している。したがって、フォトダイオード１０１Ａと１０１Ｂの信号を比較することで位相差方式の焦点検出が可能となる。
【００１５】
ここで、フォトダイオード１０１Ａから得られる信号をＡ像信号、フォトダイオード１０１Ｂから得られる信号をＢ像信号と定義する。Ａ像信号とＢ像信号を足し合わせた信号をＡ＋Ｂ像信号と定義し、このＡ＋Ｂ像信号は撮影画像に用いることができる。本実施形態における撮像装置では、単位画素からＡ像信号とＡ＋Ｂ像信号を読み出すように制御する。Ｂ像信号については、後述する信号処理回路でＡ＋Ｂ像信号からＡ像信号を減算することで生成する。
【００１６】
図２は、本実施形態に係る撮像装置の全体ブロック図である。撮影レンズ１００２は被写体の光学像を撮像素子１０００に結像させ、レンズ駆動回路１００３によってズーム制御、フォーカス制御、絞り制御などが行われる。撮像素子１０００は撮影レンズ１００２で結像された被写体像を画像信号として取り込むものであり、単位画素がアレイ状に配置されている。信号処理回路１００１は、撮像素子１０００から出力される画像信号に各種の画像補正を行う。この信号処理回路１００１では、撮像素子１０００で取得したＡ像信号とＡ＋Ｂ像信号からＢ像信号の生成も行う。全体制御・演算回路１００４は各種演算と撮像装置全体の制御を行い、Ａ像信号およびＢ像信号を用いて焦点検出動作も行う。メモリ回路１００５は画像データを一時的に記憶し、表示回路１００６は各種情報や撮影画像を表示する。記録回路１００７は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録回路である。操作回路１００８は、デジタルカメラの操作部材への操作を電気的に受け付ける。
【００１７】
次に、撮像素子１０００の構成について図３〜図５を用いて説明する。図３は、撮像素子１０００の全体構成を示す図である。撮像素子１０００は画素領域７００、列読み出し回路２００、ベイヤ加算回路３００、垂直走査回路４００、水平走査回路５００、タイミング発生回路（ＴＧ）６００を備えて構成される。
【００１８】
画素領域７００には、単位画素１００が行列状に配置されている。ここでは、説明を分かりやすくするために４×４画素の配列を示しているが、実用上はさらに多数の画素が配置される。なお、以下特に断りのない限りは、本明細書を通じて、画素領域７００の左上の画素１００を第１行、第１列目の画素と定義する。単位画素１００はカラーフィルタを備え、赤色カラーフィルタが設けられ赤色光を撮像する画素をＲ画素、緑色カラーフィルタが設けられ緑色光を撮像する画素をＧｒ画素およびＧｂ画素とする。また、青色カラーフィルタが設けられ青色光を撮像する画素をＢ画素とする。上記の３色のカラーフィルタに対応した各画素はベイヤ配列に従って配置される。
【００１９】
垂直走査回路４００は、画素領域７００の画素を１行単位で選択し、選択行の画素に対して駆動信号を送出する。列読み出し回路２００は、画素列毎に１つずつ設けられ、水平走査回路５００からの信号に基づいて、各画素から読み出した信号を撮像素子の外部に出力する。図３に示した撮像素子の例では、第１、２列目の列読み出し回路は画素領域の下側に配置され、第３、４列目の列読み出し回路は画素領域の上側に配置される。すなわち、２列毎に画素領域の上下に交互に配置される。ベイヤ加算回路３００は、２列毎に１つ設けられる。ベイヤ加算回路３００には、列読み出し回路を介して、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素のＡ像信号が入力され、これらの加算信号を生成する。
【００２０】
水平走査回路５００は、画素領域７００の上下に２つ設けられており、下側の水平走査回路は第１、２列目に接続され、上側の水平走査回路は第３、４列目に接続される。この構成にすることにより、例えば１列目と３列目に設けられた列読み出し回路を２つの水平走査回路がそれぞれ選択することにより、第１列目と第３列目の画素信号を同時に撮像素子の外部に出力させることができる。タイミング発生回路（ＴＧ)６００は列読み出し回路、垂直走査回路、水平走査回路を制御する信号を送出する。
【００２１】
図４は、本実施形態における撮像素子の単位画素を示す回路図である。単位画素１００は、第１のフォトダイオード１０１Ａ、第２のフォトダイオード１０１Ｂ、第１の転送スイッチ１０２Ａ、第２の転送スイッチ１０２Ｂを含む。さらに、フローティングディフュージョン部１０３、増幅部１０４、リセットスイッチ１０５、選択スイッチ１０６を含んで構成される。
【００２２】
フォトダイオード１０１Ａ，１０１Ｂは、同一のマイクロレンズを通過した光を受光し、その受光量に応じた信号電荷を生成する光電変換部として機能する。転送スイッチ１０２Ａ，１０２Ｂは、それぞれフォトダイオード１０１Ａ，１０１Ｂで発生した電荷を共通のフローティングディフュージョン部１０３に転送する。転送スイッチ１０２Ａ，１０２Ｂは、それぞれ転送パルス信号ＰＴＸＡ，ＰＴＸＢによって制御される。フローティングディフュージョン部１０３は、フォトダイオード１０１Ａ，１０１Ｂから転送された電荷を一時的に保持するとともに、保持した電荷を電圧信号に変換する電荷電圧変換部として機能する。増幅部１０４は、ソースフォロワＭＯＳトランジスタであり、フローティングディフュージョン部１０３に保持した電荷に基づく電圧信号を増幅して、画素信号として出力する。リセットスイッチ１０５は、リセットパルス信号ＰＲＥＳによって制御され、フローティングディフュージョン部１０３の電位を基準電位ＶＤＤにリセットする。選択スイッチ１０６は、垂直選択パルス信号ＰＳＥＬによって制御され、増幅部１０４で増幅された画素信号を垂直出力線１０７に出力する。
【００２３】
図５は、列読み出し回路２００の構成を示す図であり、画素領域から同一方向に読み出す２列分の構成を示している。図５において、定電流原２０１は垂直出力線１０７に接続される。垂直出力線１０７には、クランプ容量Ｃ０、フィードバック容量Ｃ１も接続されている。オペアンプ２０２は、垂直出力線１０７およびクランプ容量Ｃ０を介して、単位画素から出力される信号を増幅して出力する。オペアンプ２０２では、フィードバック容量Ｃ１とクランプ容量Ｃ０の容量比に応じた反転ゲインが発生する。スイッチＳＷ１はオペアンプ２０２の入出力端子をショートさせるために設けられており、オペアンプをリセットするために用いられる。オペアンプ２０２から出力された信号は、クランプ容量Ｃ２を介して、Ａ／Ｄ変換回路２０３に入力される。
【００２４】
Ａ／Ｄ変換回路２０３は、オペアンプ２０２からクランプ容量Ｃ２を介して入力された信号をデジタル信号に変換する。Ａ／Ｄ変換回路２０３は、例えば、不図示の比較回路とカウンタ回路で構成される。比較回路は時間に依存して電圧値が変化するランプ信号と、クランプ容量Ｃ２を介して入力された信号との比較を行い、両者の大小関係が逆転するタイミングでカウンタ回路に信号を送出する。カウンタ回路は比較回路からの信号を受けて、計数したカウント値を保持する。このカウント値は、メモリ２０４にデジタル信号として取り込まれ保持される。
【００２５】
メモリ２０４は、デジタル信号を保持するためのメモリ部を３つ備える。メモリＭ１，Ｍ２，Ｍ３は、それぞれ後述するＮ信号、Ａ像信号、Ａ＋Ｂ像信号を保持する。Ｓ−Ｎ回路２０５は、スイッチＳＷ２，ＳＷ３，ＳＷ４を介してメモリ回路のメモリＭ１に保持されたデジタル信号、およびＭ２またはＭ３に保持されたデジタル信号が入力される。Ｓ−Ｎ回路２０５では、入力されたＭ２またはＭ３のデジタル信号からＭ１のデジタル信号を減算し、その信号を保持する。
【００２６】
ベイヤ加算回路３００は、２列毎に１つ設けられ、スイッチＳＷ５を介して、２つの列読み出し回路のＳ−Ｎ回路に保持されたデジタル信号が入力される。ベイヤ加算回路には、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素のＡ像信号が入力され、これらの加算信号を生成する。Ｓ−Ｎ回路２０５およびベイヤ加算回路３００に保持されたデジタル信号は、それぞれスイッチＳＷ８およびスイッチＳＷ９を介して、デジタル信号線２０６に出力される。
【００２７】
ベイヤ加算回路３００の詳細構成を図６に示す。ベイヤ加算回路３００は２つの加算回路３０１，３０３およびメモリ３０２を備える。加算回路３０１は、スイッチＳＷ５を介して、２つの列のＳ−Ｎ回路に保持されたデジタル信号が入力され、両者の加算信号を生成し、保持する。メモリ３０２は、スイッチＳＷ６を介して、加算回路３０１に保持された加算信号を取り込み、一時的に保持しておく。加算回路３０３は、スイッチＳＷ７を介して、メモリ３０２と加算回路３０１からのデジタル信号が入力され、両者の加算信号を生成し、保持する。
【００２８】
図７に、本実施形態における撮像装置の駆動タイミングチャートを示す。なお、図７において、制御信号ＰＳＷ１〜ＰＳＷ９はそれぞれ図５、図６のスイッチＳＷ１〜ＳＷ９を制御するための信号であり、Ｈレベルのときに各スイッチがオンとなる。
【００２９】
時刻ｔ１において、１行目の垂直選択パルス信号ＰＳＥＬがＨとなり、１行目の画素の選択スイッチ１０６がオンし、選択行の画素は垂直出力線１０７に接続される。このとき、リセットパルス信号ＰＲＥＳはＨであり、画素のリセットスイッチ１０５がオンし、フローティングディフュージョン部１０３はリセットレベルになっている。したがって、垂直出力線１０７には、フローティングディフュージョン部１０３のリセットレベル時の画素信号が出力される。また、制御信号ＰＳＷ１はＨであり、スイッチＳＷ１がオンし、オペアンプ２０２の入出力端子がショートされ、オペアンプはリセット状態にある。
【００３０】
時刻ｔ２において、リセットパルス信号ＰＲＥＳおよび制御信号ＰＳＷ１をＬとすることにより、リセットスイッチ１０５およびスイッチＳＷ１がオフする。クランプ容量Ｃ０およびＣ１には、フローティングディフュージョン部１０５およびオペアンプ２０２のリセットが解除されたときの電位がそれぞれ保持される。この時刻ｔ２において垂直出力線１０７に出力される画素信号はリセットレベル信号であり、これをＮ信号と表記する。オペアンプ２０２はクランプ容量Ｃ０を介して与えられたＮ信号を増幅してクランプ容量Ｃ２に出力している。
【００３１】
時刻ｔ３〜ｔ４には、クランプ容量Ｃ２を介してオペアンプ２０２から出力されたＮ信号がＡＤ変換回路２０３にてデジタル信号に変換される。変換されたデジタル信号はメモリ２０４のＭ１に保持される。この時刻ｔ３〜ｔ４で行うＮ信号をデジタル信号に変換する動作をＮ変換と表記する。
【００３２】
次に、時刻ｔ５において、転送パルス信号ＰＴＸＡをＨにする。これにより、画素の転送スイッチ１０２Ａがオンし、フォトダイオード１０１Ａにおいて光電変換により発生した信号電荷がフローティングディフュージョン部１０３に転送される。垂直出力線１０７には、フォトダイオード１０１Ａで発生した電荷量に応じた信号であるＡ像信号が出力される。時刻ｔ６では、転送パルス信号ＰＴＸＡをＬにすることで、転送スイッチ１０２Ａがオフする。このとき、クランプ容量Ｃ０にはＡ像信号が保持された状態となり、オペアンプ２０２はクランプ容量Ｃ０に保持されたＡ像信号を増幅し、クランプ容量Ｃ２を介してＡＤ変換回路２０３に出力する。時刻ｔ７〜ｔ８には、クランプ容量Ｃ２を介してオペアンプ２０２から出力されたＡ像信号がＡＤ変換回路にてデジタル信号に変換される。変換されたデジタル信号はメモリ２０４のＭ２に保持される。この時刻ｔ７〜ｔ８で行うＡ像信号をデジタル信号に変換する動作をＡ変換と表記する。
【００３３】
次に、時刻ｔ９において、転送パルス信号ＰＴＸＡおよびＰＴＸＢが同時にＨとなる。これにより、画素の転送スイッチ１０２Ａおよび１０２Ｂが同時にオンし、フローティングディフュージョン部１０３には、すでに転送されているフォトダイオード１０１Ａの信号電荷に加えて、フォトダイオード１０１Ｂの信号電荷が転送される。垂直出力線１０７には、フォトダイオード１０１Ａと１０１Ｂの双方の信号電荷の和に応じた信号であるＡ＋Ｂ像信号が出力される。なお、時刻ｔ９においては、転送パルス信号ＰＴＸＢのみをＨとするように制御してもよい。時刻ｔ１０では、転送パルス信号ＰＴＸＡおよびＰＴＸＢをＬにすることで、転送スイッチ１０２Ａおよび１０２Ｂをオフする。このとき、クランプ容量Ｃ０にはＡ＋Ｂ像信号が保持された状態となり、オペアンプ２０２はクランプ容量Ｃ０に保持されたＡ＋Ｂ像信号を増幅し、クランプ容量Ｃ２を介してＡＤ変換回路に出力する。時刻ｔ１１〜ｔ１３には、クランプ容量Ｃ２を介してオペアンプ２０２から出力されたＡ＋Ｂ像信号がＡＤ変換回路２０３にてデジタル信号に変換される。変換されたデジタル信号はメモリ２０４のＭ３に保持される。この時刻ｔ１１〜ｔ１３で行うＡ＋Ｂ像信号をデジタル信号に変換する動作をＡ＋Ｂ変換と表記する。
【００３４】
また、時刻ｔ９では、制御信号ＰＳＷ２およびＰＳＷ３がＨとなり、スイッチＳＷ２，ＳＷ３がオンする。これにより、メモリ２０４のＭ１に保持されたＮ信号およびＭ２に保持されたＡ像信号がＳ−Ｎ回路２０５に入力される。Ｓ−Ｎ回路２０５では、Ａ像信号からＮ信号が減算され、減算後のＡ像信号が保持される。この処理をＳ−Ｎ処理と呼ぶ。Ｓ−Ｎ処理により、画素信号から固定パターンノイズやオフセット成分が除去できる。時刻ｔ１０では、制御信号ＰＳＷ５がＨとなり、スイッチＳＷ５がオンする。これにより、２つの列読み出し回路のＳ−Ｎ回路２０５に保持されたＳ−Ｎ処理後のＡ像信号がベイヤ加算回路３００に入力される。図６に示すベイヤ加算回路３００内では、入力された２列のＡ像信号が加算回路３０１に入力され、両者の加算信号が生成され、保持される。ここで加算される信号は、図５の例では、１行目のＲ画素とＧｒ画素のＡ像信号である。この加算信号をＲ＋Ｇｒ画素のＡ像信号と表記する。その後、時刻ｔ１２で制御信号ＰＳＷ６がＨとなり、スイッチＳＷ６がオンする。これにより、メモリ３０２は、加算回路３０１に保持されていたＲ＋Ｇｒ画素のＡ像信号を取り込み、保持する。このＲ＋Ｇｒ画素のＡ像信号は次行のＡ像信号がベイヤ加算回路に入力されるまで保持され続ける。
【００３５】
時刻ｔ１４では、制御信号ＰＳＷ２およびＰＳＷ４がＨとなり、スイッチＳＷ２，ＳＷ４がオンする。これにより、メモリ２０４のＭ１に保持されたＮ信号およびＭ３に保持されたＡ＋Ｂ像信号がＳ−Ｎ回路２０５に入力される。Ｓ−Ｎ回路２０５では、Ａ像信号のときと同様に、Ａ＋Ｂ像信号からＮ信号が減算され、減算後のＡ＋Ｂ像信号が保持される。ここまでで述べたＡ像信号およびＡ＋Ｂ像信号のＳ−Ｎ処理は２行目のＮ変換が始まるまでに終了していればよい。
【００３６】
時刻ｔ１４では２行目の垂直選択パルス信号ＰＳＥＬがＨとなり、２行目の画素の選択スイッチ１０６がオンし、選択行の画素は垂直出力線１０７に接続される。２行目以降の画素から信号を読み出し、ＡＤ変換する動作は１行目と同様なので詳細な説明は省略する。
【００３７】
時刻ｔ１５からｔ１６の間に制御信号ＰＳＷ６がＨとなりスイッチＳＷ８がオンし、Ｓ−Ｎ回路２０５がデジタル信号線２０６に接続される。そして、水平走査回路が水平走査を行うことで、各列のＳ−Ｎ回路に保持された１行目の画素のＡ＋Ｂ像信号が順次、デジタル信号線２０６を介して、撮像素子の外部に出力される。このＡ＋Ｂ像信号の水平走査は２行目の画素信号のＮ変換およびＡ変換を行っている間に行われる。
【００３８】
２行目の画素のＡ変換が終了した後の時刻ｔ１７では、制御信号ＰＳＷ２及びＰＳＷ３がＨとなり、スイッチＳＷ２およびＳＷ３がオンする。これにより、メモリ２０４のＭ１、Ｍ２に保持された２行目のＮ信号およびＡ像信号がＳ−Ｎ回路２０５に入力され、Ａ像信号がＳ−Ｎ処理される。
【００３９】
時刻ｔ１８では、制御信号ＰＳＷ５がＨとなり、スイッチＳＷ５がオンする。これにより、２つの列読み出し回路のＳ−Ｎ回路２０５に保持されたＳ−Ｎ処理後のＡ像信号がベイヤ加算回路３００に入力される。図６に示すベイヤ加算回路３００内では、入力された２列のＡ像信号が加算回路３０１に入力され、両者の加算信号が生成され、保持される。ここで加算される信号は、図５の例では、２行目のＧｂ画素とＢ画素のＡ像信号である。この加算信号をＧｂ＋Ｂ画素のＡ像信号と表記する。時刻ｔ１９では、制御信号ＰＳＷ７がＨとなり、ベイヤ加算回路３００のスイッチＳＷ７がオンとなる。これにより、メモリ３０２に保持されていた１行目の加算信号（Ｒ＋Ｇｒ画素のＡ像信号）および加算回路３０１に保持されていた加算信号（Ｇｂ＋Ｂ画素のＡ像信号）が加算回路３０３に入力され、両者の加算信号が生成、保持される。この加算信号はＲ，Ｇｒ，Ｇｂ，Ｂ画素のＡ像信号を加算した値であり、輝度信号である。このＡ像信号を以下、Ｙ信号化したＡ像信号と表記する。
【００４０】
ここで、本実施形態では、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素信号の単純加算でＹ信号を生成したが、図８に示すベイヤ加算回路の変形例のように、各画素のＡ像信号に所定の係数を乗じてから加算してＹ信号を生成する構成であってもよい。図８において、乗算回路３０４，３０５は、入力されたデジタル信号に所定の係数を乗算する。各画素のＡ像信号に乗算する係数は、色毎に異なる値が設定される。この場合、図９で後述する信号処理回路のベイヤ加算部１００９でＡ＋Ｂ像信号に対して行うベイヤ加算処理でも同様の係数を乗算する構成にすればよい。
【００４１】
次に、図７の時刻ｔ２０からｔ２１の間に制御信号ＰＳＷ９がＨとなりスイッチＳＷ９がオンし、ベイヤ加算回路３００がデジタル信号線２０６に接続される。そして、水平走査回路が水平走査を行うことで、ベイヤ加算回路に保持されたＹ信号化したＡ像信号が順次、デジタル信号線を介して、撮像素子の外部に出力される。このとき、水平走査される列数は、Ａ＋Ｂ像信号の列数の１／２となる。また、Ａ像信号の水平走査はＡ＋Ｂ変換と並行して行われる。その後、時刻ｔ２２からｔ２３では、２行目のＡ＋Ｂ像信号が順次、デジタル信号線２０６を介して、撮像素子の外部に出力される。
【００４２】
以上の読み出し動作が画素領域の最終行まで繰り返される。この読み出し動作により、デジタル信号線からは、Ａ＋Ｂ像信号がＲ，Ｇｒ，Ｇｂ，Ｂ画素のベイヤ信号として１行ずつ出力される。一方、ベイヤ加算によりＹ信号化したＡ像信号は、Ａ＋Ｂ像信号が２行出力される毎に出力される。
【００４３】
図７において、Ａ像信号の水平走査はＡ＋Ｂ変換と並行して行われる。ところで、近年の撮像素子の高画素化により出力画素数は増加傾向にある。Ａ＋Ｂ変換にかかる時間は出力画素数には依存しないが、水平走査期間は、出力させる水平画素数と水平走査周波数に依存するため、撮像素子が高画素化されると水平走査期間は増加する傾向にある。したがって、本実施形態の駆動方法により、Ａ像信号をベイヤ加算してから水平走査することで、Ａ像の水平走査期間を１／２に短縮することができ、その結果、撮像素子の信号読み出しにかかる時間を短縮することが可能である。また、Ａ像信号の出力画素数を１／４に削減することが可能である。一方、Ａ＋Ｂ像信号はベイヤ加算しないで読み出すカラー信号であるため、撮影画像の画素数低下による解像度低下もない。つまり、撮影画像の画質を劣化させることなく、読み出し時間の短縮が可能となる。
【００４４】
さらに焦点検出に用いるＡ像信号は、ベイヤ加算により輝度信号化しているため、被写体輝度が低いシーンでの焦点検出精度を向上させることが可能である。また、輝度信号にすることで、被写体の色によらず、安定した焦点検出を行うことが可能となる。
【００４５】
なお、図５のＳ−Ｎ回路２０５のＳ−Ｎ処理は、撮像素子外部の信号処理回路で行う構成にしてもよい。その場合、デジタル信号線２０６からは、Ａ像信号とＮ信号、Ａ＋Ｂ像信号とＮ信号をそれぞれ出力するように制御し、Ａ像信号と同時に出力するＮ信号はベイヤ加算回路でＡ像信号と同様にベイヤ加算すればよい。また、Ａ／Ｄ変換回路２０３で行うＡ／Ｄ変換処理についても撮像素子外部の信号処理回路で行う構成にしてもよい。
【００４６】
撮像素子１０００から出力されたＡ像信号およびＡ＋Ｂ像信号は、図２の信号処理回路１００１に入力される。図９は信号処理回路１００１で行うＢ像生成処理について説明する図である。撮像素子からベイヤ信号として出力されたＡ＋Ｂ像信号はベイヤ加算部１００９に入力されるとともに、ベイヤ信号のまま全体制御・演算回路に送られて、撮像信号として用いられる。ベイヤ加算部１００９ではＡ＋Ｂ像信号をベイヤ加算してＹ信号化する。Ｂ像生成部１０１０には、ベイヤ加算部１００９でＹ信号化されたＡ＋Ｂ像信号および撮像素子からＹ信号化して出力されたＡ像信号が入力される。そして、Ａ＋Ｂ像信号からＡ像信号が減算され、Ｂ像信号が生成される。Ｙ信号化したＡ像信号およびＢ像信号は全体制御・演算回路に送られ、焦点検出に用いられる。なお、図９のＢ像生成処理は、撮像素子１０００内に信号処理回路を設けて行う構成であってもよい。
【００４７】
（第２の実施形態）
第１の実施形態で示した撮像素子では、Ａ像信号をＹ信号化するために、Ｒ，Ｇｒ行の画素信号を読み出してから、次の行のＧｂ，Ｂ画素の信号を読み出すまで、ベイヤ加算回路３００のメモリ３０２でＲ＋Ｇｒ画素のＡ像信号を保持しておく必要があった。本実施形態では、２行分の画素信号を同時に読み出す構成にすることで、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素の信号を同時に読み出し、Ａ像信号をＹ信号化する方法について説明する。
【００４８】
図１０は、第２の実施形態における撮像素子１０００の全体構成を示す図である。図１０は第１の実施形態の図３に対応し、第１の実施形態と同一の機能を有する部分については、同一の符号を付し、その重複する説明は省略する。図１０に示すように、画素列毎に２本の垂直出力線１０７Ａおよび１０７Ｂを備え、画素領域の１行目の画素は垂直出力線１０７Ａに接続され、２行目の画素は垂直出力線１０７Ｂに接続される。垂直出力線１０７Ａ，１０７Ｂはそれぞれ異なる列読み出し回路２００に接続される。したがって、１列辺り２つの列読み出し回路を備えている。垂直走査回路４００は画素領域の画素を２行単位で選択し、選択された２行の画素に対して駆動信号を送出する。これにより、１、２行目の画素信号を、それぞれ垂直出力線１０７Ａ，１０７Ｂを通して、同時に列読み出し回路に出力することができる。８００はベイヤ加算回路であり、２列毎に１つ設けられる。つまり、列読み出し回路４つ毎に１つ設けられる。ベイヤ加算回路には、列読み出し回路を介して、Ｒ，Ｇｒ，Ｇｂ，Ｂ画素のＡ像信号が入力され、これらの加算信号を生成する。
【００４９】
図１１は、列読み出し回路とベイヤ加算回路の構成を示す図であり、画素領域から同一方向に読み出す２列分（列読み出し回路４個分）の構成を示している。図１１において、列読み出し回路２００の詳細構成は第１の実施形態の図５に示した構成と同一である。垂直出力線１０７Ａに接続された列読み出し回路は、スイッチＳＷ１１を介してデジタル信号線２０６Ａに接続され、垂直出力線１０７Ｂに接続された列読み出し回路は、スイッチＳＷ１１を介してデジタル信号線２０６Ｂに接続される。また、各列読み出し回路はスイッチＳＷ１０を介してベイヤ加算回路８００に接続される。また、ベイヤ加算回路８００の出力は、スイッチＳＷ１２を介してデジタル信号線２０６Ａに接続される。
【００５０】
図１２はベイヤ加算回路８００の詳細構成を示す図である。ベイヤ加算回路８００は３つの加算回路８０１，８０２，８０３で構成される。加算回路８０１，８０２はそれぞれ、２つの列読み出し回路からのデジタル信号が入力され、両者の加算信号をデジタル信号として保持する。加算回路８０３は、加算回路８０１，８０２に保持された加算信号が入力され、両者の加算信号をデジタル信号として保持する。したがって、ベイヤ加算回路８００では、４つの列読み出し回路から入力されたデジタル信号をすべて加算した値を算出し、保持することになる。
【００５１】
図１３に第２の実施形態における駆動タイミングチャートを示す。図１３は第１の実施形態の図７に対応し、第１の実施形態と同一の動作をする部分については説明を省略する。
【００５２】
時刻ｔ１において、１、２行目の垂直選択パルス信号ＰＳＥＬがＨとなり、１、２行目の画素の選択スイッチ１０６がオンする。これにより、１行目の画素は、垂直出力線１０７Ａに接続され、２行目の画素は、垂直出力線１０７Ｂに接続される。その後、時刻ｔ２からｔ８にかけて、１、２行目の画素からＮ信号およびＡ像信号が読み出され、それぞれＡＤ変換されて、列読み出し回路のメモリＭ１、Ｍ２にデジタル信号として保持される。時刻ｔ９からｔ１３にかけては、１、２行目の画素からＡ＋Ｂ像信号が読み出され、ＡＤ変換されて、列読み出し回路２００のメモリＭ３にデジタル信号として保持される。
【００５３】
また、時刻ｔ９では、制御信号ＰＳＷ２およびＰＳＷ３がＨとなり、第１の実施形態と同様に、メモリＭ１に保持されたＮ信号およびＭ２に保持されたＡ像信号がＳ−Ｎ回路２０５に入力される。そして、Ｓ−Ｎ処理されたＡ像信号は、Ｓ−Ｎ回路２０５内で保持される。
【００５４】
その後、時刻ｔ１０でＰ制御信号ＳＷ１０がＨとなり、スイッチＳＷ１０がオンする。これにより、各列読み出し回路のＳ−Ｎ回路に保持されていたＡ像信号が、ベイヤ加算回路８００に入力され、それらの加算信号が生成され、保持される。ここで、各列読み出し回路からはそれぞれ、Ｒ，Ｇｂ，Ｇｒ，Ｂ画素のＡ像信号が入力されるため、これらの加算信号はＡ像の輝度信号となる。
【００５５】
次に、時刻ｔ１１からｔ１２の間に制御信号ＰＳＷ１２がＨとなりスイッチＳＷ１２がオンし、ベイヤ加算回路８００がデジタル出力線２０６Ａに接続される。そして、水平走査回路が列走査を行うことで、ベイヤ加算回路に保持されたＹ信号となったデジタルＡ像信号が順次、デジタル出力線２０６Ａを介して、センサ外部に出力される。
【００５６】
また、Ａ像信号の水平走査が終了した後、時刻ｔ１３では、制御信号ＰＳＷ２およびＰＳＷ４がＨとなり、第１の実施形態と同様に、メモリＭ１に保持されたＮ信号およびＭ３に保持されたＡ＋Ｂ像信号がＳ−Ｎ回路２０５に入力される。そして、Ｓ−Ｎ処理されたＡ＋Ｂ像信号は、Ｓ−Ｎ回路２０５内で保持される。
【００５７】
その後、時刻ｔ１４からｔ１５の間に制御信号ＰＳＷ１１がＨとなり、スイッチＳＷ１１がオンし、各列読み出し回路がデジタル信号線２０６Ａ、２０６Ｂに接続される。そして、水平走査回路が列走査を行うことで、列読み出し回路のＳ−Ｎ回路に保持されたデジタルＡ＋Ｂ像信号が順次、デジタル信号線２０６Ａ，２０６Ｂを介して、センサ外部に出力される。上記水平走査は３、４行目のＮ変換およびＡ変換と並行して行われる。
【００５８】
以上の読み出し動作が画素領域の最終行まで繰り返される。この読み出し動作により、デジタル信号線からは、Ａ＋Ｂ像信号がＲ，Ｇｒ，Ｇｂ，Ｂ画素のベイヤ信号として出力される。一方、Ａ像信号はベイヤ加算によりＹ信号化されて出力される。
【００５９】
本実施形態の駆動方法により、第１の実施形態と同様に、Ａ像信号をベイヤ加算してから水平走査することで、Ａ像の水平走査期間を１／２に短縮することができる。その結果、撮像素子の信号読み出しにかかる時間を短縮することが可能である。また、Ａ像信号の出力画素数を１／４に削減することが可能である。一方、Ａ＋Ｂ像信号はベイヤ加算しないで読み出すため、撮影画像の画素数低下による解像度低下もない。つまり、撮影画像の画質を劣化させることなく、読み出し時間の短縮が可能となる。
【００６０】
さらに焦点検出に用いるＡ像信号は、ベイヤ加算により輝度信号化しているため、被写体輝度が低いシーンでの焦点検出精度を向上させることが可能である。また、輝度信号にすることで、被写体の色によらず、安定した焦点検出を行うことが可能となる。
【００６１】
（第３の実施形態）
第１および第２の実施形態では、撮像素子１０００内に設けたベイヤ加算回路でＲ，Ｇｒ，Ｇｂ，Ｂ画素のＡ像信号を加算して輝度信号を生成したが、上記ベイヤ加算処理の一部の処理を信号処理回路１００１で行うようにしてもよい。本実施形態では、列回路に設けられた加算回路でＲとＧｒ画素信号の加算、および、ＧｂとＢ画素信号の加算をそれぞれ行い、信号処理回路１００１でＲ＋Ｇｒ画素信号とＧｂ＋Ｂ画素信号を加算して、Ｙ信号化する構成について説明する。
【００６２】
図１４は、第３の実施形態における撮像素子１０００の全体構成を示す図である。図１４は第２の実施形態の図１０に対応し、第２の実施形態と同一の機能を有する部分については、同一の符号を付し、その重複する説明は省略する。図１４に示すように、画素列毎に２本の垂直出力線１０７Ａおよび１０７Ｂを備え、１行目の画素は垂直出力線１０７Ａに接続され、２行目の画素は垂直出力線１０７Ｂに接続される。垂直出力線１０７Ａは画素領域７００の下側の列読み出し回路２００に接続され、垂直出力線１０７Ｂは画素領域７００の上側の列読み出し回路２０１に接続される。垂直走査回路４００は画素領域７００の画素を２行単位で選択し、選択された２行の画素に対して駆動信号を送出する。これにより、１、２行目の画素信号を、それぞれ垂直出力線１０７Ａ，１０７Ｂを通して、同時に列読み出し回路に出力することができる。
【００６３】
加算回路９００は、下側の列読み出し回路２００２個につき１つずつ設けられる。加算回路９００はＲ画素とＧｒ画素のＡ像信号を加算する。９０１も同じく加算回路であり、上側の列読み出し回路２０１２個につき１つずつ設けられる。加算回路９０１はＧｂ画素とＢ画素のＡ像信号を加算する。
【００６４】
図１５は、列読み出し回路と加算回路の構成を示す図であり、２画素列分の構成を示している。垂直出力線１０７Ａに接続された列読み出し回路２００は、スイッチＳＷ１１を介してデジタル信号線２０６Ａに接続され、垂直出力線１０７Ｂに接続された列読み出し回路２００は、スイッチＳＷ１１を介してデジタル信号線２０６Ｂに接続される。また、各列読み出し回路はスイッチＳＷ１０を介して加算回路９００，９０１に接続される。そして、加算回路９００，９０１の出力は、それぞれスイッチＳＷ１２を介してデジタル信号線２０６Ａ、２０６Ｂに接続される。
【００６５】
第３の実施形態における駆動タイミングチャートは図１３に示す第２の実施形態の駆動タイミングチャートと同一であるため、その詳細な説明は省略する。第２の実施形態と異なる点は、図１３の時刻ｔ１０で制御信号ＰＳＷ１０をＨにしたときの動作である。このとき、スイッチＳＷ１０がオンし、各列読み出し回路のＳ−Ｎ回路に保持されていたＡ像信号が、加算回路９００，９０１に入力され、それらの加算信号が生成され、保持される。ここで、加算回路９００にはＲ画素とＧｒ画素のＡ像信号が入力され、両者の加算によりＲ＋Ｇｒ画素のＡ像信号が生成される。加算回路９０１にはＧｂ画素とＢ画素のＡ像信号が入力され、両者の加算によりＧｂ＋Ｂ画素のＡ像信号が生成される。その後は、第２の実施形態と同様にしてデジタル信号線２０６Ａ，２０６ＢからＡ像信号とＡ＋Ｂ像信号が出力される。ここで、Ａ＋Ｂ像信号はＲ，Ｇｒ，Ｇｂ，Ｂのベイヤ信号として出力されるのに対して、Ａ像信号は２色を加算したＲ＋Ｇｒ，Ｇｂ＋Ｂ画素の信号として出力される。
【００６６】
本実施形態の駆動方法により、Ａ像信号は２画素を加算して、Ｒ＋Ｇｒ，Ｇｂ＋Ｂ画素の信号として水平走査することで、Ａ像の水平走査期間を１／２に短縮することができる。その結果、撮像素子の信号読み出しにかかる時間を短縮することが可能である。また、Ａ像信号の出力画素数も１／２に削減することが可能である。一方、Ａ＋Ｂ像信号は加算しないで読み出すため、撮影画像の画素数低下による解像度低下もない。つまり、撮影画像の画質を劣化させることなく、読み出し時間の短縮が可能となる。
【００６７】
撮像素子１０００から出力されたＡ像信号およびＡ＋Ｂ像信号は、図２の信号処理回路１００１に入力される。図１６は信号処理回路１００１で行うＢ像生成処理について説明する図である。図１６は第１の実施形態の図９に対応し、第１の実施形態と同一の機能を有する部分については、同一の符号を付し、その重複する説明は省略する。
【００６８】
撮像素子からＲ＋Ｇｒ，Ｇｂ＋Ｂ画素の信号として出力されたＡ像信号は加算部１０１１に入力される。ここで、Ｒ＋Ｇｒ画素のＡ像信号とＧｂ＋Ｂ画素のＡ信号が加算され、Ｙ信号化されたＡ像信号が生成される。この信号はベイヤ加算部１００９で生成されたＹ信号化されたＡ＋Ｂ像信号と共にＢ像生成部１０１０に入力される。そして、Ａ＋Ｂ像信号からＡ像信号が減算され、Ｂ像信号が生成される。上記処理により生成されたＹ信号化されたＡ像信号およびＢ像信号は全体制御・演算回路１００４に送られ、焦点検出に用いられる。なお、図９のＢ像生成処理は、撮像素子１０００内に信号処理回路を設けて行う構成であってもよい。
【００６９】
（第４の実施形態）
第３の実施形態では、列回路に設けられた加算回路９００，９０１でＲ＋Ｇｒ，Ｇｂ＋Ｂ画素のＡ像信号を生成し、この両者を信号処理回路に設けられた加算部１０１１で加算することで、輝度信号化したＡ像信号を生成する構成となっていた。これに対して、本実施形態では、Ｇｒ画素とＧｂ画素のＡ像信号を加算した値を輝度信号として用いる。これにより、第３の実施形態で必要であった信号処理回路の加算部１０１１が不要となる。また、列回路に設ける加算回路の数も第３の実施形態に比べて半分の数となる。
【００７０】
図１７は、第４の実施形態における撮像素子１０００の全体構成を示す図である。図１７は第３の実施形態の図１４に対応し、第３の実施形態と同一の機能を有する部分については、同一の符号を付し、その重複する説明は省略する。図１７に示すように、画素列毎に２本の垂直出力線１０７Ａおよび１０７Ｂを備え、Ｇｒ，Ｇｂ画素は垂直出力線１０７Ａに接続され、Ｒ，Ｂ画素は垂直出力線１０７Ｂに接続される。また、垂直出力線１０７Ａは画素領域７００の下側の列読み出し回路に接続され、垂直出力線１０７Ｂは画素領域７００の上側の列読み出し回路に接続される。垂直走査回路４００は画素領域７００の画素を２行単位で選択し、選択された２行の画素に対して駆動信号を送出する。これにより、Ｇｒ，Ｇｂ画素の画素信号と、Ｒ，Ｂ画素の画素信号を、それぞれ垂直出力線１０７Ａ，１０７Ｂを通して、同時に列読み出し回路に出力することができる。加算回路９０２は、下側の列読み出し回路２個につき１つずつ設けられる。加算回路９０２はＧｒ画素とＧｂ画素のＡ像信号を加算する。
【００７１】
図１８は、列読み出し回路と加算回路の構成を示す図であり、２画素列分の構成を示してある。垂直出力線１０７Ａに接続された列読み出し回路２００は、スイッチＳＷ１１を介してデジタル信号線２０６Ａに接続され、垂直出力線１０７Ｂに接続された列読み出し回路２００は、デジタル信号線２０６Ｂに接続される。また、下側の列読み出し回路はスイッチＳＷ１０を介して加算回路９０２に接続される。そして、加算回路９０２の出力は、スイッチＳＷ１２を介してデジタル信号線２０６Ａに接続される。
【００７２】
第４の実施形態における駆動タイミングチャートは図１３に示す第２及び第３の実施形態の駆動タイミングチャートと同一であるため、その詳細な説明は省略する。第２及び第３の実施形態と異なる点は、図１３の時刻ｔ１０で制御信号ＰＳＷ１０をＨにしたときの動作である。このとき、スイッチＳＷ１０がオンし、下側の列読み出し回路のＳ−Ｎ回路に保持されていたＡ像信号が、加算回路９０２に入力され、それらの加算信号が生成され、保持される。ここで、加算回路９０２にはＧｒ画素とＧｂ画素のＡ像信号が入力され、両者の加算によりＧｒ＋Ｇｂ画素のＡ像信号が生成される。その後は、第２及び第３の実施形態と同様にＡ像信号とＡ＋Ｂ像信号の水平走査が行われる。このとき、デジタル信号線２０６ＡからはＡ像信号とＡ＋Ｂ像信号が出力され、デジタル信号線２０６ＢからはＡ＋Ｂ像信号が出力される。ここで、Ａ＋Ｂ像信号はＲ，Ｇｒ，Ｇｂ，Ｂのベイヤ信号として出力されるのに対して、Ａ像信号はＧｒ，Ｇｂ画素を加算した信号として出力される。
【００７３】
なお、図１７において、加算回路９０２は画素領域の下側の列回路のみに配置されていたが、Ｇｒ，Ｇｂ画素とＲ，Ｂ画素が接続される垂直出力線１０７Ａ、１０７Ｂを２列毎に入れ替えた構成にしてもよい。その場合、加算回路９０２は上下の列回路に交互に配置される。
【００７４】
本実施形態の駆動方法により、Ａ像信号はＧｒ，Ｇｂ画素の信号が加算されてから水平走査されるため、第１〜第３の実施形態と同様にＡ像の水平走査期間を短縮することが可能である。その結果、撮像素子の信号読み出しにかかる時間を短縮することが可能となる。一方、Ａ＋Ｂ像信号は加算しないで読み出すため、撮影画像の画素数低下による解像度低下もない。つまり、撮影画像の画質を劣化させることなく、読み出し時間の短縮が可能となる。
【００７５】
なお、第１〜第４の実施形態では単位画素内に２つのフォトダイオードを備える構成であったが、単位画素内のフォトダイオードの数はこれに限定されない。例えば、単位画素内に４つのフォトダイオードを備え、焦点検出用信号として、単位画素内の２つの光電変換部の信号を読み出し、撮像用信号として単位画素内のすべての光電変換部の信号を読み出す構成であってもよい。
【００７６】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。
【００７７】
（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【符号の説明】
【００７８】
１００：単位画素、１０１Ａ：第１のフォトダイオード、１０１Ｂ：第２のフォトダイオード、１０２Ａ：第１の転送スイッチ、１０２Ｂ：第２の転送スイッチ、１０３：フローティングディフュージョン部、１０４：増幅部、１０５：リセットスイッチ、１０６：選択スイッチ、１０７：垂直出力線、２００：列読み出し回路、２０５：Ｓ−Ｎ回路、２０６：デジタル信号線、３００，８００：ベイヤ加算回路、３０１，３０３，８０１，８０２，８０３，９００，９０１，９０２：加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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