(57)【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形のキャリア濃度を有する第１導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
前記第１半導体領域の上において前記第２半導体領域および前記第３半導体領域の周りに設けられ、前記第２半導体領域および前記第３半導体領域と接する第１絶縁部と、
前記第１絶縁部の周りに設けられ、前記第１絶縁部との間に空隙が形成された第２絶縁部と、
前記第１絶縁部の上および前記第２絶縁部の上に設けられ、前記空隙を覆う第３絶縁部と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置の製造方法であって、
開口を有する第１絶縁層を形成する工程と、
前記開口を介して前記空隙を形成する工程と、
前記開口を埋める第２絶縁層を形成して前記第３絶縁部を形成する工程と、
前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を含む構造体を準備する工程と、
前記第２半導体領域の一部を除去して孔を形成する工程と、
前記孔を埋める犠牲層を形成する工程と、
を備え、
前記第１絶縁層を形成する前記工程は、前記犠牲層の上に前記開口を有する前記第１絶縁層を形成することを含み、
前記空隙を形成する前記工程は、前記開口を介して前記犠牲層を除去することを含む、半導体装置の製造方法。
【請求項２】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形のキャリア濃度を有する第１導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
前記第１半導体領域の上において前記第２半導体領域および前記第３半導体領域の周りに設けられ、前記第２半導体領域および前記第３半導体領域と接する第１絶縁部と、
前記第１絶縁部の周りに設けられ、前記第１絶縁部との間に空隙が形成された第２絶縁部と、
前記第１絶縁部の上および前記第２絶縁部の上に設けられ、前記空隙を覆う第３絶縁部と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置の製造方法であって、
開口を有する第１絶縁層を形成する工程と、
前記開口を介して前記空隙を形成する工程と、
前記開口を埋める第２絶縁層を形成して前記第３絶縁部を形成する工程と、
前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を含む構造体を準備する工程と、
前記第２半導体領域に前記第１絶縁部及び前記第２絶縁部を形成する工程と、
を備え、
前記第１絶縁層を形成する前記工程は、前記第２半導体領域の、前記第１絶縁部と前記第２絶縁部との間の領域の上に前記開口を有する前記第１絶縁層を形成することを含み、
前記空隙を形成する前記工程は、前記開口を介して前記第２半導体領域の、前記第１絶縁部と前記第２絶縁部との間の前記領域を除去して、前記空隙を形成することを含む、半導体装置の製造方法。
【請求項３】
前記空隙を形成する前記工程は、異方性エッチングと等方性エッチングとを交互に繰り返し行うことを含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記開口は、複数であり、
前記複数の開口は、上方から見たときに、前記第３半導体領域の外縁に沿って設けられた、請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ダイオードやＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等の用途に用いられる。これらの半導体装置は、小さいことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３８７５２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、小型化を可能とする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態は、半導体装置の製造方法に係る。前記半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１絶縁部と、第２絶縁部と、第３絶縁部と、第２電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第２半導体領域は、前記第１半導体領域よりも低い第１導電形のキャリア濃度を有する。
前記第３半導体領域は、前記第２半導体領域の上に設けられている。
前記第１絶縁部は、前記第１半導体領域の上において前記第２半導体領域および前記第３半導体領域の周りに設けられている。前記第１絶縁部は、前記第２半導体領域および前記第３半導体領域と接する。
前記第２絶縁部は、前記第１絶縁部の周りに設けられている。前記第２絶縁部と前記第１絶縁部との間には、空隙が形成されている。
前記第３絶縁部は、前記第１絶縁部の上および前記第２絶縁部の上に設けられている。前記第３絶縁部は、前記空隙を覆う。
前記第２電極は、前記第３半導体領域の上に設けられている。前記第２電極は、前記第３半導体領域と電気的に接続されている。
前記製造方法は、開口部を有する第１絶縁層を形成する工程と、前記開口部を介して前記空隙を形成する工程と、前記開口部を埋める第２絶縁層を形成して前記第３絶縁部を形成する工程と、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を含む構造体を準備する工程と、前記第２半導体領域の一部を除去して孔を形成する工程と、前記孔を埋める犠牲層を形成する工程と、を含む。前記第１絶縁層を形成する前記工程は、前記犠牲層の上に前記開口を有する前記第１絶縁層を形成することを含む。前記空隙を形成する前記工程は、前記開口を介して前記犠牲層を除去することを含む。
実施形態は、半導体装置の製造方法に係る。前記半導体装置は、第１電極と、第１導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１絶縁部と、第２絶縁部と、第３絶縁部と、第２電極と、を有する。
前記第１半導体領域は、前記第１電極の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第２半導体領域は、前記第１半導体領域よりも低い第１導電形のキャリア濃度を有する。
前記第３半導体領域は、前記第２半導体領域の上に設けられている。
前記第１絶縁部は、前記第１半導体領域の上において前記第２半導体領域および前記第３半導体領域の周りに設けられている。前記第１絶縁部は、前記第２半導体領域および前記第３半導体領域と接する。
前記第２絶縁部は、前記第１絶縁部の周りに設けられている。前記第２絶縁部と前記第１絶縁部との間には、空隙が形成されている。
前記第３絶縁部は、前記第１絶縁部の上および前記第２絶縁部の上に設けられている。前記第３絶縁部は、前記空隙を覆う。
前記第２電極は、前記第３半導体領域の上に設けられている。前記第２電極は、前記第３半導体領域と電気的に接続されている。
前記製造方法は、開口部を有する第１絶縁層を形成する工程と、前記開口部を介して前記空隙を形成する工程と、前記開口部を埋める第２絶縁層を形成して前記第３絶縁部を形成する工程と、前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域を含む構造体を準備する工程と、前記第２半導体領域に前記第１絶縁部及び前記第２絶縁部を形成する工程と、を含む。前記第１絶縁層を形成する前記工程は、前記第２半導体領域の、前記第１絶縁部と前記第２絶縁部との間の領域の上に前記開口を有する前記第１絶縁層を形成することを含む。前記空隙を形成する前記工程は、前記開口を介して前記第２半導体領域の、前記第１絶縁部と前記第２絶縁部との間の前記領域を除去して、前記空隙を形成することを含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】第１実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造方法の一例を表す工程平面図である。
【図５】第１実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造方法の一例を表す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図８】第１実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図９】第１実施形態に係る半導体装置の製造方法の他の一例を表す工程断面図である。
【図１０】第１実施形態の変形例に係る半導体装置を表す平面図である。
【図１１】第２実施形態に係る半導体装置を表す断面図である。
【図１２】第２実施形態に係る半導体装置が有する絶縁部１１および１２の近傍を拡大した断面図である。
【図１３】第２実施形態に係る半導体装置の製造方法を表す工程断面図である。
【図１４】第２実施形態に係る半導体装置の製造方法を表す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域２からｎ−形半導体領域５に向かう方向であって相互に直交する２方向をＸ方向及びＹ方向とする。また、カソード電極３１からアノード電極３２に向かう方向をＺ方向とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１および図２を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、図１のＡ−Ａ’断面図である。
なお、図１では、空隙Ｖの外縁が破線で表されている。
【０００９】
半導体装置１００は、ダイオードである。
図１および図２に表すように、半導体装置１００は、ｎ＋形（第１導電形）半導体領域１（第１半導体領域）と、ｎ−形半導体領域２（第２半導体領域）と、ｐ形（第２導電形）半導体領域３（第３半導体領域）と、ｐ＋形半導体領域４と、ｎ−形半導体領域５（半導体部）と、絶縁部１１（第１絶縁部）、絶縁部１２（第２絶縁部）、絶縁部１３、絶縁部２０（第３絶縁部）と、カソード電極３１（第１電極）と、アノード電極３２（第２電極）と、絶縁部４０（第４絶縁部）と、導電層４１と、空隙Ｖと、を有する。
【００１０】
図１に表すように、アノード電極３２は、半導体装置１００の上面に設けられている。アノード電極３２の周りには、絶縁部４０が設けられている。空隙Ｖは、半導体装置１００の中心部分を囲むように、環状に設けられている。
【００１１】
図２に表すように、カソード電極３１は、半導体装置１００の下面に設けられている。
ｎ＋形半導体領域１は、カソード電極３１の上に設けられ、カソード電極３１と電気的に接続されている。
ｎ−形半導体領域２は、ｎ＋形半導体領域１の上に設けられている。
ｐ形半導体領域３は、ｎ−形半導体領域２の上に設けられている。
ｐ＋形半導体領域４は、ｐ形半導体領域３の上に選択的に設けられている。
【００１２】
絶縁部１１は、ｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられている。絶縁部１１は、ｎ−形半導体領域２およびｐ形半導体領域３に接している。
絶縁部１２は、絶縁部１１の周りに、絶縁部１１と離間して設けられている。絶縁部１１と絶縁部１２との間には、空隙Ｖが形成されている。
ｎ＋形半導体領域１の空隙Ｖに面する部分には、絶縁部１３が設けられている。
ｎ−形半導体領域５は、絶縁部１２の周りに設けられている。絶縁部１２は、ｎ−形半導体領域５に接している。
【００１３】
アノード電極３２は、ｐ＋形半導体領域４の上に設けられ、ｐ＋形半導体領域４と電気的に接続されている。
絶縁部２０は、アノード電極３２の周りに設けられ、ｐ形半導体領域３の外周上、ｐ＋形半導体領域４の外周上、およびｎ−形半導体領域５上に位置している。また、絶縁部２０は、空隙Ｖを覆っている。すなわち、空隙Ｖは、絶縁部１１〜１３および絶縁部２０によって囲まれた空間である。
【００１４】
アノード電極３２の一部は、絶縁部２０の上に設けられ、空隙Ｖの上に位置している。
絶縁部４０は、アノード電極３２の周りに設けられ、絶縁部２０の外周およびアノード電極３２の外周を覆っている。
導電層４１は、ｎ−形半導体領域５、絶縁部２０、およびアノード電極３２と、絶縁部４０と、の間に設けられている。また、導電層４１は、ｎ−形半導体領域５およびアノード電極３２と電気的に接続されている。
【００１５】
なお、空隙Ｖは、図２に表す例に限らず、ｎ−形半導体領域２の一部およびｐ形半導体領域３の周りに設けられていてもよい。すなわち、ｎ−形半導体領域２の一部が空隙Ｖによって囲まれ、ｎ−形半導体領域２の他の一部が空隙Ｖの周りに設けられていてもよい。
あるいは、空隙Ｖは、図２に表す例よりも深く形成され、ｎ＋形半導体領域１の一部をさらに囲んでいてもよい。
【００１６】
ここで、各構成要素の材料の一例を説明する。
ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形半導体領域３、およびｐ＋形半導体領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
絶縁部１１〜１３および絶縁部２０は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。
カソード電極３１およびアノード電極３２は、ニッケルやアルミニウムなどの金属を含む。
絶縁部４０は、ポリイミドなどの絶縁性樹脂を含む。
導電層４１は、半絶縁性シリコン窒化層や、半絶縁性多結晶シリコン層などの、高い電気抵抗を有する層である。導電層４１における電気抵抗は、ｎ−形半導体領域５における電気抵抗およびアノード電極３２における電気抵抗よりも高く、絶縁部２０における電気抵抗よりも低い。
【００１７】
次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３、図５、および図６は、第１実施形態に係る半導体装置１００の製造方法の一例を表す工程断面図である。
図４は、第１実施形態に係る半導体装置１００の製造方法の一例を表す工程平面図である。
【００１８】
まず、ｎ＋形半導体層１ａとｎ−形半導体層２ａとを有する半導体基板を用意する。次に、ｎ−形半導体層２ａの表面にｐ形不純物をイオン注入する。続いて、半導体基板を熱酸化することで、ｎ−形半導体層２ａの表面に絶縁層ＩＬ１が形成されるとともに、ｐ形半導体領域３が形成される。続いて、ｐ形半導体領域３の表面にｐ形不純物をイオン注入し、図３（ａ）に表すように、ｐ＋形半導体領域４を形成する。
【００１９】
次に、絶縁層ＩＬ１の上に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、絶縁層ＩＬ２を形成する。続いて、絶縁層ＩＬ１およびＩＬ２をパターニングする。この工程により、図３（ｂ）に表すように、絶縁層ＩＬ１およびＩＬ２に、複数の開口ＯＰ１が形成される。
【００２０】
このとき、複数の開口ＯＰ１は、図４に表すように、ｐ形半導体領域３およびｐ＋形半導体領域４の周りに、周方向に並べて形成される。複数の開口ＯＰ１を周方向に並べて形成することで、この後の工程においてトレンチＴ１が形成された際に、トレンチＴ１の上に位置する絶縁層ＩＬ１およびＩＬ２が崩落する可能性を低減することができる。
一例として、開口ＯＰ１は、平面視において矩形を有し、短辺が３μｍ以下となるように形成される。
【００２１】
次に、複数の開口ＯＰ１を通して、ｎ−形半導体層２ａの一部を除去する。このとき、例えば、ＲＩＥ(Reactive Ion Etching)法などの異方性エッチングと、ＣＤＥ(Chemical Dry Etching)法などの等方性エッチングと、を交互に繰り返し行う。これにより、開口ＯＰ１を通して露出した半導体領域に加えて、絶縁層ＩＬ１およびＩＬ２に覆われた半導体領域の一部もエッチングされる。この結果、複数の開口ＯＰ１の下に、１つの大きなトレンチＴ１が形成される。トレンチＴ１は、ｎ−形半導体層２ａの一部の周りおよびｐ形半導体領域３の周りに環状に形成される。このとき、トレンチＴ１の周りに位置するｎ−形半導体層２ａの一部が、図２に表すｎ−形半導体領域５に相当する。
【００２２】
次に、半導体基板を熱酸化することで、図５（ａ）に表すように、トレンチＴ１の内壁に絶縁層ＩＬ３を形成する。絶縁層ＩＬ３の各部が、図２に表す絶縁部１１〜１３のそれぞれに相当する。
【００２３】
次に、絶縁層ＩＬ１およびＩＬ２の上に、ＣＶＤ法を用いて、開口ＯＰ１を塞ぐ絶縁層ＩＬ４を形成する。このとき、トレンチＴ１を埋め込まないように絶縁層ＩＬ４を形成することで、空隙Ｖが形成される。
なお、後の工程において、半導体基板が加熱された際に、空隙Ｖにおける気体の熱膨張によって半導体基板に圧力が加わり、半導体基板が損傷する場合がある。半導体基板に加わる圧力を低減するために、減圧雰囲気中で絶縁層ＩＬ４を形成し、空隙Ｖを形成しても良い。この場合、空隙Ｖにおける圧力は、大気圧未満となる。
続いて、絶縁層ＩＬ１、ＩＬ２、およびＩＬ４のそれぞれの一部を除去することで、図５（ｂ）に表すように、ｐ＋形半導体領域４の上面およびｎ−形半導体領域５の上面を露出させる。
【００２４】
次に、絶縁層ＩＬ４を覆う金属層を形成し、この金属層をパターニングすることで、アノード電極３２を形成する。このとき、パターニングされた絶縁層ＩＬ１、ＩＬ２、およびＩＬ４は、絶縁部２０に相当する。
続いて、アノード電極３２の外周に導電層４１を形成し、その上に絶縁部４０を形成する。このときの様子を図６（ａ）に表す。
【００２５】
次に、ｎ＋形半導体層１ａが所定の厚みになるまで、ｎ＋形半導体層１ａの裏面を研削する。続いて、図６（ｂ）に表すように、研削後のｎ＋形半導体層１ａの裏面にカソード電極を形成する。その後、図６（ｂ）の破線で表す位置で半導体基板をダイシングすることで、図１および図２に表す半導体装置１００が得られる。
【００２６】
このとき、ｎ−形半導体領域５の一部を残すように半導体基板をダイシングすることで、図２に表すように、絶縁部１２の周りにｎ−形半導体領域５が設けられた半導体装置１００が得られる。
なお、ＲＩＥ法などを用いて、絶縁層ＩＬ３に対してｎ−形半導体領域５を選択的にエッチングして半導体基板をダイシングすることも可能である。この場合、空隙Ｖの周りに絶縁部１２のみが設けられた半導体装置が得られる。
【００２７】
また、上述した製造方法において、絶縁層ＩＬ１は、半導体基板の熱酸化によって形成されているのに対して、絶縁層ＩＬ３は、ＣＶＤ法によって形成されている。このため、絶縁層ＩＬ１は、絶縁層ＩＬ３よりも緻密な層であり、絶縁層ＩＬ１における絶縁材料の密度は、絶縁層ＩＬ３における絶縁材料の密度よりも高い。
従って、上述した製造方法を用いて半導体装置１００を製造した場合、例えば絶縁層２０の断面を観察することで、絶縁層ＩＬ１に形成されていた開口ＯＰ１の位置や、開口ＯＰ１中に形成された絶縁層ＩＬ３を確認することが可能である。
【００２８】
第１実施形態に係る半導体装置１００は、図３〜図６に表す方法に代えて、図７および図８に表す方法を用いて製造することも可能である。
図７および図８は、第１実施形態に係る半導体装置１００の製造方法の他の一例を表す工程断面図である。
【００２９】
まず、図３（ａ）に表す工程と同様に、ｎ−形半導体層２ａの表面に、ｐ形半導体領域３、ｐ＋形半導体領域４、および絶縁層ＩＬ１を形成する。次に、絶縁層ＩＬ１の上に絶縁層ＩＬ２およびフォトレジスト層を形成する。続いて、絶縁層ＩＬ１、絶縁層ＩＬ２、およびフォトレジスト層をパターニングし、図７（ａ）に表すように、これらの層に開口ＯＰ１を形成する。開口ＯＰ１は、ｐ形半導体領域３およびｐ＋形半導体領域４の周りに環状に形成される。また、開口ＯＰ１の幅は、後の工程で形成される空隙Ｖの幅と同程度の幅となるように形成される。
【００３０】
次に、開口ＯＰ１を通して、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を異方性エッチングにより除去し、トレンチＴ１（第１トレンチ）を形成する。続いて、半導体基板を熱酸化することで、図７（ｂ）に表すように、トレンチＴ１の内壁に絶縁層ＩＬ３を形成する。
【００３１】
次に、トレンチＴ１の内部に、犠牲層としてのフォトレジストＰＲを形成する。続いて、ＣＶＤ法を用いて、絶縁層ＩＬ２およびフォトレジストＰＲを覆う絶縁層ＩＬ４を形成する。続いて、絶縁層ＩＬ３に複数の開口ＯＰ２を形成し、図８（ａ）に表すように、フォトレジストＰＲの一部を露出させる。
なお、開口ＯＰ２は、例えば、図４に表す開口ＯＰ１と同様に、周方向に並べて形成される。また、フォトレジストＰＲに代えて、他の有機材料を用いてもよい。
【００３２】
次に、開口ＯＰ２を通して、酸素ガスやオゾンガスのプラズマを用いてフォトレジストＰＲをアッシングすることで、フォトレジストＰＲを除去する。これにより、先の工程で形成したトレンチＴ１が再度現れる。続いて、ＣＶＤ法を用いて、開口ＯＰ２を塞ぐ絶縁層ＩＬ５を形成する。このとき、トレンチＴ１を埋め込まないように絶縁層ＩＬ５を形成することで、空隙Ｖが形成される。
以降は、図５（ｂ）〜図６（ｂ）に表す工程と同様の工程を行うことで、半導体装置１００が得られる。
【００３３】
あるいは、第１実施形態に係る半導体装置１００は、図９に表す以下の方法を用いることでも製造することができる。
図９は、第１実施形態に係る半導体装置１００の製造方法の他の一例を表す工程断面図である。
【００３４】
まず、図７（ａ）および図７（ｂ）に表す工程と同様の工程を行い、半導体基板にトレンチＴ１および絶縁層ＩＬ３を形成する。次に、トレンチＴ１の内部に犠牲層ＳＬを形成する。犠牲層ＳＬの材料には、室温において固体であり、加熱することで比較的容易に液体または気体となるものが用いられる。このような材料としてホウ酸が挙げられる。ホウ酸は室温で固体であり、おおよそ１７０度を超えると液体になる。
【００３５】
続いて、図９（ａ）に表すように、絶縁層ＩＬ２および犠牲層ＳＬの上に、絶縁層ＩＬ４を形成する。絶縁層ＩＬ４は、例えば、ポリイミドなどの絶縁性樹脂を塗布し、硬化させることで形成される。
【００３６】
次に、絶縁層ＩＬ４に開口ＯＰ２を形成し、犠牲層ＳＬを露出させる。続いて、犠牲層ＳＬを加熱することで、犠牲層ＳＬを液化させる。液化した犠牲層ＳＬを、開口ＯＰ２を通して吸い上げることで、図９（ｂ）に表すように、先の工程で形成されたトレンチＴ１が再び現れる。あるいは、加熱により犠牲層ＳＬを気化させ、開口ＯＰ２を通して、犠牲層ＳＬが気化したガスを吸い上げてもよい。続いて、絶縁層ＩＬ４の上に、再度絶縁性樹脂を塗布し、硬化させることで、開口ＯＰ２を塞ぐ形成する。これにより、空隙Ｖが形成される。
以降は、図５（ｂ）〜図６（ｂ）に表す工程と同様の工程を行うことで、半導体装置１００が得られる。
【００３７】
ここで、本実施形態による作用および効果について説明する。
半導体装置に逆電圧が印加されているとき、ｎ−形半導体領域２およびｐ形半導体領域３は、空乏化している。このとき、等電位線は、ｎ−形半導体領域２中では、ｎ−形半導体領域２とｐ形半導体領域３とのｐｎ接合面に沿って、Ｘ方向およびＹ方向に広がっている。一方で、ｎ−形半導体領域２およびｐ形半導体領域３の周りの絶縁体中では、一部の等電位線が、カソード電極３１側またはアノード電極３２側に向けて湾曲する。このとき、絶縁体の厚みが薄いと、ｎ−形半導体領域２の外周近傍においても等電位線の湾曲が生じる。ｎ−形半導体領域２中で等電位線の湾曲が生じると、この等電位線が湾曲した部分の電界強度が高くなり、半導体装置の耐圧が低下する。従って、半導体装置の耐圧を維持するためには、絶縁体は厚いことが望ましい。
一方で、耐圧を維持するために必要な絶縁体の厚みは、当該絶縁体の比誘電率に依存する。すなわち、絶縁体の比誘電率が低いほど、耐圧を維持するために必要な絶縁体の厚みが薄くなる。絶縁体の比誘電率が低いほど、絶縁体中で等電位線が密になり、絶縁体中における湾曲した等電位線の曲率が大きくなるため、ｎ−形半導体領域２の外周近傍における等電位線の湾曲が抑制されるためである。
【００３８】
本実施形態に係る半導体装置では、ｎ−形半導体領域２およびｐ形半導体領域３の周りに空隙Ｖが形成されている。空隙Ｖは、絶縁体として機能する。また、空隙Ｖの比誘電率は、空気の比誘電率または真空の誘電率であるため、酸化シリコンや窒化シリコンなどの絶縁材料の比誘電率よりも小さい。このため、空隙Ｖがｎ−形半導体領域２およびｐ形半導体領域３の周りに形成されることで、酸化シリコンや窒化シリコンなどからなる絶縁体がｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられている場合に比べて、絶縁体の厚みを薄くすることができる。
このため、本実施形態によれば、ｎ−形半導体領域２およびｐ形半導体領域３の周りの絶縁体の厚みを薄くし、半導体装置を小型化することが可能となる。
【００３９】
また、本実施形態に係る半導体装置では、ｎ＋形半導体領域１、ｎ−形半導体領域２、およびｐ形半導体領域３の空隙Ｖに面した部分に、絶縁部１１および１２が設けられている。これらの絶縁部を設けることで、半導体領域の表面準位によるリーク電流の発生や半導体装置の耐圧の低下を抑制することができる。
【００４０】
また、本実施形態に係る半導体装置では、絶縁部２０が空隙Ｖを覆い、アノード電極３２の一部が空隙Ｖの上に設けられている。アノード電極３２の一部が空隙Ｖの上に設けられていることで、アノード電極３２の当該一部がフィールドプレート電極として機能し、ｎ−形半導体領域２とｐ形半導体領域３との間のｐｎ接合面の端部における電界集中を抑制し、半導体装置の耐圧を向上させることが可能となる。
このとき、絶縁部１３の周りにｎ−形半導体領域５を設けることで、絶縁部２０の端部が絶縁部１２およびｎ−形半導体領域５によって支持され、半導体装置の機械的強度を向上させることが可能となる。
【００４１】
さらに、本実施形態に係る半導体装置では、アノード電極３２およびｎ−形半導体領域５と電気的に接続された導電層４１が設けられている。半導体装置１００に逆電圧が印加され、ｎ−形半導体領域２に電流が流れていない場合でも、導電層４１には微小な電流が流れ、導電層４１において電位分布が形成される。このとき、ｎ−形半導体領域２およびｐ形半導体領域３の周りの等電位線は、導電層４１における電位分布に応じて分布する。この結果、ｐｎ接合面の端部における電界集中が抑制され、半導体装置の耐圧を向上させることが可能となる。
【００４２】
なお、半導体装置の外部からの電荷の進入を抑制し、半導体装置の耐圧の変動を抑えるためには、空隙Ｖの幅が５μｍ以上であることが望ましい。より望ましくは、トレンチＴ１の幅は、ｎ−形半導体領域２のＺ方向における厚みの、０．５倍以上１．５倍以下である。
なお、ここでは、幅とは、トレンチＴ１によって囲まれたｎ−形半導体層２ａの一部から、ｎ−形半導体領域５に向かう方向における寸法を意味している。
【００４３】
しかし、このような幅が広いトレンチを形成し、このトレンチを埋め込まずに絶縁層で塞いで空隙Ｖを形成することは容易ではない。また、空隙Ｖを形成する際に、絶縁材料によってトレンチの一部が埋め込まれ、空隙Ｖの幅が減少してしまう可能性もある。
これに対して、本実施形態に係る製造方法では、例えば図５（ａ）に表すように、複数の小さな開口ＯＰ１の下に大きなトレンチＴ１を形成し、開口ＯＰ１を塞ぐことで空隙Ｖを形成している。このように、小さな開口の下に大きな空間を形成し、当該開口を塞いで空隙Ｖを形成することで、空隙Ｖの幅の減少を抑えつつ、幅の広い空隙Ｖを容易に形成することが可能となる。
【００４４】
なお、図１および図２では、半導体装置１００がダイオードの場合について説明したが、本実施形態は、他のＭＯＳＦＥＴやＩＧＢＴなどにも適用することが可能である。
【００４５】
図１０は、第１実施形態の変形例に係る半導体装置１１０を表す断面図である。
半導体装置１１０は、ＭＯＳＦＥＴである。
図１０に表すように、半導体装置１１０は、半導体装置１００と比べて、ｎ＋形半導体領域６、ゲート電極１５、およびゲート絶縁層１６をさらに有する。また、カソード電極３１に代えてドレイン電極３３（第１電極）を有し、アノード電極３２に代えてソース電極３４（第２電極）を有する。
【００４６】
ｎ＋形半導体領域１は、ドレイン電極３３の上に設けられ、ドレイン電極３３と電気的に接続されている。
ｎ−形半導体領域２は、ｎ＋形半導体領域１の上に設けられている。
ｐ形半導体領域３は、ｎ−形半導体領域２の上に設けられている。
ｐ＋形半導体領域４およびｎ＋形半導体領域６は、ｐ形半導体領域３の上に選択的に設けられている。
ゲート絶縁層１６は、ゲート電極１５とｐ形半導体領域３との間に設けられている。
ソース電極３４は、ｐ＋形半導体領域４およびｎ＋形半導体領域６の上に設けられ、ｐ形半導体領域３、ｐ＋形半導体領域４、およびｎ＋形半導体領域６と電気的に接続されている。ソース電極３４とゲート電極１５との間にはゲート絶縁層１６が設けられ、これらの電極は電気的に分離されている。
【００４７】
本変形例に係る半導体装置１１０も、ｎ−形半導体領域２およびｐ形半導体領域３の周りに空隙Ｖが設けられているため、半導体装置１００と同様に、半導体装置の小型化が可能となる。
すなわち、ダイオード以外の他の半導体装置についても、ｐｎ接合面を形成する半導体領域の周りに空隙Ｖを設けることで、半導体装置の小型化が可能である。
【００４８】
なお、図１０に表す例では、半導体装置１１０は、半導体領域の上にゲート絶縁層１６を介してゲート電極１５が設けられた、プレーナ型ゲート構造を有する。しかし、本実施形態はこれに限らず、半導体装置１１０が、半導体領域中にゲート絶縁層１６を介してゲート電極１５が設けられた、トレンチ型ゲート構造を有していてもよい。
【００４９】
また、半導体装置１１０がＩＧＢＴとして用いられる場合、半導体装置１１０は、ｎ＋形半導体領域１の下に設けられるｐ＋形半導体領域をさらに有する。この場合、ドレイン電極３３はコレクタ電極として機能し、ソース電極３４はエミッタ電極として機能する。
【００５０】
（第２実施形態）
図１１は、第２実施形態に係る半導体装置２００を表す断面図である。
図１２は、第２実施形態に係る半導体装置２００が有する絶縁部１１および１２の近傍を拡大した断面図である。
半導体装置２００は、例えば、絶縁部１１および絶縁部１２の構造について、半導体装置１００と差異を有する。
【００５１】
図１１に表すように、絶縁部１１は、ｎ−形半導体領域２およびｐ形半導体領域３の周りに設けられ、絶縁部１２は、空隙Ｖを介して絶縁部１１の周りに設けられている。
図１２に表すように、絶縁部１１は、第１絶縁部分１１ａと、第２絶縁部分１１ｂと、を有する。絶縁部１２は、第３絶縁部分１２ｃと、第４絶縁部分１２ｄと、を有する。
【００５２】
第１絶縁部分１１ａは、Ｕ字形を有し、第２絶縁部分１１ｂは、この第１絶縁部分１１ａの内側に設けられている。
すなわち、ｎ−形半導体領域２およびｐ形半導体領域３の周りに第１絶縁部分１１ａの一部が設けられ、第１絶縁部分１１ａの当該一部の周りに第２絶縁部分１１ｂが設けられている。そして、第２絶縁部分１１ｂの周りに、第１絶縁部分１１ａの他の一部が設けられている。
【００５３】
絶縁部１２についても同様に、絶縁部１１の周りに、空隙を介して第３絶縁部分１２ｃの一部が設けられている。第３絶縁部分１２ｃの当該一部の周りに、第４絶縁部分１２ｄが設けられ、第４絶縁部分１２ｄの周りに、第３絶縁部分１２ｃの他の一部が設けられている。そして、第３絶縁部分１２ｃの当該他の一部の周りに、ｎ−形半導体領域５が設けられている。
【００５４】
一例として、第１絶縁部分１１ａおよび第３絶縁部分１２ｃは、半導体材料の熱酸化により形成され、第２絶縁部分１１ｂおよび第４絶縁部分１２ｄは、ＣＶＤ法により形成される。このため、第１絶縁部分１１ａおよび第３絶縁部分１２ｃは、第２絶縁部分１１ｂおよび第４絶縁部分１２ｄに比べて緻密に形成される。
すなわち、第１絶縁部分１１ａおよび第２絶縁部分１１ｂが、共通の絶縁材料を含む場合、第１絶縁部分１１ａにおける絶縁材料の密度は、第２絶縁部分１１ｂにおける絶縁材料の密度よりも高い。
また、第３絶縁部分１２ｃおよび第４絶縁部分１２ｄが、共通の絶縁材料を含む場合、第３絶縁部分１２ｃにおける絶縁材料の密度は、第４絶縁部分１２ｄにおける絶縁材料の密度よりも高い。
【００５５】
なお、図１１および図１２に表す例では、ｎ＋形半導体領域１の一部が空隙Ｖに対して露出している。しかし、半導体装置１００と同様に、ｎ＋形半導体領域１の空隙Ｖに面する部分に、絶縁部１３が設けられていてもよい。
【００５６】
ここで、第２実施形態に係る半導体装置の製造方法の一例について説明する。
図１３および図１４は、第２実施形態に係る半導体装置２００の製造方法を表す工程断面図である。
【００５７】
まず、図３（ａ）に表す工程と同様に、ｎ−形半導体層２ａの表面に、ｐ形半導体領域３、ｐ＋形半導体領域４、および絶縁層ＩＬ１を形成する。次に、絶縁層ＩＬ１の上に絶縁層ＩＬ２およびフォトレジスト層を形成する。続いて、絶縁層ＩＬ１および絶縁層ＩＬ２、およびフォトレジスト層をパターニングし、図１３（ａ）に表すように、これらの層に複数の開口ＯＰ１を形成する。それぞれの開口ＯＰ１は、ｐ形半導体領域３およびｐ＋形半導体領域４の周りに環状に形成される。また、開口ＯＰ１同士の間の間隔は、後の工程で形成される空隙Ｖの幅と同程度となるように形成される。
【００５８】
次に、開口ＯＰ１を通して、ｎ−形半導体層２ａの一部およびｐ形半導体領域３の一部を異方性エッチングにより除去し、環状のトレンチを形成する。続いて、半導体基板を熱酸化することで、このトレンチの内壁に絶縁層ＩＬ３を形成する。続いて、絶縁層ＩＬ２およびＩＬ３の上に絶縁層ＩＬ４を形成し、図１３（ｂ）に表すように、トレンチを埋め込む。これにより、ｎ−形半導体層２ａの一部およびｐ形半導体領域３を囲む絶縁部１１および１２が形成される。
【００５９】
次に、絶縁層ＩＬ１、ＩＬ２、およびＩＬ４をパターニングし、図１４（ａ）に表すように、複数の開口ＯＰ２を形成する。この工程により、絶縁部１１と絶縁部１２との間のｎ−形半導体層２ａが開口ＯＰ２を通して露出する。開口ＯＰ２は、例えば、図４に表す開口ＯＰ１と同様に、周方向に並べて形成される。
【００６０】
次に、開口ＯＰ２を通して絶縁部１１と絶縁部１２との間のｎ−形半導体層２ａを除去し、トレンチＴ１を形成する。ｎ−形半導体層２ａの除去には、等方性エッチングが用いられる。このとき、絶縁部１１および１２は、Ｘ−Ｙ面内方向におけるエッチングを抑制するマスクとして機能する。
なお、トレンチＴ１を形成した後、半導体基板を熱酸化することで、トレンチＴ１の底部に絶縁層を形成してもよい。
【００６１】
次に、絶縁層ＩＬ４の上に、ＣＶＤ法を用いて、開口ＯＰ２を塞ぐ絶縁層を形成する。このとき、トレンチＴ１を埋め込まないように絶縁層を形成することで、空隙Ｖが形成される。
以降は、図５（ｂ）〜図６（ｂ）に表す工程と同様の工程を行うことで、半導体装置１００が得られる。
【００６２】
本実施形態に係る半導体装置においても、第１実施形態と同様に、ｎ−形半導体領域２およびｐ形半導体領域３の周りに、絶縁体としての空隙Ｖが形成されている。
このため、第１実施形態と同様に、ｎ−形半導体領域２およびｐ形半導体領域３の周りの絶縁体の厚みを薄くし、半導体装置を小型化することが可能である。
【００６３】
また、本実施形態に係る半導体装置の製造方法によれば、最初にトレンチを形成して絶縁層で埋め込み、次に、この絶縁層を側方へのエッチングに対するマスクとして用いてトレンチＴ１を形成している。
このため、本実施形態に係る半導体装置の製造方法によれば、第１実施形態に係る半導体装置の製造方法に比べて、トレンチＴ１を形成する際の側方へのエッチング量のばらつきを低減し、トレンチＴ１の幅のばらつきを小さくすることが可能である。
【００６４】
なお、本実施形態も、第１実施形態と同様に、ＭＯＳＦＥＴやＩＧＢＴなどの他の半導体装置に適用することが可能である。すなわち、図１０に表す半導体装置１１０において、図１２に表す構造を有する絶縁部１１および１２が設けられていてもよい。
【００６５】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ＋形半導体領域１、ｎ−形半導体領域２、ｐ形半導体領域３、ｐ＋形半導体領域４、ｎ−形半導体領域５、ｎ＋形半導体領域６、絶縁部１１〜１３、ゲート電極１５、ゲート絶縁層１６、絶縁部２０、カソード電極３１、アノード電極３２、ドレイン電極３３、ソース電極３４、絶縁部４０、導電層４１、空隙Ｖなどの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６７】
１００、１１０、２００…半導体装置、  １…ｎ＋形半導体領域、  ２…ｎ−形半導体領域、  ３…ｐ形半導体領域、  ４…ｐ＋形半導体領域、  ５…ｎ−形半導体領域、  ６…ｎ＋形半導体領域、  １１〜１３…絶縁部、  １５…ゲート電極、  ２０…絶縁層、  ３１〜３４…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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