(57)【特許請求の範囲】
【請求項１】
ウエハーレベルのテストインターフェース装置であって、
素子インターフェース層であって、当該層の第１の表面から、当該第１の表面の反対側にある当該層の第２の表面まで当該層の内部を通って延長する複数の同軸伝送線路を有するものである、前記素子インターフェース層を有し、
前記複数の同軸伝送線路は、前記第１の表面において第１の距離だけ互いに離間された各々の端部を有し、前記第２の表面において、前記第１の距離より大きい第２の距離だけ互いに離間された各々の端部を有するものであり、
前記複数の同軸伝送線路は、前記素子インターフェース層の前記第１の表面から外方へ延出する第１の端部を含み、これらの端部は、前記素子インターフェース層の前記第１の表面に対して弾性的に移動可能なものである、
ウエハーレベルのテストインターフェース装置。
【請求項２】
請求項１記載のウエハーレベルのテストインターフェース装置において、
コンタクタ・プローブ・アセンブリであって、当該プローブ・アセンブリの第１の表面から、当該第１の表面の反対側にある第２の表面まで当該プローブ・アセンブリの内部を通って延長する複数の導電プローブを有するものである、前記コンタクタ・プローブ・アセンブリを有し、
各前記複数導電プローブは、前記素子インターフェース層の各伝送線路と電気的に連通するものである
ウエハーレベルのテストインターフェース装置。
【請求項３】
請求項２記載のウエハーレベルのテストインターフェース装置において、前記複数の導電プローブは、前記プローブ・アセンブリの前記第１の表面から外方へ延出する端部を有し、これらの端部は、前記プローブ・アセンブリの前記第１の表面に対して弾性的に移動可能なものであるウエハーレベルのテストインターフェース装置。
【請求項４】
請求項３記載のウエハーレベルのテストインターフェース装置において、前記複数の導電プローブは、バネ、マイクロ電子機械システム（ＭＥＭＳ）、カンチレバー、屈曲部、単一端伸縮型のポゴピン、または両端伸縮型のポゴピンのうち１若しくはそれ以上を有するものであるウエハーレベルのテストインターフェース装置。
【請求項５】
請求項３記載のウエハーレベルのテストインターフェース装置において、
前記端部のうち選択されたペア間に設けられ、当該選択されたペア間のクロストークを最小限に抑える遮蔽壁を有するものであるウエハーレベルのテストインターフェース装置。
【請求項６】
請求項１記載のウエハーレベルのテストインターフェース装置において、前記複数の同軸伝送線路は、前記素子インターフェース層の前記第１の表面に対して前記端部が弾性的に移動可能となるように構成されたバネを含むものであるウエハーレベルのテストインターフェース装置。
【請求項７】
請求項６記載のウエハーレベルのテストインターフェース装置であって、前記バネはＣ字形状を有するものであるウエハーレベルのテストインターフェース。
【請求項８】
請求項６記載のウエハーレベルのテストインターフェース装置において、前記バネは交互に逆向きのＣ字状部分を有し、各Ｃ字状部分は屈曲部を有するものであるウエハーレベルのテストインターフェース。
【請求項９】
請求項１〜８のいずれか１つに記載のウエハーレベルのテストインターフェース装置において、前記複数の同軸伝送線路の各々はバネを備えた中心導体を有し、当該バネにより当該中心導体は前記素子インターフェース層内で弾性的に移動可能となるものであるウエハーレベルのテストインターフェース装置。
【請求項１０】
請求項１〜９のいずれか１つに記載のウエハーレベルのテストインターフェース装置であって、
前記素子インターフェース層内で前記複数の同軸伝送線路の中心導体と外部導体間に設けられた受動電気素子および／または能動電気素子のうち少なくとも１つを有するウエハーレベルのテストインターフェース装置。
【請求項１１】
請求項１〜１０のいずれか１つに記載のウエハーレベルのテストインターフェース装置であって、
前記複数の同軸伝送線路のうち選択された１つと電気接続されて設けられたＮ×Ｍスイッチを有するウエハーレベルのテストインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１４年１月１７日付で出願された米国仮特許出願第６１／９２８，７６７号の優先権の利益を主張するものであり、この参照によりその全体が本明細書に組み込まれる。
【０００２】
本発明は、混合信号ＲＦ、高速デジタルインターコネクト（相互配線）、シールドＤＣラインに関し、より具体的には、多層パッケージ、アンテナ・アレイ・フィード、テスト・インターフェース・ユニット、コネクタ、コンタクタ、およびラージフォーマット基板のための各実施態様と、各々の製造方法を含むものに関するが、これに限定されるものではない。
【背景技術】
【０００３】
プリント基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄｓ：ＰＣＢ）は、現在、コンピュータ、ラップトップ、携帯電話、カメラ、テレビジョン受信機、電気製品、航空電子工学機器などための、ほぼすべての集積回路アセンブリおよびパッケージングの主流である。ただし、新たな高速・高密度の回路技術が生まれており、これらはＰＣＢ性能に著しい影響を及ぼすことになる。集積回路に関するムーアの法則に沿って、トランジスタは現在もより小型にスケールダウンしており、結果的に、より多くのトランジスタがより小さい領域に詰め込まれてクロックレート周波数と機能性はますます高まっている。その結果、新たな集積回路入出力（Ｉ／Ｏ）は物理的により小型で、離間間隔（ピッチと呼ばれる）はより狭まり、ＲＦまたはＤＣ、アナログまたはデジタルのどちらかで、データレートと周波数はいっそう高められている。
【０００４】
現在のＰＣＢ材料および構築方法は、より小型の幾何学的構造で高密度の新たな集積回路にはスケーラブルでなく、クロックレートが１００ギガビット／秒（Ｇｂ／ｓ）に近づくほど不適切になる。現在、ＰＣＢ高速デジタルＲＦインターコネクトは伝送線路として実装されており、インピーダンス（通常、５０オーム）を制御するマイクロストリップまたはストリップラインのどちらかである。これらのラインは、（ｉ）ガラス強化エポキシ積層シート（ＦＲ−４と呼ばれる）、または（ｉｉ）ポリテトラフルオロエチレン（テフロン（登録商標）の商品名で呼ばれる）、または（ｉｉｉ）柔軟な材料、例えばポリイミド、または(ｉｖ)これらの組み合わせを使った有機基板または誘電材料に接合された金属箔を使って製造される。インターコネクトはパターンを上記箔にエッチングして形成し、ビアはドリリングおよびめっきする。多層ＰＣＢを作製するため、後続シートも同様に処理され、最後に熱と圧力を使って全層が一体的に接合されて、信号多層ＰＣＢが形成される。この工程の最終段階では、アセンブリに適した材料（金またははんだ）で上面および底面をめっきしたのち、内層をシールする材料でコーティングして、はんだストップまたはレジストを設ける。
【０００５】
ムーアの法則の関数では、集積回路のチップごとのトランジスタ数は伸び続け、それに比例して所与のチップにより多くのＩ／Ｏが必要になる。所与の領域内のＩ／Ｏが増えると、Ｉ／Ｏのコンタクト（接触子）のピッチが狭まる。有機材料に接合された箔をエッチングすることによってＰＣＢを構築する方法は、インターコネクトをいかに小さくパターン化できるかに制限される。もう１つの制限は、ＰＣＢの１層から別層への信号配線に必要なビアサイズである。ビアサイズに加え、ビア間の最小離間ルールと、ビア周囲の導電「キャプチャーパッド」とが、ＰＣＢ技術で実現可能なトレース間ピッチを増大させる。また、最適なトレース間絶縁には複数列のビアが必要とされる。チップの小さな領域からすべてのＩ／Ｏを「エスケープ」させ、ＰＣＢ上の他の目的位置へ配線するには、複数の層が必要である。信号インターコネクトがより多く必要になるほど、ＰＣＢの層数と厚みは増す。ＰＣＢが厚くなるほど、厚いＰＣＢ材料をドリリングするドリルビットも大きくする必要があるため、ビアも大きくなる。ビアが大きくなると、チップのＩ／Ｏエスケープ領域周囲でインターコネクトが混雑して性能も損なわれる。
【０００６】
これらの構築方法では、ＰＣＢ信号インターコネクトが誘電材料に直接接触するため大きな信号損失要因となり、特に、より高いデータレートおよびＲＦ周波数でこれが顕著になる（誘電損失と呼ばれる）。より高い周波数でのもう１つの損失源は、金属箔インターコネクトの表皮効果によるもので、インターコネクトの表面粗さにより電磁波伝播の信号損失（表皮効果損失と呼ばれる）が生じる。さらに、前記表皮効果が最も深刻になるのは金属インターコネクトのトレース底部であるが、これは、ＰＣＢ基板材料と十分な接合強度を保証するため、銅箔が一定の表面粗さを有さなければならないためである。比較的大きなビア（上述のように）は、もう１つの信号損失源である（不連続性と呼ばれる）。
【０００７】
ＰＣＢ材料および構築技術に関するもう１つの大きな問題は、隣接しあう２つのデジタル信号インターコネクト間の絶縁またはクロストークである。クロストークとは、ある信号（ときに「加害者」ラインと呼ばれる）のエネルギー成分が異なる信号（「被害者」と呼ばれる）に伝達されて信号劣化またはビットエラーを起こす場合をいう。データレートが１００Ｇｂ／ｓまで高まると、信号の周波数成分も高まり、加害者データラインが被害者デジタルデータラインに干渉しやすくなる。このクロストーク問題は、信号インターコネクトのピッチが狭まるにつれ、極めて深刻になる。
【０００８】
ＰＣＢインターフェースは、（ｉ）２つの異なるＰＣＢ、（ｉｉ）ＰＣＢとケーブル、（ｉｉｉ）ＰＣＢとテスト・インターフェース・ユニット、および（ｉｖ）テスト・インターフェース・ユニットと被測定物（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ：ＤＵＴ）をメーク（接続）またはブレーク（接続解除）する役割を果たす接続部およびコンタクタ（接触器）である。ＤＵＴは、通常、ウエハー上の若しくはウエハーから取り外された１若しくはそれ以上の半導体ダイとすることができる。これらのインターフェースごとに、前記コンタクタは、各用途の機能を果たす異なるフォームファクタを取らなければならない。例えば、ＰＣＢ間のインターフェースは、所与の平均故障間隔（ｍｅａｎ  ｔｉｍｅ  ｂｅｔｗｅｅｎ  ｆａｉｌｕｒｅ：ＭＴＢＦ）における耐久挿抜回数が少数でもよい。ＰＣＢとケーブル間の場合は、障害間の耐久挿抜回数をより大きくする必要がある。そして最後に、テスト・インターフェース・ユニットは、コンタクタに指定された数のメークブレーク回数を有する。コンタクタインターフェースは、１００Ｇｂ／ｓの場合（損失およびクロストーク性能について）すべて不十分であり、新式半導体に要求される非常に小さいピッチの関数としての非常に高い信号密度では制限がある。
この出願の発明に関連する先行技術文献情報としては、以下のものがある（国際出願日以降国際段階で引用された文献及び他国に国内移行した際に引用された文献を含む）。
（先行技術文献）
（特許文献）
（特許文献１）  米国特許出願公開第２００５／００４２９３２号明細書
（特許文献２）  米国特許出願公開第２０１０／０３２３５５１号明細書
（特許文献３）  米国特許第７，３８８，３８８号明細書
（特許文献４）  米国特許第６，２３２，６６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そのため、半導体スピードが１００Ｇｂ／ｓに近づくに伴い、小さな集積回路構造に対してスケーラブルな高密度のインターコネクトを提供し、低損失の媒体を提供し、非常に高い絶縁性を提供することは、各々の製造方法を提供することとともに当該技術分野における進歩といえる。  
【課題を解決するための手段】
【００１０】
本発明は、その一態様において、非常に厳密な公差でフォトリソグラフィにより画成された３Ｄ同軸分散網構造または主に空気を充填した誘電同軸構造に関する。このような構造は、高速デジタル、シールドＤＣおよびＲＦインターコネクトおよび配線（ｒｏｕｔｉｎｇ）を提供する上で最適な構造である。これは特に、小ピッチの電気接点の２Ｄ平面グリッドを、それよりはるかに大きな２Ｄ平面グリッドを必然的に伴うピッチが必要な複雑な電子機器とインターフェース接続しなければならない場合にあてはまる。例えば、ＥＨＦフェーズドアレイ、アンテナは、動作の波長または周波数による制約で離間間隔を小さくしなければならないが、各アンテナに必要な補助電子機器は、それよりはるかに大きな離間間隔を必要とする場合がある。そのため、３Ｄ再分散網は、前記電子機器のピッチから、より小さいアンテナのピッチへと配線しなければならない。
【００１１】
それと若干同様な問題はテスト集積回路装置で生じ、その場合、テスト電子機器およびチップまたはマルチチップモジュール（ｍｕｌｔｉ−ｃｈｉｐ  ｍｏｄｕｌｅ：ＭＣＭ）上のボンドパッドまたははんだバンプのピッチが極めて小さく、テスト機器が大きく、特に周波数およびデータレートが高まって、例えば１０Ｇｂ／ｓ台または１００Ｇｂ／ｓに近づく場合で問題が生じる。ウエハーダイのテストでは、ウエハー上の通信チップのＲＦテストに必要な周波数が高まるに伴い、また複雑な回路をテストする場合、販売前に合否基準の判断を行う上で、当該産業は、２Ｄピッチ上に入出力ＲＦテスト信号もＤＣフィード線も配線するという課題に直面するが、前記２Ｄピッチ上のパッド離間距離は０．５ｍｍより縮まる傾向にあり、最終的には望ましい間隔のパッドまたははんだバンプをテストする能力により制限される。これらの高周波数では、ＤＣおよびＲＦのテスト線および電力線間で高い絶縁性を保つとともに、テスト機器およびチップ接点のインターコネクトにおける挿入損失も著しく低く保つ能力が、どちらも望ましい特徴となる。そのため、シールド３Ｄ伝送線路構造は、この問題を解決する理想的なアプローチである。３Ｄ同軸構造は、制約の多い基板を使わず、ほぼ完全に金属と空気で構成できる。
【００１２】
好適な構成において、前記３Ｄ同軸構造は、銅の中心導体を（小さな誘電体支持構造を使って）空気誘電体中に懸架し、銅の接地遮蔽体で囲むことにより実装できる。マイクロ波の周波数では、空気が最も低損失で最も実用的な媒体である。さらに、リソグラフィおよび光成形を活用した積層工程による精密な層を使うと、高度な精度および滑らかな表面が実現でき、表皮効果による損失および不連続性による損失を最小限に抑えられる。そのような工程の１つがＮｕｖｏｔｒｏｎｉｃｓ，ＬＬＣによるＰｏｌｙＳｔｒａｔａ（登録商標）技術で、米国特許第７，０１２，４８９号、第７，６４９，４３２号、第７，９４８，３３５号、第７，１４８，７７２号、第７，４０５，６３８号、第７，６５６，２５６号、第７，７５５，１７４号、第７，８９８，３５６号、第８，０３１，０３７号、第２００８／０１９９６５６号、第２０１１／０１２３７８３号、第２０１０／０２９６２５２号、第２０１１／０２７３２４１号、第２０１１／０１８１３７６号、第２０１１／０２１０８０７号などの特許文献に説明されており、この参照によりその内容が本明細書に組み込まれる。空気誘電体を伴う中心導体は、小型の３Ｄ  ＲＦ伝送線路において、高速デジタルおよびＲＦを１００Ｇｂ／ｓの周波数で扱う際、最も損失の低い方法である。
【００１３】
３Ｄ同軸信号導体は、矩形同軸の場合（または周囲の外部導体が他の任意の同軸形状の場合も）４つの側部をすべて接地遮蔽体で囲むことにより、隣接しあう２本の信号線路（それぞれ金属遮蔽体に囲まれた）を最適に絶縁することができる。そのような構成では、極めて近接した隣接しあう２つの３Ｄ同軸インターコネクトが、クロストークを低く抑えながら高速デジタルおよび混合信号を扱うことが可能になる。（高絶縁性のクロスオーバーライン９２を有したＰｏｌｙＳｔｒａｔａ（登録商標）アーキテクチャ９１の例としては、図１、２を参照。隣接しあう信号トレースを分離する金属遮蔽体は、高速ＩＣテスト用途の先行技術で利用可能なものより、はるかに高いＩ／Ｏ配線および再分散密度、ならびに高いインピーダンス制御を提供する。大気誘電体内で懸架され、接地遮蔽体で囲まれた２つの中心導体により、１００Ｇｂ／ｓでの差分信号配線に最適なアプローチが得られる。集積回路がより多くのトランジスタで構築され、より高いクロックレート周波数で動作するようになると、データ操作を処理するチップで数百万、数十億のトランジスタの同時スイッチング動作に誘導されるノイズが増大する。このノイズはＤＣ電源および接地電源と結合されて、性能、特にビット誤り率性能に影響を及ぼすおそれがある。３Ｄ同軸線または主に空気誘電体３Ｄ同軸線の差分信号と、高度なコモンモード阻止とにより、ＤＣラインノイズの影響は軽減される。
【００１４】
さらに、３Ｄ同軸線はフォトリソグラフィにより処理され、接続部およびコンタクタが高密度インターコネクト用に非常に小さいピッチでインターフェース接続可能になるため、非常に小さい幾何学的形状サイズが実現できる。これは、高密度インターコネクトでクロストークが非常に低いテストにおいて、テスト・インターフェース・ユニットおよびコンタクタが半導体チップＩ／Ｏまたはそのインターポーザに直接接触する上で、非常に重要である。
【００１５】
本発明は別の態様において、テスト・インターフェース・ユニットのコンタクタを提供することにより、低損失・高絶縁３Ｄ同軸インターコネクトから、ウエハーレベルまたはマルチデバイスのテスト用に基板の接続パッドとのメークブレーク接触（すなわち、耐久挿抜回数）を提供する金属プローブへの直接的な移行を可能にする。本願の目的上、ウエハーレベルのテストとは、ウエハー上のダイに対する任意の適切なテストを意味し、その場合、前記ダイは一度に１または複数がテストされる。前記ダイは、４、８、１６、３２若しくはそれ以上のクラスターでテストされる場合もある。通常、テストは、ウエハー上のすべてのダイがテストされるまで、当該ウエハーをステップおよび反復態様で動かすことにより行われる。コンタクタの設計および構造は、ウエハーパッドまたはバンプへのコンプライアントな（形状適合性のある）一時的接続を提供して、プローブカードを直接被測定物に嵌合する場合よりも、チップおよびウエハー電気接点に対する耐久挿抜回数を高めることができる。
【００１６】
また、３Ｄ同軸設計および製造技術を使って可能になる信号トレースの３次元インピーダンス制御配線は、ウエハーレベルまたはマルチサイトテストなど最も高密度の配線要件下でさえ、信号の完全性が保たれることを意味する。層間のインターコネクトは、（従来の多層ＰＣＢで必要とされる）面内配線された伝送線路以上にスペースを必要とすることはない。直交グリッド上の配線を考慮すると、本発明に係る配線アーキテクチャは、独立した伝送線路ごとに、１つのＸＹＺ「点Ａ」での入力とまったく別のＸＹＺ「点Ｂ」での出力とを有するため、基板不使用アーキテクチャを使った３Ｄ配線の性質上、いかなる特定の平面内にも制約されない。（米国特許出願第６１／７８８，６７５号を参照。この参照によりその全体が本明細書に組み込まれる。）例えば、入力におけるピッチは、同軸線から地上信号グランド（ｇｒｏｕｎｄ−ｓｉｇｎａｌ−ｇｒｏｕｎｄ：ＧＳＧ）への移行を使用して１００μｍ未満にピッチを低減することにより、ファインピッチのダイに合わせ大幅に低減できる。次に、各同軸線の出力は、損失または絶縁性の問題で信号の完全性を失うことなく―嵌合するメークブレークまたはコネクタ接続部から何らかの距離だけ離れたより広いピッチへと展開できる。ピッチが広がることにより、標準的なコネクタおよびケーブルが主信号処理レベル以上の基板コントローラティアへ伝送線路を配線し、またはピッチ拡大によりより間隔が広がった同軸線の出力位置において付加的な処理ＩＣをＰＣＢまたはフレックス回路上に直接配置できるようになる。フェーズドアレイ・アーキテクチャでは、再分散網により実現されるこのピッチ変更を「拡張」（ｄｉｌａｔｉｏｎ）とも呼び、半導体インターポーザでは、この変更を「展開」（ｆａｎ−ｏｕｔ）またはスペーストランスフォーマと呼ぶ。
【００１７】
テストすべきフェーズドアレイのアンテナグリッドあるいはチップまたはウエハーのＩＣパッドまたはバンプピッチの場合、インターコネクトの課題は、主に１平面内にある複数装置の略２Ｄ平面状グリッドの１つである。ウエハー、チップパッドまたはバンプ、あるいはアンテナの平面状にＸおよびＹを伴い、直交する「高さ」または「深さ」の軸としてＺを伴う直交モデルに立ち戻ると、ＸＹ平面における接点の典型的に周期的なピッチ、または周期性を、例えばＸＹ平面上で１ｍｍの離間間隔に決定する可能性がある。この場合、高さまたはＺ平面は、被測定物の接触面またはアンテナで、原点はＺ＝０に、製造変動による若干の許容誤差を考慮したものとなる。このグリッドにインターフェース接続する必要のある電子機器またはコネクタは、各々のインターフェースを収容および搭載する上で前記ピッチの１０倍寸法の接触表面領域、すなわち例えば１０ｍｍ×１０ｍｍの接触領域を必要とするため、我々の中間３Ｄ再分散構造で再分散または再配線する必要性に迫られる。一見明らかではないが、これは複数の平面内で複数の方法により行うことができる。
【００１８】
例えば、本発明に係る解決策の１つは、もう１つの平面を異なるＺ、例えばＺ＝１ｍｍで画成し、斜めの展開伝送線路により、単に伝送線路を１０ｍｍピッチの新たなＸＹグリッドへ斜めに配線することであろう。これにより、被測定物（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ：ＤＵＴ）用接点の比較的小さい「チェッカー盤」またはアンテナアレイは展開され、Ｚ＝１ｍｍにあるＸＹピッチ１０ｍｍの比較的大きなチェッカー盤へ「持ち上げられる」。これは、前記ＤＵＴまたはアンテナアレイの比較的小さいグリッドより１０倍大きすぎ、線形２次元では表面積が１００倍大きすぎる実装表面と、大きなコネクタをインターフェース接続する方法の１つである。ただし、この例において単一のＺ平面に本質的に制約されているのは前記ＤＵＴまたはアンテナアレイだけであって、より大きな多数の表面へと前記コネクタを分散すればこの問題を解決できることが理解されるであろう。このように、Ｚ＝１ｍｍにおける１０倍ピッチのＸＹ平面のチェッカー盤への展開は１つのアプローチであるが、ＸＺまたはＹＺ平面上、あるいは斜めの平面上、あるいは半球またはピラミッド表面上の実装表面で階層化された展開も考えられる。これらの解決策のいずれでも、ＤＵＴまたはアンテナの小さな直交グリッドから広がり、新たな表面または階層化された一連の表面のいずれかまで移動する能力が得られる。どこでどのように展開を達成するか選ぶ際の最も現実的な解決策は、３Ｄ伝送線路再分散網を組み立てる際に使用される製造および組立方法により一部決定されるであろう。
【００１９】
さらに別の態様において、本発明は、独立した各伝送線路の入力または出力において、標準的なＲＦコネクタへの機械的または電気的な接続が得られるよう、移行設計を提供できる。前記コネクタは、前記伝送線路と同時に製造することもでき、またはＣＯＴＳ（ｃｏｍｍｅｒｃｉａｌ  ｏｆｆ  ｔｈｅ  ｓｈｅｌｆ：民生品）コネクタ、例えばＣｏｒｎｉｎｇ社製Ｇ４ＰＯ（登録商標）接続素子用のインターロック嵌合表面を提供することもできる。独立した各伝送線路の入力または出力において、前記移行は、前記伝送線路の製造に使用されたものと同じ方法論で製造されたアンテナ内で終端するよう、または機械的なインターロックが当該アンテナに提供されるよう、設計できる。この構成により、被測定物（ＤＵＴ）と一定距離を隔てた結合が実現でき、他の任意の検出（センシング）またはレーダーへの応用を行うことができる。
【００２０】
また、ＰｏｌｙＳｔｒａｔａ（登録商標）ベースのアーキテクチャには、種々の受動素子、例えば電力分配器・合成器、フィルタ、インダクタ、キャパシタ、カプラ、およびバランを導入できる。これらの素子は、外部接続部への配線前にＲＦ信号を処理または調整するため、端子端部（入力または出力）で、あるいは伝送線路と直列に統合できる。また、前記３Ｄ同軸伝送線路構造では、能動素子、例えばＲＦスイッチへ多数の線路を配線して、テストシステム全体に必要なＲＦ処理を最小限に抑えることができる。他の能動素子、例えばこれに限定されるものではないが、増幅器を、適切な移行を介してＰｏｌｙＳｔｒａｔａ（登録商標）アーキテクチャまたは他の遮蔽された分散網に接続すると、外部接続部およびプロセッサへと信号を渡す前にＲＦ処理を行うことができる。スイッチ、特にＲＦスイッチは、テストシステムでのさらなるケーブル配線および処理量を大幅に低減できる。その一例として、ＤＵＴにつながる伝送線路に接続された１×４スイッチのバンクは、ＲＦ源、受信機、ケーブル、コネクタ、および他のマイクロ波受動および能動素子の数量を４倍低減できる。この素子数の低減により、テストアセンブリが単純化され、またコスト、組み立て、およびシステム歩留まりへの影響を最小限に抑えることができる。
【００２１】
本発明のさらに別の態様では、内部導体がＤＵＴパッドに接触する３Ｄ同軸線の入力端部において、種々のメークブレーク接続（コンタクタプローブ）設計を製造または統合することが可能である。前記プローブの設計は、中心導体とともに外部導体を備えて、ＤＵＴパッドあるいははんだバンプまたはポストにできるだけ近い絶縁遮蔽をもたらすことができる。前記プローブの代替設計は、別個に製造したプローブアセンブリであってよく、このプローブアセンブリは、永続的に、または精密ネジまたはボルトまたはクランプまたはインターロック機能で定位置に保たれた圧縮インターフェースにより、３Ｄ同軸アーキテクチャに固定できる。これらマルチプローブアセンブリは、これに限定されるものではないが、マイクロ電子機械システム（ｍｉｃｒｏ  ｅｌｅｃｔｒｏ  ｍｅｃｈａｎｉｃａｌ  ｓｙｓｔｅｍｓ：ＭＥＭＳ）、カンチレバー、ファズボタン・アレイ、コンプライアントなバネ、ＰｏｌｙＳｔｒａｔａ（登録商標）技術、ポゴピン、またはアンテナ素子を使って作製できる。
【００２２】
前記提供された３Ｄ網アーキテクチャを活用すると、はるかに高密度の被測定チップまたは被測定素子（ＤＵＴ）を一度にテストでき、このテスト・インターフェース・ユニットを真のウエハースケール・テスト・インターフェース・ユニットにスケーリングすることができる。４チップから８、１６、３２、およびウエハー全体まで、前記アーキテクチャは、何千もの接続部を収容する大きなバックプレーンでの構造の拡張に好適である。
【図面の簡単な説明】
【００２３】
本発明の例示的な実施形態に関する以上の要約および以下の詳細な説明は、添付の図面と併せて読むとさらに理解が深まるであろう。
【図１】図１は、本発明に係る３Ｄ同軸ＰｏｌｙＳｔｒａｔａ（登録商標）アーキテクチャを有する例示的な４×４スイッチマトリックスの３Ｄ平面図を概略的に示したものである。
【図２】図２は、図１の例示的な４×４スイッチマトリックスの一部破断図を概略的に例示したもので、全体的な３Ｄ同軸ＰｏｌｙＳｔｒａｔａ（登録商標）アーキテクチャ内における当該ＰｏｌｙＳｔｒａｔａ線のクロスオーバーを示している。
【図３】図３は、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットの構成要素の分解図を概略的に例示したものである。
【図４】図４は、図３の例示的なテスト・インターフェース・ユニットの断面の非分解図を概略的に例示したものである。
【図５】図５は、図３のテスト・インターフェース・ユニットで被測定物に対して異なるＲＦコネクタ配向を有する代替構成を概略的に例示したものである。
【図６】図６は、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットの構成要素であって、図３と同様であるがコネクタおよびＤＣ／ＲＦ拡張間に設けられたインターポーザを有するものの分解図を概略的に例示したものである。
【図７】図７は、図３の例示的なテスト・インターフェース・ユニットの一部断面の３Ｄ平面図を概略的に例示したものである。
【図８】図８は、図７の例示的なテスト・インターフェース・ユニットの特徴の一部を拡大して詳しく示した図を概略的に例示したものである。
【図９】図９は、図７のプローブアセンブリの断面図を概略的に例示したものである。
【図１０】図１０は、図９のプローブアセンブリの一部断面の分解破断図を概略的に例示したもので、ポゴピンとそれに伴うハウジングを示している。
【図１１】図１１は、本発明に係るテーパー形状のハウジングを有する例示的な代替プローブアセンブリの一部断面図を概略的に例示したものである。
【図１２】図１２は、本発明に係る例示的な代替プローブアセンブリの一部断面の分解図を概略的に例示したものである。
【図１３】図１３は、図１２のプローブアセンブリの非分解図を概略的に例示したものである。
【図１４】図１４は、ＰｏｌｙＳｔｒａｔａ（登録商標）工程により形成された層を有する本発明の例示的プローブアセンブリの一部断面の破断図を概略的に例示したものである。
【図１５】図１５は、本発明の例示的なプローブアセンブリの一部断面の破断図を概略的に例示したもので、当該プローブアセンブリは、３ピースからなる積み重ねられたハウジングを有する。
【図１６】図１６は、本発明に係る例示的なプローブインターフェース層の代替構成の断面図を概略的に例示したもので、当該プローブインターフェース層は、これに内設された陥凹導体領域を有する。
【図１７】図１７は、本発明に係るプローブアセンブリおよびプローブインターフェース層の代替構成の断面図を概略的に例示したもので、前記プローブインターフェース層は、これに内設された複数レベルの陥凹導体領域を有する。
【図１８】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図１９】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２０】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２１】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２２】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２３】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２４】図１８〜２４は、本発明に係る例示的なプローブアセンブリの断面図を概略的に例示したものである。
【図２５】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図２６】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図２７】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図２８】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図２９】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図３０】図２５〜３０は、１若しくはそれ以上の素子をそれぞれテストするための、本発明に係る例示的なウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したもので、本発明の当該ウエハーレベルのテスト・インターフェース・ユニットがいかにテスト素子数によりスケールするかを示している。
【図３１】図３１は、本発明に基づき、より小さいピッチからより大きいピッチへと信号線路を配線する統合されたスペーストランスフォーマを伴った垂直型カードプローバーを概略的に例示したものである。
【図３２】図３２は、図３１に示したタイプの積み重ねられた垂直型カードプローバーのアレイを概略的に例示したものである。
【図３３】図３３は、本発明に係る統合スペーストランスフォーマを伴った別の垂直型カードプローバーを概略的に例示したものである。
【図３４】図３４は、図３３に示したタイプのインターリーブされた垂直型カードプローバーのアレイを概略的に例示したものである。
【図３５】図３５は、本発明に係るテスター用のＤＣおよびＲＦ配線を概略的に例示したものであり、図３４に示した相互にずらす技術を使って配列することもできる。
【図３６】図３６は、図１８のプローブと一定の点で同様な、バネ領域を有する例示的なプローブを概略的に例示したものである。
【図３７】図３７は、本発明に係るウエハーレベルのテスト・インターフェース・ユニットを概略的に例示したものである。
【図３８】図３８は、同軸線内における受動素子の集積を概略的に例示したものである。
【発明を実施するための形態】
【００２４】
ここで図面を参照すると、同様な要素は全般的に同様な番号で示しており、図３〜４は、被測定物（ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ：ＤＵＴ）１０６のテストに使用するための、本発明に係るウエハーレベルのテスト・インターフェース・ユニット１００の例示的な構成を概略的に示している。このウエハーレベルのテスト・インターフェース・ユニット１００は、複数の被測定物１０６の反復テストを、特にグリッド／ウエハーレベルで、既存技術における多数の問題を克服しながら、提供するよう構成できる。例えば、通常、被測定物１０６はＲＦおよびＤＣ回路を含み、当該回路は通常、プリント基板１０５およびコンタクタアレイ１０１から成るプローブカードアセンブリを使ってテストされる。（前記プリント基板１０５は、非同軸状のプリント基板カードの代表的なものであってよく、能動および受動素子の処理、またはそれとのインターフェース接続は、前記被測定物１０６付近で行える。）ただし、被測定物１０６上の特徴のピッチは、ほとんどの場合、前記プリント基板１０５で実現できるものより著しく微細であるため、前記被測定物１０６と前記プリント基板１０５間に対処すべきピッチの不一致があることがある。加えて、ますます、被測定物１０６は前記プリント基板１０５によるテストが困難で非現実的なＲＦ回路も含むようになってきている。これを受け、当該ウエハーレベルのテスト・インターフェース・ユニット１００は、ＤＣ信号経路だけでなくＲＦ信号経路にも対応するように構成できる。その結果として、本発明の当該ウエハーレベルのテスト・インターフェース・ユニット１００の構造は、少なくとも次の３つの特徴を提供することができる。第１に、当該ウエハーレベルのテスト・インターフェース・ユニット１００は、前記被測定物１０６の微細なピッチを前記プリント基板１０５の比較的大きなピッチに整合させるための信号経路の拡張（ピッチの変更）を含むよう構成できる。第２に、当該ウエハーレベルのテスト・ユニット１００には、前記被測定物１０６の前記ＤＣ回路および前記被測定物１０６の前記ＲＦ回路の各々のため、別個の導電経路を含めることができる。第３に、当該ウエハーレベルのテスト・インターフェース・ユニット１００は、前記被測定物１０６の各前記回路との間で繰り返される機械的・電気的なメークブレーク接続を可能にするよう構成できる。電気遮蔽を高度に改善するとともに、他のアプローチで可能な最小ピッチを引き下げていることから、これは当該技術分野における改善である。また、固体の誘電体を拡張から一部または全部排除する前記構造の電気機械的な性質により、ＲＦ信号損失が低減され、機械的にコンプライアントな（伸縮性により適合する）インターフェース領域をハードウェアに直接作製する機会が実現される。
【００２５】
例えば例示的な構成の１つにおいて、前記レベルのテスト・インターフェース・ユニット１００は、上述の特徴を設けた複数の構造を含むことができる。前記被測定物１０６との前記メークブレーク接続は、コンタクタ・プローブ・アセンブリ１０１で行うことができ、前記被測定物１０６のＤＣラインの前記プリント基板１０５への拡張は、インターポーザ１０４により実現でき、前記被測定物１０６のＲＦ回路の拡張に加えて、当該被測定物からの前記ＤＣ回路および前記ＲＦ回路双方の配線は、ＲＦコネクタ１０３を有する３Ｄプローブインターフェース層１０２により提供できる。上記の拡張、メークブレーク接続、およびＲＦ信号配線の３つの特徴は、それぞれ３つの別個の構造１０１、１０２、１０４により提供できるが、他の構成も可能であり、その場合、前記３つの別個の構造１０１、１０２、１０４は単一体の一体型部品により提供される。
【００２６】
また、本発明に係るウエハーレベルのテスト・インターフェース・ユニットの他の例示的構成例として、ウエハーレベルのテスト・インターフェース・ユニット５００は、プローブインターフェース層５０２を含むことができ、このプローブインターフェース層５０２は、前記ＲＦコネクタ１０３を当該プローブインターフェース層５０２の下面に配置するために、前記被測定物１０６からのＲＦ信号を当該プローブインターフェース層５０２の下面へと配線する（図５）。このような構成では、前記ＲＦコネクタ１０３が前記プローブインターフェース層５０２の反対側に配線され、前記インターポーザ１０４を通過するＤＣ信号に送られるため、テスト・インターフェース・ユニットのアセンブリにより大きな空間を提供する。このような構成は、前記コネクタと前記ＤＵＴとの間の間隔保持についてテストを必要とするシンギュレート済みのダイ若しくはダイのグリッド、またはマルチチップモジュール（ｍｕｌｔｉ−ｃｈｉｐ  ｍｏｄｕｌｅ：ＭＣＭ）装置をテストする上で適している。さらに、図３に示したものと同様なウエハーレベルのテスト・インターフェース・ユニット６００は、任意選択で、前記ＲＦコネクタ１０３とプローブインターフェース層１０２間に設けられたインターポーザ１１７を含むことができ、このインターポーザ１１７は当該アセンブリの機械的な剛性を高めるとともに、ＤＣおよび／またはＲＦ配線および／または埋め込まれ若しくは表面実装された受動または能動回路に付加的な空間を生み出す。前記インターポーザ１１７は、アルミナ基板、プリント基板、または他の任意の適切な材料を有することができ、これにより前記コネクタ１０３とプローブインターフェース層１０２間に電気接触をもたらす。
【００２７】
図７は、図３のテスト・インターフェース・ユニットの一部断面の３Ｄ平面図を概略的に例示したもので、さらに、前記プローブインターフェース層１０２内およびインターポーザ１０４内における同軸線１０７の配線と、前記プリント基板１０５内の非同軸伝送線路１１１とを示している。能動または受動素子１１０は、前記プリント基板１０５の上部に設けられ、または当該プリント基板に埋め込まれる。また１０５は、プローブカード上部またはコネクタ層に対してインターフェース接触層としても作用する。このようなプローブカード上部および前記ＤＣ基板１０５は、電力およびＩ／Ｏを前記ＤＵＴに送り、当該テストシステムの電子機器にインターフェース接続するが、当該テストシステムは通常なら残りの部分にインターフェース接続する上でシールド伝送線路は不要である。プローブインターフェース層１０２とコンタクタ・プローブ・アセンブリ１０１と前記被測定物１０６との間の前記インターフェース詳細を図８に例示する。具体的にいうと、前記コンタクタ・プローブ・アセンブリ１０１に、ポゴピン１１３をハウジング１１９に内設して含めることができる。そのようなポゴピンのアレイは、例えば穴を伴うクラムシェル（二つ折りの）シースを使って適合性のコネクタ層１０１を形成することにより、作製できる。前記ポゴピン１１３は、前記被測定物１０６の片面の個々のはんだバンプまたはパッド１１２と、前記プローブインターフェース層１０２の各中心導体１０７との間に電気的および機械的な接続をもたらすよう構成できる。図８の右側は、３Ｄプローブインターフェース層１０２の小さな斜視断面図を示したもので、この３Ｄプローブインターフェース層１０２のシールドＲＦ伝送線路１０７がコンプライアントなコンタクタ１１８の中心と電気的にインターフェース接続することを強調しており、この場合、前記コンタクタ１１８は両端伸縮型のポゴピンを備え、当該ポゴピン１１３のコンタクタ上部のみ示されている。前記ＤＣおよびＲＦ信号の配線を補助するとともに前記被測定物１０６とプリント基板１０５間でピッチを整合させる前記プローブインターフェース層１０２の拡張態様の一例については、さらに図２５で示し、説明する。
【００２８】
前記コンタクタ・プローブ・アセンブリ１０１は、はんだ、接着剤、エポキシ、または単なる機械的接触により、前記プローブインターフェース層１０２に取り付けられる。これらのような接着剤材料により、前記１０２の下側外面を１０１に固定できる。１０１は、前記ポゴピンおよびハウジングの構造に応じて導電材料またはそれ以外で作製できる。前記ポゴピン１１３の上面は、平坦にでき、または１０２片面の前記中心導体１０７と、それに対向するＤＵＴの接触表面間の機械的および電気的な接続の改善に適した任意の形状を有するようにもできる。この場合、図９は、ハウジング構造で１０１を形成する両面コンプライアント・インターフェース・コネクタの２Ｄアレイを使って、「ｂｅｄ  ｏｆ  ｎａｉｌｓ（インサーキットテスター）」概念の詳細を示している。ここで１０１は、一定数の両端バネ式のコンタクタまたはコネクタ（ポゴピン）から成り、１１８は、各ポゴピン１１３の中心コンタクタである。図９に示す両端伸縮型のポゴピンは、２つのコンタクタ端部１１８と、内部バネ１１０３と、ハウジング１１９とから成る。図７の項目１０１に示すように、単一端伸縮型のポゴピンを使用してもよい。前記プローブインターフェース層１０２の他の例示的構成、特に前記ポゴピン１１３用ハウジングの代替構成については、図１０〜１７に例示する。
【００２９】
図１０〜１３は、例えば、コンタクタ・プローブ・アセンブリ１０１の部分断面破断図を概略的に例示したもので、両端伸縮型のポゴピン１１３とそれに伴うハウジング上部１０１１およびハウジング下部１０１２を示している。前記ハウジング部分１０１１、１０１２は、非導電材料、例えばアルミナ、ガラス、または任意の適切なセラミック材料、または半導体材料で製作できる。前記ハウジング部分１０１１、１０１２は、ドライエッチング、深掘り反応性イオンエッチング、および／またはレーザー穴あけにより製作できる。ハウジング上部１０１９および／またはハウジング下部には、口径段差またはテーパー形状のビアを含めることができる（図１１）。さらに、ハウジング上部およびハウジング下部１０１１、１０１２に代えて、ハウジング上部、下部、および中間部１０１５、１０１６、１０１７を前記ハウジングに含めることもできる（図１５）。前記ハウジング中間部１０１６は、組み立てたとき、前記ポゴピンアセンブリが前記ハウジング上部および下部１０１５、１０１７間に閉じ込められるよう、前記上部および下部１０１５、１０１７より大きくできる。代替製造アプローチとして、前記コンタクタ・プローブ・アセンブリ１０１のハウジング１０１３は、図１４に示すように、ＰｏｌｙＳｔｒａｔａ（登録商標）技術に保護層１０１４を加えて前記ポゴピン１１３と前記ハウジング１０１３の導電層間の電気接触を防ぐようにしたもので製作することもできる。他の製造方法としては、適切な材料の３Ｄ印刷などがある。
【００３０】
前記コンタクタ・プローブ・アセンブリ１０１の構成の変形形態に加え、前記プローブインターフェース層１０２の構成の変形形態が望ましい場合もある。例えば、図１６は、前記プローブインターフェース層の代替構成２０２の断面図を概略的に例示したものである。このプローブインターフェース層２０２には、拡大された端部２１９を含む中心導体２０７を含めることができ、前記拡大された端部２１９により、前記中心導体２０７とポゴピン１１３との間の電気的および機械的な接触を改善できる。中心導体２０７は、比較的小さい断面幅と前記拡大された端部２１９とを同時に有することができ、これにより前記プローブインターフェース層２０２内で中心導体２０７に付加的な空間が得られ、したがってより効果的な配線が提供される。また、前記拡大された端部２１９は、前記プローブインターフェース層２０２の空洞２０３内に引き込んで保護することができる。図１７において、プローブインターフェース層３０２は、このプローブインターフェース層３０２内の異なる高さで、例えばこのプローブインターフェース層３０２の空洞３１１、３１３内で終端する中心導体３０７、３０８、３０９を含むことができる。同時に、コンタクタ・プローブ・アセンブリ３０１は、各前記中心導体３０７、３０８、３０９の終端高さに合わせた高さの異なるポゴピンアセンブリ３１６、３１７、３１８を含むことができ、これらの中心導体にポゴピンアセンブリ３１６、３１７、３１８が電気的および機械的に接触する。
【００３１】
さらにポゴピンアセンブリに加えて、ポゴピン１１３以外の構造を、本発明のコンタクタ・プローブ・アセンブリ１０１内に利用することもでき、それは例えばＰｏｌｙＳｔｒａｔａ（登録商標）の中心導体バネ８０７である。中心導体を使ったコンプライアント層の作製は、複数の方法で行える。例えば、図１８は本発明に係る例示的なプローブ８００の一部の断面図を概略的に例示したもので、プローブ８００は、ＰｏｌｙＳｔｒａｔａ（登録商標）工程で製作できるバネ領域８０７を備えた中心導体８０２を有する。具体的にいうと、前記プローブアセンブリ８００は、同軸構造をもたらすよう外部導体８１５に内設された中心導体８０２を含むことができる。前記中心導体８０２にはバネ部８０７を含めることができ、このバネ部８０７は屈曲または偏向でき、被測定物との接触中に領域８０７の前記中心導体８０２が圧縮運動できるようにする。この中心導体８０２は、誘電体支持部８１６により前記外部導体８１５内で支持できる。このようなバネは、例えば平面内で蛇行する若しくは３Ｄらせん状の、１回若しくはそれ以上反復されるＣ字状の部分であってよい。あるいは、本発明に係るプローブアセンブリ８２５の同軸中心導体８２８にカンチレバー領域８０２７を含めて、そのカンチレバー領域を中心に、領域８２６で非導電体により固定された当該中心導体８２８が枢動または回転または屈曲するようにもできる（図１９）。
【００３２】
また、図２０において、プローブアセンブリ８３０内での同軸中心導体８３７の動きは、この中心導体８３７と同軸外部導体８３５との間に設けられた誘電体支持部材８３６の屈曲または曲がりに影響されうる（図２０）。図２２では、誘電体支持部材８５６は曲がるのではなく、同軸中心導体８５７と外部導体８５５との間に設けられて枢動し、前記中心導体８５７が動けるようにする（図２２）。また、前記中心導体８５７は、前記外部導体８５５に対して十分動くため、被測定物のはんだバンプ８５２が当該プローブアセンブリ８５０の前記同軸外部導体８５５内で遮蔽されるようにできる。さらに図２１において、本発明のプローブアセンブリ８４０は、同軸中心導体８４７および被測定物が物理的に接触することなく動作可能である。その代わり、前記同軸中心導体８４７は、被測定物と通信するアンテナとして動作するよう構成できる。この同軸中心導体アンテナ８４７は、同軸外部導体８４５内に配置して、その内部で誘電体支持部材８４６により支持できる（図２１）。図２３において、本発明のプローブアセンブリ８６０は遮蔽体、例えば遮蔽壁８６１を含むこともでき、これにより当該プローブアセンブリ８６０内で隣接しあう２つの被測定物８６６、８６７間のクロストークが最小限に抑えられて、複数サイト、または複数チップ、またはウエハーレベルのテストが容易になる（図２３）。
【００３３】
さらにマルチデバイステストを容易にするため、スイッチ８７８（ＭＥＭＳスイッチであってよい）を、複数の被測定物８７１〜８７４とＲＦコネクタ８７６間に設けることができる。図１および２は、４×４ノンブロッキング型スイッチマトリックスの斜視図および詳細な拡大断面図を例示したものである。図１には、同軸入力領域を伴う計８つのポートが、当該装置の４辺のそれぞれに２つずつある。スイッチングは、１×４（ＳＰ４Ｔ）ＲＦ−ＭＥＭＳスイッチ９３で行い、この場合、Ｒａｄａｎｔ  ＭＥＭＳ社（米国マサチューセッツ州Ｌｉｔｔｌｅｔｏｗｎ）の部品（品番ＲＭＳＷ２４０）を８つ使用している。ノンブロッキング型４×４スイッチマトリックスを作製するため、これら８つの１×４スイッチを相互接続するバイナリ同軸配線は、すべてＰｏｌｙＳｔｒａｔａ（登録商標）Ｃｏａｘｉａｌ網（ネットワーク）を使って行われ、このネットワークはＲＦシールド同軸交差部もすべて提供する。図２は、ＭＥＭＳ  ９３がこの場合、いかにワイヤーボンドを使ってフェイスアップ実装および相互接続されるかわかりやすく示している。またフリップチップを使って、そのようなスイッチをＰｏｌｙＳｔｒａｔａスイッチングファブリックに接合することもできる。前記８つのＲＦの左右へ伸びるＩ／Ｏはマトリックス９５に入出し、当該スイッチの操作に必要なＤＣ制御線９４も見られる。図１および２は、このようにダイレベルのスイッチを同軸配線ファブリックに実装する方法を例示している。同様に図２４は、本発明に基づき、各一連の被測定物８７１〜８７４（図３では１０６で示した）における複数のＲＦ出力８７５の各々が前記スイッチ８７８に接続され、転じてそのスイッチ８７８がプローブインターフェース層１０２に選択的に接続できることをブロック図形式で示している。そのため、スイッチ８７８を前記プローブインターフェース層１０２または図６に示した任意選択的インターポーザ１１７と集積することで、コネクタ１０３およびケーブル配線の数を低減できる可能性がある。スイッチングがなければ、被測定物１０６の対応する各回路に別個のＲＦおよびＤＣ同軸線（およびＲＦコネクタ１０６）が必要になり、当該コンタクタ・プローブ・アセンブリの複雑さとコストは増大する。ＲＦおよびＤＣスイッチを任意の表面上に、または場合によりＰｏｌｙＳｔｒａｔａ（登録商標）ファブリック１０２内に集積でき、あるいはテスターアセンブリの必要に応じて他の位置に追加できることは明らかなはずである。また、前記スイッチ８７８および／または同軸線８９０は、プローブインターフェース層１０２内またはその表面上に設けられる。さらに、図示した前記スイッチ８７８および前記同軸線８９０は前記プローブインターフェース層１０２に接続されているが、前記スイッチ８７８および／または前記同軸線８９０は、前記インターポーザ１０４内またはその表面上に設けてもよい。
【００３４】
図２５は、空気同軸構造（ａｉｒ−ｃｏａｘ  ｓｔｒｕｃｔｕｒｅ）を使用する展開工程（ｆａｎｎｉｎｇ  ｏｕｔ  ｐｒｏｃｅｓｓ）を示した図である。底面図は、前記プローブインターフェース層１０２における小ピッチの接点を示しており、透視図はそれらの展開および再配線を示している。上面図は、前記接点の展開後の新たな位置を示している。図２６は、ＲＦまたはＤＣが前記プローブインターフェース層１０２の両側に配線された状態を示したものである。
【００３５】
図２７は、同軸線のもたらす配線密度および高い絶縁性により、前記プローブインターフェース層１０２の片側だけにＲＦまたはＤＣラインをすべて配線できるため、より多くのＤＵＴ  １０６を同時に測定できるようになった状態を示している。図２８は、３Ｄ同軸線の配線寸法を十分微細化することで、前記プローブインターフェース層１０２の片側だけに２つのＤＵＴを並列に配線できることを示した図である。図２９は、４つのＤＵＴをプローブしている状態を示しており、図２８の構造を繰り返すことにより同時にテストする被測定物数をスケールできることを実証している。
【００３６】
図３０は、同時にテストするＤＵＴ数の別の増加態様を示したもので、これは前記プローブインターフェース層の鏡像を加えることにより実現される。このウエハーレベルのテスト・インターフェース・ユニット１００は、同時にテスト中の８つの被測定物を示しているが、これより多数のものも同様に実装できる。配線および展開は、ウエハー上での特定のＤＵＴ配置またはテストパターンに合わせて構成することもできる。
【００３７】
図３１は、微細加工した垂直型カード９００を使った新規性のある構成を示したもので、この垂直型カード９００は、図３の前記コンタクタ・プローブ・アセンブリ１０１、前記プローブインターフェース層１０２、および前記インターポーザ１０４のうち１若しくはそれ以上の機能を提供し、かつ、これを置き換えることができる。例えば、伝送線路９０７は、被測定物１０６の微細な配線ピッチを、ＲＦまたはＤＣコネクタ用の間隔に広げることができる。前記同軸伝送線路９０７の中心導体は、前記コンタクタ・プローブ・アセンブリ１０１の前記ポゴピン１１３がもたらすバネ機能を代替できるバネ部、例えば９０２を含むことができる。任意選択で、このバネ部９０２は省略できる（図３３）。複数の垂直型カード９００を、例えば、はんだ付けまたは機械的な取り付けにより組み立てると、垂直型カード９００のアレイを作製できる（図３１〜３４）。同軸線の配線をさらに促進するため、図３４では、共通の垂直型スペーストランスフォーマ（または拡張）基板９１０内へ小口径の同軸線９０１を配線する能力で実現される新規性のあるアーキテクチャも示している。図１６に関連して説明した別個のコンタクタ層、または図３１に関連して説明したモノリシックなコンタクタのどちらかから来る信号は、前記垂直型スペーストランスフォーマ９１０の片側のみで配線できる。片側のみ配線すると、配線する側を切り替えることにより、隣接しあう垂直型基板９１０を互いにずらすことができる。このような構成を使うと、Ｎ×Ｎテストプローブアレイの作製が可能になる。図３５は、図３４に示した互いにずらす技術を使った、シングルチップテスター用またはｎ×ｎテスター用の新規性のあるＤＣおよびＲＦ配線装置９２０を示したものである。ＤＣおよびＲＦは分割して９２０の異なる表面から出すことができる。ＤＣ出力配線９２３およびＲＦコネクタ９２４は、この装置９２０の側部に設けられる。前記ＤＣ出力９２３は、柔軟なケーブル９２１を使って最終回路基板に配線できる。このＤＣコネクタ９２３は、同軸線の微細加工の一部であってよく、前記フレックスケーブルにはんだ付けできる。このアーキテクチャにより、被測定物から出力Ｉ／Ｏまでに必要とされる密度について、前記コネクタ・スペーストランスフォーマを改善できるようになる。
【００３８】
図３６は、ある点で図１８のプローブと同様な例示的プローブを示したものであり、共通のグランド９００および中心導体９０７には、ＰｏｌｙＳｔｒａｔａ（登録商標）工程で製作される領域９０２にバネを含めて、前記プローブ１０２の前記ポゴピンと同じ機能をもたらして、前記コンタクタ・プローブ・アセンブリ１０１を置き換えることができる。ここで示した概念では、中心導体を蛇行させながら蛇行領域のＯＤの制御を保つことにより、バネとして機能し若干たわみながら、伝送線路としても機能する領域を実現できることを実証している。この場合、前記外部導体用には２００  ｕｍ  ＩＤが示されているが、前記内部導体は内部で中央に位置合わせされ、８０  ｕｍ  ＯＤを有する。これは中実の中心導体である代わりに、交互に逆向きの「Ｃ」字状部分を形成する１０ｕｍの層で作製されており、各「Ｃ」は、弾性限界内で変形することにより圧縮および非平面との接触を可能する小さな屈曲部である。この例は、前記屈曲部またはバネ領域の前記「Ｃ」部が図面内で左右のみに蛇行しているが、前後への蛇行も可能であり、あるいは任意方向へ屈曲してたわめるよう前後左右の組み合わせも可能であることを示している。伝送線路をバネまたはコンプライアントな領域と組み合わせる他の多くの機械的設計も選択できる。そのようなバネと伝送線路との組み合わせが確実に電気的に機能するよう、図示したような構造をＡＮＳＹＳ社製ＨＦＳＳを使ってシミュレートし、示したようにバネを圧縮しても適切に低いリターンロス（反射減衰量）を得ることができた。有限要素（ｆｉｎｉｔｅ  ｅｌｅｍｅｎｔ：ＦＥ）法で機械的解析を行わなければならないように、有効長、容量、およびインダクタンスは、当該バネがいかに形成され、どの程度圧縮されるかに基づくため、ＦＥ電磁解析が必要とされる。この新規性のあるアプローチでは、最高１００ＧＨｚまで非常に良好なＲＦ整合が得られ、９０７、９００、および９０２を有するテスト構造についてシミュレートした応答に示されているように、被測定線の遮蔽、低い挿入損失、および高い絶縁性がもたらされる。この微細加工バネでは、最低２００μｍ以下まで非常に微細なピッチを実現できる。
【００３９】
図３７は、ウエハーレベルのテスト・インターフェース・ユニット１００を示したものである。前記プローブインターフェース層１０２の３Ｄ配線能力により、前記ＰＣＢ  １０５と当該プローブインターフェース層間に間隔が生まれる。この間隔により、受動または能動素子３７１が前記ＰＣＢまたは前記プローブインターフェース層１０２の上面に集積可能になる。受動素子３７１を集積できることにより、より高密度の回路が可能になり、ＰＣＢ設計および／または前記プローブインターフェース層１０２の複雑さが低減され、前記ＤＵＴ  １０６のテスト性能が改善される。
【００４０】
図３８は、同軸線内の受動素子３８１、例えばキャパシタ、抵抗、および／または能動素子、例えばダイオードまたはトランジスタの集積を示したものである。これらの受動素子は、前記中心導体１０７の両側、または前記中心導体１０７と前記外部導体１０９間の片側だけのどちらかに集積できる。このような能動または受動素子３８１の前記中心導体１０７上におけるインライン集積も可能である。前記空気同軸構造も、誘電体支持部８２６を集積できる。このような能動および／または受動素子を集積して、高速デジタル信号用にチューニング機能またはデカップリング機能を提供する能力は、非常に重要である。被測定物に近接したこれらの素子の微細集積は、伝送線路のインダクタンスによる寄生作用を最小限に抑えることにより、付加的な性能を提供する。
【００４１】
以上に述べた本発明の利点等は、当業者であれば、本明細書の上記説明から明確に理解されるであろう。そのため、当業者であれば、本発明の広義の発明概念を逸脱しない範囲で上記の実施形態を変更または修正できることが理解されるであろう。従って、本発明は本明細書に説明した特定の実施形態に限定されず、添付の請求項に記載した本発明の要旨に含まれるすべての変更形態を含むよう意図されていると理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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