(57)【特許請求の範囲】
【請求項１】
集積回路(IC)であって、
リンクレイヤ回路と、
前記リンクレイヤ回路と動作可能に結合されるリンクブリッジであって、前記リンクブリッジはシリアライザを備える、リンクブリッジと、
前記リンクブリッジに動作可能に結合され、かつ4つ以下のレーンを有するバスに結合するように構成される、バスインターフェースと
を備え、
前記シリアライザは、前記リンクレイヤ回路から前記リンクブリッジにおいて受信されたユニバーサルシリアルバス(USB)トランシーバマクロセルインターフェース(UTMI)シグナリングをハイスピード(HS)メッセージにシリアライズするように構成され、前記リンクブリッジは、前記HSメッセージを用いて、前記バスを通して遠隔物理レイヤ(PHY)チップに送信するために、シリアライズされたUTMIシグナリングを前記バスインターフェースに渡すように構成され、前記UTMIシグナリングは、UTMI制御、ロースピード(LS)データ、およびフルスピード(FS)データからなるグループから選択される、集積回路(IC)。
【請求項２】
前記バスインターフェースは、
双方向シングルエンド配線のための単一のピン、
双方向差動配線対のための2つのピン、
2つの単方向シングルエンド配線のための2つのピン、または
2つの単方向差動配線対のための4つのピン
を備える、請求項1に記載のIC。
【請求項３】
前記リンクブリッジは、前記バスから受信された前記HSメッセージをデシリアライズするように構成されるデシリアライザを備える、請求項1に記載のIC。
【請求項４】
前記UTMIシグナリングはUTMI+シグナリングである、請求項1に記載のIC。
【請求項５】
前記リンクブリッジは、USB2.0のFSターンアラウンドタイムを満たすように、パルス幅を測定し、かつエッジをカウントすることによって、メッセージを復号するように構成される、請求項1に記載のIC。
【請求項６】
集積回路(IC)であって、
物理レイヤ(PHY)回路と、
前記PHY回路と動作可能に結合され、かつシリアライザを備える、PHYブリッジと、
ユニバーサルシリアルバス(USB)バスを結合するように構成されるUSBインターフェースと、
前記PHYブリッジに動作可能に結合され、4つ以下のレーンを有するバスに結合するように構成されるバスインターフェースと
を備え、
前記シリアライザは、前記PHY回路から前記PHYブリッジにおいて受信されたUSBトランシーバマクロセルインターフェース(UTMI)シグナリングをハイスピード(HS)メッセージにシリアライズするように構成され、前記PHYブリッジは、前記HSメッセージを用いて、前記バスを通して遠隔リンクレイヤチップに送信するために、シリアライズされたUTMIシグナリングを前記バスインターフェースに渡すように構成され、前記UTMIシグナリングは、UTMI制御、ロースピード(LS)データ、およびフルスピード(FS)データからなるグループから選択される、
集積回路(IC)。
【請求項７】
物理レイヤ(PHY)回路とリンクレイヤ回路との間で通信するための方法であって、
第1の集積回路(IC)において、リンクレイヤ回路によって生成されたユニバーサルシリアルバス(USB)トランシーバマクロセルインターフェース(UTMI)シグナリングをハイスピード(HS)メッセージとしてシリアライズするステップと、
シリアライズされたUTMIシグナリングを、前記HSメッセージとして、4本以下の配線からなるバスを介して遠隔PHY ICに送信するステップであって、前記UTMIシグナリングは、UTMI制御、ロースピード(LS)データ、およびフルスピード(FS)データからなるグループから選択される、送信するステップと
を含む、方法。
【請求項８】
前記送信するステップは、
1-ワイヤ双方向シングルエンドバスを介して送信するステップ、
2-ワイヤ単方向シングルエンドバスのうちの1つの配線を介して送信するステップ、
双方向差動配線対を介して送信するステップ、または
単方向差動配線対を介して送信するステップ、
を含む、請求項7に記載の方法。
【請求項９】
J-state、K-state、SE0およびDisable信号を、USB2.0のFSターンアラウンドタイムを満たすことができるstate HSメッセージに符号化するステップをさらに含む、請求項7に記載の方法。
【請求項１０】
パルス幅を測定し、かつエッジをカウントすることによって、前記state HSメッセージを復号するステップをさらに含む、請求項9に記載の方法。
【請求項１１】
前記シリアライズされたUTMIシグナリングを送信するステップは、UTMI+制御イベントをHSメッセージとして送信するステップを含む、請求項7に記載の方法。
【請求項１２】
前記UTMI+制御イベントへの応答を単一のHSメッセージとして受信するステップをさらに含む、請求項11に記載の方法。
【請求項１３】
J-state、K-state、SE0およびDisableを含むFS linestate情報を、USB2.0のFSターンアラウンドタイムを満たす十分に短いHSメッセージに符号化するステップをさらに含む、請求項7に記載の方法。
【請求項１４】
USB2.0のFSターンアラウンドタイムを満たすような方法で、パルス幅を測定しかつエッジをカウントすることによって、メッセージを復号するステップをさらに含む、請求項7に記載の方法。
【請求項１５】
単一のHSメッセージを用いて、リンクブリッジにおいてUTMI制御イベントを通信するステップと、
欠落したメッセージまたはメッセージ衝突から再生するように、前記遠隔PHY ICから結果として生じる応答を、単一のHSメッセージとして受信するステップと
をさらに含む、請求項7に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、参照により内容全体が本明細書に組み込まれる、2014年6月16日出願の“USB LINK TO PHY SERIAL INTERFACE”と題する米国仮特許出願第62/012,888号の優先権を主張する。
【０００２】
本出願は、参照により内容全体が本明細書に組み込まれる、2015年6月15日に出願の“LINK LAYER TO PHYSICAL LAYER (PHY) SERIAL INTERFACE”と題する米国特許出願第14/739,439号の優先権を主張する。
【０００３】
本開示の技術は包括的には、リンクレイヤと物理レイヤとの間の通信に関する。
【背景技術】
【０００４】
コンピューティングデバイスが現代の社会において普及してきた。これらのコンピューティングデバイスは、マイクロプロセッサおよび他の集積回路に依存している。スマートフォンのようなモバイルコンピューティングデバイス、およびデスクトップコンピュータのような固定コンピューティングデバイスのいずれにおいても、一般的に、そのようなICのサイズを縮小することに向かう傾向がある。デバイスサイズが縮小するにつれて、内部電圧レール上で搬送される電圧も下がる。
【０００５】
IC内の電圧レール上の電圧は一般的に下がってきているが、いくつかのICは、より高いシグナリング電圧を必要とする物理レイヤ(PHYとも呼ばれる)を含む。たとえば、システムオンチップ(SoC)は、遠隔周辺機器(たとえば、メモリ、マウス、キーボードなど)と通信するために設計されたユニバーサルシリアルバス(USB)物理レイヤを有する場合がある。USBは一般的に、シグナリングのために3.6ボルトを必要とする。電圧レールが1.8ボルトを搬送する場合、物理レイヤがIC内に留まるには、電圧ダブラが必要とされる。電圧レールが1.2ボルトを搬送する場合、物理レイヤがIC内に留まるには、電圧トリプラが必要とされる。そのような電圧乗算構造は必ずしも信頼性があるとは限らない。
【０００６】
電圧問題に対する1つの解決策は、物理レイヤを、SoC ICの外部に、すなわち、別のIC(たとえば、電力管理集積回路(PMIC))に移し、2つのIC間にリンクレイヤ/物理レイヤブリッジを有することである。しかしながら、数多くのリンクレイヤ/物理レイヤプロトコルが複数のレーンまたはチャネルを必要とする。たとえば、USBトランシーバマクロセルインターフェース(UTMI)は32チャネルを有し、UTMI+は、56ものチャネルを有する場合がある。通常、チャネルは専用の電気的接続(たとえば、配線)を必要とし、したがって、USB物理レイヤをリンクレイヤから取り除くには、SoC ICとPHY ICの両方において32ピンを必要とすることになる。通常のSoC ICは、USBのような相対的に重要でないインターフェースにこの数多くのピンを専用に割り当てることはできない。
【０００７】
この問題に対処するために、UTMI+ローピンインターフェース(ULPI:UTMI+ Low Pin Interface)、シリアルリンクPHYインターフェース(SLPI)およびエンベデッドUSB2(eUSB:embedded USB2)を含む種々の解決策が提案されてきた。ULPIは依然として8ピンまたは12ピンを必要とし、IC-IC間通信にとって商業的に実用的でないことがわかっている。SLPIは、差動モードにおいて使用される2つのピンのみを必要とする。しかしながら、SLPIは、レジスタアクセスのために4つのシグナリング方法およびデータ転送のための2つのシグナリング方法を規定し、管理するのが難しいことがわかっている。同様に、eUSBは2つのピンを使用し、1つのタイプのシグナリングの場合にシングルエンドモードにおいて、別のタイプのシグナリングの場合に差動モードにおいて使用される。どのモードが使用されているかを判断するために、ステートマシンが活動を追跡する。最終的な結果として、eUSBはレジスタアクセスのための1つのシグナリング方法を有し、データ転送のために2つのシグナリング方法を有し、制御情報の転送のために2つのシグナリング方法を有する。eUSB内の複数のシグナリング方法は煩わしい。さらに、SLPIおよびeUSBは、差動ドライバ、差動レシーバ、差動終端およびスケルチ検出器のような機能のためにSoC IC内にアナログ回路を必要とする電気的インターフェースを規定する。PHYをSoC ICに移す利点のうちの1つは、SoC IC上で必要とされるアナログ回路設計の量を削減することである。アナログ機能をSoC IC上に持ち続けることによって、PHYをSoC ICに移す利点が十分には実現されない。したがって、複数のIC間でリンク/PHY通信を可能にする、少ないピン数の簡単なシグナリング方式が依然として必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００８】
発明の詳細な説明において開示される態様は、リンクレイヤ/物理レイヤ(PHY)シリアルインターフェースを含む。例示的な態様では、システムオンチップ(SoC)集積回路(IC)が、リンクレイヤ回路を含み、遠隔ICがユニバーサルシリアルバス(USB) PHY回路を含む。4本以下の配線を有するバスが2つのICを接続する。リンクブリッジがリンクレイヤ回路と通信し、リンクレイヤ回路から受信されたUSBトランシーバマクロセルインターフェース(UTMI)シグナリングを、遠隔ICに送信するための高速(HS)メッセージとしてシリアライズする。また、リンクブリッジは、遠隔IC上のUSB PHY回路からHSメッセージを受信する。リンクブリッジはHSメッセージをデシリアライズして、UTMIシグナリングを抽出し、抽出されたUTMIシグナリングをリンクレイヤ回路に渡す。このようにしてUTMIシグナリングをHSメッセージにシリアライズすることによって、2つのIC間の配線数が最小化され、単一の配線まで少なくなり得る。デジタル入力/出力(I/O)パッドのみを必要とする電気的インターフェースを規定することによって、USBのためにSoC IC内に必要とされるアナログ回路の量が著しく削減される。さらに、制御情報およびデータのためにHSメッセージを使用することによって、USB PHY回路の状態を知る必要がなくなり、複雑な同期方式も不要になる。さらに、HSメッセージを使用することによって、相対的に厳しい待ち時間要件を満たすことができる相対的に速いターンアラウンドタイムが可能になる。
【０００９】
この関連で、一態様では、ICが提供される。ICはリンクレイヤ回路を備える。また、ICは、リンクレイヤ回路に動作可能に結合されるリンクブリッジを備える。リンクブリッジはシリアライザを備える。また、ICは、リンクブリッジに動作可能に結合されるバスインターフェースも備える。バスインターフェースは、4つ以下のレーンを有するバスに結合するように構成される。シリアライザは、リンクレイヤ回路から、リンクブリッジにおいて受信されたUTMIシグナリングをシリアライズするように構成される。リンクブリッジは、HSメッセージを用いて、バスを通して遠隔PHYチップに送信するために、シリアライズされたUTMIシグナリングをバスインターフェースに渡すように構成される。UTMIシグナリングは、UTMI制御、ロースピード(LS)データおよびフルスピード(FS)データからなるグループから選択される。
【００１０】
別の態様では、ICが提供される。ICはPHY回路を備える。また、ICはPHY回路に動作可能に結合されるPHYブリッジを備える。PHYブリッジはシリアライザを備える。また、ICは、USBバスに結合するように構成されるUSBインターフェースも備える。また、ICは、PHYブリッジに動作可能に結合されるバスインターフェースも備える。バスインターフェースは、4つ以下のレーンを有するバスに結合するように構成される。シリアライザは、PHY回路から、PHYブリッジにおいて受信されたUTMIシグナリングをシリアライズするように構成される。PHYブリッジは、HSメッセージを用いて、バスを通して遠隔リンクレイヤチップに送信するために、シリアライズされたUTMIシグナリングをバスインターフェースに渡すように構成される。UTMIシグナリングは、UTMI制御、LSデータおよびFSデータからなるグループから選択される。
【００１１】
別の態様では、PHY回路とリンクレイヤ回路との間で通信するための方法が提供される。本方法は、第1のICにおいて、リンクレイヤ回路によって生成されたUTMIシグナリングをシリアライズするステップを含む。また、本方法は、シリアライズされたUTMIシグナリングを、4本以下の配線からなるバスを介して、HSメッセージとして遠隔PHY ICに送信するステップを含む。UTMIシグナリングは、UTMI制御、LSデータおよびFSデータからなるグループから選択される。
【図面の簡単な説明】
【００１２】
【図１】中にリンクレイヤ回路と物理レイヤ(PHY)回路の両方を有する、例示的な従来のシステムオンチップ(SoC)集積回路(IC)のブロック図である。
【図２】本開示の例示的な態様による、例示的な双方向シングルエンド1-ワイヤリンクレイヤ/PHYシリアルインターフェースシステムのブロック図である。
【図３】本開示の例示的な態様による、例示的な2-ワイヤ単方向シングルエンドリンクレイヤ/PHYシリアルインターフェースシステムのブロック図である。
【図４】本開示の例示的な態様による、例示的な2-ワイヤ双方向差動エンドリンクレイヤ/PHYシリアルインターフェースシステムのブロック図である。
【図５】本開示の例示的な態様による、例示的な4-ワイヤ単方向二差動エンドリンクレイヤ/PHYシリアルインターフェースシステムのブロック図である。
【図６】SoC IC内のリンクレイヤとPHYとの間でパケットがどのように転送されるかを示す信号対タイミング図である。
【図７】PHYからリンクレイヤにパケットがどのように転送されるかを示す信号対タイミング図である。
【図８】フルスピード(FS)シグナリングターンアラウンドタイム要件への準拠を示す信号対タイミング図である。
【図９】レジスタパケットコマンド信号の構造を表形式で示す図である。
【図１０】制御パケットコマンド信号の構造を表形式で示す図である。
【図１１】USBリセット動作中にUTMIシグナリングを通信するために使用される異なる制御パケットおよびシンボルの信号対タイミング図である。
【発明を実施するための形態】
【００１３】
ここで図面を参照しながら、本開示のいくつかの例示的な態様が説明される。「例示的」という語は、本明細書において「一例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」として本明細書において説明されるいずれの態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきではない。
【００１４】
詳細な説明において開示される態様は、リンクレイヤ/物理レイヤ(PHY)シリアルインターフェースを含む。例示的な態様では、システムオンチップ(SoC)集積回路(IC)が、リンクレイヤ回路を含み、遠隔ICがユニバーサルシリアルバス(USB)PHY回路を含む。4つ以下の配線を有するバスが2つのICを接続する。リンクブリッジがリンクレイヤ回路と通信し、リンクレイヤ回路から受信されたUSBトランシーバマクロセルインターフェース(UTMI)シグナリングを、遠隔ICに送信するための高速(HS)メッセージとしてシリアライズする。また、リンクブリッジは、遠隔IC上のUSB PHY回路からHSメッセージを受信する。リンクブリッジはHSメッセージをデシリアライズして、UTMIシグナリングを抽出し、抽出されたUTMIシグナリングをリンクレイヤ回路に渡す。このようにしてUTMIシグナリングをHSメッセージにシリアライズすることによって、2つのIC間の配線数が最小化され、単一の配線まで少なくなり得る。デジタル入力/出力(I/O)パッドのみを必要とする電気的インターフェースを規定することによって、USBのためにSoC IC内に必要とされるアナログ回路の量が著しく削減される。さらに、制御情報およびデータのためにHSメッセージを使用することによって、USB PHY回路の状態を知る必要がなくなり、複雑な同期方式も不要になる。さらに、HSメッセージを使用することによって、相対的に厳しい待ち時間要件を満たすことができる相対的に速いターンアラウンドタイムが可能になる。
【００１５】
本開示の例示的な態様に取り組む前に、図1を参照しながら、従来のリンクレイヤ/PHYインターフェースの簡単な概説が与えられる。本開示の例示的な態様の検討が、図2を参照しながら、以下で開始する。
【００１６】
この関連で、図1は、中にリンクレイヤ回路12とPHY回路14の両方を有する例示的な従来のSoC IC10のブロック図である。SoC IC10は制御システム16も含み、制御システムはマイクロプロセッサなどとすることができる。リンクレイヤ回路12は、PHY回路14との間でUTMIシグナリングを搬送する配線20(1)〜20(32)を有するバス18を通して、PHY回路14と通信する。リンクレイヤ回路12とPHY回路14との間で通信するためにUTMI+が使用される場合には、バス18は56本の配線(図示せず)を有する場合があることを理解されたい。PHY回路14はUSBインターフェース22と通信し、USBインターフェース22は、メモリ要素、キーボード、マウスなどの遠隔周辺機器(図示せず)と通信するためにUSBコネクタ24に結合する。USBインターフェース22は、十分に理解されているように、その中にプラグ26が挿入されるメス型ソケットを含むことができる。プラグ26は、4本または5本の導体を含むことができ、それらの導体はケーブル28の中に束ねられる。すなわち、大部分のUSBコネクタは4本の導体(Vbus、D+、D-、接地)を有するが、ミニおよびマイクロUSBコネクタは、タイプAコネクタであるか、タイプBコネクタであるかを指示するIDコネクタを有する。USB3.0は、十分に理解されているように、2つのさらなるツイストペア(SSTx+、SST、SSRx+、SSRx-)を有する場合がある。
【００１７】
引き続き図1を参照すると、配線20(1)〜20(32)が存在することによって、リンクレイヤ回路12とPHY回路14との間でUTMIシグナリングを効率的に通信できるようになる。そのような配線20(1)〜20(32)の使用は、リンクレイヤ回路12とPHY回路14の両方が同じチップ上に存在するときには最適である。しかしながら、デバイスサイズが縮小し続けるにつれて、SoC IC10内のトランジスタが耐えることができる電圧は、1.8ボルトまで、さらには1.2ボルトまで減少しつつある。対照的に、PHY回路14のための電圧は、USB標準規格によって設定され、依然として3.6ボルトのままである。したがって、設計者は、SoC IC10からPHY回路14を取り除くように圧力をかけられる。しかしながら、通常のSoC ICは、USB PHY/リンクインターフェースのような相対的に重要でない機能にこの数多くのピンを専用に割り当てる余裕がない可能性があるので、取り除かれたPHY回路14(図示せず)とSoC IC10との間に32本の配線を有するのは実用的ではない。よりピン数の少ないUTMIローピンインターフェース(ULPI)であっても、通常のSoC ICにとっては多すぎる。
【００１８】
本開示の例示的な態様によれば、その間にあるバス内の配線の数を、SoC ICが受け入れる余裕がある数まで最小化しながら、SoC ICからPHY回路を取り除くことができるようになる。さらなる態様によれば、異なるICに異なる電圧を供給できるようになり、それにより、より良好な低電力の実施態様を提供する。本開示のさらなる態様によれば、USBコネクタ(たとえば、USBコネクタ24)のモードが問題にならないように、リンクレイヤ回路とPHY回路との間のシグナリングを簡略化できるようになる。簡略化されたシグナリングは、それでも、リンクとPHYとの間の明示的なUTMIシグナリングを、かなりの程度まで保存する。UTMIは業界において定着しているので、UTMIシグナリングを保存することは、回路の開発に要する時間および製品デバッグ時間を短縮するのを助ける。デジタル入力/出力(I/O)パッドのみを必要とする電気的インターフェースを規定することによって、SoC IC内に必要とされるアナログ回路の量が削減される。最終的な利点として、本開示の例示的な態様によれば、USB2.0に完全に準拠し、具体的には、USB2.0によって必要とされるターンアラウンドタイムに準拠する実施態様が可能になる。簡略化されたシグナリングインターフェースは、以下の図面において、UTMIシリアルインターフェース(USI)と呼ばれる場合がある。
【００１９】
この関連で、図2は、本開示の例示的な態様による、例示的な双方向シングルエンド1-ワイヤリンクレイヤ/PHYシリアルインターフェースシステム30のブロック図である。システム30は、双方向1-ワイヤバス36によって結合されるSoC IC32およびPHY IC34を含む。SoC IC32、PHY IC34および双方向1-ワイヤバス36は、十分に理解されているように、プリント回路基板(PCB)38上に位置決めすることができる。SoC IC32は、制御システム40を含み、制御システム40は、マイクロプロセッサなどとすることができ、制御およびステータスレジスタ(CSR)、割込みコントローラ(Interrupt)および位相同期ループ(PLL)を含む。また、SoC IC32は、接続46によって動作可能に結合されるリンクレイヤ回路42およびリンクブリッジ44を含む。例示的な態様では、接続46は、32本の配線を含み、その上でUTMIシグナリングを搬送する。代替の例示的な態様では、接続46は56本の配線を含み、その上でUTMI+シグナリングを搬送する。さらに別の代替の例示的な態様では、接続46は、8本または12本の配線を含み、その上でULPIシグナリングを搬送する。制御システム40は、リンクブリッジ44にクロック信号を渡すことができ、レジスタアクセス信号および/または割込みも、リンクブリッジ44と制御システム40との間で渡される場合がある。また、SoC IC32は、リンクブリッジ44に動作可能に結合され、双方向1-ワイヤバス36に結合するように構成されるバスインターフェース48を含む。バスインターフェース48はピンとすることができる。
【００２０】
引き続き図2を参照すると、PHY IC34は、双方向1-ワイヤバス36に結合するように構成されるバスインターフェース50を含む。バスインターフェース50はピンとすることができる。PHYブリッジ52が、バスインターフェース50に動作可能に結合される。また、PHY IC34は、接続56によってPHYブリッジ52に動作可能に結合されるPHY回路54を含む。例示的な態様では、接続56は32本の配線を含み、その上でUTMIシグナリングを搬送する。代替の例示的な態様では、接続56は56本の配線を含み、その上でUTMI+シグナリングを搬送する。さらに別の代替の例示的な態様では、接続56は、8本または12本の配線を含み、その上でULPIシグナリングを搬送する。PHY回路54は、USBインターフェース58と通信し、USBインターフェース58は、図1のUSBインターフェース22に類似、または同一の従来のUSBインターフェースとすることができる。
【００２１】
引き続き図2を参照すると、リンクブリッジ44は、リンクレイヤ回路42からUTMIシグナリング(たとえば、本明細書において使用されるときに、UTMIという用語は、UTMI1.0、UTMI1.05、UTMI+およびULPIを含む)を受信する。シリアライザ60がUTMIシグナリングをHSメッセージにシリアライズし、リンクブリッジ44は、双方向1-ワイヤバス36を介して遠隔PHY IC34に送信するために、HSメッセージをバスインターフェース48に渡すように構成される。リンクブリッジ44内のデシリアライザ62が、双方向1-ワイヤバス36を介して遠隔PHY IC34からバスインターフェース48を通して受信されたHSメッセージを取り込み、受信されたHSメッセージをUTMIシグナリングにデシリアライズし、UTMIシグナリングはリンクレイヤ回路42に渡される。同様に、PHYブリッジ52は、PHY回路54からUTMIシグナリングを受信する。シリアライザ64がUTMIシグナリングをHSメッセージにシリアライズし、PHYブリッジ52は、双方向1-ワイヤバス36を介してSoC IC32に送信するために、HSメッセージをバスインターフェース50に渡すように構成される。PHYブリッジ52内のデシリアライザ66が、双方向1-ワイヤバス36を介してSoC IC32からバスインターフェース50を通して受信されたHSメッセージを取り込み、受信されたHSメッセージをUTMIシグナリングにデシリアライズし、UTMIシグナリングはPHY回路54に渡される。HSメッセージは8ビットシンボル、コマンドパケット、またはデータパケットとすることができることを理解されたい。
【００２２】
引き続き図2を参照すると、双方向1-ワイヤバス36によって、SoC IC32とPHY IC34との間でシングルエンドシグナリングが可能になる。他の例示的な態様は異なる信号を可能にし、図3〜図5に示される。しかしながら、大部分の要素は同じままであるので、再び説明されない。
【００２３】
この関連で、図3は、本開示の例示的な態様による、例示的な2-ワイヤ単方向シングルエンドリンクレイヤ/PHYシリアルインターフェースシステム70のブロック図である。システム30の双方向1-ワイヤバス36の代わりに、システム70は2-ワイヤバス72を含み、配線72AはPHY IC34に送信するための単方向シングルエンド接続であり、配線72Bは、SoC IC32に送信するための単方向シングルエンド接続である。システム70において、バスインターフェース48およびバスインターフェース50はそれぞれ2つのピンを含むことができる。
【００２４】
図4は、本開示の例示的な態様による、例示的な2-ワイヤ双方向差動エンドリンクレイヤ/PHYシリアルインターフェースシステム80のブロック図である。双方向1-ワイヤバス36または2-ワイヤバス72の代わりに、システム80は2-ワイヤバス82を含み、2-ワイヤバスは双方向差動エンド接続である。システム80において、バスインターフェース48およびバスインターフェース50はそれぞれ2つのピンを含むことができる。
【００２５】
図5は、本開示の例示的な態様による、例示的な4-ワイヤ単方向二差動エンドリンクレイヤ/PHYシリアルインターフェースシステム90のブロック図である。双方向1-ワイヤバス36、2-ワイヤバス72または2-ワイヤバス82の代わりに、システム90は4-ワイヤバス92を含み、バスは、HSメッセージをPHY IC34に搬送する第1の単方向2-ワイヤ差動エンド接続94と、HSメッセージをSoC IC32に搬送する第2の単方向2-ワイヤ差動エンド接続96とを含む。システム90において、バスインターフェース48およびバスインターフェース50はそれぞれ4つのピンを含むことができる。
【００２６】
ここで、バス36、72、82および92を介して与えられるHSメッセージを見るために、Table 1(表1)が参照され、Table 1(表1)はHSメッセージのバイナリコードを示す。
【表１】
0006517243.tif 000002
【００２７】
Table 1(表1)において言及されるように、4つのシンボル(J、K、シングルエンドゼロ、ディスエーブル、またはそれぞれj_smbl、k_smbl、se0_smbl、およびdis_smbl)と、コマンドパケットのためのコマンド同期ワード(cmd_sync)と、HSデータパケットのためのデータ同期ワード(dat_sync)とが存在する。シンボルおよびコマンドのこの組合せによって、許容可能な待ち時間レベルで、SoC IC32とPHY IC34との間でUTMIシグナリングを渡すことができるようになる。配線およびピンの数が少ないことにより、コストを抑制できるようになり、それでも回路設計を簡単なままにすることができる。シグナリングに関して、以下にさらに詳細に論じられる。
【００２８】
cmd_syncは12ビットであることに留意されたい。12ビット同期ワードによって、受信要素が、クロックおよびデータ再生(CDR)回路の時間を同期させることができるようになる。対照的に、シンボルは8ビットのみであり、フルスピード(FS)シグナリングのタイミング制約およびFSパケットターンアラウンドタイムを満たすのを助ける。ロースピード(LS)およびFSデータパケットは、シンボルを用いて、SoC IC32とPHY IC34との間で転送される。j_smblはJ-stateを示し、k_smblはK-stateを示し、se0_smblはSE0状態を示し、dis_smblは、PHY IC34が出力ドライバをディスエーブルすべきであることを示す。より短いシンボルによって、それらのシンボルを最小の待ち時間で復号できるようになる。同様に、リセット、chirp、サスペンド、リジュームおよびリモートウェイクアップのようなUSB動作中にSoC IC32とPHY IC34との間でラインステート(line-state)情報を転送するために、シンボルが使用される場合がある。UTMI制御シグナリングは、コマンドパケットを用いて、SoC IC32とPHY IC34との間で明示的に転送される。各メッセージ間で、バス36、72、82または92は、アイドル状態に保持され、最小限の電力を消費する。
【００２９】
より理解を深めるのを助けるために、図6は、FSパケットがSoC IC32からPHY IC34までどのように転送されるかを示す信号対タイミング図100である。リンクレイヤ回路42がlink_txvalid UTMI信号102をアサートするとき、リンクブリッジ44が、第1のj_smbl106で開始して、一連のシンボル(j_smblおよびk_smbl)104をPHY IC34に送信する。第1のj_smbl106は、PHY IC34に、108によって全体的に表される出力ドライバ(phy_ser_txenまたはPHYシリアル送信イネーブル)をイネーブルさせ、USBインターフェース58のD+/D-ライン上にJ-stateをドライブする(110において全体的に表される)。リンクブリッジ44によって送信される次の7シンボルは、PHY IC34のUSBインターフェース58に、D+/D-ライン上にUSB FS同期ワードを出力させ、USB FS同期ワードはKJKJKJKKからなる(112において全体的に表される)。その後、リンクブリッジ44は、一連のシンボル(j_smblおよびk_smbl)116において、FSパケットペイロード114をPHY IC34に送信する。リンクがlink_txvalid 118をデアサートするとき、リンクブリッジ44は、一連のシンボルのパケット終了120をPHY IC34に送信する。これらのシンボルの最初のシンボルはse0_smbl 122であり、シンボルは、PHY IC34に、D+/D-ライン上にSE0状態124をドライブさせる。第2のシンボルはj_smbl 126であり、第3のシンボルはdis_smbl 128であり、シンボルは、PHY IC34に、phy_ser_txen(130において全体的に表される)をディスエーブルすることによってUSBインターフェース58のD+/D-ラインをドライブするのを中止させる。
【００３０】
図7は、PHY IC34からリンクレイヤ回路42にLSおよびFSパケットがどのように転送されるかを示す信号対タイミング図140である。PHY IC34が、USBインターフェース58のD+/D-ラインをドライブしていない(すなわち、phy_ser_txenがイネーブルされない)場合には、PHY回路54がUSBインターフェース58のD+/D-ライン(142において全体的に表される)上で遷移を検出するたびに、PHYブリッジ52は、リンクブリッジ44に対応するシンボルを送信する。したがって、図示されるように、D+/D-ラインがK-stateに遷移するとき(144において全体的に表される)、PHYブリッジ52は、k_smbl 146をリンクブリッジ44に送信する。その後、リンクブリッジ44は、K-stateを、link_linestate [1:0]と呼ばれるUTMI信号を介してリンクに送信する。その後の遷移148および150はそれぞれj_smbl 152およびk_smbl 154を生成し、それ以降も同様である。D+/D-ラインがSE0156を受信するとき、PHYブリッジ52はse0_smbl 158を送信する。
【００３１】
USBプロトコル下で、デバイスがUSBホストからFSパケットを受信するとき、デバイスは、6.5FSビット時間未満のターンアラウンドタイム内にパケットに応答することを要求される。このタイミング要件が図8に示されており、図8は信号対タイミング図170である。信号対タイミング図170は、D+/D-ライン上のSE0172の終了と、D+/D-ライン上の次のK-stateの開始174との間の時間が、6.5FSビット時間未満であることを示す。以下のTable 2(表2)に示されるように、ターンアラウンド遅延のこの6.5FSビット時間は、PHY、PHYブリッジ、リンクブリッジ、リンク、リンクブリッジ、PHYブリッジおよびPHYを通しての遅延からなる。詳細には、Table 2(表2)は、60MHz周期(本明細書においてprdsと呼ばれる場合もある)を想定する遅延源を要約しており、UTMI1.05によって割り振られるバジェットと、本開示の例示的な態様のバジェット(推奨最大値と題する欄)とを比較する。図8に戻ると、6.5FSビット時間のターンアラウンドタイムを達成するために、リンクブリッジ44がj_smbl 176を受信する時点と、リンクレイヤ回路42にJ-state178を出力する時点との間の時間は、60MHzの2周期未満、すなわち、16HSビット時間未満でなければならない。同様に、PHYブリッジ52がk_smbl 180を受信する時点と、PHY回路54にK-state182を出力する時点と間の時間は、60MHzの2周期未満、すなわち、16HSビット時間未満でなければならない。j_smblおよびk_smblのために使用されるシンボルが、CDR回路によって復号される必要がある同期ワードおよびペイロードを有していたなら、16HSビット時間の復号時間を満たすことはできなかったであろう。
【表２】
0006517243.tif 000003
【００３２】
CDR回路に関連付けられる遅延を回避するために、Table 1(表1)内のシンボルは、短い(8HSビット時間長のみである)ように、そして最小限の待ち時間で復号できるように規定される。これらのシンボルを復号する1つの方法は、以下の機能を有する回路による。第1の機能は、480MHzクロック(PLLによって生成される場合がある)の立ち上がりエッジおよび立ち下がりエッジにおいてバス36、72、82または92をサンプリングする。この機能が、アイドル状態と、その後に、1の少なくとも3つのHSビットとを検出する場合には、到来するメッセージはコマンドパケットまたはデータパケットではなく、リセットまたは割込みのために使用される場合があるシンボルまたは長いパルスのいずれかである。第2の回路機能は、アイドル状態が終了して10HSビット時間後に、バス36、72、82または92をサンプリングする。10HSビット時間後に、バス36、72、82または92の状態が0である場合には、到来するメッセージはシンボルであり、パルスではない。第3の回路機能は、アイドル状態以降のバス36、72、82または92上の立ち上がりエッジの数をカウントする。2つの立ち上がりエッジが存在する場合には、シンボルはk_smblである。3つの立ち上がりエッジが存在する場合には、シンボルはse0_smblである。1つの立ち上がりエッジが存在する場合には、シンボルはj_smblまたはdis_smblのいずれかである。480MHzクロックの立ち上がりエッジにおいてバス36、72、82または92をサンプリングする第1の機能が、アイドル状態後に1の6HSビット時間以上を検出する場合には、シンボルはdis_smblである。そうでない場合には、シンボルは、j_smblである。そのような回路は、最小限の待ち時間を有し、したがって、16HSビット時間未満でシンボルを復号することができる。
【００３３】
リンクにおいて1つまたは複数のUTMI制御信号が変化する場合には、リンクブリッジ44は、PHYブリッジ52にコマンドパケットを送信する。PHYブリッジ52は、アクノレッジパケットで応答する。2つのタイプのコマンドパケット、すなわち、レジスタパケットおよび制御パケットが存在する。レジスタパケットのフォーマットが図9に示される。同様に、制御パケットのフォーマットが図10に示される。いずれのタイプのパケットも、パケットを開始するためにTable 1(表1)の同じcmd_syncを使用する。同様に、いずれのパケットも29ビット長である。レジスタパケットは、PHY回路54においてレジスタから読み出し、レジスタに書き込むために、リンクレイヤ回路42によって使用される。PHY IC34は、同じレジスタ書込みパケットでリンクレイヤ回路42に応答する。リンクレイヤ回路42が、送信されたものと同じ値でPHY IC34から返送されるアクノレッジパケットを受信し損なう場合には、リンクレイヤ回路42はリトライする。PHY IC34において、リンクレイヤ回路42に通信されなければならないイベントが生じる場合には、PHY IC34は、リンクレイヤ回路42に割込みパルスを送信することができる。リンクレイヤ回路42は、PHY IC34内の割込みステータスレジスタを読み出すことによって応答する。
【００３４】
図10に示されるように、制御パケットは、リンクレイヤ回路42から到来するいくつかのUTMI制御信号(たとえば、opmode、xcrsel、termsel、suspendm、txvalidおよびtdat)と、PHY回路54から到来するいくつかのUTMI制御信号(たとえば、linestate、hostdisc、iddigおよびbvalid)とを通信する。リンクレイヤ回路42からのUTMI制御信号が変化するとき、リンクブリッジ44は、PHYブリッジ52に制御パケットを送信する。この制御パケットは、リンクレイヤ回路42におけるUTMI制御信号の最新の値を含む。PHYブリッジ52がこの制御パケットを受信するとき、PHYブリッジ52は、PHY回路54に最新のUTMI出力信号を適用し、PHY回路54からのUTMI制御信号が変化するのを短時間だけ待つ。この時間後に、PHYブリッジ52は、アクノレッジとして、制御パケットをリンクブリッジ44に返送する。リンクブリッジ44からの元の制御パケットはack_reqビットを有し、ビットは、リンクブリッジ44がアクノレッジパケットを期待していることをPHY IC34に指示する。PHYブリッジ52がリンクブリッジ44にアクノレッジパケットを返送するとき、PHYブリッジ52は、リンクブリッジ44への制御パケットにおいてack_reqビットを設定する必要はない。リンクブリッジ44がPHY IC34からのアクノレッジパケットを受信しない場合には、リンクブリッジ44は、初期の制御パケットをリトライすることになる。
【００３５】
PHYブリッジ52が、リンクブリッジ44から制御パケットが送信されるのと同時に、linestate変化を通信するシンボルを送出する場合には、PHYブリッジ52は、制御パケットを受信しないことになり、アクノレッジは送信されないことになり、リンクブリッジ44は制御パケットを再送することになる。PHYブリッジ52がリンクブリッジ44からリトライ制御パケットを受信する場合には、PHYブリッジは、アクノレッジパケットで応答する。アクノレッジパケットは、更新された値linestateを含むので、衝突イベントの場合であっても、PHY IC34とリンクレイヤ回路42との間ですべてのUTMI制御情報が確実に交換される。
【００３６】
さらに、制御パケットの提案された規定によれば、リセット、chirp、サスペンド、リジュームおよびリモートウェイクアップのUSB動作中に生じるUTMI制御イベントは、2つの制御パケットを交換することで、リンクブリッジ44とPHYブリッジ52との間でロバストに通信することができる。対照的に、レジスタパケットが使用されているなら、同じ情報は6パケットおよび割込みパルスを必要とするだろう。したがって、本構成は、いくつかの取り得る代替形態に対して待ち時間を削減する。
【００３７】
図11は、USBリセット動作中にUTMIシグナリングを通信するために使用される異なる制御パケットおよびシンボルの信号対タイミング図200である。上から6つのライン202は、リンクにおけるUTMI制御信号を示す。次のライン204は、リンクブリッジ44によって送信されるメッセージを示す。次のライン206は、PHYブリッジ52によって送信されるメッセージを示す。次の6つのライン208は、PHY IC34におけるUTMI制御信号を示す。最後のライン210は、USBインターフェース58のD+/D-ラインを示す。典型的なトランザクションを調べることによって、UTMIシグナリングを通信するために制御パケットおよびアクノレッジパケットが使用される方法を見ることができる。xcvrsel、opmode、txvalidおよびtxdatがリンクブリッジ44において変化する結果212、リンクブリッジ44は、PHYブリッジ52に単一の制御パケットを送信する(214)。その際、PHYブリッジ52は、リンクブリッジ44へのUTMI制御信号を更新する(214)。この更新によって、D+/D-ライン上の値が変化し216、それにより、PHY linestate上に変化が生じる結果となる(218)。PHYブリッジ52は、この変化が完了するのにかかる時間を待ち、その後、リンクブリッジ44にアクノレッジパケットを返送する(220)。アクノレッジパケットはPHYブリッジ52からのlinestateの最新の値を含むので、リンクブリッジ44は、リンクブリッジ44に返送されるK-stateのこの最新の値をドライブすることができる(222)。
【００３８】
本明細書において開示される態様によるDRAMインターフェースのためのPHYシリアルインターフェースは、任意のプロセッサベースデバイス内に設けられるか、または組み込まれる場合がある。例は、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、定置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、スマートフォン、タブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤおよび自動車を含むが、これらに限らない。
【００３９】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子ハードウェア、またはメモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実現できることを、当業者はさらに理解されよう。本明細書において説明されるデバイスは、例として、回路、ハードウェア構成要素、IC、またはICチップにおいて利用される場合がある。本明細書において開示されるメモリは、任意のタイプおよびサイズのメモリとすることができ、所望の任意のタイプの情報を記憶するように構成することができる。この互換性を明確に示すために、様々な例示的構成要素、ブロック、モジュール、回路、およびステップが、その機能に関して上記で全般的に説明された。そのような機能がどのように実現されるかは、特定の応用分野、設計上の選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、特定の適用分野ごとに様々なやり方で上記の機能を実現できるが、そのような実施態様の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
【００４０】
本明細書において開示される態様に関して説明される種々の例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書において説明される機能を実行するように設計されたそれらの任意の組合せにおいて実現または実行することができる。プロセッサは、マイクロプロセッサである場合があるが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンである場合がある。プロセッサは、コンピューティングデバイスの組合せ(たとえば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成)として実現される場合もある。
【００４１】
本明細書において開示される態様は、ハードウェアにおいて、また、ハードウェアに記憶された命令において具現される場合があり、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在する場合がある。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態では、記憶媒体は、プロセッサと一体である場合がある。プロセッサおよび記憶媒体は、ASIC内に存在する場合がある。ASICは、リモート局内に存在する場合がある。代替形態では、プロセッサおよび記憶媒体は、個別構成要素として、リモート局、基地局、またはサーバ内に存在する場合がある。
【００４２】
本明細書の例示的な態様のいずれかにおいて説明される動作ステップは、例および考察を提供するために説明されることにも留意されたい。説明される動作は、図示されるシーケンス以外の多数の異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明される動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられる1つまたは複数の動作ステップが組み合わせられる場合がある。流れ図内に示される動作ステップは、当業者に容易に明らかになるように、多数の異なる変更を受ける場合があることを理解されたい。また、情報および信号を種々の異なる技術および技法のいずれかを使用して表すことができることは、当業者には理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
【００４３】
本開示のこれまでの説明は、当業者が本開示を作製または使用することを可能にするために提供される。本開示に対する種々の修正は、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲を逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書において説明される例および設計に限定されることを意図せず、本明細書において開示される原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
【符号の説明】
【００４４】
10  SoC IC
12  リンクレイヤ回路
14  PHY回路
16  制御システム
18  バス
20(1)  配線
20(32)  配線
22  USBインターフェース
24  USBコネクタ
26  プラグ
28  ケーブル
30  PHYシリアルインターフェースシステム
32  SoC IC
34  PHY IC
36  双方向1-ワイヤバス
38  プリント回路基板(PCB)
40  制御システム
42  リンクレイヤ回路
44  リンクブリッジ
46  接続
48  バスインターフェース
50  バスインターフェース
52  PHYブリッジ
54  PHY回路
56  接続
58  USBインターフェース
60  シリアライザ
62  デシリアライザ
64  シリアライザ
66  デシリアライザ
70  PHYシリアルインターフェースシステム
72  2-ワイヤバス
72A  配線
72B  配線
80  PHYシリアルインターフェースシステム
82  2-ワイヤバス
90  PHYシリアルインターフェースシステム
92  4-ワイヤバス
94  第1の単方向2-ワイヤ差動エンド接続
96  第2の単方向2-ワイヤ差動エンド接続
100  信号対タイミング図
104  一連のシンボル(j_smblおよびk_smbl)
106  第1のj_smbl
108  出力ドライバ
112  USB FS同期ワード
114  FSパケットペイロード
116  一連のシンボル(j_smblおよびk_smbl)
118  link_txvalid
120  パケット終了
122  se0_smbl
124  SE0状態
126  j_smbl
128  dis_smbl
140  信号対タイミング図
142  D+/D-ライン
148  遷移
150  遷移
152  j_smbl
154  k_smbl
156  SE0
158  se0_smbl
170  信号対タイミング図
172  SE0
174  次のK-stateの開始
176  j_smbl
178  J-state
180  k_smbl
182  K-state
200  信号対タイミング図
202  ライン
204  ライン
206  ライン
208  ライン
210  ライン
【図１】
0006517243.tif 000004
【図２】
0006517243.tif 000005
【図３】
0006517243.tif 000006
【図４】
0006517243.tif 000007
【図５】
0006517243.tif 000008
【図６】
0006517243.tif 000009
【図７】
0006517243.tif 000010
【図８】
0006517243.tif 000011
【図９】
0006517243.tif 000012
【図１０】
0006517243.tif 000013
【図１１】
0006517243.tif 000014