(57)【特許請求の範囲】
【請求項１】
自動試験システムにおいて使用されるべく適合されたチャネル回路であって、
少なくとも１つの時刻仕様入力端子を含むエッジ発生器と、
ｍ個のエッジの一セットの時刻仕様を出力するべく適合されたタイミング発生器と、
エッジを出力するｎ個で一グループのタイミングバーニヤと、
前記エッジ発生器の前記少なくとも１つの時刻仕様入力端子に結合されるとともに、低減されたセットの時刻仕様を前記タイミングバーニヤに出力するエッジステアリング回路と
を含み、
前記低減されたセットの時刻仕様は、前記タイミング発生器により出力される前記一セットの中の時刻仕様のうちの選択されたものに基づき、
ここで、ｎ＜ｍであり、
前記一グループのタイミングバーニヤは、一回のテスターサイクル内に２回以上使用されるタイミングバーニヤを少なくとも一つ含む、チャネル回路。
【請求項２】
前記エッジステアリング回路は、前記時刻仕様のうちの前記選択されたものを使用して、前記ｍ個のエッジのうちの少なくとも一部を時間的に順序付けることにより規定されたシーケンスにおける前の時刻仕様のエッジと同じエッジに関連付けられる時刻仕様を省略する、請求項１のチャネル回路。
【請求項３】
ドライバをさらに含み、
前記少なくとも１つの時刻仕様入力端子にはＨＩ駆動信号及びＬＯ駆動信号が入力される、請求項１のチャネル回路。
【請求項４】
前記自動試験システムは複数の連続テスターサイクルを規定する試験システムクロックを含み、
低減されたセットの時刻仕様を前記タイミングバーニヤに出力する前記エッジステアリング回路は、前記複数の連続テスターサイクルの各連続テスターサイクル内の一セットの時刻仕様を処理するように構成され得る、請求項１のチャネル回路。
【請求項５】
前記ｍ個のエッジの前記時刻仕様はプログラム可能である、請求項１のチャネル回路。
【請求項６】
自動試験システムであって、
出力端子と第１の時刻仕様入力端子と第２の時刻仕様入力端子とを含むドライバであって、前記第１の時刻仕様入力端子におけるエッジに応答して前記出力端子における信号を第１の状態に駆動し、前記第２の時刻仕様入力端子におけるエッジに応答して前記出力端子における信号を第２の状態に駆動するように構成可能なドライバと、
第１の複数の時刻仕様と第２の複数の時刻仕様とを受信するとともに第３の複数の時刻仕様と第４の複数の時刻仕様とを出力するようにされた回路であって、前記第３の複数の時刻仕様と前記第４の複数の時刻仕様とはまとまって、前記第１の複数の時刻仕様と前記第２の複数の時刻仕様とがまとまって規定する一シーケンスのエッジと同じである一シーケンスのエッジを規定し、前記第３の複数の時刻仕様と前記第４の複数の時刻仕様とはまとまって、前記第１の複数の時刻仕様と前記第２の複数の時刻仕様とにまとまって含まれるタイミングエッジの数未満となる数の時刻仕様を含む、回路と、
第１セットのタイミングバーニヤであって、前記第１セットにおけるタイミングバーニヤのそれぞれは、前記回路に結合されたタイミングバーニヤ入力端子と、前記ドライバの前記第１の時刻仕様入力端子に結合されたタイミングバーニヤ出力端子とを含み、前記第１セットにおけるタイミングバーニヤのそれぞれは、それぞれのタイミングバーニヤ入力端子において前記第３の複数の時刻仕様のうちの１つの時刻仕様を受信し、前記それぞれのタイミングバーニヤ入力端子において受信された前記時刻仕様から決定された時刻に前記タイミングバーニヤ出力端子においてエッジを発生するように適合された、第１セットのタイミングバーニヤと、
第２セットのタイミングバーニヤであって、前記第２セットにおける前記タイミングバーニヤのそれぞれは、前記回路に結合されたタイミングバーニヤ入力端子と、前記ドライバの前記第２の時刻仕様入力端子に結合されたタイミングバーニヤ出力端子とを含み、前記第２セットにおけるタイミングバーニヤのそれぞれは、それぞれのタイミングバーニヤ入力端子において前記第４の複数の時刻仕様のうちの１つの時刻仕様を受信し、前記それぞれのタイミングバーニヤ入力端子において受信された前記時刻仕様から決定された時刻に前記タイミングバーニヤ出力端子においてエッジを発生するように適合された、第２セットのタイミングバーニヤと
を含み、
前記第１セットのタイミングバーニヤ及び前記第２セットのタイミングバーニヤの少なくとも一方は、一回のテスターサイクル内に２回以上使用されるタイミングバーニヤを少なくとも一つ含む自動試験システム。
【請求項７】
前記自動試験システムはさらに時刻セットメモリを含み、
前記時刻セットメモリは、それぞれが複数の時刻仕様を含む複数の時刻セットを格納するように構成され、
前記時刻セットメモリは、選択入力を含み、前記選択入力における値に基づき選択されたタイミングセット内の複数の時刻仕様を出力するように適合され、
前記自動試験システムはさらに、
ピンデータメモリと、
前記時刻セットメモリを前記回路に結合するタイミング発生器であって、前記第１の複数の時刻仕様と前記第２の複数の時刻仕様を生成するために、前記選択されたタイミングセット内の前記時刻仕様と前記ピンデータメモリからの値とを組み合わせるように構成され得るタイミング発生器と
を含む、請求項６の自動試験システム。
【請求項８】
前記第１の時刻仕様入力端子にはＨＩ駆動信号が入力され、
前記第２の時刻仕様入力端子にはＬＯ駆動信号が入力される、請求項６の自動試験システム。
【請求項９】
第１の複数の時刻仕様と第２の複数の時刻仕様とはまとまってｍ個の時刻仕様を含み、
前記第３の複数の時刻仕様と前記第４の複数の時刻仕様とはまとまってｎ個の時刻仕様を含み、
ここで、２ｎ≦ｍである、請求項６に記載の自動試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体は、被試験デバイス（ＤＵＴ：ｄｅｖｉｃｅ−ｕｎｄｅｒ−ｔｅｓｔ）を試験するための信号を発生する処理を自動化した自動試験機（ＡＴＥ）により試験され得る。「テスター」とよばれることがあるＡＴＥを使用することにより、チップを高スループットで効果的に試験することが可能である。
【背景技術】
【０００２】
多くのタイプの試験では、テスターの動作は、それぞれがＤＵＴ上の試験点（「ピン」とよばれることがある）へ接続される一定数のチャネルの各チャネル内の事象信号により制御される。事象信号は、チャネルに関連付けられたタイミング発生器により発生され、ピンエレクトロニクスへ送信される。ピンエレクトロニクスはドライバと比較器とを含む。ドライバへ印可される場合、事象信号は「エッジ」と呼ばれることがある。いくつかのエッジは、発射されると、ドライバにＨＩ出力を駆動させる。他のエッジは、発射されると、ドライバにＬＯ出力を駆動させる。これらのエッジのどれが発射するかとテスターサイクル内の発射する時刻とを規定することにより、デジタル刺激信号が規定され得る。同様に、比較器へ結合された事象信号（「ストローブ」と呼ばれることがある）は、ＨＩ信号又はＬＯ信号を試験するように比較器を制御し、ＤＵＴの出力と期待値とを比較できるようにする。これらの比較の結果は、例えばＤＵＴが適切に動作しているかどうかを判断するために又は試験における後続工程を制御するためなどＤＵＴを試験する際に使用される。
【０００３】
テスターが多くの異なるタイプの半導体装置を試験できるようにするために、テスターはプログラム可能であり得る。試験パターンは、ＤＵＴ上の各試験点へ印加する信号、ＤＵＴから読み出されることが期待される信号、及び試験信号の発生又は測定を制御する事象信号の時刻など様々なパラメータを規定し得る。ＤＵＴを試験する場合、刺激信号を発生し測定時刻を制御する際に精度が必要である。
【０００４】
この精度は事象信号の精密なタイミングによって実現される。テスターサイクルは試験システムクロックの複数のサイクル間持続し得る。したがって、テスターサイクル内の事象信号のタイミングは試験システムクロックのパルスをカウントすることにより決定され得る。しかし、試験システムクロックは所望タイミング分解能を提供しないかもしれない。より高い分解能は、試験システムクロックの周期をカウントするカウンタに加えて、タイミングバーニヤ（ｔｉｍｉｎｇ  ｖｅｒｎｉｅｒ）の使用により事象信号のタイミングを制御するエッジ発生器により達成され得る。
【０００５】
バーニヤは、信号内の事象をテスタークロックの周期の分数だけ遅延させ得る。したがって、各事象信号は、テスターサイクルの開始後の試験システムクロックのプログラムされた数のサイクルをカウントし次に事象を示す信号を発生するカウンタにより、部分的に発生され得る。この信号は、さらなる遅延を導入するようにプログラムされるバーニヤへの入力として提供され得る。カウンタとバーニヤにより導入される遅延との組み合わせは、試験システムクロックのサイクルより高い精度でもって精密に時刻調整された事象を提供する。
【０００６】
本願の様々な態様及び実施形態は以下の図面を参照して説明される。添付図面は必ずしも原寸に比例していないということを理解すべきである。複数の図面に出現する要素は、出現するすべての添付図面において同じ参照番号により示される。
【図面の簡単な説明】
【０００７】
【図１】いくつかの実施形態によるテスターの概略図である。
【図２】テスターの従来のチャネル回路のブロック図である。
【図３】いくつかの実施形態によるテスターのチャネル回路のブロック図である。
【図４】いくつかの実施形態によるエッジステアリング（ｅｄｇｅ  ｓｔｅｅｒｉｎｇ）回路のブロック図である。
【発明を実施するための形態】
【０００８】
本発明者らは、機能を低下させることなく自動試験装置のコスト及び複雑性を低減する技術を認識し理解した。いくつかの態様では、自動試験システム内のタイミングバーニヤの数は、試験システムにより出力される駆動信号をプログラムする際のユーザ柔軟性を低下することなく低減され得る。このような低減は、いつエッジが発生するかの指示を出力するバーニヤへエッジの時刻仕様を動的にステアリングする回路により実現され得る。この時刻仕様に基づき、ステアリング回路は、１サイクルのテスター動作の所望出力を生成するようにドライバを制御するために必要とされるエッジの総数を低減し得る。必要なエッジの数を低減することにより、各テスタチャンネル内のバーニヤの数は低減され得、テスターハードウェアはより少ないバーニヤでもって設計され得る。このようなテスターハードウェアは、同じ機能を提供する従来のテスター設計より、小さくかつ低コストであり得、少ない電力を消費し得、及び／又は少ない熱を放散し得る。
【０００９】
したがって、タイミング発生器により生成される時刻仕様のステアリングを行うためのシステムと方法が開示される。この能力は本明細書では「スマートエッジステアリング」と呼ばれる。スマートエッジステアリングは、エッジの時刻仕様を規定する入力を受信する工程と、受信した時刻仕様入力に基づきエッジの発射順を決定する工程と、発射順に従って時刻仕様を順序付ける工程と、時刻仕様を連続化する工程と、連続化された時刻仕様を出力する工程とのうちの一以上を含み得る方法により行われ得る。連続化された時刻仕様は、低減された数の必要エッジを規定し得る。これらの時刻仕様は、規定時刻に試験信号をＤＵＴへ送信させるためにドライバへ印加される一以上のエッジを発生するためにピンエレクトロニクスにおける駆動データと組み合わせられ得る。
【００１０】
その代りにまたは追加的に、テスター内のエッジステアリングは、同じテスターサイクル内に複数のエッジを出力させるために複数のエッジ仕様を同じバーニヤへステアリングし得る。このようなステアリングはまた、所望信号を発生するようにドライバを制御するためにチャネル内に必要なバーニヤの数を低減し得る。このようにして低減を達成するために、エッジステアリング回路は、テスターサイクル毎に、テスターサイクルの第１の部分内のエッジを規定するタイミング仕様とテスターサイクルの第２の部分内のエッジを規定するタイミング仕様とを区別し得る。タイミング仕様の第１の部分は第１のバーニヤへ適用され得る。その後、同じテスターサイクルでは、第２の部分が同じバーニヤへ適用され得る。
【００１１】
上述のように、自動試験システムは、自動及び／または半自動的やり方で半導体チップを試験するために使用され得る。テスターを使用することにより、チップを高スループットで効果的に試験することが可能である。テスターは、刺激信号を発生しＤＵＴ上の一定数の試験点のそれぞれの上の応答を測定することにより動作する。テスターの入力点／出力点は、ＤＵＴ上の試験点へ結合されるように設計され、「ピン」と呼ばれることがある。この用語は、ＤＵＴの接続点を参照するために一般的に使用され、当該接続がなされるやり方を制限しない。これは、接続は、ＤＵＴがパッケージ化される前または後に任意の好適なやり方でＤＵＴに対してなされ得るからである。
【００１２】
多くのタイプの刺激及び応答信号が最近の半導体装置を試験するために発生及び／または測定され得る。この可変性に対処するために、テスターは、一定数の計器を含み得る。それぞれの計器が、一以上のピンにおいて、あるタイプの試験信号を発生及び／又は測定し得る。
【００１３】
各計器は、一以上のピンの信号を処理する回路を有する。テスターは、ピンのすべて又はその組み合わせに対して発生される試験信号に影響を与える動作を行ういくつかの回路を含む。しかし、ＤＵＴを完全に試験するためには、「テスターはＤＵＴ動作のすべてのサイクルにおいて複数のピンのそれぞれの試験信号を独立に発生及び／又は測定し得る回路を含む」ことがしばしば必要である。１つのピンの試験信号を処理するように専用化された回路は「チャネル」と呼ばれる。計器は一以上のチャネルを含み得る。
【００１４】
１つの一般的タイプの計器は、デジタル信号を発生又は測定するように設計されたデジタル計器である。デジタル計器は、それぞれがデジタル信号を発生する又はデジタル信号の状態を決定する「ピンエレクトロニクス」と呼ばれる回路を有する多くのチャネルを含み得る。これらの動作を行うために、ピンエレクトロニクスはドライバと比較器とを含み得る。これらのそれぞれは、多くのタイプの半導体デバイスを試験するようにテスターを構成する際の柔軟性を支援するために様々なやり方で制御され得る。例えば、ドライバは、ドライバが論理ＨＩ信号と論理ＬＯ信号を駆動するときに駆動される電圧を設定するように構成可能かもしれない。比較器は同様に、論理ＨＩ又は論理ＬＯ信号として認識される電圧レベルを設定するように構成され得る。したがって、ＨＩとＬＯに対応する電圧レベルは本発明にとって重要でない。
【００１５】
テスター中にロードされる試験プログラムは、チャネル毎に、ＤＵＴ動作のサイクル毎の動作を規定し得る。テスターは、ＤＵＴ動作のサイクルに一致するテスターサイクルで動作するようにプログラムされ得る。各テスターサイクル内の規定動作は例えば、ＨＩを駆動する又はＬＯを駆動することを含み得る。試験信号を測定するために、規定動作は、ＨＩの検査合又はＬＯの検査を含み得る。いくつかのテスターサイクル内では、ノーオペレーションが特定チャンネルに対し行われ得、この可能性はまた、プログラムに反映され得る。
【００１６】
何の動作が行われるかを規定することに加えて、動作毎のタイミング（又は当該動作を完了する際の行為）がプログラムされ得る。このプログラミングはチャネル内のプログラム可能タイミング発生器により実現される。タイミング発生器は、ピンエレクトロニクス内の動作を制御する事象信号のタイミング仕様を出力する（異なる事象信号は異なる動作を制御する）。
【００１７】
従来の試験システムアーキテクチャでは、事象信号のタイミング仕様のすべてがエッジ発生器へ結合される。エッジ発生器は従来、タイミング仕様のすべてに対応する複数の特定時刻においてエッジ信号を発生する回路を含む。事象信号の形状は、試験システム内の回路の構造に依存し得る。しかし、各事象信号は、規定された時刻に、ピンエレクトロニクスの要素が応答するタイプの信号遷移又は他の特徴を有する。この信号遷移の時刻は事象時刻と言える。
【００１８】
チャネルが比較動作を行うＤＵＴサイクルの場合、事象信号は、当該サイクルの開始に対しいつピンの値が期待値と比較されなければならないかを制御し得る。このような事象信号は「ストローブ」と呼ばれることがある。チャネルが駆動動作を行うサイクルの場合、所望出力を規定するために複数の事象信号が発生され得る。これらの事象信号は「エッジ」と呼ばれることがある。ピンエレクトロニクスは、信号遷移がＬＯ→ＨＩ遷移又はＨＩ→ＬＯ遷移となるようにエッジを含み得る。しかし、「エッジ」は任意の好適な形式の信号により表され得るということを理解すべきである。
【００１９】
信号遷移の形式にかかわらず、ＤＵＴにより使用される特定のプロトコルに必要なフォーマットに依存し得る好適な刺激信号を発生するために一以上のエッジがピンエレクトロニクス内で組み合わせられ得る。例えば、いくつかのデジタルプロトコルによると、「１」は、第１の時点における論理ＨＩ状態への遷移に続く第２の時間における論理ＬＯへの遷移により表され得る。この場合、２つのエッジ信号が、所望出力を規定するために必要とされる。他のプロトコルでは、「１」は、論理ＬＯ状態への遷移に続く論理ＨＩ状態への遷移に続く第２の時間における論理ＬＯへの遷移により表され得る。この場合、３つのエッジ信号が、所望出力を規定するために必要とされる。
【００２０】
多くのタイプのＤＵＴを試験する試験システムをプログラムする際にこのような事象信号と柔軟性を提供するために、試験システムの各チャネルは、複数の事象信号を発生するエッジ発生器回路を含み得る。エッジ発生器により出力されるエッジ及びストローブはピンエレクトロニクスの制御入力へ結合され、異なる事象は、ＨＩを駆動する、期待ＨＩ値と比較するなど異なる動作を制御する。
【００２１】
各テスターサイクル内のこれらの事象のタイミングはタイミング発生器からのタイミング仕様により確立され得る。タイミング発生器は事象毎のタイミング仕様を計算し得る。この計算は、各サイクル中にチャネルが何の動作を行うかを規定するデータと組み合わせた試験プログラムの一部として時刻セットメモリ（ｔｉｍｅ  ｓｅｔ  ｍｅｍｏｒｙ）内に格納される「時刻セット」に基づき得る。各時刻セットは、テスターサイクル内に生成される可能性がある事象毎の時刻を規定し得る。メモリは複数の時刻セットを含み得、サイクル毎に、異なる時刻セットが、ピンエレクトロニクス内の事象のタイミングを制御する際の柔軟性を可能にするために試験プログラム内に規定され得る。
【００２２】
いくつかのサイクル内では、プログラム動作と、発生又は測定される信号のフォーマットとに依存して、すべての事象がプログラム動作に必要であるとは限らない。したがって、各タイミング仕様は、特定サイクル内に、当該エッジ信号に関連付けられた行為がプログラム動作を完了するために発生するかどうかを示すイネーブル信号に関連付けられ得る。このイネーブル信号は、特定テスターサイクル内のチャネルの動作とデジタル値が表されるフォーマットとを示すデータに基づき発生され得る。例えば、駆動データが提供されるサイクル内では、ストローブ信号は使用可能にされなくてよい。別の例として、プログラム動作が、特定時刻にＨＩ状態である出力信号により完了される場合、特定時刻にドライバをトリガしてＨＩを駆動させるために１つのエッジ信号だけが必要とされ得る。他のエッジ信号は使用不能にされ得る。対照的に、信号フォーマットが、ＬＯからＨＩへの遷移に続いてＨＩからＬＯの遷移を必要とすれば、「ドライバがサイクルの開始にＬＯ状態となるようにトリガされることと、ＨＩ状態への遷移に続いてＬＯ状態への遷移が存在するということと」を保証するために、複数のエッジ信号が使用可能にされ得る。
【００２３】
多数のあり得る刺激信号を支援するために、エッジ発生器はサイクル当たり複数のエッジ信号を発生し得る。具体例として、従来の試験システムは、そのうちのいずれかのエッジ信号が発射されるとドライバにＨＩを駆動させる４つのエッジ信号を発生し得る。追加の４つのエッジは、発射されると、ドライバにＬＯを駆動させ得る。したがって、テスターサイクル当たり合計８つの信号遷移を有する刺激信号がプログラムされ得る。しかし、すべての刺激信号が、発射されるエッジのすべてを必要とするとは限らない。
【００２４】
したがって、各サイクル中、エッジの一部だけが使用され得る。どのエッジが発生されるかは、当該サイクル内にプログラムされた特定動作と当該動作に対し規定されたデータとに基づき当該技術分野で知られた技術を使用することにより、タイミング発生器により決定され得る。しかし、使用される特定エッジはサイクル毎に変化するので、従来、エッジ発生器はすべてのサイクルにおいてすべてのエッジ信号を発生し得る回路を含む。この回路は、カウンタと、発生される可能性があるエッジ毎のバーニヤとを含み得る。カウンタは、テスターサイクルの開始から特定時刻近くであるがその前の時刻に達するまで、いくつかのサイクルの試験システムクロックをカウントする。この時、カウンタは信号遷移を出力し、信号遷移はバーニヤにおいて遅延される。バーニヤは、試験システムクロックの一周期の一部である精密量のプログラマブル遅延を与え得るアナログ回路であり得る。このようにして、カウンタとバーニヤを介し組み合わせられた遅延は、エッジの特定時刻に発生する遷移を有する信号を生じる。
【００２５】
本発明者らは、試験システムのコストと複雑性は、サイクル内にプログラムされる可能性があるすべてのエッジ信号の別個のバーニヤの必要性を回避することにより、ユーザ機能を保持する一方で低減される可能性があるということを認識し理解した。タイミングバーニヤは、回路に組み込むには複雑であり、電力とシリコンダイ面積を消費する。本発明者らは、以下に述べるようにエッジ発生器により発生されるエッジの数を低減するために、スマートエッジステアリングと呼ばれる手法を使用することによりタイミングバーニヤの使用を低減することが可能であるということを認識し理解した。この低減は、一定数のエッジをプログラムするユーザの能力を低下することなく実現され得る。
【００２６】
スマートエッジステアリングによると、各サイクル内のエッジのタイミング仕様は当該サイクルの低減された数のエッジの仕様を生成するように処理され得る。この低減は、特定の信号フォーマット化とサイクルに対しプログラムされる特定データとに基づき得、ピンエレクトロニクスに適用されると、エッジの数が低減されなければ生じるであろう同じ試験信号を発生するエッジを生じ得る。
【００２７】
いくつかの実施形態では、タイミング発生器は、ｍ個のエッジに対し一組の時刻仕様を出力し得る。数ｍは、いくつかの実施形態では、プログラミング言語が支援するエッジの数に対応し得る。試験システムの試験技術者と他のユーザは、ｍ個のエッジがプログラムされ得るということと試験システムがｍ個のエッジを発生し得るという見込みでプログラムを書き得る。
【００２８】
一組の時刻仕様はエッジステアリング回路により受信され得る。エッジステアリング回路は、エッジの時刻仕様を場合によっては合体する又はキャンセルする又はそうでなければその数を低減するために時刻仕様を処理する。次に、エッジステアリング回路は、エッジ発生器の一部であり得るｎ個のタイミングバーニヤのうちの１つへ残りの時刻仕様のそれぞれを送信し得る。タイミングバーニヤの数ｎは、時刻仕様がエッジステアリング回路により提供されるエッジの数に対応し得るが、タイミング仕様がタイミング発生器により提供されたエッジの数ｍと異なり得る。いくつかのケースでは、タイミングバーニヤの数ｎはタイミング発生器により規定されるエッジの数ｍ未満であり得る。いくつかの実施形態では、タイミングバーニヤの数ｎはタイミング発生器により規定されるエッジの数ｍの半分であり得る。したがって、試験システムはｍ個のエッジを発生し得るというユーザの認識にもかかわらず、試験システムはテスターサイクル当たりｍ未満のエッジを発生するバーニヤを含み得る。
【００２９】
規定されたエッジの数より少ないタイミングバーニヤの使用は一定数の方法により可能にされ得る。いくつかの実施形態では、各バーニヤはテスターサイクル当たり２回以上発射可能かもしれない。その結果、テスターサイクルの第１の部分中の事象を示すタイミング仕様はバーニヤのすべてと同数までステアリングされ得、テスターサイクルの第２の部分中の事象を示すタイミング仕様は再びバーニヤのすべてと同数までステアリングされ得、これによりバーニヤの数の少なくとも２倍の事象を１テスターサイクル内に可能にする。その代りに又は追加的に、いくつかの実施形態では、冗長エッジ仕様がスマートエッジステアリング回路により除去され得、低減された数のバーニヤを有するテスターにおいて実施され得る少数のエッジ仕様を各サイクル内に残す。
【００３０】
図１は、いくつかの実施形態によるテスターの概略図である。示された実施形態では、複数のデジタルチャンネル１１６、１１８、１２０を有するテスターが示される。チャネルのそれぞれは、ＤＵＴ上の試験点へ印加されるデジタル試験信号を発生又は測定するように構成され得る。図１はテスターの簡略ブロック図を表すということを理解すべきである。商用テスターはより多くのデジタルチャンネルを含み得、他の計器（説明の簡潔性のために図示しない）を含み得る。
【００３１】
チャネル１１６、１１８、１２０のそれぞれはパターン発生器１０２、タイミング発生器１０４、エッジ発生器１０６、ピンエレクトロニクス１０８（ドライバ１１０と比較器１１２を含む）、故障結果処理装置１１４を含み得る。ピンエレクトロニクス１０８はＤＵＴ（図示せず）の試験点へ結合され得る。
【００３２】
試験コンピュータ１０１は、チャネル１１６、１１８、１２０を含むテスター内のすべてのチャネルを調整し得る。試験コンピュータ１０１は、各チャネル内のパターン発生器中に試験プログラムをロードするように、そうでなければテスター内のプログラム可能回路を構成するようにプログラムされ得る。試験コンピュータ１０１はまた、これらのパターン発生器の動作を開始し、試験の実行中に捕捉されたデータを取り出し得る。
【００３３】
いくつかの実施形態では、試験コンピュータ１０１は、例えば生産環境においてテスターの非対話制御（ｎｏｎ−ｉｎｔｅｒａｃｔｉｖｅ  ｃｏｎｔｒｏｌ）を提供し得る。他の実施形態では、試験コンピュータ１０１は、例えば開発環境においてテスターの対話制御（ｉｎｔｅｒａｃｔｉｖｅ  ｃｏｎｔｒｏｌ）を提供し得る。試験プログラムは試験コンピュータ１０１内にロードされ得る。試験コンピュータ１０１は次に、パターン発生器１０２及び他の各チャネル（チャネル１１８、１２０など）のパターン発生器内に試験プログラムのチャネル固有サブセットをロードし得る。試験の実行を規定する他のデータもまたロードされ得る。このデータは、駆動すべき複数の値のそれぞれの中にエッジのプログラムされた時刻と、駆動データが表されるフォーマットを規定するデータとを含み得る。チャネルの動作は、試験コンピュータ１０１からの信号、テスター内の制御回路、チャネル間で交換される制御信号、又は当該技術分野で知られる制御技術を含む任意の他の好適な技術により同期され得る。
【００３４】
テスター内の他のデジタルチャンネルの例示であり得るチャネル１１６のさらなる詳細について説明する。チャネル１１６内で、パターン発生器１０２は、テスターサイクル毎に、ピンエレクトロニクス１０８により行われる動作を指示する値を提供する。タイミング発生器１０４は、所望動作を行うようにピンエレクトロニクス１０８を制御する事象のタイミング仕様を生成する。したがって、タイミング発生器１０４は、パターン発生器１０２により規定されるパターンに従って一以上の事象のタイミング仕様を生成する。どの事象がテスターサイクル内で利用可能にされるかとそれらの事象が発生する時刻の両方は、パターン及び／又はフォーマットなどのテスター内にプログラムされ得る他のデータに基づき決定され得る。いくつかの実施形態では、動作を規定する情報は複数の別々のデータセットとしてテスター内にロードされ得る。例えば、フォーマットデータはフォーマットメモリ中にロードされてもよいし、テスター中に予めプログラムされてもよい。テスターサイクル毎のデータは、時刻セットへ適用され得るピンデータマスクとしてロードされ格納され得る。タイミングデータは一以上の時刻セットとしてロードされ格納され得る。したがって、事象のタイミングを決定する際、タイミング発生器１０４は、従来のテスターと同様にパターン内のプログラムに基づき、時刻セットメモリ（図示せず）内のタイミング発生器１０４内に格納された一定数の時刻セットのうちの１つを選択し得る。次に、タイミング発生器は、当該動作に関連付けられたデータとフォーマットだけでなくサイクルに規定された動作に基づき、これらの事象のどれが当該サイクル内に使用可能にされるかを決定し得る。しかし、プログラム動作を行うようにピンエレクトロニクスを制御する事象のタイミングを規定するために任意の好適な手法が使用され得る。
【００３５】
タイミング仕様は、所望エッジ信号のタイプに関する情報とともにエッジ発生器１０６へ送信される。エッジ発生器１０６は、規定タイミングを有する一以上の事象信号を発生し得る。次に、事象信号はピンエレクトロニクス１０８へ出力され得、ここで事象信号はピンエレクトロニクスの動作を制御する高分解能タイミング信号として働く。事象信号は、各エッジ信号が、発射されると、ピンに対し生成された駆動信号への特定の影響（それらのエッジ信号により決定される時刻にＨＩを駆動する又はＬＯを駆動するなど）を生じるように、ピンエレクトロニクスの特定の制御入力へ結合され得る。エッジ発生器１０６により発生されるストローブ信号は同様に、比較器１１２によりなされる測定を制御し得る。
【００３６】
ピンエレクトロニクス１０８は、いくつかの実施形態では、ドライバ１１０を介しピン上の試験信号を駆動するために、生成されたエッジ又はエッジ群に応答し得る。同様に、ピンエレクトロニクスは、ＤＵＴからの信号の出力を測定するためにストローブ又はストローブ群に応答し得る。比較の結果は故障結果処理装置１１４へ渡され得る。次に、故障結果処理装置１１４は、比較の結果を記録すること、結果が期待とは異なる場合結果を選択的に記録すること、又は「故障フラグ」と呼ばれるハードウェアシグナリング線を設定することによりいつ故障が発生したかを示す制御信号を発生すること、を含み任意の一以上の行動を取りうる。パターン発生器１０２、又はテスター内の任意の他の好適な部品が故障フラグに応答し故障に応じて異なる動作を行い得る。
【００３７】
いくつかのテスターでは、生成されることができるエッジ信号の数はエッジ発生器内に設けられるバーニヤの数に基づく。しかし、本明細書に記載されるいくつかの実施形態では、チャネル１１６は、エッジ発生器１０６内に、同レベルの機能を行う従来のエッジ発生器より少ないバーニヤを可能にするスマートエッジステアリング回路を含み得る。図２は、テスターの従来のチャネル回路の一部のブロック図であり、単一ＤＵＴピンへ信号を送信するための単一チャネルの部分をさらに詳細に示す。したがって、図２は、エッジ信号の発生を示すが、いくつかの実施形態では、本明細書に記載される技術はストローブ又は他の制御信号に適用され得る。
【００３８】
上述のように、タイミング発生器２０２は、時刻セットメモリ２０４中に格納された値を使用することにより一以上のエッジの時刻仕様を生成する。エッジ発生器２０６はタイミング発生器２０２から時刻仕様を受信する。他の信号は、エッジがテスターサイクル中の特定時刻に生成されるかどうかを示し得る。これらの信号は、イネーブル信号として働き得、テスターサイクル内にチャネルにおいて駆動される値（駆動データなど）を示す任意の好適なやり方で表され得る。イネーブル信号は、図２に示すドライブ及びフォーマットデータセット２１４などの複数のデータセットから導出され得る。これらのイネーブル信号は任意の好適なやり方でエッジ発生器２０６内に適用され得る。いくつかの実施形態では、イネーブル信号は、使用可能にされないエッジのエッジ発生器２０６の入力における時刻仕様の処理を抑制し得る。代替的に、いくつかの実施形態では、イネーブル信号は、エッジ発生器２０６内のエッジの出力又は他の処理を抑制し得る。
【００３９】
エッジが抑制され得るやり方にかかわらず、抑制されないエッジについて、エッジ発生器２０６内の回路は、適切な時刻に信号遷移を有するタイミング制御信号を発生し得る。この機能を行うために、エッジ発生器２０６はカウンタ２０８とタイミングバーニヤのグループ２１０、２１２とを含み得る。エッジ発生器２０６は各タイミング仕様を粗部分と密部分に分割する。この例では、粗と密は、エッジ発生器２０６の動作を制御するため使用されるクロックの周期に対して規定される。粗部分は当該クロックのサイクル数としてカウントされ得る。密部分は当該クロックの周期より短い時間を特定する。
【００４０】
時刻仕様を受信すると、エッジ発生器２０６内の回路は粗部分をカウンタ２０８内のカウンタ中にロードし、密部分は、タイミングバーニヤのグループ２１０又は２１２のタイミングバーニヤ中にロードされる。カウンタ２０８とバーニヤ２１０、２１２は、当該技術分野で知られた技術を使用することを含み任意の好適なやり方で実現され得る。カウンタ２０８は例えば、エッジ毎に別個のカウンタを有するカウンタの集合として実現され得る。代替的に、同じ結果は、リングカウンタ、又は複数のプログラムされた時刻のうちの任意の時刻に到達した場合に指示を出力し得る他の好適な構造により実現され得る。
【００４１】
タイミングバーニヤのグループ２１０、２１２はそれぞれ非限定的な例として４つのバーニヤを含み得る。この例では、各グループ内のバーニヤは同じ機能を有する。グループ２１０のうちの任意のバーニヤにより出力されるエッジは、この例では、ドライバ２２２がＨＩ出力を駆動するように遷移する時刻を規定する。グループ２１２内のバーニヤは、この例では、ドライバ２２２がＬＯ出力を駆動するように遷移する時刻を規定する。図２の例示的回路では、この結果は、ＯＲ演算においてＯＲ回路２１６内のグループ２１０内のバーニヤの出力を組合せることにより達成される。同様に、グループ２１２内のバーニヤの出力はＯＲ回路２１８内で組み合わせられる。
【００４２】
ＯＲ回路２１６とＯＲ回路２１８の出力はセット／リセットフリップフロップ２２０を介しドライバ２２２へ印加される。図２に示すように、ＯＲ回路２１６の出力はセット／リセットフリップフロップ２２０のセット入力へ結合される。ＯＲ回路２１８の出力はセット／リセットフリップフロップ２２０のリセット入力へ結合される。
【００４３】
したがって、セット／リセットフリップフロップ２２０の出力は、エッジ信号を発生するグループ２１０内のバーニヤのうちの任意の１つに応答してＨＩとなる。このようなエッジ信号に従って、セット／リセットフリップフロップ２２０の出力は、グループ２１２内のバーニヤのうちの１つがエッジ信号を発生するまで、ＨＩのままである。セット／リセットフリップフロップ２２０の出力は、ドライバ２２２の出力２２４がバーニヤのグループ２１０、２１２内のエッジの発射の順番とタイミングにより規定されるように、ドライバ２２２への入力として働く。具体例として、出力２２４は、時刻Ｔ１に立ち上がりエッジ（時刻Ｔ１におけるグループ２１０内のバーニヤからのエッジの発射を示す）を有する。出力２２４は時刻Ｔ２に立下りエッジ（時刻Ｔ２におけるグループ２１２内のバーニヤからのエッジの発射を示す）を有する。
【００４４】
図示の例では、２つのエッジだけが出力２２４を生成するために使用される。しかし、より多くの複雑な波形が半導体デバイスを試験する際に使用され得るということを理解すべきである。このため、図２に示すエッジ発生器は合計８つのバーニヤを有し、各テスターサイクル内に最大８つの信号遷移を有する複雑な波形が規定されるようにしている。
【００４５】
テスターサイクル内の複数のエッジを規定する能力は、試験システムのプログラミングを容易にする。しかし、本発明者らは、任意のテスターサイクルにおいてすべてのエッジが使用されなくてもよいということを認識し理解した。むしろ、試験プログラムは、ドライバにより出力される異なる波形を規定するために、異なるテスターサイクル内のエッジの異なる組み合わせを使用するように書かれ得る。このような柔軟性はプログラマには役立つが、従来の設計を使用してこの柔軟性を支援するテスターを実現することは任意のサイクル内に必要なものより多くのバーニヤを有することになる。ｍ個のエッジのプログラミングにより集合的に特定される出力信号をｎ個のバーニャで生成できるようにするために、スマートエッジステアリング回路が使用され得る。スマートエッジステアリング回路は、テスターサイクル毎に、各タイミング仕様をバーニヤへ指示し得る。このように、プログラムエッジとタイミングバーニヤとの間に１対１関係がある必要はない。したがって、バーニヤの総数ｎはｍ未満であり得る。いくつかの実施形態では、ｎとｍの比は２ｎ＜ｍであり得る、又はｎとｍは任意の他の好適な比を有し得る。
【００４６】
図３は、いくつかの実施形態による、スマートエッジステアリング回路３２６を含むように修正された図２に示すテスターのチャネル回路の部分のブロック図である。示された実施形態では、タイミング発生器２０２はエッジのタイミング仕様をスマートエッジステアリング（ＳＥＳ：ｓｍａｒｔ  ｅｄｇｅ  ｓｔｅｅｒｉｎｇ）回路３２６へ出力する。ＳＥＳ回路３２６は、本明細書に記載される一以上の技術を使用することにより、エッジが発生されるタイミング仕様の数を低減し得る。この低減は、テスターサイクル毎ベースで動的に発生し得る。その結果、エッジ発生器２０６と比較して、エッジ発生器３０６はエッジを発生するためのより少ない回路を有し得る。具体的には、この例では、エッジ発生器３０６は、それぞれが２つのタイミングバーニヤだけを含むバーニヤグループ３１０、３１２を含む。対照的に、バーニヤグループ２１０、２１２はそれぞれ４つのバーニヤを含み、したがってエッジ発生器２０６内のバーニヤの数はエッジ発生器３０６の２倍となる。同様に、カウンタ３０８はカウンタ２０８より少ない時刻仕様を処理するための回路を含み得る。
【００４７】
バーニヤグループ３１０、３１２のそれぞれの出力は、バーニヤグループ２１０、２１２の出力と同じ効果をドライバ２２２の動作に与え得る。図３の例に示すように、バーニヤグループ３１０内のバーニヤの出力はＯＲ回路３１６への入力として提供される。ＯＲ回路２１６と同様に、ＯＲ回路３１６は、セット／リセットフリップフロップ２２０へのセット入力を制御する制御信号を発生するために複数のバーニヤの出力を組み合わせる。同様に、ＯＲ回路３１８はセット／リセットフリップフロップ２２０へのリセット入力を制御するために複数のバーニヤの出力を組み合わせる。したがって、低減された数の事象が生成されても、最終結果は、図２の回路と同じ出力２２４を生成する図３の回路により示されるように、同じであり得る。
【００４８】
機能に影響を与えることなく、テスターサイクル内に生成されるエッジの数を低減するために、ＳＥＳ回路３２６は発射順序付け回路（ｆｉｒｅ  ｏｒｄｅｒｉｎｇ  ｃｉｒｃｕｉｔ）３２８と連続化回路（ｓｅｒｉａｌｉｚｉｎｇ  ｃｉｒｃｕｉｔ）３３０とを含み得る。
【００４９】
いくつかの実施形態では、ＳＥＳ回路３２６の動作は以下のように進み得る。最初に、ＳＥＳ回路３２６内の発射順序付け回路３２８は、テスターサイクル内に発射するようにプログラムされたエッジのすべてを順序付け得る。いくつかの実施形態では、試験技術者は、試験プログラムの一部として、エッジが発射されるテスターサイクル内の時刻を規定し得る。しかし、プログラミングモデルは、エッジがいかなる特定順序でもプログラムされることを必要としなく、したがって、いくつかのテスターサイクル又はいくつかの試験プログラム内では１つのプログラムエッジは別のプログラムエッジの前の時刻を有し得るが、他のプログラム又は他のテスターサイクル内では逆のことが同じ２つのエッジに対し起こり得る。発射順序付け回路３２８では、すべてのエッジの順序は当該テスターサイクル内のエッジのタイミング仕様に基づき決定される。
【００５０】
例えば、順序は「ＨＩ  ＨＩ  ＬＯ  ＬＯ  ＬＯ  ＨＩ  ＨＩ  ＨＩ」であると決定され得る。ここで、各ＨＩは、ドライバにＨＩを駆動させるエッジが発射するようにプログラムされたということを示し、各ＬＯは、ドライバにＬＯを駆動させるエッジが発射するようにプログラムされたということを示す。この例では、発射順序シーケンス内に８つのエッジが示される。数８は、図２に示す８つのバーニヤと対応するように一例として選択され、試験技術者がプログラムを書き得るエッジの数を表す。試験プログラムは８より多くても少なくてもよい任意の好適な数のエッジで書かれ得るということを理解すべきである。さらに、上述のように、すべてのエッジがすべてのテスターサイクル内で発射しなくてもよい。いくつかの実施形態では、発射順序付け回路３２８はテスターサイクル中に使用可能にされるエッジの時刻仕様だけを処理し得る。したがって、発射順序付け回路３２８内で順序付けが生成される時刻仕様の数は上記例と異なり得、上記数は、各テスターサイクル内で使用可能にされるエッジの数に依存してテスターサイクル毎に変化し得る。
【００５１】
発射順序付け回路３２８は任意の好適なやり方で実現され得る。いくつかの実施形態では、例えば、比較器、マルチプレクサ、及び／又は他の公知のデジタル論理部品が、タイミング仕様を表すデジタル値を順序付けるように組み合わせられ得る。順序付けられた値はＦＩＦＯメモリ内に格納されてもよいし、任意の他の好適なやり方で表されてもよい。
【００５２】
タイミング仕様が順序付けられるやり方にかかわらず、一旦順序付けられると、エッジ仕様はＳＥＳ回路３２６により順番から除去され得る。エッジ仕様を順番から除去するために任意の好適な判定基準が使用され得る。いくつかの実施形態では、タイミング仕様は、特定時刻におけるエッジの発生がドライバ２２２の出力に影響を与えないであろうときに除去され得る。具体例として、エッジ時刻仕様は冗長であれば除去され得る。タイミング仕様が同じタイプの連続エッジと関連付けられる順番は冗長情報を含み得る。これは、第１の駆動ＨＩエッジに続いて直ちに第２の駆動ＨＩエッジをセット／リセットフリップフロップ２２０へ印加することがセット／リセットフリップフロップ２２０の状態を変更しないためである。したがって、ＳＥＳ３２６は、順序付けられたＨＩ−ＬＯ対で発射する一組を含むようにタイミング仕様の組を低減し得る。
【００５３】
いくつかの実施形態では、エッジ仕様の抑制は、単一テスターサイクル内に発射されるエッジの仕様に対してだけ行われ得る。しかし、テスターサイクルに対して規定された第１のエッジは、前サイクルに対して規定された最後のエッジからドライバ２２２の状態の変化を引き起こさなければ、冗長であり得る。したがって、いくつかの実施形態では、ＳＥＳ回路３２６は前サイクルの終わりから現サイクルの開始までの発射抑制を行い得る。
【００５４】
一例として、表１を以下に示す。この例では、４つのＨＩエッジと４つのＬＯエッジがプログラミングモデルにおいて支援される。したがって、表１の中央列は、最大４つのＨＩエッジ時刻と最大４つのＬＯエッジ時刻とを含む例示的シーケンスを示す。これらのエッジシーケンスは単一テスターサイクル内に生成され得る。右列は、どのようにしてこれらのシーケンスが、低減された数のＨＩ及びＬＯ遷移を使用するシーケンスへ低減される可能性があるかを示す。いくつかの実施形態では、いかなるテスターサイクル内の低減されたエッジシーケンスも前のテスターサイクルの終わりのドライバの状態に依存し得る。エッジの数のさらなる低減は、冗長エッジが前のテスターサイクルの隣のエッジだけでなく同じテスターサイクル内の隣接エッジとの両方に基づき識別される場合に実現され得る。したがって、表１は、前のテスターサイクルのシーケンス内の最後のエッジを示す左端の列を含む。理解されるように、テスターサイクル内のシーケンス内の第１のエッジが前のサイクルからのシーケンス中の最後のエッジに基づき冗長である場合、シーケンス内の遷移の数のさらなる低減が達成され得る。
【００５５】
【表１】
0006594309.tif 000002
【００５６】
【表２】
0006594309.tif 000003
【００５７】
冗長性に基づきエッジが抑制される例が上に示されたが、エッジを削除するために、例えば「プログラムされた時刻のエッジが無効かもしれない」ということを含み他の判定基準が使用され得る。バーニヤ３１０、３１２などのいくつかの回路又はセット／リセットフリップフロップ３２０はどれくらい速く回路が３つ以上のエッジのシーケンスに応答し得るかを制限する整定時間を有し得るので、無効エッジが例えばいくつかの実施形態において生じ得る。例えば、ＬＯ、ＨＩ、ＬＯのシーケンスは、このシーケンス従って信号を発生する回路が、ＬＯ状態への戻りを命じるエッジが発生する前にＨＩエッジに応答する時間を有する場合だけ有効である。そうでなければ、ＨＩとそれに続くＬＯエッジは出力に影響を与えることなく省略され得る。したがって、一以上のエッジを抑制するために他の判定基準がＳＥＳ回路３２６により適用され得る。
【００５８】
タイミング仕様が抑制されるやり方にかかわらず、低減されたセットのタイミング仕様は、カウンタ２０８とグループ２１０、２１２の上に説明した技術を使用することにより、エッジ信号を発生するためにカウンタ３０８とバーニヤのグループ３１０、３１２へ渡され得る。この行為（すなわちエッジ発生の順序付けタイミング仕様のうちの選択されたタイミング仕様を渡すこと）は、連続化回路３３０又は任意の他の好適な回路により行われ得る。連続化は、公知のデジタル論理部品で又は任意の他の好適なやり方で行われ得る。
【００５９】
いくつかの実施形態では、テスターサイクルに必要とされるバーニヤの数、したがってテスタチャンネル内に含まれるバーニヤの数は、サイクル当たり２つ以上のエッジを発生するために同じバーニヤを使用することによりさらに低減され得る。時刻仕様が順序付けられると、任意のバーニヤに対するエッジ発射時刻間に最大限に可能な分離を設けるために、又は特定発射時刻が少なくともバーニヤの再発射時間だけ離されることを少なくとも保証するために、時刻仕様をバーニヤへ割り当てることが可能である。このような順序付けは、例えば仕様を各グループ３１０、３１２内のバーニヤへラウンドロビン順で割り当てることにより実現され得る。テスターサイクル内にエッジタイプの時刻仕様（例えば、ＨＩを駆動する又はＬＯを駆動する）が、同タイプのグループ内に存在するバーニヤより多く存在すれば、ラウンドロビン割り当ては、テスターサイクル内に２回以上発射するように制御されたグループ内の一以上のバーニヤを生じ得る。順序化に基づくラウンドロビン割り当ては、「バーニヤがテスターサイクル内の第２の時刻以降に発射するときは常に同バーニヤはそのグループ内の他のバーニヤのうちのいかなるものよりもずっと前に発射した」ということを保証する。
【００６０】
テスターサイクル内でバーニヤの複数の発射が可能な場合、タイミング仕様をバーニヤへ割り当てる回路はテスター内の他の回路より速いクロック速度で動作し得る。いくつかの実施形態では、連続化回路３３０は、テスター内の他の部品のシステムクロックが４００ＭＨｚである場合、より高いクロック周波数（８００ＭＨｚ周波数など）で動作し得る。このようなより高いクロック周波数は、テスターサイクル当たり複数のエッジ時刻仕様処理を容易にし得る。
【００６１】
連続化回路３３０のクロック周波数にかかわらず、連続化回路３３０はエッジ時刻仕様をカウンタ３０８内のカウンタ又はカウンタ群へ又はグループ３１０、３１２内のバーニヤへ提供し得る。
【００６２】
図４は、いくつかの実施形態によるエッジステアリング回路のブロック図であり、エッジ仕様の数の低下を示す。この実施形態では、スマートエッジステアリング回路は発射順序付け回路４０２と連続化回路４０４とを含む。
【００６３】
発射順序付け回路４０２は、入力ｄ（ｎ）＿ｆｉｒｅ＿ｈｉ、ｄ（ｎ）＿ｆｉｒｅ＿ｌｏ、ｄ（ｎ）＿ｌｓｂ＿ｔｉｍ［２ｍｓｂｓ］及びｄ（ｎ）＿ｌｓｂ＿ｔｉｍ＿ｌｏ［２ｍｓｂｓ］を有する。ここで、（ｎ）は、０〜３の整数により置換され、タイミング発生器からエッジのタイミング仕様を与える入力である。４つのＨＩ及び４つのＬＯ入力線が設けられる。ここで、ＨＩ線はタイミング発生器がＨＩエッジを規定できるようにし、ＬＯ線はタイミング発生器がＬＯエッジを規定できるようにし、これによりタイミング発生器が所与のサイクル内に発射される最大４つのＨＩエッジと４つのＬＯエッジを規定できるようにする。
【００６４】
発射順序付け回路４０２は、それぞれの組が３つの値、ｆｉｒｅ＿ｑｕａｄ（ｎ）＿ｏｃｃ出力、ｆｉｒｅ＿ｑｕａｄ（ｎ）＿ｓｔａｔｅ出力、ｆｉｒｅ＿ｑｕａｄ（ｎ）＿ｓｅｌ［２：０］出力を含む４組の出力を有する。ここで、（ｎ）は０〜３から整数により置換される。発射順序付け回路４０２からの各組の出力は、時刻仕様、状態、選択子を連続化回路４０４へ提供する。これらの出力は、エッジと時刻とを集合的に規定し、それがＨＩ駆動エッジであるかＬＯ駆動エッジであるかとそれが発生する時刻との両方及び／又は当該エッジが特定テスターサイクル内に使用可能にされるかどうかを示す。この情報は、時刻仕様全体を出力として現わさせることにより、又はエッジのデータへアクセスするために使用され得る位置又は選択子設定を示すためにより少ない数のビットを使用することにより、を含む任意の好適なやり方で表され得る。
【００６５】
各エッジを規定する情報がどのように表されるかにかかわらず、その情報が提供されるエッジは順序付けられ得る。例えば、ｆｉｒｅ＿ｑｕａｄ（ｎ）＿ｏｃｃに関連付けられたエッジの仕様は、パラメータｎがより高い値を有するタイミング仕様のものより低い値を有する場合、最初に生じ得る。
【００６６】
連続化回路４０４は入力として発射順序付け回路４０２の出力を有する。連続化回路４０４は、発射順序付け回路４０２の出力と、規定順序に従ってエッジ発生器へＨＩ又はＬＯエッジを発生するための一以上の信号とを受信する。連続化回路４０４は４組の２つの出力に関する時刻仕様を出力する。４組の２つの出力はｆｉｒｅ＿ｈｉ０／ｆｉｒｅ＿ｈｉ０＿ｓｅｌ［２：０］、ｆｉｒｅ＿ｈｉ１／ｆｉｒｅ＿ｈｉ１＿ｓｅｌ［２：０］、ｆｉｒｅ＿ｌｏ０／ｆｉｒｅ＿ｌｏ０＿ｓｅｌ［２：０］、ｆｉｒｅ＿ｌｏ０／ｆｉｒｅ＿ｌｏ０＿ｓｅｌ［２：０］である。ＨＩとＬＯは各タイミング信号により使用される特定出力線により示されるので、状態出力はもはや必要ではない。連続化回路４０４は、エッジ発生器にＨＩエッジを発生させるために使用されるとともに発射順序付け回路４０２から受信される時刻仕様と選択子とを含む出力ｆｉｒｅ＿ｈｉ０／ｆｉｒｅ＿ｈｉ０＿ｓｅｌ［２：０］、ｆｉｒｅ＿ｈｉ１／ｆｉｒｅ＿ｈｉ１＿ｓｅｌ［２：０］を生成する。連続化回路４０４はまた、エッジ発生器にＬＯエッジを発生させるために使用されるとともに発射順序付け回路４０２から受信される時刻仕様と選択子とを含む出力ｆｉｒｅ＿ｌｏ０／ｆｉｒｅ＿ｌｏ０＿ｓｅｌ［２：０］とｆｉｒｅ＿ｌｏ１／ｆｉｒｅ＿ｌｏ１＿ｓｅｌ［２：０］を生成する。
【００６７】
追加態様
本発明の少なくとも一実施形態のいくつかの様相をこのように説明したので、様々な変更、修正、そして改良が当業者には容易に想起されるということを理解すべきである。
【００６８】
例えば、例示的回路構成が提供された。この構成によると、エッジを規定するデータの処理は特定のやり方で格納され、処理は特定順序で行われた。しかし、処理機能は並べ換えられ得るということと異なるデータ記憶フォーマットが使用され得るということを理解すべきである。例えば、どのエッジがテスターサイクル内に発生されるかを決定するためにピンマスクが発射順序付け回路において適用される可能性があるということを述べた。しかし、ピンマスクは、単独で又は他のデータと組み合わせて任意の回路段へ適用され得る（いかなるエッジもバーニヤ内にロードされる必要が無い仕様を回避するために又は必要でない出力の生成を抑制するようにバーニヤの出力をゲート制御するために連続化回路内において適用され得ることを含む）。
【００６９】
このような代替、修正、改良は、本開示の一部となるように意図されており、また本発明の精神と範囲に入るように意図されている。さらに、本発明の利点が示されたが、本発明のすべての実施形態がすべての説明された利点を含むとは限らないということを理解すべきである。いくつかの実施形態は、本明細書及び幾つかの例において有利であると説明したいかなる特徴も実装しないかもしれない。したがって、前述の説明と図面は単なる一例である。
【００７０】
本明細書で使用されるように、用語ＨＩとＬＯは信号の状態を指す。いくつかの実施形態では、これらの状態は電圧レベルに対応し得、したがってＨＩ状態はＬＯ状態より高い電圧に対応する。しかし、ＨＩとＬＯは、任意の好適なパラメータと同パラメータの任意の好適な値とにより表され得る論理状態を指し得るということを理解すべきである。したがって、ＨＩ及びＬＯ状態が両方とも電圧に対応すれば、他の実施形態では、ＬＯ状態の電圧はＨＩ状態の電圧より高いかもしれない。
【００７１】
これまでの説明では、回路はタイミング信号内のエッジに応答するものとして説明された。本明細書に記載されるエッジは、回路部品の動作のタイミングを制御するために使用され得る信号内の零交叉又は極性反転などの事象の例であるということを理解すべきである。回路は信号内の任意の好適なエッジに応答するように構築され得る。
【００７２】
本発明の上記のいくつかの実施形態は、多くのやり方のうちの任意のやり方で行われ得る。例えば、実施形態はハードウェア、ソフトウェア、又はそれらの組合せを使用して実施され得る。ソフトウェアで実施される場合、ソフトウェアコードは、単一コンピュータ内に設けられるか複数のコンピュータ間で分散されるかにかかわらず、任意の好適なプロセッサ又はプロセッサの集合上で実行され得る。このようなプロセッサは集積回路部品内の一以上のプロセッサとともに集積回路として実現され得る。または、プロセッサは任意の好適なフォーマットで回路を使用することにより実現され得る。
【００７３】
さらに、コンピュータは、ラックマウントコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、又はタブレットコンピュータなどの一定数の形態のうちの任意の形態で具現化され得るということを理解すべきである。加えて、コンピュータは、通常はコンピュータと見なされない装置であるが個人用デジタル情報処理端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、スマートフォン、タブレット、又は任意の他の好適な携帯型又は固定電子装置を含む好適な処理能力を有する装置に埋め込まれ得る。
【００７４】
また、コンピュータは一以上の入出力装置を有し得る。これらの装置はとりわけユーザインターフェースを提供するために利用され得る。ユーザインターフェースを提供するために利用し得る出力装置の例としては、出力の可視提示のためのプリンタ又は表示画面と出力の可聴提示のためのスピーカ又は他の音生成装置が挙げられる。ユーザインターフェースに使用され得る入力装置の例としては、キーボード、及びマウス、タッチパッド、タッチスクリーン、デジタイジングタブレットなどのポインティング装置が挙げられる。別の例として、コンピュータは音声認識により又は他の可聴フォーマットで入力情報を受信し得る。
【００７５】
このようなコンピュータは、任意の好適な形式で、ローカルエリアネットワーク又は企業ネットワークなどの広域ネットワーク、又はインターネットを含む一以上のネットワークにより相互に連結され得る。このようなネットワークは任意の好適な技術に基づき得、任意の好適なプロトコルに従って動作し得、無線ネットワーク、有線ネットワーク又は光ファイバーネットワークを含み得る。
【００７６】
また、本明細書で概説された様々な方法又は処理は、多種多様なオペレーティングシステム又はプラットホームのうちの任意の１つを採用する一以上のプロセッサ上で実行可能なソフトウェアとしてコード化され得る。加えて、このようなソフトウェアは、一定数の好適なプログラミング言語及び／又はプログラム又はスクリプトツールのうちの任意のものを使用して書かれ得、またフレームワーク又はバーチャルマシン上で実行される実行可能機械語コード又は中間コードとしてコンパイルされ得る。
【００７７】
この点で、本発明は、一以上のコンピュータ又は他のプロセッサ上で実行されると上述の本発明の様々な実施形態を実施する方法を行う一以上のプログラムでエンコードされたコンピュータ可読記憶媒体（又は複数のコンピュータ可読記憶媒体）（例えば、コンピュータメモリ、一以上のフロッピーディスク、コンパクトディスク（ＣＤ）、光ディスク、デジタルビデオディスク（ＤＶＤ）、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイ又は他の半導体素子内の回路構成、又は他の非一時的媒体又は有形コンピュータ記憶媒体）として具現化され得る。前述の例から明らかなように、コンピュータ可読記憶媒体は、非一時的形式でコンピュータ実行可能命令を提供するのに十分な時間の間情報を保持し得る。このようなコンピュータ可読記憶媒体又は媒体群は移植可能であり得、したがって、その上に格納されたプログラム又はプログラム群は、上述の本発明の様々な態様を実施するために一以上の異なるコンピュータ又は他のプロセッサ上にロードされ得る。本明細書で使用されるように、用語「コンピュータ可読記憶媒体」は、製造物（すなわち製品）又は機械であると考えられ得るコンピュータ可読媒体だけを包含する。その代りに又は追加的に、本発明は、伝播信号などコンピュータ可読記憶媒体以外のコンピュータ可読媒体として具現化され得る。
【００７８】
用語「プログラム」又は「ソフトウェア」は、上述の本発明の様々な態様を実施するようにコンピュータ又は他のプロセッサをプログラムするために採用され得る任意のタイプのコンピュータコード又は一組のコンピュータ実行可能命令を参照するために一般的な意味で本明細書では使用される。加えて、この実施形態の一態様によると、実行されると本発明の方法を行う一以上のコンピュータプログラムは、単一コンピュータ又はプロセッサ上に存在する必要はないが、本発明の様々な態様を実施するために一定数の異なるコンピュータ又はプロセッサ間でモジュール的やり方で分散され得るということを理解すべきである。
【００７９】
コンピュータ実行可能命令は、一以上のコンピュータ又は他の装置により実行されるプログラムモジュールなどの多くの形式であり得る。通常、プログラムモジュールは、特定のタスクを行う又は特定の抽象データ型を有するルーチン、プログラム、オブジェクト、部品、データ構造などを含む。通常、プログラムモジュールの機能は、様々な実施形態において、所望のように組み合わせ又は分散され得る。
【００８０】
また、データ構造は任意の好適な形式でコンピュータ可読媒体内に格納され得る。説明を簡単にするために、データ構造はデータ構造内の位置により関係付けられるフィールドを有するように示されることがある。このような関係は同様に、フィールド間の関係を伝えるコンピュータ可読媒体内の位置によりフィールドの記憶装置を割り当てることにより実現され得る。しかし、データ構造のフィールド内の情報間の関係を設定する（データ要素間の関係を設定するポインタ、タグ、又は他の機構を使用することにより設定することを含む）ために任意の好適な機構が使用され得る。
【００８１】
本発明の様々な態様は、単独で、組み合わせて使用され得る、又は先に説明した実施形態において特に論述されない多種多様な構成で使用され得、したがってその用途はこれまでに説明した又は添付図面に示した部品の詳細及び配置に限定されない。例えば、一実施形態において記載された態様は他の実施形態に記載された態様と任意のやり方で組み合わせられ得る。
【００８２】
また、本発明は、その例が提供された方法として具現化され得る。方法の一部として行われる動作は任意の好適なやり方で順序付けられ得る。したがって、例示的実施形態において連続動作として示されたとしても、示されたものとは異なる順序で動作が行われる実施形態であっていくつかの動作を同時に行うことを含み得る実施形態が構築され得る。
【００８３】
また、描写され説明された回路及びモジュールは任意の順序で並べ換えられ得、並べ換えを可能にするための信号が提供され得る。
【００８４】
請求要素を修飾するための特許請求の範囲における「第１」、「第２」、「第３」などの序数の使用はそれ自体、いかなる優先度（優先順位）も、方法の行為が行われる一請求要素の別要素に対する順序又は時間的順序も暗示しないが、請求要素を区別するために、（序数の使用を別として）同じ名前を有する別の要素からある名前を有する１つの請求要素を区別するために単に標示として使用される。
【００８５】
また、本明細書で使用される語法と用語は、説明する目的のためであり、限定するものと見なすべきでない。本明細書における「備える」、「なる」、又は「有する」、「含む」、「係わる」そしてその変形の使用は、以降列記される項目と、その等価物と、追加項目とを包含することを意味する。
【図１】
0006594309.tif 000004
【図２】
0006594309.tif 000005
【図３】
0006594309.tif 000006
【図４】
0006594309.tif 000007