(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に成膜されたホイートストン・ハーフブリッジまたはホイートストン準ブリッジであって、各参照素子連結体が電気的に相互接続された複数の同一の磁気抵抗センサ素子を含んでいる、少なくとも２行または列の参照素子連結体を含む参照アームＲ１を含み、各感知素子連結体が電気的に相互接続された複数の同一の磁気抵抗センサ素子を含んでいる、少なくとも２行または列の感知素子連結体を含む感知アームＳ１をさらに含み、前記参照アームＲ１および前記感知アームＳ１は、垂直または水平間隔方向に沿って、同数の行または列を有し、隣接する参照素子連結体と感知素子連結体との間の間隔が同じである、ホイートストン・ハーフブリッジまたはホイートストン準ブリッジと、
遮蔽構造体の間に明確に画定されたギャップをもち、各参照素子連結体が対応する遮蔽構造体を有し、各感知素子連結体が対応するギャップの中に位置している、少なくとも３つの遮蔽構造体と、
複数の入力および出力ワイヤ・ボンド・パッドと、を備え、
前記磁気抵抗センサ素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子であり、
前記参照素子連結体および前記感知素子連結体は、同数の磁気抵抗センサ素子を有し、
前記遮蔽構造体は、同じ垂直または水平方向に沿って細長くなり、前記遮蔽構造体は、材料Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌのうち１つ以上を含む合金で構成され、
磁場利得係数が１＜Ａｓｎｓ＜１００であるように選択されたギャップが前記遮蔽構造体の間に存在し、前記遮蔽構造体より上または下にある領域内の磁場は、０＜Ａｒｅｆ＜１である磁場減衰係数によって記述され、Ａｓｎｓ／Ａｒｅｆ＞５であり、
前記参照素子連結体と、前記感知素子連結体と、前記入力および出力ワイヤ・ボンド・パッドとは、互いに電気的に相互接続されており、
前記磁気抵抗センサ素子は、水平方向に沿って並べられ、各感知素子連結体および各参照素子連結体は、垂直方向に沿って互い違いになり、前記遮蔽構造体は、水平方向に並べられ、前記ギャップは、水平方向に沿って長さを有する、または、前記磁気抵抗センサ素子は、垂直方向に沿って並べられ、各感知素子連結体および各参照素子連結体は、水平方向に沿って互い違いになり、前記遮蔽構造体は、垂直方向に並べられ、前記ギャップは、垂直方向に沿って長さを有している、
ことを特徴とする、シングルチップ磁場センサブリッジ。
【請求項２】
前記磁気抵抗センサ素子は、線形磁場応答特性をもつ磁場センサ素子であることを特徴とする、請求項１に記載のシングルチップ磁場センサブリッジ。
【請求項３】
前記磁気抵抗センサ素子は、多層磁場応答特性をもつ磁場センサ素子であることを特徴とする、請求項１に記載のシングルチップ磁場センサブリッジ。
【請求項４】
前記シングルチップ磁場センサブリッジは、３つのワイヤ・ボンド・パッドを含み、前記３つのワイヤ・ボンド・パッドのうち第１のワイヤ・ボンド・パッドは、バイアス電圧を供給するために使用され、第２のワイヤ・ボンド・パッドは、出力信号のために使用され、第３のワイヤ・ボンド・パッドは、接地のために使用され、前記参照アームＲ１、前記感知アームＳ１は、どちらも、前記参照アームＲ１の第１の端部が前記第１のワイヤ・ボンド・パッドに接続され、前記第３のワイヤ・ボンド・パッドと前記感知アームＳ１の第１の端部とが電気接続され、前記第２のワイヤ・ボンド・パッドが前記参照アームＲ１の第２の端部と電気接続されると共に、前記感知アームＳ１の第２の端部と電気接続されるように接続されている第１の端部および第２の端部を有することを特徴とする、請求項１に記載のシングルチップ磁場センサブリッジ。
【請求項５】
前記シングルチップ磁場センサブリッジは、３つのワイヤ・ボンド・パッドを有し、第１のワイヤ・ボンド・パッドが接地のために使用され、第２のワイヤ・ボンド・パッドおよび第３のワイヤ・ボンド・パッドが出力のために使用され、前記ホイートストン・ハーフブリッジまたはホイートストン準ブリッジは、２つの同一の電流源（Ｉ１，Ｉ２）を含み、両方の電流源（Ｉ１，Ｉ２）と、前記参照アームＲ１と、前記感知アームＳ１とは、全てがそれぞれ第１の端部および第２の端部を有し、前記第１のワイヤ・ボンド・パッドは、前記参照アームＲ１の前記第１の端部および前記感知アームＳ１の前記第１の端部と接続され、さらに電流源（Ｉ１，Ｉ２）の前記第１の端部と電気接続され、前記第２のワイヤ・ボンド・パッドは、前記参照アームＲ１の前記第２の端部および前記電流源Ｉ２の前記第２の端部と電気接続され、前記第３のワイヤ・ボンド・パッドは、前記感知アームＳ１の前記第２の端部および前記電流源Ｉ１の前記第２の端部と電気接続されていることを特徴とする、請求項１に記載のシングルチップ磁場センサブリッジ。
【請求項６】
前記基板は、ＣＭＯＳを含み、前記ＣＭＯＳと、前記参照アームＲ１と、前記感知アームＳ１と、前記入力および出力ワイヤ・ボンド・パッドとは、前記基板上にリソグラフィ的に画定されていることを特徴とする、請求項１に記載のシングルチップ磁場センサブリッジ。
【請求項７】
基板と、
前記基板上に成膜されたホイートストン・フルブリッジであって、第１のブリッジアームと第２のブリッジアームとの間に相互接続部を含み、前記第１のブリッジアームは、第１の参照素子連結体の各々が複数の電気的に相互接続された磁気抵抗センサ素子で構成されている、少なくとも２行または列の第１の参照素子連結体を含む第１の参照アームＲ１と、第１の感知素子連結体の各々が複数の電気的に相互接続された磁気抵抗センサ素子で構成されている、少なくとも２行または列の第１の感知素子連結体を含む第１の感知アームＳ１とを含み、前記参照素子連結体および前記感知素子連結体は、同数の行または列を有し、隣接する前記第１の参照素子連結体および前記第１の感知素子連結体を記述する垂直または水平方向に沿った間隔は、長さＬによって定義され、前記第２のブリッジアームは、各参照素子連結体が複数の電気的に相互接続された磁気抵抗センサ素子で構成されている少なくとも２行または列の第２の参照素子連結体を含む第２の参照アームＲ２と、各感知素子連結体が複数の電気的に相互接続された磁気抵抗センサ素子で構成されている少なくとも２行または列の第２の感知素子連結体を含む第２の感知アームＳ２と、を含み、前記第２の参照素子連結体および前記第２の感知素子連結体は、同数の行または列を有し、隣接する前記第２の参照素子連結体および第２の感知素子連結体を記述する垂直または水平方向に沿った間隔は、長さＬによって定義され、前記第１のブリッジアームと前記第２のブリッジアームとの間のエリアにおいて、前記第１の参照素子連結体および前記第２の参照素子連結体、または、前記第１の感知素子連結体および前記第２の感知素子連結体は、互いに隣接して位置し、隣接する前記第１の参照素子連結体および前記第２の参照素子連結体、または、隣接する前記第１の感知素子連結体および前記第２の感知素子連結体は、距離２Ｌによって分離されている、ホイートストン・フルブリッジと、
前記第１の参照素子連結体の各々および前記第２の参照素子連結体の各々が対応する遮蔽構造体の下にあり、前記第１の感知素子連結体の各々および前記第２の感知素子連結体の各々が遮蔽構造体の間のギャップの中に位置している、少なくとも３つの遮蔽構造体と、
複数の入力および出力ワイヤ・ボンド・パッドと、を備え、
前記磁気抵抗センサ素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子であり、
前記第１の参照素子連結体の磁気抵抗センサ素子の数、前記第１の感知素子連結体の磁気抵抗センサ素子の数、前記第２の参照素子連結体の磁気抵抗センサ素子の数、および前記第２の感知素子連結体の磁気抵抗センサ素子の数が同じであり、
前記遮蔽構造体は、同じ垂直または水平方向に沿って細長くなり、前記遮蔽構造体は、材料Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌのうち１つ以上を含む合金で構成され、
磁場利得係数が１＜Ａｓｎｓ＜１００であるように選択されたギャップが前記遮蔽構造体の間に存在し、前記遮蔽構造体より上または下にある領域内の磁場は、０＜Ａｒｅｆ＜１である磁場減衰係数によって記述され、Ａｓｎｓ／Ａｒｅｆ＞５であり、
前記参照素子連結体と、前記感知素子連結体と、前記入力および出力ワイヤ・ボンド・パッドとは、互いに電気的に相互接続されており、
前記磁気抵抗センサ素子は、水平方向に沿って並べられ、各感知素子連結体および各参照素子連結体は、垂直方向に沿って互い違いになり、前記遮蔽構造体は、水平方向に並べられ、前記ギャップは、水平方向に沿って長さを有する、または、前記磁気抵抗センサ素子は、垂直方向に沿って並べられ、各感知素子連結体および各参照素子連結体は、水平方向に沿って互い違いになり、前記遮蔽構造体は、垂直方向に並べられ、前記ギャップは、垂直方向に沿って長さを有している、
ことを特徴とする、シングルチップ磁場センサブリッジ。
【請求項８】
前記シングルチップ磁場センサブリッジは、４つのワイヤ・ボンド・パッドを含み、前記４つのワイヤ・ボンド・パッドは、バイアス電圧のために使用される第１のワイヤ・ボンド・パッドと、出力のために使用される第２および第３のワイヤ・ボンド・パッドと、接地のために使用される第４のワイヤ・ボンド・パッドとしてそれぞれ画定され、前記第１の参照アームＲ１、前記第２の参照アームＲ２、前記第１の感知アームＳ１、および前記第２の感知アームＳ２は、それぞれ第１の端部および第２の端部を有し、前記第１のワイヤ・ボンド・パッドは、前記第２の参照アームＲ２の前記第２の端部および前記第１の感知アームＳ１の前記第１の端部と電気接続され、前記第２のワイヤ・ボンド・パッドは、前記第１の参照アームＲ１の前記第２の端部および前記第１の感知アームＳ１の前記第２の端部と電気接続され、前記第３のワイヤ・ボンド・パッドは、前記第２の感知アームＳ２の前記第１の端部および前記第２の参照アームＲ２の前記第１の端部と電気接続され、前記第４のワイヤ・ボンド・パッドは、前記第２の感知アームＳ２の前記第２の端部および前記第１の参照アームＲ１の前記第１の端部と電気接続されていることを特徴とする、請求項７に記載のシングルチップ磁場センサブリッジ。
【請求項９】
前記磁気抵抗センサ素子は、線形磁場応答特性をもつ磁場センサ素子であることを特徴とする、請求項７に記載のシングルチップ磁場センサブリッジ。
【請求項１０】
前記磁気抵抗センサ素子は、多層磁場応答特性をもつ磁場センサ素子であることを特徴とする、請求項７に記載のシングルチップ磁場センサブリッジ。
【請求項１１】
前記第２の参照素子連結体および前記第１の参照素子連結体は、同数の行または列を有し、前記第２の感知素子連結体および前記第１の感知素子連結体は、同数の行または列を有することを特徴とする、請求項７に記載のシングルチップ磁場センサブリッジ。
【請求項１２】
前記基板は、ＣＭＯＳを含み、前記ＣＭＯＳと、前記第１の参照アームＲ１と、前記第２の参照アームＲ２と、前記第１の感知アームＳ１と、前記第２の感知アームＳ２と、前記入力および出力ワイヤ・ボンド・パッドとは、前記基板上にリソグラフィ的に画定されていることを特徴とする、請求項７に記載のシングルチップ磁場センサブリッジ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、オフセットが低いシングルチップ磁場センサブリッジを含む磁場センサ技術に関する。
【背景技術】
【０００２】
ＴＭＲ（トンネル磁気抵抗）センサは、産業上の利用に用途が見つかり始めている新しい磁気抵抗感知技術である。このセンサ技術は、磁場を感知するためトンネル磁気抵抗多層薄膜材料を使用し、主な特徴は、磁性多層膜が外部磁場の大きさまたは向きの変化に応答して抵抗の大きい変化を生じることである。ＧＭＲ効果（巨大磁気抵抗）やＡＭＲ効果（異方性磁気抵抗）を用いる他の実際的な利用と比べると、抵抗の変化率が遙かに大きく、その上、ホール効果と比べると、遙かに優れた温度安定性を有する。
【０００３】
ＧＭＲおよびＴＭＲは両方共に標準的な半導体製造工程に適合しているが、高感度ＧＭＲまたはＴＭＲセンサは、未だ低コスト大量生産が始まっていない。ＧＭＲおよびＴＭＲ磁気抵抗センサの生産歩留まりは、達成可能なオフセット値に依存し、これは、ＧＭＲまたはＴＭＲ磁気抵抗素子を用いるブリッジを形成するときには難しい。ＧＭＲ又はＴＭＲセンサの低コストでの大量生産を実現するために、さらに、シングルチップＧＭＲまたはＴＭＲセンサを生産するために、現在のところ、高感度ＧＭＲまたはＴＭＲセンサを達成する３つの方法が存在する。
【０００４】
（１）２膜工程または局所的なレーザーアニーリングの使用によって、シングルチップ・センサブリッジを実現するために、異なったブリッジアームのピン止め層の磁化を異なった方向に設定することが可能である。２膜工程では、２つのそれぞれのＴＭＲピン止め層が逆向きに設定され、この工程を複雑にし、この工程は、最初に成膜された層に影響を与える２回目のアニーリングを必要とするので、２つの膜の整合の一貫性を低下させ、センサの全体的な性能に影響を与える。ピン止め層磁化を局所的に反転させるために局所的なレーザーアニーリングを使用するとき、同じ膜が両方のアームに対して使用されるが、この膜は、シングルチップ磁場センサブリッジを達成するために、２つの隣接するピン止め層のピン止め層磁化方向を逆向きにするように強い磁場内で局所的にアニールされている。残念ながら、この方法は、開発に費用がかかる特注設備を必要とし、局所的なレーザーアニーリング工程は、時間がかかる。
【０００５】
（２）自由層の磁化方向は、傾けられる可能性がある。各センサアームは、同じピン止め層磁化方向を有するが、隣接するアームの自由層は、異なる磁化方向を有することがあり、ピン止め層磁化に関して自由層磁化の角度は、同じ大きさを有するが、異なったアームに対して異なった極性を有する。残念ながら、この方法は、センサ応答のダイナミックレンジの縮小をもたらし、動作レンジを縮小する。
【０００６】
（３）被参照ブリッジ型センサ内に磁束コンセントレータを備えるために磁気遮蔽を使用すると、現在の技術では、この方法は、参照アームと感知アームとの間に大きな空間分離を生じさせ、オフセット、大型ダイサイズ、および高コストを抑制することを困難にさせる。
【０００７】
図１は、従来技術のシングルチップ磁場センサブリッジの現在の普及している実施を示す。この構造体は、シリコン基板１と、遮蔽構造体２と、感知素子３と、参照素子４と、ギャップ５と、１つが電力Ｖｂｉａｓ用であり、１つが接地ＧＮＤ用であり、２つが出力電圧Ｖ＋、Ｖ−用である入出力のため使用される４つのワイヤ・ボンディング・パッド７〜１０とを含み、センサは、感知軸１００に沿って磁場を検出する。参照素子は、遮蔽構造体２の下に位置し、感知素子３は、遮蔽構造体２の間にあるギャップ５の中に位置し、遮蔽構造体は、矩形状である。感知素子３は、感知アームを形成するために相互連結され、参照素子４は、参照アームを形成するために相互連結され、感知素子３と参照アーム４は、ＧＭＲ感知素子で構成されている。シリコン基板１の最長寸法は、感知軸１００と平行であり、参照素子４および感知素子３は、空間的に離れて位置し、感知アームと参照アームとの間に長い距離をもたらし、唯一のギャップ５が存在し、この配置は、空間的に非効率的であり、チップサイズを大きくさせ、典型的には、この種の設計は、少なくとも２ｍｍ×０．５ｍｍのチップサイズをもたらす。さらに、感知アームと参照アームとの間の間隔が広いので、ブリッジは、あまりバランスが良くなく、参照アームおよび感知アームは、異なった温度を有する可能性があり、ブリッジの熱補償の効果を低下させる。その上、矩形遮蔽構造体２は、適度な磁場の中で容易に飽和し、中心と縁部との間に不均一磁場分布を引き起こし、磁気ヒステリシスを生じる可能性があり、これらの問題の全てがセンサの直線性を悪化させる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、小型、低コスト、シングルチップ・ブリッジ型磁場センサブリッジに低オフセット、高感度、および優れた直線性を設けるために従来技術の上記問題を取り除くことである。
【課題を解決するための手段】
【０００９】
上記技術的目標を達成するために、および、上記技術的結果を達成するために、本発明は、以下の技術的スキームによって実現されることがある。
【００１０】
本発明は、
基板と、
前記基板上に成膜されたホイートストン・ハーフブリッジ、ホイートストン準ブリッジであって、各参照素子連結体が電気的に相互接続された１つ以上の同一の感知素子を含んでいる少なくとも２行／列の参照素子連結体を含む参照アームＲ１を含み、各参照素子連結体が電気的に相互接続された１つ以上の同一の感知素子を含んでいる少なくとも２行／列の参照素子連結体を含む感知アームＳ１をさらに含み、前記参照アームおよび前記感知アームは、水平／垂直間隔方向に沿って、同数の行／列を有し、隣接する参照素子連結体の間および隣接する感知素子連結体の間の前記間隔が同じである、ホイートストン・ハーフブリッジまたはホイートストン準ブリッジと、
遮蔽構造体の間に明確に画定されたギャップをもち、各参照素子連結体が対応する遮蔽構造体を有し、各感知素子連結体が対応するギャップの中に位置している、少なくとも３つの遮蔽構造体と、
複数の入力および出力ワイヤ・ボンド・パッドと、
を備える、シングルチップ磁場センサブリッジを提供する。
【００１１】
好ましくは、前記磁気抵抗センサ素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子である。
【００１２】
さらに、前記磁気抵抗センサ素子は、線形磁場応答特性をもつ磁場センサ素子である。
【００１３】
さらに、前記磁気抵抗センサ素子は、多層磁場応答特性をもつ磁場センサ素子である。
【００１４】
好ましくは、前記参照素子連結体および前記感知素子連結体は、同数の磁気抵抗感知素子を有する。
【００１５】
好ましくは、前記シングルチップ磁場センサブリッジは、３つのワイヤ・ボンド・パッドを含み、前記３つのワイヤ・ボンド・パッドのうち第１のワイヤ・ボンド・パッドは、バイアス電圧を供給するために使用され、第２のワイヤ・ボンド・パッドは、出力信号のために使用され、第３のワイヤ・ボンド・パッドは、接地のために使用され、前記参照アームＲ１、前記感知アームＳ１は、どちらも、前記参照アームＲ１の第１の端部が前記第１のワイヤ・ボンド・パッドに接続され、前記第３のボンドパッドと前記感知アームＳ１の第１の端部とが電気接続され、前記第２のボンドパッドが前記参照アームＲ１の第２の端部と電気接続されると共に、前記感知アームＳ１の第２の端部と電気接続されるように接続されている第１の端部および第２の端部を有する。
【００１６】
好ましくは、前記シングルチップ磁場センサブリッジは、３つのボンドパッドを有し、第１のボンドパッドが接地のために使用され、第２のボンドパッドおよび第３のボンドパッドが出力のために使用され、前記ホイートストン・ブリッジは、２つの同一の電流源（Ｉ１，Ｉ２）を含み、両方の電流源（Ｉ１，Ｉ２）と、前記参照アームＲ１と、前記感知アームＳ１とは、全てがそれぞれ第１の端部および第２の端部を有し、前記第１のワイヤ・ボンド・パッドは、前記参照アームＲ１の前記第１の端部および前記感知アームＳ１の前記第１の端部と接続され、さらに電流源（Ｉ１，Ｉ２）の前記第１の端部と電気接続され、前記第２のワイヤ・ボンド・パッドは、前記参照アームＲ１の前記第２の端部および前記電流源Ｉ２の前記第２の端部と電気接続され、前記第３のワイヤ・ボンド・パッドは、前記感知アームＳ１の前記第２の端部および前記電流源Ｉ１の前記第２の端部と電気接続されている。
【００１７】
好ましくは、前記遮蔽構造体は、同じ水平／垂直方向に沿って細長くなり、前記遮蔽構造体は、材料Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌのうち１つ以上を含む合金で構成されている。
【００１８】
好ましくは、磁場利得係数が１＜Ａｓｎｓ＜１００であるように選択されたギャップが前記遮蔽構造体の間に存在し、前記磁気構造体より上または下にある領域内の前記磁場は、０＜Ａｒｅｆ＜１である磁場減衰係数によって記述される。
【００１９】
好ましくは、前記参照素子連結体と、前記感知素子連結体と、前記ボンドパッドとは、互いに電気的に相互接続されている。
【００２０】
好ましくは、前記基板は、ＣＭＯＳを含み、前記ＣＭＯＳと、前記参照アームと、前記感知アームと、前記ワイヤ・ボンド・パッドとは、前記基板上にリソグラフィ的に画定されている。
【００２１】
本発明は、また、
基板と、
前記基板上に成膜されたホイートストン・フルブリッジであって、第１のブリッジアームと第２のブリッジアームとの間に相互接続部を含み、前記第１のブリッジアームは、第１の参照素子連結体の各々が１つ以上の電気的に相互接続された磁気抵抗センサ素子で構成されている、少なくとも２行／列の第１の参照素子連結体を含む第１の参照アームＲ１と、第１の感知素子連結体の各々が１つ以上の電気的に相互接続された磁気抵抗センサ素子で構成されている、少なくとも２行／列の第１の感知素子連結体を含む第１の感知アームＳ１とを含み、前記参照素子連結体および前記感知素子連結体は、同数の行／列を有し、隣接する前記第１の参照素子連結体および前記第１の感知素子連結体を記述する縦／垂直方向に沿った間隔は、長さＬによって定義され、前記第２のブリッジアームは、各参照素子連結体が１つ以上の電気的に相互接続された磁気抵抗センサ素子で構成されている少なくとも２行／列の第１の参照素子連結体を含む第２の参照アームＲ２と、各感知素子連結体が１つ以上の電気的に相互接続された磁気抵抗センサ素子で構成されている少なくとも２行／列の第２の感知素子連結体を含む第２の感知アームＳ１と、を含み、前記第２の参照素子連結体および前記第２の感知素子連結体は、同数の行／列を有し、隣接する前記第２の参照素子連結体および第２の感知素子連結体を記述する縦／垂直方向に沿った間隔は、長さＬによって定義され、前記第１のブリッジアームと前記第２のブリッジアームとの間のエリアにおいて、前記第１の参照素子連結体および前記第２の参照素子連結体、または、前記第１の感知素子連結体および前記第２の参照素子連結体は、互いに隣接して位置し、隣接する前記第１の参照素子連結体および前記第２の参照素子連結体、または、隣接する前記第１の感知素子連結体および前記第２の参照素子連結体は、距離２Ｌによって分離されている、ホイートストン・フルブリッジと、
最近傍隣接間隔を有し、前記第１の参照素子連結体の各々および前記第２の参照素子連結体の各々が対応する遮蔽構造体の下にあり、前記第１の感知素子連結体の各々および前記第２の素子連結体の各々が遮蔽構造体の間のギャップの中に位置している、少なくとも３つの遮蔽構造体と、
複数の入力および出力ワイヤ・ボンド・パッドと、
を備える、シングルチップ磁場センサブリッジを提供する。
【００２２】
好ましくは、前記シングルチップ磁場センサブリッジは、４つのワイヤ・ボンド・パッドを含み、前記４つのワイヤ・ボンド・パッドは、バイアス電圧のために使用される第１のワイヤ・ボンド・パッドと、出力のために使用される第２および第３のワイヤ・ボンド・パッドと、接地のために使用される第４のワイヤ・ボンド・パッドとしてそれぞれ画定され、前記参照アームＲ１、前記参照アームＲ２、前記感知アームＳ１、および前記感知アームＳ２は、それぞれ第１の端部および第２の端部を有し、前記第１のボンドパッドは、前記参照アームＲ２の前記第２の端部および前記感知アームＳ１の前記第１の端部と電気接続され、前記第２のワイヤ・ボンド・パッドは、前記参照アームＲ１の前記第２の端部および前記感知アームＳ１の前記第２の端部と電気接続され、前記第３のワイヤ・ボンド・パッドは、前記感知アームＳ２の前記第１の端部および前記参照アームＲ２の前記第１の端部と電気接続され、前記第４のワイヤ・ボンド・パッドは、前記感知アームＳ２の前記第２の端部および前記参照アームＲ１の前記第１の端部と電気接続されている。
【００２３】
好ましくは、前記遮蔽構造体は、同じ水平／垂直方向に沿って細長くなり、前記遮蔽構造体は、材料Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌのうち１つ以上を含む合金で構成されている。
【００２４】
好ましくは、磁場利得係数が１＜Ａｓｎｓ＜１００であるように選択されたギャップが前記遮蔽構造体の間に存在し、前記磁気構造体より上または下にある領域内の前記磁場は、０＜Ａｒｅｆ＜１である磁場減衰係数によって記述される。
【００２５】
好ましくは、前記参照素子連結体と、前記感知素子連結体と、前記ボンドパッドとは、互いに電気的に相互接続されている。
【００２６】
好ましくは、前記磁気抵抗センサ素子は、ＡＭＲ、ＧＭＲ、またはＴＭＲセンサ素子である。
【００２７】
さらに、前記磁気抵抗センサ素子は、線形磁場応答特性をもつ磁場センサ素子である。
【００２８】
さらに、前記磁気抵抗センサ素子は、多層磁場応答特性をもつ磁場センサ素子である。
【００２９】
好ましくは、前記第２の参照素子連結体および前記第１の参照素子連結体は、同数の行／列を有し、前記第２の感知素子連結体および前記第１の感知素子連結体は、同数の行／列を有する。
【００３０】
好ましくは、前記第１の参照素子連結体の数、前記第１の感知素子連結体の数、前記第２の参照素子連結体の数、および前記第２の感知素子連結体の数が同じである。
【００３１】
好ましくは、前記基板は、ＣＭＯＳを含み、前記ＣＭＯＳと、前記参照アームと、前記感知アームと、前記ワイヤ・ボンド・パッドとは、前記基板上にリソグラフィ的に画定されている。
【発明の効果】
【００３２】
従来技術と比べると、本発明は、以下の利点がある。
【００３３】
（１）参照アーム磁気抵抗素子および感知アーム磁気抵抗素子は、同じピン止め層方向を有するので、シングルチップ・センサを生産するために２つの異なった薄膜または局所的なアニーリング工程を使用することが不要である。
【００３４】
（２）細長い遮蔽構造体の使用によって、センサは、飽和磁場を比較的高く維持したままで、優れた直線性および高感度を達成することができるので、センサのダイナミックレンジを増大させる。
【００３５】
（３）参照アームおよび感知アームは、互い違いに配置され、これらの２本のアームの間には狭い間隔が存在し、このことは、サイズを縮小させ、かつ、コストを削減したままで、センサオフセットを縮小し、温度性能を改善する。
【００３６】
本発明の技術的解決手段および技術的実施形態をより明瞭に例示するために、以下の図は、本発明の様々な考え得る実施を簡単に紹介する。当然、以下の図面の説明は、本発明のあらゆる考え得る変形を網羅するものではない。当業者は、創造的な努力なしで、本発明の範囲内で他の図表を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】従来技術のシングルチップ磁場センサブリッジの概略構造図である。
【図２】本発明のシングルチップ・フルブリッジ型磁場センサの概略図である。
【図３】本発明のシングルチップ・フルブリッジ型磁場センサの別の概略図である。
【図４】細長い矩形遮蔽構造体に対する印加磁場曲線の関数として磁化を示す図である。
【図５】外部磁場によって引き起こされた本発明の遮蔽構造体の周りの磁場分布を示す図である。
【図６】参照アームおよび感知アームのＭＴＪ素子の付近での磁場強度のプロットを示す図である。
【図７】本発明の感知アームおよび参照アームの磁気抵抗素子の伝達曲線を示す図である。
【図８】本発明のためのフルブリッジ型回路図である。
【図９】本発明のためのハーフブリッジ型回路図である
【図１０】本発明のための準ブリッジ型回路図である。
【図１１】本発明で用いられる膜多層応答に対する伝達曲線を示す図である。
【図１２】ハーフブリッジ型磁場センサの本発明の実施を示す図である。
【発明を実施するための形態】
【００３８】
添付図面と併せた以下の説明は、本発明の様々な実施形態についてさらに記述する。
【実施例１】
【００３９】
図２は、本発明のシングルチップ・フルブリッジ型磁場センサの概略図を示す。このセンサは、基板１と、基板１に成膜されたホイートストン・フルブリッジと、８つの遮蔽構造体４２と、４つのパッド７〜１０とを備える。第１のブリッジは、参照アームＲ１および感知アームＳ１を備え、第２のブリッジアームは、参照アームＲ２および感知アームＳ２を備え、参照アームＲ１およびＲ２は、３つの参照素子連結体をそれぞれに含み、第１の参照アームの中に３つ、および第２の参照アームの中に３つがある。感知アームＳ１およびＳ２は、３つの感知素子連結体をそれぞれに含み、第１の感知アームの中に３つ、および第２の感知アームの中に３つある。各参照素子連結体および各感知素子連結体は、電気的に相互接続された１つ以上の同一の磁気抵抗感知素子で構成されている。図２に示されるように、参照アームＲ１および感知アームＳ１、参照アームＲ２および感知アームＳ２は、６つの同一の磁気抵抗素子で構成されている。第１の参照素子連結体および第１の感知素子連結体は、同じ縦間隔を有している。第２の参照素子連結体および第２の感知素子連結体は、同じ縦間隔を有している。第１の参照素子連結体および第１の感知素子連結体は、あらゆる２つの隣接素子の間に同じ間隔を有している。第２の参照素子連結体および第２の感知素子連結体は、あらゆる２つの隣接素子の間に同一の間隔を有し、この間隔は、Ｌとして定義される。第１の参照素子連結体および第２の参照素子連結体は、２つのブリッジアームの間にある最近傍連結体である。第１の参照素子連結体と第２の参照素子連結体との間の距離は、２Ｌである。遮蔽構造体４２は、指定ギャップ４５を有し、ギャップ４５のサイズは、全ての隣接遮蔽構造体に対して同じである。第１の参照素子連結体および第２の参照素子連結体の各々は、対応する遮蔽構造体４２の下に位置し、第１の感知素子連結体および第２の感知素子連結体の各々は、ギャップ４５の中に位置している。４つのワイヤ・ボンド・パッド７〜１０が存在し、第１のワイヤ・ボンド・パッド７は、バイアス電圧用であり、第２のワイヤ・ボンド・パッド９および第３のワイヤ・ボンド・パッド１０は、出力信号用であり、第４のワイヤ・ボンド・パッド８は、接地用である。参照アームＲ１、参照アームＲ２、感知アームＳ１、および感知アームＳ２は、各々が第１の端部および第２の端部を有する。第１のボンドパッド７は、参照アームＲ２の第２の端部および感知アームＳ１の第１の端部に接続されている。第２のワイヤ・ボンド・パッド９は、参照アームＲ１の第２の端部および感知アームＳ１の第２の端部に接続されている。第３のワイヤ・ボンド・パッド１０は、感知アームＳ２の第１の端部および参照アームＲ２の第１の端部に接続されている。第４のワイヤ・ボンド・パッド８は、感知アームＳ２の第２の端部および参照アームＲ１の第１の端部に接続されている。各連結体の中の６つの感知素子は、電気的に相互接続もされている。
【００４０】
図１と比べるといくつかの相違点がある：本発明は、少なくとも３つの遮蔽構造体を使用し、図２に示されるように、８つの遮蔽構造体４２が存在するが、図１は、２つの遮蔽構造体２だけを示す。本発明は、少なくとも２つのギャップを有し、図２は、７つのギャップ４５を示すが、図１は、１つのギャップ５だけを示す。各感知アームは、少なくとも２行／列の感知素子連結体４３を含み、各参照アームは、少なくとも２行／列の参照素子連結体４４を含む。図２は、６つの感知素子連結体４３および６つの参照素子連結体４４を示し、図１は、アーム１本当たりに唯一のアーチタイプの連結体を示す。感知素子連結体４３および参照素子連結体４４は、交互に配置され、感知素子連結体４３および参照素子連結体４４の各々は、距離Ｌによって分離されている。図２に示されるように、偶数個の遮蔽物４２に対して、隣接する参照素子連結体の間の中間で、間隔は、２Ｌである。図３に示されるように、奇数個の遮蔽構造体４２に対して、２個の隣接する感知素子連結体が存在する可能性があり、これらは、距離２Ｌによって分離されるであろう。長さＬは、短くなり、好ましくは、２０μｍから１００μｍまでである。感知素子連結体４３および参照素子連結体４４は、電気的に相互接続された複数のＡＭＲ、ＧＭＲ、またはＴＭＲ磁気抵抗素子で構成されている。各参照素子連結体４４は、対応する遮蔽構造体４２を有し、各感知素子連結体４３は、隣接する遮蔽構造体４２の間のギャップ４５の中に位置する。遮蔽構造体は、限定されることなく、Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌを含有する軟強磁性合金で構成されている。感知アーム、参照アーム、ワイヤ・ボンド・パッド７〜１０、および全部で６つの導体は、電気接続されている。好ましくは、チップサイズは、０．５ｍｍ×０．５ｍｍであり、このチップサイズは、既存の技術より小さい。様々な利用の要件に従って、チップは、０．５ｍｍ×０．５ｍｍより小型化される可能性がある。基板１は、ＣＭＯＳを含むことがあり、ＣＭＯＳ、感知アーム、参照アーム、およびワイヤ・ボンド・パッド７〜１０は、基板に直接的にリソグラフ印刷されることがある。
【００４１】
印加された磁場１０１の向きが遮蔽構造体４２の短寸法と平行であるとき、理論的には、磁化曲線は、図４に示されたとおりに現れるはずである。曲線１１は、低アスペクト比遮蔽構造体用であり、曲線１２は、高アスペクト比遮蔽構造体用である。
【００４２】
図４からわかるように、低アスペクト比遮蔽構造体と比べると、細長い遮蔽構造体の使用は、より高い飽和点と、より優れた直線性とがある。
【００４３】
図５は、図２に示された参照素子連結体４４および感知素子連結体４３の周りの磁場分布を示す。同図から、遮蔽構造体４２の間にあるギャップ４５の中に存在し、感知素子連結体４３に作用する磁場は、増加し、参照素子連結体４４の場所において遮蔽物４２の下にある磁場は、減少していることが観察できる。
【００４４】
図６は、図２における幾何学的構成のための感知素子連結体４３および参照素子連結体４４の位置での誘導磁場を示す。外部磁界がＢｅｘｔ＝１００Ｇであるとき、Ｂｓｎｓ１６は、感知素子連結体４３の場所での磁場として定義され、Ｂｒｅｆは、参照素子連結体４４の場所での磁場として定義される。同図から、Ｂｓｎｓ＝１６０Ｇ、Ｂｒｅｆ＝２５Ｇを推定することができる。次に、以下に与えられた式（１）および（２）に従って、利得係数Ａｓｎｓおよび減衰係数Ａｒｅｆを決定することができる。
Ｂｓｎｓ＝Ａｓｎｓ＊Ｂｅｘｔ                                            （１）
Ｂｒｅｆ＝Ａｒｅｆ＊Ｂｅｘｔ                                            （２）
【００４５】
Ｂｅｘｔ＝１００Ｇ、Ｂｓｎｓ＝１６０Ｇ、Ｂｒｅｆ＝２５Ｇと仮定すると、上記式は、Ａｓｎｓ＝１．６、Ａｒｅｆ＝０．２５であることを示す。比Ａｓｎｓ／Ａｒｅｆが大きくなるほど、遮蔽設計がより良くなり、理想的には、Ａｓｎｓ／Ａｒｅｆ＞５が高感度の条件に合っている。本例では、Ａｓｎｓ／Ａｒｅｆ＝１．６／０．２５＝６．４＞５であり、すなわち、本発明は、高感度を達成し、遮蔽設計が非常に優れている。
【００４６】
上記設計において、感知素子連結体４３は、第１および第２の両方の感知素子連結体のために使用され、参照素子連結体４４は、第１および第２の両方の参照素子連結体のために使用される。
【００４７】
本実施例では、磁気抵抗センサは、水平方向に沿って並べられ（行として配置され）、第１の感知素子連結体および第１の参照素子連結体が互い違いの行に配置され、第２の感知素子連結体および第２の参照素子連結体が互い違いの行に配置され、遮蔽構造体が水平方向に沿って並べられ、ギャップが水平方向に沿って並べられている。当然、磁気抵抗センサ素子が縦方向に沿って並べられるとき（列として配置されるとき）、第１の参照素子連結体および第１の感知素子連結体は、互い違いの列の中にあり、第２の参照素子連結体および第２の感知素子連結体は、列に配置されている。遮蔽構造体は、垂直方向に並べられ、ギャップは、垂直方向に並べられている。この垂直配置は、本発明の範囲内である。
【００４８】
図３は、シングルチップ・フルブリッジ型磁場センサの別の実施例を示す。図２の実施例との相違点は、７つの遮蔽構造体４２が存在し、２つの端部遮蔽構造体の下に参照素子連結体があり、中央遮蔽構造体の下には参照素子連結体がないことである。第１のブリッジアームおよび第２のブリッジアームは、これらの共通の境界に第１および第２の感知素子連結体を有し、第１の感知素子連結体と第２の感知素子連結体との間のギャップは、２Ｌである。
【実施例２】
【００４９】
図１２は、本発明の別の実施を示す。センサは、基板１で構成され、基板の上にホイートストン・ハーフブリッジが成膜され、センサは、６つの遮蔽構造体４２と、３つのワイヤ・ボンド・パッド７〜９とを有する。ホイートストン・ハーフブリッジは、個別に３つの水平参照素子連結体４４および３つの水平感知素子連結体４３をそれぞれ含んでいる参照アームＲ１および感知アームＳ１を含み、各参照素子連結体４４および各感知素子連結体４３は、電気的に相互接続された複数の同一の磁気抵抗感知素子を含み、図示された連結体１つ当たりに６つの磁気抵抗素子が存在する。感知素子連結体４３および参照素子連結体４４は、互いに垂直方向に離され、隣接する参照素子連結体４４と感知素子連結体４３との間の間隔は、Ｌである。隣接する遮蔽構造体４２は、これらの間にギャップ４５を有し、ギャップ４５の長さおよび幅は、様々である。各参照素子連結体４４は、対応する遮蔽構造体４２の下に位置し、各感知素子連結体は、ギャップ４５の中に位置している。感知素子連結体４３および参照素子連結体４４は、電気的に相互接続されたＡＭＲ、ＧＭＲまたはＴＭＲ磁気抵抗感知素子のうち１つで構成されることがある。遮蔽構造体４２は、元素Ｎｉ、Ｆｅ、Ｃｏ、Ｓｉ、Ｂ、Ｎｉ、Ｚｒ、またはＡｌのうち１つ以上の軟磁性合金で構成されているが、これらの遮蔽構造体は、これらの特定の元素によって限定される必要はない。各センサの中の６つの素子は、電気的に相互接続されている。
【００５０】
本実施例において、磁気抵抗センサ素子は、水平方向に沿って並べられ（行に配置され）、各感知素子連結体および各参照素子連結体は、垂直方向に沿って互い違いになり、遮蔽構造体は、水平方向に並べられ、ギャップは、水平方向に沿って長さを有している。代替的に、磁気抵抗センサ素子は、垂直方向に沿って並べられる（列に配置される）ことがあり、各感知素子連結体および各参照素子連結体は、水平方向に沿って互い違いになり、遮蔽構造体は、垂直方向に並べられ、ギャップは、垂直方向に沿って長さを有している。垂直方向に沿った整列は、その結果、本発明の範囲外ではない。
【００５１】
本実施形態において、シングルチップ磁気センサブリッジは、３つのパッド７〜９を含み、３つのパッドは、バイアス電圧を供給する第１のパッド７と、信号を出力する第２のパッド９と、接地する第３のパッド８とである。参照アームＲ１は、第１の端部および第２の端部を有し、感知アームＳ１は、第１の端部および第２の端部を有する。第１のワイヤ・ボンド・パッド７は、参照アームＲ１の第１の端部と電気接続され、第３のワイヤ・ボンド・パッド８は、感知アームＳ１の第１の端部と電気接続され、第２のワイヤ・ボンド・パッド９は、参照アームＲ１の第２の端部および感知アームＳ１の第２の端部と電気接続されている。
【実施例３】
【００５２】
本実施例と第２の実施例との間の相違点は、ホイートストン準ブリッジ回路の使用である。このシングルチップ磁場センサブリッジは、３つのワイヤ・ボンド・パッドを含み、３つのワイヤ・ボンド・パッドのうち第１のワイヤ・ボンド・パッドが接地のため使用されるが、第２のワイヤ・ボンド・パッドおよび第３のワイヤ・ボンド・パッドは、信号出力のため使用される。ホイートストン準ブリッジは、２つの同一の電流源Ｉ１およびＩ２と、参照アームＲ１と、感知アームＳ１とを含む。電流源Ｉ１およびＩ２と、参照アームＲ１と、感知アームＳ１とは、各々が第１の端部および第２の端部を有する。第１のワイヤ・ボンド・パッドは、参照アームＲ１の第１の端部と、感知アームＳ１の第１の端部と、２つの電流源Ｉ１およびＩ２の第１の端部とに電気接続されている。第２のワイヤ・ボンド・パッドは、参照アームＲ１の第２の端部と、電流源Ｉ２の第２の端部とに電気接続されている。第３のワイヤ・ボンド・パッドは、感知アームＳ１の第２の端部と、電流源Ｉ１の第２の端部とに電気接続されている。
【実施例４】
【００５３】
シングルチップ磁場センサブリッジは、線形または多層型応答を設計されることがある。
【００５４】
線形応答をもつシングルチップ磁場センサブリッジの場合、感知素子連結体４３および参照素子連結体４４は、以下の特徴：ピン止め層、トンネルバリア、および強磁性自由層を有するＭＴＪ素子で構成されている。ピン止め層は、少なくとも１つの反強磁性層および少なくとも１つの強磁性層を含み、反強磁性層は、ＩｒＭｎ、ＰｔＭｎ、またはその他の材料で構成される可能性があり、強磁性層のための材料は、Ｃｏ、Ｆｅ、Ｎｉ、Ｂ、Ｐｄ、Ｔｂ、またはＨｆの合金である可能性があるが、この材料の組に限定される必要はない。ピン止め層は、非磁性層を使用して磁気結合された２つの強磁性層を備える積層をさらに含むことがあり、２つの強磁性層は、ＮｉＦｅ、ＮｉＦｅＯ、ＣｏＦｅ、Ｃｏである可能性があるが、これらの材料に限定されることなく、非磁性結合層は、通常は、Ｒｕである。自由層材料は、Ｃｏ、Ｆｅ、Ｎｉ、Ｂ、Ｐｄ、ＴｂまたはＨｆの合金である可能性があるが、この材料の組に限定される必要はない。ピン止め層の磁化は、これの方向にしっかり固定され、外部磁場と同様に配向を変化させるものではない、と仮定されるが、自由層の磁化は、外部磁場に応答して変化する。外部磁場がない場合、自由層磁化は、ピン止め層磁化と垂直に並べられ、このことは、永久磁石を用いて自由層より上にある付加層を使用して、または形状異方性を使用して達成される可能性がある。トンネルバリアは、通常は、Ａｌ２Ｏ３またはＭｇＯのような酸化物の形をしている絶縁材料である。好ましくは、ＭＴＪは、以下の構造：シリコン基板／シード層／ピン止め層／トンネルバリア層／自由層／バイアス層／キャッピング層を有し、ピン止め層は、ＰｔＭｎ／ＣｏＦｅ／Ｒｕ／ＣｏＦｅＢであり、トンネルバリア層材料は、ＭｇＯであり、自由層は、ＣｏＦｅＢ／ＮｉＦｅであり、バイアス層材料は、ＩｒＭｎである。
【００５５】
シングルチップ磁場センサ素子の伝達曲線２０は、図７に示されている。印加磁場方向１０１およびピン止め層磁化１９が平行であり、印加磁場の大きさが−Ｂｓ＋Ｂｏ（２５）より大きいとき、磁性自由層の磁化方向１８は、ＭＴＪ素子が低抵抗状態ＲＬ（２１）であるように、印加磁場方向１０１と平行に、よって、ピン止め層磁化方向１９と平行に並ぶ。印加磁場方向１０１およびピン止め層磁化１９が逆平行であり、印加磁場の大きさがＢｓ＋Ｂｏ（２６）より大きいとき、磁性自由層の磁化方向１８は、ＭＴＪ素子が低抵抗状態ＲＨ（２２）であるように、印加磁場方向１０１と平行に、よって、ピン止め層磁化方向１９と逆平行に並ぶ。外部印加磁場１０１がＢｏ（２３）という大きさを有し、自由層の磁化方向１８がピン止め層の磁化方向１９と垂直であるとき、ＭＴＪ磁気抵抗は、ＲＬ（２１）とＲＨ（２２）との間の中間点、すなわち、（ＲＬ＋ＲＨ）／２にあるであろう。−Ｂｓ＋Ｂｏ（２５）からＢｓ＋Ｂｏ（２６）までは、シングルチップ磁場センサブリッジの動作範囲を表す。同図から分かるように、曲線２１は、−Ｂｓ＋Ｂｏ（２５）からＢｓ＋Ｂｏ（２６）まで、勾配が
（ＲＨ−ＲＬ）／２ＢＳ＝ΔＲ／ΔＢ                              （４）
である直線状であり、−Ｂｓ＋Ｂｏ（２５）からＢｓ＋Ｂｏ（２６）まで、磁気抵抗は、
Ｒ（Ｂｅｘｔ）＝ＲＬ＋（ΔＲ／ΔＢ）＊Ｂｅｘｔ                      （５）
と表現されることがある。従って、式（１）および（２）によると、感知アームおよび参照アームの磁気抵抗は：
Ｒｓｎｓ（Ｂｅｘｔ）＝ＲＬ＋Ａｓｎｓ＊（ΔＲ／ΔＢ）＊Ｂｅｘｔ          （６）
Ｒｒｅｆ（Ｂｅｘｔ）＝ＲＬ＋Ａｒｅｆ＊（ΔＲ／ΔＢ）＊Ｂｅｘｔ          （７）
である。感知素子連結体４３および参照素子連結体４４は、図６に示されるように同じ応答曲線をもつＧＭＲスピンバルブ材料で構成されている。図７は、センサが優れた直線性を有することを示している。
【実施例５】
【００５６】
図８は、線形シングルチップ・フルブリッジ型磁場センサの概略図である。同図において、フルブリッジを形成するために電気的に相互接続された２本の感知アームＳ１（５２）およびＳ２（５２’）と、２本の参照アームＲ１（５３）およびＲ２（５３’）とが存在する。感知アームＳ１（５２）およびＳ２（５２’）と、参照アームＲ１（５３）およびＲ２（５３’）とは、ＡＭＲ、ＧＭＲ、またはＴＭＲ磁気抵抗素子で構成されることがあり、もし存在するならば、ピン止め層の向きは、全てのブリッジアームにおいて同じである。この構造では、４つのワイヤ・ボンド・パッド、すなわち、バイアス電圧用のワイヤ・ボンド・パッドＶｂｉａｓと、２つのハーフブリッジ型電圧出力（Ｖ１、Ｖ２）と、接地用のワイヤ・ボンド・パッドＧＮＤとが存在する。Ｖｂｉａｓは、参照アームＲ１（５３）の端部および感知アームＳ１（５２）の端部に接続され、Ｖ２は、感知アームＳ１（５２）の端部および参照アームＲ２（５３’）の端部に接続され、Ｖ１は、参照アームＲ１（５３）の端部および感知アームＳ２（５２’）の端部に接続され、ＧＮＤは、感知アームＳ２（５２’）の端部および参照アームＲ２（５３’）の端部と接続されている。フルブリッジ型センサ出力は、
【数１】
0006525335.tif 000002
と記述されることがあり、センサの感度は、
【数２】
0006525335.tif 000003
として表現されることがあり、外部磁場が非常に小さい場合、すなわち、Ｂが非常に小さいとき、感度（９）は、およそ
【数３】
0006525335.tif 000004
であることがある。
【００５７】
図９は、ハーフブリッジ型シングルチップ線形磁場センサの概略図を示す。同図において、ハーフブリッジ型回路として、電気的に相互接続された感知アームＳ１（５２）および参照アームＲ１（５３）が存在する。感知アームＳ１（５２）および参照アームＲ１（５３）は、ＡＭＲ、ＧＭＲ、またはＴＭＲ磁気抵抗素子で構成されることがあり、もし存在するならば、ピン止め層の向きは、全てのブリッジアームにおいて同じである。この構造では、３つのワイヤ・ボンド・パッド、すなわち、バイアス電圧用のワイヤ・ボンド・パッドＶｂｉａｓと、ハーフブリッジ型電圧出力Ｖ１と、接地用のワイヤ・ボンド・パッドＧＮＤとが存在する。Ｖｂｉａｓは、参照アームＲ１（５３）の端部に接続され、Ｖ１は、感知アームＳ１（５２）の端部および参照アームＲ１（５３）の端部に接続され、ＧＮＤは、感知アームＳ１（５２）の端部と接続されている。フルブリッジ型センサ出力は、
【数４】
0006525335.tif 000005
と記述されることがある。センサの感度は、
【数５】
0006525335.tif 000006
として表現することができ、外部磁場が非常に小さい場合、すなわち、Ｂが非常に小さいとき、感度（１２）は、およそ
【数６】
0006525335.tif 000007
であることがある。
【００５８】
式（９）および式（１２）から分かるように、磁場が大きいとき、すなわち、磁場強度Ｂが大きいとき、Ｖ／Ｖｂｉａｓの関数としての磁場強度Ｂのための上記の２つのハーフブリッジ型表現およびフルブリッジ型表現は、もはや線形ではなく、これは、センサの動作範囲を制限し、このため、線形準ブリッジ型磁場センサのための図１０に描かれた回路が性能を改善するために提供される。
【００５９】
この回路は、２つの電流源Ｉ１  ５９およびＩ２  ５９’と、感知アームＳ１  ５２と、参照アームＲ１  ５３とを備える。これらの２つの電流源は、大きさが等しく、両方共にＩＢＩＡＳである。感知アームＳ１  ５２および参照アームＲ１  ５３は、ＡＭＲ、ＧＭＲ、またはＭＴＪ磁気抵抗センサ素子で構成されることがあり、もし存在するならば、ピン止め層の磁化の向きは、各アームにおいて同じである。この構造体は、３つのパッドを有し、このうち１つは、接地端子ＧＮＤとして、他の２つは、ハーフブリッジ型電圧出力端子（Ｖ１、Ｖ２）として使用され、ＧＮＤは、２つの電流源の一方の端部と、感知アームＳ１  ５２の一方の端部と、参照アームＲ１  ５３の一方の端部とに電気接続されている。Ｖ１は、電流源Ｉ１  ５９および感知アームＳ１  ５２のもう一方の端部に接続されている。Ｖ２は、電流源Ｉ２  ５９’および参照アームＲ１  ５３のもう一方の端部に接続されている。この回路の全出力電圧は、
【数７】
0006525335.tif 000008
であり、感度が
【数８】
0006525335.tif 000009
である。
【００６０】
式（１５）から分かるように、感度Ｖ／Ｉｂｉａｓは、磁界強度Ｂと線形関係がある。Ｉｂｉａｓ＝Ｖｂｉａｓ／２ＲＬである場合、準ブリッジ型磁場センサおよびフルブリッジ型磁場センサは、同一の感度を有するが、準ブリッジ型磁場センサは、より優れた直線性を有し、この磁場センサが広いダイナミックレンジの感知により一層適するようにする。
【実施例６】
【００６１】
本発明の別の実施において、多層応答磁気抵抗素子が使用されることがあり、ここで、参照素子連結体４４および感知素子連結体４３は、ＭＴＪ素子を利用し、ＭＴＪ素子は、以下の特性：ピン止め層、トンネルバリア、および強磁性自由層を有する。ピン止め層は、反強磁性層および少なくとも１つの強磁性層を含み、反強磁性層は、通常は、ＩｒＭｎまたはＰｔＭｎであるが、他の反強磁性材料が使用されてもよく、強磁性層は、Ｃｏ、Ｆｅ、Ｎｉ、Ｂ、Ｐｄ、ＴｂもしくはＨｆ、または他の元素の合金でもよい。ピン止め層磁化は、一方向にしっかり固定されるよう意図されているので、印加磁場への応答が変化することはないが、強磁性自由層の磁化方向は、印加磁場に応答して変化するように設計されている。印加外部磁場が零である場合、ピン止め層磁化方向と自由層磁化方向とは逆平行であり、これは、ピン止め層と自由層との間で結合する漂遊磁束を使用して、または、自由層において合成反強磁性体を利用する付加ピン止め層を用いて、または、自由層の上に直接的に別の反強磁性体を追加することによって達成され得る。トンネルバリアは、通常は、Ａｌ２Ｏ３またはＭｇＯのような酸化物の形をした絶縁材料で構成されている。印加磁場が小さいとき、すなわち、Ｂ＜２００Ｇであるとき、ピン止め層からの漂遊磁場は、自由層を強制的に逆平行配向状態に並べる。好ましいＭＴＪ構造体は、以下の通りである：シリコン基板／シード層／ピン止め層／トンネルバリア層／自由層／キャッピング層である。ここで、ピン止め層は、ＩｒＭｎ／ＣｏＦｅ／ＣｏＦｅＢであり、トンネルバリア層材料は、ＭｇＯであり、自由層は、ＣｏＦｅＢ／ＮｉＦｅからなる。印加磁場が、磁場強度Ｂｓ＞２００Ｇのように比較的大きいとき、ピン止め層における合成反強磁性体の使用は、役立つものであり、その結果、ピン止め層磁化方向と逆平行にさせるために自由層の磁化方向で自由層の上に成膜された反強磁性層が必要である。この場合、ＭＴＪ素子の構造は、好ましくは、以下の通りである：シリコン基板／シード層／ピン止め層／トンネルバリア層／自由層／反強磁性層／保護層であり、ピン止め層は、ＩｒＭｎ／ＣｏＦｅ／Ｒｕ／ＣｏＦｅＢであり、トンネルバリア層は、ＭｇＯであり、ＣｏＦｅＢ／ＮｉＦｅのような自由層は、反強磁性材料ＩｒＭｎで覆われている。
【００６２】
多層磁場ブリッジ型センサの伝達曲線は、図１１に与えられている。印加磁場１０１がピン止め層磁化方向１９と平行に並べられ、磁場が−Ｂｓ３１またはＢｓ３２より大きい強度を有する場合、磁場１０１および自由層磁化方向１８は、ＭＴＪセンサ素子が低抵抗状態ＲＬ１８であるように、平行であり、さらに、これらは、ピン止め層磁化方向１９と平行である。印加磁場が０であるとき、自由層の磁化１８およびピン止め層の磁化１９は、ＭＴＪセンサ素子が高抵抗状態ＲＨ２７であるように、逆平行である。多層シングルチップ磁場センサブリッジの測定レンジは、−Ｂｓ３１からＢｓ３２までである。同図から分かるように、−Ｂｓ３１とＢｓ３２との間で、曲線２９、３０は、勾配が
（ＲＬ−ＲＨ）／Ｂｓ＝ΔＲ／ΔＢ                                （１６）
によって与えられた直線状であり、−Ｂｓ  ３１からＢｓ  ３２まで、磁気抵抗は、
Ｒ（Ｂｅｘｔ）＝ＲＨ−（ΔＲ／ΔＢ）＊｜Ｂｅｘｔ｜                （１７）
として記述されることがある。式（１）および式（２）から、各ブリッジアームの磁気抵抗は、
Ｒｓｎｓ（Ｂｅｘｔ）＝ＲＨ−Ａｓｎｓ＊（ΔＲ／ΔＢ）＊｜Ｂｅｘｔ｜    （１８）
Ｒｒｅｆ（Ｂｅｘｔ）＝ＲＨ−Ａｒｅｆ＊（ΔＲ／ΔＢ）＊｜Ｂｅｘｔ｜    （１９）
として記述されることがある。
【００６３】
さらに、感知素子連結体４３および参照素子連結体４４は、ＧＭＲ多層膜構造体、すなわち、図１０の応答曲線と同様に構成された多層構造体ＣｏＦｅ／Ｃｕ／ＣｏＦｅでもよい。図１０から分かるように、センサは、優れた直線性を有する。
【００６４】
線形シングルチップ・ブリッジ型磁場センサと同様に、多層シングルチップ磁場ブリッジ型センサは、３通りの方法、すなわち、被参照フルブリッジ、被参照ハーフブリッジ、および準ブリッジで準備される可能性がある。これらの３通りのシングルチップ・センサブリッジの応答の計算は、線形センサブリッジに対して既に導出された計算に類似しているので、簡潔さのため、解だけを以下のとおり要約する：
【数９】
0006525335.tif 000010
【００６５】
上記３つの式から分かるように、印加磁場Ｂの絶対値が使用され、伝達曲線が対称であることを示唆している。その上、準ブリッジ構造および他の２つのブリッジ構造は、同様の性能を有する。
【００６６】
ハーフブリッジ、フルブリッジ、および準ブリッジは、ＣＭＯＳを含むシングル・チップ・センサ・ブリッジが実施されることがあるようにＣＭＯＳを含むシリコン基板を利用する可能性がある。
【００６７】
上記事項は、本発明の好ましい実施形態だけを説明している。上記事項は、本発明を限定しない。当業者は、本発明の様々な変形および変更をもたらすことができる。変更、等価置換、または改良を含む本発明の趣旨および原理の範囲内の変更はどれでも本発明の範囲内であると考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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