(57)【特許請求の範囲】
【請求項１】
トランスの一次巻線を介して主電流をオン・オフする主スイッチング素子と、
前記トランスの二次巻線を介して得られる出力電圧に応じて前記主スイッチング素子のオン・オフを制御する制御回路と、
前記主スイッチング素子よりも電力容量が小さく、前記主スイッチング素子に並列に設けられて前記制御回路によりオン・オフされる副スイッチング素子とを備え、
前記制御回路は、前記出力電圧に応じて生成される制御信号に従って前記主スイッチング素子をオン・オフ駆動する主駆動信号を生成する主ドライブ回路と、
前記制御信号に基づいて前記副スイッチング素子をオン・オフ駆動する副駆動信号を生成する副ドライブ回路と、
前記出力電圧に応じてフィードバックされるＦＢ信号が入力されるＦＢ端子と、
前記ＦＢ信号の電圧が予め設定した閾値を上回るときに前記主ドライブ回路を動作させ、前記ＦＢ信号の電圧が前記閾値に満たないときに前記主ドライブ回路の動作を停止させるイネーブル制御回路と
を具備したことを特徴とするスイッチング電源装置。
【請求項２】
前記副ドライブ回路は、前記主ドライブ回路の前段に設けられて前記出力電圧に応じて生成される制御信号に従って前記副駆動信号を定常的に生成するものであって、
前記主ドライブ回路は、前記副ドライブ回路が生成した前記副駆動信号に従って前記主駆動信号を生成するものである請求項１に記載のスイッチング電源装置。
【請求項３】
前記主ドライブ回路および前記副ドライブ回路は、並列に設けられて前記出力電圧に応じて生成される制御信号に従って前記主駆動信号および前記副駆動信号をそれぞれ生成するものである請求項１に記載のスイッチング電源装置。
【請求項４】
前記主スイッチング素子は、負荷電力容量を満たす大電力容量のパワーＭＯＳ-ＦＥＴであって、前記副スイッチング素子は前記主スイッチング素子に比較して小電力容量のＭＯＳ-ＦＥＴである請求項１に記載のスイッチング電源装置。
【請求項５】
前記副スイッチング素子は、前記制御回路と共に集積回路化が可能な小電力容量のＭＯＳ-ＦＥＴからなる請求項４に記載のスイッチング電源装置。
【請求項６】
前記制御回路は、前記出力電圧が供給される負荷の消費電力が小さくなるに伴って前記主スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数ｆsw-maxから第１のスイッチング周波数ｆsw-minまで低減制御し、
前記第１のスイッチング周波数ｆsw-minでの前記主スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力が前記閾値を下回ったとき、前記主スイッチング素子のスイッチング周波数を前記第１のスイッチング周波数ｆsw-minから更に低減させるスイッチング周波数制御手段を備えたものである請求項１に記載のスイッチング電源装置。
【請求項７】
前記制御回路は、前記出力電圧が供給される負荷の消費電力が小さくなるに伴って前記主スイッチング素子のオン・オフを制御するスイッチング周波数を最大スイッチング周波数ｆsw-maxから第１のスイッチング周波数ｆsw-minまで低減制御するスイッチング周波数低減手段と、
前記第１のスイッチング周波数ｆsw-minでの前記主スイッチング素子の連続スイッチング駆動時における前記負荷の消費電力が前記閾値を下回ったとき、前記主スイッチング素子を所定の周期ｔburst毎に所定期間ｔsw-onに亘ってバースト状にスイッチング駆動するバースト駆動制御手段とを備えたものである請求項１に記載のスイッチング電源装置。
【請求項８】
前記副ドライブ回路は、前記制御信号を受けて定常的に動作するものであって、
前記イネーブル制御回路は、前記出力電圧が供給される負荷での消費電力が予め設定した前記閾値を上回るときにだけ前記主ドライブ回路を動作させるイネーブル信号を生成するものである請求項１に記載のスイッチング電源装置。
【請求項９】
前記負荷での消費電力を判定する前記閾値は、前記副スイッチング素子だけをオン・オフさせて低負荷時の低消費電力化を図る待機モードを設定する為の閾値である請求項７に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子でのスイッチング損失を低減し、待機モード時の低消費電力化を図ることのできる簡易な構成のスイッチング電源装置に関する。
【背景技術】
【０００２】
定格電力容量が数十Ｗ程度のスイッチング電源装置は、例えば図４に示すようにフライバック形の電力スイッチング回路として実現される。この種のスイッチング電源装置は、電力スイッチング回路の入力段に１００Ｖ系または２２０Ｖ系の商用交流電源から供給される交流電力を全波整流するダイオード・ブリッジ回路ＤＢと、このダイオード・ブリッジ回路ＤＢの出力を平滑化する入力コンデンサＣinとを備える。
【０００３】
ちなみに前記ダイオード・ブリッジ回路ＤＢの前段の交流電力入力ラインには、図４に示すように該スイッチング電源装置の動作に伴って発生する高周波伝導ノイズ（ＥＭＩ；Electro Magnetic Interference）の前記交流電力ライン側への漏出を防ぐ為の第１および第２のノイズフィルタＮＦ１,ＮＦ２やコンデンサＣｘが設けられる。尚、このコンデンサＣｘには、電源遮断時に該コンデンサＣｘに蓄えられた電荷を放電する為の抵抗Ｒｘが並列に接続される。
【０００４】
前記スイッチング電源装置の主体部をなす装置本体（電力スイッチング回路）１は、概略的にはトランスＴの一次巻線Ｔａを介して前記ダイオード・ブリッジ回路ＤＢに接続され、オン・オフ制御されて前記一次巻線Ｔａに流れる電流を制御するスイッチング素子Ｑを備える。このスイッチング素子Ｑは、例えば該スイッチング電源装置の定格電力容量に応じた大電力容量のＭＯＳ-ＦＥＴからなる。更に前記装置本体１は、前記スイッチング素子Ｑのオン・オフに伴って前記トランスＴの二次巻線Ｔｂに生起される交番電圧を整流して取り出すダイオードＤと、このダイオードＤの整流出力を平滑化する出力コンデンサＣoutを備える。前記ダイオードＤおよび前記出力コンデンサＣoutは、所定の出力電圧Ｖoutを生成する電圧出力回路を構成する。
【０００５】
さて電源ＩＣとして集積回路化される制御回路２は、例えば前記出力電圧Ｖoutを検出する出力電圧検出回路３から与えられるＦＢ信号に応じて前記スイッチング素子Ｑのオン・オフ（スイッチング）を制御する。ちなみに前記出力電圧検出回路３は、例えば直列接続された分圧抵抗Ｒａ,Ｒｂを介して前記出力電圧Ｖoutを分圧して検出し、検出した出力電圧Ｖoutと目標出力電圧を規定する為の予め設定された基準電圧との誤差電圧を求めるシャントレギュレータＳＲを備える。
【０００６】
そして前記出力電圧検出回路３は、前記シャントレギュレータＳＲにて求めた前記誤差電圧を、例えばフォトカプラＰＣを介して前記ＦＢ信号として前記制御回路２にフィードバックするように構成される。そして前記制御回路２は、例えば前記ＦＢ信号に応じて前記スイッチング素子Ｑをオン・オフする駆動信号のパルス幅（オン幅）をフィードバック制御することで前記出力電圧Ｖoutを前記目標出力電圧に一定化する。
【０００７】
概略的には前記制御回路２は、制御電圧に応じて発振周波数が制御され、内蔵したコンデンサの充放電を利用して三角波信号を生成すると共に、この三角波信号に同期した方形波信号を生成する電圧制御型の発振器を備える。また前記制御回路２は、前記発振器が生成した三角波信号の電圧と前記ＦＢ信号の電圧ＶＦＢとを比較して前記スイッチング素子Ｑのオン幅Ｔonを規定するパルス幅の制御信号を生成するＰＷＭ制御用の比較器を備える。前記制御回路２の出力段に設けられるドライブ回路は、前記比較器が出力する制御信号を入力して前記スイッチング素子Ｑをオン・オフする駆動信号を生成して出力する。
【０００８】
このような出力電圧Ｖoutの制御は、出力電圧Ｖoutが１２Ｖ,１９Ｖまたは３２Ｖの１０〜９０Ｗクラスのスイッチング電源装置に多く採用され、二次側制御方式と称される。これに対して出力電圧Ｖoutが５Ｖ、出力電流が２Ａ以下の１０Ｗクラスのスイッチング電源装置においては、特に図示しないが前記トランスＴの補助巻線に生起される電圧に応じて前記出力電圧Ｖoutを制御する、いわゆる一次側制御方式が採用されることが多い。
【０００９】
ところで前記制御回路２には、負荷の重さによって変化する前記ＦＢ信号の電圧ＶＦＢに応じて前記スイッチング素子Ｑのスイッチング周波数ｆswを制御し、これによって前記スイッチング素子Ｑでのスイッチング損失を低減する周波数制御機能が組み込まれる。この周波数制御機能については、例えば特許文献１に詳しく紹介されるように、基本的には前記ＦＢ信号の電圧ＶＦＢが所定の閾値よりも小さくなったとき、該電圧ＶＦＢに応じて前記スイッチング素子Ｑのスイッチング周波数ｆswを低減するものである。
【００１０】
具体的には前記周波数制御機能は、例えば図５に示すように前記電圧ＶＦＢの低下に伴って前記スイッチング周波数ｆswを、その最大負荷時における最大スイッチング周波数ｆsw-max（例えば６５ｋＨｚ）から軽負荷時における最小スイッチング周波数ｆsw-min（例えば２５ｋＨｚ）へと低減する。そして前記負荷電力（電圧ＶＦＢ）が更に低下した場合には、前記スイッチング周波数ｆswを前記最小スイッチング周波数ｆsw-minから更に、例えば０.５ｋＨｚ程度まで低減して前記スイッチング素子Ｑでのスイッチング損失を更に抑える。このようなスイッチング周波数の低減制御により、いわゆる待機モードでの消費電力を極力抑えることが可能となる。このような周波数低減制御は、専ら、前述した一次側制御方式において多く採用される。
【００１１】
また特許文献２に開示されるように、例えば図６に示すように待機モードへの移行時には前記スイッチング周波数ｆswの更なる低減制御に代えて、前記スイッチング素子Ｑを所定の周期で間欠的にバーストスイッチング駆動することで前記待機モードにおける消費電力を低減することも提唱されている（バーストスイッチング制御）。このようなバーストスイッチング制御は、前述した二次側制御方式を採用したスイッチング電源装置において採用されることが多い。
【００１２】
尚、本発明の主旨とは直接関係はないが、特許文献３には負荷に応じた電源回路から出力電流量に応じて、具体的には出力電流が増加するに従って、並列に設けた複数のＦＥＴを所定の動作条件下で順に導通させ、これによって複数の電源回路間での負荷バランスをとることが開示される。しかしこの特許文献３に開示される技術は、前記複数のＦＥＴを単に電流出力スイッチとして用いているに過ぎない。また従来より一般的に、スイッチング電源装置の定格電力容量を満たすように所定の電力容量のスイッチング素子Ｑを複数個並列に接続して用いることも行われている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−２５２９７３号公報
【特許文献２】特開２００５−２９５６６２号公報
【特許文献３】特開２０１３−１６４７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
さて従来においては待機モード時におけるスイッチング電源装置での損失を低減する為に、前述したように前記スイッチング周波数ｆswを通常動作モード時よりも更に低減したり（周波数低減制御）、或いは前記スイッチング素子Ｑを所定の周期毎に所定時間に亘って間欠的にスイッチング駆動している（バーストスイッチング制御）。しかしながら前記スイッチング素子Ｑとしてスイッチング電源装置の定格電力容量を満たす大容量のＦＥＴを用いた場合、待機モード時における前記ＦＥＴでのスイッチング損失が無視できなくなる。このスイッチング損失は、専ら、ＦＥＴの素子構造に由来する出力容量Ｃossとゲート電荷量Ｑgに起因するものである。
【００１５】
図７は６００Ｖクラスの汎用ＭＯＳ-ＦＥＴの素子特性の例を示すもので、定格電流Ｉdに対する出力容量Ｃossおよびゲート電荷量Ｑgの関係を示している。また図８は上記素子特性のＭＯＳ-ＦＥＴ（スイッチング素子Ｑ）を、待機モード時に１ｋＨzのスイッチング周波数ｆswで連続スイッチング動作させた場合のスイッチング損失Ｂと、待機モード時に２５ｋＨzのスイッチング周波数ｆswで前記スイッチング素子Ｑをバーストスイッチング動作させた場合のスイッチング損失Ａとを対比して示している。尚、このスイッチング素子Ｑのバーストスイッチング駆動は、バースト周期ｔburstを２００ｍｓとし、バーストスイッチング駆動時間ｔsw-onを０.２８ｍｓとし、２５ｋＨzのスイッチング周波数ｆswで行った。
【００１６】
ちなみに前記スイッチング素子Ｑのバーストスイッチング動作時におけるスイッチング損失Ａは、
Ａ＝(１／２)×Ｃoss×Ｖds２×ｆsw×(ｔsw-on／ｔburst)
＋Ｖdd×Ｑg×ｆsw×(ｔsw-on／ｔburst)
として求められる。また前記スイッチング素子Ｑの連続スイッチング動作時におけるスイッチング損失Ｂは、前記スイッチング素子Ｑのスイッチング停止期間ｔsw-offがゼロ（０）であるから、上式において（ｔsw-on＝ｔburst）として計算することができる。
【００１７】
これらのスイッチング損失Ａ,Ｂの計算例（図８）に示されるように、例えば出力電圧Ｖoutが１９Ｖ、定格電力容量が６５Ｗのスイッチング電源装置で用いられる、ドレイン電流Ｉdが１０Ａ相当のスイッチング素子Ｑ（ＭＯＳ-ＦＥＴ）の場合には、前述した出力容量Ｃossが略１５０ｐＦ、ゲート電荷量Ｑgが略５０ｎＣと大きいので、連続スイッチング動作での待機モード時におけるスイッチング損失が１５ｍＷにも達する。従って、例えば待機モード時における消費電力を３０ｍＷ以下に抑えたスイッチング電源装置を実現しようとする場合、上記スイッチング損失が大きな課題となる。
【００１８】
本発明はこのような事情を考慮してなされたもので、その目的は、待機モード時におけるスイッチング素子での損失を低減し、待機モード時における消費電力を極力抑えることのできる簡易な構成のスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１９】
上述した目的を達成するべく本発明に係るスイッチング電源装置は、
トランスの一次巻線を介して主電流をオン・オフする主スイッチング素子と、
前記トランスの二次巻線を介して得られる出力電圧に応じて前記主スイッチング素子のオン・オフを制御する制御回路と、
前記主スイッチング素子よりも電力容量が小さく、前記主スイッチング素子に並列に設けられて前記制御回路によりオン・オフされる副スイッチング素子とを備える。
【００２０】
特に前記制御回路は、前記出力電圧に応じて生成される制御信号に従って前記主スイッチング素子をオン・オフ駆動する主駆動信号を生成する主ドライブ回路と、
前記制御信号に基づいて前記副スイッチング素子をオン・オフ駆動する副駆動信号を生成する副ドライブ回路と、
前記出力電圧に応じてフィードバックされるＦＢ信号が入力されるＦＢ端子と、
前記ＦＢ信号の電圧が予め設定した閾値を上回るときに前記主ドライブ回路を動作させ、前記ＦＢ信号の電圧が前記閾値に満たないときに前記主ドライブ回路の動作を停止させるイネーブル制御回路とを備えることを特徴としている。
【発明の効果】
【００３０】
待機モード時におけるスイッチング電源装置での消費電力を簡易にして効果的に低減することが可能となる等の効果が奏せられる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るスイッチング電源装置の要部概略構成図。
【図２】本発明の別の実施形態に係るスイッチング電源装置の要部概略構成図。
【図３】図１に示すスイッチング電源装置における制御回路の構成例を示す図。
【図４】従来のスイッチング電源装置の構成例を示す図。
【図５】連続スイッチング動作時におけるスイッチング素子の駆動信号波形と、負荷消費電力に相当するフィードバック信号の電圧に応じた周波数低減制御の例を示す図。
【図６】バーストスイッチング動作時におけるスイッチング素子の駆動信号波形と、負荷消費電力に相当するフィードバック信号の電圧に応じた周波数低減制御およびバーストスイッチング制御の例を示す図。
【図７】６００Ｖクラスの汎用ＭＯＳ-ＦＥＴの定格特性の例を示す図。
【図８】連続スイッチング動作時とバーストスイッチング動作時でのスイッチング損失を対比して示す図。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の一実施形態に係るスイッチング電源装置について説明する。本発明は、例えば定格電力容量が数十Ｗ程度のスイッチング電源装置に好適なものである。
【００３３】
本発明の実施形態に係るスイッチング電源装置は、基本的には、例えば図４に示したように構成された二次側制御方式を採用したフライバック形の電源装置からなり、特徴的には図１および図２にその要部概略構成をそれぞれ示すように、前記トランスＴの一次巻線Ｔａに直列に接続されたスイッチング素子Ｑを、図示しない負荷に対しての主たる電力供給を担う主スイッチング素子Ｑ-mとして用いると共に、この主スイッチング素子Ｑ-mに対して並列に副スイッチング素子Ｑ-sを備えて構成される。
【００３４】
前記主スイッチング素子Ｑ-mは、定格の負荷電力容量を満たす大電力容量のパワーＭＯＳ-ＦＥＴからなり、また前記副スイッチング素子Ｑ-sは前記主スイッチング素子Ｑ-mに比較して低電力容量のＭＯＳ-ＦＥＴからなる。具体的には前記主スイッチング素子Ｑ-mは、６００Ｖクラスで最大ドレイン電流Ｉdが１０Ａ程度の大電力容量のパワーＭＯＳ-ＦＥＴからなり、また前記副スイッチング素子Ｑ-sは電力容量が６００Ｖクラスで１０ｍＡ程度の低電力容量のＭＯＳ-ＦＥＴからなる。
【００３５】
また前記制御回路２は、所定の制御信号に従って前記主スイッチング素子Ｑ-mをオン・オフする主駆動信号を生成する主ドライブ回路Ｄrv-mと、前記副スイッチング素子Ｑ-sをオン・オフする副駆動信号を生成する副ドライブ回路Ｄrv-ｓとをそれぞれ備える。前記主ドライブ回路Ｄrv-mおよび前記副ドライブ回路Ｄrv-ｓは、例えば前記制御回路２において一般的に多段に従属接続して構成される複数段の増幅器からなる出力回路の最終段を前記主ドライブ回路とし、前段側の増幅器を前記副ドライブ回路とすることで実現される。
【００３６】
更にこの実施形態においては、例えば前記出力電圧Ｖoutに応じて前記制御回路２にフィードバックされる前述したＦＢ信号の電圧ＶＦＢを、待機モードを設定する上での閾値電圧Ｖstandbyと比較してイネーブル信号ＥＮを生成するイネーブル制御回路１０が設けられる。このイネーブル制御回路１０は、前記ＦＢ信号の電圧ＶＦＢが前記閾値電圧Ｖstandbyを上回るとき、前記イネーブル信号ＥＮを［Ｈ］にして前記主ドライブ回路Ｄrv-mによる前記主駆動信号の生成出力を許可する。また前記イネーブル制御回路１０は、前記ＦＢ信号の電圧ＶＦＢが前記閾値電圧Ｖstandbyに満たないとき、前記イネーブル信号ＥＮを［Ｌ］にして前記主ドライブ回路Ｄrv-mによる前記主駆動信号の生成出力を禁止する役割を担う。
【００３７】
従って前記主スイッチング素子Ｑ-mは、前記ＦＢ信号の電圧ＶＦＢが前記閾値電圧Ｖstandbyを上回る通常動作モード時にだけ前記主ドライブ回路Ｄrv-mが生成出力する主駆動信号を受けてオン・オフ動作する。換言すれば前記ＦＢ信号の電圧ＶＦＢが前記閾値電圧Ｖstandbyに満たなくなり、これによって待機モードへの移行が検出された場合には、前記主ドライブ回路Ｄrv-mによる主駆動信号の生成出力が停止され、この結果、前記主スイッチング素子Ｑ-mのオン・オフ駆動が停止される。
【００３８】
これに対して前記副スイッチング素子Ｑ-sは、前記副ドライブ回路Ｄrv-sが生成出力する副駆動信号を受けてオン・オフ動作する。前記副ドライブ回路Ｄrv-sは、前記ＦＢ信号の電圧ＶＦＢに応じて生成される前記制御信号を受けて副駆動信号を定常的に生成する。また前記副ドライブ回路Ｄrv-sが生成する前記副駆動信号は、前記主ドライブ回路Ｄrv-mにおいて前記主駆動信号を生成する上での制御信号として前記主ドライブ回路Ｄrv-mに与えられる。
【００３９】
尚、図１および図２において符号ＣＳ-m,ＣＳ-sを付して示す比較器１１,１２は、前記主スイッチング素子Ｑ-mおよび前記副スイッチング素子Ｑ-sのそれぞれに流れるドレイン電流から前記主スイッチング素子Ｑ-mおよび前記副スイッチング素子Ｑ-sにそれぞれ流れる過電流を検出する過電流検出回路である。
【００４０】
ここで前記副スイッチング素子Ｑ-sとして用いる上述した低電力容量のＭＯＳ-ＦＥＴは、電源ＩＣとして実現される前記制御回路２に同時集積可能なものである。しかし図２に示すように前記副スイッチング素子Ｑ-sを、前記制御回路２に対して前記主スイッチング素子Ｑ-mと共に外付けしてスイッチング電源装置を構成することも勿論可能である。またここでは図４に例示した構成のスイッチング電源装置を例に本発明の実施形態について説明するが、本発明は一次側制御方式・二次側制御方式のいずれにも、またフライバック形・フォワード形のいずれのスイッチング電源装置にも適用可能である。
【００４１】
次に電源ＩＣとして実現される前記制御回路２について簡単に説明する。この制御回路２は、概略的には、例えば図３に示すように予め基本発振周波数が規定された電圧制御型の発振器２１を備える。この発振器２１は、例えば該発振器２１に内蔵したコンデンサ（図示せず）の充放電を利用して所定の周期で電圧が漸増・漸減を繰り返す三角波信号を生成すると共に、この三角波信号に同期した方形波信号を生成する。ＰＷＭ制御用の比較器２２は、前記発振器２１が出力する三角波信号の電圧と、前記ＦＢ信号の電圧ＶＦＢとを比較することで前記スイッチング素子Ｑのオン幅Ｔonを規定するパルス幅の制御信号を生成する。
【００４２】
多段に従属接続された前記副ドライブ回路Ｄrv-sおよび前記主ドライブ回路Ｄrv-mを備えた出力回路２３は、前記制御信号に従って前記主駆動信号および前記副駆動信号をそれぞれ生成する。そして前記主ドライブ回路Ｄrv-mが生成した前記主駆動信号により前記主スイッチング素子Ｑ-mがオン・オフ駆動され、また前記副ドライブ回路Ｄrv-sが生成した前記副駆動信号により前記副スイッチング素子Ｑ-sがオン・オフ駆動される。
【００４３】
尚、前記制御回路２が備えるＨＶ端子には、図４に示したように前記商用交流電源から供給される交流電力を全波整流するダイオードＤ１,Ｄ２を介して前記入力電圧Ｖinが印加される。また前記制御回路２が備えるＶＣＣ端子には、図４に示したように前記スイッチング素子Ｑのオン・オフ駆動（スイッチング）に伴って前記トランスＴの補助巻線Ｔｃに生起される電圧が、ダイオードＤ３およびコンデンサＣ３からなる整流平滑回路を介して入力される。更に前記制御回路２には前述したＦＢ信号に加えて、前記スイッチング素子Ｑが形成する電流路に介装されたシャント抵抗Ｒｓを介して検出される前記主スイッチング素子Ｑ-mのオン電流に相当する電流検出電圧ＣＳが該制御回路２のＣＳ端子に入力される。
【００４４】
また図３に示すように前記制御回路２は、前記ＨＶ端子に所定の電圧が印加されたときに該制御回路２を起動する起動回路２４を備えると共に、前記ＶＣＣ端子に印加される直流電圧に従って該制御回路２の作動に必要な駆動電圧を生成する内部電源２５を備える。更に前記制御回路２は、前記ＶＣＣ端子に印加される直流電圧を所定の基準電圧ＶＵＶＬＯと比較して前記ＶＣＣ電圧の異常な低下に起因するスイッチング電源装置の誤動作を防止する為のＵＶＬＯ比較器２６を備える。このＵＶＬＯ比較器２６は、ＶＣＣ電圧の異常低下を検出したとき、前記副ドライブ回路Ｄrv-sに対するイネーブル信号をオフとすることで前記出力回路２３の動作を強制的に禁止する。
【００４５】
尚、前記制御回路２は、前記ＦＢ信号の電圧ＶＦＢを所定の基準電圧ＶＯＬＰと比較することで該スイッチング電源装置の過負荷状態を検出する過負荷検出用比較器２７を備える。また前記制御回路２は、前記主スイッチング素子Ｑ-mに直列接続された抵抗Ｒs-mに生起されてＣＳ端子に入力される電圧から、該主スイッチング素子Ｑ-mに流れる過電流を検出する過電流検出用比較器２８を備える。更に前記副スイッチング素子Ｑ-sに直列接続された抵抗Ｒs-sに生起される電圧から該スイッチング素子Ｑ-sに流れる過電流を検出する過電流検出用比較器２９を備える。これらの比較器２８,２９によりそれぞれ求められた過電流検出信号はオア回路３０を介して過負荷検出回路３１に与えられる。またこの過負荷検出回路３１には、前記比較器２７により検出された過負荷検出信号も与えられる。
【００４６】
一方、前記制御回路２に設けられた周波数低減回路３２は、前記過負荷検出回路３１において過負荷が検出されたときだけでなく、前記ＦＢ端子に入力される前記ＦＢ信号の電圧ＶＦＢに応じて前記発振器２１の動作を電圧制御し、その発振周波数ｆswを可変制御する。ちなみに前記ＦＢ信号の電圧ＶＦＢは、負荷での消費電力量（負荷電力）に応じて変化するものであり、負荷電力が大きい程、前記電圧ＶＦＢが高くなる。
【００４７】
特にスイッチング周波数制御手段としての前記周波数低減回路３２は、前記負荷の消費電力が小さくなるに伴って電圧値が低下する前記ＦＢ信号の電圧ＶＦＢに応じて前記主スイッチング素子Ｑ-mおよび前記副スイッチング素子Ｑ-sのオン・オフを制御するスイッチング周波数ｆswを低減制御する。具体的には前記ＦＢ信号の電圧ＶＦＢに応じて、前記スイッチング周波数ｆswを最大負荷時における最大スイッチング周波数ｆsw-max（例えば６５ｋHz）から、最小負荷時における第１のスイッチング周波数ｆsw-min（例えば２５ｋHz）まで低減制御する。
【００４８】
更に前記周波数低減回路３２は、通常動作モードにおける前記第１のスイッチング周波数ｆsw-minでの前記主スイッチング素子Ｑ-mの連続スイッチング駆動時における前記負荷での消費電力が所定の閾値を下回ったときには、該主スイッチング素子Ｑ-mおよび前記副スイッチング素子Ｑ-sのスイッチング周波数ｆswを前記第１のスイッチング周波数ｆsw-minから更に低減させることで待機モードを設定する（スイッチング周波数の２段階の低減制御）。
【００４９】
このようなスイッチング周波数ｆswの低減制御機能に加えて前記制御回路２は、前述したイネーブル制御回路１０を備える。このイネーブル制御回路１０は、前記負荷消費電力が当該スイッチング電源装置を前記待機モードに移行させる条件まで低下したとき、前記主ドライブ回路Ｄrv-mの動作を停止制御する前述したイネーブル信号ＥＮの出力を制御するものである。具体的には前記イネーブル制御回路１０は、負荷電力量を示す前記ＦＢ信号の電圧ＶＦＢを、前記通常動作モードから前記待機モードへの移行を判定する為の閾値電圧Ｖstandbyと比較する比較器として実現される。このイネーブル制御回路１０は、前記電圧ＶＦＢが前記閾値電圧Ｖstandbyを上回るときに［Ｈ］、前記電圧ＶＦＢが前記閾値電圧Ｖstandbyに満たないときに［Ｌ］になるイネーブル信号ＥＮを出力する役割を担う。そしてこのイネーブル信号ＥＮにより前記主ドライブ回路Ｄrv-mの動作が制御されるものとなっている。
【００５０】
かくして上述した如く構成された制御回路２によれば、前述したように負荷電力に応じて前記主スイッチング素子Ｑ-mをオン・オフするスイッチング周波数ｆswが制御される。そして通常動作モード時から待機モードに移行した時には前記主スイッチング素子Ｑ-mのオン・オフ動作を停止させ、前記副スイッチング素子Ｑ-sだけをオン・オフすることができる。ここで前記副スイッチング素子Ｑ-sとして用いるＭＯＳ-ＦＥＴは、前記主スイッチング素子Ｑ-mに比較して小電力容量であり、その出力容量Ｃossおよびゲート電荷量Ｑgが十分に小さいものである。従って待機モード時に前記副スイッチング素子Ｑ-sを連続的にスイッチング動作させても、そのスイッチング損失を、例えば１０ｍＷ以下と十分に小さく抑えることが可能となる。従って待機モード時におけるスイッチング素子での損失（スイッチング損失）を低く抑え得る分、待機モードでのスイッチング電源装置の消費電力を十分に低く抑えることが可能となる。
【００５１】
また前述したように副スイッチング素子Ｑ-sを前記制御回路２と一体に集積回路化して電源ＩＣとして実現することが容易である。しかも前記制御回路２において多段に設けられて出力回路を構成した複数段の増幅器を、前記副ドライブ回路Ｄrv-sと前記主ドライブ回路Ｄrv-mとに分けて用いることも容易である。更には前記制御回路２に前記イネーブル制御回路１０を構成する比較器を組み込むことも容易である。従ってスイッチング損失を抑えて待機モード時での消費電力を効果的に低減し得るスイッチング電源装置を簡易にして安価に実現することができる等の実用上多大なる効果が奏せられる。
【００５２】
このような構成のスイッチング電源装置によれば、通常動作モード時には前記主スイッチング素子が前記負荷での消費電力（負荷電力量）に応じたスイッチング周波数ｆswでオン・オフ駆動されるので、その出力電圧Ｖoutが安定に一定化制御される。また負荷電力量の低下に伴って待機モードが設定されて前記スイッチング周波数ｆswの更なる低減制御やバーストスイッチング制御が行われる場合には前記イネーブル信号の消滅に伴って前記主ドライブ回路の動作が停止される。この結果、負荷に対して主たる電力供給を担う前記主スイッチング素子のオン・オフが停止し、電力容量の小さい前記副スイッチング素子だけがオン・オフ駆動される。
すると前記主スイッチング素子に比較して電力容量の小さい前記副スイッチング素子の出力容量Ｃossおよびゲート電荷量Ｑgが小さい分、該副スイッチング素子でのスイッチング損失を大幅に低減することが可能となる。前記副スイッチング素子として、例えばドレイン電流Ｉdが１Ａ以下のＭＯＳ-ＦＥＴを用いた場合、待機モードによる連続スイッチング動作時のスイッチング損失を２ｍＷ以下にすることも可能である。
また定格電力容量（例えば６００Ｖ／１０Ａ程度）を満たすように選定される前記主スイッチング素子に比較して、例えば待機モード時に小電力（例えば６００Ｖ／１０ｍＡ程度）の電力をスイッチングするに十分な小電力容量の副スイッチング素子を用いるだけなので、この副スイッチング素子を前記制御回路と共に集積回路化することも容易である。しかも前記主ドライブ回路および前記副ドライブ回路については、一般的に前記制御回路において多段に構成される増幅器の最終段を前記主ドライブ回路、その前段の増幅器を前記副ドライブ回路とすれば良いので、その構成が徒に複雑化することもない。
更には前記主ドライブ回路の動作を、負荷での消費電力が予め設定した閾値を超えるか否かに応じて生成したイネーブル信号に応じて制御するだけで良い。従って従来より種々提唱されているスイッチング電源装置における制御回路が基本的に有する機能をそのまま有効に活用して、待機モード時におけるスイッチング損失を効果的に抑えることが可能となる。故に待機モード時におけるスイッチング電源装置での消費電力を簡易にして効果的に低減することが可能となる等の効果が奏せられる。
尚、本発明は上述した実施形態に限定されるものではない。例えばスイッチング素子の連続スイッチング動作時における周波数低減制御と、待機モード時における間欠的なバーストスイッチング動作制御とを併用する場合にも、前記副スイッチング素子Ｑ-sにおけるスイッチング損失を低減する上で同様な効果を得ることができ。そして究極的には待機モード時におけるスイッチング損失を略ゼロにすることも可能となる（ＩＥＣで規定：５ｍＷ未満であればゼロとみなせる。ＩＥＣ：International Electrotechnical Commission  国際電気標準会議）。また前記主スイッチング素子Ｑ-mとして、定格電力容量を満たすように複数のＭＯＳ-ＦＥＴを並列に駆動する場合にも本発明を同様に適用することができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００５３】
Ｔ  トランス
Ｑ  スイッチング素子
Ｑ-m  主スイッチング素子（大電力容量のＭＯＳ-ＦＥＴ）
Ｑ-s  副スイッチング素子（小電力容量のＭＯＳ-ＦＥＴ）
Ｄrv-m  主ドライブ回路
Ｄrv-s  副ドライブ回路
１  装置本体（電力スイッチング回路）
２  制御回路
３  出力電圧検出回路
１０  イネーブル制御回路
２１  発振器
２２  ＰＷＭ制御用の比較器
３２  周波数低減回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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