(57)【特許請求の範囲】
【請求項１】
フィルタ回路を入力に持つ電源回路と、
前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいか否かを判定する比較判定回路と、
前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定された場合に、前記フィルタ回路の出力インピーダンスが、前記負性入力インピーダンスの絶対値以下となるように制御するフィルタ制御回路と
を備える電源装置。
【請求項２】
前記フィルタ回路は、インダクタおよび第１のキャパシタを用いて構成されるローパスフィルタであり、
前記電源回路は、ＤＣ−ＤＣコンバータであり、
前記フィルタ制御回路は、前記ローパスフィルタにおけるインダクタ短絡回路を制御する短絡回路制御回路であり、
前記短絡回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定された場合に、前記インダクタ短絡回路を制御して前記インダクタを短絡させるとともに、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンス以上であると判定された場合に、前記インダクタ短絡回路を制御して前記インダクタの短絡を解放することを特徴とする請求項１記載の電源装置。
【請求項３】
前記フィルタ回路は、インダクタおよび第１のキャパシタを用いて構成されるローパスフィルタであり、
前記電源回路は、ＤＣ−ＤＣコンバータであり、
前記フィルタ制御回路は、前記ローパスフィルタにおけるキャパシタ追加接続回路を制御する接続回路制御回路であり、
前記接続回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定された場合に、前記キャパシタ追加接続回路を制御して、耐圧が低く大容量の第３のキャパシタと直列に接続された、耐圧が高く小容量の第２のキャパシタを短絡させ、前記第３のキャパシタへの分圧を大きくし、前記第１のキャパシタの容量に前記第３のキャパシタの容量分を加え、前記フィルタ回路の出力インピーダンスを低下させるとともに、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンス以上であると判定された場合に、前記キャパシタ追加接続回路を制御して前記第２のキャパシタの短絡を解放し、前記第１のキャパシタの容量に加えた前記第３のキャパシタの容量分を差し引き、前記フィルタ回路の出力インピーダンスを上昇させることを特徴とする請求項１記載の電源装置。
【請求項４】
前記ＤＣ−ＤＣコンバータの入力電圧および入力電流を一定の周期で測定する第１の測定回路と、
前記第１の測定回路が測定した前記入力電圧および前記入力電流を用いて微分演算をし、前記負性入力インピーダンスの絶対値を算出する演算回路とをさらに備え、
前記比較判定回路は、前記ローパスフィルタの既知の出力インピーダンスと、前記演算回路から取得した前記負性入力インピーダンスの絶対値とを用いて判定を行うことを特徴とする請求項２または請求項３記載の電源装置。
【請求項５】
前記演算回路は、以下の式（１）を用いて、前記負性入力インピーダンスの絶対値を算出することを特徴とする請求項４記載の電源装置。
|Zi|＝|−Δv / Δi |＝|−( Δv / Δt ) / ( Δi / Δt )|      （１）
Δｔ：微小時間
Δｖ：Δｔ間に変化する前記入力電圧の正の変化量
Δｉ：Δｔ間に変化する前記入力電流の正の変化量
【請求項６】
前記演算回路は、前記ＤＣ−ＤＣコンバータの消費電力Ｐが、前記入力電圧に依ることなく一定であると判定した場合に、消費電力Ｐ、前記入力電圧ｖ、および前記入力電流ｉの関係がＰ＝ｖ×ｉであることに基づき、以下の式（２）を用いて、前記負性インピーダンスの絶対値を算出することを特徴とする請求項４記載の電源装置。
|Zi|＝|−Δv / Δi |＝Δ/Δi(P/i)＝|−P/i^2 |                （２）
【請求項７】
前記インダクタ短絡回路は、制御素子であるトランジスタ、ＭＯＳＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成され、
前記短絡回路制御回路は、前記制御素子のベースまたはゲートに対する電圧または電流の印加を制御することを特徴とする請求項２記載の電源装置。
【請求項８】
前記インダクタ短絡回路は、トランジスタおよび抵抗器を前記制御素子と組み合わせて構成される回路であり、前記インダクタと並列に接続され、前記インダクタとの合成インピーダンスを低下させることを特徴とする請求項７記載の電源装置。
【請求項９】
前記接続回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定され、かつ、前記ＤＣ−ＤＣコンバータの入力電圧が、前記第３のキャパシタの耐圧に比べて小さいと判定された場合に、前記キャパシタ追加接続回路を制御して前記第３のキャパシタと直列に接続された前記第２のキャパシタを短絡させ、前記第３のキャパシタへの分圧を大きくし、前記第１のキャパシタの容量に前記第３のキャパシタの容量分を加え、前記フィルタ回路の出力インピーダンスを低下させることを特徴とする請求項３記載の電源装置。
【請求項１０】
前記キャパシタ追加接続回路は、制御素子であるトランジスタ、ＭＯＳＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成される短絡回路であり、
前記接続回路制御回路は、前記制御素子のベースまたはゲートに対する電圧または電流の印加を制御することを特徴とする請求項３記載の電源装置。
【請求項１１】
前記フィルタ回路は、インダクタおよび第１のキャパシタを用いて構成されるローパスフィルタであり、
前記電源回路は、ＤＣ−ＤＣコンバータであり、
前記フィルタ制御回路は、前記ローパスフィルタにおけるインダクタ短絡回路を制御する短絡回路制御回路であり、
前記ＤＣ−ＤＣコンバータから出力される交流電圧を一定の周期で測定する第２の測定回路をさらに備え、
前記比較判定回路は、前記交流電圧が予め設定された基準値より大きい場合に、前記電源回路の負性入力インピーダンスの絶対値が前記フィルタ回路の出力インピーダンスより小さいと判定するとともに、前記交流電圧が予め設定された基準値以下である場合に、前記電源回路の負性入力インピーダンスの絶対値が前記フィルタ回路の出力インピーダンス以上であると判定し、
前記短絡回路制御回路は、前記比較判定回路で前記交流電圧が予め設定された基準値より大きいと判定された場合に、前記インダクタ短絡回路を制御して前記インダクタを短絡させるとともに、前記比較判定回路で前記交流電圧が予め設定された基準値以下であると判定された場合に、前記インダクタ短絡回路を制御して、前記インダクタの短絡を解放することを特徴とする請求項１記載の電源装置。
【請求項１２】
前記フィルタ回路は、インダクタおよび第１のキャパシタを用いて構成されるローパスフィルタであり、
前記電源回路は、ＤＣ−ＤＣコンバータであり、
前記フィルタ制御回路は、前記ローパスフィルタにおけるキャパシタ追加接続回路を制御する接続回路制御回路であり、
前記ＤＣ−ＤＣコンバータから出力される交流電圧を一定の周期で測定する第２の測定回路をさらに備え、
前記比較判定回路は、前記交流電圧が予め設定された基準値より大きい場合に、前記電源回路の負性入力インピーダンスの絶対値が前記フィルタ回路の出力インピーダンスより小さいと判定するとともに、前記交流電圧が予め設定された基準値以下である場合に、前記電源回路の負性入力インピーダンスの絶対値が前記フィルタ回路の出力インピーダンス以上であると判定し、
前記接続回路制御回路は、前記比較判定回路で前記交流電圧が予め設定された基準値より大きいと判定された場合に、前記キャパシタ追加接続回路を制御して耐圧が低く大容量の第３のキャパシタと直列に接続された、耐圧が高く小容量の第２のキャパシタを短絡させ、前記第３のキャパシタへの分圧を大きくし、前記第１のキャパシタの容量に前記第３のキャパシタの容量分を加え、前記フィルタ回路の出力インピーダンスを低下させるとともに、前記比較判定回路で前記交流電圧が予め設定された基準値以下であると判定された場合に、前記キャパシタ追加接続回路を制御して前記第２のキャパシタの短絡を解放し、前記第１のキャパシタの容量に加えた前記第３のキャパシタの容量分を差し引き、前記フィルタ回路の出力インピーダンスを上昇させることを特徴とする請求項１記載の電源装置。
【請求項１３】
前記基準値は、前記電源回路の後段に接続されている負荷の許容リップル値または最低動作電圧値を超えることのないように設定された値であることを特徴とする請求項１１または請求項１２記載の電源装置。
【請求項１４】
前記インダクタ短絡回路は、制御素子であるトランジスタ、ＭＯＳＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成され、
前記短絡回路制御回路は、前記制御素子のベースまたはゲートに対する負荷の印可を制御することを特徴とする請求項１１記載の電源装置。
【請求項１５】
前記インダクタ短絡回路は、トランジスタおよび抵抗器を前記制御素子と組み合わせて構成される回路であり、前記インダクタと並列に接続され、前記インダクタとの合成インピーダンスを低下させることを特徴とする請求項１４記載の電源装置。
【請求項１６】
前記接続回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定され、かつ、前記ＤＣ−ＤＣコンバータの入力電圧が、前記第３のキャパシタの耐圧に比べて小さいと判定された場合に、前記キャパシタ追加接続回路を制御して前記第３のキャパシタと直列に接続された前記第２のキャパシタを短絡させ、前記第３のキャパシタへの分圧を大きくし、前記第１のキャパシタの容量に前記第３のキャパシタの容量分を加え、前記フィルタ回路の出力インピーダンスを低下させることを特徴とする請求項１２記載の電源装置。
【請求項１７】
前記キャパシタ追加接続回路は、制御素子であるトランジスタ、ＭＯＳＦＥＴ、またはＩＧＢＴ(Insulated Gate Bipolar Transistor)で構成される短絡回路であり、
前記接続回路制御回路は、前記制御素子のベースまたはゲートに対する電圧または電流の印加を制御することを特徴とする請求項１２記載の電源装置。
【請求項１８】
前記電源回路は、前記電源回路のループゲインを調整するループゲイン設定部を備え、
前記ループゲイン設定部の動作を制御する電源回路制御回路を備え、
前記電源回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定された場合に、前記電源回路制御回路を制御し、前記電源回路のループゲインを上昇させることを特徴とする請求項２または請求項１１記載の電源装置。
【請求項１９】
前記電源回路は、前記電源回路の出力電力を制御する出力電力制御回路を備え、
前記出力電力制御回路の動作を制御する電源回路制御回路を備え、
前記電源回路制御回路は、前記比較判定回路で前記電源回路の負性入力インピーダンスの絶対値が、前記フィルタ回路の出力インピーダンスより小さいと判定された場合に、前記出力電力制御回路を制御し、前記電源回路の出力電力を低下させることを特徴とする請求項２、請求項３、請求項１１、および請求項１２のうちのいずれか１項記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源装置に関するものである。
【背景技術】
【０００２】
バッテリーを充電するための電力変換装置として、ＡＣ−ＤＣコンバータ、およびＤＣ−ＤＣコンバータ等を備えたものが知られている（例えば、特許文献１参照）。特許文献１に開示されている電力変換装置では、ＡＣ−ＤＣコンバータの後段にＤＣ−ＤＣコンバータが接続されている。【０００３】
当該電力変換装置では、ＡＣ入力電圧が低下することによってＡＣ−ＤＣコンバータの出力電圧が低下した場合、ＤＣ−ＤＣコンバータの入力電圧も低下する。このとき、出力電力が一定になるように制御されているＤＣ−ＤＣコンバータの入力インピーダンスは負性であり、ＡＣ−ＤＣコンバータの出力インピーダンスの大きさによっては、ＤＣ−ＤＣコンバータの入力側で発振が生じる。これにより、ＤＣ−ＤＣコンバータの出力が不安定となる。特許文献１に開示されている電力変換装置は、ＡＣ入力電圧低下時にＤＣ−ＤＣコンバータの出力電力を低下させることで、当該発振の発生を防止し、ＤＣ−ＤＣコンバータの出力を安定させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２４７８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のとおり、特許文献１に開示されている電力変換装置は、発振の発生を防止するため、ＡＣ入力電圧低下時にＤＣ−ＤＣコンバータの出力電力を低下させるものである。このため、ＡＣ入力電圧低下時においては、ＤＣ−ＤＣコンバータが本来の電力を供給することができないという課題を有するものであった。【０００６】
この発明は、上記のような課題を解決するためになされたもので、入力電圧が低下した際であってもＤＣ−ＤＣコンバータの出力電力を低下させずに、発振の発生を防止することができる電源装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る電源装置は、フィルタ回路を入力に持つ電源回路と、電源回路の負性入力インピーダンスの絶対値が、フィルタ回路の出力インピーダンスより小さいか否かを判定する比較判定回路と、比較判定回路で電源回路の負性入力インピーダンスの絶対値が、フィルタ回路の出力インピーダンスより小さいと判定された場合に、フィルタ回路の出力インピーダンスが、負性入力インピーダンスの絶対値以下となるように制御するフィルタ制御回路とを備える。
【発明の効果】
【０００８】
この発明によれば、入力電圧が低下した際であってもＤＣ−ＤＣコンバータの出力電力を低下させずに、発振の発生を防止することができる電源装置を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る電源装置およびその周辺の構成を示す説明図である。
【図２】フィルタ回路の構成について説明するための図である。
【図３】第１のローパスフィルタの構成を説明するための図である。
【図４】実施の形態１に係る電源装置の動作について説明するためのフローチャートである。
【図５】実施の形態１に係る電源装置の動作を説明するためのグラフである。
【図６】図６Ａおよび図６Ｂは、実施の形態１に係る電源装置のハードウェア構成例を示す図である。
【図７】第２のローパスフィルタの構成を説明するための図である。
【図８】実施の形態２に係る電源装置の動作について説明するためのフローチャートである。
【図９】実施の形態３に係る電源装置およびその周辺の構成を示す説明図である。
【図１０】実施の形態３に係る電源装置の動作について説明するためのフローチャートである。
【図１１】実施の形態４に係る電源装置の動作について説明するためのフローチャートである。
【図１２】インダクタ短絡回路について説明するための図である。
【００１０】
実施の形態１．
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。【００１１】
一般に、電源回路を構成するＤＣ−ＤＣコンバータの出力電力は、負荷の消費電力が変動しない限り、入力電圧にかかわらず一定である。ＤＣ−ＤＣコンバータの入力インピーダンスは、入力電圧の低下に伴い入力電流が増加する負性インピーダンスを有する。
ＤＣ−ＤＣコンバータの出力電力をＰ、入力電圧をｖ、入力電流をｉとし、入力電力が出力電力と等しい場合、入力インピーダンスＺｉは、Ｐ＝ｖ×ｉであるから、
Zi＝dv/di＝d/di(P/i)＝−P/i^2 < 0          （Ａ）
となり、常に負の値となる。【００１２】
一方、図２に示すようなローパスフィルタにおいて、当該ローパスフィルタの出力側からみたインピーダンスＺｏｃは、
1/Zoc＝1/(Ri＋jωL)＋1/(Re＋1/jωC)
であり、このＬＣフィルタでの共振周波数ωo＝1/√(LC)では、
1/Zoc＝1/{Ri＋j√(L/C)}＋1/{Re−j√(L/C)}
＝(Ri＋Re)/{Re Ri＋L/C＋j(Re−Ri) √(LC)}
となる。ここで、Zocの絶対値|Zoc|＝Zoとし、Re、RiがL/Cに対して十分小さいとすれば、
Zo≒L/{C(Ri＋Re)} for L/C >> ReRi，L/C >> (Re−Ri) √(LC)    （Ｂ）
となる。以下、式（Ｂ）によって算出されるＺｏを、フィルタ回路の出力インピーダンスＺｏという。【００１３】
電源回路１４の負性入力インピーダンスＺｉの絶対値｜Ｚｉ｜が、出力インピーダンスＺｏの値よりも小さいとき、系が不安定になることが知られている（Middlebrookの安定判別法）。【００１４】
車両に搭載される機器等には、ＤＣ−ＤＣコンバータが用いられ、当該ＤＣ−ＤＣコンバータは、負性入力インピーダンスＺｉを有する。車両のエンジンクランキング等によって、当該ＤＣ−ＤＣコンバータの入力電圧が低下した時に、負性入力インピーダンスの絶対値｜Ｚｉ｜が、当該ＤＣ−ＤＣコンバータの前段に位置するフィルタ回路等の固有振動数近傍における出力インピーダンスＺｏを下回る場合に、系が不安定となる。そのため、ＤＣ−ＤＣコンバータの入力側に位置するフィルタ回路で発振が発生し、ＤＣ−ＤＣコンバータの直流出力が適切とならない場合がある。【００１５】
実施の形態１に係る電源装置１００は、ＤＣ−ＤＣコンバータの入力電圧が低下した時に、ＤＣ−ＤＣコンバータにおける入力側の前段に位置するフィルタ回路の出力インピーダンスＺｏを制御し、当該フィルタ回路の固有振動数をシフトさせ、ＤＣ−ＤＣコンバータの入力側を含む系の不安定さを解消するものである。【００１６】
フィルタ回路の出力インピーダンスＺｏを小さくする方法には、式（Ｂ）において、インダクタＬが小さくなるように制御する方法と、式（Ｂ）において、キャパシタＣが大きくなるように制御する方法とがある。
実施の形態１に係る電源装置１００は、式（Ｂ）において、インダクタＬを小さくするように制御し、フィルタ回路の出力インピーダンスＺｏを小さくする。【００１７】
図１は、実施の形態１に係る電源装置１００およびその周辺の構成を示す説明図である。電源装置１００に対する入力は、図１に示す直流入力１０である。電源装置１００は、フィルタ回路１１、第１の測定回路１３、電源回路１４、および制御部２０等を備えて構成される。【００１８】
図２は、フィルタ回路１１の構成について説明するための図である。
フィルタ回路１１は、図２のように構成されたローパスフィルタである。図２に示すように、フィルタ回路１１は、インダクタＬ、第１のキャパシタＣ等を備えて構成される。
実施の形態１では、フィルタ回路１１として、図３に示す、インダクタ短絡回路１２Ａ付ローパスフィルタ１１Ａ（第１のローパスフィルタ１１Ａ）を用いる。【００１９】
図３は、第１のローパスフィルタ１１Ａの構成を説明するための図である。第１のローパスフィルタ１１Ａは、インダクタ短絡回路１２Ａを備える。インダクタ短絡回路１２Ａは、能動デバイスＱ１を用いて構成される。能動デバイスＱ１は、トランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の制御素子である。図３では、Ｐ−ｃｈ  ＭＯＳＦＥＴを用いた場合を示している。当該制御素子のベースまたはゲートに対する電圧または電流の印加は、後述するフィルタ制御回路２１が制御する。【００２０】
図１２は、インダクタ短絡回路１２Ａについて説明するための図である。インダクタ短絡回路１２Ａは、トランジスタおよび抵抗器を制御素子と組み合わせて構成される回路であり、インダクタＬと並列に接続され、インダクタＬとの合成インピーダンスを低下させる。【００２１】
第１の測定回路１３は、電源回路１４への入力となる、直流電圧、直流電流、および交流電圧（リップル電圧）を、一定の周期で測定可能に構成された回路である。【００２２】
電源回路１４は、ＤＣ−ＤＣコンバータで構成される回路である。ＤＣ−ＤＣコンバータには、降圧型、昇圧型、および昇降圧型がある。【００２３】
電源装置１００は、負荷１６に接続されている。負荷１６は、例えば、マイコンや増幅回路である。【００２４】
制御部２０は、フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、比較判定回路２７、および記憶回路２８等を備えて構成される。制御部２０は、各種演算、およびフィルタ回路１１の制御等を行う。【００２５】
実施の形態１では、フィルタ制御回路２１として、短絡回路制御回路２１Ａを用いる。短絡回路制御回路２１Ａは、第１のローパスフィルタ１１Ａにおけるインダクタ短絡回路１２Ａを制御する。【００２６】
電源回路制御回路２２は、電源回路１４におけるループゲイン設定部３０、および出力電力制御回路３１を制御する。当該制御の詳細については後述する。【００２７】
演算回路２３は、微分演算回路２３Ａ、電力計算回路２３Ｂ、絶対値演算回路２３Ｃ、および合成インピーダンス計算回路２３Ｄとから構成される。【００２８】
微分演算回路２３Ａは、第１の測定回路１３から取得した入力電圧および入力電流に基づき、電源回路１４の負性入力インピーダンスＺｉを算出する回路である。微分演算回路２３Ａは、算出した負性入力インピーダンスＺｉを絶対値演算回路２３Ｃに出力する。【００２９】
絶対値演算回路２３Ｃは、微分演算回路２３Ａから取得した負性入力インピーダンスＺｉの絶対値を算出する。絶対値演算回路２３Ｃは、算出した負性入力インピーダンスＺｉの絶対値を比較判定回路２７に出力する。【００３０】
電力計算回路２３Ｂは、第１の測定回路１３から取得した入力電圧および入力電流に基づき、電源回路１４の消費電力を算出する回路である。電力計算回路２３Ｂは、算出した電源回路１４の消費電力を微分演算回路２３Ａに出力する。【００３１】
合成インピーダンス計算回路２３Ｄは、後述するインダクタ短絡回路１２Ａでの短絡制御が実行されている間における、フィルタ回路１１の出力インピーダンスを算出する回路である。合成インピーダンス計算回路２３Ｄは、算出したフィルタ回路１１の出力インピーダンスを比較判定回路２７に出力する。【００３２】
比較判定回路２７の機能は、後述するフローチャート（図４）を用いて説明する。
記憶回路２８は、フィルタ回路１１の回路定数から求められる出力インピーダンスＺｏ等を記憶する回路である。【００３３】
図４を用いて実施の形態１に係る電源装置１００の動作について説明する。
図４は、実施の形態１に係る電源装置１００の動作について説明するためのフローチャートである。【００３４】
第１の測定回路１３は、電源回路１４の入力電圧ｖおよび入力電流ｉを測定し、入力電圧ｖおよび入力電流ｉを演算回路２３に出力する。
演算回路２３は、第１の測定回路１３から取得した入力電圧ｖおよび入力電流ｉに基づき、負性入力インピーダンスの絶対値｜Ｚｉ｜（以下、｜Ｚｉ｜という）を一定の周期で算出し、算出した｜Ｚｉ｜を比較判定回路２７に出力する（ステップＳＴ１４１）。【００３５】
演算回路２３での｜Ｚｉ｜の算出について説明する。
微分演算回路２３Ａは、入力電圧ｖを入力電流ｉで微分することによってＺｉを算出する。絶対値演算回路２３Ｃが、当該Ｚｉに基づき｜Ｚｉ｜を算出する。【００３６】
Δｔを微小時間、Δｖ、ΔｉをΔｔの間に変化する入力電圧ｖ、入力電流ｉの正の変化量とすれば、｜Ｚｉ｜は以下の式（１）により求めることができる。
|Zi|＝|−Δv / Δi |＝|−( Δv / Δt ) / ( Δi / Δt )|      （１）【００３７】
微分演算回路２３Ａは、電力計算回路２３Ｂから取得した電源回路１４の消費電力Ｐが入力電圧に依存せず一定であると判定した場合、Ｐ＝ｖ×ｉであることから、以下の式（２）によって｜Ｚｉ｜を求めることもできる。なお、当該一定とは、同一の値に限定されるものではなく、略一定であればよい。
|Zi|＝|−Δv / Δi |＝Δ/Δi(P/i)＝|−P/i^2 |                （２）【００３８】
エンジンのクランキング等により、電源回路１４の入力電圧が低下した場合、出力電力が一定であれば、当該低下に伴い｜Ｚｉ｜が低下する。
比較判定回路２７は、記憶回路２８から取得したフィルタ回路１１の出力インピーダンスＺｏ（以下、Ｚｏという）と、演算回路２３から取得した｜Ｚｉ｜とを比較する。比較判定回路２７は、入力電圧の低下に伴い｜Ｚｉ｜がＺｏ未満（｜Ｚｉ｜＜Ｚｏ）であるか否か、一定の周期で判定する（ステップＳＴ１４２）。【００３９】
ステップＳＴ１４２において、比較判定回路２７が、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合（ステップＳＴ１４２：ＹＥＳ）、比較判定回路２７は、短絡指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ１４３）。【００４０】
短絡回路制御回路２１Ａは、比較判定回路２７から短絡指示信号を取得すると、能動デバイスＱ１で構成されるインダクタ短絡回路１２Ａを制御して、インダクタＬを漸次短絡し、出力インピーダンスＺｏを低下させる（ステップＳＴ１４４）。【００４１】
一方、ステップＳＴ１４２において、比較判定回路２７が、｜Ｚｉ｜＜Ｚｏでないと判定した場合（ステップＳＴ１４２：ＮＯ）、ステップＳＴ１４１の処理に戻る。【００４２】
ここで、短絡回路制御回路２１Ａがインダクタ短絡回路１２Ａを制御し、インダクタＬの短絡を開始した後における、フィルタ回路１１の出力インピーダンスをＺｏ´（以下、Ｚｏ´という）とする。【００４３】
演算回路２３でのＺｏ´の算出について説明する。
合成インピーダンス計算回路２３Ｄは、インダクタＬの回路パラメータと、能動デバイスＱ１を制御する電圧または電流によるオン抵抗との合成インピーダンスを算出し、当該合成インピーダンスに基づき、Ｚｏ´を算出する。インダクタＬの回路パラメータは、記憶回路２８に予め記憶されている。能動デバイスＱ１を制御する電圧または電流によるオン抵抗は、記憶回路２８に予め記憶されている。合成インピーダンス計算回路２３Ｄは、当該オン抵抗とインダクタＬ／Ｒｉとの並列合成インピーダンスを求め、当該並列合成インピーダンスとＣ／Ｒｅとの並列合成インピーダンスＺｏ´を求める。合成インピーダンス計算回路２３Ｄは、算出したＺｏ´を比較判定回路２７に出力する（ステップＳＴ１４５）。【００４４】
比較判定回路２７は、｜Ｚｉ｜がＺｏ´以上（｜Ｚｉ｜≧Ｚｏ´）であるか否かを、一定の周期で判定する（ステップＳＴ１４６）。
ステップＳＴ１４６において、比較判定回路２７が｜Ｚｉ｜≧Ｚｏ´であると判定した場合（ステップＳＴ１４６：ＹＥＳ）、比較判定回路２７は、保持指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ１４７）。
短絡回路制御回路２１Ａは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ１の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ１４８）。当該保持とは、短絡回路制御回路２１Ａが、能動デバイスＱ１の制御電圧または制御電流を一定に保つことである。【００４５】
一方、ステップＳＴ１４６において、比較判定回路２７が｜Ｚｉ｜≧Ｚｏ´でないと判定した場合（ステップＳＴ１４６：ＮＯ）、ステップＳＴ１４４の処理に戻る。これにより、｜Ｚｉ｜≧Ｚｏ´となるまで、ステップＳＴ１４４の処理が繰り返される。【００４６】
エンジンクランキング等が終了し、電源回路１４の入力電圧が上昇すると、当該上昇に伴い｜Ｚｉ｜が上昇する。
比較判定回路２７は、演算回路２３から取得した｜Ｚｉ｜について、入力電圧の上昇に伴う｜Ｚｉ｜の上昇の有無を、一定の周期で判定する（ステップＳＴ１４９）。【００４７】
ステップＳＴ１４９において、比較判定回路２７が、入力電圧の上昇に伴う｜Ｚｉ｜の上昇がないと判定した場合（ステップＳＴ１４９：ＮＯ）、ステップＳＴ１４８の処理に戻る。
一方、ステップＳＴ１４９において、比較判定回路２７が、入力電圧の上昇に伴う｜Ｚｉ｜の上昇があると判定した場合（ステップＳＴ１４９：ＹＥＳ）、比較判定回路２７は、解放指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ１５０）。【００４８】
短絡回路制御回路２１Ａは、比較判定回路２７から解放指示信号を取得すると、能動デバイスＱ１で構成されるインダクタ短絡回路１２Ａを制御し、インダクタＬの短絡を漸次解放していき、｜Ｚｉ｜以下の範囲で、出力インピーダンスＺｏ´を増加させる（ステップＳＴ１５１）。インダクタのＬ成分を有効化してＺｏ´を増加させるのは、第１のローパスフィルタ１１Ａにおけるリップル除去能力を、できる限り確保するためである。【００４９】
ここで、短絡回路制御回路２１Ａがインダクタ短絡回路１２Ａを制御し、インダクタＬの短絡の解放を開始した後における、フィルタ回路１１の出力インピーダンスをＺｏ´´とする（以下、Ｚｏ´´という）。【００５０】
合成インピーダンス計算回路２３Ｄは、Ｚｏ´と同様の方法でＺｏ´´を算出し、Ｚｏ´´を比較判定回路２７に出力する（ステップＳＴ１５２）。【００５１】
比較判定回路２７は、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近したか否かを判定する（ステップＳＴ１５３）。漸近とは、Ｚｏ´´の値が、｜Ｚｉ｜の値と略同一の値になることである。【００５２】
ステップＳＴ１５３において、比較判定回路２７が、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近したと判定した場合（ステップＳＴ１５３：ＹＥＳ）、比較判定回路２７は、保持指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ１５４）。短絡回路制御回路２１Ａは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ１の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ１５５）。ステップＳＴ１５５の処理が終了すると、ステップＳＴ１４１の処理に戻る。【００５３】
一方、ステップＳＴ１５３において、比較判定回路２７が、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近していないと判定した場合（ステップＳＴ１５３：ＮＯ）、ステップＳＴ１５１の処理に戻る。これにより、Ｚｏ´´が増加され、Ｚｏ´´が｜Ｚｉ｜に漸近するまで、ステップＳＴ１５１の処理が繰り返される。【００５４】
図５は、実施の形態１に係る電源装置１００の動作を説明するためのグラフである。
図５は、電源回路１４への入力電圧ｖ、負性インピーダンスの絶対値｜Ｚｉ｜、およびフィルタ回路１１の出力インピーダンスＺｏのそれぞれについて、時間経過に伴う変化の一例を示したものである。
図５に示すように、電源装置１００は、入力電圧ｖの低下に伴い｜Ｚｉ｜＜Ｚｏになると、出力インピーダンスＺｏを低下させＺｏ´とする。電源装置１００は、入力電圧ｖの上昇に伴い｜Ｚｉ｜が上昇すると、Ｚｏ´を増加させＺｏ´´とする。【００５５】
ここで、電源装置１００のハードウェア構成例について説明する。
図６Ａ、図６Ｂは、電源装置１００のハードウェア構成例を示す図である。
フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、および比較判定回路２７の各機能は、処理回路により実現される。
電源装置１００は、上記各機能を実現するための処理回路を備える。処理回路は、専用のハードウェアとしての処理回路５００であってもよいし、メモリ５０１に格納されるプログラムを実行するプロセッサ５０２であってもよい。【００５６】
また、電源装置１００における記憶回路２８は、メモリ５０１である。処理回路５００、プロセッサ５０２、およびメモリ５０１は、フィルタ回路１１、第１の測定回路１３、電源回路１４、および第２の測定回路１５と接続される。【００５７】
図６Ａに示すように、処理回路が専用のハードウェアである場合、処理回路５００は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、および比較判定回路２７の各機能を複数の処理回路５００で実現してもよいし、各部の機能をまとめて１つの処理回路５００で実現してもよい。【００５８】
図６Ｂに示すように、処理回路がプロセッサ５０２である場合、フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、および比較判定回路２７の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ５０１に格納される。プロセッサ５０２は、メモリ５０１に格納されたプログラムを読み出して実行することにより、各部の機能を実現する。即ち、電源装置１００は、プロセッサ５０２により実行されるときに、図４に示したステップが結果的に実行されることになるプログラムを格納するためのメモリ５０１を備える。また、このプログラムは、フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、および比較判定回路２７の手順または方法をコンピュータに実行させるものであるとも言える。【００５９】
ここで、プロセッサ５０２とは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、処理装置、演算装置、マイクロプロセッサ、またはマイクロコンピュータ等のことである。
メモリ５０１は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、またはフラッシュメモリ等の不揮発性もしくは揮発性の半導体メモリであってもよいし、ハードディスクまたはフレキシブルディスク等の磁気ディスクであってもよいし、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）またはＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）等の光ディスクであってもよい。【００６０】
なお、フィルタ制御回路２１、電源回路制御回路２２、演算回路２３、および比較判定回路２７の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、電源装置１００における処理回路は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。【００６１】
以上のように、実施の形態１によれば、フィルタ回路１１を入力に持つ電源回路１４と、電源回路１４の負性入力インピーダンスの絶対値が、フィルタ回路１１の出力インピーダンスより小さいか否かを判定する比較判定回路２７と、比較判定回路２７で電源回路１４の負性入力インピーダンスの絶対値が、フィルタ回路１１の出力インピーダンスより小さいと判定された場合に、フィルタ回路１１の出力インピーダンスが、負性入力インピーダンスの絶対値以下となるように制御するフィルタ制御回路２１とを備える。これにより、入力電圧が低下した際であっても電源回路１４の出力電力を低下させずに、発振の発生を防止することができる電源装置１００を得ることができる。【００６２】
電源装置１００によれば、入力電圧が低下した際における、電源回路１４の負性入力インピーダンスに起因するフィルタ回路１１の発振を回避することができるため、電源回路１４の安定した直流出力を実現することができる。【００６３】
実施の形態２．
実施の形態２に係る電源装置１００およびその周辺の構成は、図１で示した実施の形態１に係る電源装置１００の構成と同様である。実施の形態１で説明した構成と同一または相当する機能を有する構成については、その説明を省略または簡略化する。【００６４】
実施の形態１では、式（Ｂ）において、インダクタＬを小さくするように制御し、フィルタ回路１１の出力インピーダンスＺｏを小さくする場合について説明した。実施の形態２では、式（Ｂ）において、キャパシタＣが大きくなるように制御し、フィルタ回路１１の出力インピーダンスＺｏを小さくする場合について説明する。【００６５】
実施の形態２では、フィルタ回路１１として、図７に示す、キャパシタ追加接続回路１２Ｂ付ローパスフィルタ１１Ｂ（以下、第２のローパスフィルタ１１Ｂという）とする。また、実施の形態２では、フィルタ制御回路２１として、接続回路制御回路２１Ｂを用いる。接続回路制御回路２１Ｂは、第２のローパスフィルタ１１Ｂにおけるキャパシタ追加接続回路１２Ｂを制御する。【００６６】
図７は、第２のローパスフィルタ１１Ｂの構成を説明するための図である。第２のローパスフィルタ１１Ｂは、キャパシタ追加接続回路１２Ｂを備える。キャパシタ追加接続回路１２Ｂは、能動デバイスＱ２、キャパシタＣｓ（第２のキャパシタ）、キャパシタＣａ（第３のキャパシタ）、および抵抗Ｒｓを備える。能動デバイスＱ２は、トランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等の制御素子である。図７では、Ｐ−ｃｈ  ＭＯＳＦＥＴを用いた場合を示している。当該制御素子のベースまたはゲートに対する電圧または電流の印加は、接続回路制御回路２１Ｂが制御する。【００６７】
キャパシタＣｓ（第２のキャパシタ）は、小容量であるが耐圧の高いキャパシタである。キャパシタＣａ（第３のキャパシタ）は、キャパシタＣｓ（第２のキャパシタ）に比べて大容量（Ｃａ＞＞Ｃｓ）であるが、耐圧の低いキャパシタである。抵抗Ｒｓは、キャパシタＣｓ（第２のキャパシタ）とキャパシタＣａ（第３のキャパシタ）の直流分圧比を決定するための抵抗である。能動デバイスＱ２がオフのとき、入力電圧はすべてキャパシタＣｓ（第２のキャパシタ）の方に分圧されている。【００６８】
図８を用いて実施の形態２に係る電源装置１００の動作について説明する。
図８は、実施の形態２に係る電源装置１００の動作について説明するためのフローチャートである。【００６９】
第１の測定回路１３は、電源回路１４の入力電圧ｖおよび入力電流ｉを測定し、入力電圧ｖおよび入力電流ｉを演算回路２３に出力する。【００７０】
演算回路２３は、第１の測定回路１３から取得した入力電圧ｖおよび入力電流ｉに基づき、｜Ｚｉ｜を一定の周期で算出し、算出した｜Ｚｉ｜を比較判定回路２７に出力する（ステップＳＴ２５１）。【００７１】
エンジンのクランキング等により、電源回路１４の入力電圧が低下した場合、出力電力が一定であれば、当該低下に伴い｜Ｚｉ｜が低下する。
比較判定回路２７は、記憶回路２８から取得したＺｏと、演算回路２３から取得した｜Ｚｉ｜とを比較する。比較判定回路２７は、入力電圧の低下に伴い｜Ｚｉ｜がＺｏ未満（｜Ｚｉ｜＜Ｚｏ）であるか否か、一定の周期で判定する（ステップＳＴ２５２）。【００７２】
ステップＳＴ２５２において、比較判定回路２７が、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合（ステップＳＴ２５２：ＹＥＳ）、比較判定回路２７は、キャパシタＣａ（第３のキャパシタ）の耐圧を超えない範囲で、キャパシタＣｓ（第２のキャパシタ）の短絡を指示する信号（短絡指示信号）を接続回路制御回路２１Ｂに出力する（ステップＳＴ２５３）。【００７３】
接続回路制御回路２１Ｂは、比較判定回路２７から短絡指示信号を取得すると、能動デバイスＱ２で構成されるキャパシタ追加接続回路１２Ｂを制御して、キャパシタＣｓ（第２のキャパシタ）を漸次短絡していき、キャパシタＣａ（第３のキャパシタ）の耐圧を超えない範囲でキャパシタＣａ（第３のキャパシタ）への分圧を大きくする。
接続回路制御回路２１Ｂは、出力インピーダンスＺｏに対するキャパシタＣａ（第３のキャパシタ）の寄与を大きくすることで、出力インピーダンスＺｏを低下させる（ステップＳＴ２５４）。
接続回路制御回路２１Ｂは、耐圧が低く大容量のキャパシタＣａ（第３のキャパシタ）と直列に接続された、耐圧が高く小容量のキャパシタＣｓ（第２のキャパシタ）を短絡させ、キャパシタＣａ（第３のキャパシタ）への分圧を大きくすることで、キャパシタＣ（第１のキャパシタ）の容量に、キャパシタＣａ（第３のキャパシタ）の容量分を加え、フィルタ回路１１の出力インピーダンスを低下させる。【００７４】
上記ステップＳＴ２５３では、比較判定回路２７が、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合、比較判定回路２７が、短絡指示信号を接続回路制御回路２１Ｂに出力するものとした。このとき、以下のように構成してもよい。
比較判定回路２７は、演算回路２３を介して入力電圧を取得する。
比較判定回路２７は、電源回路１４の負性入力インピーダンスの絶対値が、フィルタ回路１１の出力インピーダンスより小さいと判定し、かつ、電源回路１４の入力電圧が、キャパシタＣａ（第３のキャパシタ）の耐圧に比べて小さいと判定した場合に、短絡指示信号を接続回路制御回路２１Ｂに出力する。このように構成することで、耐圧の低いキャパシタＣａ（第３のキャパシタ）を保護することができる。【００７５】
一方、ステップＳＴ２５２において、比較判定回路２７が、｜Ｚｉ｜＜Ｚｏでないと判定した場合（ステップＳＴ２５２：ＮＯ）、ステップＳＴ２５１の処理に戻る。【００７６】
ここで、接続回路制御回路２１Ｂがキャパシタ追加接続回路１２Ｂを制御し、キャパシタＣｓ（第２のキャパシタ）の短絡を開始した後における、フィルタ回路１１の出力インピーダンスをＺｏ´とする。【００７７】
合成インピーダンス計算回路２３Ｄは、出力インピーダンスＺｏ´を算出し、算出した出力インピーダンスＺｏ´を比較判定回路２７に出力する（ステップＳＴ２５５）。
合成インピーダンス計算回路２３Ｄは、キャパシタＣｓ（第２のキャパシタ）、キャパシタＣａ（第３のキャパシタ）、および抵抗Ｒｓ等の回路パラメータと、能動デバイスＱ２を制御する電圧または電流によるオン抵抗との合成インピーダンスを算出し、当該合成インピーダンスに基づき、Ｚｏ´を算出する。
キャパシタＣｓ（第２のキャパシタ）、キャパシタＣａ（第３のキャパシタ）、および抵抗Ｒｓ等の回路パラメータは、記憶回路２８に予め記憶されている。能動デバイスＱ２を制御する電圧または電流によるオン抵抗は、記憶回路２８に予め記憶されている。
合成インピーダンス計算回路２３Ｄは、インダクタＬ／ＲｉとＣとの並列合成インピーダンスを求める。合成インピーダンス計算回路２３Ｄは、Ｃｓと能動デバイスＱ２を制御する電圧または電流によるオン抵抗との並列インピーダンス（第１の並列インピーダンス）求める。合成インピーダンス計算回路２３Ｄは、ＣａとＲｓとの並列インピーダンス（第２の並列インピーダンス）を求める。合成インピーダンス計算回路２３Ｄは、第１の並列インピーダンスと第２の並列インピーダンスとの和（第３の並列インピーダンス）を求める。そして、合成インピーダンス計算回路２３Ｄは、インダクタＬ／ＲｉとＣとの並列合成インピーダンスと、第３の並列インピーダンスとの並列合成インピーダンスＺｏ´を求める。【００７８】
比較判定回路２７は、｜Ｚｉ｜≧Ｚｏ´であるか否かを、一定の周期で判定する（ステップＳＴ２５６）。
ステップＳＴ２５６において、比較判定回路２７が｜Ｚｉ｜≧Ｚｏ´であると判定した場合（ステップＳＴ２５６：ＹＥＳ）、比較判定回路２７は、保持指示信号を接続回路制御回路２１Ｂに出力する（ステップＳＴ２５７）。
接続回路制御回路２１Ｂは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ２の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ２５８）。【００７９】
一方、ステップＳＴ２５６において、比較判定回路２７が｜Ｚｉ｜≧Ｚｏ´でないと判定した場合（ステップＳＴ２５６：ＮＯ）、ステップＳＴ２５４の処理に戻る。これにより、｜Ｚｉ｜≧Ｚｏ´となるまで、ステップＳＴ２５４の処理が繰り返される。【００８０】
エンジンクランキング等が終了し、電源回路１４の入力電圧が上昇すると、当該上昇に伴い｜Ｚｉ｜が上昇する。
比較判定回路２７は、演算回路２３から取得した｜Ｚｉ｜について、入力電圧の上昇に伴う｜Ｚｉ｜の上昇の有無を、一定の周期で判定する（ステップＳＴ２５９）。【００８１】
ステップＳＴ２５９において、比較判定回路２７が、入力電圧の上昇に伴う｜Ｚｉ｜の上昇がないと判定した場合（ステップＳＴ２５９：ＮＯ）、ステップＳＴ２５８の処理に戻る。
一方、ステップＳＴ２５９において、比較判定回路２７が、入力電圧の上昇に伴う｜Ｚｉ｜の上昇があると判定した場合（ステップＳＴ２５９：ＹＥＳ）、比較判定回路２７は、解放指示信号を接続回路制御回路２１Ｂに出力する（ステップＳＴ２６０）。【００８２】
接続回路制御回路２１Ｂは、比較判定回路２７から解放指示信号を取得すると、能動デバイスＱ２で構成されるキャパシタ追加接続回路１２Ｂを制御し、キャパシタＣｓ（第２のキャパシタ）の短絡を漸次解放していき、キャパシタＣａ（第３のキャパシタ）への分圧を低下させることで、｜Ｚｉ｜以下の範囲で、出力インピーダンスＺｏ´を増加させる（ステップＳＴ２６１）。Ｚｏ´を増加させるのは、キャパシタ追加接続回路１２Ｂを構成するキャパシタＣａ（第３のキャパシタ）を過電圧から保護するためである。
接続回路制御回路２１Ｂは、キャパシタ追加接続回路１２Ｂを制御してキャパシタＣｓ
（第２のキャパシタ）の短絡を解放し、キャパシタＣ（第１のキャパシタ）の容量に加えたキャパシタＣａ（第３のキャパシタ）の容量分を差し引き、フィルタ回路１１の出力インピーダンスを上昇させる。【００８３】
ここで、接続回路制御回路２１Ｂがキャパシタ追加接続回路１２Ｂを制御し、キャパシタＣｓ（第２のキャパシタ）の短絡の解放を開始した後における、フィルタ回路１１の出力インピーダンスをＺｏ´´とする。【００８４】
合成インピーダンス計算回路２３Ｄは、Ｚｏ´と同様の方法でＺｏ´´を算出し、Ｚｏ´´を比較判定回路２７に出力する（ステップＳＴ２６２）。【００８５】
比較判定回路２７は、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近したか否かを判定する（ステップＳＴ２６３）。【００８６】
ステップＳＴ２６３において、比較判定回路２７が、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近したと判定した場合（ステップＳＴ２６３：ＹＥＳ）、比較判定回路２７は、保持指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ２６４）。短絡回路制御回路２１Ａは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ１の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ２６５）。ステップＳＴ２６５の処理が終了すると、ステップＳＴ２５１の処理に戻る。【００８７】
一方、ステップＳＴ２６３において、比較判定回路２７が、｜Ｚｉ｜以下の範囲で、Ｚｏ´´が｜Ｚｉ｜に漸近していないと判定した場合（ステップＳＴ２６３：ＮＯ）、ステップＳＴ２６１の処理に戻る。これにより、Ｚｏ´´が｜Ｚｉ｜に漸近するまで、ステップＳＴ２６１の処理が繰り返される。【００８８】
以上のように、実施の形態２によれば、入力電圧が低下した際であっても電源回路１４の出力電力を低下させずに、発振の発生を防止することができる電源装置１００を得ることができる。【００８９】
また、実施の形態２に係る電源装置１００によれば、耐圧の低い低価格のキャパシタＣａ（第３のキャパシタ）を用いて、減電圧時のＺｏを低下させることができる。【００９０】
実施の形態３．
図９は、実施の形態３に係る電源装置１００およびその周辺の構成を示す説明図である。実施の形態１で説明した構成と同一または相当する機能を有する構成については、その説明を省略または簡略化する。【００９１】
実施の形態１では、負性入力インピーダンスの絶対値｜Ｚｉ｜を算出し、｜Ｚｉ｜とフィルタ回路１１の出力インピーダンスＺｏとを比較することで、その大小を判定する構成について説明した。
実施の形態３では、電源回路１４から出力される交流電圧の実測値と、予め設定された基準値とを比較することで、｜Ｚｉ｜とＺｏとの大小を判定する。
図９に示すように、実施の形態３に係る電源装置１００は、第２の測定回路１５を備える。第２の測定回路１５は、ＤＣ−ＤＣコンバータの交流電圧（リップル電圧）を、一定の周期で測定可能に構成された回路である。
実施の形態３では、フィルタ回路１１として、図３で示した第１のローパスフィルタ１１Ａを用いる。また、フィルタ制御回路２１として、短絡回路制御回路２１Ａを用いる。【００９２】
比較判定回路２７は、電源回路１４から出力される交流電圧が予め設定された基準値より大きい場合に、電源回路１４の入力部で発振が発生しているとみなし、電源回路１４の負性入力インピーダンスの絶対値｜Ｚｉ｜が、フィルタ回路１１の出力インピーダンスＺｏより小さいと判定する。
比較判定回路２７は、電源回路１４から出力される交流電圧が予め設定された基準値以下である場合に、電源回路１４の入力部で発振が発生していないとみなし、電源回路１４の負性入力インピーダンスの絶対値｜Ｚｉ｜が、フィルタ回路１１の出力インピーダンスＺｏ以上であると判定する。【００９３】
図１０を用いて実施の形態３に係る電源装置１００の動作について説明する。
図１０は、実施の形態３に係る電源装置１００の動作について説明するためのフローチャートである。【００９４】
比較判定回路２７は、電源回路１４から出力される交流電圧（リップル）ｖｒを第２の測定回路１５を介して取得し、ｖｒを監視する（ステップＳＴ３６１）。【００９５】
エンジンのクランキング等により、電源回路１４の入力電圧が低下し、｜Ｚｉ｜＜Ｚｏとなって電源回路１４の入力で発振が発生し、その発振を電源回路１４が十分抑制できなくなった場合、ｖｒが上昇する。
比較判定回路２７は、第２の測定回路１５から取得したｖｒと、記憶回路２８から取得した基準値とを比較する。比較判定回路２７は、入力電圧の低下に伴い、基準値より大きい値のｖｒを取得したか否か、一定の周期で判定する（ステップＳＴ３６２）。【００９６】
基準値は、予め設定された値であり、記憶回路２８に記憶されている。基準値は、電源回路１４から出力される交流電圧（リップル）が、電源回路１４の後段に接続されている負荷１６の許容リップル値または最低動作電圧値を超えることのないように定められる値である。基準値を超える交流電圧は、｜Ｚｉ｜＞Ｚｏである場合には、電源回路１４の入力で発振が発生しないので、電源回路１４から出力されることがない。【００９７】
ステップＳＴ３６２において、比較判定回路２７が、入力電圧の低下に伴い、基準値より大きい値のｖｒを取得したと判定した場合（ステップＳＴ３６２：ＹＥＳ）、比較判定回路２７は、短絡指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ３６３）。【００９８】
短絡回路制御回路２１Ａは、比較判定回路２７から短絡指示信号を取得すると、能動デバイスＱ１で構成されるインダクタ短絡回路１２Ａを制御して、インダクタＬを漸次短絡し、Ｚｏを低下させる（ステップＳＴ３６４）。これにより、電源回路１４の入力での発振が抑制され、ｖｒが低下する。【００９９】
一方、ステップＳＴ３６２において、比較判定回路２７が、基準値より大きい値のｖｒを取得していないと判定した場合（ステップＳＴ３６２：ＮＯ）、ステップＳＴ３６１の処理に戻る。【０１００】
比較判定回路２７は、ｖｒが基準値以下（ｖｒ≦基準値）であるか否かを、一定の周期で判定する（ステップＳＴ３６５）。
ステップＳＴ３６５において、比較判定回路２７が、ｖｒが基準値以下であると判定した場合（ステップＳＴ３６５：ＹＥＳ）、比較判定回路２７は、保持指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ３６６）。
短絡回路制御回路２１Ａは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ１の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ３６７）。【０１０１】
一方、ステップＳＴ３６５において、比較判定回路２７が、ｖｒが基準値以下でないと判定した場合（ステップＳＴ３６５：ＮＯ）、ステップＳＴ３６４の処理に戻る。これにより、ｖｒが基準値以下となるまで、ステップＳＴ３６４の処理が繰り返される。【０１０２】
エンジンクランキング等が終了し、電源回路１４の入力電圧が上昇すると、当該上昇に伴い電源回路１４の入力での発振が抑制され、ｖｒは低下する。
比較判定回路２７は、第２の測定回路１５からｖｒを取得し、入力電圧の上昇に伴うｖｒの低下の有無を、一定の周期で判定する（ステップＳＴ３６８）。【０１０３】
ステップＳＴ３６８において、比較判定回路２７が、入力電圧の上昇に伴うｖｒの低下がないと判定した場合（ステップＳＴ３６８：ＮＯ）、ステップＳＴ３６７の処理に戻る。
一方、ステップＳＴ３６８において、比較判定回路２７が、入力電圧の上昇に伴うｖｒの低下があると判定した場合（ステップＳＴ３６８：ＹＥＳ）、比較判定回路２７は、解放指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ３６９）。【０１０４】
短絡回路制御回路２１Ａは、比較判定回路２７から解放指示信号を取得すると、能動デバイスＱ１で構成されるインダクタ短絡回路１２Ａを制御し、インダクタＬの短絡を漸次解放していき、基準値以下の範囲で、Ｚｏを増加させる（ステップＳＴ３７０）。これにより、ｖｒが増加する。インダクタのＬ成分を有効化してＺｏを増加させるのは、第１のローパスフィルタ１１Ａにおけるリップル除去能力を、できる限り確保するためである。【０１０５】
比較判定回路２７は、基準値以下の範囲で、ｖｒを基準値に漸近させることができたか否かを判定する（ステップＳＴ３７１）。【０１０６】
ステップＳＴ３７１において、比較判定回路２７が、基準値以下の範囲で、ｖｒを基準値に漸近させることができたと判定した場合と判定した場合（ステップＳＴ３７１：ＹＥＳ）、比較判定回路２７は、保持指示信号を短絡回路制御回路２１Ａに出力する（ステップＳＴ３７２）。短絡回路制御回路２１Ａは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ１の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ３７３）。ステップＳＴ３７３の処理が終了すると、ステップＳＴ３６１の処理に戻る。【０１０７】
一方、ステップＳＴ３７１において、比較判定回路２７が、基準値以下の範囲で、ｖｒを基準値に漸近させることができていないと判定した場合（ステップＳＴ３７１：ＮＯ）、ステップＳＴ３７０の処理に戻る。これにより、ｖｒが基準値に漸近するまで、ステップＳＴ３７０の処理が繰り返される。【０１０８】
以上のように、実施の形態３によれば、入力電圧が低下した際であっても電源回路１４の出力電力を低下させずに、電源回路１４の入力での発振の発生を防止することができる電源装置１００を得ることができる。【０１０９】
実施の形態４．
実施の形態４に係る電源装置１００およびその周辺の構成は、実施の形態３で説明した図９と同一である。実施の形態４について、実施の形態２および実施の形態３で説明した構成と同一または相当する機能を有する構成については、その説明を省略または簡略化する。【０１１０】
実施の形態２では、負性入力インピーダンスの絶対値｜Ｚｉ｜を算出し、｜Ｚｉ｜とフィルタ回路１１の出力インピーダンスＺｏとを比較することで、その大小を判定する構成について説明した。
実施の形態４では、電源回路１４から出力される交流電圧の実測値と、予め設定された基準値とを比較することで、｜Ｚｉ｜とＺｏの大小を判定する。
実施の形態４では、フィルタ回路１１として、図７で示した第２のローパスフィルタ１１Ｂを用いる。また、フィルタ制御回路２１として、接続回路制御回路２１Ｂを用いる。【０１１１】
比較判定回路２７は、電源回路１４から出力される交流電圧が予め設定された基準値より大きい場合に、電源回路１４の入力部で発振が発生しているとみなし、電源回路１４の負性入力インピーダンスの絶対値｜Ｚｉ｜が、フィルタ回路１１の出力インピーダンスＺｏより小さいと判定する。
比較判定回路２７は、電源回路１４から出力される交流電圧が予め設定された基準値以下である場合に、電源回路１４の入力部で発振が発生していないとみなし、電源回路１４の負性入力インピーダンスの絶対値｜Ｚｉ｜が、フィルタ回路１１の出力インピーダンスＺｏ以上であると判定する。【０１１２】
図１１を用いて実施の形態４に係る電源装置１００の動作について説明する。
図１１は、実施の形態４に係る電源装置１００の動作について説明するためのフローチャートである。【０１１３】
比較判定回路２７は、電源回路１４から出力される交流電圧（リップル）ｖｒを第２の測定回路１５を介して取得し、ｖｒを監視する（ステップＳＴ４７１）。【０１１４】
エンジンのクランキング等により、電源回路１４の入力電圧が低下し、｜Ｚｉ｜＜Ｚｏとなって電源回路１４の入力で発振が発生し、その発振を電源回路１４が十分抑制できなくなった場合、ｖｒが上昇する。
比較判定回路２７は、第２の測定回路１５から取得したｖｒと、記憶回路２８から取得した基準値とを比較する。比較判定回路２７は、入力電圧の低下に伴い、基準値より大きい値のｖｒを取得したか否か、一定の周期で判定する（ステップＳＴ４７２）。【０１１５】
ステップＳＴ４７２において、比較判定回路２７が、入力電圧の低下に伴い、基準値より大きい値のｖｒを取得したと判定した場合（ステップＳＴ４７２：ＹＥＳ）、比較判定回路２７は、キャパシタＣａ（第３のキャパシタ）の耐圧を超えない範囲で、キャパシタＣｓ（第２のキャパシタ）の短絡を指示する信号（短絡指示信号）を接続回路制御回路２１Ｂに出力する（ステップＳＴ４７３）。【０１１６】
接続回路制御回路２１Ｂは、比較判定回路２７から短絡指示信号を取得すると、能動デバイスＱ２で構成されるキャパシタ追加接続回路１２Ｂを制御して、キャパシタＣｓ（第２のキャパシタ）を漸次短絡していき、キャパシタＣａ（第３のキャパシタ）の耐圧を超えない範囲でキャパシタＣａ（第３のキャパシタ）への分圧を大きくする。接続回路制御回路２１Ｂは、出力インピーダンスＺｏに対するキャパシタＣａ（第３のキャパシタ）の寄与を大きくすることで、Ｚｏを低下させる（ステップＳＴ４７４）。これにより、電源回路１４の入力での発振が抑制され、ｖｒが低下する。【０１１７】
一方、ステップＳＴ４７２において、比較判定回路２７が、基準値より大きい値のｖｒを取得していないと判定した場合（ステップＳＴ４７２：ＮＯ）、ステップＳＴ４７１の処理に戻る。【０１１８】
比較判定回路２７は、ｖｒが基準値以下（ｖｒ≦基準値）であるか否かを、一定の周期で判定する（ステップＳＴ４７５）。
ステップＳＴ４７５において、比較判定回路２７が、ｖｒが基準値以下であると判定した場合（ステップＳＴ４７５：ＹＥＳ）、比較判定回路２７は、保持指示信号を接続回路制御回路２１Ｂに出力する（ステップＳＴ４７６）。
接続回路制御回路２１Ｂは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ２の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ４７７）。【０１１９】
一方、ステップＳＴ４７５において、比較判定回路２７が、ｖｒが基準値以下でないと判定した場合（ステップＳＴ４７５：ＮＯ）、ステップＳＴ４７４の処理に戻る。これにより、ｖｒが基準値以下となるまで、ステップＳＴ４７４の処理が繰り返される。【０１２０】
エンジンクランキング等が終了し、電源回路１４の入力電圧が上昇すると、当該上昇に伴い電源回路１４の入力での発振が抑制され、ｖｒは低下する。
比較判定回路２７は、第２の測定回路１５からｖｒを取得し、入力電圧の上昇に伴うｖｒの低下の有無を、一定の周期で判定する（ステップＳＴ４７８）。【０１２１】
ステップＳＴ４７８において、比較判定回路２７が、入力電圧の上昇に伴うｖｒの低下がないと判定した場合（ステップＳＴ４７８：ＮＯ）、ステップＳＴ４７７の処理に戻る。
一方、ステップＳＴ４７８において、比較判定回路２７が、入力電圧の上昇に伴うｖｒの低下があると判定した場合（ステップＳＴ４７８：ＹＥＳ）、比較判定回路２７は、解放指示信号を接続回路制御回路２１Ｂに出力する（ステップＳＴ４７９）。【０１２２】
接続回路制御回路２１Ｂは、比較判定回路２７から解放指示信号を取得すると、能動デバイスＱ２で構成されるキャパシタ追加接続回路１２Ｂを制御し、キャパシタＣｓ（第２のキャパシタ）の短絡を漸次解放していき、キャパシタＣａ（第３のキャパシタ）への分圧を低下させることで、基準値以下の範囲で、Ｚｏを増加させる（ステップＳＴ４８０）。これにより、ｖｒが増加する。【０１２３】
比較判定回路２７は、基準値以下の範囲で、ｖｒを基準値に漸近させることができたか否かを判定する（ステップＳＴ４８１）。【０１２４】
ステップＳＴ４８１において、比較判定回路２７が、基準値以下の範囲で、ｖｒを基準値に漸近させることができたと判定した場合（ステップＳＴ４８１：ＹＥＳ）、比較判定回路２７は、保持指示信号を接続回路制御回路２１Ｂに出力する（ステップＳＴ４８２）。接続回路制御回路２１Ｂは、比較判定回路２７から保持指示信号を取得すると、能動デバイスＱ２の制御を、当該保持指示信号を取得した時点の状態で保持する（ステップＳＴ４８３）。ステップＳＴ４８３の処理が終了すると、ステップＳＴ４７１の処理に戻る。【０１２５】
一方、ステップＳＴ４８１において、比較判定回路２７が、基準値以下の範囲で、ｖｒを基準値に漸近させることができていないと判定した場合（ステップＳＴ４８１：ＮＯ）、ステップＳＴ４８０の処理に戻る。これにより、ｖｒが基準値に漸近するまで、ステップＳＴ４８０の処理が繰り返される。【０１２６】
以上のように、実施の形態４によれば、入力電圧が低下した際であっても電源回路１４の機能の実現を損なわずに、電源回路１４の入力での発振の発生を防止することができる電源装置１００を得ることができる。【０１２７】
また、実施の形態４に係る電源装置１００によれば、耐圧の低い低価格のキャパシタＣａ（第３のキャパシタ）を用いて、減電圧時のＺｏを低下させることができる。【０１２８】
ここで、実施の形態１および実施の形態３に係る電源装置１００の変形例について説明する。
図１に示したように、電源回路１４は、ループゲイン設定部３０、および出力電力制御回路３１を備える。ループゲイン設定部３０は、電源回路１４の回路定数を変更し、電源回路１４のループゲインを調整する構成である。出力電力制御回路３１は、電源回路１４の出力電力を制御する構成である。【０１２９】
実施の形態１および実施の形態３では、フィルタ回路１１におけるインダクタ短絡回路１２Ａを制御してインダクタＬを短絡させる。このとき、当該インダクタＬの短絡によって、フィルタ回路１１のリップル除去能力が低下する。そのため、電源回路１４のリップル除去能力が低い場合には、リップルが除去されないまま電源回路１４から出力されてしまう可能性がある。そのような問題の発生を防ぐために、以下のように構成してもよい。【０１３０】
比較判定回路２７は、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合に、短絡回路制御回路２１Ａに加えて、電源回路制御回路２２にも短絡指示信号を出力する。電源回路制御回路２２は、短絡指示信号を取得すると、ループゲイン設定部３０を制御し、電源回路１４のループゲインを上昇させる。このように構成することで、電源回路１４の応答性が改善され、インダクタ短絡回路１２ＡのインダクタＬを短絡させた際における、電源回路１４のリップル除去能力を高めることができる。【０１３１】
また、実施の形態１および実施の形態２では、比較判定回路２７が、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合に、Ｚｏを低下させる構成について説明したが、以下のように構成することができる。
比較判定回路２７は、入力電圧の低下に伴い｜Ｚｉ｜＜Ｚｏであると判定した場合に、短絡回路制御回路２１Ａに加えて、電源回路制御回路２２にも短絡指示信号を出力する。
電源回路制御回路２２は、短絡指示信号を取得すると、出力電力制御回路３１を制御し、電源回路１４の出力電力を低減させる。電源回路１４の出力電力を低減させることで、電源回路１４の入力電流が減少するため、｜Ｚｉ｜が低下するのを抑制することができる。【０１３２】
また、実施の形態３および実施の形態４では、比較判定回路２７が、入力電圧の低下に伴い基準値より大きい値のｖｒを取得したと判定した場合に、ｖｒを低下させる構成について説明したが、以下のように構成することができる。
比較判定回路２７は、入力電圧の低下に伴い基準値より大きい値のｖｒを取得したと判定した場合に、接続回路制御回路２１Ｂに加えて、電源回路制御回路２２にも短絡指示信号を出力する。電源回路制御回路２２は、短絡指示信号を取得すると、出力電力制御回路３１を制御し、電源回路１４の出力電力を低減させる。電源回路１４の出力電力を低減させることで、電源回路１４の入力電流は減少し、かつ｜Ｚｉ｜の低下を回避でき、電源回路１４入力部での発振を抑制できるため、結果としてｖｒを低下させることができる。【０１３３】
上記では、電源装置１００が車両に搭載される場合について説明したが、搭載箇所は車両に限定されるものではない。電源装置１００の搭載が可能な箇所であれば、任意の箇所に搭載することができる。当該箇所は、例えば、工場の配電設備等である。【０１３４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、若しくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【０１３５】
この発明に係る電源装置は、エンジンクランキング等により入力電圧が低下した際であってもＤＣ−ＤＣコンバータ等の電源回路の出力電力を低下させずに、負性入力インピーダンスに起因する発振の発生を防止することが可能な電源装置を得ることができるので、車両に搭載するのに好適である。
【符号の説明】
【０１３６】
１０  直流入力、１１  フィルタ回路、１２Ａ  インダクタ短絡回路、１２Ｂ  キャパシタ追加接続回路、１３  第１の測定回路、１４  電源回路、１５  第２の測定回路、２０  制御部、２１  フィルタ制御回路、２１Ａ  短絡回路制御回路、２１Ｂ  接続回路制御回路、２２  電源回路制御回路、２３  演算回路、２３Ａ  微分演算回路、２３Ｂ  電力計算回路、２３Ｃ  絶対値演算回路、２３Ｄ  合成インピーダンス計算回路、２７  比較判定回路、２８  記憶回路、３０  ループゲイン設定部、３１  出力電力制御回路、１００  電源装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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