(57)【特許請求の範囲】
【請求項１】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上の一部に形成された複数個のコンタクト層と、
前記第１の半導体層の上及び前記コンタクト層の側面に形成された第２の半導体層と、
複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成されたゲート電極と、
を有し、
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成されており、
前記コンタクト層は、ＧａＮを含む材料により形成されており、
前記第１の半導体層と前記第２の半導体層の間には、第３の半導体層が形成されており、
前記第３の半導体層は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）であり、
前記コンタクト層と前記第２の半導体層との間にも、前記第３の半導体層が形成されていることを特徴とする半導体装置。
【請求項２】
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上の一部に形成された複数個のコンタクト層と、
前記第１の半導体層の上及び前記コンタクト層の側面に形成された第２の半導体層と、
複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成されたゲート電極と、
を有し、
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成されており、
前記コンタクト層は、ＧａＮを含む材料により形成されており、
前記第１の半導体層と前記第２の半導体層の間には、第３の半導体層が形成されており、
前記第３の半導体層は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）であり、
前記第１の半導体層と前記コンタクト層の間にも、前記第３の半導体層が形成されており、
前記第３の半導体層は、前記第１の半導体層と前記第２の半導体層との間に形成された第１の領域と、前記第１の半導体層と前記コンタクト層との間に形成された第２の領域と、を有し、
前記第１の領域は、Ｉｎｘ３Ａｌｙ３Ｇａ１−ｘ３−ｙ３Ｎ、（０≦ｘ３≦０．０５、０＜ｙ３≦１）であり、
前記第２の領域は、Ｉｎｘ４Ａｌｙ４Ｇａ１−ｘ４−ｙ４Ｎ、（０≦ｘ４≦０．０５、０＜ｙ４≦１）であって、
ｙ３＞ｙ４であることを特徴とする半導体装置。
【請求項３】
前記第１の領域は、前記第２の領域よりも膜厚が薄いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクト層の側面は、前記基板に向かって広がるテーパー形状であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
請求項１から４のいずれかに記載の半導体装置を有することを特徴とする電源装置。
【請求項６】
請求項１から４のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【請求項７】
基板の上に、ＧａＮを含む第１の半導体層、ＧａＮ膜を順に形成する工程と、
ＧａＮ膜の一部を前記第１の半導体層が露出するまで除去し、残存する前記ＧａＮ膜によりコンタクト層を形成する工程と、
露出している前記第１の半導体層及び前記コンタクト層の上に、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成される第２の半導体層を形成する工程と、
前記コンタクト層の上の前記第２の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電源装置、増幅器及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、窒化物半導体を用いたＨＥＭＴとしては、ＧａＮを電子走行層として、ＩｎＡｌＮを電子供給層として用いたＩｎＡｌＮ／ＧａＮからなるＨＥＭＴが注目されている。ＩｎＡｌＮ／ＧａＮからなるＨＥＭＴでは、Ｉｎの組成比を１７〜１８％にすることにより、ＧａＮと格子整合するため、良好な結晶膜を得ることができることが知られている。また、ＩｎＡｌＮをこのような組成比で形成した場合、非常に高い自発分極を有する。このため、電子走行層にＡｌＧａＮを用いたＡｌＧａＮ／ＧａＮからなるＨＥＭＴよりも、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が得られる。このため、ＩｎＡｌＮを電子供給層として用いたＨＥＭＴは、次世代の高出力デバイスとして注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−７４０４７号公報
【非特許文献】
【０００５】
【非特許文献１】F. A. Faria et al., "Ultra-low resistance ohmic contacts to GaN with high Si doping concentrations grown by molecular beam epitaxy," Appl. Phys. Lett., 101, (2012) 032109.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩｎＡｌＮは、バンドギャップが広いため、電極とのコンタクト抵抗が高く、オン電流が低くなる。具体的には、ＩｎＡｌＮを電子供給層として用いたＨＥＭＴは、図１（ａ）に示されるように、ＳｉＣ等の基板９１０の上に、窒化物半導体層が積層して形成されている。即ち、基板９１０の上に、ＡｌＮにより形成された核形成層９１１、ＧａＮにより形成された電子走行層９１２、ＡｌＮにより形成されたスペーサ層９１３、ＩｎＡｌＮにより形成された電子供給層９１４が順に積層されている。これにより、電子走行層９１２において、スペーサ層９１３との界面近傍には２ＤＥＧ９１２ａが生成される。ゲート電極９３１、ソース電極９３２、ドレイン電極９３３は、ＩｎＡｌＮにより形成された電子供給層９１４の上に形成されるが、ＩｎＡｌＮはバンドギャップが広い。従って、電子供給層９１４とソース電極９３２及びドレイン電極９３３との間のコンタクト抵抗が高いため、オン電流が低下してしまう。
【０００７】
電極のコンタクト抵抗を低くする方法として、図１（ｂ）に示されるように、ソース電極及びドレイン電極が形成される領域のＩｎＡｌＮ層をエッチングにより除去し、ＩｎＡｌＮ層が除去された領域にｎ−ＧａＮを再成長させた構造の半導体装置が考えられている。このように再成長させたｎ−ＧａＮの上にソース電極９３２及びドレイン電極９３３を形成することにより、コンタクト抵抗を低くすることができる。この半導体装置の製造方法は、最初に、ＳｉＣ等の基板９１０の上に、ＡｌＮにより形成された核形成層９１１、ＧａＮにより形成された電子走行層９１２、ＡｌＮにより形成されたスペーサ層９１３、ＩｎＡｌＮにより形成された電子供給層９１４を順に積層する。この後、ソース電極９３２及びドレイン電極９３３が形成される領域における電子供給層９１４、スペーサ層９１３及び電子走行層９１２の一部を除去し、この領域の各々にｎ−ＧａＮによる再成長層９１５を形成する。各々の再成長層９１５の上にソース電極９３２及びドレイン電極９３３を形成し、ゲート電極９３１は電子供給層９１４の上に形成する。この構造の半導体装置は、ｎ−ＧａＮによる再成長層９１５を形成する際に加熱されるため、ＩｎＡｌＮにより形成された電子供給層９１４のＩｎが抜けてダメージを受けてしまう。このように電子供給層９１４がダメージを受けると、電子走行層９１２に生成される２ＤＥＧ９１２ａが減少し、２ＤＥＧ９１２ａにおけるシート抵抗が高くなり、オン抵抗が高くなる。
【０００８】
このため、ＩｎＡｌＮを電子供給層として用いたＨＥＭＴにおいて、電極のコンタクト抵抗及び２ＤＥＧのシート抵抗がともに低い半導体装置が求められている。
【課題を解決するための手段】
【０００９】
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上の一部に形成された複数個のコンタクト層と、前記第１の半導体層の上及び前記コンタクト層の側面に形成された第２の半導体層と、複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、前記第２の半導体層の上に形成されたゲート電極と、を有し、前記第１の半導体層は、ＧａＮを含む材料により形成されており、前記第２の半導体層は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成されており、前記コンタクト層は、ＧａＮを含む材料により形成されており、前記第１の半導体層と前記第２の半導体層の間には、第３の半導体層が形成されており、前記第３の半導体層は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）であり、前記コンタクト層と前記第２の半導体層との間にも、前記第３の半導体層が形成されていることを特徴とする。
【発明の効果】
【００１０】
開示の半導体装置によれば、ＩｎＡｌＮを電子供給層として用いたＨＥＭＴにおいて、電極のコンタクト抵抗及び２ＤＥＧのシート抵抗をともに低くすることができる。
【図面の簡単な説明】
【００１１】
【図１】ＩｎＡｌＮを電子供給層として用いた半導体装置の説明図
【図２】第１の実施の形態における半導体装置の構造図
【図３】半導体装置における２ＤＥＧのシート抵抗の特性図
【図４】半導体装置における電極のコンタクト抵抗の特性図
【図５】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図７】第２の実施の形態における半導体装置の構造図
【図８】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１０】第３の実施の形態における半導体装置の構造図
【図１１】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１２】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１３】第４の実施の形態における半導体装置の構造図
【図１４】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１５】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１６】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１７】第５の実施の形態における電源装置の回路図
【図１８】第５の実施の形態における高周波増幅器の構造図
【発明を実施するための形態】
【００１２】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１３】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図２に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、核形成層１１、電子走行層１２が形成されている。電子走行層１２の上のソース電極３２及びドレイン電極３３が形成される領域の各々には、コンタクト層１３が形成されており、ソース電極３２及びドレイン電極３３は、各々のコンタクト層１３の上に形成されている。コンタクト層１３が形成されていない領域の電子走行層１２の上及びコンタクト層１３の側面１３ａには、スペーサ層１４、電子供給層１５が順に積層されており、これにより、電子走行層１２において、スペーサ層１４との界面近傍には２ＤＥＧ１２ａが生成される。また、コンタクト層１３が形成されていない領域における電子供給層１５の上には、ゲート電極３１が形成されている。コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域よりも広く形成されており、ソース電極３２及びドレイン電極３３が形成されていない領域のコンタクト層１３の上にも、スペーサ層１４、電子供給層１５が順に積層されていてもよい。
【００１４】
従って、本実施の形態における半導体装置においては、電子走行層１２と電子供給層１５との間、及び、コンタクト層１３と電子供給層１５との間に、スペーサ層１４が形成されている。また、本実施の形態における半導体装置は、図２に示されるように、コンタクト層１３の側面１３ａは、基板１０側に向かって広がるテーパー形状であってもよい。コンタクト層１３の側面１３ａを基板１０側に向かって広がるテーパー形状に形成することにより、コンタクト層１３の側面１３ａの界面近傍にも２ＤＥＧが生成されるため、抵抗をより一層低くすることができる。尚、本実施の形態においては、電子走行層１２を第１の半導体層、電子供給層１５を第２の半導体層、スペーサ層１４を第３の半導体層と記載する場合がある。尚、核形成層１１はＡｌＮにより形成されており、電子走行層１２はｉ−ＧａＮにより形成されており、コンタクト層１３はｎ−ＧａＮにより形成されており、スペーサ層１４はＡｌＮにより形成されており、電子供給層１５はＩｎＡｌＮにより形成されている。
【００１５】
次に、図２に示される本実施の形態における半導体装置における２ＤＥＧのシート抵抗と電極のコンタクト抵抗について説明する。図３は、半導体装置における２ＤＥＧのシート抵抗を示す図であり、３Ａは図２に示される本実施の形態における半導体装置、３Ｂは図１（ｂ）に示される半導体装置である。図１（ｂ）に示される半導体装置における２ＤＥＧのシート抵抗は、３Ｂに示されるように、約１３００（Ω／□）である。これに対し、図２に示される本実施の形態における半導体装置における２ＤＥＧのシート抵抗は、３Ａに示されるように、約２００（Ω／□）である。従って、本実施の形態における半導体装置は、図１（ｂ）に示される半導体装置に比べて、２ＤＥＧのシート抵抗は約１／６である。
【００１６】
図４は、半導体装置における電極のコンタクト抵抗を示す図であり、４Ａは図２に示される本実施の形態における半導体装置、４Ｂは図１（ａ）に示される半導体装置である。図１（ａ）に示される半導体装置における電極のコンタクト抵抗は、４Ｂに示されるように、約３．８（Ω・ｍｍ）である。これに対し、図２に示される本実施の形態における半導体装置における電極のコンタクト抵抗は、４Ａに示されるように、約０．１２（Ω・ｍｍ）である。従って、本実施の形態における半導体装置は、図１（ｂ）に示される半導体装置に比べて、２ＤＥＧのシート抵抗が約１／３０である。
【００１７】
以上のように、本実施の形態における半導体装置は、２ＤＥＧのシート抵抗と電極のコンタクト抵抗の双方を低くすることができる。即ち、本実施の形態における半導体装置は、ｎ−ＧａＮによりコンタクト層１３を形成した後、ＩｎＡｌＮにより電子供給層１５を形成しているため、ＩｎＡｌＮはｎ−ＧａＮよりも後に形成される。従って、電子供給層１５を形成しているＩｎＡｌＮへのダメージがないため、２ＤＥＧのシート抵抗は、図１（ｂ）に示される半導体装置に比べて、約１／６と大幅に低減することができる。また、ソース電極３２及びドレイン電極３３は、ｎ−ＧａＮにより形成されるコンタクト層１３の上に形成されるため、電極のコンタクト抵抗は、図１（ａ）に示される半導体装置に比べて約１／３０と大幅に低減することができる。
【００１８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図５及び図６に基づき説明する。
【００１９】
最初に、図５（ａ）に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）法によるエピタキシャル成長により形成する。尚、基板１０の上に窒化物半導体層を成膜する際には、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法によるエピタキシャル成長により形成してもよい。
【００２０】
具体的には、基板１０の上に、ＭＯＶＰＥにより核形成層１１、電子走行層１２、ｎ−ＧａＮ膜１３ｆを順次積層する。尚、ｎ−ＧａＮ膜１３ｆは、後述するコンタクト層１３を形成するために形成される。この際、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。ＭＯＶＰＥにより窒化物半導体層を形成する際の成長圧力は５ｋＰａ〜１００ｋＰａであり、成長の際の基板温度は７００℃〜１２００℃である。
【００２１】
核形成層１１は、原料ガスとしてＴＭＡとＮＨ３を供給することにより形成された膜厚が約３０ｎｍのＡｌＮにより形成されている。電子走行層１２は、原料ガスとしてＴＭＧとＮＨ３を供給することにより形成された膜厚が約３μｍのＧａＮにより形成されている。ｎ−ＧａＮ膜１３ｆは、原料ガスとしてＴＭＧ、ＮＨ３、ＳｉＨ４を供給して形成された膜厚が約１０ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが約１×１０１９ｃｍ−３の濃度でドープされている。
【００２２】
次に、図５（ｂ）に示すように、ｎ−ＧａＮ膜１３ｆの一部を除去することにより、コンタクト層１３を形成する。具体的には、ｎ−ＧａＮ膜１３ｆの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層１３が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるｎ−ＧａＮ膜１３ｆをエッチングガスとして塩素系のガスを用いたドライエッチングにより、電子走行層１２の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているｎ−ＧａＮ膜１３ｆによりコンタクト層１３が形成される。本実施の形態においては、コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域を含む領域に形成されている。尚、図５（ｂ）に示されるように、コンタクト層１３の側面１３ａを基板１０側に向かって広がる傾斜を有するテーパー形状となるように形成してもよい。このようにコンタクト層１３の側面１３ａをテーパー形状に形成するためには、ドライエッチングの条件を調節したり、ポジ型レジストを用いて、形成されるレジストパターンの形状を調整したりしてもよい。
【００２３】
次に、図５（ｃ）に示されるように、露出している電子走行層１２の上、コンタクト層１３の上及び側面１３ａに、ＭＯＶＰＥによりスペーサ層１４、電子供給層１５を順次積層する。これにより、電子走行層１２においてスペーサ層１４との界面近傍には、２ＤＥＧ１２ａが生成される。ＭＯＶＰＥにより窒化物半導体層を形成する際の成長圧力は５ｋＰａ〜１００ｋＰａであり、成長の際の基板温度は７００℃〜１２００℃である。スペーサ層１４は、原料ガスとしてＴＭＡとＮＨ３を供給することにより形成された膜厚が約１ｎｍのＡｌＮにより形成されている。電子供給層１５は、原料ガスとしてＴＭＩ（トリメチルインジウム）、ＴＭＡ、ＮＨ３を供給して形成された膜厚が約１０ｎｍのＩｎ０．１７Ｇａ０．８３Ｎにより形成されている。これにより、露出している電子走行層１２の上、コンタクト層１３の上及び側面１３ａに、スペーサ層１４及び電子供給層１５が積層して形成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。
【００２４】
次に、図６（ａ）に示されるように、コンタクト層１３の上のソース電極３２及びドレイン電極３３が形成される領域におけるスペーサ層１４及び電子供給層１５を除去する。具体的には、電子供給層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域におけるスペーサ層１４及び電子供給層１５を除去する。これにより、ソース電極３２及びドレイン電極３３が形成される領域におけるコンタクト層１３の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００２５】
次に、図６（ｂ）に示されるように、露出しているコンタクト層１３の上にソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層１５及びコンタクト層１３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層１３及びレジストパターンの上に、ソース電極３２及びドレイン電極３３を形成するためのＴａ／Ａｌからなる金属積層膜を形成する。この金属積層膜は、膜厚が約２０ｎｍのＴａの上に膜厚が約２００ｎｍのＡｌが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００２６】
次に、図６（ｃ）に示されるように、電子供給層１５の上に、ゲート電極３１を形成する。具体的には、電子供給層１５、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層１５及びレジストパターンの上に、ゲート電極３１を形成するためのＮｉ／Ａｕからなる金属積層膜を形成する。この金属積層膜は、膜厚が約３０ｎｍのＮｉの上に膜厚が約４００ｎｍのＡｕが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。
【００２７】
尚、本実施の形態における半導体装置においては、露出している電子供給層１５の上に、パッシベーション膜を形成してもよい。パッシベーション膜は、図６（ｂ）におけるソース電極３２及びドレイン電極３３を形成した後、全面にプラズマＣＶＤ（chemical vapor deposition）法を用いて、膜厚が２ｎｍから５００ｎｍの間、例えば１００ｎｍとなるように成膜する。パッシベーション膜の成膜方法は、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法であってもよい。また、パッシベーション膜を形成する材料としてはＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗ等を用いた酸化物、窒化物、酸窒化物が好ましく、ＳｉＮがより好ましい。この後、ゲート電極が形成される領域の一部に開口部を有するレジストパターンを形成し、エッチングガスとして弗素系ガスまたは塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部におけるパッシベーション膜を除去する。エッチング方法としては、ドライエッチングの他、弗酸やバッファード弗酸などを用いたウェットエッチングであってもよい。この後、図６（ｃ）に示されるようにゲート電極３１を形成する。
【００２８】
また、本実施の形態における半導体装置は、ＡｌＮにより形成されるスペーサ層１４により、ＩｎＡｌＮにより形成される電子供給層１５による合金散乱の影響が抑制されるため、シート抵抗を低減することができる。
【００２９】
また、ゲート電極３１、ソース電極３２、ドレイン電極３３における電極の層構造は一例であり、単層・多層を問わず他の層構造であってもよい。各電極の形成方法についても、一例であり、他の如何なる形成方法でもよい。本実施の形態においては、ソース電極３２及びドレイン電極３３は、成膜後に熱処理を行っているが、オーミック特性が得られれば熱処理を行わなくともよい。ゲート電極３１には更なる熱処理を施してもよい。本実施の形態における半導体装置は、ショットキ型ゲート構造を用いているが、ＭＩＳ（metal-insulator-semiconductor）型ゲート構造を用いてもよい。
【００３０】
上記における説明では、電子供給層１５としてＩｎＡｌＮを用いているが、ＡｌＧａＮ、ＩｎＡｌＧａＮ等を用いてもよい。ただし、自発分極を高くするためＩｎの組成比は２０％以下であることが好ましい。即ち、電子供給層１５は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）であるが、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０．１≦ｘ１≦０．２、０＜ｙ１≦０．９）であることがより好ましい。
【００３１】
また、上記における説明では、スペーサ層１４としてＡｌＮを用いているが、ＡｌＧａＮ、ＩｎＡｌＧａＮであってもよい。ただし、合金散乱を押さえるため、Ｉｎ組成は５％以下であることが好ましい。即ち、スペーサ層１４は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）であることが好ましい。
【００３２】
また、上記における説明では、基板１０には、半絶縁性ＳｉＣ基板を用いているが、電界効果トランジスタの機能を有するエピタキシャル構造の部分に窒化物半導体が用いられていれば、他の基板材料を用いてもよい。基板１０の導電性は、半絶縁性、導電性を問わない。基板１０は、例えば、導電性ＳｉＣ基板、サファイヤ基板、ＧａＮ基板、Ｓｉ基板、ダイヤモンド基板を用いてもよい。
【００３３】
また、上記における半導体装置の構造は、一例であり、電界効果トランジスタであれば、他の如何なる構造でもよい。例えば、半導体最上面にＧａＮやＡｌＮ等によるキャップ層を形成してもよい。
【００３４】
また、上記においては、ｎ型となる不純物元素としてＳｉを用いたが、ＧｅやＳｎ等を用いてもよい。
【００３５】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図７に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、核形成層１１、電子走行層１２が形成されている。電子走行層１２の上のソース電極３２及びドレイン電極３３が形成される領域の各々には、コンタクト層１３が形成されており、ソース電極３２及びドレイン電極３３は、各々のコンタクト層１３の上に形成されている。コンタクト層１３が形成されていない領域の電子走行層１２の上及びコンタクト層１３の側面１３ａには、電子供給層１５が形成されており、これにより、電子走行層１２において、電子供給層１５との界面近傍には２ＤＥＧ１２ａが生成される。また、コンタクト層１３が形成されていない領域における電子供給層１５の上には、ゲート電極３１が形成されている。コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域よりも広く形成されており、ソース電極３２及びドレイン電極３３が形成されていない領域のコンタクト層１３の上にも、電子供給層１５が形成されていてもよい。
【００３６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８及び図９に基づき説明する。
【００３７】
最初に、図８（ａ）に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ）法によるエピタキシャル成長により形成する。尚、基板１０の上に窒化物半導体層を成膜する際には、分子線エピタキシー（ＭＢＥ）法によるエピタキシャル成長により形成してもよい。具体的には、基板１０の上に、ＭＯＶＰＥにより核形成層１１、電子走行層１２、ｎ−ＧａＮ膜１３ｆを順次積層する。
【００３８】
次に、図８（ｂ）に示すように、ｎ−ＧａＮ膜１３ｆの一部を除去することにより、コンタクト層１３を形成する。具体的には、ｎ−ＧａＮ膜１３ｆの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層１３が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるｎ−ＧａＮ膜１３ｆをエッチングガスとして塩素系のガスを用いたドライエッチングにより、電子走行層１２の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているｎ−ＧａＮ膜１３ｆによりコンタクト層１３が形成される。本実施の形態においては、コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域を含む領域に形成されている。
【００３９】
次に、図８（ｃ）に示されるように、露出している電子走行層１２の上、コンタクト層１３の上及び側面１３ａに、ＭＯＶＰＥにより電子供給層１５を形成する。これにより、電子走行層１２において電子供給層１５との界面近傍には、２ＤＥＧ１２ａが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。
【００４０】
次に、図９（ａ）に示されるように、コンタクト層１３の上のソース電極３２及びドレイン電極３３が形成される領域における電子供給層１５を除去する。具体的には、電子供給層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層１５を除去する。これにより、ソース電極３２及びドレイン電極３３が形成される領域におけるコンタクト層１３の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００４１】
次に、図９（ｂ）に示されるように、露出しているコンタクト層１３の上にソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層１５及びコンタクト層１３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層１３及びレジストパターンの上に、ソース電極３２及びドレイン電極３３を形成するためのＴａ／Ａｌからなる金属積層膜を形成する。この金属積層膜は、膜厚が約２０ｎｍのＴａの上に膜厚が約２００ｎｍのＡｌが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００４２】
次に、図９（ｃ）に示されるように、電子供給層１５の上に、ゲート電極３１を形成する。具体的には、電子供給層１５、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層１５及びレジストパターンの上に、ゲート電極３１を形成するためのＮｉ／Ａｕからなる金属積層膜を形成する。この金属積層膜は、膜厚が約３０ｎｍのＮｉの上に膜厚が約４００ｎｍのＡｕが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。
【００４３】
本実施の形態における半導体装置においては、露出している電子供給層１５の上に、パッシベーション膜を形成してもよい。
【００４４】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００４５】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１０に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、核形成層１１、電子走行層１２、スペーサ層１１４が形成されている。スペーサ層１１４の上のソース電極３２及びドレイン電極３３が形成される領域の各々には、コンタクト層１３が形成されており、ソース電極３２及びドレイン電極３３は、各々のコンタクト層１３の上に形成されている。コンタクト層１３が形成されていない領域のスペーサ層１１４の上及びコンタクト層１３の側面１３ａには、電子供給層１５が形成されており、コンタクト層１３が形成されていない領域における電子供給層１５の上には、ゲート電極３１が形成されている。尚、電子走行層１２において、スペーサ層１１４との界面近傍には２ＤＥＧ１２ａが生成される。コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域よりも広く形成されており、ソース電極３２及びドレイン電極３３が形成されていない領域のコンタクト層１３の上にも、電子供給層１５が形成されていてもよい。従って、本実施の形態における半導体装置においては、電子走行層１２と電子供給層１５との間、及び、電子走行層１２とコンタクト層１３との間に、スペーサ層１１４が形成されている。尚、スペーサ層１１４はＡｌＮにより形成されている。
【００４６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１１及び図１２に基づき説明する。
【００４７】
最初に、図１１（ａ）に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ）法によるエピタキシャル成長により形成する。尚、基板１０の上に窒化物半導体層を成膜する際には、分子線エピタキシー（ＭＢＥ）法によるエピタキシャル成長により形成してもよい。
【００４８】
具体的には、基板１０の上に、ＭＯＶＰＥにより核形成層１１、電子走行層１２、スペーサ層１１４、ｎ−ＧａＮ膜１３ｆを順次積層する。尚、スペーサ層１１４は、原料ガスとしてＴＭＡとＮＨ３を供給することにより形成された膜厚が約１ｎｍのＡｌＮにより形成されている。
【００４９】
次に、図１１（ｂ）に示すように、ｎ−ＧａＮ膜１３ｆの一部を除去することにより、コンタクト層１３を形成する。具体的には、ｎ−ＧａＮ膜１３ｆの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層１３が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるｎ−ＧａＮ膜１３ｆをエッチングガスとして塩素系のガスを用いたドライエッチングにより、スペーサ層１１４の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているｎ−ＧａＮ膜１３ｆによりコンタクト層１３が形成される。本実施の形態においては、コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域を含む領域に形成されている。また、本実施の形態においては、スペーサ層１１４がＡｌＮにより形成されているため、ｎ−ＧａＮ膜１３ｆをエッチングする際のストッパとして機能する。このため、電子走行層１２がオーバーエッチングされることなく、所定の領域のｎ−ＧａＮ膜１３ｆのみを除去することができる。
【００５０】
次に、図１１（ｃ）に示されるように、露出しているスペーサ層１１４の上、コンタクト層１３の上及び側面１３ａに、ＭＯＶＰＥにより電子供給層１５を形成する。これにより、電子走行層１２においてスペーサ層１１４との界面近傍には、２ＤＥＧ１２ａが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。
【００５１】
次に、図１２（ａ）に示されるように、コンタクト層１３の上のソース電極３２及びドレイン電極３３が形成される領域における電子供給層１５を除去する。具体的には、電子供給層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層１５を除去する。これにより、ソース電極３２及びドレイン電極３３が形成される領域におけるコンタクト層１３の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００５２】
次に、図１２（ｂ）に示されるように、露出しているコンタクト層１３の上にソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層１５及びコンタクト層１３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層１３及びレジストパターンの上に、ソース電極３２及びドレイン電極３３を形成するためのＴａ／Ａｌからなる金属積層膜を形成する。この金属積層膜は、膜厚が約２０ｎｍのＴａの上に膜厚が約２００ｎｍのＡｌが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００５３】
次に、図１２（ｃ）に示されるように、電子供給層１５の上に、ゲート電極３１を形成する。具体的には、電子供給層１５、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層１５及びレジストパターンの上に、ゲート電極３１を形成するためのＮｉ／Ａｕからなる金属積層膜を形成する。この金属積層膜は、膜厚が約３０ｎｍのＮｉの上に膜厚が約４００ｎｍのＡｕが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。
【００５４】
本実施の形態における半導体装置においては、露出している電子供給層１５の上に、パッシベーション膜を形成してもよい。
【００５５】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５６】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１３に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、核形成層１１、電子走行層１２、スペーサ層２１４が形成されている。スペーサ層２１４は、コンタクト層１３が形成されていない領域に形成されている第１の領域２１４ａとコンタクト層１３が形成されている領域に形成されている第２の領域２１４ｂとを有している。スペーサ層２１４の第２の領域２１４ｂの上には、コンタクト層１３が形成されており、ソース電極３２及びドレイン電極３３は、各々のコンタクト層１３の上に形成されている。スペーサ層２１４の第１の領域２１４ａの上及びコンタクト層１３の側面１３ａには、電子供給層１５が形成されており、スペーサ層２１４の第１の領域２１４ａにおける電子供給層１５の上には、ゲート電極３１が形成されている。尚、電子走行層１２において、スペーサ層２１４との界面近傍には２ＤＥＧ１２ａが生成される。コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域よりも広く形成されており、ソース電極３２及びドレイン電極３３が形成されていない領域のコンタクト層１３の上にも、電子供給層１５が形成されていてもよい。従って、本実施の形態における半導体装置においては、電子走行層１２と電子供給層１５との間に、スペーサ層２１４の第１の領域２１４ａが形成されており、電子走行層１２とコンタクト層１３との間に、スペーサ層２１４の第２の領域２１４ｂが形成されている。
【００５７】
本実施の形態においては、スペーサ層２１４はＡｌＧａＮにより形成されているが、スペーサ層２１４の第１の領域２１４ａは、第２の領域２１４ｂと比べ、Ａｌの組成比が高く形成されており。また、第１の領域２１４ａにおける膜厚は、第２の領域２１４ｂよりも薄く形成されている。
【００５８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１４及び図１５に基づき説明する。
【００５９】
最初に、図１４（ａ）に示されるように、半絶縁性ＳｉＣ基板等の基板１０の上に、窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ）法によるエピタキシャル成長により形成する。尚、基板１０の上に窒化物半導体層を成膜する際には、分子線エピタキシー（ＭＢＥ）法によるエピタキシャル成長により形成してもよい。
【００６０】
具体的には、基板１０の上に、ＭＯＶＰＥにより核形成層１１、電子走行層１２、スペーサ層２１４、ｎ−ＧａＮ膜１３ｆを順次積層する。尚、スペーサ層２１４は、原料ガスとしてＴＭＡ、ＴＭＧ、ＮＨ３を供給することにより形成された膜厚が約２ｎｍのＡｌ０．２Ｇａ０．８Ｎにより形成されている。
【００６１】
次に、図１４（ｂ）に示すように、ｎ−ＧａＮ膜１３ｆの一部をドライエッチング及びサーマルエッチングにより除去することにより、コンタクト層１３を形成する。具体的には、ｎ−ＧａＮ膜１３ｆの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層１３が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるｎ−ＧａＮ膜１３ｆをエッチングガスとして塩素系のガスを用いたドライエッチングにより、ｎ−ＧａＮ膜１３ｆの膜厚が１／１０程度になるまで除去する。この後、ＮＨ３＋Ｈ２雰囲気において、９００℃の温度で、サーマルエッチングを行う。
【００６２】
サーマルエッチングは、９００℃の温度に加熱することにより行われ、この加熱により、ｎ−ＧａＮ膜１３ｆよりＧａが脱離し、これに伴いＮも脱離するため、ｎ−ＧａＮ膜１３ｆが除去される。更に、ｎ−ＧａＮ膜１３ｆが除去された領域において露出しているスペーサ層２１４から、Ｇａが一部脱離するため、この領域におけるＡｌの組成比が高くなる。このため、スペーサ層２１４においては、サーマルエッチングによりＧａが一部脱離した第１の領域２１４ａと、コンタクト層１３により覆われておりＧａが脱離していない第２の領域２１４ｂが形成される。スペーサ層２１４は、ＡｌＧａＮにより形成されているが、第１の領域２１４ａはＧａが脱離しているため、第２の領域２１４ｂにおけるＡｌＧａＮと比べて、Ａｌの組成比が高くなっている。例えば、第１の領域２１４ａはＡｌ０．２Ｇａ０．８Ｎであるのに対し、第２の領域２１４ｂはＡｌ０．５Ｇａ０．５Ｎ等になっている。
【００６３】
また、サーマルエッチングにおいては、ｎ−ＧａＮ膜１３ｆは等方的にエッチングされるため、ｎ−ＧａＮ膜１３ｆをエッチングすることにより形成されるコンタクト層１３の側面１３ａは、基板１０側に向かって広がるテーパー形状となる。また、第１の領域２１４ａにおいては、サーマルアニールによりＧａが脱離するため、その分膜厚が薄くなる。従って、スペーサ層２１４の第１の領域２１４ａにおける膜厚は、第２の領域２１４ｂよりも薄くなる。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているｎ−ＧａＮ膜１３ｆによりコンタクト層１３が形成される。本実施の形態においては、コンタクト層１３は、ソース電極３２及びドレイン電極３３が形成される領域を含む領域に形成されている。
【００６４】
次に、図１４（ｃ）に示されるように、露出しているスペーサ層２１４の第１の領域２１４ａの上、コンタクト層１３の上及び側面１３ａに、ＭＯＶＰＥにより電子供給層１５を形成する。これにより、電子走行層１２においてスペーサ層２１４との界面近傍には、２ＤＥＧ１２ａが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。
【００６５】
次に、図１５（ａ）に示されるように、コンタクト層１３の上のソース電極３２及びドレイン電極３３が形成される領域における電子供給層１５を除去する。具体的には、電子供給層１５の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層１５を除去する。これにより、ソース電極３２及びドレイン電極３３が形成される領域におけるコンタクト層１３の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００６６】
次に、図１５（ｂ）に示されるように、露出しているコンタクト層１３の上にソース電極３２及びドレイン電極３３を形成する。具体的には、電子供給層１５及びコンタクト層１３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層１３及びレジストパターンの上に、ソース電極３２及びドレイン電極３３を形成するためのＴａ／Ａｌからなる金属積層膜を形成する。この金属積層膜は、膜厚が約２０ｎｍのＴａの上に膜厚が約２００ｎｍのＡｌが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極３２及びドレイン電極３３が形成される。この後、窒素雰囲気中において、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。
【００６７】
次に、図１５（ｃ）に示されるように、電子供給層１５の上に、ゲート電極３１を形成する。具体的には、電子供給層１５、ソース電極３２及びドレイン電極３３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層１５及びレジストパターンの上に、ゲート電極３１を形成するためのＮｉ／Ａｕからなる金属積層膜を形成する。この金属積層膜は、膜厚が約３０ｎｍのＮｉの上に膜厚が約４００ｎｍのＡｕが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極３１が形成される。
【００６８】
本実施の形態における半導体装置においては、露出している電子供給層１５の上に、パッシベーション膜を形成してもよい。本実施の形態における半導体装置は、スペーサ層２１４の第１の領域２１４ａにおいては、Ａｌの組成比が高いため、２ＤＥＧ１２ａの抵抗が低くなる。また、スペーサ層２１４の第２の領域２１４ｂにおいては、Ａｌの組成比が低いため抵抗が低く、コンタクト層１３と電子走行層１２との間における抵抗が低くなる。
【００６９】
従って、スペーサ層２１４の第１の領域２１４ａは、Ｉｎｘ３Ａｌｙ３Ｇａ１−ｘ３−ｙ３Ｎ（０≦ｘ３≦０．０５、０＜ｙ３≦１）であって、第２の領域２１４ｂは、Ｉｎｘ４Ａｌｙ４Ｇａ１−ｘ４−ｙ４Ｎ（０≦ｘ４≦０．０５、０＜ｙ４≦１）である場合、ｘ３＜ｘ４であり、ｙ３＞ｙ４である。また、上述したように、スペーサ層２１４の第１の領域２１４ａの膜厚は、第２の領域２１４ｂの膜厚よりも薄い。
【００７０】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００７１】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００７２】
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１６に基づき説明する。尚、図１６は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００７３】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
【００７４】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極３３と接続されている。
【００７５】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００７６】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
【００７７】
最初に、図１７に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１７に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１７に示す例では３つ）４６８を備えている。図１７に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いられている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００７８】
次に、図１８に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１８に示す例では、パワーアンプ４７３は、第１から第４の実施の形態におけるいずれかの半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１８に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００７９】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８０】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上の一部に形成された複数個のコンタクト層と、
前記第１の半導体層の上及び前記コンタクト層の側面に形成された第２の半導体層と、
複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、
前記第２の半導体層の上に形成されたゲート電極と、
を有し、
前記第１の半導体層は、ＧａＮを含む材料により形成されており、
前記第２の半導体層は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成されており、
前記コンタクト層は、ＧａＮを含む材料により形成されていることを特徴とする半導体装置。
（付記２）
前記第２の半導体層は、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０．１≦ｘ１≦０．２、０＜ｙ１≦０．９）により形成されていることを特徴とする付記１の半導体装置。
（付記３）
前記第１の半導体層と前記第２の半導体層の間には、第３の半導体層が形成されており、
前記第３の半導体層は、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記コンタクト層と前記第２の半導体層との間にも、前記第３の半導体層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１の半導体層と前記コンタクト層の間にも、前記第３の半導体層が形成されていることを特徴とする付記３に記載の半導体装置。
（付記６）
前記第３の半導体層は、前記第１の半導体層と前記第２の半導体層との間に形成された第１の領域と、前記第１の半導体層と前記コンタクト層との間に形成された第２の領域と、を有し、
前記第１の領域は、Ｉｎｘ３Ａｌｙ３Ｇａ１−ｘ３−ｙ３Ｎ、（０≦ｘ３≦０．０５、０＜ｙ３≦１）であり、
前記第２の領域は、Ｉｎｘ４Ａｌｙ４Ｇａ１−ｘ４−ｙ４Ｎ、（０≦ｘ４≦０．０５、０＜ｙ４≦１）であって、
ｙ３＞ｙ４であることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１の領域は、前記第２の領域よりも膜厚が薄いことを特徴とする付記６に記載の半導体装置。
（付記８）
前記コンタクト層の側面は、前記基板に向かって広がるテーパー形状であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記コンタクト層には、ｎ型となる不純物元素が含まれていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
付記１から９のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１１）
付記１から９のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１２）
基板の上に、ＧａＮを含む第１の半導体層、ＧａＮ膜を順に形成する工程と、
ＧａＮ膜の一部を前記第１の半導体層が露出するまで除去し、残存する前記ＧａＮ膜によりコンタクト層を形成する工程と、
露出している前記第１の半導体層及び前記コンタクト層の上に、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成される第２の半導体層を形成する工程と、
前記コンタクト層の上の前記第２の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
基板の上に、ＧａＮを含む第１の半導体層、ＧａＮ膜を順に形成する工程と、
ＧａＮ膜の一部を前記第１の半導体層が露出するまで除去し、残存する前記ＧａＮ膜によりコンタクト層を形成する工程と、
露出している前記第１の半導体層及び前記コンタクト層の上に、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）により形成される第３の半導体層（１４）、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成される第２の半導体層を順に積層する工程と、
前記コンタクト層の上の前記第２の半導体層及び前記第３の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１４）
基板の上に、ＧａＮを含む第１の半導体層、Ｉｎｘ２Ａｌｙ２Ｇａ１−ｘ２−ｙ２Ｎ、（０≦ｘ２≦０．０５、０＜ｙ２≦１）により形成される第３の半導体層、ＧａＮ膜を順に形成する工程と、
ＧａＮ膜の一部を前記第３の半導体層が露出するまで除去し、残存する前記ＧａＮ膜によりコンタクト層を形成する工程と、
露出している前記第１の半導体層及び前記コンタクト層の上に、Ｉｎｘ１Ａｌｙ１Ｇａ１−ｘ１−ｙ１Ｎ、（０＜ｘ１≦０．２、０＜ｙ１＜１）により形成される第２の半導体層を形成する工程と、
前記コンタクト層の上の前記第２の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記ＧａＮ膜の除去する工程は、ドライエッチングを行った後、サーマルエッチングを行うことを特徴とする付記１４に記載の半導体装置の製造方法。
【符号の説明】
【００８１】
１０        基板
１１        核形成層
１２        電子走行層（第１の半導体層）
１２ａ      ２ＤＥＧ
１３        コンタクト層
１４        スペーサ層（第３の半導体層）
１５        電子供給層（第２の半導体層）
３１        ゲート電極
３２        ソース電極
３３        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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