(57)【特許請求の範囲】
【請求項１】
シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、
前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と、
前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と、
前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第２導電型のベース層と、
前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、
前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と、
表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と、
前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と、
を備え、
前記半導体層の平面形状が方形で周期的に配置され、前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層が離間して配置され、隣り合う前記半導体層の辺は平行であり、
前記ベース層、前記ソース領域と前記コンタクト領域が複数のセルに分かれ、異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し、前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする半導体装置。
【請求項２】
前記半導体層の方形の辺の間隔は３μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記セルが六角形であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と、前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と、前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と、表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を備える半導体装置の製造方法において、
前記半導体層の平面形状を方形で周期的に配置し、前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層を離間して配置し、隣り合う前記半導体層の辺は平行とし、前記ベース層、前記ソース領域と前記コンタクト領域を複数のセルに分け、異なる前記セルの前記ベース層同士の間に前記ウェル領域を形成し、前記ベース層の周囲が前記ウェル領域で取り囲むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ベース層をエピタキシャル成長で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体を基板に用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照。）。
【０００５】
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、シリコンよりもバンドギャップが広い他の半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる（例えば、下記非特許文献２参照。）。また、低抵抗化を実現するために多数のセルを並列に配置した素子構造にすることが一般的である。
【０００６】
セルを並列に配置した構造として、低抵抗化のためにセル幅を短くして一方向に長く配置したストライプ構造と、セルを四角や六角形にして周期的なパターンで配置した構造がある。特に、セルを四角や六角形にして周期的なパターンで配置した構造は抵抗成分となるチャネルやジャンクションＦＥＴ（ＪＦＥＴ）の単位面積当たりの領域を増やすことができ低抵抗化が実現できる（例えば、下記特許文献１参照。）。
【０００７】
しかしながら、セルを四角や六角形にして周期的なパターンで配置した構造は電界の集中するＪＦＥＴ領域を増やすために、ＪＦＥＴを分岐する構造にするため破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
【０００８】
図９Ｂは、炭化珪素半導体装置の活性部の構成を示す平面図である。この図９Ｂに示される六角形周期構造を採用したＪＦＥＴ分岐２００の部分で破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。
【０００９】
このような周期構造（セル構造）により形成される電界集中点を回避する方法としてセル同士を一部つなぐ方法が考えられる（例えば、下記特許文献２、特許文献３参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０３−１４２９７２号
【特許文献２】特開平０９−５５５０６号
【特許文献３】特開２００９−９４３１４号
【非特許文献】
【００１１】
【非特許文献１】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティマム  セミコンダクターズ  フォー  ハイパワー  エレクトロニクス（Ｏｐｔｉｍｕｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
【非特許文献２】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ  Ｂａｌｉｇａ）著、シリコンカーバイド  パワー  デバイシズ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅｓ）、（米国）、ワールド  サイエンティフィック  パブリッシング  カンパニー（Ｗｏｒｌｄ  Ｓｃｉｅｎｔｉｆｉｃ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏ．）、２００６年３月３０日、ｐ．６１−６８
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献２では、セル同士をｎソース領域とｐベース領域などで接続し電界集中点を埋める方法を示しているが、Ｓｉを基にした設計でＪＦＥＴ部分が広く設計されており、セル同士を接続するｎソース領域とｐベース領域を追加しても構造への大きな影響は見られない。しかし、電界破壊強度の大きいＳｉＣではＪＦＥＴ部分が狭く設計されるため、セル同士を接続するｎソース領域とｐベース領域を追加するとＪＦＥＴ部分が大きくつぶされてしまいオン抵抗へ影響する。例えば、ＳｉＣでは上記特許文献３で示されるようなｐベース領域のみでセル同士を接続した構造があるが、２μｍの幅でＪＦＥＴを設計した場合、ＪＦＥＴの交差部分を斜めに１μｍのｐベース領域で埋めると狭い部分が０．９１μｍの幅になる。この幅は適切な幅の２μｍの半分以下となりオン抵抗を上げる要因となる。また、ＳｉＣプロセスのフォトリソグラフィ工程のパターニング能力により設計ができないため、例えば上記の設計例だとパターニング能力が１μｍだと、０．９１μｍのパターンができるため設計できない。
【００１３】
上記課題を解決するため、本発明は、抵抗成分となるＪＦＥＴ領域を極力減らすことなく、高耐圧を実現することができることを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の半導体装置は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と、前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と、前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と、表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を備え、前記半導体層の平面形状が方形で周期的に配置され、前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層が離間して配置され、隣り合う前記半導体層の辺は平行であり、前記ベース層、前記ソース領域と前記コンタクト領域が複数のセルに分かれ、異なる前記セルの前記ベース層同士の間に前記ウェル領域を有し、前記ベース層の周囲が前記ウェル領域で取り囲まれることを特徴とする。
【００１５】
また、前記半導体層の方形の辺の間隔は３μｍ以下であることを特徴とする。
【００１６】
また、複数の前記セルが六角形であることを特徴とする。
【００１７】
また、前記ワイドバンドギャップ半導体が炭化珪素であることを特徴とする。
【００１８】
また、前記半導体基板の結晶学的面指数は（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
【００１９】
上記目的を達成するため、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなる第１導電型の半導体基板と、前記半導体基板上に形成された、シリコンよりもバンドギャップが広いワイドバンドギャップ半導体からなり、かつ前記半導体基板よりも不純物濃度の低い第１導電型の半導体堆積膜と、前記半導体堆積膜の表面層に選択的に形成された第２導電型の半導体層と、前記半導体堆積膜と前記半導体層の上に形成された、前記半導体層よりも不純物濃度の低い第２導電型のベース層と、前記ベース層の表面層に選択的に形成された第１導電型のソース領域と、前記ベース層に形成された、前記ベース層よりも不純物濃度の高い第２導電型のコンタクト領域と、表面から前記ベース層を貫通して前記半導体堆積膜に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面露出部の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記コンタクト領域との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を備える半導体装置の製造方法において、前記半導体層の平面形状を方形で周期的に配置し、前記半導体層の対向する２箇所の角部のみで隣接する前記半導体層と連結し、複数の該連結した前記半導体層を離間して配置し、隣り合う前記半導体層の辺は平行とし、前記ベース層、前記ソース領域と前記コンタクト領域を複数のセルに分け、異なる前記セルの前記ベース層同士の間に前記ウェル領域を形成し、前記ベース層の周囲が前記ウェル領域で取り囲むことを特徴とする。
【００２０】
また、前記ベース層をエピタキシャル成長で形成することを特徴とする。
【００２１】
上記構成によれば、オン抵抗増加の原因となるＪＦＥＴ領域について、耐圧低下の原因となる分岐点がなく、オン抵抗増加の原因となるＪＦＥＴ領域同士の幅に狭い領域がないことから高耐圧、低抵抗を維持できる。
【発明の効果】
【００２２】
本発明によれば、高耐圧を維持し低抵抗を実現する効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。
【図２Ａ】実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。
【図２Ｂ】実施の形態にかかる炭化珪素半導体装置のｐベース層の構成を示す平面図である。
【図２Ｃ】実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図７】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図８】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図９Ａ】比較例１にかかる炭化珪素半導体装置の構成を示す平面図である。
【図９Ｂ】比較例２にかかる炭化珪素半導体装置の構成を示す平面図である。
【図１０】実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。
【発明を実施するための形態】
【００２４】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数（結晶学的面指数）の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２５】
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図２Ａは、実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。図２Ａは図１の活性領域１０１におけるゲート絶縁膜１０から上の構成を除いた基板平面図である。図２Ｂは、実施の形態にかかる炭化珪素半導体装置のｐベース層の構成を示す平面図である。図２Ｃは、実施の形態にかかる炭化珪素半導体装置の構成を示す平面図である。図１のＡ−Ａ’は図２ＡのＡ−Ａ’の断面である。なお、図１には図２Ａに記載された複数のうち一つの活性領域１０１のみ記載してある。また、図２には図１の耐圧構造部１０２は図示されていない。実施の形態にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。実施の形態においては、ｎ+型炭化珪素基板１、ｎ型炭化珪素エピタキシャル層２および後述するｐベース層４を併せて炭化珪素半導体基体とする。
【００２６】
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるｎ+型炭化珪素基板１の主面上に、ｎ型炭化珪素エピタキシャル層２が堆積されている。ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１４が設けられている。裏面電極１４は、ドレイン電極を構成する。
【００２７】
活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型領域（第１の第２導電型半導体領域）３が選択的に設けられている。ｐ+型領域３は平面形状が方形であり対向する（図２Ｂで縦方向に隣り合う）２箇所の角部３ａで隣接するｐ+型領域３と連結している（図２Ｂ参照）。ｐ+型領域３は、例えばアルミニウムがドーピングされている。
【００２８】
隣り合うｐ+型領域３、および当該隣り合うｐ+型領域３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐベース層とする、第２導電型ワイドバンドギャップ半導体堆積層）４が選択的に堆積されている。ｐベース層４は、活性領域１０１から耐圧構造部１０２へと延在し、耐圧構造部１０２上部にも堆積されている。ｐベース層４の不純物濃度は、ｐ+型領域３の不純物濃度よりも低い。ｐベース層４は、例えばアルミニウムがドーピングされている。
【００２９】
ｐベース層４のｐ+型領域３上の部分には、ｎ+ソース領域５およびｐ+コンタクト領域７が設けられている。また、ｎ+ソース領域５およびｐ+コンタクト領域７は互いに接する。ｐ+コンタクト領域７は、ｎ+ソース領域５よりもセル（このｐ+コンタクト領域７が形成されたセル）中央部側に配置されている。
【００３０】
また、ｐベース層４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層４を貫通し、ｎ型炭化珪素エピタキシャル層２に達するｎウェル領域９が設けられている。ｎウェル領域９は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層４はｎウェル領域９によりセルに分かれていてもよい（図２Ｃ参照）。図の縦方向に隣り合うｐベース層４間にはｎウェル領域９が設けられる。ｐベース層４の、ｎ+ソース領域５とｎウェル領域９とに挟まれた部分の表面には、ゲート絶縁膜１０を介してゲート電極１１が設けられている。ゲート電極１１は、ゲート絶縁膜１０を介して、ｎウェル領域９の表面に設けられていてもよい。
【００３１】
ここで、ＪＦＥＴ領域１０３はｎウェル領域９とｐ+型領域３に挟まれたｎ型炭化珪素エピタキシャル層２の部分を総合した領域である。ＪＦＥＴ領域１０３の幅Ｌは３μｍ以下に設計されていることが望ましい。その理由はオン抵抗を下げ、且つ理想的な耐圧を得るためである。
【００３２】
層間絶縁膜１２は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１１を覆うように設けられている。ソース電極１３は、層間絶縁膜１２に開口されたコンタクトホールを介して、ｎ+ソース領域５およびｐ+コンタクト領域７に接する。ソース電極１３は、層間絶縁膜１２によって、ゲート電極１１と電気的に絶縁されている。ソース電極１３上には、全セルのすべてのソース電極１３に接するように、活性領域１０１から耐圧構造部１０２にわたって電極パッド１５が設けられている。耐圧構造部１０２上には、電極パッド１５の端部および最も耐圧構造部１０２側のセルのソース電極１３の耐圧構造部１０２側の端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１６が設けられている。保護膜１６は、放電防止の機能を有する。
【００３３】
耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層は、ｐ型領域から構成されており、この構造は素子端部の電界集中を緩和する構造となっている。図１では、耐圧構造としてｐ型領域８を配置したＪｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ（ＪＴＥ）構造となっているが、ｐ領域をリング状に複数配置したＦＬＲ（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造のような電界集中を緩和する他の構造でもよい。
【００３４】
図１では、活性領域１０１に１つのＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造のみを図示しているが、複数のＭＯＳゲート構造が並列に配置されていてもよい。
【００３５】
図３〜図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、図３に示すように、例えば２×１０19ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。
【００３６】
次に、図４に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ｐ+型領域３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ+型領域３の不純物濃度が１．０×１０18ｃｍ-3となるようにドーズ量を設定してもよい。ｐ+型領域３の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ+型領域３間の距離は、例えば２μｍであってもよい。
【００３７】
次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、ｐベース層４の不純物濃度が５．０×１０15ｃｍ-3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。
【００３８】
次に、図５に示すように、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域９を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、ｎウェル領域９の不純物濃度が５．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。ｎウェル領域９の幅および深さは、それぞれ２．０μｍおよび０．６μｍであってもよい。
【００３９】
次に、エッチングによって、耐圧構造部１０２上にベース層４が残るように耐圧構造部１０２の外周部を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ＪＴＥ構造を構成するｐ型領域８を選択的に形成する。ｐ型領域８は幅および深さがそれぞれ６０μｍおよび０．５μｍとし、ドーパントをアルミニウムとし、不純物濃度が６．０×１０17ｃｍ-3となるようにドーズ量を設定してもよい。
【００４０】
次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分の表面層に、ｎ+ソース領域５を選択的に形成する。この時同時に、耐圧構造部１０２に露出するｎ型炭化珪素エピタキシャル層２の表面層に、ｐ型領域８よりも外側に配置されるように、チャネルストッパー領域６を形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分の表面層に、ｐ+コンタクト領域７を選択的に形成する。次に、ｎ+ソース領域５、チャネルストッパー領域６、ｐ+コンタクト領域７、ｐ型領域８およびｎウェル領域９を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。
【００４１】
ここで、ｎ+ソース領域５、チャネルストッパー領域６、ｐ+コンタクト領域７、ｐ型領域８およびｎウェル領域９を形成する順序は種々変更可能である。
【００４２】
次に、図６に示すように、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜１０を１００ｎｍの厚さで形成する。この熱酸化は、酸素と水素の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層４およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜１０で覆われる。
【００４３】
次に、ゲート絶縁膜１０上に、ゲート電極１１として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層４の、ｎ+ソース領域５とｎウェル領域９とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域９上に多結晶シリコン層を残してもよい。次に、ゲート絶縁膜１０を覆うように、層間絶縁膜１２として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を１．０μｍの厚さで成膜する。
【００４４】
次に、図７に示すように、層間絶縁膜１２およびゲート絶縁膜１０をパターニングして選択的に除去してコンタクトホールを形成し、ｎ+ソース領域５およびｐ+コンタクト領域７を露出させる。次に、層間絶縁膜１２を平坦化するための熱処理（リフロー）を行う。
【００４５】
次に、図８に示すように、炭化珪素半導体基体のおもて面に、コンタクトホールに露出するｎ+ソース領域５およびｐ+コンタクト領域７に接するように、ソース電極１３となる例えばニッケル膜（以下、ニッケル膜を成膜した場合を例に説明する）を成膜する。次に、フォトリソグラフィおよびエッチングにより、コンタクトホール内にソース電極１３となるニッケル膜を残す。次に、ｎ+型炭化珪素基板１の裏面（炭化珪素半導体基体の裏面）全面に、裏面電極１４の最下層となる例えばニッケル膜（以下、ニッケル膜を成膜した場合を例に説明する）を成膜する。
【００４６】
そして、例えば９７０℃の温度で熱処理して、基体両面のニッケル膜と炭化珪素半導体部とを反応させ、基体両面にそれぞれソース電極１３および裏面電極１４の最下層としてニッケルシリサイド膜を形成することにより、炭化珪素半導体部とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面に電極パッド１５を堆積する。電極パッド１５の層間絶縁膜１２上の部分の厚さは、例えば５μｍであってもよい。電極パッド１５は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。
【００４７】
次に、保護膜１６としてポリイミドを全面に塗布した後、フォトリソグラフィおよびエッチングにより選択的に層間絶縁膜１２と電極パッド１５の一部を覆うように製膜する。次に、炭化珪素半導体基体の裏面のニッケルシリサイド膜上に、裏面電極１４として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜することにより、図１に示した断面で構成されるＭＯＳＦＥＴが完成する。
【００４８】
（実施例）
次に、上述した実施の形態で説明したＪＦＥＴ領域を平面図でみて直線に配置した構造と六角形に周期的に配置した構造とジグザグ構造（方形のｐ+型領域３を角部３ａで連結してなるジグザグ構造）に配置した構造の耐圧とオン抵抗特性について検証した。
【００４９】
図９は、比較例にかかる炭化珪素半導体装置の活性領域の構成を示す平面図であり、図９Ａは、比較例１のストライプ構造の炭化珪素半導体装置の活性領域の構成を示す平面図である。図９Ｂは、比較例２の六角形セル構造の炭化珪素半導体装置の活性領域の構成を示す平面図である。
【００５０】
まず、実施例として、上述した実施の形態で説明したＭＯＳＦＥＴを作製した。具体的には、図１に示す断面図の構造を有し、平面でみて図２Ａに示すようにＪＦＥＴ領域１０３がジグザグ構造となっている。
【００５１】
また、比較例として、図９Ａに示すＪＦＥＴ領域１０３が直線のストライプ構造（比較例１）と、図９Ｂに示すようなＪＦＥＴ領域１０３が六角形のセル構造（比較例２）を作製した（以下、通常ストライプ構造と六角セル構造とする）。これら実施例および比較例１、２は、表面の配置条件以外の構成は同一とした。具体的には、ｎ型炭化珪素エピタキシャル層２の濃度を１×１０16ｃｍ-3とし、厚さを１０μｍとした。
【００５２】
図１０は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。実施例と比較例１、２の炭化珪素半導体装置の耐圧とオン抵抗特性を示す。図１０に示すように、ストライプ構造（比較例１）では十分な耐圧はあるがオン抵抗が大きいが、六角セル構造（比較例２）ではオン抵抗は下がるが耐圧も下がる。それに対して、実施例のジグザグ構造では、ストライプ構造と同等の耐圧を維持したままオン抵抗を下げることができることを確認することができた。
【００５３】
以上、説明したように、炭化珪素基板基体のＪＦＥＴ領域を幅が一定なジグザグ構造に配置することによりオン抵抗増加の原因となるＪＦＥＴ領域について、耐圧低下の原因となる分岐点がなく、オン抵抗増加の原因となるＪＦＥＴ領域同士の幅に狭い領域がないことから高耐圧、低抵抗を維持できる。
【００５４】
以上において本発明では、炭化珪素からなる炭化珪素基板のおもて面を（０００−１）面とし当該（０００−１）面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、炭化珪素基板のおもて面を（０００１）面とし当該（０００１）面上にＭＯＳゲート構造を構成してもよいし、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。
【００５５】
本発明では低濃度のｐ-型層をエピタキシャル成長法で形成したが、イオン注入による方法で形成してもよい。
【００５６】
また、本発明では、縦型ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、ＪＦＥＴ構造を備えたさまざまな構成の半導体装置に適用することが可能である。
【産業上の利用可能性】
【００５７】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００５８】
１  ｎ+型炭化珪素基板
２  ｎ型炭化珪素エピタキシャル層
３  ｐ+型領域
４  ｐベース層
５  ｎ+ソース領域
６  チャネルストッパー
７  ｐ+コンタクト領域
８  ＪＴＥ構造
９  ｎウェル領域
１０  ゲート絶縁膜
１１  ゲート電極
１２  層間絶縁膜
１３  ソース電極
１４  裏面電極
１５  電極パッド
１６  保護膜
１０１  活性領域
１０２  耐圧構造部
１０３  ＪＦＥＴ領域
２００  六角形セル構造のＪＦＥＴ分岐部分
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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