(57)【特許請求の範囲】
【請求項１】
輝度レベルをＫ（Ｋは２以上の整数）ビットのシリアルビットの系列で表すシリアル表示データ信号と、単一パルスの入力クロック信号とを所定周期毎に受信し、受信した前記シリアル表示データ信号をＫビットパラレルの表示データに変換するシリアルパラレル変換部を有する表示ドライバであって、
前記シリアルパラレル変換部は、
夫々が前記所定周期の１／（２Ｋ）の遅延時間を有する第１〜第Ｋの遅延素子が縦続接続されている遅延回路と、
前記入力クロック信号を前記第１の遅延素子に供給することによって前記第１〜第Ｋの遅延素子の各々から出力された信号を第１巡目の第１〜第Ｋの遅延クロック信号として得ると共に、前記第１巡目の第Ｋの遅延クロック信号を前記第１の遅延素子に供給することによって前記第１〜第Ｋの遅延素子の各々から出力された信号を第２巡目の第１〜第Ｋの遅延クロック信号として得る遅延循環制御部と、
前記第１巡目の第１〜第Ｋの遅延クロック信号のうちの奇数番目の遅延クロック信号と、前記第２巡目の第１〜第Ｋの遅延クロック信号のうちの偶数番目の遅延クロック信号とを、第１〜第Ｋの取込クロック信号として得る取込クロック取得部と、
前記シリアル表示データ信号にて表される前記シリアルビットの系列中の各ビットを前記第１〜第Ｋの取込クロック信号に応じて順次取り込むことにより前記Ｋビットパラレルの表示データを得るシリアルパラレル変換ラッチと、を有することを特徴とする表示ドライバ。
【請求項２】
前記第２巡目の第１〜第Ｋの遅延クロック信号のうちから前記第Ｋの遅延クロック信号を位相比較用クロック信号として取得する位相比較用クロック取得部と、
前記入力クロック信号と前記位相比較用クロック信号との位相差を検出し、前記位相差に対応したレベルを有する位相誤差信号を生成する位相比較部と、を有し、
前記第１〜第Ｋの遅延素子は、前記位相誤差信号に応じて前記遅延時間を調整する可変遅延素子であることを特徴とする請求項１記載の表示ドライバ。
【請求項３】
前記遅延循環制御部は、
前記第２の遅延クロック信号の立ち上がり又は立ち下がりエッジのタイミングで第１の論理レベルから第２の論理レベル、或いは前記第２の論理レベルから前記第１の論理レベルに反転した論理レベルを有するクロック選択信号を生成するＴ型フリップフロップと、
前記クロック選択信号が前記第１の論理レベルの状態にある間は前記入力クロック信号を前記第１の遅延素子に供給する一方、前記クロック選択信号が前記第２の論理レベルの状態にある間は前記第Ｋの遅延素子から出力された信号を前記第１の遅延素子に供給するセレクタと、を含むことを特徴とする請求項１又は２に記載の表示ドライバ。
【請求項４】
前記位相比較用クロック取得部は、前記クロック選択信号が前記第１の論理レベルの状態にある期間中に前記第Ｋの遅延素子から出力された信号を前記位相比較用クロック信号として出力するアンドゲートからなり、
前記取込クロック取得部は、
前記クロック選択信号が前記第１の論理レベルの状態にある期間中に前記第１の遅延素子から出力された信号を、前記第１の取込クロック信号として出力する第１のアンドゲートと、
前記クロック選択信号が前記第２の論理レベルの状態にある期間中に前記第２〜第Ｋの遅延素子のうちの奇数番目の遅延素子から出力されたｆ個（ｆは２以上であり且つＫ未満の整数）の信号を、前記第１〜第Ｋの取込クロック信号のうちの第２〜第（ｆ＋１）の取込クロック信号として夫々出力する第２〜第（ｆ＋１）のアンドゲートと、
前記クロック選択信号が前記第２の論理レベルの状態にある期間中に前記第２の遅延素子から出力された信号を、前記第１〜第Ｋの取込クロック信号のうちの第（ｆ＋２）の取込クロック信号として出力する第（ｆ＋２）のアンドゲートと、
前記クロック選択信号が前記第１の論理レベルの状態にある期間中に前記第３〜第Ｋの遅延素子のうちの偶数番目の遅延素子から出力された（Ｋ−ｆ−２）個の信号を、前記第１〜第Ｋの取込クロック信号のうちの第（ｆ＋３）〜第Ｋの取込クロック信号として夫々出力する第（ｆ＋３）〜第Ｋのアンドゲートと、を有することを特徴とする請求項２又は３記載の表示ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号に応じて表示デバイスを駆動する表示ドライバに関する。
【背景技術】
【０００２】
表示デバイスである例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。ゲートラインとソースラインとの交叉部には、画素に対応した表示セルが形成されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調電圧をソースラインに印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている。
【０００３】
尚、ソースドライバとして、１ゲートライン上の各画素に対応した表示データ片を、複数のラッチに夫々個別に取り込み、各ラッチに取り込まれた表示データ片に対応した階調電圧をソースラインに印加するものが提案されている（例えば特許文献１参照）。
【０００４】
当該ソースドライバでは、各画素に対応した表示データ片を夫々異なるタイミングで各ラッチに取り込ませることにより、電流が集中して流れる状態を回避し、当該電流の集中に伴って発生するノイズを低下させている。よって、かかるソースドライバには、複数の表示データ片を互いに異なるタイミングで各ラッチに取り込ませる為に、クロック信号を遅延させる遅延回路を縦続に接続した遅延回路群が設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３０１９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１に記載されている遅延回路群によると、遅延回路の段数に比例して回路規模が増加するので、ドライバ自体の装置規模が増大するという問題があった。
【０００７】
そこで、本発明は、装置規模の増大を招くことなく、電流が集中して流れる状態を回避することが可能な表示ドライバを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る表示ドライバは、輝度レベルをＫ（Ｋは２以上の整数）ビットのシリアルビットの系列で表すシリアル表示データ信号と、単一パルスの入力クロック信号とを所定周期毎に受信し、受信した前記シリアル表示データ信号をＫビットパラレルの表示データに変換するシリアルパラレル変換部を有する表示ドライバであって、前記シリアルパラレル変換部は、夫々が前記所定周期の１／（２Ｋ）の遅延時間を有する第１〜第Ｋの遅延素子が縦続接続されている遅延回路と、前記入力クロック信号を前記第１の遅延素子に供給することによって前記第１〜第Ｋの遅延素子の各々から出力された信号を第１巡目の第１〜第Ｋの遅延クロック信号として得ると共に、前記第１巡目の第Ｋの遅延クロック信号を前記第１の遅延素子に供給することによって前記第１〜第Ｋの遅延素子の各々から出力された信号を第２巡目の第１〜第Ｋの遅延クロック信号として得る遅延循環制御部と、前記第１巡目の第１〜第Ｋの遅延クロック信号のうちの奇数番目の遅延クロック信号と、前記第２巡目の第１〜第Ｋの遅延クロック信号のうちの偶数番目の遅延クロック信号とを、第１〜第Ｋの取込クロック信号として得る取込クロック取得部と、前記シリアル表示データ信号にて表される前記シリアルビットの系列中の各ビットを前記第１〜第Ｋの取込クロック信号に応じて順次取り込むことにより前記Ｋビットパラレルの表示データを得るシリアルパラレル変換ラッチと、を有する。
【発明の効果】
【０００９】
本発明においては、先ず、Ｋビットのシリアルビットの系列を有する表示データ信号及び単一パルスのクロック信号を所定周期毎に受信し、当該クロック信号を遅延回路によって遅延させることによりシリアルビット系列中の各ビットに同期したＫ個の遅延クロック信号を生成する。ここで、Ｋ個の遅延クロック信号に応じて順次、シリアルビット系列中の各ビットを取り込むことによって当該シリアルビットをパラレルデータに変換する。これにより、表示データの値の推移に伴い電流が集中して流れる状態を回避する。
【００１０】
更に、本発明においては、Ｋ個の遅延クロック信号を生成するにあたり、受信した単一パルスのクロック信号を遅延回路に供給し、この遅延回路から出力された遅延クロック信号を１回だけこの遅延回路に循環させることにより、Ｋ個の遅延クロック信号を生成するようにしている。
【００１１】
よって、遅延回路の回路規模を縮小化させることができるので、装置全体の回路規模を小さくすることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る表示ドライバを含む表示装置１００の概略構成を示す図である。
【図２】差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）及び差動クロック信号ＣＬＫ（Ｐ，Ｎ）のデータフォーマットの一例を示すタイムチャートである。
【図３】シリアルパラレル変換部２００の内部構成を示すブロック図である。
【図４】ＤＬＬ部２８の内部構成を示す回路図である。
【図５】ＤＬＬ部２８の内部動作を示すタイムチャートである。
【図６】ＳＰ変換ラッチ２６ａの内部構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明に係る表示ドライバを含む表示装置１００の概略構成を示す図である。図１において、表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ1〜Ｄnとが形成されている。水平走査ライン及びデータライン同士の交叉部には、赤色表示を担う表示セル、緑色表示を担う表示セル、又は青色表示を担う表示セルが形成されている。尚、これら赤色表示を担う表示セル、緑色表示を担う表示セル及び青色表示を担う表示セルの１組で、表示デバイス２０の１画素が形成される。
【００１５】
駆動制御部１１は、ホスト装置（図示せぬ）から送信された、夫々が差動信号形態の差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）及び差動クロック信号ＣＬＫ（Ｐ，Ｎ）を受信する。
【００１６】
尚、差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）、及び差動クロック信号ＣＬＫ（Ｐ，Ｎ）は、例えばＬＶＤＳ（Low Voltage Differential Signaling）伝送を採用したＦＰＤ−Ｌｉｎｋ（Flat Panel Display Link：登録商標）に基づくデータフォーマットを有する。
【００１７】
つまり、ホスト装置は、先ず、映像信号に基づく各画素に対応した赤色データ、緑色データ及び青色データ各々の各ビットを第１〜第４のグループに分散して割り当てる。尚、例えば、赤色データは映像信号中の赤色成分の輝度レベルを７ビットで表し、緑色データは映像信号中の緑色成分の輝度レベルを７ビットで表し、青色データは映像信号中の青色成分の輝度レベルを７ビットで表す。次に、ホスト装置は、グループ毎に、そのグループ内で夫々に割り当てられたビットを連結したシリアルビットの系列を含む正極性のデータ信号Ｐと、このデータ信号Ｐの位相を反転させた負極性のデータ信号Ｎとを生成する。そして、ホスト装置は、第１のグループに対応したデータ信号Ｐ及びＮを表示データ信号ＳＤ１（Ｐ，Ｎ）、第２のグループに対応したデータ信号Ｐ及びＮを差動表示データ信号ＳＤ２（Ｐ，Ｎ）として駆動制御部１１に送信する。また、ホスト装置は、第３のグループに対応したデータ信号Ｐ及びＮを差動表示データ信号ＳＤ３（Ｐ，Ｎ）、第４のグループに対応したデータ信号Ｐ及びＮを差動表示データ信号ＳＤ４（Ｐ，Ｎ）として駆動制御部１１に送信する。
【００１８】
尚、差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）のうちの少なくとも１つには、水平同期信号及び垂直同期信号に夫々対応したビットが含まれている。
【００１９】
更に、ホスト装置は、図２に示すように、差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）による１画素分の伝送周期である画素伝送周期ＴＳを有する、正極性のクロック信号Ｐを生成する。すなわち、ホスト装置は、画素伝送周期ＴＳ毎に正極性の単一のパルスを含むクロック信号Ｐを生成する。そして、ホスト装置は、正極性のクロック信号Ｐと、このクロック信号Ｐの位相を反転させた負極性のクロック信号Ｎとを、差動クロック信号ＣＬＫ（Ｐ，Ｎ）として駆動制御部１１に送信する。尚、図２に示す一例では、差動クロック信号ＣＬＫ（Ｐ，Ｎ）のデューティ比は０．５である。
【００２０】
駆動制御部１１は、差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）から水平同期信号を検出したときに、水平同期検出信号を走査ドライバ１２に供給する。
【００２１】
更に、駆動制御部１１は、差動クロック信号ＣＬＫ（Ｐ，Ｎ）に基づくタイミングで、差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）を個別にパラレル形態の７ビットの表示データ片に変換し、夫々が表示データ片の系列を含む表示データ信号ＰＤ１〜ＰＤ４をデータドライバ１３に供給する。
【００２２】
走査ドライバ１２は、駆動制御部１１から供給された水平同期検出信号に同期したタイミングで、水平走査パルスを表示デバイス２０の水平走査ラインＳ1〜Ｓmの各々に順次印加する。
【００２３】
データドライバ１３は、上記した表示データ信号ＰＤ１〜ＰＤ４を取り込み、これらＰＤ１〜ＰＤ４に含まれる表示データ片を順次記憶する。データドライバ１３は、１水平走査ライン分に対応したｎ個の表示データ片を取り込む度に、表示データ片で表される輝度レベルに対応した電圧値を夫々が有するｎ個の画素駆動電圧を生成し、表示デバイス２０のデータラインＤ1〜Ｄnに印加する。
【００２４】
図３は、駆動制御部１１に含まれるシリアルパラレル変換部２００の内部構成を示すブロック図である。図３において、差動バッファ２１〜２４は、夫々一対の差動表示データ信号ＳＤ１（Ｐ，Ｎ）〜ＳＤ４（Ｐ，Ｎ）に基づき、夫々単一の表示データ信号ＳＳ１〜ＳＳ４を生成し、データスキュー調整部２５に供給する。
【００２５】
データスキュー調整部２５は、表示データ信号ＳＳ１〜ＳＳ４同士の位相ズレがゼロとなるように、表示データ信号ＳＳ１〜ＳＳ４の位相を調整して得られた表示データ信号Ｓ１〜Ｓ４を生成して、シリアルパラレル変換ラッチ（以下、ＳＰ変換ラッチ）２６ａ〜２６ｄに供給する。
【００２６】
差動バッファ２７は、上記した差動クロック信号ＣＬＫ（Ｐ，Ｎ）に基づきクロック信号ＣＫを生成し、これをＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２８に供給する。
【００２７】
ＤＬＬ部２８は、画素伝送周期ＴＳ毎に単一のパルスを有するクロック信号ＣＫの立ち上がりエッジ部に同期し、且つクロック信号ＣＫと同一周波数を有するクロック信号ＣＰＱを生成し、これを位相比較部２９に供給する。ここで、クロック信号ＣＰＱのパルス幅は、画素伝送周期ＴＳの［１／（２・Ｋ）］よりも小である。この際、”Ｋ”は、画素伝送周期ＴＳ内で伝送されるシリアルビットの数を表すものであり、図２に示す一例ではシリアルビット数は７ビットであるので、Ｋ＝７となる。
【００２８】
また、ＤＬＬ部２８は、画素伝送周期ＴＳの［１／（２・Ｋ）］の時間を単位遅延時間ＵＩとし、クロック信号ＣＰＱを単位遅延時間ＵＩだけ遅延させた信号を取込クロック信号ＣＰ１として生成する。
【００２９】
また、ＤＬＬ部２８は、取込クロック信号ＣＰ１を（２・ＵＩ）期間だけ遅延させた信号を取込クロック信号ＣＰ２、当該ＣＰ２を（２・ＵＩ）期間だけ遅延させた信号を取込クロック信号ＣＰ３として生成する。また、ＤＬＬ部２８は、当該ＣＰ３を（２・ＵＩ）期間だけ遅延させた信号を取込クロック信号ＣＰ４、当該ＣＰ４を（２・ＵＩ）期間だけ遅延させた信号を取込クロック信号ＣＰ５として生成する。また、ＤＬＬ部２８は、当該ＣＰ５を（２・ＵＩ）期間だけ遅延させた信号を取込クロック信号ＣＰ６、当該ＣＰ６を１ずつ遅延させた信号を取込クロック信号ＣＰ７として生成する。
【００３０】
ＤＬＬ部２８は、取込クロック信号ＣＰ１〜ＣＰ７を、ＳＰ変換ラッチ２６ａ〜２６ｄの各々に供給する。
【００３１】
更に、ＤＬＬ部２８は、取込クロック信号ＣＰ７を単位遅延時間ＵＩだけ遅延させた信号を位相比較用クロック信号ｎ７Ｑとして位相比較部２９に供給する。
【００３２】
尚、ＤＬＬ部２８は、チャージポンプ部３０から供給された位相誤差信号ＦＣに応じて、取込クロック信号ＣＰ１〜ＣＰ７を夫々遅延させる上記した遅延時間を調整する。例えば、ＤＬＬ部２８は、位相誤差信号ＦＣが高レベルである場合には遅延時間を短くし、位相誤差信号ＦＣが高レベルである場合には遅延時間を長くする。
【００３３】
位相比較部２９は、位相比較器２９０、チャージポンプ部３００及びコンデンサＣ１を有する。位相比較器２９０は、クロック信号ＣＰＱと位相比較用クロック信号ｎ７Ｑとの位相差を検出し、当該位相差を示す位相差信号ＥＲをチャージポンプ部３００に供給する。チャージポンプ部３００は、位相差信号ＥＲが遅れ位相を示す場合には高電圧を生成してラインＬ１印加する一方、位相差信号ＥＲが進み位相を示す場合には低電圧を生成してラインＬ１印加する。ラインＬ１には、その一端が接地電位に設定されているコンデンサＣ１の他端が接続されている。
【００３４】
位相比較部２９は、上記した構成により、クロック信号ＣＰＱに対して位相比較用クロック信号ｎ７Ｑが遅れ位相の状態にある場合には、高レベルを有する位相誤差信号ＦＣをラインＬ１を介してＤＬＬ部２８に供給する。一方、クロック信号ＣＰＱに対して位相比較用クロック信号ｎ７Ｑが進み位相の状態にある場合には、位相比較部２９は、低レベルを有する位相誤差信号ＦＣをラインＬ１を介してＤＬＬ部２８に供給する。
【００３５】
ＳＰ変換ラッチ２６ａは、画素伝送周期ＴＳ毎に、表示データ信号Ｓ１に含まれる７ビットのシリアルビット系列中の各ビットを、取込クロック信号ＣＰ１〜ＣＰ７に応じて順次個別に取り込んで保持することにより、７ビットパラレルの表示データＰＱ1-7に変換する。そして、ＳＰ変換ラッチ２６ａは、画素伝送周期ＴＳ毎に生成された表示データＰＱ1-7の系列からなる信号を、上記した表示データ信号ＰＤ１として生成する。
【００３６】
ＳＰ変換ラッチ２６ｂは、画素伝送周期ＴＳ毎に、表示データ信号Ｓ２に含まれる７ビットのシリアルビット系列中の各ビットを、取込クロック信号ＣＰ１〜ＣＰ７に応じて順次個別に取り込んで保持することにより、７ビットの表示データＰＱ1-7に変換する。そして、ＳＰ変換ラッチ２６ｂは、画素伝送周期ＴＳ毎に生成された表示データＰＱ1-7の系列からなる信号を、上記した表示データ信号ＰＤ２として生成する。
【００３７】
ＳＰ変換ラッチ２６ｃは、画素伝送周期ＴＳ毎に、表示データ信号Ｓ２に含まれる７ビットのシリアルビット系列中の各ビットを、取込クロック信号ＣＰ１〜ＣＰ７に応じて順次個別に取り込んで保持することにより、７ビットの表示データＰＱ1-7に変換する。そして、ＳＰ変換ラッチ２６ｃは、画素伝送周期ＴＳ毎に生成された表示データＰＱ1-7の系列からなる信号を、上記した表示データ信号ＰＤ３として生成する。
【００３８】
ＳＰ変換ラッチ２６ｄは、画素伝送周期ＴＳ毎に、表示データ信号Ｓ２に含まれる７ビットのシリアルビット系列中の各ビットを、取込クロック信号ＣＰ１〜ＣＰ７に応じて順次個別に取り込んで保持することにより、７ビットの表示データＰＱ1-7に変換する。そして、ＳＰ変換ラッチ２６ｄは、画素伝送周期ＴＳ毎に生成された表示データＰＱ1-7の系列からなる信号を、上記した表示データ信号ＰＤ４として生成する。
【００３９】
以下に、上記したＤＬＬ部２８及びＳＰ変換ラッチ２６ａ〜２６ｄの内部構成及び動作について説明する。
【００４０】
図４は、ＤＬＬ部２８の内部構成を示す回路図であり、図５は、ＤＬＬ部２８の内部動作を示すタイムチャートである。
【００４１】
図４において、エッジ検出部ＥＪは、差動バッファ２７から供給されたクロック信号ＣＫの立ち上がりエッジ部に同期し、且つクロック信号ＣＫと同一周波数を有するクロック信号ＣＰＱを生成する。図５に示すように、クロック信号ＣＰＱのパルス幅Ｗは、画素伝送周期ＴＳの［１／（４・Ｋ）］よりも小である。尚、図５に示す一例では、画素伝送周期ＴＳ内で伝送されるシリアルビットの数は７ビットであるので、クロック信号ＣＰＱのパルス幅Ｗは、（ＴＳ／２８）より小となる。
【００４２】
図４に示すように、ＤＬＬ部２８は、エッジ検出部ＥＪ、セレクタＳＥＬ、可変遅延素子Ｄ１〜Ｄ７、Ｔ型フリップフロップＴＦ、アンドゲートＡ１〜Ａ７及びＡＮを有する。
【００４３】
エッジ検出部ＥＪは、クロック信号ＣＰＱを、セレクタＳＥＬ、Ｔ型フリップフロップＴＦのリセット端子Ｒ、及び位相比較部２９に供給する。
【００４４】
セレクタＳＥＬは、Ｔ型フリップフロップＴＦから供給されたクロック選択信号ＣＳに応じて、上記したクロック信号ＣＰＱ、及び可変遅延素子Ｄ７から供給された遅延クロック信号ｎ７のうちから一方を選択し、選択したクロック信号を可変遅延素子Ｄ１に供給する。例えば、セレクタＳＥＬは、クロック選択信号ＣＳが論理レベル０を表す場合には、遅延クロック信号ｎ７を選択し、これを可変遅延素子Ｄ１に供給する。一方、クロック選択信号ＣＳが論理レベル１を表す場合には、セレクタＳＥＬは、クロック信号ＣＰＱを選択し、これを可変遅延素子Ｄ１に供給する。
【００４５】
可変遅延素子Ｄ１は、セレクタＳＥＬから供給された遅延クロック信号ｎ７又はクロック信号ＣＰＱを図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ１として可変遅延素子Ｄ２及びアンドゲートＡ１に供給する。
【００４６】
可変遅延素子Ｄ２は、遅延クロック信号ｎ１を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ２として可変遅延素子Ｄ３、Ｔ型フリップフロップＴＦ及びアンドゲートＡ５に供給する。
【００４７】
可変遅延素子Ｄ３は、遅延クロック信号ｎ２を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ３として可変遅延素子Ｄ４及びアンドゲートＡ２に供給する。
【００４８】
可変遅延素子Ｄ４は、遅延クロック信号ｎ３を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ４として可変遅延素子Ｄ５及びアンドゲートＡ６に供給する。
【００４９】
可変遅延素子Ｄ５は、遅延クロック信号ｎ４を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ５として可変遅延素子Ｄ６及びアンドゲートＡ３に供給する。
【００５０】
可変遅延素子Ｄ６は、遅延クロック信号ｎ５を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ６として可変遅延素子Ｄ７及びアンドゲートＡ７に供給する。
【００５１】
可変遅延素子Ｄ７は、遅延クロック信号ｎ６を図５に示すように単位遅延時間ＵＩだけ遅延した信号を、遅延クロック信号ｎ７としてセレクタＳＥＬ、アンドゲートＡ４及びＡＮに供給する。
【００５２】
また、可変遅延素子Ｄ１〜Ｄ７は、位相比較部２９から供給された位相誤差信号ＦＣに基づき、夫々に設定されている遅延時間、つまり単位遅延時間ＵＩを調整する。例えば、可変遅延素子Ｄ１〜Ｄ７は、位相誤差信号ＦＣによって表されるレベルが高いほど、その遅延時間を小さくするように調整する。
【００５３】
Ｔ型フリップフロップＴＦは、クロック信号ＣＰＱに応じて論理レベル１の状態に初期化され、その後、図５に示すように、遅延クロック信号ｎ２の立ち上がり又は立ち下がりエッジを検出する度に論理レベルを反転させるクロック選択信号ＣＳを生成する。Ｔ型フリップフロップＴＦは、クロック選択信号ＣＳをセレクタＳＥＬ、アンドゲートＡ１〜Ａ７及びＡＮに供給する。
【００５４】
アンドゲートＡＮは、図５に示すように、クロック選択信号ＣＳが論理レベル１の状態にある間は、遅延クロック信号ｎ７を位相比較用クロック信号ｎ７Ｑとして位相比較部２９に供給する一方、クロック選択信号ＣＳが論理レベル０の状態にある間は、論理レベル０の状態を維持する位相比較用クロック信号ｎ７Ｑを位相比較部２９に供給する。
【００５５】
アンドゲートＡ１は、図５に示すように、クロック選択信号ＣＳが論理レベル１の状態にある間は、遅延クロック信号ｎ１を取込クロック信号ＣＰ１としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル０の状態にある間は、アンドゲートＡ１は、論理レベル０の状態を維持する取込クロック信号ＣＰ１をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００５６】
アンドゲートＡ２は、図５に示すように、クロック選択信号ＣＳが論理レベル０の状態にある間は、遅延クロック信号ｎ３を取込クロック信号ＣＰ２としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル１の状態にある間は、アンドゲートＡ２は、論理レベル０の状態を維持する取込クロック信号ＣＰ２をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００５７】
アンドゲートＡ３は、図５に示すように、クロック選択信号ＣＳが論理レベル０の状態にある間は、遅延クロック信号ｎ５を取込クロック信号ＣＰ３としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル１の状態にある間は、アンドゲートＡ３は、論理レベル０の状態を維持する取込クロック信号ＣＰ３をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００５８】
アンドゲートＡ４は、図５に示すように、クロック選択信号ＣＳが論理レベル０の状態にある間は、遅延クロック信号ｎ７を取込クロック信号ＣＰ４としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル１の状態にある間は、アンドゲートＡ４は、論理レベル０の状態を維持する取込クロック信号ＣＰ４をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００５９】
アンドゲートＡ５は、図５に示すように、クロック選択信号ＣＳが論理レベル０の状態にある間は、遅延クロック信号ｎ２を取込クロック信号ＣＰ５としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル１の状態にある間は、アンドゲートＡ５は、論理レベル０の状態を維持する取込クロック信号ＣＰ５をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００６０】
アンドゲートＡ６は、図５に示すように、クロック選択信号ＣＳが論理レベル１の状態にある間は、遅延クロック信号ｎ４を取込クロック信号ＣＰ６としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル０の状態にある間は、アンドゲートＡ６は、論理レベル０の状態を維持する取込クロック信号ＣＰ６をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００６１】
アンドゲートＡ７は、図５に示すように、クロック選択信号ＣＳが論理レベル１の状態にある間は、遅延クロック信号ｎ６を取込クロック信号ＣＰ７としてＳＰ変換ラッチ２６ａ〜２６ｄに供給する。尚、クロック選択信号ＣＳが論理レベル０の状態にある間は、アンドゲートＡ７は、論理レベル０の状態を維持する取込クロック信号ＣＰ７をＳＰ変換ラッチ２６ａ〜２６ｄに供給する。
【００６２】
以下に、上記したＤＬＬ部２８及び位相比較部２９の動作について図５を参照しつつ説明する。
【００６３】
先ず、クロック信号ＣＰＱに応じてＴ型フリップフロップＴＦが論理レベル１のクロック選択信号ＣＳを生成する。かかるクロック選択信号ＣＳに応じて、セレクタＳＥＬは、クロック信号ＣＰＱを可変遅延素子Ｄ１に供給する。これにより、可変遅延素子Ｄ１〜Ｄ７は、図５に示すように、第１巡目の第１〜第７の遅延クロック信号ｎ１〜ｎ７を順次出力する。尚、この間、第２の遅延クロック信号ｎ２に応じて、Ｔ型フリップフロップＴＦが、図５に示すようにクロック選択信号ＣＳを論理レベル１の状態から論理レベル０の状態に遷移させる。よって、セレクタＳＥＬは、第１巡目の第７の遅延クロック信号ｎ７を可変遅延素子Ｄ１に供給する。これにより、可変遅延素子Ｄ１〜Ｄ７は、図５に示すように、第２巡目の第１〜第７の遅延クロック信号ｎ１〜ｎ７を順次出力する。尚、この間、第２の遅延クロック信号ｎ２に応じて、Ｔ型フリップフロップＴＦが、図５に示すようにクロック選択信号ＣＳを論理レベル０の状態から論理レベル１の状態に遷移させる。
【００６４】
ここで、取込クロック取得部としてのアンドゲートＡ１〜Ａ７は、以下の動作を行う。
【００６５】
アンドゲートＡ１は、クロック選択信号が論理レベル１の状態にある期間中に可変遅延素子Ｄ１から出力された遅延クロック信号ｎ１を、第１の取込クロック信号ＣＰ１として出力する。アンドゲートＡ２〜Ａ４は、クロック選択信号ＣＳが論理レベル０の状態にある期間中に、第２〜第７の可変遅延素子Ｄ２〜Ｄ７のうちの奇数番目の可変遅延素子Ｄ３、Ｄ５、Ｄ７から出力された３個の遅延クロック信号ｎ３，ｎ５、ｎ７を夫々第２〜第４の取込クロック信号ＣＰ２〜ＣＰ４として出力する。また、アンドゲートＡ５は、クロック選択信号ＣＳが論理レベル０の状態にある期間中に第２の可変遅延素子Ｄ２から出力された遅延クロック信号ｎ２を、第５の取込クロック信号ＣＰ５として出力する。また、アンドゲートＡ６〜Ａ７は、クロック選択信号ＣＳが論理レベル１の状態にある期間中に第３〜第７の可変遅延素子Ｄ３〜Ｄ７のうちの偶数番目の可変遅延素子Ｄ４、Ｄ６から出力された２個の遅延クロック信号ｎ４、ｎ６を、第６及び第７の取込クロック信号ＣＰ６及びＣＰ７として出力する。
【００６６】
また、位相比較用クロック取得部としてのアンドゲートＡＮは、クロック選択信号ＣＳが論理レベル１の状態にある期間中に第７の可変遅延素子Ｄ７から出力された信号、つまり第２巡目の遅延クロック信号ｎ７を位相比較用クロック信号ｎ７Ｑとして出力する。この際、位相比較部２９は、入力クロック信号としてのクロック信号ＣＰＱと位相比較用クロック信号ｎ７Ｑとの位相差を検出し、この位相差に対応したレベルを有する位相誤差信号ＦＣを生成する。よって、可変遅延素子Ｄ１〜Ｄ７は、位相誤差信号ＦＣに応じて各々の遅延時間を調整する。
【００６７】
上記したＤＬＬ部２８及び位相比較部２９により、製造上のばらつき、或いは環境温度の変動に拘わらず、各画素転送周期ＴＳ内において、表示データ信号Ｓ１〜Ｓ４各々のシリアルビット系列中の第１〜第７のビット各々の中間のタイミングで立ち上がりエッジ部が表れる取込クロック信号ＣＰ１〜ＣＰ７が生成される。そして、ＤＬＬ部２８は、これら取込クロック信号ＣＰ１〜ＣＰ７を、ＳＰ変換ラッチ２６ａ〜２６ｄの各々に供給する。
【００６８】
ＳＰ変換ラッチ２６ａ〜２６ｄは、互いに同一の内部構成を有する。そこで、以下に、ＳＰ変換ラッチ２６ａ〜２６ｄのうちから２６ａを抜粋してＳＰ変換ラッチの動作について説明する。
【００６９】
図６は、ＳＰ変換ラッチ２６ａの内部構成を示す回路図である。図６に示されるように、ＳＰ変換ラッチ２６ａは、夫々のＤ端子に表示データ信号Ｓ１が供給されたＤラッチＦＬ１〜ＦＬ７を有する。
【００７０】
ＤラッチＦＬ１のクロック端子には取込クロック信号ＣＰ１が供給されている。ＤラッチＦＬ１は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ１の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ１は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第１ビットを取り込み、これを表示データＰＱ1として出力する。
【００７１】
ＤラッチＦＬ２のクロック端子には取込クロック信号ＣＰ２が供給されている。ＤラッチＦＬ２は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ２の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ２は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第２ビットを取り込み、これを表示データＰＱ2として出力する。
【００７２】
ＤラッチＦＬ３のクロック端子には取込クロック信号ＣＰ３が供給されている。ＤラッチＦＬ３は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ３の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ３は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第３ビットを取り込み、これを表示データＰＱ3として出力する。
【００７３】
ＤラッチＦＬ４のクロック端子には取込クロック信号ＣＰ４が供給されている。ＤラッチＦＬ４は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ４の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ４は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第４ビットを取り込み、これを表示データＰＱ4として出力する。
【００７４】
ＤラッチＦＬ５のクロック端子には取込クロック信号ＣＰ５が供給されている。ＤラッチＦＬ５は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ５の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ５は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第５ビットを取り込み、これを表示データＰＱ5として出力する。
【００７５】
ＤラッチＦＬ６のクロック端子には取込クロック信号ＣＰ６が供給されている。ＤラッチＦＬ６は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ６の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ６は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第６ビットを取り込み、これを表示データＰＱ6として出力する。
【００７６】
ＤラッチＦＬ７のクロック端子には取込クロック信号ＣＰ７が供給されている。ＤラッチＦＬ７は、表示データ信号Ｓ１を図５に示す取込クロック信号ＣＰ７の立ち上がりエッジのタイミングで取り込んで保持する。これにより、ＤラッチＦＬ７は、図５に示すように、表示データ信号Ｓ１にて表される第１〜第７のビット系列中の第７ビットを取り込み、これを表示データＰＱ7として出力する。
【００７７】
よって、ＳＰ変換ラッチ２６ａは、表示データ信号Ｓ１に含まれるシリアル形態の第１〜第７のビットのうちから、先ず、第１のビットをＤラッチＦＬ１に取り込み、当該第１のビットを、図５に示すように、表示データ信号ＰＤ１における第１ビットを表す表示データＰＱ1として出力する。次に、ＳＰ変換ラッチ２６ａは、第２のビットをＤラッチＦＬ２に取り込み、当該第２のビットを、表示データ信号ＰＤ１における第２ビットを表す表示データＰＱ2として出力する。すなわち、この時点において、ＳＰ変換ラッチ２６ａは、表示データ信号ＰＤ１における第１及び第２ビットを表す表示データＰＱ1-2を図５に示すように同時に出力する。次に、ＳＰ変換ラッチ２６ａは、第３のビットをＤラッチＦＬ３に取り込み、当該第３のビットを、表示データ信号ＰＤ１における第３ビットを表す表示データＰＱ3として出力する。すなわち、この時点において、ＳＰ変換ラッチ２６ａは、表示データ信号ＰＤ１における第１〜第３ビットを表す表示データＰＱ1-3を図５に示すように同時に出力する。
【００７８】
以降、同様にして、ＳＰ変換ラッチ２６ａは、第４〜第７のビットをＤラッチＦＬ４〜ＦＬ７に順に取り込み、当該第４〜７のビットを、表示データ信号ＰＤ１における第４〜第７ビットを表す表示データＰＱ4、ＰＱ5、ＰＱ6、ＰＱ7として順次出力する。
【００７９】
すなわち、各画素伝送周期ＴＳ内において、ＤラッチＦＬ７が表示データ信号Ｓ１中の最終の第７のビットを取り込むと、ＳＰ変換ラッチ２６ａは、シリアル形態の第１〜第７のビットを７ビットパラレルに変換した表示データＰＱ1-7を出力することになる。
【００８０】
このように、ＳＰ変換ラッチ２６ａ（２６ｂ〜２６ｄ）及びＤＬＬ部２８では、シリアルビットの系列をパラレル形態の表示データＰＱ1-7に変換するにあたり、第１〜第７のビットを１ビット毎に時間的に分散して出力するようにしている。よって、表示データの変化に伴って流れる電流が、一時点に集中することが回避される。
【００８１】
ここで、ＤＬＬ部２８では、セレクタＳＥＬ、可変遅延素子Ｄ１〜Ｄ７、Ｔ型フリップフロップＴＦと、アンドゲートＡ１〜Ａ７及びＡＮとにより、クロック信号ＣＰＱに基づき取込クロック信号ＣＰ１〜ＣＰ７及び位相比較用クロック信号ｎ７Ｑを生成するようにしている。
【００８２】
すなわち、クロック信号ＣＰＱを単位遅延時間ＵＩだけ遅延させた信号を、シリアルビット系列中の第１ビット目を取り込む為の取込クロック信号ＣＰ１として生成し、当該取込クロック信号ＣＰ１を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第２ビット目を取り込む為の取込クロック信号ＣＰ２として生成する。
【００８３】
また、ＤＬＬ部２８では、この取込クロック信号ＣＰ２を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第３ビット目を取り込む為の取込クロック信号ＣＰ３として生成し、当該取込クロック信号ＣＰ３を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第４ビット目を取り込む為の取込クロック信号ＣＰ４として生成する。また、ＤＬＬ部２８では、取込クロック信号ＣＰ４を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第５ビット目を取り込む為の取込クロック信号ＣＰ５として生成し、当該取込クロック信号ＣＰ５を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第６ビット目を取り込む為の取込クロック信号ＣＰ６として生成する。また、ＤＬＬ部２８では、取込クロック信号ＣＰ６を２・ＵＩだけ遅延させた信号を、シリアルビット系列中の第７ビット目を取り込む為の取込クロック信号ＣＰ７として生成する。
【００８４】
更に、ＤＬＬ部２８では、取込クロック信号ＣＰ１〜ＣＰ７に生じている位相誤差を補正する為に、画素伝送周期ＴＳと同一の期間、つまり１４・ＵＩだけクロック信号ＣＰＱを遅延させた信号を、クロック信号ＣＰＱとの位相比較対象となる位相比較用クロック信号ｎ７Ｑとして得るようにしている。
【００８５】
従って、本来、クロック信号ＣＰＱから取込クロック信号ＣＰ１〜ＣＰ７及び位相比較用クロック信号ｎ７Ｑを得る為には、クロック信号ＣＰＱを画素伝送周期ＴＳと同一の期間（１４・ＵＩ）遅延させる遅延回路が必要となる。この際、当該遅延回路の回路規模は、信号を遅延させる時間が長くなるほど大きくなる。
【００８６】
これに対して、ＤＬＬ部２８で用いられる遅延回路（Ｄ１〜Ｄ７）での遅延時間は画素伝送周期ＴＳの１／２の期間、つまり７・ＵＩである。よって、実際に画素伝送周期ＴＳと同一の期間である１４・ＵＩだけクロック信号ＣＰＱを遅延させる遅延回路を採用した場合に比べて、遅延回路の回路規模が略１／２となる。尚、ＤＬＬ部２８では、遅延回路（Ｄ１〜Ｄ７）の他に、Ｔ型フリップフロップＴＦ、アンドゲートＡ１〜Ａ７及びＡＮが含まれているが、これらＴ型フリップフロップＴＦ、アンドゲートＡ１〜Ａ７及びＡＮの回路規模は、一般的に、可変遅延素子Ｄ１〜Ｄ７による回路規模よりも小さい。
【００８７】
従って、図４に示す構成を有するＤＬＬ部２８を採用すれば、装置全体の規模を縮小化することが可能となる。
【００８８】
尚、上記した実施例では、図３に示されるシリアルパラレル変換部２００が駆動制御部１１に含まれているが、当該シリアルパラレル変換部２００をデータドライバ１３内に設けるようにしても良い。
【００８９】
また、図３に示されるシリアルパラレル変換部２００では、シリアルパラレルの変換対象となるビット数が７ビットであるが、そのビット数は７ビットに限定されない。
【００９０】
要するに、本発明に係る表示ドライバとしては、輝度レベルをＫ（Ｋは２以上の整数）ビットのシリアルビットの系列で表すシリアル表示データ信号（Ｓ１〜Ｓ４）と、単一パルスの入力クロック信号（ＣＰＱ）とを所定周期（ＴＳ）毎に受信し、このシリアル表示データ信号をＫビットパラレルの表示データ（ＰＤ１〜ＰＤ１４）に変換するシリアルパラレル変換部（２００）を含むものであれば良いのである。
【００９１】
また、シリアルパラレル変換部としては、以下の遅延回路、遅延循環制御部、取込クロック取得部及びシリアルパラレル変換ラッチを含むものであれば良いのである。
【００９２】
すなわち、遅延回路は、夫々が所定周期の１／（２Ｋ）の遅延時間を有する第１〜第Ｋの遅延素子（Ｄ１〜Ｄ７）からなる。遅延循環制御部（ＳＥＬ、ＴＦ）は、入力クロック信号を第１の遅延素子（Ｄ１）に供給することによって第１〜第Ｋの遅延素子の各々から出力された信号を第１巡目の第１〜第Ｋの遅延クロック信号（ｎ１〜ｎ７）として得る。更に、遅延循環制御部は、第１巡目の第Ｋの遅延クロック信号（ｎ７）を第１の遅延素子に供給することによって第１〜第Ｋの遅延素子の各々から出力された信号を第２巡目の第１〜第Ｋの遅延クロック信号（ｎ１〜ｎ７）として得る。取込クロック取得部（Ａ１〜Ａ７、ＴＦ）は、第１巡目の第１〜第Ｋの遅延クロック信号のうちの奇数番目の遅延クロック信号（ｎ１、ｎ３、ｎ５、ｎ７）と、第２巡目の第１〜第Ｋの遅延クロック信号のうちの偶数番目の遅延クロック信号（ｎ２、ｎ４、ｎ６）とを、第１〜第Ｋの取込クロック信号（ＣＰ１〜ＣＰ７）として得る。シリアルパラレル変換ラッチ（２６ａ〜２６ｄ、ＦＬ１〜ＦＬ７）は、シリアル表示データ信号（Ｓ１〜Ｓ４）にて表されるシリアルビットの系列中の各ビットを第１〜第Ｋの取込クロック信号に応じて順次取り込むことによりＫビットパラレルの表示データを得る。  
【符号の説明】
【００９３】
１１              駆動制御部
２６ａ〜２６ｄ    ＳＰ変換ラッチ
２８              ＤＬＬ部
２９              位相比較部
Ａ１〜Ａ７、ＡＮ  アンドゲート
Ｄ１〜Ｄ７        可変遅延素子
ＥＪ              エッジ検出部
ＳＥＬ            セレクタ
ＴＦ              Ｔ型フリップフロップ
【図１】
0006517651.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0006517651.tif 000006
【図６】
0006517651.tif 000007