(57)【特許請求の範囲】
【請求項１】
入力電圧が入力される入力端と出力電圧が出力される出力端との間に接続されたＰチャネル型またはｐｎｐ型の第１出力トランジスタと、
前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧とを差動増幅して第１増幅電圧を出力し、前記出力電圧または前記帰還電圧と前記第１参照電圧とを一致させるための第１負帰還ループを形成する第１差動アンプと、
前記入力電圧またはこれに応じた第１モニタ電圧と前記出力電圧またはこれに応じた第２モニタ電圧とを差動増幅して第２増幅電圧を出力し、前記入力電圧または前記第１モニタ電圧と前記出力電圧または前記第２モニタ電圧とを一致させるための第２負帰還ループを形成する第２差動アンプと、
前記第１差動アンプの出力端を前記第１出力トランジスタの制御端に直接接続せずに、前記第１増幅電圧と前記第２増幅電圧を２系統の負帰還信号として同列に受け付け、前記第１増幅電圧と前記第２増幅電圧に応じて前記第１出力トランジスタの制御電圧を生成する第１ドライバと、
を有することを特徴とするリニア電源回路。
【請求項２】
前記入力電圧を第１分圧比で分圧して前記第１モニタ電圧を生成する第１分圧部と、
前記出力電圧を第２分圧比で分圧して前記第２モニタ電圧を生成する第２分圧部と、
をさらに有することを特徴とする請求項１に記載のリニア電源回路。
【請求項３】
前記第１分圧比は、前記第２分圧比と同値かやや低い値に設計されていることを特徴とする請求項２に記載のリニア電源回路。
【請求項４】
前記第１ドライバは、
前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第１増幅電圧により導通度が変化するｐｎｐ型またはＰチャネル型の第１トランジスタと、
前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第２増幅電圧により導通度が変化するｐｎｐ型またはＰチャネル型の第２トランジスタと、
前記第１出力トランジスタの制御端と接地端との間に接続された電流源と、
前記入力端と前記第１出力トランジスタの制御端との間に接続された第１抵抗と、
を含むことを特徴とする請求項１〜請求項３のいずれか一項に記載のリニア電源回路。
【請求項５】
入力電圧が入力される入力端と出力電圧が出力される出力端との間に接続されたＰチャネル型またはｐｎｐ型の第１出力トランジスタと、
前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧とを差動増幅して第１増幅電圧を出力する第１差動アンプと、
前記入力電圧またはこれに応じた第１モニタ電圧と前記出力電圧またはこれに応じた第２モニタ電圧とを差動増幅して第２増幅電圧を出力する第２差動アンプと、
前記第１増幅電圧と前記第２増幅電圧に応じて前記第１出力トランジスタの制御電圧を生成する第１ドライバと、
を有し、
前記第１ドライバは、前記入力端と前記第１出力トランジスタの制御端との間に並列に接続されてそれぞれ前記第１増幅電圧及び前記第２増幅電圧により導通度が変化する第１トランジスタ及び第２トランジスタを含むことを特徴とするリニア電源回路。
【請求項６】
前記入力端と前記出力端との間に接続されたＮチャネル型またはｎｐｎ型の第２出力トランジスタと、
前記出力電圧または前記帰還電圧と前記第１参照電圧よりも高い所定の第２参照電圧とを差動増幅して第３増幅電圧を出力する第３差動アンプと、
前記第３増幅電圧に応じて前記第２出力トランジスタの制御電圧を生成する第２ドライバと、
をさらに有することを特徴とする請求項１〜請求項５のいずれか一項に記載のリニア電源回路。
【請求項７】
前記第２ドライバは、
前記第２出力トランジスタの制御端と接地端との間に接続されて前記第３増幅電圧により導通度が変化するＮチャネル型またはｎｐｎ型の第３トランジスタと、
前記入力端と前記第２出力トランジスタの制御端との間に接続された第２抵抗と、
を含むことを特徴とする請求項６に記載のリニア電源回路。
【請求項８】
入力電圧が入力される入力端と出力電圧が出力される出力端との間に接続されたＰチャネル型またはｐｎｐ型の第１出力トランジスタと、
前記入力端と前記出力端との間に接続されたＮチャネル型またはｎｐｎ型の第２出力トランジスタと、
前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧とを差動増幅して第１増幅電圧を出力する第１差動アンプと、
前記出力電圧または前記帰還電圧と前記第１参照電圧よりも高い所定の第２参照電圧とを差動増幅して第２増幅電圧を出力する第２差動アンプと、
前記第１増幅電圧に応じて前記第１出力トランジスタの制御電圧を生成する第１ドライバと、
前記第２増幅電圧に応じて前記第２出力トランジスタの制御電圧を生成する第２ドライバと、
を有することを特徴とするリニア電源回路。
【請求項９】
前記第１ドライバは、
前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第１増幅電圧により導通度が変化するｐｎｐ型Ｐまたはチャネル型の第１トランジスタと、
前記第１出力トランジスタの制御端と接地端との間に接続された電流源と、
前記入力端と前記第１出力トランジスタの制御端との間に接続された第１抵抗と、
を含むことを特徴とする請求項８に記載のリニア電源回路。
【請求項１０】
前記第２ドライバは、
前記第２出力トランジスタの制御端と接地端との間に接続されて前記第２増幅電圧により導通度が変化するＮチャネル型またはｎｐｎ型の第２トランジスタと、
前記入力端と前記第２出力トランジスタの制御端との間に接続された第２抵抗と、
を含むことを特徴とする請求項８または請求項９に記載のリニア電源回路。
【請求項１１】
所定の基準電圧を分圧して前記第１参照電圧と前記第２参照電圧を各々生成する参照電圧生成部をさらに有することを特徴とする請求項６〜請求項１０のいずれか一項に記載のリニア電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリーズレギュレータやＬＤＯ［low drop-out］レギュレータなどのリニア電源回路に関する。
【背景技術】
【０００２】
従来より、出力トランジスタの導通度を連続的に制御して入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成するリニア電源回路が種々の用途に供されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１１７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、リニア電源回路の負帰還制御において、入力電圧変動や負荷電流変動などの過渡的な動作時の安定性を得ることは難しい。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、過渡特性の良好なリニア電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているリニア電源回路は、入力電圧が入力される入力端と出力電圧が出力される出力端との間に接続されたＰチャネル型またはｐｎｐ型の第１出力トランジスタと、前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧とを差動増幅して第１増幅電圧を出力する第１差動アンプと、前記入力電圧またはこれに応じた第１モニタ電圧と前記出力電圧またはこれに応じた第２モニタ電圧とを差動増幅して第２増幅電圧を出力する第２差動アンプと、前記第１増幅電圧と前記第２増幅電圧に応じて前記第１出力トランジスタの制御電圧を生成する第１ドライバと、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るリニア電源回路は、前記入力電圧を第１分圧比で分圧して前記第１モニタ電圧を生成する第１分圧部と、前記出力電圧を第２分圧比で分圧して前記第２モニタ電圧を生成する第２分圧部と、を有する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るリニア電源回路において、前記第１分圧比は、前記第２分圧比と同値かやや低い値に設計されている構成（第３の構成）にするとよい。
【００１０】
また、上記第１〜第３いずれかの構成から成るリニア電源回路において、前記第１ドライバは、前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第１増幅電圧により導通度が変化するｐｎｐ型またはＰチャネル型の第１トランジスタと、前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第２増幅電圧により導通度が変化するｐｎｐ型またはＰチャネル型の第２トランジスタと、前記第１出力トランジスタの制御端と接地端との間に接続された電流源と、前記入力端と前記第１出力トランジスタの制御端との間に接続された第１抵抗を含む構成（第４の構成）にするとよい。
【００１１】
また、上記第１〜第４いずれかの構成から成るリニア電源回路は、前記入力端と前記出力端との間に接続されたＮチャネル型またはｎｐｎ型の第２出力トランジスタと、前記出力電圧または前記帰還電圧と前記第１参照電圧よりも高い所定の第２参照電圧とを差動増幅して第３増幅電圧を出力する第３差動アンプと、前記第３増幅電圧に応じて前記第２出力トランジスタの制御電圧を生成する第２ドライバとをさらに有する構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成るリニア電源回路において、前記第２ドライバは、前記第２出力トランジスタの制御端と接地端との間に接続されて前記第３増幅電圧により導通度が変化するＮチャネル型またはｎｐｎ型の第３トランジスタと、前記入力端と前記第２出力トランジスタの制御端との間に接続された第２抵抗と、を含む構成（第６の構成）にするとよい。
【００１３】
また、本明細書中に開示されているリニア電源回路は、入力電圧が入力される入力端と出力電圧が出力される出力端との間に接続されたＰチャネル型またはｐｎｐ型の第１出力トランジスタと、前記入力端と前記出力端との間に接続されたＮチャネル型またはｎｐｎ型の第２出力トランジスタと、前記出力電圧またはこれに応じた帰還電圧と所定の第１参照電圧とを差動増幅して第１増幅電圧を出力する第１差動アンプと、前記出力電圧または前記帰還電圧と前記第１参照電圧よりも高い所定の第２参照電圧とを差動増幅して第２増幅電圧を出力する第２差動アンプと、前記第１増幅電圧に応じて前記第１出力トランジスタの制御電圧を生成する第１ドライバと、前記第２増幅電圧に応じて前記第２出力トランジスタの制御電圧を生成する第２ドライバとを有する構成（第７の構成）とされている。
【００１４】
なお、上記第７の構成から成るリニア電源回路において、前記第１ドライバは、前記入力端と前記第１出力トランジスタの制御端との間に接続されて前記第１増幅電圧により導通度が変化するｐｎｐ型またはＰチャネル型の第１トランジスタと、前記第１出力トランジスタの制御端と接地端との間に接続された電流源と、前記入力端と前記第１出力トランジスタの制御端との間に接続された第１抵抗とを含む構成（第８の構成）にするとよい。
【００１５】
また、上記第７または第８の構成から成るリニア電源回路において、前記第２ドライバは、前記第２出力トランジスタの制御端と接地端との間に接続されて前記第２増幅電圧により導通度が変化するＮチャネル型またはｎｐｎ型の第２トランジスタと、前記入力端と前記第２出力トランジスタの制御端との間に接続された第２抵抗と、を含む構成（第９の構成）にするとよい。
【００１６】
また、上記第５〜第９いずれかの構成から成るリニア電源回路は、所定の基準電圧を分圧して前記第１参照電圧と前記第２参照電圧を各々生成する参照電圧生成部をさらに有する構成（第１０の構成）にするとよい。
【発明の効果】
【００１７】
本明細書中に開示されている発明によれば、過渡特性の良好なリニア電源回路を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】リニア電源ＩＣ１の全体構成を示すブロック図
【図２】リニア電源回路３０の第１実施形態を示す回路図
【図３Ａ】Ｖｉｎ、Ｖｏｕｔ、ＧＰの挙動を示すタイムチャート（バッファなし）
【図３Ｂ】Ｖｉｎ、Ｖｏｕｔ、ＧＰの挙動を示すタイムチャート（バッファあり）
【図４Ａ】オーバーシュート抑制効果を示すタイムチャート（バッファなし）
【図４Ｂ】オーバーシュート抑制効果を示すタイムチャート（バッファあり）
【図５】リニア電源回路３０の第２実施形態を示す回路図
【図６】Ｖｉｎ、Ｖｏｕｔの挙動を示すタイムチャート
【図７】Ｖｉｎ、ＧＰの挙動を示すタイムチャート
【図８】Ｖｉｎ、ＧＮの挙動を示すタイムチャート
【図９】Ｖｉｎ、Ｖｏｕｔ、ＧＰ、ＧＮの挙動を示すタイムチャート
【図１０】アンダーシュート抑制効果を示すタイムチャート
【図１１】リニア電源回路３０の第３実施形態を示す回路図
【図１２】Ｖｉｎ、Ｖｏｕｔの挙動を示すタイムチャート
【図１３】Ｖｉｎ、ＧＰの挙動を示すタイムチャート
【図１４】Ｖｉｎ、ＧＮの挙動を示すタイムチャート
【図１５】Ｖｉｎ、Ｖｏｕｔ、ＧＰ、ＧＮの挙動を示すタイムチャート
【図１６】車両Ｘの一構成例を示す外観図
【発明を実施するための形態】
【００１９】
＜リニア電源ＩＣ＞
図１は、リニア電源ＩＣ１の全体構成を示すブロック図である。本図のリニア電源ＩＣ１は、プリレギュレータ回路１０と、基準電圧生成回路２０と、リニア電源回路３０と、を集積化して成る。
【００２０】
また、リニア電源ＩＣ１は、ＩＣ外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ３を有している。外部端子Ｔ１は、入力電圧Ｖｉｎの入力を受け付けるための入力端子である。外部端子Ｔ２は、出力電圧Ｖｏｕｔを出力するための出力端子である。外部端子Ｔ３は、帰還電圧Ｖｆｂ（＝出力電圧Ｖｏｕｔの分圧電圧）の入力を受け付けるための入力端子である。
【００２１】
リニア電源ＩＣ１の外部において、外部端子Ｔ２と接地端との間には、分圧回路２が接続されている。分圧回路２は、抵抗Ｒ１と抵抗Ｒ２を含む。抵抗Ｒ１の第１端は、接地端に接続されている。抵抗Ｒ１の第２端と抵抗Ｒ２の第１端は、いずれも外部端子Ｔ３に接続されている。抵抗Ｒ２の第２端は、外部端子Ｔ２に接続されている。分圧回路２は、抵抗Ｒ１と抵抗Ｒ２との接続ノードから、帰還電圧Ｖｆｂ（＝｛Ｒ１／（Ｒ１＋Ｒ２）｝×Ｖｏｕｔ）を出力する。なお、抵抗Ｒ１と抵抗Ｒ２は、リニア電源ＩＣ１に内蔵されていてもよい。
【００２２】
また、リニア電源ＩＣ１の外部において、外部端子Ｔ１と接地端との間、及び、外部端子Ｔ２と接地端との間には、それぞれ、入力平滑キャパシタＣｉｎ及び出力平滑キャパシタＣｏｕｔが接続されている。
【００２３】
プリレギュレータ１０は、入力電圧Ｖｉｎから所定のプリ電源電圧Ｖｐｒｅｇを生成する。なお、プリレギュレータ１０には、できる限り小規模な回路構成で低電圧駆動と安定駆動の両方を実現することが求められる。
【００２４】
基準電圧源２０は、プリ電源電圧Ｖｐｒｅｇから所定の基準電圧Ｖｒｅｇを生成する。特に、入力電圧Ｖｉｎの変動範囲が広い場合には、入力電圧Ｖｉｎから基準電圧Ｖｒｅｇを直接生成するのではなく、入力電圧Ｖｉｎをある程度安定化させたプリ電源電圧Ｖｐｒｅｇから基準電圧Ｖｒｅｇを生成することが望ましい。このような構成であれば、入力電圧Ｖｉｎの変動に依ることなく所望の基準電圧Ｖｒｅｇを安定に生成することができる。ただし、基準電圧源２０は、プリ電源電圧Ｖｐｒｅｇから基準電圧Ｖｒｅｇを生成する構成に限定されるものではない。すなわち、所望の基準電圧Ｖｒｅｇを安定に生成することができるのであれば、基準電圧源２０としていかなる回路構成を採用してもよい。
【００２５】
リニア電源回路３０は、外部端子Ｔ１と外部端子Ｔ２との間に直列接続された出力トランジスタ（本図では明示せず）の導通度を連続的に制御することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するメインレギュレータである。以下では、リニア電源回路３０の内部構成について、詳細な説明を行う。
【００２６】
＜リニア電源回路（第１実施形態）＞
図２は、リニア電源回路３０の第１実施形態を示す回路図である。第１実施形態のリニア電源回路３０は、第１出力トランジスタ３１Ｐと、第１ゲートドライバ３２と、第１差動アンプ３３と、第２差動アンプ３４と、第１分圧部３５と、第２分圧部３６と、参照電圧生成部３７と、を含む。
【００２７】
第１出力トランジスタ３１Ｐは、ソースが入力電圧Ｖｉｎの入力端に接続されて、ドレインが出力電圧Ｖｏｕｔの出力端に接続されて、ゲートが第１制御電圧ＧＰの印加端（＝第１ゲートドライバ３２の出力端）に接続されたＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］である。なお、第１出力トランジスタ３１Ｐとしては、ｐｎｐ型バイポーラトランジスタを用いることも可能である。
【００２８】
第１ゲートドライバ３２は、第１増幅電圧Ｖ３３と第２増幅電圧Ｖ３４に応じて第１制御電圧ＧＰを生成する回路ブロックであり、ｐｎｐ型バイポーラトランジスタ３２ａ及び３２ｂと、電流源３２ｃと、抵抗３２ｄと、を含む。
【００２９】
トランジスタ３２ａのエミッタは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタ３２ａのコレクタは、第１出力トランジスタ３１Ｐのゲートに接続されている。トランジスタ３２ａのベースは、第１増幅電圧Ｖ３３の印加端（＝第１差動アンプ３３の出力端）に接続されている。このように接続されたトランジスタ３２ａの導通度は、第１増幅電圧Ｖ３３に応じて変化する。なお、トランジスタ３２ａとしては、ＰＭＯＳＦＥＴを用いることも可能である。
【００３０】
トランジスタ３２ｂのエミッタは、入力電圧Ｖｉｎの入力端に接続されている。トランジスタ３２ｂのコレクタは、第１出力トランジスタ３１Ｐのゲートに接続されている。トランジスタ３２ｂのベースは、第２増幅電圧Ｖ３４の印加端（＝第２差動アンプ３４の出力端）に接続されている。このように接続されたトランジスタ３２ｂの導通度は、第２増幅電圧Ｖ３４に応じて変化する。なお、トランジスタ３２ｂとしては、ＰＭＯＳＦＥＴを用いることも可能である。
【００３１】
電流源３２ｃは、第１出力トランジスタ３１Ｐのゲートと接地端との間に接続されており、所定の定電流Ｉｃを生成する。なお、昨今の低消費電力化、低回路電流化の背景があり、リニア電源回路３０の消費電流を低減すべく、定電流Ｉｃはできるだけ小さい電流値（数ｎＡ〜数μＡ）に設定することが望ましい。勿論、消費電流の制限がない場合、定電流Ｉｃをできるだけ小さくする必要はない。
【００３２】
抵抗３２ｄは、入力電圧Ｖｉｎの入力端と第１出力トランジスタ３１Ｐのゲートとの間に接続された高抵抗（例えば数ＭΩ）である。
【００３３】
第１差動アンプ３３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される第１参照電圧ＶｒｅｆＰとを差動増幅して第１増幅電圧Ｖ３３を出力する。なお、出力電圧Ｖｏｕｔが第１差動アンプ３３の入力ダイナミックレンジ内に収まっている場合には、反転入力端（−）に出力電圧Ｖｏｕｔを直接入力しても構わない。
【００３４】
第２差動アンプ３４は、非反転入力端（＋）に入力される第１モニタ電圧Ｖ３５と反転入力端（−）に入力される第２モニタ電圧Ｖ３６とを差動増幅して第２増幅電圧Ｖ３４を出力する。なお、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔがいずれも第２差動アンプ３４の入力ダイナミックレンジ内に収まっている場合には、非反転入力端（＋）に入力電圧Ｖｉｎを直接入力し、反転入力端（−）に出力電圧Ｖｏｕｔを直接入力しても構わない。
【００３５】
第１分圧部３５は、抵抗３５ａ及び３５ｂを含み、入力電圧Ｖｉｎを所定の第１分圧比α（＝Ｒ３５ａ／（Ｒ３５ａ＋Ｒ３５ｂ））で分圧して第１モニタ電圧Ｖ３５（＝α×Ｖｉｎ）を生成する。抵抗Ｒ３５ａの第１端は、接地端に接続されている。抵抗Ｒ３５ａの第２端と抵抗Ｒ３５ｂの第１端は、第１モニタ電圧Ｖ３５の出力端として、いずれも第２差動アンプ３４の非反転入力端（＋）に接続されている。抵抗Ｒ３５ｂの第２端は、入力電圧Ｖｉｎの入力端に接続されている。抵抗３５ａ及び３５ｂの各抵抗値は、トリミングなどにより任意に調整することが可能である。
【００３６】
第２分圧部３６は、抵抗３６ａ及び３６ｂを含み、出力電圧Ｖｏｕｔを所定の第２分圧比β（＝Ｒ３６ａ／（Ｒ３６ａ＋Ｒ３６ｂ））で分圧して第２モニタ電圧Ｖ３６（＝β×Ｖｏｕｔ）を生成する。抵抗Ｒ３６ａの第１端は、接地端に接続されている。抵抗Ｒ３６ａの第２端と抵抗Ｒ３６ｂの第１端は、第２モニタ電圧Ｖ３６の出力端として、いずれも第２差動アンプ３４の反転入力端（−）に接続されている。抵抗Ｒ３６ｂの第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。抵抗３６ａ及び３６ｂの各抵抗値は、トリミングなどにより任意に調整することが可能である。
【００３７】
なお、抵抗３５ａ及び３５ｂ、並びに、抵抗３６ａ及び３６ｂの各抵抗値は、第１分圧比αと第２分圧比βができるだけ同値となるように設計することが望ましい。このような設計によれば、第２差動アンプ３４の動作時（＝入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低いとき、詳細は後述）において、出力電圧Ｖｏｕｔを入力電圧Ｖｉｎと一致させることが可能となる。
【００３８】
ただし、現実的には、上記の各抵抗値に製造ばらつきが含まれるので、第１分圧比αと第２分圧比を厳密に一致させることが難しい。そこで、第２差動アン３４プの動作安定性を鑑みると、第１分圧比αは、第２分圧比βよりもやや低い値（例えば、α＝０．９９×β）に設計するとよい。言い換えると、第２差動アンプ３４の動作時には、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりもやや低い電圧値で安定するように、第１分圧比αと第２分圧比βを設定することが望ましい。このような設定を行うことにより、上記の各抵抗値に製造ばらつきが含まれていたとしても、第２差動アンプ３４を安定的に動作させることが可能となる。
【００３９】
参照電圧生成部３７は、抵抗３７ａ及び３７ｂを含み、基準電圧Ｖｒｅｇを分圧して第１参照電圧ＶｒｅｆＰ（＝｛Ｒ３７ａ／（Ｒ３７ａ＋Ｒ３７ｂ）｝×Ｖｒｅｇ）を生成する。抵抗Ｒ３７ａの第１端は、接地端に接続されている。抵抗Ｒ３７ａの第２端と抵抗Ｒ３７ｂの第１端は、第１参照電圧ＶｒｅｆＰの出力端として、いずれも第１差動アンプ３３の非反転入力端（＋）に接続されている。抵抗Ｒ３７ｂの第２端は、基準電圧Ｖｒｅｇの入力端に接続されている。抵抗３７ａ及び３７ｂの各抵抗値は、トリミングなどにより任意に調整することが可能である。
【００４０】
上記のように、第１出力トランジスタ３１ＰとしてＰＭＯＳＦＥＴを用いた場合、そのゲート電圧が入力電圧Ｖｉｎよりも低電圧で済む。従って、リニア電源回路３０を低電圧駆動することが可能となる。
【００４１】
また、第１実施形態のリニア電源回路３０は、帰還電圧Ｖｆｂを第１参照電圧ＶｒｅｆＰと一致させる（延いては出力電圧Ｖｏｕｔをその目標値ＶｔｇＰと一致させる）ための第１負帰還ループを形成する第１差動アンプ３３だけでなく、さらに、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低いときにリニア電源回路３０をバッファとして機能させるための第２負帰還ループを形成する第２差動アンプ３４を有している。以下では、第２差動アンプ３４の導入意義について詳述する。
【００４２】
図３Ａと図３Ｂは、それぞれ、入力電圧Ｖｉｎ（破線）、出力電圧Ｖｏｕｔ（実線）、及び、第１制御電圧ＧＰ（一点鎖線）の挙動を示すタイムチャートである。なお、図３Ａは、第２差動アンプ３４が導入されていない場合の挙動を示しており、図３Ｂは、第２差動アンプ３４が導入されている場合の挙動を示している。
【００４３】
リニア電源回路３０の起動直後など、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低い状態（図３Ａ及び図３Ｂの破線四角枠を参照）では、当然のことながら、出力電圧Ｖｏｕｔもその目標値ＶｔｇＰを下回る状態となり、延いては、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰよりも低い状態となる。この状態では、第１差動アンプ３３で生成される第１増幅電圧Ｖ３３がハイレベルに振り切れるので、トランジスタ３２ａがフルオフ状態となる。
【００４４】
そのため、第２差動アンプ３４が導入されていない場合（具体的にはトランジスタ３２ｂ、第２差動アンプ３４、第１分圧部３５、及び、第２分圧部３６が図２から削除されている場合）には、図３Ａで示したように、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰを下回っている間、第１制御電圧ＧＰがローレベル（０Ｖ）に張り付いた状態（＝制御範囲の下限値に当たった状態）となるので、第１出力トランジスタ３１Ｐがフルオン状態となる。
【００４５】
一方、第２差動アンプ３４が導入されている場合には、第２差動アンプ３４の働きにより、第１モニタ電圧Ｖ３５と第２モニタ電圧Ｖ３６とが一致（イマジナリショート）するように負帰還制御が掛かる。具体的には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの乖離が小さくなるように、トランジスタ３２ｂの導通度が変化される。その結果、第１制御電圧ＧＰは、図３Ｂで示したように、入力電圧Ｖｉｎに対して一定の電位差を維持したまま、入力電圧Ｖｉｎに追従して変化するようになる。このように、第２差動アンプ３４の導入により、第１制御電圧ＧＰがローレベルに張り付かなくなるので、第１出力トランジスタ３１Ｐのフルオン状態が回避される。
【００４６】
上記いずれの場合でも、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰを下回っている間、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎがほぼそのまま出力されるという点については変わりがない。ただし、各々の制御内容は大きく異なっている。
【００４７】
すなわち、第２差動アンプ３４が導入されていない場合には、第１差動アンプ３３を用いた第１負帰還ループが有効に機能せず、第１制御電圧ＧＰが無制限に引き下げられた結果、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎがほぼそのまま出力されている状態となる。
【００４８】
一方、第２差動アンプ３４が導入されている場合には、第２差動アンプ３４を用いた第２負帰還ループの働きにより、第１制御電圧ＧＰの負帰還制御が適切に行われた結果、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎがほぼそのまま出力されている状態となる。なお、第１分圧比αが第２分圧比βよりもやや低い値に設定されている場合には、入力電圧Ｖｉｎが高いほど出力電圧Ｖｏｕｔが少しずつ乖離していく（図３Ｂの破線楕円枠を参照）。
【００４９】
その後、入力電圧Ｖｉｎが上昇して出力電圧Ｖｏｕｔの目標値ＶｔｇＰを上回ると、第１差動アンプ３３が平衡状態となる。従って、第１差動アンプ３３の働きにより、帰還電圧Ｖｆｂと第１参照電圧Ｖｒｅｆとが一致（イマジナリショート）するように負帰還制御が掛かり、出力電圧Ｖｏｕｔがその目標値ＶｔｇＰに合わせ込まれる。具体的には、帰還電圧Ｖｆｂと第１参照電圧ＶｒｅｆＰとの乖離（延いては出力電圧Ｖｏｕｔと目標値ＶｔｇＰとの乖離）が小さくなるように、トランジスタ３２ａの導通度（延いては第１出力トランジスタ３１Ｐの導通度）が変化される。
【００５０】
また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに追従して上昇しなくなると、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも常に高い状態となるので、第２差動アンプ３４で生成される第２増幅電圧Ｖ３４がハイレベルに振り切れる。その結果、トランジスタ３２ｂがフルオフ状態となり、第２負帰還ループがその役目を終える。
【００５１】
なお、第１ゲートドライバ３２において、トランジスタ３２ａに流れる電流Ｉａとトランジスタ３２ｂに流れる電流Ｉｂは、その合算値が常に一定値（＝定電流Ｉｃ）となる。すなわち、電流Ｉａと電流Ｉｂとの間には、「Ｉａ＋Ｉｂ＝Ｉｃ（抵抗３２ｄに流れる電流を無視）」の関係が成立しており、電流Ｉａが増えればその分だけ電流Ｉｂが減り、電流Ｉａが減ればその分だけ電流Ｉｂが増える。このような構成により、第１差動アンプ３３と第２差動アンプ３４とのスムーズな切り替わりを実現することが可能となる。
【００５２】
第１制御電圧ＧＰの挙動について総括すると、次のようになる。第２差動アンプ３４が導入されていない場合、第１制御電圧ＧＰは、図３Ａで示したように、Ｖｉｎ＜ＶｔｇＰであるときにローレベルに張り付き、Ｖｉｎ≧ＶｔｇＰとなった時点でローレベルから所定の電圧レベル（＝第１差動アンプ３３が平衡状態となる電圧レベル）に跳ね上がる。その後、第１制御電圧ＧＰは、第１差動アンプ３３の働きにより、入力電圧Ｖｉｎに対して一定の電位差を維持したまま、入力電圧Ｖｉｎに追従して変化するようになる。
【００５３】
一方、第２差動アンプ３４が導入されている場合、第１制御電圧ＧＰは、図３Ｂで示したように、Ｖｉｎ＜ＶｔｇＰであるときにもローレベルに張り付くことなく、第２差動アンプ３４の働きにより、入力電圧Ｖｉｎに対して一定の電位差を維持したまま、入力電圧Ｖｉｎに追従して変化する。その後、Ｖｉｎ≧ＶｔｇＰとなった時点で、制御主体が第２差動アンプ３４から第１差動アンプ３３に切り替わり、第１制御電圧ＧＰは、第１差動アンプ３３の働きにより、引き続き入力電圧Ｖｉｎに追従して変化する。
【００５４】
このように、第１実施形態のリニア電源回路３０では、第２差動アンプ３４の導入により、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低いときであっても、第１制御電圧ＧＰのローレベル張り付き（第１出力トランジスタ３１Ｐのフルオン状態）を回避することができる。従って、入力電圧Ｖｉｎの急変時における第１制御電圧ＧＰの変動幅（＝出力電圧Ｖｏｕｔを目標値ＶｔｇＰに維持するために必要となる第１制御電圧ＧＰの変動幅）が小さく抑えられるので、第１出力トランジスタ３１Ｐのゲートを素早く駆動することが可能となり、延いては、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となる。以下では、オーバーシュート抑制効果について具体的に説明する。
【００５５】
図４Ａ及び図４Ｂは、出力電圧Ｖｏｕｔのオーバーシュート抑制効果を示すタイムチャートであり、それぞれに、入力電圧Ｖｉｎ（破線）、出力電圧Ｖｏｕｔ（実線）、及び、第１制御電圧ＧＰ（一点鎖線）の挙動が描写されている。なお、図４Ａは、第２差動アンプ３４が導入されていない場合の挙動を示しており、図４Ｂは、第２差動アンプ３４が導入されている場合の挙動を示している。
【００５６】
なお、前提となるシミュレーション条件は、出力電圧Ｖｏｕｔの目標値ＶｔｇＰ＝５Ｖ（抵抗Ｒ２／抵抗Ｒ１＝出力電圧Ｖｏｕｔの目標値ＶｔｇＰに応じた適切値）、出力電流Ｉｏｕｔ＝０ｍＡ（無負荷）、出力平滑キャパシタＣｏｕｔ＝１μＦ、周囲温度Ｔａ（＝ジャンクション温度Ｔｊ）＝２５℃であり、各図では、時刻ｔ１０において、入力電圧Ｖｉｎを５Ｖよりも僅かに低い電圧値から１６Ｖまで急峻に上昇させた場合の挙動が各々描写されている。
【００５７】
まず、出力電圧Ｖｏｕｔのオーバーシュート発生原理について説明する。第１出力トランジスタ３１Ｐのゲート・ソース間やゲート・ドレイン間には、そのデバイス構造上、寄生キャパシタＣｇｓ及びＣｇｄが付随している。なお、寄生キャパシタＣｇｓ及びＣｇｄの容量値は、第１出力トランジスタ３１Ｐの素子サイズに比例する。基本的に、出力段のパワートランジスタとして機能する第１出力トランジスタ３１Ｐは、リニア電源回路３０を形成する素子の中で最も電流能力が要求されるので、必然的にセル数が大きくなる。そのため、各セルに付随する寄生キャパシタＣｇｓ及びＣｇｄの合計容量値が大きくなる。
【００５８】
このように、出力トランジスタ３１Ｐに寄生キャパシタＣｇｓ及びＣｇｄが付随していると、第１制御電圧ＧＰの可変制御に際して、寄生キャパシタＣｇｓ及びＣｇｄの充放電に時間を要する。そのため、入力電圧Ｖｉｎの急変時には第１制御電圧ＧＰを入力電圧Ｖｉｎに追従させることができず、出力電圧Ｖｏｕｔに意図しないオーバーシュート（＝出力電圧Ｖｏｕｔが目標値ＶｔｇＰよりも上昇してしまった状態）を生じるおそれがある。
【００５９】
なお、第２差動アンプ３４が導入されていない場合には、図４Ａで示したように、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低い間、第１制御電圧ＧＰがローレベル（＝０Ｖ）に張り付く。そのため、時刻ｔ１０において入力電圧Ｖｉｎの急上昇が生じたときには、第１制御電圧ＧＰをローレベル（＝０Ｖ）から本来の電圧レベル（＝第１差動アンプ３３が平衡状態となる電圧レベル）まで引き上げなければならない。
【００６０】
このとき、第１制御電圧ＧＰが理想的な立ち上がり挙動（細い一点鎖線ＧＰ（ｉｄ）を参照）を示すならば、特段の問題は生じない。しかしながら、現実の立ち上がり挙動（太い一点鎖線ＧＰを参照）は、寄生キャパシタＣｇｓ及びＣｇｄの影響により、理想的な立ち上がり挙動よりも遅れてしまう。その結果、第１出力トランジスタ３１Ｐのゲート・ソース間電圧Ｖｇｓ（＝Ｖｉｎ−ＧＰ）が不必要に高くなり、第１出力トランジスタ３１Ｐの導通度が本来よりも大きくなるので、出力電圧Ｖｏｕｔに意図しないオーバーシュートが発生してしまう。
【００６１】
特に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも僅かに低い電圧値から急上昇するワーストケースでは、入力電圧Ｖｉｎと第１制御電圧ＧＰとの差が大きい状態（＝第１出力トランジスタ３１Ｐのゲート・ソース間電圧Ｖｇｓが高い状態）を起点に第１制御電圧ＧＰの引き上げが開始される。そのため、第１制御電圧ＧＰの立ち上がり挙動の遅れがより顕在化し、出力電圧Ｖｏｕｔのオーバーシュートが大きくなってしまう。
【００６２】
一方、第２差動アンプ３４を導入した場合には、図４Ｂで示したように、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの目標値ＶｔｇＰよりも低い間においても、第１制御電圧ＧＰは、ローレベルに張り付くことなく、入力電圧Ｖｉｎに対して一定の電位差を維持した電圧レベルに維持される。そのため、時刻ｔ１０において、入力電圧Ｖｉｎの急上昇が生じた場合であっても、第１制御電圧ＧＰをローレベル（＝０Ｖ）から引き上げずに済むので、寄生キャパシタＣｇｓ及びＣｇｄの影響を受けにくくなる。その結果、第１制御電圧ＧＰを入力電圧Ｖｉｎに遅滞なく追従させることができるので、出力電圧Ｖｏｕｔのオーバーシュート発生を未然に抑制することが可能となる。
【００６３】
なお、従来のオーバーシュート対策としては、負帰還ループのゲインを高める手法や、オーバーシュートの発生を検出して出力トランジスタを遮断する手法を挙げることができる。しかしながら、前者の従来手法では、負帰還ループの位相補償が難しくなり、外付け部品による対策が必要となるので、外付け部品選定の自由度が低下するという背反があった。一方、後者の従来手法では、オーバーシュートの発生を検出してからこれを抑制するという構成上、オーバーシュート対策が後手に回っていた。また、後者の従来手法では、オーバーシュート抑制制御と本来の負帰還制御とが干渉し合い、結果的に出力状態が不安定になるおそれもあった。
【００６４】
これに対して、第１実施形態のリニア電源回路３０であれば、オーバーシュートの根本的な発生原因（第１出力トランジスタ３１Ｐのゲートが大きく開いた状態）を解消することができるので、上記の背反を招くことなく、入力電圧Ｖｉｎの急変に対する過渡特性を改善し、出力電圧Ｖｏｕｔのオーバーシュート発生を未然に回避することが可能となる。
【００６５】
＜リニア電源回路（第２実施形態）＞
図５は、リニア電源回路３０の第２実施形態を示す回路図である。第２実施形態のリニア電源回路３０は、第１出力トランジスタ３１Ｐと、第２出力トランジスタ３１Ｎと、第１ゲートドライバ３２と、第１差動アンプ３３と、参照電圧生成部３７と、第２ゲートドライバ３８と、第３差動アンプ３９と、を含む。
【００６６】
このように、第２実施形態のリニア電源回路３０では、先の第１実施形態と比べて、第２差動アンプ３４、第１分圧部３５、及び、第２分圧部３６が削除されている一方、第２出力トランジスタ３１Ｎ、第２ゲートドライバ３８、及び、第３差動アンプ３９が追加されている。また、上記の変更に伴い、第１ゲートドライバ３２や参照電圧生成部３７の回路構成も一部変更されている。
【００６７】
そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【００６８】
第２出力トランジスタ３１Ｎは、ドレインが入力電圧Ｖｉｎの入力端に接続されて、ソースが出力電圧Ｖｏｕｔの出力端に接続されて、ゲートが第２制御電圧ＧＮの印加端（＝第２ゲートドライバ３８の出力端）に接続されたＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］である。第２出力トランジスタ３１Ｎとしては、ｎｐｎ型バイポーラトランジスタを用いることも可能である。
【００６９】
第１ゲートドライバ３２は、ｐｎｐ型バイポーラトランジスタ３２ａと、電流源３２ｃと、抵抗３２ｄと、を含み、第１増幅電圧Ｖ３３に応じて第１制御電圧ＧＰを生成する。このように、第２実施形態の第１ゲートドライバ３２では、第１実施形態と異なり、ｐｎｐ型バイポーラトランジスタ３２ｂが削除されている。
【００７０】
参照電圧生成部３７は、抵抗３７ａ〜３７ｃを含み、基準電圧Ｖｒｅｇを分圧して第１参照電圧ＶｒｅｆＰ（＝｛Ｒ３７ａ／（Ｒ３７ａ＋Ｒ３７ｂ＋Ｒ３７ｃ）｝×Ｖｒｅｇ）と第２参照電圧ＶｒｅｆＮ（＝｛（Ｒ３７ａ＋Ｒ３７ｂ）／（Ｒ３７ａ＋Ｒ３７ｂ＋Ｒ３７ｃ）｝×Ｖｒｅｇ）を各々生成する。抵抗Ｒ３７ａの第１端は、接地端に接続されている。抵抗Ｒ３７ａの第２端と抵抗Ｒ３７ｂの第１端は、第１参照電圧ＶｒｅｆＰの出力端として、いずれも第１差動アンプ３３の非反転入力端（＋）に接続されている。抵抗Ｒ３７ｂの第２端と抵抗Ｒ３７ｃの第１端は、第２参照電圧ＶｒｅｆＮの出力端として、いずれも第２差動アンプ３９の非反転入力端（＋）に接続されている。抵抗Ｒ３７ｃの第２端は、基準電圧Ｖｒｅｇの入力端に接続されている。抵抗３７ａ〜３７ｃの各抵抗値は、トリミングなどにより任意に調整することが可能である。このように、第２実施形態の参照電圧生成部３７では、先の第１実施形態と比べて、抵抗３７ｃが新たに追加されている。
【００７１】
第２ゲートドライバ３８は、ＮＭＯＳＦＥＴ３８ａと抵抗３８ｂを含み、第３増幅電圧Ｖ３９に応じて第２制御電圧ＧＮを生成する。ＮＭＯＳＦＥＴ３８ａのソースは、接地端に接続されている。ＮＭＯＳＦＥＴ３８ａのドレインは、第２出力トランジスタ３１Ｎのゲートに接続されている。ＮＭＯＳＦＥＴ３８ａのゲートは、第３増幅電圧Ｖ３９の印加端（＝第３差動アンプ３９の出力端）に接続されている。このように接続されたトランジスタ３８ａの導通度は、第３増幅電圧Ｖ３９に応じて変化する。なお、トランジスタ３８ａとしては、ｎｐｎ型バイポーラトランジスタを用いることも可能である。
【００７２】
抵抗３８ｂは、入力電圧Ｖｉｎの入力端と第２出力トランジスタ３１Ｎのゲートとの間に接続された抵抗素子である。なお、抵抗３２ｄは、オームの法則に従い、定電流Ｉｃとの積でトランジスタ３１ＰのＶｇｓＰを確保する必要がある（例えば、定電流Ｉｃが数μＡオーダー、ＶｇｓＰが数Ｖオーダーであれば、抵抗３２ｄはＶｇｓＰ／Ｉｃにより、数ＭΩオーダーとなる）。一方、抵抗３８ｂは、抵抗３２ｄと異なり、トランジスタ３１ＮのＶｇｓＮを確保する必要がなく、あくまで過渡応答時において、一時的にトランジスタ３１Ｎのドレインとゲートとの間の論理固定や第２ゲートドライバ３８の電流制限のために挿入しているので、さほど高抵抗を用いる必要がない（抵抗３２ｄが数ＭΩオーダーであるのに対して抵抗３８ｂは数十〜数百ｋΩオーダー）。勿論、定電流３２ｃの電流制限がない場合、抵抗３２ｄは高抵抗（数ＭΩオーダー）を用いる必要がない。また、第２出力トランジスタ３１Ｎが常時オンの使用であれば、抵抗３８ｂは数十〜数百ｋΩオーダー以上でも構わない。
【００７３】
第３差動アンプ３９は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（−）に入力される第２参照電圧ＶｒｅｆＮとを差動増幅して第３増幅電圧Ｖ３９を出力する。なお、出力電圧Ｖｏｕｔが第３差動アンプ３９の入力ダイナミックレンジ内に収まっている場合には、非反転入力端（＋）に出力電圧Ｖｏｕｔを直接入力しても構わない。
【００７４】
このように、第２実施形態のリニア電源回路３０では、互いに並列接続された第１出力トランジスタ３１Ｐ（＝ＰＭＯＳＦＥＴ）と第２出力トランジスタ３１Ｎ（＝ＮＭＯＳＦＥＴ）が併用されており、各々の導通度を制御するための手段として、第１負帰還ループ（第１ゲートドライバ３２、及び、第１差動アンプ３３）と、第３負帰還ループ（第２ゲートドライバ３８、及び、第３差動アンプ３９）とが設けられている。
【００７５】
また、第１参照電圧ＶｒｅｆＰと第２参照電圧ＶｒｅｆＮは、いずれも共通の基準電圧Ｖｒｅｇを分圧することにより生成されており、かつ、第２参照電圧ＶｒｅｆＮは、第１参照電圧ＶｒｅｆＰよりもやや高い電圧値に設定されている。すなわち、第１差動アンプ３３を用いた第１負帰還ループは、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰと一致するように（＝出力電圧Ｖｏｕｔが第１目標値ＶｔｇＰと一致するように）、第１出力トランジスタ３１Ｐの導通度を制御する。一方、第３差動アンプ３９を用いた第３負帰還ループは、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰよりも僅かに高い第２参照電圧ＶｒｅｆＮと一致するように（＝出力電圧Ｖｏｕｔが第１目標値ＶｔｇＰよりも僅かに高い第２目標値ＶｔｇＮと一致するように）、第２出力トランジスタ３１Ｎの導通度を制御する。
【００７６】
以下では、第２実施形態を採用することの技術的意義について、リニア電源回路３０の動作説明と併せて詳述する。
【００７７】
図６〜図９は、それぞれ、第２実施形態のリニア電源回路３０における入力電圧Ｖｉｎ（破線）、出力電圧Ｖｏｕｔ（実線）、第１制御電圧ＧＰ（一点鎖線）、及び、第２制御電圧ＧＮ（二点鎖線）の挙動を示すタイムチャートである。なお、図６はＶｉｎ−Ｖｏｕｔ相関図であり、図７はＶｉｎ−ＧＰ相関図であり、図８はＶｉｎ−ＧＮ相関図であり、図９は図６〜図８を重ね合わせて描写したものである。
【００７８】
時刻ｔ２１以前において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの第１目標値ＶｔｇＰよりも低いときには、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰよりも低くなるので、第１増幅電圧Ｖ３３がハイレベルに振り切れる。従って、トランジスタ３２ａがフルオフ状態となり、第１制御電圧ＧＰがローレベル（０Ｖ）に張り付いた状態となる。その結果、第１出力トランジスタ３１Ｐがフルオン状態となるので、出力電圧Ｖｏｕｔとして入力電圧Ｖｉｎがほぼそのまま出力される。
【００７９】
また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの第１目標値ＶｔｇＰよりも低いときには、帰還電圧Ｖｆｂが第２参照電圧ＶｒｅｆＮよりも低くなるので、第３増幅電圧Ｖ３９がローレベルに振り切れる。従って、ＮＭＯＳＦＥＴ３８ａがフルオフ状態となり、第２制御電圧ＧＮがハイレベル（Ｖｉｎ）に張り付いた状態となる。ただし、この時点では、第２出力トランジスタ３１Ｎのゲート・ソース間電圧ＶｇｓＮ（＝ＧＮ−Ｖｏｕｔ）がほぼ０Ｖとなっているので、第２出力トランジスタ３１Ｎはオフ状態のままとなる。
【００８０】
その後、時刻ｔ２１において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの第１目標値ＶｔｇＰを上回ると、第１差動アンプ３３が平衡状態に至るので、出力電圧Ｖｏｕｔが第１目標値ＶｔｇＰに合わせ込まれる。この時点で、第１制御電圧ＧＰは、ローレベルから所定の電圧レベル（＝第１差動アンプ３３が平衡状態となる電圧レベル）まで跳ね上がり、その後、第１差動アンプ３３の働きにより、入力電圧Ｖｉｎに対して一定の電位差を維持したまま、入力電圧Ｖｉｎに追従して変化するようになる。
【００８１】
その後も入力電圧Ｖｉｎが上昇し、時刻ｔ２２において、第２出力トランジスタ３１Ｎのゲート・ソース間電圧ＶｇｓＮ（＝ＧＮ−Ｖｏｕｔ≒Ｖｉｎ−ＶｔｇＰ）がオンスレッショルド電圧ＶｔｈＮよりも高くなると、第２出力トランジスタ３１Ｎが導通し始める。このとき、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰよりも高くなるので、第１増幅電圧Ｖ３３がローレベルに振り切れる。その結果、トランジスタ３２ａがフルオンして、第１制御電圧ＧＰがハイレベル（Ｖｉｎ）に張り付いた状態となるので、第１出力トランジスタ３１Ｐがフルオフ状態となり、第１負帰還ループがその役目を終える。
【００８２】
一方、時刻ｔ２２以降、第３差動アンプ３９の働きにより、出力電圧Ｖｏｕｔと第２目標値ＶｔｇＮとが一致するように負帰還制御が掛かる。このとき、第２制御電圧ＧＮは、出力電圧Ｖｏｕｔに対して一定の電位差を維持した状態で安定する。
【００８３】
なお、第２目標値ＶｔｇＮを第１目標値ＶｔｇＰよりも高く設定することは必須であるが、余りに高く設定し過ぎると、時刻ｔ２２の前後における出力電圧Ｖｏｕｔの変動幅ΔＶ（＝ＶｔｇＮ−ＶｔｇＰ）が大きくなり、後段回路に悪影響を及ぼすおそれもある。これを鑑みると、変動幅ΔＶが適切な範囲内（例えば、第１差動アンプ３３及び第３差動アンプ３９のオフセット電圧以上であって数ｍＶ〜数十ｍＶ以下）に収まるように、第１参照電圧ＶｒｅｆＰと第２参照電圧ＶｒｅｆＮ（延いては第１目標値ＶｔｇＰと第２目標値ＶｔｇＮ）を適宜設定しておくことが望ましい。
【００８４】
ここで、第１出力トランジスタ３１Ｐと第２出力トランジスタ３１Ｎについて、各々の特性を再確認しておく。
【００８５】
第２出力トランジスタ３１Ｎを駆動するためには、最低でも「Ｖｉｎ≧Ｖｏｕｔ＋ＶｔｈＮ（ただしＶｔｈＮは第２出力トランジスタ３１Ｎのオンスレッショルド電圧）」という条件を満たす入力電圧Ｖｉｎが必要となる。一方、第１出力トランジスタ３１Ｐには、上記のような制約がなく、より低い入力電圧Ｖｉｎの供給を受けて駆動することが可能である。このように、低電圧駆動という面では、第２出力トランジスタ３１Ｎを用いるよりも第１出力トランジスタ３１Ｐを用いる方が有利である。
【００８６】
しかしながら、第１出力トランジスタ３１Ｐには、第２出力トランジスタ３１Ｎと比べて、負荷変動（特に出力電流Ｉｏｕｔの急峻な増大）に対する応答性が悪いという欠点がある。その理由は、第１ゲートドライバ３２と第２ゲートドライバ３８の構成差にある。
【００８７】
昨今における低消費電力化の要求により、第１ゲートドライバ３２の駆動電流（＝電流源３２ｃによって引き込まれる定電流Ｉｃ）は非常に小さい電流値（数μＡ）に設計されており、これを受けるプルアップ用の抵抗３２ｄも非常に高い抵抗値（数ＭΩ）に設計されている。また、先にも述べたように、出力段のパワートランジスタとして機能する第１出力トランジスタ３１Ｐは、リニア電源回路３０を形成する素子の中で最も電流能力が要求されるので、必然的にセル数が大きくなり、延いては、各セルに付随する寄生キャパシタＣｇｓ及びＣｇｄの合計容量値が大きくなる。そのため、第１制御電圧ＧＰの可変制御に際しては、第１出力トランジスタ３１Ｐに付随する寄生キャパシタＣｇｓ及びＣｇｄの充放電に時間を要することから、負荷変動に応じて第１出力トランジスタ３１Ｐの導通度を遅滞なく変化させることが難しい。
【００８８】
一方、第２出力トランジスタ３１Ｎの導通度を高めるためには、第２ゲートドライバ３８のＮＭＯＳＦＥＴ３８ａをオフして、入力電圧Ｖｉｎの入力端から抵抗３８ｂを介して第２出力トランジスタ３１Ｎのゲートに電荷を注入してやればよい。なお、抵抗３８ｂの抵抗値は、プルアップ用の抵抗３２ｄと異なり、十分に低い値（数十ｋΩ〜数百ｋΩオーダー）に設計することができる。従って、負荷変動に応じて第２出力トランジスタ３１Ｎの導通度を遅滞なく変化させることは比較的容易である。このように、負荷応答特性という面では、第１出力トランジスタ３１Ｐを用いるよりも第２出力トランジスタ３１Ｎを用いる方が有利である。
【００８９】
上記の特性に鑑み、第２実施形態のリニア電源回路３０では、出力トランジスタがＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのＯＲ出力とされており、かつ、各々の負帰還制御における出力電圧Ｖｏｕｔの目標値に若干の差違が付けられている。このような構成とすることにより、入力電圧Ｖｉｎの減電時（＝入力電圧ＶｉｎがＮＭＯＳＦＥＴの動作下限電圧を下回っているとき）には、ＰＭＯＳＦＥＴを用いた出力動作を行う一方、入力電圧Ｖｉｎの減電解消時には、特段の制御を要することなく、ＰＭＯＳＦＥＴを用いた出力動作からＮＭＯＳＦＥＴを用いた出力動作への自然な切り替わりを実現することができる。
【００９０】
すなわち、第２実施形態のリニア電源回路３０によれば、入力電圧Ｖｉｎの減電時には第１出力トランジスタ３１Ｐを用いることにより低電圧駆動を実現する一方、入力電圧Ｖｉｎの減電解消時には第２出力トランジスタ３１Ｎを用いることにより負荷応答性を高めて出力電圧Ｖｏｕｔのアンダーシュート（＝出力電圧Ｖｏｕｔが目標値ＶｔｇＰよりも低下してしまった状態）を抑制することが可能となる。
【００９１】
図１０は、出力電圧Ｖｏｕｔのアンダーシュート抑制効果を示したタイムチャートであり、上から順に、出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔの挙動が描写されている。なお、出力電圧Ｖｏｕｔの破線はＰＭＯＳＦＥＴ（第１出力トランジスタ３１Ｐ）を用いたときの出力挙動を示しており、出力電圧Ｖｏｕｔの実線はＮＭＯＳＦＥＴ（第２出力トランジスタ３１Ｎ）を用いたときの出力挙動を示している。
【００９２】
時刻ｔ３０において、リニア電源回路３０から負荷に流れる出力電流Ｉｏｕｔが急峻に増大した場合には、出力電圧Ｖｏｕｔを目標値に維持するために、出力トランジスタの導通度を遅滞なく高める必要がある。
【００９３】
なお、時刻ｔ３０の時点で、第１出力トランジスタ３１Ｐによる出力動作が行われていた場合には、第１出力トランジスタ３１Ｐの導通度を素早く変化させることができないので、出力電圧Ｖｏｕｔに大きなアンダーシュート（ないしはその後のオーバーシュート）を生じてしまう（破線を参照）。
【００９４】
一方、第２出力トランジスタ３１Ｎによる出力動作が行われていた場合には、第２出力トランジスタ３１Ｎの導通度を遅滞なく高めることができるので、出力電圧Ｖｏｕｔのアンダーシュートを大幅に抑制することが可能となる（実線を参照）。
【００９５】
＜リニア電源回路（第３実施形態）＞
図１１は、リニア電源回路３０の第３実施形態を示す回路図である。第３実施形態のリニア電源回路３０は、先の第１実施形態（図２）と第２実施形態（図５）を組み合わせたものであり、第１出力トランジスタ３１Ｐと、第２出力トランジスタ３１Ｎと、第１ゲートドライバ３２と、第１差動アンプ３３と、第２差動アンプ３４と、第１分圧部３５と、第２分圧部３６と、参照電圧生成部３７と、第２ゲートドライバ３８と、第３差動アンプ３９とを含む。なお、第１ゲートドライバ３２は、第１実施形態（図２）と同様の構成であり、参照電圧生成部３７は、第２実施形態（図５）と同様の構成である。
【００９６】
図１２〜図１５は、それぞれ、第３実施形態のリニア電源回路３０における入力電圧Ｖｉｎ（破線）、出力電圧Ｖｏｕｔ（実線）、第１制御電圧ＧＰ（一点鎖線）、及び、第２制御電圧ＧＮ（二点鎖線）の挙動を示すタイムチャートである。なお、図１２はＶｉｎ−Ｖｏｕｔ相関図であり、図１３はＶｉｎ−ＧＰ相関図であり、図１４はＶｉｎ−ＧＮ相関図であり、図１５は図１２〜図１４を重ね合わせて描写したものである。第３実施形態の挙動は、第１実施形態の挙動（図３Ｂ）と第２実施形態の挙動（図９）とを組み合わせたものとなる。
【００９７】
時刻ｔ４１以前において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの第１目標値ＶｔｇＰよりも低いときには、第２差動アンプ３４の働きにより、第１制御電圧ＧＰがローレベルに張り付かず入力電圧Ｖｉｎに追従して変化する。その結果、第１出力トランジスタ３１Ｐのフルオン状態が回避されるので、入力電圧Ｖｉｎの急変時におけるオーバーシュートを未然に抑制することができる。この点については、第１実施形態で詳述した通りである。
【００９８】
その後、時刻ｔ４１において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの第１目標値ＶｔｇＰを上回ると、第１差動アンプ３３が平衡状態に至るので、第１出力トランジスタ３１Ｐの制御主体が第２差動アンプ３４から第１差動アンプ３３に切り替わり、第１制御電圧ＧＰは、第１差動アンプ３３の働きにより、引き続き入力電圧Ｖｉｎに追従して変化する。
【００９９】
なお、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに追従して上昇しなくなると、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも常に高い状態となるので、第２差動アンプ３４で生成される第２増幅電圧Ｖ３４がハイレベルに振り切れる。その結果、トランジスタ３２ｂがフルオフ状態となり、第２負帰還ループがその役目を終える。
【０１００】
その後も入力電圧Ｖｉｎが上昇し、時刻ｔ４２において、第２出力トランジスタ３１Ｎのゲート・ソース間電圧ＶｇｓＮ（＝ＧＮ−Ｖｏｕｔ≒Ｖｉｎ−ＶｔｇＰ）がオンスレッショルド電圧ＶｔｈＮよりも高くなると、第２出力トランジスタ３１Ｎが導通し始める。このとき、帰還電圧Ｖｆｂが第１参照電圧ＶｒｅｆＰよりも高くなるので、第１増幅電圧Ｖ３３がローレベルに振り切れる。その結果、トランジスタ３２ａがフルオンして、第１制御電圧ＧＰがハイレベル（Ｖｉｎ）に張り付いた状態となるので、第１出力トランジスタ３１Ｐがフルオフ状態となり、第１負帰還ループもその役目を終える。
【０１０１】
最終的に、時刻ｔ４２以降、第３差動アンプ３９（延いては第３負帰還ループ）の働きにより、出力電圧Ｖｏｕｔと第２目標値ＶｔｇＮが一致するように負帰還制御が掛かる。このように、入力電圧Ｖｉｎの減電解消後には、第２出力トランジスタ３１Ｎによる出力動作が行われるので、出力電流Ｉｏｕｔの急変時におけるアンダーシュートを大幅に抑制することができる。この点については、第２実施形態で詳述した通りである。
【０１０２】
以上で説明した通り、第３実施形態のリニア電源回路３０によれば、第１実施形態の利点（入力変動に対する応答特性の向上）と、第２実施形態の利点（負荷変動に対する応答特性の向上）をいずれも享受することが可能となる。
【０１０３】
＜車両への適用＞
図１６は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）からバッテリ電圧Ｖｂａｔの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【０１０４】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【０１０５】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【０１０６】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【０１０７】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【０１０８】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１０９】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１１０】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１１１】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１１２】
なお、先に説明したリニア電源１は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。過渡特性が改善された先述のリニア電源１であれば、バッテリ電圧Ｖｂａｔ（先の入力電圧Ｖｉｎに相当）や負荷電流が急峻に変動した場合であっても、出力電圧Ｖｏｕｔのオーバーシュートやアンダーシュートの発生を抑制することができるので、電子機器Ｘ１１〜Ｘ１８の各部に適切な電力供給を行うことが可能である。
【０１１３】
もちろん、リニア電源１の適用対象は、車両Ｘに搭載される電子機器Ｘ１１〜Ｘ１８に限定されるものではなく、例えば、家電機器、携帯機器、または、ウェアラブル機器などの民生機器はもちろん、ロボットスーツや産業ロボットなどのロボット機器にも適用することが可能である。リニア電源１は、従来よりも幅広い入力電圧（低入力電圧〜高入力電圧）から所望の出力電圧を生成することができる。特に、高入力電圧ないし大電流を取り扱うほど、パワートランジスタの寄生キャパシタが大きくなり、オーバーシュートやアンダーシュートといった過渡特性が厳しくなるが、リニア電源１を搭載した電子機器であれば、その過渡特性を改善することが可能となる。
【０１１４】
＜その他の変形例＞
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳＦＥＴとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１５】
本明細書中に開示されているリニア電源回路は、例えば、車両に搭載される電子機器の電源手段として利用することが可能である。
【符号の説明】
【０１１６】
１    リニア電源ＩＣ
２    分圧回路
１０    プリレギュレータ回路
２０    基準電圧生成回路
３０    リニア電源回路
３１Ｐ    第１出力トランジスタ（ＰＭＯＳＦＥＴ）
３１Ｎ    第２出力トランジスタ（ＮＭＯＳＦＥＴ）
３２    第１ゲートドライバ
３２ａ、３２ｂ    ｐｎｐ型バイポーラトランジスタ
３２ｃ    電流源
３２ｄ    抵抗
３３    第１差動アンプ
３４    第２差動アンプ
３５    第１分圧部
３５ａ、３５ｂ    抵抗
３６    第２分圧部
３６ａ、３６ｂ    抵抗
３７    参照電圧生成部
３７ａ、３７ｂ、３７ｃ    抵抗
３８    第２ゲートドライバ
３８ａ    ＮＭＯＳＦＥＴ
３８ｂ    抵抗
３９    第３差動アンプ
Ｃｉｎ    入力平滑キャパシタ
Ｃｏｕｔ    出力平滑キャパシタ
Ｒ１、Ｒ２    抵抗
Ｔ１〜Ｔ３    外部端子
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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