(57)【特許請求の範囲】
【請求項１】
半導体基板の表面において半導体結晶で、少なくとも１つのナノドット及び少なくとも１つのナノピットのうちの少なくとも一方を形成するか否かによりデジタルデータを記憶する記憶媒体であって、
上記ナノドット又は上記ナノピットを隣接する２本のビット線の間であってワード線上に形成し、
上記ナノドット又は上記ナノピットを形成するか否かにより変化する少なくとも２本のビット線とワード線との間の容量の変化を検出してデジタルデータを読み出すデータ読出回路を備え、
上記半導体基板及び上記データ読出回路を保護膜を用いて密封されて構成されたことを特徴とする記憶媒体。
【請求項２】
上記データ読出回路は、上記ナノドット又は上記ナノピットを形成するか否かにより変化する少なくとも２本のビット線及び半導体基板とワード線との間の容量の変化を検出してデジタルデータを読み出すことを特徴とする請求項１記載の記憶媒体。
【請求項３】
半導体基板の表面において、少なくとも１つのナノドットを形成するか否かによりデジタルデータを記憶する記憶媒体であって、
ビット線に接続されかつ厚さ方向に延在してワード線に対向する導体により上記ナノドットを形成し、
上記ナノドットを形成するか否かにより変化する上記ナノドットとワード線との間の容量の変化を検出してデジタルデータを読み出すデータ読出回路を備え、
上記半導体基板及び上記データ読出回路を保護膜を用いて密封されて構成されたことを特徴とする記憶媒体。
【請求項４】
半導体基板の表面において、ナノドット及びナノピットの少なくとも一方を形成するか否かにより発生する、少なくともビット線とワード線間の容量の変化を検出して記憶媒体のデジタルデータを読み出すデータ読出回路であって、
読み出しすべきデジタルデータのワード線を駆動パルス信号で駆動し、当該デジタルデータのビット線で読み出される読出パルス信号を時間積分し、時間積分された積分出力信号に基づいてデジタルデータの値を判定して読み出すことを特徴とするデータ読出回路。
【請求項５】
上記記憶媒体は請求項１〜３のうちのいずれか１つに記載の記憶媒体であることを特徴とする請求項４記載のデータ読出回路。
【請求項６】
半導体基板の表面において、ナノドット及びナノピットの少なくとも一方を形成するか否かにより発生する、少なくともビット線とワード線間の容量の変化を検出して記憶媒体のデジタルデータを読み出すデータ読出回路のためのデータ符号化方法であって、
１本のビット線に対して書き込むデジタルデータの複数の値の各総数を互いに実質的に同一にするように符号化することを特徴とする符号化方法。
【請求項７】
複数のビット線のうち両端のビット線を記憶すべきデジタルデータとは関係のないダミービット線とし、
複数のワード線のうち両端のワード線を記憶すべきデジタルデータとは関係のないダミーワード線としたことを特徴とする請求項６記載の符号化方法。
【請求項８】
上記記憶媒体は請求項１〜３のうちのいずれか１つに記載の記憶媒体であることを特徴とする請求項６又は７記載の符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半永久的にデータを記憶することができる長期保存型記憶媒体と、上記記憶媒体に対してデータを記憶するためのデータ符号化方法と、上記記憶媒体からデータを読み出すためのデータ読出回路とに関する。
【背景技術】
【０００２】
近年の電子情報通信機器の目覚しい発展により、人類が生み出すデジタルデータは、２０１２年には年間約３ゼタ（＝１０の２１乗）バイトにまで爆発的に増加しており、２０２０年には年間４０ゼタバイトにまで達すると予測されている。これらのデジタルデータには、文化財、科学、個人、行政データのように、劣化や改竄なく後世へと継承すべき貴重な情報が膨大に含まれている。
【０００３】
しかし、現在のデジタルデータの主要な記憶装置であるハードディスクドライブ（ＨＤＤ）やソリッドステートドライブ（ＳＳＤ）の寿命は、数１０年程度であり、これらのデジタル情報資産を単独の装置で恒久保存することはできない。記憶装置の多重化と数年単位の定期的なデータ移行（マイグレーション）を繰り返すとしても、保存すべき情報量が膨大なため、莫大なコストが必要となり、経済的にも恒久保存は非常に困難である。今日、貴重かつ膨大なデジタル情報資産は消失の危険性を孕んでおり、これを回避するためには、マイグレーションの不要な１，０００年を超えるような超長寿命の高密度でかつ大容量な恒久保存メモリが必要である。
【０００４】
発明者らは、完全封止型の恒久保存メモリの基本構造を世界に先駆けて開発した。半導体メモリへの給電と通信を誘導結合により非接触に行うことで、安定膜によるメモリの完全封止を可能にした。酸素や水分の浸入を抑えて酸化や腐食を防止することで、メモリの長寿命化を可能とする。この技術は、恒久保存メモリの外部インターフェースの基本技術として知られている（例えば、特許文献１、非特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１０／１４３５３８号パンフレット
【非特許文献】
【０００６】
【非特許文献１】Ｙ．  Ｙｕａｎ  ｅｔ  ａｌ．，  “Ｄｉｇｉｔａｌ  Ｒｏｓｅｔｔａ  Ｓｔｏｎｅ：  Ａ  Ｓｅａｌｅｄ  Ｐｅｒｍａｎｅｎｔ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｐｏｗｅｒ  ａｎｄ  Ｄａｔａ  Ｌｉｎｋ，”  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔ，  ｐｐ．  ２６−２７，  Ｊｕｎｅ  ２００９．
【非特許文献２】Ｎ．  Ｍｉｕｒａ  ｅｔ  ａｌ．，  “Ａ  ６ｎＷ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｗａｋｅ−Ｕｐ  Ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｓｔａｎｂｙ  Ｐｏｗｅｒ  ｏｆ  Ｎｏｎ−Ｃｏｎｔａｃｔ  Ｍｅｍｏｒｙ  Ｃａｒｄ  ｂｙ  ５００ｘ，”  ＩＥＥＥ  ＩＳＳＣＣ，  ｐｐ．  ２１４−２１５，  Ｆｅｂｒｕａｒｙ  ２０１３．
【非特許文献３】Ｎ．  Ｍｉｕｒａ  ｅｔ  ａｌ．，  “Ａ  １ｍｍ−Ｐｉｔｃｈ  ８０ｘ８０−Ｃｈａｎｎｅｌ  ３２２Ｈｚ−Ｆｒａｍｅ−Ｒａｔｅ  Ｔｏｕｃｈ  Ｓｅｎｓｏｒ  ｗｉｔｈ  Ｔｗｏ−Ｓｔｅｐ  Ｄｕａｌ−Ｍｏｄｅ  Ｃａｐａｃｉｔａｎｃｅ  Ｓｃａｎ，”  ＩＥＥＥ  ＩＳＳＣＣ，  ｐｐ．２１６−２１７，  Ｆｅｂｒｕａｒｙ  ２０１４．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の従来技術に係る記憶媒体は、信頼性が比較的低く、半永久的にかつ高密度でデータを記録することができなかった。
【０００８】
本発明の第１の目的は以上の問題点を解決し、従来技術に比較して信頼性が高く、半永久的にかつ高密度でデータを記録することができる記憶媒体を提供することにある。
【０００９】
また、本発明の第２の目的は、従来技術に比較して高い信頼性で高精度で上記記憶媒体に対してデータを記憶するためのデータ符号化方法と、従来技術に比較して高い信頼性で高精度でかつ高速で上記記憶媒体からデータを読み出すためのデータ読出回路とを提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る記憶媒体は、半導体基板の表面において半導体結晶で、少なくとも１つのナノドット及び少なくとも１つのナノピットのうちの少なくとも一方を形成するか否かによりデジタルデータを記憶する記憶媒体であって、
上記ナノドット又は上記ナノピットを隣接する２本のビット線の間であってワード線上に形成し、
上記ナノドット又は上記ナノピットを形成するか否かにより変化する少なくとも２本のビット線とワード線との間の容量の変化を検出してデジタルデータを読み出すデータ読出回路を備え、
上記半導体基板及び上記データ読出回路を保護膜を用いて密封されて構成されたことを特徴とする。
【００１１】
上記記憶媒体において、上記データ読出回路は、上記ナノドット又は上記ナノピットを形成するか否かにより変化する少なくとも２本のビット線及び半導体基板とワード線との間の容量の変化を検出してデジタルデータを読み出すことを特徴とする。
【００１２】
第２の発明に係る記憶媒体は、半導体基板の表面において、少なくとも１つのナノドットを形成するか否かによりデジタルデータを記憶する記憶媒体であって、
ビット線に接続されかつ厚さ方向に延在してワード線に対向する導体により上記ナノドットを形成し、
上記ナノドットを形成するか否かにより変化する上記ナノドットとワード線との間の容量の変化を検出してデジタルデータを読み出すデータ読出回路を備え、
上記半導体基板及び上記データ読出回路を保護膜を用いて密封されて構成されたことを特徴とする。
【００１３】
第３の発明に係るデータ読出回路は、少なくともビット線とワード線間の容量の変化を検出して記憶媒体のデジタルデータを読み出すデータ読出回路であって、
読み出しすべきデジタルデータのワード線を駆動パルス信号で駆動し、当該デジタルデータのビット線で読み出される読出パルス信号を時間積分し、時間積分された積分出力信号に基づいてデジタルデータの値を判定して読み出すことを特徴とする。
【００１４】
上記データ読出回路において、上記記憶媒体は第１〜第３の発明に係る記憶媒体のうちのいずれか１つに記載の記憶媒体であることを特徴とする。
【００１５】
第４の発明に係る符号化方法は、少なくともビット線とワード線間の容量の変化を検出して記憶媒体のデジタルデータを読み出すデータ読出回路のためのデータ符号化方法であって、
１本のビット線に対して書き込むデジタルデータの複数の値の各総数を互いに実質的に同一にするように符号化することを特徴とする。
【００１６】
上記符号化方法において、複数のビット線のうち両端のビット線を記憶すべきデジタルデータとは関係のないダミービット線とし、
複数のワード線のうち両端のワード線を記憶すべきデジタルデータとは関係のないダミーワード線としたことを特徴とする。
【００１７】
また、上記符号化方法において、上記記憶媒体は第１〜第３の発明に係る記憶媒体のうちのいずれか１つに記載の記憶媒体であることを特徴とする。
【発明の効果】
【００１８】
従って、本発明によれば、従来技術に比較して信頼性が高く、半永久的にかつ高密度でデータを記録することができ記憶媒体を提供できる。また、従来技術に比較して高い信頼性で高精度で上記記憶媒体に対してデータを記憶するためのデータ符号化方法と、従来技術に比較して高い信頼性で高精度でかつ高速で上記記憶媒体からデータを読み出すためのデータ読出回路とを提供できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る長期保存型記憶媒体１０の全体構成を示す分解斜視図である。
【図２】図１の半導体基板１１の詳細構成を示す斜視図である。
【図３】図１の長期保存形記憶媒体１０におけるデータの記憶状態及び読み出し方法を示す縦断面図である。
【図４】図１の回路層２０の詳細構成を示す透視平面図である。
【図５Ａ】図１の長期保存型記憶媒体１０に対してデータを記憶するときの符号化方法Ａを示すテーブルである。
【図５Ｂ】図１の長期保存型記憶媒体１０に対してデータを記憶するときの符号化方法Ｂを示すテーブルである。
【図６】図１の長期保存型記憶媒体１０からデータを読み出すときのデータ読出回路３０の構成を示すブロック図である。
【図７】図６のデータ読出回路３０における各信号を示すタイミングチャートである。
【図８】本発明の変形例に係る長期保存型記憶媒体１０Ａにおけるデータの記憶状態及び読み出し方法を示す縦断面図である。
【発明を実施するための形態】
【００２０】
図１は本発明の一実施形態に係る長期保存型記憶媒体１０の全体構成を示す分解斜視図である。また、図２は図１の半導体基板１１の詳細構成を示す斜視図である。
【００２１】
本実施形態に係る研究は、これまでの研究をさらに進めて、恒久保存メモリの核となる恒久記憶媒体の素子構造とそのデータ読出回路を開拓するものである。記憶方式として、磁性体の磁化方向（ＨＤＤ(Hard Disk Drive)の場合）、トランジスタ浮遊ゲート内の電荷量（半導体ドライブ（ＳＳＤ(Solid State Drive)という。）の場合）、相変化による抵抗値（ＰＲＡＭ（Parameter Random Access Memory）の場合）等を用いる方法があるが、あらゆる電磁気的な記憶方式と比較しても、最も単純かつ確実な恒久保存のための記憶方法は、安定結晶体への物理的な刻印である。従来技術に係る石英ガラスメモリは、フェムト秒レーザにより形成する石英ガラス結晶中のピット（穴）の有無にデジタル情報を記録するもので、メモリ寿命は数億年とも予測されている。しかし、この石英ガラスメモリの記憶密度は現在のＨＤＤやＳＳＤの三桁以下と低い。また、メモリの読み出しが顕微鏡を用いたピットの画像認識であるため、読み出し速度が極めて遅いという問題点があった。
【００２２】
本発明に係る実施形態は以上の問題点を解決し、デジタル情報資産の偽造や改竄を防止し長期間に渡り、データをセキュアに保存するための長期保存メモリ（記憶装置）に関するものである。高密度な長期記憶素子構造と長期信頼性を向上するメモリデータ符号化方式及び記憶読出回路技術を発明した。具体的には、
（１）例えばシリコンにてなる半導体基板１１の表面に形成する構造体の凹凸形状を用いた記憶媒体１０の素子構造（図１及び図２）、
（２）高感度の容量検出回路による構造体凹凸形状からのデータ読出回路３０（図６）、
（３）及び記憶読み出し精度を高めて長期信頼性を向上する保存のデータ符号化方法（図５Ａ及び図５Ｂ）
である。
【００２３】
図１において、長期保存型記憶媒体１０は、例えばシリコンにてなる半導体基板１１上に、データ読出回路３０を含む回路層２０を形成して記憶媒体１０の筐体内に保護膜１２を用いて密封することで構成される。
【００２４】
図２において、半導体基板１１という安定結晶体表面に、例えば直径が数１０ナノメートル〜数ナノメートルなどのナノメートル（ｎｍ）サイズ（好ましくは、直径が２０ナノメートル以下のサイズ）の例えば円形孔であるナノピット１３、例えば半球形状のこぶであるナノドット１４等のナノ構造体を所定の間隔ｄ（上記直径の２〜１０倍程度）で形成してデータ情報を高密度に恒久保存し、同じ半導体基板１１上に集積した、回路層２０のデータ読出回路３０内の高感度の容量検出回路で凹凸の形状を電気的に検出して、大容量の保存情報を高速に読み出すことを特徴としている。
【００２５】
図３は図１の長期保存形記憶媒体１０におけるデータの記憶状態及び読み出し方法を示す縦断面図である。また、図４は図１の回路層２０の詳細構成を示す透視平面図である。
【００２６】
図３に示すように、半導体基板１１の表面に形成したナノ構造体の有無によるワード線ＷＬｎとビット線ＢＬｍ〜ＢＬｍ＋３間の電界Ｅの変化を容量検出回路により検出する。図３において、半導体基板１１の表面上に保護膜１５が形成された後、保護膜２５上にビット線ＢＬｍ〜ＢＬｍ＋３が形成される。さらに、その上に保護膜１６を介してワード線ＷＬｎがビット線ＢＬｍ〜ＢＬｍ＋３と直交するように形成される。ここで、保護膜１５からワード線ＷＬｎまでの構成により回路層２０が形成される。
【００２７】
ナノ構造体は、例えばデータ「−１」に対応するナノピット１３と、例えばデータ「＋１」に対応するナノドット１４と、例えばデータ「０」に対応するナノ構造体なしの３つの状態を含む。ナノ構造体は、例えば光近接効果補正技術、電子ビームナノリソグラフィ、ナノインプリント技術等により、ｎｍ精度でのシリコン加工が可能となっており、最新の集積回路プロセスでは、加工精度は２０ｎｍ以下に達している。これらの加工技術を用いて、シリコン基板表面に数十ｎｍピッチで高密度に、ナノピット１３やナノドット１４などのナノ構造体を形成することができる。また、ナノピット１３やナノドット１４の共存及び加工深さや加工高さを制御することにより多値保存メモリセルの構成も可能であり、さらなる高密度化が可能である。ナノ構造体（１３又は１４）の形成位置は、図４に示すように、互いに隣接する２つのビット線間であってワード線上に配置することによって、ワード線からビット線間に到達する電界Ｅがナノ構造体の有無によって大きく変化するように工夫できる。
【００２８】
図３の構造例において、ナノピット１３の電界をＥ（−１）とし、構造体なしの電界をＥ（０）とし、ナノドット１４の電界をＥ（＋１）としたとき、Ｅ（＋１）＞Ｅ（０）＞Ｅ（−１）であり、互いに構造が異なる各ナノ構造体において電界Ｅが異なり、ビット線とワード線間の容量が同様に異なるので、その読出電圧の変化を検出することで、三値データを区別して検出することができる。なお、ナノピット１３の容量（２本のビット線とワード線間の容量をいい、以下同様である）をＣ（−１）とし、構造体なしの容量をＣ（０）とし、ナノドット１４の容量をＣ（＋１）としたとき、Ｃ（＋１）＞Ｃ（０）＞Ｃ（−１）であり、読出電圧も同様の関係となる。
【００２９】
なお、図３において、構造体なしの容量Ｃ（０）については、ビット線とワード線間のみならず、図３に示すように、ワード線と半導体基板１１との容量も考慮してもよい。また、ナノドット１４の容量Ｃ（＋１）については、ビット線とワード線間のみならず、図３に示すように、ワード線と半導体基板１１との間の容量も考慮してもよい。この場合は、図８のデータ読出回路３０において、ワード線と半導体基板１１との間の読出パルス信号の電圧を検出できるように構成する。
【００３０】
また、図４において、後述するように、両端のビット線ＢＬ０，ＢＬ４が後述するダミービット線とし、両端のワード線ＷＬ０，ＷＬ５が後述するダミーワード線とすることもできる。
【００３１】
データの読み出しは、両隣の構造体の有無をペアとして行う。片側の構造体は隣のビット線の片側の構造体情報を保有しているため、保存ビット数が半減するわけではない。ビット線列の左右の終端は、ダミービット線（図４において、ＢＬ０，ＢＬ４）により行い、終端ビット線での寄生容量にアンバランスが生じるのを回避する。さらに、保存データを符号化することにより、保存データに依存する各ビット線での寄生容量のアンバランスを回避する。
【００３２】
図５Ａは図１の長期保存型記憶媒体１０に対してデータを記憶するときの符号化方法Ａを示すテーブルである。また、図５Ｂは図１の長期保存型記憶媒体１０に対してデータを記憶するときの符号化方法Ｂを示すテーブルである。ここで、図５Ａはダミービット線がない場合で、図５Ｂはダミービット線がある場合である。
【００３３】
容量検出の精度を高めるには、各ビット線の寄生容量を均一に揃える必要がある。このために、図５Ａ及び図５Ｂに示すように、各ビット線下のナノ構造体の凹凸の発生頻度を均一化する符号化を行う。ｎビットの例では、二値データ「１」又は「０」の発生頻度は、ｎ／２ビットであり、この場合、保存可能データ列は、完全ランダムの場合から大幅に低減する。左右のダミービット線（図５Ｂ）は、終端の影響を避けるために必要であり、このダミービットを符号化に組み込むことにより保存可能データ列を増加することができる。
【００３４】
図５Ａの符号化方法Ａでは、ダミービット線を用いず、データ「１」、「０」の発生頻度がそれぞれ２であるように符号化している。図５Ｂの符号化方法Ｂでは、２本のダミービット線を用いてデータ「１」、「０」の発生頻度がそれぞれ３であるように符号化している。すなわち、両端の２本のダミービット線を用いて偶数（２ｎ）ビットの例では、二値データ「１」、「０」の発生頻度はそれぞれ、ｎビットとなるように符号化する。しかし、本発明はこれに限らず、片端の１本のダミービット線を用いて奇数（２ｎ＋１）ビットの例では、二値データ「１」、「０」の発生頻度はそれぞれ、ｎビットとなるように符号化してもよい。従って、本発明では、要約すると、ダミービット線を用いず、もしくは片端１本又は両端２本のダミービット線を用いて１つのデータ情報に対して例えば二値データ「１」、「０」の発生頻度がそれぞれ互いに同一となるように符号化してもよい。なお、二値データは互いに異なる２個の第１の値及び第２の値を用いてもよい。
【００３５】
なお、図３のナノ構造体のごとく三値データを用いるときは、ダミービット線を用いず、もしくは片端１本又は両端２本のダミービット線を用いて１つのデータ情報に対して例えば三値データ「１」、「０」、「＋１」の発生頻度が互いに同一となるように符号化してもよい。なお、三値データは互いに異なる３個の第１〜第３の値を用いてもよい。
【００３６】
図５Ａの符号化法Ａにおいて、４ビットの５つの状態値を４ビットの符号化データで表しているが、例えば、４ビットの２４個の状態値のすべてを符号化データで表すためには、例えば７ビットの符号化データを必要とする。
【００３７】
図６は図１の長期保存型記憶媒体１０からデータを読み出すときのデータ読出回路３０の構成を示すブロック図である。また、図７は図６のデータ読出回路３０における各信号を示すタイミングチャートである。
【００３８】
上述のナノ構造体の有無による電界の変化を読み出すには所定の相互容量検出回路を用いる。これは、ナノ構造体の有無により変化するワード線ビット線間の相互容量の変化を検出するものである。
【００３９】
図６において、データ読出回路３０は、図１〜図４の記憶媒体１０のメモリコア４０に記録されたデジタルデータを読み出すための回路であって、メモリコア４０において互いに直交する複数のビット線ＢＬ０〜ＢＬＭ及び複数のワード線ＷＬ０〜ＷＬＮが形成されている。データ読出回路３０は、外部制御回路に接続され、各信号を伝送するための端子Ｔ１〜Ｔ７と、ビット線選択回路４１と、ワード線選択回路４２と、ワード線ドライバ４３と、積分器４５と、サンプルホールド回路４６と、判定回路４７とを備えて構成される。
【００４０】
ビット線選択回路４１は、複数のビット線ＢＬ０〜ＢＬＭに接続され、端子Ｔ２を介して入力されるビット線選択信号に基づいて、複数のビット線ＢＬ０〜ＢＬＭのうちの１つのビット線を選択する。また、ワード線選択回路４２は、複数のワード線ＷＬ０〜ＷＬＮに接続され、端子Ｔ１を介して入力されるワード線選択信号に基づいて、複数のワード線ＷＬ０〜ＷＬＮのうちの１つのワード線を選択する。さらに、ワード線ドライバ４３は、ワード線選択回路４２に接続され、選択されたワード線に対して電界印加のための所定の駆動パルス信号（端子Ｔ３を介して入力される）の電圧を増幅して印加する。
【００４１】
信号増幅器４４は、メモリコア４０からビット線選択回路４１を介して出力される読出パルス信号を増幅する。積分器４５は、信号増幅器４４からの読出パルス信号を、端子Ｔ４を介して入力されるマスク信号が示す積分期間において時間積分して積分出力信号を出力する。サンプルホールド回路４６は、端子Ｔ５を介して入力されるサンプル信号に基づいて、上記積分出力信号をサンプルホールドしてサンプルホールド後の信号を出力する。判定回路４７は、端子Ｔ６に入力される判定実行信号に基づいて、サンプルホールド後の信号についてデジタルデータの値を判定して判定結果の値を示す信号を端子Ｔ７を介して出力する。
【００４２】
次いで、図６のデータ読出回路３０の動作について図６及び図７を参照して以下に説明する。
【００４３】
図６において、記憶媒体１０のメモリコア４０のワード線ＷＬ０〜ＷＬＮ及びビット線ＢＬ０〜ＢＬＭに対してそれぞれ選択回路４２，４１が設けられ、選択されたワード線を駆動パルス信号によりワード線ドライバ４３で駆動する。ビット線上に駆動パルス信号の立ち上がり立下りに応じて正負の読出受信パルス信号の電圧が発生する。この電圧の振幅ＶＣは、ビット線とワード線間の相互容量に比例する。読出パルス信号の電圧を初段の信号増幅器４４で増幅したのちに積分器４５によってマスク信号が示す積分期間で時間積分する。相互容量の値に応じて積分後の積分出力信号の電圧が変化する。この積分出力信号をサンプルホールド回路４６にてサンプルホールドした後、その電圧値から保存されたデジタルデータを判定回路４７により判定する。ただし、読出パルス信号は、正負のペアで発生するため、片側の読出パルス信号のみを積分するようにマスク信号を積分器４５に与えるか、積分方向を反転させるようなクロック信号を与えて、電圧の振幅ＶＣの差を大きく積分出力に反映できるように工夫が必要である。
【００４４】
図８は本発明の変形例に係る長期保存型記憶媒体１０Ａにおけるデータの記憶状態及び読み出し方法を示す縦断面図である。メモリコア４０の構造としては、ビット線とワード線間にナノ構造体を形成する図８のような構造も考えられる。図３の基本構造と同様にビット線とワード線間を多層のナノ構造体構造にすることにより保存メモリの多値化も可能である。
【００４５】
図８において、半導体基板１１Ａ上に保護膜１７が形成された後、互いに所定の間隔を有して複数のビット線ＢＬｍ〜ＢＬｍ＋３が形成される。次いで、これらの上に、保護膜１８を形成する。ここで、ナノドット１４Ａを形成する位置（例えばビット線ＢＬｍ＋２）上に保護膜１８を厚さ方向に延在する例えば円柱形状のビアを形成して当該ビアに導体を充填することで、ビット線ＢＬｍ＋２に接続されたビア導体３１を形成する。ビア導体３１の上頭部にワード線ＷＬｎに対向するように例えば矩形柱形状のナノドット導体３２を形成することで、図３のナノドット１４に対応し、ビア導体３１及びナノドット導体３２にてなるナノドット１４Ａを形成する。そして、保護膜１８上に保護膜１９を形成した後、ビット線ＢＬｍ〜ＢＬＭ＋３と直交するようにワード線ＷＬｎを形成する。これにより、記憶媒体１０Ａの記憶素子構造を構成できる。
【００４６】
図８の構造例において、構造体なしの電界をＥ（０）とし、ナノドット１４Ａの電界をＥ（＋１）としたとき、Ｅ（＋１）＞Ｅ（０）であり、互いに構造が異なる各ナノ構造体において電界Ｅが異なり、ナノドット導体３２とワード線間の容量が同様に異なるので、その読出電圧の変化を検出することで、二値データを区別して検出することができる。構造体なしの容量（ナノドット導体３２（すなわち、ナノドット１４）とワード線間の容量をいい、以下同様である）をＣ（０）とし、ナノドット１４Ａの容量をＣ（＋１）としたとき、Ｃ（＋１）＞Ｃ（０）であり、読出電圧も同様の関係となる。
【００４７】
以上の実施形態及び変形例によれば、以下の特有の作用効果を有する。
（１）保護膜１２により保護された半導体ウエハの半導体基板１１の表面においてナノドット又はナノピットを形成することで凹凸ナノ構造体を形成してデジタルデータを半永久的に記録して保存することができる。
（２）記録してデジタルデータは互いに異なる各ナノ構造体における、ビット線とワード線との間の電界又は容量の違いによりきわめて簡単に電気的に並列に高速で読み出すことができる。
（３）ＤＲＡＭとは異なり、各ナノ構造体に選択用トランジスタを用いず、ビット線とワード線の選択のみで、電界又は容量の変化により高密度でメモリデータを保存することが可能である。
（４）１ビット線に対して書き込むデジタルデータの二値データ又は三値データなどのデジタルデータの各値の総数を互いに実質的に同一にしてバランス化さセル符号化を行うことで、各ビット線当たりの寄生容量を均一化させることができ、ワード線駆動時のワード線とビット線間の相互容量の変化を強調して、記録されたデジタルデータを高精度で検出することができる。
【００４８】
なお、以上の実施形態において、保護膜１２，１５〜１９については例えばＳｉＮ又はＳｉＯ２にて形成することができる。
【００４９】
図３の実施形態において、ナノピット１３と、ナノ構造体なしと、ナノドット１４とで三値データを表現して記憶しているが、本発明はこれに限らず、ナノピット１３と、ナノ構造体なしとで二値データを表現して記憶してもよい。また、ナノドット１４と、ナノ構造体なしとで二値データを表現して記憶してもよい。
【産業上の利用可能性】
【００５０】
以上詳述したように、本発明によれば、従来技術に比較して信頼性が高く、半永久的にかつ高密度でデータを記録することができ記憶媒体を提供できる。また、従来技術に比較して高い信頼性で高精度で上記記憶媒体に対してデータを記憶するためのデータ符号化方法と、従来技術に比較して高い信頼性で高精度でかつ高速で上記記憶媒体からデータを読み出すためのデータ読出回路及び方法とを提供できる。
【符号の説明】
【００５１】
１０，１０Ａ…長期保存型記憶媒体、
１１，１１Ａ…半導体基板、
１２…保護膜、
１３…ナノピット、
１４，１４Ａ…ナノドット、
１５〜１９…保護膜、
２０，２０Ａ…回路層、
３０…データ読出回路、
３１…ビア導体、
３２…ナノドット導体、
４０…メモリコア、
４１…ビット線選択回路、
４２…ワード線選択回路、
４３…ワード線ドライバ、
４４…信号増幅器、
４５…積分器、
４６…サンプルホールド回路、
４７…判定回路、
ＢＬ０〜ＢＬＭ…ビット線、
Ｔ１〜Ｔ７…端子、
ＷＬ０〜ＷＬＮ…ワード線。
【図１】
0006558693.tif 000002
【図２】
0006558693.tif 000003
【図３】
0006558693.tif 000004
【図４】
0006558693.tif 000005
【図５Ａ】
0006558693.tif 000006
【図５Ｂ】
0006558693.tif 000007
【図６】
0006558693.tif 000008
【図７】
0006558693.tif 000009
【図８】
0006558693.tif 000010