(57)【特許請求の範囲】
【請求項１】
周波数が可変の第１クロックおよび前記第１クロックと周波数が同じで位相の異なる第２クロックを発生する発振器と、
入力データと前記第１クロックの位相関係および周波数関係に応じて、前記入力データと前記第１クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記入力データと前記第１クロックの位相関係に応じて前記発振器を制御する制御部と、
前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
前記入力データと前記第２クロックの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、
前記クロック位相検出信号または前記周波数位相信号を利用し、前記入力データと前記第１クロックの立下りエッジが同期する正常ロック状態と、前記入力データと前記第１クロックの立上りエッジが同期する逆相ロック状態と、前記入力データと前記第１クロックの周波数が異なる周波数差状態と、を検出する状態検出回路と、
前記周波数位相信号を、前記周波数差状態において前記制御部へ供給し、前記正常ロック状態および前記逆相ロック状態において前記制御部へ供給しないように切り替えるセレクタと、を有することを特徴とする信号再生回路。
【請求項２】
前記第２クロックは、前記第１クロックに対して９０度位相が異なる請求項１に記載の信号再生回路。
【請求項３】
前記状態検出回路は、
前記クロック位相検出信号から低周波成分を抽出するローパスフィルタと、
前記ローパスフィルタの出力が、中間レベルを含む所定のレベル範囲内であるか検出する演算回路と、を有し、
前記ローパスフィルタの出力が、前記所定のレベル範囲内である時に前記周波数差状態であると判定し、前記所定のレベル範囲外である時に前記正常ロック状態または前記逆相ロック状態であると判定する請求項１または２に記載の信号再生回路。
【請求項４】
前記状態検出回路は、
前記周波数位相信号から低周波成分を抽出するローパスフィルタと、
前記ローパスフィルタの出力が、中間レベルを含む所定のレベル範囲外であるか検出する演算回路と、を有し、
前記ローパスフィルタの出力が、前記所定のレベル範囲外である時に前記周波数差状態であると判定し、前記所定のレベル範囲内である時に前記正常ロック状態または前記逆相ロック状態であると判定する請求項１または２に記載の信号再生回路。
【請求項５】
受信した入力データからクロックを再生し、再生したクロックにより前記入力データを取り込む信号再生回路を有する電子装置であって、
前記信号再生回路は、
周波数が可変の第１クロックおよび前記第１クロックと周波数が同じで位相の異なる第２クロックを発生する発振器と、
入力データと前記第１クロックの位相関係および周波数関係に応じて、前記入力データと前記第１クロックが同期するように前記発振器を制御するフィードバック回路と、を有し、
前記フィードバック回路は、
前記入力データと前記第１クロックの位相関係および周波数関係に応じて前記発振器を制御する制御部と、
前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成する第１位相検出回路と、
前記入力データと前記第２クロックの位相関係に応じてクロック位相検出信号を生成する第２位相検出回路と、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成する周波数位相検出回路と、
前記クロック位相検出信号または前記周波数位相信号を利用し、前記入力データと前記第１クロックの立下りエッジが同期する正常ロック状態と、前記入力データと前記第１クロックの立上りエッジが同期する逆相ロック状態と、前記入力データと前記第１クロックの周波数が異なる周波数差状態と、を検出する状態検出回路と、
前記周波数位相信号を、前記周波数差状態において前記制御部へ供給し、前記正常ロック状態および前記逆相ロック状態において前記制御部へ供給しないように切り替えるセレクタと、を有することを特徴とする電子装置。
【請求項６】
受信した入力データからクロックを再生する信号再生方法であって、
周波数が可変の第１クロックおよび前記第１クロックと周波数が同じで位相の異なる第２クロックを発生し、
前記入力データと前記第１クロックの位相関係に応じてクロック位相制御信号を生成し、
前記入力データと前記第２クロックの位相関係に応じてクロック位相検出信号を生成し、
前記クロック位相制御信号と前記クロック位相検出信号を比較し、前記入力データと前記第１クロックの周波数関係を示す周波数位相信号を生成し、
前記クロック位相検出信号または前記周波数位相信号を利用し、前記入力データと前記第１クロックの立下りエッジが同期する正常ロック状態と、前記入力データと前記第１クロックの立上りエッジが同期する逆相ロック状態と、前記入力データと前記第１クロックの周波数が異なる周波数差状態と、を検出し、
前記クロック位相制御信号に応じて、前記入力データと前記第１クロックが同期するように前記第１クロックの周波数を制御するフィードバック制御を行い、前記周波数差状態において前記周波数位相信号を前記クロック位相制御信号と共に前記フィードバック制御に利用し、前記正常ロック状態および前記逆相ロック状態において前記クロック位相制御信号のみで前記フィードバック制御を行うことを特徴とする信号再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号再生（クロック・データ・リカバリィ(Clock Data Recovery: CDR)）回路、信号再生回路を搭載した電子装置、および信号再生方法に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くすることが要望されている。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野、光通信の分野で、ビットレートの一層の高速化が望まれている。
【０００３】
受信回路では、伝送されてきたデータを適切なタイミングで判定し、データとクロックを再生（ＣＤＲ: Clock and Data Recovery）することが求められる。入力データと受信（サンプリング）クロックとの位相差および周波数差を検出し、その情報を基にサンプリングクロックの位相調整を行うことによってＣＤＲが実現される。受信回路の中でもリファレンスクロックを用いず、入力データから再生したクロックによってリタイムし、ジッタを削減したデータを出力するＣＤＲ回路が知られている。
【０００４】
ＣＤＲ回路では、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用することが知られているが、位相検出回路のみを使用するＣＤＲ回路は、クロック再生が可能な周波数範囲が狭いという課題があった。そこで、入力データとクロックとの位相差に加えて入力データとクロックとの周波数関係を検出する位相周波数検出(Phase Frequency Detector: PFD)回路を利用するＣＤＲ回路が用いられる。
【０００５】
このＣＤＲ回路は、発振周波数が可変の発振器（例えば、ＶＣＯ(Voltage controlled oscillator)と、位相周波数検出回路と、チャージポンプ(CP: Charge pump)と、ループフィルタ(LPF: Loop filter)と、を含むフィードバック制御回路を有する。位相周波数検出回路は、入力データとクロック間の位相差及び周波数関係を検出し位相差信号及び周波数位相信号を生成する。チャージポンプおよびループフィルタは、位相差情報及び周波数差情報に従い電流の足し引きを行い、ＶＣＯの制御電圧を生成する。言い換えれば、チャージポンプおよびループフィルタは、フィードバック制御回路の制御部を形成する。ＶＣＯは、制御電圧に応じて発振周波数を変化させ、クロックを出力する。生成されたクロックは、判定回路(Decision)に供給され、判定回路は、入力データに対してタイミングが調整されたクロックに応じて入力データを取り込む。判定回路は、位相周波数検出回路の一部として形成される場合もある。
【０００６】
位相周波数検出回路は、各種提案されている。例えば、高速のデータ受信には、第１および第２位相検出回路と、周波数位相検出回路と、を有する比較的小さな回路規模の差動位相周波数検出回路が広く使用されている。第１位相検出回路は、入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成する。第１位相検出回路は、例えば、第１クロックを入力データの変化エッジでラッチする２個のラッチ回路およびマルチプレクサで形成され、マルチプレクサの出力がクロック位相制御信号となる。第２位相検出回路は、第２位相検出回路と同様の回路構成を有し、入力データと第２クロックの位相関係に応じてクロック位相検出信号を生成する。第２クロックは、第１クロックと同じ周波数を有し、位相が例えば９０度異なる。第２クロックは、第１クロックと共にＶＣＯから出力されるか、第１クロックを移相器で位相シフトすることにより生成される。
【０００７】
周波数位相検出回路は、第２位相検出回路の出力するクロック位相検出信号を第１位相検出回路の出力するクロック位相制御信号の変化エッジでラッチする２個のラッチ回路およびマルチプレクサで形成される。マルチプレクサは、クロック位相制御信号の変化エッジの方向およびラッチした値から、第１クロックの周波数が入力データの周波数に対して小さいかまたは大きいかを示す周波数位相信号を生成する。周波数位相信号は、第１クロックの周波数が入力データの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。クロック位相制御信号および周波数位相信号は、チャージポンプに供給される。すなわち、ＶＣＯの制御は、クロック位相制御信号および周波数位相信号に基づいて行われる。
【０００８】
入力データと第１クロックの周波数差が小さくなり一致すると、周波数位相信号はゼロになり、ＶＣＯの制御は、周波数位相信号に影響されない状態になる。言い換えれば、ＶＣＯの制御は、クロック位相制御信号のみに応じて行われ、入力データと第１クロックが所定の位相差を有する状態になるように制御される。この状態をロック状態と称する。
【０００９】
なお、周波数位相信号がゼロになるまではチャージポンプに周波数位相信号を供給し、周波数位相信号が固定値になった後にはチャージポンプにクロック位相制御信号を供給するように切り替えるセレクタを設けることも提案されている。
【００１０】
ロック状態であっても、ジッタの大きい信号受信時には周波数位相信号が変動し、周波数位相検出回路が誤動作し、クロック位相検出信号が入力データと第１クロックの周波数が不一致であることを示す信号を出力することが起こり得る。このようなクロック位相検出信号がチャージポンプに入力されると、ＶＣＯの制御が一時的に変化し、第１クロックの周波数が入力データの周波数と異なることを示す同期外れ（非ロック）エラーが発生する。
【００１１】
さらに、上記のＣＤＲ回路は、正常なロック状態では、第１クロックの一方の変化エッジ（ここでは立下りエッジとする）が、入力データの変化エッジに一致するように制御される。しかし、上記のＣＤＲ回路は、第１クロックの他方の変化エッジ（立上りエッジ）が入力データの変化エッジに一致する場合にも、周波数位相信号がゼロになる準安定状態を有しており、同期外れエラーが発生するとこの準安定状態になる場合が起こり得る。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−３５５１１１号公報
【特許文献２】特開２０１０−１４１５９４号公報
【特許文献３】特開平６−２１６７６５号公報
【特許文献４】特開２００２−１３５０９３号公報
【非特許文献】
【００１３】
【非特許文献１】Ansgar Pottbacker, et al., "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s", IEEE Journal of Solid-State Circuits, Vol. 27, No. 12, December 1992
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ロック状態でも、ジッタの大きい信号受信時にも同期外れにならない同期エラーフリーの信号再生（ＣＤＲ）回路が望まれる。
【課題を解決するための手段】
【００１５】
第１の態様の信号再生回路は、発振器と、フィードバック回路と、を有する。発振器は、周波数が可変の第１クロックおよび第１クロックと周波数が同じで位相の異なる第２クロックを発生する。フィードバック回路は、入力データと第１クロックの位相関係および周波数関係に応じて、入力データと第１クロックが同期するように発振器を制御する。フィードバック回路は、制御部と、第１位相検出回路と、第２位相検出回路と、周波数位相検出回路と、状態検出回路と、セレクタと、を有する。制御部は、入力データと第１クロックの位相関係に応じて発振器を制御する。第１位相検出回路は、入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成する。第２位相検出回路は、入力データと第２クロックの位相関係に応じてクロック位相検出信号を生成する。周波数位相検出回路は、クロック位相制御信号とクロック位相検出信号を比較し、入力データと第１クロックの周波数関係を示す周波数位相信号を生成する。状態検出回路は、クロック位相検出信号または周波数位相信号を利用し、入力データと第１クロックの立下りエッジが同期する正常ロック状態と、入力データと第１クロックの立上りエッジが同期する逆相ロック状態と、周波数が異なる周波数差状態と、を検出する。セレクタは、周波数位相信号を、周波数差状態において前記制御部へ供給し、正常ロック状態および逆相ロック状態において制御部へ供給しないように切り替える。
【００１６】
第２の態様の信号再生方法は、受信した入力データからクロックを再生する。第２の態様の信号再生方法によれば、周波数が可変の第１クロックおよび第１クロックと周波数が同じで位相の異なる第２クロックを発生する。入力データと第１クロックの位相関係に応じてクロック位相制御信号を生成し、入力データと第２クロックの位相関係に応じてクロック位相検出信号を生成する。クロック位相制御信号とクロック位相検出信号を比較し、入力データと第１クロックの周波数関係を示す周波数位相信号を生成する。クロック位相検出信号または周波数位相信号を利用し、入力データと第１クロックの立下りエッジが同期する正常ロック状態と、入力データと第１クロックの立上りエッジが同期する逆相ロック状態と、周波数が異なる周波数差状態と、を検出する。クロック位相制御信号に応じて、入力データと第１クロックが同期するように第１クロックの周波数を制御するフィードバック制御を行い、周波数差状態において周波数位相信号をクロック位相制御信号と共にフィードバック制御に利用する。正常ロック状態および逆相ロック状態において、クロック位相制御信号のみでフィードバック制御を行う。
【発明の効果】
【００１７】
実施形態の信号再生回路は、ロック状態では、ジッタの大きい信号受信時にも同期外れにならない。
【図面の簡単な説明】
【００１８】
【図１】図１は、入力データとクロックとの位相差を検出する位相検出回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が入力データ、クロックおよび出力データの関係を示す。
【図２】図２は、位相検出回路（ＰＤ）の回路例およびＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）がＰＤの回路例を、（Ｂ）がタイムチャートを示す。
【図３】図３は、ＰＦＤ回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＰＦＤ回路の構成を示すブロック図である。
【図４】図４は、図３の（Ｂ）のＰＦＤの各部の動作を示すタイムチャートであり、（Ａ）が入力データと第１クロックの周波数が異なる状態の波形を、（Ｂ）が周波数および位相が一致した正常なロック状態の波形を示す。
【図５】図５は、特許文献１の図８に記載されたＣＤＲ（位相同期ループ回路）を含むＰＬＬ−ＩＣのブロック図である。
【図６】図６は、入力データのジッタが小さい場合と大きい場合のＣＤＲ回路の動作のタイムチャートであり、（Ａ）はジッタが小さい通常動作時を、（Ｂ）はジッタが大きいエラー発生時を示す。
【図７】図７は、入力データのジッタが小さい場合と大きい場合のＣＤＲ回路の動作を複数ＵＩに渡って示すタイムチャートであり、（Ａ）はジッタが小さい通常動作時を、（Ｂ）はジッタが大きいエラー発生時を示す。
【図８】図８は、第１クロックの立下りまたは立上りエッジが入力データの変化エッジに同期した場合のＣＤＲ回路の動作を複数ＵＩに渡って示すタイムチャートであり、（Ａ）は立下りに、（Ｂ）は立上りに同期した場合を示す。
【図９】図９は、第１実施形態の信号再生（ＣＤＲ）回路の構成を示すブロック図である。
【図１０】図１０は、第１実施形態のＣＤＲ回路の起動時の動作を示す図である。
【図１１】図１１は、第１実施形態のＣＤＲ回路の動作を示すタイムチャートであり、各状態におけるクロック位相検出信号を示す。
【図１２】図１２は、第１実施形態のＣＤＲ回路の動作を示すタイムチャートであり、周波数差（ＦＤ）状態における各部の信号の変化を示す。
【図１３】図１３は、第１実施形態のＣＤＲ回路における各部の信号変化を示すタイムチャートであり、（Ａ）が正常ロック状態を、（Ｂ）が逆相ロック状態を示す。
【図１４】図１４は、第１実施形態のＣＤＲ回路のＦＤマスク回路の回路構成およびその動作を示す図であり、（Ａ）が回路構成を、（Ｂ）から（Ｄ）が動作波形を示す。
【図１５】図１５は、第１実施形態におけるセレクタの回路例を示す図である。
【図１６】図１６は、第１実施形態におけるセレクタおよびチャージポンプ（ＣＰ）の変形例の回路図である。
【図１７】図１７は、第１実施形態のＣＤＲ回路の動作シミュレーションの結果を示す図である。
【図１８】図１８は、正常ロック時に大きなジッタが発生した場合の第１実施形態のＣＤＲ回路の動作シミュレーション結果を示す図である。
【図１９】図１９は、第２実施形態のＣＤＲ回路を示す図である。
【図２０】図２０は、第３実施形態のＣＤＲ回路を示す図であり、（Ａ）が第１および第２位相検出回路、周波数位相検出回路、ＦＤマスク回路、セレクタおよびＣＰの部分の構成を示す回路ブロック図であり、（Ｂ）が第１位相検出回路の回路例を示す。
【図２１】図２１は、実施形態のＣＤＲ回路を使用する光通信システムの構成を示す図である。
【発明を実施するための形態】
【００１９】
実施形態を説明する前に、一般的なクロック・データ・リカバリィ（ＣＤＲ）回路について説明する。
図１は、入力データとクロックとの位相差を検出する位相検出回路(Phase Detector: PD)を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）が入力データ、クロックおよび出力データの関係を示す。
【００２０】
図１の（Ａ）に示すように、ＣＤＲ回路１０は、電圧制御発振器(Voltage Control Oscillator: VCO)１１と、位相検出回路（ＰＤ）１２と、チャージポンプ（ＣＰ）１３と、ループフィルタ１４と、を有する。ＶＣＯ１１は、周波数が可変であれば電圧制御に限定されるものではないが、ＶＣＯが広く使用されているので、以下のＶＣＯを使用する例を説明する。ＶＣＯ１１は、クロックＣＬＫ−Ｉを発生し、制御電圧を変化させることによりクロックＣＬＫ−Ｉの周波数が変化する。ＰＤ１２は、入力データＤａｔａとクロックＣＬＫ−Ｉの位相差（クロック位相制御信号）ＰＤＩを検出する。後述するように、ここでは、ＰＤ１２は、ラッチ回路の機能を有し、位相差ＰＤＩを検出すると共に、入力データＤａｔａをクロックＣＬＫ−Ｉの変化エッジに同期して取り込み、受信データＤａｔａ  ｏｕｔとして出力する。ＣＰ１３は、位相差ＰＤＩに従いループフィルタ１４に対する電流の足し引きを行い、ループフィルタ１４は、位相差ＰＤＩに対応する制御電圧を生成する。言い換えれば、ＣＰ１３およびループフィルタ１４は、ＶＣＯ１１の制御部を形成する。ＶＣＯ１１は、制御電圧に応じて発振周波数を変化させる。
【００２１】
以上の構成により、ＶＣＯ１１の発振周波数（クロックＣＬＫ−Ｉの周波数）を変化させるフィードバック回路が形成される。このフィードバック回路により、入力データＤａｔａとクロックＣＬＫ−Ｉの周波数が一致し、クロックＣＬＫ−Ｉの変化エッジ（立下りエッジ）が入力データＤａｔａの変化エッジに一致するように、すなわち位相が一致するように制御される。
【００２２】
入力データＤａｔａおよびクロックＣＬＫ−Ｉの周波数および位相一致した状態では、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤａｔａが変化エッジの中間の位相、すなわちＤａｔａが安定した状態に一致する。そこで、クロックＣＬＫ−Ｉの立上りエッジに同期して入力データＤａｔａを取り込み、正しい受信データＤａｔａ  ｏｕｔを出力する。
【００２３】
図１の（Ｂ）に示すように、入力データＤａｔａおよびクロックＣＬＫ−Ｉの周波数および位相一致した状態でも、入力データＤａｔａの信号経路の影響で、入力データＤａｔａは、クロックＣＬＫ−Ｉに対して位相が変動するジッタを有する。ジッタがある状態でも、クロックＣＬＫ−Ｉの立上りエッジは、入力データＤａｔａが変化エッジの中間の位相の安定した状態に一致するので、正しい受信データＤａｔａ  ｏｕｔを取り込み、位相の安定した受信データＤａｔａ  ｏｕｔを出力できる。
【００２４】
図２は、位相検出回路（ＰＤ）の回路例およびＣＤＲ回路における動作を示すタイムチャートであり、（Ａ）がＰＤの回路例を、（Ｂ）がタイムチャートを示す。
図２の（Ａ）に示すように、位相検出回路（ＰＤ）は、Ｄ型（Ｄ−ｔｙｐｅ）フリップフロップ（ＦＦ）で形成され、ここでは、入力データＤａｔａがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される。このＤ−ＦＦは、入力データＤａｔａが変化した時のクロックＣＬＫ−Ｉの値をラッチして位相差ＰＤＩとして出力する。ここでは、入力データＤａｔａがＤ−ＦＦのクロック端子に、クロックＣＬＫ−ＩがＤ−ＦＦのデータ端子に入力される例を示すが、クロックＣＬＫ−ＩがＤ−ＦＦのクロック端子に、入力データＤａｔａがＤ−ＦＦのデータ端子に入力される構成も可能である。さらに、入力データＤａｔａおよびクロックＣＬＫ−Ｉを単相信号として図示するが、数ＧＨｚ以上の高速信号については、差動回路で実現されることが望ましい。したがって、図２の（Ａ）のＤ−ＦＦは、入力データＤａｔａの立上りエッジのみでなく、立下りエッジでもクロックＣＬＫ−Ｉをラッチするものとし、これは、以下の説明および他の信号についても同様とする。ただし、実施形態はこれに限定されるものではなく、単相信号でも動作可能である。差動信号の場合には、２個のラッチ回路を使用して反転した入力データＤａｔａおよびクロックＣＬＫ−Ｉを入力することにより立上りおよび立下りの両方のエッジでの変化を検出するようにする。
【００２５】
図２の（Ｂ）のタイムチャートでは、ＣＬＫ−ＩがＤａｔａに対して位相遅れの場合を左側に、位相進みの場合を中央に、位相が最適（位相一致）の場合を右側に、それぞれ示す。
【００２６】
ＣＬＫ−ＩがＤａｔａに対して位相遅れの場合、Ｄａｔａの変化エッジでは、ＣＬＫ−Ｉは高(High: H)レベルであり、位相差ＰＤＩはＨレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を増加させる方向に制御される。
【００２７】
ＣＬＫ−ＩがＤａｔａに対して位相進みの場合、Ｄａｔａの変化エッジでは、ＣＬＫ−Ｉは低(Low: L)レベルであり、位相差ＰＤＩはＬレベルになる。これに応じて、ＶＣＯ１１は、発振周波数を減少させる方向に制御される。
【００２８】
ＣＬＫ−ＩのＤａｔａに対する位相が最適の場合、Ｄａｔａの変化エッジでは、ＣＬＫ−ＩはＬまたはＨと判定されるが、その後逆の判定になるようにＶＣＯ１１が制御され、このような制御が繰り返されるため、ＬまたはＨと判定される確率が等しくなる。これにより、ＰＤＩは、ＬとＨの間で変化し、ループフィルタ１４の出力する制御電圧は、ＬとＨの中間レベルになる。図２の（Ａ）では、説明の都合上、ＰＤＩとして、ＬまたはＨに交互に変化する波形ではなく、ループフィルタ１４で平均化された中間レベルで示している。
【００２９】
図１の（Ａ）に示したＣＤＲ回路は、クロック再生が可能な周波数範囲が狭いという課題があった。そこで、入力データとクロックとの位相差に加えて入力データとクロックとの周波数関係を検出する位相周波数検出(Phase Frequency Detector: PFD)回路を利用するＣＤＲ回路が用いられる。
【００３０】
図３は、ＰＦＤ回路を利用するＣＤＲ回路を示す図であり、（Ａ）がブロック図を示し、（Ｂ）がＰＦＤ回路の構成を示すブロック図である。
図３の（Ａ）に示すように、ＣＤＲ回路２０は、ＶＣＯ２１と、位相周波数検出回路（ＰＦＤ）２２と、ＣＰ２３と、ループフィルタ２４と、を有する。ＶＣＯ２１は、第１クロックＣＬＫ−Ｉに加えて、ＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを出力する。例えば、ＣＬＫ−Ｑは、ＣＬＫ−Ｉに対して９０度位相が進んでいる。ＰＦＤ２２は、入力データＤａｔａとクロックＣＬＫ−Ｉの位相差ＰＤＩおよび周波数情報ＰＤＩを検出する。
【００３１】
図３の（Ｂ）に示すように、ＰＦＤ２２は、第１位相検出回路３１と、第２位相検出回路３２と、周波数位相検出回路３３と、を有する。第１位相検出回路３１、第２位相検出回路３２および周波数位相検出回路３３は、例えば、非特許文献１に記載されたものが使用できる。非特許文献１は、２個のサンプルホールド回路（ラッチ回路）およびマルチプレクサで形成される差動型の第１位相検出回路および第２位相検出回路を記載している。また、非特許文献１は、２個のラッチ回路および変形マルチプレクサで形成される差動型の周波数位相検出回路を記載している。
【００３２】
第１位相検出回路３１は、入力データＤａｔａの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路３２は、Ｄａｔａの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。
【００３３】
周波数位相検出回路３３は、ＰＤＩの変化エッジの方向およびＰＤＩの変化エッジでラッチしたＰＤＱの値から、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さいかまたは大きいかを示す周波数位相信号ＦＤＯを生成する。ＦＤＯは、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。クロック位相制御信号ＰＤＩおよび周波数位相信号ＦＤＯは、チャージポンプ２３に供給される。これにより、ＶＣＯ２１の制御は、クロック位相制御信号ＰＤＩおよび周波数位相信号ＦＤＯに基づいて行われる。
【００３４】
図４は、図３の（Ｂ）のＰＦＤの各部の動作を示すタイムチャートであり、（Ａ）が入力データＤａｔａと第１クロックＣＬＫ−Ｉの周波数が異なる状態の波形を、（Ｂ）が周波数および位相が一致した正常なロック状態の波形を示す。
【００３５】
図４の（Ａ）に示すように、ＤａｔａとＣＬＫ−Ｉの周波数が異なる状態では、クロック位相制御信号ＰＤＩおよびクロック位相検出信号ＰＤＱの両方が変化し、周波数位相信号ＦＤＯも変化する。図４の（Ａ）は、ＣＬＫ−Ｉの周波数がＤａｔａの周波数より小さい状態であり、図示のように、ＦＤＯは、０と＋１の間でＰＤＩと逆相で変化する。ＣＬＫ−Ｉの周波数がＤａｔａの周波数より大きい状態の時には、ＦＤＯは０と−１の間で変化する。チャージポンプ２３およびループフィルタ２４により、ＰＤＩとＦＤＯを１：１で合成したＰＤＩ＋ＦＤＯが制御信号として生成される場合、ＰＤＩ＋ＦＤＯは、０と＋１の間で変化し、ＶＣＯ２１の発振周波数を増加させる。なお、制御信号は、ＰＤＩ＋ＦＤＯに限定されず、合成の重み付けを異ならせる場合もある。
【００３６】
図４の（Ｂ）に示すように、ＤａｔａとＣＬＫ−Ｉの周波数および位相が一致した状態では、クロック位相制御信号ＰＤＩは変化するが、クロック位相検出信号ＰＤＱは所定値（−１）に固定される。そのため、周波数位相信号ＦＤＯはゼロになる。したがって、ＰＤＩ＋ＦＤＯはＰＤＩになり、ＶＣＯ２１の制御は、周波数位相信号ＦＤＯを使用せず、クロック位相制御信号ＰＤＩのみを使用する制御が行われる。
【００３７】
なお、上記のように、クロック位相制御信号ＰＤＩとクロック位相検出信号ＰＤＱの合成信号を使用せずに、チャージポンプに供給する信号を切り替えるセレクタを設けることが、特許文献１で提案されている。
【００３８】
図５は、特許文献１の図８に記載されたＣＤＲ（位相同期ループ回路）を含むＰＬＬ−ＩＣのブロック図である。位相比較装置(I-channel)２８Ａ、位相比較装置(Q-channel)２９Ａおよび周波数比較装置３１Ａが、図３の（Ａ）の第１位相検出回路３１、第２位相検出回路３２および周波数位相検出回路３３に対応する。図５に示すように、位相比較装置２８Ａの出力と周波数位相検出回路３３の出力を選択するセレクタ３３Ａが設けられる。切換信号生成回路３２Ａは、第２位相検出回路３２の出力から、ＤａｔａとＣＬＫ−Ｉの周波数が一致したかを検出し、セレクタ３３Ａの切換信号を出力する。セレクタ３３Ａは、ＤａｔａとＣＬＫ−Ｉの周波数が一致していない時には周波数位相検出回路３３の出力を、一致している時には位相比較装置２８Ａの出力を選択する。これにより、ＤａｔａとＣＬＫ−Ｉの周波数が異なる時には周波数位相検出回路３３の出力（図３のＦＤＯ）が、入力データとクロックの周波数が一致した時には位相比較装置２８Ａの出力（図３のＰＤＩ）がループフィルタ３４Ａに供給される。
【００３９】
図３におけるＰＤＩ＋ＦＤＯと、図５においてセレクタで切り替えられる信号によるＶＣＯの制御は実質的に類似しているので、以下、図３におけるＰＤＩ＋ＦＤＯを利用して説明を行う。
【００４０】
上記のように、ＤａｔａとＣＬＫ−Ｉの周波数および位相が一致した状態では、ＦＤＯはゼロになり、ＶＣＯ２１の制御は、実質的にクロック位相制御信号ＰＤＩに基づいてのみ行われる。しかし、ＤａｔａとＣＬＫ−Ｉの周波数が一致していても、通信経路等の影響で受信した入力データＤａｔａのジッタが大きい場合、ＶＣＯ２１の制御に周波数位相信号ＦＤＯが影響する場合が起きり得る。周波数位相信号ＦＤＯが影響しない状況から影響する状況に変化すると、制御が大きく変動してロック状態から外れ、ロック状態に復帰するまでに時間が長くなる場合がある。
【００４１】
図６は、入力データＤａｔａのジッタが小さい場合と大きい場合のＣＤＲ回路の動作のタイムチャートであり、（Ａ）はジッタが小さい通常動作時を、（Ｂ）はジッタが大きいエラー発生時を示す。
【００４２】
図６の（Ａ）に示すように、通常ロック時には、Ｄａｔａの変化エッジに、ＣＬＫ−Ｉの立下りエッジが同期しており、ＰＤＩは、Ｄａｔａの変化エッジに同期してＨｉｇｈ（＋１）またはＬｏｗ（−１）に変化する。ＰＤＩがＤａｔａの変化エッジに同期して変化しない場合も起こり得るが、変化しない状態が続くことは無い。図６では、ＨまたはＬに変化することを示すために、ＰＤＩが頻繁に変化するように示しているが、実際の生じるＰＤＩの変化は、Ｄａｔａの変化エッジに対して多くても１回である。
【００４３】
第２クロックＣＬＫ−Ｑは、第１クロックＣＬＫ−Ｉと同じ周波数で、９０度位相の進んだ信号であり、通常ロック時にはＤａｔａの変化エッジがＣＬＫ−Ｉの立下りエッジが同期しているため、Ｄａｔａの変化エッジにおいてＣＬＫ−Ｑは常にＬである。したがって、クロック位相検出信号ＰＤＱは常にＬとなるから、周波数位相信号ＦＤＯは常にゼロ（０）になる。したがって、ＰＤＩ＋ＦＤＯは実質的にＰＤＩであり、ＶＣＯ２１は、クロック位相制御信号ＰＤＩのみに応じて制御される。
【００４４】
図６の（Ｂ）に示すように、入力データＤａｔａのジッタが大きい場合、Ｄａｔａの変化エッジは、ＣＬＫ−Ｉの立下りエッジに対して変動する。この変動が最大でも±９０度（±０．２５ＵＩ）の範囲より小さければ、ＰＤＱはＬの状態を維持するが、変動が±９０度を超えると、ＰＤＱは、Ｈに変化した後Ｌに変化することが起きる。ＵＩは、入力データＤａｔａおよびクロックの１周期(Unit Interval)である。図６の（Ｂ）では、ＨまたはＬに変化することを示すために、ＰＤＱが頻繁に変化するように示しているが、実際の生じるＰＤＱの変化は、Ｄａｔａの変化エッジに対して多くても１回である。
【００４５】
ＰＤＱが変化すると、周波数位相信号ＦＤＯも増加（ＵＰ）または減少（ＤＯＷＮ）に変化することになり、その変化は、ＰＤＩの変化と逆であり、ＰＤＩ＋ＦＤＯがゼロになる場合が起こる。ＰＤＩ＋ＦＤＯがゼロになる場合は、断続的に発生するために、ＰＤＩ＋ＦＤＯは、ＰＤＩの変化中に断続的にゼロとなる期間が生じる。ＰＤＩ＋ＦＤＯがゼロになると、ＰＤＩに応じた位相調整が行われるべき状態で位相調整が行われなくなるため、異常位相で制御が停止し、エラーが発生する。
【００４６】
図７は、入力データＤａｔａのジッタが小さい場合と大きい場合のＣＤＲ回路の動作を複数ＵＩに渡って示すタイムチャートであり、（Ａ）はジッタが小さい通常動作時を、（Ｂ）はジッタが大きいエラー発生時を示す。図７の（Ａ）および（Ｂ）において、入力データＤａｔａのクロス領域はＤａｔａのジッタの範囲を示す。
【００４７】
図７の（Ａ）に示すように、ジッタが小さい通常動作時には、入力データＤａｔａの変化エッジに、第１クロックＣＬＫ−Ｉの立下りエッジが同期しており、クロック位相制御信号ＰＤＩは、Ｄａｔａの変化エッジに同期してＨまたはＬに変化する。クロック位相検出信号ＰＤＱは常にＬとなり、周波数位相信号ＦＤＯは常にゼロになる。したがって、ＰＤＩ＋ＦＤＯは実質的にＰＤＩであり、ＶＣＯ２１は、クロック位相制御信号ＰＤＩのみに応じて制御される。
【００４８】
図７の（Ｂ）に示すように、ジッタが大きい場合、クロック位相制御信号ＰＤＩは、図７の（Ａ）と同様に変化するが、クロック位相検出信号ＰＤＱは、Ｌの状態に固定されず、Ｘで示す部分のようにＨとなる場合が発生する。そのため、Ｙで示す部分で、ＦＤＯは−１および＋１となり、ゼロ以外の値になる。そのため、Ｚで示す部分で、ＰＤＩ＋ＦＤＯはゼロになる。このため、Ｚで示す部分で、ＣＬＫ−ＩをＤａｔａの変化エッジに追従させる制御信号がＶＣＯ２１に印加されず、異常位相で制御が停止し、エラーが発生する。
【００４９】
以上の通り、図３のＣＤＲ回路は、ジッタによる変動が±９０度、すなわち０．５ＵＩ(unit interval)を超えるようなジッタを有する入力データＤａｔａを受信できない。
【００５０】
さらに、Ｄａｔａのジッタが大きく、周波数位相検出回路３３が誤ったＦＤＯを出力すると、ＰＤＩ＋ＦＤＯがゼロとなり、ロックが外れるので、ＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジに同期する逆相の準安定状態でロックすることが起こり得る。
【００５１】
図８は、第１クロックＣＬＫ−Ｉの立下りまたは立上りエッジが入力データＤａｔａの変化エッジに同期した場合のＣＤＲ回路の動作を複数ＵＩに渡って示すタイムチャートであり、（Ａ）は立下りに、（Ｂ）は立上りに同期した場合を示す。
【００５２】
図８の（Ａ）は、図７の（Ａ）の場合と同じタイムチャートであり、説明は省略する。
図８の（Ｂ）に示すように、ＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジに同期する場合、ＰＤＩは、ＨとＬの間で変化するが、ＰＤＱは、ＬでなくＨの状態に固定される。そのため、ＦＤＯは、ＰＤＩが逆相で変化し、ＰＤＩ＋ＦＤＯはゼロになり、ＶＣＯ２１のフィードバック制御は、逆相の準安定状態でロックする。この準安定状態では、ＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジの位相差は、徐々に一方に変化し、ＰＤＱはいずれＬに変化し、準安定状態から外れる。そして、再び正常なロック状態になるようにフィードバック制御が行われるが、正常なロック状態になるまで長い時間を要する。
【００５３】
以下に説明する実施形態では、ロック状態では、ジッタの大きい信号受信時にも同期外れにならない同期エラーフリーで、逆相の準安定状態でロックすることのない信号再生（ＣＤＲ）回路が実現される。
【００５４】
図９は、第１実施形態の信号再生(Clock Data Recovery : CDR)回路の構成を示すブロック図である。
第１実施形態のＣＤＲ回路４０は、電圧制御発振器（ＶＣＯ）４１と、第１位相検出回路４２と、第２位相検出回路４３と、周波数位相検出回路４４と、ＦＤマスク回路４５と、セレクタ４６と、チャージポンプ（ＣＰ）４７と、ループフィルタ４８と、を有する。ＶＣＯ４１、第１位相検出回路４２、第２位相検出回路４３、周波数位相検出回路４４、ＣＰ４７およびループフィルタ４８は、図３の対応する要素と同じものが利用可能であるが、それに限定されるものではない。
【００５５】
ＶＣＯ４１は、第１クロックＣＬＫ−ＩおよびＣＬＫ−Ｉと同じ周波数で位相の異なる第２クロックＣＬＫ−Ｑを発生し、制御電圧を変化させることによりＣＬＫ−ＩおよびＣＬＫ−Ｑの周波数を変化させる。ＣＬＫ−Ｑは、ＣＬＫ−Ｉに対して９０度位相が進んでいる。
【００５６】
第１位相検出回路４２は、入力データＤａｔａの変化エッジでラッチした第１クロックＣＬＫ−Ｉの値を合成してクロック位相制御信号ＰＤＩとして出力する。クロック位相制御信号ＰＤＩは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｉの変化エッジが進んでいるか、遅れているかを示す。第２位相検出回路４３は、Ｄａｔａの変化エッジでラッチした第２クロックＣＬＫ−Ｑの値を合成してクロック位相検出信号ＰＤＱとして出力する。クロック位相検出信号ＰＤＱは、Ｄａｔａの変化エッジに対してＣＬＫ−Ｑの変化エッジが進んでいるか、遅れているかを示す。周波数位相検出回路４４は、ＰＤＩの変化エッジの方向およびＰＤＩの変化エッジでラッチしたＰＤＱの値から、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さいかまたは大きいかを示す周波数位相信号ＦＤＯを生成する。ＦＤＯは、ＣＬＫ−Ｉの周波数がＤａｔａの周波数に対して小さい時に＋１、大きい時に−１、同じ時に０を示す。第１位相検出回路４２、第２位相検出回路４３および周波数位相検出回路４４は、例えば、非特許文献１に記載された差動型の回路で実現される。
【００５７】
ＦＤマスク回路４５は、クロック位相検出信号ＰＤＱを利用し、正常ロック状態、逆相ロック状態および周波数差（ＦＤ）状態の何れの状態であるか検出する。正常ロック状態は、入力データＤａｔａと第１クロックＣＬＫ−Ｉの周波数が一致し、ＣＬＫ−Ｉの立下りエッジがＤａｔａの変化エッジに同期する状態である。逆相ロック状態は、ＤａｔａとＣＬＫ−Ｉの周波数が一致し、ＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジに同期する状態である。周波数差状態は、ＤａｔａとＣＬＫ−Ｉの周波数が異なる状態である。ＦＤマスク回路４５は、このような状態を検出するので、ここでは状態検出回路とも称する。ＦＤマスク回路４５は、正常ロック状態および逆相ロック状態の時には遮断を指示し、周波数差状態の時には接続を指示する選択信号ＦＤ−ＳＥＬを出力する。
【００５８】
セレクタ４６は、ＦＤマスク回路４５の出力する選択信号ＦＤ−ＳＥＬに応じて、周波数位相検出回路４４が出力する周波数位相信号ＦＤＯを、ＣＰ４７に供給するか否かを切り替える。具体的には、周波数差（ＦＤ）状態においてはＦＤＯをＣＰ４７に供給し、正常ロック状態および逆相ロック状態においては、ＦＤＯをＣＰ４７に供給しないように切り替える。ここでは、セレクタ４６からＣＰ４７に供給される信号を、ＦＤ−ｃｎｔで表す。したがって、ＦＤ−ｃｎｔは、周波数差状態においてはＦＤＯであり、正常ロック状態および逆相ロック状態では、ＣＰ４７に影響しない固定値（例えば０）である。
【００５９】
ＣＰ４７は、周波数差状態においてはＰＤＩおよびＦＤＯに従いループフィルタ４８に対する電流の足し引きを行い、正常ロック状態および逆相ロック状態においては、ＰＤＩに従いループフィルタ４８に対する電流の足し引きを行う。ループフィルタ４８は、電流の足し引きにより制御電圧を生成し、ＶＣＯ４１に供給する。
【００６０】
以上の構成により、入力データＤａｔａの周波数に第１クロックＣＬＫ−Ｉの周波数が一致し、Ｄａｔａの変化エッジにＣＬＫ−Ｉの立下りエッジが同期するフィードバック制御系が形成される。すなわち、第１位相検出回路４２、第２位相検出回路４３、周波数位相検出回路４４、ＦＤマスク回路４５、セレクタ４６、ＣＰ４７およびループフィルタ４８は、ＶＣＯ４１を制御するフィードバック制御回路を形成する。さらに、第１位相検出回路４２、第２位相検出回路４３および周波数位相検出回路４４は、ＤａｔａとＣＬＫ−Ｉの位相関係および周波数関係を検出する位相周波数検出器(Phase Frequency Detector: PFD)を形成する。
【００６１】
図１０は、第１実施形態のＣＤＲ回路４０の起動時の動作を示す図である。
図１０において、ＶＣＯ４１の発振周波数（ＣＬＫ−Ｉの周波数）の変化を上側に、ＦＤ−ＳＥＬの変化を下側に示す。
【００６２】
ＣＤＲ回路４０が起動すると、ＶＣＯ４１の発振周波数は、フィードバック制御により自走周波数から単調に増加する。この間、ＦＤ−ＳＥＬは、ＦＤＯがＦＤ−ｃｎｔとして供給されるゲート・オン(Gate ON)を示す。ＶＣＯ４１の発振周波数が、Ｄａｔａの周波数であるロック周波数の前後の所定範囲（ＰＤＩのトラッキング範囲）にまで増加し、それをＦＤマスク回路４５が検出すると、ＦＤ−ＳＥＬは正常ロックを示す値に変化する。正常ロック時には、ＦＤ−ＳＥＬは、ＦＤ−ｃｎｔとしてＦＤＯを供給しないゲート・オフ(Gate OFF)に変化する。これにより、ＶＣＯ４１の制御電圧はＰＤＩのみで制御される。自走周波数からＰＤＩのトラッキング範囲までのＶＣＯ４１の発振周波数の変化範囲が周波数差（ＦＤ）動作による周波数引込範囲である。ＰＦＤを使用することにより、ＰＤを使用する場合に比べて、周波数引込範囲を大きくできる。正常ロック状態では、ＶＣＯ４１の発振周波数は、フィードバック制御により、ロック周波数に一致するように、増減を繰り返す。
【００６３】
図１１は、第１実施形態のＣＤＲ回路４０の動作を示すタイムチャートであり、各状態におけるＰＤＱを示す。
【００６４】
図１１に示すように、クロック位相検出信号ＰＤＱは、正常ロック状態ではＬに固定され、周波数差（ＦＤ）状態ではＨとＬに交番で変化し、逆相ロック状態ではＨとなる状態がある程度長く続く。このように、ＰＤＱは、正常ロック状態、ＦＤ状態、逆相ロック状態を示す信号である。
【００６５】
図３のＣＤＲ回路は、正常ロック状態で、入力データＤａｔａと第１クロックＣＬＫ−Ｉの周波数が一致している場合でも、Ｄａｔａのジッタが大きいと、ＦＤ状態となり、ロックが外れ、その後再び正常ロック状態に収束する動作を行う。このようなロック外れを防止するには、正常ロック状態の時には、ジッタによりＰＤＱが一時的にＬでなくなってもすぐにＦＤ状態と判定せず、ＦＤＯのＣＰ４７への供給停止を維持する。
【００６６】
さらに、上記のように、ＰＤＱにより逆相ロック状態であることが検出できるので、逆相ロック状態の時にはＦＤＯのＣＰ４７への供給停止を維持することにより、準安定状態にロックするのを防止する。
【００６７】
図１２は、第１実施形態のＣＤＲ回路４０の動作を示すタイムチャートであり、周波数差（ＦＤ）状態におけるＰＤＩ、ＰＤＱ、ＦＤ−ＳＥＬ、ＰＤ−ｃｎｔおよびＰＤＩ＋ＦＤＯの変化を示す。
【００６８】
ＣＬＫ−ＩおよびＣＬＫ−Ｑの周波数はＤａｔａの周波数と異なる（小さい）ため、位相関係、すなわちＤａｔａの変化エッジにおけるＣＬＫ−ＩおよびＣＬＫ−Ｑの位相が徐々に変化する。そのため、ＰＤＩおよびＰＤＱは、図１２に示すように、複数ＵＩごとに交番でＨとＬに変化する。ＰＤＱが変化するため、ＦＤマスク回路４５は、ＦＤ状態と判定し、ＦＤ−ＳＥＬをオン（ＯＮ）にする。これにより、セレクタ４６がゲート・オンし、ＦＤＯがＦＤ−ｃｎｔとしてＣＰ４７に供給される。この時のＦＤＯは、図１２においてＦＤ−ｃｎｔとして示される波形と同じ信号であり、ＵＰとゼロに交互に変化する。したがって、ＣＰ４７に供給されるＰＤＩ＋ＦＤＯは、図示のように、ゼロとＵＰに交互に変化し、ＶＣＯ４１は、発振周波数を増加するように制御される。
【００６９】
図１３は、第１実施形態のＣＤＲ回路４０におけるＰＤＩ、ＰＤＱ、ＦＤ−ＳＥＬ、ＰＤ−ｃｎｔおよびＰＤＩ＋ＦＤＯの変化を示すタイムチャートであり、（Ａ）が正常ロック状態を、（Ｂ）が逆相ロック状態を示す。
【００７０】
正常ロック状態では、図１３の（Ａ）に示すように、ＣＬＫ−ＩおよびＣＬＫ−Ｑの周波数はＤａｔａの周波数と同じであり、ＣＬＫ−Ｉの立下りエッジがＤａｔａの変化エッジに追従するようにフィードバック制御される。そのため、ＰＤＩは、１回または複数回（２回）のＤａｔａの変化エッジごとに交番でＨとＬに変化する。これに対して、ＣＬＫ−Ｑは、Ｄａｔａの変化エッジでは常にＬであり、ＰＤＱはＬに固定されるため、ＦＤマスク回路４５は、正常ロック状態と判定し、ＦＤ−ＳＥＬをオフ（ＯＦＦ）にする。これにより、セレクタ４６がゲート・オフし、ＦＤ−ｃｎｔはゼロとなり、ＦＤＯはＣＰ４７に供給されない。したがって、ＣＰ４７に供給されるＰＤＩ＋ＦＤＯは、ＰＤＩと同じになり、ＶＣＯ４１は、ＣＬＫ−Ｉの立下りエッジがＤａｔａの変化エッジに追従するように、発振周波数の増加と減少を繰り返す。
【００７１】
逆相ロック状態では、図１３の（Ｂ）に示すように、ＣＬＫ−ＩおよびＣＬＫ−Ｑの周波数はＤａｔａの周波数と同じであり、ＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジに同期している。そのため、ＰＤＩは、１回または複数回（２回）のＤａｔａの変化エッジごとに交番でＨとＬに変化する。これに対して、ＣＬＫ−Ｑは、Ｄａｔａの変化エッジでは常にＨであり、ＰＤＱはＨに固定されるため、ＦＤマスク回路４５は、逆相ロック状態と判定し、ＦＤ−ＳＥＬをオフ（ＯＦＦ）にする。これにより、セレクタ４６がゲート・オフし、ＦＤ−ｃｎｔはゼロとなり、ＦＤＯはＣＰ４７に供給されない。したがって、ＣＰ４７に供給されるＰＤＩ＋ＦＤＯは、ＰＤＩと同じになる。逆相ロック状態ではＣＬＫ−Ｉの立上りエッジがＤａｔａの変化エッジに同期しているが、ＣＬＫ−Ｉの立下りエッジがＤａｔａの変化エッジに同期するのが正常ロック状態である。そのため、ＶＣＯ４１は、発振周波数の増加と減少を繰り返し、ＣＬＫ−Ｉの立下りエッジがＤａｔａの変化エッジに追従するまで位相を変化させるように制御される。
【００７２】
図１４は、第１実施形態のＣＤＲ回路４０のＦＤマスク回路４５の回路構成およびその動作を示す図であり、（Ａ）が回路構成を、（Ｂ）から（Ｄ）が動作波形を示す。
【００７３】
図１４の（Ａ）に示すように、ＦＤマスク回路４５は、ローパスフィルタ５１と、コンパレータ５２および５３と、ＡＮＤゲート５４と、を有する。ローパスフィルタ５１は、抵抗Ｒおよび容量素子Ｃを有する公知の回路で、入力するＰＤＱから高周波成分を除去し、ＰＤＱ−ｆｉｌを出力する。ローパスフィルタ５１の透過帯域は、ＣＤＲ回路４０のジッタ透過帯域以下にすることが望ましく、それにより、Ｄａｔａのジッタによるゆれの発生を防止できる。コンパレータ５２は、ＰＤＱ−ｆｉｌを第１閾値Ｖｔｈ１と比較し、大きければＨ(High)を、小さければＬ(Low)を、ＰＤＱＦ１として出力する。コンパレータ５３は、ＰＤＱ−ｆｉｌを第２閾値Ｖｔｈ２と比較し、大きければＬを、小さければＨを、ＰＤＱＦ２として出力する。ＡＮＤゲート５４は、ＰＤＱＦ１とＰＤＱＦ２の論理積を演算し、ＦＤ−ＳＥＬとして出力する。したがって、ＰＤＱから高周波成分を除去したＰＤＱ−ｆｉｌが、Ｖｔｈ１より大きく、Ｖｔｈ２より小さい範囲内であれば、ＦＤ−ＳＥＬがＨ（オン）となり、範囲外であればＬ（オフ）となる。
【００７４】
図１４の（Ｂ）から（Ｄ）は、ＦＤマスク回路４５の各部の動作波形を示し、（Ｂ）が正常ロック状態を、（Ｃ）がＦＤ状態を、（Ｄ）が逆相ロック状態を、示す。図１４の（Ｂ）に示すように、正常ロック状態では、ＰＤＱはＬ（０）に固定されるため、ＰＤＱ−ｆｉｌもＬ（０）であり、ＰＤＱＦ１はＬ（０）に、ＰＤＱＦ２はＨ（１）になり、ＦＤ−ＳＥＬはＬ（ＯＦＦ）となる。図１４の（Ｃ）に示すように、ＦＤ状態では、ＰＤＱはＨ（１）とＬ（０）に交番に変化し、ＨとＬの比率はほぼ等しいので、ＰＤＱ−ｆｉｌは平均化されて０．５を中心として小さな振幅、すなわちＶｔｈ１より大きく、Ｖｔｈ２より小さい範囲で変化を繰り返す。そのため、ＰＤＱＦ１およびＰＤＱＦ２はＨ（１）になり、ＦＤ−ＳＥＬはＨ（ＯＮ）となる。図１４の（Ｄ）に示すように、逆相ロック状態では、ＰＤＱはＨ（１）に固定されるため、ＰＤＱ−ｆｉｌもＨ（１）であり、ＰＤＱＦ１はＨ（１）に、ＰＤＱＦ２はＬ（０）になり、ＦＤ−ＳＥＬはＬ（ＯＦＦ）となる。
【００７５】
以上の通り、図１４の（Ａ）のＦＤマスク回路４５は、ＦＤ状態の時にＦＤ−ＳＥＬ＝Ｈ（ＯＮ）を出力し、それ以外の正常ロック状態および逆相ロック状態の時にＦＤ−ＳＥＬ＝Ｌ（ＯＦＦ）を出力する。
【００７６】
第１実施形態におけるチャージポンプ（ＣＰ）４７は、公知の２入力型の差動対を有するチャージポンプ回路で実現できる。ただし、ＣＰ４７には、ＦＤＯをＣＰ４７へ入力するか否かを切り替えてもＣＰ４７の出力が変動しないことが求められる。そこで、ロック状態ではＦＤＯとしてゼロが出力され、差動対のＦＤＯ入力用の部分が変化しないようにする。
【００７７】
図１５は、第１実施形態におけるセレクタ４６の回路例を示す図である。
第１実施形態におけるセレクタ４６は、ＦＤＯを通過させるか否かを切り替えるスイッチで実現できる。ただし、単にスイッチを遮断するだけでは、セレクタ４６の出力ＦＤ−ｃｎｔがフローティングになり、それがＣＰ４７に入力されることは望ましくない場合もある。そこで、図１５に示すような、ＦＤ動作時にはＦＤＯを通過させ、正常ロック時および逆相ロック時には、ＣＰ４７が動作するのに最適なバイアス値ＦＤ−ｂｉａｓを出力するセレクタ回路を用いることが望ましい。
【００７８】
図１５のセレクタ回路は、トランスファーゲート（ＴＧ）６１および６２と、ＦＤ−ｂｉａｓを出力するバイアス源（ＦＤｂｉａｓ）６３と、インバータ６４とを有する。ＦＤ−ＳＥＬがＯＮの時、ＴＧ６１は通過状態となりＦＤＯを通過させ、ＴＧ６２は遮断状態になり、ＦＤ−ｃｎｔとしてＦＤＯが出力される。ＦＤ−ＳＥＬがＯＦＦの時、ＴＧ６１は遮断状態となり、ＴＧ６２は通過状態となりＦＤ−ｂｉａｓを通過させ、ＦＤ−ｃｎｔとしてＦＤ−ｂｉａｓが出力される。
【００７９】
セレクタ４６は、ＣＰ４７と一体に設けることも可能である。
図１６は、第１実施形態におけるセレクタ４６およびチャージポンプ（ＣＰ）４７の変形例の回路図である。
【００８０】
図１６は、２入力チャージポンプ（ＣＰ）において、一方の入力をＰＤＩ入力用とし、他方の入力をＦＤＯ入力用とし、各入力の電流源を形成するＮＭＯＳのゲートにｎｂｉａｓ＿ＰＤおよびｎｂｉａｓ＿ＦＤを印加し、寄与する電流比を設定可能にしている。差動対の各負荷は、並列に接続した２個のＰＭＯＳで形成され、ＰＭＯＳのゲートにｐｂｉａｓ＿ＰＤおよびｐｂｉａｓ＿ＦＤを印加し、負荷を変更可能にしている。このＣＰは、さらに、セレクタ４６に相当するスイッチ回路５５および５６を有する。スイッチ回路５５は、ＦＤＯ入力用の電流源を形成するＮＭＯＳのゲートと低側基準電源間に接続され、ゲートにＦＤ−ＳＥＬが印加されるスイッチＮＭＯＳを有する。このスイッチＮＭＯＳは、ＦＤ−ＳＥＬがＯＦＦ（Ｌ）の時にはオフし、差動対のＦＤＯ入力は通常通り動作するが、ＦＤ−ＳＥＬがＯＮ（Ｈ）の時にはオンし、ＦＤＯ入力の電流源をオフして差動対のＦＤＯ入力が動作しないようにする。また、スイッチ回路５６は、ｐｂｉａｓ＿ＦＤがゲートに印加される負荷用ＰＭＯＳのゲートと高側基準電源間に接続され、ゲートにインバータで反転したＦＤ−ＳＥＬが印加されるスイッチＰＭＯＳを有する。このスイッチＰＭＯＳは、ＦＤ−ＳＥＬがＯＦＦ（Ｌ）の時にはオフし、ｐｂｉａｓ＿ＦＤがゲートに印加されるＰＭＯＳは負荷として動作する。しかし、このスイッチＰＭＯＳは、ＦＤ−ＳＥＬがＯＮ（Ｈ）の時にはオンし、ｐｂｉａｓ＿ＦＤがゲートに印加されるＰＭＯＳをオフして負荷として動作しないようにする。
【００８１】
図１６のセレクタ４６およびチャージポンプ（ＣＰ）４７を使用することにより、ＦＤ−ＳＥＬによりセレクタ４６（スイッチ６５および６６）を切り替えてもチャージポンプの出力ＣＰ  ｏｕｔが連続的に変化するようにできる。
【００８２】
図１７は、第１実施形態のＣＤＲ回路４０の動作シミュレーションの結果を示す図である。図１７では、ＣＤＲ回路４０が起動し、正常ロック状態になりその状態を保持する場合のＶＣＯ４１の制御信号ＶＣＯ  ｃｎｆ、ＰＤＱ、ＰＤＱ−ｆｉｌ、ＦＤＯ、ＦＤ−ＳＥＬおよびＦＤ−ｃｎｔの動作波形が示される。
【００８３】
ＣＤＲ回路４０の起動後、ＶＣＯ４１は、発振周波数を自走周波数から増加させる。これに応じて、ＰＤＱ、ＦＤＯが変化し、ＰＤＱ−ｆｉｌはゼロから増加するがＶｔｈ１より小さいため、ＦＤ−ＳＥＬはＯＦＦであり、ＦＤ−ｃｎｔはゼロである。ＰＤＱ−ｆｉｌがＶｔｈ１を超えると、ＦＤ−ＳＥＬがＯＮに変化し、ＦＤ−ｃｎｔはＦＤＯを出力するので、ＶＣＯ４１の制御電圧は、ＰＤＩ＋ＦＤＯに基づいて生成される。
【００８４】
ＶＣＯ４１の発振周波数は、ＰＤＩ＋ＦＤＯに基づいた制御電圧により、入力データＤａｔａの周波数に近づき、これに応じてＰＤＱはＬに固定されるため、ＰＤＱ−ｆｉｌはＬに向かって徐々に低下する。そして、ＰＤＱ−ｆｉｌがＶｔｈ１より小さくなるとＦＤ−ＳＥＬがＯＦＦに変化し、ＦＤ−ｃｎｔはゼロになる。これにより、正常ロック状態になる。正常ロック状態中は、Ｄａｔａにジッタがあっても、ＰＤＱ−ｆｉｌはＬに固定されるため、ＦＤ−ｃｎｔはゼロであり、ＦＤ誤検出によるエラー発生を防止できる。実際に試作し評価した結果によれば、第１実施形態のＣＤＲ回路４０は、０．６５ＵＩ以上のジッタでもエラー発生を防止できる。ＦＤ−ｃｎｔによるＣＰ４７へのＦＤＯの供給制御を行わない場合にエラー発生が防止できるジッタは、０．４５ＵＩであり、許容可能なジッタが大幅に改善する。このように、第１実施形態のＣＤＲ回路４０は、０．５ＵＩ以上のジッタを有する入力データの受信も可能である。
【００８５】
図１８は、正常ロック時に大きなジッタが発生した場合の第１実施形態のＣＤＲ回路の動作シミュレーション結果を示す図であり、上側にＰＤＱおよびＰＤＱ−ｆｉｌの変化を、下側にＦＤおよびＦＤ−ｃｎｔの変化を示す。上側において、点線はＰＤＱの変化を、実線はＰＤＱ−ｆｉｌの変化を示し、下側において、点線はＦＤの変化を、実線はＦＤ−ｃｎｔの変化を示す。
【００８６】
正常ロック状態に収束する時、ＰＤＱおよびＰＤＱ−ｆｉｌは変化の振幅を徐々に減少させるが、ＦＤ−ＳＥＬはＯＮのままである。そのため、時折短パルス状に変化するＦＤがＦＤ−ｃｎｔとして出力される。ＰＤＱ−ｆｉｌの変化が所定範囲内に入ると、ロック状態と判定してＦＤ−ＳＥＬがＯＦＦになる。一旦ＦＤ−ＳＥＬがＯＦＦになると、ＰＤＱが変動し、ＦＤが短パルス状に変化しても、ＰＤＱ−ｆｉｌの変化は平均化されるので、所定範囲外にならず、ＦＤ−ＳＥＬはＯＮの状態を維持する。
【００８７】
例えば、図１８に示すように、ＦＤ−ＳＥＬがＯＦＦの状態で、ＰＤＱおよびＦＤが大きく変化しても、ＰＤＱ−ｆｉｌの変化は比較的小さく、ＦＤ−ＳＥＬはＯＦＦの状態が維持され、正常ロック状態を外れない。これに対して、ＦＤ−ＳＥＬによるＦＤのＣＰ４７への供給制御を行わない場合には、ＦＤの短パルス状に変化、特に上記のような大きな変化に対して、ＦＤがそのままＣＰ４７に供給されるため、位相外れが発生し、ＣＤＲ回路４０はロック状態から外れる。そして、再びロック状態になるようにフィードバック動作を行うことになり、大きなジッタによるＦＤ変化とロック外れおよびロック状態への復帰という動作が頻繁に繰り返されるという悪循環が発生し、長時間の安定した受信動作が行えないという問題がある。第１実施形態のＣＤＲ回路４０では、このような悪循環は発生せず、長時間の安定した受信動作が可能である。
【００８８】
第１実施形態のＣＤＲ回路４０では、ＦＤマスク回路４５は、ＰＤＱを利用して正常ロック状態、ＦＤ状態および逆相ロック状態のいずれであるかを検出したが、ＦＤＯを利用して検出することも可能である。次に説明する第２実施形態は、ＦＤマスク回路４５がＦＤＯを利用してＦＤ−ＳＥＬを生成する。
【００８９】
図１９は、第２実施形態のＣＤＲ回路を示す図である。図１９の（Ａ）は、第１および第２位相検出回路、周波数位相検出回路、ＦＤマスク回路、セレクタおよびＣＰの部分の構成を示す回路ブロック図である。図１９の（Ｂ）はＦＤＯの動作波形を示し、図１９の（Ｃ）はＦＤマスク回路の回路図である。
【００９０】
第２実施形態のＣＤＲ回路は、図９の第１実施形態のＣＤＲ回路と類似の構成を有し、ＦＤマスク回路の部分のみが異なり、他は第１実施形態と同じである。第２実施形態のＦＤマスク回路７０は、周波数位相検出回路４４の出力する周波数位相信号ＦＤＯを利用して、正常ロック状態、ＦＤ状態および逆相ロック状態のいずれであるかを検出し、選択信号ＦＤ−ＳＥＬを生成する。
【００９１】
図１９の（Ｂ）に示すように、ＦＤＯは、正常ロック状態ではゼロに固定され、ＦＤＯの平均を取るとゼロになる。また、ＦＤＯは、ＦＤ状態ではゼロと＋１（ＵＰ）（低発振周波数時）またはゼロと−１（ＤＯＷＮ）（高発振周波数時）の間で交番に変化し、ＦＤＯの平均を取ると、＋０．５または−０．５の付近になる。さらに、逆相ロック状態では、ＦＤＯは、＋１（ＵＰ）と−１の間で交番に変化し、ＦＤＯの平均を取るとゼロになる。前述のように、正常ロック状態および逆相ロック状態では、ＦＤ−ＳＥＬをＯＦＦにしてＦＤＯのＣＰ４７への供給を停止し、ＦＤ状態では、ＦＤ−ＳＥＬをＯＮにしてＦＤＯのＣＰ４７への供給を行う。そこで、ＦＤ状態と、正常ロック状態および逆相ロック状態の何れかであるかを検出し、ＦＤ−ＳＥＬを生成すればよい。上記のように、ＦＤＯの平均は、正常ロック状態および逆相ロック状態ではゼロであり、ＦＤ状態では＋０．５または−０．５である。そこで、第２実施形態では、ＦＤマスク回路７０は、ＦＤＯの平均が±０．２５の範囲内であれば正常ロック状態および逆相ロック状態と判定し、±０．２５の範囲外であればＦＤ状態と判定する。
【００９２】
第２実施形態のＦＤマスク回路７０は、図１９の（Ｃ）に示すように、ローパスフィルタ７１と、コンパレータ７２および７３と、ＮＯＲゲート７４と、を有する。ローパスフィルタ７１は、図１４の（Ａ）に示した第１実施形態のＦＤマスク回路４５のローパスフィルタ５１と同じであるが、入力がＰＤＱからＦＤＯに変更されている。コンパレータ７２は、ＦＤＯ−ｆｉｌを第３閾値Ｖｔｈ３（＋０．２５）と比較し、大きければＨ(High)を、小さければＬ(Low)を、ＰＤＱＦ３として出力する。コンパレータ７３は、ＦＤＯ−ｆｉｌを第４閾値Ｖｔｈ４（−０．２５）と比較し、大きければＬを、小さければＨを、ＰＤＱＦ４として出力する。ＮＯＲゲート６４は、ＰＤＱＦ３とＰＤＱＦ４の論理和を演算し、ＦＤ−ＳＥＬとして出力する。したがって、ＦＤＯから高周波成分を除去したＦＤＯ−ｆｉｌが、Ｖｔｈ３（＋０．２５）より大きく、Ｖｔｈ４（−０．２５）より小さい範囲内であれば、ＦＤ−ＳＥＬがＨ（オン）となり、範囲外であればＬ（オフ）となる。言い換えれば、ＦＤＯ−ｆｉｌが、Ｖｔｈ３（＋０．２５）とＶｔｈ４（−０．２５）の範囲内であれば、ＦＤ−ＳＥＬがＬ（オフ）となり、範囲外であればＨ（オン）となる。
【００９３】
第２実施形態における他の動作および効果は第１実施形態と同じであり、説明を省略する。
【００９４】
第１および第２実施形態では、第１位相検出回路４２および第２位相検出回路４３として、入力データＤａｔａをトリガとする回路を使用したが、クロックをトリガとする回路を使用してもよい。次に説明する第３実施形態は、クロックをトリガとする位相検出回路を使用する。
【００９５】
図２０は、第３実施形態のＣＤＲ回路を示す図であり、（Ａ）が第１および第２位相検出回路、周波数位相検出回路、ＦＤマスク回路、セレクタおよびＣＰの部分の構成を示す回路ブロック図であり、（Ｂ）が第１位相検出回路の回路例を示す。
【００９６】
第３実施形態のＣＤＲ回路は、図９の第１実施形態のＣＤＲ回路と類似の構成を有し、第１位相検出回路および第２位相検出回路の構成のみが異なり、他は第１実施形態と同じである。第１位相検出回路８１は、第１クロックＣＬＫ−Ｉをトリガとして、ＣＬＫ−Ｉの変化エッジに対する入力データＤａｔａの位相を検出する。第２位相検出回路８２は、ＣＬＫ−Ｉと同じ周波数を有し、位相が９０度進んだ第２クロックＣＬＫ−Ｑをトリガとして、ＣＬＫ−Ｑの変化エッジに対する入力データＤａｔａの位相を検出する。
【００９７】
図２０の（Ｂ）に示すように、第１位相検出回路８１は、インバータ８３と、第１フリップフロップ（ＦＦ）８４と、第２ＦＦ８５と、マルチプレクサ（ＭＵＸ）８６と、を有する。インバータ８３は、ＣＬＫ−Ｉを反転して／ＣＬＫ−Ｉを出力する。第１ＦＦ８４は、Ｄａｔａを入力とし、／ＣＬＫ−ＩをトリガとするＦＦで、／ＣＬＫ−Ｉの立上りエッジにおけるＤａｔａの値をラッチし、ｓａｍｐｌｅ１として出力する。第２ＦＦ８５は、Ｄａｔａを入力とし、ＣＬＫ−ＩをトリガとするＦＦで、ＣＬＫ−Ｉの立上りエッジにおけるＤａｔａの値をラッチし、ｓａｍｐｌｅ２として出力する。ＭＵＸ８６は、ｓａｍｐｌｅ１およびｓａｍｐｌｅ２を合成し、クロック位相制御信号ＰＤＩを生成する。
【００９８】
第２位相検出回路８２は、図２０の（Ｂ）に示す構成を有するが、ＣＬＫ−Ｉの代わりにＣＬＫ−Ｑが入力され、クロック位相検出信号ＰＤＱを出力することが異なる。
【００９９】
Ｄａｔａ、ＣＬＫ−ＩおよびＣＬＫ−Ｑが差動信号である場合には、図２０の（Ｂ）の位相検出回路は、例えば、非特許文献１に記載された位相検出器ＰＤのように実現される。
【０１００】
第３実施形態における他の動作および効果は第１および第２実施形態と同じであり、説明を省略する。
【０１０１】
以上、第１から第３実施形態の信号再生（ＣＤＲ）回路について説明したが、次に、実施形態のＣＤＲ回路を使用する装置について説明する。
【０１０２】
図２１は、実施形態のＣＤＲ回路を使用する光通信システムの構成を示す図である。
光通信システムは、送信信号を光信号に変換して出力する送信機１００と、送信機１００からの光信号を伝送する光ファイバ２００と、光信号を受けて受信信号を再生する受信機３００と、を有する。送信機１００は、電子装置等から送信された送信信号を再生して光信号を生成する。また、送信機１００は、光ファイバを介して受信した光信号を一旦電気信号に変換した後、再度光信号に変換して出力する中継装置でもよい。受信機３００は、再生した受信信号を電気信号として電子装置等に出力する。また、受信機３００は、受信信号を再度光信号に変換して出力する中継装置でもよい。
【０１０３】
送信機１００は、信号再生（ＣＤＲ）回路１０１と、ドライバ(Driver)１０２と、レーザダイオード（ＬＤ）１０３と、を有する。信号再生（ＣＤＲ）回路１０１は、受信したデータ信号からクロックを再生すると共に送信データ信号を再生する。ドライバ１０２は、送信データ信号に応じてＬＤ１０３を駆動し、光信号を生成して光ファイバ２００に出力する。
【０１０４】
受信機３００は、フォトダイオード（ＰＤ）３０１と、トランスインピーダンス増幅器（ＴＩＡ）３０２と、信号再生（ＣＤＲ）回路３０３と、を有する。ＰＤ３０１は、光ファイバ２００から受信した光信号を電気的な受信データ信号に変換する。ＴＩＡ３０２は、受信データ信号を増幅する。ＣＤＲ回路３０３は、受信データ信号からクロックを再生すると共に受信データ信号を再生する。
【０１０５】
実施形態の信号再生（ＣＤＲ）回路は、図２１の信号再生（ＣＤＲ）回路１０１および３０３として使用される。
なお、実施形態の信号再生（ＣＤＲ）回路は、光通信システムに利用可能なだけでなく、電子装置の内外で、クロックに同期して変調したデータ信号の送受信を行う回路で、データ信号からクロックを再生する場合には、どのような回路にも適用可能である。例えば、集積回路チップ内、チップ間（装置内、装置間）で信号を送受信する高速Ｉ／Ｏの分野等のビットレートの一層の高速化が望まれている分野で使用可能である。
【０１０６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１０７】
４０    信号再生（ＣＤＲ）回路
４１    電圧制御発振器（ＶＣＯ）
４２    第１位相検出回路
４３    第２位相検出回路
４４    周波数位相検出回路
４５    ＦＤマスク回路
４６    セレクタ
４７    チャージポンプ（ＣＰ）
４８    ループフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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