(57)【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、前記方法は、以下のステップ：
エンハンスメントモードデバイスのためのゲート構造をソース金属およびドレイン金属間に形成するステップ；
前記ソース金属、前記ドレイン金属および前記ゲート構造にわたって第１の絶縁層を堆積するステップ；
前記第１の絶縁層上でポリシリコン層を堆積するステップ；
前記ポリシリコン層をドープして、前記ポリシリコン層中に少なくとも１つのｐ型領域と少なくとも１つのｎ型領域とを形成するステップ；
前記ポリシリコン層上で第２の絶縁層を堆積するステップ；
前記第２の絶縁層中で形成された複数のビアのうちの第１のビアにより前記ソース金属に電気的に結合し、前記複数のビアのうちの第２のビアにより前記ポリシリコン層の少なくとも１つのｎ型領域に電気的に結合する第１の金属インターコネクトを前記第２の絶縁層上に形成し、及び、前記複数のビアのうちの第３のビアにより前記ドレイン金属に電気的に結合し、前記複数のビアのうちの第４のビアにより前記ポリシリコン層の少なくとも１つのｐ型領域に結合する、第２の金属インターコネクトを前記第２の絶縁層上に形成するステップ、
を含む、方法。
【請求項２】
さらに、以下のステップ：
少なくとも１つのバッファー層にわたってチャネル層を堆積するステップ；および
前記チャネル層にわたってバリア層を堆積するステップ、
を含み、ここで、前記ゲート構造を形成するステップが、以下のステップ：
前記バリア層にわたってｐ型ＧａＮ層を堆積するステップ；
前記ｐ型ＧａＮ層上でゲート金属を堆積するステップ；
前記ゲート金属にわたってフォトレジストを形成するステップ；および
前記ゲート金属および前記ｐ型ＧａＮ層をエッチングするステップ、
を含む、請求項１に記載の方法。
【請求項３】
さらに、以下のステップ：
追加のポリシリコン層を形成するステップ；および
前記追加のポリシリコン層上で第３の絶縁層を形成するステップ、
を含む、請求項１又は２に記載の方法。
【請求項４】
さらに、以下のステップ：
前記第３の絶縁層中で、前記追加のポリシリコン層に電気的に結合される、少なくとも１つの追加のビアを形成するステップ；および
前記第３の絶縁層上で、前記少なくとも１つの追加のビアにより前記追加のポリシリコン層に電気的に結合される金属コンタクトを形成するステップ、
を含む、請求項３に記載の方法。
【請求項５】
以下：
チャネル層；
前記チャネル層にわたって位置されたバリア層；
前記バリア層上に位置されたソース金属およびドレイン金属；
前記ソース金属およびドレイン金属間に位置されたゲート構造；
前記ソース金属、ドレイン金属およびゲート構造にわたって位置された絶縁材料；
前記絶縁材料中に位置されたポリシリコン層であって、少なくとも１つのｐ型領域を有するポリシリコン層；
前記絶縁材料上に位置された複数の金属インターコネクト；および
前記ソース金属、前記ドレイン金属、および前記ポリシリコン層の少なくとも１つのｐ型領域を、前記複数の金属インターコネクトにそれぞれ結合させる、前記絶縁材料層中に位置された複数のビア、
を含み、
前記ポリシリコン層が、少なくとも１つのｎ型領域をさらに有し、前記複数のビアのうちの第１のビアが、前記ソース金属を前記複数の金属インターコネクトのうちの第１のインターコネクトに結合させ、前記複数のビアのうちの第２のビアが、前記ポリシリコン層の前記少なくとも１つのｎ型領域を前記第１のインターコネクトに電気的に結合させ、
前記複数のビアのうちの第３のビアが、前記ドレイン金属を前記複数の金属インターコネクトのうちの第２のインターコネクトに結合させ、前記複数のビアのうちの第４のビアが、前記ポリシリコン層の前記少なくとも１つのｐ型領域を前記第２のインターコネクトに電気的に結合させる、
集積回路。
【請求項６】
前記絶縁材料中に位置された追加のポリシリコン層をさらに含み、
前記複数のビアのうちの第１のビアが、前記ソース金属を前記複数の金属インターコネクトのうちの第１のインターコネクトに結合させ、前記複数のビアのうちの第２のビアが、前記ポリシリコン層の前記少なくとも１つのｎ型領域を前記第１のインターコネクトに電気的に結合させ、
前記複数のビアのうちの第３のビアが、前記ドレイン金属を前記複数の金属インターコネクトのうちの第２のインターコネクトに結合させ、前記複数のビアのうちの第４のビアが、前記ポリシリコン層の前記少なくとも１つのｐ型領域を前記第２のインターコネクトに電気的に結合させる、
請求項５に記載の集積回路。
【請求項７】
さらに、以下：
基板；および
前記基板にわたって位置された、少なくとも１つの遷移層、
を含み、
前記チャネル層が、前記少なくとも１つの遷移層にわたって位置され、前記ゲート構造が、前記バリア層上に位置され、
前記少なくとも１つの遷移層が、ＡｌＧａＮを含み、前記チャネル層が、ＧａＮを含む、
請求項５に記載の集積回路。
【請求項８】
集積回路を製造する方法であって、前記方法は、以下のステップ：
少なくとも１つのバッファー層にわたってチャネル層を堆積するステップ；
前記チャネル層にわたってバリア層を堆積し、これにより、二次元電子ガス（２ＤＥＧ）領域が、前記チャネル層および前記バリア層間の界面で形成されるステップ；
前記バリア層および前記チャネル層中で分離領域を形成して、前記２ＤＥＧ領域の第１の部分を前記２ＤＥＧ領域の第２の部分と電気的に分離するステップ；
前記２ＤＥＧ領域の前記第１の部分にわたってエンハンスメントモードデバイスのためのゲート構造をソース金属およびドレイン金属間に形成するステップ；
前記ソース金属、前記ドレイン金属および前記ゲート構造にわたって第１の絶縁層を堆積するステップ；
前記２ＤＥＧ領域の前記第２の部分にわたってバックゲートを形成するステップ；
前記バックゲートにわたって第２の絶縁層を堆積するステップ；
前記第２の絶縁層上でポリシリコン層を堆積して、前記ポリシリコン層をエッチングし、これにより、前記エッチングされたポリシリコン層の少なくとも一部分が前記バックゲートにわたって位置されるステップ；
前記エッチングされたポリシリコン層をドープして、前記ポリシリコン層中に少なくとも１つのｐ型領域と少なくとも１つのｎ型領域とを形成するステップ；
前記エッチングされたポリシリコン層上で第３の絶縁層を堆積するステップ；および
前記第３の絶縁層中で形成された複数のビアのうちの第１のビアにより前記ソース金属に電気的に結合し、前記複数のビアのうちの第２のビアにより前記ポリシリコン層の少なくとも１つのｎ型領域に電気的に結合する第１の金属インターコネクト層、及び、前記複数のビアのうち第３のビアにより前記ドレイン金属に電気的に結合し、前記複数のビアのうち第４のビアにより前記ポリシリコン層の少なくとも１つのｐ型領域に電気的に結合された第２の金属インターコネクト層を、前記第３の絶縁層上に形成するステップ、
を含む、方法。
【請求項９】
前記２ＤＥＧ領域の前記第２の部分にわたって前記バックゲートを形成するステップが、前記第１の絶縁層上でゲート金属を堆積して、前記ゲート金属をエッチングすることを含み、これにより、前記エッチングされたゲート金属が、前記２ＤＥＧ領域の前記第２の部分にわたって位置される、請求項８に記載の方法。
【請求項１０】
前記２ＤＥＧ領域の前記第１の部分にわたって前記ゲート構造を形成し、前記２ＤＥＧ領域の前記第２の部分にわたってバックゲートを形成するステップが、以下のステップ：
前記バリア層にわたってｐ型ＧａＮ層を堆積するステップ；
前記ｐ型ＧａＮ層上でゲート金属を堆積するステップ；
前記２ＤＥＧ領域の前記第１の部分にわたって位置された前記ゲート金属の第１の部分上で、および前記２ＤＥＧ領域の前記第２の部分にわたって位置された前記ゲート金属の第２の部分上で、パターン化されたフォトレジストを形成するステップ；および
前記ゲート金属および前記ｐ型ＧａＮ層をエッチングするステップ、
を含む、請求項８に記載の方法。
【請求項１１】
前記ポリシリコン層をドープするステップが、前記ポリシリコン層をドープして、前記ポリシリコン層中に少なくとも１つのｎ型領域を形成することをさらに含み、
前記ポリシリコン層をドープするステップが、第２のｎ型領域または第２のｐ型領域のいずれかを形成することをさらに含み、これにより、前記ドープされたポリシリコン層が、ＦＥＴデバイスのソース、ゲートおよびドレインとしてＰＮＰ層またはＮＰＮ層のいずれかを含む、
請求項８に記載の方法。
【請求項１２】
以下：
少なくとも１つのバッファー層にわたって位置されたチャネル層；
前記チャネル層にわたって位置されたバリア層であって、二次元電子ガス（２ＤＥＧ）領域が前記チャネル層および前記バリア層間の界面で形成されたバリア層；
前記２ＤＥＧ領域の第１の部分を前記２ＤＥＧ領域の第２の部分と電気的に分離するための、前記バリア層およびチャネル層中に位置された分離領域；
前記２ＤＥＧ領域の前記第１の部分にわたって位置された、エンハンスメントモードデバイスのためのゲート構造；
前記ゲート構造にわたって位置された第１の絶縁層；
前記２ＤＥＧ領域の前記第２の部分にわたって位置されたバックゲート；
前記バックゲートにわたって位置された第２の絶縁層；
前記第２の絶縁層上におよび前記バックゲートにわたって位置されたポリシリコン層であって、少なくとも１つのｐ型領域を含むポリシリコン層；
前記エッチングされたポリシリコン層上に位置された第３の絶縁層；および
前記第３の絶縁層中で形成された少なくとも１つのビアにより前記ポリシリコン層の少なくとも１つのｐ型領域に電気的に結合された、前記第３の絶縁層上に位置された少なくとも１つの金属インターコネクト層、
を含み、
前記ゲート構造および前記バックゲートが、前記バリア層にわたって位置されたｐ型ＧａＮ層および前記ｐ型ＧａＮ層上に位置されたゲート金属をそれぞれ含む、集積回路。
【請求項１３】
前記２ＤＥＧ領域の前記第２の部分にわたる前記バックゲートが、前記第１の絶縁層上に位置された、請求項１２に記載の集積回路。
【請求項１４】
前記ポリシリコン層が、少なくとも１つのｎ型領域、および第２のｎ型領域または第２のｐ型領域のいずれかをさらに含み、これにより、前記ドープされたポリシリコン層が、ＦＥＴデバイスのソース、ゲートおよびドレインとしてＰＮＰ層またはＮＰＮ層のいずれかを含む、請求項１２に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の背景
１．本発明の分野：
本発明は、窒化ガリウム（ＧａＮ）デバイスの分野に、およびより特には、アクティブおよびパッシブシリコンデバイスを作製するための、１つまたは２つ以上のポリシリコン層を使用する、ＧａＮ集積回路の作製に関する。
【背景技術】
【０００２】
２．関連技術分野の説明：
窒化ガリウム（ＧａＮ）半導体デバイスは、高周波で切り替わる、大電流を搬送する、および高電圧を維持する（support  high  voltages）その能力のために、ますます所望される。これらのデバイスの発展は、一般的には、高出力／高周波用途を目的としてきた。これらのタイプの用途のために作製されたデバイスは、高電子移動度を示す一般的デバイス構造に基づき、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）または変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）と広く称される。これらのタイプのデバイスは、典型的には、例えば３０Ｖ〜２０００ボルトなどの高電圧に耐え、一方で、例えば１００ｋＨｚ〜１００ＧＨｚなどの高周波で操作することができる。
【０００３】
ＧａＮ  ＨＥＭＴデバイスには、少なくとも２つの窒化物層を有する窒化物半導体が含まれる。半導体上にまたはバッファー層上に形成された異なる材料により、前記層が異なるバンドギャップを有することを生じさせる。隣接する窒化物層中の異なる材料によりまた分極を生じさせ、これは、具体的には、より狭いバンドギャップを有する層において、２つの層の接合部付近の導電性二次元電子ガス（２ＤＥＧ）領域の一因となる。
【０００４】
分極を生じさせる窒化物層には、典型的には、２ＤＥＧを含むためのＧａＮの層に隣接するＡｌＧａＮのバリア層が含まれ、これにより、電荷がデバイスを通って流れることが可能となる。このバリア層は、ドープされていても、未ドープであってもよい。２ＤＥＧ領域が、ゼロゲートバイアスにおけるゲートの下に存在するので、ほとんどの窒化ガリウムデバイスはノーマリーオン（normally  on）またはデプレーション（depletion）モードデバイスである。２ＤＥＧ領域が、ゼロ適用ゲートバイアスにおけるゲートの下で（below  the  gate  at  zero  applied  gate  bias）空乏されている、すなわち、除去されている場合には、デバイスは、エンハンスメントモードデバイスであり得る。提供する追加の安全性により、および単純で低コスト駆動回路により制御するのがより容易であるので、エンハンスメントモードデバイスはノーマリーオフであり、望ましいものである。電流を伝導させるために、エンハンスメントモードデバイスは、ゲートで印加されるポジティブバイアスを必要とする。
【０００５】
図１Ａ〜１Ｈは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。図１Ａに示されるとおり、例示的デバイスは、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）などから形成された基板１０の上で、最初に多数の層を堆積することにより形成される。特に、窒化アルミニウム（ＡｌＮ）シード層１１を基板１０上で堆積し、窒化アルミニウムガリウム（ＡｌＧａＮ）層１２をシード層１１上で形成し、窒化ガリウム（ＧａＮ）層１３をＡｌＧａＮ層１２上で形成させる。さらに、窒化アルミニウムガリウム（ＡｌＧａＮ）バリア層１４をＧａＮ層１３上で形成し、ｐＧａＮ層１５をバリア層１４上で形成し、ゲート金属１６をｐＧａＮ層１５上で形成する。図１Ａにさらに示されるとおり、フォトレジストを使用してゲートパターンを画定するために、ゲート金属１６上で保護層としてフォトレジスト１７を堆積させる。
【０００６】
次に、図１Ｂに示されるとおり、ゲート金属１６およびｐＧａＮ材料（すなわち、結晶）１５を、保護層としての役割を果たすフォトレジスト１７でエッチングする。次いで図１Ｃおよび１Ｄに示されるとおり、絶縁層またはフィルム１８を堆積して、コンタクト開口１９Ａおよび１９Ｂを、ソースおよびドレインコンタクトのために形成する。次に、第１金属アルミニウムを堆積させて、金属パターンを画定する。図１Ｅに示されるとおり、金属層により、ソース金属２０Ａ、ドレイン金属２０Ｂ、および任意にフィールドプレート２０Ｃが形成され得る。層間絶縁膜を、図１Ｆに示されるとおり次いで堆積する。この例において、絶縁体１８は、図１Ｃにおいて堆積されたものと同じ材料である。
【０００７】
いったん層間絶縁膜１８が堆積されると、ビア２２Ａおよび２２Ｂは、図１Ｇに示されるとおり金属層間でカットされることができる。ビアをタングステンで充填してプラグを形成することができ、第２金属アルミニウム層を堆積させて、金属２１Ａおよび２１Ｂを形成することができる。このステップを図１Ｈに示されるとおり再度行い、追加のビアカット２４Ａおよび２４Ｂならびに追加の金属２３Ａおよび２３Ｂが形成される。パッシブ層２５を、次いで第３金属アルミニウム２３Ａおよび２３Ｂにわたって堆積することができる。図２は、図１Ａ〜１Ｈのプロセスにより形成されたＧａＮ構造の走査電子顕微鏡写真を示す。
【０００８】
図１Ａ〜１Ｈにおける上記プロセスの１つの制限は、作製されたデバイスがチップ上のシングルエンハンスメントモードデバイスであることである。第２の制限は、上で言及したとおりＧａＮ  ＨＥＭＴデバイスは、高導電性電子ガス（２ＤＥＧ）を使用し、したがって、ｎ−チャネルトランジスタであることである。しかしながら、窒化ガリウム中の極めて乏しいホール移動度により、ｐ−チャネルトランジスタを作ることは困難である。さらに、窒化ガリウム中で他のタイプのシリコンデバイスを作製することもまた困難である。
【０００９】
したがって、窒化ガリウム中で作製することが困難であった、シリコンアクティブおよび非アクティブ構成要素を含むＧａＮ集積回路を形成するためのプロセスを有することが所望される。
【発明の概要】
【００１０】
本発明の要約
集積回路用の追加の構成要素を創出するための、ポリシリコン層を含むＧａＮトランジスタデバイスおよびこれを製造するための方法が、本願において開示される。ＧａＮデバイスは、ＥＰＩ構造およびＥＰＩ構造にわたって位置された絶縁材料を含む。さらに、１つまたは２つ以上のポリシリコン層が絶縁材料中に位置され、前記ポリシリコン層は、１つまたは２つ以上のｎ型領域およびｐ−型領域を有する。デバイスはさらに、絶縁材料上に位置された金属インターコネクトならびにソースおよびドレイン金属をポリシリコン層のｎ型およびｐ−型領域に接続させる、絶縁材料層中に位置されたビアを含む。
【００１１】
ＧａＮトランジスタデバイスを製造するための方法には、基板、前記基板の上のＡｌＧａＮ層、前記ＡｌＧａＮ層の上のＧａＮ層、前記ＡｌＧａＮ層の上のバリア層、および前記バリア層の上のｐ型ＧａＮ層を有するＥＰＩ構造を形成すること；前記ｐ型ＧａＮ層上でゲート金属を堆積すること；ならびに前記ゲート金属の上でフォトレジストを形成して前記ゲート金属および前記ｐ型ＧａＮ層をエッチングすること、が含まれる。前記方法にはさらに、第１絶縁層を堆積すること；前記第１絶縁層をエッチングして絶縁材料中で１対のコンタクトウィンドウを形成すること；ならびに前記１対のコンタクトウィンドウ中でソース金属およびドレイン金属を形成すること、が含まれる。次に、第２絶縁層を堆積し、前記第２絶縁層上でポリシリコン層を堆積する。ポリシリコン層が堆積された後、前記製造方法は、ポリシリコン層をドープして、前記ポリシリコン層中に少なくとも１つのｎ型領域および少なくとも１つのｐ型領域を形成するステップ；第３絶縁層を堆積して、前記ソース金属、前記ドレイン金属、前記ポリシリコン層の前記少なくとも１つのｎ型領域、前記ポリシリコン層の前記少なくとも１つのｐ型領域にそれぞれ結合される、前記第３絶縁層中の複数の第１ビアを形成するステップ；ならびに前記第３絶縁層上で金属層を形成するステップ、をさらに含む。
図面の簡単な説明
本開示の特徴、目的、および利点は、同類の参照記号が本願を通じて対応して同定する図面と合わせる場合に、以下に記載の詳細な説明からより明らかにされるであろう：
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｂ】図１Ｂは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｃ】図１Ｃは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｄ】図１Ｄは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｅ】図１Ｅは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｆ】図１Ｆは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｇ】図１Ｇは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図１Ｈ】図１Ｈは、エンハンスメントモード（ノーマリーオフ）ＧａＮトランジスタを作製するための従来の製造プロセスを例示する。
【図２】図２は、図１Ａ〜１Ｈのプロセスにより形成されたＧａＮ構造の走査電子顕微鏡写真を例示して示す。
【図３Ａ】図３Ａは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｂ】図３Ｂは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｃ】図３Ｃは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｄ】図３Ｄは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｅ】図３Ｅは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｆ】図３Ｆは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｇ】図３Ｇは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図３Ｈ】図３Ｈは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図４Ａ】図４Ａは、本発明の例示的態様によるＧａＮ集積回路の追加の態様を例示する。
【図４Ｂ】図４Ｂは、本発明の例示的態様によるＧａＮ集積回路の追加の態様を例示する。
【図５Ａ】図５Ａは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｂ】図５Ｂは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｃ】図５Ｃは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｄ】図５Ｄは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｅ】図５Ｅは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｆ】図５Ｆは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｇ】図５Ｇは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｈ】図５Ｈは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｉ】図５Ｉは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図５Ｊ】図５Ｊは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図６】図６は、本発明のＧａＮ集積回路のなお別の態様を例示する。
【図７Ａ】図７Ａは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｂ】図７Ｂは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｃ】図７Ｃは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｄ】図７Ｄは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｅ】図７Ｅは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｆ】図７Ｆは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｇ】図７Ｇは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図７Ｈ】図７Ｈは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図８】図８は、本発明の例示的態様によるＧａＮ集積回路のなお別の変形を例示する。
【図９Ａ】図９Ａは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｂ】図９Ｂは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｃ】図９Ｃは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｄ】図９Ｄは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｅ】図９Ｅは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｆ】図９Ｆは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｇ】図９Ｇは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｈ】図９Ｈは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【図９Ｉ】図９Ｉは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【００１３】
好ましい態様の詳細な説明
以下の詳細な説明において、特定の態様が参照される。これらの態様は、十分に詳細に説明され、当業者がそれらを実施することを可能にする。他の態様を用いてもよいこと、および種々の構造的、論理的および電気的変更が、使用される材料中での変形と同様になされて本願において開示される集積回路の種々の層を形成してもよいことが理解されなければならない。
【００１４】
以下の詳細な説明において開示される特徴の組み合わせは、最も広い意味における教示を実行するために必要でなくてもよく、その代わりに単に教示されて、本願の教示の代表的な例を特に説明する。
【００１５】
図３Ａ〜３Ｈは、本発明の第１の態様による、ＧａＮ集積回路中のアクティブおよびパッシブシリコンデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。
【００１６】
本願において記載される製造プロセスの第１の例示的態様の初期ステップは、ＧａＮトランジスタの従来の作製手法の図１Ａ〜１Ｆについて上記で記載されたものと同じステップまたは類似のステップを用いる。特に、ＥＰＩ構造は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）などから形成された基板の上で堆積されるシード層（例えば窒化アルミニウム（ＡｌＮ）など）を含む。
【００１７】
さらに、１つまたは２つ以上の遷移層（例えば窒化アルミニウムガリウム（ＡｌＧａＮ）など）がシード層上で形成され、チャネル層（例えば窒化ガリウム（ＧａＮ）など）が、前記ＡｌＧａＮ層上で形成される。例えば窒化アルミニウムガリウム（ＡｌＧａＮ）などから構成されるバリア層を、次いで前記チャネル層上で形成し、これにより二次元電子ガス（２ＤＥＧ）が、チャネル層およびバリア層間の接合部で形成される。
【００１８】
例示的態様において、ゲートを形成するために、ｐＧａＮ層をバリア層上で形成して、ゲート金属を、前記ｐＧａＮ層上で形成する。次に、フォトレジストを、ゲート金属上で保護層として堆積して、フォトレジストを使用してゲートパターンを画定し、ゲート金属およびｐＧａＮ材料をエッチングする。
【００１９】
絶縁層を次いで堆積して、コンタクト開口を、ソースおよびドレインコンタクトのための絶縁層中で形成する。次に、金属アルミニウムを堆積して、ソース金属、ドレイン金属、および任意にフィールドプレートを画定する。層間絶縁膜を、次いで金属コンタクト上で堆積する。
【００２０】
図３Ａは、これらの予備製造ステップから得られる構造を例示する。示されるとおり、基板１１０には、下層から上層へ、ＡｌＮシード層１１１、ＡｌＧａＮ層１１２、ＧａＮなどを含むチャネル層１１３、およびその上に形成されたＡｌＧａＮバリア層１１４が提供される。
【００２１】
さらに、ｐＧａＮ層１１５およびゲート金属１１６を含むゲートコンタクトが、ソース金属１２０Ａ、ドレイン金属１２０Ｂおよびフィールドプレート１２０Ｃと同様に、ＡｌＧａＮバリア層１１４上で形成される。さらに、絶縁体１１８が、金属コンタクトおよびバリア層にわたって位置される。
【００２２】
（上記のとおり）例示的態様においては、ｐＧａＮ層１１５およびゲート金属１１６にわたってパターン化されたフォトレジストを使用してゲートコンタクト／構造が形成される一方で、ゲートコンタクト／構造を、当業者に理解されるであろうとおりの代替的方法を使用して形成されることが可能であることが留意される。例えば、ゲート構造は、バリア層１１４中で形成された埋め込みゲート、およびＦ−注入された（フッ素注入された）ゲート、またはエンハンスメントモードデバイスを形成するためのあらゆる他の方法であり得る。
【００２３】
次に、図３Ｂに示されるとおり、ポリシリコン１２１の層を絶縁層１１８上で堆積して、不純物を注入して、ｐ型ドープ、ｎ型ドープおよび／または未ドープの領域を画定する。これらの領域は、ｐ−ｎダイオード、ｎｐｎおよびｐｎｐトランジスタ、レジスタ、キャパシタ、および他のアクティブおよびパッシブ要素の基部を形成するであろう。
【００２４】
図３に示される例において、ポリシリコン層１２１には、ｎ型領域１２１Ａ、ｐ型領域１２１Ｂ、および未ドープ領域１２１Ｃが含まれる。図３Ｃに示されるとおり、コンタクトフォトマスクを次いで使用してパターン化し、ポリシリコン層１２１をエッチングする。
【００２５】
次に、図３Ｄに示されるとおり、絶縁層１２２を次いでポリシリコン層１２１にわたって堆積する。ビア１２３Ａ〜１２３Ｅを次いで絶縁層１２２および絶縁層１１８中で形成する（図３Ｅにおける絶縁層１１８として、まとめて示される）。特に、ビア１２３Ａは、ソース金属１２０Ａに接続され、ビア１２３Ｂは、ドレイン金属１２０Ｂに接続され、ビア１２３Ｃは、ｎ型領域１２１Ａに接続され、ビア１２３Ｄは、ｐ型領域１２１Ｂに接続され、ビア１２３Ｅは、未ドープ領域１２１Ｃに接続される。
【００２６】
例示的態様において、タングステン（Ｗ）または銅（Ｃｕ）プラグ技術を、より小さく、より高いアスペクト比のビア１２３Ａ〜１２３Ｅの充填に適用することができ、一方でポリシリコン層１２１の領域を接触させるために、０．０１〜０．１μｍの厚さの範囲のＴｉＮの薄層を利用することができる。例示的態様においてはビアが使用されているが、金属およびポリシリコンへの接続が、当該業界における多くの汎用の方法でなされ得ることが十分に理解されなければならない。
【００２７】
図３Ｆに戻って、金属層を堆積してインターコネクトを創出して、それにより、ＧａＮトランジスタにシリコンアクティブおよびパッシブ構成要素を追加する。特に、例示的態様において示されるとおり、金属層１２４Ａは、ビア１２３Ａおよび１２３Ｃを電気的に結合し、第２金属層１２４Ｂは、ビア１２３Ｂ、１２３Ｄ、および１２３Ｅを電気的に結合する。
【００２８】
１つの改良（refinement）において、追加のビア１２５Ａおよび１２５Ｂならびに追加の金属層１２６Ａおよび１２６Ｂをまた、図３Ｇに例示されるとおりデバイスに形成することができる。代替的にまたはこれに加えて、第２ポリシリコン層を、図３Ｈに示されるとおり形成することができる。特に、第２ポリシリコン層１２８は、ビア１２７により別の金属層１２６に結合される。
【００２９】
例示的態様において、第２ポリシリコン層１２８を追加して、ｎ−チャネルおよびｐ−チャネルＭＯＳＦＥＴを形成することができる。図３Ｈは、２つのポリシリコン層１２１および１２８へのインターコネクトを示す。ＭＯＳＦＥＴのドレインおよびソース電極は、ポリシリコン層１２１中で画定され、ゲート電極は、ポリシリコン層１２８中で画定される。図３Ｇおよび３Ｈの両方において示されるとおり、トップゲートポリシリコンデバイスには、バリア層１１４上に位置されるＧａＮ  ＦＥＴのソースおよびドレインに結合された、ソースおよびドレインコンタクトが含まれる。
【００３０】
代替的態様においては、ポリシリコンＦＥＴのソースおよびドレインコンタクトは、ＧａＮ  ＦＥＴに結合されないが、代わりに外部接続のために開いたままであり、例えば、それらの一方または両方がインターコネクトされるかおよび／または外部接続される金属に接続されることが繰り返される。なおさらに、ソースおよびドレインコンタクトのいずれか一方が、ＧａＮ  ＦＥＴに結合し得、一方で他方のコンタクトが外部接続され得る。集積デバイスのこれらの変形は本願の開示により考慮され、その適切な変形により、図３Ａ〜３Ｆに記載された方法を使用して製造されることができる。
【００３１】
さらに、図３Ａ〜３Ｈに例示された例示的製造方法に、多くの変更および改変がなされ得ることが十分に理解されなければならない。例えば、図３Ｈにおいて示されるとおり、ｎ−チャネルおよび／またはｐ−チャネルＭＯＳデバイスを、ポリシリコンを酸化させて、金属またはポリシリコンゲート電極を追加することにより追加することができる。さらに、多層のポリシリコン層を追加して、例えば、ポリシリコンＭＯＳＦＥＴへのゲートおよびポリ−ポリキャパシタ（poly−poly  capacitor）などの追加の構成要素を創出することができる。さらに、シリコン構成要素を使用して、ＧａＮトランジスタのためのゲート過電圧保護体（gate  over  voltage  protection）を創出することができる。最後に、ポリシリコンを使用して、ＧａＮトランジスタのためのドレイン−ソース過電圧保護体を創出するか、および／または同一のチップ上でＧａＮトランジスタと共に使用することができるＣＭＯＳ構成要素を創出することができる。
【００３２】
図４Ａおよび４Ｂは、本発明の例示的態様によるＧａＮ集積回路の追加の態様を例示する。特に、図４Ａは、ボトムゲートポリシリコンデバイス構造を有するＧａＮ集積回路を例示する。示されるとおり、ＧａＮデバイスは、基板２１１、１つまたは２つ以上のトランジスタ層２１２（例えば、ＡｌＮシード層など）、バッファー層２１３（例えば、ＡｌＧａＮ層など）、チャネル層２１４（例えば、ＧａＮなど）およびＡｌＧａＮバリア層２１５の上に形成される。これらの層は、第１の態様を参照して記載された構造に類似する。上記で述べたとおり、２ＤＥＧ領域は、チャネル層２１４およびバリア層２１５間の接合部で形成される。
【００３３】
さらに示されるとおり、ｐＧａＮ層２１６およびゲート金属２１７は、バリア層２１５上で形成され、ゲート構造を形成する。ビア２２８および２２９が、ソースおよびドレイン金属２２０および２２１を金属コンタクト２３２および２３３にそれぞれ電気的に接続させて、ソースおよびドレイン金属２２０および２２１は、バリア層２１５上に形成される。さらに、分離領域２１８は、バリア層２１５、チャネル層２１４中でバッファー層２１３中に伸びるイオン注入またはエッチングにより形成される（by  ion  implantation  or  etching  in  the  barrier  layer  215，the  channel  layer  214  and  extending  into  the  buffer  layer  213）。バリア層およびチャネル層中で形成された分離領域は、２ＤＥＧ領域の第１部分を、２ＤＥＧ領域の第２部分と電気的に分離する。デバイスは、デバイス金属を電気的に絶縁させて保護する絶縁材料２１９をさらに含む。示されるとおり、ポリシリコンＦＥＴのボトムゲート２２２が、絶縁材料中で形成される。ボトムゲート２２２は、金属、ポリシリコンまたは他の導電性材料であり得ることが留意される。ゲート構造は２ＤＥＧ領域の一部分の上に形成され、一方でボトムまたはバックゲート２２２は、第１領域と分離された２ＤＥＧ領域の第２部分の上に形成されることが十分に理解されなければならない。
【００３４】
さらに、ポリシリコン層は、ボトムゲートの上に形成される。反対に領域がＰＮＰ層を形成し得ることが十分に理解されなければならないが、特に、ポリシリコン層は、ｎ型領域２２３、ｐ型領域２２４およびｎ型領域２２５（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）を含むことができる。ビア２２６および２２７は、ドープされた領域２２３および２２５を、それぞれ金属コンタクト２３０および２３１に結合させる。したがって、図４Ａに示されるデバイスには、ＧａＮ  ＦＥＴのアクティブセルと分離された回路のエリアに位置されたポリシリコンＦＥＴのためのボトムゲート構造が含まれる。
【００３５】
図４Ｂは、図４Ａにおいて例示されたデバイスの代替的態様を例示する。図４Ｂのデバイスの層および構成要素は、４Ａのものと同一であり、ここでは繰り返さない。ポリシリコンＦＥＴ２２２が、図４Ａにおいて示されたデバイス中に位置される分離領域というよりもむしろ、回路のアクティブ領域中に形成される点で、図４Ｂに示されたデバイスは異なる。
【００３６】
図５Ａ〜５Ｊは、図４Ａおよび／または４Ｂに示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。全てのプロセスフローを使用して、アクティブデバイスエリア（図４Ｂ）での、または分離エリア（図４Ａ）での両方でボトムゲートポリシリコンＦＥＴを形成することができる。ポリシリコン／ゲート金属により形成されたバックゲートは、ポリシリコンＦＥＴ上での２ＤＥＧポテンシャルの効果を防止する。
【００３７】
図５Ａは、下から上へ、シリコン基板２１１、遷移層２１２、バッファー材料２１３（例えば、ＡｌＧａＮなど）、チャネル層２１４（例えば、ＧａＮなど）およびバリア材料２１５（例えば、ＡｌＧａＮなど）を含む、ＥＰＩ構造を例示する。さらに、ｐ型ＧａＮ材料２１６は、バリア材料２１５上で形成され、ゲート金属２１７は、ｐ型ＧａＮ材料２１６上で形成される（すなわち、堆積されるか、または成長する）。フォトレジストを堆積して、ゲート金属２１７およびｐ型ＧａＮ材料２１６を、例えば、プラズマエッチングなどのあらゆる既知の方法によりエッチングして、次いで分離領域２１８を形成した後、絶縁材料２１９をＥＰＩ構造にわたって堆積する。分離領域２１８を、デバイス層２１５の一部分を覆い、次いで少なくともチャネル層２１４の下で、曝露された層をエッチングダウンすることにより形成することができる。エッチングされた領域を、次いで酸化物または他の好適な分離材料で充填することができる。
【００３８】
次に、図５Ｂに示されるとおり、絶縁材料を、コンタクトフォトマスクを使用してエッチングして、コンタクト開口を形成し、コンタクト金属を堆積してソース金属１２０、ドレイン金属１２１、および任意にフィールドプレートを形成する。前記のとおり、図５Ｃにおける絶縁材料１１９として再び示される絶縁材料を、次いで前記構造上で堆積する。ボトムゲート金属２２２を、次いで図５Ｄに示されるとおり絶縁材料２１９上で堆積して、次いで図５Ｅに示されるとおりエッチングする。エッチングされたゲート金属は、上記で検討したとおり、ポリシリコンＦＥＴのためのボトムゲートを形成する。
【００３９】
製造プロセスは、ポリシリコンＦＥＴのためにゲート絶縁体が堆積された図５Ｆへ続く。ゲート絶縁体は、絶縁材料２１９として例示される。次に、ポリシリコン層２４０が次いで、図５Ｇに示されるとおり堆積され、次いで図５Ｈに示されるとおりエッチングされる。例示的態様において、ポリシリコン層２４０をエッチングして、これにより、前記層の残留する部分をゲート金属２２２にわたって形成する。次に、図５Ｉに例示されるとおり、ポリシリコン層のマスキングおよびイオン注入のステップを行い、ＮＰＮまたはＰＮＰ層を形成する。上記で述べたとおり、ポリシリコン層のイオン注入により、ｎ型領域２２３、ｐ型領域２２４およびｎ型領域２２５（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）または代替的にＰＮＰ層がもたらされ得る。
【００４０】
最後に、図５Ｊに示されるとおり、追加の誘電材料が堆積され（再び誘電材料２１９として示すもの）、複数のビアが誘電材料２１９中に形成されて例えば、タングステン（Ｗ）、銅（Ｃｕ）などの導電性材料で充填され、金属コンタクトが誘電材料２１９の最上部上で形成される。示されるとおり、ビア２２６および２２７は、ドープされた領域２２３および２２５をそれぞれ金属コンタクト２３０および２３１に電気的に結合させ、ビア２２８は、ソース金属２２０を金属コンタクト２３２に電気的に結合させ、ビア２２９は、ドレイン金属２２１を金属コンタクト２３３に電気的に結合させる。示されないが、追加の金属層を、第１の態様において、特に図３Ｇにおいて開示されたとおりのものと類似のやり方で形成され得ることが十分に理解されなければならない。
【００４１】
図６は、本発明の例示的態様による、ＧａＮ集積回路のなお別の態様を例示する。図６における回路は、図４Ａにおいて例示されたとおりのボトムゲートポリシリコンデバイス構造を有するＧａＮ集積回路と同様の設計である。図６は、ポリシリコンＦＥＴのためのゲート層としてのゲート金属およびｐＧａＮ層を使用してボトムゲートが形成されている点で異なり、これは、図７Ａ〜７Ｈに関して以下で記載される例示的プロセスから明らかになるであろう、作製の間のマスクの数を効果的に減少させる。
【００４２】
図６に示されるとおり、ＧａＮは、基板３１１、１つまたは２つ以上のトランジスタ層３１２（例えば、ＡｌＮシード層など）、バッファー層３１３（例えば、ＡｌＧａＮ層など）、チャネル層３１４およびＡｌＧａＮバリア層３１５の上に形成される。さらに、ｐＧａＮ層３１６およびゲート金属３１７は、バリア層３１５上に形成される。ｐＧａＮ層３１８およびゲート金属３１９の追加の領域は、分離領域３２４により分離させられた領域中のバリア上で形成される。ｐＧａＮ層３１８およびゲート金属３１９は、ポリシリコンＦＥＴのためのゲート層を形成する。
【００４３】
さらに、ビア３２８および３２７がソースおよびドレイン金属３２５および３２６を金属コンタクト３３３および３３４にそれぞれ電気的に結合して、ソースおよびドレイン金属３２５および３２６をバリア層３１５上で形成する。上記で述べたとおり、分離領域３２４は、バッファーバリア層３１５、チャネル層３１４中でバッファー層３１３中に伸びるイオン注入またはエッチングにより形成される（by  ion  implantation  or  etching  in  the  buffer  barrier  layer  315，the  channel  layer  314  and  extending  into  the  buffer  layer  313）。デバイスは、デバイス金属を電気的に絶縁して保護する絶縁材料３２０をさらに含む。さらに、ポリシリコン層は、ボトムゲート３１８、３１９の上で形成される。反対に領域がＰＮＰ層を形成し得ることが十分に理解されなければならないが、特に、ポリシリコン層は、ｎ型領域３２１、ｐ型領域３２２およびｎ型領域３２３（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）を含み得る。ビア３３０および３２９は、ドープされた領域３２１および３２３を、それぞれ金属コンタクト３３１および３３３に結合させる。したがって、図４Ａの例示的デバイスのように、図６に示されたデバイスには、ＧａＮ  ＦＥＴのアクティブセルと分離された回路のエリアに位置されたポリシリコンＦＥＴのためのボトムゲート構造が含まれる。図示されないが、同一の構造が、図６において示されたデバイス中に位置される分離領域中というよりもむしろ、（図４Ｂの態様に類似する）回路のアクティブ領域中にポリシリコンＦＥＴのためのゲート構造により形成され得ることが十分に理解されなければならない。
【００４４】
図７Ａ〜７Ｈは、図６に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。全てのプロセスフローを使用して、分離エリア（図６）での、またはアクティブ領域（図示せず）での両方でボトムゲートポリシリコンＦＥＴを形成することができる。ポリシリコン／ゲート金属により形成されたバックゲートは、ポリシリコンＦＥＴ上での２ＤＥＧポテンシャルの効果を防止する。
【００４５】
図７Ａは、下から上へ、シリコン基板３１１、遷移層３１２、ＧａＮバッファー材料３１３、チャネル層３１４、およびＡｌＧａＮバリア材料３１５を含む、ＥＰＩ構造を例示する。さらに、ｐ型ＧａＮ材料３１６、３１７が、バリア材料３１５上で形成され、ゲート金属３１７、３１９がｐ型ＧａＮ材料３１６上で形成される（すなわち、堆積されるか、または成長する）。示されないが、これらの構造を、フォトレジストを堆積し、例えば、プラズマエッチングなどのあらゆる既知の手法を使用してゲート金属３１７、３１９およびｐ型ＧａＮ材料３１６、３１８をエッチングすることにより形成する。これらの構造が形成された後、絶縁層３２０を堆積する。
【００４６】
次に図７Ｂにおいて示されるとおり、ポリシリコン層３４０を絶縁層上で堆積し、これは、図７Ｃにおいて示されるとおり、次いでエッチングされる。次に図７Ｄにおいて示されるとおり、残留するポリシリコン層３４０のマスキングおよびイオン注入のステップを行い、ＮＰＮまたはＰＮＰ層を形成する。上記で述べたとおり、ポリシリコン層のイオン注入により、ｎ型領域３２１、ｐ型領域３２２およびｎ型領域３２３（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）または代替的にＰＮＰ層がもたらされ得る。
【００４７】
図７Ｅに示されるとおり、次いで分離領域３２４を、デバイス層２１５の一部分を覆い、次いで少なくともチャネル層３１４の下で、曝露された層をエッチングダウンすることにより形成する。エッチングされた領域を、次いで酸化物または他の好適な分離材料で充填することができる。分離領域３２４を、当業者には理解されるであろうように、あらゆる他の手法を使用して形成することができること、およびさらに分離領域３２４を、例えばステップ７Ａにおいて絶縁層３２０が堆積される前に、プロセスにおける異なる段階において形成することができることが十分に理解されなければならない。
【００４８】
次に図７Ｆに示されるとおり、コンタクトフォトマスクを使用して絶縁材料３２０をエッチングしてコンタクト開口を形成し、コンタクト金属を堆積して、ソース金属３２５、ドレイン金属３２６、および任意にフィールドプレートを形成する。複数のビアが誘電材料３２０中に形成されて、例えば、タングステン（Ｗ）、銅（Ｃｕ）などの導電性材料で充填される前に、追加の絶縁層３２０を堆積し（図７Ｇ）、金属コンタクトが誘電材料３２０の最上部上で形成される。図７Ｈにおいて示されるとおり、ビア３３０および３２９は、ドープされた領域３２１および３２３をそれぞれ金属コンタクト３３１および３３２に電気的に結合させ、ビア３２８は、ソース金属３２５を金属コンタクト３３３に電気的に結合させ、ビア３２７は、ドレイン金属３２６を金属コンタクト３３４に電気的に結合させる。示されないが、追加の金属層を、第１の態様において、特に図３Ｇにおいて開示されたとおりのものと類似のやり方で形成され得ることが十分に理解されなければならない。
【００４９】
図８は、本発明の例示的態様によるＧａＮ集積回路のなお別の変形を例示する。図８に例示される回路は、図４Ａにおいて例示されたとおりのボトムゲートポリシリコンデバイス構造を有するＧａＮ集積回路と同様の設計である。図８は、金属１のためのバリア層として通常使用される金属層が、ポリシリコンＦＥＴのためのボトムゲートとして使用される点で異なり、これは、図９Ａ〜９Ｉに関して以下で記載される例示的プロセスから明らかになるであろうとおり、作製の間のマスクの数を効果的に減少させる。
【００５０】
図８に示されるとおり、ボトムゲートポリシリコンデバイス構造を含み、基板４１１、１つまたは２つ以上のトランジスタ層４１２（例えば、ＡｌＮシード層など）、バッファー層４１３（例えば、ＡｌＧａＮ層など）、チャネル層４１４およびＡｌＧａＮバリア層４１５の上に形成された、ＧａＮ集積回路が提供される。これらの層は、上記で検討された態様を参照して上記で記載されたＥＰＩ構造のものと同様である。
【００５１】
さらに示されるとおり、ｐＧａＮ層４１６およびゲート金属４１７がバリア層４１５の上で形成される。ビア４２８および４２７が、ソースおよびドレイン金属４２２および４２３を、金属コンタクト４３３および４３４にそれぞれ電気的に接続させて、ソースおよびドレイン金属４２２および４２３がバリア層４１５上に形成される。さらに、分離領域４１８は、バッファーバリア層４１５、チャネル層４１４中でバッファー層４１３中に伸びるイオン注入またはエッチングにより形成される（by  ion  implantation  or  etching  in  the  buffer  barrier  layer  415，the  channel  layer  414  and  extending  into  the  buffer  layer  413）。デバイスは、デバイス金属を電気的に絶縁させて保護する絶縁材料４１９をさらに含む。示されるとおり、ポリシリコンＦＥＴのボトムゲート４２１は、絶縁材料中で形成される。ボトムゲート４２１は、金属、ポリシリコンまたは他の導電性材料であり得ることが留意される。さらに、この態様において、金属層は、ソースおよびドレイン金属４２２および４２３の下で広がり、４２０として示される。図８におけるデバイスは、ボトムゲート４２１の上で形成されたポリシリコン層をさらに含む。反対に領域がＰＮＰ層を形成し得ることが十分に理解されなければならないが、ポリシリコン層は、ｎ型領域４２４、ｐ型領域４２５およびｎ型領域４２６（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）を含み得る。ビア４３０および４２９は、ドープされた領域４２４および４２６を、それぞれ金属コンタクト４３１および４３２に結合させる。したがって、図８に示されるデバイスには、ＧａＮ  ＦＥＴのアクティブセルと分離された回路のエリアに位置されたポリシリコンＦＥＴのためのボトムゲート構造が含まれる。代替的に、ポリシリコンＦＥＴ４２１のボトムゲートを、図８において示されたデバイス中に位置される分離領域中というよりもむしろ、回路のアクティブ領域中に形成することができる。
【００５２】
図９Ａ〜９Ｉは、図８に示されたとおりのＧａＮ集積回路中でデバイスを作製するための、ポリシリコン層を使用した例示的な製造プロセスを例示する。全てのプロセスフローを使用して、アクティブデバイスエリア（図示せず）での、または分離エリア（図８）での両方でボトムゲートポリシリコンＦＥＴを形成することができる。ポリシリコン／ゲート金属により形成されたバックゲートは、ポリシリコンＦＥＴ上での２ＤＥＧポテンシャルの効果を防止する。
【００５３】
最初に、図９Ａに示されるとおり、下から上へ、シリコン基板４１１、遷移層４１２、ＧａＮバッファー材料４１３、チャネル層４１４およびＡｌＧａＮバリア材料４１５を含むＥＰＩ構造を形成する。さらに、ｐ型ＧａＮ材料４１６は、バリア材料４１５上で形成され、ゲート金属４１７は、ｐ型ＧａＮ材料４１６上で形成される（すなわち、堆積されるか、または成長する）。フォトレジストを堆積して、ゲート金属４１７およびｐ型ＧａＮ材料４１６をエッチングした後、次いで分離領域４１８を形成して、絶縁材料４１９をＥＰＩ構造にわたって堆積する。分離領域４１８を、デバイス層４１５の一部分を覆い、次いで少なくともチャネル層４１４の下で、曝露された層をエッチングダウンすることにより形成することができる。エッチングされた領域を、次いで酸化物または他の好適な分離材料で充填することができる。
【００５４】
次に、金属１の下のバリア金属４４０を、図９Ｂに示されるとおり堆積する。図９Ｃは、バリア金属４４０および絶縁材料４１９をエッチングしてコンタクト開口を形成し、コンタクト金属（すなわち、金属１）４４１を堆積して、ソース金属、ドレイン金属、および任意にフィールドプレートを形成する、次のステップを例示する。図９Ｄにさらに示されるとおり、金属層４１１およびバリア金属４４０を、ポリシリコンＦＥＴのためのソース金属４２２、ドレイン金属４２３およびバリア金属層４２１を形成するためにエッチングする。例示的態様においては、金属層をバリア金属層４２１にわたってエッチングするが、ソース金属４２２およびドレイン金属４２３が形成されなければならないところではエッチングされないことが十分に理解されなければならない。言い換えると、製造プロセスにより、どの金属層がエッチングされるかが選択的に決定されなければならない。
【００５５】
上記のとおり、図９Ｅにおいて再び絶縁材料４１９として示される絶縁材料が次いで前記構造の上で堆積され、図９Ｆに示されるとおり、ポリシリコン層４４２が、絶縁材料４１９の上に堆積される。ポリシリコン層４４２を次いでコンタクトフォトマスクを使用してエッチングして、これにより、図９Ｇに示されるとおり、前記層の残留する部分をゲート金属４２１にわたって形成する。次に、図９Ｈのステップにおいて、ポリシリコン層４２２のマスキングおよびイオン注入のステップを行い、ＮＰＮまたはＰＮＰ層を形成する。上記で述べたとおり、ポリシリコン層のイオン注入により、ｎ型領域４２４、ｐ型領域４２５およびｎ型領域４２６（すなわち、デバイスのソース、ゲートおよびドレインについてのＮＰＮ層）または代替的にＰＮＰ層がもたらされ得る。
【００５６】
最後に図９Ｉに示されるとおり、追加の誘電材料が堆積され（再び誘電材料４１９として示すもの）、複数のビアが誘電材料４１９中に形成されて例えば、タングステン（Ｗ）、銅（Ｃｕ）などの導電性材料で充填され、金属コンタクトが誘電材料２１９の最上部上で形成される。示されるとおり、ビア４３０および４２９は、ドープされた領域４２４および４２６をそれぞれ金属コンタクト４３１および４３２に電気的に結合させ、ビア４２８は、ソース金属４２２を金属コンタクト４３３に電気的に結合させ、ビア４２７は、ドレイン金属４２３を金属コンタクト４３４に電気的に結合させる。示されないが、追加の金属層を、第１の態様において、特に図３Ｇにおいて開示されたとおりのものと類似のやり方で形成され得ることが十分に理解されなければならない。
【００５７】
上記の説明および図面は、本願において記載される特徴および利点を達成する具体的な態様について例示的なものとしてのみ考慮されなければならない。具体的なプロセス条件への改変および置換がなされてもよい。したがって、本発明の態様は、上記の説明および図面により限定されるものとみなされるものではない。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
0006483116.tif 000027
【図５Ｈ】
0006483116.tif 000028
【図５Ｉ】
0006483116.tif 000029
【図５Ｊ】
0006483116.tif 000030
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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