(57)【特許請求の範囲】
【請求項１】
第１表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群と、第２表示ラインに対応して設けられた第３走査線及び第４走査線のうち前記第３走査線により選択される第３画素群と、前記第４走査線により選択される第４画素群とを有し、第１データ線及び第２データ線の各データ線が前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により共用され、前記各データ線が前記第３画素群のいずれかの画素と前記第４画素群のいずれかの画素により共用される表示パネルを駆動する回路装置であって、
表示データに基づいて前記表示パネルを駆動する駆動部と、
前記駆動部を制御する制御部と、
を含み、
前記駆動部は、
前記第１走査線により前記第１画素群が選択される第１走査期間において、
前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、
前記第２走査線により前記第２画素群が選択される第２走査期間において、
前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、
前記第３走査線により前記第３画素群が選択される第３走査期間において、
前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、
前記第４走査線により前記第４画素群が選択される第４走査期間において、
前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力することを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１画素群の画素である第１画素と前記第２画素群の画素である第２画素とにより前記第１データ線が共用され、前記第１画素群の画素である第３画素と前記第２画素群の画素である第４画素とにより前記第２データ線が共用され、前記第３画素群の画素である第５画素と前記第４画素群の画素である第６画素とにより前記第１データ線が共用され、前記第３画素群の画素である第７画素と前記第４画素群の画素である第８画素とにより前記第２データ線が共用され、
前記駆動部は、
前記第１走査期間において、
前記第１データ線に対して、正極性の第１画素用データ電圧を出力し、前記第２データ線に対して、負極性の第３画素用データ電圧を出力し、
前記第２走査期間において、
前記第１データ線に対して、正極性の第２画素用表示データ電圧を出力し、前記第２データ線に対して、負極性の第４画素用データ電圧を出力し、
前記第３走査期間において、
前記第１データ線に対して、負極性の第５画素用データ電圧を出力し、前記第２データ線に対して、正極性の第７画素用データ電圧を出力し、
前記第４走査期間において、
前記第１データ線に対して、正極性の第６画素用データ電圧を出力し、前記第２データ線に対して、負極性の第８画素用データ電圧を出力することを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記表示パネルは、第３表示ラインに対応して設けられた第５走査線及び第６走査線のうち前記第５走査線により選択される第５画素群と、前記第６走査線により選択される第６画素群と、第４表示ラインに対応して設けられた第７走査線及び第８走査線のうち前記第７走査線により選択される第７画素群と、前記第８走査線により選択される第８画素群とを有し、前記各データ線が前記第５画素群のいずれかの画素と前記第６画素群のいずれかの画素により共用され、前記各データ線が前記第７画素群のいずれかの画素と前記第８画素群のいずれかの画素により共用され、
前記駆動部は、
前記第５走査線により前記第５画素群が選択される第５走査期間において、
前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、
前記第６走査線により前記第６画素群が選択される第６走査期間において、
前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、
前記第７走査線により前記第７画素群が選択される第７走査期間において、
前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、
前記第８走査線により前記第８画素群が選択される第８走査期間において、
前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力することを特徴とする回路装置。
【請求項４】
請求項３において、
前記第５画素群の画素である第９画素と前記第６画素群の画素である第１０画素とにより前記第１データ線が共用され、前記第５画素群の画素である第１１画素と前記第６画素群の画素である第１２画素とにより前記第２データ線が共用され、前記第７画素群の画素である第１３画素と前記第８画素群の画素である第１４画素とにより前記第１データ線が共用され、前記第７画素群の画素である第１５画素と前記第８画素群の画素である第１６画素とにより前記第２データ線が共用され、
前記駆動部は、
前記第５走査期間において、
前記第９画素及び前記第１０画素により共用される前記第１データ線に対して、負極性の第９画素用データ電圧を出力し、前記第１１画素及び前記第１２画素により共用される前記第２データ線に対して、正極性の第１１画素用データ電圧を出力し、
前記第６走査期間において、
前記第１データ線に対して、負極性の第１０画素用データ電圧を出力し、前記第２データ線に対して、正極性の第１２画素用データ電圧を出力し、
前記第７走査期間において、
前記第１３画素及び前記第１４画素により共用される前記第１データ線に対して、正極性の第１３画素用データ電圧を出力し、前記第１５画素及び前記第１６画素により共用される前記第２データ線に対して、負極性の第１５画素用データ電圧を出力し、
前記第８走査期間において、
前記第１データ線に対して、負極性の第１４画素用データ電圧を出力し、前記第２データ線に対して、正極性の第１６画素用データ電圧を出力することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかに記載された回路装置と、
前記表示パネルと、
を含むことを特徴とする電気光学装置。
【請求項６】
請求項１乃至４のいずれかに記載された回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
アクティブマトリクス表示装置に用いられる表示パネルの一種として、いわゆるデュアルゲート構造の表示パネルが知られている（例えば特許文献１、２）。デュアルゲート構造の表示パネルは、第１走査線により選択される画素と、第２走査線により選択される画素とで、１本のデータ線が共用される構造のパネルである。
【０００３】
特許文献１の従来技術では、デュアルゲート構造の表示パネルにおいてドット反転駆動を行った場合に、表示画面に縦筋が見えてしまうという問題を、パネル構造の工夫により解決している。具体的には、奇数画素、偶数画素への第１走査線、第２走査線の接続構成を工夫することで、縦筋の問題を解決している。また特許文献２には、奇数画素、偶数画素への第１走査線、第２走査線の接続構成が、特許文献１とは異なるデュアルゲート構造の表示パネルが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−７３８４３号公報
【特許文献２】特開平１０−１４２５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなデュアルゲート構造の表示パネルでは、データ線の本数を半減できるため、装置の小型化や低コスト化等を実現できる利点がある。
【０００６】
しかしながら、デュアルゲート構造の表示パネルでは、１本のデータ線に接続される２つの画素を第１走査線と第２走査線で時分割に選択する。そのため、ドット反転駆動を行った場合に、それらの画素の間の寄生容量などによって画素の保持電圧が悪影響を受けてしまう。例えば、表示画像の縦筋となって見えてしまい、表示品質が低下する。
【０００７】
また、最適な極性反転パターンは、表示パネルのタイプに応じて異なる場合があり、様々なタイプの表示パネルに対応した最適な極性反転パターンを簡素な設定で提供できる回路装置の実現が望まれる。
【０００８】
本発明の幾つかの態様によれば、デュアルゲート構造の表示パネルにおいて表示品質を向上することが可能な回路装置、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群を有し、複数のデータ線の各データ線が前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により共用される表示パネルを駆動する回路装置であって、表示データに基づいて前記表示パネルを駆動する駆動部と、前記駆動部を制御する制御部と、極性設定部と、を含み、前記駆動部は、前記第１走査線により前記第１画素群が選択される第１走査期間において、前記複数のデータ線の第１データ線に対して、正極性及び負極性の一方である第１極性のデータ電圧を出力し、前記複数のデータ線の第２データ線に対して、前記第１極性とは逆極性である第２極性のデータ電圧を出力し、前記第２走査線により前記第２画素群が選択される第２走査期間において、前記第１データ線に対して、正極性及び負極性の一方である第３極性のデータ電圧を出力し、前記第２データ線に対して、前記第３極性とは逆極性である第４極性のデータ電圧を出力し、前記極性設定部は、前記第１極性、前記第２極性、前記第３極性、前記第４極性を設定する回路装置に関係する。
【００１０】
本発明の一態様によれば、第１データ線、第２データ線に対して、第１走査期間では、それぞれ第１極性、第２極性のデータ電圧が出力され、第２走査期間では、それぞれ第３極性、第４極性のデータ電圧が出力される。そして、極性設定部により、これらの第１極性、第２極性、第３極性、第４極性が設定される。これにより、第１極性、第２極性、第３極性、第４極性を様々な極性に設定することが可能になり、多様な極性パターンのデータ電圧を出力できるようになる。これにより、種々の表示パネルにおいて最適な極性パターンを選択することが可能となり、デュアルゲート構造の表示パネルにおいて表示品質を向上することが可能になる。
【００１１】
また本発明の一態様では、前記駆動部は、前記第１データ線、前記第２データ線に対応して設けられる駆動回路を含み、前記駆動回路は、正極性電圧を出力する正極性用アンプ回路と、負極性電圧を出力する負極性用アンプ回路と、前記正極性用アンプ回路と前記負極性用アンプ回路のいずれか一方のアンプ回路からの出力電圧を、前記第１データ線に出力する第１スイッチ回路と、前記一方とは異なる他方のアンプ回路からの出力電圧を、前記第２データ線に出力する第２スイッチ回路と、を含んでもよい。
【００１２】
このようにすれば、正極性電圧と負極性電圧のいずれか一方が第１データ線に出力され、他方が第２データ線に出力される。これにより、第１データ線と第２データ線に互いに逆極性のデータ電圧を出力することができる。第１のデータ線と第２のデータ線に対して正極性用アンプ回路と負極性用アンプ回路を１対設ければよいので、回路を小規模化できる。
【００１３】
また本発明の他の態様は、第１表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群を有し、複数のデータ線の各データ線が前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により共用される表示パネルを駆動する回路装置であって、表示データに基づいて前記表示パネルを駆動する駆動部を含み、前記駆動部は、前記第１走査線により前記第１画素群が選択される第１走査期間において、前記複数のデータ線の第１データ線に対して、正極性及び負極性の一方である第１極性のデータ電圧を出力し、前記複数のデータ線の第２データ線に対して、前記第１極性とは逆極性である第２極性のデータ電圧を出力し、前記第２走査線により前記第２画素群が選択される第２走査期間において、前記第１データ線に対して、正極性及び負極性の一方である第３極性のデータ電圧を出力し、前記第２データ線に対して、前記第３極性とは逆極性である第４極性のデータ電圧を出力し、前記駆動部は、前記第１データ線、前記第２データ線に対応して設けられる駆動回路を含み、前記駆動回路は、正極性電圧を出力する正極性用アンプ回路と、負極性電圧を出力する負極性用アンプ回路と、前記正極性用アンプ回路と前記負極性用アンプ回路のいずれか一方のアンプ回路からの出力電圧を、前記第１データ線に出力する第１スイッチ回路と、前記一方とは異なる他方のアンプ回路からの出力電圧を、前記第２データ線に出力する第２スイッチ回路と、を含む回路装置に関係する。
【００１４】
本発明の他の態様によれば、第１データ線、第２データ線に対して、第１走査期間では、それぞれ第１極性、第２極性のデータ電圧が出力され、第２走査期間では、それぞれ第３極性、第４極性のデータ電圧が出力される。また正極性電圧と負極性電圧のいずれか一方が第１データ線に出力され、他方が第２データ線に出力され、第１極性と第２極性が互いに逆極性となり、第３極性と第４極性が違いに逆極性となる。これらの第１極性、第２極性、第３極性、第４極性を適切に設定しておくことで、デュアルゲート構造の表示パネルにおいて表示品質を向上することが可能になる。また、第１のデータ線と第２のデータ線に対して正極性用アンプ回路と負極性用アンプ回路を１対設ければよいので、回路を小規模化できる。
【００１５】
また本発明の一態様及び他の態様では、前記第１走査期間では、前記第１スイッチ回路は、前記一方のアンプ回路からの前記第１極性のデータ電圧を前記第１データ線に出力し、前記第２スイッチ回路は、前記他方のアンプ回路からの前記第２極性のデータ電圧を前記第２データ線に出力し、前記第２走査期間では、前記第１スイッチ回路は、前記一方のアンプ回路からの前記第３極性のデータ電圧を前記第１データ線に出力し、前記第２スイッチ回路は、前記他方のアンプ回路からの前記第４極性のデータ電圧を前記第２データ線に出力してもよい。
【００１６】
このような第１スイッチ回路と第２スイッチ回路の動作によって、第１極性、第２極性、第３極性、第４極性のデータ電圧として様々な極性のデータ電圧を出力することが可能となる。また、第１極性と第２極性のデータ電圧として、互いに逆極性のデータ電圧を出力し、第３極性と第４極性のデータ電圧として、互いに逆極性のデータ電圧を出力することが可能となる。
【００１７】
また本発明の一態様及び他の態様では、前記駆動回路は、前記正極性用アンプ回路の前段側に設けられる正極性用Ｄ／Ａ変換回路と、前記負極性用アンプ回路の前段側に設けられる負極性用Ｄ／Ａ変換回路と、を含んでもよい。
【００１８】
このようにすれば、正極性用Ｄ／Ａ変換回路の出力電圧（又は、それに基づく電圧）を正極性用アンプ回路に入力し、負極性用Ｄ／Ａ変換回路の出力電圧（又は、それに基づく電圧）を負極性用アンプ回路に入力できる。第１データ線と第２データ線に１対の正極性用Ｄ／Ａ変換回路と負極性用Ｄ／Ａ変換回路を設ければよいので、Ｄ／Ａ変換回路の個数を減らして回路を小規模化できる。
【００１９】
また本発明の一態様及び他の態様では、前記駆動部は、前記正極性用Ｄ／Ａ変換回路に対して複数の正極性用階調電圧を供給する正極性用階調電圧生成回路と、前記負極性用Ｄ／Ａ変換回路に対して複数の負極性用階調電圧を供給する負極性用階調電圧生成回路と、を含んでもよい。
【００２０】
このようにすれば、正極性用Ｄ／Ａ変換回路が、正極性用階調電圧生成回路から供給された複数の正極性用階調電圧の中から表示データに対応する正極性用階調電圧を選択して正極性用アンプ回路に出力できる。また、負極性用Ｄ／Ａ変換回路が、負極性用階調電圧生成回路から供給された複数の負極性用階調電圧から表示データに対応する負極性用階調電圧を選択して負極性用アンプ回路に出力できる。
【００２１】
また本発明の一態様及び他の態様では、前記第１画素群の画素である第１画素と前記第２画素群の画素である第２画素とにより前記第１データ線が共用され、前記第１画素群の画素である第３画素と前記第２画素群の画素である第４画素とにより前記第２データ線が共用され、前記駆動部は、前記第１走査期間において、前記第１画素及び前記第２画素により共用される前記第１データ線に対して、前記第１極性の第１画素用データ電圧を出力し、前記第３画素及び前記第４の画素により共用される前記第２データ線に対して、前記第２極性の第３画素用データ電圧を出力し、前記第２走査期間において、前記第１データ線に対して、前記第３極性の第２画素用表示データ電圧を出力し、前記第２データ線に対して、前記第４極性の第４画素用データ電圧を出力してもよい。
【００２２】
このようにすれば、第１走査線と第２走査線に対応して設けられた第１表示ラインの第１画素、第２画素、第３画素、第４画素に対して、それぞれ第１極性、第３極性、第２極性、第４極性のデータ電圧が書き込まれる。このようにして、極性設定部によって種々の極性パターンとして設定された第１極性、第２極性、第３極性、第４極性に従って、各画素にデータ電圧を書き込むことができる。
【００２３】
また本発明の一態様及び他の態様では、前記表示パネルは、第２表示ラインに対応して設けられた第３走査線及び第４走査線のうち前記第３走査線により選択される第３画素群と、前記第４走査線により選択される第４画素群とを有し、前記各データ線が前記第３画素群のいずれかの画素と前記第４画素群のいずれかの画素により共用され、前記駆動部は、前記第１走査線により前記第１画素群が選択される前記第１走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、前記第２走査線により前記第２画素群が選択される前記第２走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、前記第３走査線により前記第３画素群が選択される第３走査期間において、前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、前記第４走査線により前記第４画素群が選択される第４走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力してもよい。
【００２４】
このようにすれば、互いに逆極性のデータ電圧が書き込まれる画素間の境界を、第１走査線、第２走査線で選択される第１画素群、第２画素群では、データ線を共有しない画素の間に設定できる。一方、当該境界を、第３走査線、第４走査線で選択される第３画素群、第４画素群では、データ線を共有する画素の間に設定できる。従って、互いに逆極性のデータ電圧が書き込まれる画素間の境界の位置を列方向においてずらすことが可能になる。これにより、デュアルゲート構造の表示パネルにおいて特有の２列毎の縦筋の発生を抑制することが可能になり、表示品質の向上等を図れるようになる。
【００２５】
また本発明の更に他の態様は、第１表示ラインに対応して設けられた第１走査線及び第２走査線のうち前記第１走査線により選択される第１画素群と、前記第２走査線により選択される第２画素群と、第２表示ラインに対応して設けられた第３走査線及び第４走査線のうち前記第３走査線により選択される第３画素群と、前記第４走査線により選択される第４画素群とを有し、複数のデータ線の各データ線が前記第１画素群のいずれかの画素と前記第２画素群のいずれかの画素により共用され、前記各データ線が前記第３画素群のいずれかの画素と前記第４画素群のいずれかの画素により共用される表示パネルを駆動する回路装置であって、表示データに基づいて前記表示パネルを駆動する駆動部と、前記駆動部を制御する制御部と、を含み、前記駆動部は、前記第１走査線により前記第１画素群が選択される前記第１走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、前記第２走査線により前記第２画素群が選択される前記第２走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、前記第３走査線により前記第３画素群が選択される第３走査期間において、前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、前記第４走査線により前記第４画素群が選択される第４走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力する回路装置に関係する。
【００２６】
本発明の更に他の態様によれば、上記と同様に、互いに逆極性のデータ電圧が書き込まれる画素間の境界の位置を列方向においてずらすことが可能になる。これにより、デュアルゲート構造の表示パネルにおいて特有の２列毎の縦筋の発生を抑制することが可能になり、表示品質の向上等を図れるようになる。
【００２７】
また本発明の一態様及び他の態様では、前記第１画素群の画素である第１画素と前記第２画素群の画素である第２画素とにより前記第１データ線が共用され、前記第１画素群の画素である第３画素と前記第２画素群の画素である第４画素とにより前記第２データ線が共用され、前記第３画素群の画素である第５画素と前記第４画素群の画素である第６画素とにより前記第１データ線が共用され、前記第３画素群の画素である第７画素と前記第４画素群の画素である第８画素とにより前記第２データ線が共用され、前記駆動部は、前記第１走査期間において、前記第１データ線に対して、正極性の第１画素用データ電圧を出力し、前記第２データ線に対して、負極性の第３画素用データ電圧を出力し、前記第２走査期間において、前記第１データ線に対して、正極性の第２画素用表示データ電圧を出力し、前記第２データ線に対して、負極性の第４画素用データ電圧を出力し、前記第３走査期間において、前記第１データ線に対して、負極性の第５画素用データ電圧を出力し、前記第２データ線に対して、正極性の第７画素用データ電圧を出力し、前記第４走査期間において、前記第１データ線に対して、正極性の第６画素用データ電圧を出力し、前記第２データ線に対して、負極性の第８画素用データ電圧を出力してもよい。
【００２８】
このようにすれば、第１表示ラインの第１画素、第２画素、第３画素、第４画素に対して、それぞれ正極性、正極性、負極性、負極性のデータ電圧が書き込まれる。また第２表示ラインの第５画素、第６画素、第７画素、第８画素に対して、それぞれ負極性、正極性、正極性、負極性のデータ電圧が書き込まれる。即ち、互いに逆極性のデータ電圧が書き込まれる画素間の境界が、第１表示ラインでは第２画素と第３画素の間となり、第２表示ラインでは第５画素と第６画素の間、及び第７画素と第８画素の間となり、当該境界が列方向にずれる。
【００２９】
また本発明の一態様及び他の態様では、前記表示パネルは、第３表示ラインに対応して設けられた第５走査線及び第６走査線のうち前記第５走査線により選択される第５画素群と、前記第６走査線により選択される第６画素群と、第４表示ラインに対応して設けられた第７走査線及び第８走査線のうち前記第７走査線により選択される第７画素群と、前記第８走査線により選択される第８画素群とを有し、前記各データ線が前記第５画素群のいずれかの画素と前記第６画素群のいずれかの画素により共用され、前記各データ線が前記第７画素群のいずれかの画素と前記第８画素群のいずれかの画素により共用され、前記駆動部は、前記第５走査線により前記第５画素群が選択される第５走査期間において、前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、前記第６走査線により前記第６画素群が選択される第６走査期間において、前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力し、前記第７走査線により前記第７画素群が選択される第７走査期間において、前記第１データ線に対して、正極性のデータ電圧を出力し、前記第２データ線に対して、負極性のデータ電圧を出力し、前記第８走査線により前記第８画素群が選択される第８走査期間において、前記第１データ線に対して、負極性のデータ電圧を出力し、前記第２データ線に対して、正極性のデータ電圧を出力してもよい。
【００３０】
このようにすれば、互いに逆極性のデータ電圧が書き込まれる画素間の境界を、第５走査線、第６走査線で選択される第５画素群、第６画素群では、データ線を共有しない画素の間に設定できる。一方、当該境界を、第７走査線、第８走査線で選択される第７画素群、第８画素群では、データ線を共有する画素の間に設定できる。従って、互いに逆極性のデータ電圧が書き込まれる画素間の境界の位置を列方向においてずらすことが可能になる。これにより、デュアルゲート構造の表示パネルにおいて特有の２列毎の縦筋の発生を抑制することが可能になり、表示品質の向上等を図れるようになる。
【００３１】
また本発明の一態様及び他の態様では、前記第５画素群の画素である第９画素と前記第６画素群の画素である第１０画素とにより前記第１データ線が共用され、前記第５画素群の画素である第１１画素と前記第６画素群の画素である第１２画素とにより前記第２データ線が共用され、前記第７画素群の画素である第１３画素と前記第８画素群の画素である第１４画素とにより前記第１データ線が共用され、前記第７画素群の画素である第１５画素と前記第８画素群の画素である第１６画素とにより前記第２データ線が共用され、前記駆動部は、前記第５走査期間において、前記第９画素及び前記第１０画素により共用される前記第１データ線に対して、負極性の第９画素用データ電圧を出力し、前記第１１画素及び前記第１２画素により共用される前記第２データ線に対して、正極性の第１１画素用データ電圧を出力し、前記第６走査期間において、前記第１データ線に対して、負極性の第１０画素用データ電圧を出力し、前記第２データ線に対して、正極性の第１２画素用データ電圧を出力し、前記第７走査期間において、前記第１３画素及び前記第１４画素により共用される前記第１データ線に対して、正極性の第１３画素用データ電圧を出力し、前記第１５画素及び前記第１６画素により共用される前記第２データ線に対して、負極性の第１５画素用データ電圧を出力し、前記第８走査期間において、前記第１データ線に対して、負極性の第１４画素用データ電圧を出力し、前記第２データ線に対して、正極性の第１６画素用データ電圧を出力してもよい。
【００３２】
このようにすれば、第３表示ラインの第９画素、第１０画素、第１１画素、第１２画素に対して、それぞれ負極性、負極性、正極性、正極性のデータ電圧が書き込まれる。また第４表示ラインの第１３画素、第１４画素、第１５画素、第１６画素に対して、それぞれ正極性、負極性、負極性、正極性のデータ電圧が書き込まれる。即ち、互いに逆極性のデータ電圧が書き込まれる画素間の境界が、第３表示ラインでは第１０画素と第１１画素の間となり、第４表示ラインでは第１３画素と第１４画素の間、及び第１５画素と第１６画素の間となり、当該境界が列方向にずれる。
【００３３】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置と、前記表示パネルと、を含む電気光学装置に関係する。
【００３４】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３５】
【図１】本実施形態の回路装置の構成例。
【図２】本実施形態の比較例の極性パターンの例。
【図３】比較例の極性パターンにおける画素への書き込みの波形図。
【図４】本実施形態の極性パターンの例。
【図５】本実施形態の極性パターンにおける画素への書き込みの波形図。
【図６】データ線駆動部の詳細な構成例。
【図７】駆動回路の詳細な構成例。
【図８】図８Ａ、図８Ｂは、正極性用アンプ回路の詳細な構成例。
【図９】図９Ａ、図９Ｂは、負極性用アンプ回路の詳細な構成例。
【図１０】第１の極性パターン。
【図１１】第２の極性パターン。
【図１２】第３の極性パターン。
【図１３】第４の極性パターン。
【図１４】表示パネルの第１構成例。
【図１５】表示パネルの第２構成例。
【図１６】表示パネルの第３構成例。
【図１７】電気光学装置の構成例。
【図１８】電子機器の構成例。
【発明を実施するための形態】
【００３６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３７】
１．回路装置
図１に、本実施形態の回路装置１００（表示ドライバー）の構成例を示す。回路装置１００は、インターフェース部１０（インターフェース回路）、制御部２０（制御回路、データ処理部）、駆動部６０（駆動回路）、極性設定部７０（極性設定回路、極性パターン設定部）、第１色成分入力端子ＴＲＤ、第２色成分入力端子ＴＧＤ、第３色成分入力端子ＴＢＤ、クロック入力端子ＴＰＣＫ、インターフェース端子ＴＭＰＩ、データ線駆動端子ＴＳ１〜ＴＳｎ（ｎは２以上の整数）、走査線駆動端子ＴＧ１〜ＴＧｍ（ゲート線駆動端子、ｍは２以上の整数）を含む。駆動部６０は、データ線駆動部４０（データ線駆動回路）、走査線駆動部５０（ゲート線駆動部、走査線駆動回路）を含む。回路装置１００は例えば集積回路装置（ＩＣ）等で実現される。
【００３８】
インターフェース部１０は、外部の処理装置（表示コントローラー。例えばＭＰＵやＣＰＵ、ＡＳＩＣ等）との間の通信を行う。通信は、例えば画像データの転送やクロック信号、同期信号の供給、コマンド（又は制御信号）の転送等である。インターフェース部１０は、例えばＩ／Ｏバッファー等で構成される。
【００３９】
制御部２０は、インターフェース部１０を介して入力された画像データやクロック信号、同期信号、コマンド等に基づいて、画像データの処理やタイミング制御、回路装置１００の各部の制御等を行う。画像データの処理では、例えば色成分チャンネル間でのデータ複製やデータの入れ替え、画像処理（例えば階調補正）等を行う。タイミング制御では、同期信号や画像データに基づいて表示パネルの走査線（ゲート線）の駆動タイミング（選択タイミング）やデータ線の駆動タイミングを制御する。また極性設定部７０により設定された各画素の駆動極性に基づいて、各画素に書き込むデータ電圧の極性を制御する。制御部２０は、例えばゲートアレイ等のロジック回路で構成される。
【００４０】
データ線駆動部４０は、階調電圧生成回路と、複数の駆動回路と、を含む。各駆動回路は、Ｄ／Ａ変換回路と、アンプ回路と、を含む。階調電圧生成回路は複数の電圧を出力し、その各電圧は複数の階調値のいずれかに対応している。Ｄ／Ａ変換回路は、階調電圧生成回路からの複数の電圧の中から、画像データに対応する電圧を選択する。アンプ回路は、Ｄ／Ａ変換部からのデータ電圧に基づいてデータ電圧を出力する。このようにして複数の駆動回路によりデータ電圧ＳＶ１〜ＳＶｎがデータ線駆動端子ＴＳ１〜ＴＳｎに出力され、表示パネルのデータ線が駆動される。後述するように、各駆動回路は２本のデータ線に対応して設けられ、その２本のデータ線を逆極性で駆動することによりドット反転駆動を行う。階調電圧生成回路は例えばラダー抵抗等で構成され、Ｄ／Ａ変換回路は例えばスイッチ回路等で構成され、アンプ回路は例えば演算増幅器やキャパシター等で構成される。
【００４１】
走査線駆動部５０は、走査線駆動電圧ＧＶ１〜ＧＶｍを走査線駆動端子ＴＧ１〜ＴＧｍに出力し、表示パネルの走査線を駆動（選択）する。本実施形態では回路装置１００はデュアルゲートの表示パネルを駆動する表示ドライバーであり、走査線駆動部５０は、１つの水平走査期間において２本の走査線を時分割に選択する。走査線駆動部５０は、例えば複数の電圧出力回路（バッファー、アンプ）で構成され、例えば各走査線駆動端子に対応して１つの電圧出力回路が設けられる。
【００４２】
極性設定部７０には極性パターン（極性反転パターン）が設定され、極性設定部７０は、その極性パターンに基づいて表示パネルの各画素の駆動極性を設定する。極性パターンは、表示パネルの各画素を正極性及び負極性のいずれのデータ電圧で駆動するかが割り当てられたパターンである。例えば極性設定部７０は、いずれの極性パターンを用いるかを指示する指示情報が記憶される指示情報記憶部と、その指示情報に対応した極性パターンで各画素の駆動極性の情報を制御部２０に出力する極性情報出力部と、を含む。例えば指示情報記憶部はレジスターであり、外部の処理装置がインターフェース信号ＭＰＩにより極性パターンの設定コマンドを出力し、そのコマンドに基づいてインターフェース部１０が極性パターンの指示情報をレジスターに書き込む。或いは、指示情報記憶部は不揮発性メモリーやヒューズであってもよい。この場合、回路装置１００の製造時等において不揮発性メモリーやヒューズに極性パターンの指示情報が書き込まれる。極性情報出力部は、例えば各極性パターンにおける各画素の駆動極性の情報を記憶した記憶部であってもよいし、或いは各極性パターンにおける各画素の駆動極性の情報を生成するロジック回路であってもよい。
【００４３】
なお、極性設定部７０が、いずれの極性パターンを用いるかを指示する指示情報を記憶し、制御部２０が、極性設定部７０からの指示情報に基づいて、その指示情報に対応した極性パターンで各画素の駆動極性を制御してもよい。
【００４４】
図２に、本実施形態の比較例として、デュアルゲート構造の表示パネルをドット反転駆動した場合の極性パターンの例を示す。また図３に、図２の極性パターンで駆動した場合の波形例を示す。なお図２の表示パネルの画素アレイにおいて、例えば第１行第２列の画素を符号ＰＸ１２のように示す。「行」は水平走査方向（走査線に沿った方向）のラインであり、「列」は垂直走査方向（データ線に沿った方向）のラインである。
【００４５】
図２の極性パターンは、ドット反転駆動の極性パターンであり、水平走査方向及び垂直走査方向に隣り合う画素は逆極性で駆動される。各画素に「−→＋」、「＋→−」と記載されているが、「−→＋」は、第１フレームでは負極性で駆動され、次の第２フレームでは正極性で駆動されることを表しており、「＋→−」は、第１フレームでは正極性で駆動され、第２フレームでは負極性で駆動されることを表している。
【００４６】
図２の表示パネルでは、１本のデータ線に２列の画素が接続されており、それぞれ１列目（奇数列）、２列目（偶数列）と表記することとする。１列目の画素は奇数番の走査線Ｇ１、Ｇ３、Ｇ５に接続されており、２列目の画素は偶数番の走査線Ｇ２、Ｇ４、Ｇ６に接続されている。第１水平走査期間では、まず走査線Ｇ１により１列目の画素ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７が選択されてデータ電圧が書き込まれ、次に走査線Ｇ２により２列目の画素ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８が選択されてデータ電圧が書き込まれる。同様に第２、第３水平走査期間においても、まず１列目の画素が駆動され、次に２列目の画素が駆動される。
【００４７】
このような駆動を行った場合、１列目の画素の保持電圧に誤差が発生して表示画像に縦筋が生じるという課題がある。この点について、画素ＰＸ１２、ＰＸ１３、ＰＸ１４を例にとって説明する。
【００４８】
図３には、第２フレームにおける画素ＰＸ１２、ＰＸ１３、ＰＸ１４への書き込みの波形図を示す。第１フレームでは画素ＰＸ１２、ＰＸ１３、ＰＸ１４が正極性、負極性、正極性で駆動されるので、第２フレームの書き込み前には画素ＰＸ１２、ＰＸ１３、ＰＸ１４の保持電圧は正極性、負極性、正極性となっている。走査線Ｇ１が１列目の画素ＰＸ１３を選択する期間ＴＭ１（第１走査期間）では、負極性のデータ電圧を保持していた画素ＰＸ１３に正極性のデータ電圧が書き込まれる。次に、走査線Ｇ２が２列目の画素ＰＸ１２、ＰＸ１４を選択する期間ＴＭ２（第２走査期間）では、正極性のデータ電圧を保持していた画素ＰＸ１２、ＰＸ１４に負極性のデータ電圧が書き込まれる。このとき、Ｐ１に示すように、２列目の画素ＰＸ１２、ＰＸ１４の電圧変化が画素間の寄生容量を介して１列目の画素ＰＸ１３の画素の保持電圧を変化させる。図３の例では２列目の画素ＰＸ１２、ＰＸ１４の電圧が正極性から負極性に変化するので１列目の画素ＰＸ１３の保持電圧には負の電圧誤差Δ１が生じる。なお、２列目の画素ＰＸ１２、ＰＸ１４の電圧が負極性から正極性に変化した場合には、１列目の画素ＰＸ１３の保持電圧には正の電圧誤差が生じる。
【００４９】
このように１列目の画素に保持電圧の誤差が生じるため、図２の表示パネルにおいて、１列おきに保持電圧の誤差がある列と保持電圧の誤差が無い列が並び、それが表示画像の縦筋となって見えてしまうという課題がある。
【００５０】
例えば図２はカラー表示パネルであり、Ｒ画素の列、Ｇ画素の列、Ｂ画素の列が繰り返し並んでいる。このとき、ＲＧＢは３列の繰り返しであり、保持電圧の誤差は２列毎に発生するので、あるＲＧＢの組ではＲ、Ｂ画素の列に保持電圧の誤差があり、あるＲＧＢの組ではＧ画素の列に保持電圧の誤差があるといったようなことが起きる。例えば画素ＰＸ１１、ＰＸ１２、ＰＸ１３の組、画素ＰＸ１４、ＰＸ１５、ＰＸ１６の組は、それぞれＲ、Ｇ、Ｂの画素であるが、このうち保持電圧の誤差がある１列目の画素はＰＸ１１、ＰＸ１３、ＰＸ１５である。即ち、画素ＰＸ１１、ＰＸ１２、ＰＸ１３の組ではＲ、Ｂ画素に保持電圧の誤差があり、画素ＰＸ１４、ＰＸ１５、ＰＸ１６の組ではＧ画素に保持電圧の誤差がある。このような違いによって、保持電圧の誤差による色の変化が列によって異なり、それが縦筋となって見える。
【００５１】
或いは、モノクロ表示パネルにおいても、１列目の画素における保持電圧の誤差が、そのまま階調誤差となって見えるので、１列おき（２列毎）の縦筋となって見えることになる。
【００５２】
このような表示品質の低下を抑制するために、極性反転駆動における極性パターンを工夫することが考えられる。しかしながら、表示パネルの種類によって最適な極性パターンが異なる場合があるという課題がある。
【００５３】
例えば、デュアルゲート構造の表示パネルにおいて走査線と画素の接続関係は図２（図１４）の構成に限らず、種々の構成が考えられる。そのような表示パネルの例を図１５、図１６で後述するが、これらの表示パネルでは、奇数番の走査線に接続される画素と偶数番の走査線に接続される画素の並び順が各行で異なっているので、保持電圧の誤差が発生する画素（奇数番の走査線に接続される画素）が１列に並んでいない。そのため、どのような極性パターンが最適であるのかは、デュアルゲート構造のタイプによって異なる場合がある。
【００５４】
或いは、同じデュアルゲート構造のタイプであっても、表示パネルの機種によって例えば寄生容量等が異なるので、保持電圧の誤差の発生状況が異なる。そのため、どのような極性パターンが最適であるのかは、表示パネルの機種によって異なる場合がある。
【００５５】
本実施形態の回路装置１００は、上記のような課題を解決することが可能である。以下、この点について説明する。
【００５６】
本実施形態の回路装置１００は、表示データに基づいて表示パネルを駆動する駆動部６０と、駆動部６０を制御する制御部２０と、極性設定部７０と、を含む。
【００５７】
表示パネルは、例えば図２に示すように、表示ラインに対応して設けられた第１走査線Ｇ１及び第２走査線Ｇ２のうち第１走査線Ｇ１により選択される第１画素群（ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７）と、第２走査線Ｇ２により選択される第２画素群（ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８）とを有する。表示パネルは、複数のデータ線の各データ線（例えばデータ線Ｓ１）が第１画素群のいずれかの画素（ＰＸ１１）と第２画素群のいずれかの画素（ＰＸ１２）により共用されるパネルである。
【００５８】
図１０等に示すように、駆動部６０は、第１走査線Ｇ１により第１画素群が選択される第１走査期間において、複数のデータ線の第１データ線Ｓ１に対して、正極性及び負極性の一方である第１極性（図１０の例では正極性）のデータ電圧を出力し、複数のデータ線の第１データ線Ｓ１に隣り合う第２データ線Ｓ２に対して、第１極性とは逆極性である第２極性（図１０の例では負極性）のデータ電圧を出力する。
【００５９】
また駆動部６０は、第２走査線Ｇ２により第２画素群が選択される第２走査期間において、第１データ線Ｓ１に対して、正極性及び負極性の一方である第３極性（図１０の例では負極性）のデータ電圧を出力し、第２データ線Ｓ２に対して、第３極性とは逆極性である第４極性（図１０の例では正極性）のデータ電圧を出力する。
【００６０】
極性設定部７０は、上記の第１極性、第２極性、第３極性、第４極性を設定する（第１極性、第２極性、第３極性、第４極性のパターンを極性反転パターンとして設定する）。
【００６１】
本実施形態によれば、第１走査期間では、第１データ線Ｓ１、第２データ線Ｓ２に対して、それぞれ、第１極性、第２極性のデータ電圧が出力され、第２走査期間では、第１データ線Ｓ１、第２データ線Ｓ２に対して、それぞれ、第３極性、第４極性のデータ電圧が出力される。そして、極性設定部により、これらの第１極性、第２極性、第３極性、第４極性が設定される。これにより、第１極性、第２極性、第３極性、第４極性を様々な極性に設定することが可能になり、多様な極性パターンのデータ電圧を出力できるようになる。これにより、様々なタイプの表示パネルに対応した最適な極性反転パターンを簡素な設定で提供できるようになる。
【００６２】
また、第１走査期間における第１データ線Ｓ１の第１極性と第２データ線Ｓ２の第２極性は、互いに逆極性になり、第２走査期間における第１データ線Ｓ１の第３極性と第２データ線Ｓ２の第４極性も、互いに逆極性になる。従って、第１走査期間、第２走査期間の各期間において、第１データ線Ｓ１、第２データ線Ｓ２に対して、同じ極性のデータ電圧を出力しなくて済むようになる。従って、例えば駆動部６０が有する正極性用回路（例えば正極性用アンプ）と負極性用回路（例えば負極性用アンプ）を、第１データ線Ｓ１と第２データ線とで共用する構成などの採用が可能になり、駆動部６０の回路の小規模化や低消費電力化等を実現できるようになる。
【００６３】
また、第１データ線Ｓ１の極性と第２データ線Ｓ２の極性が互いに逆極性となることで、表示ラインにおいて２ドット毎に極性が反転する２ドット反転駆動となる。これにより、図２で説明した１列目の画素の保持電圧の誤差を低減できる可能性がある。図４、図５を用いて説明する。
【００６４】
図４には、２ドット反転駆動における極性パターンの例を示す。図４から分かるように２ドット反転駆動では、１列目の画素を挟む両側の２列目の画素の極性が、逆極性となる。例えば、第２フレームにおいて、画素ＰＸ１３の両側の２列目の画素ＰＸ１２、ＰＸ１４は、正極性、負極性であり、逆極性となっている。
【００６５】
図５に、その第２フレームにおける画素ＰＸ１２、ＰＸ１３、ＰＸ１４への書き込みの波形図を示す。走査線Ｇ２が２列目の画素ＰＸ１２、ＰＸ１４を選択する期間ＴＭ２では、負極性、正極性のデータ電圧を保持していた画素ＰＸ１２、ＰＸ１４に、正極性、負極性のデータ電圧が書き込まれる。このとき、Ｐ２に示すように、１列目の画素ＰＸ１３の画素の保持電圧を変化させる。しかしながら、両隣の画素ＰＸ１２、ＰＸ１４は互いに逆極性に変化するため、寄生容量を介した影響が打ち消し合い、保持電圧の誤差Δ２が図３の誤差Δ１に比べて小さくなる可能性がある。保持電圧の誤差Δ２が小さくなることで、表示品質を向上させることが可能となる。
【００６６】
なお、上記では図２（図１４）の表示パネルを例に説明したが、これに限らず、例えば図１５、図１６に示すような種々のデュアルゲート構造の表示パネルを採用できる。このとき、各デュアルゲート構造における走査線と画素の接続関係に応じて、第１画素群や第２画素群に属する画素が変わる。また、上記では図４（図１１）の極性パターンを例に説明したが、これに限らず、例えば図１０、図１２、図１３に示すような種々の極性パターンを採用できる。正極性及び負極性の一方である第１極性と、正極性及び負極性の一方である第３極性とは、同じ極性であってもよいし、異なる逆極性であってもよい。
【００６７】
また本実施形態では、図６に示すように、駆動部６０は、第１データ線Ｓ１、第２データ線Ｓ２に対応して設けられる駆動回路ＤＲ１を含む。図７に示すように、駆動回路ＤＲ１は、正極性電圧を出力する正極性用アンプ回路ＡＭＰと、負極性電圧を出力する負極性用アンプ回路ＡＭＭと、正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭのいずれか一方のアンプ回路からの出力電圧を、第１データ線Ｓ１に出力する第１スイッチ回路ＳＷＡ１と、その一方とは異なる他方のアンプ回路からの出力電圧を、第２データ線Ｓ２に出力する第２スイッチ回路ＳＷＡ２と、を含む。
【００６８】
このようにすれば、正極性電圧と負極性電圧のいずれか一方が第１データ線Ｓ１に出力され、他方が第２データ線Ｓ２に出力される。これにより、第１データ線Ｓ１と第２データ線Ｓ２に互いに逆極性のデータ電圧を出力することができる。
【００６９】
各データ線に任意の極性のデータ電圧を出力する場合、各データ線に対して１対の正極性用アンプ回路と負極性用アンプ回路を設ける必要がある。この点、本実施形態では２本のデータ線に互いに逆極性のデータ電圧を出力する手法を採用することで、２本のデータ線に対して正極性用アンプ回路と負極性用アンプ回路が１対になる。これにより、回路を小規模化できる。
【００７０】
なお、上記では回路装置１００が極性設定部７０を含むものとしたが、回路装置１００は必ずしも極性設定部７０を含まなくてもよい。この場合、例えば以下のような構成であってもよい。
【００７１】
即ち、回路装置１００は駆動部６０を含む。表示パネルは、各データ線が第１画素群のいずれかの画素と第２画素群のいずれかの画素により共用されるパネルである。駆動部６０は、第１走査期間において、第１データ線に対して第１極性のデータ電圧を出力し、第２データ線に対して第１極性とは逆極性である第２極性のデータ電圧を出力する。また駆動部６０は、第２走査期間において、第１データ線に対して第３極性のデータ電圧を出力し、第２データ線に対して第３極性とは逆極性である第４極性のデータ電圧を出力する。また駆動部６０は駆動回路ＤＲ１を含む。駆動回路ＤＲ１は、正極性用アンプ回路ＡＭＰと、負極性用アンプ回路ＡＭＭと、正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭのいずれか一方のアンプ回路からの出力電圧を、第１データ線Ｓ１に出力する第１スイッチ回路ＳＷＡ１と、その一方とは異なる他方のアンプ回路からの出力電圧を、第２データ線Ｓ２に出力する第２スイッチ回路ＳＷＡ２と、を含む。
【００７２】
このような構成によっても、上述した効果と同様の効果（例えば、表示品質の向上や、回路の小規模化、保持電圧の誤差の低減等）が得られる。
【００７３】
また本実施形態では、第１走査期間では、第１スイッチ回路ＳＷＡ１は、一方のアンプ回路からの第１極性のデータ電圧を第１データ線Ｓ１に出力し、第２スイッチ回路ＳＷＡ２は、他方のアンプ回路からの第２極性のデータ電圧を第２データ線Ｓ２に出力する。第２走査期間では、第１スイッチ回路ＳＷＡ１は、一方のアンプ回路からの第３極性のデータ電圧を第１データ線Ｓ１に出力し、第２スイッチ回路ＳＷＡ２は、他方のアンプ回路からの第４極性のデータ電圧を第２データ線に出力する。
【００７４】
このようにすれば、第１走査期間において、正極性電圧又は負極性電圧の一方が第１極性のデータ電圧として第１データ線Ｓ１に出力され、他方が第２極性のデータ電圧として第２データ線Ｓ２に出力される。また第２走査期間において、正極性電圧又は負極性電圧の一方が第３極性のデータ電圧として第１データ線Ｓ１に出力され、他方が第４極性のデータ電圧として第２データ線Ｓ２に出力される。このようなスイッチ回路ＳＷＡ１、ＳＷＡ２の動作によって、第１極性、第２極性、第３極性、第４極性のデータ電圧として様々な極性のデータ電圧を出力することが可能となる。また、第１極性と第２極性のデータ電圧として、互いに逆極性のデータ電圧を出力し、第３極性と第４極性のデータ電圧として、互いに逆極性のデータ電圧を出力することが可能となる。
【００７５】
また本実施形態では、図６に示すように、駆動回路ＤＲ１は、正極性用アンプ回路ＡＭＰの前段側に設けられる正極性用Ｄ／Ａ変換回路ＤＡＰと、負極性用アンプ回路ＡＭＭの前段側に設けられる負極性用Ｄ／Ａ変換回路ＤＡＭと、を含む。
【００７６】
ここで前段側とは、直前に限らず間に何らかの回路が設けられてもよいということである。例えば図６では正極性用Ｄ／Ａ変換回路ＤＡＰの出力電圧がそのまま正極性用アンプ回路ＡＭＰに入力されるが、正極性用Ｄ／Ａ変換回路ＤＡＰの出力と正極性用アンプ回路ＡＭＰの入力との間に何らかの回路が設けられてもよい。
【００７７】
このように正極性用Ｄ／Ａ変換回路ＤＡＰと負極性用Ｄ／Ａ変換回路ＤＡＭが設けられることで、正極性用Ｄ／Ａ変換回路ＤＡＰの出力電圧（又は、それに基づく電圧）を正極性用アンプ回路ＡＭＰに入力し、負極性用Ｄ／Ａ変換回路ＤＡＭの出力電圧（又は、それに基づく電圧）を負極性用アンプ回路ＡＭＭに入力できる。本実施形態では２本のデータ線に１対の正極性用Ｄ／Ａ変換回路ＤＡＰと負極性用Ｄ／Ａ変換回路ＤＡＭを設ければよいので、Ｄ／Ａ変換回路の個数を減らして回路を小規模化できる。
【００７８】
また本実施形態では、駆動部６０は、正極性用Ｄ／Ａ変換回路ＤＡＰに対して複数の正極性用階調電圧ＶＲＰ１〜ＶＲＰ２５６を供給する正極性用階調電圧生成回路ＧＣＰと、負極性用Ｄ／Ａ変換回路ＤＡＭに対して複数の負極性用階調電圧ＶＲＭ１〜ＶＲＭ２５６を供給する負極性用階調電圧生成回路ＧＣＭと、を含む。
【００７９】
このようにすれば、正極性用Ｄ／Ａ変換回路ＤＡＰが、正極性用階調電圧生成回路ＧＣＰから供給された複数の正極性用階調電圧ＶＲＰ１〜ＶＲＰ２５６の中から表示データに対応する正極性用階調電圧を選択して正極性用アンプ回路ＡＭＰに出力できる。また、負極性用Ｄ／Ａ変換回路ＤＡＭが、負極性用階調電圧生成回路ＧＣＭから供給された複数の負極性用階調電圧ＶＲＭ１〜ＶＲＭ２５６から表示データに対応する負極性用階調電圧を選択して負極性用アンプ回路ＡＭＭに出力できる。
【００８０】
また本実施形態では、第１画素群の画素である第１画素（図２、図１４の例ではＰＸ１１）と第２画素群の画素である第２画素（ＰＸ１２）とにより第１データ線Ｓ１が共用され、第１画素群の画素である第３画素（ＰＸ１３）と第２画素群の画素である第４画素（ＰＸ１４）とにより第２データ線Ｓ２が共用される。
【００８１】
駆動部６０は、第１走査期間において、第１画素及び第２画素により共用される第１データ線Ｓ１に対して、第１極性の第１画素用データ電圧を出力し、第３画素及び第４の画素により共用される第２データ線Ｓ２に対して、第２極性の第３画素用データ電圧を出力する。また駆動部６０は、第２走査期間において、第１データ線Ｓ１に対して、第３極性の第２画素用表示データ電圧を出力し、第２データ線Ｓ２に対して、第４極性の第４画素用データ電圧を出力する。
【００８２】
このようにすれば、走査線Ｇ１、Ｇ２に対応して設けられた表示ラインの第１画素、第２画素、第３画素、第４画素に対して、それぞれ第１極性、第３極性、第２極性、第４極性のデータ電圧が書き込まれる。このようにして、極性設定部７０によって設定された第１極性、第２極性、第３極性、第４極性に従って各画素にデータ電圧が書き込まれる。これらの極性は種々の設定が可能であり、それによって種々の極性パターンで２ドット反転駆動を行うことができる。
【００８３】
また本実施形態では、表示パネルは、第２表示ラインに対応して設けられた第３走査線Ｇ３及び第４走査線Ｇ４のうち第３走査線Ｇ３により選択される第３画素群（ＰＸ２１、ＰＸ２３）と、第４走査線Ｇ４により選択される第４画素群（ＰＸ２２、ＰＸ２４）とを有する。各データ線（例えばデータ線Ｓ１）が第３画素群のいずれかの画素（ＰＸ２１）と第４画素群のいずれかの画素（ＰＸ２２）により共用される。
【００８４】
図１２に示すように、駆動部６０は、第１走査線Ｇ１により第１画素群が選択される第１走査期間において第１データ線Ｓ１に対して、正極性のデータ電圧を出力し、第２データ線Ｓ２に対して、負極性のデータ電圧を出力する。駆動部６０は、第２走査線Ｇ２により第２画素群が選択される第２走査期間において、第１データ線Ｓ１に対して、正極性のデータ電圧を出力し、第２データ線Ｓ２に対して、負極性のデータ電圧を出力する。駆動部６０は、第３走査線Ｇ３により第３画素群が選択される第３走査期間において、第１データ線Ｓ１に対して、負極性のデータ電圧を出力し、第２データ線Ｓ２に対して、正極性のデータ電圧を出力する。駆動部６０は、第４走査線Ｇ４により第４画素群が選択される第４走査期間において、第１データ線Ｓ１に対して、正極性のデータ電圧を出力し、第２データ線Ｓ２に対して、負極性のデータ電圧を出力する。
【００８５】
本実施形態によれば、第１データ線Ｓ１、第２データ線Ｓ２に対して、第１走査期間では、正極性、負極性のデータ電圧が出力され、第２走査期間では、正極性、負極性のデータ電圧が出力される。また第３走査期間では、負極性、正極性のデータ電圧が出力され、第４走査期間では、正極性、負極性のデータ電圧が出力される。
【００８６】
このようにすれば、互いに逆極性のデータ電圧が書き込まれる画素間の境界を、第１走査線、第２走査線で選択される第１画素群、第２画素群では、データ線を共有しない画素の間（図１２において例えば画素ＰＸ１２、ＰＸ１３の間）に設定できる。一方、当該境界を、第３走査線、第４走査線で選択される第３画素群、第４画素群では、データ線を共有する画素の間（図１２において例えば画素ＰＸ２１、ＰＸ２２の間）に設定できる。従って、互いに逆極性のデータ電圧が書き込まれる画素間の境界が、第１走査線、第２走査線で選択される第１画素群、第２画素群（第１表示ラインに対応する画素群）と、第３走査線、第４走査線で選択される第３画素群及び第４画素群（第２表示ラインに対応する画素群）とで、互いに異なる位置になり、当該境界の位置を列方向においてずらすことが可能になる。これにより、デュアルゲート構造の表示パネルにおいて特有の２列毎の縦筋の発生を抑制することが可能になり、表示品質の向上等を図れるようになる。
【００８７】
なお、上記では回路装置１００が極性設定部７０を含むと共に駆動部６０が第１データ線と第２データ線に互いに逆極性のデータ電圧を出力する構成であるものとしたが、回路装置１００が必ずしも極性設定部７０を含まなくてもよいし、駆動部６０が必ずしも第１データ線と第２データ線に互いに逆極性のデータ電圧を出力する構成でなくてもよい（例えば駆動部６０は、各データ線に任意の極性のデータ電圧を出力できる構成であり、その構成のもとで、上記のような極性パターンを出力してもよい）。この場合、回路装置１００は以下のような構成であってもよい。
【００８８】
即ち、回路装置１００は駆動部６０と制御部２０とを含む。表示パネルは、各データ線が第１画素群のいずれかの画素と第２画素群のいずれかの画素により共用され、各データ線が第３画素群のいずれかの画素と第４画素群のいずれかの画素により共用されるパネルである。駆動部６０は、第１走査期間において第１データ線に対して正極性のデータ電圧を出力し、第２データ線に対して負極性のデータ電圧を出力する。また駆動部６０は、第２走査期間において第１データ線に対して正極性のデータ電圧を出力し、第２データ線に対して負極性のデータ電圧を出力する。また駆動部６０は、第３走査期間において、第１データ線に対して負極性のデータ電圧を出力し、第２データ線に対して正極性のデータ電圧を出力する。また駆動部６０は、第４走査期間において、第１データ線に対して正極性のデータ電圧を出力し、第２データ線に対して負極性のデータ電圧を出力する。
【００８９】
このような構成によっても、上述した効果と同様の効果（例えば、表示品質の向上等）が得られる。
【００９０】
より具体的には、第３画素群の画素である第５画素（ＰＸ２１）と第４画素群の画素である第６画素（ＰＸ２２）とにより第１データ線Ｓ１が共用され、第３画素群の画素である第７画素（ＰＸ２３）と第４画素群の画素である第８画素（ＰＸ２４）とにより第２データ線Ｓ２が共用される。
【００９１】
駆動部６０は、第１走査期間において、第１データ線Ｓ１に対して、正極性の第１画素用データ電圧を出力し、第２データ線Ｓ２に対して、負極性の第３画素用データ電圧を出力する。駆動部６０は、第２走査期間において、第１データ線Ｓ１に対して、正極性の第２画素用表示データ電圧を出力し、第２データ線Ｓ２に対して、負極性の第４画素用データ電圧を出力する。駆動部６０は、第３走査期間において、第１データ線Ｓ１に対して、負極性の第５画素用データ電圧を出力し、第２データ線Ｓ２に対して、正極性の第７画素用データ電圧を出力する。駆動部６０は、第４走査期間において、第１データ線Ｓ１に対して、正極性の第６画素用データ電圧を出力し、第２データ線Ｓ２に対して、負極性の第８画素用データ電圧を出力する。
【００９２】
本実施形態によれば、第１表示ラインの第１画素ＰＸ１１、第２画素ＰＸ１２、第３画素ＰＸ１３、第４画素ＰＸ１４に対して、それぞれ正極性、正極性、負極性、負極性のデータ電圧が書き込まれる。また第２表示ラインの第５画素ＰＸ２１、第６画素ＰＸ２２、第７画素ＰＸ２３、第８画素ＰＸ２４に対して、それぞれ負極性、正極性、正極性、負極性のデータ電圧が書き込まれる。即ち、互いに逆極性のデータ電圧が書き込まれる画素間の境界が、第１表示ラインでは第２画素ＰＸ１２と第３画素ＰＸ１３の間となり、第２表示ラインでは第５画素ＰＸ２１と第６画素ＰＸ２２の間、及び第７画素ＰＸ２３と第８画素ＰＸ２４の間となり、当該境界が列方向にずれる。
【００９３】
また本実施形態では、表示パネルは、第３表示ラインに対応して設けられた第５走査線Ｇ５及び第６走査線Ｇ６のうち第５走査線Ｇ５により選択される第５画素群（ＰＸ３１、ＰＸ３３）と、第６走査線Ｇ６により選択される第６画素群（ＰＸ３２、３４）と、第４表示ラインに対応して設けられた第７走査線Ｇ７及び第８走査線Ｇ８のうち第７走査線Ｇ７により選択される第７画素群（ＰＸ４１、ＰＸ４３）と、第８走査線Ｇ８により選択される第８画素群（ＰＸ４２、ＰＸ４４）とを有する。各データ線（例えばデータ線Ｓ１）が第５画素群のいずれかの画素（ＰＸ３１）と第６画素群のいずれかの画素（ＰＸ３２）により共用され、各データ線（例えばデータ線Ｓ１）が第７画素群のいずれかの画素（ＰＸ４１）と第８画素群のいずれかの画素（ＰＸ４２）により共用される。
【００９４】
図１２に示すように、駆動部６０は、第５走査線Ｇ５により第５画素群が選択される第５走査期間において、第１データ線Ｓ１に対して、負極性のデータ電圧を出力し、第２データ線Ｓ２に対して、正極性のデータ電圧を出力する。駆動部６０は、第６走査線Ｇ６により第６画素群が選択される第６走査期間において、第１データ線Ｓ１に対して、負極性のデータ電圧を出力し、第２データ線Ｓ２に対して、正極性のデータ電圧を出力する。駆動部６０は、第７走査線Ｇ７により第７画素群が選択される第７走査期間において、第１データ線Ｓ１に対して、正極性のデータ電圧を出力し、第２データ線Ｓ２に対して、負極性のデータ電圧を出力する。駆動部６０は、第８走査線Ｇ８により第８画素群が選択される第８走査期間において、第１データ線Ｓ１に対して、負極性のデータ電圧を出力し、第２データ線Ｓ２に対して、正極性のデータ電圧を出力する。
【００９５】
より具体的には、第５画素群の画素である第９画素ＰＸ３１と第６画素群の画素である第１０画素ＰＸ３２とにより第１データ線Ｓ１が共用され、第５画素群の画素である第１１画素ＰＸ３３と第６画素群の画素である第１２画素ＰＸ３４とにより第２データ線Ｓ２が共用され、第７画素群の画素である第１３画素ＰＸ４１と第８画素群の画素である第１４画素ＰＸ４２とにより第１データ線Ｓ１が共用され、第７画素群の画素である第１５画素ＰＸ４３と第８画素群の画素である第１６画素ＰＸ４４とにより第２データ線Ｓ２が共用される。
【００９６】
駆動部６０は、第５走査期間において、第９画素ＰＸ３１及び第１０画素ＰＸ３２により共用される第１データ線Ｓ１に対して、負極性の第９画素用データ電圧を出力し、第１１画素ＰＸ３３及び第１２画素ＰＸ３４により共用される第２データ線Ｓ２に対して、正極性の第１１画素用データ電圧を出力する。駆動部６０は、第６走査期間において、第１データ線Ｓ１に対して、負極性の第１０画素用データ電圧を出力し、第２データ線Ｓ２に対して、正極性の第１２画素用データ電圧を出力する。駆動部６０は、第７走査期間において、第１３画素ＰＸ４１及び第１４画素ＰＸ４２により共用される第１データ線Ｓ１に対して、正極性の第１３画素用データ電圧を出力し、第１５画素ＰＸ４３及び第１６画素ＰＸ４４により共用される第２データ線Ｓ２に対して、負極性の第１５画素用データ電圧を出力する。第８走査期間において、第１データ線Ｓ１に対して、負極性の第１４画素用データ電圧を出力し、第２データ線Ｓ２に対して、正極性の第１６画素用データ電圧を出力する。
【００９７】
本実施形態によれば、第３表示ラインの第９画素ＰＸ３１、第１０画素ＰＸ３２、第１１画素ＰＸ３３、第１２画素ＰＸ３４に対して、それぞれ負極性、負極性、正極性、正極性のデータ電圧が書き込まれる。また第４表示ラインの第１３画素ＰＸ４１、第１４画素ＰＸ４２、第１５画素ＰＸ４３、第１６画素ＰＸ４４に対して、それぞれ正極性、負極性、負極性、正極性のデータ電圧が書き込まれる。即ち、互いに逆極性のデータ電圧が書き込まれる画素間の境界が、第３表示ラインでは第１０画素ＰＸ３２と第１１画素ＰＸ３３の間となり、第４表示ラインでは第１３画素ＰＸ４１と第１４画素ＰＸ４２の間、及び第１５画素ＰＸ４３と第１６画素ＰＸ４４の間となり、当該境界が列方向にずれる。これにより、デュアルゲート構造の表示パネルにおいて特有の２列毎の縦筋の発生を抑制することが可能になり、表示品質の向上等を図れるようになる。
【００９８】
２．データ線駆動部
図６にデータ線駆動部４０の詳細な構成例を示す。データ線駆動部４０は、階調電圧生成回路４２と、複数の駆動回路ＤＲ１〜ＤＲｋ（ｋは２以上の整数）と、を含む。
【００９９】
階調電圧生成回路４２は、画素を正極性のデータ電圧で駆動する場合に用いられる正極性用の複数の階調電圧と、画素を負極性のデータ電圧で駆動する場合に用いられる負極性用の複数の階調電圧とを生成し、それらを複数の駆動回路ＤＲ１〜ＤＲｋに出力する。
【０１００】
複数の駆動回路ＤＲ１〜ＤＲｋの各駆動回路は、正極性用の複数の階調電圧と負極性用の複数の階調電圧と制御部２０からの表示データに基づいて、２本のデータ線を駆動する。即ち、第１〜第ｎのデータ線駆動端子ＴＳ１〜ＴＳｎに対して、ｋ＝ｎ／２個の駆動回路が設けられている。各駆動回路は、２本のデータ線を逆極性で駆動する。例えば駆動回路ＤＲ１を例にとると、一方のデータ線Ｓ１に正極性のデータ電圧ＳＶ１を出力する場合、他方のデータ線Ｓ２に負極性のデータ電圧ＳＶ２を出力します。一方のデータ線Ｓ１に負極性のデータ電圧ＳＶ１を出力する場合、他方のデータ線Ｓ２に正極性のデータ電圧ＳＶ２を出力します。このように極性の選び方は２種類あるが、各駆動回路がどちらの極性を選択するかは任意（独立）である。
【０１０１】
制御部２０は、各駆動回路に、その駆動回路が駆動する２本のデータ線に対応した表示データを出力する。例えば走査線Ｇ１、Ｇ２に接続される表示ラインにおいて、画素ＰＸ１１〜ＰＸ１４が２本のデータ線Ｓ１、Ｓ２に接続される。即ち、１行の表示ラインを駆動する際（１水平走査期間）に、制御部２０は４つの画素の表示データを１つの駆動回路に対して出力する。１行の表示ラインは２本の走査線Ｇ１、Ｇ２で時分割に書き込むので、１本の走査線が画素を選択する期間では、制御部２０は２つの画素の表示データを１つの駆動回路に対して出力する。
【０１０２】
図７に、駆動回路の詳細な構成例を示す。図７では駆動回路ＤＲ１を例として図示するが、駆動回路ＤＲ２〜ＤＲｋも同様に構成できる。駆動回路ＤＲ１は、第１のスイッチ回路ＳＷＡ１と、第２のスイッチ回路ＳＷＡ２と、正極性用アンプ回路ＡＭＰと、負極性用アンプ回路ＡＭＭと、正極性用Ｄ／Ａ変換回路ＤＡＰと、負極性用Ｄ／Ａ変換回路ＤＡＭと、第３のスイッチ回路ＳＷＢ１と、第４のスイッチ回路ＳＷＢ２と、階調電圧生成回路４２と、を含む。
【０１０３】
第１のスイッチ回路ＳＷＡ１は、正極性用アンプ回路ＡＭＰの出力とデータ線駆動端子ＴＳ１を接続するスイッチ素子ＳＰＡ１と、負極性用アンプ回路ＡＭＭの出力とデータ線駆動端子ＴＳ１を接続するスイッチ素子ＳＭＡ１と、を含む。
【０１０４】
第２のスイッチ回路ＳＷＡ２は、負極性用アンプ回路ＡＭＭの出力とデータ線駆動端子ＴＳ２を接続するスイッチ素子ＳＭＡ２と、正極性用アンプ回路ＡＭＰの出力とデータ線駆動端子ＴＳ２を接続するスイッチ素子ＳＰＡ２と、を含む。
【０１０５】
第３スイッチ回路ＳＷＢ１は、第１データ線Ｓ１用の表示データＨＤ１を正極性用Ｄ／Ａ変換回路ＤＡＰに入力するスイッチ素子ＳＰＢ１と、第２データ線Ｓ２用の表示データＨＤ２を正極性用Ｄ／Ａ変換回路ＤＡＰに入力するスイッチ素子ＳＭＢ１と、を含む。
【０１０６】
第４スイッチ回路ＳＷＢ２は、第２データ線Ｓ２用の表示データＨＤ２を負極性用Ｄ／Ａ変換回路ＤＡＭに入力するスイッチ素子ＳＭＢ２と、第１データ線Ｓ１用の表示データＨＤ１を負極性用Ｄ／Ａ変換回路ＤＡＭに入力するスイッチ素子ＳＰＢ２と、を含む。
【０１０７】
第１、第２スイッチ回路ＳＷＡ１、ＳＷＡ２は、例えばトランスファーゲート等のトランジスター回路で構成される。第３、第４スイッチ回路ＳＷＢ１、ＳＷＢ２は、例えばロジック回路によるセレクターで構成される。これらのスイッチ回路ＳＷＡ１、ＳＷＡ２、ＳＷＢ１、ＳＷＢ２は、制御部２０からの制御信号によりオンオフ制御される。
【０１０８】
階調電圧生成回路４２は、正極性用の複数の階調電圧ＶＲＰ１〜ＶＲＰ２５６を出力する正極性用階調電圧生成回路ＧＣＰと、負極性用の複数の階調電圧ＶＲＭ１〜ＶＲＭ２５６を出力する負極性用階調電圧生成回路ＧＣＭと、を含む。なお、ここでは２５６階調である場合を例にとって説明するが、階調数は２５６階調に限定されない。
【０１０９】
以下、駆動回路ＤＲ１の動作について説明する。データ線Ｓ１、Ｓ２を正極性、負極性で駆動する第１状態では、スイッチ素子ＳＰＡ１、ＳＭＡ２、ＳＰＢ１、ＳＭＢ２がオンになる。この場合、正極性用Ｄ／Ａ変換回路ＤＡＰは、第１データ線Ｓ１用の表示データＨＤ１に対応する電圧ＤＰＱを、複数の正極性用階調電圧ＶＲＰ１〜ＶＲＰ２５６の中から選択する。正極性用アンプ回路ＡＭＰは、選択された電圧ＤＰＱに基づいて正極性のデータ電圧ＳＶ１で第１データ線Ｓ１を駆動する。一方、負極性用Ｄ／Ａ変換回路ＤＡＭは、第２データ線Ｓ２用の表示データＨＤ２に対応する電圧ＤＭＱを、複数の負極性用階調電圧ＶＲＭ１〜ＶＲＭ２５６の中から選択する。負極性用アンプ回路ＡＭＭは、選択された電圧ＤＭＱに基づいて負極性のデータ電圧ＳＶ２で第２データ線Ｓ２を駆動する。
【０１１０】
一方、データ線Ｓ１、Ｓ２を負極性、正極性で駆動する第２状態では、スイッチ素子ＳＭＡ１、ＳＰＡ２、ＳＭＢ１、ＳＰＢ２がオンになる。この場合、負極性用Ｄ／Ａ変換回路ＤＡＭは、第１データ線Ｓ１用の表示データＨＤ１に対応する電圧ＤＭＱを、複数の負極性用階調電圧ＶＲＭ１〜ＶＲＭ２５６の中から選択する。負極性用アンプ回路ＡＭＭは、選択された電圧ＤＭＱに基づいて負極性のデータ電圧ＳＶ１で第１データ線Ｓ１を駆動する。一方、正極性用Ｄ／Ａ変換回路ＤＡＰは、第２データ線Ｓ２用の表示データＨＤ２に対応する電圧ＤＰＱを、複数の正極性用階調電圧ＶＲＰ１〜ＶＲＰ２５６の中から選択する。正極性用アンプ回路ＡＭＰは、選択された電圧ＡＰＱに基づいて正極性のデータ電圧ＳＶ２で第２データ線Ｓ２を駆動する。
【０１１１】
１本の表示ラインは２本の走査線Ｇ１、Ｇ２で時分割に書き込むので、各走査線が画素を選択する期間において駆動回路ＤＲ１は第１、第２状態のいずれかの状態で画素に書き込みを行う。走査線Ｇ１、Ｇ２が画素を選択する期間と第１、第２状態の組み合わせは任意（独立）であり、種々の極性パターンでの駆動が可能である。
【０１１２】
上記の駆動回路ＤＲ１の構成と動作によって、第１データ線（Ｓ１）に対して第１極性のデータ電圧を出力すると共に第２データ線（Ｓ２）に対して第１極性とは逆極性である第２極性のデータ電圧を出力する動作が、実現される。
【０１１３】
３．正極性用アンプ回路、負極性用アンプ回路
図８Ａ、図８Ｂに、正極性用アンプ回路ＡＭＰの詳細な構成例を示す。図８Ａは初期化期間（キャパシターＣＩＡ、ＣＦＡに初期化用の電圧を設定する期間）におけるスイッチ素子の状態を示し、図８Ｂは出力期間（出力電圧を出力して駆動対象を駆動する期間）におけるスイッチ素子の状態を示す。
【０１１４】
図８Ａに示すように、正極性用アンプ回路ＡＭＰは、オペアンプＯＰＡ（演算増幅器）と、キャパシターＣＩＡ、ＣＦＡと、スイッチ素子ＳＡ１〜ＳＡ５と、を有する。この正極性用アンプ回路ＡＭＰは、入力電圧ＤＰＱを受けて、出力電圧ＡＰＱを出力し、データ線を駆動する回路である。入力電圧ＤＰＱは、例えば０Ｖ〜＋６Ｖである。
【０１１５】
キャパシターＣＩＡは、オペアンプＯＰＡの第１入力端子（反転入力端子）に接続されるサミングノードＮＥＧＡ（反転入力端子ノード、電荷蓄積ノード）と、ノードＮＡ１との間に設けられる。キャパシターＣＦＡは、サミングノードＮＥＧＡとノードＮＡ２との間に設けられる。オペアンプＯＰＡの第２入力端子（非反転入力端子）には、アナログ基準電源ＶＤＤＲＭＰのノードが接続される。
【０１１６】
スイッチ素子ＳＡ１は、正極性用アンプ回路ＡＭＰの入力ノードＮＩＡとノードＮＡ１との間に設けられる。スイッチ素子ＳＡ２は、アナログ基準電源ＶＤＤＲＭＰのノードとノードＮＡ１との間に設けられる。スイッチ素子ＳＡ３は、ノードＮＡ２と出力ノードＮＱＡとの間に設けられる。スイッチ素子ＳＡ４は、ノードＮＡ２とアナログ基準電源ＶＤＤＲＭＰのノードとの間に設けられる。スイッチ素子ＳＡ５は、サミングノードＮＥＧＡと出力ノードＮＱＡとの間に設けられる。
【０１１７】
これらのスイッチ素子ＳＡ１〜ＳＡ５は、例えばトランスファーゲート等のトランジスター回路で構成され、制御部２０からのスイッチ制御信号によりオンオフ制御される。また、アナログ基準電源ＶＤＤＲＭＰは、正極性用高電位側電源（例えば＋６Ｖ）と正極性用低電位側電源（例えば０Ｖ）との間の電圧（例えば＋３Ｖ）であり、回路装置１００に内蔵された又は回路装置１００の外部の不図示の電源回路から供給される。
【０１１８】
図８Ａに示すように、初期化期間では、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ５がオンになり、スイッチ素子ＳＡ１、ＳＡ３がオフになる。スイッチ素子ＳＡ２がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＩＡの他端が、アナログ基準電源ＶＤＤＲＭＰに設定される。同様に、スイッチ素子ＳＡ４がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＦＡの他端が、アナログ基準電源ＶＤＤＲＭＰに設定される。また帰還スイッチ素子であるスイッチ素子ＳＡ５がオンになることで、オペアンプＯＰＡの出力が反転入力端子に帰還され、オペアンプＯＰＡのイマジナリーショート機能により、サミングノードＮＥＧＡがアナログ基準電源ＶＤＤＲＭＰの電圧に設定される。正極性用アンプ回路ＡＭＰの出力電圧ＡＰＱはアナログ基準電源ＶＤＤＲＭＰの電圧となる。
【０１１９】
図８Ｂに示すように、出力期間では、スイッチ素子ＳＡ１、ＳＡ３がオンになり、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ５がオフになる。スイッチ素子ＳＡ１がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＩＡの他端が、入力電圧ＤＰＱに設定される。またスイッチ素子ＳＡ３がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＦＡの他端が、出力電圧ＡＰＱに設定される。これにより、出力電圧ＡＰＱは下式（１）となる。なお、ＣＣＩＡはキャパシターＣＩＡの容量であり、ＣＣＦＡはキャパシターＣＦＡの容量である。
ＡＰＱ＝ＶＤＤＲＭＰ−（ＣＣＩＡ／ＣＣＦＡ）×（ＤＰＱ−ＶＤＤＲＭＰ）    （１）
【０１２０】
図９Ａ、図９Ｂに負極性用アンプ回路ＡＭＭの詳細な構成例を示す。図９Ａは初期化期間におけるスイッチ素子の状態を示し、図９Ｂは出力期間におけるスイッチ素子の状態を示す。
【０１２１】
図９Ａに示すように、負極性用アンプ回路ＡＭＭは、オペアンプＯＰＢ（演算増幅器）と、キャパシターＣＩＢ、ＣＦＢと、スイッチ素子ＳＢ１〜ＳＢ５と、を有する。この負極性用アンプ回路ＡＭＭは、入力電圧ＤＭＱを受けて、出力電圧ＡＭＱを出力し、データ線を駆動する回路である。入力電圧ＤＭＱは、例えば０Ｖ〜＋６Ｖである。
【０１２２】
負極性用アンプ回路ＡＭＭの構成及び動作は、正極性用アンプ回路ＡＭＰと同様である。即ち、オペアンプＯＰＢはオペアンプＯＰＡに対応し、キャパシターＣＩＢ、ＣＦＢはキャパシターＣＩＡ、ＣＦＡに対応し、スイッチ素子ＳＢ１〜ＳＢ５はスイッチ素子ＳＡ１〜ＳＡ５に対応する。ただし、スイッチ素子ＳＢ４の一端及びオペアンプＯＰＢの第２入力端子（非反転入力端子）に接続されるアナログ基準電源がＶＤＤＲＭＮである。アナログ基準電源ＶＤＤＲＭＮは、負極性用高電位側電源（例えば０Ｖ）と負極性用低電位側電源（例えば−６Ｖ）との間の電圧（例えば−３Ｖ）であり、回路装置１００に内蔵された又は回路装置１００の外部の不図示の電源回路から供給される。
【０１２３】
図９Ａに示す初期化期間では、出力電圧ＡＭＱは、アナログ基準電源ＶＤＤＲＭＮの電圧となる。図９Ｂに示す出力期間では、出力電圧ＡＭＱは下式（２）となる。
ＡＭＱ＝ＶＤＤＲＭＮ−（ＣＣＩＡ／ＣＣＦＡ）×（ＤＡＣ−ＶＤＤＲＭＰ）    （２）
【０１２４】
例えば、各水平走査期間において、まず初期化期間を設定して正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭの初期化を行い、次に出力期間を設定して正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭによるデータ電圧の出力を行う。出力期間では、まず奇数番の走査線（例えば走査線Ｇ１）が選択され、その奇数番の走査線に接続される画素に対して正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭが書き込みを行い、次に偶数番の走査線（例えば走査線Ｇ２）が選択され、その偶数番の走査線に接続される画素に対して正極性用アンプ回路ＡＭＰと負極性用アンプ回路ＡＭＭが書き込みを行う。
【０１２５】
なお、図７の駆動回路において図８Ａ〜図９Ｂのアンプ回路を採用した場合、例えば正極性用Ｄ／Ａ変換回路ＤＡＰと負極性用Ｄ／Ａ変換回路ＤＡＭを共通化して、階調電圧の電圧範囲が０Ｖ〜＋６Ｖである１つのＤ／Ａ変換回路としてもよい。この場合、正極性用階調電圧生成回路ＧＣＰと負極性用階調電圧生成回路ＧＣＭも共通化される。或いは図７のように正極性用Ｄ／Ａ変換回路ＤＡＰと負極性用Ｄ／Ａ変換回路ＤＡＭを分ける場合、負極性用Ｄ／Ａ変換回路ＤＡＭが０Ｖ〜−６Ｖの範囲の出力電圧ＤＭＱを出力し、その出力電圧ＤＭＱが負極性用アンプ回路ＡＭＭの入力ノードＮＩＢに入力されてもよい。この場合、スイッチ素子ＳＢ２の一端にはアナログ基準電圧ＶＤＤＲＭＮ（例えば−３Ｖ）が入力される。
【０１２６】
４．極性パターン
図１０〜図１３を用いて、本実施形態の回路装置１００がデュアルゲート構造の表示パネルを駆動する際の極性パターン（極性反転パターン）について説明する。極性パターンは、表示パネルの各画素（厳密には、どの走査線とデータ線に接続される画素であるか）とその画素に書き込むデータ電圧の極性とが対応付けられたパターンである。図１０〜図１３において画素の符号と共に「＋」、「−」の符号を付しているが、「＋」は正極性を表し、「−」は負極性を表す。図１０〜図１３には、ある１フレームでの各画素の駆動極性を示しており、その次のフレームでは各画素が逆極性で駆動される。
【０１２７】
なお以下では図１４（図２）に示す構成の表示パネルを例に説明するが、これに限定されず、例えば図１５、図１６に示す構成の表示パネルにも本実施形態の極性パターンを適用できる。
【０１２８】
図１０に、第１の極性パターンを示す。以下、画素ＰＸ１１〜ＰＸ１４、ＰＸ２１〜ＰＸ２４での極性パターンを例に説明する。他の画素では、同様の極性パターンが繰り返される。
【０１２９】
走査線Ｇ１に接続される画素ＰＸ１１、ＰＸ１３（第１画素、第３画素）には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ２に接続される画素ＰＸ１２、ＰＸ１４（第２画素、第４画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ３に接続される画素ＰＸ２１、ＰＸ２３（第５画素、第７画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ４に接続される画素ＰＸ２２、ＰＸ２４（第６画素、第８画素）には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。
【０１３０】
極性設定部７０によって設定される第１極性、第２極性、第３極性、第４極性は、それぞれ正極性、負極性、負極性、正極性に対応する。
【０１３１】
この第１の極性パターンでは、１列の画素の極性パターンを見たときに正極性と負極性が交互に並ぶパターンとなっている。
【０１３２】
図１１に、第２の極性パターンを示す。以下、画素ＰＸ１１〜ＰＸ１４、ＰＸ２１〜ＰＸ２４での極性パターンを例に説明する。他の画素では、同様の極性パターンが繰り返される。
【０１３３】
走査線Ｇ１に接続される画素ＰＸ１１、ＰＸ１３には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ２に接続される画素ＰＸ１２、ＰＸ１４には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ３に接続される画素ＰＸ２１、ＰＸ２３には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ４に接続される画素ＰＸ２２、ＰＸ２４には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。
【０１３４】
極性設定部７０によって設定される第１極性、第２極性、第３極性、第４極性は、それぞれ正極性、負極性、正極性、負極性に対応する。
【０１３５】
この第２の極性パターンでは、第１の極性パターンと同様に、１列の画素の極性パターンを見たときに正極性と負極性が交互に並ぶパターンとなっている。第１の極性パターンとの違いは、第１の極性パターンを水平走査方向に１画素分ずらしたパターンとなっていることである。
【０１３６】
図１２に、第３の極性パターンを示す。以下、画素ＰＸ１１〜ＰＸ１４、ＰＸ２１〜ＰＸ２４、ＰＸ３１〜ＰＸ３４、ＰＸ４１〜ＰＸ４４での極性パターンを例に説明する。他の画素では、同様の極性パターンが繰り返される。
【０１３７】
走査線Ｇ１に接続される画素ＰＸ１１、ＰＸ１３には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ２に接続される画素ＰＸ１２、ＰＸ１４には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ３に接続される画素ＰＸ２１、ＰＸ２３には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ４に接続される画素ＰＸ２２、ＰＸ２４には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。
【０１３８】
走査線Ｇ５に接続される画素ＰＸ３１、ＰＸ３３（第９画素、第１１画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ６に接続される画素ＰＸ３２、ＰＸ３４（第１０画素、第１２画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ７に接続される画素ＰＸ４１、ＰＸ４３（第１３画素、第１５画素）には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ８に接続される画素ＰＸ４２、ＰＸ４４（第１４画素、第１６画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。
【０１３９】
極性設定部７０によって設定される第１極性、第２極性、第３極性、第４極性は、それぞれ正極性、負極性、正極性、負極性に対応する。
【０１４０】
この第３の極性パターンでは、斜め方向（画面の右斜め下方向）にパターンがシフトしていくパターンとなっている。即ち、１行の画素の極性パターンが１行毎に１画素分ずつ同方向にシフトしていくパターンとなっている。
【０１４１】
図１３に、第４の極性パターンを示す。以下、画素ＰＸ１１〜ＰＸ１４、ＰＸ２１〜ＰＸ２４での極性パターンを例に説明する。他の画素では、同様の極性パターンが繰り返される。
【０１４２】
走査線Ｇ１に接続される画素ＰＸ１１、ＰＸ１３には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ２に接続される画素ＰＸ１２、ＰＸ１４には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。走査線Ｇ３に接続される画素ＰＸ２１、ＰＸ２３には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれる。走査線Ｇ４に接続される画素ＰＸ２２、ＰＸ２４には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。極性設定部７０によって設定される第１極性、第２極性、第３極性、第４極性は、それぞれ正極性、負極性、正極性、負極性に対応する。
【０１４３】
この第４の極性パターンでは、斜め方向（画面の右斜め下方向、左斜め下方向）にパターンがシフトしていくが、そのシフト方向が交互に変わるパターンとなっている。即ち、１行の画素の極性パターンが次の行では１画素分だけ画面右方向にシフトし、その次の行では１画素分だけ画面左方向にシフトする（元のパターンに戻る）。
【０１４４】
以上の第１〜第４の極性パターンでは、１つの駆動回路で駆動される画素のうち、同一の走査線で選択される（同時に駆動される）２つの画素（例えば画素ＰＸ１１、ＰＸ１３）には、逆極性のデータ電圧が書き込まれる。これによって、水平走査方向の表示ラインにおいて２ドット毎に極性が反転することになる（２ドット反転駆動）。第１〜第４の極性パターンは、このような２ドット反転駆動における極性パターンの例である。
【０１４５】
なお、図１５、図１６に示すような別のデュアルゲート構造の表示パネルに上記の極性パターンを適用した場合には、画素と極性の対応が変化する。例えば第１の極性パターンを図１５の表示パネルに適用したとする。この場合、画素ＰＸ１１〜ＰＸ１４については走査線Ｇ１、Ｇ２との接続関係が図１０と同じなので画素と極性の対応は同じである。一方、画素ＰＸ２１〜ＰＸ２４では、走査線Ｇ３に画素ＰＸ２２、ＰＸ２４が接続され、走査線Ｇ４に画素ＰＸ２１、ＰＸ２３が接続される。従って、走査線Ｇ３に接続される画素ＰＸ２２、ＰＸ２４（第５画素、第７画素）には、データ線Ｓ１、Ｓ２を介して負極性、正極性のデータ電圧が書き込まれ、走査線Ｇ４に接続される画素ＰＸ２１、ＰＸ２３（第６画素、第８画素）には、データ線Ｓ１、Ｓ２を介して正極性、負極性のデータ電圧が書き込まれる。
【０１４６】
このように、同じ極性パターンで駆動した場合であっても、表示画面上で最終的に現れる極性の配置がデュアルゲート構造の違いによって異なることになる。そのため、どの極性パターンが表示品質を最も改善できるかは、デュアルゲート構造のタイプに応じて異なる場合がある。本実施形態の回路装置１００は、上述したように種々の極性パターンで表示パネルを駆動できるので、デュアルゲート構造のタイプに応じて最適な極性パターンを設定できる。
【０１４７】
５．表示パネル
図１４に表示パネルの第１構成例を示し、図１５に表示パネルの第２構成例を示し、図１６に表示パネルの第３構成例を示す。本実施形態の回路装置１００やその動作手法は、第１〜第３構成例の表示パネルのいずれの表示パネルにも適用可能である。
【０１４８】
表示パネルは、画素ＰＸ１１〜ＰＸ３８を有する画素アレイと、データ線Ｓ１〜Ｓ４と、走査線Ｇ１〜Ｇ６と、を含む。画素アレイにおいて例えば第１行第２列の画素を符号ＰＸ１２のように示す。「行」は水平走査方向のラインであり、「列」は垂直走査方向のラインである。なお図１５〜図１７では画素アレイの一部を示している。
【０１４９】
図１４の第１構成例では、第１表示ラインの画素ＰＸ１１〜ＰＸ１８において、画素ＰＸ１１、ＰＸ１３、ＰＸ１５、ＰＸ１７が走査線Ｇ１に接続され、第１画素群に対応する。画素ＰＸ１２、ＰＸ１４、ＰＸ１６、ＰＸ１８が走査線Ｇ２に接続され、第２画素群に対応する。第２表示ラインの画素ＰＸ２１〜ＰＸ２８において、画素ＰＸ２１、ＰＸ２３、ＰＸ２５、ＰＸ２７が走査線Ｇ３に接続され、第３画素群に対応する。画素ＰＸ２２、ＰＸ２４、ＰＸ２６、ＰＸ２８が走査線Ｇ４に接続され、第４画素群に対応する。
【０１５０】
また第１画素群の画素ＰＸ１１と第２画素群の画素ＰＸ１２がデータ線Ｓ１に共通接続され、それぞれ第１画素、第２画素に対応する。第１画素群の画素ＰＸ１３と第２画素群の画素ＰＸ１４がデータ線Ｓ２に共通接続され、それぞれ第３画素、第４画素に対応する。第３画素群の画素ＰＸ２１と第４画素群の画素ＰＸ２２がデータ線Ｓ１に共通接続され、それぞれ第５画素、第６画素に対応する。第３画素群の画素ＰＸ２３と第４画素群の画素ＰＸ２４がデータ線Ｓ２に共通接続され、それぞれ第７画素、第８画素に対応する。
【０１５１】
図１５の第２構成例では、第１表示ラインの画素ＰＸ１１〜ＰＸ１８は第１構成例と同様の接続構成となっている。第２表示ラインの画素ＰＸ２１〜ＰＸ２８において、画素ＰＸ２２、ＰＸ２４、ＰＸ２６、ＰＸ２８が走査線Ｇ３に接続され、第３画素群に対応する。画素ＰＸ２１、ＰＸ２３、ＰＸ２５、ＰＸ２７が走査線Ｇ４に接続され、第４画素群に対応する。
【０１５２】
また第３画素群の画素ＰＸ２２と第４画素群の画素ＰＸ２１がデータ線Ｓ１に共通接続され、それぞれ第５画素、第６画素に対応する。第３画素群の画素ＰＸ２４と第４画素群の画素ＰＸ２３がデータ線Ｓ２に共通接続され、それぞれ第７画素、第８画素に対応する。
【０１５３】
図１６の第３構成例では、第１表示ラインの画素ＰＸ１１〜ＰＸ１８において、画素ＰＸ１１、ＰＸ１４、ＰＸ１５、ＰＸ１８が走査線Ｇ１に接続され、第１画素群に対応する。画素ＰＸ１２、ＰＸ１３、ＰＸ１６、ＰＸ１７が走査線Ｇ２に接続され、第２画素群に対応する。第２表示ラインの画素ＰＸ２１〜ＰＸ２８において、画素ＰＸ２２、ＰＸ２３、ＰＸ２６、ＰＸ２７が走査線Ｇ３に接続され、第３画素群に対応する。画素ＰＸ２１、ＰＸ２４、ＰＸ２５、ＰＸ２８が走査線Ｇ４に接続され、第４画素群に対応する。
【０１５４】
また第１画素群の画素ＰＸ１１と第２画素群の画素ＰＸ１２がデータ線Ｓ１に共通接続され、それぞれ第１画素、第２画素に対応する。第１画素群の画素ＰＸ１４と第２画素群の画素ＰＸ１３がデータ線Ｓ２に共通接続され、それぞれ第３画素、第４画素に対応する。第３画素群の画素ＰＸ２２と第４画素群の画素ＰＸ２１がデータ線Ｓ１に共通接続され、それぞれ第５画素、第６画素に対応する。第３画素群の画素ＰＸ２３と第４画素群の画素ＰＸ２４がデータ線Ｓ２に共通接続され、それぞれ第７画素、第８画素に対応する。
【０１５５】
６．電気光学装置
図１７に、本実施形態の回路装置１００を適用できる電気光学装置３５０の構成例を示す。以下では表示パネル２００がマトリックス型の液晶表示パネルである場合を例に説明するが、表示パネル２００は自発光素子を用いた表示パネル（例えばＥＬ（Electro-Luminescence）表示パネル）等であってもよい。
【０１５６】
電気光学装置３５０は、ガラス基板２１０と、ガラス基板２１０上に形成される画素アレイ２２０と、ガラス基板２１０上に実装される回路装置１００と、回路装置１００及び画素アレイ２２０のデータ線を接続する配線群２３０と、回路装置１００及び画素アレイ２２０の走査線を接続する配線群２４０と、表示コントローラー３００に接続されるフレキシブル基板２５０と、フレキシブル基板２５０と回路装置１００を接続する配線群２６０を含む。配線群２３０及び配線群２４０、配線群２６０は、ガラス基板２１０上に透明電極（ＩＴＯ：Indium Tin Oxide）などで形成される。画素アレイ２２０は、画素、データ線、走査線を含み、ガラス基板２１０と画素アレイ２２０が表示パネル２００に相当する。なお、電気光学装置は、フレキシブル基板２５０に接続された基板と、その基板に実装される表示コントローラー３００と、を更に含んでも良い。
【０１５７】
７．電子機器
図１８に、本実施形態の回路装置１００を適用できる電子機器の構成例を示す。本実施形態の電子機器として、例えば車載表示装置（例えばメーターパネル等）や、モニター、ディスプレイ、単板プロジェクター、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末、ＤＬＰ（Digital Light Processing）装置、プリンター等の、表示装置を搭載する種々の電子機器を想定できる。
【０１５８】
図１８に示す電子機器は、電気光学装置３５０、ＣＰＵ３１０（広義には処理装置）、表示コントローラー３００（ホストコントローラー）、記憶部３２０、ユーザーインターフェース部３３０、データインターフェース部３４０を含む。電気光学装置３５０は、回路装置１００、表示パネル２００を含む。なお、表示コントローラー３００の機能をＣＰＵ３１０が実現し、表示コントローラー３００が省略されてもよい。また、回路装置１００と表示パネル２００が電気光学装置３５０として一体に構成されず、個々の構成要素として電子機器に組み込まれてもよい。
【０１５９】
ユーザーインターフェース部３３０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、表示パネル２００に装着されたタッチパネル等で構成される。データインターフェース部３４０は、画像データや制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、データインターフェース部３４０から入力された画像データを記憶する。或は、記憶部３２０は、ＣＰＵ３１０や表示コントローラー３００のワーキングメモリーとして機能する。ＣＰＵ３１０は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー３００は回路装置１００の制御処理を行う。例えば、表示コントローラー３００は、データインターフェース部３４０や記憶部３２０からＣＰＵ３１０を介して転送された画像データを、回路装置１００が受け付け可能な形式に変換し、その変換された画像データを回路装置１００へ出力する。回路装置１００は、表示コントローラー３００から転送された画像データに基づいて表示パネル２００を駆動する。
【０１６０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また駆動部、制御部、極性設定部、駆動回路、回路装置、電気光学装置、電子機器の構成又は動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１６１】
１０…インターフェース部、２０…制御部、４０…データ線駆動部、
４２…階調電圧生成回路、５０…走査線駆動部、６０…駆動部、
７０…極性設定部、１００…回路装置、２００…表示パネル、
２１０…ガラス基板、２２０…画素アレイ、２３０…配線群、
２４０…配線群、２５０…フレキシブル基板、２６０…配線群、
３００…表示コントローラー、３１０…ＣＰＵ、３２０…記憶部、
３３０…ユーザーインターフェース部、
３４０…データインターフェース部、３５０…電気光学装置、
ＡＭＭ…負極性用アンプ回路、ＡＭＰ…正極性用アンプ回路、
ＤＡＭ…負極性用Ｄ／Ａ変換回路、ＤＡＰ…正極性用Ｄ／Ａ変換回路、
ＤＲ１…駆動回路、Ｇ１…走査線、ＧＣＭ…負極性用階調電圧生成回路、
ＧＣＰ…正極性用階調電圧生成回路、ＰＸ１１…画素、Ｓ１…データ線、
ＳＷＡ１，ＳＷＡ２…スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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