(57)【特許請求の範囲】
【請求項１】
パワー半導体素子のゲート側に接続され、前記パワー半導体素子のゲート抵抗を設定する少なくとも２つのトランジスタから成る並列回路と、
前記パワー半導体素子のゲート側及び前記並列回路に接続され前記パワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路と、
前記ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、
前記信号遅延回路から出力される出力信号に基づき前記並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備え、
前記ゲート電圧監視回路のオン、オフはキラー信号によって制御され、前記ゲート電圧監視回路の出力信号は前記キラー信号と前記パワー半導体素子に印加されるゲート電圧との論理積演算結果の信号であることを特徴とするパワー半導体駆動回路。
【請求項２】
前記並列回路の合成抵抗の切替えは、前記パワー半導体素子のターンオフ時に行われることを特徴とする請求項１に記載のパワー半導体駆動回路。
【請求項３】
前記監視電圧は前記パワー半導体素子のミラー電圧以下であることを特徴とする請求項２に記載のパワー半導体駆動回路。
【請求項４】
前記パワー半導体素子のターンオフ時の前記並列回路の合成抵抗は前記パワー半導体素子がオフしている時の前記並列回路の合成抵抗よりも大きいことを特徴とする請求項３に記載のパワー半導体駆動回路。
【請求項５】
前記並列回路の合成抵抗の切り換えは、前記信号遅延回路で設定された遅延時間が経過した後に行われることを特徴とする請求項４に記載のパワー半導体駆動回路。
【請求項６】
前記ゲート電圧監視回路は、シュミットトリガ、ヒステリシスコンパレータ、ウインドウコンパレータ、コンパレータ、及びインバータのいずれか１つまたはこれらの組み合わせで構成されることを特徴とする請求項５に記載のパワー半導体駆動回路。
【請求項７】
前記信号遅延回路は抵抗、キャパシタで形成された積分回路であることを特徴とする請求項１に記載のパワー半導体駆動回路。
【請求項８】
前記ゲートコントロール回路は所定の閾値電圧（Ｖｚ）が設定され、前記パワー半導体素子を駆動するゲートドライバに印加される駆動信号と前記信号遅延回路から出力される出力信号との論理積演算結果を出力することを特徴とする請求項５に記載のパワー半導体駆動回路。
【請求項９】
前記パワー半導体素子のゲート電圧のミラー期間が終わった時刻ｔ４から前記パワー半導体素子に流れる出力電流がほぼ０になる時刻ｔ６までの時間をτ１とし、前記監視電圧（Ｖｋ）が設定された時刻ｔ５から前記ゲートコントロール回路に設定された前記閾値電圧（Ｖｚ）が設定された時刻ｔ８までの時間をτ２としたとき、τ２＞τ１に設定されることを特徴とする請求項８に記載のパワー半導体駆動回路。
【請求項１０】
前記パワー半導体素子は電源端子側に接続される上側パワートランジスタと接地電位側に接続される下側パワートランジスタを備え、前記上側パワートランジスタと前記下側パワートランジスタとは相補的に動作し、前記上側パワートランジスタに前記監視電圧が設定された時刻ｔ５から前記ゲートコントロール回路に前記閾値電圧（Ｖｚ）までの時刻ｔ８までの時間をτ２とし、前記下側パワートランジスタのオン時に生じる前記上側トランジスタのゲート側の電圧が前記監視電圧（Ｖｋ）と一致した時刻をｔ１０としたとき、ｔ１０−ｔ５＞τ２であることを特徴とする請求項８に記載のパワー半導体駆動回路。
【請求項１１】
前記上側パワートランジスタのゲート電圧と前記監視電圧とが一致した時刻ｔ１６から前記上側パワートランジスタがターンオフを開始する時刻ｔ２０までの時間をτ３とし、前記上側パワートランジスタのゲート電圧と前記監視電圧（Ｖｋ）とが一致した時刻ｔ１６から、前記ゲートコントロール回路に設定された閾値（Ｖｚ）と前記信号遅延回路の出力信号のレベルが一致する時刻ｔ１８までの時間をτ４としたとき、τ３＞τ４に設定されることを特徴とする請求項１０に記載のパワー半導体駆動回路。
【請求項１２】
前記ゲートコントロール回路は第１トランジスタ、第２トランジスタ、論理積回路、及び第１ノード、第２ノード、第３ノードを備え、前記第１ノードには前記第１トランジスタのゲートと前記論理積回路の第１端が接続され、前記第２ノードには前記第１トランジスタのドレイン、前記第２トランジスタのドレイン、及び前記論理積回路の第２端が接続され、前記第３ノードには前記論理積回路の出力端と前記第２トランジスタのゲートが接続され、前記第１ノードには前記駆動信号が前記第２ノードには前記信号遅延回路の出力が接続されていることを特徴とする請求項８に記載のパワー半導体駆動回路。
【請求項１３】
パワー半導体素子のゲート側に接続され、前記パワー半導体素子のゲート抵抗を設定する少なくとも２つのトランジスタから成る並列回路と、
前記パワー半導体素子のゲート側及び前記並列回路に接続され前記パワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路と、
前記ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、
前記信号遅延回路から出力される出力信号に基づき前記並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備え、
前記ゲートコントロール回路は所定の閾値電圧（Ｖｚ）が設定され、前記パワー半導体素子を駆動するゲートドライバに印加される駆動信号と前記信号遅延回路から出力される出力信号との論理積演算結果を出力し、
前記パワー半導体素子のゲート電圧のミラー期間が終わった時刻ｔ４から前記パワー半導体素子に流れる出力電流がほぼ０になる時刻ｔ６までの時間をτ１とし、前記監視電圧（Ｖｋ）が設定された時刻ｔ５から前記ゲートコントロール回路に設定された前記閾値電圧（Ｖｚ）が設定された時刻ｔ８までの時間をτ２としたとき、τ２＞τ１に設定されることを特徴とするパワー半導体駆動回路。
【請求項１４】
パワー半導体素子のゲート側に接続され、前記パワー半導体素子のゲート抵抗を設定する少なくとも２つのトランジスタから成る並列回路と、
前記パワー半導体素子のゲート側及び前記並列回路に接続され前記パワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路と、
前記ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、
前記信号遅延回路から出力される出力信号に基づき前記並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備え、
前記ゲートコントロール回路は所定の閾値電圧（Ｖｚ）が設定され、前記パワー半導体素子を駆動するゲートドライバに印加される駆動信号と前記信号遅延回路から出力される出力信号との論理積演算結果を出力し、
前記パワー半導体素子は電源端子側に接続される上側パワートランジスタと接地電位側に接続される下側パワートランジスタを備え、前記上側パワートランジスタと前記下側パワートランジスタとは相補的に動作し、前記上側パワートランジスタに前記監視電圧が設定された時刻ｔ５から前記ゲートコントロール回路に前記閾値電圧（Ｖｚ）までの時刻ｔ８までの時間をτ２とし、前記下側パワートランジスタのオン時に生じる前記上側トランジスタのゲート側の電圧が前記監視電圧（Ｖｋ）と一致した時刻をｔ１０としたとき、ｔ１０−ｔ５＞τ２であることを特徴とするパワー半導体駆動回路。
【請求項１５】
前記上側パワートランジスタのゲート電圧と前記監視電圧とが一致した時刻ｔ１６から前記上側パワートランジスタがターンオフを開始する時刻ｔ２０までの時間をτ３とし、前記上側パワートランジスタのゲート電圧と前記監視電圧（Ｖｋ）とが一致した時刻ｔ１６から、前記ゲートコントロール回路に設定された閾値（Ｖｚ）と前記信号遅延回路の出力信号のレベルが一致する時刻ｔ１８までの時間をτ４としたとき、τ３＞τ４に設定されることを特徴とする請求項１４に記載のパワー半導体駆動回路。
【請求項１６】
パワー半導体素子のゲート側に接続され、前記パワー半導体素子のゲート抵抗を設定する少なくとも２つのトランジスタから成る並列回路と、
前記パワー半導体素子のゲート側及び前記並列回路に接続され前記パワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路と、
前記ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、
前記信号遅延回路から出力される出力信号に基づき前記並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備え、
前記ゲートコントロール回路は所定の閾値電圧（Ｖｚ）が設定され、前記パワー半導体素子を駆動するゲートドライバに印加される駆動信号と前記信号遅延回路から出力される出力信号との論理積演算結果を出力し、
前記ゲートコントロール回路は第１トランジスタ、第２トランジスタ、論理積回路、及び第１ノード、第２ノード、第３ノードを備え、前記第１ノードには前記第１トランジスタのゲートと前記論理積回路の第１端が接続され、前記第２ノードには前記第１トランジスタのドレイン、前記第２トランジスタのドレイン、及び前記論理積回路の第２端が接続され、前記第３ノードには前記論理積回路の出力端と前記第２トランジスタのゲートが接続され、前記第１ノードには前記駆動信号が前記第２ノードには前記信号遅延回路の出力が接続されていることを特徴とするパワー半導体駆動回路。
【請求項１７】
前記並列回路の合成抵抗の切替えは、前記パワー半導体素子のターンオフ時に行われることを特徴とする請求項１３〜１６のいずれか１項に記載のパワー半導体駆動回路。
【請求項１８】
前記監視電圧は前記パワー半導体素子のミラー電圧以下であることを特徴とする請求項１７に記載のパワー半導体駆動回路。
【請求項１９】
前記パワー半導体素子のターンオフ時の前記並列回路の合成抵抗は前記パワー半導体素子がオフしている時の前記並列回路の合成抵抗よりも大きいことを特徴とする請求項１８に記載のパワー半導体駆動回路。
【請求項２０】
前記並列回路の合成抵抗の切り換えは、前記信号遅延回路で設定された遅延時間が経過した後に行われることを特徴とする請求項１９に記載のパワー半導体駆動回路。
【請求項２１】
請求項１〜２０のいずれか１項に記載のパワー半導体駆動回路と前記パワー半導体駆動回路でそのゲートが駆動されるパワー半導体素子とを備えたことを特徴とするパワー半導体回路。
【請求項２２】
前記パワー半導体素子はＭＯＳトランジスタまたはＩＧＢＴであることを特徴とする請求項２１に記載のパワー半導体回路。
【請求項２３】
前記パワー半導体素子は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）のいずれか１つを材料とすることを特徴とする請求項２２に記載のパワー半導体回路。
【請求項２４】
前記パワー半導体素子は、さらにダイオードを備え、前記ダイオードは上記シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）のいずれか１つを材料とすることを特徴とする請求項２３に記載のパワー半導体回路。
【請求項２５】
請求項１０、１１、１４、１５のいずれか一項に記載のパワー半導体駆動回路と前記パワー半導体駆動回路でそのゲートが駆動されるパワー半導体素子とを備え、
前記下側パワートランジスタは、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）のいずれか１つを材料とすることを特徴とするパワー半導体回路。
【請求項２６】
請求項１０、１１、１４、１５のいずれか一項に記載のパワー半導体駆動回路と前記パワー半導体駆動回路でそのゲートが駆動されるパワー半導体素子とを備え、
前記上側パワートランジスタと前記下側パワートランジスタはそれぞれ別々の半導体基板上に作り込まれ、前記上側パワートランジスタのドレイン−ソース導電路と前記下側パワートランジスタのドレイン−ソース導電路は前記電源端子と前記接地電位との間に直列に結合されることを特徴とするパワー半導体回路。
【請求項２７】
請求項２２に記載のパワー半導体回路は、直流を交流に変換するインバータ、モータ駆動回路、スイッチング電源装置のいずれか１つに用いられていることを特徴とするパワー半導体回路。
【請求項２８】
請求項２１〜２７のいずれか１項のパワー半導体回路と少なくともブートストラップ回路を構成する少なくとも１つの電子素子を備えたことを特徴とするパワーモジュール回路装置。
【請求項２９】
前記パワーモジュール回路装置は、１つのデュアルインライン型パッケージに実装されることを特徴とする請求項２８に記載のパワーモジュール回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体駆動回路、及びそれを用いたパワー半導体回路、及びパワー半導体回路と他の回路装置とを1つの組立体に搭載したパワーモジュール回路装置に関する。
【背景技術】
【０００２】
パワー半導体素子としては、たとえば、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）や、パワーＭＯＳトランジスタ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）、あるいは、ＭＯＳＧＴＯ（MOS  Gate  Turn-off  Thyristor ）等が知られている。また、これらのパワー半導体素子と、そのパワー半導体素子のゲートを制御するパワー半導体駆動回路とを一体化したパワー半導体回路、及びこのパワー半導体回路と他の回路装置を１つの実装体に組み込んだインテリジェント・パワー・モジュール(ＩＰＭ：Intelligent  Power  Module ）（以下ＩＰＭ）も広く知られている。
【０００３】
図１１に従来のパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置を模式的に示す。図１１では、トランジスタＭ２とＭ３のドレインＤ同士が共通に接続され、この共通接続点はノードＨＯとトランジスタＰＴ１のゲートＧに接続される。トランジスタＭ２，Ｍ３のゲートＧ同士は共通に接続され、これらの共通ゲートＧには上側ドライバＵＤを介して上側入力信号ＨＩＮが印加される。トランジスタＭ２のソースＳには外部端子ＶＤを介して電源電圧ＶＢＢが印加される。電源電圧ＶＢＢは外部端子ＶＣに供給される電源電圧ＶＣＣとブートストラップ回路ＢＳで生成されたブースト電圧である。トランジスタＭ３のソースＳはノードＶＳに接続される。
【０００４】
トランジスタＰＴ１は上側パワートランジスタと称し、そのドレインＤには外部端子Ｐを介して電源電圧ＶＰＰが印加される。トランジスタＰＴ１のゲートＧはノードＨＯに接続される。トランジスタＰＴ１のソースＳはノードＶＳに接続される。トランジスタＰＴ１のソースＳとドレインＤとの間には、還流用のダイオード(符号なし)が接続される。
【０００５】
トランジスタＰＴ２は一般的に下側パワートランジスタと称され、上側パワートランジスタと称されるトランジスタＰＴ１とは別の半導体基板上に作り込まれている。トランジスタＰＴ１とトランジスタＰＴ２を接続する接続体はアルミニウムや銅などを材料としたワイヤーＬＷが使用されている。ワイヤーＬＷの第１端はノードＶＳに、その第２端は出力端子ＯＵＴ及びトランジスタＰＴ２のドレインＤにそれぞれ接続される。ワイヤーＬＷはインダクタンス成分ｌｗを有する。
【０００６】
トランジスタＰＴ２のドレインＤは、出力端子ＯＵＴに接続され、そのソースＳは外部端子Ｎを介して接地電位ＧＮＤに接続され、そのゲートＧには下側入力信号ＬＩＮが印加される。トランジスタＰＴ２のソースＳとドレインＤとの間には、トランジスタＰＴ１と同様に還流用のダイオード(符号なし)が接続されている。トランジスタＰＴ２はトランジスタＰＴ１と相補的にオン、オフする。したがって、トランジスタＰＴ２がオンであるときトランジスタＰＴ１はオフであり、トランジスタＰＴ２がオフであるときトランジスタＰＴ１はオンとなるように制御される。
【０００７】
外部端子ＶＣと外部端子ＯＵＴの間にブートストラップ用のキャパシタＣＢが接続される。外部端子ＯＵＴは外部負荷と接続される。外部負荷として、インダクタＬ１を示している。インダクタＬ１はインバータに用いるたとえば三相巻線、モータ巻線、及びスイッチングレギュレータに採用されるインダクタを端的に示したものである。
【０００８】
図１１に示した従来のパワー半導体駆動回路等ではトランジスタＰＴ１のスイッチング速度が速いとワイヤーＬＷが有するインダクタ成分ｌｗによって過渡電圧ΔＶが発生し、トランジスタＭ２，Ｍ３が劣化または破壊するという不具合が生じうる。また、トランジスタＰＴ２のスイッチング速度が速いと、トランジスタＰＴ１のゲート容量Ｃｒｓｓ及びＣｉｓｓが充電され、トランジスタＰＴ１のゲート電圧がその閾値電圧Ｖｔｈを超えてしまい、本来オフ状態に置かれるべきであるトランジスタＰＴ１がセルフターンオンしてしまい、トランジスタＰＴ１とトランジスタＰＴ２の間に貫通電流が流れ、トランジスタＰＴ１，ＰＴ２が劣化するという懸念が生じる。また、劣化に至らなくとも無駄な電力を消費してしまい、省電力化が実現できないという懸念が生じる。
【０００９】
上記問題の解決策として、特許文献１はターンオン時のゲート電圧がミラー電圧に到達した時、並列回路のスイッチング素子を切り換えて、電圧駆動型素子の駆動能力を低くするようにしている。
【００１０】
特許文献２はゲート電圧の変化を比較回路で検出し、それに応じてゲート抵抗を変化させる方法を開示する。
【００１１】
特許文献３はＥＭＩノイズの抑制と、スイッチング損失の抑制の両立を低コストで実現するパワーデバイス制御回路を提供するとしている。その１つの実施形態として、ゲート電圧がミラー電圧に到達するまでの時間と等しくなるように抵抗素子とキャパシタから成る時定数回路をタイマー回路として採用する技術的思想を示唆する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−６６９２９号公報
【特許文献２】特開２００４−２５３５８２号公報
【特許文献３】特開２０１３−１６８９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、特許文献１ではオン状態からオフ状態へのスイッチング動作に伴って発生するサージ、過渡電圧によるゲートドライバに耐圧破壊の危険性が依然として残る。
【００１４】
また、特許文献２は高電位側素子がオフからオンに切り替わる時またはオフからオンに切り替わる時を検出し、それを応じて予め定められた電圧値を設定するための比較的複雑なタイマー回路が必要とされる。
【００１５】
また、特許文献３は、ＥＭＩノイズを抑制するとしているが、パワー半導体駆動回路の耐圧破壊や、パワー半導体のスイッチング損失を抑制することは期待できない。
【００１６】
本発明は、上記の問題点に鑑み、高電圧大電流での高速スイッチング化に伴い、特にオン状態からオフ状態時すなわち、ターンオフ時にワイヤーが有するインダクタンス成分によって生じる誘起電圧、過渡電圧、跳ね上がり電圧等によってゲートドライバ耐圧破壊を防ぐとともに、パワートランジスタのセルフターンオンを抑止し、スイッチング損失を抑制することができるパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明にかかる一実施の態様のパワー半導体駆動回路は、パワー半導体素子のゲート側に接続され、パワー半導体素子のゲート抵抗を設定する少なくとも２つのトランジスタで構成した並列回路と、パワー半導体素子のゲート側及び並列回路に接続されパワー半導体素子のゲート電圧を監視するために所定の監視電圧が設定されたゲート電圧監視回路を備える。また、ゲート電圧監視回路からの出力信号を遅延させる信号遅延回路と、信号遅延回路側から出力される出力信号に基づき並列回路の合成抵抗の大きさを切り換えるゲートコントロール回路とを備えている。
【００１８】
また本発明にかかる別の実施の態様であるパワー半導体回路は、上記のパワー半導体駆動回路と、パワー半導体駆動回路で駆動されるパワー半導体素子を備える。パワー半導体素子は、ＭＯＳトランジスタ、ＩＧＢＴが用いられる。ＭＯＳトランジスタ、ＩＧＢＴはシリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）のいずれか１つを材料とする。
【００１９】
また本発明にかかる別の実施の態様であるパワーモジュール回路装置は、上記パワー半導体回路に加えて、少なくともブートストラップ回路を備えている。こうしたパワーモジュール回路装置は、１つのデュアルライン型パッケージに実装され小型化されている。
【発明の効果】
【００２０】
本発明によれば、高電圧大電流での高速スイッチング化に伴い、特にオン状態からオフ状態時の内部インダクタンスによるゲートドライバの劣化、耐圧破壊を防ぎ、且つオフからオン時のセルフターンオンをスイッチング損失の低減化が図れる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態を示す回路構成図である。
【図２】本発明の第２実施形態を示す回路構成図である。
【図３】図１、図２の正規動作時のタイムチャートである。
【図４】図１、図２が正規の動作から逸脱した時のタイムチャートである。
【図５】本発明の第３実施形態を示す回路構成図である。
【図６】第３実施形態のタイムチャートである。
【図７】図６の動作確認時のタイムチャートである。
【図８】図６に用いたゲートコントロール回路７の具体的な回路構成図である。
【図９】本発明にかかるパワー半導体モジュール回路装置の一例を示す回路構成図である。
【図１０】本発明と従来技術の駆動損失を比較した図である。
【図１１】従来のパワー半導体駆動回路の一部を示す回路構成図である。
【発明を実施するための形態】
【００２２】
（第１実施形態）
図１は本発明に係るパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置を示す。パワー半導体回路１０Ａはパワー半導体駆動回路１０を含み、パワーモジュール回路装置１００はパワー半導体回路１０Ａを含む。言い換えれば、パワー半導体駆動回路１０にトランジスタＰＴ１，ＰＴ２を加えた回路構成でパワー半導体回路１０Ａを構成する。また、パワー半導体回路１０Ａに少なくともブートストラップ回路ＢＳを加えた回路構成でパワーモジュール回路装置１００を構成している。パワーモジュール回路装置１００はＩＰＭと称することができる。なお、ブートストラップ回路ＢＳはダイオードＤＢ及びキャパシタＣＢの両方をパワーモジュール回路装置１００に内蔵せずに、たとえばダイオードＤＢのみの電子素子を内蔵し、キャパシタＣＢはパワーモジュール回路装置１００の外部に配置させることもできる。また、ブートストラップ回路ＢＳはダイオード、キャパシタだけではなく、抵抗、トランジスタ、スイッチング素子、電流源等の電子素子を用いて構成してもよい。
【００２３】
パワーモジュール回路装置、すなわちＩＰＭは一般的に半導体基板上に作り込まれた各種ＩＣとダイオード、抵抗、インダクタ、パワートランジスタ等の個別部品が１つの実装体に組み込まれた１つのＩＣと見ることができる。図１では、パワー半導体駆動回路１０は半導体基板上に作り込まれた１つまたは複数のＩＣで構成される。トランジスタＰＴ１，ＰＴ２は、パワー半導体駆動回路１０によって、そのゲートＧが制御される。トランジスタＰＴ１，ＰＴ２は、パワー半導体駆動回路１０とは別の半導体基板上に作り込まれた能動素子であり、また個別部品でもある。本発明の実施形態ではトランジスタＰＴ１とトランジスタＰＴ２はそれぞれ別々の半導体基板上に形成したが、両者を同一の半導体基板上に形成してもよい。ブートストラップ回路ＢＳに用いられるダイオード、キャパシタそれぞれは、パワー半導体駆動回路１０及びトランジスタＰＴ１，ＰＴ２とは別の基板上に作り込まれた受動素子であり、また個別部品でもある。
【００２４】
図１に示したパワーモジュール回路装置１００は、第１電源端子としての外部端子ＶＣ、第２電源端子としての外部端子Ｐ、出力端子としての外部端子ＯＵＴ、接地端子としての外部端子Ｎ等の外部端子を備える。また、上側ドライバＵＤを駆動するためにブーストした電圧を供給する外部端子ＶＢも備える。これらの外部端子のほかにも図示しないＭＣＵから供給される上側入力信号ＨＩＮや下側入力信号ＬＩＮが入力される外部端子も備えている。
【００２５】
パワーモジュール回路装置１００は、前に述べたようにＩＣと、その他個別部品とを組み合わせて１つの実装体で構成されているので、外見上は１つのＩＣとみなすことができる。パワーモジュール回路装置１００は、実装体の対向する２つの側辺に外部端子が配置された、いわゆるデュアルライン型パッケージ（ＤＩＰと称する）に組み込まれている。ＤＩＰに実装することでパワーモジュール回路装置１００の小型化が実現される。また、ＤＩＰに実装することにより、外部端子が配置されない側面側を配線領域として有効に利用することができる。
【００２６】
トランジスタＰＴ１，ＰＴ２には、パワー半導体素子として、たとえばパワーＭＯＳトランジスタ、ＩＧＢＴが採用される。たとえばパワーＭＯＳトランジスタが作り込まれる半導体基板は、シリコン（Ｓｉ）だけではなく、たとえばシリコンカーバイド（ＳｉＣ）やＧａＮ（ガリウムナイトライド）を用いることができる。
【００２７】
トランジスタＰＴ１とトランジスタＰＴ２はパワー半導体素子として用意されるが、その回路動作の役割は異なる。トランジスタＰＴ１は負荷として示したインダクタＬ１に負荷電流を供給する役割があり、トランジスタＰＴ２はトランジスタＰＴ１とは別の上側パワートランジスタからインダクタＬ１に供給される負荷電流を引き込む役割を担う。トランジスタＰＴ１及びＰＴ２は一般的にそれぞれ上側パワートランジスタ及び下側パワートランジスタと称されることは前に述べたが、「上側」なる意味合いは、トランジスタＰＴ１は電源端子側に、「下側」なる意味合いは接地端子側にそれぞれ接続されるからであり、回路構成図においても一般的に上側パワートランジスタは回路図を正視しての上側に、下側パワートランジスタは下側にそれぞれ配置されることが少なくない。
【００２８】
図１に示したトランジスタＰＴ１，ＰＴ２はいずれもが導電形式がＮＭＯＳトランジスタで構成される。トランジスタＰＴ１のドレインＤは第２電源端子としての外部端子Ｐに接続され、そのソースＳはトランジスタＰＴ２のドレインＤに接続され、これら共通接続点は出力端子ＯＵＴに接続される。トランジスタＰＴ２のソースＳは外部端子Ｎを介して接地電位ＧＮＤに接続される。なお、トランジスタＰＴ２のソースＳを直接、接地電位ＧＮＤに接続せずに電流検出抵抗を介して接地電位ＧＮＤに接続するようにしてもよい。トランジスタＰＴ２のゲートＧには下側ドライバＬＤを介して下側入力信号ＬＩＮが印加される。また、トランジスタＰＴ１，ＰＴ２の各ドレインＤとソースＳ間にはそれぞれ還流ダイオード（無符号）が形成される。一般的に還流ダイオードはトランジスタＰＴ１，ＰＴ２に寄生的に形成されるいわゆる寄生ダイオードを利用することができる。
【００２９】
トランジスタＰＴ１とＰＴ２は相補的に動作する。すなわち、トランジスタＰＴ１がオンの時トランジスタＰＴ２はオフであり、トランジスタＰＴ２がオンの時トランジスタＰＴ１はオフになるようにトランジスタＰＴ１とＰＴ２の各ゲートＧに印加される駆動信号の極性が設定される。なお、トランジスタＰＴ１とＰＴ２との間に貫通電流が流れ、両トランジスタが劣化または破壊しないように両トランジスタが同時にオフとなる、いわゆるデッドタイムが設定される。
【００３０】
トランジスタＰＴ１のソースＳとトランジスタＰＴ２のドレインＤは共通に接続され、その共通接続点は出力端子ＯＵＴに接続される。前に述べたが、本発明の一実施形態ではトランジスタＰＴ１のソースＳとトランジスタＰＴ２のドレインＤとはアルミニウムや銅などを材料としたワイヤーＬＷで接続される。ワイヤーＬＷはインダクタンス成分ｌｗを有する。出力端子ＯＵＴにはたとえば、直流を交流に変換するためのインバータや、たとえば三相モータの三相巻線、あるいはスイッチングレギュレータ等のインダクタＬ１が結合される。インダクタＬ１は広義的には外部負荷とみるべきである。
【００３１】
パワー半導体駆動回路１０Ａは、トランジスタＭ２，Ｍ３，Ｍ４、ゲート電圧監視回路５、信号遅延回路６、ゲートコントロール回路７等を集積化した１つのＩＣで構成される。
【００３２】
トランジスタＭ２はＰＭＯＳトランジスタであり、トランジスタＭ３及びトランジスタＭ４はＮＭＯＳトランジスタである。トランジスタＭ２とトランジスタＭ３はトランジスタＰＴ１を駆動するゲートドライバの役目を担う。トランジスタＭ３，Ｍ４はともにＮＭＯＳトランジスタで構成され、両トランジスタのドレインＤ−ソースＳの導電路は互いに並列に接続され、さらにトランジスタＰＴ１のゲートＧ−ソースＳの導電路とも並列に接続されている。トランジスタＭ３，Ｍ４を含む少なくとも２つのトランジスタで構成される並列回路はトランジスタＰＴ１がオフしている時のゲート抵抗を設定する。もちろん、ゲート抵抗値を調整するために、トランジスタＭ３及びＭ４の少なくとも一方側のソースＳ側またはドレインＤ側に抵抗を直列に接続してもかまわない。トランジスタＭ３がオンでトランジスタＭ４がオフの時の合成抵抗は、トランジスタＭ３のオン抵抗にほぼ等しい。トランジスタＭ３とトランジスタＭ４の両者が同時にオンしている時の合成抵抗は、トランジスタＭ３とトランジスタＭ４のオン抵抗の並列抵抗値となる、トランジスタＭ３，Ｍ４が同時にオンしている時の合成抵抗値は、トランジスタＭ３のみがオンした時のそれに比べて小さくなる。なお、トランジスタＰＴ１がオフしている時のゲート抵抗を切り替えるにはトランジスタＭ３，Ｍ４の並列回路だけではなく、抵抗素子とトランジスタとを並列あるいは直列に接続しておき、抵抗値を切り替えることもできる。
【００３３】
トランジスタＭ２のソースＳは第１電源端子としての外部端子ＶＣと接続される。トランジスタＭ２のドレインＤは、トランジスタＭ３のドレインＤと共通接続され、その共通接続点ＨＯはトランジスタＰＴ１のゲートＧに接続される。トランジスタＭ２のゲートＧはトランジスタＭ３のゲートＧと共通接続され、その共通接続点ＨＢはインバータＩＮＶ１の出力に接続され、インバータＩＮＶ１の入力には上側ドライバＵＤを介して上側入力信号ＨＩＮが入力される。上側入力信号ＨＩＮはトランジスタＰＴ１のゲートＧに印加される駆動信号となる。
【００３４】
トランジスタＰＴ１のオフ時のゲート抵抗はトランジスタＰＴ１，ＰＴ２のスイッチング特性消費電力、パワー半導体回路１０Ａ，パワーモジュール回路装置１００の消費電力、トランジスタＭ２，Ｍ３で構成されるゲートドライバの耐圧に大きく関与してくる。ゲート抵抗が小さければ、トランジスタＰＴ１のスイッチング特性は速くなり、消費電力も小さくなるが、トランジスタＭ２，Ｍ３の耐圧には不利となる。一方、ゲート抵抗が高くなると、トランジスタＰＴ１のスイッチング特性は遅くなり、消費電力は大きくなるが、トランジスタＭ２，Ｍ３の耐圧には有利に働くことになる。
【００３５】
ゲート電圧監視回路５は共通接続点ＨＯ、すなわちトランジスタＰＴ１のゲートＧ側に接続される。ゲート電圧監視回路５のオン、オフはゲート電圧監視回路５側に設定した所定の監視電圧Ｖｋに基づき実行される。ここで、監視電圧ＶｋはトランジスタＰＴ１のミラー期間に生じるミラー電圧Ｖｍ以下に設定される。監視電圧Ｖｋの設定は極めて重要な事項の１つである。なぜならば、監視電圧Ｖｋの大きさは、トランジスタＰＴ１のゲート抵抗の切替えタイミングを決めるからである。仮に監視電圧Ｖｋをミラー電圧Ｖｍ以上に設定すると、トランジスタＰＴ１のｄｉ／ｄｔ（電流の時間変化率）が大きくなり、ワイヤーＬＷが有するインダクタンス成分ｌｗ等によって生じる跳ね上がり電圧（誘起電圧、過渡電圧）がトランジスタＭ２，Ｍ３の耐圧を超えてしまうという不具合が生じうる。なお、ミラー電圧Ｖｍの大きさやミラー期間の長さはトランジスタＰＴ１，ＰＴ２に採用されるパワー半導体素子の種類、導電形式、トランジスタのサイズ等によって異なってくる。また、同じ導電形式であってある程度ばらつきが生じる。さらに周辺回路構成や実装状況、使用温度等の動作条件によりミラー電圧Ｖｍは変化するので、実施上ではある程度の余裕度をとる必要がある。
【００３６】
ゲート電圧監視回路５の出力信号Ｖ５は信号遅延回路６に入力される。信号遅延回路６は出力信号Ｖ５に含まれるノイズ成分によって後段の回路が本来の回路動作から逸脱しないために用意されている。また、信号遅延回路６は、信号伝達の遅延時間を決める機能も有し、トランジスタＰＴ１がオンからオフへ遷移する時、トランジスタＰＴ１のドレイン・ソース間に流れるドレイン・ソース電流ｉｄ（以下、出力電流ｉｄと称する）が０になった後、トランジスタＰＴ１のゲート抵抗値を変化することを保障する。
【００３７】
信号遅延回路６の出力信号Ｖ６及び上側入力信号ＨＩＮの反転信号ＨＩＮＢは各別にゲートコントロール回路７に入力される。ゲートコントロール回路７の出力信号Ｖ７はトランジスタＭ４のゲートＧに入力され、トランジスタＭ４をオン、オフさせる。たとえば出力信号Ｖ７がハイレベルＨ及びローレベルＬの時にトランジスタＭ４はそれぞれオン及びオフになる。
【００３８】
ゲートコントロール回路７は信号遅延回路６の回路動作を補完する作用も有する。すなわち、ノイズ成分をさらに抑圧、除去する働きを有する。ノイズ成分を抑圧、除去するためにゲートコントロール回路７には閾値電圧Ｖｚが設定される。出力信号Ｖ６が閾値電圧Ｖｚを下回ると出力信号Ｖ７はハイレベルＨとなり、トランジスタＭ４をオンさせトランジスタＰＴ１のオフ時のゲート抵抗を下げる。
【００３９】
第１実施形態ではゲート電圧監視回路５、信号遅延回路６、ゲートコントロール回路７、及びトランジスタＭ４を上側パワートランジスタであるトランジスタＰＴ１側に設けたが、併せて下側パワートランジスタであるトランジスタＰＴ２側に設けてもよい。
【００４０】
なお、本発明にかかるパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置は、直流を交流に変換するインバータ、各種モータの駆動回路、スイッチング電源装置などに適用することができる。
【００４１】
（第２実施形態）
図２は本発明にかかる第２実施形態を示す。図２は、上記した図１（第１実施形態）のゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７の内部回路を少し詳細に示したものである。図１と同じ箇所には同じ符号を付与し、説明を省略する。
【００４２】
図２に示したゲート電圧監視回路５はシュミットトリガＳＴ５から構成されていることを示している。ゲート電圧監視回路５は、シュミットトリガの外にはヒステリシスコンパレータ、ウインドウコンパレータ、コンパレータ、インバータの１つまたはこれらの少なくとも１つと論理和回路、論理積回路、反転回路、その他の論理回路等の組み合わせで構成することもできる。ゲート電圧監視回路５には上記のとおり監視電圧Ｖｋが設定され、その監視電圧ＶｋはトランジスタＰＴ１のミラー電圧Ｖｍ以下に設定する。
【００４３】
信号遅延回路６は抵抗Ｒ６３及びキャパシタＣ６４で構成する。前に述べたように、信号遅延回路６はゲート電圧監視回路５から出力された出力信号Ｖ５を遅延させ後段の回路部が誤動作しないように用意されている。また、信号遅延回路６は、トランジスタＰＴ１のスイッチング及びワイヤーＬＷのインダクタンス成分ｌｗによってそのゲートＧには誘起電圧、過渡電圧、跳ね上がり電圧などのノイズ成分が生じるために、それらのノイズ成分を抑圧、除去するためにも極めて有用であり、パワーモジュール回路装置１００の誤動作、劣化、破壊等の危険性を著しく低減する効果を有する。また、抵抗Ｒ６３の抵抗値とキャパシタＣ６４の容量値の組み合わせにより、信号伝達の遅延時間が決められるので、トランジスタＰＴ１がオンからオフへ遷移し、その後トランジスタＰＴ１の出力電流ｉｄが０になった後に、トランジスタＰＴ１がオフしている時のゲート抵抗を小さくなるように制御することを保障する。
【００４４】
ゲートコントロール回路７は論理積回路７３で構成している。論理積回路７３は信号遅延回路６の出力信号Ｖ６と上側入力信号ＨＩＮの反転信号ＨＩＮＢの論理積演算結果を出力する回路である。ゲートコントロール回路７により、上側入力信号ＨＩＮが遷移する時、トランジスタＭ３及びＭ４が同時に遷移して、トランジスタＭ２とＭ４が同時にオンするという不具合を防ぐことが出来る。なお、論理積回路７３の後段にシュミットトリガを設けることもできる。
【００４５】
図３は図１、図２に示した第１、第２実施形態にかかるタイムチャートである。図３は図1及び図２に共通に適用される。
【００４６】
図３（ａ）は上側入力信号ＨＩＮを示す。上側入力信号ＨＩＮは、上側ドライバＵＤ及びインバータＩＮＶ１を介してトランジスタＭ２，Ｍ３及びゲートコントロール回路７に印加される。
【００４７】
図３（ｂ）は下側入力信号ＬＩＮを示す。下側入力信号ＬＩＮは下側ドライバＬＤを介してトランジスタＰＴ２のゲートＧに印加される。下側入力信号ＬＩＮは、上側入力信号ＨＩＮがローレベルＬの時にたとえばハイレベルＨとなるように設定される。なお、下側入力信号ＬＩＮがローレベルＬの時に上側入力信号ＨＩＮもローレベルＬに設定された期間が存在する。すなわち、両者の入力信号が共にローレベルＬの期間を設けている。この期間がトランジスタＰＴ１及びＰＴ２が同時にオフとなるいわゆるデッドタイムである。
【００４８】
図３（ｃ）はトランジスタＰＴ１、すなわち上側パワートランジスタのゲートＧに生じるゲート電圧Ｖｈｏを示す。ゲート電圧Ｖｈｏのふるまいは、上側入力信号ＨＩＮに応動する。時刻ｔ１で上側入力信号ＨＩＮはターンオフする。すなわち、ハイレベルＨからローレベルＬに遷移するが、ゲート電圧Ｖｈｏのレベルは時刻ｔ１から少し遅れた時刻ｔ２から徐々に下がり始める。ゲート電圧Ｖｈｏのレベルはミラー期間と称される時刻ｔ３〜ｔ４でほぼ一定となる。ゲート電圧Ｖｈｏの大きさが一定になる電圧レベルが一般的にミラー電圧と称される。ミラー期間の時刻ｔ４を過ぎるとゲート電圧Ｖｈｏは、時刻ｔ５を経過すると閾値電圧Ｖｔｈとなる時刻ｔ６を経て出力時刻ｔ７でほぼ０Ｖとなる。なお、時刻ｔ５はゲート電圧Ｖｈｏがゲート電圧監視回路５に設定した監視電圧Ｖｋに達する時刻を示す。時刻ｔ６はゲート電圧ＶｈｏがトランジスタＰＴ１のゲート閾値電圧Ｖｔｈに達する時刻を示す。なお、時刻ｔ４−ｔ６までを時間τ１で示している。すなわち、時間τ１はトランジスタＰＴ１のゲート電圧Ｖｈｏが監視電圧Ｖｋに到達してからトランジスタＰＴ１のゲート閾値電圧Ｖｔｈに達するまでの比較的短い時間に相当する。時間τ１の期間ではトランジスタＰＴ１はまだオン状態に置かれてはいるがオフに入る直前の状態である。
【００４９】
ゲート電圧Ｖｈｏは、時刻ｔ７を過ぎると、時刻ｔ１０〜ｔ１１でスパイク状のノイズＶｎ１が生じている状態を示している。このスパイク状のノイズＶｎ１はゲート電圧Ｖｈｏに重畳されている状態を模式的に示したものであり、定常状態でのゲート電圧Ｖｈｏを示したものではない。ノイズ成分は、トランジスタＰＴ２がオンするタイミング、すなわち、図３（ｂ）に示した下側入力信号ＬＩＮがハイレベルＨとなる時刻ｔ９から少し遅れた時刻ｔ１０〜ｔ１１の間に生じる状態を模式的に示している。時刻ｔ９で下側入力信号ＬＩＮがローレベルＬからハイレベルＨに切り替わると、信号に遅延がない場合、トランジスタＰＴ２は時刻ｔ９と同時にオン状態に入るはずである。しかし実際にオンしたのは時刻ｔ９以降であり、トランジスタＰＴ２のオンによって、監視電圧Ｖｋを超えたノイズがトランジスタＰＴ１のゲートに生じた時刻がｔ１０〜ｔ１１であったことを示す。もし、信号の遅延時間を０とみなすと、時刻ｔ１０は時刻ｔ９と同じとなる。トランジスタＰＴ１のゲート電圧Ｖｈｏは時刻ｔ１１を過ぎると、上側入力信号ＨＩＮがローレベルＬからハイレベルＨに遷移するタイミング、すなわち、上側入力信号ＨＩＮがターンオンする時刻ｔ１３から少し遅れた時刻ｔ１４から徐々に上昇し。ゲート電圧ＶｈｏがトランジスタＰＴ１の出力電流ｉｄが再び流れ始める時刻ｔ１５、ゲート電圧Ｖｈｏがゲート電圧監視回路５に設定した監視電圧Ｖｋに達する時刻のｔ１６、を経過したのち、ミラー期間の始まる時刻ｔ１７まで上昇する。上側入力信号ＨＩＮが再びハイレベルＨからローレベルに遷移するタイミングをｔ１９とすると、時刻ｔ１９から少し遅れた時刻ｔ２０からゲート電圧Ｖｈｏが再び下がり始める。時刻ｔ１６から時刻ｔ２０までの時間をτ３で示す。
【００５０】
図３（ｄ）はトランジスタＰＴ１に流れる出力電流ｉｄを示す。出力電流ｉｄは、図３（ｃ）に示したゲート電圧Ｖｈｏに応動する。出力電流ｉｄは、トランジスタＰＴ１が深くオンしている期間、すなわちミラー期間の時刻ｔ４までは最大値を維持しているが、ゲート電圧Ｖｈｏが低下するに応動して減少していく。ゲート電圧ＶｈｏがトランジスタＰＴ１のゲート閾値電圧Ｖｔｈを下回ると、トランジスタＰＴ１はオフ状態に接近し最終的にはトランジスタＰＴ１のゲート電圧Ｖｈｏが０Ｖになる時刻ｔ７の近傍で出力電流ｉｄはほぼ０となる。
【００５１】
図３（ｅ）はゲート電圧監視回路５の出力信号Ｖ５を示す。出力信号Ｖ５は、ゲート電圧Ｖｈｏがゲート電圧監視回路５に設定された監視電圧Ｖｋよりも高い時にはハイレベルＨとなり、低い時にはローレベルＬとなる。したがって、時刻ｔ１〜ｔ５、ｔ１０〜ｔ１１、及びｔ１６〜ｔ２２の期間ではハイレベルＨとなり、時刻ｔ５〜ｔ１０、ｔ１１〜ｔ１６、及び時刻ｔ２２以降はローレベルＬとなる。なお、図３（ｅ）に示す期間Ｔ１はゲート電圧監視回路５が動作し始める時刻ｔ５からノイズ成分Ｖｎ２が生じる時刻ｔ１０までの時間、期間を表す。この期間は後述する信号遅延回路６を構成する積分回路が放電している期間でもある。
【００５２】
図３（ｆ）は信号遅延回路６からの出力信号Ｖ６を示す。出力信号Ｖ６は図３（ｅ）に示した出力信号Ｖ５の立下りタイミングすなわち時刻ｔ５から時刻ｔ１４に向かって緩やかに下降する。出力信号Ｖ６のレベルは信号遅延回路６を構成する積分回路の時定数に基づき、上側入力信号ＨＩＮがハイレベルＨに遷移するまでの間、緩やかに放電を続けるので低下していく。途中、ノイズＶｎ３により時刻ｔ１０〜ｔ１１では出力信号Ｖ６は若干上昇するが、ノイズＶｎ３のパルス幅は狭いので再び低下していく。
【００５３】
出力信号Ｖ６はゲートコントロール回路７に設定された閾値Ｖｚを超えた後も緩やかに下降する。時刻ｔ５から出力信号Ｖ６が閾値Ｖｚに達する時刻ｔ８までを時間τ２で示す。出力信号Ｖ６が閾値Ｖｚを下回ると、ゲートコントロール回路７はトランジスタＭ４をオンさせる出力信号７を出力する。
【００５４】
時間τ２は図３（ｃ）で説明した時間τ１よりも大きくなるように、すなわち、τ２＞τ１となるように信号遅延回路６の回路定数が決められている。こうした条件設定によって、トランジスタＭ４がオフからオンに遷移するタイミングをトランジスタＰＴ１の出力電流ｉｄが０になった後に行うことができる。すなわち、トランジスタＰＴ１のオフ時のゲート抵抗をハイレベルＨ（トランジスタＭ３のオン抵抗）からローレベルＬ（トランジスタＭ３，Ｍ４の並列オン抵抗）への切替えをトランジスタＰＴ１の出力電流ｉｄが０になった後に実行することができる。こうしたことはトランジスタＰＴ１のｄｉ／ｄｔ値を小さくできるので、ワイヤーＬＷのインダクタンス成分ｌｗ等によって生じる過渡電圧Δｖを小さく抑え、トランジスタＭ２，Ｍ３の耐圧劣化を抑止することができる。
【００５５】
図３（ｆ）に示した時間τ２と図３（ｃ）に示した時間τ１との大小関係は先に述べたとおりであるが、時間τ２と時間Ｔ１との間にはτ２＜Ｔ１なる条件を満たすようにも設定されている。時間Ｔ１は時刻ｔ５から時刻ｔ１０までの時間である。すなわち、Ｔ１＝ｔ１０−ｔ５として表すことができる。時刻ｔ１０はノイズ成分Ｖｎが発生すると仮定した時刻である。しかし、ノイズ成分Ｖｎ１〜Ｖｎ３は、図３（ｂ）に示した下側入力信号ＬＩＮがローレベルＬからハイレベルＨに遷移する時刻ｔ９〜ｔ１２の期間内に生じうる。したがって、ノイズ成分Ｖｎ１〜ｖｎ３が時刻ｔ９で発生した時でも信号遅延回路６はゲート電圧監視回路５から入力された出力信号Ｖ５に含まれているノイズ成分Ｖｎ１〜Ｖｎ３を十分に抑圧、減衰させ、信号遅延回路６から出力される出力信号Ｖ６に含まれるノイズ成分Ｖｎ３が閾値Ｖｚを下回るように信号遅延回路６の回路定数を設定しなければならない。こうした条件を満足させるならば、下側入力信号ＬＩＮによってトランジスタＰＴ２がオフからオンするときの、いわゆるターンオン時にトランジスタＰＴ２のｄＶ／ｄｔ（電圧の時間変化率）によってトランジスタＰＴ１のゲート電圧過度の上昇を抑えし、トランジスタＰＴ１がセルフターンオンするという不具合を排除することができる。出力信号Ｖ６は図３（ｅ）に示した出力信号Ｖ５の立上りタイミングすなわち時刻ｔ１６から時刻ｔ２２に向かって緩やかに上昇する。時刻ｔ１６から出力信号Ｖ６が閾値Ｖｚに達する時刻ｔ１８までの時間をτ４で示している。なお、出力信号Ｖ６のレベルが閾値Ｖｚと同じなる時刻は時刻ｔ１８ではなく、時刻ｔ１８よりも早い時刻ｔ１６〜ｔ１７の間でも構わない。
【００５６】
時間τ４は図３（ｅ）に示した時間τ３より小さくなるように、すなわち、τ３＞τ４となるように遅延回路６の回路定数が決められている。すなわち、トランジスタＰＴ１のゲート電圧Ｖｈｏと監視電圧Ｖｋとが一致した時刻ｔ１６からトランジスタＰＴ１がターンオフを開始する時刻ｔ２０までの時間をτ３とし、トランジスタＰＴ１のゲート電圧Ｖｈｏと監視電圧Ｖｋとが一致する時刻ｔ１６から、ゲートコントロール回路７に設定された閾値電圧Ｖｚと信号遅延回路６の出力信号Ｖ６のレベルが一致する時刻ｔ１８までの時間をτ４としたとき、τ３＞τ４になるように設定されている。こうした条件設定によって、トランジスタＰＴ１がオフに遷移する時、トランジスタＭ４がオフする、すなわち、トランジスタＰＴ１のゲート抵抗をハイレベルＨに維持することである。こうしたことは、前記のように、トランジスタＰＴ１のｄｉ／ｄｔ値を小さくできるので、ワイヤーＬＷのインダクタンス成分ｌｗ等によって生じる過渡電圧Δｖを小さく抑え、トランジスタＭ２，Ｍ３の耐圧劣化を抑止することができる。
【００５７】
図３（ｇ）は、トランジスタＭ３のオン、オフ状態を示すと共にトランジスタＭ３のゲート電圧も示している。トランジスタＭ３のゲート電圧は、上側入力信号ＨＩＮの極性が反転されたものにほぼ等しい。時刻ｔ１から少し遅れた時刻ｔ２でローレベルＬからハイレベルＨに遷移し、時刻ｔ１３から少し遅れた時刻ｔ１４でハイレベルＨからローレベルＬに遷移する。トランジスタＭ３は、時刻ｔ２〜ｔ１４の期間オンとなる。
【００５８】
図３（ｈ）は、ゲートコントロール回路７の出力信号Ｖ７を示す。出力信号Ｖ７はトランジスタＭ４のゲートＧに印加される。出力信号７はトランジスタＭ３のゲートＧに印加された電圧Ｖｈｂと信号遅延回路６から出力された出力信号Ｖ６とが論理積演算された演算結果である。出力信号Ｖ７は、時刻ｔ１〜ｔ８でローレベルＬを時刻ｔ８〜ｔ１４ではハイレベルＨをそれぞれ示し、時刻ｔ１４〜ｔ２５は再びローレベルＬを示す。出力信号Ｖ７がハイレベルＨの時トランジスタＭ４はオンし、ローレベルの時オフする。上側入力信号ＨＩＮがターンオンする時刻ｔ１３から少し遅れた時刻ｔ１４で、ゲートコントロール回路７を構成する論理積回路７３の第1端にはノードＨＢの信号が入力されため、信号遅延回路６の出力Ｖ６に関わらず、論理積回路７３がローレベルＬを出力する。すなわち、トランジスタＭ４とトランジスタＭ３がほぼ同じ時刻でターンオフすることが保障できるので、トランジスタＭ４とトランジスタＭ２の同時オンが避けられる。
【００５９】
図３（ｉ）は、トランジスタＰＴ１のゲート抵抗を示す。ここでゲート抵抗はトランジスタＰＴ１のゲートＧとソースＳとの間に介在される抵抗である。ゲート抵抗はトランジスタＭ３がオンでトランジスタＭ４がオフのときにはトランジスタＭ３のオン抵抗がゲート抵抗となるために相対的に高く（Ｈ）なり、トランジスタＭ３及びトランジスタＭ４が共にオンであるトランジスタＭ３及びＭ４の並列抵抗がゲート抵抗となるので相対的にトランジスタＰＴ１のゲート抵抗は低く（Ｌ）となる。トランジスタＰＴ１のゲート抵抗はトランジスタＰＴ２がオンである時ローレベルＬに維持される。なお、トランジスタＭ３及びＭ４が共にオフである期間ｘにおいては、トランジスタＭ２のみがオンとなりトランジスタＰＴ１のオフ時のゲート抵抗はハイインピーダンスとなる。
【００６０】
図４は本発明の第２実施形態（図２）で、信号遅延回路６の回路定数の設定が適切に行われなかった場合のタイムチャートを示す。
【００６１】
図４（ａ），（ｂ），（ｃ），（ｄ），（ｅ），及び（ｇ）は既に説明した図３（ａ），（ｂ），（ｃ），（ｄ），（ｅ），及び（ｇ）とそれぞれほぼ同じであるので説明は省略する。
【００６２】
図４（ｆ）は信号遅延回路６から出力される出力信号Ｖ６を示す。出力信号Ｖ６は信号遅延回路６の回路定数の設定が不適切であったためノイズ成分ｖｎ３がゲートコントロール回路７の閾値Ｖｚよりも依然としてレベルが高い状態に存在することを模式的に示している。また、遅延回路６の出力信号Ｖ６の電圧値がゲート電圧監視回路５の出力Ｖ５がハイレベルＨの時間ｔ１６からｔ２２まで徐々に上昇する。時刻ｔ２２では、信号遅延回路６の出力信号Ｖ６の昇圧がまだ終わらない場合、時刻ｔ２２から出力信号Ｖ６が閾値Ｖｚに達する時刻ｔ２５ａまでの遅延時間が短くなり、図４（ｃ）に示したようにトランジスタＰＴ１のｄｉ／ｄｔ（電流の時間変化率）値が大きくなる可能性がある。ｄｉ／ｄｔ値が大きくなることはトランジスタＭ２，Ｍ３の耐圧からみて避けたいところである。
【００６３】
図４（ｈ）はゲートコントロール回路７から出力される出力信号Ｖ７を示す。出力信号Ｖ７は本来時刻ｔ１０ａ〜ｔ１１ａの期間においてもハイレベルＨであるべきであるが図４（ｆ）に示したノイズ成分Ｖｎ３が閾値Ｖｚよりも高いために時刻ｔ１０ａ〜ｔ１１ａの期間ローレベルＬになった状態を示す。
【００６４】
図４（ｉ）はトランジスタＰＴ１のゲート抵抗の大きさを模式的に示す。ゲート抵抗はゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７が正規に動いている時は時刻１０ａ〜１１ａの期間でもローレベルＬであるはずである。しかし、信号遅延回路６の回路定数の設定が不適切であるため、時刻１０ａ〜１１ａの期間、トランジスタＭ４はオフに置かれる。このため、トランジスタＰＴ１のゲート抵抗の切替えが実行されなかった状態を示す。
【００６５】
以上、本発明に採用したゲート電圧監視回路５、信号遅延回路６、ゲートコントロール回路７、及びトランジスタＭ４を採用した回路構成によって、トランジスタＰＴ１のオフ時のゲート抵抗を切り替え、電力損失の低減化及びゲートドライバ、すなわちトランジスタＭ２，Ｍ３の耐圧を保障するのに好適である。しかし、上記したように、特に信号遅延回路６の回路定数の設定が不適切の場合には本来の効果は低減するので留意しなければならない。
【００６６】
（第３実施形態）
図５は本発明にかかる第３実施形態を示す。図５は、上記した図２（第２実施形態）で示す構成において、ゲート電圧監視回路５、及びゲートコントロール回路７をさらに詳細に示したものである。なお、図１及び図２と同じ箇所には同じ符号を付与し、説明を省略する。
【００６７】
本発明にかかる第３実施形態においても、ゲート電圧監視回路５には監視電圧Ｖｋが設定され、その監視電圧Ｖｋは上記のとおりトランジスタＰＴ１のミラー電圧Ｖｍ以下に設定される。ゲート電圧監視回路５はトランジスタＰＴ１のゲートＧ及び外部端子ＫＩＬＬにそれぞれに接続され、トランジスタＰＴ１のゲートＧからのゲート電圧Ｖｈｏと外部端子ＫＩＬＬに印加されるキラー信号Ｋｉとの論理積演算結果を出力信号Ｖ５として出力する。出力信号Ｖ５は信号遅延回路６に入力される。
【００６８】
ゲート電圧監視回路５は、インバータＩＮＶ５１，ＩＮＶ５２及び否定論理積回路ＮＡ５３を備える。インバータＩＮＶ５１の入力はトランジスタＰＴ１のゲートＧ、すなわち、ノードＨＯに接続され、インバータＩＮＶ５１の出力は否定論理積回路ＮＡの第１端に接続される。インバータＩＮＶ５１はたとえばＣＭＯＳインバータで構成され、インバータＩＮＶ５１のスイッチング特性に基づき監視電圧Ｖｋが設定されている。トランジスタＰＴ１のゲート電圧ＶｈｏがインバータＩＮＶ５１を介して否定論理積回路ＮＡの第１端に印加される。インバータＩＮＶ５２の入力は外部端子ＫＩＬＬに接続される。外部端子ＫＩＬＬにはキラー信号Ｋｉが印加される。キラー信号ＫｉはハイレベルＨまたはローレベルＬに設定される。本発明の一実施形態ではキラー信号ＫｉがローレベルＬのときにゲート電圧監視回路５は正規に働き、ゲート電圧監視回路５の後段に結合される信号遅延回路６及びゲートコントロール回路７も正規に働く。キラー信号ＫｉがハイレベルＨに設定されると、ゲート電圧監視回路５の回路動作は遮断、停止する。この時には後段の信号遅延回路６及びゲートコントロール回路７も遮断、停止される。
【００６９】
ゲート電圧監視回路５、信号遅延回路６及びゲートコントロール回路７の回路動作の効果は、キラー信号ＫｉをローレベルＬ及びハイレベルＨに設定した時の出力端子として用意した外部端子ＯＵＴの出力信号波形、出力電流波形を比較すれば判定することができる。
【００７０】
図５に示した信号遅延回路６は第２実施形態（図２）と同じ抵抗Ｒ６３及びキャパシタＣ６４で構成している。抵抗Ｒ６３及びキャパシタＣ６４は積分回路、すなわちローパスフィルタで構成される。こうしたローパスフィルタは１段だけではなく複数段で構成してもかまわない。信号遅延回路６は出力信号Ｖ５に含まれるノイズ成分Ｖｎ１，Ｖｎ２を抑圧、除去するための効果を果たす。
【００７１】
ゲートコントロール回路７は第２実施形態（図２）と異なり、ＮＭＯＳトランジスタＭ７１、ＰＭＯＳトランジスタＭ７２、論理積回路７３、及びインバータＩＮＶ７４で構成される。
【００７２】
ゲートコントロール回路７においては、トランジスタＭ７１とＭ７２とがノードＮ７を介して直列に接続される。トランジスタＭ７２のゲートＧはノードＨＢ及び論理積回路７３の第１端に接続される。トランジスタＭ７２のドレインＤは論理積回路７３の第２端及びトランジスタＭ７１のドレインＤに接続されると共に、ノードＮ７に接続される。ノードＮ７にはインバータＩＮＶ７４の入力が接続され、インバータＩＮＶ７４の出力は、トランジスタＰＴ１のゲート抵抗を切り替えるために用意したトランジスタＭ４のゲートに接続される。インバータＩＮＶ７４はたとえばＣＭＯＳインバータで構成され、該ＣＭＯＳインバータのスイッチング特性に基づき、閾値電圧Ｖｚが設定されている。論理積回路７３の出力はトランジスタＭ７１のゲートＧに接続される。ノードＮ７は信号遅延回路６の出力、すなわち、抵抗６３とキャパシタＣ６４との共通接続点に接続される。トランジスタＭ７２とトランジスタＭ７１とはブート端子としての外部端子ＶＢと出力端子としての外部端子ＯＵＴとの間に直列に接続されたＣＭＯＳインバータであり、ノードＮ７は該ＣＭＯＳインバータの出力端とみることができる。したがって、出力信号Ｖ６が出力される信号遅延回路６の出力信号は該ＣＭＯＳインバータの出力と信号遅延回路６の出力が加算されたものとなる。言い換えれば出力信号Ｖ６は該ＣＭＯＳインバータによって制御される。
【００７３】
図６は第３実施形態のタイムチャート図である。図６は図３と類似しているが、実質的には第１に図６（ｆ）の電圧波形が図３（ｆ）とは相違すること。第２に図６（ｇ）にトランジスタＭ７１のオン、オフ状態を示したこと。第３に図６（ｈ）にトランジスタＭ７２のオン、オフ状態を示していることである。なお、図６は図５に示したキラー端子としての外部端子ＫＩＬＬをローレベルＬに設定し、ゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７を正規の状態で動作させたときのものである。
【００７４】
図６の大部分は既に述べた図３と同じであるので同じ箇所についての説明は省略する。ここでは図６（ｆ），（ｇ）及び（ｈ）について説明する。
【００７５】
図６（ｆ）はノイズフィルタ６から出力される出力信号Ｖ６を示す。出力信号Ｖ６は時刻ｔ８で急峻にローレベルＬとなり、このローレベルＬは時刻ｔ１４まで続く。こうした特性は図３（ｆ）に示した時刻ｔ８〜ｔ１４での特性とは大きく異なる。これは、時刻ｔ８〜ｔ１４の間の特性は、図５に示したトランジスタＭ７１とトランジスタＭ７２で構成したＣＭＯＳインバータの特性で決定されてからである。前述の通り、時刻ｔ８で遅延回路６の出力Ｖ６がゲートコントロール回路７の閾値Ｖｚに達し、論理積回路７３の出力信号のハイレベルＨがトランジスタＭ７１のゲートＧに印加し、トランジスタＭ７１がオンになる。その時、遅延回路６のキャパシタＣ６４がショットになり、遅延回路６の出力信号Ｖ６が急峻にローレベルＬとなる。すなわち、ｔ８時刻で前記ＣＭＯＳインバータを用いて、トランジスタＰＴ１のオフ時のゲート抵抗の切り替えを遅延回路６の特性と切り離して行うようにしている。
【００７６】
上側入力信号ＨＩＮがターンオンする時刻ｔ１３から少し遅れた時刻ｔ１４では、前記ＣＭＯＳインバータのトランジスタＭ７２がオン、トランジスタＭ７１がオフの状態になるため、トランジスタＭ７１両端の電位差が直接キャパシタＣ６４両端にかけられる。キャパシタＣ６４が迅速に充電され、遅延回路６の出力電位Ｖ６が急峻にハイレベルＨになるので、前記τ３＞τ４の条件が不要となる。
【００７７】
図６（ｇ）はトランジスタＭ７１のオン、オフ状態を示す。トランジスタＭ７１のオン期間は時刻ｔ８〜ｔ１４となる。出力信号Ｖ６のローレベルＬの期間とトランジスタＭ７１のオン期間はほぼ同じである。
【００７８】
図６（ｈ）はトランジスタＭ７２のオン、オフ状態を示す。トランジスタＭ７２のオン、オフは上側入力信号ＨＩＮのハイレベルＨ及びローレベルＬに応動する。すなわち、上側入力信号ＨＩＮがハイレベルＨの時、トランジスタＭ７２はオンであり、上側入力信号ＨＩＮがローレベルＬの時オフとなる。
【００７９】
図７は図５に示した第３実施形態において、外部端子ＫＩＬＬをハイレベルＨに設定し、ゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７の動作を遮断、停止させてトランジスタＭ４をオフにしてトランジスタＰＴ１のゲート抵抗の大きさの違いによる効果の程度を確認する時のタイムチャートを示す。
【００８０】
図７（ａ）は上側入力信号ＨＩＮを示す。上側入力信号ＨＩＮは時刻ｔ１でハイレベルＨからローレベルＬに遷移する状態を示している。
【００８１】
図７（ｂ）は外部端子ＫＩＬＬに印加するキラー信号Ｋｉを示す。キラー信号Ｋｉは時刻ｔ１よりも早い時刻ｔ０でローレベルＬからハイレベルＨに遷移するように設定されている。本発明の一実施の形態ではキラー信号ＫｉがローレベルＬのときには本発明にかかるトランジスタＰＴ１のゲート抵抗の大きさを確認するチェック機能は遮断され、キラー信号ＫｉがハイレベルＨのときにチェック機能が実行される。このため、チェック機能を実行するときには、キラー信号Ｋｉの切替えが他の信号、電圧の切替わりよりも優先させている。もしキラー信号ＫｉのローレベルＬからハイレベルＨの切替えが時刻ｔ１よりも遅くなると本発明の十分な効果は期待できないことになる。
【００８２】
キラー信号Ｋｉが時刻ｔ０でレベルがローレベルＬからハイレベルＨに切替えられると、時刻ｔ１以降、ゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７は正規の動作状態から切り離され遮断、停止する。
【００８３】
図７（ｃ）はトランジスタＭ２のオン、オフ状態を示す。トランジスタＭ２は図７（ａ）に示した上側入力信号ＨＩＮに応動する。上側入力信号ＨＩＮがハイレベルＨ及びローレベルＬであるとき、トランジスタＭ２はそれぞれオン及びオフとなる。
【００８４】
図７（ｄ）はトランジスタＭ３のオン、オフ状態を示す。トランジスタＭ３は図７（ａ）に示した上側入力信号ＨＩＮに応動する。上側入力信号ＨＩＮがハイレベルＨ及びローレベルＬであるとき、トランジスタＭ３はそれぞれオフ及びオンとなる。トランジスタＭ３のオン、オフ状態は図７（ｃ）に示したトランジスタＭ２のそれとは回路構成上及びトランジスタの導電形式の違いから相補的な関係に置かれる。したがって、トランジスタＭ２がオフのとき、トランジスタＭ３はオンであり、トランジスタＭ２がオンのとき、トランジスタＭ３はオフとなる。
【００８５】
図７（ｅ）はトランジスタＰＴ１のゲート電圧Ｖｈｏ、すなわちノードＨＯの電圧を示す。ゲート電圧Ｖｈｏは、図７（ｂ）に示したキラー信号Ｋｉの影響を受けずにトランジスタＭ２のオン、オフに応動する。すでに説明した図３及び図６にも示したようにゲート電圧Ｖｈｏは、時刻ｔ２から時刻ｔ３に向かって徐々に下降し、時刻ｔ３〜ｔ４のミラー期間でほぼ一定のミラー電圧Ｖｍに維持され、ミラー期間を過ぎると時刻ｔ７に向かってさらに下降し始める。
【００８６】
図７（ｆ）はゲート電圧監視回路５の出力信号Ｖ５を示す。ゲート電圧監視回路５は、キラー信号Ｋｉに回路動作が時刻ｔ０以降は遮断、停止されているのでローレベルＬとなる。なお、時刻ｔ０以前はキラー信号ＫｉがローレベルＬであり、ゲート電圧監視回路５は正規の動作状態に置かれるが、トランジスタＰＴ１，ＰＴ２が共にオフであるデッドタイム期間であるのでローレベルＬとなる。
【００８７】
図７（ｇ）は信号遅延回路６の出力信号Ｖ６を示す。信号遅延回路６には前段のゲート電圧監視回路５からの信号が存在しないため出力信号Ｖ５と同様にローレベルＬとなる。
【００８８】
図７（ｈ）はゲートコントロール７の出力信号Ｖ７を示す。出力信号Ｖ７はトランジスタＭ４のゲートＧに印加される信号でもある。出力信号Ｖ７は信号遅延回路６から出力される出力信号Ｖ６に基づき生成されるものであるから出力信号Ｖ６と同様にローレベルＬとなる。この時、トランジスタＭ４はオフ状態に置かれる。
【００８９】
図７（ｉ）はゲートコントロール回路７を構成するトランジスタＭ７１のオン、オフ状態を示す。トランジスタＭ７１のオン、オフは論理積回路７３の出力信号で行われる。トランジスタＭ７１はＮＭＯＳトランジスタであるので、トランジスタＭ７１のオン、オフはそのゲートＧに印加されるゲート電圧に対応する。すなわち、トランジスタＭ７１のゲート電圧がハイレベルＨのときトランジスタＭ７１はオンとなり、ローレベルＬのときトランジスタＭ７１はオフとなる。
【００９０】
図７（ｊ）はトランジスタＭ７２のオン、オフ状態を示す。トランジスタＭ７２のゲートＧには上側入力信号ＨＩＮの反転信号ＨＩＮＢが印加される。このため、トランジスタＭ７２のオン、オフ状態は図７（ａ）に示した上側入力信号ＨＩＮに応動する。すなわち、上側入力信号ＨＩＮがハイレベルＨ及びローレベルＬのとき、トランジスタＭ７２はそれぞれオン及びオフとなる。
【００９１】
図７（ｋ）はトランジスタＰＴ１のゲート抵抗がハイレベルＨであるかローレベルＬであるかを示す。トランジスタＭ３がオンであり、トランジスタＭ４がオフであるときにトランジスタＰＴ１のゲート抵抗は、トランジスタＭ３のオン抵抗にほぼ等しくなり、イレベルＨとなる。トランジスタＭ３，Ｍ４が共にオンであるときトランジスタＰＴ１のゲート抵抗はローレベルＬとなる。しかし、図７はキラー信号Ｋｉによって、ゲート電圧監視回路５、信号遅延回路６、及びゲートコントロール回路７の回路動作が遮断、停止された時を示しているのでトランジスタＰＴ１のゲート抵抗がローレベルＬに固定される期間は存在しない。なお、斜線で示した期間ｘは、トランジスタＰＴ１，ＰＴ２のデッドタイム及びキラー信号Ｋｉが印加される期間であるのでトランジスタＰＴ１のオフ時のゲート抵抗はハイインピーダンスとなる。
【００９２】
図８は第３実施形態（図５）に用いたゲートコントロール回路７の変形例を示す。図８に示したゲートコントロール回路７が図５に示したそれと大きく相違するのは、ノードＮ７とインバータ７４の入力端との間にシュミットトリガＳＨを接続したことである。
【００９３】
シュミットトリガは、一般的に入力信号に対して閾値を２つ有し、入力信号に含まれるノイズ成分によって起こる誤動作を排除するものとして広く使用されている。図８に示したシュミットトリガＳＨは、トランジスタＭ７０１，Ｍ７０２，Ｍ７０３，Ｍ７０４，Ｍ７０５及びＭ７０６で構成される。トランジスタＭ７０１，Ｍ７０５は導電形式がＰＭＯＳからなり、トランジスタＭ７０２，Ｍ７０３，Ｍ７０４及びＭ７０６は導電形式がＮＭＯＳである。
【００９４】
トランジスタＭ７０１のソースＳは電源端子ＶＣに接続される。トランジスタＭ７０１及びトランジスタＭ７０２のドレインＤ同士は共通接続され、その共通接続点はノードＮ７１で示される。トランジスタＭ７０１，Ｍ７０２のゲートＧ同士は共通接続され、その共通ゲートはノードＮ７に接続される。ノードＮ７には信号遅延回路６から出力された出力信号Ｖ６が印加される。トランジスタＭ７０２のソースＳはトランジスタＭ７０３のドレインＤに接続される。トランジスタＭ７０３のドレインＤとトランジスタＭ７０２のソースＳとの共通接続点はノードＮ７２で示される。トランジスタＭ７０３のソースＳは接地電位ＧＮＤに接続され、そのゲートＧはトランジスタＭ７０２のゲートＧと共通接続される。
【００９５】
トランジスタＭ７０１，Ｍ７０２のドレインＤ同士が共通接続されたノードＮ７１にはトランジスタＭ７０５，Ｍ７０６のゲートＧが共通に接続される。トランジスタＭ７０５のソースＳは第１電源端子としての外部端子ＶＣに接続され、そのドレインＤはトランジスタＭ７０６のドレインＤに接続される。トランジスタＭ７０５，Ｍ７０６のドレインＤ同士の共通接続点はノードＮ７３で示す。トランジスタＭ７０６のソースＳは接地電位ＧＮＤに接続される。トランジスタＭ７０５とトランジスタＭ７０６とでＣＭＯＳインバータを構成している。
【００９６】
ノードＮ７３にはトランジスタＭ７０４のゲートＧが接続される。トランジスタＭ７０１，Ｍ７０２，Ｍ７０３及びＭ７０４のそれぞれのオン抵抗に基づきシュミットトリガＳＨの２つの閾値が設定されている。トランジスタＭ７０１，Ｍ７０２，Ｍ７０３及びＭ７０４のそれぞれのオン抵抗は、それぞれのトランジスタのチャネル幅、チャネル長を適宜設定されることで決定することができる。
【００９７】
また、ノードＮ７３にはインバータＩＮＶ７４の入力が接続され、インバータＩＮＶ７４の出力はゲートコントロール回路７の出力信号Ｖ７としてトランジスタＭ４のゲートＧに印加される。
【００９８】
なお、図８に示したシュミットトリガＳＨはゲートコントロール回路７に採用したが、これと同様のものをゲート電圧監視回路５に用いることもできる。
【００９９】
図９は、本発明及び従来技術に適用されるパワーモジュール回路装置（ＩＰＭ）１００Ａを示す回路図である。パワーモジュール回路装置１００Ａは上側ドライバ２０を含む。なお、上側ドライバ２０は図１、図２、図５に示した本発明にかかるパワー半導体駆動回路１０を含む。さらに、パワーモジュール回路装置１００ＡはＲＳフリップフロップ回路２１、減電圧保護回路２２、抵抗２３，２４、ＮＭＯＳトランジスタ２５，２６、パルス発生回路２７、レベルシフタ２８、ブート電流制御回路２９、シュミットトリガ３０、下側ドライバ３１、論理制御回路３２、信号遅延回路３３、レベルシフタ３４、シュミットトリガ３５、ＮＭＯＳトランジスタ３６、異常信号生成回路３７、熱保護回路３８、減電圧保護回路３９、コンパレータ４０、標準電圧生成回路４１を含む。なお、図９に示したパワーモジュール回路にはキラー信号Ｋｉを印加する外部端子ＫＩＬＬは示していない。
【０１００】
図９に示すパワーモジュール回路装置１００Ａは、さらにキャパシタＣＢ及びダイオードＤＢを含む。キャパシタＣＢ及びダイオードＤＢによってブートストラップ回路を構成する。キャパシタＣＢとダイオードＤＢとの共通接続点に生じたブート電圧ＶＢＢは外部端子ＶＢを介して上側ドライバ２０等を駆動するための電源電圧として利用される。なお、パワーモジュール回路装置１００ＡはＤＩＰに実装されている。
【０１０１】
図１０は図５に示した本発明にかかるパワー半導体駆動回路１０と、図１１に示した従来のパワー半導体駆動回路１０を図９に示したパワーモジュール回路装置１００Ａ（ＩＰＭ）に用いたときの駆動損失を比較した結果である。ここで、駆動損失とは、入力電力から出力電力を引いた電力を指す。たとえば、入力電力が１［Ｗ］である場合、出力電力が０．９［Ｗ］であった場合の駆動損失は１−０．９＝０．１［Ｗ］となる。図１０で横軸は、従来と本発明を対比させ、トランジスタＰＴ１に流れる出力電流ｉｄの実効値（ｒｍｓ）がそれぞれ１［Ａ］、２［Ａ］及び４［Ａ］の時の従来と本発明をそれぞれ示す。縦軸は駆動損失を正規化した数値で表している。ここでは、従来の駆動損失を１．００とした時の本発明での駆動損失を数値で示している。駆動損失の数値が小さい程、入力電力に対する出力電力が大きいことを示す。すなわち電力効率が高いことを表す。駆動損失は電源電圧や出力電流、駆動信号の周波数、制御方式などで異なってくる。今回の比較では、第２電源端子である外部端子Ｐの電圧ＶＰＰは４００Ｖ、第１電源端子としての外部端子ＶＣの電圧ＶＣＣは１５Ｖ、周波数は５ｋＨｚ、ＰＷＭの３位相変調方式としている。
【０１０２】
出力電流ｉｄの実効値が１［Ａｒｍｓ］、２［Ａｒｍｓ］、及び４［Ａｒｍｓ］の時のそれぞれの本発明での駆動損失は、それぞれ０．７０、０．７４、及び０．７９であった。出力電流ｉｄが増加するにつれ、駆動損失の比率は大きくなり、駆動損失の低減効果は少し低下するがが、それでも本発明では従来のものに比べて２０％以上の電力消費を低減できることがわかった。
【０１０３】
本発明の構成は、上記実施の形態のほか、発明の主旨を逸脱しない範囲で様々の変更を加えることが可能である。即ち、上記実施の形態は、全ての点で例示であって、制限的なものでないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０４】
以上説明したように、本発明のパワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置は、高電圧大電流での高速スイッチング化に伴い、特にオン状態からオフ状態時のインダクタンス成分によるゲートドライバ耐圧破壊を防ぎ、且つパワー半導体素子のオン、オフ時でのセルフターンオンを防ぎ、スイッチング損失の増加を抑止することができるので、その産業上の利用可能性は極めて高い。
【符号の説明】
【０１０５】
５  ゲート電圧監視回路
６  信号遅延回路
７  ゲートコントロール回路
１０  パワー半導体駆動回路
１０Ａ  パワー半導体回路
２０  上側ドライバ
２１  ＲＳフリップフロップ回路
２２  減電圧保護回路
２３，２４  抵抗
２５，２６  ＮＭＯＳトランジスタ
２７  パルス発生回路
２８  レベルシフタ
２９  ブート電流制御回路
３０  シュミットトリガ
３１  下側ドライバ
３２  論理制御回路
３３  遅延回路
３４  レベルシフタ
３５  シュミットトリガ
３６  ＮＭＯＳトランジスタ
３７  異常信号生成回路
３８  熱保護回路
３９  減電圧保護回路
４０  コンパレータ
４１  標準電圧生成回路
７３  論理積回路
１００  パワーモジュール回路装置
ＢＳ  ブートストラップ回路
Ｃ６４  キャパシタ（積分回路）
ＣＢ  キャパシタ（ブートストラップキャパシタ）
ＤＢ  ダイオード（ブートストラップダイオード）
ＧＮＤ  接地電位
ＨＯ  ノード
ＨＢ  ノード
ＨＩＮ  上側入力信号（駆動信号）
ｉｄ  出力電流（トランジスタＰＴ１のソース・ドレイン間電流）
ＩＮＶ１，ＩＮＶ５１，ＩＮＶ５２，ＩＮＶ７４，ＩＮＶ７３２，ＩＮＶ７３３  インバータ
ＫＩＬＬ  外部端子（キラー端子）
Ｋｉ  キラー信号
Ｌ１  インダクタ
ＬＤ  下側ドライバ
ＬＩＮ  下側入力信号（駆動信号）
ＬＷ  ワイヤー
ｌｗ  ワイヤーのインダクタンス成分
Ｍ２,Ｍ３,Ｍ４  トランジスタ
Ｍ７１,Ｍ７２  トランジスタ
Ｍ７０１〜Ｍ７０６  トランジスタ
Ｎ  外部端子（接地端子）
Ｎ７  ノード
Ｎ７１，Ｎ７２，Ｎ７３  ノード
ＮＡ５３，ＮＡ７３１  否定論理積回路
ＯＵＴ  外部端子（出力端子）
Ｐ  外部端子（パワー電源端子）
ＰＴ１  トランジスタ（上側パワートランジスタ）
ＰＴ２  トランジスタ（下側パワートランジスタ）
Ｒ６３  抵抗（積分回路）
ＳＴ５  シュミットトリガ
ＳＨ  シュミットトリガ
ＵＤ  上側ドライバ
Ｖ５，Ｖ６，Ｖ７  出力信号
ＶＢ、ＶＣ  外部端子
ＶＣＣ  駆動電源
ＶＰＰ  パワー電源
Ｖｋ  監視電圧
Ｖｚ  閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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