(57)【特許請求の範囲】
【請求項１】
スイッチング素子であって、
上面にトレンチが設けられている半導体基板と、
前記トレンチの内面を覆っているゲート絶縁層と、
前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極、
を有しており、
前記半導体基板が、
前記ゲート絶縁層に接している第１導電型の第１半導体領域と、
前記第１半導体領域の下側で前記ゲート絶縁層に接している第２導電型のボディ領域と、
前記トレンチの底面において前記ゲート絶縁層に接している第２導電型の底部領域と、
前記ボディ領域の下面に接する位置から前記底部領域の下面に接する位置まで伸びており、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の第２半導体領域、
を有しており、
前記底部領域が、
前記底面のうちの前記トレンチの長手方向の端部に位置する第１範囲において前記ゲート絶縁層に接しており、前記底面から前記底面よりも下側の第１位置まで伸びている第１底部領域と、
前記底面のうちの前記第１範囲に隣接する第２範囲において前記ゲート絶縁層に接しており、前記底面から前記第１位置よりも下側の第２位置まで伸びている第２底部領域、
を有している、
スイッチング素子。
【請求項２】
前記半導体基板の前記上面に設けられており、前記第１半導体領域に接している上部電極を有しており、
前記半導体基板が、前記底部領域と前記上部電極とを接続している第２導電型の接続領域を有している請求項１のスイッチング素子。
【請求項３】
前記ゲート絶縁層が、
前記トレンチの前記底面を覆っている底部絶縁層と、
前記トレンチの側面を覆っており、前記底部絶縁層よりも厚みが薄い側部絶縁層、
を有している請求項１または２のスイッチング素子。
【請求項４】
前記半導体基板が、炭化シリコンによって構成されており、
前記トレンチの下部に位置する前記第２底部領域内の実効キャリア密度を前記半導体基板の厚み方向に積分した実効キャリア面密度が、１．４×１０１３（ｃｍ−２）より大きい請求項１〜３のいずれか一項のスイッチング素子。
【請求項５】
前記半導体基板が、炭化シリコンによって構成されており、
前記トレンチの下部に位置する前記第１底部領域内の実効キャリア密度を前記半導体基板の厚み方向に積分した実効キャリア面密度が、１．４×１０１３（ｃｍ−２）より小さい請求項１〜４のいずれか一項のスイッチング素子。
【請求項６】
前記半導体基板が、シリコンによって構成されており、
前記トレンチの下部に位置する前記第２底部領域内の実効キャリア密度を前記半導体基板の厚み方向に積分した実効キャリア面密度が、２．０×１０１２（ｃｍ−２）より大きい請求項１〜３のいずれか一項のスイッチング素子。
【請求項７】
前記半導体基板が、シリコンによって構成されており、
前記トレンチの下部に位置する前記第１底部領域内の実効キャリア密度を前記半導体基板の厚み方向に積分した実効キャリア面密度が、２．０×１０１２（ｃｍ−２）より小さい請求項１、２、３、６のいずれか一項のスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、スイッチング素子に関する。
【０００２】
特許文献１に、スイッチング素子が開示されている。このスイッチング素子は、上面にトレンチが形成されている半導体基板を有している。トレンチの内面はゲート絶縁層に覆われている。トレンチ内にゲート電極が配置されている。ゲート絶縁層によってゲート電極が半導体基板から絶縁されている。半導体基板内に、ｎ型のソース領域、ｐ型のボディ領域、ｎ型のドリフト領域及びｐ型の底部領域（ｐ拡散領域）が設けられている。ソース領域は、ゲート絶縁層に接している。ボディ領域は、ソース領域の下側でゲート絶縁層に接している。底部領域は、トレンチの底面においてゲート絶縁層と接している。ドリフト領域は、ボディ領域の下面に接する位置から底部領域の下面に接する位置まで伸びている。ドリフト領域は、ボディ領域の下側でゲート絶縁層に接している。
【０００３】
特許文献１のスイッチング素子がオフするときに、ボディ領域とドリフト領域の界面から空乏層が広がる。このとき、底部領域とドリフト領域の界面からも空乏層が広がる。これらの空乏層によって、ドリフト領域の広い範囲が空乏化される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２４２８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、特許文献１のスイッチング素子がオフするときに、底部領域とドリフト領域の界面からドリフト領域に空乏層が広がる。また、この空乏層は、底部領域にも広がる。その結果、ドリフト領域と底部領域の内部の空乏化された半導体領域内に電位差が発生する。このとき、ゲート電極はその全体が略同電位であるため、ゲート電極を内蔵しているトレンチの下部では、トレンチが存在しない領域に比べて、等電位線が下側に分布する。このため、トレンチの底面と側面の間の角部の周辺で等電位線が曲がる。その結果、角部の周辺で等電位線の間隔が局所的に狭くなる。このため、角部の周辺で、電界集中が発生する。
【０００６】
トレンチの短手方向における端部（すなわち、角部）の周辺での電界集中は、トレンチを平行に複数設けることで緩和することが可能である。これに対し、トレンチの長手方向における端部（すなわち、角部）の周辺での電界集中を緩和することは困難であった。したがって、本明細書では、トレンチの長手方向における端部の周辺での電界集中を抑制することで、スイッチング素子の耐圧を向上させる技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示するスイッチング素子は、上面にトレンチが設けられている半導体基板と、前記トレンチの内面を覆っているゲート絶縁層と、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されているゲート電極を有している。前記半導体基板が、第１半導体領域、ボディ領域、底部領域及び第２半導体領域を有している。前記第１半導体領域は、前記ゲート絶縁層に接している第１導電型の半導体領域である。前記ボディ領域は、前記第１半導体領域の下側で前記ゲート絶縁層に接している第２導電型の半導体領域である。前記底部領域は、前記トレンチの底面において前記ゲート絶縁層に接している第２導電型の半導体領域である。前記第２半導体領域は、前記ボディ領域の下面に接する位置から前記底部領域の下面に接する位置まで伸びており、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記第１半導体領域から分離されている第１導電型の半導体領域である。前記底部領域が、第１底部領域と第２底部領域を有している。前記第１底部領域は、前記底面のうちの前記トレンチの長手方向の端部に位置する第１範囲において前記ゲート絶縁層に接しており、前記底面から前記底面よりも下側の第１位置まで伸びている。前記第２底部領域は、前記底面のうちの前記第１範囲に隣接する第２範囲において前記ゲート絶縁層に接しており、前記底面から前記第１位置よりも下側の第２位置まで伸びている。
【０００８】
なお、第１導電型と第２導電型の一方がｎ型であり、他方がｐ型である。
【０００９】
このスイッチング素子がオフするときには、ボディ領域と第２半導体領域の界面から空乏層が広がる。また、底部領域と第２半導体領域の界面（すなわち、底部領域の下面）からも空乏層が広がる。これらの空乏層によって、第２半導体領域が空乏化される。また、底部領域と第２半導体領域の界面から広がる空乏層は、底部領域にも広がる。第２底部領域が第１底部領域よりも下側まで伸びている（すなわち、第２底部領域の下面が第１底部領域の下面よりも下側に位置する）ので、第２底部領域内の空乏層の上端は、第１底部領域内の空乏層の上端よりも下側に位置する。電界は空乏化した領域内に生じるので、第２底部領域の空乏化した範囲内では、第１底部領域の空乏化した範囲内よりも等電位線が下側に分布する。このため、第１底部領域の空乏化した範囲内では、等電位線が、第２底部領域からトレンチの長手方向の端部に向かうにしたがって徐々に上側にシフトするように傾斜した状態で分布する。その結果、トレンチの長手方向の端面（側面）とトレンチの底面の間の角部の周辺における等電位線の曲がりが緩和される。このため、角部の周辺で等電位線の間隔が狭くなることが抑制され、角部の周辺での電界集中が抑制される。このため、このスイッチング素子は、高い耐圧を有する。
【図面の簡単な説明】
【００１０】
【図１】実施例１のＭＯＳＦＥＴ１０の平面図。
【図２】図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の縦断面図。
【図３】図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の縦断面図。
【図４】底部領域３６の拡大断面図。
【図５】比較例のＭＯＳＦＥＴの図４に対応する拡大断面図。
【図６】実施例１のＭＯＳＦＥＴ１０への印加電圧が大きい場合を示す図４に対応する拡大断面図。
【図７】実施例２のＭＯＳＦＥＴの図３に対応する縦断面図。
【図８】実施例２のＭＯＳＦＥＴの図４に対応する拡大断面図。
【図９】実施例２の底部領域３６の形成方法の説明図。
【図１０】実施例２の底部領域３６の形成方法の説明図。
【発明を実施するための形態】
【実施例１】
【００１１】
図１〜３は、実施例１のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。
【００１２】
図２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側部絶縁層２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底面を覆っている。側部絶縁層２４ｂは、トレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側部絶縁層２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
【００１３】
半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。
【００１４】
図１〜３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドレイン領域３４、複数の底部領域３６及び複数の端部領域３８が設けられている。
【００１５】
各ソース領域３０は、ｎ型領域である。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の上端部において側部絶縁層２４ｂに接している。
【００１６】
ボディ領域３２は、ｐ型領域である。図２に示すように、ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域の下側まで伸びている。２つのソース領域３０に挟まれた範囲では、ボディ領域３２内のｐ型不純物濃度が高い。ボディ領域３２は、２つのソース領域３０に挟まれた範囲で、上部電極７０にオーミック接触している。ソース領域３０の下側では、ボディ領域３２内のｐ型不純物濃度が低い。ボディ領域３２は、ソース領域３０の下側で、側部絶縁層２４ｂに接している。ボディ領域３２の下面は、ゲート電極２６の下端よりも上側に配置されている。また、図１、３に示すように、トレンチ２２に対してｙ方向に隣接する範囲にも、ボディ領域３２が設けられている。
【００１７】
各底部領域３６は、ｐ型領域である。図２、３に示すように、各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。図３に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。各底部領域３６は、第１底部領域３６ａと第２底部領域３６ｂを有している。第２底部領域３６ｂの厚みは、第１底部領域３６ａの厚みよりも厚い。すなわち、第１底部領域３６ａは、トレンチ２２の底面から下側に第１位置（第１底部領域３６ａの下面の位置）まで広がっており、第２底部領域３６ｂは、トレンチ２２の底面から第１位置よりも下側の第２位置（第２底部領域３６ｂの下面の位置）まで広がっている。図３に示すように、トレンチ２２の長手方向に沿う縦断面において、第１底部領域３６ａの下面はｙ方向に平行に直線状に伸びており、第２底部領域３６ｂの下面はｙ方向に平行に直線状に伸びている。第２底部領域３６ｂの下面が第１底部領域３６ａの下面よりも下側に位置している。つまり、底部領域３６の下面の位置が、第１底部領域３６ａから第２底部領域３６ｂに向かって、ステップ状に下側にシフトしている。第１底部領域３６ａのｐ型不純物濃度は、第２底部領域３６ｂのｐ型不純物濃度と略等しい。
【００１８】
第１底部領域３６ａは、トレンチ２２の長手方向（すなわち、ｙ方向）の端部２２ａの下部に配置されている。つまり、トレンチ２２の底面のうちの端部２２ａに位置する第１範囲２３ａにおいて、第１底部領域３６ａが底部絶縁層２４ａに接している。なお、図示していないが、第１底部領域３６ａは、図３に示す端部２２ａとは反対側の端部に位置する底面にも形成されている。底部領域３６内の実効キャリア密度は、底部領域３６内のｐ型不純物濃度と底部領域３６内のｎ型不純物濃度の差によって算出される。また、トレンチ２２の下部（トレンチ２２の直下）において底部領域３６内の実効キャリア密度をｚ方向に積分した値を、以下では実効キャリア面密度という。第１底部領域３６ａの実効キャリア面密度は、１．４×１０１３（ｃｍ−２）より小さい。第１底部領域３６ａのｙ方向の幅は、第１底部領域３６ａのｚ方向の厚みよりも大きい。
【００１９】
第２底部領域３６ｂは、トレンチ２２の長手方向（すなわち、ｙ方向）において、第１底部領域３６ａに隣接する位置に配置されている。つまり、トレンチ２２の底面のうちの第１範囲２３ａに隣接する第２範囲２３ｂにおいて、第２底部領域３６ｂが底部絶縁層２４ａに接している。したがって、第２底部領域３６ｂは、第１底部領域３６ａよりも、トレンチ２２の端部２２ａから離れた位置に配置されている。第２底部領域３６ｂは、端部２２ａ近傍を除くトレンチ２２の底面の全域に接している。第２底部領域３６ｂの厚みが第１底部領域３６ａの厚みよりも厚いので、第２底部領域３６ｂの実効キャリア面密度は第１底部領域３６ａの実効キャリア面密度よりも大きい。第２底部領域３６ｂの実効キャリア面密度は、１．４×１０１３（ｃｍ−２）より大きい。第２底部領域３６ｂのｙ方向の幅は、第１底部領域３６ａのｙ方向の幅よりも大きい。
【００２０】
ドレイン領域３４は、ｎ型領域である。図２、３に示すように、ドレイン領域３４は、ボディ領域３２の下側に配置されている。ドレイン領域３４は、ｎ型不純物濃度が低いドリフト領域３４ａと、ドリフト領域３４ａよりもｎ型不純物濃度が高いドレインコンタクト領域３４ｂを有している。ドリフト領域３４ａは、ボディ領域３２の下側に配置されている。ドリフト領域３４ａは、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４ａは、ボディ領域３２の下面に接する位置から各底部領域３６の下側まで伸びている。ドリフト領域３４ａは、各底部領域３６（すなわち、第１底部領域３６ａと第２底部領域３６ｂ）の下面と側面に接している。図２に示すように、ドリフト領域３４ａは、ボディ領域３２の下側で側部絶縁層２４ｂに接している。ドレインコンタクト領域３４ｂは、ドリフト領域３４ａの下側に配置されている。ドレインコンタクト領域３４ｂは、半導体基板１２の下面１２ｂに露出している。ドレインコンタクト領域３４ｂは、下部電極７２にオーミック接触している。
【００２１】
図１、３に示すように、各端部領域３８は、対応するトレンチ２２の長手方向の端部２２ａに沿って設けられている。各端部領域３８は、ｐ型領域である。図３に示すように、各端部領域３８の下端は、対応する第１底部領域３６ａに接続されている。各端部領域３８の上端は、ボディ領域３２に接続されている。上述したように、ボディ領域３２は、上部電極７０に接続されている。このため、各第１底部領域３６ａは、端部領域３８とボディ領域３２を介して上部電極７０に接続されている。
【００２２】
次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２側）がソース側（上部電極７０側）よりも高電位となる向きで、電源電圧が印加される。ＭＯＳＦＥＴ１０のゲート電位（ゲート電極２６の電位）は、図示しない制御装置によって制御される。
【００２３】
ＭＯＳＦＥＴ１０がオフしているときについて説明する。ゲート電位が閾値よりも低いと、ＭＯＳＦＥＴ１０がオフしている。この状態では、下部電極７２の電位が上部電極７０の電位よりも高い。ボディ領域３２が上部電極７０に接続されており、ドリフト領域３４ａがドレインコンタクト領域３４ｂを介して下部電極７２に接続されているので、ボディ領域３２とドリフト領域３４ａの界面のｐｎ接合３３に逆電圧が印加される。したがって、ｐｎ接合３３から空乏層が伸びる。また、底部領域３６は、端部領域３８とボディ領域３２を介して上部電極７０に接続されている。このため、底部領域３６とドリフト領域３４ａの界面のｐｎ接合３７にも逆電圧が印加される。したがって、ｐｎ接合３７からも空乏層が伸びる。ドリフト領域３４ａのｎ型不純物濃度が低いので、ドリフト領域３４ａには広く空乏層が広がる。このため、ドリフト領域３４ａの略全域が空乏化される。また、空乏層は、ｐｎ接合３３からボディ領域３２内にも広がる。また、空乏層は、ｐｎ接合３７から底部領域３６内にも広がる。
【００２４】
図４は、図３に示す第１底部領域３６ａと第２底部領域３６ｂを拡大して示している。また、図５は、比較例のＭＯＳＦＥＴの図４に対応する拡大断面図を示している。図５に示す比較例のＭＯＳＦＥＴでは、底部領域３６全体が、第１底部領域３６ａと略同じ深さを有している。つまり、比較例のＭＯＳＦＥＴでは、底部領域３６全体が一定の厚みを有している。比較例のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。図４、５において、ドットによりハッチングされている半導体領域は、空乏化していない半導体領域（以下では、非空乏化領域という）である。図４、５において、ドットによりハッチングされていない半導体領域は、空乏化している半導体領域である。空乏化している半導体領域には電流が流れないため、空乏化している半導体領域内に電位差が発生する。図４、５では、空乏化している半導体領域内の電位分布を、等電位線１００によって示している。
【００２５】
図４、５において等電位線１００によって示すように、トレンチ２２の下部では、等電位線１００が主に横方向（ｙ方向）に伸びている。トレンチ２２の長手方向（ｙ方向）においてトレンチ２２に隣接する領域では、トレンチ２２の下部よりも上側に等電位線が分布する。したがって、トレンチ２２の端面（トレンチ２２の端部２２ａを画定している側面）とトレンチ２２の底面の間の角部２５の近傍で、等電位線１００がトレンチ２２の下部から斜め上方向に向かうように曲がる。このため、図４、５では、角部２５近傍の範囲２５ａで、局所的に等電位線１００の間隔が狭くなっている。したがって、範囲２５ａでは、その周囲に比べて電界が高い。但し、範囲２５ａ内の電界は、図４では図５よりも緩和されている。以下、詳細に説明する。
【００２６】
比較例のＭＯＳＦＥＴでは、底部領域３６の厚みが一定であるので、底部領域３６の下面（ｐｎ接合３７）の位置が一定である。したがって、図５に示すように、ｐｎ接合３７から底部領域３６内に伸びる空乏層の上端が、一定の深さに分布している。言い換えると、底部領域３６内の非空乏化領域の下端が、一定の深さに分布している。このため、底部領域３６内の非空乏化領域の下部において、等電位線１００が、略一定の深さで横方向に伸びている。等電位線１００は、角部２５近傍の範囲２５ａにおいて急激に曲がる。このため、範囲２５ａにおいて、等電位線１００の間隔が極めて狭い。すなわち、比較例のＭＯＳＦＥＴでは、範囲２５ａにおいて極めて高い電界が発生する。
【００２７】
他方、実施例１のＭＯＳＦＥＴ１０では、上述したように、第１底部領域３６ａの下面（ｐｎ接合３７）が、第２底部領域３６ｂの下面（ｐｎ接合３７）よりも上側に位置している。したがって、図４に示すように、ｐｎ接合３７から第１底部領域３６ａ内に伸びる空乏層の上端が、ｐｎ接合３７から第２底部領域３６ｂ内に伸びる空乏層の上端よりも上側に位置している。言い換えると、第２底部領域３６ｂ内の非空乏化領域の下端が、第１底部領域３６ａ内の非空乏化領域の下端よりも下側に突出している。このため、第２底部領域３６ｂ内の非空乏化領域の下部では第１底部領域３６ａ内の非空乏化領域の下部よりも等電位線１００が下側に押し下げられている。その結果、第１底部領域３６ａ内の非空乏化領域の下部において、等電位線１００が、第２底部領域３６ｂ側から角部２５側に向かうにしたがって徐々に上側にシフトするように分布する。このため、角部２５近傍の範囲２５ａにおける等電位線１００の曲がり具合が、図５に比べて緩和される。このため、範囲２５ａにおける等電位線１００の間隔が、図５に比べて広い。すなわち、実施例１のＭＯＳＦＥＴ１０では、範囲２５ａにおける電界が、比較例のＭＯＳＦＥＴに比べて緩和される。
【００２８】
このように、実施例１のＭＯＳＦＥＴ１０では、第１底部領域３６ａ内の非空乏化領域の下部で等電位線１００が第２底部領域３６ｂ側から角部２５側に向かうにしたがって徐々に上側にシフトするように分布するため、角部２５近傍における等電位線１００の曲がり具合を緩和することができる。このため、角部２５近傍において等電位線１００の間隔が狭くなることを抑制することができ、角部２５近傍における電界集中が抑制される。特に、角部２５は厚みが薄い側部絶縁層２４ｂに近いため、角部２５近傍における電界集中を抑制することで、側部絶縁層２４ｂに印加される電界を緩和することができる。これによって、側部絶縁層２４ｂの絶縁性の劣化を抑制することができる。したがって、実施例１のＭＯＳＦＥＴ１０は、高い耐圧を有する。
【００２９】
また、図４に示すように、実施例１のＭＯＳＦＥＴ１０では、角部２５周辺の範囲２５ａでは電界が緩和される一方で、トレンチ２２の下部（第１底部領域３６ａと第２底部領域３６ｂの境界周辺の範囲２５ｂ）では比較例のＭＯＳＦＥＴに比べて電界が若干強くなる。しかしながら、トレンチ２２の底面は厚い底部絶縁層２４ａによって覆われている。厚みが厚い底部絶縁層２４ａの絶縁性は劣化し難い。このため、底部絶縁層２４ａへの印加電界が高くなっても、絶縁性の劣化の問題は生じない。このように、トレンチ２２の下部の範囲２５ｂ（すなわち、厚い底部絶縁層２４ａの近傍）で電界を上昇させることによって、角部２５周辺の範囲２５ａ（すなわち、薄い側部絶縁層２４ｂの近傍）で電界を低下させることができ、これによってＭＯＳＦＥＴ１０全体の耐圧が向上する。
【００３０】
次に、ＭＯＳＦＥＴをオンさせる場合について説明する。ゲート電位が閾値よりも高い電位まで引き上げられると、側部絶縁層２４ｂに隣接する範囲でボディ領域３２がｎ型に反転し、その範囲にチャネルが形成される。すると、ドリフト領域３４ａからボディ領域３２側に空乏層が収縮し、ドリフト領域３４ａを通って電子が流れるようになる。つまり、ＭＯＳＦＥＴがターンオンする。したがって、上部電極７０から、ソース領域３０、チャネル、ドレイン領域３４を介して下部電極７２へ電子が流れる。すなわち、下部電極７２から上部電極７０へ電流が流れる。
【００３１】
また、ＭＯＳＦＥＴがオンするときに、下部電極７２の電位が上部電極７０と略同電位まで低下する。すると、下部電極７２と底部領域３６の間の容量結合によって、底部領域３６の電位が低下する。この状態では、底部領域３６の電位がドリフト領域３４ａの電位よりも低いので、底部領域３６からドリフト領域３４ａに空乏層が広がっている。しかしながら、底部領域３６の電位が低下すると、上部電極７０から、ボディ領域３２と端部領域３８を通って底部領域３６に電荷が流入する。このように底部領域３６に電荷が流入することで、底部領域３６の電位が上部電極７０と略同電位まで上昇する。底部領域３６の電位が上昇することで、底部領域３６からドリフト領域３４ａに広がっている空乏層が底部領域３６側に収縮する。その結果、ドリフト領域３４ａの抵抗が低下し、ＭＯＳＦＥＴのオン抵抗が低下する。図５に示す比較例のＭＯＳＦＥＴでは、底部領域３６全体の厚みが薄いので、底部領域３６全体の抵抗が高い。このため、比較例のＭＯＳＦＥＴがオンするときに、底部領域３６全体に電荷が行き渡るのに時間がかかる。このため、比較例のＭＯＳＦＥＴでは、底部領域３６からドリフト領域３４ａに広がっている空乏層が底部領域３６側に収縮するのに時間を要する。したがって、比較例のＭＯＳＦＥＴは、チャネルが形成されてからオン抵抗が低下するまでに時間がかかる。他方。実施例１のＭＯＳＦＥＴ１０では、底部領域３６の一部は厚みが薄い第１底部領域３６ａであるが、他の部分は厚みが厚い第２底部領域３６ｂである。第２底部領域３６ｂの厚みが厚いので、第２底部領域３６ｂの抵抗は低い。したがって、ＭＯＳＦＥＴ１０がオンするときに、底部領域３６全体に短時間で電荷が行き渡る。このため、実施例のＭＯＳＦＥＴ１０では、底部領域３６からドリフト領域３４ａに広がっている空乏層が短時間で底部領域３６側に収縮する。したがって、実施例１のＭＯＳＦＥＴ１０では、チャネルが形成されてから短時間でオン抵抗が低下する。このため、実施例１のＭＯＳＦＥＴ１０は、比較例のＭＯＳＦＥＴに比べて、低損失で動作することができる。
【００３２】
なお、ＳｉＣでは、半導体領域の実効キャリア面密度が１．４×１０１３ｃｍ−２より大きい場合には、その半導体領域に対する印加電圧をどこまで高くしても、その半導体領域全体を空乏化することはできない。逆に、半導体領域の実効キャリア面密度が１．４×１０１３ｃｍ−２より小さい場合には、その半導体領域に対する印加電圧を高くすれば、その半導体領域全体を空乏化することができる。上述した実施例１においては、第２底部領域３６ｂにおける実効キャリア面密度が、１．４×１０１３ｃｍ−２より大きい。このため、ＭＯＳＦＥＴ１０がオフしているときに上部電極７０と下部電極７２の間に印加される電圧が大きくても、トレンチ２２の下部の第２底部領域３６ｂが厚み方向（ｚ方向）において完全に空乏化されることがない。つまり、上部電極７０と下部電極７２の間に印加される電圧が大きくても、トレンチ２２の下部の第２底部領域３６ｂ内に非空乏化領域が残る。このため、ＭＯＳＦＥＴ１０がオンするときに、底部領域３６全体に電荷が供給され易い。したがって、実施例１のＭＯＳＦＥＴ１０は、オフ時に上部電極７０と下部電極７２の間に印加される電圧が大きくても、オンするときに短時間でオン抵抗が低下する。
【００３３】
また、上述した実施例１において、第１底部領域３６ａにおける実効キャリア面密度が、１．４×１０１３ｃｍ−２より小さい。このため、図４の状態からさらに上部電極７０と下部電極７２の間の印加電圧を高くすると、第１底部領域３６ａが厚み方向（ｚ方向）において完全に空乏化する。このように第１底部領域３６ａを厚み方向に完全に空乏化すると、図６に示すように、第１底部領域３６ａ内において空乏層が底部絶縁層２４ａに達する。すると、図６に示すように、等電位線１００が空乏化した第１底部領域３６ａから底部絶縁層２４ａに跨って伸びるようになり、等電位線１００の曲がり具合が図４よりもさらに緩和される。このため、角部２５周辺における電界集中をより緩和することができる。
【００３４】
なお、上述した実施例１において、第１底部領域３６ａと第２底部領域３６ｂの間に、第３底部領域を配置してもよい。第３底部領域は、第１底部領域３６ａよりも厚みが厚く、第２底部領域３６ｂよりも厚みが薄いｐ型半導体領域である。このような構成によれば、電界をより緩和することができる。
【実施例２】
【００３５】
図７、８は、実施例２のＭＯＳＦＥＴを示している。実施例２のＭＯＳＦＥＴでは、第２底部領域３６ｂのｐ型不純物濃度が、第１底部領域３６ａのｐ型不純物濃度よりも高い。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
【００３６】
上記の通り、実施例２のＭＯＳＦＥＴでは、第２底部領域３６ｂのｐ型不純物濃度が第１底部領域３６ａのｐ型不純物濃度よりも高い。このため、第２底部領域３６ｂ内では、第１底部領域３６ａ内よりも空乏層が広がり難い。このため、図８に示すように、実施例２のＭＯＳＦＥＴがオフしたときに、ｐｎ接合３７から第２底部領域３６ｂ内に広がる空乏層の幅が、ｐｎ接合３７から第１底部領域３６ａ内に広がる空乏層の幅よりも小さくなる。したがって、図８では、第２底部領域３６ｂ内の非空乏化領域の下端が第１底部領域３６ａ内の非空乏化領域の下端に対して下側に突出する量が、実施例１（図４）の場合よりも大きい。このため、図８では、第１底部領域３６ａ内の非空乏化領域の下部における等電位線１００の傾斜角度が、図４に比べて大きい。したがって、図８では、角部２５近傍での等電位線１００の曲がり具合が、図４に比べてさらに緩和される。このため、図８では、角部２５近傍での等電位線１００の間隔が、図４に比べてさらに広い。したがって、実施例２のＭＯＳＦＥＴによれば、角部２５近傍における電界集中をさらに緩和することができる。
【００３７】
なお、上述した実施例２において、第１底部領域３６ａと第２底部領域３６ｂの間に、上述した第３底部領域（すなわち、第１底部領域３６ａよりも厚みが厚く、第２底部領域３６ｂよりも厚みが薄いｐ型半導体領域）を配置してもよい。この場合、第３底部領域のｐ型不純物濃度を、第１底部領域３６ａよりも高く、第２底部領域３６ｂよりも低くすることができる。このような構成によれば、電界をより緩和することができる。
【００３８】
次に、実施例２の第１底部領域３６ａと第２底部領域３６ｂの形成方法について説明する。まず、図９に示すように、半導体基板１２の上面１２ａにトレンチ２２を形成する。次に、半導体基板１２の上面１２ａを覆うマスク１２ｃを形成する。次に、図９に示すように、イオン注入方向を半導体基板１２の上面１２ａに対してｘ軸周りに傾斜させた状態で、トレンチ２２の底面にｐ型不純物を注入する（第１注入工程）。第１注入工程では、底面のうちのトレンチ２２の長手方向（ｙ方向）の一方の端部近傍の範囲１１０へのイオン注入が、上面１２ａによって遮られる。次に、図１０に示すように、イオン注入方向を半導体基板１２の上面１２ａに対してｘ軸周りに第１注入工程とは反対向きに傾斜させた状態で、トレンチ２２の底面にｐ型不純物を注入する（第２注入工程）。第２注入工程では、底面のうちのトレンチ２２の長手方向（ｙ方向）の他方の端部近傍の範囲１２０へのイオン注入が、上面１２ａによって遮られる。範囲１１０、１２０によって挟まれた範囲１３０（トレンチ２２の底面の中央部）には、第１注入工程と第２注入工程の両方でｐ型不純物が注入される。したがって、範囲１１０、１２０へのイオン注入量は、範囲１３０へのイオン注入量よりも少ない。その後、半導体基板１２をアニールすることで、注入されたｐ型不純物を活性化させる。また、アニールによって、ｐ型不純物が半導体基板１２中で拡散する。ｐ型不純物が高濃度に注入された範囲１３０では、範囲１１０、１２０よりもｐ型不純物の拡散距離が長くなる。したがって、範囲１３０にｐ型不純物濃度が高いと共に厚みが厚い第２底部領域３６ｂが形成され、範囲１１０、１２０にｐ型不純物濃度が低いと共に厚みが薄い第１底部領域３６ａが形成される。したがって、この方法によれば、実施例２のＭＯＳＦＥＴを製造することができる。また、この方法によれば、範囲１１０、１２０、１３０を個別にマスクすることなく、範囲１３０に範囲１１０、１２０よりも高濃度にｐ型不純物を注入することができる。範囲１１０、１２０、１３０にマスクを形成したりマスクを除去したりする必要がないので、効率的にＭＯＳＦＥＴを製造することができる。なお、実施例２のＭＯＳＦＥＴを、その他の方法によって製造することも可能である。
【００３９】
なお、上述した実施例では、底部領域３６をボディ領域３２に接続するｐ型領域（すなわち、端部領域３８）がトレンチ２２の長手方向の端部に設けられていた。しかしながら、底部領域３６をボディ領域３２に接続するｐ型領域が、別の位置に設けられていてもよい。また、底部領域３６をボディ領域３２に接続するｐ型領域が、第２底部領域３６ｂに接続されていてもよい。また、底部領域３６がボディ領域３２を介さずに上部電極７０に接続されていてもよい。また、底部領域３６を上部電極７０に接続するｐ型領域が設けられていなくてもよい。この場合、底部領域３６の電位がフローティングとなる。
【００４０】
また、上述した実施例では、半導体基板１２がＳｉＣによって構成されていた。しかしながら、半導体基板１２がＳｉ（シリコン）によって構成されていてもよい。半導体基板１２がＳｉによって構成されている場合、第２底部領域３６ｂの実効キャリア面密度を、２．０×１０１２（ｃｍ−２）より大きくすることが好ましい。この構成によれば、第２底部領域３６ｂが厚み方向に完全に空乏化されることを防止することができる。また、半導体基板１２がＳｉによって構成されている場合、第１底部領域３６ａの実効キャリア面密度を、２．０×１０１２（ｃｍ−２）より小さくすることが好ましい。この構成によれば、ＭＯＳＦＥＴへの印加電圧が高いときに、第１底部領域３６ａを厚み方向に完全に空乏化させることができる。
【００４１】
また、上述した実施例１、２では、ｎチャネル型のＭＯＳＦＥＴについて説明したが、ｐチャネル型のＭＯＳＦＥＴに本明細書に開示の技術を適用してもよい。上述した実施例１、２において、ｎ型とｐ型を入れ替えることで、ｐチャネル型のＭＯＳＦＥＴを構成することができる。また、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他のスイッチング素子に、本明細書に開示の技術を適用してもよい。
【００４２】
上述した実施例の各構成要素と、請求項の各構成要素との関係について説明する。実施例のソース領域は、請求項の第１半導体領域の一例である。実施例のドリフト領域は、請求項の第２半導体領域の一例である。実施例の端部領域とボディ領域は、請求項の接続領域の一例である。
【００４３】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４４】
本明細書が開示する一例の構成では、スイッチング素子が、半導体基板の上面に設けられており、第１半導体領域に接している上部電極を有している。半導体基板が、底部領域と上部電極とを接続している第２導電型の接続領域を有している。
【００４５】
この構成によれば、底部領域が上部電極に接続されるので、底部領域の電位が安定する。このため、スイッチング素子の特性が安定する。また、スイッチング素子がオンするときに、接続領域を介して底部領域に電荷が供給される。底部領域に電荷が供給されることで、底部領域から第２半導体領域に広がっている空乏層が底部領域側に収縮する。これによって、第２半導体領域の抵抗が低下する。底部領域が第２底部領域（すなわち、厚みが厚く、抵抗が低い領域）を有しているので、スイッチング素子がオンするときに、底部領域全体に素早く電荷を供給することができる。このため、第２半導体領域から底部領域へ空乏層を素早く収縮させることができる。このため、スイッチング素子がオンするときに、オン抵抗を素早く低下させることができる。
【００４６】
本明細書が開示する一例の構成では、ゲート絶縁層が、トレンチの前記底面を覆っている底部絶縁層と、トレンチの側面を覆っており、底部絶縁層よりも厚みが薄い側部絶縁層を有している。
【００４７】
このような構成によれば、第１底部領域と第２底部領域の境界近傍においてトレンチの下部における電界が高くなっても、厚みが厚い底部絶縁層の絶縁性がほとんど劣化しない。
【００４８】
本明細書が開示する一例の構成では、半導体基板が、炭化シリコンによって構成されている。トレンチの下部に位置する第２底部領域内の実効キャリア密度を半導体基板の厚み方向に積分した実効キャリア面密度が、１．４×１０１３（ｃｍ−２）より大きい。
【００４９】
なお、本明細書において、実効キャリア密度は、特定の半導体領域内の第１導電型不純物濃度と第２導電型不純物濃度のうち大きい方から小さい方を減算した値を意味する。
【００５０】
この構成によれば、トレンチの下部に位置する第２底部領域が厚み方向全体にわたって空乏化することがない。したがって、スイッチング素子がオンするときに、底部領域全体に素早く電荷を供給することができる。このため、第２半導体領域から底部領域へ空乏層を素早く収縮させることができる。このため、スイッチング素子がオンするときに、オン抵抗をより素早く低下させることができる。
【００５１】
本明細書が開示する一例の構成では、半導体基板が、炭化シリコンによって構成されている。トレンチの下部に位置する第１底部領域内の実効キャリア密度を前記半導体基板の厚み方向に積分した実効キャリア面密度が、１．４×１０１３（ｃｍ−２）より小さい。
【００５２】
この構成によれば、スイッチング素子がオフしているときの印加電圧を調節することで、トレンチの下部に位置する第１底部領域を厚み方向全体にわたって空乏化させることができる。第１底部領域が厚み方向全体にわたって空乏化すると、第１底部領域からその上部のゲート絶縁層にも等電位線が伸びるようになる。このため、トレンチの長手方向の端部周辺における電界をさらに緩和することができる。
【００５３】
本明細書が開示する一例の構成では、半導体基板が、シリコンによって構成されている。トレンチの下部に位置する第２底部領域内の実効キャリア密度を半導体基板の厚み方向に積分した実効キャリア面密度が、２．０×１０１２（ｃｍ−２）より大きい。
【００５４】
この構成によれば、トレンチの下部に位置する第２底部領域が厚み方向全体にわたって空乏化することがない。したがって、スイッチング素子がオンするときに、オン抵抗を素早く低下させることができる。
【００５５】
本明細書が開示する一例の構成では、半導体基板が、シリコンによって構成されている。トレンチの下部に位置する第１底部領域内の実効キャリア密度を半導体基板の厚み方向に積分した実効キャリア面密度が、２．０×１０１２（ｃｍ−２）より小さい。
【００５６】
この構成によれば、スイッチング素子がオフしているときの印加電圧を調節することで、トレンチの下部に位置する第１底部領域を厚み方向全体にわたって空乏化させることができる。このため、トレンチの長手方向の端部周辺における電界をさらに緩和することができる。
【００５７】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５８】
１０    ：ＭＯＳＦＥＴ
１２    ：半導体基板
２２    ：トレンチ
２４    ：ゲート絶縁層
２６    ：ゲート電極
２８    ：層間絶縁膜
３０    ：ソース領域
３２    ：ボディ領域
３４    ：ドレイン領域
３４ａ  ：ドリフト領域
３４ｂ  ：ドレインコンタクト領域
３６    ：底部領域
３６ａ  ：第１底部領域
３６ｂ  ：第２底部領域
３８    ：端部領域
７０    ：上部電極
７２    ：下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006560142.tif 000007
【図７】
0006560142.tif 000008
【図８】
0006560142.tif 000009
【図９】
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【図１０】
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