(57)【特許請求の範囲】
【請求項１】
正負の入力端から直流電力を受け付け、複数のインバータ用スイッチング素子を直列に接続したアームを複数有するブリッジ回路を介して、前記複数のインバータ用スイッチング素子のそれぞれの切替により生成した交流電力を一対の出力端から出力するフルブリッジインバータの前記出力端からの出力を短絡する短絡部を備えたインバータ回路であって、
前記短絡部は、
直列接続されたスイッチング素子並びにアノード及びカソードを有する整流素子と、
前記スイッチング素子及び整流素子の間に一側が接続され、他側が前記フルブリッジインバータの入力端側に接続されており、アノード及びカソードを有するクランプ素子と
を備え、
前記クランプ素子は、
一側が、前記整流素子のカソード側に対して接続されるアノード側の場合、他側が、前記フルブリッジインバータの正の入力端側に対して接続されるカソード側であり、
一側が、前記整流素子のアノード側に対して接続されるカソード側の場合、他側が、前記フルブリッジインバータの負の入力端側に対して接続されるアノード側であり、
一側の電圧を他側の電圧にクランプする
ことを特徴とするインバータ回路。
【請求項２】
請求項１に記載のインバータ回路であって、
前記直列接続された整流素子及びスイッチング素子は二組であり、
前記二組の整流素子及びスイッチング素子は、順方向が逆向きとなるように並列に配線されている
ことを特徴とするインバータ回路。
【請求項３】
請求項１又は請求項２に記載のインバータ回路であって、
前記スイッチング素子は、スーパージャンクション構造を有する電界効果トランジスタである
ことを特徴とするインバータ回路。
【請求項４】
請求項１乃至請求項３のいずれか１項に記載のインバータ回路と、
前記入力端として、直流電力の入力を受け付ける入力部と、
交流電力を出力する出力部と
を備え、
前記インバータ回路により直流を交流に変換する
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジインバータからの出力を短絡する短絡部を備えたインバータ回路、及び電力変換装置に関する。
【背景技術】
【０００２】
例えば、太陽電池による発電にて得られた直流出力を交流に変換するインバータ等の電力変換装置において、フルブリッジインバータと短絡するスイッチング素子とを組み合わせたＨＥＲＩＣ回路が用いられている（例えば、特許文献１参照。）。
【０００３】
また、電力変換装置等の装置に用いられるスイッチング素子として、スーパージャンクション構造を有するＳＪ−ＭＯＳＦＥＴ（Super Junction Metal-Oxide-Semiconductor Field effect transistor）が注目されている。
【０００４】
図１８は、ＭＯＳＦＥＴの内部構造を模式的に示す概略断面図である。図１８（ａ）は、スーパージャンクション構造を有するＳＪ−ＭＯＳＦＥＴであり、図１８（ｂ）は、比較用に示す従来型のＭＯＳＦＥＴである。ＳＪ−ＭＯＳＦＥＴは、ドリフト層にスーパージャンクション構造と呼ばれる周期的なｐ−ｎカラム構造を有するＭＯＳＦＥＴである。従来型のＭＯＳＦＥＴは、オフ状態でｐベース底部から低濃度ｎ層（ドリフト層）中に縦方向に空乏層が伸びていたのに対して、スーパージャンクション構造は、縦方向に伸びるｐ−ｎ接合から横方向に空乏層が伸びている。
【０００５】
このように形成されたＳＪ−ＭＯＳＦＥＴでは、電流通路であるｎ層の濃度を上げても空乏化し易いため、オフ状態での高耐圧を確保しながら、オン抵抗を従来型のＭＯＳＦＥＴに比べて１／１００以下に下げることができるという特徴を有している。そして、ＳＪ−ＭＯＳＦＥＴは、１９９７年に発表されて以来、活発な開発が行われている。例えば、結晶成長、加工技術等の技術の進歩でスーパージャンクション構造の横方向の微細化が進み、これによりアスペクト比を大きくすることが可能となり、単位面積当たりのオン抵抗の更なる低減が進んでいる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】独国特許出願公開第１０２２１５９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＳＪ−ＭＯＳＦＥＴは、比較的ローコストでありながら、オン抵抗が低く高効率のデバイスとして期待されている一方で、寄生容量が大きい、内蔵ダイオードの逆回復特性が悪いという課題も有している。
【０００８】
図１９は、インバータの一例を示す回路図である。図１９に示すインバータは、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４を用いたフルブリッジインバータ部と、導通方向が逆方向となるように二組並列に配線されたスイッチング素子Ｑ５，Ｑ６を用いた短絡部とを備えたＨＥＲＩＣ回路である。図１９に示すＨＥＲＩＣ回路において、スイッチング素子Ｑ５をオンとした循環状態から、電力電圧動作に切り替えるべくスイッチング素子Ｑ１及びＱ４をオンとすると、循環状態では電圧が印加されていなかった循環回路（短絡部）のスイッチング素子Ｑ６に入力電圧が印加される。電圧が印加されていなかったスイッチング素子Ｑ６に入力電圧が印加されると、スイッチング素子Ｑ６の寄生容量と、配線の寄生インダクタンスとにより、共振が発生する。この時、スイッチング素子Ｑ６の寄生容量が大きいと、共振によるサージ電圧によって、各デバイスに破損が生じる虞がある。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、フルブリッジインバータからの出力を短絡する短絡部において、スイッチング素子にクランプ素子を接続する。これにより、サージ電圧等の過大電圧による影響を抑制するインバータ回路、及びそのようなインバータ回路を備える電力変換装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本願記載のインバータ回路は、正負の入力端から直流電力を受け付け、複数のインバータ用スイッチング素子を直列に接続したアームを複数有するブリッジ回路を介して、前記複数のインバータ用スイッチング素子のそれぞれの切替により生成した交流電力を一対の出力端から出力するフルブリッジインバータの前記出力端からの出力を短絡する短絡部を備えたインバータ回路であって、前記短絡部は、直列接続されたスイッチング素子並びにアノード及びカソードを有する整流素子と、前記スイッチング素子及び整流素子の間に一側が接続され、他側が前記フルブリッジインバータの入力端側に接続されており、アノード及びカソードを有するクランプ素子とを備え、前記クランプ素子は、一側が、前記整流素子のカソード側に対して接続されるアノード側の場合、他側が、前記フルブリッジインバータの正の入力端側に対して接続されるカソード側であり、一側が、前記整流素子のアノード側に対して接続されるカソード側の場合、他側が、前記フルブリッジインバータの負の入力端側に対して接続されるアノード側であり、一側の電圧を他側の電圧にクランプすることを特徴とする。
【００１４】
また、前記インバータ回路において、前記直列接続された整流素子及びスイッチング素子は二組であり、前記二組の整流素子及びスイッチング素子は、順方向が逆向きとなるように並列に配線されていることを特徴とする。
【００１８】
また、インバータ回路は、前記スイッチング素子は、スーパージャンクション構造を有する電界効果トランジスタであることを特徴とする。
【００１９】
更に、本願記載の電力変換装置は、前記インバータ回路と、前記入力端として、直流電力の入力を受け付ける入力部と、交流電力を出力する出力部とを備え、前記インバータ回路により直流を交流に変換することを特徴とする。
【００２０】
本発明では、スイッチング素子に印加される過大電圧を、クランプ素子により抑制することができる。
【発明の効果】
【００２１】
本発明は、フルブリッジインバータからの出力を短絡する短絡部として、スイッチング素子と、スイッチング素子に接続するクランプ素子とを備える。これにより、スイッチング素子に印加される過大電圧を、クランプ素子により抑制することができるので、スイッチング素子の破損等の異常の発生を抑制することが可能である等の優れた効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】インバータ回路を備えた電力変換装置の一例を示す回路図である。
【図２】インバータ回路が備える短絡部の一部を例示する回路図である。
【図３】インバータ回路を備えた電力変換装置の一例を示す回路図である。
【図４】インバータ回路に対する実験結果を示すグラフである。
【図５】インバータ回路に対する実験結果を示すグラフである。
【図６】インバータ回路に対する実験の際に生じる状況を回路図上に示した模式図である。
【図７】インバータ回路に対する実験結果を示すグラフである。
【図８】インバータ回路に対する実験の際に生じる状況を回路図上に示した模式図である。
【図９】実験に用いたインバータ回路を備える電力変換装置の概要を示す回路図である。
【図１０】実験に用いたインバータ回路を示す回路図である。
【図１１】実験に用いたインバータ回路を示す回路図である。
【図１２】インバータ回路に対する実験結果を示すグラフである。
【図１３】インバータ回路に対する実験結果を示すグラフである。
【図１４】インバータ回路に対する実験結果を示すグラフである。
【図１５】実験に用いたインバータ回路を示す回路図である。
【図１６】インバータ回路に対する実験結果を示した図表である。
【図１７】インバータ回路に対する実験結果を示した図表である。
【図１８】ＭＯＳＦＥＴの内部構造を模式的に示す概略断面図である。
【図１９】インバータの一例を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態は、本発明を具現化した一例であって、本発明の技術的範囲を限定する性格のものではない。
【００２４】
＜実施形態１＞
図１は、インバータ回路を備えた電力変換装置の一例を示す回路図である。図１（ａ）は、本発明に係る実施形態１のインバータ回路１０を備えた電力変換装置１を示しており、図１（ｂ）は、比較用に従来のインバータ回路を備えた電力変換装置を示している。図１（ａ）に示す電力変換装置１は、例えば、太陽光発電システム等のシステムに用いられ、太陽電池（図示せず）等の電源から出力された直流電圧を、入力部にて受け付け、交流電圧に変換するインバータ回路１０と、インダクタＬ１，Ｌ２とを備え、インバータ回路１０にて変換した交流電圧をインダクタＬ１，Ｌ２を介して出力部から電力負荷１３へ出力する。なお、インバータ回路１０を備えた電力変換装置１が受電する直流電圧は、適宜ＤＣ−ＤＣコンバータ等の変換装置（図示せず）にて適正な電圧に変換されている。
【００２５】
図１（ａ）に例示するインバータ回路１０は、フルブリッジインバータ部１１と、短絡部１２とを備えている。フルブリッジインバータ部１１は、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４を組み合わせたフルブリッジ回路である。具体的には、フルブリッジ回路は、入力側の一対の電力線の間を、直列接続したスイッチング素子Ｑ１，Ｑ３と、直列接続したスイッチング素子Ｑ２，Ｑ４とで接続している。さらに、スイッチング素子Ｑ１とＱ３との間、及びスイッチング素子Ｑ２とＱ４との間には、それぞれ短絡部１２へ出力する電力線が接続されている。スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、スーパージャンクション構造を有する電界効果トランジスタであるＳＪ−ＭＯＳＦＥＴ（Super Junction Metal-Oxide-Semiconductor Field effect transistor）等の半導体を用いて構成された半導体スイッチであり、それぞれ逆並列に還流ダイオードが内蔵されている。
【００２６】
短絡部１２は、フルブリッジインバータ部１１に接続された一対の電力線の間を、直列接続した整流素子Ｄ１及びスイッチング素子Ｑ５と、直列接続した整流素子Ｄ２及びスイッチング素子Ｑ６とにより接続している。整流素子Ｄ１及びスイッチング素子Ｑ５と、整流素子Ｄ２及びスイッチング素子Ｑ６とは、導通方向が逆方向になるようにこれらの二組が並列に接続されている。また、整流素子Ｄ２及びスイッチング素子Ｑ６の間には、クランプ素子Ｄ３の一端が接続されており、クランプ素子Ｄ３の他端は、フルブリッジインバータ部１１のスイッチング素子Ｑ１及びスイッチング素子Ｑ２に接続されている。さらに、整流素子Ｄ１及びスイッチング素子Ｑ５の間には、クランプ素子Ｄ４の一端が接続されており、クランプ素子Ｄ４の他端は、フルブリッジインバータ部１１のスイッチング素子Ｑ３及びスイッチング素子Ｑ４に接続されている。また、図１（ａ）に例示するインバータ回路１０は、整流素子Ｄ２のカソード側にクランプ素子Ｄ３のアノード側が接続されており、整流素子Ｄ１のアノード側にクランプ素子Ｄ４のカソード側が接続されている。
【００２７】
図１（ａ）に例示するインバータ回路１０において、短絡部１２の整流素子Ｄ１、整流素子Ｄ２、スイッチング素子Ｑ６及びスイッチング素子Ｑ５は、ＨＥＲＩＣ回路の循環部分を形成している。このため、整流素子Ｄ１，Ｄ２には、循環部分の逆流を防止すべくダイオード等の整流作用を有する素子が用いられる。クランプ素子Ｄ３，Ｄ４には、サージ電圧に基づく過電流をクランプすることにより、スイッチング素子Ｑ５，Ｑ６へ流入することを防止すべく、ダイオード等の整流作用を有する素子が用いられる。短絡部１２が備えるスイッチング素子Ｑ５，Ｑ６は、ＳＪ−ＭＯＳＦＥＴ等の半導体を用いて構成された半導体スイッチであり、それぞれ逆並列に還流ダイオードが内蔵されている。
【００２８】
なお、スイッチング素子Ｑ５，Ｑ６のダイオードとしての特性、例えば、逆回復特性が優れている場合、整流素子Ｄ１，Ｄ２を省略することも可能である。また、整流素子Ｄ１，Ｄ２を配設することにより、スイッチング素子Ｑ５，Ｑ６のダイオードとしての特性が十分でない場合であっても、ＨＥＲＩＣ回路の循環部分における逆流を防止することができる。
【００２９】
図１（ａ）及び（ｂ）を比較すると明らかなように、図１（ａ）に例示する本発明の実施形態１に係るインバータ回路１０は、クランプ素子Ｄ３，Ｄ４を備える点が従来のインバータ回路と異なっている。図１（ａ）において、入力電圧Ｖinの正側の電位をＰ（図中上側），負側の電位をＮ（図中下側）とすると、整流素子Ｄ２とスイッチング素子Ｑ６との間の中点電位Ｍ１がＰ電位より高くなった場合、クランプ素子Ｄ３が導通して、中点電位Ｍ１はＰ電位に近づく。また、中点電位Ｍ１がＮ電位より低くなった場合、整流素子Ｄ２，整流素子Ｄ１，クランプ素子Ｄ４が導通して、中点電位Ｍ１はＮ電位に近づく。整流素子Ｄ１とスイッチング素子Ｑ５との間の中点電位Ｍ２についても同様であり、中点電位Ｍ２は、Ｐ電位より高くなった場合、整流素子Ｄ１，整流素子Ｄ２，クランプ素子Ｄ３が導通して、Ｐ電位に近づく。また、中点電位Ｍ２は、Ｎ電位より低くなった場合、クランプ素子Ｄ４が導通してＮ電位に近づく。
【００３０】
図１（ａ）に例示したインバータ回路１０は、フルブリッジインバータ部１１と短絡部１２とを組み合わせたＨＥＲＩＣ回路として構成されており、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６にはＳＪ−ＭＯＳＦＥＴが用いられている。ＳＪ−ＭＯＳＦＥＴは、オン抵抗が低い高効率のデバイスであるという優れた特徴がある一方で、寄生容量が大きいため共振によるサージ電圧が大きくなり、各デバイスに破損等の異常が発生する虞がある。しかしながら、上述のようにクランプ素子Ｄ３，Ｄ４が中点電位Ｍ１，Ｍ２の変動を抑制するため、クランプ素子Ｄ３，Ｄ４により、サージ電圧による影響を軽減することができる。従って、ＳＪ−ＭＯＳＦＥＴの特性を活かしながらも、デバイスへの悪影響を軽減することが可能となる。
【００３１】
次に、実施形態１において、クランプ素子Ｄ３，Ｄ４の導通方向の影響について説明する。図２は、インバータ回路１０が備える短絡部１２の一部を例示する回路図である。図２（ａ）及び図２（ｂ）は、インバータ回路１０の短絡部１２が備える整流素子Ｄ１、クランプ素子Ｄ４及びスイッチング素子Ｑ５を示している。図２（ａ）は、図１（ａ）に例示したように、整流素子Ｄ１のカソード側にクランプ素子Ｄ４のアノード側が接続された構成を示しており、図２（ｂ）は、整流素子Ｄ１のカソード側にクランプ素子Ｄ４のカソード側が接続された構成を示している。図２（ｂ）は、本発明に係る実施形態１のインバータ回路１０の変形例の一つである。
【００３２】
図２（ｂ）に例示するように構成した場合であっても、スイッチング素子Ｑ５と、整流素子Ｄ１との間の電位が大きく下がった場合は、クランプ素子Ｄ４にてクランプすることができる。しかしながら、図２（ｂ）に例示するようにインバータ回路１０を構成した場合には、スイッチング素子Ｑ５と、整流素子Ｄ１との間の電位が大きく上がった場合は、クランプ素子Ｄ４ではクランプすることができない。また、その場合、整流素子Ｄ１に対しても逆方向となるため、過大な電圧がスイッチング素子Ｑ５に印加されることになる。なお、整流素子Ｄ１のアノード側にクランプ素子Ｄ４のアノード側を接続するように構成した場合、スイッチング素子Ｑ５と、整流素子Ｄ１との間の電位が大きく上がったときには、クランプ素子Ｄ４にてクランプすることができるが、大きく下がったときには、クランプすることができない。よって、スイッチング素子Ｑ５と、整流素子Ｄ１との間の電位が正負のいずれの方向に振れた場合であっても、スイッチング素子Ｑ５を保護することが可能な図２（ａ）に例示する形態が好ましい。整流素子Ｄ２、クランプ素子Ｄ３及びスイッチング素子Ｑ６についても同様である。即ち、整流素子Ｄ２のアノード側にクランプ素子Ｄ３のカソード側に接続することで、印加される電圧の方向に関わらずスイッチング素子Ｑ６を保護することが可能である。なお、整流素子Ｄ２のアノード側にクランプ素子Ｄ３のアノード側を接続するようにした場合であっても、スイッチング素子Ｑ６と、整流素子Ｄ２との間の電位が大きく上がったときには、クランプ素子Ｄ３にてクランプすることができる。また、整流素子Ｄ２（又はＤ１）のカソード側にクランプ素子Ｄ３（又はＤ４）のカソード側を接続した場合、スイッチング素子Ｑ６（又はＱ５）と、整流素子Ｄ２（又はＤ１）との間の電位が大きく下がったときには、クランプ素子Ｄ３（又はＤ４）にてクランプすることができる。
【００３３】
＜実施形態２＞
図３は、インバータ回路を備えた電力変換装置の一例を示す回路図である。図３（ａ）は、本発明に係る実施形態２のインバータ回路２０を備えた電力変換装置２を示しており、図３（ｂ）は、比較用に従来のインバータ回路を備えた電力変換装置を示している。図３（ａ）に示す電力変換装置２は、インバータ回路２０と、インダクタＬ１，Ｌ２とを備え、インバータ回路２０にて変換した交流電圧をインダクタＬ１，Ｌ２を介して電力負荷２３へ出力する。
【００３４】
図３（ａ）に例示するインバータ回路２０は、フルブリッジインバータ部２１と、短絡部２２とを備えている。実施形態２の電力変換装置２及びインバータ回路２０において、短絡部２２以外の構成については、実施形態１と同様であるので、それらの構成については、実施形態１を参照するものとし、ここでは説明を省略する。
【００３５】
図３（ａ）に示すインバータ回路２０の短絡部２２は、フルブリッジインバータ部２１に接続された一対の電力線の間を、導通方向が逆方向となるようにドレイン側同士を接続した状態でスイッチング素子Ｑ５，Ｑ６が直列接続されている。また、スイッチング素子Ｑ５とスイッチング素子Ｑ６との間には、クランプ素子Ｄ３，Ｄ４が接続されている。クランプ素子Ｄ３は、スイッチング素子Ｑ５とスイッチング素子Ｑ６との間にアノード側が接続されており、カソード側は、フルブリッジインバータ部１１のスイッチング素子Ｑ１とスイッチング素子Ｑ２とに接続されている。クランプ素子Ｄ４は、スイッチング素子Ｑ５とスイッチング素子Ｑ６との間にカソード側が接続されており、アノード側は、フルブリッジインバータ部１１のスイッチング素子Ｑ３とスイッチング素子Ｑ４とに接続されている。
【００３６】
短絡部２２が備えるスイッチング素子Ｑ５，Ｑ６は、ＳＪ−ＭＯＳＦＥＴ等の半導体を用いて構成された半導体スイッチであり、それぞれ逆並列に還流ダイオードが組み込まれている。クランプ素子Ｄ３，Ｄ４は、ダイオード等の整流作用を有する素子を用いて構成される。
【００３７】
図３（ａ）及び（ｂ）を比較すると明らかなように、図３（ａ）に例示する本発明の実施形態２に係るインバータ回路２０は、クランプ素子Ｄ３，Ｄ４を備える点が従来のインバータ回路と異なっている。図３（ａ）において、入力電圧Ｖinの正側の電位をＰ（図中上側），負側の電位をＮ（図中下側）とすると、スイッチング素子Ｑ５とスイッチング素子Ｑ６との間の中点電位Ｍ３がＰ電位より高くなった場合、クランプ素子Ｄ３が導通して、中点電位Ｍ３はＰ電位に近づく。また、中点電位Ｍ３がＮ電位より低くなった場合、クランプ素子Ｄ４が導通して、中点電位Ｍ３はＮ電位に近づく。
【００３８】
図３（ａ）に例示したインバータ回路２０は、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６としてＳＪ−ＭＯＳＦＥＴが用いられている。そして、上述のようにクランプ素子Ｄ３，Ｄ４が中点電位Ｍ３の変動を抑制するため、クランプ素子Ｄ３，Ｄ４により、サージ電圧による影響を軽減することができる。従って、ＳＪ−ＭＯＳＦＥＴの特性を活かしながらも、デバイスへの悪影響を軽減することが可能となる。
【００３９】
＜実験１＞
次に、上述した実施形態に係るインバータ回路について、シミュレーションテストとして、模擬的にサージ電圧を印加した実験の結果について説明する。実験１に係るシミュレーションテストとして、図３（ａ）を用いて説明したインバータ回路２０に対し、電圧の入力を開始した場合に生じる現象の確認を行った。実験１は、入力電圧（直流）：３７０Ｖdc、出力電圧（交流）：２０２Ｖac、定格出力：５．５ｋｗ、スイッチング周波数：２０ｋＨｚ、インダクタＬ１，Ｌ２：７００μＨという条件で実施した。なお、比較のため、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０とともに、図３（ｂ）に例示した従来のインバータ回路に対しても同様の条件で実験を実施した。
【００４０】
図４は、インバータ回路に対する実験結果を示すグラフである。図４（ａ）及び図４（ｂ）は、前述の条件で電圧入力を開始した場合において、スイッチング素子Ｑ６のドレイン−ソース間の電圧Ｖds6 の経時変化を示したグラフである。図４（ａ）及び図４（ｂ）では、横軸に時間［Ｔｉｍｅ］をとり、縦軸にドレイン−ソース間電圧Ｖds6 ［Ｖ］をとって、その関係を示している。なお、図４（ａ）は、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０についての電圧Ｖds6 の経時変化を示したものであり、図４（ｂ）は、図３（ｂ）に例示した従来のインバータ回路についての電圧Ｖds6 の経時変化を比較用に示したものである。
【００４１】
図４（ｂ）に示した従来のインバータ回路による実験１の結果では、スイッチング素子Ｑ６に電圧の印加が開始されるタイミングで、ドレイン−ソース間には、７００Ｖ程度の電圧Ｖds6 が印加されている。当実験で用いた各スイッチング素子の耐電圧は６５０Ｖであるので、同条件ではスイッチング素子の破損が生じる可能性がある。他方、図４（ａ）に示した本発明に係る実施形態２のインバータ回路２０による実験１の結果では、スイッチング素子Ｑ６に電圧の印加が開始されるタイミングで、ドレイン−ソース間に印加される電圧Ｖds6 は、耐電圧以下である６００Ｖ程度に抑えられている。また、リンギングの時間も、本発明に係る実施形態２のインバータ回路２０は、従来のインバータ回路より短縮されている。
【００４２】
図５は、インバータ回路に対する実験結果を示すグラフである。図５（ａ）は、図４（ａ）と同様のグラフであり、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０についての電圧Ｖds6 の経時変化を示している。図５（ｂ）は、前述の条件で電圧入力を開始した場合において、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０が備えるクランプ素子Ｄ３に流れる電流の経時変化を示したグラフである。図５（ｂ）では、横軸に時間［Ｔｉｍｅ］をとり、縦軸にクランプ素子Ｄ３に流れる電流Ｉd3をとって、その関係を示している。
【００４３】
図５（ａ）及び図５（ｂ）に示すように、スイッチング素子Ｑ６に印加された電圧Ｖds6 が急激に変化した時に、電流Ｉd3がクランプ素子Ｄ３を通過しており、電流Ｄd3は、急峻に立ち上がった後に小さくなっていることが確認される。
【００４４】
図６は、インバータ回路に対する実験の際に生じる状況を回路図上に示した模式図である。図６（ａ）及び図６（ｂ）は、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０に対する実験１の際に生じる電流の流れを、図５（ａ）及び図５（ｂ）に示したグラフに基づいて、インバータ回路１０の回路図の一部に重畳して示した模式図である。図６（ａ）は、スイッチング素子Ｑ６に破線で示す寄生容量が発生し、発生した寄生容量へ電流が流れ込む様子を示している。図６（ａ）に示すように寄生容量が発生すると、寄生容量に基づく共振によって、スイッチング素子Ｑ６に印加される電圧が過大となり、サージ電圧となる。そして、正方向に大きくなったサージ電圧により、スイッチング素子Ｑ６のドレイン側の電位が、入力電圧の正側の電位（図３（ａ）におけるＰ電位）より大きくなると、図６（ｂ）に示すようにクランプ素子Ｄ３が導通して、サージ電圧に基づく電流が入力側へ逆流する。従って、図５（ｂ）に示すような変化で電流Ｉd3が流れ、スイッチング素子Ｑ６に印加されたサージ電圧が抑制されたと推測される。
【００４５】
＜実験２＞
次に、実験２に係るシミュレーションテストとして、図１（ａ）を用いて説明したインバータ回路１０に対し、電圧の入力を開始した場合に生じる現象の確認を行った。実験２は、実験１と同様に、入力電圧（直流）：３７０Ｖdc、出力電圧（交流）：２０２Ｖac、定格出力：５．５ｋｗ、スイッチング周波数：２０ｋＨｚ、インダクタＬ１，Ｌ２：７００μＨという条件で実施した。
【００４６】
図７は、インバータ回路に対する実験結果を示すグラフである。図７は、前述の条件で電圧入力を開始した場合において、図１（ａ）に例示した本発明に係る実施形態１のインバータ回路１０が備えるスイッチング素子Ｑ６のドレイン−ソース間の電圧Ｖds6 の経時変化を示したグラフである。図７では、横軸に時間［Ｔｉｍｅ］をとり、縦軸にドレイン−ソース間電圧Ｖds6 ［Ｖ］をとって、その関係を示している。図７に示すように、実施形態１のインバータ回路１０では、スイッチング素子Ｑ６のドレイン−ソース間電圧Ｖds6 にサージ電圧及びリンギングがほとんど発生していないことを確認することができる。
【００４７】
図８は、インバータ回路に対する実験の際に生じる状況を回路図上に示した模式図である。図８（ａ）は、図１（ａ）に例示した本発明に係る実施形態１のインバータ回路１０に対する実験２の際に生じる電流の流れを、インバータ回路１０の回路図の一部に重畳して示している。図８（ｂ）は、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０に対する実験１の際に生じる電流の流れを、インバータ回路２０の回路図の一部に重畳して示している。
【００４８】
図８（ｂ）に示すスイッチング素子Ｑ６に内蔵された還流ダイオードを用いた場合であって、還流ダイオードの逆回復特性が十分でないとき、即ち逆回復電荷Ｑrrが大きいとき、スイッチング素子Ｑ６のドレイン−ソース間電圧Ｖds6 が上昇する。このためスイッチング素子Ｑ５に内蔵された還流ダイオードが非導通に変化する際に、スイッチング素子Ｑ６にリンギングが生じる虞がある。従って、実施形態２のインバータ回路２０を採用する際、高い逆回復特性を有する還流ダイオードが内蔵されたスイッチング素子を選択することが好ましく、これにより、リンギングを抑制することができる。
【００４９】
また、図８（ａ）に示すように逆回復特性に優れたＳｉＣダイオード等のダイオードを整流素子Ｄ２として用い、整流素子Ｄ２とスイッチング素子Ｑ６とを接続した場合には、スイッチング素子Ｑ６に内蔵された還流ダイオードの有無及び特性に関わらず、リンギングを抑制することができる。即ち、クランプ素子と、逆回復特性に優れた整流素子とを併用することにより、図７に示すようにサージ電圧及びリンギングがほとんど生じなくなるほどに抑制することができる。従って、内蔵された還流ダイオード特性が低いＳＪ−ＭＯＳＦＥＴをスイッチング素子として用いる場合には、実施形態１として例示したように、整流素子とスイッチング素子とを直列接続し、かつクランプ素子を接続することが好ましい。これにより、ＨＥＲＩＣ回路の循環部分における逆流を防止し、サージ電圧及びリンギングを十分に抑制することが可能となる。よって、ＳＪ−ＭＯＳＦＥＴを安定して使用することができ、インバータ回路の高効率化を実現することが可能となる。
【００５０】
＜他の実験＞
上述した実験１及び実験２以外にも、インバータ回路の構成を変形して同様の条件でシミュレーションテストを行ったので、それら他の実験の結果について説明する。図９は、実験に用いたインバータ回路を備える電力変換装置の概要を示す回路図である。図９に示した電力変換装置が備えるインバータ回路は、実施形態１及び実施形態２、並びに比較例として示したインバータ回路の短絡部の構成を包括的に示している。即ち、図９中に回路Ａとして示した短絡部の回路構成を除き、上述したインバータ回路は共通の構成である。以降の実験では、回路Ａとして示した短絡部の回路のみを示し、その実験結果について説明する。なお、他の実験に係るシミュレーションテストは、実施形態１に例示したインバータ回路１０及びその変形例について実験３−１、実験３−２及び実験３−３を行い、また、比較用の従来技術として比較１及び比較２を行った。
【００５１】
他の実験として、図１（ａ）に例示したインバータ回路１０の短絡部１２が備える整流素子Ｄ２の導通方向による影響を確認した。図１０及び図１１は、実験に用いたインバータ回路を示す回路図である。図１０は、本発明に係る実施形態１に例示したインバータ回路１０において、整流素子の導通方向を変更した変形例の回路Ａの構成を示している。図１０（ａ）は、シミュレーションテストとして行った実験３−１についての回路Ａを示しており、図１（ａ）に例示した実施形態１のインバータ回路１０と同様の形態である。図１０（ｂ）は、シミュレーションテストとして行った実験３−２についての回路Ａを示しており、実験３−１の回路Ａにおいて、整流素子Ｄ１とスイッチング素子Ｑ５との位置を入れ替えたものであり、整流素子Ｄ１のカソード側にクランプ素子Ｄ４のカソード側を接続した形態である。図１０（ｃ）は、シミュレーションテストとして行った実験３−３についての回路Ａを示しており、実験３−１の回路Ａにおいて、整流素子Ｄ２とスイッチング素子Ｑ６との位置を入れ替え、整流素子Ｄ２のカソード側にクランプ素子Ｄ３のアノード側を接続し、さらに整流素子Ｄ１の導通方向を逆向きにして、整流素子Ｄ１のカソード側にクランプ素子Ｄ４のカソード側を接続した形態である。図１１は、比較のために行ったクランプ素子Ｄ３，Ｄ４を備えていない従来技術についてのシミュレーションテストにおける回路Ａの構成を示している。図１１（ａ）は、比較１についての回路Ａを示しており、スイッチング素子Ｑ５，Ｑ６のソース側に整流素子Ｄ１，Ｄ２のアノード側を接続した形態である。図１１（ｂ）は、比較２についての回路Ａを示しており、スイッチング素子Ｑ５，Ｑ６のドレイン側に整流素子Ｄ１，Ｄ２のカソード側を接続した形態である。
【００５２】
図１２乃至図１４は、インバータ回路に対する実験結果を示すグラフである。図１２（ａ）、（ｂ）及び（ｃ）は、実験３−１、実験３−２及び実験３−３について、スイッチング素子Ｑ５のドレイン−ソース間に印加された電圧Ｖds5 の経時変化を示している。図１３（ａ）、（ｂ）及び（ｃ）は、実験３−１、実験３−２及び実験３−３について、スイッチング素子Ｑ６のドレイン−ソース間に印加された電圧Ｖds6 の経時変化を示している。図１４（ａ）及び（ｂ）は、比較１及び比較２について、スイッチング素子Ｑ６のドレイン−ソース間に印加された電圧Ｖds6 の経時変化を示している。図１２乃至図１４に示すそれぞれのグラフは、横軸に時間［Ｔｉｍｅ］をとり、縦軸にドレイン−ソース間の電圧Ｖds5 ［Ｖ］又は電圧Ｖds6 ［Ｖ］をとって、その関係を示している。ただし、電圧Ｖds5 及び電圧Ｖds6 の変化の全体を把握することができるように、縦軸方向のスケールを変化幅に応じて設定している。クランプ素子Ｄ３，Ｄ４を備えていない従来技術に係る比較１及び比較２と比べ、本発明に係る実験３−１乃至実験３−３は、スイッチング素子Ｑ６のドレイン−ソース間電圧Ｖds6 のサージ電圧及びリンギングが抑制されている。また、実験３−１は、実験３−２，３−３と比較してもスイッチング素子Ｑ５及びスイッチング素子Ｑ６に対するサージ電圧及びリンギングが抑制されている。以上のように、整流素子のアノード側に対してクランプ素子のカソード側を接続し、整流素子のカソード側に対してクランプ素子のアノード側を接続することにより、即ち整流素子及びクランプ素子の異なる極同士を接続することにより、電圧が著しく高くなった場合でも低くなった場合でも、整流素子又はクランプ素子が導通するので、サージ電圧及びリンギングを抑制することができる。
【００５３】
図１５は、実験に用いたインバータ回路を示す回路図である。図１５（ａ）は、シミュレーションテストとして行った実験４についての回路Ａを示しており、図３（ａ）に例示した本発明に係る実施形態２のインバータ回路２０と同様の形態である。図１５（ｂ）は、比較３についての回路Ａを示しており、図３（ｂ）に示した従来のインバータ回路と同様の形態である。
【００５４】
図１６及び図１７は、インバータ回路に対する実験結果を示すグラフである。図１６（ａ）は、実験４について、スイッチング素子Ｑ５のドレイン−ソース間に印加された電圧Ｖds5 の経時変化を示している。図１６（ｂ）は、実験４について、スイッチング素子Ｑ６のドレイン−ソース間に印加された電圧Ｖds6 の経時変化を示している。図１７（ａ）は、比較３について、スイッチング素子Ｑ５のドレイン−ソース間に印加された電圧Ｖds5 の経時変化を示している。図１７（ｂ）は、比較３について、スイッチング素子Ｑ６のドレイン−ソース間に印加された電圧Ｖds6 の経時変化を示している。図１６及び図１７に示すそれぞれのグラフは、横軸に時間［Ｔｉｍｅ］をとり、縦軸にドレイン−ソース間の電圧Ｖds5 ［Ｖ］又は電圧Ｖds6 ［Ｖ］をとって、その関係を示している。図１６及び図１７に示すように、クランプ素子Ｄ３，Ｄ４を備えていない従来技術に係る比較３と比べ、本発明に係る実験４は、スイッチング素子Ｑ５のドレイン−ソース間電圧Ｖds5 及びスイッチング素子Ｑ６のドレイン−ソース間電圧Ｖds6 の両方ともサージ電圧及びリンギングが抑制されている。
【００５５】
本発明は、以上説明した実施形態に限定されるものではなく、他のいろいろな形態で実施することが可能である。そのため、上述した実施形態はあらゆる点で単なる例示にすぎず、限定的に解釈してはならない。本発明の範囲は請求の範囲によって示すものであって、明細書本文には、なんら拘束されない。さらに、請求の範囲の均等範囲に属する変形や変更は、全て本発明の範囲内のものである。
【００５６】
例えば、前記実施形態では、スイッチング素子として、還流ダイオードを内蔵したＳＪ−ＭＯＳＦＥＴを用いる形態を示したが、本発明はこれに限らず、通常のＭＯＳＦＥＴであっても良い等、様々な形態に展開することが可能である。
【００５７】
また、前記実施形態では、クランプ素子の他端をフルブリッジインバータ部に接続する形態を示したが、フルブリッジインバータ部以外の適当な電位に接続する等、様々な形態に展開することが可能である。
【００５８】
さらに、前記実施形態では、太陽光発電システムに適用する形態を示したが、本発明はこれに限らず、直流を交流に変換する車載インバータ等の様々なインバータに適用することが可能である。
【符号の説明】
【００５９】
１，２        電力変換装置
１０，２０    インバータ回路
１１，２１    フルブリッジインバータ部
１２，２２    短絡部
Ｑ１，Ｑ２，Ｑ３，Ｑ４  スイッチング素子
Ｄ１，Ｄ２              整流素子
Ｄ３，Ｄ４              クランプ素子
Ｌ１，Ｌ２              インダクタ
【図１】
0006550972.tif 000002
【図２】
0006550972.tif 000003
【図３】
0006550972.tif 000004
【図４】
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【図５】
0006550972.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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