(57)【特許請求の範囲】
【請求項１】
少なくとも１つの入力無線周波数パルスを受けるよう、且つ、該少なくとも１つの入力無線周波数パルスに少なくとも１つの時間遅延を適用することに応答して、時間遅延されたアナログ出力信号を生成するよう構成される複数のアナログプログラム可能遅延モジュールと、
前記時間遅延されたアナログ出力信号を電子アナログメモリシステムの出力部へ選択的に供給するよう構成されるスイッチングモジュールと、
前記少なくとも１つの入力無線周波数パルスの少なくとも１つの振幅を決定するよう、且つ、該少なくとも１つの振幅が振幅閾を超えることに応答して、前記スイッチングモジュールを制御して前記時間遅延されたアナログ出力信号を前記出力部へ供給するよう構成される活動検出器モジュールと
を有し、
前記活動検出器モジュールは、
フーリエ変換アルゴリズムを実行することに応答して、前記少なくとも１つの入力無線周波数パルスを複数の個別周波数帯域信号に分けるよう構成されるフーリエ変換ユニットと、
夫々の周波数帯域信号の振幅を決定し、少なくとも１つの周波数帯域信号の振幅が各々の振幅閾を超えることに応答して、前記各々の信号経路のうちの少なくとも１つを選択するよう前記スイッチングモジュールを制御するスイッチ制御信号を生成する振幅検出器ユニットと
を有し、前記複数のアナログプログラム可能遅延モジュールの夫々は、
各自のクロック周期遅延信号を生成するよう構成される少なくとも１つのタイミング回路と、
前記クロック周期遅延信号を前記少なくとも１つの入力無線周波数パルスに選択的に適用するよう構成される少なくとも１つのスイッチと
を有する、電子アナログメモリシステム。
【請求項２】
前記複数のアナログプログラム可能遅延モジュールの夫々は、各々の信号経路へ供給される各々の時間遅延されたアナログ出力信号を生成する、
請求項１に記載の電子アナログメモリシステム。
【請求項３】
第１の時間遅延されたアナログ出力信号は、第１のアナログプログラム可能遅延モジュールを介して第１の時間遅延を有してプログラムされ、第２の時間遅延されたアナログ出力信号は、第２のアナログプログラム可能遅延モジュールを介して第２の時間遅延を有してプログラムされ、前記第２の時間遅延は前記第１の時間遅延とは異なる、
請求項２に記載の電子アナログメモリシステム。
【請求項４】
前記第１の時間遅延及び前記第２の時間遅延を設定するタイミング制御信号と、前記各々の振幅閾のうちの少なくとも１つを設定する閾制御信号とを生成するよう構成される制御モジュール
を更に有する請求項３に記載の電子アナログメモリシステム。
【請求項５】
前記少なくとも１つのタイミング回路は、
前記制御モジュールによって生成される電流制御信号に基づき電流信号を出力するよう構成されるプログラム可能電流源と、
ある期間の間前記電流信号を記憶し、該電流信号を増幅して前記クロック周期遅延信号を生成し、前記ある期間が経過した後に前記クロック周期遅延信号を前記少なくとも１つの入力無線周波数パルスに適用して、該少なくとも１つの入力無線周波数パルスが前記クロック周期遅延信号に従って各々の時間遅延を有してプログラムされるようにするよう、前記プログラム可能電流源と電気的に連通するサンプル・アンド・ホールド増幅器と
を有する、請求項４に記載の電子アナログメモリシステム。
【請求項６】
夫々のアナログプログラム可能遅延モジュールは、前記少なくとも１つの入力無線周波数パルスの少なくとも１つの信号特性を変更するよう構成される少なくとも１つの信号効果ユニットを有する、
請求項５に記載の電子アナログメモリシステム。
【請求項７】
前記制御モジュールは、振幅変調、補間時間遅延、及び位相シフトのうちの少なくとも１つを前記入力無線周波数パルスに適用するように前記少なくとも１つの信号効果ユニットを制御する、
請求項６に記載の電子アナログメモリシステム。
【請求項８】
前記プログラム可能電流源は、キャパシタへ接続されたゲートを有するトランジスタを含み、該トランジスタは、少なくとも２．０ＧＨｚの周波数を有する信号をスイッチングするよう構成される、
請求項７の電子アナログメモリシステム。
【請求項９】
少なくとも１つの時間遅延を有する少なくとも１つの入力無線周波数パルスを複製する方法であって、
前記少なくとも１つの入力無線周波数パルスを受け、該少なくとも１つの入力無線周波数パルスに少なくとも１つの時間遅延を適用することに応答して、時間遅延されたアナログ出力信号を生成し、
前記少なくとも１つの入力無線周波数パルスの少なくとも１つの振幅を決定し、
前記少なくとも１つの振幅が振幅閾を超えることに応答して、前記時間遅延されたアナログ出力信号を前記少なくとも１つの入力無線周波数パルスのソースへ選択的に送信し、
フーリエ変換アルゴリズムを実行することに応答して、前記少なくとも１つの入力無線周波数パルスを複数の個別周波数帯域信号に分け、
夫々の周波数帯域信号の振幅を決定し、
前記少なくとも１つの周波数帯域信号の振幅が各々の振幅閾を超えることに応答して、前記各々の信号経路のうちの少なくとも１つを選択するようスイッチングモジュールを制御するスイッチ制御信号を生成するステップ
を有し、前記少なくとも１つの入力無線周波数パルスを受け、該少なくとも１つの入力無線周波数パルスに少なくとも１つの時間遅延を適用することに応答して、時間遅延されたアナログ出力信号を生成する場合において、
各々のクロック周期遅延信号を生成し、
前記クロック周期遅延信号を前記少なくとも１つの入力無線周波数パルスに選択的に適用する、方法。
【請求項１０】
各々の信号経路への複数の時間遅延されたアナログ出力信号を生成する
ことを更に有する請求項９に記載の方法。
【請求項１１】
第１の時間遅延を有してプログラムされる第１の時間遅延されたアナログ出力信号と、第２の時間遅延を有してプログラムされる第２の時間遅延されたアナログ出力信号とを生成し、前記第２の時間遅延は前記第１の時間遅延とは異なる
ことを更に有する請求項１０に記載の方法。
【請求項１２】
前記第１の時間遅延及び前記第２の時間遅延を設定するタイミング制御信号を制御モジュールを介して生成し、前記各々の振幅閾のうちの少なくとも１つを設定する閾制御信号を前記制御モジュールを介して生成する
ことを更に有する請求項１１に記載の方法。
【請求項１３】
前記各々のクロック周期遅延信号のダイナミックレンジを制御する電流信号を生成し、
ある期間の間前記電流信号を記憶し、
前記ある期間が経過した後に前記クロック周期遅延信号を前記少なくとも１つの入力無線周波数パルスに適用して、該少なくとも１つの入力無線周波数パルスが前記クロック周期遅延信号に従って各々の時間遅延を有してプログラムされるようにする
ことを更に有する請求項１２に記載の方法。
【請求項１４】
前記少なくとも１つの入力無線周波数パルスの少なくとも１つの信号特性を変更する
ことを更に有する請求項１３に記載の方法。
【請求項１５】
前記少なくとも１つの信号特性は、前記入力無線周波数パルスの振幅変調、補間時間遅延、及び位相シフトである、
請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つの入力無線周波数パルスは、少なくとも２．０ＧＨｚの周波数を有する、
請求項１５に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
レーダー防衛システムは、対レーダー信号を生成するよう構成されるデジタル無線周波数（ＲＦ；radio  frequency）メモリ（ＤＲＦＭ；digital  RF  memory）ユニットを利用するレーダージャミングユニットを含む。典型的なＤＲＦＭユニットは、１つ以上の受信されたアナログレーダーパルスを等価なデジタル信号に変換するアナログ−デジタル（Ａ／Ｄ）変換器を利用する。従来のジャミングユニットは、複製されたデジタル信号をアナログ信号に逆変換する前に、複製されたデジタル信号に１つ以上の時間遅延をデジタルでプログラムするデジタル時間遅延ユニットを更に含む。時間遅延を有する複製された対レーダー信号は、次いで、レーダーパルスのソースへ返される。しかし、許容可能なダイナミックレンジを有する従来のＡ／Ｄ変換器は、約１ギガヘルツ（ＧＨｚ）幅よりも小さい信号を処理することに通常制限されている。更に、Ａ／Ｄ変換器によって実行される信号処理動作は、複製された信号がレーダーパルスのソースへ最終的に返される前に、追加の時間遅延を本質的に生じさせる。例えば、ＤＲＦＭユニットは、第１のレーダーパルスが受信される時点から対レーダー信号が出力される時点の間に、追加のパルス繰り返しインターバルを必要とする。
【発明の概要】
【０００２】
実施形態に従って、電子アナログメモリシステムは、少なくとも１つの入力無線周波数パルスを受けるよう構成される少なくとも１つのアナログプログラム可能遅延モジュールを含む。アナログプログラム可能遅延モジュールは、少なくとも１つの時間遅延を少なくとも１つの入力無線周波数パルスに適用することに応答して、時間遅延された出力信号を生成する。スイッチングモジュールは、時間遅延された出力信号を電子アナログメモリシステムの出力部へ選択的に供給するよう構成される。電子アナログメモリシステムは、少なくとも１つの入力無線周波数パルスの振幅を決定するよう構成される活動検出器モジュールを更に含む。活動検出器モジュールはまた、少なくとも１つの振幅が振幅閾を超えることに応答して、時間遅延された出力信号を出力部へ供給するようスイッチングモジュールを制御する。
【０００３】
他の実施形態に従って、少なくとも１つの時間遅延を有する少なくとも１つの入力無線周波数信号を複製する方法は、少なくとも１つの入力無線周波数パルスを受け、該少なくとも１つの入力無線周波数パルスに少なくとも１つの時間遅延を適用することに応答して、時間遅延された出力信号を生成することを有する。方法は、少なくとも１つの入力無線周波数パルスの少なくとも１つの振幅を決定することを更に有する。方法は、少なくとも１つの振幅が振幅閾を超えることに応答して、時間遅延された出力信号を少なくとも１つの入力無線周波数パルスのソースへ選択的に送信することを更に有する。
【０００４】
更なる特徴は、本発明の技術を通じて実現される。本発明の他の実施形態は、本願において記載され、そして、請求される発明の部分と見なされる。利点及び特徴による本発明のより良い理解のために、明細書及び図面を参照されたい。
【図面の簡単な説明】
【０００５】
本開示のより完全な理解のために、これより、添付の図面及び詳細な説明に関連して解釈される以下の簡単な説明が参照される。図面及び詳細な説明において、同じ参照符号は同じ部分を表す。
【０００６】
【図１】例となる実施形態に従うアナログＲＦメモリシステムのブロック図である。
【０００７】
【図２】例となる実施形態に従って、フーリエ変換アルゴリズムを実行するよう構成される電子フーリエ変換ユニットの概略を表す。
【０００８】
【図３】例となる実施形態に従って、時間遅延を生成するよう構成されるプログラム可能時間遅延モジュールを表す。
【０００９】
【図４】例となる実施形態に従って、プログラム可能時間遅延モジュールに含まれるプログラム可能電流源を表す。
【発明を実施するための形態】
【００１０】
図１を参照すると、アナログＲＦメモリシステム１００のブロック図が、例となる実施形態に従って表されている。アナログＲＦメモリシステム１００は、１つ以上の中間周波数（ＩＦ；intermediate  frequency）レーダーパルスを受信するレーダーパルス入力部１０１と、１つ以上の時間遅延を有してプログラムされる複製されたＩＦ信号を出力する信号出力部１０３とを含む。実施形態に従って、各々のＩＦレーダーパルスの実成分は、当業者によって理解されるように、アナログＲＦメモリシステム１００へ入力される。アナログＲＦメモリシステム１００は、Ａ／Ｄ変換器を使用することなしに、１つ以上の時間遅延を含む複製されたＩＦ信号を生成する。これに関連して、時間のかかる信号処理動作によって引き起こされる追加のパルス繰り返しインターバルは取り除かれる。更に、Ａ／Ｄ変換器によって引き起こされるダイナミックレンジの低減が回避され得る。追加のパルス繰り返しインターバルの除去は、ＩＦ出力信号が従来技術で知られているものよりも速く生成されるという思いがけない結果を達成する。少なくとも１つの実施形態に従って、例えば、アナログＲＦメモリシステムは、複製されたＩＦ信号が約５ナノ秒（ｎｓ）で生成され出力されるように、追加のパルス繰り返しインターバルを取り除く。
【００１１】
アナログＲＦメモリシステム１００は、複数のプログラム可能時間遅延（ＰＴＤ；programmable  time  delay）モジュール１０２、スイッチングモジュール１０４、活動検出器モジュール１０６、結合器モジュール１０８、及び制御モジュール１１０を含む。２つのＰＴＤモジュール１０２ａ、１０２ｂが示されているが、ＰＴＤモジュールの数は異なってよいことが認識される。例えば、アナログＲＦメモリシステム１００は、２つよりも多いＰＴＤモジュール（ｎ個のＰＤＴモジュール）、又はただ１つのＰＴＤモジュールを含んでよい。
【００１２】
夫々のＰＴＤモジュール１０２ａ、１０２ｂは、１つ以上のＩＦレーダーパルスを受信する入力部と、１つ以上の時間遅延を有してプログラムされる時間遅延された出力信号を各々の信号経路１１２ａ、１１２ｂへ供給する出力部とを含む。夫々のＰＤＴモジュール１０２ａ、１０２ｂは、Ａ／Ｄ変換器の使用なしで、時間遅延された出力信号を生成する。これに関して、時間のかかる信号処理動作によって引き起こされる追加のパルス繰り返しインターバルは取り除かれる。実施形態に従って、第１のＰＴＤモジュール１０２ａは、第１の時間遅延を有してプログラムされる第１の時間遅延された出力信号を生成し、第２のＰＤＴモジュール１０２ｂは、第１の時間遅延とは異なる第２の時間遅延を有してプログラムされる第２の時間遅延された出力信号を生成する。例えば、第２の時間遅延は、第１の時間よりも大きいか、又は小さくてよい。結合器１０８は、複数の異なった時間遅延を有してプログラムされる複製されたＩＦ信号を生成するよう第１及び第２の時間遅延を結合してよい。これに関して、出力ＩＦ信号は、最初は第１の時間遅延に従って繰り返され、次いでその後は第２の時間遅延に従って繰り返され得る。２つの遅延が上述されているが、ＩＦ出力信号は、その信号においてプログラムされる様々な異なった時間遅延に従って繰り返されてよいことが認識される。
【００１３】
夫々のＰＴＤモジュール１０２ａ、１０２ｂは、以下でより詳細に論じられるように、入力ＩＦレーダーパルスへ選択的に供給されるクロック周期に基づき固定時間値延伸号を生成する。複数の時間遅延（すなわち、クロック周期遅延）は、固定時間値延伸号の１つ以上を入力ＩＦレーダーパルスへ供給することに応答して、各々の時間遅延された出力信号内にプログラムされ得る。
【００１４】
スイッチングモジュール１０４は、夫々の信号経路１１２ａ、１１２ｂと結合器モジュール１０８との間に置かれる。スイッチングモジュール１０４はまた、活動検出器モジュール１０６と電気的に連通する。活動検出器モジュール１０６は、振幅検出器ユニット１１６と電気的に連通するフーリエ変換ユニット１１４を含む。フーリエ変換ユニット１１４は、フーリエ変換アルゴリズムを実行することに応答して入力ＩＦレーダーパルスを複数の周波数帯域信号に分け、夫々の周波数帯域信号を各々のチャネルへ供給する。フーリエ変換アルゴリズムは、制限なしに、高速フーリエ変換（ＦＦＴ；fast  Fourier  transform）又は離散フーリエ変換を含む。例えば、１０ＧＨｚの入力ＩＦレーダーパルスは、各々のチャネルへ供給される１０個の１ＧＨｚ信号に分けられ得る。振幅検出器ユニット１１６は、各々のチャネル上の信号の振幅を振幅閾と比較する。単一の振幅閾が全てのチャネルに割り当てられ得るか、あるいは、個別の振幅閾が夫々のチャネルに割り当てられ得る。実施形態に従って、振幅検出器ユニット１１６は、各々のチャネル上の信号の振幅が振幅閾を超える場合にスイッチ制御信号を生成する。振幅閾の１つ以上は、制御モジュール１１０から出力される閾制御信号に基づき動的にプログラムされ得る。
【００１５】
スイッチングモジュール１０４は、活動検出器モジュール１０６によって出力されたスイッチ制御信号に基づき、１つ以上の信号経路１１２ａ、１１２ｂを選択する。実施形態に従って、信号経路１１２ａ、１１２ｂは、振幅閾が変化するにつれて動的に有効及び無効にされ得る。結合器モジュール１０８は、スイッチングモジュール１０４によって選択された各々の信号経路１１２ａ、１１２ｂを介して、１つ以上の時間遅延された出力信号を受信する。実施形態に従って、結合器１０８は、１つ以上の時間遅延を有してプログラムされる複製されたＩＦ信号を生成するよう、夫々の時間遅延された出力信号を結合する。複製されたＩＦ信号は、次いで出力部１０３へ供給され、当業者によって理解されるように、ＩＦレーダーパルスのソースへ返される。
【００１６】
これより図２を参照すると、ＦＦＴアルゴリズムを実行するよう構成される電子フーリエ変換ユニット１１４の例となる実施形態が表されている。実施形態に従って、フーリエ変換ユニット１１４は‘ｎ’点ＦＦＴを実装する。なお、‘ｎ’の値は、所与のアプリケーション又は環境で望まれる周波数分解能によって設定される。フーリエ変換ユニット１１４は、シリアル−パラレル変換器モジュール２００、ＦＦＴ信号フローモジュール２０２、等化器モジュール２０４、パラレル−シリアル変換器モジュール２０６、及びクロック分割器２０８を含む。
【００１７】
シリアル−パラレル変換器２００は、複数のサンプル・アンド・ホールド増幅器（ＳＨＡ；sample-and-hold  amplifier）２１０ａを含む。クロック分割器２０８は、入力マスタクロック（ＣｌｋＮ＋１）の分割に基づき１つ以上のクロック信号（Ｃｌｋ１、Ｃｌｋ２、Ｃｌｋ３、・・・、ＣｌｋＮ）を生成する。ＳＨＡ２１０ａは、ＩＦレーダーパルスを、ＦＦＴアルゴリズムによって設定された各々の周波数分解能に対応する複数の個別信号に分けるシリアル−パラレル変換を実装する。個別信号は、次いで、ＦＦＴ信号フローモジュール２０２へ結合されている各々のチャネル２１２へ供給される。
【００１８】
ＦＦＴ信号フローモジュール２０２は、シリアル−パラレル変換器モジュール２００によって生成された個別信号に対応する周波数サンプルを出力する。ＦＦＴ信号フローモジュール２０２の出力は等化器モジュール２０４へ供給される。等化器モジュール２０４は、特定の周波数又は周波数帯域のエネルギを強化（例えば、押し上げ）及び／又は弱化（例えば、カット）するよう構成される。等化器モジュール２０４の出力はパラレル−シリアル変換器モジュール２０６へ供給される。パラレル−シリアル変換器モジュール２０６は複数のＳＨＡ２１０ｂを含む。ＳＨＡ２１０ｂは、クロック分割器２０８によって出力された入力マスタクロック（ＣｌｋＮ）の分割に基づき各々のクロック信号（Ｃｌｋ１、Ｃｌｋ２、Ｃｌｋ３、・・・、ＣｌｋＮ）を生成する。クロック信号は、上述されたのと同様にしてＳＨＡ２１０ｂを駆動する。これに関して、パラレル−シリアル変換器モジュール２０６は、チャネル２１２へ出力された信号の１つ以上を結合して、一定のストリーム出力を生成する。出力ストリームは振幅検出器ユニット１１６へ供給される。
【００１９】
これより図３を参照すると、入力ＩＲレーダーパルスにおいて時間遅延をプログラムするよう構成されるプログラム可能時間遅延モジュール１０２が、例となる実施形態に従って表されている。プログラム可能時間遅延モジュール１０２は、各々のスイッチ３０２を介してＩＦレーダーパルス入力部１０１へ選択的に接続される１つ以上のタイミング回路３００を含む。夫々のスイッチ３０２は、制御モジュール１１０から出力されたタイミングスイッチ制御信号に応答して有効及び／又は無効にされる。例えば、制御モジュール１１０は、レーダーパルス入力部１０１で受信された入力ＩＦレーダーパルスに適用（すなわち、プログラム）されるべき時間遅延を決定してよい。時間遅延は、ユーザによって制御モジュール１１０にプログラムされ得、且つ／あるいは、検出された外部シナリオに基づき制御モジュール１１０によって自動的に設定され得る。時間遅延を決定することに応答して、制御モジュール１１０は、各々のスイッチ３０２を有効及び／又は無効にする１つ以上のタイミングスイッチ制御信号を生成する。有効及び無効にされたスイッチ３０２の組み合わせは、各々の時間遅延モジュール１０２によって生成される時間遅延された出力信号においてプログラムされる全体の時間遅延を決定する。例えば、夫々のタイミング回路３００が９０ｎｓの時間遅延を生成する場合には、制御モジュールは、９０ｎｓの時間遅延を入力ＩＦレーダーパルスにプログラムするよう、各々のタイミング回路３００に対応する単一のスイッチ３０２を有効にすることができる。なお、制御モジュール１１０は、１８０ｎｓを入力ＩＦレーダーパルスにプログラムするよう２つのスイッチ３０２を有効にすることができる。
【００２０】
プログラム可能時間遅延モジュール１０２は、制御モジュール１１０によって制御される１つ以上の信号効果ユニット３０４を更に含む。夫々の信号効果ユニット３０４は、入力ＩＦレーダーパルスの１つ以上の信号特性に作用する加重係数を適用する。信号特性は、制限なしに、振幅変調、補間時間遅延（interpolated  time  delay）、及び位相シフトを含む。補間時間遅延は、タイミング回路３００によって提供される固定時間遅延への微調整として働く。実施形態に従って、重み（すなわち、数値係数）は、制御モジュール１１０を介してプログラムされ得る。制御モジュール１１０は、次いで、係数制御信号を各々の信号効果ユニット３０４へ出力する。信号効果ユニット３０４は、ＩＦレーダーパルスの対応する信号特性が変更されるように、プログラムされた係数を入力ＩＦレーダーパルスに適用（例えば、乗算）する。
【００２１】
夫々のタイミング回路３００は、ＳＨＡ３０８と電気的に連通する出力部を備えたプログラム可能電流源３０６を含む。夫々のＳＨＡ３０８は、クロック信号に基づき固定時間遅延を入力ＩＦレーダーパルスにプログラムするクロック周期遅延信号を出力する。別個のクロックユニットがクロック信号を各々のＳＨＡ３０８へ供給してよい。クロック周期遅延信号は、例えば１ｎｓクロック周期の固定時間遅延を有してよく、あるいは、互いに異なった固定時間遅延を有してよい。実施形態に従って、ＳＨＡ３０８は、高速スイッチング・フローティング・ゲートを含む回路として形成される。高速フローティング・ゲートは、例えば少なくとも２．０ＧＨｚの周波数を有する信号をスイッチングするよう構成される。なお、他の実施形態に従って、高速フローティング・ゲートは、例えば１００ＭＨｚを含む、２．０ＧＨｚに満たない周波数を有する信号をスイッチングすることができる。
【００２２】
プログラム可能電流源３０６はまた、制御モジュール１１０によって制御され得る。例えば、制御モジュール１１０は、夫々のプログラム可能電流源３０６への電流制御信号を生成するよう構成される。電流制御信号は、各々のＳＨＡ３０８へ供給される電流のレベル増大及び／又は低減して、各々のタイミング回路３００の信号対雑音比（ＳＮＲ）を調整する。これに関して、各々のタイミング回路３００の電力消費は制御され得、異なった帯域幅及び／又はダイナミックレンジが達成され得る。
【００２３】
これより図４を参照すると、プログラム可能時間遅延モジュール３００に含まれるプログラム可能電流源３０６が、例となる実施形態に従って表されている。プログラム可能電流源３０６は、高速スイッチング・フローティング・ゲート回路４００を含む。フローティング・ゲート回路４００は、例えば、キャパシタ４０４へ接続されているゲートを備えた高周波トランジスタ４０２として形成される。フローティング・ゲート回路４００は、例えば少なくとも２．０ＧＨｚの周波数を有する高周波信号をスイッチングするよう構成される。なお、他の実施形態に従って、フローティング・ゲート回路４００は、例えば１００ＭＨｚを含む、２．０ＧＨｚに満たない周波数を有する信号をスイッチングすることができる。高周波信号をスイッチングすることができないデジタルＡ／Ｄ変換器を利用する従来の（ＤＲＦＭ）ユニットと異なり、時間遅延モジュール３００に含まれるフローティング・ゲート回路４００は、Ａ／Ｄ変換器を含む従来のＤＲＦＭによって引き起こされる追加の時間遅延を招くことなしに、高周波ＩＦレーダーパルス及び無線周波数ＲＦ信号をスイッチングするよう構成される。
【００２４】
以下特許請求の範囲における全ての手段又はステップ及び機能要素の対応する構造、材料、動作、及び均等物は、具体的に請求されている他の請求されている要素と組み合わせて機能を実行する如何なる構造、材料、又は動作も含むよう意図される。本発明の記載は、例示及び説明のために提示されてきたが、包括的とも又は開示されている形態において本発明を限定するものとも意図されない。多くの変更及び変形は、本開示の適用範囲及び主旨から外れることなしに当業者に明らかだろう。実施形態は、本発明の原理及び実際の適用を最もよく説明するとともに、考えられている特定の使用に適した様々な変更による様々な実施形態について本発明を理解することを当業者に可能にするために、選択及び記載された。
【００２５】
本発明に対する好適な実施形態が記載されてきたが、当業者は、現在及び将来の両方において、続く特許請求の範囲の適用範囲内にある様々な改善及び拡張を行い得ることが理解されるだろう。それらの特許請求の範囲は、最初に記載された本発明の適切な保護を保つよう解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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