(57)【特許請求の範囲】
【請求項１】
多層誘電体層の一方面に信号導体が、他方面に接地導体が形成されてなる伝送線路であって、
前記多層誘電体層を構成する層間メタルおよび金属ビアから形成されたメタル構造体が、前記多層誘電体層内に配置されており、
前記メタル構造体は、電気的にはいずれにも接続されていない浮遊状態にある
ことを特徴とする伝送線路。
【請求項２】
請求項１に記載の伝送線路において、
前記メタル構造体は、前記多層誘電体層内であって、前記信号導体と前記接地導体との間に生じる電界に影響を与える位置に配置されていることを特徴とする伝送線路。
【請求項３】
請求項１または請求項２に記載の伝送線路において、
前記メタル構造体は、上面視において前記信号導体と対向する位置に配置されていることを特徴とする伝送線路。
【請求項４】
請求項１または請求項２に記載の伝送線路において、
前記メタル構造体は、上面視において前記信号導体の真下または前記信号導体と一部重なる位置に配置されていることを特徴とする伝送線路。
【請求項５】
請求項１〜請求項４のいずれかに記載の伝送線路において、
前記メタル構造体は、Ｉ型メタル構造体、Ｈ型メタル構造体、またはスクエア型メタル構造体、あるいはこれら構造体の組み合わせからなることを特徴とする伝送線路。
【請求項６】
請求項１〜請求項５のいずれかに記載の伝送線路において、
前記伝送線路は、全体として、マイクロストリップ線路、コプレーナ線路、またはカップラーからなることを特徴とする伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を用いた伝送線路に関する。
【背景技術】
【０００２】
従来、Ｓｉ−ＣＭＯＳプロセスをはじめとする半導体集積回路に関する様々な製造技術では、多層誘電体層に形成された金属配線を信号線路や電源線路に用いている。図７は、ＣＭＯＳプロセスを用いた一般的な多層配線構造を示す断面図である。ここでは、多層誘電体層として６層の金属配線層が積層されて、これら金属配線層に層間メタルＭ１〜Ｍ６や金属ビアＶｉａ１〜Ｖｉａ５が形成されている。通常、最上層の層間メタルＭ６の厚さが最も厚く、他の層の層間メタルＭ１〜Ｍ５は一定の間隔で積層された多層配線構造となっている。
【０００３】
このような多層配線構造を用い、高速・高周波信号の伝送用として、マイクロストリップ線路（ＭＳＬ：Microtrip Line）やコプレーナ導波路（CPW：Coplanar Waveguide）のような伝送線路を形成する。図８は、Ｓｉ−ＣＭＯＳプロセスを用いた一般的なＣＰＷの構成例であり、図８（ａ）は断面図、図８（ｂ）は斜視図、図８（ｃ）は平面図である。この構成例では、低損失化のため、最上層を信号線とコプレーナ接地面として用い、最下層の２層を、接地電流経路を形成する中間層バイアス線と電気的に結合するとともに、損失のあるシリコン基板に対しシールドとして用いている（非特許文献１）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"Millimeter-wave integrated circuit in 65-nm CMOS", IEEE Journal of Solid-State Circuit, Vol. 43, No. 9, 2008 (Sept.)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
伝送線路の最も重要で基本となるパラメータは特性インピーダンスであり、金属層の間の材料の誘電定数、金属層の間隔、金属構造体の形状やサイズ（信号線の幅、信号線と接地線との間の距離など）といった様々な独立したパラメータにより規定される。これらすべての独立パラメータは製造技術により得られるパラメータであり、かつ設計者の意向による設計にかなりの制限がある点で問題となる。例えば、金属配線の最大／最小サイズも製造技術によりパラメータの範囲は制限される。したがって、これらの条件に配慮して設計する必要がある。しかしながら、伝送線路や受動回路における設計の自由度は、実際、とても限定されている。そのため、パラメータの値を全く実現できない物理限界が存在する。
【０００６】
本発明はこのような課題を解決するためのものであり、実効的な誘電定数を調整でき、伝送線路やカップラーのような受動素子の設計の自由度を拡張できる伝送線路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
このような目的を達成するために、本発明にかかる伝送線路は、多層誘電体層の一方面に信号導体が、他方面に接地導体が形成されてなる伝送線路であって、前記多層誘電体層を構成する層間メタルおよび金属ビアから形成されたメタル構造体が、前記多層誘電体層内に配置されており、前記メタル構造体は、電気的にはいずれにも接続されていない浮遊状態にあるものである。
【０００８】
また、本発明にかかる上記伝送線路の一構成例は、前記メタル構造体が、前記多層誘電体層内であって、前記信号導体と前記接地導体との間に生じる電界に影響を与える位置に配置されているものである。
【０００９】
また、本発明にかかる上記伝送線路の一構成例は、前記メタル構造体が、上面視において前記信号導体と対向する位置に配置されているものである。
【００１０】
また、本発明にかかる上記伝送線路の一構成例は、前記メタル構造体が、上面視において前記信号導体の真下または前記信号導体と一部重なる位置に配置されているものである。
【００１２】
また、本発明にかかる上記伝送線路の一構成例は、前記メタル構造体が、Ｉ型メタル構造体、Ｈ型メタル構造体、またはスクエア型メタル構造体からなるものである。
【００１３】
また、本発明にかかる上記伝送線路の一構成例は、前記伝送線路が、全体として、マイクロストリップ線路、コプレーナ線路、またはカップラーからなるものである。
【発明の効果】
【００１４】
本発明によれば、メタル構造体が配置された領域の誘電率テンソルを、メタル構造体の形状や寸法により設計できるため、実効的な誘電定数を調整でき、伝送線路やカップラーのような受動素子の設計の自由度を拡張することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】Ｉ型メタル構造体を集積した伝送線路を示す断面図である。
【図２】Ｈ型メタル構造体を集積した伝送線路を示す断面図である。
【図３】スクエア型メタル構造体を集積した伝送線路を示す断面図である。
【図４】Ｉ型メタル構造体を集積した場合の特性インピーダンスの変化を示す説明図である。
【図５】Ｈ型メタル構造体を集積した場合の特性インピーダンスの変化を示す説明図である。
【図６】メタル構造体を集積した場合の伝送線路間のカップリング効率の変化を示す説明図である。
【図７】ＣＭＯＳプロセスを用いた一般的な多層配線構造を示す断面図である。
【図８】Ｓｉ−ＣＭＯＳプロセスを用いた一般的なＣＰＷの構成例である。
【発明を実施するための形態】
【００１６】
次に、本発明の一実施の形態について図面を参照して説明する。
［伝送線路］
まず、図１〜図３を参照して、本実施の形態にかかる伝送線路１０について説明する。図１は、Ｉ型メタル構造体を集積した伝送線路を示す断面図である。図２は、Ｈ型メタル構造体を集積した伝送線路を示す断面図である。図３は、スクエア型メタル構造体を集積した伝送線路を示す断面図である。なお、これら断面図はいずれも信号伝搬方向と直交する方向における断面図である。また、本実施の形態の各図において、紙面右側をｘ軸方向とし、紙面上側をｙ軸方向とし、紙面向こう側をｚ軸方向とする。
【００１７】
図１〜図３に示した伝送線路１０は、誘電体基板からなる多層誘電体層１１の底面に接地導体１２が形成され、多層誘電体層１１の上面に信号導体１３が形成されたマイクロストリップ線路である。
本実施の形態は、多層誘電体層１１を構成する層間メタルおよび金属ビアから形成された、Ｉ型メタル構造体、Ｈ型メタル構造体、スクエア型メタル構造体や、これら組み合わせ、さらにはこれらの一部を変形した構造からなるメタル構造体１４を、多層誘電体層１１内に、具体的には、多層誘電体層内１１であって、信号導体１３と接地導体１２との間に生じる電界に影響を与える位置に、配置したものである。
【００１８】
この場合、メタル構造体１４は、上面視（ｙ軸方向）において信号導体１３と対向する位置に配置してもよく、上面視において信号導体１３の真下または信号導体１３と一部重なる位置に配置してもよい。なお、メタル構造体１４は、電気的にはいずれにも接続されていない浮遊状態にある。
また、本発明を適用する伝送線路１０としては、マイクロストリップ線路に限定されるものではなく、コプレーナ線路やカップラーなどの他の受動素子であってもよい。
【００１９】
これにより、メタル構造体１４の寸法によって、伝送線路を構成する誘電体の実効的な誘電定数、すなわち次の式（１）に示す誘電率テンソルを調整することができる。したがって、伝送線路やカップラーのような受動素子の設計の自由度を大幅に拡張することが可能となる。
【数１】
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【００２０】
この際、図１に示すように、メタル構造体１４としてＩ型メタル構造体を用いた場合、εyはＩ型メタル構造体に誘起されるｙ軸方向の電気双極子により元々の誘電体基板の誘電率εbaseより高い誘電率を示す。一方で本構造においてｘ軸ならびにｚ軸方向に形成される電気双極子はｙ軸方向に比べて影響が小さいため、εxおよびεzは元々の誘電体基板が有する誘電率εbaseと等しい値となる。
【００２１】
また、図２に示すように、メタル構造体１４としてＨ型メタル構造体を用いた場合、εyはＨ型メタル構造体に誘起されるｘ軸方向の電気双極子により元々の誘電体基板の誘電率εbaseより高い誘電率を示す。一方で本構造においてｙ軸ならびにｚ軸方向に形成される電気双極子はｘ軸方向に比べて影響が小さいため、εyおよびεzは元々の誘電体基板が有する誘電率εbaseと等しい値となる。
【００２２】
また、図３に示すように、メタル構造体１４としてスクエア型メタル構造体を用いた場合、εxおよびεyはスクエア型メタル構造体に誘起されるｘ軸方向およびｙ軸方向の電気双極子により元々の誘電体基板の誘電率εbaseより高い誘電率を示す。一方で本構造においてｚ軸方向に形成される電気双極子はｘ軸およびｙ軸方向に比べて影響が小さいため、εz  は元々の誘電体基板が有する誘電率εbaseと等しい値となる。
【００２３】
図４は、Ｉ型メタル構造体を集積した場合の特性インピーダンスの変化を示す説明図である。この場合、マイクロストリップ線路を伝搬する信号の基板内における支配的な電界成分はｙ軸方向であり、コプレーナ線路を伝搬する信号の基板内における支配的な電界成分はｘ軸方向である。そのため、εyを大きくし、εxにはほとんど影響しないＩ型メタル構造体はマイクロストリップ線路の特性インピーダンスＺ0を低くし、コプレーナ線路の特性インピーダンスＺ0には影響を与えない。なお、特性インピーダンスＺ0を低くする効果はメタル構造体１４の密度が高いほど大きくなる。
【００２４】
図５は、Ｈ型メタル構造体を集積した場合の特性インピーダンスの変化を示す説明図である。この場合、εxを大きくし、εyにはほとんど影響しないＨ型メタル構造体はマイクロストリップ線路の特性インピーダンスＺ0には影響を与えず、コプレーナ線路の特性インピーダンスＺ0を低くする。なお、特性インピーダンスＺ0を低くする効果はメタル構造体１４の密度が高いほど大きくなる。
【００２５】
一方、スクエア型メタル構造体はεxおよびεyの両方を大きくするため、マイクロストリップ線路ならびにコプレーナ線路の特性インピーダンスＺ0を低くする。なお、特性インピーダンスＺ0を低くする効果はメタル構造体１４の密度が高いほど大きくなる。
【００２６】
図６は、メタル構造体を集積した場合の伝送線路間のカップリング効率の変化を示す説明図である。本発明を適用すれば２つ以上の伝送線路間のカップリング効率を、線路間の距離が一定であっても制御することも可能である。
【００２７】
図６（ａ）のメタル構造体がないものと比較して、図６（ｂ）に示すように、Ｉ型メタル構造体を集積した場合、εyが大きくなりεxは変化しないため、線路とグラウンド間の電気的な距離は短くなり、線路間の電気的な距離は変化しない。そのため、伝搬信号の電気力線は線路−グラウンド間に集中し、図６（ｄ）に示すように、伝送線路間のアイソレーションが良くなる。
【００２８】
一方で、図６（ｃ）に示すように、Ｈ型メタル構造体を集積した場合、εxが大きくなりεyは変化しないため、線路とグラウンド間の電気的な距離は変化せず、線路間の電気的な距離が短くなる。そのため、伝送線路間の電気力線が増加し、図６（ｄ）に示すように、伝送線路間のカップリング効率が増加する。
【００２９】
［本実施の形態の効果］
このように、本実施の形態は、多層誘電体層１１の上面または下面に信号導体１３と接地導体とが形成されてなる伝送線路１０において、多層誘電体層１１を構成する層間メタルおよび金属ビアから形成されたメタル構造体１４を、多層誘電体層１１内に配置したものである。
【００３０】
これにより、メタル構造体が配置された領域の誘電率テンソルを、メタル構造体の形状や寸法により設計できるため、実効的な誘電定数を調整できる。具体的には、ｘ方向の誘電率εxとｙ方向の誘電率εyの一方または両方を調整でき、伝送線路やカップラーのような受動素子の設計の自由度を拡張することが可能となる。
また、信号導体１３を含む伝送線路１０の寸法を一定としても伝送線路１０の特性インピーダンスを設計可能であり、また、２つの信号導体１３間距離が一定であっても、信号導体１３間のカップリングを強くしたり抑制したりすることができる。
【００３１】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【００３２】
１０…伝送線路、１１…多層誘電体層、１２…接地導体、１３…信号導体、１４…メタル構造体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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