(57)【特許請求の範囲】
【請求項１】
液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備え、
前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを１組のデータとして、前記１組以上のデータを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記１組のデータごとに、前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備え、
前記第１制御回路は、前記１組のデータごとに、前記外部マスタから順次入力される前記書き換えデータのワード数をカウントし、ライト／リード切替信号をライトモードとして、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データを前記ＳＲＡＭに順次書き込み、前記書き換えデータのワード数のカウント値が前記ＤＲＡＭのバーストアクセス時のバースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、前記ライト／リード切替信号をリードモードとすることを、前記外部マスタから前記終了データが入力されるまで繰り返し行い、
前記第２制御回路は、前記１組のデータごとに、前記ライト／リード切替信号がリードモードの場合において、前記ＳＲＡＭから前記終了データが読み出されない場合に、前記ＳＲＡＭから読み出される前記バースト長分の書き換えデータをＤＲＡＭライトデータとして、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込むことを、前記ＳＲＡＭから前記終了データが読み出されるまで繰り返し行い、前記ＳＲＡＭから前記終了データが読み出された場合に、最後の前記バースト長分の書き換えデータに続いて前記ＳＲＡＭから読み出される前記バースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる、最後の前記バースト長分の書き換えデータが書き込まれた前記ＤＲＡＭのアドレスに続く前記ＤＲＡＭのアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成し、前記バースト長分の前記ＤＲＡＭライトデータを、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込むものであることを特徴とする表示ムラ補正装置。
【請求項２】
前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
前記ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備える請求項１に記載の表示ムラ補正装置。
【請求項３】
前記第１制御回路は、さらに、前記外部マスタからＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データにデコードするＩ２Ｃインターフェイス回路を備え、
前記ＳＲＡＭライトデータ生成回路は、前記Ｉ２Ｃインターフェイス回路から入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換して前記ＳＲＡＭライトデータを生成するものであり、
前記ライトデータカウンタは、前記Ｉ２Ｃインターフェイス回路から順次入力される前記書き換えデータのワード数をカウントするものである請求項２に記載の表示ムラ補正装置。
【請求項４】
前記ライトデータカウンタは、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記ライトデータカウンタのカウント値をリセットするものである請求項２または３に記載の表示ムラ補正装置。
【請求項５】
前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備える請求項２〜４のいずれか１項に記載の表示ムラ補正装置。
【請求項６】
液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備え、
前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備え、
前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備え、
前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備えることを特徴とする表示ムラ補正装置。
【請求項７】
前記第１制御回路は、さらに、前記外部マスタからＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データにデコードするＩ２Ｃインターフェイス回路を備え、
前記ＳＲＡＭライトデータ生成回路は、前記Ｉ２Ｃインターフェイス回路から入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換して前記ＳＲＡＭライトデータを生成するものであり、
前記ライトデータカウンタは、前記Ｉ２Ｃインターフェイス回路から順次入力される前記書き換えデータのワード数をカウントするものである請求項６に記載の表示ムラ補正装置。
【請求項８】
前記ライトデータカウンタは、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記ライトデータカウンタのカウント値をリセットするものである請求項６または７に記載の表示ムラ補正装置。
【請求項９】
前記アドレス生成回路は、前記バーストアクセス時に、前記ＤＲＡＭアドレスを保持しておき、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記保持されたＤＲＡＭアドレスに、前記バースト長分の値を加算したものを新たなＤＲＡＭアドレスとして順次保持するものである請求項５〜８のいずれか１項に記載の表示ムラ補正装置。
【請求項１０】
前記ＳＲＡＭに書き込まれるＳＲＡＭライトデータの書き換えデータおよび終了データのいずれかのビットに、前記書き換えデータと前記終了データを区別するためのフラグが設定され、
前記データ分離回路は、前記フラグを使用して、前記書き換えデータと前記終了データを区別するものである請求項５〜９のいずれか１項に記載の表示ムラ補正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置に関するものである。
【背景技術】
【０００２】
液晶ディスプレイの液晶層の厚さが不均一なことや、液晶素子の動作特性のばらつきなどにより、液晶ディスプレイに表示される画像には表示ムラが発生する。この表示ムラを低減するために、特許文献１では、画面を適当なサイズの複数の領域に分割し、画面分割領域ごとに表示ムラを補正するための補正データを複数個のＬＵＴ（ルックアップテーブル）に分けて格納しておき、それぞれのＬＵＴに格納された補正データを用いて、画面分割領域ごとに表示ムラを補正する技術が提案されている。
【０００３】
しかしながら、画面分割領域ごとにＬＵＴを用意する特許文献１の技術では、補正データを格納するために必要なメモリ容量が大きいことから、必要なメモリ容量を減らし、効率的に表示ムラを低減する技術が特許文献２により提案されている。
【０００４】
特許文献２では、図８に示すように、特定の輝度レベルに対応する補正データが画像表示領域内の基準座標ごとに記憶されたテーブルを、複数の輝度レベル（図８の場合には３つの輝度レベル）について用意する。そして、入力画像データの輝度レベルに対応するテーブル間で基準座標毎に補正データを補間して補正テーブルを作り、補正テーブルの中から、入力画像データの位置の近傍にある補正データを用いて、入力画像データに対応する補正データを算出する。この補正データを入力画像データに加算することにより、表示ムラを低減させる。
【０００５】
また、液晶ディスプレイに表示される画像の表示ムラは、各々の液晶ディスプレイ毎に異なるため、製品として液晶ディスプレイを出荷する前に、各々の液晶ディスプレイについて補正データの調整が行われる。
【０００６】
補正データの調整を行う場合、例えば、均一な階調の画像データからなる１画面分のグレーの画像が液晶ディスプレイに表示され、この液晶ディスプレイに表示されたグレーの画像がカメラで撮影され、カメラで撮影された撮影画像の輝度値に基づいて、輝度ムラを低減するための補正データが生成される。こうして生成された補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、各々の液晶ディスプレイに最適な補正データが決定される。
【０００７】
また、近年では、液晶ディスプレイの高解像度化や、表示ムラの補正の精度を上げるために、テーブル数の増加、基準座標数の増加、さらに、輝度ムラだけではなく色ムラを補正するために、ＲＧＢ（赤緑青）独立に輝度ムラを補正するためのテーブルを用意することがある。この場合、補正データを格納するＬＵＴのメモリ容量が増加するため、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）を使用してＬＵＴを構成する必要性が出てきている。
【０００８】
図９は、従来の表示ムラ補正装置の構成を表す一例のブロック図である。同図に示す表示ムラ補正装置６０は、液晶ディスプレイに表示される画像の表示ムラを補正するための補正データをＤＲＡＭに格納するものであり、ＲＯＭ（リードオンリーメモリ）１２と、ＤＲＡＭ１４と、ＳＲＡＭ（スタティックランダムアクセスメモリ）１６と、ＬＵＴコントローラ６８と、ムラ補正回路２０とを備えている。
【０００９】
表示ムラ補正装置６０を搭載する液晶ディスプレイでは、電源投入後に、ＬＵＴコントローラ６８の制御により、点線（Ａ）で示すように、ＲＯＭ１２から１画面分の補正データが順次読み出され、ＤＲＡＭ１４へ順次格納される。
【００１０】
続いて、液晶ディスプレイに画像を表示する場合、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ６８の制御により、点線（Ｂ）で示すように、ＤＲＡＭ１４から処理対象の１ライン分の補正データが順次読み出され、ＳＲＡＭ１６へ順次書き込まれる。
続いて、ＬＵＴコントローラ６８の制御により、点線（Ｃ）で示すように、ＳＲＡＭ１６から処理対象の１ライン分の補正データが順次読み出され、ムラ補正回路２０により、ＳＲＡＭ１６から読み出された補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データが順次補正される。
補正後の画像データは液晶ディスプレイに入力され、液晶ディスプレイには、表示ムラが低減された画像が表示される。
【００１１】
一方、補正データを調整するために、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、ＰＣ（パーソナル・コンピュータ）等の外部マスタ２２から、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）規格のシリアルバスを経由して、ＤＲＡＭ１４に格納された補正データを書き換えるための書き換えデータが入力される。そして、ＬＵＴコントローラ６８の制御により、ＤＲＡＭ１４に格納された補正データが、外部マスタ２２から入力された書き換えデータに書き換えられる。
そして、書き換えられた補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、最適な補正データが決定される。
補正データの調整が終了した後、ＬＵＴコントローラ６８の制御により、ＤＲＡＭ１４から調整後の補正データが順次読み出され、新たなＲＯＭに順次書き込まれる。この新たなＲＯＭを備える表示ムラ補正装置６０が搭載された液晶ディスプレイが製品として出荷される。
【００１２】
従来の表示ムラ補正装置６０では、ＤＲＡＭ１４に格納された補正データを書き換える場合、Ｉ２Ｃ規格のシリアルバスによるデータの転送速度と、ＤＲＡＭ１４によるデータの転送速度が異なるため、データの送受信を行うためのバッファが必要になる。
【００１３】
また、ＤＲＡＭ１４に対して、ランダムアクセスや、任意のバースト長のバーストアクセスをする場合、例えば、Ｉ２Ｃ規格のシリアルバスの１ワードとＤＲＡＭ１４の１ワードのビット幅が異なるため、ＤＲＡＭ１４内の補正データのうち、書き換える必要の無い部分を上書きしないようにする必要がある。
【００１４】
さらに、Ｉ２Ｃ規格のシリアルバスを経由して入力される書き換えデータをＤＲＡＭ１４へ直接書き換える場合、長時間を要し、テストコストが増大するという問題がある。
例えば、液晶ディスプレイの解像度が、４Ｋ（４０００画素）×２Ｋ（２０００画素）であり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢで個別の補正データを使用する場合、ＤＲＡＭ１４に格納された全ての補正データを書き換えるために分単位の時間を要する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平３−１８８２２号公報
【特許文献２】特許第３６６１５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の第１の目的は、上記従来技術の問題点を解消し、外部マスタからＤＲＡＭに格納された補正データを書き換える場合の回路規模を削減することができる表示ムラ補正装置を提供することにある。
また、本発明の第２の目的は、上記第１の目的に加え、ＤＲＡＭに格納された補正データを書き換える場合に、ランダムアクセスや、任意のバースト長のバーストアクセスを可能とすることができる表示ムラ補正装置を提供することにある。
さらに、本発明の第３の目的は、上記第１および第２の目的に加え、ＤＲＡＭに格納された補正データを短時間で書き換えることができる表示ムラ補正装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明は、液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備え、
前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを１組のデータとして、前記１組以上のデータを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記１組のデータごとに、前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備え、
前記第１制御回路は、前記１組のデータごとに、前記外部マスタから順次入力される前記書き換えデータのワード数をカウントし、ライト／リード切替信号をライトモードとして、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データを前記ＳＲＡＭに順次書き込み、前記書き換えデータのワード数のカウント値が前記ＤＲＡＭのバーストアクセス時のバースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、前記ライト／リード切替信号をリードモードとすることを、前記外部マスタから前記終了データが入力されるまで繰り返し行い、
前記第２制御回路は、前記１組のデータごとに、前記ライト／リード切替信号がリードモードの場合において、前記ＳＲＡＭから前記終了データが読み出されない場合に、前記ＳＲＡＭから読み出される前記バースト長分の書き換えデータをＤＲＡＭライトデータとして、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込むことを、前記ＳＲＡＭから前記終了データが読み出されるまで繰り返し行い、前記ＳＲＡＭから前記終了データが読み出された場合に、最後の前記バースト長分の書き換えデータに続いて前記ＳＲＡＭから読み出される前記バースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる、最後の前記バースト長分の書き換えデータが書き込まれた前記ＤＲＡＭのアドレスに続く前記ＤＲＡＭのアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成し、前記バースト長分の前記ＤＲＡＭライトデータを、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込むものであることを特徴とする表示ムラ補正装置を提供するものである。
また、本発明は、液晶ディスプレイに表示される画像の表示ムラを補正する表示ムラ補正装置であって、
前記表示ムラを補正するための１画面分の補正データを格納するＤＲＡＭと、
処理対象のラインの処理が行われる前に、前記ＤＲＡＭから順次読み出される処理対象の１ライン分の補正データを順次格納するＳＲＡＭと、
前記ＳＲＡＭから読み出される補正データを用いて、前記液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するムラ補正回路と、
前記ＤＲＡＭに格納された補正データの書き換えを行う場合に、外部マスタから入力される書き換えデータを前記ＳＲＡＭに書き込み、前記ＳＲＡＭに書き込まれた書き換えデータを読み出して前記ＤＲＡＭに書き込むことにより、前記ＤＲＡＭに格納された補正データを、前記外部マスタから入力される書き換えデータに書き換える制御を行う制御回路とを備え、
前記制御回路は、
前記外部マスタから順次入力される、前記補正データの書き換えを行うＤＲＡＭの先頭アドレス、任意のワード数の前記書き換えデータ、および、前記書き換えデータの終了を表す終了データを前記ＳＲＡＭに順次書き込む制御、および、前記ＳＲＡＭに書き込まれた前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータ、および、前記終了データを順次読み出す制御を行う第１制御回路と、
前記ＳＲＡＭから順次読み出される書き換えデータを、前記ＳＲＡＭから読み出される前記ＤＲＡＭの先頭アドレスに対応する前記ＤＲＡＭのアドレスを先頭アドレスとして順次書き込む制御を、前記ＳＲＡＭから前記終了データが読み出されるまで行う第２制御回路とを備え、
前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備え、
前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備えることを特徴とする表示ムラ補正装置を提供する。
【００１９】
また、前記第１制御回路は、
前記外部マスタから順次入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換してＳＲＡＭライトデータを生成するＳＲＡＭライトデータ生成回路と、
前記ライト／リード切替信号がライトモードの場合に、前記ＳＲＡＭのＳＲＡＭライトアドレスを生成するライトアドレスカウンタと、
前記外部マスタから順次入力される前記書き換えデータのワード数をカウントするライトデータカウンタと、
前記ライトデータカウンタのカウント値が、前記ＤＲＡＭのバーストアクセス時のバースト長に到達していない場合に、ライトモードの前記ライト／リード切替信号を出力し、前記ライトデータカウンタのカウント値が前記バースト長に到達する毎に、および、前記外部マスタから前記終了データが入力された場合に、リードモードの前記ライト／リード切替信号を出力するＳＲＡＭ制御回路と、
前記ライト／リード切替信号がリードモードの場合に、前記ＳＲＡＭのＳＲＡＭリードアドレスを生成するリードアドレスカウンタと、
前記ＳＲＡＭのＳＲＡＭアドレスとして、前記ライト／リード切替信号がライトモードの場合に前記ＳＲＡＭライトアドレスを出力し、前記ライト／リード切替信号がリードモードの場合に前記ＳＲＡＭリードアドレスを出力するマルチプレクサとを備えることが好ましい。
【００２０】
前記第１制御回路は、さらに、前記外部マスタからＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データにデコードするＩ２Ｃインターフェイス回路を備え、
前記ＳＲＡＭライトデータ生成回路は、前記Ｉ２Ｃインターフェイス回路から入力される前記ＤＲＡＭの先頭アドレス、前記任意のワード数の書き換えデータおよび前記終了データを前記ＳＲＡＭのデータの形式に変換して前記ＳＲＡＭライトデータを生成するものであり、
前記ライトデータカウンタは、前記Ｉ２Ｃインターフェイス回路から順次入力される前記書き換えデータのワード数をカウントするものであることが好ましい。
【００２１】
また、前記ライトデータカウンタは、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記ライトデータカウンタのカウント値をリセットするものであることが好ましい。
【００２２】
また、前記第２制御回路は、
前記ＳＲＡＭから読み出されるＳＲＡＭリードデータを、前記ＤＲＡＭの先頭アドレス、前記書き換えデータおよび前記終了データに分離するデータ分離回路と、
前記データ分離回路により分離されたＤＲＡＭの先頭アドレスを、前記ＤＲＡＭのアドレスの形式に変換してＤＲＡＭアドレスを生成するアドレス生成回路と、
前記データ分離回路により分離されたバースト長分の書き換えデータおよび終了データを、前記ＤＲＡＭのデータの形式に変換するバッファ回路と、
前記バッファ回路から終了データが入力されない場合に、前記バッファ回路から入力されるバースト長分の書き換えデータをＤＲＡＭライトデータとして出力し、前記バッファ回路から終了データが入力される場合に、前記バッファ回路から入力されるバースト長よりも少ないワード数分の書き換えデータと、前記バースト長よりも少ないワード数分の書き換えデータが書き込まれる前記ＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、前記バッファ回路から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成して前記バースト長分のＤＲＡＭライトデータを生成するＤＲＡＭライトデータ生成回路と、
前記ＤＲＡＭのＤＲＡＭアドレスからの前記ＤＲＡＭリードデータの読み出し、および、前記ＤＲＡＭのＤＲＡＭアドレスへの前記ＤＲＡＭライトデータの書き込みを制御するＤＲＡＭインターフェイス回路とを備えることが好ましい。
【００２３】
また、前記アドレス生成回路は、前記バーストアクセス時に、前記ＤＲＡＭアドレスを保持しておき、前記ＤＲＡＭのＤＲＡＭアドレスへのバースト長分の前記書き換えデータの書き込みが終了する毎に、前記保持されたＤＲＡＭアドレスに、前記バースト長分の値を加算したものを新たなＤＲＡＭアドレスとして順次保持するものであることが好ましい。
【００２４】
また、前記ＳＲＡＭに書き込まれるＳＲＡＭライトデータの書き換えデータおよび終了データのいずれかのビットに、前記書き換えデータと前記終了データを区別するためのフラグが設定され、
前記データ分離回路は、前記フラグを使用して、前記書き換えデータと前記終了データを区別するものであることが好ましい。
【発明の効果】
【００２５】
本発明では、ＤＲＡＭに格納された補正データの書き換えを行う場合、ＳＲＡＭをデータの送受信を行うためのバッファとして使用し、外部ホストから転送されたデータをＳＲＡＭに一時的に書き込む。これにより、本発明によれば、補正データの書き換えを行う場合に必要となるバッファ分の回路規模を削減することができる。
【００２６】
また、本発明では、書き換えデータのワード数がバースト長よりも少ない場合に、このバースト長よりも少ないワード数分の書き換えデータと、この書き換えデータが書き込まれるＤＲＡＭのＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータのうち、書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータとを合成してバースト長分のＤＲＡＭライトデータを生成する。これにより、本発明によれば、意図しないＤＲＡＭ中の補正データの上書きを防ぎ、外部マスタから、ＤＲＡＭに格納された補正データを、任意のデータ長の書き換えデータで書き換えることができる。
【００２７】
また、本発明では、外部マスタから入力される書き換えデータを、ＤＲＡＭよりも高速なＳＲＡＭへ一時的に書き込んだ後、ＳＲＡＭから読み出した書き換えデータをＤＲＡＭへ書き込むように制御する。これにより、本発明によれば、従来よりも、ＤＲＡＭに格納された補正データの書き換えに要する時間を大幅に短縮することができるため、液晶ディスプレイのテストコストを大幅に削減することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の表示ムラ補正装置の構成を表す一実施形態のブロック図である。
【図２】図１に示すＬＵＴコントローラの第１制御回路の構成を表す一例のブロック図である。
【図３】図１に示すＬＵＴコントローラの第２制御回路の構成を表す一例のブロック図である。
【図４】ＳＲＡＭに格納されるＳＲＡＭライトデータの形式を表す一例の概念図である。
【図５】ＤＲＡＭに格納された補正データの書き換えを行う場合の表示ムラ補正装置の動作を表す一例のタイミングチャートである。
【図６】図５に続く表示ムラ補正装置の動作を表すタイミングチャートである。
【図７】書き換えデータのワード数がバースト長よりも少ない場合の表示ムラ補正装置の動作を表す一例のタイミングチャートである。
【図８】従来の表示ムラ補正装置で用いられている補正テーブルの構成を表す一例の概念図である。
【図９】従来の表示ムラ補正装置の構成を表す一例のブロック図である。
【発明を実施するための形態】
【００２９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の表示ムラ補正装置を詳細に説明する。
【００３０】
図１は、本発明の表示ムラ補正装置の構成を表す一実施形態のブロック図である。同図に示す表示ムラ補正装置１０は、液晶ディスプレイに表示される画像の表示ムラを補正するための補正データをＤＲＡＭに格納するものであり、ＲＯＭ１２と、ＤＲＡＭ１４と、ＳＲＡＭ１６と、ＬＵＴコントローラ（本発明の制御回路）１８と、ムラ補正回路２０とを備えている。
【００３１】
ＲＯＭ１２は、表示ムラを補正するための１画面分の補正データを格納するものである。
本実施形態では、ＬＵＴとして、特許文献２の場合と同じように、特定の輝度レベルに対応する補正データが画像表示領域内の基準座標ごとに記憶されたテーブルが、複数の輝度レベルについて用意され、ＲＯＭ１２内に格納されている。
なお、どのような形式のＬＵＴを使用してもよい。また、ＲＯＭ１２は、各種の不揮発性メモリに置き換えることができる。
【００３２】
ＤＲＡＭ１４は、表示ムラ補正装置１０の電源投入後に、ＬＵＴコントローラ１８の制御により、ＲＯＭ１２から読み出される１画面分の補正データを格納するものである。
【００３３】
ＳＲＡＭ１６は、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ１８の制御により、ＤＲＡＭ１４から順次読み出される処理対象の１ライン分の補正データを順次格納するものである。
【００３４】
ムラ補正回路２０は、ＬＵＴコントローラ１８の制御により、ＳＲＡＭ１６から読み出される補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データを順次補正するものである。
【００３５】
ＬＵＴコントローラ１８は、ＬＵＴとしてＲＯＭ１２、ＤＲＡＭ１４およびＳＲＡＭ１６に格納された補正データの読み出しおよび書き込みを制御するものであり、ＲＯＭ１２から１画面分の補正データを読み出してＤＲＡＭ１４へ書き込む制御、ＤＲＡＭ１４から処理対象の１ライン分の補正データを順次読み出してＳＲＡＭ１６へ順次書き込む制御を行う。
【００３６】
また、ＬＵＴコントローラ１８は、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、外部マスタ２２から入力される書き換えデータをＳＲＡＭ１６に一時的に書き込み、ＳＲＡＭ１６に書き込まれた書き換えデータを読み出してＤＲＡＭ１４に書き込むことにより、ＤＲＡＭ１４に格納された補正データを、外部マスタ２２から入力される書き換えデータに書き換える制御を行う。
【００３７】
表示ムラ補正装置１０を搭載する液晶ディスプレイでは、電源投入後に、ＬＵＴコントローラ１８の制御により、点線（Ａ）で示すように、ＲＯＭ１２から１画面分の補正データが順次読み出され、ＤＲＡＭ１４へ順次書き込まれる。
このように、動作速度の遅いＲＯＭ１２からＲＯＭ１２よりも動作速度の速いＤＲＡＭ１４へ補正データを転送し、液晶ディスプレイに画像を表示させる場合に、ＤＲＡＭ１４から補正データを読み出すことにより、処理速度を向上させることができる。
【００３８】
続いて、液晶ディスプレイに画像を表示する場合、処理対象のラインの処理が行われる前に、ＬＵＴコントローラ１８の制御により、点線（Ｂ）で示すように、ＤＲＡＭ１４から処理対象の１ライン分の補正データが順次読み出され、ＳＲＡＭ１６へ順次書き込まれる。
このように、ＤＲＡＭ１４からＳＲＡＭ１６へ補正データを転送することにより、同様に、動作速度を向上させることができる。
続いて、ＬＵＴコントローラ１８の制御により、点線（Ｃ）で示すように、ＳＲＡＭ１６から処理対象の１ライン分の補正データが順次読み出され、ムラ補正回路２０により、ＳＲＡＭ１６から読み出された補正データを用いて、液晶ディスプレイに表示される画像の処理対象のラインの画像データが順次補正される。
補正後の画像データは液晶ディスプレイに入力され、液晶ディスプレイには、表示ムラが低減された画像が表示される。
【００３９】
一方、補正データを調整するために、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、補正データの書き換えを行うＤＲＡＭ１４の先頭アドレス、補正データを書き換える任意のワード数の書き換えデータ、および、書き換えデータの終了を表す終了データが、外部マスタ２２からＬＵＴコントローラ１８へ順次入力され、ＬＵＴコントローラ１８の制御により、これらのデータがＳＲＡＭ１６に順次書き込まれる。
【００４０】
その後、ＬＵＴコントローラ１８の制御により、ＳＲＡＭ１６からＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが順次読み出される。この場合、ＳＲＡＭ１６から順次読み出される書き換えデータが、ＳＲＡＭ１６から読み出されるＤＲＡＭ１４の先頭アドレスに対応するＤＲＡＭ１４のアドレスを先頭アドレスとして順次書き込まれることが、ＳＲＡＭ１６から終了データが読み出されるまで繰り返される。
【００４１】
そして、書き換えられた補正データを用いて、液晶ディスプレイに画像を表示させて確認することを何回か繰り返すことにより、最適な補正データが決定される。
補正データの調整が終了した後、ＬＵＴコントローラ１８の制御により、ＤＲＡＭ１４から調整後の補正データが順次読み出され、新たなＲＯＭに順次書き込まれる。この新たなＲＯＭを備える表示ムラ補正装置１０が搭載された液晶ディスプレイが製品として出荷される。
【００４２】
ここで、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、表示ムラ補正装置１０では正しい補正処理ができなくなるため、ムラ補正回路２０の動作が停止され、入力された画像データがそのまま出力される。
この時、画像の表示ムラを補正するために使用されるＳＲＡＭ１６は使用されないため、このＳＲＡＭ１６をデータの送受信を行うためのバッファとして使用し、外部マスタ２２から転送されたデータをＳＲＡＭ１６に一時的に書き込む。
これにより、ＤＲＡＭ１４に格納された補正データの書き換えを行う場合に必要となるバッファ分の回路規模を削減することができる。
【００４３】
また、表示ムラ補正装置１０では、ＬＵＴコントローラ１８が、外部マスタ２２から入力される書き換えデータを、ＤＲＡＭ１４よりも高速なＳＲＡＭ１６へ一時的に書き込んだ後、ＳＲＡＭ１６から読み出した書き換えデータをＤＲＡＭ１４へ書き込むように制御する。
これにより、表示ムラ補正装置１０は、従来の表示ムラ補正装置６０よりも、ＤＲＡＭ１４に格納された補正データの書き換えに要する時間を大幅に短縮することができる。
例えば、前述のように、液晶ディスプレイの解像度が、４Ｋ×２Ｋであり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢで個別の補正データを使用する場合、ＤＲＡＭ１４に格納された全ての補正データを秒単位で書き換えることができる。そのため、表示ムラ補正装置１０では、液晶ディスプレイのテストコストを大幅に削減することができる。
【００４４】
次に、ＬＵＴコントローラ１８の具体例を挙げて説明する。
【００４５】
図２および図３は、図１に示すＬＵＴコントローラの構成を表す一例のブロック図である。ＬＵＴコントローラ１８は、図２に示す第１制御回路２４と、図３に示す第２制御回路２６とを備えている。
【００４６】
第１制御回路２４は、外部マスタ２２から順次入力される、ＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データをＳＲＡＭ１６に順次書き込む制御、および、ＳＲＡＭ１６に書き込まれたＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データを順次読み出す制御を行うものであり、図２に示すように、Ｉ２Ｃインターフェイス（Ｉ／Ｆ）回路２８と、ＳＲＡＭライトデータ生成回路３０と、ライトアドレスカウンタ３２と、リードアドレスカウンタ３４と、マルチプレクサ３６と、ライトデータカウンタ３８と、ＳＲＡＭ制御回路４０とを備えている。
【００４７】
Ｉ２Ｃインターフェイス回路２８は、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して順次入力されるシリアルデータを、ＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データにデコードするものである。
【００４８】
なお、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由してデータが入力されることは必須ではなく、外部マスタ２２からデータを、Ｉ２Ｃ規格のシリアルバス以外のインターフェイスを介して入力してもよい。
【００４９】
ＳＲＡＭライトデータ生成回路３０は、Ｉ２Ｃインターフェイス回路２８から入力されるＤＲＡＭ１４の先頭アドレス、任意のワード数の書き換えデータおよび終了データをＳＲＡＭ１６のデータの形式に変換して、ＳＲＡＭ１６へ書き込まれるＳＲＡＭライトデータを生成するものである。
【００５０】
ライトアドレスカウンタ３２は、ライト／リード切替信号がライトモードの場合に、ＳＲＡＭライトデータが書き込まれるＳＲＡＭ１６のＳＲＡＭライトアドレスを生成するものである。
なお、ＳＲＡＭライトアドレスの生成方法は何ら限定されない。
【００５１】
リードアドレスカウンタ３４は、ライト／リード切替信号がリードモードの場合に、ＳＲＡＭリードデータが読み出されるＳＲＡＭ１６のＳＲＡＭリードアドレスを生成するものである。
なお、ＳＲＡＭリードアドレスの生成方法は何ら限定されない。
【００５２】
ライトデータカウンタ３８は、Ｉ２Ｃインターフェイス回路２８から順次入力される書き換えデータのワード数をカウントするものである。
ライトデータカウンタ３８は、書き換えデータのワード数をバースト長分だけカウントするものであり、ライトデータカウンタ３８のカウント値は、ＤＲＡＭ１４のＤＲＡＭアドレスへのバースト長分の書き換えデータの書き込みが終了する毎にリセットされる。
【００５３】
ＳＲＡＭ制御回路４０は、ＳＲＡＭ１６のＳＲＡＭライトアドレスにＳＲＡＭライトデータを書き込むライトモードと、ＳＲＡＭリードアドレスからＳＲＡＭリードデータを読み出すリードモードとを切り替えるライト／リード切替信号を生成するものである。
【００５４】
ＳＲＡＭ制御回路４０は、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバーストアクセス時のバースト長ｎに到達していない場合に、ライトモードのライト／リード切替信号を出力し、ライトデータカウンタ３８のカウント値がＤＲＡＭ１４のバースト長ｎに到達する毎に、および、Ｉ２Ｃインターフェイス回路２８から終了データが入力された場合に、リードモードのライト／リード切替信号を出力する。
【００５５】
マルチプレクサ３６は、ライト／リード切替信号に応じて、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスとを切り替え、ＳＲＡＭアドレスとして出力するものである。
【００５６】
ライト／リード切替信号がライトモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、ライトアドレスカウンタ３２から入力されるＳＲＡＭライトアドレスが出力され、ライト／リード切替信号がリードモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、リードアドレスカウンタ３４から入力されるＳＲＡＭリードアドレスが出力される。
【００５７】
続いて、第２制御回路２６は、ＳＲＡＭ１６から順次読み出される書き換えデータを、ＳＲＡＭ１６から読み出されるＤＲＡＭ１４の先頭アドレスに対応するＤＲＡＭ１４のアドレスを先頭アドレスとして順次書き込む制御を、ＳＲＡＭ１６から終了データが読み出されるまで行うものであり、図３に示すように、データ分離回路４２と、アドレス生成回路４４と、バッファ回路４６と、ＤＲＡＭライトデータ生成回路４８と、ＤＲＡＭインターフェイス（Ｉ／Ｆ）回路５０とを備えている。
【００５８】
データ分離回路４２は、ＳＲＡＭ１６から読み出されるＳＲＡＭリードデータを、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに分離するものである。
【００５９】
アドレス生成回路４４は、データ分離回路４２により分離されたＤＲＡＭ１４の先頭アドレスを、ＤＲＡＭ１４のアドレスの形式に変換して、ＤＲＡＭライトデータが書き込まれる、または、ＤＲＡＭリードデータが読み出されるＤＲＡＭアドレスを生成するものである。
【００６０】
バッファ回路４６は、データ分離回路４２により分離されたバースト長分の書き換えデータおよび終了データを、ＤＲＡＭ１４のデータの形式に変換するものである。
【００６１】
ＤＲＡＭライトデータ生成回路４８は、ＤＲＡＭ１４へ書き込むＤＲＡＭライトデータを生成するものである。
【００６２】
ＤＲＡＭインターフェイス回路５０は、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスからのＤＲＡＭリードデータの読み出し、および、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスへの、ＤＲＡＭライトデータ生成回路４８から入力されるＤＲＡＭライトデータの書き込みを制御するものである。
【００６３】
次に、表示ムラ補正装置１０において、ＤＲＡＭ１４に格納された補正データを、書き換えデータに書き換える場合の動作を、図５、図６および図７に示すタイミングチャートを参照しながら説明する。
【００６４】
本実施形態は、ＤＲＡＭ１４の先頭アドレスが２４ビット、補正データおよび書き換えデータが８ビット、バースト長がｎ、外部マスタ２２から入力される書き換えデータのワード数がｘの場合である。
【００６５】
また、液晶ディスプレイの解像度がＦＨＤ（フルハイビジョン）の１９２０画素×１０８０画素であり、基準座標が４画素×４画素毎に配置され、テーブル数が３、ＲＧＢ共通の補正データを使用するものとする。
この場合、ＬＵＴの水平方向のサイズ（基準座標の数）は４８１、垂直方向のサイズは２７１となる。ＤＲＡＭ１４には全ての補正データが格納されるため、その容量は、４８１×２７１×３（テーブル数）×８（補正データのビット幅）＝約３Ｍビット（メガビット）となる。また、ＳＲＡＭ１６には、各テーブルの１ライン分の補正データ、つまり、３つのテーブルの合計で３ライン分の補正データが一時的に格納されるため、その容量は、４８１×３×３（テーブル数）×８（補正データのビット幅）＝約３４Ｋビット（キロビット）となる。
【００６６】
ＤＲＡＭ１４に格納された補正データの書き換えを行う場合、図５および図６のタイミングチャートに示すように、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して、データの転送の開始を表す開始データ（Ｓ）、データの転送先を指定するデバイスアドレス、補正データの書き換えを行うＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータ、および、書き換えデータの終了を表す終了データ（Ｓ＿）が順次出力される（Ｉ２Ｃアクセス参照）。
【００６７】
なお、ＤＲＡＭ１４の２４ビットの先頭アドレスは、８ビットを１ワードとして、アドレス（Ｈ：上位ビット側の８ビット）、アドレス（Ｍ：中間の８ビット）およびアドレス（Ｌ：下位ビット側の８ビット）の３ワードに分けて外部マスタ２２から出力される。
【００６８】
表示ムラ補正装置１０では、外部マスタ２２から開始データが入力され、かつ、デバイスアドレスが表示ムラ補正装置１０を指定するものである場合、Ｉ２Ｃインターフェイス回路２８により、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して入力されるシリアルデータがデコードされ、ＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータおよび終了データがＩ２Ｃインターフェイス回路２８から順次出力される。
【００６９】
続いて、ＳＲＡＭライトデータ生成回路３０により、Ｉ２Ｃインターフェイス回路２８から入力されるＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが、ＳＲＡＭ１６のデータの形式に変換されてＳＲＡＭライトデータが生成される。
【００７０】
ここで、ＳＲＡＭライトデータの形式について一例を挙げて説明する。
【００７１】
図４は、ＳＲＡＭに格納されるＳＲＡＭライトデータの形式を表す一例の概念図である。同図に示すＳＲＡＭライトデータの縦方向は、ＳＲＡＭ１６のＳＲＡＭアドレスを、横方向は、ＳＲＡＭ１６の１ワードのビット幅が２４ビットであることを表している。
【００７２】
ＳＲＡＭアドレスＡ０には、ＤＲＡＭ１４の先頭アドレスが格納されている。
ＳＲＡＭアドレスＡ１〜Ａｎ、Ａｎ＋１〜Ａ２ｎ、…、Ａｘ−１、Ａｘには、ｘ個の書き換えデータ１〜ｎ、ｎ＋１〜２ｎ、…、ｘ−１、ｘが格納されている。書き換えデータ１〜ｎは、ＤＲＡＭ１４の先頭アドレスから書き込まれる１回目のバーストアクセス時のバースト長分の書き換えデータ、書き換えデータｎ＋１〜２ｎは、２回目のバーストアクセス時のバースト長分の書き換えデータである。
続くＳＲＡＭアドレスＡｘ＋１には、終了データが格納されている。
【００７３】
また、書き換えデータおよび終了データの最上位ビットには、書き換えデータと終了データを区別するためのフラグが設定されている。図示例の場合、フラグが“０”の場合には書き換えデータであり、“１”の場合には終了データであることを意味する。
これにより、フラグに応じて、ＳＲＡＭ１６から読み出されるデータが、書き換えデータなのか終了データなのかを判別することができる。
なお、フラグを格納するビットは、ＳＲＡＭ１６の１ワードのうちのどのビットに割り当てられていてもよい。
【００７４】
この例の場合、ＳＲＡＭアドレスＡｘ＋１に続くＳＲＡＭアドレスＡ０には、次のＤＲＡＭ１４の先頭アドレスが格納されている。図示省略しているが、これ以降には、書き換えデータおよび終了データが同様に格納されている。
このように、ＳＲＡＭ１６には、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データを１組として、１組以上のデータが順次格納されるとともに、格納されたデータが、格納された順序で順次読み出される。また、読み出されたデータが格納されていたアドレスには、新たなデータが順次書き込まれ、ＳＲＡＭ１６はリングバッファのように使用される。
【００７５】
続いて、ライトアドレスカウンタ３２により、ＳＲＡＭライトデータ生成回路３０から入力されるＳＲＡＭライトデータのワード数がカウントされてＳＲＡＭライトアドレスが生成される。
【００７６】
また、ライトデータカウンタ３８により、Ｉ２Ｃインターフェイス回路２８から順次入力される書き換えデータのワード数がカウントされる。
【００７７】
ここで、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバーストアクセス時のバースト長ｎに到達していない場合に、ＳＲＡＭ制御回路４０からは、ライトモードのライト／リード切替信号が出力される。
【００７８】
ライト／リード切替信号がライトモードの場合、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、ライトアドレスカウンタ３２から入力されるＳＲＡＭライトアドレスが出力される。そして、図５および図６のタイミングチャートに示すように、ＳＲＡＭライトデータ生成回路３０から出力されるＳＲＡＭライトデータ、つまり、ＤＲＡＭ１４の先頭アドレス、ｘワードの書き換えデータおよび終了データが、ＳＲＡＭ１６のＳＲＡＭアドレスに順次書き込まれる（ＳＲＡＭライトアクセス参照）。
【００７９】
一方、ライトデータカウンタ３８のカウント値がＤＲＡＭ１４のバースト長ｎに到達する毎に、および、Ｉ２Ｃインターフェイス回路２８から終了データが入力された場合に、ＳＲＡＭ制御回路４０からは、リードモードのライト／リード切替信号が出力される。
【００８０】
ライト／リード切替信号がリードモードの場合、リードアドレスカウンタ３４により、ＳＲＡＭライトアドレスの開始アドレスから、ＳＲＡＭ１６から１ワードのＳＲＡＭリードデータが読み出される毎に、１つずつインクリメント（アップカウント）されてＳＲＡＭリードアドレスが順次生成され、マルチプレクサ３６からは、ＳＲＡＭアドレスとして、リードアドレスカウンタ３４から入力されるＳＲＡＭリードアドレスが出力される。そして、図５および図６のタイミングチャートに示すように、ＳＲＡＭ１６のＳＲＡＭリードアドレスから、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データが順次読み出される（ＳＲＡＭリードアクセス参照）。
【００８１】
本実施形態の場合、ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバースト長ｎに１回目に到達した場合、ＤＲＡＭ１４の先頭アドレスが読み出され、続いて、バースト長分の書き換えデータが順次読み出される。
ライトデータカウンタ３８のカウント値が、ＤＲＡＭ１４のバースト長ｎに２回目以降に到達した場合、バースト長分の書き換えデータが順次読み出されることが、Ｉ２Ｃインターフェイス回路２８から終了データが出力されるまで繰り返し行われる。
また、Ｉ２Ｃインターフェイス回路２８から終了データが出力された場合、ＳＲＡＭ１６のＳＲＡＭリードアドレスから、バースト長分未満の書き換えデータおよび終了データが順次読み出される。
【００８２】
続いて、データ分離回路４２により、ＳＲＡＭ１６から読み出されたＳＲＡＭリードデータが、ＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに分離される。
データ分離回路４２は、例えば、前述のフラグを使用して、書き換えデータと終了データを区別する。つまり、フラグが“０”の場合には書き換えデータであり、“１”の場合には終了データであると区別することができる。
【００８３】
続いて、アドレス生成回路４４により、データ分離回路４２により分離されたＤＲＡＭ１４の先頭アドレスが、ＤＲＡＭ１４のアドレスの形式に変換されてＤＲＡＭアドレスが生成される（図５および図６のタイミングチャートのアドレス参照）。アドレス生成回路４４は、バーストアクセス時に、ＤＲＡＭ１４のアドレスの形式に変換されたＤＲＡＭアドレスを保持しておく。
【００８４】
また、バッファ回路４６により、データ分離回路４２により分離されたバースト長分の書き換えデータおよび終了データが、ＤＲＡＭ１４のデータの形式に変換される。
【００８５】
続いて、図５および図６のタイミングチャートに示すように、ＤＲＡＭライトデータ生成回路４８により、データ分離回路４２により分離された書き換えデータが書き込まれるＤＲＡＭ１４のＤＲＡＭアドレスからバースト長分のＤＲＡＭリードデータが読み出される（ＤＲＡＭリードアクセス参照）。
【００８６】
ここで、バッファ回路４６からＤＲＡＭライトデータ生成回路４８に終了データが入力されない場合、つまり、バースト長分の書き換えデータが入力される場合、ＤＲＡＭライトデータ生成回路４８により、ＤＲＡＭ１４から読み出されたＤＲＡＭリードデータが使用されることなく、バッファ回路４６から入力されるバースト長分の書き換えデータがＤＲＡＭライトデータとして順次出力される。
【００８７】
この場合、図５および図６のタイミングチャートに示すように、ＤＲＡＭインターフェイス回路５０の制御により、ＤＲＡＭライトデータ生成回路４８から入力されるバースト長分のＤＲＡＭライトデータが、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスを先頭アドレスとして順次書き込まれる（ＤＲＡＭライトアクセス参照）。
【００８８】
ＤＲＡＭ１４のＤＲＡＭアドレスへのバースト長分の書き換えデータの書き込みが終了する毎に、アドレス生成回路４４により、保持されたＤＲＡＭアドレスに、バースト長分の値ｎを加算したものが新たなＤＲＡＭアドレスとして順次保持される（図５および図６のタイミングチャートのアドレス参照）。また、ＤＲＡＭ１４へのバースト長分の書き換えデータの書き込みが終了する毎に、ライトデータカウンタ３８のカウント値がリセットされる。
【００８９】
上記のＳＲＡＭ１６からのＳＲＡＭリードデータの読み出し、および、ＤＲＡＭ１４へのＤＲＡＭライトデータの書き込みは、データ分離回路４２から終了データが出力されるまで繰り返される。
【００９０】
データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合、ＳＲＡＭ制御回路４０の制御により、ＳＲＡＭ１６からのＳＲＡＭリードデータの読み出しが停止される。
【００９１】
一方、バッファ回路４６からＤＲＡＭライトデータ生成回路４８に終了データが入力される場合、つまり、バッファ回路４６から入力される書き換えデータのワード数がバースト長ｎよりも少ない場合、図７のタイミングチャートに示すように、ＤＲＡＭライトデータ生成回路４８により、このバースト長ｎよりも少ないワード数分の書き換えデータ１、２、…、ｘと、この書き換えデータが書き込まれるＤＲＡＭ１４のＤＲＡＭアドレスから読み出されたバースト長分のＤＲＡＭリードデータ１、２、…、ｎのうち、バッファ回路４６から入力される書き換えデータの不足分に相当するワード数分のＤＲＡＭリードデータｘ＋１、ｘ＋２、…、ｎとが合成されてバースト長分のＤＲＡＭライトデータが生成される。
【００９２】
そして、同様に、ＤＲＡＭインターフェイス回路５０の制御により、ＤＲＡＭライトデータ生成回路４８から入力されるバースト長分のＤＲＡＭライトデータが、アドレス生成回路４４から入力されるＤＲＡＭ１４のＤＲＡＭアドレスを先頭アドレスとして順次書き込まれる。
【００９３】
これにより、意図しないＤＲＡＭ１４中の補正データの上書きを防ぎ、外部マスタ２２からＩ２Ｃ規格のシリアルバスを経由して、ＤＲＡＭ１４に格納された補正データを、任意のデータ長の書き換えデータで書き換えることができる。
【００９４】
続いて、データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合に、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスが一致しない場合、つまり、次のＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データがＳＲＡＭ１６に格納されている場合、次のＤＲＡＭ１４の先頭アドレス、書き換えデータおよび終了データに対して引き続き上記と同様の処理が行われる。
【００９５】
一方、データ分離回路４２からＳＲＡＭ制御回路４０に終了データが入力された場合に、ＳＲＡＭライトアドレスとＳＲＡＭリードアドレスが一致している場合、つまり、ＳＲＡＭ１６に格納された全てのＳＲＡＭライトデータが読み出された場合、ＤＲＡＭ１４に格納された補正データを、書き換えデータに書き換えるための処理を終了する。
【００９６】
なお、バーストアクセスを行う場合について説明したが、そのバースト長は何ら制限されない。また、表示ムラ補正装置１０は、ランダムアクセスを行う場合も、バーストアクセスを行う場合と同様に動作する。
【００９７】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【００９８】
１０、６０  表示ムラ補正装置
１２  ＲＯＭ
１４  ＤＲＡＭ
１６  ＳＲＡＭ
１８、６８  ＬＵＴコントローラ
２０  ムラ補正回路
２２  外部マスタ
２４  第１制御回路
２６  第２制御回路
２８  Ｉ２Ｃインターフェイス回路
３０  ＳＲＡＭライトデータ生成回路
３２  ライトアドレスカウンタ
３４  リードアドレスカウンタ
３６  マルチプレクサ
３８  ライトデータカウンタ
４０  ＳＲＡＭ制御回路
４２  データ分離回路
４４  アドレス生成回路
４６  バッファ回路
４８  ＤＲＡＭライトデータ生成回路
５０  ＤＲＡＭインターフェイス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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