(57)【特許請求の範囲】
【請求項１】
パワー・トランジスター（４０７）を動作させる集積化ハイサイド・ゲート・ドライバー構造（４１１）であって：
第１のウェル拡散層が形成される第１の極性の半導体材料を含む半導体基板（４２２）と、
第２の極性の半導体材料を含み、前記半導体基板（４２２）に接した外周壁を備えた前記第１のウェル拡散層（４３０）と、
前記第１のウェル拡散層（４３０）の内側に配列されて、第２のウェル拡散層の外周壁が前記第１のウェル拡散層（４３０）の内周壁に接するようにした、前記第１の極性の半導体材料を含む第２のウェル拡散層（４２９）と；
ハイサイド正電源電圧ポート、ハイサイド負電源電圧ポート（４１２）、ドライバー入力（４１４）、及びドライバー出力（４２５）を備えたゲート・ドライバー（４１１）であって、
前記ゲート・ドライバー（４１１）が、前記第２のウェル拡散層（４２９）内に配置されたトランジスター・ドライバー（４０１、４０３）を備え、前記トランジスター・ドライバー（４０１、４０３）の制御端子及び出力端子を前記ドライバー入力（４１４）と前記ドライバー出力（４２５）にそれぞれ結合するようにしたゲート・ドライバー（４１１）と、
前記第１のウェル拡散層（４３０）と前記ハイサイド負電源電圧ポートとの間の第１の電気的接続（４１２ａ）、及び前記第２のウェル拡散層（４２９）と前記ハイサイド負電源電圧ポートとの間の第２の電気的接続（４１２ａ）と、を備えた、集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項２】
前記第１のウェル拡散層（４３０）の外周壁が、水平な底壁部分（４２６、ＮＢＬ）に電気的に接続された第１及び第２の鉛直壁部分を備え；そして
前記第２のウェル拡散層（４２９）の外周壁が、水平な底壁部分（４２７、ＰＢＬ）に電気的に接続された第１及び第２の鉛直壁部分を備えた、請求項１に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項３】
前記第１のウェル拡散層（４３０）の前記水平な底壁部分（４２６、ＮＢＬ）が、Ｎ＋型極性又はＰ＋型極性の埋め込み層を備え、前記第２のウェル拡散層（４２９）の前記水平な底壁部分（４２７、ＰＢＬ）が、前記第１のウェル拡散層の前記埋め込み層とは反対の極性の埋め込み層を備えた、請求項２に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項４】
前記第２のウェル拡散層（４２９）の前記水平な底壁部分（４２７、ＰＢＬ）の上方に配置され、前記第２のウェル拡散層（４２９）の前記第１及び第２の鉛直壁部分の少なくとも一つに接している、第１のトランジスター・ボディ拡散層をさらに備えた、請求項２又は３に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項５】
前記ゲート・ドライバー（４１１）が：
前記第１のトランジスター・ボディ拡散層内に配置された第１のＭＯＳＦＥＴ（４０１）；及び
前記第２のウェル拡散層の前記第１又は第２の鉛直壁部分内に配置された、前記第１のＭＯＳＦＥＴ（４０１）とは反対の極性の第２のＭＯＳＦＥＴ（４０３）を備えた、請求項４に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項６】
前記第１のＭＯＳＦＥＴ（４０１）及び前記第２のＭＯＳＦＥＴ（４０３）が、前記ゲート・ドライバー（４１１）のハイサイド正及び負電源電圧ポートの間に直列に接続されており；そして
前記第１及び前記第２のＭＯＳＦＥＴ（４０１、４０３）の各ドレイン端子が、前記ドライバー出力（４２５）に接続されている、請求項５に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項７】
前記第１のウェル拡散層（４３０）内に配置されて前記ハイサイド負電源電圧ポートへの第１の電気的接続を確立する第１のウェルコンタクト；及び
前記第２のウェル拡散層（４２９）内に配置されて前記ハイサイド負電源電圧ポートへの第２の電気的接続を確立する第２のウェルコンタクトをさらに備えた、請求項１乃至６の何れか１項に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項８】
前記第１のウェル拡散層（４３０）に隣接して半導体基板（４２２）内に配置された、第２の極性の半導体材料を含む第３のウェル拡散層と、
前記第３のウェル拡散層の内側に配置された、第１の極性の半導体材料を含む第２のトランジスター・ボディ拡散層と、
前記第２のトランジスター・ボディ拡散層内に配置されたＬＤＭＯＳＦＥＴ（４０５）と、をさらに備えた、請求項１乃至７の何れか１項に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項９】
前記ＬＤＭＯＳＦＥＴ（４０５）のソース端子を前記ゲート・ドライバー（４１１）のハイサイド正電源電圧ポートに電気的に接続する電気配線をさらに備えた、請求項８に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項１０】
前記半導体基板（４２２）がＰ型エピタキシャル半導体基板を含む、請求項１乃至９の何れか１項に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）。
【請求項１１】
請求項１乃至１０の何れか１項に記載の集積化ハイサイド・ゲート・ドライバー構造（４１１）と、
前記ゲート・ドライバー（４１１）の前記ドライバー出力（４２５）に接続される制御端子を備えたパワー・トランジスター（３０７、４０７）と、
前記半導体基板（４２２）内に配置された浮遊電圧レギュレーターであって：Ｄ級アンプ出力段（３００）のハイサイドＤＣ電圧源に結合した正の電圧入力を備えた浮遊電圧レギュレーターと、
前記ゲート・ドライバー（４１１）の前記ハイサイド正電源電圧ポートに結合した安定化ＤＣ電圧出力（４０６）と、
前記ゲート・ドライバーの前記ハイサイド負電源電圧ポートと、前記浮遊電圧レギュレーターの基準電圧入力との間に結合したＤＣ電圧基準ジェネレーター（ＶＲＥＦ）と、を備えたＤ級アンプ出力段（３００）。
【請求項１２】
前記浮遊電圧レギュレーターが、前記正の電圧入力と安定化ＤＣ電圧出力（３０６、４０６）との間に結合した、ＬＤＮＭＯＳ又はＬＤＰＭＯＳトランジスター等のパス・トランジスター（３０５、４０５）を備えた、請求項１１に記載のＤ級アンプ出力段（３００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー・トランジスターを駆動する集積化ハイサイド・ゲート・ドライバー構造に関する。ハイサイド・ゲート・ドライバー構造は、第１の極性の半導体材料を含む半導体基板を備え、この基板中に、第２の極性の半導体材料を含む第１のウェル拡散層が形成される。第１のウェル拡散層の外壁は、半導体基板に接している。第２のウェル拡散層は、第１の極性の半導体材料を含み、第１のウェル拡散層の内側に配置されていて、第２のウェル拡散層の外周壁が、第１のウェル拡散層の内周壁に接するようになっている。集積化ハイサイド・ゲート・ドライバー構造はさらに、ハイサイド正電源電圧ポート、ハイサイド負電源電圧ポート、ドライバー入力、及びドライバー出力を備えたゲート・ドライバーを備えており、ゲート・ドライバーは、第２のウェル拡散層内に配置されたトランジスター・ドライバーを備えていて、トランジスター・ドライバーの制御端子、及びトランジスター・ドライバーの出力端子が、ドライバー入力及びドライバー出力にそれぞれ結合するようになっており；さらにこの集積化ハイサイド・ゲート・ドライバー構造は、第１のウェル拡散層とハイサイド負電源電圧ポートとの間の第１の電気的接続、及び第２のウェル拡散層とハイサイド負電源電圧ポートとの間の第２の電気的接続を備えている。
【背景技術】
【０００２】
集積化Ｄ級音響アンプは、登場から約１０年以上経ており、多くの有利な特徴、例えば高い出力変換効率、小さい寸法、低い発熱、及び良好な音質のために堅調に普及してきている。バイポーラーＣＭＯＳ及びＤＭＯＳ高電圧半導体のプロセスは、出力段の能動スイッチとして大きなＬＤＭＯＳデバイスを特徴とするこれらの集積化Ｄ級音響アンプを実装するための典型的な候補である。これらのＬＤＭＯＳトランジスターは、所与の出力抵抗となるようトランジスター寸法を最小限とするために、独立したハイサイド・デバイスであり、典型的にはＮＭＯＳ型である。バイポーラーＣＭＯＳ及びＤＭＯＳ高電圧半導体のプロセスは、１８０ｎｍ以下の最小寸法に進化し続けているので、ＬＤＭＯＳ能動スイッチに要求されるゲート駆動電圧は、約５Ｖの電圧レベルに達しようとしている。このゲート駆動電圧は、集積化ハイサイド・ゲート・ドライバー構造がゲート品質を維持するには超えるべきではなく、その理由は、ハイサイドＬＤＭＯＳトランジスターのゲート−ソース電圧が、問題のＬＤＭＯＳトランジスターの酸化膜電圧の範囲に適合した電圧範囲、例えば上記の約５Ｖに常に制限されるものとされているからである。正確度がこのように要求されるせいで、適切なＤＣ電源電圧、すなわちハイサイド正電源電圧を、ハイサイドＬＤＭＯＳトランジスターを駆動する集積化ハイサイド・ゲート・ドライバー構造に提供することが煩雑になる。従来、ハイサイドＬＤＭＯＳトランジスターが供給するゲート−ソース電圧の正確度及び安定性を解決するには、ハイサイドＬＤＭＯＳトランジスターすべてのゲート・ドライバーのＤＣ電源電圧用に外部ブートストラップキャパシターが使用されてきた。
【０００３】
しかしながら、そのような外部キャパシターにより、部品及び組み立てのコストが集積化Ｄ級音響アンプに上乗せされ、その程度は、多くのタイプの応用、例えば大音量の民生用音響システムに適用するには許容できないものである。さらに悪いことには、典型的なＤ級音響アンプは、多くのハイサイド・パワー・トランジスター、それに付随するハイサイド・ゲート・ドライバー構造、又は例えばマルチレベルＰＷＭアンプのＨブリッジ出力段にそれぞれ外部キャパシターを必要とする回路を備えていることである。その結果、ハイサイド・ゲート・ドライバー用のハイサイド正電源電圧を安定化させる外部キャパシターのいらない、新規のハイサイド・ゲート・ドライバー構造及びハイサイドＬＤＭＯＳトランジスターを正確に駆動する回路、並びにその他のタイプのハイサイド・パワー・トランジスターが大いに望まれている。
【０００４】
このことは、さらなる埋め込み半導体層を持つ新規タイプの二重接合分離ウェル構造を備えた本ハイサイド・ゲート・ドライバー構造により完遂される。本ハイサイド・ゲート・ドライバー構造により、ハイサイド・ゲート・ドライバーのハイサイド正ＤＣ電源電圧における半導体基板容量に対する寄生ウェル構造が省略され、これにより、上に考察した従来の外部ブートストラップキャパシターが省略される。
【発明の概要】
【０００５】
発明の第１の態様は、パワー・トランジスターを駆動する集積化ハイサイド・ゲート・ドライバー構造に関する。このハイサイド・ゲート・ドライバー構造は、第１の極性の半導体材料を含む半導体基板を備えており、この基板中に、第２の極性の半導体材料を含む第１のウェル拡散層が形成される。第１のウェル拡散層の外壁は、半導体基板に接している、又は面している。第２のウェル拡散層は第１の極性の半導体材料を含んでおり、第１のウェル拡散層の内側に配置されていて、第２のウェル拡散層の外周壁が、第１のウェル拡散層の内周壁に接する、又は面するようになっている。集積化ハイサイド・ゲート・ドライバー構造はさらに、ハイサイド正電源電圧ポートと、ハイサイド負電源電圧ポートと、ドライバー入力と、ドライバー出力とを備えたゲート・ドライバーを備えており、ゲート・ドライバーは、第２のウェル拡散層中に配置されたトランジスター・ドライバーを備えていて、トランジスター・ドライバーの制御端子、及びトランジスター・ドライバーの出力端子が、ドライバー入力、及びドライバー出力にそれぞれ結合するようになっており；さらにハイサイド・ゲート・ドライバー構造は、第１のウェル拡散層とハイサイド負電源電圧ポートとの間の第１の電気的接続、及び第２のウェル拡散層とハイサイド負電源電圧ポートとの間の第２の電気的接続を備えている。
【０００６】
第１のウェルコンタクトが、ハイサイド負電源電圧ポート又は入力に第１の電気的接続を確立するために、第１のウェル拡散層中に配置されていてもよく；そして第２のウェルコンタクトが、ハイサイド負電源電圧ポート又は入力に第２の電気的接続を確立するために、第２のウェル拡散層中に配置されていてもよい。第１及び第２の電気的接続のそれぞれは、半導体基板の、配線又は導電トレース（ｔｒａｃｅ）、例えば金属配線を備えていてもよい。
【０００７】
半導体基板は、Ｐ型又はＮ型のエピタキシャル半導体基板を含んでいてもよい。本ハイサイド・ゲート・ドライバー構造は、第１及び第２のウェル拡散層又はウェル構造が存在することによって新規タイプの二重接合分離ウェル構造が備わっており、この中では、第２のウェル拡散層が第１のウェル拡散層の内側に配置されている。第１のウェル拡散層は、Ｐ型極性の半導体材料を、そして第２のウェル拡散層はＮ型極性の半導体材料を含んでいてもよく、半導体基板の極性によっては逆もまた然りである。本ハイサイド・ゲート・ドライバー構造は、ゲート・ドライバーのハイサイド正電源電圧ポートにおいて、第１のウェル拡散層と半導体基板との寄生ウェル容量を実質的に除去することが可能である。この寄生ウェル容量は、ゲート・ドライバーのハイサイド負電源電圧ポートに移され、ゲート・ドライバーは、Ｄ級アンプ又はＡＣモーター・ドライバーのパワー・トランジスターの出力端子に結合されていてもよく、ハイサイド・ゲート・ドライバー構造は集積化されている。こうしたパワー・トランジスターの出力端子、例えば、ソース端子、又はＭＯＳＦＥＴ、又はＩＧＢＴは本質的に、非常に低い出力インピーダンスと高い電流供給能力を有しており、Ｄ級アンプ又はモーター・ドライバーの出力端子及び出力電圧上にリップル電圧を誘起することなしに、寄生ウェル容量への寄生充放電電流を供給するようになっている。ゆえに、本ハイサイド・ゲート・ドライバー構造により完遂されるように、寄生ウェル容量の電気的接続が、ゲート・ドライバーのハイサイド正電源電圧ポートからゲート・ドライバーのハイサイド負電源電圧ポートに変更されることで、ハイサイドＤＣ電圧を平滑化するための上に考察した従来の外部ブートストラップキャパシターの必要性がなくなるが、この電圧は、ゲート・ドライバーのハイサイド正電源電圧ポートに供給しなければならないものである。
【０００８】
第１のウェル拡散層の外周壁は、水平な底壁部分に電気的に接続された、第１及び第２の鉛直壁部分を備えていてもよく、第２のウェル拡散層の外周壁は、水平な底壁部分に電気的に接続された第１及び第２の鉛直壁部分を備えていてもよい。第１及び第２のウェル拡散層それぞれの第１及び第２の鉛直壁部分と水平な底壁部分との間の電気的接続は、適切な極性及びコンダクタンスの半導体中間層を備えていてもよい。水平な底壁部分のぞれぞれは、埋め込み層を備えていてもよい。第１のウェル拡散層の水平な底壁部分は、Ｎ＋型極性又はＰ＋型極性の埋め込み層を備えていてもよく、第２のウェル拡散層の水平な底壁部分は、第１のウェル拡散層の埋め込み層とは反対の極性の埋め込み層を備えていてもよい。
【０００９】
集積化ハイサイド・ゲート・ドライバー構造は、第２のウェル拡散層の水平な底壁部分の頂部上にじかに又は間接的に配置された第１のトランジスター・ボディ拡散層を備えていてもよい。第１のトランジスター・ボディ拡散層は好ましくは、第２のウェル拡散層の第１及び第２の鉛直壁部分の少なくとも一つに面している、又は接して配置されており、さらなる詳細は、添付図を参照して以下に記載されるとおりである。
【００１０】
ゲート・ドライバーのトランジスター・ドライバーは好ましくは、少なくとも一つのＭＯＳＦＥＴを備え、これは、第２のウェル拡散層の第１又は第２の鉛直壁部分内に配置される、又は第１のトランジスター・ボディ拡散層内に配置される。一つのそのような実施形態では、トランジスター・ドライバーは、第１のトランジスター・ボディ拡散層内に配置された第１のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴであって、第１のＭＯＳＦＥＴとは反対の極性のもので、第２のウェル拡散層の第１又は第２の鉛直壁部分内に配置されたものとを備えている。第１及び第２のＭＯＳＦＥＴは、反対の極性のものであってもよい。少なくとも一つのＭＯＳＦＥＴ、又は第１及び第２のＭＯＳＦＥＴのぞれぞれは、ドレイン−ソース降伏電圧が１０Ｖ未満の低電圧デバイスであってもよい。後者の理由により、ゲート・ドライバーのハイサイドの正負の電源電圧ポート間のＤＣ電圧差が好ましくは、３Ｖと１０Ｖの間の値、例えば約４．５Ｖに設定されている。このＤＣ電圧差は好ましくは、浮遊電圧レギュレーターから供給され、このレギュレーターは、正確で安定な浮遊ＤＣ電源電圧をゲート・ドライバーに提供することができるものであり、以下でさらに詳細に考察される。
【００１１】
第１及び第２のＭＯＳＦＥＴを相互接続して、インバーター型のトランジスター・ドライバーを形成してもよい。後者の実施形態では、第１及び第２のＭＯＳＦＥＴは、ゲート・ドライバーのハイサイド正負電源電圧ポート間に直列に接続され；第１及び第２のＭＯＳＦＥＴの各ドレイン端子はドライバー出力に接続される。第１及び第２のＭＯＳＦＥＴのゲート端子は、好ましくは一つに結合して、トランジスター・ドライバーの制御端子を形成する。第２のＭＯＳＦＥＴトランジスターのソース端子は、ゲート・ドライバーのハイサイド負電源電圧ポートに接続されていてもよい。
【００１２】
パルス幅又はパルス密度変調された入力信号、例えば音声信号を含む入力信号を、トランジスター・ドライバーの制御端子に印加し、これによりＤ級アンプ、ＡＣモーター・ドライバーなどの出力信号を変調してもよい。
【００１３】
集積化ハイサイド・ゲート・ドライバー構造はさらに、半導体基板内に配置された第２の極性の半導体材料を含み第１のウェル拡散層に隣接した第３のウェル拡散層を備えていてもよい。第２の極性の半導体材料は、第３のウェル拡散層の内側に配置されて、第２のトランジスター・ボディ拡散層を形成し、トランジスター、例えばＬＤＭＯＳＦＥＴが、第２のトランジスター・ボディ拡散層内に配置される。この実施形態は特に、集積化ハイサイド・ゲート・ドライバー構造内に上記の浮遊電圧レギュレーターを集積するのに非常に適している。このトランジスターは、リニア電圧レギュレーターのパス・トランジスターとして使用してもよく、以下でさらに詳細に考察する。電気配線を半導体基板の頂部上に追加して、トランジスターのソース端子をゲート・ドライバーのハイサイド正電源電圧ポートに電気的に接続してもよい。トランジスターのソース端子は、浮遊電圧レギュレーターの安定化ＤＣ電圧を供給してもよい。
【００１４】
本発明の第２の態様は、Ｄ級アンプ出力段に関係するものであり、Ｄ級アンプ出力段は：
上記実施形態のいずれかに係る集積ハイサイド・ゲート・ドライバー構造と、
ゲート・ドライバーのドライバー出力に接続された制御端子を備えたパワー・トランジスターと、
半導体基板中に配置された浮遊電圧レギュレーターであって：
Ｄ級アンプのハイサイドＤＣ電圧源に結合した正電圧入力、
ゲート・ドライバーのハイサイド正電源電圧ポートに結合した安定化ＤＣ電圧出力、及び
ハイサイド負電源電圧ポートと浮遊電圧レギュレーターの基準電圧入力との間に結合したＤＣ電圧基準ジェネレーターを備えた浮遊電圧レギュレーターとを備えている。
【００１５】
出力段のパワー・トランジスターは好ましくは、Ｄ級アンプの出力トランジスターを含んでおり、パルス幅又はパルス密度変調されたＤ級アンプの音声入力信号により、制御端子を通して駆動されてもよい。Ｄ級アンプは、Ｈブリッジのトポロジーで接続された複数のパワー・トランジスターを含んでいてもよい。パワー・トランジスターの各々は、ＬＤＭＯＳトランジスター、例えばＬＤＮＭＯＳトランジスターを含んでいてもよい。安定化ＤＣ電圧出力は、出力段のパワー・トランジスター又はトランジスターのＤＣ電源電圧より少なくとも５Ｖ高いＤＣ電圧を有していてもよく、これによりＮ型ＭＯＳパワー・トランジスターのゲート電圧が、適切な低インピーダンスのオン状態に駆動されることが保証される。Ｄ級アンプのハイサイドＤＣ電圧源は、浮遊レギュレーターの安定化ＤＣ電圧出力より少なくとも２Ｖ高いＤＣ電圧を有していてもよく、これにより電圧レギュレーターのパス・トランジスターが、適切にバイアスされることが保証される。パス・トランジスターは、レギュレーターの正電圧入力と安定化ＤＣ電圧出力との間にドレイン−ソース端子が結合したＬＤＮＭＯＳ又はＬＤＰＭＯＳトランジスターを含んでいてもよい。
【００１６】
本発明の第３の態様は、集積化ハイサイド・ゲート・ドライバー組み立て体に関するものであり、組み立て体は：
ハイサイド正電源電圧ポート、ハイサイド負電源電圧ポート、ドライバー入力、及びドライバー出力を備えたゲート・ドライバーと；
浮遊電圧レギュレーターであって：
ハイサイドＤＣ電圧源に結合した正電圧入力、
ゲート・ドライバーのハイサイド正電源電圧ポートに結合した安定化ＤＣ電圧出力を備えた浮遊電圧レギュレーター、及び
ゲート・ドライバーのハイサイド負電源電圧ポートと浮遊電圧レギュレーターの基準電圧入力との間に結合するＤＣ電圧基準ジェネレーターを備えた浮遊電圧レギュレーターとを備えている。
【００１７】
浮遊電圧レギュレーターは、パス・トランジスターを備えたリニアレギュレーターを備えていてもよい。パス・トランジスターは、レギュレーターの正電圧入力と安定化ＤＣ電圧出力との間にドレイン−ソース端子が結合したＬＤＮＭＯＳ又はＬＤＰＭＯＳトランジスターを備えていてもよい。ゲート・ドライバーは、上に言及したこの構造の利点を利用するために、上記実施形態のいずれか一つに係る集積化ハイサイド・ゲート・ドライバー構造を備えていてもよい。ゲート・ドライバーへの電力供給用に安定化ＤＣ電圧を使用するということは、Ｄ級アンプ又はモーター・ドライバーの出力トランジスターの制御端子に安定で正確なゲート信号電圧を印加して、この特性の上に言及した利点を手に入れられることを意味している。出力又はパワー・トランジスターは、ＬＤＭＯＳトランジスター、例えばＬＤＮＭＯＳトランジスター又はＬＤＰＭＯＳトランジスターを含んでいてもよいが、一方でゲート・ドライバーは、上記特徴を備えた低電圧ＭＯＳトランジスターだけを備えていてもよい。ゲート・ドライバーは、上記トランジスター・ドライバーのいずれを備えていてもよい。
【００１８】
本発明の実施形態を、添付図と関連付けてより詳細に記載する。
【図面の簡単な説明】
【００１９】
【図１】従来技術による集積化ハイサイド・ゲート・ドライバー構造を備えたＤ級アンプ出力段の単純化された概略回路図。
【図２】Ａ）は寄生回路容量及び外部容量への接続を示すＤ級アンプ出力段の概略回路図であり、Ｂ）は従来技術の集積化ハイサイド・ゲート・ドライバー構造用の、半導体基板における従来技術によるウェル構造の、単純化された断面図。
【図３】Ａ）は本発明の第１の実施形態に準拠する集積化ハイサイド・ゲート・ドライバー構造を備えたＤ級アンプ出力段の概略回路図であり、Ｂ）は本発明の第１の実施形態に準拠する集積化ハイサイド・ゲート・ドライバー構造用の、半導体基板中に形成されたウェル構造の、単純化された断面図。
【図４】Ａ）は本発明の第１の実施形態に準拠する集積化ハイサイド・ゲート・ドライバー構造を備えたＤ級アンプ出力段の概略回路図であり、Ｂ）は半導体基板中に混載された、４Ａに示すＤ級アンプ出力段の単純化された断面図。
【発明を実施するための形態】
【００２０】
図１は、Ｄ級アンプ出力段１００の単純化された概略回路図である。Ｄ級アンプ出力段１００は、従来技術による集積化ハイサイド・ゲート・ドライバー構造、すなわち回路、ＧＤ、１０３を備えている。集積化ハイサイド・ゲート・ドライバー、すなわち回路１０３は、Ｄ級出力段のハイサイド側のＮＭＯＳパワー・トランジスター１０７のゲート端子に電気的に結合した、又は接続したドライバー出力１０４を有する。ＮＭＯＳパワー・トランジスター１０７のソース端子は、音を発生させるための拡声器の負荷に接続可能な負荷ノード又は端子ＯＵＴに結合する。ＮＭＯＳパワー・トランジスター１０７のドレイン端子は、Ｄ級出力段の正のＤＣ電圧源、すなわちレール（ｒａｉｌ）ＰＶＤＤに結合する。Ｄ級出力段はさらに、ローサイドＮＭＯＳパワー・トランジスター１２７を備えており、このパワー・トランジスターは、負荷端子ＯＵＴに結合するドレイン端子を有し、正のＤＣ電圧源ＰＶＤＤ及び負のＤＣ電圧源ＧＮＤに拡声器を交互に接続することにより、拡声器負荷をプッシュプル方式で交互に駆動するようになっている。集積化ハイサイド・ゲート・ドライバー回路１０３は、ＮＭＯＳパワー・トランジスター１０７のゲートによって表される大きな容量性負荷を駆動しなければならない。さらに、ゲート・ドライバー回路１０３は、ＮＭＯＳパワー・トランジスター１０７のゲート電圧を、正のＤＣ電圧源ＰＶＤＤよりも相当高い電圧レベルにまで駆動して、ＮＭＯＳパワー・トランジスター１０７の閾値電圧を調整し、導通時又はスイッチオン時に低抵抗を保証することが可能である。この駆動電圧能力は典型的には、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴをゲート・ドライバー回路１０３に供給することにより達成され、これは、ダイオード１０５を通じてＤ級アンプのハイサイドＤＣ電圧源ＧＶＤＤへ接続することによって充分に高いＤＣ電圧を発生させることができる、分離された高ＤＣ電源電圧ラインを通じて達成される。ハイサイドＤＣ電圧源ＧＶＤＤは例えば、正のＤＣ電圧源ＰＶＤＤよりも５から１５ボルト高いＤＣ電圧レベルを有していてもよい。高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴは、ドライバー回路１０３のハイサイド正電源電圧ポート１０６ａを通じてゲート・ドライバー回路１０３に供給される。ゲート・ドライバー回路１０３の負の電源電圧は、ハイサイド負電源電圧ポート１０６ｂを通じて供給される。ゲート・ドライバー回路１０３の負の電源電圧は負荷端子ＯＵＴに接続され、ゲート・ドライバー１０３及びＤＣ電圧源ＧＶＤＤ＿ＦＬＯＡＴがともに、Ｄ級出力段１００の接地ＧＮＤに対して浮遊するようになっている。
【００２１】
パルス幅変調された音声信号が、レベル・シフター１１１を通じてゲート・ドライバー回路１０３のドライバー入力に供給される。したがって、このパルス幅変調された音声信号の、レベルシフトされたレプリカ信号は、ゲート・ドライバー回路１０３のドライバー出力１０４を通じてＮＭＯＳパワー・トランジスター１０７のゲートに供給される。従来技術によるゲート・ドライバー回路１０３は、Ｄ級出力段１００が集積化される半導体基板の従来型ウェル構造内に配置される。この従来型ウェル構造は、ウェル構造から半導体基板に結合する寄生ウェル容量（図示せず）を有する。従来型ウェル構造は、以下で説明される従来技術のゲート・ドライバー回路１０３の最高のＤＣ電圧電位にさらに固定される必要があるが、このゲート・ドライバー回路には、ハイサイド正電源電圧ポート１０６ａにおいて高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴに寄生ウェル容量が結合するようになるという、望ましくない効果がある。寄生ウェル容量の形成により、安定化ＤＣ電圧の安定性に関連する問題が生じ、比較的大きな、したがって外部のレギュレーター・キャパシターＣｅｘｔが、寄生ウェル容量の有害な効果を緩和するのに必須となるが、この寄生ウェル容量は、図２Ａ）及び２Ｂ）を参照しつつさらに詳細に以下で説明する。
【００２２】
図２Ａ）は、図１に示された従来技術によるＤ級アンプ出力段１００の概略回路図であるが、さらなる回路の詳細、例えば、上に考察した寄生ウェル容量２１３及びＮＭＯＳパワー・トランジスター１０７の、寄生ゲート容量Ｃｇａｔｅへの接続を含むものである。ゲート・ドライバー回路１０３は、ＰＭＯＳ−ＮＭＯＳトランジスター対を備えたＣＭＯインバーターを備えていてもよく、このトランジスター対は、理想的なスイッチ２０１及び２０３それぞれと直列になっているプルアップ（ｐｕｌｌ−ｕｐ）及びブルダウン（ｐｕｌｌ  ｄｏｗｎ）抵抗２０１ａ、２０３ａとして概略的に示されている。高ＤＣ電圧源（図１を参照されたい）は、ＧＶＤＤとダイオード２０５によって概略的に例示されている。ゲート・ドライバー回路は、負荷端子ＯＵＴの電圧と高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴとの間でドライバー出力１０４を交互にプル（ｐｕｌｌ）し、これは、ＮＭＯＳパワー・トランジスター１０７のオン状態及びオフ状態の間での交互の切り替えを生じる、パルス幅変調された音声信号に準拠してなされる。しかしながら当業者は、ＮＭＯＳパワー・トランジスター１０７の寸法によっては、ＮＭＯＳパワー・トランジスター１０７のゲート端子の容量が、Ｄ級パワーアンプ用に非常に大きいことがあり、例えば１ｎＦ超、例えば１ｎＦと１０ｎＦの間となることもあるということを理解するであろう。上に説明したように、従来技術によるゲート・ドライバー回路１０３を内部に配置した従来型ウェル構造によって、ここまでに考察した寄生ウェル容量２１３が形成され、この容量は、ノード２０６において高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴと、Ｄ級出力段１００全体が形成された又は混載された半導体基板の接地電位との間に接続されるものである。したがって、ＧＶＤＤとダイオード２０５を備えた高電圧源は、寄生ウェル容量２１３に寄生充放電電流を供給する必要があり、この電流は、寄生ウェル電流ＩＮＢＬで示される。さらに、ＮＭＯＳパワー・トランジスター１０７のドレイン−ソース電圧の、パルス幅変調されたその波形に関連した高いスルー・レート、すなわちｄｖ／ｄｔにより、大きな寄生充放電電流が寄生ウェル容量２１３を流れるようになる。大きな寄生充放電電流によって、高ＤＣ電圧源から供給された高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴ上に、顕著なリップル電圧が生じる。ＮＭＯＳパワー・トランジスター１０７のドレイン−ソース電圧のスルー・レート、すなわちｄｖ／ｄｔは、例えば２０Ｖ／ｎｓより大きくてもよい。
【００２３】
高ＤＣ電圧に生じたリップル電圧によって、ゲート・ドライバーの動作に多数の望ましくない効果、例えば、電圧不足の事象、ゲート・ドライバー状態の消失、及びＮＭＯＳパワー・トランジスター１０７の制御不能が生じる可能性がある。これらの不必要な効果を除去する、又は少なくとも抑制するために、ノード２０６の安定化ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴとノード２１２の出力端子ＯＵＴとの間に外部キャパシターＣｅｘｔを接続する。外部キャパシターＣｅｘｔは、電圧リップルを減少させ安定化出力電圧を安定させるが、その理由は、今度は寄生ウェル電流ＩＮＢＬを、Ｃｅｘｔに蓄えられたエネルギーから取り出すことができるためである。言いかえれば、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴでの電圧リップルは、Ｃｅｘｔと寄生ウェル容量２１３の間の容量性分圧によって今度はコントロールされるようになり、Ｃｅｘｔの充分に大きな容量が、いかなる所望の程度にも電圧リップルを抑制するようになる。しかしながら、寄生ウェル容量２１３の容量は、約５〜１０ｐＦの程度である場合があるので、高ＤＣ電圧の電圧リップルを適切に抑制するためには、典型的なＤ級出力段に１００ｎＦ程度の外部キャパシターＣｅｘｔの容量が必要であることが経験から分かっている。残念なことにこの容量値では、他の電子部品と一緒に半導体基板上に外部キャパシターＣｅｘｔを集積化するのは現実的ではなく、その理由は、ダイ面積をこのために消費することができない可能性があるからである。他方、外部部品は、大音量の民生用音響機器への応用、例えば、ＴＶセット、携帯電話、ＭＰ３プレーヤー等に対するＤ級アンプのソリューションにおいては非常に望ましくなく、この場合、製造コストが実質的な性能パラメータである。外部部品では、部品と組み立てのコストがＤ級アンプのソリューションに上乗せされる。さらに悪いことには、Ｄ級音響アンプの典型的な出力段は、多数のパワー・トランジスター、関連するハイサイド・ゲート・ドライバー構造、又は回路を備えていることがあり、回路にはそれぞれ、例えばマルチレベルＰＷＭアンプのＨブリッジ出力段に外部キャパシターが必要である。したがって、ゲート・ドライバーのハイサイド正電源電圧への安定化電源電圧を安定化させる外部キャパシターのいかなる必要性もなくなる、パワー・トランジスター用の新規ハイサイド・ゲート・ドライバーのトポロジー又は構造を提供することが大いに望ましい。
【００２４】
図２Ｂ）は、従来技術による典型的なウェル構造２２０の単純化された断面図であり、この構造は半導体基板内に配置され、上の図２Ａ）と関連させて上に考察した従来技術による集積化ハイサイド・ゲート・ドライバー構造１００を保持するために使用されるものである。従来技術によるウェル構造２２０では、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴと接地（ＧＮＤ）との間に、上の考察で問題となった寄生ウェル容量２１３の結合が生じる。従来技術によるウェル構造２２０は、Ｐ型エピタキシャル半導体基板２２２内に形成されたＮ−ウェル拡散層である。Ｐ型エピタキシャル半導体基板２２２は、Ｐ＋拡散層コンタクト２２１、及び適切な電気配線を通じて、Ｄ級出力段の接地（ＧＮＤ）電位に電気的に接続される。Ｎ−ウェル拡散層は、水平方向のＮ＋型極性の埋め込み層（ＮＢＬ）２２６を備え、この埋め込み層は、Ｎ−ウェル拡散層の底部部分を形成している。Ｎ−ウェル拡散層はまた、Ｎ＋型極性の半導体材料の鉛直壁部分２３０を備え、この壁部分は、ＢＮＷ中間層２２８を通じてＮＢＬ２２６に電気的に結合する。ＤＮＷ中間層２２８は、ＮＢＬ２２６とＮＷ２３０との間の電気的な相互接続層として機能する。
【００２５】
Ｎ−ウェル拡散層は、Ｎ＋拡散層コンタクト２３２及び適切な電気配線を通じて、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴに電気的に接続される。寄生ウェル容量２１３（ＮＢＬ−エピＣａｐ）の、Ｐ型エピタキシャル半導体基板２２２への結合配置は、キャパシター記号２１３によって概略的に例示されている。Ｎ−ウェル拡散層の内側（すなわち体積２３６を有するもの）に従来技術による集積化ハイサイド・ゲート・ドライバー構造１００を配置することには、集積化ハイサイド・ゲート・ドライバー構造１００の最高電位にＮ−ウェル拡散層を電気的に接続する、又は固定する必要があるという効果がある。こうしなければならない理由は、ゲート・ドライバー回路１０３のＰＭＯＳ−ＮＭＯＳトランジスター対、すなわちドライバー・トランジスターが、低電圧デバイス、例えば３Ｖ、５Ｖデバイスであって、それらが、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴとＯＵＴの電圧レベルとの間の電圧レベル差よりはるかに大きな電圧レベルに耐えられないからである。高ＤＣ電圧のレベルは、出力ノードＯＵＴのＤＣ電圧と比較して測定され、３Ｖと６Ｖの間、例えば約４．５Ｖとなることがある。その結果、Ｎ−ウェル拡散層は、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴに電気的に接続される。こうして、寄生ウェル容量２１３は、高ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴと接地（ＧＮＤ）との間に形成され、上記問題が生じる。
【００２６】
図３Ａ）は、本発明の第１の実施形態に準拠した集積化ハイサイド・ゲート・ドライバー構造を備えたＤ級アンプ出力段３００の概略回路図である。当業者は、代替法における本ハイサイド・ゲート・ドライバー構造を使用して、単相又は多相モーター・ドライバー若しくは多相モーター・ドライバーの出力すなわちパワー・トランジスター、又はスイッチング電源のパワー・トランジスターを動作させてもよいことを理解するであろう。集積化ハイサイド・ゲート・ドライバー構造は、図３Ｂ）に示された新規タイプのウェル構造内に配置されており、この図は、新規ウェル構造３２４の単純化された断面図を示している。図３Ａ）に例示されるとおり、新規タイプのウェル構造では、Ｎ−ウェル拡散層３２６及び３３０に付随する寄生ウェル容量３１３を、高ＤＣ電圧端子ＧＶＤＤ＿ＦＬＯＡＴの代わりにＤ級出力段の出力端子ＯＵＴに接続したが、図２Ａ）に例示された従来技術によるゲート・ドライバー回路では、このＧＶＤＤ＿ＦＬＯＡＴが、今回の場合に相当していた。この理由から、寄生ウェル容量３１３は、ノード３１２の出力端子ＯＵＴと、本集積化ハイサイド・ゲート・ドライバー構造内のＤ級出力段の接地（ＧＮＤ）との間に結合する。出力端子ＯＵＴは、Ｄ級出力段の低インピーダンスのノードであり、このノードは、低インピーダンス及び大電流供給能力を発揮するＬＤＮＭＯＳパワー・トランジスター３０７のソース端子により駆動される。このように、ＬＤＮＭＯＳパワー・トランジスター３０７は、寄生ウェル容量３１３を充放電するための、上に考察した寄生ウェル電流ＩＮＢＬを容易に供給することができる。したがって、ここまでに考察した寄生ウェル電流ＩＮＢＬによる、ゲート・ドライバーへの高ＤＣ電圧源ＧＶＤＤ＿ＦＬＯＡＴ上の望ましくないリップル電圧が除去された。したがって、従来技術による集積化ハイサイド・ゲート・ドライバー構造１００の高ＤＣ電圧に生じるこの電圧リップルを減少させるために必要であった、ここまでに考察した外部キャパシターＣｅｘｔが除去された。ゲート・ドライバーへの高ＤＣ電圧源ＧＶＤＤ＿ＦＬＯＡＴ（ノード３０６）は、ゲート・ドライバーの本実施形態中の浮遊リニア電圧レギュレーター３０５によって生成されるが、このゲート・ドライバーは、以下でさらに詳細に考察するとおりである。外部キャパシターＣｅｘｔが除去されることは、Ｄ級アンプ出力段及び対応するＤ級音響アンプのソリューションの顕著なコスト削減及びサイズ縮小につながる。当業者は、Ｄ級出力段の他の実施形態において、パワー・トランジスター３０７としてＮＭＯＳトランジスター又はＰＬＤＭＯＳトランジスターを使用してもよいことを理解するであろう。
【００２７】
集積化ハイサイド・ゲート・ドライバー構造は、ＰＭＯＳ−ＮＭＯＳトランジスター対を備えたＣＭＯインバーターを備えていてもよく、このトランジスター対は、各理想的なスイッチ３０１及び３０３と直列になったプルアップ及びブルダウン抵抗３０１ａ、３０３ａとして概略的に示されている。集積化ハイサイド・ゲート・ドライバーすなわち回路は、Ｄ級出力段のハイサイドＮＭＯＳパワー・トランジスター３０７のゲート端子に電気的に結合した又は接続されたドライバー出力３０４を有している。ＬＤＮＭＯＳパワー・トランジスター３０７のソース端子は、音を発生させるための拡声器負荷に接続可能な負荷ノード又は端子ＯＵＴに結合している。ＬＤＮＭＯＳパワー・トランジスター３０７のドレイン端子は、Ｄ級出力段の正ＤＣ電圧源若しくはレールＰＶＤＤに、又は縦積みのパワー・トランジスターに結合していてもよい。Ｄ級出力段はさらに、図１の従来技術によるＤ級出力段と結び付けて考察されたローサイドＮＭＯＳパワー・トランジスター（図示せず）を備え、正のＤＣ電圧源及び負のＤＣ電圧源、例えばＧＮＤに交互に拡声器を接続することによりプッシュプル方式で拡声器負荷を駆動するようにしてもよい。集積化ハイサイド・ゲート・ドライバー回路は、上に考察したとおりのＬＤＮＭＯＳパワー・トランジスター３０７のゲートで表される大容量の負荷を駆動する必要がある。さらに、ゲート・ドライバーは、正のＤＣ電圧源よりも相当高い電圧レベルにまでＬＤＮＭＯＳパワー・トランジスター３０７のゲート電圧を正確に駆動してＬＤＮＭＯＳパワー・トランジスター３０７の閾値電圧を調整し、パワー・トランジスター３０７の低いオン抵抗を保証することができる。これは、リニア電圧レギュレーター３０５を通してゲート・ドライバーに安定化ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴを供給することにより達成され、この電圧レギュレーターは浮遊していて、Ｄ級アンプのハイサイドＤＣ電圧源ＰＶＤＤ＋ＧＶＤＤへのその接続により、充分に高い安定化ＤＣ電圧の高電圧レベルを発生させることができるものである。浮遊したリニア電圧レギュレーター３０５は、ＬＤＭＯＳパス・トランジスター３０５で概略的に例示されており、このパス・トランジスターは、ＤＣ基準電圧ジェネレーターＶＲＥＦによって制御され、ノード３０６に適切な安定化ＤＣ電圧を設定する。適切な平滑キャパシターＣｒが、ＶＲＥの両端に接続されてもよい。安定化ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴのレベルは、出力ノード３１２、ＯＵＴのＤＣ電圧と比較して測定され、３Ｖと６Ｖの間、例えば約４．５Ｖであることもあり、その理由は、ハイサイド・ゲート・ドライバー回路の従来技術による実施形態と関連させて上に考察したものと同じである。ハイサイドＤＣ電圧源ＰＶＤＤ＋ＧＶＤＤは、例えば、Ｄ級出力段の正ＤＣ電圧源よりも５〜１５ボルト高いＤＣ電圧レベルを有していてもよい。浮遊したリニア電圧レギュレーター３０５によって発生した安定化ＤＣ電圧ＧＶＤＤ＿ＦＬＯＡＴは好ましくは、ゲート・ドライバーのハイサイド正電源電圧ポート（図示せず）を通じてゲート・ドライバーに供給される。ゲート・ドライバーの負電源電圧は、好ましくは、負荷端子ＯＵＴ１２に接続されたハイサイド負電源電圧ポート（図示せず）を通じて供給され、ゲート・ドライバー及びリニア電圧レギュレーター３０５がともに、Ｄ級出力段３００の接地ＧＮＤに対して浮遊するようになっている。したがって出力端子ＯＵＴ３１２は、本集積化ハイサイド・ゲート・ドライバー構造用のハイサイド負電源電圧ポートを形成する。
【００２８】
当業者は、図１に例示された方法と同様の方法で適切なレベル・シフターを通じて、パルス幅変調された音声信号をゲート・ドライバーのドライバー入力（図４Ａ）の項目４１４を参照されたい）に供給してもよいことを認識するであろう。このように、このパルス幅変調された音声信号の、レベルシフトされたレプリカ信号が、ゲート・ドライバーのドライバー出力３０４を通じてＮＭＯＳパワー・トランジスター３０７のゲートに供給される。集積化ハイサイド・ゲート・ドライバー構造の寄生ウェル容量３１３が、安定化ＤＣ電源電圧からＤ級出力段の出力端子ＯＵＴに移動することを、図３Ｂ）、４Ａ）、及び４Ｂ）を参照しつつ以下で説明する。
【００２９】
図３Ｂ）に、ゲート・ドライバー回路の形成前の新規ウェル構造３２４を示す。新規ウェル構造３２４は、Ｐ＋型エピタキシャル半導体基板３２２内に形成される。Ｐ＋型エピタキシャル半導体基板３２２は、Ｐ＋型拡散層コンタクト３２１及び適切な電気配線を通じて、Ｄ級出力段の接地（ＧＮＤ）電位に電気的に接続される。新規ウェル構造３２４は、集積化ハイサイド・ゲート・ドライバー構造用に、二重接合分離機構と、さらなるＰ＋型埋め込み層３２７を有する構造とを備えている。新規ウェル構造３２４は、水平のＮ＋型極性の埋め込み層（ＮＢＬ）３２６とＮ＋型極性の半導体材料の鉛直壁部分３３０とを備えたＮ−ウェル拡散層を備えている。鉛直壁部分３３０は、ＤＮＷ中間層３２８を通じてＮＢＬ３２６に電気的に結合して、完全なＮ−ウェル構造を形成している。ＮＢＬ３２６は、新規ウェル構造３２４の底部部分を形成しており、したがってこのウェル構造は、Ｐ型エピタキシャル半導体基板３２２に接する又は面する外壁を有している。Ｎ−ウェル拡散層は、Ｎ＋拡散層コンタクト３３２及び適切な電気配線を通じて、出力端子ＯＵＴ３１２に電気的に接続されている。Ｐ＋型極性の半導体材料を含む第２のウェル拡散層が、Ｎ−ウェル拡散層（３２６、３３０、ＤＮＷ）の内側に配置されていて、第２のウェル拡散層の外周壁が、Ｎウェル拡散層の内周壁に接する、又は面するようになっている。第２の、すなわちＰ−拡散層は、埋め込み層３２７を備えており、この埋め込み層は、Ｐ−ウェル拡散層の水平な底壁部分を形成している。Ｐ−ウェル拡散層はまた、Ｐ＋型極性の半導体材料の鉛直壁部分３２９を備えており、この鉛直壁部分は、水平な底壁部分３２７に接した又は電気的に接続された最低部のエッジ面を有している。Ｐ−ウェル拡散層は、Ｐ＋拡散層コンタクト３３１及び適切な電気配線を通じて出力端子ＯＵＴ３１２に電気的に接続され、Ｐ−ウェル拡散層とＮ−ウェル拡散層が同電位に置かれるようになっている。
【００３０】
図４Ｂ）に示すように、集積化ハイサイド・ゲート・ドライバー構造４２０は、新規ウェル構造４２４の内側に、又はその中に配置されたゲート・ドライバー４１１を備えている。図４Ｂ）には、図４Ａ）に示したＤ級アンプ出力段４００の単純化した断面図を示すが、ハイサイドＬＤＮＭＯＳパワー・トランジスター４０７が、Ｐ＋型エピタキシャル半導体基板４２２中に埋め込まれていることが異なる。Ｄ級アンプ出力段４００はまた、ＬＤＮＭＯＳパス・トランジスター４０５で概略的に例示される浮遊したリニア電圧レギュレーターを備えており、パス・トランジスターは、ＤＣ基準電圧ＶＲＥＦによって制御され、ゲート・ドライバー４１１のハイサイド正電源電圧ポート（ＰＭＯＳトランジスター４０１のソース端子）用に、適切な安定化ＤＣ電圧をノード４０６、ＧＶＤＤ＿ＦＬＯＡＴに設定する。半導体基板４２２中のＬＤＭＯＳパス・トランジスター４０５の半導体レイアウトを、図４Ｂ）の右側の断面図中に例示する。ＬＤＮＭＯＳパス・トランジスター４０５のソース端子は、ゲート・ドライバー４１１のハイサイド正電源電圧ポートに結合し、ゲート・ドライバー４１１用の正確で安定した浮遊ＤＣ電圧源を供給する。パス・トランジスター４０５のドレイン端子のうち一つは、Ｄ級アンプのハイサイドＤＣ電圧源ＰＶＤＤ＋ＧＶＤＤに結合している。
【００３１】
ゲート・ドライバー４１１を囲む、又は収容する新規ウェル構造４２４は、ここまでに考察したウェル構造３２４と同様な構造であり、比較を容易にするために、対応する機能には対応する参照番号が付されている。ゲート・ドライバー４１１は、インバーターを備えており、このインバーターは、カスケード接続されたＰＭＯＳ−ＮＭＯＳトランジスター対４０１及び４０３を備え、トランジスター対は、Ｄ級出力段のハイサイド上のＬＤＮＭＯＳパワー・トランジスター４０７のゲート端子に電気的に結合する又は接続しているドライバー出力４０４を有している。ゲート・ドライバー４１１のＮＭＯＳトランジスター４０３のドレイン、ゲート、及びソース拡散層、すなわち端子は、Ｐ＋型極性の半導体材料の鉛直壁部分４２９内に配置されており、これは図４Ｂに例示されるとおりである。この鉛直壁部分４２９は、新規ウェル構造４２４の内側のＰ−ウェル拡散層の一部である。新規ウェル構造４２４はさらに、Ｎ＋型極性のトランジスター・ボディ拡散層４３５を備え、この拡散層は、鉛直壁部分４２９の対向する壁区分に接しており、水平のＰ＋埋め込み層４２７の上に配置されている。ゲート・ドライバー４１１のＰＭＯＳトランジスター４０１のドレイン、ゲート、及びソース拡散層、すなわち端子は、Ｎ＋型極性のトランジスター・ボディ拡散層４３５内に配置されており、これは図４Ｂ）に例示されるとおりである。ＰＭＯＳ−ＮＭＯＳトランジスター対４０１及び４０３のゲート端子は、配線又はトレース４０４を通じて電気的に接続され、ゲート・ドライバーの入力４１４を形成している。インバーターすなわちトランジスター対４０１、４０３のＰＭＯＳソース端子及びＮＭＯＳドレイン端子は、配線又はトレース４１５を通じて電気的に接続され、ゲート・ドライバー４１１の出力ノードすなわち端子４２５を形成している。後者の出力ノード４２５は、Ｄ級出力段のハイサイド・パワーＬＤＮＭＯＳトランジスター４０７のゲートに接続されている。電線又はトレースのパターン４１２ａは、黒い矩形で示したウェルコンタクトを通じて、ＮＭＯＳドライバー・トランジスター４０３のソースと内側のＰ−ウェル拡散層との間の電気的接続を確立する。電線又はトレースのパターン４１２ａは、拡散層４３０内の埋め込みウェルコンタクト（白い矩形符号で例示されたもの）を通じて、ＮＭＯＳドライバー・トランジスター４０３と外側のＮ−ウェル拡散層４３０のソースとの間の電気的接続を同様に確立する。したがって電線又はトレースのパターン４１２ａは、内側のＰ−ウェル拡散層、外側のＮ−ウェル拡散層、そしてＤ級出力段の出力端子ＯＵＴ４１２に、ゲート・ドライバー４１１のハイサイド負電源電圧ポートを接続する。他の電気的接続、配線又はトレース４１２ｂは、それぞれのウェルコンタクトを通じて、内側のＰ−ウェル拡散層と外側のＮ−ウェル拡散層との間のさらなる電気的接続を確立する。Ｐ型エピタキシャル半導体基板４２２への寄生ウェル容量４１３（ＮＢＬ−エピＣａｐ）の結合を、図４Ａ）及び図４Ｂ）のキャパシター符号４１３によって概略的に例示するが、これらの図は、寄生ウェル容量４１３が、安定化ＤＣ電圧ノード４０６、ＧＶＤＤ＿ＦＬＯＡＴからどのように除去されたか例示するものである。寄生ウェル容量４１３は、Ｄ級出力段の低インピーダンスの出力端子ＯＵＴ４１２に移動して接続され、この結果、ここまでに考察した利点が得られた。
【図１】
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【図２Ａ）】
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【図２Ｂ）】
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【図３Ａ）】
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【図３Ｂ）】
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【図４Ａ）】
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【図４Ｂ）】
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