(57)【特許請求の範囲】
【請求項１】
並列接続されたパワー半導体素子をそれぞれ駆動するための電流バランス制御回路をループ状のデイジーチェーン型で接続し、
前記電流バランス制御回路では、すべての前記パワー半導体素子を一斉にスイッチング動作させる度に、
ある前記パワー半導体素子の第１の電流情報と隣接する前記パワー半導体素子の第２の電流情報とを比較し、
前記第１の電流情報から得られたターンオンおよびターンオフのタイミングが前記第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、前記第１の電流情報から得られたターンオンおよびターンオフのタイミングを前記第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅れ時間差の分だけ遅らせて次のスイッチング動作時のターンオンおよびターンオフのタイミングにすることによりすべての前記パワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせるようにした、
並列接続されたパワー半導体素子の協調制御方法。
【請求項２】
並列接続されるパワー半導体素子を駆動するための電流バランス制御装置であって、
前記パワー半導体素子をスイッチング動作させる度に、自身の前記パワー半導体素子の第１の電流情報と隣接する前記パワー半導体素子の第２の電流情報とを受けて前記第１の電流情報から得られたターンオンおよびターンオフのタイミングが前記第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、前記第１の電流情報から得られたターンオンおよびターンオフのタイミングと前記第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅延時間差を検出する遅延時間差検出回路と、
前記遅延時間差に応じて前記パワー半導体素子のターンオンおよびターンオフのタイミングを調整するためのタイミング調整信号を生成するタイミング調整信号生成回路と、
前記タイミング調整信号により、前記パワー半導体素子のターンオンおよびターンオフのタイミングを遅らせるよう可変してすべての前記パワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせていくゲートドライバと、
を備え、
前記遅延時間差検出回路が隣接する前記パワー半導体素子の前記第２の電流情報を受け、逆側に隣接する前記パワー半導体素子の前記遅延時間差検出回路には前記第１の電流情報を供給するようにしてすべてループ状のデイジーチェーン型で接続される電流バランス制御装置。
【請求項３】
前記ゲートドライバは、出力抵抗を可変する機能を有し、前記タイミング調整信号により前記出力抵抗を可変する請求項２記載の電流バランス制御装置。
【請求項４】
並列接続されるパワー半導体素子と前記パワー半導体素子を駆動するための電流バランス制御装置とを備えたパワーモジュールであって、
前記電流バランス制御装置は、
前記パワー半導体素子をスイッチング動作させる度に、自身の前記パワー半導体素子の第１の電流情報と隣接する前記パワー半導体素子の第２の電流情報とを受けて前記第１の電流情報から得られたターンオンおよびターンオフのタイミングが前記第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、前記第１の電流情報から得られたターンオンおよびターンオフのタイミングと前記第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅延時間差を検出する遅延時間差検出回路と、
前記遅延時間差に応じて前記パワー半導体素子のターンオンおよびターンオフのタイミングを遅らせるよう調整するためのタイミング調整信号を生成するタイミング調整信号生成回路と、
前記タイミング調整信号により、前記パワー半導体素子のターンオンおよびターンオフのタイミングを可変してすべての前記パワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせていく出力抵抗可変ゲートドライバと、
を備え、
前記遅延時間差検出回路が隣接する前記パワー半導体素子の前記第２の電流情報を受け、逆側に隣接する前記パワー半導体素子の前記遅延時間差検出回路には前記第１の電流情報を供給するようにしてすべてループ状のデイジーチェーン型で接続されるパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続されたパワー半導体素子間の電流アンバランスを相互に調整する協調制御方法、電流バランス制御装置およびパワー半導体素子と電流バランス制御装置とを一体に備えたパワーモジュールに関する。
【背景技術】
【０００２】
インバータ、無停電電源装置などの電力変換装置では、パワー半導体素子をスイッチング駆動して電力変換を行っている。パワー半導体素子は、１素子あたりに流すことができる最大の電流値が物性的・技術的に制限されるため、その制限を超える負荷電流が必要なときには、複数のパワー半導体素子を並列に接続して電流容量を増大させることが行われている。
【０００３】
図７はパワー半導体素子を２個並列に接続した場合のスイッチング回路を示す図、図８は２個のパワー半導体がスイッチングするときの電流変化を示す図、図９はタイミング検出回路の例を示す図、図１０はタイミング検出回路の動作説明図である。
【０００４】
なお、図７では、パワー半導体素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の場合を示している。しかし、パワー半導体素子は、このＩＧＢＴに限らず、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）も一般に使用されている。このスイッチング回路は、ＩＧＢＴ１０１およびＩＧＢＴ１０２のコレクタ同士およびエミッタ同士を接続して構成され、電力変換装置のたとえばトーテムポール出力回路におけるハイサイドおよびローサイドのアーム部を構成することができる。
【０００５】
このように並列に接続されたＩＧＢＴ１０１，１０２は、ゲートにパルス状のゲート電圧が同時に印加されることによってそれぞれターンオンまたはターンオフされる。このとき、コレクタに流れ込む電流をＩｃとしたとき、ＩＧＢＴ１０１には、電流Ｉｃ１が流れ、ＩＧＢＴ１０２には、電流Ｉｃ２が流れる。理想的には、電流Ｉｃは、ＩＧＢＴ１０１，１０２によって均等に分配され、Ｉｃ１＝Ｉｃ２＝Ｉｃ／２となるのがよい。しかし、そのスイッチング動作の過渡時において、ＩＧＢＴ１０１，１０２のそれぞれに流れる電流にアンバランスが生じることがある。
【０００６】
このような電流アンバランスは、たとえば、ＩＧＢＴ１０１，１０２が持つデバイス特性（Vth, Vce＿sat等）などのばらつき、基板レイアウトの非対称性などに起因する並列素子間でのターンオンまたはターンオフタイミングの差によって引き起こされる。ＩＧＢＴ１０１，１０２の間で電流が流れ始めるターンオンのタイミングと、電流が切れるターンオフのタイミングとに時間差が生じてしまうと、ＩＧＢＴ１０１，１０２の間において過渡的な電流アンバランスが生じてしまう。たとえば、図８に示したように、ＩＧＢＴ１０１が先に流れ始め、少し遅れてＩＧＢＴ１０２が流れ始めたとする。この場合、ターンオンのタイミングのときに、ＩＧＢＴ１０１しか電流が流れないので、遅れ時間差Δｔｄの間にＩＧＢＴ１０１に電流が集中して大電流が流れてしまうことになる。電流集中があると、短時間ではあるが、最大定格を超えて電流が流れることでＩＧＢＴ１０１が破壊されたり、素子温度が急上昇して素子特性が大きく劣化したりするおそれがある。
【０００７】
このために、並列に設けた複数のＩＧＢＴ間の電流アンバランスを低減することが提案されている（たとえば、特許文献１参照）。この特許文献１では、それぞれのＩＧＢＴのターンオンおよびターンオフのタイミングを検出し、遅れ時間差Δｔｄがゼロになるように、すなわち、先にターンオンしたＩＧＢＴのターンオンおよびターンオフのタイミングを遅らせるように制御している。この制御は、ＩＧＢＴのゲートを駆動する回路に可変ゲート抵抗回路を設け、その可変ゲート抵抗回路の抵抗値を遅れ時間差Δｔｄに応じて変化させるようにしている。これにより、並列に接続されて同時に駆動される複数のＩＧＢＴは、ＩＧＢＴ相互の電流アンバランスを低減することができるようになる。
【０００８】
ＩＧＢＴのターンオンおよびターンオフのタイミングは、図９に示すタイミング検出回路によって検出することができる。図９は、たとえばＩＧＢＴ１０１のターンオンおよびターンオフのタイミングを検出するものであるが、他のＩＧＢＴ１０２においても同様の構成のタイミング検出回路によってそれぞれターンオンおよびターンオフのタイミングが検出される。
【０００９】
このタイミング検出回路は、センス抵抗Ｒｓと、コンパレータ１０３と、基準電圧源Ｖｒｅｆとを備えている。ＩＧＢＴ１０１は、そのチップのエミッタ領域を部分的に分離区画することによって形成された電流センス端子を有している。この電流センス端子には、メインのエミッタ端子との面積比に応じた電流がセンス電流Ｉｓとして流れる。このセンス電流Ｉｓは、ＩＧＢＴ１０１の電流センス端子に接続されたセンス抵抗Ｒｓを介してグランドに流れることで、センス抵抗Ｒｓの両端には、エミッタ電流に比例したセンス電圧Ｖｓが生起される。このセンス電圧Ｖｓは、コンパレータ１０３にて基準電圧源Ｖｒｅｆと比較され、信号Ｉｐｕｌｓｅが出力される。
【００１０】
この信号Ｉｐｕｌｓｅは、図１０に示したように、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを超えたとき、立ち上がり、センス電圧Ｖｓが基準電圧源Ｖｒｅｆを下回ったとき、立ち下がる信号となる。この信号Ｉｐｕｌｓｅの立ち上がりがＩＧＢＴ１０１のターンオンのタイミングとなり、信号Ｉｐｕｌｓｅの立ち下がりがＩＧＢＴ１０１のターンオフのタイミングとなる。これらのタイミングは、図示しない制御回路に送られ、そこで、ＩＧＢＴ１０２のタイミングと比較され、それぞれのタイミングが一致するように可変ゲート抵抗回路の抵抗値が制御されることになる。これにより、並列に接続されたＩＧＢＴ１０１，１０２のターンオンおよびターンオフのタイミングが揃えられ、ＩＧＢＴ１０１，１０２の電流アンバランスが低減されることになる。
【００１１】
このように、並列に接続されるパワー半導体素子が２個の場合、それぞれのパワー半導体素子の制御回路では、ターンオンおよびターンオフのタイミングは、接続相手のパワー半導体素子のターンオンおよびターンオフのタイミングと比較するだけでよい。しかしながら、並列に接続されるパワー半導体素子が多くなると、すべてのパワー半導体素子間で相互にターンオンおよびターンオフのタイミングに関して連絡を取り合う協調制御が必要になるので、それぞれに制御回路の規模が大きくなってしまう。
【００１２】
そこで、複数のパワー半導体素子の電流アンバランスを低減する方法としては、パワー半導体素子の特性をあらかじめ測定し、その中から、特性が近接したものを選別して組み合わせる方法がある。これは、特性の揃ったパワー半導体素子を選別するのに、多大の手間と時間がかかるため、量産の電力変換装置には向かない方法である。このため、複数のパワー半導体素子の電流アンバランスを低減する協調制御方法として、マスタ・スレーブ型による協調制御方法が知られている。
【００１３】
図１１はマスタ・スレーブ型による協調制御方法を説明する図である。ここでは、一例として、それぞれパワー半導体素子およびその制御回路を備えたパワーモジュールを６個並列に接続する場合について説明する。
【００１４】
マスタ・スレーブ型は、並列に接続される６個のパワーモジュールＰＭ１〜ＰＭ６のうち、１つのモジュールをマスタモジュールとし、他のモジュールをスレーブモジュールとして協調動作を行う形態である。マスタモジュール（ここでは、パワーモジュールＰＭ１）は、他のすべてのスレーブモジュール（ここでは、パワーモジュールＰＭ２〜ＰＭ６）に接続されて、すべてのスレーブモジュールのターンオンおよびターンオフのタイミング情報を収集する。マスタモジュールは、自身のタイミング情報と収集したスレーブモジュールのタイミング情報とから、電流アンバランスを低減するための個々の基準情報を算出し、算出した基準情報は、それぞれ対応するスレーブモジュールに送信される。マスタモジュールは、算出した基準情報を制御目標として電流バランス制御を行う。スレーブモジュールは、マスタモジュールから与えられた基準情報をリファレンスとして電流バランス制御を行う。これにより、すべてのパワーモジュールＰＭ１〜ＰＭ６間において、それらの電流アンバランスの低減が実現される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１４−２３０３０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
マスタ・スレーブ型による協調制御によれば、マスタモジュールは、自らも含めたすべてのモジュールの動作状態を検出し、検出した動作状態からそれぞれのモジュールで目標とすべき基準情報を算出する。このような算出は、並列接続されるパワーモジュールの数だけ必要になるため、マスタモジュールにとって大きな負荷となり、しかも、構成が複雑化する。
【００１７】
また、マスタモジュールは、並列数を増加する毎にスレーブモジュールとの通信ラインおよび入出力端子が新たに必要になるため、並列数毎のバリエーションをあらかじめ用意しておく必要があるという問題点があった。
【００１８】
本発明はこのような点に鑑みてなされたものであり、構成がシンプルで、並列数に依存しないような、並列接続されたパワー半導体素子の協調制御方法、電流バランス制御装置およびパワーモジュールを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では上記の課題を解決するために、並列接続されたパワー半導体素子の協調制御方法が提供される。この並列接続されたパワー半導体素子の協調制御方法は、並列接続されたパワー半導体素子をそれぞれ駆動するための電流バランス制御回路をループ状のデイジーチェーン型で接続し、電流バランス制御回路では、すべてのパワー半導体素子を一斉にスイッチング動作させる度に、あるパワー半導体素子の第１の電流情報と隣接するパワー半導体素子の第２の電流情報とを比較し、第１の電流情報から得られたターンオンおよびターンオフのタイミングが第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、第１の電流情報から得られたターンオンおよびターンオフのタイミングを第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅れ時間差の分だけ遅らせて次のスイッチング動作時のターンオンおよびターンオフのタイミングにすることによりすべてのパワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせるようにした。
【００２０】
本発明は、また、並列接続されるパワー半導体素子を駆動するための電流バランス制御装置が提供される。この電流バランス制御装置は、パワー半導体素子をスイッチング動作させる度に、自身のパワー半導体素子の第１の電流情報と隣接するパワー半導体素子の第２の電流情報とを受けて第１の電流情報から得られたターンオンおよびターンオフのタイミングが第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、第１の電流情報から得られたターンオンおよびターンオフのタイミングと第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅延時間差を検出する遅延時間差検出回路と、遅延時間差に応じてパワー半導体素子のターンオンおよびターンオフのタイミングを調整するためのタイミング調整信号を生成するタイミング調整信号生成回路と、タイミング調整信号により、パワー半導体素子のターンオンおよびターンオフのタイミングを遅らせるよう可変してすべてのパワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせていくゲートドライバと、を備え、遅延時間差検出回路が隣接するパワー半導体素子の第２の電流情報を受け、逆側に隣接するパワー半導体素子の遅延時間差検出回路には第１の電流情報を供給するようにしてすべてループ状のデイジーチェーン型で接続される。
【００２１】
本発明は、さらに、並列接続されるパワー半導体素子とパワー半導体素子を駆動するための電流バランス制御装置とを備えたパワーモジュールが提供される。このパワーモジュールの電流バランス制御装置は、パワー半導体素子をスイッチング動作させる度に、自身のパワー半導体素子の第１の電流情報と隣接するパワー半導体素子の第２の電流情報とを受けて第１の電流情報から得られたターンオンおよびターンオフのタイミングが第２の電流情報から得られたターンオンおよびターンオフのタイミングよりも早いとき、第１の電流情報から得られたターンオンおよびターンオフのタイミングと第２の電流情報から得られたターンオンおよびターンオフのタイミングとの遅延時間差を検出する遅延時間差検出回路と、遅延時間差に応じてパワー半導体素子のターンオンおよびターンオフのタイミングを遅らせるよう調整するためのタイミング調整信号を生成するタイミング調整信号生成回路と、タイミング調整信号により、パワー半導体素子のターンオンおよびターンオフのタイミングを可変してすべてのパワー半導体素子の中で最も遅かったターンオンおよびターンオフのタイミングに合わせていく出力抵抗可変ゲートドライバと、を備え、遅延時間差検出回路が隣接するパワー半導体素子の第２の電流情報を受け、逆側に隣接するパワー半導体素子の遅延時間差検出回路には第１の電流情報を供給するようにしてすべてループ状のデイジーチェーン型で接続される。
【発明の効果】
【００２２】
上記構成の並列接続されたパワー半導体素子の協調制御方法、電流バランス制御装置およびパワーモジュールは、１種類の電流バランス制御回路をループ状のデイジーチェーン型で接続できるので、並列接続の数に制約されないという利点がある。
【図面の簡単な説明】
【００２３】
【図１】並列接続されたパワー半導体素子の協調制御をデイジーチェーン型で実現した概略構成を示す図である。
【図２】パワーモジュールの構成例を示す図である。
【図３】６個のパワーモジュールで構成したスイッチング回路の全体図である。
【図４】電流バランス制御回路の構成例を示す図である。
【図５】出力抵抗可変ゲートドライバの構成例を示す図である。
【図６】電流バランス制御回路の動作を説明する図であって、（Ａ）は起動時のタイムチャート、（Ｂ）は整定時のタイムチャートである。
【図７】パワー半導体素子を２個並列に接続した場合のスイッチング回路を示す図である。
【図８】２個のパワー半導体がスイッチングするときの電流変化を示す図である。
【図９】タイミング検出回路の例を示す図である。
【図１０】タイミング検出回路の動作説明図である。
【図１１】マスタ・スレーブ型による協調制御方法を説明する図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明では、スイッチング回路を６個のパワーモジュールで構成した場合を例に説明するが、本発明は、２以上の複数のパワーモジュールで構成した場合に適用される。また、パワー半導体素子は、ＩＧＢＴを例に示すが、パワーＭＯＳＦＥＴでも同じように適用することができる。
【００２５】
図１は並列接続されたパワー半導体素子の協調制御をデイジーチェーン型で実現した概略構成を示す図、図２はパワーモジュールの構成例を示す図、図３は６個のパワーモジュールで構成したスイッチング回路の全体図である。図４は電流バランス制御回路の構成例を示す図、図５は出力抵抗可変ゲートドライバの構成例を示す図、図６は電流バランス制御回路の動作を説明する図であって、（Ａ）は起動時のタイムチャート、（Ｂ）は整定時のタイムチャートである。
【００２６】
スイッチング回路は、図３に示したように、６個のパワーモジュールＰＭ１〜ＰＭ６で構成され、すべてのＩＧＢＴ１１〜１６が並列に接続されている。また、電流バランス制御回路２１〜２６は、図１に示したように、ループ状の構成であるデイジーチェーン型に接続されている。すなわち、パワーモジュールＰＭ１〜ＰＭ６のＩＧＢＴ１１〜１６は、それぞれコレクタ同士、およびエミッタ同士を接続し、ゲートは、それぞれ電流バランス制御回路２１〜２６によって駆動されるように構成されている。
【００２７】
パワーモジュールＰＭ１〜ＰＭ６は、それぞれ同じ構成を有しているので、ここでは、それらの具体的構成を、図２に代表して示したパワーモジュールＰＭ１で説明する。ＩＧＢＴ１１は、そのエミッタにセンス電流検出部３１が接続されている。このセンス電流検出部３１は、たとえば、ＩＧＢＴ１１のエミッタに直列に接続されたシャント抵抗とすることができ、このシャント抵抗にて電圧信号に変換された信号を電流情報として検出する。また、ＩＧＢＴ１１のエミッタ領域をセンス領域とメイン領域とに分割し、センス領域に流れる電流をセンス抵抗にて電圧信号に変換し、変換された信号を電流情報として検出する。
【００２８】
このセンス電流検出部３１によって検出された電流情報は、自身の電流バランス制御回路２１に供給されるとともに、次段のパワーモジュールＰＭ６の電流バランス制御回路２６に供給される。また、電流バランス制御回路２１は、前段のパワーモジュールＰＭ２のセンス電流検出部３２によって検出された電流情報を受ける。このようにして、電流バランス制御回路２１は、自身の電流情報と前段のパワーモジュールＰＭ２の電流情報とからＩＧＢＴ１１のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をする。同様に、電流バランス制御回路２２は、自身の電流情報と前段のパワーモジュールＰＭ３のセンス電流検出部３３から得られた電流情報とからＩＧＢＴ１２のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をする。電流バランス制御回路２３は、自身の電流情報と前段のパワーモジュールＰＭ４のセンス電流検出部３４から得られた電流情報とからＩＧＢＴ１３のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をする。電流バランス制御回路２４は、自身の電流情報と前段のパワーモジュールＰＭ５のセンス電流検出部３５から得られた電流情報とからＩＧＢＴ１４のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をする。電流バランス制御回路２５は、自身の電流情報と前段のパワーモジュールＰＭ６のセンス電流検出部３６から得られた電流情報とからＩＧＢＴ１５のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をする。そして、電流バランス制御回路２６は、自身の電流情報と前段のパワーモジュールＰＭ１のセンス電流検出部３１から得られた電流情報とからＩＧＢＴ１６のターンオンおよびターンオフのタイミングの遅れ時間差Δｔｄがゼロになるような制御をすることになる。
【００２９】
電流バランス制御回路２１〜２６は、それぞれ同じ構成を有しているので、ここでは、それらの具体的構成を、図４に代表して示した電流バランス制御回路２１で説明する。電流バランス制御回路２１は、遅延時間差検出回路４１と、タイミング調整信号生成回路４２と、出力抵抗可変ゲートドライバ４３とを有している。
【００３０】
遅延時間差検出回路４１は、自身のセンス電流検出部３１から受けた電流情報と、前段のパワーモジュールＰＭ２が検出した電流情報とを受ける。遅延時間差検出回路４１は、まず、それぞれ入力された電流情報からＩＧＢＴ１１およびＩＧＢＴ１２のターンオンおよびターンオフのタイミングを検出する。これらのタイミングは、たとえば、図９に示したタイミング検出回路によって検出される。遅延時間差検出回路４１は、次に、それぞれ検出されたＩＧＢＴ１１およびＩＧＢＴ１２のターンオンおよびターンオフのタイミングを比較し、ターンオンおよびターンオフのそれぞれのタイミングの遅延時間差を求める。すなわち、ターンオンについては、自身のターンオンのタイミングを時刻ｔ１とし、前段のターンオンのタイミングを時刻ｔ２とすると、遅延時間差検出回路４１は、ｔ１−ｔ２＞０かどうかを判断し、その場合に、その遅延時間差を検出する。時間差ｔ１−ｔ２が０より大きくない場合、時間差０を検出する。このように、遅延時間差検出回路４１は、自身のターンオンのタイミングが前段のターンオンのタイミングより早い場合、遅延時間差を出力し、自身のターンオンのタイミングが前段のターンオンのタイミングより遅い場合、遅延時間差＝０を出力する。また、ターンオフの場合についても、同様に、タイミングが比較され、そのタイミングの時間差に応じた遅延時間差が検出される。
【００３１】
タイミング調整信号生成回路４２は、遅延時間差検出回路４１からターンオンおよびターンオフにおける遅延時間差を受けて、遅延時間差に応じたタイミング調整信号を生成する。このタイミング調整信号は、タイミング調整信号生成回路４２の出力段に設けられたデコーダにてデジタル信号に変換され、出力抵抗可変ゲートドライバ４３のイネーブル端子ＥＮに入力される。
【００３２】
出力抵抗可変ゲートドライバ４３は、たとえば、図５に示した構成を有することができる。すなわち、この出力抵抗可変ゲートドライバ４３は、所定の出力抵抗値を有してセグメント化された複数（図示の例では、４個）の信号出力回路５１〜５４を出力抵抗可変ゲートドライバ４３の出力段として並列に設けている。
【００３３】
イネーブル端子ＥＮに入力されるデコーダの出力信号は、信号出力回路５１〜５４の動作を選択的に許可するイネーブル信号として用いる。イネーブル信号は、信号出力回路５１〜５４を、設定すべきゲート抵抗に応じて選択的に駆動し、これによってその出力抵抗（ゲート抵抗）を可変設定するように構成される。なお、この出力抵抗可変ゲートドライバ４３は、たとえば、２進の重み付けをした出力抵抗値を有する複数の信号出力回路５１〜５４を並列に設けた例を示している。
【００３４】
次に、図６に示すタイムチャートを使って、本発明の動作について説明する。まず、電流バランス制御回路２１〜２６は、それぞれ入力信号Ｉｎｐｕｔを一斉に受けてＩＧＢＴ１１〜１６のゲートを駆動する出力信号Ｏｕｔｐｕｔを出力する。このとき、パワーモジュールＰＭ１では、電流バランス制御回路２１が自身のターンオン時のタイミングと前段のパワーモジュールＰＭ２のターンオン時のタイミングとを比較する。図６の（Ａ）の例では、パワーモジュールＰＭ１のターンオン時のタイミングが前段のターンオン時のタイミングより早いので、電流バランス制御回路２１は、遅延時間差に相当するデコード信号をイネーブル信号として出力抵抗可変ゲートドライバ４３に出力する。ターンオフ時のタイミングについても、同様に、前段のタイミングと比較され、遅延時間差に相当するデコード信号を出力する。この図示の例では、パワーモジュールＰＭ１のターンオフ時のタイミングが前段のターンオフ時のタイミングよりも遅いので、電流バランス制御回路２１は、遅延時間差＝０に相当するデコード信号を出力抵抗可変ゲートドライバ４３に出力する。
【００３５】
他のパワーモジュールＰＭ２〜ＰＭ６についても、同様に、自身のターンオンおよびターンオフのタイミングと前段のターンオンおよびターンオフのタイミングとを比較し、自身のタイミングが早ければ、前段のタイミングとの遅延時間差を求める。
【００３６】
以上のようにして求められたそれぞれの遅延時間差は、パワーモジュールＰＭ１〜ＰＭ６の次のスイッチング動作のときに出力抵抗可変ゲートドライバ４３に反映され、出力抵抗可変ゲートドライバ４３は、それぞれ遅延時間差に相当する出力抵抗に可変される。このスイッチング動作のときも、パワーモジュールＰＭ１〜ＰＭ６は、自身のターンオンおよびターンオフのタイミングと前段のターンオンおよびターンオフのタイミングとを比較し、自身のタイミングが早ければ、前段のタイミングとの遅延時間差を求める。この遅延時間差は、パワーモジュールＰＭ１〜ＰＭ６の次のスイッチング動作のときに出力抵抗可変ゲートドライバ４３に反映され、出力抵抗可変ゲートドライバ４３は、それぞれ遅延時間差に相当する出力抵抗に可変される。
【００３７】
このように、パワーモジュールＰＭ１〜ＰＭ６が何度かスイッチング動作を繰り返すことにより、すべてのパワーモジュールＰＭ１〜ＰＭ６の遅延時間差がなくなるようになる。最終的には、図６の（Ｂ）に示したように、すべてのパワーモジュールＰＭ１〜ＰＭ６は、起動時のスイッチング動作で一番遅かったターンオンおよびターンオフのタイミングに合わせられることになる。すなわち、すべてのパワーモジュールＰＭ１〜ＰＭ６は、ターンオンおよびターンオフのタイミングが揃った状態でスイッチング動作することになる。
【００３８】
以上、本発明をその好適な実施の形態について説明したが、これに限定されない。たとえば、出力抵抗可変ゲートドライバ４３は、２進の重み付けをした出力抵抗値を有する複数の信号出力回路５１〜５４を並列に設けた例を示したが、同一抵抗値を有する複数の信号出力回路を並列に設けてもよい。また、出力抵抗可変ゲートドライバ４３の代わりに、ゲートドライバとＩＧＢＴとの間に、可変ゲート抵抗回路を設け、この可変ゲート抵抗回路のゲート抵抗をイネーブル信号で可変するようにしてもよい。
【符号の説明】
【００３９】
１１〜１６  ＩＧＢＴ
２１〜２６  電流バランス制御回路
３１〜３６  センス電流検出部
４１  遅延時間差検出回路
４２  タイミング調整信号生成回路
４３  出力抵抗可変ゲートドライバ
５１〜５４  信号出力回路
ＥＮ  イネーブル端子
Ｉｎｐｕｔ  入力信号
Ｏｕｔｐｕｔ  出力信号
ＰＭ１〜ＰＭ６  パワーモジュール
【図１】
0006582714.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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