(57)【特許請求の範囲】
【請求項１】
直流電源の高電位を入力する高電位端子と、前記直流電源の低電位を入力する低電位端子と、前記直流電源の中間電位を入力する中間電位端子と、交流を出力する交流端子とを備え、前記高電位端子，低電位端子，中間電位端子と前記交流端子との間で電力変換を行う３レベル電力変換回路であって、
前記中間電位端子と前記交流端子との間にワイドバンドギャップ以外の半導体のスイッチング素子とワイドバンドギャップ半導体のダイオードとが直列に接続され、
前記スイッチング素子の電流容量が前記ダイオードの電流容量よりも大きいことを特徴とする３レベル電力変換回路。
【請求項２】
前記３レベル電力変換回路をＴ型３レベル電力変換回路とする場合において、双方向スイッチを構成するスイッチング素子がＳｉ製半導体デバイス、ダイオードがＳｉＣ製半導体デバイスであることを特徴とする請求項１に記載の３レベル電力変換回路。
【請求項３】
前記３レベル電力変換回路をＩ型３レベル電力変換回路とする場合において、前記中間電位端子と前記交流端子との間に設けられるスイッチング素子がＳｉ製半導体デバイス、ダイオードがＳｉＣ製半導体デバイスであることを特徴とする請求項１に記載の３レベル電力変換回路。
【請求項４】
前記スイッチング素子のチップ面積が前記ダイオードのチップ面積よりも広いことを特徴とする請求項１ないし３のいずれか一項に記載の３レベル電力変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ(Silicon Carbide：シリコンカーバイト)素子とＳｉ(Silicon：シリコン)素子を組み合わせた３レベル電力変換回路(例えば、インバータ)、に関する。
【背景技術】
【０００２】
３レベルインバータは、下記特許文献１及び２に示されているように、従来から、２レベルの出力が得られる２レベルインバータに対して、３レベルの出力が得られ、出力電圧に含まれる高調波の低減を可能にするものであることが知られている。すなわち、
下記特許文献１の図１１、図１６などに示されている、従来の３レベルインバータの第一の例は、直流高電位端子Ｐと直流低電位端子Ｎとの間に直列接続した２つの半導体スイッチング素子（例．ＩＧＢＴ：Insulated Gate Bipolar Transistor）を接続し、さらに２つの半導体スイッチング素子の接続点とＡＣ出力端子を接続し、直流高電位側Ｐ及び直流低電位側Ｎを中間電位端子Ｍに対称になるように分割し構成している。
【０００３】
そして、ＡＣ出力端子と中間電位端子Ｍとの間に、相互に逆方向接続となるように２つのＩＧＢＴを用いて構成された双方向スイッチを介在させるようにした３レベルインバータ（本明細書ではこの第一の例の３レベルインバータを、以後、“Ｔ型３レベルインバータ”と呼ぶ）が開示されている。
【０００４】
その場合において、特許文献１にはＴ型３レベルインバータのスイッチング素子をＳｉ(Silicon：シリコン)素子、ダイオードをＳｉＣ(Silicon Carbide：シリコンカーバイト)素子を用いる例が開示されている。
【０００５】
また３レベルインバータの第二の例は、下記特許文献１の図１、図４などに示されている、直流高電位端子Ｐと直流低電位端子Ｎとの間に４つのＩＧＢＴ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を４直列接続し、４直列接続を２分したＩＧＢＴの接続点とＡＣ出力端子を接続するとともに、４直列接続が２分され、２分されてペアにされた２直列接続のそれぞれ２つのＩＧＢＴの接続点と中間電位端子Ｍとの間にクランプダイオードを接続して構成された３レベルインバータ（本明細書ではでこの第二の例の３レベルインバータを、以後、“Ｉ型３レベルインバータ”と呼ぶ）が開示されている。
【０００６】
その場合において、特許文献１にはＩ型３レベルインバータのスイッチング素子をＳｉ(Silicon：シリコン)素子、ダイオードをＳｉＣ(Silicon Carbide：シリコンカーバイト)素子を用いる例が開示されている。
【０００７】
図５は、従来の３レベル電力変換回路がＴ型３レベルインバータで実現された場合の構成例を示す図で、下記特許文献２に記載されているものである。図５においては、半導体スイッチング素子（例．ＩＧＢＴ：Insulated Gate Bipolar Transistor）Ｔ１３、Ｔ１４に並列するダイオードＤ１３、Ｄ１４の電流容量を、半導体スイッチング素子（例．ＩＧＢＴ：Insulated Gate Bipolar Transistor）Ｔ１１、Ｔ１２の電流容量よりも小さくすることが提案されている。
【０００８】
なお、図５において、記号Ｐ、Ｎ、Ｍは上述したのと同様に、直流高電位端子、直流低電位端子、及び、中間電位端子を表すものであり、また、１０１、１０２は直流電圧を供給する電源としてのコンデンサを表すものである。
【０００９】
しかし、半導体スイッチング素子Ｔ１３、Ｔ１４に並列するダイオードＤ１３、Ｄ１４の電流容量と、半導体スイッチング素子Ｔ１３、Ｔ１４の電流容量との関係については、特許文献２には言及が何もされていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第５５５４１４０号公報
【特許文献２】特許第５７７４０８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ワイドバンドギャップ半導体として既に実用化されているＳｉＣ(Silicon Carbide：シリコンカーバイト)製デバイスは、動作温度が高く、価格が高いため、できる限り少ないチップ面積で用いることが経済的に望ましい。
【００１２】
一方、電力変換装置には、より高効率で動作することが求められているので、負荷電流が通流するダイオードの導通電圧を低くするためにチップ面積を大きくする必要がある。
これらの要求は、コストを重視するか、効率を重視するか、のいずれを採るかの相反する要求であり、従来からこの問題を解決することは困難であると認識されていた。
【００１３】
そこで本発明の課題は、ＳｉＣ製デバイスの採用でコストを下げることとダイオードの導通電圧を低くするためにチップ面積を大きくして効率を上げるという二律背反する要求を満たすことができる３レベル電力変換回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために本発明は、３レベル電力変換回路(例えばインバータ)において、直流中性点と交流出力間に電流を流す場合、
（１）Ｔ型３レベル電力変換回路では、ＡＣＳＷ(直流をスイッチングして交流を生成する双方向スイッチ)用のＳｉ製のスイッチング素子とＳｉＣ製のダイオードを経由するよう構成する。
（２）Ｉ型３レベル電力変換回路では、直流高電位端子Ｐ−直流低電位端子Ｎ間に４直列されたスイッチング素子の内の交流出力に接続される二つのＳｉ製のスイッチング素子とＳｉＣ製のクランプダイオードを経由するように構成する。
【００１５】
上記（１）及び（２）に示すように構成することで、３レベル電力変換装置の導通損失は、Ｓｉ製のスイッチング素子(例．ＩＧＢＴ)とＳｉＣ製のダイオードに生じる損失の和となるため、コストダウン用に増やしたＳｉＣ製のダイオードの導通損失を、Ｓｉ製のスイッチング素子の導通損失を小さくする、ことにより低減することができる。
【発明の効果】
【００１６】
本発明の３レベル電力変換回路によれば、ＳｉＣ製のダイオードの電流容量を小さくすることでコストを低減し、その一方で、Ｓｉ製のスイッチング素子の電流容量を大きくすることにより、コストダウン用にＳｉＣ製のダイオードの導通損失を増やしても３レベル電力変換回路自体の導通損失を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る３レベル電力変換回路をＴ型３レベルインバータにより実現した場合の実施例を示す図である。
【図２】本発明の実施形態に係る３レベル電力変換回路をＩ型３レベルインバータにより実現した場合の実施例を示す図である。
【図３】図１に示した本発明の実施形態に係るＴ型３レベルインバータの転流の様子の一部を示す遷移図である。
【図４】図２に示した本発明の実施形態に係るＩ型３レベルインバータの転流の様子の一部を示す遷移図である。
【図５】従来の３レベル電力変換回路がＴ型３レベルインバータで実現された場合の構成例を示す図である。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、以下、詳細に説明する。
【実施例１】
【００１９】
図１は、本発明の実施形態に係る３レベル電力変換回路をＴ型３レベルインバータにより実現した場合の実施例を示す図である。
図１に示されるＴ型３レベルインバータは、上記図５に示された従来例におけるＴ型３レベルインバータと同じように、直流高電位端子Ｐと直流低電位端子Ｎとの間に直列接続された２つの半導体スイッチング素子（例．ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を接続し、さらに上記２つの半導体スイッチング素子の接続点をＡＣ出力端子に接続して、直流高電位側Ｐ及び直流低電位側Ｎを中間電位(直流中性点)端子Ｍに対して対称になるように構成している。
【００２０】
そのうえでＡＣ出力端子と中間電位端子Ｍとの間に、相互に逆方向接続となるように２つの半導体スイッチング素子（例．ＩＧＢＴ:Insulated Gate Bipolar Transistor）を用いて構成された双方向スイッチを介在させて構成するようにしている。
【００２１】
なお、図１において、記号Ｐ、Ｎ、Ｍは、直流高電位端子、直流低電位端子、及び、中間電位端子を表すものであり、また、ＡＣはＡＣ出力端子を、１１、１２は直流電圧を供給する電源としてのコンデンサを示すものである。
【００２２】
図１に示される本発明の実施形態に係るＴ型３レベルインバータと、図５に示された従来のＴ型３レベルインバータとの構成上の相異は、図１ではダイオードＤ３とＤ４の電流容量を半導体スイッチング素子(例．ＩＧＢＴ)Ｔ３とＴ４よりも小さくなるようにしたことである。
【００２３】
図１に示すダイオードＤ３とＤ４が多チップ構成で構成されることになるため、ダイオードＤ３とＤ４の電流容量が半導体スイッチング素子Ｔ３とＴ４よりも電流容量が小さいということは、同じ電流を流した時に発生する導通電圧が大きくなるということである。
【００２４】
一方、半導体スイッチング素子Ｔ３やＴ４も多チップ構成で構成されることになるため、半導体スイッチング素子Ｔ３とＴ４の電流容量がダイオードＤ３とＤ４の電流容量より大きいということは、同じ電流を流した時に発生する導通電圧が小さくなるということである。
【００２５】
図３は、図１に示した本発明の実施形態に係るＴ型３レベルインバータの転流の様子の一部を示す遷移図である。なお、図３ではＴ型３レベルインバータの転流動作の一部（Ｔ１→Ｄ３とＴ４→Ｔ１）を示すものである。その遷移を説明すれば、
まず（１）に示すように、半導体スイッチング素子Ｔ１がオンして半導体スイッチング素子Ｔ１に負荷電流が流れている時は、半導体スイッチング素子Ｔ１で導通損失(Ｐsat)が発生する。
【００２６】
次に（２）に示すように、半導体スイッチング素子Ｔ１がオフになると、半導体スイッチング素子Ｔ１にターンオフ損失(Ｅoff)が発生し、負荷電流は、ダイオードＤ３、半導体スイッチング素子Ｔ４に流れるため、ダイオードＤ３に導通損失Ｐsat、半導体スイッチング素子Ｔ４にも導通損失Ｐsatが発生する。
【００２７】
次に（３）に示すように、（１）及び（２）ではオフしていた半導体スイッチング素子Ｔ３がオンしても、損失の発生状況は変化しない。
次に（４）に示すように、（３）でオンにされた半導体スイッチング素子Ｔ３がオフになっても、損失の発生状況は変化しない。
【００２８】
最後に、（５）に示すように、半導体スイッチング素子Ｔ１がオンになると、ダイオードＤ３に逆回復損失(Ｅrr)が発生し、半導体スイッチング素子Ｔ１にターンオン損失Ｅon、導通損失Ｐsatが発生する。
【００２９】
図３に示した転流動作例はその一部を例示したものであり、転流動作が（Ｔ２→Ｄ４とＴ３→Ｔ２）であっても当業者ならその動作を理解することができるであろう。
上記した説明より、ジャンクション温度が許容する限りダイオードＤ３の電流容量を小さくし、一方、半導体スイッチング素子Ｔ４の電流容量を大きくすることで半導体スイッチング素子Ｔ４の導通損失Ｐsatを小さくして、３レベル電力変換回路自体の導通損失を増加させることなく、コストを低減することができる。
【００３０】
なお、上記の作用効果を奏するようにするために、中間電位端子Ｍと交流端子ＡＣとの間にワイドバンドギャップ以外の半導体のスイッチング素子、例えばＳｉ(シリコン)製のスイッチング素子を、また、ダイオードＤ３及びＤ４をワイドバンドギャップ半導体素子であるＳｉＣ製のダイオードを用いることが望ましい。
【実施例２】
【００３１】
図２は、本発明の実施形態に係る３レベル電力変換回路をＩ型３レベルインバータにより実現した場合の実施例を示す図である。
図２に示される本発明の実施形態に係るＩ型３レベルインバータは、上述した従来例におけるＩ型３レベルインバータと同じように、直流高電位端子Ｐと直流低電位端子Ｎとの間にMOSFET-IGBT-IGBT-MOSFETのように４つの半導体スイッチング素子を４直列接続し、４直列接続を２分した半導体スイッチング素子の接続点とＡＣ出力端子を接続するとともに、４直列接続が２分され、２分されてペアにされた２直列接続の２つの半導体スイッチング素子の各接続点と中間電位端子Ｍとの間にクランプダイオードＣ３、Ｃ４を接続して構成している。
【００３２】
なお、図２においても、記号Ｐ、Ｎ、Ｍは、直流高電位端子、直流低電位端子、及び、中間電位端子を表すものであり、また、ＡＣはＡＣ出力端子を、１１、１２は直流電圧を供給する電源としてのコンデンサを示すものである。
【００３３】
図２に示される本発明の実施形態に係るＩ型３レベルインバータと、従来のＩ型３レベルインバータとの構成上の相異は、図２ではクランプダイオードＣ３とＣ４の電流容量を半導体スイッチング素子(例．ＩＧＢＴ)Ｔ２４とＴ２３よりも小さくなるようにしたことである。
【００３４】
このクランプダイオードＣ３やＣ４は、多チップ構成で構成されることになるため、電流容量が小さいということは、同じ電流を流した時に発生する導通電圧が大きくなるということである。
【００３５】
一方、半導体スイッチング素子Ｔ２４やＴ２３においても、多チップ構成で構成されることになるため、電流容量が大きいということは、同じ電流を流した時に発生する導通電圧が小さくなるということである。
【００３６】
図４は、図２に示した本発明の実施形態に係るＩ型３レベルインバータの転流の様子の一部を示す遷移図である。すなわち図４では、Ｉ型３レベルインバータの転流動作の一部（Ｔ２１とＴ２４→Ｃ３とＴ２４→Ｔ２１とＴ２４）を示すものである。その遷移を説明すれば、
まず（１１）に示すように、半導体スイッチング素子Ｔ２１、Ｔ２４がオンして半導体スイッチング素子Ｔ２１、Ｔ２４に負荷電流が流れている時は、半導体スイッチング素子Ｔ２１、Ｔ２４で導通損失(Ｐsat)が発生する。
【００３７】
次に（１２）に示すように、半導体スイッチング素子Ｔ２１がオフになると、半導体スイッチング素子Ｔ２１にターンオフ損失(Ｅoff)が発生し、負荷電流は、クランプダイオードＣ３、半導体スイッチング素子Ｔ２４を介して流れるため、ダイオードＣ３に導通損失Ｐsat、半導体スイッチング素子Ｔ２４に導通損失Ｐsatが発生する。
【００３８】
次に（１３）に示すように、（１１）及び（１２）ではオフしていた半導体スイッチング素子Ｔ２３がオンしても、損失の発生状況は変化しない。
次に（１４）に示すように、（１３）でオンにされた半導体スイッチング素子Ｔ２３がオフになっても、損失の発生状況は変化しない。
【００３９】
最後に、（１５）に示すように、半導体スイッチング素子Ｔ２１がオンになると、クランプダイオードＣ３に逆回復損失(Ｅrr)が発生し、半導体スイッチング素子Ｔ２１にターンオン損失Ｅon、導通損失Ｐsatが発生し、また半導体スイッチング素子Ｔ２４に導通損失(Ｐsat)が発生する。
【００４０】
図４に示した転流動作例はその一部を例示したものであり、転流動作が（Ｔ２２とＴ２３→Ｃ４とＴ２３→Ｔ２２とＴ２３）であっても当業者ならその動作を理解することができるであろう。
【００４１】
上記した説明より、ジャンクション温度が許容する限り半導体スイッチング素子Ｔ２３のダイオードＤ２３の電流容量を小さくし、一方、半導体スイッチング素子Ｔ２４の電流容量を大きくすることで半導体スイッチング素子Ｔ２４の導通損失Ｐsatを小さくして、３レベル電力変換回路自体の導通損失を増加させることなく、コストを低減可能である。
【００４２】
なお、上記の作用効果を奏するようにするために、中間電位端子Ｍと交流端子ＡＣとの間に接続されるクランプダイオードをＳｉＣ製のダイオードとし、また中間電位端子Ｍと交流端子ＡＣとの間に接続される２つのスイッチング素子をＳｉ製半導体デバイスとすることが望ましい。
【産業上の利用可能性】
【００４３】
本発明は、太陽電池インバータなどの直流電力を交流に変換して出力するインバータにおいて利用することが可能である。
【符号の説明】
【００４４】
１１  コンデンサ
１２  コンデンサ
Ｃ３  クランプダイオード
Ｃ４  クランプダイオード
Ｐ  直流高電位端子
Ｎ  直流低電位端子
Ｍ  中間電位(直流中性点)端子
Ｄ１〜Ｄ４  ダイオード
Ｄ２１〜Ｄ２４  ダイオード
Ｔ１〜Ｔ４  半導体スイッチング素子
Ｔ２１〜Ｔ２４  半導体スイッチング素子
【図１】
0006613883.tif 000002
【図２】
0006613883.tif 000003
【図３】
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【図４】
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【図５】
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