(57)【特許請求の範囲】
【請求項１】
位相を変化させて多重化したバイポーラ・インパルス信号を送信するインパルス送信機であって、
通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
前記データ信号に基づいて、極性を反転させて生成されたバイポーラ短パルスに、異なる遅延を与えて位相を変化させる位置変調機能付きトリガーフリップフロップと、
前記バイポーラ短パルスを受け取り、所定の周波数帯域幅だけを通過させて前記バイポーラ・インパルス信号を生成するバンドパスフィルタと、を有し、
前記位置変調機能付きトリガーフリップフロップは、マスタースレーブ型であり、スレーブラッチ部は、セレクタからの選択信号に基づいていずれかが選択される、複数の位相制御経路を含み、
前記複数の位相制御経路は、それぞれ縦続接続された複数の遅延回路を含み、
前記複数の位相制御経路における前記複数の遅延回路は、少なくとも２つの遅延制御信号により選択的に制御され、
前記位置変調機能付きトリガーフリップフロップは、前記複数の位相制御経路に含まれる、第１位相制御経路の第１遅延時間と第２位相制御経路の第２遅延時間の遅延時間差を利用して位置変調を行い、
前記遅延時間差は、前記第１遅延時間および前記第２遅延時間よりも短い、
ことを特徴とするインパルス送信機。
【請求項２】
それぞれの前記位相制御経路は、
前記複数の遅延回路の前段に設けられた第１トランスファーゲートと、
前記複数の遅延回路の出力を受け取るバッファと、
前記複数の遅延回路の後段に設けられた第２トランスファーゲートと、有し、
前記位相制御経路における前記第１および第２トランスファーゲートは、同じ前記選択信号により選択される、
ことを特徴とする請求項１に記載のインパルス送信機。
【請求項３】
前記遅延制御信号は、第１遅延制御信号および第２遅延制御信号を含み、
それぞれの前記位相制御経路における遅延は、
前記第１遅延制御信号により遅延制御される前記遅延回路の数、および、前記第２遅延制御信号により遅延制御される前記遅延回路の数に基づいて規定される、
ことを特徴とする請求項１または請求項２に記載のインパルス送信機。
【請求項４】
前記位相制御経路は、第１〜第４位相制御経路の４つであり、互いに位相がπ／２だけ異なる信号を出力する、
ことを特徴とする請求項３に記載のインパルス送信機。
【請求項５】
前記位相制御経路は、それぞれ縦続接続された３つの遅延回路を含み、
前記第１位相制御経路において、３つの遅延回路は、前記第１遅延制御信号により制御され、
前記第２位相制御経路において、２つの遅延回路は、前記第１遅延制御信号により制御され、１つの遅延回路は、前記第２遅延制御信号により制御され、
前記第３位相制御経路において、１つの遅延回路は、前記第１遅延制御信号により制御され、２つの遅延回路は、前記第２遅延制御信号により制御され、
前記第４位相制御経路において、３つの遅延回路は、前記第２遅延制御信号により制御される、
ことを特徴とする請求項４に記載のインパルス送信機。
【請求項６】
前記第１および第２遅延制御信号は、共通の基準発振器からの信号を受け取り、前記遅延回路を縦続接続する段数が異なる第１および第２ＤＬＬ回路により生成される、
ことを特徴とする請求項３乃至請求項５のいずれか１項に記載のインパルス送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、インパルス送信機に関する。
【背景技術】
【０００２】
近年、インターネット利用者の爆発的増加、或いは、高精細画像や映像および音声データ等のコンテンツの大容量化および多様化に伴って、無線通信においても伝送容量の増大が望まれている。
【０００３】
大容量無線通信方式としては、例えば、商用無線局が少なく、広い周波数帯域を確保しやすいミリ波帯の利用が適している。また、近年、ＲＦパルスを伝送媒体とするインパルス方式による無線通信方式が、広帯域無線通信システムへの適用として注目されている。
【０００４】
インパルス方式による無線伝送装置(インパルス送信機：インパルス送信機)は、低周波パルス信号から逓倍により高周波パルス信号を得るため、バンドパスフィルタの比帯域が従来方式と比較して大きくなる上、局部発振器やミキサが不要になる。
【０００５】
そのため、インパルス送信機は、搬送波方式による狭帯域の無線伝送装置と比較して、無線部の構成を簡素化および低コスト化することが可能である。さらに、例えば、毎秒１０ギガビット(１０Ｇｂｐｓ)を超える大容量無線通信の実現手段として、インパルス方式の無線通信システム(インパルス無線通信システム)が期待されている。
【０００６】
インパルス無線通信システムでは、データの「１」，「０」に対してミリ波パルスを送信するＯＮ／ＯＦＦ変調および包絡線検波を行ってデータを伝送する。ここで、毎秒伝送可能なデータ量(伝送速度)は、バンドパスフィルタの通過周波数帯域幅で決まる。
【０００７】
さらに、例えば、無線通信用途として数ギガヘルツ(ＧＨｚ)〜数十ＧＨｚと広い周波数帯域幅がいくつか割り当てられているミリ波帯(３０ＧＨｚ〜３００ＧＨｚ)を用いて、数十ギガビット／秒(Ｇｂｐｓ)の大容量通信を簡易なシステムで実現するのに適している。
【０００８】
ところで、従来、インパルス方式を利用した無線通信システムおよび通信装置としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２２９６７７号公報
【特許文献２】特開２００９−２３９８９５号公報
【特許文献３】特開２０００−３２３９６６号公報
【特許文献４】特開２００８−２８８７３２号公報
【特許文献５】特開２０１３−１５７６６０号公報
【特許文献６】特開２００４−２０８１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、例えば、ミリ波帯を用いて大容量通信を行うインパルス無線通信システムが研究開発されている。また、近年のインパルス送信機の送信部では、輝線スペクトルによる伝送電力の制限を避けるため、例えば、直前の「１」の極性とは反対の極性をもつパルスを生成する、いわゆるバイポーラＲＺ(リターンゼロ)式短パルス発生器を用いるものが出現している。
【００１１】
しかしながら、バイポーラＲＺ式のものも含めて、インパルス無線通信システムの課題としては、使用する周波数帯域幅当たりの伝送ビット数が小さい、つまり、周波数利用効率が低いことが挙げられる。
【００１２】
すなわち、インパルス無線通信システムでは、ＯＮ／ＯＦＦ変調を行うため、例えば、１０ＧＨｚの周波数帯域幅を使用する場合、せいぜい１０Ｇｂｐｓ程度のデータ伝送しか行えない。
【００１３】
また、無線通信システムが近接して相互の干渉が問題になる場合や、同じ周波数帯を利用して伝送速度を上げることが求められる場合等において、周波数利用効率の高い通信システムが求められている。
【００１４】
ところで、インパルス無線通信システムで周波数利用効率を向上させるために、１シンボル周期内に１個のパルス(インパルス)を配置し、送信データに応じてパルスを配置する位置(位相)を変える位置(位相)変調が考えられている。
【００１５】
しかしながら、例えば、ミリ波帯、特に、６０ＧＨｚ以上の高い周波数を使用して位相変調を行う場合、位相差に相当する位置変調の遅延時間は、例えば、数ｐｓになる。この数ｐｓの遅延時間は、一般的なＣＭＯＳ(Complementary Metal Oxide Semiconductor)バッファによる遅延時間(例えば、１０ｐｓ程度)よりも短い。
【００１６】
すなわち、ミリ波帯のインパルス無線通信システムにおいて、位相変調を行って周波数利用効率を向上させるには、例えば、低コストにつながるＣＭＯＳバッファを使用するのは困難になっている。
【００１７】
換言すると、例えば、位相変調を行って利用効率を向上させつつ、一般的なＣＭＯＳ技術を使用してコストを抑え、しかも、高い通信品質を維持することのできるインパルス無線通信システムの実現は難しくなっている。
【課題を解決するための手段】
【００１８】
一実施形態によれば、位相を変化させて多重化したバイポーラ・インパルス信号を送信するインパルス送信機であって、ベースバンド信号生成器と、位置変調機能付きトリガーフリップフロップと、バンドパスフィルタと、を有する、インパルス送信機が提供される。
【００１９】
前記ベースバンド信号生成器は、通信クロックのタイムスロット単位のデータ信号を生成し、前記位置変調機能付きトリガーフリップフロップは、前記データ信号に基づいて、極性を反転させて生成されたバイポーラ短パルスに、異なる遅延を与えて位相を変化させる。前記バンドパスフィルタは、前記バイポーラ短パルスを受け取り、所定の周波数帯域幅だけを通過させて前記バイポーラ・インパルス信号を生成する。
【００２０】
前記位置変調機能付きトリガーフリップフロップは、マスタースレーブ型であり、スレーブラッチ部は、セレクタからの選択信号に基づいていずれかが選択される、複数の位相制御経路を含み、前記複数の位相制御経路は、それぞれ縦続接続された複数の遅延回路を含む。前記複数の位相制御経路における前記複数の遅延回路は、少なくとも２つの遅延制御信号により選択的に制御される。前記位置変調機能付きトリガーフリップフロップは、前記複数の位相制御経路に含まれる、第１位相制御経路の第１遅延時間と第２位相制御経路の第２遅延時間の遅延時間差を利用して位置変調を行い、前記遅延時間差は、前記第１遅延時間および前記第２遅延時間よりも短い。
【発明の効果】
【００２１】
開示のインパルス送信機によれば、通信品質の向上および低コスト化を行うことができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】図１は、インパルス無線通信システムの一例を説明するための図である。
【図２】図２は、インパルス無線通信システムにおけるインパルス送信機を説明するための図である。
【図３】図３は、バイポーラＲＺ型のインパルス送信機を説明するための図(その１)である。
【図４】図４は、バイポーラＲＺ型のインパルス送信機を説明するための図(その２)である。
【図５】図５は、バイポーラＲＺ型のインパルス送信機を説明するための図(その３)である。
【図６】図６は、関連技術としてのインパルス送信機の一例における短パルス発生器を示す図である。
【図７】図７は、図６に示すインパルス送信機からの信号を受信するインパルス受信機の一例を示すブロック図である。
【図８】図８は、関連技術としてのインパルス送信機の他の例における短パルス発生器を示す図である。
【図９】図９は、図８に示すインパルス送信機からの信号を受信するインパルス受信機の一例を示すブロック図である。
【図１０】図１０は、インパルス送信機の一実施例におけるＴ−ＦＦを示すブロック図である。
【図１１】図１１は、図１０に示すＴ−ＦＦの遅延制御部で使用する遅延制御信号生成回路の一例を示すブロック図である。
【図１２】図１２は、遅延回路の一例を説明するための図である。
【発明を実施するための形態】
【００２３】
まず、本実施例を詳述する前に、図１〜図９を参照して、インパルス無線通信システムの一例、関連技術としてのインパルス送信機の例、並びに、その問題点を説明する。
【００２４】
図１は、インパルス無線通信システムの一例を説明するための図であり、図１(a)は、インパルス無線通信システムの一例を示すブロック図であり、図１(b)は、バンドパスフィルタの通過周波数帯域を説明するための図である。
【００２５】
図１(a)に示されるように、インパルス無線通信システム(インパルス方式の無線通信システム)は、インパルス送信機Ｔｘ、および、インパルス受信機Ｒｘを有する。インパルス送信機Ｔｘは、ベースバンド信号生成器１０１、短パルス発生器１０２、バンドパスフィルタ１０３、送信増幅器１０４、および、送信アンテナ１０５を有する。
【００２６】
ベースバンド信号生成器１０１は、通信クロックのタイムスロット単位のデータ信号を生成し、短パルス発生器１０２に出力する。ここで、データ信号は、例えば、「１」の値では高レベル『Ｈ』になり、「０」の値では低レベル『Ｌ』になる。
【００２７】
通信クロックは、例えば、５ＧＨｚとされ、この場合、データ信号の通信速度は、例えば、５ギガビット／秒(Ｇｂｐｓ)になる。短パルス発生器１０２は、例えば、データ信号がタイムスロットでハイレベルになると、短パルスを生成する。バンドパスフィルタ１０３は、短パルスに対して、所定の通過周波数帯域のみを通過させるフィルタリングを行って、例えば、ミリ波パルスを出力する。
【００２８】
図１(b)において、参照符号１３１は、短パルスの周波数特性(短パルス特性)を示し、１３２は、バンドパスフィルタ１０３の通過周波数帯域を示す。図１(b)に示されるように、バンドパスフィルタ１０３から出力されるミリ波パルスは、短パルス特性１３１のうちの通過周波数帯域１３２の部分のみの周波数成分を有する。
【００２９】
ところで、例えば、ＵＷＢ(Ultra Wide Band：超広帯域無線)等では、使用可能な周波数帯域が制限されており、その周波数帯域の制限を満たすように、バンドパスフィルタ１０３が用いられる。なお、通過周波数帯域１３２は、例えば、通過下限周波数ｆ１が８０ＧＨｚ、通過上限周波数ｆ２が９０ＧＨｚであり、通過周波数帯域幅がｆ２−ｆ１＝９０−８０＝１０ＧＨｚである。
【００３０】
図２は、インパルス無線通信システムにおけるインパルス送信機を説明するための図であり、図２(a)は、短パルス発生器(ユニポーラＲＺ(リターンゼロ)式短パルス発生器)１０２およびバンドパスフィルタ１０３において発生される信号を示す。
【００３１】
また、図２(b)は、バンドパスフィルタ１０３のフィルタ特性(通過周波数帯域)を示し、図２(c)は、ユニポーラＲＺ式短パルス発生器１０２を使用した場合の輝線スペクトルを示す。
【００３２】
ここで、図２(c)において、横軸は、周波数(ＧＨｚ)を示し、縦軸は、電力スペクトル密度(ｄＢｍ／Ｈｚ)を示す。また、図２(c)は、ｆcが８３．５ＧＨｚで、Ｂｗ＝５ＧＨｚ(８１ＧＨｚ〜８６ＧＨｚ)の場合を示す。なお、図２(a)〜図２(c)において、ｆcは、バンドパスフィルタ１０３の通過周波数帯域における中心周波数を示し、Ｂｗは、例えば、パワーが３ｄＢ低下する通過帯域幅を示す。
【００３３】
図２(a)に示されるように、短パルス発生器(ユニポーラＲＺ式短パルス発生器)１０２は、例えば、正極性の幅の狭いパルスを生成する。この幅の狭いパルスは、高周波成分を含む広範囲の周波数成分を含んでおり、バンドパスフィルタ１０３を通過することにより、例えば、ミリ波パルスが生成される。すなわち、図２(b)に示されるように、バンドパスフィルタ１０３を通過したミリ波パルスは、概ね、周波数ｆcで振動する幅Ｂｗ-1の振動信号(パルス信号)になる。
【００３４】
再び、図１(a)を参照すると、バンドパスフィルタ１０３の出力は、送信増幅器１０４に入力されて、例えば、ミリ波パルスが増幅され、送信アンテナ１０５を介して、送信信号が無線送信される。なお、送信信号は、ミリ波パルスの有無(ＯＮ／ＯＦＦ)により、「１」または「０」のデータが表される。このとき、図２(c)に示されるように、送信信号(電力スペクトル密度)には、例えば、輝線スペクトルＳｂが含まれることになる。
【００３５】
また、図１(a)に示されるように、インパルス受信機Ｒｘは、受信アンテナ１２１、受信増幅器１２２、検波器１２３、リミットアンプ１２４、および、ベースバンド信号再生器１２５を有する。
【００３６】
受信増幅器１２２は、受信アンテナ１２１を介して無線受信した受信信号を増幅し、検波器１２３に出力する。検波器１２３は、受信増幅器１２２により増幅された受信信号(ミリ波パルス)の包絡線を検波して、リミットアンプ１２４に出力する。
【００３７】
リミットアンプ１２４は、検波器１２３により検波された信号を増幅して、ベースバンド信号再生器１２５に出力する。そして、ベースバンド信号再生器１２５は、リミットアンプ１２４により増幅された信号を受け取り、例えば、５Ｇｂｐｓの受信データの再生を行う。
【００３８】
なお、インパルス無線通信システムは、上述したように、ミリ波帯域はもちろんであるが、例えば、マイクロ波帯、準ミリ波帯、ＵＷＢをはじめとする超広帯域無線通信に利用可能である。
【００３９】
このインパルス無線通信システムは、狭帯域通信方式の無線通信システムと比較して、発振器やミキサが不要でＲＦ部の構成が簡素で低コストなため、例えば、広帯域を利用できるミリ波帯では、１０Ｇｂｐｓを超える広帯域無線通信の実現が期待されている。
【００４０】
ここで、インパルス無線通信システムに割り当てられた周波数帯域幅をＢｍａｘとすると、バンドパスフィルタ１０３の通過周波数帯域幅ＢｂｐｆがＢｍａｘと等しいとき、最大通信速度Ｂｍａｘを得ることができる。
【００４１】
例えば、周波数帯域幅Ｂｍａｘが１０ＧＨｚの場合、図１(b)に示されるように、バンドパスフィルタ１０３の通過周波数帯域幅Ｂｂｐｆは、ｆ２−ｆ１＝９０−８０＝１０ＧＨｚになり、データ信号の通信速度は、１０Ｇｂｐｓになる。
【００４２】
ところで、多くの無線通信システムは、例えば、周波数１ＭＨｚ当たりの信号強度０ｄＢｍ(＝１ｍＷ／ＭＨｚ)というように、法令や規格等により、単位周波数当りの信号強度(電力スペクトル密度)が規定されている。
【００４３】
そのため、図２(c)に示されるように、例えば、送信信号(電力スペクトル密度)には、輝線スペクトルＳｂが含まれる。そして、この輝線スペクトルＳｂの信号強度が電力スペクトル密度の制限にかかると、全周波数帯域での平均電力を上げられないという事態が生じる。
【００４４】
具体的に、例えば、割り当てられた周波数帯域Ｂｍａｘが１０ＧＨｚ(＝１００００ＭＨｚ)のとき、送信スペクトル強度が周波数帯域内で一定であれば、１(ｍＷ／ＭＨｚ)×１００００(ＭＨｚ)＝１０Ｗの出力が可能になる。
【００４５】
しかしながら、送信信号に１ｍＷ／ＭＨｚの輝線スペクトルＳｂが含まれると、この輝線スペクトルＳｂも、例えば、電波法に基づく信号強度の制限を受けるため、小さな電力しか許容されないことになってしまう。
【００４６】
一般的に、信号を誤りなく長距離伝送するためには、全周波数帯域のスペクトル電力を最大限大きくして、雑音等に対する信号強度マージン(Ｓ／Ｎ比)を確保するのが好ましい。しかしながら、送信電力が輝線スペクトルＳｂで制限されると、Ｓ／Ｎ比を十分確保するのが困難になる。
【００４７】
このように、輝線スペクトルＳｂにより送信電力が制限されると、長距離で高品質の無線通信が不利になるため、輝線スペクトルＳｂの生じないインパルス無線通信システムの実現が求められていた。そこで、送信信号に輝線スペクトルＳｂを含まず、長距離で高品質の無線通信に適したバイポーラ・リターンゼロ(ＲＺ)型インパルス無線通信システムが提案されている。
【００４８】
図３〜図５は、バイポーラＲＺ型のインパルス送信機を説明するための図である。ここで、図３(a)は、バイポーラＲＺ型のインパルス送信機(Ｂ−ＲＺインパルス送信機)で使用する短パルス発生器１０２の一例を示すブロック図であり、短パルス発生器１０２を、パルス発生フィルタ５０６およびパルス(広帯域)増幅器５０７と共に示す。
【００４９】
パルス発生フィルタ５０６は、バンドパスフィルタ１０３に対応し、パルス増幅器５０７は、送信増幅器１０４に対応する。また、図３(b)は、図３(a)に示すトリガーフリップフロップ(Ｔ−ＦＦ)５０４の一例の回路図を示す。
【００５０】
また、図４(a)は、短パルス発生器１０２で発生される正極性のパルス、および、パルス発生フィルタ５０６(バンドパスフィルタ１０３)を介して生成される正極性のミリ波パルス(インパルス信号)の例を示す。さらに、図４(b)は、短パルス発生器１０２で発生される負極性のパルス、および、パルス発生フィルタ５０６を介して生成される負極性のミリ波パルスの例を示す。
【００５１】
そして、図５(a)は、図３(a)に示す短パルス発生器１０２およびパルス発生フィルタ５０６の動作を説明するためのタイムチャートであり、図５(b)は、バイポーラＲＺ式短パルス発生器１０２を使用した場合の輝線スペクトル(ノッチ)を示す図である。
【００５２】
なお、図５(b)において、横軸は、周波数(ＧＨｚ)を示し、縦軸は、電力スペクトル密度(ｄＢｍ／Ｈｚ)を示す。また、図５(b)は、ｆcが８３．５ＧＨｚで、Ｂｗ＝５ＧＨｚ(８１ＧＨｚ〜８６ＧＨｚ)の場合を示す。
【００５３】
図３(a)に示されるように、バイポーラＲＺ式短パルス発生器１０２は、入力バッファ５０１および５０２と、ＮＲＺ(Non-Return to Zero：ノンリターンゼロ)−ＲＺ(Return to Zero：リターンゼロ)変換部(ＮＲＺ−ＲＺ変換部)５０３と、トリガーフリップフロップ(Ｔ−ＦＦ)５０４と、エッジ整形(シェーピング)回路５０５と、を有する。
【００５４】
エッジシェーピング回路５０５は、例えば、直列接続された偶数段のインバータを含み、エッジシェーピング回路５０５によりエッジ成形された出力信号は、パルス発生フィルタ５０６(１０３)に入力される。
【００５５】
データ信号Ａは、ノンリターンゼロ信号であり、入力バッファ５０１は、ノンリターンゼロ信号Ａをバッファリングし、クロックバッファ５０２は、クロック信号Ｃｌｏｃｋをバッファリングする。
【００５６】
ＮＲＺ(Non-Return to Zero：ノンリターンゼロ)−ＲＺ(Return to Zero：リターンゼロ)変換部５０３は、ノンリターンゼロ信号Ａをリターンゼロ信号Ｂに変換する。具体的に、ＮＲＺ−ＲＺ変換部５０３は、例えば、論理積(ＡＮＤ)回路であり、ノンリターンゼロ信号Ａおよびクロック信号ＣＬＫの論理積をとり、その論理積信号をリターンゼロ信号Ｂとして出力する。
【００５７】
Ｔ−ＦＦ５０４は、例えば、図３(b)に示すような、リターンゼロ信号Ｂをトランスファーゲート信号とするマスタースレーブ型のフリップフロップ回路で実現される。すなわち、Ｔ−ＦＦ５０４は、入出力を交差接続したインバータ６０２，６０３によるマスターラッチと、インバータ６０５，６０６によるスレーブラッチと、スレーブラッチの出力のフィードバック経路に設けられたインバータ６０７と、を含む。
【００５８】
Ｔ−ＦＦ５０４は、さらに、トランジスタで形成されるトランスファーゲート６０１および６０４を含む。トランスファーゲート６０１は、スレーブラッチの出力を、インバータ６０７を介してマスターラッチにフィードバックする経路に設けられ、ゲート６０４は、マスターラッチの出力とスレーブラッチの入力の間に設けられている。
【００５９】
トランスファーゲート６０１は、リターンゼロ信号Ｂにより導通状態が制御され、トランスファーゲート６０４は、リターンゼロ信号Ｂの反転信号／Ｂにより導通状態が制御される。これにより、Ｔ−ＦＦ５０４は、リターンゼロ信号Ｂが１周期変化する毎に出力信号Ｃを反転させる、リターンゼロ信号Ｂの分周回路として機能する。
【００６０】
例えば、リターンゼロ信号Ｂが『Ｈ』→『Ｌ』→『Ｈ』のように１周期変化する毎に、出力信号Ｃの論理レベルが反転する。すなわち、図５(a)に示されるように、出力信号Ｃは、リターンゼロ信号Ｂの立ち上がりエッジに同期して論理反転する。
【００６１】
エッジシェーピング回路５０５は、Ｔ−ＦＦ５０４の出力信号Ｃの立ち上がりエッジおよび立ち下がりエッジを急峻にした信号を生成して、パルス発生フィルタ５０６に出力する。ここで、出力信号Ｃを急峻にした信号は、立ち上がり時間および立ち下がり時間の短い信号になり、より高い周波数までのスペクトルを含む信号になる。
【００６２】
前述したように、エッジシェーピング回路５０５は、例えば、直列に接続した偶数段のインバータにより実現することができる。また、エッジシェーピング回路５０５は、さらに、ピーキングを与えるインダクタを設け、より急峻なエッジが得られるようにしてもよい。
【００６３】
インバータは、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタを電源間に直列に接続し、２個のトランジスタのゲートに入力信号を印加し、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの接続ノードから反転信号を得ることで実現される。なお、他の部分で使用するインバータに関しても同様である。
【００６４】
パルス発生フィルタ５０６は、ハイパスフィルタまたはバンドパスフィルタである。パルス発生フィルタ５０６は、エッジシェーピング回路５０５の出力信号の低周波数成分を除去することにより、データ信号Ａの値(データ「１」の値)に応じたパルスの有無であって、正極性パルスおよび負極性パルスを交互に生成した信号Ｄを出力する。ここで、パルス発生フィルタ５０６としては、例えば、直列接続されたキャパシタ素子を適用することができる。
【００６５】
パルス増幅器５０７(１０４)は、広帯域増幅器または分布型増幅器であり、パルス発生フィルタ５０６の出力信号Ｄを増幅し、その増幅した信号を図１(a)の送信アンテナ１０５に出力する。なお、信号Ｃのエッジが十分に急峻である場合には、エッジシェーピング回路５０５を削除してもよい。また、信号Ｄの大きさが十分であれば、パルス増幅器５０７を削除することもできる。
【００６６】
短パルス発生器１０２からバンドパスフィルタ１０３(パルス発生フィルタ５０６)に出力されるバイポーラ短パルスは、データ信号の値に応じたパルスの有無であって、正極性パルスおよび負極性パルスを交互に生成されるパルスである。
【００６７】
バイポーラ短パルスは、例えば、データ信号の値が「１」のときに正極性パルスまたは負極性パルスが発生され、データ信号の値が「０」のときに基準電圧になる。正極性パルスは、基準電圧に対して正電圧のパルスであり、負極性パルスは、基準電圧に対して負電圧のパルスである。すなわち、バイポーラ短パルスは、直前のパルスに対して逆極性のパルスになる。
【００６８】
ここで、図５(b)と前述した図２(c)の比較から明らかなように、図２(c)におけるユニポーラＲＺ式短パルスを使用した場合の輝線スペクトルＳｂは、図５(b)のように、バイポーラＲＺ式短パルスを使用することでノッチＳｎになる。これにより、輝線スペクトルＳｂの信号強度が電力スペクトル密度(送信信号)の制限にかかることがなく、全周波数帯域での平均電力を上げることが可能になる。
【００６９】
このように、バイポーラ短パルスを利用すると、通信速度(１０Ｇｂｐｓ)の整数倍に等しい周波数でノッチ(凹部)が生じ、電力スペクトル密度が小さくなる。そのため、ユニポーラ短パルスを利用する場合に比べて、単位周波数当たりの信号強度の最大値を小さくでき、送信電力の確保が容易になり、長距離・高品質通信を行うのに有利になる。
【００７０】
ところで、ユニポーラＲＺ方式およびバイポーラＲＺ式を含め、インパルス無線通信システムは、使用する周波数帯域幅あたりの伝送ビット数が小さい、つまり周波数利用効率が低いという問題がある。
【００７１】
すなわち、インパルス無線通信では、ＯＮ／ＯＦＦ変調を行うため、１０ＧＨｚの周波数帯域幅を使用する場合、せいぜい１０Ｇｂｐｓのデータ伝送しか行えない。また、例えば、無線通信システムが近接し、相互の干渉が問題になると共に、同じ周波数帯を利用して伝送速度を上げる要望が出た場合に、周波数利用効率の高い通信システムが求められる。
【００７２】
例えば、無線通信装置の周波数利用効率を向上するためには、１シンボルに対して、複数ビットの情報をのせる方法、いわゆる多値化が有効であると考えられている。そこで、パルス伝送の場合は、パルスの出現位置を変えることにより情報を伝送するパルス位置変調(ＰＰＭ)が研究・開発されている。
【００７３】
すなわち、インパルス無線通信システムにおいてパルス位置変調を行う場合、例えば、１周期内に１個のパルス(インパルス)を配置し、送信データに応じてパルスを配置する位置(位相)を変えることが考えられる。
【００７４】
図６は、関連技術としてのインパルス送信機の一例における短パルス発生器を示す図であり、１周期内にパルスを配置する位相を変化(−π，−π／２，基準(0)，＋π／２，＋π)させて、２ビットのデータを伝送する例(多重度が『２』の例)を示す。なお、π／２の位相(配置)に対して、例えば、１周期(例えば、１２ｐｓ)における１／４周期(例えば、３ｐｓ)を対応させるのが好ましい。
【００７５】
ここで、図６(a)は、Ｂ−ＲＺインパルス送信機で使用する短パルス発生器１０２の一例を示すブロック図であり、短パルス発生器１０２を、パルス発生フィルタ５０６(１０３)およびパルス(広帯域)増幅器５０７(１０４)と共に示す。また、図６(b)は、図６(a)に示すＴ−ＦＦ(位置変調機能付きトリガーフリップフロップ)５０４の一例の回路図を示す。
【００７６】
図６(a)と、前述した図３(a)の比較から明らかなように、関連技術一例における短パルス発生器１０２は、セレクタ７０１と、クロックバッファ５０２と、Ｔ−ＦＦ７０２と、エッジ整形(シェーピング)回路５０５と、を有する。
【００７７】
クロックバッファ５０２、エッジ整形回路５０５、パルス発生フィルタ５０６およびパルス増幅器５０７は、図３(a)を参照して説明したのと同様のものであり、その説明は省略する。
【００７８】
セレクタ７０１は、シリアルの送信データＤａｔａの２ビット毎のデータパターンおよび通信クロックＣｌｏｃｋの２分周信号Ｍに基づいて、５つの選択信号ｐ，ｑ，ｒ，ｓ，ｔを生成する。
【００７９】
すなわち、多重度が『２』のとき、位相が−π，−π／２，基準(0)，＋π／２，＋πとなる信号を生成するために５つの位相制御経路(信号経路)ＳＬｐ〜ＳＬｔを設け、そのうちの１つを５つの選択信号ｐ，ｑ，ｒ，ｓ，ｔにより選択可能とする。なお、分周信号Ｍは、例えば、図６(b)に示すＴ−ＦＦ７０２のインバータ７１２の出力として生成された信号を使用することができる。
【００８０】
Ｔ−ＦＦ７０２は、例えば、図６(b)に示すような回路構成を有し、通信クロックｃｌｏｃｋを２分周した分周信号を出力する。分周信号の変化エッジは、選択信号ｐ，ｑ，ｒ，ｓ，ｔに応じて位相がπ／２(例えば、３ｐｓ)ずつ変化する。
【００８１】
Ｔ−ＦＦ７０２は、入出力が交差接続されたインバータ７１２および７１３によるマスターラッチと、インバータ７１５および７１６を含むスレーブラッチと、スレーブラッチの出力のフィードバック経路に設けられたインバータ７１７と、を有する。
【００８２】
Ｔ−ＦＦ７０２は、さらに，トランスファーゲート７１１および７１４を有する。トランスファーゲート７１１は、スレーブラッチの出力を、インバータ７１７を介してマスターラッチにフィードバックする経路に、トランスファーゲート７１４は、マスターラッチの出力とスレーブラッチの入力の間に、それぞれ設けられている。
【００８３】
トランスファーゲート７１１は、クロック信号Ｃｌｏｃｋにより、トランスファーゲート７１４は、クロック信号Ｃｌｏｃｋの反転信号／Ｃｌｏｃｋにより、それぞれ導通状態が制御される。
【００８４】
Ｔ−ＦＦ７０２は、さらに、スレーブラッチにおいて、インバータ７１５の出力とインバータ７１６の入力(位置変調機能付きＴ−ＦＦ７０２の出力ノード)との間に接続された可変遅延部７２０を有する。
【００８５】
可変遅延部７２０は、インバータ７１５の出力とインバータ７１６の入力の間に、並列に接続された第１〜第５の５つの位相制御経路ＳＬｐ〜ＳＬｔを有する。ここで、第１位相制御経路ＳＬｐは、トランスファーゲート７２１のみを有し、トランスファーゲート９２１のゲートには、選択信号ｐが入力される。
【００８６】
第２位相制御経路ＳＬｑは、直列に接続されたトランスファーゲート７２２，７２４およびバッファ７２３を有し、トランスファーゲート７２２，７２４のゲートには選択信号ｑが入力される。第３位相制御経路ＳＬｒは、直列に接続されたトランスファーゲート７２５，７２７、および、２個のバッファを接続したバッファ列７２６を有し、トランスファーゲート７２５，７２７のゲートには選択信号ｑが入力される。
【００８７】
第４位相制御経路ＳＬｓは、直列に接続されトランスファーゲート７２８，７３０、および、３個のバッファを接続したバッファ列７２９を有し、トランスファーゲート７２８，７３０のゲートには選択信号ｓが入力される。
【００８８】
第５位相制御経路ＳＬｔは、直列に接続されトランスファーゲート７３１，７３３、および、４個のバッファを接続したバッファ列７３２を有し、トランスファーゲート７３１，７３３のゲートには選択信号ｔが入力される。ここで、バッファ７２３，バッファ列７２６，７２９，７３２は、接続されるバッファの数が異なり、このバッファ数に基づいて遅延量が増加するようになっている。
【００８９】
これにより、例えば、第３位相制御経路ＳＬｒの出力を基準(０)にしたとき、第１位相制御経路ＳＬｐの出力における位相を−πに設定し、第２位相制御経路ＳＬｑの出力における位相を−π／２に設定することができる。
【００９０】
さらに、例えば、第３位相制御経路ＳＬｒの出力を基準(０)にしたとき、第４位相制御経路ＳＬｓの出力における位相を＋π／２に設定し、第５位相制御経路ＳＬｔの出力における位相を＋πに設定することができる。
【００９１】
このように、図６に示す関連技術の一例におけるインパルス送信機では、例えば、位置変調機能付きＴ−ＦＦ７０２における可変遅延部７２０が第１〜第５の５つの位相制御経路ＳＬｐ〜ＳＬｔを有する。
【００９２】
図７は、図６に示すインパルス送信機からの信号を受信するインパルス受信機の一例を示すブロック図である。図６を参照して説明した関連技術の一例におけるインパルス送信機から出力された、位相を変化させて多重化したバイポーラ・インパルス信号を受信するインパルス受信機は、例えば、図７に示す構成を有する。
【００９３】
図７に示されるように、インパルス受信機は、受信アンテナ１２１と、受信増幅器１２２と、検波器１２３と、リミットアンプ１２４と、ベースバンド信号再生器１２５と、を有する。
【００９４】
検波器１２３は、ユニポーラ短パルス発生器８０１と、バンドパスフィルタ８０２と、第１ミキサ(ミキサ)８０３Ａと、第２ミキサ(ミキサ)８０３Ｂと、π／２移相器８０４と、を有する。ユニポーラ短パルス発生器８０１は、通信クロックＣｌｏｃｋを多重度(ここでは、『２』)で除した周波数信号(２分周信号)の半周期毎に短パルスを発生する。
【００９５】
すなわち、ユニポーラ短パルス発生器８０１は、例えば、インパルス送信機のバンドパスフィルタ１０３の通過帯域の中心周波数(例えば、８３．５ＧＨｚ)のローカル発振信号の短パルスを発生する。
【００９６】
バンドパスフィルタ８０２は、送信機のバンドパスフィルタ１０３と同様の通過特性を有し、バイポーラ短パルス発生器８０５の出力信号を受け取って、振動信号と同じ周波数の発振信号で、その包絡線が短パルス信号に対応するパルス信号を生成する。
【００９７】
第１ミキサ８０３Ａは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号をミキシングして検波を行う。第２ミキサ８０３Ｂは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号の位相をπ／２移相器８０４によりπ／２だけ位相シフトし、その位相シフトされた信号をミキシングして検波を行う。これにより中間周波数(ＩＦ)信号が得られる。
【００９８】
リミットアンプ１２４は、第１ミキサ８０３Ａの出力を増幅する第１アンプ１２４Ａと、第２ミキサ８０３Ｂの出力を増幅する第２アンプ１２４Ｂと、を有する。ここで、第１ミキサ８０３Ａと第２ミキサ８０３Ｂでミキシングするローカル発振信号は、π／２(例えば、３ｐｓ)だけ位相がずれており、第１アンプ１２４ＡからＩＦ信号(Ｑ信号)が出力され、第２アンプ１２４ＢからＩＦ信号(Ｉ信号)が出力される。
【００９９】
ベースバンド信号再生器１２５は、アナログ・デジタル変換器(ＡＤＣ：Analog to Digital Converter)８５１と、位相検出部８５２と、データ再生部８５３と、を有する。ＡＤＣ８５１は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)をデジタルデータに変換する。
【０１００】
位相検出部８５２は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)のデジタルデータから、受信したインパルス信号の位相を検出する。データ再生部８５３は、検出した位相および受信したクロックの位相からデータを再生する。
【０１０１】
図８は、関連技術としてのインパルス送信機の他の例における短パルス発生器を示す図であり、１周期内にパルスを配置する位相を変化(−π／２，基準(0)，＋π／２，＋π)させて、２ビットのデータを伝送する例(多重度が『２』の例)を示す。なお、π／２の位相(配置)に対して、例えば、１周期(例えば、１２ｐｓ)における１／４周期(例えば、３ｐｓ)を対応させるのが好ましい。
【０１０２】
ここで、図８(a)は、Ｂ−ＲＺインパルス送信機で使用する短パルス発生器１０２の一例を示すブロック図であり、短パルス発生器１０２を、パルス発生フィルタ５０６(１０３)およびパルス増幅器５０７(送信増幅器１０４)と共に示す。また、図８(b)は、図８(a)に示すＴ−ＦＦ(位置変調機能付きトリガーフリップフロップ)５０４の一例の回路図を示す。
【０１０３】
図８(a)に示されるように、関連技術の他の例における短パルス発生器１０２は、セレクタ９０１と、クロックバッファ５０２と、Ｔ−ＦＦ９０２と、エッジ整形(シェーピング)回路５０５と、を有する。
【０１０４】
ここで、エッジシェーピング回路５０５は、例えば、直列接続された偶数段のインバータを含み、エッジシェーピング回路５０５によりエッジ成形された出力信号は、パルス発生フィルタ５０６(１０３)に入力される。なお、クロックバッファ５０２、パルス発生フィルタ５０６およびパルス(広帯域)増幅器５０７は、例えば、図３を参照して説明したのと同様のものであり、その説明は省略する。
【０１０５】
セレクタ９０１は、シリアル送信データＤａｔａの２ビットの毎のデータパターンに応じて、４つの選択信号ｅ，ｆ，ｇ，ｈを生成する。ここで、４つの選択信号ｅ，ｆ，ｇ，ｈは、その１つが選択的にオン(高レベル『Ｈ』)にされ、残りの３つがオフ(低レベル『Ｌ』)にされる。
【０１０６】
なお、図８(a)と、前述した図６(a)の比較から明らかなように、関連技術の他の例におけるセレクタ９０１は、通信クロックＣｌｏｃｋの２分周信号Ｍを使用することなく、送信データＤａｔａから選択信号ｅ，ｆ，ｇ，ｈを生成する。
【０１０７】
Ｔ−ＦＦ９０２は、例えば、図８(b)に示すような回路構成を有し、通信クロックｃｌｏｃｋを２分周した分周信号を(Ｃ)出力する。分周信号の変化エッジは、選択信号ｅ，ｆ，ｇ，ｈに応じて位相がπ／２(例えば、３ｐｓ)ずつ変化する。
【０１０８】
Ｔ−ＦＦ９０２は、入出力を交差接続したインバータ９１２，９１３によるマスターラッチ、インバータ９１５，９１６によるスレーブラッチ、および、スレーブラッチの出力のフィードバック経路に設けられたインバータ９１７を有する。
【０１０９】
Ｔ−ＦＦ９０２は、さらに，トランスファーゲート９１１および９１４を有する。トランスファーゲート９１１は、スレーブラッチの出力を、インバータ９１７を介してマスターラッチにフィードバックする経路に挿入されている。また、トランスファーゲート９１４は、マスターラッチの出力とスレーブラッチの入力の間に挿入されている。
【０１１０】
ここで、トランスファーゲート９１１は、クロック信号Ｃｌｏｃｋにより導通状態が制御され、トランスファーゲート９１４は、クロック信号Ｃｌｏｃｋの反転信号／Ｃｌｏｃｋにより導通状態が制御される。
【０１１１】
Ｔ−ＦＦ９０２は、さらに、スレーブラッチにおいて、インバータ９１５の出力とインバータ９１６の入力(位置変調機能付きＴ−ＦＦ９０２の出力ノード)の間に設けられた可変遅延部９２０を有する。
【０１１２】
可変遅延部９２０は、インバータ９１５の出力とインバータ９１６の入力の間に、並列に接続された第１〜第４の４つの位相制御経路ＳＬｅ〜ＳＬｈを有する。第１位相制御経路ＳＬｅは、トランスファーゲート９２１のみを有し、トランスファーゲート９２１のゲートには、選択信号ｅが入力される。
【０１１３】
第２位相制御経路ＳＬｆは、直列に接続されたトランスファーゲート９２２およびバッファ９２３を有し、トランスファーゲート９２２のゲートには選択信号ｆが入力される。第３位相制御経路ＳＬｇは、直列に接続されたトランスファーゲート９２４、および、２個のバッファを接続したバッファ列９２５を有し、トランスファーゲート９２４のゲートには選択信号ｇが入力される。
【０１１４】
第４位相制御経路ＳＬｇは、直列に接続されトランスファーゲート９２６、および、３個のバッファを接続したバッファ列９２７を有し、トランスファーゲート９２６のゲートには選択信号ｈが入力される。ここで、バッファ９２３，バッファ列９２５，９２７は、接続されるバッファの数が異なり、このバッファ数に基づいて遅延量が増加するようになっている。
【０１１５】
これにより、例えば、第２位相制御経路ＳＬｆの出力を基準(０)にしたとき、第１位相制御経路ＳＬｅの出力位相を−π／２、第３位相制御経路ＳＬｇの出力位相を＋π／２、そして、第４位相制御経路ＳＬｈの出力位相を＋πに設定することができる。
【０１１６】
ここで、例えば、パルス発生フィルタ５０６(バンドパスフィルタ１０３)の通過周波数帯域の中心周波数をｆcとし、その周期ＴをＴ＝１／ｆcとしたとき、隣接する位相制御経路の位相差『π／２』(遅延時間の差)は、Ｔ／４(例えば、３ｐｓ程度)に設定される。
【０１１７】
例えば、第２位相制御経路ＳＬｆの出力を基準としたとき、第１位相制御経路ＳＬｅの出力は、−３ｐｓ(−Ｔ／４：−π／２)に設定され、第３位相制御経路ＳＬｇの出力は、＋３ｐｓ(＋Ｔ／４：＋π／２)に設定される。
【０１１８】
可変遅延部９２０では、セレクタ９０１の選択信号ｅに対して第１位相制御経路ＳＬｅの出力が選択され、ｆに対して第２位相制御経路ＳＬｆの出力が選択される。さらに、選択信号ｇに対して第３位相制御経路ＳＬｇの出力が選択され、ｈに対して第４位相制御経路ＳＬｇの出力が選択される。
【０１１９】
図９は、図８に示すインパルス送信機からの信号を受信するインパルス受信機の一例を示すブロック図であり、関連技術の他の例におけるインパルス送信機から出力された、位相を変化させて多重化したバイポーラ・インパルス信号を受信する受信機の一例を示す。
【０１２０】
ここで、インパルス受信機は、図１を参照して説明したように、受信アンテナ１２１と、受信増幅器１２２と、検波器１２３と、リミットアンプ１２４と、ベースバンド信号再生器１２５と、を有する。受信増幅器１２２は、例えば、低雑音アンプで実現される。
【０１２１】
検波器１２３は、バイポーラ短パルス発生器８０５と、バンドパスフィルタ８０２と、第１ミキサ８０３Ａと、第２ミキサ８０３Ｂと、π／２移相器８０４と、を有する。バイポーラ短パルス発生器８０５は、通信クロックＣｌｏｃｋを多重度(ここでは、『２』)で除した周波数信号(２分周信号)の半周期毎に極性が変化する短パルスを発生する。
【０１２２】
すなわち、バイポーラ短パルス発生器８０５は、例えば、インパルス送信機のバンドパスフィルタ１０３の通過帯域の中心周波数(例えば、８３．５ＧＨｚ)のローカル発振信号で、正極性と負極性が交互に変化するバイポーラ短パルスを発生する。
【０１２３】
このように、図９に示すインパルス受信機は、図７を参照して説明したインパルス受信機とは、検波器１２３におけるユニポーラ短パルス発生器８０１の代わりに、バイポーラ短パルス発生器８０５を使用する点が異なっている。
【０１２４】
バンドパスフィルタ８０２は、送信機のバンドパスフィルタ１０３と同様の通過特性を有し、バイポーラ短パルス発生器８０５の出力信号を受け取って、振動信号と同じ周波数の発振信号で、その包絡線が短パルス信号に対応するパルス信号を生成する。
【０１２５】
第１ミキサ８０３Ａは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号をミキシングして検波を行う。第２ミキサ８０３Ｂは、受信増幅器１２２の出力信号に、バンドパスフィルタ８０２が出力するパルス信号の位相をπ／２移相器８０４によりπ／２だけ位相シフトし、その位相シフトされた信号をミキシングして検波を行う。これにより中間周波数(ＩＦ)信号が得られる。
【０１２６】
リミットアンプ１２４は、第１ミキサ８０３Ａの出力を増幅する第１アンプ１２４Ａと、第２ミキサ８０３Ｂの出力を増幅する第２アンプ１２４Ｂと、を有する。ここで、第１ミキサ８０３Ａと第２ミキサ８０３Ｂでミキシングするローカル発振信号は、π／２(例えば、３ｐｓ)だけ位相がずれており、第１アンプ１２４ＡからＩＦ信号(Ｑ信号)が出力され、第２アンプ１２４ＢからＩＦ信号(Ｉ信号)が出力される。
【０１２７】
ここで、バイポーラ短パルス発生器８０５は、正極性と負極性が交互に変化するバイポーラ短パルスを発生するため、バンドパスフィルタ８０２の出力も正極性と負極性が交互に変化する。
【０１２８】
また、前述したのと同様に、関連技術の他の例におけるインパルス送信機から出力されるインパルス信号も、受信増幅器１２２を介して第１ミキサ８０３Ａおよび第２ミキサ８０３Ｂに入力され、バンドパスフィルタ８０２の出力により検波される。
【０１２９】
すなわち、第１ミキサ８０３Ａおよび第２ミキサ８０３Ｂは、極性が交互に変化するバイポーラ信号(バンドパスフィルタ８０２の出力信号と、その出力信号とπ／２だけずれた信号で、極性が交互に変化する信号)で検波される。
【０１３０】
これにより、４つの選択信号ｅ〜ｈにより選択された、４つの位相制御経路ＳＬｅ〜ＳＬｈのいずれかの出力信号(Ｃ)による位相変調による信号を誤りなく検波して、ＩＦ信号(ＱおよびＩ信号)を得ることが可能になる。
【０１３１】
ベースバンド信号再生器１２５は、アナログ・デジタル変換器(ＡＤＣ：Analog to Digital Converter)８５１と、位相検出部８５２と、データ再生部８５３と、を有する。ＡＤＣ８５１は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)をデジタルデータに変換する。
【０１３２】
位相検出部８５２は、ＩＦ信号(Ｑ)およびＩＦ信号(Ｉ)のデジタルデータから、受信したインパルス信号の位相を検出する。データ再生部８５３は、検出した位相および受信したクロックの位相からデータを再生する。
【０１３３】
ところで、図６(b)を参照して説明した関連技術の一例のインパルス送信機(位置変調機能付きトリガーフリップフロップ：Ｔ−ＦＦ)、並びに、図８(b)を参照して説明した関連技術の他の例のインパルス送信機では、以下のような３つの課題が存在する。
【０１３４】
まず、第１の課題としては、例えば、ＣＭＯＳ(ＣＭＯＳインバータ)のような低コストにつながるデバイスで遅延バッファを形成する場合、ミリ波帯では、位置変調の遅延時間単位が数ｐｓとなり、ＣＭＯＳバッファの遅延時間(〜１０ｐｓ)より小さくなる。そのため、単一のＣＭＯＳバッファを、遅延時間単位を得るために使用することが困難になる。
【０１３５】
また、第２の課題としては、例えば、伝送線路による遅延時間を利用する場合、伝送線路の長さが長くなって占有面積が大きくなり、スペース的な制約を受けることになる。さらに、第３の課題としては、例えば、温度やプロセス変動による遅延時間のばらつきが伝送特性に影響を与えるため、通信品質が低下する虞がある。
【０１３６】
以下、本実施例に係るインパルス送信機を、添付図面を参照して詳述する。図１０は、インパルス送信機の一実施例におけるＴ−ＦＦ(位置変調機能付きトリガーフリップフロップ)を示すブロック図である。
【０１３７】
ここで、図１０に示す実施例は、図８(b)に示す関連技術の他の例のインパルス送信機におけるＴ−ＦＦ９０２に対応させたもので、多重度が『２』のときに使用する−π／２，基準(０)，＋π／２，＋πを生成する場合の例を示す。
【０１３８】
また、Ｔ−ＦＦ９０２が適用された短パルス発生器１０２、短パルス発生器１０２が適用されたインパルス送信機、並びに、インパルス送信機が適用されたインパルス無線通信システムは、上述したのと同様であり、その説明は省略する。
【０１３９】
なお、図８(b)に示すＴ−ＦＦの可変遅延部９２０において、第１位相制御経路ＳＬｅにはバッファが設けられていないが、本実施例では、例えば、２つの遅延回路の遅延時間差を利用して遅延時間(位相)を設定するため、遅延制御部９２８が設けられている。
【０１４０】
さらに、本実施例は、図８(b)に示す関連技術のＴ−ＦＦ(可変遅延部)だけでなく、図６(b)に示す関連技術の可変遅延部に対しても適用することができ、さらに、多重度が『２』よりも大きい場合の可変遅延部等に対しても適用可能である。
【０１４１】
図１０と、前述した図８(b)の比較から明らかなように、本実施例に係るインパルス送信機のＴ−ＦＦ９０２は、前述した図８(b)に示すＴ−ＦＦとは、スレーブラッチの可変遅延部９２０の構成が異なる。
【０１４２】
すなわち、本実施例の可変遅延部９２０において、第１位相制御経路ＳＬｅには、第１遅延制御部(バッファ列)９２８が設けられ、第２位相制御経路ＳＬｆには、第２遅延制御部(バッファ列)９２３が設けられている。さらに、第３位相制御経路ＳＬｇには、第３遅延制御部(バッファ列)９２５が設けられ、第４位相制御経路ＳＬｈには、第４遅延制御部(バッファ列)９２７が設けられている。
【０１４３】
ここで、第１〜第４位相制御経路ＳＬｅ〜ＳＬｈに設けられた第１〜第４遅延制御部９２８，９２３，９２５，９２７は、それぞれ、３つの遅延回路と、バッファと、トランスファーゲートと、を含む。なお、各遅延制御部に設ける遅延回路の数は、多重度により、すなわち、１周期内にパルスを配置する位置(位相)に応じて変化する。
【０１４４】
第１遅延制御部９２８は、第１遅延制御信号ＤＳ１により遅延量が制御される遅延回路Ｄｅ１，Ｄｅ２，Ｄｅ３、バッファＢＦｅ、および、トランスファーゲート(第２トランスファーゲート)９２１'を含む。
【０１４５】
また、第２遅延制御部９２３は、第２遅延制御信号ＤＳ２により遅延量が制御される遅延回路Ｄｆ１、第１遅延制御信号ＤＳ１により遅延量が制御される遅延回路Ｄｆ２，Ｄｆ３、バッファＢＦｆ、および、トランスファーゲート９２２'を含む。
【０１４６】
さらに、第３遅延制御部９２５は、第２遅延制御信号ＤＳ２により遅延量が制御される遅延回路Ｄｇ１，Ｄｇ２、第１遅延制御信号ＤＳ１により遅延量が制御される遅延回路Ｄｇ３、バッファＢＦｇ、および、トランスファーゲート９２４'を含む。
【０１４７】
そして、第４遅延制御部９２７は、第２遅延制御信号ＤＳ２により遅延量が制御される遅延回路Ｄｈ１，Ｄｈ２，Ｄｈ３、バッファＢＦｈ、および、トランスファーゲート９２６'を含む。
【０１４８】
ここで、各位相制御経路のトランスファーゲート(第２トランスファーゲート)９２１'，９２２'，９２４'，９２６'は、トランスファーゲート(第１トランスファーゲート)９２１，９２２，９２４，９２６と同じ選択信号ｅ，ｆ，ｇ，ｈにより制御される。また、各位相制御経路ＳＬｅ〜ＳＬｈの遅延制御部９２８，９２３，９３５，９２７に含まれるバッファＢＦｅ〜ＢＦｈは、全て同等のものである。
【０１４９】
図１１は、図１０に示すＴ−ＦＦの遅延制御部で使用する遅延制御信号生成回路の一例を示すブロック図であり、第１遅延制御信号ＤＳ１および第２遅延制御信号ＤＳ２を生成する回路の一例を示すものである。
【０１５０】
図１１に示されるように、遅延制御信号生成回路は、２つのＤＬＬ(Delay Locked Loop)回路３０１および３０２を含む。第１ＤＬＬ回路３０１は、第１可変遅延回路３１１，第１位相比較器(ＰＤ：Phase Detector)３１２，第１低域通過フィルタ(ＬＰＦ：Low Pass Filter)３１３および増幅器３１４を含む。
【０１５１】
第２ＤＬＬ回路３０２は、第２可変遅延回路３２１，第２位相比較器(ＰＤ)３２２，第２低域通過フィルタ(ＬＰＦ)３２３および増幅器３２４を含む。なお、基準発振器３００は、第１ＤＬＬ回路３０１および第２ＤＬＬ回路３０２に対して共通に設けられている。なお、図１１では、２つのＤＬＬ回路３０１，３０２を描いているが、ＤＬＬ回路の数は、３つ以上設けることもできる。
【０１５２】
第１可変遅延回路３１１は、可変の遅延時間φ１を有するｍ＋１個の遅延回路Ｄ１1〜Ｄ１m+1を縦続接続して形成され、また、第２可変遅延回路３２１は、可変の遅延時間φ２を有するｎ＋１個の遅延回路Ｄ２1〜Ｄ２n+1を縦続接続して形成される。
【０１５３】
第１位相比較器３１２は、第１可変遅延回路３１１の出力(例えば、第ｍ段の遅延回路Ｄ１mの出力)と、基準発振器３００の出力の位相差を比較する。また、第２位相比較器３２２は、第２可変遅延回路３２１の出力(例えば、第ｎ段の遅延回路Ｄ２nの出力)と、基準発振器３００の出力の位相差を比較する。
【０１５４】
第１低域通過フィルタ３１３は、第１位相比較器３１２の出力の低周波成分を抽出し、抽出された低周波成分は、第１増幅器３１４により増幅されて第１遅延制御信号ＤＳ１として出力される。
【０１５５】
この第１遅延制御信号ＤＳ１は、上述した図１０における遅延回路Ｄｅ１〜Ｄｅ３，Ｄｆ２，Ｄｆ３およびＤｇ３に入力されると共に、第１可変遅延回路３１１におけるｍ＋１個の遅延回路Ｄ１1〜Ｄ１m+1にフィードバックされる。
【０１５６】
また、第２低域通過フィルタ３２３は、第２位相比較器３２２の出力の低周波成分を抽出し、抽出された低周波成分は、第２増幅器３２４により増幅されて第２遅延制御信号ＤＳ２として出力される。
【０１５７】
この第２遅延制御信号ＤＳ２は、上述した図１０における遅延回路Ｄｆ１，Ｄｇ１，Ｄｇ２およびＤｈ１〜Ｄｈ３に入力されると共に、第２可変遅延回路３２１におけるｎ＋１個の遅延回路Ｄ１1〜Ｄ１n+1にフィードバックされる。なお、前述したように、基準発振器３００は、第１ＤＬＬ回路３０１および第２ＤＬＬ回路３０２で共用されている。
【０１５８】
第１ＤＬＬ回路３０１の第１可変遅延回路３１１による総遅延時間(ｍ個の遅延回路Ｄ１1〜Ｄ１mによる遅延時間)は、基準発振器３００の発振周期Ｔ０の整数倍Ｍになるよう調整される。また、第２ＤＬＬ回路３０２の第２可変遅延回路３２１による総遅延時間(ｎ個の遅延回路Ｄ２1〜Ｄ２nによる遅延時間)は、基準発振器３００の発振周期Ｔ０の整数倍Ｎになるよう調整される。
【０１５９】
ここで、説明を簡略化するために、Ｍ＝Ｎ＝１の場合、すなわち、第１可変遅延回路３１１による総遅延時間および第２可変遅延回路３２１による総遅延時間が、共に基準発振器３００の発振周期Ｔ０に等しくなるように調整された場合を考える。
【０１６０】
このとき、第１可変遅延回路３１１における各遅延回路Ｄ１1〜Ｄ１m(Ｄ１m+1)の遅延時間をφ１、第２可変遅延回路３２１における各遅延回路Ｄ２1〜Ｄ２n(Ｄ２n+1)の遅延時間をφ２とし、φ２−φ１＝φ０となるように、各パラメータを決定する。
【０１６１】
なお、φ０は、位置変調の遅延時間単位(＝ｆc-1／ｋ)であり、ｆcは、バンドパスフィルタ１０３の通過周波数帯域における中心周波数を示し、ｋは位相(位置)変調の数を示し、ｋ＝４の場合を考える。
【０１６２】
したがって、第１可変遅延回路３１１における遅延回路の遅延時間φ１および段数ｍ、並びに、第２可変遅延回路３２１における遅延回路の遅延時間φ２および段数ｎの間には、次の関係が成立する。
Ｔ０＝ｍ×φ１＝ｎ×φ２
したがって、
ｎ＝ｍ×φ１／(φ１＋φ０)
【０１６３】
具体的に、一例として、インパルス無線装置が８０ＧＨｚ帯(８１ＧＨｚ〜８６ＧＨｚ)を使用する場合を考える。このとき、φ０＝ｆc-1／４＝(８３．５ＧＨｚ)-1／４ｐｓ〜３．０ｐｓであり、φ０＝(１ＧＨｚ)-1＝１０００ｐｓでφ１＝１０ｐｓ，ｍ＝１００のとき、φ２＝１３．０ｐｓ，ｎ＝７７となる。
【０１６４】
この構成により、２種類の遅延回路Ｄ１(Ｄ１1〜Ｄ1m+1の遅延時間φ１と遅延回路Ｄ２(Ｄ２1〜Ｄ２n+1の遅延時間φ２の差(φ１−φ２)は、常にφ０に等しくなるよう保たれる(φ２−φ１＝φ０)。
【０１６５】
すなわち、例えば、１周期内に４つのパルスを配置する(−π／２，基準(0)，＋π／２，＋π)場合、位相差(π／２)に対して、１周期(例えば、１２ｐｓ)における１／４周期(例えば、３ｐｓ)を対応させることになる。
【０１６６】
このとき、φ２−φ１＝１３−１０＝３ｐｓが得られる。すなわち、１０ｐｓの遅延時間を与える第１可変遅延回路３１１の遅延回路Ｄ１、並びに、１３ｐｓの遅延時間を与える第２可変遅延回路３２１の遅延回路Ｄ２を使用して、３ｐｓの遅延時間差を得ることが可能になる。
【０１６７】
再び、図１０を参照すると、まず、第１位相制御経路ＳＬｅに設けられた第１遅延制御部９２８は、第１遅延制御信号ＤＳ１により遅延量が制御される３つの遅延回路Ｄｅ1〜Ｄｅ３を含む。
【０１６８】
また、第２位相制御経路ＳＬｆに設けられた第２遅延制御部９２３は、第１遅延制御信号ＤＳ１により遅延量が制御される２つの遅延回路Ｄｆ２，Ｄｆ３、および、第２遅延制御信号ＤＳ２により遅延量が制御される１つの遅延回路Ｄｆ１を含む。
【０１６９】
すなわち、第２遅延制御部９２３では、第１遅延制御部９２８における第１遅延制御信号ＤＳ１により遅延量が制御される遅延回路Ｄｅ1が、第２遅延制御信号ＤＳ２により遅延量が制御される遅延回路Ｄｆ１に置き換わっている。
【０１７０】
これにより、第２位相制御経路ＳＬｆの出力は、第１位相制御経路ＳＬｅの出力よりも＋３ｐｓ(＋π／２)だけずれる。したがって、第２位相制御経路ＳＬｆの出力を基準(０)にすると、第１位相制御経路ＳＬｅの出力は、−π／２(−３ｐｓ)ずれることになる。
【０１７１】
また、第２位相制御経路ＳＬｆの第２遅延制御部９２３と、第３位相制御経路ＳＬｇの第３遅延制御部９２５を比較すると、ＤＳ１により遅延制御されるＤｆ２が、ＤＳ２により遅延制御されるＤｇ２に置き換わっている。これにより、第３位相制御経路ＳＬｇの出力は、第２位相制御経路ＳＬｆの出力よりも＋３ｐｓ(＋π／２)だけずれることになる。
【０１７２】
さらに、第３位相制御経路ＳＬｇの第３遅延制御部９２５と、第４位相制御経路ＳＬｈの第４遅延制御部９２７を比較すると、ＤＳ１により遅延制御されるＤｇ３が、ＤＳ２により遅延制御されるＤｈ３に置き換わっている。
【０１７３】
換言すると、第２位相制御経路ＳＬｆの第２遅延制御部９２３と、第４位相制御経路ＳＬｈの第４遅延制御部９２７を比較すると、ＤＳ１により遅延制御されるＤｅ２、Ｄｅ３が、ＤＳ２により遅延制御されるＤｈ２，Ｄｈ３に置き換わっている。これにより、第４位相制御経路ＳＬｈの出力は、第２位相制御経路ＳＬｆの出力よりも＋６ｐｓ(＋π)だけずれることになる。
【０１７４】
このように、所望とする遅延時間差(例えば、３ｐｓ)よりも長い遅延時間(例えば、１０ｐｓ，１３ｐｓ)を与えるデバイス(例えば、ＣＭＯＳインバータ)を使用しても、所望とする遅延時間差(例えば、３ｐｓ)の信号を得ることができるのがわかる。
【０１７５】
ここで、本実施例によれば、遅延回路Ｄ１およびＤ２の遅延時間は、例えば、温度，電源電圧およびプロセス等がばらついても、基準発振器３００が温度補償を施されて安定であれば、遅延時間差(φ０＝φ２−φ１)の変動を微小なものに抑えることができる。また、本実施例によれば、ＣＭＯＳインバータ(ＣＭＯＳ技術)のようにバッファ遅延時間が位置変調遅延時間単位φ０より大きくなるデバイスも使用することが可能になる。
【０１７６】
そして、３ｐｓ(π／２)の遅延時間差(位相差)が制御されたＴ−ＦＦ９０２の出力Ｃは、例えば、図１並びに図８(a)(図６(a))等を参照して説明したように、エッジ整形回路５０５，パルス発生フィルタ５０６および送信アンテナ１０５を介して出力される。
【０１７７】
上述したように、本実施例によれば、例えば、ＣＭＯＳのようにバッファ遅延時間が位置変調単位よりも大きいデバイスを適用することができ、また、温度，電源電圧変動およびプロセスばらつき等による位置変調精度の低下が防止することができる。これにより、通信品質が高く、低コストでコンパクトなインパルス送信機を実現すること可能になる。
【０１７８】
なお、上述した実施例では、２つのＤＬＬ回路を使用した例を説明したが、さらに多くのＤＬＬ回路を適用し、例えば、第３ＤＬＬ回路を使用してより大きな遅延時間差を得るようにしてもよい。
【０１７９】
また、上述した実施例では、２つのＤＬＬ回路を使用した例のみ説明したが、このＤＬＬ回路の代わりに、例えば、ＰＬＬ(Phase Locked Loop)回路を適用することもできる。さらに、このような微小な遅延時間(位相差)を生成する回路は、バイポーラＲＺ型のインパルス送信機に対する適用限定されるものではなく、様々な電子機器に対して幅広く適用することが可能である。
【０１８０】
図１２は、遅延回路の一例を説明するための図であり、第１および第２可変遅延回路３１１，３１２の遅延回路Ｄ１1〜Ｄ１m+1，Ｄ２1〜Ｄ２n+1、並びに、位相制御経路ＳＬｅ〜ＳＬｈの遅延回路Ｄｅ１，Ｄｅ２，Ｄｅ３〜Ｄｈ１，Ｄｈ２，Ｄｈ３を示す。
【０１８１】
図１２(a)は、縦続接続された複数のインバータＩ1，Ｉ2，…，Ｉj，Ｉj+1を示し、これが、実質的に、可変遅延回路３１１(Ｄ１1〜Ｄ１m+1)，３１２(Ｄ２1〜Ｄ２n+1)，遅延回路Ｄｅ１，Ｄｅ２，Ｄｅ３〜Ｄｈ１，Ｄｈ２，Ｄｈ３に相当する。
【０１８２】
図１２(b)は、図１２(a)の縦続接続された複数のインバータＩ1，Ｉ2，…，Ｉj，Ｉj+1における１つのインバータ(遅延時間可変インバータ)Ｉの一例を示す。
図１２(b)に示されるように、遅延時間可変インバータＩは、高電位電源線Ｖddと低電位電源線Ｖssの間に接続されたｐチャネル型ＭＯＳトランジスタＱｐおよびｎチャネル型ＭＯＳトランジスタＱｎ(ＣＭＯＳインバータ)、並びに、バラクタＶＤを含む。
【０１８３】
ここで、バラクタ(バラクタダイオード)ＶＤは、ＣＭＯＳインバータの出力ノードと低電位電源線Ｖssの間に設けられ、制御電圧(遅延制御信号ＤＳ１，ＤＳ２)により容量値が可変制御されるようになっている。
【０１８４】
このように、ＣＭＯＳインバータ(Ｑｐ，Ｑｎ)の出力ノードと低電位電源線Ｖssの間にバラクタＶＤを設け、制御電圧(遅延制御信号ＤＳ１，ＤＳ２)により容量値を制御することにより、遅延時間の可変制御を行うことができる。なお、図１２は、単なる例であり、他の様々な回路を適用することができるのはいうまでもない。
【０１８５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１８６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
位相を変化させて多重化したバイポーラ・インパルス信号を送信するインパルス送信機であって、
通信クロックのタイムスロット単位のデータ信号を生成するベースバンド信号生成器と、
前記データ信号に基づいて、極性を反転させて生成されたバイポーラ短パルスに、異なる遅延を与えて位相を変化させるトリガーフリップフロップと、
前記バイポーラ短パルスを受け取り、所定の周波数帯域幅だけを通過させて前記バイポーラ・インパルス信号を生成するバンドパスフィルタと、を有し、
前記トリガーフリップフロップは、マスタースレーブ型であり、スレーブラッチ部は、セレクタからの選択信号に基づいていずれかが選択される、複数の位相制御経路を含み、
前記複数の位相制御経路は、それぞれ縦続接続された複数の遅延回路を含み、
それぞれの前記位相制御経路における前記複数の遅延回路を少なくとも２つの遅延制御信号により選択的に制御する、
ことを特徴とするインパルス送信機。
【０１８７】
（付記２）
それぞれの前記位相制御経路は、
前記複数の遅延回路の前段に設けられた第１トランスファーゲートと、
前記複数の遅延回路の出力を受け取るバッファと、
前記複数の遅延回路の後段に設けられた第２トランスファーゲートと、有し、
前記位相制御経路における前記第１および第２トランスファーゲートは、同じ前記選択信号により選択される、
ことを特徴とする付記１に記載のインパルス送信機。
【０１８８】
（付記３）
前記遅延回路のそれぞれの遅延時間は、
前記位相制御経路により生成される信号間の最小の時間差よりも大きい、
ことを特徴とする付記１また付記２に記載のインパルス送信機。
【０１８９】
（付記４）
前記少なくとも２つの遅延制御信号により制御される、それぞれの前記遅延回路による遅延時間の和または差が、位置変調遅延単位に等しくなっている、
ことを特徴とする付記１乃至付記３のいずれか１項に記載のインパルス送信機。
【０１９０】
（付記５）
前記少なくとも２つの遅延制御信号は、遅延回路の構成が異なる少なくとも２つのＤＬＬ回路により生成される、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のインパルス送信機。
【０１９１】
（付記６）
前記少なくとも２つの遅延制御信号は、共通の基準発振器からの信号を受け取り、前記遅延回路を縦続接続する段数が異なる少なくとも２つのＤＬＬ回路により生成される、
ことを特徴とする付記１乃至付記５に記載のインパルス送信機。
【０１９２】
（付記７）
前記遅延制御信号は、第１遅延制御信号および第２遅延制御信号を含み、
それぞれの前記位相制御経路における遅延は、
前記第１遅延制御信号により遅延制御される前記遅延回路の数、および、前記第２遅延制御信号により遅延制御される前記遅延回路の数に基づいて規定される、
ことを特徴とする付記１乃至付記４のいずれか１項に記載のインパルス送信機。
【０１９３】
（付記８）
前記位相制御経路は、第１〜第４位相制御経路の４つであり、互いに位相がπ／２だけ異なる信号を出力する、
ことを特徴とする付記７に記載のインパルス送信機。
【０１９４】
（付記９）
前記位相制御経路は、それぞれ縦続接続された３つの遅延回路を含み、
前記第１位相制御経路において、３つの遅延回路は、前記第１遅延制御信号により制御され、
前記第２位相制御経路において、２つの遅延回路は、前記第１遅延制御信号により制御され、１つの遅延回路は、前記第２遅延制御信号により制御され、
前記第３位相制御経路において、１つの遅延回路は、前記第１遅延制御信号により制御され、２つの遅延回路は、前記第２遅延制御信号により制御され、
前記第４位相制御経路において、３つの遅延回路は、前記第２遅延制御信号により制御される、
ことを特徴とする付記８に記載のインパルス送信機。
【０１９５】
（付記１０）
前記第１および第２遅延制御信号は、遅延回路の構成が異なる２つのＤＬＬ回路により生成される、
ことを特徴とする付記７乃至付記９のいずれか１項に記載のインパルス送信機。
【０１９６】
（付記１１）
前記第１および第２遅延制御信号は、共通の基準発振器からの信号を受け取り、前記遅延回路を縦続接続する段数が異なる第１および第２ＤＬＬ回路により生成される、
ことを特徴とする付記７乃至付記１０のいずれか１項に記載のインパルス送信機。
【符号の説明】
【０１９７】
１０１    ベースバンド信号生成器
１０２    短パルス発生器
１０３    バンドパスフィルタ
１０４    送信増幅器
１０５    送信アンテナ
１２１    受信アンテナ
１２２    受信増幅器
１２３    検波器
１２４    リミットアンプ
１２５    ベースバンド信号再生器
３００    基準発振器
３０１    第１ＤＬＬ回路
３０２    第２ＤＬＬ回路
３１１    第１可変遅延回路
３２１    第２可変遅延回路
３１２    第１位相比較器(ＰＤ)
３２２    第２位相比較器(ＰＤ)
３１３    第１低域通過フィルタ(ＬＰＦ)
３２３    第２低域通過フィルタ(ＬＰＦ)
３１４    第１増幅器
３２４    第２増幅器
５０５    エッジ整形(シェイピング)回路
５０６    パルス発生フィルタ(バンドパスフィルタ)
５０７    パルス増幅器(送信増幅器)
７０１，９０１    セレクタ
７０２，９０２    位置変調機能付きトリガーフリップフロップ(Ｔ−ＦＦ：短パルス発生器)
７２０，９２０    可変遅延部
８０１    ユニポーラ短パルス発生器
８０２    バンドパスフィルタ
８０３Ａ    ミキサ(第１ミキサ)
８０３Ｂ    ミキサ(第２ミキサ)
８０４    π／２移相器
８０５    バイポーラ短パルス発生器
９２３，９２５，９２７，９２８    遅延制御部
Ｄｅ１〜Ｄｅ３，Ｄｆ１〜Ｄｆ３，Ｄｇ１〜Ｄｇ３，Ｄｈ１〜Ｄｈ３，Ｄ１，Ｄ１1〜Ｄ１m+1，Ｄ２，Ｄ２1〜Ｄ２n+1    遅延回路
ＤＳ１    第１遅延制御信号
ＤＳ２    第２遅延制御信号
ＳＬｅ〜ＳＬｈ，ＳＬｐ〜ＳＬｔ    位相制御経路
【図１】
0006582710.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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