(57)【特許請求の範囲】
【請求項１】
第１主面および前記第１主面と反対側の第２主面を有する半導体基板と、
前記半導体基板の前記第２主面側に設けられた第１導電型の第１半導体領域と、
前記半導体基板の前記第１主面側に、前記第１半導体領域に接して設けられた前記第１導電型と異なる第２導電型の第２半導体領域と、
前記第２半導体領域を貫通して、前記第１半導体領域まで到達する第１溝と、
前記第２半導体領域を貫通して、前記第１半導体領域まで到達し、前記第１溝と離間して設けられた第２溝と、
前記第２半導体領域内に、前記第１溝の第１側面に接するように設けられた前記第１導電型の第３半導体領域と、
前記第１溝の内部に第１絶縁膜を介して設けられた第１トレンチゲート電極と、
前記第２溝の内部に第２絶縁膜を介して設けられた第２トレンチゲート電極と、
前記第１主面上に第３絶縁膜を介して設けられ、前記第２トレンチゲート電極と一体に形成された接続部と、
前記接続部の側壁に第４絶縁膜を介して設けられたスペーサと、
前記接続部および前記スペーサを覆うように、前記第１主面上に設けられた第５絶縁膜と、
前記第５絶縁膜を貫通し、前記第３半導体領域と接する第１開口部と、
前記第５絶縁膜を貫通し、前記接続部と接する第２開口部と、
前記第１開口部を介して前記第３半導体領域と電気的に接続し、前記第２開口部を介して前記接続部と電気的に接続する第１電極と、
を有し、
前記スペーサは、多結晶シリコンからなる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記接続部は、前記第２溝上に形成され、前記第１溝上には形成されない、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記接続部の厚さは、０．５μｍ〜１．５μｍである、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１主面の上方に設けられ、前記第１トレンチゲート電極と電気的に接続する第２電極、
をさらに有する、半導体装置。
【請求項５】
（ａ）半導体基板の第１主面から第１深さを有する第１溝および第２溝を、互いに離間して形成する工程、
（ｂ）前記第１溝および前記第２溝のそれぞれの内部を含む前記半導体基板の前記第１主面上に、第１絶縁膜を介して第１導電性膜を形成する工程、
（ｃ）前記第１導電性膜を加工して、前記第１溝の内部に前記第１絶縁膜を介して第１トレンチゲート電極を形成し、前記第２溝の内部に前記第１絶縁膜を介して第２トレンチゲート電極を形成し、前記第１主面上に前記第１絶縁膜を介して前記第２トレンチゲート電極と一体に接続部を形成する工程、
（ｄ）前記半導体基板の前記第１主面から前記第１深さよりも浅い第２深さを有する第１導電型の第１半導体領域を形成する工程、
（ｅ）前記第１半導体領域内に、前記第１溝の第１側面に接する前記第１導電型と異なる第２導電型の第２半導体領域を形成する工程、
（ｆ）前記第１主面上に、前記接続部を覆うように第２絶縁膜を介して第２導電性膜を形成する工程、
（ｇ）前記第２導電性膜を加工して、前記接続部の側壁に前記第２絶縁膜を介してスペーサを形成する工程、
（ｈ）前記第１主面上に、前記接続部および前記スペーサを覆うように第３絶縁膜を形成する工程、
（ｉ）前記第３絶縁膜を貫通し、前記第２半導体領域と接する第１開口部および前記接続部と接する第２開口部を形成する工程、
（ｊ）前記第１開口部および前記第２開口部のそれぞれの内部を含む前記第１主面上に、第３導電性膜を形成する工程、
（ｋ）前記第３導電性膜を加工して、前記第１開口部を介して前記第２半導体領域と電気的に接続し、前記第２開口部を介して前記接続部と電気的に接続する第１電極を形成する工程、
を含む、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記接続部は、前記第２溝上に形成され、前記第１溝上には形成されない、半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記接続部の厚さは、０．５μｍ〜１．５μｍである、半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法において、
前記第２導電性膜は、多結晶シリコンからなる、半導体装置の製造方法。
【請求項９】
請求項５記載の半導体装置の製造方法において、
前記（ｋ）工程では、さらに、
前記第１トレンチゲート電極と電気的に接続する第２電極を形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えばＩＥ（Injection Enhancement）型トレンチゲートＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
例えば特開２０１３−１４０８８５号公報（特許文献１）には、セル形成領域が、線状アクティブセル領域を有する第１線状単位セル領域、線状ホールコレクタセル領域を有する第２線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたＩＥ型トレンチゲートＩＧＢＴが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＥ型トレンチゲートＩＧＢＴでは、トレンチ内に形成されたトレンチゲート電極とエミッタ電極との接続において、電気的な接続の信頼性を向上させるために、トレンチゲート電極と一体に形成されたエミッタ接続部を半導体基板の主面上に設けている。しかし、エミッタ用ワイヤをエミッタ電極に接続する際、エミッタ用ワイヤの応力がエミッタ接続部の端部の鋭角部分に集中してクラックが発生する恐れがある。また、エミッタ電極の表面に凹凸が形成されるため、エミッタ用ワイヤとエミッタ電極との密着性が悪化するという問題がある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、ｐ型ボディ領域を貫通してｎ−型ドリフト領域まで到達する第１溝と、ｐ型ボディ領域を貫通してｎ−型ドリフト領域まで到達し、第１溝と離間して形成された第２溝と、ｐ型ボディ領域内に、第１溝の側面に接するように形成されたｎ＋型エミッタ領域と、を有する。そして、第１溝の内部に第１絶縁膜を介して形成された第１トレンチゲート電極と、第２溝の内部に第２絶縁膜を介して形成された第２トレンチゲート電極と、半導体基板の主面上に第３絶縁膜を介して、第２トレンチゲート電極と一体に形成されたエミッタ接続部と、エミッタ接続部の側壁に形成されたスペーサと、を有する。そして、エミッタ接続部およびスペーサを覆うように、半導体基板の主面上に第４絶縁膜が形成され、第４絶縁膜を貫通してｎ＋型エミッタ領域と接する第１開口部と、第４絶縁膜を貫通してエミッタ接続部と接する第２開口部と、を有し、さらに、第１開口部を介してｎ＋型エミッタ領域と電気的に接続し、第２開口部を介してエミッタ接続部と電気的に接続するエミッタ電極と、を有する。
【０００７】
一実施の形態による半導体装置の製造方法は、以下の工程を有する。半導体基板の主面から第１深さを有する第１溝および第２溝を、互いに離間して形成する。続いて、第１溝および第２溝のそれぞれの内部を含む半導体基板の主面上に、第１絶縁膜を介して第１導電性膜を形成した後、第１導電性膜を加工して、第１溝の内部に第１絶縁膜を介して第１トレンチゲート電極を形成し、第２溝の内部に第１絶縁膜を介して第２トレンチゲート電極を形成し、半導体基板の主面上に第１絶縁膜を介して第２トレンチゲート電極と一体にエミッタ接続部を形成する。続いて、半導体基板の主面から第１深さよりも浅い第２深さを有するｐ型ボディ領域を形成し、ｐ型ボディ領域内に第１溝の側面と接するｎ＋型エミッタ領域を形成する。続いて、半導体基板の主面上に、エミッタ接続部を覆うように第２絶縁膜を介して第２導電性膜を形成した後、第２導電性膜を加工して、エミッタ接続部の側壁に第２絶縁膜を介して第２導電性膜からなるスペーサを形成する。続いて、半導体基板の主面上に、エミッタ接続部およびスペーサを覆うように第３絶縁膜を形成した後、第３絶縁膜を貫通し、ｎ＋型エミッタ領域と接する第１開口部およびエミッタ接続部と接する第２開口部を形成する。続いて、第１開口部および第２開口部のそれぞれの内部を含む半導体基板の主面上に、第３導電性膜を形成した後、第３導電性膜を加工して、第１開口部を介してｎ＋型エミッタ領域と電気的に接続し、第２開口部を介してエミッタ接続部と電気的に接続するエミッタ電極を形成する。
【発明の効果】
【０００８】
一実施の形態によれば、トレンチゲートＩＧＢＴを備える半導体装置の歩留りおよび信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態による半導体装置の構成を示す断面図（Ａ−Ａ断面部）である。
【図２】実施の形態による半導体装置の構成を示す平面図である。
【図３】実施の形態による半導体装置の構成を示す平面図である。
【図４】実施の形態による半導体装置（半導体チップ）の構成を示す平面図である。
【図５】実施の形態による半導体装置の構成を示す断面図（Ｂ−Ｂ断面部）である。
【図６】比較例による半導体装置の構成を示す断面図（Ｂ−Ｂ断面部）である。
【図７】実施の形態によるＩＧＢＴの製造工程を示す要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図８】図７に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図９】図８に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１０】図９に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１１】図１０に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１２】図１１に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１３】図１２に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１４】図１３に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ、Ｂ−Ｂ断面部）である。
【図１５】図１４に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図１６】図１４に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図１７】図１５および図１６に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図１８】図１５および図１６に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図１９】図１７および図１８に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図２０】図１７および図１８に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図２１】図１７および図１８に続く、保護ダイオードの製造工程中の要部断面図である。
【図２２】図１９〜図２１に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図２３】図１９〜図２１に続く、保護ダイオードの製造工程中の要部断面図である。
【図２４】図２２および図２３に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図２５】図２２および図２３に続く、保護ダイオードの製造工程中の要部断面図である。
【図２６】図２４および図２５に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図２７】図２４および図２５に続く、保護ダイオードの製造工程中の要部断面図である。
【図２８】図２６および図２７に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図２９】図２６および図２７に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図３０】図２６および図２７に続く、保護ダイオードの製造工程中の要部断面図である。
【図３１】図２８〜図３０に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図３２】図２８〜図３０に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図３３】図３１および図３２に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図３４】図３３に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図３５】図３３に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図３６】図３３に続く、保護ダイオードの製造工程中の要部断面図である。
【図３７】図３４〜図３６に続く、ＩＧＢＴの製造工程中の要部断面図（Ａ−Ａ断面部）である。
【図３８】図３４〜図３６に続く、ＩＧＢＴの製造工程中の要部断面図（Ｂ−Ｂ断面部）である。
【図３９】実施の形態の変形例による半導体装置の構成を示す平面図である。
【図４０】実施の形態の変形例による半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１５】
（実施の形態）
以下、図面を参照しながら本実施の形態による半導体装置について詳細に説明する。本実施の形態による半導体装置は、ＩＥ型トレンチゲートＩＧＢＴである。ＩＧＢＴがオン状態のときに、エミッタ電極側（表面側）へのホール（正孔）の排出が制限され、ドリフト領域に蓄積される電荷の濃度を高めることができるというＩＥ効果を奏するため、ＩＥ型と呼ばれる。さらに、本実施の形態による半導体装置は、互いに間隔を空けて配列された３つのトレンチゲート電極のうち、中央に配置されたトレンチゲート電極（ＴＧ１）が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極（ＴＧ２、ＴＧ３）の各々が、エミッタ電極と電気的に接続されるため、ＥＧＥ型（エミッタ−ゲート−エミッタ型）と呼ばれることもある。
【００１６】
≪ＩＥ型トレンチゲートＩＧＢＴの構造≫
図１は、本実施の形態による半導体装置の構成を示す断面図であり、図２および図３は、本実施の形態による半導体装置の構成を示す平面図である。図１は、例えば図３のＡ−Ａ断面部に対応する。図３は、例えば図２のうち二点鎖線で囲まれた領域に対応する。図４は、本実施の形態による半導体装置（半導体チップ）の構成を示す平面図である。
【００１７】
図１〜図４を参照しながら、本実施の形態による半導体装置の構成を説明する。
【００１８】
半導体基板ＳＳは、上面（主面）Ｓａと、上面Ｓａと反対側の下面（主面）Ｓｂと、を有する。半導体基板ＳＳは、上面Ｓａ側のｎ型の半導体層ＳＬｎと、下面Ｓｂ側の半導体層ＳＬｐを有する。
【００１９】
半導体層ＳＬｎの下層部には、ｎ−型ドリフト領域（ｎ型の半導体領域）ＮＤが形成されている。半導体層ＳＬｎと半導体層ＳＬｐとの間には、ｎ型フィールドストップ領域（ｎ型の半導体領域）Ｎｓが形成されている。この半導体層ＳＬｐは、ｐ＋型コレクタ領域（ｐ型の半導体領域）ＣＬに対応する。半導体基板ＳＳの下面Ｓｂ（ｐ＋型コレクタ領域ＣＬの下）には、コレクタ電極ＣＥが形成されている。
【００２０】
半導体層ＳＬｎの上層部には、ｐ型ボディ領域ＰＢが設けられている。図１中の中央部において、半導体基板ＳＳの上面Ｓａ側には、トレンチ（溝、溝部）Ｔ１が形成されている。トレンチＴ１は、上面Ｓａからｐ型ボディ領域ＰＢを貫通し、半導体層ＳＬｎの途中まで到達するように形成されている。また、トレンチＴ１は、ｎ−型ドリフト領域ＮＤまで到達するように形成されている。このトレンチＴ１の上面から見た形状（以下、平面形状という）は、Ｙ方向に長辺を有する矩形状（ライン状）である。このように、トレンチＴ１は、Ｙ方向に延在する（図２、図３）。
【００２１】
トレンチＴ１の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ１の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むように、トレンチゲート電極ＴＧ１が形成されている（図１）。トレンチゲート電極ＴＧ１は、後述するゲート電極ＧＥ（図４参照）と電気的に接続されている。なお、トレンチゲート電極ＴＧ１は、平面視において、Ｙ方向に沿って、連続して形成されている（図２、図３）。
【００２２】
一方、トレンチＴ１の両側には、所定の距離（Ｗｈ１、Ｗｈ２）を離間して、トレンチＴ２およびＴ３が形成されている。
【００２３】
ここで、トレンチＴ２からトレンチＴ３までの間が、ハイブリッドセル領域ＬＣｈであり、そのうち、トレンチＴ２からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ１と、トレンチＴ３からトレンチＴ１までの間をハイブリッドサブセル領域ＬＣｈ２とする。よって、トレンチＴ１は、ハイブリッドセル領域ＬＣｈの中央部であり、ハイブリッドサブセル領域ＬＣｈ１とハイブリッドサブセル領域ＬＣｈ２との境界部に位置すると言える。ハイブリッドサブセル領域ＬＣｈ１のＸ方向の幅はＷｈ１であり、ハイブリッドサブセル領域ＬＣｈ２のＸ方向の幅はＷｈ２である。
【００２４】
そして、ハイブリッドセル領域ＬＣｈの両側には、インアクティブセル領域ＬＣｉが位置する。即ち、ハイブリッドセル領域ＬＣｈは、図２に示すように、複数個配置され、ハイブリッドセル領域ＬＣｈ間にインアクティブセル領域ＬＣｉが配置される。なお、これらの領域は、Ｙ方向に延在する。
【００２５】
このように、インアクティブセル領域ＬＣｉを介してハイブリッドセル領域ＬＣｈが繰り返し配置されるため、例えば図２において、ハイブリッドセル領域ＬＣｈの右側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）を離間して、トレンチＴ２が配置されている。また、図２において、ハイブリッドセル領域ＬＣｈの左側には、インアクティブセル領域ＬＣｉの幅（Ｗｉ）を離間して、トレンチＴ３が配置されている。
【００２６】
また、ここでは、単位セル領域ＬＣを、ハイブリッドセル領域ＬＣｈと、ハイブリッドセル領域ＬＣｈの一方の側（図１では左側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ１と、他方の側（図１では右側）のインアクティブセル領域ＬＣｉの部分ＬＣｉ２と、を有する領域と定義する。部分ＬＣｉ１は、インアクティブセル領域ＬＣｉのトレンチＴ２側の半分の部分である。部分ＬＣｉ２は、インアクティブセル領域ＬＣｉのトレンチＴ３側の半分の部分である。よって、図１においては、単位セル領域ＬＣがＸ方向に複数個繰り返し配置されているとも言える。ここで、ハイブリッドセル領域ＬＣｈの幅Ｗｈを、インアクティブセル領域ＬＣｉの幅Ｗｉよりも狭くすることがより好ましい（図２）。別の言い方をすれば、ハイブリッドサブセル領域ＬＣｈ１、ＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの幅Ｗｉの１／２よりも小さくすることがより好ましい。言い換えれば、ハイブリッドサブセル領域ＬＣｈ１、ＬＣｈ２の幅を、インアクティブセル領域ＬＣｉの部分ＬＣｉ１、ＬＣｉ２の幅よりも小さくすることがより好ましい。
【００２７】
トレンチＴ２およびＴ３は、上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在する。
【００２８】
トレンチＴ２およびＴ３の各々の内壁には、ゲート絶縁膜ＧＩが形成されている。トレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。トレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ電極ＥＥと電気的に接続されている。なお、トレンチゲート電極ＴＧ２およびＴＧ３の各々は、平面視において、Ｙ方向に沿って、連続して形成されている。
【００２９】
ハイブリッドサブセル領域ＬＣｈ１では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ２との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｐ型ボディ領域ＰＢは、トレンチＴ１とトレンチＴ３との間に形成され、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩと接触している。
【００３０】
また、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、半導体基板ＳＳの上面Ｓａ側には、トレンチゲート電極ＴＧ１側にのみｎ＋型エミッタ領域ＮＥが形成されている。即ち、ハイブリッドサブセル領域ＬＣｈ１において、トレンチゲート電極ＴＧ２側には、ｎ＋型エミッタ領域ＮＥが形成されておらず、また、ハイブリッドサブセル領域ＬＣｈ２において、トレンチゲート電極ＴＧ３側には、ｎ＋型エミッタ領域ＮＥが形成されていない（図１）。
【００３１】
さらに、図２および図３に示すように、ｎ＋型エミッタ領域ＮＥは、Ｙ方向において、所定の間隔（ＬＣａｉ）をおいて複数配置される。よって、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ＋型エミッタ領域ＮＥが形成されていない領域（断面）も存在する。
【００３２】
そして、ハイブリッドサブセル領域ＬＣｈ１では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ（トレンチＴ１の側面）に接触している。また、ハイブリッドサブセル領域ＬＣｈ２では、ｎ＋型エミッタ領域ＮＥは、トレンチＴ１とコンタクト溝ＣＴとの間に形成され、ｐ型ボディ領域ＰＢ、およびトレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ（トレンチＴ１の側面）に接触している。このｎ＋型エミッタ領域ＮＥの平面形状は、例えば、矩形状であり、Ｙ方向の幅は、ＬＣａａであり、Ｘ方向の幅は、コンタクト溝ＣＴとトレンチＴ１との間の距離に対応する（図３）。
【００３３】
また、ハイブリッドサブセル領域ＬＣｈ１のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続され、ハイブリッドサブセル領域ＬＣｈ２のｎ＋型エミッタ領域ＮＥは、エミッタ電極ＥＥと電気的に接続されている。
【００３４】
好適には、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｐ型ボディ領域ＰＢの下には、ｎ型ホールバリア領域（ｎ型の半導体領域）ＮＨＢが形成されている。ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々において、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤのｎ型の不純物濃度よりも高く、かつ、ｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。
【００３５】
ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ２との間に形成され、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、トレンチＴ１とトレンチＴ３との間に形成されている。
【００３６】
なお、ハイブリッドサブセル領域ＬＣｈ１のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。また、ハイブリッドサブセル領域ＬＣｈ２のｎ型ホールバリア領域ＮＨＢは、ｐ型ボディ領域ＰＢ、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触していてもよい。これにより、ｎ−型ドリフト領域ＮＤ内に蓄積されたホールが、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、エミッタ電極ＥＥに排出されにくくなるので、ＩＥ効果を高めることができる。
【００３７】
ハイブリッドセル領域ＬＣｈのトレンチＴ２側（図１〜３中の左側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域ＰＦは、上記トレンチＴ２と図中左端のトレンチＴ３との間に設けられている。なお、図中左端のトレンチＴ３の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むように、トレンチゲート電極ＴＧ３が形成されている。このトレンチゲート電極ＴＧ３の各々は、平面視において、Ｙ方向に沿って、連続して形成されている。
【００３８】
ハイブリッドセル領域ＬＣｈのトレンチＴ３側（図１〜３中の右側）のインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ側には、ｐ型ボディ領域ＰＢの下に、ｐ型フローティング領域（ｐ型の半導体領域）ＰＦが設けられている。このｐ型フローティング領域ＰＦは、上記トレンチＴ３と図中右端のトレンチＴ２との間に設けられている。なお、図中右端のトレンチＴ２の内部には、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むように、トレンチゲート電極ＴＧ２が形成されている。このトレンチゲート電極ＴＧ２は、平面視において、Ｙ方向に沿って、連続して形成されている。
【００３９】
そして、インアクティブセル領域ＬＣｉの両側において、Ｙ方向に延在するトレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在する端部トレンチゲート電極ＴＧｐにより電気的に接続されている（図２）。
【００４０】
さらに、インアクティブセル領域ＬＣｉの両側のトレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在するエミッタ接続部ＴＧｘにより電気的に接続されている。エミッタ接続部ＴＧｘは、例えばトレンチゲート電極ＴＧ２およびＴＧ３と一体に形成されており、その厚さは、例えば０．５μｍ〜１．５μｍ程度である。そして、エミッタ接続部ＴＧｘは、エミッタ接続部ＴＧｘに形成されたコンタクト溝ＣＴを介して、エミッタ電極ＥＥと電気的に接続されている（図２、図３、図５参照）。このような構造とすることによって、不要に高コストな微細加工プロセスに依存することなく、トレンチゲート電極ＴＧ２およびＴＧ３と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
【００４１】
また、ハイブリッドセル領域ＬＣｈおよびインアクティブセル領域ＬＣｉにおいて、半導体基板ＳＳの上面Ｓａ上には、層間絶縁膜ＩＬが形成されている（図１）。層間絶縁膜ＩＬは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々で、ｐ型ボディ領域ＰＢを覆うように形成されている。なお、半導体基板ＳＳの上面Ｓａと層間絶縁膜ＩＬとの間には、絶縁膜ＩＦが形成されている。
【００４２】
この層間絶縁膜ＩＬには、コンタクト溝（開口部）ＣＴが形成されている。コンタクト溝（開口部）ＣＴは、ｎ＋型エミッタ領域ＮＥと接するように形成されている。
【００４３】
このコンタクト溝ＣＴの底面には、ｐ＋型ボディコンタクト領域（ｐ型の半導体領域）ＰＢＣが形成されている。また、ｐ＋型ボディコンタクト領域ＰＢＣの下には、ｐ＋型ラッチアップ防止領域（ｐ型の半導体領域）ＰＬＰが形成されている。ｐ＋型ボディコンタクト領域ＰＢＣおよびｐ＋型ラッチアップ防止領域ＰＬＰにより、ｐ＋型半導体領域ＰＲが形成されている。
【００４４】
このｐ＋型ボディコンタクト領域ＰＢＣのｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰのｐ型の不純物濃度よりも高い。また、ｐ＋型半導体領域ＰＲのｐ型の不純物濃度は、ｐ型ボディ領域ＰＢのｐ型の不純物濃度よりも高い。
【００４５】
コンタクト溝ＣＴの内部には、接続電極ＣＰが形成されている。この接続電極ＣＰは、ｎ＋型エミッタ領域ＮＥおよびｐ＋型半導体領域ＰＲと接触している。
【００４６】
また、コンタクト溝（開口部）ＣＴは、エミッタ接続部ＴＧｘ上にも形成されている（図２、図３、図５参照）。
【００４７】
また、層間絶縁膜ＩＬ上には、導電性膜よりなるエミッタ電極ＥＥが設けられており、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、ｎ＋型エミッタ領域ＮＥおよびｐ＋型ボディコンタクト領域ＰＢＣと接続されている。図１に示す例では、接続電極ＣＰとエミッタ電極ＥＥとは、一体に形成されている。また、前述したように、エミッタ電極ＥＥは、コンタクト溝ＣＴを介して、エミッタ接続部ＴＧｘと接続されている。よって、前述したように、トレンチゲート電極ＴＧ２およびＴＧ３は、エミッタ接続部ＴＧｘを介してエミッタ電極ＥＥと電気的に接続されることとなる。
【００４８】
図示は省略するが、エミッタ電極ＥＥ上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜（パッシベーション膜）が形成されており、この絶縁膜が形成されていない領域のエミッタ電極ＥＥ（エミッタパッドＥＰ（図４参照））に、後述するエミッタ用ワイヤが接続される。
【００４９】
なお、図２に示すように、ｐ型フローティング領域ＰＦｐが、ゲート配線引き出し領域ＡＲ２において、セル形成領域ＡＲ１を囲むように設けられている。図２において、ｐ型フローティング領域ＰＦｐ、ＰＦは、ハッチングが付けられている領域である。また、このｐ型フローティング領域ＰＦｐは、コンタクト溝ＣＴの底面に露出した部分のｐ＋型ボディコンタクト領域ＰＢＣｐを介して、エミッタ電極ＥＥと電気的に接続されている。
【００５０】
ここで、本実施の形態においては、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴがＹ方向に延在するものの、例えばトレンチゲート電極ＴＧ１のように連続して形成されていない（図２、図３）。言い換えれば、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴは、分割して配置されている。このように、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴを、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域を避けるように、分割して配置することで、エミッタ接続部ＴＧｘによる凹凸に起因するコンタクト溝加工不良を回避することができる。
【００５１】
さらに、図３および図５に示すように、エミッタ接続部ＴＧｘの側壁には、絶縁膜ＩＦを介して、例えば多結晶シリコン膜からなるスペーサＳＷが形成されている。図５は、本実施の形態による半導体装置の構成を示す断面図である。図５は、例えば図３のＢ−Ｂ断面部に対応する。なお、ハイブリッドセル領域ＬＣｈとエミッタ接続部ＴＧｘの延在領域との交差領域は、例えば図２中の破線で囲まれた領域に対応する。
【００５２】
エミッタ接続部ＴＧｘは、例えば０．５μｍ〜１．５μｍ程度の厚さを有するが、エミッタ接続部ＴＧｘの側壁にスペーサＳＷを形成することにより、エミッタ接続部ＴＧｘ上に形成される層間絶縁膜ＩＬの表面および層間絶縁膜ＩＬ上に形成されるエミッタ電極ＥＥの表面が、エミッタ接続部ＴＧｘの端部上においてなだらかな形状となる。上記スペーサＳＷは、例えば多結晶シリコン膜からなる。この多結晶シリコン膜は、例えば保護ダイオード、温度検知ダイオード、抵抗またはヒューズ等を構成する多結晶シリコン膜を形成する際に、同時に形成することができる。
【００５３】
図６は、エミッタ接続部ＴＧｘの側壁にスペーサＳＷが形成されていない、比較例による半導体装置の構成を示す断面図である。図６は、例えば図３のスペーサＳＷが形成されていないＢ−Ｂ断面部に対応する。
【００５４】
スペーサＳＷを形成していない場合は、エミッタ接続部ＴＧｘの端部の上部が鋭角となっる。このため、エミッタ電極ＥＥ（エミッタパッドＥＰ（図４参照））にエミッタ用ワイヤを接続する際、応力がエミッタ接続部ＴＧｘの鋭角部分に集中して、クラックが発生する危険性がある。特に、大電流用途のＩＧＢＴ等では、５００μｍφ以上のエミッタ用ワイヤに大きな荷重をかけるため、エミッタ接続部ＴＧｘの鋭角部分に応力が集中しやすくなる。
【００５５】
また、エミッタ接続部ＴＧｘの端部の段差に倣って、層間絶縁膜ＩＬ上に形成されるエミッタ電極ＥＥの表面にも凹凸（段差）が形成される。エミッタ電極ＥＥの表面に凹凸があると、エミッタ用ワイヤを接続する際に印加するパワーが逃げやすく、エミッタ電極ＥＥ（エミッタパッドＥＰ）とエミッタ用ワイヤとの密着性が悪化するという問題がある。
【００５６】
そこで、本実施の形態においては、エミッタ接続部ＴＧｘの側壁にスペーサＳＷを形成する。スペーサＳＷを形成することにより、エミッタ電極ＥＥ（エミッタパッドＥＰ）にエミッタ用ワイヤを接続する際、応力がエミッタ接続部ＴＧｘの鋭角部分に集中せずに分散して、クラックの発生を抑制することができる。また、スペーサＳＷを形成することにより、エミッタ電極ＥＥ（エミッタパッドＥＰ）の表面に形成される凹凸を緩和することができるので、エミッタ電極ＥＥとエミッタ用ワイヤとの密着性を向上することができる。これにより、半導体装置の歩留りおよび信頼性を向上することができる。
【００５７】
≪ＩＥ型トレンチゲートＩＧＢＴの製造方法≫
本実施の形態によるＩＥ型トレンチゲートＩＧＢＴおよび保護ダイオードの製造方法を図７〜図３８を用いて説明する。図７〜図３８は、本実施の形態によるＩＥ型トレンチゲートＩＧＢＴ（図３に示すＡ−Ａ、Ｂ−Ｂ断面部）または保護ダイオードの製造工程を示す要部断面図である。
【００５８】
まず、図７（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、例えばリン（Ｐ）等のｎ型不純物が導入されたシリコン単結晶からなる半導体基板ＳＳを用意する。半導体基板ＳＳは、第１主面としての上面Ｓａと、上面Ｓａとは反対側の第２主面としての下面Ｓｂと、を有する。
【００５９】
半導体基板ＳＳは、ｎ型不純物を含有する。不純物濃度は、例えば２×１０１４ｃｍ−３程度である。半導体基板ＳＳは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板ＳＳの厚さは、例えば４５０μｍ〜１０００μｍ程度である。この半導体基板ＳＳの上面Ｓａから所定の深さまでの層が、半導体層ＳＬｎとなる。
【００６０】
次に、半導体基板ＳＳの上面Ｓａ上の全面に、ｎ型ホールバリア領域導入用のレジスト膜（フォトレジスト膜）Ｒ１を塗布等により形成し、通常のフォトリソグラフィ（露光・現像）により、パターニングし、ハイブリッドセル領域ＬＣｈに開口部を有するレジスト膜Ｒ１を形成する。このレジスト膜Ｒ１をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｎ型不純物を導入することによって、ｎ型ホールバリア領域ＮＨＢを形成する。このときのイオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を６×１０１２ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ１を除去する。
【００６１】
次に、図８（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、半導体基板ＳＳの上面Ｓａ上に、ｐ型フローティング領域導入用のレジスト膜Ｒ２を塗布等により形成し、通常のフォトリソグラフィにより、パターニングし、インアクティブセル領域ＬＣｉに開口部を有するレジスト膜Ｒ２を形成する。このレジスト膜Ｒ２をマスクとして、例えばイオン注入により、半導体基板ＳＳの上面Ｓａにｐ型不純物を導入することによって、ｐ型フローティング領域ＰＦを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３．５×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜Ｒ２を除去する。なお、セル形成領域ＡＲ１（図２参照）においてｐ型フローティング領域ＰＦを形成する際に、例えばゲート配線引き出し領域ＡＲ２（図２参照）の最外部において、ｐ型フローティング領域ＰＦｐを形成する。
【００６２】
次に、図９（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法等により、例えば酸化シリコンからなるハードマスク膜ＨＭを成膜する。ハードマスク膜ＨＭの厚さは、例えば４５０ｎｍ程度である。
【００６３】
次に、半導体基板ＳＳの上面Ｓａ上に、ハードマスク膜加工用のレジスト膜Ｒ３を塗布等により形成し、通常のフォトリソグラフィにより、パターニングし、トレンチ（Ｔ１〜Ｔ３）形成領域に開口部を有するレジスト膜Ｒ３を形成する。このレジスト膜Ｒ３をマスクとして、例えばドライエッチングにより、ハードマスク膜ＨＭをパターニングする。
【００６４】
その後、図１０（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、アッシング等により、不要になったレジスト膜Ｒ３を除去する。
【００６５】
次に、図１１（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、残存するハードマスク膜ＨＭを用いて、例えば異方性ドライエッチングにより、トレンチＴ１、Ｔ２およびＴ３を形成する。このとき、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中まで達し、かつ、平面視において、Ｙ方向に延在するトレンチＴ１を形成する。また、半導体基板ＳＳの上面Ｓａから半導体層ＳＬｎの途中までそれぞれ達し、トレンチＴ１を挟んで両側に配置され、かつ、平面視において、Ｙ方向にそれぞれ延在するトレンチＴ２およびＴ３を形成する。この異方性ドライエッチングのガスとしては、例えばＣｌ２／Ｏ２系ガスを、好適なものとして例示することができる。
【００６６】
その後、図１２（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜ＨＭを除去する。
【００６７】
次に、図１３（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢに対する引き延ばし拡散（例えば１２００℃、３０分程度）を実行する。このとき、ｐ型フローティング領域ＰＦの下面が、トレンチＴ１、Ｔ２およびＴ３の下面より低くなるように、引き延ばし拡散を行う。
【００６８】
次に、例えば熱酸化法等により、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２およびＴ３の各々の内壁に、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩの厚さは、例えば０．１２μｍ程度である。
【００６９】
上記引き延ばし拡散により、図１３中の左端のトレンチＴ３とその隣のトレンチＴ２の間に、ｐ型フローティング領域ＰＦを形成し、図１３中の右端のトレンチＴ２とその隣のトレンチＴ３の間に、ｐ型フローティング領域ＰＦを形成する。好適には、ｐ型フローティング領域ＰＦは、それぞれ、トレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩおよびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
【００７０】
また、トレンチＴ１とその隣のトレンチＴ２との間およびトレンチＴ１とその隣のトレンチＴ３との間に、ｎ型ホールバリア領域ＮＨＢを形成する。好適には、トレンチＴ１とトレンチＴ２との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触する。また、好適には、トレンチＴ１とトレンチＴ３との間に形成されるｎ型ホールバリア領域ＮＨＢは、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触する。
【００７１】
また、上記引き延ばし拡散の際に、ｎ型の半導体基板ＳＳのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されない領域が、ｎ−型ドリフト領域ＮＤとなる。言い換えれば、ｎ型の半導体層ＳＬｎのうち、ｐ型フローティング領域ＰＦおよびｎ型ホールバリア領域ＮＨＢが形成されていない領域が、ｎ−型ドリフト領域ＮＤとなる。なお、図１３に示す工程では、ｎ−型ドリフト領域ＮＤは、半導体層ＳＬｎの内部から半導体基板ＳＳの下面Ｓｂにかけて、形成される。
【００７２】
トレンチＴ１とトレンチＴ２との間では、ｎ型ホールバリア領域ＮＨＢのｎ型の不純物濃度は、ｎ−型ドリフト領域ＮＤにおけるｎ型の不純物濃度よりも高く、かつ、後述するｎ＋型エミッタ領域ＮＥのｎ型の不純物濃度よりも低い。また、トレンチＴ１とトレンチＴ３との間でも、トレンチＴ１とトレンチＴ２との間と同様である。
【００７３】
次に、図１４（Ａ−Ａ、Ｂ−Ｂ断面部）に示すように、半導体基板ＳＳの上面Ｓａ上並びにトレンチＴ１、Ｔ２およびＴ３の内部に、例えばＣＶＤ法等により、リン（Ｐ）がドープされた多結晶シリコン（Doped Poly-Silicon）からなる導電性膜ＣＦを成膜する。導電性膜ＣＦの厚さは、例えば０．５μｍ〜１．５μｍ程度である。
【００７４】
次に、図１５（Ａ−Ａ断面部）および図１６（Ｂ−Ｂ断面部）に示すように、例えばドライエッチング等により、導電性膜ＣＦをパターニングする。例えば、フォトリソグラフィにより、少なくともエミッタ接続部形成領域を覆うレジスト膜（図示は省略）を形成し、このレジスト膜をマスクとして、導電性膜ＣＦをパターニングする。この際、トレンチＴ１、Ｔ２およびＴ３の内部に導電性膜ＣＦが残存するようエッチング条件を調整する（エッチバックする）。
【００７５】
これにより、トレンチＴ１の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ１を形成する。また、トレンチＴ２の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ２を形成する。また、トレンチＴ３の内部にゲート絶縁膜ＧＩを介して埋め込まれた導電性膜ＣＦからなるトレンチゲート電極ＴＧ３を形成する。さらに、エミッタ接続部ＴＧｘを形成する。エミッタ接続部ＴＧｘは、ｐ型フローティング領域ＰＦを挟んで互いに隣り合うトレンチゲート電極ＴＧ２とトレンチゲート電極ＴＧ３とを接続し、これらと一体に形成される。エミッタ接続部ＴＧｘの厚さは、例えば０．５μｍ〜１．５μｍ程度である。
【００７６】
言い換えれば、ゲート絶縁膜ＧＩ上に、トレンチＴ１を埋め込むようにトレンチゲート電極ＴＧ１を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ２を埋め込むようにトレンチゲート電極ＴＧ２を形成し、ゲート絶縁膜ＧＩ上に、トレンチＴ３を埋め込むようにトレンチゲート電極ＴＧ３を形成する。さらに、ｐ型フローティング領域ＰＦを挟んで互いに隣り合うトレンチゲート電極ＴＧ２およびトレンチゲート電極ＴＧ３の上面を横断するエミッタ接続部ＴＧｘを形成する。このエッチングのガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要となったレジスト膜を除去する。
【００７７】
次に、図１７（Ａ−Ａ断面部）および図１８（Ｂ−Ｂ断面部）に示すように、ドライエッチング等により、トレンチＴ１、Ｔ２およびＴ３の内部およびエミッタ接続部ＴＧｘに覆われた部分以外のゲート絶縁膜ＧＩを除去する。
【００７８】
次に、図１９（Ａ−Ａ断面部）および図２０（Ｂ−Ｂ断面部）に示すように、例えば熱酸化法またはＣＶＤ法等により、半導体基板ＳＳの上面Ｓａ上並びにエミッタ接続部ＴＧｘの上面上および側面上に、比較的薄い酸化シリコン膜（例えばゲート絶縁膜ＧＩと同程度）からなる絶縁膜ＩＦを形成する。
【００７９】
さらに、図２１（保護ダイオード断面部）に示すように、保護ダイオードが形成される領域の半導体基板ＳＳの上面Ｓａ上にも絶縁膜ＩＦを形成する。ここで、保護ダイオードが形成される領域の半導体基板ＳＳには、すでにｐ型層ＰＤが形成されている。保護ダイオードのｐ型層ＰＤは、例えばＩＥ型トレンチゲートＩＧＢＴのｐ型フローティング領域ＰＦの形成と、同時に形成することができる。
【００８０】
次に、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｐ型ボディ領域導入用のレジスト膜（図示は省略）を形成する。このｐ型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域ＡＲ１（図２参照）の全面およびその他必要な部分にｐ型不純物を導入することによって、ｐ型ボディ領域ＰＢを形成する。
【００８１】
具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ２の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびトレンチＴ３の内壁に形成されたゲート絶縁膜ＧＩに接触した、ｐ型ボディ領域ＰＢを形成する。このｐ型ボディ領域ＰＢは、ｎ型ホールバリア領域ＮＨＢ上に形成される。また、インアクティブセル領域ＬＣｉにおいて、このｐ型ボディ領域ＰＢは、ｐ型フローティング領域ＰＦ上に形成される。
【００８２】
このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１３ｃｍ−２程度とし、注入エネルギーを７５ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったｐ型ボディ領域導入用のレジスト膜を除去する。
【００８３】
さらに、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｎ＋型エミッタ領域導入用のレジスト膜（図示は省略）を形成する。このｎ＋型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域ＬＣｈのｐ型ボディ領域ＰＢの上層部にｎ型不純物を導入することによって、ｎ＋型エミッタ領域ＮＥを形成する。このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
【００８４】
このｎ＋型エミッタ領域ＮＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２において、トレンチゲート電極ＴＧ１側にのみ形成される。具体的には、トレンチＴ１とトレンチＴ２との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。また、トレンチＴ１とトレンチＴ３との間に、トレンチＴ１の内壁に形成されたゲート絶縁膜ＧＩ、およびｐ型ボディ領域ＰＢに接触した、ｎ＋型エミッタ領域ＮＥを形成する。その後、アッシング等により、不要になったｎ＋型エミッタ領域導入用のレジスト膜を除去する。
【００８５】
次に、図２２（Ｂ−Ｂ断面部）および図２３（保護ダイオード断面部）に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、ノンドープの多結晶シリコンからなる真性半導体膜ＰＳを形成する。
【００８６】
次に、図２４（Ｂ−Ｂ断面部）および図２５（保護ダイオード断面部）に示すように、真性半導体膜ＰＳに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ−型層ＰＬを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１４ｃｍ−２程度とし、注入エネルギーを５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
【００８７】
次に、図２６（Ｂ−Ｂ断面部）および図２７（保護ダイオード断面部）に示すように、半導体基板ＳＳの上面Ｓａ上の保護ダイオードを形成する領域に、通常のフォトリソグラフィにより、保護ダイオード形成用のレジスト膜（図示は省略）を形成する。この保護ダイオード形成用のレジスト膜をマスクとして、例えば異方性ドライエッチング等により、ｐ−型層ＰＬをパターニングする。同時に、エミッタ接続部ＴＧｘの側壁に絶縁膜ＩＦを介してスペーサＳＷを形成する。このエッチングガスとしては、例えばＳＦ６ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になった保護ダイオード形成用のレジスト膜を除去する。
【００８８】
次に、半導体基板ＳＳの上面Ｓａ上に、通常のフォトリソグラフィにより、ｎ＋型層導入用のレジスト膜（図示は省略）を形成する。このｎ＋型層導入用のレジスト膜をマスクとして、例えばイオン注入により、ｐ−型層ＰＬにｎ型不純物を導入することによって、ｎ＋型層ＮＬを形成する。このときのイオン注入条件としては、例えばイオン種を砒素（Ａｓ）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。これにより、ｐ−型層ＰＬとｎ＋型層とが交互に形成された多段の保護ダイオードが形成される。その後、アッシング等により、不要になったｎ＋型層導入用のレジスト膜を除去する。
【００８９】
次に、図２８（Ａ−Ａ断面部）、図２９（Ｂ−Ｂ断面部）および図３０（保護ダイオードの断面部）に示すように、半導体基板ＳＳの上面Ｓａ上に、例えばＣＶＤ法等により、例えばＰＳＧ（Phosphsilicate Glass）膜からなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、絶縁膜ＩＦを介して、ｐ型ボディ領域ＰＢおよびエミッタ接続部ＴＧｘを覆うように形成される。層間絶縁膜ＩＬの厚さは、例えば０．６μｍ程度である。この層間絶縁膜ＩＬの材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜、またはこれらの複合膜等を好適なものとして例示することができる。
【００９０】
ここで、半導体基板ＳＳの上面Ｓａ上に層間絶縁膜ＩＬを形成する際、図２９（Ｂ−Ｂ断面部）に示すエミッタ接続部ＴＧｘの端部おいては、層間絶縁膜ＩＬの表面がなだらかな形状になっている。即ち、インアクティブセル領域ＬＣｉにおいては、層間絶縁膜ＩＬの下層に、トレンチＴ２とトレンチＴ３との間を接続するエミッタ接続部ＴＧｘが存在する。このため、インアクティブセル領域ＬＣｉにおける層間絶縁膜ＩＬの表面と、インアクティブセル領域ＬＣｉ間に位置するハイブリッドセル領域ＬＣｈの層間絶縁膜ＩＬの表面との間に高低差が生じる。しかし、エミッタ接続部ＴＧｘの側壁には、絶縁膜ＩＦを介してスペーサＳＷが形成されているので、ハイブリッドセル領域ＬＣｈの層間絶縁膜ＩＬの表面は、インアクティブセル領域ＬＣｉにおける層間絶縁膜ＩＬの表面よりも僅かに低くはなるが、層間絶縁膜ＩＬの表面はなだらかな形状である。
【００９１】
次に、図３１（Ａ−Ａ断面部）および図３２（Ｂ−Ｂ断面部）に示すように、層間絶縁膜ＩＬ上に、通常のフォトリソグラフィにより、コンタクト溝形成用のレジスト膜（図示は省略）を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝ＣＴを形成する。具体的には、ｎ＋型エミッタ領域ＮＥに接するコンタクト溝ＣＴとエミッタ接続部ＴＧｘに接するコンタクト溝ＣＴを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばＡｒガス、ＣＨＦ３ガスおよびＣＦ４ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。
【００９２】
次に、図３３（Ａ−Ａ断面部）に示すように、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することによって、ｐ＋型ボディコンタクト領域ＰＢＣを形成する。このときのイオン注入条件としては、例えばイオン種をフッ化ボロン（ＢＦ２）とし、ドーズ量を５×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。
【００９３】
同様に、例えばコンタクト溝ＣＴを通して、ｐ型不純物をイオン注入することによって、ｐ＋型ラッチアップ防止領域ＰＬＰを形成する。このときのイオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を３×１０１５ｃｍ−２程度とし、注入エネルギーを８０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。ｐ＋型ボディコンタクト領域ＰＢＣにおけるｐ型の不純物濃度は、ｐ＋型ラッチアップ防止領域ＰＬＰにおけるｐ型の不純物濃度よりも高い。また、ｐ＋型ボディコンタクト領域ＰＢＣと、ｐ＋型ラッチアップ防止領域ＰＬＰとにより、ｐ＋型半導体領域ＰＲが形成される。複数のｐ＋型半導体領域ＰＲの各々におけるｐ型の不純物濃度は、ｐ型ボディ領域ＰＢにおけるｐ型の不純物濃度よりも高い。
【００９４】
次に、図３４（Ａ−Ａ断面部）および図３５（Ｂ−Ｂ断面部）に示すように、エミッタ電極ＥＥを形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体基板ＳＳの上面Ｓａ上に、バリアメタル膜としてＴｉＷ膜を形成する。ＴｉＷ膜の厚さは、例えば０．２μｍ程度である。ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。
【００９５】
次に、例えば６００℃程度、１０分程度のシリサイドアニールを窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝ＣＴを埋め込むように、例えばスパッタリング法により、アルミニウム系金属膜（例えば数％シリコン添加、残りはアルミニウム）を形成する。アルミニウム系金属膜の厚さは、例えば５μｍ程度である。
【００９６】
次に、通常のフォトリソグラフィにより、エミッタ電極形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、アルミニウム系金属膜およびバリアメタル膜からなるエミッタ電極ＥＥをパターニングする。このドライエッチングのガスとしては、例えばＣｌ２／ＢＣｌ３ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極形成用のレジスト膜を除去する。
【００９７】
これにより、ハイブリッドサブセル領域ＬＣｈ１では、複数のコンタクト溝ＣＴの内部にそれぞれ埋め込まれた複数の接続電極ＣＰと、層間絶縁膜ＩＬ上に形成されたエミッタ電極ＥＥと、が形成される。
【００９８】
エミッタ電極ＥＥは、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成されたｎ＋型エミッタ領域ＮＥおよび複数のｐ＋型半導体領域ＰＲと、ハイブリッドサブセル領域ＬＣｈ１およびＬＣｈ２の各々に形成された複数の接続電極ＣＰを介して電気的に接続される。
【００９９】
なお、エミッタ電極ＥＥを形成する際に、トレンチゲート電極ＴＧ１と電気的に接続されたゲート電極ＧＥ（図４参照）を形成してもよい。
【０１００】
なお、セル形成領域ＡＲ１（図２参照）において、エミッタ電極ＥＥを形成する際に、ゲート配線引き出し領域ＡＲ２（図２参照）において、ゲート配線ＧＬおよびゲート電極ＧＥ（図４参照）をそれぞれ形成することができる。
【０１０１】
ここで、エミッタ電極ＥＥの表面状態は、層間絶縁膜ＩＬの表面状態が反映されるので、エミッタ電極ＥＥの表面はなだらかな形状となり、エミッタ電極ＥＥの表面の凹凸は緩和される。
【０１０２】
このように、エミッタ接続部ＴＧｘの側壁にスペーサＳＷを形成することにより、エミッタ接続部ＴＧｘの端部における段差が緩和されて層間絶縁膜ＩＬの表面がなだらかとなるので、エミッタ電極ＥＥ（エミッタパッドＥＰ）にエミッタ用ワイヤを接続する際、応力がエミッタ接続部ＴＧｘの鋭角部分に集中せずに分散して、クラックの発生を抑制することができる。さらに、なだらかとなった層間絶縁膜ＩＬの表面状態を反映することによって、エミッタ電極ＥＥの表面に形成される凹凸を緩和することができるので、エミッタ電極ＥＥ（エミッタパッドＥＰ）とエミッタ用ワイヤとの密着性を向上することができる。これにより、半導体装置の歩留りおよび信頼性を向上することができる。
【０１０３】
さらに、図３６（保護ダイオードの断面部）に示すように、エミッタ電極ＥＥを形成する際に、保護ダイオードの一方の端部のｎ＋型層ＮＬ上の層間絶縁膜ＩＬに開口したコンタクト溝ＣＴを介して、保護ダイオードの一方の端部のｎ＋型層ＮＬと電気的に接続されるダイオード配線ＤＩＬを形成してもよい。同様に、エミッタ電極ＥＥを形成する際に、保護ダイオードの他方の端部のｎ＋型層ＮＬ上の層間絶縁膜ＩＬに開口したコンタクト溝ＣＴを介して、保護ダイオードの他方の端部のｎ＋型層ＮＬと電気的に接続されるダイオード配線ＤＩＬを形成してもよい。また、図示は省略するが、ｐ型層ＰＤはエミッタ電極ＥＥと電気的に接続される。
【０１０４】
次に、図３７（Ａ−Ａ断面部）および図３８（Ｂ−Ｂ断面部）に示すように、エミッタ電極ＥＥ上に、例えばポリイミドを主要な成分とする有機膜等からなる絶縁膜（パッシベーション膜）ＦＰＦを形成する。絶縁膜ＦＰＦの厚さは、例えば２．５μｍ程度である。
【０１０５】
次に、通常のフォトリソグラフィにより、開口部形成用のレジスト膜（図示は省略）を形成する。続いて、例えばドライエッチングにより、絶縁膜ＦＰＦをパターニングして、絶縁膜ＦＰＦを貫通してエミッタ電極ＥＥに達する開口部ＯＰ１（図４参照）を形成し、開口部ＯＰ１に露出した部分のエミッタ電極ＥＥからなるエミッタパッドＥＰ（図４参照）を形成する。その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。
【０１０６】
なお、セル形成領域ＡＲ１（図４参照）において、エミッタ電極ＥＥ上に絶縁膜ＦＰＦを形成する際に、ゲート配線引き出し領域ＡＲ２（図４参照）において、ゲート電極ＧＥ（図４参照）上に絶縁膜ＦＰＦを形成する。また、セル形成領域ＡＲ１（図４参照）において、開口部ＯＰ１を形成する際に、ゲート配線引き出し領域ＡＲ２（図４参照）において、絶縁膜ＦＰＦを貫通してゲート電極ＧＥに達する開口部ＯＰ２（図４参照）を形成し、開口部ＯＰ２に露出した部分のゲート電極ＧＥからなるゲートパッドＧＰを形成する。
【０１０７】
次に、半導体基板ＳＳの下面Ｓｂに対して、バックグラインディング処理を施すことによって、例えば８００μｍ程度の厚さを、必要に応じて、例えば３０μｍ〜２００μｍ程度に薄膜化する。例えば耐圧が６００Ｖ程度とすると、最終厚さは、７０μｍ程度である。これにより、この薄膜化された半導体基板ＳＳにおいて、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、半導体層ＳＬｐが形成される。また、必要に応じて、下面Ｓｂのダメージ除去のためのケミカルエッチング等も実施する。
【０１０８】
この薄膜化された半導体基板ＳＳのうち、ｎ型フィールドストップ領域Ｎｓ（図１参照）が形成される半導体層に対して下面Ｓｂ側の半導体層であって、ｐ＋型コレクタ領域ＣＬ（図１参照）が形成される半導体層を、半導体層ＳＬｐとする。
【０１０９】
次に、図１に示すように、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｎ型不純物を導入することによって、ｎ型フィールドストップ領域Ｎｓを形成する。ここで、イオン注入条件としては、例えばイオン種をリン（Ｐ）とし、ドーズ量を７×１０１２ｃｍ−２程度とし、注入エネルギーを３５０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
【０１１０】
次に、半導体基板ＳＳの下面Ｓｂに、例えばイオン注入により、ｐ型不純物を導入することによって、ｐ＋型コレクタ領域ＣＬを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン（Ｂ）とし、ドーズ量を１×１０１３ｃｍ−２程度とし、注入エネルギーを４０ＫｅＶ程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板ＳＳの下面Ｓｂに対して、レーザアニール等を実施する。
【０１１１】
即ち、ｐ＋型コレクタ領域ＣＬを形成する工程では、半導体層ＳＬｎに対して下面Ｓｂ側に位置する部分の半導体基板ＳＳ内に、ｐ型の半導体層ＳＬｐが形成され、ｐ型の半導体層ＳＬｐにより、ｐ＋型コレクタ領域ＣＬが形成される。
【０１１２】
次に、例えばスパッタリング法により、半導体基板ＳＳの下面Ｓｂに、半導体層ＳＬｐ、即ちｐ＋型コレクタ領域ＣＬと電気的に接続されたコレクタ電極ＣＥを形成する。その後、ダイシング等により、半導体基板ＳＳのチップ領域に分割し、必要に応じて、パッケージに封止することにより、本実施の形態による半導体装置が完成する。
【０１１３】
（変形例）
本実施の形態の変形例による半導体装置について図３９および図４０を用いて説明する。図３９は、本実施の形態の変形例による半導体装置の構成を示す平面図である。図４０は、本実施の形態による半導体装置の構成を示す断面図であり、例えば図３９のＣ−Ｃ断面部に対応する。
【０１１４】
前述した実施の形態による半導体装置は、互いに間隔を空けて配列された３つのトレンチゲート電極ＴＧ１、ＴＧ２およびＴＧ３のうち、中央に配置されたトレンチゲート電極ＴＧ１がゲート電極ＧＥと電気的に接続され、その両側に配置された２つのトレンチゲート電極ＴＧ２およびＴＧ３の各々がエミッタ電極ＥＥと電気的に接続されたＥＧＥ型のトレンチゲートＩＧＢＴである（図２参照）。
【０１１５】
これに対して、変形例による半導体装置は、いわゆる「交互配列方式」のＩＥ型トレンチゲートＩＧＢＴである（引用文献１参照）。互いに間隔を空けて配列された４つのトレンチゲート電極のうち、中央に配置された２つのトレンチゲート電極（ＴＧ１ａ、ＴＧ１ｂ）が、ゲート電極と電気的に接続され、両端に配置された２つのトレンチゲート電極（ＴＧ２、ＴＧ３）の各々が、エミッタ電極と電気的に接続されるため、ＧＧＥＥ型（ゲート−ゲート−エミッタ−エミッタ型）と呼ばれることもある。
【０１１６】
即ち、図３９に示すように、互いに空間を開けて４つのトレンチゲート電極ＴＧ１ａ、ＴＧ１ｂ、ＴＧ２およびＴＧ３が配列され、ゲート電極ＧＥと電気的に接続された２つのトレンチゲート電極ＴＧ１ａおよびＴＧ１ｂと、エミッタ電極ＥＥと電気的に接続された２つのトレンチゲート電極ＴＧ２およびＴＧ３とが交互に配置されている。そして、２つのトレンチゲート電極ＴＧ１ａおよびＴＧ１ｂの間の半導体基板ＳＳにｐ型ボディ領域ＰＢが形成され、半導体基板ＳＳの上面Ｓａ側に、Ｎ＋型エミッタ領域ＮＥが設けられている。２つのトレンチゲート電極ＴＧ１ａおよびＴＧ１ｂの間にはｐ型ボディ領域ＰＢに達するコンタクト溝ＣＴが設けられており、コンタクト溝ＣＴの下端部には、Ｐ＋型ボディコンタクト領域ＰＢＣが設けられ、Ｐ＋型ボディコンタクト領域ＰＢＣの下には、Ｎ型ホールバリア領域ＮＨＢが設けられている。
【０１１７】
図４０に示すように、変形例による半導体装置においても、トレンチゲート電極ＴＧ２およびＴＧ３は、Ｘ方向に延在するエミッタ接続部ＴＧｘにより電気的に接続されている。エミッタ接続部ＴＧｘは、トレンチゲート電極ＴＧ２およびＴＧ３と一体に形成されており、層間絶縁膜ＩＬに形成されたコンタクト溝ＣＴを介して、エミッタ電極ＥＥと電気的に接続されている。このような構造とすることによって、不要に高コストな微細加工プロセスに依存することなく、トレンチゲート電極ＴＧ２およびＴＧ３と、エミッタ電極ＥＥとの間の電気的な接続の信頼性を、向上させることができる。
【０１１８】
そして、エミッタ接続部ＴＧｘの側壁には、絶縁膜ＩＦを介してスペーサＳＷが形成されている。従って、前述した実施の形態による半導体装置と同様に、エミッタ接続部ＴＧｘの側壁にスペーサＳＷを形成することにより、エミッタ電極ＥＥ（エミッタパッドＥＰ）にエミッタ用ワイヤを接続する際、応力がエミッタ接続部ＴＧｘの鋭角部分に集中せずに分散して、クラックの発生を抑制することができる。また、スペーサＳＷを形成することにより、エミッタ電極ＥＥ（エミッタパッドＥＰ）の表面に形成される凹凸を緩和することができるので、エミッタ電極ＥＥとエミッタ用ワイヤとの密着性を向上することができる。これにより、半導体装置の歩留りおよび信頼性を向上することができる。
【０１１９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２０】
ＡＲ１  セル形成領域
ＡＲ２  ゲート配線引き出し領域
ＣＥ  コレクタ電極
ＣＦ  導電性膜
ＣＬ  ｐ＋型コレクタ領域
ＣＰ  接続電極
ＣＴ  コンタクト溝
ＤＩＬ  ダイオード配線
ＥＥ  エミッタ電極
ＥＰ  エミッタパッド
ＦＰＦ  絶縁膜
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＬ  ゲート配線
ＧＰ  ゲートパッド
ＨＭ  ハードマスク膜
ＩＦ  絶縁膜
ＩＬ  層間絶縁膜
ＬＣ  単位セル領域
ＬＣａａ  幅
ＬＣａｉ  間隔
ＬＣｈ  ハイブリッドセル領域
ＬＣｈ１、ＬＣｈ２  ハイブリッドサブセル領域
ＬＣｉ  インアクティブセル領域
ＬＣｉ１、ＬＣｉ２  部分
ＮＤ  ｎ−型ドリフト領域
ＮＥ  ｎ＋型エミッタ領域
ＮＨＢ  ｎ型ホールバリア領域
ＮＬ  ｎ＋型層
Ｎｓ  ｎ型フィールドストップ領域
ＯＰ１、ＯＰ２  開口部
ＰＢ  ｐ型ボディ領域
ＰＢＣ、ＰＢＣｐ  ｐ＋型ボディコンタクト領域
ＰＤ  ｐ型層
ＰＦ、ＰＦｐ  ｐ型フローティング領域
ＰＬ  ｐ−型層
ＰＬＰ  ｐ＋型ラッチアップ防止領域
ＰＳ  真性半導体膜
ＰＲ  ｐ＋型半導体領域
Ｒ１〜Ｒ３  レジスト膜
Ｓａ  上面
Ｓｂ  下面
ＳＬｎ、ＳＬｐ  半導体層
ＳＳ  半導体基板
ＳＷ  スペーサ
Ｔ１〜Ｔ３  トレンチ
ＴＧ１〜ＴＧ３  トレンチゲート電極
ＴＧｐ  端部トレンチゲート電極
ＴＧｘ  エミッタ接続部
Ｗｈ、Ｗｉ  幅
Ｗｈ１、Ｗｈ２  幅（距離）
【図１】
0006560059.tif 000002
【図２】
0006560059.tif 000003
【図３】
0006560059.tif 000004
【図４】
0006560059.tif 000005
【図５】
0006560059.tif 000006
【図６】
0006560059.tif 000007
【図７】
0006560059.tif 000008
【図８】
0006560059.tif 000009
【図９】
0006560059.tif 000010
【図１０】
0006560059.tif 000011
【図１１】
0006560059.tif 000012
【図１２】
0006560059.tif 000013
【図１３】
0006560059.tif 000014
【図１４】
0006560059.tif 000015
【図１５】
0006560059.tif 000016
【図１６】
0006560059.tif 000017
【図１７】
0006560059.tif 000018
【図１８】
0006560059.tif 000019
【図１９】
0006560059.tif 000020
【図２０】
0006560059.tif 000021
【図２１】
0006560059.tif 000022
【図２２】
0006560059.tif 000023
【図２３】
0006560059.tif 000024
【図２４】
0006560059.tif 000025
【図２５】
0006560059.tif 000026
【図２６】
0006560059.tif 000027
【図２７】
0006560059.tif 000028
【図２８】
0006560059.tif 000029
【図２９】
0006560059.tif 000030
【図３０】
0006560059.tif 000031
【図３１】
0006560059.tif 000032
【図３２】
0006560059.tif 000033
【図３３】
0006560059.tif 000034
【図３４】
0006560059.tif 000035
【図３５】
0006560059.tif 000036
【図３６】
0006560059.tif 000037
【図３７】
0006560059.tif 000038
【図３８】
0006560059.tif 000039
【図３９】
0006560059.tif 000040
【図４０】
0006560059.tif 000041