(57)【特許請求の範囲】
【請求項１】
アナログ信号を複数のビットにより構成されたビット列のデジタル信号へ変換する逐次比較型アナログ／デジタル変換回路を備える半導体装置であって、
前記半導体装置は、
第１期間、供給されるアナログ信号の値に従った値を有するアナログ信号を出力する保持回路と、
供給されるアナログ信号の種類に対応した予測テーブルと、
前記第１期間よりも短い複数の単位比較期間によって構成され、部分的に前記第１期間と重なった比較期間において、前記保持回路から出力されているアナログ信号と参照値とを比較する比較回路と、
を備え、
前記予測テーブルは、前記複数の単位比較期間のそれぞれにおいて、前記保持回路から出力されているアナログ信号と比較されるべき前記参照値を指定する参照値情報と、前記複数の単位比較期間のそれぞれにおける前記アナログ信号と前記参照値との比較により定められる論理値が設定される前記ビット列におけるビットの位置を指定するビット位置情報を有する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の単位比較期間は、前記第１期間よりも短い第２期間を周期とし、周期的に発生する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体装置は、複数の予測テーブルを備える、半導体装置。
【請求項４】
アナログ信号を複数のビットにより構成されたビット列のデジタル信号へ変換する逐次比較型アナログ／デジタル変換回路を備える半導体装置であって、
前記半導体装置は、
第１期間、供給されるアナログ信号の値に従った値を有するアナログ信号を出力する保持回路と、
前記第１期間よりも短い複数の単位比較期間によって構成され、部分的に前記第１期間と重なった比較期間において、前記保持回路から出力されているアナログ信号と参照値とを比較する比較回路と、
前記複数の単位比較期間のそれぞれにおいて、前記比較回路において比較される前記参照値を定める参照値情報と、前記比較回路による比較により論理値が定められる前記ビット列におけるビットの位置を指定するビット位置情報とを有する、複数の予測テーブルと、
前記複数の予測テーブルから選択された予測テーブルにおけるビット位置情報によって指定されているビット位置のビットの論理値を、前記比較回路による比較に基づいて定める予測回路と、
を備え、
前記複数の単位比較期間のそれぞれにおいて、前記ビット位置情報によって指定されているビット位置のビットの論理値を定めることにより、供給されるアナログ信号に対応するデジタル信号を予測する、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１期間は、複数の単位サンプリング期間により構成され、
１つの単位サンプリング期間において、保持回路から出力されているアナログ信号は、連続した第１の単位比較期間と第２の単位比較期間のそれぞれにおいて、前記比較回路により参照値と比較され、
前記第１の単位比較期間における比較結果と、前記第２の単位比較期間における比較結果とに基づいて、いずれかの比較結果に従って、ビット位置情報により指定されたビット位置のビットの論理値が定められる、半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記半導体装置は、供給されるアナログ信号に対応したデジタル信号が格納される逐次比較レジスタと、前記逐次比較レジスタに格納されたデジタル信号に基づいて、前記参照値を形成する変換回路とを備え、
前記逐次比較レジスタにおける複数のビットは、前記予測回路によって、順次設定される、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、選択回路と前記比較回路に結合された制御回路とを備え、
前記制御回路は、前記第１期間において、前記保持回路に保持されたアナログ信号と、参照値とを前記比較回路により比較することにより、前記保持回路に保持されたアナログ信号に対応したデジタル信号を形成し、
前記選択回路は、前記制御回路により形成されたデジタル信号または前記予測回路により形成されたデジタル信号を、前記逐次比較レジスタへ供給する、半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記制御回路は、前記第１期間後に、前記保持回路から出力されているアナログ信号に対応したデジタル信号を形成する、半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記半導体装置は、前記予測回路および前記選択回路を制御するイネーブルビットを有する制御レジスタを備え、イネーブルビットを設定することにより、前記予測回路によって、前記逐次比較レジスタにおける複数のビットが、設定される、半導体装置。
【請求項１０】
請求項４に記載の半導体装置において、
前記比較回路は、複数の比較回路を備え、前記予測テーブルにおけるビット位置情報は、デジタル信号における複数のビット位置を指定する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にアナログ／デジタル変換（以下、Ａ／Ｄ変換）回路を内蔵する半導体装置に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換回路を内蔵した半導体装置として、例えばマイクロコンピュータ（以下、ＣＰＵとも称する）がある。昨今、ＣＰＵの高速化が、ますます進められている。また、ＣＰＵに搭載する機能もますます多くなり、多機能になっている。
【０００３】
一方、ＣＰＵを搭載する電子装置の小型化・軽量化および／または低価格化のために、ＣＰＵである半導体装置の外部端子（ピン）を増加させることは望ましくない。半導体装置のピン数を低減するために、半導体装置の外部から、Ａ／Ｄ変換回路にアナログ信号を供給するための専用の入力ピンを、半導体装置に確保することが困難になってきている。そのため、例えば、他の機能に用いられるピンと、Ａ／Ｄ変換回路の入力ピンとを兼用することが行われる。この場合、例えば、切り替えるためのセレクタが、兼用ピンとＡ／Ｄ変換回路との間に接続されることになる。
【０００４】
特許文献１には、Ａ／Ｄ変換特性を改善しながらダイナミックレンジの減少も抑制することが可能なＡ／Ｄ変換回路が示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１０４９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
他の機能とＡ／Ｄ変換回路とで、ピンの兼用を行うと、セレクタ等を伝搬して、ノイズがＡ／Ｄ変換回路に伝わることになる。特に、Ａ／Ｄ変換回路を含めたＣＰＵの高速化を図る場合、ノイズの伝達が、顕著に生じる。すなわち、高速化を図ると、Ａ／Ｄ変換回路の耐ノイズ性が低下することになる。言い換えると、高速化と耐ノイズ性とは、相反関係にある。
【０００７】
本発明者は、耐ノイズ性の向上を図ることが可能な高速のＡ／Ｄ変換回路を備えた半導体装置を提供することを考えた。
【０００８】
特許文献１には、Ａ／Ｄ変換回路に供給されるアナログ信号に対して補正を行うことにより、Ａ／Ｄ変換特性を改善しながらダイナミックレンジの減少の抑制を図っている。しかしながら、特許文献１には、Ａ／Ｄ変換回路の高速化は意識されていない。勿論、耐ノイズ性の向上を図りながら、高速化も図ることも意識されていない。
【０００９】
そのほかの課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態において、Ａ／Ｄ変換回路を備えた半導体装置は、第１期間、供給されるアナログ信号の値に従った値を有するアナログ信号を出力する保持回路と、供給されるアナログ信号に対応した予測テーブルとを備えている。ここで、予測テーブルは、第１期間における複数のタイミングにおいて、保持回路から出力されているアナログ信号と比較されるべき参照値を指定する参照値情報と、参照値との比較により定められるデジタル信号のビット位置を指定するビット位置情報を有している。
【００１１】
半導体装置は、第１期間において、その値が変化するアナログ信号に対応した予測テーブルを備えている。予測テーブルには、複数のタイミングにおける参照値情報とビット位置情報とを備えている。予測テーブルはアナログ信号に対応している。そのため、第１期間において、所定のタイミングのときのアナログ信号の値を、所定のビット位置のデジタル信号へ変換する際に、アナログ信号と比較されるべき参照値を指定する情報が、参照値情報として、予測テーブルに備えられる。また、このときの所定のビット位置を指定する情報が、ビット位置情報として、予測テーブルに備えられる。
【００１２】
第１期間におけるそれぞれのタイミングにおいて、それぞれの参照値情報に基づいた参照値と、アナログ信号とを比較し、ビット位置情報によって指定されているビット位置のデジタル信号が定められる。これにより、第１期間におけるそれぞれのタイミングにおいて、アナログ信号に対応したデジタル信号が、ビット位置毎に求められることになる。そのため、第１期間後にアナログ信号をデジタル信号に変換するのに比べて、Ａ／Ｄ変換回路を高速化することが可能となる。
【００１３】
アナログ信号に対応した予測テーブルを用いて、アナログ信号をデジタル信号に変換する際には、予測テーブルを用いてデジタル信号を、予測していると見なすことができる。予測に際しては、重みの高い（例えば最上位）ビット位置から、重みの低い（例えば最下位）ビット位置へ向けて、デジタル信号を予測する。これにより、例えば第１期間の終わり頃に、ノイズでアナログ信号が変化しても、重みの高いビット位置のデジタル信号は、既に求まっている（既に予測している）。そのため、ノイズによってアナログ信号が変化しても、ノイズによって変化していないアナログ信号に近いデジタル信号を得ることが可能となる。
【００１４】
その結果、アナログ信号に対応した予測テーブルを用いることにより、Ａ／Ｄ変換回路の高速化を図ることが可能となる。また、ノイズに対する耐性を向上させることが可能となる。
【発明の効果】
【００１５】
一実施の形態によれば、耐ノイズ性の向上を図ることが可能な高速のＡ／Ｄ変換回路を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係わる半導体装置におけるＡ／Ｄ変換回路の構成を示すブロック図である。
【図２】（Ａ）および（Ｂ）は、実施の形態１に係わる予測テーブルの構成を示す図である。
【図３】（Ａ）および（Ｂ）は、実施の形態１に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図４】実施の形態１に係わるサンプル・ホールド回路の構成を示す回路図である。
【図５】実施の形態１に係わるサンプル・ホールド回路から出力されるアナログ信号の波形を示す波形図である。
【図６】実施の形態１に係わるサンプル・ホールド回路から出力されるアナログ信号の波形を示す波形図である。
【図７】（Ａ）および（Ｂ）は、実施の形態１に係わるＡ／Ｄ変換回路の動作を説明するための説明図である。
【図８】（Ａ）および（Ｂ）は、実施の形態１に係わる半導体装置における制御レジスタの構成を示す説明図である。
【図９】実施の形態１に係わる半導体装置を用いた電子装置の構成を示すブロック図である。
【図１０】サンプル・ホールド回路から出力されるアナログ信号の波形を示す波形図である。
【図１１】（Ａ）および（Ｂ）は、実施の形態２に係わるＡ／Ｄ変換回路の動作を説明するための説明図である。
【図１２】実施の形態２に係わるＡ／Ｄ変換回路の動作を示すタイミング図である。
【図１３】実施の形態２に係わるサンプル・ホールド回路から出力されるアナログ信号の波形を示す波形図である。
【図１４】実施の形態３に係わる半導体装置におけるＡ／Ｄ変換回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１８】
（実施の形態１）
図１は、実施の形態１に係わる半導体装置ＣＨＰに設けられているＡ／Ｄ変換回路の構成を示すブロック図である。Ａ／Ｄ変換回路の構成を説明するまえに、半導体装置ＣＨＰの全体構成と、半導体装置ＣＨＰを用いた電子装置の概要を説明する。
【００１９】
＜半導体装置ＣＨＰの構成と、電子装置の概要＞
先ず、図９を用いて、電子装置の構成を説明する。ここでは、電子装置として、オートフォーカス機能を有するカメラを例として説明する。図９において、９４０は、カメラを示しており、同図には、特にオートフォーカスに関連する部分のみが、模式的に示されている。オートフォーカス機能を有するカメラにおいては、焦点を自動的に合わせるために、レンズを所望の量だけ移動させることが行われる。レンズを所望の量だけ移動させるために、この実施の形態１においては、ＣＰＵ（半導体装置ＣＨＰ）が用いられている。レンズを制御すると言う観点で見た場合、図９に示した半導体装置ＣＨＰは、レンズ制御用ＣＰＵと見なすことができる。
【００２０】
図９において、９１０は、カメラに装着されるレンズ機構を示している。レンズ機構９１０には、複数のレンズ９１１〜９１４が設けられている。これらのレンズ９１１〜９１４は、光軸９１５上に配置されている。特に制限されないが、レンズ９１１〜９１４のうち、レンズ９１３が、撮影する画像の焦点を合わせるために、レンズ機構９１０内において移動する。レンズ９１３は、図９において、双方向矢印９２０で示すように、横方向に左右に移動する。レンズ９１３を左右に移動させることにより、焦点が変化し、焦点を合わせることが可能となる。
【００２１】
特に制限されないが、レンズ９１３の左右への移動は、レンズ９１３を回転させることにより実現する。すなわち、図示しないが、レンズ９１３の回転を、レンズ９１３の左右への移動へ変換する機械的な変換機構が設けられている。この機械的な変換機構により、レンズ９１３を、モータで、時計回りあるいは反時計回りに回転させることにより、レンズ９１３は、左側あるいは右側に移動する。
【００２２】
また、レンズ９１３の移動量を制御するために、レンズ９１３の枠には、磁石が固定され、レンズ９１３を囲む筐体部９１６には、磁気センサが固定されている。レンズ９１３の枠は、図９の左下側において、９３０として示されており、レンズ９１３の枠９３０に設けられた磁石が、９３２−１〜９３２−３として示されている。また、筐体部９１６に設けられた磁気センサが、図９の左下側において、９３３−１〜９３３−３として示されている。図９の左下側において、９３１は、レンズの回転（時計回り）を例示している。
【００２３】
磁気センサ９３３−１〜９３３−３は、特に制限されないがホール素子、ＭＲ素子等によって構成されている。レンズ９１３が回転９３１することにより、レンズ９１３の枠９３０に固定された磁石９３２−１〜９３２−３も回転する。これにより、磁石９３２−１〜９３２−３と磁気センサ９３３−１〜９３３−３との間の距離が変わり、磁気センサ９３３−１〜９３３−３から出力される検出信号も変化する。すなわち、レンズ９１３の回転量または／および回転数に応じた検出信号が、磁気センサ９３３−１〜９３３−３から出力される。
【００２４】
レンズ制御用ＣＰＵである半導体装置ＣＨＰは、磁気センサ９３３−１〜９３３−３からの検出信号を受け、レンズ９１３を回転させるモータを制御する。すなわち、半導体装置ＣＨＰは、焦点が合うように、レンズ９１３を移動させるとき、所望の移動量となるように、磁気センサ９３３−１〜９３３−３からの検出信号を判定しながら、モータを回転させる。
【００２５】
半導体装置ＣＨＰは、特に制限されないが、中央処理装置９００、不揮発性メモリ９０１、揮発性メモリ９０２、周辺回路９０３、Ａ／Ｄ変換回路９０５およびバス９０４を備えている。中央処理装置９００、不揮発性メモリ９０１、揮発性メモリ９０２、周辺回路９０３およびＡ／Ｄ変換回路９０５は、バス９０４を介して相互に接続されている。ここで、周辺回路９０３は、モータの回転を制御する制御回路、タイマー等の種々の回路である。
【００２６】
中央処理装置９００は、不揮発性メモリ９０１に格納されているプログラムに従って、揮発性メモリ９０２、周辺回路９０３およびＡ／Ｄ変換回路９０５を用いながら、所定の処理を実行する。レンズ９１３を、所望の移動量だけ移動させる制御も、プログラムを中央処理装置９００が実行することにより達成される。
【００２７】
上記した中央処理装置９００、不揮発性メモリ９０１、揮発性メモリ９０２、周辺回路９０３、Ａ／Ｄ変換回路９０５およびバス９０４は、周知の半導体製造技術によって、１個の半導体チップに形成されている。半導体装置ＣＨＰには、複数の外部端子（ピン）が設けられているが、図９には、これらの外部端子のうち、外部端子９０７−１〜９０７−３が例示として示されている。ここで、外部端子９０７−１〜９０７−３は、例え周辺回路９０３とＡ／Ｄ変換回路９０５とによって兼用された外部端子である。しかしながら、図面が複雑になるのを避けるために、図９には、Ａ／Ｄ変換回路９０５の端子として、外部端子９０７−１〜９０７−３が用いられている場合が示されている。勿論、外部端子９０７−１〜９０７−３は、Ａ／Ｄ変換回路９０５の専用の端子であってもよい。
【００２８】
外部端子９０７−１には、磁気センサ９３３−１からの検出信号が供給され、外部端子９０７−２には、磁気センサ９３３−２からの検出信号が供給され、外部端子９０７−３には、磁気センサ９３３−３からの検出信号が供給される。磁気センサ９３３−１〜９３３−３のそれぞれから出力される検出信号は、それぞれの磁気センサと磁石９３２−１〜９３２−３との間の距離によって、例えば電圧値が、時間に伴って変化する信号である。すなわち、検出信号は、アナログ信号である。
【００２９】
外部端子９０７−１に供給された検出信号は、アナログ信号ＡＩ１として、Ａ／Ｄ変換回路９０５に供給され、外部端子９０７−２に供給された検出信号は、アナログ信号ＡＩ２として、Ａ／Ｄ変換回路９０５に供給される。同様に、外部端子９０７−３に供給された検出信号は、アナログ信号ＡＩ３として、Ａ／Ｄ変換回路９０５に供給される。
【００３０】
Ａ／Ｄ変換回路９０５は、複数のビットを有する制御レジスタ９０６を備えている。この制御レジスタ９０６のビットに設定された論理値に従って、Ａ／Ｄ変換回路９０５は動作する。あとで詳しく説明するが、この実施の形態１において、Ａ／Ｄ変換回路９０５は、２個の変換モードを備えており、制御レジスタ９０６の所定のビットに設定された論理値に従って、２個の変換モードから変換モードが指定され、指定された変換モードで、Ａ／Ｄ変換回路９０５は動作する。制御レジスタ９０６の所定のビットは、中央処理装置９００が、プログラムを実行することにより、中央処理装置９００によって、論理値が設定される。
【００３１】
制御レジスタ９０６の所定のビットに設定された論理値に従った変換モードで、Ａ／Ｄ変換回路９０５は、アナログ信号ＡＩ１〜ＡＩ３のそれぞれを、デジタル信号に変換し、バス９０４を介して、中央処理装置９００へ伝達する。中央処理装置９００は、伝達された検出信号に対応するデジタル信号を、プログラムに従って処理を実行し、モータを制御する。これにより、焦点が合うように、レンズ９１３が、所望の移動量だけ移動する。
【００３２】
＜Ａ／Ｄ変換回路９０５の構成＞
図１は、実施の形態１に係わる半導体装置ＣＨＰに内蔵されたＡ／Ｄ変換回路９０５の構成を示すブロック図である。なお、同図では、図９に示した制御レジスタ９０６は省略されている。
【００３３】
実施の形態１に係わるＡ／Ｄ変換回路９０５は、逐次比較型Ａ／Ｄ変換回路である。特に制限されないが、この実施の形態においては、３個の外部端子９０７−１〜９０７−３に対して１個のＡ／Ｄ変換回路９０５が設けられている。すなわち、３個の外部端子９０７−１〜９０７−３に対して、Ａ／Ｄ変換回路９０５は、共通とされており、３個の外部端子に対して、Ａ／Ｄ変換回路９０５は時分割的に用いられる。勿論、１個の外部端子に対して１個のＡ／Ｄ変換回路９０５を設けるようにしてもよいことは言うまでもない。
【００３４】
Ａ／Ｄ変換回路９０５には、図示ない電圧配線を介して、特に制限されないが複数の電圧（例えば接地電圧、電源電圧および基準電圧）が供給され、これらの電圧に基づいて動作する。なお、これらの電圧は、半導体装置ＣＨＰに設けられた電源端子（ピン）からの電源電圧に基づいて形成される。また、Ａ／Ｄ変換回路９０５は、中央処理装置９００あるいは周辺回路９０３からの割り込み信号または半導体装置ＣＨＰの外部からの信号によって、動作を開始する。Ａ／Ｄ変換回路９０５は、動作するとき、制御レジスタ９０６（図９）の所定のビットに設定された論理値によって、２個の変換モードのうちのいずれかの変換モードで動作する。２個の変換モードのうちの第１の変換モードは、通常変換モードであり、第２の変換モードは、予測変換モードである。通常変換モードおよび予測変換モードについては、あとで説明するが、予測変換モードにおいては、変換の際に予測テーブル（以下、評価結果テーブルとも称する）を用いて、変換の高速化を図ることができる。
【００３５】
説明を容易にするために、図９には、１個の外部端子９０７−１からのアナログ信号ＡＩ１をＡ／Ｄ変換回路９０５によってデジタル信号へ変換する状態が示されている。また、磁気センサ９３３−１〜９３３−３からのアナログ信号ＡＩ１〜ＡＩ３のそれぞれは、時間に伴って電圧値が変化するアナログ信号であるとして説明する。すなわち、アナログ信号ＡＩ１〜ＡＩ３のそれぞれの値とは、電圧値を意味している。
【００３６】
図１において、１００−１は、バッファ回路であり、１０１−１はスイッチであり、１０２はサンプル・ホールド回路である。外部端子９０７−１からのアナログ信号ＡＩ１は、バッファ回路１００−１に供給され、バッファ回路１００−１の出力は、スイッチ１０１−１を介してサンプル・ホールド回路１０２の入力に供給される。外部端子９０７−２とサンプル・ホールド回路１０２の入力との間にも、バッファ回路１００−１に相当するバッファ回路１００−２（図示せず）と、スイッチ１０１−１に相当するスイッチ１０１−２（図示せず）が接続されている。同様に、外部端子９０７−３とサンプル・ホールド回路１０２の入力との間にも、バッファ回路１００−１に相当するバッファ回路１００−３（図示せず）と、スイッチ１０１−１に相当するスイッチ１０１−３が接続されている。
【００３７】
スイッチ１０１−１〜１０１−３のそれぞれは、制御回路１０４からのスイッチ制御信号ＳＷ１−ＣＴ〜ＳＷ３−ＣＴによって制御される。外部端子９０７−１からのアナログ信号ＡＩ１をデジタル信号へ変換するとき、スイッチ制御信号ＳＷ１−ＣＴによってスイッチ１０１−１が導通状態にされ、スイッチ制御信号ＳＷ２−ＣＴ、ＳＷ３−ＣＴによってスイッチ１０１−２、１０１−３は非導通状態にされる。また、外部端子９０７−２からのアナログ信号ＡＩ２をデジタル信号へ変換するとき、スイッチ制御信号ＳＷ２−ＣＴによってスイッチ１０１−２が導通状態にされ、スイッチ制御信号ＳＷ１−ＣＴ、ＳＷ３−ＣＴによってスイッチ１０１−１、１０１−３は非導通状態にされる。同様に、外部端子９０７−３からのアナログ信号ＡＩ３をデジタル信号へ変換するとき、スイッチ制御信号ＳＷ３−ＣＴによってスイッチ１０１−３が導通状態にされ、スイッチ制御信号ＳＷ１−ＣＴ、ＳＷ２−ＣＴによってスイッチ１０１−１、１０１−２は非導通状態にされる。
【００３８】
これにより、サンプル・ホールド回路１０２には、アナログ信号ＡＩ１〜ＡＩ３のいずれかが、バッファ回路およびスイッチを介して供給されることになる。
【００３９】
バッファ回路１００−１〜１００−３およびスイッチ１０１−１〜１０１−３は、アナログ信号を選択するセレクタを構成していると見なすことができる。このように見なした場合、Ａ／Ｄ変換回路９０５は、セレクタとＡ／Ｄ変換回路部とによって構成されていると見なすことができる。ここでは、Ａ／Ｄ変換回路部もＡ／Ｄ変換回路９０５として説明する。
【００４０】
Ａ／Ｄ変換回路９０５（Ａ／Ｄ変換回路部）は、サンプル・ホールド回路１０２、アナログ比較回路（以下、単に比較回路とも称する）１０３、制御回路１０４、予測テーブルユニット１０５、予測回路１０７、セレクタ（選択回路）１０８、逐次比較レジスタ１０９、デジタル／アナログ変換（以下、Ｄ／Ａ変換とも称する）回路１１０およびトリミング回路１１１を備えている。
【００４１】
サンプル・ホールド回路１０２は、所定期間（第１期間）、入力に供給されているアナログ信号（上記したアナログ信号ＡＩ１〜ＡＩ３のうち、アナログ信号ＡＩ１に対応するアナログ信号）を取り込み、保持しながら、出力し、所定期間（第１期間）経過後には、保持しているアナログ信号の電圧を継続して出力する。サンプル・ホールド回路１０２の構成例を、図４に示す。
【００４２】
図４に示した例では、サンプル・ホールド回路１０２は、容量素子ＣＳとサンプリングスイッチＳＷＳとを備えている。サンプリングスイッチＳＷＳは、サンプル・ホールド回路１０２の入力ｎｉと出力ｎｏとの間に接続され、制御回路１０４からのサンプリング信号ＳＴによって、導通状態（オン状態）または非導通状態（オフ状態）にされる。例えば、サンプリング信号ＳＴが、ハイレベルにされているとき、サンプリングスイッチＳＷＳはオン状態となり、サンプリング信号ＳＴが、ロウレベルにされているときには、オフ状態となる。また、容量素子ＣＳは、サンプル・ホールド回路１０２の出力ｎｏと接地電圧Ｖｓとの間に接続されている。
【００４３】
これにより、サンプリング信号ＳＴがハイレベルにされているとき（第１期間）、サンプル・ホールド回路１０２は、入力ｎｉに供給されているアナログ信号ＡＩ１の電圧変化に従って変化する電圧を、出力ｎｏから出力するとともに、容量素子ＣＳがアナログ信号ＡＩ１によって充電される。一方、サンプリング信号ＳＴがロウレベルへ変化すると、サンプリングスイッチＳＷＳがオフ状態となるため、容量素子ＣＳに充電された電荷によって定まる電圧が、出力ｎｏから出力されることになる。
【００４４】
サンプル・ホールド回路１０２の出力は、比較回路１０３の１対の入力のうちの一方の入力に供給される。比較回路１０３の他方の入力には、Ｄ／Ａ変換回路１１０からの出力が供給される。比較回路１０３は、一方の入力に供給されている信号の電圧と、他方の入力に供給されている信号の電圧を比較し、比較の結果を制御回路１０４へ伝達する。
【００４５】
制御回路１０４は、２個の機能を有している。第１の機能は、通常変換モードが指定されたとき、比較回路１０３からの比較結果に基づいて、逐次比較レジスタ１０９へ格納されるデジタル信号ＤＤ（ｃ）を形成する機能である。また、第２の機能は、Ａ／Ｄ変換回路９０５の動作を制御する機能である。
【００４６】
予測テーブルユニット１０５は、予め作成された複数の予測テーブル１０６−Ａ〜１０６−Ｅを備えており、制御回路１０４からの制御信号によって、複数の予測テーブル１０６−Ａ〜１０６−Ｅから、そのとき、Ａ／Ｄ変換回路９０５に供給されているアナログ信号に対応した予測テーブルが選択される。また、制御回路からの制御信号は、比較回路１０３からの比較結果も含まれている。なお、図１には、上記した予測テーブル１０６−Ａ〜１０６−Ｅのうち、予測テーブル１０６−Ａ〜１０６−Ｄが示されている。
【００４７】
予測回路１０７は、予測テーブルユニット１０５の中から選択された予測テーブルと、比較回路１０３からの比較結果に基づいて、そのとき、Ａ／Ｄ変換回路９０５に供給されているアナログ信号に対応したデジタル信号ＤＤ（ｐ）を、ビット単位で順次求める。
【００４８】
この実施の形態１においては、制御レジスタ９０６の所定のビットに設定された値に従って、モード制御信号ＭＤ−ＣＴが形成される。例えば、所定のビットに、論理値“０”を設定すると、通常変換モードが指定され、論理値“１”を設定すると、予測変換モードが指定される。これに合わせて、通常変換モードが指定されたとき、モード制御信号ＭＤ−ＣＴは、例えばロウレベルとなり、予測変換モードが指定されたときには、モード制御信号ＭＤ−ＣＴはハイレベルとなる。
【００４９】
制御回路１０４は、モード制御信号ＭＤ−ＣＴがロウレベルとなることにより、上記した第１の機能が動作し、逐次比較レジスタ１０９へ格納されるデジタル信号ＤＤ（ｃ）を形成する。一方、予測回路１０７は、モード制御信号ＭＤ−ＣＴがハイレベルになることにより、動作する。予測回路１０７が動作することにより、選択された予測テーブルと比較回路１０３からの比較結果とに基づいて、ビット単位でデジタル信号ＤＤ（ｐ）が形成される。
【００５０】
セレクタ１０８には、制御回路１０４によって形成されたデジタル信号ＤＤ（ｃ）と、予測回路１０７によって形成されたデジタル信号ＤＤ（ｐ）が供給され、モード制御信号ＭＤ−ＣＴに従って、いずれか一方を、逐次比較レジスタ１０９へ供給する。この例では、モード制御信号ＭＤ−ＣＴがロウレベルのとき、制御回路１０４によって形成されたデジタル信号ＤＤ（ｃ）を、逐次比較レジスタ１０９へ供給する。一方、モード制御信号ＭＤ−ＣＴがハイレベルのとき、セレクタ１０８は、予測回路１０７によって形成されたデジタル信号ＤＤ（ｐ）を、逐次比較レジスタ１０９へ供給する。
【００５１】
逐次比較レジスタ１０９の出力は、変換動作を実施している期間においては、Ｄ／Ａ変換回路１１０へ供給される。Ｄ／Ａ変換回路１１０は、供給された逐次比較レジスタ１０９からのデジタル信号を、このデジタル信号に対応したアナログ信号へ変換する。変換されたアナログ信号は、比較回路１０３において、サンプル・ホールド回路１０２から出力されているアナログ電圧と比較されるべき参照電圧（参照値）として、比較回路１０３の他方の入力に供給される。
【００５２】
また、逐次比較レジスタ１０９は、変換動作が終了したとき、Ａ／Ｄ変換回路９０５に供給されたアナログ信号ＡＩ１に対応するデジタル信号ＤＤＯとして、バス９０４へ供給される。
【００５３】
トリミング回路１１１は、制御回路１０４等の特性を調整するためのトリミング情報を有しており、例えば電源投入時に、制御回路１０４へトリミング情報を供給する。制御回路１０４は、このトリミング情報に基づいて特性の調整が行われる。
【００５４】
制御回路１０４は、モード制御信号ＭＤ−ＣＴに基づいて、通常変換モードが指定されているのか、予測変換モードが指定されているのかを判定し、比較回路１０３を制御する比較タイミング信号ＣＴ−ＣＴ、予測回路１０７を制御する予測タイミング信号ＤＰ−ＣＴ、逐次比較レジスタ１０９を制御するレジスタタイミング信号ＲＥ−ＣＴおよびＤ／Ａ変換回路１１０を制御するＤ／Ａタイミング信号ＤＡ−ＣＴを形成する。
【００５５】
＜変換モード＞
次に変換モードについて説明する。先ず、Ａ／Ｄ変換回路９０５に設けられている制御レジスタ９０６の一例を説明しておく。図８は、制御レジスタ９０６の一例を示す説明図である。図８（Ａ）は、制御レジスタ９０６のビット配列を示すビット配置図であり、図８（ｂ）は、所定のビットの機能を説明する説明図である。この実施の形態１では、制御レジスタ９０６は、図８（Ａ）に示すように、１６個のビットｂ０〜ｂ１５を有するレジスタによって構成されている。ここでは、ビットｂ０が、変換モードを指定する所定のビットとされ、シンボルとしてＥＮが割り付けられている。所定のビットｂ０を除くビットｂ１〜ｂ１５は、予約ビットとされ、将来の機能拡張等のために残されている。制御レジスタ９０６のそれぞれのビットｂ０〜ｂ１５は、ＣＰＵである半導体装置ＣＨＰをリセットすると、リセット解除後の論理値は、全て論理値“０”になる。すなわち、リセットを解除したとき、所定のビットｂ０も、論理値“０”となる。
【００５６】
制御レジスタ９０６のビットｂ０は、特に制限されないが、図８（Ｂ）に示すように、そのビット名として「予測イネーブルビット」が与えられる。この予測イネーブルビットに、論理値“０”を設定することにより、予測機能が無効とされ、論理値“１”を設定することにより、予測機能が有効とされる。予測機能が無効とされることにより、Ａ／Ｄ変換回路９０５は、通常変換モードで動作し、予測機能が有効とされることにより、Ａ／Ｄ変換回路９０５は、予測変換モードで動作することになる。なお、図８（Ｂ）において、Ｒ／Ｗは、中央処理装置９００によって、この予測イネーブルビットｂ０への書き込み（設定）および読み出しが可能であることを示している。
【００５７】
＜＜通常変換モード＞＞
次に、予測イネーブルビットｂ０に論理値“０”を設定し（モード制御信号ＭＤ−ＣＴがロウレベル）、通常変換モードが指定されたときの動作を、図１、図３および図４を用いて説明する。
【００５８】
図３は、変換の動作を示すタイミング図である。同図において横軸は、時間を示している。また、図３（Ａ）は、通常変換モードでの動作を示しており、図３（Ｂ）は、予測変換モードでの動作を示している。
【００５９】
通常変換モードでは、サンプリング期間ＳＴＴと、それに続く比較期間ＣＭＴとが１組とされ、１組のサンプリング期間ＳＴＴと比較期間ＣＭＴによって、アナログ信号が、１個のデジタル信号（ビット列）へ変換される。そのため、制御回路１０４は、アナログ信号を、順次、デジタル信号（ビット列）へ変換する場合には、サンプリング期間ＳＴＴと比較期間ＣＭＴとを１組として、複数組を発生させることになる。
【００６０】
ここでは、アナログ信号を、１個のデジタル信号に変換する例を説明する。この場合、サンプリング期間ＳＴＴの時間（周期）はＴとする（図３では、ＳＳＴ（Ｔ）と記載）。
【００６１】
制御回路１０４は、サンプリング期間ＳＴＴにおいて、サンプリング信号ＳＴをハイレベルにする。これにより、サンプリングスイッチＳＷＳ（図４）が導通状態となり、アナログ信号ＡＩ１の電圧に従って、容量素子ＣＳが充電され、サンプル・ホールド回路１０２の出力ｎｏにおける電圧は、サンプリング期間ＳＴＴの終了時刻には、アナログ信号ＡＩ１に対応した電圧となる。
【００６２】
次に、サンプリング信号ＳＴをロウレベルにして、サンプリングスイッチＳＷＳを非導通状態にし、比較期間ＣＭＴに移る。この実施の形態１では、アナログ信号ＡＩ１を４ビット列のデジタル信号へ変換する場合を示している。４ビット列のデジタル信号へ変換するために、比較期間ＣＭＴにおいて、４回の比較動作を行う。そのため、比較期間ＣＭＴは、第１期間（１）から第４期間（４）に分けら、それぞれの期間において逐次比較動作が行われる。ここでは、比較期間ＣＭＴとサンプリング期間ＳＴＴとが同じ時間Ｔであり、第１期間（１）から第４期間（４）は、互いに同じ時間である場合を示している。そのため、第１期間（１）〜第４（４）のそれぞれの時間（周期）は、Ｔ／４となる（図３（Ａ）では、（Ｔ／４）と記載）。このように、サンプリング期間ＳＴＴと比較期間ＣＭＴとを同じ時間Ｔとすることにより、周期的に、アナログ信号をデジタル信号へ変換することが可能である。
【００６３】
制御回路１０４は、比較期間ＣＭＴに入ると、Ｄ／Ａ変換回路１１０に対して、基準電圧Ｖｒｅｆの半分の電圧値（Ｖｒｅｆ／２）を有する参照電圧を発生させる。ここで、基準電圧Ｖｒｅｆは、Ａ／Ｄ変換回路９０５のダイナミックレンジに対応しているものとする。
【００６４】
第１期間（１）において、比較回路１０３は、サンプル・ホールド回路１０２に保持されている電圧値と、参照電圧（Ｖｒｅｆ／２）とを比較し、比較結果を制御回路１０４へ供給する。制御回路１０４は、このときの比較結果が、サンプル・ホールド回路１０２に保持されている電圧値が、参照電圧（Ｖｒｅｆ／２）よりも高い電圧であることを示していた場合、最上位ビットが論理値“１”のデジタル信号ＤＤ（ｃ）を出力する。このとき、セレクタ１０８は、デジタル信号ＤＤ（ｃ）を逐次比較レジスタ１０９へ供給するようになっているため、デジタル信号ＤＤ（ｃ）の最上位ビットが、セレクタ１０８を介して、逐次比較レジスタ１０９の最上位ビットに供給される。このとき、制御回路１０４は、レジスタタイミング信号ＲＥ−ＣＴを変化させることにより、逐次比較レジスタ１０９は、供給されている最上位ビットの論理値“１”を、その最上位ビットを論理値“１”に設定する。ここでは、４ビット列のデジタル信号へ、アナログ信号ＡＩ１を変換する例を説明するため、逐次比較レジスタ１０９は、４ビットのレジスタである。なお、逐次比較レジスタ１０９は、比較期間ＣＭＴに入る前に、全てのビットが論理値“０”に設定されているものとする。
【００６５】
一方、第１期間（１）において、比較結果が、サンプル・ホールド回路１０２に保持されている電圧値が、参照電圧（Ｖｒｅｆ／２）よりも低い電圧であることを示していた場合、制御回路１０４は、最上位ビットが論理値“０”のデジタル信号ＤＤ（ｃ）を出力する。このとき、レジスタタイミング信号ＲＥ−ＣＴが変化することにより、逐次比較レジスタ１０９は、供給されている最上位ビットの論理値“０”を、その最上位ビットを論理値“０”として設定する。
【００６６】
第２期間（２）においては、第１期間（１）のときに逐次比較レジスタ１０９の最上位ビットに格納された論理値が“１”か“０”かによって、Ｄ／Ａ変換回路１１０から出力される参照電圧の値が変わる。例えば、最上位ビットが、論理値“１”であれば、Ｄ／Ａ変換回路１１０は、基準電圧Ｖｒｅｆの３／４の電圧値を有する参照電圧（３Ｖｒｅｆ／４）を出力する。これに対して、最上位ビットが、論理値“０”であれば、Ｄ／Ａ変換回路１１０は、基準電圧Ｖｒｅｆの１／４の電圧値を有する参照電圧（Ｖｒｅｆ／４）を出力する。第２期間（２）においても、比較回路１０３が、サンプル・ホールド回路１０２に保持されている電圧値と、参照電圧とを比較し、比較結果を制御回路１０４へ供給する。
【００６７】
制御回路１０４は、サンプル・ホールド回路１０２に保持されている電圧値が、参照電圧よりも高い電圧であることを示していた場合、制御回路１０４は、最上位ビットの次のビット（第２番目のビット）が論理値“１”のデジタル信号ＤＤ（ｃ）を出力する。このとき、レジスタタイミング信号ＲＥ−ＣＴが変化することにより、逐次比較レジスタ１０９は、供給されているデジタル信号ＤＤ（ｃ）に従って、最上位ビットの次のビット（第２番目のビット）を論理値“１”として設定する。
【００６８】
一方、比較結果が、サンプル・ホールド回路１０２に保持されている電圧値が、参照電圧よりも低い電圧であることを示していた場合、制御回路１０４は、最上位ビットの次のビット（第２番目のビット）が論理値“０”のデジタル信号ＤＤ（ｃ）を出力する。このとき、レジスタタイミング信号ＲＥ−ＣＴが変化することにより、逐次比較レジスタ１０９は、供給されているデジタル信号ＤＤ（ｃ）に従って、最上位ビットの次のビット（第２番目のビット）を論理値“０”として設定する。
【００６９】
このようにして、最上位ビットと第２番目のビットが設定されることにより、第３期間（３）においては、基準電圧Ｖｒｅｆの１／８、３／８、５／８または７／８の電圧値を有する参照電圧が、Ｄ／Ａ変換回路１１０から出力される。比較回路１０３からの比較結果に従って、制御回路１０４は、最上位ビットから３番目のビットの論理値を定め、デジタル信号ＤＤ（ｃ）として出力する。逐次比較レジスタ１０９は、供給されたデジタル信号ＤＤ（ｃ）に従って、最上位ビットから３番目のビットの論理値を設定する。
【００７０】
同様にして、第４期間においては、逐次比較レジスタ１０９の最下位ビットの論理値が設定される。
【００７１】
このようにして、最上位ビットから最下位ビットに向けて、ビット位置毎に、論理値が定められ、サンプル・ホールド回路１０２に保持されている電圧値に対応したデジタル信号が求められる。ここでは、最上位ビットから最下位ビットへ向けて、ビット位置毎に論理値を定める例を示したが、最下位ビットから最上位ビットへ向けて、論理値を定めるようにしてもよい。
【００７２】
通常変換モードにおいては、サンプリング期間ＳＴＴが終了したあとの比較期間ＣＭＴにおいて、比較回路１０３を、比較タイミング信号ＣＴ−ＣＴによって、周期Ｔの１／４の周期で動作させて、逐次比較動作を行っている。また、逐次比較レジスタ１０９の各ビットの設定も、比較期間ＣＭＴにおいて行っている。そのため、変換速度の向上に制限が生じる。
【００７３】
＜＜予測変換モード＞＞
次に予測変換モードの動作を、図１、図３（Ｂ）および図４を用いて説明する。予測変換モードにおいては、図３（Ｂ）に示すように、サンプリング期間ＳＴＴと、時間的に平行して、比較期間ＣＭＴが設定される。すなわち、サンプリング期間ＳＴＴにおいて、逐次比較動作を開始する。
【００７４】
モード制御信号ＭＤ−ＣＴによって、予測変換モードが指定されると、制御回路１０４は、サンプリング期間ＳＴＴの間、サンプリング信号ＳＴをハイレベルに維持する。これにより、サンプル・ホールド回路１０２の出力ｎｏから出力されるアナログ信号の電圧は、入力ｎｉに供給されているアナログ信号ＡＩ１の電圧変化に従って、変化することになる。
【００７５】
制御回路１０４は、サンプリング期間ＳＴＴを複数の期間（単位サンプリング期間）と見なし、比較期間ＣＭＴも複数の期間（単位比較期間）と見なして、それぞれの単位サンプリング期間におけるアナログ信号の電圧を、単位比較期間において逐次比較するように制御する。
【００７６】
図３（Ｂ）に示した例で説明すると、サンプリング期間ＳＴＴは、第１期間（単位サンプリング期間）Ｓ１から第４期間（単位サンプリング期間）Ｓ４によって構成されていると見なす。第１期間Ｓ１のタイミングにおけるアナログ信号の電圧を、第１期間（単位比較期間）Ｃ１において第１参照電圧と比較し、比較結果に基づいて、第１ビット（最上位ビット）位置のビットのデジタル信号（論理値）を定める。また、第２期間Ｓ２のタイミングにおけるアナログ信号の電圧を、第２期間Ｃ２において第２参照電圧と比較し、比較結果に基づいて、第２ビット（第２番目のビット）位置のビットのデジタル信号（論理値）を定める。同様に、第３期間Ｓ３におけるアナログ信号の電圧を、第３期間Ｃ３において第３参照電圧と比較し、第３ビット（第３番目のビット）位置のビットのデジタル信号（論理値）を定め、第４期間Ｓ４におけるアナログ信号の電圧を、第４期間Ｃ４において第４参照電圧と比較し、第４ビット（最下位ビット）位置のビットのデジタル信号（論理値）を定める。
【００７７】
サンプル・ホールド回路１０２は、図４に例示したように、容量素子ＣＳを有しており、サンプリング期間ＳＴＴにおいては、入力ｎｉに供給されるアナログ信号ＡＩ１の電圧によって充電される。充電により、容量素子ＣＳに蓄積される電荷量が増加することにより、サンプル・ホールド回路１０２の出力ｎｏから出力されるアナログ信号の電圧が上昇する。そのため、単位比較期間Ｃ１〜Ｃ４のそれぞれにおいては、単位サンプリング期間Ｓ１〜Ｓ４のそれぞれのタイミングでのアナログ信号の電圧と、第１参照電圧〜第４参照電圧を比較していることになる。言い換えると、単位比較期間Ｃ１〜Ｃ４のそれぞれは、単位サンプリング期間Ｓ１〜Ｓ４のそれぞれのタイミングにおける容量素子ＣＳの電荷量に対応する電圧と、第１参照電圧〜第４参照電圧とを比較していることになる。
【００７８】
これにより、サンプリング期間ＳＴＴにおいて、逐次比較動作を開始することが可能となり、変換速度の向上を図ることが可能となる。
【００７９】
図３（Ｂ）に示した例においては、サンプリング期間ＳＴＴの期間は、通常変換モードにおけるサンプリング期間ＳＴＴと同じ時間（周期）Ｔとしている。また、サンプリング期間ＳＴＴを構成する第１期間Ｓ１〜第４期間Ｓ４は、互いに同じ時間（周期）とされ、それぞれの期間はＴ／４としている。比較期間ＣＭＴも、その期間は時間Ｔとされ、比較期間ＣＭＴを構成する第１期間Ｃ１〜第４期間Ｃ４も、互いに同じ時間とされ、それぞれの期間は時間Ｔ／４とされている。
【００８０】
期間Ｓ４のタイミングにおいてサンプリングされたアナログ信号の電圧は、期間Ｃ４において、参照電圧との比較が実施され、第４ビット（最下位ビット）位置のビットのデジタル信号が定められる。そのため、サンプリング期間ＳＴＴが終了したあと、期間Ｔ／４を経過したときに、第１ビット（最上位ビット）位置のビットから第４ビット（最下位ビット）位置のビットが定められる。すなわち、サンプリング期間ＳＴＴが終了したあと、１サイクル経過したタイミングで、Ａ／Ｄ変換が完了することになる。ここでは、アナログ信号ＡＩ１を４ビットのデジタル信号へ変換する例を説明した。すなわち、４ビット精度のＡ／Ｄ変換回路を説明したが、精度は４ビット以下でも、４ビット以上であってもよい。精度が変わることにより、サンプリング期間ＳＴＴを構成する単位サンプリング期間および単位比較期間の数が変わるだけである。
【００８１】
予測変換モードにおいては、サンプリング期間ＳＴＴにおいて、比較回路１０３を動作させることになる。そのため、制御回路１０４は、図３（Ｂ）に示すように、サンプリング期間ＳＴＴを開始したあと、１サイクル（Ｔ／４）経過したタイミングから、１サイクル（１／Ｔ）毎に、比較回路１０３が動作するように比較タイミング信号ＣＴ−ＣＴによって制御する。同様に、制御回路１０４は、予測回路１０７が、期間Ｃ１〜Ｃ４において動作するように、予測タイミング信号ＤＰ−ＣＴにより予測回路１０７を制御する。また、制御回路１０４は、逐次比較レジスタ１０９が、期間Ｃ１〜Ｃ４のそれぞれにおいて、セレクタ１０８を介して供給されるデジタル信号ＤＤ（ｐ）によって設定されるように、レジスタタイミング信号ＲＥ−ＣＴによって、レジスタ１０９を制御する。この場合、期間Ｃ１において、レジスタ１０９の第１ビット位置のビットが、デジタル信号ＤＤ（ｐ）によって設定され、期間Ｃ２において、レジスタ１０９の第２ビット位置のビットが、デジタル信号ＤＤ（ｐ）によって設定される。また、期間Ｃ３において、レジスタ１０９の第３ビット位置のビットが、デジタル信号ＤＤ（ｐ）によって設定され、期間Ｃ４において、レジスタ１０９の第４ビット位置のビットが、デジタル信号ＤＤ（ｐ）によって設定される。
【００８２】
同様に、Ｄ／Ａ変換回路１１０も、期間Ｃ１〜Ｃ４のそれぞれにおいて、動作するように、制御回路１０４は、Ｄ／Ａタイミング信号ＤＡ−ＣＴによって、Ｄ／Ａ変換回路１１０を制御する。
【００８３】
予測変換モードにおいて、比較回路１０３に供給される第１参照電圧〜第４参照電圧は、参照テーブル群に含まれている予測テーブルに格納されている参照値情報により定められる。また、予測変換モードにおいて、比較回路１０３による比較結果により定められるデジタル信号のビット位置（第１ビット位置〜第４ビット位置）は、予測テーブルに格納されているビット位置情報により定められる。
【００８４】
予測テーブルユニット１０５を構成する予測テーブル１０６−Ａ〜１０６−Ｄのそれぞれは、Ａ／Ｄ変換回路９０５に供給される複数種類のアナログ信号に対応するように、予め作成する。例えば、半導体装置ＣＨＰを開発および／または生産するメーカが有する半導体装置ＣＨＰの電気的特性データから、予測に必要な情報を抽出して、予測テーブル１０６−Ａ〜１０６−Ｄを作成する。一例を述べるならば、半導体装置ＣＨＰ内のＡ／Ｄ変換回路９０５を、通常変換モードで動作させ、複数種類のアナログ信号を、Ａ／Ｄ変換回路９０５に供給し、それぞれのアナログ信号に対応したデジタル信号を取得し、複数種類のアナログ信号と、それぞれに対応したデジタル信号とから、予測に必要な情報を抽出して、アナログ信号に対応した予測テーブルを作成する。
【００８５】
予測テーブルユニット１０５は、例えば、揮発性メモリにより構成する。この場合、例えば、予め作成した複数の予測テーブルは、トリミング情報の一部とされ、電源投入時に、制御回路１０４を介して、予測テーブルユニット１０５に転送されるようにする。また、半導体装置ＣＨＰの外部に設けた外部メモリに複数の予測テーブルを格納しておき、電子装置９４０を起動したとき、外部メモリから予測テーブルユニット１０５へ、複数の予測テーブルを転送するようにしてもよい。さらに、予測テーブルユニット１０５は、不揮発性メモリによって構成してもよい。この場合には、半導体装置ＣＨＰを出荷する前に、メーカが、予測テーブルユニット１０５を構成する不揮発性メモリに書き込んで、出荷すればよい。
【００８６】
＜＜予測テーブルの構成＞＞
ここでも、Ａ／Ｄ変換回路９０５は、４ビットの精度を有するＡ／Ｄ変換回路を例として説明する。勿論、４ビットの精度に限定されるものではない。
【００８７】
予測テーブル１０６−Ａ〜１０６−Ｄのそれぞれは、単位比較期間Ｃ１〜Ｃ４のそれぞれのタイミングにおいて、サンプル・ホールド回路１０２から出力されるアナログ信号の電圧と比較されるべき参照電圧（検知電圧）の値を指定する参照電圧情報と、参照電圧とアナログ信号の電圧を比較したときに定まるビットの位置を指定するビット位置情報とを格納している。実施の形態１では、比較回路１０３によって電圧を比較するため、参照電圧および参照電圧情報として説明するが、電圧に限定されない。そのため、参照電圧は、参照値と見なし、参照電圧情報は、参照値情報と見なしてもよい。
【００８８】
図２は、実施の形態１に係わる予測テーブルの構成を示す図である。図２（Ａ）は、予測テーブルＡの構成を示し、図２（Ｂ）は、予測テーブルＢの構成を示している。予測テーブルＡが、予測テーブルユニット１０５内の予測テーブル１０６−Ａとして格納され、予測テーブルＢが、予測テーブル１０６−Ｂとして格納される。同様な構成を有する予測テーブルが、予測テーブル１０６−Ｃ〜１０６−Ｅとして、予測テーブルユニット１０５に格納されているが、図１には、予測テーブル１０６−Ｅは省略されている。
【００８９】
図５は、サンプル・ホールド回路１０２から出力されるアナログ信号ＡＩ１−Ａおよびアナログ信号ＡＩ１−Ｂの波形を示す波形図である。説明の都合上、２個のアナログ信号の波形が、図５に示されているが、この２個のアナログ信号は、勿論、同時に出力されるものではない。図５において、横軸は時間を示しており、縦軸は比較回路１０３に供給される参照電圧の電圧値を示している。図３（Ｂ）において説明したように、単位サンプリング期間Ｓ１〜Ｓ４のそれぞれにおけるアナログ信号の電圧が、単位比較期間Ｃ１〜Ｃ４のそれぞれにおいて、参照電圧と比較される。図３（Ｂ）と図５とを対応させると、時刻０から時刻Ｔ／４までの期間、すなわち１サイクル目（１ｃｙｃｌｅ）が、単位サンプリング期間Ｓ１に相当し、時刻Ｔ／４から時刻Ｔ／２まので期間、すなわち２サイクル目（２ｃｙｃｌｅ）が、単位サンプリング期間Ｓ２および単位比較期間Ｃ１に相当し、時刻Ｔ／２から時刻３Ｔ／４まので期間、すなわち３サイクル目（３ｃｙｃｌｅ）が、単位サンプリング期間Ｓ３および単位比較期間Ｃ２に相当する。同様に、時刻３Ｔ／４から時刻Ｔまでの期間、すなわち４サイクル目（４ｃｙｃｌｅ）が、単位サンプリング期間Ｓ４および単位比較期間Ｃ３に相当する。
【００９０】
連続して、Ａ／Ｄ変換を実施する場合、次のアナログ信号は、図５に示した時刻Ｔが、時刻０となり、図５に示した１サイクル目から４サイクル目までが繰り返される。この場合、時刻Ｔから時刻０までの期間が、図３（Ｂ）に示した単位比較期間Ｃ４に相当することになる。
【００９１】
図５において、破線で囲んだＡ〜Ｅのそれぞれは、予測テーブルＡ〜Ｅを示しており、符号Ａ〜Ｅを囲んだ破線領域が、その予測テーブルを選択し、参照する範囲を示している。例えば、予測テーブルＡは、符号Ａを囲んだ破線領域に、アナログ信号ＡＩ１−ＡまたはＡＩ１−Ｂが、入ったとき、選択され、参照される。他の予測テーブルＢ〜Ｅについても同様である。また、１サイクル目（時刻Ｔ／４）において参照する場合、参照する予測テーブルの１サイクル目に相当する時刻Ｔ／４の情報（参照電圧情報、ビット位置情報）が参照され、２サイクル目（時刻Ｔ／２）において参照する場合、参照する予測テーブルの２サイクル目に相当する時刻Ｔ／２の情報（参照電圧情報、ビット位置情報）が参照される。同様に、３サイクル目（時刻３Ｔ／４）において参照する場合、参照する予測テーブルの３サイクル目に相当する時刻３Ｔ／４の情報（参照電圧情報、ビット位置情報）が参照され、４サイクル目（時刻Ｔ）において参照する場合、参照する予測テーブルの４サイクル目に相当する時刻Ｔの情報（参照電圧情報、ビット位置情報）が参照される。
【００９２】
アナログ信号ＡＩ１−Ａを例にすれば、アナログ信号ＡＩ１−Ａは、時刻０から時刻Ｔへ時間が経過するとき、その電圧が変化するが、１サイクル目のときには、符号Ｂの破線領域内を通過し、２サイクル目〜４サイクル目のときには、符号Ａの破線領域内を通過する。また、アナログ信号ＡＩ１−Ｂは、１サイクル目〜４サイクル目のいずれにおいても、符号Ｂの破線領域を通過している。
【００９３】
予測テーブルＣ〜Ｅについても、予測テーブルＡおよびＢと同様に、破線で示した領域を有しており、それぞれの領域内を、アナログ信号が通過したとき、選択される。なお、図５に示した予測テーブルＣは、図１に示した予測テーブル１０６−Ｃに相当し、予測テーブルＤは、図１に示した予測テーブル１０６−Ｄに相当する。なお、図５に示した予測テーブルＥに相当する予測テーブルＥは、図１では省略されている。また、図５では、制定時間がＴの場合を示している。すなわち、サンプル・ホールド回路１０２の出力ｎｏから出力されるアナログ信号の電圧は、４サイクル目（Ｔ）には、確定している場合を示している。
【００９４】
上記したように予測テーブルは、参照電圧（検知電圧）の値を指定する参照値情報とビット位置情報とを格納している。図２（Ａ）および図２（Ｂ）を用いて、予測テーブルＡおよびＢを説明する。
【００９５】
予測テーブルＡおよびＢは、時刻Ｔ／４、時刻Ｔ／２、時刻３Ｔ／４および時刻Ｔをタイミングとして、それぞれのタイミングにおいて、参照電圧を指定する参照電圧情報と、定めるビットの位置を指定するビット位置情報とを備えている。
【００９６】
予測テーブルＡにおいては、図２（Ａ）に示すように、時刻Ｔ／４のタイミングのときの参照電圧情報は、参照電圧Ｖｒｅｆ／４を指定し、ビット位置情報は、最上位ビット（第１ビット）ｂ３を指定する。また、時刻Ｔ／２のタイミングのときには、参照電圧情報は、参照電圧Ｖｒｅｆ／２を指定し、そのときのビット位置情報は、２番目のビット（第２ビット）位置であるｂ２を指定し、時刻３Ｔ／４のタイミングのときには、参照電圧情報は、参照電圧５Ｖｒｅｆ／８を指定し、そのときのビット位置情報は、３番目のビット（第３ビット）位置であるｂ１を指定し、時刻Ｔのタイミングのときには、参照電圧情報は、参照電圧３Ｖｒｅｆ／４を指定し、そのときのビット位置情報は、最下位ビット（第４ビット）であるｂ０を指定する。なお、ここでも、Ｖｒｅｆは、基準電圧であり、例えばＡ／Ｄ変換回路９０５のダイナミックレンジに相当する。
【００９７】
一方、予測テーブルＢにおいては、図２（Ｂ）に示すように、時刻Ｔ／４のタイミングのときの参照電圧情報は、参照電圧Ｖｒｅｆ／４を指定し、ビット位置情報は、最上位ビットｂ３を指定する。また、時刻Ｔ／２のタイミングのときには、参照電圧情報は、参照電圧Ｖｒｅｆ／２を指定し、そのときのビット位置情報は、２番目のビット位置であるｂ２を指定し、時刻３Ｔ／４のタイミングのときには、参照電圧情報は、参照電圧３Ｖｒｅｆ／４を指定し、そのときのビット位置情報は、３番目のビット位置であるｂ１を指定し、時刻Ｔのタイミングのときには、参照電圧情報は、参照電圧Ｖｒｅｆを指定し、そのときのビット位置情報は、最下位ビットであるｂ０を指定する。
【００９８】
＜＜予測テーブルを用いた動作＞＞
次に、図１〜図５を用いて、予測変換の動作を説明する。予測変換モードが指定され、図４に示したサンプリングスイッチＳＷＳがオン状態にされると、容量素子（サンプリング容量）ＣＳが、アナログ信号ＡＩ１によって充電される。この充電によって、容量素子ＣＳに蓄積されている電荷量が増加し、サンプル・ホールド回路１０２から出力されているアナログ信号の電圧が上昇する。制御回路１０４は、１サイクル目（時刻Ｔ／４）において、サンプル・ホールド回路１０２からの出力電圧が、破線領域Ａ〜Ｅのいずれに到達しているかを判定する。図５では、アナログ信号ＡＩ１−ＡおよびＡＩ１−Ｂのいずれもが、破線領域Ｂに到達しているため、制御回路１０４は、破線領域Ｂに対応する予測テーブルＢを選択し、参照する。この場合、サンプル・ホールド回路１０２の出力電圧が、１サイクル目で、破線領域Ｂまで到達しているため、サンプル・ホールド回路１０２から出力されているアナログ信号は、図５に示すアナログ信号ＡＩ１−ＡまたはＡＩ１−Ｂになると予測することができる。
【００９９】
図２（Ｂ）に示した予測テーブルＢを参照すると、１サイクル目（時刻Ｔ／４）のときの参照電圧情報は、参照電圧Ｖｒｅｆ／４を指定しており、ビット位置情報は、最上位ビットｂ３を指定している。これにより、制御回路１０４は、単位比較期間Ｃ１（時刻Ｔ／４から時刻Ｔ／２の間）において、Ｄ／Ａ変換回路１１０から参照電圧Ｖｒｅｆ／４が出力されるように、Ｄ／Ａ変換回路１１０を制御する。これにより、比較回路１０３は、サンプル・ホールド回路１０２の出力電圧と参照電圧Ｖｒｅｆ／４との比較を行う。比較において、サンプル・ホールド回路１０２の出力電圧が参照電圧Ｖｒｅｆ／４を超えている場合、最上位ビットｂ３を論理値“１”に設定し、超えていない場合には、最上位ビットｂ３を論理値“０”に設定する。すなわち、予測回路１０７が、比較回路１０３からの比較結果に基づいて、デジタル信号ＤＤ（ｐ）の最上位ビットｂ３を、論理値“１”または“０”に設定する。図５では、アナログ信号ＡＩ１−Ａ、ＡＩ１−Ｂの両方とも、参照電圧Ｖｒｅｆ／４を超えているため、デジタル信号ＤＤ（ｐ）の最上位ビットｂ３は、論理値“１”に設定される。
【０１００】
次に２サイクル目（時刻Ｔ／２）で、制御回路１０４は、サンプル・ホールド回路１０２からの出力電圧が、時刻Ｔ／２において、破線領域Ｂに到達しているのか、破線領域Ａに到達しているのかを判定する。このとき、サンプル・ホールド回路１０２からの出力電圧が、破線領域Ｂに到達していれば、制御回路１０４は、予測テーブルＢを選択する。一方、破線領域Ａに到達していれば、制御回路１０４は、予測テーブルＡを選択する。
【０１０１】
図５の例では、上側に描いたアナログ信号は、破線領域Ｂに到達しているため、サンプル・ホール回路１０２からのアナログ信号は、アナログ信号ＡＩ１−Ｂと識別され、予測テーブルＢを参照することになる。これに対して、図５の下側に描いたアナログ信号は、破線領域Ａに到達しているため、サンプル・ホールド回路１０２からのアナログ信号は、アナログ信号ＡＩ１−Ａと識別され、予測テーブルＡを参照することになる。
【０１０２】
サンプル・ホールド回路１０２の出力電圧が、破線領域Ｂに到達している場合を、先ず説明する。この場合、図２（Ｂ）に示すように、予測テーブルＢは、２サイクル目（時刻Ｔ／２）のとき、参照電圧情報は、参照電圧Ｖｒｅｆ／２を指定し、ビット位置情報は、２番目のビット位置のビットｂ２を指定している。そのため、時刻Ｔ／２から時刻３Ｔ／４の間において、制御回路１０４は、Ｄ／Ａ変換回路１１０が、参照電圧Ｖｒｅｆ／２を形成するように制御する。比較回路１０３は、参照電圧Ｖｒｅｆ／２とサンプル・ホールド回路１０２からの出力電圧を比較する。予測回路１０７は、比較回路１０３の比較結果が、サンプル・ホールド回路１０２からの出力電圧が、参照電圧Ｖｒｅｆ／２を超えていることを示していたとき、２番目のビット位置のビットｂ２を、論理値“１”に設定する。一方、予測回路１０７は、比較回路１０３の比較結果が、サンプル・ホールド回路１０２からの出力電圧が、参照電圧Ｖｒｅｆ／２を超えていないことを示していたとき、２番目のビット位置のビットｂ２を、論理値“０”に設定する。
【０１０３】
図５に示したアナログ信号ＡＩ１−Ｂにおいては、参照電圧Ｖｒｅｆ／２を超えているため、予測回路１０７によって、デジタル信号ＤＤ（ｐ）の２番目のビット位置のビットｂ２は、論理値“１”に設定されることになる。
【０１０４】
次に、サンプル・ホールド回路１０２の出力電圧が、破線領域Ａに到達している場合を、説明する。この場合、図２（Ａ）に示すように、予測テーブルＡは、２サイクル目（時刻Ｔ／２）のとき、参照電圧情報は、参照電圧Ｖｒｅｆ／２を指定し、ビット位置情報は、２番目のビット位置のビットｂ２を指定する。そのため、時刻Ｔ／２から時刻３Ｔ／４の間において、制御回路１０４は、Ｄ／Ａ変換回路１１０が、参照電圧Ｖｒｅｆ／２を形成するように制御する。比較回路１０３は、参照電圧Ｖｒｅｆ／２とサンプル・ホールド回路１０２からの出力電圧を比較する。予測回路１０７は、比較回路１０３の比較結果が、サンプル・ホールド回路１０２からの出力電圧が、参照電圧Ｖｒｅｆ／２を超えていることを示していたとき、２番目のビット位置のビットｂ２を、論理値“１”に設定する。一方、予測回路１０７は、比較回路１０３の比較結果が、サンプル・ホールド回路１０２からの出力電圧が、参照電圧Ｖｒｅｆ／２を超えていないことを示していたとき、２番目のビット位置のビットｂ２を、論理値“０”に設定する。
【０１０５】
図５に示したアナログ信号ＡＩ１−Ａにおいては、参照電圧Ｖｒｅｆ／２を超えていないため、予測回路１０７によって、デジタル信号ＤＤ（ｐ）の２番目のビット位置のビットｂ２は、論理値“０”に設定されることになる。
【０１０６】
次に、３サイクル目（３Ｔ／４）で、制御回路１０４は、サンプル・ホールド回路１０２からの出力電圧が、時刻３Ｔ／４において、どの破線領域に到達しているかを判定する。図５の例では、アナログ信号ＡＩ１−Ｂの場合、破線領域Ｂに到達していると判定し、予測テーブルＢを選択する。また、アナログ信号ＡＩ１−Ａの場合には、破線領域Ａに到達していると判定し、予測テーブルＡを選択する。
【０１０７】
予測テーブルＡにおいて、時刻３Ｔ／４のときの参照電圧情報は、参照電圧５Ｖｒｅｆ／８を指定し、ビット位置情報は、３番目のビット位置であるビットｂ１を指定している。また、予測テーブルＢにおいては、時刻３Ｔ／４のときの参照電圧情報は、参照電圧３Ｖｒｅｆ／４を指定し、ビット位置情報は、３番目のビット位置であるビットｂ１を指定している。
【０１０８】
制御回路１０４は、予測テーブルＡを選択した場合、予測テーブルＡを参照して、Ｄ／Ａ変換回路１１０が、参照電圧５Ｖｒｅｆ／８を形成するように制御する。図５の例では、アナログ信号ＡＩ１−Ａは、参照電圧５Ｖｒｅｆ／８を超えていないため、予測回路１０７は、比較回路１０３からの比較結果に基づいて、デジタル信号ＤＤ（ｐ）の第３番目のビット位置のビットｂ１を論理値“０”に設定する。このとき、アナログ信号ＡＩ１−Ａが、参照値５Ｖｒｅｆ／８を超えていれば、デジタル信号ＤＤ（ｐ）のビットｂ１は、論理値“１”に設定される。
【０１０９】
制御回路１０４は、予測テーブルＢを選択した場合、予測テーブルＢを参照して、Ｄ／Ａ変換回路１１０が、参照電圧３Ｖｒｅｆ／４を形成するように制御する。図５の例では、アナログ信号ＡＩ１−Ｂは、参照電圧３Ｖｒｅｆ／４を超えているため、予測回路１０７は、比較回路１０３からの比較結果に基づいて、デジタル信号ＤＤ（ｐ）の第３番目のビット位置のビットｂ１を論理値“１”に設定する。このとき、アナログ信号ＡＩ１−Ｂが、参照値３Ｖｒｅｆ／４を超えていなければ、デジタル信号ＤＤ（ｐ）のビットｂ１は、論理値“０”に設定される。
【０１１０】
最後に、４サイクル目（Ｔ）で、制御回路１０４は、サンプル・ホールド回路１０２からの出力電圧が、時刻Ｔにおいて、どの破線領域に到達しているかを判定する。図５の例では、アナログ信号ＡＩ１−Ｂの場合、破線領域Ｂに到達していると判定し、予測テーブルＢを選択する。また、アナログ信号ＡＩ１−Ａの場合には、破線領域Ａに到達していると判定し、予測テーブルＡを選択する。
【０１１１】
予測テーブルＡにおいて、時刻Ｔのときの参照電圧情報は、参照電圧３Ｖｒｅｆ／４を指定し、ビット位置情報は、最下位ビット位置であるビットｂ０を指定している。また、予測テーブルＢにおいては、時刻Ｔのときの参照電圧情報は、参照電圧Ｖｒｅｆを指定し、ビット位置情報は、最下位ビット位置であるビットｂ０を指定している。
【０１１２】
制御回路１０４は、予測テーブルＡを選択した場合、予測テーブルＡを参照して、Ｄ／Ａ変換回路１１０が、参照電圧３Ｖｒｅｆ／４を形成するように制御する。図５の例では、アナログ信号ＡＩ１−Ａは、参照電圧３Ｖｒｅｆ／４を超えていないため、予測回路１０７は、比較回路１０３からの比較結果に基づいて、デジタル信号ＤＤ（ｐ）の最下位ビットｂ０を論理値“０”に設定する。このとき、アナログ信号ＡＩ１−Ａが、参照値３Ｖｒｅｆ／４を超えていれば、デジタル信号ＤＤ（ｐ）の最下位ビットｂ０は、論理値“１”に設定される。
【０１１３】
制御回路１０４が、予測テーブルＢを選択した場合、予測テーブルＢを参照して、Ｄ／Ａ変換回路１１０が、参照電圧Ｖｒｅｆを形成するように制御する。図５の例では、アナログ信号ＡＩ１−Ｂは、参照電圧Ｖｒｅｆを超えていないため、予測回路１０７は、比較回路１０３からの比較結果に基づいて、デジタル信号ＤＤ（ｐ）の最下位ビットｂ０を論理値“０”に設定する。このとき、アナログ信号ＡＩ１−Ｂが、参照値Ｖｒｅｆを超えていれば、デジタル信号ＤＤ（ｐ）の最下位ビットｂ０は、論理値“１”に設定される。
【０１１４】
以上述べたようにして、予測テーブルを用いてＡ／Ｄ変換を実施することにより、サンプリング期間ＳＴＴにおいて、参照電圧とサンプル・ホールド回路からの出力電圧とを逐次比較すること可能となる。すなわち、サンプリング期間ＳＴＴにおいて、逐次比較動作を実施することが可能となり、高速化を図ることができる。
【０１１５】
予測変換モードのとき、セレクタ１０８を介して、順次、デジタル信号ＤＤ（ｐ）が、逐次比較レジスタ１０９に設定される。すなわち、時刻Ｔ／４と時刻Ｔ／２の期間において、デジタル信号ＤＤ（ｐ）の最上位ビットｂ３が、逐次比較レジスタ１０９の最上位ビットｂ３に転送され、時刻Ｔ／２から時刻３Ｔ／４の期間において、デジタル信号ＤＤ（ｐ）の第２番目のビット位置のビットｂ２が、逐次比較レジスタ１０９の第２番目のビットｂ２に転送される。また、時刻３Ｔ／４と時刻Ｔの期間において、デジタル信号ＤＤ（ｐ）の第３番目のビット位置のビットｂ１が、逐次比較レジスタ１０９の第３番目のビットｂ１に転送され、時刻Ｔから次の変換における時刻０の期間において、デジタル信号ＤＤ（ｐ）の最下位ビットｂ０が、逐次比較レジスタ１０９の最下位ビットｂ０に転送される。
【０１１６】
なお、最終的に、アナログ信号ＡＩ１−Ａに対応したデジタル信号は、最上位ビットｂ３から最下位ビットｂ０に向けたビット列（ｂ３、ｂ２、ｂ１、ｂ０）として見たとき、論理値“１、０、０、０”となる。同様にアナログ信号ＡＩ１−Ｂに対応したデジタル信号は、論理値“１、１、１、０”となる。
【０１１７】
時刻Ｔ／４、Ｔ／２、３Ｔ／４およびＴのそれぞれにおいて、サンプル・ホールド回路１０２の出力電圧が、破線領域Ａ〜Ｅのいずれに到達しているかは、制御回路１０４が、比較回路１０３からの出力電圧を検出することにより可能である。この実施の形態１において、比較回路１０３はアナログ比較回路であるため、比較回路１０３からの出力電圧によって、制御回路１０４は、サンプル・ホールド回路１０２の出力電圧を検知することが可能である。また、単位サンプリング期間Ｓ１〜Ｓ４のそれぞれにおいて、例えばサンプリングを開始するときのサンプル・ホールド回路１０２の出力電圧と、サンプリングを終了するときのサンプル・ホールド回路１０２の出力電圧との間の電圧差から、サンプル・ホールド回路１０２の出力電圧の傾きを検出し、傾きに応じて、予測テーブルを選択するようにしてもよい。
【０１１８】
図５に示したアナログ信号ＡＩ１−Ｂは、予測変換モードのとき、予測テーブルＢのみを用いている。そのため、言い換えると、予測テーブルＢは、アナログ信号ＡＩ１−Ｂに対応した予測テーブルと見なすことができる。このように見なした場合、予測テーブルＢは、それぞれのタイミングＴ／４、Ｔ／２、３Ｔ／４およびＴにおいて、対応するアナログ信号ＡＩ１−Ｂと比較されるべき参照電圧を指定する参照電圧情報と、比較によって定められるビットの位置を指定するビット位置情報とを有していると見なすことができる。
【０１１９】
＜耐ノイズ性向上＞
実施の形態１に係わる半導体装置ＣＨＰにおいては、耐ノイズ性の向上を図ることが可能である。次に、ノイズによってサンプル・ホールド回路１０２の出力電圧が変化した場合の一例を示し、耐ノイズ性の向上が図れることを説明する。
【０１２０】
図６は、サンプル・ホールド回路１０２から出力されるアナログ信号の波形を示す波形図である。同図の横軸は時間を示し、縦軸は電圧を示している。図６において実線で示したアナログ信号ＡＩ１−Ａは、図５に示したアナログ信号ＡＩ１−Ａと同じである。図６において、アナログ信号ＡＩ１−Ｅ１は、アナログ信号ＡＩ１−Ａに対して、静定直前に発生したノイズによって、サンプル・ホールド回路１０２の電荷量が急激に増えた場合の波形を示している。すなわち、サンプリングスイッチＳＷＳ（図４）がオフ状態になる前で、サンプル・ホールド回路１０２の容量素子ＣＳにノイズが伝達され、容量素子ＣＳの電荷量が増えた場合を示している。電荷量が増えることにより、サンプル・ホールド回路１０２の出力電圧（アナログ信号の電圧）は、上昇することになる。
【０１２１】
ノイズによって電圧値が変化した出力電圧（アナログ信号ＡＩ１−Ｅ１）を、例えば通常変換モードでＡ／Ｄ変換する場合、図３（Ａ）に示したように、サンプリング期間ＳＴＴにおいて、容量素子ＣＳに蓄積された電荷量に対応する電圧を、デジタル信号へ変換することになる。そのため、ノイズによって、電圧値が高くなった状態の出力電圧が、デジタル信号へ変換する電圧であるとして、比較期間ＣＭＴにおいて逐次比較が行われ、Ａ／Ｄ変換が行われることになる。
【０１２２】
これに対して、予測変換モードでは、図３（Ｂ）に示すように、サンプリング期間ＳＴＴにおいて、逐次比較が開始される。逐次比較により求められたビットが、逐次比較レジスタ１０９に、順次格納される。また、実施の形態１では、比較期間ＣＭＴにおいて実施される逐次比較によって、最上位ビットｂ３から最下位ビットｂ０へ向けて、ビットのデジタル信号が定められる。
【０１２３】
図７は、出力電圧（アナログ信号ＡＩ１−Ｅ１）を、通常変換モードによってＡ／Ｄ変換した場合と、予測変換モードによってＡ／Ｄ変換した場合を説明するための説明図である。図７（Ａ）には、通常変換モードでの変換ステップと、予測変換モードでの変換ステップとが示されており、図７（Ｂ）には、変換により得られるデジタル信号が示されている。
【０１２４】
図７（Ａ）において、破線は、通常変換モードでの変換ステップの流れを示しており、実線は、予測変換モードでの変換ステップの流れを示している。また、図７（Ａ）において、１ｃｙｃｌｅ〜４ｃｙｃｌｅのそれぞれは、比較期間ＣＭＴにおける単位比較期間を示している。それぞれの単位比較期間における逐次比較により、最上位ビットから最下位ビットに向けてビットのデジタル信号が定められる。ここで、通常変換モードにおける１ｃｙｃｅ〜４ｃｙｃｌｅは、図３（Ａ）に示すように、サンプリング期間ＳＴＴのあとの比較期間ＣＭＴにおける単位比較期間であるのに対して、予測変換モードにおける１ｃｙｃｌｅ〜４ｃｙｃｌｅは、図３（Ｂ）に示すように、サンプリング期間ＳＴＴと平行した比較期間ＣＭＴにおける単位比較期間であることに注意されたい。
【０１２５】
通常変換モードでは、サンプリング期間ＳＴＴにおいて静定した電圧値が、変換されるべき電圧としてＡ／Ｄ変換動作が行われる。そのため、Ａ／Ｄ変換の対象とされる出力電圧の電圧値は、図６に示すように、時刻Ｔにおける電圧値（参照電圧３Ｖｒｅｆ／４と参照電圧７Ｖｒｅｆ／８の間の電圧）となる。通常変換モードでは、時刻Ｔにおける電圧値を、例えば次に述べるような変換ステップで変換が行われる。
【０１２６】
すなわち、１サイクル目（１ｃｙｃｌｅ）において、Ａ／Ｄ変換の対象となる電圧値と、参照電圧Ｖｒｅｆ／２との比較が行われる。２サイクル目（２ｃｙｃｌｅ）においては、１サイクル目の比較結果に従って参照電圧３Ｖｒｅｆ／４またはＶｒｅｆ／４と、Ａ／Ｄ変換の対象となる電圧値との比較が行われる。以降、３サイクル目（３ｃｙｃｌｅ）においては、２サイクル目の比較結果に従って選択された参照電圧と、Ａ／Ｄ変換の対象となる電圧値との比較が行われ、４サイクル目（４ｃｙｃｌｅ）においては、３サイクル目の比較結果に従って選択され参照電圧と、Ａ／Ｄ変換の対象となる電圧値との比較が行われる。それぞれのサイクルにおける比較結果に従って、最上位ビットｂ３から最下位ビットｂ０へ向けて、ビットのデジタル信号（論理値）が定められる。ここでは、Ａ／Ｄ変換の対象となる電圧値が、比較される参照電圧を超えている場合、ビットのデジタル値が論理値“１”に設定され、超えていない場合には、論理値“０”が設定されるものとする。
【０１２７】
図６の例では、Ａ／Ｄ変換の対象となる電圧値が、参照電圧３Ｖｒｅｆ／４と参照電圧７Ｖｒｅｆ／８の間の電圧である。そのため、１サイクル目で、最上位ビットｂ３は、論理値“１”に設定され、２サイクル目で、２番目のビットｂ２も、論理値“１”に設定され、３サイクル目で、３番目のビットｂ１は、論理値“０”に設定される。最下位ビットは、４サイクル目で、論理値“１”または“０”に設定されることになる。これにより、図７（Ｂ）において、破線で囲んだように、通常変換モードの場合には、Ａ／Ｄ変換により得られるデジタル信号は、“１、１、０、１”または“１、１、０、０”となってしまう。
【０１２８】
これに対して、予測変換モードでは、図３（Ｂ）に示した単位サンプリング期間Ｓ１〜Ｓ４のそれぞれにおけるサンプル・ホールド回路１０２の出力電圧が、順次、単位比較期間Ｃ１〜Ｃ４のそれぞれにおいて、参照電圧と比較され、最上位ビットｂ３から最下位ビットｂ０へ向けて、ビットのデジタル信号（論理値）が設定される。予測変換モードによって、アナログ信号ＡＩ１−Ｅ１をＡ／Ｄ変換した場合の動作は、時刻Ｔから時刻０を除いて、図２および図５を用いて説明したアナログ信号ＡＩ１−Ａを変換する場合の動作と同じである。アナログ信号ＡＩ１−Ｅ１の場合、ノイズによって時刻Ｔのとき、その電圧値が、３Ｖｒｅｆ／４を超えているため、予測変換モードにおいては、最下位ビットｂ０が倫理値“１”と設定されることになる。その結果、予測変換モードで、アナログ信号ＡＩ１−Ｅ１を変換した場合、得られるデジタル信号は、“１、０、０、１”となる。
【０１２９】
ノイズによって、サンプル・ホールド回路１０２の出力電圧が変化しなかった場合、サンプル・ホールド回路１０２からは、アナログ信号ＡＩ１−Ａが出力されていることになる。この場合、アナログ信号ＡＩ１−Ａは、図２および図５で説明したように、デジタル信号“１、０、０、０”へ変換されることになる。すなわち、正しいデジタル信号は、“１、０、０、０”である。
【０１３０】
通常変換モードでＡ／Ｄ変換した場合、変換により得られたデジタル信号は、正しいデジタル信号とかけ離れた値となっている。特に、最下位ビットｂ０から最上位ビットｂ３に向けて重み付けを高くした場合、大きく異なった結果が得られることになる。
【０１３１】
これに対して、予測変換モードでは、サンプリング期間ＳＴＴにおいて、１サイクルごとに、比較を行い、ビットのデジタル信号を定めるようにしている。そのため、４サイクル目で設定される最下位ビットのみが、ノイズの影響により変わってしまうが、残りのビット、すなわち最上位ビットから第３番目のビットまでは、ノイズの影響を受けない。これにより、予測変換モードでは、正しいデジタル信号に近いデジタル信号を得ることが可能である。すなわち、ノイズによる影響を軽微にすることが可能となり、耐ノイズ性を向上させることができる。
【０１３２】
なお、図７（Ｂ）において、デジタル信号の論理値に付した（）内の数字は、このデジタル信号に対応した電圧の範囲を参照電圧で示している。例えば、デジタル信号の論理値“１１１１”に付された（）内の数字１５／１６〜１は、このデジタル信号の論理値によって表される電圧が、参照電圧１５Ｖｒｅｆ／１６から参照電圧Ｖｒｅｆの範囲であることを示している。他の（）内の数字も同様である。
【０１３３】
例えば、Ｖｒｅｆを３Ｖとした場合、正しいデジタル信号“１０００”は、１．５Ｖ〜約１．７Ｖを表す。これに対して、ノイズによって電圧値が変化したアナログ信号ＡＩ１−Ｅ１を、通常変換モードで変換した場合に得られるデジタル信号“１１００”、“１１０１”の範囲は、約２．２５Ｖ〜約２．６Ｖである。一方、アナログ信号ＡＩ１−Ｅを、予測変換モードで変換した場合に得られるデジタル信号“１００１”の範囲は、約１．７Ｖ〜約１．９Ｖである。このように、ノイズによる影響を低減することが可能である。
【０１３４】
（実施の形態２）
実施の形態１に係わる半導体装置ＣＨＰにおいては、予測変換モードを指定することにより、サンプリング期間ＳＴＴの最終段階である静定直前に、ノイズによってサンプル・ホールド回路１０２の出力電圧が変化しても、ノイズによる影響を低減することが可能である。しかしながら、サンプル・ホールド回路１０２の出力電圧は、静定直前に限らず、ノイズにより種々のタイミングで変化する。サンプリング期間ＳＴＴの初期段階で、ノイズにより、サンプル・ホールド回路１０２の出力電圧が変化した場合の一例を、図１０に示す。
【０１３５】
図１０は、サンプル・ホールド回路１０２から出力されるアナログ信号の波形を示しており、同図の横軸は時間を示し、同図の縦軸は電圧を示している。図１０には、ノイズによって電圧値が変化していないアナログ信号が、図６と同様に実線でアナログ信号ＡＩ１−Ａ２として示されている。また、ノイズによって電圧値が変化したアナログ信号が、図６と同様に、破線でアナログ信号ＡＩ１−Ｅ２として示されている。図１０の場合、サンプリング期間ＳＴＴの初期段階で、ノイズにより、サンプル・ホールド回路１０２の出力電圧が変化している。この例では、図３（Ｂ）を参照に述べると、時刻Ｔ／４（１サイクル目：１ｃｙｃｌｅ）の付近で、ノイズが発生し、発生したノイズによって、容量素子ＣＳ（図４）の電荷量が急激に増加し、その後急激に低下した場合が示されている。
【０１３６】
図１１は、サンプル・ホールド回路１０２の出力電圧であるアナログ信号ＡＩ１−Ａ２を、例えば予測変換モードによってＡ／Ｄ変換した場合と、アナログ信号ＡＩ１−Ｅ２を、予測変換モードによってＡ／Ｄ変換した場合を説明するための説明図である。図１１（Ａ）は、図７（Ａ）と同様に、予測変換モードでの変換ステップが示されており、実線で描いた曲線は、アナログ信号ＡＩ１−Ａ２を変換した場合の変換ステップを示し、破線で描いた曲線は、アナログ信号ＡＩ１−Ｅ２を変換した場合の変換ステップを示している。また、図１１（Ｂ）は、図７（Ｂ）と同様に、変換により得られるデジタル信号を示している。
【０１３７】
予測変換モードの場合、１サイクル目（１ｃｙｃｌｅ）で最初の予測を行う。すなわち、予測テーブルを参照して、参照電圧を参照電圧情報に基づき定め、設定されるべきビットの位置をビット位置情報に基づいて定める。アナログ信号ＡＩ１−Ａ２は、時刻Ｔ／４のとき、参照電圧Ｖｒｅｆ／４に到達していないため、図５に示した破線領域Ａに到達していることになる。すなわち、制御回路１０４（図１）は、予測テーブルＡを選択することになる。これにより、予測テーブルＡの時刻Ｔ／４における参照電圧情報によって指定された参照電圧Ｖｒｅｆ／４が、比較回路１０３に供給されることになる。アナログ信号ＡＩ１−Ａ２の場合、時刻Ｔ／４における電圧値は、参照電圧Ｖｒｅｆ／４を超えていないため、ビット位置情報によって指定されている最上位ビットｂ３には、論理値“０”が設定されることになる。
【０１３８】
これに対して、アナログ信号ＡＩ１−Ｅ２の場合には、時刻Ｔ／４のときの電圧値、参照電圧Ｖｒｅｆ／２を超えている。すなわち、図５に示した破線領域Ｃに到達していることになる。これにより、制御回路１０４は、予測テーブルＣを参照して、予測テーブルＣの時刻Ｔ／４のときの参照電圧情報により、比較回路１０３へ供給される参照電圧を定め、ビット位置情報によって指定されたビットを、比較回路１０３からの比較結果に基づいて定める。この場合、予測テーブルＣの参照電圧情報は、例えばＶｒｅｆ／２を指定する。また、ビット位置情報は、最上位ビットｂ３を指定する。その結果、アナログ信号ＡＩ１−Ｅ２を予測変換モードで変換すると、最上位ビットｂ３には、論理値“１”が設定されることになる。
【０１３９】
アナログ信号ＡＩ１−Ａ２およびＡＩ１−Ｅ２のいずれにおいても、２サイクル目では、予測テーブルＥが参照され、第２番目のビットｂ２が設定され、３サイクル目および４サイクル目では、予測テーブルＡが参照され、第３のビットｂ１および最下位ビットｂ０が設定される。
【０１４０】
これにより、アナログ信号ＡＩ１−Ａ２は、図１１（Ａ）に実線で示すように、最上位ビットｂ３から最下位ビットｂ０へ向けて、順次ビットの論理値が設定され、図１１（Ｂ）に示すように、アナログ信号ＡＩ１−Ａ２は、論理値が“０、１、０、０”のデジタル信号（正しい値）へ変換される。アナログ信号ＡＩ１−Ｅ２も、図１１（Ａ）に破線で示すように、最上位ビットｂ３から最下位ビットｂ０へ向けて、順次ビットの論理値が設定される。その結果、サンプリング期間ＳＴＴの初期段階で、ノイズにより電圧が変化したアナログ信号ＡＩ１−Ｅ２は、図１１（Ｂ）に、破線で示したデジタル信号へ変換される。すなわち、最上位ビットｂ３が論理値“１”に設定された論理値“１、０、０、０”のデジタル信号へ変換される。
【０１４１】
サンプリング期間ＳＴＴの初期段階で、ノイズによりサンプル・ホールド回路１０２の出力電圧が変化すると、最上位ビットｂ３の論理値が誤ってしまい、大きく予測を外してしまうことが危惧される。最上位ビットの重み付けが最も高くされている場合、最上位ビットの予想に失敗すると、２サイクル目〜４サイクル目で挽回しようとしても、最上位ビットが論理値“１”となるデジタル信号以上のデジタル信号を、精度よく求めることが困難となる。すなわち、論理値“１、０、０、０”以上のデジタル値を、精度よく予測することが困難になる。
【０１４２】
実施の形態２においては、サンプリング期間ＳＴＴの初期段階において、サンプル・ホールド回路１０２の出力電圧が、不所望に変化しても、精度の低下を抑制することが可能なＡ／Ｄ変換回路を有する半導体装置ＣＨＰが提供される。言い換えるならば、耐ノイズ性の向上を図った半導体装置ＣＨＰが提供される。
【０１４３】
実施の形態２に係わる半導体装置ＣＨＰの構成は、実施の形態１で説明した半導体装置ＣＨＰと類似しているので、ここでは、相違点を主に説明する。
【０１４４】
実施の形態２においては、予測変換モードが指定されたとき、比較期間ＣＭＴにおいて実施される逐次比較の動作周波数が、実施の形態１に対して２倍にされる。図１２は、実施の形態２に係わる半導体装置ＣＨＰにおける変換の動作を示すタイミング図である。図１２には、図３（Ｂ）と同様に、予測変換モードのときのタイミングが示されている。また、図１２には、図３（Ｂ）と同様に、サンプル・ホールド回路１０２からの出力信号（アナログ信号）を、４ビットのビット列を有する１個のデジタル信号へ変換する際のタイミングが示されている。そのため、複数個のデジタル信号を得る際には、図１２に示したタイミングが、繰り返されることになる。
【０１４５】
図１２において、サンプリング期間ＳＴＴの動作は、図３（Ｂ）と同じである。すなわち、サンプリング期間ＳＴＴの間、サンプリングスイッチＳＷＳ（図４）は、オン状態にされている。一方、比較期間ＣＭＴにおいては、逐次比較の動作が、２倍の周波数で実行される。すなわち、実施の形態１では、４個の単位比較期間Ｃ１〜Ｃ４によって、比較期間ＣＭＴが構成されていたが、実施の形態２においては、実施の形態１と同じ時間（Ｔ）を有する比較期間ＣＭＴが、８個の単位比較期間Ｃ１〜Ｃ８によって構成される。この場合、それぞれの単位比較期間の時間は、Ｔ／８となる。それぞれの単位比較期間Ｃ１〜Ｃ８において、逐次比較の動作が行われるため、逐次比較動作の周波数が、実施の形態１に比べて２倍となる。
【０１４６】
一方、サンプリング期間ＳＴＴは、実施の形態１と同様に４個の単位サンプリング期間Ｓ１〜Ｓ４により構成されている。この実施の形態２においては、１個の単位サンプリング期間に対して、２個の単位比較期間が割り当てられる。すなわち、単位サンプリング期間Ｓ１に対して、単位比較期間Ｃ１、Ｃ２が割り当てられ、単位サンプリング期間Ｓ２に対して、単位比較期間Ｃ３、Ｃ４が割り当てられ、単位サンプリング期間Ｓ３に対して、単位比較期間Ｃ５、Ｃ６が割り当てられる。また、単位サンプリング期間Ｓ４に対して、単位比較期間Ｃ７、Ｃ８が割り当てられる。この場合、共通の単位サンプリング期間（例えば、Ｓ１）に対して割り当てられた２個の単位比較期間（例えば、Ｃ１とＣ２）は、時間的に互いに近接していることになる。
【０１４７】
同じ単位サンプリング期間に割り当てられた２個の単位比較期間のそれぞれにおいて、単位サンプリング期間内の互いに異なるタイミングにおける電圧値を基にして、予測テーブルを選択する。このとき、同じ予測テーブルを選択する場合には、選択した予測テーブルを参照して、実施の形態１で述べたように、参照電圧情報とビット位置情報とを用いて、サンプル・ホールド回路１０２からの出力電圧と参照電圧の比較を行い、指定されたビットの論理値を設定する。すなわち、実施の形態１と同様に、単位比較期間において、逐次比較の動作を実施する。
【０１４８】
これに対して、異なる予測テーブルを選択する場合には、いずれか一方の予測テーブルを参照して、実施の形態１で述べたように、参照電圧情報とビット位置情報とを用いて、サンプル・ホールド回路１０２からの出力電圧と参照電圧の比較を行い、指定されたビットの論理値を設定する。すなわち、実施の形態１と同様に、単位比較期間において、逐次比較の動作を実施する。
【０１４９】
同じ単位サンプリング期間において、互いに異なるタイミングにおける電圧信号に基づいて選択する予測テーブルが同じであれば、単位サンプリング期間において、サンプル・ホールド回路１０２から出力されているアナログ信号の電圧は、大きく変化していないため、ノイズによってアナログ信号は変化していないものとして、予測テーブルを参照して、変換動作を実施する。これに対して、選択する予測テーブルが異なる場合には、単位サンプリング期間において、サンプル・ホールド回路１０２から出力されているアナログ信号の電圧は、大きく変化していると判定し、ノイズによってアナログ信号が変化しているものと判定する。この場合には、例えば予測テーブルを選択したタイミングにおけるサンプル・ホールド回路１０２からの出力電圧の変化から、適切な予測テーブルを参照して、変換動作を実施する。これにより、サンプリング期間ＳＴＴの初期段階において、サンプル・ホールド回路１０２から出力電圧が、ノイズにより変化しても、精度が低下するのを抑制することが可能となる。すなわち、耐ノイズ性を向上させることができる。
【０１５０】
１個の単位サンプリング期間に割り当てられた２個の単位比較期間のうちの１個の単位比較期間は、冗長な単位比較期間であると見なすこともできる。すなわち、実施の形態１に比べ、逐次比較の周波数を２倍にし、冗長比較を実施していると見なすこともできる。
【０１５１】
図１３は、サンプル・ホールド回路１０２から出力されるアナログ信号ＡＩ１−Ａ２、ＡＩ１−Ｅ２の波形を示す波形図である。同図において、横軸は時間を示し、縦軸は電圧を示している。図１３に示したアナログ信号ＡＩ１−Ａ２は、図１０に示したアナログ信号ＡＩ１−Ａ２と同じである。また図１３において、２点鎖線で示したアナログ信号ＡＩ１−Ｅ２は、図１０に示したアナログ信号ＡＩ１−Ｅ２と同じである。図１３には、図５と同様に、予測テーブルＡ〜Ｅの範囲が破線領域として示されている。なお、図１３では、図面が複雑になるのを避けるために、単位比較期間Ｃ１、Ｃ２において参照される予測テーブルの破線領域、単位比較期間Ｃ３、Ｃ４において参照される予測テーブルの破線領域および単位比較期間Ｃ５、Ｃ６において参照される予測テーブルの破線領域のみが示されている。すなわち、単位比較期間Ｃ７、Ｃ８において参照される予測テーブルの破線領域は、図１３では省略されている。
【０１５２】
図１０で説明したように、ノイズ等によって、サンプル・ホールド回路１０２の容量素子ＣＳの電荷量が変化しなければ、サンプル・ホールド回路１０２からは、アナログ信号ＡＩ１−Ａ２が出力される。これに対して、時刻Ｔ／４の近辺で、ノイズによりサンプル・ホールド回路１０２の容量素子ＣＳの電荷量が変化することにより、サンプル・ホールド回路１０２から出力されるアナログ信号は、アナログ信号ＡＩ１−Ｅ２のように変化する。
【０１５３】
実施の形態２における制御回路１０４は、それぞれの単位比較期間Ｃ１〜Ｃ８において、サンプル・ホールド回路１０２から出力されるアナログ信号の電圧値を基にして、予測テーブルユニット１０５から予測テーブルを選択する。図１３では、単位比較期間Ｃ１（時刻Ｔ／８）、Ｃ２（２Ｔ／８）、Ｃ３（３Ｔ／８）、Ｃ４（４Ｔ／８）、Ｃ５（５Ｔ／８）、Ｃ６（６Ｔ／８）、Ｃ７（７Ｔ／８）およびＣ８（Ｔ）において、制御回路１０４は、サンプル・ホールド回路１０２からのアナログ信号を判定し、参照する予測テーブルを選択している。
【０１５４】
制御回路１０４は、単位比較期間Ｃ１（時刻Ｔ／８）において、アナログ信号ＡＩ１−Ｅ２を判定したとき、アナログ信号ＡＩ１−Ｅ２は、予測テーブルＡの破線領域に到達しているため、予測テーブルＡを選択する。また、単位比較期間Ｃ２（時刻２Ｔ／８）においては、アナログ信号ＡＩ１−Ｅ２は、予測テーブルＣの破線領域に到達しているため、予測テーブルＣを選択する。
【０１５５】
このように、同じ単位サンプリング期間Ｓ１において、１回目に選択した予測テーブルＡと、２回目に選択した予測テーブルＣとが、異なると、サンプル・ホールド回路１０２からのアナログ信号ＡＩ１−Ｅ２の電圧は、大幅に変化したと、制御回路１０４は判定する。１回目に選択した予測テーブルの破線領域に対して、２回目に選択した予測テーブルの破線領域が高くなっている場合には、２回目の判定をしたときの近傍で、ノイズによってアナログ信号ＡＩ１−Ｅ２の電圧が変化したと、制御回路１０４は判定し、１回目に選択した予測テーブルを参照して、変換動作を実施する。これに対して、１回目に選択した予測テーブルの破線領域に対して、２回目に選択した予測テーブルの破線領域が低くなっている場合には、１回目の判定をしたときの近傍で、ノイズによってアナログ信号ＡＩ１−Ｅ２の電圧が変化したと、制御回路１０４は判定し、２回目に選択した予測テーブルを参照して、変換動作を実施する。
【０１５６】
また、１回目に選択した予測テーブルと２回目に選択した予測テーブルとが同じ予測テーブルであった場合には、制御回路１０４は、例えば１回目に選択した予測テーブルを参照して、変換動作を実行する。
【０１５７】
このように、冗長比較のサイクルを追加することにより、予測結果を補正することが可能となり、耐ノイズ性の向上を図ることが可能となる。
【０１５８】
実施の形態２においては、１回目に選択した予測テーブルと２回目に選択した予測テーブルとを比較し、それぞれの予測テーブルの破線領域を比較し、参照する予測テーブルを定める回路が、制御回路１０４に追加されることになる。
【０１５９】
＜変形例＞
変形例においては、１回目に選択した予測テーブルを参照して、予測テーブルに格納されている参照電圧情報に基づいた参照電圧を、Ｄ／Ａ変換回路１１０によって形成する。この形成した参照電圧と、サンプル・ホールド回路１０２の出力電圧とを、単位比較期間Ｃ１（第１タイミング）において、比較回路１０３により比較し、比較結果に基づいて、１回目に選択した予測テーブルに格納されているビット位置情報により指定されているビットのデジタル信号（論理値）を、予測回路１０７によって定める。次に、２回目に選択した予測テーブルを参照して、予測テーブルに格納されている参照電圧情報に基づいた参照電圧を、Ｄ／Ａ変換回路１１０によって形成する。この形成した参照電圧と、サンプル・ホールド回路１０２の出力電圧とを、単位比較期間Ｃ２（第２タイミング）において、比較回路１０３により比較し、比較結果に基づいて、２回目に選択した予測テーブルに格納されているビット位置情報により指定されているビットのデジタル信号（論理値）を、予測回路１０７によって定める。
【０１６０】
予測回路１０７によって定めた１回目のデジタル信号と、２回目のデジタル信号とを、制御回路１０４へ供給し、制御回路１０４において、１回目のデジタル信号と２回目のデジタル信号とを比較する。比較の結果として、例えば同じビット位置であって、同じデジタル信号（論理値）であれば、サンプル・ホールド回路１０２からの出力電圧は、変化していないと判定し、いずれかのデジタル信号を、セレクタ１０８を介して逐次比較レジスタ１０９へ供給する。
【０１６１】
比較の結果として、１回目のデジタル信号と２回目のデジタル信号とが異なる場合、例えば、同じビット位置で、デジタル信号（論理値）が異なる場合またはビット位置が異なる場合、それぞれのビット位置も含めて、１回目のデジタル信号に対して２回目のデジタル信号が、増加した値を表しているか、減少した値を表しているかを、制御回路１０４は、判定する。１回目のデジタル信号に対して２回目のデジタル信号が増加している場合には、制御回路１０４は、１回目のデジタル信号を、セレクタ１０８を介して、逐次比較レジスタ１０９へ供給する。一方、１回目のデジタル信号に対して２回目のデジタル信号が減少している場合には、制御回路１０４は、２回目のデジタル信号を、セレクタ１０８を介して、逐次比較レジスタ１０９へ供給する。
【０１６２】
言い換えるならば、単位比較期間Ｃ１（第１タイミング）における比較の結果と、単位比較期間Ｃ２（第２タイミング）における比較の結果とに基づいて、いずれかの比較の結果に従って、ビット位置情報により指定されているビット位置のデジタル信号が定められ、逐次比較レジスタ１０９に格納される。
【０１６３】
この変形例においては、図１には示していないが、予測回路１０８から、１回目のデジタル信号と２回目のデジタル信号を、制御回路１０４へ伝達する信号配線が設けられることになる。また、変形例においては、１回目または２回目のデジタル信号が、逐次比較レジスタ１０９へ供給され、Ａ／Ｄ変換されたデジタル信号の一部として利用され、逐次比較レジスタ１０９へ供給されない２回目または１回目のデジタル信号は破棄されることになる。
【０１６４】
（実施の形態３）
図１４は、実施の形態３に係わる半導体装置ＣＨＰにおけるＡ／Ｄ変換回路９０５の構成を示すブロック図である。図１４は、図１に類似しているため、ここでは主に相違点を説明する。
【０１６５】
実施の形態１においては、比較回路１０３が、Ａ／Ｄ変換回路９０５に１個設けられていた。これに対して、実施の形態３においては、比較回路１０３が、３個の比較回路１０３−１〜１０３−３によって構成されている。比較回路１０３−１〜１０３−３のそれぞれの一方の入力には、サンプル・ホールド回路１０２の出力ｎｏから、アナログ信号の電圧が供給される。この実施の形態３において、比較回路１０３−１の他方の入力には、Ｄ／Ａ変換回路１１０から、参照電圧が供給され、比較回路１０３−２の他方の入力には、可変電圧回路ＶＲ１を介して、Ｄ／Ａ変換回路１１０から、参照電圧が供給される。また、比較回路１０３−３の他方の入力には、可変電圧回路ＶＲ１およびＶＲ２を介して、Ｄ／Ａ変換回路１１０から、参照電圧が供給される。
【０１６６】
可変電圧回路ＶＲ１およびＶＲ２は、制御回路１０４からの可変電圧制御信号ＶＲ−ＣＴに従って、比較回路１０３−２および１０３−３のそれぞれの他方の入力に供給される参照電圧の電圧値を変更する。可変電圧回路ＶＲ１およびＶＲ２のそれぞれは、例えば、可変抵抗素子によって構成される。
【０１６７】
比較回路１０３−１は、Ｄ／Ａ変換回路１１０からの参照電圧とサンプル・ホールド回路１０２からの電圧とを比較するように動作する。これに対して、比較回路１０３−２は、Ｄ／Ａ変換回路１１０からの参照電圧から、可変抵抗素子（可変電圧回路ＶＲ１）における電圧降下分を引いた電圧を参照電圧として、サンプル・ホール回路１０２からの電圧との比較を行う。また、比較回路１０３−３は、Ｄ／Ａ変換回路１１０からの参照電圧から、可変抵抗素子（可変電圧回路ＶＲ１およびＶＲ２）における電圧降下分を引いた電圧を参照電圧として、サンプル・ホール回路１０２からの電圧との比較を行う。これにより、１サイクル（１回の逐次比較）で、２ビット分のデジタル信号（論理値）を定めることが可能となる。この場合、予測テーブルに格納されているビット位置情報は、２ビット（複数ビット）分のビット位置を指定する。指定されている２ビットのそれぞれは、比較回路１０３−１〜１０３−３の比較の結果に従って、デジタル信号（論理値）が設定されることになる。その結果、Ａ／Ｄ変換の高速化を図ることが可能となる。
【０１６８】
実施の形態２では、冗長比較を行っていた。すなわち、２回の比較の一方の比較は冗長の比較になる。実施の形態２と実施の形態３とを組み合わせることにより、冗長比較を実施するようにしても、１サイクルで２ビットのデジタル信号（論理値）を定めることが可能となり、耐ノイズ性の向上を図りながら、Ａ／Ｄ変換の高速化を図ることが可能となる。
【０１６９】
ここでは、３個の比較回路を用いて、同じ単位比較期間に比較を行う例を示したが、３個に限定されるものではなく、より多くの比較回路を用いるようにしてもよい。この場合、予測テーブルに格納されているビット位置情報は、より多くのビット位置のビットを指定することになる。勿論、指定するビット位置は互いに異なった位置である。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７１】
例えば、サンプル・ホールド回路１０２の入力ｎｉに供給されるアナログ信号の電圧を、短い時間計測し、短い時間における電圧変化を求め、求めた電圧変化から予測テーブルユニット１０５内の予測テーブルを選択するようにしてもよい。
【０１７２】
また、比較回路１０３（１０３−１〜１０３−３）の一方の入力に、微分回路を設けるようにしてもよい。サンプル・ホールド回路１０２の出力電圧が変化することにより、微分回路からは、出力電圧の変化の傾きに相当する検出信号が出力されることになるため、この検出信号によって、予測テーブルユニット１０５から予測テーブルを選択するようにしてもよい。
【０１７３】
また、サンプル・ホールド回路１０２と比較回路１０３を１組とし、複数組を設けるようにしてもよい。この場合、複数組を、例えば、インターバル的に、順次動作させるようにする。
【０１７４】
図９では、電子装置９４０として、カメラを例にし、オートフォーカスを説明したが、これに限定されるものではない。カメラを、同様に電子装置９４０として考えた場合、オートフォーカスに限定されず、手ぶれ補正にも適用することが可能である。手ぶれ補正の場合、レンズの上下または／および左右への変化が、例えばホールセンサから、アナログ信号として出力される。このホールセンサからのアナログ信号をＡ／Ｄ変換する場合にも適用することが可能である。
【０１７５】
さらに、電子装置９４０として、カメラに限定されず、プリンタの給紙装置、温度計、気圧計、湿度計、人体センサ等の種々の電子装置のＡ／Ｄ変換に適用することが可能である。
【符号の説明】
【０１７６】
１０２  サンプル・ホールド回路
１０３、１０３−１〜１０３−３  比較回路
１０４  制御回路
１０５  予測テーブルユニット
１０６−Ａ〜１０６−Ｄ  予測テーブル
１０７  予測回路
１０８  セレクタ
１０９  逐次比較レジスタ
１１０  Ｄ／Ａ変換回路
９００  中央処理装置
９０１  不揮発性メモリ
９０２  揮発性メモリ
９０５  Ａ／Ｄ変換回路
９０６  制御レジスタ
９１０  レンズ機構
９４０  カメラ
ＣＨＰ  半導体装置
ＣＳ  容量素子
ＳＷＳ  サンプリングスイッチ
【図１】
0006486186.tif 000002
【図２】
0006486186.tif 000003
【図３】
0006486186.tif 000004
【図４】
0006486186.tif 000005
【図５】
0006486186.tif 000006
【図６】
0006486186.tif 000007
【図７】
0006486186.tif 000008
【図８】
0006486186.tif 000009
【図９】
0006486186.tif 000010
【図１０】
0006486186.tif 000011
【図１１】
0006486186.tif 000012
【図１２】
0006486186.tif 000013
【図１３】
0006486186.tif 000014
【図１４】
0006486186.tif 000015