(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層のおもて面側に設けられたトレンチ部と、
前記トレンチ部の内壁に設けられ、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と
を備え、
前記第２半導体層は、前記第１半導体層のおもて面の端部まで設けられている半導体装置。
【請求項２】
前記第１半導体層の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であり、
前記第２半導体層の不純物濃度は、３．２Ｅ１４ｃｍ−３以上４．５Ｅ１６ｃｍ−３以下である
請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層の厚みは、前記トレンチ部の幅の２７．３％以上３６．４％以下である
請求項１または２に記載の半導体装置。
【請求項４】
前記端部の領域における前記第２半導体層に設けられた酸化物領域をさらに備える、
請求項３に記載の半導体装置。
【請求項５】
前記第２半導体層は、
低濃度不純物領域と、
前記低濃度不純物領域よりも前記トレンチ部に近い領域に形成され、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域と
を有し、
前記低濃度不純物領域は、前記トレンチ部を含む活性部を、前記半導体装置の上面において囲むように設けられた周辺部に配置されている請求項４に記載の半導体装置。
【請求項６】
前記トレンチ部の内部において前記第２半導体層に接して設けられたトレンチ絶縁膜と、
前記トレンチ部の内部において前記トレンチ絶縁膜に接して設けられたトレンチ電極と
をさらに備える、
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
第１導電型のソース領域と、
前記トレンチ部に接して設けられ、第２導電型のウェル領域と
をさらに備え、
前記ソース領域と、前記第２半導体層との間には、前記ウェル領域が設けられている
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
第１導電型の第１半導体層を形成する段階と、
前記第１半導体層のおもて面側にトレンチ部を形成する段階と、
前記トレンチ部の内壁に、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層を前記第１半導体層のおもて面の端部まで形成する段階と
を備える半導体装置の製造方法。
【請求項９】
前記第２半導体層を前記第１半導体層のおもて面の端部まで形成する段階の後に、前記第２半導体層の端部の領域に酸化物領域を形成する段階
をさらに備える、
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２半導体層を前記第１半導体層のおもて面の端部まで形成する段階の後であって、前記酸化物領域を形成する段階の前に、前記第２半導体層のおもて面側に第１絶縁膜を形成する段階と、
前記第１絶縁膜を形成する段階の後に、前記第１絶縁膜のおもて面側に前記第１絶縁膜に対してエッチング選択性を有する第２絶縁膜を形成する段階と
をさらに備え、
前記酸化物領域を形成する段階において、前記第２絶縁膜を形成する段階の後に、前記端部の領域における前記第２絶縁膜を部分的に除去して、前記第２絶縁膜が部分的に除去された領域に前記酸化物領域を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
第１導電型のソース領域を形成する段階と、
前記トレンチ部に接して設けられ、第２導電型のウェル領域を形成する段階と
をさらに備え、
前記ソース領域と、前記第２半導体層との間に、前記ウェル領域を設ける
請求項８から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１半導体層を形成する段階では、前記第１半導体層をエピタキシャル成長で形成し、
前記第２半導体層を前記第１半導体層のおもて面の端部まで形成する段階では、前記第２半導体層をエピタキシャル成長で形成する
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
従来、エッチングにより半導体基板にトレンチ部を形成した後、当該トレンチ部にさらにエピタキシャル層を形成していた（例えば、特許文献１から３参照）。また、半導体基板において活性部に隣接する周辺部にフィールド酸化膜を設けること（例えば、特許文献４）、および、半導体基板にＬＯＣＯＳアイソレーション領域を設けること（例えば、特許文献５）が知られている。
［先行技術文献］
［特許文献］
［特許文献１］  特開２００５−３２７９２号公報
［特許文献２］  特開昭５９−６９９４３号公報
［特許文献３］  特開２００７−３２９３８５号公報
［特許文献４］  特開平５−５５２６２号公報
［特許文献５］  特開平１−２４６８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、エッチングにより形成されたトレンチ部の半導体層と当該トレンチ部にさらに形成されたエピタキシャル層とが同程度の不純物濃度を有する場合には、トレンチの底部において電界が集中する可能性があった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、第１導電型の不純物を有する第１半導体層と、第１半導体層のおもて面側に設けられたトレンチ部と、トレンチ部の内壁に設けられ、第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層とを備える半導体装置を提供する。
【０００５】
第１半導体層の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であり、第２半導体層の不純物濃度は、３．２Ｅ１４ｃｍ−３以上４．５Ｅ１６ｃｍ−３以下であってよい。
【０００６】
第２半導体層の厚みは、トレンチ部の幅の２７．３％以上３６．４％以下であってよい。
【０００７】
第２半導体層は、第１半導体層のおもて面の端部まで設けられていてよい。
【０００８】
半導体装置は、端部の領域における第２半導体層に設けられた酸化物領域をさらに備えてよい。
【０００９】
第２半導体層は、低濃度不純物領域と、低濃度不純物領域よりもトレンチ部に近い領域に形成され、低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域とを有してよい。
【００１０】
半導体装置は、トレンチ部の内部において第２半導体層に接して設けられたトレンチ絶縁膜と、トレンチ部の内部においてトレンチ絶縁膜に接して設けられたトレンチ電極とをさらに備えてよい。
【００１１】
本発明の第２の態様においては、第１導電型の不純物を有する第１半導体層を形成する段階と、第１半導体層のおもて面側にトレンチ部を形成する段階と、トレンチ部の内壁に、第１半導体層よりも低濃度の第１導電型の不純物を有する第２半導体層を形成する段階とを備える半導体装置の製造方法を提供する。
【００１２】
半導体装置の製造方法は、第２半導体層を形成する段階の後に、第２半導体層の端部の領域に酸化物領域を形成する段階をさらに備えてよい。
【００１３】
半導体装置の製造方法は、第２半導体層を形成する段階の後であって、酸化物領域を形成する段階の前に、第２半導体層のおもて面側に第１絶縁膜を形成する段階と、第１絶縁膜を形成する段階の後に、第１絶縁膜のおもて面側に第１絶縁膜に対してエッチング選択性を有する第２絶縁膜を形成する段階とをさらに備えてよい。酸化物領域を形成する段階において、第２絶縁膜を形成する段階の後に、端部の領域における第２絶縁膜を部分的に除去して、第２絶縁膜が部分的に除去された領域に酸化物領域を形成してよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態の半導体装置１００の上面を示す概略図である。
【図２】図１におけるＩＩ‐ＩＩの断面を示す概略図である。
【図３Ａ】第１エピタキシャル層１４を形成する段階を示す図である。
【図３Ｂ】酸化シリコン膜６０およびフォトレジスト層６２を形成する段階を示す図である。
【図３Ｃ】酸化シリコン膜６０を介して第１エピタキシャル層１４をエッチングする段階を示す図である。
【図３Ｄ】ダメージ除去段階を経て、トレンチ部３０を形成する段階を示す図である。
【図３Ｅ】第２エピタキシャル層２０を形成する段階を示す図である。
【図３Ｆ】酸化シリコン膜３６および窒化シリコン膜３７を順に形成する段階を示す図である。
【図３Ｇ】窒化シリコン膜３７を部分的に除去する段階を示す図である。
【図３Ｈ】ＬＯＣＯＳ領域５２を形成する段階を示す図である。
【図３Ｉ】第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６を設ける段階を示す図である。
【図４】第２実施形態の半導体装置２００の断面を示す概略図である。
【図５】第２実施形態の変形例を示す概略図である。
【図６】端部１５を含む領域８２にカウンタードープをする段階を示す図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、第１実施形態の半導体装置１００の上面を示す概略図である。本例の半導体装置１００は、活性部１０と周辺部８０とを備える半導体チップである。活性部１０は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）素子またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）素子等を有する領域である。周辺部８０は、活性部１０を囲むように設けられ、耐圧構造を有する領域である。
【００１８】
図２は、図１におけるＩＩ‐ＩＩの断面を示す概略図である。本明細書では、第１エピタキシャル層１４の表面のうち、ソース電極５４が設けられる側の面をおもて面と称し、半導体基板１２が設けられる側の面を裏面と称する。同様に、第２エピタキシャル層２０の表面のうち、ソース電極５４が設けられる側の面をおもて面と称し、第１エピタキシャル層１４が設けられる側の面を裏面と称する。また同様に、半導体基板１２の表面のうち、第１エピタキシャル層１４が設けられる側の面をおもて面と称し、ドレイン電極５６が設けられる側の面を裏面と称する。おもて面および裏面の概念は、トレンチ部の曲面においても類推適用してよい。また、本例では、第１導電型をｎ型とし、第２導電型をｐ型としている。しかしながら、他の例においては、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【００１９】
本例の半導体装置１００は、活性部１０にトレンチゲート型のＭＯＳＦＥＴを有し、周辺部８０に酸化物領域としてのＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）領域５２およびフィールドプレート電極（以下、ＦＰ電極５３）を有する半導体装置である。本例の半導体基板１２はシリコン基板であるが、他の例においては炭化シリコン（ＳｉＣ）基板であってもよい。
【００２０】
半導体装置１００は、半導体基板１２、第１半導体層としての第１エピタキシャル層１４、および、第２半導体層としての第２エピタキシャル層２０を有する。半導体装置１００は、トレンチ部３０、トレンチ絶縁膜４２、トレンチ電極４４、第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６をさらに有する。
【００２１】
半導体基板１２および第１エピタキシャル層１４は共に第１導電型の不純物を有する。第１エピタキシャル層１４は、半導体基板１２の表面側にエピタキシャル成長された層であり、半導体基板１２よりも低い不純部濃度を有する層である。第１エピタキシャル層１４の不純物濃度は、半導体装置１００の耐圧に応じて決めてよい。本例の第１エピタキシャル層１４の不純物濃度は、４Ｅ１４ｃｍ−３以上７Ｅ１６ｃｍ−３以下であってよい。なお、Ｅは１０の冪を意味する。例えばＥ１４は１０の１４乗を意味する。
【００２２】
本例の第１エピタキシャル層１４はシリコンを主として有するので、ｎ型の不純物はリン（Ｐ）またはヒ素（Ａｓ）であってよく、ｐ型の不純物はボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。なお、第１エピタキシャル層１４がＳｉＣからなる場合には、ｎ型の不純物はリン（Ｐ）または窒素（Ｎ）であってよく、ｐ型の不純物はアルミニウム（Ａｌ）またはボロン（Ｂ）であってよい。
【００２３】
第１エピタキシャル層１４は、活性部１０のおもて面側に複数のトレンチ部３０を有する。トレンチ部３０の内壁３１には、第１エピタキシャル層１４よりも低濃度の第１導電型の不純物を有する第２エピタキシャル層２０が設けられる。
【００２４】
本例の第２エピタキシャル層２０は、第１エピタキシャル層１４よりも低濃度の第１導電型の不純物を有する。第２エピタキシャル層２０の不純物濃度は、３．２Ｅ１４ｃｍ−３〜４．５Ｅ１６ｃｍ−３以下であってよい。第２エピタキシャル層２０は、第１エピタキシャル層１４のおもて面の端部１５まで設けられている。端部１５の領域８２における第２エピタキシャル層２０には、ＬＯＣＯＳ領域５２が設けられる。本明細書において、端部１５の領域８２とは、周辺部８０において端部１５から活性部１０へ延びる一定の幅を有する領域８２を意味する。
【００２５】
ＬＯＣＯＳ領域５２のおもて面には、ＦＰ電極５３が設けられる。第１エピタキシャル層１４および第２エピタキシャル層２０に印加されている電圧よりも低い電圧がＦＰ電極５３に印加されると、ＦＰ電極５３近傍の第１エピタキシャル層１４および第２エピタキシャル層２０が空乏化される。これにより、空乏層が活性部１０から周辺部８０に伸びやすくなる。特に、第２エピタキシャル層２０は、第１エピタキシャル層１４よりも不純物濃度が低いので、空乏層が伸びやすくなる。これにより、周辺部８０において空乏層内部の電界強度が緩和されるので、半導体装置１００の耐圧を向上させることができる。
【００２６】
トレンチ部３０の内部において、第２エピタキシャル層２０に接してトレンチ絶縁膜４２が設けられ、トレンチ絶縁膜４２に接してトレンチ電極４４が設けられる。以下では、トレンチ絶縁膜４２およびトレンチ電極４４をまとめて便宜的にトレンチ構造と称する。なお、層間絶縁膜５０は、トレンチ電極４４とソース電極５４とが電気的に接続することを防ぐ。
【００２７】
第２導電型ウェル４６は、各トレンチ構造の両隣に設けられる。第２導電型ウェル４６は隣接するトレンチ構造の間において、共通に設けられる。第１導電型ソース領域４８も、各トレンチ構造の両隣に設けられる。半導体装置１００がオン状態となるために適切な正電圧がトレンチ電極４４に印加されると、トレンチ構造に接する第２導電型ウェル４６には反転層が形成される。さらに、ソース電極５４とドレイン電極５６との間に適切な電位差がある場合に、電流はドレイン電極５６から反転層および第１導電型ソース領域４８を経由してソース電極５４へ流れる。なお、本例のトレンチ電極４４はゲート電極を示す。
【００２８】
本例では、トレンチ部３０におけるＵ字形状の内壁３１の底部３３にも第２エピタキシャル層２０が設けられている。上述の様に、第２エピタキシャル層２０は第１エピタキシャル層１４よりも第１導電型の不純物濃度が低い。ＰＮ接合においては、不純物濃度が低いほど空乏層は広がりやすくなる。本例のトレンチ部３０は、底部３３に第２エピタキシャル層２０を有するので、トレンチ部３０の底部３３においても空乏層が広がりやすくなる。これにより、トレンチ部３０の底部３３においても空乏層の電界強度は緩和されるので、半導体装置１００の耐圧が向上する。また、トレンチ部３０の内部において、第２エピタキシャル層２０に接してトレンチ絶縁膜４２が設けられ、トレンチ絶縁膜４２に接してトレンチ電極４４が設けることで、微細なトレンチ構造を備えることができる。
【００２９】
図３Ａから図３Ｉは、半導体装置１００の製造工程を示す図である。図３Ａは、第１エピタキシャル層１４を形成する段階を示す図である。平坦な表面を有する半導体基板１２を１，０００℃以上に加熱して、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロロシラン（ＳｉＨ２Ｃｌ２）およびトリクロロシラン（ＳｉＨＣｌ３）等のガスを流して、４．０μｍ以上１５μｍ以下の第１エピタキシャル層１４を形成してよい。なお、第１エピタキシャル層１４の厚さは半導体装置１００の耐圧によってことなる。第１エピタキシャル層１４は、半導体基板１２の第１導電型不純物を吸収しつつ成長するが、不純物濃度は半導体基板１２の不純物濃度よりも低くなる。
【００３０】
図３Ｂは、酸化シリコン膜６０およびフォトレジスト層６２を形成する段階を示す図である。図３Ｂは、図３Ａの後工程である。プラズマＣＶＤ等の手法を用いて、第１エピタキシャル層１４のおもて面１６全体に酸化シリコン膜６０を形成する。その後、フォトリソグラフィープロセスによりフォトレジスト層６２を成膜して、露光することにより、フォトレジスト層６２のパターンを形成する。その後、フォトレジスト層６２に覆われていない酸化シリコン膜６０をエッチングにより除去する。
【００３１】
図３Ｃは、酸化シリコン膜６０を介して第１エピタキシャル層１４をエッチングする段階を示す図である。図３Ｃは、図３Ｂの後工程である。図３Ｂの工程により、酸化シリコン膜６０が除去された部分において、第１エピタキシャル層１４のおもて面１６は露出している。酸化シリコン膜６０をマスクとして、露出している第１エピタキシャル層１４をエッチングして、トレンチ部２５を形成する。本例では、有機物であるフォトレジスト層６２をトレンチ部３０のエッチング用マスクとして用いないので、トレンチ部２５に有機物が入り込むことがない。これにより、ＭＯＳＥＦＴのチャネル特性に悪影響、例えば、有機物がトレンチ部内に拡散されることで欠陥や稼働イオンが発生したり、漏れ電流の増加、Vthなどの特性変動、耐量低下、およびゲート信頼性低下の発生などの悪影響が出るのを防ぐことができる。当該段階でのトレンチ部２５は、０．８μｍ以上１．２μｍ以下の幅２７を有してよい。
【００３２】
図３Ｄは、ダメージ除去段階を経て、トレンチ部３０を形成する段階を示す図である。図３Ｄは、図３Ｃの後工程である。図３Ｃの段階のトレンチ部２５には、エッチングに起因する表面荒れ等を有するダメージ層が存在する。ダメージ層は、チャネル領域における結晶欠陥等の原因になるので望ましくない。そこで、ウェット酸化または熱酸化によりトレンチ部２５の内部に犠牲酸化層を形成する。その後、犠牲酸化層をエッチングにより取り除く。これによりダメージ除去工程が完了し、第１エピタキシャル層１４のおもて面側にトレンチ部３０が形成される。
【００３３】
ダメージ除去工程によりトレンチ部２５の幅２７は、０．３μ程度拡大する。つまり、ダメージ除去工程によりトレンチ部３０の幅３２は、例えば１．１μｍ以上１．５μｍ以下となる。
【００３４】
図３Ｅは、第２エピタキシャル層２０を形成する段階を示す図である。図３Ｅは、図３Ｄの後工程である。本工程では、第１エピタキシャル層１４のおもて面１６とトレンチ部３０の内壁３１とに、シリコン膜をエピタキシャル成長させて、第２エピタキシャル層２０を形成する。例えば、図３Ｄの工程におけるトレンチ部３０の幅３２が１．１μｍである場合には０．３μｍ程度シリコン膜をエピタキシャル成長させ、図３Ｄの工程におけるトレンチ部３０の幅３２が１．３μｍである場合には０．４μｍ程度シリコン膜をエピタキシャル成長させる。これにより、トレンチ部３０の幅３５は、０．５μｍ程度となる。
【００３５】
第２エピタキシャル層２０の形成手法は、第１エピタキシャル層１４の形成手法（図３Ａ）と同じであってよい。第２エピタキシャル層２０は第１エピタキシャル層１４の第１導電型不純物を吸収しつつ成長するので、不純物濃度は第１エピタキシャル層１４の不純物濃度よりも低くなる。本例では、１μｍの解像度を有する通常の露光装置を用いても、０．５μｍの解像度を有する高価な露光装置と同等のトレンチ部３０の幅３５（本例では０．５μｍ）を実現することができる。
【００３６】
本例の第２エピタキシャル層２０は、トレンチ部の厚み３４および周辺部における厚み３４が０．３μｍ以上０．４μｍ以下である。つまり、第２エピタキシャル層２０の厚み３４は、第１エピタキシャル層１４におけるトレンチ部３０の幅３２の２７．３（＝０．３μｍ／１．１μｍ）％以上３６．４（＝０．４μｍ／１．３μｍ）％以下である。
【００３７】
図３Ｆは、酸化シリコン膜３６および窒化シリコン膜３７を順に形成する段階を示す図である。図３Ｆは、図３Ｅの後工程である。当該工程では、第２エピタキシャル層２０のおもて面側に第１絶縁膜としての酸化シリコン膜３６を、例えば２００Å以上４００Å以下の厚みだけ形成する。その後に、酸化シリコン膜３６のおもて面側に第２絶縁膜としての窒化シリコン膜３７を例えば１０００Å〜２０００Å程度の厚さで形成する。なお、酸化シリコン膜３６および窒化シリコン膜３７は、例えばプラズマＣＶＤ等の手法を用いて、第２エピタキシャル層２０の全面に設けられる。つまり、酸化シリコン膜３６および窒化シリコン膜３７は、平坦な周辺部８０に加えて、活性部１０の平坦な領域にもトレンチ部３０にも設けられる。
【００３８】
図３Ｇは、窒化シリコン膜３７を部分的に除去する段階を示す図である。図３Ｇは、図３Ｆの後工程である。窒化シリコン膜３７は、第１絶縁膜に対してエッチング選択性を有する。当該工程において、酸化シリコン膜３６が窒化シリコン膜３７に対するエッチングストッパーとして機能するので、端部１５の領域８２における窒化シリコン膜３７だけを部分的に除去することができる。本例では、窒化シリコン膜３７を部分的に除去した後、領域８２に露出する酸化シリコン膜３６を除去しないが、他の例では希フッ酸を用いて酸化シリコン膜３６を除去してもよい。
【００３９】
図３Ｈは、ＬＯＣＯＳ領域５２を形成する段階を示す図である。図３Ｈは、図３Ｇの後工程である。窒化シリコン膜３７は、第２エピタキシャル層２０に選択的にＬＯＣＯＳ領域５２を形成するためのマスクとして機能する。第１エピタキシャル層１４を例えば８００℃以上１１００℃以下程度の雰囲気に曝すこと（熱酸化法）により、窒化シリコン膜３７が部分的に除去された端部１５の領域８２にＬＯＣＯＳ領域５２を形成する。ＬＯＣＯＳ領域５２形成後に酸化シリコン膜３６、および窒化シリコン膜３７をエッチングによって除去する。
【００４０】
本例では、トレンチ部３０の形成（図３Ｂ〜図３Ｅ）をＬＯＣＯＳ領域５２の形成（図３Ｈ）よりも先に行う。これとは逆に、ＬＯＣＯＳ領域５２の形成（図３Ｈ）をトレンチ部３０の形成（図３Ｂ〜図３Ｅ）よりも先に行う場合、ＬＯＣＯＳ領域５２のバーズビーク等の斜面によりフォトリソグラフィープロセス（図３Ｂ）における定在波効果が生じ得る。定在波効果が生じると、所望のフォトレジスト層６２のパターンが形成できない問題がある。また、定在波効果を防ぐために反射防止層を別途設ける等の追加のプロセスが必要となる。本例では、トレンチ部３０の形成（図３Ｂ〜図３Ｅ）をＬＯＣＯＳ領域５２の形成（図３Ｈ）よりも先に行うので、定在波効果の影響を受けない。これにより、１μｍ以下の幅３５を有するトレンチ部３０を正確に形成することができる。
【００４１】
なお、ＬＯＣＯＳ領域５２を形成する工程において、熱酸化法に代えて酸化シリコン膜を堆積させることも考えられる。しかしこの場合、酸化シリコン膜を部分的に領域８２に残すべく、後の工程においてトレンチ部３０内に堆積した酸化シリコン膜を除去する必要が生じる。堆積した酸化シリコン膜は酸化シリコン膜３６、および窒化シリコン膜３７より膜厚が厚い。そのため堆積した酸化シリコン膜を除去する場合には、トレンチ部３０の第２エピタキシャル層２０もエッチングされて、トレンチ部３０の幅を微細に形成したメリットが失われる可能性がある。それゆえ、当該工程では熱酸化法を適用することが望ましい。
【００４２】
なお、ＬＯＣＯＳ領域５２の活性部１０側の端部は、活性部１０のうち最も周辺部８０に近いトレンチ部３０から３０μｍ以上離間して設けられてよい。ただし、図面においては見やすさを考慮して、ＬＯＣＯＳ領域５２の活性部１０側の端部と最も周辺部８０に近いトレンチ部３０との距離は、実際の寸法よりも近づけて描かれていることに注意されたい。
【００４３】
図３Ｉは、第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６を設ける段階を示す図である。図３Ｉは、図３Ｈの後工程である。当該工程では、既知のイオン注入法等を用いて、第１エピタキシャル層１４および第２エピタキシャル層２０に複数の第２導電型ウェル４６および第１導電型ソース領域４８を形成する。
【００４４】
次に、トレンチ絶縁膜４２およびトレンチ電極４４を順次形成する。トレンチ絶縁膜４２は酸化シリコン膜であってよく、トレンチ電極４４は不純物をドープしたポリシリコンであってよい。さらに、層間絶縁膜５０をトレンチ構造の表面側に設ける。その後、活性部１０にソース電極５４を形成し、ＬＯＣＯＳ領域５２の表面側にＦＰ電極５３を形成し、半導体基板１２の裏面側にドレイン電極５６を形成する。層間絶縁膜５０は、トレンチ電極４４とソース電極５４とが電気的に接続することを防ぐ。
【００４５】
図４は、第２実施形態の半導体装置２００の断面を示す概略図である。半導体装置２００において、第２エピタキシャル層２０は、低濃度不純物領域３８と高濃度不純物領域３９とを有する。係る点で、第１実施形態の半導体装置１００と異なる。他の点は、第１実施形態の半導体装置１００と同じである。低濃度不純物領域３８は、第２エピタキシャル層２０のうち端部１５の領域８２に位置する領域である。高濃度不純物領域３９は、低濃度不純物領域３８よりもトレンチ部３０に近い領域に形成され、低濃度不純物領域３８よりも不純物濃度が高い領域である。
【００４６】
本例では、第１導電型の第２エピタキシャル層２０に第２導電型の不純物をカウンタードープすることにより、低濃度不純物領域３８の不純物濃度を高濃度不純物領域３９よりも低くする。例えば、低濃度不純物領域３８には、８．０Ｅ１３〜１．２Ｅ１６ｃｍ−３の第２導電型の不純物が追加的にドープされている。なお、他の例においては、第１導電型の第２エピタキシャル層２０の形成後に、低濃度不純物領域３８には第１不純物をドープせずに、高濃度不純物領域３９には第１不純物を追加的にドープすることにより、不純物濃度に差を設けてもよい。例えば、高濃度不純物領域３９には、８．０Ｅ１３〜１．２Ｅ１６ｃｍ−３の第１導電型の不純物を追加的にドープしてもよい。追加ドープする場合は、第１エピタキシャル層１４の不純物濃度は２０％程度低減して形成することが望ましい。
【００４７】
しかしながら、追加的にドープを行う際には第１エピタキシャル層１４の不純物濃度を低くする必要があるため、オン抵抗が増加する。そこで、図５に示すように第１エピタキシャル層１７の上面に第１エピタキシャル層１７より不純物濃度が低い低濃度エピタキシャル層１８を形成することで特性の改善が可能となる。
【００４８】
図５は、第２実施形態の変形例を示す概略図である。第１エピタキシャル層１７は、第１エピタキシャル層１４と同じ濃度であり、低濃度エピタキシャル層１８は、第１エピタキシャル層１７より２０％不純物濃度を低減する。なお、低濃度エピタキシャル層１８の不純物濃度は、第２エピタキシャル層２０と同じ不純物濃度でもよい。低濃度エピタキシャル層１８の厚さは、トレンチ底部３３が低濃度エピタキシャル層１８内に形成される厚さとする。この場合、後述する領域８２へのカウンタードープは行わなくてよい。
【００４９】
これにより、ＦＰ電極５３近傍の第１エピタキシャル層１４および第２エピタキシャル層２０が、第１実施形態と比較してより空乏化されやすくなる。したがって、第１実施形態と比較して、空乏層が活性部１０から周辺部８０に伸びやすくなる。
【００５０】
図６は、端部１５を含む領域８２にカウンタードープをする段階を示す図である。当該段階は、第１実施形態の窒化シリコン膜３７を部分的に除去する段階（図３Ｇ）とＬＯＣＯＳ領域５２を形成する段階（図３Ｈ）との間に位置してよい。本例では、第２導電型の不純物を第１エピタキシャル層１４のおもて面１６の側から全面的にドープする。端部１５を含む領域８２以外の領域は、窒化シリコン膜３７により不純物はブロックされて酸化シリコン膜３６に侵入しない。これにより、端部１５を含む領域８２のみに第２導電型の不純物をドープすることができる。
【００５１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００５３】
１０・・活性部、１２・・半導体基板、１４・・第１エピタキシャル層、１５・・端部、１６・・おもて面、１７・・第１エピタキシャル層、１８・・低濃度エピタキシャル層、２０・・第２エピタキシャル層、２５・・トレンチ部、２７・・幅、３０・・トレンチ部、３１・・内壁、３２・・幅、３３・・底部、３４・・厚み、３５・・幅、３６・・酸化シリコン膜、３７・・窒化シリコン膜、３８・・低濃度不純物領域、３９・・高濃度不純物領域、４２・・トレンチ絶縁膜、４４・・トレンチ電極、４６・・第２導電型ウェル、４８・・第１導電型ソース領域、５０・・層間絶縁膜、５２・・ＬＯＣＯＳ領域、５３・・ＦＰ電極、５４・・ソース電極、５６・・ドレイン電極、６０・・酸化シリコン膜、６２・・フォトレジスト層、８０・・周辺部、８２・・領域、１００・・半導体装置、２００・・半導体装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
0006613610.tif 000005
【図３Ｃ】
0006613610.tif 000006
【図３Ｄ】
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【図３Ｅ】
0006613610.tif 000008
【図３Ｆ】
0006613610.tif 000009
【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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