(57)【特許請求の範囲】
【請求項１】
半導体基板中に形成されたソース領域及びドレイン領域と、
前記ソース領域及び前記ドレイン領域の間に配置されたゲート電極と、
前記ソース領域へ給電するための第１電極及び前記ドレイン領域へ給電するための第２電極と、
前記第１電極と前記ゲート電極の間または前記第２電極と前記ゲート電極の間に配置され、前記ゲート電極と同層の導電膜で形成された抵抗測定用ゲート電極と、を備え、
以下の工程を経て前記ゲート電極のホットキャリア寿命を算出する半導体装置；
（ｓ１）前記抵抗測定用ゲート電極を用いて、前記抵抗測定用ゲート電極の抵抗値の温度依存性を測定する工程、
（ｓ２）前記ゲート電極の初期特性を測定する工程、
（ｓ３）前記ゲート電極に対する電圧印加時および電圧ＯＦＦ時の前記抵抗測定用ゲート電極の抵抗値を測定する工程、
（ｓ４）前記（ｓ１）工程において測定した前記抵抗測定用ゲート電極の抵抗値の温度依存性、および前記（ｓ３）工程において測定した前記抵抗測定用ゲート電極の抵抗値から、前記ゲート電極の電圧印加時の自己発熱による抵抗値の上昇分を算出する工程、
（ｓ５）前記ゲート電極に所定の電圧を印加する工程、
（ｓ６）前記（ｓ５）工程において前記ゲート電極に所定の電圧を一定時間印加した後、前記ゲート電極の特性劣化量を測定する工程、
（ｓ７）前記（ｓ６）工程において測定した特性劣化量が所定の値になるまで前記（ｓ５）および前記（ｓ６）工程を繰り返す工程、
（ｓ８）前記（ｓ７）工程において前記特性劣化量が所定の値に達した時間から前記ゲート電極の自己発熱が有る場合のホットキャリア寿命を算出する工程、
（ｓ９）予め算出したホットキャリア寿命の温度依存性、前記（ｓ４）工程において算出した前記ゲート電極の電圧印加時の自己発熱による抵抗値の上昇分、および前記（ｓ８）工程において算出した前記ゲート電極の自己発熱が有る場合のホットキャリア寿命を用いて、前記ゲート電極の自己発熱が無い場合のホットキャリア寿命を算出する工程。
【請求項２】
請求項１に記載の半導体装置であって、
前記抵抗測定用ゲート電極の両端にコンタクトが各々形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ソース領域及び前記ドレイン領域は、半導体基板上に形成された素子分離領域から突出するように形成され、
前記第１電極と前記第２電極は、前記ゲート電極及び前記抵抗測定用ゲート電極と同層の導電膜で形成されている半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記抵抗測定用ゲート電極の幅は、前記ゲート電極の幅よりも広い半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記抵抗測定用ゲート電極は、前記第２電極と前記ゲート電極の間に配置されている半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記ゲート電極の一方の端部に接続されるように形成された第１コンタクトと、
前記抵抗測定用ゲート電極の両端にそれぞれ接続されるように形成された第２コンタクトと、
をさらに有し、
前記ゲート電極および前記抵抗測定用ゲート電極は、前記ソース領域から前記ドレイン領域に向かう方向において、互いに同じ厚さを有する半導体装置。
【請求項７】
（ａ）半導体基板の主面に導電膜を形成し、パターニングにより第１のゲート電極、第２のゲート電極、第１電極、第２電極を各々形成する工程、
（ｂ）前記半導体基板の主面にイオン打ち込みにより前記第１のゲート電極及び前記第２のゲート電極に跨り、前記第１電極及び前記第２電極と各々電気的に接続するソース領域及びドレイン領域を形成する工程、を有し、
以下の（ｓ１）から（ｓ９）工程を経て前記第１のゲート電極のホットキャリア寿命を算出する半導体装置の製造方法；
（ｓ１）前記第２のゲート電極を用いて、前記第２のゲート電極の抵抗値の温度依存性を測定する工程、
（ｓ２）前記第１のゲート電極の初期特性を測定する工程、
（ｓ３）前記第１のゲート電極に対する電圧印加時および電圧ＯＦＦ時の前記第２のゲート電極の抵抗値を測定する工程、
（ｓ４）前記（ｓ１）工程において測定した前記第２のゲート電極の抵抗値の温度依存性、および前記（ｓ３）工程において測定した前記第２のゲート電極の抵抗値から、前記第１のゲート電極の電圧印加時の自己発熱による抵抗値の上昇分を算出する工程、
（ｓ５）前記第１のゲート電極に所定の電圧を印加する工程、
（ｓ６）前記（ｓ５）工程において前記第１のゲート電極に所定の電圧を一定時間印加した後、前記第１のゲート電極の特性劣化量を測定する工程、
（ｓ７）前記（ｓ６）工程において測定した特性劣化量が所定の値になるまで前記（ｓ５）および前記（ｓ６）工程を繰り返す工程、
（ｓ８）前記（ｓ７）工程において前記特性劣化量が所定の値に達した時間から前記第１のゲート電極の自己発熱が有る場合のホットキャリア寿命を算出する工程、
（ｓ９）予め算出したホットキャリア寿命の温度依存性、前記（ｓ４）工程において算出した前記第１のゲート電極の電圧印加時の自己発熱による抵抗値の上昇分、および前記（ｓ８）工程において算出した前記第１のゲート電極の自己発熱が有る場合のホットキャリア寿命を用いて、前記第１のゲート電極の自己発熱が無い場合のホットキャリア寿命を算出する工程。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、さらに
（ｃ）前記第１のゲート電極、前記第２のゲート電極、前記第１電極、前記第２電極を覆うように、前記半導体基板の主面上に絶縁膜を形成する工程、
（ｄ）前記絶縁膜にドライエッチング処理を施し、前記第１のゲート電極上、前記第１電極上、前記第２電極上に各々１つの開孔および前記第２のゲート電極上の両端に各々１つの開孔を形成する工程、
（ｅ）前記開孔を埋め込むように、前記半導体基板の主面上に金属膜を形成する工程、
（ｆ）前記開孔内の金属膜を残して、前記半導体基板上の金属膜をＣＭＰ研磨またはドライエッチングにより除去する工程、
を有する半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
前記第１のゲート電極、前記第２のゲート電極、前記第１電極、前記第２電極は、フィン状の半導体領域に跨って形成されている半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法であって、
前記第２のゲート電極の幅は、前記第１のゲート電極の幅よりも広い半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法であって、
前記第２のゲート電極は、前記第２電極と前記第１のゲート電極の間に形成されている半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に、ＨＣＩ（ホットキャリアインジェクション）加速ストレス試験に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化に伴い、ゲートＯＮ時に流れるドレイン−ソース間電流起因の発熱による製品動作時の温度上昇が問題になっている。特に、ＦｉｎＦＥＴ等の３次元構造トランジスタは、電流により発生した熱が拡散で逃げ難い構造のため、上記の温度上昇が大幅に増加する。
【０００３】
この温度上昇によりＦｉｎＦＥＴの信頼性への影響も問題となる。特に、ゲートＯＮ時にドレイン−ソース間に電流が流れる場合の劣化であるＨＣＩ（Ｈｏｔ−Ｃａｒｒｉｅｒ−Ｉｎｊｅｃｔｉｏｎ）劣化が大きな影響を受ける。
【０００４】
但し、実回路動作時はＡＣ動作の為、実際の温度上昇分はＤＣ動作（ＤＣストレス）時と比較して緩和され、通常２℃〜３℃程度の温度上昇で無視できる。しかし、ＭＯＳトランジスタのＨＣＩ寿命を見積もる際のストレス加速試験は通常ＤＣストレスで行うため、発熱による温度上昇の影響が大きく、劣化も高温ワーストの為、ＨＣＩ寿命をより過大に見積もってしまう。
【０００５】
従って、正確な寿命予測の為には、ＤＣストレス試験時の発熱による温度上昇を正確に測定し、ＨＣＩ寿命の温度依存性から温度上昇分を補正してＡＣ動作時温度への補正を行う必要がある。
【０００６】
本技術分野の背景技術として、特許文献１のような技術がある。特許文献１には、「低温ワーストが発生する状況である場合の遅延特性を補償する機能を備えた半導体集積回路」が開示されている。
【０００７】
また、特許文献２には「マルチフィン高さを有するＦｉｎＦＥＴとその形成方法」が開示されている。
【０００８】
また、非特許文献１には、「ＦｉｎＦＥＴ動作時の自己発熱によるＨＣＩ信頼性への影響を解析する技術」が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第５４９８０４７号公報
【特許文献２】特開２０１１−１１９７２４号公報
【非特許文献】
【００１０】
【非特許文献１】Self-Heating effect in FinFETs and Its Impact on Devices Reliability Characterization （S.E.Liu,et al., 4A.4, IRPS 2014）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のように、ＨＣＩ加速ストレス試験においては、ＤＣストレス時とＡＣストレス時の自己発熱による上昇温度の違いを考慮してＨＣＩ寿命を見積もる必要がある。
【００１２】
上記特許文献１は、回路動作時の発熱評価に関するものであるが、ＨＣＩ加速ストレス試験時におけるこのような課題やその解決手段については記載されていない。
【００１３】
また、上記特許文献２は、ＦｉｎＦＥＴ構造の形成プロセスに関するものであるが、ＨＣＩ加速ストレス試験に関する記述はない。
【００１４】
また、上記非特許文献１では、トランジスタのゲート抵抗値と消費電力との相関を実測してシミュレーションで合わせ込み、その後はシミュレーションのみで温度上昇を予測している。Ｆｉｎ数依存性等も実測してシミュレーションと合わせ込んでいるが、実際の信頼性評価トランジスタと同じ構造のＴＥＧ（ＴＥＳＴ−ＥＬＥＭＥＮＴ−ＧＲＯＵＰ）を使用しているか否かについては記載されていない。また、チャネルＯＮ（動作）時のゲート抵抗値をどのように測定しているのかも不明瞭であり、そのシミュレーション精度も不明である。
【００１５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、ゲート電極に隣接して、両端に各々コンタクトを有するゲート抵抗測定用（温度モニタ用）ゲート電極を配置する。ゲート電極のゲートＯＮ時に、ゲート抵抗測定用（温度モニタ用）ゲート電極のコンタクト間にゲート電極と略同一の電圧で、かつ、コンタクト間で微小の電位差を有する電圧を印加し、ゲート抵抗測定用（温度モニタ用）ゲート電極の抵抗値を測定することで、ゲート電極の抵抗値の自己発熱による温度上昇分を高精度に予測する。
【発明の効果】
【００１７】
前記一実施の形態によれば、ＨＣＩ加速ストレス試験（ＤＣストレス時）において、ゲート電極の抵抗値の自己発熱による温度上昇分を高精度に予測することができる。これにより、高精度なＨＣＩ寿命予測が可能となり、過度なＨＣＩ劣化予測による半導体製品出荷時のガードバンド強化等による歩留りの低下を防ぐことができる。
【００１８】
また、従来手法では実現できなかった、スタンバイ状態（ゲートＯＦＦ，ドレインＯＮ時）での高精度なゲート電極の抵抗測定および温度上昇分の検証も可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るＴＥＧ構造を示す平面図である。
【図２】図１の斜視図である。
【図３】本発明の一実施形態に係るＴＥＧ構造を示す平面図である。
【図４】本発明の一実施形態に係るＴＥＧ構造を示す平面図である。
【図５】本発明の一実施形態に係るＴＥＧ構造を示す平面図である。
【図６】本発明の一実施形態に係るＨＣＩ寿命予測方法を示すフローチャートである。
【図７Ａ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｂ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｃ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｄ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｅ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｆ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｇ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｈ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｉ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｊ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｋ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｌ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｍ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｎ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｏ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｐ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｑ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図７Ｒ】本発明の一実施形態に係るＴＥＧ構造の製造工程の一部を示す断面図である。
【図８】本発明の一実施形態に係る自己発熱による温度上昇分を補正したＨＣＩ寿命予測法を概念的に示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を用いて実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００２１】
先ず、図８を用いて、ＨＣＩ加速ストレス試験におけるＨＣＩ寿命予測値の補正について説明する。図８に示すグラフの横軸は、ゲート電極の温度を示している。単位は１／ｋＴであり、グラフの左側から右側に向かい温度が低下する。グラフの縦軸は、ＨＣＩ寿命を示しており、下から上に向かいＨＣＩ寿命が長くなる。なお、横軸および縦軸のいずれにおいても、グラフの数値は相対値として示している。
【００２２】
上述したように、ゲート電極にストレス（電圧）を印加する場合、ＤＣストレス時とＡＣストレス時では、自己発熱による上昇温度が大きく異なる。図８に示すように、ＤＣストレス時の方がＡＣストレス時に比べて、温度上昇が大きい。そこで、ＤＣストレス時に測定したゲート抵抗値に基づいて算出したＨＣＩ寿命（ＤＣ実測寿命）に、自己発熱による温度上昇分（ΔＴＳＨＥ）の補正を行うことで、実回路動作時すなわちＡＣストレス時の基板ホットエレクトロン注入（ＳＨＥ：Ｓｕｂｓｔｒａｔｅ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ）による温度上昇補正後のＨＩＣ寿命を予測することができる。
【００２３】
次に、図１および図２を用いて、上記のＨＣＩ寿命予測値の補正を行うためのＴＥＧ構造について説明する。図１は本実施例のＴＥＧ構造の平面図であり、図２は図１の斜視図である。なお、図１，図２はフィン型トランジスタ（ＦｉｎＦＥＴ）を有する半導体装置の一部、あるいはその半導体装置の製造工程において用いられる半導体ウエハのスクライブエリアなどに設けられるＴＥＧの例である。
【００２４】
本実施例のＴＥＧ構造は、図１，図２に示すように、複数の突出したフィン型の半導体領域（ここでは４枚のフィンＦＮ）に跨って、一対のソース電極（領域）ＳＥおよびドレイン電極（領域）ＤＥが設けられている。ソース電極ＳＥおよびドレイン電極ＤＥ間には、ゲート電極ＧＥが設けられており、さらにゲート電極ＧＥとドレイン電極ＤＥの間には、ゲート電極ＧＥに隣接してゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧが配置されている。
【００２５】
なお、フィン型の半導体領域は、図示しない半導体基板上の素子分離領域から突出して形成されている。また、図１，図２中のソースＳＥ、ドレインＤＥはフィン型の半導体領域に各々形成されたソース領域、ドレイン領域に給電するための電極である。
【００２６】
ソース電極ＳＥ、ゲート電極ＧＥ、ドレイン電極ＤＥの一方の端部には、各電極（領域）に電圧を印加するためのコンタクト（ビア）ＣＶが設けられている。また、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの両端には各々コンタクト（ビア）ＣＶが設けられている。つまり、ソース電極ＳＥ、ゲート電極ＧＥ、ドレイン電極ＤＥには各々１つのコンタクト（ビア）ＣＶが設けられ、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧには両端にそれぞれ１つずつ、２つのコンタクト（ビア）ＣＶが設けられている。
【００２７】
なお、図１，図２のＴＥＧ構造では、ソース電極ＳＥおよびドレイン電極ＤＥの外側に、ダミーゲートＤＧがそれぞれ設けられている。ダミーゲートＤＧは、ＦｉｎＦＥＴセルの形成プロセスにおいて、ドライエッチング工程での各電極（領域）の加工の均一性の確保やフォトリソグラフィ工程での光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ−Ｐｒｏｘｉｍｉｔｙ−Ｃｏｒｒｅｃｔｉｏｎ）を目的として設けている。
【００２８】
図１，図２に示す構造のＴＥＧを用いて、ゲート電極のＯＮ，ＯＦＦ時に、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの２つのコンタクト（ビア）ＣＶである、端子ａ，端子ｂにゲート電極のＯＮ電圧とほぼ同程度だが、２つのコンタクト（ビア）ＣＶ間で異なる電圧を印加して、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの抵抗値を測定する。例えば、端子ａにはゲートＯＮ電圧よりも+５０ｍＶ高い電圧を印加し、端子ｂにはゲートＯＮ電圧と同じ電圧を印加する。ゲートＯＮ，ＯＦＦ時の抵抗値の違いから、温度上昇分を評価し、後述する方法でＨＣＩ寿命予測値の補正を行う。
【００２９】
なお、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの構造は、ゲート電極ＧＥの自己発熱による温度上昇分の差分を、隣接するゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧを用いて測定するため、本来のゲート電極であるゲート電極ＧＥと可能な限り同一の構造とするのが望ましい。
【００３０】
図３に図１，図２のＴＥＧ構造の変形例を示す。図３のＴＥＧ構造は、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧのゲート長がゲート電極ＧＥのゲート長より幅が広く（太く）形成されている点において、図１，図２のＴＥＧ構造とは異なっている。ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧのゲート長をゲート電極ＧＥのゲート長より幅が広く（太く）形成することで、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの抵抗値が下がり、抵抗値の温度依存性測定時の感度を向上することができる。
【００３１】
図４は図１，図２のＴＥＧ構造の別の変形例である。図４のＴＥＧ構造は、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧをドレイン電極ＤＥにより近接して配置している点において、図１，図２のＴＥＧ構造とは異なっている。つまり、ソース電極ＳＥとドレイン電極ＤＥの中心よりもドレイン電極ＤＥ側に寄せて配置している。ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧをドレイン電極ＤＥに近接して配置することで、実回路のスタンバイ状態（ドレインのみ電圧印加）でスタンバイリーク電流大の場合の電流起因の温度上昇も測定することが可能となる。
【００３２】
図５は図１，図２のＴＥＧ構造のさらに別の変形例である。図１から図４のＴＥＧ構造は、ＦｉｎＦＥＴの例で示したが、図５のＴＥＧ構造は、プレーナ型ＭＯＳＦＥＴの例である。図５のＴＥＧ構造は、平面の半導体領域に跨って、ソース電極（領域）ＳＥおよびドレイン電極（ＤＥ）が形成されている。ソース電極（領域）ＳＥおよびドレイン電極（ＤＥ）には、各々の電極（領域）に電圧を印加するためのコンタクト（ビア）ＣＶが設けられている。また、ソース電極（領域）ＳＥ／ドレイン電極（ＤＥ）間を跨いで、ゲート電極ＧＥが設けられており、さらにゲート電極ＧＥとドレイン電極（領域）ＤＥの間には、ゲート電極ＧＥに隣接してゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧが配置されている。
【００３３】
ゲート電極ＧＥ一方の端部には、ゲート電極ＧＥに電圧を印加するためのコンタクト（ビア）ＣＶが設けられている。また、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの両端には各々コンタクト（ビア）ＣＶが設けられている。つまり、ソース電極（領域）ＳＥ、ゲート電極ＧＥ、ドレイン電極（領域）ＤＥには各々１つのコンタクト（ビア）ＣＶが設けられ、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧには両端にそれぞれ１つずつ、２つのコンタクト（ビア）ＣＶが設けられている。
【００３４】
図５に示すＴＥＧ構造は、ゲート電極（トランジスタ）構造の違いから、図１から図４に示したＴＥＧ構造とは形態が異なる。一方、一対のソース電極（領域）ＳＥ／ドレイン電極（領域）ＤＥ間にゲート電極ＧＥ、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧが設けられており、ゲート電極ＧＥとドレイン電極（領域）ＤＥ間にゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧが配置される点において、図１から図４に示したＴＥＧ構造と構成が共通している。
【００３５】
従って、プレーナ型ＭＯＳＦＥＴを有する半導体装置においても、図５のようなＴＥＧ構造とすることで、図１から図４に示したＦｉｎＦＥＴ型のＴＥＧ構造と同様に、ＨＣＩ寿命予測値の補正を行うことができる。すなわち、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの２つのコンタクト（ビア）ＣＶである、端子ａ，端子ｂにゲート電極のＯＮ電圧とほぼ同程度だが、異なる電圧を印加して、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの抵抗値を測定することで、ゲートＯＮ，ＯＦＦ時の抵抗値の違いから温度上昇分を評価し、ＨＣＩ寿命予測値の補正を行うことができる。
【００３６】
図６を用いて、図１から図５に示したＴＥＧ構造によりＨＣＩ寿命予測を行う方法について説明する。
【００３７】
先ず、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧで抵抗値の温度依存性評価を実施する。（ステップＳ１）
次に、ゲート電極ＧＥ（図１から図４ではＦｉｎＦＥＴ、図５ではＭＯＳＦＥＴ）の初期特性評価を実施する。（ステップＳ２）
続いて、ゲート電極ＧＥ（図１から図４ではＦｉｎＦＥＴ、図５ではＭＯＳＦＥＴ）のストレスゲート印加ＯＮ，ＯＦＦ時のゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧの抵抗値を測定する。（ステップＳ３）
続いて、ステップ１（Ｓ１）およびステップ３（Ｓ３）からストレスゲート印加ＯＮ時の自己発熱による温度上昇分を計算する。（ステップＳ４）
続いて、ゲート電極ＧＥ（図１から図４ではＦｉｎＦＥＴ、図５ではＭＯＳＦＥＴ）のストレス印加を開始する。（ステップＳ５）
続いて、ステップＳ５でゲート電極ＧＥにストレス（電圧）を印加した状態で一定時間経過後、ゲート電極ＧＥの特性劣化量を測定する。（ステップＳ６）
ステップ５のストレス印加およびステップ６の特性劣化量測定を許容劣化量に達するまで繰り返す。（ステップＳ７）
続いて、特性劣化量が許容劣化量に達した時間をＨＣＩ寿命として算出する。（ステップ８）
最後に、予め求めたＨＣＩ寿命の温度依存性を用いて、ステップ４およびステップ８から自己発熱による温度上昇が無い場合のＨＣＩ寿命を算出する。
【００３８】
以上説明したように、本実施例のＴＥＧ構造およびＨＣＩ寿命予測方法によれば、ＨＣＩ加速ストレス試験（ＤＣストレス時）において、ゲート電極の抵抗値の自己発熱による温度上昇分を高精度に予測することができる。これにより、高精度なＨＣＩ寿命予測が可能となり、過度なＨＣＩ劣化予測による半導体製品出荷時のガードバンド強化等による歩留りの低下を防ぐことができる。
【００３９】
なお、本実施例では、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧをゲート電極ＧＥとドレインＤＥ間に配置する例を用いて説明したが、ゲート電極ＧＥとソースＳＥ間に配置してもよい。
【実施例２】
【００４０】
図７Ａから図７Ｒを用いて、図１および図２に示すＴＥＧ構造の製造プロセスについて順に説明する。なお、図７Ａから図７Ｒの各図面において、左側の図は図２のＡ−Ａ’断面方向（Ｆｉｎ断面方向）から見た状態を示し、右側の図は図２のＢ−Ｂ’断面方向（Ｇａｔｅ断面方向）から見た状態を示している。
【００４１】
先ず、図７Ａに示すように、公知の技術により、シリコン基板ＳＳ上にフィン（Ｆｉｎ）状の半導体領域であるフィンＦＮを形成する。続いて、斜めイオン打ち込みによりフィン（Ｆｉｎ）状の半導体領域に、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等、所望の不純物を注入する。不純物が注入された領域は、トランジスタのソース／ドレイン領域となる。ここで、フィンＦＮの高さは、例えば２０ｎｍ〜１００ｎｍ程度である。また、フィンＦＮの幅（太さ）は、例えば１０ｎｍ〜５０ｎｍ程度である。なお、フィンＦＮの両側面の高さおよび上面の幅（太さ）がフィン（Ｆｉｎ）型トランジスタのチャネル幅となるため、チャネル幅は、５０ｎｍ〜２５０ｎｍ程度となる。続いて、フィンＦＮ同士の間を一定の高さまで埋めるように、絶縁膜ＩＦ１を成膜する。
【００４２】
次に、図７Ｂに示すように、下層から順に、ダミーポリシリコン膜ＤＳ、シリコン窒化膜（ＳｉＮ）ＳＮ、有機平坦化層（ＯＰＬ）ＯＰを所望の膜厚で成膜する。続いて、有機平坦化層（ＯＰＬ）ＯＰ上にフォトレジスト膜ＰＲを塗布し、リソグラフィにより４本のゲート電極パターンを形成する。この４本のゲート電極のうち、両端の２本はダミーゲートＤＧであり、ダミーゲートＤＧ間の２本のゲート電極のうち、一方がゲート電極ＧＥであり、他方がゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧである。
【００４３】
次に、図７Ｃに示すように、フォトレジスト膜ＰＲをマスクに有機平坦化層（ＯＰＬ）ＯＰ、シリコン窒化膜（ＳｉＮ）ＳＮをドライエッチング処理し、ドライエッチング処理後にＯ２（酸素）アッシング等によりエッチングされずに残ったフォトレジスト膜ＰＲおよび有機平坦化層（ＯＰＬ）ＯＰを除去し、シリコン窒化膜（ＳｉＮ）ＳＮからなるハードマスクを形成する。
【００４４】
次に、図７Ｄに示すように、シリコン窒化膜（ＳｉＮ）ＳＮからなるハードマスクを用いて、ダミーポリシリコン膜ＤＳをドライエッチング処理し、ダミーポリシリコン膜ＤＳからなる４本のゲート電極パターンを形成する。ドライエッチング処理後、ハードマスクであるシリコン窒化膜（ＳｉＮ）ＳＮをウェットエッチング等により除去する。
【００４５】
次に、図７Ｅに示すように、４本のゲート電極パターンを覆うように、絶縁膜ＩＦ２を成膜する。
【００４６】
次に、図７Ｆに示すように、ＣＭＰ研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｐｏｌｉｓｈｉｎｇ）により４本のゲート電極パターンが露出するまで絶縁膜ＩＦ２を研磨し、平坦化する。
【００４７】
次に、図７Ｇに示すように、ウェットエッチング等により、ダミーポリシリコン膜ＤＳを除去する。
【００４８】
次に、図７Ｈに示すように、ダミーポリシリコン膜ＤＳを除去した後の開孔を埋め込むように、ゲート電極積層膜ＧＦを成膜する。このゲート電極積層膜ＧＦは、例えば下層から順に、シリコン酸化膜（ＳｉＯ２膜）／高誘電率膜（Ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜、Ｖｔｈ調整用メタル膜、Ｗメタルゲート電極膜（タングステン膜）などからなる積層膜である。シリコン酸化膜（ＳｉＯ２膜）の膜厚は、例えば０．５ｎｍ〜２．０ｎｍ程度である。高誘電率膜（Ｈｉｇｈ−ｋ膜）の膜厚は、例えば０．５ｎｍ〜２．０ｎｍ程度である。Ｖｔｈ調整用メタル膜の膜厚は、例えば５ｎｍ〜１５ｎｍ程度である。Ｗメタルゲート電極膜（タングステン膜）の膜厚は、例えば３０ｎｍ〜１００ｎｍ程度である。
【００４９】
次に、図７Ｉに示すように、ＣＭＰ研磨で余分なゲート電極積層膜ＧＦを研磨・除去し、２本のダミーゲートＤＧおよびダミーゲートＤＧ間に挟まれたゲート電極ＧＥ、ゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧを形成する。
【００５０】
次に、図７Ｊに示すように、絶縁膜ＩＦ３を成膜した後、絶縁膜ＩＦ３上にフォトレジスト膜ＰＲを塗布し、リソグラフィによりソース／ドレイン電極の取り出し電極となるパターンを形成する。
【００５１】
次に、図７Ｋに示すように、フォトレジスト膜ＰＲをマスクに絶縁膜ＩＦ３をドライエッチング処理し、ダミーゲートＤＧ−ゲート電極ＧＥ間、およびゲート抵抗測定用（温度モニタ用）ゲート電極ＲＧ−ダミーゲートＤＧ間にソース／ドレイン電極の取り出し電極を形成するための開孔を形成する。
【００５２】
次に、図７Ｌに示すように、図７Ｋで形成した開孔を埋め込むように、例えばタングステン（Ｗ）膜等からなるソース／ドレイン電極用メタル膜を成膜し、ＣＭＰ研磨で余分なソース／ドレイン電極用メタル膜を研磨・除去することにより、ソース／ドレイン取り出し電極ＳＤＥを形成する。
【００５３】
次に、図７Ｍに示すように、絶縁膜ＩＦ４を成膜した後、各ゲート電極およびソース／ドレイン取り出し電極上にコンタクトホール（開孔）を形成し、コンタクトホールを埋め込むように、例えばタングステン（Ｗ）膜ＷＦをＣＶＤ法（Ｃｈｅｍｉｃａｌ−Ｖａｐｏｒ−Ｄｅｐｏｓｉｔｉｏｎ）等により成膜する。タングステン（Ｗ）膜ＷＦの膜厚は、例えば５０ｎｍ〜１００ｎｍ程度である。
【００５４】
次に、図７Ｎに示すように、ＣＭＰ研磨で余分なタングステン（Ｗ）膜ＷＦを研磨・除去し、コンタクト（ビア）ＣＶを形成する。なお、ＣＭＰ研磨に代えて、ドライエッチング処理によるエッチバックプロセスにより余分なタングステン（Ｗ）膜ＷＦをエッチング除去しても良い。
【００５５】
次に、図７Ｏに示すように、層間絶縁膜となる絶縁膜ＩＦ５を成膜した後、コンタクト（ビア）ＣＶ上に配線溝（トレンチ）を形成し、配線溝（トレンチ）を埋め込むように、メッキ法により銅（Ｃｕ）膜ＣＦを成膜する。銅（Ｃｕ）膜ＣＦの膜厚は、例えば５０ｎｍ〜１００ｎｍ程度である。
【００５６】
次に、図７Ｐに示すように、ＣＭＰ研磨で余分な銅（Ｃｕ）膜ＣＦを研磨・除去し、銅（Ｃｕ）配線ＣＷを形成する。図７Ｏおよび図７Ｐに示す工程は、いわゆるシングルダマシン法による銅（Ｃｕ）配線形成プロセスである。
【００５７】
次に、図７Ｑに示すように、層間絶縁膜となる絶縁膜ＩＦ６を成膜した後、銅（Ｃｕ）配線ＣＷ上に銅（Ｃｕ）ビア用の開孔および配線溝（トレンチ）を形成し、銅（Ｃｕ）ビア用の開孔および配線溝（トレンチ）を埋め込むように、メッキ法により銅（Ｃｕ）膜ＣＦを成膜する。銅（Ｃｕ）膜ＣＦの膜厚は、例えば５０ｎｍ〜１００ｎｍ程度である。
【００５８】
最後に、図７Ｒに示すように、ＣＭＰ研磨で余分な銅（Ｃｕ）膜ＣＦを研磨・除去し、銅（Ｃｕ）ビアＣＡおよび銅（Ｃｕ）配線ＣＷを形成する。図７Ｑおよび図７Ｒに示す工程は、いわゆるデュアルダマシン法による銅（Ｃｕ）ビアおよび銅（Ｃｕ）配線形成プロセスである。
【００５９】
以上説明したように、図７Ａから図７Ｒの工程を経て、図１，図２に示すＴＥＧ構造が形成される。
【００６０】
本実施例で説明した製造プロセスにより形成したＴＥＧ構造により、ＨＣＩ加速ストレス試験（ＤＣストレス時）において、ゲート電極の抵抗値の自己発熱による温度上昇分を高精度に予測することができる。これにより、高精度なＨＣＩ寿命予測が可能となり、過度なＨＣＩ劣化予測による半導体製品出荷時のガードバンド強化等による歩留りの低下を防ぐことができる。
【００６１】
なお、上記の各実施例において説明したＴＥＧ構造を用いたＨＣＩ加速ストレス試験では、ＦｉｎＦＥＴトランジスタ等のゲート電極の特性を評価する一般的な評価設備があれば良く、ウエハ上に抵抗モニター用回路を別途作成する必要はないため、チップ面積が増大することもない。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６３】
ＧＥ…ゲート電極、ＤＧ…ダミーゲート、ＳＥ…ソース、ＤＥ…ドレイン、ＲＧ…抵抗測定用ゲート、ＣＶ…コンタクト（ビア）、ＦＮ…フィン、ＳＳ…シリコン基板、ＩＦ，ＩＦ１，ＩＦ２，ＩＦ３，ＩＦ４，ＩＦ５，ＩＦ６…絶縁膜、ＤＳ…ダミーポリシリコン膜、ＳＮ…シリコン窒化膜（ＳｉＮ）、ＯＰ…有機平坦化層（ＯＰＬ）、ＰＲ…フォトレジスト膜、ＧＦ…ゲート電極積層膜、ＳＤＥ…ソース／ドレイン取り出し電極（Ｗ）、ＷＦ…タングステン（Ｗ）膜、ＣＦ…銅（Ｃｕ）膜、ＣＷ…銅（Ｃｕ）配線、ＣＡ…銅（Ｃｕ）ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図７Ｐ】
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【図７Ｑ】
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【図７Ｒ】
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【図８】
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