(57)【特許請求の範囲】
【請求項１】
（ａ）平面視においてスクライブ領域に囲まれた半導体装置領域を有する半導体基板を準備する工程、
（ｂ）前記半導体装置領域における前記半導体基板に半導体素子を形成し、前記半導体装置領域における前記半導体基板の主面上に配線構造を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面とは反対側の裏面側を研削して、前記半導体基板を薄くする工程、
（ｄ）前記（ｃ）工程後、前記半導体基板の厚さを測定する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の前記裏面上に裏面電極を形成する工程、
（ｆ）前記半導体基板を前記スクライブ領域に沿って切断する工程、
を有し、
前記（ｂ）工程で形成された前記配線構造は、一層以上の絶縁膜を含み、
前記（ｂ）工程を終了した段階で、前記配線構造に含まれる前記一層以上の絶縁膜は、前記スクライブ領域における前記半導体基板の前記主面上には形成されておらず、
平面視における前記スクライブ領域の交点において、前記一層以上の絶縁膜が形成されずに前記半導体基板の前記主面側が露出されている領域が局所的に拡張されており、
前記（ｄ）工程では、前記スクライブ領域の前記交点において、前記半導体基板の前記厚さを測定する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程を終了した段階で、前記スクライブ領域は溝状形状となっている、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、非接触式の測定法を用いて前記半導体基板の前記厚さを測定する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、レーザ干渉法を用いて前記半導体基板の前記厚さを測定する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記一層以上の絶縁膜が形成されずに前記半導体基板の前記主面側が露出されている前記スクライブ領域において、前記半導体基板の前記主面に対してレーザを照射して前記半導体基板の前記厚さを測定する、半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記（ｂ）工程を終了した段階で、前記スクライブ領域は溝状形状となっており、
前記スクライブ領域の前記溝状形状は、上部における第１の幅が下部における第２の幅よりも大きい、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記スクライブ領域の前記溝状形状の側面はテーパを有している、半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記スクライブ領域の前記溝状形状の側面は段差を有している、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記半導体素子は、縦型のパワートランジスタである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、裏面電極を有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板に半導体素子を形成し、半導体基板上に配線構造を形成し、半導体基板の裏面側を研削して半導体基板の厚さを薄くしてから、半導体基板の裏面に裏面電極を形成し、その後、半導体装置をダイシングすることにより、裏面電極を有する半導体装置が製造される。
【０００３】
特開２００９−５０９４４号公報（特許文献１）には、レーザ光の干渉波を利用して基板の厚さを測定することに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−５０９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
裏面電極を有する半導体装置においても、信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、半導体基板に半導体素子を形成し、半導体基板の主面上に配線構造を形成する工程と、その後に、半導体基板の裏面側を研削する工程と、その後に、半導体基板の厚さを測定する工程と、その後、半導体基板の裏面上に裏面電極を形成する工程と、その後、半導体基板をスクライブ領域に沿って切断する工程と、を有している。半導体基板の厚さを測定する工程では、半導体基板上の配線構造が含む絶縁膜が形成されずに半導体基板の主面側が露出されている第１領域において、半導体基板の厚さを測定する。
【０００８】
また、一実施の形態によれば、半導体装置の製造方法は、半導体基板に半導体素子を形成し、半導体基板の主面上に配線構造を形成する工程と、その後に、半導体基板の裏面側を研削する工程と、その後に、半導体基板の厚さを測定する工程と、その後、半導体基板の裏面上に裏面電極を形成する工程と、その後、半導体基板をスクライブ領域に沿って切断する工程と、を有している。配線構造を形成する工程を終了した段階で、配線構造が含む絶縁膜はスクライブ領域における半導体基板の主面上には形成されておらず、半導体基板の厚さを測定する工程では、スクライブ領域においてレーザ干渉法を用いて半導体基板の厚さを測定する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置の全体平面図である。
【図２】一実施の形態の半導体装置の全体平面図である。
【図３】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】半導体基板の裏面研削工程の説明図である。
【図１８】半導体基板の厚さ測定工程の説明図である。
【図１９】図１６〜図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】ダイシング工程を行う前の段階の半導体基板全体を模式的に示す平面図である。
【図２２】図２１の一部を拡大して示す部分拡大平面図である。
【図２３】半導体基板の厚さを測定する手法の一例を示す説明図である。
【図２４】半導体基板の厚さを測定する手法の他の一例を示す説明図である。
【図２５】第１比較例の半導体装置の製造工程中の要部断面図である。
【図２６】第２比較例の半導体装置の製造工程中の要部断面図である。
【図２７】第３比較例の半導体装置の製造工程中の要部断面図である。
【図２８】第１変形例の半導体装置の要部平面図である。
【図２９】第２変形例の半導体装置の製造工程中の要部断面図である。
【図３０】第３変形例の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態）
＜半導体装置の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
【００１５】
図１および図２は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示され、図２は、半導体装置ＣＰの裏面（下面）側の全体平面図が示されている。
【００１６】
図１および図２に示されるように、本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示され、図２には、半導体装置ＣＰの裏面が示されている。
【００１７】
半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのソース用パッド（ソース用ボンディングパッド）ＰＤＳと、制御用端子としてのゲート用パッド（ゲート用ボンディングパッド）ＰＤＧとを有し、また、図２に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。ソース用パッドＰＤＳとゲート用パッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。
【００１８】
具体的には、半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されているが、その絶縁膜ＰＡに設けられたソース用開口部ＯＰＳからソース用パッドＰＤＳが露出され、絶縁膜ＰＡに設けられたゲート用開口部ＯＰＧからゲート用パッドＰＤＧが露出されている。また、半導体装置ＣＰの裏面（下面）側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
【００１９】
半導体装置ＣＰを構成する半導体基板ＳＢには、半導体装置ＣＰの上面側に形成された第１端子（ここではソース用パッドＰＤＳ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子が形成されている。なお、半導体装置ＣＰを構成する半導体基板ＳＢは、図１および図２では図示されていないが、後述の図４〜図２０に示されている。このため、半導体装置ＣＰは、半導体基板ＳＢに形成された半導体素子を制御することにより、上面側の第１端子（ここではソース用パッドＰＤＳ）と裏面側の第２端子（ここでは裏面電極ＢＥ）との間の導通が制御されて、上面側の第１端子（ここではソース用パッドＰＤＳ）と裏面側の第２端子（ここでは裏面電極ＢＥ）との間に電流が流れるようになっている。このため、半導体装置ＣＰは、大電流が流れるスイッチング素子として用いることができる。ゲート用パッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。
【００２０】
半導体基板ＳＢに形成されて半導体装置ＣＰの上面側の第１端子と半導体装置ＣＰの裏面側の第２端子との間の導通を制御する半導体素子としては、パワートランジスタを用いることができる。パワートランジスタとしては、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いることができるが、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を用いることも可能である。前記半導体素子として、ＭＩＳＦＥＴを用いた場合は、半導体装置ＣＰの上面側の第１端子は、ソース端子であり、半導体装置ＣＰの裏面側の第２端子はドレイン端子であり、半導体装置ＣＰの上面側の制御用端子はゲート端子である。前記半導体素子としてＩＧＢＴを用いた場合は、半導体装置ＣＰの上面側の第１端子は、エミッタ端子であり、半導体装置ＣＰの裏面側の第２端子はコレクタ端子であり、半導体装置ＣＰの上面側の制御用端子はゲート端子である。このため、ＩＧＢＴを用いた場合は、ソース用パッドＰＤＳが、エミッタ用パッドとなる。
【００２１】
＜半導体装置の製造工程について＞
本発明の一実施の形態である半導体装置の製造工程を、図３〜図２０を参照して説明する。
【００２２】
図３は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図４〜図２０は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４〜図２０には、隣り合う２つの半導体装置領域（半導体素子形成領域、チップ領域）１Ａの一部と半導体装置領域１Ａの間のスクライブ領域（切断領域）１Ｂとが示されている。なお、後述するように、各半導体装置領域１Ａは、後で個々の半導体チップ（半導体装置ＣＰ）となる領域である。後述の図２１および図２２からも分かるように、各半導体装置領域１Ａは、平面視においてスクライブ領域１Ｂに囲まれている。
【００２３】
半導体装置を製造するには、まず、図４に示されるように、例えばｎ型の単結晶シリコンなどからなる半導体基板ＳＢ（半導体ウエハ）を準備（用意）する（図３のステップＳ１）。半導体基板ＳＢとして、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
【００２４】
次に、図５に示されるように、半導体基板ＳＢの主面に、溝（トレンチ）ＴＲを形成する。溝ＴＲは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。
【００２５】
次に、例えば熱酸化法などを用いて、溝ＴＲの内壁面（側面および底面）上などに比較的薄い酸化シリコン膜などからなる絶縁膜ＧＦ１を形成する。この絶縁膜ＧＦ１は、後でゲート絶縁膜ＧＦとなる絶縁膜であり、溝ＴＲの内壁面（側面および底面）と、半導体基板ＳＢの露出する上面とに形成される。
【００２６】
次に、半導体基板ＳＢの主面全面上に、溝ＴＲ内を埋めるように、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などの導電膜（導体膜）ＰＳをＣＶＤ法などを用いて形成する。
【００２７】
次に、ゲート配線形成予定領域を覆いかつそれ以外の領域を露出するようなフォトレジストパターン（図示せず）を導電膜ＰＳ上に形成し、このフォトレジストパターンをエッチングマスクとして用いて、導電膜ＰＳをエッチバック（エッチング、異方性エッチング）する。このエッチバックにより、溝ＴＲ内と上記フォトレジストパターンの下に導電膜ＰＳを残し、それ以外の導電膜ＰＳを除去する。その後、フォトレジストパターンは除去する。溝ＴＲ内に残存する絶縁膜ＧＦ１がゲート絶縁膜ＧＦとなり、溝ＴＲ内に残存する導電膜ＰＳがゲート電極ＧＥとなる。また、上記フォトレジストパターンの下に残存する導電膜ＰＳが、ゲート引き出し用配線部（図示せず）となるが、このゲート引き出し用配線部は、ゲート電極ＧＥと一体的に形成される。また、導電膜ＰＳのエッチバック工程で、半導体基板ＳＢの上面の絶縁膜ＧＦ１（溝ＴＲの内壁以外の絶縁膜ＧＦ１）を除去する場合もある。
【００２８】
このようにして、図６に示されるように、溝ＴＲ内に埋め込まれた導電膜ＰＳからなるゲート電極ＧＥが形成される。ゲート電極ＧＥは、絶縁膜ＧＦ１（すなわちゲート絶縁膜ＧＦ）を介して溝ＴＲ内に埋め込まれた状態となっている。なお、溝ＴＲやゲート電極ＧＥは、半導体装置領域１Ａに形成されるが、スクライブ領域１Ｂには形成されない。
【００２９】
次に、図７に示されるように、半導体基板ＳＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型半導体領域ＰＲを形成する。ｐ型半導体領域ＰＲは、半導体装置領域１Ａの半導体基板ＳＢの上層部に形成される。
【００３０】
次に、半導体基板ＳＢの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する。ｎ＋型半導体領域ＮＲの深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲの深さ（底部の深さ位置）よりも浅い。このため、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲは、半導体装置領域１Ａにおける半導体基板ＳＢの上層部（表層部）に形成されるが、ｎ＋型半導体領域ＮＲはｐ型半導体領域ＰＲの上部に形成され、ｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが存在する状態になる。ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲは、溝ＴＲよりも浅く形成されるため、溝ＴＲは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを貫通して、その下の半導体基板ＳＢ中で終端した状態となっている。また、ｐ型半導体領域ＰＲとｎ＋型半導体領域ＮＲとは、どちらを先に形成してもよい。ｎ＋型半導体領域ＮＲは、ソース用の半導体領域であり、ｐ型半導体領域ＰＲは、チャネル用の半導体領域である。ｐ型半導体領域ＰＲの下のｎ型の基板領域（ｐ型半導体領域ＰＲの下に位置する部分のｎ型の半導体基板ＳＢ）が、ドレイン用の半導体領域として機能することができる。
【００３１】
次に、これまでに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００３２】
次に、図８に示されるように、半導体基板ＳＢの主面上（主面全面上）に、ゲート電極ＧＥおよびゲート引き出し用配線部（図示せず）を覆うように、層間絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、例えば酸化シリコン膜などからなる。
【００３３】
次に、図９に示されるように、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をエッチング（例えばドライエッチング）し、更に、半導体基板ＳＢをエッチング（例えばドライエッチング）することにより、ソース用コンタクトホールＣＴを形成する。ソース用コンタクトホールＣＴは、平面視で隣り合う溝ＴＲの間に配置され、絶縁膜ＩＬ１およびｎ＋型半導体領域ＮＲを貫通して、ソース用コンタクトホールＣＴの底部がｐ型半導体領域ＰＲに達している。このため、ソース用コンタクトホールＣＴの底面では、ｐ型半導体領域ＰＲが露出され、ソース用コンタクトホールＣＴの側面の下部では、ｎ＋型半導体領域ＮＲが露出される。
【００３４】
なお、ソース用コンタクトホールＣＴを形成した後、ソース用コンタクトホールＣＴの底面から露出するｐ型半導体領域ＰＲに対してｐ型不純物をイオン注入することにより、ソース用コンタクトホールＣＴの底面に接する位置に、ｐ型半導体領域ＰＲよりも高不純物濃度のｐ＋型半導体領域を設けることもできる。
【００３５】
次に、図９には図示されないが、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をエッチング（例えばドライエッチング）することにより、上記ゲート引き出し用配線部（図示せず）の上にゲート用コンタクトホール（図示せず）を形成する。
【００３６】
次に、図１０に示されるように、半導体基板ＳＢの主面全面上に、すなわち、ゲート用コンタクトホールおよびソース用コンタクトホールＣＴ内を含む絶縁膜ＩＬ１上に、アルミニウム（Ａｌ）を主成分とする導体膜（金属膜）ＭＣを、スパッタリング法などを用いて形成する。
【００３７】
次に、図１１に示されるように、導体膜ＭＣを、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。配線Ｍ１は、パターニングされた導体膜ＭＣからなる。配線Ｍ１は、ソース用配線Ｍ１Ｓとゲート用配線とを含んでいる。配線Ｍ１（ソース用配線Ｍ１Ｓおよびゲート用配線）は、半導体装置領域１Ａに形成されるが、スクライブ領域１Ｂには形成されない。なお、このゲート用配線は、図１１には示されていないが、上記図１に示されるゲート用パッドＰＤＧは、ゲート用開口部ＯＰＧから露出するゲート用配線からなる。
【００３８】
ソース用配線Ｍ１Ｓは、絶縁膜ＩＬ１上に形成されるとともに、ソース用配線Ｍ１Ｓの一部は、ソース用コンタクトホールＣＴ内を埋め込んでいる。ソース用配線Ｍ１Ｓのうち、ソース用コンタクトホールＣＴ内を埋め込む部分を、「ソース用配線Ｍ１Ｓのビア部」と称することとする。ソース用配線Ｍ１Ｓのビア部は、ソース用コンタクトホールＣＴの底部付近で、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに接して、それらと電気的に接続される。また、上記ゲート用配線のビア部（ゲート用コンタクトホール内を埋め込む部分）は、上記ゲート引き出し用配線部と電気的に接続され、そのゲート引き出し用配線部を介してゲート電極ＧＥと電気的に接続される。
【００３９】
次に、図１２に示されるように、半導体基板ＳＢの主面上（主面全面上）に、すなわち絶縁膜ＩＬ１上に、配線Ｍ１（ソース用配線Ｍ１Ｓおよびゲート用配線）を覆うように、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、酸化シリコン膜または窒化シリコン膜などからなる。
【００４０】
次に、半導体基板ＳＢの主面上（主面全面上）に、すなわち絶縁膜ＩＬ２上に、絶縁膜ＰＡを形成する。絶縁膜ＰＡは、例えばポリイミド系の樹脂などの樹脂膜からなり、表面保護の機能を有することができる。また、絶縁膜ＩＬ２は、不要であれば、その形成を省略することもできる。絶縁膜ＰＡを形成した段階では、配線Ｍ１全体が絶縁膜ＰＡで覆われることになる。
【００４１】
次に、図１３に示されるように、絶縁膜ＰＡをパターニングすることにより、半導体装置領域１Ａの絶縁膜ＰＡに開口部ＯＰを形成するとともに、スクライブ領域１Ｂの絶縁膜ＰＡを除去する。
【００４２】
絶縁膜ＰＡのパターニングは、絶縁膜ＰＡを感光性樹脂膜として形成しておき、感光性樹脂からなる絶縁膜ＰＡ上にフォトレジストパターン（図示せず）を形成してから、その感光性樹脂からなる絶縁膜ＰＡを露光、現像処理することにより、開口部ＯＰとなる部分の絶縁膜ＰＡとスクライブ領域１Ｂの絶縁膜ＰＡとを選択的に除去することで、行うことができる。あるいは、絶縁膜ＰＡのパターニングは、絶縁膜ＰＡ上にフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＰＡをエッチングすることにより、開口部ＯＰとなる部分の絶縁膜ＰＡとスクライブ領域１Ｂの絶縁膜ＰＡとを選択的に除去することで、行うことができる。
【００４３】
次に、図１４に示されるように、絶縁膜ＰＡをエッチングマスクとして用いて絶縁膜ＩＬ２をエッチングすることにより、絶縁膜ＰＡの開口部ＯＰから露出する部分の絶縁膜ＩＬ２と、スクライブ領域１Ｂの絶縁膜ＩＬ２とを、選択的に除去する。それから、図１５に示されるように、絶縁膜ＰＡをエッチングマスクとして用いて絶縁膜ＩＬ１をエッチングすることにより、スクライブ領域１Ｂの絶縁膜ＩＬ１を選択的に除去する。これにより、図１５に示されるように、絶縁膜ＰＡと絶縁膜ＩＬ２との積層膜に開口部ＯＰが形成されるとともに、スクライブ領域１Ｂの絶縁膜ＰＡと絶縁膜ＩＬ２と絶縁膜ＩＬ１とが除去された構造が得られる。開口部ＯＰは、半導体装置領域１Ａに形成され、開口部ＯＰから配線Ｍ１の一部が露出される。
【００４４】
開口部ＯＰは、ソース用開口部ＯＰＳとゲート用開口部ＯＰＧとを含んでいる。ソース用開口部ＯＰＳは、図１５と上記図１とに示されているが、ゲート用開口部ＯＰＧは、図１５には示されずに、上記図１に示されている。ソース用開口部ＯＰＳとゲート用開口部ＯＰＧとは、つながっておらず、互いに離間している。ソース用開口部ＯＰＳは、ソース用配線Ｍ１Ｓ上に形成されてそのソース用配線Ｍ１Ｓの一部を露出する。ゲート用開口部ＯＰＧは、ゲート用配線上に形成されてそのゲート用配線の一部を露出する。
【００４５】
このようにして、半導体装置ＣＰの上面側のボンディングパッド（ソース用パッドＰＤＳおよびゲート用パッドＰＤＧ）が形成される。すなわち、絶縁膜ＰＡ，ＩＬ２の開口部ＯＰから露出する部分のソース用配線Ｍ１Ｓにより、ソース用のボンディングパッドであるソース用パッドＰＤＳが形成される。また、絶縁膜ＰＡ，ＩＬ２の開口部ＯＰから露出する部分のゲート用配線により、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成される。
【００４６】
このようにして、半導体基板ＳＢに半導体素子が形成され、かつ、半導体基板ＳＢ上に配線構造が形成される（図３のステップＳ２）。図５〜図１５の工程が、図３のステップＳ２に対応している。
【００４７】
ここで特徴的なことは、スクライブ領域１Ｂにおいては、絶縁膜ＰＡと絶縁膜ＩＬ２と絶縁膜ＩＬ１とが除去されており、半導体基板ＳＢの上面（主面）が露出していることである。この構造を得る手法として、ここでは、絶縁膜ＰＡの形成後に、スクライブ領域１Ｂの絶縁膜ＰＡと絶縁膜ＩＬ２と絶縁膜ＩＬ１とを除去する場合について説明したが、それ以外の手法を用いることもできる。例えば、絶縁膜ＩＬ１を形成した後、絶縁膜ＩＬ２の形成前に、スクライブ領域１Ｂの絶縁膜ＩＬ１を除去しておき、その後、絶縁膜ＰＡの形成後に、スクライブ領域１Ｂの絶縁膜ＰＡと絶縁膜ＩＬ２とを除去する場合もあり得る。また、絶縁膜ＩＬ２を形成した後、絶縁膜ＰＡの形成前に、スクライブ領域１Ｂの絶縁膜ＩＬ２を除去しておき、その後、絶縁膜ＰＡの形成後に、スクライブ領域１Ｂの絶縁膜ＰＡと絶縁膜ＩＬ１とを除去する場合もあり得る。また、絶縁膜ＩＬ１を形成した後、絶縁膜ＩＬ２の形成前に、スクライブ領域１Ｂの絶縁膜ＩＬ１を除去しておき、その後、絶縁膜ＩＬ２の形成後に、スクライブ領域１Ｂの絶縁膜ＩＬ２を除去しておき、その後、絶縁膜ＰＡの形成後に、スクライブ領域１Ｂの絶縁膜ＰＡを除去する場合もあり得る。いずれにしても、ステップＳ２を終了した段階では、スクライブ領域１Ｂにおいては、絶縁膜ＰＡと絶縁膜ＩＬ２と絶縁膜ＩＬ１とが除去されており、半導体基板ＳＢの上面（主面）が露出している。
【００４８】
なお、半導体基板ＳＢ上に配線構造が形成されているが、その配線構造は、一層以上の配線層（ここでは配線Ｍ１）と、一層以上の絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）とを含んでいる。ここでは、半導体基板ＳＢ上に形成された配線構造に含まれる配線層の数（層数）が一層の場合について説明したが、これに限定されず、半導体基板ＳＢ上に形成された配線構造に含まれる配線層の数（層数）は、２層以上であってもよい。また、ここでは、半導体基板ＳＢ上に形成された配線構造に含まれる絶縁膜の数（層数）が３層（絶縁膜ＩＬ１と絶縁膜ＩＬ２と絶縁膜ＰＡとの合計３層）の場合について説明したが、これに限定されず、半導体基板ＳＢ上に形成された配線構造に含まれる絶縁膜の数（層数）は、３層以外であってもよい。なお、通常は、半導体基板ＳＢ上に形成されている配線構造は、複数層（すなわち２層以上）の絶縁膜を含んでいる。
【００４９】
重要なのは、一層以上の配線層と一層以上の絶縁膜とを含む配線構造が半導体基板ＳＢ上に形成されているが、その配線構造は、半導体装置領域１Ａの半導体基板ＳＢ上に形成されているが、スクライブ領域１Ｂの半導体基板ＳＢ上には形成されておらず、その配線構造を構成する配線と絶縁膜とは、スクライブ領域１Ｂの半導体基板ＳＢ上には形成されていないことである。
【００５０】
つまり、本実施の形態では、ステップＳ１で、平面視においてスクライブ領域１Ｂに囲まれた半導体装置領域１Ａを有する半導体基板ＳＢを準備し、ステップＳ２で、半導体装置領域１Ａにおける半導体基板ＳＢに半導体素子（ここではトレンチゲート型のＭＩＳＦＥＴ）を形成し、半導体装置領域１Ａにおける半導体基板ＳＢの主面（上面）上に配線構造を形成する。このステップＳ２で形成された配線構造は、一層以上の配線層（ここでは配線Ｍ１）と、一層以上の絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）とを含んでいるが、ステップＳ２を終了した段階では、その配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）は、スクライブ領域１Ｂにおける半導体基板ＳＢの主面（上面）上には形成されていない状態になっている。従って、ステップＳ２を終了した段階では、半導体装置領域１Ａにおいては、半導体基板ＳＢ上に、一層以上の配線層と一層以上の絶縁膜とを含む配線構造が形成されているが、その配線構造の絶縁膜と配線とは、スクライブ領域１Ｂの半導体基板ＳＢ上には形成されておらず、スクライブ領域１Ｂでは半導体基板ＳＢが露出された状態になっている。
【００５１】
次に、図１６に示されるように、半導体基板ＳＢの裏面（溝ＴＲを形成した側の主面とは反対側の主面）を研削または研磨して、半導体基板ＳＢの厚さを薄くする（図３のステップＳ３）。この半導体基板ＳＢの厚さを薄くするための研削（または研磨）工程を、以下では、「ステップＳ３の裏面研削工程」または単に「ステップＳ３」と称することとする。ステップＳ３の裏面研削（バックグラインド）工程では、半導体基板ＳＢの裏面全体が研削（または研磨）される。
【００５２】
図１５は、ステップＳ３の裏面研削工程を行う前の状態であり、図１６は、ステップＳ３の裏面研削工程を行った後の状態である。ステップＳ３の裏面研削工程を行った後の段階の半導体基板ＳＢの厚さ（厚み）Ｔ２（図１６参照）は、ステップＳ３の裏面研削工程を行う前の段階の半導体基板ＳＢの厚さ（厚み）Ｔ１（図１５参照）よりも、薄くなっている（すなわちＴ２＜Ｔ１）。
【００５３】
ステップＳ３の裏面研削工程は、例えば次のようにして行うことができる。図１７は、ステップＳ３の半導体基板ＳＢの裏面研削工程の説明図であり、図１５や図１６に相当する断面が示されている。図１７に示されるように、半導体基板ＳＢの上面側（溝ＴＲや絶縁膜ＩＬ１，ＩＬ２，ＰＡを形成した側の主面）に、保護用のテープ（バックグラインドテープ）ＢＧＴを貼り付けてから、半導体基板ＳＢをこの保護用のテープＢＧＴを介して、ウエハテーブル（図示せず）などに固定させる。この際、図１７にも示されるように、半導体基板ＳＢの裏面が、上方を向いて露出した状態になっている。そして、半導体基板ＳＢを回転させながら、研削用の部材（砥石など）を半導体基板ＳＢの裏面に押し当てることで、半導体基板ＳＢの裏面全体を研削して、半導体基板ＳＢの厚さを薄くする。研削が終了したら、洗浄処理を行った後、半導体基板ＳＢと保護用のテープＢＧＴとを分離する。このようにして、ステップＳ３の裏面研削工程を行うことができる。
【００５４】
ステップＳ３の裏面研削工程を行う前は、半導体基板ＳＢの厚さ（Ｔ１）は、例えば２００〜１０００μｍ程度であったものが、ステップＳ３の裏面研削工程を行った後は、半導体基板ＳＢの厚さ（Ｔ２）は、例えば１００μｍ以下（５０〜１００μｍ程度）となっている。
【００５５】
半導体基板ＳＢの研削工程を行って半導体基板ＳＢの厚さを薄くした後、半導体基板ＳＢの厚さ（Ｔ２）を測定する（図３のステップＳ４）。この半導体基板ＳＢの厚さ（Ｔ２）を測定する工程を、以下では、「ステップＳ４の厚さ測定工程」または単に「ステップＳ４」と称することとする。
【００５６】
図１８は、ステップＳ４の半導体基板ＳＢの厚さ測定工程の説明図であり、図１６に相当する断面が示されている。図１８の場合は、レーザ光を用いて半導体基板ＳＢの厚さ（Ｔ２）を測定している。すなわち、レーザ干渉法（レーザ干渉式測定法）を用いて、半導体基板ＳＢの厚さ（Ｔ２）を測定している。
【００５７】
具体的には、図１８に示されるように、ウエハステージＳＴＧなどの上に配置した半導体基板ＳＢの上面（主面）に対してレーザ光ＬＺ１を照射（入射）し、半導体基板ＳＢの上面（主面）での反射波ＬＺ２と、半導体基板ＳＢの裏面での反射波ＬＺ３とで生じる干渉波を用いて、半導体基板ＳＢの厚さ（Ｔ２）を測定することができる。
【００５８】
ここで、特徴的なのは、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されていないスクライブ領域１Ｂで半導体基板ＳＢの厚さ（Ｔ２）を測定することである。このため、図１８にも示されるように、レーザ光ＬＺ１は、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されていないスクライブ領域１Ｂの半導体基板ＳＢに対して照射される。すなわち、スクライブ領域１Ｂにおける半導体基板ＳＢの露出面に対してレーザ光ＬＺ１が照射される。詳細は後述するが、本実施の形態では、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面（上面）側が露出されているスクライブ領域１Ｂにおいて、半導体基板ＳＢの厚さ（Ｔ２）を測定するため、半導体基板ＳＢの厚さ（Ｔ２）を正確に測定することができる。また、ステップＳ３で半導体基板ＳＢの裏面側を研削した後に、ステップＳ４が行われるため、ステップＳ４においては、半導体基板ＳＢの裏面（裏面全体）も露出されている。
【００５９】
次に、図１９に示されるように、半導体基板ＳＢの裏面全体に裏面電極ＢＥを形成する（図３のステップＳ５）。この裏面電極ＢＥ形成工程を、以下では、「ステップＳ５の裏面電極ＢＥ形成工程」または単に「ステップＳ５」と称することとする。裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面に近い側から順に、アルミニウム（Ａｌ）膜とチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層金属膜などからなり、例えば蒸着法などを用いて形成することができる。
【００６０】
次に、図２０に示されるように、半導体基板ＳＢをダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置ＣＰ）が取得される（図３のステップＳ６）。この工程を、以下では、「ステップＳ６のダイシング工程」または単に「ステップＳ６」と称することとする。
【００６１】
図２１は、ステップＳ６のダイシング工程を行う前の段階の半導体基板ＳＢ全体を模式的に示す平面図（全体平面図）であり、図１９と同じ工程段階に対応する。また、図２２は、図２１の一部を拡大して示す部分拡大平面図であり、図２１において点線で囲まれた領域ＲＧの拡大図が示されている。なお、図２２においては、開口部ＯＰ（ソース用開口部ＯＰＳおよびゲート用開口部ＯＰＧ）の位置を点線で示してある。また、図２２は、平面図であるが、理解を簡単にするために、絶縁膜ＩＬ１，ＩＬ２，ＰＡが除去されて半導体基板ＳＢの上面が露出された領域に、ドットのハッチングを付してある。上記図１９や図２２からも分かるように、スクライブ領域１Ｂのほぼ全体にわたって、絶縁膜ＩＬ１，ＩＬ２，ＰＡが除去されて半導体基板ＳＢの上面が露出されている。また、図２２のＣ−Ｃ線の位置での断面図が、図１９にほぼ対応している。すなわち、上記図４〜図２０に示されている断面は、図２２のＣ−Ｃ線に相当する位置での断面にほぼ対応している。
【００６２】
図２１および図２２に示されるように、半導体基板ＳＢの主面には、複数の半導体装置領域１Ａがアレイ状（行列状）に配置されている。平面視において隣り合う半導体装置領域１Ａの間の領域がスクライブ領域１Ｂであるため、平面視において各半導体装置領域１Ａはスクライブ領域１Ｂに囲まれている。
【００６３】
ステップＳ６のダイシング工程では、半導体装置領域１Ａの間のスクライブ領域１Ｂに沿って半導体基板ＳＢをダイシングソー（ダイシングブレード）などを用いて切断（ダイシング）する。これにより、半導体基板ＳＢは個々の半導体装置領域１Ａ（半導体装置ＣＰ）に切断、分離される。個片化された各半導体装置領域１Ａが、それぞれ上記半導体装置ＣＰとなる。
【００６４】
本実施の形態では、スクライブ領域１Ｂのほぼ全体にわたって、絶縁膜ＩＬ１，ＩＬ２，ＰＡが除去されていたため、ステップＳ６のダイシング工程では、ダイシングソーなどを用いてスクライブ領域１Ｂにおける半導体基板ＳＢを切断すればよく、絶縁膜ＩＬ１，ＩＬ２，ＰＡは切断しなくともよいため、ダイシング工程を行いやすいという利点も得られる。
【００６５】
このようにして、本実施の形態の半導体装置ＣＰが製造される。
【００６６】
半導体装置ＣＰには、半導体素子として、トレンチゲート型のＭＩＳＦＥＴのような縦型のトランジスタが形成されている。すなわち、半導体装置ＣＰを構成する半導体基板ＳＢの所定の領域（トランジスタセル領域）には、複数の単位トランジスタセルが形成されており、それら複数の単位トランジスタセルが並列に接続されることで、パワートランジスタが形成されている。この各単位トランジスタセルが、トレンチゲート型のＭＩＳＦＥＴで構成されている。半導体装置ＣＰを構成する半導体基板ＳＢに形成された複数の単位トランジスタセル（トレンチゲート型のＭＩＳＦＥＴ）のソース領域（ここでは上記ｎ＋型半導体領域ＮＲ）は、共通のソース用配線Ｍ１Ｓに電気的に接続されている。また、半導体装置ＣＰを構成する半導体基板ＳＢに形成された複数の単位トランジスタセル（トレンチゲート型のＭＩＳＦＥＴ）のゲート電極（ＧＥ）は、共通のゲート配線（ゲート用パッドＰＤＧ）に電気的に接続されている。また、半導体装置ＣＰを構成する半導体基板ＳＢに形成された複数の単位トランジスタセル（トレンチゲート型のＭＩＳＦＥＴ）ドレイン領域（ｐ型半導体領域ＰＲの下のｎ型の基板領域）は、共通のドレイン電極（裏面電極ＢＥに対応）に電気的に接続されている。
【００６７】
なお、トレンチゲート型のＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。また、縦型のトランジスタとは、動作電流が、半導体基板（ＳＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるトランジスタに対応する。
【００６８】
また、ここでは、半導体装置領域１Ａの半導体基板ＳＢに形成する半導体素子として、トレンチゲート型のＭＩＳＦＥＴを適用した場合について説明したが、これに限定されず、他の種類の半導体素子を半導体装置領域１Ａの半導体基板ＳＢに形成することもできる。
【００６９】
例えば、半導体装置領域１Ａの半導体基板ＳＢに、トレンチゲート型のＭＩＳＦＥＴの代わりにＩＧＢＴを形成することもできる。ＩＧＢＴを適用した場合は、半導体基板ＳＢの裏面側にコレクタ用の半導体領域（ｐ型半導体領域）が形成される。また、ＩＧＢＴを適用した場合は、裏面電極ＢＥはコレクタ電極として機能し、上記ｎ＋型半導体領域ＮＲはエミッタ用の半導体領域として機能し、上記ソース用配線Ｍ１Ｓはエミッタ用配線として機能し、上記ソース用パッドＰＤＳはエミッタ用パッドとして機能する。
【００７０】
また、半導体装置領域１Ａの半導体基板ＳＢに、トレンチゲート型のＭＩＳＦＥＴの代わりにＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor) などを形成することもできる。
【００７１】
いずれにしても、半導体装置領域１Ａの半導体基板ＳＢに半導体素子が形成され、半導体基板ＳＢの主面（上面）上に配線構造が形成され、半導体基板ＳＢの裏面（裏面全面）に裏面電極（ＢＥ）が形成される。そして、半導体装置ＣＰの上面側の端子（ソース用パッドＰＤＳに相当する端子）と半導体装置ＣＰの裏面側の裏面電極（ＢＥ）との間に、電流を流すことができるようになっている。
【００７２】
＜検討の経緯について＞
次に、本発明者の検討の経緯について説明する。
【００７３】
裏面電極を有する半導体装置（半導体チップ）を製造する際には、半導体基板の裏面を研削する裏面研削工程を行って半導体基板の厚さを薄くしてから、半導体基板の裏面に裏面電極を形成し、その後、ダイシング工程を行って半導体装置（半導体チップ）を取得している。
【００７４】
裏面電極を有する半導体装置の電気的特性は、その半導体装置を構成する半導体基板の厚さによって影響を受ける。すなわち、半導体装置を構成する半導体基板の厚さが、設計値からずれてしまうと、その半導体装置の電気的特性が、設計値からずれてしまう。特に、半導体装置の上面側の端子と半導体装置の裏面側の裏面電極との間に電流を流すような半導体素子（パワートランジスタなど）が半導体装置に形成されている場合には、半導体装置を構成する半導体基板を縦方向に（半導体基板の厚さ方向）に電流が流れる構成のため、半導体基板の厚さが電流経路の長さに影響し、半導体基板の厚さが設計値からずれると、電気的特性が変動してしまう。このため、裏面電極を有する半導体装置においては、所定の電気的特性が得られるように、半導体基板の厚さを所定の厚さに制御することが重要である。
【００７５】
そこで、半導体基板の裏面研削工程を行った後に、半導体基板の厚さを測定してから、その後に、半導体基板の裏面に裏面電極を形成することが望ましい。これにより、裏面研削工程で半導体基板の厚さを薄くした後、半導体基板の厚さを測定し、半導体基板の厚さが所定の許容範囲内にあることを確認してから、裏面電極を形成することができるため、製造された半導体装置においては、半導体基板の厚さを所定の許容範囲内とすることができるようになる。このため、半導体基板の厚さの変動に伴う半導体装置の電気的特性の変動を、抑制または防止することができる。また、半導体基板の厚さを測定し、その半導体基板の厚さの測定値を設計厚さと比較し、その差に応じて、次の半導体基板に対して行う裏面研削工程の条件（例えば研削時間など）を調整することもできる。
【００７６】
しかしながら、裏面研削工程と裏面電極形成工程との間に、半導体基板の厚さを測定する工程を行う場合、次のような課題が生じることが分かった。
【００７７】
すなわち、半導体基板の裏面研削工程を行った後で、かつ裏面電極を形成する前の段階の半導体基板においては、半導体基板の主面上には、配線構造が形成されている。このため、半導体基板の主面上には、配線構造に含まれる絶縁膜が形成された状態になっている。このため、半導体基板の厚さを測定するには、半導体基板上に絶縁膜が形成されている領域において、厚さの測定を行うことになる。
【００７８】
しかしながら、半導体基板上に絶縁膜が形成されている領域において厚さの測定を行うと、半導体基板の厚さだけを測定することは難しく、半導体基板とその上の絶縁膜とを合わせたもの全体の厚さを測定することになる。この場合、半導体基板の厚さを正確に得ることは難しくなる。
【００７９】
このため、半導体基板の厚さを所定の設計値に管理しようとすると、半導体基板のみの厚さの代わりに、半導体基板とその上の絶縁膜とを合わせたもの全体の厚さの測定値を使うことになるため、半導体基板のみの厚さを正確に評価できず、製造された半導体装置における半導体基板の厚さを所定の設計値に制御することが難しくなる。これは、半導体装置を構成する半導体基板の厚さの変動につながり、ひいては、半導体装置の電気的特性の変動につながるため、半導体装置の信頼性の低下を招いてしまう。
【００８０】
また、半導体基板とその上の絶縁膜とを合わせたもの全体の厚さを測定し、その測定値から絶縁膜の厚さを差し引くことで、半導体基板のみの厚さを評価することもできる。しかしながら、この場合、得られた半導体基板のみの厚さには、半導体基板とその上の絶縁膜とを合わせたもの全体の厚さの測定誤差と、絶縁膜の厚さの測定誤差とが加わった値になるため、半導体基板のみの厚さを正確に評価することは難しい。このため、製造された半導体装置における半導体基板の厚さを所定の設計値に制御することが難しく、半導体装置を構成する半導体基板の厚さの変動を招き、ひいては、半導体装置の電気的特性の変動を招いてしまうため、半導体装置の信頼性の低下につながってしまう。
【００８１】
＜主要な特徴について＞
本実施の形態の半導体装置の製造工程では、ステップＳ１で、平面視においてスクライブ領域１Ｂに囲まれた半導体装置領域１Ａを有する半導体基板ＳＢを準備し、ステップＳ２で、半導体装置領域１Ａにおける半導体基板ＳＢに半導体素子を形成し、半導体装置領域１Ａにおける半導体基板ＳＢの主面（上面）上に配線構造を形成する。それから、ステップＳ３で、半導体基板ＳＢの裏面側を研削して半導体基板ＳＢの厚さを薄くし、ステップＳ４で、半導体基板ＳＢの厚さ（Ｔ２）を測定し、ステップＳ５で、半導体基板ＳＢの裏面上に裏面電極ＢＥを形成し、ステップＳ６で、半導体基板ＳＢをスクライブ領域１Ｂに沿って切断する。
【００８２】
本実施の形態の主要な特徴のうちの一つは、ステップＳ２で半導体基板ＳＢの主面（上面）上に形成された配線構造は、一層以上の絶縁膜を含んでいるが、ステップＳ４では、配線構造が含む前記一層以上の絶縁膜が形成されずに半導体基板ＳＢの主面（上面）側が露出されている領域において、半導体基板ＳＢの厚さ（Ｔ２）を測定することである。
【００８３】
すなわち、上記図４〜図２０の場合は、半導体装置領域１Ａにおける半導体基板ＳＢの主面上に配線構造を形成するが、この配線構造は、配線Ｍ１と絶縁膜ＩＬ１，ＩＬ２，ＰＡとを含んでいる。そして、ステップＳ４では、配線構造が含む絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面側が露出されている領域において、半導体基板ＳＢの厚さ（Ｔ２）を測定している。このため、ステップＳ４では、配線構造が含む絶縁膜ＩＬ１，ＩＬ２，ＰＡに影響されずに、半導体基板ＳＢだけの厚さ（Ｔ２）を測定することができるため、半導体基板ＳＢの厚さ（Ｔ２）を正確に測定することができる。
【００８４】
これにより、半導体基板ＳＢの厚さ（Ｔ２）が所定の許容範囲内にあることを確認してから、ステップＳ５で裏面電極ＢＥを形成することができるため、製造された半導体装置ＣＰにおいては、半導体基板ＳＢの厚さ（Ｔ２）を所定の許容範囲内とすることができるようになる。このため、半導体装置を構成する半導体基板の厚さ（Ｔ２）の変動を抑制または防止することができ、それゆえ、半導体基板ＳＢの厚さ（Ｔ２）の変動に伴う半導体装置ＣＰの電気的特性の変動を抑制または防止することができる。また、ステップＳ４で半導体基板の厚さ（Ｔ２）を測定し、その半導体基板の厚さ（Ｔ２）の測定値を設計厚さと比較し、その差に応じて、次の半導体基板に対して行う裏面研削工程（ステップＳ３）の条件（例えば研削時間など）を調整することもできる。このため、半導体装置を構成する半導体基板の厚さ（Ｔ２）の変動を抑制または防止することができ、それゆえ、半導体基板ＳＢの厚さ（Ｔ２）の変動に伴う半導体装置ＣＰの電気的特性の変動を抑制または防止することができる。従って、製造された半導体装置ＣＰの信頼性を向上させることができる。また、半導体装置ＣＰの製造歩留まりを向上させることができる。
【００８５】
また、本実施の形態では、そこから製品チップを取得しないダミーの半導体基板（検査用ウエハ）ではなく、そこから製品チップ（半導体装置ＣＰ）を取得するための半導体基板ＳＢ（製品用ウエハ）に対して、ステップＳ４で厚さ（Ｔ２）の測定を行っている。このため、製造された半導体装置ＣＰにおける半導体基板ＳＢの厚さ（Ｔ２）を、所定の厚さに的確に制御することができ、半導体装置ＣＰの信頼性を向上させることができる。また、半導体装置ＣＰの製造歩留まりを向上させることができる。
【００８６】
また、本実施の形態では、配線構造が含む絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面（上面）側が露出されている領域（第１領域）において、半導体基板ＳＢの厚さ（Ｔ２）を測定するが、その測定領域（第１領域）は、スクライブ領域１Ｂ内に位置していることが好ましい。
【００８７】
すなわち、ステップＳ４における半導体基板ＳＢの厚さ（Ｔ２）を測定する領域は、配線構造が含む絶縁膜が形成されずに半導体基板ＳＢが露出されている領域であるが、この領域を、もしも半導体装置領域１Ａ内に配置してしまうと、半導体装置領域１Ａ内において素子や配線を形成できない無駄な領域を発生させてしまい、半導体装置領域１Ａの平面寸法（平面積）の増大を招いてしまう。これは、製造された半導体装置ＣＰの平面寸法（平面積）の増大を招いてしまい、半導体装置ＣＰの小型化には不利となる。また、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数が少なくなるため、半導体装置ＣＰの製造コストの増大も招いてしまう。
【００８８】
一方、スクライブ領域１ＢはステップＳ６で切断される領域であり、製造された半導体装置ＣＰ内に残らずにすむ。このため、本実施の形態のように、ステップＳ４における半導体基板ＳＢの厚さ（Ｔ２）を測定する領域が、スクライブ領域１Ｂ内に位置していれば、半導体基板ＳＢの厚さ（Ｔ２）を測定する領域で、配線構造に含まれる絶縁膜が形成されていなくとも、半導体装置領域１Ａの構造は影響を受けずに済み、従って、製造された半導体装置ＣＰの構造が影響を受けずに済む。すなわち、半導体装置領域１Ａ内において素子や配線を形成できない無駄な領域が発生せずに済む。このため、半導体装置領域１Ａの平面寸法（平面積）を抑制することができ、従って、製造された半導体装置ＣＰの平面寸法（平面積）を抑制することができ、半導体装置ＣＰの小型化に有利となる。また、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を多くすることができるため、半導体装置ＣＰの製造コストを抑制することができる。
【００８９】
また、本実施の形態では、ステップＳ２を終了した段階で（すなわちステップＳ３の裏面検索工程を行う直前の段階で）、半導体装置領域１Ａの半導体基板ＳＢ上に形成された配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）は、スクライブ領域１Ｂにおける半導体基板ＳＢの主面（上面）上には形成されていないことが好ましい。そして、ステップＳ４では、そのスクライブ領域１Ｂにおいて、半導体基板ＳＢの厚さ（Ｔ２）を測定することが好ましい。
【００９０】
上述したように、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）がスクライブ領域１Ｂに形成されていなくとも、半導体装置領域１Ａの構造は影響を受けずに済み、半導体装置領域１Ａ内において素子や配線を形成できない無駄な領域を発生させずに済むため、製造された半導体装置ＣＰの平面寸法（平面積）を抑制することができ、半導体装置ＣＰの小型化に有利となる。そして、ステップＳ４において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されていないスクライブ領域１Ｂにおいて半導体基板ＳＢの厚さ（Ｔ２）を測定することで、配線構造が含む絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）に影響されずに、半導体基板ＳＢの厚さ（Ｔ２）を正確に測定することができる。これにより、半導体基板ＳＢの厚さ（Ｔ２）の変動に伴う半導体装置ＣＰの電気的特性の変動を抑制または防止することができ、製造された半導体装置ＣＰの信頼性を向上させることができる。また、半導体装置ＣＰの製造歩留まりを向上させることができる。
【００９１】
また、本実施の形態の変形例として、スクライブ領域１Ｂ全体ではなくスクライブ領域１Ｂの一部の領域において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）を除去して半導体基板ＳＢの主面(上面)を露出させておき、その領域で半導体基板ＳＢの厚さ（Ｔ２）をステップＳ４で測定することもできる。この場合、ステップＳ２を終了した段階では、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面(上面)が露出されているのは、スクライブ領域１Ｂの一部であり、スクライブ領域１Ｂの他部においては、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）のうちの一層以上が半導体基板ＳＢ上に形成されている。この場合、ステップＳ４では、スクライブ領域１Ｂのうち、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面が露出している領域で、半導体基板ＳＢの厚さ（Ｔ２）を測定する。
【００９２】
しかしながら、本実施の形態のように、スクライブ領域１Ｂ全体において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）を除去して半導体基板ＳＢの主面(上面)を露出させておくことが、より好ましい。すなわち、ステップＳ２を終了した段階において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面(上面)が露出されているのは、スクライブ領域１Ｂ全体であることが、より好ましい。この場合、ステップＳ４では、スクライブ領域１Ｂのいずれか任意の位置で半導体基板ＳＢの厚さ（Ｔ２）を測定することができるため、ステップＳ４の半導体基板ＳＢの厚さ（Ｔ２）を測定する工程を行いやすくなる。すなわち、スクライブ領域１Ｂ全体で、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）を除去して半導体基板ＳＢの主面(上面)を露出させておけば、ステップＳ４では、スクライブ領域１Ｂのどの位置で半導体基板ＳＢの厚さ（Ｔ２）を測定してもよいため、ステップＳ４の半導体基板ＳＢの厚さ（Ｔ２）を測定する工程を行いやすくなる。これにより、半導体装置の製造工程を行いやすくなる。また、ステップＳ４において、スクライブ領域１Ｂにおける任意の複数の箇所で半導体基板ＳＢの厚さ（Ｔ２）を測定することもでき、それによって、半導体基板ＳＢの厚さ（Ｔ２）をより正確に測定することができる。
【００９３】
また、本実施の形態では、ステップＳ４では、非接触式の測定法を用いて半導体基板ＳＢの厚さ（Ｔ２）を測定することが好ましい。ここで、非接触式の測定法とは、半導体基板ＳＢの主面（上面）側に測定用の器具または治具を接触させることなく、半導体基板ＳＢの厚さ（Ｔ２）を測定する手法に対応している。このため、ステップＳ４において、非接触式の測定法を用いた場合は、半導体基板ＳＢの主面（上面）にも、半導体基板ＳＢの主面（上面）上に形成された配線構造を構成する配線（Ｍ１）や絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）にも、測定用の器具または治具は接触しない。なお、ステップＳ４において、非接触式の測定法を用いた場合であっても、半導体基板ＳＢの裏面は、半導体基板ＳＢを配置（保持）するため、何らかの治具または台などに接触し得る。
【００９４】
ステップＳ４において、非接触式の測定法を用いて半導体基板ＳＢの厚さ（Ｔ２）を測定すれば、半導体基板ＳＢの主面（上面）にも、半導体基板ＳＢの主面（上面）上に形成された配線構造を構成する配線（Ｍ１）や絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）にも、測定用の器具または治具が接触しないですむため、製造される半導体装置の信頼性を、より向上させることができる。
【００９５】
半導体基板ＳＢの厚さ（Ｔ２）を測定する手法の例を、図２３と図２４と上記図１８とを参照して説明する。図２３は、半導体基板ＳＢの厚さを測定する手法の一例を示す説明図であり、図２４は、半導体基板ＳＢの厚さを測定する手法の他の一例を示す説明図である。
【００９６】
図２３の場合は、ダイヤルゲージＤＧを用いて、半導体基板ＳＢの厚さを測定している。ダイヤルゲージＤＧを用いた厚さ測定は、接触式の測定法であり、ダイヤルゲージＤＧの測定子を半導体基板ＳＢの上面側に接触させる必要がある。接触式の測定法を用いた場合には、半導体基板ＳＢの主面（上面）に対して測定用の器具（例えばダイヤルゲージＤＧの測定子）を接触させる必要があるため、その接触によって半導体基板ＳＢの主面が傷つく虞がある。また、接触式の測定法を用いた場合には、半導体基板ＳＢの主面（上面）に対して測定用の器具（例えばダイヤルゲージＤＧの測定子）を接触させる必要があるため、半導体基板ＳＢの主面において、測定用の領域を比較的大きな面積で確保する必要がある。すなわち、半導体基板ＳＢの主面において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面を露出させた領域を、比較的大きな平面寸法（平面積）で確保する必要がある。これは、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を少なくすることにつながるため、半導体装置ＣＰの製造コストの増加を招いてしまう。
【００９７】
図２４は、静電容量式の測定法を用いた場合であり、静電容量式の測定法は、非接触式の測定法の一種である。具体的には、図２４に示されるように、互いに対向する一対のセンサ（電極）ＳＥ１およびセンサ（電極）ＳＥ２の間に半導体基板ＳＢを配置し、センサＳＥ１，ＳＥ２によって検出される静電容量値に基づいて、センサＳＥ１，ＳＥ２間に配置されている半導体基板ＳＢの厚さを測定する。この場合、センサＳＥ１，ＳＥ２は、半導体基板ＳＢに接触させる必要はない。なお、図２４の場合、センサＳＥ１は、半導体基板ＳＢの主面（上面）に対向し、センサＳＥ２は、半導体基板ＳＢの裏面に対向している。センサＳＥ１，ＳＥ２間に半導体基板ＳＢを配置したときの静電容量値は、その半導体基板ＳＢの誘電率と厚さに依存した値となるため、センサＳＥ１，ＳＥ２によって検出される静電容量値に基づいて、半導体基板ＳＢの厚さを測定することができる。
【００９８】
図２４（静電容量式の測定法）の場合は、非接触式の測定法であるため、半導体基板ＳＢの主面（上面）にも、半導体基板ＳＢの主面（上面）上に形成された配線構造を構成する配線（Ｍ１）や絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）にも、測定用の器具（例えばセンサＳＥ１）が接触しないですむため、製造される半導体装置の信頼性を、より向上させることができる。
【００９９】
しかしながら、図２４（静電容量式の測定法）の場合は、センサＳＥ１とセンサＳＥ２との間に半導体基板ＳＢが位置した状態にする必要があるため、半導体基板ＳＢの主面において、測定用の領域を比較的大きな面積で確保する必要がある。すなわち、半導体基板ＳＢの主面において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面を露出させた領域を、比較的大きな平面寸法（平面積）で確保する必要がある。これは、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を少なくすることにつながるため、半導体装置ＣＰの製造コストの増加を招いてしまう。
【０１００】
このため、ステップＳ４では、本実施の形態のように、レーザ干渉法を用いて半導体基板ＳＢの厚さ（Ｔ２）を測定することがより好ましい（上記図１７参照）。
【０１０１】
レーザ干渉法は非接触式の測定法であるため、ステップＳ４でレーザ干渉法を用いた場合は、半導体基板ＳＢの主面（上面）にも、半導体基板ＳＢの主面（上面）上に形成された配線構造を構成する配線（Ｍ１）や絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）にも、測定用の器具が接触しないですむため、製造される半導体装置の信頼性を、より向上させることができる。
【０１０２】
また、ステップＳ４でレーザ干渉法を用いる場合は、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面が露出した領域にレーザ光ＬＺ１を照射するが、レーザ光ＬＺ１の射出口（照射口）は、半導体基板ＳＢからある程度離すことができる。また、レーザ光ＬＺ１の半導体基板ＳＢの主面（上面）での反射波ＬＺ２と半導体基板ＳＢの裏面での反射波ＬＺ３とを検出する検出器（あるいは反射波ＬＺ２と反射波ＬＺ３との干渉波を検出する検出器）も、半導体基板ＳＢからある程度離すことができる。このため、ステップＳ４でレーザ干渉法を用いる場合は、測定領域の平面寸法（平面積）が比較的小さくとも、半導体基板ＳＢの厚さ（Ｔ２）を測定することが可能である。すなわち、レーザ干渉法を用いる場合は、半導体基板ＳＢの主面において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面を露出させた領域の平面寸法（平面積）を大きくしなくとも、半導体基板ＳＢの厚さ（Ｔ２）を測定することができる。言い換えると、半導体基板ＳＢの主面において、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面を露出させた領域平面寸法（平面積）を、ある程度小さくすることができる。このため、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を多くすることができるため、半導体装置ＣＰの製造コストを低減することができる。
【０１０３】
また、上述のように、ステップＳ４においては、スクライブ領域１Ｂで半導体基板ＳＢの厚さ（Ｔ２）を測定することが好ましい。このため、ステップＳ４において、レーザ干渉法を用いて半導体基板ＳＢの厚さ（Ｔ２）を測定する場合は、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面（上面）側が露出されているスクライブ領域１Ｂにおいて、半導体基板ＳＢの主面（上面）に対してレーザを照射して半導体基板ＳＢの厚さ（Ｔ２）を測定することが好ましい。ステップＳ４でレーザ干渉法を用いる場合は、ステップＳ４をスクライブ領域１Ｂで行うからと言って、スクライブ領域１Ｂの幅（スクライブ領域１Ｂの延在方向に略垂直な方向の幅）を大きくする必要はないため、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を多くすることができる。このため、半導体装置ＣＰの製造コストを低減することができる。
【０１０４】
また、本実施の形態は、半導体装置領域１Ａの半導体基板ＳＢに形成する半導体素子が縦型のパワートランジスタである場合に適用すれば、効果が大きい。半導体基板ＳＢに形成する縦型のパワートランジスタとしては、例えば、トレンチゲート型のＭＩＳＦＥＴや、あるいはＩＧＢＴ（トレンチゲート型のＩＧＢＴ）などを、好適に用いることができる。半導体基板ＳＢに形成する半導体素子が縦型のパワートランジスタである場合、半導体基板ＳＢの上面側の第１端子（ここではソース用パッドＰＤＳ）と、半導体基板ＳＢの裏面側の第２端子（ここでは裏面電極ＢＥ）との間に、縦型のパワートランジスタを介して比較的大きな電流が流れるため、半導体基板ＳＢの厚さの変動が電気的特性に及ぼす影響は非常に大きい。このため、半導体基板ＳＢに形成する半導体素子が縦型のパワートランジスタである場合に、本実施の形態を適用すれば、製造された半導体装置ＣＰにおける半導体基板ＳＢの厚さを所定の厚さに的確に制御することができるため、縦型のパワートランジスタが形成された半導体装置ＣＰの電気的特性の変動を防止して安定させることができ、半導体装置ＣＰの信頼性を向上させることができる。
【０１０５】
＜比較例について＞
図２５は、第１比較例の半導体装置の製造工程中の要部断面図であり、図２６は、第２比較例の半導体装置の製造工程中の要部断面図であり、図２７は、第３比較例の半導体装置の製造工程中の要部断面図である。図２５〜図２７は、上記図１６に相当するものであり、裏面研削工程を行った後の状態が示されている。
【０１０６】
図２５に示される第１検討例の場合は、ステップＳ２に相当する工程を終了した段階で、スクライブ領域１Ｂにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡは除去されずに残存している。また、図２６に示される第２検討例の場合は、ステップＳ２に相当する工程を終了した段階で、スクライブ領域１Ｂにおいて、絶縁膜ＰＡは除去されているが、絶縁膜ＩＬ１，ＩＬ２は残存している。また、図２７に示される第３検討例の場合は、ステップＳ２に相当する工程を終了した段階で、スクライブ領域１Ｂにおいて、絶縁膜ＰＡ，ＩＬ２は除去されているが、絶縁膜ＩＬ１は残存している。
【０１０７】
このため、図２５〜図２７の第１〜３比較例の場合は、裏面研削工程の後で半導体基板ＳＢの厚さを測定しようとしても、半導体基板ＳＢのみの厚さを測定することは困難である。すなわち、図２５に示される第１検討例の場合は、半導体基板ＳＢだけでなく絶縁膜ＩＬ１，ＩＬ２，ＰＡの厚さも一緒に測定されてしまい、また、図２６に示される第２検討例の場合は、半導体基板ＳＢだけでなく絶縁膜ＩＬ１，ＩＬ２の厚さも一緒に測定されてしまい、また、図２７に示される第３検討例の場合は、半導体基板ＳＢだけでなく絶縁膜ＩＬ１の厚さも一緒に測定されてしまう。
【０１０８】
このため、図２５〜図２７の第１〜３比較例の場合は、半導体基板ＳＢの厚さを所定の設計値に制御するのが難しくなるが、これは、裏面電極を有する半導体装置の電気的特性の変動につながるため、半導体装置の信頼性の低下を招いてしまう。
【０１０９】
それに対して、本実施の形態では、上述のように、半導体基板ＳＢの厚さを測定する領域（好ましくはスクライブ領域１Ｂ）では、配線構造に含まれる絶縁膜ＩＬ１，ＩＬ２，ＰＡが半導体基板ＳＢ上に形成されていない状態で、半導体基板ＳＢの厚さを測定するため、配線構造に含まれる絶縁膜ＩＬ１，ＩＬ２，ＰＡに影響されずに、半導体基板ＳＢのみの厚さを測定することができる。このため、本実施の形態では、半導体基板ＳＢの厚さを正確に測定することができるので、半導体基板ＳＢの厚さを所定の設計値に的確に制御することができる。これにより、裏面電極を有する半導体装置において、半導体基板ＳＢの厚さの変動を抑制または防止することができ、それによって、半導体基板ＳＢの厚さの変動に伴う電気的特性の変動を抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
【０１１０】
＜変形例について＞
次に、本実施の形態の変形例について説明する。
【０１１１】
図２８は、第１変形例の半導体装置ＣＰの要部平面図であり、上記図２２に対応するものである。上記図２２と同様に、図２８においても、平面図であるが、理解を簡単にするために、絶縁膜ＩＬ１，ＩＬ２，ＰＡが除去されて半導体基板ＳＢの上面が露出された領域に、ドットのハッチングを付してある。
【０１１２】
上記図２２の場合は、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面側が露出されている領域（ドットのハッチングを付した領域）の幅Ｗ１は、ほぼ均一（一定）である。なお、幅Ｗ１は、半導体基板ＳＢの主面に平行で、かつ、スクライブ領域１Ｂの延在方向に略垂直な方向の幅（寸法）である。
【０１１３】
一方、図２８（第１変形例）の場合は、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面側が露出されている領域（ドットのハッチングを付した領域）の幅Ｗ２は、スクライブ領域１Ｂの交点ＫＴ以外ではほぼ均一（一定）であるが、スクライブ領域１Ｂの交点ＫＴでは、スクライブ領域１Ｂの交点ＫＴ以外よりも、幅Ｗ２が大きくなっている。すなわち、スクライブ領域１Ｂの交点ＫＴにおける幅Ｗ２は、スクライブ領域１Ｂの交点ＫＴ以外における幅Ｗ２よりも大きくなっている。別の見方をすると、図２８（第１変形例）の場合、スクライブ領域１Ｂの交点ＫＴにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面(上面)側が露出されている領域（ドットのハッチングを付した領域）が局所的に拡張されている。そして、図２８（第１変形例）の場合、ステップＳ４では、スクライブ領域１Ｂの交点ＫＴにおいて、半導体基板ＳＢの厚さ（Ｔ２）を測定する。
【０１１４】
なお、幅Ｗ２は、半導体基板ＳＢの主面に平行で、かつ、スクライブ領域１Ｂの延在方向に略垂直な方向の幅（寸法）である。また、スクライブ領域１Ｂの交点ＫＴとは、平面視におけるスクライブ領域１Ｂの交点であり、図２８において、横方向に延在するスクライブ領域１Ｂと図２８の縦方向に延在するスクライブ領域１Ｂとの交点（交差位置）に対応している。すなわち、平面視において、スクライブ領域１Ｂには、第１方向（図２８の横方向）に延在するスクライブ領域１Ｂと、その第１方向に直交する第２方向（図２８の縦方向）に延在するスクライブ領域１Ｂとがあり、その第１方向に延在するスクライブ領域１Ｂと第２方向に延在するスクライブ領域１Ｂとの交点（交差位置）が、交点ＫＴに対応している。
【０１１５】
図２８（第１変形例）の場合、平面視におけるスクライブ領域１Ｂの交点ＫＴにおいて、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面(上面)側が露出されている領域が拡張されており、ステップＳ４では、スクライブ領域１Ｂの交点ＫＴにおいて、半導体基板ＳＢの厚さ（Ｔ２）を測定している。これにより、スクライブ領域１Ｂの交点ＫＴ以外における幅Ｗ２を大きくしなくともよいため、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を多くすることができ、半導体装置ＣＰの製造コストの低減を図ることができる。また、スクライブ領域１Ｂの交点ＫＴにおいて、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面(上面)側が露出されている領域を拡張し、そこで半導体基板ＳＢの厚さ（Ｔ２）を測定しているため、ステップＳ４の半導体基板ＳＢの厚さ（Ｔ２）の測定を行いやすくなる。このため、図２８（第１変形例）の場合は、１枚の半導体基板（半導体ウエハ）から取得できる半導体装置ＣＰの数を多くすることと、ステップＳ４での厚さ（Ｔ２）の測定可能領域の平面寸法を大きくして厚さ（Ｔ２）の測定を行いやすくすることとを、両立させることができる。
【０１１６】
例えば、スクライブ領域１Ｂの幅が、上記レーザ光ＬＺ１を半導体基板ＳＢの主面に的確に照射するのに不足している場合、スクライブ領域１Ｂ全体で、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域の幅（Ｗ１）を大きくしてしまうと、１枚の半導体基板から取得できる半導体装置ＣＰの数が少なくなってしまう。それに対して、図２８のように、スクライブ領域１Ｂの交点ＫＴにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域を局所的に拡張させ、そこにレーザ光ＬＺ１を照射すれば、レーザ光ＬＺ１を半導体基板ＳＢの主面に的確に照射することができるとともに、１枚の半導体基板から取得できる半導体装置ＣＰの数が減少するのを防止することができる。
【０１１７】
また、半導体基板ＳＢにおいて、スクライブ領域１Ｂの交点ＫＴは複数存在するが、それら複数の交点ＫＴのうちの少なくとも１つの交点ＫＴにおいて、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が形成されずに半導体基板ＳＢの主面側が露出されている領域を拡張すればよい。すなわち、図２８の場合は、半導体基板ＳＢにおけるスクライブ領域１Ｂの複数の交点ＫＴで、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域を局所的に拡張させているが、スクライブ領域１Ｂの複数の交点ＫＴのうちの一か所のみにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域を局所的に拡張させることもできる。いずれにしても、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域を局所的に拡張させた交点ＫＴにおいて、ステップＳ４で半導体基板ＳＢの厚さ（Ｔ２）を測定すればよい。なお、スクライブ領域１Ｂの複数の交点ＫＴのうちの一か所のみにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡが形成されずに半導体基板ＳＢの主面が露出した領域を局所的に拡張させた場合は、半導体基板ＳＢの露出領域の拡張によって影響を受け得る半導体装置領域１Ａの数を少なくすることができるという利点を得られる。
【０１１８】
次に、第２変形例および第３変形例について、図２９および図３０を参照して説明する。
【０１１９】
図２９は、第２変形例の半導体装置ＣＰの製造工程中の要部断面図であり、図３０は、第３変形例の半導体装置ＣＰの製造工程中の要部断面図であり、いずれも、上記図１６に対応するものである。上記図１６と同様に、図２９および図３０も、ステップＳ３の裏面研削工程を行った後の状態が示されている。
【０１２０】
上記図１６の場合も、図２９（第２変形例）の場合も、図３０（第３変形例）の場合も、ステップＳ４の半導体基板ＳＢの厚さ（Ｔ２）を測定する工程において、スクライブ領域１Ｂは溝状形状となっている。これは、半導体装置領域１Ａにおいて半導体基板ＳＢ上に形成されている配線構造が含む絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）が、スクライブ領域１Ｂでは除去されているためである。スクライブ領域１Ｂが溝状形状となっている状態は、ステップＳ２を終了した段階から、ステップＳ６のダイシング工程を行う前の段階まで、維持されている。すなわち、上記図１６の場合も、図２９（第２変形例）の場合も、図３０（第３変形例）の場合も、ステップＳ２を終了した段階で、スクライブ領域１Ｂは溝状形状となっており、その状態は、ステップＳ６のダイシング工程を行う前の段階まで、維持されている。
【０１２１】
上記図１６の場合は、スクライブ領域１Ｂの溝状形状は、上部における幅Ｗ３（第１の幅）と下部における幅Ｗ４（第２の幅）とがほぼ同じであるが（すなわちＷ３＝Ｗ４）、図２９（第２変形例）の場合と図３０（第３変形例）の場合は、スクライブ領域１Ｂの溝状形状は、上部における幅Ｗ３（第１の幅）が下部における幅Ｗ４（第２の幅）よりも大きくなっている（すなわちＷ３＞Ｗ４）。
【０１２２】
ここで、幅Ｗ３は、半導体基板ＳＢの主面に平行で、かつ、スクライブ領域１Ｂの延在方向に略垂直な方向の幅（寸法）である。同様に、幅Ｗ４も、半導体基板ＳＢの主面に平行で、かつ、スクライブ領域１Ｂの延在方向に略垂直な方向の幅（寸法）である。
【０１２３】
なお、図２９（第２変形例）の場合は、スクライブ領域１Ｂの溝状形状の側面ＳＭは、テーパを有している。すなわち、図２９の場合は、スクライブ領域１Ｂの溝状形状の側面ＳＭは、半導体基板ＳＢの主面に垂直な方向から所定の角度、傾斜しており、側面ＳＭと半導体基板ＳＢの主面とのなす角度α１は、９０°よりも小さくなっている（すなわちα１＜９０°）。スクライブ領域１Ｂの溝状形状の側面ＳＭは、スクライブ領域１Ｂにおける絶縁膜ＩＬ１，ＩＬ２，ＰＡの側面（端面）に対応している。図２９の場合は、スクライブ領域１Ｂの溝状形状の側面ＳＭがテーパを有しているため、スクライブ領域１Ｂの溝状形状の幅は、溝状形状の下方に行くにしたがって徐々に小さくなっている。
【０１２４】
一方、図３０（第３変形例）の場合は、スクライブ領域１Ｂの溝状形状の側面は段差ＤＳを有している。このため、図３０の場合は、段差ＤＳよりも上の位置におけるスクライブ領域１Ｂの溝状形状の幅が、段差ＤＳよりも下の位置におけるスクライブ領域１Ｂの溝状形状の幅よりも大きくなっている。
【０１２５】
これにより、図２９（第２変形例）の場合と図３０（第３変形例）の場合のどちらにおいても、スクライブ領域１Ｂの溝状形状の上部における幅Ｗ３がスクライブ領域１Ｂの溝状形状の下部における幅Ｗ４よりも大きい（すなわちＷ３＞Ｗ４）という構造が、実現されている。
【０１２６】
スクライブ領域１Ｂの溝状形状が、上部における幅Ｗ３が下部における幅Ｗ４よりも大きい（すなわちＷ３＞Ｗ４）構成になっている場合は、ステップＳ４において、レーザ干渉法を用いた半導体基板ＳＢの厚さ（Ｔ２）の測定が行いやすくなるという利点を得られる。それについて、以下に具体的に説明する。
【０１２７】
すなわち、ステップＳ４を行う際には、スクライブ領域１Ｂは溝状形状となっており、ステップＳ４でレーザ干渉法を用いる場合は、スクライブ領域１Ｂの溝状形状の底面を構成する半導体基板ＳＢの主面（上面）に対してレーザ光ＬＺ１が照射される。スクライブ領域１Ｂの溝状形状の上部における幅Ｗ３が下部における幅Ｗ４よりも大きければ（Ｗ３＞Ｗ４）、半導体基板ＳＢの主面に対するレーザ光ＬＺ１の入射角度の許容範囲を大きくすることができる。言い換えると、幅Ｗ３が幅Ｗ４よりも大きければ（Ｗ３＞Ｗ４）、半導体基板ＳＢの主面に対するレーザ光ＬＺ１の入射方向が、半導体基板ＳＢの主面の法線方向からある程度傾いていたとしても、配線構造に含まれる絶縁膜（ここでは絶縁膜ＩＬ１，ＩＬ２，ＰＡ）に邪魔されずに、レーザ光ＬＺ１を半導体基板ＳＢに照射することができる。このため、ステップＳ４において、レーザ干渉法を用いた半導体基板ＳＢの厚さ（Ｔ２）の測定が行いやすくなる。
【０１２８】
また、スクライブ領域１Ｂの溝状形状の下部における幅Ｗ４を大きくし過ぎると、半導体基板ＳＢに形成した半導体素子から、絶縁膜ＩＬ１の端部（スクライブ領域１Ｂの溝状形状の側面を構成する端部）までの距離が小さくなるが、これは、半導体装置の信頼性上、望ましくはない。かといって、半導体基板ＳＢに形成した半導体素子から絶縁膜ＩＬ１の端部までの距離を大きくしようとすると、半導体装置領域１Ａにおいて半導体素子を形成可能な領域の平面寸法（平面積）が小さくなってしまう。それに対して、幅Ｗ３が幅Ｗ４よりも大きい場合（Ｗ３＞Ｗ４）は、スクライブ領域１Ｂの溝状形状の上部における幅Ｗ３を大きくしながら、スクライブ領域１Ｂの溝状形状の下部における幅Ｗ４を小さくすることができる。スクライブ領域１Ｂの溝状形状の上部における幅Ｗ３を大きくすることで、上述のように、半導体基板ＳＢの主面に対するレーザ光ＬＺ１の入射角度の許容範囲を大きくすることができるため、ステップＳ４において、レーザ干渉法を用いた半導体基板ＳＢの厚さ（Ｔ２）の測定が行いやすくなる。そして、スクライブ領域１Ｂの溝状形状の下部における幅Ｗ４を小さくすることで、半導体基板ＳＢに形成した半導体素子から絶縁膜ＩＬ１の端部までの距離を確保しやすくなるため、半導体装置の信頼性を向上させることができ、また、半導体装置領域１Ａにおいて半導体素子を形成可能な領域の平面寸法（平面積）が大きくすることができる。このため、半導体装置の小型化にも有利となる。
【０１２９】
ここで、幅Ｗ３が幅Ｗ４よりも大きい（Ｗ３＞Ｗ４）構造を実現するために、図２９（第２変形例）の場合は、スクライブ領域１Ｂの溝状形状の側面ＳＭがテーパを有している。このような構造は、例えば、スクライブ領域１Ｂの絶縁膜ＰＡ，ＩＬ２，ＩＬ１をエッチングする際にテーパエッチングを適用することで、実現することができる。
【０１３０】
なお、図２９においては、スクライブ領域１Ｂにおける絶縁膜ＩＬ１，ＩＬ２，ＰＡの側面（端面）の全てがテーパを有しているが、他の形態として、スクライブ領域１Ｂにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡのうちの１層または２層の側面（端面）がテーパを有している場合もあり得る。この場合、スクライブ領域１Ｂにおいて、絶縁膜ＩＬ１，ＩＬ２，ＰＡの各側面のうち、テーパを有していない側面は、半導体基板ＳＢの主面に対して略垂直である。スクライブ領域１Ｂにおいて絶縁膜ＩＬ１，ＩＬ２，ＰＡのうちの１層または２層の側面（端面）がテーパを有している場合も、半導体基板ＳＢの主面に対するレーザ光ＬＺ１の入射角度の許容範囲を大きくして、レーザ干渉法を用いた半導体基板ＳＢの厚さ（Ｔ２）の測定が行いやすくなるという利点を得られる。但し、スクライブ領域１Ｂにおいて絶縁膜ＩＬ１，ＩＬ２，ＰＡのうちの１層または２層の側面がテーパを有している場合よりも、図２９のようにスクライブ領域１Ｂにおいて絶縁膜ＩＬ１，ＩＬ２，ＰＡの全ての層の側面がテーパを有している場合の方が、半導体基板ＳＢの主面に対するレーザ光ＬＺ１の入射角度の許容範囲を大きくするという観点では、有利である。
【０１３１】
また、幅Ｗ３が幅Ｗ４よりも大きい（Ｗ３＞Ｗ４）構造を実現するために、図３０（第３変形例）の場合は、スクライブ領域１Ｂの溝状形状の側面は段差ＤＳを有している。図３０の場合は、スクライブ領域１Ｂにおいて、絶縁膜ＰＡの側面（端面）が絶縁膜ＩＬ２の側面（端面）よりも後退（スクライブ領域１Ｂから離れる側に後退）していることで、絶縁膜ＰＡの側面と絶縁膜ＩＬ２の側面とが整合せずにずれており、それによって段差ＤＳが形成されている。また、図３０の場合は、スクライブ領域１Ｂにおいて、絶縁膜ＩＬ２の側面（端面）と絶縁膜ＩＬ１の側面（端面）とは整合している。なお、絶縁膜ＩＬ１，ＩＬ２，ＰＡの側面（端面）により、スクライブ領域１Ｂの溝状形状の側面が形成されている。
【０１３２】
図３０（第３変形例）の他の形態として、スクライブ領域１Ｂにおいて、絶縁膜ＰＡの側面と絶縁膜ＩＬ２の側面とが整合するとともに、絶縁膜ＩＬ２の側面が絶縁膜ＩＬ１の側面よりも後退（スクライブ領域１Ｂから離れる側に後退）していることで、絶縁膜ＩＬ２の側面と絶縁膜ＩＬ１の側面とが整合せずにずれており、それによって段差が形成される場合もあり得る。図３０（第３変形例）の更に他の形態として、スクライブ領域１Ｂにおいて、絶縁膜ＰＡの側面が絶縁膜ＩＬ２の側面よりも後退し、かつ、絶縁膜ＩＬ２の側面が絶縁膜ＩＬ１の側面よりも後退することによって、２段の段差が形成される場合もあり得る。従って、スクライブ領域１Ｂの溝状形状の側面が有する段差（ＤＳ）は、１段の場合だけでなく、複数段の場合もあり得る。
【０１３３】
また、図３０の構造は、例えば、上記図１３の構造を得た後、半導体基板ＳＢの主面上にフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＩＬ２，ＩＬ１をエッチングすることなどにより、得ることができる。この際、スクライブ領域１Ｂにおいて、絶縁膜ＰＡが除去されている領域の幅よりも狭い幅で、絶縁膜ＩＬ２，ＩＬ１がエッチングされるように、フォトレジストパターンの平面形状を設定すればよい。
【０１３４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１３５】
１Ａ  導体装置領域
１Ｂ  スクライブ領域
ＢＥ  裏面電極
ＢＧＴ  テープ
ＣＰ  半導体装置
ＤＧ  ダイヤルゲージ
ＧＥ  ゲート電極
ＧＦ  ゲート絶縁膜
ＧＦ１，ＩＬ１，ＩＬ２，ＰＡ  絶縁膜
ＬＺ１  レーザ光
ＬＺ２，ＬＺ３  反射波
ＮＲ  ｎ＋型半導体領域
ＯＰ  開口部
ＯＰＳ  ソース用開口部
ＯＰＧ  ゲート用開口部
ＰＤＧ  ゲート用パッド
ＰＤＳ  ソース用パッド
ＰＲ  ｐ型半導体領域
ＳＢ  半導体基板
ＳＥ１，ＳＥ２  センサ
ＳＭ  側面
Ｔ１，Ｔ２  厚さ
ＴＲ  溝
Ｗ１，Ｗ２，Ｗ３，Ｗ４  幅
α１  角度
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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