(57)【特許請求の範囲】
【請求項１】
入力データ列を第１判定用データ列とし、当該入力データ列を遅延させた第２判定用データ列と、当該第２判定用データ列よりも遅延させた処理用データ列を得る前処理部と、
前記第１判定用データ列と前記第２判定用データ列を指標として、ＦＩＦＯメモリに入力された前記処理用データ列の当該ＦＩＦＯメモリからの出力を制御する制御部と、
を有する、
ことを特徴とするデータ処理装置。
【請求項２】
請求項１に記載のデータ処理装置において、
前記制御部は、
前記第１判定用データ列と前記第２判定用データ列を比較することにより停止指示を示す判定信号を得る判定部と、
前記判定信号が示す停止指示を解除指示があるまで保持する保持部と、
を備え、
保持された前記停止指示に対応した停止期間中に前記処理用データ列の前記ＦＩＦＯメモリからの出力を停止させる、
ことを特徴とするデータ処理装置。
【請求項３】
請求項２に記載のデータ処理装置において、
前記処理用データ列に含まれるデータに対する各データ処理の終了タイミングをトリガとして前記解除指示を示す解除信号を出力する解除処理部をさらに有する、
ことを特徴とするデータ処理装置。
【請求項４】
請求項３に記載のデータ処理装置において、
前記解除処理部は、複数のデータ処理のうち、頻度の高い各データ処理ほど、終了タイミングから前記解除指示が得られるまでの遅延を小さくした回路構成により、前記解除信号を出力する、
ことを特徴とするデータ処理装置。
【請求項５】
請求項３または４に記載のデータ処理装置において、
前記解除処理部は、複数のＰＥを備えた再構成可能回路内に構成され、４つのデータ処理の終了タイミングに対応した４つのキャリー信号が入力されるＰＥを少なくとも１つ含んだ回路構成を備える、
ことを特徴とするデータ処理装置。
【請求項６】
コンピュータに、
入力データ列を第１判定用データ列とし、当該入力データ列を遅延させた第２判定用データ列と、当該第２判定用データ列よりも遅延させた処理用データ列を得る機能と、
前記第１判定用データ列と前記第２判定用データ列を指標として、ＦＩＦＯメモリに入力された前記処理用データ列の当該ＦＩＦＯメモリからの出力を制御する機能と、
を実現させる、
ことを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置およびプログラムに関する。
【背景技術】
【０００２】
データ処理装置は様々な分野において広く普及しており、特に、画像データを処理対象とする画像処理装置はデータ処理装置の好適な具体例の一つである。従来から、データ処理装置と画像処理装置に係る技術がいくつか提案されている。
【０００３】
例えば、特許文献１には、複数の撮像装置からの画像データを複数のＦＩＦＯで一時的に保持し、撮像装置からの同期信号の到達タイミングに基づき、ＦＩＦＯから所定の順序で画像データを出力させるようにした画像処理装置が記載されている。
【０００４】
また、特許文献２には、動的に回路を再構成するデバイスを備えたデータ処理装置が記載されており、特に、複数のプロセッシングエレメント（ＰＥ）を備えた再構成可能回路が記載されている。なお、特許文献３には、複数のプロセッシングエレメント（ＰＥ）を備えた再構成可能回路の具体例としてＤＲＰ（Dynamic Reconfigurable Processor）が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−６１４３８号公報
【特許文献２】特開２００５−３５３０６１号公報
【特許文献３】特開２０１０−１１７８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載されるＦＩＦＯ（First In, First Out）は、複数データの先入れ先出しを意味している。ＦＩＦＯメモリに入力された複数データは、例えば後段のデータ処理に適したデータ順でＦＩＦＯメモリから出力される。
【０００７】
本発明は、処理用データ列のＦＩＦＯメモリからの出力を制御するにあたり、処理用データ列に先行する判定用データ列を指標とした制御を実現することにある。
【課題を解決するための手段】
【０００８】
請求項１に係る発明は、入力データ列を第１判定用データ列とし、当該入力データ列を遅延させた第２判定用データ列と、当該第２判定用データ列よりも遅延させた処理用データ列を得る前処理部と、前記第１判定用データ列と前記第２判定用データ列を指標として、ＦＩＦＯメモリに入力された前記処理用データ列の当該ＦＩＦＯメモリからの出力を制御する制御部と、を有することを特徴とするデータ処理装置である。
【０００９】
請求項２に係る発明は、請求項１に記載のデータ処理装置において、前記制御部は、前記第１判定用データ列と前記第２判定用データ列を比較することにより停止指示を示す判定信号を得る判定部と、前記判定信号が示す停止指示を解除指示があるまで保持する保持部と、を備え、保持された前記停止指示に対応した停止期間中に前記処理用データ列の前記ＦＩＦＯメモリからの出力を停止させる、ことを特徴とするデータ処理装置である。
【００１０】
請求項３に係る発明は、請求項２に記載のデータ処理装置において、前記処理用データ列に含まれるデータに対する各データ処理の終了タイミングをトリガとして前記解除指示を示す解除信号を出力する解除処理部をさらに有する、ことを特徴とするデータ処理装置である。
【００１１】
請求項４に係る発明は、請求項３に記載のデータ処理装置において、前記解除処理部は、複数のデータ処理のうち、頻度の高い各データ処理ほど、終了タイミングから前記解除指示が得られるまでの遅延を小さくした回路構成により、前記解除信号を出力する、ことを特徴とするデータ処理装置である。
【００１２】
請求項５に係る発明は、請求項３または４に記載のデータ処理装置において、前記解除処理部は、複数のＰＥを備えた再構成可能回路内に構成され、４つのデータ処理の終了タイミングに対応した４つのキャリー信号が入力されるＰＥを少なくとも１つ含んだ回路構成を備える、ことを特徴とするデータ処理装置である。
【００１３】
請求項６に係る発明は、コンピュータに、入力データ列を第１判定用データ列とし、当該入力データ列を遅延させた第２判定用データ列と、当該第２判定用データ列よりも遅延させた処理用データ列を得る機能と、前記第１判定用データ列と前記第２判定用データ列を指標として、ＦＩＦＯメモリに入力された前記処理用データ列の当該ＦＩＦＯメモリからの出力を制御する機能と、を実現させることを特徴とするプログラムである。
【発明の効果】
【００１４】
請求項１に係る発明によれば、処理用データ列のＦＩＦＯメモリからの出力を制御するにあたり、処理用データ列に先行する判定用データ列を指標とした制御が実現される。
【００１５】
請求項２に係る発明によれば、解除指示があるまで停止指示が保持される。
【００１６】
請求項３に係る発明によれば、各データ処理の終了タイミングに応じて停止指示が解除される。
【００１７】
請求項４に係る発明によれば、頻度の高い各データ処理ほど解除指示が早くなる。
【００１８】
請求項５に係る発明によれば、４つのデータ処理の全てを頻度の高いデータ処理として同等に扱う回路構成が実現される。
【００１９】
請求項６に係る発明によれば、処理用データ列のＦＩＦＯメモリからの出力を制御するにあたり、処理用データ列に先行する判定用データ列を指標とした制御を実現するプログラムが提供される。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態として好適なデータ処理装置の全体構成を示す図である。
【図２】データ処理ブロックの内部構成の具体例を示す図である。
【図３】データ処理ブロックによる制御の具体例を示す図である。
【図４】図２のデータ処理ブロックとの比較例を示す図である。
【図５】図４の比較例による制御を示す図である。
【図６】解除処理部の変形例を示す図である。
【図７】再構成可能回路内に構成される解除処理部の具体例を示す図である。
【発明を実施するための形態】
【００２１】
図１は、本発明を実施するための形態として好適なデータ処理装置１００の全体構成を示す図である。図１のデータ処理装置１００は、処理対象となる入力データ列に対してデータ処理を実行し、データ処理後の出力データ列を出力するデータ処理ブロック１０を備えている。
【００２２】
図１のデータ処理装置１００が処理対象とする入力データ列の好適な具体例は画像データ（文字や数字や記号のみのデータを含む）等であり、例えばコンピュータ等の外部の装置から画像データがデータ処理装置１００に送られる。
【００２３】
また、図１のデータ処理装置１００が、画像読み取り機能（スキャン機能）等を備えた画像処理装置内に組み込まれ、画像読み取り機能を介して紙などの媒体から得られた画像データが対象データとされてもよい。さらに、データ処理装置１００による処理後の画像データに対応した画像が紙などの印刷媒体に印刷されてもよいし、処理後の画像データが外部の装置に提供されてもよい。なお、画像処理装置の好適な具体例には、複写機、印刷機、ファクシミリ（ＦＡＸ）などが含まれる。さらに、複写機、印刷機、ファクシミリのうちのいずれか複数の機能を兼ね備えた複合機も画像処理装置の好適な具体例である。
【００２４】
データ処理ブロック１０は、入力データ列に対してデータ処理を実行する。図１に示す具体例において、データ処理ブロック１０は、前処理部２０とＦＩＦＯメモリ３０とデータ処理部４０とＦＩＦＯ制御部５０と解除処理部６０を備えている。
【００２５】
データ処理ブロック１０内の少なくとも一部は、データ処理回路により実現することができる。データ処理回路は、プログラマブルではない固定型の回路構成を実現するデバイス、例えばＡＳＩＣ（Application Specific Integrated Circuit）などにより実現することもできるが、回路構成がプログラマブルな再構成可能回路により実現されることが望ましい。
【００２６】
再構成可能回路は、内部の回路構成を再構成可能（プログラマブル）な回路である。例えば、動的再構成可能プロセッサ（ＤＲＰ：Dynamic Reconfigurable Processor）が、再構成可能回路を実現する好適なデバイスの一つである。もちろん、他のデバイス、例えばＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などのプログラマブル論理回路により再構成可能回路が実現されてもよい。さらに、将来的に登場する動的再構成可能なデバイス（プロセッサ等）を利用して再構成可能回路が実現されてもよい。なお、データ処理ブロック１０内の少なくとも一部を実現するための上述したプロセッサやデバイスはあくまでも一例に過ぎず、他のハードウェアが利用されてもよい。
【００２７】
また、データ処理ブロック１０内の少なくとも一部は、例えば演算機能等を実現するハードウェアとその動作を規定するソフトウェア（制御プログラム等）によって構成され、ハードウェアとソフトウェアとの協働により実現されてもよい。例えば、前処理部２０とデータ処理部４０とＦＩＦＯ制御部５０と解除処理部６０のうちの少なくとも一部の機能がコンピュータにより実現されてもよい。この場合には、後に詳述するそれらの機能に対応したアルゴリズムを実現するプログラムが、例えば、ディスクやメモリなどのコンピュータが読み取り可能な記憶媒体に記憶され、その記憶媒体を介してコンピュータ（データ処理装置１００）に提供される。もちろん、インターネット等の電気通信回線を介して当該プログラムがコンピュータに提供されてもよい。そして、コンピュータが備えるＣＰＵやメモリ等のハードウェア資源と、提供された当該プログラム（ソフトウェア）との協働により、例えばデータ処理ブロック１０内の少なくとも一部の機能が実現される。
【００２８】
図１のデータ処理装置１００の全体構成は以上のとおりである。次に、データ処理装置１００が備えるデータ処理ブロック１０について説明する。なお、図１に示した構成（符号を付した各部）については、以下の説明において図１の符号を利用する。
【００２９】
図２は、データ処理ブロック１０の内部構成の具体例を示す図である。図２に示す具体例において、データ処理ブロック１０は、前処理部２０とＦＩＦＯメモリ３０とデータ処理部４０とＦＩＦＯ制御部５０と解除処理部６０に加えて処理選択部４２を備えている。
【００３０】
入力データ列は、１列に並んだ複数のデータ要素で構成される。例えば、複数の画素データの列で構成される画像データが入力データ列の好適な具体例である。データ処理ブロック１０に入力された入力データ列は、まず、前処理部２０により処理される。
【００３１】
前処理部２０は、入力データ列を第１判定用データ列とし、さらに、入力データ列を遅延させた第２判定用データ列と、第２判定用データ列よりも遅延させた処理用データ列を生成する。
【００３２】
例えば、前処理部２０は、入力データ列を遅延させずにそのまま第１判定用データ列とする。また、前処理部２０は、１つのデータ要素に対応した１遅延量だけ、例えば１つの画素に対応した１クロック（ＣＬＫ）だけ、入力データ列を遅延処理することにより第２判定用データ列を得る。さらに、前処理部２０は、２つのデータ要素に対応した２遅延量だけ、例えば２つの画素に対応した２クロック（ＣＬＫ）だけ、入力データ列を遅延処理することにより処理用データ列を得る。前処理部２０により生成された第１判定用データ列と第２判定用データ列と処理用データ列は、ＦＩＦＯメモリ３０に入力される。
【００３３】
ＦＩＦＯ（First In, First Out）メモリ３０は、入力されたデータ列を一時的に記憶する記憶デバイスである。ＦＩＦＯメモリ３０に入力されたデータ列を構成する複数のデータ要素は入力された順に出力（先入れ先出し）される。図２の具体例では、第１判定用データ列と第２判定用データ列と処理用データ列の各々が先入れ先出しされる。
【００３４】
ＦＩＦＯメモリ３０から出力された処理用データ列は、処理選択部４２を経由してデータ処理部４０に送られる。データ処理部４０は、処理用データ列を構成する複数のデータ要素に対してデータ処理を実行する。データ処理部４０は、例えば、処理用データ列を構成する複数の画素データに対して、各画素データに応じた画像処理を実行する。各画素データに応じた画像処理は、処理選択部４２により選択される。
【００３５】
図２に示す具体例において、データ処理部４０は、画像処理Ａを実行する処理回路Ａと画像処理Ｂを実行する処理回路Ｂを備えている。処理選択部４２は、ＦＩＦＯメモリ３０から次々に出力される処理用データ列内の各画素データについて、画像処理Ａを必要とする各画素データをデータ処理部４０の処理回路Ａへ出力し、画像処理Ｂを必要とする各画素データをデータ処理部４０の処理回路Ｂへ出力する。
【００３６】
なお、データ処理部４０と処理選択部４２は、例えば、動的再構成可能プロセッサ（ＤＲＰ：Dynamic Reconfigurable Processor）などの再構成可能回路により実現することができる。例えば、データ処理部４０内の回路構成と処理選択部４２内の回路構成の少なくとも一部が、再構成可能回路の複数のプロセッシングエレメント（ＰＥ）により構成される。
【００３７】
データ処理部４０においてデータ処理された複数のデータ要素は、ＴＳＥＬ（トークンセレクト）に送られる。ＴＳＥＬ（トークンセレクト）は、データ処理部４０から出力されるデータ処理後のデータ要素を次々に出力データ列として出力する。図２の具体例において、ＴＳＥＬは、例えばデータ処理部４０の処理回路Ａから画素データが得られた場合に、処理回路Ａから得られた画素データを出力データ列として出力し、データ処理部４０の処理回路Ｂから画素データが得られた場合に、処理回路Ｂから得られた画素データを出力データ列として出力する。
【００３８】
なお、処理用データ列内には、画像処理されない（画像処理を必要としない）画素データが含まれていてもよい。画像処理されない画素データは、例えば、処理選択部４２から直接的にＴＳＥＬに送られてもよいし、処理選択部４２からデータ処理部４０内の画像処理を行わない経路を経てＴＳＥＬに送られてもよい。
【００３９】
ＦＩＦＯ制御部５０は、第１判定用データ列と第２判定用データ列に基づいて、処理用データ列のＦＩＦＯメモリ３０からの出力を制御する。図２に示す具体例において、ＦＩＦＯ制御部５０は、判定部１とＳＥＬと判定部２を備えている。
【００４０】
判定部１は、ＦＩＦＯメモリ３０から出力される第１判定用データ列と第２判定用データ列を比較することにより、データ列内におけるデータ要素の連続性を判定し、その判定結果に応じて、停止指示を示す判定信号を出力する。ＳＥＬは、判定部１から出力される判定信号が示す停止指示を解除指示があるまで保持する保持部として機能する。そして、判定部２は、ＳＥＬからの出力に応じてＦＩＦＯ停止信号を出力する。
【００４１】
解除処理部６０は、処理用データ列に含まれるデータ要素に対する各データ処理の終了タイミングをトリガとして解除指示を示す停止解除信号を出力する。各データ処理の終了タイミングを示す処理終了信号は、データ処理部４０から出力される。例えば、図２の具体例において、処理回路Ａによる画素データに対する画像処理が終了すると、データ処理部４０から処理終了信号Ａ２が出力され、処理回路Ｂによる画素データに対する画像処理が終了すると、データ処理部４０から処理終了信号Ｂ２が出力される。
【００４２】
図３は、データ処理ブロック１０による制御の具体例を示す図である。図３には、図２に示すデータ処理ブロック１０内の各部において処理されるデータのタイミングチャートが示されている。
【００４３】
図３に示す具体例において、前処理部２０に入力される入力データ列は、複数の画素（画素１，２，３，・・・）に対応した複数の画素データで構成される。そして、入力データ列を構成する複数の画素データのうち、画素３の画素データのみが画像処理の対象とされる。つまり、画素３以外の画素データは画像処理されない。
【００４４】
前処理部２０は、入力データ列を第１判定用データ列とし、入力データ列を１画素分の１ＣＬＫだけ遅延させた第２判定用データ列と、入力データ列を２画素分の２ＣＬＫだけ遅延させた処理用データ列を生成する。前処理部２０において得られた第１判定用データ列と第２判定用データ列と処理用データ列は、ＦＩＦＯメモリ３０に入力される。
【００４５】
したがって、ＦＩＦＯメモリ３０から出力される第２判定用データ列は、第１判定用データ列よりも１画素分（１ＣＬＫ）遅れて出力され、ＦＩＦＯメモリ３０から出力される処理用データ列は、第１判定用データ列よりも２画素分（２ＣＬＫ）遅れて出力される。
【００４６】
ＦＩＦＯ制御部５０の判定部１は、ＦＩＦＯメモリ３０から出力される第１判定用データ列と第２判定用データ列を比較し、データ列内における画素の連続性を判定する。図３に示す具体例において、画素１と画素２は共に画像処理を必要としない画素であるため、画素１と画素２は連続であると判定される。判定部１は、第２判定用データ列の画素１と第１判定用データ列の画素２を比較し、これらの画素が連続であると判定する。画素が連続である場合、判定部１は低レベル（Ｌ）の判定信号を出力する。
【００４７】
また、図３に示す具体例において、画素３は画像処理を必要とする画素であるため、画素２と画素３は不連続であると判定される。判定部１は、第２判定用データ列の画素２と第１判定用データ列の画素３を比較し、これらの画素が不連続であると判定する。画素が不連続である場合、判定部１は高レベル（Ｈ）の判定信号を出力する。
【００４８】
なお、図３に示す具体例において、画素４は画像処理を必要としない画素であるため、画素３と画素４も不連続であると判定され、判定部１から出力される判定信号が高レベル（Ｈ）に維持される。その後、画素４と画素５は共に画像処理を必要としない画素であるため、画素４と画素５は連続であると判定され、判定部１から出力される判定信号が低レベル（Ｌ）に戻される。
【００４９】
ＦＩＦＯ制御部５０のＳＥＬは、判定部１から出力される判定信号が示す停止指示を解除指示があるまで保持する判定保持部として機能する。図３に示す具体例において、画素２と画素３が不連続であるとする判定部１からの出力（判定信号）が高レベル（Ｈ）に保持され、１ＣＬＫ後にＳＥＬから出力される。
【００５０】
ＦＩＦＯ制御部５０の判定部２は、ＳＥＬからの出力に応じてＦＩＦＯ停止信号を出力する。図３に示す具体例では、ＳＥＬからの出力が高レベル（Ｈ）となった１ＣＬＫ後にＦＩＦＯ停止信号が高レベル（Ｈ）となる。判定部２から出力されるＦＩＦＯ停止信号が高レベル（Ｈ）になると、ＦＩＦＯメモリ３０からの出力が停止される。つまり、図３に示す具体例において、処理用データ列のＦＩＦＯメモリ３０からの出力は、画素３の画素データを出力した直後に停止される。
【００５１】
解除処理部６０は、処理用データ列に含まれるデータ要素に対する各データ処理の終了タイミングをトリガとして解除指示を示す停止解除信号を出力する。図３に示す具体例では、処理用データ列の画素３に対する画像処理の終了タイミングを示す処理終了信号がデータ処理部４０（図２）から出力される。解除処理部６０は、画素３に関する処理終了信号に応じて、停止解除信号を高レベル（Ｈ）とすることにより解除指示を出力する。
【００５２】
解除指示を示す停止解除信号が出力されると判定部１と判定部２が共にリセットされ、判定部１と判定部２の出力が共に低レベル（Ｌ）となる。これにより、ＦＩＦＯ停止信号が低レベル（Ｌ）となり、ＦＩＦＯメモリ３０からの出力が再開される。つまり、図３に示す具体例において、処理用データ列のＦＩＦＯメモリ３０からの出力が、画素４の画素データから再開される。
【００５３】
図３に示す具体例では、つまり図２のデータ処理ブロック１０によれば、処理用データ列の画素３に対する画像処理が終了するまでＦＩＦＯメモリ３０からの処理用データ列の出力が停止される。そのため、例えば、画素３に対する画像処理の最中にＦＩＦＯメモリ３０から画素４が出力されてしまい、画素３よりも先に画素４が出力データ列として出力されるデータの追い抜きが発生しない。
【００５４】
図４は、図２のデータ処理ブロック１０との比較例を示す図である。図４の比較例において、入力データ列は、遅延処理を施されずにそのままＦＩＦＯメモリ３２に入力され、ＦＩＦＯメモリ３２から処理用データ列として出力される。ＦＩＦＯメモリ３２から出力された処理用データ列は、処理選択部４２を経由してデータ処理部４０に送られる。
【００５５】
図４の比較例におけるデータ処理部４０と処理選択部４２は、図２の具体例におけるそれら各部と同じである。つまり、図４においても、データ処理部４０は、処理用データ列を構成する複数のデータ要素に対してデータ処理を実行する。データ処理部４０は、例えば、処理用データ列を構成する複数の画素データに対して、各画素データに応じた画像処理を実行する。各画素データに応じた画像処理は、処理選択部４２により選択される。そして、ＴＳＥＬ（トークンセレクト）は、データ処理部４０から出力されるデータ処理後の画素データを次々に出力データ列として出力する。
【００５６】
図４の比較例における判定部は、ＦＩＦＯメモリ３２から出力される処理用データ列と遅延処理（delay）された処理用データ列を比較することにより、処理用データ列内における画素の連続性を判定し、その判定結果に応じて、停止指示を示すＦＩＦＯ停止信号を出力する。
【００５７】
解除処理部６０は、処理用データ列に含まれる画素データに対する各データ処理の終了タイミングをトリガとして停止解除信号を出力する。各データ処理の終了タイミングを示す処理終了信号は、データ処理部４０から出力される。
【００５８】
図５は、図４の比較例による制御を示す図である。図５には、図４のＦＩＦＯメモリ３２から出力される処理用データ列と、判定部から出力されるＦＩＦＯ停止信号が図示されている。
【００５９】
処理用データ列は図３の具体例と同じである。つまり、図５に示す比較例においても、処理用データ列は、複数の画素（画素１，２，３，・・・）に対応した複数の画素データで構成される。そして、処理用データ列を構成する複数の画素データのうち、画素３の画素データのみが画像処理の対象とされる。つまり、画素３以外の画素データは画像処理されない。
【００６０】
判定部は、ＦＩＦＯメモリ３２から出力される処理用データ列内における画素の連続性を判定し、その判定結果に応じて、停止指示を示すＦＩＦＯ停止信号を出力する。
【００６１】
図５に示す比較例において、画素１と画素２は共に画像処理を必要としない画素であるため、画素１と画素２は連続であると判定される。画素が連続である場合、判定部は低レベル（Ｌ）のＦＩＦＯ停止信号を出力する。また、図５に示す比較例において、画素３は画像処理を必要とする画素であるため、画素２と画素３は不連続であると判定される。画素が不連続である場合、判定部は高レベル（Ｈ）のＦＩＦＯ停止信号を出力する。
【００６２】
判定部から出力されるＦＩＦＯ停止信号が高レベル（Ｈ）になると、ＦＩＦＯメモリ３２からの出力が停止される。ところが、図５（図４）に示す比較例では、ＦＩＦＯメモリ３２から処理用データの画素３が出力されてから、ＦＩＦＯ停止信号が高レベル（Ｈ）に変更されるため、ＦＩＦＯメモリ３２の出力が停止される前に、処理用データ列の画素３の次の画素４も出力されてしまう。
【００６３】
したがって、図５（図４）に示す比較例では、処理用データ列の画素３に対する画像処理の最中にＦＩＦＯメモリ３２から画素４が出力されてしまい、画素３よりも先に画素４が出力データ列として出力されるデータの追い抜きが発生する場合がある。これに対し、既に説明した図３（図２）に示す具体例では追い抜きが発生しない。次に、図２に示した解除処理部６０の変形例について説明する。
【００６４】
図６は、解除処理部６０の変形例を示す図である。図６には、４つの画像処理の処理終了信号Ａ，Ｂ，Ｃ，Ｄから停止解除信号Ｏを出力する解除処理部６０の具体例が図示されている。
【００６５】
図６（Ａ）には、バランスツリー構成の解除処理部６０が図示されている。バランスツリー構成では、４つの処理終了信号Ａ，Ｂ，Ｃ，Ｄの全てが２段のＯＲ回路を経て停止解除信号Ｏに反映される。したがって、４つの処理終了信号Ａ，Ｂ，Ｃ，Ｄの全てが均等な遅延で停止解除信号Ｏに反映される。
【００６６】
一方、図６（Ｂ）には、アンバランスツリー構成の解除処理部６０が図示されている。図６（Ｂ）のアンバランスツリー構成では、処理終了信号Ａが１段のＯＲ回路を経て停止解除信号Ｏに反映され、処理終了信号Ｂが２段のＯＲ回路を経て停止解除信号Ｏに反映され、処理終了信号Ｃ，Ｄが３段のＯＲ回路を経て停止解除信号Ｏに反映される。つまり、４つの処理終了信号Ａ，Ｂ，Ｃ，Ｄのうち、処理終了信号Ａが最も速く（遅延が小さく）停止解除信号Ｏに反映される。
【００６７】
したがって、例えば、画像処理に先だって予めテストチャート等を利用して複数の画像処理の採用頻度を確認しておき、最も頻度の高い画像処理の処理終了信号の遅延を小さくするアンバランスツリー構成の解除処理部６０とすることにより、例えば図６（Ｂ）の処理終了信号Ａとすることにより、停止解除信号の速度が高まり、処理用データ列のＦＩＦＯメモリ３０からの出力が高速化される。
【００６８】
図７は、再構成可能回路内に構成される解除処理部６０の具体例を示す図である。再構成可能回路は、例えば動的再構成可能プロセッサ（ＤＲＰ）は、格子状に配列された多数（例えば数百〜千個程度）のＰＥ（プロセッシングエレメント）を備えている。そして、それら多数のＰＥの配置（利用するＰＥの選択）やＰＥ間の配線を決定すること、つまりＰＥの配置配線（フィッティング）により、目的とする回路構成、例えば解除処理部６０の回路構成が実現される。
【００６９】
図７には、４つの画像処理の処理終了信号Ａ，Ｂ，Ｃ，Ｄから停止解除信号Ｏを出力する解除処理部６０の具体例が図示されている。図７には、各ＰＥが備えるキャリー信号を利用して解除処理部６０の回路構成を実現する具体例が図示されている。
【００７０】
図７において、処理終了信号Ｃ，Ｄは、ＰＥ（１）の２つの入力キャリー信号として入力される。そして、処理終了信号Ｃ，Ｄは、ＰＥ（１）から出力されてＰＥ（２）の２つの入力キャリー信号として入力され、さらに、ＰＥ（２）から出力されてＰＥ（３）の２つの入力キャリー信号として入力される。ＰＥ（３）には、処理終了信号Ａ，Ｂも２つの入力キャリー信号として入力される。つまり、ＰＥ（３）には、４つの入力キャリー信号として４つの処理終了信号Ａ，Ｂ，Ｃ，Ｄが入力される。
【００７１】
図７に示す回路構成によれば、つまり、ＰＥの４入力キャリー演算処理を利用した回路構成によれば、例えば動的再構成可能プロセッサ（ＤＲＰ）の高速処理性能を最大限に活かしつつ、４つの処理終了信号Ａ，Ｂ，Ｃ，Ｄの全てを実質的に均等な遅延で停止解除信号Ｏに反映させる回路構成が実現される。
【００７２】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。本発明は、その本質を逸脱しない範囲で各種の変形形態を包含する。
【符号の説明】
【００７３】
１０  データ処理ブロック、２０  前処理部、３０  ＦＩＦＯメモリ、４０  データ処理部、５０  ＦＩＦＯ制御部、６０  解除処理部、１００  データ処理装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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