(57)【特許請求の範囲】
【請求項１】
複数の電圧ブースト回路を含み、
各々の電圧ブースト回路は、
アレイ供給電圧と第２供給電圧との中で１つを選択するように構成された電源−ゲータと、
前記第２供給電圧を部分的に生成するように構成された分配されたブーストキャパシタと、
前記電源−ゲータによって選択されたように、前記アレイ供給電圧又は前記第２供給電圧の中の１つに基づいて電気的信号を生成するように構成されたドライバと、を含み、
前記第２供給電圧は、前記アレイ供給電圧より大きく、前記分配されたブーストキャパシタは、ブースティングネットワークの上に物理的に配置し、ブースティングネットワーク制御信号は、実質的にクロック信号に応じて伝送され、
各々の電圧ブースト回路に対して、前記ブースティングネットワーク制御信号と前記クロック信号とは、実質的に同調されるように伝送される装置。
【請求項２】
各々の電圧ブースト回路は、ワードラインのドライバ回路に集積される請求項１に記載の装置。
【請求項３】
各々の電圧ブースト回路は、前記各々の電源−ゲータがドライバから前記アレイ供給電圧を分離させるように構成された個別のブーストデコーダ回路を含む請求項１に記載の装置。
【請求項４】
前記複数の電圧ブースト回路は、前記電圧ブースト回路の第１の一部分をイネーブルし、前記電圧ブースト回路の第２の一部分をディスエーブルする請求項３に記載の装置。
【請求項５】
前記電圧ブースト回路の前記第２の一部分の前記電源−ゲータは、電流漏れが実質的に発生されないようにする請求項４に記載の装置。
【請求項６】
前記複数の電圧ブースト回路は、実質的に同一のブースト期間を含む請求項１に記載の装置。
【請求項７】
前記電源−ゲータは、前記分配されたブーストキャパシタと物理的に同一位置に配置される分配された電源−ゲータを含む請求項１に記載の装置。
【請求項８】
各々のメモリセルが各々のワードラインによってアクセスされる複数のメモリセルと、
各々のワードラインドライバが第１電圧又は第２電圧の中の１つでワードライン信号を生成するように構成された複数のワードラインドライバと、
前記第１電圧から前記第２電圧の一部を部分的に生成するように構成された分配されたブーストネットワークと、
前記分配されたブーストネットワークの複数のブーストキャパシタの各々に伝送されるクロック信号と、
前記ブーストキャパシタの各々に伝送されるブースティングネットワーク制御信号と、を含み、
前記第２電圧は、前記第１電圧より大きく、前記分配されたブーストネットワークは、前記複数のワードラインドライバの中で物理的に分配され、
各々のブーストキャパシタに対して、前記ブースティングネットワーク制御信号及び前記クロック信号が実質的に同調されるように前記クロック信号と前記ブースティングネットワーク制御信号とが伝送されるシステム。
【請求項９】
前記第１電圧と前記第２電圧との内の一方を選択するように構成された分配された電源−ゲータのネットワークをさらに含み、
前記分配された電源−ゲータのネットワークは、前記複数のワードラインドライバの間に物理的に分配され、
前記分配されたブーストネットワークは、複数のブーストキャパシタを含む請求項８に記載のシステム。
【請求項１０】
前記各々のワードラインドライバは、前記分配されたブーストネットワークの各々のブーストキャパシタと物理的に集積される請求項８に記載のシステム。
【請求項１１】
前記複数のワードラインドライバは、ワードラインドライバのブロック内に配列され、各々のブロックは、前記複数のワードラインドライバの一部分を含み、
前記分配されたブーストネットワークは、ブーストキャパシタのブロック内に配列され、ブーストキャパシタの各々のブロックは、ワードラインドライバの各々のブロックの少なくとも１つと関連付けられ、ワードラインドライバの各々のブロックと同一位置に配置される請求項８に記載のシステム。
【請求項１２】
前記分配されたブーストネットワークは、複数のブースティング回路を含み、前記ブースティング回路は、各々のワードラインに各々関連付けられ、
前記各々のブースティング回路は、
非ブーストモードで、前記各々のワードラインに前記第１電圧を供給し、
ブーストモードで、シャットオフし、前記各々のワードラインへの前記第１電圧の供給を遮断するように構成された電源−ゲータと、
超過電荷を格納するように構成されたブーストキャパシタと、
前記非ブーストモードと前記ブーストモードから前記電源−ゲータをスイッチングするように構成されたブーストデコード回路と、を含み、
前記ブーストモードの間に、各々のワードラインへの電圧の供給が、前記ワードラインに連結されたキャパシタと前記ブーストキャパシタとの間のキャパシティブカップリングによってブーストされる請求項８に記載のシステム。
【請求項１３】
各々のブースティング回路が、前記関連付けられたワードラインと同一位置に配置されるように、複数のブースティング回路が前記システムを通じて物理的に分配される請求項１２に記載のシステム。
【請求項１４】
前記分配されたブーストネットワークは、前記ブースティング回路の第１の一部分をイネーブルし、前記ブースティング回路の第２の一部分をディスエーブルする請求項１２に記載のシステム。
【請求項１５】
前記ブースティング回路の前記第２の一部分の前記電源−ゲータは、電流漏れが実質的に発生されないようにする請求項１４に記載のシステム。
【請求項１６】
データを格納するように構成された複数のメモリセルと、
各々のメモリセルアクセスドライバが第１電圧又は第２電圧の中のいずれか１つでアクセス信号を生成するように構成された複数のメモリセルアクセスドライバと、
前記第１電圧を前記第２電圧にブースティングし、前記複数のメモリセルアクセスドライバの中で物理的に分配されたブースティング手段と、を含み、
前記第２電圧は、前記第１電圧より高く、クロック信号及びブースティング制御信号は、前記ブースティング手段に伝送され、
前記ブースティング手段は、各々のブースティングサブ手段が各々のメモリセルアクセスドライバに関連付けられる複数のブースティングサブ手段を含み、
前記クロック信号は、前記ブースティングサブ手段の各々に伝送され、
前記ブースティング制御信号は、前記ブースティングサブ手段の各々に伝送されるブースティング制御信号であり、
前記クロック信号と前記ブースティング制御信号とは、各々のブースティングサブ手段において、前記ブースティング制御信号とクロック信号とが実質的に同調されたように伝送される装置。
【請求項１７】
前記ブースティング手段は、各々のメモリセルアクセスドライバに各々関連付けられた複数のブースティング回路を含み、
前記各々の複数のブースティング回路は、
第１モードで、前記各々のメモリセルアクセスドライバに前記第１電圧を供給し、
第２モードで、前記各々のメモリセルアクセスドライバへの前記第１電圧の供給を中止するように構成されたスイッチング手段と、
超過電荷を格納するように構成された追加充電手段と、
前記スイッチング手段が前記第１モード又は前記第２モードに動作するか否かを制御するように構成されたためのイネーブル手段と、
前記第２モードの間に、各々のメモリセルアクセスドライバへの電圧供給が前記追加充電手段とワードラインに連結されたキャパシタとの間のキャパシティブカップリングによって、ブーストされる請求項１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御に係り、特に電源供給電圧をブースティングするための分配キャパシティブ遅延追跡ブーストの支援回路に関する。
【背景技術】
【０００２】
ブースティングコンバータ、ブースティング回路、又はステップ−アップコンバータは、通常、入力電圧より大きい出力電圧を含む直流（ＤＣ：Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）対直流（ＤＣ  ｔｏ  ＤＣ）のコンバータである。しばしばブースティング回路は、少なくとも２つの半導体（ダイオード及びトランジスタ）及び少なくとも１つのエネルギストレージエレメント、キャパシタ、インダクタ、又はそれらの組合わせによって、２つを含む交換方式の電源供給装置（ＳＭＰＳ：Ｓｗｉｔｃｈｅｄ−Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）に分類される。キャパシタ（時々、インダクタとの組合わせ）で作られたフィルタは、出力電圧リップル（ｏｕｔｐｕｔ  ｖｏｌｔａｇｅ  ｒｉｐｐｌｅ）を減少させるためにコンバータの出力に一般的に追加される。
【０００３】
ブースト回路は、しばしば通常の電源供給がされ低電圧動作で使用されている回路中の特定回路の電圧を一時的にブースティングすることによって性能利益を得るためにしばしば使用される。このようなタイプのブースティング回路は、メモリアレイで特に有用である。例えば、読出し動作の間、利用可能な供給電圧より高い読出しワードラインのブースティングは、出力時間のため、改善されたクロックを実現する。書込み動作を含む他の例では、利用可能な供給電圧より高い書込みワードラインの電圧ブースティングは、ビットセルのより優れた書込み能力を実現する。メモリ回路（又は少なくともそのワードライン）の電圧は一時的にブースティングされるが、メモリ回路は、ノーマル動作中は、減少されるか、或いは低電圧で動作することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電源供給電圧をブースティングするための分配キャパシティブ遅延追跡ブーストの支援回路を提供することにある。
本発明の他の目的は、ランプドスイッチでの電流漏洩を防止できる分配キャパシティブ遅延追跡ブーストの支援回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による装置は、複数の電圧ブースティング回路を含み、各電圧ブースティング回路は、アレイ供給電圧と第２供給電圧との間で選択するように構成され、前記第２供給電圧は、前記アレイ供給電圧より大きい電圧ゲータと、第２供給電圧を部分的に生成する分配されたブーストキャパシタと、前記電源ゲータによって選択された前記アレイ供給電圧又は前記第２供給電圧の中の１つに基づいて電気的信号を生成するドライバと、を備え、前記分配されたブーストキャパシタは、ブースティングネットワーク全体に物理的に配置される。
【０００６】
この実施形態において、前記ブースティングネットワークは、クロック信号に従って伝送されるブースティングネットワークの制御信号を含み、各電圧ブースティング回路において、前記ブースティングネットワークの制御信号とクロック信号とは、実質的に同調される。
この実施形態において、各電圧ブースティング回路は、ワードラインのドライバ回路に集積される。
この実施形態において、各電圧ブースティング回路は、各電源ゲータによってドライバからアレイ供給電圧を分離させる、個別のブーストデコーダ回路を含む。
【０００７】
この実施形態において、前記複数の電圧ブースティング回路は、前記電圧ブースティング回路の第１の一部分をイネーブルし、前記電圧ブースティング回路の第２の一部分をディスエーブルする。
この実施形態において、前記電圧ブースティング回路の前記第２の一部分の前記電源ゲータは、実質的に漏れ電流を発生させない。
この実施形態において、前記複数の電圧ブースティング回路は、略同一の電圧のブースト期間を含む。
この実施形態において、前記電源ゲータは、前記分配されたブーストキャパシタと物理的に同一位置に配置される分配された電源ゲータを含む。
【０００８】
本発明によるシステムは、各ワードラインによってアクセスされるメモリセルを含む複数のメモリセルと、第１電圧又は第２電圧の内の１つでワードライン信号を生成するワードラインドライバを含み、前記第２電圧は、前記第１電圧より高い複数のワードラインドライバと、前記第１電圧から前記第２電圧の一部を生成し、前記複数のワードラインドライバの中で物理的に分配される分配されたブーストネットワークと、を含む。
【０００９】
この実施形態において、前記システムは、前記第１電圧と前記第２電圧との内の一方を選択するよう構成された分配された電源ゲータのネットワークをさらに含み、前記分配された電源ゲータのネットワークは、前記複数のワードラインドライバの間に物理的に分配され、前記分配されたブーストネットワークは、複数のブーストキャパシタを含む。
この実施形態において、前記システムは、分配されたブーストネットワークの複数のブーストキャパシタの各々に伝送されるクロック信号と、前記各ブーストキャパシタに伝送されるブースティングネットワークの制御信号と、をさらに含み、前記クロック信号と前記ブースティングネットワークの制御信号とは、各ブーストキャパシタに対して、ブースティングネットワークの制御信号及びクロック信号が実質的に同調されたように伝送される。
【００１０】
この実施形態において、前記各ワードラインドライバは、分配されたブーストネットワークの各ブーストキャパシタに物理的に集積される。
この実施形態において、前記複数のワードラインドライバは、ワードラインドライバのブロックに配列され、各ブロックは、複数のワードラインドライバの一部分を含み、前記分配されたブーストネットワークは、ブーストキャパシタのブロックに配列され、ブーストキャパシタの各ブロックは、ワードラインドライバの各ブロックの少なくとも１つと関連付けられ、ワードラインドライバの各ブロックと同一の場所に配置される。
【００１１】
この実施形態において、前記分散されたブーストネットワークは、複数のブースティング回路を含み、前記ブースティング回路は、各ワードラインに各々関連付けられ、前記各ブースティング回路は、非ブーストモードで、各ワードラインに第１の電圧を供給し、ブーストモードで、シャットオフし、各ワードラインへの前記第１電圧の供給を遮断する電源ゲータと、過多電荷を格納するためのブーストキャパシタと、前記非ブーストモードと前記ブーストモードから前記電源ゲータをスイッチングするためのブーストデコード回路と、を含み、ブーストモードの間、各ワードラインへの電圧の供給は、前記ブーストキャパシタと前記ワードラインに連結されたキャパシタとの間のキャパシティブカップリングによってブーストされる。
【００１２】
この実施形態において、前記複数のブースティング回路は、各ブースティング回路が関連付けられたワードラインと同一の場所に配置されるよう、前記システムを通じて物理的に分配される。
この実施形態において、前記分配されたブーストネットワークは、前記ブースティング回路の第１の一部分をイネーブルし、前記ブースティング回路の第２の一部分をディスエーブルする。
この実施形態において、前記ブースティング回路の前記第２の一部分の電源ゲータは、実質的に漏れ電流を発生させない。
【００１３】
本発明による装置は、データを格納するための複数のメモリセルと、第１電圧又は第２電圧の内のいずれかでアクセス信号を生成する各メモリセルアクセスドライバを含み、前記第２電圧は、前記第１電圧より高い複数のメモリセルアクセスドライバと、前記第１電圧を前記第２電圧にブースティングし、前記複数のメモリセルアクセスドライバの中に物理的に分配されたブースティングの手段と、を含む。
【００１４】
この実施形態において、前記ブースティングの手段は、各メモリセルアクセスドライバに各々関連付けられた複数のブースティング回路を含み、前記複数のブースティング回路の各々は、第１モードで、前記各メモリセルアクセスドライバに前記第１電圧を供給し、第２モードで、前記各メモリセルアクセスドライバへの前記第１電圧の供給を中止するスイッチング手段と、過多電荷を格納するための追加的な充電手段と、前記スイッチング手段が前記第１モード又は前記第２モードで動作するか否かを制御するためのイネーブル手段と、を含み、前記第２モードの間、前記追加充電手段と前記ワードラインに連結されたキャパシタとの間のキャパシティブカップリングによって、各メモリセルアクセスドライ
【００１５】
バへの電圧の供給はブーストされる。
この実施形態において、前記ブースティング手段は、複数のブースティング手段を含み、各ブースティング手段は、各メモリセルアクセスドライバと関連付けられ、前記装置は、前記ブースティング手段の各々に伝達されるクロック信号と、前記ブースティング手段の各々に伝達されるブースティング制御信号と、をさらに含み、前記クロック信号と前記ブースティング制御信号とは、各ブースティング手段において、前記ブースティング制御信号とクロック信号とが実質的に同調されたように伝送される。
【発明の効果】
【００１６】
本発明による分配キャパシティブ遅延追跡ブーストの支援回路は、電圧差を有する２つの電圧を出力する電圧ブースティング回路に分配して配置することによって電源供給電圧をブースティングすることができ、ランプドスイッチでの電流漏洩を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明によるシステムの例示的な実施形態の回路図。
【図２】本発明によるシステムの例示的な実施形態を示したタイミング図。
【図３Ａ】先行技術によるシステムの例示的な実施形態を示した図。
【図３Ｂ】本発明によるシステムの例示的な実施形態を示した図。
【図４】本発明の原理による形態を有する装置を含めることができる情報プロセシングシステムを概略的に示した図。
【発明を実施するための形態】
【００１８】
多様な例示的な実施形態は、一部の例示的な実施形態が図示された添付図面を参照してより詳細に以下で説明する。しかしながら、本発明は、多くの他の形態に具現することができ、ここに説明された例示的な実施形態に限定されることと解釈されるべきではない。このような例示的な実施形態は、本明細書が徹底で完全なものであり、当該技術分野で熟練された技術者に記載された本発明の主題の範囲を完全に伝達するものであるよう、提供される。図面中、レイヤ及び領域のサイズおよび相対的なサイズは、明確にするために誇張された。
【００１９】
エレメント又はレイヤが他のエレメント又はレイヤに“上に”、“接続される”、“連結される”ことが示される時、他のエレメント又はレイヤの上に直接置かれるか、または接続されるか、或いは連結されることができ、或いは、介在するエレメント又はレイヤが存在してもよい。これと反対に、エレメントが、他のエレメント又はレイヤに“直接上に”、“直接的に接続された”、又は“直接的に連結された”ことが示される時、介在するエレメント又はレイヤは存在しない。同一の参照番号は、完全に同一であるエレメントを示す。ここに使用されたように、用語“及び／又は”は、１つ以上の関連付けられてリストされたアイテムの任意の及びすべての組合を含む。
【００２０】
第１、第２、第３等の用語を多様なエレメント、コンポーネント、領域、レイヤ、及び／又はセクションを記述するためにここで使用するが、このようなエレメント、コンポーネント、領域、レイヤ、及び／又はセクションは、このような用語によって制限されないことと理解される。このような用語は、他のエレメント、コンポーネント、領域、レイヤ、又はセクションから１つのエレメント、コンポーネント、領域、レイヤ、又はセクションを区分するためだけに使用される。したがって、後述の第１エレメント、コンポーネント、領域、レイヤ、又はセクションは、本発明で教示することから逸脱せずに、第２エレメント、コンポーネント、領域、レイヤ、又はセクションと称することができる。
【００２１】
“真下に（ｂｅｎｅａｔｈ）”、“下に（ｂｅｌｏｗ）”、“下部（ｌｏｗｅｒ）”、“上に（ａｂｏｖｅ）”、“上部（ｕｐｐｅｒ）”等のような空間的に相対的な用語は、図面内で図示されたような、他のエレメント又は特徴と１つのエレメント又は特徴との関係を記述するために、便宜的にここで使用される。
空間的に相対的な用語は、図面に図示された方向に加えて使用又は動作中の装置の様々な方向に拡張されることを意図したものと理解される。例えば、図面内の装置が回転すれば、他のエレメント又は特徴の“下に”、“真下に”として記載されたエレメントは、他のエレメント又は特徴の“上の”方向となる。したがって、例示的な用語“下に”は、上又は下の両方向に拡張されることができる。装置は、他の方向に向けることができ（９０°又は他の方向に回転される）、ここで使用された空間的に相対的な記述語（ｄｅｓｃｒｉｐｔｏｒ）は、それに従って解釈することができる。
【００２２】
ここで使用された専門用語（ｔｅｒｍｉｎｏｌｏｇｙ）は、特定の実施形態のみを説明することを目的とし、本発明を制限することを意図するものではない。ここで使用されたように、単数表現は、文脈で明らかに異なる指示がない限り、複数形も含むことと意図される。“含んでいる”又は／及び“含む”等の用語は、詳細な説明で使用される時、述べられた特徴、整数、ステップ、動作、エレメント、及び／又はコンポーネントの存在を明示するが、１つ以上の他の特徴、整数、ステップ、動作、エレメント、コンポーネント、及び／又はそれらのグループの存在又は追加を排除しないものとしてさらに理解される。
【００２３】
例示的な実施形態は、理想化された例示的な実施形態（及び中間構造）の概略的な図面である断面図を参照してここに記述される。例えば、製造技法及び／又は許容誤差の結果として生じる図面の形状からの変化が予測される。したがって、例示的な実施形態は、ここに図示された領域の特定形態に制限されると解されるべきではなく、例えば、製造技法によって生じる形状内の偏差を含むこともあり得る。例えば、四角形として図示された注入領域は、一般的に、注入領域から非注入領域への二進変化よりも、エッジにおいてラウンドされるか、或いはカーブされた特徴及び／又は注入濃度の勾配を有する。同様に、注入によって形成された埋設領域は、埋設領域と注入が遂行された表面との間の領域で一部具現された結果である。したがって、図面で図示された領域は、本質的に概略的であり、それらの形状は、装置の領域の実際の形状を図示することを意図したものではなく、本発明の範囲を制限することを意図したものではない。
【００２４】
他に定義しない限り、ここで使用されたすべての用語（技術的及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者によって共通に理解されるものと同一の意味を有する。共通に使用される辞書で定義されるような用語は、関連技術の文脈中の意味と同一の意味を有することと解釈されることができ、ここで明確に定義しない限り、理想的で過度に形式的な意味に解釈されないように理解される。
【００２５】
以降において、例示的な実施形態は、添付された図面を参照して詳細に説明される。
図１は、本発明によるシステム１００の実施形態を示した回路図である。
図１を参照すれば、図示された実施形態で、電圧ブースティング回路（ｖｏｌｔａｇｅ  ｂｏｏｓｔｉｎｇ  ｃｉｒｃｕｉｔ）１０１は、２つの電圧（例えば、アレイ電圧又は供給、及びブーストされた電圧又は供給等）の内の１つを選択するために使用される。図示された実施形態で、電圧ブースティング回路１０１は、例えば、メモリアレイ、又はより一般には回路全体に分配される。
【００２６】
多様な実施形態で、システム１００は、タイミング回路（ｔｉｍｉｎｇ  ｃｉｒｃｕｉｔ）１０２と複数の電圧ブースティング回路（例えば、回路１０１と１０１ｎ等）とを含む。そのような実施形態で、各電圧ブースティング回路１０１は、２つの電圧、即ち第１の、より低い通常電圧又は第２の、より高い臨時電圧の内の１つを選択するように構成される。図示された実施形態で、電圧ブースティング回路１０１は、各電圧のブースティング回路１０１を、他の全ての電圧のブースティング回路とは逆に、個別にイネーブル（より高い電圧を選択）又はディスエーブル（より低い電圧を選択）できるものとして構成される。一部の実施形態で、システム１００は、複数の電圧ブースティング回路１０１が、グループ毎にイネーブル或いはディスエーブルされる一部分（ｓｕｂ−ｐｏｒｔｉｏｎ）にグループ分けされるように配列される。これらの幾つかの図示された例に、本発明は限定されないことと理解される。
【００２７】
図示された実施形態で、クロック信号１１２は、タイミング回路１０２内に入力される。多様な実施形態で、タイミング回路１０２は、電圧ブースティング回路１０１のための特別なバージョンのクロック信号を出力するように構成されてもよい。このようなコンテキストで、この信号は、ワードラインクロック信号１２２と呼ばれる。しかしながら、これは本発明が限定されない単なる１つの図示された例である。さらに、タイミング回路１０２は、ブースティングネット（ｂｏｏｓｔｉｎｇ  ｎｅｔ）又はブースティングネットワーク信号（ｂｏｏｓｔ  ｎｅｔｗｏｒｋ  ｓｉｇｎａｌ）１２４を出力するように構成されてもよい。多様な実施形態で、ブースティングネット信号１２４は、出力電圧が第１電圧から第２電圧にスイッチされる時、少なくとも一部で制御するよう構成される。
【００２８】
多様な実施形態で、各電圧ブースティング回路１０１は、ドライバ１０９又は１０９ｎ、スイッチ１０８又は１０８ｎ、及びブースティングエレメント１０６又は１０６ｎをそれぞれ含む。このような実施形態で、ドライバ１０９は、第１電圧又はより高い第２電圧の内の１つで出力信号１４９（例えば、ワードライン信号等）を生成するように構成される。そのような一実施形態で、スイッチは、２つの電圧の内の１つを選択するように構成されてもよい。そして、ブースティングエレメント１０６は、第１電圧と第２電圧との間の実質的な差である追加電圧又は電荷を提供するように構成される。そのような実施形態で、第２電圧が選択されれば、追加電圧又は電荷は、第１電圧に加算（又は減算）され、その結果、第２電圧となる。
【００２９】
図示された実施形態で、スイッチ１０８は、トランジスタ（例えば、ＮＭＯＳエンハンスメントトランジスタ（ＮＭＯＳ  ｅｎｈａｎｃｅｍｅｎｔ  ｔｒａｎｓｉｓｔｏｒ）、ＰＭＯＳエンハンスメントトランジスタ等）を含み、ブースティングエレメント１０６は、キャパシタを含む。上述したことは、単なる幾つかの図示された例であり、本発明はこれに限定されない。例えば、ブースティングエレメント１０６は、インダクタ、又はキャパシタとインダクタとの組合わせ等を含む。
【００３０】
本発明の本質である分配について論議する前に、電圧ブースティング回路１０１のブースティング機能について、簡単に説明を行う。スイッチがクローズまたはイネーブルされる時、ドライバ１０９に印加された電圧（ポイント１４２で仮想電圧によって表わされる）は、第１の、より低い電圧１３２と同一である。図示された実施形態で、第１電圧は、アレイ電圧として称される。そのような実施形態で、出力信号１４９は、第１の、より低い電圧１３２で駆動される。また、この間、エネルギ（例えば、電流、電圧、電荷等）は、ブースティングエレメント１０６内に格納される。
【００３１】
一実施形態で、スイッチ１０８が開放されるか、或いはディスエーブルされる時、第１電圧１３２とポイント１４２との間の経路は切断される。そのような実施形態で、ブースト電圧は、信号１３６に印加される。多様な実施形態で、このようなブースト電圧は、第１電圧と同一である。ブースティングエレメント１０６は、ブースト電圧（信号１３６によって示す）と直列であるため、ブースト電圧の電圧又は電荷とブーストエレメント１０６内に格納された電圧とが互いに印加され、より高い第２電圧を形成する。ブースティングエレメント１０６は信号１３６とポイント１４２との間に位置するため、ポイント１４２は、第２電圧に設定される。ドライバ１０９は、以後、第２のより高い電圧で出力信号１４９を駆動する。
【００３２】
図示された実施形態で、スイッチ又はトランジスタ１０８は、ソース（ｓｏｕｒｃｅ）とボディーピン（ｂｏｄｙ  ｐｉｎ）とを有し、これらはいずれも第１又はアレイ電圧１３２に連結される。ゲートピンは、イネーブル信号１３８、１３８ｎに各々連結される。そして、ドレーンピンは、ポイント１４２、１４２ｎに各々連結される。一部の実施形態で、トランジスタ１０８は、電源ゲータ（ｐｏｗｅｒ  ｇａｔｅｒ）と称される。
そのような実施形態で、以上から分かるように、ブースティング信号１３６が、ブースティングエレメント１０６によって提供された追加的な電圧と直列に第１電圧を提供し始める際、スイッチ１０８は理想的にはクローズされるため、イネーブル信号１３８とブースティング信号１３６とのタイミングは、重要である。
【００３３】
多様な実施形態で、各電圧ブースティング回路１０１は、ローカルブースティングデコーダ回路１０４、１０４ｎを各々含む。そのような実施形態で、ローカルブースティングデコーダ回路１０４は、イネーブル信号１３８とブースティング信号１３６とのタイミングを調整する。さらに、ローカルブースティングのデコーダ回路１０４は、ブーストされないローカル制御信号、或いは図示された実施形態においては、ワードラインバー信号（ｗｏｒｄ−ｌｉｎｅ  ｂａｒ  ｓｉｇｎａｌ）１３９を生成するように構成される。このような例では、ドライバ１０９はインバータを含むため、ブーストされないローカル制御信号１３９は、最終的にブーストされた制御信号１４９（例えば、ワードライン１４９）の逆（ｉｎｖｅｒｓｅ）又は反対の（ｏｐｐｏｓｉｔｅ）バージョンである。上述したことは、単なる１つの図示された例であって、本発明はこれに限定されないものとして理解される。
【００３４】
上述したように、図示された実施形態で、システム１００は、独立した電圧ブースティング回路１０１毎に２つの電圧の内の一つを選択するように構成される。多様な実施形態で、ローカルブーストデコーダ１０４は、ブースティングネット信号（ｂｏｏｓｔｉｎｇ  ｎｅｔ  ｓｉｇｎａｌ）１２４とワードラインクロック信号（ｗｏｒｄ−ｌｉｎｅ  ｃｌｏｃｋ  ｓｉｇｎａｌ）１２２とを受信するように構成される。更に、ローカルブーストデコーダ１０４は、電圧ブースティング回路１０１が（第１電圧ではなく）第２電圧を選択することをローカルブーストデコーダ１０４、１０４ｎに示すローカルイネーブル信号１２６、１２６ｎをそれぞれ受信する。これらの３つの信号１２２、１２４、１２６に応答して、ローカルブーストデコーダ１０４は、イネーブル信号１３８とブースティング信号１３６とを生成する（または、信号１２６がそのように示さない場合には生成しない）ように構成される。
【００３５】
従来、ブースティングエレメント１０６（及び、しばしばスイッチ１０８）は、中心位置に集中（ｌｕｍｐ）して配置されていた。そのような実施形態で、比較的大きなバーションのブースティングエレメント１０６が、システム内のすべてのドライバ１０９、１０９ｎに余分の電圧（ｅｘｔｒａ  ｖｏｌｔａｇｅ）を提供するために使用される。単一位置に比較的大きいブースティングエレメントを有することで、広い領域が必要となることに加え、システムは、すべてのドライバ１０９に対して第１又は第２電圧の内の１つを使用する必要が生じる。また、多様な信号のタイミングは、難しくなる。信号が出発地から目的地まで移動するのに時間を要するため、ランプドブースティングエレメント（ｌｕｍｐｅｄ  ｂｏｏｓｔｉｎｇ  ｅｌｅｍｅｎｔ）により近接したドライバ１０９は、遠くに位置したドライバより第２電圧のスタートを早く経験する。反対に、近接したドライバは、より遠いドライバよりも早く第１電圧に戻される。
【００３６】
図示された実施形態で、複数の分配されたブースティングエレメント１０６は、出力信号１４９のクリティカルディレイパスに沿って配置される。そのような実施形態で、ブースティング信号１３６は、入力信号１３９に合わせてより適切に調節されることができ、集中型のランプブースティングエレメント（ｃｅｎｔｒａｌｉｚｅｄ  ｌｕｍｐ  ｂｏｏｓｔｉｎｇ  ｅｌｅｍｅｎｔ）からドライバまでの間に発生した時間遅延は、除去されるか、或いは正規化される。そのような実施形態で、アラインメント（ａｌｉｇｎｍｅｎｔ）により、各ドライバにおけるブースト期間は均一となる。
【００３７】
更に、図示された実施形態で、ワードラインクロック信号１２２及びブースティングネット信号１２４は、複数の電圧ブースティング回路１０１の各々において、実質的に同一の遅延を生じるように伝送される。そのような実施形態で、ワードラインクロック信号１２２及びブースティングネット信号１２４は、電圧ブースティング回路１０１ｎよりも早く電圧ブースティング回路１０１に到達するが、両信号は、（非同調方式とは対照的に）電圧ブースティング回路１０１に同時に到達する。
【００３８】
そのような実施形態で、クロック信号１２２とブースティングネット信号１２４とのアライメント（ａｌｉｇｎｍｅｎｔ）により、ワードライン遅延追跡が可能となり、ランプドブースティングエレメントシステムで発生するタイミングの問題を排除する。
多様な実施形態で、分配されたブースティングエレメント１０６は十分に小さいため、システム１００の内の、空いているか或いは使用されていない空間に配置される。これは図３Ｂを参照してさらに詳細に図示される。
【００３９】
同様に、図示された実施形態で、システム１００は、分散されたスイッチ１０８、１０８ｎを含む。従来のシステムでは、スイッチ又は電源ゲータもまた、単一の場所に集中して配置されている。これは、全てのドライバが第１電圧又は第２電圧のいずれか一方にスレーブされるようイネーブルするという、全か無かの形態を引き起こす。さらに、集中型のスイッチシステムにおいて、電流漏洩（ｃｕｒｒｅｎｔ  ｌｅａｋａｇｅ）は増加する。このような漏洩の増加は、しばしば第２電圧が選択される又はドライバに印加されるブースト持続時間の短縮化をもたらす。
【００４０】
図示された実施形態で、分配されたスイッチ１０８、１０８ｎは、電圧選択プロセスの制御の個別の粒度（ｇｒａｎｕｌａｒｉｔｙ  ｌｅｖｅｌ）を許容するように構成される。さらに、分配されたスイッチ１０８は、集中型の代替物（ｌｕｍｐｅｄ  ａｌｔｅｒｎａｔｉｖｅ）より小さいため、電流漏洩は減少する。したがって、ブースト又は第２電圧時間は増加する。一部の実施形態で、スイッチ１０８は、システム１００内の空いてるか、或いは使用されていない空間に配置することができるよう、十分に小さい。これは、図３Ｂを参照してより詳細に図示される。
【００４１】
図２は、本発明によるシステムの例示的な実施形態を示したタイミング図である。
図２を参照すれば、多様な実施形態で、タイミング図２００は、図１に示されるような分配されたブースティングエレメントシステムによって生成される。上述したことは、単なる１つの図示された例であり、本発明はこれに限定されないものとして理解される。
多様な実施形態で、クロック２１２は、一部のポイントで、（最も低い破線（ｄａｓｈｅｄ  ｌｉｎｅ）で図示された）接地電圧（ｇｒｏｕｎｄ  ｖｏｌｔａｇｅ）から（中央の破線で図示された）第１電圧に切り替わる。そのような図示された実施形態で、システムは、ドライバが第２又はより高い電圧を使用することを必要とする。
【００４２】
一部の実施形態で、電源ゲータのイネーブル信号２３８（ｐｏｗｅｒ−ｇａｔｅｒ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）もまた、第１電圧に切り替わってよい。電源ゲータのイネーブル信号２３８は、スイッチエレメント（例えば、図１のトランジスタ１０８、又はそれのＰＭＯＳ変形等）を開放（ｏｐｅｎ）するか、或いは、スイッチエレメントに、ドライバに印加される電圧（例えば、図１のポイント１４２で仮想電圧２４２を通じて）を、スイッチを通じて供給された第１電圧から分離（ｄｅｃｏｕｐｌｅ）させる。
【００４３】
図示された実施形態で、ブースティングネット信号２３６は、ブースティングエレメント（例えば、キャパシタ等）に直列に連結される。一部の実施形態で、ブースティングネット信号２３６は、ブースト信号と同一であるが、ローカルブーストデコーダによって妨害されないか、或いは遅延される。上述したことは、単なる１つの図示された例であり、本発明は、これに限定されないものと理解される。
【００４４】
ブースティングネット信号２３６は、クロック信号２１２と同調しているため、クロック信号と実質的に同一のタイミングで接地電圧から第１電圧に切り替わる。そのような実施形態で、これは、電源ゲータのイネーブル信号２３８（これはクロック信号２１２から若干遅延する）が第１電圧が供給されたスイッチから仮想電圧２４２を分離する際、ブースティングネット信号２３６は、第１電圧の供給を継続することを意味する。
しかし、図示された実施形態で、ブースティングエレメント（例えば、キャパシタ等）はブースティングネット信号２３６と直列であり、それ自体が追加的な電圧を供給するため、ドライバに印加される仮想電圧２４２は、（中央の破線で図示された）第１電圧から（最も高い破線で図示された）より高い第２電圧に転換する。
【００４５】
図示された実施形態で、ドライバは、ワードライン２４９を生成する。そのような実施形態で、クロック２１２がドライバにワードライン２４９を生成させる際、初めは第１電圧で駆動されるか、或いは生成される。しかし、より高い仮想電圧が回路を通じて伝播すると、ワードライン２４９は、第２の、より高い電圧で速やかに駆動される。
図示された実施形態で、クロック２１２とブースティングネット信号２３６とがほぼ同調されるので、第１電圧から第２電圧への転換は、ほぼシームレスである。そのような実施形態で、ワードライン信号２４９のブーストされた期間又は第２電圧部分の期間は、最大化されるか、或いは増加される。
【００４６】
図３Ａは、先行技術によるシステムの例示的な形態を示した図である。
図３Ａを参照すれば、システム３０１は、ランプドブースティングエレメントシステム（例えば、システム３０１）と分配されたブースティングエレメントシステム（例えば、図３Ｂのシステム３００）との差異を図示するために示されている。
多様な形態で、システム３０１は、メモリアレイを含む。メモリアレイは、ワードに配列された複数のメモリセルを含む。図示された形態で、各ワードの幾つかのビットのみが図示されている。メモリセル３０２のこのようなワードは、併合ロジック３０３によって分離される。
【００４７】
システム３０１によって、入／出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ、以下、‘ＩＯ’と称する）要請が受信されると、ＩＯロジックは、要請に適合したワードラインを検出する。その後、制御ロジック３０６は、適切なワードラインドライバ３１２を活性化するために使用される信号とワードライン信号３４９とを制御する。適切なワードライン信号３４９の活性化を介して、所望の、或いは対象のメモリアクセスのワードがアクセスされる。
図示された形態で、ランプドブーストキャパシタ３０８が、システム３０１内に含まれる。一部の形態で、このようなランプドブーストキャパシタ３０８は、上述したように、ランプドスイッチを含む。
【００４８】
このような形態で、クロック信号３９２は、ドライバ３１２を通じてランプドブーストキャパシタ３０８に伝達される。クロック信号３９２は、ワードラインクロック３２２となってもよく、ブーストネット信号３２４となってもよい。ワードラインクロック３２２は、制御ロジック３０６によって生成され、ブーストネット信号３２４は、ランプドブーストキャパシタ回路３０８によって生成されるため、それらは同調されなくてもよい。その場合、仮想電圧３４２のタイミングは、否定的な影響を受ける。さらに、仮想電圧３４２は、中心位置で生成され、ドライバ３１２を通じて伝達されるため、より近接したドライバ３１２によって示される電圧は、より離れたドライバによって示される電圧と異なっている。多様な形態で、これは望ましくないことである。
【００４９】
図３Ｂは、本発明によるシステムの例示的な実施形態を示した図である。
図３Ｂを参照すれば、図示された実施形態で、分配されたブースティングエレメントの技法が図示される。
多様な実施形態で、システム３００は、ワードに配列された複数のメモリセル３０２を含むメモリアレイを含む。図示された実施形態で、各ワードの幾つかのビットのみが図示されている。メモリセル３０２のこのようなワードは、併合ロジック３０３によって分離される。
【００５０】
システム３０１によってＩ／Ｏ要請（例えば、読出し要請、書込み要請等）が受信されると、ＩＯロジック３０４は、要請に適合したワードラインを検出する。制御ロジック３０６は、適切なワードラインドライバ３１２を活性化するために使用される信号とワードライン信号３４９とを制御する。適切なワードライン信号３４９の駆動を通じて、所望の、又は目標のメモリアクセスのワードがアクセスされる。
【００５１】
図示された実施形態で、複数の分配されたブースティング回路３１４が図示される。多様な実施形態で、各分配されたブースティング回路３１４は、分配されたブースティングエレメント又はキャパシタ及び分配されたスイッチ、トランジスタ、又は電源ゲータを含む。そのような実施形態で、各分配されたブースティングエレメントは、各分配されたスイッチと共に位置する。各ドライバ３１２と合わせると、分配されたブースティング回路３１４は、分配された電圧ブースト回路（図１の電圧ブースト回路１０１と類似）として見なされる。
【００５２】
図示された実施形態で、ワードラインクロック信号３２４とブースティングネット又はブースティングネットワークの制御信号３２２とは、制御ロジック３０６によって生成される。そのような実施形態で、ワードラインクロック信号３２４とブースティングネット信号３２２とは、上述したように実質的に同調される。
図示された実施形態で、ワードラインクロック信号３２４とブースティングネット信号３２２とは、複数の分配されたブースティング回路３１４の各々によって受信（同調された方式（ａｌｉｇｎｅｄ  ｆａｓｈｉｏｎ）で）される。各分配されたブースティング回路３１４は、上述したように、各バーション（ｖｅｒｓｉｏｎ）の仮想電圧３４２を生成する。このような各仮想電圧３４２は、第１又はアレイ電圧、又は第２電圧の内の１つでワードライン信号３４９を生成するために各ドライバ３１２によって使用される。
【００５３】
図示された実施形態で、複数のワードラインドライバ３１２は、ワードラインドライバのブロックに配列される。そのような実施形態で、各ブロックは、複数のワードラインドライバ３１２の一部分を含む。さらに、分配されたブーストネットワークは、ブーストキャパシタ又はブースティング回路３１４のブロック内に配列され、ブースティング回路３１４の各ブロックは、ワードラインドライバ３１２の各ブロックの中で少なくとも１つに関連付けられ、ワードラインドライバ３１２の各ブロックと共に位置する。
【００５４】
図４は、本発明の原理による形態を有する装置（一例として、半導体装置）を含むことができる情報プロセシングシステムを概略的に示した図である。
図４を参照すれば、情報処理システム４００は、本発明の原理にしたがって構成された１つ以上の装置を含む。他の実施形態で、情報処理システム４００は、本発明の原理に基づく１つ以上の技法を使用するか、或いは実行する。
【００５５】
多様な実施形態で、情報処理システム４００は、例えば、ラップトップ（ｌａｐｔｏｐ）、デスクトップコンピュータ（ｄｅｓｋｔｏｐ）、ワークステーション（ｗｏｒｋｓｔａｔｉｏｎ）、サーバ（ｓｅｒｖｅｒ）、ブレードサーバ（ｂｌａｄｅ  ｓｅｒｖｅｒ）、携帯情報端末機（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、スマートフォン（ｓｍａｒｔｐｈｏｎｅ）、タブレット（ｔａｂｌｅｔ）、及び他の適切なコンピュータ等、又は仮想マシン又はその仮想コンピューティング装置のようなコンピューティング装置を含む。多様な実施形態で、情報処理システム４００は、使用者（図示せず）によって使用される。
【００５６】
本発明による情報処理システム４００は、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、論理、又はプロセッサ４１０をさらに含む。一部の実施形態で、プロセッサ４１０は、１つ以上の機能ユニットブロック（ＦＵＢｓ：ｆｕｎｃｔｉｏｎａｌ  ｕｎｉｔ  ｂｌｏｃｋｓ）又は組合せ論理ブロック（ＣＬＢｓ：ｃｏｍｂｉｎａｔｉｏｎ  ｌｏｇｉｃ  ｂｌｏｃｋｓ）４１５を含む。そのような実施形態で、組合せ論理ブロックは、多様なブール論理演算（Ｂｏｏｌｅａｎ  ｌｏｇｉｃ  ｏｐｅｒａｔｉｏｎ）（例えば、ナンド（ＮＡＮＤ）、否定論理和（ＮＯＲ）、否定（ＮＯＴ）、排他的論理和（ＸＯＲ）等）、安定化論理装置（例えば、フリップ−フロップ（ｆｌｉｐ−ｆｌｏｐ）、ラッチ（ｌａｔｃｈ）等）、他の論理装置、又はそれらの組合わせを含む。
【００５７】
このような組合せ論理演算は、入力信号を処理して所望の結果を達成するために、簡単な又は複雑な方式で構成されてもよい。同期組合せ論理演算の幾つかの例が説明されている一方で、本発明はこれに制限されるものではなく、非同期動作又はそれらの組み合わせを含むことができるものと理解される。一実施形態で、組合せ論理演算は、複数の相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）トランジスタを含む。多様な実施形態で、このようなＣＭＯＳトランジスタは、論理動作を遂行するゲートに配列することができるが、他の技術を使用することができ、本発明の範囲内にある。
【００５８】
本発明による情報処理システム４００は、揮発性メモリ４２０（例えば、ランダムアクセスメモリ（ＲＡＭ：Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））をさらに含む。本発明による情報処理システム４００は、不揮発性メモリ４３０（例えば、ハードドライブ（ｈａｒｄ  ｄｒｉｖｅ）、光メモリ（ｏｐｔｉｃａｌ  ｍｅｍｏｒｙ）、ナンド（ＮＡＮＤ）又はフラッシュ（Ｆｌａｓｈ）メモリ）をさらに含む。一部の実施形態で、揮発性メモリ４２０、不揮発性メモリ４３０、又はそれらの組合又は部分の内のいずれかは、‘格納媒体（ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）’と称す。多様な実施形態で、揮発性メモリ４２０及び／又は不揮発性メモリ４３０は、半永久的又は実質的に永久的にデータを格納するように構成される。
【００５９】
多様な実施形態で、情報処理システム４００は、情報処理システム４００が通信ネットワークの一部となり、通信ネットワークを通じて通信することを許可するように構成された１つ以上のネットワークインターフェイス４４０を含む。ワイファイ（Ｗｉ−Ｆｉ）プロトコルの例は、国際電気電子技術者協会（Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ、以下‘ＩＥＥＥ’と称する）８０２．１１ｇ、ＩＥＥＥ  ８０２．１１ｎ等を含んでもよいが、これらに限定されることはない。セルラープロトコル（ｃｅｌｌｕｌａｒ  ｐｒｏｔｏｃｏｌ）の例は、ＩＥＥＥ８０２．１６ｍ（無線巨大都市通信網（ＭＡＮ：Ｍｅｔｒｏｐｏｌｉｔａｎ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）アドバンス（Ｗｉｒｅｌｅｓｓ−ＭＡＮ  Ａｄｖａｎｃｅｄ）とも称される）、ロングタームエボリューションアドバンス（ＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）  Ａｄｖａｎｃｅｄ）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ｒａｔｅｓ  ｆｏｒ  ＧＳＭ（登録商標）（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）  Ｅｖｏｌｕｔｉｏｎ）、進化型の高速パケットアクセス（ＨＳＰＡ＋：Ｅｖｏｌｖｅｄ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ）等を含むが、これらに限定されることはない。有線プロトコルの例は、ＩＥＥＥ  ８０２．３（イーサーネット（Ｅｔｈｅｒｎｅｔ（登録商標））とも称される）、ファイバチャンネル（Ｆｉｂｒｅ  ｃｈａｎｎｅｌ）、電力線通信（Ｐｏｗｅｒ  Ｌｉｎｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）（例えば、ホームプラグ（ＨｏｍｅＰｌｕｇ）、ＩＥＥＥ  １９０１等）等を含むが、これらに限定されない。上述したことは、単なる幾つかの図示された例であり、本発明は、これに限定されないことと理解される。
【００６０】
本発明に記載された技術的特徴によると、情報処理システム４００は、使用者インターフェイスユニット４５０（例えば、ディスプレイアダプタ（ｄｉｓｐｌａｙ  ａｄａｐｔｅｒ）、ハプティックインターフェイス（ｈａｐｔｉｃ  ｉｎｔｅｒｆａｃｅ）、ヒューマンインターフェイス装置（ｈｕｍａｎ  ｉｎｔｅｒｆａｃｅ  ｄｅｖｉｃｅ））をさらに含む。多様な実施形態で、このような使用者インターフェイスユニット４５０は、使用者からの入力の受信及び／又は使用者への出力の提供の内のいずれかを行うように構成される。他の種類の装置を使用者との対話のために使用することもできる。例えば、使用者に提供されるフィードバックは、感覚フィードバック（ｓｅｎｓｏｒｙ  ｆｅｅｄｂａｃｋ）の任意の形態、例えば、視覚フィードバック（ｖｉｓｕａｌ  ｆｅｅｄｂａｃｋ）、聴覚フィードバック（ａｕｄｉｔｏｒｙ  ｆｅｅｄｂａｃｋ）、又は触覚フィードバック（ｔａｃｔｉｌｅ  ｆｅｅｄｂａｃｋ）とすることができる。使用者からの入力は、音響、音声、又は触覚入力を含む任意の形態で受信することができる。
【００６１】
多様な実施形態で、情報処理システム４００は、１つ以上の他の装置又はハードウェアコンポーネント４６０（例えば、ディスプレイ又はモニタ、キーボード、マウス、カメラ、指紋読取装置、ビデオプロセッサ等）を含む。上述したことは、単なる幾つかの図示された例であり、本発明は、これに限定されないことと理解される。
【００６２】
本発明による情報処理システム４００は、１つ以上のシステムバス４０５をさらに含む。そのような実施形態で、システムバス４０５は、プロセッサ４１０、揮発性メモリ４２０、不揮発性メモリ４３０、ネットワークインターフェイス４４０、使用者インターフェイスユニット４５０、及び１つ以上のハードウェアコンポーネント４６０を通信可能に連結するように構成される。プロセッサ４１０によって処理されたデータ、又は不揮発性メモリ４３０の外部から入力されたデータは、不揮発性メモリ４３０又は揮発性メモリ４２０のうち、１つに格納される。
【００６３】
多様な実施形態で、情報処理システム４００は、１つ以上のソフトウェアコンポーネント４７０を含むか、或いは実行する。一部の実施形態で、ソフトウェアコンポーネント４７０は、オペレーティングシステム（ＯＳ：Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）及び／又はアプリケーションを含む。一部の実施形態で、オペレーティングシステムは、アプリケーションに１つ以上のサービスを提供し、アプリケーションと情報処理システム４００の多様なハードウェアコンポーネント（例えば、プロセッサ４１０、ネットワークインターフェイス４４０等）との間の仲裁者として管理又は作用する。そのような実施形態で、情報処理システム４００は、１つ以上のネイティブアプリケーションを含み、このネイティブアプリケーションは、ローカルに（例えば、不揮発性メモリ４３０等の内部に）インストールされ、そしてプロセッサ４１０によって直接実行され、オペレーティングシステムと直接やりとりするように構成される。
【００６４】
そのような実施形態で、ネイティブアプリケーションは、プリコンパイルされた機械実行可能コード（ｐｒｅ−ｃｏｍｐｉｌｅｄ  ｍａｃｈｉｎｅ  ｅｘｅｃｕｔａｂｌｅ  ｃｏｄｅ）を含む。そのような実施形態で、ネイティブアプリケーションは、ソース（ｓｏｕｒｃｅ）又はオブジェクト（ｏｂｊｅｃｔ）を、プロセッサ４１０によって実行される実行可能なコードに変換するよう構成されたスクリプトインタプリタ（例えば、Ｃシェル（ｓｈｅｌｌ）（ｃｓｈ）、アップルスクリプト（ＡｐｐｌｅｓＳｃｒｉｐｔ）、オートホットキー（ＡｕｔｏＨｏｔｋｅｙ）等）又は仮想実行マシン（ＶＭ：Ｖｉｒｔｕａｌ  ｅｘｅｃｕｔｉｏｎ  ｍａｃｈｉｎｅ）（例えば、ジャバ仮想マシン（Ｊａｖａ（登録商標）  Ｖｉｒｔｕａｌ  Ｍａｃｈｉｎｅ）、マイクロソフトの共通言語ランタイム（Ｍｉｃｒｏｓｏｆｔ  Ｃｏｍｍｏｎ  Ｌａｎｇｕａｇｅ  Ｒｕｎｔｉｍｅ）等）を含む。
【００６５】
上述した半導体装置は、多様なパッケイジング技法を使用してカプセル化（ｅｎｃａｐｓｕｌａｔｅ）される。例えば、本発明の原理にしたがって構成された半導体装置は、パッケージオンパッケージ（ＰＯＰ：ｐａｃｋａｇｅ  ｏｎ  ｐａｃｋａｇｅ）技法、ボールグリッドアレイ（ＢＧＡｓ：ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）技法、チップスケールパッケージ（ＣＳＰｓ：ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）技法、プラスチック有鉛キャリヤ（ＰＬＣＣ：ｐｌａｓｔｉｃ  ｌｅａｄｅｄ  ｃｈｉｐ  ｃａｒｒｉｅｒ）技法、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：ｐｌａｓｔｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）技法、ダイインワッフルパック（ｄｉｅ  ｉｎ  ｗａｆｆｌｅ  ｐａｃｋ）技法、ダイインウエハフォーム（ｄｉｅ  ｉｎ  ｗａｆｅｒ  ｆｏｒｍ）技法、チップオンボード（ＣＯＢ：ｃｈｉｐ  ｏｎ  ｂｏａｒｄ）技法、セラミックデュアルイン−ラインパッケージ（ＣＥＲＤＩＰ：ｃｅｒａｍｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）技法、プラスチックメトリッククワッドフラットパッケージ（ＰＭＱＦＰ：ｐｌａｓｔｉｃ  ｍｅｔｒｉｃ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）技法、プラスチッククワッドフラットパッケージ（ＰＱＦＰ：ｐｌａｓｔｉｃ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）技法、スモールアウトラインパッケージ（ＳＯＩＣ：ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）技法、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：ｓｈｒｉｎｋ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）技法、シンスモールアウトラインパッケージ（ＴＳＯＰ：ｔｈｉｎ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）技法、シンクワッドフラットパッケージ（ＴＱＦＰ：ｔｈｉｎ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）技法、システム−イン−パッケージ（ＳＩＰ：ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）技法、マルチチップパッケージ（ＭＣＰ：ｍｕｌｔｉ−ｃｈｉｐ  ｐａｃｋａｇｅ）技法、ウエハーレベルファブリケイテッドパッケージ（ＷＦＰ：ｗａｆｅｒ−ｌｅｖｅｌ  ｆａｂｒｉｃａｔｅｄ  ｐａｃｋａｇｅ）技法、ウエハーレベルプロセスドスタックパッケージ（ＷＳＰ：ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  ｓｔａｃｋ  ｐａｃｋａｇｅ）技法、又は当業者に公知である他の技法の中で任意の１つを使用してカプセル化される。
【００６６】
方法ステップは、入力データ上の動作と出力の生成によって機能を遂行するためのコンピュータープログラムを実行する１つ以上のプログラマブルプロセッサによって遂行される。特定目的論理回路、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）又は特定用途向け集積回路（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）によって、方法ステップが遂行されてもよく、また、装置が実現されてもよい。
【００６７】
多様な実施形態で、コンピュータ読み出し可能媒体は、命令語を含み、それが実行されると、方法ステップの少なくとも一部を装置に遂行させる。一部の実施形態で、コンピュータ読み出し可能媒体は、磁気媒体（ｍａｇｎｅｔｉｃ  ｍｅｄｉｕｍ）、光媒体（ｏｐｔｉｃａｌ  ｍｅｄｉｕｍ）、他の媒体、又はそれらの組合せ（例えば、ＣＤ−ＲＯＭ、ハードドライブ、リードオンリメモリ（ＲＯＭ）、フラッシュドライブ（ｆｌａｓｈ  ｄｒｉｖｅ）等）に含まれる。そのような実施形態で、コンピュータ読み出し可能媒体は、有形に及び固定的に具現された製品であってもよい。
【００６８】
本発明の原理は、例示的な実施形態を参照して説明される一方、記載された概念の精神と範囲を逸脱せずに多様な変更と修正を行ってもよいことは当業者に自明である。したがって、上述した実施形態は、単に例示的なものであってそれに限定されないことと理解される。したがって、記載された概念の範囲は、次の請求範囲及びその均等物の最も広く容認可能な解釈によって判断され、先の明細書によって限定或いは制限されないべきである。したがって、添付の請求項は、実施形態の範囲を逸脱しないそのようなすべての修正と変更を包含するよう意図されたものと理解される。
【符号の説明】
【００６９】
１００  システム
１０１、１０１ｎ  電圧ブースティング回路
１０２  タイミング回路
１０４、１０４ｎ  ローカルブーストデコーダ
１０６、１０６ｎ  ブースティングエレメント
１０８、１０８ｎ  スイッチ
１０９、１０９ｎ  ドライバ
３０２  メモリセル
３０３  併合ロジック
３０６  制御ロジック
３０８  ランプドブーストキャパシタ
３１２  ドライバ
３１４  分配されたブースティング回路
４００  情報処理システム
４１０  プロセッサ及び／又はロジック
４２０  揮発性メモリ
４３０  不揮発性メモリ
４４０  ネットワークインターフェイス
４５０  使用者インターフェイスユニット
４６０  他のハードウェア装置
４７０  ソフトウェア
【図１】
0006560965.tif 000002
【図２】
0006560965.tif 000003
【図３Ａ】
0006560965.tif 000004
【図３Ｂ】
0006560965.tif 000005
【図４】
0006560965.tif 000006