(57)【特許請求の範囲】
【請求項１】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に選択的に形成された第１導電型半導体領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型半導体領域との間の領域に接して選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に選択的に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を覆う、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）と窒化チタンとの積層からなるバリア膜と、前記第２導電型領域および前記第１導電型半導体領域の表面に接するように選択的に形成された第１のソース電極と、を備え、
前記第１のソース電極はＮｉシリサイド層であって一方の面が前記第２導電型領域および前記第１導電型半導体領域のみに接し、他方の面が前記バリア膜から前記第１のソース電極にかけて形成された、チタンとアルミニウム（Ａｌ）またはチタンとアルミニウムシリコン（ＡｌＳｉ）の積層からなる第２のソース電極のみに接し、
前記ゲート電極を覆う前記層間絶縁膜および前記バリア膜の端部が外側に凸状の傾斜のみを有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、終端部分に傾斜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に選択的に形成された第１導電型半導体領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型半導体領域との間の領域に接して選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に選択的に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を覆う、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）と窒化チタンとの積層からなるバリア膜と、前記第２導電型領域および前記第１導電型半導体領域の表面に接するように選択的に形成された第１のソース電極と、を備えた半導体装置の製造方法において、
前記第１導電型炭化珪素基板のおもて面側に前記ゲート絶縁膜と前記ゲート電極を形成する第１工程と、
前記第１工程の後に前記ゲート電極を覆うように前記層間絶縁膜を形成する第２工程と、
前記第２工程の後に熱処理により、前記層間絶縁膜の端部に外側に凸状の傾斜のみを形成する第３工程と、
前記第３工程の後に前記層間絶縁膜を覆うように前記バリア膜を形成する第４工程と、
前記第４工程の後に前記第１のソース電極となるＮｉ層を形成する第５工程と、
前記第５工程の後に熱処理により、前記第１のソース電極のＮｉシリサイド層を一方の面が前記第２導電型領域および前記第１導電型半導体領域のみに接するように形成する第６工程と、
第６工程の後に第２のソース電極であって、前記第１のソース電極の他方の面が前記第２のソース電極のみに接し、かつ前記バリア膜および前記第１のソース電極を覆うように、チタンとアルミニウム（Ａｌ）またはチタンとアルミニウムシリコン（ＡｌＳｉ）の積層からなる前記第２のソース電極を形成する第７工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記Ｎｉシリサイド層を形成する第６工程は、９００℃〜１２００℃の熱処理であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１工程で形成する前記ゲート電極は終端部分に傾斜を有するように形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板上に形成したスイッチングデバイスとして用いられる半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１３は、従来の炭化珪素によるスイッチングデバイスであるＮチャネルのＭＯＳＦＥＴの断面構造図である。Ｎ型炭化珪素（以後、ＳｉＣ）基板１のおもて面側にＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層に複数のＰ型領域３が形成される。Ｐ型領域３の表面層にはＮ型ソース領域４とＰ型コンタクト領域５形成される。Ｎ型ソース領域４の間のＰ型領域３とＮ型ＳｉＣ層２の表面には、ゲート絶縁膜６を介してゲート電極７が形成される。さらに、ゲート電極７表面には層間絶縁膜８が形成される。また、Ｎ型ソース領域４と、Ｐ型コンタクト領域５との表面には、ニッケル（Ｎｉ）を用いた第１のソース電極９が形成され、第１のソース電極９および層間絶縁膜８の表面には、第２のソース電極１０が形成される。Ｎ型ＳｉＣ基板１の裏面側にはドレイン電極１１が形成される。【０００３】
図１４は、従来の表面にＰ型ＳｉＣ層を用いて形成したＮチャネルＭＯＳＦＥＴの断面構造図である。Ｎ型ＳｉＣ基板１のおもて面側にＮ型のＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２表面層に複数のＰ型領域１２が形成される。また、Ｐ型領域１２の表面層にＰ型ＳｉＣ層１３が形成される。さらに、Ｐ型領域１２が形成されていないＮ型ＳｉＣ層２上のＰ型ＳｉＣ層１３にＮ型領域１４が形成され、さらにＰ型ＳｉＣ層１３の表面にはＮ型ソース領域４とＰ型コンタクト領域５が形成される。Ｎ型ソース領域４の間のＰ型ＳｉＣ層１３とＮ型ＳｉＣ層２表面にゲート絶縁膜６を介してゲート電極７が形成されている。さらに、ゲート電極７表面には層間絶縁膜８が形成される。さらにＮ型ソース領域４とＰ型コンタクト領域５との表面にＮｉを用いた第１のソース電極９が形成され、第１のソース電極９および層間絶縁膜８の表面には第２のソース電極１０が形成される。Ｎ型ＳｉＣ基板１の裏面側にはドレイン電極１１が形成されている。【０００４】
図１３および図１４の構造のＭＯＳＦＥＴにおいて、第１のソース電極９に対しドレイン電極１１に正の電圧が印加された状態でゲート電極７にゲートしきい値以下の電圧が印加されている場合には、Ｐ型領域３とＮ型ＳｉＣ層２或いはＰ型ＳｉＣ層１３とＮ型領域１４の間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極７にゲートしきい値以上の電圧を印加するとゲート電極７直下のＰ型領域３またはＰ型ＳｉＣ層１３表面には反転層が形成されることにより電流が流れるため、ゲート電極７に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−０５８６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記構造のＭＯＳＦＥＴでは、ＳｉＣとのコンタクト抵抗を低減するために第１のソース電極９としてＮｉのシリサイド層を形成している。第１のソース電極９の製造工程では、Ｎｉ膜を形成した後に高温での熱処理（７００℃〜１２００℃）にてＮｉシリサイド層を形成するが、コンタクト部以外の層間絶縁膜８上やバリア膜上にＮｉが存在していると、余剰のＮｉが残る問題が生じた。【０００７】
図１５，図１６は、従来のＭＯＳＦＥＴで生じる余剰のＮｉの問題を説明する断面図、図１７は、図１５の平面図である。図１６は、図１３の図にバリア膜１５を設けた構成に対応する図である。これら図１５〜図１７に示すように、コンタクト部以外の層間絶縁膜８上やバリア膜上に余剰のＮｉ２１が塊となって残ることになる。このため、つぎの製造工程でおもて面側に形成する絶縁膜やＡｌやＡｌ−Ｓｉなどの金属電極のカバレッジが悪くなり、ＭＯＳＦＥＴの特性変動や信頼性の悪化を招いた。特に、活性水素の遮断対策で用いるＴｉのカバレッジの悪化によりしきい値変動が大きくなった。【０００８】
この発明は、上述した従来技術による問題点を解消するため、おもて面側に形成する金属電極のカバレッジを改善でき、特性変動を抑制し信頼性向上できることを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に選択的に形成された第１導電型半導体領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型半導体領域との間の領域に接して選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に選択的に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を覆う、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）と窒化チタンとの積層からなるバリア膜と、前記第２導電型領域および前記第１導電型半導体領域の表面に接するように選択的に形成された第１のソース電極と、を備え、前記第１のソース電極はＮｉシリサイド層であって一方の面が前記第２導電型領域および前記第１導電型半導体領域のみに接し、他方の面が前記バリア膜から前記第１のソース電極にかけて形成された、チタンとアルミニウム（Ａｌ）またはチタンとアルミニウムシリコン（ＡｌＳｉ）の積層からなる第２のソース電極に接し、前記ゲート電極を覆う前記層間絶縁膜および前記バリア膜の端部が外側に凸状の傾斜のみを有することを特徴とする。
【００１１】
また、前記ゲート電極は、終端部分に傾斜を有することを特徴とする。
【００１３】
上記目的を達成するため、本発明の半導体装置の製造方法は、第１導電型炭化珪素基板と、前記第１導電型炭化珪素基板のおもて面側に形成された低濃度の第１導電型炭化珪素層と、前記第１導電型炭化珪素層の表面層に選択的に形成された第２導電型領域と、前記第２導電型領域内に選択的に形成された第１導電型半導体領域と、前記第２導電型領域の、前記第１導電型炭化珪素層と前記第１導電型半導体領域との間の領域に接して選択的に設けられたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２導電型領域の反対側に選択的に設けられたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜を覆う、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）と窒化チタンとの積層からなるバリア膜と、前記第２導電型領域および前記第１導電型半導体領域の表面に接するように選択的に形成された第１のソース電極と、を備えた半導体装置の製造方法において、前記第１導電型炭化珪素基板のおもて面側に前記ゲート絶縁膜と前記ゲート電極を形成する第１工程と、前記第１工程の後に前記ゲート電極を覆うように前記層間絶縁膜を形成する第２工程と、前記第２工程の後に熱処理により、前記層間絶縁膜の端部に外側に凸状の傾斜のみを形成する第３工程と、前記第３工程の後に前記層間絶縁膜を覆うように前記バリア膜を形成する第４工程と、前記第４工程の後に前記第１のソース電極となるＮｉ層を形成する第５工程と、前記第５工程の後に熱処理により、前記第１のソース電極のＮｉシリサイド層を一方の面が前記第２導電型領域および前記第１導電型領域のみに接するように形成する第６工程と、第６工程の後に第２のソース電極であって、前記第１のソース電極の他方の面が前記第２のソース電極のみに接し、かつ前記バリア膜および前記第１のソース電極を覆うように、チタンとアルミニウム（Ａｌ）またはチタンとアルミニウムシリコン（ＡｌＳｉ）の積層からなる前記第２のソース電極を形成する第７工程と、を含むことを特徴とする。
【００１４】
また、前記Ｎｉシリサイド層を形成する第６工程は、９００℃〜１２００℃の熱処理であることを特徴とする。
【００１５】
また、前記第１工程で形成する前記ゲート電極は終端部分に傾斜を有するように形成することを特徴とする。
【００１６】
上記構成によれば、ゲート電極を覆う層間絶縁膜がソースコンタクト部分まで傾斜を有し平坦な箇所が無く形成するため、シリサイド化の熱処理後にバリア膜や層間絶縁膜上に余剰の第１ソース電極の塊が生じることを防止することができる。これにより、層間絶縁膜上に形成する第２ソース電極のカバレッジを改善でき、特性変動を抑制し信頼性の向上を図ることができる。
【発明の効果】
【００１７】
本発明によれば、おもて面側に形成する金属電極のカバレッジを改善でき、特性変動を抑制し信頼性を向上できる。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。
【図２】図２は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１）
【図３】図３は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２）
【図４】図４は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３）
【図５】図５は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４）
【図６】図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５）
【図７】図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。
【図８】図８は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その１）
【図９】図９は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その２）
【図１０】図１０は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その３）
【図１１】図１１は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その４）
【図１２】図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。（その５）
【図１３】図１３は、従来の炭化珪素によるスイッチングデバイスであるＮチャネルのＭＯＳＦＥＴの断面構造図である。
【図１４】図１４は、従来の表面にＰ型ＳｉＣ層を用いて形成したＮチャネルＭＯＳＦＥＴの断面構造図である。
【図１５】図１５は、従来のＭＯＳＦＥＴで生じる余剰のＮｉの問題を説明する断面図である。（その１）
【図１６】図１６は、従来のＭＯＳＦＥＴで生じる余剰のＮｉの問題を説明する断面図である。（その２）
【図１７】図１７は、従来のＭＯＳＦＥＴで生じる余剰のＮｉの問題を説明する平面図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。
【００２０】
［実施例１］
図１は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの断面構造図である。なお、本実施例では第１導電型をＮ型、第２導電型をＰ型としているが、これを逆に形成することも可能である。
【００２１】
Ｎ型ＳｉＣ基板１のおもて面側に低濃度のＮ型ＳｉＣ層２が形成され、Ｎ型ＳｉＣ層２の表面層にＰ型領域３が複数形成される。Ｐ型領域３の表面層には、Ｎ型ソース領域４と高濃度のＰ型コンタクト領域５が形成される。さらに、Ｎ型ソース領域４間のＰ型領域３およびＮ型ＳｉＣ層２表面にゲート絶縁膜６を介してゲート電極７が形成され、ゲート電極７の表面に層間絶縁膜８とバリア膜１５が窒化チタン（ＴｉＮ）、または（チタン）Ｔｉ／ＴｉＮの積層で形成される。
【００２２】
また、Ｎ型ソース領域４とＰ型コンタクト領域５との表面にＮｉシリサイド層にて第１の第１のソース電極９が形成され、バリア膜１５および第１のソース電極９の表面にＴｉとアルミニウム（Ａｌ）或いはＡｌ−（シリコン）Ｓｉなどの積層にて第２のソース電極１０が形成される。また、Ｎ型ＳｉＣ基板１の裏面側にドレイン電極１１が形成される。
【００２３】
上記の層間絶縁膜８には、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）を用い、ソースコンタクトホール形成後にコンタクトリフロー（熱処理）を行い、コンタクトホール付近の層間絶縁膜８に傾斜を設け、平坦な部分を形成しない。傾斜面は直線状に限らず、図１に示すように所定の円弧形状としてもよい。従来構造では、コンタクトホールの横に層間絶縁膜８の平坦な部分があり、Ｎｉシリサイド層形成時の熱処理の際に、この平坦部分に余剰のＮｉが塊となって残った。
【００２４】
この点、本実施例１では、コンタクトホール付近の層間絶縁膜８に平坦な部分を形成しないことで、熱処理時にＮｉが層間絶縁膜８の傾斜によってコンタクトホール内に移動するため、Ｎｉが塊として形成される（生じる）ことが無いため、その後形成する第２のソース電極１０のカバレッジの悪化を防止し、デバイス特性の変動抑制および信頼性の向上を図ることができる。
【００２５】
このように形成されたＭＯＳＦＥＴは、従来ＭＯＳＦＥＴと同様にゲート電極にしきい電圧以上の電圧を印加し、Ｐ型領域表面に反転層を形成することでオンさせることができる。
【００２６】
図２〜図６は、本発明の半導体装置の実施例１におけるＭＯＳＦＥＴの製造工程を示す断面図である。下記（ａ）〜（ｆ）の順に製造する。
【００２７】
（ａ）図２に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
【００２８】
（ｂ）図３に示すように、基体（Ｎ型ＳｉＣ基板１およびＮ型ＳｉＣ層２）のおもて面側にゲート絶縁膜６とゲート電極７を形成し、ＢＰＳＧを用いて層間絶縁膜８を形成する。その後、８００℃以上かつＮｉシリサイド形成の熱処理以上の温度にてリフローを実施し、コンタクトホール付近の層間絶縁膜８に傾斜を形成する。この時、層間絶縁膜８の傾斜角は２５°〜７５°の範囲であることが望ましい。
【００２９】
（ｃ）図４に示すように、層間絶縁膜８を覆うようにバリア膜１５をＴｉＮの単層或いはＴｉ／ＴｉＮの積層膜にて形成する。
【００３０】
（ｄ）図５に示すように、コンタクトホール部分を覆うように第１のソース電極９となるＮｉを形成する。
【００３１】
（ｅ）図６に示すように、ソースコンタクト表面に、Ｎｉシリサイド層を形成するために９００℃〜１２００℃の熱処理を実施する。
【００３２】
（ｆ）第２のソース電極１０を形成し、裏面側にドレイン電極１１を形成して図１に示したＭＯＳＦＥＴの素子構造を得ることができる。
【００３３】
上記工程によれば、縦型ＭＯＳＦＥＴの形成時に余剰のＮｉの発生を防ぎ、余剰のＮｉを除去する工程を省略することができるようになる。また、第２のソース電極１０のカバレッジの悪化を防止し、デバイス特性の変動を抑制でき信頼性の向上を図ることができる。
【００３４】
［実施例２］
図７は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの断面構造図である。実施例２が実施例１と異なるのは、ゲート電極７の終端部分に傾斜を設けることである。この傾斜を有するゲート電極７により、ゲート電極７を覆う層間絶縁膜８についても、ソースコンタクトホール付近には傾斜が形成され、平坦な部分が形成されないようにできる。
【００３５】
実施例２においても、実施例１と同様に、コンタクトホール付近の層間絶縁膜８に平坦な部分を形成しないため、熱処理時にＮｉが層間絶縁膜８の傾斜によってコンタクトホール内に移動し、Ｎｉの塊を形成することが無い。これにより、この後に形成する第２のソース電極１０のカバレッジの悪化を防止し、デバイス特性の変動を抑制でき信頼性の向上を図ることができる。このように形成されたＭＯＳＦＥＴは、従来ＭＯＳＦＥＴと同様にゲート電極にしきい値電圧以上の電圧を印加し、Ｐ型領域表面に反転層を形成することでオンさせることができる。
【００３６】
図８〜図１２は、本発明の半導体装置の実施例２におけるＭＯＳＦＥＴの製造工程を示す断面図である。下記（ａ）〜（ｆ）の順に製造する。
【００３７】
（ａ）図８に示すように、Ｎ型ＳｉＣ基板１内に上述したＮ型ＳｉＣ層２〜Ｐ型コンタクト領域５のデバイス構造を形成する。
【００３８】
（ｂ）図９に示すように、終端部分に傾斜を設けるようにゲート電極７を形成し、ゲート電極７を覆うように層間絶縁膜８を形成する。層間絶縁膜８の下地となるゲート電極７の終端部分に傾斜があるため、層間絶縁膜８にも傾斜が形成される。
【００３９】
（ｃ）図１０に示すように、層間絶縁膜８を覆うようにバリア膜１５をＴｉＮの単層、或いはＴｉ／ＴｉＮの積層膜にて形成する。
【００４０】
（ｄ）図１１に示すように、コンタクト部分を覆うように第１のソース電極９となるＮｉを形成する。
【００４１】
（ｅ）図１２に示すように、ソースコンタクト表面にＮｉシリサイド層を形成するために７００℃〜１２００℃の熱処理を実施する。
【００４２】
（ｆ）第２のソース電極１０を形成し、裏面側にドレイン電極１１を形成して図７に示したＭＯＳＦＥＴの素子構造を得ることができる。
【００４３】
上記工程によれば、縦型ＭＯＳＦＥＴの形成時に余剰のＮｉの発生を防ぎ、余剰のＮｉを除去する工程を省略することができるようになる。また、第２のソース電極１０のカバレッジの悪化を防止し、デバイス特性の変動を抑制でき信頼性の向上を図ることができる。
【００４４】
以上説明した各実施例によれば、炭化珪素基板に形成されたＭＯＳＦＥＴにおいて、ゲート電極を覆う層間絶縁膜がコンタクト部分まで傾斜を有し、コンタクト部分に平坦な箇所が無いように形成する。これにより、シリサイド化の熱処理後に、バリア膜や層間絶縁膜上に余剰のソース電極の塊が生じることを防止できる。そして、さらにおもて面側に形成する第２のソース電極のカバレッジを改善でき、特性変動を抑制し、信頼性の向上を図ることができるようになる。
【００４５】
また、この発明は、上記縦型ＭＯＳＦＥＴに限らず、トレンチ構造のＭＯＳＦＥＴについても同様に適用することができる。
【産業上の利用可能性】
【００４６】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００４７】
１  Ｎ型炭化珪素基板
２  Ｎ型炭化珪素層
３  Ｐ型領域
４  Ｎ型ソース領域
５  Ｐ型コンタクト領域
６  ゲート絶縁膜
７  ゲート電極
８  層間絶縁膜
９  第１のソース電極
１０  第２のソース電極
１１  ドレイン電極
１２  Ｐ型領域
１３  Ｐ型炭化珪素層
１４  Ｎ型領域
１５  バリア膜
２１  余剰Ｎｉの塊
【図１】
0006588447.tif 000002
【図２】
0006588447.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0006588447.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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