(57)【特許請求の範囲】
【請求項１】
（ａ）主面に沿って並ぶ第１領域、第２領域、第３領域および第４領域を有する半導体基板を用意する工程、
（ｂ）前記第２領域の前記半導体基板の前記主面に第１溝を形成する工程、
（ｃ）前記第１溝の側壁および底面を含む前記半導体基板の前記主面を、第１絶縁膜により覆う工程、
（ｄ）前記第１領域の前記第１絶縁膜を除去した後、前記第１領域の前記半導体基板の前記主面上に、前記第１絶縁膜より膜厚が小さい第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に第１導体膜を形成することで、前記第１溝内に前記第１絶縁膜を介して前記第１導体膜を埋め込む工程、
（ｆ）前記第１領域、前記第２領域および前記第３領域の前記第１導体膜を加工することで、前記第１領域において、前記第２絶縁膜からなる第１ゲート絶縁膜と、前記第１導体膜からなる制御ゲート電極とを形成し、前記第２領域において、前記第１溝を埋め込む前記第１導体膜からなる上部電極を形成し、前記第３領域において、前記第１絶縁膜からなる第２ゲート絶縁膜と、前記第１導体膜からなる第１ダミーゲート電極とを形成し、前記第４領域の前記半導体基板の前記主面上に第２ダミーゲート電極を形成する工程、
（ｇ）前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第３絶縁膜を介してメモリゲート電極を形成する工程、
（ｈ）前記制御ゲート電極と前記メモリゲート電極とを含むパターン、前記第１ダミーゲート電極および前記第２ダミーゲート電極のそれぞれを挟む一対のソース・ドレイン領域を、前記第１領域、前記第３領域および前記第４領域のそれぞれに形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板の前記主面上に、前記制御ゲート電極、前記上部電極、前記第１ダミーゲート電極および前記第２ダミーゲート電極を覆う第４絶縁膜を形成する工程、
（ｊ）前記第４絶縁膜の上面を研磨することで、前記第１ダミーゲート電極および前記第２ダミーゲート電極のそれぞれの上面を露出させる工程、
（ｋ）前記（ｊ）工程の後、前記第１ダミーゲート電極を、第１金属膜を含む第１ゲート電極に置換し、前記第２ダミーゲート電極を、第２金属膜を含む第２ゲート電極に置換する工程、
を有し、
前記第１領域の前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、前記第２領域の前記半導体基板、前記上部電極および前記第１絶縁膜は、容量素子を構成し、前記第３領域の前記第１ゲート電極および前記ソース・ドレイン領域は、第１トランジスタを構成し、前記第４領域の前記第２ゲート電極および前記ソース・ドレイン領域は、第２トランジスタを構成し、
前記第１トランジスタは、前記第２トランジスタよりも高い電圧で駆動し、
前記（ｆ）工程は、
（ｆ１）前記第１ゲート絶縁膜、前記制御ゲート電極、前記上部電極、前記第２ゲート絶縁膜および前記第１ダミーゲート電極を形成し、前記第４領域の前記第１導体膜を除去する工程、
（ｆ２）前記（ｆ１）工程の後、前記第４領域の前記半導体基板の前記主面上に、窒化シリコン膜よりも誘電率が高い第６絶縁膜と、前記第６絶縁膜上の前記第２ダミーゲート電極とを形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１溝および第２溝を前記半導体基板の前記主面に形成し、
（ｂ１）前記（ｃ）工程の前に、前記第２溝内に第５絶縁膜を埋め込むことで、前記第２溝内の前記第５絶縁膜を含む素子分離領域を形成する工程をさらに有し、
前記（ｄ）工程では、前記第１領域および前記第４領域の前記第１絶縁膜を除去することで前記素子分離領域の上面を露出させ、その後、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第１導体膜に対して第１導電型または第２導電型の不純物を導入する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第３絶縁膜を形成し、その際に生じる熱により、前記不純物を前記第１導体膜中に拡散させる工程、
（ｇ２）前記（ｇ１）工程の後、前記メモリゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｅ１）工程では、前記第２領域内の第７領域の前記第１導体膜に前記第１導電型の不純物を導入し、前記第２領域内の第８領域の前記第１導体膜に前記第２導電型の不純物を導入する、半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法において、
前記（ａ）工程では、主面に沿って並ぶ前記第１領域、前記第２領域、前記第３領域、前記第４領域および第９領域を有する前記半導体基板を用意し、
前記（ｂ）工程では、前記第１溝と、前記第９領域の前記第２溝とを形成し、
前記第９領域に形成された前記素子分離領域は、平面視において、前記第１領域、前記第２領域および前記第３領域のうちの複数の領域を囲んでいる、半導体装置の製造方法。
【請求項７】
（ａ）主面に沿って並ぶ第１領域、第２領域、第３領域および第４領域を有する半導体基板を用意する工程、
（ｂ）前記第２領域の前記半導体基板の前記主面に第１溝を形成する工程、
（ｃ）前記第１溝の側壁および底面を含む前記半導体基板の前記主面を、第１絶縁膜により覆う工程、
（ｄ）前記第１領域の前記第１絶縁膜を除去した後、前記第１領域の前記半導体基板の前記主面上に、前記第１絶縁膜より膜厚が小さい第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板上に第１導体膜を形成することで、前記第１溝内に前記第１絶縁膜を介して前記第１導体膜を埋め込む工程、
（ｆ）前記第１領域、前記第２領域および前記第３領域の前記第１導体膜を加工することで、前記第１領域において、前記第２絶縁膜からなる第１ゲート絶縁膜と、前記第１導体膜からなる制御ゲート電極とを形成し、前記第２領域において、前記第１溝を埋め込む前記第１導体膜からなる上部電極を形成し、前記第３領域において、前記第１絶縁膜からなる第２ゲート絶縁膜と、前記第１導体膜からなる第１ゲート電極とを形成し、前記第４領域の前記半導体基板の前記主面上に第１ダミーゲート電極を形成する工程、
（ｇ）前記制御ゲート電極の側壁に、内部に電荷蓄積部を有する第３絶縁膜を介してメモリゲート電極を形成する工程、
（ｈ）前記制御ゲート電極と前記メモリゲート電極とを含むパターン、前記第１ゲート電極および前記第１ダミーゲート電極のそれぞれを挟む一対のソース・ドレイン領域を、前記第１領域、前記第３領域および前記第４領域のそれぞれに形成する工程、
（ｉ）前記（ｇ）工程の後、前記半導体基板の前記主面上に、前記制御ゲート電極、前記上部電極、前記第１ゲート電極および前記第１ダミーゲート電極を覆う第４絶縁膜を形成する工程、
（ｊ）前記第４絶縁膜の上面を研磨することで、前記第１ダミーゲート電極の上面を露出させる工程、
（ｋ）前記（ｊ）工程の後、前記第１ダミーゲート電極を、金属膜を含む第２ゲート電極に置換する工程、
を有し、
前記第１領域の前記制御ゲート電極、前記メモリゲート電極および前記ソース・ドレイン領域は、不揮発性メモリのメモリセルを構成し、前記第２領域の前記半導体基板、前記上部電極および前記第１絶縁膜は、容量素子を構成し、前記第３領域の前記第１ゲート電極および前記ソース・ドレイン領域は、第１トランジスタを構成し、前記第４領域の前記第２ゲート電極および前記ソース・ドレイン領域は、第２トランジスタを構成し、
前記第１トランジスタは、前記第２トランジスタよりも高い電圧で駆動し、
前記（ｆ）工程は、
（ｆ１）前記第１ゲート絶縁膜、前記制御ゲート電極、前記上部電極、前記第２ゲート絶縁膜および前記第１ゲート電極を形成し、前記第４領域の前記第１導体膜を除去する工程、
（ｆ２）前記（ｆ１）工程の後、前記第４領域の前記半導体基板の前記主面上に、窒化シリコン膜よりも誘電率が高い第６絶縁膜と、前記第６絶縁膜上の前記第１ダミーゲート電極とを形成する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１溝および第２溝を前記半導体基板の前記主面に形成し、
（ｂ１）前記（ｃ）工程の前に、前記第２溝内に第５絶縁膜を埋め込むことで、前記第２溝内の前記第５絶縁膜を含む素子分離領域を形成する工程をさらに有し、
前記（ｄ）工程では、前記第１領域および前記第４領域の前記第１絶縁膜を除去することで前記素子分離領域の上面を露出させ、その後、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第１導体膜に対して第１導電型または第２導電型の不純物を導入する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｇ）工程は、
（ｇ１）前記第３絶縁膜を形成し、その際に生じる熱により、前記不純物を前記第１導体膜中に拡散させる工程、
（ｇ２）前記（ｇ１）工程の後、前記メモリゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｅ１）工程では、前記第３領域内の第５領域の前記第１導体膜に前記第１導電型の不純物を導入し、前記第３領域内の第６領域の前記第１導体膜に前記第２導電型の不純物を導入し、
前記第５領域の前記第１トランジスタは、前記第１導電型のチャネルを有し、前記第６領域の前記第１トランジスタは、前記第２導電型のチャネルを有する、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記（ｅ１）工程では、同一の注入工程により、前記第２領域および前記第３領域内のそれぞれの前記第１導体膜に前記不純物を導入する、半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、
前記（ａ）工程では、主面に沿って並ぶ前記第１領域、前記第２領域、前記第３領域、前記第４領域および第９領域を有する前記半導体基板を用意し、
前記（ｂ）工程では、前記第１溝と、前記第９領域の前記第２溝とを形成し、
前記第９領域に形成された前記素子分離領域は、平面視において、前記第１領域、前記第２領域および前記第３領域のうち、複数の領域を囲んでいる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリおよび容量素子を有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。このような記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
【０００３】
トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００４】
また、ゲート電極の形成方法として、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極などに置換する、いわゆるゲートラストプロセスが知られている。ゲートラストプロセスを用いる場合、ゲート電極と同じ高さに下部電極を形成し、下部電極上に上部電極を設ける容量素子を形成することは困難である。
【０００５】
これに対し、半導体基板を下部電極として用い、ゲート電極と同じ高さに上部電極を形成する容量素子であれば、ゲートラストプロセスを用いて形成する記憶素子などと共に半導体基板上に混載することができる。このような容量素子では、上部電極の一部を半導体基板の主面に形成された溝内に埋め込むことで、上部電極と半導体基板との対向面積を増大させることができ、これにより容量を増大させることができる。
【０００６】
特許文献１（特開２０１４−１５４７８９号公報）には、ゲートラストプロセスを用いて、メモリセルと、メタルゲート電極を有するＭＩＳＦＥＴとを形成することが記載されている。
【０００７】
特許文献２（特開２００３−３０９１８２号公報）には、基板と、基板上の電極との間に容量を発生させる容量素子において、当該電極の一部を基板の上面の溝内に埋め込むことが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−１５４７８９号公報
【特許文献２】特開２００３−３０９１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体基板の主面の溝内に電極の一部を埋め込む容量素子と、ＭＯＮＯＳメモリと、高耐圧のＭＩＳＦＥＴとを同一の半導体基板上に形成する場合、容量素子の上部電極および下部電極を隔てる絶縁膜と、高耐圧のＭＩＳＦＥＴのゲート絶縁膜とのそれぞれを別々の工程で形成すると、半導体装置の製造工程が煩雑になり、半導体装置の製造コストが増大する問題がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置の製造方法は、容量素子の電極間の絶縁膜と、高耐圧トランジスタのゲート絶縁膜とを同じ絶縁膜で形成するものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】実施の形態１である半導体装置の製造工程中の平面図である。
【図２３】実施の形態１の変形例である半導体装置の製造工程中の平面図である。
【図２４】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２５】実施の形態２である半導体装置の製造工程中の断面図である。
【図２６】比較例である半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】比較例である半導体装置の製造工程中の平面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）と、容量素子と、低耐圧トランジスタと、高耐圧トランジスタとを備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１７】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性およびキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位およびキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１８】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図２２を参照して説明する。
【００１９】
図１〜図２１は、本実施の形態の半導体装置の製造工程中の断面図である。図２２は、本実施の形態の半導体装置である半導体チップの製造工程中の平面図である。
【００２０】
図１〜図２１においては、各図の左側から右側に向かって、順にメモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅの断面を示している。
【００２１】
以下の説明では、メモリセル領域１Ａに不揮発性メモリのメモリセルが、容量素子領域１Ｂにトレンチ型容量素子が、高耐圧トランジスタ領域１Ｃに高耐圧のＭＩＳＦＥＴが、低耐圧トランジスタ領域１Ｅに低耐圧のＭＩＳＦＥＴが、それぞれ形成される様子を示す。メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅは、図２２を用いて後述するように、半導体チップの形成領域における半導体基板の上面に存在している。境界領域１Ｄは、図２２を用いて後述するように、例えばメモリセル領域１Ａ、容量素子領域１Ｂまたは高耐圧トランジスタ領域１Ｃと、その他の周辺回路領域（例えば低耐圧トランジスタ領域１Ｅ）との間の領域である。以下の説明では、境界領域１Ｄに、回路を構成しないゲート電極状のパターンが形成される様子を示す。
【００２２】
メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅのそれぞれは、半導体基板の主面に沿って並ぶ領域である。つまり、半導体基板の主面は、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅを有している。
【００２３】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、ここでは、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを形成することもできる。
【００２４】
また、例えば高耐圧トランジスタ領域１Ｃまたは低耐圧トランジスタ領域１Ｅに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor）を形成することもできる。
【００２５】
また、ここでは、容量素子領域１Ｂに、半導体基板の主面のｎ型のウェルを含む下部電極（第１電極）と、半導体基板上に形成されたｎ型の半導体膜からなる上部電極（第２電極）とを含む容量素子を形成する場合について説明するが、ｐ型のウェルを含む下部電極と、ｐ型の半導体膜からなる上部電極とを含む容量素子を形成してもよい。
【００２６】
半導体装置の製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウェハ）ＳＢを用意する。続いて、半導体基板ＳＢの主面上に絶縁膜からなるハードマスクを形成し、当該ハードマスクを用いてドライエッチングを行うことで、半導体基板ＳＢの上面の一部を除去する。当該ハードマスクは、例えば、半導体基板ＳＢ上に順に形成した酸化シリコン膜および窒化シリコン膜からなる。
【００２７】
これにより、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅのそれぞれの半導体基板ＳＢの上面には、複数の溝（凹部、窪み部）Ｄ１が形成される。また、容量素子領域１Ｂの半導体基板ＳＢの上面には、複数の溝Ｄ２が形成される。
【００２８】
各溝Ｄ２は、半導体基板ＳＢの主面に沿う第１方向に延在しており、複数の溝Ｄ２は、半導体基板ＳＢの主面に沿い、かつ第１方向に対して直交する第２方向において並んで配置されている。つまり複数の溝Ｄ２は、平面視においてストライプ状に形成されている。なお、溝Ｄ２のレイアウトはストライプ状に限らず、ドット形状または井桁形状などであっても構わない。溝Ｄ１およびＤ２は同一工程で形成された凹部であり、半導体基板ＳＢの途中深さまで達している。
【００２９】
続いて、溝Ｄ１、Ｄ２のそれぞれの側壁を酸化した後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜を形成することで、溝Ｄ１、Ｄ２のそれぞれの内側を完全に埋め込み、続いて、熱処理を行って当該酸化シリコン膜の焼き締めを行う。その後、ＣＭＰ（Chemical Mechanical Polishing）法により当該酸化シリコン膜の上面を研磨することで、当該酸化シリコン膜から半導体基板ＳＢの上面および当該上面上の上記ハードマスク（図示しない）を露出させる。これにより、複数の溝Ｄ１、Ｄ２のそれぞれの内側に埋め込まれた上記酸化シリコン膜は、それぞれ分離される。その後、前記酸化シリコン膜の上面をエッチバックして後退させる。
【００３０】
これにより、溝Ｄ１内には、上記酸化シリコン膜からなる素子分離領域ＥＩが形成され、溝Ｄ２内には、上記酸化シリコン膜からなるダミー素子分離領域ＤＥＩが形成される。ダミー素子分離領域ＤＥＩは、後の工程で除去される擬似的な素子分離領域である。メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅでは、半導体基板ＳＢの主面が素子分離領域ＥＩから露出しているのに対し、境界領域１Ｄでは、半導体基板ＳＢの主面の全体が素子分離領域ＥＩにより覆われている。その後、上記ハードマスクを例えばウェットエッチング法により除去する。
【００３１】
次に、図２に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、メモリセル領域１Ａおよび高耐圧トランジスタ領域１Ｃの半導体基板ＳＢの主面のそれぞれに、ｐ型の半導体領域であるウェルＰＷ１およびＰＷ２をそれぞれ形成する。ウェルＰＷ１、ＰＷ２は、ここではｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に比較的低い濃度で打ち込むことで形成する。なお、図示および詳しい説明はしないが、ｐ型のＭＩＳＦＥＴを形成する領域では、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板ＳＢの主面にイオン注入することで、ｎ型のウェルを形成する。なお、低耐圧トランジスタ領域１Ｅのウェルは後の工程で形成する。
【００３２】
ウェルＰＷ１、ＰＷ２のそれぞれの形成深さは、溝Ｄ１、Ｄ２よりも深い。ここではウェルＰＷ１、ＰＷ２のそれぞれを、フォトリソグラフィ技術を用いて別々のイオン注入工程により形成することで、異なる不純物濃度とする。
【００３３】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、容量素子領域１Ｂの半導体基板ＳＢの主面に、ｎ型の半導体領域であるウェルＮＷを形成する。ウェルＮＷは、ここではｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を半導体基板ＳＢの主面に比較的低い濃度で打ち込むことで形成する。ウェルＮＷの形成深さは、溝Ｄ１、Ｄ２よりも深い。その後、半導体基板ＳＢに対し熱処理を行って、ウェルＰＷ１、ＰＷ２およびＮＷ内の不純物を拡散させる。なお、ウェルＰＷ１、ＰＷ２およびＮＷのうち、どのウェルを先に形成してもよい。
【００３４】
次に、図３に示すように、素子分離領域ＥＩを覆い、容量素子領域１Ｂを露出するフォトレジスト膜（図示しない）をマスクとして用い、ドライエッチングまたはウェットエッチングを行うことで、溝Ｄ２内のダミー素子分離領域ＤＥＩを除去する。これにより、溝Ｄ２の底面および側壁が露出する。
【００３５】
次に、図４に示すように、半導体基板ＳＢ上に、比較的膜厚が大きい絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、少なくともメモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅに形成され、半導体基板ＳＢの上面、溝Ｄ２の側壁および底面を覆う。ここでは、絶縁膜ＩＦ１は、各領域の素子分離領域ＥＩの上面も覆っているものとして図示する。
【００３６】
絶縁膜ＩＦ１は、後に形成する高耐圧トランジスタのゲート絶縁膜および容量素子の電極間の分離絶縁膜（ゲート絶縁膜）となる膜であるため、５〜１２Ｖ程度の耐圧性能を有する必要がある。したがって、絶縁膜ＩＦ１の膜厚は、１５〜２０ｎｍ程度必要である。ここでは、絶縁膜ＩＦ１の膜厚は例えば１６ｎｍである。
【００３７】
絶縁膜ＩＦ１は、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１は、例えば、ドライ酸化法、ウェット酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法により形成することができる。また、絶縁膜ＩＦ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成してもよく、この場合、絶縁膜ＩＦ１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜またはＨＴＯ（High-temperature silicon dioxide）膜からなる。また、絶縁膜ＩＦ１は、上記のいずれかの酸化法と、当該ＣＶＤ法とを組み合わせて形成してもよい。この場合、例えば、まず酸化法により５ｎｍの膜厚の絶縁膜を形成した後、その上にＣＶＤ法により１０ｎｍの膜厚の絶縁膜を堆積することで、それらの絶縁膜からなる積層構造を有する絶縁膜ＩＦ１を形成する。
【００３８】
絶縁膜ＩＦ１は、溝Ｄ２の側壁および底面を覆っているが、溝Ｄ２を完全には覆っていない。つまり、第２方向における溝Ｄ２の幅、つまり溝Ｄ２の短手方向の幅は、絶縁膜ＩＦ１の膜厚の２倍より大きい。
【００３９】
次に、図５に示すように、フォトリソグラフィ技術を用いてフォトレジスト膜ＰＲ１からなるパターンを形成し、その後、当該パターンをマスクとしてエッチングを行うことで、メモリセル領域１Ａの絶縁膜ＩＦ１を除去する。これにより、メモリセル領域１Ａの半導体基板ＳＢの主面を露出させる。このとき、低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ１を除去してもよいが、ここでは、当該エッチング工程において、低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ１を残す場合について説明する。
【００４０】
次に、図６に示すように、フォトレジスト膜ＰＲ１を除去した後、例えば熱酸化などを行うことで、メモリセル領域１Ａにおいて露出する半導体基板ＳＢの上面に、比較的膜厚が小さい絶縁膜ＩＦ２を形成する。
【００４１】
次に、図７に示すように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、ポリシリコン膜ＰＳ１を形成する。これにより、絶縁膜ＩＦ１、ＩＦ２のそれぞれの上面はポリシリコン膜ＰＳ１により覆われる。このとき、溝Ｄ２の横方向（短手方向）の幅に対し、ポリシリコン膜ＰＳ１の膜厚は十分に大きいため、溝Ｄ２は絶縁膜ＩＦ１およびポリシリコン膜ＰＳ１により完全に埋め込まれ、かつ、溝Ｄ２の直上において、ポリシリコン膜ＰＳ１の上面は殆ど凹まない。つまり、溝Ｄ２内は、絶縁膜ＩＦ１を介してポリシリコン膜ＰＳ１により完全に埋め込まれる。
【００４２】
ここでは、不純物を導入していないポリシリコン膜ＰＳ１を形成し、その後イオン注入法を用いて、ポリシリコン膜ＰＳ１中にｎ型の不純物（例えばＰ（リン））を打ち込む。これにより、ポリシリコン膜ＰＳ１はｎ型の半導体膜となる。その後、ポリシリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて、窒化シリコン膜からなる絶縁膜ＩＦ３を形成する。ポリシリコン膜ＰＳ１は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。
【００４３】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれの絶縁膜ＩＦ３およびポリシリコン膜ＰＳ１を加工する。また、これにより、メモリセル領域１Ａの絶縁膜ＩＦ２を加工し、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれの絶縁膜ＩＦ１を加工する。
【００４４】
これにより、メモリセル領域１Ａでは、半導体基板ＳＢの主面上に、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ１を介して、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。また、容量素子領域１Ｂでは、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ２を介して、ポリシリコン膜ＰＳ１からなる上部電極ＵＥが形成される。また、高耐圧トランジスタ領域１Ｃでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ３を介して、ポリシリコン膜ＰＳ１からなるゲート電極Ｇ１が形成される。また、境界領域１Ｄでは、素子分離領域ＥＩの直上において、絶縁膜ＩＦ１、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３からなる積層膜が終端する。当該積層膜は、低耐圧トランジスタ領域１Ｅと境界領域１Ｄとの間で連続的に形成されている。また、当該積層膜は、低耐圧トランジスタ領域１Ｅの全体を覆っている。
【００４５】
なお、本実施の形態において、高耐圧トランジスタ領域１Ｃに形成されたゲート電極Ｇ１は、後の工程で除去される擬似的なゲート電極、つまりダミーゲート電極である。
【００４６】
次に、図８に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用の積層膜であるＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の側壁および上面とを覆っている。また、ＯＮＯ膜ＯＮは、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅを覆っている。ＯＮＯ膜ＯＮの形成時には、半導体基板ＳＢに高い熱が加わる。
【００４７】
ここでは、図をわかりやすくするため、ＯＮＯ膜ＯＮを構成する積層膜の積層構造の図示を省略する。つまりここでは、ＯＮＯ膜ＯＮを構成する各膜同士の境界の図示をしない。ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された第１酸化シリコン膜（ボトム酸化膜）と、第１酸化シリコン膜上に形成された窒化シリコン膜（電荷蓄積部、電荷蓄積膜）と、当該窒化シリコン膜上に形成された第２酸化シリコン膜（トップ酸化膜）との積層膜からなる。
【００４８】
第１、第２酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。上記窒化シリコン膜は、例えばＣＶＤ法により形成することができる。第１、第２酸化シリコン膜の厚みは、例えば２〜１０ｎｍ程度とすることができ、上記窒化シリコン膜の厚みは、例えば５〜１５ｎｍ程度とすることができる。
【００４９】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、ポリシリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ２が形成される。
【００５０】
ポリシリコン膜ＰＳ２は、成膜時にアモルファスシリコン膜として形成してから、その後の熱処理で、多結晶化して形成することもできる。ポリシリコン膜ＰＳ２は、例えばｎ型の不純物（例えばリン（Ｐ））が比較的高い濃度で導入された膜である。
【００５１】
次に、図９に示すように、ドライエッチング法により、ポリシリコン膜ＰＳ２をエッチバックすることで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、ポリシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の両方の側壁に、ＯＮＯ膜ＯＮを介して隣接するように、サイドウォール状のポリシリコン膜ＰＳ２を残す。
【００５２】
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したポリシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。上記エッチバックにより、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄ、低耐圧トランジスタ領域１ＥのそれぞれのＯＮＯ膜ＯＮの上面が露出する。
【００５３】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁と隣り合うメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁と隣り合うポリシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたポリシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、メモリゲート電極ＭＧは、フォトレジストパターンで覆われているため、エッチングされずに残存する。
【００５４】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧにより覆われずに露出する部分を、エッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３を含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。つまり、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間の領域から、当該積層膜とメモリゲート電極ＭＧとの間の領域に亘って連続的に形成されたＯＮＯ膜ＯＮは、Ｌ時型の断面形状を有する。
【００５５】
他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ３の上面および側壁が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣り合わない方の側壁と、上部電極ＵＥの側壁と、ゲート電極Ｇ１の側壁と、ポリシリコン膜ＰＳ１の側壁とが露出する。このようにして、制御ゲート電極ＣＧと隣り合う位置において、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【００５６】
次に、図１０に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は例えば酸化シリコン膜からなるが、ポリシリコンからなる膜であってもよい。層間絶縁膜ＩＬ１の膜厚は、ゲート絶縁膜ＧＩ２、ゲート電極Ｇ１および絶縁膜ＩＦ３からなる積層膜の膜厚より大きい。続いて、層間絶縁膜ＩＬ１の上面を、例えばＣＭＰ法により研磨することで、絶縁膜ＩＦ３の上面を露出させる。当該研磨工程の後、層間絶縁膜ＩＬ１は、制御ゲート電極ＣＧ、上部電極ＵＥおよびゲート電極Ｇ１などのパターンのそれぞれの側壁を覆っている。
【００５７】
次に、図１１に示すように、層間絶縁膜ＩＬ１および絶縁膜ＩＦ３の上に絶縁膜（保護膜）ＩＦ４を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ４を加工する。これにより形成された絶縁膜ＩＦ４のパターンは、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃを覆い、境界領域１Ｄの一部の層間絶縁膜ＩＬ１を覆っている。また、絶縁膜ＩＦ４は、低耐圧トランジスタ領域１Ｅの全体を露出しており、境界領域１Ｄの絶縁膜ＩＦ３およびポリシリコン膜ＰＳ１を露出している。絶縁膜ＩＦ４は、例えば酸化シリコン膜からなる。
【００５８】
続いて、絶縁膜ＩＦ４をマスクとして用いて、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を除去し、これにより素子分離領域ＥＩの上面および半導体基板ＳＢの主面を露出させる。
【００５９】
次に、図１２に示すように、絶縁膜ＩＦ４を除去した後、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧トランジスタ領域１Ｅの半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことにより、ｐ型のウェルＰＷ３を形成する。ウェルＰＷ３は、境界領域１Ｄの半導体基板ＳＢ中に達して形成される。このように、ウェルＰＷ３をウェルＰＷ１、ＰＷ２の後に形成するのは、メモリセル領域１ＡのＯＮＯ膜ＯＮの成膜時に生じる熱により、低耐圧トランジスタ領域１Ｅのｐ型ウェルが影響を受けることを防ぐためである。
【００６０】
続いて、半導体基板ＳＢ上に絶縁膜ＩＦ５を形成する。絶縁膜ＩＦ５は、例えば酸化シリコン膜または酸窒化シリコン膜からなり、例えば熱酸化法などにより形成することができる。絶縁膜ＩＦ５を酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、または、酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＩＦ５の物理的膜厚は、下記の絶縁膜ＨＫの物理的膜厚よりも薄く、好ましくは０．５〜２ｎｍ、例えば１ｎｍ程度とすることができる。
【００６１】
絶縁膜ＩＦ５は、例えば熱酸化法などを用いて形成することができる。すなわち、絶縁膜ＩＦ５は、低耐圧トランジスタ領域１Ｅにおいて露出する半導体基板ＳＢの主面を覆うように形成される。なお、酸化法により絶縁膜ＩＦ５を形成する場合、素子分離領域ＥＩ、絶縁膜ＩＦ３および層間絶縁膜ＩＬ１のそれぞれの表面上には絶縁膜ＩＦ５が形成されない場合が考えられるが、ここでは絶縁膜ＩＦ５が半導体基板ＳＢの主面の全面を覆うように形成される場合について説明する。
【００６２】
続いて、半導体基板ＳＢ上、つまり絶縁膜ＩＦ５上に、絶縁膜ＨＫおよび金属膜ＭＥ１を順に形成する。それから、半導体基板ＳＢ上、つまり金属膜ＭＥ１上に、ポリシリコン膜ＰＳ３および絶縁膜ＩＦ６を順に形成する。すなわち、ここでは、半導体基板ＳＢ上に絶縁膜ＩＦ５、絶縁膜ＨＫ、金属膜ＭＥ１、ポリシリコン膜ＰＳ３および絶縁膜ＩＦ６を順に形成する。これにより、半導体基板ＳＢ上に、絶縁膜ＩＦ５、絶縁膜ＨＫ、金属膜ＭＥ１、ポリシリコン膜ＰＳ３および絶縁膜ＩＦ６の積層膜が形成される。
【００６３】
絶縁膜ＩＦ５および絶縁膜ＨＫは、後にゲート絶縁膜となる絶縁膜であり、金属膜ＭＥ１およびポリシリコン膜ＰＳ３は、後にゲート電極となる導体膜（導電膜）である。ただし、ポリシリコン膜ＰＳ３は、後の工程で除去される擬似的なゲート電極、つまりダミーゲート電極を形成するために用いられる膜である。具体的には、絶縁膜ＩＦ５および絶縁膜ＨＫは、低耐圧トランジスタ領域１Ｅに形成するＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥ１は、低耐圧トランジスタ領域１Ｅに形成するＭＩＳＦＥＴのゲート電極用の導体膜である。絶縁膜ＩＦ５は、絶縁膜ＨＫと半導体基板ＳＢとの間に形成されるため、界面層とみなすこともできる。
【００６４】
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願でいうｈｉｇｈ−ｋ膜、高誘電率膜または高誘電率ゲート絶縁膜は、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【００６５】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）のうち、一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、例えばゲート絶縁膜に酸化シリコン膜のみを用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができる。このため、後に形成するＭＩＳＦＥＴにおいて、リーク電流を低減できるという利点を得られる。
【００６６】
また、絶縁膜ＩＦ５の形成工程を省略して、高誘電率膜である絶縁膜ＨＫを、低耐圧トランジスタ領域１Ｅの半導体基板ＳＢの上面（シリコン面）上に直接的に形成することも可能である。ただし、絶縁膜ＩＦ５の形成工程を省略せずに、絶縁膜ＨＫと低耐圧トランジスタ領域１Ｅの半導体基板ＳＢとの界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁膜（界面層）ＩＦ５を設ければ、より好ましい。すなわち、絶縁膜ＩＦ５を形成してから絶縁膜ＨＫを形成すれば、より好ましい。これにより、後で低耐圧トランジスタ領域１Ｅに形成されるＭＩＳＦＥＴにおいて、ゲート絶縁膜と半導体基板（のシリコン面）との界面をＳｉＯ２／Ｓｉ（またはＳｉＯＮ／Ｓｉ）構造にし、トラップ準位などの欠陥数を低減して、駆動能力および信頼性を向上させることができる。
【００６７】
金属膜ＭＥ１としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などの、金属膜を用いることができる。なお、ここでいう金属膜とは、金属伝導を示す導体膜を指し、単体の金属膜（純金属膜）および合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜または炭化金属膜など）も含むものとする。金属膜ＭＥ１は、例えばスパッタリング法などを用いて形成することができる。
【００６８】
金属膜ＭＥ１を用いて、後にゲート電極（低耐圧トランジスタ領域１Ｅに形成されるＭＩＳＦＥＴのゲート電極）を形成するため、そのゲート電極をメタルゲート電極とすることができる。ゲート電極をメタルゲート電極により構成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【００６９】
ポリシリコン膜ＰＳ３は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。成膜時はポリシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。また、ポリシリコン膜ＰＳ３は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
【００７０】
なお、メモリセル領域１Ａのポリシリコン膜ＰＳ３は、後で除去するため、ｎ型またはｐ型の導電型の不純物は、ポリシリコン膜ＰＳ３中に導入されていても、導入されていなくてもよい。また、低耐圧トランジスタ領域１Ｅに形成するポリシリコン膜ＰＳ３は、後にダミーゲート電極となる膜であるが、当該ダミーゲート電極は後に除去される膜であるため、ポリシリコン膜ＰＳ３には不純物を導入しなくてもよい。絶縁膜ＩＦ６は、例えば窒化シリコン膜からなり、例えばＣＶＤ法を用いて形成することができる。
【００７１】
次に、図１３に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＩＦ６、ポリシリコン膜ＰＳ３、金属膜ＭＥ１、絶縁膜ＨＫおよびＩＦ５からなる積層膜をパターニングする。これにより、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃでは、層間絶縁膜ＩＬ１の上面および絶縁膜ＩＦ３の上面が露出する。また、境界領域１Ｄでは、素子分離領域ＥＩの上面の一部が露出する。
【００７２】
ここでは、低耐圧トランジスタ領域１Ｅにおいて、当該積層膜をパターニングせずに残す。また、境界領域１Ｄでは、当該積層膜の一部であって、層間絶縁膜ＩＬ１の側壁に接する当該積層膜が、サイドウォール状に残る。以下では、当該サイドウォール状の積層膜を、第１パターンと呼ぶ。また、境界領域１Ｄでは、低耐圧トランジスタ領域１Ｅから連続して形成された当該積層膜の一部が素子分離領域ＥＩ上に残る。つまり、境界領域１Ｄにおいて、サイドウォール状の上記積層膜（第１パターン）と、低耐圧トランジスタ領域１Ｅから連続して形成された当該積層膜とは、互いに離間して形成されている。
【００７３】
次に、図１４に示すように、フォトリソグラフィ技術およびエッチング法を用いて、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ６、ポリシリコン膜ＰＳ３、金属膜ＭＥ１、絶縁膜ＨＫおよびＩＦ５からなる積層膜をパターニングする。これにより、低耐圧トランジスタ領域１Ｅの半導体基板ＳＢの主面上には、絶縁膜ＩＦ５、ＨＫからなるゲート絶縁膜が形成され、当該ゲート絶縁膜上に、金属膜ＭＥ１を介して、ポリシリコン膜ＰＳ３からなるダミーゲート電極ＤＧが形成される。ダミーゲート電極ＤＧは、後の工程で除去される擬似的なゲート電極である。
【００７４】
また、上記パターニング工程により、境界領域１Ｄには、ダミーゲート電極ＤＧを構成するポリシリコン膜ＰＳ３から分離されたポリシリコン膜ＰＳ３を含む上記積層膜の一部（以下、第２パターンと呼ぶ）が、素子分離領域ＥＩ上に残る。
【００７５】
続いて、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび境界領域１Ｄの層間絶縁膜ＩＬ１を、エッチングにより除去する。その後、イオン注入法を用いて、メモリセル領域１Ａ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅのそれぞれの半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を打ち込むことにより、ｎ−型の半導体領域であるエクステンション領域ＥＸを形成する。
【００７６】
メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンを挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。高耐圧トランジスタ領域１Ｃでは、ゲート電極Ｇ１を挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。低耐圧トランジスタ領域１Ｅでは、ダミーゲート電極ＤＧを挟むように、半導体基板ＳＢの主面に一対のエクステンション領域ＥＸが形成される。
【００７７】
なお、各領域のエクステンション領域ＥＸを１回のイオン注入で形成せず、フォトリソグラフィ技術を用いて複数回のイオン注入工程を行うことで、メモリセル領域１Ａ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅのそれぞれに異なる注入条件でイオン注入を行ってもよい。つまり、各領域に形成する素子の特性に合わせて、別々の濃度または形成深さを有する各種のエクステンション領域ＥＸを形成してもよい。
【００７８】
加えて、ｐ型の不純物（例えばＢ（ホウ素））を半導体基板ＳＢの主面に注入して、ｐ型の半導体領域であるＨａｌｏ領域を形成してもよい。また、不純物拡散を抑制することを目的として、炭素（Ｃ）などを半導体基板ＳＢの主面に注入する工程、すなわちｃｏ−ｉｍｐｌａ工程を行ってもよい。また、ここでは容量素子領域１Ｂにエクステンション領域ＥＸを形成していないが、エクステンション領域ＥＸを形成する工程において、ｎ型不純物を容量素子領域１Ｂの半導体基板ＳＢの主面に打ち込んでもよい。本実施の形態では、予めｎ型のウェルＮＷを形成しているため、容量素子領域１Ｂにｎ型不純物を打ち込む必要はない。
【００７９】
次に、図１５に示すように、メモリセル領域１Ａの制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩ１、絶縁膜ＩＦ３およびＯＮＯ膜ＯＮを含むパターンの両側の側壁を覆うサイドウォールＳＷ１を形成する。また、同工程により、容量素子領域１Ｂにおいて、ゲート絶縁膜ＧＩ２、上部電極ＵＥおよび絶縁膜ＩＦ３からなる積層膜の両側の側壁を覆うサイドウォールＳＷ１を形成する。また、同工程により、高耐圧トランジスタ領域１Ｃにおいて、ゲート絶縁膜ＧＩ３、ゲート電極Ｇ１および絶縁膜ＩＦ３を含む積層膜の両側の側壁を覆うサイドウォールＳＷ１を形成する。
【００８０】
また、ここでは、低耐圧トランジスタ領域１Ｅにおいて、絶縁膜ＩＦ５、ＨＫ、金属膜ＭＥ１、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ６を含む積層膜の両側の側壁を覆うサイドウォールＳＷ２を形成する。また、同工程では、境界領域１Ｄに形成された絶縁膜ＩＦ５、ＨＫ、金属膜ＭＥ１、ポリシリコン膜ＰＳ３および絶縁膜ＩＦ６を含む２つの積層膜（第１パターンおよび第２パターン）のそれぞれの側壁を覆うサイドウォールＳＷ２を形成する。サイドウォールＳＷ２は、サイドウォールＳＷ１に比べ、半導体基板ＳＢの主面に沿う方向における幅が小さい絶縁膜からなる。
【００８１】
このように、ここでは異なる幅を有する２種類のサイドウォールＳＷ１、ＳＷ２を形成する。サイドウォールＳＷ１、ＳＷ２は、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面、絶縁膜ＩＦ３およびＩＦ６のそれぞれの上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷ１、ＳＷ２は積層膜により形成することが考えられる。ここでは、２種類のサイドウォールＳＷ１、ＳＷ２を互いに異なる幅で形成する方法についての説明は省略する。なお、容量素子領域１ＢでサイドウォールＳＷ１を形成せずに、上部電極ＵＥの側壁に接するように、幅が小さいサイドウォールＳＷ２を形成しても構わない。
【００８２】
続いて、複数のｎ＋型半導体領域（不純物拡散領域）である拡散層ＤＦを、イオン注入法などを用いてメモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅに形成する。すなわち、ここでは、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、絶縁膜ＩＦ３、ＩＦ５、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧ、ＯＮＯ膜ＯＮ、上部電極ＵＥ、ゲート電極Ｇ１、ダミーゲート電極ＤＧ、サイドウォールＳＷ１およびＳＷ２などをマスクとして用いて半導体基板ＳＢの主面にイオン注入法で導入する。これにより、ｎ＋型半導体領域である拡散層ＤＦを複数形成することができる。拡散層ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さ（形成深さ）が深い。なお、拡散層ＤＦをエクステンション領域ＥＸよりも浅い接合深さで形成してもよい。
【００８３】
これにより、メモリセル領域１Ａ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅにおいて、ｎ−型半導体領域であるエクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高いｎ＋型半導体領域である拡散層ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。
【００８４】
メモリセル領域１Ａに形成されたエクステンション領域ＥＸおよび拡散層ＤＦを含むソース・ドレイン領域と、制御ゲート電極ＣＧとは、制御トランジスタを構成する。また、メモリセル領域１Ａに形成された当該ソース・ドレイン領域と、メモリゲート電極ＭＧとは、メモリトランジスタを構成する。つまり、制御トランジスタおよびメモリトランジスタは、互いにソース・ドレイン領域を共有している。ソース・ドレイン領域を共有する制御トランジスタおよびメモリトランジスタは、１つのメモリセルＭＣを構成する。
【００８５】
各領域の拡散層ＤＦは、１回のイオン注入工程で形成することもできるが、異なるイオン注入工程で形成し、それらの拡散層ＤＦを別々の不純物濃度または別々の深さで形成してもよい。また、メモリセル領域１Ａに形成する一対の拡散層ＤＦのうち、メモリゲート電極ＭＧ側に形成する拡散層ＤＦと、制御ゲート電極ＣＧ側に形成する拡散層ＤＦとのそれぞれを別々のイオン注入工程により形成し、それらの拡散層ＤＦを別々の不純物濃度または別々の深さで形成してもよい。
【００８６】
また、容量素子領域１Ｂでは、上部電極ＵＥの横において素子分離領域ＥＩから露出する半導体基板ＳＢの主面に、拡散層ＤＦが形成される。当該拡散層ＤＦは、後に形成する容量素子の下部電極である半導体基板ＳＢ（ウェルＮＷ）に電圧を印加するために用いられるコンタクトプラグとの接続領域として用いられる。
【００８７】
続いて、ソース・ドレイン領域用の半導体領域（エクステンション領域ＥＸおよび拡散層ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００８８】
次に、図１６に示すように、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【００８９】
すなわち、まず、拡散層ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【００９０】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、拡散層ＤＦおよびメモリゲート電極ＭＧ、ポリシリコン膜ＰＳ３の各表層部分であって、露出している部分を、当該金属膜と反応させる。これにより、拡散層ＤＦと、メモリゲート電極ＭＧと、第１パターンを構成するポリシリコン膜ＰＳ３とのそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去する。サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、メモリゲート電極ＭＧ上の当該シリサイド層Ｓ１は、後の工程において行うＣＭＰ法による研磨工程により、完全に除去される。
【００９１】
シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。なお、制御ゲート電極ＣＧ、上部電極ＵＥおよびゲート電極Ｇ１のそれぞれの上面はキャップ膜である絶縁膜ＩＦ３により覆われている。また、ダミーゲート電極ＤＧと、境界領域１Ｄの第２パターンを構成するポリシリコン膜ＰＳ３とのそれぞれの上面は、キャップ膜である絶縁膜ＩＦ６により覆われている。このため、制御ゲート電極ＣＧ、上部電極ＵＥ、ゲート電極Ｇ１、ダミーゲート電極ＤＧおよびポリシリコン膜ＰＳ３のそれぞれの上面の上部にシリサイド層Ｓ１は形成されない。
【００９２】
続いて、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、サイドウォールＳＷ１、ＳＷ２、上部電極ＵＥ、ゲート電極Ｇ１およびダミーゲート電極ＤＧを覆うように、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば、ゲート絶縁膜ＧＩ１、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の膜厚よりも厚い膜厚で層間絶縁膜ＩＬ２を形成する。
【００９３】
次に、図１７に示すように、層間絶縁膜ＩＬ２の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥ、ゲート電極Ｇ１、ポリシリコン膜ＰＳ３およびダミーゲート電極ＤＧのそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥ、ゲート電極Ｇ１、ポリシリコン膜ＰＳ３およびダミーゲート電極ＤＧのそれぞれの上面が露出するまで、層間絶縁膜ＩＬ２を研磨する。これにより、絶縁膜ＩＦ３およびＩＦ６は除去され、各サイドウォールＳＷ１、ＳＷ２の上部も一部除去される。
【００９４】
この工程により、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、メモリゲート電極ＭＧの上部の一部とともに除去される。同様に、境界領域１Ｄのポリシリコン膜ＰＳ３上のシリサイド層Ｓ１は、当該ポリシリコン膜ＰＳ３の上部の一部とともに除去される。
【００９５】
また、上記研磨工程より、容量素子領域１Ｂの上部電極ＵＥの上面を後退させることで、上部電極ＵＥと、上部電極ＵＥの直下の半導体基板ＳＢからなる下部電極と、上部電極ＵＥおよび当該下部電極の間のゲート絶縁膜ＧＩ２とを含む容量素子ＣＥを形成する。上部電極ＵＥと半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩ２が介在している。よって、上部電極ＵＥと下部電極とは、ゲート絶縁膜ＧＩ２により隔てられており、互いに絶縁されている。
【００９６】
続いて、層間絶縁膜ＩＬ１上に、フォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅと、境界領域１Ｄの一部とを露出し、メモリセル領域１Ａ、容量素子領域１Ｂと、境界領域１Ｄの一部を覆うレジストパターンである。境界領域１Ｄにおいて、フォトレジスト膜ＰＲ２は第２パターンを露出し、第１パターンを覆っている。
【００９７】
続いて、フォトレジスト膜ＰＲ２をマスクとして用いてエッチングを行うことにより、ダミーゲート電極であるゲート電極Ｇ１と、第２パターンを構成するポリシリコン膜ＰＳ３と、ダミーゲート電極ＤＧとを除去する。ここでは、例えばアルカリ水溶液によりウェットエッチングを行うことで、ゲート電極Ｇ１、ポリシリコン膜ＰＳ３およびダミーゲート電極ＤＧを除去する。ゲート電極Ｇ１、ポリシリコン膜ＰＳ３およびダミーゲート電極ＤＧが除去されたことにより、高耐圧トランジスタ領域１Ｃのゲート絶縁膜ＧＩ３上の第１溝（凹部、窪み部）と、境界領域１Ｄにおいて第２パターンを構成するポリシリコン膜ＰＳ３が形成されていた位置の第２溝と、低耐圧トランジスタ領域１Ｅの金属膜ＭＥ１上の第３溝とが形成される。
【００９８】
第１溝はゲート電極Ｇ１が除去された領域であり、第１溝の両側の側壁はサイドウォールＳＷ１により構成され、第１溝の底面はゲート絶縁膜ＧＩ３の上面により構成されている。第２溝は第２パターンを構成するポリシリコン膜ＰＳ３が除去された領域であり、第２溝の両側の側壁はサイドウォールＳＷ２により構成され、第２溝の底面は金属膜ＭＥ１の上面により構成されている。第３溝はダミーゲート電極ＤＧが除去された領域であり、第３溝の両側の側壁はサイドウォールＳＷ２により構成され、第３溝の底面は金属膜ＭＥ１の上面により構成されている。
【００９９】
次に、図１８に示すように、フォトレジスト膜ＰＲ２を除去した後、半導体基板ＳＢ上、つまり、第１〜第３溝のそれぞれの底面および側壁の上を含む層間絶縁膜ＩＬ２上に、第１〜第３溝のそれぞれを完全に埋め込むように、ゲート電極用の導体膜として、金属膜ＭＥ２およびＭＥ３を順に形成する。
【０１００】
金属膜ＭＥ２としては例えばチタンアルミニウム（ＴｉＡｌ）膜などを好適に用いることができる。なお、ｐチャネル型のＭＩＳＦＥＴを形成する場合は、金属膜ＭＥ２としては例えば窒化チタン（ＴｉＮ）膜などを好適に用いることができる。金属膜ＭＥ２は、例えばスパッタリング法などを用いて形成することができる。ＭＥ３は、金属伝導を示す導体膜であり、単体の金属膜（純金属膜）または合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜または炭化金属膜など）であってもよい。金属膜ＭＥ３には、例えばアルミニウム（Ａｌ）膜などを用いることができる。
【０１０１】
ここでは、例えば金属膜ＭＥ２を、窒化チタン（ＴｉＮ）膜により形成し、当該窒化チタン膜上の金属膜ＭＥ３を、アルミニウム（Ａｌ）膜により形成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極の低抵抗化を図ることができる。また、金属膜ＭＥ２は、ｎチャネル型のＭＩＳＦＥＴと、ｐチャネル型のＭＩＳＦＥＴとのそれぞれのゲート電極の仕事関数を調整する役割を有する。なお、図示はしていないが、金属膜ＭＥ２と金属膜ＭＥ３との間には、金属膜ＭＥ２、ＭＥ３の相互間の密着性を高める役割を有する導体膜（バリア導体膜）を形成する。当該導体膜は、例えばチタン（Ｔｉ）膜からなる。
【０１０２】
次に、図１９に示すように、第１〜第３溝のそれぞれの外部の不要な金属膜ＭＥ２、ＭＥ３をＣＭＰ法などによって研磨して除去することにより、第１〜第３溝のそれぞれの内側に、金属膜ＭＥ２、ＭＥ３を残す。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよびポリシリコン膜ＰＳ３のそれぞれの上面を露出させる。また、当該研磨工程により、高耐圧トランジスタ領域１Ｃの第１溝内に、金属膜ＭＥ２、ＭＥ３からなるゲート電極ＭＧ１が形成される。また、当該研磨工程により、低耐圧トランジスタ領域１Ｅの第３溝内に、金属膜ＭＥ２およびＭＥ３を含むゲート電極ＭＧ２が形成される。ゲート電極ＭＧ２は、金属膜ＭＥ１、ＭＥ２およびＭＥ３により構成される。また、第２溝内には、金属膜ＭＥ２、ＭＥ３が残る。
【０１０３】
これにより、高耐圧トランジスタ領域１Ｃには高耐圧のＭＩＳＦＥＴＱ１が形成され、低耐圧トランジスタ領域１Ｅには低耐圧のＭＩＳＦＥＴＱ２が形成される。ＭＩＳＦＥＴＱ１は、ゲート電極ＭＧ１と、ゲート電極ＭＧ１の横のソース・ドレイン領域とを有する電界効果トランジスタである。ＭＩＳＦＥＴＱ２は、ゲート電極ＭＧ２と、ゲート電極ＭＧ２の横のソース・ドレイン領域とを有する電界効果トランジスタである。ゲート電極ＭＧ２の直下の絶縁膜ＨＫおよび絶縁膜ＩＦ５は、ＭＩＳＦＥＴＱ２のゲート絶縁膜を構成している。
【０１０４】
ＭＩＳＦＥＴＱ１は、メモリセルＭＣの駆動、または、半導体装置である半導体チップと、当該半導体チップの外部との間で電力を入出力する回路に用いられる。つまり、ＭＩＳＦＥＴＱ１は、制御トランジスタおよびＭＩＳＦＥＴＱ２に比べ、高い電圧で駆動する。このため、ＭＩＳＦＥＴＱ１は、制御トランジスタ、および、ロジック回路などに用いられ、高速動作が求められるＭＩＳＦＥＴＱ２などに比べ、高い耐圧が要求される。したがって、ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ３は、ゲート絶縁膜ＧＩ１およびＭＩＳＦＥＴＱ２のゲート絶縁膜に比べて大きい膜厚を有している必要がある。
【０１０５】
ゲート電極ＭＧ１、ＭＧ２のそれぞれはメタルゲート電極である。本実施の形態では、ゲート電極Ｇ１を除去してゲート電極ＭＧ１に置き換えている。また、ダミーゲート電極ＤＧを除去してゲート電極ＭＧ２に置き換えている。このため、ゲート電極Ｇ１およびダミーゲート電極ＤＧは、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【０１０６】
また、本実施の形態では、金属膜を用いてメタルゲート電極であるゲート電極ＭＧ１、ＭＧ２を形成している。このため、トランジスタの小型化（ゲート絶縁膜の薄膜化）が可能になるという利点を得ることができる。
【０１０７】
次に、図２０に示すように、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ７を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ７を加工する。これにより、絶縁膜ＩＦ７は、境界領域１Ｄの一部、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅに残る。つまり、絶縁膜ＩＦ７は、ゲート電極ＭＧ１、ＭＧ２、境界領域１Ｄの金属膜ＭＥ２およびＭＥ３のそれぞれの上面を覆っている。また、絶縁膜ＩＦ７は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥおよび第１パターンのそれぞれの上面を覆っていない。絶縁膜ＩＦ７は、酸化シリコン膜または窒化シリコン膜からなる。
【０１０８】
続いて、図１６を用いて説明した工程と同様のサリサイドプロセスを行うことで、絶縁膜ＩＦ７から露出する制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれの上面上に、シリサイド層Ｓ２を形成する。また、第１パターンを構成するポリシリコン膜ＰＳ３の上面にも、シリサイド層Ｓ２が形成される。ここで絶縁膜ＩＦ７によりゲート電極ＭＧ１、ＭＧ２、金属膜ＭＥ２およびＭＥ３の上面を覆っているのは、当該サリサイドプロセスにおいて、熱処理後に未反応の金属膜を除去する際に、メタルゲート電極であるゲート電極ＭＧ１、ＭＧ２と、金属膜ＭＥ２、ＭＥ３とが当該金属膜と共に除去されることを防ぐためである。つまり、絶縁膜ＩＦ７は、ゲート電極ＭＧ１、ＭＧ２、金属膜ＭＥ２およびＭＥ３の保護膜である。
【０１０９】
次に、図２１に示すように、層間絶縁膜ＩＬ３、複数のコンタクトプラグＣＰおよび複数の配線Ｍ１を形成する。ここではまず、半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ３を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ３は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＭＧ１、ＭＧ２、上部電極ＵＥ、絶縁膜ＩＦ７および層間絶縁膜ＩＬ２のそれぞれの上面を覆っている。
【０１１０】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２、ＩＬ３および絶縁膜ＩＦ７をパターニングする。これにより、層間絶縁膜ＩＬ２、ＩＬ３を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ２、ＩＬ３およびＩＦ７を貫通するコンタクトホールとをそれぞれ複数形成する。各コンタクトホールの底部では、拡散層ＤＦの表面上のシリサイド層Ｓ１、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２、ゲート電極ＭＧ１、ＭＧ２、または上部電極ＵＥの表面上のシリサイド層Ｓ２などが露出する。
【０１１１】
なお、図２１では拡散層ＤＦの上面の直上のコンタクトホールのみを図示しており、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＭＧ１、ＭＧ２および上部電極ＵＥのそれぞれの直上のコンタクトホールは、図示していない領域に開口されている。また、境界領域１Ｄに形成された第１パターンと、金属膜ＭＥ２、ＭＥ３を含む第２パターンとのそれぞれの直上にはコンタクトホールを形成しない。第１パターンおよび第２パターンはゲート電極状の構造を有しているが、後に完成する半導体装置において、回路を構成しない。つまり第１パターンおよび第２パターンは、ダミーパターンである。
【０１１２】
続いて、各コンタクトホール内に、接続用の導電体として、主に例えばタングステン（Ｗ）からなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ３上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２１では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１１３】
拡散層ＤＦには、シリサイド層Ｓ１を介してコンタクトプラグＣＰが電気的に接続されている。制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび上部電極ＵＥのそれぞれには、には、シリサイド層Ｓ２を介してコンタクトプラグＣＰが電気的に接続されている。ゲート電極ＭＧ１、ＭＧ２のそれぞれの上面には、コンタクトプラグＣＰが接続されている。
【０１１４】
なお、図２１の断面図においては、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥ、ゲート電極ＭＧ１およびＭＧ２のそれぞれの直上のコンタクトプラグＣＰを図示していない。つまり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、上部電極ＵＥ、ゲート電極ＭＧ１およびＭＧ２のそれぞれのそれぞれに対しては、図示していない領域においてコンタクトプラグＣＰが接続されている。なお、コンタクトプラグＣＰの上面と、層間絶縁膜ＩＬ３の上面とは、同一面において平坦化されている。
【０１１５】
続いて、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ３上に、第１層目の配線Ｍ１を含む第１配線層を形成する。配線Ｍ１は、いわゆるシングルダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜ＩＬ４と、層間絶縁膜ＩＬ４を貫通する第１層目の配線Ｍ１とを有する。配線Ｍ１の底面は、コンタクトプラグＣＰの上面に接続される。その後の工程の図示は省略するが、第１配線層上に、第２配線層および第３配線層などを順に形成して積層配線層を形成した後、半導体ウェハをダイシング工程により個片化し、複数の半導体チップを得る。
【０１１６】
図２２に、当該半導体チップの平面図を示す。図２２に示すように、半導体チップＣＨＰの主面側には、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅが存在しており、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれは、境界領域１Ｄに囲まれている。つまり、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれと、低耐圧トランジスタ領域１Ｅとは、境界領域１Ｄを介して隔てられている。境界領域１Ｄでは、メモリセル領域１Ａ側、容量素子領域１Ｂ側または高耐圧トランジスタ領域１Ｃ側に、上記第１パターンが形成され、低耐圧トランジスタ領域１Ｅ側に上記第２パターンが形成されている。
【０１１７】
言い換えれば、図２１に示す境界領域１Ｄに形成された素子分離領域ＥＩおよびダミーパターンは、平面視において環状の構造を有しており、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれは、平面視において、境界領域１Ｄに形成された素子分離領域ＥＩおよびダミーパターンにより囲まれている。
【０１１８】
以上のようにして、本実施の形態の半導体装置が製造される。なお、ここではダミーゲート電極の形成前に、図２１に示す絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋファーストの製造方法を例として説明したが、ダミーゲート電極の除去後に絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋラストの製造方法を用いてもよい。ｈｉｇｈ−ｋラストの製造方法を採用する場合は、例えば、図１〜図６を用いて説明した工程の後、図７を用いて説明した工程において、低耐圧トランジスタ領域１Ｅにおいて、半導体基板ＳＢの主面上に絶縁膜ＩＦ１を介してポリシリコン膜ＰＳ１からなるダミーゲート電極を形成する。
【０１１９】
その後、図１０〜図１４を用いて説明した工程中、ウェルＰＷ３の形成工程およびエクステンション領域ＥＸの形成工程以外は行わない。その後、図１５〜図１７を用いて説明した工程を行った後、半導体基板ＳＢの主面上にｈｉｇｈ−ｋ膜を形成し、続いて、メタルゲート電極となる金属膜を堆積することで、各ゲート絶縁膜上の溝を埋め込む。その後の工程は、図１９〜図２１を用いて説明した方法と同様に行う。
【０１２０】
本実施の形態のメモリセルＭＣは、書込み・消去動作には高電圧を用いるものであり、その電源発生回路では、電荷蓄積、平滑化のために大規模な容量素子ＣＥおよび高耐圧のＭＩＳＦＥＴＱ１を必要とする。容量素子ＣＥは、溝Ｄ２内に上部電極ＵＥの一部を埋め込むことで、単位面積当たりの容量を増大させ、半導体チップを縮小することを可能としている。
【０１２１】
本実施の形態の容量素子ＣＥは、複数の溝Ｄ２内に上部電極ＵＥの一部を埋め込むことで、上部電極ＵＥと下部電極（半導体基板）との対向面積を増大させることができる。つまり、平坦な半導体基板（下部電極）上に絶縁膜を介して上部電極を形成する場合に比べて、容量素子ＣＥの容量を増大させることができる。
【０１２２】
なお、上記図１〜図２１では、各領域に１つずつ半導体素子を形成する様子を示したが、実際には、例えばメモリセル領域１Ａにおいて、複数のメモリセルＭＣがアレイ状に並んで形成される。同様に、容量素子領域１Ｂ、複数高耐圧トランジスタ領域ＩＣおよび低耐圧トランジスタ領域１Ｅにおいても、同様に素子が例えばアレイ状に複数並んで形成される。
【０１２３】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２４を参照して説明する。
【０１２４】
図２４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２１に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型のウェルＰＷ１に印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図２１に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。
【０１２５】
なお、図２４の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ（図２１参照）中の電荷蓄積部である窒化シリコン膜への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１２６】
また、図２４の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１２７】
ＳＳＩ方式は、窒化シリコン膜にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１２８】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１２９】
ＳＳＩ方式の書込みでは、例えば図２４の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中に電子を注入することで書込みを行う。
【０１３０】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１３１】
ＦＮ方式の書込みでは、例えば図２４の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１３２】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２４の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１３３】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１３４】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜）に注入することにより消去を行う。例えば図２４の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１３５】
ＦＮ方式の消去では、例えば図２４の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により第２酸化シリコン膜（トップ酸化膜）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１３６】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２４の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１３７】
読出し時には、例えば図２４の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１３８】
次に、上記動作における各印加電圧に関して記す。製品チップへの外部からの供給電源の電圧は、例えば、低耐圧ＭＩＳＦＥＴ用の１．５Ｖおよび高耐圧ＭＩＳＦＥＴ用の５Ｖである。メモリ動作において、これら以外の電圧はチップ内の電圧発生回路により生成される。例えば、比較的高い電圧であるＳＳＩ書込み時のＶｍｇ用の１０Ｖの電圧は、高耐圧ＭＩＳＦＥＴで構成される電圧発生回路において生成される。その電圧発生回路において、電荷蓄積または電圧平滑化などのために、図２１の容量素子領域１Ｂに示すような容量素子が必要となる。
【０１３９】
＜本実施の形態の効果について＞
以下に、比較例の半導体装置、つまり、スプリットゲート型のＭＯＮＯＳメモリ、溝型の容量素子、高抵抗トランジスタおよび低抵抗トランジスタを有する半導体装置であって、溝型容量素子の電極間の絶縁膜と、高耐圧トランジスタのゲート絶縁膜とを別々の工程で形成する場合の問題点を説明し、本実施の形態の効果について説明する。ここでは図２６〜図３２に、比較例の半導体装置の製造工程中の断面図を示し、図３３に、比較例の半導体装置の製造工程中の平面図を示す。
【０１４０】
図２６〜図３２には、図１〜図２１に示す各領域に対応する複数の領域（メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅ）の断面を示している。なお、図２６〜図３２では、高耐圧トランジスタ領域１Ｃが境界領域１Ｄの外にあることを示すために、図１〜図２１とは異なり、高耐圧トランジスタ領域１Ｃが境界領域１Ｄの位置を入れ替えて示す。つまり、図２６〜図３２では、図の左側から右側に向かって順にメモリセル領域１Ａ、容量素子領域１Ｂ、境界領域１Ｄ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅの断面を示している。
【０１４１】
比較例の平面図である図３３は、実施例の平面図である図２２と比べて、高耐圧トランジスタ領域１Ｃが境界領域１Ｄの外に配置されている点が相違している。したがって、高耐圧トランジスタ領域１Ｃの配置においては境界領域１Ｄが必要なく、レイアウト面積を削減する効果を有するが、一方問題点も有しており、以下にそれらを説明し、本実施の形態の効果について説明する。
【０１４２】
本実施の形態および比較例の半導体装置は、図１〜図２２を用いて説明したように、高耐圧トランジスタ領域１ＣのＭＩＳＦＥＴＱ１と、低耐圧トランジスタ領域１ＥのＭＩＳＦＥＴＱ２とを、ゲートラストプロセスを用いて形成するものである。つまり、本実施の形態および比較例では、ダミーゲート電極を形成し、ダミーゲート電極を層間絶縁膜で覆った後、研磨工程によりダミーゲート電極の上面を露出させ、その後ダミーゲート電極をメタルゲート電極に置き換えている。ゲートラストプロセスを用いれば、メタルゲート電極が受ける熱負荷を低減することができる。
【０１４３】
このようなゲートラストプロセスでは、各ゲート電極の上部を研磨する上記研磨工程を行うため、半導体基板上に形成した第１導体膜（下部電極）および第２導体膜（上部電極）の積層膜からなる容量素子を形成することが困難である。これは、第１導体膜上に第２導体膜を形成しても、当該研磨工程により、第２導体膜が除去されるためである。そこで、本実施の形態および下記比較例では、半導体基板を下部電極とし、半導体基板上のポリシリコン膜を上部電極とする容量素子を形成している。
【０１４４】
さらに、本実施の形態および下記比較例では、半導体基板の主面にドライエッチング法により溝を形成し、当該溝内に上部電極の一部を埋め込んでいる。これにより、上部電極と半導体基板との対向面積を増大させることで、容量を増大させることを可能としている。本願では、このような素子をトレンチ容量素子と呼ぶ場合がある。
【０１４５】
比較例の半導体装置の製造工程では、まず、図１〜図６を用いて上述した工程と同様の工程を行うことで、トレンチ容量素子の２つの電極を絶縁するために用いられる絶縁膜ＩＦ１を、溝Ｄ２が形成された半導体基板ＳＢ上に形成し、メモリセル領域１Ａに絶縁膜ＩＦ２を形成する。ここで形成する絶縁膜ＩＦ１は、後に形成されるトレンチ容量素子の上部電極および下部電極に印加される電圧の相互間の電位差に耐え得るように、高い絶縁性を有している必要がある。このため、後に形成する制御ゲート電極のゲート絶縁膜用の絶縁膜ＩＦ２および後に形成する低耐圧トランジスタ用のゲート絶縁膜よりも大きい膜厚を有している。
【０１４６】
次に、図２６に示すように、絶縁膜ＩＦ１、ＩＦ２の上に、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を順次形成する。ポリシリコン膜ＰＳ１には、ｎ型およびｐ型の不純物の一方または両方を打ち込む。その後、メモリセル領域１Ａの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ２からなる積層膜と、容量素子領域１Ｂの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜とをパターニングする。
【０１４７】
これにより、メモリセル領域１Ａに、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ１と、ポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧとを形成し、容量素子領域１Ｂに、ポリシリコン膜ＰＳ１からなる上部電極ＵＥと、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ２とを形成する。境界領域１Ｄ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅの半導体基板ＳＢは、絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜により覆われている。
【０１４８】
次に、図２７に示すように、図８および図９を用いて説明した工程を行うことで、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧをメモリセル領域１Ａに形成する。
【０１４９】
次に、図２８に示すように、図１０を用いて説明した工程と同様の工程を行う。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩ１、絶縁膜ＩＦ３、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンと、容量素子領域１ＢのＧＩ２、上部電極ＵＥおよび絶縁膜ＩＦ３からなる積層膜と、高耐圧トランジスタ領域１Ｃなどのポリシリコン膜ＰＳ１および絶縁膜ＩＦ１、ＩＦ３からなる積層膜との間を層間絶縁膜ＩＬ１により埋め込む。
【０１５０】
次に、図２９に示すように、図１１を用いて説明した工程と同様の工程を行うことで、境界領域１Ｄの一部と、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅとの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を除去することで、半導体基板ＳＢの主面を露出させる。
【０１５１】
次に、図３０に示すように、半導体基板ＳＢの主面上に、ゲート絶縁膜ＧＩ１に比べて膜厚が大きい絶縁膜ＩＦ８を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、高耐圧トランジスタ領域１Ｃ以外の絶縁膜ＩＦ８を除去する。絶縁膜ＩＦ８は、後の工程で形成される高耐圧トランジスタのゲート絶縁膜の一部となる膜である。絶縁膜ＩＦ８の膜厚は、例えば１６ｎｍである。
【０１５２】
次に、図３１に示すように、図１２を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢの主面上に、絶縁膜ＩＦ５と、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫと、ポリシリコン膜ＰＳ３と、金属膜ＭＥ１と、絶縁膜ＩＦ６とを順に形成する。
【０１５３】
次に、図３２に示すように、絶縁膜ＩＦ６、ポリシリコン膜ＰＳ３、金属膜ＭＥ１、絶縁膜ＨＫおよびＩＦ５をパターニングすることで、高耐圧トランジスタ領域１Ｃに、絶縁膜ＩＦ８、ＩＦ５、ＨＫからなるゲート絶縁膜と、ポリシリコン膜ＰＳ３からなるダミーゲート電極であるゲート電極Ｇ１とを形成する。また、当該パターニングにより、低耐圧トランジスタ領域１Ｅの絶縁膜ＩＦ５、ＨＫからなるゲート絶縁膜と、ポリシリコン膜ＰＳ３からなるダミーゲート電極ＤＧとを形成する。その後の工程は、図１４〜図２２を用いて説明した工程と同様の工程を行うことで、比較例の半導体装置が完成する。
【０１５４】
上記比較例では、最初に、図４〜図６および図２８を用いて説明した工程で、ゲート絶縁膜ＧＩ２を形成し、その後、図３０を用いて説明した工程で、高耐圧トランジスタのゲート絶縁膜の一部となる絶縁膜ＩＦ８を形成している。ゲート絶縁膜ＧＩ２および絶縁膜ＩＦ８は、容量素子および高耐圧トランジスタの耐圧を高めるため、いずれも比較的大きい膜厚が必要である。つまり、後にゲート絶縁膜ＧＩ２（図３２参照）となる絶縁膜ＩＦ１と、絶縁膜ＩＦ８とは、制御トランジスタのゲート絶縁膜ＧＩ１（図３２参照）となる絶縁膜ＩＦ２（図６参照）の形成工程と、低耐圧トランジスタのゲート絶縁膜の形成工程とは異なる工程により形成する必要がある。このように、低耐圧のトランジスタと、高耐圧のトランジスタおよび容量素子とでは、ゲート絶縁膜の作り分けが必要である。
【０１５５】
ここで、上記比較例のように、高耐圧トランジスタのゲート絶縁膜と容量素子のゲート絶縁膜とを別々に形成すると、絶縁膜の形成工程が増大するため、半導体装置の製造コストが増大する問題が生じる。
【０１５６】
また、高耐圧トランジスタと容量素子とでゲート絶縁膜の作り分けを行う場合、高耐圧トランジスタのゲート絶縁膜用の絶縁膜の部分的な除去を行う際、そのようにして加工した当該絶縁膜から露出する素子分離領域の上面は後退する。このため、素子分離領域の上面を含むウェハの主面において段差が生じる。
【０１５７】
つまり、図５を用いて説明した絶縁膜ＩＦ１の加工工程で、容量素子領域１Ｂ、境界領域１Ｄ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅ以外の領域の素子分離領域ＥＩの上面は、１回目のエッチングにより後退する。その後、図２９を用いて説明した絶縁膜ＩＦ１の除去工程で、メモリセル領域１Ａおよび容量素子領域１Ｂ以外の領域の全ての素子分離領域ＥＩの上面は、２回目のエッチングにより後退する。さらに、図３０を用いて説明した絶縁膜ＩＦ８の加工工程で、境界領域１Ｄの一部、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅの素子分離領域ＥＩの上面は３回目のエッチングにより後退する。したがって、厚いゲート絶縁膜の除去のための複数回のエッチングに曝された素子分離領域ＥＩの上面は大きく後退する。
【０１５８】
このようにして形成された段差は、ゲートラストプロセスにおいて、図１７を用いて説明したように研磨を行うことでウェハの主面側の面内のゲート電極などの上面の高さを揃える際、ゲート電極などの高さに差が生じる原因となり、正常な成膜の妨げとなる。また、チャネル領域の幅が狭い低耐圧トランジスタの特性が変動する悪影響が生じる。
【０１５９】
なお、この問題の対策として、厚いゲート絶縁膜の除去のためのエッチングに曝される回数が少ない領域の素子分離領域ＥＩの高さを事前に低くする方法が考えられる。しかしその方法は、比較例のように容量素子領域１Ｂの高耐圧トランジスタ領域１Ｃのそれぞれの厚いゲート絶縁膜を別々の工程で作り分ける場合、半導体装置の製造方法を複雑にし、製造コストを増大させ、プロセス制御性を悪化させる。
【０１６０】
そこで、本実施の形態では、図２１に示す高耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ３と、容量素子ＣＥのゲート絶縁膜ＧＩ２とを、同じ絶縁膜ＩＦ１（図６参照）により形成し、図７に示すように、１回のエッチング工程でゲート絶縁膜ＧＩ２、ＧＩ３のそれぞれを加工形成している。すなわち、比較的厚いゲート絶縁膜を形成するためのエッチング工程を、比較例では３回行っていたのに対し、ここでは２回に低減している。つまり、本実施の形態では、比較例の製造工程で行った上記３回目のエッチング工程を省略できる。よって、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを低減することができる。
【０１６１】
また、ウェハの上面の平坦性を保つために、厚いゲート絶縁膜の加工のためのエッチングに曝される回数が少ない素子分離領域ＥＩの上面を予め低く形成する必要がないため、半導体装置の製造工程を簡略化することができ、半導体装置の製造コストを低減することができる。
【０１６２】
また、これにより、素子分離領域ＥＩの上面がエッチングにより大きく後退することを防ぐことができる。すなわち、図５を用いて説明した絶縁膜ＩＦ１の加工工程により、容量素子領域１Ｂ、境界領域１Ｄ、高耐圧トランジスタ領域１Ｃおよび低耐圧トランジスタ領域１Ｅ以外の領域では、素子分離領域ＥＩの上面が、１回目のエッチングにより後退する。その後、図１１を用いて説明した絶縁膜ＩＦ１の加工工程で境界領域１Ｄの一部と、低耐圧トランジスタ領域１Ｅとの素子分離領域ＥＩの上面は、２回目のエッチングにより後退する。
【０１６３】
比較例では、この後に３回目のエッチング、つまり、図３０に示すように、絶縁膜ＩＦ８を、高耐圧トランジスタ領域１Ｃにのみ残すために行うエッチングを行う。しかし、本実施の形態では、図４を用いて説明した工程で形成した絶縁膜ＩＦ１を、図７を用いて説明したエッチング工程で加工し、容量素子領域１Ｂのゲート絶縁膜ＧＩ１と容量素子領域１Ｂのゲート絶縁膜ＧＩ３とを同時に形成している。よって、比較例の当該３回目のエッチングを行う必要がない。したがって、本実施の形態では、比較例に比べ、素子分離領域ＥＩが比較的厚い絶縁膜を加工するためのエッチングに曝される回数を低減することができるため、素子分離領域ＥＩの上面が大きく後退することを防ぐことができる。
【０１６４】
これにより、ウェハの主面側の面内に、素子分離領域ＥＩの上面と半導体基板ＳＢの主面との間の段差に起因して凹凸が生じることを防ぐことができる。つまり、素子分離領域（分離酸化膜）ＥＩの上面の落ち込み量を減らすことができるため、ゲートラストプロセスでの研磨工程（図１７参照）後のゲート電極などの膜厚の一様性を向上する効果を得られる。つまり、半導体基板ＳＢの主面上に形成する膜の上面の平坦性を向上させることができ、当該膜の上に積層する他の膜を正常に形成することができるため、半導体装置の信頼性を向上させることができる。また、素子分離領域ＥＩの上面の後退に起因する低耐圧トランジスタの特性の変動を防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１６５】
ここで、ＭＯＮＯＳメモリ、容量素子および高耐圧トランジスタと混載する場合、ＭＯＮＯメモリを構成する制御ゲート電極、ＯＮＯ膜およびメモリゲート電極を形成した後に、容量素子および高耐圧トランジスタに用いる厚いゲート絶縁膜用の絶縁膜と、当該絶縁膜上の、ゲート電極または上部電極として用いられるシリコン膜を形成することが考えられる。しかし、以下に述べるように、このような製造工程は、半導体装置の性能の低下および製造コストの増大の原因となる場合がある。
【０１６６】
すなわち、図７を用いて説明したように、容量素子の上部電極となるポリシリコン膜ＰＳ１は、成膜時には不純物が導入されておらず、成膜後にｎ型不純物が打ち込まれてｎ型の半導体膜となる。ポリシリコン膜ＰＳ１中に不純物を拡散させなければ、容量素子の上部電極（ゲート電極）ＵＥにおいて空乏化が起こり、素子の容量が低下するためである。
【０１６７】
ポリシリコン膜ＰＳ１に打ち込んだ不純物をポリシリコン膜ＰＳ１中に拡散させるためには熱処理を行う必要があるが、上記の方法でＯＮＯ膜形成後にポリシリコン膜ＰＳ１を形成した場合、熱処理工程をさらに追加する必要があるため、半導体装置の製造コストが増大する。しかし、熱処理工程を行わなければ、上記のように上部電極の空乏化により容量素子の性能が低下する問題が生じる。なお、ポリシリコン膜ＰＳ１に不純物を注入した後に低耐圧トランジスタのゲート絶縁膜を形成する際、半導体基板ＳＢには熱が加わるが、その温度は、当該不純物をポリシリコン膜ＰＳ１中に拡散させるには不十分である。
【０１６８】
これに対し、本実施の形態では、後に上部電極ＵＥ（図７参照）となるポリシリコン膜ＰＳ１を形成し、ポリシリコン膜ＰＳ１にｎ型不純物を注入した後に、図８に示すように高温でＯＮＯ膜ＯＮを形成している。よって、ＯＮＯ膜ＯＮの成膜時の熱により、ポリシリコン膜ＰＳ１（上部電極ＵＥ）中のｎ型不純物は拡散する。したがって、上記のように熱処理工程を追加する必要がないため、半導体装置の製造コストの増大を防ぐことができ、さらに、上部電極ＵＥの空乏化に起因する容量素子ＣＥ（図２１参照）の容量の低下を防ぐことができる。
【０１６９】
当該効果は、ポリシリコン膜ＰＳ１を、成膜時に不純物が導入されている状態で形成する場合、つまりドープトポリシリコン膜を形成する場合には得られないが、本実施の形態のように、ポリシリコン膜ＰＳ１の成膜後にポリシリコン膜ＰＳ１に不純物を注入する場合には有効である。例えば、半導体基板ＳＢ上に複数形成する上部電極ＵＥのうち、一部の上部電極ＵＥをｎ型半導体膜として形成し、他の一部の上部電極をｐ型半導体膜として形成する場合には、１回のドープトポリシリコン膜の形成工程により全ての上部電極となる導体膜を形成することはできないため、ポリシリコン膜ＰＳ１の形成後、ポリシリコン膜ＰＳ１に対して不純物を打ち分ける工程が必要となる。
【０１７０】
＜変形例について＞
以下に、本実施の形態の半導体装置の変形例について、図２３を用いて説明する。図２３は、本実施の形態の変形例である半導体チップの製造工程中の平面図である。
【０１７１】
図２２に示す平面図では、メモリセル領域１Ａ、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれが、別々の境界領域１Ｄにより囲まれている構造について説明した。これに対し、本変形例では、図２３に示すように、平面視において、メモリセル領域１Ａと一部の高耐圧トランジスタ領域１Ｃとが第１の境界領域１Ｄに囲まれており、容量素子領域１Ｂと他の一部の高耐圧トランジスタ領域１Ｃとが第２の境界領域１Ｄに囲まれている。
【０１７２】
このように、本変形例では、メモリセル領域１Ａおよび高耐圧トランジスタ領域１Ｃを隣接して配置し、その周囲を共通の第１の境界領域１Ｄにより囲むことで、境界領域１Ｄを形成する面積を低減している。同様に、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃを隣接して配置し、その周囲を共通の第２の境界領域１Ｄにより囲むことで、境界領域１Ｄを形成する面積を低減している。したがって、半導体装置の微細化を実現することができる。なお、例えばメモリセル領域１Ａと高耐圧トランジスタ領域１Ｃとを１つの境界領域１Ｄにより囲んでもよい。
【０１７３】
（実施の形態２）
以下に、実施の形態２の半導体装置の製造工程について、図２５を用いて説明する。図２５は、本実施の形態である半導体装置の製造工程中の断面図である。図２５では、図１〜図２１と同様に、メモリセル領域１Ａ、容量素子領域１Ｂ、高耐圧トランジスタ領域１Ｃ、境界領域１Ｄおよび低耐圧トランジスタ領域１Ｅの断面を示している。
【０１７４】
前記実施の形態１では、高耐圧トランジスタ領域１Ｃに形成するゲート電極をメタルゲート電極に置換する製造工程について説明したが、ここでは、高耐圧トランジスタ領域１Ｃのゲート電極の置換を行わず、ポリシリコン膜からなる高耐圧トランジスタを形成することについて説明する。
【０１７５】
本実施の形態では、まず、図１〜図１６を用いて説明した工程と同様の工程を行う。ここで、図７を用いて説明した工程では、後の工程で高耐圧トランジスタのゲート電極となるポリシリコン膜ＰＳ１を、不純物が導入されていない状態で形成する。続いて、図７に示すｎ型の高耐圧トランジスタ領域１Ｃでは、ポリシリコン膜ＰＳ１にｎ型の不純物（例えばＰ（リン））を打ち込み、他の高耐圧トランジスタ領域１Ｃの形成領域であって、ｐ型の高耐圧トランジスタの形成領域では、ポリシリコン膜ＰＳ１にｐ型の不純物（例えばＢ（ホウ素））を打ち込む。
【０１７６】
このように、ポリシリコン膜ＰＳ１に対しては、例えばフォトマスクを用いて、ｐ型およびｎ型の不純物の打ち分けを行う。ここでは、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれのポリシリコン膜ＰＳ１に対し、同一のイオン注入工程により、ｎ型不純物を注入する。同様に、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれのポリシリコン膜ＰＳ１に対し、同一のイオン注入工程により、ｐ型不純物を注入する。
【０１７７】
これに対し、上記比較例のように、容量素子の上部電極用のシリコン膜と、高耐圧トランジスタのゲート電極用のシリコン膜とを別々に形成し、それぞれのシリコン膜に別々のイオン注入工程を行って不純物を導入することが考えられる。しかし、その方法ではイオン注入工程で増大するため、半導体装置の製造コストが増大する。そこで、本実施の形態では、１回のイオン注入工程により、容量素子領域１Ｂおよび高耐圧トランジスタ領域１Ｃのそれぞれのポリシリコン膜ＰＳ１に対し不純物を導入することで、イオン注入工程を行う回数を低減し、これにより半導体装置の製造コストを低減することを可能としている。
【０１７８】
その後、図８を用いて説明したＯＮＯ膜ＯＮの形成工程で発生する熱により、上記のｐ型およびｎ型の不純物がポリシリコン膜ＰＳ１中に拡散する。
【０１７９】
また、図１５を用いて説明した工程では、エクステンション領域ＥＸおよび拡散層ＤＦを含むソース・ドレイン領域を形成することで、高耐圧トランジスタ領域１Ｃにおいて、ソース・ドレイン領域と、ゲート絶縁膜ＧＩ３上のゲート電極Ｇ１とを有する高耐圧のＭＩＳＦＥＴＱ１を形成する。
【０１８０】
次に、図１７を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ２の上面を研磨し、各ゲート電極の上面を露出させた後、ダミーゲート電極ＤＧ（図１６参照）を除去する。ただし、本実施の形態では、高耐圧トランジスタ領域１Ｃをフォトレジスト膜ＰＲ２により覆った状態でダミーゲート電極ＤＧの除去を行い、高耐圧トランジスタ領域１Ｃのゲート電極Ｇ１を残す。
【０１８１】
次に、図１８および図１９を用いて説明した工程を同様の工程を行う。ただし、ゲート電極Ｇ１を除去していないため、高耐圧トランジスタ領域１Ｃにおいて、第２溝は形成されず、金属膜ＭＥ１、ＭＥ２は残らない。次に、図２０を用いて説明した工程を行う。ただし、絶縁膜ＩＦ７は高耐圧トランジスタ領域１Ｃには形成しない。
【０１８２】
次に、図２５に示すように、図２１を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が完成する。ここでは、絶縁膜ＩＦ７に覆われていないゲート電極Ｇ１の上面にもシリサイド層Ｓ２が形成される。
【０１８３】
本実施の形態では、高耐圧のＭＩＳＦＥＴＱ１のゲート電極Ｇ１をメタルゲート電極ではなくポリシリコン膜により構成しているため、メタルゲート電極を形成する場合の利点は得られないが、その点を除き、前記実施の形態１と同様の効果を得ることができる。
【０１８４】
また、上記のように、図７を用いて説明した工程と同様の工程を行う際、ポリシリコン膜ＰＳ１の形成後にポリシリコン膜ＰＳ１に対してｐ型およびｎ型の不純物を打ち分ける場合、その後に図８に示すようにＯＮＯ膜ＯＮを形成すれば、ＯＮＯ膜ＯＮの形成時に半導体基板ＳＢが加熱されるため、ポリシリコン膜ＰＳ１（ゲート電極Ｇ１）中のｎ型不純物は拡散する。したがって、上記不純物を拡散させるための熱処理工程を追加する必要がないため、半導体装置の製造コストの増大を防ぐことができ、さらに、ゲート電極Ｇ１の空乏化に起因するＭＩＳＦＥＴＱ１の特性変化を防ぐことができる。
【０１８５】
ただし、高耐圧トランジスタ領域１Ｃに、ｐチャネル型の高耐圧トランジスタおよびｎチャネル型のトランジスタの両方を形成する場合であっても、図７を用いて説明した工程において、ポリシリコン膜ＰＳ１を、成膜時に例えばｎ型不純物が導入されている状態で形成することが考えられ、このような場合には、上記のように熱処理工程を省略する効果は得られない。つまり、容量素子領域１Ｂの上部電極ＵＥについて不純物の打ち分けを行う必要がなく、かつ、ｐチャネル型の高耐圧トランジスタのゲート電極をｎ型のポリシリコン膜ＰＳ１により形成することが考えられ、この場合にはポリシリコン膜ＰＳ１の形成前にＯＮＯ膜ＯＮを形成しても問題が生じない。
【０１８６】
なお、ｎ型のゲート電極を有するｐチャネル型の高耐圧トランジスタは、いわゆるベリットチャネル型のトランジスタとして動作する。ベリットチャネル型のトランジスタでは、ｐ型のゲート電極を有するｐチャネル型のトランジスタに比べ、仕事関数を調整する必要があり、半導体装置の製造工程が煩雑になる虞がある。
【０１８７】
また、本実施の形態では、高耐圧トランジスタ領域１Ｃのゲート電極Ｇ１をメタルゲート電極に置換しないことにより、そのゲート長、ゲート幅、最大面積および局所的密度に関するデザインルールを緩和することができる。つまり、ゲートラストプロセスを行う場合、図１９を用いて説明した工程において研磨を行うと、大きな面積を有するメタルゲート電極が存在すると、ディッシングが生じる。ここでいうディッシングとは、研磨工程において削れやすく、面積が大きいパターンが存在することなどに起因して、研磨した面の平坦性が保たれず、当該面に高低差が生じることを指す。
【０１８８】
したがって、ディッシングの発生を防ぐため、研磨されやすいメタルゲート電極は、上記のデザインルールに関し、厳しい制約が必要となる。特に、高耐圧トランジスタのゲート電極は、低耐圧トランジスタのゲート電極に比べてゲート長を大きくする必要があり、大面積となる。つまり、高耐圧トランジスタのゲート電極をメタルゲート電極にすると、ディッシングが生じる虞があり、これを防ぐために厳しいデザインルールを課すと、高耐圧トランジスタのレイアウトの自由度が低下する。
【０１８９】
これに対し、本実施の形態では、ゲート電極Ｇ１を、研磨工程においてメタルゲート電極よりも削れにくいポリシリコン膜で形成しているため、図１９の研磨工程での研磨特性の違いにより、ゲート長、ゲート幅の拡大、最大面積および局所的密度の制限の緩和が可能となる。よって、同一の回路機能をより小さな面積でレイアウトすることが可能となり、半導体装置の微細化、および、半導体装置の製造コストの低減を実現することができる。
【０１９０】
また、図２６〜図３２を用いて説明した比較例では、高耐圧トランジスタおよび低耐圧トランジスタのそれぞれのポリシリコンからなるゲート電極をメタルゲート電極に置換している。ただし、例えば高耐圧トランジスタ領域１Ｃでは、本実施の形態のように、メタルゲート電極への置換を行わず、ポリシリコンからなるゲート電極Ｇ１（図３２参照）を、高耐圧トランジスタのゲート電極として残すことが考えられる。この場合、図３１を用いて説明した工程においてポリシリコン膜ＰＳ３を形成した後、ポリシリコン膜ＰＳ３に対し、ｎ型またはｐ型の不純物の一方または両方を打ち込む必要がある。
【０１９１】
このとき、図２６を用いて説明したポリシリコン膜ＰＳ１の形成工程と、図３１を用いて説明したポリシリコン膜ＰＳ３の形成工程のそれぞれにおいて、不純物の打ち込み工程を行うこととなるため、イオン注入工程が増加する。また、ポリシリコン膜ＰＳ１、ＰＳ３のそれぞれの形成工程においてｎ型およびｐ型の不純物を打ち分ける場合には、マスクの形成工程も増加する。したがって、半導体装置の製造コストが増大する。
【０１９２】
これに対し、本実施の形態では、図２１に示す制御ゲート電極ＣＧ、上部電極ＵＥ、ゲート電極Ｇ１を形成するために成膜されるポリシリコン膜ＰＳ１（図７参照）を、１回の成膜工程で形成している。このため、図７を用いて説明した工程において、成膜したポリシリコン膜ＰＳ１に対して不純物を注入すれば、上記比較例でゲート電極Ｇ１を残す場合のように、制御ゲート電極ＣＧおよび上部電極ＵＥを構成するポリシリコン膜ＰＳ１（図２６参照）と、ゲート電極Ｇ１を構成するポリシリコン膜ＰＳ３（図３１参照）とのそれぞれに対してイオン注入を分けて行う必要がない。
【０１９３】
したがって、本実施の形態では、イオン注入工程を低減することができる。また、ポリシリコン膜ＰＳ１に対してｐ型およびｎ型の不純物の打ち分けを行う場合には、上記比較例に比べ、打ち分けのための用意するマスク（レチクル）の数を低減することができ、フォトレジストパターンの形成工程も省略することができる。よって、半導体装置の製造コストを低減することができる。
【０１９４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１９５】
１Ａ    メモリセル領域
１Ｂ    容量素子領域
１Ｃ    高耐圧トランジスタ領域
１Ｄ    境界領域
１Ｅ    低耐圧トランジスタ領域
ＣＧ    制御ゲート電極
Ｄ１、Ｄ２    溝
ＥＩ    素子分離領域
Ｇ１    ゲート電極
ＩＦ１〜ＩＦ８    絶縁膜
ＧＩ１〜ＧＩ３    ゲート絶縁膜
ＮＷ    ウェル
ＯＮ    ＯＮＯ膜
ＰＳ１〜ＰＳ３    ポリシリコン膜
ＰＷ１、ＰＷ２    ウェル
ＳＢ    半導体基板
ＵＥ    上部電極
【図１】
0006613183.tif 000002
【図２】
0006613183.tif 000003
【図３】
0006613183.tif 000004
【図４】
0006613183.tif 000005
【図５】
0006613183.tif 000006
【図６】
0006613183.tif 000007
【図７】
0006613183.tif 000008
【図８】
0006613183.tif 000009
【図９】
0006613183.tif 000010
【図１０】
0006613183.tif 000011
【図１１】
0006613183.tif 000012
【図１２】
0006613183.tif 000013
【図１３】
0006613183.tif 000014
【図１４】
0006613183.tif 000015
【図１５】
0006613183.tif 000016
【図１６】
0006613183.tif 000017
【図１７】
0006613183.tif 000018
【図１８】
0006613183.tif 000019
【図１９】
0006613183.tif 000020
【図２０】
0006613183.tif 000021
【図２１】
0006613183.tif 000022
【図２２】
0006613183.tif 000023
【図２３】
0006613183.tif 000024
【図２４】
0006613183.tif 000025
【図２５】
0006613183.tif 000026
【図２６】
0006613183.tif 000027
【図２７】
0006613183.tif 000028
【図２８】
0006613183.tif 000029
【図２９】
0006613183.tif 000030
【図３０】
0006613183.tif 000031
【図３１】
0006613183.tif 000032
【図３２】
0006613183.tif 000033
【図３３】
0006613183.tif 000034