(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる基板部と、
前記基板部の第１主面上に配置され、前記基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備え、
前記グラフェン膜の前記基板部側とは反対側の主面である露出面において、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である、積層体。
【請求項２】
前記グラフェン膜は、前記基板部の前記第１主面の９５％以上を覆う、請求項１に記載の積層体。
【請求項３】
前記グラフェン膜のキャリア移動度は、５０００ｃｍ２／Ｖｓ以上である、請求項１または２に記載の積層体。
【請求項４】
前記基板部は円盤状の形状を有し、
前記基板部の直径は５０ｍｍ以上である、請求項１〜３のいずれか１項に記載の積層体。
【請求項５】
請求項１〜４のいずれか１項に記載の積層体と、
前記積層体の前記露出面に接触して形成される第１電極と、
前記積層体の前記露出面に接触し、前記第１電極と離れて形成される第２電極と、を備える、電子素子。
【請求項６】
炭化珪素からなる基板を準備する工程と、
前記基板を加熱することにより、前記基板から珪素原子を離脱させて前記基板の表層部をグラフェンに変換して、炭化珪素からなる基板部と、前記基板部の第１主面上に配置され、前記基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を含む積層体を得る工程と、を備え、
前記積層体を得る工程は、
本体部と、
前記本体部の内部に配置されたサセプタと、
前記本体部の内部に配置され、前記サセプタを覆うカバー部材と、を含む積層体の製造装置を用いて実施され、
前記積層体を得る工程では、前記基板が、前記サセプタ上に配置され、前記本体部および前記カバー部材により取り囲まれる閉塞空間内において加熱される、積層体の製造方法。
【請求項７】
請求項６に記載の積層体の製造方法により前記積層体を準備する工程と、
前記グラフェン膜に接触するように電極を形成する工程と、を備える電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層体および電子素子に関し、より特定的にはグラフェン膜を含む積層体および電子素子に関するものである。
【背景技術】
【０００２】
グラフェンは、炭素原子がｓｐ２混成軌道を形成して平面的に結合した物質である。このような炭素の結合状態に起因して、グラフェンは、極めて高いキャリアの移動度を有するという特徴がある。そのため、たとえばグラフェン膜をトランジスタなどの電子素子のチャネルとして利用することにより、電子素子の高速化が期待される。
【０００３】
グラフェン膜を含む積層体を作製し、当該積層体に電極等を形成することにより、グラフェン膜を導電部（たとえばチャネル）として利用した電子素子を製造することができる。グラフェン膜を含む積層体は、たとえばグラファイトから剥離されたグラフェン薄膜を支持基板に貼り付けることにより、あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成長させたグラフェン薄膜を支持基板に貼り付けることにより製造することができる。
【０００４】
電子素子を量産する場合において許容可能な生産効率を確保するためには、上記積層体において直径の大きい（たとえば２インチ以上の直径を有する）支持基板を採用することが好ましい。上述のようなグラフェン膜の貼り付けを含む手順で作製された積層体では、支持基板の表面においてグラフェン膜が存在しない領域が多く含まれる。このような場合、電極形成の位置合わせ等の電子素子の製造プロセスにおいて自動化が妨げられる。その結果、上記積層体を用いた電子素子の量産が難しいという問題が生じる。
【０００５】
これに対し、ＳｉＣ（炭化珪素）からなる基板を加熱してＳｉ原子を離脱させることで基板の表層部をグラフェンに変換し、基板上にグラフェン膜が形成された積層体を得る方法が提案されている（たとえば、特許文献１参照）。これにより、基板の主面においてグラフェン膜が存在しない領域が小さくなる。その結果、当該積層体を用いた電子素子の量産が容易となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−４８２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記ＳｉＣからなる基板部上にグラフェン膜が形成された積層体を用いてグラフェン膜が導電部となる電子素子を製造した場合、導電部における移動度が期待される値に対して低くなる場合がある。
【０００８】
そこで、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体、および高い移動度を安定して確保することが可能なグラフェン膜を導電部として利用した電子素子を提供することを目的の１つとする。
【課題を解決するための手段】
【０００９】
本発明に従った積層体は、炭化珪素からなる基板部と、基板部の第１主面上に配置され、基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。グラフェン膜の基板部側とは反対側の主面である露出面において、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である。
【発明の効果】
【００１０】
上記積層体によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することができる。
【図面の簡単な説明】
【００１１】
【図１】グラフェン膜を含む積層体の構造を示す概略断面図である。
【図２】グラフェン膜を含む電界効果トランジスタ（ＦＥＴ）の構造を示す概略断面図である。
【図３】グラフェン膜を含む積層体および電界効果トランジスタの製造方法の概略を示すフローチャートである。
【図４】グラフェン膜を含む積層体の製造装置の構造を示す概略断面図である。
【図５】ラマン分光分析を用いたグラフェン膜の評価方法を説明するための概略図である。
【図６】ラマン分光分析を用いたグラフェン膜の評価結果の一例を示す図である。
【図７】図６の領域αに対応するラマン分光分析の結果を示す図である。
【図８】図６の領域βに対応するラマン分光分析の結果を示す図である。
【図９】Ｇ’／Ｇの値と移動度との関係を示す図である。
【発明を実施するための形態】
【００１２】
［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の積層体は、炭化珪素からなる基板部と、基板部の第１主面上に配置され、基板部を構成する炭化珪素の原子配列に対して配向する原子配列を有するグラフェン膜と、を備える。グラフェン膜の基板部側とは反対側の主面である露出面において、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である。
【００１３】
本発明者らは、ＳｉＣからなる基板部上にグラフェン膜が形成された積層体を用いてグラフェン膜が導電部となる電子素子を製造した場合において、導電部における移動度が期待される値に対して低くなる原因について検討を行った。その結果、基板部を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜においては、ラマン分光分析におけるＧ’／Ｇの値が移動度に大きく影響していることを見出した。そして、本発明者らの検討によれば、Ｇ’／Ｇの値が１．２以上である領域の面積率を１０％以上とすることにより、高い移動度を安定して確保できる。
【００１４】
本願の積層体では、グラフェン膜の露出面において、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である。そのため、当該露出面に電極を形成することにより、高い移動度が安定して確保された電子素子を製造することができる。このように、本願の積層体によれば、グラフェン膜が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体を提供することができる。
【００１５】
ここで、Ｇ’およびＧは、ラマン分光分析を実施した場合にそれぞれ２７００ｃｍ−１および１６００ｃｍ−１付近（ラマンシフト）に現れるピークの高さである。そして、Ｇ’／Ｇは、Ｇに対するＧ’の比（ピーク高さの比）である。
【００１６】
なお、高い移動度をより安定して確保する観点から、Ｇ’／Ｇの値が１．２以上となる領域は、面積率で上記露出面の３５％以上であることが好ましい。
【００１７】
上記積層体において、上記グラフェン膜は、上記基板部の第１主面の９５％以上を覆っていてもよい。このようにすることにより、基板部の第１主面においてグラフェン膜が存在しない領域が小さくなる。その結果、上記積層体を用いた電子素子の量産が容易となる。
【００１８】
上記積層体において、グラフェン膜のキャリア移動度は、５０００ｃｍ２／Ｖｓ以上であることが好ましく、８０００ｃｍ２／Ｖｓ以上であることがより好ましい。このようにすることにより、上記積層体を用いて製造される電子素子の高速化を達成することができる。
【００１９】
上記積層体において、上記基板部は円盤状の形状を有していてもよい。上記基板部の直径は５０ｍｍ以上であってもよい。このようにすることにより、上記積層体を用いた電子素子の製造の効率化を達成することができる。
【００２０】
本願の電子素子は、上記積層体と、積層体の露出面に接触して形成される第１電極と、積層体の露出面に接触し、第１電極と離れて形成される第２電極と、を備える。
【００２１】
本願の電子素子においては、第１電極と第２の電極との間に位置するグラフェン膜の露出面において、Ｇ’／Ｇの値が１．２以上である領域の面積率が１０％以上である。そのため、本願の電子素子によれば、導電部における高い移動度を安定して確保することができる。
【００２２】
［本願発明の実施形態の詳細］
次に、本発明にかかる積層体の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２３】
図１を参照して、本実施の形態における積層体１は、基板部２と、グラフェン膜３とを備えている。基板部２は、炭化珪素（ＳｉＣ）からなる。基板部２を構成するＳｉＣは、六方晶ＳｉＣであって、たとえば６Ｈ構造を有する。基板部２は、円盤状の形状を有している。基板部２の直径は２インチ以上（５０ｍｍ以上）である。
【００２４】
グラフェン膜３は、基板部２の第１主面２Ａ上に配置される。グラフェン膜３は、基板部２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェンからなる。ここで、グラフェン膜３を構成するグラフェンの原子配列が基板部２を構成するＳｉＣの原子配列に対して配向する状態とは、グラフェンの原子配列がＳｉＣの原子配列に対して一定の関係性を有していることを意味する。グラフェンの原子配列がＳｉＣの原子配列に対して配向しているか否かについては、たとえばＬＥＥＤ（Ｌｏｗ  Ｅｎｅｒｇｙ  Ｅｌｅｃｔｒｏｎ  Ｄｉｆｆｒａｃｔｉｏｎ）法により確認することができる。グラフェン膜３の基板部２側とは反対側の主面である露出面３Ａにおいて、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である。
【００２５】
本実施の形態の積層体１では、グラフェン膜３の露出面３Ａにおいて、Ｇ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である。そのため、露出面３Ａに電極を形成することにより、高い移動度が安定して確保された電子素子を製造することができる。このように、本実施の形態の積層体１は、グラフェン膜３が導電部となる電子素子を製造した場合に高い移動度を安定して確保することが可能な積層体となっている。
【００２６】
また、積層体１において、グラフェン膜３は、基板部２の第１主面２Ａの９５％以上を覆っていることが好ましい。これにより、基板部２の第１主面２Ａにおいてグラフェン膜３が存在しない領域が小さくなる。その結果、積層体１を用いた電子素子の量産が容易となる。
【００２７】
次に、積層体１を用いて作製される電子素子の一例であるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）について説明する。図２を参照して、本実施の形態におけるＦＥＴ９は、上記本実施の形態の積層体１を用いて作製されたものであって、積層体１と同様に積層された基板部２と、グラフェン膜３とを備えている。ＦＥＴ９は、さらに第１電極としてのソース電極４と、第２電極としてのドレイン電極５と、第３電極としてのゲート電極７と、ゲート絶縁膜６とを備えている。
【００２８】
ソース電極４は、露出面３Ａに接触して形成されている。ソース電極４は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ（ニッケル）／Ａｕ（金）からなっている。ドレイン電極５は、露出面３Ａに接触して形成されている。ドレイン電極５は、ソース電極４と離れて形成されている。ドレイン電極５は、グラフェン膜３とオーミック接触可能な導電体、たとえばＮｉ／Ａｕからなっている。
【００２９】
ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａを覆うように、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、ソース電極４とドレイン電極５との間に位置する露出面３Ａを覆うとともに、ソース電極４およびドレイン電極５の上部表面（グラフェン膜３に接触する側とは反対側の主面）の一部を覆う領域にまで延在している。ゲート絶縁膜６は、絶縁体、たとえば酸化アルミニウム（Ａｌ２Ｏ３）からなっている。
【００３０】
ゲート電極７は、ゲート絶縁膜６上に接触するように配置されている。ゲート電極７は、ソース電極４とドレイン電極５との間に位置する露出面３Ａに対応する領域に配置される。ゲート電極７は、導電体、たとえばＮｉ／Ａｕからなっている。
【００３１】
このＦＥＴ９において、ゲート電極７に印加される電圧が閾値電圧未満の状態、すなわちＦＥＴ９がオフの状態では、ソース電極４とドレイン電極５との間に電圧が印加されても非導通の状態が維持される。一方、ゲート電極７に閾値電圧以上の電圧が印加されてＦＥＴ９がオンの状態になると、グラフェン膜３においてゲート絶縁膜６を挟んでゲート電極７に対向する領域（チャネル領域）によりソース電極４とドレイン電極５とが電気的に接続された状態となる。このような状態でソース電極４とドレイン電極５との間に電圧が印加されると、ソース電極４とドレイン電極５との間に電流が流れる。
【００３２】
ここで、本実施の形態のＦＥＴ９では、ソース電極４とドレイン電極５との間に位置する露出面３Ａにおいて、Ｇ’／Ｇの値が１．２以上となる領域が面積率で１０％以上となっている。そのため、導電部としてのチャネル領域に対応するグラフェン膜３において高い移動度が安定して確保されている。その結果、ＦＥＴ９は、高速化が達成された電子素子となっている。
【００３３】
次に、図３および図４を参照して、本実施の形態における積層体１およびＦＥＴ９の製造方法の概要について説明する。
【００３４】
図３を参照して、本実施の形態における積層体１およびＦＥＴ９の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、たとえば直径２インチ（５０．８ｍｍ）の６Ｈ−ＳｉＣからなる基板が準備される。より具体的には、ＳｉＣからなるインゴットをスライスすることにより、ＳｉＣからなる基板が得られる。この基板の表面が研磨された後、洗浄等のプロセスを経て主面平坦性および清浄性が確保された基板が準備される。
【００３５】
次に、工程（Ｓ２０）としてグラフェン膜形成工程が実施される。この工程（Ｓ２０）は、たとえば図４に示す積層体の製造装置を用いて実施することができる。図４を参照して、積層体の製造装置９０は、本体部９１と、サセプタ９２と、カバー部材９３と、気体導入管９５と、気体排出管９６とを備えている。
【００３６】
本体部９１は中空円筒状の形状を有する側壁部９１Ｂと、側壁部９１Ｂの第１の端部を閉塞する底壁部９１Ａと、側壁部９１Ｂの第２の端部を閉塞する上壁部９１Ｃとを含んでいる。本体部９１の内部の底壁部９１Ａ上には、サセプタ９２が配置されている。サセプタ９２は、基板１０を保持するための基板保持面９２Ａを有している。
【００３７】
本体部９１の内部には、サセプタ９２を覆うためのカバー部材９３が配置されている。カバー部材９３は、たとえば一対の端部のうち一方の端部が閉塞され、他方の端部が開口する中空円筒状の形状を有している。カバー部材９３の他方の端部側が底壁部９１Ａに接触するように、カバー部材９３は配置される。サセプタ９２およびサセプタ９２上の基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。カバー部材９３および本体部９１の底壁部９１Ａにより規定される空間である閉塞空間９３Ｃ内に、サセプタ９２およびサセプタ９２上の基板１０が配置される。カバー部材９３の内壁面９３Ａと基板１０の表面（一方の主面）とが対向する。
【００３８】
気体導入管９５および気体排出管９６は、本体部９１の上壁部９１Ｃに接続されている。気体導入管９５および気体排出管９６は、上壁部９１Ｃに形成された貫通孔に一方の端部において接続されている。気体導入管９５の他方の端部は、不活性ガスを保持するガス保持部（図示しない）に接続されている。本実施の形態では、ガス保持部にはアルゴンが保持されている。気体排出管９６の他方の端部は、ポンプなどの排気装置（図示しない）に接続されている。
【００３９】
工程（Ｓ２０）は、積層体の製造装置９０を用いて以下のように実施することができる。まず、サセプタ９２の基板保持面９２Ａに工程（Ｓ１０）において準備されたＳｉＣからなる基板１０が配置される。次に、サセプタ９２および基板１０を覆うように、カバー部材９３が底壁部９１Ａ上に配置される。これにより、サセプタ９２およびサセプタ９２上の基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれる。
【００４０】
次に、気体導入管９５に設置されたバルブ（図示しない）が閉の状態で気体排出管９６に設置されたバルブが開の状態とされる。そして、気体排出管９６に接続された排気装置が作動することにより、本体部９１の内部の気体が矢印Ｂに沿って気体排出管９６から排出される。これにより、本体部９１の内部が減圧される。ここで、サセプタ９２および基板１０は、カバー部材９３および本体部９１の底壁部９１Ａにより取り囲まれているものの、カバー部材９３と底壁部９１Ａとは接合されている訳ではない。そのため、本体部９１内の減圧が進行すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部の気体が排出される。その結果、閉塞空間９３Ｃ内も減圧される。
【００４１】
次に、排気装置の動作が停止されるとともに、気体導入管９５に設置されたバルブが開の状態とされる。これにより、ガス保持部に保持されているアルゴンが、気体導入管９５を通して本体部９１の内部に導入される（矢印Ａ）。ここで、本体部９１内の圧力が上昇すると、閉塞空間９３Ｃの内部と外部との圧力差によりカバー部材９３と底壁部９１Ａとのわずかな隙間から内部にアルゴンが侵入する。このようにして、本体部９１の内部の気体が、アルゴンにより置換される。本体部９１の内部のアルゴンの圧力が常圧（大気圧）にまで上昇すると、余剰のアルゴンが気体排出管９６から排出されることにより、内部の圧力が常圧に維持される。すなわち、本体部９１の内部が、常圧のアルゴン雰囲気に維持される。
【００４２】
次に、基板１０が加熱される。基板１０は、たとえば本体部９１が加熱されることにより加熱される。本体部９１は、たとえば誘導加熱により加熱されてもよい。基板１０は、たとえば常圧のアルゴン中において１３００℃以上１８００℃以下の温度に加熱される。これにより、基板１０を構成するＳｉＣからＳｉ原子が離脱し、基板１０の表層部がグラフェンに変換される。このとき、変換されて生成するグラフェンの原子配列は、基板１０を構成するＳｉＣの原子配列に対して配向する。その結果、図１を参照して、ＳｉＣからなる基板部２と、基板部２の第１主面２Ａ上に配置され、基板部２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜３とを含む積層体１が得られる。
【００４３】
以上の手順により、本実施の形態における積層体１が完成する。上述のように、本実施の形態においてはカバー部材９３が採用される。そのため、基板１０から離脱したＳｉ原子は閉塞空間９３Ｃ内に滞留する。その結果、基板１０からのＳｉの離脱により、閉塞空間９３Ｃ内のＳｉの蒸気圧が上昇する。これにより、ＳｉＣのグラフェンへの急速な変換が抑制される。このようにグラフェンへの変換速度が抑制されることにより、１原子層、または原子層数の少ない（１原子層に近い）グラフェン膜３が形成される。その結果、図１を参照して、グラフェン膜３の露出面３Ａにおいて、ラマン分光分析におけるＧ’／Ｇの値が１．２以上となる領域が面積率で１０％以上である積層体１が容易に製造される。
【００４４】
次に、図３を参照して、工程（Ｓ３０）としてオーミック電極形成工程が実施される。この工程（Ｓ３０）では、図１および図２を参照して、積層体１の露出面３Ａに接触するようにソース電極４およびドレイン電極５が形成される。ソース電極４およびドレイン電極５は、たとえばグラフェン膜３の露出面３Ａ上に、ソース電極４およびドレイン電極５が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ソース電極４およびドレイン電極５を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。
【００４５】
次に、図３を参照して、工程（Ｓ４０）として絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図２を参照して、ソース電極４とドレイン電極５との間に位置するグラフェン膜３の露出面３Ａを覆うように、ゲート絶縁膜６が形成される。ゲート絶縁膜６は、たとえばゲート絶縁膜６が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート絶縁膜６を構成する絶縁体（たとえば酸化アルミニウム）からなる絶縁膜を形成した後、リフトオフを実施することにより形成することができる。
【００４６】
次に、図３を参照して、工程（Ｓ５０）としてゲート電極形成工程が実施される。この工程（Ｓ５０）では、図２を参照して、ソース電極４とドレイン電極５との間に位置する露出面３Ａ上を覆うゲート絶縁膜６上に接触するように、ゲート電極７が形成される。ゲート電極７は、たとえばゲート電極７が形成されるべき領域に対応する開口を有するレジストからなるマスク層を形成し、ゲート電極７を構成する導電体（たとえばＮｉ／Ａｕ）からなる導電膜を形成した後、リフトオフを実施することにより形成することができる。以上の工程により、本実施の形態におけるＦＥＴ９が完成する。その後、たとえばダイシングにより各素子に分離される。
【実施例】
【００４７】
上記実施の形態と同様の手順により作製した積層体１のグラフェン膜３を、ラマン分光分析法によりＧ’／Ｇの観点から評価する実験を行った。また、Ｇ’／Ｇと移動度との関係を調査する実験を行った。実験の手順および結果は以下の通りである。
【００４８】
上記実施の形態と同様の手順により作製した積層体１のグラフェン膜３の露出面３Ａに対してラマン分光分析を実施した。ラマン分光分析装置としては、ＨＯＲＩＢＡ  Ｊｏｂｉｎ  Ｙｖｏｎ社製のＬＡｂＲＡＭ  ＨＲ−８００を採用した。分析に際して、レーザ波長は５３２ｎｍ、サンプル上のレーザ強度は１０ｍＷ、グレーティングは３００ｇｒ／ｍｍ、積算時間は０．５秒、積算回数は２回、対物レンズは１００倍とした。
【００４９】
図５は、積層体１の露出面３Ａ側の主面における測定領域を示す図である。測定領域１１は、グラフェン膜３の全体を評価する観点から、図５に示す９領域とした。具体的には、一辺５０μｍの正方形形状の測定領域１１を９か所に設定した。円形形状を有する積層体１の露出面３Ａ側の主面において、中心で直交する２つの直線を想定し、当該直線上に等間隔となるように測定領域１１を設定した。中心に対して対角線の交点が一致する測定領域１１を設定し、これを基準として他の８か所の測定領域１１を設定した。
【００５０】
各測定領域１１内は、ステップ間隔を１μｍとして測定領域１１内を走査するように測定を実施した。すなわち、各測定領域１１内において２５００点の測定を実施した。ＳｉＣからなる基板部２上に、基板部２を構成するＳｉＣの原子配列に対して配向する原子配列を有するグラフェン膜３が形成された積層体１は、レーザに対する耐久性が高く、サンプル上のレーザ強度を数ｍＷ〜数十ｍＷとすることができる。そのため、１点あたりのスペクトルデータを短時間で取得可能であるため、上記２５００点の測定を許容可能な時間で実施することができる。測定により得られた各点におけるＧ’／Ｇの値を濃淡で示した画像を作成した。得られた画像の一例を図６に示す。図６を参照して、このような画像を作成することにより、測定領域１１内におけるＧ’／Ｇの値の分布が明確に把握できる。図７および図８は、それぞれ図６の点αおよび点βに対応するラマン分光分析の結果である。図７および図８において、２７００ｃｍ−１および１６００ｃｍ−１付近のピークの高さが、それぞれＧ’およびＧである。図６において明るい領域がＧ’／Ｇの値が大きい領域、暗い領域がＧ’／Ｇの値が小さい領域にそれぞれ対応していることが確認される。
【００５１】
このようなデータに基づき、露出面３ＡにおけるＧ’／Ｇの値が１．２以上となる領域の割合を把握することができる。本実施例において作製された積層体１について上記評価を実施したところ、Ｇ’／Ｇの値が１．２以上となる領域が面積率で１０％以上となっていることが確認された。Ｇ’／Ｇの値が１．２以上となる領域の割合は、図６のような画像データから算出してもよいし、各点におけるＧ’／Ｇの値をヒストグラム化して導出してもよい。
【００５２】
次に、Ｇ’／Ｇの値が異なるグラフェン膜についてキャリア移動度を測定し、Ｇ’／Ｇの値と移動度との関係を調査した。移動度の測定は、Ｖａｎ  ｄｅｒ  Ｐａｕｗ法によるホール測定により実施した。上記実施の形態と同様の手順により基板部２上に平面形状が正方形であるグラフェン膜３を形成した。そして、グラフェン膜３に対し、電極間隔が１００μｍ、測定温度が室温の条件でキャリア移動度の測定を実施した。調査結果を図９に示す。
【００５３】
図９において横軸の値は、当該値以上のＧ’／Ｇの値となる部分の面積率が１０％であることを示している。たとえば、横軸が１．５であることは、Ｇ’／Ｇの値が１．５以上である部分の面積率が１０％であることを示している。また、図９において縦軸は移動度であり、対数軸となっている。図９を参照して、Ｇ’／Ｇの値が大きいほど、移動度が大きくなる傾向にある。そして、Ｇ’／Ｇの値が０．９と１．２との間において、移動度が急激に上昇している。すなわち、Ｇ’／Ｇの値が１．２以上の領域が面積率で１０％以上存在することにより、高い移動度を安定して確保できることが確認される。また、図９を参照して、Ｇ’／Ｇの値が１．５以上の領域が面積率で１０％以上存在することが好ましく、１．８以上の領域が面積率で１０％以上存在することがより好ましい。Ｇ’／Ｇの値を上昇させることにより、５０００ｃｍ２／Ｖｓ以上の移動度が得られ、さらには８０００ｃｍ２／Ｖｓ以上の移動度が得られる。
【００５４】
なお、図６に示すように、Ｇ’／Ｇの値が１．２以上となる領域（高Ｇ’／Ｇ領域）は、露出面３Ａ内に複数存在する場合がある。高い移動度を有する電子素子を安定して製造するには、高Ｇ’／Ｇ領域の幅（高Ｇ’／Ｇ領域以外の領域を通過することなく高Ｇ’／Ｇ領域内に配置することが可能な仮想の線分の最大長さ）が製造される電子素子の幅以上、たとえば５μｍ以上であることが好ましい。さらに、電子素子を高い歩留りを確保しつつ製造する観点から、高Ｇ’／Ｇ領域の幅は製造される電子素子の幅の１０倍以上、たとえば５０μｍ以上であることが好ましい。すなわち、露出面３Ａには、５μｍ以上の幅を有する高Ｇ’／Ｇ領域が形成されていることが好ましく、５０μｍ以上の幅を有する高Ｇ’／Ｇ領域が形成されていることがより好ましい。
【００５５】
今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５６】
本願の積層体および電子素子は、グラフェン膜を含む積層体および電子素子に、特に有利に適用され得る。
【符号の説明】
【００５７】
１  積層体
２  基板部
２Ａ  第１主面
３  グラフェン膜
３Ａ  露出面
４  ソース電極
５  ドレイン電極
６  ゲート絶縁膜
７  ゲート電極
９  ＦＥＴ
１０  基板
１１  測定領域
９０  積層体の製造装置
９１  本体部
９１Ａ  底壁部
９１Ｂ  側壁部
９１Ｃ  上壁部
９２  サセプタ
９２Ａ  基板保持面
９３  カバー部材
９３Ａ  内壁面
９３Ｃ  閉塞空間
９５  気体導入管
９６  気体排出管
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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