(57)【特許請求の範囲】
【請求項１】
劣化によりビットエラーが発生するセルより構成されるメモリに対するアクセス時におけるエラー訂正を行うエラー訂正装置であって、前記メモリに対する書き込み動作及び読み出し動作はページ単位で行われ、消去動作はページより情報量が大きいブロック単位で行われ、
前記エラー訂正装置は、
前記消去動作の実行を制御する消去機能、前記書き込み動作の実行を制御する書き込み機能、及び前記読み出し動作の実行を制御する読み出し機能を有する制御部と、
前記消去動作の実行時における消去対象ブロックにおける消去時間を測定して測定消去時間をブロック単位に得る消去時間測定回路と、
前記測定消去時間を用いて得られる判定用消去情報に基づき、前記消去動作の対象ブロックにおける劣化度合を判定してセル劣化判定結果を得る劣化判定処理を行う劣化判定回路と、
前記セル劣化判定結果を格納する劣化判定結果格納部とを備え、
前記制御部は、
前記書き込み機能により、前記劣化判定結果格納部から書き込み対象ページに対応する前記セル劣化判定結果を取得し、前記セル劣化判定結果に基づきエラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号を付加して前記書き込み対象ページにおける前記書き込み動作を実行し、
前記読み出し機能により、前記劣化判定結果格納部から読み出し対象ページに対応する前記セル劣化判定結果を取得し、前記セル劣化判定結果に基づきエラー訂正能力を決定し、決定したエラー訂正能力を用いて前記読み出し対象ページにおける前記読み出し動作を実行し、
各ブロックにおける基準消去時間はブロック間で独立して設定され、
前記判定用消去情報は、前記消去対象ブロックにおける基準消去時間に対する前記測定消去時間の比率を示す消去時間比率情報を含む、
エラー訂正装置。
【請求項２】
請求項１記載のエラー訂正装置であって、
前記セル劣化判定結果はブロック単位に分類して設定されるブロック単位セル劣化判定結果を含み、
前記書き込み対象ページに対応する前記セル劣化判定結果は、前記書き込み対象ページが含まれるブロックにおける前記ブロック単位セル劣化判定結果を含み、
前記読み出し対象ページに対応する前記セル劣化判定結果は、前記読み出し対象ページが含まれるブロックにおける前記ブロック単位セル劣化判定結果を含む、
エラー訂正装置。
【請求項３】
請求項２記載のエラー訂正装置であって、
前記書き込み動作の実行時における書き込み時間をページ単位に測定して測定書き込み時間を得る書き込み時間測定回路をさらに備え、
前記制御部は、前記測定書き込み時間を用いてページ単位書き込み情報を求め、書き込み選択基準に沿って同一ブロックに含まれる少なくとも一つのページ単位書き込み情報のうち一の書き込み情報をブロック単位・書き込み時間情報として選択する書き込み結果判定機能をさらに有し、
前記エラー訂正装置は、
前記ブロック単位・書き込み時間情報を格納する書き込み結果格納部をさらに備え、
前記劣化判定回路は、前記消去対象ブロックにおいて、前記判定用消去情報に加え、前記ブロック単位・書き込み時間情報に基づき前記劣化判定処理を行う、
エラー訂正装置。
【請求項４】
請求項３記載のエラー訂正装置であって、
前記制御部は、前記読み出し動作の実行後に読み出しエラーと判定した単位情報量当たりのビット数を指示するページ単位読み出しエラー情報を取得し、読み出し選択基準に沿って同一ブロックに含まれる少なくとも一つのページ単位読み出しエラー情報のうち一の読み出しエラー情報をブロック単位・読み出しエラー情報として選択する読み出しエラー情報選択機能をさらに有し、
前記エラー訂正装置は、
前記ブロック単位・読み出しエラー情報を格納する読み出しエラー情報格納部をさらに備え、
前記劣化判定回路は、前記消去対象ブロックにおいて、前記判定用消去情報及び前記ブロック単位・書き込み時間情報に加え、さらに、前記ブロック単位・読み出しエラー情報に基づき前記劣化判定処理を行う、
エラー訂正装置。
【請求項５】
請求項１記載のエラー訂正装置であって、
前記セル劣化判定結果はページ単位に分類して設定されるページ単位セル劣化判定結果を含み、
前記書き込み対象ページに対応する前記セル劣化判定結果は、前記書き込み対象ページに該当するページにおける前記ページ単位セル劣化判定結果を含み、
前記読み出し対象ページに対応する前記セル劣化判定結果は、前記読み出し対象ページに該当するページにおける前記ページ単位セル劣化判定結果を含み、
前記エラー訂正装置は、
前記書き込み動作の実行時における書き込み時間をページ単位に測定して測定書き込み時間を得る書き込み時間測定回路をさらに備え、
前記制御部は、前記測定書き込み時間を用いてページ単位書き込み情報を求める書き込み結果判定機能をさらに有し、
前記エラー訂正装置は、
前記ページ単位書き込み情報を格納する書き込み結果格納部をさらに備え、
前記劣化判定回路は、前記消去対象ブロックにおける前記測定消去時間と共に、前記消去対象ブロックに含まれる各ページにおける前記ページ単位書き込み情報に基づきページ単位に前記劣化判定処理を行う、
エラー訂正装置。
【請求項６】
請求項１記載のエラー訂正装置であって、
前記劣化判定処理は、前記消去時間比率情報と予め準備した複数の比率閾値との比較処理を含む、
エラー訂正装置。
【請求項７】
請求項３または請求項５記載のエラー訂正装置であって、
各ページにおける基準書き込み時間はページ間で独立して設定され、
前記ページ単位書き込み情報は、前記書き込み対象ページにおける基準書き込み時間に対する前記測定書き込み時間の比率を示す書き込み時間比率情報を含む、
エラー訂正装置。
【請求項８】
請求項１から請求項７のうち、いずれか１項に記載のエラー訂正装置であって、
前記制御部は、前記セル劣化判定結果が故障レベルの劣化度合を指示した領域を含むブロックを、前記消去動作、前記書き込み動作及び前記読み出し動作の対象外として判定する、不使用ブロック判定機能をさらに備える、
エラー訂正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＡＮＤ型セル等の劣化によりビットエラーが発生するセルより構成されるメモリに対するアクセス時におけるエラー訂正を行うエラー訂正装置に関する。
【背景技術】
【０００２】
メモリコントローラとＮＡＮＤメモリ（ＮＡＮＤ型セルを有する不揮発性メモリ）とにより構成されるメモリシステムにおいて、ＮＡＮＤメモリの特性上、継続的に使用することによりメモリセルにダメージが蓄積される。
【０００３】
ダメージを受けたメモリセルは保持特性が劣化し、データを読み出した場合、健常なメモリセルに比べてビットエラー(bit error)が多く発生する。
【０００４】
通常、ビットエラーが発生した場合はリフレッシュ（正常なデータの書き直し）によって、保持データを正常な状態に戻すことができるが、劣化度合が大きいメモリセルの場合、リフレッシュ後も再度ビットエラーが発生してしまう。
【０００５】
通常、一定量のビットエラーであればエラー訂正機能で訂正可能であるが、エラー訂正能力以上のビットエラーが発生してしまうと正常なデータ読み出しが不可能になる。
【０００６】
なお、劣化したメモリセルに対しては、一般的に
(1)不良セル（不良ブロック）として扱い使用対象外とする、あるいは
(2)エラー訂正能力を強化して正常なデータ読み出しを可能にする、
の対策が採られる。
【０００７】
上記対策(2)に関し、ＮＡＮＤメモリに対するアクセスを管理するメモリコントローラ等が、劣化したメモリセルに対してのエラー訂正能力を動的に変更する方法であるエラー訂正方法として、読み出し時のビットエラー数からエラー訂正能力を判断する第１のエラー訂正方法がある。このような第１のエラー訂正方法は例えば特許文献１に開示されている。
【０００８】
また、使用前のスクリーニングとして、潜在的に弱いメモリセル（劣化しやすいメモリセル）について消去時間や書き込み時間に基づき、通常使用から除外する第２のエラー訂正方法が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１３−１５２６０４号公報
【特許文献２】特許第５１０５３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
読み出し時に発生するビットエラーの場合、例えば、ReadDisturbによる一時的な保持データ化けが混在してしまうためにメモリセルの劣化を必ずしも正確に表していない。すなわち、上述した一時的な保持データ化けは読み出し回数が多いほど、発生する傾向が高いため、メモリセルの劣化を正確には表していない傾向が強い。なお、ReadDisturbとは、読み出し動作時に読み出し対象外のセルに対して電子が注入される、いわゆる誤書き込みが行われる現象を意味し、ReadDisturbによる一時的な保持データ化けは、メモリセルの劣化とは異なる要因となる。
【００１１】
したがって、上述した第１のエラー訂正方法では、メモリセルの劣化を正確に反映してエラー訂正能力を変更することができないという問題点があった。
【００１２】
また、上述した第２のエラー訂正方法では使用方法の偏りによる特定セルの経年劣化はスクリーニング時点では判別することができず、劣化セルに対する対策が別途必要になってしまうという問題点があった。
【００１３】
この発明は上記問題点を解決するためになされたもので、メモリにおけるＮＡＮＤ型セルの経時変化に適切に対応して、書き込み動作及び読み出し動作に要する時間を必要最小限に抑えながら、書き込み動作及び読み出し動作を正確に実行制御するエラー訂正装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
この発明に係る請求項１記載のエラー訂正装置は、劣化によりビットエラーが発生するセルより構成されるメモリに対するアクセス時におけるエラー訂正を行うエラー訂正装置であって、前記メモリに対する書き込み動作及び読み出し動作はページ単位で行われ、消去動作はページより情報量が大きいブロック単位で行われ、前記エラー訂正装置は、前記消去動作の実行を制御する消去機能、前記書き込み動作の実行を制御する書き込み機能、及び前記読み出し動作の実行を制御する読み出し機能を有する制御部と、前記消去動作の実行時における消去対象ブロックにおける消去時間を測定して測定消去時間をブロック単位に得る消去時間測定回路と、前記測定消去時間を用いて得られる判定用消去情報に基づき、前記消去動作の対象ブロックにおける劣化度合を判定してセル劣化判定結果を得る劣化判定処理を行う劣化判定回路と、前記セル劣化判定結果を格納する劣化判定結果格納部とを備え、前記制御部は、前記書き込み機能により、前記劣化判定結果格納部から書き込み対象ページに対応する前記セル劣化判定結果を取得し、前記セル劣化判定結果に基づきエラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号を付加して前記書き込み対象ページにおける前記書き込み動作を実行し、前記読み出し機能により、前記劣化判定結果格納部から読み出し対象ページに対応する前記セル劣化判定結果を取得し、前記セル劣化判定結果に基づきエラー訂正能力を決定し、決定したエラー訂正能力を用いて前記読み出し対象ページにおける前記読み出し動作を実行し、各ブロックにおける基準消去時間はブロック間で独立して設定され、前記判定用消去情報は、前記消去対象ブロックにおける基準消去時間に対する前記測定消去時間の比率を示す消去時間比率情報を含む。
【発明の効果】
【００１５】
この発明における請求項１記載の本願発明であるエラー訂正装置は、劣化判定回路により、測定消去時間を用いて得られる判定用消去情報に基づき、消去動作の対象ブロックにおける劣化度合を判定して動的に変化するセル劣化判定結果を得るため、メモリにおけるＮＡＮＤ型セルの経時変化に適切に対応して、精度の高いセル劣化判定結果を得ることができる。
【００１６】
その結果、制御部は、セル劣化判定結果に基づくエラー訂正符号を付加して書き込み動作を実行したり、セル劣化判定結果に基づくエラー訂正能力を用いて読み出し動作を実行したりすることにより、書き込み動作及び読み出し動作に要する時間を必要最小限に抑えながら、書き込み動作及び読み出し動作を正確に実行することができる。
【図面の簡単な説明】
【００１７】
【図１】試験用メモリに設定された基準消去時間、基準書き込み時間を表形式で示す説明図である。
【図２】消去／書き込み回数に対する消去時間比率情報の変化を示すグラフである。
【図３】消去／書き込み回数に対する読み出しエラー情報の変化を示すグラフである。
【図４】消去／書き込み回数に対する上位書き込み時間比率情報の変化を示すグラフである。
【図５】消去／書き込み回数に対する下位書き込み時間比率情報の変化を示すグラフである。
【図６】この発明の実施の形態１であるメモリシステムの構成を示すブロック図である。
【図７】３つの訂正回路の訂正能力を表形式で具体的に示す説明図である。
【図８】実施の形態１のエラー訂正装置におけるブロック単位・セル劣化判定値の判定条件並びに書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【図９】実施の形態１のエラー訂正装置における主要部の情報の授受を示すブロック図である。
【図１０】この発明の実施の形態２であるメモリシステムの構成を示すブロック図である。
【図１１】実施の形態２のエラー訂正装置におけるブロック単位・セル劣化判定値の判定条件並びに書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【図１２】実施の形態２のエラー訂正装置における主要部の情報の授受を示すブロック図である。
【図１３】この発明の実施の形態３であるメモリシステムの構成を示すブロック図である。
【図１４】実施の形態３のエラー訂正装置におけるページ時単位・セル劣化判定値の判定条件並びに書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【図１５】実施の形態３のエラー訂正装置における主要部の情報の授受を示すブロック図である。
【図１６】この発明の実施の形態４であるメモリシステムの構成を示すブロック図である。
【図１７】実施の形態４のエラー訂正装置におけるブロック単位・セル劣化判定値の判定条件並びに書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【図１８】実施の形態４のエラー訂正装置における主要部の情報の授受を示すブロック図（その１）である。
【図１９】実施の形態４のエラー訂正装置における主要部の情報の授受を示すブロック図（その２）である。
【発明を実施するための形態】
【００１８】
＜発明の原理＞
（用語について）
まず、本願明細書で述べる技術用語について説明する。「セル」とは１単位のメモリセルがセルデータとして保持する最低単位を意味し、１セルに１以上の複数のビット情報を保持することができる。
【００１９】
「ページ」とは、読み出し動作及び書き込み動作はページ単位で行われるため、読み出し動作及び書き込みの基準単位となる。１ページは、複数バイト（複数のセル）で構成される。「ブロック」は消去動作の基本単位となり、１ブロックは複数のページで構成される。したがって、ブロックはページより情報量が大きい。
【００２０】
優良Ｇ１（セル）は、保持特性が著しく良い（ビットエラーがほとんど生じない）セルを意味し、健全Ｇ２（セル）は、保持特性が良い（ビットエラーが少量生じる）セルを意味し、劣悪Ｂ３（セル）は、保持特性が悪い（ビットエラーが一定量生じる）セルを意味し、不良Ｂ２，不良Ｂ１（セル）は、保持特性が著しく悪い（ビットエラーが多量生じる）セルを意味し、故障ＮＧ（セル）ほとんどデータが保持できない劣化度合が故障レベルのセルを意味する。
【００２１】
「ＳＬＣ(SingleLevelCell)」は、１単位のメモリセルに１ビットの情報を保持させる（1bit/セル）モードであり、「ＭＬＣ(MultiLevelCell)」は１単位のメモリセルに２ビット以上の情報を保持する（Ｎbit/セル）モードを意味する。また、「シンドローム」は、エラー訂正に使用する付属情報となるエラー訂正符号である。
【００２２】
（原理について）
セル劣化判定パラメータを決定するために使用するＮＡＮＤメモリの劣化評価試験を行った。この劣化評価試験は消去動作と書き込み動作とを繰り返すことによりメモリセルセルにダメージを与えて、セル劣化を促して傾向を測定する。このため、同一スペックのＮＡＮＤメモリである試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３を用いた。
【００２３】
この劣化評価試験で使用した試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３のスペックは、推奨書き換え（消去／書き込み）回数は“５０００”回以下、推奨エラー訂正能力は４０ビット(bit)／１０８０バイト(byte)、使用モードは２ビットのＭＬＣ(Multi-Level Cell)である。
【００２４】
図１は試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３に設定された基準消去時間ＢＤＴ、基準書き込み時間ＢＷＴ１及びＢＷＴ２を表形式で示す説明図である。同図に示すように、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３の基準消去時間ＢＤＴは全て４．００ｍｓに設定され、基準書き込み時間ＢＷＴ１は２．００ｍｓ，１．６５ｍｓ及び１．８０ｍｓに設定され、基準書き込み時間ＢＷＴ２は４２０μｓ，３６０μｓ及び４００μｓに設定される。
【００２５】
なお、基準書き込み時間ＢＷＴ１は２ビットのＭＬＣの上位ビットの書き込み時間ＷＴ１に対応づけて設けられた時間であり、基準書き込み時間ＢＷＴ２は２ビットのＭＬＣの下位ビットの書き込み時間ＴＷ２に対応づけて設けられた時間である。また、ＳＬＣとして用いた場合には基準書き込み時間ＢＷＴ２を書き込み時間ＴＷに対応づけて使用する。
【００２６】
図２及び図３は劣化評価試験の結果を示すグラフである。図２は消去／書き込み回数に対する消去時間比率情報の変化を示し、図３は消去／書き込み回数に対する読み出しエラー情報の変化を示している。なお、読み出しエラー情報が示すビット発生頻度は、書き込み後Ｎ回（例えば1000回）読み出し時における１０８０バイト当たり（単位情報量当たり）のビットエラー数である。また、書き込み動作に先がけて消去動作を行うため消去回数と書き込み回数は同一回数となる。
【００２７】
また、図２において、消去時間比率情報変化Ｌ１１〜Ｌ１３は、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３の基準消去時間ＢＤＴに対する実際の測定消去時間ＴＤの比率を示しており、図３において、読み出しエラー情報変化Ｌ２１〜Ｌ２３は、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３の１０８０バイト当たりのビットエラー数を示している。
【００２８】
図２に示すように、消去時間比率情報変化Ｌ１１〜Ｌ１３は消去／書き込み回数の上昇に伴い増加する傾向があり、この傾向に着目することにより、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３間で共通の比率閾値“１．５”，“１．６５”，“２．０”を設定してセル劣化結果を得ることができる。
【００２９】
具体的には、消去時間比率情報と比率閾値“１．５”，“１．６５”，及び“２．０”との比較により、「１．５以下」→「優良Ｇ１」、「１．５〜１．６５」→「健全Ｇ２」、「１．６５〜２．０」→「劣悪Ｂ３」、「２．０以上」→「不良Ｂ２（Ｂ１）」となる、セル劣化結果（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２（Ｂ１））を判定することができる。
【００３０】
一方、図３に示すように、読み出し回数を固定（１０００回等）することにより精度を高める処置がなされるも、読み出しエラー情報変化Ｌ２１〜Ｌ２３で示すエラービット数は、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３間でバラツキが大きい。しかしながら、試験用メモリｓａｍｐｌｅ３の読み出しエラー情報変化Ｌ２３のように、消去時間比率情報変化Ｌ１１〜Ｌ１３と同様な変化を行うこともある。したがって、読み出しエラー情報単独でセル劣化結果を判定することは困難であるが、上述した消去時間比率情報等と組み合わせてセル劣化結果を判定する場合は有用性があると推測される。
【００３１】
図４及び図５は劣化評価試験の結果を示すグラフである。図４は消去／書き込み回数に対する上位書き込み時間比率情報の変化を示し、図５は消去／書き込み回数に対する下位書き込み時間比率情報の変化を示している。
【００３２】
試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３のメモリセルとして、１セルに２ｂｉｔの情報を保持するＭＬＣ(MultiLevelCell)を用い、上位書き込み時間比率情報は上位ビット(Upper)に対する書き込み時間ＴＷ１の基準書き込み時間ＢＷＴ１に対する比率を示す情報であり、下位書き込み時間比率情報は下位ビット(Lower)に対する書き込み時間ＴＷ２の基準書き込み時間ＢＷＴ２に対する比率を示す情報である。
【００３３】
ＭＬＣにおいて、下位ビット(Lower)の書き込み時間ＴＷ２は比較的短いが、上位ビット(Upper)の書き込み時間ＴＷ１は比較的時間を要する。また、ＭＬＣはＳＬＣ(SingleLevelCell)として用いることもできる。
【００３４】
図４に示すように、上位書き込み時間比率情報変化Ｌ３１〜Ｌ３３は消去／書き込み回数の上昇に伴い減少する傾向があり、この傾向に着目することにより、例えば、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３間で共通の比率閾値“０．８”，“０．８５”，及び“０．８７”を設定してセル劣化結果を得ることができる（比率閾値は上記値から多少前後しても良い）。
【００３５】
具体的には、上位書き込み時間比率情報と比率閾値“０．８”，“０．８５”，及び“０．８７”との比較により、「０．８７以上」→「優良Ｇ１」、「０．８５〜０．８７」→「健全Ｇ２」、「０．８〜０．８５」→「劣悪Ｂ３」、「０．８以下」→「不良Ｂ２（Ｂ１）」となる、セル劣化結果（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２（Ｂ１））を判定することができる。
【００３６】
一方、図５に示すように、下位書き込み時間比率情報変化Ｌ４１〜Ｌ４３は消去／書き込み回数の上昇に伴い減少する傾向があり、この傾向に着目することにより、例えば、試験用メモリｓａｍｐｌｅ１〜ｓａｍｐｌｅ３間で共通の比率閾値“０．７５”，“０．８２”，及び“０．８４”を設定してセル劣化結果を得ることができる（比率閾値は上記値から多少前後しても良い）。
【００３７】
具体的には、下位書き込み時間比率情報と比率閾値“０．７５”，“０．８２”，及び“０．８４”との比較により、「０．８４以上」→「優良Ｇ１」、「０．８２〜０．８４」→「健全Ｇ２」、「０．７５〜０．８２」→「劣悪Ｂ３」、「０．７５以下」→「不良Ｂ２（Ｂ１）」となる、セル劣化結果（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２（Ｂ１））を判定することができる。
【００３８】
基準消去時間ＢＤＴ及び基準書き込み時間ＢＷＴ（ＢＷＴ１，ＢＷＴ２）は、未使用状態（消去/書き込み０回）におけるメモリセルの処理時間（消去時間，書き込み時間）を測定し、その測定結果によって設定される。
【００３９】
図２〜図５に示すように、一般的に、セルが劣化する毎に消去時間比率（消去時間）は長くなる傾向があり、書き込み時間比率（書き込み時間）は短くなる傾向がある。また、消去時間比率は内部の処理単位が比較的長いため、書き込み時間に比べて劣化による時間の差が現れやすい傾向にある。逆に書き込み時間比率は書き込み値やページ個体差の影響もあり、劣化による比率の差は現れにくい傾向がある。この傾向を利用して、種々の判定条件を設定してセル劣化結果を判定するのが以下で述べる実施の形態１〜実施の形態４である。
【００４０】
＜実施の形態１＞
図６はこの発明の実施の形態１であるメモリシステム５１の構成を示すブロック図である。同図に示すように、実施の形態１のメモリシステム５１は、ホスト１、メモリコントローラ２及びＮＡＮＤメモリ７により構成される。
【００４１】
ホスト１は、メモリコントローラ２を経由して制御対象の不揮発メモリであるＮＡＮＤメモリ７に対してデータ書き込み、あるいはデータ読み出しを行う。
【００４２】
ＮＡＮＤメモリ７は、継続使用による劣化でデータ保持特性が悪くなるＮＡＮＤセル構造の（メモリ）セルにより構成されるメモリである。ＮＡＮＤメモリ７は１セルに２ビットのビット情報を保持することができるＭＬＣ構成のセルを有し、セルは必要に応じて１セルに１ビットのビット情報を保持するＳＬＣ構成のセルとしても用いることができる。
【００４３】
メモリコントローラ２は、実施の形態１のエラー訂正装置４１を内蔵し、ホスト１の書き込み及び読み出し等の要求に応じて、ＮＡＮＤメモリ７に対して消去動作、書き込み動作及び読み出し動作を行う。
【００４４】
メモリコントローラ２はブロック管理部１７、ホストＩ／Ｆ１８、メモリ制御Ｉ／Ｆ１９及びエラー訂正装置４１を有している。エラー訂正装置４１は内部に全体制御部１１、劣化判定回路２１、書き込み時間測定回路２５、消去時間測定回路２６、訂正回路３１〜３３、書き込み結果格納部３５及びブロック単位判定結果格納部３６を有しており、ＮＡＮＤメモリ７に対するアクセス時におけるエラー訂正を行う。
【００４５】
ホストＩ／Ｆ１８はホスト１とメモリコントローラ２との間のインタフェースであり、メモリ制御Ｉ／Ｆ１９はメモリコントローラ２とＮＡＮＤメモリ７との間のインタフェースある。
【００４６】
ブロック管理部１７はエラー訂正装置４１の全体制御部１１から受ける指示情報に従い、ＮＡＮＤメモリ７における不使用ブロックへのアクセスを禁止する第１のブロック管理処理、及び、使用ブロックに関しＮＡＮＤメモリ７におけるメモリセルのＭＬＣ，ＳＬＣのうちいずれのセルとして扱うかを設定する第２のブロック管理処理を実行する。
【００４７】
全体制御部１１（制御部）はＮＡＮＤメモリ７に対する消去動作、書き込み動作及び読み出し動作を制御する消去機能、書き込み機能及び読み出し機能を有している。
【００４８】
消去時間測定回路２６は、消去動作の対象ブロックである消去対象ブロックにおける消去動作の実行時における消去時間を測定して測定消去時間ＴＤをブロック単位に得る。
【００４９】
劣化判定回路２１は、測定消去時間ＴＤを用いて得られる消去時間比率情報（判定用消去情報）及びブロック単位・書き込み時間情報ＪＷ（Ｂ）に基づき、消去対象ブロックにおける劣化度合を判定して、ブロック単位・セル劣化判定値ＪＣ（Ｂ）（セル劣化判定結果）を得る劣化判定処理を行う。
【００５０】
ブロック単位判定結果格納部３６（劣化判定結果格納部）はブロック単位・セル劣化判定値ＪＣ（Ｂ）を格納する。
【００５１】
書き込み時間測定回路２５は、書き込み動作の実行時における書き込み時間を測定してページ単位で測定書き込み時間ＴＷ（ＴＷ１，ＴＷ２）を得る。
【００５２】
書き込み結果格納部３５は、書き込み時間測定回路２５より得た測定書き込み時間ＴＷに基づき、全体制御部１１の書き込み結果判定機能により決定されるブロック単位・書き込み時間情報ＪＷ（Ｂ）を格納する。
【００５３】
訂正回路３１〜３３が訂正回路３１，３２，３３の順でより強くなるエラー訂正能力を有し、全体制御部１１の制御下で、書き込み時にエラー訂正能力に合致したエラー訂正符号（シンドローム）を付与し、読み出し時にエラー訂正能力に沿ったエラー訂正処理を行う。
【００５４】
図７は訂正回路３１〜３３の訂正能力を表形式で具体的に示す説明図である。訂正回路３１，３２，及び３３は、エラー訂正能力名を、高速エラー訂正FastＥＣＣ、通常エラー訂正NormalＥＣＣ、及び高レベルエラー訂正HighＥＣＣとするエラー訂正能力を有している。
【００５５】
訂正回路３１が有する高速エラー訂正FastＥＣＣは、「528バイト（byte）中８ビット（bit）のエラー（8bit/528byte）の訂正能力」を持ち、訂正時間が短く最も高速なエラー訂正を行う。訂正回路３２が有する通常エラー訂正NormalＥＣＣは、「1080バイト中24ビットの訂正能力」を持ち、訂正回路３３が有する高レベルエラー訂正HighＥＣＣは、「1080バイト中40ビットの訂正能力」を持ち、訂正時間が長く最も低速なエラー訂正を行う。
【００５６】
なお、上述したメモリコントローラ２の各部は、基本的にハードウェアで構成されるが、ＨＤＤ、ＤＶＤ、メモリなどによって構成される書き込み結果格納部３５，ブロック単位判定結果格納部３６を除き、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行するようにしても良い。
【００５７】
図８は実施の形態１のメモリコントローラ２におけるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定条件並びにブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づく書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【００５８】
同図に示すように、ブロック単位・セル劣化判定値ＪＣ（Ｂ）は６つに分類（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２、不良Ｂ１及び故障ＮＧ）されている。
【００５９】
以下、図８を参照して劣化判定回路２１が消去時間比率情報ＤＲ、上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２に基づくブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定内容を説明する。
【００６０】
なお、上位書き込み時間比率情報ＪＷ１はＮＡＮＤメモリ７のセルの上位ビットに対する書き込み時間ＴＷ１の基準書き込み時間ＢＷＴ１に対する比率であり、下位書き込み時間比率情報ＪＷ２はセルの下位ビットに対する書き込み時間ＴＷ２に対する比率を意味する。以下、図８を参照して劣化判定回路２１による消去時間比率情報ＤＲ、上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２を判定基準とした判定条件を説明する。
【００６１】
優良Ｇ１：消去時間比率情報ＤＲが１５０％（１．５）未満、
健全Ｇ２：消去時間比率情報ＤＲが１５０％以上、１６５％未満、
劣悪Ｂ３：消去時間比率情報ＤＲが１６５％以上、２００％未満、
不良Ｂ２：「消去時間比率情報ＤＲが１７５％以上、２００％未満、上位書き込み時間比率情報ＪＷ１が８０％（０．８）以下、及び下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合」、あるいは、「消去時間比率情報ＤＲが２００％以上、２２５％未満の場合」、
不良Ｂ１：消去時間比率情報ＤＲが２００％以上、２２５％未満、上位書き込み時間比率情報ＪＷ１が８０％以下、及び下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合、
故障ＮＧ：「消去時間比率情報ＤＲが２２５％以上の場合」、あるいは、「上位書き込み時間比率情報ＪＷ１が７５％以下、及び下位書き込み時間比率情報ＪＷ２が７０％以下を共に満足する場合」となる。
【００６２】
なお、複数の判定条件を重複して満足する場合、故障ＮＧ、不良Ｂ１、不良Ｂ２、劣悪Ｂ３、健全Ｇ２及び優良Ｇ１の順の優先順位、すなわち、劣化度合が高い順に優先して、ブロック単位・セル劣化判定値ＪＣ（Ｂ）が決定される。
【００６３】
次に、図８を参照して、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を判定基準とした書き込み動作及び読み出し動作の使用条件について説明する。なお、使用条件項目としてはセルの扱い（ＭＬＣとしたメモリアクセス（書き込み動作、及び読み出し動作）を行うか、ＳＬＣとしたメモリアクセスを行うか）と、書き込み動作及び読み出し動作に共通に設定されるエラー訂正能力がある。
【００６４】
また、書き込み動作は採用するエラー訂正能力に対応するエラー訂正符号（シンドローム）を付加して行われる。そして、メモリセルをＳＬＣ扱いとした場合、図８で示す本例では要求されるエラー訂正能力はＭＬＣ扱いとした場合の半分程度とする。以下、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を判定基準とした使用条件を説明する。
【００６５】
優良Ｇ１：メモリセル扱いはＭＬＣであり、エラー訂正能力は訂正回路３１による高速エラー訂正FastＥＣＣ（8bit/528byte）（図７参照）、
健全Ｇ２：メモリセル扱いはＭＬＣであり、エラー訂正能力は訂正回路３２による通常エラー訂正NormalＥＣＣ(24bit/1080byte)（図７参照）、
劣悪Ｂ３：メモリセル扱いはＭＬＣであり、エラー訂正能力は訂正回路３３による高レベルエラー訂正HighＥＣＣ(40bit/1080byte)（図７参照）、
不良Ｂ２：メモリセル扱いはＳＬＣであり、エラー訂正能力は通常エラー訂正NormalＥＣＣ、
不良Ｂ１：メモリセル扱いはＳＬＣであり、エラー訂正能力は高レベルエラー訂正HighＥＣＣ、
故障ＮＧ：後天性不良ブロックとして未使用（消去動作、書き込み動作及び読み出し動作の対象ブロックから外す）とする。
【００６６】
なお、図８で示した判定条件は、図２〜図５で示した劣化評価試験に基づいているが、消去時間比率情報ＤＲと比較する比率閾値、上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２と比較する比率閾値は必ずしも図２〜図５で示した比率閾値と一致していない。図２〜図５で示す劣化評価試験の結果は、消去／書き込み回数に対する消去時間比率情報、書き込み時間比率情報の傾向を示すものであるが、上述した比率閾値はアクセス対象とするＮＡＮＤメモリ７のスペックにより異なるからである。
【００６７】
図９はメモリコントローラ２における主要部の情報の授受を示すブロック図である。以下、同図を参照して、実施の形態１のメモリコントローラ２の劣化判定回路２１によるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定動作を中心に説明する。
【００６８】
消去時間測定回路２６は消去動作の実行時における消去時間を測定して測定消去時間ＴＤをブロック単位に得て、測定消去時間ＴＤを劣化判定回路２１に出力する。
【００６９】
書き込み時間測定回路２５は、書き込み動作の実行時における書き込み時間を測定して得られるページ単位の測定書き込み時間ＴＷ（ＴＷ１あるいはＴＷ２）を全体制御部１１に出力する。
【００７０】
全体制御部１１は、書き込み動作後に実行する以下で述べる書き込み結果判定機能をさらに有している。
【００７１】
すなわち、全体制御部１１は、測定書き込み時間ＴＷ１（ＴＷ２）の基準書き込み時間ＢＷＴ１（ＢＷＴ２）に対する上位（下位）書き込み時間比率情報ＪＷ１（ＪＷ２）（ページ単位書き込み情報）をページ単位に求める。
【００７２】
そして、全体制御部１１は、「同一ブロックにおいて、最も短い上位書き込み時間比率を指示する上位書き込み時間比率情報ＪＷ１を選択し、同一ブロックにおいて、最も短い下位書き込み時間比率を指示する下位書き込み時間比率情報ＪＷ１を選択する」としたブロック単位・書き込み時間情報ＪＷ（Ｂ）の選択基準（書き込み選択基準）に沿って行う。
【００７３】
すなわち、全体制御部１１は書き込み結果判定機能により、上記書き込み選択基準に沿って、同一ブロックに含まれる複数の（少なくとも一つの）上位書き込み時間比率情報ＪＷ１のうち、最小の上位書き込み時間比率を指示する上位書き込み時間比率情報ＪＷ１と、同一ブロックに含まれる複数の（少なくとも一つの）下位書き込み時間比率情報ＪＷ２のうち、最小の下位書き込み時間比率を指示する下位書き込み時間比率情報ＪＷ２との組み合わせを、ブロック単位・書き込み時間情報ＪＷ（Ｂ）として選択する。
【００７４】
このブロック単位・書き込み時間情報ＪＷ（Ｂ）が書き込み結果格納部３５に格納される。
【００７５】
劣化判定回路２１は、消去動作の実行後に測定消去時間ＴＤの基準消去時間ＢＤＴに対する消去時間比率情報ＤＲを求め、消去時間比率情報ＤＲとブロック単位・書き込み時間情報ＪＷ（Ｂ）とに基づき、図８で示した判定条件に従い、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を得る。このブロック単位・セル劣化判定値ＪＣ（Ｂ）はブロック単位判定結果格納部３６に格納される。
【００７６】
上述した基準消去時間ＢＤＴ及び基準書き込み時間ＢＷＴ１あるいはＢＷＴ２はＮＡＮＤメモリ７と同じデバイスについて、以下の時間を測定することにより予め得ることができる。すなわち、上記デバイスの未使用状態での全ブロックそれぞれで測定した消去時間がブロック単位に独立の基準消去時間ＢＤＴとして設定され、未使用状態での全ページそれぞれで測定した書き込み時間がページ単位に独立の基準書き込み時間ＢＷＴ１あるいは基準書き込み時間ＢＷＴ２として設定される。
【００７７】
全体制御部１１の書き込み機能による書き込み動作は、以下のように行われる。まず、全体制御部１１は、ブロック単位判定結果格納部３６から書き込み動作を行うページである書き込み対象ページが含まれる（に対応する）ブロックにおけるブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１１は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図８に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号（シンドローム）を付加して書き込み対象ページにおける書き込み動作を実行する。
【００７８】
全体制御部１１の読み出し機能による読み出し動作は、以下のように行われる。まず、全体制御部１１は、ブロック単位判定結果格納部３６から読み出し動作を行うページである読み出し対象ページが含まれる（に対応する）ブロックにおけるブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１１は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図８に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力を用いて読み出し対象ページにおける読み出し動作を実行する。
【００７９】
なお、エラー訂正符号の付加及びエラー訂正能力を用いた処理は、訂正回路３１〜３３のうち決定したエラー訂正能力を有する訂正回路を介して実行される。
【００８０】
また、全体制御部１１は、ブロック単位・セル劣化判定値ＪＣ（Ｂ）が故障ＮＧ、すなわち、後天性不良ブロックであることを指示する場合、当該ブロック単位・セル劣化判定値ＪＣ（Ｂ）に対応するブロック（このブロックに含まれる全ページを含む）を、消去動作、書き込み動作及び読み出し動作を対象外として判定し、故障ＮＧと判定されたブロックを指示する不使用ブロック情報Ｓ１１ａをブロック管理部１７に出力する不使用ブロック判定機能をさらに備えている。
【００８１】
なお、ブロック管理部１７は不使用ブロック情報Ｓ１１ａの指示内容に基づき、ＮＡＮＤメモリ７において故障ＮＧと判定されたブロックの使用を禁止する第１のブロック管理処理を実行する。
【００８２】
上述したように、メモリコントローラ２の全体制御部１１は、判定したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づく、書き込み動作及び読み出し動作を制御する書き込み機能及び読み出し機能を有している。
【００８３】
例えば、優良Ｇ１と判定されたブロックは、必要最小限のエラー訂正能力（＝高速エラー訂正FastＥＣＣ）とすることにより、高速な読み出し動作が可能となる。健全Ｇ２→劣悪Ｂ３とセルが劣化する度にエラー訂正能力が向上する結果、訂正時間は増加するが確実なエラー訂正を担保して読み出し動作を行う。さらに、セルが劣化し、不良Ｂ２，不良Ｂ１と判定された場合は、セルをＳＬＣ扱いとするため１ページ当たりの保持データ量は劣るものの、信頼性を保った書き込み動作及び読み出し動作の使用継続が可能になる。
【００８４】
なお、全体制御部１１は、初期動作時は「セルのＭＬＣ扱い」を指示するセル扱い情報Ｓ１１ｂをブロック管理部１７に出力し、不良Ｂ２，不良Ｂ１と判定した場合は、「セルのＳＬＣ扱い」を指示するセル扱い情報Ｓ１１ｂをブロック管理部１７に出力する。そして、ブロック管理部１７はセル扱い情報Ｓ１１ｂの指示内容に基づき、ＮＡＮＤメモリ７の使用ブロックにおけるセルの扱いをＭＬＣあるいはＳＬＣに設定する第２のブロック管理処理を実行する。
【００８５】
このように、全体制御部１１からのセル扱い情報Ｓ１１ｂに基づき、ブロック管理部１７は第２のブロック管理処理を実行して、不良Ｂ１，不良Ｂ２と判定されたブロックが故障ＮＧと判定されるまでの期間の長期化を図ることにより、ＮＡＮＤメモリ７の長寿命化を実現することができる効果を奏する。
【００８６】
実施の形態１のエラー訂正装置４１は劣化判定回路２１により、測定消去時間ＴＤを用いて得られる消去時間比率情報ＤＲ（判定用消去情報）に基づき、消去動作の対象ブロックにおける劣化度合を判定して動的に変化するブロック単位・セル劣化判定値ＪＣ（Ｂ）（セル劣化判定結果）を得ている。このため、ＮＡＮＤメモリ７におけるＮＡＮＤ型セルの経時変化に適切に対応して、精度の高いブロック単位・セル劣化判定値ＪＣ（Ｂ）を得ることができる。
【００８７】
その結果、全体制御部１１は、ブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づくエラー訂正符号を付加して書き込み動作を実行したり、ブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づくエラー訂正能力を用いて読み出し動作を実行したりすることにより、書き込み動作及び読み出し動作に要する時間を必要最小限に抑えながら、書き込み動作及び読み出し動作時にエラーを発生させることなく、正確に実行することができる。
【００８８】
すなわち、実施の形態１のエラー訂正装置４１は、劣化判定回路２１により動的に変化する正確なブロック単位・セル劣化判定値ＪＣ（Ｂ）を得るという、劣化度合を精度良く予測して、書き込み動作及び読み出し動作を常に適切なエラー訂正能力を用いて行うことができるため、読み出し性能の改善を図ることができる。
【００８９】
そして、劣化判定回路２１により動的にブロック単位・セル劣化判定値ＪＣ（Ｂ）を変化させることにより、エラー訂正装置４１は、消去動作、書き込み動作及び読み出し動作における信頼性を損ねることなく、ＮＡＮＤメモリ７に対するアクセスに関し常に最適な制御性能を発揮することができる。
【００９０】
したがって、実施の形態１のエラー訂正装置４１は、エラー訂正能力を必要以上に高く設定することにより書き込み動作及び読み出し動作に要する時間を長期化させたり、エラー訂正能力を必要とされる能力より低く設定することに書き込み動作及び読み出し動作に支障を来してしまったりする問題点を的確に解消することができる。
【００９１】
劣化判定回路２１より得られるブロック単位・セル劣化判定値ＪＣ（Ｂ）は消去動作の実行単位であるブロック単位に分類して設定されるため、セルの劣化状態をブロック単位に正確に判定することができる。
【００９２】
劣化判定回路２１は、消去対象ブロックにおいて、消去時間比率情報ＤＲに加え、さらに、ブロック単位・書き込み時間情報ＪＷ（Ｂ）に基づき劣化判定処理を行うため、２つの判定基準（消去時間比率情報ＤＲ，ブロック単位・書き込み時間情報ＪＷ（Ｂ））に基づく分、セルの劣化状態をブロック単位により正確に判定することができる。
【００９３】
各ブロックにおける基準消去時間ＢＤＴはブロック間で独立して設定され、消去時間比率情報ＤＲは、消去対象ブロックにおける基準消去時間ＢＤＴに対する測定消去時間の比率を示すため、ブロック間の特性のバラツキを考慮する等によりブロックごとに基準消去時間を変更することができる分、消去時間比率情報ＤＲの精度を高めることができ、その結果、劣化判定処理の判定精度の向上を図ることができる。
【００９４】
さらに、基準消去時間ＢＤＴ全体をＮＡＮＤメモリ７（メモリ）の種別に沿って適宜変更することにより、劣化判定回路２１は、管理対象のＮＡＮＤメモリ７に特性に合致した劣化判定処理を行うことができる。
【００９５】
また、図８に示すように、消去時間比率情報ＤＲと予め準備した複数の比率閾値との比較処理により、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を複数種に分類することができる。
【００９６】
各ページにおける基準書き込み時間ＢＷＴ（ＢＷＴ１あるいはＢＷＴ２）はページ間で独立して設定され、上位書き込み時間比率情報ＪＷ１あるいは下位書き込み時間比率情報ＪＷ２は、書き込み対象ページにおける基準書き込み時間に対する測定書き込み時間ＴＷ１あるいはＴＷ２の比率を示している。このため、ページ間の特性のバラツキ等を考慮してページごとに基準書き込み時間ＢＷＴ１あるいはＢＷＴ２を変更することができる分、上位書き込み時間比率情報ＪＷ１あるいは下位書き込み時間比率情報ＪＷ２の精度を高めることができ、その結果、劣化判定回路２１による劣化判定処理の判定精度の向上を図ることができる。
【００９７】
さらに、基準書き込み時間ＢＷＴ１及びＢＷＴ２全体をＮＡＮＤメモリ７（記憶部）の種別に沿って適宜変更することにより、劣化判定回路２１は、管理対象のＮＡＮＤメモリ７の特性に合致した劣化判定処理を行うことができる。
【００９８】
全体制御部１１は、上述した不使用ブロック判定機能を備えるため、劣化度合が故障ＮＧと判定されたブロックを消去動作、書き込み動作及び読み出し動作の対象外とすることにより、使用不能なブロックを適切にアクセス対象から除外することができる。
【００９９】
＜実施の形態２＞
図１０はこの発明の実施の形態２であるメモリシステム５２の構成を示すブロック図である。同図に示すように、実施の形態２のメモリシステム５２は、ホスト１、メモリコントローラ３及びＮＡＮＤメモリ７により構成される。以下、実施の形態１と同様な構成部は同一符号を付して説明を適宜省略する。実施の形態２のメモリシステム５２におけるＮＡＮＤメモリ７はＲＯＭ用途、すなわち、リフレッシュ時の書き込みが行われる程度の利用態様を想定している。
【０１００】
メモリコントローラ３は、実施の形態２のエラー訂正装置４２を内蔵し、ホスト１の書き込み及び読み出し等の要求に応じて、ＮＡＮＤメモリ７に対して消去動作、書き込み動作及び読み出し動作を行う。
【０１０１】
メモリコントローラ３はブロック管理部１７、ホストＩ／Ｆ１８、メモリ制御Ｉ／Ｆ１９及びエラー訂正装置４２を有している。エラー訂正装置４２は内部に全体制御部１２、劣化判定回路２２、消去時間測定回路２６、訂正回路３１及び３３、ブロック単位判定結果格納部３６を有しており、ＮＡＮＤメモリ７に対するアクセス時におけるエラー訂正を行う。
【０１０２】
全体制御部１２（制御部）はＮＡＮＤメモリ７に対する消去動作、書き込み動作及び読み出し動作を制御する消去機能、書き込み機能及び読み出し機能を有している。
【０１０３】
劣化判定回路２２は、測定消去時間ＴＤに基づき、消去動作の対象ブロックにおける劣化度合を判定してブロック単位・セル劣化判定値ＪＣ（Ｂ）（セル劣化判定結果）を得る劣化判定処理を行う。
【０１０４】
なお、上述したメモリコントローラ３の各部は、基本的にハードウェアで構成されるが、ブロック単位判定結果格納部３６を除き、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行するようにしても良い。
【０１０５】
図１１は実施の形態２のエラー訂正装置４２におけるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定条件並びにブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づく書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【０１０６】
同図に示すように、ブロック単位・セル劣化判定値ＪＣ（Ｂ）は３つに分類（優良Ｇ１、劣悪Ｂ３、及び故障ＮＧ）されている。
【０１０７】
以下、図１１を参照して劣化判定回路２２が測定消去時間ＴＤを判定基準としたブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定条件を説明する。
【０１０８】
優良Ｇ１：測定消去時間ＴＤが６ｍｓ、
劣悪Ｂ３：測定消去時間ＴＤが６ｍｓ以上、８．５ｍｓ未満、
故障ＮＧ：測定消去時間ＴＤが８．５ｍｓ以上の場合となる。
【０１０９】
次に、図１１を参照して、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を判定基準とした書き込み動作及び読み出し動作の使用条件について説明する。なお、使用条件項目は実施の形態１と同様である。
【０１１０】
優良Ｇ１：メモリセル扱いはＭＬＣであり、エラー訂正能力は高速エラー訂正FastＥＣＣ（図７参照）、
劣悪Ｂ３：メモリセル扱いはＭＬＣであり、エラー訂正能力は高レベルエラー訂正HighＥＣＣ（図７参照）、
故障ＮＧ：後天性不良ブロックとして未使用（消去動作、書き込み動作及び読み出し動作の対象ブロックから外す）とする。
【０１１１】
なお、図１１で示した判定条件は、図２で示した劣化評価試験に基づいているが、実施の形態１と同様、測定消去時間ＴＤの時間閾値の設定は、完全には一致していない。
【０１１２】
図１２はエラー訂正装置４２における主要部の情報の授受を示すブロック図である。以下、同図を参照して、実施の形態２のエラー訂正装置４２によるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定動作を説明する。
【０１１３】
消去時間測定回路２６は消去動作の実行時における消去対象ブロックの消去時間を測定して測定消去時間ＴＤをブロック単位に得て、測定消去時間ＴＤを劣化判定回路２２に出力する。
【０１１４】
劣化判定回路２２は、消去動作の実行後に測定消去時間ＴＤに基づき、図１１で示した判定条件に従い、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を得る。このブロック単位・セル劣化判定値ＪＣ（Ｂ）はブロック単位判定結果格納部３６に格納される。
【０１１５】
全体制御部１２の書き込み機能による書き込み動作は、以下のように行われる。まず、ブロック単位判定結果格納部３６から書き込み対象ページが含まれるブロックのブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１２は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図１１に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号を付加して書き込み対象ページにおける書き込み動作を実行する。
【０１１６】
全体制御部１２の読み出し機能による読み出し動作は、以下のように行われる。まず、ブロック単位判定結果格納部３６から読み出し対象ページが含まれるブロックのブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１２は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図１１に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力を用いて読み出し対象ページにおける読み出し動作を実行する。
【０１１７】
また、全体制御部１２は、ブロック単位・セル劣化判定値ＪＣ（Ｂ）が故障ＮＧ、すなわち、後天性不良ブロックであることを指示する場合、当該ブロック単位・セル劣化判定値ＪＣ（Ｂ）に対応するブロックにおける消去動作、書き込み動作及び読み出し動作を対象外として判定し、故障ＮＧと判定されたブロックを指示する不使用ブロック情報Ｓ１２ａをブロック管理部１７に出力する不使用ブロック判定機能をさらに備えている。
【０１１８】
なお、ブロック管理部１７は不使用ブロック情報Ｓ１２ａの指示内容に基づき、実施の形態１と同様、第１のブロック管理処理を実行する。
【０１１９】
実施の形態２のエラー訂正装置４２は劣化判定回路２２により、測定消去時間ＴＤに基づき、消去動作の対象ブロックにおける劣化度合を判定してブロック単位・セル劣化判定値ＪＣ（Ｂ）（セル劣化判定結果）を得るため、基準消去時間ＢＤＴを求め、さらに保持する処理が不要になる等、比較的簡単な判定処理によりブロック単位・セル劣化判定値ＪＣ（Ｂ）を得ることができる。
【０１２０】
また、実施の形態２では書き込み時間情報ＪＷ（書き込み時間ＴＷ）を用いないため、書き込み時間ＴＷの測定や書き込み時間ＴＷ１の格納部を不要にして、装置構成の簡略化を図ることができる。
【０１２１】
その結果、全体制御部１２は、ブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づくエラー訂正符号を付加して書き込み動作を実行したり、ブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づくエラー訂正能力を用いて読み出し動作を実行したりすることにより、書き込み動作及び読み出し動作に要する時間を必要最小限に抑えながら、書き込み動作及び読み出し動作時にエラーを発生させることなく、正確に実行することができる。
【０１２２】
劣化判定回路２２より得られるブロック単位・セル劣化判定値ＪＣ（Ｂ）は消去動作の実行単位であるブロック単位に分類して設定されるため、セルの劣化状態をブロック単位に正確に判定することができる。
【０１２３】
また、図１１に示すように、測定消去時間ＴＤと予め準備した複数の比率閾値との比較処理により、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を複数種に分類することができる。
【０１２４】
全体制御部１２は、上述した不使用ブロック判定機能を備えるため、実施の形態１と同様、使用不能なブロックを適切にアクセス対象から除外することができる。
【０１２５】
＜実施の形態３＞
図１３はこの発明の実施の形態３であるメモリシステム５３の構成を示すブロック図である。同図に示すように、実施の形態３のメモリシステム５３は、ホスト１、メモリコントローラ４及びＮＡＮＤメモリ７により構成される。以下、実施の形態１と同様な構成部は同一符号を付して説明を適宜省略する。
【０１２６】
メモリコントローラ４は、実施の形態３のエラー訂正装置４３を内蔵し、ホスト１の書き込み及び読み出し等の要求に応じて、ＮＡＮＤメモリ７に対して消去動作、書き込み動作及び読み出し動作を行う。
【０１２７】
メモリコントローラ４はブロック管理部１７、ホストＩ／Ｆ１８、メモリ制御Ｉ／Ｆ１９及びエラー訂正装置４３を有している。エラー訂正装置４３は内部に全体制御部１３、劣化判定回路２３、書き込み時間測定回路２５、消去時間測定回路２６、訂正回路３１〜３３、書き込み結果格納部３７及びページ単位判定結果格納部３８を有しており、ＮＡＮＤメモリ７に対するアクセス時におけるエラー訂正を行う。
【０１２８】
全体制御部１３はＮＡＮＤメモリ７に対する消去動作、書き込み動作及び読み出し動作を制御する消去機能、書き込み機能及び読み出し機能を有しており、さらに、書き込み動作後に実行する以下で述べる書き込み結果判定機能を有している。
【０１２９】
すなわち、全体制御部１３は書き込み結果判定機能により、測定書き込み時間ＴＷの基準書き込み時間ＢＷＴ１（ＢＷＴ２）に対する上位（下位）書き込み時間比率情報ＪＷ１（ＪＷ２）（ページ単位書き込み情報）をページ単位に求め、ページ単位に求められる上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２の組み合わせをページ単位・書き込み時間情報ＪＷ（Ｐ）として得る。
【０１３０】
書き込み結果格納部３７は、全体制御部１３より得られるページ単位・書き込み時間情報ＪＷ（Ｐ）を格納する。
【０１３１】
劣化判定回路２３は、測定消去時間ＴＤを用いて得られる消去時間比率情報（判定用消去情報）及びページ単位・書き込み時間情報ＪＷ（Ｐ）に基づき、消去動作の対象ブロックにおける劣化度合をページ単位で判定してページ単位・セル劣化判定値ＪＣ（Ｐ）（セル劣化判定結果）を得る劣化判定処理を行う。ただし、判定結果が不良Ｂ２以上の劣化度合、すなわち、不良Ｂ２、不良Ｂ１及び故障ＮＧのいずれかである異常レベルの場合、異常レベルのページを含むブロックにおける全てのページを同一の異常レベルとする。異常レベルが重複した場合の優先順位は故障ＮＧ、不良Ｂ１及び不良Ｂ２の順となる。
【０１３２】
ページ単位判定結果格納部３８（劣化判定結果格納部）はページ単位・セル劣化判定値ＪＣ（Ｐ）を格納する。
【０１３３】
なお、上述したメモリコントローラ４の各部は、基本的にハードウェアで構成されるが、ＨＤＤ、ＤＶＤ、メモリなどによって構成される書き込み結果格納部３７，ページ単位判定結果格納部３８を除き、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行するようにしても良い。
【０１３４】
図１４は実施の形態３のエラー訂正装置４３におけるページ単位・セル劣化判定値ＪＣ（Ｐ）の判定条件並びにページ単位・セル劣化判定値ＪＣ（Ｐ）に基づく書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【０１３５】
同図に示すように、ページ単位・セル劣化判定値ＪＣ（Ｐ）は６つに分類（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２、不良Ｂ１及び故障ＮＧ）されている。
【０１３６】
以下、図１４を参照して劣化判定回路２３が消去時間比率情報ＤＲ、ページ単位・書き込み時間情報ＪＷ（Ｐ）により指示される上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２を判定基準としたページ単位・セル劣化判定値ＪＣ（Ｐ）の判定内容を説明する。
【０１３７】
優良Ｇ１：上位書き込み時間比率情報ＪＷ１が９０％を超え、かつ、下位書き込み時間比率情報ＪＷ２が８５％を超える、
健全Ｇ２：上位書き込み時間比率情報ＪＷ１が９０％以下で、かつ、下位書き込み時間比率情報ＪＷ２が８５％以下、
劣悪Ｂ３：上位書き込み時間比率情報ＪＷ１が８５％以下で、かつ、下位書き込み時間比率情報ＪＷ２が８０％以下、
不良Ｂ２：「消去時間比率情報ＤＲが１７５％以上、上位書き込み時間比率情報ＪＷ１が８０％以下、及び下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合」、あるいは、「消去時間比率情報ＤＲが２００％以上の場合」、
不良Ｂ１：消去時間比率情報ＤＲが２００％以上、上位書き込み時間比率情報ＪＷ１が８０％以下、及び下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合、
故障ＮＧ：「消去時間比率情報ＤＲが２２５％以上の場合」、あるいは、「上位書き込み時間比率情報ＪＷ１が７５％以下、及び下位書き込み時間比率情報ＪＷ２が７０％を共に満足する場合」となる。
【０１３８】
なお、複数の判定条件を重複して満足する場合、故障ＮＧ、不良Ｂ１、不良Ｂ２、劣悪Ｂ３、健全Ｇ２及び優良Ｇ１の順に優先準位が設定される。
【０１３９】
ただし、前述したように、不良Ｂ２以上の劣化度合（不良Ｂ２，不良Ｂ１及び故障ＮＧ）に関し、消去対象ブロック内の少なくとも一つのページで不良Ｂ２以上の劣化度合のページ単位・セル劣化判定値ＪＣ（Ｐ）が得られると、消去対象ブロック内の全ページのページ単位・セル劣化判定値ＪＣ（Ｐ）が共通に不良Ｂ２以上の劣化度合に設定される。すなわち、実施の形態３における不良Ｂ２以上の劣化度合の判定条件は実質的に実施の形態１の判定条件と同じになる。
【０１４０】
図１４に示すように、ページ単位・セル劣化判定値ＪＣ（Ｐ）による書き込み動作及び読み出し動作の使用条件は、判断基準がブロック単位・セル劣化判定値ＪＣ（Ｂ）からページ単位・セル劣化判定値ＪＣ（Ｐ）に置き換わった点を除き、図８で示した実施の形態の使用条件と同様である。
【０１４１】
なお、図１４で示した判定条件は、図２〜図５で示した劣化評価試験に基づいているが、実施の形態１と同様、消去時間比率情報ＤＲと比較する比率閾値、上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２と比較する比率閾値は必ずしも図２〜図５で示す内容と完全一致していない。
【０１４２】
図１５はエラー訂正装置４３における主要部の情報の授受を示すブロック図である。以下、同図を参照して、実施の形態３のエラー訂正装置４３によるページ単位・セル劣化判定値ＪＣ（Ｐ）の判定動作を説明する。
【０１４３】
消去時間測定回路２６は消去動作の実行時における消去対象ブロックの消去時間を測定して測定消去時間ＴＤをブロック単位に得て、測定消去時間ＴＤを劣化判定回路２３に出力する。
【０１４４】
一方、全体制御部１３は、書き込み動作後に実行する以下で述べる書き込み結果判定機能をさらに有している。
【０１４５】
すなわち、全体制御部１３は、測定書き込み時間ＴＷの基準書き込み時間ＢＷＴ１（ＢＷＴ２）に対する上位（下位）書き込み時間比率情報ＪＷ１（ＪＷ２）（ページ単位書き込み情報）をページ単位に求める。そして、上位書き込み時間比率情報ＪＷ１と下位書き込み時間比率情報ＪＷ２との組み合わせをページ単位・書き込み時間情報ＪＷ（Ｐ）とする書き込み結果判定機能を有している。
【０１４６】
このページ単位・書き込み時間情報ＪＷ（Ｐ）が書き込み結果格納部３７に格納される。
【０１４７】
劣化判定回路２３は、消去動作の実行後に測定消去時間ＴＤの基準消去時間ＢＤＴに対する消去時間比率情報ＤＲを求め、消去時間比率情報ＤＲとページ単位・書き込み時間情報ＪＷ（Ｐ）とに基づき、図１４で示した判定条件に従い、ページ単位・セル劣化判定値ＪＣ（Ｐ）をブロック単位（不良Ｂ２以上の劣化度合）あるいはページ単位（劣悪Ｂ３以下の劣化度合）に得る。このページ単位・セル劣化判定値ＪＣ（Ｐ）はページ単位判定結果格納部３８に格納される。
【０１４８】
全体制御部１３の書き込み機能による書き込み動作は、以下のように行われる。まず、ページ単位判定結果格納部３８から書き込み対象ページに合致する（に対応する）ページのページ単位・セル劣化判定値ＪＣ（Ｐ）を取得する。そして、全体制御部１３は、取得したページ単位・セル劣化判定値ＪＣ（Ｐ）に基づき、図１４に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号を付加して書き込み対象ページにおける書き込み動作を実行する。
【０１４９】
全体制御部１３の読み出し機能による読み出し動作は、以下のように行われる。まず、ページ単位判定結果格納部３８から読み出し対象ページに合致するページのページ単位・セル劣化判定値ＪＣ（Ｐ）を取得する。そして、全体制御部１３は、取得したページ単位・セル劣化判定値ＪＣ（Ｐ）に基づき、図１４に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力を用いて読み出し対象ページにおける読み出し動作を実行する。
【０１５０】
また、全体制御部１３は、ページ単位・セル劣化判定値ＪＣ（Ｐ）が故障ＮＧ、すなわち、後天性不良ブロックであることを指示する場合、当該ページ単位・セル劣化判定値ＪＣ（Ｐ）に対応するブロックにおける消去動作、書き込み動作及び読み出し動作を対象外として判定し、故障ＮＧと判定されたブロックを指示する不使用ブロック情報Ｓ１３ａをブロック管理部１７に出力する不使用ブロック判定機能をさらに備えている。
【０１５１】
なお、ブロック管理部１７は不使用ブロック情報Ｓ１３ａの指示内容に基づき、実施の形態１と同様、第１のブロック管理処理を実行する。
【０１５２】
また、全体制御部１３は実施の形態１の全体制御部１１と同様、初期動作時は「セルのＭＬＣ扱い」を指示するセル扱い情報Ｓ１３ｂをブロック管理部１７に出力し、不良Ｂ２，不良Ｂ１と判定した場合は、「セルのＳＬＣ扱い」を指示するセル扱い情報Ｓ１３ｂをブロック管理部１７に出力する。そして、ブロック管理部１７はセル扱い情報Ｓ１３ｂの指示内容に基づき、実施の形態１と同様、第２のブロック管理処理を実行する。
【０１５３】
このような構成の実施の形態３のエラー訂正装置４３は、実施の形態１のエラー訂正装置４１と同様な効果を奏するとともに、以下で示す効果をさらに奏する。
【０１５４】
劣化判定回路２３は、消去対象ブロックにおける消去時間比率情報ＤＲ（判定用消去情報）と共に、上記消去対象ブロックに含まれる各ページのページ単位・書き込み時間情報ＪＷ（Ｐ）（ページ単位書き込み情報）に基づき、ページ単位に劣化判定処理を行い、ページ単位・セル劣化判定値ＪＣ（Ｐ）（セル劣化判定結果）はページ単位に分類して設定される。
【０１５５】
すなわち、劣化判定処理に際し、消去時間比率情報ＤＲは消去対象ブロック内の各ページで共通に用いられるが、ページ単位・書き込み時間情報ＪＷ（Ｐ）は消去対象ブロック内の各ページで独立して用いられることになる。
【０１５６】
なお、実際にページ単位に劣化度合が判定されるのは優良Ｇ１，健全Ｇ２及び劣悪Ｂ３の３つであり、不良Ｂ２、不良Ｂ１及び故障ＮＧに関しては前述したように同一ブロック内の全ページにおいて共通に判定される。
【０１５７】
したがって、実施の形態３のエラー訂正装置４３における劣化判定回路２３は、消去対象ブロックにおける消去時間比率情報ＤＲに加え、さらに、ブロック単位に比べより細分化された分類単位であるページ単位の情報であるページ単位・書き込み時間情報ＪＷ（Ｐ）に基づきページ単位に劣化判定処理を行うため、ページ毎の劣化偏りを踏まえて、セルの劣化状態をより一層正確に判定することができる。
【０１５８】
＜実施の形態４＞
図１６はこの発明の実施の形態４であるメモリシステム５４の構成を示すブロック図である。同図に示すように、実施の形態４のメモリシステム５４は、ホスト１、メモリコントローラ５及びＮＡＮＤメモリ７により構成される。以下、実施の形態１と同様な構成部は同一符号を付して説明を適宜省略する。
【０１５９】
メモリコントローラ５は、実施の形態４のエラー訂正装置４４を内蔵し、ホスト１の書き込み及び読み出し等の要求に応じて、ＮＡＮＤメモリ７に対して消去動作、書き込み動作及び読み出し動作を行う。
【０１６０】
メモリコントローラ５はブロック管理部１７、ホストＩ／Ｆ１８、メモリ制御Ｉ／Ｆ１９及びエラー訂正装置４４を有している。エラー訂正装置４４は内部に全体制御部１４、劣化判定回路２４、書き込み時間測定回路２５、消去時間測定回路２６、訂正回路３１〜３３、書き込み結果格納部３５、ブロック単位判定結果格納部３６及びビットエラー結果格納部３９を有しており、ＮＡＮＤメモリ７に対するアクセス時におけるエラー訂正を行う。
【０１６１】
全体制御部１４（制御部）はＮＡＮＤメモリ７に対する消去動作、書き込み動作及び読み出し動作を制御する消去機能、書き込み機能及び読み出し機能を有している。
【０１６２】
全体制御部１４は、読み出し動作後に実行する以下で述べる読み出しエラー情報選択機能をさらに有している。
【０１６３】
全体制御部１４は、読み出し動作の実行後に読み出しエラーと判定した所定数のバイト当たりのビット数を指示するページ単位読み出しエラー情報を訂正回路３１〜３３のうち使用している訂正回路を介して取得する。そして、全体制御部１４は、「同一ブロックにおいて、最も多いエラービット数を指示するページ単位読み出しエラー情報を選択する」とした選択基準（読み出し選択基準）に沿ってブロック単位・読み出しエラー情報ＪＲ（Ｂ）を選択する読み出しエラー情報選択機能を実行する。
【０１６４】
すなわち、全体制御部１４は読み出しエラー情報選択機能により、上記読み出し選択基準に沿って、同一ブロックに含まれる複数のページ単位読み出しエラー情報のうち、最大のエラービット数を指示する読み出しエラー情報を、ブロック単位・読み出し時間情報ＪＲ（Ｂ）として選択する。
【０１６５】
ビットエラー結果格納部３９（読み出しエラー情報格納部）は、全体制御部１４の読み出しエラー情報選択機能により得られるブロック単位・読み出しエラー情報ＪＲ（Ｂ）を格納する。
【０１６６】
劣化判定回路２４は、測定消去時間ＴＤを用いて得られる消去時間比率情報ＤＲ（判定用消去情報）、ブロック単位・書き込み時間情報ＪＷ（Ｂ）及びブロック単位・読み出しエラー情報ＪＲ（Ｂ）に基づき、消去動作の対象ブロックにおける劣化度合をブロック単位で判定してブロック単位・セル劣化判定値ＪＣ（Ｂ）（セル劣化判定結果）を得る劣化判定処理を行う。
【０１６７】
なお、上述したメモリコントローラ５の各部は、基本的にハードウェアで構成されるが、ＨＤＤ、ＤＶＤ、メモリなどによって構成される書き込み結果格納部３５，ブロック単位判定結果格納部３６及びビットエラー結果格納部３９を除き、ソフトウェアに基づくＣＰＵを用いたプログラム処理によって実行するようにしても良い。
【０１６８】
図１７は実施の形態４のエラー訂正装置４４におけるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定条件並びにブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づく書き込み動作及び読み出し動作時の使用条件を表形式で示す説明図である。
【０１６９】
同図に示すように、ブロック単位・セル劣化判定値ＪＣ（Ｂ）は６つに分類（優良Ｇ１、健全Ｇ２、劣悪Ｂ３、不良Ｂ２、不良Ｂ１及び故障ＮＧ）されている。
【０１７０】
以下、図１７を参照して劣化判定回路２４が消去時間比率情報ＤＲ、ブロック単位・書き込み時間情報ＪＷ（Ｂ）により規定される上位書き込み時間比率情報ＪＷ１、下位書き込み時間比率情報ＪＷ２及びブロック単位・読み出しエラー情報ＪＲ（Ｂ）を判定基準としたブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定内容を説明する。
【０１７１】
優良Ｇ１：消去時間比率情報ＤＲが１５０％未満、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が６ビット（bit）/５２８バイト(byte)未満
健全Ｇ２：「消去時間比率情報ＤＲが１５０％未満、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が６ビット／５２８バイト以上」、あるいは、「消去時間比率情報ＤＲが１５０％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が１８ビット／１０８０バイト未満」、
劣悪Ｂ３：「消去時間比率情報ＤＲが１５０％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が１８ビット／１０８０バイト以上」、あるいは、「消去時間比率情報ＤＲが１６５％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が３６ビット／１０８０バイト未満」、
不良Ｂ２：「消去時間比率情報ＤＲが１６５％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が３６ビット／１０８０バイト以上」、「消去時間比率情報ＤＲが１７５％以上、上位書き込み時間比率情報ＪＷ１が８０％以下、及び下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合」、あるいは、「消去時間比率情報ＤＲが２００％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が１８ビット／１０８０バイト未満」、
不良Ｂ１：「消去時間比率情報ＤＲが２００％以上、かつ、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）が１８ビット／１０８０バイト未満」、あるいは、「消去時間比率情報ＤＲが２００％以上、上位書き込み時間比率情報ＪＷ１が８０％以下、及び、下位書き込み時間比率情報ＪＷ２が７５％以下の条件を全て満たす場合」、
故障ＮＧ：「消去時間比率情報ＤＲが２２５％以上の場合」、あるいは、「上位書き込み時間比率情報ＪＷ１が７５％以下、及び下位書き込み時間比率情報ＪＷ２が７０％を共に満足する場合」となる。
【０１７２】
なお、複数の判定条件を重複して満足する場合、故障ＮＧ、不良Ｂ１、不良Ｂ２、劣悪Ｂ３、健全Ｇ２及び優良Ｇ１の順に優先準位が設定される。
【０１７３】
図１７に示すように、ブロック単位・セル劣化判定値ＪＣ（Ｂ）による書き込み動作及び読み出し動作の使用条件の内容は、図８で示した実施の形態１と同様に行われる。
【０１７４】
なお、図１７で示した判定条件は、図２〜図５で示した劣化評価試験に基づいているが、実施の形態１と同様、消去時間比率情報ＤＲと比較する比率閾値、上位書き込み時間比率情報ＪＷ１及び下位書き込み時間比率情報ＪＷ２と比較する比率閾値、及び、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）と比較する比率閾値は図２〜図５で示す内容と必ずしも完全一致していない。
【０１７５】
図１８及び図１９はエラー訂正装置４４における主要部の情報の授受を示すブロック図である。以下、これら図を参照して、実施の形態４のエラー訂正装置４４によるブロック単位・セル劣化判定値ＪＣ（Ｂ）の判定動作を説明する。
【０１７６】
消去時間測定回路２６は消去動作の実行時における消去対象ブロックの消去時間を測定して測定消去時間ＴＤをブロック単位に得て、測定消去時間ＴＤを劣化判定回路２４に出力する。
【０１７７】
一方、全体制御部１４は、実施の形態１と同様、書き込み時間測定回路２５によって得られた測定書き込み時間ＴＷ（ＴＷ１，ＴＷ２）に基づく書き込み結果判定機能をさらに有している。書き込み結果判定機能を実施して、実施の形態１と同様、ブロック単位・書き込み時間情報ＪＷ（Ｂ）を得る。
【０１７８】
このブロック単位・書き込み時間情報ＪＷ（Ｂ）が書き込み結果格納部３５に格納される。
【０１７９】
一方、全体制御部１４は、図１９に示すように、上述した読み出しエラー情報選択機能を実施して、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）を得る。すなわち、全体制御部１４は、「同一ブロックにおいて、最も多いエラービット数を指示するページ単位読み出しエラー情報を選択する」とした読み出し選択基準に沿って、読み出しエラー情報選択機能の実施により、読み出しエラー情報ＪＲ（Ｂ）を選択する。
【０１８０】
このブロック単位・読み出しエラー情報ＪＲ（Ｂ）は、ビットエラー結果格納部３９に格納される。
【０１８１】
図１８に戻って、劣化判定回路２４は、消去動作の実行後に測定消去時間ＴＤの基準消去時間ＢＤＴに対する消去時間比率情報ＤＲを求め、消去時間比率情報ＤＲとブロック単位・書き込み時間情報ＪＷ（Ｂ）とブロック単位・読み出しエラー情報ＪＲ（Ｂ）とに基づき、図１７で示した判定条件に従い、ブロック単位・セル劣化判定値ＪＣ（Ｂ）を得る。このブロック単位・セル劣化判定値ＪＣ（Ｂ）はブロック単位判定結果格納部３６に格納される。
【０１８２】
全体制御部１４の書き込み機能による書き込み動作は、以下のように行われる。まず、ブロック単位判定結果格納部３６から書き込み対象ページが含まれるブロックのブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１４は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図１７に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力に対応するエラー訂正符号を付加して書き込み対象ページにおける書き込み動作を実行する。
【０１８３】
全体制御部１４の読み出し機能による読み出し動作は、以下のように行われる。まず、図１９に示すように、ブロック単位判定結果格納部３６から読み出し対象ページが含まれるブロック単位・セル劣化判定値ＪＣ（Ｂ）を取得する。そして、全体制御部１４は、取得したブロック単位・セル劣化判定値ＪＣ（Ｂ）に基づき、図１７に示す使用条件に従い、エラー訂正能力を決定し、決定したエラー訂正能力を用いて読み出し対象ページにおける読み出し動作を実行する。
【０１８４】
また、全体制御部１４は、ブロック単位・セル劣化判定値ＪＣ（Ｂ）が故障ＮＧ、すなわち、後天性不良ブロックであることを指示する場合、当該ブロック単位・セル劣化判定値ＪＣ（Ｂ）に対応するブロックにおける消去動作、書き込み動作及び読み出し動作を対象外として判定し、故障ＮＧと判定されたブロックを指示する不使用ブロック情報Ｓ１４ａをブロック管理部１７に出力する不使用ブロック判定機能をさらに備えている。
【０１８５】
なお、ブロック管理部１７は不使用ブロック情報Ｓ１４ａの指示内容に基づき、実施の形態と同様、第１のブロック管理処理を実行する。
【０１８６】
また、全体制御部１４は全体制御部１１と同様、初期動作時は「セルのＭＬＣ扱い」を指示するセル扱い情報Ｓ１４ｂをブロック管理部１７に出力し、不良Ｂ２，不良Ｂ１と判定した場合は、「セルのＳＬＣ扱い」を指示するセル扱い情報Ｓ１４ｂをブロック管理部１７に出力する。そして、ブロック管理部１７はセル扱い情報Ｓ１４ｂの指示内容に基づき、実施の形態１と同様、第２のブロック管理処理を実行する。
【０１８７】
このような構成の実施の形態４のエラー訂正装置４４は、実施の形態１のエラー訂正装置４１と同様な効果を奏するとともに、以下で示す効果をさらに奏する。
【０１８８】
劣化判定回路２４は、消去対象ブロックにおいて、消去時間比率情報ＤＲ（判定用消去情報）及びブロック単位・書き込み時間情報ＪＷ（Ｂ）に加え、さらに、ブロック単位・読み出しエラー情報ＪＲ（Ｂ）（読み出しエラー情報）に基づき劣化判定処理を行うため、セルの劣化状態をブロック単位により一層正確に判定することができる。
【０１８９】
すなわち、実施の形態４は、読み出しエラー情報のみでReadDisturbによる一時的なビット化けであるのか、セルの劣化によるものかを正確に判定できない点を考慮し、消去時間比率情報ＤＲやブロック単位・書き込み時間情報ＪＷ（Ｂ）との組み合わせにより劣化判定処理を行うことにより、正確なブロック単位・セル劣化判定値ＪＣ（Ｂ）を得ている。実施の形態４のエラー訂正装置４４は、例えば、書き換えが行われる間に読み出し動作が行われる読み出し回数がある程度均一で、読み出し回数が限定される場合に特に有効となる。
【０１９０】
＜変形例＞
（ＮＡＮＤメモリへのエラー訂正装置の内蔵）
実施の形態１〜実施の形態４において、エラー訂正装置４１〜４４をメモリコントローラ２〜５内に内蔵した構成を示したが、変形例として、エラー訂正装置４１〜４４をＮＡＮＤメモリ７内に内蔵することにより、ＮＡＮＤメモリ７自体にエラー訂正能力を持たせた変形例が考えられる。以下、エラー訂正装置４１〜４４のうちエラー訂正装置４１を代表させて説明する。
【０１９１】
上記変形例として第１及び第２の態様が考えられる。第１の態様は、エラー訂正装置４１と共にブロック管理部１７も併せてＮＡＮＤメモリ７内に内蔵する態様である。第２の態様は、ブロック管理部１７はメモリコントローラ２内に残し、エラー訂正装置４１をＮＡＮＤメモリ７内に内蔵する態様である。
【０１９２】
第２の態様の場合、エラー訂正装置４１の全体制御部１１とブロック管理部１７との間の不使用ブロック情報Ｓ１１ａ及びセル扱い情報Ｓ１１ｂの情報転送は、メモリ制御Ｉ／Ｆ１９を介したメモリコントローラ２，ＮＡＮＤメモリ７間で行われることになる。
【０１９３】
（その他の変形例）
実施の形態１、実施の形態３及び実施の形態４では、基準消去時間ＢＤＴをブロック単位に独立して設定し、基準書き込み時間ＢＷＴ（ＢＷＴ１，ＢＷＴ２）をページ単位に独立して設定していたが、ブロック間あるいはページ間で共通に設定しても良い。例えば、各ブロック中の全ページの書き込み時間の平均値を基準書き込み時間ＢＷＴとしたり、全ブロックの消去時間の平均値をＮＡＮＤメモリ７に固有の基準消去時間ＢＤＴとしたりすることができる。また、ブロック間を跨がる全ページの書き込み時間の平均値をＮＡＮＤメモリ７に固有の基準書き込み時間ＢＷＴとしても良い。
【０１９４】
また、基準消去時間ＢＤＴ及び基準書き込み時間ＢＷＴを消去回数に応じて変更する等、動的に変化させるようにして良い。
【０１９５】
実施の形態１、実施の形態３及び実施の形態４では、セル劣化判定値ＪＣ（ＪＣ（Ｂ），ＪＣ（Ｐ））を求める判定基準の一つとして、書き込み時間情報ＪＷ（ＪＷ１，ＪＷ２）を用いているが、書き込み時間情報ＪＷに替えて測定書き込み時間ＴＷ（ＴＷ１，ＴＷ２）自体を用いるようにしても良い。この際、測定書き込み時間ＴＷと比較するためのセル劣化判定値ＪＣの判定条件が設定されることになる。この場合、書き込み時間情報ＪＷの算出用の基準書き込み時間ＢＷＴを求め、さらに保持する処理が不要になることにより、セル劣化判定値ＪＣの判定処理の簡略化を図ることができる。
【０１９６】
さらに、劣化判定回路２１〜２４の判定条件、及び全体制御部１１〜１４が書き込み動作及び読み出し動作の実行時におけるエラー訂正能力の使用条件も、ＮＡＮＤメモリ７の種別に応じて変更したり、消去回数等の経時変化に伴い動的に変化させたりする態様も考えられる。
【０１９７】
また、実施の形態１、実施の形態２、実施の形態３及び実施の形態４では、ＳＬＣとして使用した時の基準書き込み時間ＢＷＴとして、ＭＬＣの下位ビットに対応づけた基準書き込み時間ＢＷＴ２を使用したが、ＳＬＣ使い時に対応づけた基準書き込み時間を別途設けて使用しても良い。
【０１９８】
実施の形態１〜実施の形態４では、劣化によりビットエラーが発生するセルより構成されるメモリとして、ＮＡＮＤ型セルより構成されるＮＡＮＤメモリ７を示した。しかしながら、ＮＡＮＤメモリ７以外にも、ＮＯＲ型セルより構成されるＮＯＲメモリ、ＦｅＲＡＭ(Ferroelectric RAM)、ＭＲＡＭ(Magnetoresistive RAM)、ＲｅＲＡＭ(Resistive RAM)、ＰＣＲＡＭ(Phase Change RAM)等、劣化によりビットエラーが発生するセルより構成される他のメモリにおいても本発明を適用できることは勿論である。
【０１９９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【０２００】
１  ホスト
２〜５  メモリコントローラ
７  ＮＡＮＤメモリ
１１〜１４  全体制御部
１７  ブロック管理部
２１〜２４  劣化判定回路
２５  書き込み時間測定回路
２６  消去時間測定回路
３１〜３３  訂正回路
３６  ブロック単位判定結果格納部
３７  書き込み結果格納部
３８  ページ単位判定結果格納部
３９  ビットエラー結果格納部
４１〜４４  エラー訂正装置
【図１】
0006486647.tif 000002
【図２】
0006486647.tif 000003
【図３】
0006486647.tif 000004
【図４】
0006486647.tif 000005
【図５】
0006486647.tif 000006
【図６】
0006486647.tif 000007
【図７】
0006486647.tif 000008
【図８】
0006486647.tif 000009
【図９】
0006486647.tif 000010
【図１０】
0006486647.tif 000011
【図１１】
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【図１２】
0006486647.tif 000013
【図１３】
0006486647.tif 000014
【図１４】
0006486647.tif 000015
【図１５】
0006486647.tif 000016
【図１６】
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【図１７】
0006486647.tif 000018
【図１８】
0006486647.tif 000019
【図１９】
0006486647.tif 000020