(57)【特許請求の範囲】
【請求項１】
外郭を構成するパッケージと、
前記パッケージの内部に収納され、外部からの制御信号に応じて主電流を制御する半導体回路と、
前記パッケージから突出し、前記半導体回路に制御信号を入力する制御端子と、
前記半導体回路に主電流を通電する端子であって、前記半導体回路に対してそれぞれ異なる機能を有する複数の主端子と、を備え、
前記各主端子のうち少なくとも１つの主端子は、互いに隣り合う位置で前記パッケージから突出した複数本のサブ端子により構成し、
同一の前記主端子を構成する前記各サブ端子の先端部は、半導体装置が実装される実装面に向けて折曲げ、当該サブ端子の折曲げ位置は、互いに隣り合うサブ端子間で異ならせる構成とし、
前記複数の主端子は、互いに隣り合う複数の第一主端子と、互いに隣り合う複数の第二主端子と、を含み、
前記複数の第一主端子のうち互いに隣り合う２個の第一主端子間の間隔寸法を、第一間隔寸法とし、
前記複数の第二主端子のうち互いに隣り合う２個の第二主端子間の間隔寸法を、前記第一間隔寸法よりも小さい第二間隔寸法とし、
同一の前記主端子を構成して互いに隣り合う２本のサブ端子間の第三間隔寸法は、前記第一間隔寸法よりも小さく設定してなる半導体装置。
【請求項２】
前記パッケージは、互いに反対を向く第一側面および第二側面を持ち、
前記制御端子が前記第一側面から突出し、前記複数の第一主端子および前記複数の第二主端子が前記第二側面から突出した請求項１に記載の半導体装置。
【請求項３】
前記複数の第一主端子および前記複数の第二主端子は、前記パッケージから突出したベース部を備え、
前記複数本のサブ端子は、前記ベース部から突出する構成とした請求項１または２に記載の半導体装置。
【請求項４】
前記半導体回路は、少なくとも３相以上の多相インバータ回路であり、
前記複数の第一主端子は、前記多相インバータ回路の各相から交流を取り出すように構築され、
前記複数の第二主端子は、前記多相インバータ回路の各相に主電流を供給するように構築された請求項１から３のうち何れか１項に記載の半導体装置。
【請求項５】
前記半導体回路の少なくとも一部は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）及びダイヤモンドの何れかであるワイドバンドギャップ半導体により構成した請求項１から４のうち何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の端子を備えたパッケージ型の半導体装置に関する。
【背景技術】
【０００２】
従来技術において、例えばＤＩＰＩＰＭ（Dual Inline Package Intelligent Power Module）等の電力用半導体装置は、１つの機能に対応して１つの端子を有するように構成されていることが多い。近年では、半導体モジュールの性能向上に伴って、半導体装置の仕様を小型化及び大電流化する傾向があるが、大電流を通電するためには、端子の断面積を増加させる必要がある。断面積を増加させる方法としては、例えば主電流の通電に使用する主端子を太くする方法、端子の本数を増やす方法等が考えられる。特許文献１に記載された従来技術では、端子の本数を増やすことにより、断面積を増加させるようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−５１１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された従来技術のように、単純に端子を太くする方法では、モジュールをプリント基板等に実装するときに、端子の周囲がはんだにより十分に濡れないことがあり、はんだ付け性が低下して端子を安定的に接続するのが難しいという問題がある。また、端子の本数を増やす方法では、実装時に端子間の沿面距離及びスルーホール間の間隔を確保することを考慮すると、端子間の距離を小さくするには限界があり、これによって半導体装置のパッケージが大型化するという問題がある。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、実装時のはんだ付け性を確保しつつ、端子の断面積を増加させて大電流化を実現することができ、また、端子間の沿面距離の確保とパッケージの小型化とを両立させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、外郭を構成するパッケージと、前記パッケージの内部に収納され、外部からの制御信号に応じて主電流を制御する半導体回路と、前記パッケージから突出し、前記半導体回路に制御信号を入力する制御端子と、前記半導体回路に主電流を通電する端子であって、前記半導体回路に対してそれぞれ異なる機能を有する複数の主端子と、を備え、前記各主端子のうち少なくとも１つの主端子は、互いに隣り合う位置で前記パッケージから突出した複数本のサブ端子により構成し、同一の前記主端子を構成する前記各サブ端子の先端部は、半導体装置が実装される実装面に向けて折曲げ、当該サブ端子の折曲げ位置は、互いに隣り合うサブ端子間で異ならせる構成とし、前記複数の主端子は、互いに隣り合う複数の第一主端子と、互いに隣り合う複数の第二主端子と、を含み、前記複数の第一主端子のうち互いに隣り合う２個の第一主端子間の間隔寸法を、第一間隔寸法とし、前記複数の第二主端子のうち互いに隣り合う２個の第二主端子間の間隔寸法を、前記第一間隔寸法よりも小さい第二間隔寸法とし、同一の前記主端子を構成して互いに隣り合う２本のサブ端子間の第三間隔寸法は、前記第一間隔寸法よりも小さく設定してなる。
【発明の効果】
【０００７】
本発明によれば、主端子を複数本のサブ端子により構成したので、各主端子の断面積を拡大し、その通電量を増加させることができる。また、主端子を複数本のサブ端子に分けることにより、半導体装置の実装時にはんだが主端子に付着する部分を増やすことができる。これにより、実装時のはんだ付け性を確保することができる。従って、高い信頼性を有する大電流型の半導体装置を実現することができる。また、互いに隣り合うサブ端子の折曲げ位置を異ならせているので、サブ端子間に最小限の間隔を確保しつつ、サブ端子の先端部を互いに十分に離間させることができる。この結果、半導体装置を小型化しつつ、実装基板上におけるサブ端子間の沿面距離、及び、サブ端子が挿入されるスルーホールの間隔を十分に確保することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１による半導体装置を示す底面図である。
【図２】図１の半導体装置を示す側面図である。
【図３】図１の半導体装置に搭載された半導体回路を示す回路図である。
【図４】本発明の実施の形態２による半導体装置を示す底面図である。
【図５】図４の半導体装置を示す側面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について説明する。なお、本明細書で使用する各図においては、共通する要素に同一の符号を付し、重複する説明を省略するものとする。また、本発明は、以下の実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲で種々に変形することが可能である。また、本発明は、以下の各実施の形態に示す構成のうち、組合わせ可能な構成のあらゆる組合わせを含むものである。
【００１０】
実施の形態１．
まず、図１から図３を参照して、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１による半導体装置を示す底面図である。図２は、半導体装置を示す側面図である。また、図３は、半導体装置に搭載された半導体回路を示す回路図である。これらの図に示すように、本実施の形態の半導体装置１は、例えばトランスファーモールド型のパワーモジュールの外観形状を有し、パッケージ２、半導体回路３、制御回路６、複数の主端子７及び制御端子８を備えている。
【００１１】
パッケージ２は、図１及び図２に示すように、半導体装置１の外郭を構成するもので、絶縁性の樹脂材料等により形成されている。パッケージ２は、２つの長辺及び短辺を有する細長い四角形状をなしている。パッケージ２の内部には、半導体回路３が気密状態で収納されている。半導体装置１は、主端子７及び制御端子８を有するリードフレーム上に、半導体回路３及び制御回路６を含む半導体チップを搭載し、これらの搭載物をモールド樹脂で封止することにより構成されている。
【００１２】
半導体回路３は、外部からの制御信号に応じて主電流を制御するもので、図３に示す一例では、例えば６個のＩＧＢＴ（Insulated Gate Bipolar Transistor）４と、６個のＦＷＤ（Free Wheeling Diode）５とを有する３相インバータ回路として構成されている。ＩＧＢＴ４は、主電流のスイッチング（オン／オフ）を行うものであり、例えばワイドバンドギャップ半導体により構成されている。ワイドバンドギャップ半導体とは、シリコンと比較してバンドギャップ（禁制帯）の幅が大きい半導体の総称であり、例えば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド等が知られている。
【００１３】
ＩＧＢＴ４は、主端子Ｐ−ＵＮ間、主端子Ｐ−ＶＮ間、及び、主端子Ｐ−ＷＮ間にそれぞれ２個ずつ直列に接続されている。そして、主端子Ｐ−ＵＮ間に直列に接続された２個のＩＧＢＴ４の間には、Ｕ端子が接続され、主端子Ｐ−ＶＮ間に直列に接続された２個のＩＧＢＴ４の間には、Ｖ端子が接続されている。また、主端子Ｐ−ＷＮ間に直列に接続された２個のＩＧＢＴ４の間には、Ｗ端子が接続されている。一方、ＦＷＤ５は、ＩＧＢＴ４のスイッチングにより主電流が遮断されたときに還流電流を流すもので、各ＩＧＢＴ４において、コレクタとエミッタとを接続している。なお、本発明は、インバータ回路に限定されるものではなく、インバータ回路以外の各種の半導体回路にも適用されるものである。また、本発明では、ＩＧＢＴ４、ＦＷＤ５以外の各種の素子により半導体回路を構成してもよい。
【００１４】
制御回路６は、スイッチングの駆動や回路の保護などを行うもので、例えばリードフレーム、ワイヤ等を介して各制御端子８及び各ＩＧＢＴ４のゲートに接続されている。主端子７は、図１中に示す主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮを総称したものであり、半導体回路３に主電流を通電するものである。ここで、主端子Ｐはグランドとして機能する。また、主端子ＵＮ，ＶＮ，ＷＮは、インバータの各相に主電流を供給する機能を有し、主端子Ｕ，Ｖ，Ｗは、各相の交流を取出す機能を有している。このように、個々の主端子７は、それぞれ異なる機能を有している。
【００１５】
また、制御端子８は、半導体回路３に制御信号を入力するものである。本実施の形態では、例えばパッケージ２の２つの長辺のうち一方の長辺に各主端子７（主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮ）が並べて配置され、パッケージ２の他方の長辺には、各制御端子８が並べて配置されている。これらの主端子７及び制御端子８は、例えば金属製の細長い板体または棒体により形成され、パッケージ２から突出している。
【００１６】
このように構成される半導体装置１がインバータ回路として作動するときには、主端子Ｐ−ＵＮ間、主端子Ｐ−ＶＮ間、及び、主端子Ｐ−ＷＮ間にそれぞれ直流電圧が印加され、主端子Ｕ，Ｖ，Ｗから三相交流が出力される。このとき、半導体装置１は、制御端子８から入力される制御信号に応じて三相交流の出力状態を制御することができる。
【００１７】
次に、図１及び図２を参照して、本実施の形態の特徴事項である主端子７の構成について説明する。本実施の形態では、図１に示すように、個々の主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮを、それぞれ複数本（例えば、３本）のサブ端子Ｓ１，Ｓ２，Ｓ３により構成している。同一の主端子を構成する３本のサブ端子Ｓ１，Ｓ２，Ｓ３は、互いに規定の間隔寸法ａだけ離間した状態で隣り合うように配置され、パッケージ２から突出している。なお、互いに隣り合うサブ端子間の間隔寸法ａは、互いに隣り合う主端子７間の間隔寸法ｂよりも小さく設定されている。また、同一の主端子を構成するサブ端子Ｓ１，Ｓ２，Ｓ３は、それぞれ半導体回路３の同じ部位に接続されている。この接続において、サブ端子Ｓ１，Ｓ２，Ｓ３は、パッケージ２の外部から半導体回路３に至る経路の途中で一体化してもよいが、この場合でも、サブ端子Ｓ１，Ｓ２，Ｓ３の断面積の合計は、パッケージ２の外部に位置する部分と同じになるように構成するのが好ましい。
【００１８】
また、同一の主端子を構成するサブ端子Ｓ１，Ｓ２，Ｓ３の先端部は、図２に示すように、半導体装置１が実装される実装面に向けてＬ字状に折曲げられている。そして、当該サブ端子Ｓ１，Ｓ２，Ｓ３の折曲げ位置は、サブ端子の長さ方向において、互いに隣り合うサブ端子間で異なるように構成されている。なお、同一の主端子において互いに隣り合うサブ端子とは、例えばサブ端子Ｓ１とＳ２、及び、サブ端子Ｓ２とＳ３を意味しており、サブ端子Ｓ１とＳ３は該当しない。
【００１９】
より具体的な例を挙げると、主端子Ｐ，Ｖ，ＵＮ，ＷＮにおいては、中央のサブ端子Ｓ２の折曲げ位置が両側のサブ端子Ｓ１，Ｓ３の折曲げ位置よりもパッケージ２から離れた位置に設定されている。両側のサブ端子Ｓ１，Ｓ３の折曲げ位置は、互いに等しく設定されている。即ち、平面視において、サブ端子Ｓ１，Ｓ２，Ｓ３の折曲げ位置は、千鳥状にずらして配置されている。
【００２０】
また、上記主端子Ｐ，Ｖ，ＵＮ，ＷＮの間に配置された他の主端子Ｕ，Ｗ，ＶＮにおいては、中央のサブ端子Ｓ２の折曲げ位置が両側のサブ端子Ｓ１，Ｓ３の折曲げ位置よりもパッケージ２に近い位置に設定され、両側のサブ端子Ｓ１，Ｓ３の折曲げ位置は、互いに等しく設定されている。この場合にも、平面視において、サブ端子Ｓ１，Ｓ２，Ｓ３の折曲げ位置は、千鳥状にずらして配置されている。さらに、本実施の形態では、中央のサブ端子Ｓ２がパッケージ２から離れた位置で折曲げられた主端子Ｐ，Ｖ，ＵＮ，ＷＮと、中央のサブ端子Ｓ２がパッケージ２寄りの位置で折曲げられた主端子Ｕ，Ｗ，ＶＮとが、主端子が並んだ方向に対して交互に配置されている。
【００２１】
以上詳述した通り、本実施の形態によれば、個々の主端子７を３本のサブ端子Ｓ１，Ｓ２，Ｓ３により構成したので、各主端子７の断面積を拡大し、その通電量を増加させることができる。また、主端子７をサブ端子Ｓ１，Ｓ２，Ｓ３に分けることにより、半導体装置１の実装時にはんだが主端子７に付着する部分を増やすことができる。これにより、実装時のはんだ付け性を確保することができる。従って、高い信頼性を有する大電流型の半導体装置１を実現することができる。
【００２２】
また、各サブ端子Ｓ１，Ｓ２，Ｓ３のうち互いに隣り合うサブ端子の折曲げ位置を異ならせているので、サブ端子Ｓ１，Ｓ２，Ｓ３間に最小限の間隔を確保しつつ、サブ端子の先端部を互いに十分に離間させることができる。この結果、半導体装置１を小型化しつつ、実装基板上におけるサブ端子間の沿面距離、及び、サブ端子が挿入されるスルーホールの間隔を十分に確保し、スルーホールとその周囲のランドとの間隔も容易に確保することができる。特に、例えば３相インバータ回路を内蔵した半導体装置１のように、多数の主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮを備えた半導体装置においては、上記効果を顕著に得ることができる。
【００２３】
また、本実施の形態では、互いに隣り合うサブ端子間の間隔寸法ａを、互いに隣り合う主端子７間の間隔寸法ｂよりも小さく設定している。これにより、互いに機能が異なる２つの主端子間には、十分な距離を確保することができる。従って、上記効果に加えて、主端子間を安定的に絶縁することができる。さらに、本実施の形態では、ＩＧＢＴ４をワイドバンドギャップ半導体により構成している。これにより、高い耐熱性を有するワイドバンドギャップ半導体を利用して、半導体回路３の高性能化、大電流化を促進することができる。
【００２４】
実施の形態２．
次に、図４及び図５を参照して、本発明の実施の形態２について説明する。本実施の形態の特徴は、主端子をベース部と各サブ端子とから構成したことにある。図４は、本発明の実施の形態２による半導体装置を示す底面図である。図５は、半導体装置を示す側面図である。これらの図に示すように、本実施の形態の半導体装置２１は、前記実施の形態１とほぼ同様に構成されているものの、個々の主端子２２（即ち、主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮ）は、それぞれ、ベース部Ｂと、サブ端子Ｓ１，Ｓ２，Ｓ３とにより構成されている。ベース部Ｂとサブ端子Ｓ１，Ｓ２，Ｓ３とは、例えば同一の金属材料により一体に形成されている。
【００２５】
換言すれば、ベース部Ｂは、主端子２２のうち、パッケージ２に連結された基端側の部位を構成している。また、サブ端子Ｓ１，Ｓ２，Ｓ３は、主端子２２の先端部を構成し、ベース部Ｂから突出して折曲げられている。即ち、サブ端子Ｓ１，Ｓ２，Ｓ３の基端側は、ベース部Ｂとして一体化されている。これにより、各主端子２２の断面積を確保しつつ、当該主端子を更に小型化することができる。従って、半導体装置２１をより小型に形成することができる。また、ベース部Ｂの位置では、サブ端子Ｓ１，Ｓ２，Ｓ３の位置と比較して主端子７の断面積が大きくなるので、ベース部Ｂにより半導体回路３の放熱性を向上させることができる。
【００２６】
なお、前記各実施の形態では、７つの主端子Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮを備えた半導体装置１を例示したが、本発明はこれに限らず、任意の個数の主端子を備えた半導体装置に適用される。また、本発明は、全ての主端子をサブ端子により構成する必要はなく、少なくとも１つの主端子をサブ端子により構成すればよいものである。また、本発明では、１つの主端子７を３本のサブ端子Ｓ１，Ｓ２，Ｓ３により構成する場合を例示した。しかし、本発明はこれに限らず、同一の主端子を構成するサブ端子の本数は、２本以上の任意の本数に設定してよいものである。
【００２７】
また、本発明では、半導体回路３として、３つの相電流（相電圧）を出力可能な３相インバータ回路を例示した。しかし、本発明はこれに限らず、２相または４相以上の多相インバータ回路に適用してもよい。さらに、本発明では、半導体回路３として、ＩＧＢＴ４及びＦＷＤ５を有するインバータ回路を例示したが、本発明はこれに限らず、ＩＧＢＴ４またはＦＷＤ５を使用しないインバータ回路に適用してもよく、更には、インバータ回路以外の各種の半導体回路に適用してもよい。
【符号の説明】
【００２８】
１，２１  半導体装置
２  パッケージ
３  半導体回路
４  ＩＧＢＴ
５  ＦＷＤ
６  制御回路
７，２２，Ｐ，Ｕ，Ｖ，Ｗ，ＵＮ，ＶＮ，ＷＮ  主端子
８  制御端子
Ｓ１，Ｓ２，Ｓ３  サブ端子
Ｂ  ベース部
ａ，ｂ  間隔寸法
【図１】
0006582678.tif 000002
【図２】
0006582678.tif 000003
【図３】
0006582678.tif 000004
【図４】
0006582678.tif 000005
【図５】
0006582678.tif 000006