(57)【特許請求の範囲】
【請求項１】
データを生成する処理回路と、
前記処理回路で生成されたデータを送信する送信回路とを有し、
前記送信回路は、
第１の処理クロックおよび送信クロックを供給するクロック生成部と、
前記第１の処理クロックの位相からずれた位相を有する第２の処理クロックおよび前記送信クロックを受け、前記第２の処理クロックに同期したデータを前記処理回路から受信クロックに同期して受け、受けたデータを前記送信クロックに同期して送信する複数の送信部とを有し、
前記クロック生成部は、
前記第２の処理クロックの位相と前記送信クロックの位相とを比較する位相比較部と、
前記位相比較部での比較結果に基づいて、前記第１の処理クロックの位相を調整する位相調整部とを有し、
前記クロック生成部から前記処理回路を経由した後の前記第１の処理クロックが前記第２の処理クロックとして前記位相比較部および前記複数の送信部に供給され、
前記複数の送信部の各々は、前記第２の処理クロックの位相と前記送信クロックの位相とを比較する第２の位相比較部を有し、前記第２の位相比較部での比較結果に基づいて前記受信クロックを生成する
ことを特徴とする集積回路。
【請求項２】
請求項１に記載の集積回路において、
前記クロック生成部は、前記第１の処理クロックを出力するクロック出力端子を有し、
前記処理回路は、前記位相比較部および前記複数の送信部に接続され、前記クロック出力端子から前記位相比較部および前記複数の送信部までの配線の負荷を揃えて配置される分岐配線を有し、
前記分岐配線は、前記クロック出力端子から出力された前記第１の処理クロックを複数に分岐させ、分岐した前記第１の処理クロックの１つを前記第２の処理クロックとして前記位相比較部に伝達する
ことを特徴とする集積回路。
【請求項３】
請求項２に記載の集積回路において、
前記分岐配線は、
前記第１の処理クロックの波形を整形する複数のクロックドライバと、
前記位相比較部が受ける前記第２の処理クロックのスキューを前記複数の送信部が受ける前記第２の処理クロックのスキューに揃えるためのダミーのクロックドライバと
を有することを特徴とする集積回路。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の集積回路において、
前記第２の処理クロックに同期したデータは、複数のビットを含むパラレルデータであり、前記送信クロックに同期して送信されるデータは、シリアルデータであり、
前記第２の位相比較部は、前記送信クロックの周波数を分周して位相の異なる複数の分周クロックを生成し、前記複数の分周クロックを用いて、前記第２の処理クロックの位相と前記送信クロックの位相とを比較し、
前記複数の送信部の各々は、
前記第２の位相比較部での比較結果に基づいて、前記複数の分周クロックの中から前記受信クロックを選択するクロック選択部と、
前記第２の処理クロックに同期したパラレルデータを前記処理回路から前記受信クロックに同期して受け、前記処理回路から受けたパラレルデータをシリアルデータに変換し、変換したシリアルデータを前記送信クロックに同期して送信するマルチプレクサ部とを有し、
前記複数の送信部にそれぞれ設けられた前記第２の位相比較部のうちの１つは、前記クロック生成部の前記位相比較部と兼用される
ことを特徴とする集積回路。
【請求項５】
処理回路で生成されたデータを送信する送信回路において、
第１の処理クロックおよび送信クロックを供給するクロック生成部と、
前記第１の処理クロックの位相からずれた位相を有する第２の処理クロックおよび前記送信クロックを受け、前記第２の処理クロックに同期したデータを前記処理回路から受信クロックに同期して受け、受けたデータを前記送信クロックに同期して送信する複数の送信部とを有し、
前記クロック生成部は、
前記第２の処理クロックの位相と前記送信クロックの位相とを比較する位相比較部と、
前記位相比較部での比較結果に基づいて、前記第１の処理クロックの位相を調整する位相調整部とを有し、
前記クロック生成部から前記処理回路を経由した後の前記第１の処理クロックが前記第２の処理クロックとして前記位相比較部および前記複数の送信部に供給され、
前記複数の送信部の各々は、前記第２の処理クロックの位相と前記送信クロックの位相とを比較する第２の位相比較部を有し、前記第２の位相比較部での比較結果に基づいて前記受信クロックを生成する
ことを特徴とする送信回路。
【請求項６】
請求項５に記載の送信回路において、
前記第２の処理クロックに同期したデータは、複数のビットを含むパラレルデータであり、前記送信クロックに同期して送信されるデータは、シリアルデータであり、
前記第２の位相比較部は、前記送信クロックの周波数を分周して複数の分周クロックを生成し、前記複数の分周クロックを用いて、前記第２の処理クロックの位相と前記送信クロックの位相とを比較し、
前記複数の送信部の各々は、
前記第２の位相比較部での比較結果に基づいて、前記複数の分周クロックの中から前記受信クロックを選択するクロック選択部と、
前記第２の処理クロックに同期したパラレルデータを前記処理回路から前記受信クロックに同期して受け、前記処理回路から受けたパラレルデータをシリアルデータに変換し、変換したシリアルデータを前記送信クロックに同期して送信するマルチプレクサ部とを有し、
前記複数の送信部にそれぞれ設けられた前記第２の位相比較部のうちの１つは、前記クロック生成部の前記位相比較部と兼用される
ことを特徴とする送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路および送信回路に関する。
【背景技術】
【０００２】
集積回路間のデータ転送の方式として、複数のビットを含むパラレルデータをシリアルデータに変換して送信するシリアルデータ伝送が知られている。また、サーバ等の情報処理装置に搭載される集積回路は、シリアルデータを複数の伝送路（以下、レーンとも称する）を介して送信する送信回路を有する。この種の集積回路は、複数のパラレルデータを送信回路に出力する処理回路を有する。
【０００３】
送信回路は、複数のレーンにそれぞれ対応して設けられる複数の送信部と、複数の送信部にクロックを供給するクロック生成部とを有する。クロック生成部は、パラレルデータに同期する処理クロックと、シリアルデータに同期する送信クロックとを生成し、生成した処理クロックおよび送信クロックを複数の送信部に供給する。
【０００４】
各送信部は、処理クロックに同期したパラレルデータを処理回路から受け、処理回路から受けたパラレルデータをシリアルデータに変換する。そして、各送信部は、対応するレーンを介して、シリアルデータを受信側の集積回路に送信クロックに同期して送信する。これにより、複数のシリアルデータは、複数のレーンを介してそれぞれ送信される。この種の送信回路では、レーン間のスキュー（クロック、データ等の信号が到達するタイミングのずれ）の差を小さくする対策が施されている。
【０００５】
例えば、シリアルデータを送信する際に使用する送信クロックの周波数を分周した分周クロックと、パラレルデータを受ける際に使用する処理クロックとの位相を比較して、レーン間のスキューを互いに揃える送信回路が提案されている（例えば、特許文献１参照）。送信回路の各送信部は、送信クロックの周波数を分周して分周クロックを生成し、分周クロックの位相を処理クロックの位相に揃える。そして、各送信部は、分周クロック、処理クロックおよび送信クロックを用いて、パラレルデータをシリアルデータに変換する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−３４０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、レーン数が増加すると、処理クロックの分配先である送信部の数が増加するため、送信部が受ける処理クロックの位相のゆらぎであるワンダ（ジッタに比べて低周波のゆらぎ）は、大きくなる。このため、処理クロックのワンダを吸収するためのＦＩＦＯ（First-In First-Out）形式のバッファ等が各送信部に設けられることがある。各送信部は、ＦＩＦＯ形式のバッファ等を介して処理回路からパラレルデータを受けることにより、ワンダを吸収する。これにより、各送信部に供給される処理クロックのワンダの影響が低減される。なお、処理クロックのワンダをバッファで吸収する方式では、データがバッファを通過するまでにかかる時間（データがバッファに入力されてから出力されるまでの時間）だけ各送信部の遅延時間は、増加する。
【０００８】
１つの側面では、本件開示の集積回路および送信回路は、送信回路の遅延時間を増加させることなく、送信回路におけるクロックのワンダの影響を低減させることを目的とする。
【課題を解決するための手段】
【０００９】
一観点によれば、集積回路は、データを生成する処理回路と、処理回路で生成されたデータを送信する送信回路とを有し、送信回路は、第１の処理クロックおよび送信クロックを供給するクロック生成部と、第１の処理クロックの位相からずれた位相を有する第２の処理クロックおよび送信クロックを受け、第２の処理クロックに同期したデータを処理回路から受け、受けたデータを送信クロックに同期して送信する複数の送信部とを有し、クロック生成部は、第２の処理クロックの位相と送信クロックの位相とを比較する位相比較部と、位相比較部での比較結果に基づいて、第１の処理クロックの位相を調整する位相調整部とを有する。
【００１０】
別の観点によれば、処理回路で生成されたデータを送信する送信回路は、第１の処理クロックおよび送信クロックを供給するクロック生成部と、第１の処理クロックの位相からずれた位相を有する第２の処理クロックおよび送信クロックを受け、第２の処理クロックに同期したデータを処理回路から受け、受けたデータを送信クロックに同期して送信する複数の送信部とを有し、クロック生成部は、第２の処理クロックの位相と送信クロックの位相とを比較する位相比較部と、位相比較部での比較結果に基づいて、第１の処理クロックの位相を調整する位相調整部とを有する。
【発明の効果】
【００１１】
本件開示の集積回路および送信回路は、送信回路の遅延時間を増加させることなく、送信回路におけるクロックのワンダの影響を低減させることができる。
【図面の簡単な説明】
【００１２】
【図１】集積回路および送信回路の一実施形態を示す図である。
【図２】集積回路および送信回路の別の実施形態を示す図である。
【図３】図２に示した送信部の一例を示す図である。
【図４】図３に示したシンセサイザの動作の一例を示す図である。
【図５】図２に示した位相比較部および位相調整部の一例を示す図である。
【図６】図５に示した位相調整器の分解能の一例を示す図である。
【図７】図２に示したクロック生成部の動作の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を用いて実施形態を説明する。
【００１４】
図１は、集積回路および送信回路の一実施形態を示す。図１の破線の矢印は、信号等の情報の流れを示す。図１に示す集積回路１０は、サーバ等の情報処理装置に搭載され、複数のデータＳＤ（ＳＤａ、ＳＤｂ、ＳＤｃ、ＳＤｄ）を複数の伝送路（レーン）６０（６０ａ、６０ｂ、６０ｃ、６０ｄ）を介して他の集積回路に転送する。集積回路１０は、データＰＤ（ＰＤａ、ＰＤｂ、ＰＤｃ、ＰＤｄ）を生成する処理回路２０と、処理回路２０で生成されたデータＰＤをデータＳＤとして送信する送信回路３０とを有する。例えば、データＰＤは、複数のビットを含むパラレルデータであり、データＳＤは、シリアルデータである。
【００１５】
処理回路２０は、例えば、集積回路１０に対するデータ転送の要求に応答して、複数のパラレルデータＰＤを、送信回路３０内の複数の送信部４０（４０ａ、４０ｂ、４０ｃ、４０ｄ）に出力する。
【００１６】
送信回路３０は、複数のレーン６０にそれぞれ対応して設けられた複数の送信部４０（４０ａ、４０ｂ、４０ｃ、４０ｄ）と、複数の送信部４０に処理クロックＰＣＫおよび送信クロックＳＣＫを供給するクロック生成部５０とを有する。例えば、処理クロックＰＣＫの周波数は、パラレルデータＰＤの周波数に対応しており、送信クロックＳＣＫの周波数は、シリアルデータＳＤの周波数に対応している。
【００１７】
なお、図１に示す処理クロックＰＣＫ１は、クロック生成部５０から出力される処理クロックＰＣＫ（供給元の処理クロックＰＣＫ）である。すなわち、処理クロックＰＣＫ１は、クロック生成部５０から出力される処理クロックの一例である。また、図１に示す処理クロックＰＣＫ２は、クロック生成部５０から処理回路２０を経由して複数の送信部４０等に伝達される処理クロックＰＣＫ（供給先の処理クロックＰＣＫ）である。例えば、処理クロックＰＣＫ２は、処理クロックＰＣＫ１の位相がずれた処理クロックＰＣＫである。すなわち、処理クロックＰＣＫ１は、第１の処理クロックの位相がずれた第２の処理クロックの一例である。
【００１８】
各送信部４０は、処理クロックＰＣＫ２および送信クロックＳＣＫをクロック生成部５０から受ける。例えば、処理クロックＰＣＫ２は、クロック生成部５０から処理回路２０を経由して各送信部４０に転送される。また、各送信部４０は、処理クロックＰＣＫ２に同期したパラレルデータＰＤを処理回路２０から受け、処理回路２０から受けたパラレルデータＰＤをシリアルデータＳＤに変換する。そして、各送信部４０は、対応するレーン６０を介して、シリアルデータＳＤを受信側の集積回路に送信クロックＳＣＫに同期して送信する。これにより、複数のシリアルデータＳＤは、複数のレーン６０を介してそれぞれ送信される。
【００１９】
クロック生成部５０は、処理クロックＰＣＫ１を出力するクロック出力端子５２と、位相比較部５４と、位相調整部５６とを有する。クロック生成部５０は、処理クロックＰＣＫ１および送信クロックＳＣＫを生成し、生成した処理クロックＰＣＫ１および送信クロックＳＣＫを位相比較部５４と複数の送信部４０とに供給する。
【００２０】
例えば、クロック生成部５０は、処理クロックＰＣＫを位相比較部５４および複数の送信部４０に処理回路２０を経由して供給する。これにより、位相比較部５４は、複数の送信部４０と同等のワンダが発生する処理クロックＰＣＫ２を受ける。ワンダは、クロックの位相のゆらぎ（ジッタに比べて低周波のゆらぎ）である。
【００２１】
位相比較部５４および複数の送信部４０がそれぞれ受ける複数の処理クロックＰＣＫ２（処理クロックＰＣＫ１の位相がずれた処理クロックＰＣＫ）の位相は、互いに揃うように調整される。例えば、処理クロックＰＣＫは、クロック生成部５０のクロック出力端子５２から位相比較部５４および複数の送信部４０まで、処理回路２０内で分岐されたツリー状のクロック配線２２等を介して並列に供給される。
【００２２】
クロック配線２２は、処理クロックＰＣＫを複数に分岐させ、分岐した処理クロックＰＣＫの１つを処理クロックＰＣＫ２として位相比較部５４に伝達する分岐配線の一例である。例えば、クロック配線２２は、クロック出力端子５２から位相比較部５４および複数の送信部４０までの配線の負荷を揃えて配置される。これにより、位相比較部５４および複数の送信部４０がそれぞれ受ける複数の処理クロックＰＣＫ２のスキュー（クロック、データ等の信号が到達するタイミングのずれ）は、互いに揃えられる。例えば、位相比較部５４および複数の送信部４０がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューの差は、所定値以下に調整される。
【００２３】
位相比較部５４は、処理クロックＰＣＫ２（クロック出力端子５２からクロック配線２２等を介して供給された処理クロックＰＣＫ）の位相と送信クロックＳＣＫの位相とを比較する。そして、位相比較部５４は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を示す位相情報ＰＩＮＦを、位相調整部５６に出力する。
【００２４】
位相調整部５６は、位相比較部５４での比較結果に基づいて、処理クロックＰＣＫ１（クロック生成部５０から出力される処理クロックＰＣＫ）の位相を調整する。例えば、位相調整部５６は、周波数の安定した処理クロックＰＣＫ１および送信クロックＳＣＫの供給をクロック生成部５０が開始した場合、位相比較部５４から受けた位相情報ＰＩＮＦが示す位相差を、初期位相差として記憶する。そして、位相調整部５６は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差から変動したかを、位相比較部５４から受けた位相情報ＰＩＮＦに基づいて判定する。
【００２５】
処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差から変動した状態は、処理クロックＰＣＫ２にワンダが発生した状態に対応する。すなわち、位相調整部５６は、処理クロックＰＣＫ２にワンダが発生したかを、位相比較部５４から受けた位相情報ＰＩＮＦに基づいて判定する。
【００２６】
位相調整部５６は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差から変動したと判定した場合、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差に戻るように、処理クロックＰＣＫ１の位相を調整する。これにより、位相比較部５４が受ける処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差は、初期位相差に維持される。
【００２７】
なお、位相比較部５４が受ける処理クロックＰＣＫ２のスキューは、複数の送信部４０がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューに揃えられている。したがって、位相比較部５４が受ける処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を初期位相差に維持することにより、複数の送信部４０がそれぞれ受ける複数の処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差は、初期位相差に維持される。
【００２８】
このように、位相調整部５６は、処理クロックＰＣＫ２にワンダが発生した場合でも、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差に戻るように処理クロックＰＣＫ１の位相を調整して、処理クロックＰＣＫ２のワンダを打ち消す。すなわち、位相調整部５６は、処理クロックＰＣＫ２にワンダが発生したかを位相情報ＰＩＮＦに基づいて判定し、処理クロックＰＣＫ２にワンダが発生したと判定した場合、処理クロックＰＣＫ２のワンダを打ち消すように処理クロックＰＣＫ１の位相を調整する。これにより、各送信部４０は、ワンダの発生が抑制された処理クロックＰＣＫ２を受ける。
【００２９】
したがって、送信回路３０は、処理クロックＰＣＫ２のワンダを吸収するためのＦＩＦＯ（First-In First-Out）形式のバッファ等を有することなく、処理クロックＰＣＫ２のワンダの影響を低減できる。すなわち、送信回路３０の遅延時間を増加させることなく、送信回路３０における処理クロックＰＣＫ２のワンダの影響を低減させることができる。なお、送信回路３０の遅延時間は、パラレルデータＰＤを送信回路３０が受けてからシリアルデータＳＤを送信するまでの時間である。同様に、送信部４０の遅延時間は、パラレルデータＰＤを送信部４０が受けてからシリアルデータＳＤを送信するまでの時間である。
【００３０】
ここで、例えば、位相比較部５４および位相調整部５６がクロック生成部５０から省かれた場合、各送信部４０は、ワンダが発生した処理クロックＰＣＫ２を受ける。この場合、各送信部４０は、処理クロックＰＣＫ２のワンダの影響を低減するために、処理クロックＰＣＫ２のワンダを吸収するためのＦＩＦＯ形式のバッファ等を有する。
【００３１】
例えば、各送信部４０は、バッファを介して処理回路２０からパラレルデータＰＤを受けることにより、ワンダを吸収する。処理クロックＰＣＫ２のワンダを吸収するためのバッファが３２ビットのパラレルデータＰＤを２つ分（６４ビットのデータ）保持する場合、各送信部４０は、６４ＵＩ（Unit Interval）未満のワンダに対応可能である。
【００３２】
なお、処理クロックＰＣＫ２のワンダをバッファで吸収する方式では、バッファで発生する遅延時間分だけ各送信部４０の遅延時間は、増加する。また、レーン数が増加すると、送信部４０が受ける処理クロックＰＣＫ２のワンダが大きくなるため、処理クロックＰＣＫ２のワンダを吸収するためのバッファの段数（例えば、ＦＩＦＯの段数）は、増加する。すなわち、処理クロックＰＣＫ２のワンダをバッファで吸収する方式では、各送信部４０の遅延時間は、レーン数の増加に伴い増加する。
【００３３】
これに対し、図１に示す各送信部４０は、ワンダの発生が抑制された処理クロックＰＣＫ２を受けるため、処理クロックＰＣＫ２のワンダを吸収するためのバッファが省かれた構成でも、処理クロックＰＣＫ２のワンダの影響を低減できる。この結果、処理クロックＰＣＫ２のワンダをバッファで吸収する方式に比べて、バッファで発生する遅延時間分だけ各送信部４０の遅延時間を減少させることができる。例えば、３２ビットのパラレルデータＰＤを２つ分（６４ビットのデータ）保持するバッファを用いて処理クロックＰＣＫ２のワンダを吸収する構成に比べて、６４ＵＩに対応する時間だけ、送信回路３０の遅延時間を減少させることができる。
【００３４】
なお、集積回路１０および送信回路３０の構成は、図１に示す例に限定されない。例えば、送信部４０の数は、２つでもよいし、３つでもよい。あるいは、送信部４０の数は、５つ以上でもよい。また、クロック生成部５０は、送信クロックＳＣＫを外部から受けてもよい。
【００３５】
以上、図１に示す実施形態では、送信回路３０の遅延時間を増加させることなく、送信回路３０におけるクロック（処理クロックＰＣＫ２）のワンダの影響を低減させることができる。送信回路３０の遅延時間を減少させることができるため、集積回路１０のレイテンシ（集積回路１０に対してデータ転送等を要求してから、要求の結果が返送されるまでの遅延時間）を低減することができる。すなわち、集積回路１０のレイテンシを増加させることなく、処理クロックＰＣＫ２のワンダの影響を低減させることができる。
【００３６】
また、送信部４０の数の増加に伴い、処理クロックＰＣＫに発生するワンダが増加する場合でも、各送信部４０は、ワンダの発生が抑制された処理クロックＰＣＫ２を受ける。このため、送信部４０の数が増加した場合でも、送信回路３０の遅延時間を増加させることなく、処理クロックＰＣＫ２のワンダの影響を低減させることができる。
【００３７】
図２は、集積回路および送信回路の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図２の破線の矢印は、信号等の情報の流れを示す。図２に示す集積回路１００は、サーバ等の情報処理装置に搭載され、複数のシリアルデータＳＤ（ＳＤａ、ＳＤｂ、ＳＤｃ、ＳＤｄ）を複数のレーン６００（６００ａ、６００ｂ、６００ｃ、６００ｄ）を介して他の集積回路に転送する。集積回路１００は、パラレルデータＰＤ（ＰＤａ、ＰＤｂ、ＰＤｃ、ＰＤｄ）を生成する処理回路２００と、処理回路２００で生成されたパラレルデータＰＤをシリアルデータＳＤに変換して送信する送信回路３００とを有する。
【００３８】
処理回路２００は、例えば、集積回路１００に対するデータ転送の要求に応答して、複数のパラレルデータＰＤを、送信回路３００内の複数の送信部４００（４００ａ、４００ｂ、４００ｃ、４００ｄ）に出力する。
【００３９】
送信回路３００は、複数のレーン６００にそれぞれ対応して設けられた複数の送信部４００（４００ａ、４００ｂ、４００ｃ、４００ｄ）と、複数の送信部４００に処理クロックＰＣＫおよび送信クロックＳＣＫを供給するクロック生成部５００とを有する。なお、図２に示す処理クロックＰＣＫ１、ＰＣＫ２は、図１で説明したように、それぞれ供給元の処理クロックＰＣＫおよび供給先の処理クロックＰＣＫである。例えば、処理クロックＰＣＫ２は、処理クロックＰＣＫ１の位相がずれた処理クロックＰＣＫである。
【００４０】
各送信部４００は、処理クロックＰＣＫ２および送信クロックＳＣＫをクロック生成部５００から受ける。例えば、処理クロックＰＣＫ２は、クロック生成部５００から処理回路２００を経由して各送信部４００に転送される。また、各送信部４００は、処理クロックＰＣＫ２に同期したパラレルデータＰＤを処理回路２００から受け、処理回路２００から受けたパラレルデータＰＤをシリアルデータＳＤに変換する。そして、各送信部４００は、対応するレーン６００を介して、シリアルデータＳＤを受信側の集積回路に送信クロックＳＣＫに同期して送信する。これにより、複数のシリアルデータＳＤは、複数のレーン６００を介してそれぞれ送信される。送信部４００の詳細は、図３で説明する。
【００４１】
クロック生成部５００は、処理クロックＰＣＫ１を出力するクロック出力端子５２０と、ＰＬＬ（Phase Locked Loop）回路５３０と、位相比較部５４０と、位相調整部５６０とを有する。そして、クロック生成部５００は、処理クロックＰＣＫ１および送信クロックＳＣＫを位相比較部５４０と複数の送信部４００とに供給する。例えば、クロック生成部５００は、処理クロックＰＣＫを、処理回路２００内で分岐したツリー状のクロック配線２０２等を介して位相比較部５４０および複数の送信部４００に並列に供給する。
【００４２】
ＰＬＬ回路５３０、位相比較部５４０および位相調整部５６０について説明する前に、クロック出力端子５２０に接続されたクロック配線２０２について説明する。
【００４３】
クロック配線２０２は、処理クロックＰＣＫを複数に分岐させ、分岐した処理クロックＰＣＫの１つを処理クロックＰＣＫ２として位相比較部５４０に伝達する分岐配線の一例である。例えば、クロック配線２０２は、位相比較部５４０および複数の送信部４００に接続され、クロック出力端子５２０から出力された処理クロックＰＣＫを処理回路２００内で複数に分岐させる。そして、クロック配線２０２は、分岐した処理クロックＰＣＫを処理クロックＰＣＫ２として位相比較部５４０および複数の送信部４００にそれぞれ伝達する。なお、クロック配線２０２は、クロック出力端子５２０から位相比較部５４０および複数の送信部４００までの配線の負荷を揃えて配置される。
【００４４】
これにより、位相比較部５４０および複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２（処理クロックＰＣＫ１の位相がずれた処理クロックＰＣＫ）の位相は、互いに揃うように調整される。すなわち、位相比較部５４０および複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューは、互いに揃えられる。
【００４５】
また、クロック配線２０２は、処理クロックＰＣＫの波形を整形する複数のクロックドライバ２１０−２４５を有する。図２の例では、クロックドライバ２１０、２２０、２２１、２３０、２３２、２３４は、処理クロックＰＣＫの波形を整形して、処理クロックＰＣＫを２方向に分岐させる。なお、クロックドライバ２３１、２４１は、位相比較部５４０が受ける処理クロックＰＣＫ２のスキューを、複数の送信部４００が受ける処理クロックＰＣＫ２のスキューに揃えるためのダミーのクロックドライバである。例えば、ダミーのクロックドライバ２３１をクロックドライバ２２０の出力に接続することにより、クロックドライバ２２０の負荷（クロックドライバ２３０、２３１）をクロックドライバ２２１の負荷（クロックドライバ２３２、２３４）に合わせることができる。
【００４６】
これにより、クロックドライバ２２０で発生する処理クロックＰＣＫの遅延の量とクロックドライバ２２１で発生する処理クロックＰＣＫの遅延の量とを互いに等しく（または、ほぼ等しく）できる。この結果、位相比較部５４０および複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューは、互いに揃えられる。例えば、位相比較部５４０および複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューの差は、所定値以下に調整される。
【００４７】
ＰＬＬ回路５３０は、外部から受ける基準クロックに基づいて、送信クロックＳＣＫを生成する。そして、ＰＬＬ回路５３０は、送信クロックＳＣＫを位相比較部５４０および複数の送信部４００に供給するとともに、ｎ相（ｎは１以上の整数）の送信クロックＳＣＫ−ｎを位相調整部５６０に供給する。送信クロックＳＣＫ−ｎは、例えば、位相が０°、９０°、１８０°、２７０°の４相の送信クロックＳＣＫである。なお、送信クロックＳＣＫ−ｎは、４相以外の送信クロックＳＣＫでもよい。例えば、送信クロックＳＣＫ−ｎは、位相が０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°の８相の送信クロックＳＣＫでもよい。
【００４８】
また、ＰＬＬ回路５３０は、送信クロックＳＣＫの周波数が所定の周波数範囲に収まったロック状態に遷移した場合に、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦを位相比較部５４０および位相調整部５６０に出力する。
【００４９】
位相比較部５４０は、処理クロックＰＣＫ２（クロック出力端子５２０からツリー状のクロック配線２０２等を介して供給された処理クロックＰＣＫ）の位相と送信クロックＳＣＫとの位相とを比較する。そして、位相比較部５４０は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を示す位相情報ＰＩＮＦを、位相調整部５６０に出力する。
【００５０】
位相調整部５６０は、位相比較部５４０での比較結果に基づいて、処理クロックＰＣＫ１（クロック生成部５０から出力される処理クロックＰＣＫ）の位相を調整する。例えば、位相調整部５６０は、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦをＰＬＬ回路５３０から受けた場合、周波数の安定した処理クロックＰＣＫ１および送信クロックＳＣＫの供給をクロック生成部５００が開始したと判定する。
【００５１】
したがって、位相調整部５６０は、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦをＰＬＬ回路５３０から受けた場合、位相比較部５４０から受けた位相情報ＰＩＮＦが示す位相差を、初期位相差として記憶する。そして、位相調整部５６０は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差から変動したかを、位相比較部５４０から受けた位相情報ＰＩＮＦに基づいて判定する。
【００５２】
位相調整部５６０は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差から変動したと判定した場合、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差に戻るように、処理クロックＰＣＫ１の位相を調整する。これにより、位相比較部５４０が受ける処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差は、初期位相差に維持される。
【００５３】
なお、位相比較部５４０が受ける処理クロックＰＣＫ２のスキューは、複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２のスキューに揃えられている。したがって、位相比較部５４０が受ける処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を初期位相差に維持することにより、複数の送信部４００がそれぞれ受ける複数の処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差は、初期位相差に維持される。
【００５４】
このように、位相調整部５６０は、処理クロックＰＣＫ２にワンダが発生した場合でも、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差が初期位相差に戻るように処理クロックＰＣＫ１の位相を調整して、処理クロックＰＣＫ２のワンダを打ち消す。すなわち、位相調整部５６０は、処理クロックＰＣＫ２にワンダが発生したかを位相情報ＰＩＮＦに基づいて判定し、処理クロックＰＣＫ２にワンダが発生したと判定した場合、処理クロックＰＣＫ２のワンダを打ち消すように処理クロックＰＣＫ１の位相を調整する。これにより、各送信部４００は、ワンダの発生が抑制された処理クロックＰＣＫ２を受ける。
【００５５】
したがって、送信回路３００は、処理クロックＰＣＫ２のワンダを吸収するためのＦＩＦＯ形式のバッファ等を有することなく、処理クロックＰＣＫ２のワンダの影響を低減できる。すなわち、送信回路３００の遅延時間を増加させることなく、送信回路３００における処理クロックＰＣＫ２のワンダの影響を低減させることができる。
【００５６】
なお、集積回路１００および送信回路３００の構成は、図２に示す例に限定されない。例えば、送信部４００の数は、２つでもよいし、３つでもよい。あるいは、送信部４００の数は、５つ以上でもよい。また、処理クロックＰＣＫの波形を整形する複数のクロックドライバ２１０−２４５の一部は、処理回路２００の外部に配置されてもよい。例えば、ダミーのクロックドライバ２４１は、送信回路３００内に配置されてもよい。
【００５７】
図３は、図２に示した送信部４００の一例を示す。図３は、送信クロックＳＣＫの周波数が処理クロックＰＣＫの周波数の８倍である場合の送信部４００の一例を示す。図３の破線の矢印は、信号等の情報の流れを示す。
【００５８】
送信部４００は、シンセサイザ４１０と、パラレルデータをシリアルデータに変換するマルチプレクサ部４７０と、出力バッファ４８０とを有する。以下、マルチプレクサ部４７０は、ＭＵＸ（multiplexer）部４７０とも称される。
【００５９】
シンセサイザ４１０は、処理クロックＰＣＫ２をクロック生成部５００から処理回路２００を経由して受け、送信クロックＳＣＫをクロック生成部５００から受ける。そして、シンセサイザ４１０は、ＭＵＸ部４７０がデータＰＤを受ける際に使用する受信クロックＲＣＫを、処理クロックＰＣＫ２および送信クロックＳＣＫに基づいて生成し、生成した受信クロックＲＣＫをＭＵＸ部４７０に出力する。例えば、シンセサイザ４１０は、分周器４２０、位相生成器４３０、フリップフロップ４４０−４４７、選択情報生成器４５０およびクロック選択部４６０を有する。
【００６０】
分周器４２０、位相生成器４３０、フリップフロップ４４０−４４７および選択情報生成器４５０を含む回路は、複数の分周クロックＤＣＫｓを用いて、処理クロックＰＣＫ２の位相と送信クロックＳＣＫの位相とを比較する第２の位相比較部の一例である。また、クロック選択部４６０は、第２の位相比較部での比較結果に基づいて、複数の分周クロックＤＣＫｓの中から受信クロックＲＣＫを選択するクロック選択部の一例である。
【００６１】
例えば、分周器４２０は、クロック生成部５００から受けた送信クロックＳＣＫの周波数を８分周して、分周クロックＤＣＫｓ０を生成する。分周クロックＤＣＫｓ０は、周波数が処理クロックＰＣＫの周波数と同じ（または、ほぼ同じ）になるように生成される。そして、分周器４２０は、分周クロックＤＣＫｓ０を位相生成器４３０に出力する。
【００６２】
位相生成器４３０は、送信クロックＳＣＫをクロック生成部５００から受け、分周クロックＤＣＫｓ０を分周器４２０から受ける。そして、位相生成器４３０は、送信クロックＳＣＫと分周クロックＤＣＫｓ０とを用いて、８相の分周クロックＤＣＫｓ（ＤＣＫｓ０、ＤＣＫｓ４５、ＤＣＫｓ９０、ＤＣＫｓ１３５、ＤＣＫｓ１８０、ＤＣＫｓ２２５、ＤＣＫｓ２７０、ＤＣＫｓ３１５）を生成する。
【００６３】
各分周クロックＤＣＫｓの符号の末尾の数字（例えば、ＤＣＫｓ４５の４５等）は、分周クロックＤＣＫｓ０の位相を０°とした場合の各分周クロックＤＣＫｓの位相を示す。例えば、分周クロックＤＣＫｓ０、ＤＣＫｓ４５、ＤＣＫｓ９０、ＤＣＫｓ１３５は、位相がそれぞれ０°、４５°、９０°、１３５°の分周クロックＤＣＫｓである。また、分周クロックＤＣＫｓ１８０、ＤＣＫｓ２２５、ＤＣＫｓ２７０、ＤＣＫｓ３１５は、位相がそれぞれ１８０°、２２５°、２７０°、３１５°の分周クロックＤＣＫｓである。
【００６４】
８相の分周クロックＤＣＫｓは、フリップフロップ４４０−４４７とクロック選択部４６０とに転送される。例えば、位相生成器４３０は、８相の分周クロックＤＣＫｓ０、ＤＣＫｓ４５、ＤＣＫｓ９０、ＤＣＫｓ１３５、ＤＣＫｓ１８０、ＤＣＫｓ２２５、ＤＣＫｓ２７０、ＤＣＫｓ３１５をクロック選択部４６０に出力する。また、位相生成器４３０は、８相の分周クロックＤＣＫｓ０、ＤＣＫｓ４５、ＤＣＫｓ９０、ＤＣＫｓ１３５、ＤＣＫｓ１８０、ＤＣＫｓ２２５、ＤＣＫｓ２７０、ＤＣＫｓ３１５をフリップフロップ４４０−４４７にそれぞれ出力する。
【００６５】
フリップフロップ４４０は、クロック端子で分周クロックＤＣＫｓ０を受け、データ入力端子Ｄで処理クロックＰＣＫ２を受ける。そして、フリップフロップ４４０は、データ入力端子Ｄで受けた処理クロックＰＣＫ２を比較情報ＰＳｓ０として、クロック端子で受けた分周クロックＤＣＫｓ０に同期して選択情報生成器４５０にデータ出力端子Ｑから出力する。例えば、フリップフロップ４４０は、分周クロックＤＣＫｓ０が立ち上がったときの処理クロックＰＣＫ２の論理レベル（論理値）を比較情報ＰＳｓ０として、選択情報生成器４５０に出力する。すなわち、フリップフロップ４４０は、分周クロックＤＣＫｓ０の位相に対して、処理クロックＰＣＫ２の位相が遅れているか（または、進んでいるか）を判定する。
【００６６】
したがって、比較情報ＰＳｓ０は、分周クロックＤＣＫｓ０の位相と処理クロックＰＣＫ２の位相との比較結果を示す情報に対応する。なお、比較情報ＰＳｓの符号の末尾の数字（例えば、ＰＳｓ０の０等）は、分周クロックＤＣＫｓの符号の末尾の数字に対応する。例えば、比較情報ＰＳｓ４５は、分周クロックＤＣＫｓ４５の位相と処理クロックＰＣＫ２の位相との比較結果を示す。
【００６７】
フリップフロップ４４１−４４７の動作は、フリップフロップ４４０と同様であり、比較情報ＰＳｓおよび分周クロックＤＣＫｓの符号の末尾の数字の０を、４５、９０、１３５、１８０、２２５、２７０、３１５にそれぞれ読み替えることにより、説明される。例えば、フリップフロップ４４１は、データ入力端子Ｄで受けた処理クロックＰＣＫ２を比較情報ＰＳｓ４５として、クロック端子で受けた分周クロックＤＣＫｓ４５に同期して選択情報生成器４５０にデータ出力端子Ｑから出力する。
【００６８】
例えば、図４に示すように、処理クロックＰＣＫ２の位相が分周クロックＤＣＫｓ４５より遅れていて、分周クロックＤＣＫｓ９０より進んでいる場合、比較情報ＰＳｓ４５、ＰＳｓ９０は、それぞれ論理値０、１になる。
【００６９】
選択情報生成器４５０は、比較情報ＰＳｓ０、ＰＳｓ４５、ＰＳｓ９０、ＰＳｓ１３５、ＰＳｓ１８０、ＰＳｓ２２５、ＰＳｓ２７０、ＰＳｓ３１５を、フリップフロップ４４０−４４７からそれぞれ受ける。そして、選択情報生成器４５０は、フリップフロップ４４０−４４７から受けた比較情報ＰＳｓに基づいて、選択情報ＳＩＮＦを生成する。図３の例では、８相の分周クロックＤＣＫｓから１つの分周クロックＤＣＫｓが選択されるため、選択情報ＳＩＮＦのビット数は、３ビット以上である。以下、選択情報ＳＩＮＦのビット数を３ビットとして説明する。
【００７０】
選択情報ＳＩＮＦは、分周クロックＤＣＫｓ０の位相を基準にして０°（３６０°）、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°で位相範囲を区切った場合に、処理クロックＰＣＫ２の位相がどの位相範囲に存在するかを示す。すなわち、選択情報ＳＩＮＦは、処理クロックＰＣＫ２の位相と送信クロックＳＣＫの位相との比較結果（位相差）を示す情報に対応する。
【００７１】
例えば、選択情報生成器４５０は、比較情報ＰＳｓ０、ＰＳｓ４５、ＰＳｓ９０、ＰＳｓ１３５、ＰＳｓ１８０、ＰＳｓ２２５、ＰＳｓ２７０、ＰＳｓ３１５がそれぞれ論理値０、０、１、１、１、１、０、０の場合、選択情報ＳＩＮＦの値を２にする。選択情報ＳＩＮＦの値が２の場合、処理クロックＰＣＫ２の位相は、４５°より大きく９０°以下の範囲に存在する。
【００７２】
クロック選択部４６０は、選択情報ＳＩＮＦに基づいて、分周クロックＤＣＫｓ０、ＤＣＫｓ４５、ＤＣＫｓ９０、ＤＣＫｓ１３５、ＤＣＫｓ１８０、ＤＣＫｓ２２５、ＤＣＫｓ２７０、ＤＣＫｓ３１５のうちの１つを選択する。そして、クロック選択部４６０は、選択した分周クロックＤＣＫｓを受信クロックＲＣＫとしてＭＵＸ部４７０に出力する。
【００７３】
例えば、クロック選択部４６０は、処理クロックＰＣＫ２の位相が（ｉ−１）×４５°より大きくｉ×４５°以下（ｉは０から７までの整数）の場合、位相がｉ×４５°の分周クロックＤＣＫｓを受信クロックＲＣＫとして選択する。なお、ｉは、選択情報ＳＩＮＦの値に対応する。例えば、クロック選択部４６０は、選択情報ＳＩＮＦの値が２の場合（処理クロックＰＣＫ２の位相が４５°より大きく９０°以下の場合）、分周クロックＤＣＫｓ９０を受信クロックＲＣＫとしてＭＵＸ部４７０に出力する。
【００７４】
ＭＵＸ部４７０は、受信クロックＲＣＫ、送信クロックＳＣＫおよびパラレルデータＰＤをシンセサイザ４１０、クロック生成部５００および処理回路２００からそれぞれ受け、シリアルデータＳＤを出力バッファ４８０に差動で出力する。シリアルデータＳＤ（Ｎ）は、シリアルデータＳＤ（Ｐ）を反転したシリアルデータＳＤである。例えば、ＭＵＸ部４７０は、処理クロックＰＣＫ２に同期したパラレルデータＰＤを受信クロックＲＣＫに同期して受け、パラレルデータＰＤをシリアルデータＳＤに変換する。
【００７５】
そして、ＭＵＸ部４７０は、変換したシリアルデータＳＤを送信クロックＳＣＫに同期して出力バッファ４８０に差動出力する。出力バッファ４８０は、ＭＵＸ部４７０から受けた差動のシリアルデータＳＤ（ＳＤ（Ｐ）、ＳＤ（Ｎ））を受信側の集積回路に送信する。このように、ＭＵＸ部４７０は、送信クロックＳＣＫに同期して、差動のシリアルデータＳＤを出力バッファ４８０を介して送信する。
【００７６】
なお、送信部４００の構成は、図３に示す例に限定されない。例えば、シンセサイザ４１０は、分周器４２０と位相生成器４３０とを一緒にした回路（送信クロックＳＣＫの周波数を分周する際に、位相の異なる複数の分周クロックＤＣＫｓを生成する回路）を有してもよい。
【００７７】
図４は、図３に示したシンセサイザ４１０の動作の一例を示す。なお、図４は、分周クロックＤＣＫｓ０の位相を基準にしたときの処理クロックＰＣＫ２の位相が４５°より大きく９０°以下である場合のシンセサイザ４１０の動作を示す。
【００７８】
フリップフロップ４４０は、分周クロックＤＣＫｓ０が立ち上がったときの処理クロックＰＣＫ２の論理値０を、比較情報ＰＳｓ０として選択情報生成器４５０に出力する。フリップフロップ４４１は、分周クロックＤＣＫｓ４５が立ち上がったときの処理クロックＰＣＫ２の論理値０を、比較情報ＰＳｓ４５として選択情報生成器４５０に出力する。フリップフロップ４４２は、分周クロックＤＣＫｓ９０が立ち上がったときの処理クロックＰＣＫ２の論理値１を、比較情報ＰＳｓ９０として選択情報生成器４５０に出力する。フリップフロップ４４３は、分周クロックＤＣＫｓ１３５が立ち上がったときの処理クロックＰＣＫ２の論理値１を、比較情報ＰＳｓ１３５として選択情報生成器４５０に出力する。
【００７９】
フリップフロップ４４４は、分周クロックＤＣＫｓ１８０が立ち上がったときの処理クロックＰＣＫ２の論理値１を、比較情報ＰＳｓ１８０として選択情報生成器４５０に出力する。フリップフロップ４４５は、分周クロックＤＣＫｓ２２５が立ち上がったときの処理クロックＰＣＫ２の論理値１を、比較情報ＰＳｓ２２５として選択情報生成器４５０に出力する。フリップフロップ４４６は、分周クロックＤＣＫｓ２７０が立ち上がったときの処理クロックＰＣＫ２の論理値０を、比較情報ＰＳｓ２７０として選択情報生成器４５０に出力する。フリップフロップ４４７は、分周クロックＤＣＫｓ３１５が立ち上がったときの処理クロックＰＣＫ２の論理値０を、比較情報ＰＳｓ３１５として選択情報生成器４５０に出力する。
【００８０】
選択情報生成器４５０は、比較情報ＰＳｓ０、ＰＳｓ４５、ＰＳｓ９０、ＰＳｓ１３５、ＰＳｓ１８０、ＰＳｓ２２５、ＰＳｓ２７０、ＰＳｓ３１５、ＰＳｓ０の順で比較情報ＰＳｓの論理値を走査した場合に、論理値が０から１に切り替わる箇所を検出する。図３の例では、比較情報ＰＳｓ４５の論理値が０で、比較情報ＰＳｓ９０の論理値が１であるため、選択情報生成器４５０は、論理値が０から１に切り替わる箇所として、比較情報ＰＳｓ９０を検出する。この場合、処理クロックＰＣＫ２の立ち上がりエッジは、分周クロックＤＣＫｓ４５の立ち上がりエッジと分周クロックＤＣＫｓ９０の立ち上がりエッジとの間に存在する。したがって、選択情報生成器４５０は、比較情報ＰＳｓ９０に対応する分周クロックＤＣＫｓ９０を示す値（＝２）に、選択情報ＳＩＮＦを設定する。
【００８１】
クロック選択部４６０は、選択情報ＳＩＮＦの値に対応する分周クロックＤＣＫｓを、受信クロックＲＣＫとして選択する。例えば、クロック選択部４６０は、選択情報ＳＩＮＦの値が２の場合、分周クロックＤＣＫｓ９０を選択し、選択した分周クロックＤＣＫｓ９０を受信クロックＲＣＫとしてＭＵＸ部４７０に出力する。
【００８２】
このように、クロック選択部４６０は、処理クロックＰＣＫ２の位相が（ｉ−１）×４５°より大きくｉ×４５°以下（ｉは０から７までの整数）の場合、位相がｉ×４５°の分周クロックＤＣＫｓを受信クロックＲＣＫとしてＭＵＸ部４７０に出力する。なお、ｉは、選択情報ＳＩＮＦの値に対応する。例えば、選択情報ＳＩＮＦの値が０の場合（処理クロックＰＣＫ２の位相が−４５°（３１５°）より大きく０°（３６０°）以下の場合）、クロック選択部４６０は、分周クロックＤＣＫｓ０を受信クロックＲＣＫとしてＭＵＸ部４７０に出力する。
【００８３】
なお、シンセサイザ４１０の動作は、図４に示す例に限定されない。例えば、シンセサイザ４１０は、処理クロックＰＣＫ２の位相がｉ×４５°以上で（ｉ＋１）×４５°未満（ｉは０から７までの整数）の場合、位相がｉ×４５°の分周クロックＤＣＫｓを受信クロックＲＣＫとして選択してもよい。この場合、処理クロックＰＣＫ２の位相が０°以上で４５°未満では（ｉ＝０）、分周クロックＤＣＫｓ０が受信クロックＲＣＫとして選択される。
【００８４】
あるいは、シンセサイザ４１０は、処理クロックＰＣＫ２の位相が存在する位相範囲に対して所定のオフセットを加算した位相の分周クロックＤＣＫｓを受信クロックＲＣＫとして選択してもよい。例えば、シンセサイザ４１０は、処理クロックＰＣＫ２の位相がｉ×４５°以上で（ｉ＋１）×４５°未満（ｉは０から７までの整数）の場合、位相が（ｉ＋４）×４５°の分周クロックＤＣＫｓを受信クロックＲＣＫとして選択してもよい。
【００８５】
図５は、図２に示した位相比較部５４０および位相調整部５６０の一例を示す。なお、図５に示す位相比較部５４０は、送信クロックＳＣＫの周波数が処理クロックＰＣＫの周波数の８倍である場合の一例である。図５の破線の矢印は、信号等の情報の流れを示す。図５に示した分周クロックＤＣＫｐおよび比較情報ＰＳｐの符号の末尾の数字の意味は、図３に示した分周クロックＤＣＫｓおよび比較情報ＰＳｓの符号の末尾の数字の意味と同一または同様である。
【００８６】
位相比較部５４０は、処理クロックＰＣＫ２をクロック生成部５００のクロック出力端子５２０から処理回路２００を経由して受け、送信クロックＳＣＫをＰＬＬ回路５３０から受ける。また、位相比較部５４０は、送信クロックＳＣＫの周波数が所定の周波数範囲に収まったロック状態に遷移した場合に、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦをＰＬＬ回路５３０から受ける。そして、位相比較部５４０は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を示す位相情報ＰＩＮＦを、位相調整部５６０に出力する。例えば、位相比較部５４０は、分周器５４２、位相生成器５４４、フリップフロップ５５０−５５７および位相情報生成器５５８を有する。
【００８７】
分周器５４２、位相生成器５４４およびフリップフロップ５５０−５５７の動作は、図３に示した分周器４２０、位相生成器４３０およびフリップフロップ４４０−４４７と同一または同様である。分周器５４２、位相生成器５４４およびフリップフロップ５５０−５５７の動作は、符号４２０、４３０、４４０−４４７、ＰＳｓ、ＤＣＫｓを符号５４２、５４４、５５０−５５７、ＰＳｐ、ＤＣＫｐにそれぞれ読み替えることにより、説明される。
【００８８】
例えば、分周器５４２は、クロック生成部５００から受けた送信クロックＳＣＫの周波数を８分周して、分周クロックＤＣＫｐ０を生成する。位相生成器５４４は、送信クロックＳＣＫをＰＬＬ回路５３０から受け、分周クロックＤＣＫｐ０を分周器５４２から受ける。そして、位相生成器５４４は、送信クロックＳＣＫと分周クロックＤＣＫｐ０とを用いて、８相の分周クロックＤＣＫｐ（ＤＣＫｐ０、ＤＣＫｐ４５、ＤＣＫｐ９０、ＤＣＫｐ１３５、ＤＣＫｐ１８０、ＤＣＫｐ２２５、ＤＣＫｐ２７０、ＤＣＫｐ３１５）を生成する。また、位相生成器５４４は、８相の分周クロックＤＣＫｐ０、ＤＣＫｐ４５、ＤＣＫｐ９０、ＤＣＫｐ１３５、ＤＣＫｐ１８０、ＤＣＫｐ２２５、ＤＣＫｐ２７０、ＤＣＫｐ３１５をフリップフロップ５５０−５５７にそれぞれ出力する。
【００８９】
フリップフロップ５５０−５５７は、クロック端子で分周クロックＤＣＫｐ０、ＤＣＫｐ４５、ＤＣＫｐ９０、ＤＣＫｐ１３５、ＤＣＫｐ１８０、ＤＣＫｐ２２５、ＤＣＫｐ２７０、ＤＣＫｐ３１５をそれぞれ受ける。また、フリップフロップ５５０−５５７は、データ入力端子Ｄで処理クロックＰＣＫ２を受ける。そして、フリップフロップ５５０−５５７は、データ入力端子Ｄで受けた処理クロックＰＣＫ２を比較情報ＰＳｐとして、クロック端子で受けた分周クロックＤＣＫｐに同期して位相情報生成器５５８にデータ出力端子Ｑからそれぞれ出力する。
【００９０】
例えば、フリップフロップ５５０は、分周クロックＤＣＫｐ０が立ち上がったときの処理クロックＰＣＫ２の論理レベル（論理値）を比較情報ＰＳｐ０として、位相情報生成器５５８に出力する。図３で説明したフリップフロップ４４０と同様に、フリップフロップ５５０は、分周クロックＤＣＫｐ０の位相に対して、処理クロックＰＣＫ２の位相が遅れているか（または、進んでいるか）を判定する。
【００９１】
したがって、比較情報ＰＳｐ０は、分周クロックＤＣＫｐ０の位相と処理クロックＰＣＫ２の位相との比較結果を示す情報に対応する。例えば、処理クロックＰＣＫ２の位相が分周クロックＤＣＫｐ４５より遅れていて、分周クロックＤＣＫｐ９０より進んでいる場合、比較情報ＰＳｐ４５、ＰＳｐ９０は、それぞれ論理値０、１になる。
【００９２】
位相情報生成器５５８の動作は、図３に示した選択情報生成器４５０と同一または同様である。例えば、位相情報生成器５５８は、比較情報ＰＳｐ０、ＰＳｐ４５、ＰＳｐ９０、ＰＳｐ１３５、ＰＳｐ１８０、ＰＳｐ２２５、ＰＳｐ２７０、ＰＳｐ３１５を、フリップフロップ５５０−５５７からそれぞれ受ける。そして、位相情報生成器５５８は、フリップフロップ５５０−５５７から受けた比較情報ＰＳｐに基づいて、位相情報ＰＩＮＦを生成する。位相情報生成器５５８で生成された位相情報ＰＩＮＦは、位相調整部５６０に転送される。
【００９３】
例えば、位相情報ＰＩＮＦは、分周クロックＤＣＫｐ０の位相を基準にして０°（３６０°）、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°で位相範囲を区切った場合に、処理クロックＰＣＫ２の位相がどの位相範囲に存在するかを示す。すなわち、位相情報ＰＩＮＦは、処理クロックＰＣＫ２の位相と送信クロックＳＣＫの位相との比較結果（位相差）を示す情報に対応する。
【００９４】
図５の例では、処理クロックＰＣＫ２の位相が存在する位相範囲が８相の分周クロックＤＣＫｐで区切られる８区間（図６に示す８区間）から選択されるため、位相情報ＰＩＮＦのビット数は、３ビット以上である。以下、位相情報ＰＩＮＦのビット数を３ビットとして説明する。
【００９５】
例えば、位相情報生成器５５８は、処理クロックＰＣＫ２の位相が（ｉ−１）×４５°より大きくｉ×４５°以下（ｉは０から７までの整数）の場合、位相情報ＰＩＮＦの値をｉに設定する。この場合、処理クロックＰＣＫ２の位相が４５°より大きく９０°以下では、位相情報ＰＩＮＦの値は、２に設定される。
【００９６】
例えば、処理クロックＰＣＫ２の位相が４５°より大きく９０°以下の場合、比較情報ＰＳｐ０、ＰＳｐ４５、ＰＳｐ９０、ＰＳｐ１３５、ＰＳｐ１８０、ＰＳｐ２２５、ＰＳｐ２７０、ＰＳｐ３１５は、それぞれ論理値０、０、１、１、１、１、０、０である。この場合、位相情報生成器５５８は、論理値が０から１に切り替わる箇所として、比較情報ＰＳｐ９０を検出する。そして、位相情報生成器５５８は、比較情報ＰＳｐ９０に対応する値（＝２）を位相情報ＰＩＮＦに設定する。
【００９７】
位相調整部５６０は、ロック情報ＬＩＮＦとｎ相（ｎは１以上の整数）の送信クロックＳＣＫ−ｎとをＰＬＬ回路５３０から受け、位相情報ＰＩＮＦを位相比較部５４０の位相情報生成器５５８から受ける。そして、位相調整部５６０は、位相情報ＰＩＮＦに基づいて位相を調整した処理クロックＰＣＫ１を位相比較部５４０および複数の送信部４００に供給する。例えば、位相調整部５６０は、変動検出部５６２、デジタルフィルタ５６５、位相調整器５６９および分周器５７０を有する。
【００９８】
変動検出部５６２は、初期値保持部５６３および減算部５６４を有する。初期値保持部５６３は、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦをＰＬＬ回路５３０から受けた場合、位相情報生成器５５８から受けた位相情報ＰＩＮＦが示す位相差を初期位相差として記憶する。減算部５６４は、位相情報生成器５５８から受けた位相情報ＰＩＮＦが示す位相差を初期値保持部５６３に記憶された初期位相差から減算し、減算結果を変動情報ＶＩＮＦとしてデジタルフィルタ５６５に出力する。なお、以下では、初期位相差が算出された際の処理クロックＰＣＫ、送信クロックＳＣＫ等の位相は、初期状態とも称される。
【００９９】
位相情報ＰＩＮＦが示す位相差が初期位相差と等しい場合（処理クロックＰＣＫ２の位相が初期状態から変化していない場合）、変動情報ＶＩＮＦの値は、０である。また、位相情報ＰＩＮＦが示す位相差が初期位相差より小さい場合（処理クロックＰＣＫ２の位相が初期状態から進んだ場合）、変動情報ＶＩＮＦの値は、正である。位相情報ＰＩＮＦが示す位相差が初期位相差より大きい場合（処理クロックＰＣＫ２の位相が初期状態から遅れた場合）、変動情報ＶＩＮＦの値は、負である。
【０１００】
例えば、処理クロックＰＣＫ２の初期の位相が４５°より大きく９０°以下の場合、初期位相差として２が初期値保持部５６３に記憶される。そして、処理クロックＰＣＫ２の位相が０°より大きく４５°以下の範囲（位相情報ＰＩＮＦ＝１）に変化した場合、減算部５６４は、変動情報ＶＩＮＦとして＋１（＝２−１）をデジタルフィルタ５６５に出力する。また、処理クロックＰＣＫ２の位相が９０°より大きく１３５°以下の範囲（位相情報ＰＩＮＦ＝３）に変化した場合、減算部５６４は、変動情報ＶＩＮＦとして−１（＝２−３）をデジタルフィルタ５６５に出力する。
【０１０１】
デジタルフィルタ５６５は、変動検出部５６２から受けた変動情報ＶＩＮＦの値を積分し、積分結果を位相調整コードＰＩＣＯＤＥとして位相調整器５６９に出力する。デジタルフィルタ５６５のカットオフ周波数は、例えば、処理クロックＰＣＫに発生するワンダ（対応可能なワンダ）の仕様等に基づいて予め決定される。図５に示すデジタルフィルタ５６５は、１次のデジタルフィルタである。
【０１０２】
例えば、デジタルフィルタ５６５は、増幅部５６６、加算部５６７および保持部５６８を有する。増幅部５６６は、変動検出部５６２から受けた変動情報ＶＩＮＦの値を増幅率Ｇで増幅して加算部５６７に出力する。
【０１０３】
加算部５６７は、増幅部５６６から受けた情報（Ｇ倍された変動情報ＶＩＮＦの値）を保持部５６８に記憶された位相調整コードＰＩＣＯＤＥの値に加算する。これにより、位相調整コードＰＩＣＯＤＥが更新される。更新された位相調整コードＰＩＣＯＤＥは、保持部５６８および位相調整器５６９に転送される。保持部５６８は、加算部５６７から受けた位相調整コードＰＩＣＯＤＥの値を保持する。位相調整コードＰＩＣＯＤＥのビット数は、位相調整器５６９の分解能に対応するビット数（図６に示す例では、３ビット）と同じビット数でもよいし、位相調整器５６９の分解能に対応するビット数より大きくてもよい。
【０１０４】
位相調整器５６９は、ｎ相の送信クロックＳＣＫ−ｎをＰＬＬ回路５３０から受け、位相調整コードＰＩＣＯＤＥをデジタルフィルタ５６５から受ける。そして、位相調整器５６９は、送信クロックＳＣＫの周波数と同じ（または、ほぼ同じ）周波数のクロックＩＣＫの位相を、位相調整コードＰＩＣＯＤＥに基づいて調整する。例えば、位相調整器５６９は、ｎ相の送信クロックＳＣＫ−ｎを位相調整コードＰＩＣＯＤＥに基づいて重み付けして結合することにより、クロックＩＣＫを生成する。
【０１０５】
デジタルフィルタ５６５から出力される位相調整コードＰＩＣＯＤＥのビット数が位相調整器５６９の分解能に対応するビット数より大きい場合、位相調整コードＰＩＣＯＤＥの上位側のビットの値が位相調整コードとして使用される。図６に示す例（相調整器５６９の分解能に対応するビット数＝３）では、位相調整コードＰＩＣＯＤＥの上位３ビットの値が位相調整コードとして使用される。例えば、位相調整コードＰＩＣＯＤＥの上位３ビットが０００の場合、クロックＩＣＫの位相は０°に調整され、位相調整コードＰＩＣＯＤＥの上位３ビットが００１の場合、クロックＩＣＫの位相は４５°に調整される。
【０１０６】
なお、位相調整器５６９は、送信クロックＳＣＫの周波数が安定したことを示すロック情報ＬＩＮＦをＰＬＬ回路５３０から受けるまでは、初期値の位相調整コードＰＩＣＯＤＥに基づいて、クロックＩＣＫの位相を調整する。
【０１０７】
分周器５７０は、位相調整器５６９で位相が調整されたクロックＩＣＫの周波数を分周して、処理クロックＰＣＫ１を生成する。これにより、処理クロックＰＣＫ１の位相は、位相調整コードＰＩＣＯＤＥに基づいて調整される。例えば、分周器５７０は、クロックＩＣＫの周波数を８分周した処理クロックＰＣＫ１を、位相比較部５４０および複数の送信部４００に供給する。
【０１０８】
なお、位相比較部５４０および位相調整部５６０の構成は、図５に示す例に限定されない。例えば、位相調整部５６０は、位相調整器５６９および分周器５７０の代わりに、図３に示したクロック選択部４６０と同一または同様なクロック選択部を有してもよい。この場合、位相調整部５６０内に設けられたクロック選択部は、位相生成器５４４から８相の分周クロックＤＣＫｐを受け、８相の分周クロックＤＣＫｐのうちの１つを処理クロックＰＣＫ１として位相調整コードＰＩＣＯＤＥに基づいて選択する。
【０１０９】
また、位相比較部５４０は、クロック生成部５００から省かれてもよい。この場合、位相調整部５６０は、例えば、複数の送信部４００（より詳細には、シンセサイザ４１０内の選択情報生成器４５０）の１つから選択情報ＳＩＮＦを位相調整コードＰＩＣＯＤＥとして受ける。
【０１１０】
すなわち、複数の送信部４００にそれぞれ設けられた第２の位相比較部（分周器４２０、位相生成器４３０、フリップフロップ４４０−４４７および選択情報生成器４５０を含む回路）のうちの１つは、クロック生成部５００の位相比較部５４０と兼用されてもよい。換言すれば、クロック生成部５００は、複数の送信部４００にそれぞれ設けられた第２の位相比較部のうちの１つを、位相比較部５４０として使用してもよい。この場合、送信回路３００の回路規模を小さくできる。
【０１１１】
図６は、図５に示した位相調整器５６９の分解能の一例を示す。図６に示した例では、位相調整器５６９は、例えば、位相比較部５４０等に供給される送信クロックＳＣＫの位相を基準にして位相を４５°単位でずらした８相のクロックのうちのいずれかを、クロックＩＣＫとして生成する。例えば、位相調整コードＰＩＣＯＤＥの上位３ビットが０００、００１、０１０、０１１、１００、１０１、１１０、１１１の場合、クロックＩＣＫの位相は、それぞれ０°、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°に調整される。なお、位相調整器５６９の分解能は、例えば、処理クロックＰＣＫに発生するワンダ（対応可能なワンダ）の仕様等に基づいて予め決定される。
【０１１２】
図７は、図２に示したクロック生成部５００の動作の一例を示す。ステップＳ１００の処理は、ＰＬＬ回路５３０が起動した後、または、ＰＬＬ回路５３０がリセットされた後に実行される。ステップＳ１００の処理が実行される前では、処理クロックＰＣＫ１の元となるクロックＩＣＫの位相は、初期値の位相調整コードＰＩＣＯＤＥに基づいて調整される。すなわち、ステップＳ１００の処理が実行される前では、位相比較部５４０および複数の送信部４００は、初期値の位相調整コードＰＩＣＯＤＥに基づいて位相が調整された処理クロックＰＣＫ２を受ける。
【０１１３】
ステップＳ１００では、位相比較部５４０および位相調整部５６０は、ＰＬＬ回路５３０の出力クロックの周波数が安定したかを判定する。例えば、位相比較部５４０および位相調整部５６０は、ＰＬＬ回路５３０から受けるロック情報ＬＩＮＦに基づいて、送信クロックＳＣＫの周波数が所定の周波数範囲に収まったロック状態に遷移したかを判定する。
【０１１４】
ＰＬＬ回路５３０の出力クロックの周波数が安定していない場合（送信クロックＳＣＫの周波数が所定の周波数範囲に収まっていない場合）、クロック生成部５００の動作は、ステップＳ１００に戻る。ＰＬＬ回路５３０の出力クロックの周波数が安定した場合（送信クロックＳＣＫの周波数が所定の周波数範囲に収まった場合）、クロック生成部５００の動作は、ステップＳ１１０に移る。
【０１１５】
ステップＳ１１０では、初期値保持部５６３は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差の初期値を記憶する。例えば、位相比較部５４０は、処理回路２００を経由して受けた処理クロックＰＣＫ２の位相と送信クロックＳＣＫとの位相とを比較し、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を示す位相情報ＰＩＮＦを位相調整部５６０に出力する。そして、位相調整部５６０は、位相比較部５４０から受けた位相情報ＰＩＮＦが示す位相差を初期位相差として初期値保持部５６３に記憶させる。
【０１１６】
ステップＳ１２０では、位相比較部５４０は、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を検出する。例えば、位相比較部５４０は、処理回路２００を経由して受けた処理クロックＰＣＫ２の位相と送信クロックＳＣＫの位相とを比較し、処理クロックＰＣＫ２と送信クロックＳＣＫとの位相差を示す位相情報ＰＩＮＦを位相調整部５６０に出力する。
【０１１７】
ステップＳ１３０では、変動検出部５６２は、処理クロックＰＣＫ２の位相変化を算出する。例えば、変動検出部５６２は、ステップＳ１２０で検出された位相差（位相比較部５４０から受けた位相情報ＰＩＮＦが示す位相差）を、ステップＳ１１０で初期値保持部５６３に記憶した初期位相差から減算する。そして、変動検出部５６２は、減算結果を変動情報ＶＩＮＦとしてデジタルフィルタ５６５に出力する。
【０１１８】
例えば、処理クロックＰＣＫ２にワンダが発生して、処理クロックＰＣＫ２の位相が初期状態から遅れた場合、位相情報ＰＩＮＦが示す位相差は、初期位相差より大きくなる。この場合、変動検出部５６２からデジタルフィルタ５６５に出力される変動情報ＶＩＮＦは、負の値になる。また、処理クロックＰＣＫ２にワンダが発生して、処理クロックＰＣＫ２の位相が初期状態から進んだ場合、位相情報ＰＩＮＦが示す位相差は、初期位相差より小さくなる。この場合、変動検出部５６２からデジタルフィルタ５６５に出力される変動情報ＶＩＮＦは、正の値になる。
【０１１９】
なお、処理クロックＰＣＫ２の位相が初期状態と同じまたはほぼ同じ（例えば、位相比較部５４０の比較精度以下の差）である場合、位相情報ＰＩＮＦが示す位相差は、初期位相差と同じである。この場合、変動検出部５６２からデジタルフィルタ５６５に出力される変動情報ＶＩＮＦの値は、０である。すなわち、位相変動が検出されない場合、変動情報ＶＩＮＦの値は、０である。
【０１２０】
ステップＳ１４０では、デジタルフィルタ５６５は、ステップＳ１３０で算出された処理クロックＰＣＫ２の位相変化に基づいて、位相調整コードＰＩＣＯＤＥを更新する。例えば、デジタルフィルタ５６５は、変動検出部５６２から受けた変動情報ＶＩＮＦの値を積分して位相調整コードＰＩＣＯＤＥを更新する。
【０１２１】
例えば、処理クロックＰＣＫ２の位相が初期状態から遅れた場合、デジタルフィルタ５６５は、変動情報ＶＩＮＦが示す負の値を、現状の位相調整コードＰＩＣＯＤＥに加算する。このため、位相調整コードＰＩＣＯＤＥの値は、現状の値より小さくなる。すなわち、デジタルフィルタ５６５は、処理クロックＰＣＫ２の位相が初期状態から遅れた場合、処理クロックＰＣＫの位相を現状の位相から進めるように、位相調整コードＰＩＣＯＤＥを更新する。
【０１２２】
また、例えば、処理クロックＰＣＫ２の位相が初期状態から進んだ場合、デジタルフィルタ５６５は、変動情報ＶＩＮＦが示す正の値を、現状の位相調整コードＰＩＣＯＤＥに加算する。このため、位相調整コードＰＩＣＯＤＥの値は、現状の値より大きくなる。すなわち、デジタルフィルタ５６５は、処理クロックＰＣＫ２の位相が初期状態から進んだ場合、処理クロックＰＣＫの位相を現状の位相から遅れるように、位相調整コードＰＩＣＯＤＥを更新する。
【０１２３】
なお、変動情報ＶＩＮＦの値が０である場合（ステップＳ１３０で位相変動が検出されない場合）、位相調整コードＰＩＣＯＤＥは、現状の位相調整コードＰＩＣＯＤＥに維持される。
【０１２４】
ステップＳ１５０では、位相調整部５６０は、ステップＳ１４０で更新された位相調整コードＰＩＣＯＤＥに基づいて、処理クロックＰＣＫ１の位相を調整する。例えば、処理クロックＰＣＫ２の位相が初期状態から遅れた場合、位相調整器５６９は、現状の値より小さい値に更新された位相調整コードＰＩＣＯＤＥを受けるため、クロックＩＣＫの位相を現状の位相より進める。このため、クロックＩＣＫの周波数を分周した処理クロックＰＣＫ１の位相は、現状の位相から進む。
【０１２５】
また、例えば、処理クロックＰＣＫ２の位相が初期状態から進んだ場合、位相調整器５６９は、現状の値より大きい値に更新された位相調整コードＰＩＣＯＤＥを受けるため、クロックＩＣＫの位相を現状の位相より遅らせる。このため、クロックＩＣＫの周波数を分周した処理クロックＰＣＫ１の位相は、現状の位相から遅れる。
【０１２６】
このように、クロック生成部５００は、ワンダによる処理クロックＰＣＫ２の位相のずれを戻すように、処理クロックＰＣＫ１の位相を調整する。ステップＳ１５０の処理が実行された後、クロック生成部５００の動作は、ステップＳ１２０に戻る。クロック生成部５００は、ステップＳ１２０−Ｓ１５０の処理を繰り返すことにより、位相比較部５４０および複数の送信部４００が受ける処理クロックＰＣＫ２にワンダが発生することを抑制する。なお、クロック生成部５００の動作は、図７に示す例に限定されない。
【０１２７】
以上、図２から図７に示す実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、送信回路３００の遅延時間を増加させることなく、送信回路３００におけるクロック（処理クロックＰＣＫ２）のワンダの影響を低減させることができる。送信回路３００の遅延時間を減少させることができるため、集積回路１００のレイテンシを低減することができる。すなわち、集積回路１００のレイテンシを増加させることなく、処理クロックＰＣＫ２のワンダの影響を低減させることができる。
【０１２８】
また、送信部４００の数の増加に伴い、処理クロックＰＣＫに発生するワンダが増加する場合でも、各送信部４００は、ワンダの発生が抑制された処理クロックＰＣＫ２を受ける。このため、送信部４００の数が増加した場合でも、送信回路３００の遅延時間を増加させることなく、処理クロックＰＣＫ２のワンダの影響を低減させることができる。
【０１２９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１３０】
１０‥集積回路；２０‥処理回路；２２‥クロック配線；３０‥送信回路；４０‥送信部；５０‥クロック生成部；５２‥クロック出力端子；５４‥位相比較部；５６‥位相調整部；６０‥レーン；１００‥集積回路；２００‥処理回路；２０２‥クロック配線；２１０−２４５‥クロックドライバ；３００‥送信回路；４００‥送信部；４１０‥シンセサイザ；４２０‥分周器；４３０‥位相生成器；４４０−４４７‥フリップフロップ；４５０‥選択情報生成器；４６０‥クロック選択部；４７０‥マルチプレクサ部；４８０‥出力バッファ；５００‥クロック生成部；５２０‥クロック出力端子；５３０‥ＰＬＬ回路；５４０‥位相比較部；５４２‥分周器；５４４‥位相生成器；５５０−５５７‥フリップフロップ；５５８‥位相情報生成器；５６０‥位相調整部；５６２‥変動検出部；５６３‥初期値保持部；５６４‥減算部；５６５‥デジタルフィルタ；５６６‥増幅部；５６７‥加算部；５６８‥保持部；位相調整器５６９；５７０‥分周器；６００‥レーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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