(57)【特許請求の範囲】
【請求項１】
フォールデッドカスコード型の演算増幅回路において、
Ｐチャネル型のトランジスタからなる第１の電流源と、
前記第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、
前記差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、
前記第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、
Ｐチャネル型のトランジスタ対からなり、前記カスコード回路に電流を供給する第３の電流源と、
前記カスコード回路と前記第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、
前記ノードに接続された位相補償用のコンデンサと、
を備え、前記カスコード回路のトランジスタは、ソースにバックゲートが接続され、前記第１の電流源は、前記第３の電流源よりも供給できる電流を多くした演算増幅回路。
【請求項２】
フォールデッドカスコード型の演算増幅回路において、
Ｐチャネル型のトランジスタからなる第１の電流源と、
前記第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、
前記差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、
前記第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、
Ｐチャネル型のトランジスタ対からなり、前記カスコード回路に電流を供給する第３の電流源と、
前記カスコード回路と前記第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、
前記ノードに接続された位相補償用のコンデンサと、
を備え、
前記カスコード回路のトランジスタは、Ｎ型半導体基板に形成されたＰ型ウエルの上部にＮ型のソース領域とＮ型のドレイン領域とが形成され、前記ソース領域と前記Ｐ型ウエルとが接続され、
前記Ｎ型半導体基板は、前記演算増幅回路の電源端子に接続されている演算増幅回路。
【請求項３】
フォールデッドカスコード型の演算増幅回路において、
Ｐチャネル型のトランジスタからなる第１の電流源と、
前記第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、
前記差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、
前記第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、
Ｐチャネル型のトランジスタ対からなり、前記カスコード回路に電流を供給する第３の電流源と、
前記カスコード回路と前記第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、
前記ノードに接続された位相補償用のコンデンサと、
を備え、
前記カスコード回路のトランジスタは、Ｐ型半導体基板に形成されたＮ型ウエルの上部にＰ型ウエルが形成され、前記Ｐ型ウエルの上部にＮ型のソース領域とＮ型のドレイン領域とが形成され、前記ソース領域と前記Ｐ型ウエルとが接続され、
前記Ｎ型ウエルは、前記演算増幅回路の電源端子に接続されている演算増幅回路。
【請求項４】
フォールデッドカスコード型の演算増幅回路において、
Ｐチャネル型のトランジスタからなる第１の電流源と、
前記第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、
前記差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、
前記第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、
Ｐチャネル型のトランジスタ対からなり、前記カスコード回路に電流を供給する第３の電流源と、
前記カスコード回路と前記第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、
前記ノードに接続された位相補償用のコンデンサと、
を備え、
前記カスコード回路のトランジスタは、Ｎ型半導体基板に形成されたＰ型ウエルの上部にＮ型のソース領域とＮ型のドレイン領域とが形成され、前記ソース領域と前記Ｐ型ウエルとが接続され、
前記Ｐ型ウエルと前記ドレイン領域とで形成されるボディダイオードが前記ソース領域に注入された電流により寄生動作することにより、前記演算増幅回路の電源から前記Ｎ型半導体基板、前記Ｐ型ウエルおよび前記ドレイン領域を介して流れる電流により前記位相補償用のコンデンサを充電する演算増幅回路。
【請求項５】
フォールデッドカスコード型の演算増幅回路において、
Ｐチャネル型のトランジスタからなる第１の電流源と、
前記第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、
前記差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、
前記第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、
Ｐチャネル型のトランジスタ対からなり、前記カスコード回路に電流を供給する第３の電流源と、
前記カスコード回路と前記第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、
前記ノードに接続された位相補償用のコンデンサと、
を備え、
前記カスコード回路のトランジスタは、Ｐ型半導体基板に形成されたＮ型ウエルの上部にＰ型ウエルが形成され、前記Ｐ型ウエルの上部にＮ型のソース領域とＮ型のドレイン領域とが形成され、前記ソース領域と前記Ｐ型ウエルとが接続され、
前記Ｐ型ウエルと前記ドレイン領域とで形成されるボディダイオードが前記ソース領域に注入された電流により寄生動作することにより、前記演算増幅回路の電源から前記Ｎ型ウエル、前記Ｐ型ウエルおよび前記ドレイン領域を介して流れる電流により前記位相補償用のコンデンサを充電する演算増幅回路。
【請求項６】
前記第１の電流源は、前記第３の電流源よりも供給できる電流を多くした請求項２〜５のいずれか１項に記載の演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は演算増幅回路に関し、特にＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）によって構成され、高いスルーレート特性を有する演算増幅回路に関する。
【背景技術】
【０００２】
演算増幅器は、アナログ信号の増幅器またはデジタル信号の比較器として利用され、一般には、差動増幅回路の入力段とソース接地回路の出力段とを有する２段構成のものが知られている（たとえば、非特許文献１参照）。
【０００３】
図６は基本的な２段構成の演算増幅回路の例を示す回路図、図７は演算増幅回路をボルテージフォロアとして使用する場合の構成例を示す回路図、図８はボルテージフォロアの入出力特性の例を示す図である。
【０００４】
基本的な演算増幅回路は、図６に示したように、入力段としてＰチャネル型のＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと記す）Ｍ１，Ｍ２，Ｍ３と、Ｎチャネル型のＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと記す）Ｍ４，Ｍ５とを有している。演算増幅回路は、また、出力段としてＰＭＯＳトランジスタＭ６と、ＮＭＯＳトランジスタＭ７とを有している。
【０００５】
ＰＭＯＳトランジスタＭ２，Ｍ３は、一対の入力端子ＩＮ＋，ＩＮ−に印加された同相入力電圧を差動増幅するＰＭＯＳ差動対を構成している。ＰＭＯＳトランジスタＭ１は、バイアス端子Ｂｉａｓに所定の定電圧が接続されることにより、ＰＭＯＳ差動対の電流源を構成している。カレントミラー回路を形成するＮＭＯＳトランジスタＭ４，Ｍ５は、ＰＭＯＳ差動対の能動負荷を構成している。ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ５との接続点は、出力段のＮＭＯＳトランジスタＭ７に接続されている。このＮＭＯＳトランジスタＭ７とこれの電流源をなすＰＭＯＳトランジスタＭ６との接続点は、出力端子Ｖｏｕｔに接続されている。この演算増幅回路は、また、ＮＭＯＳトランジスタＭ７のゲートおよびドレインに、位相補償用のコンデンサＣ１と抵抗Ｒ１との直列回路が接続されている。
【０００６】
以上のような構成の演算増幅回路をボルテージフォロアとして使用する場合の動作について説明する。ボルテージフォロアは、図７に示したように、図６に示す入力端子ＩＮ＋を入力端子Ｖｉｎとし、図６に示す入力端子ＩＮ−を出力端子Ｖｏｕｔと接続して、増幅度が１の非反転増幅回路を構成している。
【０００７】
ここで、ボルテージフォロアに矩形波の信号が入力されたとする。入力端子Ｖｉｎに矩形波のハイレベルの電圧（たとえば、電源電圧ＶＤＤに近い電圧）が入力されると、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ３は、オフされる。これにより、出力段のＮＭＯＳトランジスタＭ７は、そのゲートに接地電位（ＧＮＤ：０Ｖ）が印加されることでオフされ、出力端子Ｖｏｕｔには、ＰＭＯＳトランジスタＭ６を介して図８に示したような電源電圧ＶＤＤに近い電圧が出力される。
【０００８】
次に、入力端子Ｖｉｎに矩形波の立ち下がり信号（たとえば、接地電位まで低下する電圧）が入力された場合について説明する（たとえば、非特許文献１、図７−３９参照）。矩形波の立ち下がり信号が入力されると、まず、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ３がオンする。このとき、ＰＭＯＳトランジスタＭ１を流れる電流は、すべてＰＭＯＳトランジスタＭ３に流れる。一方、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ２には電流が流れないために、ＮＭＯＳトランジスタＭ４にも電流は流れず、ＮＭＯＳトランジスタＭ４とゲートが共通のＮＭＯＳトランジスタＭ５にも、電流は流れない。したがって、ＰＭＯＳトランジスタＭ３に流れた電流は、すべてコンデンサＣ１に流れ込んでコンデンサＣ１を充電する。同時に、ＮＭＯＳトランジスタＭ７は、そのゲートの電圧が上昇することによってオンされ、出力端子Ｖｏｕｔの電圧が図８に示したように降下を開始する。
【０００９】
コンデンサＣ１の充電によって出力端子Ｖｏｕｔの電圧が降下し、出力端子Ｖｏｕｔの電圧と入力端子Ｖｉｎの電圧とが等しくなると、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３のゲート電圧が等しくなる。これにより、ＰＭＯＳトランジスタＭ２，Ｍ３に等しく電流が流れるようになり、カレントミラー回路のＮＭＯＳトランジスタＭ４，Ｍ５にも、等しい電流が流れるようになる。ＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ５に等しい電流が流れることで、コンデンサＣ１への充電は完了する。
【００１０】
このように、ボルテージフォロアの入力端子Ｖｉｎに矩形波の立ち下がり信号が入力されると、ＰＭＯＳトランジスタＭ１を流れるバイアス電流によってコンデンサＣ１への充電が行われ、出力端子Ｖｏｕｔの電圧が降下する。コンデンサＣ１への充電は、出力端子Ｖｏｕｔの電圧が接地電位まで降下すると完了する。このときのスルーレート、すなわち、出力端子Ｖｏｕｔの電圧を立ち下がりに要した時間で除した値は、コンデンサＣ１の容量値とコンデンサＣ１へ充電される電流値とによって決められる。
【００１１】
ここで、矩形波の立ち下がりのスルーレートが高い高速の演算増幅回路とするには、出力端子Ｖｏｕｔの電圧の立ち下がりに要する時間を短くする必要がある。出力端子Ｖｏｕｔの電圧の立ち下がりの時間を短くして立ち下がりの傾斜を急峻にするには、コンデンサＣ１の容量値を小さくするか、そのコンデンサＣ１へ充電される電流値を大きくすればよい。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】吉澤浩和著、「ＣＭＯＳ  ＯＰアンプ回路実務設計の基礎」、初版、ＣＱ出版株式会社、２００７年５月１５日、ｐ．１３７−１３９
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、位相補償用のコンデンサの容量値は、位相補償の条件で決まっているため、スルーレート改善のために小さく変更することが難しい。一方、コンデンサへ充電される電流値を大きくすることは、入力段の差動対に電流を供給する電流源の電流値を増やすことになるが、その分、バイアス電流が増えてしまう。バイアス電流が増えることは、特に、低消費電力が要求されるモバイル機器へ適用される演算増幅回路には、非常に不利になる。
【００１４】
本発明はこのような点に鑑みてなされたものであり、位相補償用のコンデンサの容量値を変更することなく、また、バイアス電流を増加させることなく、高いスルーレート特性を持たせた演算増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記の課題を解決するために、フォールデッドカスコード型の演算増幅回路が提供される。この演算増幅回路は、Ｐチャネル型のトランジスタからなる第１の電流源と、第１の電流源から電流が供給され、Ｐチャネル型のトランジスタからなり、差動電圧が入力される差動対と、この差動対から出力された電流を折り返すＮチャネル型のトランジスタ対からなる第２の電流源と、この第２の電流源にカスコード接続されたＮチャネル型のトランジスタ対からなるカスコード回路と、Ｐチャネル型のトランジスタ対からなり、カスコード回路に電流を供給する第３の電流源と、カスコード回路と第３の電流源との接続部のノードから出力された電圧を増幅するＮチャネル型の出力トランジスタと、ノードに接続された位相補償用のコンデンサと、を備えている。そして、カスコード回路のトランジスタは、ソースにバックゲートが接続され、第１の電流源は、第３の電流源よりも供給できる電流を多くしている。
【００１６】
このような演算増幅回路によれば、出力トランジスタをオンするとき、カスコード回路のトランジスタに寄生される能動寄生素子の寄生動作によってコンデンサへの充電が急速に行われる。これにより、出力トランジスタをオンして出力電圧が低下するまでの時間が短くなり、スルーレートを改善することができる。
【発明の効果】
【００１７】
上記構成の演算増幅回路は、カスコード回路の能動寄生素子を利用してコンデンサを急速充電しているため、消費電流を増加させることなくスルーレートを高めることができ、低消費電流動作と高スルーレートを両立できるという利点がある。また、コンデンサは、位相補償の条件で決まっている容量値のものをそのまま使用できるため、スルーレート改善のために小さくする必要がないという利点がある。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に係る演算増幅回路を示す回路図である。
【図２】折り返しの電流源にカスコード接続されたＮＭＯＳトランジスタの構造例を示す断面図である。
【図３】第１の実施の形態に係る演算増幅回路をボルテージフォロアとして使用する場合の構成例を示す回路図である。
【図４】ボルテージフォロアの入出力特性の例を示す図である。
【図５】第２の実施の形態に係る演算増幅回路の折り返しの電流源にカスコード接続されたＮＭＯＳトランジスタの構造例を示す断面図である。
【図６】基本的な２段構成の演算増幅回路の例を示す回路図である。
【図７】演算増幅回路をボルテージフォロアとして使用する場合の構成例を示す回路図である。
【図８】ボルテージフォロアの入出力特性の例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下の説明において、端子名とその端子における電圧、信号等は、同じ符号を用いることがある。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を組み合わせて実施することができる。
【００２０】
図１は第１の実施の形態に係る演算増幅回路を示す回路図、図２は折り返しの電流源にカスコード接続されたＮＭＯＳトランジスタの構造例を示す断面図である。
第１の実施の形態に係る演算増幅回路は、フォールデッド（折り返し）カスコード型の演算増幅回路であり、入力段と、中間段と、出力段とを備えている。
【００２１】
入力段は、電流源をなすＰＭＯＳトランジスタＭ１１と、ＰＭＯＳ差動対を構成するＰＭＯＳトランジスタＭ１２，Ｍ１３とを有している。ＰＭＯＳトランジスタＭ１１は、そのソースおよびバックゲートが電源端子ＶＤＤに接続され、ゲートがバイアス端子Ｂｉａｓ１に接続され、ドレインがＰＭＯＳトランジスタＭ１２，Ｍ１３のソースに接続されている。ＰＭＯＳトランジスタＭ１２，Ｍ１３は、そのゲートが入力端子ＩＮ−，ＩＮ＋にそれぞれ接続され、バックゲートが電源端子ＶＤＤに接続されている。
【００２２】
中間段は、ＰＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６，Ｍ１７と、ＮＭＯＳトランジスタＭ１８，Ｍ１９，Ｍ２０，Ｍ２１とを有している。ここで、ＮＭＯＳトランジスタＭ２０，Ｍ２１は、電流源を構成しており、この電流源に入力段のＰＭＯＳ差動対およびＮＭＯＳトランジスタＭ１８，Ｍ１９がカスコード接続されている。そして、ＮＭＯＳトランジスタＭ１８，Ｍ１９には、能動負荷をなすＰＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６，Ｍ１７が接続されている。
【００２３】
すなわち、ＮＭＯＳトランジスタＭ２０，Ｍ２１は、そのソースおよびバックゲートがグランドにそれぞれ接続され、それぞれのゲートがＮＭＯＳトランジスタＭ１９のドレインに接続されている。ＮＭＯＳトランジスタＭ２０のドレインは、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ１３のドレインおよびＮＭＯＳトランジスタＭ１８のソースに接続されている。ＮＭＯＳトランジスタＭ２１のドレインは、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ１２のドレインおよびＮＭＯＳトランジスタＭ１９のソースに接続されている。ＮＭＯＳトランジスタＭ１８，Ｍ１９は、ゲートがバイアス端子Ｂｉａｓ３に接続され、ドレインがＰＭＯＳトランジスタＭ１６，Ｍ１７のドレインに接続されている。
【００２４】
ＰＭＯＳトランジスタＭ１６，Ｍ１７は、そのゲートがバイアス端子Ｂｉａｓ２に接続され、ソースがＰＭＯＳトランジスタＭ１４，Ｍ１５のドレインに接続されている。ＰＭＯＳトランジスタＭ１４，Ｍ１５は、そのゲートがバイアス端子Ｂｉａｓ１に接続され、ソースが電源端子ＶＤＤに接続されている。そして、ＰＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６，Ｍ１７のバックゲートは、電源端子ＶＤＤに接続されている。
【００２５】
なお、ＰＭＯＳトランジスタＭ１１，Ｍ１４，Ｍ１５は、そのゲートが同じバイアス端子Ｂｉａｓ１に接続されていて、流れる電流が同じバイアス電圧にて制御されている。ただし、ＰＭＯＳトランジスタＭ１１を流れる電流Ｉ１とＰＭＯＳトランジスタＭ１４，Ｍ１５を流れる電流Ｉ２とは、Ｉ１＞Ｉ２としている。この関係を実現するには、図示はしないが、ＰＭＯＳトランジスタＭ１１は、そのＰＭＯＳ素子をたとえば２個並列に接続して構成することにより、電流Ｉ１は、ＰＭＯＳトランジスタＭ１４，Ｍ１５の電流Ｉ２の２倍にすることができる。
【００２６】
出力段は、ＰＭＯＳトランジスタＭ２２と、ＮＭＯＳトランジスタＭ２３とを有している。ＮＭＯＳトランジスタＭ２３は、そのソースおよびバックゲートがグランドに接続され、ゲートがＰＭＯＳトランジスタＭ１６のドレインとＮＭＯＳトランジスタＭ１８のドレインとの接続点に接続されている。ＮＭＯＳトランジスタＭ２３のドレインは、ＰＭＯＳトランジスタＭ２２のドレインおよび出力端子Ｖｏｕｔに接続されている。ＮＭＯＳトランジスタＭ２３は、また、そのゲートおよびドレインに、位相補償用のコンデンサＣと抵抗Ｒとの直列回路が接続されている。ＰＭＯＳトランジスタＭ２２は、そのソースおよびバックゲートが電源端子ＶＤＤに接続され、ゲートがバイアス端子Ｂｉａｓ１に接続されている。なお、バイアス端子Ｂｉａｓ１，Ｂｉａｓ２，Ｂｉａｓ３には、定電圧回路のブロックが接続されており、それぞれ所定のバイアス電圧が入力されている。
【００２７】
ここで、電流源のＮＭＯＳトランジスタＭ２０，Ｍ２１にカスコード接続されたＮＭＯＳトランジスタＭ１８，Ｍ１９については、そのバックゲートは、グランドではなく、自身のソースにそれぞれ接続されている。
【００２８】
その素子構造は、図２に示したように、Ｎ型半導体基板１０の表面層にＰ型ウエル１１が形成され、その上部に、ＮＭＯＳトランジスタＭ１８，Ｍ１９が形成されている。すなわち、Ｐ型ウエル１１の上部にドレインＤ１およびソースＳ１となる２つのＮ型領域１２，１３が拡散法などで形成され、ソース・ドレイン間のＰ型ウエル１１の上にゲート酸化膜（図示を省略）を挟んでゲート電極１４が形成される。Ｐ型ウエル１１は、バックゲートＢＧとなり、Ｎ型半導体基板１０には、電源端子ＶＤＤが接続される。また、Ｎ型半導体基板１０には、ＮＭＯＳトランジスタＭ１８，Ｍ１９が形成されているおもて面側にソースＳ２を配置し、うら面側にドレインＤ２を配置した縦型ＭＯＳＦＥＴ３０を、Ｐ型ウエル１１から離れた領域に形成することができる。縦型ＭＯＳＦＥＴ３０は、Ｎ+型ドレイン領域５１、Ｎ-型ドリフト領域５２（Ｎ型半導体基板１０）、Ｐ型チャネル領域５３、Ｐ+型コンタクト領域６４、Ｎ+型ソース領域６１、ゲート絶縁膜５９およびゲート電極６０を備えている。
【００２９】
ＮＭＯＳトランジスタＭ１８，Ｍ１９の素子構造において、Ｎ型領域１２の直下は、ＮＰＮ、すなわち、バイポーラトランジスタの構造になっており、必然的に能動寄生素子が形成されている。したがって、ＮＭＯＳトランジスタＭ１８の動作条件によっては、Ｐ型ウエル１１とＮ型領域１２との間に形成されるボディダイオード１５が寄生動作をすることになる。具体的には、ＮＭＯＳトランジスタＭ１８のバックゲートＢＧをソースＳに接続したことによって、ソースＳに注入された電流がボディダイオード１５による寄生動作によってドレインＤに流れることになる。
【００３０】
なお、シングルエンド型の演算増幅回路では、ＮＭＯＳトランジスタＭ１８のみバックゲートをソースに接続すればよいが、フォールデッドカスコードでは、対の構成になっているので、ＮＭＯＳトランジスタＭ１９も同じ回路構成にしてある。これは、ＮＭＯＳトランジスタＭ１９だけ、バックゲートをグランドに接続すると、閾値が変わり、特性が変わってしまうからである。
【００３１】
以上の構成を有するフォールデッドカスコード型の演算増幅回路によれば、入力端子ＩＮ−，ＩＮ＋に印加された電圧信号は、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ１２，Ｍ１３によって電流信号に変換される。次に、その電流信号は、ＮＭＯＳトランジスタＭ２０，Ｍ２１の電流源を利用して折り返される。このとき、電流信号は、ＮＭＯＳトランジスタＭ１８，Ｍ１９によって別の電流信号に変換され、さらに、その電流信号は、ＰＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６，Ｍ１７によって電圧信号に変換される。この電圧信号は、ＮＭＯＳトランジスタＭ２３によって増幅され、出力端子Ｖｏｕｔから出力される。
【００３２】
次に、このフォールデッドカスコード型の演算増幅回路をボルテージフォロアとして使用したときの動作、特に、矩形波の立ち下がり信号が入力されたときの動作について説明する。
【００３３】
図３は第１の実施の形態に係る演算増幅回路をボルテージフォロアとして使用する場合の構成例を示す回路図、図４はボルテージフォロアの入出力特性の例を示す図である。
ボルテージフォロアは、図３に示したように、図１に示す入力端子ＩＮ＋を入力端子Ｖｉｎとし、図１に示す入力端子ＩＮ−を出力端子Ｖｏｕｔと接続して、増幅度が１の非反転増幅回路を構成している。
【００３４】
まず、この演算増幅回路では、ＰＭＯＳ差動対の電流源であるＰＭＯＳトランジスタＭ１１に電流Ｉ１が流れ、ＰＭＯＳトランジスタＭ１４，Ｍ１５には、電流Ｉ１より小さな電流Ｉ２が流れるものとする。ここで、ボルテージフォロアの入力端子Ｖｉｎに矩形波の立ち下がり信号が入力されると、ＰＭＯＳ差動対のＰＭＯＳトランジスタＭ１２，Ｍ１３がともにオフであったものが、ＰＭＯＳトランジスタＭ１３だけオンとなる。すると、ＰＭＯＳトランジスタＭ１１の電流Ｉ１は、ＰＭＯＳトランジスタＭ１３に流れ、ＮＭＯＳトランジスタＭ１８とＮＭＯＳトランジスタＭ２０との接続点であるノードＢに流れ込む。
【００３５】
この時点では、ＰＭＯＳトランジスタＭ１２は、オフのままであるので、ＰＭＯＳトランジスタＭ１１から流れてきた電流Ｉ１は、すべてＰＭＯＳトランジスタＭ１３に流れることになる。また、ＮＭＯＳトランジスタＭ２１は、ＰＭＯＳ差動対からの電流が流れ込まないので、ＰＭＯＳトランジスタＭ１５から流れてきた電流Ｉ２だけが流れる。この電流Ｉ２と同じ電流がＮＭＯＳトランジスタＭ２１とゲート電圧が共通のＮＭＯＳトランジスタＭ２０にも流れる。
【００３６】
したがって、ノードＢには、ＰＭＯＳトランジスタＭ１３から流れる電流Ｉ１と、ＰＭＯＳトランジスタＭ１４から流れる電流Ｉ２が流れ込むが、ＮＭＯＳトランジスタＭ２０に流れる電流は、ＮＭＯＳトランジスタＭ２１によって電流Ｉ２に制限されている。つまり、ノードＢは、流れ込む電流がＩ１＋Ｉ２であるのに対し、流れ出る電流がＩ２である。このため、流れ込む電流Ｉ１によってノードＢの電圧が上昇するようになる。
【００３７】
ノードＢの電圧が上昇し続けて、電圧がＰＭＯＳトランジスタＭ１６とＮＭＯＳトランジスタＭ１８との接続点であるノードＡの電圧よりも、ボディダイオード１５の順方向電圧の分だけ高くなると、ＮＭＯＳトランジスタＭ１８は、寄生動作をする。すなわち、ボディダイオード１５がオンし、ノードＢに流れ込んだ電流Ｉ１がボディダイオード１５を介してノードＡに流れることになる。このとき、ボディダイオード１５を含む能動寄生素子は、バイポーラトランジスタ構成となっているので、ノードＡには、さらに、Ｎ型半導体基板１０を介して電源端子ＶＤＤからの電流がバイポーラトランジスタの直流電流増幅率の分だけ増幅されて流入することになる。
【００３８】
これにより、ノードＡの電圧が一気に上昇し、位相補償用のコンデンサＣが急激に充電され、ＮＭＯＳトランジスタＭ２３のゲート電圧も急激に上昇する。すると、ＮＭＯＳトランジスタＭ２３がオンし、出力端子Ｖｏｕｔの電位が、図４に示したように、急激に低下する。すなわち、位相補償用のコンデンサの容量値を小さくすることなく、また、バイアス電流を増加させることなく、矩形波の立ち下がり信号のスルーレートを高くすることができる。
【００３９】
なお、ＰＭＯＳトランジスタＭ１１が流す電流Ｉ１をＰＭＯＳトランジスタＭ１４，Ｍ１５が流す電流Ｉ２より大きくしているが、これは、ＮＭＯＳトランジスタＭ１８での寄生動作を確実にするためである。すなわち、入力端子Ｖｉｎに矩形波の立ち下がり信号が入力されると、ノードＢに電流Ｉ１が流れ込み、ノードＢの電位が上がるが、それによって、ＮＭＯＳトランジスタＭ１８のソースの電位が上がり、ＮＭＯＳトランジスタＭ１８がオフする可能性がある。ＮＭＯＳトランジスタＭ１８がオフすると、そのソース側にあるＮＭＯＳトランジスタＭ２０は、電流Ｉ２を流すことができるので、もし、Ｉ１＝Ｉ２であれば、ノードＢに注入された電流Ｉ１は、すべてＮＭＯＳトランジスタＭ２０に流れることになる。すると、ノードＢの電位が上がらないので、ＮＭＯＳトランジスタＭ１８の寄生動作も生じなくなる。そのために、Ｉ１＞Ｉ２として、ノードＢの電位が上昇することで、ＮＭＯＳトランジスタＭ１８がオフしたとしても、ＮＭＯＳトランジスタＭ１８の寄生動作によりノードＡに大電流を注入することができるようにしている。
【００４０】
図５は第２の実施の形態に係る演算増幅回路の折り返しの電流源にカスコード接続されたＮＭＯＳトランジスタの構造例を示す断面図である。この図５において、図２に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００４１】
この図５は、第２の実施の形態に係る演算増幅回路の、図２に示したＮＭＯＳトランジスタＭ１８，Ｍ１９の対応部分を示すものである。この第２の実施の形態に係る演算増幅回路は、回路図については、図１に示した第１の実施の形態に係る演算増幅回路の回路図と同じであるが、素子構造がＮＭＯＳトランジスタＭ１８，Ｍ１９をＰ型半導体基板２０に形成している点で相違している。すなわち、ＮＭＯＳトランジスタＭ１８，Ｍ１９の素子構造は、まず、Ｐ型半導体基板２０にＮ型ウエル２１が形成され、その上部に、Ｐ型ウエル１１が形成される。さらに、Ｐ型ウエル１１の上部に、ＮＭＯＳトランジスタＭ１８，Ｍ１９が形成される。すなわち、Ｐ型ウエル１１の上部にドレインＤおよびソースＳとなる２つのＮ型領域１２，１３が形成され、ソース・ドレイン間のＰ型ウエル１１の上にゲート酸化膜（図示を省略）を挟んでゲート電極１４が形成される。Ｐ型ウエル１１は、バックゲートＢＧとなり、Ｎ型ウエル２１には、電源端子ＶＤＤが接続され、Ｐ型半導体基板２０には、グランドＧＮＤが接続される。
【００４２】
この素子構造においても、Ｎ型領域１２の直下は、ＮＰＮバイポーラトランジスタの構造を有する能動寄生素子が形成されている。これにより、ＮＭＯＳトランジスタＭ１８のソースに注入された電流により、ＮＭＯＳトランジスタＭ１８のソースＳの電位がドレインＤの電位よりもボディダイオード１５の順方向電圧以上になると、ボディダイオード１５がオンする。すると、ソースＳに注入された電流は、バックゲートＢＧ、Ｐ型ウエル１１およびＮ型領域１２を介してドレインＤに流れる。これとともに、電源端子ＶＤＤから、Ｎ型ウエル２１、Ｐ型ウエル１１およびＮ型領域１２を介してドレインＤに電流が流れる。ドレインＤに流れた電流は、位相補償用のコンデンサＣに急速充電されることになる。
【００４３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではない。たとえば、上記の実施の形態では、Ｉ１＞Ｉ２とするために、ＰＭＯＳトランジスタＭ１１を構成するべく並列接続されるＰＭＯＳ素子の個数をＰＭＯＳトランジスタＭ１４，Ｍ１５の場合より多くしてあるが、素子構造を変更しても可能である。すなわち、Ｎ型領域１２，１３間のチャネルのチャネル長Ｌに対するチャネル幅Ｗとしたとき、Ｗ／Ｌを大きくすることによっても、Ｉ１＞Ｉ２とすることができる。または、ＰＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１１，Ｍ１４，Ｍ１５とに印加するバイアス電圧を別々に設定することによっても、Ｉ１＞Ｉ２とすることができる。
【００４４】
また、上記の例では、アナログ信号を差動増幅する演算増幅回路について説明したが、同様の構成を有するコンパレータ回路においても適用することができる。なお、コンパレータ回路では、位相補償用のコンデンサＣを省略することが多い。しかし、この場合においても、出力トランジスタの入力容量（ゲート・ソース間容量）を急速に充電することができるので、同様に負のステップ状電圧信号の入力に対して内部スルーレートを向上させることができる。
【符号の説明】
【００４５】
１０  Ｎ型半導体基板
１１  Ｐ型ウエル
１２，１３  Ｎ型領域
１４  ゲート電極
１５  ボディダイオード
２０  Ｐ型半導体基板
２１  Ｎ型ウエル
５１  Ｎ+型ドレイン領域
５２  Ｎ-型ドリフト領域
５３  Ｐ型チャネル領域
５９  ゲート絶縁膜
６０  ゲート電極
６１  Ｎ+型ソース領域
６４  Ｐ+型コンタクト領域
ＢＧ  バックゲート
Ｂｉａｓ１，Ｂｉａｓ２，Ｂｉａｓ３  バイアス端子
Ｃ  コンデンサ
Ｄ  ドレイン
ＧＮＤ  グランド
Ｉ１，Ｉ２  電流
Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７  ＰＭＯＳトランジスタ
Ｍ１８，Ｍ１９，Ｍ２０，Ｍ２１  ＮＭＯＳトランジスタ
Ｍ２２  ＰＭＯＳトランジスタ
Ｍ２３  ＮＭＯＳトランジスタ
Ｒ  抵抗
Ｓ  ソース
ＶＤＤ  電源端子
Ｖｉｎ  入力端子
Ｖｏｕｔ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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