(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基板上に二酸化珪素膜を形成した半導体装置において、
アルミニウムからなるソース配線電極とゲート酸化膜との間にチタン膜と窒化チタン膜とチタン膜の積層を有し、前記チタン膜または前記窒化チタン膜の結晶粒径が５０ｎｍ未満の柱状多結晶からなる構造であることを特徴とする半導体装置。
【請求項２】
前記基板は第１導電型であり、当該基板上に設けた第１導電型ドリフト層と、
前記第１導電型ドリフト層に設けた第２導電型ウエル層と、
前記第２導電型ウエル層に設けた第１導電型不純物領域と、
前記第２導電型ウエル層上に形成した二酸化珪素膜の前記ゲート酸化膜と、
前記ゲート酸化膜の上に形成したゲート電極と、
前記第１導電型不純物領域と電気的に接続された前記ソース配線電極と、
前記基板の第１導電型ドリフト層が形成された面と、反対側の面に設けたドレイン電極と、
を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
炭化珪素半導体基板上に二酸化珪素膜を形成した半導体装置の製造方法において、
アルミニウムからなるソース配線電極とゲート酸化膜との間にチタン膜と窒化チタン膜とチタン膜の積層を、結晶粒径が５０ｎｍ未満の柱状多結晶に形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記チタン膜と窒化チタン膜とチタン膜がスパッタ法によって成膜され、当該スパッタ法の圧力が０．１５Ｐａ以上０．４Ｐａ未満、前記基板の温度が２００℃以上４００℃未満であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ソース配線電極の形成後のアニール温度が４５０℃以下であることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を基板に用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は高い絶縁破壊電界を有し、低損失パワーデバイスに最適な半導体として近年注目されている。
【０００３】
ＳｉＣ基板上に熱酸化により二酸化珪素（ＳｉＯ2）膜を形成でき、ＳｉＯ2膜を用いたＳｉＣパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の開発が進められている。熱酸化によりＳｉＣ基板上に形成されたＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）のゲート絶縁膜とＳｉＣ基板との接合界面（以下、ＳｉＣ−ＭＯＳ界面とする）には高密度の界面準位密度（Ｄｉｔ）があり、チャンネル移動度の低下をもたらす。炭化珪素基板と二酸化珪素膜の界面特性を評価する指標として、界面準位密度がある。一般的には、界面準位密度が低い方がチャネル移動度に代表される界面特性が良好となる傾向がある。
【０００４】
近年、亜酸化窒素（Ｎ2Ｏ）ガス雰囲気・一酸化窒素（ＮＯ）ガス雰囲気での酸化によりＤｉｔを低減したＳｉＣ−ＭＯＳ界面を形成できるプロセスが開発された。
【０００５】
Ｎ2Ｏ・ＮＯガスを用いて作成された酸化膜の界面準位密度は２×１０12ｃｍ-2ｅＶ-1以下とすることができ、高チャンネル移動度を実現でき、ＳｉＣ−ＭＯＳＦＥＴのゲート酸化膜として良質な構造であると考えられてきた。
【０００６】
炭化珪素基板と二酸化珪素膜の界面特性を改善する一般的な手法としては、炭化珪素基板を酸素を含んだ雰囲気で酸化し、酸化後のアニール（ＰＯＡ：Ｐｏｓｔ  Ｏｘｉｄａｔｉｏｎ  Ａｎｎｅａｌｉｎｇ）として一酸化二窒素や一酸化窒素の窒素を含むガスを用いる方法が知られている。この場合、酸化と同時に窒化が起こり、窒素原子が二酸化珪素膜中や炭化珪素基板と二酸化珪素膜との界面のダングリングボンド（未結合手）の終端に寄与し、界面準位密度を低減する効果があるとされている（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００４−５１１１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このような背景技術の中、ＳｉＣパワーＭＯＳＦＥＴの実用化の課題は、ＳｉＣ−ＭＯＳＦＥＴの信頼性確保である。ＳｉＣ−ＭＯＳＦＥＴの信頼性試験を検証したところ負バイアスでのしきい値電圧が大きく変動するという課題があることが判明した。以下その内
容について説明する。
【０００９】
ＳｉＣパワーＭＯＳＦＥＴは駆動時にゲート電極に正電圧、負電圧双方の高電圧を印加しなければならない。また高温動作のため２００℃での動作保証も必要となる。そのため、動作保証として、ゲート酸化膜に加わる電界強度がプラスマイナス２ＭＶ／ｃｍ〜４ＭＶ／ｃｍ、動作温度２００℃が必要となる。この場合に、ある条件ではＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）が大きく変動する現象が観測されている。
【００１０】
図４は、従来例を示すＳｉＣ縦型ＭＯＳＦＥＴの断面図である。製造方法を説明すると、はじめに、高濃度ｎ+型基板１上に５×１０15／ｃｍ3の窒素ドーピングした低濃度ｎ型ドリフト層２を１０μｍの厚さに堆積する。次に高濃度ｐ+型層３をイオン注入し形成する。次に、表面に５×１０15／ｃｍ3のアルミニウムをドープした低濃度ｐ-型層４を０．５μｍの厚さに堆積する。その後、低濃度ｎ-型層７を窒素イオン注入し形成する。
【００１１】
この後、高濃度ｎ+型層６をリンイオン注入により、また、高濃度ｐ+型層５をアルミニウム（Ａｌ）イオン注入により形成する。その後、アルゴン雰囲気中１６００℃で活性化アニールを行う。その後、熱酸化により、ＳｉＯ2からなるゲート酸化膜８をＮ2Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート電極９、層間絶縁膜１０を形成する。その後、オーミック電極を形成するため、ニッケルシリサイド電極１１を形成する。その後、ソース配線金属１２のアルミニウム（Ａｌ）金属層を５μｍ形成し、保護膜１４であるポリイミドを形成し、３８０℃でポリイミドを硬化（キュア）し、次に裏面電極（ドレイン電極）１３を形成してデバイスを完成する。
【００１２】
このＳｉＣ−ＭＯＳＦＥＴを２００℃の高温でゲート酸化膜に加わる電界強度がプラス３ＭＶ／ｃｍとマイナス３ＭＶ／ｃｍのゲート電圧を１０分間印加した後のしきい値電圧変動について、プラス印加ではしきい値電圧シフト量は±０．１Ｖ以下であるが、マイナス印加ではしきい値電圧が負に大きくシフトする現象が観測された。
【００１３】
このことは、高温雰囲気でゲート電極９へ負バイアスを印加することで、ゲート酸化膜８とＳｉＣ半導体部との界面（以下、ＳｉＯ2／ＳｉＣ界面とする）近傍またはゲート酸化膜８中に正の固定電荷が発生したことを示す。しきい値電圧が負側にシフトする現象は正の電荷であるホールがＳｉＯ2／ＳｉＣ界面に発生したことを示す。
【００１４】
Ｓｉ系のＳｉ−ＭＯＳＦＥＴ、Ｓｉ−ＩＧＢＴデバイスでは、負バイアス時に正電荷が発生する報告は少ない。Ｓｉ−Ｐチャネル型ＭＯＳＦＥＴで負バイアス時にしきい値電圧シフトの現象（スロートラップ現象）が報告されているが、ゲート電圧印加によってゲート酸化膜に加わる電界強度を−３ＭＶ／ｃｍ、動作温度１５０℃の条件で、しきい値電圧変動幅は１０００時間後に０．１Ｖの変動幅である。
【００１５】
ＳｉＣ−ＭＯＳＦＥＴの場合は、ゲート電圧印加によってゲート酸化膜に加わる電界強度を−３ＭＶ／ｃｍ、動作温度１５０℃の条件では−７Ｖ以上変動し、Ｓｉ−ＭＯＳＦＥＴと大きく異なる。ゲート酸化膜とＳｉ半導体部との界面（以下、ＳｉＯ2／Ｓｉ界面とする）の界面準位密度は１．０×１０11以下であるのに対し、ＳｉＯ2／ＳｉＣ界面の界面準位密度は１．０×１０12以上であり、ＳｉＯ2／ＳｉＣ界面にはホールトラップが多く存在していることを示している。界面準位密度の低減化について多くの研究がされているが、ＳｉＯ2／ＳｉＣ界面についてＳｉＯ2／Ｓｉ界面と同等の界面準位密度になった報告はない。ＳｉＯ2／ＳｉＣ界面の界面準位密度が高いのは、ＳｉＯ2／ＳｉＣ界面に特有の問題であるが、現在の段階でＳｉＯ2／ＳｉＣ界面の欠陥量・歪量・バンド構造の違いから界面準位密度が高くなるのかは明らかではない。
【００１６】
図５は、従来例を示すＳｉＣ横型ＭＯＳＦＥＴの断面図である。次に、しきい値電圧シフトの原因を調査するため、図５に示すように、層間絶縁膜１０上にＡｌ配線金属層１２（１２ａ，１２ｂ）のない横型ＭＯＳＦＥＴを準備した。製造方法を説明すると、はじめに、高濃度ｎ型基板１上に５×１０15／ｃｍ3の窒素ドーピングした低濃度ｎ型ドリフト層２を１０μｍの厚さに堆積する。次に、高濃度ｐ+型層３をイオン注入し形成する。次に、表面に５×１０15／ｃｍ3のアルミニウムをドープした低濃度ｐ-型層４を０．５μｍの厚さに堆積する。その後、低濃度ｎ型層７を窒素イオン注入し形成する。
【００１７】
次に、高濃度ｎ型層６をリンイオン注入により、また、高濃度ｐ型層５をアルミニウムイオン注入により形成する。その後、アルゴン雰囲気中１６００℃で活性化アニールを行う。その後、ゲート酸化膜８をＮ2Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート電極９、層間絶縁膜１０を形成する。その後、オーミック電極を形成するため、ニッケルシリサイド電極１１を１．０μｍ形成する。その後、アルミニウム配線金属層１２を５μｍ堆積してパターニングし、ソース用Ａｌ配線金属層（１２ａ）とドレイン用Ａｌ配線金属層（１２ｂ）を層間絶縁膜１０に接触せずに形成して、横型ＭＯＳＦＥＴを完成する。
【００１８】
このデバイスでは、２００℃の高温動作でゲート酸化膜に加わる電界強度が−３ＭＶ／ｃｍとなるゲート電圧を１０分間印加した後、しきい値電圧変動は±０．１Ｖであった。本結果からＭＯＳゲート上（層間絶縁膜１０上）にＡｌ配線金属層１２（１２ａ，１２ｂ）がない横型ＭＯＳＦＥＴは負バイアス時にしきい値電圧変動がないことを示している。
【００１９】
Ａｌ配線金属層１２が層間絶縁膜１０と接触していない構造はしきい値電圧変動がないことから、層間絶縁膜１０／Ａｌ配線金属層１２（１２ａ，１２ｂ）の構造元素分析を昇温脱離ガス分光法による分析を行った結果、２００℃以上の温度で３×１０14／ｃｍ2以上の水素原子・水素イオンを検出した。Ａｌ配線金属層１２中、および層間絶縁膜１０（ＳｉＯ2）／Ａｌ配線金属層１２の界面からの水素発生はＡｌ配線金属層１２と水の反応と推定している。
【００２０】
ＳｉＯ2／ＳｉＣ界面には８００℃以上の高温でのゲート酸化膜８形成時または８００℃以上高温でのアニール処理により多くの水素イオンが取り込まれるが、高温での処理のため取り込まれたシリコン−水素（Ｓｉ−Ｈ）結合、炭素−水素（Ｃ−Ｈ）結合は４００℃以下の低温熱処理では容易には変化しない。
【００２１】
しかしながら低温（４００℃以下）で堆積したＡｌ配線金属層１２から発生した水素原子・水素イオンは固定化されていない。高温・ゲート電圧印加状態では、Ａｌ配線金属層１２から発生した水素原子・水素イオンはＳｉＯ2／ＳｉＣ界面に移動し、ＳｉＯ2／ＳｉＣ界面のＳｉ−Ｈ結合、Ｃ−Ｈ結合がＳｉ＋Ｃ＋のダングリングボンドとなり正電荷を発生すると考えられる。２００℃でのゲート酸化膜８中の水素原子・水素イオンの拡散係数は１．０×１０-8［ｃｍ2／ｓ］であり、１０分後の水素原子・水素イオンの拡散長は２４．５μｍであり、容易にゲート酸化膜８中を移動し、ＳｉＯ2／ＳｉＣ界面に拡散し、しきい値電圧変動を起こす。
【００２２】
このように、ソース用Ａｌ配線金属層１２ａと層間絶縁膜１０を接触させないＭＯＳ構造のデバイスを作ることは可能であるが、ＭＯＳＦＥＴのセルサイズが大きくなり実用に向かない。
【００２３】
上記課題を解決するため、本発明は、ゲート電圧印加後のしきい値電圧変動を低減することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、本発明の半導体装置は、炭化珪素半導体基板上に二酸化珪素膜を形成した半導体装置において、アルミニウムからなるソース配線電極とゲート酸化膜との間にチタン膜と窒化チタン膜とチタン膜の積層を有し、前記チタン膜または前記窒化チタン膜の結晶粒径が５０ｎｍ未満の柱状多結晶からなる構造であることを特徴とする。
【００２５】
また、前記基板は第１導電型であり、当該基板上に設けた第１導電型ドリフト層と、前記第１導電型ドリフト層に設けた第２導電型ウエル層と、前記第２導電型ウエル層に設けた第１導電型不純物領域と、前記第２導電型ウエル層上に形成した二酸化珪素膜の前記ゲート絶縁膜と、前記ゲート絶縁膜の上に形成したゲート電極と、前記第１導電型不純物領域と電気的に接続された前記ソース配線電極と、前記基板の第１導電型ドリフト層が形成された面と、反対側の面に設けたドレイン電極と、を備えたことを特徴とする。
【００２９】
また、本発明の半導体装置の製造方法は、炭化珪素半導体基板上に二酸化珪素膜を形成した半導体装置の製造方法において、アルミニウムからなるソース配線電極とゲート酸化膜との間にチタン膜と窒化チタン膜とチタン膜の積層を、結晶粒径が５０ｎｍ未満の柱状多結晶に形成することを特徴とする。
【００３０】
また、前記チタン膜と窒化チタン膜とチタン膜がスパッタ法によって成膜され、当該スパッタ法の圧力が０．１５Ｐａ以上０．４Ｐａ未満、前記基板の温度が２００℃以上４００℃未満であることを特徴とする。
【００３１】
また、前記ソース配線電極の形成後のアニール温度が４５０℃以下であることを特徴とする。
【００３２】
上記構成によれば、チタン膜および窒化チタン膜を、スパッタ法で製膜される結晶粒径５０ｎｍ未満の多結晶膜とすることで、ソース配線電極からゲート酸化膜・ＳｉＣ界面への水素原子・水素イオンの移動を防止する。
【発明の効果】
【００３３】
本発明によれば、ゲート電圧印加後のしきい値電圧変動を低減できる効果を奏する。
【図面の簡単な説明】
【００３４】
【図１】図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】図２は、実施の形態２にかかる半導体装置の構成を示す断面図である。
【図３】図３は、実施の形態３にかかる半導体装置の構成を示す断面図である。
【図４】図４は、従来例を示すＳｉＣ縦型ＭＯＳＦＥＴの断面図である。
【図５】図５は、従来例を示すＳｉＣ横型ＭＯＳＦＥＴの断面図である。
【発明を実施するための形態】
【００３５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数（結晶学的面指数）の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００３６】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１には、ＳｉＣ縦型ＭＯＳＦＥＴの断面図を示している。この半導体装置の製造方法を順に説明すると、高濃度第１導電型（ｎ+）基板１上に５×１０15／ｃｍ3の窒素ドーピングした低濃度第１導電型（ｎ-）ドリフト層２を１０μｍの厚さに堆積する。次に、高濃度第２導電型（ｐ+）層３をイオン注入し形成する。
【００３７】
次に、表面に５×１０15／ｃｍ3のアルミニウムをドープした低濃度第２導電型（ｐ-）層４を０．５μｍの厚さに堆積する。その後、低濃度第１導電型（ｎ-）層７を窒素イオン注入し形成する。次に、高濃度第１導電型（ｎ+）層６をリンイオン注入により、また、高濃度第２導電型（ｐ+）層５をアルミニウムイオン注入により形成する。その後、アルゴン雰囲気中で１６００℃の活性化アニールを行う。
【００３８】
その後、熱酸化により、ゲート酸化膜８をＮ2Ｏ雰囲気で７０ｎｍ形成する。その後、ゲート電極９と、層間絶縁膜１０を形成する。そして、層間絶縁膜１０を深さ方向に貫通するコンタクトホールを形成し、高濃度第１導電型（ｎ+）層６および高濃度第２導電型（ｐ+）層５を露出させる。この後、ＳｉＣ半導体部との電気的接触部となるオーミック電極を形成するため、コンタクトホールに露出するＳｉＣ半導体部（高濃度第１導電型（ｎ+）層６および高濃度第２導電型（ｐ+）層５）にニッケルシリサイド電極１１を形成する。
【００３９】
その後、ソース配線電極であるＡｌ膜（Ａｌ配線金属層）１２を形成するにあたって、基板おもて面にチタン（Ｔｉ）膜１５およびＡｌ膜１２を順に例えばそれぞれ０．１μｍおよび５．０μｍの厚さでスパッタにより成膜（形成）する（Ｔｉ／Ａｌ構造）。スパッタ条件は、基板温度２５０℃、アルゴン圧力０．３Ｐａのマグネトロンスパッタなどを用いることができる。これによって、層間絶縁膜１０はチタン（Ｔｉ）膜１５で覆われ、ニッケルシリサイド電極１１に接するＡｌ膜（Ａｌ配線金属層）１２が形成される。
【００４０】
その後、Ａｌ膜１２のエッチングをし、ソース配線電極を形成する。その後、ソース配線電極を保護する保護膜１４であるポリイミド膜を基板おもて面に形成し、例えば３８０℃程度の温度でのアニールにより保護膜１４を硬化（ポリイミドキュア）し、基板１の裏面に裏面電極１３を形成し、デバイスを完成させる。
【００４１】
Ｔｉ膜１５とＡｌ膜１２との界面にはＴｉＡｌ合金層１６がアニールにより形成される。３８０℃のアニールでは、Ａｌ膜１２下にＴｉＡｌ合金層１６は１０ｎｍ以下の厚さで形成され、その下層のＴｉ膜１５は９０ｎｍの厚さで残っている。Ａｌ膜１２下のＴｉ膜１５により、Ａｌ膜１２中の水素原子・水素イオンはＴｉ膜１５に吸収され、ゲート酸化膜８に水素が拡散することは無くなり、しきい値電圧の安定したゲート酸化膜８を形成することができる。
【００４２】
上記構造を用いることにより、ゲート電圧印加時にゲート酸化膜に加わる電界強度を−３ＭＶ／ｃｍとし、動作温度を２００℃としたときに、１０００時間後のしきい値電圧変動幅は０．１Ｖ以下に抑えることができた。
【００４３】
また、Ｔｉ膜１５は堅い材質であり、厚さが１．０μｍ以上となると割れが発生する。このため、Ｔｉ膜１５の膜厚は１０ｎｍ以上１．０μｍ未満とする。すなわち、Ｔｉ膜１５の膜厚は、３８０℃のアニールで形成可能なＴｉＡｌ合金層１６の厚さ以上で、かつＴｉ膜１５に割れが発生しない厚さとする。また、Ａｌ膜１２からなる金属電極層を形成するための熱処理は、素子特性に悪影響を与えない例えば４００℃以下程度の低温条件で行うことが一般的である。そして、４００℃以上でＴｉＡｌ合金層１６が反応し、５０ｎｍ以上の反応層が形成されることが知られている（例えば、特開平０６−３３０２８７号などを参照）。なお、４００℃未満ではＴｉ膜１５とＡｌ膜１２との反応は原理的には起こらないが、実際には界面での局所拡散、アニール装置の温度ムラ、化合物生成温度を下げるような不純物の混入（コンタミ）などの様々な要因で生成される可能性がある。発明者らの実験では、３８０℃のアニールでは、ＴｉＡｌ合金層１６の膜厚が１０ｎｍ以下であった。よって、ＴｉＡｌ合金層１６の膜厚は、後述するように４５０℃以下の温度の熱処理によって形成可能な５０ｎｍ未満が好ましい。
【００４４】
ソース配線電極形成後のアニール温度は４５０℃以下で形成する。発明者らの実験では、４５０℃で５０ｎｍ以上の膜厚のＴｉＡｌ合金層１６が形成されることが確認された。微結晶膜同士の界面で反応が起こるため、ＴｉＡｌ合金層１６は一様に均一な厚さの層ではない。そのため、４５０℃のアニール温度で形成されるＴｉＡｌ合金層１６の厚さは、観察された範囲内で最も薄い値の５０ｎｍ以上と定義する。後述するようにＴｉ膜１５の膜厚の上限が５０ｎｍ未満であるため、ソース配線電極を形成するための熱処理の温度の上限を４５０℃とした。
【００４５】
Ｔｉ膜１５によるＨの吸蔵効果のため、アニール後のＴｉ膜１５の膜厚は１０ｎｍ以上とする。このＴｉ膜１５の吸蔵効果について実験を行った。実験では、１００ｎｍの膜厚のＴｉ膜１５に４００℃の温度で水素イオン注入を行ったところ、６×１０17／ｃｍ2の水素原子・水素イオンが吸蔵されたので、１０ｎｍの膜厚では１×１０15／ｃｍ2以上の水素原子・水素イオンを吸蔵できる。
【００４６】
（実施の形態２）
図２は、実施の形態２にかかる半導体装置の構成を示す断面図である。実施の形態１では、Ｔｉ／Ａｌ構造を示したが、実施の形態２では、Ａｌ膜１２中の水素原子・水素イオンの遮蔽性を高めるため、ソース配線電極であるＡｌ膜１２を形成するにあたって、基板おもて面にＴｉ膜１５、窒化チタン（ＴｉＮ）膜１７およびＡｌ膜１２をそれぞれ０．１μｍ、０．１μｍおよび５．０μｍの厚さで順にスパッタにより成膜する（Ｔｉ／ＴｉＮ／Ａｌ構造）。スパッタ条件は、基板温度２５０℃、アルゴン圧力０．３Ｐａのマグネトロンスパッタなどを用いることができる。
【００４７】
ＴｉＮ膜１７の水素拡散係数を調査するため、ＴｉＮ／ＳｉＯ2膜を形成し、４００℃水素雰囲気中で３０分アニールした後、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて分析した。その結果、水素原子・水素イオンはＴｉＮ膜１７が遮蔽し、ゲート酸化膜８には届いていないことを検証した。また、Ｔｉ膜１５とＡｌ膜１２との間にＴｉＮ膜１７を形成することにより、ＴｉＡｌ合金層ができていないことから、Ｔｉ吸蔵効果を高めることができる。このように、実施の形態２によれば、Ｔｉ／ＴｉＮ／Ａｌ構造を用いることでさらに、水素原子・水素イオンの遮蔽性を高めることができ、しきい値電圧変動幅を小さくできる。
【００４８】
（実施の形態３）
図３は、実施の形態３にかかる半導体装置の構成を示す断面図である。実施の形態３では、ソース配線電極であるＡｌ膜１２を形成するにあたって、基板おもて面にＴｉ膜１５、ＴｉＮ膜１７、Ｔｉ膜１８およびＡｌ膜１２をそれぞれ０．１μｍ、０．１μｍ、０．１μｍおよび５．０μｍの厚さで順に積層する（Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ構造）。Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ構造は、スパッタによる成膜で形成し、スパッタ条件は、基板温度３００℃、アルゴン圧力０．２Ｐａのマグネトロンスパッタなどを用いることができる。Ｔｉ膜１８とＡｌ膜１２とが反応してなるＴｉＡｌ合金層１６は、実施の形態１と同様に形成されるが、実施の形態３ではさらに、水素原子・水素イオンの遮蔽性を高めることが可能である。
【００４９】
以上説明したように、本発明の各実施の形態によれば、Ｔｉ膜およびＴｉＮ膜を、スパッタ法で製膜される結晶粒径を５０ｎｍ未満の柱状多結晶膜とすることで、ソース配線電極からゲート酸化膜／ＳｉＣ界面（ＳｉＯ2／ＳｉＣ界面）への水素原子・水素イオンの移動を防止する効果を高めることができる。そして、Ｔｉ膜およびＴｉＮ膜を、基板の温度２００℃以上４００℃未満かつ雰囲気圧力０．１５Ｐａ以上０．４Ｐａ未満となるスパッタ条件にて形成された膜とすることで、水素原子・水素イオンのソース配線電極からゲート酸化膜／ＳｉＣ界面への移動を防止する効果を高めることができる。
【００５０】
これにより、マイナスゲートバイアス・プラスゲートバイアス時（ゲート電極に正電圧印加時・負電圧印加時）のしきい値電圧（Ｖｔｈ）の変動量を抑制でき、安定した電気的特性を有するＳｉＣ−ＭＯＳＦＥＴデバイスを提供することが可能となる。
【００５１】
ここで、結晶粒径５０ｎｍ以上のＴｉ膜およびＴｉＮ膜においては、微細構造部に対する被覆性が悪く、結晶粒径１０ｎｍ未満のＴｉ膜およびＴｉＮ膜においては、ボイドが多く十分な水素原子・水素イオン遮蔽性が得られない。
【００５２】
このような効果は、基板１に用いるＳｉＣのＣ面（０００−１）上にチャンネルを有するデバイスにて効果があるが、その他の方位面（たとえばＳｉ面（０００１）、（１１２−０）、（０３３−８））上にチャンネルを有するデバイスにおいても同様の効果がある。
【００５３】
また、ゲート電極の下のゲート酸化膜を有するデバイス（たとえばＳｉＣ−ＩＧＢＴなど）のデバイスにおいても同様の効果を得ることができる。また、本発明は、導電型を反転させても同様に成り立つ。
【産業上の利用可能性】
【００５４】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される半導体装置に有用である。
【符号の説明】
【００５５】
１  ＳｉＣ基板
２  エピタキシャル結晶（ドリフト層）
３  ｐ+層
４  エピタキシャル結晶（ウエル層）
５  ｐ+層
６  ｎ+層
７  ｎ-層
８  ゲート酸化膜
９  ゲート電極
１０  層間絶縁膜
１１  電極コンタクト（ニッケルシリサイド電極）
１２  Ａｌ膜（ソース配線電極）
１３  裏面電極
１４  保護膜
１５，１８  Ｔｉ膜
１６  ＴｉＡｌ合金層
１７  ＴｉＮ膜
【図１】
0006582537.tif 000002
【図２】
0006582537.tif 000003
【図３】
0006582537.tif 000004
【図４】
0006582537.tif 000005
【図５】
0006582537.tif 000006