(57)【特許請求の範囲】
【請求項１】
第１面(6)、及び前記第１面に平行な反対側の第２面(8)を有するシリコン基板(4)と、
前記シリコン基板(4)内に前記第１面(6)からエッチングされたトレンチ(14)と、
二重金属−絶縁体−金属トレンチコンデンサ(10)とを具えたコンデンサ構造(2)であって、
前記二重金属−絶縁体−金属トレンチコンデンサは、前記シリコン基板(4)の前記第１面(6)及び前記第２面(8)に共に平行な少なくとも１つの積層方向に沿って、
前記トレンチ(14)内に沈み込み、前記シリコン基板(4)に結合された第１導電層を形成する基礎電極(12)と、
前記トレンチ(14)内で前記基礎電極(12)上に積層された第１絶縁層(16)と、
前記トレンチ(14)内で前記第１絶縁層(16)上に積層された第２導電層(18)と、
前記トレンチ(14)内で前記第２導電層(18)上に積層された第２絶縁層(20)と、
前記トレンチ(14)内で前記第２絶縁層(20)上に積層され、前記基礎電極(12)に結合された第３導電層(22)とを含むコンデンサ構造において、
第２パッド(26)及び第４パッド(30)が前記基礎電極(12)に結合され、前記第２パッド(26)は前記シリコン基板(4)の前記第１面(6)上に配置され、前記第４パッド(30)は前記シリコン基板(4)の前記第２面(8)上に配置され、
第１パッド(24)と第３パッド(28)とは、互いに結合され、一方では前記シリコン基板(4)から絶縁され、他方では前記第２パッド(26)及び前記第４パッド(30)から絶縁され、前記第１パッド(24)は前記シリコン基板(4)の前記第１面(6)上に配置され、前記第３パッド(28)は前記シリコン基板(4)の前記反対側の第２面(8)上に配置され、前記第３パッド(28)は前記第２導電層(18)に結合され、前記第２導電層(18)は前記反対側の第２面(8)と同一面を成すか、前記第２面(8)から突出するコンデンサ構造。
【請求項２】
前記第２パッド(26)及び前記第４パッド(30)が前記シリコン基板(4)によって前記基礎電極(12)に接続されることを特徴とする請求項１に記載のコンデンサ構造。
【請求項３】
前記第１パッド(24)と前記第３パッド(28)とが、前記シリコン基板(4)の前記第１面(6)及び前記第２面(8)に直交する方向に沿って互いに整列していることを特徴とする請求項１または２に記載のコンデンサ構造。
【請求項４】
前記第２パッド(26)と前記第４パッド(30)とが、前記シリコン基板(4) の前記第１面(6)及び前記第２面(8)に直交する方向に沿って互いに整列していることを特徴とする請求項１〜３のいずれかに記載のコンデンサ構造。
【請求項５】
前記第３パッド(28)が前記第２導電層(18)に短絡することを特徴とする請求項１〜４のいずれかに記載のコンデンサ構造。
【請求項６】
前記パッド(24, 26, 28, 30)が銅で形成されることを特徴とする請求項１〜５のいずれかに記載のコンデンサ構造。
【請求項７】
前記第３パッド(28)が前記第２導電層(18)の６０％以上をカバーすることを特徴とする請求項１〜６のいずれかに記載のコンデンサ構造。
【請求項８】
第３絶縁層が前記第３導電層(22)上に堆積し、第４導電層が前記第３絶縁層上に堆積することを特徴とする請求項１〜７のいずれかに記載のコンデンサ構造。
【請求項９】
前記第２導電層と前記第４導電層とが互いに結合され、前記第１導電層と前記第３導電層とが互いに結合されていることを特徴とする請求項８に記載のコンデンサ構造。
【請求項１０】
前記シリコン基板(4)の前記反対側の第２面(8)上に堆積した下部金属層(36)をさらに具え、該下部金属層はアルミニウム、チタニウム、または銅製であり、拡散障壁層の上方にあるか、あるいは薄い金で保護されたニッケルと組み合わせられ、該下部金属層はハンダ付け可能な層の堆積を可能にするように適合されていることを特徴とする請求項１〜９のいずれかに記載のコンデンサ構造。
【請求項１１】
請求項１〜１０のいずれかに記載のコンデンサ構造を２つ以上具えた電子デバイス(38)において、前記コンデンサ構造の前記第１パッド及び前記第２パッドが、当該コンデンサ構造に隣接する第２の前記コンデンサ構造のそれぞれ前記第３パッド及び前記第４パッドにハンダ付けされていることを特徴とする電子デバイス。
【請求項１２】
前記コンデンサ構造どうしが互いに重ねて配置されていることを特徴とする請求項１１に記載の電子デバイス(38)。
【請求項１３】
コンデンサ構造(2)を製造する方法であって、
第１面(6)、及び該第１面に平行な反対側の第２面(8)を有するシリコン基板(4)を用意するステップと、
前記シリコン基板(4)内に前記第１面(6)からトレンチ(14)を形成するステップと、
前記トレンチ(14)内に、前記シリコン基板(4)に結合された基礎電極(12)を形成するステップと、
前記トレンチ内に、前記シリコン基板(4)の前記第１面(6)及び前記第２面(8)に共に平行な少なくとも１つの積層方向に沿って、
第１導電層を形成する前記基礎電極(12)上に第１絶縁層(16)を積層させ、
前記第１絶縁層(16)上に第２導電層(18)を積層させ、
前記第２導電層(18)上に第２絶縁層(20)を積層させ、
前記第２絶縁層(20)上に第３導電層(22)を積層させることによって、二重金属−絶縁体−金属コンデンサ(10)を形成するステップと、
前記シリコン基板(4)の前記反対側の第２面(8)を、前記第１絶縁層(16)までエッチングするステップと、
前記第１絶縁層(16)をエッチングするステップと、
前記反対側の第２面(8)上に厚い誘電体層(34)を堆積させるステップと、
前記第２導電層(18)に接続された第１パッド(24)、及び前記シリコン基板(4)と前記第３導電層(22)に接続された第２パッド(26)を加工するステップであって、該第１パッド(24)及び該第２パッド(26)は前記第１面(6)上に配置されるステップと、
前記第２導電層(18)に接続された第３パッド(28)、及び前記シリコン基板(4)に接続された第４パッド(30)を加工するステップであって、該第３パッド(28)及び該第４パッド(30)は前記反対側の第２面(8)上に配置されるステップと
を含む、コンデンサ構造の製造方法。
【請求項１４】
前記第３導電層(22)上に第３絶縁層を堆積させるステップと、
前記第３絶縁層上に第４導電層を堆積させるステップと
をさらに含む、請求項１３に記載のコンデンサ構造の製造方法。
【請求項１５】
２つの隣接したコンデンサ構造(2)を用いて電子デバイス(38)を製造する方法であって、該コンデンサ構造の各々が請求項１〜１０のいずれかに記載のコンデンサ構造である方法において、
第１の前記コンデンサ構造の前記第１パッド及び前記第２パッドを、第２の前記コンデンサ構造のそれぞれ第３パッド及び第４パッドにハンダ付けするステップをさらに含むことを特徴とする電子デバイスの製造方法。
【請求項１６】
前記ハンダ付けするステップがウェハー・ボンディングであることを特徴とする請求項１５に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンデンサ構造に関するものである。本発明は、このコンデンサ構造の製造を可能にする製造工程にも関するものである。
【背景技術】
【０００２】
コンデンサの超高密度は、近年、電源デカップリングのような用途にとって主要な関心事である。実際に、セルラ電話機、タブレットのような多数の用途が、制御された固定の極めて安定な出力電圧で高効率の電源を必要とする。
【０００３】
この種の用途向けに、表面実装デバイス構成部品（ＳＭＣ：Surface Mounted Components）が旧来大いに使用され、広範なレベルの電源グリッドに接続されてコンデンサ密度を増加させることを可能にしている。従って、この電源によって供給される出力電圧はより良好に制御される。
【０００４】
しかし、この方法には、電源グリッドに接続されるＳＭＣ構成部品に含まれる等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）損失が、長い相互接続経路によって増加し得るという限界の問題がある。このことは通常、高度な遮断を研究する際に適したデカップリングにとって不適切である。
【０００５】
この問題を克服するために、国際公開第２００７／０５４８５８号パンフレット（特許文献１）は、シリコン内に集積されて、シリコン集積パッケージ（ＳＩＰ：Silicon Integrated Package）内への集積を可能にする受動コンデンサ技術を用いた構成部品を提案している。この特徴は、相互接続間の長さを低減することを可能にし、従って寄生損失を減少することを可能にする。さらに、これらの回路の信頼性及び線形性が向上する。しかし、この種の技術には、例えば＜１μF/mm2に制限される比較的低い集積密度という問題がある。
【０００６】
集積密度を増加させるために、国際公開第２００８／１３９３９３号パンフレット（特許文献２）は、システム・イン・パッケージ用の集積基板を提案し、この集積基板は基板貫通ビア及びトレンチコンデンサを具え、誘電体層と交互に配置された少なくとも４つの導電性のコンデンサ電極層を含むトレンチ充填材を伴う。これらのコンデンサ電極層は、基板の第１または第２面上に設けられた２つのコンデンサ端子のそれぞれに交互に接続されている。これらのトレンチコンデンサ及び基板貫通ビアは、上記半導体基板内のそれぞれトレンチ開口内及びビア開口内に形成されている。こうして集積密度が向上する。
【０００７】
国際公開第２００９／０５７０１０号パンフレット（特許文献３）は、多層構造、特に、トレンチを具えたパターン化層構造及び第１電極を有するトレンチコンデンサを提案し、このパターン化層構造はＦＡＳＳ曲線構造を具え、第１電極の少なくとも１つ以上の部分がこのＦＡＳＳ曲線構造上に形成されている。こうして集積密度が向上する。
【０００８】
米国特許出願公開第２０１２／００８０７７２号明細書（特許文献４）は、基板、第１単一導体、単一絶縁体、及び第２単一導体を含む半導体デバイスに関するものである。この基板は互いに隣接して位置する第１及び第２領域を含む。第１領域はブラインドホール（止まり穴）を有し、その各々が基板の前面上に開口を有する。第２領域は、基板を貫通するスルーホールを有する。各ブラインドホールの幅は各スルーホールの幅よりも小さい。第１単一導体は基板の前面上に形成され、各ブラインドホールの内面及び各スルーホールの内面が第１単一導体によって覆われる。単一絶縁体は第１単一導体上に形成される。第２単一導体は単一絶縁体上に形成され、第１単一導体から電気絶縁される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】国際公開第２００７／０５４８５８号パンフレット
【特許文献２】国際公開第２００８／１３９３９３号パンフレット
【特許文献３】国際公開第２００９／０５７０１０号パンフレット
【特許文献４】米国特許出願公開第２０１２／００８０７７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、直列抵抗損失を制御しつつ、コンデンサ構造のコンデンサ密度を増加させるための代案の解決策を提供することを目的とする。提案するコンデンサ構造は高信頼性であると共に高効率であることに加えて、廉価に製造される。
【課題を解決するための手段】
【００１１】
本発明の第１の態様によれば、コンデンサ構造が提案され、このコンデンサ構造は：
第１面及びその反対側に第２面を有するシリコン基板と、
この半導体基板内にエッチングされたトレンチと、
二重金属−絶縁体−金属トレンチコンデンサとを具え、
この二重金属−絶縁体−金属トレンチコンデンサは、
トレンチ内に沈み込んで基板に結合された第１導電層を形成する基礎電極と、
第１絶縁層と、
第１絶縁層上に堆積された第２導電層と、
第２絶縁層と、
第２絶縁層上に堆積されて基礎電極に結合された第３導電層とを含み、
第２パッド及び第４パッドが基礎電極に結合され、第２パッドはシリコン基板の第１面上に配置され、第４パッドはシリコン基板の反対側の第２面上に配置され、
第１パッドと第３パッドとが互いに結合され、一方ではシリコン基板に対して絶縁され、他方では第２パッド及び第４パッドに対して絶縁され、第１パッドは上記第１面上に配置され、第３パッドはその反対側の第２面上に配置され、第３パッドは第２導電層に結合され、第２導電層は反対側の第２面と同一面を成すか第２面から突出する。
【００１２】
本発明の好適例では、上記コンデンサ構造の第２パッド及び第４パッドがシリコン基板によって基礎電極に結合されて、直列損失を低減することを可能にする。
【００１３】
第１パッドと第３パッドとがシリコン基板に対して対称であることが有利である。同様に、第２パッドと第４パッドとがシリコン基板に対して対称であり、複数のコンデンサ構造間の接続を可能にする。
【００１４】
第３パッドが第２導電層に短絡されて、コンデンサ構造の固有コンデンサ抵抗（ＥＳＲ）を低減することができることが有利である。
【００１５】
本発明の好適例では、上記パッドが低抵抗率の金属層、例えば銅で形成されて、固有コンデンサ抵抗（ＥＳＲ）を最小にすることを可能にする。
【００１６】
第３パッドが第２導電層の６０％以上をカバーすることが好ましい。
【００１７】
本発明は二重ＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）コンデンサ構造に関するだけではない。本発明は、例えば第３絶縁層が第３導電層上に堆積し、第４導電層が第３絶縁層上に堆積した構造にも関するものである。トレンチ内のＭＩＭコンデンサの数を増加させて、例えばＭＩＭＩＭＩＭＩＭ構造を得ることもできる。
【００１８】
この場合、（第２、第４...導電層に相当する）偶数番目の導電層を互いに結合することができ、かつ（第１、第３...導電層に相当する）奇数番目の導電層を互いに結合することができて、コンデンサ構造のコンデンサ値を増加させることができることが有利である。
【００１９】
本発明の第２の態様では、コンデンサ集積密度値を最適化するために、３つ以上のコンデンサ構造を具えた電子デバイスを提案し、コンデンサ構造の第１パッド及び第２パッドは、隣接する第２のコンデンサ構造の第３パッド及び第４パッドにハンダ付けされる。
【００２０】
この電子デバイスのコンデンサ構造は、上下に重ねて配置されることが有利である。
【００２１】
本発明の第３の態様では、コンデンサ構造を製造する方法を提案し、この方法は：
第１面及びその反対側の第２面を有するシリコン基板を用意するステップと、
シリコン基板内にトレンチを形成するステップと、
第１導電層を形成する基礎電極上に第１絶縁層を積層させ、
第１絶縁層上に第２導電層を積層させ、
第２導電層上に第２絶縁層を積層させ、
第２絶縁層上に第３導電層を積層させることによって、
二重金属−絶縁体−金属（ＭＩＭ）トレンチコンデンサを形成するステップと、
シリコン基板の反対側の第２面を、第１絶縁層までエッチングするステップと、
第１絶縁層をエッチングするステップと、
厚い誘電体層を反対側の第２面上に堆積させるステップと、
第１導電層に接続された第１パッド、及びシリコン基板に接続された第２パッドを加工するステップであって、第１パッド及び第２パッドは第１面上に配置されるステップと、
第３導電層に接続された第３パッド、及びシリコン基板に接続された第４パッドを加工するステップであって、第３パッド及び第４パッドは反対側の第２面上に配置されるステップとを含む。
【００２２】
さらに、本発明の他の好適例では、コンデンサ密度を増加させるために、上記方法が：
第３導電層上に第３絶縁層を堆積させるステップと、
第３絶縁層上に第４導電層を堆積させるステップと
をさらに含む。
【００２３】
本発明の他の好適例では、２つのコンデンサ構造の積層を最適化するために、自己積層型コンデンサ構造の第１パッド及び第２パッドを、隣接する自己積層型コンデンサ構造の第３パッド及び第４パッドにハンダ付けするステップを実現する。
【００２４】
２つのコンデンサ構造の組み立てを最適化するために、上記ハンダ付けするステップはウェハー直接接合（ボンディング）である。
【００２５】
本発明の実施形態を、限定としてではなく例として、添付する図面中の各図に図示し、各図では、同様の参照番号は同様の要素を参照する。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態によるトレンチコンデンサの概略断面図である。
【図２】本発明の実施形態によるトレンチコンデンサ構造の工程段階の概略断面図である。
【図３】自己積層型コンデンサ構造の部分拡大断面図である。
【図４】自己積層型コンデンサ構造の部分拡大断面図である。
【図５】自己積層型コンデンサ構造の部分拡大断面図である。
【図６】自己積層型コンデンサ構造の部分拡大断面図である。
【図７】本発明の実施形態による自己積層コンデンサ構造の概略断面図である。
【図８】図７の自己積層型コンデンサ構造を用いた電子デバイスの概略断面図である。
【発明を実施するための形態】
【００２７】
図１にトレンチコンデンサ１０の概略断面図を示し、トレンチコンデンサ１０は、自己積層型コンデンサ構造２（図７）を形成するために用いることができる。トレンチコンデンサ１０は、例えばシリコン基板４のような支持体を用いる。シリコン基板４は、第１面６及びその反対側の第２面８を具えている。
【００２８】
シリコン基板４の厚さは、トレンチコンデンサ１０のコンデンサ集積密度値を向上させるように適合させる。本発明の実施形態の一例では、シリコン基板４の厚さはおよそ１００μm（１μm＝１×１０-6m）に等しい。本発明によれば、シリコン基板４の結晶方向は、所望角度でのドライエッチング及び／またはウェットエッチングを可能にするように適合させる。本発明の他の実施形態では、上記支持体がＳＯＩ（Silicon On Insulator）基板を用いる。
【００２９】
さらに、キャリアの種類及びキャリアの濃度値のようなドーピングの特性は、基礎電極１２とシリコン基板４との間の抵抗を低減するように適合させる。キャリアの濃度及び種類は、トレンチコンデンサ１０の直列抵抗損失を調整することができることが有利である。キャリアの濃度値は、例えば１×１０18cm-3に等しく、キャリアは正に帯電している（ｐ型）。ドーピングプロセスは当業者にとって既知であり、この説明ではより詳細に提示しない。
【００３０】
シリコン基板４の所定領域内をエッチングして、トレンチ１４を作製する。トレンチ１４は、基板４の第１面の少なくとも１回のエッチングステップによって実現される。このエッチングステップは、例えばウェットエッチングステップまたはドライエッチングステップによって実現される。本発明の他の実施形態では、上記エッチングステップが、シリコン基板４の第１面６のドライエッチングのステップにウェットエッチングのステップを組み合わせて成る。
【００３１】
本発明の一例では、トレンチ１４の幅が概ね１μmから３μmまでの範囲であり、その深さが概ね１０μmから８０μmまでの範囲である。トレンチ１４の形状は、このトレンチ１４内の層堆積が最適化され、かつコンデンサ集積密度の値が増加するように適合させることが有利である。好適な実施形態では、トレンチ１４の形状が蛇行形状である。
【００３２】
基礎電極１２（図１）はトレンチ１４内に堆積し、シリコン基板４に接続されている。基礎電極１２は、トレンチ１４の底面及び壁面をカバーし、かつシリコン基板４の第１面６上の、トレンチ１４付近の所定領域をカバーする。基礎電極１２は第１導電層を形成し、例えば堆積させてその後に除去されるドープしたガラス層から基板４内へのドーパント拡散によって、あるいは、例えばニッケル（Ｎｉ）、窒化チタニウム（ＴｉＮ）、タングステン（Ｗ）、チタニウム（Ｔｉ）またはポリシリコンのような導電材料の堆積ステップによって実現される。この堆積プロセスは当業者にとって既知であり、この説明ではより詳細に提示しない。
【００３３】
基礎電極１２の導電層の厚さは、トレンチコンデンサ１０の基礎電極１２とシリコン基板４との間の直列抵抗損失が最小になるように定める。本発明の実施形態の一例では、トレンチ１４内に沈み込んだ基礎電極１２の厚さが２００nm（１nm＝１×１０-9m）に等しい。しかし、他のあらゆる種類の導電層を用いて基礎電極１２を作製することができる。
【００３４】
少なくとも金属層−絶縁層−金属層−絶縁層−金属層（二重ＭＩＭ）によって組成される多層積層を、トレンチ１４内の基礎電極１２上に堆積させる。この多層積層は、二重ＭＩＭトレンチコンデンサ１０を実現することを可能にする。この多層積層は、シリコン基板４の第１面６上及びトレンチ１４内（基礎電極１２上）に堆積した第１絶縁層１６、第１絶縁層１６上に堆積した第２導電層１８、第２導電層１８上に堆積した第２絶縁層２０、及び第２絶縁層２０上に堆積し、基礎電極１２に結合された第３導電層２２を具えている。
【００３５】
基礎電極１２は、二重ＭＩＭトレンチコンデンサ１０の第１導電層と考えられ、従って奇数番目の導電層と考えられる。第３導電層２２についても同様であり、第３導電層２２は他の奇数番目の導電層と考えられる。第２導電層１８は偶数番目の導電層と考えられる。異なる層間の接続は以下でより詳細に提示する。第１絶縁層１６及び第２絶縁層２０は、例えば０．０２μmの同じ厚さを有することができる。第１絶縁層１６及び第２絶縁層２０は、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長（蒸着））プロセスまたはＡＬＤ（Atomic Layer Deposition：原子層成長（堆積、蒸着））プロセスによって堆積させ、これらのプロセスは、高い誘電率（ハイＫ）を有する誘電体層を堆積させることを可能にする。この誘電体層は窒化シリコン（Ｓｉ3Ｎ4）であることが優先される。
【００３６】
第２導電層１８の厚さ及び第３導電層２２の厚さは、二重ＭＩＭトレンチコンデンサの直列抵抗を制御するように定める。例えばポリシリコン、あるいはタングステン（Ｗ）のような耐熱材料を用いて、第２導電層１８及び第３導電層２２を作製することができる。
【００３７】
他の実施形態では、第３導電層２２上に堆積した第３絶縁層及び第３絶縁層上に堆積した第４絶縁層を含む一連の層を実現する。奇数番目の導電層と偶数番目の導電層との間の電気接続は、後の説明中に提示する。
【００３８】
他の実施形態では、Ｎ個の層列を堆積させる。Ｎはトレンチコンデンサ１０の所望のコンデンサ値に依存する。
【００３９】
上記コンデンサ構造では、一方では偶数番目の導電層が互いに結合され、他方では奇数番目の導電層が互いに結合されて基礎電極１２にも短絡される。異なる導電層間の接続は、相互接続層４０をシリコン基板４の第１面６上に埋め込むことによって実現される。このようにして、一方のノードはシリコン基板４に結合され、他方のノードは相互接続層に結合された並列なコンデンサ網が形成される。
【００４０】
二重ＭＩＭトレンチコンデンサ１０を奇数番目の導電層（基礎電極１２及び第３導電層２２）の外部、及びトレンチコンデンサ１０の偶数番目の導電層（第２導電層１８）の外部に接続することを可能にするために、第１パッド２４及び第２パッド２６を作製する。第１パッド２４及び第２パッド２６は、シリコン基板４の第１面６上に配置されて互いに絶縁されている。各図に示す構造では、第１パッド２４が第２導電層１８に結合され、第２パッド２６は、基礎電極１２及び第３導電層２２に相当する奇数番目の導電層に結合されている。第１パッド２４及び第２パッド２６の製造工程は以下でより詳細に説明する。
【００４１】
直列抵抗損失を減少させてコンデンサ集積密度値を増加させるために、二重ＭＩＭトレンチコンデンサ１０を用いた自己積層型コンデンサ構造２を提案する。この目的のために、シリコン基板４の反対側の第２面８上に凹部３２を実現する。凹部３２を有するコンデンサ構造を図２に示す。
【００４２】
凹部３２（図２）を作製するために、シリコン基板４の反対側の第２面８をエッチングする。第１ステップでは、シリコン基板４の反対側の第２面８を例えば機械的に研磨する。機械的研磨で実現される厚さは、反対側の第２面８をトレンチ１４の底部の近くにもっていくことを可能にする。一般に、研磨後の厚さはおよそ１０μmであり、トレンチ１４のエッチングステップの均一性（ＴＴＶ（Total Thickness Variation：全厚変動）と称する）に依存する。
【００４３】
機械的研磨ステップ後に、シリコン基板４の反対側の第２面８の異方性エッチングを、好適にはドライエッチング法を用いて実行する（図２）。このエッチングステップは、第１絶縁層１６のシリコン（シリコン基板４）と窒化シリコン（Ｓｉ3Ｎ4）とのエッチング選択比がおよそ１００に等しいことにより、第１絶縁層１６を露出させることを可能にする。こうして、第１絶縁層１６の一部分がシリコン基板４の反対側の第２面８に突き出る。図２は、このエッチングステップ後に突き出る様子を示す。本発明の実施形態の例では、窒化シリコン（Ｓｉ3Ｎ4）に対する選択性があるＳＦ６ドライエッチングステップを用いることができる。
【００４４】
第２導電層１８にアクセスするために、第１絶縁層１６の局所的エッチング（図３）を実現する。この目的のために、異方性エッチングを実行することができる。例えばオルトリン酸を用いたウェットエッチングを実行することが好ましい。
【００４５】
シリコン基板４の反対側の第２面８（図４）及び第２導電層１８を保護して絶縁するために、厚い誘電体層３４の堆積を実行する。この堆積は、例えばＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition：プラズマ化学気相成長法）による酸化物堆積である。ＰＥＣＶＤによる厚い誘電体層３４の酸化物堆積は、偶数番目の導電層１８上に共形の堆積を得ることを可能にする。
【００４６】
厚い誘電体層３４の局所的エッチングステップは、凹部３２の領域内で実行する（図５）。異方性ドライエッチングステップを、シリコン基板４の反対側の第２面８から実行して、第２導電層１８を露出させることが優先される。この異方性ドライエッチングは、例えばフッ化炭素ガスプラズマ（ＣＦ４）を用いる。代案の方法は、露出させる電極に対する選択性が十分にあるスラリー（懸濁液）を実現する酸化物ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）ステップを用いることとすることができる。
【００４７】
下部金属層３６を反対側の第２面８上に堆積させる（図６）。この下部金属層３６は、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、銅（Ｃｕ）で拡散障壁層の上方に作製することができ、あるいは薄い金（Ａｕ）で保護されたニッケル（Ｎｉ）のようなハンダ付け可能な金属と組み合わせて作製することができ、あるいは他の金属または金属の組合せと組み合わせて作製することができ、第２導電層１８との良好な電気接触、及びこの説明中に提示する処理の流れを可能にする。例えば、下部金属層３６は無電解堆積プロセスを用いることができる。下部金属層３６の厚さは、例えばボール下金属（ＵＢＭ：Under Ball Metallization）のようなハンダ付け可能な層の堆積を可能にするように適合させる。
【００４８】
コンデンサ構造２の外部への接続を実現するために、第３パッド２８及び第４パッド３０をシリコン基板４の反対側の第２面８上に設ける（図７）。シリコン基板４にアクセスするために、これらのパッドの作製前に厚い誘電体層３４のエッチングステップを実現することは明らかである。
【００４９】
第３パッド２８及び第４パッド３０は、第１パッド２４及び第２パッド２６の製造工程と同様の製造工程によって実現される。凹部３２があることにより、第３パッド２８が第２導電層１８に結合される。固有コンデンサ抵抗（ＥＳＲ）を低減するために、第３パッド２８を裏面上に配置し、第３パッド２８は、これと接触する第２導電層１８に電気的に短絡されるように実装する。図示する実施形態では、第３パッド２８が、下部金属層３６（これも導電性ポリシリコン層とすることができる）によって第２導電層１８に短絡される。この手段によって、第３パッド２８のＥＳＲが、これと接触する第２導電層１８の抵抗と並列に設定される。十分な厚さ（一般に３μm〜５μm）を有する例えば銅（Ｃｕ）のような低い抵抗率を有する金属を選択し、第３パッド２８を十分大きな面積（例えば第２導電層１８の範囲の６０％以上）に実装することによって、ＥＳＲを大幅に低下させることができる。
【００５０】
二重ＭＩＭトレンチコンデンサ１０では、第２導電層１８が第２面８からアクセス可能であり、第２導電層１８が下部金属層３６を通して第３パッド２８に接続される。第２導電層１８も第１面６にアクセス可能であり、相互接続層４０を通して第１パッド２４に接続される。従って、第２導電層１８は中間電極であり、基板貫通電極（ＴＳＶ：Through Substrate Via）として用いることができる。さらに、基礎電極１２は第２面からアクセス可能であり、相互接続層４０を通して第２パッド２６に結合され、相互接続層４０は第３導電層２２を基礎電極１２に短絡する。こうして、複数の導電層（偶数番目の導電層及び奇数番目の導電層）を、二重ＭＩＭトレンチコンデンサ１０の電極及び／またはビアの両者として用いることができ、さらに直列抵抗を制御することができる。
【００５１】
コンデンサ構造２のＥＳＲを最適化するために、第１パッド２４の表面積は第３パッド２８の表面積と同じ表面サイズを有する。さらに、第２パッド２６の表面積は第４パッド３０の表面積と同じ表面サイズである。第３パッド２８の形状は、長方形、多角形にすることができ、あるいは、複数のパッドまたはストラップによって形成することができる。第３パッド２８は偶数番目の導電層１８の少なくとも６０％をカバーすることが好ましい。
【００５２】
第３パッド２８を作製するための低い抵抗率を有する金属層は、第１パッド２４、第２パッド２６及び第４パッド３０を作製するためにも用いられる。パッド及び／またはパッドを支持する回路どうしの間の接続を促進するために、パッドを実現するために用いられる低い抵抗率を有するボール下金属（ＵＢＭ）のようなハンダ付け可能な層を、上記金属層上に堆積させることができる。
【００５３】
このように、偶数番目の導電層１８及びその上に存在する相互接続層４０によって、第３パッド２８が第２パッド２４に結合される。同様に、第４パッド３０は、他の相互接続層４０によって、奇数番目の導電層２２及び基礎電極１２に結合される。第４パッド３０は第３パッド２８に対して絶縁され、第１パッド２４がシリコン基板４に対して第３パッド２８と対称であり、第２パッド２６がシリコン基板４に対して第３パッド２８と対称であることが有利である。
【００５４】
コンデンサ集積密度値を増加させるために、少なくとも２つの自己積層型コンデンサ構造２を用いた電子デバイス３８を提案する（図６）。以下の説明では、電子デバイス３８が第１コンデンサ構造２及び第２コンデンサ構造２０２を具えている。なお、自己積層型コンデンサ構造２、２０２の内部設計及び特性は、上述した自己積層型コンデンサ構造と同様である。以下の説明を簡単にするために、コンデンサ構造２はＣ２と称するコンデンサ値を有し：
第１パッド２４と、
第２パッド２６と、
第３パッド２８と、
第４パッド３０と
を具えている。
【００５５】
同様に、コンデンサ構造２０２はＣ２０２と称するコンデンサ値を有し：
２２４で参照する第１パッドと、
２２６で参照する第２パッドと、
２２８で参照する第３パッドと、
２３０で参照する第４パッドと
を具えている。
【００５６】
従って、電子デバイス３８を実現するために、自己積層型コンデンサ構造２の第１パッド２４を自己積層型コンデンサ構造２０２の第３パッド２２８に接続し、自己積層型コンデンサ構造２の第２パッド２６を自己積層型コンデンサ構造２０２の第４パッド２３０に接続することによるハンダ付けを実現する。
【００５７】
このようにして、コンデンサ構造２とコンデンサ構造２０２とを並列に結合し、電子デバイス３８の等価コンデンサ値はＣ２＋Ｃ２０２に等しくなる。コンデンサ構造２の第３パッド２８及び第４パッド３０は、例えばプリント回路に接続することができる。
【００５８】
コンデンサ構造２と同様な第３コンデンサ構造を第２コンデンサ構造２０２上に積層する、等のことができることは、当業者にとって明らかである。
【００５９】
電子デバイス３８は、１つずつ組み立てることができ、あるいはウェハー・ボンディング・プロセスを用いて組み立てることができることが有利である。この最後のプロセスが、電子デバイスの生産コストの低減を可能にする。
【００６０】
コンデンサ構造２を製造するための工程の流れも提案し、この工程の流れは次のステップを含む：
第１面６及びその反対側の第２面８を有するシリコン基板４を用意するステップと、
シリコン基板４上にトレンチ１４を形成するステップと、
トレンチ１４内に基礎電極１２を形成するステップと、
第１絶縁層１６を積層させ、
第１絶縁層１６上に第２導電層１８を積層させ、
第２絶縁層２０を積層させ、
第２絶縁層２０上に第３導電層２２を積層させることによって、
二重金属−絶縁体−金属トレンチコンデンサ１０を形成するステップと、
シリコン基板４の反対側の第２面８を、第１絶縁層１６までエッチングするステップと、
第１絶縁層１６をエッチングするステップと、
厚い誘電体層３４を反対側の第２面８上に堆積させるステップと、
第１導電層１８に接続された第１パッド２４、及びシリコン基板に接続された第２パッド２６を加工するステップであって、第１パッド２４及び第２パッド２６は第１面６上に配置されるステップと、
第３導電層２２に接続された第３パッド２８、及びシリコン基板４に接続された第４パッド３０を加工するステップであって、第３パッド２８及び第４パッド３０は反対側の第２面８上に配置されるステップとを含む。
【００６１】
重ねて積層された少なくとも２つの自己積層型コンデンサ構造を具えた電子デバイスを製造することを可能にする工程の流れも提案する。この目的のために、自己積層型コンデンサ構造の第１パッド及び第２パッドを、隣接する自己積層型コンデンサ構造の第３パッド及び第４パッドにハンダ付けすることを提案する。これらの自己積層型コンデンサ構造は互いに重ねて配置される。
【００６２】
本発明は、製造することが容易なコンデンサ構造２を提供する。本発明は、（自己積層型コンデンサ構造の数が２よりも大きい際に）より高いコンデンサ集積密度値を有し、直列抵抗損失が制御される電子デバイス３８も提供する。
【００６３】
図面及び以上の説明では、本発明を詳細に図示して説明してきたが、こうした図示及び説明は例示的なものであり限定的なものではないものと考えなければならず、本発明は開示する実施形態に限定されない。特許請求の範囲に係る発明を実施するに当たり、説明した実施形態に対する変形は、図面、開示、及び添付する特許請求の範囲の検討より、当業者が理解して実行することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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