(57)【特許請求の範囲】
【請求項１】
行列状に配置されている複数の画素と、
複数の第２単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する複数の第２のラッチ回路と、
第２のリードビット線と、
前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する複数の第２のドライバ回路と、
前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する第２の増幅器と、
前記第２のデータを保持する第３のラッチ回路と、
第３のドライバ回路と、
列走査回路とを備え、
前記列走査回路は、前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを順次出力し、
前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第２のデータを前記第２のリードビット線とは異なるリードビット線に出力する、
固体撮像装置。
【請求項２】
前記固体撮像装置は、
前記複数の第２単位列とは異なる複数の第１単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する複数の第１のラッチ回路と、
第１のリードビット線と、
前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する複数の第１のドライバ回路とを備え、
前記第３のドライバ回路は、前記第２のデータを前記第１のリードビット線に出力する、
請求項１に記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、
前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する第１の増幅器と
前記第１のデータを出力する出力ドライバとを備え、
前記列走査回路は、前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを前記第１の増幅器に順次出力する、
請求項２に記載の固体撮像装置。
【請求項４】
前記列走査回路は、
前記第２の画素データを、前記第１の増幅器に順次出力する、
請求項３に記載の固体撮像装置。
【請求項５】
前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
請求項１から４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記第３のラッチ回路は、さらに、第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、
前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、
前記列走査回路は、前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列及び前記第３単位列に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力する、
請求項３に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、
互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメントを含み、
前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第３のラッチ回路と、前記第３のドライバ回路と、前記第１の増幅器とを含み、
ｊ−１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持し、
ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持し、
前記出力ドライバは、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力し、
前記列走査回路は、
（１）１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
（３）前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する、
請求項３に記載の固体撮像装置。
【請求項８】
前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化され、
前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化される、
請求項７に記載の固体撮像装置。
【請求項９】
各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、
前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、
前記列走査回路は、
（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、
（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する、
請求項７又は８に記載の固体撮像装置。
【請求項１０】
前記複数の第１のドライバ回路、前記複数の第２のドライバ回路及び前記第３のドライバ回路は、単位列のピッチと同じピッチで配置され、
前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている、
請求項２に記載の固体撮像装置。
【請求項１１】
前記固体撮像装置は、さらに、
隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路と、
隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路とを備える、
請求項１０に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置に関するものである。
【背景技術】
【０００２】
イメージセンサとして主流であったＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ；電荷結合素子）型センサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになった。ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路及びデジタル回路を撮像領域と同一基板上に集積化できるという特徴を有している。【０００３】
また、ＣＣＤセンサでは、アナログ信号増幅機能及びＡ／Ｄ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）、又はＡＦＥの機能を有するデジタル信号処理プロセッサ（以後、ＤＳＰ）などの、Ａ／Ｄ変換機能を備えた別個のチップを撮像領域に接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、撮像領域とＡ／Ｄ変換回路とを同一チップ上に集積したものが製品化されている。【０００４】
ＭＯＳセンサに搭載されるＡ／Ｄ変換回路には、多くの方式が提案されているが、現在では１ライン分の画素データを同時並列的にＡ／Ｄ変換するカラム型Ａ／Ｄ変換方式が用いられるイメージセンサが主流である。【０００５】
カラム型Ａ／Ｄ変換回路は、画素毎（カラム毎）に設けられたラッチ回路及びドライバ回路を有する。ラッチ回路は、Ａ／Ｄ変換により得られた画素データを一時的に保持する。ドライバ回路は、この画素データをリードビット線対へ出力する。【０００６】
列走査部は、複数のドライバ回路を順次活性化することで、画素データに対応する信号をリードビット線対に出力する。センスアンプは、リードビット線対に出力された信号を増幅する。フリップフロップは、この信号を保持する。【０００７】
一方で、特許文献１では図１７に示すようなデータ転送回路の構成が提案されている。【０００８】
このデータ転送回路は、複数のサブメモリセルブロック６を備える。各メモリセルブロック６は、ビット線ＢＬ１及びＸＢＬ１を駆動するためのドライバ及びラッチ回路を含むメモリセルＭＣ１１、ＭＣ１２及びＭＣ１ｍと、サブリード回路とを備える。【０００９】
この構成では、ドライバが駆動するビット線ＢＬ１及びＸＢＬ１の寄生抵抗及び寄生容量を低減できるので、メモリセルＭＣ１１、ＭＣ１２及びＭＣ１ｍのデータをサブリード回路まで高速に伝達することが可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２０７８８６号公報
【発明の概要】
【００１１】
本開示の一態様に係る固体撮像装置は、行列状に配置されている複数の画素と、複数の第１単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する複数の第１のラッチ回路と、第１のリードビット線と、前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する複数の第１のドライバ回路と、前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する第１の増幅器と、前記複数の第１単位列とは異なる複数の第２単位列の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する複数の第２のラッチ回路と、第２のリードビット線と、前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する複数の第２のドライバ回路と、前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する第２の増幅器と、前記第２のデータを保持する第３のラッチ回路と、前記第３のラッチ回路に保持されている前記第２のデータを前記第１のリードビット線に出力する第３のドライバ回路と、前記第１のデータを出力する出力ドライバと、（１）前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力し、（２）前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、前記第２の増幅器、前記第３のラッチ回路、前記第３のドライバ回路及び前記第１のリードビット線を介して、前記第１の増幅器に順次出力する列走査回路とを備える。
【００１２】
この構成によれば、当該固体撮像装置では、２本のリードビット線が用いられる。これにより、単一のリードビット線が用いられる場合に比べ、各リードビット線の負荷（抵抗及び容量成分）を低減できるので、リードビット線を介して信号伝達を高速に行うことができる。これにより、読み出し速度を向上できる。
【００１３】
例えば、前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。
【００１４】
この構成によれば、第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
【００１５】
例えば、前記第３のラッチ回路は、さらに、第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列及び前記第３単位列に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力してもよい。
【００１６】
この構成によれば、単位列の数と同数のラッチ回路を用いて、２本のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
【００１７】
例えば、前記固体撮像装置は、互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメントを含み、前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第３のラッチ回路と、前記第３のドライバ回路と、前記第１の増幅器とを含み、ｊ−１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持し、ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持し、前記出力ドライバは、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力し、前記列走査回路は、（１）１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（３）前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力してもよい。
【００１８】
この構成によれば、当該固体撮像装置では、３本以上のリードビット線が用いられる。これにより、さらに、読み出し速度を向上できる。
【００１９】
例えば、前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化され、前記第２の増幅器は、前記複数の第２のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。
【００２０】
この構成によれば、第１の増幅器及び第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
【００２１】
例えば、各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力するに順次出力してもよい。
【００２２】
この構成によれば、単位列の数と同数のラッチ回路を用いて、３本以上のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
【００２３】
例えば、前記列走査回路は、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を順方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第１の増幅器に順次出力し、前記固体撮像装置は、さらに、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を逆方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第１の増幅器に順次出力する反転列走査回路を備えてもよい。
【００２４】
この構成によれば、当該固体撮像装置は、複数の単位列を順方向及び逆方向の両方で走査できる。
【００２５】
例えば、前記複数の第１のドライバ回路、前記複数の第２のドライバ回路及び前記第３のドライバ回路は、単位列のピッチと同じピッチで配置され、前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されていてもよい。
【００２６】
この構成によれば、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
【００２７】
例えば、前記固体撮像装置は、第１の回路群と、第２の回路群とを含み、前記第１の回路群及び前記第２の回路群の各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第１の増幅器と、前記複数の第２のラッチ回路と、前記第２のリードビット線と、前記複数の第２のドライバ回路と、前記第２の増幅器と、前記第３のラッチ回路と、前記第３のドライバ回路を含み、前記第１の回路群に対応する前記複数の第１単位列及び前記第２単位列は、Ｎ（Ｎは２以上の整数）単位列間隔で配置されている複数の第４単位列であり、前記第２の回路群に対応する前記複数の第１単位列及び前記第２単位列は、前記Ｎ単位列間隔で配置されており、前記複数の第４単位列と異なる第５単位列であり、前記第１の回路群と、前記第２の回路群とは、列の並び方向と直交する方向に並んで配置され、前記第１の回路群及び前記第２の回路群の各々において、（１）前記複数の第１のドライバ回路と、前記複数の第２のドライバ回路と、前記第３のドライバ回路とは、単位列のピッチのＮ倍のピッチで配置され、（２）前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されていてもよい。
【００２８】
この構成によれば、各ドライバ回路のレイアウトの幅が、単位列の画素のレイアウトの幅より、広い場合であっても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。さらに、画素データの並列読み出しを実現できる。
【００２９】
例えば、前記固体撮像装置は、さらに、隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路と、隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路とを備えてもよい。
【００３０】
この構成によれば、プリチャージ回路を用いる場合においても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
【００３１】
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
【００３２】
本開示は、読み出し速度を向上できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００３３】
【図１Ａ】図１Ａは、実施形態１に係る撮像装置の構成を示すブロック図である。
【図１Ｂ】図１Ｂは、実施形態１に係るＡＤ変換回路の構成を示すブロック図である。
【図１Ｃ】図１Ｃは、実施形態１に係るデータ転送回路の構成を示すブロック図である。
【図２】図２は、実施形態１に係るデータ転送回路の構成を示すブロック図である。
【図３Ａ】図３Ａは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。
【図３Ｂ】図３Ｂは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。
【図３Ｃ】図３Ｃは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。
【図３Ｄ】図３Ｄは、実施形態１に係るデータ転送回路の構成を詳細に示す回路図である。
【図４】図４は、実施形態１に係る動作を示すタイミングチャートである。
【図５】図５は、実施形態２に係るデータ転送回路の構成を示す回路図である。
【図６】図６は、実施形態２に係る動作を示すタイミングチャートである。
【図７】図７は、実施形態３に係るデータ転送回路の構成を示すブロック図である。
【図８Ａ】図８Ａは、実施形態３に係るデータ転送回路の構成を詳細に示す回路図である。
【図８Ｂ】図８Ｂは、実施形態３に係るデータ転送回路の構成を詳細に示す回路図である。
【図９】図９は、実施形態３に係る動作を示したタイミングチャートである。
【図１０】図１０は、実施形態４に係るデータ転送回路の構成を示すブロック図である。
【図１１】図１１は、実施形態５に係るデータ転送回路の構成を示すブロック図である。
【図１２】図１２は、実施形態５に係るデータ転送回路の構成を詳細に示す回路図である。
【図１３】図１３は、実施形態５に係る動作を示すタイミングチャートである。
【図１４】図１４は、実施形態６に係る各回路の配置例を示す図である。
【図１５】図１５は、実施形態６に係る各回路の配置例を示す図である。
【図１６】図１６は、実施形態７に係る各回路の配置例を示す図である。
【図１７】図１７は、従来のデータ転送回路の構成を示す図である。
【発明を実施するための形態】
【００３４】
まず、従来技術における課題について述べる。
【００３５】
上述したＡ／Ｄ変換回路では、カラムＡ／Ｄ変換回路は、画素列に対応して設けられるため、撮像領域の幅に相当する広範囲に渡って配置される。よって、撮像装置の光学サイズが大きい場合は必然的にリードビット線対も長距離に渡って配線されることになる。
【００３６】
ドライバが活性化されてから、センスアンプが画素データを検出できるまでの時間は、リードビット線対の寄生抵抗及び寄生容量に大きく依存する。よって、リードビット線対が長い場合には多くの信号伝達時間がかかることになり、読み出し周波数の悪化を招く。
【００３７】
近年ＭＯＳイメージセンサの用途は一眼レフ、及びミラーレス一眼カメラなど多画素かつ大型のセンサを搭載したカメラに広がっている。また、放送用及びシネマカメラではより高いフレームレートが要望されている。つまり、大きな光学サイズを有するＭＯＳセンサにおいて、より速い読み出し速度を達成することが望まれている。このように、大型化と高速化との相反する要求を満たしつつ消費電力を抑えることが必要である。
【００３８】
例えば、リードビット線対の配線幅を広げることで寄生抵抗を下げることができる。これにより、転送バスの寄生抵抗を削減できるので高速化を図ることができる。しかしながら、この方法は、転送バスの寄生容量の増大及びチップ面積の増大を引き起こすため、高速化に限界がある。
【００３９】
また、特許文献１に示されているデータ転送回路の構成はデータ転送遅延を根本的に解決するものでは無い。この構成は、ラッチ回路（メモリセル）に記憶されたデータをサブリード回路及び共通ビット線ｇＢＬを用いて、再度伝達する構成である。
【００４０】
よって、サブメモリセルブロックを複数配置することで１つのドライバに接続される寄生抵抗及び寄生容量を削減できたとしても、サブリード回路に接続される共通ビット線ｇＢＬの寄生抵抗及び寄生容量が極端に大きい場合は共通ビット線ｇＢＬのＲＣ遅延が支配的になり結果として読み出し速度の向上には繋がらない。
【００４１】
本開示は上記課題に着目してなされたものであり、読み出し速度を向上できる固体撮像装置を提供する。
【００４２】
以下、本開示の実施形態について図面を参照しながら説明する。
【００４３】
なお、以下で説明する実施形態は、いずれも本開示の一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００４４】
（実施形態１）
図１Ａは、本開示の実施形態１に係る撮像装置１００（カメラ又はカメラモジュール）の構成を示すブロック図である。同図に示すように撮像装置１００は、光学系９００、固体撮像装置１０００、及び画像信号処理部１００１（画像信号処理ＬＳＩ）を備えている。なお、以下に説明する各実施形態の固体撮像装置では、画素（受光部）から読み出した信号レベルから、同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるＣＤＳ（相関二重サンプリング）動作を、Ｓ／Ｈ（サンプルホールド）容量などを用いてアナログ領域で行っている。なお、ＣＤＳ動作に係る回路及び説明は省略する。
【００４５】
光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とを備えている。レンズ９０１は、被写体からの光（例えば可視光）を集光して固体撮像装置１０００の撮像領域１０２上に画像イメージを形成する。メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００との間の光路上に位置し、撮像領域１０２上に導かれる光量を制御する。
【００４６】
画像信号処理部１００１は、固体撮像装置１０００が出力したデジタルの出力データＯＵＴＰＵＴに対して各種信号処理（画像処理）を行う外部ＬＳＩである。
【００４７】
固体撮像装置１０００は、撮像領域１０２、行走査回路９３０、ＡＤ変換回路１０９、及び、データ転送回路１１０を備えている。
【００４８】
図１Ｂは、ＡＤ変換回路１０９及びその周辺回路の構成を示す図である。図１Ｃは、データ転送回路１１０及びその周辺回路の構成を示す図である。図１Ｂ及び図１Ｃに示すように、固体撮像装置１０００は、さらに、複数のフリップフロップ回路１１１、クロック生成部１２０、タイミング生成部３４０を備えている。また、ＡＤ変換回路１０９は、バイナリカウンタ１０４、Ｄ／Ａ変換回路（以下ＤＡＣと省略）１０５、複数のカラムＡ／Ｄ変換回路１０６、及び複数のカウンタ−ラッチ間データ転送バス１０８（１０８＿１＿１・・・１０８＿１＿Ｘ、１０８＿２＿１・・・１０８＿２＿Ｘ）を備えている。
【００４９】
行走査回路９３０は、行単位で単位セル１０１からの信号を読み出すために、複数の単位セル１０１を行単位で走査する。
【００５０】
クロック生成部１２０は、クロック信号（基準クロック信号）を生成し、当該クロック信号をバイナリカウンタ１０４及びカラムＡ／Ｄ変換回路１０６に供給する。
【００５１】
バイナリカウンタ１０４は、クロック信号（基準クロック信号）をカウントし、カウントした値（バイナリ値）をＤＡＣ１０５に供給する。
【００５２】
撮像領域１０２は、行列状に配置されている複数の単位セル１０１（画素）を含む。ここで、単位セル１０１は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。単位セル１０１は、さらに、必要に応じて、光電変換により生じた信号を読み出すためのデバイス、及び初期化動作を行うためのデバイスを有する。
【００５３】
カラムＡ／Ｄ変換回路１０６は、単位セル１０１の１／２列、１列、又は複数列ごとに設けられ、対応する単位セル１０１から出力されたアナログ信号をデジタル信号に変換し、当該デジタル信号を保持する。図１Ａ〜図１Ｃでは、複数のカラムＡ／Ｄ変換回路１０６は、撮像領域１０２内の垂直信号線Ｖ１＿１・・・Ｖ１＿Ｘ、Ｖ２＿１・・・Ｖ２＿Ｘと一対一に対応する。つまり、２Ｘ個のカラムＡ／Ｄ変換回路１０６が設けられている。各カラムＡ／Ｄ変換回路１０６は、アナログ信号をｎビットのデジタル信号に変換する機能を有する。カラムＡ／Ｄ変換回路１０６は、ｎビットのカウンタ回路２０８を有している。また、カラムＡ／Ｄ変換回路１０６には、クロック生成部１２０から基準クロック信号が供給される。
【００５４】
ＤＡＣ１０５は、バイナリカウンタ１０４から入力されたバイナリ値に従ってアナログランプ電圧（三角波）を生成する。このアナログランプ電圧はカラムＡ／Ｄ変換回路１０６内の比較器１０７に入力されている。
【００５５】
各カラムＡ／Ｄ変換回路１０６は、比較器１０７及びカウンタ回路２０８を備えている。
【００５６】
比較器１０７は、ＤＡＣ１０５によって生成されたアナログランプ電圧と、行線Ｈ１・・・Ｈｙ毎に、単位セル１０１から垂直信号線Ｖ１＿１・・・Ｖ１＿Ｘ、Ｖ２＿１・・・Ｖ２＿Ｘを介して得られる画素信号のうち、対応する列の画素信号とを比較する。
【００５７】
カラムＡ／Ｄ変換回路１０６に含まれるｎビットのカウンタ回路２０８は、単位セル１０１毎に垂直信号線の電圧値とアナログランプ電圧とが一致するまでの比較時間をカウントする（カウント動作）。このカウント値が画素データである。
【００５８】
データ転送回路１１０は、複数のラッチドライバ回路２０９Ａ及び２０９Ｂと、センスアンプ２１０Ａ及び２１０Ｂと、列走査回路及びタイミング信号生成回路３００とを備えている。
【００５９】
ラッチドライバ回路２０９Ａ及び２０９Ｂの各々は、ラッチ回路２１３及びドライバ回路２１４を含む。ドライバ回路２１４は、ラッチ回路２１３並びに、リードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に接続されている。
【００６０】
ラッチ回路２１３は、カウンタ回路２０８に対応するｎビットのラッチ回路である。カウント動作完了後にカウンタ回路２０８内のｎビットのカウント値はカウンタ−ラッチ間データ転送バス１０８を通して、データ転送回路１１０内のラッチ回路２１３に転送される。つまり、画素データがラッチ回路２１３に格納される。
【００６１】
リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１・・・ＲＷＬ２＿Ｘのいずれかが選択されると、その選択されたリードワード線に接続されているラッチドライバ回路２０９Ａ又は２０９Ｂ内のラッチ回路２１３に保持された画素データがリードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に伝達される。
【００６２】
列走査回路及びタイミング信号生成回路３００には、クロック生成部１２０からクロック信号ＣＬＫが供給される。列走査回路及びタイミング信号生成回路３００は、リードワード線ＲＷＬ１＿１、ＲＷＬ１＿２・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘを駆動するパルス信号、及びセンスアンプ２１０Ａ及び２１０Ｂに接続されたセンスアンプイネーブル信号線を駆動するためのパルス信号（センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２）を生成する。
【００６３】
列走査回路及びタイミング信号生成回路３００によってリードワード線ＲＷＬ１＿１、ＲＷＬ１＿２・・・ＲＷＬ１＿Ｘ、ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘが順次選択される。そして、選択されたリードワード線に対応するラッチドライバ回路２０９Ａ又は２０９Ｂに含まれるラッチ回路２１３に保持されているデータがリードビット線ＲＢＬ１及びＮＲＢＬ１（又はＲＢＬ２及びＮＲＢＬ２）に伝達される。
【００６４】
センスアンプ２１０Ａは、このリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達された信号を増幅することで当該信号をデジタル信号に変換する。得られたデジタル信号はフリップフロップ回路１１１から出力される。センスアンプ２１０Ｂは、リードビット線ＲＢＬ２及びＮＲＢＬ２に伝達された信号を増幅することで当該信号をデジタル信号に変換する。
【００６５】
なお、図１Ｃでは、ラッチ回路２１３のデータを読み出すために必要なプリチャージ回路（後述）は省略している。
【００６６】
このデータ転送回路１１０に関して、図２のブロック図、図３Ａ〜図３Ｄの回路詳細図及び図４の波形図を用いて説明する。
【００６７】
なお、以降の図ではカウンタ回路２０８からラッチ回路２１３への画素データの書き込みに関する図及び記載は省略しており、ラッチ回路２１３には後述する画素データが保持されていることを前提に説明する。
【００６８】
また、図２では、説明の簡略化のため、ｎビットのデータ転送回路１１０のうち、１ビットに対応する構成のみを記載している。
【００６９】
データ転送回路１１０は、第１セグメント２００１と、第２セグメント２００２と、列走査回路及びタイミング信号生成回路３００とを備える。第１セグメント２００１は、それぞれがリードビット線ＲＢＬ１及びＮＲＢＬ１に接続された、センスアンプ２１０Ａ、プリチャージ回路２１５Ａ、複数のラッチドライバ回路２０９Ａ、及び中間ラッチドライバ回路２１６を有する。第２セグメント２００２は、それぞれがリードビット線ＲＢＬ２及びＮＲＢＬ２に接続された、センスアンプ２１０Ｂ、プリチャージ回路２１５Ｂ、及び複数のラッチドライバ回路２０９Ｂを有する。
【００７０】
図１Ａ〜図１Ｃで示したように、画素は水平方向に２Ｘ個配置されており、画素データを保持するためのラッチドライバ回路２０９Ａ及び２０９Ｂが２Ｘ個配置されている。
【００７１】
また、第２セグメント２００２内のセンスアンプ２１０Ｂの出力端子は第１セグメント２００１内の中間ラッチドライバ回路２１６に接続されている。
【００７２】
第１セグメント２００１内において、センスアンプ２１０Ａには、列走査回路及びタイミング信号生成回路３００によって生成されたセンスアンプイネーブル信号ＳＡＥ１が入力されている。センスアンプ２１０Ａは、センスアンプイネーブル信号ＳＡＥ１がＨ（ハイ）レベルに活性化された場合に、リードビット線ＲＢＬ１及びＮＲＢＬ１の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子ＳＡＯＵＴ１及びＮＳＡＯＵＴ１に出力する。
【００７３】
センスアンプ２１０Ａの出力端子ＳＡＯＵＴ１は、フリップフロップ回路１１１の入力端子に接続されており、センスアンプ２１０Ａから出力された信号は出力データＯＵＴＰＵＴとして出力される。
【００７４】
プリチャージ回路２１５Ａには、列走査回路及びタイミング信号生成回路３００によって生成されたプリチャージ信号ＮＰＣＧ１が入力される。プリチャージ回路２１５Ａは、プリチャージ信号ＮＰＣＧ１がＬ（ロウ）レベルに活性化された場合にリードビット線ＲＢＬ１及びＮＲＢＬ１をＨレベルにプリチャージする。
【００７５】
図１Ｃにて説明したように、複数のラッチドライバ回路２０９Ａは、リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘに接続されている。ラッチドライバ回路２０９Ａは、列走査回路及びタイミング信号生成回路３００により、対応するリードワード線がＨレベルに活性化された場合にドライバ回路２１４を通じてラッチ回路２１３のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１に出力する。
【００７６】
中間ラッチドライバ回路２１６は、リードワード線ＲＷＬ１＿Ｘ＋１に接続されており、リードワード線ＲＷＬ１＿Ｘ＋１がＨレベルに活性化された場合に、中間ドライバ回路２１８を通じて中間ラッチ回路２１７のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１に出力する。
【００７７】
第２セグメント２００２内において、センスアンプ２１０Ｂには、列走査回路及びタイミング信号生成回路３００によって生成されたセンスアンプイネーブル信号ＳＡＥ２、及びリードビット線ＲＢＬ２及びＮＲＢＬ２の信号が入力される。センスアンプ２１０Ｂは、センスアンプイネーブル信号ＳＡＥ２がＨレベルに活性化された場合に、リードビット線ＲＢＬ２及びＮＲＢＬ２の微小電位差をデジタル信号に増幅及び変換し、得られた信号を出力端子ＳＡＯＵＴ２及びＮＳＡＯＵＴ２に出力する。これにより、第１セグメント２００１内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７にリードビット線ＲＢＬ２及びＮＲＢＬ２に読み出されたデータが書き込まれる。
【００７８】
プリチャージ回路２１５Ｂには、列走査回路及びタイミング信号生成回路３００によって生成されたプリチャージ信号ＮＰＣＧ２が入力される。プリチャージ回路２１５Ｂは、プリチャージ信号ＮＰＣＧ２がＬレベルに活性化された場合に、リードビット線ＲＢＬ２及びＮＲＢＬ２をＨレベルにプリチャージする。
【００７９】
複数のラッチドライバ回路２０９Ｂは、リードワード線ＲＷＬ２＿１・・・ＲＷＬ２＿Ｘに接続されている。ラッチドライバ回路２０９Ｂは、列走査回路及びタイミング信号生成回路３００により、対応するリードワード線がＨレベルに活性化された場合に、ドライバ回路２１４を通じてラッチ回路２１３のデータをリードビット線ＲＢＬ２及びＮＲＢＬ２に出力する。
【００８０】
図３Ａ〜図３Ｄは、図２で示したデータ転送回路１１０の構成を詳細に示す図である。
【００８１】
図３Ａに示すセンスアンプ２１０Ａは、Ｐｃｈトランジスタ１１、１２、１７及び１８と、Ｎｃｈトランジスタ１３、１４及び１９と、トライステートインバータ１５及び１６とを含む。
【００８２】
Ｐｃｈトランジスタ１１及びＮｃｈトランジスタ１３で構成されるインバータと、Ｐｃｈトランジスタ１２及びＮｃｈトランジスタ１４で構成されるインバータとは、クロスカップル接続されている。Ｐｃｈトランジスタ１１及び１２のソースは電源に接続され、Ｎｃｈトランジスタ１３及び１４のソースはＮｃｈトランジスタ１９のドレインに接続されている。Ｎｃｈトランジスタ１９のソースはグランドに接続されている。
【００８３】
またＰｃｈトランジスタ１１及びＮｃｈトランジスタ１３で構成されるインバータの出力端子は、データ線ＤＡＴＡ１を通じてトライステートインバータ１５の入力端子に接続されている。Ｐｃｈトランジスタ１２及びＮｃｈトランジスタ１４で構成されるインバータの出力端子は、データ線ＮＤＡＴＡ１を通じてトライステートインバータ１６の入力端子に接続されている。トライステートインバータ１５及び１６の制御端子には、センスアンプイネーブル信号ＳＡＥ１が入力されている。
【００８４】
Ｐｃｈトランジスタ１７のドレイン及びソースはそれぞれリードビット線ＲＢＬ１及びデータ線ＤＡＴＡ１に接続されている。Ｐｃｈトランジスタ１８のドレイン及びソースはそれぞれリードビット線ＮＲＢＬ１及びデータ線ＮＤＡＴＡ１に接続されている。
【００８５】
センスアンプイネーブル信号ＳＡＥ１がＬレベルである非活性状態である場合、センスアンプ２１０Ａはリードビット線ＲＢＬ１及びＮＲＢＬ１の電位差をデータ線ＤＡＴＡ１及びＮＤＡＴＡ１に伝達する。
【００８６】
センスアンプイネーブル信号ＳＡＥ１がＨレベルに活性化された場合、センスアンプ２１０Ａはデータ線ＤＡＴＡ１及びＮＤＡＴＡ１の微小な電位差を電源電圧又はグランド電位にまで増幅し、得られた信号を、トライステートインバータ１５及び１６を通じて出力端子ＳＡＯＵＴ１及びＮＳＡＯＵＴ１に出力する。
【００８７】
なお、ここでは、第１セグメント２００１内のセンスアンプ２１０Ａの構成及び動作を説明したが、第２セグメント２００２内のセンスアンプ２１０Ｂの構成及び動作も同様である。
【００８８】
プリチャージ回路２１５Ａは、３つのＰｃｈトランジスタ２０、２１及び２２を備える。
【００８９】
Ｐｃｈトランジスタ２０、２１及び２２のゲートにはプリチャージ信号ＮＰＣＧ１が入力されている。プリチャージ回路２１５Ａは、プリチャージ信号ＮＰＣＧ１がＬレベルに活性化された場合に、リードビット線ＲＢＬ１及びＮＲＢＬ１を電源電圧までプリチャージするイコライズ動作を行う。
【００９０】
なお、ここでは、第１セグメント２００１内のプリチャージ回路２１５Ａの構成及び動作を説明したが、第２セグメント２００２内のプリチャージ回路２１５Ｂの構成及び動作も同様である。
【００９１】
ラッチ回路２１３は、クロスカップル接続された２つのインバータを含む。各インバータの出力端子（ストレージノードＳＮ及びＮＳＮ）はドライバ回路２１４に接続されている。
【００９２】
列走査回路及びタイミング信号生成回路３００は、センスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂと、スタートアドレス生成回路３０２Ａと、複数のリードワード線信号生成回路３０３Ａ及び３０３Ｂと、中間リードワード線信号生成回路３０４とを備える。
【００９３】
リードワード線信号生成回路３０３Ａは、フリップフロップ３２及びＡＮＤ素子３３を備える。なお、リードワード線信号生成回路３０３Ｂの構成もリードワード線信号生成回路３０３Ａと同様である。リードワード線ＲＷＬ１＿１〜ＲＷＬ１＿Ｘに信号を出力する複数のリードワード線信号生成回路３０３Ａは、直列に接続されており、シフトレジスタとして機能する。同様に、リードワード線ＲＷＬ２＿１〜ＲＷＬ２＿Ｘに信号を出力する複数のリードワード線信号生成回路３０３Ｂは直列に接続されており、シフトレジスタとして機能する。
【００９４】
中間リードワード線信号生成回路３０４は、フリップフロップ３９、ＯＲ素子４１及びＡＮＤ素子４０を備え、リードワード線ＲＷＬ１＿Ｘ＋１に信号を出力する。フリップフロップ３９のＤ入力端子はＯＲ素子４１の出力端子に接続されている。フリップフロップ３９のＱ出力端子はＯＲ素子４１の一方の入力端子及びＡＮＤ素子４０の一方の入力端子に接続されている。
【００９５】
リードワード線ＲＷＬ１＿Ｘに信号を出力するリードワード線信号生成回路３０３Ａの出力端子は中間リードワード線信号生成回路３０４内のＯＲ素子４１の他方の入力端子に接続されている。リードワード線ＲＷＬ１＿Ｘ−１に信号を出力するリードワード線信号生成回路３０３Ａのフリップフロップ３９のＱ出力端子は、リードワード線ＲＷＬ２＿１に信号を出力するリードワード線信号生成回路３０３Ｂ内のフリップフロップ３２のＤ入力端子に接続されている。
【００９６】
リードワード線信号生成回路３０３Ａ及び３０３Ｂ、並びに中間リードワード線信号生成回路３０４に含まれるフリップフロップ３２及び３９のリセット端子には、リセット信号ＲＳＴが入力されている。フリップフロップ３２及び３９は、リセット信号ＲＳＴがＨレベルに活性化された場合、Ｑ出力端子をＬレベルにリセットする。
【００９７】
スタートアドレス生成回路３０２Ａ内のフリップフロップ３１のリセット端子には、リセット信号ＲＳＴが入力されている。フリップフロップ３１は、リセット信号ＲＳＴがＨレベルに活性化された場合、ＮＱ出力端子をＨレベルにリセットする。
【００９８】
センスアンププリチャージイネーブル生成回路３０１Ａは、遅延素子３４、ＡＮＤ素子３５、ＮＡＮＤ素子３８、並びに、インバータ素子３６及び３７を備えている。センスアンププリチャージイネーブル生成回路３０１Ａには、クロック信号ＣＬＫが入力されている。また、センスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂは、センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２、並びにプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２を出力する。なお、この動作に関しては後述する。また、センスアンププリチャージイネーブル生成回路３０１Ｂの構成も、センスアンププリチャージイネーブル生成回路３０１Ａの構成と同様である。
【００９９】
図４は、図３Ａ〜図３Ｄに示したデータ転送回路１１０の動作を具体的に示すタイミングチャートである。説明の便宜上、クロック信号ＣＬＫの上に１から２Ｘ＋１までのサイクル名を記載している。本説明ではＸは偶数である。
【０１００】
また、本説明では、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
【０１０１】
同様にリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
【０１０２】
サイクル１以前において、列走査回路及びタイミング信号生成回路３００の内部を初期化するためリセット信号ＲＳＴが活性化される。これによりフリップフロップ３１、３２及び３９が初期化される。これによりリードワード線ＲＷＬ１＿１に信号を出力するリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＤ入力端子がＨレベルにセットされる。
【０１０３】
また、サイクル１以前において、クロック信号ＣＬＫはＬレベルであるためセンスアンププリチャージイネーブル生成回路３０１Ａによってプリチャージ信号ＮＰＣＧ１がＬレベルに活性化されている。これにより、プリチャージ回路２１５Ａによってリードビット線ＲＢＬ１及びＮＲＢＬ１はＨレベルにプリチャージされる（プリチャージ動作）。
【０１０４】
このときセンスアンプイネーブル信号ＳＡＥ１はＬレベルの不活性状態である。
【０１０５】
サイクル１においてクロック信号ＣＬＫがＨレベルに立ち上がるとプリチャージ信号ＮＰＣＧ１はＨレベルになる。これにより、プリチャージ回路２１５Ａが不活性化されることでプリチャージ動作が解除される。
【０１０６】
これと同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにて、リードワード線ＲＷＬ１＿１に接続されているリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＱ出力端子がＨレベルに活性化されることで、ＡＮＤ素子３３によりリードワード線ＲＷＬ１＿１が活性化される。リードワード線ＲＷＬ１＿１はクロックサイクルの半分の期間においてＨレベルになる。
【０１０７】
このリードワード線ＲＷＬ１＿１の活性化動作によって読み出されるラッチ回路２１３のデータは前述の様にＬレベルの画素データである。よって、リードワード線ＲＷＬ１＿１がＨレベルに活性化されると、ドライバ回路２１４が活性化されることで、プリチャージされていたリードビット線ＲＢＬ１の電圧は電源電圧よりも低いレベルに遷移する。
【０１０８】
センスアンプ２１０ＡのＰｃｈトランジスタ１７及び１８は活性化されている状態であるので、リードビット線ＲＢＬ１と同様にデータ線ＤＡＴＡ１の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＮＲＢＬ１の電圧レベルは維持される。
【０１０９】
サイクル１においてクロック信号ＣＬＫがＬレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路３０１Ａはセンスアンプイネーブル信号ＳＡＥ１をＨレベルに活性化する。このときデータ線ＤＡＴＡ１の電圧はデータ線ＮＤＡＴＡ１の電圧よりも低いためデータ線ＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
【０１１０】
同時にトライステートインバータ１５及び１６が活性化されることで、出力端子ＳＡＯＵＴ１はＬレベルに下がる。
【０１１１】
クロック信号ＣＬＫがＬレベルに立ち下がってからの一定期間後（遅延素子３４の遅延時間分後）、センスアンププリチャージイネーブル生成回路３０１Ａ内のＡＮＤ素子３５にＬレベルが伝達されることでセンスアンプイネーブル信号ＳＡＥ１が立ち下がる。同時にプリチャージ信号ＮＰＣＧ１が立ち下がることで、リードビット線ＲＢＬ１及びＮＲＢＬ１のプリチャージが開始され、次サイクルに備えられる。
【０１１２】
サイクル２においてクロック信号ＣＬＫがＨレベルに遷移するとフリップフロップ回路１１１はセンスアンプ２１０Ａの出力端子ＳＡＯＵＴ１のデータを取り込み、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のＬレベルの画素データを出力データＯＵＴＰＵＴとして出力する。なお、説明の都合上、出力データＯＵＴＰＵＴの波形に、リードワード線ＲＷＬ１＿１に対応する画素データを意味するＤＡＴＡ１＿１を併記している。
【０１１３】
以後のサイクル２の動作は、活性化されるリードワード線がリードワード線ＲＷＬ１＿２である点を除き、サイクル１と同様である。サイクル２ではリードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のデータとしてＨレベルの画素データが保持されているためサイクル３におけるクロック信号ＣＬＫの立ち上がりと同時にＨレベルの画素データ（ＤＡＴＡ１＿２）が出力される。
【０１１４】
以後同様の動作が続けられる。サイクルＸではリードワード線ＲＷＬ１＿Ｘに接続されているリードワード線信号生成回路３０３Ａ内のフリップフロップ３２のＤ入力端子がＨレベルになり、かつセグメントイネーブル信号ＳＥＧＥＮがクロック信号ＣＬＫの立ち上がり時に活性化されていることにより、リードワード線ＲＷＬ１＿Ｘ及びＲＷＬ２＿１の２つのリードワード線が活性化される。
【０１１５】
なお、サイクルＸにおいて、リードワード線ＲＷＬ１＿Ｘに対応するラッチ回路２１３のＨレベルの画素データをリードビット線ＲＢＬ１及びＮＲＢＬ１を経由し読み出す動作が行われる点は上記と変わらない。一方、第２セグメント２００２内のリードワード線ＲＷＬ２＿１が活性化されることでリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のＬレベルの画素データがリードビット線ＲＢＬ２及びＮＲＢＬ２に出力される。ここではデータがＬレベルの画素データであるので、リードビット線ＲＢＬ２の電圧は電源電圧よりも低いレベルに遷移する。
【０１１６】
センスアンプイネーブル信号ＳＡＥ２及びプリチャージ信号ＮＰＣＧ２は、センスアンプイネーブル信号ＳＡＥ１及びプリチャージ信号ＮＰＣＧ１と同様に変化するので、同サイクルでは、第２セグメント２００２内のセンスアンプ２１０Ｂは、第１セグメント２００１内の中間ラッチ回路２１７に、出力端子ＳＡＯＵＴ２及びＮＳＡＯＵＴ２を通じてデータを出力する。
【０１１７】
中間ラッチ回路２１７は、ラッチ回路２１３と同様に、クロスカップル接続された２個のインバータを備え、データを保持する。この中間ラッチ回路２１７は、センスアンプイネーブル信号ＳＡＥ２がＨレベルに活性化されるまでの期間データを保持し続ける。つまりサイクルＸにおいて第２セグメント２００２のリードワード線ＲＷＬ２＿１に対応するデータが、第１セグメント２００１内の中間ラッチ回路２１７に転送される。
【０１１８】
なお、中間ラッチ回路２１７からのデータの読み出しはクロック信号ＣＬＫのＨレベルの期間に行われ、ラッチ回路２１３への画素データの書き込み動作はクロック信号ＣＬＫがＬレベルへ遷移した後の一定期間に行われる。よって、ラッチ回路２１３への書き込み動作は同サイクルにおいて中間ラッチ回路２１７の読み出し動作に干渉しない。
【０１１９】
サイクルＸ＋１においてクロック信号ＣＬＫの立ち上がりではデータＤＡＴＡ１＿Ｘが出力され、リードワード線ＲＷＬ１＿Ｘ＋１が活性化される。このリードワード線ＲＷＬ１＿Ｘ＋１に対応する中間ラッチ回路２１７には、前サイクルＸにて第２セグメント２００２内のリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３に保持されていた画素データが保持されている。リードワード線ＲＷＬ１＿Ｘ＋１に対応する画素データは、前サイクル同様に第１セグメント２００１内のリードビット線ＲＢＬ１及びＮＲＢＬ１、並びにセンスアンプ２１０Ａを通じて出力端子ＳＡＯＵＴ１へ読み出される。その一方このサイクルではリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のデータがリードビット線ＲＢＬ２及びＮＲＢＬ２を通じて読み出され、このデータが、センスアンプイネーブル信号ＳＡＥ２の活性化と同時に第１セグメント２００１内の中間ラッチ回路２１７に転送される。
【０１２０】
中間リードワード線信号生成回路３０４は、フリップフロップ３９と、ＡＮＤ素子４０と、ＯＲ素子４１とを含む。ホールドループ用のＯＲ素子４１の入力端子には、フリップフロップ３９のＱ出力端子が接続されている。よって、フリップフロップ３９のＱ出力端子が一旦Ｈレベルになるとリセット動作が行われない限りは、当該Ｑ出力端子はＨレベルに維持される。この構成により、以降のサイクルにおいて、リードワード線ＲＷＬ１＿Ｘ＋１が活性化されている状態が維持される。
【０１２１】
サイクルＸ＋２においてクロック信号ＣＬＫの立ち上がりではデータＤＡＴＡ２＿１が出力され、サイクルＸ＋１と同様に読み出し動作が行われる。
【０１２２】
以降順次、読み出しが行われ、サイクル２Ｘ＋１にて全てのラッチ回路のデータの読み出しが完了する。
【０１２３】
なお、図４ではサイクル２Ｘにおいて第２セグメント２００２に含まれる、いずれのリードワード線も選択されていない。これは第２セグメント２００２における、リードワード線に対する順次シフト動作が終了したためである。故にサイクル２Ｘ＋１においては中間ラッチ回路２１７内のデータが不定になる。そのためサイクル２Ｘ＋１において、リードビット線ＲＢＬ１及びＮＲＢＬ１を不定と記載している。
【０１２４】
このように、データ転送回路１１０では、リードビット線が分割され、各セグメントにセンスアンプが配置される。これにより、データ転送回路１１０は、複数のラッチ回路２１３内のデータを連続して読み出すことが可能である。一般にリードビット線の信号伝達時間はリードビット線のＲＣ積で決定されるので、リードビット線の距離が短いほど信号伝達時間は短い。本構造ではリードビット線の長さが、分割しない場合の１／２であるので、リードビット線のＲ及びＣはともに分割しない場合の１／２である。よって、リードビット線の信号伝達時間は、分割しない場合の１／４に削減される。
【０１２５】
つまりリードビット線を分割した場合には、分割しない場合の４倍の動作周波数を実現できる。リードビット線の信号は前述の様に微小振幅で伝達されることからより少ない電力ペナルティで高速な読み出しが可能になる。
【０１２６】
また、読み出しの周波数が向上することから、本技術を適用した固体撮像装置は高いフレームレートを実現できるので、より高画質な撮影を実現することが可能である。
【０１２７】
なお、本構成は、固体撮像装置のみならず、順次読み出しを行う半導体記憶装置における読み出しの高速化にも応用可能である。
【０１２８】
以上のように、本実施形態に係る固体撮像装置１０００は、行列状に配置されている複数の画素（単位セル１０１）と、複数の第１のラッチ回路（複数のラッチドライバ回路２０９Ａに含まれるラッチ回路２１３）と、第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）と、複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）と、第１の増幅器（センスアンプ２１０Ａ）と、複数の第２のラッチ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のラッチ回路２１３）と、第２のリードビット線（リードビット線ＲＢＬ２及びＮＲＢＬ２）と、複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）と、第２の増幅器（センスアンプ２１０Ｂ）と、第３のラッチ回路（中間ラッチ回路２１７）と、第３のドライバ回路（中間ドライバ回路２１８）と、出力ドライバ（フリップフロップ回路１１１）と、列走査回路（列走査回路及びタイミング信号生成回路３００）とを備える。
【０１２９】
前記複数の第１のラッチ回路の各々は、複数の第１単位列（Ｖ１＿１〜Ｖ１＿Ｘ）の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第１の画素データを保持する。ここで、単位列とは、１以上の列を含む列の単位である。言い換えるとは、第１のラッチ回路は、１列毎又は複数列毎に設けられる。なお、単位列は、１／２列に対応する単位であってもよい。
【０１３０】
前記複数の第１のドライバ回路の各々は、前記複数の第１単位列の各々に対応して設けられ、対応する単位列に設けられている前記第１のラッチ回路に保持されている前記第１の画素データを前記第１のリードビット線に出力する。
【０１３１】
前記第１の増幅器は、前記第１のリードビット線の電圧を増幅することにより第１のデータを生成する。
【０１３２】
前記複数の第２のラッチ回路は、前記複数の第１単位列とは異なる複数の第２単位列（Ｖ２＿１〜Ｖ２＿Ｘ）の各々に対応して設けられ、前記複数の画素のうち、対応する単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第２の画素データを保持する。また、例えば、複数の第１単位列は連続する単位列であり、複数の第２単位列は連続する単位列である。
【０１３３】
前記複数の第２のドライバ回路は、前記複数の第２単位列の各々に対応して設けられ、対応する単位列に設けられている前記第２のラッチ回路に保持されている前記第２の画素データを前記第２のリードビット線に出力する。
【０１３４】
前記第２の増幅器は、前記第２のリードビット線の電圧を増幅することにより第２のデータを生成する。
【０１３５】
前記第３のラッチ回路は、前記第２の増幅器により生成された前記第２のデータを保持する。前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第２のデータを前記第１のリードビット線に出力する。前記出力ドライバは、前記第１のデータを出力する。
【０１３６】
前記列走査回路は、（１）前記複数の第１のドライバ回路を順次選択することにより、前記複数の第１単位列に対応する複数の前記第１の画素データを、前記第１のリードビット線を介して、前記第１の増幅器に順次出力し、（２）前記複数の第２のドライバ回路を順次選択し、かつ、前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、前記第２の増幅器、前記第３のラッチ回路、前記第３のドライバ回路及び前記第１のリードビット線を介して、前記第１の増幅器に順次出力する。
【０１３７】
この構成により、本実施形態に係る固体撮像装置では、２本のリードビット線が用いられる。これにより、単一のリードビット線が用いられる場合に比べ、各リードビット線の負荷（抵抗及び容量成分）を低減できるので、リードビット線を介して信号伝達を高速に行うことができる。これにより、読み出し速度を向上できる。
【０１３８】
（実施形態２）
本実施形態では、上記実施形態１の変形例について説明する。なお、以下の実施形態では、先の実施形態と同様の要素については説明を省略し、主に相違点を説明する。
【０１３９】
図５は、本実施形態に係る列走査回路及びタイミング信号生成回路３１０の構成を示す図である。この列走査回路及びタイミング信号生成回路３１０は、図３Ｃ及び図３Ｄに示す実施形態１に係る列走査回路及びタイミング信号生成回路３００に対して、センスアンププリチャージイネーブル生成回路３０１Ｂが、中間センスアンププリチャージイネーブル生成回路３１１Ｂに変更されている点が異なる。
【０１４０】
具体的には、リードワード線ＲＷＬ１＿Ｘ＋１に対応する中間リードワード線信号生成回路３０４内のＯＲ素子４１の出力信号が、中間センスアンププリチャージイネーブル生成回路３１１Ｂ内のＡＮＤ素子４２に入力されている。これ以外の回路構成は実施形態１と同じ構成である。
【０１４１】
列走査回路及びタイミング信号生成回路３１０により生成されるセンスアンプイネーブル信号ＳＡＥ２は、中間リードワード線信号生成回路３０４内のＯＲ素子４１の出力信号によってゲーティングされている。よって、ＯＲ素子４１の出力信号がＨレベルに活性化されて初めてセンスアンプイネーブル信号ＳＡＥ２が活性化される。
【０１４２】
このセンスアンプイネーブル信号ＳＡＥ２が活性化されるのはリードワード線ＲＷＬ１＿Ｘが活性化されるサイクル以降であり、図６に示すサイクルＸ以降である。
【０１４３】
図６に示した通りサイクル１からサイクルＸ−１までのサイクルでは第２セグメント２００２内のいかなるリードワード線ＲＷＬ２＿１、ＲＷＬ２＿２・・・ＲＷＬ２＿Ｘも活性化されておらず第２セグメント２００２内の中間センスアンププリチャージイネーブル生成回路３１１Ｂが活性化される必要は無い。
【０１４４】
サイクルＸ以降では第２セグメント２００２の各リードワード線ＲＷＬ２＿１、ＲＷＬ２＿２・・・が順次活性化されるので、サイクルＸ以降でのみセンスアンプイネーブル信号ＳＡＥ２が活性化される。
【０１４５】
このような構成とすることで、実施形態２では実施形態１に比べて回路動作に不要な動作を削減することができる。これにより、第１セグメント２００１及び第２セグメント２００２内の各ラッチ回路２１３に保持されている画素データを読み出すために必要な電力を更に削減することができる。
【０１４６】
以上のように、前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）のいずれかが活性化されるサイクルにのみ活性化される。これにより、第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
【０１４７】
（実施形態３）
図７は、本実施形態に係るデータ転送回路１１３の構成を示す図である。なお、図７では、図２と同様に、１ビットに対応する構成のみを記載している。このデータ転送回路１１３は、実施形態１に係る図２で示すデータ転送回路１１０に対して、第１セグメント２００１の代わりに第１セグメント２００３を備える。第１セグメント２００３では、中間ラッチドライバ回路２１６が、リードワード線ＲＷＬ１＿Ｘに接続されているラッチドライバ回路と共用されている。つまり、図７に示す第１セグメント２００３及び第２セグメント２００２に含まれるラッチドライバ回路（中間ラッチドライバ回路２１６を含む）の数は水平方向に配置されている画素数２Ｘと一致している。
【０１４８】
図８Ａ及び図８Ｂは、図７に示す構成を詳細に示す回路図である。
【０１４９】
センスアンプ２１０Ａ、プリチャージ回路２１５Ａ、ラッチドライバ回路２０９Ａ、中間ラッチ回路２１７、及び第２セグメント２００２の構成は実施形態１及び２と同じである。また、列走査回路及びタイミング信号生成回路３２０を構成するセンスアンププリチャージイネーブル生成回路３０１Ａ、スタートアドレス生成回路３０２Ａ、リードワード線信号生成回路３０３Ａ及び３０３Ｂ、並びに中間リードワード線信号生成回路３０４は、実施形態１及び２と同じであり、中間センスアンププリチャージイネーブル生成回路３１１Ｂは実施形態２と同じである。
【０１５０】
また、中間ラッチ回路２１７にＶ１＿Ｘ列の画素データが保持される点が実施形態１及び２と異なる。
【０１５１】
以下、図９の波形を用いて動作を説明する。
【０１５２】
なお、本説明では実施形態１と同様に、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３及び中間ラッチ回路２１７には、互いに逆のデータが記憶されている。
【０１５３】
同様に、リードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３及び中間ラッチ回路２１７には、互いに逆のデータが記憶されている。
【０１５４】
先の実施形態と同様にここではＸは偶数であることを前提として説明する。
【０１５５】
サイクル１以前のリセット動作及びサイクル１からサイクルＸ−１までの動作は実施形態２と同様であり、各サイクルにおいて各リードワード線ＲＷＬ１＿１・・・ＲＷＬ１＿Ｘ−１が順次選択され、センスアンプ２１０Ａによってリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達された信号が増幅され、増幅された信号が出力端子ＳＡＯＵＴ１に出力され、出力された信号がフリップフロップを通して、出力データＯＵＴＰＵＴとして出力される。
【０１５６】
サイクルＸにおいてセグメントイネーブル信号ＳＥＧＥＮがＨレベルに活性化されていることから、リードワード線ＲＷＬ１＿Ｘ及びＲＷＬ２＿１が同時に活性化される。
【０１５７】
中間ラッチ回路２１７内に保持されているＨレベルの画素データはリードワード線ＲＷＬ１＿Ｘの立ち上がりと同時にリードビット線ＲＢＬ１及びＮＲＢＬ１に伝達される。この信号は、クロック立下りから発生されるセンスアンプイネーブル信号ＳＡＥ１のＨレベルへの活性化により出力端子ＳＡＯＵＴ１に出力される。
【０１５８】
また、中間センスアンププリチャージイネーブル生成回路３１１Ｂ内のＡＮＤ素子４２には中間リードワード線信号生成回路３０４内のフリップフロップ３９のＱ出力端子が接続されている。これにより、このサイクルＸでは、リセット信号ＲＳＴの活性化後に初めてセンスアンプイネーブル信号ＳＡＥ２が活性化される。このサイクルＸではリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のデータがリードビット線ＲＢＬ２及びＮＲＢＬ２に伝達される。また、サイクルＸ内のクロック立下りから発生されるセンスアンプイネーブル信号ＳＡＥ２のＨレベルへの活性化により、このデータが中間ラッチ回路２１７へ書き込まれ保持される。
【０１５９】
上記動作によりサイクルＸの完了時には、リードワード線ＲＷＬ１＿Ｘに対応する中間ラッチ回路２１７に保持されていたＨレベルの画素データが出力端子ＳＡＯＵＴ１に出力される。また、中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３に保持されていたＬレベルの画素データが保持される。
【０１６０】
サイクルＸ＋１では先ず前のサイクルＸにおいて出力端子ＳＡＯＵＴ１に出力された、リードワード線ＲＷＬ１＿Ｘに対応する中間ラッチ回路２１７に保持されていたＶ１＿Ｘに対応するＨレベルの画素データがフリップフロップ回路１１１を通じて出力される。
【０１６１】
前サイクルにおいて中間リードワード線信号生成回路３０４内のフリップフロップ３９のＱ出力端子が活性化されたことから、以降、ＯＲ素子４１によりＤ入力端子がＨレベルに維持される。よって、リードワード線ＲＷＬ１＿Ｘは、以後リセット信号ＲＳＴが活性化されるまでの間、クロック信号ＣＬＫに応じて活性化される。
【０１６２】
中間ラッチ回路２１７にはサイクルＸで読み出されたリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のＬレベルの画素データが保持されている。この画素データは、以前のサイクル同様にリードワード線ＲＷＬ１＿Ｘの活性化及びセンスアンプイネーブル信号ＳＡＥ１の活性化によりセンスアンプ２１０Ａの出力端子ＳＡＯＵＴ１に出力される。
【０１６３】
同時にリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３内に保持されているＨレベルの画素データが、前サイクル同様に、第２セグメント２００２内センスアンプ２１０Ｂにより中間ラッチ回路２１７に書き込まれ保持される。
【０１６４】
以降のサイクルでは順次リードワード線ＲＷＬ２＿３・・・ＲＷＬ２＿Ｘが活性化され画素データが第２セグメント２００２内センスアンプ２１０Ｂ、中間ラッチ回路２１７、第１セグメント２００３内センスアンプ２１０Ａ、及びフリップフロップ回路１１１を通じて、出力データＯＵＴＰＵＴとして出力される。
【０１６５】
前述のように第１セグメント２００３及び第２セグメント２００２に含まれるラッチドライバ回路の数は水平方向に配置されている画素数２Ｘの数と一致しており、ラッチ回路２１３及び中間ラッチ回路２１７は画素データを保持するために必要な数しか配置されていない。画素数２Ｘのラッチ回路２１３に加え、中間ラッチ回路２１７を設けている先の実施形態に比べ、本実施形態では素子数を削減できるのでデータ転送回路の面積を削減することが可能である。
【０１６６】
以上のように、前記第３のラッチ回路（中間ラッチ回路２１７）は、さらに、第３単位列（Ｖ１＿Ｘ）に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持する。前記第３のドライバ回路（中間ドライバ回路２１８）は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）に出力する。前記列走査回路（列走査回路及びタイミング信号生成回路３２０）は、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）及び前記第３のドライバ回路を順次選択することにより、前記複数の第１単位列（Ｖ１＿１〜Ｖ１＿Ｘ−１）及び前記第３単位列（Ｖ１＿Ｘ）に対応する複数の前記第１の画素データ及び前記第３の画素データを、前記第１のリードビット線を介して、前記第１の増幅器（センスアンプ２１０Ａ）に順次出力する。
【０１６７】
これにより、単位列の数と同数のラッチ回路を用いて、２本のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
【０１６８】
（実施形態４）
図１０は、実施形態４に係るデータ転送回路１１４の構成を示す図である。なお、図１０では、図２と同様に、１ビットに対応する構成のみを記載している。実施形態１から３までではデータ転送回路１１０又は１１３を第１セグメント２００１又は２００３と第２セグメント２００２との二つのセグメントに分けている。本実施形態では、データ転送回路１１４は３つ以上のセグメントに分割されている。
【０１６９】
ここでは、データ転送回路１１４がｓ個のセグメントに分割され、各セグメントに配置されるラッチ回路はＨ個である。つまり、データ転送回路１１４は、ｓ×Ｈ列の画素データを保持し読み出す回路構成である。
【０１７０】
第１セグメント２００３から第ｓ−１セグメント２００３の各々は、Ｈ個のラッチ回路２１３及び中間ラッチ回路２１７を備える。第ｓセグメント２００２はＨ個のラッチ回路２１３を備える。
【０１７１】
それぞれのセグメントは直列接続されている。つまり、あるセグメントのセンスアンプ２１０Ａ又は２１０Ｂと、その前段のセグメントの中間ラッチ回路２１７とが接続されている。
【０１７２】
動作に関しては実施形態３と同様であり、第２セグメント２００３以降のラッチ回路に保持されているデータは２つ以上のセンスアンプ２１０Ａを通じて出力データＯＵＴＰＵＴとして出力される。
【０１７３】
例えば第３セグメント２００３に含まれる、リードワード線ＲＷＬ３＿１に対応するラッチドライバ回路２０９Ａは、あるサイクルにおいて第２セグメント２００３内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７に書き込まれ保持され、次のサイクルで第１セグメント２００３内の中間ラッチドライバ回路２１６内の中間ラッチ回路２１７に書き込まれ保持され、さらに次サイクルにてセグメント２００３内のセンスアンプ２１０Ａにて読み出し動作が行われ、さらに次サイクルにて出力データＯＵＴＰＵＴとして出力される。このように、リードワード線ＲＷＬ３＿１に対応するデータが出力される。
【０１７４】
それぞれの画素のデータが連続して読み出される点に関しては実施形態１から３までと同様である。
【０１７５】
この構成では実施形態１から３よりもドライバ回路２１４及び中間ドライバ回路２１８が駆動するリードビット線が短くなるので信号伝達時間を大幅に削減することができる。これにより、読み出しのための周波数を大幅に高速化することが可能である。
【０１７６】
言い換えると、データ読み出しに必要な周波数にあわせてセグメントの分割数を設定することが可能である。
【０１７７】
なお、ここでは、各セグメント内のラッチドライバ回路２０９Ａ及び中間ラッチドライバ回路２１６の個数は全て同じ場合を説明しているが、これらの数は異なっていても同様の読み出しが可能である。
【０１７８】
なお、中間ラッチ回路２１７は、実施形態１又は２と同様に、画素の列とは独立して設けられてもよいし、実施形態３と同様に、通常のラッチ回路２１３と共用されてもよい。また、本実施形態では、第１〜第ｓ−１セグメントに実施形態２と同様のセグメント２００３を用いているが、実施形態１と同様のセグメント２００１を用いてもよい。
【０１７９】
以上より、前記固体撮像装置１０００は、互いに異なる単位列群に対応付けられたｍ（ｍは２以上の整数）個のセグメント（第１〜第ｓ−１セグメント２００３）を含む。
【０１８０】
前記ｍ個のセグメントの各々は、前記複数の第１のラッチ回路（複数のラッチドライバ回路２０９Ａに含まれるラッチ回路２１３）と、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）と、前記第１のリードビット線（リードビット線ＲＢＬ１及びＮＲＢＬ１）と、前記第３のラッチ回路（中間ラッチ回路２１７）と、前記第３のドライバ回路（中間ドライバ回路２１８）と、前記第１の増幅器（センスアンプ２１０Ａ）とを含む。
【０１８１】
ｊ−１（ｊは２からｍまでの任意の整数）番目のセグメントに含まれる前記第３のラッチ回路は、ｊ番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを保持する。ｍ番目のセグメントに含まれる前記第３のラッチ回路は、前記第２の増幅器（センスアンプ２１０Ｂ）により生成された前記第２のデータを保持する。前記出力ドライバ（フリップフロップ回路１１１）は、１番目のセグメントに含まれる前記第１の増幅器により生成された前記第１のデータを出力する。
【０１８２】
前記列走査回路（列走査回路及びタイミング信号生成回路３３０）は、１番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択することにより、１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。また、前記列走査回路は、ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路を順次選択し、かつ１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。また、前記列走査回路は、前記複数の第２のドライバ回路を順次選択し、かつ、１番目からｍ番目のセグメントに含まれる複数の前記第３のドライバ回路を選択することにより、前記複数の第２単位列に対応する複数の前記第２の画素データを、前記第２のリードビット線、及び、前記ｍ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力する。
【０１８３】
これにより、当該固体撮像装置では、３本以上のリードビット線が用いられるので、さらに、読み出し速度を向上できる。
【０１８４】
また、前記ｊ番目のセグメントに含まれる前記第１の増幅器は、当該ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路のいずれかが活性化されるサイクルにのみ活性化されてもよい。また、前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれる複数のドライバ回路２１４）のいずれかが活性化されるサイクルにのみ活性化されてもよい。
【０１８５】
これにより、第１の増幅器及び第２の増幅器が必要な期間のみ活性化されるので、消費電力が削減される。
【０１８６】
また、各セグメントに含まれる前記第３のラッチ回路は、さらに、対応する単位列群に含まれる第３単位列（Ｖ１＿Ｈ、Ｖ２＿Ｈ、・・・、Ｖｓ−１＿Ｈ）に対応して設けられ、前記複数の画素のうち、前記第３単位列に配置されている画素により生成されたアナログ信号がデジタル信号に変換されることで得られた第３の画素データを保持し、前記第３のドライバ回路は、前記第３のラッチ回路に保持されている前記第３の画素データを前記第１のリードビット線に出力し、前記列走査回路は、（１）前記１番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択することにより、前記１番目の単位列群に対応する前記複数の第１の画素データを、前記１番目のセグメントに含まれる前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力し、（２）ｊ番目のセグメントに含まれる前記複数の第１のドライバ回路及び前記第３のドライバ回路を順次選択し、かつ、１番目からｊ−１番目のセグメントに含まれる前記第３のドライバ回路を選択することにより、ｊ番目の単位列群に対応する前記複数の第１の画素データを、前記ｊ番目から１番目のセグメントに含まれる複数の前記第１のリードビット線を介して、前記１番目のセグメントに含まれる前記第１の増幅器に順次出力してもよい。
【０１８７】
これにより、単位列の数と同数のラッチ回路を用いて、３本以上のリードビット線を用いた読み出し制御を実現できるので、チップ面積を削減できる。
【０１８８】
（実施形態５）
図１１は、実施形態５に係るデータ転送回路１１５の構成を示す図である。なお、図１１では、図２と同様に、１ビットに対応する構成のみを記載している。図１１に示すデータ転送回路１１５は、実施形態１に係る図２に示す構成に加え、反転列走査回路４００及びセレクタ回路４７を備える。
【０１８９】
列走査回路及びタイミング信号生成回路３００の構成は実施形態１で示した構成と同様であり、各リードワード線ＲＷＬ１＿１からＲＷＬ２＿Ｘまでの信号は図１１に示す複数のセレクタ回路４７に入力されている。また、センスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２並びにプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２の接続関係は実施形態１と同様である。
【０１９０】
図１２は、反転列走査回路４００の構成を示す図である。反転列走査回路４００は、スタートアドレス生成回路３０２Ｃ、リードワード線信号生成回路３０３Ｃ及び３０３Ｄ、反転動作用中間リードワード線信号生成回路４０１並びにフリップフロップ４８を備えている。リードワード線信号生成回路３０３Ｃ及び３０３Ｄの構成は実施形態１で示したリードワード線信号生成回路３０３Ａ及び３０３Ｂと同様である。
【０１９１】
フリップフロップ４８と、リードワード線信号生成回路３０３Ｃ及び３０３Ｄに含まれるフリップフロップ３２とは直列に接続されており、シフトレジスタとして機能する。
【０１９２】
反転動作用中間リードワード線信号生成回路４０１はＡＮＤ素子４３、フリップフロップ４４、ＯＲ素子４５、及びインバータ素子４６を備えている。フリップフロップ４４のＱ出力端子は、ホールドループ用のＯＲ素子４５の入力端子に接続されている。これにより、Ｑ出力端子が一旦Ｈレベルになるとリセット動作が行われない限り、Ｑ出力端子はＨレベルに維持される。
【０１９３】
複数のセレクタ回路４７は、列走査回路及びタイミング信号生成回路３００から出力されるリードワード線ＦＲＷＬ１＿１からＦＲＷＬ２＿Ｘの複数の信号と、反転列走査回路４００から出力される反転走査リードワード線ＲＲＷＬ１＿１からＲＲＷＬ２＿Ｘの複数の信号との一方を、反転動作信号ＲＥＶに応じて選択し、選択した複数の信号をリードワード線ＲＷＬ１＿１からＲＷＬ２Ｘへ出力する。
【０１９４】
以下では、このセレクタ回路４７が、反転走査リードワード線ＲＲＷＬ１＿１からＲＲＷＬ２＿Ｘの複数の信号を選択した場合を説明する。
【０１９５】
図１３は、この場合の信号波形を示す図である。
【０１９６】
実施形態１と同様に説明の便宜上、クロック信号ＣＬＫの上に１から２Ｘ＋２までのサイクル名を記載している。本説明ではＸは偶数である。
【０１９７】
また、本説明では、リードワード線ＲＷＬ１＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ１＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
【０１９８】
同様に、リードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のストレージノードＳＮにはＬレベルが保持されおり、ストレージノードＮＳＮにはＨレベルが保持されている（画素データ：Ｌ）。リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されている（画素データ：Ｈ）。以降の隣り合うラッチ回路２１３には互いに逆のデータが記憶されている。
【０１９９】
また、中間ラッチ回路２１７の初期状態では、ストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されている（データ：Ｌ）。
【０２００】
サイクル１以前では反転列走査回路４００の内部を初期化するためにリセット信号ＲＳＴが活性化される。これによりフリップフロップ３１、３２、４４及び４８が初期化される。
【０２０１】
これにより、リードワード線ＲＲＷＬ２＿Ｘに対応するリードワード線信号生成回路３０３Ｃ内のフリップフロップ３２のＤ入力端子がＨレベルにセットされる。
【０２０２】
また、サイクル１以前ではクロック信号ＣＬＫはＬレベルであるため、列走査回路及びタイミング信号生成回路３００内のセンスアンププリチャージイネーブル生成回路３０１Ａ及び３０１Ｂによってプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２がＬレベルに活性化されている。これにより、プリチャージ回路２１５Ａ及び２１５Ｂによってリードビット線ＲＢＬ１、ＮＲＢＬ１、ＲＢＬ２及びＮＲＢＬ２がＨレベルにプリチャージされる。ことのきセンスアンプイネーブル信号ＳＡＥ１及びＳＡＥ２はＬレベルの不活性状態である。
【０２０３】
サイクル１においてクロック信号ＣＬＫがＨレベルに立ち上がるとプリチャージ信号ＮＰＣＧ１及びＮＰＣＧ２はＨレベルになる。これにより、プリチャージ回路２１５Ａ及び２１５Ｂが不活性化されることでプリチャージ動作が解除される。
【０２０４】
また、リードワード線ＲＷＬ１＿Ｘ＋１に対応する反転動作用中間リードワード線信号生成回路４０１内のフリップフロップ４４のＱ出力端子がＬレベルである。よって、これと同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにて、ＡＮＤ素子４３を通してリードワード線ＲＷＬ１＿Ｘ＋１が活性化される。
【０２０５】
また、同時にクロック信号ＣＬＫのＨレベルへの立ち上がりエッジにてリードワード線ＲＷＬ２＿Ｘに対応するリードワード線信号生成回路３０３Ｃ内のフリップフロップ３２のＱ出力端子がＨレベルに活性化される。これにより、ＡＮＤ素子３３を通してリードワード線ＲＷＬ２＿Ｘが活性化される。また、リードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿Ｘはクロックサイクルの半分の期間においてＨレベルになる。
【０２０６】
次に、リードワード線ＲＷＬ１＿Ｘ＋１がＨレベルに活性化されると、ドライバ回路２１８が活性化される。前述の様に中間ラッチ回路２１７内のデータはＬデータであることから、プリチャージされていたリードビット線ＲＢＬ１の電圧は電源電圧よりも低いレベルに遷移する。
【０２０７】
第１セグメント２００１内のセンスアンプ２１０ＡのＰｃｈトランジスタ１７及び１８が活性化されている状態であることからリードビット線ＲＢＬ１と同様にデータ線ＤＡＴＡ１の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＮＲＢＬ１の電圧レベルは維持される。
【０２０８】
同時にリードワード線ＲＷＬ２＿Ｘの活性化動作によって読み出されるラッチ回路２１３のデータは前述の様にＨデータであることからリードワード線ＲＷＬ２＿ＸがＨレベルに活性化されるとドライバ回路２１４が活性化されプリチャージされていたリードビット線ＮＲＢＬ２の電圧は電源電圧よりも低いレベルに遷移する。
【０２０９】
第２セグメント２００２内のセンスアンプ２１０ＢのＰｃｈトランジスタ１７及び１８は活性化されている状態であることからリードビット線ＮＲＢＬ２と同様にデータ線ＮＤＡＴＡ２の電圧は電源電圧よりも低いレベルに遷移する。一方プリチャージされていたリードビット線ＲＢＬ２の電圧レベルは維持される。
【０２１０】
同サイクルにおいてクロック信号ＣＬＫがＬレベルに立ち下がるとセンスアンププリチャージイネーブル生成回路３０１Ａはセンスアンプイネーブル信号ＳＡＥ１をＨレベルに活性化する。このときデータ線ＤＡＴＡ１の電圧はデータ線ＮＤＡＴＡ１の電圧よりも低いためデータ線ＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
【０２１１】
同時にトライステートインバータ１５及び１６が活性化されることで出力端子ＳＡＯＵＴ１はＬレベルになる。
【０２１２】
同時に、センスアンププリチャージイネーブル生成回路３０１Ｂは、センスアンプイネーブル信号ＳＡＥ２をＨレベルに活性化する。このときデータ線ＮＤＡＴＡ２の電圧はデータ線ＤＡＴＡ２の電圧よりも低いためデータ線ＮＤＡＴＡ１の電圧がＬレベルに下がる（センス動作）。
【０２１３】
同時にトライステートインバータ１５及び１６が活性化されることで、出力端子ＳＡＯＵＴ２はＨレベルになり出力端子ＮＳＡＯＵＴ２はＬレベルになる。
【０２１４】
この動作により中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿Ｘに対応するラッチ回路２１３の画素データが書き込まれ保持される。中間ラッチ回路２１７からのデータの読み出しはクロック信号ＣＬＫのＨレベルに期間に行われ、ラッチ回路２１３への画素データの書き込みはクロック信号ＣＬＫがＬレベルへの遷移した後の一定期間に行われる。よって、ラッチ回路２１３への書き込み動作は同サイクルにおいて中間ラッチ回路２１７の読み出し動作に干渉しない。
【０２１５】
サイクル２でクロック信号ＣＬＫがＨレベルに遷移するとフリップフロップ回路１１１は、センスアンプ２１０Ａの出力端子ＳＡＯＵＴ１のデータを取り込み、リードワード線ＲＷＬ１＿Ｘ＋１に対応する中間ラッチ回路２１７のＬレベルのデータを出力データＯＵＴＰＵＴとして出力する。なお、説明の都合上、出力データＯＵＴＰＵＴの波形に、リードワード線ＲＷＬ１＿Ｘ＋１に対応するデータを意味するＤＡＴＡ１＿Ｘ＋１を併記している。なお、ＤＡＴＡ１＿Ｘ＋１は画素データでは無く、中間ラッチ回路２１７の初期値である。
【０２１６】
サイクル２の動作は活性化されるリードワード線がリードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿Ｘ−１である点を除き、サイクル１と同様である。
【０２１７】
サイクル２では中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿Ｘに対応するラッチ回路２１３と同じＨレベルのデータが書き込まれていることから、第１セグメント２００１ではＨレベルの画素データをリードビット線ＲＢＬ１及びＮＲＢＬ１を通して読み出す動作が行われる。一方で第２セグメント２００２ではリードワード線ＲＷＬ２＿Ｘ−１に対応するラッチ回路２１３のＬレベルの画素データをリードビット線ＲＢＬ２及びＮＲＢＬ２並びに第２セグメント２００２内のセンスアンプ２１０Ｂを通し、中間ラッチ回路２１７に書き込む動作が行われる。このリードワード線ＲＷＬ２＿Ｘ−１に対応するラッチ回路２１３のデータは、サイクル３にてリードビット線ＲＢＬ１及びＮＲＢＬ１並びに第１セグメント２００１内のセンスアンプ２１０Ａを通し出力端子ＳＡＯＵＴ１に出力される。そして、サイクル４にて出力データＯＵＴＰＵＴとしてＤＡＴＡ２＿Ｘ−１が出力される。
【０２１８】
以降、順次リードワード線が走査され読み出し動作が行われる。
【０２１９】
サイクルＸの動作は、活性化されるリードワード線がリードワード線ＲＷＬ１＿Ｘ＋１及びＲＷＬ２＿１である点を除き、サイクル１と同様である。
【０２２０】
サイクルＸでは中間ラッチ回路２１７にはリードワード線ＲＷＬ２＿２に対応するラッチ回路２１３と同じＨレベルのデータが書き込まれていることから、第１セグメント２００１ではこのＨレベルのデータをリードビット線ＲＢＬ１及びＮＲＢＬ１を通して読み出す動作が行われる。
【０２２１】
サイクルＸ＋１の動作では、活性化されるリードワード線はＲＷＬ１＿Ｘ＋１のみである。先のサイクルＸにてリードワード線ＲＷＬ２＿１に対応するラッチ回路２１３のデータをリードビット線ＲＢＬ１及びＮＲＢＬ１を通じて出力端子ＳＡＯＵＴ１に読み出す動作が行われる。このサイクルではリードワード線信号生成回路３０３Ｃからクロック信号ＣＬＫ毎に順次シフトされた信号により、反転列走査回路４００内のフリップフロップ４８は、Ｄ入力端子のＨレベルの信号を取り込む。つまり、クロック信号ＣＬＫがＨレベルに遷移した後にＱ出力端子（ＲＳＨＩＦＴＳＩＧ）がＨレベルになる。また、この２サイクル前に読み出された、リードワード線ＲＷＬ２＿２に対応するラッチ回路２１３のデータ（ＤＡＴＡ２＿２）が出力データＯＵＴＰＵＴとして出力される。
【０２２２】
サイクルＸ＋２の動作では、クロック信号ＣＬＫのＨレベルの遷移時にＲＳＨＩＦＴＳＩＧがＨレベルであることから、反転動作用中間リードワード線信号生成回路４０１内のフリップフロップ４４のＤ入力端子にＨレベルの信号が入力される。また、この信号はインバータ素子４６を通じてＡＮＤ素子４３に入力される。つまり、ＡＮＤ素子４３にＬレベルの信号が入力される。そのためＡＮＤ素子４３がクロック信号ＣＬＫをゲーティングする動作を行うので、リードワード線ＲＷＬ１＿Ｘ＋１は不活性化される。一方リードワード線ＲＲＷＬ１＿Ｘに対応するリードワード線信号生成回路３０３Ｄ内のフリップフロップ３２は、Ｄ入力端子のＨレベルの信号を取り込む。これにより、同回路内のＡＮＤ素子３３を通じてリードワード線ＲＲＷＬ１＿Ｘ及びＲＷＬ１＿Ｘが活性化される。
【０２２３】
リードワード線ＲＷＬ１＿Ｘが活性化されることにより、リードワード線ＲＷＬ１＿Ｘに対応するラッチ回路２１３のＨレベルの画素データがリードビット線ＲＢＬ１及びＮＲＢＬ１並びに第１セグメント２００１内のセンスアンプ２１０Ａを通じて出力端子ＳＡＯＵＴ１に出力される。また、このデータＤＡＴＡ１＿ＸはＸ＋３サイクルに出力データＯＵＴＰＵＴとして出力される。
【０２２４】
以降、サイクル２Ｘ＋２までクロック信号ＣＬＫを入力し続けることによりＤＡＴＡ１＿１までの全ての画素データが出力される。
【０２２５】
このように、実施形態１から４まででは、出力データＯＵＴＰＵＴが出力される出力端子に近い側の画素列から順次データを読み出す方式を用いているのに対して、本実施形態では、データを走査する方向を反転動作信号ＲＥＶにて任意に選択できる。つまり、本実施形態では、出力データＯＵＴＰＵＴが出力された出力端子に近い側の画素列から順次データを読み出す方式と、上記出力端子に遠い画素列から順次データを読み出す方式とを選択することが可能である。
【０２２６】
固体撮像装置と画像信号処理ＬＳＩの組み合わせによってはこれら機能が必要な場合があり、その場合、本構成をとることにより走査方向を任意に選択が可能である。
【０２２７】
以上より、前記列走査回路（列走査回路及びタイミング信号生成回路３００）は、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路（複数のドライバ回路２１４）を順方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバ（フリップフロップ回路１１１）に近い側の単位列の画素データから遠い側の単位列の画素データの順で前記第１の増幅器に順次出力する。
【０２２８】
前記固体撮像装置１０００は、さらに、前記複数の第１のドライバ回路及び前記複数の第２のドライバ回路を逆方向に順次選択することで、前記複数の第１の画素データ及び前記複数の第２の画素データを、前記出力ドライバに遠い側の単位列の画素データから近い側の単位列の画素データの順で前記第１の増幅器に順次出力する反転列走査回路４００を備える。
【０２２９】
これにより、当該固体撮像装置は、複数の単位列を順方向及び逆方向の両方で走査できる。
【０２３０】
（実施形態６）
図１４及び図１５は本実施形態に係る画素（単位セル１０１）と、ラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、並びに、プリチャージ回路２１５Ａ及び２１５Ｂとの配置状態を示す図である。
【０２３１】
例えば、実施形態３では、画素列の数と、ラッチドライバ回路及び中間ラッチドライバ回路の数とは一致している。
【０２３２】
図１４は、ラッチドライバ回路２０９Ａ及び２０９Ｂ及び中間ラッチドライバ回路２１６が単位セル１０１の幅より細い領域にレイアウト可能な場合を示している。つまり、隣接するラッチドライバ回路２０９Ａ又は２０９Ｂの間、及びラッチドライバ回路２０９Ａ又は２０９Ｂと中間ラッチドライバ回路２１６との間には空き領域が存在する。ここでは、列Ｖ１＿Ｘの画素に対応する中間ラッチドライバ回路２１６と、列Ｖ２＿１の画素に対応するラッチドライバ回路２０９Ｂとの間にセンスアンプ２１０Ｂ及びプリチャージ回路２１５Ｂが配置されている。
【０２３３】
この様な配置を行うことで画素ピッチとラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を等しいピッチで配置することが可能であり、画素とラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６とのピッチの不整合に起因する余分な配線の引き回し、及び、各列のラッチドライバ回路の配線の不均一性を低減することができる。
【０２３４】
また、図１５は、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６の幅が、画素の幅と等しい場合のレイアウト配置例を示す。
【０２３５】
ここでは、２組のラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、プリチャージ回路２１５Ａ及び２１５Ｂが配置されている。これらの２組の回路は互いに異なる行に並んで配置されている。
【０２３６】
一組目に含まれるラッチドライバ回路２０９Ａ及び２０９Ｂは、奇数列の画素に対応して配置されている。これらのラッチドライバ回路２０９Ａ及び２０９Ｂは、リードビット線ｏＲＢＬ１、ｏＮＲＢＬ１、ｏＲＢＬ２及びｏＮＲＢＬ２に接続されており、奇数列の画素データがリードビット線ｏＲＢＬ１、ｏＮＲＢＬ１、ｏＲＢＬ２及びｏＮＲＢＬ２を介して読み出される。
【０２３７】
同様に二組目に含まれるラッチドライバ回路２０９Ａ及び２０９Ｂは、偶数列の画素に対応して配置されている。これらのラッチドライバ回路２０９Ａ及び２０９Ｂは、リードビット線ｅＲＢＬ１、ｅＮＲＢＬ１、ｅＲＢＬ２及びｅＮＲＢＬ２に接続されており、偶数列の画素データがリードビット線ｅＲＢＬ１、ｅＮＲＢＬ１、ｅＲＢＬ２及びｅＮＲＢＬ２を介して読み出される。また、本構成により、偶数列及び奇数列の画素データを同時に読み出すこともできる。
【０２３８】
この様な配置を行うことで、隣接するラッチドライバ回路２０９Ａ或いは２０９Ｂの間、又はラッチドライバ回路２０９Ａ或いは２０９Ｂと中間ラッチドライバ回路２１６との間に、センスアンプ２１０Ａ及び２１０Ｂ並びにプリチャージ回路２１５Ａ及び２１５Ｂを配置するスペースを確保することができる。
【０２３９】
また、この様な配置を行うことで、画素ピッチの倍のピッチでラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を配置することが可能であり、画素と、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６とのピッチの不整合に起因する余分な配線の引き回し、及び各列のラッチドライバ回路の配線の不均一性を低減できる。
【０２４０】
なお、図１５に示す例では画素の奇数列及び偶数列に対応する２組の回路群を用いる場合を示したが、３組以上の回路群を用いて、３並列以上の並列読み出しを行ってもよい。
【０２４１】
例えば、センスアンプ２１０Ａ及び２１０Ｂ、並びにプリチャージ回路２１５Ａ及び２１５Ｂの幅が広く、画素の幅に対応する領域にこれらの回路をレイアウトすることができない場合には、３並列以上の並列読み出しを行う構成を用いることで、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を等ピッチに配置することができる。
【０２４２】
なお、ここでは、ラッチドライバ回路が画素列毎に設けられる例を述べたが、ラッチドライバ回路は、１以上の列を含む単位列毎に設けられてもよい。また、単位列は、１／２列に対応する単位であってもよい。この場合、上記画素の幅及び画素ピッチを単位列の幅及び単位列のピッチと置き換えればよい。
【０２４３】
以上より、図１４に示すように、前記複数の第１のドライバ回路（複数のラッチドライバ回路２０９Ａに含まれるドライバ回路２１４）、前記複数の第２のドライバ回路（複数のラッチドライバ回路２０９Ｂに含まれるドライバ回路２１４）及び前記第３のドライバ回路（中間ラッチドライバ回路２１６に含まれる中間ドライバ回路２１８）は、単位列のピッチと同じピッチで配置される。前記第２の増幅器（センスアンプ２１０Ｂ）は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている。
【０２４４】
これにより、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
【０２４５】
また、図１５に示すように、前記固体撮像装置１０００は、第１の回路群（図１５の上段の回路群）と、第２の回路群（図１５の下段の回路群）とを含んでもよい。
【０２４６】
前記第１の回路群及び前記第２の回路群の各々は、前記複数の第１のラッチ回路と、前記複数の第１のドライバ回路と、前記第１のリードビット線と、前記第１の増幅器と、前記複数の第２のラッチ回路と、前記第２のリードビット線と、前記複数の第２のドライバ回路と、前記第２の増幅器と、前記第３のラッチ回路と、前記第３のドライバ回路を含む。
【０２４７】
前記第１の回路群に対応する前記複数の第１単位列及び前記第２単位列は、Ｎ（Ｎは２以上の整数）単位列間隔で配置されている複数の第４単位列（例えば、奇数列）であり、前記第２の回路群に対応する前記複数の第１単位列及び前記第２単位列は、前記Ｎ単位列間隔で配置されており、前記複数の第４単位列と異なる第５単位列Ｕ（例えば、偶数列）である。
【０２４８】
前記第１の回路群と、前記第２の回路群とは、列の並び方向と直交する方向（図１５の縦方向）に並んで配置される。
【０２４９】
前記第１の回路群及び前記第２の回路群の各々において、（１）前記複数の第１のドライバ回路と、前記複数の第２のドライバ回路と、前記第３のドライバ回路とは、単位列のピッチのＮ倍のピッチで配置され、（２）前記第２の増幅器は、前記複数の第１のドライバ回路が配置されている領域と前記複数の第２のドライバ回路が配置されている領域との間の領域に配置されている。
【０２５０】
これにより、各ドライバ回路のレイアウトの幅が、単位列の画素のレイアウトの幅より、広い場合であっても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。さらに、画素データの並列読み出しを実現できる。
【０２５１】
（実施形態７）
図１６は実施形態７に係る画素とラッチドライバ回路２０９Ａ及び２０９Ｂ、中間ラッチドライバ回路２１６、センスアンプ２１０Ａ及び２１０Ｂ、並びに、プリチャージ回路２１５Ａ及び２１５Ｂの配置状態を示す図である。
【０２５２】
図１６に示す構成は、実施形態６で示した図１４に対して、プリチャージ回路２１５Ａをリードビット線ＲＢＬ１及びＮＲＢＬ１に対して２つ配置し、プリチャージ回路２１５Ｂをリードビット線ＲＢＬ２及びＮＲＢＬ２に対して２つ配置した点が異なる。また、前述の様にラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６を、画素の幅より細い領域にレイアウト可能な場合には、ラッチドライバ回路２０９Ａ及び２０９Ｂ、並びに中間ラッチドライバ回路２１６の間にプリチャージ回路２１５Ａ及び２１５Ｂが配置される。
【０２５３】
このように、プリチャージ回路を分散させて配置することでリードビット線ＲＢＬ１、ＮＲＢＬ１、ＲＢＬ２及びＮＲＢＬ２をプリチャージするための時間を低減させることができるので、より高速な動作が可能になる。
【０２５４】
以上のように、前記固体撮像装置１０００は、さらに、隣接する２つの前記第１のドライバ回路の間、又は、隣接する前記第１のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第１のリードビット線に接続された１つ又は複数の第１のプリチャージ回路（プリチャージ回路２１５Ａ）と、隣接する２つの前記第２のドライバ回路の間、又は、隣接する前記第２のドライバ回路と前記第３のドライバ回路との間に配置されており、前記第２のリードビット線に接続された一つ又は複数の第２のプリチャージ回路（プリチャージ回路２１５Ｂ）とを備えてもよい。
【０２５５】
これにより、プリチャージ回路を用いる場合においても、複数の第１のドライバ回路、複数の第２のドライバ回路及び第３のドライバ回路が等ピッチで配置される。これにより、レイアウトの不均一に起因する各ドライバ回路の特性ばらつきを低減できる。
【０２５６】
以上、本開示の実施形態に係る固体撮像装置について説明したが、本開示は、この実施形態に限定されるものではない。
【０２５７】
また、上記実施形態に係る固体撮像装置又は撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０２５８】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０２５９】
また、上記実施形態に係る、固体撮像装置又は撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０２６０】
さらに、本開示は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０２６１】
また、上記回路図に示す回路構成は、一例であり、本開示は上記回路構成に限定されない。つまり、上記回路構成と同様に、本開示の特徴的な機能を実現できる回路も本開示に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本開示に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
【０２６２】
また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０２６３】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０２６４】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
【０２６５】
以上、一つまたは複数の態様に係る固体撮像装置について、実施形態に基づいて説明したが、本開示は、この実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
【産業上の利用可能性】
【０２６６】
本開示は、少ない電力で画素データを読み出すための信号伝達時間を大幅に削減できることから、フレームレートの向上又は維持を行いつつも画素数又は画素の光学サイズを向上させるという効果を有し、より高速及び高画質な固体撮像装置及び撮像装置に有用である。
【符号の説明】
【０２６７】
１１，１２，１７，１８，２０，２１，２２  Ｐｃｈトランジスタ
１３，１４，１９  Ｎｃｈトランジスタ
１５，１６  トライステートインバータ
３１，３２，３９，４４，４８  フリップフロップ
３３，３５，４０，４２，４３  ＡＮＤ素子
３４  遅延素子
３６，３７，４６  インバータ素子
３８  ＮＡＮＤ素子
４１，４５  ＯＲ素子
４７  セレクタ回路
１００  撮像装置
１０１  単位セル
１０２  撮像領域
１０４  バイナリカウンタ
１０５  ＤＡＣ
１０６  カラムＡ／Ｄ変換回路
１０７  比較器
１０８  カウンタ−ラッチ間データ転送バス
１０９  ＡＤ変換回路
１１０，１１３，１１４，１１５  データ転送回路
１１１  フリップフロップ回路
１２０  クロック生成部
２０８  カウンタ回路
２０９Ａ，２０９Ｂ  ラッチドライバ回路
２１０Ａ，２１０Ｂ  センスアンプ
２１３  ラッチ回路
２１４  ドライバ回路
２１５Ａ，２１５Ｂ  プリチャージ回路
２１６  中間ラッチドライバ回路
２１７  中間ラッチ回路
２１８  ドライバ回路
３００，３１０，３２０，３３０  列走査回路及びタイミング信号生成回路
３０１Ａ，３０１Ｂ  センスアンププリチャージイネーブル生成回路
３０２Ａ，３０２Ｃ  スタートアドレス生成回路
３０３Ａ，３０３Ｂ，３０３Ｃ，３０３Ｄ  リードワード線信号生成回路
３０４，４０１  中間リードワード線信号生成回路
３１１Ｂ  中間センスアンププリチャージイネーブル生成回路
３４０  タイミング生成部
４００  反転列走査回路
９００  光学系
９０１  レンズ
９０２  メカニカルシャッタ
９３０  行走査回路
１０００  固体撮像装置
１００１  画像信号処理部
２００１，２００３  第１セグメント
２００２  第２セグメント
ＣＬＫ  クロック信号
ＤＡＴＡ１，ＤＡＴＡ２，ＮＤＡＴＡ１，ＮＤＡＴＡ２  データ線
ＦＲＷＬ１＿１，ＦＲＷＬ１＿Ｘ，ＦＲＷＬ１＿Ｘ＋１，ＦＲＷＬ２＿１，ＦＲＷＬ２＿Ｘ，ＲＷＬ１＿１，ＲＷＬ１＿２，ＲＷＬ１＿Ｘ−１，ＲＷＬ１＿Ｘ，ＲＷＬ１＿Ｘ＋１，ＲＷＬ２＿１，ＲＷＬ２＿２，ＲＷＬ２＿Ｘ−１，ＲＷＬ２＿Ｘ，ＲＲＷＬ１＿１，ＲＲＷＬ１＿Ｘ，ＲＲＷＬ１＿Ｘ＋１，ＲＲＷＬ２＿１，ＲＲＷＬ２＿Ｘ  リードワード線
ＮＰＣＧ１，ＮＰＣＧ２  プリチャージ信号
ＮＲＢＬ１，ＮＲＢＬ２，ＲＢＬ１，ＲＢＬ２，ｅＮＲＢＬ１，ｅＮＲＢＬ２，ｅＲＢＬ１，ｅＲＢＬ２，ｏＮＲＢＬ１，ｏＮＲＢＬ２，ｏＲＢＬ１，ｏＲＢＬ２  リードビット線
ＮＳＡＯＵＴ１，ＮＳＡＯＵＴ２，ＳＡＯＵＴ１，ＳＡＯＵＴ２  出力端子
ＮＳＮ，ＳＮ  ストレージノード
ＯＵＴＰＵＴ  出力データ
ＳＡＥ１，ＳＡＥ２  センスアンプイネーブル信号
ＳＥＧＥＮ  セグメントイネーブル信号
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
0006550590.tif 000006
【図３Ｂ】
0006550590.tif 000007
【図３Ｃ】
0006550590.tif 000008
【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
0006550590.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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