(57)【特許請求の範囲】
【請求項１】
共平面型酸化物半導体ＴＦＴ基板構造の製作方法であって、
基板を提供し、
前記基板上に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化し、間隔を開けて設けられる第一ゲート電極と第二ゲート電極とを形成する手順１と、
前記第一ゲート電極、前記第二ゲート電極および前記基板上にゲート絶縁層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成する手順２と、
前記ゲート絶縁層上に第二金属層を沈積させ、フォトエッチングプロセスによって第二金属層をパターン化し、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極と、を前記第二金属層を用いて同時に形成し、さらに、前記第一スルーホールを介して前記ドレイン電極が前記第二ゲート電極と接続する手順３と、
前記ソース電極、前記ドレイン電極、前記金属ストリップ電極および前記ゲート絶縁層上に酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化して活性層を形成させる手順４と、
前記活性層、前記ソース電極、前記ドレイン電極および前記活性層上にパッシベーション層を沈積させる手順５と、からなり、
前記手順４で形成される前記活性層は、
前記ソース電極と前記ドレイン電極との間において、隣り合う前記金属ストリップ電極の間を埋めるように前記ゲート絶縁層の上に堆積して形成される数本の短チャネルと、
前記ソース電極、前記ドレイン電極、前記金属ストリップ電極および前記短チャネル上にあって前記短チャネルと連接された一続きに繋がった本体と、からなる
ことを特徴とする、共平面型酸化物半導体ＴＦＴ基板構造の製作方法。
【請求項２】
請求項１に記載の共平面型酸化物半導体ＴＦＴ基板構造の製作方法において、
前記活性層の材料は金属酸化物である
ことを特徴とする共平面型酸化物半導体ＴＦＴ基板構造の製作方法。
【請求項３】
請求項１に記載の共平面型酸化物半導体ＴＦＴ基板構造の製作方法において、
前記第一ゲート電極及び前記第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、
前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である
ことを特徴とする共平面型酸化物半導体ＴＦＴ基板構造の製作方法。
【請求項４】
請求項１に記載の共平面型酸化物半導体ＴＦＴ基板構造の製作方法において、
前記ソース電極、前記ドレイン電極及び前記金属ストリップ電極の材料は銅、アルミ、もしくはモリブデンである
ことを特徴とする共平面型酸化物半導体ＴＦＴ基板構造の製作方法。
【請求項５】
請求項１に記載の共平面型酸化物半導体ＴＦＴ基板構造の製作方法において、
前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである
ことを特徴とする共平面型酸化物半導体ＴＦＴ基板構造の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラットパネルディスプレイに関し、特に共平面型酸化物半導体ＴＦＴ基板構造及びその製作方法に関する。
【背景技術】
【０００２】
アクティブマトリクスフラットパネルディスプレイは、本体が薄く、省エネ、放射線が無いなどの利点を有し、幅広く応用されている。その中でも、有機ＥＬディスプレイ（ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ，ＯＬＥＤ）技術は、発展の見通しが極めて高いフラットパネルディスプレイ技術を有し、充分に優れたディスプレイ性能を備え、特には自発光、簡易な構造、軽量、高速応答、広い視覚、低消費電力及びフレキシブルディスプレイの実現可能などの特性を有し、"幻想的なディスプレイ"と称賛され、さらにはその生産設備投資は薄膜トランジスタ液晶（ＴＦＴ−ＬＣＤ，Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ− Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）より遥かに小さく、各ディスプレイメーカーから重視され、すでにディスプレイ技術領域において第三代ディスプレイデバイスの主力となった。今のところ、ＯＬＥＤはすでに大規模量産の前夜にあり、研究が一歩深まるにつれて、新技術が絶えず輩出され、ＯＬＥＤディスプレイは将来必ず突破的な発展を遂げるに違いない。
【０００３】
酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は比較的高い移動度を備え、アモルファス構造を有するとともに、アモルファスシリコンの製造プロセス互換性がより高く、ＯＬＥＤ大画面サイズのパネル生産において幅広く応用されている。
【０００４】
現在、酸化物半導体ＴＦＴ基板の一般的な構造はエッチ・ストップ・レイヤー（ＥＳＬ，  Ｅｔｃｈｉｎｇ  Ｓｔｏｐ  Ｌａｙｅｒ）の構造を備えるが、この構造自体にはいくつかの問題も存在する。例えばエッチングの均一性のコントロールの難しさ、フォトマスク及びフォトエッチングプロセスを追加で加える必要性、ゲート電極とソースドレイン電極のオーバーラップ、記憶電気容量がより大きい、高解像度にしづらい、などである。
【０００５】
エッチ・ストップ・レイヤーを備える構造と比べて、共平面型（Ｃｏｐｌａｎａｒ）酸化物半導体ＴＦＴ基板構造はより合理的で、更には量産できる可能性がある。図１から図５に示すように、従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法は、以下の手順からなる。
【０００６】
手順１：基板１００を提供し、基板１００に第一金属層を沈積させ、さらにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極２１０と第二ゲート電極２２０を形成させる。
【０００７】
手順２：第一ゲート電極２１０と、第二ゲート電極２２０と、基板１００にゲート絶縁層３００を沈積させ、さらにフォトエッチングプロセスによってパターン化させ、前記ゲート絶縁層３００における前記第二ゲート電極２２０に対応する上方に第一スルーホール３１０を形成させる。
【０００８】
手順３：ゲート絶縁層３００に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、間隔を開けて設けられたソース電極４１０とドレイン電極４２０を形成させるとともに前記ドレイン電極４２０に第二スルーホール４２５を形成させる。
【０００９】
具体的には、前記ドレイン電極４２０は第一スルーホール３１０によって第二ゲート電極２２０を連接する。
【００１０】
手順４：ソース電極４１０と、ドレイン電極４２０と、ゲート絶縁層３００に酸化物半導体層を沈積させ、更にフォトエッチングプロセスによってそれをパターン化させ、活性層５００を形成させる。前記活性層は、本体５２０と、本体５２０に連接されるとともにソース電極４１０とドレイン電極４２０の間に配置されるチャンネル５１０とからなる。
【００１１】
手順５：活性層５００と、ソース電極４１０と、ドレイン電極４２０にパッシベーション層６００を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層６００におけるドレイン電極４２０に対応する上方に第三スルーホール６１０を形成させる。
【００１２】
具体的には、前記パッシベーション層６００は、前記ドレイン電極４２０にある第二スルーホール４２５で填充されている。
【００１３】
前記製作方法により得られる共平面型酸化物半導体ＴＦＴ基板構造において、前記活性層５００のチャンネル５１０は一本の長チャネルであり、前記活性層５００はより低い移動度及びより高い漏リーク電流を有し、ＴＦＴデバイスの性能はあまり良くない。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、本体と、本体に連接される数本の短チャネルとからなる活性層を備えるとともに、数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られるため、活性層はより高い移動度と、より低い漏リーク電流を備え、それによってＴＦＴデバイスの性能を改善することができる共平面型酸化物半導体ＴＦＴ基板構造を提供することを目的とする。
【００１５】
また、本発明は、フォトエッチングプロセスによってソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルを数本の金属ストリップ電極によって間が仕切ることができ、この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がなく、従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってＴＦＴデバイスの性能が改善することができる共平面型酸化物半導体ＴＦＴ基板構造の製作方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
以上の目的を実現するために、本発明による共平面型酸化物半導体ＴＦＴ基板構造は、基板と、基板に配置された第一ゲート電極及び第二ゲート電極と、第一ゲート及び第二ゲート及び基板に配置されたゲート絶縁層と、ゲート絶縁層に配置されたソース電極及びドレイン電極と、ソース電極とドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極と、前記ソース電極及びドレイン電極及び金属ストリップ電極及びゲート絶縁層に配置された活性層と、前記活性層及びソース電極及びドレイン電極に配置されたパッシベーション層と、からなる。
【００１７】
その内、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に配置された数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間を仕切られている。
【００１８】
前記ゲート絶縁層における、前記第二ゲート電極に対応する上方に第一スルーホールが設けられ、前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。
【００１９】
前記ドレイン電極に第二スルーホールを設け、前記パッシベーション層は第二スルーホールで填充され、その内、前記パッシベーション層における前記ドレイン電極に対応する上方に第三スルーホールが設けられる。
【００２０】
前記活性層の材料は金属酸化物であり、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。
【００２１】
前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は、銅、アルミ、もしくはモリブデンであり、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである
【００２２】
また、本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法は以下の手順からなる。
【００２３】
手順１：基板を提供し、基板に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極と第二ゲート電極を形成させる。
【００２４】
手順２：前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともにフォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる。
【００２５】
手順３：前記ゲート絶縁層に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させる。
【００２６】
前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。
【００２７】
前記ドレイン電極に第二スルーホールを形成させる。
【００２８】
手順４：前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層に酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、活性層を形成させる。前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。
【００２９】
手順５：前記活性層と、ソース電極と、ドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させる。
【００３０】
前記パッシベーション層は、前記ドレイン電極にある第二スルーホールで填充されている。
【００３１】
前記活性層の材料は金属酸化物である。
【００３２】
前記第一ゲート電極及び第二ゲート電極の材料は、銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。
【００３３】
前記ソース電極、ドレイン電極及び金属ストリップ電極の材料は、銅、アルミ、もしくはモリブデンである。
【００３４】
前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである。
【００３５】
また、本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法は以下の手順からなる。
【００３６】
手順１：基板を提供し、基板に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極と第二ゲート電極を形成させる。
【００３７】
手順２：前記第一ゲート電極と、第二ゲート電極と、基板にゲート絶縁層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層における前記第二ゲート電極に対応する上方に第一スルーホールを形成させる。
【００３８】
手順３：前記ゲート絶縁層に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させる。
【００３９】
前記ドレイン電極は第一スルーホールによって第二ゲート電極と連接される。
【００４０】
前記ドレイン電極に第二スルーホールを形成させる。
【００４１】
手順４：前記ソース電極と、ドレイン電極と、金属ストリップ電極と、ゲート絶縁層に沈積された酸化物半導体層をフォトエッチングプロセスによってそれをパターン化し、活性層を形成させ、前記活性層は、本体と、本体に連接されるとともにソース電極及びドレイン電極の間に設けられた数本の短チャネルとからなり、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。
【００４２】
手順５：前記活性層と、ソース電極と、ドレイン電極にパッシベーション層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、前記パッシベーション層におけるドレイン電極に対応する上方に第三スルーホールを形成させる。
【００４３】
前記パッシベーション層は前記ドレイン電極にある第二スルーホールで填充されている。
【００４４】
その内、前記活性層の材料は金属酸化物である。
【００４５】
その内、前記第一ゲート電極及び第二ゲート電極の材料は銅、アルミ、もしくはモリブデンであり、前記ゲート絶縁層の材料は酸化シリコンもしくは窒化ケイ素である。
【００４６】
その内、前記ソース電極、ドレイン電極、及び金属ストリップ電極の材料は銅、アルミ、もしくはモリブデンである。
【００４７】
その内、前記パッシベーション層の材料は窒化ケイ素もしくは酸化シリコンである。
【発明の効果】
【００４８】
本発明による共平面型酸化物半導体ＴＦＴ基板構造及びその製作方法は、前記共平面型酸化物半導体ＴＦＴ基板構造において、前記活性層が、本体と、本体に連接される数本の短チャネルとからなり、前記数本の短チャネルを、数本の金属ストリップ電極によって間を仕切ることができる。前記活性層はより高い移動度及びより低い漏リーク電流を備えるため、ＴＦＴデバイスの性能を改善することができる。本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法は、フォトエッチングプロセスによってソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に、間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルを、数本の金属ストリップ電極によって間を仕切ることができる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってＴＦＴデバイスの性能が改善される。
【００４９】
本発明の特徴及び技術内容を更に理解するために、以下の本発明に関する詳細説明と図を参照する。図は参考と説明に用いるのみで、本発明に制限を加えるためではない。
【図面の簡単な説明】
【００５０】
以下では、図を併せながら、本発明の具体的実施例の詳細説明を行い、本発明の技術案及びその他有益な効果を明らかにする。
【図１】従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順１の概略図である。
【図２】従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順２の概略図である。
【図３】従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順３の概略図である。
【図４】従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順４の概略図である。
【図５】従来の共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順１の概略図である。
【図６】本発明による共平面型酸化物半導体ＴＦＴ基板構造の断面の概略図である。
【図７】本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法の概略図である。
【図８】本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順１の概略図である。
【図９】本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順２の概略図である。
【図１０】本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順３の概略図である。
【図１１】本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法手順４の概略図である。
【発明を実施するための形態】
【００５１】
本発明による技術手段及びその効果をさらに理解するために、以下に、本発明の好ましい実施例及び図を用いて詳細の説明を行う。
【００５２】
図６を参照する。本発明による共平面型酸化物半導体ＴＦＴ基板構造は、基板１０と、基板１０に配置される第一ゲート電極２１及び第二ゲート電極２２と、第一ゲート電極２１及び第二ゲート電極２２及び基板１０に配置されるゲート絶縁層３０と、ゲート絶縁層３０に配置されたソース電極４１及びドレイン電極４２と、ソース電極４１及びドレイン電極４２の間に間隔を開けて設けられた数本の金属ストリップ電極４３と、前記ソース電極４１及びドレイン電極４２及び金属ストリップ電極４３及びゲート絶縁層３０に配置された活性層５０と、前記活性層５０及びソース電極４１及びドレイン電極４２に配置されたパッシベーション層６０と、からなる。
【００５３】
その内、前記活性層５０は、本体５１と、本体５１を連接されるとともにソース電極４１及びドレイン電極４２の間に配置された数本の短チャネル５２とからなり、前記数本の短チャネル５２は数本の金属ストリップ電極４３によって間を仕切られている。
【００５４】
具体的には、前記ゲート絶縁層３０における前記第二ゲート電極２２に対応する上方に第一スルーホール３１が設けられ、前記ドレイン電極４２は第一スルーホール３１によって、第二ゲート電極２２と連接される。
【００５５】
前記ドレイン電極４２には第二スルーホール４２１が設けられ、前記パッシベーション層６０は第二スルーホール４２１で満たされる。
【００５６】
前記パッシベーション層６０における前記ドレイン電極４２に対応する上方に、第三スルーホール６１を設ける。
【００５７】
好ましくは、前記第一ゲート電極２１及び第二ゲート電極２２の材料は銅、アルミ、もしくはモリブデンである。
【００５８】
前記ゲート絶縁層３０の材料は、酸化シリコンもしくは窒化ケイ素である。
【００５９】
前記ソース電極４１、ドレイン電極４２及び金属ストリップ電極４３の材料は、銅、アルミ、もしくはモリブデンである。
【００６０】
具体的には、前記活性層５０の材料は金属酸化物であり、好ましくは、前記金属酸化物はインジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）である。
【００６１】
好ましくは、前記パッシベーション層６０の材料は、窒化ケイ素もしくは酸化シリコンである。
【００６２】
本発明が提供する共平面型酸化物半導体ＴＦＴ基板構造において、前記活性層５０のチャンネルは、間隔を開けて設けられた数本の短チャネル５２によって構成され、従来の技術と比べて言うと、従来の長いチャンネル５１０（図５に図示）を、一つ一つ間隔を開けて設けられた短チャネル５２に分解したもの、に相当する。デバイスの短チャネル効果に基づき、短チャネル５２の幅のサイズを変えることによって、ＴＦＴデバイスのゲート電極の電圧（Ｖｔｈ）と、開閉速度（Ｓ．Ｓ）と、動作電流（Ｉｏｎ）及びリーク電流（Ｉｏｆｆ）等の性能パラメーターを調節することができるとともに、ＴＦＴデバイスの性能を改善し、黄光もしくはその他の追加のプロセスを増やす必要がなくなる。
【００６３】
図６から図１１を参照する。本発明は、共平面型酸化物半導体ＴＦＴ基板構造の製作方法を提供し、以下の手順からなる。
【００６４】
手順１：図８を参照する。基板１０を提供し、基板１０に第一金属層を沈積させるとともにフォトエッチングプロセスによって第一金属層をパターン化させ、間隔を開けて設けられた第一ゲート電極２１及び第二ゲート電極２２を形成させる。
【００６５】
好ましくは、前記第一ゲート電極２１及び第二ゲート電極２２の材料は、銅、アルミ、もしくはモリブデンである。
【００６６】
手順２：図９に示すように、前記第一ゲート電極２１と、第二ゲート電極２２と、基板１０に、ゲート絶縁層３０を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、前記ゲート絶縁層３０における前記第二ゲート電極２２に対応する上方に第一スルーホール３１を形成させる。
【００６７】
好ましくは、前記ゲート絶縁層の材料は、酸化シリコンもしくは窒化ケイ素である。
【００６８】
手順３：図１０に示すように、前記ゲート絶縁層３０に第二金属層を沈積させるとともに、フォトエッチングプロセスによって第二金属層をパターン化させ、ソース電極４１及びドレイン電極４２と、ソース電極４１及びドレイン電極４２の間に間隔を開けて設けられた数本本の金属ストリップ電極４３とを形成させる。
【００６９】
具体的には、前記ドレイン電極４２は第一スルーホール３１によって第二ゲート電極２２と連接される。
【００７０】
具体的には、前記ドレイン電極４２に第二スルーホール４２１が形成される。
【００７１】
具体的には、前記ソース電極４１及びドレイン電極４２及び金属ストリップ電極４３はフォトエッチングプロセスによって形成される。
【００７２】
好ましくは、前記ソース電極４１及びドレイン電極４２、及び金属ストリップ電極４３の材料は、銅、アルミ、もしくはモリブデンである。
【００７３】
手順４：図１１に示すように、前記ソース電極４１と、ドレイン電極４２と、金属ストリップ電極４３と、ゲート絶縁層３０とに、酸化物半導体層を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化させ、活性層５０を形成させる。前記活性層５０は、本体５１と、本体に連接されるとともにソース電極４１及びドレイン電極４２の間に配置された数本の短チャネル５２とからなり、前記数本の短チャネル５２は、数本の金属ストリップ電極４３によって、間を仕切られている。
【００７４】
具体的には、前記活性層５０の材料は金属酸化物であり、好ましくは、前記金属酸化物はインジウム・ガリウム・亜鉛・酸化物（ＩＧＺＯ）である。
【００７５】
本発明は、手順３のフォトエッチングプロセスによって、ソース電極４１と、ドレイン電極４２と、ソース電極４１及びドレイン電極４２の間に間隔を開けて設けられた数本の金属ストリップ電極４３とを形成させることで、手順４において酸化物半導体層を沈積させる際、ソース電極４１及びドレイン電極４２の間に数本の短チャネル５２を形成させ、前記数本の短チャネル５２を数本の金属ストリップ電極４３によって間を仕切ることができる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来の技術とは異なる活性層構造を得ることができ、生成された活性層５０は、より高い移動度及びより低いリーク電流を備えるため、それによってＴＦＴデバイスの性能が改善される。
【００７６】
手順５：前記活性層５０と、ソース電極４１と、ドレイン電極４２に、パッシベーション層６０を沈積させるとともに、フォトエッチングプロセスによってそれをパターン化し、前記パッシベーション層６０における前記ドレイン電極４２に対応する上方に、第三スルーホール６１を形成させ、それにより、図６に示すような共平面型酸化物半導体ＴＦＴ基板構造が生成される。
【００７７】
具体的には、前記パッシベーション層６０は、前記ドレイン電極４２にある第二スルーホール４２１で填充されている。
【００７８】
好ましくは、前記パッシベーション層６０の材料は窒化ケイ素もしくは酸化シリコンである。
【００７９】
本発明による共平面型酸化物半導体ＴＦＴ基板構造の製作方法は、フォトエッチングプロセスによってソース電極と、ドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体層を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルは数本の金属ストリップ電極によって間が仕切られる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流、それによってＴＦＴデバイスの性能が改善される。
【００８０】
以上をまとめると、本発明は共平面型酸化物半導体ＴＦＴ基板構造を提供し、その内、活性層は本体と、本体を連接する数本の短チャネルとからなり、前記数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られ、前記活性層はより高い移動度と、より低い漏リーク電流を有し、それによってＴＦＴデバイスの性能を改善する。本発明が提供する共平面型酸化物半導体ＴＦＴ基板構造の製作方法は、フォトエッチングプロセスによって、ソース電極及びドレイン電極と、ソース電極及びドレイン電極の間に間隔を開けて設けられた数本の金属ストリップ電極とを形成させることで、次のプロセスで酸化物半導体を沈積させる際、ソース電極及びドレイン電極の間に数本の短チャネルを形成させ、前記数本の短チャネルは、数本の金属ストリップ電極によって間が仕切られる。この方法は簡単であり、それ以外別途に、フォトマスクや追加のプロセスを増やす必要がない。従って、従来技術とは異なる活性層構造を得ることができ、生成された活性層はより高い移動度及びより低い漏リーク電流を備えるため、それによってＴＦＴデバイスの性能が改善される。
【００８１】
以上の内容に関し、本技術分野の一般的な技術者は、本発明の技術案と技術構想に基づいて、各種の相応する改良と修正を行うことができ、これらの改良と修正はいずれも本発明の特許請求の保護範囲と見なす。
【符号の説明】
【００８２】
（従来技術）
１００  基板
２１０  第一ゲート電極
２２０  第二ゲート電極
３００  ゲート絶縁層
３１０  第一スルーホール
４１０  ソース電極
４２０  ドレイン電極
４２５  第二スルーホール
５００  活性層
５１０  チャンネル
５２０  本体
６００  パッシベーション層
６１０  第三スルーホール
（本発明）
１０  基板
２１  第一ゲート電極
２２  第二ゲート電極
３０  ゲート絶縁層
３１  第一スルーホール
４１  ソース電極
４２  ドレイン電極
４３  金属ストリップ電極
５０  活性層
５１  本体
５２  チャンネル
６０  パッシベーション層
６１  第三スルーホール
４２１  第二スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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