(57)【特許請求の範囲】
【請求項１】
サイズの異なる複数の貫通ビアを有する貫通基板と、
前記貫通基板の裏面に配置され、かつ、パワートランジスタを含む第１半導体装置と、
前記貫通基板の前記裏面とは反対側の表面に配置され、かつ、前記パワートランジスタを制御する制御回路を含む第２半導体装置と、
を備える、電子装置であって、
前記複数の貫通ビアは、
第１サイズの第１貫通ビアと、
前記第１サイズより大きく、かつ、ケーブルを挿入可能な第２貫通ビアと、
内部に導電性部材が埋め込まれた第３貫通ビアと、
を有し、
前記第１半導体装置は、
制御用端子と、
負荷と電気的に接続可能な第１端子と、
固定電位供給源と電気的に接続可能な第２端子と、
を有し、
前記貫通基板は、
前記裏面内の第１領域と、
平面視において、前記第１領域と重なる前記表面内の第２領域と、
を有し、
前記第１半導体装置は、前記第１領域に配置され、
前記第２半導体装置は、前記第２領域に配置され、
前記第１半導体装置の前記制御用端子は、前記第１貫通ビアを介して、前記第２半導体装置と電気的に接続され、
前記第１半導体装置の前記第１端子は、前記第２貫通ビアと電気的に接続され、
前記第３貫通ビアは、平面視において、前記第１領域と重なる位置に設けられている、電子装置。
【請求項２】
請求項１に記載の電子装置において、
前記パワートランジスタは、ゲート電極を有し、
前記第２半導体装置は、前記ゲート電極に印加するゲート電圧を変化させることにより、前記パワートランジスタのスイッチングを制御するプリドライバである、電子装置。
【請求項３】
請求項１に記載の電子装置において、
前記貫通基板の前記表面の前記第２領域には、前記第１貫通ビアと前記第２半導体装置との間に介在するゲート抵抗素子が設けられている、電子装置。
【請求項４】
請求項１に記載の電子装置において、
前記貫通基板は、
第１プリプレグ層と、
前記第１プリプレグ層の下層に配置されたコア層と、
前記コア層の下層に配置された第２プリプレグ層と、
を有し、
前記複数の貫通ビアのそれぞれは、前記第１プリプレグ層と前記コア層と前記第２プリプレグ層とを貫通する、電子装置。
【請求項５】
請求項４に記載の電子装置において、
前記貫通基板は、
前記第１プリプレグ層の上面に形成された第１配線層と、
前記コア層の上面に形成された第２配線層と、
前記コア層の下面に形成された第３配線層と、
前記第２プリプレグ層の下面に形成された第４配線層と、
を有し、
前記第１配線層は、前記制御回路を構成する制御回路用配線層であり、
前記第２配線層は、前記制御回路を構成する制御回路用配線層であり、
前記第３配線層は、前記負荷に電流を供給するパワー回路を構成するパワー回路用配線層と、前記パワー回路用配線層と分離された制御回路用配線層とを含み、
前記第４配線層は、前記パワー回路を構成するパワー回路用配線層と、前記パワー回路用配線層と分離された制御回路用配線層とを含む、電子装置。
【請求項６】
請求項５に記載の電子装置において、
平面視において、前記第３配線層に形成されているパワー回路用配線層と、前記第４配線層に形成されているパワー回路用配線層とは、互いに重なる領域を有し、
前記第３配線層に形成されているパワー回路用配線層と、前記第４配線層に形成されているパワー回路用配線層とは、前記第３貫通ビアで接続されている、電子装置。
【請求項７】
請求項１に記載の電子装置において、
前記電子装置は、複数の前記第１半導体装置を有し、
複数の前記第１半導体装置は、
ハイサイド用第１半導体装置と、
ローサイド用第１半導体装置と、
を含み、
前記貫通基板の前記裏面の前記第２領域には、
第１方向に延在する電源配線パターンと、
前記電源配線パターンと離間して、前記第１方向に延在するグランド配線パターンと、
前記第１方向と交差する第２方向において、前記電源配線パターンと前記グランド配線パターンとに挟まれる位置に設けられた前記第２貫通ビアと、
前記第２方向において、前記電源配線パターンと前記第２貫通ビアとに挟まれる位置に設けられた前記ハイサイド用第１半導体装置と、
前記第２方向において、前記第２貫通ビアと前記グランド配線パターンとに挟まれる位置に設けられた前記ローサイド用第１半導体装置と、
が配置され、
前記ハイサイド用第１半導体装置の第１端子は、前記第２貫通ビアと電気的に接続され、
前記ハイサイド用第１半導体装置の第２端子は、前記電源配線パターンと電気的に接続され、
前記ローサイド用第１半導体装置の第１端子は、前記第２貫通ビアと電気的に接続され、
前記ローサイド用第１半導体装置の第２端子は、前記グランド配線パターンと電気的に接続されている、電子装置。
【請求項８】
請求項７に記載の電子装置において、
前記貫通基板の前記裏面の前記第２領域には、
導体パターンと、
前記導体パターンと前記グランド配線パターンとの間に接続された抵抗素子と、
が形成され、
前記電源配線パターンは、蓄電デバイスの正極と電気的に接続可能に構成され、
前記導体パターンは、前記蓄電デバイスの負極と電気的に接続可能に構成されている、電子装置。
【請求項９】
請求項８に記載の電子装置において、
前記抵抗素子は、過電流を検出するためのシャント抵抗素子である、電子装置。
【請求項１０】
請求項８に記載の電子装置において、
前記貫通基板の前記表面には、正極端子と負極端子とを有するコンデンサが搭載され、
前記コンデンサの前記正極端子は、前記貫通基板を貫通して、前記貫通基板の前記裏面に形成された前記電源配線パターンと接続され、
前記コンデンサの前記負極端子は、前記貫通基板を貫通して、前記貫通基板の前記裏面に形成された前記導体パターンと接続されている、電子装置。
【請求項１１】
請求項１０に記載の電子装置において、
前記貫通基板は、
第１プリプレグ層と、
前記第１プリプレグ層の下層に配置されたコア層と、
前記コア層の下層に配置された第２プリプレグ層と、
を有し、
前記貫通基板は、
前記第１プリプレグ層の上面に形成された第１配線層と、
前記コア層の上面に形成された第２配線層と、
前記コア層の下面に形成された第３配線層と、
前記第２プリプレグ層の下面に形成された第４配線層と、
を有し、
前記第３配線層には、制御回路用グランド配線パターンが形成され、
前記第４配線層には、前記導体パターンが形成され、
前記制御回路用グランド配線パターンは、前記コンデンサの前記負極端子によって、前記導体パターンと電気的に接続されている、電子装置。
【請求項１２】
請求項４に記載の電子装置において、
前記コア層の厚さは、前記第１プリプレグ層の厚さよりも厚く、
前記コア層の厚さは、前記第２プリプレグ層の厚さよりも厚い、電子装置。
【請求項１３】
請求項１に記載の電子装置において、
前記貫通基板の前記表面は、前記ケーブルを挿入する側の面であり、
前記貫通基板の前記裏面は、前記ケーブルを半田付けする側の面である、電子装置。
【請求項１４】
請求項１に記載の電子装置において、
前記電子装置は、モータと接続可能に構成され、
前記電子装置は、前記モータを駆動するインバータの構成要素である、電子装置。
【請求項１５】
請求項１に記載の電子装置において、
前記パワートランジスタは、パワーＭＯＳＦＥＴである、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関し、例えば、負荷に負荷電流を流すパワー回路を含む第１半導体装置と、このパワー回路を制御する制御回路を含む第２半導体装置とを１つの配線基板に搭載する電子装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１５−１２６０９５号公報（特許文献１）には、１つの基板にパワー系電子部品と制御系電子部品とを搭載する電子制御装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−１２６０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、負荷に負荷電流を流すパワー回路を含む第１半導体装置と、このパワー回路でのスイッチングを制御する制御回路を含む第２半導体装置とを１つの基板に搭載する電子装置がある。このように構成されている電子装置では、コスト削減を図るために、外形サイズの小型化が進められている。ただし、パワー回路を動作させると、多量の熱が発生することから、電子装置を小型化する場合、パワー回路で発生した熱が制御回路に伝わりやすくなり、これによって、制御回路が誤動作することが懸念される。また、パワー回路で発生した電気的なノイズが制御回路に悪影響を与えることも懸念される。そこで、電子装置の小型化を実現するにあたっては、パワー回路から発生した熱や電気的なノイズの悪影響を抑制する工夫が必要とされる。つまり、電子装置の性能低下を抑制しながら、電子装置の小型化を図ることができる工夫が望まれることになる。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態における電子装置は、サイズの異なる複数の貫通ビアを有する貫通基板の裏面の第１領域に、パワートランジスタを含む第１半導体装置を配置する一方、貫通基板の表面の第２領域に、制御回路を含む第２半導体装置を配置する。このとき、平面視において、第１領域と第２領域とは重なる領域を有する。そして、第１半導体装置と第２半導体装置とは、貫通ビアを介して電気的に接続されている。さらに、複数の貫通ビアは、第１サイズの第１貫通ビアと、第１サイズより大きく、かつ、ケーブルを挿入可能な第２貫通ビアと、内部に導電性部材が埋め込まれた第３貫通ビアとを有する。
【発明の効果】
【０００７】
一実施の形態によれば、電子装置の性能低下を抑制しながら、電子装置の小型化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態における電子装置を適用する電動インパクトドライバの模式的な構成を示す図である。
【図２】電子装置とモータとの電気的な接続構成を模式的に示す図である。
【図３】実施の形態におけるインバータの回路ブロック構成を示す模式図である。
【図４】実施の形態における電子装置の模式的な実装構成を示す図である。
【図５】実施の形態における電子装置を貫通基板の表面側から見た斜視図である。
【図６】実施の形態における電子装置を貫通基板の裏面側から見た斜視図である。
【図７】実施の形態における貫通基板の基本構成を模式的に示す図である。
【図８】実施の形態における貫通基板の表面のレイアウトを示す平面図である。
【図９】図７に示すコア層の上面に形成されている第２配線層のレイアウトパターンを示す平面図である。
【図１０】図７に示すコア層の下面に形成されている第３配線層のレイアウトパターンを示す平面図である。
【図１１】実施の形態における貫通基板の裏面のレイアウトを示す平面図である。
【図１２】実施の形態におけるパワー回路領域のレイアウトを示す平面図である。
【図１３】実施の形態における貫通基板に形成されている貫通ビアの模式的な断面構造を示す図である。
【図１４】実施の形態における貫通基板に形成されている貫通ビアの模式的な断面構造を示す図である。
【図１５】実施の形態における貫通基板に形成されている貫通ビアの模式的な断面構造を示す図である。
【図１６】図１２のＡ−Ａ線で切断した断面図である。
【図１７】図１２のＢ−Ｂ線で切断した断面図である。
【図１８】図１２のＣ−Ｃ線で切断した断面図である。
【図１９】貫通基板の表面にパワーモジュールを搭載する構成を示す断面図である。
【図２０】貫通基板の裏面にパワーモジュールを搭載する構成を示す断面図である。
【図２１】（ａ）は、貫通基板の表面に形成されている第１配線層を示す図であり、（ｂ）は、第１配線層の下層に形成されている第２配線層を示す図であり、（ｃ）は、第２配線層の下層に形成されている第３配線層を示す図であり、（ｄ）は、貫通基板の裏面に形成されている第４配線層を示す図である。
【図２２】（ａ）は、コンデンサの模式的な構成を示す図であり、（ｂ）は、コンデンサを貫通基板の表面に搭載する様子を模式的に示す図である。
【図２３】実施の形態における電子装置と、６層ＩＶＨ基板を使用した検討品とを比較した結果を示すグラフである。
【図２４】製造コストに着目して、本実施の形態における電子装置と、６層ＩＶＨ基板を使用した検討品とを比較した結果を示すグラフである。
【発明を実施するための形態】
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１４】
＜用語の説明＞
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。
【００１５】
本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、例えば、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。
【００１６】
さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
【００１７】
＜電動インパクトドライバの構成＞
本実施の形態における電子装置は、例えば、モータなどの負荷を制御するインバータの構成要素を含む電子装置である。したがって、本実施の形態における電子装置は、モータなどの負荷を備える製品に幅広く適用することができる。例えば、本実施の形態における電子装置を適用可能な製品としては、ロボットや、ドローン（無人飛行機）や、電動工具などを挙げることができる。特に、本実施の形態では、具体的な一例として、本実施の形態における電子装置を電動工具に適用する場合を例に挙げて説明することにする。
【００１８】
図１は、本実施の形態における電子装置を適用する電動インパクトドライバ１００の模式的な構成を示す図である。図１において、電動インパクトドライバ１００は、筐体の内部にハンマＨＭと、このハンマＨＭの背面側に配置されたセンサ基板ＳＢと、このセンサ基板ＳＢの背面側に配置されたモータＭＯＴとを有する。さらに、電動インパクトドライバ１００は、センサ基板ＳＢと電気的に接続された電子装置ＥＡと、この電子装置ＥＡと電気的に接続された電池パック連結部ＣＵとを有する。そして、本実施の形態における電動インパクトドライバ１００は、電動インパクトドライバ１００を動作させるための電力を供給する電池パックと接続可能なように構成されている。具体的には、図１に示す電池パック連結部ＣＵに電池パックを外付けできるように構成されている。これにより、電池パックから電動インパクトドライバ１００に電力を供給することができる。特に、本実施の形態における電子装置ＥＡによって、モータＭＯＴの駆動が制御される。
【００１９】
このように構成されている電動インパクトドライバ１００において、モータＭＯＴとハンマＨＭとは、ギアを介して接続されている。したがって、モータＭＯＴを駆動させることにより、ギアを介してハンマＨＭを回転させることができる。このハンマＨＭの回転によって、電動インパクトドライバ１００に取り付けられたビットを回転させるとともに、ビットの回転方向にインパクト力（衝撃力）を与えることができる。この結果、電動インパクトドライバ１００によれば、ビットを回転させるだけの電動ドリルドライバに比べて、ビットの回転方向にインパクト力を加えることができることから、強力にビットでネジを締め付けることができる。
【００２０】
図２は、電子装置ＥＡとモータＭＯＴとの電気的な接続構成を模式的に示す図である。図２に示すように、本実施の形態では、モータＭＯＴに近接してセンサ基板ＳＢが設けられている。このセンサ基板ＳＢと電子装置ＥＡとは、電気的に接続されており、電子装置ＥＡは、センサ基板ＳＢを介して、モータＭＯＴを制御するように構成されている。
【００２１】
ここで、本実施の形態では、モータＭＯＴを３相モータから構成している。このため、電子装置ＥＡとセンサ基板ＳＢとは、３相モータの３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、ケーブルＣＡＬ（Ｕ）と、ケーブルＣＡＬ（Ｖ）と、ケーブルＣＡＬ（Ｗ）とによって、電気的に接続されている。そして、図２に示すように、電子装置ＥＡは、電源ケーブルＢＣＡＬによって、電池パック連結部ＣＵと電気的に接続されている。この電池パック連結部ＣＵは、電池パックＢＡＴと電気的に接続されている。したがって、電池パックＢＡＴから電池パック連結部ＣＵと電源ケーブルＢＣＡＬとを介して、電子装置ＥＡに電力が供給されるように構成されていることになる。
【００２２】
＜インバータの回路ブロック構成＞
次に、モータＭＯＴを制御するインバータの回路ブロック構成について説明する。図３は、本実施の形態におけるインバータの回路ブロック構成を示す模式図である。図３に示すように、モータＭＯＴを制御するインバータは、センサ基板ＳＢに設けられている構成要素と、電子装置ＥＡに設けられている構成要素から構成されている。
【００２３】
まず、電子装置ＥＡに設けられている構成要素について説明する。電子装置ＥＡは、例えば、図２に示す電池パック（バッテリ）ＢＡＴから１８Ｖの電源電位が供給される電源ラインＰＬと、電池パックＢＡＴから０Ｖの基準電位（ＧＮＤ電位）が供給されるグランドラインＧＬ２と、過電流を検出するために使用されるシャント抵抗素子ＳＲを介して、このグランドラインＧＬ２と電気的に接続されるグランドラインＧＬとを有している。
【００２４】
そして、電子装置ＥＡは、負荷であるモータＭＯＴに負荷電流を供給する機能を有する。この電子装置ＥＡは、負荷電流が流れるパワー回路と、このパワー回路を制御する制御回路とを備えている。
【００２５】
具体的に、図３において、パワー回路は、Ｕ相に対応したレグＬＧ１と、Ｖ相に対応したレグＬＧ２と、Ｗ相に対応したレグＬＧ３とを有している。特に、Ｕ相に対応したレグＬＧ１は、上アームを構成するハイサイド用パワートランジスタＨＱ１と、下アームを構成するローサイド用パワートランジスタＬＱ１とから構成されている。同様に、Ｖ相に対応したレグＬＧ２は、上アームを構成するハイサイド用パワートランジスタＨＱ２と、下アームを構成するローサイド用パワートランジスタＬＱ２とから構成されている。さらに、Ｗ相に対応したレグＬＧ３は、上アームを構成するハイサイド用パワートランジスタＨＱ３と、下アームを構成するローサイド用パワートランジスタＬＱ３とから構成されている。
【００２６】
ここで、Ｕ相に対応したレグＬＧ１においては、ハイサイド用パワートランジスタＨＱ１のドレイン端子（固定電位である電源電位が供給される端子）が電源ラインＰＬと電気的に接続されている。さらに、ハイサイド用パワートランジスタＨＱ１のソース端子（負荷と電気的に接続可能な端子）とローサイド用パワートランジスタＬＱ１のドレイン端子（負荷と電気的に接続可能な端子）とが電気的に接続されている。そして、この接続ノードが、モータＭＯＴのＵ相と電気的に接続されている。また、ローサイド用パワートランジスタＬＱ１のソース端子（固定電位である基準電位（ＧＮＤ電位）が供給される端子）がグランドラインＧＬと電気的に接続されている。
【００２７】
同様に、Ｖ相に対応したレグＬＧ２においては、ハイサイド用パワートランジスタＨＱ２のドレイン端子（固定電位である電源電位が供給される端子）が電源ラインＰＬと電気的に接続されている。さらに、ハイサイド用パワートランジスタＨＱ２のソース端子（負荷と電気的に接続可能な端子）とローサイド用パワートランジスタＬＱ２のドレイン端子（負荷と電気的に接続可能な端子）とが電気的に接続されている。そして、この接続ノードが、モータＭＯＴのＶ相と電気的に接続されている。また、ローサイド用パワートランジスタＬＱ２のソース端子（固定電位である基準電位（ＧＮＤ電位）が供給される端子）がグランドラインＧＬと電気的に接続されている。
【００２８】
また、Ｗ相に対応したレグＬＧ３においては、ハイサイド用パワートランジスタＨＱ３のドレイン端子（固定電位である電源電位が供給される端子）が電源ラインＰＬと電気的に接続されている。さらに、ハイサイド用パワートランジスタＨＱ３のソース端子（負荷と電気的に接続可能な端子）とローサイド用パワートランジスタＬＱ３のドレイン端子（負荷と電気的に接続可能な端子）とが電気的に接続されている。そして、この接続ノードが、モータＭＯＴのＷ相と電気的に接続されている。また、ローサイド用パワートランジスタＬＱ３のソース端子（固定電位である基準電位（ＧＮＤ電位）が供給される端子）がグランドラインＧＬと電気的に接続されている。
【００２９】
さらに、図３において、負荷電流は、電源ラインＰＬからハイサイド用パワートランジスタＨＱ１〜ＨＱ３を介して負荷であるモータＭＯＴに流れた後、モータＭＯＴからローサイド用パワートランジスタＬＱ１〜ＬＱ３を介してグランドラインＧＬに流れる。その後、負荷電流は、シャント抵抗素子ＳＲを介してグランドラインＧＬ２に流れる。したがって、負荷電流が流れるパワー回路には、ハイサイド用パワートランジスタＨＱ１〜ＨＱ３と、ローサイド用パワートランジスタＬＱ１〜ＬＱ３とともに、シャント抵抗素子ＳＲも含まれることになる。
【００３０】
続いて、図３において、制御回路は、マイクロプロセッサＭＣＵと、プリドライバＰＤ１〜ＰＤ３とを有している。そして、マイクロプロセッサＭＣＵは、プリドライバＰＤ１〜ＰＤ３のそれぞれと電気的に接続されており、プリドライバＰＤ１〜ＰＤ３のそれぞれを制御するように構成されている。このマイクロプロセッサＭＣＵによる制御に基づいて、プリドライバＰＤ１〜ＰＤ３のそれぞれが、パワー回路のスイッチング動作を行なう。
【００３１】
具体的に、プリドライバＰＤ１は、ハイサイド用パワートランジスタＨＱ１とローサイド用パワートランジスタＬＱ１のそれぞれのスイッチングを制御する機能を有している。同様に、プリドライバＰＤ２は、ハイサイド用パワートランジスタＨＱ２とローサイド用パワートランジスタＬＱ２のそれぞれのスイッチングを制御する機能を有している。さらに、プリドライバＰＤ３は、ハイサイド用パワートランジスタＨＱ３とローサイド用パワートランジスタＬＱ３のそれぞれのスイッチングを制御する機能を有している。
【００３２】
このとき、ハイサイド用パワートランジスタＨＱ１〜ＨＱ３とローサイド用パワートランジスタＬＱ１〜ＬＱ３のそれぞれは、「パワーＭＯＳＦＥＴ」や「ＩＧＢＴ」から構成することができる。この場合、ハイサイド用パワートランジスタＨＱ１〜ＨＱ３とローサイド用パワートランジスタＬＱ１〜ＬＱ３のそれぞれは、ゲート電極を有することになる。したがって、プリドライバＰＤ１〜ＰＤ３のそれぞれは、ゲート電極に印加するゲート電圧を変化させることにより、ハイサイド用パワートランジスタＨＱ１〜ＨＱ３とローサイド用パワートランジスタＬＱ１〜ＬＱ３のそれぞれのスイッチング動作（オン／オフ動作）を制御する。
【００３３】
また、マイクロプロセッサＭＣＵは、シャント抵抗素子ＳＲの両端間の電圧をモニタリングするように構成されている。例えば、マイクロプロセッサＭＣＵは、パワー回路の短絡などによって、グランドラインＧＬからグランドラインＧＬ２に向かって流れる過電流をシャント抵抗素子ＳＲの両端間の電圧降下をモニタリングすることにより検知する。すなわち、マイクロプロセッサＭＣＵは、シャント抵抗素子ＳＲの両端間の電圧降下が予め設定されているしきい値を超えた場合、過電流が発生しているとして、パワー回路を保護するように構成されている。
【００３４】
なお、制御回路を構成するプリドライバＰＤ１〜ＰＤ３のそれぞれは、レギュレータＲＥＧ１と電気的に接続されている。このレギュレータＲＥＧ１は、電源ラインＰＬから供給される１８Ｖから１５Ｖの電圧を生成するように構成されている。そして、レギュレータＲＥＧ１で生成された１５Ｖの電圧は、プリドライバＰＤ１〜ＰＤ３のそれぞれに供給される。一方、制御回路を構成するマイクロプロセッサＭＣＵは、レギュレータＲＥＧ２と電気的に接続されている。このレギュレータＲＥＧ２は、電源ラインＰＬから供給される１８Ｖから５Ｖの電圧を生成するように構成されている。そして、レギュレータＲＥＧ２で生成された５Ｖの電圧は、マイクロプロセッサＭＣＵに供給される。
【００３５】
次に、センサ基板ＳＢに設けられている構成要素について説明する。センサ基板ＳＢには、例えば、図３に示すように、ホールセンサＨＳとサーミスタＴＨとが設けられている。ホールセンサＨＳは、モータＭＯＴの構成要素であるロータの角度を検出する機能を有する。一方、サーミスタＴＨは、モータＭＯＴの近傍における温度を検出する機能を有している。そして、ホールセンサＨＳとサーミスタＴＨのそれぞれは、電子装置ＥＡに設けられたマイクロプロセッサＭＣＵと電気的に接続されている。マイクロプロセッサＭＣＵは、ホールセンサＨＳからの出力信号およびサーミスタＴＨからの出力信号に基づいて、プリドライバＰＤ１〜ＰＤ３を制御する。この結果、プリドライバＰＤ１〜ＰＤ３によって、ホールセンサＨＳおよびサーミスタＴＨの出力信号に基づくパワー回路のスイッチング制御が実現される。これにより、ホールセンサＨＳおよびサーミスタＴＨの出力信号を反映したモータＭＯＴの駆動が可能となる。
【００３６】
本実施の形態におけるインバータでは、使用する電源電圧（バッテリから供給される電圧）が比較的低いことを想定しているため、パワー回路を構成するハイサイド用パワートランジスタＨＱ１〜ＨＱ３とローサイド用パワートランジスタＬＱ１〜ＬＱ３のそれぞれを「パワーＭＯＳＦＥＴ」から構成することができる。すなわち、インバータのスイッチング素子として、「パワーＭＯＳＦＥＴ」を使用する場合、パワーＭＯＳＦＥＴと逆並列に接続されるフリーホイールダイオードは不要となる。なぜなら、パワーＭＯＳＦＥＴのデバイス構造では、エピタキシャル層（ドリフト層、ｎ型半導体領域）とボディ領域（ｐ型半導体領域）との間にｐｎ接合ダイオードからなるボディダイオードが形成され、このボディダイオードがフリーホイールダイオードとしての機能を有するからである。
【００３７】
ただし、本実施の形態における技術的思想は、パワー回路を構成するパワートランジスタを「パワーＭＯＳＦＥＴ」から構成する場合に限らず、例えば、「ＩＧＢＴ」から構成することもできる。この場合、「ＩＧＢＴ」と逆並列にフリーホイールダイオードを設ける必要がある。例えば、モータＭＯＴのように、インバータで駆動する負荷にインダクタンスが含まれている場合、オンしているスイッチング素子とは逆方向に負荷電流（還流電流）が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ（パワー回路）へエネルギーが戻ることがある（電流が逆流することがある）。ところが、「ＩＧＢＴ」単体では、この還流電流を流し得る機能をもたないので、「ＩＧＢＴ」と逆並列にフリーホイールダイオードを接続する必要がある。すなわち、インバータにおいて、モータＭＯＴのように負荷にインダクタンスを含む場合、「ＩＧＢＴ」をターンオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、「ＩＧＢＴ」単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、「ＩＧＢＴ」と逆並列にフリーホイールダイオードを接続する。つまり、フリーホイールダイオードは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。したがって、パワー回路のスイッチング素子として「ＩＧＢＴ」を使用する場合には、「ＩＧＢＴ」と逆並列にフリーホイールダイオードを設ける必要性がある。
【００３８】
＜電子装置の実装構成＞
次に、インバータの構成要素となる電子装置ＥＡの実装構成について説明する。図４は、本実施の形態における電子装置ＥＡの模式的な実装構成を示す図である。図４において、本実施の形態における電子装置ＥＡは、ケースＣＳ内に配置された貫通基板ＷＢを有している。そして、この貫通基板ＷＢの表面（上面）には、例えば、インバータの制御回路を構成するプリドライバＰＤ１〜ＰＤ３とマイクロプロセッサＭＣＵとが搭載され、さらに、コンデンサ（電解コンデンサ）ＣＯＮも搭載されている。一方、貫通基板ＷＢの裏面（下面）には、例えば、インバータのパワー回路を構成するパワーモジュールＰＭ１〜ＰＭ３が搭載されている。また、貫通基板ＷＢには、ケーブルＣＡＬ（Ｕ）、ＣＡＬ（Ｖ）、ＣＡＬ（Ｗ）が接続されており、これらのケーブルＣＡＬ（Ｕ）、ＣＡＬ（Ｖ）、ＣＡＬ（Ｗ）は、貫通基板ＷＢの表面側から外部に引き出されている。同様に、貫通基板ＷＢには、電源ケーブルＢＣＡＬ１、ＢＣＡＬ２も接続されており、これらの電源ケーブルＢＣＡＬ１、ＢＣＡＬ２も貫通基板ＷＢの表面側から外部に引き出されている。
【００３９】
このように電子装置ＥＡを構成する貫通基板ＷＢの表面と裏面との両方には、電子部品が搭載されている。そして、電子部品が搭載された貫通基板ＷＢは、ケースＣＳの内部に配置され、かつ、例えば、樹脂からなる封止体ＭＲによって封止されている。以上のようにして、本実施の形態における電子装置ＥＡが実装構成されていることになる。
【００４０】
図５は、本実施の形態における電子装置ＥＡを貫通基板ＷＢの表面側から見た斜視図である。図５に示すように、貫通基板ＷＢの表面には、インバータの制御回路を構成する複数の電子部品が搭載されている。例えば、貫通基板ＷＢの表面には、半導体装置（半導体パッケージ）として、マイクロプロセッサＭＣＵやプリドライバＰＤ１〜ＰＤ３が搭載され、かつ、電解コンデンサからなるコンデンサＣＯＮが搭載されている。
【００４１】
一方、図６は、本実施の形態における電子装置ＥＡを貫通基板ＷＢの裏面側から見た斜視図である。図６に示すように、貫通基板ＷＢの裏面には、インバータのパワー回路を構成する複数の電子部品と、インバータの制御回路を構成する電子部品とが搭載されている。例えば、インバータのパワー回路を構成する電子部品は、半導体装置（半導体パッケージ）の形態をした６つのパワーモジュールＰＭである。これらの６つのパワーモジュールＰＭの内部には、パワー回路のスイッチング素子であるパワートランジスタが形成されている。具体的には、３つのハイサイド用パワートランジスタＨＱ１〜ＨＱ３と、３つのローサイド用パワートランジスタＬＱ１〜ＬＱ３とが、６つのパワーモジュールＰＭとして、貫通基板ＷＢの裏面に搭載されている。さらに、インバータのパワー回路を構成する電子部品としてのシャント抵抗素子ＳＲも、貫通基板ＷＢの裏面に搭載されている。
【００４２】
＜実施の形態における貫通基板＞
続いて、本実施の形態における貫通基板ＷＢについて説明する。図７は、本実施の形態における貫通基板ＷＢの基本構成を模式的に示す図である。図７に示すように、本実施の形態における貫通基板ＷＢは、プリプレグ層ＰＬＧ１と、プリプレグ層ＰＬＧ１の下層に配置されたコア層ＣＬと、コア層ＣＬの下層に配置されたプリプレグ層ＰＬＧ２とを有する。言い換えれば、本実施の形態における貫通基板ＷＢは、プリプレグ層ＰＬＧ１と、プリプレグ層ＰＬＧ２と、プリプレグ層ＰＬＧ１とプリプレグ層ＰＬＧ２で挟まれたコア層ＣＬとを有するということもできる。このとき、本実施の形態における貫通基板ＷＢでは、コア層ＣＬの厚さは、プリプレグ層ＰＬＧ１の厚さ、および、プリプレグ層ＰＬＧ２の厚さよりも厚くなっている。そして、図７に示すように、本実施の形態における貫通基板ＷＢは、プリプレグ層ＰＬＧ１の上面に形成された配線層Ｌ１と、コア層ＣＬの上面に形成された配線層Ｌ２と、コア層ＣＬの下面に形成された配線層Ｌ３と、プリプレグ層ＰＬＧ２の下面に形成された配線層Ｌ４とを有する。
【００４３】
さらに、本実施の形態における貫通基板ＷＢは、複数の「貫通ビア」を有する。ここでいう「貫通ビア」とは、プリプレグ層ＰＬＧ１とコア層ＣＬとプリプレグ層ＰＬＧ２とを貫通する構造のビアを意味し、本実施の形態における貫通基板ＷＢには、ビアとして、この「貫通ビア」しか形成されていない。言い換えれば、本実施の形態における貫通基板ＷＢには、貫通基板ＷＢの表面から貫通基板ＷＢの裏面に達する「貫通ビア」のみが形成されている。つまり、本実施の形態における貫通基板ＷＢには、図７に示される配線層（Ｌ１〜Ｌ４）を用いてわかりやすく表現すれば、例えば、図７の配線層Ｌ１と配線層Ｌ２との間のみを接続する「ブラインド・ビア」や、図７の配線層Ｌ３と配線層Ｌ４との間のみを接続する「ブラインド・ビア」は形成されていない。同様に、本実施の形態における貫通基板ＷＢには、例えば、内部配線層である配線層Ｌ２と配線層Ｌ３のみを接続する「ベリード・ビア」は形成されていない。この「ブラインド・ビア」や「ベリード・ビア」は、いわゆる「ＩＶＨ（Interstitial Via Hole）」と呼ばれる構造である。特に、「ブラインド・ビア」や「ベリード・ビア」を有する多層基板は、ビルドアップ基板や「ＨＤＩ（High Density Interconnect）」と呼ばれる。したがって、「ブラインド・ビア」や「ベリード・ビア」を有さない点で、本実施の形態における貫通基板ＷＢは、いわゆる「ブラインド・ビア」や「ベリード・ビア」を有するビルドアップ基板と明確に区別される。
【００４４】
このように構成されている本実施の形態における貫通基板ＷＢは、ドリル加工で形成される「貫通ビア」だけを有する点で、レーザ加工などを使用して形成される「ブラインド・ビア」や「ベリード・ビア」を有するビルドアップ基板に比べて、基板コストの削減を図ることができるという利点を有している。すなわち、本実施の形態における貫通基板ＷＢは、基板コストを抑制することができることから、この貫通基板ＷＢを使用することにより、電子装置全体の製造コストを削減できることが期待される。
【００４５】
次に、本実施の形態における貫通基板ＷＢは、構造の異なる複数の貫通ビアを有する。具体的には、例えば、図７に示すように、本実施の形態における貫通基板ＷＢは、サイズの異なる（径の異なる）複数の貫通ビア（ＴＶ１、ＴＶ２、ＴＶ３）を有する。例えば、本実施の形態における貫通基板ＷＢにおいて、貫通ビアＴＶ１の径は、０．３ｍｍ程度であり、貫通ビアＴＶ２の径は、１．８ｍｍ程度であり、貫通ビアＴＶ３の径は、０．５ｍｍ程度である。さらに、本実施の形態における貫通基板ＷＢに形成されている複数の貫通ビア（ＴＶ１、ＴＶ２、ＴＶ３）のうち、一部の貫通ビアＴＶ３は、内部に導電性部材が埋め込まれている。すなわち、本実施の形態における貫通基板ＷＢには、内部に空洞部を有する貫通ビア（ＴＶ１、ＴＶ２）と、内部に導電性部材が埋め込まれた貫通ビアＴＶ３とが混在していることになる。
【００４６】
以上のことから、本実施の形態における貫通基板ＷＢは、例えば、以下に示すように定義される。すなわち、本実施の形態における貫通基板ＷＢとは、「ビアとして、表面から裏面に達する複数の貫通ビアのみを有し、かつ、これらの複数の貫通ビアには、ビア構造の異なる貫通ビアが含まれる基板」として定義される。さらに、詳細に定義すると、本実施の形態における貫通基板ＷＢとは、「ビアとして、表面から裏面に達する複数の貫通ビアのみを有し、かつ、複数の貫通ビアは、第１サイズの貫通ビア（ＴＶ１）と、第１サイズより大きく、かつ、ケーブルを挿入可能な貫通ビア（ＴＶ２）と、内部に導電性部材が埋め込まれた貫通ビア（ＴＶ３）とを有する基板」として定義することができる。
【００４７】
＜電子装置の層間レイアウト構成（貫通ビアは省略）＞
続いて、上述した本実施の形態における貫通基板ＷＢを含む電子装置の模式的な層間レイアウト構成について説明する。まず、図８は、本実施の形態における貫通基板ＷＢの表面のレイアウト構成を示す平面図である。図８に示すように、本実施の形態における貫通基板ＷＢの平面形状は、矩形形状をしている。そして、貫通基板ＷＢの表面に内包される領域ＡＲ（第２領域）に、マイクロプロセッサＭＣＵ（半導体装置）と、プリドライバＰＤ１〜ＰＤ３（半導体装置）と、コンデンサＣＯＮ（電子部品）とが搭載されている。
【００４８】
なお、図８では、図示されていないが、領域ＡＲには、さらに、ゲート抵抗素子も搭載されている。すなわち、貫通基板ＷＢの表面には、パワートランジスタを制御する制御回路の構成要素となる半導体装置が配置されていることになる。
【００４９】
また、図示はしないが、貫通基板ＷＢの表面（正確には、図７に示すプリプレグ層ＰＬＧ１の上面）には、配線層Ｌ１が形成されており、この配線層Ｌ１は、制御回路を構成する制御回路用配線層を構成している。
【００５０】
次に、図９は、図７に示すプリプレグ層ＰＬＧ１の下面（コア層ＣＬの上面）に形成されている配線層Ｌ２のレイアウトパターンを示す平面図である。図９において、配線層Ｌ２も制御回路を構成する制御回路用配線層を構成している。なお、図９は、貫通基板ＷＢの表面側からの透視図である。
【００５１】
具体的には、図９に示すように、配線層Ｌ２は、配線パターンＷＰ１と、配線パターンＷＰ２と、配線パターンＷＰ３と、配線パターンＷＰ４とを有している。このとき、配線パターンＷＰ１は、例えば、図３に示すレギュレータＲＥＧ１で、１８Ｖから降圧された１５Ｖの電位が印加される配線パターンであり、配線パターンＷＰ２は、図３に示すレギュレータＲＥＧ２で、１８Ｖから降圧された５Ｖの電位が印加される配線パターンである。一方、配線パターンＷＰ３および配線パターンＷＰ４は、制御回路用の基準電位（ＧＮＤ電位）が印加される配線パターンである。
【００５２】
さらに、図１０は、図７に示すコア層ＣＬの下面（プリプレグ層ＰＬＧ２の上面）に形成されている配線層Ｌ３のレイアウトパターンを示す平面図である。図１０において、配線層Ｌ３は、負荷（モータ）に電流を供給するパワー回路を構成するパワー回路用配線層と、パワー回路用配線層と分離された制御回路用配線層とを含む。なお、図１０は、貫通基板ＷＢの表面側からの透視図である。
【００５３】
具体的に、図１０に示すように、配線層Ｌ３は、図８に示す領域ＡＲ（第２領域）と平面的に重なるパワー回路領域ＰＲ１に形成されている配線パターンＷＰ６、ＷＰ７と、パワー回路形成領域ＰＲ１から離間している制御回路領域ＣＲ１に形成されている配線パターンＷＰ５と、パワー回路領域ＰＲ１と制御回路領域ＣＲ１とに跨って形成されている配線パターンＷＰ８とを有する。ここで、制御回路領域ＣＲ１に形成されている配線パターンＷＰ５は、制御回路用の基準電位（ＧＮＤ電位）が印加される配線パターンである。
【００５４】
続いて、図１１は、本実施の形態における貫通基板ＷＢの裏面のレイアウト構成を示す平面図である。なお、図１１は、貫通基板ＷＢの表面側からの透視図である。
【００５５】
図１１に示すように、本実施の形態における貫通基板ＷＢの平面形状は、矩形形状をしている。そして、貫通基板ＷＢの裏面に内包されるパワー回路領域ＰＲ２（第２領域）に、ハイサイド用パワートランジスタＨＱ１〜ＨＱ３のそれぞれに対応する３つのパワーモジュールＰＭ（半導体装置）と、ローサイド用パワートランジスタＬＱ１〜ＬＱ３のそれぞれに対応する３つのパワーモジュールＰＭ（半導体装置）と、シャント抵抗素子ＳＲ（電子部品）とが配置されている。一方、パワー回路形成領域ＰＲ２から離間している制御回路領域ＣＲ２には、レギュレータＲＥＧ１、ＲＥＧ２が配置されている。すなわち、貫通基板ＷＢの裏面には、パワートランジスタを含むパワー回路の構成要素となる半導体装置と、パワートランジスタを制御する制御回路の構成要素となる半導体装置とが配置されていることになる。なお、図示はしないが、貫通基板ＷＢの裏面（正確には、図７に示すプリプレグ層ＰＬＧ２の下面）には、配線層Ｌ４が形成されており、この配線層Ｌ４は、パワー回路を構成するパワー回路用配線層と、パワー回路用配線層と分離された制御回路用配線層とを含むように構成されている。
【００５６】
図１０および図１１からわかるように、図１０に示す配線層Ｌ３のパワー回路領域ＰＲ１と、図１１に示す配線層Ｌ４のパワー回路領域ＰＲ２とは、平面的に重なる領域を有し、図１０および図１１では図示していないが、配線層Ｌ３のパワー回路領域ＰＲ１と配線層Ｌ４のパワー回路領域ＰＲ２とは、貫通ビアＴＶ３で接続されている。
【００５７】
＜パワー回路領域のレイアウト構成＞
次に、図１１に示すパワー回路領域ＰＲ２のレイアウト構成について説明する。図１２は、本実施の形態におけるパワー回路領域ＰＲ２のレイアウト構成を示す平面図である。なお、図１２は、貫通基板ＷＢの表面側からの透視図である。
【００５８】
図１２において、パワー回路領域ＰＲ２には、ｘ方向に延在する電源配線パターンＰＷＰと、電源配線パターンＰＷＰと離間して、ｘ方向に延在するグランド配線パターンＧＷＰとが形成されている。そして、図１２に示すように、電源配線パターンＰＷＰは、左端部において、ｙ方向に突出した「突出部」を有し、ｙ方向において、この電源配線パターンＰＷＰと離間して対向するようにグランド配線パターンＧＷＰ２（導体パターン）が形成されている。さらに、このグランド配線パターンＧＷＰ２は、過電流を検出するシャント抵抗素子ＳＲを介して、ｘ方向に延在するグランド配線パターンＧＷＰと電気的に接続されている。
【００５９】
このように構成されている電源配線パターンＰＷＰは、複数の貫通ビアＴＶ３と接続され、かつ、電源配線パターンＰＷＰの「突出部」において、貫通ビアＴＶ２と接続されている。そして、「突出部」に接続する貫通ビアＴＶ２によって、電源配線パターンＰＷＰは、バッテリ（蓄電デバイス）の正極（電源電位供給源）と電気的に接続可能に構成されていることになる。
【００６０】
一方、グランド配線パターンＧＷＰも、複数の貫通ビアＴＶ３と接続されている。また、シャント抵抗素子ＳＲを介して、このグランド配線パターンＧＷＰと電気的に接続されているグランド配線パターンＧＷＰ２は、貫通ビアＴＶ２と接続されている。そして、この貫通ビアＴＶ２によって、グランド配線パターンＧＷＰ２は、バッテリ（蓄電デバイス）の負極（ＧＮＤ電位供給源）と電気的に接続可能に構成されていることになる。
【００６１】
さらに、パワー回路領域ＰＲ２が形成されている貫通基板ＷＢの裏面（図１１参照）とは反対側の貫通基板ＷＢの表面（図８参照）には、例えば、正極端子と負極端子とを有するコンデンサＣＯＮが搭載されている。このとき、図１２に示すように、コンデンサＣＯＮの正極端子は、貫通基板ＷＢを貫通して、貫通基板ＷＢの裏面に形成された電源配線パターンＰＷＰと接続されている。一方、コンデンサＣＯＮの負極端子は、貫通基板ＷＢを貫通して、貫通基板ＷＢの裏面に形成されたグランド配線パターンＧＷＰ２と接続されている。
【００６２】
続いて、図１２に示すように、ｘ方向と交差するｙ方向において、電源配線パターンＰＷＰとグランド配線パターンＧＷＰとに挟まれる位置に、ｘ方向に並んで配置された導体パターンＭＰ１〜ＭＰ３が形成されている。ここで、図１２に示すように、ｘ方向に並んで配置された導体パターンＭＰ１〜ＭＰ３のそれぞれには、貫通ビアＴＶ２と貫通ビアＴＶ３とが接続している。これにより、導体パターンＭＰ１〜ＭＰ３のそれぞれは、貫通ビアＴＶ２を介して、負荷（モータ）と電気的に接続可能に構成されていることになる。
【００６３】
例えば、導体パターンＭＰ１は、導体パターンＭＰ１と接続する貫通ビアＴＶ２を介して、モータ（負荷）のＵ相と電気的に接続可能になっている。同様に、導体パターンＭＰ２は、導体パターンＭＰ２と接続する貫通ビアＴＶ２を介して、モータ（負荷）のＶ相と電気的に接続可能になっている。また、導体パターンＭＰ３は、導体パターンＭＰ３と接続する貫通ビアＴＶ２を介して、モータ（負荷）のＷ相と電気的に接続可能になっている。
【００６４】
さらに、導体パターンＭＰ１〜ＭＰ３のそれぞれに離間して近接する位置に貫通ビアＴＶ１が設けられている。すなわち、図１２に示すように、導体パターンＭＰ１〜ＭＰ３のそれぞれに対応して貫通ビアＴＶ１が設けられている。そして、導体パターンＭＰ１〜ＭＰ３のそれぞれに対応して設けられている貫通ビアＴＶ１は、ｘ方向に並んで配置されている。
【００６５】
次に、図１２に示すように、ｙ方向において、電源配線パターンＰＷＰと、導体パターンＭＰ１に接続する貫通ビアＴＶ２とに挟まれる位置に、ハイサイド用パワーモジュールＰＭ１Ａが配置されている。同様に、ｙ方向において、電源配線パターンＰＷＰと、導体パターンＭＰ２に接続する貫通ビアＴＶ２とに挟まれる位置に、ハイサイド用パワーモジュールＰＭ２Ａが配置されている。また、電源配線パターンＰＷＰと、導体パターンＭＰ３に接続する貫通ビアＴＶ２とに挟まれる位置に、ハイサイド用パワーモジュールＰＭ３Ａが配置されている。さらに、図１２に示すように、ｙ方向において、導体パターンＭＰ１に接続する貫通ビアＴＶ２と、グランド配線パターンＧＷＰとに挟まれる位置に、ローサイド用パワーモジュールＰＭ１Ｂが配置されている。同様に、ｙ方向において、導体パターンＭＰ２に接続する貫通ビアＴＶ２と、グランド配線パターンＧＷＰとに挟まれる位置に、ローサイド用パワーモジュールＰＭ２Ｂが配置されている。また、導体パターンＭＰ３に接続する貫通ビアＴＶ２と、グランド配線パターンＧＷＰとに挟まれる位置に、ローサイド用パワーモジュールＰＭ３Ｂが配置されている。そして、図１２に示すように、ローサイド用パワーモジュールＰＭ１Ｂに近接する位置に貫通ビアＴＶ１（ｘ方向左側）が設けられ、かつ、ローサイド用パワーモジュールＰＭ２Ｂに近接する位置に貫通ビアＴＶ１（ｘ方向中央）が設けられ、かつ、ローサイド用パワーモジュールＰＭ３Ｂに近接する位置に貫通ビアＴＶ１（ｘ方向右側）が設けられている。
【００６６】
このように、本実施の形態におけるパワー回路領域ＰＲ２には、３つのハイサイド用パワーモジュールＰＭ１Ａ〜ＰＭ３Ａと、３つのローサイド用パワーモジュールＰＭ１Ｂ〜ＰＭ３Ｂとが設けられている。このとき、３つのハイサイド用パワーモジュールＰＭ１Ａ〜ＰＭ３Ａと、３つのローサイド用パワーモジュールＰＭ１Ｂ〜ＰＭ３Ｂとを合わせた６つのパワーモジュールＰＭは、同一構造をしている。すなわち、本実施の形態におけるパワー回路領域ＰＲ２には、６つのパワーモジュールＰＭが設けられていることになる。
【００６７】
ここで、６つのパワーモジュールＰＭのそれぞれは、「制御用端子」と、負荷と電気的に接続可能な「第１端子」と、固定電位が供給される「第２端子」とを有している。
【００６８】
具体的には、図１２に示すように、ハイサイド用パワーモジュールＰＭ１Ａは、「制御用端子」としてのゲート端子ＧＴ１Ａと、負荷と電気的に接続可能な「第１端子」としてのソース端子ＳＴ１Ａと、電源電位（固定電位）が供給される「第２端子」としてのドレイン端子ＤＴ１Ａとを有している。このとき、図１２に示すように、ハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１Ａは、導体パターンＭＰ１と近接する貫通ビアＴＶ１と電気的に接続される。また、ハイサイド用パワーモジュールＰＭ１Ａのソース端子ＳＴ１Ａは、導体パターンＭＰ１と電気的に接続されている。この結果、ハイサイド用パワーモジュールＰＭ１Ａのソース端子ＳＴ１Ａは、導体パターンＭＰ１と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ハイサイド用パワーモジュールＰＭ１Ａのソース端子ＳＴ１Ａは、負荷（Ｕ相）と電気的に接続可能に構成されていることになる。さらに、ハイサイド用パワーモジュールＰＭ１Ａのドレイン端子ＤＴ１Ａは、電源配線パターンＰＷＰと接続されている。
【００６９】
ハイサイド用パワーモジュールＰＭ２Ａは、「制御用端子」としてのゲート端子ＧＴ２Ａと、負荷と電気的に接続可能な「第１端子」としてのソース端子ＳＴ２Ａと、電源電位（固定電位）が供給される「第２端子」としてのドレイン端子ＤＴ２Ａとを有している。このとき、図１２に示すように、ハイサイド用パワーモジュールＰＭ２Ａのゲート端子ＧＴ２Ａは、導体パターンＭＰ２と近接する貫通ビアＴＶ１と電気的に接続される。また、ハイサイド用パワーモジュールＰＭ２Ａのソース端子ＳＴ２Ａは、導体パターンＭＰ２と電気的に接続されている。この結果、ハイサイド用パワーモジュールＰＭ２Ａのソース端子ＳＴ２Ａは、導体パターンＭＰ２と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ハイサイド用パワーモジュールＰＭ２Ａのソース端子ＳＴ２Ａは、負荷（Ｖ相）と電気的に接続可能に構成されていることになる。さらに、ハイサイド用パワーモジュールＰＭ２Ａのドレイン端子ＤＴ２Ａは、電源配線パターンＰＷＰと接続されている。
【００７０】
ハイサイド用パワーモジュールＰＭ３Ａは、「制御用端子」としてのゲート端子ＧＴ３Ａと、負荷と電気的に接続可能な「第１端子」としてのソース端子ＳＴ３Ａと、電源電位（固定電位）が供給される「第２端子」としてのドレイン端子ＤＴ３Ａとを有している。このとき、図１２に示すように、ハイサイド用パワーモジュールＰＭ３Ａのゲート端子ＧＴ３Ａは、導体パターンＭＰ３と近接する貫通ビアＴＶ１と電気的に接続される。また、ハイサイド用パワーモジュールＰＭ３Ａのソース端子ＳＴ３Ａは、導体パターンＭＰ３と電気的に接続されている。この結果、ハイサイド用パワーモジュールＰＭ３Ａのソース端子ＳＴ３Ａは、導体パターンＭＰ３と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ハイサイド用パワーモジュールＰＭ３Ａのソース端子ＳＴ３Ａは、負荷（Ｗ相）と電気的に接続可能に構成されていることになる。さらに、ハイサイド用パワーモジュールＰＭ３Ａのドレイン端子ＤＴ３Ａは、電源配線パターンＰＷＰと接続されている。
【００７１】
図１２に示すように、ローサイド用パワーモジュールＰＭ１Ｂは、「制御用端子」としてのゲート端子ＧＴ１Ｂと、負荷と電気的に接続可能な「第１端子」としてのドレイン端子ＤＴ１Ｂと、グランド電位（固定電位）が供給される「第２端子」としてのソース端子ＳＴ１Ｂとを有している。このとき、図１２に示すように、ローサイド用パワーモジュールＰＭ１Ｂのゲート端子ＧＴ１Ｂは、貫通ビアＴＶ１（ｘ方向左側）と電気的に接続される。また、ローサイド用パワーモジュールＰＭ１Ｂのドレイン端子ＤＴ１Ｂは、導体パターンＭＰ１と電気的に接続されている。この結果、ローサイド用パワーモジュールＰＭ１Ｂのドレイン端子ＤＴ１Ｂは、導体パターンＭＰ１と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ローサイド用パワーモジュールＰＭ１Ｂのドレイン端子ＤＴ１Ｂは、負荷（Ｕ相）と電気的に接続可能に構成されていることになる。さらに、ローサイド用パワーモジュールＰＭ１Ｂのソース端子ＳＴ１Ｂは、グランド配線パターンＧＷＰと接続されている。
【００７２】
ローサイド用パワーモジュールＰＭ２Ｂは、「制御用端子」としてのゲート端子ＧＴ２Ｂと、負荷と電気的に接続可能な「第１端子」としてのドレイン端子ＤＴ２Ｂと、グランド電位（固定電位）が供給される「第２端子」としてのソース端子ＳＴ２Ｂとを有している。このとき、図１２に示すように、ローサイド用パワーモジュールＰＭ２Ｂのゲート端子ＧＴ２Ｂは、貫通ビアＴＶ１（ｘ方向中央）と電気的に接続される。また、ローサイド用パワーモジュールＰＭ２Ｂのドレイン端子ＤＴ２Ｂは、導体パターンＭＰ２と電気的に接続されている。この結果、ローサイド用パワーモジュールＰＭ２Ｂのドレイン端子ＤＴ２Ｂは、導体パターンＭＰ２と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ローサイド用パワーモジュールＰＭ２Ｂのドレイン端子ＤＴ２Ｂは、負荷（Ｖ相）と電気的に接続可能に構成されていることになる。さらに、ローサイド用パワーモジュールＰＭ２Ｂのソース端子ＳＴ２Ｂは、グランド配線パターンＧＷＰと接続されている。
【００７３】
ローサイド用パワーモジュールＰＭ３Ｂは、「制御用端子」としてのゲート端子ＧＴ３Ｂと、負荷と電気的に接続可能な「第１端子」としてのドレイン端子ＤＴ３Ｂと、グランド電位（固定電位）が供給される「第２端子」としてのソース端子ＳＴ３Ｂとを有している。このとき、図１２に示すように、ローサイド用パワーモジュールＰＭ３Ｂのゲート端子ＧＴ３Ｂは、貫通ビアＴＶ１（ｘ方向右側）と電気的に接続される。また、ローサイド用パワーモジュールＰＭ３Ｂのドレイン端子ＤＴ３Ｂは、導体パターンＭＰ３と電気的に接続されている。この結果、ローサイド用パワーモジュールＰＭ３Ｂのドレイン端子ＤＴ３Ｂは、導体パターンＭＰ３と接続されている貫通ビアＴＶ２と電気的に接続されることになる。これにより、ローサイド用パワーモジュールＰＭ３Ｂのドレイン端子ＤＴ３Ｂは、負荷（Ｗ相）と電気的に接続可能に構成されていることになる。さらに、ローサイド用パワーモジュールＰＭ３Ｂのソース端子ＳＴ３Ｂは、グランド配線パターンＧＷＰと接続されている。
【００７４】
＜貫通ビアＴＶ１の構造＞
次に、貫通ビアＴＶ１の断面構造について説明する。図１３は、本実施の形態における貫通基板ＷＢに形成されている貫通ビアＴＶ１の模式的な断面構造を示す図である。図１３において、貫通ビアＴＶ１は、貫通基板ＷＢを構成するプリプレグ層ＰＬＧ１とコア層ＣＬとプリプレグ層ＰＬＧ２とを貫通している。言い換えれば、本実施の形態における貫通ビアＴＶ１は、貫通基板ＷＢの表面（上面）から貫通基板ＷＢの裏面（下面）に達するように形成されているということができる。この貫通ビアＴＶ１は、図１３に示すように、貫通基板ＷＢの表面と、貫通ビアＴＶ１の内壁と、貫通基板ＷＢの裏面とにわたって形成された導体膜（めっき膜）を有する。そして、貫通基板ＷＢの表面および裏面の両方において、導体膜の端部は、ソルダレジスト膜ＳＲＦで覆われている。
【００７５】
さらに、貫通ビアＴＶ１の内部には、貫通基板ＷＢの表面と貫通基板ＷＢの裏面の両方に達する空洞部を有する。このように構成された貫通ビアＴＶ１は、例えば、ドリル加工によって形成され、貫通ビアＴＶ１の径は、例えば、０．３ｍｍ程度となっている。
【００７６】
＜貫通ビアＴＶ２の構造＞
続いて、貫通ビアＴＶ２の断面構造について説明する。図１４は、本実施の形態における貫通基板ＷＢに形成されている貫通ビアＴＶ２の模式的な断面構造を示す図である。図１４において、貫通ビアＴＶ２は、貫通基板ＷＢを構成するプリプレグ層ＰＬＧ１とコア層ＣＬとプリプレグ層ＰＬＧ２とを貫通している。言い換えれば、本実施の形態における貫通ビアＴＶ２も、貫通ビアＴＶ１と同様に、貫通基板ＷＢの表面（上面）から貫通基板ＷＢの裏面（下面）に達するように形成されているということができる。この貫通ビアＴＶ２は、図１４に示すように、貫通基板ＷＢの表面と、貫通ビアＴＶ２の内壁と、貫通基板ＷＢの裏面とにわたって形成された導体膜（めっき膜）を有する。ただし、図１３に示す貫通ビアＴＶ１とは異なり、貫通基板ＷＢの表面および裏面の両方において、導体膜の端部は、ソルダレジスト膜ＳＲＦから露出している。一方、貫通ビアＴＶ２でも、貫通ビアＴＶ１と同様に、貫通ビアＴＶ２の内部には、貫通基板ＷＢの表面と貫通基板ＷＢの裏面の両方に達する空洞部が形成されている。
【００７７】
このように構成された貫通ビアＴＶ２も、例えば、ドリル加工によって形成され、貫通ビアＴＶ２の径は、例えば、１．８ｍｍ程度となっている。すなわち、貫通ビアＴＶ２のサイズ（径）は、貫通ビアＴＶ１のサイズ（径）よりも大きくなっており、特に、ケーブルを挿入可能な程度のサイズで形成されている。
【００７８】
＜貫通ビアＴＶ３の構造＞
さらに、貫通ビアＴＶ３の断面構造について説明する。図１５は、本実施の形態における貫通基板ＷＢに形成されている貫通ビアＴＶ３の模式的な断面構造を示す図である。図１５において、貫通ビアＴＶ３は、貫通基板ＷＢを構成するプリプレグ層ＰＬＧ１とコア層ＣＬとプリプレグ層ＰＬＧ２とを貫通している。言い換えれば、本実施の形態における貫通ビアＴＶ３も、貫通ビアＴＶ１および貫通ビアＴＶ２と同様に、貫通基板ＷＢの表面（上面）から貫通基板ＷＢの裏面（下面）に達するように形成されているということができる。そして、貫通ビアＴＶ３は、貫通基板ＷＢの表面と、貫通ビアＴＶ３の内壁と、貫通基板ＷＢの裏面とにわたって形成された導体膜（めっき膜）を有する。
【００７９】
この貫通ビアＴＶ３は、図１５に示すように、内部に充填された熱伝導率の良好な導電性部材ＣＭを有する。この結果、貫通ビアＴＶ３には、内部に空洞部が形成されることはなく、内部に空洞部が形成される構造の貫通ビアＴＶ１および貫通ビアＴＶ２に比べて、熱伝導率が高いということができる。
【００８０】
このように構成された貫通ビアＴＶ３も、例えば、ドリル加工によって形成され、貫通ビアＴＶ３の径は、例えば、０．５ｍｍ程度となっている。そして、ドリル加工によって形成された貫通孔の内部には、例えば、ペースト状態の導電性樹脂を埋め込むことにより、貫通ビアＴＶ３を形成することができる。
【００８１】
＜電子装置の断面構造＞
次に、本実施の形態における電子装置ＥＡの断面構造について説明する。図１６は、図１２のＡ−Ａ線で切断した断面図である。図１６に示すように、貫通基板ＷＢの裏面には、ハイサイド用パワーモジュールＰＭ１Ａが配置されている。このハイサイド用パワーモジュールＰＭ１Ａのドレイン端子ＤＴ１Ａは、貫通基板ＷＢの裏面（下面）に形成されている電源配線パターンＰＷＰと接続されている。そして、貫通基板ＷＢには、貫通基板ＷＢを貫通する貫通ビアＴＶ１が形成されている。このハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１Ａは、この貫通ビアＴＶ１と接続されている。
【００８２】
一方、貫通基板ＷＢの表面（上面）には、ゲート抵抗素子ＧＲとプリドライバＰＤ１とが搭載されている。このとき、図１６に示すように、本実施の形態における電子装置ＥＡでは、貫通基板ＷＢの裏面に配置されているハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１Ａが、貫通ビアＴＶ１を介して、貫通基板ＷＢの表面に搭載されているゲート抵抗素子ＧＲと電気的に接続されている。そして、ゲート抵抗素子ＧＲは、貫通基板ＷＢの表面に形成されている配線パターンによって、プリドライバＰＤ１と電気的に接続されている。
【００８３】
続いて、図１７は、図１２のＢ−Ｂ線で切断した断面図である。図１７に示すように、貫通基板ＷＢには、貫通基板ＷＢを貫通する異なる種類の貫通ビアＴＶ１、ＴＶ２、ＴＶ３が形成されている。すなわち、貫通基板ＷＢには、第１サイズの貫通ビアＴＶ１と、第１サイズよりも大きいサイズの貫通ビアＴＶ２と、内部に導電性部材ＣＭが埋め込まれた貫通ビアＴＶ３が形成されている。
【００８４】
図１７に示すように、貫通基板ＷＢの裏面に配置されたハイサイド用パワーモジュールＰＭ２Ａは、貫通ビアＴＶ１を介して、ゲート抵抗素子（図示せず）およびプリドライバＰＤ２と電気的に接続されている。なお、貫通基板ＷＢの裏面に配置されたローサイド用パワーモジュールＰＭ２Ｂも、別の貫通ビアＴＶ１を介して、プリドライバＰＤ２と電気的に接続されている。
【００８５】
一方、図１７に示すように、貫通ビアＴＶ２には、負荷（モータ）と接続可能なケーブルＣＡＬ（Ｖ）が挿入されている。そして、貫通ビアＴＶ２に挿入されたケーブルＣＡＬ（Ｖ）は、貫通基板ＷＢの裏面において、半田材ＳＭによって貫通基板ＷＢと半田付けされている。
【００８６】
したがって、本実施の形態において、貫通基板ＷＢの表面は、ケーブルＣＡＬ（Ｖ）を挿入する側の面として定義され、かつ、貫通基板ＷＢの裏面は、ケーブルＣＡＬ（Ｖ）を半田付けする面として定義される。
【００８７】
さらに、図１７において、貫通ビアＴＶ３は、貫通基板ＷＢの裏面のうち、ハイサイド用パワーモジュールＰＭ２Ａおよびローサイド用パワーモジュールＰＭ２Ｂが搭載されているパワー回路領域（図１１のパワー回路領域ＰＲ２）と重なる位置に設けられている。
【００８８】
次に、図１８は、図１２のＣ−Ｃ線で切断した断面図である。図１８に示すように、貫通基板ＷＢには、互い離間して一対の貫通ビアＴＶ２が形成されている。このとき、一対の貫通ビアＴＶ２のうち、左側の貫通ビアＴＶ２は、貫通基板ＷＢの裏面に形成されている電源配線パターンＰＷＰと接続され、かつ、内部に電源ケーブルＢＣＡＬ１が挿入されている。そして、左側の貫通ビアＴＶ２に挿入されている電源ケーブルＢＣＡＬ１は、貫通基板ＷＢの裏面において、半田材ＳＭによって半田付けされている。
【００８９】
一方、一対の貫通ビアＴＶ２のうち、右側の貫通ビアＴＶ２は、貫通基板ＷＢの裏面に形成されているグランド配線パターンＧＷＰ２と接続され、かつ、内部に電源ケーブルＢＣＡＬ２が挿入されている。そして、右側の貫通ビアＴＶ２に挿入されている電源ケーブルＢＣＡＬ２は、貫通基板ＷＢの裏面において、半田材ＳＭによって半田付けされている。
【００９０】
さらに、貫通基板ＷＢの表面側において、一対の貫通ビアＴＶ２の間には、正極端子ＰＴＥと負極端子ＮＴＥとを有するコンデンサＣＯＮが搭載されている。そして、コンデンサＣＯＮの正極端子ＰＴＥは、貫通基板ＷＢに挿入されて、貫通基板ＷＢの裏面において半田材ＳＭで半田付けされている。この結果、図１８に示すように、コンデンサＣＯＮの正極端子ＰＴＥは、電源ケーブルＢＣＡＬ１および電源配線パターンＰＷＰと電気的に接続されることになる。一方、コンデンサＣＯＮの負極端子ＮＴＥも、貫通基板ＷＢに挿入されて、貫通基板ＷＢの裏面において半田材ＳＭで半田付けされている。この結果、図１８に示すように、コンデンサＣＯＮの負極端子ＮＴＥは、電源ケーブルＢＣＡＬ２およびグランド配線パターンＧＷＰ２と電気的に接続されることになる。
【００９１】
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点の前提事項として、例えば、図４〜図６に示すように、貫通基板ＷＢの表面と裏面との両方に電子部品が搭載されている。このことを前提として、本実施の形態における第１特徴点は、例えば、図８に示すように、貫通基板ＷＢの表面の領域ＡＲに制御回路の構成要素となる電子部品を搭載する一方、図１１に示すように、貫通基板ＷＢの裏面のパワー回路領域ＰＲ２にパワー回路の構成要素となる電子部品だけを搭載する点にある。
【００９２】
つまり、本実施の形態における第１特徴点は、裏面のパワー回路領域ＰＲ２と平面的に重なる表面の領域ＡＲに、制御回路の構成要素となるマイクロプロセッサＭＣＵとプリドライバＰＤ１〜ＰＤ３とゲート抵抗素子などを搭載し、かつ、裏面のパワー回路領域ＰＲ２に、負荷電流が流れるパワー回路の構成要素となる複数のパワーモジュールＰＭとシャント抵抗素子ＳＲとを搭載する点にある。
【００９３】
これにより、まず、貫通基板ＷＢの表面と裏面との両面に電子部品を搭載することができるため、例えば、特許文献１のように、配線基板の片面（下面）に、パワー系電子部品と制御系電子部品とを搭載する構成に比べて、電子装置ＥＡの小型化を図ることができる。
【００９４】
特に、本実施の形態における第１特徴点によれば、電子装置ＥＡの電気的特性を向上しながら、電子装置ＥＡの小型化を図ることができる。なぜなら、本実施の形態における第１特徴点によれば、貫通基板ＷＢの裏面に区画されているパワー回路領域ＰＲ２に、負荷電流が流れるパワー回路を構成する電子部品だけを搭載しているからである。すなわち、例えば、貫通基板ＷＢの両面に電子部品を搭載する場合であっても、パワー回路領域ＰＲ２に、負荷電流が流れるパワー回路を構成する電子部品とともに、制御回路を構成するゲート抵抗やプリドライバＰＤ１〜ＰＤ３も一緒に搭載すると、部品点数が多くなることから、必然的に、パワー回路領域ＰＲ２のサイズが大きくなる。そして、パワー回路領域ＰＲ２に、パワー回路を構成する電子部品の他に、制御回路を構成する電子部品も混載すると、必然的に配線の引き回しが不可欠となる結果、配線レイアウトも複雑化する。このことから、パワー回路領域ＰＲ２における負荷電流の電流経路が必要以上に長くなってしまう。このことは、負荷電流の流れる電流経路における寄生インダクタンスが大きくなることを意味し、これによって、負荷電流にノイズが重畳しやすくなることになり、電子装置ＥＡの性能低下を招くことになる。
【００９５】
これに対し、本実施の形態における第１特徴点によれば、貫通基板ＷＢの裏面に区画されているパワー回路領域ＰＲ２に、負荷電流が流れるパワー回路を構成する電子部品だけを搭載している。つまり、本実施の形態では、パワー回路領域ＰＲ２に、負荷電流が流れる電子部品だけを配置することにより、パワー回路領域ＰＲ２に搭載される部品点数を必要最小限にしている。これにより、過度な配線の引き回しが抑制される結果、パワー回路領域ＰＲ２における負荷電流の電流経路を短くすることができる。このことは、負荷電流の流れる電流経路における寄生インダクタンスが小さくなることを意味し、これは、負荷電流にノイズが重畳しにくくなることを意味する。したがって、本実施の形態における電子装置ＥＡによれば。ノイズの少ない負荷電流を負荷（モータＭＯＴ）に供給することができる。すなわち、本実施の形態における電子装置ＥＡによれば、ノイズの少ない負荷電流を供給できる点で、電子装置ＥＡの性能向上を図ることができる。
【００９６】
以上のことから、本実施の形態における第１特徴点によれば、電子装置ＥＡの性能向上を図りながら、電子装置ＥＡの小型化を図ることができるという顕著な効果が得られる。
【００９７】
さらに、本実施の形態における第１特徴点によれば、貫通基板ＷＢの表面にマイクロプロセッサＭＣＵを搭載する一方、表面とは反対側の裏面にパワー回路を構成する電子部品を搭載している。したがって、本実施の形態における第１特徴点によれば、電子装置ＥＡの小型化を図りながらも、パワー回路を構成する電子部品からのマイクロプロセッサＭＣＵへの悪影響を抑制することができる。つまり、本実施の形態における第１特徴点では、マイクロプロセッサＭＣＵが、大電流である負荷電流を取り扱うパワー回路から発生するノイズの影響を受けにくくなることを意味し、これによって、本実施の形態における電子装置ＥＡによれば、パワー回路から発生するノイズに起因するマイクロプロセッサＭＣＵの誤動作を抑制することができる。この点を考慮すると、本実施の形態における第１特徴点によれば、電子装置ＥＡの性能向上を図りながら、電子装置ＥＡの小型化を図ることができるだけでなく、電子装置ＥＡの信頼性向上も図ることができる点で有用である。
【００９８】
上述した本実施の形態における第１特徴点では、特に、パワー回路領域ＰＲ２に、パワー回路の構成要素となる電子部品だけを搭載することにより、部品点数の削減を実現できる結果、パワー回路領域ＰＲ２内の不必要な配線の引き回しが抑制されることになる。
【００９９】
そこで、さらに、本発明者は検討を進めて、最小限の電子部品だけをパワー回路領域ＰＲ２に搭載するという第１特徴点を前提としながら、最小限の電子部品を最小面積の配線レイアウトで接続する工夫を施している。つまり、本実施の形態における第２特徴点は、第１特徴点を前提として、電流容量を確保しながら、パワー回路領域ＰＲ２のレイアウトを最小面積で実現する点にある。以下に、この点について説明する。
【０１００】
本実施の形態における第２特徴点は、例えば、図１２に示すように、パワー回路領域ＰＲ２をレイアウトする点にある。つまり、パワー回路領域ＰＲ２では、並行しながらｘ方向に延在する電源配線パターンＰＷＰとグランド配線パターンＧＷＰとの間の挟まれる電源配線パターンＰＷＰ側に、３つのハイサイド用パワーモジュールＰＭ１Ａ〜ＰＭ３Ａをｘ方向に並んで配置し、かつ、グランド配線パターンＧＷＰ側に、３つのローサイド用パワーモジュールＰＭ１Ｂ〜ＰＭ３Ｂをｘ方向に並んで配置する。そして、３つのハイサイド用パワーモジュールＰＭ１Ａ〜ＰＭ３Ａと、３つのローサイド用パワーモジュールＰＭ１Ｂ〜ＰＭ３Ｂとに挟まれる位置に、導体パターンＭＰ１〜ＭＰ３を形成する。さらに、電源配線パターンＰＷＰの左端部に「突出部」を設けて、この「突出部」と対向する位置にグランド配線パターンＧＷＰ２を形成し、このグランド配線パターンＧＷＰ２とグランド配線パターンＧＷＰとをシャント抵抗素子ＳＲを介して接続する。
【０１０１】
これにより、本実施の形態における第２特徴点である最小面積のレイアウトが実現される。このことは、パワー回路領域ＰＲ２において、負荷電流の流れる電流経路を短くできるレイアウトが実現されていることを意味する。この結果、本実施の形態における第２特徴点によれば、負荷電流の流れる電流経路における寄生インダクタンスが小さくすることができることになり、これによって、負荷電流にノイズが重畳しにくくすることができる。したがって、本実施の形態における電子装置ＥＡによれば、負荷に対して、ノイズの少ない負荷電流を供給できる。特に、本実施の形態における電子装置ＥＡでは、第１特徴点と第２特徴点との相乗効果によって、電子装置ＥＡの大幅な性能向上を図ることができる。さらには、本実施の形態における第２特徴点によれば、パワー回路領域ＰＲ２において、最小面積のレイアウトが実現される結果、電子装置ＥＡの小型化を図ることもできる。
【０１０２】
本実施の形態における第２特徴点は、パワー回路領域ＰＲ２のレイアウトを最小面積のレイアウトで実現する点にあるが、この最小面積のレイアウトは、貫通基板ＷＢに対する工夫を施すことにより実現されるものである。すなわち、貫通基板ＷＢに対する工夫が存在して初めて、最小面積のレイアウトを実現することが可能となるのである。この点に関し、貫通基板ＷＢに対する工夫が、本実施の形態における第３特徴点であり、以下に、この第３特徴点について説明することにする。
【０１０３】
本実施の形態における第３特徴点は、例えば、図７に示すように、貫通基板ＷＢに構造の異なる複数の貫通ビア（ＴＶ１、ＴＶ２、ＴＶ３）を形成する点にある。これにより、図１２に示すように、パワー回路領域ＰＲ２のレイアウトを最小面積のレイアウトにすることができる。具体的に、まず、図１２において、６つのパワーモジュールＰＭのそれぞれのゲート端子（ＧＴ１Ａ〜ＧＴ３Ａ、ＧＴ１Ｂ〜ＧＴ３Ｂ）に近接する位置に貫通ビアＴＶ１が形成されている。この結果、ゲート端子と貫通ビアＴＶ１を接続する際、パワー回路領域ＰＲ２に引き回し配線を形成する必要がなく、配線レイアウトの縮小を図ることができる。つまり、６つのパワーモジュールＰＭのそれぞれのゲート端子に近接する位置に貫通ビアＴＶ１を配置し、ゲート端子と貫通ビアＴＶ１とを短い距離で接続する。
【０１０４】
ここで、６つのパワーモジュールＰＭのうち、例えば、ハイサイド用パワーモジュールＰＭ１Ａに着目すると、図１６に示すように、ハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１Ａは、近接配置された貫通ビアＴＶ１と接続されている。そして、貫通基板ＷＢの表面において、貫通ビアＴＶ１とゲート抵抗素子ＧＲが電気的に接続され、このゲート抵抗素子ＧＲがプリドライバＰＤ１と電気的に接続されている。この結果、貫通基板ＷＢの裏面に配置されたハイサイド用パワーモジュールＰＭ１Ａは、貫通ビアＴＶ１を介して、貫通基板ＷＢの表面に配置されたプリドライバＰＤ１によって制御されることになる。この結果、本実施の形態によれば、貫通基板ＷＢに形成した貫通ビアＴＶ１をうまく利用することにより、貫通基板ＷＢの裏面にゲート抵抗素子ＧＲおよびプリドライバＰＤ１を設けることなく、ハイサイド用パワーモジュールＰＭ１Ａのスイッチングを制御することができる。つまり、貫通基板ＷＢに貫通ビアＴＶ１を設けることによって、パワー回路領域ＰＲ２に、パワー回路を構成する電子部品だけを搭載するという第１特徴点と、パワー回路領域ＰＲ２のレイアウトを最小面積のレイアウトにするという第２特徴点とを実現しながら、プリドライバＰＤ１によって、ハイサイド用パワーモジュールＰＭ１Ａのスイッチング制御を行なう構成が可能となる。
【０１０５】
特に、図１６に示すように、貫通ビアＴＶ１によって、貫通基板ＷＢの裏面に搭載されたハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１Ａと、貫通基板ＷＢの表面に搭載されたプリドライバＰＤ１とを電気的に接続している。この場合、貫通基板ＷＢの内部の配線層を使用する場合に比べて、配線の引き回しが不必要となる。このため、ハイサイド用パワーモジュールＰＭ１Ａのゲート端子ＧＴ１ＡとプリドライバＰＤ１との接続距離を短くすることができる。このことから、本実施の形態によれば、ゲート端子ＧＴ１ＡとプリドライバＰＤ１との間の寄生インダクタンスを低減することができる。この結果、プリドライバＰＤ１から出力される制御信号の波形の劣化を抑制することができ、プリドライバＰＤ１によるハイサイド用パワーモジュールＰＭ１Ａのスイッチング制御の信頼性を向上することができる。
【０１０６】
次に、図１２に示すように、導体パターンＭＰ１〜ＭＰ３のそれぞれは、貫通ビアＴＶ２と接続されている。この貫通ビアＴＶ２のサイズは、貫通ビアＴＶ１のサイズよりも大きくなっており、ケーブルを挿入可能なように構成されている。この結果、例えば、図１７に示すように、貫通ビアＴＶ２にケーブルＣＡＬ（Ｖ）を挿入して半田材ＳＭで半田付けすることにより、ケーブルＣＡＬ（Ｖ）と導体パターンＭＰ２とを電気的に接続することができる。つまり、貫通基板ＷＢに形成した貫通ビアＴＶ２をうまく利用することにより、貫通基板ＷＢの裏面に形成される導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）の面積を大きくすることなく、導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）と負荷とを電気的に接続することができる。すなわち、導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）のそれぞれに貫通ビアＴＶ２を接続し、かつ、負荷と接続されるケーブル（ＣＡＬ（Ｕ）、ＣＡＬ（Ｖ）、ＣＡＬ（Ｗ））をこの貫通ビアＴＶ２に挿入して半田付けすることにより、必要最小限の面積の導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）で、導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）と負荷とを電気的に接続することができる。
【０１０７】
また、例えば、図１８に示すように、貫通ビアＴＶ２に電源ケーブルＢＣＡＬ１を挿入して半田材ＳＭで半田付けすることにより、電源ケーブルＢＣＡＬ１と電源配線パターンＰＷＰとを電気的に接続することができる。同様に、貫通ビアＴＶ２に電源ケーブルＢＣＡＬ２を挿入して半田材ＳＭで半田付けすることにより、電源ケーブルＢＣＡＬ２とグランド配線パターンＧＷＰ２とを電気的に接続することができる。
【０１０８】
このように、貫通基板ＷＢに貫通ビアＴＶ２を設けることによって、最小面積のレイアウト（第２特徴点）を実現しながら、導体パターン（ＭＰ１、ＭＰ２、ＭＰ３）と負荷との電気的な接続と、電源ケーブルＢＣＡＬ１と電源配線パターンＰＷＰとの電気的な接続と、電源ケーブルＢＣＡＬ２とグランド配線パターンＧＷＰ２との電気的な接続とを実現することができる。
【０１０９】
続いて、図１２に示すように、電源配線パターンＰＷＰと、導体パターンＭＰ１〜ＭＰ３と、グランド配線パターンＧＷＰのそれぞれは、複数の貫通ビアＴＶ３と接続されている。このとき、例えば、図１５および図１７に示すように、貫通ビアＴＶ３の内部には、熱伝導率の良好な導電性部材ＣＭが充填されている。したがって、本実施の形態によれば、貫通基板ＷＢの裏面のパワー回路領域ＰＲ２で発生した熱を貫通ビアＴＶ３から効率良く放散させることができる。特に、本実施の形態における第２特徴点によって、電流容量を確保しながら、パワー回路領域ＰＲ２のレイアウト面積を最小面積にする場合、単位面積当たりの発熱量が大きくなることが懸念される。この点に関し、本実施の形態では、パワー回路領域ＰＲ２と接続する放熱用の貫通ビアＴＶ３を設けているため、パワー回路領域ＰＲ２で発生した熱を貫通ビアＴＶ３から効率良く放散させることができる。このことから、本実施の形態によれば、貫通基板ＷＢに貫通ビアＴＶ３を設けることにより、最小面積のレイアウト（第２特徴点）を実現しながらも、電子装置ＥＡの信頼性を向上できる。
【０１１０】
さらに、図１２に示すように、パワーモジュールＰＭのドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ、ＤＴ１Ｂ〜ＤＴ３Ｂ）のそれぞれと平面的に重なる位置にも、貫通ビアＴＶ３が形成されている。言い換えれば、パワーモジュールＰＭのドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ、ＤＴ１Ｂ〜ＤＴ３Ｂ）のそれぞれと直接接触するように、貫通ビアＴＶ３が形成されている。これにより、熱の発生源となるパワーモジュールＰＭのドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ、ＤＴ１Ｂ〜ＤＴ３Ｂ）と直接接続された貫通ビアＴＶ３から熱を放散させることができる。つまり、パワーモジュールＰＭのドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ、ＤＴ１Ｂ〜ＤＴ３Ｂ）のそれぞれと平面的に重なる位置にも、貫通ビアＴＶ３を形成することにより、パワー回路領域ＰＲ２で発生した熱を貫通ビアＴＶ３から効率良く放散できる。
【０１１１】
特に、図１０と図１１からわかるように、図１０に示す配線層Ｌ３のパワー回路領域ＰＲ１と、図１１に示す配線層Ｌ４のパワー回路領域ＰＲ２とは、平面的に重なる領域を有し、図１０および図１１では図示していないが、配線層Ｌ３のパワー回路領域ＰＲ１と配線層Ｌ４のパワー回路領域ＰＲ２とは、貫通ビアＴＶ３で接続されている。
【０１１２】
すなわち、例えば、図１２において、パワーモジュール（ＰＭ１Ａ〜ＰＭ３Ａ）のドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ）のそれぞれと接続されている貫通ビアＴＶ３は、図１０に示す配線パターンＷＰ６と接続されている。この結果、パワーモジュール（ＰＭ１Ａ〜ＰＭ３Ａ）のドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ）→貫通ビアＴＶ３→配線パターンＷＰ６の放熱経路で、パワーモジュール（ＰＭ１Ａ〜ＰＭ３Ａ）で発生した熱を効率良く放散することができる。
【０１１３】
さらには、図１０に示す配線パターンＷＰ６は、図１２に示す電源配線パターンＰＷＰと接続される貫通ビアＴＶ３と、図１２に示すドレイン端子（ＤＴ１Ａ〜ＤＴ３Ａ）と接続される貫通ビアＴＶ３の両方に接続されている。このことから、例えば、図１２において、電源配線パターンＰＷＰとパワーモジュールＰＭ１Ａのドレイン端子ＤＴ１Ａとの間を流れる電流の電流経路は、複数存在することになる。具体的に、この電流経路は、電源配線パターンＰＷＰ→パワーモジュールＰＭ１Ａのドレイン端子ＤＴ１Ａの第１経路だけでなく、電源配線パターンＰＷＰ→電源配線パターンＰＷＰと接続されている貫通ビアＴＶ３→配線パターンＷＰ６（図１０参照）→ドレイン端子ＤＴ１Ａと接続されている貫通ビアＴＶ３→パワーモジュールＰＭ１Ａのドレイン端子ＤＴ１Ａの第２経路も存在することになる。この結果、本実施の形態によれば、第１経路と第２経路という３次元的な電流経路が存在することにより、図１２に示すように、パワー回路領域ＰＲ２のレイアウト面積を最小面積にしながらも、大きな電流容量を確保することができる。
【０１１４】
次に、本実施の形態における第４特徴点は、例えば、図６に示すように、貫通基板ＷＢの裏面にパワーモジュールＰＭを搭載する点にある。つまり、貫通基板ＷＢの両面に電子部品を搭載する場合、貫通基板ＷＢの表面にパワーモジュールＰＭを搭載することも考えられる。この点に関し、本実施の形態では、以下に示す理由から、貫通基板ＷＢの裏面にパワーモジュールＰＭを搭載している。
【０１１５】
例えば、図１９は、貫通基板ＷＢの表面にパワーモジュールＰＭを搭載する構成を示す断面図である。図１９に示すように、貫通基板ＷＢの表面にパワーモジュールＰＭが搭載されている。そして、貫通基板ＷＢには、貫通ビアＴＶ２が形成されており、この貫通ビアＴＶ２とパワーモジュールＰＭとが電気的に接続されている。また、貫通ビアＴＶ２には、ケーブルＣＡＬが挿入されており、貫通基板ＷＢの裏面において、貫通ビアＴＶ２に挿入されたケーブルＣＡＬは、半田材ＳＭによって半田付けされている。
【０１１６】
このとき、半田材ＳＭは、貫通基板ＷＢの裏面から貫通ビアＴＶ２の内部にまで濡れ広がるが、通常、半田材ＳＭは、貫通基板ＷＢの表面にまでは達しない。この場合、図１９に示すように、パワーモジュールＰＭとケーブルＣＡＬとの電気的な接続が、貫通ビアＴＶ２の内壁に形成されためっき膜のみで行われる部分が存在することになり、パワーモジュールＰＭとケーブルＣＡＬとの接続抵抗が大きくなってしまう。
【０１１７】
さらには、複数の電子装置（製品）において、半田材ＳＭの濡れ広がりがばらつくため、複数の電子装置間で、パワーモジュールＰＭとケーブルＣＡＬとの接続抵抗がばらつくことになる。このことは、複数の電子装置（製品）にわたって、均一な性能を実現することが困難になることを意味する。
【０１１８】
これに対し、図２０は、貫通基板ＷＢの裏面にパワーモジュールＰＭを搭載する構成を示す断面図である。図２０に示すように、貫通基板ＷＢの裏面にパワーモジュールＰＭが搭載されている。そして、貫通基板ＷＢには、貫通ビアＴＶ２が形成されており、この貫通ビアＴＶ２とパワーモジュールＰＭとが電気的に接続されている。また、貫通ビアＴＶ２には、ケーブルＣＡＬが挿入されており、貫通基板ＷＢの裏面において、貫通ビアＴＶ２に挿入されたケーブルＣＡＬは、半田材ＳＭによって半田付けされている。
【０１１９】
このとき、図２０に示すように、貫通基板ＷＢの裏面にパワーモジュールＰＭが搭載されている場合、半田材ＳＭが、貫通基板ＷＢの表面にまで濡れ広がらなくても、パワーモジュールＰＭとケーブルＣＡＬとの電気的な接続が、貫通ビアＴＶ２の内壁に形成されためっき膜のみで行われる部分が存在しないことになる結果、パワーモジュールＰＭとケーブルＣＡＬとの接続抵抗が小さくなる。
【０１２０】
さらには、複数の電子装置（製品）において、半田材ＳＭの濡れ広がりがばらついたとしても、図２０に示す構成では、複数の電子装置間で、パワーモジュールＰＭとケーブルＣＡＬとの接続抵抗がばらつきにくくなる。これにより、本実施の形態で採用している貫通基板ＷＢの裏面にパワーモジュールＰＭを搭載する構成では、複数の電子装置（製品）にわたって、均一な性能を実現することが容易となる。
【０１２１】
すなわち、貫通基板ＷＢの裏面にパワーモジュールＰＭを搭載するという本実施の形態における第４特徴点によれば、貫通ビアＴＶ２に挿入されケーブルＣＡＬの半田付けに使用されている半田材ＳＭが、貫通基板ＷＢの表面にまで濡れ広がらなくても、パワーモジュールＰＭとケーブルＣＡＬとの接続抵抗の増加や接続抵抗のばらつきといった悪影響を受けにくくする利点を得ることができる。
【０１２２】
これにより、本実施の形態における第４特徴点によれば、貫通ビアＴＶ２に挿入されたケーブルＣＡＬとパワーモジュールＰＭとの接続抵抗を低減できる結果、電子装置ＥＡの性能向上を図ることができる。さらには、貫通ビアＴＶ２に挿入されたケーブルＣＡＬとパワーモジュールＰＭとの接続抵抗に起因するジュール熱の発生も抑制されることから、電子装置ＥＡからの発熱量を低減することができる。このため、本実施の形態における第４特徴点によれば、熱的な観点からの電子装置ＥＡの信頼性向上を図ることができるとともに、無駄な消費電力の発生を抑制できることから、インバータ効率を向上することができる。
【０１２３】
続いて、本実施の形態における第５特徴点は、制御回路が形成される制御回路領域と、パワー回路が形成されるパワー回路領域とを区画分離して設けている点にある。これにより、パワー回路領域に形成されているパワー回路で発生した熱が、制御回路領域に形成されている制御回路に悪影響を及ぼすことを抑制することができる。さらには、パワー回路領域に形成されているパワー回路で発生した電気的なノイズが、制御回路領域に形成されている制御回路に悪影響を及ぼすことも抑制することができる。
【０１２４】
具体的に、図２１は、貫通基板ＷＢに存在する配線層を模式的に示す図である。
【０１２５】
特に、図２１（ａ）は、貫通基板ＷＢの表面に形成されている配線層（制御回路用配線層）Ｌ１を示しており、この配線層Ｌ１は、制御回路が形成されている制御回路領域ＣＲ（Ｌ１）となっている。そして、この制御回路領域ＣＲ（Ｌ１）には、例えば、図８に示すように、制御回路を構成するマイクロプロセッサＭＣＵやプリドライバＰＤ１〜ＰＤ３が搭載されている。
【０１２６】
次に、図２１（ｂ）は、配線層Ｌ１の下層に形成されている配線層（制御回路用配線層）Ｌ２を示しており、この配線層Ｌ２は、制御回路が形成されている制御回路領域ＣＲ（Ｌ２）となっている。そして、この制御回路領域ＣＲ（Ｌ２）には、例えば、図９に示すように、制御回路を構成する配線パターン（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）が形成されている。
【０１２７】
続いて、図２１（ｃ）は、配線層Ｌ２の下層に形成されている配線層（パワー回路用配線層＋制御回路用配線層）Ｌ３を示しており、この配線層Ｌ３には、制御回路が形成されている制御回路領域ＣＲ１と、パワー回路が形成されているパワー回路領域ＰＲ１とが存在する。このとき、制御回路領域ＣＲ１とパワー回路領域ＰＲ１とは離間して設けられている。言い換えれば、制御回路領域ＣＲ１とパワー回路領域ＰＲ１との間の境界領域には、デッドスペースが設けられている。そして、制御回路領域ＣＲ１には、例えば、図１０に示すように、制御回路を構成する配線パターン（ＷＰ５）が形成されている。一方、パワー回路領域ＰＲ１には、例えば、パワー回路を構成する配線パターン（ＷＰ６、ＷＰ７）が形成されている。
【０１２８】
さらに、図２１（ｄ）は、貫通基板ＷＢの裏面に形成されている配線層（パワー回路用配線層＋制御回路用配線層）Ｌ４を示しており、この配線層Ｌ４には、制御回路が形成されている制御回路領域ＣＲ２と、パワー回路が形成されているパワー回路領域ＰＲ２とが存在する。このとき、制御回路領域ＣＲ２とパワー回路領域ＰＲ２とは離間して設けられている。言い換えれば、制御回路領域ＣＲ２とパワー回路領域ＰＲ２との間の境界領域には、デッドスペースが設けられている。そして、制御回路領域ＣＲ２には、図１１に示すように、制御回路を構成するレギュレータＲＥＧ１、ＲＥＧ２が搭載されている。一方、パワー回路領域ＰＲ２には、パワー回路を構成する６つのパワーモジュールＰＭとシャント抵抗ＳＲとが搭載されている。
【０１２９】
以上のようにして、パワー回路領域（ＰＲ１、ＰＲ２）と、制御回路領域（ＣＲ（Ｌ１）、ＣＲ（Ｌ２））とは、別の層に形成されているため、熱的および電気的に分離しやすくなっている。特に、本実施の形態では、貫通基板ＷＢの厚さ方向において、パワー回路領域（ＰＲ１、ＰＲ２）と制御回路領域（ＣＲ（Ｌ１）、ＣＲ（Ｌ２））との間にコア層ＣＬ（図７参照）が形成されており、このコア層ＣＬの厚さが、プリプレグ層ＰＬＧ１の厚さやプリプレグ層ＰＬＧ２の厚さよりも厚くなっている（図７参照）。この結果、本実施の形態によれば、厚さの厚いコア層ＣＬによって、パワー回路領域（ＰＲ１、ＰＲ２）と制御回路領域（ＣＲ（Ｌ１）、ＣＲ（Ｌ２））とが層間分離される。このため、パワー回路領域（ＰＲ２）に形成されている電子部品（パワーモジュールＰＭ）で発生した熱が、制御回路領域（ＣＲ（Ｌ１））に形成されている電子部品（マイクロプロセッサＭＣＵなど）に悪影響を及ぼすことを抑制することができる。さらには、配線層Ｌ２および配線層Ｌ３に形成されている大面積の配線パターンによって、パワー回路領域（ＰＲ２）に形成されている電子部品（パワーモジュールＰＭ）で局所的に発生した熱が効率よく貫通基板ＷＢ全体に放散される。一方、配線層Ｌ３および配線層Ｌ４においても、制御回路領域ＣＲ１（ＣＲ２）とパワー回路領域ＰＲ１（ＰＲ２）との間の境界領域には、デッドスペースが設けられている。このことから、制御回路領域ＣＲ１（ＣＲ２）とパワー回路領域ＰＲ１（ＰＲ２）との間の熱伝導も抑制することができる。
【０１３０】
本実施の形態における第５特徴点によれば、制御回路領域（ＣＲ（Ｌ１）、ＣＲ（Ｌ２）、ＣＲ１、ＣＲ２）とパワー回路領域（ＰＲ１、ＰＲ２）とを区画分離して設けている点と、コア層ＣＬの厚さを厚くする点と、配線層Ｌ２および配線層Ｌ３に大面積の配線パターンを設ける点との相乗効果によって、パワー回路で発生した熱が、制御回路に悪影響を及ぼすことを効果的に抑制できる。この結果、本実施の形態における第５特徴点によれば、電子装置ＥＡの信頼性向上を図ることができる。
【０１３１】
さらには、例えば、図９に示すように、配線層Ｌ２にグランド電位（基準電位）が供給される大面積の配線パターン（ＷＰ３、ＷＰ４）が形成され、かつ、図１０に示すように、配線層Ｌ３にグランド電位（基準電位）が供給される大面積の配線パターン（ＷＰ５）が形成されている。これにより、例えば、図１１に示される貫通基板ＷＢの裏面に搭載されているパワーモジュールＰＭで発生した電磁ノイズは、配線パターン（ＷＰ３、ＷＰ４、ＷＰ５）でシールドされる。このため、図８に示される貫通基板ＷＢの表面に搭載されている電子部品（マイクロプロセッサＭＣＵ）への電磁ノイズの悪影響が抑制される。したがって、本実施の形態における第５特徴点によれば、熱的な観点だけでなく、電気的な観点からも電子装置ＥＡの信頼性向上を図ることができることになる。
【０１３２】
次に、本実施の形態における第６特徴点は、パワー回路のグランド電位（基準電位）と、制御回路のグランド電位（基準電位）とを高インピーダンスで電気的に接続する点にある。これにより、本実施の形態によれば、パワー回路のグランド電位に生じたノイズ（変動も含む）が、制御回路のグランド電位に与える影響を低減できる結果、制御回路のグランド電位の安定性を向上することができる。このことは、パワー回路のグランド電位の変動に起因する制御回路の誤動作を抑制することができることを意味し、これによって、電子装置ＥＡの信頼性を向上することができる。
【０１３３】
以下では、具体的に、パワー回路のグランド電位と、制御回路のグランド電位とを高インピーダンスで電気的に接続する構成例について説明する。
【０１３４】
図２２（ａ）は、電解コンデンサからなるコンデンサＣＯＮの模式的な構成を示す図である。図２２（ａ）に示すように、コンデンサＣＯＮには、正極端子ＰＴＥと負極端子ＮＴＥとが設けられている。このとき、コンデンサＣＯＮの負極端子ＮＴＥには、グランド電位が供給されることになる。
【０１３５】
図２２（ｂ）は、コンデンサＣＯＮを貫通基板の表面に搭載する様子を模式的に示す図である。図２２（ｂ）に示すように、貫通基板ＷＢには、配線層Ｌ１と、配線層Ｌ２と、配線層Ｌ３と、配線層Ｌ４とが存在し、この貫通基板ＷＢにコンデンサＣＯＮの負極端子ＮＴＥが挿入されている。このとき、図２２（ｂ）に示すように、コンデンサＣＯＮの負極端子ＮＴＥは、配線層Ｌ１と配線層Ｌ２とは接続されずに、配線層Ｌ３と配線層Ｌ４と接続されている。具体的に、例えば、図１０に示す制御回路用のグランド電位が供給される配線パターンＷＰ５と、図１２に示すパワー回路用のグランド電位が供給されるグランド配線パターンＧＷＰ２とが、図２２（ｂ）に示すように、コンデンサＣＯＮの負極端子ＮＴＥだけでピンポイント接続されている。これにより、本実施の形態によれば、パワー回路のグランド電位と、制御回路のグランド電位とを高インピーダンスで電気的に接続することができる。
【０１３６】
さらに、本実施の形態では、例えば、図１２に示すように、コンデンサＣＯＮの負極端子は、グランド配線パターンＧＷＰではなく、グランド配線パターンＧＷＰ２と電気的に接続されている点に有用性がある。なぜなら、例えば、図１２において、グランド配線パターンＧＷＰからシャント抵抗素子ＳＲを介して、グランド配線パターンＧＷＰ２に負荷電流が流れる。この場合、シャント抵抗素子ＳＲに負荷電流が流れることから、シャント抵抗素子ＳＲにおいて、電圧降下が生じる。このことは、負荷電流が流れると、バッテリの負極と電気的に接続される「０Ｖ」のグランド配線パターンＧＷＰ２に対して、グランド配線パターンＧＷＰの電位は正電位に浮くことになる。したがって、例えば、コンデンサＣＯＮの負極端子が、グランド配線パターンＧＷＰ２ではなく、グランド配線パターンＧＷＰと電気的に接続されている場合、このコンデンサＣＯＮの負極端子と電気的に接続されている配線パターンＷＰ５（配線層Ｌ３）の制御回路用のグランド電位も浮くことになる。このことは、パワー回路のグランド電位に生じた変動が、制御回路のグランド電位にも影響を与えることを意味する。
【０１３７】
これに対し、本実施の形態では、例えば、図１２に示すように、コンデンサＣＯＮの負極端子は、グランド配線パターンＧＷＰではなく、グランド配線パターンＧＷＰ２と電気的に接続されている。これにより、グランド配線パターンＧＷＰからシャント抵抗素子ＳＲを介して、グランド配線パターンＧＷＰ２に負荷電流が流れる場合であっても、バッテリの負極と電気的に接続されるグランド配線パターンＧＷＰ２の電位は、「０Ｖ」を維持する。この結果、本実施の形態によれば、負荷電流が流れても、コンデンサＣＯＮの負極端子と電気的に接続されている配線パターンＷＰ５の制御回路用のグランド電位が浮くことはない。したがって、制御回路用のグランド電位の変動を抑制する観点からは、パワー回路のグランド電位と、制御回路のグランド電位とを高インピーダンスで電気的に接続するとともに、コンデンサＣＯＮの負極端子を、グランド配線パターンＧＷＰではなく、グランド配線パターンＧＷＰ２と電気的に接続することが有用であることがわかる。
【０１３８】
＜実施の形態における効果の検証＞
次に、本実施の形態における電子装置ＥＡによれば、従来品に比べて優れた効果を有することの検証結果について説明する。
【０１３９】
図２３は、本実施の形態における「電子装置ＥＡ」と、６層ＩＶＨ基板を使用した「検討品ＥＢ」とを比較した結果を示すグラフである。特に、図２３では、インバータ効率を比較するとともに、ハイサイド用パワートランジスタＨＱの動作温度と、ローサイド用パワートランジスタＬＱの動作温度とを比較した結果を示している。
【０１４０】
まず、インバータ効率に着目すると、「電子装置ＥＡ」のインバータ効率は、「８９．６％」である一方、「検討品ＥＢ」のインバータ効率は、「８８．６％」となっている。したがって、「電子装置ＥＡ」の方が、「検討品ＥＢ」に比べて、インバータ効率が優れていることがわかる。つまり、この結果から、本実施の形態における「電子装置ＥＡ」によれば、性能向上を図ることができることが裏付けられていることになる。
【０１４１】
続いて、ハイサイド用パワートランジスタＨＱの動作温度に着目すると、「電子装置ＥＡ」におけるハイサイド用パワートランジスタＨＱの動作温度は、「７５．９℃」である一方、「検討品ＥＢ」におけるハイサイド用パワートランジスタＨＱの動作温度は、「１１８．６℃」となっている。したがって、「電子装置ＥＡ」の方が、「検討品ＥＢ」に比べて、ハイサイド用パワートランジスタＨＱの動作温度が低いことがわかる。つまり、この結果から、本実施の形態における「電子装置ＥＡ」によれば、放熱特性の向上を図ることができることが裏付けられていることになる。
【０１４２】
同様に、ローサイド用パワートランジスタＬＱの動作温度に着目すると、「電子装置ＥＡ」におけるローサイド用パワートランジスタＬＱの動作温度は、「９６．８℃」である一方、「検討品ＥＢ」におけるローサイド用パワートランジスタＬＱの動作温度は、「１２５．６℃」となっている。したがって、「電子装置ＥＡ」の方が、「検討品ＥＢ」に比べて、ローサイド用パワートランジスタＬＱの動作温度が低いことがわかる。つまり、この結果から、本実施の形態における「電子装置ＥＡ」によれば、放熱特性の向上を図ることができることが裏付けられていることになる。
【０１４３】
続いて、図２４は、製造コストに着目して、本実施の形態における「電子装置ＥＡ」と、６層ＩＶＨ基板を使用した「検討品ＥＢ」とを比較した結果を示すグラフである。
【０１４４】
図２４に示すように、「電子装置ＥＡ」の部品コストと、「検討品ＥＢ」の部品コストは、それほど変わらない一方、「電子装置ＥＡ」の基板コストは、「検討品ＥＢ」の基板コストに比べて、大幅にコスト削減を実現できていることがわかる。この結果、「電子装置ＥＡ」の部品コストと基板コストを合わせたトータルコストは、「検討品ＥＢ」のトータルコストよりも大幅に低く抑えることができることがわかる。このことから、本実施の形態における「電子装置ＥＡ」によれば、性能向上を図りながら、製造コストを削減することができる点で優れた効果を奏することが裏付けられていることになる。
【０１４５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１４６】
ＡＲ  領域
ＢＡＴ  電池パック
ＣＡＬ（Ｕ）  ケーブル
ＣＡＬ（Ｖ）  ケーブル
ＣＡＬ（Ｗ）  ケーブル
ＣＬ  コア層
ＣＯＮ  コンデンサ
ＤＴ１Ａ  ドレイン端子
ＧＲ  ゲート抵抗素子
ＧＴ１Ａ  ゲート端子
ＧＷＰ１  グランド配線パターン
ＧＷＰ２  グランド配線パターン
Ｌ１  配線層
Ｌ２  配線層
Ｌ３  配線層
Ｌ４  配線層
ＮＴＥ  負極端子
ＰＤ１  プリドライバ
ＰＤ２  プリドライバ
ＰＤ３  プリドライバ
ＰＬＧ１  プリプレグ層
ＰＬＧ２  プリプレグ層
ＰＭ  パワーモジュール
ＰＲ２  パワー回路領域
ＰＴＥ  正極端子
ＰＷＰ  電源配線パターン
ＳＲ  シャント抵抗素子
ＳＴ１Ａ  ソース端子
ＴＶ１  貫通ビア
ＴＶ２  貫通ビア
ＴＶ３  貫通ビア
ＷＢ  貫通基板
【図１】
0006577910.tif 000002
【図２】
0006577910.tif 000003
【図３】
0006577910.tif 000004
【図４】
0006577910.tif 000005
【図５】
0006577910.tif 000006
【図６】
0006577910.tif 000007
【図７】
0006577910.tif 000008
【図８】
0006577910.tif 000009
【図９】
0006577910.tif 000010
【図１０】
0006577910.tif 000011
【図１１】
0006577910.tif 000012
【図１２】
0006577910.tif 000013
【図１３】
0006577910.tif 000014
【図１４】
0006577910.tif 000015
【図１５】
0006577910.tif 000016
【図１６】
0006577910.tif 000017
【図１７】
0006577910.tif 000018
【図１８】
0006577910.tif 000019
【図１９】
0006577910.tif 000020
【図２０】
0006577910.tif 000021
【図２１】
0006577910.tif 000022
【図２２】
0006577910.tif 000023
【図２３】
0006577910.tif 000024
【図２４】
0006577910.tif 000025