(57)【特許請求の範囲】
【請求項１】
粗調整用シンセサイザおよび微調整用シンセサイザを備えたシンセサイザであって、
前記粗調整用シンセサイザは、リファレンス整数分周器、位相比較器、ループフィルタ、周波数可変発振器、バンドパスフィルタおよび帰還路プログラマブル整数分周器を有する整数型フェーズロックループで構成され、
前記微調整用シンセサイザは、リファレンス整数分周器、位相比較器、ループフィルタ、周波数可変発振器、ミクサ、バンドパスフィルタおよび帰還路プログラマブル小数点分周器を有するフラクショナルフェーズロックループで構成され、
基準信号源の出力が前記粗調整用シンセサイザおよび前記微調整用シンセサイザの双方に並行して入力され、
前記フラクショナルフェーズロックループを構成する前記ミクサには、前記微調整用シンセサイザにおける周波数可変発振器の出力と前記粗調整用シンセサイザにおける周波数可変発振器の出力とが導かれ、
前記微調整用シンセサイザの出力信号が出力端に導かれ、
前記粗調整用シンセサイザの位相比較周波数を、前記微調整用シンセサイザの位相比較周波数の１／２のべき乗とした
ことを特徴とするシンセサイザ。
【請求項２】
前記帰還路プログラマブル小数点分周器は、整数分周値および小数分周値で分周数を設定可能であり、
前記小数分周値を０．５とした周波数を中心に、周波数可変帯域幅を位相比較周波数の１／２以下としたことを特徴とする請求項１に記載のシンセサイザ。
【請求項３】
前記ミクサで周波数変換された際に発生する和周波数の信号および差周波数の信号のうち、前記差周波数の信号を前記帰還路プログラマブル小数点分周器に入力することを特徴とする請求項１に記載のシンセサイザ。
【請求項４】
前記粗調整用シンセサイザにおける前記帰還路プログラマブル整数分周器の分周数よりも、前記微調整用シンセサイザにおける前記帰還路プログラマブル小数点分周器の分周数を小さくしたことを特徴とする請求項１に記載のシンセサイザ。
【請求項５】
前記粗調整用シンセサイザの位相比較周波数を前記微調整用シンセサイザの位相比較周波数の１／２に設定すると共に、前記粗調整用シンセサイザにおける前記リファレンス整数分周器の分周数を２に設定することで、前記微調整用シンセサイザにおける前記リファレンス整数分周器を削除したことを特徴とする請求項１に記載のシンセサイザ。
【請求項６】
前記粗調整用シンセサイザを複数のフェーズロックループで構成し、
複数のフェーズロックループで構成された前記粗調整用シンセサイザにおけるそれぞれの周波数可変発振器の出力が前記ミクサに導かれる
ことを特徴とする請求項１に記載のシンセサイザ。
【請求項７】
前記微調整用シンセサイザを構成する前記ミクサを除いて、前記粗調整用シンセサイザと前記微調整用シンセサイザの配置を入れ替え、前記粗調整用シンセサイザに前記ミクサを配置し、前記粗調整用シンセサイザの出力信号が前記出力端に導かれるように構成したことを特徴とする請求項１に記載のシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期回路（Phase-Locked  Loop：以下「ＰＬＬ」と表記)を利用して任意の周波数の信号を生成するシンセサイザに関する。
【背景技術】
【０００２】
無線通信の用途多様化に対応するため、シンセサイザには一つの局部発振器から任意の周波数を広帯域に生成できることが望まれている。一つの局部発振器から広帯域にわたって任意の周波数を生成する手法の一つにフラクショナル（fractional）ＰＬＬがある（例えば、下記非特許文献１参照）。【０００３】
フラクショナルＰＬＬでは、周波数設定の分解能を細かくすると発振周波数の近傍にフラクショナルスプリアス（fractional  spurious）が発生することが知られている。フラクショナルスプリアスは、ＰＬＬのループフィルタ（loop  filter）で除去できないため、周波数設定の分解能に制約を生じさせる。そこで、フラクショナルスプリアスを低減するさまざまな手法が提案されている（例えば、下記特許文献１参照）。【０００４】
特許文献１に記載のシンセサイザでは、高周波信号を発生させる第１のループと、基準信号を発生させる第２のループと、を備え、これらの第１および第２のループが２重の帰還ループを形成している。第２のループは第１のループの基準周波数を目的の周波数に調整し、第１のループは第２のループが微調整した基準周波数を用いて高周波信号を発生させている。すなわち、特許文献１では、高周波信号の安定化に必要な第１のループの基準信号を第２のループにより制御することで、希望波近傍に発生するスプリアスを抑制している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６９７３号公報
【非特許文献】
【０００６】
【非特許文献１】「Product  Specification  PE97632」  p.12  式(2)、Ｐｅｒｅｇｒｉｎｅ社
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献１に開示されるシンセサイザは、簡単な構成で、一つの局部発振器から広帯域にわたって任意の周波数を生成することができるという利点を有する。しかしながら、周波数設定の分解能を細かくすると発振周波数近傍に、ＰＬＬのループフィルタで除去できないフラクショナルスプリアスが発生するため、周波数設定の分解能に制約を生じさせるという問題点があった。【０００８】
また、特許文献１のシンセサイザは、周波数分解能を落とすことなく、希望波の近くに発生するスプリアスを抑制することができる利点を有する。しかしながら、２つのシンセサイザのうちの一方のシンセサイザは位相雑音が良好な基準信号源を基準に動作するものの、もう一方のシンセサイザは他方のシンセサイザが生成した信号を基準信号源とし、また、２つのシンセサイザの位相雑音は処理の過程で電圧加算されるため、位相雑音が悪化するという問題点があった。【０００９】
本発明は、上記に鑑みてなされたものであって、フラクショナルスプリアスの発生を抑止し、位相雑音の悪化を抑制することができるシンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、本発明に係るシンセサイザは、任意周波数の信号を生成するフラクショナルＰＬＬを用いた微調整用シンセサイザと、周波数の生成自由度は小さいものの低位相雑音特性を有する整数型ＰＬＬを用いた粗調整用シンセサイザとを並列接続した並列型２重ループを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、並列型２重ループを構成する２つのシンセサイザは、低位相雑音な基準信号源を基準に動作するため、位相雑音が小さくなる。また、２つのシンセサイザはミクサで合成されるため電力加算となり、位相雑音の劣化が小さくなる。これら２つの特徴により、周波数分解能を落とすことなく、低位相雑音特性とフラクショナルスプリアスの抑圧という２つの特性の両立が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係るシンセサイザの構成を示すブロック図
【図２】非特許文献１に開示された構成でのスペクトラム測定結果を示す図
【図３】図２に示す測定で用いたシンセサイザの構成を示すブロック図
【図４】本発明の実施の形態に係るシンセサイザでのスペクトラム測定結果を示す図
【図５】本発明の実施の形態に係る図１とは異なるシンセサイザの構成を示すブロック図
【発明を実施するための形態】
【００１３】
以下に、本発明の実施の形態に係るシンセサイザを図面に基づいて詳細に説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
【００１４】
図１は、本発明の実施の形態に係るシンセサイザの構成を示すブロック図である。本実施の形態に係るシンセサイザは、図１に示すように、フラクショナルＰＬＬを用いた微調整用シンセサイザ１と、整数型ＰＬＬを用いた粗調整用シンセサイザ２とを並列接続した並列型２重ループを構成している。
【００１５】
微調整用シンセサイザ１は、リファレンス用の整数分周器（以下「リファレンス整数分周器」と呼称）６、位相比較器７、ループフィルタ８、周波数可変の電圧制御発振器（Voltage-Controlled  Oscillator：図１では「ＶＣＯ」と表記、以下「周波数可変発振器」と呼称）９、分配器（Divider：図１では「Ｄｉｖ」と表記）１０、ミクサ４、バンドパスフィルタ（Band-Pass  Filter：図１では「ＢＰＦ」と表記）１３および、帰還路に配置されるプログラマブルな小数点型の分周器（以下「帰還路プログラマブル小数点分周器」と呼称）１２を備えて構成される。微調整用シンセサイザ１において、リファレンス整数分周器６、位相比較器７、ループフィルタ８、周波数可変発振器９、ミクサ４、バンドパスフィルタ１３および帰還路プログラマブル小数点分周器１２は、フラクショナルフェーズロックループを構成する。
【００１６】
粗調整用シンセサイザ２は、リファレンス整数分周器１４、位相比較器１５、ループフィルタ１６、周波数可変発振器１７、分配器２０、バンドパスフィルタ１９および、帰還路に配置されるプログラマブルな整数型の分周器（以下「帰還路プログラマブル整数分周器」と呼称）１８を備えて構成される。粗調整用シンセサイザ２において、リファレンス整数分周器１４、位相比較器１５、ループフィルタ１６、周波数可変発振器１７、バンドパスフィルタ１９および帰還路プログラマブル整数分周器１８は、整数型フェーズロックループを構成する。
【００１７】
基準信号源３の出力は、分配器５を介して粗調整用シンセサイザ２および微調整用シンセサイザ１の双方に並行して入力され、微調整用シンセサイザ１において、フラクショナルフェーズロックループを構成するミクサ４には、分配器１０を介した周波数可変発振器９の出力と分配器２０を介した周波数可変発振器１７の出力とが導かれ、微調整用シンセサイザ１の出力信号が出力端１１に導かれている。なお、帰還路プログラマブル整数分周器１８の分周数および帰還路プログラマブル小数点分周器１２の分周数は、シンセサイザの外部からの制御信号に基づいて変更可能となるように構成される。
【００１８】
次に、本実施の形態に係るシンセサイザの動作について、図１を参照して説明する。まず、基準信号源３で生成された基準信号（周波数：ｆｒ）は、分配器５で微調整用シンセサイザ１と粗調整用シンセサイザ２とに分配される。
【００１９】
粗調整用シンセサイザ２に分配された基準信号は、リファレンス整数分周器１４で整数分周された後、位相比較器１５に導かれる。位相比較器１５では、リファレンス整数分周器１４の出力信号（周波数：ｆｃ２）の位相と帰還路プログラマブル整数分周器１８からの出力信号（周波数：ｆｐ２）の位相とが比較され、当該位相差に応じた出力信号がループフィルタ１６で帯域制限された後、周波数可変発振器１７に導かれる。周波数可変発振器１７の出力信号（周波数：ｆｉｎ２）は、分配器２０でミクサ４およびバンドパスフィルタ１９に分配される。バンドパスフィルタ１９に導かれた信号は帯域制限された後、帰還路プログラマブル整数分周器１８に導かれる。帰還路プログラマブル整数分周器１８からは周波数ｆｐ２の信号が出力され、上述の動作が繰り返される。
【００２０】
一方、微調整用シンセサイザ１に分配された基準信号は、リファレンス整数分周器６で整数分周された後、位相比較器７に導かれる。位相比較器７では、リファレンス整数分周器６の出力信号（周波数：ｆｃ１）の位相と帰還路プログラマブル小数点分周器１２からの出力信号（周波数：ｆｐ１）の位相とが比較され、当該位相差に応じた出力信号がループフィルタ８で帯域制限された後、周波数可変発振器９に導かれる。周波数可変発振器９の出力は、分配器１０でミクサ４およびシンセサイザの出力端１１に分配される。ミクサ４に導かれた信号（周波数：ｆｉｎ１）は、粗調整用シンセサイザ２からの信号（周波数：ｆｉｎ２）とミキシングされ、バンドパスフィルタ１３で帯域制限された後、帰還路プログラマブル小数点分周器１２に導かれる。帰還路プログラマブル小数点分周器１２からは周波数ｆｐ１の信号が出力され、上述の動作が繰り返される。
【００２１】
本実施の形態では、任意周波数の信号を生成可能なフラクショナルＰＬＬを用いた微調整用シンセサイザ１と、周波数の生成自由度は小さいものの低位相雑音特性を有する整数型ＰＬＬを用いた粗調整用シンセサイザ２とを並列接続した、並列型２重ループを有するシンセサイザを構成している。ここで、微調整用シンセサイザ１および粗調整用シンセサイザ２は共に、低位相雑音特性を有する基準信号源３で動作する。このため、本実施の形態のシンセサイザによれば、周波数分解能を落とすことなく、低位相雑音特性とフラクショナルスプリアスの抑圧という２つの特性の両立が可能となる。
【００２２】
本実施の形態に係る構成の有効性を確認するため、本実施の形態および従来の構成において、位相比較周波数を４０．９６ＭＨｚとし、帯域４０．９６ＭＨｚを１０ｋＨｚ刻みで設定可能な２ＧＨｚ帯シンセサイザのスペクトラムを測定した。
【００２３】
まず、図２は、上記した非特許文献１に開示された構成でのスペクトラム測定結果を示す図である。また、図３は、図２に示す測定で用いたシンセサイザ１０１の構成を示すブロック図である。図３では、図１の微調整用シンセサイザ１において、ミクサ４を除く構成に対応しており、分配器１１０の出力がバンドパスフィルタ１１３に入力され、リファレンス整数分周器１０６には、基準信号源１０３で生成された基準信号（周波数：ｆｒ）がリファレンス整数分周器１０６に入力される構成となる。また、位相比較器１０７、ループフィルタ１０８、周波数可変発振器１０９、分配器１１０、バンドパスフィルタ１１３および帰還路プログラマブル小数点分周器１１２によって、ループが構成される。
【００２４】
ここで、非特許文献１には、フラクショナルスプリアスの周波数Ｆｓｐｕｒが、次式で表されることが示されている。
【００２５】
【数１】
0006463467.tif 000002
【００２６】
上記（１）式において、Ｋ１は帰還路プログラマブル小数点分周器１１２の小数設計値、Ｄ１は当該分周器の最大分周値、ｆｃ１は位相比較周波数である。発振周波数ｆｉｎ１に近い周波数にフラクショナルスプリアスが発生するのはＫ１の最小設定値がＫ１＿ｍｉｎのときである。よって、発振周波数ｆｉｎ１に対するフラクショナルスプリアスの離調周波数Ｆｓｐｕｒは、（Ｋ１_ｍｉｎ／Ｄ１）・ｆｃ１となる。非特許文献１によれば、この値は周波数ステップである１０ｋＨｚとなる。
【００２７】
図２を参照すると、位相比較周波数ｆｃ１（＝４０．９６ＭＨｚ）から１０ｋＨｚ離れた点（位相比較周波数ｆｃ１の０．０００２４４倍、以下「１０ｋＨｚ離調点」と称する）に、−２８［ｄＢｃ］のフラクショナルスプリアスが発生しており、理論値通りの測定結果が示されていることが分かる。
【００２８】
図４は、本実施の形態に係るシンセサイザでのスペクトラム測定結果を示す図である。図４において、Ｋ１は０．２５≦Ｋ１≦０．７５で設定するものとし、また、粗調整用シンセサイザ２における位相比較周波数ｆｃ２を、微調整用シンセサイザ１における位相比較周波数ｆｃ１の１／２とした（ｆｃ１＝４０．９６［ＭＨｚ］、ｆｃ２＝２０．４８［ＭＨｚ］）。
【００２９】
このとき、発振周波数ｆｉｎ１に対するフラクショナルスプリアスの最小離調周波数は０．２５ｆｃ１、つまり１０．２４ＭＨｚとなる。なお、Ｋ１≦０．２５、またはＫ１≧０．７５の周波数に設定したい場合は、粗調整用シンセサイザ２の周波数を変化させることで、微調整用シンセサイザ１の設定を０．２５≦Ｋ１≦０．７５とすることができる。
【００３０】
このように、本実施の形態のシンセサイザでは、並列型２重ループ構成をとることで、フラクショナルスプリアスの発生周波数Ｆｓｐｕｒを１０ｋＨｚ離調点から１０．２４ＭＨｚ離調点に遠ざけることができるので、ループフィルタ８によって、フラクショナルスプリアスを充分に抑圧することが可能となる。図４における測定結果においても、図中の破線部で示すように、発振周波数ｆｉｎ１（＝４０．９６［ＭＨｚ］）の１０．２４ＭＨｚ離調点および４０．９６ＭＨｚ離調点に発生するフラクショナルスプリアスは十分抑圧されており、本実施の形態に係るシンセサイザが、フラクショナルスプリアスの抑圧に対して有効であることの証左となる。
【００３１】
なお、本実施の形態では、粗調整用シンセサイザ２の位相比較周波数ｆｃ２を、微調整用シンセサイザ１の位相比較周波数ｆｃ１の１／２に設定する場合を一例として説明したが、１／２のべき乗に設定してもよい。１／２のべき乗に設定すれば、発振可能な周波数を連続的に設定することが可能となる。
【００３２】
また、本実施の形態の構成において、帰還路プログラマブル小数点分周器１２の小数分周値（Ｋ１／Ｄ１）のみ変化させて周波数を可変する場合（すなわち、Ｎ１を固定して（Ｋ１／Ｄ１）の値のみを変化させる場合）において、小数分周値（Ｋ１／Ｄ１）を０．５とした周波数を中心に、周波数可変帯域幅を位相比較周波数ｆｃ１の１／２以下とすることで、フラクショナルスプリアスが発生する最小離調周波数を位相比較周波数ｆｃ１の１／４以上に設定することができる。このように設定すれば、ループフィルタ８によるスプリアス抑圧を容易にすることができる。
【００３３】
また、微調整用シンセサイザ１中のミクサ４で周波数変換された際に発生する、和周波数（ｆｉｎ１＋ｆｉｎ２）の信号と差周波数｜ｆｉｎ１−ｆｉｎ２｜の信号のうち、差周波数｜ｆｉｎ１−ｆｉｎ２｜の信号を帰還路プログラマブル小数点分周器１２に入力するようにすれば、帰還路プログラマブル小数点分周器１２の分周数を小さく設定でき、微調整用シンセサイザ１における位相雑音の劣化量を小さくすることができる。この手法により、シンセサイザ全体での位相雑音を低減することが可能となる。
【００３４】
また、フラクショナルＰＬＬと整数型ＰＬＬとを同一半導体プロセス技術を適用して製造した場合、フラクショナルＰＬＬおよび整数型ＰＬＬにおける位相雑音は、一般にフラクショナルＰＬＬの方が悪い。したがって、粗調整用シンセサイザ２における帰還路プログラマブル整数分周器１８の分周数よりも、微調整用シンセサイザ１における帰還路プログラマブル小数点分周器１２の分周数を小さくすることが好ましい実施形態となる。このような実施形態とすれば、微調整用シンセサイザ１による位相雑音の劣化量を小さくすることができ、シンセサイザ全体での位相雑音を改善することが可能となる。
【００３５】
また、粗調整用シンセサイザ２での位相比較周波数ｆｃ２を微調整用シンセサイザ１での位相比較周波数ｆｃ１の１／２に設定すると共に、粗調整用シンセサイザ２のリファレンス整数分周器１４の分周数を２とすることで（Ｒ２＋１＝２、すなわちＲ２＝１）、微調整用シンセサイザ１の入力端子からの信号を分周するリファレンス整数分周器６を削除することが可能となる。
【００３６】
また、粗調整用シンセサイザ２または微調整用シンセサイザ１のうちの少なくとも一方を、ミクサ４を含む複数のフェーズロックループで構成することで、シンセサイザ間の位相雑音が電力加算されるため、更なる位相雑音の低減を図ることができる。
【００３７】
また、周波数変更機能はないものの良好な位相雑音が得られる位相検波器（Sampling  Phase  Detector：ＳＰＤ）を用いた発振器を用いることで更なる位相雑音の低減を図ることができる。
【００３８】
また、図１において、微調整用シンセサイザ１を構成するミクサ４を除いて、図５に示すように、粗調整用シンセサイザ２と微調整用シンセサイザ１の配置を入れ替え、粗調整用シンセサイザ２にミクサ４を設け、粗調整用シンセサイザ２の出力信号を出力端１１に導いてもよい。すなわち、粗調整用シンセサイザ２は、リファレンス整数分周器１４、位相比較器１５、ループフィルタ１６、周波数可変発振器１７、ミクサ４、バンドパスフィルタ１９および帰還路プログラマブル整数分周器１８を有する整数型フェーズロックループで構成され、微調整用シンセサイザ１は、リファレンス整数分周器６、位相比較器７、ループフィルタ８、周波数可変発振器９、バンドパスフィルタ１３および帰還路プログラマブル小数点分周器１２を有するフラクショナルフェーズロックループで構成され、基準信号源３の出力が分配器５を介して粗調整用シンセサイザ２および微調整用シンセサイザ１の双方に並行して入力され、整数型フェーズロックループを構成するミクサ４には、分配器２０を介した周波数可変発振器１７の出力と分配器１０を介した周波数可変発振器９の出力とが導かれ、粗調整用シンセサイザ２の出力信号が出力端１１に導かれるように構成してもよい。このような構成でも、図１に示すシンセサイザと同等の特性を実現できるので、粗調整用シンセサイザ２と微調整用シンセサイザ１を具備するシンセサイザの構成の自由度を高めることができる。
【００３９】
なお、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００４０】
１  微調整用シンセサイザ、２  粗調整用シンセサイザ、３，１０３  基準信号源、４  ミクサ、５，１０，２０，１１０  分配器（Ｄｉｖ）、６，１４，１０６  リファレンス整数分周器、７，１５，１０７  位相比較器、８，１６，１０８  ループフィルタ、９，１７，１０９  周波数可変発振器（ＶＣＯ）、１１  出力端、１２，１１２  帰還路プログラマブル小数点分周器、１３，１９，１１３  バンドパスフィルタ（ＢＰＦ）、１８  帰還路プログラマブル整数分周器。
【図１】
0006463467.tif 000003
【図２】
0006463467.tif 000004
【図３】
0006463467.tif 000005
【図４】
0006463467.tif 000006
【図５】
0006463467.tif 000007