(57)【特許請求の範囲】
【請求項１】
ホスト機器からチップセレクト信号を受信可能な第１ピンと、
前記ホスト機器へ第１信号を出力可能な第２ピンと、
前記ホスト機器から第２信号を受信可能な第３ピンと、
前記ホスト機器からクロックを受信可能な第４ピンと、
アサートされた前記チップセレクト信号が受信された直後に前記第３ピンで受信された前記第２信号をコマンドとして認識するインターフェース回路と、
データを保持可能なメモリセルを含み、ページ単位でデータが読み出されるメモリセルアレイと、
前記メモリセルアレイから読み出されたデータのエラーを検出し、最大で第１ビット数だけエラーを訂正可能なエラー検出訂正回路と、
を具備し、読み出された前記ページ単位のデータは、前記ページ単位が分割された複数の第１単位でエラーが検出され、
前記インターフェース回路は、いずれかの前記第１単位で検出されたエラービット数が、前記第１ビット数よりも小さい所定の閾値を超えたことを示す情報を、前記第２ピンから前記ホスト機器へ送信可能である、メモリシステム。
【請求項２】
前記閾値を保持するテーブルと、
前記エラー検出訂正回路で検出されたエラービット数を、前記第１単位毎に前記閾値と比較し、その結果に基づいて前記情報を前記テーブルに格納する制御回路と
を更に備える請求項１記載のメモリシステム。
【請求項３】
前記閾値は、前記ホスト機器によって設定可能である、請求項１または２記載のメモリシステム。
【請求項４】
前記メモリセルアレイから読み出されたデータを保持可能な第１バッファ回路を更に備え、
前記インターフェース回路は、前記ホスト機器から第１読み出しコマンドを受信すると、前記メモリセルアレイから読み出されたデータと、前記第１単位毎のエラービット数とを前記第１バッファ回路に保持させ、
前記第１読み出しコマンドと異なる第２読み出しコマンドを受信すると、前記情報を前記ホスト機器に出力する、請求項１乃至３いずれか１項記載のメモリシステム。
【請求項５】
前記インターフェース回路は、前記クロックに同期して前記第２信号を受信し、前記チップセレクト信号がアサートされた後の最初のクロックに同期して受信した前記第２信号を前記コマンドと認識する、請求項１記載のメモリシステム。
【請求項６】
前記インターフェース回路は、ＳＰＩ（Serial Peripheral Interface）に準拠したバスにより前記ホスト機器と接続可能である、請求項１記載のメモリシステム。
【請求項７】
前記インターフェース回路は第１半導体チップに実装され、
前記メモリセルアレイ及び前記エラー検出訂正回路は、前記第１半導体チップと異なる第２半導体チップに実装される、請求項１記載のメモリシステム。
【請求項８】
前記インターフェース回路及び前記エラー検出訂正回路は第１半導体チップに実装され、  前記メモリセルアレイは、前記第１半導体チップと異なる第２半導体チップに実装される、請求項１記載のメモリシステム。
【請求項９】
前記インターフェース回路、前記メモリセルアレイ、及び前記エラー検出訂正回路は、同一の半導体チップ内に実装される、請求項１記載のメモリシステム。
【請求項１０】
前記閾値は、前記ホスト機器により可変である、請求項１または２記載のメモリシステム。
【請求項１１】
前記メモリセルアレイは、複数の前記メモリセルを含み、データの消去単位となる複数のブロックを含み、
前記ホスト機器は、前記エラービット数が前記閾値を超えたことを示す情報を受信した際に、前記ブロック間でのデータコピーを前記メモリシステムに命令し、
前記データコピー回数が所定の頻度を超えた際に、前記閾値を、第１閾値から、該第１閾値よりも大きい第２閾値に変更する、請求項１０記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、メモリシステムに関する。
【背景技術】
【０００２】
記憶デバイスとして、ＮＡＮＤ型フラッシュメモリが広く知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Toshiba Datasheet, TC58NVG0S3HTA00, 2012年8月31日
【非特許文献２】Toshiba Datasheet, TC58BVG0S3HTA00, 2012年8月31日
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ホスト機器の負荷を軽減出来るメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態のメモリシステムは、ホスト機器からチップセレクト信号を受信可能な第１ピンと、ホスト機器へ第１信号を出力可能な第２ピンと、ホスト機器から第２信号を受信可能な第３ピンと、ホスト機器からクロックを受信可能な第４ピンと、アサートされたチップセレクト信号が受信された直後に第３ピンで受信された第２信号をコマンドとして認識するインターフェース回路と、データを保持可能なメモリセルを含み、ページ単位でデータが読み出されるメモリセルアレイと、メモリセルアレイから読み出されたデータのエラーを検出し、最大で第１ビット数だけエラーを訂正可能なエラー検出訂正回路とを備える。読み出されたページ単位のデータは、前記ページ単位が分割された複数の第１単位でエラーが検出される。インターフェース回路は、いずれかの第１単位で検出されたエラービット数が、前記第１ビット数よりも小さい所定の閾値を超えたことを示す情報を、第２ピンからホスト機器へ送信可能である。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムの外観図である。
【図２】図２は、第１実施形態に係るメモリシステムの断面図である。
【図３】図３は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。
【図４】図４は、第１実施形態に係るメモリシステムの外観図である。
【図５】図５は、第１実施形態に係るメモリシステムの外部端子の機能を示すダイアグラムである。
【図６】図６は、第１実施形態に係るメモリシステムのブロック図である。
【図７】図７は、第１実施形態に係る半導体記憶装置のブロック図である。
【図８】図８は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。
【図９】図９は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。
【図１０】図１０は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。
【図１１】図１１は、第１実施形態に係るメモリシステムの読み出し時における各種信号のタイミングチャートである。
【図１２】図１２は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。
【図１３】図１３は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。
【図１４】図１４は、第１実施形態に係るメモリシステムの書き込み時における各種信号のタイミングチャートである。
【図１５】図１５は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。
【図１６】図１６は、第１実施形態に係るメモリシステムの消去時における各種信号のタイミングチャートである。
【図１７】図１７は、第１実施形態に係る特徴テーブルの模式図である。
【図１８】図１８は、第１実施形態に係る特徴テーブルに保持される情報の内容を示すダイアグラム。
【図１９】図１９は、第１実施形態に係る特徴テーブルに保持される情報の内容を示すダイアグラム。
【図２０】図２０は、第１実施形態に係る特徴テーブルに情報を設定する際における各種信号のタイミングチャートである。
【図２１】図２１は、第１実施形態に係るメモリシステムの読み出し動作を示すフローチャートである。
【図２２】図２２は、第１実施形態に係るメモリシステムの読み出し動作時におけるコマンドシーケンスである。
【図２３】図２３は、第２実施形態に係る特徴テーブルの模式図である。
【図２４】図２４は、第２実施形態に係る特徴テーブルに保持される情報の内容を示すダイアグラム。
【図２５】図２５は、第２実施形態に係る特徴テーブルに情報を設定する際における各種信号のタイミングチャートである。
【図２６】図２６は、第１及び第２実施形態の変形例に係るメモリシステムのブロック図である。
【図２７】図２７は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。
【図２８】図２８は、第１及び第２実施形態に係るメモリシステムを利用したシステムの概念図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係るメモリシステムについて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの全体構成について  
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１及び図２を用いて説明する。図１は、本実施形態に係るメモリシステムの外観図であり、特に上面から見た様子を示し、図２は図１における２−２線に沿った断面図である。
【００１０】
図示するように、メモリシステム１は２つの半導体チップ１００、２００を含む。半導体チップ（メモリチップ）１００はＮＡＮＤ型フラッシュメモリ等の半導体メモリを含み、半導体チップ２００（コントローラチップ）は、メモリチップ１００を制御するコントローラを含む。これらの半導体チップ１００及び２００はリードフレーム３００に実装され、更に樹脂３５０によって封止されてパッケージングされている。
【００１１】
より具体的には、図２に示すように、リードフレーム３００のダイパッド３１０上にメモリチップ１００が搭載され、メモリチップ１００上にコントローラチップ２００が重ねられている。
【００１２】
コントローラチップ２００は、例えばボンディングワイヤ３４０により、リードフレームのインナーリード３２０に接続され、更に図示せぬボンディングワイヤによりメモリチップ１００とも接続されている。そして、メモリチップ１００、コントローラチップ２００、ダイパッド３１０、インナーリード３２０、及びボンディングワイヤ３４０が、例えば樹脂３５０によって封止されている。
【００１３】
インナーリード３２０は、樹脂３５０外部に露出されたアウターリード３３０に接続されている。そしてアウターリード３３０は、メモリシステム１の外部接続端子（外部接続ピン）として機能する。図１の例であると、第１ピンから第１６ピンまでの１６個の外部接続端子が用意されている。そしてメモリシステム１は、これらのピンを介して、メモリシステム１を制御する（より具体的には、メモリチップにアクセスする）ホスト機器と通信する。
【００１４】
図３は、各ピンの機能を示すダイアグラムである。図示するように、第１ピンは、制御信号／ＨＯＬＤの入力用、またはシリアルデータＳＯ３の出力用に用いられる。制御信号／ＨＯＬＤは、ホスト機器とメモリシステム１との間の通信を一時的に停止する際にアサート（“Ｌ”レベル）される。第２ピンは、電源電圧Ｖccを受信する。第３ピンから第６ピン、及び第１１ピンから第１４ピンは未使用ピンであり、例えば将来的に何らかの信号やデータの送受信が必要になった際に使用することが出来る。第７ピンは、チップセレクト信号／ＣＳを受信する。チップセレクト信号／ＣＳは、メモリチップ１００及びコントローラチップ２００を活性化させるための信号（言い換えれば、メモリシステム１にアクセスする際に活性化される信号）であり、例えばホスト機器がメモリシステム１にコマンドを入力するタイミングでアサート（“Ｌ”レベル）される。第８ピンは、シリアルデータ（ＳＯまたはＳＯ１）の出力用に用いられる。第９ピンは、制御信号／ＷＰの入力用、またはシリアルデータ（ＳＯ２）の出力用に用いられる。制御信号／ＷＰはライトプロテクト信号であり、メモリチップへの書き込みを禁止する際にアサート（“Ｌ”レベル）される。第１０ピンは、基準電位Ｖssを受信する。第１５ピンは、シリアルデータ（ＳＩ）の入力用、またはシリアルデータ（ＳＯ０）の出力用に用いられる。第１６ピンは、シリアルクロック信号ＳＣＫを受信する。
【００１５】
上記ピン構成は、ＳＰＩ（Serial Peripheral Interface）に準拠している。そして、第１ピン、第８ピン、第９ピン、及び第１５ピンをシリアルデータ出力用として任意に選択することで、１倍速、２倍速、または４倍速でデータをホスト機器へ出力することが出来る。
【００１６】
図４は、図１とは別のパッケージ構成の例を示している。図４の例では、第１ピンから第８ピンまでの８個の外部接続端子が設けられている。図５は、図４の例における各ピンの機能を示すダイアグラムである。
【００１７】
図示するように、第１ピンはチップセレクト信号／ＣＳを受信し、第２ピンはシリアルデータＳＯ、ＳＯ１を出力し、第３ピンはライトプロテクト信号／ＷＰを受信、またはシリアルデータＳＯ２を出力し、第４ピンは基準電位Ｖssを受信し、第５ピンはシリアルデータＳＩを受信、またはシリアルデータＳＯ０を出力し、第６ピンはシリアルクロックを受信し、第７ピンは制御信号／ＨＯＬＤを受信、またはシリアルデータＳＯ３を出力し、第８ピンは電源電圧Ｖccを受信する。  
この場合でも、ピン構成はＳＰＩに準拠している。
【００１８】
図６は、メモリシステム１の内部構成を示す機能ブロック図である。以下では、メモリチップ１００をＮＡＮＤ型フラッシュメモリ１００と呼び、コントローラチップ２００を単にコントローラ２００と呼ぶ。
【００１９】
図示するように、メモリシステム１はＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。
【００２０】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ＳＰＩバスによってホスト機器５００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００へのアクセスを制御する。
【００２１】
ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。この信号の具体例は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、レディ・ビジー信号／ＲＢ、入出力信号Ｉ／Ｏ、及びライトプロテクト信号／ＷＰである。
【００２２】
信号／ＣＥはlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００を活性化させるための信号であり、ＮＡＮＤ型フラッシュメモリ１００にアクセスする際にアサートされる。信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号／ＷＥはlowレベルでアサートされ、入力信号Ｉ／ＯをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。信号／ＲＥもlowレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号Ｉ／Ｏを読み出すための信号である。レディ・ビジー信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（コントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、lowレベルがビジー状態を示す。入出力信号Ｉ／Ｏは、例えば８ビット（ｎ＝８）の信号である。そして入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。信号／ＷＰは、ＮＡＮＤ型フラッシュメモリ１００への書き込みを禁止するための信号である。
【００２３】
ＳＰＩバスは、図３及び図５で説明した通りである。
【００２４】
１．１．２  コントローラ２００の構成について  
次に、コントローラ２００の構成の詳細につき、引き続き図６を用いて説明する。図示するようにコントローラ２００は、ホスト入出力回路２１０、ホストインターフェース回路２２０、ＮＡＮＤインターフェース回路２３０、ＮＡＮＤ入出力回路２４０、シーケンサ（ステートマシン）２５０、データバッファ２６０、２７０、ステータスレジスタ２８０、アドレスレジスタ２９０、及び周辺回路６００を備えている。
【００２５】
ホスト入出力回路２１０は、ホスト機器５００との間で送受信される信号のバッファとして機能する。信号ＳＣＫ、ＳＩ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰはまずホスト入出力回路２１０で受信され、その後、ホストインターフェース回路２２０に出力される。
【００２６】
ホストインターフェース回路２２０は、信号ＳＣＫに同期して信号ＳＩを内部に取り込む。またホストインターフェース回路２２０は、信号ＳＣＫに同期して出力される信号ＳＯを、ホスト入出力回路２１０を介してホスト機器５００へ送信する。
【００２７】
ホストインターフェース回路２２０は、ホスト入出力回路２１０を介したホスト機器５００との間の信号の送受信制御を司る。またホストインターフェース回路２２０は、シリアル／パラレル変換器及びパラレル／シリアル変換器として機能する。例えば、ホスト機器５００からの入力信号ＳＩをシリアル信号からパラレル信号に変換し、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをパラレル信号からシリアル信号に変換する。更にホストインターフェース回路２２０は、入力信号ＳＩがコマンドであった場合にコマンドデコーダとして機能し、受信したコマンドをデコードする。そしてデコード結果を例えばシーケンサ２５０に出力する。
【００２８】
データバッファ２６０、２７０は、ホスト機器５００から受信した書き込みデータを、ホストインターフェース回路２２０を介して一時的に保持する。更に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、ＮＡＮＤインターフェース回路２３０を介して一時的に保持する。
【００２９】
ステータスレジスタ２８０は、メモリシステム１の種々のステータス情報を保持する。例えば、後述する特徴テーブルを保持する。
【００３０】
アドレスレジスタ２９０は、ホスト機器５００から受信したアドレスを、ホストインターフェース回路２２０を介して保持する。
【００３１】
ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤ入出力回路２４０を介したＮＡＮＤ型フラッシュメモリ１００との間の信号の送受信制御を司る。そしてＮＡＮＤインターフェース回路２３０は、シーケンサ２５０の命令に従って、ＮＡＮＤインターフェースに準拠した各種コマンドを発行し、アドレスレジスタ２９０内のアドレスと共にＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。データの書き込み時には、データバッファ２６０及び／または２７０内のデータを、ＮＡＮＤ入出力回路２４０を介してＮＡＮＤ型フラッシュメモリ１００へ出力する。更にデータの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを、データバッファ２６０及び／または２７０に転送する。
【００３２】
ＮＡＮＤ入出力回路２４０は、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のバッファとして機能する。また、ＮＡＮＤインターフェース回路２３０の命令に従って、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰをアサートまたはデアサートする。更に、データの読み出し時には、信号ＩＯ（読み出しデータ）を一時的に保持し、ＮＡＮＤインターフェース回路２３０へ転送し、書き込み時には信号ＩＯ（書き込みデータ）を一時的に保持し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００からレディ・ビジー信号／ＲＢを受信し、これをＮＡＮＤインターフェース回路２３０へ転送する。
【００３３】
シーケンサ２５０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器５００からデータの読み出し要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。またホスト機器５００からデータの書き込み要求があった際には、ＮＡＮＤインターフェース回路２３０に対して読み出し動作を実行するためのシーケンスを実行するよう命令する。更に、ＮＡＮＤ型フラッシュメモリ１００から受信したステータス情報に従って、ステータスレジスタ２８０内の特徴テーブルを更新する。
【００３４】
周辺回路６００は、外部から電源電圧Ｖccを受信し、各回路ブロックへ転送すると共に、コントローラ２００の動作に必要なその他の制御を行う。
【００３５】
１．１．３  ＮＡＮＤ型フラッシュメモリ１００の構成について  
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について、図７を用いて説明する。図７は、ＮＡＮＤ型フラッシュメモリ１００のブロック図である。
【００３６】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、センスアンプ１３０、データレジスタ１４０、カラムデコーダ１５０、ＥＣＣ回路４００、ステータスレジスタ４１０、アドレスレジスタ４２０、コマンドレジスタ４３０、制御回路４４０、電圧発生回路４５０、入出力制御回路４６０、ロジック回路４７０、及びデータレジスタ４８０を備えている。
【００３７】
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを備えている。そして、同一行にあるメモリセルは同一のワード線に接続され、同一列にあるメモリセルは同一のビット線に接続される。データの読み出し及び書き込みは、同一のワード線に接続された複数のメモリセルに対して一括して行われる。この単位をページと呼ぶ。１ページ分のデータは、正味のデータと管理データとを含む。正味のデータは、セクタと呼ばれる単位で管理される。例えば本例では、１ページは４つのセクタを含み、各セクタは５１２バイトのデータサイズを有する。管理データは、例えばエラー訂正のためのＥＣＣデータ（パリティ）を含む。エラー訂正はセクタ毎に行われる。従って管理データは、セクタ毎に用意されたＥＣＣデータを含む。また、データの消去は、複数のページ単位で一括して行われる。この単位をブロックと呼ぶ。
【００３８】
ロウデコーダ１２０は、メモリセルアレイ１１０のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き込み、読み出し、及び消去に必要な電圧を印加する。
【００３９】
センスアンプ１３０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、データレジスタ１４０に転送する。データの書き込み時には、データレジスタ１４０内のデータをメモリセルアレイ１１０に転送する。
【００４０】
データレジスタ１４０は、１ページ分の書き込みデータまたは読み出しデータを一時的に保持する。
【００４１】
カラムデコーダ１５０は、メモリセルアレイ１１０のカラム方向を指定するカラムアドレスをデコードする。そしてデコード結果に応じて、書き込み時にはデータをデータレジスタに転送し、読み出し時にはデータレジスタからデータを読み出す。
【００４２】
ＥＣＣ回路４００は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書き込み時には、コントローラ２００から受信したデータに基づいて、セクタ毎にパリティを生成し、このパリティと正味のデータとをデータレジスタ１４０に転送する。データの読み出し時には、データレジスタ１４０から転送されたデータに含まれるパリティに基づき、セクタ毎にシンドロームを生成し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。１セクタにつき訂正可能なエラービット数は、本例では例えば１セクタあたり８ビットである。またＥＣＣ回路４００は、各セクタにおいて検出されたエラービット数を、ステータス情報としてステータスレジスタ４１０に出力可能である。
【００４３】
ロジック回路４７０は、コントローラ２００から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。
【００４４】
入出力制御回路４６０は、信号ＩＯ［ｎ：０］を受信する。そして入出力制御回路４６０は、信号ＩＯがアドレスであった場合（ＡＬＥ＝“Ｈ”の場合）には、これをアドレスレジスタ４２０に保持させる。また信号ＩＯがコマンドであった場合（ＣＬＥ＝“Ｈ”の場合）には、これをコマンドレジスタ４３０に保持させる。更に信号ＩＯがデータであった場合（ＡＬＥ＝ＣＬＥ＝“Ｌ”の場合）には、これをデータレジスタ４８０に保持させる。
【００４５】
ステータスレジスタ４１０は、ＮＡＮＤ型フラッシュメモリ１００の各種ステータス情報を保持する。ステータス情報には、前述のＥＣＣ回路４００から与えられるエラービット数、また制御回路４４０から与えられる書き込み動作及び消去動作が成功（パス）したか失敗（フェイル）したかを示す情報等が含まれる。
【００４６】
制御回路４７０は、コマンドレジスタ４３０に保持されたコマンドと、ロジック回路４７０に入力された各種信号に基づいて、ＮＡＮＤ型フラッシュメモリ１００全体を制御する。また制御回路４７０は、レディ・ビジー信号／ＲＢを発生して、コントローラ２００へ出力する。
【００４７】
電圧発生回路４５０は、制御回路４７０の命令に基づいて、データの書き込み、読み出し、及び消去動作に必要な電圧を生成し、これをメモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１３０に供給する。
【００４８】
１．２  動作について  
次に、本実施形態に係るメモリシステムにおけるデータの読み出し動作、書き込み動作、及び消去動作につき、ＳＰＩバス及びＮＡＮＤバスで送受信される信号に着目して、以下簡単に説明する。
【００４９】
１．２．１  読み出し動作  
まず、読み出し動作について説明する。読み出し動作は、大まかには以下の３ステップを含む。すなわち、
（１）ＮＡＮＤ型フラッシュメモリからのデータ読み出し：本動作により、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００にデータが読み出される。  
（２）特徴テーブル読み出し（Get featureと呼ぶことがある）：本動作により、メモリシステム１がビジー状態であるかレディ状態であるか、すなわち上記（１）の動作が完了したか否かが判定される。  
（３）コントローラ２００からのデータ読み出し：本動作により、（１）でコントローラ２００に読み出されたデータがホスト機器５００に読み出される。
【００５０】
図８は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１読み出しコマンドＣＭＤ＿ＲＤ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
【００５１】
コントローラ２００のホストインターフェース回路２２０は、信号／ＣＳがアサートされて最初のクロックＳＣＫを受信した際の信号ＳＩをコマンドとして認識する。このコマンドは、例えば８クロックサイクルにわたって入力される８ビット信号である。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したことで、シーケンサ２５０はデータ読み出しシーケンスを開始する。
【００５２】
引き続きホスト機器５００は、例えば８クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。アドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。
【００５３】
このように、特定のコマンドを受信した際に、その後にどのような信号が入力されるか（コマンドシーケンス）は予め定められている。つまりコントローラ２００は、例えば第１読み出し命令を受信した際には、その後の８クロックサイクルで入力される信号ＳＩは意味の無いダミーデータであり、その後の１６クロックサイクルで入力される信号ＳＩが、実体的なアドレス信号であることを把握している。
【００５４】
上記（１）の動作に引き続いて上記（２）の動作が実行される。図９は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、Get featureコマンドＣＭＤ＿ＧＦを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
【００５５】
引き続きホスト機器５００は、例えば８クロックサイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、特徴テーブル内のアドレスであり、当然ながらレディ・ビジー情報が格納された領域を指定するアドレスである。コントローラ２００では、アドレスＡＤＤの受信後、例えばシーケンサ２５０の命令に従ってホストインターフェース回路２２０がステータスレジスタ２８０から特徴テーブルの指定のエントリを読み出し、これを８サイクルにわたって８ビットのステータスデータＳＴ＿ＤＡＴとしてホスト機器５００に送信する。このステータスデータＳＴ＿ＤＡＴには、レディ・ビジー情報が含まれている。そしてステータスデータＳＴ＿ＤＡＴの受信後、ホスト機器５００は信号／ＣＳをデアサートする。
【００５６】
受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、上記（３）の動作が実行される。図１０は、上記（３）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第２読み出しコマンドＣＭＤ＿ＲＤ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
【００５７】
引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、コントローラ２００において、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。すると、例えばシーケンサ２５０の制御に従い、ホストインターフェース回路２２０はデータバッファ２６０または２７０からデータを読み出す。そして、８クロックサイクル経過の後、ホストインターフェース回路２２０は、データバッファ２６０または２７０から読み出したデータＲＤ＿ＤＡＴをホスト機器５００へ送信する。
【００５８】
図１１は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第１読み出しコマンドＣＭＤ＿ＲＤ１を受信したコントローラ２００では、例えばシーケンサ２３０の制御に従って、ＮＡＮＤインターフェース回路２３０がアドレス入力コマンド“００ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、その後読み出しコマンド“３０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図８及び図１０で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
【００５９】
コマンド“３０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０からのデータの読み出し動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（／ＲＢ＝“Ｌ”）となる。
【００６０】
データのメモリセルアレイ１１０からの読み出しが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、データがＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。
【００６１】
１．２．２  書き込み動作  
次に書き込み動作について説明する。書き込み動作は、大まかには以下の３ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００へのデータ転送。  
（２）転送したデータのＮＡＮＤ型フラッシュメモリ１００への書き込み。  
（３）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への書き込みがパスしたかフェイルしたかが判定される。
【００６２】
図１２は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、第１書き込みコマンドＣＭＤ＿ＷＲ１を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第１書き込みコマンドＣＭＤ＿ＷＲ１を受信したことで、シーケンサ２５０はデータ書き込みシーケンスを開始する。
【００６３】
引き続きホスト機器５００は、例えば４クロックサイクルにわたってダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１２サイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、データバッファ２６０または２７０における領域を指定するためのアドレスであり、ＮＡＮＤフラッシュメモリ１００におけるページ内のカラムを指定するアドレスである。アドレスＡＤＤは、アドレスレジスタ２９０に保持される。更にホスト機器５００は、書き込みデータＷＲ＿ＤＡＴをコントローラ２００へ送信する。この書き込みデータＷＲ＿ＤＡＴは、データバッファ２６０または２７０において、直前に受信したＡＤＤに対応する領域に保持される。そしてデータＷＲ＿ＤＡＴの送信後、ホスト機器５００は信号／ＣＳをデアサートする。
【００６４】
上記（１）の動作に引き続いて上記（２）の動作が実行される。図１３は、上記（２）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳを再度アサートすると共に、第２書き込みコマンドＣＭＤ＿ＷＲ２を信号ＳＩとして発行し、更にクロックＳＣＫを発行する。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したことで、シーケンサ２５０は上記（２）の動作命令を受信したことを認識する。
【００６５】
引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリ１００におけるブロック及びページを指定するアドレスであり、アドレスレジスタ２９０に保持される。そしてアドレスＡＤＤの送信後、ホスト機器５００は信号／ＣＳをデアサートする。
【００６６】
上記（２）の動作に引き続いて、上記（３）の動作が行われる。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの書き込みがフェイルしたか否かに関する情報を要求する。
【００６７】
図１４は、上記（２）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。第２書き込みコマンドＣＭＤ＿ＷＲ２を受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が書き込みコマンド“８０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば５サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に書き込みデータＤＡＴが複数サイクルにわたってＮＡＮＤ型フラッシュメモリ１００へ送信され、その後書き込みコマンド“１０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。なお、このアドレスＡＤＤは、図１２及び図１３で示された動作においてアドレスレジスタ２９０に保持されたブロック、ページ、及びカラムを示すアドレスを含む。
【００６８】
コマンド“１０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０へのデータの書き込み動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（／ＲＢ＝“Ｌ”）となる。
【００６９】
データのメモリセルアレイ１１０への書き込みが完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、書き込み動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（３）のGet featureコマンドによってホスト機器５００に読み出される。
【００７０】
１．２．３  消去動作  
次に消去動作について説明する。消去動作は、大まかには以下の２ステップを含む。すなわち、
（１）ホスト機器５００からコントローラ２００への消去命令。  
（２）特徴テーブル読み出し（Get feature）：本動作により、ＮＡＮＤ型フラッシュメモリ１００への消去動作がパスしたかフェイルしたかが判定される。
【００７１】
図１５は、上記（１）実行時におけるＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、消去コマンドＣＭＤ＿ＥＲを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。消去コマンドＣＭＤ＿ＥＲを受信したことで、シーケンサ２５０はデータ消去シーケンスを開始する。
【００７２】
引き続きホスト機器５００は、例えば８クロックサイクルにわたって８ビットのダミービットＤＭＹ＿ＢＩＴをコントローラ２００へ送信し、その後例えば１６サイクルにわたって１６ビットのアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、メモリセルアレイ１１０において消去対象となるブロックを指定するためのアドレスであり、アドレスレジスタ２９０に保持される。その後、ホスト機器５００は信号／ＣＳをデアサートする。
【００７３】
上記（１）の動作に引き続いて上記（２）の動作が実行される。本動作におけるコマンドシーケンスは、読み出し動作時に説明した図９と同様である。またホスト機器５００は、受信したステータスデータＳＴ＿ＤＡＴにおいて、メモリシステム１がレディ状態であることが示されていれば、続いてデータの消去がパスしたかフェイルしたかに関する情報を要求する。
【００７４】
図１６は、上記（１）の動作時におけるＮＡＮＤバス上の各種信号のタイムチャートである。消去コマンドＣＭＤ＿ＥＲを受信したコントローラ２００では、例えばシーケンサ２５０の制御に従って、ＮＡＮＤインターフェース回路２３０が消去コマンド“６０ｈ”を発行し、ＮＡＮＤ型フラッシュメモリ１００へ送信する。引き続き、例えば３サイクルにわたってアドレスＡＤＤをＮＡＮＤ型フラッシュメモリ１００へ送信し、更に消去コマンド“Ｄ０ｈ”を発行して、これをＮＡＮＤ型フラッシュメモリ１００へ送信する。
【００７５】
コマンド“Ｄ０ｈ”に応答して、ＮＡＮＤ型フラッシュメモリ１００内では、メモリセルアレイ１１０のデータの消去動作が開始され、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる（／ＲＢ＝“Ｌ”）となる。
【００７６】
データの消去が完了すると、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となる。これに応答してコントローラ２００は、ステータス読み出しコマンド“７０ｈ”を発行し、信号／ＲＥをトグルさせる。すると、信号／ＲＥに同期して、消去動作がパスしたかフェイルしたかを示すステータスデータＳＴ＿ＤＡＴがコントローラ２００に転送される。このステータスデータＳＴ＿ＤＡＴは特徴テーブルに保持され、上記（２）のGet featureコマンドによってホスト機器５００に読み出される。
【００７７】
１．３  読み出し動作とＥＣＣ情報の詳細について  
次に、上記説明した読み出し動作の詳細と、その際に得られるＥＣＣに関するステータス情報の詳細について説明する。
【００７８】
１．３．１  特徴テーブルについて  
図１７は、本実施形態に係る特徴テーブルを示す概念図である。図示するように、特徴テーブルは３つのエントリを含み、各エントリは８ビット長である。そして、各エントリにはアドレス“Ｃ０ｈ”、“１０ｈ”、及び“２０ｈ”が割り当てられている。
【００７９】
アドレス“Ｃ０ｈ”のエントリは、最下位ビットから順に以下の情報が割り当てられている。すなわち、  
・ビット０＝ＯＩＰ（Operation in Progress）：メモリシステム１がレディ状態であるかビジー状態であるかを示すフラグであり、“０”でレディ状態、“１”でビジー状態を示す。  
・ビット１＝ＷＥＬ（Write Enable Latch）：データの書き込みがenableであるかdisableであるかを示すフラグであり、“０”でdisable、“１”でenableを示す。  
・ビット２＝ＥＲＳ＿Ｆ（Erase Fail）：データの消去動作がフェイルしたか否かを示すフラグであり、“０”でパス、“１”でフェイルを示す。  
・ビット３＝ＰＲＧ＿Ｆ（Program Fail）：データの書き込み動作がフェイルしたか否かを示すフラグであり、“０”でパス、“１”でフェイルを示す。  
・ビット４、５＝ＥＣＣＳ（ECC status）：ＮＡＮＤ型フラッシュメモリ１００におけるエラー訂正結果を示し、“００”はエラーが検出されなかったことを示し、“０１”及び“１１”はエラーが訂正されたことを示し、“１０”はエラーを訂正出来なかったことを示す。なお、“０１”は、訂正されたエラービット数が、後述するＢＦＤで指定された閾値未満であったことを示し、“１１”は閾値以上であったことを示す。  
・ビット６、７＝未使用。
【００８０】
アドレス“１０ｈ”のエントリは以下の通りである。すなわち、
・ビット０〜３＝未使用  
・ビット４〜７＝ＢＦＤ０〜ＢＦＤ３：ホスト機器５００によって予め設定されたエラービット数の閾値。
【００８１】
ＢＦＤ０〜ＢＦＤ３の値の組み合わせによって、例えば図１８に示すように閾値を設定出来る。すなわち、（ＢＦＤ３、ＢＦＤ２、ＢＦＤ１、ＢＦＤ０）＝“０００１”の場合は、閾値となるエラービット数はセクタあたり１ビットである。“００１０”の場合には２ビットであり、“００１１”の場合には３ビットであり、以下同様である。なお、“１１１１”の場合には、閾値となるエラービット数は、訂正可能なビット数より大きい（本例では９ビット以上）。
【００８２】
アドレス“２０ｈ”のエントリは以下の通りである。すなわち、
・ビット０〜３＝ＢＦＳ０〜ＢＦＳ３：それぞれ、セクタ０〜４において検出されたエラービット数が、ＢＦＤで設定された閾値以上であるか否かを示すフラグである。図１９に示すように“０”はエラービット数が閾値未満であり、 “１”は閾値以上であることを示す。  
・ビット４〜７＝未使用。
【００８３】
特徴テーブルは、ＮＡＮＤインターフェース回路２３０やホストインターフェース回路２２０から与えられる情報によって例えばシーケンサ２５０により生成され、例えばステータスレジスタ２８０に保持される。
【００８４】
１．３．２  Set Featureコマンドについて  
上記図１７で説明したＢＦＤ０〜ＢＦＤ３の値は、特徴テーブルセットコマンド（Set feature コマンドと呼ぶ）によってホスト機器５００が任意に設定出来る。
【００８５】
図２０は、特徴テーブルにＢＦＤの値をセットする際のＳＰＩバス上の各種信号のタイムチャートである。図示するようにホスト機器５００は、信号／ＣＳをアサートすると共に、Set featureコマンドＣＭＤ＿ＳＦを信号ＳＩとして発行し、更にクロックＳＣＫを発行する。
【００８６】
引き続きホスト機器５００は、例えば８クロックサイクルにわたってアドレスＡＤＤをコントローラ２００へ送信する。このアドレスＡＤＤは、特徴テーブル内のアドレスであり、図１７の例であると“１０ｈ”である。引き続きホスト機器５００は、特徴テーブルのアドレス“１０ｈ”に対応するエントリに保持させる８ビットデータＳＴ＿ＤＡＴを送信する。この８ビットデータＳＴ＿ＤＡＴのうちの上位４ビットがＢＦＤ３〜ＢＦＤ０である。するとシーケンサ２５０は、このデータＳＴ＿ＤＡＴを、特徴テーブルの指定されたエントリに書き込む。これによって、ＢＦＤを任意に設定出来る。
【００８７】
１．３．３  読み出し動作の流れについて  
次に、読み出し動作の流れの詳細について、図２１及び図２２を用いて説明する。図２１は、読み出し動作時におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートであり、図２２はコマンドシーケンスである。
【００８８】
図示するように、まずホスト機器５００が第１読み出しコマンドＣＭＤ＿ＲＤ１を発行し、引き続きアドレスＡＤＤを発行する。このアドレスに応答して、メモリシステム１はビジー状態となり、特徴テーブルにおけるＯＩＰは“１”となる。またホスト機器５００は、Get featureコマンドＣＭＤ＿ＧＦ及びアドレスＡＤＤ（＝“Ｃ０ｈ”）を発行し、特徴テーブルからＯＩＰを含むエントリの情報（１バイトデータ）を読み出す。このエントリ情報は、ＯＩＰが“０”になるまで繰り返しホスト機器５００へ送信される（Get featureコマンドを繰り返し発行しても良い）。
【００８９】
メモリシステム１がビジー状態となると共に、コントローラ２００はＮＡＮＤ型フラッシュメモリ１００に対してコマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“３０ｈ”を発行する。これによりＮＡＮＤ型フラッシュメモリ１００はビジー状態となる。そして、メモリセルアレイ１１０からデータが読み出される（ステップＳ１０）。引き続き、読み出されたデータにつき、ＥＣＣ回路４００がエラー検出を行い、エラーが検出された際にはこれを訂正する（ステップＳ１１）。
【００９０】
その後、ＮＡＮＤ型フラッシュメモリ１００はレディ状態となり、読み出されたデータがコントローラ２００へ送信される。引き続きコントローラ２００は、ＥＣＣステータス読み出しコマンド“７Ａｈ”を発行する。すると、このコマンドに応答してＮＡＮＤ型フラッシュメモリ１００は、ステップＳ１１におけるＥＣＣ処理において検出されたセクタ毎のエラービット数をコントローラ２００に出力する。
【００９１】
ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００にエラービット数が転送されると、メモリシステム１はレディ状態となり、例えばシーケンサ２５０は、特徴テーブル内のＯＩＰを“１”から“０”にセットする。またシーケンサ２５０は、各セクタで検出されたエラービット数を、特徴テーブル内のＢＦＤで指定された閾値と比較する（ステップＳ２０）。そして、エラービット数がＢＦＤで指定された閾値よりも大きいセクタが見つかった場合、シーケンサ２５０は、特徴テーブルにおいて対応するＢＦＳフラグを“０”から“１”にセットする（ステップＳ２１）。例えば、
・セクタ０で検出されたエラービットが１つ、  
・セクタ１で検出されたエラービットが５つ、  
・セクタ２で検出されたエラービットが２つ、  
・セクタ３で検出されたエラービットが７つ、であり  
・ＢＦＤで指定された閾値が“４”であった場合、  
セクタ１及びセクタ３において、エラービット数が閾値を超えている。従って、ＢＦＤ１及びＢＦＤ３が“１”にセットされる。
【００９２】
ＯＩＰが“０”になったことに応答して、ホスト機器５００は、第２読み出しコマンドＣＭＤ＿ＲＤ２を発行して、ＥＣＣ回路４００によって誤りの訂正された読み出しデータを、コントローラ２００から読み出す。
【００９３】
引き続きホスト機器５００は、Get featureコマンドＣＭＤ＿ＧＦ及びアドレスＡＤＤ（＝“２０ｈ”）を発行し、特徴テーブルからＢＦＳを含むエントリの情報を読み出す。
【００９４】
１．３  本実施形態に係る効果  
本実施形態によれば、ホスト機器の負荷を軽減出来る。本効果につき、以下説明する。
【００９５】
ＮＡＮＤ型フラッシュメモリでは、書き込まれたデータの一部にエラービットが生じる（ビットが反転する）。このため、ＮＡＮＤ型フラッシュメモリを使用する際には、ＥＣＣによってデータの誤り訂正が行われるのが一般的である。
【００９６】
誤り訂正可能なビット数はＥＣＣの回路毎に上限がある。他方でＮＡＮＤ型フラッシュメモリでは、一度書き込まれたデータに対する読み出し動作が多数回に及ぶと、当該データにおいてエラービットが増加する傾向がある。
【００９７】
このためホスト機器は、エラービットの増加によりＥＣＣ回路でエラー訂正が出来なくなる前に、データを別のブロックに移動させる等の処理を実施する。これはリフレッシュ処理と呼ばれている。
【００９８】
この点で本実施形態に係る構成によれば、特徴テーブル内に設定された所定の閾値と、実際に検出されたエラービット数との比較をメモリシステム１が行っている。そしてメモリシステム１は、フラグＢＦＳによって、エラービット数が閾値以上であるか否かを、ホスト機器へ通知することが出来る。閾値自体はホスト機器５００にとっても既知の情報であるので、フラグＢＦＳによって、ＮＡＮＤ型フラッシュメモリ１００のメモリセルのデータがどの程度劣化しているのかを判断することが出来、この判断結果に基づいてリフレッシュが必要か否かを判定出来る。そしてこの際に、ホスト機器５００は閾値とエラービット数との比較動作を行う必要が無い。従って、ホスト機器５００の負荷を軽減出来る。
【００９９】
また、上記閾値はSet featureコマンドにより設定可能である。従って、メモリセルがどの程度劣化したらリフレッシュ処理を実行するかを、ホスト機器５００が任意に決定することが出来る。例えば、閾値を低めに設定すれば、リフレッシュの頻度は上昇するが、エラーの発生確率は低減出来る。他方で閾値を高めに設定すれば、リフレッシュの頻度を低減出来る。また、最初は閾値を低めに設定してエラーの発生確率を低減し、リフレッシュの頻度が所定の頻度を超えたときに閾値を高めに設定し直しても良い。このように、ユーザの要求に従って、メモリシステム１の動作性能を設定出来、ユーザにとっての使い勝手を向上出来る。
【０１００】
２．第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、エラービット数がある閾値を超えたか否かの情報（ＢＦＳ）の代わりに、読み出し対象となったページ内で発生したエラービット数をセクタ単位でホスト機器に出力出来るようにしたものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１０１】
２．１  特徴テーブルについて  
まず、本実施形態に係る特徴テーブルについて図２３を用いて説明する。図２３は、本実施形態に係る特徴テーブルを示す概念図である。図示するように、特徴テーブルは２つのエントリを含み、各エントリは８ビット長である。そして、各エントリにはアドレス“４０ｈ”及び“５０ｈ”が割り当てられている。
【０１０２】
アドレス“４０ｈ”のエントリには、最下位ビットから順にＢＦＲ０〜ＢＦＲ７が保持され、アドレス“５０ｈ”のエントリには、最下位ビットから順にＢＦＲ８〜ＢＦＲ１５が保持される。そしてＢＦＲ０〜ＢＦＲ１５によって、セクタ番号とエラービット数とが表示される。
【０１０３】
すなわち、まずＢＦＲ０〜ＢＦＲ３は、その値の組み合わせによって、例えば図２４に示すように、セクタ０において検出されたエラービット数を示す。すなわち、（ＢＦＲ３、ＢＦＲ２、ＢＦＲ１、ＢＦＲ０）＝“００００”の場合は、セクタ０ではビットエラーが検出されなかったことを示す。“０００１”の場合は、セクタ０のエラービット数は１ビットであり、“００１０”の場合には２ビットであり、以下同様である。また“１１１１”の場合は、内蔵するＥＣＣ回路の訂正能力を上回る数のエラービットが発生したことを示す（本例の場合は、エラービットが８ビットを超えた場合にＢＦＲ＝“１１１１”となる）。
【０１０４】
またＢＦＲ４〜ＢＦＲ７は、セクタ１において検出されたエラービット数を示し、ＢＦＲ８〜ＢＦＲ１１はセクタ２において検出されたエラービット数を示し、ＢＦＲ１２〜ＢＦＲ１５はセクタ３において検出されたエラービット数を示す。
【０１０５】
２．２  読み出し動作の流れについて  
次に、読み出し動作の流れについて、図２５を用いて説明する。図２５は、読み出し動作時におけるホスト機器５００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ１００の動作を示すフローチャートである。以下では、第１実施形態で説明した図２１と異なる点についてのみ説明する。
【０１０６】
図示するようにコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００からセクタ毎のエラービット数を受信すると、例えばシーケンサ２５０が、受信したエラービット数を、そのセクタ毎に特徴テーブルにセットする（ステップＳ４０）。
【０１０７】
その後、ホスト機器５００はGet featureコマンドＣＭＤ＿ＧＦ及びアドレスＡＤＤ（＝“４０ｈ”、“５０ｈ”）を発行し、特徴テーブルからＢＦＲを含むエントリの情報を読み出す。
【０１０８】
２．３  本実施形態に係る効果  
本実施形態によっても、第１実施形態と同様の効果が得られる。また本実施形態によれば、ホスト機器５００はGet featureコマンドを用いることで、各セクタで発生したエラービット数（ＢＦＲ）を読み出すことが出来る。従ってホスト機器５００は、メモリセルの状態をより詳細に知ることが出来、これにより、ＮＡＮＤ型フラッシュメモリ１００の制御についての自由度を向上出来る。
【０１０９】
３．変形例等  
以上のように、上記実施形態に係るメモリシステムは、ホスト機器からチップセレクト信号(/CS in FIG4)を受信可能な第１ピン(Pin No.1 in FIG4)と、ホスト機器へ第１信号(SO in FIG4)を出力可能な第２ピン(Pin No.2 in FIG4)と、ホスト機器から第２信号(SI in FIG4)を受信可能な第３ピン(Pin No.5 in FIG4)と、ホスト機器からクロック(SCK in FIG4)を受信可能な第４ピン(Pin No.6 in FIG4)と、アサートされたチップセレクト信号が受信された直後に第３ピンで受信された第２信号をコマンドとして認識するインターフェース回路(210,220 in FIG6)と、データを保持可能なメモリセルを含み、ページ単位でデータが読み出されるメモリセルアレイ(100 in FIG6)と、メモリセルアレイから読み出されたデータのエラーを検出するエラー検出回路(400 in FIG7)とを備える。読み出されたページ単位のデータは、このページ単位が分割された複数の第１単位(セクタ)でエラーが検出される。インターフェース回路は、いずれかの第１単位で検出されたエラービット数が所定の閾値(BFD in FIG17)を超えたことを示す情報(BFS in FIG17-19)を、第２ピンからホスト機器へ送信可能である。
【０１１０】
あるいは、インターフェース回路は、各第１単位において検出されたエラービット数(BFR in FIG23-24)をホスト機器へ送信可能である。
【０１１１】
本構成によれば、ホスト機器はGet featureコマンドにより、読み出し動作時におけるＥＣＣ処理に関する種々の情報を得ることが出来る。これによりホスト機器はリフレッシュ動作の要否を容易に判断出来、ホスト機器の負荷を軽減出来る。
【０１１２】
なお、実施形態は上記説明した形態に限られず、種々の変形が可能である。例えば上記実施形態では、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とが別々の半導体チップである場合を例に説明した。しかし、これらはワンチップで形成されても良い。この場合のメモリシステム１のブロック図を図２６に示す。
【０１１３】
図示するように、ブロック構成は、図７と同様であるが、ホスト機器５００からの信号ＳＣＫ、／ＣＳ、／ＨＯＬＤ、及び／ＷＰがロジック回路４７０に入力され、信号ＳＩ及びＳＯは入出力制御回路４６０を介して入出力される。そして、レジスタ４１０〜４３０、制御回路４４０及び４６０、並びにロジック回路４７０がコントローラ２００の機能を果たす。すなわち、制御回路４４０がシーケンサ２５０及びホストインターフェース回路２２０としての機能を果たし、信号／ＣＳによりホスト機器５００からの命令を判別する。入出力制御回路４６０及びロジック回路４７０は、ホスト入出力回路２１０として機能する。レジスタ４１０及び４２０はレジスタ２８０及び２９０として機能し、特徴テーブルは、例えばステータスレジスタ４１０等に保持される。
【０１１４】
また、図６及び図７で説明した構成において、ＥＣＣ回路４００がコントローラチップ２００に含まれていても良い。すなわち、コントローラ２００がエラーの検出及び訂正を行う構成であっても良い。この際、例えばシーケンサ２５０がＥＣＣ回路４００として機能しても良い。
【０１１５】
また、上記実施形態で説明したフローチャートにおける各処理は、可能な限りその順番を入れ替えることが出来る。例えば図２１等において、ＥＣＣ処理結果に関する情報を読み出すGet featureコマンドは、任意のタイミングで発行されて良く、例えば第２読み出しコマンドＣＭＤ＿ＲＤ２の前に発行されても良い。
【０１１６】
また、上記実施形態において、特徴テーブルにおけるＢＦＳは、発生したエラービット数が閾値以上であるか否かを示す場合を例に説明したが、例えば閾値を超えたか否かを示す場合であっても良い。
【０１１７】
また上記第１実施形態では、セクタ単位でエラービット数と閾値とを比較する場合を例に説明した。しかし、ＢＦＤで指定される閾値と比較されるエラービット数の集計単位は、例えば１ページを分割して得られる任意の単位（第１単位）であれば良い。すなわち、セクタ単位である場合に限定されない。例えば、複数のセクタを合わせたデータサイズを１つの第１単位とし、このデータサイズ内で検出されたエラービットの合計数と、閾値とが比較され、その結果がＢＦＳに示されても良い。もちろん、セクタとは無関係のデータサイズ内で発生したエラービット数を合計し、これを閾値と比較しても良い。
【０１１８】
更に、上記実施形態で説明したタイミングチャートも一例に過ぎず、信号ＳＩを入力する際に必要なクロック数や、信号ＳＯを出力する際に必要なクロック数も、上記実施形態に限定されるものでは無い。また、コマンドによっては、直後にダミービットが入力される例を示しているが、この場合に限定されるものでは無い。これは特徴テーブルについても同様であり、上記実施形態で説明した情報を保持出来るものであれば、上記実施形態で説明した形式に限定されない。
【０１１９】
更に、上記第１及び第２実施形態は、任意に組み合わせて実施することが出来る。例えば、第１及び第２実施形態を組み合わせても良い。この場合の特徴テーブルは、図１７及び図２３を組み合わせたものとなり、５個のエントリを有することになる。
【０１２０】
また、上記実施形態で説明したメモリシステムは、例えばテレビやセットトップボックス等のアプリケーションを起動するために用いることも出来る。図２７はそのようなシステムの例を示す。本例であると、メモリシステム１の他に、ＮＯＲ型フラッシュメモリ２が用意され、メモリシステム１及びＮＯＲ型フラッシュメモリ２は、共に共通にＳＰＩインターフェースによって接続される。本例では、メモリシステム１を制御するためのコマンド（コマンドＣＭＤ＿ＲＤ１、ＣＭＤ＿ＲＤ２、ＣＭＤ＿ＧＦ、ＣＭＤ＿ＳＦ等）がＮＯＲ型フラッシュメモリ２に保持されている。そして、ホスト機器５００起動時に、ホスト機器５００内のＲＯＭの保持するシーケンスによって、ホスト機器５００はＮＯＲ型フラッシュメモリ２から上記コマンド情報を読み出す。そして、このコマンド情報を用いて、ホスト機器５００はメモリシステム１から起動シーケンスを読み出し、これを実行してアプリケーションが起動される。
【０１２１】
あるいは、ホスト機器５００のＲＯＭ内にメモリシステム１のコマンド情報が保持されていれば、図２８に示すようにＮＯＲ型フラッシュメモリ２が廃されても良い。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２３】
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、２００…コントローラ、２１０…ホスト入出力回路、２２０…ホストインターフェース回路、２３０…ＮＡＮＤインターフェース回路、２４０…ＮＡＮＤ入出力回路、２５０…シーケンサ、２６０、２７０…データバッファ、２８０，４１０…ステータスレジスタ、２９０，４２０…アドレスレジスタ、４００…ＥＣＣ回路、３００…リードフレーム、３４０…ボンディングワイヤ、３５０…封止樹脂、４３０…コマンドレジスタ、４４０…制御回路、４５０…電圧発生回路、４６０…入出力制御回路、４７０…ロジック回路、４８０…データレジスタ、５００…ホスト機器
【図１】
0006577302.tif 000002
【図２】
0006577302.tif 000003
【図３】
0006577302.tif 000004
【図４】
0006577302.tif 000005
【図５】
0006577302.tif 000006
【図６】
0006577302.tif 000007
【図７】
0006577302.tif 000008
【図８】
0006577302.tif 000009
【図９】
0006577302.tif 000010
【図１０】
0006577302.tif 000011
【図１１】
0006577302.tif 000012
【図１２】
0006577302.tif 000013
【図１３】
0006577302.tif 000014
【図１４】
0006577302.tif 000015
【図１５】
0006577302.tif 000016
【図１６】
0006577302.tif 000017
【図１７】
0006577302.tif 000018
【図１８】
0006577302.tif 000019
【図１９】
0006577302.tif 000020
【図２０】
0006577302.tif 000021
【図２１】
0006577302.tif 000022
【図２２】
0006577302.tif 000023
【図２３】
0006577302.tif 000024
【図２４】
0006577302.tif 000025
【図２５】
0006577302.tif 000026
【図２６】
0006577302.tif 000027
【図２７】
0006577302.tif 000028
【図２８】
0006577302.tif 000029