(57)【特許請求の範囲】
【請求項１】
入力信号を受信する第１のステージと、
前記第１のステージの出力に結合された第２のステージと、
前記第２のステージの出力に結合された供給ステージと、
出力信号を出力する出力ステージと、ここにおいて、前記出力ステージは、第１のトランジスタ３４７と第２のトランジスタ３４６を具備し、前記第１のトランジスタ３４７のドレインは、前記第２のトランジスタ３４６のドレインに結合され、前記出力信号を出力し、ここにおいて、前記供給ステージは、前記出力ステージの静止電流を生成し、前記第２のステージの出力は、前記出力ステージに結合される、
前記供給ステージの入力に結合され、前記供給ステージを介して前記出力ステージの適切な動作のための静止電流を設定するバイアス回路と、ここにおいて、前記バイアス回路は、複製した電流ステージと、最少セレクタと、エラー増幅器とを具備し、ここにおいて、前記複製した電流ステージは、第１のトランジスタ４５５ａ、第２のトランジスタ４５５ｂ、第３のトランジスタ４５７、第４のトランジスタ４５４、及び第５のトランジスタ４５３を具備し、前記第１のトランジスタ４５５ａのゲートと前記第２のトランジスタ４５５ｂのゲートは、前記第１のトランジスタ４５５ａのドレイン及び前記第４のトランジスタ４５４のドレインに結合され、前記第１のトランジスタ４５５ａのソースと前記第２のトランジスタ４５５ｂのソースは、互いに正の供給電圧に結合され、前記第４のトランジスタ４５４のソースは、前記第５のトランジスタ４５３のドレインに結合され、前記第３のトランジスタ４５７のサイズは、前記出力ステージの前記第１のトランジスタ３４７のサイズと関連し得、前記第５のトランジスタ４５３のサイズは、前記出力ステージの前記第２のトランジスタ３４６のサイズと関連し得、前記第５のトランジスタ４５３のソースと前記第２のトランジスタ４５５ｂのドレインと前記第３のトランジスタ４５７のドレインは、互いに可変の負の供給電圧に結合され、ここにおいて、前記第２のトランジスタ４５５ｂの前記ドレインは、抵抗４５６ａを介して前記可変の負の供給電圧に結合され、前記第３のトランジスタ４５７の前記ドレインは、抵抗４５６ｂを介して前記可変の負の供給電圧に結合され、前記複製した電流ステージは、前記最少セレクタに前記複製した電流ステージの前記第２のトランジスタ４５５ｂのドレイン電圧である第１のバイアス電圧と、前記複製した電流ステージの前記第３のトランジスタ４５７のドレイン電圧である第２のバイアス電圧とを供給し、前記最少セレクタは、前記第１のバイアス電圧と前記第２のバイアス電圧とを比較することに基づいて、前記エラー増幅器に所定の電圧を供給し、ここにおいて、前記エラー増幅器は、前記供給ステージを制御し、ここにおいて、前記複製した電流ステージの前記第３のトランジスタ４５７のゲート電圧は、前記出力ステージの前記第１のトランジスタ３４７のゲート電圧になり得、前記複製した電流ステージの前記第５のトランジスタ４５３のゲート電圧は、前記出力ステージの前記第２のトランジスタ３４６のゲート電圧になり得る、
を具備する、低電圧マルチステージ増幅器。
【請求項２】
前記供給ステージは、前記低電圧マルチステージ増幅器に関する必要な減衰を供給する減衰ステージとしても動作する、請求項１の低電圧マルチステージ増幅器。
【請求項３】
前記所定の電圧は、前記第１のバイアス電圧と前記第２のバイアス電圧とが互いの最少セレクタトランジスタの飽和電圧内である場合、前記第１のバイアス電圧と前記第２のバイアス電圧との平均であり、前記所定の電圧は、前記第１のバイアス電圧と前記第２のバイアス電圧とが、互いの前記最少セレクタトランジスタの飽和電圧内でない場合、前記第１のバイアス電圧と前記第２のバイアス電圧のうち小さい方であり、前記最少セレクタトランジスタの飽和電圧は、前記最少セレクタ中で使用されるトランジスタの飽和電圧である、請求項１の低電圧マルチステージ増幅器。
【請求項４】
前記エラー増幅器は、前記供給ステージに第１の制御電圧と第２の制御電圧とを出力する、請求項１の低電圧マルチステージ増幅器。
【請求項５】
前記第２のステージ内の電流が再利用されるので、前記供給ステージをサポートするための更なるバイアス電流は、必要とされない、請求項１の低電圧マルチステージ増幅器。
【請求項６】
前記低電圧マルチステージ増幅器は、クラスＧの増幅器である、請求項１の低電圧マルチステージ増幅器。
【請求項７】
前記低電圧マルチステージ増幅器は、クラスＨの増幅器である、請求項１の低電圧マルチステージ増幅器。
【請求項８】
前記低電圧マルチステージ増幅器は、前記出力ステージの出力信号に前記出力ステージの供給電圧を一致させるよう構成される、請求項１の低電圧マルチステージ増幅器。
【請求項９】
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、請求項１の低電圧マルチステージ増幅器。
【請求項１０】
前記出力ステージは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを備える、請求項１の低電圧マルチステージ増幅器。
【請求項１１】
前記ｎチャネル型トランジスタは、第１の電圧に結合され、前記ｐチャネル型トランジスタは、第２の電圧に結合される、請求項１０の低電圧マルチステージ増幅器。
【請求項１２】
第１の電圧および前記第２の電圧は、前記バイアス回路によって前記出力ステージに供給される、請求項１１の低電圧マルチステージ増幅器。
【請求項１３】
前記出力ステージは、前記第１のトランジスタ３４７を備え、前記供給ステージは、第２のトランジスタ３４４を備える、請求項１の低電圧マルチステージ増幅器。
【請求項１４】
前記出力ステージは、前記出力ステージにおける前記第１のトランジスタ３４７のしきい値電圧と、前記供給ステージの前記第２のトランジスタ３４４の飽和電圧と、の合計と同じくらい低い供給電圧で動作する、請求項１３の低電圧マルチステージ増幅器。
【請求項１５】
前記第１のトランジスタ３４７は、ｐチャネル型トランジスタであり、ここにおいて、前記第２のトランジスタ３４４は、ｎチャネル型トランジスタである、請求項１３の低電圧マルチステージ増幅器。
【請求項１６】
前記第１のトランジスタ３４７のソースは、可変の正の供給電圧に結合され、ここにおいて、前記第１のトランジスタ３４７のゲートは、前記第２のトランジスタ３４４のドレインに結合され、ここにおいて、前記第２のトランジスタ３４４のソースは、可変の負の供給電圧に結合される、請求項１５の低電圧マルチステージ増幅器。
【請求項１７】
増幅に関する方法であって、前記方法は、
入力信号を取得することと、
入力信号を受信する第１のステージと、
前記第１のステージの出力に結合された第２のステージと、
前記第２のステージの出力に結合された供給ステージと、
出力信号を出力する出力ステージと、ここにおいて、前記出力ステージは、第１のトランジスタ３４７と第２のトランジスタ３４６を具備し、前記第１のトランジスタ３４７のドレインは、前記第２のトランジスタ３４６のドレインに結合され、前記出力信号を出力し、ここにおいて、前記供給ステージは、前記出力ステージの静止電流を生成し、前記第２のステージの出力は、前記出力ステージに結合される、
前記供給ステージの入力に結合され、前記供給ステージを介して前記出力ステージの適切な動作のための静止電流を設定するバイアス回路と、ここにおいて、前記バイアス回路は、複製した電流ステージと、最少セレクタと、エラー増幅器とを具備し、ここにおいて、前記複製した電流ステージは、第１のトランジスタ４５５ａ、第２のトランジスタ４５５ｂ、第３のトランジスタ４５７、第４のトランジスタ４５４、及び第５のトランジスタ４５３を具備し、前記第１のトランジスタ４５５ａのゲートと前記第２のトランジスタ４５５ｂのゲートは、前記第１のトランジスタ４５５ａのドレイン及び前記第４のトランジスタ４５４のドレインに結合され、前記第１のトランジスタ４５５ａのソースと前記第２のトランジスタ４５５ｂのソースは、互いに正の供給電圧に結合され、前記第４のトランジスタ４５４のソースは、前記第５のトランジスタ４５３のドレインに結合され、前記第３のトランジスタ４５７のサイズは、前記出力ステージの前記第１のトランジスタ３４７のサイズと関連し得、前記第５のトランジスタ４５３のサイズは、前記出力ステージの前記第２のトランジスタ３４６のサイズと関連し得、前記第５のトランジスタ４５３のソースと前記第２のトランジスタ４５５ｂのドレインと前記第３のトランジスタ４５７のドレインは、互いに可変の負の供給電圧に結合され、ここにおいて、前記第２のトランジスタ４５５ｂの前記ドレインは、抵抗４５６ａを介して前記可変の負の供給電圧に結合され、前記第３のトランジスタ４５７の前記ドレインは、抵抗４５６ｂを介して前記可変の負の供給電圧に結合され、前記複製した電流ステージは、前記最少セレクタに前記複製した電流ステージの前記第２のトランジスタ４５５ｂのドレイン電圧である第１のバイアス電圧と、前記複製した電流ステージの前記第３のトランジスタ４５７のドレイン電圧である第２のバイアス電圧とを供給し、前記最少セレクタは、前記第１のバイアス電圧と前記第２のバイアス電圧とを比較することに基づいて、前記エラー増幅器に所定の電圧を供給し、ここにおいて、前記エラー増幅器は、前記供給ステージを制御し、ここにおいて、前記複製した電流ステージの前記第３のトランジスタ４５７のゲート電圧は、前記出力ステージの前記第１のトランジスタ３４７のゲート電圧になり得、前記複製した電流ステージの前記第５のトランジスタ４５３のゲート電圧は、前記出力ステージの前記第２のトランジスタ３４６のゲート電圧になり得る、
を具備する、低電圧マルチステージ増幅器を用いて前記入力信号を増幅することと、
を具備する、方法。
【請求項１８】
前記供給ステージは、前記低電圧マルチステージ増幅器に関する必要な減衰を供給する減衰ステージとしても動作する、請求項１７の方法。
【請求項１９】
前記所定の電圧は、前記第１のバイアス電圧と前記第２のバイアス電圧が、互いの最少セレクタトランジスタの飽和電圧内である場合、前記第１のバイアス電圧と前記第２のバイアス電圧との平均であり、前記所定の電圧は、前記第１のバイアス電圧と前記第２のバイアス電圧とが、互いの前記最少セレクタトランジスタの飽和電圧内でない場合、前記第１のバイアス電圧と前記第２のバイアス電圧のうちより小さい方であり、前記最少セレクタトランジスタの飽和電圧は、前記最少セレクタ中で使用されるトランジスタの飽和電圧である、請求項１７の方法。
【請求項２０】
前記エラー増幅器は、第１の制御電圧及び第２の制御電圧を前記供給ステージに出力する、請求項１７の方法。
【請求項２１】
前記出力ステージは、第１のトランジスタ３４７を備え、前記供給ステージは、第２のトランジスタ３４４を備え、ここにおいて、前記第１のトランジスタ３４７は、ｐチャネル型トランジスタであり、ここにおいて、前記第２のトランジスタ３４４は、ｎチャネル型トランジスタである、請求項１７の方法。
【請求項２２】
前記第１のトランジスタ３４７のソースは、可変の正の供給電圧に結合され、ここにおいて、前記第１のトランジスタ３４７のゲートは、前記第２のトランジスタ３４４のドレインに結合され、ここにおいて、前記第２のトランジスタ３４４のソースは可変の負の供給電圧に結合される、請求項２１の方法。
【請求項２３】
前記第２のステージ内の電流が再利用されるので、前記供給ステージをサポートするための更なるバイアス電流は、必要とされない、請求項１７の方法。
【請求項２４】
前記低電圧マルチステージ増幅器は、クラスＧの増幅器である、請求項１７の方法。
【請求項２５】
前記低電圧マルチステージ増幅器は、クラスＨの増幅器である、請求項１７の方法。
【請求項２６】
前記低電圧マルチステージ増幅器は、前記出力ステージの供給電圧を前記出力ステージの出力信号に一致させるよう構成される、請求項１７の方法。
【請求項２７】
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、請求項１７の方法。
【請求項２８】
前記出力ステージは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを備える、請求項１７の方法。
【請求項２９】
前記ｎチャネル型トランジスタに第１の電圧を供給することと、前記ｐチャネル型トランジスタに第２の電圧を供給することとをさらに備える、請求項２８の方法。
【請求項３０】
入力信号を取得する手段と、
前記入力信号を増幅する手段と、
を具備し、ここにおいて、前記入力信号を増幅する前記手段は、
入力信号を受信する第１のステージと、
前記第１のステージの出力に結合された第２のステージと、
前記第２のステージの出力に結合された供給ステージと、
出力信号を出力する出力ステージと、ここにおいて、前記出力ステージは、第１のトランジスタ３４７と第２のトランジスタ３４６を具備し、前記第１のトランジスタ３４７のドレインは、前記第２のトランジスタ３４６のドレインに結合され、前記出力信号を出力し、ここにおいて、前記供給ステージは、前記出力ステージの静止電流を生成し、前記第２のステージの出力は、前記出力ステージに結合される、
前記供給ステージの入力に結合され、前記供給ステージを介して前記出力ステージの適切な動作のための静止電流を設定するバイアス回路と、ここにおいて、前記バイアス回路は、複製した電流ステージと、最少セレクタと、エラー増幅器とを具備し、ここにおいて、前記複製した電流ステージは、第１のトランジスタ４５５ａ、第２のトランジスタ４５５ｂ、第３のトランジスタ４５７、第４のトランジスタ４５４、及び第５のトランジスタ４５３を具備し、前記第１のトランジスタ４５５ａのゲートと前記第２のトランジスタ４５５ｂのゲートは、前記第１のトランジスタ４５５ａのドレイン及び前記第４のトランジスタ４５４のドレインに結合され、前記第１のトランジスタ４５５ａのソースと前記第２のトランジスタ４５５ｂのソースは、互いに正の供給電圧に結合され、前記第４のトランジスタ４５４のソースは、前記第５のトランジスタ４５３のドレインに結合され、前記第３のトランジスタ４５７のサイズは、前記出力ステージの前記第１のトランジスタ３４７のサイズと関連し得、前記第５のトランジスタ４５３のサイズは、前記出力ステージの前記第２のトランジスタ３４６のサイズと関連し得、前記第５のトランジスタ４５３のソースと前記第２のトランジスタ４５５ｂのドレインと前記第３のトランジスタ４５７のドレインは、互いに可変の負の供給電圧に結合され、ここにおいて、前記第２のトランジスタ４５５ｂの前記ドレインは、抵抗４５６ａを介して前記可変の負の供給電圧に結合され、前記第３のトランジスタ４５７の前記ドレインは、抵抗４５６ｂを介して前記可変の負の供給電圧に結合され、前記複製した電流ステージは、前記最少セレクタに前記複製した電流ステージの前記第２のトランジスタ４５５ｂのドレイン電圧である第１のバイアス電圧と、前記複製した電流ステージの前記第３のトランジスタ４５７のドレイン電圧である第２のバイアス電圧とを供給し、前記最少セレクタは、前記第１のバイアス電圧と前記第２のバイアス電圧とを比較することに基づいて、前記エラー増幅器に所定の電圧を供給し、ここにおいて、前記エラー増幅器は、前記供給ステージを制御し、ここにおいて、前記複製した電流ステージの前記第３のトランジスタ４５７のゲート電圧は、前記出力ステージの前記第１のトランジスタ３４７のゲート電圧になり得、前記複製した電流ステージの前記第５のトランジスタ４５３のゲート電圧は、前記出力ステージの前記第２のトランジスタ３４６のゲート電圧になり得る、
を具備する、装置。
【請求項３１】
前記装置は、出力ステージの供給電圧を、前記出力ステージの出力信号に一致させるよう構成される、請求項３０の装置。
【請求項３２】
前記出力ステージは±０．４５Ｖの供給電圧で動作する、請求項３０の装置。
【請求項３３】
前記出力ステージは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを備える、請求項３０の装置。
【請求項３４】
入力信号の増幅することに関して構成された、命令を有するコンピュータ可読記憶媒体あって、前記命令は、
低電圧マルチステージ増幅器に入力信号を取得させるためのコードと、
前記低電圧マルチステージ増幅器に前記入力信号を増幅させるためのコードと、
を具備し、ここにおいて、前記低電圧マルチステージ増幅器は、
入力信号を受信する第１のステージと、
前記第１のステージの出力に結合された第２のステージと、
前記第２のステージの出力に結合された供給ステージと、
出力信号を出力する出力ステージと、ここにおいて、前記出力ステージは、第１のトランジスタ３４７と第２のトランジスタ３４６を具備し、前記第１のトランジスタ３４７のドレインは、前記第２のトランジスタ３４６のドレインに結合され、前記出力信号を出力し、ここにおいて、前記供給ステージは、前記出力ステージの静止電流を生成し、前記第２のステージの出力は、前記出力ステージに結合される、
前記供給ステージの入力に結合され、前記供給ステージを介して前記出力ステージの適切な動作のための静止電流を設定するバイアス回路と、ここにおいて、前記バイアス回路は、複製した電流ステージと、最少セレクタと、エラー増幅器とを具備し、ここにおいて、前記複製した電流ステージは、第１のトランジスタ４５５ａ、第２のトランジスタ４５５ｂ、第３のトランジスタ４５７、第４のトランジスタ４５４、及び第５のトランジスタ４５３を具備し、前記第１のトランジスタ４５５ａのゲートと前記第２のトランジスタ４５５ｂのゲートは、前記第１のトランジスタ４５５ａのドレイン及び前記第４のトランジスタ４５４のドレインに結合され、前記第１のトランジスタ４５５ａのソースと前記第２のトランジスタ４５５ｂのソースは、互いに正の供給電圧に結合され、前記第４のトランジスタ４５４のソースは、前記第５のトランジスタ４５３のドレインに結合され、前記第３のトランジスタ４５７のサイズは、前記出力ステージの前記第１のトランジスタ３４７のサイズと関連し得、前記第５のトランジスタ４５３のサイズは、前記出力ステージの前記第２のトランジスタ３４６のサイズと関連し得、前記第５のトランジスタ４５３のソースと前記第２のトランジスタ４５５ｂのドレインと前記第３のトランジスタ４５７のドレインは、互いに可変の負の供給電圧に結合され、ここにおいて、前記第２のトランジスタ４５５ｂの前記ドレインは、抵抗４５６ａを介して前記可変の負の供給電圧に結合され、前記第３のトランジスタ４５７の前記ドレインは、抵抗４５６ｂを介して前記可変の負の供給電圧に結合され、前記複製した電流ステージは、前記最少セレクタに前記複製した電流ステージの前記第２のトランジスタ４５５ｂのドレイン電圧である第１のバイアス電圧と、前記複製した電流ステージの前記第３のトランジスタ４５７のドレイン電圧である第２のバイアス電圧とを供給し、前記最少セレクタは、前記第１のバイアス電圧と前記第２のバイアス電圧とを比較することに基づいて、前記エラー増幅器に所定の電圧を供給し、ここにおいて、前記エラー増幅器は、前記供給ステージを制御し、ここにおいて、前記複製した電流ステージの前記第３のトランジスタ４５７のゲート電圧は、前記出力ステージの前記第１のトランジスタ３４７のゲート電圧になり得、前記複製した電流ステージの前記第５のトランジスタ４５３のゲート電圧は、前記出力ステージの前記第２のトランジスタ３４６のゲート電圧になり得る、
を具備するコンピュータ可読記憶媒体。
【請求項３５】
前記低電圧マルチステージ増幅器は、前記出力ステージの供給電圧を、前記出力ステージの出力信号に一致させるよう構成された、請求項３４のコンピュータ可読記憶媒体。
【請求項３６】
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、請求項３４のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【米国特許法（３５Ｕ．Ｓ．Ｃ．）§１１９に基づく優先権の主張】
【０００１】
[0001]本特許出願は、２０１２年７月２６日に出願され、“低電圧クラスＡＢの増幅器（LOW VOLTAGE CLASS-AB OPAMP）”と題され、これの譲受人に譲渡され、これにより参照によってここに明確に組み込まれた米国特許仮出願６１／６７６，０８３号の優先権を主張する。
【技術分野】
【０００２】
[0002]  本開示は、一般的に電子通信に関する。さらに具体的は、本開示は低電圧マルチステージ増幅器に関する方法及びシステムに関する。
【背景技術】
【０００３】
[0003]  無線通信システムは、音声、ビデオ、データ等のような通信コンテンツの様々なタイプを提供するために広く展開されている。これらのシステムは、1つまたは複数の基地局との、マルチプルの無線通信デバイスの同時通信をサポートすることが出来る多元接続システムであり得る。
【０００４】
[0004]  無線通信デバイスは、典型的にバッテリによって動力を供給されている。無線通信デバイスの機能が更に複雑になるにつれて、バッテリ寿命を最大化する無線通信デバイスに対する要望がある。無線通信デバイスの電力消費を低減することによって、バッテリ寿命は増加され得る。電力消費を低減させる１つの方法は、無線通信デバイスにおいて、より効率的な増幅器を使用することである。例えば、より低い供給電圧を用いる増幅器は、より高い供給電圧を使用する増幅器よりも更に効率的であり得る。未だに必要な利得を供給している間では、恩恵はより低い供給電圧を用いる増幅器によって実現され得る。
【発明の概要】
【０００５】
[0005]  低電圧マルチステージ増幅器が、説明される。低電圧マルチステージ増幅器は、マルチプルの前段のステージを含む。低電圧マルチステージ増幅器は、供給ステージをも含む。低電圧マルチステージ増幅器は、供給ステージの第２トランジスタの飽和電圧と、出力ステージ中の第１トランジスタのしきい値電圧と、の合計と同じ低さの供給電圧で作動する出力ステージを更に含む。供給ステージは、出力ステージを供する。
【０００６】
[0006]  供給ステージは、減衰ステージとしても動作し得る。低電源マルチステージ増幅器は、供給ステージを介して出力ステージの適切な動作のために静止電流（無信号時電流、自己消費電流）を設定するバイアス回路をも含む。バイアス回路は、複製した電流ステージ、最少セレクタ及びエラー増幅器を含み得る。複製した電流ステージは、最少セレクタに第２のバイアス電圧及び第１のバイアス電圧を供給し得る。最少セレクタは、エラー増幅器に所定の電圧を供給し得る。エラー増幅器は、出力ステージの静止電流を設定する供給ステージを制御し得る。
【０００７】
[0007]  所定の電圧は、仮に第１のバイアス電圧と第２のバイアス電圧が、互いの最少セレクタトランジスタの飽和電圧内にある場合、第１のバイアス電圧と第２のバイアス電圧との平均となり得る。所定の電圧は、仮に第１のバイアス電圧と第２のバイアス電圧が、互いの最少セレクタトランジスタの飽和電圧内にない場合、第１のバイアス電圧及び第２のバイアス電圧の小さい方となり得る。エラー増幅器は、第１の制御電圧と第２の制御電圧とを供給ステージに出力し得る。
【０００８】
[0008]  第１のトランジスタはｐチャネルトランジスタとなり得、第２のトランジスタはｎチャネルトランジスタとなり得る。第１のトランジスタのソースは、可変の正の供給電圧に結合し得る。第１のトランジスタのゲートは、第２のトランジスタのドレインに結合され得る。第２のトランジスタのソースは、可変の負の供給電圧に結合され得る。
【０００９】
[0009]  マルチプルの前段ステージは、第１ステージ及び第２ステージを含み得る。第１のステージは入力信号を受信し得る。第１のステージの出力は、第２のステージに結合し得る。第２のステージの出力は、出力ステージに結合し得る。出力ステージは出力信号を出力し得る。第２のステージ中の電流は再利用されるので、供給ステージをサポートするための更なるバイアス電流は、必要とされ得ない。低電圧マルチステージ増幅器は、クラスＧの増幅器又はクラスＨの増幅器となり得る。低電圧マルチステージ増幅器は、出力ステージの出力信号に、出力ステージの供給電圧を、一致させるよう構成され得る。出力ステージは、±０．４５Ｖの供給電圧で動作し得る。
【００１０】
[0010]  増幅に関する方法も説明される。入力信号は、取得される。入力信号は、低電圧マルチステージ増幅器を用いて増幅される。低電圧マルチステージ増幅器は、マルチプルの前段ステージをも含む。低電圧マルチステージ増幅器は、供給ステージをも含み得る。低電圧マルチステージ増幅器は、出力ステージ中の第１のトランジスタのしきい値電圧と供給ステージの第２のトランジスタの飽和電圧との合計と同じ低さの供給電圧で動作する出力ステージを更に含み得る。供給ステージは、出力ステージを供する。
【００１１】
[0011]  装置が、説明される。装置は、入力信号を取得する手段を含む。装置は、出力ステージ中の第１のトランジスタのしきい値電圧と、供給ステージの第２のトランジスタの飽和電圧と、の合計と同じ低さの供給電圧で動作する出力ステージ、供給ステージ、及びマルチプルの前段のステージを含む入力信号を増幅する手段をも含む。供給ステージは、出力ステージを供する。
【００１２】
[0012]  入力信号を増幅するために構成されたコンピュータプログラム製品も説明される。コンピュータプログラム製品は、その命令を有する非一時的なコンピュータ可読媒体を含む。命令は、低電圧マルチステージ増幅器に入力信号を取得させるためのコードを含む。命令は、低電圧マルチステージ増幅器に入力信号を増幅させるためコードをも含む。低電圧マルチステージ増幅器は、出力ステージ中の第１のトランジスタのしきい値電圧と、供給ステージの第２のトランジスタの飽和電圧と、の合計と同じ低さの供給電圧で動作する出力ステージ、供給ステージ及びマルチプルの前段のステージを含む。供給ステージは、出力ステージを供する。
【図面の簡単な説明】
【００１３】
【図１】[0013]  図１は、低電圧マルチステージ増幅器を示すブロック図である。
【図２】[0014]  図２は、本システム及び方法で使用するための低電圧マルチステージ増幅器を示すブロック図である。
【図３】[0015]  図３は、本システム及び方法で使用するための低電圧マルチステージ増幅器を示す回路図である。
【図４】[0016]  図４は、本システム及び方法で使用するためのバイアス回路の回路図である。
【図５】[0017]  図５は、エラー増幅器の回路図である。
【図６】[0018]  図６は、最少セレクタの回路図である。
【図７】[0019]  図７は、低電圧マルチステージ増幅器を使用する増幅器に関する方法のフロー図である。
【図８】[0020]  図８は、低電圧マルチステージ増幅器を使用する電子デバイス／無線デバイスのハードウェアの履行の一部を示す。
【発明の詳細な説明】
【００１４】
[0021]  図１は、低電圧マルチステージ増幅器１０６を図示したブロック図である。低電圧マルチステージ増幅器１０６は、無限に可変な供給レールを有する、増幅器、レールスイッチング増幅器、クラスＨの増幅器、クラスＧの増幅器又はクラスＡＢの増幅器になり得る。低電圧マルチステージ増幅器１０６は、オペアンプ、パワー増幅器又は分配増幅器になり得る。増幅器１０６中の電力供給レールを調整することにより、増幅器１０６の電力消費は減少され得る（なぜなら、電力供給レールが、歪みを回避するための入力信号に関して必要とされる電圧の最少量を供給だけしているからである）。
【００１５】
[0022]  低電圧マルチステージ増幅器１０６は、マルチプルの増幅ステージを含み得る。例えば、低電圧マルチステージ増幅器１０６は、第１のステージＧｍ１ １１０、第２のステージＧｍ２ １１２、減衰ステージＧｍＤ １１４及び出力ステージＧｍ３ １１６を含み得る。マルチプルの増幅ステージは、低電圧マルチステージ増幅器１０６に入力信号１０８を増幅させ、最少の歪み及び最少の電力消費で増幅された出力信号１２０を生成させる。第１のステージ増幅器Ｇｍ１ １１０は伸縮自在の増幅器となり得る。
【００１６】
[0023]  クラスＢの増幅器は、入力信号１０８の波長の周期の半分のみを増幅し得る。増加した歪みの支出（expense）で、クラスＢの増幅器は、高い効率を有し（なぜならば、クラスＢの増幅器の増幅要素は半分の時間でスイッチがオフするからである。）、結果として電力消費を低減させる。相補の組を用いることで、マルチプルのクラスＢの増幅器は、入力信号の双方の半分を増幅するために使用され得、従って歪みを低減させ得る。しかしながら、クラスＢの増幅器の相補の組は、重複する歪みに苦しみ得、ここにおいて、増加した歪みは、クラスＢの増幅器の１つがターンオフし、別のクラスＢの増幅器がターンオンした時に経験される。
【００１７】
[0024]  重複する歪みを取り除く１つの方法は、クラスＡＢの増幅器を使用することである。クラスＡＢの増幅器において、各々のデバイスが信号の半分を増幅し得、（むしろシャットオフする）他の半分の期間に少量を誘導し得る。（静止電流として参照される）信号がないとき、歪みの量は、両デバイスを通る不変電流に依存する。静止電流は、直接、バイアス電圧に依存する。クラスＡＢの増幅器は、クラスＢの増幅器よりも低い性能を有するが、高い直線性を有する。
【００１８】
[0025]  クラスＧとクラスＨの増幅器は、歪みを増加させずに高い性能を得ることでクラスＡＢの出力ステージを向上させる。クラスＧの増幅器では、レールスイッチングは性能を増加させるために使用される。レールスイッチングにおいて、異なる供給電圧は、出力信号１２０中の振幅を調整させるために使用される。出力ステージＧｍ３ １１６は、最大の出力電流を経験し、従って性能において最大の増加を得ることができるため、典型的には、レールスイッチングは、出力ステージＧｍ３ １１６中で使用される。クラスＧの増幅器に関して、マルチプルの別々の供給電圧が使用され得る。クラスＨの増幅器に関して、（出力信号１２０への供給電圧を一致させることで）無限に可変な供給電圧が使用され得る。出力信号１２０への供給電圧を一致させることは、時々、包絡線軌道として参照され得る。
【００１９】
[0026]  低電圧マルチステージ増幅器１０６は、バイアス回路１１８を含み得る。バイアス回路１１８は、出力ステージＧｍ３ １１６の静止電流を設定し得、従って出力ステージＧｍ３ １１６の適切な動作に関して要求される最少のヘッドルームを供給し得る。バイアス回路１１８は、出力ステージＧｍ３ １１６に最少の供給電圧（±０.４５ボルト（Ｖ）へ低下させた動作（operation down to +/- .45 volts (V)））で動作させる、出力信号１２０に依存する減衰ステージＧｍＤ １１４を通じて出力ステージＧｍ３ １１６へと制御電圧を供給し得る。最少の供給電圧で出力ステージＧｍ３ １１６を動作させることで、低電圧マルチステージ増幅器１０６の電力消費は低減し得る。
【００２０】
[0027]  図２は、本システム及び方法で使用するためのマルチステージ増幅器２０６を図示するブロック図である。図２の低電圧マルチステージ増幅器２０６は、図１の低電圧マルチステージ増幅器１０６の一形態になり得る。低電圧マルチステージ増幅器２０６は、バイアス回路２１８、第１のステージＧｍ１ ２１０、第２のステージＧｍ２ ２１２、減衰ステージＧｍＤ ２１４及び出力ステージＧｍ３ ２１６を含み得る。第１のステージＧｍ１ ２１０は、入力信号Ｖｉ２０８を受信し、電圧ＶＯ１ ２２１を出力する。電圧ＶＯ１ ２２１は、第２のステージＧｍ２ ２１２の入力に供給され得る。第２のステージＧｍ２ ２１２は、電圧ＶＯ２ ２２４を出力し得る。電圧ＶＯ２２４は、出力ステージＧｍ３ ２１６の入力に供給され得る。出力ステージＧｍ３ ２１６は、出力信号ＶＯ ２２０を出力し得る。出力ステージＧｍ３ ２１６の出力は、配線容量ＣＬ２２９を介してグラウンドに結合され得る。
【００２１】
[0028]  第１のステージＧｍ１ ２１０の出力は、キャパシタＣＣ ２２６にも結合され得る。キャパシタＣＣ ２２６は、並列の抵抗Ｒｃ ２２８とキャパシタＣｃ２ ２２７との両方に結合され得る。抵抗Ｒｃ ２２８とキャパシタＣｃ２ ２２７とは、出力ステージＧｍ３ ２１６の出力に結合され得る。
【００２２】
[0029]  第２のステージＧｍ２ ２１２の出力は、キャパシタＣＤ２ ２３０を介して出力ステージＧｍ３ ２１６の出力にも結合され得る。第２のステージＧｍ２ ２１２の出力は、更に減衰ステージＧｍＤ ２１４の出力に結合され得る。第２ステージＧｍ２ ２１２の出力は、キャパシタＣＤ ２２５を介して減衰ステージＧｍＤ ２１４の入力にも結合され得る。
【００２３】
[0030]  バイアス回路２１８は、制御電圧ＶＢ ２２２を出力し得る。バイアス回路２１８の出力は、抵抗ＲＢ ２２３を介して減衰ステージＧｍＤ ２１４の入力に結合され得る。（図示せぬ）バイアス回路２１８への更なるフィードバックは、適切な制御電圧ＶＢ ２２２の生成を促進するためにも使用され得る。上述したように、制御電圧ＶＢ ２２２は、抵抗ＲＢ２２３を通じて通過し、減衰ステージＧｍＤ２１４は出力ステージＧｍ３ ２１６の動作に関して必要とされる適切な静止電流を生成し得る。
【００２４】
[0031]  減衰ステージＧｍＤ２１４の出力から減衰ステージＧｍＤ２１４に向かうインピーダンスは、負の供給電圧に結合される
【数１】
0006599229.tif 000002
【００２５】
に結合されるキャパシタＣｅｑ１ ２３１によって接近し得る。減衰ステージＧｍＤ２１４の出力から低電圧マルチステージ増幅器２０６の出力に向かうインピーダンスは、負の供給電圧に結合される
【数２】
0006599229.tif 000003
【００２６】
に結合されるキャパシタＣｅｑ２ ２２３によって接近し得る。減衰ステージＧｍＤ２１４、抵抗ＲＧＢ ２２３及びキャパシタＣＤ２２５によって形成された減衰回路は、
【数３】
0006599229.tif 000004
【００２７】
の減衰抵抗と
【数４】
0006599229.tif 000005
【００２８】
の等価ブロッキングキャパシタンスをエミュレート（emulate）する。
【００２９】
[0032]  図３は、本システム及び方法での使用に関する低電圧マルチステージ増幅器３０６を図示する回路図である。低電圧マルチステージ増幅器３０６は、第１のステージＧｍ１ ３１０、第２のステージＧｍ２ ３１２、減衰ステージＧｍＤ ３１４、出力ステージＧｍ３ ３１６及び電流ミラー３３５を含み得る。制御電圧ＶｃＰ ３２２及びＶｃｔＮ３２２ｂは、バイアス回路１１８から供給され得る。
【００３０】
[0033]  第１ステージＧｍ１ ３１０は、入力信号３０８を受信し得る。第１ステージＧｍ１ ３１０は、正の供給電圧Ｖｄｄ_ｒｘ ３３９及び負の供給電圧Ｖｎｅｇ_ｒｅｇ ３３８に結合され得る。正の供給電圧Ｖｄｄ_ｒｘ ３３９は、（出力信号３２０に従って変化しない）１．８Ｖのアナログ供給となり得る。負の供給電圧Ｖｎｅｇ_ｒｅｇ ３３８は、固定された小さな−ｖｅ電圧（例えば、−０．３Ｖ）となり得る。第１ステージＧｍ１ ３１０の出力は、第２ステージＧｍ２ ３１２に結合され得る。カレントミラー３３５は、ｐチャネル型トランジスタ３４１、ｐチャネル型トランジスタＭ３ ３４２ａ、及びｐチャネル型トランジスタＭ３’ ３４２ｂを含み得る。ｐチャネル型トランジスタ３４１のソースは、Ｖｄｄ_ｒｘ ３３９に結合され得る。ｐチャネル型トランジスタ３４１のゲートは、ｐチャネル型トランジスタ３４１のドレインに結合され得る。ｐチャネル型トランジスタ３４１のドレインはｎチャネル型トランジスタ３３７のドレインにも結合され得る。ｎチャネル型トランジスタ３３７のソースは、Ｖｎｅｇ_ｒｅｇ３３８に結合され得る。ｎチャネル型トランジスタ３３７のゲートは、第１のステージＧｍ１ ３１０の出力に結合され得る。キャパシタＣｃ ３３６は、第１のステージＧｍ１ ３１０と出力信号Ｖｏ ３２０との間で結合され得る。
【００３１】
[0034]  ｐチャネル型トランジスタＭ３ ３４２ａのソース及びｐチャネル型トランジスタＭ３’ ３４２ｂのソースは、互いにＶｄｄ_ｒｘ ３３９に結合され得る。ｐチャネル型トランジスタＭ３ ３４２ａのゲート及びｐチャネル型トランジスタＭ３’ ３４２ｂのゲートは、互いにｐチャネル型トランジスタ３４１のゲートに結合され得る。第２のステージＧｍ２ ３１２は、カレントミラー３３５及びｎチャネル型トランジスタ３３７を含み得る。
【００３２】
[0035]  減衰ステージＧｍＤ ３１４は、低電圧マルチステージ増幅器３０６に関する必要な減衰を供給する。減衰ステージＧｍＤ ３１４は、第２のステージＧｍ２ ３１２に関する電流源としても再び利用され得る。減衰ステージＧｍＤ３１４は、供給ステージとしても参照され得る。減衰ステージＧｍＤ３１４は、第１の抵抗３５０ａ、第２の抵抗３５０ｂ、ｎチャネル型トランジスタＭ４ ３４４、ｎチャネル型トランジスタＭ５ ３４５、第１のキャパシタ３４３ａ及び第２のキャパシタ３４３ｂを含み得る。ｎチャネル型トランジスタＭ４ ３４４のゲートは、第１の抵抗３５０ａを介して制御電圧ＶｃｔＰ３２２ａに結合され得る。ｎチャネル型トランジスタＭ５ ３４５のゲートは、第２の抵抗３５０ｂを介して制御電圧ＶｃｔＮ ３２２ｂに結合され得る。制御電圧 ＶｃｔＰ ３２２ａ及び制御電圧ＶｃｔＮ３２２ｂは、図４との関連で下記で説明されるバイアス回路によって供給され得る。第１の抵抗３５０を通じた制御電圧ＶｃｔＰ ３２２ａ及び第２の抵抗３５０ｂを通じて制御電圧ＶｃｔＮ ３２２ｂは、出力ステージＧｍ３ ３１６の適切な動作に関して必要とされる静止電流を設定し得る。
【００３３】
[0036]  ｎチャネル型トランジスタＭ４ ３４４のドレインは、第２のステージＧｍ２ ３１２のｐチャネル型トランジスタＭ３ ３４２ａのドレインに結合され得る。ｎチャネル型トランジスタＭ４ ３４４のドレインは、第１のキャパシタ３４３ａを介してｎチャネル型トランジスタＭ４ ３４４のゲートにも結合され得る。ｎチャネル型トランジスタＭ４ ３４４のソースは、可変の負の供給電圧Ｖｎｅｇ３４０に結合され得る。ｎチャネル型トランジスタＭ５ ３４５のドレインは、第２のステージＧｍ２ ３１２のｐチャネル型トランジスタＭ３’ ３４２ｂのドレインに結合され得る。ｎチャネル型トランジスタＭ５ ３４５のドレインは、第２のキャパシタ３４３ｂを介してｎチャネル型トランジスタＭ５ ３４５のゲートにも結合され得る。ｎチャネル型トランジスタＭ５ ３４５のソースは、可変の負の供給電圧Ｖｎｅｇ３４０に結合され得る。第２のステージＧｍ２ ３１２中の電流は再利用されるため、減衰ステージＧｍＤ３１４をサポートするための更なるバイアス回路は必要とされない。
【００３４】
[0037]  出力ステージＧｍ３ ３１６は、ｐチャネル型トランジスタＭ２ ３４７及びｎチャネル型トランジスタＭ１ ３４６を含み得る。ｐチャネル型トランジスタＭ２ ３４７のソースは、可変の正の供給電圧Ｖｐｏｓ ３５２に結合され得る。ｐチャネル型トランジスタＭ２ ３４７のドレインは、ｎチャネル型トランジスタＭ１ ３４６のドレインに結合され得る。ｐチャネル型トランジスタＭ２ ３４７のドレインは、出力信号Ｖｏ ３２０にも結合され得る。ｐチャネル型トランジスタＭ２ ３４７のゲートは、減衰ステージＧｍＤ３１４におけるｎチャネル型トランジスタＭ４ ３４４のドレインに結合され得る。ｐチャネル型トランジスタＭ２ ３４７のゲートは、第３のキャパシタ３４３ｃを介して出力信号Ｖｏ ３２０にも結合され得る。ｐチャネル型トランジスタＭ２ ３４７のゲートでの電圧ｖｇｐ ３４８は、バイアス回路１１８に供給され得る。
【００３５】
[0038]  ｎチャネル型トランジスタＭ１ ３４６のソースは、可変の負の供給電圧Ｖｎｅｇ３４０に結合され得る。ｎチャネル型トランジスタＭ１ ３４６のゲートは、減衰ステージＧｍＤ３１４のｎチャネル型トランジスタＭ５のドレインに結合され得る。ｎチャネル型トランジスタＭ１ ３４６のゲートは、第４のキャパシタ３４３ｄを介して出力信号Ｖｏ ３２０にも結合され得る。ｎチャネル型トランジスタＭ１ ３４６のゲートでの電圧ｖｇｎ３４９は、バイアス回路１１８に結合され得る。
【００３６】
[0039]  低電圧マルチステージ増幅器３０６の適切な動作に関して求められている最少のヘッドルームは、Ｖｐｏｓ−Ｖｎｅｇ＞ＶｇｓＭ２＋ＶｄｓａｔＭ４，であり、ここでＶｇｓＭ２はｐチャネル型トランジスタＭ２ ３４７のゲートからソースへの電圧であり、ＶｄｓａｔＭ４は、飽和動作（こうして、ｎチャネル型トランジスタＭ４ ３４４を三極管領域にて動作させることを防ぐ）を満足するために要求されるｎチャネル型トランジスタＭ４ ３４４のドレインからソースへの最少電圧である。これは高度な補償を可能にさせる。制御電圧ＶｃｔＰ ３２２ａ及制御電圧ＶｃｔＮ３２２ｂは、Ｍ１ ３４６、Ｍ２ ３４７及びＭ４ ３４４によって形成される低電圧構造の適切な動作を確保する。
【００３７】
[0040]  図４は、本システム及び方法での使用に関するバイアス回路４１８の回路図である。図４のバイアス回路は、図１のバイアス回路１１８の一形態となり得る。バイアス回路４１８は複製した電流ステージ４８２、最少セレクタ４５９及びエラー増幅器４６０を含み得る。複製した電流ステージは、第１のバイアス電圧４５８ａ及び第２のバイアス電圧４５８ｂを生成し得る。
【００３８】
[0041]  複製した電流ステージ４８２は、第１のｐチャネル型トランジスタＭ４５５ａ、第２のｐチャネル型トランジスタ４５５ｂ、ｐチャネル型トランジスタＭ２／Ｎ４５７、ｎチャネル型トランジスタ４５４及びｎチャネル型トランジスタＭ１／Ｋ４５３を含み得る。ｐチャネル型トランジスタＭ２／Ｎ４５７のサイズは、出力ステージＧｍ３ ３１６のｐチャネル型トランジスタＭ２ ３４７を整数Ｎで割ったサイズとなり得る。ｎチャネル型トランジスタＭ１／Ｋ４５３のサイズは、出力ステージＧｍ３ ３１６のｎチャネル型トランジスタＭ１ ３４６を整数Ｋで割ったサイズになり得る。
【００３９】
[0042]  第１のｐチャネル型トランジスタ４５５ａ及び第２のｐチャネル型トランジスタ４５５ｂのソースは、互いに正のレール電圧Ｖｄｄ_ｒｘ４３９に結合され得る。ｐチャネル型トランジスタ４５５ａのゲートは、第２のｐチャネル型トランジスタ４５５ｂのゲートに結合され得る。第１のｐチャネル型トランジスタ４５５ａのゲートは、第１のｐチャネル型トランジスタ４５５ａのドレインにも結合され得る。第１のｐチャネル型トランジスタ４５５ａのゲートは、更にｎチャネル型トランジスタ４５４のドレインに結合され得る。
【００４０】
[0043]  ｎチャネル型トランジスタ４５４のゲートは、電圧ｖｂ４５１に結合され得る。電圧ｖｂ４５１は、ｎチャネル型トランジスタＭ１／Ｋ４５３のドレイン電圧を設定するために用いられる任意の電圧となり得る。ゼロ信号条件（例えば０Ｖ）で、ｎチャネル型トランジスタＭ１／Ｋ ４５３のドレイン電圧が出力信号に近くなるよう電圧ｖｂ４５１を設定することが望まれる。ｎチャネル型トランジスタ４５４のソースは、ｎチャネル型トランジスタＭ１／Ｋ４５３のドレインに結合され得る。ｎチャネル型トランジスタＭ１／Ｋ４５３のゲートは、電圧ｖｇｎ４４９に結合され得る。電圧ｖｇｎ ４４９は、図３の電圧ｖｇｎ ３４９になり得る。ｎチャネル型トランジスタＭ１／Ｋのソースは、可変の負の供給レールＶｎｅｇ ４４０に結合され得る。
【００４１】
[0044]  第２のｐチャネル型トランジスタ４５５ｂのドレインは、抵抗４５６ａを介して可変の負の供給電圧Ｖｎｅｇ４４０に結合され得る。第２のｐチャネル型トランジスタ４５５ｂのドレインの電圧は、第１のバイアス電圧４５８ａになり得る。
【００４２】
[0045]  ｐチャネル型トランジスタＭ２／Ｎ ４５７のソースは、可変の正の供給レールＶｐｏｓ ４５２に結合され得る。ｐチャネル型トランジスタＭ２／Ｎ ４５７のゲートは、電圧ｖｇｐ４４８に結合され得る。電圧ｖｇｐ ４４８は、図３の電圧ｖｇｐ ３４８になり得る。ｐチャネル型トランジスタＭ２／Ｎ２ ４５７のドレインは、抵抗４５６ｂを介して可変の負の供給レールＶｎｅｇ ４４０に結合され得る。ｐチャネル型トランジスタＭ２／Ｎ ４５７のドレインの電圧は、第２のバイアス電圧４５８ｂとなり得る。
【００４３】
[0046]  第１のバイアス電圧４５８ａ及び第２のバイアス電圧４５８ｂの両者は、最少セレクタ５４９に提供され得る。最少セレクタ４５９は、所定の電圧Ｖｄｅｔ ４６１を出力し得る。所定の電圧Ｖｄｅｔ ４６１は、仮に第１のバイアス電圧４５８ａ及び第２のバイアス電圧４５８ｂが近い（例えば、（最少セレクタトランジスタの飽和電圧として参照される）最少セレクタ４５９中で使用されるトランジスタの飽和電圧に満たない）と、第１のバイアス電圧４５８ａと第２のバイアス電圧４５８ｂとの平均となり得る。仮にバイアス電圧４５８の１つが、より他のバイアス電圧４５８よりも大きい場合（例えば、クラスＡＢの増幅器が高い電流をドライブしている時）、最少セレクタ４５９は、所定の電圧Ｖｄｅｔ ４６１としてより小さなバイアス電圧４５８を出力する。最少セレクタ４５９が、図６に関して以下更なる詳細で説明される。
【００４４】
[0047]  所定の電圧Ｖｄｅｔ ４６１は、エラー増幅器４６０に供給され得る。エラー増幅器４６０は、選択されたバイアス電圧４５８（例えば、所定の電圧Ｖｄｅｔ ４６１）と、負のフィードバックに基づいて制御電圧ＶｃｔＮ ４２２ｂ及び制御電圧ＶｃｔＰ ４２２ａを設定するためのリファレンス電圧Ｖｒｅｆ ４６２と、を比較し得る。エラー増幅器４６０は、それ故に制御電圧ＶｃｔＰ ４２２ａと、制御電圧ＶｃｔＮ ４２２ｂと、を出力し得る。エラー増幅器４６０が、図５に関して以下の更なる詳細において説明される。
【００４５】
[0048]  図５は、エラー増幅器５６０の回路図である。図５のエラー増幅器５６０は、図４におけるエラー増幅器４６０の一形態である。上述したように、エラー増幅器５６０は、バイアス電圧Ｖｄｅｔ ５６１と、制御電圧ＶｃｔＰ５２２ａ及びＶｃｔＮ ５２２ｂを設定するためのリファレンス電圧Ｖｒｅｆ ５６２と、を比較する。エラー増幅器５６０は、それ故に（差動出力によって制御される）出力ステージＧｍ３ １６６の静止電流を制御し得る。エラー増幅器５６０は、（共通モードフィードバック（ＣＭＦＢ）を介して共通モード出力によって制御される）第２のステージＧｍ２ １１２のバイアス電流をも制御し得る。エラー増幅器５６０は、相互コンダクタンス（ｇｍ）と、エラー増幅器５６０のループの安定性と、を制御するためのソースデジェネレイトになり得る。
【００４６】
[0049]  エラー増幅器５６０は、第１のｐチャネル型トランジスタ５６３ａ、第２のｐチャネル型トランジスタ５６３ｂ、第３のｐチャネル型トランジスタ５６３ｃ、第４のｐチャネル型トランジスタ５６３ｄ、第１のｎチャネル型トランジスタ５６４ａ、第２のｎチャネル型トランジスタ５６４ｂ、第３のｎチャネル型トランジスタ５６４ｃ及び第４のｎチャネル型トランジスタ５６４ｄを含み得る。エラー増幅器５６０は、抵抗５６５及びキャパシタ５６６も含み得る。ｐチャネル型トランジスタ５６３ａ−ｄの各々のボディは、正の供給レールＶｄｄ_ｒｘ５３９に結合され得る。ｎチャネル型トランジスタ５６４ａ−ｄの各々のボディは、ｎチャネル型トランジスタ５６４ａ−ｄの各々をバイアスするため、可変の負の供給レールＶｎｅｇ ５４０に結合され得る。
【００４７】
[0050]  第１のｐチャネル型トランジスタ５６３ａのソースと、第２のｐチャネル型トランジスタ５６３ｂのソースとは、各々が正の供給レールＶｄｄ_ｒｘ ５３９に結合され得る。第１のｐチャネル型トランジスタ５６３ａのゲートは、第２のｐチャネル型トランジスタ５６３ｂのゲートに結合され得る。第１のｐチャネル型トランジスタ５６３ａのドレインは、第２のｐチャネル型トランジスタ５６３ｂのドレインに結合され得る。第１のｐチャネル型トランジスタ５６３ａのドレインは、第３のｐチャネル型トランジスタ５６３ｃのソースにも結合され得る。第２のｐチャネル型トランジスタ５６３ｂのドレインは、第４のｐチャネル型トランジスタ５６３ｄのソースにも結合され得る。
【００４８】
[0051]  第３のｐチャネル型トランジスタ５６３ｃのゲートと、第４のｐチャネル型トランジスタ５６３ｄのゲートとは、互いにバイアス飽和電圧５６７に結合され得る。バイアス飽和電圧６５７は、飽和領域中で動作させるためのバイアスカスコードトランジスタ５６３ｃ−ｄのために用いられる接地電圧（又は他の電圧）である。第３のｐチャネル型トランジスタ５６３ｃのドレインは、ｎチャネル型トランジスタ５６４ａのドレインに結合され得る。第３のｐチャネル型トランジスタ５６３ｃのドレインでの電圧は、制御電圧ＶｃｔＰ ５２２ａとなり得る。第４のｐチャネル型トランジスタ５６３ｄのドレインは、第２のｎチャネル型トランジスタ５６４ｂのドレインに結合され得る。第４のｐチャネル型トランジスタ５６３ｄのドレインでの電圧は、制御電圧ＶｃｔＮ ５２２ｂとなり得る。第１のｎチャネル型トランジスタ５６４ａのゲートは、電圧Ｖｄｅｔ ５６１に結合され得る。図５の電圧Ｖｄｅｔ ５６１は、図４の電圧Ｖｄｅｔ ４６１になり得る。第２のｎチャネル型トランジスタ５６４ｂのゲートは、リファレンス電圧Ｖｒｅｆ５６２に結合され得る。図５の電圧Ｖｒｅｆ ５６２は、図４の電圧Ｖｒｅｆ ４６２になり得る。第１のｎチャネル型トランジスタ５６４ａのソースは、抵抗５６４ｂを介して第２のｎチャネル型トランジスタ５６４ｂのソースにも結合され得る。第１のｎチャネル型トランジスタ５６４ａのソースは、キャパシタ５６６を介して第２のｎチャネル型トランジスタ５６４ｂのソースに結合され得る。
【００４９】
[0052]  第１のｎチャネル型トランジスタ５６４ａのソースは、さらに第３のｎチャネル型トランジスタ５６４ｃのドレインに結合され得る。第２のｎチャネル型トランジスタ５６４ｂのソースは、第４のｎチャネル型トランジスタ５６４ｄのドレインに結合され得る。第３のｎチャネル型トランジスタ５６４ｃのゲート及び第４のｎチャネル型トランジスタ５６４ｄのゲートは、互いにリファレンス信号ｎｒｅｆ ５６８に結合され得る。リファレンス信号ｎｒｅｆ ５６８は、制御電圧ＶｃｔＰ ５２２ａ及び制御電圧ＶｃｔＰ ５２２ｂの共通モード電圧を設定する共通モードフィードバック（ＣＭＦＢ）増幅器から提供され得る。第３のｎチャネル型トランジスタ５６４ｃのソース及び第４のｎチャネル型トランジスタ５６４ｄのソースは、互いに可変の負の供給レールＶｎｅｇ ５４０に結合され得る。
【００５０】
[0053]  図６は、最少セレクタ６５９の回路図である。図６の最少セレクタ６５９は、図４の最少セレクタ４５９の一形態である。上述したように、最少セレクタ４５９は、第１のバイアス電圧６５８ａと第２のバイアス電圧６５８ｂと、を受信し得る。最少セレクタ６５９は、次いで（バイアス電圧６５８が近ければ）バイアス電圧６５８の平均を、電圧Ｖｄｅｔ ６６１として、又は（一方のバイアス電圧６５８が他方のバイアス電圧６５８よりもより大きければ）より小さなバイアス電圧６５８を電圧Ｖｄｅｔ ６６１として、出力し得る。他の増幅器のデザインにおいて、最少セレクタ６５９は、増幅器中に内蔵され、複雑なマルチステージのトポロジー（topology）で使用されることが出来ない。
【００５１】
[0054]  最少セレクタ６５９は、第１のｐチャネル型トランジスタ６７３ａ、第２のｐチャネル型トランジスタ６７３ｂ、第３のｐチャネル型トランジスタ６７３ｃ及び第４のｐチャネル型トランジスタ６７３ｄを含み得る。ｐチャネル型トランジスタ６７３ａ−ｄの各々のボディは、ｐチャネル型トランジスタ６７３ａ−ｄの各々をバイアスするための正の供給レールＶｄｄ_ｒｘ６３９に結合され得る。第１のｐチャネル型トランジスタ６７３ａのソースは、正の供給レールＶｄｄ_ｒｘ６３９に結合され得る。第１のｐチャネル型トランジスタ６７３ａのゲートは、電圧ｐｒｅｆ ６７４を受信し得る。第１のｐチャネル型トランジスタ６７３ａのドレインは、第２のｐチャネル型トランジスタ６７３ｂのソースに結合され得る。第２のｐチャネル型トランジスタ６７３ｂのゲートは、電圧ｐｒｆｃａｓ６７５を受信し得る。電圧ｐｒｅｆ６７４及びｐｒｆｃａｓ６７５は、ｐチャネル型トランジスタ６７３及び６７３ｄが適切な電流でバイアスされるよう設定され得る。
【００５２】
[0055]  第２のｐチャネル型トランジスタ６７３ｂのドレインは、第３のｐチャネル型トランジスタ６７３ｂのソース及び第４のｐチャネル型トランジスタ６７３ｄのソースに結合され得る。第２のｐチャネル型トランジスタ６７３ｂのドレインでの電圧は、最少セレクタ６５９によるバイアス電圧Ｖｄｅｔ ６６１の出力になり得る。第３のｐチャネル型トランジスタ６７３ｃのドレイン及び第４のｐチャネル型トランジスタ６７３ｄのドレインは、各々が可変の負の供給レールＶｎｅｇ ６４０に結合され得る。第３のｐチャネル型トランジスタ６７３ｃのゲートは、抵抗６５６ａ（例えば、抵抗４５６ａ）を介して、可変の負の供給レールＶｎｅｇ ６４０ａに結合され得る。第３のｐチャネル型トランジスタ６７３ｃのゲートは、第１のバイアス電圧６５８ａにも結合され得る。第４のｐチャネル型トランジスタ６７３ｄのゲートは、抵抗６５６ｂ（例えば抵抗４５６ｂ）を介して可変の負の供給レールＶｎｅｇ ６４０に結合され得る。第４のｐチャネル型トランジスタ６７３ｄのゲートは、第２のバイアス電圧６５８ｂにも結合され得る。
【００５３】
[0056]  図７は、低電圧マルチステージ増幅器１０６を使用する増幅に関する方法７００のフロー図である。方法７００は、低電圧マルチステージ増幅器１０６によって実行され得る。低電圧マルチステージ増幅器１０６は、７０２において、入力信号１０８を受信し得る。低電圧マルチステージ増幅器１０６は、７０４において、電圧ＶＯ１ ２２１を得るために第１ステージＧｍ１ １１０を用いて入力信号１０８を増幅し得る。低電圧マルチステージ増幅器１０６は、７０６において、電圧ＶＯ２ ２２４を得るために第２のステージＧｍ２ １１２を用いて電圧ＶＯ１ ２２１を増幅し得る。
【００５４】
[0057]  低電圧マルチステージ増幅器１０６は、７０８において、バイアス回路１１８を用いて、出力ステージＧｍ３ １１６に関する制御電圧ＶｃｔＮ ３２２ｂと制御電圧ＶｃｔＰ ３２２ａを生成し得る。低電圧マルチステージ増幅器１０６は、７１０において、減衰ステージＧｍＤ １１４を介して出力ステージＧｍ３ １１６に制御電圧ＶｃｔＮ ３２２ｂ及び制御電圧ＶｃｔＰ ３２２ａを供給し得る。低電圧マルチステージ増幅器１０６は、７１２において、出力信号１２０を得るために出力ステージＧｍ３ １１６を用いて電圧ＶＯ２ ２２４を増幅し得る。
【００５５】
[0058]  図８は、低電圧マルチステージ増幅器１０６を使用する電子デバイス／無線デバイス８０１内に含まれ得るある構成要素を示す。電子デバイス／無線デバイス８０１は、アクセス局、モバイル局、無線通信デバイス、ユーザ装置（ＵＥ）、ベース局、ノードＢ、手持ち式の電子デバイスなどである。電子デバイス／無線デバイス８０１は、プロセッサ８０３を含む。プロセッサ８０３は、汎用シングルチップまたはマルチチップマイクロプロセッサ（例えば、ＡＲＭ（登録商標））、特殊目的マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロ制御装置、プログラム可能ゲートアレイ等であり得る。プロセッサ８０３は、中央処理ユニット（ＣＰＵ）と称され得る。図９の電子デバイス／無線デバイス８０１には単一のプロセッサ８０３だけが示されているが、代替的な構成では、プロセッサの組み合わせ（例えば、ＡＲＭとＤＳＰ）が使用されることもできる。
【００５６】
[0059]  電子デバイス／無線デバイス８０１は、メモリ８０５も含む。メモリ８０５は、電子情報を記憶することができる電子構成要素であり得る。メモリ８０５は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光学記憶媒体、ＲＡＭにおけるフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、抵抗、等、及びそれらの組み合わせとして具現化され得る。
【００５７】
[0060]  データ８０７及び命令８０９ａは、メモリ８０５内に記憶され得る。命令８０９ａは、本明細書で開示された方法を履行するためにプロセッサ８０３によって実行可能とされ得る。命令８０９ａを実行することは、メモリ８０５内に記憶されているデータ８０７ａの使用を含み得る。プロセッサ８０３が命令８０９ａを実行する時、命令８０９ｂの様々な部分がプロセッサ８０３の上にロードされ、データ８０７ｂの様々な部分がプロッサ８０３の上にロードされ得る。
【００５８】
[0061]  電子デバイス／無線デバイス８０１は、電子デバイス／無線デバイス８０１から及び電子デバイス／無線デバイス８０１への信号の受信及び送信を可能にするために、送信機８１１及び受信機８１３をも含み得る。送信機８１１及び受信機８１３は、トランシーバ８１５と総称され得る。アンテナ８１７は、電気的にトランシーバ８１５に結合されうる。電子デバイス／無線デバイス８０１は、（図示せぬ）マルチプルの送信機、マルチプルの受信機、マルチプルのトランシーバ、及び/又はマルチプルのアンテナをも含み得る。
【００５９】
[0062]  電子デバイス／無線デバイス８０１は、デジタル信号プロセッサ（ＤＳＰ）８２１を含み得る。電子デバイス／無線デバイス８０１は、通信インターフェース８２３をも含み得る。通信インターフェース８２３は、ユーザに電子デバイス／無線デバイス８０１と対話することを可能にし得る。
【００６０】
[0063]  電子デバイス／無線デバイス８０１の様々な構成要素が、１つまたは複数のバスによって共に結合され、電力バス、制御信号バス、状態信号バス、データバスなどを含み得る。明確にするために、様々なバスが、バスシステム８１９として、図９において例示される。
【００６１】
[0064]  ここで説明された技術は、直交多重化スキームに基づく通信システムを含む、様々な通信システムに使用され得る。このような通信システムの例には、直交周波数分割多元接続（ＯＦＤＭＡ）システム、単一キャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システム、等が含まれる。ＯＦＤＭＡシステムは、システム帯域幅全体を複数の直交サブキャリアに分割する変調技術である、直交周波数分割多重化（ＯＦＤＭ）を利用する。本明細書に説明された技術は、直交多重化スキームに基づく通信システムを含む様々な通信システムに使用され得る。ＳＣ−ＦＤＭＡシステムは、インターリーブされたＦＤＭＡ（ＩＦＤＭＡ）を利用して、システム帯域幅にわたって分散されているサブキャリア上で送信し、局所化されたＦＤＭＡ（ＬＦＤＭＡ）を利用して、隣り合ったサブキャリアのブロック上で送信し、または、拡張されたＦＤＭＡ（ＥＦＤＭＡ）を利用して、隣り合ったサブキャリアのマルチプルのブロック上で送信することができる。一般的に、変調シンボルは、ＯＦＤＭを用いて周波数ドメインで送られ、ＳＣ−ＦＤＭを用いて時間ドメインで送られる。
【００６２】
[0065]  用語「判定すること(determining）」は、多種多様なアクションを包含する、したがって、「判定すること」とは、計算すること、演算すること、処理すること、導出すること、調査すること、調べること（例えば、表、データベース、あるいは別のデータ構造を調べること）、確認することなどを含みうる。また、「判定する」は、受信すること（例えば、情報を受信すること）や、アクセスすること（例えば、メモリ中のデータにアクセスすること）などを含み得る。また、「判定すること」は、決定することや、選択することや、選ぶことや、確立することなどを含み得る。
【００６３】
[0066]   フレーズ「〜に基づく」は、そうではないと明確に特定されていない限りは、「〜のみに基づく」ことを意味しているわけではない。言い換えると、フレーズ「〜に基づく」は、「〜のみに基づく」および「少なくとも〜に基づく」の両方ともを表す。
【００６４】
[0067]  用語「プロセッサ」は、汎用プロセッサ、中央処理ユニット（ＣＰＵ）、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシンなどを包含するように広く解釈されるべきである。いくつかの状況下では、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、などを参照し得る。用語「プロセッサ」は、処理デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連結した１つまたは複数のマイクロプロセッサ、または、そのような構成のあらゆる他のものを参照し得る。
【００６５】
[0068]  用語「メモリ」は、電子情報を記憶することができるあらゆる電子コンポーネントを包含するように広く解釈されるべきである。用語メモリは、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブル読取専用メモリ（ＰＲＯＭ）、消去可能なプログラマブル読取専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光学データ記憶デバイス、レジスタなどのような、様々なタイプのプロセッサ読取可能媒体を指しうる。メモリは、プロセッサが、メモリから情報を読み取る、および/または、メモリに情報を書き込むことができる場合に、プロセッサと電子通信中であると言われる。プロセッサに集積されているメモリは、そのプロセッサと電子通信中である。
【００６６】
[0069]  用語「命令群」及び「コード」は、あらゆるタイプのコンピュータ可読ステートメントを含むように広く解釈されるべきである。例えば、用語「命令」及び「コード」は、１つまたは複数のプログラム、ルーチン、サブルーチン、機能、手順などのことを参照しうる。「命令」及び「コード」は、単一のコンピュータ読み取り可能ステートメント又は多くのコンピュータ読み取り可能ステートメントを含み得る。
【００６７】
[0070]   本明細書で説明された機能は、ハードウェアによって実行されているファームウェア又はソフトウェアで実現されうる。機能は、1つまたは複数の命令として、コンピュータ読取可能な媒体に記憶され得る。用語「コンピュータ読取可能な媒体」又は「コンピュータプログラム製品」は、コンピュータ又はプロセッサによってアクセスされ得る任意の有形な記憶媒体を指す。限定ではなく例として、コンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、または他の光学ディスク記憶装置、磁気ディスク記憶装置あるいは他の磁気記憶デバイス、または、命令あるいはデータ構造の形態で所望のプログラムコードを搬送あるいは記憶するために使用され得、かつ、コンピュータによってアクセスされ得るあらゆる他の媒体を含みうる。ここで使用される場合、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ここでディスク（disks）は、通常磁気的にデータを再生し、一方ディスク（discs）は、レーザーを用いて光学的にデータを再生する。コンピュータ可読媒体が、有形および非一時的であり得ることに注意されたい。用語「コンピュータプログラム製品（computer-program product）」は、コンピューティングデバイス又はプロセッサによって計算、処理、又は実行され得る命令又はコード（例えば、「プログラム」）と組み合わせたコンピューティングデバイスまたはプロセッサを参照する。本明細書で使用される場合、用語「コード（code）」は、コンピューティングデバイスまたはプロセッサによって実行可能であるソフトウェア、命令、コードまたはデータを指し得る。
【００６８】
[0071]  本明細書において開示される方法は、説明された方法を達成するための1又は複数のステップを備える。方法ステップおよび／あるいはアクションは、請求項の範囲から逸脱することなくお互いと交換されうる。言い換えると、ステップあるいはアクションの特定の順序が、説明されている方法の適切な動作のために必要とされない限り、特定のステップおよび／あるいはアクションの順序および／あるいは使用が、特許請求の範囲から逸脱することなく変形されうる。
【００６９】
[0072]  更に、図７によって示されたもののような、本明細書において説明された方法および技術を実行するためのモジュールおよび／または他の適切な手段が、デバイスによってダウンロード、および／または、他の方法で取得されうることは認識されるべきである。例えば、デバイスは、本明細書において説明された方法を実行する手段の転送を容易にするためにサーバに連結されうる。代替的に、本明細書において説明されている様々な方法は、デバイスが、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）のような物理記憶媒体あるいはフロッピーディスクなど）を、そのデバイスに結合あるいは提供する際に様々な方法を取得しうるように、その記憶手段を通して提供されうる。
【００７０】
[0073]  特許請求の範囲は、上記に例示された正確な構成およびコンポーネントに限定されるわけではないということが理解されるべきである。様々な修正、変更、および、バリエーションが、本明細書において説明されたシステム、方法、および装置の配置、オペレーション、および、詳細において、特許請求の範囲から逸脱することなく行われうる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
１つまたは複数の前段のステージと、
供給ステージと、
出力ステージ中の第１のトランジスタのしきい値電圧と、前記供給ステージの第２のトランジスタの飽和電圧との合計と同じ低さの供給電圧で動作する前記出力ステージと、ここにおいて前記供給ステージは前記出力ステージを供する、
を具備する低電圧マルチステージ増幅器。
［Ｃ２］
前記供給ステージは減衰ステージとしても動作する、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ３］
バイアス回路を更に具備し、
ここにおいて、前記バイアス回路は、前記供給ステージを介して前記出力ステージの適切な動作のための静止電流を設定する、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ４］
前記バイアス回路は、
複製した電流ステージと、
最少セレクタと、
エラー増幅器とを具備するＣ３の低電圧マルチステージ増幅器。
［Ｃ５］
前記複製した電流ステージは、前記最少セレクタに第１のバイアス電圧と第２のバイアス電圧とを供給し、ここにおいて前記最少セレクタは、前記エラー増幅器に所定の電圧を供給し、ここにおいて前記エラー増幅器は、前記出力ステージの静止電流を設定する前記供給ステージを制御する、
Ｃ４の低電圧マルチステージ増幅器。
［Ｃ６］
所定の電圧は、仮に第１のバイアス電圧と第２のバイアス電圧とが互いの最少セレクタトランジスタ内での飽和電圧内であれば、前記第１のバイアス電圧と前記第２のバイアス電圧との平均であり、ここにおいて、前記所定の電圧は、仮に前記第１のバイアス電圧と前記第２のバイアス電圧とが、互いの前記最少セレクタトランジスタ内での飽和電圧内でない場合、前記第１のバイアス電圧と前記第２のバイアス電圧のうち小さい方である、
Ｃ５の低電圧マルチステージ増幅器。
［Ｃ７］
前記エラー増幅器は、前記供給ステージに第１の制御電圧と第２の制御電圧とを出力する、Ｃ５の低電圧マルチステージ増幅器。
［Ｃ８］
前記第１のトランジスタは、ｐチャネル型トランジスタであり、ここにおいて前記第２のトランジスタは、ｎチャネル型トランジスタである、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ９］
前記第１のトランジスタのソースは、可変の正の供給電圧に結合され、ここにおいて前記第１のトランジスタのゲートは、前記第２のトランジスタのドレインに結合され、ここにおいて前記第２のトランジスタのソースは、可変の負の供給電圧に結合される、Ｃ８の低電圧マルチステージ増幅器。
［Ｃ１０］
前記１つまたは複数の前段のステージは、第１のステージと第２のステージとを具備し、
ここにおいて前記第１のステージは入力信号を受信し、ここにおいて前記第１のステージの出力は、前記第２のステージに結合され、ここにおいて前記第２のステージの出力は、前記出力ステージに結合され、ここにおいて前記出力ステージは出力信号を出力する、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ１１］
第２のステージ内の電流が再利用されるので、供給ステージをサポートするための更なるバイアス電流は、必要とされない、Ｃ１０の低電圧マルチステージ増幅器。
［Ｃ１２］
前記低電圧マルチステージ増幅器は、クラスＧの増幅器である、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ１３］
前記低電圧マルチステージ増幅器は、クラスＨの増幅器である、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ１４］
前記低電圧マルチステージ増幅器は、前記出力ステージの出力信号に前記出力ステージの供給電圧を一致させるよう構成される、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ１５］
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、Ｃ１の低電圧マルチステージ増幅器。
［Ｃ１６］
増幅に関する方法であって、前記方法は、入力信号を取得することと、
低電圧マルチステージ増幅器に用いる前記入力信号を増幅することとは、
１つまたは複数の前段のステージと、
供給ステージと、
出力ステージ内の第１のトランジスタのしきい値電圧と前記供給ステージの第２のトランジスタの飽和電圧と、の合計と同じくらい低い供給電圧で動作する前記出力ステージと、ここにおいて前記供給ステージは前記出力ステージを供する、を具備する、増幅に関する方法。
［Ｃ１７］
前記供給ステージは減衰ステージとしても動作する、Ｃ１６の方法。
［Ｃ１８］
前記低電圧マルチステージ増幅器は、バイアス回路を更に具備し、ここにおいて前記バイアス回路は、前記供給ステージを介して前記出力ステージの適切な動作に関する静止電流を設定する、Ｃ１６の方法。
［Ｃ１９］
前記バイアス回路は、
複製した電流ステージと、
最少セレクタと、
エラー増幅器とを具備するＣ１８の方法。
［Ｃ２０］
前記複製した電流ステージは、前記最少セレクタに第１のバイアス電圧と第２のバイアス電圧とを供給し、ここにおいて、前記最少セレクタは、所定の電圧を前記エラー増幅器に供給し、ここにおいて前記エラー増幅器は前記出力ステージの静止電流を設定する前記供給ステージを制御する、Ｃ１９の方法。
［Ｃ２１］
前記所定の電圧は、仮に前記第１のバイアス電圧と前記第２のバイアス電圧が、互いの最少セレクタトランジスタの飽和電圧内であれば、前記第１のバイアス電圧と前記第２のバイアス電圧との平均であり、
ここにおいて、前記所定の電圧は、仮に前記第１のバイアス電圧と前記第２のバイアス電圧とが、互いの前記最少セレクタトランジスタの飽和電圧内でないと、前記第１のバイアス電圧と前記第２のバイアスのうちより小さい方である、Ｃ２０の方法。
［Ｃ２２］
前記エラー増幅器は、第１の制御電圧及び第２の制御電圧を前記供給ステージに出力する、Ｃ２０の方法。
［Ｃ２３］
前記第１のトランジスタは、ｐチャネル型トランジスタであり、ここにおいて、前記第２のトランジスタは、ｎチャネル型トランジスタである、Ｃ１６の方法。
［Ｃ２４］
前記第１のトランジスタのソースは、可変の正の供給電圧に結合され、ここにおいて前記第１のトランジスタのゲートは、前記第２のトランジスタのドレインに結合され、ここにおいて前記第２のトランジスタのソースは可変の負の供給電圧に結合される、Ｃ２３の方法。
［Ｃ２５］
前記１つまたは複数の前段のステージは、第１のステージと第２のステージとを具備し、ここにおいて前記第１のステージは、入力信号を受信し、ここにおいて前記第１のステージの出力は前記第２のステージに結合され、ここにおいて前記第２のステージの出力は、前記出力ステージに結合され、ここにおいて前記出力ステージは出力信号を出力する、Ｃ１６の方法。
［Ｃ２６］
前記第２のステージ内の電流が再利用するので、前記供給ステージをサポートするための更なるバイアス電流は、必要とされない、Ｃ２５の方法。
［Ｃ２７］
前記低電圧マルチステージ増幅器は、クラスＧの増幅器である、Ｃ１６の方法。
［Ｃ２８］
前記低電圧マルチステージ増幅器は、クラスＨの増幅器である、Ｃ１６の方法。
［Ｃ２９］
前記低電圧マルチステージ増幅器は、前記出力ステージの供給電圧を前記出力ステージの出力信号に一致させるよう構成される、Ｃ１６の方法。
［Ｃ３０］
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、Ｃ１６の方法。
［Ｃ３１］
入力信号を取得する手段と、
前記入力信号を増幅する手段と、ここにおいて、前記入力信号を増幅する前記手段は、
１つまたは複数の前段のステージと、
供給ステージと、
出力ステージ内の第１のトランジスタのしきい値電圧と、前記供給ステージの第２のトランジスタの飽和電圧と、の合計と同じくらい低い供給電圧で動作する前記出力ステージと、ここにおいて前記供給ステージは前記出力ステージを供する、を具備する、デバイス。
［Ｃ３２］
前記入力信号を増幅する前記手段は、バイアス回路を更に具備し、ここにおいて前記バイアス回路は、前記供給ステージを介して前記出力ステージの適切な動作に関する静止電流を設定する、Ｃ３１のデバイス。
［Ｃ３３］
前記バイアス回路は、
複製した電流ステージと、
最少セレクタと、
ミラー増幅器とを具備するＣ３２のデバイス。
［Ｃ３４］
前記デバイスは、出力ステージの供給電圧を、前記出力ステージの出力信号に一致させるよう構成される、Ｃ３１のデバイス。
［Ｃ３５］
前記出力ステージは±０．４５Ｖの供給電圧で動作する、Ｃ３１のデバイス。
［Ｃ３６］
入力信号の増幅することに関して構成されたコンピュータプログラム製品であって、前記コンピュータプログラム製品は、それに命令を有する非一時的なコンピュータ可読媒体を具備し、
前記命令は、
低電圧マルチステージ増幅器に入力信号を取得するためのコードと、
前記低電圧マルチステージ増幅器に前記入力信号を増幅させるコードと、
ここにおいて前記低電圧マルチステージ増幅器は、１つまたは複数の前段のステージと、
供給ステージと、
出力ステージにおける第１のトランジスタのしきい値電圧と、前記供給ステージの第２のトランジスタの飽和電圧と、の合計と同じくらい低い供給電圧で動作する前記出力ステージと、ここにおいて前記供給ステージは前記出力ステージを供する、を具備するコンピュータプログラム製品。
［Ｃ３７］
前記低電圧マルチステージ増幅器は、バイアス回路を更に具備し、ここにおいて前記バイアス回路は、前記供給ステージを介して前記出力ステージの適切な動作に関して静止電流を設定する、Ｃ３６のコンピュータプログラム製品。
［Ｃ３８］
前記バイアス回路は、
複製した電流ステージと、
最少セレクタと、
エラー増幅器と
を具備するＣ３７のコンピュータプログラム製品。
［Ｃ３９］
前記低電圧マルチステージ増幅器は、出力ステージの供給電圧を、前記出力ステージの出力信号に一致させるよう構成された、Ｃ３６のコンピュータプログラム製品。
［Ｃ４０］
前記出力ステージは、±０．４５Ｖの供給電圧で動作する、Ｃ３６のコンピュータプログラム製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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