(57)【特許請求の範囲】
【請求項１】
複数のメモリと、
外部機器からパケットを受信し、前記受信したパケットが予め定められた内容を含んでいる場合にＣＰＵに起動要求信号を出力するパケット受信部と、
前記外部機器との間の通信速度が、第１の通信速度であるか、前記第１の通信速度よりも遅い第２の通信速度であるか、を表す通信速度情報を取得する通信速度取得部と、
前記第１の通信速度である場合に前記複数のメモリを前記パケットを一時的に格納するバッファメモリとして機能させ、前記第２の通信速度である場合に前記複数のメモリのうちの一部のメモリのみをバッファメモリとして機能させ、残りのメモリを前記予め定められた内容を表すデータを格納するパターンメモリとして機能させる、機能切替部と、
を備える通信制御装置。
【請求項２】
予め定められたタイミングで予め定められた内容を含むパケットを前記外部機器に送信するパケット送信部をさらに備え、
前記機能切替部は、前記第２の通信速度である場合に、前記残りのメモリを、前記予め定められた内容を表すデータを格納する自動送信メモリとして機能させる、
請求項１に記載の通信制御装置。
【請求項３】
複数のメモリと、
外部機器からパケットを受信するパケット受信部と、
予め定められたタイミングで予め定められた内容を含むパケットを前記外部機器に送信するパケット送信部と、
前記外部機器との間の通信速度が、第１の通信速度であるか、前記第１の通信速度よりも遅い第２の通信速度であるか、を表す通信速度情報を取得する通信速度取得部と、
前記第１の通信速度である場合に前記複数のメモリを前記パケットを一時的に格納するバッファメモリとして機能させ、前記第２の通信速度である場合に前記複数のメモリのうちの一部のメモリのみをバッファメモリとして機能させ、残りのメモリを前記予め定められた内容を表すデータを格納する自動送信メモリとして機能させる、機能切替部と、
を備える通信制御装置。
【請求項４】
請求項１ないし３の何れかに記載の通信制御装置を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信制御装置及び画像形成装置に関する。
【背景技術】
【０００２】
特許文献１には、バッファメモリの一部を複数のエンドポイント部で共有し、共有するバッファメモリを、バッファメモリの使用状況に応じて変更することにより、回路規模を小さく抑えつつデータ転送速度を向上させることができるデータ通信システムが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８０１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、複数の通信速度に対応可能な通信制御装置では、外部機器との間の通信速度に依って必要とされるバッファメモリの容量が異なることがある。例えば、100Mbpsの転送速度のイーサネット（100BASE-TX）（登録商標）で接続されるよりも、1Gbpsの転送速度のイーサネット（1000BASE-T）（登録商標）で接続される方が、必要とされるバッファメモリの容量が大きくなる（例えば10倍程度）。
【０００５】
このような通信制御装置では、速い通信速度に適合するようにバッファメモリが設けられることから、遅い通信速度で接続されると、バッファメモリの一部分のみが使用され、残りの部分が使用されないことになる。
【０００６】
本発明の目的は、メモリの有効活用を図ることが可能な通信制御装置及び画像形成装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、複数のメモリと、外部機器からパケットを受信するパケット受信部と、前記外部機器との間の通信速度が、第１の通信速度であるか、前記第１の通信速度よりも遅い第２の通信速度であるか、を表す通信速度情報を取得する通信速度取得部と、前記第１の通信速度である場合に前記複数のメモリを前記パケットを一時的に格納するバッファメモリとして機能させ、前記第２の通信速度である場合に前記複数のメモリのうちの一部のメモリのみをバッファメモリとして機能させ、残りのメモリをバッファメモリとして機能させない、機能切替部と、を備える通信制御装置である。
【０００８】
請求項２に記載の発明は、前記機能切替部は、前記第２の通信速度である場合に、前記残りのメモリに対するクロック信号の供給及び電源の供給の少なくとも一方を停止する、請求項１に記載の通信制御装置である。
【０００９】
請求項３に記載の発明は、前記パケット受信部は、前記受信したパケットが予め定められた内容を含んでいる場合にＣＰＵに起動要求信号を出力し、前記機能切替部は、前記第２の通信速度である場合に、前記残りのメモリを、前記予め定められた内容を表すデータを格納するパターンメモリとして機能させる、請求項１に記載の通信制御装置である。
【００１０】
請求項４に記載の発明は、予め定められたタイミングで予め定められた内容を含むパケットを前記外部機器に送信するパケット送信部をさらに備え、前記機能切替部は、前記第２の通信速度である場合に、前記残りのメモリを、前記予め定められた内容を表すデータを格納する自動送信メモリとして機能させる、請求項１に記載の通信制御装置である。
【００１１】
請求項５に記載の発明は、外部機器からパケットを受信する通信制御装置であって、前記外部機器との通信速度が第１の通信速度である場合にＣＰＵに起動要求信号を出力することに対応するパケットの種類よりも、前記第１の通信速度よりも遅い第２の通信速度である場合に前記起動要求信号を出力することに対応するパケットの種類が少ない、通信制御装置である。
【００１２】
請求項６に記載の発明は、請求項１ないし５の何れかに記載の通信制御装置を備える画像形成装置である。
【００１３】
請求項７に記載の発明は、ＣＰＵと、通信制御装置と、を備え、前記通信制御装置は、複数のメモリと、外部機器からパケットを受信するパケット受信部であって、前記受信したパケットが予め定められた内容を含んでいる場合に前記ＣＰＵに起動要求信号を出力する、パケット受信部と、前記外部機器との間の通信速度が、第１の通信速度であるか、前記第１の通信速度よりも遅い第２の通信速度であるか、を表す通信速度情報を取得する通信速度取得部と、前記第１の通信速度である場合に前記複数のメモリを前記パケットを一時的に格納するバッファメモリとして機能させ、前記第２の通信速度である場合に前記複数のメモリのうちの一部のメモリのみをバッファメモリとして機能させ、残りのメモリを、前記ＣＰＵにより供給される前記予め定められた内容を表すデータを格納するパターンメモリとして機能させる、機能切替部と、を備える、画像形成装置である。
【００１４】
請求項８に記載の発明は、前記通信制御装置は、予め定められたタイミングで予め定められた内容を含むパケットを前記外部機器に送信するパケット送信部をさらに備え、前記機能切替部は、前記第２の通信速度である場合に、前記残りのメモリを、前記ＣＰＵにより供給される前記予め定められた内容を表すデータを格納する自動送信メモリとして機能させる、請求項７に記載の画像形成装置である。
【発明の効果】
【００１５】
請求項１と６に記載の発明によると、メモリの有効活用を図ることが可能である。
【００１６】
請求項２に記載の発明によると、第２の通信速度である場合に、通信制御装置の電力消費を抑制することが可能である。
【００１７】
請求項３と７に記載の発明によると、第２の通信速度である場合に、ＣＰＵが起動する機会を減らすことができ、ひいてはＣＰＵの電力消費を抑制することが可能である。
【００１８】
請求項４と８に記載の発明によると、第２の通信速度である場合に、ＣＰＵが稼働する期間を減らすことができ、ひいてはＣＰＵの電力消費を抑制することが可能である。
【００１９】
請求項５に記載の発明によると、第２の通信速度である場合に、ＣＰＵが起動する機会を減らすことができ、ひいてはＣＰＵの電力消費を抑制することが可能である。
【図面の簡単な説明】
【００２０】
【図１】画像形成装置の構成例を示すブロック図である。
【図２】画像形成装置の動作モードを説明するための説明図である。
【図３】第１の実施形態の概要を説明するための説明図である。
【図５】第１の実施形態に係るＣＰＵの動作例を示すフロー図である。
【図４】第１の実施形態に係る通信制御装置の構成例を示すブロック図である。
【図６】第２の実施形態の概要を説明するための説明図である。
【図８】第２の実施形態に係るＣＰＵの動作例を示すフロー図である。
【図７】第２の実施形態に係る通信制御装置の構成例を示すブロック図である。
【図９】第２の実施形態に係る通信制御装置のより詳細な構成例を示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態を、図面を参照しながら説明する。
【００２２】
図１は、本発明の一実施形態に係る画像形成装置１の構成例を示すブロック図である。画像形成装置１は、ＣＰＵ（Central Processing Unit）２と、バスブリッジ３と、メインメモリ４と、ユーザインタフェース５と、本発明の一実施形態に係る通信制御装置６と、記録媒体上に画像を形成する画像形成部７と、バスライン８，９と、を備えている。
【００２３】
ＣＰＵ２は、メインメモリ４に記憶されたプログラムに従って各種の演算処理を実行することで、画像形成装置１を制御する。メインメモリ４は、ＣＰＵ２のワークメモリとして利用される。プログラムは、ＣＤ−ＲＯＭ等のコンピュータ読み取り可能な情報記録媒体から提供されてもよいし、インターネット等の通信線を介して提供されてもよい。
【００２４】
バスブリッジ３は、メインメモリ４等が接続されたバスライン８と、通信制御装置６等が接続されたバスライン９との間で、データを橋渡しする。ユーザインタフェース５は、例えばタッチパネルディスプレイを備えており、画像表示機能と位置入力機能を実現している。
【００２５】
通信制御装置６は、例えばネットワークインターフェースカードであり、ネットワークを介して外部機器と通信する。すなわち、通信制御装置６は、外部機器からパケットデータを受信し、外部機器へパケットデータを送信する。通信制御装置６の具体的な構成及び動作は後述する。
【００２６】
図２は、画像形成装置１の動作モードを説明するための説明図である。画像形成装置１の動作モードには、例えば、プリントモード、スタンバイモード、スリープモード及びＣＰＵオフモードがある。これらの動作モードは、プリントモードに近いほど消費電力が大きく、ＣＰＵオフモードに近づくほど消費電力が小さい。
【００２７】
プリントモードは、画像形成部７が記録媒体上に画像を形成するために必要な電力を画像形成部７に供給する動作モードである。スタンバイモードは、プリントモードへの遷移に備えつつ、画像形成装置１の全体に電力を供給する動作モードである。スリープモードは、画像形成装置１の一部への電力の供給を停止する動作モードである。
【００２８】
ＣＰＵオフモードは、通信制御装置６を除く画像形成装置１の全体（ＣＰＵ２も含む）への電力の供給を停止する動作モードである。ＣＰＵオフモードにおいて、ＣＰＵ２はオフ状態であるが、通信制御装置６から出力されるＷａｋｅＵｐ信号を受けることによって起動する。
【００２９】
ところで、複数のリンク速度（通信速度）に対応可能な通信制御装置では、外部機器との間のリンク速度に依って必要とされるバッファメモリの容量が異なることがある。例えば、リンク速度が１００Ｍｂｐｓである場合よりも、リンク速度が１Ｇｂｐｓである場合の方が、必要とされるバッファメモリの容量が大きくなる（例えば１０倍程度）。このような通信制御装置では、速いリンク速度に適合するようにバッファメモリが設けられることから、遅いリンク速度で接続されると、バッファメモリの一部分のみが使用され、残りの部分が使用されないことになる。
【００３０】
そこで、本発明の実施形態に係る通信制御装置６及び画像形成装置１では、以下に説明する構成及び動作によって、メモリの有効活用、さらには省電力化を図っている。
【００３１】
［第１の実施形態］
図３は、第１の実施形態の概要を説明するための説明図である。メモリ１，２は、通信制御装置６が備えるメモリである。メモリ１は「一部のメモリ」の一例であり、メモリ２は「残りのメモリ」の一例である。メモリ１，２は、物理的に分離された複数のメモリであり、各々のメモリにパケットデータ、クロック信号及び電源が個別に供給される。
【００３２】
図示の例では、メモリ２はメモリ１の９倍程度の容量を有するが、メモリ１，２の容量はこれに限定されない。また、図示の例では、リンク速度が１Ｇｂｐｓと１００Ｍｂｐｓであるが、リンク速度はこれに限定されない。
【００３３】
図３の（ａ）に示されるように、１Ｇｂｐｓリンク時には、メモリ１，２の全てが、通信制御装置６が受信したパケットデータを一時的に格納する受信バッファメモリとして利用される。
【００３４】
一方、図３の（ｂ）に示されるように、１００Ｍｂｐｓリンク時には、メモリ１のみが受信バッファメモリとして利用され、メモリ２は、受信バッファメモリとしては利用されず、電源の供給及びクロック信号の供給が停止される。
【００３５】
このように、１００Ｍｂｐｓリンク時にメモリ２への電源の供給及びクロック信号の供給を停止することで、通信制御装置６の電力消費を抑制することが可能である。なお、電源の供給及びクロック信号の供給の一方のみを停止してもよい。
【００３６】
メモリの数は２個に限定されず、常に受信バッファメモリとして利用されるメモリ１に相当するメモリが複数あってもよいし、１００Ｍｂｐｓリンク時に電源の供給及びクロック信号の供給が停止されるメモリ２に相当するメモリが複数あってもよい。
【００３７】
図４は、第１の実施形態に係るＣＰＵ２の動作例を示すフロー図である。ＣＰＵ２は、リンクチェンジの発生を検知した場合に、下記の動作を実行する。リンクチェンジの発生は、例えば、通信ケーブルの接続先を変えた場合などに実行される、ルータ等の外部機器とのネゴシエーションによって検知される。
【００３８】
リンクチェンジが発生すると、ＣＰＵ２は、リンク速度が１Ｇｂｐｓであるか１００Ｍｂｐｓであるかを判定する（Ｓ１１）。
【００３９】
リンク速度が１Ｇｂｐｓである場合、ＣＰＵ２は、メモリ２に電源及びクロック信号を供給するよう通信制御装置６を駆動する（Ｓ１２）。メモリ１には、常に電源及びクロック信号が供給される。
【００４０】
リンク速度が１００Ｍｂｐｓである場合、ＣＰＵ２は、メモリ２に電源及びクロック信号を供給しないよう通信制御装置６を駆動する（Ｓ１３）。メモリ１には、常に電源及びクロック信号が供給される。
【００４１】
詳しくは、ＣＰＵ２は、リンク速度が１Ｇｂｐｓであるか１００Ｍｂｐｓであるかに応じて値が異なる切り替え信号を通信制御装置６に出力する。通信制御装置６は、切り替え信号を受けると、切り替え信号の値に応じてメモリ２に電源及びクロック信号を供給するか否かを切り替える（通信速度取得部及び機能切替部としての動作の一例）。
【００４２】
その後、ＣＰＵ２は、ＭＡＣ（Media Access Control）設定をスタートし（Ｓ１４）、ネットワークを介したパケットデータの送受信処理を実行する（Ｓ１５）。
【００４３】
図５は、第１の実施形態に係る通信制御装置６の構成例を示すブロック図である。同図には、通信制御装置６のうち、パケットデータの受信に係る部分が示されている。
【００４４】
通信制御装置６は、外部機器が出力したパケットデータをネットワークから受信する受信パケット判断部（パケット受信部の一例）と、受信したパケットデータを一時的に格納する受信バッファメモリ１（「一部のメモリ」の一例）と、受信バッファメモリ２（「残りのメモリ」の一例）と、を備えている。
【００４５】
また、通信制御装置６は、受信パケット判断部から受信バッファメモリ１，２へのパケットデータの格納経路を切り替えるセレクタＳＥＬ及びアドレスデコード１と、受信バッファメモリ１，２からＤＭＡＣ（Direct Memory Access controller）への出力経路を切り替えるセレクタＳＥＬ及びアドレスデコード２と、を備えている。
【００４６】
また、通信制御装置６は、受信バッファメモリ２に供給されるクロック信号をマスクするクロックマスクと、受信バッファメモリ２に供給される電源の供給／停止を切り替える電源スイッチと、クロックマスク及び電源スイッチを制御する省エネ制御部（通信速度取得部及び機能切替部の一例）と、を備えている。
【００４７】
省エネ制御部には、リンク速度が１Ｇｂｐｓであるか１００Ｍｂｐｓであるかに応じて値が異なる切り替え信号（通信速度情報の一例）がＣＰＵ２から供給される。省エネ制御部は、切り替え信号を受けると、切り替え信号の値に応じてクロックマスク及び電源スイッチを制御して、受信バッファメモリ２に電源及びクロック信号を供給するか否かを切り替える。
【００４８】
詳しくは、リンク速度が１Ｇｂｐｓである場合には、電源スイッチは、受信バッファメモリ２に電源を供給し、クロックマスクは、受信バッファメモリ２にクロック信号を供給する。これにより、受信バッファメモリ２は、受信バッファメモリとして機能する。
【００４９】
一方で、リンク速度が１００Ｍｂｐｓである場合には、電源スイッチは、受信バッファメモリ２に電源を供給せず、クロックマスクは、受信バッファメモリ２にクロック信号を供給しない。これにより、受信バッファメモリ２は、受信バッファメモリとして機能しない。
【００５０】
このように、１００Ｍｂｐｓリンク時に受信バッファメモリ２への電源の供給及びクロック信号の供給を停止することで、通信制御装置６の電力消費を抑制することが可能である。
【００５１】
［第２の実施形態］
図６は、第２の実施形態の概要を説明するための説明図である。メモリ１〜１０は、通信制御装置６が備える、物理的に分離された複数のメモリである。メモリ１は「一部のメモリ」の一例であり、メモリ２〜１０は「残りのメモリ」の一例である。
【００５２】
図示の例では、メモリ１〜１０は、同一の容量の１０個のメモリであるが、数と容量はこれに限定されない。また、図示の例では、リンク速度が１Ｇｂｐｓと１００Ｍｂｐｓであるが、リンク速度はこれに限定されない。
【００５３】
図６の（ａ）に示されるように、１Ｇｂｐｓリンク時には、メモリ１〜１０の全てが、通信制御装置６が受信したパケットデータを一時的に格納する受信バッファメモリとして利用される。
【００５４】
一方、図６の（ｂ）に示されるように、１００Ｍｂｐｓリンク時には、メモリ１のみが受信バッファメモリとして利用され、メモリ２〜１０は、受信バッファメモリとしては利用されず、フィルタパターン格納用メモリ及び／又は自動送信パターン格納用メモリとして利用される。
【００５５】
フィルタパターン格納用メモリとは、通信制御装置６がＣＰＵ２にＷａｋｅＵｐ信号（起動要求信号の一例）を出力すべきパターンデータ（以下、フィルタパターンデータ）を格納するメモリである。通信制御装置６は、受信したパケットデータがフィルタパターン格納用メモリに格納されたフィルタパターンデータに対応する場合に、ＣＰＵ２にＷａｋｅＵｐ信号を出力する。ＣＰＵ２にＷａｋｅＵｐ信号を出力すべきパケットデータとは、例えば、画像形成指令を表すパケットデータ等である。
【００５６】
上記のように、１００Ｍｂｐｓリンク時にメモリ２〜１０の少なくとも一部をフィルタパターン格納用メモリとして利用することで、ＣＰＵ２が起動する機会を減らすことができ、ひいてはＣＰＵ２の電力消費を抑制することが可能である。
【００５７】
すなわち、本実施形態では、１Ｇｂｐｓリンク時にＷａｋｅＵｐ信号を出力することになるパケットデータの種類よりも、１００Ｍｂｐｓリンク時にＷａｋｅＵｐ信号を出力することになるパケットデータの種類の方が多くなる。
【００５８】
自動送信パターン格納用メモリとは、画像形成装置１が予め定められたタイミングで外部機器に送信すべきパターンデータ（以下、自動送信パターンデータ）を格納するメモリである。通信制御装置６は、ＣＰＵ２の稼働を必要とせずに、自動送信パターン格納用メモリに格納された自動送信パターンデータに対応するパケットデータを、予め定められたタイミングで外部機器に送信する。画像形成装置１が予め定められたタイミングで外部機器に送信すべきパケットデータとは、例えば、ネットワークへの共有のためのパケットデータ等である。
【００５９】
上記のように、１００Ｍｂｐｓリンク時にメモリ２〜１０の少なくとも一部を自動送信パターン格納用メモリとして利用することで、ＣＰＵ２が稼働する期間を減らすことができ、ひいてはＣＰＵ２の電力消費を抑制することが可能である。
【００６０】
なお、１００Ｍｂｐｓリンク時にフィルタパターン格納用メモリ又は自動送信パターン格納用メモリとして利用されるメモリの数は、特に限定されない。
【００６１】
図７は、第２の実施形態に係るＣＰＵ２の動作例を示すフロー図である。ＣＰＵ２は、リンクチェンジの発生を検知した場合に、下記の動作を実行する。
【００６２】
リンクチェンジが発生すると、ＣＰＵ２は、リンク速度が１Ｇｂｐｓであるか１００Ｍｂｐｓであるかを判定する（Ｓ２１）。
【００６３】
リンク速度が１Ｇｂｐｓである場合、ＣＰＵ２は、メモリ１〜１０の全てを受信バッファメモリとして利用し、通信制御装置６のフィルタ専用メモリと自動送信専用メモリのみにフィルタパターンデータと自動送信パターンデータを設定する（Ｓ１２）。すなわち、通信制御装置６は、メモリ１〜１０の他にフィルタ専用メモリと自動送信専用メモリも備えており、リンク速度が１Ｇｂｐｓである場合にはフィルタ専用メモリと自動送信専用メモリのみにフィルタパターンデータと自動送信パターンデータを格納する。
【００６４】
リンク速度が１００Ｍｂｐｓである場合、ＣＰＵ２は、メモリ１のみを受信バッファメモリとして利用し、メモリ２〜１０にフィルタパターンデータと自動送信パターンデータを設定して、メモリ２〜１０をフィルタパターン格納用メモリ及び／又は自動送信パターン格納用メモリとして利用する（Ｓ１３）。すなわち、通信制御装置６は、リンク速度が１００Ｍｂｐｓである場合には、フィルタ専用メモリと自動送信専用メモリの他に、メモリ２〜１０にもフィルタパターンデータと自動送信パターンデータを格納する。
【００６５】
詳しくは、ＣＰＵ２は、リンク速度が１Ｇｂｐｓであるか１００Ｍｂｐｓであるかに応じて値が異なる切り替え信号を通信制御装置６に出力する。通信制御装置６は、切り替え信号を受けると、メモリ２〜１０を受信バッファメモリとして利用するか、フィルタパターン格納用メモリ及び／又は自動送信パターン格納用メモリとして利用するかを切り替える（通信速度取得部及び機能切替部としての動作の一例）。
【００６６】
その後、ＣＰＵ２は、ＭＡＣ（Media Access Control）設定をスタートし（Ｓ１４）、ネットワークを介したパケットデータの送受信処理を実行する（Ｓ１５）。
【００６７】
図８は、第２の実施形態に係る通信制御装置６の構成例を示すブロック図である。同図には、通信制御装置６のうち、パケットデータの受信に係る部分とパケットデータの送信に係る部分の両方が示されている。
【００６８】
通信制御装置６は、外部機器が出力したパケットデータをネットワークから受信する受信パケット判断部（パケット受信部の一例）と、受信したパケットデータを一時的に格納する受信バッファメモリ１（「一部のメモリ」の一例）と、受信バッファメモリ２〜１０（「残りのメモリ」の一例）と、を備えている。
【００６９】
また、通信制御装置６は、受信パケット判断部から受信バッファメモリ１，２へのパケットデータの格納経路を切り替えるセレクタＳＥＬ及びアドレスデコード１と、受信バッファメモリ１，２からＤＭＡＣ受信部への出力経路を切り替えるセレクタＳＥＬ及びアドレスデコード２と、を備えている。
【００７０】
受信パケット判断部は、受信したパケットデータがパターンメモリ１，２に格納されたフィルタパターンデータに対応するか否かを判定するフィルタ部を備えている。このうち、パターンメモリ１は、フィルタパターンデータを格納するためにのみ利用されるフィルタ専用メモリである。
【００７１】
一方、パターンメモリ２は、受信バッファメモリ２と物理的に同一のメモリである。すなわち、図８では、１つのメモリを受信バッファメモリ２としてもパターンメモリ２としても示しており、一点鎖線矢印は、１Ｇｂｐｓリンク時には受信バッファメモリ２として利用されていたメモリが、１００Ｍｂｐｓリンク時にはパターンメモリ２として利用されることを示している。この構成の詳細については後述する。
【００７２】
さらに、通信制御装置６は、パケットデータをネットワークを介して外部機器に送信する送信制御部を備えている。送信制御部は、送信ＩＦ制御部と、セレクタＳＥＬと、自動送信メモリ１，２と、自動送信制御部と、を備えている。セレクタＳＥＬは、ＤＭＡＣ送信部及び自動送信メモリ１，２から送信ＩＦ制御部への出力経路を切り替える。
【００７３】
自動送信制御時において、セレクタＳＥＬは、自動送信制御部からの制御に応じて、自動送信メモリ１，２に格納された自動送信パターンデータの何れかを予め定められたタイミングで送信ＩＦ制御部に供給し、送信ＩＦ制御部は、供給された自動送信パターンデータを含むパケットデータをネットワークを介して外部機器に送信する。
【００７４】
このうち、自動送信メモリ１は、自動送信パターンデータを格納するためにのみ利用される自動送信専用メモリである。
【００７５】
一方、自動送信メモリ２は、受信バッファメモリ３と物理的に同一のメモリである。すなわち、図８では、１つのメモリを受信バッファメモリ３としても自動送信メモリ２としても示しており、一点鎖線矢印は、１Ｇｂｐｓリンク時には受信バッファメモリ３として利用されていたメモリが、１００Ｍｂｐｓリンク時には自動送信メモリ２として利用されることを示している。この構成の詳細については後述する。
【００７６】
図９は、第２の実施形態に係る通信制御装置６のより詳細な構成例を示すブロック図である。同図では、各メモリに供給されるライト制御信号を破線で示し、リード制御信号を一点鎖線で示している。
【００７７】
通信制御装置６は、ＣＰＵ２から出力される、１Ｇｂｐｓリンク時にＨ（Ｈｉｇｈ）／１００Ｍｂｐｓリンク時にＬ（Ｌｏｗ）になるフラグ１Ｇ＿ＦＬＡＧ（切り替え信号）を受けると、フラグ１Ｇ＿ＦＬＡＧの値に応じて共有メモリ１，２の機能を切り替える。
【００７８】
具体的には、通信制御装置６は、フラグ１Ｇ＿ＦＬＡＧがＨの時には共有メモリ１を受信バッファメモリ２として機能させ、フラグまた、通信制御装置６は、フラグ１Ｇ＿ＦＬＡＧがＨの時には共有メモリ２を受信バッファメモリ３として機能させ、フラグ１Ｇ＿ＦＬＡＧがＬの時には共有メモリ２を自動送信メモリ２として機能させる。
【００７９】
通信制御装置６は、受信したパケットデータをＦＩＦＯ（First-In First-Out）方式で管理する受信パケットＦＩＦＯ制御部を備えている。受信パケットＦＩＦＯ制御部は、受信バッファメモリ１等にライト制御信号・リード制御信号を供給することで、パケットデータの書き込み・読み出しを行う。
【００８０】
また、受信パケットＦＩＦＯ制御部は、フラグ１Ｇ＿ＦＬＡＧがＨの時に、共有メモリ１にライト制御信号・リード制御信号を供給し、パケットデータの書き込み・読み出しを行うことで、共有メモリ１を受信バッファメモリ２として機能させる。共有メモリ１に設けられたセレクタＳＥＬは、フラグ１Ｇ＿ＦＬＡＧがＨの時に、受信パケットＦＩＦＯ制御部からのライト制御信号・リード制御信号を共有メモリ１に供給する。
【００８１】
また、受信パケットＦＩＦＯ制御部は、フラグ１Ｇ＿ＦＬＡＧがＨの時に、共有メモリ２にライト制御信号・リード制御信号を供給し、パケットデータの書き込み・読み出しを行うことで、共有メモリ２を受信バッファメモリ３として機能させる。共有メモリ２に設けられたセレクタＳＥＬは、フラグ１Ｇ＿ＦＬＡＧがＨの時に、受信パケットＦＩＦＯ制御部からのライト制御信号・リード制御信号を共有メモリ２に供給する。
【００８２】
フィルタ部に設けられたパターンメモリ１（フィルタ専用メモリ）は、ＣＰＵ２からのライト制御信号によってフィルタパターンデータが書き込まれ、リードアドレス生成部ＲＡからのリード制御信号によってフィルタパターンデータを比較部に出力する。パターンメモリ１に設けられた比較部は、受信したパケットデータと、パターンメモリ１から出力されるフィルタパターンデータとを比較し、一致する場合にＨに変化する起動パターン検知信号を出力する。
【００８３】
フィルタ部に設けられた共有メモリ１は、フラグ１Ｇ＿ＦＬＡＧがＬの時に、ＣＰＵ２からのライト制御信号とリードアドレス生成部ＲＡからのリード制御信号が供給されることで、パターンメモリ２として機能する。共有メモリ１に設けられたセレクタＳＥＬは、フラグ１Ｇ＿ＦＬＡＧがＬの時に、ＣＰＵ２からのライト制御信号とリードアドレス生成部ＲＡからのリード制御信号を共有メモリ１に供給する。
【００８４】
具体的には、フラグ１Ｇ＿ＦＬＡＧがＬの時に、共有メモリ１は、ＣＰＵ２からのライト制御信号によってフィルタパターンデータが書き込まれ、リードアドレス生成部ＲＡからのリード制御信号によってフィルタパターンデータを比較部に出力する。共有メモリ１に設けられた比較部は、フラグ１Ｇ＿ＦＬＡＧがＬの時に、受信したパケットデータと、共有メモリ１から出力されるフィルタパターンデータとを比較し、一致する場合にＨに変化する起動パターン検知信号を出力する。
【００８５】
パターンメモリ１に設けられた比較部及び共有メモリ１に設けられた比較部の何れかから出力される起動パターン検知信号は、論理和（ＯＲ）部を通過して、受信パケットＦＩＦＯ制御部に出力されると共に、外部のＣＰＵ２へＷａｋｅＵｐ信号として出力される。受信パケットＦＩＦＯ制御部は、起動パターン検知信号を受けると、その要因となったパケットデータを受信バッファメモリ１等に一時的に格納する。ＣＰＵ２は、通信制御装置６から出力されるＷａｋｅＵｐ信号を受けることによって起動する。
【００８６】
このように、１００Ｍｂｐｓリンク時に共有メモリ１をフィルタパターン格納用メモリとして利用することで、ＣＰＵ２が起動する機会を減らすことができ、ひいてはＣＰＵ２の電力消費を抑制することが可能である。
【００８７】
送信制御部に設けられた自動送信メモリ１（自動送信専用メモリ）は、ＣＰＵ２からのライト制御信号によって自動送信パターンデータが書き込まれ、自動送信制御部からのリード制御信号によって自動送信パターンデータをセレクタＳＥＬに出力する。自動送信制御部は、予め定められたタイミングでセレクタＳＥＬを駆動することにより、自動送信メモリ１から出力された自動送信パターンデータを送信ＩＦ制御部に供給する。
【００８８】
送信制御部に設けられた共有メモリ２は、フラグ１Ｇ＿ＦＬＡＧがＬの時に、ＣＰＵ２からのライト制御信号と自動送信制御部からのリード制御信号が供給されることで、自動送信メモリ２として機能する。共有メモリ２に設けられたセレクタＳＥＬは、フラグ１Ｇ＿ＦＬＡＧがＬの時に、ＣＰＵ２からのライト制御信号と自動送信制御部からのリード制御信号を共有メモリ２に供給する。
【００８９】
具体的には、フラグ１Ｇ＿ＦＬＡＧがＬの時に、共有メモリ２は、ＣＰＵ２からのライト制御信号によって自動送信パターンデータが書き込まれ、自動送信制御部からのリード制御信号によって自動送信パターンデータをセレクタＳＥＬに出力する。自動送信制御部は、予め定められたタイミングでセレクタＳＥＬを駆動することにより、共有メモリ２から出力された自動送信パターンデータを送信ＩＦ制御部に供給する。
【００９０】
このように、１００Ｍｂｐｓリンク時に共有メモリ２を自動送信パターン格納用メモリとして利用することで、ＣＰＵ２が稼働する期間を減らすことができ、ひいてはＣＰＵ２の電力消費を抑制することが可能である。
【００９１】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、種々の変形実施が当業者にとって可能であるのはもちろんである。
【００９２】
上記実施形態では、通信制御装置６に含まれる各部がハードウェアで構成されているが、これに限定されず、メモリを除く各部を、ＣＰＵ２がプログラムを実行することにより実現するソフトウェア機能部で構成してもよい。
【符号の説明】
【００９３】
１  画像形成装置、２  ＣＰＵ、３  バスブリッジ、４  メインメモリ、５  ユーザインタフェース、６  通信制御装置、７  画像形成部、８，９  バスライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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