(57)【特許請求の範囲】
【請求項１】
配列基板の調製方法であって、
前記配列基板の調製方法は、
一つの基板を提供する基板提供手順と、
第１フォトマスクを用いた第１フォトリソグラフィによって、前記基板の表面に遮光層を形成する遮光層形成手順と、
前記基板および前記遮光層の上方に緩衝層を形成する緩衝層形成手順と、
第２フォトマスクを用いた第２フォトリソグラフィによって、前記遮光層を覆っていない前記緩衝層の上方に、画素電極となる第一導電層を形成する第一導電層形成手順と、
第３フォトマスクを用いた第３フォトリソグラフィによって、前記緩衝層の上方において一部が前記遮光層の端にオーバーラップするようにソース電極とドレイン電極とを設け、かつ、前記ドレイン電極は前記第一導電層に電気的に接続するソースドレイン形成手順と、
第４フォトマスクを用いた第４フォトリソグラフィによって、前記緩衝層の上方において、平面視したときに前記遮光層の形成領域の内側に入るように低温ポリシリコン層を設け、かつ、前記低温ポリシリコン層の一部が前記ソース電極および前記ドレイン電極に重なっていて、前記低温ポリシリコン層が前記ソース電極および前記ドレイン電極と電気的に接続する低温ポリシリコン層形成手順と、
前記低温ポリシリコン層、前記ソース電極、ドレイン電極および前記第一導電層の上に絶縁層を形成する絶縁層形成手順と、
第５フォトマスクを用いた第５フォトリソグラフィによって、前記絶縁層の上であって、前記低温ポリシリコン層の形成領域のほぼ中央に対応する領域にゲート電極を形成するゲート電極形成手順と、
前記ゲート電極および前記絶縁層の上に不動態化層を形成する不動態化層形成工程と、
第６フォトマスクを用いた第６フォトリソグラフィにより、前記ドレイン電極の直上において前記不動態化層および前記絶縁層を貫通する抜き穴を形成し、当該抜き穴を通して前記ドレイン電極が露出するようにする抜き穴形成手順と、
第７フォトマスクを用いた第７フォトリソグラフィによって、前記不動態化層の上において平面視において前記第一導電層の形成領域とほぼ重なる領域に共通電極となる第二導電層を形成する第二導電層形成手順と、からなる
ことを特徴とする配列基板の調製方法。
【請求項２】
請求項１に記載の配列基板の調製方法において、
ゲート電極形成手順と不動態化層形成工程との間に、
前記低温ポリシリコン層のうち前記ゲート電極の直下以外の領域にオーム接触層を形成するオーム接触層形成手順を備える
ことを特徴とする配列基板の調製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０１４年１２月３０日に提出した申請番号２０１４１０８４９４１５．６・発明名称「配列基板と、表示パネルと、配列基板の調製方法」の先願優先権を要求し、前記先願の内容は引用の方法で本文中に合併される。
【０００２】
本発明は、ディスプレイ領域に関し、特に配列基板と、表示パネルと、配列基板の調製方法に関する。
【背景技術】
【０００３】
ディスプレイ装置、例えば液晶ディスプレイ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、  ＬＣＤ）はよく用いられる電子製品であり、省エネで、体積が小さく、重量が軽いなどのメリットを備えるため、消費者に好まれている。平面ディスプレイ技術の発展に伴い、分解能が高く、低エネルギー消費の液晶ディスプレイが求められている。アモルファスシリコンの電子可動性は低いのに対して、低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｌｏｙ−ｓｉｌｉｃｏｎ）は低温において製作することができ、且つアモルファスシリコンより更に高い電子可動性を持つ。また、低温ポリシリコンで作られたＣＭＯＳトランジスタは、液晶ディスプレイ装置に更に高い分解能と低エネルギー消費の特色を備えさせるのに応用することができるため、低温ポリシリコンは広く応用されまた研究されている。現在、低温ポリシリコン薄膜トランジスタからなる配列基板は、低温ポリシリコン内のフォトマスクの数が多い。一般的に言うと、前記低温ポリシリコン薄膜晶体配列基板のフォトマスクの数は十枚であり、そのため低温ポリシリコン薄膜トランジスタ配列基板の調整が困難であり、且つ生産性を高めるのに不都合である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、マトリックス状に配列された複数の低温ポリシリコン薄膜トランジスタからなる配列基板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記低温ポリシリコン薄膜トランジスタは、基板と、低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層と、絶縁層と、ゲート電極と、不動態化層と、第二導電層と、からなる。
【０００６】
前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層とは、前記基板と同じ表面に設けられる。前記低温ポリシリコン層は前記基板の表面の中間部に設けられ、前記ソース電極及び前記ドレイン電極は前記低温ポリシリコン層の両側に設けられ、且つ前記ソース電極の一端は前記低温ポリシリコン層の一端に電気的に接続され、前記ドレイン電極の一端は前記低温ポリシリコン層の他端に電気的に接続され、前記ドレイン電極の他端は前記第一導電層に電気的に接続される。
【０００７】
前記絶縁層は前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層の上方に設けられる。
【０００８】
前記ゲート電極は前記絶縁層の上方に設けられるとともに、前記低温ポリシリコン層に対応して設けられる。
【０００９】
前記不動態化層は前記ゲート電極の上方に重ねて設けられる。
【００１０】
前記第二導電層は、前記不動態化層の上方に設けられるとともに、前記第一導電層に対応して設けられる。その内、前記第一導電層は画素電極であり、前記第二導電層は共通電極である。
【００１１】
その内、前記配列基板はさらに遮光層を備える。前記遮光層は前記基板の表面に設けられ、前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層とは、前記遮光層を介して前記基板の表面に設けられるとともに、前記遮光層は前記低温ポリシリコン層に対応して設けられる。
【００１２】
その内、前記配列基板はさらに緩衝層を備える。前記緩衝層は前記遮光層の上方に重ねて設けられ、前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層とは、前記緩衝層及び前記遮光層を介して前記基板の表面に設けられる。
【００１３】
その内、前記配列基板はさらに第一オーム接触層を備える。前記第一オーム接触層は前記ソース電極及び前記低温ポリシリコン層に接続される。前記第一オーム接触層は、前記ソース電極及び前記低温ポリシリコン層の間の接触抵抗を低下させるのに用いられる。
【００１４】
その内、前記配列基板はさらに第二オーム接触層を備える。前記第二オーム接触層は前記ドレイン電極及び前記低温ポリシリコン層に接続される。前記第二オーム接触層は、前記ドレイン電極及び前記低温ポリシリコン層の間の接触抵抗を低下させるのに用いられる。
【００１５】
また、本発明は表示パネルを提供する。前記表示パネルは、上記の各実施方式のうちの任意の一つの実施方式の配列基板からなる。
【００１６】
さらに、本発明はさらに配列基板の調製方法を提供する。
【００１７】
前記配列基板の調製方法は、以下の手順からなる。
【００１８】
一つの基板を提供する手順である。
【００１９】
前記基板の一つの表面に、低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層とを設け、前記基板の表面の中間部に前記低温ポリシリコン層を設け、前記低温ポリシリコン層の両側に前記ソース電極及び前記ドレイン電極を設け、且つ前記ソース電極の一端を前記低温ポリシリコン層の一端に電気的に接続し、前記ドレイン電極の一端を前記低温ポリシリコン層の他端に接続し、前記ドレイン電極的の他端を前記第一導電層に電気的に接続する手順である。
【００２０】
前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層の上方に、前記絶縁層を設ける手順である。
【００２１】
前記絶縁層の上方に前記ゲート電極を設ける手順である。
【００２２】
前記ゲート電極の上方に前記不動態化層を設ける手順である。
【００２３】
第二導電層を設ける手順である。前記第二導電層を前記不動態化層に設けるとともに、前記第一導電層に対応して設ける。その内、前記第一導電層は画素電極であり、前記第二導電層は共通電極である。
【００２４】
その内、前記「一つの基板を提供する」手順及び前記「前記基板の一つの表面に低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層と、を設け、前記基板の表面の中間部に前記低温ポリシリコン層を設け、前記低温ポリシリコン層の両側に前記ソース電極及び前記ドレイン電極を設け、且つ前記低温ポリシリコン層の一端に前記ソース電極の一端を電気的に接続し、前記低温ポリシリコン層の他端に前記ドレイン電極の一端を接続し、前記第一導電層に前記ドレイン電極の他端を電気的に接続する」手順の間に、さらに以下の一つの前記配列基板の調製方法の手順を備える。
【００２５】
前記基板の表面に遮光層を設ける手順である。
【００２６】
前記「前記基板の一つの表面に低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層と、を設け、前記基板の表面の中間部に前記低温ポリシリコン層を設け、前記低温ポリシリコン層の両側に前記ソース電極及び前記ドレイン電極を設け、且つ前記低温ポリシリコン層の一端に前記ソース電極の一端を電気的に接続し、前記低温ポリシリコン層の他端に前記ドレイン電極の一端を接続し、前記第一導電層に前記ドレイン電極の他端を電気的に接続する」手順は以下のものからなる。
【００２７】
前記遮光層の上方に前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層とを設ける。
【００２８】
その内、前記「在前記基板の表面に遮光層を設ける」手順の後、前記「前記基板の一つの表面に低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層と、を設け、前記基板の表面の中間部に前記低温ポリシリコン層を設け、前記低温ポリシリコン層の両側に前記ソース電極及び前記ドレイン電極を設け、且つ前記低温ポリシリコン層の一端に前記ソース電極の一端を電気的に接続し、前記低温ポリシリコン層の他端に前記ドレイン電極の一端を接続し、前記第一導電層に前記ドレイン電極の他端を電気的に接続する」手順の前に、さらに以下の一つの手順を備える。
【００２９】
前記遮光層の上方に緩衝層を設ける手順である。
【００３０】
前記「前記基板の一つの表面に低温ポリシリコン層と、ソース電極と、ドレイン電極と、第一導電層と、を設け、前記基板の表面の中間部に前記低温ポリシリコン層を設け、前記低温ポリシリコン層の両側に前記ソース電極及び前記ドレイン電極を設け、且つ前記低温ポリシリコン層の一端に前記ソース電極の一端を電気的に接続し、前記低温ポリシリコン層の他端に前記ドレイン電極の一端を接続し、前記第一導電層に前記ドレイン電極の他端を電気的に接続する」手順は以下のものからなる。
【００３１】
前記緩衝層を介して、前記低温ポリシリコン層と、前記ソース電極と、前記ドレイン電極と、前記第一導電層と、を前記基板の表面に設ける。
【００３２】
その内、前記配列基板の調製方法はさらに以下の手順を備える。
【００３３】
第一オーム接触層を設ける手順である。前記第一オーム接触層を、前記ソース電極及び前記低温ポリシリコン層に接続させる。
【００３４】
第二オーム接触層を設ける手順である。前記第二オーム接触層を、前記ドレイン電極及び前記低温ポリシリコン層に接続させる。
【発明の効果】
【００３５】
本発明の配列基板及び配列基板の調製方法は、七枚のフォトマスクだけで完了でき、それにより、前記配列基板を設ける時に用いるフォトマスクの数を減らすことができ、前記配列基板の生産効率性を高めることができる。
【図面の簡単な説明】
【００３６】
本発明の実施例または従来の技術内の技術考案について説明するため、以下では実施例または従来の技術について説明する中で使用する必要がある図について、簡単に紹介する。明らかに分かるように、以下の説明における図は本発明の一実施例に過ぎず、本領域の一般的な技術者は、創作によらない前提のもと、さらにこれらの図に基づきその他の図を得ることができる。
【００３７】
【図１】本発明の好ましい一実施方式の配列基板の断面構造概略図である。
【図２】本発明の好ましい一実施方式の表示パネルの構造概略図である。
【図３】本発明の好ましい一実施方式の配列基板の調製方法の過程図である。
【図４】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図５】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図６】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図７】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図８】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図９】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１０】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１１】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１２】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１３】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１４】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【図１５】本発明の配列基板の調製方法の内、各手順に対応する工程の断面図である。
【発明を実施するための形態】
【００３８】
以下では、本発明の実施例内の図を参照しつつ、本発明実施例内の技術考案について詳細な説明を行う。明らかに、説明する実施例は、本発明の実施例の一部分に過ぎず、実施例のすべてではない。本発明内の実施例に基づき、本領域の一般的な技術者は創作をしない前提のもと、得られるその他すべての実施例も、すべて本発明の保護範囲に含まれるものとする。
【００３９】
図１を参照する。図１は、本発明の好ましい一実施方式の配列基板の断面構造概略図である。前記配列基板１０は、基板１０１と、低温ポリシリコン層１０４と、ソース電極１０７と、ドレイン電極１０８と、第一導電層１１２と、絶縁層１０９と、ゲート電極１１０と、不動態化層１１１と、第二導電層１１３と、からなる。前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１と同じ表面に設けられる。前記低温ポリシリコン層１０４は、前記基板１０１の表面の中間部に設けられ、前記ソース電極１０７及び前記ドレイン電極１０８は、前記低温ポリシリコン層１０４の両側に設けられ、且つ前記ソース電極１０７の一端は、前記低温ポリシリコン層１０４の一端に電気的に接続され、前記ドレイン電極１０８の一端は、前記低温ポリシリコン層１０４の他端に電気的に接続され、前記ドレイン電極１０８の他端は、前記第一導電層１１２に電気的に接続される。前記絶縁層１０９は、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と前記第一導電層１１２の上方に設けられる。前記ゲート電極１１０は、前記絶縁層１０９の上方に設けられるとともに、前記低温ポリシリコン層１０４に対応して設けられる。前記不動態化層１１１は、前記ゲート電極１１０の上方に設けられる。前記第二導電層１１３は、前記不動態化層１１１の上方に設けられるとともに、前記第一導電層１１２に対応して設置される。その内、前記第一導電層１１２は画素電極であり、前記第二導電層１１３は共通電極である。前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記絶縁層１０９と、前記ゲート電極１１０とは、低温ポリシリコン薄膜トランジスタを構成する。
【００４０】
前記基板１０１は、第一表面ａ及び前記第一表面ａに向かい合わせて設けられる第二表面ｂからなる。本実施方式で、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１の第一表面ａに設けられる。その他の実施方式で、低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１の第二表面ｂに設けられることが理解できる。前記基板１０１はガラス基板によることができるが、それに限られない。
【００４１】
前記配列基板１０は、さらに遮光層１０２を備える。前記遮光層１０２は前記基板１０１の表面に設けられ、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記遮光層１０２を介して前記基板１０１の表面に設けられるとともに、前記遮光層１０２は、前記低温ポリシリコン層１０４に対応して設けられる。本実施方式において、前記遮光層１０２は前記基板１０１の第一表面ａに設けられる。前記遮光層１０２は、前記低温ポリシリコン薄膜トランジスタに対応する画素に向かい合う前記第二表面ｂに光が漏れるのを防止するのに用いられる。
【００４２】
前記配列基板１０は、さらに緩衝層１０３を備え、前記緩衝層１０３は前記遮光層１０２に重ねて設けられ、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記緩衝層１０３及び前記遮光層１０２を介して前記基板１０１の表面に設けられる。前記緩衝層１０３は、前記配列基板１０の調製工程において前記基板１０１に対する損傷を緩和させるのに用いられる。
【００４３】
前記配列基板１０は、さらに第一オーム接触層１０５を備え、前記第一オーム接触層１０５は、前記ソース電極１０７及び前記低温ポリシリコン層１０４に接続され、前記第一オーム接触層１０５は、前記ソース電極１０７及び前記低温ポリシリコン層１０４の間の接触抵抗を下げるのに用いられる。本実施方式で、前記第一オーム接触層１０５は、第一高ドープ領域１０５１及び第一低ドープ領域１０５２からなる。前記第一高ドープ領域１０５１の一端は前記ソース電極１０７に接続され、他端は前記第一低ドープ領域１０５２に接続され、前記第一低ドープ領域１０５２の他端は前記低温ポリシリコン層１０４の一端に接続される。前記第一高ドープ領域１０５１の一端は前記ソース電極１０７に部分的に重ねて設けることによって、前記第一高ドープ領域１０５１及び前記ソース電極１０７の接触面積を広くする。前記第一高ドープ領域１０５１及び前記第一低ドープ領域１０５２がドーピングするイオンのタイプは同じであり、例えば同じＮ型イオンをドーピングすることができ、前記第一高ドープ領域１０５１のドーピング濃度は前記第一低ドープ領域１０５２のドーピング濃度より高い。本実施方式内の前記第一高ドープ領域１０５１及び前記第一低ドープ領域１０５２を設けることにより、前記ソース電極１０７及び前記低温ポリシリコン層１０４の間の接触抵抗を少なくすることができるばかりではなく、前記低温ポリシリコン薄膜トランジスタから漏れる電流を減少させることもできる。
【００４４】
前記配列基板１０は、さらに第二オーム接触層１０６を備え、前記第二オーム接触層１０６は前記ドレイン電極１０８及び前記低温ポリシリコン層１０４に接続され、前記第二オーム接触層１０６は、前記ドレイン電極１０８及び前記低温ポリシリコン層１０４の間の接触抵抗を低下させるのに用いられる。本実施方式において、前記第二オーム接触層１０６は、第二高ドープ領域１０６１及び第二低ドープ領域１０６２からなる。前記第二高ドープ領域１０６１の一端は前記ドレイン電極１０８に接続され、他端は前記第二低ドープ領域１０６２に接続され、前記第二低ドープ領域１０６２の他端は前記低温ポリシリコン層１０４の一端に接続される。前記第二高ドープ領域１０６１の一端は前記ドレイン電極１０８に部分的に重ねて設けられることによって、前記第二高ドープ領域１０６１及び前記ドレイン電極１０８の接触面積を増加させる。前記第二高ドープ領域１０６１及び前記第二低ドープ領域１０６２がドーピングするイオンのタイプは同じであり、例えば同じくＮ型イオンをドーピングすることができ、前記第二高ドープ領域１０６１のドーピング濃度は前記第二低ドープ領域１０６２のドーピング濃度より高い。本実施方式内の前記第二高ドープ領域１０６１及び前記第二低ドープ領域１０６２を設けることにより、前記ドレイン電極１０８及び前記低温ポリシリコン層１０４の間の接触抵抗を低下させることができるばかりではなく、前記低温ポリシリコン薄膜トランジスタから漏れる電流を減少させることができる。
【００４５】
以下では図１を参照しつつ本発明の表示パネルについて説明する。図２を参照する。図２は、本発明の好ましい実施方式の表示パネルの構造概略図である。前記表示パネル１は、配列基板１０と、カラーフィルタ基板２０と、液晶層３０と、からなる。前記配列基板１０は前記カラーフィルタ基板２０に向かい合わせて設けられ、前記液晶層３０は前記配列基板１０及び前記カラーフィルタ基板２０の間に設けられる。前記配列基板１０は、基板１０１と、低温ポリシリコン層１０４と、ソース電極１０７と、ドレイン電極１０８と、第一導電層１１２と、絶縁層１０９と、ゲート電極１１０と、不動態化層１１１と、第二導電層１１３と、からなる。前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と前記第一導電層１１２とは、前記基板１０１と同じ表面に設けられる。前記低温ポリシリコン層１０４は前記基板１０１の表面の中間に設けられ、前記ソース電極１０７及び前記ドレイン電極１０８は前記低温ポリシリコン層１０４の両側に設けられ、且つ前記ソース電極１０７の一端は前記低温ポリシリコン層１０４の一端に電気的に接続され、前記ドレイン電極１０８の一端は前記低温ポリシリコン層１０４の他端に電気的に接続され、前記ドレイン電極１０８の他端は前記第一導電層１１２に電気的に接続される。前記絶縁層１０９は前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２の上方に設けられる。前記ゲート電極１１０は前記絶縁層１０９の上方に設けられるとともに、前記低温ポリシリコン層１０４に対応して設けられる。前記不動態化層１１１は前記ゲート電極１１０の上方に設けられる。前記第二導電層１１３は前記不動態化層１１１の上方に設けられるとともに、前記第一導電層１１２に対応して設けられる。その内、前記第一導電層１１２は画素電極であり、前記第二導電層１１３は共通電極である。前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記絶縁層１０９と、前記ゲート電極１１０とは、低温ポリシリコン薄膜トランジスタを構成する。
【００４６】
前記基板１０１は、第一表面ａ及び前記第一表面ａに向かい合わせて設けられる第二表面ｂからなる。本実施方式で、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１の第一表面ａに設けられる。その他の実施方式で、低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１の第二表面ｂに設けられることが理解できる。前記基板１０１はガラス基板によることができるが、これに限られない。
【００４７】
前記配列基板１０は、さらに遮光層１０２を備え、前記遮光層１０２は前記基板１０１の表面に設けられ、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記遮光層１０２を介して前記基板１０１の表面に設けられ、且つ前記遮光層１０２は、前記低温ポリシリコン層１０４に対応して設置される。本実施方式において、前記遮光層１０２は前記基板１０１の第一表面ａに設けられる。前記遮光層１０２は、前記低温ポリシリコン薄膜トランジスタに対応する画素に向かい合う前記第二表面ｂに光が漏れるのを防止するのに用いられる。
【００４８】
前記配列基板１０は、さらに緩衝層１０３を備え、前記緩衝層１０３は前記遮光層１０２に重ねて設けられ、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記緩衝層１０３及び前記遮光層１０２を介して前記基板１０１の表面に設けられる。前記緩衝層１０３は、前記配列基板１０の調製工程において前記基板１０１に対する損傷を緩和させるのに用いられる。
【００４９】
前記配列基板１０は、さらに第一オーム接触層１０５を備え、前記第一オーム接触層１０５は、前記ソース電極１０７及び前記低温ポリシリコン層１０４に接続され、前記第一オーム接触層１０５は、前記ソース電極１０７及び前記低温ポリシリコン層１０４の間の接触抵抗を下げるのに用いられる。本実施方式で、前記第一オーム接触層１０５は、第一高ドープ領域１０５１及び第一低ドープ領域１０５２からなる。前記第一高ドープ領域１０５１の一端は前記ソース電極１０７に接続され、他端は前記第一低ドープ領域１０５２に接続され、前記第一低ドープ領域１０５２の他端は前記低温ポリシリコン層１０４の一端に接続される。前記第一高ドープ領域１０５１の一端は前記ソース電極１０７に部分的に重ねて設けることによって、前記第一高ドープ領域１０５１及び前記ソース電極１０７の接触面積を広くする。前記第一高ドープ領域１０５１及び前記第一低ドープ領域１０５２がドーピングするイオンのタイプは同じであり、例えば同じくＮ型イオンをドーピングすることができ、前記第一高ドープ領域１０５１のドーピング濃度は前記第一低ドープ領域１０５２のドーピング濃度より高い。本実施方式内の前記第一高ドープ領域１０５１及び前記第一低ドープ領域１０５２を設けることにより、前記ソース電極１０７及び前記低温ポリシリコン層１０４の間の接触抵抗を少なくすることができるばかりではなく、前記低温ポリシリコン薄膜トランジスタから漏れる電流を減少させることもできる。
【００５０】
前記配列基板１０は、さらに第二オーム接触層１０６を備え、前記第二オーム接触層１０６は前記ドレイン電極１０８及び前記低温ポリシリコン層１０４に接続され、前記第二オーム接触層１０６は、前記ドレイン電極１０８及び前記低温ポリシリコン層１０４の間の接触抵抗を低下させるのに用いられる。本実施方式において、前記第二オーム接触層１０６は、第二高ドープ領域１０６１及び第二低ドープ領域１０６２からなる。前記第二高ドープ領域１０６１の一端は前記ドレイン電極１０８に接続され、他端は前記第二低ドープ領域１０６２に接続され、前記第二低ドープ領域１０６２の他端は前記低温ポリシリコン層１０４の一端に接続される。前記第二高ドープ領域１０６１の一端は前記ドレイン電極１０８に部分的に重ねて設けることによって、前記第二高ドープ領域１０６１及び前記ドレイン電極１０８の接触面積を増加させることができる。前記第二高ドープ領域１０６１及び前記第二低ドープ領域１０６２がドーピングするイオンのタイプは同じであり、例えば同じくＮ型イオンをドーピングすることができ、前記第二高ドープ領域１０６１のドーピング濃度は前記第二低ドープ領域１０６２のドーピング濃度より高い。本実施方式内の前記第二高ドープ領域１０６１及び前記第二低ドープ領域１０６２の設置により、前記ドレイン電極１０８及び前記低温ポリシリコン層１０４の間の接触抵抗を低下させることができるばかりではなく、前記低温ポリシリコン薄膜トランジスタから漏れる電流を減少させることができる。
【００５１】
以下では図１を参照しつつ本発明の配列基板の調製方法について説明する。図３を参照する。前記配列基板の調製方法は、以下のＳ１０１と、Ｓ１０２と、Ｓ１０３と、Ｓ１０４と、Ｓ１０５と、Ｓ１０６と、Ｓ１０７と、Ｓ１０８と、Ｓ１０９と、Ｓ１１０と、からなるが、以下の手順に限られるわけではない。
【００５２】
Ｓ１０１は、一つの基板１０１を提供する手順である。図４を参照する。前記基板１０１は、第一表面ａと、前記第一表面ａに向かい合わせて設けられる第二表面ｂと、からなる。本実施方式において、前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１第一表面ａに設けられる。その他の実施方式において、低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２とは、前記基板１０１の第二表面ｂに設けられることが理解できる。前記基板１０１は、ガラス基板によることができるが、それに限られるわけではない。
【００５３】
Ｓ１０２は、前記基板１０１の表面に遮光層１０２を設ける手順である。図５を参照する。本実施方式において、前記基板１０１の第一表面ａの中間に遮光層１０２を設ける。その他の実施方式においても、前記基板１０１の第二表面ｂの中間に遮光層１０２を設けることができる。前記遮光層１０２は以下の方法によって設けることができる。まず、前記基板１０１の第一表面ａに一層の遮光層を設け、前記一層の遮光層に露光を行い、現像し、指定の図案をエッチングし、前記遮光層１０２とする。本実施方式において、一回目にフォトマスクを用いる場合、説明しやすくするため、この手順において用いるフォトマスクを第一回フォトマスクとする。本実施方式において、前記遮光層１０２は前記基板１０１の第一表面ａに設けられる。前記遮光層１０２は前記低温ポリシリコン薄膜トランジスタに対応する画素に向かい合う前記第二表面ｂに光が漏れるのを防止するのに用いられる。
【００５４】
Ｓ１０３は、前記遮光層１０２の上方に緩衝層１０３を設ける手順である。図６を参照する。前記遮光層１０２の上方及び前記基板１０１の前記遮光層１０２が設けられていない表面に一層の緩衝層１０３を設ける。前記緩衝層１０３は、前記配列基板１０の調製工程において前記基板１０１に対する損傷を緩衝するのに用いられる。
【００５５】
Ｓ１０４は、低温ポリシリコン層１０４と、ソース電極１０７と、ドレイン電極１０８と、第一導電層１１２と、を設ける手順である。前記低温ポリシリコン層１０４を前記基板１０１の表面の中間部に対応して設け、前記ソース電極１０７及び前記ドレイン電極１０８を前記低温ポリシリコン層１０４の両側に設け、また前記ソース電極１０７の一端を前記低温ポリシリコン層１０４の一端に電気的に接続し、前記ドレイン電極１０８の一端を前記低温ポリシリコン層１０４の他端に接続し、前記ドレイン電極１０８の他端を前記第一導電層１１２に電気的に接続する。
【００５６】
図７を参照する。まず前記緩衝層１０３の上方に第一導電層１１２を設ける。前記第一導電層１１２は前記遮光層１０２を覆っていない緩衝層１０３の上方に設ける。前記緩衝層１０３を以下の方式によって設けることができる。まず、前記緩衝層１０３の上方に一層の導電層を設け、前記一層の導電層に露光を行い、現像し、指定の図案をエッチングすることによって、前記第一導電層１１２を設ける。前記第一導電層１１２は画素電極である。前記第一導電層１１２を設ける工程中に一回フォトマスクを用いる。説明しやすくするため、前記第一導電層１１２を設ける時に用いるフォトマスクを第二回フォトマスクと呼ぶ。
【００５７】
図８を参照する。前記緩衝層１０３の上方にソース電極１０７及びドレイン電極１０８を設ける。前記ソース電極１０７及び前記ドレイン電極１０８をそれぞれ前記遮光層１０２の両端に対応して設ける。前記ソース電極１０７及び前記ドレイン電極１０８は以下の方式によって設けることができる。まず、前記緩衝層１０３の上方に一層の金属層を設け、前記一層の金属層に露光を行い、現像し、指定の図案をエッチングし、前記ソース電極１０７及び前記ドレイン電極１０８を設ける。前記ソース電極１０７及び前記ドレイン電極１０８を設ける工程において一回フォトマスクを用いる。説明しやすくするため、前記ソース電極１０７及び前記ドレイン電極１０８を設ける時に用いられるフォトマスクを第三回フォトマスクと呼ぶ。
【００５８】
図９を参照する。前記緩衝層１０３の上方に低温ポリシリコン層１０４を設け、前記低温ポリシリコン層１０４をソース電極１０７及びドレイン電極１０８の間に設け、且つ前記低温ポリシリコン層１０４の両端をそれぞれ前記ソース電極１０７及び前記ドレイン電極１０８に接続する。前記緩衝層１０４は以下の方式によって設けることができる。まず前記緩衝層１０３の上方に一層の低温ポリシリコンを設け、前記一層の低温ポリシリコン層に露光を行い、現像し、指定の形状をエッチングし、前記低温ポリシリコン層１０４を設ける。前記低温ポリシリコン層１０４の形成工程において一回フォトマスクを用いる。説明しやすくするため、前記低温ポリシリコン層１０４を設ける時に用いるフォトマスクを第四回フォトマスクと呼ぶ。
【００５９】
Ｓ１０５は、絶縁層１０９を設ける手順である。前記絶縁層１０９を前記低温ポリシリコン層１０４と、前記ソース電極１０７と、前記ドレイン電極１０８と、前記第一導電層１１２の上方に設ける。図１０を参照する。
【００６０】
Ｓ１０６は、ゲート電極１１０を設ける手順である。前記ゲート電極１１０を前記絶縁層１０９の上方に設ける。図１１を参照する。前記ゲート電極１１０を以下の方式によって設けることができる。まず、前記絶縁層１０９の上方に一層の金属層を設け、前記一層の金属層に露光を行い、現像し、指定の形状をエッチングし、前記ゲート電極１１０を設ける。前記ゲート電極１１０の形成工程において一回フォトマスクを用いる。説明しやすくするため、前記ゲート電極１１０を設ける時に用いるフォトマスクを第五回フォトマスクと呼ぶ。
【００６１】
Ｓ１０７は、第一オーム接触層１０５を設ける手順である。前記第一オーム接触層１０５を前記ソース電極１０７及び前記低温ポリシリコン層１０４に接続させる。図１２を参照する。第一オーム接触層１０５の形成については上記の説明を参照する。以下同様である。
【００６２】
Ｓ１０８は、第二オーム接触層１０６を設ける手順である。前記第二オーム接触層１０６を前記ドレイン電極１０８及び前記低温ポリシリコン層１０４に接続させる。図１３を参照する。第二オーム接触層１０６の形成については上記の説明を参照する。以下同様である。
【００６３】
Ｓ１０９は、不動態化層１１１を設ける手順である。前記不動態化層１１１を前記ゲート電極１１０の上方に設ける。図１４を参照する。前記不動態化層１１１の上方に抜き穴１１１１を設ける。前記抜き穴１１１１にも一つのフォトマスクが必要であり、このフォトマスクを第六回フォトマスクと呼ぶ。
【００６４】
Ｓ１１０は、第二導電層１１３を設ける手順である。前記第二導電層１１３を前記不動態化層１１１の上方に設けるとともに前記第一導電層１１２に対応して設ける。その内、前記第一導電層１１２は画素電極であり、前記第二導電層１１３は共通電極である。図１５を参照する。前記第二導電層１１３は以下の方式によって設けることができる。まず前記不動態化層１１１の上方に一層の導電層を設け、前記一層の導電層に露光を行い、現像し、指定の形状をエッチングし、前記第二導電層１１３を設ける。前記第二導電層１１３を設ける時に一つのフォトマスクが必要である。説明しやすくするため、このフォトマスクを第七回フォトマスクと呼ぶ。
【００６５】
本発明の配列基板の調製方法の説明によって分かるように、本発明の配列基板及び配列基板の調製方法は、七枚のフォトマスクだけによって完成させることができ、それによって前記配列基板を設ける時に用いるフォトマスクの数を少なくすることができ、前記配列基板の生産性を高めることができる。
【００６６】
以上において示したのは本発明の一つの好ましい実施例に過ぎず、当然これによって本発明の権利保護範囲を限定することはできず、本領域の一般的な技術者は上記実施例の全部または一部分のプロセスを理解して実施することができるとともに、本発明の権利要求に基づいてなされる同じような変更も、発明が網羅する範囲に含まれる。
【符号の説明】
【００６７】
１０        配列基板
２０        カラーフィルタ基板
３０        液晶層
１０１      基板
１０２      遮光層
１０３      緩衝層
１０４      低温ポリシリコン層
１０５      第一オーム接触層
１０５１    第一高ドープ領域
１０５２    第一低ドープ領域
１０６      第二オーム接触層
１０６１    第二高ドープ領域
１０６２    第二低ドープ領域
１０７      ソース電極
１０８      ドレイン電極
１０９      絶縁層
１１０      ゲート電極
１１１      不動態化層
１１１１    抜き穴
１１２      第一導電層
１１３      第二導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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