(57)【特許請求の範囲】
【請求項１】
メモリセルを有する回路と、
リフレッシュタイミング判定ユニットと、
パワー管理ユニットと、
パワースイッチと、を有し、
前記メモリセルを有する回路は、第１のキャパシタと、前記第１のキャパシタにデータに応じた電位を与えることのできる第１のトランジスタと、を有し、
前記リフレッシュタイミング判定ユニットは、第２のキャパシタと、第２のトランジスタと、比較回路と、を有し、
前記パワースイッチは、前記メモリセルを有する回路への電源供給を制御する機能を有し、
前記第２のキャパシタの第１の電極は、前記第２のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
前記比較回路には、前記第２のキャパシタの第１の電極の電位に応じて変動する第１の電位と、第２の電位とが入力され、
前記比較回路は、前記第１の電位と前記第２の電位とを比較することで、出力電位を変化させ、
前記第２の電位は、前記メモリセルを有する回路に電源が供給されているか否かにより異なる値となり、
前記出力電位は、第１の信号として出力され、
前記パワースイッチは、前記第１の信号により制御され、
前記パワースイッチがオンとなることにより前記メモリセルを有する回路に電源が供給されると、前記メモリセルのデータがリフレッシュされ、
前記パワー管理ユニットは、前記メモリセルを有する回路から送信される第２の信号に応じて、前記第２のトランジスタのソース電極又はドレイン電極の他方の電位、及び前記第２のトランジスタのゲート電極の電位を変化させるように設定されている半導体装置。
【請求項２】
請求項１において、
前記第２のトランジスタのソース電極又はドレイン電極の他方の電位は、前記第２のトランジスタのゲート電極の電位と常に実質的に等しくなるように設定されている半導体装置。
【請求項３】
請求項１又は請求項２において、
前記半導体装置は、前記パワー管理ユニットへの電源供給を制御する第２のパワースイッチを有し、
前記第２のパワースイッチは、前記第１の信号により制御されるように設定されている半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記メモリセルを有する回路は、メモリ又はプロセッサのいずれかである半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記半導体装置は、前記メモリセルを有する回路の電源供給を制御する第３のパワースイッチを有し、
前記第３のパワースイッチは、前記第１の信号とは独立して制御されるように設定されている半導体装置。
【請求項６】
請求項１乃至請求項４のいずれか一において、
前記パワー管理ユニットには、前記第１の信号とは独立した第３の信号が入力され、
前記パワー管理ユニットは、前記第３の信号によって前記第２の電位を変化させることにより前記出力電位を変化させて、前記パワースイッチがオンとされるように設定されている半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一において、
前記リフレッシュタイミング判定ユニットは、論理ゲートを有し、
前記論理ゲートには、前記第１の信号とは独立した第３の信号が入力され、
前記論理ゲートには、前記出力電位が入力され、
前記第１の信号は、前記論理ゲートの出力に応じたものとなるように設定されている半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記半導体装置は、第２の論理ゲートと、複数の前記リフレッシュタイミング判定ユニットとを有し、
前記複数のリフレッシュタイミング判定ユニットの出力が前記第２の論理ゲートに入力され、
前記第２の論理ゲートの出力が、前記第１の信号となるように設定されている半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記第１のトランジスタおよび前記第２のトランジスタは、それぞれ、第１の酸化物半導体と、前記第１の酸化物半導体上の第２の酸化物半導体と、
前記第１の酸化物半導体と前記第２の酸化物半導体を覆う膜状の第３の酸化物半導体と、
前記第３の酸化物半導体を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記第３の酸化物半導体と向き合うゲート電極と、を有し、
前記第１の酸化物半導体のバンドギャップと前記第３の酸化物半導体のバンドギャップとは、いずれも、前記第２の酸化物半導体のバンドギャップよりも大きく、
前記第１の酸化物半導体の電子親和力と前記第３の酸化物半導体の電子親和力とは、いずれも、前記第２の酸化物半導体の電子親和力よりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示物は、トランジスタなどの半導体素子を含む回路を有する半導体装置およびその駆動方法に関する。
【背景技術】
【０００２】
酸化物半導体を用いたトランジスタで長時間リフレッシュすることなくデータを保持することができるメモリセルが提案されている。このようなメモリセルでは、リフレッシュを実施するまでに相応の期間を要するので、これまでのシリコントランジスタのＤＲＡＭとは異なり、単に一定時間ごとにリフレッシュをおこなえばよいというものではない。特許文献１乃至３には、そのような特殊性を鑑みた技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８４０６０３８号明細書
【特許文献２】米国特許出願公開第２０１２／００３９１２６号明細書
【特許文献３】米国特許出願公開第２０１２／０２７５２１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示物では、効率的なリフレッシュのおこなえる半導体装置を提供すること、あるいは、効率的なリフレッシュのおこなえる半導体装置の駆動方法を提供すること、あるいは、新規な半導体装置を提供すること、あるいは新規な半導体装置の駆動方法を提供すること、あるいは、別に明示的あるいは暗示的に記載された課題、のいずれか一を解決する。
【課題を解決するための手段】
【０００５】
開示する一態様は、第１のキャパシタと酸化物半導体を用いた第１のトランジスタとを有するメモリセルを複数有する回路（メモリ含有回路）と、第２のキャパシタと酸化物半導体を用いた第２のトランジスタとを有する参照セル、ならびにコンパレータあるいはラッチを有するリフレッシュタイミング判定ユニットと、パワー管理ユニット、とを有する半導体装置である。リフレッシュタイミング判定ユニットは、第２のキャパシタの電位の変動に応じて、信号を出力する。メモリ含有回路とパワー管理ユニットには、それぞれ、電源供給を制御するためのスイッチが設けられ、スイッチはリフレッシュタイミング判定ユニットの出力信号に応じて開閉する。ここで、メモリ含有回路とパワー管理ユニットのスイッチが閉から開となった場合には、パワー管理ユニットがメモリ含有回路にリフレッシュを開始する信号（リフレッシュ信号）を送信し、メモリ含有回路は、リフレッシュ信号に応じて、含まれているメモリセル全部あるいは一部のデータのリフレッシュをおこなう。一例として、第１のキャパシタ、および酸化物半導体を用いた第１のトランジスタを有し、第１のトランジスタを介して第１のキャパシタにデータに応じた電位が与えられるメモリセルを有する回路と、第２のキャパシタ、および酸化物半導体を用いた第２のトランジスタと、比較回路と、を有するリフレッシュタイミング判定ユニットと、パワー管理ユニットと、回路への電源供給を制御するパワースイッチと、を有し、第２のキャパシタの第１の電極の電位は、第２のトランジスタのソース電極またはドレイン電極の一方の電位と実質的に同じであり、比較回路には、第２のキャパシタの第１の電極の電位に応じて変動する第１の電位が入力され、比較回路には、第２の電位が入力され、比較回路は、第１の電位と第２の電位を比較することで、出力電位を変化させ、第２の電位は、回路に電源が供給されているか否かにより異なる値となり、出力電位は直接的に、あるいは、他の回路を介して間接的に、第１の信号として出力され、パワースイッチは、第１の信号により制御され、パワースイッチがオンとなることにより回路に電源が供給されると、メモリセルのデータがリフレッシュされ、パワー管理ユニットは、回路から送信される第２の信号に応じて、第２のトランジスタのソース電極またはドレイン電極の他方の電位、および第２のトランジスタのゲート電極の電位を変化させるように設定されている半導体装置、である。しかし、その他の半導体装置でもよい。詳細は後述される。
【発明の効果】
【０００６】
上記の態様では、効率的なリフレッシュのおこなえる半導体装置とそれを駆動する方法を得ることができる。ただし、本明細書で開示される他の態様では他の効果も得られる。例えば、新規な半導体装置を提供すること、あるいは新規な半導体装置の駆動方法を提供すること、あるいは、別に明示的あるいは暗示的に記載された課題のいずれか一が解決できる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の例を示す回路図。
【図２】半導体装置の動作例を示すタイミングチャート。
【図３】半導体装置の例を示す回路図。
【図４】半導体装置の例を示す回路図。
【図５】半導体装置の例を示す回路図。
【図６】半導体装置の例を示す回路図。
【図７】半導体装置の例を示す回路図。
【図８】半導体装置の例を示すブロック図。
【図９】メモリセルアレイの例を示す回路図。
【図１０】メモリセルアレイの例を示す回路図。
【図１１】メモリセルアレイの例を示す回路図。
【図１２】トランジスタの例を示す断面模式図。
【図１３】トランジスタの例を示す断面模式図。
【図１４】トランジスタの例を示す断面模式図。
【発明を実施するための形態】
【０００８】
以下では、開示される実施の形態について図面を用いて詳細に説明する。ただし、実施の形態は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。さらに、以下に記述する一以上の特徴は、他の一以上の特徴と組み合わせてもよい。なお、図面を用いて実施の形態の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【０００９】
本明細書において、トランジスタのソース（あるいはソース電極）とドレイン（あるいはドレイン電極）は、一方をドレイン（あるいはドレイン電極）と呼ぶとき他方をソース（あるいはソース電極）とする。すなわち、電位の高低によってそれらを区別しない。したがって、ソース（あるいはソース電極）とされている部分をドレイン（あるいはドレイン電極）と読み替えることもできる。
【００１０】
＜半導体装置の例＞
図１に半導体装置の例を示す。半導体装置は、リフレッシュタイミング判定ユニット１００、パワー管理ユニット１０７、メモリセルを含む回路１０８を有する。メモリセルを含む回路１０８には特許文献１乃至３に記載されている酸化物半導体を用いた複数のメモリセルが設けられている。複数のメモリセルは、例えば、マトリクス状に設けられているが、直線状、渦巻状、同心円状、その他の分布あるいは配置の形態でもよい。メモリセルを含む回路１０８の例としては、メモリ、プロセッサ（ＣＰＵを含む）等が挙げられる。
【００１１】
リフレッシュタイミング判定ユニット１００には、トランジスタ１０１、キャパシタ１０２、比較回路１０３が設けられる。トランジスタ１０１とキャパシタ１０２は、トランジスタ１０１がオン状態であるとき、トランジスタ１０１のソース電極、ドレイン電極、およびキャパシタ１０２の一方の電極の３箇所の電位が実質的に等しくなるように構成される。一例として、トランジスタ１０１のソース電極が、キャパシタ１０２の一方の電極と接続される。特にこの接続部分をフローティングノードＦＮという。なお、同様な構造はメモリを有する回路中のメモリセル内にもあり、それらは記憶ノードＭＮという。キャパシタ１０２の他方の電極は、ここではＶＳＳに維持されるが、その他の電位でもよい。
【００１２】
一例では、トランジスタ１０１は、メモリセルを含む回路１０８で使用されている酸化物半導体を用いたトランジスタと同様な構成とするとよい。具体的には、同じチャネル長、チャネル幅とするとよい。また、一例では、同じ組成で、同じプロセスを経た酸化物半導体を用いるとよい。また、一例では、キャパシタ１０２も、メモリセルを含む回路１０８で使用されているキャパシタと同じ容量とするとよい。また、一例では、トランジスタ１０１とキャパシタ１０２で構成される回路は、メモリセルを含む回路１０８で使用されている酸化物半導体を用いたトランジスタを用いたメモリセルと同じあるいは同程度の特性を有するとよい。具体的には、同じあるいは同程度の書き込み時間であるとよい。
【００１３】
このようにすることでトランジスタ１０１とキャパシタ１０２で構成される回路が、メモリセルを含む回路１０８で使用されている酸化物半導体を用いたトランジスタを用いたメモリセルの状態を忠実に再現することができ、信頼性を高めることができる。
【００１４】
なお、一例では、トランジスタ１０１は、チップ上でもっとも特性が悪いと予想されるトランジスタを用いてもよい。例えば、メモリセルを含む回路１０８で使用されている酸化物半導体を用いたトランジスタよりもオフ抵抗が低いと予想されるようなトランジスタを使用する。例えば、メモリセルを含む回路１０８中のメモリセルアレイの四隅のトランジスタを用いてもよい。
【００１５】
キャパシタ１０２の一方の電極の電位（検出電位ＶＤＴＣ）は比較回路１０３に入力される。比較回路１０３では、検出電位ＶＤＴＣと参照電位ＶＲＥＦとが比較され、例えば、検出電位ＶＤＴＣが参照電位ＶＲＥＦより高ければ、高電位（例えば、ＶＤＤ）を出力し、低ければ低電位（例えば、ＶＳＳ）を出力する。以下では、ＶＤＤはＶＳＳより高いものとする。この例では、比較回路１０３の出力電位Ｖ３がリフレッシュタイミング判定ユニット１００の出力となるが、比較回路１０３の出力が何らかの回路に入力され、その出力がリフレッシュタイミング判定ユニット１００の出力となってもよい。比較回路１０３には、電源が供給され、例えば、ＶＤＤとＶＳＳが供給される。
【００１６】
トランジスタ１０１は、特許文献１乃至３に記載されているような酸化物半導体を用いたトランジスタであるので、オフ抵抗が極めて高い（オフ電流が極めて少ない）。しかしながら、時間が十分に経過すれば、トランジスタ１０１のソース電極の電位（検出電位ＶＤＴＣ）は、ドレイン電極の電位の値に近づく。例えば、トランジスタ１０１をオフ状態とした後、トランジスタ１０１のドレイン電極の電位を、当初のソース電極の電位よりも低く保持すれば、検出電位ＶＤＴＣは低下し、ドレイン電極の電位に近づく。例えば、トランジスタ１０１をオフ状態としたときのソース電極の電位をＶＤＤとし、ドレイン電極の電位をＶＳＳとして、長時間、放置すると、ソース電極の電位は徐々に低下して、ＶＳＳに近づく。
【００１７】
そこで、参照電位ＶＲＥＦを適切な値、例えば、トランジスタ１０１のドレイン電極の電位と、トランジスタ１０１をオフ状態としたときのソース電極の電位の間の何らかの電位としてやると、当初は、検出電位ＶＤＴＣの方が、参照電位ＶＲＥＦよりも高いので、比較回路１０３はＶＤＤを出力する。その後、検出電位ＶＤＴＣが低下して、参照電位ＶＲＥＦに「ほぼ等しく」なった場合に、比較回路１０３はＶＳＳを出力することがある。なお、比較回路１０３は、検出電位ＶＤＴＣが、参照電位ＶＲＥＦより十分に低くなった場合には、ＶＳＳを出力する。
【００１８】
ここで「ほぼ等しい」とは、比較回路１０３の精度によって定められる概念で、厳密には、検出電位ＶＤＴＣが参照電位ＶＲＥＦよりも高い場合でも比較回路１０３がＶＳＳを出力することがあるし、検出電位ＶＤＴＣが参照電位ＶＲＥＦよりも低い場合でも比較回路１０３がＶＳＳを出力しないことがある。
【００１９】
すなわち、検出電位ＶＤＴＣと参照電位ＶＲＥＦの差が、比較回路１０３の精度と同程度となると、比較回路１０３は、検出電位ＶＤＴＣと参照電位ＶＲＥＦの高低を確実に見分けることが困難となり、確率的に、あるときはＶＤＤを出力し、あるときはＶＳＳを出力し、また、あるときは、その中間的な電位を出力する。このような不安定な状態を避けるには、例えば、比較回路１０３が一度でもＶＳＳを出力すると、以後、リセットされるまで、比較回路１０３がいかなる信号を出力しても、ＶＳＳを出力し続ける回路を、比較回路１０３の出力に接続し、その出力をリフレッシュタイミング判定ユニット１００の出力としてもよい。
【００２０】
パワー管理ユニット１０７には、第１パワースイッチ１０４を介してＶＤＤが供給される。また、メモリセルを含む回路１０８には、第２パワースイッチ１０５および第３パワースイッチ１０６を介してＶＤＤが供給される。第１パワースイッチ１０４、第２パワースイッチ１０５、第３パワースイッチ１０６は、例えば、ｐ型のトランジスタである。
【００２１】
第１パワースイッチ１０４と第２パワースイッチ１０５は、リフレッシュタイミング判定ユニット１００の出力によって制御され、例えば、リフレッシュタイミング判定ユニット１００の出力がＶＤＤであれば、第１パワースイッチ１０４と第２パワースイッチ１０５はオフであり、リフレッシュタイミング判定ユニット１００の出力がＶＳＳであれば、第１パワースイッチ１０４と第２パワースイッチ１０５はオンである。
【００２２】
このように、検出電位ＶＤＴＣと参照電位ＶＲＥＦの比較によって、第１パワースイッチ１０４と第２パワースイッチ１０５をオンあるいはオフとできる。検出電位ＶＤＴＣを得るためにリフレッシュタイミング判定ユニット１００内で、トランジスタ１０１とキャパシタ１０２が取る構成は、後述する酸化物半導体を用いたトランジスタによるメモリセルの構成と同等であるので、検出電位ＶＤＴＣの変動（上記の場合は、低下）は、メモリセル内の記憶ノードの電位の変動と同等である。
【００２３】
ただし、メモリセルと、リフレッシュタイミング判定ユニット１００とでは、例えば、用いられているキャパシタの容量が異なる。リフレッシュタイミング判定ユニット１００内では、キャパシタ１０２の容量、比較回路１０３への入力容量に加えて、トランジスタ１０１のソース電極から比較回路１０３までの配線の寄生容量等も考慮しなければならない。一般にメモリセルの記憶ノードに比較すると、リフレッシュタイミング判定ユニット１００での対応する部分の容量は大きくなるので、時間当たりの検出電位ＶＤＴＣの変動は小さくなる。
【００２４】
時間当たりの検出電位ＶＤＴＣの変動は小さくなることを補って、リフレッシュタイミング判定ユニット１００での対応する部分の動作をメモリセルの動作に近づけるには、例えば、トランジスタ１０１のオフ抵抗を下げることや参照電位ＶＲＥＦをより検出電位ＶＤＴＣの初期値に近づける、という方法が考えられる。前者の例としては、トランジスタ１０１のチャネル幅を大きくすることやチャネル長を小さくすること等が考えられる。後者の例としては、例えば、メモリセルでの記憶ノードの許容される電圧変動がＶＤＤとＶＳＳの差の４０％であるのであれば、参照電位ＶＲＥＦとＶＳＳの差をＶＤＤとＶＳＳの差の９５％に設定すること等が考えられる。
【００２５】
また、参照電位ＶＲＥＦの設定は、メモリセルの特性に応じて最適化してもよい。参照電位を低くしすぎると、データの保持に失敗する可能性がある。一方で、高くしすぎると、リフレッシュの頻度が増大する。メモリセルの特性に応じて参照電位ＶＲＥＦを最適化すると、データの保持とリフレッシュ頻度の低減を達成できる。
【００２６】
メモリセルの特性は、製造工程でのばらつき、製造条件の変動等の影響を受けるので、ロットレベル、ウェハーレベル、チップレベルで異なることがある。したがって、出荷時の製品テストの成績に応じて、ロットごと、ウェハーごと、あるいはチップごとに参照電位ＶＲＥＦを設定してもよい。
【００２７】
また、半導体装置内に最適な参照電位ＶＲＥＦを決定できる回路を設けておいてもよい。例えば、半導体装置内のメモリセルのデータの保持特性を随時テストして、得られた保持特性に応じて参照電位ＶＲＥＦを変更するような方式でもよい。具体的には、通常のメモリセルよりも保持特性の悪いメモリセル（テスト用メモリセル）を設ける。例えば、キャパシタの容量を通常のメモリセルより小さくする、あるいは、酸化物半導体を用いたトランジスタのチャネル幅を通常のものより大きくし、あるいは、チャネル長を通常のものより小さくする。このメモリセルは、通常はデータの保持には使用しない。
【００２８】
通常のメモリセルとテスト用メモリセルにダミーデータを書き込み、放置する。データの保持が限界に近づくとリフレッシュタイミング判定ユニット１００によって、パワー管理ユニット１０７、メモリセルを含む回路１０８に電源が供給され、メモリセルのリフレッシュがおこなわれるが、テスト用メモリセルではリフレッシュはおこなわれず、代わりに、保持されているデータの検証がおこなわれる。その結果、データが書き込まれていたものと異なっていた場合には、参照電位ＶＲＥＦが低すぎる可能性があるので、少し高くする。データが書き込まれていたものと同じ場合には、参照電位ＶＲＥＦが高すぎる可能性があるので、少し低くする。このようにして、最適な参照電位ＶＲＥＦが決定される。
【００２９】
参照電位ＶＲＥＦは常に一定の電位であってもよいし、状況に応じて変動する電位であってもよい。例えば、メモリセルを含む回路１０８に電源が供給されている場合には、自動的に一定の第１の電位となり、電源が供給されていない場合には、自動的に一定の第２の電位となるようなものでもよい。より具体的には、メモリセルを含む回路１０８に電源が供給されている場合には、ＶＤＤ（あるいはＶＤＤよりいくらか低い電位）となり、電源が供給されていない場合には、電源が供給されている場合の電位より低い電位となるように設定してもよい。
【００３０】
第３パワースイッチ１０６は制御信号ＰＷＲによって制御される。したがって、メモリセルを含む回路１０８は、リフレッシュタイミング判定ユニット１００の出力からは独立して動作を開始させることができる。なお、一度、メモリセルを含む回路１０８に電源が供給されると、第２パワースイッチ１０５（必要によっては第１パワースイッチ１０４）もオンとなり、第３パワースイッチ１０６をオフとしても、パワー管理ユニット１０７に他の信号（後述する制御信号ＰＷＯＦＦ等）が入力されない限り、第２パワースイッチ１０５がオンを維持し続けることができる構成としてもよい。
【００３１】
なお、以上の例では、第１パワースイッチ１０４乃至第３パワースイッチ１０６を、パワー管理ユニット１０７やメモリセルを含む回路１０８とＶＤＤを供給する配線の間に設けたが、ＶＳＳを供給する配線の間に設けることも可能である。その場合には、第１パワースイッチ１０４乃至第３パワースイッチ１０６はｎ型のトランジスタとするとよい。また、それに応じて、比較回路１０３も、その出力電位Ｖ３として、検出電位ＶＤＴＣが低下すると、ＶＤＤを出力するように設定あるいは設計するとよい。
【００３２】
あるいは、パワー管理ユニット１０７、メモリセルを含む回路１０８内部のブロックごとに、複数の極性の異なるパワースイッチを設けてもよい。例えば、メモリセルを含む回路１０８内に、メモリセルアレイとビット線ドライバとワード線ドライバがある場合において、ワード線ドライバは、ＶＤＤに接続されたパワースイッチ（ｐ型トランジスタ）によって電源供給が制御され、ビット線ドライバやその他の回路は、ＶＳＳに接続されたパワースイッチ（ｎ型トランジスタ）によって電源供給が制御される構造である。
【００３３】
この場合には、電源が入っていない場合、ワード線ドライバのほとんどの部分とワード線の電位はＶＳＳとなり、ビット線ドライバやその他の回路のほとんどの部分の電位がＶＤＤとなる。このような電位が得られることで、メモリセルの保持特性が向上する。詳細は後述される。
【００３４】
また、第１パワースイッチ１０４がオフの場合、パワー管理ユニット１０７から出力されるゲート電位ＶＧＴやドレイン電位ＶＤＬがＶＤＤとなるので、パワー管理ユニット１０７とリフレッシュタイミング判定ユニット１００の間にインバータを設けて、パワー管理ユニット１０７に電源が供給されていない場合に、パワー管理ユニット１０７からリフレッシュタイミング判定ユニット１００に入力される信号の電位がＶＳＳとなるようにするとよい。
【００３５】
＜動作例＞
図１に示す半導体装置の動作例を図２のタイミングチャートを用いて説明する。この例では、例えば、参照電位ＶＲＥＦは、メモリセルを含む回路１０８に電源が供給されている状態ではＶＤＤに、電源が供給されていない状態ではＶＳＳより大きくＶＤＤより小さい値（以下、電位ＶＤＳ、という）になるように設定されているとする。したがって、参照電位ＶＲＥＦは、電位Ｖ１の変動にあまり遅れることなく変動するものとする。
【００３６】
また、時刻Ｔ１以前では、検出電位ＶＤＴＣ（点線）は参照電位ＶＲＥＦ（実線）よりも高く、ＶＤＤよりも低いものとする。したがって、比較回路１０３の出力電位Ｖ３はＶＤＤで、第１パワースイッチ１０４と第２パワースイッチ１０５はオフであり、電位Ｖ１と電位Ｖ２はＶＳＳである。
【００３７】
まず、時刻Ｔ１に、制御信号ＰＷＲがＶＤＤからＶＳＳに低下する。これによって、第３パワースイッチ１０６がオンとなり、メモリセルを含む回路１０８に電源が供給される（電位Ｖ１がＶＤＤとなる）。また、同時に参照電位ＶＲＥＦがＶＤＳからＶＤＤに上昇する（すなわち、参照電位ＶＲＥＦが検出電位ＶＤＴＣより高くなる）。この結果、比較回路１０３の出力電位Ｖ３はＶＳＳとなり、第３パワースイッチ１０６がオンとなったタイミングより少し遅れて、第１パワースイッチ１０４と第２パワースイッチ１０５はオンとなる。すなわち、パワー管理ユニット１０７にも電源が供給される（電位Ｖ２がＶＤＤとなる）。
【００３８】
なお、パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給されたことにより、自動的に、あるいは他の回路等からの信号を受信した結果等の理由により、何らかの信号が、これらから発信されることがあるが、以下では、主要な信号のみを説明する。
【００３９】
その後、制御信号ＰＷＲはＶＤＤとなり、第３パワースイッチ１０６はオフとなるが、第２パワースイッチ１０５がオンであることから、参照電位ＶＲＥＦはＶＤＤのままであり、比較回路１０３の出力電位Ｖ３がＶＳＳを維持できるので、第１パワースイッチ１０４と第２パワースイッチ１０５はオン状態を維持し、パワー管理ユニット１０７とメモリセルを含む回路１０８には、安定して電源が供給され続けることとなる。
【００４０】
時刻Ｔ２には、パワー管理ユニット１０７からメモリセルを含む回路１０８に、制御信号ＲＣが送信される。制御信号ＲＣを受信したメモリセルを含む回路１０８は、内部にある酸化物半導体を用いたトランジスタによって構成されたメモリのデータの再書き込み（リフレッシュ）をおこなう。ここでは、制御信号ＲＣは、パワー管理ユニット１０７に電源が供給された後、一定の時間を経過したら自動的に送信されるように設定されているが、このタイミングでのリフレッシュは必ずしも必要ではない。
【００４１】
時刻Ｔ３には、メモリセルを含む回路１０８からパワー管理ユニット１０７に電源供給を一時的に停止するための制御信号ＰＷＯＦＦが送信される。このような電源供給の停止は、不必要なときに電源供給をやめて消費電力を減らす、いわゆるパワーゲーティングのためにおこなわれることがある。制御信号ＰＷＯＦＦは、メモリセルを含む回路１０８以外のその他の回路からパワー管理ユニット１０７に送信されてもよい。制御信号ＰＷＯＦＦは、例えば、有効な演算処理やデータの書き込み読み出し等の処理が一定の期間実行されなかった場合に送信されるようにしてもよい。
【００４２】
その後、時刻Ｔ４に、パワー管理ユニット１０７はメモリセルを含む回路１０８に制御信号ＢＫを送信する。制御信号ＢＫによって、メモリセルを含む回路１０８は、データのバックアップをおこなう。データのバックアップは、例えば、揮発性メモリに格納されているデータを、酸化物半導体を用いたトランジスタによって構成されたメモリに移し変えることである。
【００４３】
この操作は、メモリセルを含む回路１０８に、酸化物半導体を用いたトランジスタによって構成されたメモリ以外のメモリが存在しない場合には不要である。また、酸化物半導体を用いたトランジスタによって構成されたメモリにすでにデータがバックアップされている、あるいは、酸化物半導体を用いたトランジスタによって構成されたメモリ以外のメモリに有効なデータがない場合にも不要である。さらには、メモリセルを含む回路１０８が、揮発性メモリに格納されているデータを他に移し変えない方式で設計されている場合でも不要である。
【００４４】
なお、メモリセルを含む回路１０８の形態によっては、バックアップ処理が、リフレッシュ処理と同じ、あるいは、リフレッシュ処理の一部がバックアップ処理である場合もある。
【００４５】
パワー管理ユニット１０７は、データのバックアップが必要かどうかを判断して、制御信号ＢＫを送信するので、場合によっては、制御信号ＢＫが送信されない場合もある。
【００４６】
なお、パワー管理ユニット１０７が制御信号ＢＫを送信する以外に、メモリセルを含む回路１０８内で完結することでもできる。つまり、パワー管理ユニット１０７が関与しないまま、メモリセルを含む回路１０８がバックアップ処理をおこない、その完了後に、パワー管理ユニット１０７に制御信号ＰＷＯＦＦを送信するという形式でもよい。
【００４７】
時刻Ｔ５には、パワー管理ユニット１０７はゲート電位ＶＧＴをトランジスタ１０１がオンとなる電位（ＶＤＤＨ）とする。トランジスタ１０１は、酸化物半導体を用いているため、ＶＤＤＨは、ＶＤＤより高い場合がある。図２の例では、その少し前に、パワー管理ユニット１０７が、ドレイン電位ＶＤＬをＶＤＤとする。その結果、トランジスタ１０１がオンとなり、検出電位ＶＤＴＣが上昇する。なお、ドレイン電位ＶＤＬがＶＤＤとなるタイミングは、ゲート電位ＶＧＴがＶＤＤＨとなった後でもよい。
【００４８】
検出電位ＶＤＴＣが参照電位ＶＲＥＦとほぼ等しくなった時点で、比較回路１０３の出力電位Ｖ３がＶＤＤとなり、第１パワースイッチ１０４と第２パワースイッチ１０５がオフとなる。このため、参照電位ＶＲＥＦは電位ＶＤＳに低下し、検出電位ＶＤＴＣよりも十分に低くなるため、比較回路１０３の出力電位Ｖ３は安定してＶＤＤとなる。
【００４９】
なお、信号遅延のため、比較回路１０３の出力電位Ｖ３がＶＤＤとなった後でも、しばらくの間、パワー管理ユニット１０７は正常に稼動し続ける。なお、動作をより安定化させるためには、パワー管理ユニット１０７とリフレッシュタイミング判定ユニット１００との間に遅延回路を設けてもよい。
【００５０】
時間が経過し、検出電位ＶＤＴＣが低下し、時刻Ｔ６で、参照電位ＶＲＥＦと同程度となると、比較回路１０３の出力電位Ｖ３がＶＳＳとなる。この結果、第１パワースイッチ１０４と第２パワースイッチ１０５がオンとなる。ほぼ同時に参照電位ＶＲＥＦが上昇し、ＶＤＤとなるので、比較回路１０３の出力電位Ｖ３は安定してＶＳＳとなる。結果、パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給される。
【００５１】
時刻Ｔ７に、パワー管理ユニット１０７からメモリセルを含む回路１０８に、制御信号ＲＣが送信される。制御信号ＲＣを受信したメモリセルを含む回路１０８は、内部にある酸化物半導体を用いたトランジスタによって構成されたメモリのデータの再書き込み（リフレッシュ）をおこなう。なお、制御信号ＲＣは、パワー管理ユニット１０７に電源が供給された後、一定の時間を経過したら自動的に送信されるように設定してもよい。なお、この場合は、例えば、時刻Ｔ１から時刻Ｔ４の間にも同様に制御信号ＲＣは送信されていてもよい。
【００５２】
時刻Ｔ８には、メモリセルを含む回路１０８から制御信号ＰＷＯＦＦがパワー管理ユニット１０７に送信される。その後、パワー管理ユニット１０７はバックアップ処理が必要か否かを判断するが、この場合にはバックアップ処理が必要ではないと判断されるため、制御信号ＢＫが送信されることはない。パワー管理ユニット１０７はバックアップ処理をスキップして、次のステップに進む。
【００５３】
時刻Ｔ９には、時刻Ｔ５の操作と同様にパワー管理ユニット１０７は、ゲート電位ＶＧＴをＶＤＤＨに、ドレイン電位ＶＤＬをＶＤＤにする。その結果、トランジスタ１０１がオンとなり、検出電位ＶＤＴＣが上昇する。検出電位ＶＤＴＣが参照電位ＶＲＥＦとほぼ等しくなった時点で、比較回路１０３の出力電位Ｖ３がＶＤＤとなり、第１パワースイッチ１０４と第２パワースイッチ１０５がオフとなる。このため、参照電位ＶＲＥＦは電位ＶＤＳに低下し、検出電位ＶＤＴＣよりも十分に低くなるため、比較回路１０３の出力電位Ｖ３は安定してＶＤＤとなる。
【００５４】
上記のように、参照電位ＶＲＥＦが、比較回路１０３の出力電位Ｖ３に応じて変動するように設定されることで、参照電位ＶＲＥＦが固定されている場合より出力電位Ｖ３の安定性が増し、回路が安定して動作する。
【００５５】
以上の説明から明らかなように、リフレッシュ操作のタイミングは、タイマー等を用いて時間を計測することなく、リフレッシュタイミング判定ユニット１００によって、自動的に判断される。したがって、半導体装置のクロックを停止させることも可能であり、消費電力を低減できる。例えば、以上の例では、半導体装置は、比較回路１０３以外の全ての回路に電源供給を停止しても、リフレッシュ操作が必要なタイミングを知ることができる。
【００５６】
また、タイマー等を用いる場合には、レジスタを多数有するカウンタが必要であるが、そのような回路が不要であるため占有面積を小さくすることができる。
【００５７】
特にセンサーネットワークで用いられる半導体装置（あるいは電子機器）では、非稼働時間の比率が非常に大きく、また、電源供給も不便であるので、電池を内蔵する場合がほとんどであるが、長期間稼動するため、可能な限り消費電力が低いことが求められる。上記の半導体装置はその目的に好適である。もちろん、何らかのクロック回路を一時的、定期的あるいは定常的に稼動させておいてもよい。
【００５８】
また、メモリセルの記憶ノードの電位は、環境温度にも大きく依存し、高温になるほど保持特性が悪化する。センサーネットワーク等は屋外に設置されることが多く、夏季と冬季で環境温度の変化が激しいことがある。このような場合には、環境温度に応じて柔軟にリフレッシュタイミングを変更することが求められるが、上記の駆動方法は、そのような目的にも好適である。
【００５９】
＜変形例１＞
図３に示す半導体装置は、図１に示す半導体装置の変形例である。図３に示す半導体装置が、図１に示す半導体装置と異なる点は、パワー管理ユニット１０７から供給される電位のうち、トランジスタ１０１のドレインに供給される電位のみが、インバータ１０９により反転されることである。インバータ１０９は比較回路１０３と同様、常時、電源が供給されるものとする。この場合、ドレイン電位ＶＤＬの信号は図２を反転させたものであり、例えば、トランジスタ１０１がオンとなる期間近傍だけ、ドレイン電位ＶＤＬがＶＳＳとなり、それ以外は、パワー管理ユニット１０７の電源が遮断されているときも含め、ＶＤＤである。
【００６０】
これは、メモリセルを有する回路中のメモリセルが同様な電位構造を取る場合に、リフレッシュ操作するタイミングを正確に割り出すために必要とされる。このような電位構造はメモリセルのデータ保持特性を向上させる上で効果的である。詳細は後述される。
【００６１】
＜変形例２＞
図４に示す半導体装置は、図１に示す半導体装置の変形例である。図４に示す半導体装置が、図１に示す半導体装置と異なる点は、トランジスタ１０１のゲートとドレイン電極に同じ電位が供給される点である。すなわち、パワー管理ユニット１０７はゲート電位ＶＧＴと同じ電位をトランジスタ１０１のドレイン電極に供給する。
【００６２】
＜変形例３＞
図５に示す半導体装置は、図１に示す半導体装置の変形例である。図５に示す半導体装置が、図１に示す半導体装置と異なる点は、第３パワースイッチ１０６を設けていないことと、制御信号ＰＷＲが、パワー管理ユニット１０７に入力されること、参照電位ＶＲＥＦがパワー管理ユニット１０７で制御されることである。
【００６３】
パワー管理ユニット１０７に制御信号ＰＷＲが入力されると、パワー管理ユニット１０７は、参照電位ＶＲＥＦをＶＤＤとする。その結果、比較回路１０３の出力電位Ｖ３がＶＳＳとなり、第１パワースイッチ１０４と第２パワースイッチ１０５がオンとなる（パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給される）。
【００６４】
参照電位ＶＲＥＦは、制御信号ＰＷＲ以外にも、パワー管理ユニット１０７への電源の供給状態によっても変動し、例えば、パワー管理ユニット１０７へ電源が供給されている状態では、参照電位ＶＲＥＦはＶＤＤとなり、電源が供給されていない状態では、参照電位ＶＲＥＦはＶＳＳとなる。
【００６５】
＜変形例４＞
図６に示す半導体装置は、図５に示す半導体装置の変形例である。図６に示す半導体装置が、図５に示す半導体装置と異なる点は、制御信号ＰＷＲが、パワー管理ユニット１０７に入力されず、リフレッシュタイミング判定ユニット１００ａに設けられた論理ゲート１１０に入力されることである。論理ゲート１１０には、比較回路１０３の出力も入力される。ここでは、論理ゲート１１０は、２つの入力がともにＶＤＤであるときのみＶＤＤを出力し、一方もしくは双方がＶＳＳであればＶＳＳを出力するものとする。
【００６６】
したがって、制御信号ＰＷＲがＶＳＳとなると、論理ゲート１１０はＶＳＳを出力し、第１パワースイッチ１０４と第２パワースイッチ１０５がオンとなる（パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給される）。また、検出電位ＶＤＴＣが低下して、参照電位ＶＲＥＦより低くなったために比較回路１０３がＶＳＳを出力しても、論理ゲート１１０はＶＳＳを出力し、第１パワースイッチ１０４と第２パワースイッチ１０５がオンとなる。
【００６７】
なお、論理ゲートとしては、上記の定義によるもの以外に、例えば、２つの入力が異なる場合（つまりいずれか一方のみがＶＳＳである場合）にのみＶＳＳを出力し、２つの入力がともにＶＤＤあるいはＶＳＳである場合にはＶＤＤを出力するものでもよい。
【００６８】
この場合には、比較回路１０３の出力がＶＳＳであるときに、制御信号ＰＷＲの電位をＶＳＳとすると、論理ゲート１１０がＶＤＤを出力してしまう。このことを避けるためには、例えば、パワー管理ユニット１０７やメモリセルを含む回路１０８に電源が供給されている状態のときに何らかの信号が発信されるように設定し、制御信号ＰＷＲは、その信号を反映して、送信されるようにするとよい。
【００６９】
上記の例では、すでに検出電位ＶＤＴＣが低下しているため比較回路１０３の出力電位はＶＳＳとなっており、パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給されている。したがって、これらのいずれかから発信されている信号を検出すれば、制御信号ＰＷＲは送信されない。なお、検出電位ＶＤＴＣの低下に伴って、パワー管理ユニット１０７とメモリセルを含む回路１０８に電源が供給されている場合には、メモリセルを含む回路１０８中の酸化物半導体を用いたトランジスタによって構成されたメモリのリフレッシュが目的であるため、電源が供給されている時間は十分に短い。
【００７０】
＜変形例５＞
図１に示すリフレッシュタイミング判定ユニット１００では、トランジスタ１０１のソース電極と比較回路１０３との間の配線の寄生容量が大きくなることが問題となることがある。この点を改良した例を示す。
【００７１】
図７（Ａ）に示すリフレッシュタイミング判定ユニット１００ｂは、図１等で示したリフレッシュタイミング判定ユニット１００に、さらに、ｎ型のトランジスタ１１１ｎ、ダイオード１１２ｂを設け、トランジスタ１０１のソース電極をトランジスタ１１１ｎのゲートに、トランジスタ１１１ｎのドレイン電極をダイオード１１２ｂの負極に接続し、トランジスタ１１１ｎのソース電極にＶＳＳを、ダイオード１１２ｂの正極にＶＤＤを与える。なお、比較回路１０３には、参照電位ＶＲＥＦとダイオード１１２ｂの負極の電位（検出電位ＶＤＴＣ）を入力する。
【００７２】
トランジスタ１１１ｎは、酸化物半導体を用いる必要はない。また、ダイオード１１２ｂは、ｎ型あるいはｐ型のトランジスタを用いても構成できる。ダイオード１１２ｂの代わりに抵抗素子を用いてもよい。
【００７３】
トランジスタ１０１のソース電極に寄生する容量は、トランジスタ１１１ｎのゲート容量等であり、これらは図１のリフレッシュタイミング判定ユニット１００の比較回路１０３の入力容量と同程度あるいはそれ以下にできる。また、トランジスタ１０１のソース電極とトランジスタ１１１ｎのゲート電極との間の配線の距離は十分に短くできるので、配線の寄生容量も十分に小さくできる。
【００７４】
当初、トランジスタ１１１ｎのゲートの電位はＶＤＤであり、トランジスタ１１１ｎはオンである。そのため、検出電位ＶＤＴＣは、ほとんどＶＳＳである。検出電位ＶＤＴＣが参照電位ＶＲＥＦより低いため、比較回路１０３の出力電位はＶＤＤとなる。
【００７５】
ドレイン電位ＶＤＬがＶＳＳに維持される結果、トランジスタ１１１ｎのゲートの電位は徐々に低下する。そのため、トランジスタ１１１ｎのソース電極ドレイン電極間の抵抗が上昇し、検出電位ＶＤＴＣが徐々に上昇する。その結果、検出電位ＶＤＴＣがある値を超えると、比較回路１０３の出力電位はＶＳＳとなる。
【００７６】
このように、トランジスタ１０１のソース電極の電位（トランジスタ１１１ｎのゲートの電位）の低下に応じて、比較回路１０３の出力電位がＶＤＤからＶＳＳに変化することは、図１の半導体装置のリフレッシュタイミング判定ユニット１００と同じであるので、図１のリフレッシュタイミング判定ユニット１００を、リフレッシュタイミング判定ユニット１００ｂで置き換えることができる。
【００７７】
＜変形例６＞
比較回路１０３の精度を考慮すると、リフレッシュタイミング判定ユニット１００ｂでは、検出電位ＶＤＴＣが、参照電位ＶＲＥＦと同程度のときに、ダイオード１１２ｂの順方向の抵抗がトランジスタ１１１ｎの抵抗の１０分の１以下であることが求められる。トランジスタ１１１ｎはほとんどオン状態であり、かつ、ダイオード１１２ｂの抵抗も格段に大きくないことから、トランジスタ１１１ｎとダイオード１１２ｂを常時比較的大きな電流が流れることとなるので消費電力が大きくなる。
【００７８】
その点を改善したのが、図７（Ｂ）に示されるリフレッシュタイミング判定ユニット１００ｃである。リフレッシュタイミング判定ユニット１００ｃでは、ｐ型のトランジスタ１１１ｐを用い、トランジスタ１１１ｐのドレイン電極をダイオード１１２ｃの負極に接続し、トランジスタ１１１ｐのソース電極にＶＤＤを、ダイオード１１２ｃの正極にＶＳＳを与える。トランジスタ１１１ｐは、酸化物半導体を用いる必要はない。
【００７９】
当初、トランジスタ１１１ｐのゲートの電位はＶＤＤであり、トランジスタ１１１ｐはオフである。このとき、ダイオード１１２ｃは、その逆方向の抵抗が、トランジスタ１１１ｐの抵抗の１０分の１以下となるように設計される。そのため、検出電位ＶＤＴＣは、ほとんどＶＳＳである。検出電位ＶＤＴＣが参照電位ＶＲＥＦより低いため、比較回路１０３の出力電位はＶＤＤとなる。また、トランジスタ１１１ｐがオフであるので、この状態で、トランジスタ１１１ｐとダイオード１１２ｃを流れる電流は十分に少ない。
【００８０】
その後、トランジスタ１１１ｐのゲートの電位は徐々に低下する。そのため、トランジスタ１１１ｐのソース電極とドレイン電極間の抵抗が低下し、検出電位ＶＤＴＣが徐々に上昇する。その結果、検出電位ＶＤＴＣがある値を超えると、比較回路１０３の出力電位はＶＳＳとなる。このとき、トランジスタ１１１ｐとダイオード１１２ｃを流れる電流は、ほぼダイオード１１２ｃの逆方向の抵抗によって決定される。ダイオード１１２ｃの逆方向の抵抗は、リフレッシュタイミング判定ユニット１００ｂのダイオード１１２ｂの順方向の抵抗よりはるかに大きいので、トランジスタ１１１ｐとダイオード１１２ｃを流れる電流はリフレッシュタイミング判定ユニット１００ｂの場合よりはるかに小さい。つまり、消費電力を低減できる。
【００８１】
＜変形例７＞
１つのチップ（半導体装置）に図１で示した複数のリフレッシュタイミング判定ユニット１００を設け、それらの論理和、論理積等によってリフレッシュのタイミングを検出することもできる。図８（Ａ）は、４つのリフレッシュタイミング判定ユニット１００［１］乃至リフレッシュタイミング判定ユニット１００［４］を有するチップ１１３を示す。４つのリフレッシュタイミング判定ユニット１００［１］乃至リフレッシュタイミング判定ユニット１００［４］は、チップ１１３の４隅に配置される。
【００８２】
チップ１１３には、他に第１パワースイッチ１０４乃至第３パワースイッチ１０６、パワー管理ユニット１０７、メモリセルを含む回路１０８［１］乃至メモリセルを含む回路１０８［３］を有する。メモリセルを含む回路１０８［１］およびメモリセルを含む回路１０８［２］は、キャッシュメモリを内蔵するコアプロセッサであり、メモリセルを含む回路１０８［３］は、メモリセルを含む回路１０８［１］およびメモリセルを含む回路１０８［２］が使用できるキャッシュメモリである。
【００８３】
図８（Ｂ）には、４つのリフレッシュタイミング判定ユニット１００［１］乃至リフレッシュタイミング判定ユニット１００［４］と、第１パワースイッチ１０４、第２パワースイッチ１０５［１］乃至第２パワースイッチ１０５［３］、パワー管理ユニット１０７、メモリセルを含む回路１０８［１］乃至メモリセルを含む回路１０８［３］の信号伝達、電源構成の概要を示す。
【００８４】
リフレッシュタイミング判定ユニット１００［１］乃至リフレッシュタイミング判定ユニット１００［４］の出力は、論理ゲート１１４に入力される。ここで、論理ゲート１１４は、例えば、４つの入力の全てがＶＤＤであるときのみＶＤＤを出力し、その他の場合はＶＳＳを出力するものとする。
【００８５】
論理ゲート１１４の出力は第１パワースイッチ１０４、第２パワースイッチ１０５［１］乃至第２パワースイッチ１０５［３］に入力され、論理ゲート１１４の出力がＶＳＳであれば（つまり、リフレッシュタイミング判定ユニット１００［１］乃至リフレッシュタイミング判定ユニット１００［４］のいずれかにおいて、検出電位ＶＤＴＣが低下した場合には）、パワー管理ユニット１０７、メモリセルを含む回路１０８［１］乃至メモリセルを含む回路１０８［３］に電源が供給され、リフレッシュ動作が実行される。
【００８６】
＜メモリセルの例１＞
メモリセルを含む回路１０８に用いられるメモリセルについて図９を用いて説明する。図９には、メモリセル１２０がマトリクス状に配置されたメモリセルアレイを示す。各メモリセル１２０は、セルトランジスタ１２１、キャパシタ１２２を有する１Ｔ１Ｃ型のメモリセルであり、セルトランジスタ１２１は酸化物半導体を用いたオフ抵抗の大きなトランジスタである。メモリセル１２０はワード線１２８、ビット線１２９により駆動される。
【００８７】
図９に示されるメモリセルアレイは、オープンビット型の構造を有する。すなわち、１対のビット線（ビット線１２９［１］とビット線１２９［２］）がセンスアンプ１２４を挟んで対称的に設けられている。
【００８８】
ここで、リフレッシュ操作について説明する。リフレッシュ操作は、メモリセル１２０に格納されているデータを取り出して、それを増幅し、再度、メモリセル１２０に書き込む操作である。リフレッシュ操作をおこなう直前では、メモリセルの記憶ノードＭＮ（セルトランジスタ１２１のソースとドレインの一方とキャパシタ１２２の一方の電極が接続している部分、なお、以下では、「記憶ノード」とは、記憶ノードＭＮと同等な構造部を指す）の電位は、当初の電位と異なっている可能性がある。具体的には、データの書き込み直後は、記憶ノードＭＮの電位がＶＤＤであったとしても、リフレッシュ操作をおこなう直前ではＶＤＤより低くなっていることが一般的である。
【００８９】
まず、メモリセル１２０に格納されているデータを取り出す。そのために、まず、ビット線１２９［１］とビット線１２９［２］の電位をともにある電位とする。一例としては、ＶＤＤとＶＳＳの平均値とすることが一般的である。具体的には、プリチャージトランジスタ１２３［１］とプリチャージトランジスタ１２３［２］をオンとすることで、ビット線１２９［１］とビット線１２９［２］の電位を所定の電位とする。
【００９０】
次に、ワード線１２８の電位を操作して、セルトランジスタ１２１をオンとする。その結果、キャパシタ１２２とビット線１２９［１］の間で電荷が移動し、ビット線１２９［１］の電位が変動する。この電位の変動は、ビット線１２９［１］の容量（寄生容量を含む）とキャパシタ１２２の容量によって決定される。一方、ビット線１２９［２］では、それに接続するメモリセルとの間で電荷の移動が起こらないので、電位は変動しない。つまり、ビット線１２９［１］とビット線１２９［２］の間で、電位に微妙な差が生じる。
【００９１】
例えば、図中の点線のメモリセル１２０の記憶ノードの電位が、データの書き込み直後は、ＶＤＤであった場合には、ビット線１２９［１］の電位が、ビット線１２９［２］の電位よりわずかに高くなる。逆に、記憶ノードの電位が、データの書き込み直後は、ＶＳＳであった場合には、ビット線１２９［１］の電位が、ビット線１２９［２］の電位よりわずかに低くなる。
【００９２】
センスアンプ１２４により、この電位差を増幅する。例えば、ビット線１２９［１］のほうがビット線１２９［２］よりわずかに電位が高かった場合（記憶ノードの電位が、データの書き込み直後は、ＶＤＤであった場合）には、センスアンプ１２４により、ビット線１２９［１］の電位はＶＤＤに、ビット線１２９［２］の電位はＶＳＳになる。このとき、セルトランジスタ１２１はオン状態であるので、記憶ノードの電位はＶＤＤとなる。つまり、当初の状態に戻る。
【００９３】
以上のような操作が、全てのビット線対において同時におこなわれることで、メモリセルアレイの１行分（１つのワード線によって制御されるメモリセル群）についてリフレッシュ操作が完了する。そして、同じ操作を他の行についてもおこなうことで、メモリセルアレイ全体のリフレッシュ操作が完了する。
【００９４】
＜メモリセルの例２＞
メモリセルを含む回路１０８に用いられるメモリセルについて図１０（Ａ）を用いて説明する。図１０（Ａ）には、メモリセル１３０がマトリクス状に配置されたメモリセルアレイを示す。各メモリセル１３０は、書き込みトランジスタ１３１、キャパシタ１３２、読み出しトランジスタ１３３、選択トランジスタ１３４を有する３Ｔ１Ｃ型のメモリセルであり、書き込みトランジスタ１３１は酸化物半導体を用いたオフ抵抗の大きなトランジスタである。メモリセル１３０は読み出しワード線１３６、配線１３７、書き込みワード線１３８、ビット線１３９により駆動される。
【００９５】
このような構造のメモリセル１３０を用いる場合、１つの駆動方法では、データの読み出しに際しては、書き込んだデータと逆のデータが、配線１３７に現れる。例えば、書き込みの際に、ビット線１３９の電位をＶＤＤとした場合（記憶ノードＭＮの電位はＶＤＤとなる）には、読み出しの際には、配線１３７の電位がＶＳＳとなる。そこで、リフレッシュ操作をおこなうためには、配線１３７の電位を反転させて、ビット線１３９に送り、データを読み出したメモリセルの書き込みトランジスタ１３１をオンとすることで、記憶ノードＭＮの電位をＶＤＤとすることができる。
【００９６】
他の駆動方法では、読み出しの際に、配線１３７の電位を参照せず、ビット線１３９の電位を用いることもある。この場合は、読み出しの際のビット線１３９の電位を適切な電位と比較して増幅する。例えば、書き込みの際に、ビット線１３９の電位をＶＤＤとした場合（記憶ノードＭＮの電位はＶＤＤとなる）、読み出しの際には、ビット線１３９の電位はＶＤＤよりも低い値となる。そこで、適切な電位と読み出しの際のビット線１３９の電位とを比較して増幅し、ビット線１３９の電位をＶＤＤとする。データの読み出し操作は以上で完了するが、リフレッシュをおこなうには、さらに、データを読み出したメモリセルの書き込みトランジスタ１３１をオンとすることで、記憶ノードＭＮの電位をＶＤＤとする操作をおこなえばよい。
【００９７】
なお、メモリセル１３０では、１つのメモリセルに２ビット以上のデータ（多値データ）を保持できる。この場合のリフレッシュ操作は、一度、データを取り出して、格納されていたデータを判別した後、ビット線１３９の電位を、そのデータに応じたものとし、さらに、データを読み出したメモリセルの書き込みトランジスタ１３１をオンとすることで、記憶ノードＭＮの電位を格納されていたデータに応じたものとすることによってなされる。
【００９８】
図１０（Ｂ）に示すメモリセル１４０は、メモリセル１３０の変形例である。メモリセル１４０は、書き込みトランジスタ１４１、キャパシタ１４２、読み出しトランジスタ１４３を有し、これらを、読み出しワード線１４６、配線１４７、書き込みワード線１４８、ビット線１４９で制御する。
【００９９】
メモリセル１４０では、読み出しの際に、選択トランジスタ１３４によりメモリセルを選択する代わりに、キャパシタ１４２を介した容量結合により、読み出すメモリセルを選択する。すなわち、読み出しワード線１４６の電位を変動させることで、記憶ノードＭＮの電位を変動させる。その結果、格納されているデータに関わらず、読み出しトランジスタ１４３をオフ状態とさせることができる。一方、読み出しに使用するメモリセルでは、格納されているデータに応じて、読み出しトランジスタ１４３がオフあるいはオンとなるように読み出しワード線１４６の電位を設定することで、読み出すメモリセルを選択することができる。
【０１００】
＜メモリセルの例３＞
メモリセルを含む回路１０８に用いられるメモリセルについて図１１を用いて説明する。図１１には、複合型メモリセルを有するメモリセルアレイの例を示す。メモリセル１５０は、セルトランジスタ１５１［１］、セルトランジスタ１５１［２］、キャパシタ１５２［１］、キャパシタ１５２［２］、選択トランジスタ１５３［１］、選択トランジスタ１５３［２］、インバータ１５４［１］、インバータ１５４［２］を有する。選択トランジスタ１５３［１］、選択トランジスタ１５３［２］、インバータ１５４［１］、インバータ１５４［２］は、いわゆるＳＲＡＭと同じ構造であり、ワード線１５８とビット線１５９［１］、ビット線１５９［２］により操作される。以下、この部分をＳＲＡＭ部分と呼ぶ。
【０１０１】
例えば、セルトランジスタ１５１［１］とキャパシタ１５２［１］（あるいはセルトランジスタ１５１［２］とキャパシタ１５２［２］）によって構成される回路は、図９に示したメモリセル１２０内のものと同等であるが、メモリセル１５０では、セルトランジスタ１５１［１］（あるいはセルトランジスタ１５１［２］）のオンオフはバックアップワード線１５７によって制御され、また、記憶ノードＭＮ［１］（あるいは記憶ノードＭＮ［２］）には、インバータ１５４［２］（（あるいはインバータ１５４［１］）の出力電位がセルトランジスタ１５１［１］（あるいはセルトランジスタ１５１［２］）を介して与えられる。以下では、セルトランジスタ１５１［１］と１つのキャパシタ１５２［１］（あるいはセルトランジスタ１５１［２］とキャパシタ１５２［２］）による構造をバックアップメモリセルという。一例では、２つのバックアップメモリセルが対となって１つのデータを保持する。
【０１０２】
メモリセル１５０の動作例について説明する。メモリセル１５０は、通常はＳＲＡＭとして使用され、ＳＲＡＭ部分に保持されるデータは、高速で読み出すことができる。メモリセルは、待機時の消費電力削減を目的として、インバータ１５４［１］とインバータ１５４［２］の電源が遮断される。すると、ＳＲＡＭ部分に保持されているデータが失われるので、電源の遮断前には、ＳＲＡＭ部分に保持されていたデータはバックアップメモリセルに移される。この操作をバックアップ処理という。
【０１０３】
バックアップ処理は、例えば、選択トランジスタ１５３［１］と、選択トランジスタ１５３［２］をオフとした状態で、セルトランジスタ１５１［１］とセルトランジスタ１５１［２］をオンとすることでおこなわれる。この結果、例えば、記憶ノードＭＮ［１］の電位は、インバータ１５４［２］の出力電位とほぼ等しくなり、記憶ノードＭＮ［２］の電位は、インバータ１５４［１］の出力電位とほぼ等しくなる。
【０１０４】
その後、選択トランジスタ１５３をオフとすることで、それぞれのバックアップメモリセルの記憶ノードの電位は長時間にわたり保持される。また、インバータ１５４［１］とインバータ１５４［２］の電源も遮断される。なお、このとき、インバータ１５４［１］とインバータ１５４［２］の出力電位、入力電位はともにＶＤＤとなるものとする。これは、例えば、インバータ１５４［１］とインバータ１５４［２］のＶＳＳ側にパワースイッチを設け、これを切ることで実現できる。また、バックアップワード線１５７の電位はＶＳＳとする。
【０１０５】
この状態では、記憶ノードＭＮ［１］および記憶ノードＭＮ［２］の電位の保持特性が向上する。例えば、記憶ノードＭＮ［１］の電位がＶＤＤであれば、電源遮断後時間が経過したとしても、ＶＤＤから変動することは考えられない。
【０１０６】
一方、記憶ノードＭＮ［２］の電位がＶＳＳであったとすれば、セルトランジスタ１５１［２］のオフ抵抗が極めて大きいとはいえ、時間の経過とともに、電位がＶＳＳから上昇することは避けられない。しかしながら、記憶ノードＭＮ［２］の電位が上昇すると、セルトランジスタ１５１［２］のゲートの電位（ＶＳＳ）がソース（記憶ノードＭＮ［２］）やドレイン（インバータ１５４［１］の出力端子）の電位よりも低い状態となるため、よりオフ抵抗が高くなる。したがって、記憶ノードＭＮ［２］の電位はＶＳＳから上昇するのであるが、上昇するにつれ、その上昇の速度は鈍くなる（以上のような現象を、実質的にマイナスバイアスとなったゲート電極の効果、という）。
【０１０７】
以上のことは、インバータ１５４［１］とインバータ１５４［２］の出力電位、入力電位をともにＶＳＳとし、バックアップワード線１５７の電位をＶＳＳとする場合とは異なる。この場合、例えば、記憶ノードＭＮ［２］の電位がＶＳＳであれば、電源遮断後時間が経過したとしても、ＶＳＳから変動することは考えられない。このことは、上記の記憶ノードＭＮ［１］の場合と同様である。
【０１０８】
一方、記憶ノードＭＮ［１］の電位がＶＤＤであったとすれば、セルトランジスタ１５１［２］のオフ抵抗が極めて大きいとはいえ、時間の経過とともに、電位がＶＤＤから低下し、しかも、セルトランジスタ１５１［２］のゲートの電位（ＶＳＳ）はソース（インバータ１５４［２］の出力端子）の電位（ＶＳＳ）と同じであるので、ドレイン（記憶ノードＭＮ［１］）の電位は、当初のＶＤＤからほぼ一定の割合で低下する（正確には、記憶ノードＭＮ［１］の電位が低下すると、電位の低下速度は減少するが、同様な効果は、先の場合（実質的にマイナスバイアスとなったゲート電極の効果）にも生じるので、全体的には先の場合のほうが電位の低下速度ははるかに小さい）。
【０１０９】
このような効果は、図９のメモリセル１２０、図１０（Ａ）のメモリセル１３０、図１０（Ｂ）のメモリセル１４０でも同様である。なお、このようにトランジスタのソースとドレインとゲートの電位の関係によって、トランジスタのオフ抵抗も変動するので、リフレッシュタイミング判定ユニット内のトランジスタ１０１のゲートやドレインの電位も実際のメモリセルと同様な構成とすると、リフレッシュのタイミングを正確に判定できる。
【０１１０】
次に、バックアップメモリセルからＳＲＡＭ部分へのデータのロードについて説明する。データのロードは、例えば、選択トランジスタ１５３をオフとした状態で、セルトランジスタ１５１をオンとすることでおこなわれる。なお、このとき、すでにインバータ１５４に電源が供給されていてもよいが、直後にインバータ１５４に電源が供給されてもよい。あるいは、一方のインバータ１５４のみに電源が供給されていて、他方には供給されていない状態で、直後に、他方のインバータ１５４にも電源が供給されてもよい。
【０１１１】
例えば、セルトランジスタ１５１をオンとする直前、セルトランジスタ１５１［１］とキャパシタ１５２［１］で構成されるバックアップメモリセルの記憶ノードの電位がＶＤＤであり、セルトランジスタ１５１［２］とキャパシタ１５２［２］で構成されるバックアップメモリセルの記憶ノードの電位がＶＳＳよりやや高かったとする。
【０１１２】
インバータ１５４には電源が供給されていない状態で、セルトランジスタ１５１をオンとすると、インバータ１５４［１］の入力電位は、セルトランジスタ１５１［２］とキャパシタ１５２［２］で構成されるバックアップメモリセルの記憶ノードの電位の影響を受け、インバータ１５４［２］の入力電位は、セルトランジスタ１５１［１］とキャパシタ１５２［１］で構成されるバックアップメモリセルの記憶ノードの電位の影響を受ける。
【０１１３】
それぞれのバックアップメモリセルの記憶ノードの電位が、上記に示したものであれば、インバータ１５４［１］の入力電位は、ＶＤＤから大きくは変化しないが、インバータ１５４［２］の入力電位は、ＶＤＤから大きく低下する。ここで、インバータに電源を供給すると、インバータ１５４がそれぞれの入力に応じた電位を出力するため、結果として、インバータ１５４［１］の出力電位はＶＳＳに、インバータ１５４［２］の出力電位はＶＤＤになり、安定する。このようにして、バックアップメモリセルからＳＲＡＭ部分へデータがロードされる。
【０１１４】
このとき、セルトランジスタ１５１［１］とセルトランジスタ１５１［２］がオンであるため、２つのバックアップメモリセルの記憶ノードの電位は、ＶＤＤあるいはＶＳＳとなるが、これらは、それぞれ、ロードする前の電位に相当する。すなわち、ロード前後で、セルトランジスタ１５１［１］とキャパシタ１５２［１］で構成されるバックアップメモリセルの記憶ノードＭＮ［１］の電位はＶＤＤである。一方、セルトランジスタ１５１［２］とキャパシタ１５２［２］で構成されるバックアップメモリセルの記憶ノードＭＮ［２］の電位は、ロード前はＶＳＳよりやや高かったが、ロード後にＶＳＳとなる。すなわち、リフレッシュ操作も、ロードと同時におこなわれる。
【０１１５】
ロード終了後、バックアップワード線１５７の電位はＶＳＳとして、セルトランジスタ１５１［１］とセルトランジスタ１５１［２］をオフとする。リフレッシュ操作の場合には、さらにその後、インバータ１５４［１］と、インバータ１５４［２］の電源も遮断される。
【０１１６】
＜酸化物を用いたトランジスタの例１＞
トランジスタ１０１およびメモリセルを含む回路１０８に含まれる酸化物半導体を用いたトランジスタに用いることが可能なトランジスタの構造の例を図１２に示す。
【０１１７】
図１２はコプラナー型のトランジスタの一例である。図１２（Ａ）は、図１２（Ｂ）中の一点鎖線での断面の例を示す。図１２（Ｂ）は図１２（Ａ）中の一点鎖線での断面の例を示す。
【０１１８】
図１２（Ａ）に示すトランジスタ２００は、絶縁層２０１上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた酸化物半導体２０３と、酸化物半導体２０３の一部に接するソース電極２０４と、他の一部に接するドレイン電極２０５と、ソース電極２０４に接して設けられ、ソース電極２０４と概略同じ平面形状を有するスペーサー絶縁物２０６と、ドレイン電極２０５と概略同じ平面形状を有するスペーサー絶縁物２０７と、酸化物半導体２０３、スペーサー絶縁物２０６、スペーサー絶縁物２０７を覆って設けられたゲート絶縁膜２０８と、ゲート絶縁膜２０８を介して酸化物半導体２０３と重畳するゲート電極２０９と、を有する。
【０１１９】
なお、絶縁層２０１の下には、シリコンウェハがあり、シリコンウェハにチャネルを有するトランジスタと、それに付随する回路が設けられている。
【０１２０】
酸化物半導体２０３は、膜状であり、厚さを５ｎｍ以上４０ｎｍ以下とする。一例では、厚さを１０ｎｍ以上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半導体２０３の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性を有する。
【０１２１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１２２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１２３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１２４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１２５】
酸化物半導体は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、一例では３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体に代えて、バンドギャップが前述の範囲である半導体特性を示す材料（炭化珪素、窒化ガリウム等）を用いても構わない。
【０１２６】
以上に示した酸化物半導体２０３を用いることでトランジスタ２００のオフ電流を小さくできる。具体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優れ、消費電力の小さいメモリセルを作製することができる。詳細は特許文献１乃至特許文献３を参照すればよい。
【０１２７】
＜酸化物を用いたトランジスタの例２＞
トランジスタ１０１およびメモリセルを含む回路１０８に含まれる酸化物半導体を用いたトランジスタに用いることが可能なトランジスタの構造の他の例を図１３に示す。
【０１２８】
図１３は立体的な構造を有するトランジスタの一例である。図１３（Ａ）は、図１３（Ｂ）中の一点鎖線での断面の例を示す。図１３（Ｂ）は図１３（Ａ）中の一点鎖線での断面の例を示す。
【０１２９】
図１３（Ａ）に示すトランジスタ２５０は、絶縁層２５１上に設けられた下地絶縁膜２５２と、下地絶縁膜２５２上に設けられた酸化物半導体２５３と、酸化物半導体２５３の一部に接するソース電極２５４と、他の一部に接するドレイン電極２５５と、ソース電極２５４に接して設けられ、ソース電極２５４と概略同じ平面形状を有するスペーサー絶縁物２５６と、ドレイン電極２５５と概略同じ平面形状を有するスペーサー絶縁物２５７と、酸化物半導体２５３、スペーサー絶縁物２５６、スペーサー絶縁物２５７を覆って設けられたゲート絶縁膜２５８と、ゲート絶縁膜２５８を介して酸化物半導体２５３と重畳するゲート電極２５９と、を有する。
【０１３０】
酸化物半導体２５３は、高さｈが２０ｎｍ以上２００ｎｍ以下、一例では、３０ｎｍ以上５０ｎｍ以下、幅ｗが５ｎｍ以上５０ｎｍ以下、一例では、１０ｎｍ以上３０ｎｍ以下で、高さｈが幅ｗの１倍以上２０倍以下、一例では、２倍以上１０倍以下の線状あるいは平板状の形態である。
【０１３１】
一例では、酸化物半導体２５３の断面積を、酸化物半導体２５３がゲート絶縁膜２５８に面する長さで除した数値が、２ｎｍ以下となるようにする。この場合、実効的には、厚さが２ｎｍ以下の膜状の酸化物半導体を用いて構成されるトランジスタと同じ特性が期待される。
【０１３２】
また、図１３（Ｂ）に示されるように、酸化物半導体２５３は、上面と両側面をゲート電極２５９により取り囲まれている。このため、実質的には、上下の２つのゲート電極を有する構造のトランジスタと同じ機能を有し、オン特性、オフ特性とも優れている。
【０１３３】
プロセス上の問題から、膜状の厚さ２ｎｍの酸化物半導体を形成することは困難であり、また、厚さ２ｎｍの酸化物半導体は、純度の制御が難しいため、それを用いてトランジスタを作製したとしても良好な特性は得られない。例えば、図１２に示すトランジスタ２００では、酸化物半導体２０３を形成する際、下地絶縁膜２０２に含まれるシリコン等が酸化物半導体２０３中に拡散するため、特に下地絶縁膜２０２との界面から５ｎｍまでの部分の半導体特性は不十分である。したがって、厚さ２ｎｍの膜状の酸化物半導体を用いて作製されたトランジスタでは、十分な特性は得られない。
【０１３４】
これに対し、図１３に示すトランジスタ２５０では、酸化物半導体２５３にも下地絶縁膜２５２からシリコン等が拡散するが、そのことによって特性の劣化する部分は、酸化物半導体２５３の一部であり、他の部分は正常であるので、全体としては良好な特性が得られる。
【０１３５】
＜酸化物を用いたトランジスタの例３＞
トランジスタ１０１およびメモリセルを含む回路１０８に含まれる酸化物半導体を用いたトランジスタに用いることが可能なトランジスタの構造の他の例を図１４に示す。
【０１３６】
図１４は立体的な構造を有するトランジスタの一例である。図１４（Ａ）は、図１４（Ｂ）中の一点鎖線での断面の例を示す。図１４（Ｂ）は図１４（Ａ）中の一点鎖線での断面の例を示す。
【０１３７】
図１４（Ａ）に示すトランジスタ２６０は、絶縁層２５１上に設けられた下地絶縁膜２５２と、下地絶縁膜２５２上に設けられた酸化物半導体２５３ａと、酸化物半導体２５３ａ上に設けられた酸化物半導体２５３ｂと、酸化物半導体２５３ａと酸化物半導体２５３ｂと下地絶縁膜２５２を覆って設けられた膜状の酸化物半導体２５３ｃと、酸化物半導体２５３ｃの一部に接するソース電極２５４と、他の一部に接するドレイン電極２５５と、ソース電極２５４に接して設けられ、ソース電極２５４と概略同じ平面形状を有するスペーサー絶縁物２５６と、ドレイン電極２５５と概略同じ平面形状を有するスペーサー絶縁物２５７と、酸化物半導体２５３ａ乃至酸化物半導体２５３ｃ、スペーサー絶縁物２５６、スペーサー絶縁物２５７を覆って設けられたゲート絶縁膜２５８と、ゲート絶縁膜２５８を介して酸化物半導体２５３ｃと重畳するゲート電極２５９と、を有する。
【０１３８】
トランジスタ２６０は、図１３のトランジスタ２５０の変形例であり、トランジスタ２５０中の酸化物半導体２５３を、２層構造（酸化物半導体２５３ａと酸化物半導体２５３ｂ）とした点（第１の特徴）と、線状あるいは平板状の酸化物半導体２５３（酸化物半導体２５３ａと酸化物半導体２５３ｂ）を覆って、酸化物半導体２５３ｃを設けた点（第２の特徴）で異なっている。なお、トランジスタ２５０に、上記の第１の特徴あるいは第２の特徴のいずれか一方のみを適用して変形することも可能である。
【０１３９】
酸化物半導体２５３ａおよび酸化物半導体２５３ｃは、酸化物半導体２５３ｂよりも、バンドギャップが大きいこと、と、電子親和力が小さいこと（伝導帯下端のエネルギー準位が高いこと）、と、電子の移動度が小さいこと、を満たす。例えば、酸化物半導体２５３ｂの電子親和力と酸化物半導体２５３ａおよび酸化物半導体２５３ｃの電子親和力との差は、０．１電子ボルト以上となるようにする。
【０１４０】
このような物性は、酸化物半導体の金属元素の組成を変更することで達成できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の例では、Ｇａの比率を大きく、Ｉｎの比率を小さくすることで、バンドギャップが大きく、電子親和力が小さくなる。なお、酸化物半導体２５３ａを酸化物半導体２５３ｃを同じ組成のものとしてもよいし、異なる組成のものとしてもよい。
【０１４１】
例えば、酸化物半導体２５３ｂのＩｎ、Ｇａ、Ｚｎの組成を、Ｉｎが４４．４％、Ｇａが２２．２％、Ｚｎが３３．３％である組成を中心とする５％の範囲に設定し、酸化物半導体２５３ａおよび酸化物半導体２５３ｃのＩｎ、Ｇａ、Ｚｎの組成を、Ｉｎが１６．７％、Ｇａが５０％、Ｚｎが３３．３％である組成を中心とする５％の範囲に設定すればよい。なお、例えば、Ｉｎが４４．４％、Ｇａが２２．２％、Ｚｎが３３．３％である組成を中心とする５％の範囲とは、各元素の真の比率とその元素の中心とする比率（Ｚｎの例では３３．３％）の差の自乗和の平方根が５％以下であることを意味する。
【０１４２】
上記の第１の特徴は、下地絶縁膜２５２からのシリコン等の侵入に対して、よりトランジスタ特性が悪化しないという効果を奏する。酸化物半導体２５３ａの高さは、５ｎｍ以上２０ｎｍ以下とする。上記のように、下地絶縁膜２５２から侵入するシリコン等のため、界面に近い部分の酸化物半導体の特性は悪化するが、その部分にそれほど特性のよくない酸化物半導体を設けることで、トランジスタに与える影響をさらに低減できる。
【０１４３】
上記の第２の特徴は、ゲート絶縁膜２５８から酸化物半導体に侵入するシリコン等によるトランジスタへの影響を低減する効果を奏する。酸化物半導体２５３ｃの電子親和力がより小さいため、チャネルは、主として、酸化物半導体２５３ｂに形成される。いわば、埋め込みチャネルとなる。酸化物半導体２５３ｃには、シリコン等が侵入するため、半導体特性は劣化しているが、その部分にはチャネルが形成されないので、トランジスタの特性にはほとんど影響がない。
【符号の説明】
【０１４４】
１００    リフレッシュタイミング判定ユニット
１００ａ    リフレッシュタイミング判定ユニット
１００ｂ    リフレッシュタイミング判定ユニット
１００ｃ    リフレッシュタイミング判定ユニット
１０１    トランジスタ
１０２    キャパシタ
１０３    比較回路
１０４    第１パワースイッチ
１０５    第２パワースイッチ
１０６    第３パワースイッチ
１０７    パワー管理ユニット
１０８    メモリセルを含む回路
１０９    インバータ
１１０    論理ゲート
１１１ｎ    トランジスタ
１１１ｐ    トランジスタ
１１２ｂ    ダイオード
１１２ｃ    ダイオード
１１３    チップ
１１４    論理ゲート
１２０    メモリセル
１２１    セルトランジスタ
１２２    キャパシタ
１２３    プリチャージトランジスタ
１２４    センスアンプ
１２８    ワード線
１２９    ビット線
１３０    メモリセル
１３１    書き込みトランジスタ
１３２    キャパシタ
１３３    読み出しトランジスタ
１３４    選択トランジスタ
１３６    読み出しワード線
１３７    配線
１３８    書き込みワード線
１３９    ビット線
１４０    メモリセル
１４１    書き込みトランジスタ
１４２    キャパシタ
１４３    読み出しトランジスタ
１４６    読み出しワード線
１４７    配線
１４８    書き込みワード線
１４９    ビット線
１５０    メモリセル
１５１    セルトランジスタ
１５２    キャパシタ
１５３    選択トランジスタ
１５４    インバータ
１５７    バックアップワード線
１５８    ワード線
１５９    ビット線
２００    トランジスタ
２０１    絶縁層
２０２    下地絶縁膜
２０３    酸化物半導体
２０４    ソース電極
２０５    ドレイン電極
２０６    スペーサー絶縁物
２０７    スペーサー絶縁物
２０８    ゲート絶縁膜
２０９    ゲート電極
２５０    トランジスタ
２５１    絶縁層
２５２    下地絶縁膜
２５３    酸化物半導体
２５３ａ    酸化物半導体
２５３ｂ    酸化物半導体
２５３ｃ    酸化物半導体
２５４    ソース電極
２５５    ドレイン電極
２５６    スペーサー絶縁物
２５７    スペーサー絶縁物
２５８    ゲート絶縁膜
２５９    ゲート電極
２６０    トランジスタ
ＢＫ    制御信号
ＦＮ    フローティングノード
ＭＮ    記憶ノード
ＰＷＯＦＦ    制御信号
ＰＷＲ    制御信号
ＲＣ    制御信号
ＶＤＬ    ドレイン電位
ＶＤＴＣ    検出電位
ＶＧＴ    ゲート電位
ＶＲＥＦ    参照電位
【図１】
0006488196.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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