(57)【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に多層配線構造を利用して形成されたコイル面が前記半導体基体の主平面と平行な積層ソレノイドコイルと
を有し、
前記積層ソレノイドコイルは、前記半導体基体の少なくとも一つの側端面に沿って形成されており、
前記積層ソレノイドコイルの前記側端面側の辺における積層方向から見て整列している位置における配線密度が、他の３つの辺における積層方向から見て整列している位置における配線密度より高いことを特徴とする半導体チップ。
【請求項２】
前記積層ソレノイドコイルの少なくとも一辺が、前記半導体基体の前記側端面から９．５μｍ以内の範囲に設けられていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記積層ソレノイドコイルの少なくとも一辺が、前記半導体基体の前記側端面から５μｍ以内の範囲に設けられていることを特徴とする請求項２に記載の半導体チップ。
【請求項４】
前記積層ソレノイドコイルの各層の前記側端面側の一辺が、前記積層ソレノイドコイルの積層方向から見て整列していることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体チップ。
【請求項５】
前記積層ソレノイドコイルの各層の前記側端面側の一辺以外の少なくとも１辺が、スパイラルになっていることを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記積層ソレノイドコイルの各層の前記側端面側の一辺の幅が、他の辺の幅より細いことを特徴とする請求項４または請求項５に記載の半導体チップ。
【請求項７】
前記積層ソレノイドコイルを水平方向に貫通するように電源配線或いは信号配線の少なくとも一方が設けられていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体チップ。
【請求項８】
前記積層ソレノイドコイルの奇数巻き目のコイル要素が、相対的に外側に配置した第１の配線要素からなり、前記積層ソレノイドコイルの偶数巻き目のコイル要素が、前記側端面に配置された第１の配線要素と前記第１の配線要素の内側に配置した第２の配線要素からなることを特徴とする請求項４乃至請求項７のいずれか１項に記載の半導体チップ。
【請求項９】
前記積層ソレノイドコイルの内部に、前記積層ソレノイドコイルと積層構造で巻かれた入子状積層ソレノイドコイルが配置されており、前記積層ソレノイドコイルと前記入子状積層ソレノイドコイルとが電気的に直列接続していることを特徴とする請求項４乃至請求項７のいずれか１項に記載の半導体チップ。
【請求項１０】
前記積層ソレノイドコイルが、受信用積層ソレノイドコイルと送信用積層ソレノイドコイルが水平方向に配列された積層ソレノイドコイルであることを特徴とする請求項４乃至請求項７のいずれか１項に記載の半導体チップ。
【請求項１１】
前記積層ソレノイドコイルが、受信用積層ソレノイドコイルと送信用積層ソレノイドコイルが積層された積層ソレノイドコイルであることを特徴とする請求項４乃至請求項７のいずれか１項に記載の半導体チップ。
【請求項１２】
前記積層ソレノイドコイルが、前記半導体基体の少なくとも２つ以上の側端面に沿って設けられていることを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体チップ。
【請求項１３】
実装基板と、
前記実装基板上に実装された第１の半導体チップと、
前記実装基板上に実装された第２の半導体チップとを
有し、
前記第１の半導体チップは、第１の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が前記第１の半導体基体の主平面と平行な積層ソレノイドコイルを備え、
前記第２の半導体チップは、第２の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が前記第２の半導体基体の主平面と平行な積層ソレノイドコイルを備え、
前記第１の半導体チップに設けた前記積層ソレノイドコイルと前記第２の半導体チップに設けた前記積層ソレノイドコイルとが互いに対向しており、
前記第１の半導体基体及び前記第２の半導体基体に設けた前記積層ソレノイドコイルの前記第１の側端面側の辺における積層方向から見て整列している位置における配線密度が、他の３つの辺における積層方向から見て整列している位置における配線密度より高いことを特徴とするマルチチップモジュール。
【請求項１４】
前記第１の半導体チップに設けた前記積層ソレノイドコイルの一辺と前記第２の半導体チップに設けた前記積層ソレノイドコイルの一辺とが、９．５μｍ以内の間隔で対向していることを特徴とする請求項１３に記載のマルチチップモジュール。
【請求項１５】
前記第１の半導体チップに設けた前記積層ソレノイドコイルの積層方向の中心高さと前記第２の半導体チップに設けた前記積層ソレノイドコイルの積層方向の中心高さが一致していることを特徴とする請求項１４に記載のマルチチップモジュール。
【請求項１６】
前記第１の半導体チップに設けた前記積層ソレノイドコイルの積層方向の中心高さと前記第２の半導体チップに設けた前記積層ソレノイドコイルの積層方向の中心高さが５μｍ以内の距離でずれていることを特徴とする請求項１４に記載のマルチチップモジュール。
【請求項１７】
前記第１の半導体チップに設けた前記積層ソレノイドコイルが、前記第１の半導体基体の第２の側端面に沿っても設けられており、第３の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が前記第３の半導体基体の主平面と平行な積層ソレノイドコイルを備えた第３の半導体チップをその積層ソレノイドコイルが、前記第２の側端面に沿って設けられた前記積層ソレノイドコイルに対向するように、前記実装基板上に実装したことを特徴とする請求項１３乃至請求項１６のいずれか１項に記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体チップ及びマルチチップモジュールに関するもので、例えば、互いに隣接する平面配置された半導体チップ間の信号伝送を非接触で行う半導体チップ及び半導体モジュールに関するものである。
【背景技術】
【０００２】
従来、複数の半導体チップを１つのパッケージ内部に集積するマルチチップモジュールにおいては、マルチチップモジュールに実装した半導体チップ間信号伝送には、ワイヤボンディングやシリコンインタポーザにより接続して信号伝送を行っていた。
【０００３】
図２３は、従来のボンディングワイヤを用いた実装構造の説明図であり、パッケージ基板８１に半導体チップ７１１，７１２を実装し、各半導体チップ７１１，７１２に設けたパッド７２１，７２２とパッケージ基板８１に設けたパッド８２とをボンディングワイヤ７３１，７３２で接続している。
【０００４】
ボンディングワイヤを用いた実装構造は、実装面積と消費エネルギを削減できるので、モバイル機器に多く用いられる。この実装方式の課題は、低いデータ転送速度である。即ち、接続できるボンディングワイヤの本数でデータ転送速度が制限されるという問題がある。
【０００５】
一方、シリコンインタポーザを用いたＳｉＰ技術（例えば、非特許文献１或いは非特許文献２参照）は、チップ間のデータ転送を高速・低電力にできるという特長がある。図２４は、従来のシリコンインタポーザを用いた実装構造の説明図である。パッケージ基板９８にシリコンインタポーザ９３を介して、半導体チップ９１１，９１２をフリップチップボンディングしている。シリコンインタポーザ９３には、パッド９４、ビア（ＴＳＶ）９５、配線９６及びＣ４（Ｃｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ）バンプ９７が設けられている。
【０００６】
半導体チップ９１１と半導体チップ９１２は、マイクロバンプ９２１，９２２、パッド９４、ビア（ＴＳＶ）９５及び配線９６を介して相互に接続される。また、半導体チップ９１１と半導体チップ９１２は、パッド９４、ビア（ＴＳＶ）９５及びＣ４バンプ９７を介してパッケージ基板９８に設けたパッド９９に接続される。
【０００７】
しかし、ＳｉＰ技術の場合には、大きなシリコンインタポーザと微細なマイクロバンプおよびＴＳＶ（貫通Ｓｉビア）が必要になり、高い実装コストが課題となる。
【０００８】
近年、このようなボンディングワイヤやシリコンインタポーザに起因する問題を解決するために、容量やコイルを用いた非接触で信号伝送を行う方法が提案されている。例えば、本発明者は、半導体チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行うことを提案している（例えば、特許文献１或いは非特許文献３等参照）。
【０００９】
これらの提案では、半導体チップ上に形成した送受信コイルにデータを重畳した信号電流を流し、その上或いは下に配置した半導体チップ上に形成した送受信コイルに誘導結合により誘起された電力を検出することで非接触な信号伝送を可能にしている。
【００１０】
これらの技術を用いれば、複数のＩＣチップ間でデータの授受を無線通信で行うことが可能になる。その結果、データ通信用のワイヤーや大きなインタポーザが不要になるので、ワイヤボンディングの本数を削減できて、チップの積層枚数を増やすことができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】国際公開第２００９／１１３３７２号
【非特許文献】
【００１２】
【非特許文献１】Ｔ. Ｄｉｃｋｓｏｎ, ｅｔ ａｌ．，“Ａｎ ８ｘ１０−Ｇｂ／ｓ Ｓｏｕｒｃｅ−Ｓｙｎｃｈｒｏｎｏｕｓ Ｉ／Ｏ Ｓｙｓｔｅｍ Ｂａｓｅｄ ｏｎ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｓｉｌｉｃｏｎ Ｃａｒｒｉｅｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ” ， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，ｐｐ．８０−８１，Ｊｕｎｅ ２０１１
【非特許文献２】Ｍ. Ｌｉｎ, ｅｔ ａｌ．，“Ａｎ ｅｘｔｒａ ｌｏｗ−ｐｏｗｅｒ １Ｔｂｉｔ／ｓ ｂａｎｄｗｉｄｔｈ ＰＬＬ／ＤＬＬ−ｌｅｓｓ ｅＤＲＡＭ ＰＨＹ ｕｓｉｎｇ ０．３Ｖ ｌｏｗ−ｓｗｉｎｇ ＩＯ ｆｏｒ ２．５Ｄ ＣｏＷｏＳ ａｐｐｌｉｃａｔｉｏｎ” ，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，ｐｐ．Ｃ１６−Ｃ１７，Ｊｕｎｅ ２０１３
【非特許文献３】Ｄ．Ｍｉｚｏｇｕｃｈｉ  ｅｔ  ａｌ．，”Ａ１．２Ｇｂ／ｓ／ｐｉｎ  Ｗｉｒｅｌｅｓｓ  Ｓｕｐｅｒｃｏｎｎｅｃｔ  ｂａｓｅｄ  ｏｎ  Ｉｎｄｕｃｔｉｖｅ  Ｉｎｔｅｒ−ｃｈｉｐ  Ｓｉｇｎａｌｉｎｇ（ＩＩＳ）”，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  （ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４
【非特許文献４】日経エレクトロニクス  ｐｐ.５６−５８  ２０１５．０８
【非特許文献５】Ｍ. Ｋｕｍａｇａｉ, ｅｔ ａｌ．, “Ａｄｖａｎｃｅｄ ｄｉｃｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ｆｏr ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗａｆｅｒ -Ｓｔｅａｌｔｈ Ｄｉｃｉｎｇ,” Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ, ｐｐ. ２１５−２１８, Ｓｅｐ. ２００６.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、このような誘導結合により信号伝送を行う方法では、図２３及び図２４に示したような互いに隣接する平面配置された半導体チップ間の信号伝送を行うことが非常に困難である。即ち、互いに隣接する平面配置された半導体チップ間の信号伝送を行う場合、送受信コイルの発生する磁束の向きはコイル面に対して略垂直になるため、発生する磁束の向きが信号伝送方向と直交する方向になり、発生した磁束を有効に利用できないという問題がある。
【００１４】
そこで、本発明者は、平面スパイラスコイルに関して、シミュレーションを行った。図２５は、シミュレーションに用いた平面スパイラルコイルの平面図であり、最外郭径が７０μｍで巻き数ｎが８巻とした。通信距離を現在のダイシング技術で可能な最短距離であるｄ＝３μｍとした場合、結合係数ｋは０．０７３３であり、結合の強さを示す相互インダクタンスＭは０．３９ｎＨであった。通信を可能にするためには、１ｎＨ程度の相互インダクタンスＭが必要であるので、この結果から見て、最外郭径が７０μｍ程度の平面スパイラスコイルでは信号伝達を行うことは実効的に不可能であることが判明した。
【００１５】
信号伝送を確実に行うためには、非常に大きな送受信コイルが必要になる。しかし、大きな送受信コイルを設けた場合には、送受信コイルの占有面積が増大するため、半導体チップの小型化が困難になる。また、半導体チップ内に設けた発振回路やＲＦ通信のためのアンテナ回路等のコイルに対して、チップ間信号送信のために送受信コイルで発生する磁束がこれらの他のコイルに影響を与えるという問題がある。これらの理由により、特性劣化やチップマージンの悪化をもたらすことになる。
【００１６】
そこで、これらの問題が解決するために、半導体チップの側端面近傍にコイル面が半導体チップの主面と略垂直になる送受信コイルを設けることが提案されている（例えば、特許文献２或いは非特許文献４参照）。
【００１７】
しかし、上記の提案についてシミュレーションを行った結果、確実で安定した信号伝達は困難であることが判明した。図２６は、シミュレーションに用いた多層配線構造を利用して形成したコイルの概略的斜視図であり、ここでは、最下層及び最上層の辺の長さを７０μｍとし、ビアに相当する縦の辺を３μｍとし、巻数を８巻にしている。ここでも、通信距離をｄ＝３μｍとした場合、結合係数は０．１２４であり、相互インダクタンスＭは０．１３ｎＨであり、平面スパイラルコイルよりも相互インダクタンスＭは１／３程度になる。
【００１８】
また、対向する半導体チップが高さ方向において、５μｍ程度ずれた場合についても、シミュレーションした結果、結合係数は０．０１となり、相互インダクタンスＭは０．０１ｎＨであり、高さ方向の位置ずれがない場合に比べて１桁以上特性が低下することを見出した。即ち、この場合のコイルの形状は、縦方向の辺が多層配線構造の積層厚さに制限されるため、７０μｍ×３μｍ等の非常に扁平なコイル面を有することになる。この場合、実装工程において、高さ方向の位置ずれが生じた場合、下辺を流れる電流と上限を流れる電流の方向が逆方向になるため、電流により発生する磁界が受信側で相殺される。したがって、このような構造のコイルを用いた場合には、確実で安定した信号伝達は困難である。
【００１９】
したがって、半導体チップ及びマルチチップモジュールにおいて、発振回路やＲＦ通信のためのアンテナ回路等の他のコイルに影響を与えることなく、互いに隣接する平面配置された半導体チップ間の信号伝送を誘導結合で行うことを目的とする。
【課題を解決するための手段】
【００２０】
開示する一観点からは、半導体基体と、前記半導体基体上に多層配線構造を利用して形成されたコイル面が前記半導体基体の主平面と平行な積層ソレノイドコイルとを有し、前記積層ソレノイドコイルは、前記半導体基体の少なくとも一つの側端面に沿って形成されており、前記積層ソレノイドコイルの前記側端面側の辺における積層方向から見て整列している位置における配線密度が、他の３つの辺における積層方向から見て整列している位置における配線密度より高いことを特徴とする半導体チップが提供される。
【００２１】
また、開示する他の観点からは、実装基板と、前記実装基板上に実装された第１の半導体チップと、前記実装基板上に実装された第２の半導体チップとを有し、前記第１の半導体チップは、第１の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が前記第１の半導体基体の主平面と平行な積層ソレノイドコイルを備え、前記第２の半導体チップは、第２の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が前記第２の半導体基体の主平面と平行な積層ソレノイドコイルを備え、前記第１の半導体チップに設けた前記積層ソレノイドコイルと前記第２の半導体チップに設けた前記積層ソレノイドコイルとが互いに対向しており、前記第１の半導体基体及び前記第２の半導体基体に設けた前記積層ソレノイドコイルの前記第１の側端面側の辺における積層方向から見て整列している位置における配線密度が、他の３つの辺における積層方向から見て整列している位置における配線密度より高いことを特徴とするマルチチップモジュールが提供される。
【発明の効果】
【００２２】
開示の半導体チップ及びマルチチップモジュールによれば、発振回路やＲＦ通信のためのアンテナ回路等の他のコイルに影響を与えることなく、互いに隣接する平面配置された半導体チップ間の信号伝送を誘導結合で行うことが可能になる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態の半導体チップ及びマルチチップモジュールの概念的構成図である。
【図２】電界シミュレーションの結果の説明図である。
【図３】本発明の実施例１の半導体チップに設けた積層ソレノイドコイルの概略的斜視図である。
【図４】積層ソレノイドコイルの層構成の説明図である。
【図５】シミュレーションに用いた送受信コイルの説明図である。
【図６】送受信回路の説明図である。
【図７】信号波形の説明図である。
【図８】本発明の実施例２の半導体チップに用いる積層ソレノイドコイルの層構成の説明図である。
【図９】本発明の実施例３の半導体チップに用いる積層ソレノイドコイルの層構成の説明図である。
【図１０】本発明の実施例４の半導体チップに用いる積層ソレノイドコイルの層構成の説明図である。
【図１１】本発明の実施例５のシミュレーションに用いた送受信コイルの説明図である。
【図１２】本発明の実施例６のマルチチップモジュールに用いる積層ソレノイドコイルの斜視図である。
【図１３】本発明の実施例６のマルチチップモジュールの説明図である。
【図１４】本発明の実施例７のマルチチップモジュールの説明図である。
【図１５】本発明の実施例８のマルチチップモジュールの実装構造の説明図である。
【図１６】本発明の実施例８のマルチチップモジュールに用いる送受信回路の説明図である。
【図１７】信号波形の説明図である。
【図１８】ＢＥＲとタイミングの相関の説明図である。
【図１９】ＢＥＲとコイル間隔の相関の説明図である。
【図２０】転送速度及び消費電力の説明図である。
【図２１】データ転送の面積効率及び電力効率の説明図である。
【図２２】本発明の実施例９のマルチチップモジュールの平面図である。
【図２３】従来のボンディングワイヤを用いた実装構造の説明図である。
【図２４】従来のシリコンインタポーザを用いた実装構造の説明図である。
【図２５】シミュレーションに用いた平面スパイラルコイルの平面図である。
【図２６】シミュレーションに用いた多層配線構造を利用して形成したコイルの概略的斜視図である。
【発明を実施するための形態】
【００２４】
ここで、図１及び図２を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の半導体チップ及びマルチチップモジュールの概念的構成図であり、図１（ａ）は半導体チップの概念的構成図であり、図１（ｂ）はマルチチップモジュールの概念的構成図である。図１（ａ）に示すように、本発明の実施の形態の半導体チップ１０は、半導体基体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂｏｄｙ）上に多層配線構造を利用して形成されたコイル面が半導体基体の主平面と平行な積層ソレノイドコイル１１を備えている。この積層ソレノイドコイル１１は、半導体基体の少なくとも一つの側端面に沿って形成されている。この場合、積層ソレノイドコイル１１は、半導体基体の側端面から７μｍ以内の範囲に設けられていることが望ましい。なお、半導体基体とは、半導体基板、エピタキシャル層を形成した半導体基板、或いは、半導体基板を除去したエピタキシャル層等を意味する。
【００２５】
また、図１（ｂ）に示すように、本発明の実施の形態のマルチチップモジュールは、半導体基体の少なくとも第１の側端面に沿って形成された積層ソレノイドコイル１１１を備えた第１の半導体チップ１０１と、半導体基体の少なくとも第１の側端面に沿って形成された積層ソレノイドコイル１１２を備えた第２の半導体チップ１０２とを実装基板２０上に実装し、ボンディングワイヤ２２１，２２２により電気的にする。この時、第１の半導体チップ１０１に設けた積層ソレノイドコイル１１１と第２の半導体チップ１０２に設けた積層ソレノイドコイル１１２とが互いに対向するように配置する。
【００２６】
上述のシミュレーションを行った結果、コイルを積層ソレノイドコイル１１１，１１２とし、この積層ソレノイドコイル１１１，１１２を半導体基体１０１，１０２の側端面に沿って、即ち、ダイシングラインに近接して配置することにより、誘導結合によりチップ間送受信が可能であることを見出した。従来の半導体装置の製造工程では、ダイシングラインの近傍には、積層ソレノイドコイル１１１，１１２を設けることは、ダイシングの精度により実質的に不可能であった。
【００２７】
しかし、近年の技術向上により、精度良くダイシングを行うことが可能になった。例えば、Ｌａｓｅｒ ａｂｌａｔｉｏｎを用いることでクラックを発生せずにダインシングできるようになり（例えば、非特許文献５参照）、ダイシングラインの近傍に積層ソレノイドコイルを設けてもダイシング工程で破壊されることがなく、メタル配線をチップ端から１μｍに置くことができるようになった。また、２つの半導体チップ１０１，１０２を１μｍ間隔でダイボンドすることも現在の量産技術で可能であり、したがって、コイル間隔ｘをｘ≧３μｍにできる。そこで、本発明者は、発想の転換で従来は実質的に不可能と考えられていたダイシングラインの近傍に積層ソレノイドコイルを設けることを思い至った。
【００２８】
図２は電界シミュレーション結果の説明図である。図２（ａ）は、従来の半導体チップを積層した場合の垂直方向の磁界結合の状況の説明図であり、上下のコイル間で磁界結合していることが確認された。一方、図２（ｂ）に示すように、半導体チップを水平方向に隣接して配置した場合には、互いに対向する１辺で磁界結合していることが分かった。
【００２９】
即ち、半導体チップの多層配線を巻いて作った空芯の正方形コイルは、４辺の周囲に磁界を作る。コイルが垂直方向に重なった場合は図２（ａ）に示すように４辺で磁界結合するが、コイルが水平方向に隣接した場合は図２（ｂ）に示すように対向する１辺で磁界結合する。
【００３０】
コイルが水平方向に隣接した場合はコイルが垂直方向に重なった場合に比べて相互インダクタンスＭは１／４程度に小さくなる。しかし、巻き数を増やしたり或いは巻き方の工夫でＭの不足分を補うことが可能である。上述の非特許文献４に示されているように、これまで垂直方向にしか強く結合しないと考えられていたが、水平方向にも相当程度に結合し活用できることを発見した。
【００３１】
そこで、本発明者は、相互インダクタンスＭを増大するコイルの巻き方を考案した。相互インダクタンスＭはコイルの巻き数（ｎ）のおよそ１．７乗に比例して増えるので、積層方向にソレノイドに巻き、さらに必要に応じて平面方向にスパイラルに巻いて巻き数を増やせば良いとの結論に至った。即ち、受信信号は送信コイルの電流変化（ｄＩ／ｄｔ）と相互インダクタンスＭの積で決まるので、相互インダクタンスＭをコイルの巻き方で大きくくることにより、受信信号を大きくすることができる。
【００３２】
スパイラルに巻く場合には、各コイルの対向する辺は互いに離れるので、２つのコイルが対向する辺ではコイルの線幅を細くして通信距離の増分を抑える。他の３辺は相互インダクタンスＭにほとんど影響しないので、線幅を太くしてコイル全体の寄生抵抗を小さく抑える。また、半導体チップの端にはコイル以外の配線はないので、半導体チップの互いに対向する辺では配線リソースを全て使い切るが、他の３辺では電源線や信号線が交差できるように必要な配線リソースを残して良い。
【００３３】
シミュレーションの結果、相互インダクタンスが１ｎＨ程度であれば、十分にデータ通信でき、水平方向の距離ｄはコイル直径の１／１２程度まで通信でき、横方向にはコイル直径に対して１／１０程度ずれても通信できるのでコイルのサイズを８０μｍ角にすると、水平方向の距離を７μｍ程度にしても通信が可能になる。なお、後述するように、他のシミュレーションからは、コイル対向辺の半導体チップの側端面からの距離を９．５μｍ以内にすれば通信は、可能である。
【００３４】
近年、レーザを用いてクラックを生じることなくダインシングできるようになり、メタル配線をチップ端から１μｍに配置することができることが報告されている（例えば、非特許文献３参照）。また、２つの半導体チップを１μｍ〜３μｍ間隔でダイボンドすることも可能である。したがって、積層ソレノイドコイルの水平距離が５μｍ以内になるようにチップを実装できるので、今回のシミュレーションにおける設定条件には何らの問題もない。
【００３５】
また、後述するように、Ｄ＝４０μｍ、ｄ＝３μｍで６５ｎｍ-ＣＭＯＳ技術でシミュレーションを行うと、単位面積当りのデータ転送速度は３．２Ｔｂ／ｓ／ｍｍ２となる。また、単位データ転送速度当りの消費電力（電力効率（Ｔｂ／ｓ／Ｗ＝（ｐＪ／ｂ）））は、コイル間隔ｄを３μｍ〜５μｍにすることにより、大幅に向上することができる。因みに、Ｄ＝４０μｍ、ｄ＝３μｍで６５ｎｍ-ＣＭＯＳ技術でシミュレーションを行うと、単位データ転送速度当りの電力効率は、２．３Ｔｂ／ｓ／Ｗ（＝０．４３（ｐＪ／ｂ））となる。
【００３６】
上述の平面スパイラルコイルの場合には、対向する辺の間隔が巻き込むことにより内側に配置されて辺同士の間隔が内側になるほど大きくなるため、大きな相互インダクタンスは得られない。一方、本発明の場合には、同じ巻き数であっても、対向する各辺の間隔は同じであるので、上述のように巻き数ｎを増やすと相互インダクタンスＭは理想的にはｎの１．７乗（１．６乗〜１．８乗）に比例して増える。因みに、積層ソレノイドコイルの一辺を７０μｍとし、８巻した場合に、通信距離ｄ＝３μｍにすると、結合係数は０．１８４となり、相互インダクタンスＭは１．１６ｎＨとなり、水平スパイラスコイル或いは特許文献１に示されたコイルに比べて大幅な改善が得られた。
【００３７】
また、高さ方向のズレを５μｍにした場合にも、結合係数は０．１１２であり、相互インダクタンスは０．７１ｎＨであり、多少は低下するものの、特許文献２に示されたコイルのように一桁以上の大幅な低下は見られなかった。このように、本発明の実施の形態では積層ソレノイドコイルを用いているので、水平でなくても十分な強度で磁界結合する。したがって、実装における高さ方向の制約は小さく、チップの実装の難易度は従来とほとんど変わらない。
【００３８】
また、積層ソレノイドコイルの各層の側端面側の一辺が、積層ソレノイドコイルの積層方向から見て整列していることが望ましい。このようにすることによって、互いに対向する全ての辺の間隔を一定にすることができる。
【００３９】
また、積層ソレノイドコイルの各層の側端面側の一辺の幅を、他の辺の幅より細くすることが望ましい。相互インダクタンスＭを大きくするためには、互いに対向するチップ間で対向する辺の線幅を細くして、対向辺間の距離があまり離れないようにしたい。しかし、線幅を細くすると寄生抵抗が増えて、送信コイルに大きな電流を流せなくなり送信電流の変化が小さくなったり、受信コイルの帯域が狭くなって高速通信ができなくなる。一方、対向辺に直角の辺は、互いに対向する対向辺間の相互インダクタンスＭに大きな影響を与えない。さらに、同じコイルにおける対向辺に対向する辺は、対向辺から遠ざかる方向に太くなっても相互インダクタンスＭに大きな影響を与えない。したがって、互いに対向するチップ間で対向する辺の線幅を細くし、その他の辺の線幅を太くすることにより、コイル全体の抵抗値を上げずに、相互インダクタンスＭを大きくすることが可能になる。
【００４０】
また、積層ソレノイドコイルの側端面側の辺における配線密度が、他の３つの辺における配線密度より高くすることが望ましい。積層ソレノイドコイルの側端面側の辺における配線密度を、他の３つの辺における配線密度より高くすることにより相互インダクタンスＭを大きくすることができる。また、配線密度が低い辺の方向を貫通するように電源配線或いは信号配線の少なくとも一方を設けることが可能になる。
【００４１】
そのような巻き方の一例としては、積層ソレノイドコイルの奇数巻き目のコイル要素が、相対的に外側に配置した第１の配線要素からなり、積層ソレノイドコイルの偶数巻き目のコイル要素が、側端面に配置された第１の配線要素と第１の配線要素の内側に配置した第２の配線要素からなるようにすることが挙げられる。
【００４２】
また、積層ソレノイドコイルの内部に、積層ソレノイドコイルと入子状積層ソレノイドコイルを配置し、積層ソレノイドコイルと入子状積層ソレノイドコイルとが電気的に直列接続するようにしても良い。このように、入子状積層ソレノイドコイルを組み込むことによって、相互インダクタンスを３倍程度大きくすることができる。その結果、通信距離を延ばすことができ、チップ間隔を広げることができる。或いは、より低電力・低エネルギで通信することができる。
【００４３】
積層ソレノイドコイルを、受信用積層ソレノイドコイルと送信用積層ソレノイドコイルが水平方向に配列された積層ソレノイドコイルとしても良い。或いは、積層ソレノイドコイルを、受信用積層ソレノイドコイルと送信用積層ソレノイドコイルを同じ位置に積層した積層ソレノイドコイルとしても良い。一般に多層配線構造の場合、上層の配線層ほど膜厚になる。したがって、厚い上部配線層で大きな電流が流れる送信用積層ソレノイドコイルを巻き、薄い下部配線層であまり大きな電流が流れない受信用積層ソレノイドコイルを巻く。この場合、対向する半導体チップ間で送信用積層ソレノイドコイルと受信用積層ソレノイドコイルの高さ方向の位置が異なり通信距離がチップ間距離よりも少し長くなるが、上述のシミュレーション結果から明らかなように問題はない。
【００４４】
或いは、一方の半導体チップでは、送信用積層ソレノイドコイル／受信用積層ソレノイドコイルの積層順とし、他方の半導体チップでは、受信用積層ソレノイドコイル／送信用積層ソレノイドコイルの積層順としても良い。この場合、対向する半導体チップ間で送信用積層ソレノイドコイルと受信用積層ソレノイドコイルの高さ方向の位置がほぼ一致し、通信距離がより短くなる。
【００４５】
また、積層ソレノイドコイルは、半導体基体の少なくとも２つ以上の側端面に沿って設けても良い。この場合、一つの半導体チップに対して２つ以上の半導体チップを対向させて磁界結合により通信を行うことが可能になる。
【００４６】
また、第１の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が第１の半導体基体の主面と平行な積層ソレノイドコイルを備えた第１の半導体チップと、第２の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が第２の半導体基体の主面と平行な積層ソレノイドコイルを備えた第２の半導体チップとを第１の半導体チップに設けた積層ソレノイドコイルと第２の半導体チップに設けた積層ソレノイドコイルとが互いに対向するように、実装基板上に実装することによって、磁界結合により相互通信を行うマルチチップモジュールを実現することができる。
【００４７】
この場合、小さな積層ソレノイドコイルで安定した通信を行うためには、第１の半導体チップに設けた積層ソレノイドコイルの一辺と第２の半導体チップに設けた積層ソレノイドコイルの一辺とを７μｍ以内、より好適には５μｍ以内の間隔で対向させることが望ましい。
【００４８】
また、小電流で安定した通信を行うためには、第１の半導体チップに設けた積層ソレノイドコイルの積層方向の中心位置と第２の半導体チップに設けた積層ソレノイドコイルの積層方向の中心位置を一致させることが望ましい。
【００４９】
但し、第１の半導体チップに設けた積層ソレノイドコイルの積層方向の中心位置と第２の半導体チップに設けた積層ソレノイドコイルの積層方向の中心位置のずれが、５μｍ以内であれば、安定した通信が可能である。
【００５０】
また、第１の半導体チップに設けた積層ソレノイドコイルが、第１の半導体基体の第２の側端面に沿っても設けられており、第３の半導体基体の少なくとも第１の側端面に沿って形成されたコイル面が第３の半導体基体の主面と平行な積層ソレノイドコイルを備えた第３の半導体チップをその積層ソレノイドコイルが、第２の側端面に沿って設けられた積層ソレノイドコイルに対向するように実装基板上に実装することにより、３つ以上の半導体チップを搭載した磁界結合型のマルチチップモジュールを実現することができる。
【００５１】
本発明の実施の形態によれば、接続方式をボンディングワイヤを用いた機械式から積層ソレノイドコイルを用いた電子式に換えることで、低コスト化、高速化、低エネルギ化を実現することができる。また、磁界通信技術はＡＣ接続なので、電源電圧の異なる異種チップを容易に接続できる。例えば、先端プロセスで製造されたＣＰＵやＦＰＧＡと、ＩＰライセンス料節約のため古い世代で製造されたＭＰＵやＩ／Ｏチップを容易に接続することが可能になる。因みに、６５ｎｍ-ＣＭＯS技術のパラメータでシミュレーションすると、通信速度は３．２Ｔｂ／ｓ／ｍｍ２になり、消費電力は０．４ｐＪ／ｂになる。
【００５２】
また、受信信号は送信コイルの電流変化（ｄＩ／ｄｔ）と相互インダクタンスＭの積で決まるが、送信回路を工夫してｄＩ／ｄｔを大きくすることによっても、受信信号を大きくすることができる。例えば、コイルの１辺の長さ（Ｄ）が４０μｍで２つのコイルの間隔（ｘ）が３μｍの場合、最大９Ｇｂ／ｓ／ｃｏｉｌのデータ通信ができる（４．６５Ｔｂ／ｓ／ｍｍ２）。５０μｍピッチのＣ４バンプを１レーン当り４個（差動信号とＶＤＤ・ＧＮＤによるシールド）用いて１０Ｇｂ／ｓ／ｌｉｎｋで通信する場合（３３３Ｇｂ／ｓ／ｍｍ２）と比べると、チップ単位面積当たりの転送速度を１４倍に高くできる。
【００５３】
また、磁界はコイル辺に沿ってその周囲３６０度に均一に発生するので、２つのコイル、即ち、半導体チップの高さが一致しなくても、線間距離さえ短ければデータ転送できる。マイクロバンプとしてＣｕピラーを用いれば半導体チップの高さを±１．５μｍの精度で実装できるので、線間距離を約４μｍにすることができる。この場合、シリコンインタポーザやマイクロバンプやＴＳＶは必要なく、実装コストの追加はほとんどない。このように、接続方式を機械式から電子式に換えることで、ウェハー工程の技術進歩を活かして高速化・低電力化を追求することができる。
【実施例１】
【００５４】
次に、図３乃至図７を参照して、本発明の実施例１の半導体チップを説明する。図３は、本発明の実施例１の半導体チップに設けた積層ソレノイドコイルの概略的斜視図であり、ここでは、９層の多層配線構造を利用して積層ソレノイドコイルを形成する。また、便宜的に他の半導体チップに設けた積層ソレノイドコイルと対向する辺をＥａｓｔとし、その他の辺を順次、Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈとする。
【００５５】
この積層ソレノイドコイルの巻き方をＥａｓｔ，Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈの順番に下記の通りに表記する。なお、Ｍはメタルラインを表し、サフィックスは配線の層準を表す。
Ｍ８（ポート）
Ｍ７Ｍ８Ｍ９Ｍ８（７巻き目）
Ｍ６Ｍ６Ｍ７Ｍ６（６巻き目）
Ｍ５Ｍ６Ｍ７Ｍ６（５巻き目）
Ｍ４Ｍ４Ｍ５Ｍ４（４巻き目）
Ｍ３Ｍ４Ｍ５Ｍ４（３巻き目）
Ｍ２Ｍ２Ｍ３Ｍ２（２巻き目）
Ｍ１Ｍ２Ｍ３Ｍ２（１巻き目）
【００５６】
ここで、巻き方をわかりやすくするために、外側配線をＭで表し、内側配線をｍで表し、プラグを「↑」「↓」で表し、同じ層準での接続を「−」で表す。また、１巻き目を除く奇数巻き目のＥａｓｔの配線を‘Ｍで表すと下記の通りになる。
−Ｍ８
↑‘Ｍ７↑Ｍ８↑Ｍ９↓Ｍ８
−  Ｍ６−ｍ６↑ｍ７↓ｍ６
↑‘Ｍ５↑Ｍ６↑Ｍ７↑Ｍ６
−  Ｍ４−ｍ４↑ｍ５↓ｍ４
↑‘Ｍ３↑Ｍ４↑Ｍ５↓Ｍ４
−  Ｍ２−ｍ２↑ｍ３↓ｍ２
Ｍ１↑Ｍ２↑Ｍ３↓Ｍ２
したがって、Ｎｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの辺は、奇数巻き目では外側配線を用い、偶数巻き目では内側配線を用いることになる。
【００５７】
図４は、積層ソレノイドコイルの層構成の説明図であり、図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）におけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図４（ｂ）から明らかなように、Ｅａｓｔの辺は、７層全て存在し、且つ、積層方向から見て整列している。他のＮｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの各辺は、それぞれ偶数層か奇数層だけで巻き電源線や信号線が立体的に横切れるようにしている。このように、他の半導体チップに設けた積層ソレノイドコイルと対向するＥａｓｔの辺は一番配線密度が高いので、平面スパイラルコイルに比べて結合係数及び相互インダクタンスＭを大きくすることができる。
【００５８】
図５は、シミュレーションに用いた送受信コイルの説明図であり、送信コイル及び受信コイルのサイズを８０μ角の８巻コイルとし、コイル間隔を６．６μｍとする。また、各設定値を下記の通りにする。
送信コイル：線幅２．５μｍ、線間隔０．５μｍ
受信コイル：線幅０．６μｍ、線間隔０．３μｍ
多層配線の厚さ：
Ｍ８の厚さ ０．９μｍ
Ｍ８とＭ７の間の厚さ ０．５９５μｍ
Ｍ７, Ｍ６, Ｍ５, Ｍ４, Ｍ３, Ｍ２の各厚さ ０．２２μｍ
Ｍ７からＭ２の間の層間絶縁膜の各厚さ ０．１７５μｍ
Ｍ１の厚さ  ０．１８μｍ
Ｍ１と基板表面の間の厚さ ０．２９μｍ
Ｍ１からＭ８までの高さ ３．８３μｍ
なお、受信コイルは流れる電流が少ないので、細い配線を用いているが、図では同じ幅にしている。
【００５９】
シミュレーションの結果では、結合係数は０．０９６であり、相互インダクタンスＭは０．９１ｎＨであった。したがって、コイルのサイズを８０μｍ角にすれば、６．６μｍのコイル間隔でも通信が可能になる。
【００６０】
図６は、送受信回路の説明図であり、左側が送信回路であり、右側が受信回路である。ここでは、送受信回路は０．１８μｍＣＭＯＳプロセスで製造した。通信実験には２Ｇｂ／ｓ／ｌｉｎｋのＰＲＢＳ２７−１信号を用いた。
【００６１】
図７は、信号波形の説明図である。図７（ａ）に示す波形の電圧ＶＴＸNを印加すると、送信コイルに図７（ｂ）に示す電流ＩＴＸＰが流れ磁界が発生する。この磁界により受信コイルにはＶＲＸＰの電圧が信号として発生する。その結果、水平方向の距離ｄはコイル直径の１／１２程度まで通信でき、横方向にはコイル直径に対して１／１０程度ずれても通信可能であることが確認された。なお、図７（ｃ）は、受信コイル側に発生する電圧を示している。
【実施例２】
【００６２】
次に、図８を参照して、本発明の実施例２の半導体チップに用いる積層ソレノイドコイルを説明する。この積層ソレノイドコイルの巻き方をＥａｓｔ，Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈの順番に下記の通りに表記する。
−  Ｍ８（ｐｏｒｔ）
↑‘Ｍ７↑Ｍ８↓Ｍ７↑Ｍ８
−  Ｍ６−ｍ６↓ｍ５↑ｍ６
↑‘Ｍ５↑Ｍ６↓Ｍ５↑Ｍ６
−  Ｍ４−ｍ４↓ｍ３↑ｍ４
↑‘Ｍ３↑Ｍ４↓Ｍ３↑Ｍ４
−  Ｍ２−ｍ２↓ｍ１↑ｍ２
Ｍ１↑Ｍ２↓Ｍ１↑Ｍ２
この場合も、Ｎｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの辺は、偶数巻き目では内側配線を用いることになる。
【００６３】
図８は、本発明の実施例２の半導体チップに用いる積層ソレノイドコイルの層構成の説明図であり、図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）におけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図８（ｂ）から明らかなように、Ｅａｓｔの辺は、７層全て存在し、且つ、積層方向から見て整列している。他のＮｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの各辺は、それぞれ偶数層か奇数層だけで巻き電源線や信号線が立体的に横切れるようにしている。このように、本発明の実施例２においても、他の半導体チップに設けた積層ソレノイドコイルと対向するＥａｓｔの辺は一番配線密度が高いので、平面スパイラルコイルに比べて結合係数及び相互インダクタンスＭを大きくすることができる。
【実施例３】
【００６４】
次に、図９を参照して、本発明の実施例３の半導体チップに用いる積層ソレノイドコイルを説明する。この積層ソレノイドコイルの巻き方をＥａｓｔ，Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈの順番に下記の通りに表記する。
↑    Ｍ８（ｐｏｒｔ）
↑↑‘Ｍ７−Ｍ７↑Ｍ８↓Ｍ７
↑    Ｍ６↓ｍ５↑ｍ６↓ｍ５
↑↑‘Ｍ５−Ｍ５↑Ｍ６↓Ｍ５
↑    Ｍ４↓ｍ３↑ｍ４↓ｍ３
↑↑‘Ｍ３−Ｍ３↑Ｍ４↓Ｍ３
↑    Ｍ２↓ｍ１↑ｍ２↓ｍ１
Ｍ１−Ｍ１↑Ｍ２↓Ｍ１
この場合も、Ｎｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの辺は、偶数巻き目では内側配線を用いることになる。なお、「↑↑」は、２つのビアを介して２つ上の層準の配線に接続することを意味する。
【００６５】
図９は、本発明の実施例３の半導体チップに用いる積層ソレノイドコイルの層構成の説明図であり、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）におけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図９（ｂ）から明らかなように、Ｅａｓｔの辺は、７層全て存在し、且つ、積層方向から見て整列している。他のＮｏｒｔｈ, Ｗｅｓｔ, Ｓｏｕｔｈの各辺は、それぞれ偶数層か奇数層だけで巻き電源線や信号線が立体的に横切れるようにしている。このように、本発明の実施例３においても、他の半導体チップに設けた積層ソレノイドコイルと対向するＥａｓｔの辺は一番配線密度が高いので、平面スパイラルコイルに比べて結合係数及び相互インダクタンスＭを大きくすることができる。
【実施例４】
【００６６】
次に、図１０を参照して、本発明の実施例４の半導体チップに用いる積層ソレノイドコイルを説明する。この積層ソレノイドコイルの巻き方をＥａｓｔ，Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈの順番に下記の通りに表記する。
Ｍ８
Ｍ７Ｍ８Ｍ８Ｍ８
Ｍ６Ｍ６Ｍ６Ｍ６
Ｍ５Ｍ５Ｍ５Ｍ５
Ｍ４Ｍ４Ｍ４Ｍ４
Ｍ３Ｍ３Ｍ４Ｍ４
Ｍ２Ｍ２Ｍ２Ｍ３
Ｍ１Ｍ１Ｍ２Ｍ２
【００６７】
図１０は、本発明の実施例４の半導体チップに用いる積層ソレノイドコイルの層構成の説明図であり、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）におけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図１０（ｂ）から明らかなように、Ｅａｓｔの辺は、７層全て存在し、且つ、積層方向から見て整列している。但し、この場合には、Ｍ１とＭ３を利用した信号線がＷｅｓｔからコイル内に入れるようにし、Ｍ７を利用した電源線・ＧＮＤ線がＮｏｒｔｈとＳｏｕｔｈを貫通できるようにした。この実施例４においては、実施例１乃至実施例３に比べてビアの数を減らしているので、寄生抵抗が減るため通信を高速にできる。
【実施例５】
【００６８】
次に、図１１を参照して、本発明の実施例５の半導体チップに用いる積層ソレノイドコイルを説明する。この実施例５は実施例１に示した積層ソレノイドコイルの空芯内に同じ巻き方の小型の積層ソレノイドコイルを入子状に組み込んで、電気的に直列接続したものである。この積層ソレノイドコイルの巻き方をＥａｓｔ，Ｎｏｒｔｈ，Ｗｅｓｔ，Ｓｏｕｔｈの順番に下記の通りに表記する。
Ｍ８（ポート）
Ｍ７Ｍ８Ｍ９Ｍ８（７巻き目）
Ｍ６Ｍ６Ｍ７Ｍ６（６巻き目）
Ｍ５Ｍ６Ｍ７Ｍ６（５巻き目）
Ｍ４Ｍ４Ｍ５Ｍ４（４巻き目）
Ｍ３Ｍ４Ｍ５Ｍ４（３巻き目）
Ｍ２Ｍ２Ｍ３Ｍ２（２巻き目）
Ｍ１Ｍ２Ｍ３Ｍ２（１巻き目）
と巻きながら上った後、内側に入って、
（Ｍ８）Ｍ８Ｍ７Ｍ８
Ｍ７Ｍ８Ｍ７Ｍ８（７巻き目）
Ｍ６Ｍ６Ｍ５Ｍ６（６巻き目）
Ｍ５Ｍ６Ｍ５Ｍ６（５巻き目）
Ｍ４Ｍ４Ｍ３Ｍ４（４巻き目）
Ｍ３Ｍ４Ｍ３Ｍ４（３巻き目）
Ｍ２Ｍ２Ｍ１Ｍ２（２巻き目）
Ｍ１Ｍ２Ｍ１Ｍ２（１巻き目）
と巻きながら降りてくる。但し、実際の製造工程においては、当然の事ながら一層目から順に形成していく。
【００６９】
積層スパイラルコイルの巻き数ｎを増やすと相互インダクタンスＭは理想的にはｎの１．６乗〜１．８乗に比例して増える。実施例５のように、多層配線構造の配線層数以上に巻くときに、コイルの内側に向かってスパイラルに巻いていくと、対向辺間の距離が離れて相互インダクタンスＭの減少要因になる。そこで、対向辺の線幅を狭くして、対向辺間の距離があまり離れないようにしたい。ところが線幅を狭くすると、寄生抵抗が増えて、送信コイルに大きな電流を流せなくなり送信電流の変化が小さくなったり、受信コイルの帯域が狭くなって高速通信ができなくなる。一方、対向辺に直角の辺（ＮｏｒｔｈとＳｏｕｔｈ）は、（直交方向の）対向辺間のＭに大きな影響を与えない。さらにＷｅｓｔの辺は、対向辺（Ｅａｓｔ）から遠ざかる方向に太くなってもＭに大きな影響を与えない。したがって、ここでは、Ｅａｓｔの線幅を他の辺の線幅の１／２にしており、その結果、コイル全体の抵抗値を上げずに、相互インダクタンスＭを大きくすることができる。
【００７０】
図１１は、シミュレーションに用いた送受信コイルの説明図であり、送信コイル及び受信コイル共に、最外郭のサイズを８０μｍ角とし、１６巻のコイルにしている。また、送信コイル及び受信コイル共に、対向辺の線幅を他の辺の線幅の１／２にしている。シミュレーション結果、対向辺の線幅を細くしたため、入子状積層ソレノイドコイル同士間の距離がそれ程変わらないため、結合係数は０．０９７であり、両者であまり変わらない。しかし、巻き数が２倍になったので相互インダクタンスＭは２．８９となり、実施例１の３．２倍に大きくなっている。したがって、実施例１に比べて、通信距離を延ばすことができ、チップ間隔を広げることができる。或いは、より低電力・低エネルギで通信することができる。
【００７１】
なお、実施例２乃至実施例４に示した巻き方の積層ソレノイドコイルの場合にも、同じ巻き方の積層ソレノイドコイルを外側に設ける積層ソレノイドコイルの内部に入子状に設けても良い。或いは、外側の積層ソレノイドコイルと入子状に設ける積層ソレノイドコイルを互いに巻き方の異なる積層ソレノイドコイルとしても良い。また、入子状積層ソレノイドコイルを設けない場合にも、Ｅａｓｔの線幅を他の辺の線幅の１／２にしても良い。
【実施例６】
【００７２】
次に、図１２及び図１３を参照して、本発明の実施例６のマルチチップモジュールを説明する。図１２は、本発明の実施例６のマルチチップモジュールに用いる積層ソレノイドコイルの斜視図である。第１の半導体チップ及び第２の半導体チップにおいては、厚い上部配線層であるＭ８, Ｍ７, Ｍ６, Ｍ５で電流量の多い送信用コイルを巻き、薄い下部配線層であるＭ４，Ｍ３, Ｍ２, Ｍ１で電流量の少ない受信用コイルを巻く。ここでは、Ｍ７及びＭ８を利用して電源線を配置している。
【００７３】
図１３は、本発明の実施例６のマルチチップモジュールの説明図であり、図４（ｂ）の場合と同様に、各積層ソレノイドコイルにおけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図１３に示すように、互いの送信コイルと受信コイルは積層方向における位置が異なり通信距離がチップ間距離よりも少し長くなる。しかし電磁界シミュレーションによると、Ｄ＝４０μｍ、ｄ＝３μｍの場合、４層の配線層でソレノイドに巻くと相互インダクタンスＭは０．１３ｎＨになる。さらにスパイラルにも巻いて巻き数を４巻きから２４巻きに増やすと、Ｍは２５倍増えて３．３ｎＨになる。磁界結合通信に必要なＭは典型的には１ｎＨ以上である。相互インダクタンスＭは距離ｄのおよそ１／３乗に比例するので、逆算するとＤ＝４０μｍでｄ＝５μｍの距離を接続できることになる。通信できる距離ｄはコイルのＤに比例するので、ｄ≦Ｄ／８が設計の目安になる。
【実施例７】
【００７４】
次に、図１４を参照して、本発明の実施例７のマルチチップモジュールを説明する。図１４は、本発明の実施例７のマルチチップモジュールの説明図であり、図４（ｂ）の場合と同様に、各積層ソレノイドコイルにおけるａ−ａ′、ｂ−ｂ′、ｃ−ｃ′を結ぶ鎖線に沿った断面図である。図１４に示すように、第１の半導体チップにおいては、厚い上部配線層であるＭ８, Ｍ７, Ｍ６, Ｍ５で送信用コイルを巻き、薄い下部配線層であるＭ４，Ｍ３, Ｍ２, Ｍ１で受信用コイルを巻く。一方、第２の半導体チップにおいては、上部配線層であるＭ８, Ｍ７, Ｍ６、Ｍ５で受信用コイルを巻き、下部配線層であるＭ４，Ｍ３, Ｍ２, Ｍ１で送信用コイルを巻く。この場合、送信コイルと受信コイルの積層方向の位置がほぼ一致し、通信距離が実施例６よりも短くなる。
【実施例８】
【００７５】
次に、図１５乃至図２１を参照して、本発明の実施例８のマルチチップモジュールを説明する。図１５は、本発明の実施例８のマルチチップモジュールの実装構造の説明図である。ここでは、半導体チップ４１１，４１２に設ける積層ソレノイドコイル４２１，４２２として、上記の実施例７の構造のコイルを用いる。パッド５２を形成したパッケージ基板５１に、半導体チップ４１１，４１２をＣｕピラー４３１，４３２を用いてフリップチップボンディングする。この時、半導体チップ４１１，４１２に設けた積層ソレノイドコイル４２１，４２２が互いに対向するように実装する。具体的には、テストチップを０．１８μｍ‐ＣＭＯＳプロセスで製造し、レーザ.アブレーションでダイシングを行った。
【００７６】
図１６は、本発明の実施例８のマルチチップモジュールに用いる送受信回路の説明図である。ここでは、送信コイルのｄＩ／ｄｔを大きくするために送信コイルを２つ用いたＴｕｒｎ−ｏｆｆ ｔｒａｎｓｍｉｔ方式の送信回路を用いる。
【００７７】
図１７は、信号波形の説明図であり、図１７（ａ）に示すように、送信データＴｘｄａｔａに応じてそのいずれかを弓を引くようにゆっくりとＮＭＯＳをオンし、弓を放つように素早くＮＭＯＳをオフにする。図１７（ｂ）に示すように、ＮＭＯＳをオンするときは、電流ＩＴＸＰの増大を妨げるようにコイルに誘導起電力が生じて、ＮＭＯＳのドレイン電圧が低下し三極管領域で動作する。その結果、トランスコンダクタンスβＶＤＳが減少する。一方、ＮＭＯＳをオフするときは、電流ＩＴＸＰの減少を妨げるようにコイルに誘導起電力が生じて、ＮＭＯＳのドレイン電圧は上昇し飽和領域で動作する。その結果、トランスコンダクタンスβＶｅｆｆが増大する。なお、図１７（ｃ）が受信側のコイルに発生する電圧である。
【００７８】
即ち、図６に示した送受信回路のようにコイルに電流を流すときよりも、本方式のようにコイルの電流を切るときの方が、ｄＩ／ｄｔを大きくできる。シミュレーションによると、図６に示したＨブリッジ回路に比べてｄＩ／ｄｔを１．５倍大きくできる。さらに、ＮＭＯＳだけを用いるので、ＮＭＯＳとＰＭＯＳの両方を使うＨブリッジ回路と比べてレイアウト面積を１／３に小さくできる。その結果、０．１８μｍ‐ＣＭＯＳ技術を用いた場合でも送受信器をＤ＝４０μｍのコイルの下に収納できる。また、ＰＭＯＳにおける電圧降下分だけ（０．７ＶＤＤ）電源電圧を下げることができ、さらにパルス駆動で定常電流を消費しないので、消費電力を１／６に削減できる。
【００７９】
図１８は、ＢＥＲ（ビット.エラー率）とタイミングの相関の説明図である。通信実験には２Ｇｂ／ｓ／ｌｉｎｋのＰＲＢＳ２７−１信号を用いた。Ｄ＝４０μｍのコイルを１ｍｍ２当たり５１６チャネル形成し、得られた総通信帯域は１Ｔｂ／ｓ／ｍｍ２であった。ＢＥＲが１０−１２になるタイミングマージンは０．６５−ＵＩであった。
【００８０】
図１９は、ＢＥＲとコイル間隔の相関の説明図であり、図１９（ａ）は位置ずれがない場合であり、図１９（ｂ）は位置ずれがある場合のＢＥＲとコイル間隔の相関の説明図である。電源電圧が１．４Ｖのとき、消費電力は送信器が４．２ｍＷ、受信器が３．７ｍＷであり、合計７．９ｍＷであった（４ｐＪ／ｂ）。図１９（ａ）に示すように、コイルのピッチ（ｐ）を変えたチャネルを用い、専用マニピュレータを用いて通信距離（ｘ）を変えながら通信実験を行った。その結果、ピッチはｐ ＝１．１Ｄ, １．５Ｄ, ２Ｄの全ての場合においてＢＥＲ＜１０−１２で通信できた。また、通信距離はｘ≦５μｍ （＝０．１３Ｄであった。また、図１９（ｂ）に示すように、位置ズレはδｙ≦８μｍ （＝０．２Ｄ）まで通信可能であった。
【００８１】
図２０は、転送速度及び消費電力の説明図であり、図２０（ａ）は転送速度を示すデータレートとチャネル領域の相関の説明図であり、図２０（ｂ）は、消費電力を示すデータレートとチャネル領域の相関の説明図である。実験結果を最先端の研究成果と比較すると、磁界結合を用いることでＳｉインタポーザ方式と比べ１ｍｍ２当たりのチャネル数を１５倍に高密度化し、通信速度を３倍（１Ｔｂ／ｓ／ｍｍ２）に高めることができた。
【００８２】
０．１８μｍ‐ＣＭＯＳで製作した送受信回路は、転送速度がコイルの帯域（９Ｇｂｐｓ／ｃｏｉｌ）より低く、レイアウト面積がコイルの大きさ（Ｄ＝４０μｍ）より小さいので、より微細なＣＭＯＳ技術を用いれば、転送速度や消費電力を改善できる。例えば、６５ｎｍ‐ＣＭＯＳ技術のパラメータでシミュレーションすると、図２０（ａ）に示すように通信速度は３．２Ｔｂ／ｓ／ｍｍ２になり、図２０（ｂ）に示すように、消費電力は０．４ｐＪ／ｂになる。
【００８３】
磁界通信技術はＡＣ接続なので、電源電圧の異なる異種チップを容易に接続できる。また、先端プロセスで製造されたＣＰＵやＦＰＧＡと古いプロセスで製造されたＭＰＵやＩ／Ｏチップを接続すれば、ＩＰライセンス費や開発費を節約することができる。
【００８４】
図２１は、データ転送の面積効率及び電力効率の説明図であり、図２１（ａ）はデータ転送の面積効率（Ｔｂ／ｓ／ｍｍ２）の説明図であり、図２１（ｂ）は電力効率（Ｔｂ／ｓ／Ｗ ＝（ｐＪ／ｂ）の説明図である。ここでは、図１６に示したヒステリシス差動コンパレータ受信器回路を用いて、６５ｎｍ‐ＣＭＯＳ技術のパラメータでシミュレーションを行った。
【００８５】
通信距離ｘ＝３μｍでＤ＝４０μｍのコイルを用いた場合、図２１（ａ）に示すように面積効率は３．２Ｔｂ／ｓ／ｍｍ２であり、図２１（ｂ）に示すように電力効率は２．３Ｔｂ／ｓ／Ｗ（＝０．４３ｐＪ／ｂ）となる。シリコンインタポーザを用いて１０Ｇｂ／ｓ／ｌｉｎｋで転送したときと比べると、面積効率を７倍高め、電力効率を１０倍高めることができる。また、図２１（ａ）及び（ｂ）から明らかなように、通信距離ｘが２０μｍの場合にも、通信は可能である。前述のように、２つの半導体チップを１μｍの間隔でダイボンディングすることが可能であるので、コイルの対向辺を半導体チップの側端面から９．５μｍ（＝（２０μｍ−１μｍ）／２）以内に設ければ通信可能である。
【実施例９】
【００８６】
次に、図２２を参照して、本発明の実施例９のマルチチップモジュールを説明する。図２２は、本発明の実施例９のマルチチップモジュールの平面図であり、第１の半導体チップ６１１の２辺に沿って積層ソレノイドコイル６２１，６３１を配置し、各辺の積層ソレノイドコイル６２１，６３１に対向するように積層ソレノイドコイル６２２，６２３を設けた第２の半導体チップ６１２及び第３の半導体チップ６１３をパッケージ基板６４上に実装する。
【００８７】
この場合、第１の半導体チップ６１１をコントロールチップとし、第２の半導体チップ６１２及び第３の半導体チップ６１３のメモリとしても良い。また、第１の半導体チップ６１１の４辺に積層ソレノイドコイルを設け、４つの半導体チップを対向するように実装しても良い。さらには、第１の半導体チップ６１１に対向して実装した例えば、第２の半導体チップ６１２の他の辺にも積層ソレノイドコイル（６３２）を設け、第６の半導体チップを対向するように実装しても良い。
【符号の説明】
【００８８】
１０，１０１，１０２  半導体チップ
１１，１１１，１１２  積層ソレノイドコイル
１２１，１２２  パッド
２０  実装基板
２１  パッド
２２１，２２２  ボンディングワイヤ
６１１  第１の半導体チップ
６１２  第２の半導体チップ
６１３  第３の半導体チップ
６２１，６２２，６２３，６３１  積層ソレノイドコイル
６４  パッケージ基板
７１１，７１２  半導体チップ
７２１，７２２  パッド
７３１，７３２  ボンディングワイヤ
８１  パッケージ基板
８２  パッド
９１１，９１２  半導体チップ
９２１，９２２  マイクロバンプ
９３  シリコンインタポーザ
９４  パッド
９５  ビア（ＴＳＶ）
９６  配線
９７  Ｃ４バンプ
９８  パッケージ基板
９９  パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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