(57)【特許請求の範囲】
【請求項１】
第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
前記ドリフト層に設けられた第２導電型からなるウェル領域と、
前記ウェル領域に設けられたポリシリコン層と、
前記ポリシリコン層に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたゲートパッドと、
前記ポリシリコン層に電気的に接続されたソースパッドと、
を備え、
前記ポリシリコン層と前記ウェル領域はオーミック接触することを特徴とするワイドギャップ半導体装置。
【請求項２】
第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
前記ドリフト層に設けられた第２導電型からなるウェル領域と、
前記ウェル領域に設けられたポリシリコン層と、
前記ポリシリコン層に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたゲートパッドと、
前記ポリシリコン層に電気的に接続されたソースパッドと、
前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜と、
を備えたことを特徴とするワイドギャップ半導体装置。
【請求項３】
第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
前記ドリフト層に設けられた第２導電型からなるウェル領域と、
前記ウェル領域に設けられたポリシリコン層と、
前記ポリシリコン層に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたゲートパッドと、
前記ポリシリコン層に電気的に接続されたソースパッドと、
前記ポリシリコン層を構成するポリシリコンからなるゲート電極と、
を備えたことを特徴とするワイドギャップ半導体装置。
【請求項４】
前記ポリシリコン層と前記ウェル領域はショットキー接触することを特徴とする請求項２又は３のいずれかに記載のワイドギャップ半導体装置。
【請求項５】
前記ポリシリコン層は、前記ウェル領域に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコンにおける不純物濃度よりも高い不純物濃度を有する高ドープドポリシリコン層とを有していることを特徴とする請求項１乃至３のいずれか１項に記載のワイドギャップ半導体装置。
【請求項６】
前記ポリシリコン層は、前記ウェル領域に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有していることを特徴とする請求項１乃至３のいずれか１項に記載のワイドギャップ半導体装置。
【請求項７】
前記ウェル領域にソース領域が設けられ、
前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続される領域は、超高濃度第２導電型領域からなることを特徴とする請求項１乃至３のいずれか１項に記載のワイドギャップ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、を有するワイドギャップ半導体装置に関する。
【背景技術】
【０００２】
ゲートパッドの下方領域にはｐ型等の第２導電型からなるウェル領域が設けられることが一般的であるが、ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴの場合には、スイッチング時の変位電流のために、ゲートパッド下の当該ウェル領域の電位が異常に上昇する場合があった。この点、国際公開公報２０１２／００１８３７では、ゲートパッドの下方領域の第２導電型からなるウェル領域の電位上昇の一因として、当該ウェル領域のシート抵抗が高いことが挙げられている。【０００３】
また特開２０１５−２１１１５９号公報によれば、ゲートパッド下方のｐ型のウェル領域にｎ型の領域を設けることが提案されているが、このような構成を採用した場合には、寄生バイポーラ動作による電流集中によって破壊されるおそれがある。【０００４】
他方、特開２０１５−５６５４３号公報では、金属材料からなるショットキー電極をゲートパッドの下方領域に設けることが提案されている。しかしながら、金属材料からなるショットキー電極を用いた場合には、その製造方法がかなり煩雑なものとなり、製造コストがかなり高くなってしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲートパッドの下方領域において電位が異常に上昇することを防止できる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
［概念１］
本発明によるワイドギャップ半導体装置は、
第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
前記ドリフト層に設けられた第２導電型からなるウェル領域と、
前記ウェル領域に設けられたポリシリコン層と、
前記ポリシリコン層に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたゲートパッドと、
前記ポリシリコン層に電気的に接続されたソースパッドと、
を備えてもよい。【０００７】
［概念２］
本発明の概念１によるワイドギャップ半導体装置において、
前記ポリシリコン層と前記ウェル領域はショットキー接触してもよい。【０００８】
［概念３］
本発明の概念１によるワイドギャップ半導体装置において、
前記ポリシリコン層と前記ウェル領域はオーミック接触してもよい。【０００９】
［概念４］
本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
前記ポリシリコン層は、前記ウェル領域に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコンにおける不純物濃度よりも高い不純物濃度を有する高ドープドポリシリコン層とを有してもよい。【００１０】
［概念５］
本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
前記ポリシリコン層は、前記ウェル領域に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有してもよい。【００１１】
［概念６］
本発明の概念１乃至５のいずれか１つによるワイドギャップ半導体装置において、
前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えてもよい。【００１２】
［概念７］
本発明の概念１乃至６のいずれか１つによるワイドギャップ半導体装置は、
前記ポリシリコン層を構成するポリシリコンからなるゲート電極をさらに備えてもよい。【００１３】
［概念８］
本発明の概念１乃至７のいずれか１つによるワイドギャップ半導体装置において、
前記ウェル領域にソース領域が設けられ、
前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続される領域は、超高濃度第２導電型領域からなってもよい。
【発明の効果】
【００１４】
本発明において、ゲートパッドの下方領域にソースパッドに電気的に接続されたポリシリコン層が設けられ、当該ポリシリコン層がウェル領域と接触している態様を採用した場合には、ゲートパッドの下方領域のウェル領域において電位が異常に上昇することを防止できる。また、特開２０１５−２１１１５９号公報で示されているような構成で生じ得る寄生バイポーラ動作による電流集中が起こることもない。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の第１の実施の形態で用いられうる半導体装置の断面図である。
【図２】図２は、図１の一部を拡大して示した断面図である。
【図３】図３は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、図１とは異なる箇所の断面図である。
【図４】図４は、本発明の第２の実施の形態で用いられうる半導体装置の断面図である。
【図５】図５は、本発明の第３の実施の形態で用いられうる半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
第１の実施の形態
《構成》
本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１の上下方向（ワイドギャップ半導体装置の厚み方向）を上下方向と呼び、上下方向に直交する方向を面方向と呼ぶ。
【００１７】
図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３１，３２と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３１，３２は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。
【００１８】
図２に示すように、炭化ケイ素半導体装置は、ウェル領域２０に設けられたポリシリコン層１５０と、ポリシリコン層１５０に設けられた層間絶縁膜６５と、層間絶縁膜６５に設けられたゲートパッド１２０と、層間絶縁膜６５に設けられたコンタクトホール６９を介してポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有してもよい。
【００１９】
ソースパッド１１０の下方に位置する層間絶縁膜６５と、ウェル領域２０、ソース領域３１，３２及びドリフト層１２との間には、ゲート絶縁膜６０が設けられてもよい。ソース領域３１，３２の間のゲート絶縁膜６０にはゲート電極１２５が設けられてもよい。ゲート電極１２５はゲートパッド１２０と電気的に接続されてもよい。
【００２０】
ウェル領域２０とポリシリコン層１５０との間にフィールド絶縁膜６２が設けられてもよい。ポリシリコン層１５０はフィールド絶縁膜６２に乗りあがって段差部を形成するようになってもよい。なお、本実施の形態のウェル領域２０における不純物濃度は例えば５×１０１６〜１×１０１９ｃｍ−３であり、超高濃度ｐ型領域（後述するウェルコンタクト領域２１）における不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３である。
【００２１】
ポリシリコン層１５０はゲートパッド１２０の下方全体に設けられている必要はなく、図３に示すように、ゲートパッド１２０の下方であってもポリシリコン層１５０が設けられていない領域が存在してもよい。当該領域では、ウェル領域２０の上方にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２の上方に層間絶縁膜６５が設けられてもよい。また、ポリシリコン層１５０はゲートパッド１２０の下方において、図２の左右方向である幅方向に沿って延在するスリット状に設けられ、スリット状のポリシリコン層１５０の間では、図３に示すように、ウェル領域２０の上方にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２の上方に層間絶縁膜６５が設けられてもよい。
【００２２】
ドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、ドリフト層１２は低濃度領域（ｎ−）となり、炭化ケイ素半導体基板１１はドリフト層１２よりも高濃度の領域（ｎ）となってもよい。ｎ型の不純物としては例えばＮやＰ等を用いることができ、ｐ型の不純物としては例えばＡｌやＢ等を用いることができる。本実施の形態のドリフト層１２における不純物濃度は例えば１×１０１４〜４×１０１６ｃｍ−３となり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８〜３×１０１９ｃｍ−３となってもよい。 
【００２３】
ゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
【００２４】
ゲート電極１２５がポリシリコンから形成される場合には、ゲート電極１２５とポリシリコン層１５０とは同じポリシリコンから形成されてもよい。ポリシリコンとしては何ら不純物がドープされないアンドープドポリシリコンを用いることもできるが、ｎ型又はｐ型の不純物、例えばリンやボロン等がドープされたドープドポリシリコンを用いることもできる。本実施の形態の「同じポリシリコン」とは、アンドープドポリシリコンであるのかドープドポリシリコンであるのか、またドープドポリシリコンにおいてドープされる不純物の種類やその濃度が同じことを意味しており、同時に作成されることは必要とされない。このため、例えば、ゲート電極１２５をポリシリコンで形成し、その後でポリシリコン層１５０を別途形成した場合であっても、ゲート電極１２５とポリシリコン層１５０で用いられているポリシリコンの種別（アンドープドポリシリコンであるのかドープドポリシリコンであるのか）や不純物の種類及び濃度が同じものであれば、同じポリシリコンとなる。
【００２５】
ゲート電極１２５とポリシリコン層１５０とは異なるポリシリコンから形成されてもよい。例えば、ゲート電極１２５がドープドポリシリコンから形成され、ポリシリコン層１５０がアンドープドポリシリコンから形成されてもよい。また、ゲート電極１２５及びポリシリコン層１５０が共にドープドポリシリコンから形成される場合であっても、ゲート電極１２５ではｎ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｐ型のドープドポリシリコンが用いられてもよい。逆に、ゲート電極１２５ではｐ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｎ型のドープドポリシリコンが用いられてもよい。また、ゲート電極１２５及びポリシリコン層１５０で用いられる不純物のｎ型又はｐ型が同じ場合であっても、その濃度が異なってもよく、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも高くなってもよいし、逆に、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも低くなってもよい。
【００２６】
図３に示すように、ポリシリコン層１５０が設けられていない断面では、ウェル領域２０にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２に層間絶縁膜６５が設けられ、層間絶縁膜６５にゲートパッド１２０が設けられてもよい。また、このような態様とは異なり、ゲートパッド１２０の下方全体にポリシリコン層１５０が設けられ、ゲートパッド１２０の下方にはフィールド絶縁膜６２が設けられなくてもよい。
【００２７】
図２に示すように、ウェル領域２０のうちソース領域３１，３２に隣接してソースパッド１１０に電気的に接続される領域（以下「ウェルコンタクト領域２１」とも言う。）は、超高濃度ｐ型領域（ｐ＋＋）からなってもよい。ソース領域３１，３２は、ゲート電極１２５側に配置された高濃度ｎ型領域（ｎ＋）３１と、高濃度ｎ型領域（ｎ＋）３１に隣接して設けられた超高濃度ｎ型領域（ｎ＋＋）３２とを有してもよい。そして、超高濃度ｎ型領域（ｎ＋＋）３２に隣接してウェルコンタクト領域２１が設けられてもよい。ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２及びウェルコンタクト領域２１とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。なお、本実施の形態における高濃度ｎ型領域（ｎ＋）における不純物濃度は例えば１×１０１８〜２×１０１９ｃｍ−３となり、超高濃度ｎ型領域（ｎ＋＋）における不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３となってもよい。また、高濃度ｎ型領域（ｎ＋）３１を設けず、当該領域についても超高濃度ｎ型領域（ｎ＋＋）３２で代用することにしてもよい。
【００２８】
ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられてもよい。また、ソース領域３１，３２の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３１，３２が形成されてもよい。また、ウェルコンタクト領域２１の深さは、その底面がウェルコンタクト領域２１以外のウェル領域２０の底面より高い位置に位置づけられてもよい。
【００２９】
ポリシリコン層１５０とウェル領域２０はショットキー接触してもよい。ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２はソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。また、超高濃度ｐ型領域（ｐ＋＋）であるウェルコンタクト領域２１もソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。
【００３０】
《作用・効果》
次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
【００３１】
本実施の形態において、ゲートパッド１２０の下方領域にソースパッド１１０に電気的に接続されたポリシリコン層１５０が設けられ、当該ポリシリコン層１５０がウェル領域２０と接触している態様を採用した場合には、ゲートパッド１２０の下方領域のウェル領域２０において電位が異常に上昇することを防止できる。
【００３２】
ｐ型のウェル領域２０と比較してポリシリコン、特にドープドポリシリコンにおけるシート抵抗は桁違いに小さいことから、本実施の形態のようなポリシリコン層１５０を採用することで、シート抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することを抑えることができる。この効果から見ると、ポリシリコン層１５０にドープドポリシリコンを採用した場合には有益である。
【００３３】
ｐ型のウェル領域２０の電位が上昇すると、ポリシリコン層１５０及びｐ型のウェル領域２０との間で形成されたショットキーがＯＮ状態になり、電流がポリシリコン層１５０内を流れる。ポリシリコン層１５０及びｐ型のウェル領域２０とがショットキー接触する場合には、ターンオフ時のみでポリシリコン層１５０が作用し、ターンオン時（この時、ｐ型のウェル領域２０は負バイアスとなるが、ゲート電極１２５の下方に位置するウェル領域２０が空乏状態となるので過電界にはなりにくい。）では、ｐ型のウェル領域２０の抵抗によってｄＶ／ｄｔが高くなりすぎるのを抑制できる。
【００３４】
また、ソースパッド１１０とポリシリコン層１５０、特にドープドポリシリコンとの接触抵抗率は、ｐ型のウェルコンタクト領域２１と金属層４０との接触抵抗率と比較して桁違いで小さいことから、接触抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することも抑えることができる。また、ポリシリコン層１５０とｐ型のウェル領域２０とは接触面積が大きいことから、接触抵抗率は原則問題とならない。
【００３５】
仮にゲートパッド１２０の下方の層間絶縁膜６５の下方に金属材料からなるショットキー電極を用いた場合には、製造方法がかなり煩雑なものとのなり、製造コストがかなり高くなってしまう。他方、ゲートパッド１２０の下方の層間絶縁膜６５の下方にポリシリコン層１５０を設ける場合には、その製造工程は容易なものとなる点で有益である。
【００３６】
ゲート電極１２５がポリシリコンから形成される場合であって、ゲート電極１２５とポリシリコン層１５０とが同じポリシリコンから形成される場合には、ゲート電極１２５を形成する際にポリシリコン層１５０も形成することができることから、製造工程を極めて容易なものにすることができる。つまり、ソース領域３１，３２を含むセル部におけるポリシリコンからなるゲート電極１２５を成膜する際に、ポリシリコン層１５０を形成すればよく、従前から用いられている製造工程と同様の製造工程を採用することができる点で極めて有益である。
【００３７】
なお、本実施の形態では、ｐ型のウェル領域２０とポリシリコン層１５０とがショットキー接触しており、ｎ型のドリフト層１２とポリシリコン層１５０との間でショットキー接触が形成される態様とは、電気的には逆方向の半導体が形成されることになる。
【００３８】
また、図２に示すように、ポリシリコン層１５０がゲートパッド１２０の幅よりも長い距離に設けられる態様を採用することで、ゲートパッド１２０の下方に位置するウェル領域２０の幅方向全体において電位が異常に上昇することを防止できる点で有益である。
【００３９】
製造工程の一例としては、以下のような工程を挙げることができる。
【００４０】
ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
【００４１】
次に、ゲートパッド１２０の下方に位置する予定の箇所をポリシリコンで成膜し、ポリシリコン層１５０を形成する。セル領域に位置するゲート電極１２５では、ポリシリコン層１５０を形成するポリシリコンがさらに積層されてもよいし、当該ポリシリコンが積層された後残らないように、例えば酸化膜で予めマスクをした後、ポリシリコン層１５０を成膜し、パターニングしてからマスクを除去してもよい。ポリシリコン層１５０としてドープドポリシリコンを用いる場合には、ゲート電極１２５に積層されたポリシリコン層１５０を除去せず、そのまま用いてもよい。ポリシリコン層１５０としてアンドープドポリシリコンを用いる場合にゲート電極１２５にポリシリコンが積層されるときには、当該ポリシリコンをエッチングによって除去してもよいし、またゲートパッド１２０へのコンタクトを取る部分のみでマスクを行い、アンドープドポリシリコンからなるポリシリコン層１５０が積層されないようにし、ゲート電極１２５の上面が露出するようにパターニングしてもよい。
【００４２】
以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
【００４３】
その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０が電気的に接続される。
【００４４】
本実施の形態では、ポリシリコン層１５０とウェル領域２０がショットキー接触する態様になっている。このようなショットキー接触を実現させるために、ウェル領域２０の不純物濃度を低くし例えば低濃度ｐ型領域（ｐ−）としてもよいし、ポリシリコン層１５０における不純物濃度を低くし、低ドープドポリシリコンを採用してもよい。なお、本実施の形態における低濃度ｐ型領域（ｐ−）における不純物濃度は例えば５×１０１６〜１×１０１９ｃｍ−３である。
【００４５】
第２の実施の形態
次に、本発明の第２の実施の形態について説明する。
【００４６】
本実施の形態では、図４に示すように、ポリシリコン層１５０が、ウェル領域２０に設けられたに接触するアンドープドポリシリコン層１５１と、アンドープドポリシリコン層１５１に設けられたドープドポリシリコン層１５２とを有している。上記各実施の形態で採用したあらゆる構成を第３の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
【００４７】
ポリシリコン層１５０としてドープドポリシリコンを用いた場合、特にｎ型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、本実施の形態では、ウェル領域２０に接触する層をアンドープドポリシリコン層１５１とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
【００４８】
本実施の形態では、例えば次のような製造方法を採用することも考えられる。
【００４９】
ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
【００５０】
次に、ゲートパッド１２０の下方に位置する予定の箇所にアンドープドポリシリコン層１５１を形成する。その後で、アンドープドポリシリコン層１５１にドープドポリシリコン層１５２を形成する。この際、ゲート電極１２５では、ポリシリコン層１５０を形成するアンドープドポリシリコン層１５１とドープドポリシリコン層１５２が順次形成されてもよいが、アンドープドポリシリコン層１５１による影響を抑制するためにゲート電極１２５に形成されたアンドープドポリシリコン層１５１をエッチング等で除去してもよい。また、ゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１が形成されないようにしてもよく、例えばゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１を除去してもよい。
【００５１】
また、アンドープドポリシリコン層１５１とドープドポリシリコン層１５２の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、ドープドポリシリコン層１５２に相当する部分にだけ、例えばイオン注入を行ってドーピングするようにしてもよい。
【００５２】
以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
【００５３】
その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０のドープドポリシリコン層１５２が接触される。
【００５４】
第３の実施の形態
次に、本発明の第３の実施の形態について説明する。
【００５５】
本実施の形態では、図５に示すように、ポリシリコン層１５０が、ドリフト層１２に接触する低ドープドポリシリコン層１５３と、低ドープドポリシリコン層１５３に設けられ、低ドープドポリシリコン層１５３の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層１５４とを有している。上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、低ドープドポリシリコン層１５３における不純物濃度は例えば１×１０１５〜５×１０１８ｃｍ−３であり、高ドープドポリシリコン層１５４における不純物濃度は例えば５×１０１８〜１×１０２１ｃｍ−３である。
【００５６】
本実施の形態でも、第２の実施の形態と類似した効果を得ることができ、ウェル領域２０に接触する層を低ドープドポリシリコン層１５３とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
【００５７】
本実施の形態では、例えば次のような製造方法を採用することも考えられる。
【００５８】
ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
【００５９】
次に、ゲートパッド１２０の下方に位置する予定の箇所に低ドープドポリシリコン層１５３を形成する。その後で、低ドープドポリシリコン層１５３に高ドープドポリシリコン層１５４を形成する。この際、ゲート電極１２５では、ポリシリコン層１５０を形成する低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４が順次形成されてもよいが、低ドープドポリシリコン層１５３による影響を抑制するためにゲート電極１２５に形成された低ドープドポリシリコン層１５３をエッチング等で除去してもよい。また、ゲート電極１２５のうちゲートパッド１２０と接触する領域だけで低ドープドポリシリコン層１５３が形成されないようにしてもよく、例えばゲート電極１２５のうちゲートパッド１２０と接触する領域だけで低ドープドポリシリコン層１５３を除去してもよい。
【００６０】
また、低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、高ドープドポリシリコン層１５４に相当する部分にだけ、例えばイオン注入を行ってドーピングするようにしてもよい。
【００６１】
以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
【００６２】
その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０の高ドープドポリシリコン層１５４が接触される。
【００６３】
第４の実施の形態
次に、本発明の第４の実施の形態について説明する。
【００６４】
本実施の形態では、ポリシリコン層１５０とウェル領域２０がオーミック接触する態様となっている。その他については、上記各実施の形態と同様であり、上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
【００６５】
本実施の形態でも、ゲートパッド１２０の下方領域のウェル領域２０において電位が異常に上昇することを防止できる。
【００６６】
ｐ型のウェル領域２０と比較してポリシリコン、特にドープドポリシリコンにおけるシート抵抗は桁違いに小さいことから、本実施の形態のようなポリシリコン層１５０を採用することで、シート抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することを抑えることができる。また、本実施の形態でも、ｐ型のウェル領域２０の電位が上昇すると、電流がポリシリコン層１５０内を流れるようにすることができる。
【００６７】
本実施の形態におけるオーミック接触を実現させるために、ウェル領域２０の不純物濃度を高くし例えば高濃度ｐ型領域（ｐ＋）としてもよいし、ポリシリコン層１５０における不純物濃度を高くし、高ドープドポリシリコンを採用してもよい。なお、本実施の形態における高濃度ｐ型領域（ｐ＋）における不純物濃度は例えば２×１０１９〜１×１０２１ｃｍ−３である。
【００６８】
前述したように、本実施の形態では上記各実施の形態の態様を利用できることから、第２の実施の形態のように、ポリシリコン層１５０がアンドープドポリシリコン層１５１とドープドポリシリコン層１５２とを有し、アンドープドポリシリコン層１５１とｐ型のウェル領域２０とがオーミック接触するようにしてもよいし、第３の実施の形態のように、ポリシリコン層１５０が低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４とを有し、低ドープドポリシリコン層１５３とｐ型のウェル領域２０とがオーミック接触するようにしてもよい。
【００６９】
なお、第１乃至第３の実施の形態ではポリシリコン層１５０とウェル領域２０がショットキー接触する態様を用いて説明を行い、本実施の形態ではポリシリコン層１５０とウェル領域２０がオーミック接触する態様を用いて説明を行ったが、これに限られることはなく、ポリシリコン層１５０とウェル領域２０がショットキー接触とオーミック接触との中間的な特性であってもよい。
【００７０】
なお、ウェル領域２０と接触するポリシリコン層１５０として高ドープドポリシリコンを用いた場合には、低ドープドポリシリコンを用いた場合と比較してシート抵抗が上昇することを防止できる点では有益である。
【００７１】
上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
【符号の説明】
【００７２】
１２        ドリフト層
２０        ウェル領域
６２        フィールド絶縁膜
６５        層間絶縁
１１０      ソースパッド
１２０      ゲートパッド             
１５０      ポリシリコン層
１５１      アンドープドポリシリコン層
１５２      ドープドポリシリコン層
１５３      低ドープドポリシリコン層
１５４      高ドープドポリシリコン層
【要約】
ワイドギャップ半導体装置は、第１導電型のワイドギャップ半導体材料を用いたドリフト層１２と、前記ドリフト層１２に設けられた第２導電型からなるウェル領域２０と、前記ウェル領域２０に設けられたポリシリコン層１５０と、前記ポリシリコン層１５０に設けられた層間絶縁膜６５と、前記層間絶縁膜６５に設けられたゲートパッド１２０と、前記ポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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