(57)【特許請求の範囲】
【請求項１】
半導体構造であって、
半導体基板の上方に配置され、且つ少なくとも１つの交互スタックと、前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含むメモリレベルアセンブリであって、前記少なくとも１つの交互スタックは、それぞれの絶縁層とそれぞれの導電層との交互層を含む、メモリレベルアセンブリと、
前記メモリレベルアセンブリを通って垂直に延び、第一の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割する、複数の横方向に長いコンタクトビア構造であって、前記複数のブロックは、順番に、前記第一の水平方向に垂直な第二の水平方向に沿って配置された第一のブロック、第二のブロック、及び第三のブロックを含む３つの隣接するブロックの集合を含み、前記メモリスタック構造の第一のサブセットは、前記第一のブロックを通って延び、前記メモリスタック構造の第二のサブセットは、前記第二のブロックを通って延び、及び前記メモリスタック構造の第三のサブセットは、前記第三のブロックを通って延びる、複数の横方向に長いコンタクトビア構造と、
前記第二のブロックの長さ方向の端に隣接して、且つ前記第一のブロックの階段状領域と前記第三のブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域であって、誘電充填材料部分中に埋め込まれた垂直に延びるメモリレベル貫通ビア構造を含むメモリレベル貫通ビア領域と
を含む半導体構造。
【請求項２】
前記半導体基板の上にある少なくとも１つの下位レベル誘電体層と、
前記少なくとも１つの下位レベル誘電体層の上にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む平坦半導体材料層と
をさらに含む、請求項１に記載の半導体構造。
【請求項３】
前記半導体基板上に配置された半導体デバイスと、
前記半導体デバイスのノードに電気的に短絡され、且つ前記平坦半導体材料層の下にある前記少なくとも１つの下位レベル誘電層中に埋め込まれた下位レベル金属相互接続構造であって、前記メモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造と接触する、下位レベル金属相互接続構造と
をさらに含む、請求項２に記載の半導体構造。
【請求項４】
前記メモリスタック構造の各々は、前記導電層の各レベルに配置されたメモリ要素の垂直スタックを含み、
前記導電層は、前記メモリ要素のためのワードラインを含み、及び
前記半導体デバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されたワードライン切換えデバイスを含む、請求項３に記載の半導体構造。
【請求項５】
前記第一及び第三のブロックの前記階段状領域の上にある逆段差誘電材料部分を通って延び、且つ前記ワードラインと接触するワードライン接触ビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記メモリレベルアセンブリの上にあり、且つ前記第二のブロックと前記第一及び第三のブロックの１つとにまたがる上位レベル金属相互接続構造と
をさらに含む、請求項４に記載の半導体構造。
【請求項６】
前記メモリレベル貫通ビア構造の各々は、それぞれの上にある上位レベル金属相互接続構造と接触する、請求項５に記載の半導体構造。
【請求項７】
前記半導体基板上の前記半導体デバイスのサブセットは、前記平坦半導体材料層の区域の下に配置される、請求項５に記載の半導体構造。
【請求項８】
前記誘電充填材料部分は、少なくとも、前記メモリレベルアセンブリの最上面を含む第一の水平面から、前記メモリレベルアセンブリの最下面の下に配置された第二の水平面まで垂直に延びる、請求項１に記載の半導体構造。
【請求項９】
前記メモリレベルアセンブリの下にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む平坦半導体材料層をさらに含み、前記第二の水平面は、前記平坦半導体材料層の底面の下に配置されている、請求項８に記載の半導体構造。
【請求項１０】
前記誘電充填材料部分は、前記メモリレベルアセンブリと前記平坦半導体材料層とを通って延びる実質的に垂直な側壁を含み、
前記第一及び第三のブロックの各階段状領域は、台状部を含み、当該台状部において、それぞれの下にある導電層が、前記第一の水平方向に沿って、前記メモリレベルアセンブリ内の何れの上にある導電層よりも長く延び、
前記メモリスタック構造の各々は、メモリフィルムと、前記メモリレベルアセンブリの下にある平坦半導体材料層内のそれぞれの水平チャネルに隣接する垂直半導体チャネルとを含む、請求項９に記載の半導体構造。
【請求項１１】
前記メモリスタック構造のドレイン領域に電気的に連結される複数のビットラインをさらに含む、請求項１０に記載の半導体構造。
【請求項１２】
前記誘電充填材料部分は、長方形の水平断面形状と、前記第一の水平面から前記第二の水平面まで垂直に延びる実質的に垂直な側壁とを有する、請求項８に記載の半導体構造。
【請求項１３】
前記メモリレベル貫通ビア構造の各々は、前記第一の水平面から前記第二の水平面まで垂直に延びる、請求項１２に記載の半導体構造。
【請求項１４】
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方のモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第一のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第二のデバイスレベルにおける別のメモリセルの上方に配置され、
前記シリコン基板は、前記垂直ＮＡＮＤデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第一のデバイスレベルに配置された第一のコントロールゲート電極と、前記第二のデバイスレベルに配置された第二のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、請求項１に記載の半導体構造。
【請求項１５】
界面であって、前記メモリレベルアセンブリを通って延びる前記誘電充填材料部分の実質的に垂直な側壁が、前記第二のブロックの実質的に垂直な側壁と物理的に接触し、且つ前記第二の水平方向に沿って横方向に延びる、界面をさらに含む、請求項１に記載の半導体構造。
【請求項１６】
前記第一のブロックの前記階段状領域の段差面の最も下の垂直面と、前記界面を含む平面との間の前記第一の水平方向に沿った横方向の分離距離は、前記メモリレベル貫通ビア構造と前記界面との間の前記第一の水平方向に沿った横方向の分離距離より大きい、請求項１５に記載の半導体構造。
【請求項１７】
前記少なくとも１つの交互スタックと前記メモリスタック構造との下にあり、且つ前記半導体基板から垂直に離間された平坦半導体材料層をさらに含み、前記誘電充填材料部分の前記実質的に垂直な側壁は、前記平坦半導体材料層の側壁と接触する、請求項１５に記載の半導体構造。
【請求項１８】
前記少なくとも１つの交互スタックは、
第一の絶縁層と第一の導電層との第一の交互スタックと、
第二の絶縁層と第二の導電層との第二の交互スタックと
を含み、
階層間誘電体層は、前記第一の交互スタックと前記第二の交互スタックとの間に配置される、請求項１に記載の半導体構造。
【請求項１９】
前記第一のブロックの前記階段状領域の下部分及び前記第三のブロックの前記階段状領域の下部分と接触する第一の段差のある底面を含む第一の逆段差誘電材料部分と、
前記第一のブロックの前記階段状領域の上部分及び前記第三のブロックの前記階段状領域の上部分と接触する第二の段差のある底面を含む第二の逆段差誘電材料部分と
をさらに含み、
前記階層間誘電体層は、前記第一の逆段差誘電材料部分と前記第二の逆段差誘電材料部分との間に横方向に延びる、請求項１８に記載の半導体構造。
【請求項２０】
前記誘電充填材料部分は、前記第一の逆段差誘電材料部分、前記第二の逆段差誘電材料部分、及び前記階層間誘電体層の実質的に垂直な側壁と接触する、請求項１９に記載の半導体構造。
【請求項２１】
前記メモリレベル貫通ビア構造の１つと前記メモリスタック構造の前記第二のサブセットとの間の前記第一の水平方向に沿った横方向の分離距離は、前記第一のブロックの前記階段状領域内の段差面の最も下の垂直面と前記メモリスタック構造の前記第一のサブセットとの間の前記第一の水平方向に沿った横方向の分離距離より小さい、請求項１に記載の半導体構造。
【請求項２２】
前記メモリレベル貫通ビア構造の前記１つと前記メモリスタック構造の前記第二のサブセットとの間の前記第一の水平方向に沿った前記横方向の分離距離は、前記第一のブロックの前記階段状領域内の前記段差面の最も上の垂直面と前記メモリスタック構造の前記第一のサブセットとの間の前記第一の水平方向に沿った横方向の分離距離より大きい、請求項２１に記載の半導体構造。
【請求項２３】
３次元ＮＡＮＤメモリデバイスであって、
基板上又はその上方に配置されたワードラインドライバデバイスと、
前記ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、
前記交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、
前記交互スタックを通って垂直に延び、第一の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを複数の横方向に離間されたメモリブロックに横方向に分割する複数の横方向に長いコンタクトビア構造であって、前記複数のメモリブロックは、順番に、前記第一の水平方向に垂直な第二の水平方向に沿って配置された第一のメモリブロック、第二のメモリブロック、及び第三のメモリブロックを含む３つの隣接するブロックの集合を含み、前記メモリスタック構造の第一のサブセットは、前記第一のメモリブロックを通って延び、前記メモリスタック構造の第二のサブセットは、前記第二のメモリブロックを通って延び、及び前記メモリスタック構造の第三のサブセットは、前記第三のメモリブロックを通って延びる、複数の横方向に長いコンタクトビア構造と、
第一のメモリブロック内の前記ワードラインを前記ワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造と
を含み、
前記メモリレベル貫通ビア構造は、前記第二のメモリブロックの長さ方向の端に隣接して、且つ前記第一のメモリブロックの階段状領域と前記第三のメモリブロックの階段状領域との間に配置され、及びこれらの各々から横方向に離間された誘電充填材料部分を通って延びる、３次元ＮＡＮＤメモリデバイス。
【請求項２４】
前記第一のメモリブロックの前記階段状領域の上にあり、且つ前記第一のメモリブロック内の前記ワードラインと接触するワードラインコンタクトビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記交互スタックの上にあり、且つ前記第一のメモリブロックと前記誘電充填材料部分とにまたがる上位レベル金属相互接続構造と
をさらに含み、
前記第一のメモリブロックの前記階段状領域及び前記第三のメモリブロックの前記階段状領域は、同じ対角線方向に上昇する、請求項２３に記載のデバイス。
【請求項２５】
界面であって、メモリレベルアセンブリを通って延びる前記誘電充填材料部分の実質的に垂直な側壁が、前記第二のメモリブロックの実質的に垂直な側壁と物理的に接触し、且つ前記第二の水平方向に沿って横方向に延びる、界面をさらに含み、
前記第一のメモリブロックの前記階段状領域の段差面の最も下の垂直面と、前記界面を含む平面との間の前記第一の水平方向に沿った横方向の分離距離は、前記メモリレベル貫通ビア構造と前記界面との間の前記第一の水平方向に沿った横方向の分離距離より大きい、請求項２３に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本願は、２０１５年１２月２２日に出願された米国仮特許出願第６２／２７１，２１０号明細書、２０１６年９月１９日に出願された米国特許出願公開第１５／２６９，０４１号明細書、２０１６年９月１９日に出願された米国特許出願公開第１５／２６９，１１２号明細書、２０１６年９月１９日に出願された米国特許出願公開第１５／２６９，２９４号明細書、２０１６年９月１９日に出願された米国特許出願公開第１５／２６９，９４６号明細書、及び２０１６年９月１９日に出願された米国特許出願公開第１５／２６９，０１７号明細書の優先権の利益を主張するものであり、上記出願の内容全体が参照により本願に援用される。
【０００２】
本開示は、概して、半導体デバイスの分野に関し、具体的には、垂直ＮＡＮＤストリング及び他の３次元デバイス等の３次元不揮発性メモリデバイスと、それを製造する方法とに関する。
【背景技術】
【０００３】
近年、ビットコストスケーラブル（ＢｉＣＳ）アーキテクチャと呼ばれることもある３次元（３Ｄ）積層メモリスタック構造を用いた超高密度記憶デバイスが提案されている。例えば、３Ｄ  ＮＡＮＤ積層メモリデバイスは、絶縁材料と、導電層として形成されるか、又は導電層で置換されるスペーサ材料層との交互スタックのアレイから形成され得る。メモリ開口は、交互スタックを通して形成され、且つメモリスタック構造で充填され、その各々は、メモリ要素の垂直スタックと垂直半導体チャネルとを含む。交互スタックとメモリスタック構造とを含むメモリレベルアセンブリは基板上に形成される。導電層は、３Ｄ  ＮＡＮＤ積層メモリデバイスのワードラインとして機能でき、メモリスタック構造のアレイの上にあるビットラインは、垂直半導体チャネルのドレイン側の端に接続できる。３次元メモリデバイスがより小型のデバイス寸法に縮小されると、周辺デバイスのためのデバイス面積がチップ総面積のかなりの部分を占めることになり得る。従って、全体的なチップサイズをそれほど拡大することなく、ワードラインドライバ回路等の各種の周辺デバイスを提供する方法が望まれている。さらに、メモリスタック構造のアレイ内の効率的な電力分散ネットワークにより、３次元メモリデバイスの性能を向上させることができる。半導体チップの設置面積を過剰に大きくすることなく、電力分散を改善する方法も望まれる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示のある態様によれば、３次元ＮＡＮＤメモリデバイスは、基板上又はその上方に配置されたワードラインドライバデバイスと、ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、第１第１のメモリブロック内のワードラインをワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造とを含む。メモリレベル貫通ビア構造は、第１第１のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域を通って延びる。
【０００５】
本開示のある態様によれば、半導体構造が提供され、これは、半導体基板の上方に配置され、且つ少なくとも１つの交互スタックと、少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含むメモリレベルアセンブリであって、少なくとも１つの交互スタックは、それぞれの絶縁層とそれぞれの導電層との交互層を含む、メモリレベルアセンブリと、メモリレベルアセンブリを通って垂直に延び、第１第１の水平方向に沿って横方向に延び、且つ少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割する複数の横方向に長いコンタクトビア構造であって、複数のブロックは、順番に、第１第１の水平方向に垂直な第２の水平方向に沿って配置された第１第１のブロック、第２のブロック、及び第３のブロックを含む３つの隣接するブロックの集合を含む、複数の横方向に長いコンタクトビア構造と、第２のブロックの長さ方向の端において、且つ第１第１のブロックの階段状領域と第３のブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域とを含む。第１第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、第１第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含む。メモリレベル貫通ビア領域はメモリレベル貫通ビア構造を含み、これは、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面を含む第２の水平面まで垂直に延びる。
【０００６】
本開示の他の態様によれば、半導体構造を形成する方法が提供される。メモリレベルアセンブリは、第１の基板の上方に形成される。メモリレベルアセンブリは、少なくとも１つの交互スタックと、少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含む。少なくとも１つの交互スタックは、それぞれの絶縁層とそれぞれの導電層との交互層を含み、少なくとも１つの交互スタックは階段状領域を含み、これは、それぞれの下にある導電層が、第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含む。複数の横方向に長いコンタクトビア構造は、メモリレベルアセンブリを通じて形成される。複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割する。複数のブロックは、３つの隣接するブロックの集合を含み、これは、順番に、第１の水平方向に垂直な第２の水平方向に沿って配置され、且つそれぞれ、それぞれの第１の階段状領域、第２の階段状領域、及び第３の階段状領域を含む第１のブロック、第２のブロック、及び第３のブロックを含む。第２の階段状領域は除去される。メモリレベル貫通ビア構造は、第１及び第３の階段状領域がそのままの状態で残る一方で、除去された第２の階段状領域の区域に形成される。メモリレベル貫通ビア構造の各々は、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面を含む第２の水平面まで垂直に延びる。
【０００７】
本開示のまた別の態様によれば、３次元ＮＡＮＤメモリデバイスは、基板の上方に配置されたワードラインドライバデバイスと、ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、交互層を通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、第１のメモリブロック内のワードラインをワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造とを含む。メモリレベル貫通ビア構造は、第１のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置された誘電充填材料部分を通って延びる。
【０００８】
本開示のまた別の態様によれば、半導体構造が提供され、これは、電界効果トランジスタを含み、且つ半導体基板の上に配置されたワードライン切換えデバイスと、半導体基板の上にあり、且つ少なくとも１つの交互スタックと、少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含むメモリレベルアセンブリとを含む。少なくとも１つの交互スタックの各々は、それぞれの絶縁層と、メモリスタック構造のためのワードラインを含むそれぞれの導電層との交互層を含む。複数の横方向の長いコンタクトビア構造は、メモリレベルアセンブリを通って垂直に延び、第１の水平方向に沿って横方向に延び、且つメモリレベルアセンブリを複数の横方向に離間されたブロックに横方向に分割する。複数のブロックは、第１の水平方向に垂直な第２の水平方向に沿って、順番に、第１のブロック、第２のブロック、及び第３のブロックを含む３つの隣接するブロックの集合を含む。メモリレベル貫通ビア領域は、第２のブロックの長さ方向の端において、且つ第１のブロックの階段状領域と第３のブロックの階段状領域との間でワードライン切換えデバイスの区域より直接上に配置され、第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含み、及びメモリレベル貫通ビア領域はメモリレベル貫通ビア構造を含み、その各々は、それぞれのワードライン切換えデバイスとそれぞれのワードラインとの間の導電経路を提供する。
【０００９】
本開示のまた別の態様によれば、半導体構造を形成する方法が提供される。電界効果トランジスタを含むワードライン切換えデバイスは、半導体基板上に形成される。メモリレベルアセンブリは、半導体構造の上方に形成され、メモリレベルアセンブリは、少なくとも１つの交互スタックと、少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含む。少なくとも１つの交互スタックの各々は、それぞれの絶縁層とそれぞれの導電層との交互層を含み、及び少なくとも１つの交互スタックは階段状領域を含み、これは、それぞれの下にある導電層が、第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含む。複数の横方向に長いコンタクトビア構造は、メモリレベルアセンブリを通して形成される。複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割する。複数のブロックは３つの隣接するブロックの集合を含み、これは、順番に、第１の水平方向に垂直な第２の水平方向に沿って配置され、且つそれぞれ第１の階段状領域、第２の階段状領域、及び第３の階段状領域を含む、第１の階段状領域を含む第１のブロック、第２のブロック、及び第３のブロックを含む。ワードライン切換えデバイスのノードは、第２の階段状領域の区域に形成されたメモリレベル貫通ビア構造を利用して、第１及び第３の階段状領域内の導電層の部分に電気的に接続される。
【００１０】
本開示のさらに又は別の態様によれば、半導体構造が提供され、これは、半導体基板の上方に配置され、且つ導電層と絶縁層の第１の部分との少なくとも１つの第１の交互スタックを含み、及び少なくとも１つの第１の交互スタックを通って垂直に延びるメモリスタック構造をさらに含むメモリレベルアセンブリであって、メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含み、導電層は、メモリスタック構造のためのワードラインを構成する、メモリレベルアセンブリと、メモリレベルアセンブリを通って垂直に延び、且つメモリレベル貫通ビア領域の、少なくとも１つの第１の交互スタックから横方向にずれた区域を画定する絶縁堀型トレンチ構造と、メモリレベル貫通ビア領域内に配置された少なくとも１つの第２の交互スタックであって、誘電スペーサ層と絶縁層の第２の部分との交互層を含み、及び誘電スペーサ層の各々は、それぞれの導電層と同じレベルに配置される、少なくとも１つの第２の交互スタックと、メモリレベル貫通ビア領域内に配置され、且つメモリレベルアセンブリの最上面とメモリレベルアセンブリの最下面とを含む第１の水平面から垂直に延び、且つ導電材料を含むメモリレベル貫通ビア構造とを含む。
【００１１】
本開示のまた別の態様によれば、半導体構造を形成する方法が提供される。絶縁層と誘電スペーサ層との少なくとも１つの交互スタックは、半導体基板の上方に形成される。メモリスタック構造は、少なくとも１つの交互スタックを通して形成される。メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含む。メモリレベル貫通ビア領域の区域を画定する堀型トレンチは、少なくとも１つの交互スタックを通して形成される。少なくとも１つの交互スタックの一部は、メモリレベル貫通ビア領域内に存在する。誘電スペーサ層の、メモリレベル貫通ビア領域の外部にある部分は導電層で置換され、一方で堀型トレンチ内の少なくとも１つの交互スタックの部分はそのままの状態で残る。導電層は、メモリスタック構造のワードラインを構成する。メモリレベル貫通ビア構造は、メモリレベル貫通ビア領域内に形成される。メモリレベル貫通ビア構造は、少なくとも１つの交互スタックの残りの部分の最上面と少なくとも１つの交互スタックの最下面とを含む第１の水平面から垂直に延びる。
【００１２】
本開示のさらにまた別の態様によれば、半導体構造が提供され、これは、半導体基板の上方に配置され、且つ導電層と絶縁層の第１の部分との少なくとも１つの交互スタックを含み、及び少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造をさらに含むメモリレベルアセンブリを含む。メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含む。導電層は、メモリスタック構造のためのワードラインを構成する。複数の横方向に長いコンタクトビア構造は、メモリレベルアセンブリを通って垂直に延び、第１の水平方向に沿って横方向に延び、且つ少なくとも１つの交互スタックをメモリレベルアセンブリ内の複数の横方向に離間されたブロックに横方向に分割する。少なくとも１つのメモリレベル貫通ビア構造は、ブロック内のメモリレベル貫通ビア領域に配置され、メモリレベル貫通ビア領域は、横方向に長いコンタクトビア構造のペア間及びそのブロック内に配置されたメモリスタック構造の２つのグループ間に配置され、少なくとも１つのメモリレベル貫通ビア構造の各々は、メモリレベルアセンブリを通って垂直に延びる。
【００１３】
本開示のまた別の態様によれば、半導体構造を形成する方法が提供される。メモリレベルアセンブリは、半導体基板の上方に形成される。メモリレベルアセンブリは、導電層と絶縁層の第１の部分との少なくとも１つの交互スタックを含み、且つ少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造をさらに含む。メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含む。複数の横方向に長いコンタクトビア構造は、メモリレベルアセンブリを通して形成される。複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ少なくとも１つの交互スタックをメモリレベルアセンブリ内の複数の横方向に離間されたブロックに横方向に分割する。少なくとも１つのメモリレベル貫通ビア構造は、ブロック内のメモリレベル貫通ビア領域内に形成される。メモリレベル貫通ビア領域は、横方向に長いコンタクトビア構造のペア間、及びブロック内に配置され、且つメモリレベル貫通ビア構造を含むメモリスタック構造の２つのグループ間に提供される。少なくとも１つのメモリレベル貫通ビア構造の各々は、メモリレベルアセンブリを通って垂直に延びる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本開示の第１の実施形態による、半導体基板上に半導体デバイス、少なくとも１つの下位レベル誘電体層、及び下位レベル金属相互接続構造を形成した後の第１の例示的構造の縦断面図である。
【図１Ｂ】図１Ａの水平面Ｂ−Ｂ’に沿った図１Ａの第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１Ａの縦断面図の平面に対応する。
【図２】本開示の第１の実施形態による、平坦半導体材料層と、第１の絶縁層と第１のスペーサ材料層との第１階層の交互スタックとを形成した後の第１の例示的構造の縦断面図である。
【図３】本開示の第１の実施形態による、第１階層の交互スタック上に第１階層の階段状領域をパターニングし、第１階層の逆段差誘電体材料部分を形成した後の第１の例示的実施形態の縦断面図である。
【図４Ａ】本開示の第１の実施形態による、第１階層の支柱構造と階層間誘電体層とを形成した後の第１の例示的構造の縦断面図である。
【図４Ｂ】図４Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４Ａの縦断面図の平面に対応する。
【図５Ａ】本開示の第１の実施形態による、第１階層のメモリ開口を形成した後の第１の例示的構造の縦断面図である。
【図５Ｂ】図５Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５Ａの縦断面図の平面に対応する。
【図６】本開示の第１の実施形態による、犠牲メモリ開口充填部分を形成した後の第１の例示的構造の縦断面図である。
【図７】本開示の第１の実施形態による、第２の絶縁層と第２のスペーサ材料層との第２階層の交互スタック、第２階層の逆段差誘電材料部分、及び第２の絶縁キャップ層を形成した後の第１の例示的構造の縦断面図である。
【図８Ａ】本開示の第１の実施形態による、第２階層の誘電支柱及びドレインセレクトレベルの浅いトレンチ絶縁構造を形成した後の第１の例示的構造の縦断面図である。
【図８Ｂ】図８Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図８Ａの縦断面図の平面に対応する。
【図９Ａ】本開示の第１の実施形態による、メモリ開口を形成した後の第１の例示的構造の縦断面図である。
【図９Ｂ】図９Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図９Ａの縦断面図の平面に対応する。
【図１０Ａ】本開示の第１の実施形態による、メモリスタック構造とコンタクトレベル誘電体層とを形成した後の第１の例示的構造の縦断面図である。
【図１０Ｂ】図１０Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１０Ａの縦断面図の平面に対応する。
【図１１Ａ】本開示の第１の実施形態による、メモリレベル貫通開口を形成した後の第１の例示的構造の縦断面図である。
【図１１Ｂ】図１１Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１１Ａの縦断面図の平面に対応する。
【図１２Ａ】本開示の第１の実施形態による、誘電充填材料を形成した後の第１の例示的構造の縦断面図である。
【図１２Ｂ】図１２Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１２Ａの縦断面図の平面に対応する。
【図１３Ａ】本開示の第１の実施形態による、裏面コンタクトトレンチを形成した後の第１の例示的構造の縦断面図である。
【図１３Ｂ】図１３Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１３Ａの縦断面図の平面に対応する。
【図１４Ａ】本開示の第１の実施形態による、スペーサ材料層を除去することにより裏面凹部を形成した後の第１の例示的構造の縦断面図である。
【図１４Ｂ】図１４Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１４Ａの縦断面図の平面に対応する。
【図１４Ｃ】本開示の第１の実施形態による、図１４Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第１の例示的構造の縦断面図である。
【図１５Ａ】本開示の第１の実施形態による、導電層、絶縁スペーサ、及び裏面コンタクトビア構造を形成した後の第１の例示的構造の縦断面図である。
【図１５Ｂ】図１５Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１５Ａの縦断面図の平面に対応する。
【図１５Ｃ】本開示の第１の実施形態による、図１５Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第１の例示的構造の縦断面図である。
【図１６Ａ】本開示の第１の実施形態による、メモリレベル貫通ビア構造、ワードラインコンタクトビア構造、及び上位レベルビア構造を形成した後の第１の例示的構造の縦断面図である。
【図１６Ｂ】図１６Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１６Ａの縦断面図の平面に対応する。
【図１６Ｃ】本開示の第１の実施形態による、図１６Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第１の例示的構造の縦断面図である。
【図１７Ａ】本開示の第１の実施形態による、上位レベルライン構造を形成した後の第１の例示的構造の縦断面図である。
【図１７Ｂ】図１７Ａの水平面Ｂ−Ｂ’に沿った第１の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図１７Ａの縦断面図の平面に対応する。上位レベルライン構造のパターンは、点線で描いた形状で重ねられている。
【図１７Ｃ】本開示の第１の実施形態による、図１７Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第１の例示的構造の縦断面図である。
【図１７Ｄ】本開示の第１の実施形態による第１の例示的構造の上面図である。
【図１７Ｅ−１７Ｆ】本開示の第１の実施形態による別の例示的構造の上面図である。
【図１８】本開示の第２の実施形態による、半導体デバイス、下位レベル金属相互接続構造、及び少なくとも１つの下位レベル誘電体層を形成した後の第２の例示的構造の縦断面図である。
【図１９Ａ】本開示の第２の実施形態による、メモリレベル貫通ビア構造と上位レベル金属相互接続構造とを形成した後の第２の例示的構造の縦断面図である。
【図１９Ｂ】本開示の第２の実施形態による金属相互接続構造の一部を切り取った平面図である。
【図２０】本開示の第２の実施形態による、半導体デバイス、下位レベル金属相互接続構造、及び少なくとも１つの下位レベル誘電体層を形成した後の第２の例示的構造の変形形態の縦断面図である。
【図２１】本開示の第２の実施形態による、犠牲メモリ開口充填部分と第１階層の支柱構造とを含む第１階層の構造を形成した後の第２の例示的構造の変形形態の縦断面図である。
【図２２】本開示の第２の実施形態による、第２階層の構造、メモリスタック構造、第２階層の支柱構造、コンタクトレベル誘電体層、及び裏面コンタクトトレンチを形成した後、第２階層の構造を形成した後の第２の例示的構造の変形形態の縦断面図である。
【図２３】本開示の第２の実施形態による、メモリレベル貫通ビア構造を形成した後の第２の例示的構造の変形形態の縦断面図である。
【図２４Ａ】本開示の第３の実施形態による、第１階層の交互スタック、第１階層の支柱構造、犠牲メモリ開口充填部分、及び犠牲裏面コンタクトトレンチ充填部分を形成した後の第３の例示的構造の縦断面図である。
【図２４Ｂ】図２４Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２４Ａの縦断面図の平面に対応する。
【図２５Ａ】本開示の第３の実施形態による、第２階層の交互スタック、第２階層の支柱構造、ドレインセレクトレベルの浅いトレンチ構造、メモリ開口、及び堀型トレンチを形成した後の第３の例示的構造の縦断面図である。
【図２５Ｂ】図２５Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２５Ａの縦断面図の平面に対応する。
【図２６Ａ】本開示の第３の実施形態による、メモリスタック構造及び絶縁堀型トレンチ構造を形成した後の第３の例示的構造の縦断面図である。
【図２６Ｂ】図２６Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２６Ａの縦断面図の平面に対応する。
【図２７Ａ】本開示の第３の実施形態による、裏面コンタクトトレンチを形成した後の第３の例示的構造の縦断面図である。
【図２７Ｂ】図２７Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２７Ａの縦断面図の平面に対応する。
【図２８Ａ】本開示の第３の実施形態による、横方向に長いコンタクトビア構造を形成した後の第３の例示的構造の縦断面図である。
【図２８Ｂ】図２８Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２８Ａの縦断面図の平面に対応する。
【図２９Ａ】本開示の第３の実施形態による、メモリレベル貫通ビア構造を形成した後の第３の例示的構造の縦断面図である。
【図２９Ｂ】図２９Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図２９Ａの縦断面図の平面に対応する。
【図２９Ｃ】本開示の第３の実施形態による、図２９Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第３の例示的構造の縦断面図である。
【図３０】本開示の第３の実施形態による、上位レベル金属相互接続構造を形成した後の第３の例示的構造の縦断面図である。
【図３１Ａ】本開示の第３の実施形態による、絶縁堀型トレンチ構造を形成した後の第３の例示的構造の変形形態の縦断面図である。
【図３１Ｂ】図３１Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３１Ａの縦断面図の平面に対応する。
【図３２Ａ】本開示の第３の実施形態による、メモリスタック構造、横方向に長いコンタクトビア構造、及びメモリレベル貫通ビア構造を形成した後の第３の例示的構造の変形形態の縦断面図である。
【図３２Ｂ】図３２Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３２Ａの縦断面図の平面に対応する。
【図３３Ａ】本開示の第４の実施形態による、第１階層の交互スタック、第２階層の交互スタック、及びメモリスタック構造を形成した後の第４の例示的構造の縦断面図である。
【図３３Ｂ】図３３Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３３Ａの縦断面図の平面に対応する。
【図３４Ａ】本開示の第４の実施形態による、メモリレベル貫通開口と裏面コンタクトトレンチとを形成した後の第４の例示的構造の横断面図である。
【図３４Ｂ】図３４Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３４Ａの縦断面図の平面に対応する。
【図３５Ａ】本開示の第４の実施形態による、絶縁ライナ層を堆積させ、パターニングした後の第４の例示的構造の縦断面図である。
【図３５Ｂ】図３５Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３５Ａの縦断面図の平面に対応する。
【図３６Ａ】本開示の第４の実施形態による、裏面凹部を形成した後の第４の例示的構造の縦断面図である。
【図３６Ｂ】図３６Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３６Ａの縦断面図の平面に対応する。
【図３７Ａ】本開示の第４の実施形態による、導電層を形成した後の第４の例示的構造の縦断面図である。
【図３７Ｂ】図３７Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３７Ａの縦断面図の平面に対応する。
【図３８Ａ】本開示の第４の実施形態による、絶縁堀型トレンチ構造と横方向に長いコンタクトビア構造とを形成した後の第４の例示的構造の縦断面図である。
【図３８Ｂ】図３８Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３８Ａの縦断面図の平面に対応する。
【図３９Ａ】本開示の第４の実施形態による、メモリレベル貫通ビア構造を形成した後の第４の例示的構造の縦断面図である。
【図３９Ｂ】図３９Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図３９Ａの縦断面図の平面に対応する。
【図４０】本開示の第４の実施形態による、上位レベル金属相互接続構造を形成した後の第４の例示的構造の縦断面図である。
【図４１】本開示の第４の実施形態による、パターニングされた絶縁ライナ層を形成した後の第４の例示的構造の第１の変形形態の縦断面図である。
【図４２】本開示の第４の実施形態による、絶縁堀型トレンチ構造、横方向に長いコンタクトビア構造、及びメモリレベル貫通ビア構造を形成した後の第４の例示的構造の第１の変形形態の縦断面図である。
【図４３】本開示の第４の実施形態による、上位レベル金属相互接続構造を形成した後の第４の例示的構造の第１の変形形態の縦断面図である。
【図４４Ａ】本開示の第４の実施形態による、第１階層の交互スタック、第２階層の交互スタック、メモリスタック構造、及びドレインセレクトレベルの浅いトレンチ絶縁構造を形成した後の第４の例示的構造の第２の変形形態の縦断面図である。
【図４４Ｂ】図４４Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４４Ａの縦断面図の平面に対応する。
【図４５Ａ】本開示の第４の実施形態による、メモリレベル貫通開口と裏面コンタクトトレンチとを形成した後の第４の例示的構造の第２の変形形態の縦断面図である。
【図４５Ｂ】図４５Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４５Ａの縦断面図の平面に対応する。
【図４６Ａ】本開示の第４の実施形態による、犠牲材料層を導電層で置換した後の第４の例示的構造の第２の変形形態の縦断面図である。
【図４６Ｂ】図４６Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４６Ａの縦断面図の平面に対応する。
【図４７Ａ】本開示の第４の実施形態による、コンフォーマル絶縁層を堆積させ、コンフォーマル絶縁層の水平部分を除去してメモリレベル貫通開口を深くする異方性エッチングを行った後の第４の例示的構造の第２の変形形態の縦断面図である。
【図４７Ｂ】図４７Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４７Ａの縦断面図の平面に対応する。
【図４８Ａ】本開示の第４の実施形態による、横方向に長いコンタクトビア構造とメモリレベル貫通ビア構造とを形成した後の第４の例示的構造の第２の変形形態の縦断面図である。
【図４８Ｂ】図４８Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図４８Ａの縦断面図の平面に対応する。
【図４９】本開示の第４の実施形態による、上位レベル金属相互接続構造を形成した後の第４の例示的構造の第２の変形形態の縦断面図である。
【図５０Ａ】本開示の第４の実施形態による、第１階層の交互スタック、第２階層の交互スタック、メモリスタック構造、及びドレインセレクトレベルの浅いトレンチ絶縁構造を形成した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５０Ｂ】図５０Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５０Ａの縦断面図の平面に対応する。
【図５１Ａ】本開示の第４の実施形態による、メモリレベル貫通開口を形成した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５１Ｂ】図５１Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５１Ａの縦断面図の平面に対応する。
【図５２Ａ】本開示の第４の実施形態による、犠牲材料層を導電層で置換した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５２Ｂ】図５２Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５２Ａの縦断面図の平面に対応する。
【図５３Ａ】本開示の第４の実施形態による、絶縁層を形成した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５３Ｂ】図５３Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５３Ａの縦断面図の平面に対応する。
【図５４Ａ】本開示の第４の実施形態による、メモリレベル貫通ビア構造を形成した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５４Ｂ】図５４Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５４Ａの縦断面図の平面に対応する。
【図５５Ａ】本開示の第４の実施形態による、横方向に長いコンタクトビア構造と上位レベル金属相互接続構造とを形成した後の第４の例示的構造の第３の変形形態の縦断面図である。
【図５５Ｂ】図５５Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第３の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５５Ａの縦断面図の平面に対応する。
【図５６Ａ】本開示の第４の実施形態による、メモリスタック構造と横方向に長いコンタクトビア構造とを形成した後の第４の例示的構造の第４の変形形態の縦断面図である。
【図５６Ｂ】図５６Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第４の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５６Ａの縦断面図の平面に対応する。
【図５７Ａ】本開示の第４の実施形態による、メモリレベル貫通開口を形成した後の第４の例示的構造の第４の変形形態の縦断面図である。
【図５７Ｂ】図５７Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第４の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５７Ａの縦断面図の平面に対応する。
【図５８Ａ】本開示の第４の実施形態による、絶縁ラインを形成した後の第４の例示的構造の第４の変形形態の縦断面図である。
【図５８Ｂ】図５８Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第４の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５８Ａの縦断面図の平面に対応する。
【図５９Ａ】本開示の第４の実施形態による、メモリレベル貫通ビア構造と上位レベル金属相互接続構造とを形成した後の第４の例示的構造の第４の変形形態の縦断面図である。
【図５９Ｂ】図５９Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第４の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図５９Ａの縦断面図の平面に対応する。
【図６０】本開示の第４の実施形態による第４の例示的構造の第５の変形形態の横断面図である。
【図６１Ａ】本開示の第３の実施形態による、メモリスタック構造を形成した後の第３の例示的構造の第２の変形形態の縦断面図である。
【図６１Ｂ】図６１Ａの第３の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６１Ａの縦断面図の平面に対応する。
【図６２Ａ】本開示の第３の実施形態による、裏面コンタクトトレンチと堀型トレンチとを形成した後の第３の例示的構造の第２の変形形態の縦断面図である。
【図６２Ｂ】図６２Ａの第３の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６２Ａの縦断面図の平面に対応する。
【図６３Ａ】本開示の第３の実施形態による、上位レベルライン構造を形成した後の第３の例示的構造の第２の変形形態の縦断面図である。
【図６３Ｂ】図６３Ａの水平面Ｂ−Ｂ’に沿った第３の例示的構造の第２の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６３Ａの縦断面図の平面に対応する。
【図６３Ｃ】本開示の第３の実施形態による、図６３Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第３の例示的構造の第２の変形形態の縦断面図である。
【図６４】本開示の第３の実施形態による、上位レベルライン構造を形成した後の第３の例示的構造の第３の変形形態の縦断面図である。
【図６５Ａ】本開示の第４の実施形態による、犠牲メモリ開口充填部分と犠牲堀型トレンチ充填部分とを形成した後の第４の例示的構造の第６の変形形態の縦断面図である。
【図６５Ｂ】図６５Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第６の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６５Ａの縦断面図の平面に対応する。
【図６６Ａ】本開示の第４の実施形態による、メモリスタック構造とダミーのメモリスタック構造とを形成した後の第４の例示的構造の第６の変形形態の縦断面図である。
【図６６Ｂ】図６６Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第６の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６６Ａの縦断面図の平面に対応する。
【図６７Ａ】本開示の第４の実施形態による、裏面凹部を形成した後の第４の例示的構造の第６の変形形態の縦断面図である。
【図６７Ｂ】図６７Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第６の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６７Ａの縦断面図の平面に対応する。
【図６８Ａ】本開示の第４の実施形態による、導電層と横方向に長いコンタクトビア構造とを形成した後の第４の例示的構造の第６の変形形態の縦断面図である。
【図６８Ｂ】図６８Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第６の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６８Ａの縦断面図の平面に対応する。
【図６９Ａ】本開示の第４の実施形態による、メモリレベル貫通ビア構造と上位レベル金属相互接続構造とを形成した後の第４の例示的構造の第６の変形形態の縦断面図である。
【図６９Ｂ】図６９Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第６の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図６９Ａの縦断面図の平面に対応する。
【図７０Ａ】本開示の第４の実施形態による、メモリスタック構造とコンタクトレベル誘電体層とを形成した後の第４の例示的構造の第７の変形形態の縦断面図である。
【図７０Ｂ】図７０Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第７の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図７０Ａの縦断面図の平面に対応する。
【図７１Ａ】本開示の第４の実施形態による、裏面コンタクトトレンチとメモリレベル貫通ビアキャビティとを同時に形成した後の第４の例示的構造の第７の変形形態の縦断面図である。
【図７１Ｂ】図７１Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第７の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図７１Ａの縦断面図の平面に対応する。
【図７２Ａ】本開示の第４の実施形態による、犠牲材料層を導電層で置換した後の第４の例示的構造の第７の変形形態の縦断面図である。
【図７２Ｂ】図７２Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第７の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図７２Ａの縦断面図の平面に対応する。
【図７３Ａ】本開示の第４の実施形態による、横方向に長いコンタクトビア構造とメモリスタック貫通ビア構造とを形成した後の第４の例示的構造の第７の変形形態の縦断面図である。
【図７３Ｂ】図７３Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第７の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図７３Ａの縦断面図の平面に対応する。
【図７３Ｃ】本開示の第４の実施形態による、図７３Ｂのジグザグの垂直面Ｃ−Ｃ’に沿った第４の例示的構造の第７の変形形態の縦断面図である。
【図７４】本開示の第４の実施形態による、上位レベル金属相互接続構造を形成した後の第４の例示的構造の第７の変形形態の縦断面図である。
【図７５Ａ】本開示の第４の実施形態による、メモリスタック貫通ビア構造を形成した後の第４の例示的構造の第８の変形形態の縦断面図である。
【図７５Ｂ】図７５Ａの水平面Ｂ−Ｂ’に沿った第４の例示的構造の第８の変形形態の横断面図である。ジグザグの垂直面Ａ−Ａ’は、図７５Ａの縦断面図の平面に対応する。
【図７６】本開示の第４の実施形態による、上位レベル金属相互接続構造を形成した後の第４の例示的構造の第８の変形形態の縦断面図である。
【発明を実施するための形態】
【００１５】
前述のように、本開示は、垂直ＮＡＮＤストリング及び他の３次元デバイス等の３次元不揮発性メモリデバイスと、それを製造する方法とに関し、その様々な態様を以下に説明する。本開示の実施形態は、複数のＮＡＮＤメモリストリングを含む３次元モノリシックメモリアレイデバイス等の各種の半導体デバイスを形成するために利用できる。図面は正確な縮尺で描かれていない。ある要素について、その要素の１回の例が図示されている場合、その要素が繰り返されないことが明確に説明されているか、又は特段の明瞭な断りがない限り、複数の例が繰り返されてもよい。
【００１６】
「第１」、「第２」、及び「第３」等の序数は、類似の要素を特定するためにのみ使用されており、本開示の本明細書及び特許請求の範囲で異なる序数が使用され得る。本明細書で使用される限り、第２の要素の「上に」配置された第１の要素は、第２の要素の表面外側にも、又は第２の要素の内側にも配置できる。本明細書で使用される限り、第１の要素が第２の要素の「上に直接」配置されるのは、第１の要素の表面と第２の要素の表面との間に物理的接触がある場合である。本明細書で使用される限り、「インプロセス」構造又は「過渡的」構造は、後に変更される構造を指す。
【００１７】
本明細書で使用される限り、「層」は、厚さを有する領域を含む材料部分を指す。層は、下にある又は上にある構造の全体にわたっていても、下にある又は上にある構造の範囲より小さい範囲を有していてもよい。さらに、層は、均質又は不均質な連続構造のうち、その連続構造の厚さより薄い厚さを有する領域であってもよい。例えば、層は、連続構造の上面と下面との間、又はそこにおける何れの水平面のペア間に配置されていてもよい。層は、水平、垂直、及び／又は傾斜面に沿って延びていてもよい。基板は層であってもよく、その中に１つ又は複数の層を含んでいてもよく、及び／又は１つ又は複数の層がその上、その上方、及び／又はその下方にあってもよい。
【００１８】
本明細書で使用される限り、「メモリレベル」又は「メモリアレイレベル」は、メモリ要素のアレイの最上面を含む第１の水平面（すなわち基板の上面に平行な平面）と、メモリ要素のアレイの最下面を含む第２の水平面との間の一般的領域に対応するレベルを指す。本明細書で使用される限り、「メモリレベル貫通」要素は、メモリレベルを通って垂直に延びる要素を指す。
【００１９】
本明細書で使用される限り、「半導体材料」は、導電率が１．０×１０−６Ｓ／ｃｍ〜１０×１０５Ｓ／ｃｍの範囲であり、電気的なドーパントで適当にドーブされると、１．０Ｓ／ｃｍ〜１．０×１０５Ｓ／ｃｍの範囲の導電率を有するドープ材料を生成できる材料を指す。本明細書で使用される限り、「電気的なドーパント」とは、バンド構造内の価電子バンドに正孔を追加するｐ型ドーパント、又はバンド構造内の導電バンドに電子を追加するｎ型ドーパントを指す。本明細書で使用される限り、「導電材料」は、導電率が１．０×１０５Ｓ／ｃｍより大きい材料を指す。本明細書で使用される限り、「絶縁材料」又は「誘電材料」は、導電率が１．０×１０−６Ｓ／ｃｍ未満である材料を指す。導電率に関するすべての測定は、標準条件で行われる。
【００２０】
モノリシック３次元メモリアレイは、複数のメモリレベルが半導体ウェハ等の単独基板の上方に形成され、介在基板を有さないものである。「モノリシック」という用語は、アレイの各レベルの層がそのアレイのそれぞれの下にあるレベルの層の上に直接堆積されることを意味する。これに対して、２次元アレイは、別々に形成されて、その後、一体にパッケージされて非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシック積層メモリは、「Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｓｔｒｕｃｔｕｒｅ  Ｍｅｍｏｒｙ」という名称の米国特許第５，９１５，１６７号明細書に記載されているように、別の基板の上にメモリレベルを形成し、メモリレベルを垂直に積層することによって構成されてきた。基板は、ボンディング前にメモリレベルから薄膜化又は除去されてもよいが、メモリレベルは、当初、別の基板の上方に形成されるため、このようなメモリは真のモノリシック３次元メモリアレイではない。基板は、メモリデバイス用のドライバ回路等、その上に製造された集積回路を含んでいてもよい。
【００２１】
本開示の各種の３次元メモリデバイスは、モノリシック３次元ＮＡＮＤストリングメモリデバイスを含み、本明細書で説明されている様々な実施形態を利用して製造できる。モノリシック３次元ＮＡＮＤストリングは、構造の上方に配置されたＮＡＮＤストリングのモノリシック３次元アレイに配置される。ＮＡＮＤストリングの３次元アレイの第１のデバイスレベル内の少なくとも１つのメモリセルは、そのＮＡＮＤストリングの３次元アレイの第２のデバイスレベル内の別のメモリセルの上方に配置される。
【００２２】
図１Ａ及び１Ｂを参照すると、本開示の第１の実施形態による第１の例示的構造が示されている。第１の例示的構造は、半導体基板９と、その上に形成された半導体デバイス７１０とを含む。浅いトレンチ分離構造７２０は、半導体基板９の上部分において、半導体デバイス間の電気絶縁を提供するために形成できる。半導体デバイス７１０は、例えば、それぞれのソース領域７４２、ドレイン領域７４４、チャネル領域７４６、及びゲート構造７５０を含む電界効果トランジスタを含むことができる。電界効果トランジスタは、ＣＭＯＳ構造に配置されていてもよい。各ゲート構造７５０は、例えばゲート誘電体７５２、ゲート電極７５４、誘電ゲートスペーサ７５６、及びゲートキャップ誘電体７５８を含むことができる。半導体デバイスは、後に形成されることになるメモリ構造の動作を支持するための何れの半導体回路を含むこともでき、これは典型的にドライバ回路と呼ばれ、周辺回路としても知られる。本明細書で使用される限り、周辺回路は、ワードラインデコーダ回路、ワードライン切換え回路、ビットラインデコーダ回路、ビットライン検出及び／又は切換え回路、電源／分配回路、データバッファ及び／又はラッチ、又はメモリデバイスのためにメモリアレイ構造の外部で実装可能な他のあらゆる半導体回路を指す。例えば、半導体デバイスは、後に形成されることになる３次元メモリ構造の電気的バイアスワードラインのためのワードライン切換えデバイスを含むことができる。
【００２３】
少なくとも１つの誘電体層は半導体デバイスの上方に形成され、それを本明細書において少なくとも１つの下位レベル誘電体層７６０と呼ぶ。少なくとも１つの下位レベル誘電体層７６０は、例えば、移動イオンの拡散を阻止し、及び／又は下にある構造に適当な応力を加える窒化シリコンライナ等の任意選択による誘電ライナ７６２と、誘電ライナ７６２の最上面又はゲート構造７５０の最上面と同一平面内にある平面を提供するために利用される平坦化層７６４と、任意選択による平面ライナ７６６と、少なくとも１つの下位レベル相互接続誘電体層７６８とを含むことができ、これらは、集合的に、半導体デバイスの各種のノード間の電気配線、及び後に形成されることになるメモリレベル貫通ビア構造のためのランディングパッドを提供する下位レベル金属相互接続構造７８０のためのマトリクスとして機能する。下位レベル金属相互接続構造７８０は、各種のデバイスコンタクトビア構造７８２（例えば、デバイスのそれぞれのソース及びドレインノードと接触するソース及びドレイン電極又はゲート電極コンタクト）と、下位レベル金属ライン７８４と、下位レベルビア構造７８６と、後に形成されることになるメモリレベル貫通ビア構造のためのランディングパッドとして機能するように構成された下位レベル最上位金属構造７８８とを含むことができる。半導体デバイスの領域、及び少なくとも１つの下位レベル誘電体層７６０と下位レベル金属相互接続構造７８０との組合せは、本明細書において下にある周辺デバイス領域７００と呼ばれ、これは後に形成されることになるメモリレベルアセンブリの下方に配置され、メモリレベルアセンブリのための周辺デバイスを含む。下位レベル金属相互接続構造７８０は、少なくとも１つの下位レベル誘電体層７６０中に埋め込まれる。１つの実施形態において、下位レベルの最も上の金属構造７８８の最上面は、少なくとも１つの下位レベル誘電体層７６０の最上面を含む水平面に又はそれより下に配置されてもよい。
【００２４】
下位レベル金属相互接続構造７８０は、半導体デバイス７１０（例えば、ＣＭＯＳデバイス）のノード（例えば、ソース７４２、ドレイン７４４、又はゲート電極７５０）に電気的に短絡させることができ、少なくとも１つの下位レベル誘電体層７６０のレベルに配置される。メモリレベル貫通ビア構造（図１Ａ及び１Ｂでは図示せず）は、後に下位レベル金属相互接続構造７８０の上に直接形成することができる。１つの実施形態において、下位レベル金属相互接続構造７８０のパターンは、下位レベル金属相互接続構造７８０のうち、下位レベル金属相互接続構造７８０の最上部分に配置されたサブセットである下位レベル最上位金属構造７８８がメモリレベル貫通ビア領域４００にランディングパッド構造を提供できるように選択できる。メモリレベル貫通ビア領域４００は、メモリレベルアセンブリを通って垂直に延びるメモリレベル貫通ビア構造が後に形成される領域である。
【００２５】
メモリレベル貫通ビア領域４００は、図１Ｂに示されるように、メモリデバイスのアレイが後に形成されるメモリアレイ領域１００に隣接して配置できる。ワードラインコンタクトビア領域２００は、メモリレベル貫通ビア領域４００とメモリアレイ領域１００とに隣接して配置できる。１つの実施形態において、メモリレベル貫通ビア領域４００とワードラインコンタクトビア領域２００とは、メモリアレイ領域１００の周辺縁部に配置でき、これは第１の水平方向ｈ１（例えば、ワードラインの方向）に垂直であり、第２の水平方向ｈｄ２（例えば、ビットラインの方向）に平行に延びる。１つの実施形態において、第１の例示的構造の区域は、複数のブロック（Ｂ１、Ｂ２、Ｂ３、．．．）に分割でき、これらは第２の水平方向ｈｄ２に沿って横方向に離間され、正の整数で１対１にマッピングでき、すなわち正の整数で示すことができる。あるデバイスレベルにおける同じワードラインは、それぞれの各メモリブロック内の同じデバイスレベルにおける各メモリセルのためのコントロールゲート電極として使用されてもよい。
【００２６】
メモリレベル貫通ビア領域４００とワードラインコンタクトビア領域２００との複数の例は、第２の水平方向ｈｄ２に沿って交互にすることができる。説明的な例において、メモリレベル貫通ビア領域４００の各例は、それぞれの偶数番号のブロック（Ｂ２、Ｂ４等）の区域内に配置でき、ワードラインコンタクトビア領域２００の各例は、それぞれの奇数番号のブロック（Ｂ１、Ｂ３等）の区域内に配置できる。奇数番号のブロックと偶数番号のブロックとの隣接するペア（Ｂ１及びＢ２等）は、第２の水平方向に沿って周期的に繰り返すことができる。
【００２７】
本明細書には、下位レベル最上位金属構造７８８のための特定パターンが示されているが、当然のことながら、下位レベル最上位金属構造７８８のパターンは、下位レベル最上位金属構造７８８が後に形成されることになるメモリレベル貫通ビア構造のための適当なランディングパッド区域を提供する限り、下にある周辺デバイス領域７００の配線を最適化するために変更されてもよい。
【００２８】
図２を参照すると、任意選択による平坦導電材料層６及び平坦半導体材料層１０は、下にある周辺デバイス領域７００の上方に形成できる。任意選択による平坦導電材料層６は、金属又は高濃度ドープ半導体材料等の導電材料を含む。例えば、任意選択による平坦導電材料層６は、厚さ３ｎｍ〜１００ｎｍのタングステン層を含んでいてもよいが、それ未満及びそれを超える厚さも利用できる。窒化金属層（図示せず）は、平坦導電材料層６の上の拡散バリア層として提供されてもよい。層６は、完成したデバイス内の特別なソースラインとして機能してもよい。或いは、層６は、エッチストップ層を含んでいてもよく、何れの適当な導電、半導体、又は絶縁層を含んでいてもよい。
【００２９】
平坦半導体材料層１０は、少なくとも１つの下位レベル誘電体層７６０の上方に形成できる。平坦半導体材料層１０は半導体材料を含み、これは少なくとも１種の元素半導体材料、少なくとも１種のＩＩＩ−Ｖ族化合物半導体材料、少なくとも１種のＩＩ−ＶＩ族化合物半導体材料、少なくとも１種の有機半導体材料、及び／又は当技術分野で知られている他の半導体材料を含むことができる。１つの実施形態において、平坦半導体材料層１０は、多結晶半導体材料（ポリシリコン等）、又は後の処理ステップ（アニールステップ等）で多結晶半導体材料に変換されるアモルファス半導体材料（アモルファスシリコン等）を含むことができる。平坦半導体材料層１０は、半導体基板９（例えば、シリコンウェハ）上の半導体デバイスのサブセットの上に直接形成できる。本明細書で使用される限り、第１の要素が第２の要素の「上方に直接」配置されるのは、第１の要素が第２の要素の最上面を含む水平面の上方に配置され、第１の要素の面積と第２の要素の面積とが平面図において（すなわち、垂直面、すなわち基板９の上面に垂直な方向に沿って）面積重複を有する場合である。１つの実施形態において、平坦半導体材料層１０又はその一部は、ｐ型ドーパント又はｎ型ドーパントであってもよい電気的なドーパントによりドープできる。平坦半導体材料層１０におけるドーパントの導電型は、本明細書において第１の導電型と呼ぶ。誘電パッド層５２は、平坦半導体材料層１０の上面の上に形成できる。
【００３０】
第１の材料層と第２の材料層との交互スタックが後に形成される。各第１の材料層は、第１の材料を含むことができ、各第２の材料層は、第１の材料と異なる第２の材料を含むことができる。後に材料層の少なくとも他の交互スタックが第１の材料層と第２の材料層との交互スタックの上方に形成される場合、この交互スタックを本明細書において第１階層の交互スタックと呼ぶ。第１階層の交互スタックのレベルを本明細書において第１階層のレベルと呼び、後に第１階層レベルより直接上に形成されることになる交互スタックのレベルを本明細書において第２階層のレベルと呼ぶなどである。
【００３１】
第１階層の交互スタックは、第１の材料層としての第１の絶縁層１３２と、第２の材料層としての第１のスペーサ材料層とを含むことができる。１つの実施形態において、第１のスペーサ材料層は犠牲材料層とすることができ、これは後に導電層で置換される。他の実施形態において、第１のスペーサ材料層は、後に他の層で置換されない導電層とすることができる。本開示は、犠牲材料層が導電層で置換される実施形態を利用して説明されているが、スペーサ材料層が導電層で形成される（それによって置換プロセスの実行が不要となる）実施形態も本明細書で明確に想定される。
【００３２】
１つの実施形態において、第１の材料層と第２の材料層とは、それぞれ第１の絶縁層１３２と第１の犠牲材料層１４２とすることができる。１つの実施形態において、第１の絶縁層１３２はそれぞれ第１の絶縁材料を含むことができ、第１の犠牲材料層１４２はそれぞれ第１の犠牲材料を含むことができる。交互の複数の第１の絶縁層１３２と第１の犠牲材料層１４２とは、平坦半導体材層１０の上方に形成される。本明細書で使用される限り、「犠牲材料」は、後の加工ステップ中に除去される材料を指す。
【００３３】
本明細書で使用される限り、第１の要素と第２の要素との交互スタックは、第１の要素の例と第２の要素の例とが交互である構造を指す。交互の複数のうちの端の要素以外の第１の要素の各例は、両側に第２の要素の２つの例が隣接し、交互の複数のうちの端の要素以外の第２の要素の各例は、両側に第１の要素の２つの例が隣接する。第１の要素は、相互に同じ厚さであっても、異なる厚さであってもよい。第２の要素は、相互に同じ厚さであっても、異なる厚さであってもよい。交互の複数の第１の材料層と第２の材料層とは、第１の材料層の例から又は第２の材料層の例から始まってもよく、第１の材料層の例で終わっても、第２の材料層の例で終わってもよい。１つの実施形態において、第１の要素の例と第２の要素の例とは、交互の複数内で周期的に繰り返されるユニットを形成してもよい。
【００３４】
第１階層の交互スタック（１３２、１４２）は、第１の材料からなる第１の絶縁層１３２と、第１の材料と異なる第２の材料からなる第１の犠牲材料層１４２とを含むことができる。第１の絶縁層１３２の第１の材料は、少なくとも１種の絶縁材料とすることができる。第１の絶縁層１３２に利用できる絶縁材料には、酸化シリコン（ドープ又はアンドープ珪酸塩ガラスを含む）、窒化シリコン、酸窒化シリコン、有機珪酸塩ガラス（ＯＳＧ）、スピンオン誘電材料、一般に高誘電率（高ｋ）誘電酸化物として知られる誘電金属酸化物（例えば、酸化アルミニウム、酸化ハフニウム等）及びその珪酸塩、誘電酸窒化金属及びその珪酸塩、並びに有機絶縁材料を含むが、これらに限定されない。１つの実施形態において、第１の絶縁層１３２の第１の材料は酸化シリコンとすることができる。
【００３５】
第１の犠牲材料層１４２の第２の材料は犠牲材料であり、これは、第１の絶縁層１３２の第１の材料に対して選択的に除去できる犠牲材料である。本明細書で使用される限り、第１の材料の除去が第２の材料「に対して選択的」であるのは、除去プロセスが第１の材料を第２の材料の除去の速度の少なくとも２倍の速度で除去する場合である。第１の材料の除去速度と第２の材料の除去速度との比は、本明細書において第１の材料に関する第１の材料の除去プロセスの「選択性」という。
【００３６】
第１の犠牲材料層１４２は、絶縁材料、半導体材料、導電材料を含んでいてもよい。第１の犠牲材料層１４２の第２の材料は、後に導電電極で置換でき、これは、例えば垂直ＮＡＮＤデバイスのコントロールゲート電極として機能できる。１つの実施形態において、第１の犠牲材料層１４２は、窒化シリコンを含む材料層とすることができる。
【００３７】
１つの実施形態において、第１の絶縁層１３２は酸化シリコンを含むことができ、犠牲材料層は窒化シリコン犠牲材料層を含むことができる。第１の絶縁層１３２の第１の材料は、例えば化学気相成長法（ＣＶＤ）により堆積させることができる。例えば、第１の絶縁層１３２に酸化シリコンが利用される場合、テトラエチルオーソシリケート（ＴＥＯＳ）をＣＶＤプロセスのための前駆体材料として利用できる。第１の犠牲材料層１４２の第２の材料は、例えばＣＶＤ又は原子層堆積法（ＡＬＤ）により形成できる。
【００３８】
第１の絶縁層１３２と第１の犠牲材料層１４２との厚さは２０ｎｍ〜５０ｎｍの範囲とすることができるが、それ未満及びそれを超える厚さを第１の絶縁層１３２の各々と第１の犠牲材料層１４２の各々とに利用できる。第１の絶縁層１３２と第１の犠牲材料層１４２とのペアの繰り返し数は２〜１，０２４、典型的に８〜２５６の範囲とすることができるが、より多くの繰り返し数も利用できる。１つの実施形態において、第１階層の交互スタック（１３２、１４２）中の第１の犠牲材料層１４２はそれぞれ均一な厚さを有することができ、これは、それぞれの第１の犠牲材料層１４２の各々で実質的に変化しない。
【００３９】
第１の絶縁キャップ層１７０は、後にスタック（１３２、１４２）の上方に形成される。第１の絶縁キャップ層１７０は誘電材料を含み、これは、第１の絶縁層１３２に利用可能な何れの誘電材料とすることもできる。１つの実施形態において、第１の絶縁キャップ層１７０は、第１の絶縁層１３２と同じ誘電材料を含む。絶縁キャップ層１７０の厚さは２０ｎｍ〜３００ｎｍの範囲とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００４０】
図３を参照すると、第１の絶縁キャップ層１７０及び第１階層の交互スタック（１３２、１４２）は、パターニングすることによって各メモリレベル貫通ビア領域４００と各ワードラインコンタクトビア領域２００とに第１の段差面を形成できる。メモリレベル貫通ビア領域４００及びワードラインコンタクトビア領域２００の各々は、第１の段差面が形成されるそれぞれの第１の段差エリアＳＡ１と、追加の段差面が後に第２階層構造（後に第１階層構造の上に形成されることになる）及び／又は追加の階層の構造内に形成されることになる第２の段差エリアＳＡ２を含むことができる。第１の段差面は、例えばその中に開口を有するマスク層を形成し、第１の絶縁キャップ層１７０のレベル内にキャビティをエッチングし、エッチング区域を反復的に拡張し、エッチング区域内にあるエッチングされたキャビティの底面の真下に配置された第１の絶縁層１３２と第１の犠牲材料層１４２との各ペアをエッチングして、キャビティを垂直に掘り下げることによって形成できる。誘電材料を堆積させて第１の段差キャビティを埋め、第１階層の逆段差誘電材料部分１６５を形成できる。本明細書で使用される限り、「逆段差」要素とは、段差面を有し、その水平方向の断面積が、その要素が存在する基板の上面からの垂直の距離に応じて単調に増大するような要素を指す。第１階層の交互スタック（１３２、１４２）及び第１階層の逆段差誘電材料部分１６５は、まとめて第１階層の構造を構成し、これはインプロセス構造であり、後に変更される。
【００４１】
図４Ａ及び４Ｂを参照すると、第１階層の支柱構造１７１は、第１階層の交互スタック（１３２、１４２）内の、後の加工ステップでメモリスタック構造が十分に高密度で形成されない部分に形成できる。例えば、第１階層の支柱構造１７１は、メモリレベル貫通ビア領域４００とワードラインコンタクトビア領域２００とに形成できる。第１階層の支柱構造１７１は、例えば、第１階層の交互スタック（１３２、１４２）を通るビアキャビティを形成し、ビアキャビティを酸化シリコン及び／又は誘電金属酸化物（酸化アルミニウム等）等の誘電材料で充填することによって形成できる。第１階層の交互スタック（１３２、１４２）中の段差Ｓの位置は、図４Ｂにおいて破線で示されている。
【００４２】
任意選択により、階層間誘電体層１８０は、第１階層の構造（１３２、１４２、１６５、１７０）の上方に堆積させてもよい。階層間誘電体層１８０は、酸化シリコン等の誘電材料を含む。階層間誘電体層１８０の厚さは、３０ｎｍ〜３００ｎｍの範囲内とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００４３】
図５Ａ及び５Ｂに関して、少なくとも平坦半導体材料層１０の上面まで延びる第１階層のメモリ開口１４９は、第１階層の交互スタック（１３２、１４２）を通じて形成される。第１階層のメモリ開口１４９は、メモリアレイ領域１００内の、メモリ要素の垂直のスタックを含むメモリスタック構造が後に形成されることになる位置に形成できる。例えば、少なくとも１つのフォトレジスト層を含むリソグラフィ材料スタック（図示せず）は、第１の絶縁キャップ層１７０（及び任意選択により層１８０）の上方に形成でき、リソグラフィによりパターニングして、リソグラフィ材料スタックに開口を形成できる。リソグラフィ材料スタック中のパターンは、第１の絶縁キャップ層１７０（及び任意選択により層１８０）を通して、及び第１階層の交互スタック（１３２、１４２）の全体を通して、パターニングされたリソグラフィ材料スタックをエッチマスクとして利用する少なくとも１つの異方性エッチングによって転写できる。第１の絶縁キャップ層１７０（及び任意選択により層１８０）及び第１階層の交互スタック（１３２、１４２）のうち、パターニングされたリソグラフィ材料スタックの開口の下にある部分はエッチングされ、第１階層のメモリ開口１４９が形成される。換言すれば、パターニングされたリソグラフィ材料スタック中のパターンを、第１の絶縁キャップ層１７０と第１階層の交互スタック（１３２、１４２）とを通して転写することにより、第１階層のメモリ開口１４９が形成される。
【００４４】
１つの実施形態において、第１階層の交互スタック（１３２、１４２）の材料をエッチングするために利用される異方性エッチングプロセスの化学特性を変えて、第１階層の交互スタック（１３２、１４２）中の第１及び第２の材料のエッチングを最適化することができる。異方性エッチングは、例えば、一連の反応性イオンエッチング又は単独のエッチング（例えば、ＣＦ４／Ｏ２／Ａｒエッチング）とすることができる。第１階層のメモリ開口１４９の側壁は実質的に垂直とすることができ、又はテーパ状とすることができる。その後、パターニングされたリソグラフィ材料スタックは、後に例えばアッシングによって除去できる。
【００４５】
任意選択により、第１階層のメモリ開口１４９の、階層間誘電体層１８０のレベルの部分は、等方性エッチングによって横方向に拡張できる。例えば、階層間誘電体層１８０が第１の絶縁層１３２（アンドープ珪酸塩ガラスを含むことができる）よりエッチング速度の速い誘電体材料（ホウケイ酸ガラス等）を含む場合、等方性エッチング（ＨＦを用いるウェットエッチング等）を使用して、階層間誘電体層１８０のレベルにある第１階層のメモリ開口の横方向の寸法を拡張できる。第１階層のメモリ開口１４９の、階層間誘電体層１８０のレベルにある部分は、任意選択により、第２階層の交互スタック（後に第２階層のメモリ開口の形成前に形成されることになる）を通じて後に形成されることになる第２階層のメモリ開口のための、より大きいランディングパッドを提供するように広げてもよい。
【００４６】
犠牲メモリ開口充填部分１３１は、第１階層のメモリ開口１４９内に形成できる。例えば、犠牲充填材料層は、第１階層のメモリ開口１４９内に堆積されてもよい。犠牲充填材料は犠牲材料を含み、これは、後に第１の絶縁体層１３２及び第１の犠牲材料層１４２の材料に対して選択的に除去できる。１つの実施形態において、犠牲充填材料層は、シリコン（例えば、ａ−Ｓｉ又はポリシリコン）、シリコンゲルマニウム合金、ゲルマニウム、ＩＩＩ−Ｖ族化合物半導体材料、又はこれらの組合せ等の半導体材料を含むことができる。任意選択により、薄いエッチングストップ層（厚さ１ｎｍ〜３ｎｍの範囲の酸化シリコン層等）は、犠牲充填材料層を堆積させる前に利用されてもよい。犠牲充填材料層は、ノンコンフォーマル堆積法又はコンフォーマル堆積法によって形成されてもよい。他の実施形態において、犠牲充填材料層は、アモルファスシリコン又は炭素含有材料（アモルファスカーボン又はダイヤモンドライクカーボン等）を含むことができ、これは後にアッシングにより除去できる。
【００４７】
堆積された犠牲材料一部は、第１の絶縁キャップ層１７０（及び存在する場合には任意選択により層１８０）の上方から除去できる。例えば、犠牲充填材料層は、第１の絶縁キャップ層１７０（及び存在する場合には任意選択により層１８０）の上面で平坦化プロセスを使用して窪ませることかできる。平坦化工程は、リセスエッチング、化学機械平坦化（ＣＭＰ）、又はそれらの組合せを含むことができる。第１の絶縁層１７０（及び存在する場合には任意選択により層１８０）の上面は、エッチストップ層又は平坦化ストップ層として利用できる。第１階層のメモリ開口１４９内の犠牲材料の残りの部分は、それぞれ犠牲メモリ開口充填部分１３１を構成する。犠牲メモリ開口充填部分１３１の上面は、階層間誘電体層１８０の上面と同一平面とすることができる。犠牲メモリ開口充填部分１３１は、その中にキャビティを含んでいてもいなくてもよい。
【００４８】
図７に関して、第２階層の構造は、第１階層の構造（１３２、１４２、１７０、１３１）の上に形成できる。第２階層の構造は、絶縁層とスペーサ材料層との追加の交互スタックを含むことができ、これは犠牲材料層とすることができる。例えば、材料層の第２の交互スタック（２３２、２４２）は、後に第１の交互スタック（１３２、１４２）の上面上に形成できる。第２のステック（２３２、２４２）は、交互の複数の第３の材料層と第４の材料層とを含む。第３の材料層はそれぞれ第３の材料を含むことができ、第４の材料層はそれぞれ第３の材料と異なる第４の材料を含むことができる。１つの実施形態において、第３の材料は第１の絶縁層１３２の第１の材料と同じとすることができ、第４の材料は第１の犠牲材料層１４２の第２の材料と同じとすることができる。
【００４９】
１つの実施形態において、第３の材料層は第２の絶縁層２３２とすることができ、第４の材料層は、第２の絶縁層２３２の垂直に隣接する各ペア間の垂直の間隔を提供する第２のスペーサ材料層とするこができる。１つの実施形態において、第３の材料層と第４の材料層とは、それぞれ第２の絶縁層２３２と第２の犠牲材料層２４２とすることができる。第２の絶縁層２３２の第３の材料は、少なくとも１種の絶縁材料であってもよい。第２の犠牲材料層２４２の第４の材料は、第２の絶縁層２３２の第３の材料に対して選択的に除去できる犠牲材料であってもよい。第２の犠牲材料層２４２は、絶縁材料、半導体材料、又は導電材料を含んでいてもよい。第２の犠牲材料層２４２の第４の材料は後に導電電極で置換でき、これは、例えば垂直ＮＡＮＤデバイスのコントロールゲート電極として機能できる。
【００５０】
１つの実施形態において、第２の絶縁層２３２はそれぞれ第２の絶縁材料を含むことができ、第２の犠牲材料層２４２はそれぞれ第２の犠牲材料を含むことができる。この場合、第２のスタック（２３２、２４２）は、交互の複数の第２の絶縁層２３２と第２の犠牲材料層２４２とを含むことができる。第２の絶縁層２３２の第３の材料は、例えば化学的気相成長法（ＣＶＤ）によって堆積させることができる。第２の犠牲材料層２４２の第４の材料は、例えばＣＶＤ又は原子層堆積（ＡＬＤ）によって形成できる。
【００５１】
第２の絶縁層２３２の第３の材料は、少なくとも１種の絶縁材料とすることができる。第２の絶縁層２３２に利用可能な絶縁材料は、第１の絶縁層１３２に利用できる何れの材料とすることもできる。第２の犠牲材料層２４２の第４の材料は、第２の絶縁層２３２の第３の材料に対して選択的に除去できる犠牲材料である。第２の犠牲材料層２４２に利用できる犠牲材料は、第１の犠牲材料層１４２に利用できる何れの材料とすることもできる。１つの実施形態において、第２の絶縁材料は第１の絶縁材料と同じとすることができ、第２の犠牲材料は第１の犠牲材料と同じとすることができる。
【００５２】
第２の絶縁層２３２及び第２の犠牲材料層２４２の厚さは２０ｎｍ〜５０ｎｍの範囲内とすることができるが、それ未満及びそれを超える厚さを第２の絶縁層２３２の各々及び第２の犠牲材料層２４２の各々に利用できる。第２の絶縁層２３２と第２の犠牲材料層２４２とのペアの繰り返し回数は、２〜１，０２４、典型的には８〜２５６の範囲内とすることができるが、それより多い繰り返し回数も使用できる。１つの実施形態において、第２のスタック（２３２、２４２）の第２の犠牲材料層２４２は、それぞれ均一な厚さを有することができ、これは、それぞれの第２の犠牲材料層２４２の各々で実質的に変化しない。
【００５３】
第２の段差エリアＳＡ２の第２の段差面は、メモリレベル貫通ビア構造４００とワードラインコンタクトビア領域２００とにおいて、第１の段差エリアＳＡ１の第１の段差面を形成するために利用された加工ステップと同じ加工ステップの集合を利用して、少なくとも１つのマスキング層のパターンに適当な調整を加えて形成できる。第２階層の逆段差誘電材料部分２６５は、メモリレベル貫通ビア領域４００及びワードラインコンタクトビア領域２００内の第２の段差面の上方に形成できる。
【００５４】
その後、第２の絶縁キャップ層２７０は、第２の交互スタック（２３２、２４２）の上方に形成できる。第２の絶縁キャップ層２７０は、第２の犠牲材料層２４２の材料と異なる誘電材料を含む。１つの実施形態において、第２の絶縁キャップ層２７０は、酸化シリコンを含むことができる。１つの実施形態において、第１及び第２の犠牲材料層（１４２、２４２）は、窒化シリコンを含むことができる。
【００５５】
一般に、絶縁層（１３２、２３２）とスペーサ材料層（犠牲材料層（１４２、２４２）等）の少なくとも１つの交互スタックは、平坦半導体材料層１０の上に形成でき、少なくとも１つの逆段差誘電材料部分（１６５、２６５）は少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の上の階段状領域の上に形成できる。
【００５６】
図８Ａ及び８Ｂに関して、第２階層の支柱構造２７１は、第２階層の交互スタック（１３２、１４２）の、第１階層の支柱構造１７１の上にある部分に形成できる。例えば、第２階層の支柱構造２７１は、メモリレベル貫通ビア領域４００及びワードラインコンタクトビア領域２００内の第１階層の支柱構造１７１の上面の上に直接形成することができる。第２階層の支柱構造２７１は、例えば、第２階層の交互スタック（２３２、２４２）を通るビアキャビティを形成し、ビアキャビティを酸化シリコン及び／又は誘電金属酸化物（酸化アルミニウム等）等の誘電材料で充填することによって形成できる。
【００５７】
任意選択により、ドレインセレクトレベルの浅いトレンチ分離構造７２は、第２階層のスタック（２３２、２４２）の上部分の層のサブセットを通して形成できる。セレクトドレインレベルの浅いトレンチ分離構造７２によりカットされる第２の犠牲材料層２４２は、ドレインセレクトレベルの導電層が後に形成されるレベルに対応する。ドレインセレクトレベルの浅いトレンチ分離構造７２は、ブロック（Ｂ１、Ｂ２、Ｂ３、．．．）を第１の水平方向ｈｄ１に沿って複数のサブブロックに分割する。ドレインセレクトレベルの浅いトレンチ分離構造７２は、酸化シリコン等の誘電材料を含む。第１階層の交互スタック（１３２、１４２）と第２階層の交互スタック（２３２、２４２）との段差Ｓの位置は、図８Ｂにおいて破線で示されている。第１、第２、及び第３のメモリブロックの階段状領域は、同じ対角線方向に（例えば、左から右に）上昇する。
【００５８】
図９Ａ及び９Ｂに関して、第２階層の構造（２３２、２４２、２７０）を通って延びる第２階層のメモリ開口が、犠牲メモリ開口充填部分１３１の上にある区域において形成される。フォトレジスト層は、第２階層の構造（２３２、２４２、２７０）の上に塗布することができ、犠牲メモリ開口充填部分１３１のパターン、すなわち第１階層のメモリ開口のパターンと同じパターンを形成するためにリソグラフィによりパターニングできる。第１階層のメモリ開口１４９のパターニングに利用されるリソグラフィマスクは、第２階層のメモリ開口のパターニングに利用できる。異方性エッチングを行い、リソグラフィによりパターニングされたフォトレジスト層のパターンを第２階層の構造（２３２、２４２、２７０）を通して転写できる。１つの実施形態において、第２階層の交互スタック（２３２、２４２）の材料を通じたエッチングに利用される異方性エッチングプロセスの化学特性を変えて、第２階層の交互スタック（２３２、２４２）の交互材料層のエッチングを最適化できる。異方性エッチングは、例えば一連の反応性イオンエッチングとすることができる。パターニングされたリソグラフィ材料スタックは、異方性エッチングプロセレス後に例えばアッシングによって除去できる。
【００５９】
下にある犠牲メモリ開口充填部分１３１の上面は、各第２階層のメモリ開口の底部において物理的に露出させることができる。犠牲メモリ開口充填部分１３１の上面を物理的に露出させた後、エッチングプロセスを実行でき、これによって犠牲メモリ開口充填部分１３１の犠牲材料を第２階層の交互スタック（２３２、２４２）及び第１層の交互スタック（１３２、１４２）の材料に対して選択的に除去できる（例えば、Ｃ４Ｆ８／Ｏ２／Ａｒエッチング）。
【００６０】
犠牲メモリ開口充填部分１３１を除去すると、第２階層のメモリ開口と第１階層のメモリ開口１４９との垂直に隣接する各ペアは、第１階層の交互スタック（１３２、１４２）と第２階層の交互スタック（２３２、２４２）とを通って延びる連続キャビティを形成する。連続キャビティは、本明細書においてメモリ開口４９と呼ぶ。平坦半導体材料層１０の上面は、各メモリ開口４９の底部で物理的に露出させることができる。
【００６１】
図１０Ａ及び１０Ｂに関して、柱チャネル部分１１は、任意選択により、選択的半導体成膜プロセスによって各メモリ開口４９の底部に形成できる。選択的半導体成膜は、半導体材料を半導体表面、すなわち平坦半導体材料層１０の物理的に露出している表面からのみ成長させ、絶縁体表面からの半導体材料の成長を抑制する。選択的半導体成膜プロセス中、リアクタント（シラン、ジクロロシラン、トリクロロシラン、ジシラン等）を成膜室内にエッチャント（塩化水素等）と同時に又は交互に流し込むことができる。半導体材料は、半導体表面上において絶縁体表面より早い堆積速度で堆積されるため、選択的成長は、半導体表面上の半導体材料の堆積速度と絶縁体表面上での半導体材料の堆積速度との間のエッチレートを設定することによって実現できる。１つの実施形態において、柱チャネル部分１１の上面は、ソースセレクトレベルの、ソースセレクトレベル導電層を後に形成できるレベルにわたって延びることができる。
【００６２】
メモリスタック構造５５は、メモリ開口４９内に形成できる。図の例において、各メモリスタック構造５５は、メモリフィルム５０と、垂直半導体チャネル６０と、任意選択により誘電体コア６２とを含むことができる。１つの実施形態において、各メモリフィルム５０は、挿入図に示されているように、任意選択によるブロッキング誘電体層５１と、メモリ材料層５４と、トンネリング誘電体層５６とを含むことができる。１つの実施形態において、垂直半導体チャネル６０は、それぞれ第１の半導体チャネル６０１と第２の半導体チャネル６０２とを含むことができる。メモリ開口４９と、第１階層の支柱構造１７１のための支持開口とは、それぞれ図５Ａ及び４Ａにおいて別の段差に作られているように示されているが、他の実施形態では、メモリ開口４９と、第１階層の支柱構造１７１のための支持開口とは同じ段差中に形成される。この実施形態において、ビットラインに電気的に接続されていないダミーメモリスタック構造を含む第１階層の支柱構造１７１は、メモリスタック構造５５がメモリ開口４９内に形成されるのと同時に支持開口内に形成されてもよい。
【００６３】
ブロッキング誘電体層５１は、酸化シリコン、誘電金属酸化物（酸化アルミニウム等）、又はこれらの組合せ等のブロッキング誘電体層材料を含む。或いは、ブロッキング誘電体層５１は、この加工ステップ中では省かれ、裏面凹部を通して形成されてもよく、これについては後でより詳しく説明する。１つの実施形態において、メモリ材料層５４は、窒化シリコン等の誘電電荷捕集材料を含む電荷捕集材料とすることができる。
【００６４】
メモリ材料層５４は、均質な組成の１つのメモリ材料層として形成できる。複数のメモリ材料層が利用されている場合、これは、離間された複数の浮遊ゲート材料層を含むことができ、これは導電材料（例えば、タングステン、モリブデン、タンタル、チタン、プラチナ、ルテニウム、及びこれらの合金等の金属、又は珪化タングステン、珪化モリブデン、珪化タンタル、珪化チタン、珪化ニッケル、珪化コバルト、又はこれらの組合せ等の珪化金属）及び／又は半導体材料（例えば、少なくとも１つの元素半導体元素又は少なくとも１種の化合物半導体材料を含む多結晶又はアモルファス半導体材料）を含有する。或いは又は加えて、メモリ材料層５４は、１つ又は複数の窒化シリコンセグメント等、絶縁電荷捕集材料を含んでいてもよい。或いは、メモリ材料層５４は、金属ナノ粒子等の導電ナノ粒子を含んでいてもよく、これは、例えばルテニウムナノ粒子とすることができる。メモリ材料層５４は、例えば化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理気相成長法（ＰＶＤ）、又は電荷をその中に保存するための何れかの適当な堆積技術を使用して形成できる。メモリ材料層５４の厚さは２ｎｍ〜２０ｎｍの範囲内とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００６５】
トンネリング誘電体層５６は誘電材料を含み、そこを通って適当な電気バイアス条件下で電荷トンネリングを行うことができる。電荷トンネリングは、形成されることになるモノリシック３次元ＮＡＮＤストリングメモリデバイスの動作モードに応じて、ホットキャリア注入を通じて、又はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより誘発される電荷移動により実行されてもよい。トンネリング誘電体層５６は、酸化シリコン、窒化シリコン、酸窒化シリコン、誘電金属酸化物（酸化アルミニウム、酸化ハフニウム等）、誘電金属窒化物、誘電金属珪化物、その合金、及び／又はそれらの組合せを含むことができる。１つの実施形態において、トンネリング誘電体層５６は、第１の酸化シリコン層、酸窒化シリコン層、及び第２の酸化シリコン層のスタックを含むことができ、これは一般にＯＮＯスタックと呼ばれる。トンネリング誘電体層５６の厚さは２ｎｍ〜２０ｎｍの範囲とすることができるが、それ未満又はそれを超える厚さも利用できる。
【００６６】
第１の半導体チャネル層は、低圧化学気相成長法（ＬＰＣＶＤ）等のコンフォーマル堆積法によりメモリフィルム５０の上方に堆積させることができる。第１の半導体チャネル層の厚さは、２ｎｍ〜１０ｎｍの範囲とすることができるが、それ未満及びそれを超える厚さも利用できる。第１の半導体チャネル層とメモリフィルム５０とは、異方性エッチングによってその水平部分を除去できる。各メモリフィルム５０の水平の底部は、各メモリ開口の底部から除去できる。第１の半導体チャネル層の残りの部分は、それぞれ第１の半導体チャネル６０１を構成する。第１の半導体チャネルは、少なくとも１種の元素半導体材料、少なくとも１種のＩＩＩ−Ｖ族化合物半導体材料、少なくとも１種のＩＩ−ＶＩ族化合物半導体材料、少なくとも１種の有機半導体材料、又は当技術分野で知られている他の半導体材料等の半導体材料を含むことができる。１つの実施形態において、第１の半導体チャネル６０１はアモルファスシリコン又はポリシリコンを含むことができる。
【００６７】
第２の半導体チャネル層は、第１の半導体チャネル６０１（すなわち第１の半導体チャネル層の残りの垂直部分）の上及びエピタキシャルチャネル部分１１の（又はエピタキシャルチャネル部分１１が存在しない場合、基板半導体層１０の）上面に堆積させることができる。第２の半導体チャネル層は半導体材料を含み、これは、第１の半導体チャネル層に利用できる何れの半導体材料とすることもできる。第１及び第２の半導体チャネル層は、第１の導電型（すなわち基板半導体層１０と同じ導電型）のドーピングを有することができ、又は実質的に真性の、すなわちドーパント濃度が１．０×１０１７／ｃｍ３以下であるものとすることができる。１つの実施形態において、第２の半導体チャネル層はアモルファスシリコン又はポリシリコンを含むことができる。第２の半導体チャネル層の厚さは、２ｎｍ〜１０ｎｍの範囲とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００６８】
誘電材料は、第２の半導体チャネル層により取り囲まれ、後に第２の絶縁キャップ層２７０の上面より下まで窪ませられたキャビティ内に堆積させることができる。メモリ開口内の誘電材料の残りの部分は、それぞれ誘電体コア６２を構成する。第２の導電型（第１の導電型の反対）を有するドープ半導体材料は、誘電体コア６２の上方及びメモリ開口のキャビティ内に堆積させて、ドレイン領域６３を形成できる。ドープ半導体材料は、例えば、ドープポリシリコンとすることができる。堆積された半導体材料の余剰部分は、第２の絶縁階層キャップ層２７０の上面より上から例えば化学機械平坦化（ＣＭＰ）又はリセスエッチングによって除去し、ドレイン領域６３を形成できる。第２の半導体チャネル層の残りの部分は、それぞれ第２の半導体チャネル６０２を構成する。メモリ開口の内側の第１の半導体チャネル６０１と第２の半導体チャネル６０２との組合せは、垂直半導体チャネル６０を構成する。
【００６９】
メモリスタック構造５５は、それぞれメモリフィルム５０と、平坦半導体材料層１０中のそれぞれの水平チャネルに結合される垂直半導体チャネル６０とを含む。各メモリフィルム５０は、メモリ開口の側壁と接触するブロッキング誘電体層５１と、ブロッキング誘電体層５１の内側側壁に配置された複数の電荷保存領域（メモリ材料層５４の、犠牲材料層（１４２、２４２）の各レベルの部分として具現化される）と、複数の電荷保存領域の内側に配置されるトンネリング誘導体層５６とを含むことができる。
【００７０】
第１階層の構造（１３２、１４２、１７０、１６５、１７１）、第２階層の構造（２３２、２４２、２７０、２６５、２７１）、階層間誘電体層１８０、及びメモリスタック構造５５は、集合的にメモリレベルアセンブリを構成する。メモリレベルアセンブリは、平坦半導体材料層１０の上方に、平坦半導体材料層１０がメモリスタック構造５５中の垂直半導体チャネル６０に電気的に接続された水平半導体チャネルを含むように形成される。
【００７１】
第１のコンタクトレベル誘電体層２８０は、メモリレベルアセンブリの上方に形成できる。第１のコンタクトレベル誘電体層２８０はコンタクトレベルに形成され、後にそこを通って各種のコンタクトビア構造が、ドレイン領域６３、及び後の加工ステップ中に犠牲材料層（１４２、２４２）で置換される各種の導電層まで形成される。
【００７２】
図１１Ａ及び１１Ｂに関して、メモリレベル貫通開口７６９は、メモリレベルアセンブリを通して各メモリレベル貫通ビア領域４００に形成できる。例えば、メモリレベルアセンブリを通って延びるメモリレベル貫通開口７６９は、第２の階段状領域の区域内に形成できる。メモリレベル貫通開口７６９は、例えばフォトレジスト層７６７を第１のコンタクトレベル誘電体層２８０に塗布し、フォトレジスト層７６７をリソグラフィによってパターニングし、メモリレベル貫通ビア領域４００の各々に開口を形成し、第１のコンタクトレベル誘電体層２８０と、メモリレベルアセンブリの、フォトレジスト層の開口の下にある部分とを異方性エッチングすることによって形成できる。１つの実施形態において、各開口の面積は、それぞれのメモリレベル貫通ビア領域４００の総面積の大部分（すなわち５０％より大きい）を含むことができる。
【００７３】
メモリレベル貫通開口７６９は、メモリレベル貫通ビア領域４００にのみ形成され、ワードラインコンタクトビア領域２００又はメモリアレイ領域１００に形成されない。ワードラインコンタクトビア領域２００又はメモリアレイ領域１００の区域は、パターニングされたフォトレジスト層７６７等のマスキング層でカバーされる。
【００７４】
メモリレベル貫通開口７６９は、メモリレベルアセンブリの全体、平坦半導体材料層１０、任意選択による平坦導電材料層を通って少なくとも１つの下位レベル誘電材料層７６０内に延びることができる。１つの実施形態において、各メモリレベル貫通開口７６９の底面は、下位レベル金属相互接続構造７８０の最上面より上に配置されてもよい。或いは、下位レベル金属相互接続構造７８０の最上面は、メモリレベル貫通開口７６９内で物理的に露出されてもよい。１つの実施形態において、メモリレベル貫通開口７６９は、メモリレベルアセンブリと平坦半導体材料層１０とを通って延びる実質的に垂直な側壁を含むことができる。本明細書で使用される限り、側壁が「実質的に垂直」であるのは、側壁が垂直であるか、又は垂直面から５度未満の角度だけずれている場合である。
【００７５】
図１２Ａ及び１２Ｂに関して、誘電充填材料部分４３０は、メモリレベル貫通開口７６９の各々において、例えば誘電充填材料を堆積させ、余剰な誘電充填材料を第１のコンタクトレベル誘電体層２８０の上面を含む水平面より上から除去することによって形成される。誘電充填材料部分４３０は、アンドープ珪化ガラス（例えば、酸化シリコン）、ドープ珪酸塩ガラス、又はスピンオンガラス（ＳＯＧ）等の誘電材料を含む。誘電充填材料は、コンフォーマル堆積プロセス、ノンコンフォーマル堆積プロセスとリフロープロセスとの組合せ、又はスピンオンコーティングにより堆積させることができる。誘電充填材料の余剰部分は、リセスエッチング、化学機械平坦化（ＣＭＰ）、又はこれらの組合せにより除去できる。
【００７６】
図１３Ａ及び１３Ｂに関して、その後、裏面コンタクトトレンチ７９は、第１のコンタクトレベル誘電体層２８０とメモリレベルアセンブリとを通して形成される。例えば、フォトレジスト層を第１のコンタクトレベル誘電体層２８０の上に塗布して、リソグラフィによりパターニングし、第１の水平方向ｈｄ１に沿って延びる長い開口を形成できる。パターニングされたフォトレジスト層の開口のサブセットは、ブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）間の境界と一致する。異方性エッチングが実行され、パターニングされたフォトレジスト層のバターンは、第１のコンタクトレベル誘電体層２８０とメモリレベルアセンブリとを通して平坦半導体材料層１０の上面に転写される。フォトレジスト層は、後に例えばアッシングによって除去できる。
【００７７】
裏側コンタクトトレンチ７９は、第１の水平方向ｈｄ１に沿って延び、従って第１の水平方向ｈｄ１に沿って長い。裏面コンタクトトレンチ７９は、第１の裏面コンタクトトレンチ７９を含み、これは、メモリアレイ領域１００、隣接するワードラインコンタクトビア領域２００、及び隣接するメモリレベル貫通ビア領域４００を通って延びる。裏面コンタクトトレンチ７９の第１のサブセットは、メモリレベルアセンブリを通して形成され、第１の水平方向ｈｄ１に沿って横方向に延び、且つメモリレベルアセンブリ（一般に、少なくとも１つの交互層（１３２、１４２、２３２、２４２）を含む）を複数の横方向に離間されたブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割する。
【００７８】
各ブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）は、メモリアレイ領域の、裏面コンタクトトレンチ７９の第１のサブセット内の裏面コンタクトトレンチ７９のペア間のそれぞれの部分を含む。各ブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）は、メモリアレイ領域１００、メモリアレイ領域１００のそれぞれの部分の長さ方向の１つの端に配置された、ワードラインコンタクトビア領域２００を含む階段状領域、及びメモリアレイ領域１００のそれぞれの部分の長さ方向の反対の端に配置された、メモリレベル貫通ビア領域４００を含む他の階段状領域のそれぞれの部分を含むことができる。１つの実施形態において、連続するブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に沿ったワードラインコンタクトビア領域２００の配置は、相対する二端間で交互とすることができる。ある説明的な例において、各奇数番号のブロック（Ｂ１、Ｂ３等）は、一方の側（左側等）にそれぞれのワードラインコンタクトビア領域２００を有し、各偶数番号のブロック（Ｂ２、Ｂ４等）は、反対側（右側等）にそれぞれのワードラインコンタクトビア領域２００を有する。同様に、連続するブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に沿ったメモリレベル貫通ビア領域４００の配置は、相対する二端間において、メモリレベル貫通ビア領域４００がワードラインコンタクトビア領域２００と重複しないように交互にすることができる。ある説明的な例において、各偶数番号のブロック（Ｂ０、Ｂ２、Ｂ４等）は、片側（左側等）にそれぞれのメモリレベル貫通ビア領域４００を有し、各奇数番号ブロック（Ｂ１、Ｂ３等）は、反対側（右側等）にそれぞれのワードラインコンタクトビア領域２００を有する。
【００７９】
ある説明的な例において、複数のブロックは３つの隣接するブロック（例えば、Ｂ１、Ｂ２、Ｂ３）の集合を含むことができ、これらは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置された第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３を含む。第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３は、第１の階段状領域（図１０Ｂに示されているブロックＢ１の左側のワードラインコンタクトビア領域２００の領域等）、第２の階段状領域（図１０Ｂに示されているブロックＢ２の左側のメモリレベル貫通ビア領域４００の領域等）、及び第３の階段状領域（これはブロックＢ３の左側のワードラインコンタクトビア領域２００の複製である）をそれぞれ含むことができる。前述のように、奇数番号のブロックと偶数番号のブロックとの隣接するペア（Ｂ１とＢ２等）は、第２の水平方向に沿って周期的に繰り返すことができる。
【００８０】
任意選択により、裏面コンタクトトレンチ７９の第２のサブセットは、各ブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に提供されてもよい。裏面コンタクトトレンチ７９の第２のサブセットが利用されている場合、これは第１の水平方向ｈｄ１に沿って延びることができ、且つ各ブロックを複数のサブブロックに適切に分割するように位置付けることができる。裏面コンタクトトレンチ７９は、各メモリブロック内でサブブロックの境界を含んでいてもよい。裏面コンタクトトレンチ７９は、同じワードラインが同じブロック内の２つの隣接するサブブロック間の接続領域７７８内に延びることができるように不連続であっていてもよい。ドレインコンタクトレベルの浅いトレンチ分離構造７２が利用されている場合、ドレインコンタクトレベルの浅いトレンチ分離構造７２は、第１の水平方向ｈｄ１に沿って延び、且つ各サブブロック内又は各ブロック内の第２階層の交互スタック（２３２、２４２）の上部分中の層のサブセットを分割することができる。各種の設計最適化を利用して、ブロックをサブブロック又は下位ユニットに分割できる。
【００８１】
図１４Ａ〜１４Ｃに関して、第１及び第２の犠牲材料層（１４２、２４２）の材料を第１及び第２の絶縁層（１３２、２３２）の材料、第１及び第２の絶縁キャップ層（１７０、２７０）、及びメモリフィルム５０の最も外側の層の材料に関して選択的にエッチングするエッチャントを、例えば等方性エッチングプロセスを利用して裏面コンタクトトレンチ７９に導入できる。第１の裏面凹部１４３は、第１の犠牲材料層１４２がそこから除去される体積中に形成される。第２の裏面凹部２４３は、第２の犠牲材料層２４２がそこから除去される体積中に形成される。１つの実施形態において、第１及び第２の犠牲材料層（１４２、２４２）は、窒化シリコンを含むことができ、第１及び第２の絶縁層（１３２、２３２）の材料は酸化シリコンとすることができる。他の実施形態において、第１及び第２の犠牲材料層（１４２、２４２）は、ゲルマニウム又はシリコンゲルマニウム合金等の半導体材料を含むことができ、第１及び第２の絶縁層（１３２、２３２）の材料は酸化シリコン及び窒化シリコンから選択できる。
【００８２】
等方性エッチングプロセスは、ウェットエッチ液を利用するウェットエッチングプロセスとすることができ、又はエッチャントが気相で裏面コンタクトトレンチ７９内に導入される気相（ドライ）エッチングプロセスとすることができる。例えば、第１及び第２の犠牲材料層（１４２、２４２）が窒化シリコンを含む場合、エッチングプロセスはウェットエッチングプロセスとすることができ、その中では、例示的な構造が、酸化シリコン、シリコン、及び当技術分野で利用されている他の各種の材料に対して選択的に窒化シリコンをエッチングするリン酸を含むウェットエッチングタンク内に浸漬される。犠牲材料層（１４２、２４２）が半導体材料を含む場合、ウェットエッチングプロセス（これはＫＯＨ溶液等のウェットエッチャントを利用してもよい）、又はドライエッチングプロセス（これは気相ＨＣｌを含んでいてもよい）が利用されてもよい。
【００８３】
第１及び第２の裏面凹部（１４３、２４３）の各々は横方向に延びるキャビティとすることができ、その横方向の寸法は、キャビティの垂直の範囲より大きい。換言すれば、第１及び第２の裏面凹部（１４３、２４３）の各々の横方向の寸法は、それぞれの裏面凹部（１４３、２４３）の高さより大きくすることができる。複数の第１の裏面凹部１４３は、第１の犠牲材料層１４２の材料がそこから除去される体積中に形成できる。複数の第２の裏面凹部２４３は、第２の犠牲材料層２４２の材料がそこから除去される体積中に形成できる。第１及び第２の裏面凹部（１４３、２４３）は、基板９の上面に実質的に平行に延びることができる。裏面凹部（１４３、２４３）は、下にある絶縁層（１３２又は２３２）の上面と、上にある絶縁層（１３２又は２３２）の底面とによって垂直に区切ることができる。１つの実施形態において、第１及び第２の裏面凹部（１４３、２４３）の各々は、全体にわたり均一な高さを有することができる。
【００８４】
１つの実施形態において、各柱チャネル部分１１の側壁面は、第１及び第２の犠牲材料層（１４２、２４２）を除去した後の最も下の第１の裏面凹部１４３の各々において物理的に露出させることができる。さらに、平坦半導体材料層１０の上面は、各裏面コンタクトトレンチ７９の底部において物理的に露出させることができる。環状の誘電スペーサ１１６は、柱チャネル部分１１の物理的に露出された周辺部分を酸化させることにより、各柱チャネル部分１１の周囲に形成できる。さらに、半導体酸化物部分６１６は、環状の誘電スペーサ１１６の形成と同時に、平坦半導体材料層１０の物理的に露出された表面部分の各々から形成できる。
【００８５】
図１５Ａ〜１５Ｃに関して、裏面ブロッキング誘電体層（図示せず）は、任意選択により、裏面凹部（１４３、２４３）及び裏面コンタクトトレンチ７９内と、第１のコンタクトレベル誘電体層２８０の上方とに堆積させることができる。裏面ブロッキング誘電体層は、メモリスタック構造５５の外面の物理的に露出された部分の上に堆積させることができる。裏面ブロッキング誘電体層は、誘電金属酸化物、酸化シリコン、又はそれらの組合せ等の誘電材料を含む。裏面ブロッキング誘電体層が使用されている場合、これは、電子層堆積法又は化学気相成長法等のコンフォーマル堆積プロセスにより形成できる。裏面ブロッキング誘電体層の厚さは、１ｎｍ〜６０ｎｍの範囲内とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００８６】
少なくとも１つの導電材料は、複数の裏面凹部（１４３、２４３）内、裏面コンタクトトレンチ７９の側壁、及び第１のコンタクトレベル誘電体層２８０の上方に堆積させることができる。少なくとも１種の導電材料は、少なくとも１種の金属材料、すなわち少なくとも１種の金属元素を含む導電性材料を含むことができる。
【００８７】
複数の第１の導電層１４６は、複数の第１の裏面凹部１４３内に形成でき、複数の第２の導電層２４６は複数の第２の裏面凹部２４３内に形成でき、連続的な金属材料層（図示せず）は、各裏面コンタクトトレンチ７９の側壁の上、及び第１のコンタクトレベル誘電体層２８０の上方に形成できる。従って、第１及び第２の犠牲材料層（１４２、２４２）は、それぞれ第１及び第２の導電材料層（１４６、２４６）で置換できる。具体的には、第１の犠牲材料層１４２は、それぞれ裏面ブロッキング誘電体層の任意選択部分及び第１の導電層１４６で置換でき、第２の犠牲材料層２４２は、それぞれ裏面ブロッキング誘電体層の任意選択部分及び第２の導電層２４６で置換できる。裏面キャビティは、裏面コンタクトトレンチ７９の各々の、連続的金属材料層４６Ｌにより充填されていない部分に存在する。
【００８８】
金属材料は、コンフォーマル堆積法により堆積させることができ、これは、例えば、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、無電解めっき、電気めっき、又はこれらの組合せとすることができる。金属材料は、元素金属、少なくとも２種の元素金属の金属間合金、少なくとも１種の元素金属の導電窒化物、導電金属酸化物、導電ドープ半導体材料、珪化金属等の導電金属半導体合金、それらの合金、及びそれらの組合せ又はスタックとすることができる。裏面凹部（１４３、２４３）内に堆積させることのできる非限定的な例示的金属材料には、タングステン、窒化タングステン、チタン、窒化チタン、タンタル、窒化タンタル、コバルト、及びルテニウムが含まれる。１つの実施形態において、金属材料は、タングステン及び／又は窒化金属等の金属材料を含むことができる。１つの実施形態において、裏面凹部（１４３、２４３）を充填するための金属材料は、窒化チタン層とタングステン充填材料との組合せとすることができる。１つの実施形態において、金属材料は、化学気相成長法又は原子層堆積法により堆積させることができる。
【００８９】
残りの導電材料は、裏面コンタクトトレンチ７９の内側から除去できる。具体的には、連続的金属材料層の堆積金属材料は、各裏面コンタクトトレンチ７９の各々の側壁から及び第１のコンタクトレベル誘電体層２８０より上から、例えば異方性又は等方性エッチングによってエッチバックできる。第１の裏面凹部１４３内の堆積金属材料の残りの部分は、それぞれ第１の導電性層１４６を構成する。第２の裏面凹部２４３内の堆積金属材料の残りの部分は、それぞれ第２の導電層２４６を構成する。導電層（１４６、２４６）の各々は、導電ライン構造とすることができる。
【００９０】
第２の導電層２４６の、ドレインセレクトレベルの浅いトレンチ分離構造７２のレベルに配置されたサブセットは、ドレインセレクトゲート電極を構成する。第１の導電層１４６の、環状誘電スペーサ１１６の各レベルに配置されたサブセットは、ソースセレクトゲート電極を構成する。導電層（１４６、２４６）の、ドレインセレクトゲート電極とソースセレクトゲート電極との間に配置されたサブセットは、同じレベルに配置されたコントロールゲートとワードラインとの組合せとして機能できる。各導電層（１４６、２４６）中のコントロールゲート電極は、メモリスタック構造５５を含む垂直メモリデバイスのためのコントロールゲート電極である。
【００９１】
メモリスタック構造５５の各々は、導電層（１４６、２４６）の各レベルに配置されたメモリ要素の垂直スタックを含む。導電層（１４６、２４６）のサブセットは、メモリ要素のためのワードラインを含むことができる。下にある周辺デバイス領域７００内の半導体デバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されたワードライン切換えデバイスを含むことができる。メモリレベルアセンブリは、半導体基板９の上方に配置される。メモリレベルアセンブリは、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）と、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を通って垂直に延びるメモリスタック構造５５とを含む。少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）の各々は、それぞれの絶縁層（１３２又は２３２）とそれぞれの導電層（１４６又は２４６）とを含む。少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）は階段状領域を含み、これは、下にある各導電層（１４６、２４６）が、第１の水平方向ｈｄ１に沿って、メモリレベルアセンブリ内の何れの上にある層の導電層（１４６、２４６）よりも長く延びる台状部を含む。
【００９２】
平坦半導体材料層１０の第１の導電型と反対の第２の導電型のドーパントを基板基板半導体層１０の表面部分に打ち込んで、裏面コンタクトトレンチ７９の底面の下のソース領域６１を形成できる。誘電材料を含む絶縁スペーサ７４は、裏面コンタクトトレンチ７９の周辺に例えばコンフォーマル絶縁材料（酸化シリコン等）を堆積させ、その後、異方性エッチングを行うことによって形成できる。第１のコンタクトレベル誘電体層２８０は、堆積させたコンフォーマル絶縁材料の水平部分の垂直部分を除去する異方性エッチング中の付随的エッチングにより薄くなり得る。
【００９３】
コンフォーマル絶縁材料層を裏面コンタクトトレンチ７９内に堆積させることができ、これに異方性エッチングを行うことによって絶縁スペーサ７４を形成できる。絶縁スペーサ７４は、酸化シリコン、窒化シリコン、及び／又は誘電金属酸化物等の絶縁材料を含む。第１の水平方向ｈｄ１に沿って横方向に延びるキャビティは、各絶縁スペーサ７４内に存在する。
【００９４】
裏面コンタクトビア構造は、各裏面コンタクトトレンチ７９の残りの体積内に例えば少なくとも１種の導電材料を堆積させ、堆積させた少なくとも１種の導電材料の余剰部分を第１のコンタクトレベル誘電体層２８０の上面を含む水平面の上から、化学機械平坦化又はリセスエッチング等の平坦化プロセスによって除去することにより形成できる。裏面コンタクトビア構造は、すべての横方向に電気的に絶縁され、第１の水平方向ｈｄ１に沿って横方向に長い。そのため、裏面コンタクトビア構造は、本明細書において横方向に長いコンタクトビア構造７６と呼ばれる。本明細書で使用される限り、構造が「横方向に長い」のは、その構造の、第１の水平方向に沿った最大横方向寸法が、その構造の第１の水平方向に垂直な第２の水平方向に沿った最大横方向寸法より少なくとも５倍大きい場合である。
【００９５】
任意選択により、横方向に長いコンタクトビア構造７６は、それぞれ裏面コンタクトビア下方部分と裏面コンタクトビア上方部分等の複数の裏面コンタクトビア部分とを含んでいてもよい。ある説明的な例において、裏面コンタクトビア下方部分は、ドープ半導体材料（ドープポリシリコン等）を含むことができ、ドープ半導体材料層を堆積させて、裏面コンタクトトレンチ７９を充填し、堆積させたドープ半導体材料を裏面コンタクトトレンチ７９の上側部分から除去することによって形成できる。裏面コンタクトビア上方部分は、少なくとも１種の金属材料（ＴｉＮライナとＷ充填材料との組合せ等）を含むことができ、少なくとも１種の金属材料を裏面コンタクトビア下方部分の上に堆積させ、少なくとも１種の金属材料の余剰部分を、第１のコンタクトレベル誘電体層２８０の上面を含む水平面の上から除去することによって形成できる。第１のコンタクトレベル誘電層２８０は、化学機械平坦化（ＣＭＰ）、リセスエッチング、又はその組み合わせを利用してもよい平坦化プロセスの後半部分で薄くし、除去することができる。横方向に長いコンタクトビア構造７６は、それぞれメモリレベルアセンブリを通してそれぞれのソース領域６１の上に形成できる。横方向に長いコンタクトビア構造７６の各々の上面は、メモリスタック構造５５の上面を含む水平面より上に配置できる。
【００９６】
複数の横方向に長いコンタクトビア構造７６は、第１の水平方向ｈｄ１に沿って横方向に延び、且つ少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を複数の横方向に離間されたブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割し、複数のブロックは、３つの隣接するブロックの集合を含み、これは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置され、且つそれぞれ第１の階段状領域（図１３Ｂに示されるワードラインコンタクトビア領域２００等）、第２の階段状領域（図１３Ｂに示されるメモリレベル貫通ビア領域４００等）、及び第３の階段状領域（図１３Ｂの区域の外部にある第３のブロックＢ３内のメモリレベル貫通ビア領域４００より下に配置できる）を含む第１のブロックＢ１、第２のブロックｂ２、及び第３のブロックＢ３を含む。
【００９７】
図１６Ａ〜１６Ｃに関して、第２のコンタクトレベル誘電体層２８２は、任意選択により、第１のコンタクトレベル誘電体層２８０の上方に形成できる。第２のコンタクトレベル誘電体層２８２は、酸化シリコン又は窒化シリコン等の誘電材料を含む。第２のコンタクトレベル誘電体層２８２の厚さは、３０ｎｍ〜３００ｎｍの範囲とすることができるが、それ未満及びそれを超える厚さも利用できる。
【００９８】
各種のコンタクトビア構造は、コンタクトレベル誘電体層（２８０、２８２）、誘電充填材料部分４３０、及びメモリレベルアセンブリ内及び下位レベルの金属相互接続構造７８０上のメモリデバイスの各種のノードにおける下にある誘電材料を通して形成できる。具体的には、メモリレベル貫通ビア構造４８８は、誘電充填材料部分４３０を通して、及び任意選択によりコンタクトレベル誘電体層（２８０、２８２）を通して形成し、下位レベル金属相互接続構造７８０と電気的に接触する（すなわち、これに電気的に連結できる）。ワードラインコンタクトビア構造８６は、コンタクトレベル誘電体層（２８０、２８２）と、領域２００内の第２階層の逆段差誘電材料部分２６５とを通して形成できる。
【００９９】
ワードラインコンタクトビア構造８６の、第２の導電層２４６と接触するサブセットは、領域２００内の第２階層の逆段差誘電材料部分２６５を通って延びるが、第１階層の逆段差誘電材料部分１６５を通って延びない。ワードラインコンタクトビア構造８６の、第１の導電層１４６と接触する別のサブセットは、第２階層の逆段差誘電材料部分２６５を通り、及び領域２００内の第１階層の逆段差誘電材料部分を通って延びる。
【０１００】
ドレイン領域６３と接触するドレインコンタクトビア構造８８は、デバイス領域１００内のコンタクトレベル誘電体層（２８０、２８２）と第２の絶縁キャップ層２７０とを通って延びることができる。ソース接続ビア構造９１は、コンタクトレベル誘電体層（２８０、２８２）を通って延びて、領域１００、２００及び／又は４００内の横方向に長いコンタクトビア構造７６との電気接続を提供する。
【０１０１】
各ビア構造（４８８、８６、８８、９１）は、パターニングプロセスと充填プロセスとのそれぞれのセットを利用して形成されてもよい。或いは、２種類以上のビア構造（４８８、８６、８８、９１）は、パターニングプロセスと充填プロセスとの共通のセットを利用して形成されてもよいが、その中の異方性エッチングプロセスが、同時に形成されるキャビティの種類ごとの標的高さレベルにおけるキャビティの垂直の範囲を制御できることが条件である。
【０１０２】
１つの実施形態において、ワードラインコンタクトビア構造８６は、第１の階段状領域（図１６Ｂに示されるワードラインコンタクトビア領域２００等）及び第３の階段状領域（図１６Ｂに示される領域より下のワードラインコンタクトビア領域２００の他の例）の上方と、第１及び第３のブロック（Ｂ１、Ｂ３）（例えば、奇数番号のブロック）内の導電層（１４６、２４６）のそれぞれの部分の上とに直接形成できるが、第２の階段状領域の上方（例えば、図１６Ｂに示されるメモリレベル貫通ビア領域４００等）（例えば、偶数番号のブロック）には何れのコンタクトビア構造も形成しない。
【０１０３】
メモリレベル貫通ビア構造４８８の各々は、誘電充填材料部分４３０（例えば、偶数番号のブロック内）を通って形成できる。メモリレベル貫通ビア構造４８８は、誘電充填材料部分４３０をパターニングし、導電材料（例えば、ＴｉＮ、ＷＮ、Ｗ、Ａｌ、Ｔｉ、Ｃｕ等）を部分４３０の開口内に堆積させて、メモリレベル貫通ビア構造４８８を形成することにより、他のビア構造（８６、８８、９１）から分離して形成してもよい。或いは、メモリレベル貫通ビア構造４８８は、他のビア構造（８６、８８、９１）及び／又は裏面コンタクトビア構造７６の１つ又は複数と同じパターニング及び堆積ステップ中に形成されてもよい。
【０１０４】
上では奇数及び偶数番号のブロックについて説明されているが、領域４００及び２００は、領域１００の片側において連続的に交互になっている必要はない点に留意すべきである。例えば、２つの隣接する領域２００の集合は、領域１００のある側（例えば、左又は右側）で１つの領域４００又は隣接する２つの領域４００の集合により分離されてもよい。デバイス領域１００の片側（例えば、左側）で、メモリレベル貫通ビア構造４８８のサブセットは、領域４００内の偶数番号の階段状領域の区域内に、第２の階段状領域等のこれらの偶数番号の階段状領域が除去された後に形成でき、一方では、第１及び第３の階段状領域等の奇数番号の階段状領域はそのままの状態で残る。本明細書において使用される限り、ある領域又は構造が「そのままの状態で残る」のは、その領域又は基板に対して実質的な構造の変化が加えられない場合である。メモリレベル貫通ビア構造４８８の各々は、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面を含む第２の水平面へ垂直に延びる。
【０１０５】
これに対して、図１７Ｅに示されるように、領域１００の反対側（例えば、右側）では、メモリレベル貫通ビア構造のサブセットは、領域４００において、奇数番号の階段状領域の区域において、第１の階段状領域等のこれらの奇数番号の階段状領域が除去された後に形成でき、第２の階段状領域等の偶数番号の階段状領域はそのままの状態で残る。
【０１０６】
従って、図２〜７に示されるように、複数の交互のそれぞれの犠牲層（１４２、２４２）と絶縁層（１３２、２３２）とが堆積されて、少なくとも１つの交互スタックが形成される。その後、図１３Ａ〜１３Ｂに示されるように、複数の裏面トレンチ７９が形成され、これは少なくとも１つの交互スタックを通って第１の水平方向ｈｄ１に沿って横方向に延びる。図１４Ａ〜１４Ｃに示されるように、犠牲層（１４２、２４２）が少なくとも１つの交互スタックから複数の裏面トレンチ７９を通じて選択的に除去され、複数の裏面凹部（１４３、２４３）が絶縁層（１３２、２３２）間に形成される。
【０１０７】
図１５Ａ〜１５Ｃに示されるように、複数の導電層（１４６、２４６）が複数の裏面トレンチを通して裏面凹部内に形成され、絶縁スペーサ７４が複数の裏面トレンチ７９内に形成され、複数の横方向に長いコンタクトビア構造７６が絶縁スペーサ７４上の複数の裏面トレンチ７９内に形成される。
【０１０８】
図１１Ａ〜１２Ｂに示されるように、複数の裏面トレンチを通して裏面凹部内に複数の導電層を形成するステップは、第２の階段状領域を除去するステップ及び誘電充填材料部分４３０を形成するステップ後に行われる。第２の階段状領域を除去するステップは、第２の階段状領域内の絶縁層と犠牲層とを除去して、メモリレベル貫通開口７６９を形成するステップを含む。導電層４６は、メモリレベル貫通開口７６９内に配置された誘電充填材料部分４３０に形成されない。
【０１０９】
図１７Ａ〜１７Ｆに関して、ラインレベル誘電体層１１０はコンタクトレベル誘電体層（２８０、２８２）の上方に形成できる。各種の金属相互接続構造（１０８、１０３、１０１）は、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造（１０８、１０３、１０１）は、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造４８８とのそれぞれのペアに電気的に連結された（例えば、その上に形成されたか又はそれと物理的に接触する）上位レベル金属相互接続構造１０８、第２の水平方向ｈｄ２に沿って第１の水平方向ｈｄ１に垂直に延びるビットライン１０３、及びソース接続ビア構造９１と接触して、横方向に長いコンタクトビア構造７６を通ってソース領域６１をバイアスするための導電経路を提供するソース接続ライン構造１０１を含むことができる。ドレイン側セレクトゲート電極コンタクトビア構造８７は、領域２００においてデバイス領域１００に隣接して配置される。領域２００内の隣接する裏面コンタクトトレンチ７９間の各サブブロック内に、隣接するデバイスレベルから２つ以上の垂直に離間されたワードラインを露出させる２つ以上の段差があってもよい。この場合、同じサブブロック内に相互に平行に配置された２つ以上のワードラインコンタクトビア構造８６（例えば、図１７Ｅ及び１７Ｆに示されるように２つの構造８６）があり、それぞれの垂直に離間されたワードラインと接触する。
【０１１０】
上位レベル金属相互接続構造１０８の例示的なレイアウトが図１７Ｂ及び１７Ｄに示されている。図１７Ｄは上面図であり、図１７Ｂは横断面図であり、上位レベル金属相互接続構造１０８及びビットライン１０３の形状が点線で示されている。上位レベル金属相互接続構造１０８は、隣接するブロックにわたって延びることができ、すなわち、それぞれの横方向に長いコンタクトビア構造７６にまたがる。例えば、上位レベル金属相互接続構造１０８のいくつかは、第２のブロックと、第１及び第３のブロックの１つとにわたって延びることができる。図１７Ｅ及び１７Ｆは、上位レベル金属相互接続構造の他の例示的レイアウトを示す。この実施形態において、いくつかの上位レベル金属相互接続構造１０８は、領域４００内に配置されたメモリレベル貫通ビア構造４８８によって下位レベル金属相互接続構造７８０に電気的に連結され、領域２００内のワードラインコンタクトビア構造８６によってワードライン４６に電気的に連結される。他の上位レベル金属相互接続構造２０８は、領域２００内のワードラインコンタクトビア構造８６によってワードライン４６に電気的に連結されるが、下位レベル金属相互接続構造７８０には、領域４００内にあるメモリレベル貫通ビア構造４８８によって電気的に連結されない。これらの上位レベル金属相互接続構造２０８は、領域４００以外の位置でドライバ回路デバイスに電気的に連結されてもよい。ビットライン１０３は、メモリレベルアセンブリ上に形成され、ドレインコンタクトビア構造８８によってメモリスタック構造５５のノード（例えば、ドレイン領域６３）に電気的に連結される。本明細書で使用される限り、第１の要素が第２の要素に電気的に連結されるのは、第１の要素と第２の要素との間に電気的短絡（すなわちオーム接触）、電子トンネリング通信、又は抵抗（すなわちショットキー）コンタクトの何れも存在しない場合である。この場合、上位レベル金属相互接続構造１０８は、ワードラインコンタクトビア構造８６により、導電層４６として具現化されているそれぞれのワードラインに電気的に短絡可能である。
【０１１１】
第１の例示的構造はメモリレベルアセンブリを含み、これは半導体基板９の上方に配置され、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）と、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を通って垂直に延びるメモリスタック構造５５とを含む。少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）の各々は、それぞれの絶縁層（１３２又は２３２）とそれぞれの導電層（１４６又は２４６）との交互層を含む。複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを通って垂直に延び、第１の水平方向ｈｄ１に沿って横方向に延び、且つ少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を複数の横方向に離間されたブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割する。複数のブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）は、少なくとも３つの隣接するブロックの集合を含み、これは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置された第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３を含む。メモリレベル貫通ビア領域４００は、第２のブロックＢ２の長さ方向の端において、且つ第１のブロックＢ１の階段状領域と第３のブロックＢ３の階段状領域との間に配置される。
【０１１２】
第１及び第３のブロック（Ｂ１、Ｂ３）の各階段状領域は、下にある導電層（１４６又は２４６）の各々が、第１の水平方向ｈｄ１に沿って、メモリレベルアセンブリ内の何れの上にある層の導電層（１４６又は２４６）よりも長く延びる台状部を含む。メモリレベル貫通ビア領域４００は、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面を含む第２の水平面まで垂直に延びるメモリレベル貫通ビア構造４８８を含む。
【０１１３】
少なくとも１つの下位レベル誘電体層７６０は、半導体基板９の上にある。平坦半導体材料層１０は、少なくとも１つの下位レベル誘電体層７６０の上にあり、メモリスタック構造５５中の垂直半導体チャネル６０に電気的に接続される水平半導体チャネル５８を含む。半導体デバイス７１０（例えば、ワードラインドライバ回路のＣＭＯＳトランジスタ）は、半導体基板９の上に配置できる。下位レベル金属相互接続構造７８０は、半導体デバイス７１０のノード（例えば、ソース、ドレイン、及び／又はゲート電極）に電気的に短絡され、平坦半導体材料層１０の下にある少なくとも１つの下位レベル誘電体層７６０中に埋め込むことができる。メモリレベル貫通ビア構造４８８は、下位レベル金属相互接続構造７８０と接触する。
【０１１４】
上位レベル金属相互接続構造１０８は、メモリレベルアセンブリの上にあり、少なくとも１つの上位レベル誘電体層１１０中に埋め込まれる。上位レベル金属相互接続構造１０８の少なくとも一部は、それぞれ、領域４００内に配置されたそれぞれのメモリレベル貫通ビア構造４８８によってそれぞれの下位レベル金属相互接続構造７８０に電気的に連結され、領域２００内のそれぞれのワードラインコンタクトビア構造８６によってそれぞれのワードライン４６に電気的に連結される。ビットライン１０３もメモリレベルアセンブリの上にあり、メモリスタック構造５５のノードに（ドレイン領域６３を通じて）電気的に連結され、少なくとも１つの上位レベル誘電体層１１０に埋め込まれる。メモリスタック構造５５は、導電層（１４６、２４６）の各レベルに配置されたメモリ要素の垂直スタックを含む。導電層（１４６、２４６）は、メモリ要素のためのワードラインを含む。１つの実施形態において、半導体デバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されたワードライン切換えデバイスを含むことができる。
【０１１５】
１つの実施形態において、メモリレベル貫通ビア構造４８８の各々は、それぞれの下にある下位レベル金属相互接続構造７８０と接触できる。１つの実施形態において、半導体基板９上の半導体デバイス７１０のサブセットは、平坦半導体材料層１０の区域の下に配置でき、すなわち、上にある平坦半導体材料層１０と面積重複を有する。
【０１１６】
１つの実施形態において、誘電充填材料部分４３０は、メモリレベル貫通ビア領域４００内に配置できる。誘電充填材料部分４３０は、メモリレベル貫通ビア構造４８８を横方向に取り囲むことができ、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面の下にある第２の水平面へ垂直に延びることができる。
【０１１７】
平面半導体材料層１０は、メモリレベルアセンブリの下にあり、メモリスタック構造５５内の垂直半導体チャネル６０に電気的に接続された水平半導体チャネル５８を含むことができる。第２の水平面は、平坦半導体材料層の底面の下にある。１つの実施形態において、誘電充填材料部分４３０は、メモリレベルアセンブリと平坦半導体材料層１０とを通って延びる実質的に垂直な側壁を含むことができる。
【０１１８】
１つの実施形態において、複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを通って垂直に延び、第１の水平方向ｈｄ１に沿って横方向に延び、且つメモリレベルアセンブリを複数の横方向に離間されたブロック（Ｂ０、Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割できる。複数のブロックは、例えば、３つの隣接するブロックの集合を含むことができ、これは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３を含む。誘電充填材料部分４３０は、第２のブロックＢ２の長さ方向の端において、且つ第１のブロックＢ１の階段状領域と第３のブロックＢ３の階段状領域との間に配置できる。第１及び第３のブロック（Ｂ１、Ｂ３）の各階段状領域は、それぞれの下にある導電層（１４６又は２４６）が、第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層（１４６又は２４６）よりも長く延びる台状部を含むことができる。
【０１１９】
メモリスタック構造５５の各々は、メモリフィルム５０と、メモリレベルアセンブリの下にある平坦半導体材料層１０中のそれぞれの水平チャネル５８に隣接する垂直半導体チャネル６０とを含むことができる。ワードラインコンタクトビア構造８６は、領域２００内の第１及び第３のブロック（Ｂ１、Ｂ３）の階段状領域の上にある逆段差誘電材料部分（２６５、１６５）を通って延びることができ、第１及び第３のブロック（Ｂ１、Ｂ３）の導電層（１４６、２４６）のそれぞれの部分と接触できる。上位レベル金属相互接続構造１０８は、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造４８８とのそれぞれのペアを電気的に短絡させることができ、メモリレベルアセンブリの上に重ねることができ、領域４００内の第２のブロックＢ２と、領域２００内の第１及び第３のブロック（Ｂ１、Ｂ３）の１つとにまたがることができる。
【０１２０】
図１８を参照すると、本開示の第２の実施形態による第２の例示的構造が示されている。具体的には、この第２の実施形態では、第２の例示的構造の半導体デバイスのために利用されるワードライン切換えデバイス７１０が、第１の実施形態のように領域１００の下ではなく領域４００内に配置される。それ以外については、第１の実施形態に関して上述したステップ及び構造を第２の実施形態で使用できる。第２の例示的構造は、図１Ａ及び１Ｂの第１の例示的構造から、半導体デバイス及び下位レベルの金属相互接続構造７８０のパターンを変更することによって得られる。
【０１２１】
図の例において、ワードライン切換えデバイス７１０は、メモリレベル貫通ビア領域４００内に形成されるＣＭＯＳ構成の電界効果トランジスタとすることができる。任意選択により、ワードライン切換えデバイスのサブセットは、メモリレベル貫通ビア領域４００の区域の外部、例えばメモリアレイ領域１００の区域の下、又はワードラインコンタクトビア領域２００の区域の下等に形成されてもよい。ワードライン切換えデバイスのアクティブ領域７３０（図１Ａに示されるソース領域７４２及びドレイン領域７４４）は、浅いトレンチ分離構造７２０により横方向に取り囲むことができる。
【０１２２】
下位レベル金属相互接続構造７８０は、少なくとも１つの下位レベル誘電体層７６０中に埋め込むことができ、半導体基板９上又はその上方に配置されたワードライン切換えデバイスのノードに電気的に短絡できる。下位レベル金属相互接続構造７８０は、下位レベルの最上位の金属構造７８８がメモリレベル貫通ビア領域４００の各区域内に後に形成されることになるメモリレベル貫通ビア構造のための適当なランディングパッドを提供するように構成される。
【０１２３】
図１９Ａ〜１９Ｂに関して、図２から図１７Ａ〜１７Ｄまでの加工ステップが実行されて、平坦半導体材料層１０、メモリレベルアセンブリ、各種のコンタクトビア構造（８８、８６、９１、４８８）、ラインレベル誘電体層１１０、及びラインレベル誘電体層１１０中に埋め込まれた金属相互接続構造（１０８、１０１）とビットライン１０３とが形成される。
【０１２４】
１つの実施形態において、ワードライン切換えデバイスの電界効果トランジスタは、図１９Ｂに示されるようにＣＭＯＳ構成において対として共通の電源ノードを共有することができ、これは電源金属相互接続構造７８０２に接続されるソース領域又はドレイン領域７３０とすることができる。ゲート構造７５０は、電界効果トランジスタのチャネル領域をまたぐことができる。切換え出力ノード金属相互接続構造は、各電界効果トランジスタの出力ノードに接続でき、これは、それぞれの電界効果トランジスタのドレイン領域又はソース領域とすることができる。電源金属相互接続構造７８０２と切換え出力ノード金属相互接続構造とは、下位レベルの金属相互接続構造７８０のサブセットである。ワードライン切換えデバイスは、第２の水平方向ｈｄ２に沿って繰り返される周期的アレイとして配置でき、隣接する２つのブロックの幅（第１のブロックＢ１と第２のブロックＢ２との組合せの幅等）を周期とする。
【０１２５】
具体的には、図１９Ａに示されるように、平坦半導体材料層１０は、少なくとも１つの下位レベルの誘電体層７６０の上方に形成できる。メモリレベルアセンブリは、平坦半導体材料層１０の上方に形成でき、平坦半導体材料層１０は、メモリスタック構造５５中の垂直半導体チャネル６０に電気的に接続される水平半導体チャネル５８を含むことができる。メモリレベルアセンブリは、半導体基板と平坦半導体層１０の上方に形成できる。メモリレベルアセンブリは、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）と、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を通って垂直に延びるメモリスタック構造５５とを含む。少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）の各々は、それぞれの絶縁層（１３２又は２３２）とそれぞれの導電層（１４６又は２４６）との交互層を含む。メモリスタック構造５５の各々は、導電層（１４６、２４６）の各レベルに配置されたメモリ要素の垂直スタックを含む。導電層（１４６、２４６）は、メモリ要素のためのワードラインを含む。
【０１２６】
少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）は階段状領域を含み、これは、下にある導電層（１４６、２４６）の各々が、第１の水平方向に沿って、メモリレベルアセンブリ内の何れの上にある導電層（１４６、２４６）よりも長く延びる台状部を含む。少なくとも１つのレトロステップ誘電材料部分（１６５、２６５）は、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）上の階段状領域の上方に形成できる。
【０１２７】
複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを通って形成される。複数の横方向に長いコンタクトビア構造７６は、第１の水平方向ｈｄ１に沿って横方向に延び、且つ少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）を複数の横方向に離間されたブロック（Ｂ１、Ｂ２、Ｂ３、Ｂ４、．．．）に横方向に分割する。複数のブロック（Ｂ１、Ｂ２、Ｂ３、Ｂ４、．．．）は、隣接する３つのブロックの集合を含み、これは、順番に、第１のブロックＢ１、第２のブロックＢ２、第３のブロックＢ３、及び第４のブロックＢ４を含み、これらは第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置され、且つそれぞれが第１の階段状領域（第３及び第４のブロックＢ３及びＢ４の残りの階段を含むワードラインコンタクトビア領域２００等）、第２の階段状領域（そこから階段が除去された、第１及び第２のブロックＢ１及びＢ２のメモリレベル貫通ビア領域４００等）、及び第３の階段状領域（Ｂ０（明瞭化のために図示されず）等の追加のブロックの残りの第３の階段を含むワードラインコンタクトビア領域２００等）を含む。
【０１２８】
メモリレベルアセンブリを通って延びるメモリレベル貫通開口７６９は、第２の階段状領域等、除去された階段状領域の区域に形成できる。メモリレベル貫通開口７６９は、少なくとも１つの下位レベル誘電材料層７６０内に延びることができる。メモリレベル貫通開口７６９は、メモリレベルアセンブリと平坦半導体材料層１０とを通って延びる実質的に垂直な側壁を含むことができる。誘電充填材料部分４３０は、メモリレベル貫通開口７６９内に形成できる。その後、これらのステップに、前述のように、裏面トレンチ７９を形成するステップ、犠牲材料層（１４２、２４２）を導電層（１４６、２４６）で置換するステップ、及び裏面トレンチ７９内の絶縁スペーサ７４とコンタクトビア構造（例えば、ソース電極又は局所相互接続）７６とを形成するステップが続く。
【０１２９】
ワードラインコンタクトビア構造８６は、導電層（１４６、２４６）のうち、第１及び第３の階段状領域等の残りの階段状領域にある部分の上及び上方に形成でき、一方では、それと同時に、第２の階段状領域等の除去された階段状領域の上方に何れのコンタクトビア構造も形成されない。ワードラインコンタクトビア構造８６は、第１及び第３の階段状領域等の残りの階段状領域の上方に、及び導電層（１４６、２４６）のうち、第１及び第３のブロック（Ｂ１、Ｂ３）にあるそれぞれの部分の上に直接、少なくとも１つの逆段差誘電材料部分（１６５、２６５）を通して形成でき、一方では、それと同時に、第２の階段状領域Ｂ２等の除去された階段状領域の上方に何れのコンタクトビア構造も形成されない。
【０１３０】
メモリレベル貫通ビア構造４８８の各々は、前の実施形態で説明したように、誘電充填材料部分４３０を通して形成できる。メモリレベル貫通ビア構造４８８の各々は、少なくとも、メモリレベルアセンブリの最上面を含む第１の水平面から、メモリレベルアセンブリの最下面を含む第２の水平面まで垂直に延びる。
【０１３１】
ワードライン切換えデバイスのノードは、第２の階段状領域等の除去された階段状領域の区域に形成されたメモリレベル貫通ビア構造４８８を利用して、導電層（１４６、２４６）のうち、第１及び第３の階段状領域等の残りの階段状領域にある部分に電気的に接続できる。例えば、上位レベル金属相互接続構造１０８は、メモリレベル貫通ビア構造４８８の上と、メモリレベルアセンブリの上方と、ワードラインコンタクトビア構造８６の上とに形成できる。例えば、上位レベル金属相互接続構造１０８は、メモリレベルアセンブリの上方のワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造４８８とのそれぞれのペアの上に形成できる。上位レベル金属相互接続構造１０８の少なくとも１つは、第２のブロックＢ２と第３のブロックＢ３とにわたって延びることができる。１つの実施形態において、上位レベル金属相互接続構造１０８の各々は、第１のブロックＢ１と第３のブロックＢ３との間に配置されたそれぞれの横方向に長いコンタクトビア構造７６にまたがることができる。
【０１３２】
図２０を参照すると、第２の例示的実施形態の変形形態が示されており、これは、図１８の第２の例示的構造から、任意選択の誘電パッド層５２及び第１階層の交互スタック（１３２、１４２）のサブセットを、ワードライン切換えデバイス、少なくとも１つの下位レベル誘電体層７６０、及び下位レベル金属相互接続構造７８０と同じレベルに形成することにより得られる。例えば、ワードライン切換えデバイスと下位レベル金属相互接続構造７８０とは、メモリレベル貫通ビア領域４００内及びメモリアレイ領域１００の区域の外部に形成できる。
【０１３３】
１つの実施形態において、誘電パッド層５２及び第１階層の交互スタック（１３２、１４２）のサブセットは、基板９の上に形成できる。その後、第１階層の交互スタック（１３２、１４２）のサブセットの一部をメモリアレイ領域１００の外部から除去することができ、第１階層の交互スタック（１３２、１４２）のサブセットの台状部を有する階段状領域は、メモリアレイ領域１００の、メモリスタック貫通ビア領域４００又はワードラインコンタクトビア領域２００に隣接する周辺部分に形成できる。下位レベル逆段差誘電材料部分７６５は、各階段状領域の上方に形成し、領域７００内で除去できる。次に、半導体デバイス７１０、少なくとも１つの下位レベル誘電体層７６０、及び下位レベル金属相互接続構造７８０は、領域７００内の基板９の上方に形成される。下位レベル逆段差誘電材料部分７６５は、第１階層の交互スタックの堆積されたサブセットの上面及び少なくとも１つの下位レベル誘電体層７６０の上面と実質的に同じレベルの上面を有することができる。
【０１３４】
図２１に関して、第１階層の交互スタック（１３２、１４２）の相補的なサブセットは、第１階層の交互スタック（１３２、１４２）の堆積されたサブセットの上方に形成できる。図３、４Ａ及び４Ｂ、５Ａ及び５Ｂ、並びに６Ａ及び６Ｂの加工ステップを実行して、第１階層の構造を形成できる。図２２に関して、ステップ７Ａ及び７Ｂの加工ステップから図１０Ａ及び１０Ｂの加工ステップを実行して、第２階層の構造を形成できる。この実施形態において、水平チャネルはメモリレベルアセンブリの下にある基板９中に配置されるが、これは、この実施形態では層１０を省略してもよいからである。或いは、層１０は、領域１０の外部で基板９の上に直接形成される。
【０１３５】
図２３に関して、図１１Ａ及び１１Ｂの加工ステップから図１７Ａ〜１７Ｄの加工ステップを実行して、ワードライン切換えデバイスのノードを、第２の階段状領域等の除去された階段状領域の区域に形成されたメモリレベル貫通ビア構造４８８を利用して、導電層（１４６、２４６）の、第１及び第３の階段状領域等の残りの階段状領域内のある部分に電気的に接続できる。
【０１３６】
図２４Ａ及び２４Ｂに関して、本開示の第３の実施形態による第３の例示的構造は、絶縁層と犠牲絶縁材料層との交互スタックの第１の部分を、絶縁スタックの交互スタックのうち、犠牲絶縁材料層が導電ワードライン層で置換された第２の部分から分離する堀型トレンチを含む。第３の例示的構造は、第１の例示的構造、第２の例示的構造、又はその変形形態から、第１階層の交互スタックの形成までの加工ステップを実行することによって得られる。第１及び第２の実施形態のように、下位レベル金属相互接続構造７８０は、半導体デバイスのノードに電気的に短絡させることができ、半導体基板９の上方に形成された少なくとも１つの下位レベル誘電体層７６０中に埋め込むことができる。第１階層の支柱構造１７１のパターンのレイアウトは、任意選択により、第１階層の支柱構造１７１をメモリスタック貫通ビア領域４００の各々の中央部分から任意選択により除去するように変更できる。図５Ａ、５Ｂ、及び６の加工ステップを、第１階層のメモリ開口１４９を形成するために利用されたパターンに変更を加えて実行できる。任意選択による平坦導電材料層６と平坦半導体材料層１０とは、これらの層から、下にある絶縁層７６０まで延びる開口１５１を形成するようにパターニングされてもよい。開口１５１は、領域４００の下方に配置され、他の絶縁材料層（例えば、酸化シリコン又はドープ珪酸塩ガラス）７６０で充填されてもよい。
【０１３７】
具体的には、第１階層のメモリ開口１４９の形成と同時に、第１階層の堀型トレンチを各メモリスタック貫通ビア領域４００に形成できる。例えば、フォトレジスト層は、第１の絶縁キャップ層１７０又は階層間誘電体層１８０の形成後に塗布でき、第１階層の交互スタック（１３２、１４２）を通って形成されることになるメモリ開口のパターン及び第１階層の堀型トレンチのパターンを含むパターニングされたフォトレジスト層が形成されるように、リソグラフィによりパターニングできる。異方性エッチングが第１階層の交互スタック（１３２、１４２）に実行されて、第１階層のメモリ開口１４９と第１階層の堀型トレンチとが形成される。
【０１３８】
犠牲メモリ開口充填部分１３１は、第１階層のメモリ開口１４９内に形成でき、犠牲堀型トレンチ充填部分１４１は第１階層の堀型トレンチ内に形成できる。例えば、犠牲充填材料層は、第１階層のメモリ開口１４９及び第１階層の堀型トレンチ内に堆積され、犠牲充填材料層の余剰部分は、スタック間誘電体層１８０の上面の上方から除去できる。犠牲充填材料は、第１及び第２の実施形態と同じ材料を含むことができる。
【０１３９】
第１階層のメモリ開口１４９内の犠牲材料の残りの部分は、それぞれ犠牲メモリ開口充填部分１３１を構成する。第１階層の堀型トレンチ内の犠牲材料の残りの部分は、それぞれ犠牲堀型トレンチ充填部分１４１を構成する。犠牲メモリ開口充填部分１３１及び犠牲堀型トレンチ充填部分１４１の上面は、第１の絶縁キャップ層１７０の上面と同一平面とすることができる。犠牲メモリ開口充填部分１３１は、その中にキャビティを含んでいてもいなくてもよい。
【０１４０】
図２５Ａ及び２５Ｂに関して、図７、８Ａ、８Ｂ、９Ａ、及び９Ｂの加工ステップを、利用されるパターンを変更して実行し、第２階層の開口を形成できる。具体的には、第１階層の堀型トレンチのためのパターンは、第２階層のメモリ開口のためのパターンに追加することができる。フォトレジスト層のパターンを、第２階層の交互スタック（２３２、２４２）を通じて転写する異方性エッチングプロセス後、第２階層の堀型トレンチが第１階層の堀型トレンチの上方に形成される。第２階層の堀型トレンチのパターンは、第１階層の堀型トレンチのパターンと同じとすることができる。犠牲メモリ開口充填部分１３１と犠牲堀型トレンチ充填部分１４１とは、次に選択的エッチング又はアッシング（部分１３１及び１４１が炭素ベースの材料を含む場合）によって除去される。第１階層の堀型トレンチと第２階層の堀型トレンチとの各スタックは、堀型トレンチ４４９を構成する。少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）を通って延びるメモリ開口４９は、堀型トレンチ４４９の形成と同時に形成できる。
【０１４１】
１つの実施形態において、各堀型トレンチ４４９はＵ字型の水平断面形状を有することができ、Ｕ字型の２つの開放端は、少なくとも１つの逆段差誘電材料部分（１６５、２６５）の表面からなる垂直の側壁を含む。この場合、各堀型トレンチ４４９の２つの辺は、裏面コンタクトトレンチ７９の長さ方向に平行な第１の水平方向ｈｄ１に沿って延びることができ、堀型トレンチ４４９の接続部分を通じて相互に接合できる。２つの辺は、堀型トレンチ４４９の基端側で第２の長さ方向ｈｄ２に平行に延び、堀型トレンチ４４９の先端側では、第１の水平方向に沿って第１階層の交互スタック（１３２、１４２）の最も下の層の区域より先まで延びることができる。本明細書で使用される限り、堀型トレンチ４４９の「基端」側とは、メモリアレイ領域１００に近い側を指し、堀型トレンチ４４９の「先端」側とは、メモリアレイ領域１００から遠い側を指す。
【０１４２】
他の実施形態において、各堀型トレンチ４４９は、閉じた形状（例えば、多角形、円形、楕円形、不規則形状等）を有することができ、それにより、メモリレベルアセンブリの区域は、各堀型トレンチ４４９の内側に配置され、メモリレベルアセンブリの相補的区域は各堀型トレンチ４４９の外側に配置される。この場合、堀型トレンチ４４９は、堀型トレンチ４４９の内側を堀型トレンチ４４９の外側から分離し、閉じた形状の区域は堀型トレンチ４４９の区域に対応する。本明細書において使用される限り、閉じた形状は、閉じた外周と、閉じた外周の内側に閉じた内周により画定される開口とを有する形状である。堀型トレンチ４４９の開口は、層１０中の開口１５１より上に配置され、開口１５１と同じ又は同様の形状間及び／又は寸法を有していてもよい。
【０１４３】
堀型トレンチ４４９は、対応するメモリレベル貫通ビア領域４００の区域を画定し、少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）を通って延びる。少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の一部は、メモリレベル貫通ビア領域４００にある。具体的には、少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の、絶縁犠牲材料層（１４２、２４２）を含む部分は、堀型トレンチ４４９が閉じた形状を有する場合には堀型トレンチ４４９の内側の側壁の集合内、又は堀型トレンチ４４９がＵ字型である場合には堀型トレンチ４４９の内側の側壁の集合と、堀型トレンチ４４９の先端に配置された堀型トレンチ４４９の縦の辺のペアを接続する平面を含む垂直面との組合せ内において横方向に取り囲まれ得る。
【０１４４】
図２６Ａ及び２６Ｂに関して、図１０Ａ及び１０Ｂの加工ステップのサブセットを実行して、任意選択による柱チャネル部分１１とメモリスタック構造５５とを形成できる。ドレイン領域６３は、垂直の半導体チャネル６０の各々の上に形成できる。
【０１４５】
１つの実施形態において、堀型トレンチ４４９の表面のすべてを誘電表面とすることができる。選択的半導体堆積プロセスを利用して、柱チャネル部分１１が、各メモリ開口４９の底部において平坦半導体材料層１０の物理的に露出された半導体表面からのみ成長し、堀型トレンチ４４９内に半導体材料が堆積されないように、柱チャネル部分１１を形成する。
【０１４６】
メモリスタック構造５５の形成と同時に、ダミーメモリスタック構造１５５は、各堀型トレンチ４４９内に形成される。例えば、メモリフィルム５０は、各メモリ開口４９内において、少なくとも１つの誘電材料層（５１、５４、５６）を含む層のスタックを堆積させ、異方性エッチングすることにより、各堀型トレンチ４４９内の絶縁ライナ５０の形成と同時に形成できる。その後、コンフォーマル半導体材料層は、メモリフィルム５０と絶縁ライナ５０との上に堆積させることができ、コンフォーマル半導体材料層の一部は、平坦化プロセスを利用して少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の上方から除去できる。コンフォーマル半導体材料層の残りの部分は、それぞれ垂直半導体チャネル６０を構成し、これは、メモリスタック構造５５中であれば垂直電界効果トランジスタのアクティブチャネル、又は堀型トレンチ４４９の内側のダミーメモリスタック構造１５５中であれば半導体充填材料部分６０とすることができる。
【０１４７】
各ダミーメモリスタック構造１５５は、メモリスタック構造５５と同じ要素の集合を有することができる。堀型トレンチ４４９内に形成され、メモリフィルム５０と同じ材料スタックを有する集合は、本明細書において絶縁ライナ５０と呼ぶ。ダミードレイン領域４６３は、各ダミーメモリスタック構造１５５の上に形成できる。ダミーメモリスタック構造１５５は、下にある要素及び横方向に取り囲む要素のすべてから電気的に絶縁できる。例えば、各ダミーメモリスタック構造１５５は、少なくとも１つの下位レベル誘電体層７６０（開口１５１を充填する少なくとも１つの下位レベル相互接続誘電体層７６８等）と少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の側壁との上面、スタック間誘電体層１８０、第１の絶縁キャップ層１７０、及び第２の絶縁キャップ層２７０と接触できる。
【０１４８】
ダミーメモリスタック構造１５５とダミードレイン領域４６３との各組合せは、それぞれの堀型トレンチ４４９を充填する絶縁堀型トレンチ構造（１５５、４６３）を構成する。メモリレベル貫通ビア領域４００の区域は、それぞれの絶縁堀型トレンチ構造（１５５、４６３）の閉じた内周によって画定される区域を含む。
【０１４９】
図２７Ａ及び２７Ｂに関して、図１３Ａ及び１３Ｂの加工ステップの相補的サブセットを実行して、第１のコンタクトレベル誘電体層２８０と裏面コンタクトトレンチ７９とを形成できる。
【０１５０】
図２８Ａ及び２８Ｂに関して、図１４Ｂ、１４Ｃ、１５Ｂ、及び１５Ｃの加工ステップを実行して、犠牲材料層（１４２、２４２）を導電層（２４６、２４６）で置換できる。１つの実施形態において、犠牲材料層（１４２、２４２）は、誘電スペーサ層、すなわち絶縁層（１３２、２３２）を垂直に離間させる誘電材料層を含むことができる。絶縁堀型トレンチ構造（１５５、４６３）は、単独で又は逆段差誘電材料部分（１６５、２６５）と組み合わせて、エッチャントが絶縁堀型トレンチ構造（１５５、４６３）により横方向に取り囲まれる区域中へ横方向に伝搬するのをブロックし、それによって堀型トレンチ構造（１５５、４６３）により囲まれた領域４００に裏面凹部（１４３、２４３）が形成されない。誘電スペーサ層（すなわち犠牲材料層（１４２、２４２））の、堀型トレンチ構造の外部（すなわちメモリレベル貫通ビア領域４００の外部）にある部分は、導電層（１４６、２４６）で置換され、一方では、少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の、各堀型トレンチ４４９にある部分はその状態のまま残る。導電層（１４６、２４６）は、メモリスタック構造５５のためのワードラインを構成し、これらは堀型トレンチ構造の外部（すなわち領域４００の外部）に形成されるが、堀型トレンチ構造内（すなわち領域４００内）には形成されない。
【０１５１】
その後、コンフォーマル絶縁材料層が各裏面コンタクトトレンチ７９内に堆積されて、異方性エッチングにより絶縁スペーサ７４が形成される。各裏面コンタクトトレンチ７９内の、横方向に延びるコンタクトビア構造７６である。第１の水平方向ｈｄ１に沿って延びる複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを複数の横方向に離間されたブロック（Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割する。複数のブロック（Ｂ１、Ｂ２、Ｂ３、．．．）は、３つの隣接するブロックの集合を含むことができ、これは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置された第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３を含む。
【０１５２】
堀型トレンチ４４９がＵ字型である場合、逆段差誘電材料部分（２６５又は１６５）の残りの部分は、誘電体層（１４６、２４６）の、第１の階段状領域（図２８Ｂに示される第１のブロックＢ１内のワードラインコンタクトビア領域２００等）内の部分、及び誘電スペーサ層（すなわち犠牲材料層（１４２、２４２））の、第２の階段状領域内の残りの部分、例えば図２８Ｂの第２のブロックＢ２内のメモリレベル貫通ビア領域４００等にわたって連続的に延びることができる。
【０１５３】
図２９Ａ〜２９Ｃに関して、メモリレベル貫通ビア構造４８８は、各メモリレベル貫通ビア領域４００に形成できる。例えば、ビアキャビティを形成でき、これは第１のコンタクトレベル誘電体層２８０、第２の絶縁層２３２と第２の犠牲層２４２との第２階層の交互スタックの残りの部分、及び第１の絶縁層１３２と第１の犠牲層１４２との第１階層の交互スタックの残りの部分、及び少なくとも１つの下位レベル誘電体層７６０の上方部分を通って延びる。一般に、メモリレベル貫通ビア構造４８８は、少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の残りの部分の最上面と少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の最下面とを含む第１の水平面から垂直に延びることができる。各種の追加のビア構造（８６、８７、８８）は、図１６Ａ〜１６Ｃの加工ステップと同じ加工ステップを利用して形成できる。領域４００内の交互スタックの材料は電気的に絶縁されているため、領域４００内の交互スタックの絶縁層を通って延びるメモリレベル貫通ビア構造４８８は、相互に又はスタック内の領域４００の外部のすべてのワードラインとは短絡しない。
【０１５４】
図３０に関して、ラインレベル誘電体層１１０は、コンタクトレベル誘電体層（２８０、２８２）の上方に形成できる。各種の金属相互接続構造（１０８、１０１）とビットライン１０３とは、図１７Ａ〜１７Ｄの加工ステップを利用してラインレベル誘電体層１１０内に形成できる。第１及び第２の実施形態と同様に、ビットライン１０３は、メモリレベルアセンブリの上に重ねることができ、メモリスタック構造５５のノードに電気的に接続でき、ラインレベル誘電体層１１０等の少なくとも１つの上位レベル誘電体層中に埋め込むことができる。メモリレベル貫通ビア構造４８８は、上位レベル金属相互接続構造１０８と下位レベル金属相互接続構造７８０とのそれぞれのペアと接触できる。上位レベル金属相互接続構造１０８は、ビア構造のそれぞれのペア（８６、４８８）及び（８７、４８８）を相互接続する。
【０１５５】
図３１Ａ及び３１Ｂに関して、第３の例示的構造の変形形態は、第３の例示的構造から、堀型トレンチ１４９と絶縁堀型トレンチ構造４６６とを、それぞれのメモリ開口４９及びメモリスタック構造５５の形成とは別のステップで形成することによって得られる。第３の例示的構造の製作方法は、図８Ａ及び８Ｂに示される方法ステップから、第２階層のメモリ開口の形成前に堀型トレンチを形成することによって得られる。例えば、フォトレジスト層は、図８Ａ及び８Ｂの第１の例示的構造の上に塗布でき、リソグラフィによりパターニングすることにより、図２５Ａ及び２５Ｂに示される堀型トレンチのパターンに対応する開口を形成できる。異方性エッチングは、第２階層の交互スタック（２３２、２４２）と第１階層の交互スタック（１３２、１４２）とを通じて実行され、堀型トレンチが形成される。
【０１５６】
堀型トレンチは、その後、酸化シリコン等の誘電材料で充填されて、深溝分離構造を形成でき、これは堀型トレンチを充填する堀型トレンチ充填構造４６６である。１つの実施形態において、堀型トレンチ充填構造４６６は、誘電材料から本質的になり得る。１つの実施形態において、メモリレベル貫通ビア領域４００の区域は、絶縁堀型トレンチ構造４６６の閉じた内周を含むことができる。
【０１５７】
図３２Ａ及び３２Ｂに関して、図９Ａ〜１５Ｃの加工ステップを連続的に実行し、犠牲材料層（１４２、２４２）を導電層（２４６、２４６）で置換し、絶縁スペーサ７４と横方向に延びるコンタクトビア構造７６とを形成できる。その後、メモリレベル貫通ビア構造４８８は、図２９Ａ〜２９Ｃの加工ステップを利用して、メモリレベル貫通ビア領域４００の各々に形成できる。各種の追加のビア構造（８６、８７、８８）は、図１６Ａ〜１６Ｃの加工ステップと同じ加工ステップを利用して形成できる。その後、ラインレベル誘電体層１１０は、コンタクトレベル誘電体層（２８０、２８２）の上方に形成でき、各種の相互接続構造（１０８、１０１）とビットライン１０３とは、図１７Ａ〜１７Ｄの加工ステップを利用してラインレベル誘電体層１１０中に形成できる。
【０１５８】
図３０に示される第３の例示的構造並びに図３２Ａ及び３２Ｂに示される変形形態は半導体構造を含み、これは、半導体基板９の上に配置され、導電層（１４６、２４６）と絶縁層（１３２、２３２）の第１の部分との少なくとも１つの第１の交互スタックを含み、少なくとも１つの第１の交互スタックを通って垂直に延びるメモリスタック構造５５をさらに含むメモリレベルアセンブリを含む。メモリスタック構造５５の各々は、メモリフィルム５０と垂直半導体チャネル６０とを含む。導電層（１４６、２４６）は、メモリスタック構造５５のためのワードラインを構成する。半導体構造は、メモリレベルアセンブリを通って垂直に延び、且つメモリレベル貫通ビア領域４００のうち、少なくとも１つの第１の交互スタック（１３２、１４６、２３２、２４６）から横方向に離間された区域を画定する絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝をさらに含む。第２の半導体構造は、メモリレベル貫通ビア領域４００内に配置された少なくとも１つの第２の交互スタックをさらに含む。少なくとも１つの第２の交互スタックは、誘電スペーサ層（１４２、２４２）と絶縁層（１３２、２３２）の第２の部分との交互層を含み、誘電スペーサ層（１４２、２４２）の各々は、それぞれの導電層（１４６、２４６）と同じレベルに配置される。半導体構造はメモリレベル貫通ビア構造４８８をさらに含み、これはメモリレベル貫通ビア領域４００内に配置され、メモリレベルアセンブリの最上面とメモリレベルアセンブリの最下面とを含む第１の水平面から垂直に延びる導電材料を含む。
【０１５９】
１つの実施形態において、メモリレベル貫通ビア領域４００の区域は、絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝の閉じた内周を含む。この場合、少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）の外側の側壁の全体が、絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝の内側の側壁と接触できる。
【０１６０】
１つの実施形態において、複数の横方向に長いコンタクトビア構造７６は、第１の水平方向ｈｄ１に沿って延びることができ、且つメモリレベルアセンブリを複数の横方向に離間されたブロック（Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割できる。１つの実施形態において、複数のブロック（Ｂ１、Ｂ２、Ｂ３、．．．）は、隣接する３つのブロックの集合を含むことができ、これは、順番に、第１の水平方向ｈｄ１に垂直な第２の水平方向ｈｄ２に沿って配置された第１のブロックＢ１、第２のブロックＢ２、及び第３のブロックＢ３を含む。絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝は、第２のブロックＢ２の長さ方向の端において、且つ第１のブロックＢ１の階段状領域と第３のブロックＢ３の階段状領域との間に配置できる。第１及び第３のブロック（Ｂ１、Ｂ３）の各階段状領域は、それぞれの下にある導電層（１４６、２４６）が、第１の水平方向ｈｄ１に沿って、メモリレベルアセンブリ内の何れの上にある導電層（１４６、２４６）よりも長く延びる台状部を含むことができる。
【０１６１】
１つの実施形態において、逆段差誘電材料部分（２６５又は１６５）の段差のある底面は、それぞれの第１及び第３のブロック（Ｂ１、Ｂ３）の第１及び第３の階段状領域の段差のある上面と接触できる。１つの実施形態において、追加の逆段差誘電材料部分（２６５又は１６５）は、絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝の内側の側壁内に存在することができる。この場合、追加の逆段差誘電材料部分の段差のある底面は、逆段差誘電材料部分（１６５、２６５）と同じ材料を含むことができ、逆段差誘電材料部分から絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝によって横方向に離間でき、少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）の段差のある上面と接触できる。
【０１６２】
１つの実施形態において、絶縁堀型トレンチ構造｛４６６又は（１５５、４６３）｝は、Ｕ字型とすることができる。この場合、逆段差誘電材料部分（１６５又は２６５）の追加の段差のある底面は、少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）の段差のある上面と接触できる。
【０１６３】
１つの実施形態において、複数の横方向に長いコンタクトビア構造７６の各々は、絶縁スペーサ７４によって横方向に取り囲むことができる。絶縁堀型トレンチ構造（１５５、４６３）は、メモリスタック構造５５中のメモリフィルム５０と同じ材料を含む絶縁ライナ５０を含むことができる。
【０１６４】
１つの実施形態において、複数の横方向に長いコンタクトビア構造７６は、それぞれの水平チャネル５８と接触する、それぞれの下にあるソース領域６１と接触するソースラインを含むことができる。
【０１６５】
１つの実施形態において、絶縁堀型構造（１５５、４６３）は、メモリスタック構造５５の各々に含まれる層と同じ層の集合、すなわちメモリフィルム５０と垂直半導体チャネル６０とを含む層スタックを含むことができる。
【０１６６】
１つの実施形態において、絶縁堀型構造４６６は、誘電充填材料部分から本質的になり得る。
【０１６７】
半導体構造は、半導体基板９の上に配置された半導体デバイス、半導体層のノードに電気的に短絡し、且つ半導体基板９の上にある少なくとも１つの下位レベル誘電体層７６０中に埋め込まれた下位レベル金属相互接続構造７８０、及び少なくとも１つの下位レベル誘電体層７６０の上にあり、且つメモリスタック構造５５中の垂直半導体チャネル６０に接続された水平半導体チャネル５８を含む平坦半導体材料層１０をさらに含むことができる。
【０１６８】
１つの実施形態において、半導体構造は、メモリレベルアセンブリの上にあり、メモリスタック構造５５のノードに電気的に連結され、且つ少なくとも１つの上位レベル誘電体層１１０中に埋め込まれた上位レベル金属相互接続構造１０８をさらに含むことができる。メモリレベル貫通ビア構造４８８は、メモリレベルアセンブリを通って垂直に延びることができ、上位レベル金属相互接続構造１０８と下位レベル金属相互接続構造７８０とのそれぞれのペアと接触できる。
【０１６９】
図３３Ａ及び３３Ｂに関して、第１、第２、及び第３の例示的構造又は、その変形形態の何れの形成とも同時に形成でき、又は単独の構造としても形成できる、本開示の第４の実施形態による第４の例示的構造である。図３３Ａ及び３３Ｂに示される第４の例示的構造は、図１０Ａ及び１０Ｂの第１の例示的構造を形成するために利用された加工ステップと同じ加工ステップを利用して形成できるが、裏面コンタクトトレンチ７９は形成されない。メモリレベル貫通ビア領域５００は、メモリアレイ領域１００に形成できる。各メモリレベル貫通ビア領域５００は、完全にブロック（Ｂ１、Ｂ２等）に形成できる。メモリレベル貫通ビア領域５００は、第１、第２、及び第３の実施形態の追加のメモリレベル貫通ビア領域４００を形成せずに形成でき、又は同じメモリレベルアセンブリを通じて第１、第２、及び第３の実施形態のメモリレベル貫通ビア領域４００に追加しても形成できる。
【０１７０】
絶縁層（１３２、２３２）と犠牲材料層（１４２、２４２）との少なくとも１つの交互スタックの各々は、インプロセスの交互スタックであり、これは後の加工ステップで変更される。本明細書では、メモリレベル貫通ビア領域５００がメモリアレイ領域１００に形成される実施形態が記載されているが、本明細書では、追加又は代替のメモリレベル貫通ビア領域５００が階段状領域に形成される実施形態も想定される。各種のダミーのメモリスタック構造５５Ｄは、メモリレベル貫通ビア領域５００の周囲に形成でき、これはデバイス構成要素として電気的に接続されていないが、その後の加工ステップにおける裏面凹部の形成中に構造的支持のために利用される。
【０１７１】
図３４Ａ及び３４Ｂに関して、裏面コンタクトトレンチ７９と堀型トレンチ５７９とは、メモリレベルアセンブリを通して同時に形成できる。例えば、フォトレジスト層は、第１のコンタクトレベル誘電体層２８０の上に塗布することができ、リソグラフィにより、前の実施形態のような裏面コンタクトトレンチ７９のパターン、及び第３の実施形態又はその変形形態の堀型トレンチのパターンと同じとすることのできる堀型トレンチのパターンを含む開口を形成するようにパターニングできる。異方性エッチングが実行されて、パターニングされたフォトレジスト層のパターンがメモリレベルアセンブリを通じて転写され、それによって裏面コンタクトトレンチ７９と堀型トレンチ５７９とが形成される。フォトレジスト層は、その後、例えばアッシングにより除去できる。各堀型トレンチ５７９は、メモリレベル貫通ビア領域４００の、その外周内の区域を含むことができる。
【０１７２】
図３５Ａ及び３５Ｂに関して、絶縁ライナ層５７２Ｌは、堀型トレンチ５７９及び裏面コンタクトトレンチ７９内に堆積させることができる。絶縁ライナ層５７２Ｌは、酸化シリコン、窒化シリコン、及び／又は酸化アルミニウム等の誘電金属酸化物等の誘電材料を含む。絶縁ライナ層５７２Ｌは、化学気相成長法又は原子層堆積法等のコンフォーマル堆積法により、コンフォーマル材料層として堆積させることができる。絶縁ライナ層５７２Ｌの厚さは、３ｎｍ〜６０ｎｍの範囲内とすることができるが、それ未満及びそれを超える厚さも利用できる。
【０１７３】
フォトレジスト層５７７は、絶縁ライナ層５７２Ｌの上に塗布でき、リソグラフィにより、メモリレベル貫通ビア領域５００内の絶縁ライナ層５７２Ｌをカバーするようにパターニングすることができ、一方では、絶縁ライナ層５７２Ｌは、メモリレベル貫通ビア領域５００の外部ではフォトレジスト層によりカバーされない。エッチングプロセス（これは等方性エッチングでも異方性エッチングでもよい）を利用して、絶縁ライナ層５７２Ｌの物理的に露出された部分をメモリレベル貫通ビア領域５００の外部から除去できる。パターニングされた絶縁ライナ層５７２Ｌは、堀型トレンチ５７９の側壁上と、第１のコンタクトレベル誘電層２８０のうち、メモリレベル貫通ビア領域５００にある部分の上方とに形成される。裏面コンタクトトレンチ７６の側壁は、周囲に物理的に露出される。本明細書において使用される限り、「周囲」とは、半導体基板が製造シーケンス中に物理的に露出されるあらゆる気体環境を指し、空気、真空、不活性環境、及び減圧環境を含む。フォトレジスト層５７７は、後に例えばアッシングによって除去される。
【０１７４】
図３６Ａ及び３７Ａに関して、図１１Ａ及び１１Ｂの加工ステップを実行して、犠牲材料層（１４２、２４２）を絶縁層（１３２、２３２）に対して選択的に除去できる。具体的には、裏面コンタクトトレンチ７９を通じてエッチャントを導入して裏面凹部（１４３、２４３）を形成できる。パターニングされた絶縁ライナ層５７２Ｌは、各堀型トレンチ５７９のすべての側壁をカバーし、エッチャントによって少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）のその中に囲まれた部分がエッチングされるのを防止する。従って、少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の、それぞれのパターニングされた絶縁ライナ層５７２Ｌの垂直部分により横方向に取り囲まれる各部分は、裏面凹部（１４３、２４３）の形成中にその状態のまま残る。
【０１７５】
図３７Ａ及び３７Ｂに関して、図１２Ａ及び１２Ｂの加工ステップを実行して、裏面凹部（１４３、２４３）内に導電層（１４６、２４６）を形成できる。導電層（１４６、２４６）は、エッチャントを裏面コンタクトトレンチ７９に導入することによって形成でき、それによって絶縁層（１３２、２３２）と導電層（１４６、２４６）との少なくとも１つの交互スタックが形成される。トレンチキャビティ５７９’は、パターニングされた絶縁ライナ層５７２Ｌの各々にある。少なくとも１つのインプロセスの交互スタック（１３２、１４２、２３２、２４２）の残りの部分は、堀型トレンチ５７９により取り囲まれた各区域内に残る。
【０１７６】
図３８Ａ及び３８Ｂに関して、図１３Ａ及び１３Ｂの加工ステップを実行して、絶縁スペーサ７４と横方向に長いコンタクトビア構造７６を形成できる。具体的には、絶縁材料層をコンフォーマルに堆積させ、異方性エッチングによって各裏面コンタクトトレンチ７９内の絶縁スペーサ７４と各トレンチキャビティ５７９’内の内側絶縁ライナ５７４とを形成できる。内側絶縁ライナ５７４は、絶縁スペーサ７４の形成と同時に、パターニングされた各絶縁ライナ層５７２Ｌ中に形成できる。絶縁スペーサ７４と絶縁ライナ（すなわち内側の絶縁ライナ５７４）とは、それぞれ裏面コンタクトトレンチ７９及び堀型トレンチ５７９内に同時に形成できる。内側絶縁ライナ５７４と絶縁スペーサ７４とは、同じ誘電材料を含むことができ、同じ厚さを有することができる。
【０１７７】
導電材料を堆積させて、裏面コンタクトトレンチ７９及びトレンチキャビティ５７９’の残りの空間を充填する。導電材料の余剰部分は、第１のコンタクトレベル誘電体層２８０の上面を含む水平面より上から化学機械平坦化等の平坦化プロセスによって除去できる。絶縁スペーサ７４内の導電材料の残りの部分は、それぞれ横方向に長いコンタクトビア構造７６を構成する。導電材料のうち、内側絶縁ライナ５７４中に残っている部分は、それぞれ導電充填部分５７６を構成する。複数の横方向に長いコンタクトビア構造７６と導電充填材料部分５７６とは、それぞれ絶縁スペーサ７４と絶縁ライナとの上に同時に形成できる。パターニングされた絶縁ライナ層５７２Ｌの水平部分は、第１のコンタクトレベル誘電体層２８０の上面より上から除去できる。パターニングされた絶縁ライナ層５７２Ｌの残りの部分は、それぞれ外側絶縁ライナ５７２を構成する。
【０１７８】
複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを通して形成される。複数の横方向に長いコンタクトビア構造７６は、第１の水平方向ｈｄ１に沿って横方向に延び、且つ少なくとも１つの交互スタックをメモリレベルアセンブリ内の複数の横方向に離間されたブロック（Ｂ１、Ｂ２、Ｂ３、．．．）に横方向に分割する。
【０１７９】
図３９Ａ及び３９Ｂに関して、少なくとも１つのメモリレベル貫通開口がメモリレベルアセンブリの、各メモリレベル貫通ビア領域５００の区域内に形成される。メモリレベル貫通ビア領域５００の区域内にある開口を含む、リソグラフィによりパターニングされたマスクは、図２及び７の加工ステップ及び少なくとも１つの下位レベル誘電体層７６０の材料において元々形成される少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の材料をエッチングする異方性エッチング中に利用できる。下位レベル金属相互接続構造７８０の上面は、各メモリレベル貫通開口の底部で物理的に露出させることができる。導電材料はメモリレベル貫通キャビティ内に堆積され、導電材料の余剰部分は、第１のコンタクトレベル誘電体層２８０の上面を含む水平面より上から除去できる。メモリレベル貫通開口の導電材料の残りの部分は、それぞれメモリレベル貫通ビア構造５８８を構成し、これは、それぞれの下にある下位レベル金属相互接続構造７８０と接触できる。
【０１８０】
１つの実施形態において、少なくとも１つのメモリレベル貫通ビア構造５８８は、ブロック内のメモリレベル貫通ビア領域５００に形成できる。メモリレベル貫通ビア領域５００は、横方向に長いコンタクトビア構造７６のペア間及びそのブロック内に配置されたメモリスタック構造５５の２つのグループ間に提供できる。メモリレベル貫通ビア領域５００は、メモリレベル貫通ビア構造５８８を含むことができる。少なくとも１つのメモリレベル貫通ビア構造５８８は、メモリレベルアセンブリを通って垂直に延びる。
【０１８１】
図４０に関して、第１〜第３の実施形態と同様に、ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とを形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の上方に形成できる。各種の金属相互接続構造は、第１〜第３の実施形態と同様に、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造は、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されてもよい上位レベル金属相互接続構造１０８、第２の水平方向ｈｄ１に沿って且つ第１の水平方向ｈｄ１に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含むことができる。或いは、上位レベル金属相互接続構造１０８は、メモリレベル貫通ビア構造５８８と接触するソースシャントライン又はパワーストラップを含んでいてもよい。ソースシャントラインは、ビットライン１０３に平行にそれらの間に延びるシャントラインであってもよい。パワーストラップは、ドライバ回路を外部電源に接続する何れの導電ラインであってもよい。
【０１８２】
図４０に示される第４の例示的構造は半導体構造を含み、これはメモリレベルアセンブリを含み、これは半導体基板９の上方に配置され、導電層（１４６、２４６）と絶縁層（１３２、２３２）の第１の部分との少なくとも１つの第１の交互スタックを含み、及び少なくとも１つの第１の交互スタックを通って垂直に延びるメモリスタック構造５５をさらに含む。メモリスタック構造５５の各々は、メモリフィルム５０と垂直半導体チャネル６０とを含む。導電層（１４６、２４６）は、メモリスタック構造５５のためのワードラインを構成する。半導体構造は、メモリレベルアセンブリを通って延び、且つメモリレベル貫通ビア領域５００のうち、少なくとも１つの第１の交互スタック（１３２、１４６、２３２、２４６）から横方向にずれる区域を画定する絶縁堀型トレンチ構造（５７２、５７４、５７６）をさらに含む。半導体構造は、メモリレベル貫通ビア領域５００内に配置された少なくとも１つの第２の交互スタックをさらに含む。少なくとも１つの第２の交互スタックは、誘電スペーサ層（１４２、２４２）と絶縁層（１３２、２３２）の第２の部分との交互層を含み、誘電スペーサ層（１４２、２４２）の各々は、それぞれの導電層（１４６、２４６）と同じレベルに配置される。半導体構造はメモリレベル貫通ビア構造５８８をさらに含み、これはメモリレベル貫通ビア領域５００内に配置され、メモリレベルアセンブリの最上面とメモリレベルアセンブリの最下面とを含む第１の水平面から垂直に延び、導電材料を含む。
【０１８３】
１つの実施形態において、第１の水平方向ｈｄ１に沿って延びる複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを複数の横方向に離間されたフロックに横方向に分割でき、複数の横方向に長いコンタクトビア構造７６の各々は、絶縁スペーサ７４によって横方向に取り囲むことができる。絶縁堀型トレンチ構造（５７２、５７４、５７６）は、複数の横方向に長いコンタクトビア構造７６と同じ導電材料を含む導電充填部分５７６を含むことができる。
【０１８４】
図４１を参照すると、第４の例示的構造の第１の変形形態が示されており、これは、図３７Ａ及び３７Ｂに示される第４の例示的構造から、絶縁ライナ層５７２Ｌの厚さを厚くすることによって得られる。具体的には、絶縁ライナ層５７２Ｌの厚さは、絶縁ライナ層５７２Ｌを形成した後のトレンチキャビティ５７９’の最大幅が、裏面コンタクトトレンチ７９内の絶縁スペーサを形成するために堆積されることになる絶縁材料層の２倍未満となるように厚くされる。
【０１８５】
図４２に関して、絶縁材料層は、絶縁材料層が裏面コンタクトトレンチ７９を完全には充填せず、堀型トレンチ５７９は完全に充填するような厚さに堆積させる。異方性エッチングを実行して、絶縁材料層の水平部分を除去する。裏面コンタクトトレンチ７９内の絶縁材料層の残りの垂直部分は、それぞれ絶縁スペーサを構成する。絶縁ライナ層５７２の内側の体積を充填する絶縁材料層の残りの部分は、それぞれ絶縁材料充填部分５７５を構成する。その後、導電材料を堆積させて平坦化し、横方向に延びるコンタクトビア構造７６を形成する。各絶縁ライナ層５７２Ｌの残りの部分は、外側絶縁ライナ５７２を構成する。
【０１８６】
１つの実施形態において、絶縁スペーサ７４は、裏面コンタクトトレンチ７９内において、堀型トレンチ５７９内に絶縁材料充填部分５７５を形成するのと同時に形成できる。複数の横方向に長いコンタクトビア構造７６は、絶縁スペーサ７４の上に形成できる。少なくとも１つのインプロセスの交互スタック（１３２、１４２、２３２、２４２）の残りの部分は、各堀型トレンチ５７９により取り囲まれる区域内に残る。
【０１８７】
その後、図３９Ａ及び３９Ｂの加工ステップを実行して、各メモリレベル貫通ビア領域５００に少なくとも１つのメモリレベル貫通ビア構造５８８を形成できる。
【０１８８】
図４３に関して、ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とは、第１〜第３の実施形態と同様に形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の上方に形成できる。各種の金属相互接続構造は、第１〜第３の実施形態と同様に、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造は、上位レベル金属相互接続構造１０８を含むことができ、これらはワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されるか、構造５８８に接続されたシャントライン又はパワーストラップ、第２の水平方向ｈｄ２に沿って且つ第１の水平方向ｈｄ１に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含む。
【０１８９】
図４３に示される第４の例示的構造の第１の変形形態は半導体構造を含み、これはメモリレベルアセンブリを含み、これは、半導体基板９の上方に配置され、導電層（１４６、２４６）と絶縁層（１３２、２３２）の第１の部分との少なくとも１つの第１の交互スタックを含み、且つ少なくとも１つの第１の交互スタックを通って垂直に延びるメモリスタック構造５５をさらに含む。メモリスタック構造５５の各々は、メモリフィルム５０と垂直半導体チャネル６０とを含む。導電層（１４６、２４６）は、メモリスタック構造５５のためのワードラインを構成する。半導体構造は、メモリレベルアセンブリを通って垂直に延び、且つメモリレベル貫通ビア領域５００の、少なくとも１つの交互スタック（１３２、１４６、２３２、２４６）から横方向にずれる区域を画定する絶縁堀型トレンチ構造（５７２、５７５）をさらに含む。半導体構造は、メモリレベル貫通ビア領域５００内に配置された少なくとも１つの第２の交互スタックをさらに含む。少なくとも１つの第２の交互スタックは、誘電スペーサ層（１４２、２４２）と絶縁層（１３２、２３２）の第２の部分との交互層を含み、誘電スペーサ層（１４２、２４２）の各々は、それぞれの導電層（１４６、２４６）と同じレベルに配置される。半導体構造は、メモリレベル貫通ビア構造５８８をさらに含み、これはメモリレベル貫通ビア領域５００内に配置され、メモリレベルアセンブリの最上面とメモリレベルアセンブリの最下面とを含む第１の水平面から垂直に延び、導電材料を含む。
【０１９０】
１つの実施形態において、第１の水平方向ｈｄ１に沿って延びる複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを複数の横方向に離間されたブロックに横方向に分割でき、複数の横方向に長いコンタクトビア構造７６の各々は、絶縁スペーサ７４によって横方向に取り囲むことができる。絶縁堀型トレンチ構造（５７２、５７５）は、誘電材料から本質的になり得る。
【０１９１】
図４４Ａ及び４４Ｂに関して、第４の例示的構造の第２の変形形態は、図３３Ａ及び３３Ｂに示される第４の例示的構造と同じとすることができる。第４の例示的構造の第２の変形形態は、第１、第２、及び第３の例示的構造又はその変形形態の何れの形成とも同時に形成でき、又は単独の構造としても形成できる。絶縁層（１３２、２３２）と誘電スペーサ層（犠牲材料層（１４２、２４２）とすることができる）との少なくとも１つのインプロセスの交互スタックは、前述の実施形態のように半導体基板９の上方に形成できる。
【０１９２】
そのそれぞれの中央領域にメモリスタック構造５５を含まないメモリレベル貫通ビア領域６００は、メモリアレイ領域１００に形成できる。メモリレベル貫通ビア領域６００は、それぞれ完全に１つのブロック（Ｂ１、Ｂ２等）に形成できる。ダミーメモリスタック構造５５Ｄは、メモリレベル貫通ビア領域６００の周辺に提供できる。ダミーメモリスタック構造５５は、半導体構造のアクティブ構成要素ではないが、裏面凹部（１４３、２４３）の形成中に構造的支持を提供するために利用される。メモリレベル貫通ビア領域６００は、第１、第２、及び第３の実施形態の追加のメモリレベル貫通ビア領域４００を形成することなく形成することも、又は第１、第２、及び第３の実施形態のメモリレベル貫通ビア領域４００に追加して同じメモリレベルアセンブリを通して形成することもできる。
【０１９３】
図４５Ａ及び４５Ｂに関して、フォトレジスト層６７７は、第１のコンタクトレベル誘電体層２８０の上に塗布でき、リソグラフィによりパターニングして、その中に開口を形成できる。開口のパターンは、上述の裏面コンタクトトレンチ７９のパターンと、メモリレベル貫通領域６００に後に形成されることになるメモリレベル貫通ビア構造のパターンとを含む。
【０１９４】
フォトレジスト層６７７のパターンは、第１のコンタクトレベル誘電体層２８０を通じ、また絶縁層（１３２、２３２）と誘電スペーサ材料層（１４２、２４２）とのインプロセスの交互スタックを通じて転写され、メモリアレイ領域１００内の裏面コンタクトトレンチ７９と、メモリレベル貫通ビア領域６００内のメモリレベル貫通開口６７９とを形成できる。平坦半導体層１０の上面は、各裏面コンタクトトレンチ７９の底部において物理的に露出させることができる。裏面コンタクトトレンチ７９は、メモリレベル貫通開口６７９の形成と同時に形成できる。
【０１９５】
少なくとも１つの下位レベル誘電体層７６０の上面は、各メモリレベル貫通開口６７９の底部において物理的に露出させることができる。下位レベル金属相互接続構造７８０の上面は、メモリレベル貫通開口６７９の底部において物理的に露出されていてもいなくてもよい。１つの実施形態において、メモリレベル貫通開口６７９の幅は、裏面コンタクトトレンチ７９の幅より大きくすることができる。この場合、異方性エッチング中により多くのリアクタントをメモリレベル貫通開口６７９に供給でき、メモリレベル貫通開口６７９の底面を裏面コンタクトトレンチ７９の底面より下に配置することができる。
【０１９６】
図４６Ａ及び４６Ｂに関して、フォトレジスト層６７７は、例えばアッシングによって除去できる。図１１Ａ及び１１Ｂの加工ステップを実行して、犠牲材料層（１４２、２４２）を絶縁層（１３２、２３２）に対して選択的に除去できる。この場合、裏面コンタクトトレンチ７９とメモリレベル貫通開口６７９とを利用して、犠牲材料層（１４２、２４２）を絶縁層（１３２、２３２）に対して選択的にエッチングするエッチャントを導入できる。その後、図１２Ａ及び１２Ｂの加工ステップを実行して、導電層（１４６、２４６）を形成できる。リアクタントは、裏面コンタクトトレンチ７９及びメモリレベル貫通開口６７９内に導入して、導電層（１４６、２４６）を堆積させることができる。堆積した導電材料の余剰部分は、裏面コンタクトトレンチ７９とメモリレベル貫通開口６７９との内部から、及び第１のコンタクトレベル誘電体層２８０の上方からエッチバックプロセスを利用して除去できる。このようにして、絶縁層（２３２、２３２）と導電層（１４６、２４６）との交互スタック（１３２、１４６、２３２、２４６）が形成される。
【０１９７】
図４７Ａ及び４７Ｂに関して、コンフォーマル絶縁材料層は、裏面コンタクトトレンチ７９及びメモリレベル貫通開口６８９内に化学気相成長法又は原子層堆積法等のコンフォーマル堆積プロセスによって堆積される。コンフォーマル絶縁材料層は、酸化シリコン、窒化シリコン、誘電金属酸化物、又はその組合せ等の誘電材料を含む。
【０１９８】
異方性エッチングを実行して、コンフォーマル絶縁材料層の水平部分を除去する。異方性エッチング前に下位レベル金属相互接続構造７８０の上面がメモリレベル貫通開口６７９の底部で物理的に露出されていない場合、異方性エッチングでは、少なくとも１つの下位レベル誘電体層７６０の材料を追加で除去して、下位レベル金属相互接続構造７８０の上面を物理的に露出させてもよい。この場合、メモリレベル貫通開口６７９は下方に延ばすことができ、一方でコンフォーマル絶縁材料層に異方性エッチングが行われる。下位レベル金属相互接続構造７８０は、異方性エッチング中にメモリレベル貫通開口６７９の１つ又は複数の底部において物理的に露出させることができる。
【０１９９】
裏面コンタクトトレンチ７９内のコンフォーマル絶縁材料層の残りの部分は、それぞれ絶縁スペーサ７４を構成する。メモリレベル貫通開口６７９内のコンフォーマル絶縁材料層の残りの部分は、それぞれ絶縁ライナ６７４を構成する。絶縁スペーサ７４と絶縁ライナ６７４とは、導電層（１４６、２４６）の形成後、それぞれ裏面コンタクトトレンチ７９及びメモリレベル貫通開口６７９内に同時に形成される。裏面キャビティ７９’は、各絶縁スペーサ７４中にある。メモリレベル貫通キャビティ６７９’は、各絶縁ライナ６７４中にある。
【０２００】
図４８Ａ及び４８Ｂに関して、少なくとも１種の導電材料は、裏面キャビティ７９’及びメモリレベル貫通キャビティ６７９’内に堆積させることができる。少なくとも１種の導電材料の余剰部分は、第１のコンタクトレベル誘電体層２８０の上面を含む水平面の上方から化学機械平坦化等の平坦化プロセスによって除去できる。裏面コンタクトトレンチ７９内の少なくとも１種の導電材料の残りの部分は、それぞれ横方向に延びるコンタクトビア構造７６を構成する。メモリレベル貫通開口６７９内の少なくとも１種の導電材料の残りの部分は、それぞれメモリレベル貫通ビア構造６７６を構成する。各メモリレベル貫通ビア構造６７６は、導電充填材料部分である。横方向に長いコンタクトビア構造７６とメモリレベル貫通ビア構造６７６とは、それぞれ裏面コンタクトトレンチ７９において及びメモリレベル貫通開口６７９内に同時に形成できる。
【０２０１】
図４９に関して、第１〜第３の実施形態と同様に、ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とを形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の上方に形成できる。各種の金属相互接続構造は、第１〜第３の実施形態と同様に、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造は、上位レベル相互接続構造１０８を含むことができ、これはワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されるか、又は構造５８８に接続されたシャントライン又はパワーストラップ、第２の水平方向に沿って且つ第１の水平方向ｈｄ１に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含む。
【０２０２】
図５０Ａ及び５０Ｂに関して、第４の例示的構造の第３の変形形態は、図４４Ａ及び４４Ｂに示される第４の例示的構造の第２の変形形態と同じとすることができるが、任意選択により、ドレインセレクトレベルの浅いトレンチ分離構造７２のためのパターンが変更されている。第１階層の交互スタック（１３２、２４２）、第２階層の交互スタック（２３２、２４２）、メモリスタック構造５５、及びドレインセレクトレベルの浅いトレンチ絶縁構造７２を前述のように形成できる。
【０２０３】
図５１Ａ及び５１Ｂに関して、フォトレジスト層６７７が塗布され、メモリレベル貫通開口６７９のパターンのみでパターニングでき、図４５Ａ及び４５Ｂに示される裏面コンタクトトレンチ７９のパターンは用いない。異方性エッチングを図４５Ａ及び４５Ｂの加工ステップと同様に実行して、フォトレジスト層６７７のパターンを、交互スタック（１３２、１４２、２３２、２４２）を通じて且つ少なくとも１つの誘電体層７６０の上側部分に転写できる。メモリレベル貫通開口６７９は、メモリレベル貫通領域６００に形成され、半導体構造内に裏面コンタクトトレンチは形成されない。
【０２０４】
図５２Ａ及び５２Ｂに関して、フォトレジスト層６７７は、例えばアッシングによって除去できる。図１１Ａ及び１１Ｂの加工ステップを実行して、犠牲材料層（１４２、２４２）を絶縁層（１３２、２３２）に対して選択的に除去できる。この場合、メモリレベル貫通開口６７９を利用して、犠牲材料層（１４２、２４２）を絶縁層（１３２、２３２）に対して選択的にエッチングするエッチャントを導入できる。その後、図１２Ａ及び１２Ｂの加工ステップを実行して、導電層（１４６、２４６）を形成できる。エッチャントは、メモリレベル貫通開口６７９を通じて導入し、導電層（１４６、２４６）を堆積させることができる。堆積した導電材料の余剰部分は、メモリレベル貫通開口６７９の内側から、及び第１のコンタクトレベル誘電体層２８０の上方からエッチバックプロセスを利用して除去できる。このようにして、絶縁層（２３２、２３２）と導電層（１４６、２４６）との交互スタック（１３２、１４６、２３２、２４６）が形成される。
【０２０５】
図５３Ａ及び５４Ｂに関して、コンフォーマル絶縁材料層は、メモリレベル貫通開口６８９内に化学気相成長法又は原子層堆積法等のコンフォーマル堆積プロセスによって堆積される。コンフォーマル絶縁材料層は、酸化シリコン、窒化シリコン、誘電金属酸化物、又はこれらの組合せ等の誘電材料を含む。
【０２０６】
異方性エッチングを実行して、コンフォーマル絶縁材料層の水平部分を除去する。異方性エッチング前に下位レベル金属相互接続構造７８０の上面がメモリレベル貫通開口６７９の底部で物理的に露出されていない場合、異方性エッチングでは、少なくとも１つの下位レベル誘電体層７６０の材料を追加で除去し、下位レベルの金属相互接続構造７８０の上面を物理的に露出させてもよい。この場合、メモリレベル貫通開口６７９は下方に延ばすことができ、一方でコンフォーマル絶縁材料層に異方性エッチングを行う。下位レベル金属相互接続構造７８０は、異方性エッチング中にメモリレベル貫通開口６７９の１つ又は複数の底部において物理的に露出させることができる。メモリレベル貫通開口６７９内のコンフォーマル絶縁材料層の残りの部分は、それぞれ絶縁ライナ６７４を構成する。メモリレベル貫通キャビティ６７９’は、各絶縁ライナ６７４中にある。
【０２０７】
図５４Ａ及び５４Ｂに関して、少なくとも１種の導電材料をメモリレベル貫通キャビティ６７９’内に堆積させることができる。少なくとも１種の導電材料の余剰部分は、第１のコンタクトレベル誘電体層２８０の上面を含む水平面の上方から化学気相成長法等の平坦化プロセスによって除去できる。メモリレベル貫通開口６７９内の少なくとも１種の導電材料の残りの部分は、それぞれメモリレベル貫通ビア構造６７６を構成する。メモリレベル貫通ビア構造６７６は、それぞれ導電充填材料部分である。
【０２０８】
図５５Ａ及び５５Ｂに関して、複数の絶縁スペーサ７４と、それぞれの絶縁スペーサ７４中に配置された複数の横方向に延びるコンタクトビア構造７６とを形成できる。裏面コンタクトトレンチは、絶縁層（１３２、２３２）と導電層（１４６、２４６）との交互スタック（１３２、１４６、２３２、２４６）を通じて、図１１Ｂに示されるパターンを利用して形成できる。絶縁スペーサ７４は、誘電材料の堆積及び異方性エッチングにより形成できる。ソース領域６１は、各裏面コンタクトトレンチの下に形成できる。横方向に延びるコンタクトビア構造７６は、少なくとも１種の導電材料を堆積させ、少なくとも１種の導電材料の余剰部分を、平坦化プロセスを利用して除去することにより形成できる。
【０２０９】
その後、ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とは、第１〜第３の実施形態と同様に形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の情報に形成できる。各種の金属相互接続構造は、第１〜第３の実施形態と同様に、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造は上位レベル金属相互接続構造１０８を含むことができ、これは、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されるか、構造５８８に接続されたシャントライン又はパワーストラップ、第２の水平方向に沿って且つ第１の水平方向に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含む。
【０２１０】
図５６Ａ及び５６Ｂに関して、第４の例示的構造の第４の変形形態は、図１３Ａ及び１３Ｂに示される第１の例示的構造、又は上述の第２、第３、及び第４の例示的構造若しくはその変形形態の何れかから得られ、それは図１３Ａ及び１３Ｂの加工ステップに対応する。
【０２１１】
そのそれぞれの中央領域にメモリスタック構造５５を含まないメモリレベル貫通ビア領域６００は、メモリアレイ領域１００に形成できる。各メモリレベル貫通ビア領域６００は、完全に１つのブロック（Ｂ１、Ｂ２等）に形成できる。ダミーメモリスタック構造５５Ｄは、メモリレベル貫通ビア領域６００の周辺に提供できる。ダミーメモリスタック構造５５は、半導体構造のアクティブ構成要素ではないが、裏面凹部（１４３、２４３）の形成中に構造的支持を提供するために利用される。メモリレベル貫通ビア領域６００は、第１、第２、及び第３の実施形態の追加のメモリレベル貫通ビア領域４００を形成せずに形成することも、又は第１、第２、及び第３の実施形態のメモリレベル貫通ビア領域４００に追加して同じメモリレベルアセンブリを通って形成することもできる。
【０２１２】
図５７Ａ及び５７Ｂに関して、フォトレジスト層６７７を塗布し、図５１Ａ及び５１Ｂに示されるメモリレベル貫通開口６７９のパターンでパターニングできる。異方性エッチングを実行して、フォトレジスト層６７７のパターンを、交互スタック（１３２、１４６、２３２、２４６）を通じて且つ少なくとも１つの誘電体層７６０の上側部分に転写できる。メモリレベル貫通開口６７９は、メモリレベル貫通領域６００に形成され、一方で複数の横方向に延びるコンタクトビア構造７６と絶縁スペーサ７４とは半導体構造内にある。下にある下位レベル金属相互接続構造７８０の上面は、メモリレベル貫通開口６７９の底部で物理的に露出されてもよい。
【０２１３】
図５８Ａ及び５８Ｂに関して、図５３Ａ及び５３Ｂの加工ステップを実行し、それぞれのメモリレベル貫通キャビティ６７９’を横方向に取り囲む絶縁ライナ６７４を形成できる。
【０２１４】
図５９Ａ及び５９Ｂに関して、ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とは、第１〜第３の実施形態と同様に形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の上方に形成できる。各種の金属相互接続構造は、第１〜第３実施形態と同様にラインレベル誘電体層１１０中に形成できる。金属相互接続構造は上位レベル金属相互接続構造１０８を含むことができ、これは、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されるか、又は構造５８８に接続されたシャントライン又はパワーストラップ、第２の水平方向に沿って且つ第１の水平方向に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含む。
【０２１５】
図６０を参照すると、本開示の第４の実施形態による第４の例示的構造の第５の変形形態が示されており、これは、第４の例示的構造の第２、第３、及び第４の変形形態から、メモリレベル貫通開口６７９を、ドレインコンタクトレベルの浅いトレンチ分離構造７２を分割しない方法でパターニングすることにより得られる。この場合、メモリレベル貫通ビア構造６７６は２次元アレイとして形成できる。
【０２１６】
図６１Ａ及び６１Ｂに関して、第３の例示的構造の第２の変形形態は、図１０Ａ及び１０Ｂの構造から又は図２２の構造から得られる。メモリスタック構造５５と第１のコンタクトレベル誘電体層２８０とは、上述の方法の何れを利用しても形成できる。
【０２１７】
図６２Ａ及び６２Ｂに関して、図３４Ａ及び３４Ｂの加工ステップを実行し、メモリレベルアセンブリを通して裏面コンタクトトレンチ７９と堀型トレンチ５７９とを同時に形成できる。この実施形態において、堀型トレンチ５７９の位置は、メモリアレイ領域１００の外部及び各メモリレベル貫通ビア領域４００内となるように選択され、これは、第１、第２、及び第３の実施形態のメモリレベル貫通ビア領域４００と同じ位置を有することができる。
【０２１８】
例えば、フォトレジスト層を第１のコンタクトレベル誘電体層２８０の上に塗布することができ、これまでの実施形態のような裏面コンタクトトレンチ７９のパターンと、堀型トレンチ５７９のパターンとを含む開口を形成するためにリソグラフィによりパターニングできる。異方性エッチングを実行し、パターニングされたフォトレジスト層のパターンを、メモリレベルアセンブリを通じて転写し、それによって裏面コンタクトトレンチ７９と堀型トレンチ５７９とを形成する。フォトレジスト層は、後に例えばアッシングによって除去できる。各堀型トレンチ５７９は、メモリレベル貫通ビア領域４００の、その外周内の区域を含むことができる。
【０２１９】
図６３Ａ〜６３Ｃに関して、図３５Ａ及び３５Ｂ、図３６Ａ及び３６Ｂ、３７Ａ及び３７Ｂ、３８Ａ及び３８Ｂ、３９Ａ及び３９Ｂ、並びに４０の加工ステップを連続的に実行して、メモリレベルアセンブリを通して複数の横方向に長いコンタクトビア構造７６を形成し、各堀型トレンチ５７９を、メモリレベルアセンブリを通して垂直に延びる絶縁堀型トレンチ構造（５７２、５７４、５７６）で充填できる。メモリレベル貫通ビア構造４８８は、それぞれの絶縁堀型トレンチ構造（５７２、５７３、５７６）によって横方向に取り囲まれる各誘電材料アセンブリを通じて形成できる。各誘電材料アセンブリは、絶縁層（１３２、２３２）とスペーサ誘電体層（１４２、２４２）との少なくとも１つの交互スタック、第２階層の逆段差誘電材料部分２６５、及び任意選択による第１階層の逆段差誘電材料部分１６５を含むことができる。
【０２２０】
各種のコンタクトビア構造（８８、８６）、ラインレベル誘電体層１１０、及びラインレベル誘電体層１１０を通って延びる各種の金属相互接続構造とビットライン１０３とを形成できる。金属相互接続構造は、上位レベル金属相互接続構造１０８を含むことができる。１つの実施形態において、上位レベル金属相互接続構造１０８のサブセットは、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造４８８とのそれぞれのペアに電気的に連結する（例えば、その上に形成するか又はそれと物理的に接触させる）ことができる。ビットライン１０３は、第２の水平方向ｈｄ２に沿って且つ第１の水平方向ｈｄ１に垂直に延びる。ワードライン相互接続構造１０６は、上位レベル金属相互接続構造１０８の一部を含んでいてもよく、これはメモリレベル貫通ビア構造４８８に電気的に短絡され、及び／又は周辺回路に接続されて、メモリアレイ領域１００内のメモリスタック構造５５のワードラインを駆動するための金属ラインを含んでいてもよい。或いは又は加えて、メモリレベル貫通ビア構造４８８の少なくとも１つのサブセットは、電源電圧、電気アース等を提供する等の別の目的のために利用されてもよい。
【０２２１】
図６４に関して、第３の例示的構造の第３の変形形態は、第３の例示的構造の第２の変形形態から、図４１及び４２の加工ステップを実行して絶縁堀型トレンチ構造（５７２、５７５）を形成することによって得られ、これは絶縁ライナ５７２と絶縁材料充填部分５７５とのペアを含む。
【０２２２】
図６５Ａ及び６５Ｂに関して、第４の例示的構造の第６の変形形態は、図２４Ａ及び２４Ｂの第３の例示的構造から、図４４Ｂに示されるメモリレベル貫通ビア領域６００に第１階層の堀型トレンチを形成することによって得られる。犠牲堀型トレンチ充填部分１４１は、第１階層の堀型トレンチ内において、図２４Ａ及び２４Ｂの加工ステップを利用して形成できる。
【０２２３】
図６６Ａ及び６６Ｂに関して、第２階層の交互スタック（２３２、２４２）と、メモリスタック構造５５と、ダミーメモリスタック構造１５５とが、図２５Ａ、２５Ｂ、２６Ａ、及び２６Ｂの加工ステップを実行することによって形成される。ダミーメモリスタック構造１５５は絶縁堀型トレンチ構造であり、これはダミーメモリスタック構造１５５の内側と外側との間の電気的絶縁を提供する。
【０２２４】
図６７Ａ及び６７Ｂに関して、図２７Ａ及び２７Ｂの加工ステップと、図２８Ａ及び２８Ｂの加工ステップのサブセットとを実行して、裏面凹部（１４３、２４３）を形成できる。
【０２２５】
図６８Ａ及び６８Ｂに関して、図２８Ａ及び２８Ｂの加工ステップの相補的サブセットを実行して、メモリレベル貫通ビア領域６００の外部に導電層（１４６、２４６）を形成できる。絶縁スペーサ７４と横方向に延びるコンタクトビア構造７６は、裏面コンタクトトレンチ７９内に形成できる。
【０２２６】
図６９Ａ及び６９Ｂに関して、少なくとも１つのメモリレベル貫通開口が、メモリレベルアセンブリを通して各メモリレベル貫通ビア領域６００の区域内に形成される。メモリレベル貫通ビア領域６００の区域内の開口を含むリソグラフィによりパターニングされたマスクは、図２及び７の加工ステップで元々形成された少なくとも１つの交互スタック（１３２、１４２、２３２、２４２）の材料と少なくとも１つの下位レベル誘電体層７６０の材料をエッチングする異方性エッチング中に利用できる。下位レベル金属相互接続構造７８０の上面は、各メモリレベル貫通開口の底部において物理的に露出させることができる。導電材料をメモリレベル貫通キャビティ内に堆積させ、導電材料の余剰部分を第１のコンタクトレベル誘電体層２８０の上面を含む水平面の上から除去できる。メモリレベル貫通開口内の導電材料の残りの部分は、それぞれメモリレベル貫通ビア構造５８８を構成し、これは、それぞれの下にある下位レベル金属相互接続構造７８０と接触できる。
【０２２７】
１つの実施形態において、少なくとも１つのメモリレベル貫通ビア構造５８８は、ブロック内のメモリレベル貫通ビア領域６００に形成できる。メモリレベル貫通ビア領域６００は、横方向に長いコンタクトビア構造７６のペア間及びそのブロック内に配置されたメモリスタック構造５５の２つのグループ間に提供できる。メモリレベル貫通ビア領域６００は、メモリレベル貫通ビア構造５８８を含むことができる。少なくとも１つのメモリレベル貫通ビア構造５８８の各々は、メモリレベルアセンブリを通って垂直に延びる。
【０２２８】
ドレインコンタクトビア構造８８とワードラインコンタクトビア構造とは、第１〜第３の実施形態と同様に形成できる。ラインレベル誘電体層１１０は、第１のコンタクトレベル誘電体層２８０の上方に形成できる。各種の金属相互接続構造は、第１〜第３の実施形態と同様に、ラインレベル誘電体層１１０中に形成できる。金属相互接続構造は上位レベル金属相互接続構造１０８を含むことができ、これは、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造５８８とのそれぞれのペアの上に形成されるか、又は構造５８８に接続されたシャントライン又はパワーストラップ、第２の水平方向ｈｄ２に沿って且つ第１の水平方向ｈｄ１に垂直に延びるビットライン１０３、及びソース接続ライン構造（図示せず）を含む。
【０２２９】
図７０Ａ及び７０Ｂに関して、第４の例示的構造の第７の変形形態は、図１０Ａ及び１０Ｂに示される第１の例示的構造から得られる。メモリスタック構造５５と第１のコンタクトレベル誘電体層２８０とは、上述の方法を利用して形成できる。支柱構造（１７１、２７１）のパターンは、メモリレベル貫通ビア構造の区域が後に形成されないようにするために変更されてもよい。
【０２３０】
図７１Ａ及び７１Ｂに関して、フォトレジスト層が塗布され、上述の裏面コンタクトトレンチ７９のパターンと、各メモリレベル貫通ビア領域４００内に形成されることになるメモリレベル貫通ゴア構造のパターンとを含む開口を形成するためにリソグラフィによりパターニングされる。フォトレジスト層のパターンは、メモリレベルアセンブリを通じて転写され、裏面コンタクトトレンチ７９とメモリレベル貫通ビアキャビティ４７９とが同時に形成される。１つの実施形態において、異方性エッチングは、少なくとも１つの下位レベル誘電体層７６０の物理的に露出された部分のエッチングが可能となるように、平坦半導体層１０の半導体材料に対して選択的とすることができる。１つの実施形態において、下位レベル金属相互接続構造７８０の上面は、メモリレベル貫通ビアキャビティ４７９の底部において物理的に露出させることができる。
【０２３１】
図７２Ａ及び７２Ｂに関して、図５２Ａ及び５２Ｂの加工ステップを実行し、犠牲材料層（１４２、２４２）を導電層（１４６、２４６）で置換できる。メモリレベル貫通ビアキャビティ４７９と裏面コンタクトトレンチ７９との各々を利用してエッチャントを提供し、犠牲材料層（１４２、２４２）の材料を除去して裏面凹部（１４３、２４３）を形成し、リアクタントを提供して導電層（１４６、２４６）の導電材料を堆積させることができる。
【０２３２】
図７３Ａ〜７３Ｃに関して、誘電材料（酸化シリコン等）を含むコンフォーマル絶縁材料層を堆積させ、異方性エッチングを行うことにより、メモリレベル貫通ビアキャビティ４７９内の絶縁ライナ４７４と裏面コンタクトトレンチ７９内の絶縁スペーサ７４とを同時に形成できる。ソース領域６１は、電気的なドーパントを平坦半導体材料層１０の物理的に露出された部分に打ち込むことによって形成できる。メモリレベル貫通ビア構造４７６は、メモリレベル貫通ビアキャビティ４７９の残りの体積の各々において形成でき、横方向に延びるコンタクトビア構造７６は、ＴｉＮ及びＷ等の少なくとも１種の導電材料を堆積させ且つ平坦化することにより、裏面コンタクトトレンチ７９の残りの体積の各々において形成できる。各種のコンタクトビア構造（８６、８８）は、上述の方法を利用して形成できる。
【０２３３】
図７４に関して、ラインレベル誘電体層１１０と、ラインレベル誘電体層１１０を通って延びる各種の金属相互接続構造及びビットライン１０３とを形成できる。金属相互接続構造は、上位レベル金属相互接続構造１０８を含むことができる。１つの実施形態において、上位レベル金属相互接続構造１０８のサブセットは、ワードラインコンタクトビア構造８６とメモリレベル貫通ビア構造４７６とのそれぞれのペアに電気的に連結する（例えば、その上に形成するか又はそれと物理的に接触させる）ことができる。ビットライン１０３は、第２の水平方向ｈｄ２に沿って且つ第１の水平方向ｈｄ１に垂直に延びる。ワードライン相互接続構造は、上位レベル金属相互接続構造１０８を含んでいてもよく、これは、メモリレベル貫通ビア構造４７６に電気的に短絡され、及び／又はメモリアレイ領域１００のメモリスタック構造５５のワードラインを駆動するための周辺回路に接続される金属ラインを含んでいてもよい。或いは又は加えて、メモリレベル貫通ビア構造４７６の少なくともサブセットは、電源電圧、電気アース等を提供する等の別の目的で利用されてもよい。
【０２３４】
図７５Ａ及び７５Ｂに関して、第４の例示的構造の第８の変形形態は、図７０Ａ及び７０Ｂの第４の例示的構造の第７の変形形態から、裏面コンタクトトレンチ７９の形成を、絶縁ライナ４７４とメモリレベル貫通ビア構造４７６との形成後まで先延ばしすることによって得られる。
【０２３５】
図７６に関して、裏面コンタクトトレンチ７９、絶縁スペーサ７４、ソース領域６１、横方向に延びるコンタクトビア構造７６、追加のコンタクトビア構造８８、ラインレベル誘電体層１１０、及びそれらを通って延びる各種の金属相互接続構造１０８とビットライン１０３とを上述のように形成できる。
【０２３６】
第４の例示的構造又はその変形形態の各種のメモリレベル貫通ビア構造（５８８、６７６）を利用して、メモリアレイ領域１００の選択された区域内に垂直導電経路を提供できる。メモリレベル貫通ビア構造（５８８、６７６）は、電源分配ネットワークの一部として利用されてもよく、又は３次元メモリデバイスのための各種の制御信号を、信号経路を短縮し、従って信号損失と容量結合とを最小化するような方法で提供するために利用できる。
【０２３７】
第４の例示的構造又はその変形形態の何れも半導体構造を含むことができ、これはメモリレベルアセンブリを含み、これは半導体基板９の上方に配置され、導電層（１４６、２４６）と絶縁層（１３２、２３２）の第１の部分との少なくとも１つの交互スタックを含み、且つ少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造５５をさらに含む。メモリスタック構造５５の各々は、メモリフィルム５０と垂直半導体チャネル６０とを含む。導電層（１４６、２４６）は、メモリスタック構造５５のためのワードラインを構成する。複数の横方向に長いコンタクトビア構造７６は、メモリレベルアセンブリを通って垂直に延び、第１の水平方向ｈｄ１に沿って横方向に延び、且つ少なくとも１つの交互スタックをメモリレベルアセンブリ内の複数の横方向に離間されたブロック（Ｂ１、Ｂ２、Ｂ３、．．）に分割する。少なくとも１つのメモリレベル貫通ビア構造（５８８、６７６）は、ブロック内のメモリレベル貫通ビア領域４００に配置される。メモリレベル貫通ビア領域４００は、横方向に長いコンタクトビア構造７６のペア間及びそのブロック内に配置されたメモリスタック構造５５の２つのグループ間に配置される。少なくとも１つのメモリレベル貫通ビア構造（５８８、６７６）の各々は、メモリレベルアセンブリを通って垂直に延びる。
【０２３８】
半導体デバイスは、半導体基板９の上に配置できる。下位レベル金属相互接続構造６８０は、半導体デバイスのノードに電気的に短絡させることができ、且つ半導体基板９の上にある少なくとも１つの下位レベル誘電体層７６０中に埋め込むことができる。下位レベル金属相互接続構造６８０は、少なくとも１つのメモリレベル貫通ビア構造（５８８、６７６）と接触できる。平坦半導体材料層１０は、少なくとも１つの下位レベル誘電体層７６０の上にあるようにすることができ、メモリスタック構造５５中で垂直半導体チャネル６０に接続される水平半導体チャネル５８を含むことができる。
【０２３９】
１つの実施形態において、少なくとも１つのメモリレベル貫通ビア構造６７６の各々は、導電層（１４６、２４６）からそれぞれの絶縁ライナ６７４によって横方向に電気的に絶縁できる。１つの実施形態において、少なくとも１つのメモリレベル貫通ビア構造（５８８、６７６）の各側の底部分は、少なくとも１つの下位レベル誘電体層７６０と物理的に接触している。いくつかの実施形態において、各絶縁ライナ６７４は、図４９に示されるように、絶縁ライナ６７４により取り囲まれるそれぞれのメモリレベル貫通ビア構造６７６より垂直の範囲が小さくなるようにすることができる。
【０２４０】
１つの実施形態において、複数の横方向に長いコンタクトビア構造７６の各々は、少なくとも１つの交互スタック（１３２、２４６、２３２、２４６）から絶縁スペーサ７４によって横方向に電気的に絶縁される。１つの実施形態において、少なくとも１つのメモリレベル貫通ビア構造６７６の各々は、少なくとも１つの交互スタック（１３２、２４６、２３２、２４６）から、絶縁スペーサ７４と同じ材料組成及び同じ厚さを有する絶縁ライナ６７４により横方向に電気的に絶縁される。
【０２４１】
平坦半導体材料層１０は、半導体基板９の上にあるようにすることができ、メモリスタック構造５５内の垂直半導体チャネル６０に接続される水平半導体チャネル５８を含むことができる。少なくとも１つのメモリレベル貫通ビア構造（５８８、６８６）は、平坦半導体材料層１０の開口を通って延びることができる。１つの実施形態において、複数の横方向に長いコンタクトビア構造７６は、平坦半導体材料層１０の上面で終端できる。複数の横方向に長いコンタクトビア構造７６は、平坦半導体材料層１０中に配置されたそれぞれの水平チャネル５８と接触する、それぞれの下にあるソース領域６１と接触するソースラインを含むことができる。
【０２４２】
いくつかの実施形態において、少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）は、メモリレベル貫通ビア領域４００に配置できる。少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）は、誘電スペーサ層（１４２、２４２）と絶縁層（１３２、２３２）の第２の部分との交互層を含み、誘電スペーサ層（１４２、２４２）の各々は、それぞれの導電層（１４６、２４６）と同じレベルに配置される。メモリレベル貫通ビア領域４００は、絶縁堀型トレンチ構造｛（５７２、５７４、５７６）、（５７２．５７５）｝を含むことができ、これは少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）を横方向に取り囲む。
【０２４３】
絶縁堀型トレンチ構造｛（５７２、５７４、５７６）、（５７２．５７５）｝の内側の内壁と少なくとも１つのメモリレベル貫通ビア構造５８８の内壁とは、少なくとも１つの第２の交互スタック（１３２、１４２、２３２、２４２）と物理的に接触している。
【０２４４】
１つの実施形態において、絶縁堀型トレンチ構造（５７２、５７４、５７６）は、外側絶縁ライナ５７２と内側絶縁ライナ５７４とを含むことができる。複数の横方向に長いコンタクトビア構造７６の各々は、絶縁スペーサ７４によって横方向に取り囲むことができ、これは、内側絶縁ライナ５７４と同じ組成及び同じ厚さを有する誘電材料を含む。
【０２４５】
１つの実施形態において、絶縁堀型トレンチ構造（５７２、５７４、５７６）は、複数の横方向に長いコンタクトビア構造７６と同じ材料組成を有する導電充填部分５７６を含むことができる。
【０２４６】
１つの実施形態において、絶縁堀型トレンチ構造（５７２、５７５）は、外側絶縁ライナ５７２と内側絶縁充填部分５６５とからなり得、複数の横方向に長いコンタクトビア構造７６の各々は、内側絶縁充填部分５７４と同じ誘電材料を含む絶縁スペーサ７４により横方向に取り囲むことができる。
【０２４７】
例示的構造とその変形形態の各々は、３次元メモリ構造を含むことができる。メモリスタック構造５５は、垂直ＮＡＮＤデバイスのメモリ要素を含むことができる。導電層（１４６、２４６）は、垂直ＮＡＮＤでデバイスのそれぞれのワードラインを含むことができ、又はそれに電気的に接続できる。半導体基板９は、シリコン基板を含むことができる。垂直ＮＡＮＤデバイスは、シリコン基板上の垂直３次元ＮＡＮＤストリングのアレイを含むことができる。モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、モノリシック３次元ＮＡＮＤストリングの第２のデバイスレベルにおける別のメモリセルの上方に配置される。シリコン基板は、ワードラインドライバ回路とメモリデバイス用のビットラインドライバ回路とを含む集積回路を含むことができる。モノリシック３次元ＮＡＮＤストリングのアレイは、複数の半導体チャネルであって、複数の半導体チャネル（５８、１１、６０）の各々の少なくとも１つの端部分（垂直半導体チャネル６０等）は、半導体基板９の上面に実質的に垂直に延びる、複数の半導体チャネルと、複数の電荷保存要素（メモリ材料層５４の、各ワードラインレベルに配置された部分として具現化される）であって、各電荷保存要素が複数の半導体チャネル（５８、１１、６０）のそれぞれの１つに隣接して配置される、複数の電荷保存要素と、複数のコントロールゲート電極（半導体基板９の上面に実質的に平行に（例えば、第１の水平方向ｈｄ１に沿って）延びるストリップ形状を有する導電層（１４６、２４６）のサブセットとして具現化される）であって、少なくとも、第１のデバイスレベルに配置された第１のコントロールゲート電極と、第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極とを含むことができる。
【０２４８】
上述の領域４００、５００、及び／又は６００に配置されたビアコンタクト構造は、メモリアレイの下に配置されたドライバ回路デバイスとの電気接触を提供し、基板上の全体的なデバイスの大きさ／設置面積を縮小し、先行技術のデバイスでは十分に利用されないデバイス面積を利用し、これはデバイスのコストを削減する。
【０２４９】
以上は特定の実施形態に関するものであるが、当然のことながら、本開示はそのように限定されない。当業者であれば分かるように、開示されている実施形態に対する各種の変形形態が可能であり、かかる変形形態は本開示の範囲に含まれるものとする。本開示では特定の構造及び／又は構成を利用する実施形態が説明されているが、当然のことながら、機能的に均等な他の両立する構造及び／又は構成でも、かかる置き換えが明確に禁じられているか、又は他に当業者にとって不可能であることがわかっていない限り、本開示が実施され得る。本明細書中で引用された文献、特許出願、及び特許は、すべてその全体が参照により本願に援用される。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
［項目１］
３次元ＮＡＮＤメモリデバイスであって、
基板上又はその上方に配置されたワードラインドライバデバイスと、
前記ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、
前記交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、
第１のメモリブロック内の前記ワードラインを前記ワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造と
を含み、
前記メモリレベル貫通ビア構造は、前記第１のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域を通って延びる、３次元ＮＡＮＤメモリデバイス。
［項目２］
前記メモリレベル貫通ビア構造は、前記メモリレベル貫通ビア領域に配置された誘電充填材料部分を通って延びる、項目１に記載のデバイス。
［項目３］
前記ワードラインと絶縁層との交互スタック及び前記複数のメモリスタック構造は、前記ワードラインドライバデバイスの上方に配置される、項目１に記載のデバイス。
［項目４］
前記ワードラインドライバデバイスは、前記メモリレベル貫通ビア領域に配置された誘電充填材料部分の下に配置される、項目２に記載のデバイス。
［項目５］
前記メモリレベル貫通ビア構造は、前記メモリレベル貫通ビア領域に配置された少なくとも１つの第２の交互スタックを通って延びる、項目１に記載のデバイス。
［項目６］
前記少なくとも１つの第２の交互スタックは、誘電スペーサ層と前記絶縁層の第２の部分との交互層を含み、且つ前記誘電スペーサ層の各々は、それぞれのワードラインと同じレベルに配置され、及び
前記少なくとも１つの第２の交互スタックは、絶縁堀型トレンチ構造によって少なくとも部分的に取り囲まれる、項目５に記載のデバイス。
［項目７］
前記メモリレベル貫通ビア構造は、前記メモリレベル貫通ビア領域内に延びる前記ワードラインと絶縁層との交互スタックを通って延び、及び
前記少なくとも１つのメモリレベル貫通ビア構造の各々は、それぞれの絶縁ライナによって前記ワードラインから横方向に電気的に絶縁される、項目１に記載のデバイス。
［項目８］
前記第１のメモリブロックの前記階段状領域の上にある誘電材料部分を通って延び、且つ前記第１のメモリブロック内の前記ワードラインと接触するワードラインコンタクトビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記交互スタックの上にあり、且つ前記第１のメモリブロックと前記誘電充填材料部分とにまたがる上位レベル金属相互接続構造と
をさらに含む、項目１に記載のデバイス。
［項目９］
前記メモリレベル貫通ビア領域は、第２のメモリブロック内のメモリアレイ領域の第１の端に配置され、前記第２のメモリブロック内の前記メモリアレイ領域の第１の端において、前記メモリレベル貫通ビア領域にワードラインコンタクトビア構造がない、項目８に記載のデバイス。
［項目１０］
前記第２のメモリブロック内のメモリアレイ領域の第２の端における第２の階段状領域と、
前記第２のメモリブロックの前記階段状領域の上にある誘電材料部分を通って延び、且つ前記第２のメモリブロック内の前記ワードラインと接触する第２のワードラインコンタクトビア構造と
をさらに含む、項目９に記載のデバイス。
［項目１１］
前記第１のメモリブロックの前記階段状領域及び他のメモリブロックの前記階段状領域は、同じ対角線方向に上昇する、項目１に記載のデバイス。
［項目１２］
半導体構造であって、
半導体基板の上方に配置され、且つ少なくとも１つの交互スタックと、前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含むメモリレベルアセンブリであって、前記少なくとも１つの交互スタックは、それぞれの絶縁層とそれぞれの導電層との交互層を含む、メモリレベルアセンブリと、
前記メモリレベルアセンブリを通って垂直に延び、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割する複数の横方向に長いコンタクトビア構造であって、前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置された第１のブロック、第２のブロック、及び第３のブロックを含む３つの隣接するブロックの集合を含む、複数の横方向に長いコンタクトビア構造と、
前記第２のブロックの長さ方向の端に隣接して、且つ前記第１のブロックの階段状領域と前記第３のブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域であって、誘電充填材料部分中に埋め込まれた垂直に延びるメモリレベル貫通ビア構造を含むメモリレベル貫通ビア領域と
を含む半導体構造。
［項目１３］
前記半導体基板の上にある少なくとも１つの下位レベル誘電体層と、
前記少なくとも１つの下位レベル誘電体層の上にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む平坦半導体材料層と
をさらに含む、項目１２に記載の半導体構造。
［項目１４］
前記半導体基板上に配置された半導体デバイスと、
前記半導体デバイスのノードに電気的に短絡され、且つ前記平坦半導体材料層の下にある前記少なくとも１つの下位レベル誘電層中に埋め込まれた下位レベル金属相互接続構造であって、前記メモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造と接触する、下位レベル金属相互接続構造と
をさらに含む、項目１３に記載の半導体構造。
［項目１５］
前記メモリスタック構造の各々は、前記導電層の各レベルに配置されたメモリ要素の垂直スタックを含み、
前記導電層は、前記メモリ要素のためのワードラインを含み、及び
前記半導体デバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されたワードライン切換えデバイスを含む、項目１４に記載の半導体構造。
［項目１６］
前記第１及び第３のブロックの前記階段状領域の上にある逆段差誘電材料部分を通って延び、且つ前記ワードラインと接触するワードライン接触ビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記メモリレベルアセンブリの上にあり、且つ前記第２のメモリブロックと前記第１及び第３のブロックの１つとにまたがる上位レベル金属相互接続構造と
をさらに含む、項目１５に記載の半導体構造。
［項目１７］
前記メモリレベル貫通ビア構造の各々は、それぞれの上にある上位レベル金属相互接続構造と接触する、項目１６に記載の半導体構造。
［項目１８］
前記半導体基板上の前記半導体デバイスのサブセットは、前記平坦半導体材料層の区域の下に配置される、項目１６に記載の半導体構造。
［項目１９］
前記誘電充填材料部分は、少なくとも、前記メモリレベルアセンブリの最上面を含む第１の水平面から、前記メモリレベルアセンブリの最下面の下に配置された第２の水平面まで垂直に延びる、項目１２に記載の半導体構造。
［項目２０］
前記メモリレベルアセンブリの下にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む平坦半導体材料層をさらに含み、前記第２の水平面は、前記平坦半導体材料層の底面の下に配置される、項目１９に記載の半導体構造。
［項目２１］
前記誘電充填材料部分は、前記メモリレベルアセンブリと前記平坦半導体材料層とを通って延びる実質的に垂直な側壁を含み、
前記第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、前記第１の水平方向に沿って、前記メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含み、及び
前記メモリスタック構造の各々は、メモリフィルムと、前記メモリレベルアセンブリの下にある平坦半導体材料層内のそれぞれの水平チャネルに隣接する垂直半導体チャネルとを含む、項目２０に記載の半導体構造。
［項目２２］
前記メモリスタック構造のドレイン領域に電気的に連結される複数のビットラインをさらに含む、項目２１に記載の半導体構造。
［項目２３］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方のモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける別のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目１２に記載の半導体構造。
［項目２４］
３次元ＮＡＮＤメモリデバイスであって、
基板上又はその上方に配置されたワードラインドライバデバイスと、
前記ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、
前記交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、
第１のメモリブロック内の前記ワードラインを前記ワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造と
を含み、
前記メモリレベル貫通ビア構造は、前記第１のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置された誘電充填材料部分を通って延びる、３次元ＮＡＮＤメモリデバイス。
［項目２５］
前記第１のメモリブロックの前記階段状領域の上にあり、且つ前記第１のメモリブロック内の前記ワードラインと接触するワードラインコンタクトビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記交互スタックの上にあり、且つ前記第１のメモリブロックと前記誘電充填材料部分とにまたがる上位レベル金属相互接続構造と
をさらに含み、
前記第１のメモリブロックの前記階段状領域及び他のメモリブロックの前記階段状領域は、同じ対角線方向に上昇する、項目２４に記載のデバイス。
［項目２６］
半導体構造を形成する方法であって、
メモリレベルアセンブリを半導体基板の上方に形成するステップであって、前記メモリレベルアセンブリは、少なくとも１つの交互スタックと、前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含む、ステップと、
前記メモリレベルアセンブリを通して複数の横方向に長いコンタクトビア構造を形成するステップであって、前記複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割し、前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置され、且つそれぞれ第１の階段状領域、第２の階段状領域、及び第３の階段状領域を含む第１のブロック、第２のブロック、及び第３のブロックを含む少なくとも３つの隣接するブロックの集合を含む、ステップと、
前記第２の階段状領域を除去するステップと、
前記第１及び第３の階段状領域がそのままの状態で残る一方で、前記除去された第２の階段状領域の区域にメモリレベル貫通ビア構造を形成するステップと
を含む方法。
［項目２７］
前記半導体基板の上方に少なくとも１つの下位レベル誘電体層を形成するステップと、
前記少なくとも１つの下位レベル誘電体層の上方に平坦半導体材料層を形成するステップであって、前記メモリレベルアセンブリは、前記平坦半導体材料層の上方に形成され、及び前記平坦半導体材料層は、前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む、ステップと
をさらに含む、項目２６に記載の方法。
［項目２８］
前記半導体基板上に半導体デバイスを形成するステップと、
前記少なくとも１つの下位レベル誘電体層のレベルにおいて前記半導体デバイスのノードに電気的に短絡された下位レベル金属相互接続構造を形成するステップであって、前記メモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造上に直接形成される、ステップと
をさらに含む、項目２７に記載の方法。
［項目２９］
前記メモリスタック構造の各々は、メモリ要素の垂直スタックを含み、
前記少なくとも１つの交互スタック中に導電層を形成し、
前記導電層は、前記メモリ要素のためのワードラインを含み、及び
前記半導体デバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されたワードライン切換えデバイスを含む、項目２８に記載の方法。
［項目３０］
少なくとも１つの逆段差誘電材料部分を前記第１の階段状領域及び前記第３の階段状領域の上方に形成するステップと、
前記除去された第２の階段状領域の前記区域の上方にいかなるコンタクトビア構造も形成しない一方で、前記第１及び第３の階段状領域の上方の前記少なくとも１つの逆段差誘電材料部分を通して、且つ前記第１及び第３のブロック内の前記ワードライン上に直接、ワードラインコンタクトビア構造を形成するステップと、
前記メモリレベルアセンブリの上方のワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペア上に上位レベル金属相互接続構造を形成するステップであって、前記上位レベル金属相互接続構造は、前記第２のブロックと前記第１及び第３のブロックの１つとにわたって延びる、ステップと
をさらに含む、項目２９に記載の方法。
［項目３１］
前記平坦半導体材料層は、前記半導体基板上の前記半導体デバイスのサブセットより上に直接形成される、項目２９に記載の方法。
［項目３２］
前記メモリレベルアセンブリを通って延びるメモリレベル貫通開口を前記第２の階段状領域の前記区域に形成することにより、前記第２の階段状領域を除去するステップと、
前記メモリレベル貫通開口内に誘電充填材料部分を形成するステップであって、前記メモリレベル貫通ビア構造の各々は、前記誘電充填材料部分を通して形成される、ステップと
をさらに含む、項目２９に記載の方法。
［項目３３］
前記メモリレベル貫通開口は、前記少なくとも１つの下位レベル誘電材料層中に延びる、項目３２に記載の方法。
［項目３４］
前記メモリレベル貫通開口は、前記メモリレベルアセンブリと前記平坦半導体材料層とを通って延びる実質的に垂直な側壁を含み、及び
前記メモリスタック構造の各々は、メモリフィルムと、前記平坦半導体材料層内のそれぞれの水平チャネルに隣接する垂直半導体チャネルとを含む、項目３３に記載の方法。
［項目３５］
複数の交互のそれぞれの犠牲層と絶縁層とを形成して前記少なくとも１つの交互スタックを形成するステップと、
前記少なくとも１つの交互スタックを通って前記第１の水平方向に沿って横方向に延びる複数のトレンチを形成するステップと、
前記複数のトレンチを通じて前記少なくとも１つの交互スタックから前記犠牲層を選択的に除去して、前記絶縁層間に複数の凹部を形成するステップと、
前記複数のトレンチを通じて前記凹部内に前記複数の導電層を形成するステップと、
前記複数のトレンチ内に絶縁スペーサを形成するステップと、
前記複数のトレンチ内に前記複数の横方向に長いコンタクトビア構造を形成するステップと
をさらに含む、項目３２に記載の方法。
［項目３６］
前記複数のトレンチを通じて前記凹部内に前記複数の導電層を形成する前記ステップは、前記第２の階段状領域を除去する前記ステップ及び前記誘電充填材料部分を形成する前記ステップ後に行われ、
前記第２の階段状領域を除去する前記ステップは、前記第２の階段状領域内の前記絶縁層と前記犠牲層とを除去するステップを含み、及び
前記導電層は、前記メモリレベル貫通開口内に配置された前記誘電充填材料部分に形成されない、項目３５に記載の方法。
［項目３７］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目２６に記載の方法。
［項目３８］
半導体構造であって、
半導体基板の上方に配置され、且つ少なくとも１つの交互スタックと、前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含むメモリレベルアセンブリであって、前記少なくとも１つの交互スタックは、それぞれの絶縁層とそれぞれの導電層との交互層を含む、メモリレベルアセンブリと、
前記メモリレベルアセンブリを通って垂直に延び、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互層を複数の横方向に離間されたブロックに横方向に分割する複数の横方向に長いコンタクトビア構造であって、前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置された第１のブロック、第２のブロック、及び第３のブロックを含む３つの隣接するブロックの集合を含む、複数の横方向に長いコンタクトビア構造と、
前記第２のブロックの長さ方向の端に隣接して、且つ前記第１のブロックの階段状領域と前記第３のブロックの階段状領域との間に配置されたメモリレベル貫通ビア領域であって、誘電充填材料部分中に埋め込まれた垂直に延びるメモリレベル貫通ビア構造を含むメモリレベル貫通ビア領域と、
前記垂直に延びるメモリレベル貫通ビア構造と前記誘電充填材料部分との下の前記メモリレベル貫通ビア領域内で前記基板上又はその上方に配置されたワードライン切換えデバイスと
を含む半導体構造。
［項目３９］
前記半導体基板の上にある少なくとも１つの下位レベル誘電体層と、
前記ワードライン切換えデバイスのノードに電気的に短絡され、且つ前記少なくとも１つの下位レベル誘電体層中に埋め込まれた下位レベル金属相互接続構造であって、前記メモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造と接触する、下位レベル金属相互接続構造と
をさらに含む、項目３８に記載の半導体構造。
［項目４０］
前記メモリスタック構造の各々は、前記導電層の各レベルに配置されたメモリ要素の垂直スタックを含み、
前記誘電層は、前記メモリ要素のためのワードラインを含み、及び
前記ワードライン切換えデバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成されている、項目３９に記載の半導体構造。
［項目４１］
前記第１及び第３のブロックの前記階段状領域の上にある逆段差誘電材料部分を通って延び、且つ前記ワードラインと接触するワードラインコンタクトビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記メモリレベルアセンブリの上にあり、且つ前記第２のブロックと前記第１及び第３のブロックの１つとにまたがる上位レベル金属相互接続構造と
をさらに含む、項目４０に記載の半導体構造。
［項目４２］
前記メモリレベル貫通ビア構造の各々は、それぞれの上にある上位レベル金属相互接続構造と接触する、項目４１に記載の半導体構造。
［項目４３］
前記誘電充填材料部分は、前記メモリレベルアセンブリを通って延びる実質的に垂直な側壁を含み、
前記第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、前記第１の水平方向に沿って、前記メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含み、及び
前記メモリスタック構造の各々は、メモリフィルムと、前記メモリレベルアセンブリの下にある前記基板内のそれぞれの水平チャネルに隣接する垂直半導体チャネルとを含む、項目３８に記載の半導体構造。
［項目４４］
前記メモリスタック構造のドレイン領域に電気的に連結される複数のビットラインをさらに含む、項目４３に記載の半導体構造。
［項目４５］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目３８に記載の半導体構造。
［項目４６］
３次元ＮＡＮＤメモリデバイスであって、
基板上又はその上方に配置されたワードラインドライバデバイスと、
前記ワードラインドライバデバイスの上方に配置されたワードラインと絶縁層との交互スタックと、
前記交互スタックを通って延びる複数のメモリスタック構造であって、各メモリスタック構造は、メモリフィルムと垂直半導体チャネルとを含む、複数のメモリスタック構造と、
第１のメモリブロック内の前記ワードラインを前記ワードラインドライバデバイスに電気的に連結するメモリレベル貫通ビア構造と
を含み、
前記メモリレベル貫通ビア構造は、前記第１のメモリブロックの階段状領域と他のメモリブロックの階段状領域との間に配置された誘電充填材料部分を通って延び、及び前記ワードラインドライバデバイスは、前記メモリレベル貫通ビア構造と前記誘電充填材料部分との下に配置される、３次元ＮＡＮＤメモリデバイス。
［項目４７］
前記第１のメモリブロックの前記階段状領域の上にあり、且つ前記第１のメモリブロック内の前記ワードラインと接触するワードラインコンタクトビア構造と、
ワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペアを電気的に短絡させる上位レベル金属相互接続構造であって、前記交互スタックの上にあり、且つ前記第１のメモリブロックと前記誘電充填材料部分とにまたがる上位レベル金属相互接続構造と
をさらに含む、項目４６に記載のデバイス。
［項目４８］
半導体構造を形成する方法であって、
メモリレベルアセンブリを半導体基板の上方に形成するステップであって、前記メモリレベルアセンブリは、少なくとも１つの交互スタックと、前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造とを含む、ステップと、
前記メモリレベルアセンブリを通して複数の横方向に長いコンタクトビア構造を形成するステップであって、前記複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを複数の横方向に離間されたブロックに横方向に分割し、前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置され、且つそれぞれ第１の階段状領域、第２の階段状領域、及び第３の階段状領域を含む第１のブロック、第２のブロック、及び第３のブロックを含む少なくとも３つの隣接するブロックの集合を含む、ステップと、
前記第２の階段状領域を除去するステップと、
前記基板上又はその上方の前記除去された第２の階段状領域の区域にワードライン切換えデバイスを形成するステップと、
前記第１及び第３の階段状領域がそのままの状態で残る一方で、前記ワードライン切換えデバイスの上方の前記除去された第２の階段状領域の区域にメモリレベル貫通ビア構造を形成するステップと
を含む方法。
［項目４９］
前記半導体基板の上方に少なくとも１つの下位レベル誘電体層を形成するステップと、
前記少なくとも１つの下位レベル誘電体層のレベルにおいて前記ワードライン切換えデバイスのノードに電気的に短絡された下位レベル金属相互接続構造を形成するステップであって、前記メモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造上に直接形成される、ステップと
をさらに含む、項目４８に記載の方法。
［項目５０］
前記メモリスタック構造の各々は、メモリ要素の垂直スタックを含み、
前記少なくとも１つの交互スタック中に導電層を形成し、
前記導電層は、前記メモリ要素のためのワードラインを含み、及び
前記ワードライン切換えデバイスは、それぞれのワードラインへのバイアス電圧を制御するように構成される、項目４９に記載の方法。
［項目５１］
少なくとも１つの逆段差誘電材料部分を前記第１の階段状領域及び前記第３の階段状領域の上方に形成するステップと、
前記除去された第２の階段状領域の前記区域にいかなるコンタクトビア構造も形成しない一方で、前記第１及び第３の階段状領域の上方の前記少なくとも１つの逆段差誘電材料部分を通して、且つ前記第１及び第３のブロック内の前記ワードライン上に直接、ワードラインコンタクトビア構造を形成するステップと、
前記メモリレベルアセンブリの上方のワードラインコンタクトビア構造とメモリレベル貫通ビア構造とのそれぞれのペア上に上位レベル金属相互接続構造を形成するステップであって、前記上位レベル金属相互接続構造は、前記第２のブロックと前記第１及び第３のブロックの１つとにわたって延びる、ステップと
をさらに含む、項目５０に記載の方法。
［項目５２］
前記第２の階段状領域の前記区域に前記メモリレベルアセンブリを通って延びるメモリレベル貫通開口を形成することにより、前記第２の階段状領域を除去するステップと、
前記メモリレベル貫通開口内に誘電充填材料部分を形成するステップであって、前記メモリレベル貫通ビア構造の各々は、前記誘電充填材料部分を通して形成される、ステップと
をさらに含む、項目５０に記載の方法。
［項目５３］
前記メモリレベル貫通開口は、前記少なくとも１つの下位レベル誘電材料層中に延びる、項目５２に記載の方法。
［項目５４］
前記メモリレベル貫通開口は、前記メモリレベルアセンブリを通って延びる実質的に垂直な側壁を含み、及び
前記メモリスタック構造の各々は、メモリフィルムと、前記基板内のそれぞれの水平チャネルに隣接する垂直半導体チャネルとを含む、項目５３に記載の方法。
［項目５５］
複数の交互のそれぞれの犠牲層と絶縁層とを形成して前記少なくとも１つの交互スタックを形成するステップと、
前記少なくとも１つの交互スタックを通って前記第１の水平方向に沿って横方向に延びる複数のトレンチを形成するステップと、
前記複数のトレンチを通じて前記少なくとも１つの交互スタックから前記犠牲層を選択的に除去して、前記絶縁層間に複数の凹部を形成するステップと、
前記複数のトレンチを通じて前記凹部内に前記複数の導電層を形成するステップと、
前記複数のトレンチ内に絶縁スペーサを形成するステップと、
前記複数のトレンチ内に前記複数の横方向に長いコンタクトビア構造を形成するステップと
をさらに含む、項目５４に記載の方法。
［項目５６］
前記複数のトレンチを通じて前記凹部内に前記複数の導電層を形成する前記ステップは、前記第２の階段状領域を除去する前記ステップ及び前記誘電充填材料部分を形成する前記ステップ後に行われ、
前記第２の階段状領域を除去する前記ステップは、前記第２の階段状領域内の前記絶縁層と前記犠牲層とを除去するステップを含み、及び
前記導電層は、前記メモリレベル貫通開口内に配置された前記誘電充填材料部分に形成されない、項目５５に記載の方法。
［項目５７］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目４８に記載の方法。
［項目５８］
半導体構造であって、
半導体基板の上方に配置され、且つ導電層と絶縁層の第１の部分との少なくとも１つの第１の交互スタックを含み、及び前記少なくとも１つの第１の交互スタックを通って垂直に延びるメモリスタック構造をさらに含むメモリレベルアセンブリであって、前記メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含み、前記導電層は、前記メモリスタック構造のためのワードラインを含む、メモリレベルアセンブリと、
前記メモリレベルアセンブリを通って垂直に延び、且つ前記少なくとも１つの第１の交互スタックから横方向に離間されたメモリレベル貫通ビア領域の区域を画定する絶縁堀型トレンチ構造と、
前記メモリレベル貫通ビア領域に配置された少なくとも１つの第２の交互スタックであって、誘電スペーサ層と前記絶縁層の第２の部分との交互層を含み、及び前記誘電スペーサ層の各々は、それぞれの導電層と同じレベルに配置される、少なくとも１つの第２の交互スタックと、
前記メモリレベル貫通ビア領域内に配置され、且つ導電材料を含むメモリレベル貫通ビア構造と
を含む半導体構造。
［項目５９］
前記メモリレベル貫通ビア領域の前記区域は、前記絶縁堀型トレンチ構造の閉じた内周内の区域を含み、及び
前記メモリレベル貫通ビア構造は、前記メモリレベルアセンブリの最上面と前記メモリレベルアセンブリの最下面とを含む第１の水平面から垂直に延びる、項目５８に記載の半導体構造。
［項目６０］
前記メモリレベルアセンブリを複数の横方向に離間されたブロックに横方向に分割する、第１の水平方向に沿って延びる複数の横方向に長いコンタクトビア構造をさらに含む、項目５８に記載の半導体構造。
［項目６１］
前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置された第１のブロック、第２のブロック、及び第３のブロックを含む少なくとも３つの隣接するブロックの集合を含み、及び
前記絶縁堀型トレンチ構造は、前記第２のブロックの長さ方向の端において、且つ前記第１のブロックの階段状領域と前記第３のブロックの階段状領域との間に配置され、前記第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、前記第１の水平方向に沿って、前記メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含む、項目６０に記載の半導体構造。
［項目６２］
逆段差誘電材料部分の段差のある底面は、前記第１及び第３のブロックの前記階段状領域の段差のある上面と接触する、項目６１に記載の半導体構造。
［項目６３］
前記逆段差誘電材料部分と同じ材料を含み、且つ前記逆段差誘電材料部分から前記絶縁堀型トレンチ構造によって横方向に離間された追加の逆段差誘電材料部分の段差のある底面は、前記少なくとも１つの第２の交互スタックの段差のある上面と接触する、項目６２に記載の半導体構造。
［項目６４］
前記複数の横方向に長いコンタクトビア構造の各々は、絶縁スペーサによって横方向に取り囲まれ、及び
前記絶縁堀型トレンチ構造は、前記メモリフィルムと同じ材料を含む絶縁ライナを含む、項目６０に記載の半導体構造。
［項目６５］
前記絶縁堀型トレンチ構造は、前記メモリスタック構造の各々に含まれる層と同じ層の集合を含む層スタックを含む、項目６４に記載の半導体構造。
［項目６６］
前記複数の横方向に長いコンタクトビア構造の各々は、絶縁スペーサによって横方向に取り囲まれ、及び
前記絶縁堀型トレンチ構造は、前記絶縁スペーサと同じ材料を含む絶縁ライナを含む、項目６０に記載の半導体構造。
［項目６７］
前記絶縁堀型トレンチ構造は、前記複数の横方向に長いコンタクトビア構造と同じ導電材料を含む導電充填部分を含む、項目６６に記載の半導体構造。
［項目６８］
前記複数の横方向に長いコンタクトビア構造は、それぞれの水平チャネルと接触するそれぞれの下にあるソース領域と接触するソースラインを含む、項目６０に記載の半導体構造。
［項目６９］
前記絶縁堀型トレンチ構造は、誘電充填材料部分から本質的になる、項目５８に記載の半導体構造。
［項目７０］
前記半導体基板上に配置された半導体デバイスと、
前記半導体デバイスのノードに電気的に短絡され、且つ前記半導体基板の上にある少なくとも１つの下位レベル誘電体層中に埋め込まれた下位レベル金属相互接続構造と、
前記少なくとも１つの下位レベル誘電体層の上にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに接続された水平半導体チャネルを含む平坦半導体材料層と
をさらに含む、項目５８に記載の半導体構造。
［項目７１］
前記メモリレベルアセンブリの上にあり、前記それぞれのワードラインに電気的に連結され、且つ少なくとも１つの上位レベル誘電体層中に埋め込まれた上位レベル金属相互接続構造をさらに含み、
前記メモリレベル貫通ビア構造は、前記メモリレベルアセンブリを通って垂直に延び、且つ上位レベル金属相互接続構造と下位レベル金属相互接続構造とのそれぞれのペアと接触し、
前記半導体デバイスは、ワードライン切換えデバイスを含む、項目７０に記載の半導体構造。
［項目７２］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目５８に記載の方法。
［項目７３］
半導体構造を形成する方法であって、
半導体基板の上方に絶縁層と誘電スペーサ層との少なくとも１つの交互スタックを形成するステップと、
前記少なくとも１つの交互スタックを通してメモリスタック構造を形成するステップであって、前記メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含む、ステップと、
前記少なくとも１つの交互スタックを通してメモリレベル貫通ビア領域の区域を画定する堀型トレンチを形成するステップであって、前記少なくとも１つの交互スタックの一部は、前記メモリレベル貫通ビア領域内に存在する、ステップと、
前記堀型トレンチ内の前記少なくとも１つの交互スタックの前記部分がそのままの状態で残る一方で、前記誘電スペーサ層の、前記メモリレベル貫通ビア領域の外部にある部分を導電層で置換するステップであって、前記導電層は、前記メモリスタック構造のためのワードラインを構成する、ステップと、
前記メモリレベル貫通ビア領域内にメモリレベル貫通ビア構造を形成するステップと
を含む方法。
［項目７４］
前記誘電スペーサ層の、前記メモリレベル貫通ビア領域の外部にある部分を前記導電層で置換する前に、前記堀型トレンチ内に絶縁堀型トレンチ構造を形成するステップをさらに含み、前記メモリレベル貫通ビア領域の区域は、前記絶縁堀型トレンチ構造の閉じた内周内の区域を含む、項目７３に記載の方法。
［項目７５］
前記堀型トレンチの形成と同時に、前記少なくとも１つの交互スタックを通して裏面コンタクトトレンチを形成するステップと、
前記裏面コンタクトトレンチを通じて、前記絶縁層を前記導電層で置換する前に前記堀型トレンチ内に絶縁ライナを堆積させるステップと
をさらに含む、項目７３に記載の方法。
［項目７６］
前記裏面コンタクトトレンチ内の横方向に長いコンタクトビア構造と、前記絶縁ライナ内の導電充填材料部分とを同時に形成するステップをさらに含む、項目７５に記載の方法。
［項目７７］
絶縁材料を堆積させ、且つ異方性エッチングすることにより、前記裏面コンタクトトレンチ内の絶縁スペーサと前記絶縁層上の別の絶縁ライナとを同時に形成するステップをさらに含む、項目７５に記載の方法。
［項目７８］
前記堀型トレンチの形成と同時に、前記少なくとも１つの交互スタックを通って延びるメモリ開口を形成するステップと、
少なくとも１つの誘電材料層を含む層のスタックを堆積させ、且つ異方性エッチングすることにより、各メモリ開口内のメモリフィルムと前記堀型トレンチ内の絶縁ライナとを同時に形成するステップと
をさらに含む、項目７３に記載の方法。
［項目７９］
前記メモリフィルム及び前記絶縁ライナ上にコンフォーマル半導体材料層を堆積させるステップと、
前記コンフォーマル半導体材料層の一部を前記少なくとも１つの交互スタックより上から除去するステップと
をさらに含み、
前記コンフォーマル半導体材料層のそれぞれの残りの部分は、それぞれのメモリスタック構造の垂直半導体チャネルを構成し、及び
前記堀型トレンチ内の前記コンフォーマル半導体材料層の残りの部分は、半導体充填材料部分を構成する、項目７８に記載の方法。
［項目８０］
前記誘電スペーサ層の、前記メモリレベル貫通ビア領域の外部の部分を前記導電層で置換する前に、前記堀型トレンチに誘電材料を充填して、前記誘電材料から本質的になる堀型トレンチ充填構造を形成するステップをさらに含む、項目７３に記載の方法。
［項目８１］
前記少なくとも１つの交互スタックの周辺に台状部を含む階段状領域を形成するステップであって、それぞれの下にある誘電スペーサ層は、第１の水平方向に沿って、前記少なくとも１つの交互スタック中の何れの上にある誘電スペーサ層よりも長く延びる、ステップと、
前記階段状領域の上方に逆段差誘電材料部分を形成するステップであって、前記堀型トレンチは、第１の階段状領域の外部及び第２の階段状領域の内部に形成される、ステップと
をさらに含む、項目７３に記載の方法。
［項目８２］
前記メモリレベル貫通ビア構造は、前記少なくとも１つの交互スタックの残りの部分の最上面と前記少なくとも１つの交互スタックの最下面とを含む第１の水平面から垂直に延び、及び
前記逆段差誘電材料部分の残りの部分は、前記第１の階段状領域内の前記導電層の部分と、前記第２の階段状領域内の前記誘電スペーサ層の残りの部分との上方に連続的に延びる、項目８１に記載の方法。
［項目８３］
前記メモリレベルアセンブリを複数の横方向に離間されたブロックに横方向に分割する、第１の水平方向に沿って延びる複数の横方向に長いコンタクトビア構造をさらに含み、
前記複数のブロックは、順番に、前記第１の水平方向に垂直な第２の水平方向に沿って配置された第１のブロック、第２のブロック、及び第３のブロックを含む少なくとも３つの隣接するブロックの集合を含み、及び
前記絶縁堀型トレンチは、前記第２のブロックの長さ方向の端において、且つ前記第１のブロックの階段状領域と前記第３のブロックの階段状領域との間に形成され、前記第１及び第３のブロックの各階段状領域は、それぞれの下にある導電層が、前記第１の水平方向に沿って、前記メモリレベルアセンブリ内の何れの上にある導電層よりも長く延びる台状部を含む、項目７３に記載の方法。
［項目８４］
前記半導体基板上にワードライン切換え半導体デバイスを形成するステップと、
前記ワードライン切換え半導体デバイスのノードに電気的に短絡され、且つ前記半導体基板の上方の少なくとも１つの下位レベル誘電体層中に埋め込まれた下位レベル金属相互接続構造を形成するステップと、
前記少なくとも１つの下位レベル誘電体層の上方に平坦半導体材料層を形成するステップであって、前記平坦半導体材料層は、前記メモリスタック構造内の垂直半導体チャネルに電気的に接続された水平半導体チャネルを含む、ステップと、
前記ワードラインに電気的に連結され、且つ少なくとも１つの上位レベル誘電体層中に埋め込まれる、前記メモリレベルアセンブリの上にある上位レベル金属相互接続構造を形成するステップであって、前記メモリレベル貫通ビア構造は、上位レベル金属相互接続構造と下位レベル金属相互接続構造とのそれぞれのペアと接触する、ステップと
をさらに含む、項目７３に記載の方法。
［項目８５］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目７３に記載の方法。
［項目８６］
半導体構造であって、
半導体基板の上方に配置され、且つ導電層と絶縁層の第１の部分との少なくとも１つの交互スタックを含み、及び前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造をさらに含むメモリレベルアセンブリであって、前記メモリスタック構造の各々は、メモリフィルムと垂直半導体チャネルとを含む、メモリレベルアセンブリを含み、
前記導電層は、前記メモリスタック構造のためのワードラインを構成し、
複数の横方向に長いコンタクトビア構造は、前記メモリレベルアセンブリを通って垂直に延び、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを前記メモリレベルアセンブリ内の複数の横方向に離間されたブロックに横方向に分割し、及び
少なくとも１つのメモリレベル貫通ビア構造は、ブロック内のメモリレベル貫通ビア領域に配置され、
前記メモリレベル貫通ビア領域は、横方向に長いコンタクトビア構造のペア間及び前記ブロックに配置されたメモリスタック構造の２つのグループ間に配置され、
前記少なくとも１つのメモリレベル貫通ビア構造の各々は、前記メモリレベルアセンブリを通って垂直に延び、及び
前記少なくとも１つのメモリレベル貫通ビア構造の各々は、それぞれの絶縁ライナによって前記導電層から横方向に電気的に絶縁される、半導体構造。
［項目８７］
前記メモリレベルアセンブリの下で前記半導体基板上又はその上方に配置された半導体デバイスと、
前記半導体デバイスのノードに電気的に短絡され、且つ前記半導体基板の上にあり、且つ前記少なくとも１つのメモリレベル貫通ビア構造と接触する少なくとも１つの下位レベル誘電体層中に埋め込まれた下位レベル金属相互接続構造と
をさらに含む、項目８６に記載の半導体構造。
［項目８８］
前記少なくとも１つの下位レベル誘電体層の上にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに接続された水平半導体チャネルを含む平坦半導体材料層をさらに含む、項目８７に記載の半導体構造。
［項目８９］
前記少なくとも１つのメモリレベル貫通ビア構造は、ソースシャントライン又はパワーストラップの少なくとも１つに電気的に連結され、及び
前記半導体デバイスは、ワードライン切換えトランジスタを含む、項目８７に記載の半導体構造。
［項目９０］
前記少なくとも１つのメモリレベル貫通ビア構造の各側壁の底部は、前記少なくとも１つの下位レベル誘電体層と物理的に接触する、項目８９に記載の半導体構造。
［項目９１］
各絶縁ライナは、前記絶縁ライナによって取り囲まれたそれぞれのメモリレベル貫通ビア構造よりも小さい垂直の範囲を有する、項目８９に記載の半導体構造。
［項目９２］
前記複数の横方向に長いコンタクトビア構造の各々は、絶縁スペーサによって前記少なくとも１つの交互スタックから横方向に電気的に絶縁され、及び
前記少なくとも１つのメモリレベル貫通ビア構造の各々は、前記絶縁スペーサと同じ材料組成及び同じ厚さを有する絶縁ライナによって前記少なくとも１つの交互スタックから横方向に電気的に絶縁される、項目８６に記載の半導体構造。
［項目９３］
前記半導体基板の上にあり、且つ前記メモリスタック構造内の垂直半導体チャネルに接続された水平半導体チャネルを含む平坦半導体材料層をさらに含み、
前記少なくとも１つのメモリレベル貫通ビア構造は、前記平坦半導体材料層の開口を通って延び、及び
前記複数の横方向に長いコンタクトビア構造は、前記平坦半導体材料層の上面で終端する、項目８６に記載の半導体構造。
［項目９４］
前記複数の横方向に長いコンタクトビア構造は、前記平坦半導体材料層内に配置されたそれぞれの水平チャネルと接触するそれぞれの下にあるソース領域と接触するソースラインを含む、項目９３に記載の半導体構造。
［項目９５］
前記メモリレベル貫通ビア領域に配置された少なくとも１つの第２の交互スタックをさらに含み、前記少なくとも１つの第２の交互スタックは、誘電スペーサ層と前記絶縁層の第２の部分との交互層を含み、及び前記誘電スペーサ層の各々は、それぞれの導電層と同じレベルに配置される、項目８６に記載の半導体構造。
［項目９６］
前記メモリレベル貫通ビア領域は、前記少なくとも１つの第２の交互スタックを横方向に取り囲む絶縁堀型トレンチ構造を含む、項目９５に記載の半導体構造。
［項目９７］
前記絶縁堀型トレンチ構造の内側の側壁及び前記少なくとも１つのメモリレベル貫通ビア構造の側壁は、前記少なくとも１つの第２の交互スタックと物理的に接触する、項目９６に記載の半導体構造。
［項目９８］
前記絶縁堀型トレンチ構造は、外側絶縁ライナと内側絶縁ライナとを含み、及び
前記複数の横方向に長いコンタクトビア構造の各々は、前記内側絶縁ライナと同じ組成及び同じ厚さを有する誘電材料を含む絶縁スペーサによって横方向に取り囲まれる、項目９６に記載の半導体構造。
［項目９９］
前記絶縁堀型トレンチ構造は、前記複数の横方向に長いコンタクトビア構造と同じ材料組成を有する導電充填部分を含む、項目９６に記載の半導体構造。
［項目１００］
絶縁堀型トレンチ構造は、外側絶縁ライナと内側絶縁充填部分とからなり、及び
前記複数の横方向に長いコンタクトビア構造の各々は、前記内側絶縁充填部分と同じ誘電材料を含む絶縁スペーサによって横方向に取り囲まれる、項目９６に記載の半導体構造。
［項目１０１］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目８６に記載の半導体構造。
［項目１０２］
半導体構造を形成する方法であって、
半導体基板の上方に配置されたメモリレベルアセンブリを形成するステップであって、前記メモリレベルアセンブリは、導電層と絶縁層の第１の部分との少なくとも１つの交互スタックを含み、且つ前記少なくとも１つの交互スタックを通って垂直に延びるメモリスタック構造をさらに含み、前記メモリスタックの各々は、メモリフィルムと垂直半導体チャネルとを含む、ステップと、
前記メモリレベルアセンブリを通して複数の横方向に長いコンタクトビア構造を形成するステップであって、前記複数の横方向に長いコンタクトビア構造は、第１の水平方向に沿って横方向に延び、且つ前記少なくとも１つの交互スタックを前記メモリレベルアセンブリ内の複数の横方向に離間されたブロックに横方向に分割する、ステップと、
ブロック内のメモリレベル貫通ビア領域に少なくとも１つのメモリレベル貫通ビア構造を形成するステップであって、前記メモリレベル貫通ビア領域は、横方向に長いコンタクトビア構造のペア間、及び前記ブロックに配置され且つメモリレベル貫通ビア構造を含むメモリスタック構造の２つのグループ間に配置され、前記少なくとも１つのメモリレベル貫通ビア構造の各々は、前記メモリレベルアセンブリを通って垂直に延びる、ステップと
を含む方法。
［項目１０３］
前記半導体基板上又はその上方に配置された半導体デバイスを形成するステップと、
前記半導体層のノードに電気的に短絡され、且つ前記半導体基板の上方の少なくとも１つの下位レベル誘電体層中に埋め込まれた下位レベル金属相互接続構造を形成するステップであって、前記少なくとも１つのメモリレベル貫通ビア構造は、前記下位レベル金属相互接続構造上に形成される、ステップと
をさらに含む、項目１０２に記載の方法。
［項目１０４］
平坦半導体材料層を前記少なくとも１つの下位レベル誘電体層の上方に形成するステップをさらに含み、前記平坦半導体材料層は、前記メモリスタック構造内の垂直半導体チャネルに接続された水平半導体チャネルを含む、項目１０３に記載の方法。
［項目１０５］
前記メモリレベルアセンブリを通して少なくとも１つのメモリレベル貫通開口を形成するステップと、
各メモリレベル貫通開口の周辺に絶縁ライナを形成するステップと、
メモリレベル貫通ビア構造を各絶縁ライナ上に形成するステップと
をさらに含む、項目１０２に記載の方法。
［項目１０６］
前記少なくとも１つのメモリレベル貫通開口の形成と同時に、前記少なくとも１つの交互スタックを通して裏面コンタクトトレンチを形成するステップと、
コンフォーマル絶縁材料層を堆積させ、且つ異方性エッチングすることにより、前記少なくとも１つの絶縁ライナの形成と同時に、前記裏面コンタクトトレンチの側壁上に絶縁スペーサを形成するステップと
をさらに含み、
前記少なくとも１つのメモリレベル貫通開口は下方に延ばされ、一方で前記コンフォーマル絶縁材料層は異方性エッチングされ、及び
下位レベル金属相互接続構造は、前記少なくとも１つのメモリレベル貫通開口の１つの底部において物理的に露出される、項目１０５に記載の方法。
［項目１０７］
前記裏面コンタクトトレンチ内の横方向に長いコンタクトビア構造と各絶縁ライナ内の導電充填材料部分とを同時に形成するステップをさらに含む、項目１０６に記載の方法。
［項目１０８］
前記半導体基板の上方に平坦半導体材料層を形成するステップをさらに含み、前記平坦半導体材料層は、前記メモリスタック構造内の垂直半導体チャネルに接続された水平半導体チャネルを含み、
前記メモリレベル貫通ビア構造は、前記平坦半導体材料層の開口を通って延び、
前記複数の横方向に長いコンタクトビア構造は、前記平坦半導体材料層の上面で終端し、及び
前記複数の横方向に長いコンタクトビア構造は、前記平坦半導体材料層内に配置されたそれぞれの水平チャネルと接触するそれぞれの下にあるソース領域と接触するソースラインを含む、項目１０２に記載の方法。
［項目１０９］
前記半導体基板の上方に絶縁層と犠牲材料層との少なくとも１つのインプロセス交互スタックを形成するステップと、
前記メモリレベル貫通ビア領域に少なくとも１つのメモリレベル貫通開口を形成するステップと、
前記犠牲材料層を前記絶縁層に対して選択的に除去して裏面凹部を形成するステップと、
前記裏面凹部を前記導電層で充填し、それによって前記少なくとも１つの交互スタックを形成するステップと
をさらに含む、項目１０２に記載の方法。
［項目１１０］
前記少なくとも１つのメモリレベル貫通開口の形成と同時に裏面コンタクトトレンチを形成するステップと、
前記導電層の形成後、前記裏面コンタクトトレンチの各々における絶縁スペーサと、前記少なくとも１つのメモリレベル貫通開口の各々における絶縁ライナと、を同時に形成するステップと、
前記少なくとも１つのメモリレベル貫通ビア構造と、前記複数の横方向に長いコンタクトビア構造と、を同時に形成するステップと
をさらに含む、項目１０９に記載の方法。
［項目１１１］
前記複数の横方向に長いコンタクトビア構造の形成前に、前記少なくとも１つのメモリレベル貫通開口の各々を、それぞれの絶縁ライナとそれぞれのメモリレベル貫通ビア構造とで充填するステップをさらに含む、項目１０９に記載の方法。
［項目１１２］
前記半導体基板の上方に絶縁層と犠牲材料層との少なくとも１つのインプロセス交互スタックを形成するステップと、
堀型トレンチであって、その外周内に前記メモリレベル貫通ビア領域の区域を含む堀型トレンチと、前記少なくとも１つのインプロセス交互スタックを通る裏面コンタクトトレンチと、を形成するステップと、
前記裏面コンタクトトレンチの側壁が周囲に物理的に露出される一方で、パターニングされた絶縁ライナ層を前記堀型トレンチの側壁上に形成するステップと、
前記メモリレベル貫通ビア領域に少なくとも１つのメモリレベル貫通開口を形成するステップと、
前記裏面コンタクトトレンチを通じてエッチャントを導入することにより、前記犠牲材料層を前記絶縁層に対して選択的に除去し、それによって裏面凹部を形成するステップと、
前記裏面コンタクトトレンチを通じてリアクタントを導入することにより、前記裏面凹部を前記導電層で充填し、それによって前記少なくとも１つの交互スタックを形成するステップと
をさらに含む、項目１０２に記載の方法。
［項目１１３］
前記裏面コンタクトトレンチ内の絶縁スペーサと前記堀型トレンチ内の前記パターニングされた絶縁ライナとを同時に形成するステップと、
前記パターニングされた絶縁スペーサ上の前記複数の横方向に長いコンタクトビア構造と前記絶縁ライナ上の導電充填材料部分とを同時に形成するステップと
をさらに含み、
前記少なくとも１つのインプロセス交互スタックの残りの部分は、前記堀型トレンチによって取り囲まれた区域内に残る、項目１１２に記載の方法。
［項目１１４］
前記裏面コンタクトトレンチ内の絶縁スペーサと前記堀型トレンチ内の絶縁材料充填部分とを同時に形成するステップと、
前記絶縁スペーサ上に前記複数の横方向に長いコンタクトビア構造を形成するステップと
をさらに含み、
前記少なくとも１つのインプロセス交互スタックの残りの部分は、前記堀型トレンチによって取り囲まれた区域内に残る、項目１１２に記載の方法。
［項目１１５］
前記メモリスタック構造は、垂直ＮＡＮＤデバイスのメモリ要素を含み、
前記導電層は、前記垂直ＮＡＮＤデバイスのそれぞれのワードラインを含むか、又はそれに電気的に接続され、
前記半導体基板は、シリコン基板を含み、
前記垂直ＮＡＮＤデバイスは、前記シリコン基板の上方にモノリシック３次元ＮＡＮＤストリングのアレイを含み、
前記モノリシック３次元ＮＡＮＤストリングのアレイの第１のデバイスレベルにおける少なくとも１つのメモリセルは、前記モノリシック３次元ＮＡＮＤストリングのアレイの第２のデバイスレベルにおける他のメモリセルの上方に配置され、
前記シリコン基板は、前記メモリデバイスのためのワードラインドライバ回路とビットラインドライバ回路とを含む集積回路を含み、及び
前記モノリシック３次元ＮＡＮＤストリングのアレイは、
複数の半導体チャネルであって、前記複数の半導体チャネルの各々の少なくとも１つの端部分は、前記半導体基板の上面に実質的に垂直に延びる、複数の半導体チャネルと、
複数の電荷保存要素であって、各電荷保存要素は、前記複数の半導体チャネルのそれぞれの１つに隣接して配置される、複数の電荷保存要素と、
前記半導体基板の前記上面に実質的に平行に延びるストリップ形状を有する複数のコントロールゲート電極であって、少なくとも、前記第１のデバイスレベルに配置された第１のコントロールゲート電極と、前記第２のデバイスレベルに配置された第２のコントロールゲート電極とを含む複数のコントロールゲート電極と
を含む、項目１０２に記載の方法。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
0006463872.tif 000041
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
0006463872.tif 000048
【図２５Ｂ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７Ａ】
0006463872.tif 000052
【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３６Ａ】
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【図３６Ｂ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４Ａ】
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【図４４Ｂ】
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【図４５Ａ】
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【図４５Ｂ】
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【図４６Ａ】
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【図４６Ｂ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４９】
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【図５０Ａ】
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【図５０Ｂ】
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【図５１Ａ】
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【図５１Ｂ】
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【図５２Ａ】
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【図５２Ｂ】
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【図５３Ａ】
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【図５３Ｂ】
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【図５４Ａ】
0006463872.tif 000101
【図５４Ｂ】
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【図５５Ａ】
0006463872.tif 000103
【図５５Ｂ】
0006463872.tif 000104
【図５６Ａ】
0006463872.tif 000105
【図５６Ｂ】
0006463872.tif 000106
【図５７Ａ】
0006463872.tif 000107
【図５７Ｂ】
0006463872.tif 000108
【図５８Ａ】
0006463872.tif 000109
【図５８Ｂ】
0006463872.tif 000110
【図５９Ａ】
0006463872.tif 000111
【図５９Ｂ】
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【図６０】
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【図６１Ａ】
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【図６１Ｂ】
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【図６２Ａ】
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【図６２Ｂ】
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【図６３Ａ】
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【図６３Ｂ】
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【図６３Ｃ】
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【図６４】
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【図６５Ａ】
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【図６５Ｂ】
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【図６６Ａ】
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【図６６Ｂ】
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【図６７Ａ】
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【図６７Ｂ】
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【図６８Ａ】
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【図６８Ｂ】
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【図６９Ａ】
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【図６９Ｂ】
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【図７０Ａ】
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【図７０Ｂ】
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【図７１Ａ】
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【図７１Ｂ】
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【図７２Ａ】
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【図７２Ｂ】
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【図７３Ａ】
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【図７３Ｂ】
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【図７３Ｃ】
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【図７４】
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【図７５Ａ】
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【図７５Ｂ】
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【図７６】
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