(57)【特許請求の範囲】
【請求項１】
半導体チップをパッケージでカバーすることにより構成される半導体装置を認証するための発振回路装置であって、
上記半導体チップに設けられ、負性抵抗回路を有する第１の共振回路を備え複数の発振モードで発振する発振回路と、第２の共振回路とを備える第１の回路部と、
上記パッケージに設けられ、上記第１及び第２の共振回路に非接触で結合された第３の共振回路を備える第２の回路部とを備えることを特徴とする発振回路装置。
【請求項２】
上記複数の発振モードは、同期発振モードと、カオス発振モードとを含むことを特徴とする請求項１記載の発振回路装置。
【請求項３】
上記カオス発振モードは、上記半導体チップの第１及び第２の共振回路と、上記パッケージの第３の共振回路との結合係数に対する、上記半導体チップの第１及び第２の共振回路の抵抗の抵抗値の領域において、上記結合係数が０を超える領域で存在することを特徴とする請求項２記載の発振回路装置。
【請求項４】
上記発振回路は、上記第１の共振回路が上記第３の共振回路を介して上記第２の共振回路に非接触で結合することで発振することを特徴とする請求項１〜３のうちのいずれか１つに記載の発振回路装置。
【請求項５】
上記第１の共振回路と、上記第２の共振回路と、上記第３の共振回路はそれぞれ、ＬＣＲ共振回路であることを特徴とする請求項１〜４のうちのいずれか１つに記載の発振回路装置。
【請求項６】
半導体チップをパッケージでカバーすることにより構成される半導体装置において、
請求項１〜５のうちのいずれか１つに記載の発振回路装置と、
上記発振回路装置で発生される発振信号を上記第２の共振回路で検出する発振検出回路と、
上記発振信号の発振モードに基づいて、上記半導体チップ及び上記パッケージを含む半導体装置を認証するか否かを検出する制御回路とを備えることを特徴とする半導体装置。
【請求項７】
半導体チップをパッケージでカバーすることにより構成される半導体装置が真正性を有することを認証する半導体装置の真正性検出方法であって、
上記半導体装置は、請求項１〜５のうちのいずれか１つに記載の発振回路装置を備え、
上記発振回路装置で発生される発振信号を上記第２の共振回路で検出するステップと、
上記発振信号の発振モードに基づいて、上記半導体チップ及び上記パッケージを含む半導体装置を認証するか否かを検出するステップとを含むことを特徴とする半導体装置の真正性検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体装置の真正性を確保するためのセキュリティ機能を有する半導体装置のための発振回路装置及びそれを用いた半導体装置、並びに半導体装置の真正性検出方法に関する。
【背景技術】
【０００２】
今日、世界中のあらゆる場所に浸透した大量の半導体デバイスが、人間にとって極めてクリティカルなデータの管理や情報処理及び制御（通信、クラウド、自動車、電力管理、防衛システム）を行っている。このようなセキュリティデバイスにおいて、性能要件を満たしていない、もしくは悪意ある改竄の加えられた模造品デバイスの流通は、サプライチェーンの根底を覆す極めて重要な半導体業界の課題の一つである。
【０００３】
例えば非特許文献１の特集記事によると、米軍用ヘリに使用されているＩＣデバイスの約３％がすでに模造品であり、この割合は年々増加しているという。品質管理が最も厳しいと考えられる軍事用途においても、すでにこれだけの模造品デバイスが侵入しているということを考えると、民生用途では模造品の割合はさらに増すと容易に推測される。詳細な統計データは各企業で管理しているため公開されていないが、実際に多くの民生機器において模造セキュリティデバイスの侵入が報告されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５２５２５５号公報
【特許文献２】特開２００８−１０８００３号公報
【特許文献３】特開２０１０−０２６７３２号公報
【特許文献４】特開２０１３−１４３９０９号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE Spectrum Magazine, published by IEEE in October, 2013, pp. 37-41.
【非特許文献２】スティーヴン・ストロガッツ著，蔵本由紀監修，長尾力訳，「Ｓｙｎｃc（シンク）:なぜ自然はシンクロしたがるのか」，早川書房，２００５年
【非特許文献３】郡宏，「振動と同期の数学的思考法Ｉ」，時間生物学，Ｖｏｌ．１８，Ｎｏ．１，２０１２年
【非特許文献４】Masanori Shinriki et al., "A Simultaneous Asynchronous Oscillator with both Nonlinear Positive and Negative Conductance Connected in Series," Proceedings of The IEEE, published by IEEE, Vol. 67, No. 2, February 1979.
【非特許文献５】Noriyuki Miura et al., "A 2.7 Gb/s/mm2 0.9pJ/b/Chip 1 Coil/Channel ThruChip Interface with Coupled-Resonator-Based CDR for NAND Flash Memory Stacking," Proceedings of 2011 International Solid-State Circuits Conference (ISSCC 2011), Session 28, DRAM & High-speed I/O, 28.2, pp. 490-491, February 2011.
【非特許文献６】Yasuhiro Take et al., "3D Clock Distribution Using Vertically/Horizontally-Coupled Resonators," Proceedings of 2013 International Solid-State Circuits Conference (ISSCC 2013), Session 14, Digital PLLs and Building Blocks, 14.6, pp. 258-259, February 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、インクトナーカートリッジの偽造防止用の認証ＩＣを不正に複製した模造トナーカートリッジが販売されていたり、映像コンテンツを管理するためのセキュリティＩＣが複製及び販売されて映画や音楽等の著作権データの不正なダウンロードとコピーが実際に行われており、莫大な損害を出している。サプライチェーンの信頼性は、企業の信用と利益に直結する極めて重要な基盤要素であり、半導体業界においては、デバイスの真正性を確保できる、高信頼サプライチェーンの確立が急務である。
【０００７】
例えば特許文献１〜３では、共振回路を用いてセキュリティ機能を実現するセキュリティタグ等が提案されているが、回路構成がきわめて簡単であってセキュリティレベルが低いという問題点があった。
【０００８】
また、特許文献４では、近接場で通信している装置間に周辺装置が存在する場合、近接場の変化に基づいて周辺装置の存在を検出する近接場通信セキュリティ方法及びその装置を提供するために、近接場の磁場の変化に基づいて信号の送受信が相互約束された通信装置ではない周辺装置の存在を検出する検出部と、前記周辺装置の存在を検出すると、前記周辺装置で前記信号の送受信が相互約束された通信装置間にて送受信する信号の解読ができないように前記通信装置から送信するエネルギーの量を制御する制御部とを備える。しかし、送信するエネルギーの量を制御するという複雑な制御方法を必要とするという問題点があった。
【０００９】
本発明の目的は、従来技術に比較して高いセキュリティレベルでかつ簡単な回路を用いて、半導体装置が真正品であるか否かを検出して真正性を確保することができる半導体装置のための発振回路装置及びそれを用いた半導体装置、並びに半導体装置の真正性検出方法を提供することにある。
【課題を解決するための手段】
【００１０】
第１の発明に係る発振回路装置は、半導体チップをパッケージでカバーすることにより構成される半導体装置を認証するための発振回路装置であって、
上記半導体チップに設けられ、負性抵抗回路を有する第１の共振回路を備え複数の発振モードで発振する発振回路と、第２の共振回路とを備える第１の回路部と、
上記パッケージに設けられ、上記第１及び第２の共振回路に非接触で結合された第３の共振回路を備える第２の回路部とを備えることを特徴とする。
【００１１】
上記発振回路装置において、上記複数の発振モードは、同期発振モードと、カオス発振モードとを含むことを特徴とする。
【００１２】
また、上記発振回路装置において、上記カオス発振モードは、上記半導体チップの第１及び第２の共振回路と、上記パッケージの第３の共振回路との結合係数に対する、上記半導体チップの第１及び第２の共振回路の抵抗の抵抗値の領域において、上記結合係数が０を超える領域で存在することを特徴とする。
【００１３】
さらに、上記発振回路装置において、上記発振回路は、上記第１の共振回路が上記第３の共振回路を介して上記第２の共振回路に非接触で結合することで発振することを特徴とする。
【００１４】
またさらに、上記発振回路装置において、上記第１の共振回路と、上記第２の共振回路と、上記第３の共振回路はそれぞれ、ＬＣＲ共振回路であることを特徴とする。
【００１５】
第２の発明に係る半導体装置は、半導体チップをパッケージでカバーすることにより構成される半導体装置において、
上記発振回路装置と、
上記発振回路装置で発生される発振信号を上記第２の共振回路で検出する発振検出回路と、
上記発振信号の発振モードに基づいて、上記半導体チップ及び上記パッケージを含む半導体装置を認証するか否かを検出する制御回路とを備えることを特徴とする。
【００１６】
第３の発明に係る半導体装置の真正性検出方法は、半導体チップをパッケージでカバーすることにより構成される半導体装置が真正性を有することを検出する半導体装置の真正性検出方法であって、
上記半導体装置は、上記発振回路装置を備え、
上記発振回路装置で発生される発振信号を上記第２の共振回路で検出するステップと、
上記発振信号の発振モードに基づいて、上記半導体チップ及び上記パッケージを含む半導体装置を認証するか否かを検出するステップとを含むことを特徴とする。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、従来技術に比較して高いセキュリティレベルでかつ簡単な回路を用いて、半導体装置が真正品であるか否かを検出して真正性を確保することができる半導体装置のための発振回路装置及びそれを用いた半導体装置、並びに半導体装置の真正性検出方法を提供できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係るセキュリティ機能を有する半導体装置の構成例を示す縦断面図である。
【図２】従来例に係るセキュリティ機能を有する半導体装置の第１の構成例を示す縦断面図である。
【図３】従来例に係るセキュリティ機能を有する半導体装置の第２の構成例を示す縦断面図である。
【図４Ａ】比較例に係る起動認証鍵のセキュリティ機能を有する連結振り子の構成を示す正面図である。
【図４Ｂ】図４Ａの連結振り子が同期発振して認証成功する場合を示す正面図である。
【図４Ｃ】図４Ａの連結振り子がカオス発振して認証失敗する場合を示す正面図である。
【図５Ａ】比較例に係るセキュリティ機能を有する半導体装置の結合線路である二層直交配線コイルの構成例であって、第１の配線層を示す平面図である。
【図５Ｂ】図５Ａの二層直交配線コイルの第１及び第２の配線層を示す平面図である。
【図６】比較例に係るセキュリティ機能を有する半導体装置を試作したときの初期評価用テスト半導体チップの写真である。
【図７】（ａ）は図６の半導体チップの回路を用いてシミュレーションにより発生した同期発振の発振信号波形を示す波形図であり、（ｂ）は図６の半導体チップの回路を用いてシミュレーションにより発生したカオス発振の発振信号波形を示す波形図である。
【図８Ａ】比較例に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。
【図８Ｂ】図８Ａの発振回路の負性抵抗回路１０の構成を示す回路図である。
【図９】（ａ）は図８の発振回路を用いて発生した弱振幅発振の発振信号波形を示す波形図であり、（ｂ）は図８の発振回路を用いて発生したカオス発振の発振信号波形を示す波形図であり、（ｃ）は図８の発振回路を用いて発生した強振幅発振の発振信号波形を示す波形図である。
【図１０】本発明の実施形態１に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。
【図１１】図１０の発振回路における、チップコイルとパッケージコイルとの間の結合係数ｋ’に対するチップコイルの寄生抵抗Ｒの領域において各種発振が発生する領域を示す図である。
【図１２】本発明の実施形態２に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。
【図１３】図１２の発振回路における、チップコイルとパッケージコイルとの間の結合係数ｋ’に対するチップコイルの寄生抵抗Ｒの領域において各種発振が発生する領域を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２０】
１．本発明の目的及び特徴
本発明の目的は、チップ及びパッケージ内の既存配線層により形成した非接触結合路で両者を相互認証することで、セキュリティデバイスの偽造や改竄を検知し、模造品デバイスの流通を根絶するチップ・パッケージインタラクティブ回路技術を開発することにある。
【００２１】
図１は本発明の一実施形態に係るセキュリティ機能を有する半導体装置の構成例を示す縦断面図である。図１において、半導体チップ１上にパッケージ２がカバーされて例えば接着されて一体化されて例えばＬＳＩなどの半導体装置として出荷される。半導体チップ１には、外部接続用の線路導体Ｌ１１，Ｌ１２と、内部の既存配線の線路導体Ｌ１３とが設けられ、本発明では、半導体チップ１の線路導体Ｌ１３に接続された既存配線の線路導体Ｌ２１と、パッケージ２内の既存配線の線路導体Ｌ２２との間で非接触結合路を形成して、当該非接触結合路の結合路特性を非接触で検出して、半導体チップ１とパッケージ２との間の相互認証を行うことを特徴とし、特に、当該非接触結合路により発振回路を形成し、その発振モードを用いて上記相互認証を行うことを特徴としている。そして、本発明では、チップ及びパッケージの標準製造プロセスで用いられている既存配線層における未使用の配線リソースを最大限に利活用した結合路と、標準ＣＭＯＳプロセスにおける小面積・低消費電力のデジタルセンサ回路技術を駆使することにより、コストアップなし（または限りなくゼロ）のデバイス真正性確保技術の確立を目指す。
【００２２】
２．本発明の意義及び位置づけ
本発明が取り上げている研究テーマは、全世界の全半導体企業の共通課題である。現在セキュリティに強く関わる半導体を製造している企業だけの問題ではない。例えば、電子化が急速に進む自動車産業は、現在ほぼ全ての国内半導体企業が参入している市場であり、レーダー、車々間通信、自動走行を中心に今後も間違いなく拡大していく分野である。これらの分野で使用される車載ＩＣは、人命に関わるゆえに強固なセキュリティレベルが必要であり、模造品の流通は絶対に許されない。また、近い将来到来するＩｏＴ（Ｉｎｔｅｒｎａｅｔ  ｏｆ  Ｔｈｉｎｇｓ）、ＩｏＥ（Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｅｖｅｒｙｔｈｉｎｇｓ）の時代には、センサ機能を有する半導体ＩＣを搭載したあらゆるモノがネットワークを形成し、人間のプライバシーに深く関わるセンシティブな情報を膨大に取得して、インターネット上でやり取りする世界になる。このようなＩｏＴ、ＩｏＥ時代では半導体ＩＣの全てがセキュリティデバイスになる。つまり、将来の全半導体企業において、強固なセキュリティと高信頼のサプライチェーンは必須である。わが国は、特に近年、先端半導体チップの製造やパッケージ組み立て工程を国外にアウトソースするオフショア化（ファブレス、ＯＳＡＴ）が進み、デバイスの偽造や改竄を防止する上で非常に脆弱になっており、チップ設計またはデバイス起動の段階での真正性確保技術が必要不可欠である。
【００２３】
図２は従来例に係るセキュリティ機能を有する半導体装置の第１の構成例を示す縦断面図であり、図３は従来例に係るセキュリティ機能を有する半導体装置の第２の構成例を示す縦断面図である。
【００２４】
これまでの対策技術は、パッケージの充填材に特殊な誘電体や磁性体等の特殊材料３を混ぜてパッケージの開封を検知する方式（図２）や、トランジスタと配線層を分けて個別のチップを製造しＴＳＶでパッケージの再配線層４と合わせて接続する方式（図３）などで、いずれも特殊な材料や追加プロセスが必要であり、余分な追加コストがかかっている。防衛システム等の特殊用途では問題とならなくても、大多数の民生用途には低コストなデバイス破壊技術及び改竄対策技術が必要である。新材料及び新構造のメリットは大きいが、製品利益の向上のためにも、製造コスト低減に向けた不断の努力が不可欠である。
【００２５】
これに対して、本発明では、半導体チップ１とパッケージ２内の配線間に形成する非接触の結合路特性を起動鍵のように用いて相互認証することで、正規のチップと正規のパッケージと正規の組み立て工程のセットをもってはじめて、流通させて起動するセキュリティデバイスをコストアップなしに製造する点にオリジナリティがある（図１）。従って、ハイボリュームの民生用途から付加価値の高い特殊用途まで適用範囲を制限することなく幅広く使用可能であり、サプライチェーンの標準モデルともなりえる。標準プロセスに準拠した完全回路ソリューションによるコストの低減は製品の利益に直結する極めて重要な技術として産業的に大きな意義がある。本発明のブレークスルーのポイントは、正規の結合状態でのみ再現性高くかつユニークな電磁気的特性を発現する結合路の構造と、攻撃者からの外乱の下でもロバストに結合路特性を計測できる小面積及び低消費電力のセンサ回路にある。
【００２６】
３．本発明の課題
本発明のブレークスルーのポイントは、前述の通り結合路の構造とセンサ回路の構成にある。結合路の構造検討においては、正規の結合状態でのみ再現性高くかつユニークな電磁気的特性を発現できる物理現象の利用とその物理メカニズムへの理解が課題となる。また、その結合路自体を複製するのが非常に困難な構造を考案する必要がある。センサ回路の設計においては、攻撃者からの外乱の下でも結合路特性を正確に計測できるロバストなセンサ回路が課題となる。また、ゼロコスト化のために、対策技術をチップとパッケージに搭載する上でのハードウェアのオーバーヘッド低減技術を構築する必要がある。具体的には、結合路で消費される配線リソースの低減と、センサ回路の消費する電力及び面積の低減である。
【００２７】
４．課題を解決するための第１のプロセス（結合路の構造検討）
結合路の構造については、結合共振現象を応用する。複数の結合した共振器の間に生じる物理現象は、自然界の物理現象にも広く観測されるもので、ゲンジボタルの同期発光や机上メトロノームの同期振動現象などに見られる（例えば、非特許文献２，３参照）。結合共振による同期現象は、第一の物理現象である。結合共振には、カオス発振という第二の物理現象がある（例えば、非特許文献４参照）。
【００２８】
物理の３体問題にも見られるように、複数の結合共振器の発振状態（周波数と位相）は、各発振器の初期位相状態に依存するカオス特性を持つ。例えば、初期位相状態を秘密鍵とし、同期発振するかカオス発振するかを判別することによりチップとパッケージの結合線路間の相互認証を行う。どちらの発振状態になるかは、結合線路の物理特性（インピーダンスの周波数特性）、結合強度（結合距離）、発振開始位相の組み合わせセットを知る回路及び実装設計者のみである。例えばユーザーは、サプライヤの提示した発振開始位相で結合共振を開始する（認証コマンドの送信）。チップ内の相互認証用センサ回路が想定される発振状態を検出できなければ、模造品と判断して回路を起動しない（チップとパッケージの相互認証）。この起動認証鍵の原理は、図４Ａ〜図４Ｃを参照して以下に示す２連結振り子のアナロジーにより説明できる）。
【００２９】
図４Ａは比較例に係る起動認証鍵のセキュリティ機能を有する連結振り子の構成を示す正面図である。図４Ｂは図４Ａの連結振り子が同期発振して認証成功する場合を示す正面図である。図４Ｃは図４Ａの連結振り子がカオス発振して認証失敗する場合を示す正面図である。図４Ａ〜図４Ｃにおいて、連結振り子は、２つのアームＡ１，Ａ２が関節Ｊで連結されて構成され、アームＡ１の一端は関節Ｊに連結され、その他端は固定端Ｏで固定されている。
【００３０】
例えば、各アームＡ１，Ａ２の長さ及び連結部分の関節Ｊに働く力及び初期位置を、各結合線路のインピーダンス、結合強度、発振開始位相と考える。連結振り子の物理特性を全て把握していない限り、動機発振させることは極めて困難である。連結振り子については、形状の目視や連結部分の強度の確認が可能であり、数回の試行により任意の発振状態を再現できる。しかし、結合線路については形状を目視しても特性の推測は困難であり、非接触結合強度の測定も困難であるため、起動鍵の予測や複製は極めて難しい。また、配線の材料や周囲の誘電率によって特性が異なるため、目視形状が同一でも製造プロセスが異なれば、やはり模造品として判別できる。このように結合共振現象の物理的特長を利用して、再現性とユニーク性を併せもつ認証特性を追及でき、結合共振状態をチップ上のセンサ回路で検出して相互認証できる。なお、本発明者らは、誘導結合した多段ＬＣ発振器の結合共振現象を用いたスキューレスの三次元積層チップ間クロック分配技術を世界に先駆けて確立し、それに関する論文（非特許文献５，６参照）を発表している。
【００３１】
５．課題を解決するための第２のプロセス（結合路のオーバーヘッド低減）
図５Ａは比較例に係るセキュリティ機能を有する半導体装置の結合線路である二層直交配線コイルの構成例であって、第１の配線層を示す平面図である。また、図５Ｂは図５Ａの二層直交配線コイルの第１及び第２の配線層を示す平面図である。ここで、第１の配線層は配線導体Ｍ１，Ｍ２を備えて構成される。
【００３２】
結合線路には、図１の半導体チップ１及びパッケージ２内で使用されている既存の配線層を用いることで、追加の製造コストがかからないようにする。さらに結合線路を搭載する上でのオーバーヘッドを低減するためには、結合線路で消費される配線リソースを最小限に抑える必要がある。本発明者らは、図５Ａ及び図５Ｂに示すように、縦横に直交するコイルの配線に２層の異なる配線層を用いるレイアウト技術を考案した。この技術により、コイルはデジタル信号配線をブロックすることなくデジタル信号配線の中に埋没させることができる。必要な配線リソースは、コイルの各辺を形成する最小限の配線トラックに抑えることができる。類似の技術を用いて可能な限り未使用の配線リソースで結合路を形成することで、コストアップなし（限りなくゼロ）で結合路を搭載できると考えている。また、この技術を用いれば、結合路を配線の海の中に隠匿して、セキュリティ強度を高めることも可能である。類似の技術は、半導体チップ１内の多層配線だけでなく、パッケージ２内の多層配線でも適用可能である。また、本発明方式は、その他のインタポーザ、フリップチップ、チップオンボード等の実装形態に依らず、幅広く適用可能である。
【００３３】
６．課題を解決するための第３のプロセス（センサ回路の構造検討とオーバーヘッド低減）
結合路特性を同期発振とカオス発振の異なる２つの発振現象として計測するセンサ回路は、発振周波数状態の安定度を検出すればよく、最も単純にはデジタルカウンタで実現できる。デジタル志向設計を追及したセンサ回路は、電源電圧や温度変動及びノイズ注入等の攻撃者の意図的な外乱に対してロバストであり、かつ電力・面積等のハードウェアオーバヘッドの低減も可能である。
【００３４】
７．比較例
図６は比較例に係るセキュリティ機能を有する半導体装置を試作したときの初期評価用テスト半導体チップの写真である。また、図７（ａ）は図６の半導体チップの回路を用いてシミュレーションにより発生した同期発振の発振信号波形を示す波形図であり、図７（ｂ）は図６の半導体チップの回路を用いてシミュレーションにより発生したカオス発振の発振信号波形を示す波形図である。
【００３５】
誘導結合を利用した三次元積層チップ間のクロック分配は、結合同期発振現象を利用したもので、回路技術としては安定的に同期発振するように制御を加えているものである。本発明では、非接触結合路の結合状態と発振開始位相に応じて、結合カオス発振と結合同期発振の二種類の動作を再現性よく発現する結合路を構成する必要がある。そのための事前準備として、まずは結合共振の物理特性を正しく理解するための図６の初期評価用テストチップを試作した。また、この初期評価用テストチップの設計と平行して行った回路シミュレーションにより、誘導結合を用いた結合共振器において、図７に示すように、図７（ａ）の同期発振と、図７（ｂ）のカオス発振を確認できた。
【００３６】
図８Ａは比較例に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。また、図８Ｂは図８Ａの発振回路の負性抵抗回路１０の構成を示す回路図である。さらに、図９（ａ）は図８の発振回路を用いて発生した弱振幅発振の発振信号波形を示す波形図であり、図９（ｂ）は図８の発振回路を用いて発生したカオス発振の発振信号波形を示す波形図であり、図９（ｃ）は図８の発振回路を用いて発生した強振幅発振の発振信号波形を示す波形図である。
【００３７】
図８Ａの発振回路は従来からよく知られている結合共振型カオス発振回路であり、当該発振回路は、端子Ｔ１，Ｔ２を有する負性抵抗回路１０と、ダイオードＤ１〜Ｄ４と、互いに結合係数ｋで電磁的に結合された１対のコイルＬ１，Ｌ２と、コイルＬ１の寄生抵抗Ｒ１，Ｒ２と、コイルＬ２の寄生抵抗Ｒ３，Ｒ４と、キャパシタＣ１，Ｃ２とを備えて構成される。ここで、コイルの寄生抵抗Ｒ１〜Ｒ４に加えて実体のある通常の抵抗を備えてもよい。ダイオードＤ１，Ｄ２は互いに方向が逆方向で互いに並列に接続され、ダイオードＤ３，Ｄ４は互いに方向が逆方向で互いに並列に接続される。コイルＬ１のインダクタと、抵抗Ｒ１、キャパシタＣ１と、抵抗Ｒ２の順序で直列に接続されてＬＣＲ共振回路４１を構成する。また、コイルＬ２のインダクタと、抵抗Ｒ３、キャパシタＣ２と、抵抗Ｒ４の順序で直列に接続されてＬＣＲ共振回路４２を構成する。
【００３８】
負性抵抗回路１０の端子Ｔ１は、ダイオードＤ１のカソード、ダイオードＤ２のアノード、抵抗Ｒ１の一端及びキャパシタＣ１の一端の接続点に接続され、負性抵抗回路１０の端子Ｔ２は、ダイオードＤ３のカソード、ダイオードＤ４のアノード、抵抗Ｒ２の一端及びキャパシタＣ１の他端の接続点に接続される。また、発振検出回路５の入力端子Ｔ１１は、ダイオードＤ１のアノード、ダイオードＤ２のカソード、抵抗Ｒ３の一端及びキャパシタＣ２の一端の接続点に接続され、発振検出回路５の入力端子Ｔ１２は、ダイオードＤ３のアノード、ダイオードＤ４のカソード、抵抗Ｒ４の一端及びキャパシタＣ２の他端の接続点に接続される。発振検出回路５は入力される発振信号の信号電圧を検出する。
【００３９】
なお、図８Ａの発振検出回路５は、キャパシタＣ２の両端から発振信号電圧を得ているが、本発明はこれに限らず、コイルＬ２又はＬ１の両端もしくはコイルＬ１，Ｌ２に対して別のコイルを用いて電磁的に疎結合して発振信号電圧を得てもよい。また、ＬＣＲ共振回路４１，４２において抵抗値が実質的に０であるときはＬＣ共振回路となる。
【００４０】
図８Ｂの負性抵抗回路１０は負性抵抗回路の一例であって、クロスカップルペア回路を構成する４つのＭＯＳトランジスタＱ１〜Ｑ５と、端子Ｔ３に印加されるゲート電圧ＶＧによりソース電流が制御されるＭＯＳトランジスタＱ５と、端子Ｔ１，Ｔ２とを備えて構成される。
【００４１】
以上のように構成された結合共振型カオス発振回路は、負性抵抗回路１０を有するＬＣＲ共振回路４１（これにより、発振回路を構成する）に別のＬＣＲ共振回路４２を電磁的に結合させることによって実現できる。このとき、２つのＬＣＲ共振回路４１，４２の結合を双方向のダイオードＤ１〜Ｄ４にて結合させ、非線形の結合路を形成することで、結合共振型カオス発振回路を実現することができる。各ＬＣＲ共振回路４１，４２は単純には、配線で形成したコイルＬ１，Ｌ２によって形成できるが、各コイルＬ１，Ｌ２の寄生抵抗Ｒ１〜Ｒ４の合計抵抗値Ｒ（＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）によって、この結合型共振回路は、同期発振するかカオス発振するかが選択されることになる。抵抗値Ｒが小さい場合は、図９（ｃ）に示すように、強振幅発振モードで比較的大きな振幅で両共振回路４１，４２は同期発振する。また、抵抗値Ｒが大きい場合は、図９（ａ）に示すように、弱振幅発振モードで比較的小さな振幅で両共振回路４１，４２は同期発振する。抵抗が大きすぎる場合は、両共振回路４１，４２ともに発振しない。この強振幅発振モードと弱振幅発振モードの境界付近でランダムな発振を伴うカオス発振モードが図９（ｂ）に示すように発現する。
【００４２】
例えば、コイルＬ１，Ｌ２を別の金属材質を用いて作成すると抵抗値Ｒが変動するため、所望の発振を得ることができない。つまり別の工場で異なる材質で作成された模造品を検知できる。また、この適切な抵抗の境界領域は、非線形結合の強度やその他の回路パラメータによっても変動するため、ダイオードＤ１〜Ｄ４の大きさや負性抵抗用のＭＯＳトランジスタＱ１〜Ｑ４のサイズなどの正しい構成パラメータを知らない場合にも所望の発振を導き出すのは難しい。ただし、この構成の発振回路を直接半導体チップ１とパッケージ２間の非接触相互認証に適用することはできない。なぜなら非線形結合のためのダイオード接続が有線接続になるため、この回路構成では、非接触で実現するのが困難なためである。
【００４３】
８．実施形態１．
図１０は本発明の実施形態１に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。なお、図１２の負性抵抗回路１０は例えば図８Ｂの回路を用いる。また、図１１は図１０の発振回路における、チップコイルとパッケージコイルとの間の結合係数ｋ’に対するチップコイルの寄生抵抗Ｒの領域において各種発振が発生する領域を示す図である。図１０において、実施形態１に係る発振回路は、図８Ａの発振回路に比較して以下の点が異なる。
（１）半導体チップ１において、図８Ａの結合型発振回路を有する第１の回路部３１と、発振検出回路５に加えて、認証制御回路６とを備える。ここで、認証制御回路６は、発振検出回路５により検出された発振信号電圧に基づいて、半導体チップ１及びパッケージ２間で相互認証させて、半導体チップ１及びパッケージ２からなる半導体装置が真正品であるか否かを判断して（すなわち、真正性を有するか否かを検出して）真正品であるときは半導体装置を例えば動作状態にする一方、真正品ではないときは半導体装置を例えば非動作状態にする。
（２）パッケージ２において、コイルＬ１１のインダクタと、コイルＬ１１の寄生抵抗Ｒ１１と、キャパシタＣ１１と、コイルＬ１１の寄生抵抗Ｒ１２との順序で直列に接続することでＬＣＲ共振回路４３を備えた第２の回路部３２を構成する。なお、寄生抵抗Ｒ１１，Ｒ１２の抵抗値が実質的に０であるときはＬＣ共振回路を構成する。ここで、コイルＬ１とコイルＬ１１との間、並びに、コイルＬ２とコイルＬ１１との間は電磁的に結合係数ｋ’で結合するように構成される。
【００４４】
実施形態１においては、図１０のカオス発振回路のコイルＬ１，Ｌ２に対して、パッケージ２側配線で形成したＬＣＲ共振回路４３のコイルＬ１１を非接触結合させる３体結合型共振回路を用いる。当該３体結合型共振回路は、半導体チップ１側の配線プロセスで入れ子構造上に結合した二つのコイルＬ１１，Ｌ１２を形成し、図１０のカオス発振回路を形成し、パッケージ２側の配線でそれらのオンチップコイルＬ１，Ｌ２と結合する単一コイルＬ１１を形成するものである。
【００４５】
図１２に示すように、結合の強度を表す結合係数ｋ’の大小によって、３つの発振モードを発現できることが分かる。特に半導体チップ１−パッケージ２間の結合が強すぎるとカオス発振モードが発現しない状態も発生させることができる。
【００４６】
認証制御回路６は、発振信号電圧の振幅及び周波数に基づいて３つの発振モードのうちのいずれの発振モードであるかを以下のようにして判断できる。
（１）周波数が一定であって発振信号電圧が所定の第１のしきい値電圧Ｖｔｈ１以上であるときは、強振幅発振モードと判断する。
（２）周波数が一定であって発振信号電圧が所定の第２のしきい値電圧Ｖｔｈ２（＜Ｖｔｈ１）以下であるときは、弱振幅発振モードと判断する。
（３）周波数が所定の変化値以上変化するときは、カオス発振モードと判断する。
【００４７】
そして、認証制御回路６はカオス発振モードであるときに、当該半導体装置を認証して動作状態にする一方、他の発振モードであるときに当該半導体装置を非動作状態にするように制御する。
【００４８】
なお、実施形態１に係る発振回路も相互認証に使用するには不十分な場合がある。なぜなら、結合係数ｋ’が０の場合、すなわちパッケージ２側のコイルＬ１１がない場合においても３つの発振モードを発現できるからである。これでは、半導体チップ１の真正性は認証することができても、パッケージ２及び半導体チップ１とパッケージ２の組立工程の真正性は、認証により確認することができないという問題点があった。この問題点を解決するために以下の実施形態２を提案する。
【００４９】
９．実施形態２．
図１２は本発明の実施形態２に係るセキュリティ機能を有する半導体装置のための発振回路を示す回路図である。なお、図１２の負性抵抗回路１０は例えば図８Ｂの回路を用いる。図１３は図１２の発振回路における、チップコイルとパッケージコイルとの間の結合係数ｋ’に対するチップコイルの寄生抵抗Ｒの領域において各種発振が発生する領域を示す図である。実施形態２に係る発振回路は、図１０の実施形態１に係る発振回路に比較して以下の点が異なる。
（１）ダイオードＤ２、Ｄ４を削除した。
（２）結合係数ｋを実質的に０に設定した。
【００５０】
すなわち、実施形態２は、実施形態１の問題点を改善した半導体チップ１−パッケージ２間での結合共振を用いた相互認証用のカオス発振回路の一例であって、半導体チップ１内のカオス発振回路における双方向ダイオードＤ１〜Ｄ４のうち、負性抵抗回路１０を有する共振回路４１により構成された発振回路から共振回路４２に対して整流方向を有するダイオードＤ２，Ｄ４を削除し、かつ半導体チップ１内のコイルＬ１，Ｌ２間の結合係数を実質的に０にする。パッケージ２側のコイルＬ１１を、半導体チップ１上の２つのコイルＬ１，Ｌ２と電磁的に非接触で結合したとき、共振回路４１の発振回路からの発振信号が共振回路４３のコイルＬ１１を介して共振回路４２のコイルＬ２に到達してはじめて非線形結合が有効になるようにしたものである。
【００５１】
半導体チップ１上の２つのコイルＬ１，Ｌ２を物理的に近距離に配置（重ねてもよい）した上で、結合係数ｋを実質的に０にする方法として、２つのＤ字形状コイルを互いに重ねて構成した周知技術のコイルである、いわゆるダブルＤコイル形状などが利用できる（これは金属探知機用の結合コイルなどに使われている技術である）。この３体結合型カオス発振回路により、図１３に示すように、半導体チップ１とパッケージ２間の結合がない場合には、カオス発振が発現せず、一定の結合をもってはじめて３つの発振モードを発現できる回路を構成できる。すなわち、結合係数ｋ’が０を超える領域でカオス発振モードが存在することを特徴としている。結合係数ｋ’は、コイル形状（直径や開口部面積や巻き数や配線幅等）とコイル間の距離（チップの厚さや接着剤層の厚さ）に依存するため、これより半導体チップ１の真正性だけでなく、パッケージ２及び半導体チップ１とパッケージ２の組み立て行程の全ての真正性を非接触の相互認証により確認することができる。
【００５２】
なお、本発明の本質は、はっきりと区別することが可能な、同期（周期）発振とカオス（非周期ランダム）発振のいずれのモードになるかを認証の手段としていることにある（デジタル的回路により実現される）。ランダム性の品質には依拠していないため、発振モードの区別に複雑な信号解析は不要である。また、上記の実施形態の説明では、カオス発振を認証成功としているが、逆に同期発振を認証成功とするような方式も本発明の範囲である。
【００５３】
１０．実施形態のまとめ
以上説明したように、本実施形態によれば、半導体チップ１、パッケージ２とそれらの組み立て工程が正規の工場で行われた真正品であることを認証する方式を考案した。半導体チップ１とパッケージ２内の既存配線層内の未使用リソースを用いて形成する非接触の結合路の電気的特性を半導体チップ内の特性検知回路によって測定する。正規チップと正規のパッケージと正規の組み立て工程でなければ発現しない所定の電気的特性を検知できなければ、偽造もしくは改竄された非正規品と判断して回路を起動しない。結合路において発生する結合共振現象を利用して、電気的特性の差異を検出する。結合共振には、一定のリズムで発振する結合同期発振モードと、予測不可能なランダムな信号を発振する結合カオス発振モードの二つの異なる発振状態があり、どちらの発振状態を発現するかは、結合路のインピーダンスと結合強度と発振開始位相に応じて選択的に制御することができる。これらの結合路の電気的特性を設計段階で正しく把握している回路及び組み立て実装設計者のみが正しい発振状態を発現するデバイスを製造することができる。
【００５４】
以上詳述したように、従来技術は、特殊な材料や特殊な追加プロセスを必要とするもので、追加のコストが必要であった。本実施形態に係る結合路は、既存の配線層を利用し、かつその内の未使用リソースを使用して半導体チップ１とパッケージ２内に形成できるため、コストアップがなし（もしくは限りなく０）にすることができる。また、結合路を視認できても、結合路の電気的特性は把握するのが極めて困難である。電気的特性を測定できなければ、把握できないが、半導体チップ１及びパッケージ２内に集積された極めて小さな結合路なので電気的特性の測定は困難である。結合路の材質（製造工場のみ正確に把握可能）、結合の強度（組み立て工程及び半導体チップ１とパッケージ２の材質を把握している実装設計者のみが正確に把握可能）及び発振開始位相（電気的特性を把握した上で正しい発振位相を設定しなければならない）の無限の組み合わせを正確に把握しなければ制御できないため、網羅的に探索するのも困難である。
【００５５】
結合共振を電気的特性の把握に利用することで、検出精度を高められる。同期発振（一定リズムの発振）とカオス発振（ランダムな信号の発生）は、デジタルの０と１の違いのように根本から異なるため、周波数特性の変化割合を検出するようなアナログ測定とは違い、発信状態の見分けが容易である。最も基本的には、極めて小さなデジタルのカウンタ回路のみで見分けることが可能なので、検知回路のオーバーヘッド（コスト）は、ほぼ無視できるほどに小さい。検知回路がデジタル回路なので、電圧や温度などの変動に対してもロバストに正確な特性の検知が可能である。かつ、悪意ある攻撃者が電磁波などを利用して強い外乱を注入してくるような場合には、結合器の発振状態が変動するので、攻撃そのものの検知も可能である。なお、結合路は既存の半導体チップ１もしくはパッケージ２内の多層配線形成プロセスで形成できる。発振検出回路５についても標準のデジタル集積回路プロセスにしたがって半導体チップ内に製造できる。
【産業上の利用可能性】
【００５６】
セキュリティ機能は全世界の全半導体企業の共通課題である。現在セキュリティに強く関わる半導体を製造している企業だけの問題ではない。例えば、電子化が急速に進む自動車産業は、現在ほぼ全ての国内半導体企業が参入している市場であり、レーダー、車々間通信、自動走行を中心に今後も間違いなく拡大していく分野である。これらの分野で使用される車載ＩＣは、人命に関わるゆえに強固なセキュリティレベルが必要であり、模造品の流通は絶対に許されない。また、近い将来到来するＩｏＴ、ＩｏＥの時代には、センサ機能を有する半導体ＩＣを搭載したあらゆるモノがネットワークを形成し、人間のプライバシーに深く関わるセンシティブな情報を膨大に取得して、インターネット上でやり取りする世界になる。このようなｌｏＴ、ｌｏＥ時代では半導体ＩＣの全てがセキュリティデバイスになる。つまり、将来の全半導体企業において、強固なセキュリティと高信頼のデバイス真正性確保技術は必須である。出荷時に所定の電気的特性を発現しなければ出荷しない、もしくは起動段階で所定の電気的特性を発現しなければ、動作しないという制御可能であり、偽造及び改竄の加えられたデバイスの流通及び起動を根絶できる技術である。
【符号の説明】
【００５７】
１…半導体チップ、
２…パッケージ、
３…特殊材料、
４…再配線層、
５…発振検出回路、
６…認証制御回路、
１０…負性抵抗回路、
１１〜２２…線路導体、
３１…第１の回路部、
３２…第２の回路部、
Ｃ１〜Ｃ１１…キャパシタ、
Ｌ１〜Ｌ１１…コイル、
Ｄ１〜Ｄ４…ダイオード、
Ｍ１，Ｍ２…配線導体、
Ｑ１〜Ｑ４…ＭＯＳトランジスタ、
Ｒ１〜Ｒ１２…抵抗、
Ｔ１〜Ｔ３…端子、
Ｔ１１〜Ｔ１２…入力端子。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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