(57)【特許請求の範囲】
【請求項１】
第１の電源電圧に基づく第１の電圧レベルの入力信号を受け、前記第１の電源電圧よりも大きい第２の電源電圧に基づき、前記第１の電圧レベルを第２の電圧レベルに変更した第１の信号を生成して出力するレベルシフタと、
前記第２の電源電圧が印加される電源線と出力端子との間に接続され、前記第１の信号に基づく第１のゲート電圧で駆動する第１極性型の第１のトランジスタと、
基準電圧となる基準電源線と前記出力端子との間に接続され、前記第１のゲート電圧で駆動する前記第１極性型と反対の第２極性型の第２のトランジスタと、
第１の入出力端子が前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲートに接続され、ゲートが前記電源線に接続され、第２の入出力端子が前記レベルシフタの入力端子に接続されている前記第１極性型の第３のトランジスタと、
を有することを特徴とする出力回路。
【請求項２】
前記第３のトランジスタのバックゲートは、前記第１のゲート及び前記第２のゲートに接続されていることを特徴とする請求項１に記載の出力回路。
【請求項３】
一方の入出力端子が前記電源線に接続され、前記第１の信号に基づく第２のゲート電圧で駆動する前記第１極性型の第４のトランジスタと、
アノードが前記第４のトランジスタの他方の入出力端子と接続され、カソードが前記第１のゲート及び前記第２のゲートに接続されたダイオードと、
を有することを特徴とする請求項１または２に記載の出力回路。
【請求項４】
一方の入出力端子が前記電源線に接続され、前記第１の信号に基づく第２のゲート電圧で駆動する前記第１極性型の第４のトランジスタと、
前記第１のゲート及び前記第２のゲートと、前記第４のトランジスタの他方の入出力端子との間に接続された、前記第１極性型の第５のトランジスタと、を有し、
前記第５のトランジスタのゲートは、前記第１のゲート及び前記第２のゲートに接続され、前記第５のトランジスタのバックゲートは、前記第１のゲート及び前記第２のゲートに接続されている、ことを特徴とする請求項１または２に記載の出力回路。
【請求項５】
一方の入出力端子が前記電源線に接続され、前記第１の信号に基づく第２のゲート電圧で駆動する前記第１極性型の第４のトランジスタと、
前記第１のゲート及び前記第２のゲートと、前記第４のトランジスタの他方の入出力端子との間に接続された、前記第２極性型の第６のトランジスタと、を有し、
前記第６のトランジスタのゲートは、前記電源線に接続され、前記第６のトランジスタのバックゲートは、前記第１のゲート及び前記第２のゲートに接続されている、ことを特徴とする請求項１または２に記載の出力回路。
【請求項６】
第１の電源電圧に基づく第１の電圧レベルの信号を出力する回路部と、
前記信号を受け、前記第１の電源電圧よりも大きい第２の電源電圧に基づき、前記第１の電圧レベルを第２の電圧レベルに変更した第１の信号を生成して出力するレベルシフタと、前記第２の電源電圧が印加される電源線と出力端子との間に接続され、前記第１の信号に基づく第１のゲート電圧で駆動する第１極性型の第１のトランジスタと、基準電圧となる基準電源線と前記出力端子との間に接続され、前記第１のゲート電圧で駆動する前記第１極性型と反対の第２極性型の第２のトランジスタと、第１の入出力端子が前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲートに接続され、ゲートが前記電源線に接続され、第２の入出力端子が前記レベルシフタの入力端子に接続されている前記第１極性型の第３のトランジスタと、を備えた出力回路と、を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置の出力回路として、信号の出力時に電圧レベルを上昇させるレベルシフト機能を備えるものがある。信号を受信する半導体装置と、信号を送信する半導体装置とでは、用いられる電源電圧の大きさが異なる場合があるためである。
【０００３】
レベルシフト機能を有する出力回路は、レベルシフタと、レベルシフタの出力を受けて、その出力の電圧レベルに基づく論理レベル（Ｈ（High）またはＬ（Low）レベル）の出力信号を出力する出力段回路を含む。
【０００４】
ところで、半導体装置の内部回路用の電源の投入後に、レベルシフタのための別の電源が投入される際、後者の電源による電源電圧が所定の値に上昇し、出力段回路に含まれるトランジスタのオフまたはオンが確定するまでに遅延が生じる。このとき、漏れ電流が生じ、半導体装置の出力信号にノイズが生じる可能性がある。出力信号にノイズが生じると、ＥＭＩ（Electro Magnetic Interference）が発生したり、出力信号の受信側の半導体装置において誤作動が生じる可能性もある。
【０００５】
そこで、出力段回路の出力端子にトランジスタを接続し、レベルシフタのための電源投入時、電源電圧が所定の値に上昇するまでの間に発生する漏れ電流を、そのトランジスタを介して接地側に流し、出力端子におけるノイズの発生を防ぐ技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４１３９６号公報
【特許文献２】特開２０１２−１６９８１０号公報
【特許文献３】特開２０１３−７４３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の出力端子に接続される出力段回路のトランジスタは、出力の駆動能力を保証するために比較的大きなサイズとなる。そのため、ノイズ対策用に出力端子に接続するトランジスタも、十分に漏れ電流を接地側に流すために、出力段回路のトランジスタと同等のサイズのものが用いられることになる。したがって、ノイズ対策用に追加するトランジスタによって、回路面積が増大してしまうという問題がある。
【課題を解決するための手段】
【０００８】
発明の一観点によれば、第１の電源電圧に基づく第１の電圧レベルの入力信号を受け、前記第１の電源電圧よりも大きい第２の電源電圧に基づき、前記第１の電圧レベルを第２の電圧レベルに変更した第１の信号を生成して出力するレベルシフタと、前記第２の電源電圧が印加される電源線と出力端子との間に接続され、前記第１の信号に基づく第１のゲート電圧で駆動する第１極性型の第１のトランジスタと、基準電圧となる基準電源線と前記出力端子との間に接続され、前記第１のゲート電圧で駆動する前記第１極性型と反対の第２極性型の第２のトランジスタと、前記第２の電源電圧の立ち上がり時、前記第１のゲート電圧が、前記第１のトランジスタと前記第２のトランジスタをオンまたはオフさせる第１の電圧に達するまで、前記第１の電源電圧に基づく第２のゲート電圧を、前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲートに供給する前記第１極性型の第３のトランジスタと、を有する出力回路が提供される。
【０００９】
また、発明の一観点によれば、第１の電源電圧に基づく第１の電圧レベルの信号を出力する回路部と、前記信号を受け、前記第１の電源電圧よりも大きい第２の電源電圧に基づき、前記第１の電圧レベルを第２の電圧レベルに変更した第１の信号を生成して出力するレベルシフタと、前記第２の電源電圧が印加される電源線と出力端子との間に接続され、前記第１の信号に基づく第１のゲート電圧で駆動する第１極性型の第１のトランジスタと、基準電圧となる基準電源線と前記出力端子との間に接続され、前記第１のゲート電圧で駆動する前記第１極性型と反対の第２極性型の第２のトランジスタと、前記第２の電源電圧の立ち上がり時、前記第１のゲート電圧が、前記第１のトランジスタと前記第２のトランジスタをオンまたはオフさせる第１の電圧に達するまで、前記第１の電源電圧に基づく第２のゲート電圧を、前記第１のトランジスタの第１のゲート及び前記第２のトランジスタの第２のゲートに供給する前記第１極性型の第３のトランジスタと、を備えた出力回路と、を有する半導体装置が提供される。
【発明の効果】
【００１０】
開示の出力回路及び半導体装置によれば、ノイズ対策による回路面積の増加を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態の半導体装置及び出力回路の一例を示す図である。
【図２】ノイズ対策をしていない出力回路を含む半導体装置の一例を示す図である。
【図３】比較例１の半導体装置における電圧波形の一例を示す図である。
【図４】本実施の形態の出力回路とは異なるノイズ対策をしている出力回路を含む半導体装置の一例を示す図である。
【図５】比較例２の半導体装置における電圧波形の一例を示す図である。
【図６】Ｈレベルの信号を出力する場合の、半導体装置における電圧波形の一例を示す図である。
【図７】Ｈレベルの信号を出力する場合の、比較例２の半導体装置における電圧波形の一例を示す図である。
【図８】１つ目の変形例を示す図である。
【図９】電源投入時の電源電圧、出力電圧（Ｌレベル出力時）及びトランジスタＴｒ１１のドレイン電流の一例の様子を示す図である。
【図１０】２つ目の変形例を示す図である。
【図１１】半導体装置が用いられるシステムの一例を示す図である。
【図１２】半導体装置が用いられる他のシステムの一例を示す図である。
【図１３】図８に示した半導体装置の１つ目の変形例を示す図である。
【図１４】図８に示した半導体装置の２つ目の変形例を示す図である。
【発明を実施するための形態】
【００１２】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態の半導体装置及び出力回路の一例を示す図である。
半導体装置１は、回路部２と出力回路３を有している。
【００１３】
回路部２は、出力回路３に対して、電源電圧ＶＤＤに基づく電圧レベルの入力信号を供給する。
回路部２は、２つの極性型（ｐチャネル型またはｎチャネル型）のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を有している。以下では、トランジスタＴｒ１，Ｔｒ３はｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）、トランジスタＴｒ２，Ｔｒ４はｎチャネル型ＭＯＳＦＥＴとして説明する。
【００１４】
トランジスタＴｒ１，Ｔｒ３の一方の入出力端子（ソース）は電源線２ａに接続されており、トランジスタＴｒ２，Ｔｒ４のソースは基準電源線２ｂに接続されている。電源線２ａには、電源電圧ＶＤＤが印加される。また、基準電源線２ｂは、基準電圧ＶＳＳ１（たとえば、０Ｖ）となっている。
【００１５】
さらに、トランジスタＴｒ１，Ｔｒ２のゲートには、半導体装置１の図示しない内部回路から信号Ｄｉｎが入力される。また、トランジスタＴｒ１，Ｔｒ２の他方の入出力端子（ドレイン）は互いに接続されている。トランジスタＴｒ３，Ｔｒ４のゲートは、トランジスタＴｒ１，Ｔｒ２のドレインに接続されている。また、トランジスタＴｒ３，Ｔｒ４のドレインは互いに接続されている。
【００１６】
このような回路部２は、直列に接続された２つのインバータ回路として機能し、トランジスタＴｒ１，Ｔｒ２のドレインから、信号Ｄｉｎの論理レベル（Ｈ（High）またはＬ（Low）レベル）が反転された信号が出力される。また、トランジスタＴｒ３，Ｔｒ４のドレインから、その信号の論理レベルがさらに反転された信号（信号Ｄｉｎと同じ論理レベルの信号）が出力される。このように、回路部２が出力する相補の信号は、出力回路３のレベルシフタ３ａで用いられる。このように、回路部２は、レベルシフタ３ａの相補の入力信号を生成するものであるため、出力回路３に含まれていると考えてもよい。
【００１７】
出力回路３は、トランジスタＴｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８を含むレベルシフタ３ａと、トランジスタＴｒ９，Ｔｒ１０，Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５及びダイオードＤ１を有している。
【００１８】
以下では、トランジスタＴｒ７，Ｔｒ８，Ｔｒ９，Ｔｒ１１，Ｔｒ１３，Ｔｒ１５はｐチャネル型トランジスタ、トランジスタＴｒ５，Ｔｒ６，Ｔｒ１０，Ｔｒ１２，Ｔｒ１４はｎチャネル型トランジスタとして説明する。
【００１９】
トランジスタＴｒ５のゲートは、回路部２のトランジスタＴｒ１，Ｔｒ２のドレインに接続されており、トランジスタＴｒ５のドレインは、トランジスタＴｒ７のドレイン及びトランジスタＴｒ８のゲートに接続されている。トランジスタＴｒ６のゲートは、回路部２のトランジスタＴｒ３，Ｔｒ４のドレインに接続されており、トランジスタＴｒ６のドレインは、トランジスタＴｒ８のドレイン及びトランジスタＴｒ７のゲートに接続されている。トランジスタＴｒ５，Ｔｒ６のソースは、基準電圧ＶＳＳ２（たとえば、０Ｖ）となっている基準電源線３ｃに接続されている。
【００２０】
トランジスタＴｒ７のゲートは、トランジスタＴｒ８のドレインに接続されており、トランジスタＴｒ８のゲートは、トランジスタＴｒ７のドレインに接続されている。トランジスタＴｒ７，Ｔｒ８のソースは、電源電圧ＶＤＥが印加される電源線３ｂに接続されている。なお、電源電圧ＶＤＥは、電源電圧ＶＤＤよりも大きい。たとえば、電源電圧ＶＤＤは、０．９Ｖであり、電源電圧ＶＤＥは３．３Ｖである。
【００２１】
このようなレベルシフタ３ａは、回路部２から供給される電源電圧ＶＤＤに基づく電圧レベルの入力信号を受け、電源電圧ＶＤＥに基づき、その電圧レベルを別の電圧レベルに変更した信号を生成して出力する。レベルシフタ３ａは、たとえば、トランジスタＴｒ１，Ｔｒ２のドレイン電圧がＨレベルであるとき、そのＨレベルを、電源電圧ＶＤＤから電源電圧ＶＤＥの電圧レベルに引き上げる。
【００２２】
トランジスタＴｒ９，Ｔｒ１１，Ｔｒ１３のソースは電源線３ｂに接続されており、トランジスタＴｒ１０，Ｔｒ１２，Ｔｒ１４のソースは基準電源線３ｃに接続されている。
さらに、トランジスタＴｒ９，Ｔｒ１０のゲートには、レベルシフタ３ａの出力信号が入力される。トランジスタＴｒ９，Ｔｒ１０のドレインは互いに接続されている。トランジスタＴｒ１１，Ｔｒ１２のゲートは、トランジスタＴｒ９，Ｔｒ１０のドレインに接続されている。トランジスタＴｒ１１，Ｔｒ１２のドレイン間には、ダイオードＤ１が接続されている。
【００２３】
ダイオードＤ１のアノードは、トランジスタＴｒ１１のドレインに接続され、カソードは、トランジスタＴｒ１２のドレインに接続されている。
トランジスタＴｒ１３，Ｔｒ１４のゲートは、ダイオードＤ１のカソード及びトランジスタＴｒ１２のドレインに接続されている。さらにトランジスタＴｒ１３，Ｔｒ１４のゲートは、トランジスタＴｒ１５の一方の入出力端子（ドレインまたはソース）及びバックゲートに接続されている。トランジスタＴｒ１３，Ｔｒ１４のドレインは、出力端子３ｄに接続されている。
【００２４】
トランジスタＴｒ１５の他方の入出力端子は、回路部２のトランジスタＴｒ１，Ｔｒ２のドレイン及びレベルシフタ３ａのトランジスタＴｒ５のゲート（レベルシフタ３ａの入力端子に相当する）に接続されている。また、トランジスタＴｒ１５のゲートは、電源線３ｂに接続されている。
【００２５】
トランジスタＴｒ９〜Ｔｒ１４は、直列に接続される３つのインバータとして機能している。そのため、出力回路３は、レベルシフタ３ａの出力信号の論理レベルを、３回反転させて出力する。
【００２６】
トランジスタＴｒ１５は、電源電圧ＶＤＥの立ち上がり時、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧を制御する。トランジスタＴｒ１５は、レベルシフタ３ａの出力信号に基づくゲート電圧がトランジスタＴｒ１３，Ｔｒ１４をオンまたはオフさせる電圧（反転閾値）に達するまで、電源電圧ＶＤＤに基づくゲート電圧をトランジスタＴｒ１３，Ｔｒ１４のゲートに供給する。
【００２７】
なお、出力端子３ｄと電源線３ｂとの間に接続されるトランジスタＴｒ１３と、出力端子３ｄと基準電源線３ｃとの間に接続されるトランジスタＴｒ１４は、出力の駆動能力を保証するため、トランジスタＴｒ５〜Ｔｒ１２，Ｔｒ１５よりも大きなサイズとなる。また、各トランジスタＴｒ１〜Ｔｒ１５の反転閾値は、ほぼ同じ電圧（たとえば、０．６Ｖ）である。
【００２８】
以上のような半導体装置１において、電源電圧ＶＤＤが先に電源線２ａに印加され、電源電圧ＶＤＥがその後に電源線３ｂに印加される場合の動作例を説明する。
（半導体装置１の動作例）
図１には、電源電圧ＶＤＤがタイミングｔ１で立ち上がり始め、電源電圧ＶＤＥがタイミングｔ２で立ち上がり始める例が示されている。
【００２９】
信号ＤｉｎがＬレベルのとき、電源電圧ＶＤＤが安定化すると、レベルシフタ３ａのトランジスタＴｒ５のゲート電圧はＨレベルになり、トランジスタＴｒ５はオンする。また、このときトランジスタＴｒ６のゲート電圧はＬレベルになるため、トランジスタＴｒ６はオフする。
【００３０】
電源電圧ＶＤＥがレベルシフタ３ａの動作電圧（たとえば、０．６Ｖ）に達するまではレベルシフタ３ａの出力信号の論理レベルは不定となる。しかしながら、トランジスタＴｒ１５は、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が、反転閾値（たとえば、０．６Ｖ）に達するまで、電源電圧ＶＤＤに基づくゲート電圧をトランジスタＴｒ１３，Ｔｒ１４のゲートに供給する。
【００３１】
図１の例では、タイミングｔ３になるまで、トランジスタＴｒ１５はオンしており、トランジスタＴｒ１３，Ｔｒ１４のゲートに、電源電圧ＶＤＤに基づくゲート電圧を供給している。そのため、電源電圧ＶＤＥの立ち上がりが不十分な期間でも、トランジスタＴｒ１３はオフ、トランジスタＴｒ１４はオンを維持するため、出力端子３ｄの出力電圧は０Ｖ（Ｌレベル）で固定される。
【００３２】
また、電源電圧ＶＤＥがトランジスタＴｒ１５の反転閾値（たとえば、０．６Ｖ）に達すると（タイミングｔ３）、トランジスタＴｒ１５はオフする。タイミングｔ３では、電源電圧ＶＤＥの上昇により、レベルシフタ３ａの出力信号に基づくトランジスタＴｒ１３，Ｔｒ１４のゲート電圧が、反転閾値に達する。そのため、トランジスタＴｒ１５による電源電圧ＶＤＤの供給がなくても、トランジスタＴｒ１３はオフ、トランジスタＴｒ１４はオンを維持し、出力端子３ｄの出力電圧は０Ｖを維持する。
【００３３】
これにより、電源電圧ＶＤＤ、電源電圧ＶＤＥの順に電源電圧が印加され、Ｌレベルの信号を出力する際のノイズの発生が抑制される。
また、トランジスタＴｒ１５は、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧を制御するものであるため、小さなトランジスタサイズで済む。これにより、出力回路３及び半導体装置１のノイズ対策による回路面積の増加を抑えることができる。
【００３４】
なお、トランジスタＴｒ１５がオフする前に、トランジスタＴｒ１１がオンすると、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が電源電圧ＶＤＤより大きくなる可能性がある。このとき、トランジスタＴｒ１５のバックゲートは、トランジスタＴｒ１３，Ｔｒ１４のゲートに接続されており、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が上昇すると、トランジスタＴｒ１５のバックゲートも上昇する。これにより、電流が回路部２側に流れ込むことを抑制できる。
【００３５】
また、出力回路３は、トランジスタＴｒ１３，Ｔｒ１４のゲートにカソードが接続され、トランジスタＴｒ１１を介して電源線３ｂにアノードが接続されるダイオードＤ１を有している。これにより、電源電圧ＶＤＥが０Ｖで、ゲート電圧が電源電圧ＶＤＤのときに、電流が電源線３ｂ側に流れ込むことを防止できる。
【００３６】
以下、比較例として上記のようなノイズ対策をしていない出力回路と、本実施の形態の出力回路３とは異なるノイズ対策をしている出力回路を説明する。
（比較例１）
図２は、ノイズ対策をしていない出力回路を含む半導体装置の一例を示す図である。
【００３７】
図１と同じ要素については、同一符号を付している。
半導体装置１０の出力回路１１は、図１の出力回路３と異なり、トランジスタＴｒ１５が設けられておらず、ノイズ対策が施されていない。
【００３８】
このような場合、以下に示すようなノイズが発生する。
図３は、比較例１の半導体装置における電圧波形の一例を示す図である。図３には、電源電圧ＶＤＤ、電源電圧ＶＤＥ、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴの電圧波形の一例が示されている。縦軸は電圧（Ｖ）を示し、横軸は時間（μｓ）を示している。
【００３９】
また、図３では、信号ＤｉｎがＬレベルであり、出力回路１１から、Ｌレベルの信号が出力される場合の出力電圧ＯＵＴの電圧波形が示されている。
タイミングｔ１０で、電源電圧ＶＤＤが電源線２ａに印加される。このとき、電源電圧ＶＤＥは電源線３ｂに印加されておらず、０Ｖである。そのため、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴも０Ｖとなる。
【００４０】
タイミングｔ１１で、電源電圧ＶＤＥの電源線３ｂへの印加が開始される。電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するまではレベルシフタ３ａの出力信号の論理レベルは不定となる。そのため、出力段のトランジスタＴｒ１３，Ｔｒ１４のゲート電圧は反転閾値に達せず、トランジスタＴｒ１３，Ｔｒ１４は完全にオフまたはオンせず、電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するタイミングｔ１２までの間、漏れ電流が生じる。これにより、図３に示すように出力電圧ＯＵＴが立ち上がる（ノイズが発生する）。
【００４１】
このような半導体装置１０の出力回路１１に対し、図１に示した本実施の形態の半導体装置１の出力回路３は、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧をトランジスタＴｒ１５により制御している。すなわち、トランジスタＴｒ１５は、図１のタイミングｔ１〜ｔ３の期間、トランジスタＴｒ１３，Ｔｒ１４のゲートに電源電圧ＶＤＤを印加し、トランジスタＴｒ１３のオフ、トランジスタＴｒ１４のオンさせている。そのため、漏れ電流の発生が抑制され、図３に示すようなノイズの発生が抑制される。
【００４２】
（比較例２）
図４は、本実施の形態の出力回路とは異なるノイズ対策をしている出力回路を含む半導体装置の一例を示す図である。
【００４３】
図１と同じ要素については、同一符号を付している。
半導体装置２０の出力回路２１は、図１の出力回路３と異なり、トランジスタＴｒ１３，Ｔｒ１４のドレイン及び出力端子３ｄにドレインを接続したｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ２０を有している。出力回路２１は、さらに、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ２１と、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ２２を有している。
【００４４】
トランジスタＴｒ２０のゲートはトランジスタＴｒ２１，Ｔｒ２２のドレインに接続されている。トランジスタＴｒ２０，Ｔｒ２２のソースは、基準電圧ＶＳＳ１となる基準電源線２１ｃに接続されている。トランジスタＴｒ２１，Ｔｒ２２のゲートは、電源電圧ＶＤＥが印加される電源線２１ｂに接続されている。トランジスタＴｒ２１のソースは、電源電圧ＶＤＤが印加される電源線２１ａに接続されている。
【００４５】
図５は、比較例２の半導体装置における電圧波形の一例を示す図である。図５には、電源電圧ＶＤＤ、電源電圧ＶＤＥ、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴの電圧波形の一例が示されている。縦軸は電圧（Ｖ）を示し、横軸は時間（μｓ）を示している。
【００４６】
また、図５では、信号ＤｉｎがＬレベルであり、出力回路２１から、Ｌレベルの信号が出力される場合の出力電圧ＯＵＴの電圧波形が示されている。
タイミングｔ１３で、電源電圧ＶＤＤが電源線２ａ，２１ａに印加される。このとき、電源電圧ＶＤＥは電源線３ｂ，２１ｂに印加されておらず、０Ｖである。そのため、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴも０Ｖとなる。
【００４７】
タイミングｔ１４で、電源電圧ＶＤＥの電源線３ｂ，２１ｂへの印加が開始される。電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するまではレベルシフタ３ａの出力信号の論理レベルは不定となる。そのため、出力段のトランジスタＴｒ１３，Ｔｒ１４のゲート電圧は反転閾値に達せず、トランジスタＴｒ１３，Ｔｒ１４は完全にオフまたはオンせず、電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するタイミングｔ１５までの間、漏れ電流が生じる。
【００４８】
一方、タイミングｔ１３〜ｔ１５の間、トランジスタＴｒ２１はオン、Ｔｒ２２はオフしているため、トランジスタＴｒ２０のゲート電圧は電源電圧ＶＤＤとなり、トランジスタＴｒ２０はオンしている。
【００４９】
そのため、漏れ電流はトランジスタＴｒ２０を介して基準電源線２１ｃに流れ込み、出力電圧ＯＵＴはＬレベルに固定され、ノイズの発生が抑制される。
しかしながら、図４に示すような出力回路２１において、トランジスタＴｒ２０は、比較的サイズが大きいものが用いられる。トランジスタＴｒ１３，Ｔｒ１４は出力の駆動能力を保証するために比較的大きなサイズとなり、出力端子３ｄに接続するトランジスタＴｒ２０も、十分に漏れ電流を接地側に流すためにトランジスタＴｒ１３，Ｔｒ１４と同等のサイズのものが用いられるためである。トランジスタＴｒ２０のサイズが小さくなると、図５に矢印Ａで示してあるノイズが大きくなる。以上のことから、出力回路２１とそれを含む半導体装置２０は、回路面積が大きくなる。
【００５０】
これに対し、図１に示した本実施の形態の半導体装置１の出力回路３では、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧をトランジスタＴｒ１５により制御している。そのため、トランジスタＴｒ１５のサイズは、トランジスタＴｒ１３，Ｔｒ１４のゲートに電流を供給できる程度の、プロセスルールを満たす最小サイズでよい。したがって、出力回路３及び半導体装置１の回路面積の増加を抑えることができる。
【００５１】
また、比較例２の半導体装置２０では、漏れ電流を抑制するものではないため、電源電流が増加してＥＭＩが発生する可能性がある。これに対し、本実施の形態の半導体装置１の出力回路３では、タイミングｔ１〜ｔ３の間、電源電圧ＶＤＤによりトランジスタＴｒ１３をオフできるので、漏れ電流の発生及び漏れ電流によるＥＭＩの発生を抑制できる。
【００５２】
ところで、上記の説明では、信号ＤｉｎがＬレベルであり、半導体装置１の出力回路３がＬレベルの信号を出力する場合について説明したが、信号ＤｉｎがＨレベルで、出力回路３がＨレベルの信号を出力する場合の電圧波形は、たとえば、以下のようになる。
【００５３】
図６は、Ｈレベルの信号を出力する場合の、半導体装置における電圧波形の一例を示す図である。
図６には、電源電圧ＶＤＤ、電源電圧ＶＤＥ、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴの電圧波形の一例が示されている。縦軸は電圧（Ｖ）を示し、横軸は時間（μｓ）を示している。
【００５４】
タイミングｔ２０で、電源電圧ＶＤＤが電源線２ａに印加される。信号ＤｉｎがＨレベルのとき、トランジスタＴｒ１がオフ、トランジスタＴｒ２がオンするため、トランジスタＴｒ１，Ｔｒ２のドレイン電圧はＬレベルとなる。また、このとき電源電圧ＶＤＥは電源線３ｂに印加されておらず、０Ｖである。そのためトランジスタＴｒ１５は、オンしているが、トランジスタＴｒ１，Ｔｒ２のドレイン電圧がＬレベルであるため、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧もＬレベルとなり、トランジスタＴｒ１３がオンし、トランジスタＴｒ１４がオフする。
【００５５】
タイミングｔ２１で、電源電圧ＶＤＥの電源線３ｂへの印加が開始されると、トランジスタｔｒ１３，Ｔｒ１４のゲート電圧が上昇していく。電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するまではレベルシフタ３ａの出力信号の論理レベルは不定となる。そのため、トランジスタＴｒ１１が完全にオフせず、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が上昇する。
【００５６】
タイミングｔ２２で、電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達すると、レベルシフタ３ａの出力信号の論理レベルが確定し、Ｌレベルとなる。そのため、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧はＬレベルとなり、トランジスタＴｒ１３はオン、トランジスタＴｒ１４はオフし、出力電圧ＯＵＴは、図６に示すように上昇していく。
【００５７】
なお、図２に示した半導体装置１０の出力回路１１についても、Ｈレベルの信号を出力する場合には、図６と同様の電圧波形となる。
一方、図４に示した半導体装置２０の出力回路２１において、Ｈレベルの信号を出力する場合には、電圧波形は以下のようになる。
【００５８】
図７は、Ｈレベルの信号を出力する場合の、比較例２の半導体装置における電圧波形の一例を示す図である。
図７には、電源電圧ＶＤＤ、電源電圧ＶＤＥ、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧、出力電圧ＯＵＴの電圧波形の一例が示されている。縦軸は電圧（Ｖ）を示し、横軸は時間（μｓ）を示している。
【００５９】
タイミングｔ３０，ｔ３１では、図６に示したタイミングｔ２０，ｔ２１での出力回路２１の動作と同様の動作が行われる。
タイミングｔ３２で、電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達すると、レベルシフタ３ａの出力信号の論理レベルが確定し、Ｌレベルとなる。そのため、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧はＬレベルとなり、トランジスタＴｒ１３はオン、トランジスタＴｒ１４はオフする。また、タイミングｔ３２では、出力端子３ｄに接続されているトランジスタＴｒ２０がオフする。これにより、出力電圧ＯＵＴは、図６に示すように上昇していく。
【００６０】
出力回路２１は、電源電圧ＶＤＤの立ち上がりから電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達するまでの間（タイミングｔ３０〜ｔ３２）、出力電圧ＯＵＴはトランジスタＴｒ２０〜Ｔｒ２２により強制的に０Ｖに固定される。そして、電源電圧ＶＤＥがレベルシフタ３ａの動作電圧に達したとき（タイミングｔ３２）、出力電圧ＯＵＴの０Ｖ固定が解除され、出力電圧ＯＵＴは、電源電圧ＶＤＥの電圧レベルに基づくＨレベルとなる。このため、タイミングｔ３２での出力電圧ＯＵＴの電圧の変化が大きくノイズの原因となってしまうことがある。
【００６１】
これに対し、本実施の形態の出力回路３では、タイミングｔ２１〜ｔ２２の間、トランジスタＴｒ１３はオン状態であるため、出力電圧ＯＵＴは、電源電圧ＶＤＥの上昇に伴って緩やかに上昇するため、急激な電圧の変化が抑制されている。これにより、Ｈレベルの信号を出力する場合にも、ノイズの発生は抑えられる。
【００６２】
ところで、図１に示した半導体装置１の例では、タイミングｔ１〜ｔ３の間に、電流の電源線３ｂへの流れ込みを防止するためにダイオードＤ１が設けられていたが、ダイオードＤ１の代わりにＭＯＳＦＥＴを用いてもよい。以下変形例として、ダイオードＤ１の代わりに各極性型のＭＯＳＦＥＴを用いた半導体装置の例を説明する。
【００６３】
（変形例１）
図８は、１つ目の変形例を示す図である。なお、図１と同じ要素については同一の符号を付してある。
【００６４】
図８に示す半導体装置３０の出力回路３１は、図１に示した出力回路３１のダイオードＤ１の代わりに、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ３０が設けられている。
【００６５】
トランジスタＴｒ３０のゲートは、トランジスタＴｒ１２のドレイン及びトランジスタＴｒ１３，Ｔｒ１４のゲートに接続されており、ソースは、トランジスタＴｒ１１のドレインに接続されている。また、トランジスタＴｒ３０のドレイン及びバックゲートは、トランジスタＴｒ１２のドレイン及びトランジスタＴｒ１３，Ｔｒ１４のゲートに接続されている。
【００６６】
図１に示したタイミングｔ１〜ｔ３の間では、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が電源電圧ＶＤＤとなり、電源線３ｂの電位よりも大きくなる。しかし、トランジスタＴｒ３０のゲート及びバックゲートも電源電圧ＶＤＤとなるため、電流が電源線３ｂに流れ込むことを抑制できる。
【００６７】
図９は、電源投入時の電源電圧、出力電圧（Ｌレベル出力時）及びトランジスタＴｒ１１のドレイン電流の一例の様子を示す図である。縦軸は電圧（Ｖ）または電流（Ａ）を示し、横軸は時間（μｓ）を示している。
【００６８】
図９において、波形ｖｄｄは電源電圧ＶＤＤ、波形ｖｄｅは電源電圧ＶＤＥの電圧を示し、波形ｏｕｔ１は出力回路３１の出力電圧、波形ｏｕｔ２は出力回路３の出力電圧を示している。波形ｏｕｔ３は、ダイオードＤ１またはトランジスタＴｒ３０を設けず直接トランジスタＴｒ１１のドレインをトランジスタＴｒ１３，Ｔｒ１４のゲートに接続させた場合の出力電圧を示している。
【００６９】
また、波形Ｉｄ１は出力回路３１のトランジスタＴｒ１１のドレイン電流、波形Ｉｄ２は出力回路３のトランジスタＴｒ１１のドレイン電流を示している。また、波形Ｉｄ３はダイオードＤ１またはトランジスタＴｒ３０を設けない場合のトランジスタＴｒ１１のドレイン電流を示している。
【００７０】
電源電圧ＶＤＤが立ち上がるタイミングｔ４０から、電源電圧ＶＤＥが立ち上がるタイミングｔ４１までの間は、ダイオードＤ１またはトランジスタＴｒ３０を設けない場合のトランジスタＴｒ１１のドレイン電流は、−１０μＡ以上の電流が流れている。つまり、電源線３ｂへの電流の流れ込みが発生している。
【００７１】
これに対して、ダイオードＤ１またはトランジスタＴｒ３０を設けたときのトランジスタＴｒ１１では、タイミングｔ４０〜ｔ４１の間にドレイン電流（波形Ｉｄ１，Ｉｄ２参照）は、ほとんど流れない。つまり、電源線３ｂへの電流の流れ込みが抑制されている。これにより、電源電圧ＶＤＤ、電源電圧ＶＤＥの電源投入の際の消費電流を削減することができる。
【００７２】
なお、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ３０の代わりに、ｎチャネル型ＭＯＳＦＥＴを用いることもできる。
（変形例２）
図１０は、２つ目の変形例を示す図である。なお、図１と同じ要素については同一の符号を付してある。
【００７３】
図１０に示す半導体装置４０の出力回路４１は、図１に示した出力回路４１のダイオードＤ１の代わりに、ｎチャネル型ＭＯＳＦＥＴであるトランジスタＴｒ４０が設けられている。
【００７４】
トランジスタＴｒ４０のゲートは、電源線３ｂに接続されており、ドレインは、トランジスタＴｒ１１のドレインに接続されている。また、トランジスタＴｒ４０のソース及びバックゲートは、トランジスタＴｒ１２のドレイン及びトランジスタＴｒ１３，Ｔｒ１４のゲートに接続されている。
【００７５】
図１に示したタイミングｔ１〜ｔ３の間では、トランジスタＴｒ１３，Ｔｒ１４のゲート電圧が電源電圧ＶＤＤとなり、電源線３ｂの電位よりも大きくなる。しかし、トランジスタＴｒ４０のバックゲートも電源電圧ＶＤＤとなるため、電流が電源線３ｂに流れ込むことを抑制できる。
【００７６】
なお、出力回路４１において、トランジスタＴｒ４０を除くｎチャネル型ＭＯＳＦＥＴのバックゲート電圧が基準電圧ＶＳＳ２である場合、トランジスタＴｒ４０はディープＮ型ウェル領域に設ける。すると、トランジスタＴｒ４０が設けられるウェル領域と、他のｎチャネル型ＭＯＳＦＥＴが設けられるウェル領域が分離されるため、トランジスタＴｒ４０の基準電圧ＶＳＳ２よりも高くなるバックゲートを自身のソースに接続させることができる。
【００７７】
以上のように、ダイオードＤ１の代わりにトランジスタＴｒ３０，Ｔｒ４０を用いると、トランジスタＴｒ３０，Ｔｒ４０を半導体装置１の他のトランジスタと同一のプロセスで作成することができ、製造工程を簡略化できる。また、ダイオードを用いずに回路設計が可能となるため、レイアウト作業がより容易となる。
【００７８】
以上説明してきた半導体装置１，３０，４０は、たとえば、以下に示すようなシステムに適用できる。
図１１は、半導体装置が用いられるシステムの一例を示す図である。
【００７９】
図１１には、半導体装置５０と半導体装置６０が信号などを入出力する例が示されている。外部電源７０は、半導体装置５０に電源電圧ＶＤＤを供給する。外部電源７１は、半導体装置５０，６０に電源電圧ＶＤＥを供給する。
【００８０】
半導体装置５０は、ＶＤＤ系回路５１、ＶＤＥ系回路５２を有する。
ＶＤＤ系回路５１は、たとえば、ＣＰＵ（Central Processing Unit）コア、ＳＲＡＭ（Static Random Access Memory）、ＤＳＰ（Digital Signal Processor）などを有する。ＶＤＤ系回路５１は、外部電源７０から電源電圧ＶＤＤの供給を受け、ＶＤＥ系回路５２を介して半導体装置６０から供給された信号などに基づく制御または処理を行う。また、ＶＤＤ系回路５１は、生成した信号をＶＤＥ系回路５２に出力する。
【００８１】
ＶＤＥ系回路５２は、たとえば、図１に示した回路部２や出力回路３を含むインターフェースである。ＶＤＥ系回路５２は、外部電源７０，７１から電源電圧ＶＤＤ，ＶＤＥの供給を受け、ＶＤＤ系回路５１から入力される電源電圧ＶＤＤに基づく信号を、電源電圧ＶＤＥに基づき上昇させ、半導体装置６０に出力する。また、ＶＤＥ系回路５２は、半導体装置６０から入力される電源電圧ＶＤＥに基づく信号などを、電源電圧ＶＤＤに基づき下降させ、ＶＤＤ系回路５１に出力する。
【００８２】
半導体装置６０は、たとえば、センサである。半導体装置６０は、センサ部６１、インターフェース６２を有する。
センサ部６１は、外部電源７１から供給される電源電圧ＶＤＥと、インターフェース６２を介して半導体装置５０から供給される信号に基づき、検出対象についての検出処理を行い、その検出結果をインターフェース２７に出力する。
【００８３】
インターフェース６２は、センサ部６１での検出結果を、半導体装置５０に出力する。また、インターフェース６２は、半導体装置５０から供給された信号を、センサ部６１に出力する。
【００８４】
このような半導体装置５０のＶＤＥ系回路５２に、図１、図８、図１０に示したような出力回路３，３１，４１を適用することで、半導体装置６０に出力する信号のノイズが抑えられ、半導体装置６０の誤動作の発生を抑制できる。
【００８５】
また、前述のように出力回路３，３１，４１は、ノイズ対策のための面積増加を抑えられるため、システムの小型化が期待できる。
なお、ＶＤＤ系回路５１は、半導体装置６０との間で信号の送受信を行わないときには、外部電源７１をオフにするように制御してもよい。これによって、システムの消費電力を抑えられる。
【００８６】
また、半導体装置１，３０，４０は、たとえば、以下に示すようなシステムにも適用できる。
図１２は、半導体装置が用いられる他のシステムの一例を示す図である。
【００８７】
図１２には、２電源系の半導体装置８０，９０が信号などを入出力する例が示されている。外部電源１００は、半導体装置８０に電源電圧ＶＤＤを供給する。外部電源１０１は、半導体装置８０，９０に電源電圧ＶＤＥを供給する。外部電源１０２は、半導体装置９０に電源電圧ＶＤＤを供給する。
【００８８】
半導体装置８０は、ＶＤＤ系回路８１とＶＤＥ系回路８２を有し、半導体装置９０も、ＶＤＤ系回路９１とＶＤＥ系回路９２を有する。ＶＤＤ系回路８１，９１、ＶＤＥ系回路８２，９２は、図１１に示したＶＤＤ系回路５１、ＶＤＥ系回路５２と同様のものである。
【００８９】
図１２に示すようなシステムでは、前述の出力回路３，３１，４１は、ＶＤＥ系回路８２，９２のそれぞれにおいて適用可能である。このようなシステムでは、各半導体装置８０，９０から出力される信号のノイズが抑えられ、半導体装置８０，９０の誤動作の発生を抑制できる。
【００９０】
また、前述のように出力回路３，３１，４１は、ノイズ対策のための面積増加を抑えられるため、システムの小型化が期待できる。
以上、実施の形態に基づき、本発明の出力回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００９１】
たとえば、図１、図８などにおいて、トランジスタＴｒ１５は、レベルシフタ３ａの入力端子に接続されているが、これに限定されず、レベルシフタ３ａの入力端子と同等の信号となる端子に接続されていればよい。たとえば、以下のようにしてもよい。
【００９２】
図１３は、図８に示した半導体装置の１つ目の変形例を示す図である。図８と同じ要素については同一の符号を付してある。
図１３の半導体装置３０ａでは、図８などに示した回路部２の代わりに、回路部１１０が用いられている。回路部１１０は、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４の他に、さらに、トランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔｒ２ａ，Ｔｒ２ｂを有している。トランジスタＴｒ１ａ，Ｔｒ１ｂは、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタＴｒ２ａ，Ｔｒ２ｂ、Ｎチャネル型ＭＯＳＦＥＴである。
【００９３】
トランジスタＴｒ１ａ，Ｔｒ２ａと、トランジスタＴｒ１ｂ，Ｔｒ２ｂの各組により２つのインバータ回路が実現されている。この２つのインバータ回路は、トランジスタＴｒ１，Ｔｒ２とトランジスタＴｒ３，Ｔｒ４の各組による２つのインバータ回路間に直列に接続されている。
【００９４】
このような回路部１１０において、トランジスタＴｒ１，Ｔｒ２の組によるインバータ回路の出力と、トランジスタＴｒ１ｂ，Ｔｒ２ｂの組によるインバータ回路の出力とは論理レベルが等しくなる。図１３の半導体装置３０ａの例では、トランジスタＴｒ１ｂ，Ｔｒ２ｂによるインバータ回路の出力端子がレベルシフタ３ａの入力端子に接続されており、トランジスタＴｒ１，Ｔｒ２の組によるインバータ回路の出力端子が、出力回路３１のトランジスタＴｒ１５の一方の入出力端子に接続されている。
【００９５】
以上のような半導体装置３０ａでも同様の効果が得られる。
図１４は、図８に示した半導体装置の２つ目の変形例を示す図である。図８と同じ要素については同一の符号を付してある。
【００９６】
図１４の半導体装置３０ｂでは、出力回路３１のトランジスタＴｒ１５の一方の入出力端子がレベルシフタ３ａの入力端子に接続される代わりに、端子３ｅに接続されている。端子３ｅから入力される信号を、レベルシフタ３ａの入力端子の信号と同じ論理レベルとすることで、同様の効果が得られる。
【符号の説明】
【００９７】
１  半導体装置
２  回路部
２ａ，３ｂ  電源線
２ｂ，３ｃ  基準電源線
３  出力回路
３ａ  レベルシフタ
３ｄ  出力端子
Ｔｒ１〜Ｔｒ１５  トランジスタ
Ｄ１  ダイオード
Ｄｉｎ  信号
ＶＤＤ，ＶＤＥ  電源電圧
ＶＳＳ１，ＶＳＳ２  基準電圧
【図１】
0006488723.tif 000002
【図２】
0006488723.tif 000003
【図３】
0006488723.tif 000004
【図４】
0006488723.tif 000005
【図５】
0006488723.tif 000006
【図６】
0006488723.tif 000007
【図７】
0006488723.tif 000008
【図８】
0006488723.tif 000009
【図９】
0006488723.tif 000010
【図１０】
0006488723.tif 000011
【図１１】
0006488723.tif 000012
【図１２】
0006488723.tif 000013
【図１３】
0006488723.tif 000014
【図１４】
0006488723.tif 000015