(57)【特許請求の範囲】
【請求項１】
横型のスイッチングデバイスを有する半導体装置であって、
導電性材料で構成された基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（５）が形成されたチャネル形成層（２、３）と、
前記リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（７）を有するゲート構造部と、
前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、
前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（４）と、
前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１０）と、
前記第４半導体層に接触させられたジャンクションゲート電極（１１）と、を備えるスイッチングデバイスを有し、
前記ソース電極と前記ジャンクションゲート電極は、前記ＭＯＳゲート電極を覆う層間絶縁膜（１２）の上に形成される電極層（１３）を介して連結されており、
前記第４半導体層における前記ドレイン電極側の端部に対して前記第３半導体層における前記ドレイン電極側の端部が前記ドレイン電極側へ突き出している距離（Ｘ）が１μｍ以上かつ５μｍ以下とされている半導体装置。
【請求項２】
前記スイッチングデバイスが形成された領域をアクティブ領域（１４）として、
前記電極層は、少なくとも前記アクティブ領域に形成されており、前記アクティブ領域において前記ソース電極と前記ジャンクションゲート電極とが前記電極層を介して連結されている請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳゲート電極は、一方向を長手方向として延設されており、
前記電極層は、前記アクティブ領域内において前記ＭＯＳゲート電極の延設方向に沿って複数に分けて梯子状に配置され、
複数に分けて梯子状に配置された前記電極層の間において前記ＭＯＳゲート電極がゲートパッド（１７）に接続されている請求項２に記載の半導体装置。
【請求項４】
前記第３半導体層は、前記ゲート構造部に接しており、前記ゲート構造部よりも前記ドレイン電極側に配置されているのに加えて前記ソース電極側にも配置されている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート−ソース間抵抗値として、
前記ジャンクションゲート−ソース間抵抗値が２００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記スイッチングデバイスのターンオフ時に、前記ジャンクションゲート電極および前記ソース電極を通じて流れる電流経路の抵抗成分による抵抗値をジャンクションゲート−ソース間抵抗値として、
前記ジャンクションゲート−ソース間抵抗値が１００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記ジャンクションゲート−ソース間抵抗値は、前記第３半導体層の内部抵抗と、前記第４半導体層の内部抵抗と、前記第４半導体層と前記ジャンクションゲート電極との接触抵抗と、前記ジャンクションゲート電極から前記ソース電極に至る間の電極抵抗の合計抵抗値である請求項５または６に記載の半導体装置。
【請求項８】
前記第４半導体層と前記ジャンクションゲート電極との接触抵抗が１００Ωｍｍ以下とされている請求項１ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層するなど、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、非特許文献１において、ヘテロジャンクション構造を備えた横型のスイッチングデバイスとして、４端子構造のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が提案されている。
【０００３】
このスイッチングデバイスでは、サファイアなどの基板の上に、ｉ−ＧａＮ層とｉ−ＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成されている。ｉ−ＡｌＧａＮ層を貫通してｉ−ＧａＮ層に達するように、ＭＯＳ構造のゲート電極（以下、ＭＯＳゲート電極という）が形成されており、ｉ−ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成されている。また、ＭＯＳゲート電極とドレイン電極との間において、ｉ−ＡｌＧａＮ層の表面にはｉ−ＧａＮ層とｐ−ＧａＮ層との積層構造が形成されており、さらにｐ−ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成されている。ｉ−ＡｌＧａＮ層上に形成されたｉ−ＧａＮ層およびｐ−ＧａＮ層はＪＧ電極よりもドレイン電極方向に張り出してドレイン電極近傍まで形成された構造とされている。
【０００４】
このように、ソース電極とドレイン電極との間にＪＧ電極とＭＯＳゲート電極が配置されることで４端子構造のスイッチングデバイスとされている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】河合  弘治、共同研究者  中島  昭、「ＧａＮパワーデバイス  −新技術により低コスト化を目指す−」、ＮＥエレクトロニクスセミナー“ＧａＮパワーデバイス”２０１１年１１月８日、化学会館
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような構造の半導体装置では、ＪＧ電極とドレイン電極との間に形成される寄生容量、より詳しくは分極接合（Polarization Junction）によって構成される寄生容量が大きい。このため、スイッチングデバイスのオフ時に寄生容量への充電に時間が掛かり、ＪＧ電極側に構成されるＪＦＥＴをオフするのが遅くなって、高速スイッチングの妨げになるという問題がある。
【０００７】
また、４端子構造のスイッチングデバイスを構成する場合、ＪＧ電極とソース電極とをボンディングワイヤによって電気的に接続することで、これらを同電位とすることが考えられるが、このような接続形態とすると、ＪＧ電極とソース電極との間のインピーダンスが大きくなり、高速スイッチングの妨げになる。
【０００８】
本発明は上記点に鑑みて、高速スイッチングが可能なスイッチングデバイスを有するジャンクション構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の横型のスイッチングデバイスを有する半導体装置は、導電性材料で構成された基板上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（２）および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（３）にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部（５）が形成されたチャネル形成層（２、３）と、リセス部内に形成されたゲート絶縁膜（６）および該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（７）を有するゲート構造部と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極（８）およびドレイン電極（９）と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物が意図的にドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（４）と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（１０）と、第４半導体層に接触させられたＪＧ電極（１１）と、を備えている。このような構成おいて、ソース電極とＪＧ電極は、ＭＯＳゲート電極を覆う層間絶縁膜（１２）の上に形成される電極層（１３）を介して連結されており、第４半導体層におけるドレイン電極側の端部に対して第３半導体層におけるドレイン電極側の端部がドレイン電極側へ突き出している距離（Ｘ）が１μｍ以上かつ５μｍ以下とされている。
【００１０】
このように、ＪＧ電極とソース電極とを電極層を通じて直接連結している。このため、寄生抵抗や寄生インダクタンスを低くすることが可能となる。また、ドレイン電極から第３半導体層および第４半導体層を離して配置することで、第３半導体層と２ＤＥＧとの対向面積をできるだけ小さくしている。このため、寄生容量が低減出来る。
【００１１】
このように、ジャンクションゲート（ＪＧ）を介してＪＦＥＴ部のドレインとソース電極との間のＬ、Ｃ、Ｒのインピーダンス低減を図ることで、寄生容量を高速でチャージすることが可能となる。そして、ＪＦＥＴ部を高速でオフできることから、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスにできる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかる半導体装置の断面斜視図である。
【図２】図１に示す半導体装置の上面レイアウト図である。
【図３】図１に示すスイッチングデバイスの等価回路である。
【図４】ターンオフ時の各部の電流値および電圧値の変化を示した図である。
【図５】図１に示す半導体装置における距離Ｘについて示した図である。
【図６】距離Ｘを変えてシミュレーションを行ったときの電界強度分布を示した図である。
【図７】距離Ｘに対する電界強度の変化をプロットした図である。
【図８】図５中のVIII−VIII線上における電界強度分布を示した図である。
【図９】第２実施形態にかかる半導体装置の断面斜視図である。
【図１０】第３実施形態にかかる半導体装置の上面レイアウト図である。
【図１１Ａ】図１０に示す半導体装置のバンプ接続構造の一例を示した断面図である。
【図１１Ｂ】図１０に示す半導体装置のバンプ接続構造の他の例を示した断面図である。
【図１２】第４実施形態にかかる半導体装置の断面斜視図である。
【図１３】第４実施形態にかかる半導体装置の上面レイアウト図である。
【図１４】第４実施形態の変形例として示す半導体装置の断面斜視図である。
【図１５】第５実施形態にかかる半導体装置の断面斜視図である。
【図１６】第５実施形態の変形例として示す半導体装置の断面斜視図である。
【図１７】第５実施形態の変形例として示す半導体装置の断面斜視図である。
【図１８】第５実施形態の変形例として示す半導体装置の断面斜視図である。
【図１９】他の実施形態で説明する半導体装置の上面レイアウト図である。
【図２０】ターンオフ時にスイッチングデバイス中に流れる電流経路を示した図である。
【図２１】シミュレーションに用いた計算構造回路図である。
【図２２】ＪＧ−Ｓ間抵抗値と中間電位点の最大電圧値との関係をシミュレーションによって求めたときの結果を示した図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態にかかる半導体装置について、図１〜図８を参照して説明する。なお、図１は、本実施形態にかかる半導体装置に備えられる素子の１セル分を示した断面図であるが、このセルが複数備えられることで半導体装置が構成されている。
【００１６】
図１に示すように、本実施形態にかかる半導体装置は、横型のスイッチングデバイスとして４端子のＨＥＭＴを備えた構成とされている。
【００１７】
本実施形態のスイッチングデバイスは、基板１の表面に、アンドープのＧａＮ（以下、ｕ−ＧａＮという）層２が形成されたものを化合物半導体基板として用いて形成されている。ｕ−ＧａＮ層２の表面には、アンドープのＡｌＧａＮ（以下、ｕ−ＡｌＧａＮという）層３が形成されており、ｕ−ＧａＮ層２とｕ−ＡｌＧａＮ層３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ−ＧａＮ層２およびｕ−ＡｌＧａＮ層３をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のｕ−ＧａＮ層２側にピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起され、その領域がキャリアの流れるチャネルとなることで動作する。
【００１８】
基板１は、Ｓｉ（１１１）やＳｉＣといった半導体材料などの導電性材料によって構成されている。基板１の上に直接ｕ−ＧａＮ層２が形成されていても良いが、ｕ−ＧａＮ層２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成しても良い。基板１の上に結晶性良くｕ−ＧａＮ層２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ｕ−ＧａＮ層２中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１９】
ｕ−ＧａＮ層２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ−ＧａＮ層２は、ＧａＮ系半導体材料にて形成されており、ｕ−ＡｌＧａＮ層３側の表層部において２ＤＥＧが形成される。
【００２０】
ｕ−ＡｌＧａＮ層３は、第２のＧａＮ系半導体層に相当し、ｕ−ＧａＮ層２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。
【００２１】
ｕ−ＡｌＧａＮ層３は、Ａｌ混晶比をｘとして、ＡｌxＧａ1-xＮで構成されている。このｕ−ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚により、ｕ−ＧａＮ層２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、ｕ−ＡｌＧａＮ層３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧの濃度を調整し、厚みによって２ＤＥＧ濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧ濃度が決まるようにしてある。
【００２２】
また、ｕ−ＡｌＧａＮ層３の表面には、部分的に、不純物がドープされていないｕ−ＧａＮ層４が形成されている。
【００２３】
ｕ−ＡｌＧａＮ層３は、基板１の上面の全面に形成されており、ｕ−ＧａＮ層４は、ｕ−ＡｌＧａＮ層３のうち後述するＭＯＳゲート電極７の近傍に形成され、後述するドレイン電極９側に向けて張り出すように延設されている。これらｕ−ＡｌＧａＮ層３およびｕ−ＧａＮ層４は、リセス部５において除去されている。リセス部５は、一方向、具体的には図１の断面に対する法線方向を長手方向として延設されている。
【００２４】
リセス部５内には、ゲート構造部として、ゲート絶縁膜６を介してＭＯＳゲート電極７が埋め込まれている。具体的には、リセス部５の内壁面に所定膜厚のゲート絶縁膜６が成膜されており、このゲート絶縁膜６の上に更にＭＯＳゲート電極７が形成されることでゲート構造部が構成されている。ＭＯＳゲート電極７を含むゲート構造部は、リセス部５に沿って形成されていることから、リセス部５と同様、一方向に沿って延設された状態となっている。
【００２５】
ゲート絶縁膜６は、シリコン酸化膜（ＳｉＯ2）やアルミナ（Ａｌ2Ｏ3）などによって構成されており、ＭＯＳゲート電極７は、アルミニウム、プラチナなどの金属または不純物がドープされたＰｏｌｙ−半導体などによって構成されている。これらゲート絶縁膜６およびＭＯＳゲート電極７をリセス部５内に形成することでＭＯＳ構造のゲート構造部を構成している。なお、ＭＯＳゲート電極７を全体的にＰｏｌｙ−半導体などによって構成することもできるが、ＭＯＳゲート電極７の配線抵抗を低減するために、ＭＯＳゲート電極７の表面部に金属層７ａを配置してある。
【００２６】
一方、ｕ−ＡｌＧａＮ層３の表面のうちゲート構造部を挟んだ両側それぞれにソース電極８とドレイン電極９が形成されている。ソース電極８およびドレイン電極９は、共にｕ−ＧａＮ層４から離れた位置に配置されており、ｕ−ＧａＮ層４の端部からドレイン電極９までの距離は所定長さとされている。これらソース電極８やドレイン電極９は、それぞれオーミック接触である。
【００２７】
また、ｕ−ＧａＮ層４のうちＭＯＳゲート電極７とドレイン電極９との間に位置する部分の表面には、ｐ−ＧａＮ層１０が形成されている。ｐ−ＧａＮ層１０は、ドレイン電極９側の端面がｕ−ＧａＮ層４のうちのドレイン電極９側の端面と面一、もしくはそれよりもＭＯＳゲート電極７側に位置するように配置されている。本実施形態では、ｐ−ＧａＮ層１０のうちのドレイン電極９側の端面からｕ−ＧａＮ層４のうちのドレイン電極９側の端面までの距離が１μｍ以上かつ５μｍ以下の範囲となるようにしている。
【００２８】
さらに、ｐ−ＧａＮ層１０の表面には、ＪＧ電極１１が形成されている。ＪＧ電極１１は、上記したソース電極８と連結されており、ソース電極８と同電位とされている。
【００２９】
具体的には、ＭＯＳゲート電極７やｕ−ＧａＮ層４等を覆うように層間絶縁膜１２が配置されており、層間絶縁膜１２を覆うように電極層１３が形成されている。この電極層１３は、層間絶縁膜１２に形成されたコンタクトホールを通じてｕ−ＡｌＧａＮ層３に接触させられると共に、ｐ−ＧａＮ層１０に接触させられている。この電極層１３のうち、ｕ−ＡｌＧａＮ層３に接触させられている部分によってソース電極８が構成され、ｐ−ＧａＮ層１０に接触させられている部分によってＪＧ電極１１が構成されている。このように、ソース電極８やＪＧ電極１１を同じ電極層１３によって構成している。このため、これらの間をボンディングワイヤなどによって接続する場合と比較して、配線抵抗とインダクタンスを低減することが可能となっている。
【００３０】
このような構造により、ＭＯＳゲート電極７、ソース電極８、ドレイン電極９およびＪＧ電極１１の４端子を備えたスイッチングデバイスが構成されている。そして、このようなスイッチングデバイスを備えることにより、本実施形態にかかる半導体装置が構成されている。なお、基板１の裏面側に形成されているのは裏面電極１８であり、例えば図示しない配線を通じてソース電極８と電気的に接続されるなどにより、ソース電極８と同電位とされる。
【００３１】
このように構成される半導体装置では、図２に示すように、スイッチングデバイスが形成される領域がアクティブ領域１４とされる。なお、図２では、各部のレイアウトが判り易いように、左から２つ目の電極層１３については省略して、その下に配置されるＭＯＳゲート電極７やソース電極８およびＪＧ電極１１を実線で示してある。
【００３２】
図２に示すように、本実施形態では、アクティブ領域１４を例えば長方形状としており、互いに線対称となるように向かい合わせて配置された２つずつのセルの組が複数組、アクティブ領域１４の長手方向に沿って並べられている。
【００３３】
各組には、２つのセルに設けられた２本のソース電極８が平行に延設され、その２本のソース電極８を中心とした両側にＭＯＳゲート電極７が配置され、さらにソース電極８およびＭＯＳゲート電極７を挟んだ両側にＪＧ電極１１が配置されている。また、ソース電極８やＭＯＳゲート電極７およびＪＧ電極１１を挟んでドレイン電極９が形成されている。なお、図２ではソース電極８とＪＧ電極１１とを別々に記載してあるが、これらは共に、図１に示したようにＭＯＳゲート電極７の上に懸架されるように配置された電極層１３によって構成され、一体化された構造となっている。また、図２では、ｕ−ＧａＮ１０について示していないが、例えばＪＧ電極１１と同様のレイアウトとされる。
【００３４】
上記した電極層１３は、少なくともアクティブ領域１４内に配置されており、ソース電極８とＪＧ電極１１とはアクティブ領域１４内において電極層１３を介して連結されている。このように、アクティブ領域１４内においてソース電極８とＪＧ電極１１とが連結されていることから、上記したようにインピーダンスを低減することが可能になる。
【００３５】
また、各電極７〜８、１１はそれぞれアクティブ領域１４の長手方向に対して交差する方向に延設されてアクティブ領域１４よりも外側まで延設されている。そして、ソース電極８およびＪＧ電極１１はソースパッド１５に接続されており、ドレイン電極９はドレインパッド１６に接続されている。ＭＯＳゲート電極７は、ゲート引出配線１７ａを通じてゲートパッド１７に接続されている。
【００３６】
なお、各組の２本のソース電極８は、ソースパッド１５と反対側において連結されている。また、各組の２本のＭＯＳゲート電極７も、ゲート引出配線１７ａと反対側において連結されている。同様に、各組の２本のＪＧ電極１１も、ソースパッド１５と反対側において連結されている。このため、ソース電極８およびＪＧ電極１１はソースパッド１５から離れた位置の部位においてもほぼ均等な電位となり、ＭＯＳゲート電極７もゲート引出配線１７ａから離れた位置の部位においてもほぼ均等な電位となる。
【００３７】
続いて、本実施形態にかかるスイッチングデバイスを備えた半導体装置の作動および効果について説明する。
【００３８】
上記したように、ＭＯＳゲート電極７とＪＧ電極１１の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極７によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極１１によってＪＦＥＴ動作が行われる。このため、図１に示すスイッチングデバイスの等価回路は図３に示す回路構成となる。
【００３９】
図３に示すように、スイッチングデバイスは、負荷２３に接続され、ゲートドライバ２４がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２３の駆動を行う。
【００４０】
ここで、スイッチングデバイスは、ＭＯＳゲート電極７によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極１１によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図１中に示したように、ｕ−ＧａＮ層２の表面部のうちＪＧ電極１１の下方に位置している中間電位となる部分を指している。
【００４１】
ＪＧ電極１１はソース電極８に接続されていて同電位とされている。これらの間には配線による寄生インピーダンス５０が存在しているが、これらの間が電極層１３を通じて直接連結されていることから、寄生インピーダンス５０の値は低くなっている。また、このような構成のスイッチングデバイスにおいて、ＪＦＥＴ部４０では、ＪＧ電極１１とドレイン電極９や中間電位点Ａとの間、および、ドレイン電極９と中間電位点Ａとの間に、容量Ｃ１〜Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極７と中間電位点Ａやソース電極８との間、および、中間電位点Ａとソース電極８との間に、容量Ｃ４〜Ｃ６が構成される。
【００４２】
このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。
【００４３】
図４は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図４の時点Ｔ１において、ＭＯＳゲート電極７へのゲート電圧の印加を停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることで、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極９側からＪＧ電極１１を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。
【００４４】
そして、帰還容量Ｃ１のチャージによってドレイン電極９の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。
【００４５】
このようなターンオフ動作を高速化するには、帰還容量Ｃ１へのチャージを高速に行えるようにすることが必要である。そして、帰還容量Ｃ１へのチャージを高速に行うためには、ＪＧ電極１１とソース電極８との間のインピーダンス低減と帰還容量Ｃ１の低減が重要である。
【００４６】
これに対して、本実施形態では、ＪＧ電極１１とソース電極８との間が電極層１３を通じて直接連結されていることから、これらの間に存在する配線抵抗による寄生インピーダンス５０の抵抗値を低く抑えることができる。したがって、ＪＧ電極１１とソース電極８との間のインピーダンス低減を図ることが可能となる。
【００４７】
さらに、本実施形態では、ｕ−ＧａＮ層４とｐ−ＧａＮ層１０との積層構造について、ドレイン電極９から離して配置し、ｐ−ＧａＮ層１０の形成面積ができるだけ小さくなるようにしている。このようにすることで、ｐ−ＧａＮ層１０とｕ−ＡｌＧａＮ層３の表面部との間に構成される帰還容量Ｃ１を低減することが可能となる。そして、ｐ−ＧａＮ層１０のうちドレイン電極９側の端面がｕ−ＧａＮ層４のうちのドレイン電極９側の端面と面一、もしくはそれよりもＭＯＳゲート電極７側に位置するようにしている。これにより、耐圧確保も可能となる。これについて、図５〜図８を参照して説明する。
【００４８】
帰還容量Ｃ１を低減するためには、ｐ−ＧａＮ層１０とｕ−ＡｌＧａＮ層３との対向面積を小さくすれば良い。そして、ｐ−ＧａＮ層１０の面積をできるだけ小さくするために、ｐ−ＧａＮ層１０のうちドレイン電極９側の端面がｕ−ＧａＮ層４のうちのドレイン電極９側の端面と面一となるようにするのが最も有効である。
【００４９】
しかしながら、ｐ−ＧａＮ層１０およびｕ−ＡｌＧａＮ層３におけるドレイン電極９側の端面を面一となるようにすると、電界集中による耐圧低下が生じることが確認された。
【００５０】
具体的には、図５に示すように、ｐ−ＧａＮ層１０のうちのドレイン電極９側の端面からｕ−ＧａＮ層４のうちのドレイン電極９側の端面までの距離、つまりｐ−ＧａＮ層１０に対するｕ−ＧａＮ層４の突出量を距離Ｘとし、距離Ｘを変えて電界強度分布を調べた。ここでは、ｐ−ＧａＮ層１０からドレイン電極９までの距離を８μｍに設定し、距離Ｘを０〜７μｍに変えてシミュレーションを行った。その結果、図６に示す電界強度分布が得られた。また、図６中における電界強度のピーク位置は、それぞれｕ−ＧａＮ層４のうちのドレイン電極９側の端部（以下、ｕ−ＧａＮ端部という）の位置と、ドレイン電極９のうちｕ−ＧａＮ層４側の端部（以下、ドレイン端部という）である。距離Ｘに対するｕ−ＧａＮ端部とドレイン端部での電界強度をプロットすると、図７に示す結果となった。
【００５１】
これらの図に示されるように、ｕ−ＧａＮ端部の電界強度については、ｐ−ＧａＮ層１０のうちドレイン電極９側の端面をｕ−ＧａＮ層４のうちのドレイン電極９側の端面と面一となるようにすると、距離Ｘを１μｍ以上にする場合と比較して急激に上昇する。これは、阻止状態において、距離Ｘが１μｍ以上の場合は、ドレイン電極９からＪＧ電極１１にかけての空間電荷量の変化が急激になり、そのため、変化の大きな部分で強電界が発生するためである。すなわち、ドレイン電極９からｕ−ＧａＮ層４までは分極により正のチャージが存在し、ｕ−ＧａＮ層４からｐ−ＧａＮ層１０までは、分極による正の電荷と負の電荷が相殺しあってチャージはゼロである。また、ｐ−ＧａＮ層１０よりソース電極８側はｐ−ＧａＮ層１０の空乏化により負のチャージが存在していて、徐々に空間電荷量が変化している。これが、ｘ＝１μｍ未満になるとｕ−ＧａＮ層４からｐ−ＧａＮ層１０が面一にもしくはそれに近くなることにより、空間電荷がゼロの領域が狭くなる、または、なくなるため、正のチャージが負のチャージに短い距離で急激に変化するためである。我々の検討では、ｕ−ＧａＮ層４のうちドレイン電極９側の端部をｐ−ＧａＮ層１０のうちドレイン電極９側の端部から突き出すように距離Ｘを調整する、具体的には、距離Ｘを少なくとも１μｍ以上とすると、ｕ−ＧａＮ端部の電界強度を低下させることができていた。
【００５２】
一方、ドレイン端部においては、ｕ−ＧａＮ層４との距離が短くなるほど、その影響を受けて電界集中が生じて電界強度が増加している。具体的には、距離Ｘが５μｍを超えると最大電界強度が急激に上昇するという結果になった。
【００５３】
スイッチングデバイスの耐圧を考慮すると、最大電界強度が小さいことが好ましい。そして、最大電界強度を小さくするには距離Ｘを４．５μｍ以下とすれば良い。さらに図７に示されるように距離Ｘが１μｍ以上かつ４μｍ以下とすることが安定した耐圧を得るための設計をする上でより好ましい。
【００５４】
したがって、距離Ｘを１μｍ以上かつ４．５μｍ以下の範囲となるようにすることで、帰還容量Ｃ１を低く抑えつつ、最大電界強度を小さくできるようにすることが可能となる。スイッチングデバイスの耐圧については、基本的にはｕ−ＧａＮ層１０の端面からドレイン電極９までの間隔に依存し、その間隔が大きいほど耐圧が高くなる。これに対して、最大電界強度を小さくできる距離Ｘの範囲については、ｕ−ＧａＮ層１０の端面からドレイン電極９までの間隔にかかわらず上記した範囲のまま、つまり１μｍ以上かつ４．５μｍ以下で変わらない。したがって、ｕ−ＧａＮ層１０の端面からドレイン電極９までの間隔が変わったとしても、距離Ｘを１μｍ以上かつ４．５μｍ以下、好ましくは４μｍ以下とすることで上記効果を得ることができる。
【００５５】
さらに、本実施形態では、ｕ−ＧａＮ層４を貫通するようにＭＯＳゲート電極７を形成している。つまり、ＭＯＳゲート電極７を含むゲート構造部に接するようにｕ−ＧａＮ層４が形成されている。このような構造とする場合、例えば、図５中のVIII−VIII線上におけるゲート絶縁膜６およびｕ−ＧａＮ層４での電界強度分布は図８に示す分布となり、ＭＯＳゲート構造に近づくにつれて電界強度は弱くなる。これは、ｕ−ＧａＮ層４によってチャージバランスが取れて中性状態となるが導電性の基板から負の電荷が供給されるため、全体として負のチャージを帯びるからである。
【００５６】
このように、ｕ−ＧａＮ層４中における電界強度がＭＯＳゲート電極７に行くに従い小さくなることからゲート絶縁膜６の電界強度が小さくなるため信頼性が向上する。
【００５７】
以上説明したように、本実施形態では、ＪＧ電極１１とソース電極８とを電極層１３を通じて直接連結している。このため、寄生インピーダンス５０の抵抗値を低くすることが可能となり、ＪＧ電極１１とソース電極８との間のインピーダンス低減を図ることが可能となる。また、ドレイン電極９からｕ−ＧａＮ層４およびｐ−ＧａＮ層１０を離して配置することで、ｐ−ＧａＮ層４と２ＤＥＧとの対向面積をできるだけ小さくしている。このため、帰還容量Ｃ１を低減することも可能となる。
【００５８】
このように、ＪＧ電極１１とソース電極８との間の抵抗、インダクタンス低減および帰還容量Ｃ１の低減を図ることで、帰還容量Ｃ１を高速でチャージすることが可能となり、ＪＦＥＴ部４０を高速でオフできる。このため、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスにできる。
【００５９】
また、ｕ−ＧａＮ層４の端部がｐ−ＧａＮ層１０よりもドレイン電極９側に突き出すように距離Ｘを設定し、距離Ｘを１μｍ以上かつ５μｍ以下となるようにしている。これにより、最大電界強度を小さくでき、半導体装置の耐圧向上を図ることも可能となる。
【００６０】
さらに、ｕ−ＧａＮ層４を貫通するようにＭＯＳゲート電極７を形成している。したがって、ｕ−ＧａＮ層４中における電界強度がＭＯＳゲート電極７に向かって小さくなりゲート絶縁膜６の電界強度が小さくなるため信頼性が向上する。
【００６１】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート構造部を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６２】
図９に示すように、本実施形態では、ゲート構造部におけるＭＯＳゲート電極７の低抵抗化を図るために、ＭＯＳゲート電極７をＴ字形状としている。すなわち、ソース−ドレイン間に電流が流れる方向において、ＭＯＳゲート電極７の上部を下部よりも幅広としたＴゲート構造としている。換言すれば、リセス部５の外部においてリセス部５よりもソース電極８側およびドレイン電極９側に張り出すようにＭＯＳゲート電極７を延設した構造としている。また、ＭＯＳゲート電極７の表面部に形成した金属層７ａについても、ＭＯＳゲート電極７と同様に、リセス部５よりもソース電極８側およびドレイン電極９側に張り出すように延設している。
【００６３】
このような構成とすことで、電流流れの断面積を拡大することが可能となる。すなわち、ＭＯＳゲート電極７内においては、電流が図９の紙面垂直方向に流れることになる。したがって、紙面垂直方向を法線方向とする断面の断面積を拡大すること、つまり電流流れの断面積を拡大することができる。これにより、ＭＯＳゲート電極７の抵抗を小さくすることが可能となって、より高速化が可能となる。
【００６４】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対してパッドレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６５】
図１０に示すように、本実施形態では、アクティブ領域１４内にソースパッド１５およびドレインパッド１６を配置している。ソースパッド１５については、ソース電極８とＪＧ電極１１とを連結する電極層１３の面積を広くとることで構成している。本実施形態の場合、隣り合うセル間において電極層１３を繋ぐことでより広く面積がとれるようにしている。
【００６６】
このように、アクティブ領域１４内にソースパッド１５を配置することにより、ソース電極８やＪＧ電極１１からソースパッド１５に至るまでの配線長を短くでき、配線抵抗を小さくできるため、よりインピーダンス低減を図ることが可能となる。よって、さらなる高速スイッチングが可能なスイッチングデバイスにできる。
【００６７】
アクティブ領域１４にドレインパッド１６を備えることについても、ドレイン電極９からドレインパッド１６に至るまでの配線長を短くでき、配線抵抗を小さくできる。
【００６８】
このように配置されたゲートパッド１７、ソースパッド１５、ドレインパッド１６に対して、例えばボンディングワイヤで外部と電気的に接続されることで、各部に任意の電圧を印加可能にできるが、図１１Ａおよび図１１Ｂのようなバンプ接続構造とすることもできる。
【００６９】
具体的には、図示しない所望の回路パターンおよび回路パターンの所望部位との接続用の電極部２１が形成された電極接続基板２０を用意する。そして、電極部２１側を半導体装置に向け、各電極部２１とゲートパッド１７、ソースパッド１５、ドレインパッド１６との間をはんだ等で構成される導体バンプ２２によって接続する。このようにすれば、電極接続基板２０に形成される回路パターンとＭＯＳゲート電極７、ＪＧ電極１１とソース電極８、および、ドレイン電極９との電気的接続を同時に行うことができる接続構造とすることが可能となる。
【００７０】
なお、図１１Ａでは、電極部２１をゲートパッド１７、ソースパッド１５、ドレインパッド１６よりも厚くした厚膜電極としており、図１１Ｂでは、ゲートパッド１７、ソースパッド１５、ドレインパッド１６を電極部２１よりも厚くした厚膜電極としている。これらいずれの構造を適用することもできるし、電極部２１やゲートパッド１７、ソースパッド１５、ドレインパッド１６を同等の厚みとすることもできる。
【００７１】
（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対してパッドレイアウトを変更したものであり、その他については第３実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７２】
図１２に示すように、本実施形態では、ソース電極８とＪＧ電極１１とを連結している電極層１３を梯子状のレイアウトとしている。具体的には、ＭＯＳゲート電極７の延設方向において複数個に分けること、もしくは、ＭＯＳゲート電極７の延設方向において電極層１３に対して複数の開口部を設けることで、電極層１３を梯子状にレイアウトしている。例えば、電極層１３を構成する電極材料を成膜したのち、エッチングにより梯子状にパターニングすることによって図１２に示す構造の電極層１３を形成できる。
【００７３】
このような構造とする場合、図１３に示すように、アクティブ領域１４内において、部分的にゲート構造部の上に電極層１３が形成されていない部分が存在することから、その部分をゲートパッド１７として用いることもできる。また、ゲートパッド１７とする部分以外については、ソース電極８やＪＧ電極１１および電極層１３を連結した構造とし、ソースパッド１５として用いることができる。
【００７４】
このような構造とすれば、ＭＯＳゲート電極７からゲートパッド１７に至るまでの配線長も短くでき、配線抵抗を小さくできる。
【００７５】
なお、このように、電極層１３を複数個に分け、その間にゲートパッド１７を配置する構造とする場合においても、図１４に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とすることができる。これにより、第２実施形態と同様の効果を得ることも可能となる。
【００７６】
（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対してｕ−ＧａＮ層４のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７７】
図１５に示すように、本実施形態では、ｕ−ＧａＮ層４をゲート構造部から離した構造としており、ゲート構造部とドレイン電極９との間にのみ配置した構造としている。
【００７８】
このように、ｕ−ＧａＮ層４をゲート構造部から離した構造とすると、ｕ−ＧａＮ層４の面積を減らした分、２ＤＥＧが増加する。これにより、オン抵抗Ｒｏｎを低減することが可能となる。
【００７９】
なお、図１５では、第１実施形態の構造に対してｕ−ＧａＮ層４のレイアウトを変更する場合について説明したが、その他の実施形態についても同様の構造を適用できる。例えば、図１６に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とする場合において、ｕ−ＧａＮ層４をゲート構造部から離した構造とすることができる。また、図１７に示すように、第４実施形態と同様、電極層１３を複数に分けた構造とする場合、ｕ−ＧａＮ層４をゲート構造部から離した構造とすることもできる。この場合にも、図１８に示すように、第２実施形態と同様、ＭＯＳゲート電極７をＴ字形状とすることもできる。
【００８０】
（第６実施形態）
第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してＪＧ−Ｓ間抵抗値を規定したものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構成の半導体装置を例に挙げて説明するが、第２〜第５実施形態の構成の半導体装置についても同様のことが言える。
【００８１】
上記第１〜第５実施形態のような構成の横型のスイッチングデバイスを有する半導体装置では、ゲート絶縁膜６の破壊や劣化を抑制することによる信頼性向上が重要である。ゲート絶縁膜６の破壊については、ターンオフ時の中間電位点Ａでの最大電圧値を小さくすることで抑制できる。このターンオフ時の中間電位点Ａでの最大電圧値について、本発明者らが鋭意検討を行ったところ、ＪＧ−Ｓ間抵抗値に依存していることが確認された。
【００８２】
ここで、ＪＧ−Ｓ間抵抗値について説明する。ターンオフ時にドレイン側から流れる電流は、図２０に示すように、ドレイン電極９とｕ−ＧａＮ層４を電極と見做し、これらの間にＡｌＧａＮ層３が挟まれて構成されるコンデンサを通じてソース側に流れる。ＪＧ−Ｓ間抵抗値とは、このターンオフ時にＪＧ電極１１およびソース電極８を通じて電流が流れる電流経路の抵抗成分の合計のことを意味している。
【００８３】
つまり、ドレイン側からの電流は、ｕ−ＧａＮ層４やｐ−ＧａＮ層１０から、さらにＪＧ電極１１を通じてソース電極８に流れるという電流経路を取るが、この電流経路中の抵抗成分の合計のことをＪＧ−Ｓ間抵抗値と言っている。具体的には、この通電経路中の抵抗成分としては、ｕ−ＧａＮ層４の内部抵抗Ｒｕ、ｐ−ＧａＮ層１０の内部抵抗Ｒｐ、ｐ−ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇ、ＪＧ電極１１からソース電極８に至る間の電極抵抗Ｒｍがある。したがって、ＪＧ−Ｓ間抵抗値Ｒｊｇｓは、次の数式１で表される。
【００８４】
（数１）
Ｒｊｇｓ＝Ｒｕ＋Ｒｐ＋Ｒｐｊｇ＋Ｒｍ
そして、第１〜第５実施形態のように、ＪＧ電極１１をソース電極８と連結した構造としており、これらが抵抗値の小さな金属で構成されていることから、電極抵抗Ｒｍについては無視できる程度に小さい。したがって、数式１を簡略化すると、数式２のように表される。
【００８５】
（数２）
Ｒｊｇｓ＝Ｒｕ＋Ｒｐ＋Ｒｐｊｇ
また、ターンオフ時には、ｕ−ＧａＮ層４やｐ−ＧａＮ層１０に縦方向、つまり基板１の法線方向に電流が流れる。そして、ｐ−ＧａＮ層１０については厚みが例えば１００ｎｍ以下と薄い上にＭｇなどの不純物密度が大きくなることから、ｐ−ＧａＮ層１０の内部抵抗Ｒｐがｐ−ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇよりも十分に小さくなる。さらに、ｕ−ＧａＮ層４については、厚みが薄いことに加えて、ｐ−ＧａＮ層１０と接しているためにｐ−ＧａＮ層１０からのホールの拡散によって抵抗値が下がる。このため、ｕ−ＧａＮ層４の内部抵抗Ｒｐも、ｐ−ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇよりも十分に小さくなる。したがって、数式２を更に簡略化すると、数式３のように表される。
【００８６】
（数３）
Ｒｊｇｓ≒Ｒｐｊｇ
このため、ＪＧ−Ｓ間抵抗値は、基本的には数式１によって表される抵抗値のことを意味しているが、簡略化すると、数式３のようにｐ−ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇとして表される。
【００８７】
次に、ターンオフ時の中間電位点Ａでの最大電圧値について、図２１に示す計算構造用の回路に基づいてシミュレーションを行った。具体的には、スイッチングデバイス１００のソース−ドレインの電流経路内に誘導負荷１０１を配置すると共に、誘導負荷１０１に対して並列的に還流ダイオード１０２を接続し、例えば４００Ｖの電源１０３からの電力供給が行われるようにする。そして、スイッチングデバイス１００のゲート電圧をゲート駆動部１０４により制御し、＋１０Ｖ印加している状態からゲート電圧の印加を解除し、０Ｖにする。これにより、スイッチングデバイス１００のチャネル幅が１００ｍｍと想定した場合に５０ｍＡのドレイン電流を流すことができる。
【００８８】
このようなシミュレーションを行ったところ、ゲート電圧Ｖｇｓのオフ時間、換言すればゲート電圧の遮断速度ｄＶ／ｄｔに依存せずに、ＪＧ−Ｓ間抵抗値が所定値になると中間電位点Ａの最大電圧値がほぼ一定値に収束することが確認された。具体的には、図２２に示すように、中間電位点Ａの最大電圧値は、ＪＧ−Ｓ間抵抗値が２００Ωｍｍ以下になると１０Ｖ以下の値でほぼ一定値となり、さらにＪＧ−Ｓ間抵抗値が１００Ωｍｍ以下になると８Ｖ程度でほぼ一定値となっていた。
【００８９】
このように、ターンオフ時におけるＪＧ−Ｓ間抵抗値と中間電位点Ａの最大電圧値との間には臨界性があることが確認された。この臨界性は、ゲート電圧の遮断速度ｄＶ／ｄｔに依存せず、ＪＧ−Ｓ間抵抗値が２００Ωｍｍ以下、より好ましくは１００Ωｍｍ以下になると、中間電位点Ａの最大電圧値が最も小さな値となるようにできる。また、シミュレーションではドレイン電流の一例として５Ａを例に挙げてあるが、この他の電流値であっても同様の傾向となり、上記した臨界性がドレイン電流にも依存せずに、ＪＧ−Ｓ間抵抗値にのみ依存していた。
【００９０】
よって、ＪＧ−Ｓ間抵抗値を２００Ωｍｍ以下、好ましくは１００Ωｍｍ以下とすることで、ターンオフ時における中間電位点Ａの最大電圧を小さくすることができ、ＤＣオフ状態より大きくならないようにできる。これにより、ゲート絶縁膜６に掛かる電界強度が大きくなることを抑制でき、ゲート絶縁膜６の破壊を抑制できるため、ゲート絶縁膜６の信頼性向上を図ることが可能となる。そして、ゲート絶縁膜６が破壊されることによってスイッチングデバイスが降伏する破壊を防止することができる。
【００９１】
なお、ＪＧ−Ｓ間抵抗値、つまり数式１で示される各抵抗成分の合計値が２００Ωｍｍ以下、好ましくは１００Ωｍｍ以下となれば上記効果が得られる。また、数式３のようにＪＧ−Ｓ間抵抗値をｐ−ＧａＮ層１０とＪＧ電極１１との接触抵抗Ｒｐｊｇとして表す場合、少なくとも接触抵抗Ｒｐｊｇが２００Ωｍｍ以下であれば、上記効果を得ることができる。
【００９２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９３】
例えば、上記各実施形態では、リセス部５の深さを、ｕ−ＧａＮ層２の表層部が一部除去されるまでの深さとしたが、これも一例を示したに過ぎない。例えば、リセス部５をｕ−ＧａＮ層２の表面が露出するまでの深さとしても良いし、リセス部５の底面において２ＤＥＧキャリアが形成されない程度にｕ−ＡｌＧａＮ層３の一部が残る程度の深さとされていても良い。
【００９４】
また、図２などに示した上記各実施形態におけるスイッチングデバイスの上面レイアウトについても一例を示したに過ぎず、適宜変更可能である。
【００９５】
また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ−ＧａＮ層２とｕ−ＡｌＧａＮ層３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
【００９６】
さらに、第２実施形態において、半導体装置の各パッドとの電気的な接続を図１１Ａや図１１Ｂで説明したようなバンプ接続構造とすることを説明したが、勿論、第１、第３〜第５実施形態についても同様の接続構造を適用できる。
【００９７】
また、上記各実施形態では、例えば図２に示すように、ＭＯＳゲート電極７やＪＧ電極１１がアクティブ領域１４の外側まで張り出すような構造とする場合について説明した。また、例えばＪＧ電極１１と同様のレイアウトとされるｕ−ＧａＮ層１０についても、アクティブ領域１４の外側まで張り出すような構造としている。しかしながら、これも一例を示したに過ぎず、例えば図１９に示したように、ＭＯＳゲート電極７やＪＧ電極１１およびｕ−ＧａＮ層１０がアクティブ領域１４の内側にのみ配置されるような構造とされていても良い。
【符号の説明】
【００９８】
２    ＧａＮ層
３    ＡｌＧａＮ層
４    ｕ−ＧａＮ層
７    ＭＯＳゲート電極
８    ソース電極
９    ドレイン電極
１０  ｐ−ＧａＮ層
１１  ＪＧ電極
１２  層間絶縁膜
１３  電極層
【図１】
0006614116.tif 000002
【図２】
0006614116.tif 000003
【図３】
0006614116.tif 000004
【図４】
0006614116.tif 000005
【図５】
0006614116.tif 000006
【図６】
0006614116.tif 000007
【図７】
0006614116.tif 000008
【図８】
0006614116.tif 000009
【図９】
0006614116.tif 000010
【図１０】
0006614116.tif 000011
【図１１Ａ】
0006614116.tif 000012
【図１１Ｂ】
0006614116.tif 000013
【図１２】
0006614116.tif 000014
【図１３】
0006614116.tif 000015
【図１４】
0006614116.tif 000016
【図１５】
0006614116.tif 000017
【図１６】
0006614116.tif 000018
【図１７】
0006614116.tif 000019
【図１８】
0006614116.tif 000020
【図１９】
0006614116.tif 000021
【図２０】
0006614116.tif 000022
【図２１】
0006614116.tif 000023
【図２２】
0006614116.tif 000024