(57)【特許請求の範囲】
【請求項１】
基板上に配置された複数の発光素子を備えるアクティブエリアと、前記アクティブエリアから区別された周辺エリアとを含むディスプレイパネルの、画素のプログラミングに用いる電流バイアス電圧プログラミング方式（ＣＢＶＰ）の回路を校正する校正回路であって、
第１列の複数の校正電流ソース・シンク回路であって、当該第１列の各校正電流ソース・シンク回路は、前記ディスプレイパネルの前記アクティブエリア内の対応の縦列の複数の電流バイアス電圧プログラミング方式（ＣＢＶＰ）の画素回路のためのバイアス電流ラインにバイアス電流を供給し、前記バイアス電流ラインは、１つまたは複数のスイッチを介して、対応の前記複数のＣＢＶＰ画素回路内の蓄電素子の第１端子と接続され、前記蓄電素子の第２端子は、電圧プログラミングデータを供給するように構成された電圧データラインと接続された、第１列の校正電流ソース・シンク回路と、
第２列の複数の校正電流ソース・シンク回路であって、当該第２列の各校正電流ソース・シンク回路は、前記対応の縦列の複数のＣＢＶＰ画素回路のための前記バイアス電流ラインに前記バイアス電流を供給する、第２列の校正電流ソース・シンク回路と、
前記第２列の校正電流ソース・シンク回路が、基準電流源によって生成され前記基準電流源から前記第２列の校正電流ソース・シンク回路へ電流ラインを通じて伝送された基準電流によって校正される間に、前記第１列の校正電流ソース・シンク回路が前記バイアス電流で前記ディスプレイパネルを校正し、前記基準電流源から前記第１列の校正電流ソース・シンク回路が切り離されるようにし、前記基準電流源から発生した前記基準電流によって前記第１列の校正電流ソース・シンク回路が校正されている間に、前記ディスプレイパネルから前記第１列の校正電流ソース・シンク回路が切り離されるようにする第１校正制御ラインと、
前記第１列の校正電流ソース・シンク回路が、前記基準電流源によって生成され前記電流ラインを通じて伝送された前記基準電流によって校正される間に、前記第２列の校正電流ソース・シンク回路が前記バイアス電流で前記ディスプレイパネルを校正し、前記基準電流源から前記第２列の校正電流ソース・シンク回路が切り離されるようにし、前記基準電流源から発生した前記基準電流によって前記第２列の校正電流ソース・シンク回路が校正されている間に、前記ディスプレイパネルから前記第２列の校正電流ソース・シンク回路が切り離されるようにする第２校正制御ラインと、を有し、
前記各ＣＢＶＰ画素回路は、プログラミング動作中には、対応のプログラミング電圧を蓄積することによってプログラミングされる
ことを特徴とする校正回路。
【請求項２】
請求項１に記載の校正回路であって、前記第１列および前記第２列の校正電流ソース・シンク回路は、前記ディスプレイパネルの前記周辺エリアに配置されている、校正回路。
【請求項３】
請求項１に記載の校正回路であって、
前記基準電流源と前記第１列の校正電流ソース・シンク回路との間に接続された第１基準電流スイッチであって、当該第１基準電流スイッチのゲートは、第１インバータを介して前記第１校正制御ラインに接続されており、
前記基準電流源と前記第２列の校正電流ソース・シンク回路との間に接続された第２基準電流スイッチであって、当該第２基準電流スイッチのゲートは、第２インバータを介して前記第２校正制御ラインに接続されており、
前記ＣＢＶＰ画素回路の各列に対して、前記列と当該列に対応する前記第１列の校正電流ソース・シンク回路との間に接続され、ゲートが前記第１校正制御ラインに接続された第１バイアス電流スイッチと、前記列と当該列に対応する前記第２列の校正電流ソース・シンク回路との間に接続され、ゲートが前記第２校正制御ラインに接続された第２バイアス電流スイッチと、
をさらに有する校正回路。
【請求項４】
請求項１に記載の校正回路であって、
前記第１列および前記第２列の各校正電流ソース・シンク回路は、前記ディスプレイパネルの前記アクティブエリア内の前記各縦列のＣＢＶＰ画素回路に同じ前記バイアス電流を供給するように構成されている、校正回路。
【請求項５】
請求項１に記載の校正回路であって、
前記第１校正制御ラインは、第１フレームの間に、前記第１列の校正電流ソース・シンク回路が前記バイアス電流で前記ディスプレイパネルを校正するようにし、
前記第２校正制御ラインは、前記第１フレームに続く第２フレームの間に、前記第２列の校正電流ソース・シンク回路が前記バイアス電流で前記ディスプレイパネルを校正するようにする、校正回路。
【請求項６】
請求項１に記載の校正回路であって、
前記基準電流は、定電流であって、前記ディスプレイパネルの外部の電流源から前記ディスプレイパネルへ供給される、校正回路。
【請求項７】
請求項１に記載の校正回路であって、
前記第１校正制御ラインは第１フレームの間にアクティブであり、前記第２校正制御ラインは前記第１フレームの間に非アクティブであり、
前記第１校正制御ラインは前記第１フレームに続く第２フレームの間に非アクティブであり、前記第２校正制御ラインは前記第２フレームの間にアクティブである、校正回路。
【請求項８】
請求項１に記載の校正回路であって、前記ディスプレイパネルは１９２０×１０８０画素以下の解像度を有する、校正回路。
【請求項９】
請求項１に記載の校正回路であって、前記ディスプレイパネルは１２０Ｈｚ以下のリフレッシュレートを有する、校正回路。
【請求項１０】
請求項１に記載の校正回路であって、前記第１列および前記第２列の校正電流ソース・シンク回路の各々は、前記プログラミング動作が行われるフレームにおいて、当該フレームにおいて当該プログラミング動作が行われている間以外に前記ディスプレイパネルを校正するように構成されている、校正回路。
【請求項１１】
アクティブエリアを含むディスプレイパネルのための電流バイアス電圧プログラミング方式の回路を校正する方法であって、
第２列の複数の校正電流ソース・シンク回路を、基準電流源によって生成され電流ラインを通じて伝送された基準電流で校正する間に、第１校正制御ラインをアクティブ化することで、第１列の複数の校正電流ソース・シンク回路が供給するバイアス電流によって、前記第１列の校正電流ソース・シンク回路が前記ディスプレイパネルの前記アクティブエリア内の対応の縦列の複数の電流バイアス電圧プログラミング方式（ＣＢＶＰ）の画素回路を校正し、前記基準電流源から前記第１列の校正電流ソース・シンク回路を切り離すようにするステップであって、ＣＢＶＰ画素回路の対応する列から前記第２列の校正電流ソース・シンク回路を切り離すように第２校正制御ラインを非アクティブ化し、前記第１列の各校正電流ソース・シンク回路は、対応の縦列のＣＢＶＰ画素回路のためのバイアス電流ラインに前記バイアス電流を供給し、前記バイアス電流ラインは、１つまたは複数のスイッチを介して、対応の前記複数のＣＢＶＰ画素回路内の蓄電素子の第１端子と接続され、前記蓄電素子の第２端子は、電圧プログラミングデータを供給するように構成された電圧データラインと接続されている、ステップと、
前記第１列の複数の校正電流ソース・シンク回路を、前記基準電流源によって生成され前記電流ラインを通じて伝送された前記基準電流で校正する間に、前記第２校正制御ラインをアクティブ化することで、前記第２列の複数の校正電流ソース・シンク回路が供給する前記バイアス電流によって、前記第２列の校正電流ソース・シンク回路が前記対応の縦列のＣＢＶＰ画素回路を校正し、前記基準電流源から前記第２列の校正電流ソース・シンク回路を切り離すようにするステップであって、ＣＢＶＰ画素回路の対応する列から前記第１列の校正電流ソース・シンク回路を切り離すように前記第１校正制御ラインを非アクティブ化し、前記第２列の各校正電流ソース・シンク回路は、前記対応の縦列の複数のＣＢＶＰ画素回路のための前記バイアス電流ラインに前記バイアス電流を供給する、ステップと、
を含む方法。
【請求項１２】
請求項１１に記載の方法であって、
前記第１校正制御ラインは、前記ディスプレイパネルに表示される第１フレームの間にアクティブ化され、前記第２校正制御ラインは、前記ディスプレイパネルに表示される第２フレームの間にアクティブ化され、前記第２フレームは前記第１フレームに続くフレームであり、
前記第１校正制御ラインがアクティブ化されたことに応答して、前記第２校正制御ラインをアクティブ化する前に前記第１校正制御ラインを非アクティブ化するステップと、
前記第２列の回路が供給する前記バイアス電流で前記ディスプレイパネルが校正されたことに応答して、前記第２校正制御ラインを非アクティブ化して第２フレームの校正サイクルを完了するステップと、
をさらに含む方法。
【請求項１３】
請求項１１に記載の方法であって、
前記第１校正制御ラインおよび前記第２校正制御ラインのアクティブ化および非アクティブ化のタイミングを、前記ディスプレイパネルの制御装置で制御するステップをさらに含み、
前記ディスプレイパネルの複数の画素が配置されている前記アクティブエリアに近接する、前記ディスプレイパネルの周辺エリアに、前記制御装置が配置されている、方法。
【請求項１４】
請求項１３に記載の方法であって、前記制御装置は電流ソース・シンク制御回路である、方法。
【請求項１５】
請求項１１に記載の方法であって、
プログラミング動作中に、前記各ＣＢＶＰ画素回路を対応のプログラミング電圧でプログラミングするステップをさらに含み、
前記第１校正制御ラインをアクティブ化するステップおよび前記第２校正制御ラインをアクティブ化するステップの各々は、前記プログラミングが行われるフレームにおいて、当該フレームにおいて当該プログラミング動作が行われている間以外に実施される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［著作権］
本特許文書の開示の一部分は著作権保護を受ける資料を含む。著作権者は、特許商標庁の特許包袋または記録に含まれる特許開示がファクシミリ複製されることに異存はないものの、すべての著作権を完全に保有する。
【０００２】
本開示は、ディスプレイ、特に発光ディスプレイを駆動、校正、またはプログラムする回路および方法に概ね関連する。
【背景技術】
【０００３】
開示される技術は、各画素のトランジスタの数を減少させることによりディスプレイ解像度を向上させる。隣接するいくつかの副画素において、スイッチトランジスタがいくつかの画素回路の間で共有される。ディスプレイ解像度および製造収率を向上させるのと同時に、通常のディスプレイの連続スキャンプログラミングを可能にする必要性が存在する。
【０００４】
大部分のバックプレーン技術は、ｐ型またはｎ型の薄膜トランジスタ（ＴＦＴ）を一つのタイプのみ提供する。ゆえに、より実用的な回路構成をディスプレイ基板に組み込んで性能向上およびコスト削減という結果を得るには、デバイスタイプの限定が克服される必要がある。アモルファス有機発光素子（ＡＭＯＬＥＤ）回路を駆動するための主な回路ブロックは、電流ソース（またはシンク）と電圧‐電流コンバータとを含む。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１２７０６５号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、従来の電流ミラーおよび電流ソースでは、少なくとも一つのＴＦＴのソース端子が固定されている（例えばＶＤＤに接続されている）ため、ｐ型素子が使用されていた。電流出力はＴＦＴのドレーンを通過し、そのため出力ラインの何らかの変化はドレーン電圧のみに影響する。その結果、ライン電圧の変化にもかかわらず出力電流は一定のままであって高出力抵抗の電流ソースとなるため、望ましくない。他方、電流シンクにｐ型ＴＦＴが使用される場合には、ＴＦＴのソースは出力ラインに接続される。ゆえに、出力負荷の変化による出力電圧の何らかの変化がゲート‐ソース電圧に直接の影響を与える。結果的に、負荷が異なると出力電流は一定ではなくなるだろう。この問題を克服するには、出力電流におけるソース電圧可変性の影響を制御する回路設計技術が必要とされる。
【０００７】
ＯＬＥＤディスプレイなどのディスプレイの空間的および／または時間的均一性を向上させる必要性も存在する。
【課題を解決するための手段】
【０００８】
実施形態１Ａ。基板に配設された複数の発光素子を有するアクティブエリアと、アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための回路であって、電圧データラインと、基準電圧トランジスタを通して基準電圧に接続された共有ラインとの間に接続された共有スイッチトランジスタと、第１蓄電素子を通して共有ラインに接続された第１駆動回路により電流駆動されるように構成された第１発光素子を含む第１画素と、第２蓄電素子を通して共有ラインに接続された第２駆動回路により電流駆動されるように構成された第２発光素子を含む第２画素と、第１および第２駆動回路にバイアス電流を印加するように構成された基準電流ラインとを包含する回路。
【０００９】
実施形態２Ａ。それぞれの第１および第２セレクトラインを介して第１および第２駆動回路に、スイッチトランジスタに、基準電圧トランジスタに、電圧データラインに、そして基準電流ラインに結合された周辺エリアのディスプレイドライバ回路であって、基準電圧トランジスタが基準電圧から切断されるように基準電圧制御ラインを介して基準電圧トランジスタを第１状態から第２状態へスイッチするとともに、フレームのプログラミングサイクル中にグループセレクトラインを介して共有スイッチトランジスタを第２状態から第１状態へスイッチして第１画素および第２画素の電圧プログラミングを可能にするように構成されたディスプレイドライバ回路であり、プログラミングサイクル中にはバイアス電流が印加される、実施形態１Ａの回路。
【００１０】
実施形態３Ａ。ディスプレイドライバ回路がさらに、プログラミングサイクル中に第１セレクトラインをトグルして、電圧データラインにより指定されて第１蓄電キャパシタに蓄積される第１プログラミング電圧でプログラミングサイクル中に第１画素をプログラムするとともに、プログラミングサイクル中に第２セレクトラインをトグルして、電圧データラインにより指定されて第２蓄電キャパシタに蓄積される第２プログラミング電圧でプログラミングサイクル中に第２画素をプログラムするように構成される、実施形態２Ａの回路。
【００１１】
実施形態４Ａ。ディスプレイドライバ回路がさらに、プログラミングサイクルに続いて、基準電圧制御ラインを介して基準電圧トランジスタを第２状態から第１状態へスイッチするとともに、グループセレクトラインを介して共有スイッチトランジスタを第１状態から第２状態へスイッチするように構成され、ディスプレイドライバ回路が、プログラミングサイクルに続くフレームの駆動サイクル中に電源電圧を調節して第１および第２発光素子を作動させることにより、第１および第２プログラミング電圧にそれぞれ基づく輝度の光線を第１および第２発光素子に発光させるように構成された電源電圧制御回路を含む、実施形態３Ａの回路。
【００１２】
実施形態５Ａ。ディスプレイドライバ回路がさらに、第１画素および第２画素への電源電圧に結合され、ディスプレイドライバ回路が、プログラミングサイクル中に電源電圧を調節して第１発光素子および第２発光素子が非発光状態のままであることを確実にするように構成される、実施形態２Ａの回路。
【００１３】
実施形態６Ａ。ディスプレイドライバ回路が、ディスプレイパネルの周辺エリアにおいてそれぞれの第１および第２セレクトラインを介して第１および第２駆動回路に結合されたゲートドライバを含む、実施形態１Ａの回路。
【００１４】
実施形態７Ａ。電源電圧および第１発光素子に接続された第１駆動トランジスタを第１駆動回路が含み、第１駆動トランジスタのゲートが第１蓄電素子に接続され、一対のスイッチトランジスタの各々が、プログラミングサイクル中に基準電流ラインから第１蓄電素子へバイアス電流を伝導するため第１セレクトラインに結合され、また、第１蓄電素子がキャパシタである、実施形態１Ａの回路。
【００１５】
実施形態８Ａ。一対のスイッチトランジスタの一方が基準電流ラインと第１発光素子との間に接続され、一対のスイッチトランジスタの他方が第１発光素子と第１蓄電キャパシタとの間に接続される、実施形態７Ａの回路。
【００１６】
実施形態９Ａ。一対のスイッチトランジスタおよび駆動トランジスタがｐ型ＭＯＳトランジスタである、実施形態８Ａの回路。
【００１７】
実施形態１０Ａ。電源電圧および第２発光素子に接続された第２駆動トランジスタを第２駆動回路が含み、第２駆動トランジスタのゲートが第２蓄電素子に接続され、一対のスイッチトランジスタの各々が、プログラミングサイクル中に基準電流ラインから第２蓄電素子へバイアス電流を伝導するため第２セレクトラインに結合され、また、第２蓄電素子がキャパシタである、実施形態７Ａの回路。
【００１８】
実施形態１１Ａ。一対のスイッチトランジスタの一方が基準電流ラインと第２発光素子との間に接続され、一対のスイッチトランジスタの他方が第２発光素子と第２蓄電素子との間に接続される、実施形態１０Ａの回路。
【００１９】
実施形態１２Ａ。一対のスイッチトランジスタおよび駆動トランジスタがｐ型ＭＯＳトランジスタである、実施形態１１Ａの回路。
【００２０】
実施形態１３Ａ。第１駆動トランジスタのソースが電源電圧に接続され、第１駆動トランジスタのドレーンが第１発光素子に接続され、一対のスイッチトランジスタの一方のソースが一対のスイッチトランジスタの他方のドレーンに接続され、一対のスイッチトランジスタの一方のドレーンが基準電流ラインに接続され、一対のスイッチトランジスタの他方のソースが第１蓄電キャパシタに接続され、共有トランジスタのドレーンが第１蓄電キャパシタおよび第２キャパシタに接続され、共有スイッチトランジスタのソースが電圧データラインに接続され、基準電圧トランジスタのソースが基準電圧に接続され、第１発光素子がゲートトランジスタのドレーンとアース電位との間に接続される、実施形態１２Ａの回路。
【００２１】
実施形態１４Ａ。周辺エリアと画素エリアとが同一基板上にある、実施形態１Ａの回路。
【００２２】
実施形態１５Ａ。電源電圧に接続された第１駆動トランジスタと、第１発光素子に接続されたゲートトランジスタとを第１駆動回路が含み、第１駆動トランジスタのゲートが第１蓄電素子に接続され、プログラミングサイクル中にバイアス電流を基準電流ラインから第１蓄電素子へ伝導するためのセレクトラインに一対のスイッチトランジスタの各々が結合され、基準電圧トランジスタにも接続された基準電圧制御ラインにゲートトランジスタが接続される、実施形態１Ａの回路。
【００２３】
実施形態１６Ａ。基準電圧制御ラインが、基準電圧トランジスタとゲートトランジスタの両方を第１状態と第２状態との間で同時にスイッチし、そしてプログラミングサイクル中に、ディスプレイ駆動回路により基準電圧トランジスタを基準電圧から、また第１発光素子を第１駆動トランジスタから切断するように基準電圧制御ラインが構成される、実施形態１５Ａの回路。
【００２４】
実施形態１７Ａ。第１駆動トランジスタのソースが電源電圧に接続され、第１駆動トランジスタのドレーンが第１発光素子に接続され、一対のスイッチトランジスタの一方のソースが一対のスイッチトランジスタの他方とゲートトランジスタのソースとに接続され、一対のスイッチトランジスタの一方のドレーンが基準電流ラインに接続され、一対のスイッチトランジスタの他方のソースが第１蓄電キャパシタに接続され、共有トランジスタのドレーンが第１蓄電キャパシタと第２トランジスタとに接続され、共有スイッチトランジスタのソースが電圧データラインに接続され、基準電圧トランジスタのソースが基準電圧に接続され、第１発光素子が第１駆動トランジスタのドレーンとアース電位との間に接続される、実施形態１６Ａの回路。
【００２５】
実施形態１８Ａ。回路が電流バイアス電圧プログラミング回路である、実施形態１Ａの回路。
【００２６】
実施形態１９Ａ。発光ディスプレイパネルのアクティブマトリクスエリアの画素グループをプログラムする方法であって、プログラミングサイクル中に、グループセレクトラインをアクティブ化して共有スイッチトランジスタを作動させることと、グループセレクトラインがアクティブ化されている間に、アクティブマトリクスエリアの第１画素横列のための第１セレクトラインをアクティブ化するとともに、電圧データラインに第１プログラミング電圧を提供して、第１蓄電素子にプログラミング電圧を蓄積することにより第１横列の画素をプログラムすることと、グループセレクトラインがアクティブ化されている間に、アクティブマトリクスエリアの第２画素横列のための第２セレクトラインをアクティブ化するとともに、電圧データラインに第２プログラミング電圧を提供して、第２蓄電素子にプログラミング電圧を蓄積することにより第２横列の画素をプログラムすることと、第１横列および第２横列の画素をプログラムしている間に、第１横列の第１画素駆動回路と第２横列の第２画素駆動回路とに接続された基準電流ラインにバイアス電流を印加することとを包含する方法。
【００２７】
実施形態２０Ａ。プログラミングサイクル中に、第１横列の画素の第１発光素子と第２横列の画素の第２発光素子とをプログラミングサイクル中に非発光状態のままにするのに充分な電位まで電源電圧を低下させることをさらに包含する、実施形態１９Ａの方法。
【００２８】
実施形態２１Ａ。プログラミングサイクルの完了を受けて、グループセレクトラインを非アクティブ化し、第１横列の画素の第１駆動トランジスタを通して第１蓄電素子を放電させるとともに、第２横列の画素の第２駆動トランジスタを通して第２蓄電素子を放電させることをさらに包含する、実施形態２０Ａの方法。
【００２９】
実施形態２２Ａ。電源電圧を回復させて、第１および第２プログラミング電圧をそれぞれ示す輝度の光線を第１発光素子および第２発光素子に発光させることをさらに包含する、実施形態２０Ａの方法。
【００３０】
実施形態２３Ａ。プログラミングサイクル中に、グループ発光ラインを非アクティブ化して、基準電圧に接続された基準電圧トランジスタをプログラミングサイクル中に停止させることをさらに包含する、実施形態１９Ａの方法。
【００３１】
実施形態２４Ａ。グループ発光ラインの非アクティブ化が、プログラミングサイクル中に第１横列の画素の第１ゲートトランジスタと第２横列の画素の第２ゲートトランジスタとを停止させ、第１ゲートトランジスタが第１横列の画素の第１発光素子に接続されて第２ゲートトランジスタが第２横列の画素の第２発光素子に接続され、また、第１ゲートトランジスタのゲートと第２ゲートトランジスタのゲートとがグループ発光ラインに接続される、実施形態２３Ａの方法。
【００３２】
実施形態２５Ａ。プログラミングサイクルの完了を受けて、グループセレクトラインを非アクティブ化し、第１横列の画素の第１駆動トランジスタを通して第１蓄電素子を放電させるとともに、第２横列の画素の第２駆動トランジスタを通して第２蓄電素子を放電させることにより、第１および第２プログラミング電圧をそれぞれ示す輝度の光線を第１発光素子と第２発光素子とに発光させることをさらに包含する、実施形態２４Ａの方法。
【００３３】
実施形態１Ｂ。発光ディスプレイのための高出力インピーダンス電流ソース・シンク回路であって、電流ソース・シンク回路の校正動作中に一定基準電流を受容して電流ソース・シンク回路のノードに基準電流を提供する入力と、基準電流がノードの電圧を調節するようにノードに直列接続されて校正動作中に基準電流に直列接続トランジスタを通過させる第１トランジスタおよび第２トランジスタと、ノードに接続された一つ以上の蓄電素子と、一つ以上の蓄電素子に蓄積された電流からの出力電流を流出または流入させて、出力電流に対応するバイアス電流でアクティブマトリクスディスプレイを駆動する、ノードに接続された出力トランジスタとを包含する回路。
【００３４】
実施形態２Ｂ。アクティブマトリクスディスプレイを駆動するのに出力電流が利用可能であるかどうかを制御するための出力トランジスタのゲートに接続された出力制御ラインをさらに包含する、実施形態１Ｂの回路。
【００３５】
実施形態３Ｂ。ノードと第１トランジスタとの間に接続された第１蓄電素子と、ノードと第２トランジスタとの間に接続された第２蓄電素子とを一つ以上の蓄電素子が含む、実施形態１Ｂの回路。
【００３６】
実施形態４Ｂ。ノードと第１トランジスタとの間に接続された第１蓄電素子と、第１トランジスタと第２トランジスタのゲートとの間に接続された第２蓄電素子とを一つ以上の蓄電素子が含む、実施形態１Ｂの回路。
【００３７】
実施形態５Ｂ。校正アクセス制御ラインにより制御されるとともに第１トランジスタに接続された第１電圧スイッチングトランジスタと、校正アクセス制御ラインにより制御されるとともに第２トランジスタに接続された第２電圧スイッチングトランジスタと、校正アクセス制御ラインにより制御されるとともにノードと入力との間に接続された入力トランジスタとをさらに包含する、実施形態１Ｂの回路。
【００３８】
実施形態６Ｂ。校正アクセス制御ラインがアクティブ化されて、アクセス制御ラインのアクティブ化に続いて回路の校正動作を開始させ、バイアス電流を使用するアクティブマトリクスディスプレイの画素縦列のプログラミングを開始させる、実施形態５Ｂの回路。
【００３９】
実施形態７Ｂ。一つ以上の蓄電素子が第１キャパシタと第２キャパシタとを含み、さらに、入力とノードとの間に接続された入力トランジスタと、第１トランジスタと第２トランジスタと第２キャパシタとに接続された第１電圧スイッチングトランジスタと、ノードと第１トランジスタと第１トランジスタとに接続された第２電圧スイッチングトランジスタと、入力トランジスタと第１電圧スイッチングトランジスタと第２電圧スイッチングトランジスタとのゲートに接続されたゲート制御信号ラインとを包含する、実施形態１Ｂの回路。
【００４０】
実施形態８Ｂ。アクティブマトリクスディスプレイの外部にあって基準電流を供給する基準電流ソースをさらに包含する、実施形態１Ｂの回路。
【００４１】
実施形態９Ｂ。さらに、入力とノードとの間に接続された入力トランジスタと、入力トランジスタのゲートに接続されたゲート制御信号ラインと、ゲート制御信号ラインに接続されたゲートを有するとともに第２トランジスタおよび一つ以上の蓄電素子に接続された電圧スイッチングトランジスタとを包含する、実施形態１Ｂの回路。
【００４２】
実施形態１０Ｂ。第１トランジスタと第２トランジスタと出力トランジスタとが、それぞれのゲートとソースとドレーンとを有するｐ型電界効果トランジスタであり、また、一つ以上の蓄電素子が第１キャパシタと第２キャパシタとを含み、また、第１トランジスタのドレーンが第２トランジスタのソースに接続されて、第１トランジスタのゲートが第１キャパシタに接続され、また、出力トランジスタのドレーンがノードに接続されて、出力トランジスタのソースが出力電流を流入する、実施形態１Ｂの回路。
【００４３】
実施形態１１Ｂ。さらに、校正制御ラインに接続されたゲートと第１電源に接続されたドレーンと第１キャパシタに接続されたソースとを有する第１電圧スイッチングトランジスタと、校正制御ラインに接続されたゲートと第２電源に接続されたドレーンと第２キャパシタに接続されたソースとを有する第２電圧スイッチングトランジスタと、校正制御ラインに接続されたゲートとノードに接続されたドレーンと入力に接続されたソースとを有する入力トランジスタとを包含し、また、出力トランジスタのゲートがアクセス制御ラインに接続され、第１電圧スイッチングトランジスタと第２電圧スイッチングトランジスタと入力トランジスタとがｐ型電界効果トランジスタである、実施形態１０Ｂの回路。
【００４４】
実施形態１２Ｂ。第２キャパシタが第２トランジスタのゲートとノードとの間に接続された、実施形態１１Ｂの回路。
【００４５】
実施形態１３Ｂ。第２キャパシタが第２トランジスタのゲートと第２トランジスタのソースとの間に接続された、実施形態１１Ｂの回路。
【００４６】
実施形態１４Ｂ。第１トランジスタと第２トランジスタと出力トランジスタとが、それぞれのゲートとソースとドレーンとを有するｎ型電界効果トランジスタであり、また、一つ以上の蓄電素子が第１キャパシタと第２キャパシタとを含み、また、第１トランジスタのソースが第２トランジスタのドレーンに接続されて、第１トランジスタのゲートが第１キャパシタに接続され、また、出力トランジスタのソースがノードに接続されて、出力トランジスタのドレーンが出力電流を流入する、実施形態１Ｂの回路。
【００４７】
実施形態１５Ｂ。さらに、ゲート制御信号ラインに接続されたゲートとノードに接続されたドレーンと第１キャパシタおよび第１トランジスタに接続されたソースとを有する第１電圧スイッチングトランジスタと、ゲート制御信号ラインに接続されたゲートと第１トランジスタのソースに接続されたドレーンと第２トランジスタのゲートおよび第２キャパシタに接続されたソースとを有する第２電圧スイッチングトランジスタと、ゲート制御信号ラインに接続されたゲートとノードに接続されたソースと入力に接続されたドレーンとを有する入力トランジスタとを包含し、また、出力トランジスタのゲートがアクセス制御ラインに接続され、第１電圧スイッチングトランジスタと第２電圧スイッチングトランジスタと入力トランジスタとがｎ型電界効果トランジスタである、実施形態１４Ｂの回路。
【００４８】
実施形態１６Ｂ。第１トランジスタと第２トランジスタと出力トランジスタとが、それぞれのゲートとソースとドレーンとを有するｐ型電界効果トランジスタであり、また、一つ以上の蓄電素子が第１キャパシタを含み、また、第１トランジスタのドレーンが第２トランジスタのソースに接続されて、第１トランジスタのゲートが第１キャパシタに接続され、また、出力トランジスタのドレーンがノードに接続されて、出力トランジスタのソースが出力電流を流入する、実施形態１Ｂの回路。
【００４９】
実施形態１７Ｂ。さらに、ノードと入力との間に接続された入力トランジスタであって、入力トランジスタのドレーンが基準電流ソースに接続されて入力トランジスタのソースがノードに接続され、入力トランジスタのゲートがゲート制御信号ラインに接続される、入力トランジスタと、ゲート制御信号ラインに接続されたゲートと、第２トランジスタのゲートに接続されたソースと、アース電位に接続されたドレーンとを有する電圧スイッチングトランジスタとをさらに包含し、また、出力トランジスタのゲートがアクセス制御ラインに接続され、また、第１トランジスタのゲートと第１トランジスタのソースとの間に第１キャパシタが接続される、実施形態１６Ｂの回路。
【００５０】
実施形態１８Ｂ。校正制御ラインをアクティブ化して基準電流を電流ソース・シンク回路に供給させることにより電流ソース・シンク回路の校正動作を開始することと、校正動作中に、基準電流により供給される電流を電流ソース・シンク回路の一つ以上の蓄電素子に蓄積することと、アクセス制御ラインをアクティブ化して一つ以上の蓄電素子に蓄積された電流に対応する出力電流の流入または流出を行いながら校正制御ラインを非アクティブ化することと、発光ディスプレイのアクティブマトリクスエリアの画素縦列に出力電流を印加することとを包含する、発光ディスプレイの画素をプログラムするためのバイアス電流を提供する電流の流出・流入方法。
【００５１】
実施形態１９Ｂ。第１バイアス電圧および第２バイアス電圧を電流ソース・シンク回路に印加することをさらに包含し、第１バイアス電圧が第２バイアス電圧と異なっていて基準電流が一つ以上の蓄電素子に複製されるようにする、実施形態１８Ｂの方法。
【００５２】
実施形態２０Ｂ。発光ディスプレイのための電流ソースまたはシンクを用意する電圧‐電流コンバータ回路であって、制御可能バイアス電圧に接続された第１端子と、電流シンク・ソース回路の第１ノードに接続された第２端子とを有する制御可能バイアス電圧トランジスタを含む電流シンク・ソース回路と、第２ノードに接続された制御可能バイアス電圧トランジスタのゲートと、第１ノードと第２ノードと第３ノードとの間に接続された制御トランジスタと、バイアス電圧トランジスタを通して第２ノードに接続された一定バイアス電圧と、第３ノードに接続され、出力電流をバイアス電流として流入させて発光ディスプレイのアクティブマトリクスエリアの画素縦列を駆動する出力トランジスタとを包含する回路。
【００５３】
実施形態２１Ｂ。電流シンク・ソース回路がさらに、第２トランジスタに直列接続された第１トランジスタを含み、制御可能バイアス電圧トランジスタと第１トランジスタと第２トランジスタとを通過する電流が調節されて第２ノードを一定バイアス電圧まで上昇させるように、第１トランジスタが第１ノードに接続され、出力電流が制御可能バイアス電圧および一定バイアス電圧と相関している、実施形態２０Ｂの電圧‐電流コンバータ回路。
【００５４】
実施形態２２Ｂ。制御可能バイアス電圧トランジスタのソースが制御可能バイアス電圧に接続され、制御可能バイアス電圧トランジスタのゲートが第２ノードに接続され、制御可能バイアス電圧トランジスタのドレーンが第１ノードに接続され、また、制御トランジスタのソースが第２ノードに接続され、制御トランジスタのゲートが第１ノードに接続され、制御トランジスタのドレーンが第３ノードに接続され、また、バイアス電圧トランジスタのソースが一定バイアス電圧に接続され、電源電圧トランジスタのドレーンが第２ノードに接続され、バイアス電圧トランジスタのゲートが発光ディスプレイの制御装置により制御される校正制御ラインに接続され、また、出力トランジスタのソースがバイアス電流を送る電流バイアスラインに接続され、出力トランジスタのドレーンが第３ノードに接続され、校正制御ラインがアクティブローである時に出力トランジスタのゲートがアクティブハイであるように、出力トランジスタのゲートが校正制御ラインに結合される、実施形態２０Ｂの電圧‐電流コンバータ回路。
【００５５】
実施形態２３Ｂ。電圧‐電流コンバータを使用して出力電流を校正する、発光ディスプレイのための電流ソース・シンク回路を校正する方法であって、校正制御ラインをアクティブ化して電流ソース・シンク回路の校正動作を開始させることと、校正動作の開始を受けて、電流ソース・シンク回路に供給される制御可能バイアス電圧を第１バイアス電圧に調節して電流ソース・シンク回路に電流を流し、電圧‐電流コンバータのノードに一定バイアス電圧を存在させることと、校正制御ラインを非アクティブ化して、発光ディスプレイのアクティブマトリクスエリアの画素のプログラミング動作を開始させることと、プログラミング動作の開始を受けて、制御可能バイアス電圧および一定バイアス電圧と相関する出力電流を、アクティブマトリクスエリアの画素縦列に出力電流を供給するバイアス電流ラインに流出または流入させることとを包含する方法。
【００５６】
実施形態２４Ｂ。校正動作中に、校正制御ラインが非アクティブ化されるまで、一定バイアス電圧により決定されて電流ソース・シンク回路を流れる電流を電流ソース・シンク回路の一つ以上のキャパシタに蓄積することをさらに包含する、実施形態２３Ｂの方法。
【００５７】
実施形態２５Ｂ。校正制御ラインの非アクティブ化を受けて、第１バイアス電圧より低い第２バイアス電圧まで制御可能バイアス電圧を低下させることをさらに包含する、実施形態２３Ｂの方法。
【００５８】
実施形態２６Ｂ。発光ディスプレイのアクティブマトリクスエリアの画素横列にバイアス電流を供給する電流ソース・シンク回路の校正方法であって、発光ディスプレイの電流ソース・シンク回路の校正動作中に、アクティブマトリクスエリアの第１画素縦列のための第１電流ソース・シンク回路への第１ゲート制御信号ラインをアクティブ化して、第１電流ソース・シンク回路の一つ以上の蓄電素子に蓄積されたバイアス電流で校正動作中に第１電流ソース・シンク回路を校正することと、第１電流ソース・シンク回路の校正を受けて、第１ゲート制御信号ラインを非アクティブ化することと、校正動作中に、アクティブマトリクスエリアの第２画素縦列のための第２電流ソース・シンク回路への第２ゲート制御信号ラインをアクティブ化して、第２電流ソース・シンク回路の一つ以上の蓄電素子に蓄積されたバイアス電流で校正動作中に第２電流ソース・シンク回路を校正することと、第２電流ソース・シンク回路の校正を受けて、第２ゲート制御信号ラインを非アクティブ化することと、校正動作中に電流ソース・シンク回路のすべてが校正されると、アクティブマトリクスエリアの画素のプログラミング動作を開始し、アクセス制御ラインをアクティブ化して、電流ソース・シンク回路の各々の一つ以上の対応の蓄電素子に蓄積されたバイアス電流をアクティブマトリクスエリアの画素縦列の各々に印加させることとを包含する方法。
【００５９】
実施形態２７Ｂ。電流ソース・シンク回路がｐ型トランジスタであってゲート制御信号ラインおよびアクセス制御ラインがアクティブローである、あるいは電流ソース・シンク回路がｎ型トランジスタであってゲート制御信号ラインおよびアクセス制御ラインがアクティブハイである、実施形態２６Ｂの方法。
【００６０】
実施形態２８Ｂ。バイアス電圧を受容するバイアス電圧入力と、バイアス電圧入力に接続された入力トランジスタと、対応する一対のゲート接続トランジスタを各々が含む第１電流ミラーと第２電流ミラーと第３電流ミラーであって、入力トランジスタのゲート‐ソースバイアスにより生成されて第１電流ミラーにより複製される初期電流が第２電流ミラーで反射され、第２電流ミラーにより複製された電流が第３電流ミラーで反射され、第３電流ミラーにより複製された電流が第１電流ミラーに印加されて電流シンク回路に静的電流フローを生成するように配設された電流ミラーと、第１電流ミラーと第２電流ミラーとの間のノードに接続されるとともに静的電流フローによりバイアス付与されて出力ラインに出力電流を提供する出力トランジスタとを包含する、直流（ＤＣ）電圧プログラミング電流シンク回路。
【００６１】
実施形態２９Ｂ。入力トランジスタのゲート‐ソースバイアスがバイアス電圧入力とアース電位とにより生成される、実施形態２８Ｂの回路。
【００６２】
実施形態３０Ｂ。第１電流ミラーと第３電流ミラーとが電源電圧に接続される、実施形態２８Ｂの回路。
【００６３】
実施形態３１Ｂ。第３電流ミラーに接続されたフィードバックトランジスタをさらに包含する、実施形態２８Ｂの回路。
【００６４】
実施形態３２Ｂ。フィードバックトランジスタのゲートが入力トランジスタの端子に接続される、実施形態３１Ｂの回路。
【００６５】
実施形態３３Ｂ。フィードバックトランジスタのゲートがバイアス電圧入力に接続される、実施形態３１Ｂの回路。
【００６６】
実施形態３４Ｂ。フィードバックトランジスタがｎ型である、実施形態３１Ｂの回路。
【００６７】
実施形態３５Ｂ。第１電流ミラーが一対のｐ型トランジスタを含み、第２ミラーが一対のｎ型トランジスタを含み、第３ミラーが一対のｐ型トランジスタを含み、そして入力トランジスタと出力トランジスタとがｎ型である、実施形態２８Ｂの回路。
【００６８】
実施形態３６Ｂ。第３電流ミラーと第１電流ミラーとの間に接続されたｎ型フィードバックトランジスタをさらに包含し、そして第１電流ミラーの第１ｐ型トランジスタが第１電流ミラーの第４ｐ型トランジスタにゲート接続され、第２電流ミラーの第３ｎ型トランジスタが第２電流ミラーの第４ｎ型トランジスタにゲート接続され、第３電流ミラーの第２ｐ型トランジスタが第３電流ミラーの第３ｐ型トランジスタにゲート接続され、第１、第２、第３、および第４ｐ型トランジスタのそれぞれのソースが、電源電圧と、第１、第２、第３、および第４ｎ型トランジスタのそれぞれのソースとに接続されて、出力トランジスタがアース電位に接続され、第４ｐ型トランジスタが第４ｎ型トランジスタにドレーン接続され、第３ｐ型トランジスタが第３ｎ型トランジスタにドレーン接続され、第２ｐ型トランジスタが第２ｎ型トランジスタにドレーン接続され、第１ｐ型トランジスタが第１ｎ型トランジスタにドレーン接続され、第３ｎ型トランジスタのドレーンが第２および第３ｐ型トランジスタのゲートの間に接続され、第４ｎ型トランジスタのドレーンが第３および第４ｎ型トランジスタのゲートの間とノードとに接続され、出力トランジスタのゲートがノードに接続される、実施形態３５Ｂの回路。
【００６９】
実施形態３７Ｂ。第２ｎ型トランジスタのゲートが第１ｐ型トランジスタのゲートに接続される、実施形態３６Ｂの回路。
【００７０】
実施形態３８Ｂ。第２ｎ型トランジスタのゲートがバイアス電圧入力に接続される、実施形態３６Ｂの回路。
【００７１】
実施形態３９Ｂ。回路に外部クロック・電流基準信号が存在しない、実施形態２８Ｂの回路。
【００７２】
実施形態４０Ｂ。バイアス電圧入力と電源電圧とアース電位とにより唯一の電圧ソースが用意され、外部制御ラインが回路に接続されていない、実施形態２８Ｂの回路。
【００７３】
実施形態４１Ｂ。回路にキャパシタが存在しない、実施形態２８Ｂの回路。
【００７４】
実施形態４２Ｂ。回路のトランジスタの数がちょうど９個である、実施形態２８Ｂの回路。
【００７５】
実施形態４３Ｂ。指定順序で一つずつアクティブ化されるクロック信号を各々が受信する４個のスイッチングトランジスタと、第１クロック信号のアクティブ化により校正動作中に充電されるとともに、第１クロック信号のアクティブ化および非アクティブ化に続く第２クロック信号のアクティブ化により放電される第１キャパシタであって、第１および第２スイッチングトランジスタに接続された第１キャパシタと、第３クロック信号のアクティブ化により校正動作中に充電されるとともに、第３クロック信号のアクティブ化および非アクティブ化に続く第４クロック信号のアクティブ化により放電される第２キャパシタであって、第３および第４スイッチングトランジスタに接続された第２キャパシタと、第４スイッチングトランジスタに接続されて、校正動作の後のプログラミング動作中に、校正動作中に第１キャパシタに蓄積された電流から導出される出力電流を流入させる出力トランジスタとを包含する、交流（ＡＣ）電圧プログラミング電流シンク回路。
【００７６】
実施形態４４Ｂ。４個のスイッチングトランジスタがｎ型である、実施形態４３Ｂの回路。
【００７７】
実施形態４５Ｂ。第２スイッチングトランジスタに接続されて第１キャパシタのための導電路を用意し第２スイッチングトランジスタを通して放電する第１導電トランジスタであって、第１キャパシタの充電の後の第１キャパシタでの電圧が第１導電トランジスタの閾値電圧および移動度と相関関係にある、第１導電トランジスタと、第４スイッチングトランジスタに接続されて第２キャパシタのための導電路を用意し第４スイッチングトランジスタを通して放電する第２導電トランジスタとをさらに包含する、実施形態４３Ｂの回路。
【００７８】
実施形態４６Ｂ。第４スイッチングトランジスタと出力トランジスタと第１導電トランジスタと第２導電トランジスタとがｎ型であり、第１スイッチングトランジスタのゲートが第１クロック信号を受信して第１スイッチングトランジスタのドレーンが第１バイアス電圧に接続され、第１スイッチングトランジスタのソースが第１導電トランジスタのゲートと第１キャパシタと第２スイッチングトランジスタのソースとに接続され、第２スイッチングトランジスタのゲートが第２クロック信号を受信して第２スイッチングトランジスタのドレーンが第２導電トランジスタのソースと第１導電トランジスタのドレーンとに接続され、第２導電トランジスタのゲートが第１キャパシタに接続され、第２導電トランジスタのゲートが第３スイッチングトランジスタのドレーンと第２キャパシタと第４スイッチングトランジスタのソースとに接続され、第３スイッチングトランジスタのゲートが第３クロック信号を受信して第３スイッチングトランジスタのソースが第２バイアス電圧に接続され、第４スイッチングトランジスタのゲートが第４クロック信号を受信して第４スイッチングトランジスタのドレーンが出力トランジスタのソースに接続され、出力トランジスタのゲートがアクセス制御ラインに接続されて発光ディスプレイのプログラミングサイクルを開始させ、出力トランジスタのドレーンが発光ディスプレイのアクティブマトリクスエリアの画素縦列に出力電流を流入させ、第１キャパシタと第１導電トランジスタのソースと第２キャパシタとがアース電位に接続される、実施形態４５Ｂの回路。
【００７９】
実施形態４７Ｂ。回路のトランジスタの数がちょうど７個である、実施形態４３Ｂの回路。
【００８０】
実施形態４８Ｂ。回路のキャパシタの数がちょうど２個である、実施形態４３Ｂの回路。
【００８１】
実施形態４９Ｂ。交流（ＡＣ）電圧により電流シンクをプログラムする方法であって、第１クロック信号をアクティブ化することにより校正動作を開始させて第１キャパシタを充電させることと、第１クロック信号を非アクティブ化するとともに第２クロック信号をアクティブ化して第１キャパシタに放電を開始させることと、第２クロック信号を非アクティブ化するとともに第３クロック信号をアクティブ化して第２キャパシタに充電させることと、第３クロック信号を非アクティブ化するとともに第４クロック信号をアクティブ化して第２キャパシタに放電を開始させることと、第４クロック信号を非アクティブ化して校正動作を終了させるとともにプログラミング動作においてアクセス制御ラインをアクティブ化して、第１キャパシタに蓄積された電流から導出されたバイアス電流がプログラミング動作中に発光ディスプレイのアクティブマトリクスエリアの画素縦列に印加されるようにすることとを包含する方法。
【００８２】
実施形態１Ｃ。基板に配設された複数の発光素子を有するアクティブエリアと、アクティブエリアから区別されるディスプレイパネルの周辺エリアとを有するディスプレイパネルのための校正回路であって、第１横列の校正電流ソース・シンク回路と、第２横列の校正電流ソース・シンク回路と、第２横列の校正電流ソース・シンク回路が基準電流により校正されている間に、第１横列の校正電流ソース・シンク回路にバイアス電流でディスプレイパネルを校正させるように構成された第１校正制御ラインと、第１横列の校正電流ソース・シンク回路が基準電流により校正されている間に、第２横列の校正電流ソース・シンク回路にバイアス電流でディスプレイパネルを校正させるように構成された第２校正制御ラインとを包含する校正回路。
【００８３】
実施形態２Ｃ。第１横列および第２横列の校正電流ソース・シンク回路がディスプレイパネルの周辺エリアに配置される、実施形態１Ｃの校正回路。
【００８４】
実施形態３Ｃ。基準電流ソースと第１横列の校正電流ソース・シンク回路との間に接続された第１基準電流スイッチであって、第１基準電流スイッチのゲートが第１校正制御ラインに結合される、第１基準電流スイッチと、基準電流ソースと第２横列の校正電流ソース・シンク回路との間に接続された第２基準電流スイッチであって、第２基準電流スイッチのゲートが第２校正制御ラインに結合される、第２基準電流スイッチと、第１校正制御ラインに接続された第１バイアス電流スイッチおよび第２校正制御ラインに接続された第２バイアス電流スイッチとをさらに包含する、実施形態１Ｃの校正回路。
【００８５】
実施形態４Ｃ。校正電流ソース・シンク回路の第１横列が、アクティブエリアの各画素縦列について一つずつの複数の電流ソース・シンク回路であって、対応の画素縦列のためのバイアス電流ラインにバイアス電流を供給するように各々が構成された電流ソース・シンク回路を含み、校正電流ソース・シンク回路の第２横列が、アクティブエリアの各画素縦列について一つずつの複数の電流ソース・シンク回路であって、対応の画素縦列のためのバイアス電流ラインにバイアス電流を供給するように各々が構成された電流ソース・シンク回路を含む、実施形態１Ｃの校正回路。
【００８６】
実施形態５Ｃ。校正電流ソース・シンク回路の第１および第２横列の電流ソース・シンク回路の各々が、ディスプレイパネルのアクティブエリアの画素縦列の各々に同じバイアス電流を供給するように構成される、実施形態４Ｃの校正電流。
【００８７】
実施形態６Ｃ。第１校正制御ラインが、第１フレーム中に第１横列の校正電流ソース・シンク回路にディスプレイパネルをバイアス電流で校正させるように構成され、第２校正制御ラインが、第１フレームに続く第２フレーム中に第２横列の校正電流ソース・シンク回路にディスプレイパネルをバイアス電流で校正させるように構成される、実施形態１Ｃの校正回路。
【００８８】
実施形態７Ｃ。基準電流が一定であって、ディスプレイパネルの外部にある電流ソースからディスプレイパネルに供給される、実施形態１Ｃの校正回路。
【００８９】
実施形態８Ｃ。第１校正制御ラインが第１フレーム中にアクティブであるのに対して第２校正制御ラインが第１フレーム中に非アクティブであり、そして第１フレームに続く第２フレーム中に第１校正制御ラインが非アクティブであるのに対して第２校正制御ラインが第２フレーム中にアクティブである、実施形態１Ｃの校正回路。
【００９０】
実施形態９Ｃ。校正電流ソース・シンク回路の各々が、ディスプレイパネルのアクティブエリアの画素をプログラムするのに使用される対応の電流バイアス電圧プログラミング回路を校正する、実施形態１Ｃの校正回路。
【００９１】
実施形態１０Ｃ。アクティブエリアを有する発光ディスプレイパネルのための電流バイアス電圧プログラミング回路を校正する方法であって、基準電流により第２横列の校正電流ソース・シンク回路を校正する間に、第１校正制御ラインをアクティブ化して、第１横列の校正電流ソース・シンク回路により提供されるバイアス電流で第１横列の校正電流ソース・シンク回路にディスプレイパネルを校正させることと、基準電流により第１横列を校正している間に、第２校正制御ラインをアクティブ化して、第２横列の校正電流・シンク回路により提供されるバイアス電流で第２横列にディスプレイパネルを校正させることとを包含する方法。
【００９２】
実施形態１１Ｃ。ディスプレイパネルに表示される第１フレーム中に第１校正制御ラインがアクティブ化され、第１フレームに続く第２フレームがディスプレイパネルに表示されている間に第２校正制御ラインがアクティブ化され、さらに、第１校正制御ラインのアクティブ化を受けて、第２校正制御ラインのアクティブ化に先立って第１校正制御ラインを非アクティブ化することと、第２横列の回路により提供されるバイアス電流によるディスプレイパネルの校正を受けて、第２フレーム中に第２校正制御ラインを非アクティブ化して校正サイクルを終了させることとを包含する、実施形態１０Ｃの方法。
【００９３】
実施形態１２Ｃ。第１校正制御ラインおよび第２校正制御ラインのアクティブ化および非アクティブ化のタイミングをディスプレイパネルの制御装置により制御することをさらに包含し、発光ディスプレイパネルの複数の画素が配置されたアクティブエリアの近傍にあるディスプレイパネルの周辺エリアに制御装置が配置される、実施形態１０Ｃの方法。
【００９４】
実施形態１３Ｃ。前記制御装置が電流ソース・シンク制御回路である、実施形態１２Ｃの方法。
【００９５】
実施形態１４Ｃ。発光ディスプレイパネルが１９２０×１０８０画素以下の解像度を有する、実施形態１Ｃの方法。
【００９６】
実施形態１５Ｃ。発光ディスプレイが１２０Ｈｚ以下のリフレッシュレートを有する、実施形態１Ｃの方法。
【００９７】
以上の、また付加的な本開示の態様および実施形態は、簡単な説明が次に挙げられる図面を参照して行われるさまざまな実施形態および／または態様についての詳細な説明を考慮すれば、当業者には明らかになるだろう。
【図面の簡単な説明】
【００９８】
本開示の以上および他の長所は、以下の詳細な説明を読み、図面を参照すると明らかになるだろう。
【図１】画素のアレイが横列縦列構成で配設されたアクティブマトリクスエリアまたは画素アレイを有する電子ディスプレイシステムまたはパネルを図示している。
【図２ａ】図１に示されたディスプレイパネルのための電流バイアス電圧プログラミング回路の機能ブロック図を図示している。
【図２ｂ】図２ａに示されたＣＢＶＰ回路のタイミング図である。
【図３ａ】図２ａに示されたＣＢＶＰ回路に関連して使用され得る例示的ＣＢＶＰ回路図の回路図である。
【図３ｂ】図３ａに示されたＣＢＶＰ回路のためのタイミング図の例を図示している。
【図４ａ】発光素子と駆動トランジスタ（Ｔ１およびＴ７）の間にゲートトランジスタ（Ｔ６およびＴ１０）が追加されたことを除いて、図３ａに示されたＣＢＶＰ回路の変形例を図示している。
【図４ｂ】図４ａに示されたＣＢＶＰ回路のためのタイミング図である。
【図５ａ】本開示の態様による電流シンク・ソース回路の機能ブロック図を図示している。
【図５ｂ−１】ｐ型ＴＦＴのみを使用する電流シンク回路の回路図を図示している。
【図５ｂ−２】図５ｂ‐１に示された電流シンク回路のためのタイミング図である。
【図５ｃ】異なるキャパシタ構成を有する図５ｂ‐１の変形例である。
【図６】図５ｂ‐１または５ｃに示された電流シンク回路の出力電流Ｉｏｕｔのシミュレーション結果を出力電圧との相関関係で図示している。
【図７ａ】典型的なポリシリコン処理におけるパラメータ（それぞれ閾値電圧ＶTおよび移動度）を図示している。
【図７ｂ】典型的なポリシリコン処理におけるパラメータ（それぞれ閾値電圧ＶTおよび移動度）を図示している。
【図８】電流ソース出力（Ｉｂｉａｓ）についてのモンテカルロシミュレーション結果に注目している。
【図９ａ】電圧‐電流コンバータ回路における（図５ｂ‐１または５ｃに示されているような）電流シンク回路の使用を図示している。
【図９ｂ】図９ａに示された電圧‐電流コンバータ回路についてのタイミング図を図示している。
【図１０ａ】図５ｂ‐１に示された電流シンク回路の変形例であるＮ‐ＦＥＴベースカスケード電流シンク回路を図示している。
【図１０ｂ】図１０ａに示された回路の二つの校正サイクルについてのタイミング図である。
【図１１ａ】校正動作のアクティブ化中のカスケード電流ソース・シンク回路を図示している。
【図１１ｂ】図１１ａに示された回路の二つの実例（つまり２本の画素縦列）の校正動作を図示している。
【図１２】ＤＣ電圧プログラミングを利用するＣＭＯＳ電流シンク・ソース回路１２００を図示している。
【図１３ａ】ＡＣ電圧プログラミングによるＣＭＯＳ電流シンク回路を図示している。
【図１３ｂ】図１３ａに示された回路を校正するための動作タイミング図である。
【図１４ａ】ｐ型駆動トランジスタとｎ型スイッチトランジスタとを使用する画素回路の概略図を図示している。
【図１４ｂ】図１４ａに示された画素回路のタイミング図である。
【図１５ａ】ｎ型ＦＥＴを使用して実行される電流シンク回路の概略図を図示している。
【図１５ｂ】図１５ａに示された回路のタイミング図を図示している。
【図１６ａ】ｐ型ＥＦＴを使用して実行される電流シンクの概略図を図示している。
【図１６ｂ】図１６ａに示された回路のタイミング図を図示している。
【図１７】校正回路のブロック図の例を図示している。
【図１８ａ】図１７に示された校正回路の概略図の例を図示している。
【図１８ｂ】図１８ａに示された校正回路のタイミング図を図示している。
【図１９】入力信号とプログラミングノイズとが同じ割合で減衰する画素回路を示している。
【図２０】画素回路の別例を示している。  本開示はさまざまな変形例および代替形状が可能であるが、特定の実施形態および実行例が図面に例として示されており、ここで詳細に説明される。しかし、本開示は開示される特定形状に限定されるものと理解されるべきではない。むしろ本発明は、添付の請求項により規定される発明の趣旨および範囲に含まれるあらゆる変形例、同等物、および代替例を包含するものとする。
【発明を実施するための形態】
【００９９】
図１は、画素１０４のアレイが横列および縦列の構成で配設されたアクティブマトリクスエリア・画素アレイ１０２を有する電子ディスプレイシステム・パネル１００である。図示の簡略化のため、２本の横列および縦列のみが示されている。アクティブマトリクスエリア１０２の外側は、画素エリア１０２を駆動および制御するための周辺回路構成が設けられた周辺エリア１０６である。周辺回路構成は、ゲート・アドレスドライバ回路１０８と、ソース・データドライバ回路１１０と、制御装置１１２と、任意の電源電圧（例えばＶｄｄ）制御ドライバ・回路１１４とを含む。制御装置１１２は、ゲート、ソース、および電源電圧のドライバ１０８，１１０，１１４を制御する。制御装置１１２の制御下にあるゲートドライバ１０８は、画素アレイ１０２の各画素横列１０４に一つずつのアドレス・セレクトラインＳＥＬ［ｉ］、ＳＥＬ［ｉ＋１］等に作用する。後述する画素共有構成では、ゲート・アドレスドライバ回路１０８は任意で、２本の画素横列１０４ごとなど、画素アレイ１０２の多数の画素横列１０４に作用するグローバルセレクトラインＧＳＥＬ［ｊ］および任意で／ＧＳＥＬ［ｊ］に作用することも可能である。制御装置１１２の制御下にあるソースドライバ回路１１０は、画素アレイ１０２の各画素縦列１０４について一つずつの電圧データラインＶｄａｔａ［ｋ］、Ｖｄａｔａ［ｋ＋１］等に作用する。電圧データラインは、画素１０４の各発光素子の輝度（または視認者に主観的に認識される明度）を示す電圧プログラミング情報を各画素１０４に運ぶ。各画素１０４のキャパシタなどの蓄電素子は、発光または駆動サイクルが有機発光素子（ＯＬＥＤ）などの発光素子を作動させるまで、電圧プログラミング情報を蓄積する。制御装置１１２の制御下にある任意の電源電圧制御回路１１４は、画素アレイ１０２の各画素横列１０４に一つずつの電源電圧（ＥＬ＿Ｖｄｄ）ラインと、任意で、ここに開示されるいずれかの制御可能バイアス電圧とを制御するが、代替的に制御可能バイアス電圧が制御装置１１２によって制御されてもよい。駆動サイクルの間、蓄積された電圧プログラミング情報が、プログラムされた輝度で各発光素子を点灯するのに使用される。
【０１００】
ディスプレイシステム・パネル１００はさらに、画素アレイ１０２の各画素縦列１０４に一つずつの電流バイアスライン１３２ａ，１３２ｂなどに一定バイアス電流（ここではＩｂｉａｓと呼ばれる）を供給する（Ｉｂｉａｓ［ｋ］，Ｉｂｉａｓ［ｋ＋１］）電流ソース（またはシンク）回路１２０（便宜的にここでは電流「ソース」回路と以下で呼ばれるが、ここで開示される電流ソース回路は電流シンク回路との置換が可能であり、逆もまた然りである。）を含む。構成例において、一定バイアス電流は長期の使用にわたって安定しており空間的に不変である。代替的に、バイアス電流がパルス化されて、プログラミング動作中に必要とされる時のみ使用されてもよい。ある構成では、一定バイアス電流（Ｉｂｉａｓ）が導出される基準電流Ｉｒｅｆが、電流ソース・シンク回路１２０に供給されてもよい。このような構成では、電流バイアスラインＩｂｉａｓへのバイアス電流の印加のタイミングを電流ソース制御手段１２２が制御する。基準電流Ｉｒｅｆが電流ソース・シンク回路１２０に供給されない構成（図９ａ，１２，１３ａなど）では、電流バイアスラインＩｂｉａｓへのバイアス電流の印加のタイミングを電流ソースアドレスドライバ１２４が制御する。電流バイアスラインはここでは、基準電流ラインとも呼ばれる。
【０１０１】
周知のように、ディスプレイシステム１００の各画素１０４は、画素１０４の発光素子の輝度を示す情報でプログラムされる必要がある。この情報は、蓄積された電圧または電流の形で各発光素子に供給され得る。フレームは、輝度を示すプログラミング電圧でディスプレイシステム１００の各画素がすべてプログラムされるプログラミングサイクル・段階と、蓄電素子に蓄積されるプログラミング電圧またはプログラミング電流と比例しこれを示す輝度で各画素の各発光素子が点灯するか光線を発する駆動または発光サイクル・段階とを含む時間を規定する。ゆえにフレームは、ディスプレイシステム１００に表示される完全な動画を構築する多くの静止画像の一つである。横列単位またはフレーム単位など、画素をプログラムおよび駆動する方式が少なくとも存在する。横列単位のプログラミングでは、画素の横列がプログラムされてから駆動され、その後で次の画素横列がプログラムおよび駆動される。フレーム単位のプログラミングでは、ディスプレイシステム１００のすべての画素横列が最初にプログラムされ、すべての画素が横列単位で駆動される。いずれの方式も、画素がプログラムも駆動もされない各フレームの始めまたは終わりの短い垂直空白時間が採用されている。
【０１０２】
画素アレイ１０２の外側に配置される構成要素は、画素アレイ１０２が設けられているのと同じ物理的基板において画素アレイ１０２の周囲の周辺エリア１３０に設けられるとよい。これらの構成要素は、ゲートドライバ１０８と、ソースドライバ１１０と、任意の電源電圧制御回路１１４と、電流ソース制御手段１２２と、電流ソースアドレスドライバ１２４と、電流ソース・シンク回路１２０と、基準電流ソースＩｒｅｆとを含む。代替的に、周辺エリアの構成要素の一部は画素アレイ１０２と同じ基板に設けられるのに対して、他の構成要素は異なる基板に設けられるか、周辺エリアの構成要素すべてが、画素アレイ１０２が設けられている基板と異なる基板に設けられてもよい。ともに、ゲートドライバ１０８とソースドライバ１１０と任意で電源電圧制御回路１１４とがディスプレイドライバ回路を構成する。ある構成のディスプレイドライバ回路は、ゲートドライバ１０８とソースドライバ１１０とを含むが電源電圧制御回路１１４は含まない。他の構成では、ディスプレイドライバ回路が電源電圧制御回路１１４も含むことが可能である。
【０１０３】
電流バイアス電圧プログラミング（ＣＢＶＰ）駆動方式を含む、画素をプログラムおよび駆動するためのプログラミング駆動技術が、ここでは開示される。ＣＢＶＰ駆動方式は、プログラミング電圧を使用して異なるグレー・カラースケールを各画素にプログラムし（電圧プログラミング）、また、バイアス電流を使用してプログラミングを加速するとともに、駆動トランジスタの閾値電圧のシフトと、有機発光素子またはＯＬＥＤなど発光素子の電圧のシフトなど、画素の時間依存パラメータを補正する。
【０１０４】
ディスプレイの多数の画素の間でスイッチトランジスタが共有され、その結果、画素アレイ１０２で使用されるトランジスタの数を最少にすることにより製造収率を向上させるという特定タイプのＣＢＶＰ方式が開示される。この共有スイッチ方式は、画素がプログラムされてから各フレーム内で横列ごとに駆動される従来の連続スキャン駆動の使用も可能にする。ここで開示される共有トランジスタ構成の長所は、各画素の総トランジスタ数が減少することである。トランジスタ数の減少は、画素の配線およびトランジスタを除いた透明（発光）エリアと、画素の配線およびトランジスタを含む画素エリア全体との間の割合である各画素の開口率も向上させる。
【０１０５】
画素回路におけるスイッチＴＦＴの共有
図２ａは、図１に示されたディスプレイパネル１００のためのＣＢＶＰ回路２００の機能ブロック図を図示している。ＣＢＶＰ回路２００は、図１に示されたアクティブエリア１０２とアクティブエリア１０２から区別される周辺エリアとを含み、アクティブエリア１０２は画素１０４を含み、各画素は基板２０４に配設された発光素子２０２ａを含む。図２ａでは、図示の簡易化のため２個の画素１０４ａ，１０４ｂのみが示されており、第１画素１０４ａは第１横列ｉにあって、第２画素１０４ｂは第１横列に隣接する第２横列ｉ＋１にある。ＣＢＶＰ回路２００は、電圧データラインＶｄａｔａと、基準電圧トランジスタ２１０を通して基準電圧Ｖｒｅｆに接続された共有ライン２０８との間に接続された共有スイッチトランジスタ２０６を含む。基準電圧は、直流（ＤＣ）電圧またはパルス信号でよい。第１画素１０４ａは、第１蓄電素子２１４ａを通して共有ライン２０８に接続された第１駆動回路２１２ａにより電流駆動されるように構成された第１発光素子２０２ａを含み、第２画素１０４ｂは、第２蓄電素子２１４ｂを通して共有ライン２０８に接続された第２駆動回路２１２ｂにより電流駆動されるように構成された第２発光素子２０２ｂを含む。
【０１０６】
ＣＢＶＰ回路２００は、第１および第２駆動回路２１２ａ，ｂにバイアス電流Ｉｂｉａｓを印加するように構成された基準電流ライン１３２ａを含む。共有スイッチトランジスタ２０６の状態（例えばオンまたはオフ、トランジスタの場合には導電または非導電）は、グループセレクトラインＧＳＥＬ［ｊ］により制御可能である。基準電圧スイッチ２１０の状態は、／ＧＳＥＬ［ｊ］などの基準電圧制御ラインにより制御可能である。基準電圧制御ライン２１６はグループセレクトラインＧＳＥＬから引き出されても、ゲートドライバ１０８からの独自の単独ラインであってもよい。基準電圧制御ライン２１６がグループセレクトラインＧＳＥＬから引き出される構成では、グループセレクトラインＧＳＥＬがローである時に基準電圧制御ライン２１６がハイであり、またその逆もあり得るように、基準電圧制御ライン２１６はグループセレクトラインＧＳＥＬの逆特性を持つ。代替的に、基準電圧制御ライン２１６がゲートドライバ１０８による単独制御可能なラインであってもよい。特定の構成では、グループセレクトラインＧＳＥＬの状態は基準電圧制御ライン２１６の状態と反対である。
【０１０７】
画素１０４ａ，ｂの各々は、ゲートドライバ１０８に接続されてこれにより制御されるそれぞれの第１および第２セレクトラインＳＥＬ１[ｉ]およびＳＥＬ１［ｉ＋１］により制御される。ゲートドライバ１０８は、グループセレクトラインＧＳＥＬを介して共有スイッチに、また基準電圧制御ライン２１６を介して基準電圧トランジスタにも接続されている。ソースドライバ１１０は、ディスプレイシステム１００の各画素１０４にプログラミング電圧を供給する電圧データラインＶｄａｔａを介して、共有スイッチ２０６に接続されている。プログラミングサイクル中に基準電圧トランジスタ２１０が基準電圧Ｖｒｅｆから切断されるように、ゲートドライバ１０８は、基準電圧トランジスタ２１０を第１状態から第２状態へ（例えばオンからオフへ）スイッチするように構成されている。ゲートドライバ１０８はまた、フレームのプログラミングサイクル中にグループセレクトラインＧＳＥＬを介して共有スイッチトランジスタ２０６を第２状態から第１状態へ（例えばオフからオンへ）スイッチして、（電圧データラインＶｄａｔａを介した）第１および第２画素１０４ａ，ｂの電圧プログラミングを可能にするようにも構成されている。基準電流ライン１３２ｋは、プログラミングサイクル中にバイアス電流Ｉｂｉａｓを印加するようにも構成されている。
【０１０８】
図の例では、同じ共有スイッチ２０６を共有するｉ＋ｑ本の画素横列が設けられている。どの２または３個の画素が同じ共有スイッチ２０６を共有してもよいため、数ｉ＋ｑは２，３，４などでよい。第ｉ横列から第ｉ＋ｑ横列の画素の各々が同じ共有スイッチ２０６を共有することを明確にすることが重要である。
【０１０９】
ＣＢＶＰ技術はスイッチ共有技術を例示するための例として使用されているが、電流プログラミング画素回路、または純粋な電圧プログラミング画素回路、またはＬＥＤ駆動トランジスタの閾値電圧および移動度のシフトを補正するための電流バイアスのない画素回路など、他の異なるタイプの画素回路への適用が可能である。
【０１１０】
ゲートドライバ１０８は、プログラミングサイクル中に第１セレクトラインＳＥＬ１［ｉ］を（例えばｌｏｇｉｃロー状態からｌｏｇｉｃハイ状態へ、またはその逆に）トグルして、プログラミングサイクル中に電圧データラインＶｄａｔａにより指定されて第１蓄電素子２１４ａに蓄積される第１プログラミング電圧により第１画素１０４ａをプログラムするようにも構成されている。同様に、ゲートドライバ１０８は、プログラミングサイクル中に第２セレクトラインＳＥＬ１［ｉ＋１］をトグルして、プログラミングサイクル中に電圧データラインＶｄａｔａにより指定されて第２蓄電素子２１４ｂに蓄積される（第１プログラミング電圧と異なる）第２プログラミング電圧により第２画素１０４ｂをプログラムするように構成されている。
【０１１１】
ゲートドライバ１０８は、プログラミングサイクルに続く発光サイクル中などに、基準電圧制御ライン２１６を介して基準電圧トランジスタ２１０を第２状態から第１状態へ（例えばオフからオンへ）スイッチするとともに、グループセレクトラインＧＳＥＬを介して共有スイッチトランジスタ２０６を第１状態から第２状態へ（例えばオンからオフへ）スイッチするように構成可能である。図１に示された任意の電源電圧制御回路１１４は、フレームのプログラミングサイクルに続く駆動または発光サイクル中に、第１および第２発光素子２０２ａ，ｂに結合された電源電圧ＥＬ＿Ｖｄｄを調節して、第１および第２発光素子２０２ａ，ｂを作動させるように構成可能である。加えて、任意の電源電圧制御回路１１４はさらに、プログラミングサイクル中に第１および第２発光素子２０２ａ，ｂが非発光状態（例えばオフ）のままであることを確実にするレベルであるＶｄｄ２などの第２電源電圧に電源電圧ＥＬ＿Ｖｄｄを調節するように構成可能である。
【０１１２】
図２ｂは、図２ａのＣＢＶＰ回路２００、またはここで開示される他の共有トランジスタ回路によりプログラミングサイクル中に使用される信号のタイミング図の例である。タイミング図の上部から始めると、ゲートドライバ１０８は、グループセレクトラインＧＳＥＬを第２状態から第１状態へ、例えばハイからローへトグルして、共有スイッチ２０６により共有される横列グループの画素すべてがプログラムされるまでこのラインを第１状態に保持する。この例では、同じ共有スイッチを共有する画素横列の数はｉ＋ｑであり、ｉ＋ｑは２，３，４などでよい。ゲートドライバ１０８は、ＣＢＶＰ回路２００などの共有画素回路でプログラムされるグループの第ｉ横列のためのセレクトラインＳＥＬ［ｉ］をアクティブ化する。ＳＥＬ［ｉ］ラインが第ｉ横列［ｉ］についてアクティブ化されている間に、第ｉ横列［ｉ］の画素がＶｄａｔａの対応のプログラミング電圧によりプログラムされる。
【０１１３】
ゲートドライバ１０８は、共有画素回路でプログラムされるグループの第ｉ＋１横列のための選択ラインＳＥＬ［ｉ＋１］をアクティブ化し、第ｉ＋１横列［ｉ＋１］についてＳＥＬ［ｉ＋１］ラインがアクティブ化されている間に第ｉ＋１横列［ｉ＋１］の画素がＶｄａｔａの対応のプログラミング電圧によりプログラムされる。このプロセスは少なくとも２本の横列について実行され、共有スイッチ２０６を共有する画素グループの他のすべての横列について反復される。例えば、画素グループに３本の横列が存在する場合には、共有回路でプログラムされるグループの第ｉ＋ｑ横列（ｑ＝２）のための選択ラインＳＥＬ［ｉ＋ｑ］をゲートドライバ１０８がアクティブ化し、第ｉ＋ｑ横列［ｉ＋ｑ］のためのＳＥＬ［ｉ＋ｑ］ラインがアクティブ化されている間に第ｉ＋ｑ横列［ｉ＋ｑ］の画素がＶｄａｔａの対応のプログラミング電圧によりプログラムされる。
【０１１４】
グループセレクトラインＧＳＥＬがアクティブ化されている間、電源電圧制御手段１１４は、共有スイッチ２０６を共有する画素グループの画素の各々への電源電圧ＶｄｄをＶｄｄ１からＶｄｄ２へ調節するが、Ｖｄｄ１は、プログラムされている画素グループの発光素子２０２ａ，ｂ，ｎの各々を作動させるのに充分な電圧であり、Ｖｄｄ２は、プログラムされている画素グループの発光素子２０２ａ，ｂ，ｎの各々を停止させるのに充分な電圧である。このようにして電源電圧を制御すると、プログラムされている画素グループの発光素子２０２ａ，ｂ，ｎがプログラミングサイクル中には作動され得ないことが確実となる。やはり図２ｂのタイミング図を参照すると、基準電圧および基準電流はそれぞれ一定の電圧Ｖｒｅｆおよび電流Ｉｒｅｆを維持している。
【０１１５】
共有アーキテクチャを備える３Ｔｅ画素回路図
図３ａは、図２ａに示されたＣＢＶＰ回路２００に関して使用可能である例示的なＣＢＶＰ回路図の回路図である。この設計は、画素共有構成における縦列ｋの２個の隣接横列画素（ｉ，ｉ＋１）につき８個のＴＦＴを特徴とする。この８個ＴＦＴ画素共有構成では、副画素１０４ａ，ｂの両方において駆動ＴＦＴ（Ｔ１およびＴ７）と発光素子２０２ａ，ｂとの間にゲートＴＦＴが設けられていない。駆動ＴＦＴ  Ｔ１およびＴ７は常に、それぞれの発光素子２０２ａ，ｂに直接接続されている。この構成では、画素が発光または駆動段階ではない時に、発光素子２０２ａ，ｂへの電源電圧ＥＬ＿ＶＤＤのトグルにより過剰および不要な電流ドレーンを回避することができる。
【０１１６】
図３ａの回路図の例において、第１および第２蓄電素子２１４ａ，ｂは、共有ライン２０８に接続された端子をともに有する蓄電キャパシタＣPIXである。やはり、図示の簡略化のため、２本の横列ｉおよびｉ＋１の２個の画素１０４ａ，ｂのみが示されている。共有スイッチ２０６（Ｔ５と表記されたトランジスタ）は、２本以上の隣接横列の画素１０４の間での共有が可能である。この回路に示されたトランジスタはｐ型薄膜トランジスタ（ＴＦＴ）であるが、ｎ型ＴＦＴ、またはｎおよびｐ型ＴＦＴの組合せ、または金属酸化物半導体（ＭＯＳ）トランジスタを含む他のタイプのトランジスタにこの回路が変形されてもよいことを当業者は理解するだろう。本開示は、特定タイプのトランジスタ、製造技術、または相補的アーキテクチャに限定されない。ここで開示される回路図は例示的なものである。
【０１１７】
第１画素１０４ａの第１駆動回路２１２ａは、電源電圧ＥＬ＿Ｖｄｄと第１発光素子２０２ａとに接続されたＴ１と表記の第１駆動トランジスタを含む。第１駆動回路２１２ａはさらに、プログラミングサイクル中に基準電流ライン１３２ａからキャパシタＣｐｉｘと記された第１蓄電素子へバイアス電流を伝導するための第１セレクトラインＳＥＬ１［ｉ］に各々が結合されたＴ２およびＴ３と表記の一対のスイッチトランジスタを含む。Ｔ１のゲートはキャパシタＣｐｉｘ  ２１４ａに接続されている。Ｔ２は、基準電流ライン１３２ａと第１発光素子２０２ａとの間に接続されている。Ｔ３は、第１発光素子２０２ａとキャパシタＣｐｉｘ  ２１４ａとの間に接続されている。
【０１１８】
第２画素１０４ｂの第２駆動回路２１２ｂは、電源電圧ＥＬ＿ＶＤＤと第２発光素子２０２ｂとに接続されたＴ６と表記の第２駆動トランジスタを含む。Ｔ６のゲートは、キャパシタＣｐｉｘと記された第２蓄電素子２１４ｂと、プログラミングサイクル中に基準電流ライン１３２ａからキャパシタ２１４ｂへバイアス電流Ｉｂｉａｓを伝導するための第２セレクトラインＳＥＬ１［ｉ＋１］に各々が結合されたＴ７およびＴ８と表記の一対のスイッチトランジスタとに接続されている。Ｔ７は、基準電流ライン１３２ａと第２発光素子２０２ｂとの間に接続され、Ｔ８は、第２発光素子２０２ｂとキャパシタ２１４ｂとの間に接続されている。
【０１１９】
図３ａの詳細についてこれから説明する。ここで説明されるあらゆるトランジスタは、ゲート端子と、（電界効果トランジスタの場合にはソースまたはドレーンである）第１端子と、（ドレーンまたはソースである）第２端子とを含むことに注意すべきである。ＦＥＴのタイプ（例えばｎ型であるかｐ型であるか）に応じて、ドレーンおよびソース端子が逆転することを当業者であれば理解するだろう。ここで説明される特定の図は、本開示の態様を実行するための唯一の構成を反映することを意図したものではない。例えば図３ａでは、ｐ型ＣＢＶＰ回路が示されているが、これをｎ型ＣＢＶＰ回路に変形することは容易である。
【０１２０】
Ｔ１のゲートは、キャパシタＣｐｉｘ２１４ａの一方のプレートに接続されている。キャパシタＣｐｉｘ２１４ａの他方のプレートは、Ｔ５のソースに接続されている。Ｔ１のソースは、この例では電源電圧制御手段１１４により制御可能である電源電圧ＥＬ＿ＶＤＤに接続されている。Ｔ１のドレーンは、Ｔ３のドレーンとＴ２のソースとの間に接続されている。Ｔ２のドレーンは、バイアス電流ライン１３２ａに接続されている。Ｔ２およびＴ３のゲートは、第１セレクトラインＳＥＬ１［ｉ］に接続されている。Ｔ３のソースは、Ｔ１のゲートに接続されている。Ｔ４のゲートは、グループ発光ラインＧEMを受容する。Ｔ４のソースは、基準電圧Ｖｒｅｆに接続されている。Ｔ４のドレーンは、Ｔ５のソースと第１キャパシタ２１４ａの他方のプレートとの間に接続されている。Ｔ５のゲートはグループセレクトラインＧSELを受容し、Ｔ５のドレーンはＶｄａｔａラインに接続されている。発光素子２０２ａはＴ１のドレーンに接続されている。
【０１２１】
さて、図３ａのＣＢＶＰ回路の次の副画素を見ると、Ｔ６のゲートは第２キャパシタ２１４ｂの一方のプレートとＴ８のドレーンとに接続されている。第２キャパシタ２１４ｂの他方のプレートは、Ｔ５のソースとＴ４のドレーンと第１キャパシタ２１４ａの他方のプレートとに接続されている。Ｔ６のソースは、電源電圧ＥＬ＿ＶＤＤに接続されている。Ｔ６のドレーンは、Ｔ７のソースに接続されたＴ８のドレーンに接続されている。Ｔ７のドレーンは、バイアス電流ラインＩｂｉａｓ１３２ａに接続されている。Ｔ７およびＴ８のゲートは、第２セレクトラインＳＥＬ１［ｉ＋１］に接続されている。第２発光素子２０２ｂは、アース電位ＥＬ＿ＶＳＳとＴ６のドレーンとの間に接続されている。
【０１２２】
図３ｂは、図３ａに示されたＣＢＶＰ回路のタイミング図の例を図示している。上述のように、この共有画素構成は、電源電圧ＥＬ＿ＶＤＤをトグルして、画素が駆動または発光サイクルでない時に過剰な電流を引き出すことを回避する。概して、発光素子２０２ａ，ｂの電位を制限して、画素プログラミング中の電流消費量ひいては明度を低下させるため、電源電圧制御手段１１４は画素プログラミング中にＥＬ＿ＶＤＤの電位を低下させる。電源電圧制御手段１１４による電源電圧ＥＬ＿ＶＤＤのトグルが、（画素のグループがプログラミングされてから、直後に一度に１画素グループずつ駆動される）連続プログラミング動作と組み合わされると、ＥＬ＿ＶＤＤライン１３２ａがすべての画素の間で広く共有されていないことを意味する。電源ライン１３２ａは共通の横列の画素のみに共有され、このような電力分布は、画素アレイ１０２の周辺エリア１０６の集積電子機器によって実行される。単位画素レベルで一つのＴＦＴを省略すると、この画素設計の占有面積電力消費量を減少させて、周辺集積電子機器を犠牲にする図４ａに示されているような高度トランジスタ共有画素構成よりも高い画素解像度を達成する。
【０１２３】
連続プログラミング動作は、画素アレイ１２０の横列すべてがプログラムおよび駆動されるまで、共有スイッチ２０６を共有する第１画素グループ（この場合は一度に縦列の２個の画素）をプログラムし、これらの画素を駆動してから、次の画素グループをプログラムし、これらを駆動するというものである。共有画素プログラミングを開始するため、ゲートドライバ１０８は、グループセレクトラインＧＳＥＬをトグルして共有スイッチ２０６（Ｔ５）を作動させる。同時に、ゲートドライバ１０８はグループ発光ラインＧEMをハイにトグルして、Ｔ４を停止させる。この例では、Ｔ４およびＴ５がｐ型のトランジスタであるため、グループ発光ラインＧEMおよびグループセレクトラインＧSELはアクティブロー信号である。電源電圧制御手段１１４は、プログラミング動作中に発光素子２０２ａ，ｂが過剰電流を引き出さないようにするのに充分な電圧まで電源電圧ＥＬ＿ＶＤＤを低下させる。こうして、発光素子２０２ａ，ｂがプログラミング中に電流をほとんどまたは全く引き出さず、好ましくはオフのままであるか非発光状態または非発光に近い状態であることが確実となる。この例では、スイッチトランジスタ２０６ごとに２個の共有画素が設けられるため、第１横列ｉの画素は第２横列ｉ＋１の画素に続いてプログラムされる。この例では、ゲートドライバ１０８は第ｉ横列のセレクトライン（ＳＥＬ［ｉ］）をハイからローへトグルしてＴ２およびＴ３を作動させ、基準電流ライン１３２ａの電流Ｉｂｉａｓがダイオード接続方式で駆動トランジスタＴ１を流れるようにし、Ｔ１のゲートでの電圧をバイアス電圧ＶBにする。ＳＥＬ［ｉ］とＧＳＥＬのアクティブエッジの間の時間ギャップは、Ｖｄａｔａラインの適切な信号整定を保証する。ソースドライバ１１０は第１画素１０４ａのためのＶｄａｔａにプログラミング電圧（ＶP）を印加して、この画素１０４ａについて指定されたプログラミング電圧ＶPでキャパシタ２１４ａがバイアス付与されるようにし、第１画素１０４ａのためのこのプログラミング電圧を駆動サイクル中に使用されるように蓄積する。キャパシタ２１４ａに蓄積される電圧は、ＶB−ＶPである。
【０１２４】
次に、ゲートドライバ１０８は第ｉ＋１横列のセレクトライン（ＳＥＬ［ｉ＋１］）をハイからローへトグルして、第２画素１０４ｂのＴ７およびＴ８を作動させ、ダイオード接続方式で基準電流ライン１３２ａの電流Ｉｂｉａｓのすべてが駆動トランジスタＴ６を流れるようにし、Ｔ６のゲートの電圧がバイアス電圧ＶBとなるようにする。ソースドライバ１１０は、第２画素１０４ｂのためのＶｄａｔａラインにプログラミング電圧ＶPを印加して、第２画素１０４ｂのためのＶｄａｔａに指定されたプログラミング電圧ＶPでキャパシタ２１４ｂがバイアス付与されるようにして、駆動サイクル中に使用されるように第２画素１０４のためのこのプログラミング電圧ＶPを蓄積する。キャパシタ２１４ｂに蓄積される電圧は、ＶB−ＶPである。Ｖｄａｔａラインが両方のキャパシタ２１４ａ，ｂの一方のプレートに共有され接続されることに注意。Ｖｄａｔａプログラミング電圧の変化は、グループ内のキャパシタ２１４ａ，ｂの両方のプレートに影響を与えるが、ゲートドライバ１０８によりアドレスされた駆動トランジスタ（Ｔ１またはＴ６）のゲートのみの変化が可能である。ゆえに、画素１０４ａ，ｂのグループをプログラミングした後では、異なる電荷がキャパシタ２１４ａ，ｂに蓄積されてここに保存される。
【０１２５】
両方の画素１０４ａ，ｂがプログラムされて対応のプログラミング電圧Ｖｄａｔａがキャパシタ２１４ａ，ｂの各々に蓄積された後で、発光素子２０２ａ，ｂが発光状態にスイッチされる。セレクトラインＳＥＬ［ｉ］，ＳＥＬ［ｉ＋１］はクロック信号により非アクティブとなり、Ｔ２，Ｔ３，Ｔ７，Ｔ８を停止させ、画素１０４ａ，ｂへの基準電流Ｉｂｉａｓの流れを止める。グループ発光ラインＧEMはクロックによりアクティブとなり（この例ではクロックによりローからハイになり）、Ｔ４を作動させる。プログラミング動作中に、キャパシタ２１４ａ，ｂの一方のプレートはＶｒｅｆまで上昇を始め、それぞれのキャパシタ２１４ａ，ｂの各々に蓄積された電位に従ってＴ１およびＴ６のゲートを上昇させる。Ｔ１およびＴ６のゲートの上昇は、それぞれＴ１およびＴ６のゲート‐ソース電圧を確定し、プログラミング動作からのＴ１およびＴ６のゲートでの電圧スイングは、Ｖｒｅｆとプログラム後のＶｄａｔａ値との差分に対応する。例えばＶｒｅｆがＶｄｄ１である場合、Ｔ１のゲート‐ソース電圧はＶB−ＶPとなり、電源電圧ＥＬ＿ＶＤＤはＶｄｄ１となる。駆動スイッチＴ１およびＴ６を通って電源電圧から電流が流れて、結果的に発光素子２０２ａ，ｂにより発光が行われる。
【０１２６】
デューティサイクルは、Ｖｄｄ１信号のタイミングを変化させることにより調節可能である（例えば、５０％のデューティサイクルについては、Ｖｄｄラインはフレームの５０％ではＶｄｄ１のままであり、ゆえに画素１０４ａ，ｂはフレームの５０％のみオンである）。各グループの画素１０４ａ，ｂのみが短時間だけオフになるため、最大デューティサイクルは１００％に近い。
【０１２７】
共有構成を備える５Ｔ画素
図４ａおよび４ｂは、２個の隣接画素につき１０個のＴＦＴを特徴とする別の画素共有構成の回路図およびタイミング図の例を図示している。基準電圧スイッチ（Ｔ４）および共有スイッチトランジスタ（Ｔ５）は、縦列ｋの２個の隣接画素（横列ｉ，ｉ＋１）の間で共有されている。上述した２個のＴＦＴを共有するグループの各副画素１０４ａ，ｂは、発光素子２０２ａ，ｂのための駆動機構として機能する４個のＴＦＴ、すなわち、最上部の副画素１０４ａについてはＴ１，Ｔ２，Ｔ３，Ｔ６、最下部の副画素２０２ｂについてはＴ７，Ｔ８，Ｔ９，Ｔ１０を有する。２画素構成の集合はグループと呼ばれる。
【０１２８】
第１駆動回路２１２ａは、電源電圧ＥＬ＿ＶＤＤに接続された第１駆動トランジスタＴ１と、第１発光素子２０２ａに接続されたゲートトランジスタ４０２ａ（Ｔ６）とを含む。第１駆動トランジスタＴ６のゲートは、第１蓄電素子２１４ａと、プログラミングサイクル中にバイアス電流Ｉｂｉａｓを基準電流ライン１３２ａから第１蓄電素子２１４ａへ伝導するためのセレクトラインＳＥＬ１［ｉ］に各々が結合された一対のスイッチトランジスタＴ２およびＴ３とに接続されている。ゲートトランジスタ４０２ａ（Ｔ６）は、基準電圧トランジスタ２１０（Ｔ４）にも接続された基準電圧制御ラインＧEMに接続されている。
【０１２９】
基準電圧制御ラインＧEMは、基準電圧トランジスタ２１０とゲートトランジスタ４０２ａの両方を第１状態と第２状態との間で（例えばオンからオフへ、またはオフからオンへ）同時にスイッチする。基準電圧制御ラインＧEMは、プログラミングサイクル中に、ゲートドライバ１０８により基準電圧トランジスタ２１０を基準電圧Ｖｒｅｆから、また第１発光素子２０２ａを第１駆動トランジスタＴ１から切断するように、構成されている。
【０１３０】
同様に、このグループの副画素（画素１０４ｂ）について、第２駆動回路２１２ｂは、電源電圧ＥＬ＿ＶＤＤに接続された第２駆動トランジスタＴ７と、第２発光素子２０２ｂに接続されたゲートトランジスタ４０２ｂ（Ｔ１０）とを含む。第２駆動トランジスタＴ７のゲートは、第２蓄電素子２１４ｂと、プログラミングサイクル中にバイアス電流Ｉｂｉａｓを基準電流ライン１３２ａから第２蓄電素子２１４ｂへ伝導するためのセレクトラインＳＥＬ１［ｉ＋１］に各々が結合された一対のスイッチトランジスタＴ８およびＴ９とに接続されている。ゲートトランジスタ４０２ｂ（Ｔ１０）は、基準電圧トランジスタ２１０（Ｔ４）にも接続された基準電圧制御ラインＧEMに接続されている。
【０１３１】
基準電圧制御ラインＧEMは、基準電圧トランジスタ２１０とゲートトランジスタ４０２ａの両方を第１状態と第２状態との間で（例えばオンからオフへ、またはオフからオンへ）同時にスイッチする。基準電圧制御ラインＧEMは、プログラミングサイクル中に、ゲートドライバ１０８により基準電圧トランジスタ２１０を基準電圧Ｖｒｅｆから、また第２発光素子２０２ｂを第２駆動トランジスタＴ７から切断するように構成されている。
【０１３２】
図４ｂに示されたタイミング図は、電源電圧ＥＬ＿ＶＤＤの単独制御が行われないことを除いて、図３ｂに示されたものと類似した連続プログラミング方式である。基準電圧制御ラインＧEMは、発光素子２０２ａ，ｂを電源電圧に対して接続または切断する。ＧEMラインがアクティブである時にＧSELラインが非アクティブであり、また逆でもあるように、ＧEMラインは論理インバータを通してＧSELラインに接続可能である。
【０１３３】
画素プログラミング動作中に、ゲートドライバ１０８は、グループに対応するＧＳＥＬラインをアドレス指定してアクティブにする（この例ではｐ型ＴＦＴを使用してハイからローにする）。各横列のプログラミングサイクル中には、共有スイッチトランジスタ２０６（Ｔ５）が作動して、Ｖｄａｔａにより運ばれるそれぞれのプログラミング電圧で各副画素１０４ａ，ｂのキャパシタ２１４ａ，ｂの片側がバイアス付与される。
【０１３４】
ゲートドライバ１０８は、最上部の副画素１０４ａに対応するＳＥＬ１［ｉ］をアドレス指定してアクティブにする（この例ではハイからローにする）。トランジスタＴ２およびＴ３が作動して、ダイオード接続方式で駆動ＴＦＴ  Ｔ１に電流Ｉｂｉａｓを流す。こうして、Ｉｂｉａｓ、Ｔ１の閾値電圧、およびＴ１の移動度に従って、Ｔ１のゲート電位が充電される。ＳＥＬ１［ｉ］およびＧＳＥＬのアクティブエッジの間の時間ギャップは、Ｖｄａｔａラインの適切な信号整定を保証するためである。
【０１３５】
ソースドライバ１１４は、ＳＥＬ１［ｉ］が非アクティブになってからＳＥＬ１［ｉ＋１］がアクティブになるまでの時間についての時間ギャップの間、最下部副画素１０４ｂのデータ値（プログラミング電圧に対応）にＶｄａｔａラインをトグルする。次にＳＥＬ１［ｉ＋１］がアドレス指定され、Ｔ８およびＴ９をオンにする。Ｔ７およびその対応ゲート電位は、最上部副画素１０４ａのＴ１と同様に充電されるだろう。
【０１３６】
Ｖｄａｔａラインが共有されており、両方のキャパシタ２１４ａ，ｂの一方のプレートに接続されることに注意。Ｖｄａｔａ値の変化は、グループ１０４ａ，ｂのキャパシタ２１４ａ，ｂの両方のプレートに同時に影響する。しかし、アドレス指定されている駆動ＴＦＴ（Ｔ１またはＴ７）のゲートのみがこの構成を変化させることができる。こうして、画素プログラミングの後で、各キャパシタＣｐｉｘ２１４ａ，ｂに蓄積された電荷が保存される。
【０１３７】
画素１０４ａ，ｂのプログラミングに続いて、ＳＥＬ１［ｉ］およびＳＥＬ１［ｉ＋１］をクロック信号により非アクティブにする（ローからハイへスイッチする）ことにより画素発光動作が実行されて、Ｔ２，Ｔ３，Ｔ８，Ｔ９をオフにして、画素グループ１０４ａ，ｂへのＩｂｉａｓの電流フローを止める。
【０１３８】
ＧEMがクロック信号によりアクティブに（この例ではローからハイに）なり、Ｔ４，Ｔ６およびＴ１０をオンにし、キャパシタ２１４ａ，ｂの一方のプレートをＶＲＥＦまで上昇させ、結果的に、プログラミング動作中に各キャパシタ２１４ａ，ｂの電位に従ってＴ１およびＴ７のゲートを上昇させる。この手順は、Ｔ１のゲート‐ソース電圧を確定し、プログラミング段階からのＴ１およびＴ７のゲートでの電圧スイングは、ＶＲＥＦとプログラミング後のＶＤＡＴＡ値との差分に対応する。
【０１３９】
Ｔ１およびＴ７を通る電流はそれぞれＴ６およびＴ１０を通過して、発光素子２０２ａ，ｂを駆動し、結果的に発光となる。画素共有構成におけるこの１画素５トランジスタ設計は、２個ずつ隣接画素についてのトランジスタ総数を減少させる。１画素６トランジスタ構成と比較して、この画素構成は占有面積が狭く、小さな画素サイズおよび高い解像度を達成する。図３ａに示された構成と比較して図４ａの画素共有構成は、ＥＬ＿ＶＤＤをトグルする必要性（ゆえに電源電圧制御手段１１４の必要性）を無くす。集積信号論理により、ＧＳＥＬおよびＧＥＳＭ信号の発生が周辺エリア１０６で行われる。
【０１４０】
図４ａに示されたＣＢＶＰ回路の例の詳細図について、これから説明する。駆動トランジスタＴ１のゲートは、第１キャパシタ２１４ａの一方のプレートとスイッチトランジスタＴ３の一つのソースとに接続されている。Ｔ１のソースは、この例では一定である電源電圧ＥＬ＿ＶＤＤに接続されている。Ｔ１のドレーンは、別のスイッチトランジスタＴ２のソースに接続されたＴ３のドレーンに接続されている。Ｔ２のドレーンは、バイアス電流Ｉｂｉａｓを運ぶ電流バイアスライン１３２ａに接続されている。Ｔ２およびＴ３のゲートは、第１セレクトラインＳＥＬ１［ｉ］に接続されている。第１キャパシタ２１４ａの他方のプレートは、Ｔ４のドレーンとＴ５のドレーンとに接続されている。Ｔ４のソースは基準電圧Ｖｒｅｆに接続されている。Ｔ４のゲートは、グループ発光ラインＧEMを受容する。Ｔ５のゲートは、グループ選択ラインＧSELを受容する。Ｔ５のソースは、Ｖｄａｔａラインに接続されている。第１ゲートトランジスタＴ６のゲートも、グループ発光ラインＧEMに接続されている。第１発光素子２０２ａは、Ｔ６のドレーンとアース電位ＥＬ＿ＶＳＳとの間に接続されている。Ｔ６のソースは、Ｔ１のドレーンに接続されている。
【０１４１】
第２発光素子２０２ｂを含む第２副画素に言及すると、第２駆動トランジスタＴ７のゲートは、Ｔ９のソースと第２キャパシタ２１４ｂの一方のプレートとに接続されている。第２キャパシタ２１４ｂの他方のプレートは、Ｔ５のドレーンとＴ４のドレーンと第１キャパシタ２１４ａの他方のプレートとに接続されている。Ｔ７のソースは、電源電圧ＥＬ＿ＶＤＤに接続されている。Ｔ７のドレーンは、Ｔ８のソースに接続されたＴ９のドレーンに接続されている。Ｔ８のドレーンは、バイアス電流ライン１３２ａに接続されている。Ｔ８およびＴ９のゲートは、第２セレクトラインＳＥＬ１［ｉ＋１］に接続されている。第２ゲートトランジスタＴ１０のゲートは、グループ発光ラインＧEMに接続されている。Ｔ１０のソースは、第２駆動トランジスタＴ７のドレーンに接続されている。第２発光素子２０２ｂは、Ｔ１０のドレーンとアース電位ＥＬ＿ＶＳＳとの間に接続されている。
【０１４２】
ディスプレイ基板へのシステム統合のための安定的電流ソース
ここに開示されるＣＢＶＰ回路に安定的バイアス電流を供給するため、本開示では、トランジスタ閾値電圧および電荷キャリア移動度の変化をその場補正するための単純な構造を持つ安定的な電流シンク・ソース回路を使用する。概して回路は、他の相互接続回路のための電流駆動・シンク回路を提供する多数のトランジスタおよびキャパシタを含み、これらのトランジスタおよびキャパシタの協働により、バイアス電流は個々のデバイスの変化に左右されない。ここに開示される電流シンク・ソース回路の例示的な用途は、アクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイである。このような例では、画素の電流バイアス電圧プログラミングの間、安定的なバイアス電流Ｉｂｉａｓを供給する画素データプログラミング動作の一部として、これらの電流シンク・ソース回路が縦列単位で使用される。
【０１４３】
アモルファスシリコン、ナノ結晶質・微晶質、ポリシリコン、および金属酸化物半導体その他などの蒸着広面積電子技術により、電流シンク・ソース回路が実現可能である。上に列挙された技術のいずれかを用いて製造されるトランジスタは、慣例上、薄膜トランジスタ（ＴＦＴ）と呼ばれる。ＴＦＴ閾値電圧および移動度の変化など、上述したトランジスタ性能の可変性は、経年劣化、ヒステリシス、空間的不均一性など異なる原因から発生し得る。これらの電流シンク・ソース回路はこのような変化の補正を主目的とするもので、様々な原因またはその組合せによる差異は見られない。言い換えると、電流シンク・ソース回路は概して、ＴＦＴデバイスの電荷キャリアの閾値電圧または移動度の変化に全く影響されず、無関係である。こうして、ディスプレイパネルの寿命期間を通して非常に安定したＩｂｉａｓ電流が供給され、このバイアス電流は上述したトランジスタの変化に左右されない。
【０１４４】
図５ａは、本開示の一態様による発光ディスプレイ１００のための高インピーダンス電流シンク・ソース回路５００の機能ブロック図を図示している。電流ソース・シンク回路５００の校正動作中に一定の基準電流５１２を受容して電流ソース・シンク回路５００のノード５１４に基準電流５１２を提供する入力５１０を、回路５００は含む。回路５００は、校正動作中に基準電流５１２がノード５１４の電圧を調節して直列接続トランジスタ５１６，５１８を基準電流５１２が通過するように、ノード５１４に直列接続された第１トランジスタ５１６および第２トランジスタ５１８を含む。回路５００は、ノード５１４に接続された一つ以上の蓄電素子５２０を含む。ノード５１４に接続されて、一つ以上の蓄電素子５２０に蓄積された電流からの出力電流（Ｉｏｕｔ）を流出または流入させて、出力電流Ｉｏｕｔに対応するバイアス電流Ｉｂｉａｓでアクティブマトリクスディスプレイ１０２を駆動する出力トランジスタ５２２を、回路５００は含む。電流ソース・シンク制御手段１２２および／または制御装置１１２により制御される様々な制御ラインは、図５ａに示されたデバイスのタイミングおよび順序を制御するために設けられている。
【０１４５】
図５ｂ‐１は、ｐ型ＴＦＴのみを使用する電流シンク回路５００'の回路図を図示している。校正サイクル中に、校正制御ラインＣＡＬ５０２はローであり、ゆえに出力トランジスタＴ６  ５２２がオフである間はトランジスタＴ２，Ｔ４，Ｔ５はオンである。その結果、電流はノードＡ（５１４）での電圧を調節して第１トランジスタＴ１（５１６）および第２トランジスタＴ３（５１８）をすべての電流が通過するようにする。校正の後、校正制御ラインＣＡＬ５０２はハイであり、アクセス制御ラインＡＣＳ５０４はローである（図５ｂ‐２のタイミング図を参照）。出力トランジスタＴ６（５２２）がオンになって、出力トランジスタＴ６に負極性電流が印加される。蓄電キャパシタ５２０（および第２キャパシタＣAC）は、（Ｔ１とＴ３の間の）ソース負帰還作用とともに複製電流を保存して、非常に高い出力インピーダンスを提供する。アクセス制御ラインＡＣＳ５０４および校正制御ラインＣＡＬ５０２は、電流ソース・シンク制御手段１２２により制御可能である。これらの制御ラインの各々のタイミングおよび期間はクロック制御され、制御ラインがアクティブハイであるかアクティブローであるかは、半導体分野の当業者には充分に理解されているように、電流シンク・ソース回路がｐ型であるかｎ型であるかに左右される。
【０１４６】
図５ｂ‐２のタイミング図は、本開示の一態様による発光ディスプレイ１００の画素１０４をプログラムするためのバイアス電流Ｉｂｉａｓを提供するように電流を流出または流入させる方法を図示している。校正制御ラインＣＡＬをアクティブ化して電流ソース・シンク回路５００に基準電流Ｉｒｅｆが供給されるようにすることによって、電流ソース・シンク回路５００の校正動作が開始される。この例では、電流シンク回路５００のトランジスタＴ２，Ｔ４，Ｔ５がｐ型であるため、ＣＡＬはアクティブローである。校正動作中には、基準電流Ｉｒｅｆにより供給される電流が電流ソース・シンク回路５００の一つ以上の蓄電素子（ＣABおよびＣAC）に蓄積される。アクセス制御ラインＡＣＳがアクティブ化されている（回路５００のＴ６はｐ型であるためアクティブローである）間に校正制御ラインＣＡＬが非アクティブ化されて、キャパシタＣABおよびＣACに蓄積された電流に対応する出力電流Ｉｏｕｔを流入または流出させる。発光ディスプレイ１００のアクティブマトリクスエリア１０２の画素縦列１０４のためのバイアス電流ライン１３２ａ，ｂ，ｎに、出力電流が印加される。第１制御可能バイアス電圧ＶB1および第２制御可能バイアス電圧ＶB2が、電流ソース・シンク回路５００に印加される。第１バイアス電圧ＶB1は第２バイアス電圧ＶB2と異なっていて、Ｔ１およびＴ３を通過する基準電流ＩｒｅｆがキャパシタＣABおよびＣACへ複製される。
【０１４７】
電流シンク回路５００'は、図１に示された電流ソース・シンク回路１２０への組み込みが可能である。制御ラインＡＣＳおよびＣＡＬ５０２，５０４は電流ソース制御手段１２２により、または制御装置１１２から直接、供給され得る。Ｉｏｕｔは、図１に示された縦列（ｋ．．．ｎ）の一つに供給されるＩｂｉａｓ電流に対応可能である。電流シンク回路５００' は画素アレイ１０２の各縦列についてｎ回複製されるため、ｎ本の画素縦列が存在する場合には、各々がＩｂｉａｓ電流を（そのＩｏｕｔラインを介して）画素縦列全体へ流入させるｎ個の電流シンク回路５００'が存在する。
【０１４８】
ＡＣＳ制御ライン５０４は、出力トランジスタＴ６のゲートに接続されている。Ｔ６のソースは、図５ｂ‐１でＩｏｕｔと表記されたバイアス電流を提供する。出力トランジスタＴ６（５２２）のドレーンは、Ｔ５のドレーンにも接続されたノードＡに接続されている。Ｔ５のソースには、基準電流Ｉｒｅｆが供給される。
【０１４９】
校正制御ラインＣＡＬ５０２はＴ２，Ｔ４，Ｔ５のゲートに接続されて、これらのＴＦＴを同時にオンまたはオフにスイッチする。Ｔ４のソースは、Ｔ３のゲートにも接続されているノードＢに接続されている。Ｔ３のソースは、ノードＡとＴ５のドレーンとに接続されている。キャパシタＣABは、ノードＡおよびＢを越えてＴ４のソースとＴ５のドレーンとの間に接続されている。Ｔ４のドレーンは、ＶＢ２と表記された第２電源電圧に接続されている。Ｔ２のソースは、Ｔ１のゲートにも接続されたノードＣに接続されている。キャパシタＣACは、ノードＡおよびＣを越えて、Ｔ２のソースとＴ３のソースとの間に接続されている。Ｔ１のドレーンはアース接続されている。Ｔ１のソースはＴ３のドレーンに接続されている。ＶＢ１と表記された第１電源電圧は、Ｔ２のドレーンに接続されている。
【０１５０】
電流シンク回路５００の校正は、プログラミング段階を除くいかなる段階でも行われ得る。例えば、画素が発光サイクルまたは段階にある間に、電流シンク回路５００が校正されるとよい。図５ｂのタイミング図は、電流シンク回路５００がどのようにして校正されるかの一例である。上記のように、校正制御ラインＣＡＬ５０２がアクティブ化されてロー状態になる時にＡＣＳ制御ライン５０４はハイとなって、トランジスタＴ２，Ｔ４，Ｔ５をオンにする。Ｉｒｅｆからの電流は、蓄電キャパシタＣABおよびＣACに蓄積される。校正制御ラインＣＡＬ５０２が非アクティブ化され（ローからハイへの移行）、ＡＣＳ制御ライン５０４がアクティブ化されて（ハイからロー）、蓄電キャパシタの複製電流がＴ６を通して負極性電流Ｉｏｕｔに印加される。
【０１５１】
図５ｃは、第２トランジスタＴ１（５１８）に接続された第２キャパシタを有する図５ｂ‐１の変形例である。概して図５ｃでは、ＣCDと記された第２キャパシタが、図５ｂ‐１に示されたノードＣとＡとの間ではなくノードＣとＤとの間に接続されている。図５ｃに示された電流シンク回路５００''は、６個のｐ型トランジスタと、校正制御ラインＣＡＬ５０２'（アクティブハイ）と、アクセス制御ラインＡＣＳ５０４'（アクティブハイ）とを特徴とする。校正制御ライン５０２'は、第１および第２電圧スイッチングトランジスタＴ２，Ｔ４のゲートと入力トランジスタＴ５のゲートとに接続され、アクセス制御ラインＡＣＳ５０４'は出力トランジスタＴ６（５２２）のゲートに接続されている。図５Ｃでは、第１キャパシタＣAB（５２０）の一方のプレートにも接続されたスイッチングトランジスタＴ２のドレーンに、第２トランジスタＴ１（５１８）のゲートが接続されている。第１キャパシタＣABの他方のプレートは、入力トランジスタＴ５のドレーンと出力トランジスタＴ６のドレーンと第１トランジスタＴ３（５１６）のソースとに接続されたノードＡに接続されている。第１キャパシタＴ３（５１６）のドレーンは、ノードＤにおいて第２キャパシタＣCDの一方のプレートに接続されている。第２キャパシタの他方のプレートは、第２トランジスタＴ１（５１８）のゲートと第２電圧スイッチングトランジスタＴ２のソースとに接続されている。Ｔ１のソースはＴ３のドレーンに接続され、Ｔ１のドレーンはアース電位ＶＳＳに接続されている。第１電圧スイッチングトランジスタＴ４のドレーンは第１電圧ＶＢ１を受容し、第２電圧スイッチングトランジスタＴ２のドレーンは第２電圧ＶＢ２を受容する。Ｔ５のソースは基準電流Ｉｒｅｆを受容する。Ｔ６のソースはバイアス電流Ｉｂｉａｓの形の出力電流を、回路８００'が接続された画素縦列に供給する。
【０１５２】
図６は、図５ａまたは５ｃに示された電流シンク回路５００の出力電流Ｉｏｕｔの、出力電圧との相関関係におけるシミュレーション結果を図示している。ｐ型ＴＦＴの使用にもかかわらず、出力電流Ｉｏｕｔは出力電圧の変化に関係なく極めて安定している。
【０１５３】
加えて、出力電流Ｉｏｕｔは、（通常はプロセス誘発作用によって生じる）バックプレーンにおける高レベルの不均一性にもかかわらず、高い均一性を持つ。図７ａおよび７ｂは、図７ａに示されたシミュレーションおよび解析の結果に使用される一般的なポリシリコン処理のパラメータ変化を図示している。図８は、（Ｉｂｉａｓに対応する）出力電流Ｉｏｕｔについてのモンテカルロシミュレーション結果を強調したものである。このシミュレーションでは、１２％を超える移動度の変化と３０％の閾値電圧（ＶT）の変化とが検討されている。しかし、電流シンク回路５００の出力電流Ｉｏｕｔの変化は１％未満である。
【０１５４】
図５ａおよび５ｃに示された電流ソース・シンク回路は、より複雑な回路およびシステムブロックを開発するのに使用可能である。図９ａは、電圧‐電流コンバータ回路９００における電流シンク回路５００の使用を図示しており、対応の例示的タイミング図が図９ｂに図示されている。電流シンク回路５００は図９ａでは電圧‐電流コンバータ回路９００に示されているが、代替構成では電流シンク回路８００が使用されてもよい。電圧‐電流コンバータ回路９００は、発光ディスプレイ１００に電流ソースまたはシンクを提供する。回路９００は、制御可能バイアス電圧ＶB3に接続された第１端子（ソース）と、電流シンク・ソース回路５００の第１ノードＡに接続された第２端子（ドレーン）とを有する制御可能バイアス電圧トランジスタＴ５を含む電流シンク・ソース回路５００を含む。制御可能バイアス電圧トランジスタＴ５のゲートは、第２ノードＢに接続されている。第１ノードＡと第２ノードＢと第３ノードＣとの間には、制御トランジスタＴ８が接続されている。一定バイアス電圧ＶB4が、バイアス電圧トランジスタＴ９を通して第２ノードＢに接続されている。出力トランジスタＴ７は第３ノードＣに接続され、出力電流Ｉｏｕｔをバイアス電流Ｉｂｉａｓとして流入させ、発光ディスプレイ１００のアクティブマトリクスエリア１０２の画素縦列１０４を駆動する。
【０１５５】
電流シンク・ソース回路５００は、第２トランジスタＴ２に直列接続された第１トランジスタＴ３を含む。制御可能バイアス電圧トランジスタＴ５と第１トランジスタＴ３と第２トランジスタＴ１とを通過する電流が調節されて第２ノードＢに一定バイアス電圧ＶB4を発生させるように、第１トランジスタＴ３が第１ノードＡに接続されている。出力電流Ｉｏｕｔは、制御可能バイアス電圧ＶB3および一定バイアス電圧ＶB4と相関している。
【０１５６】
制御可能バイアス電圧トランジスタＴ５のソースは、制御可能バイアス電圧ＶB3に接続されている。制御可能バイアス電圧トランジスタＴ５のゲートは、第２ノードＢに接続されている。制御可能バイアス電圧トランジスタＴ５のドレーンは、第１ノードＡに接続されている。制御トランジスタＴ８のソースは、第２ノードＢに接続されている。制御トランジスタＴ８のゲートは、第１ノードＡに接続されている。制御トランジスタＴ８のドレーンは第３ノードＣに接続されている。バイアス電圧トランジスタＴ９のソースは、一定バイアス電圧ＶB4に接続されている。電源電圧トランジスタＴ１０のドレーンは、第２ノードＢに接続されている。バイアス電圧トランジスタＴ９のゲートは、発光ディスプレイ１００の制御装置１２２，１１２，１１４により制御される校正制御ラインＣＡＬに接続されている。出力トランジスタＴ７のソースは、バイアス電流Ｉｂｉａｓを運ぶ電流バイアスライン１３２ａ，ｂ，ｎに接続されている。出力トランジスタＴ７のドレーンは、第３ノードＣに接続されている。校正制御ラインＣＡＬがアクティブローである時に出力トランジスタのゲートがアクティブハイ（／ＣＡＬ）となるように、出力トランジスタＴ７のゲートは校正制御ラインＣＡＬに結合されている。
【０１５７】
校正動作中に、校正制御ラインＣＡＬ５０２はローであり（図９ｂ参照）、ＶB4と表記された一定バイアス電圧がノードＢに印加される。ここで、分岐したＴ１‐Ｔ３‐Ｔ５の電流が調節されてノードＢをＶB4にする（図９ｂ参照）。その結果、制御可能バイアス電圧ＶB3および一定バイアス電圧ＶB4と相関する電流がＩｏｕｔを通過する。
【０１５８】
ＣＡＬ制御ライン５０２の逆特性であって（つまりＣＡＬがアクティブローである時に／ＣＡＬがアクティブハイであって）インバータを通して同じラインに結合されるとよい／ＣＡＬ制御ライン９０２も示されている。校正制御ラインＣＡＬ５０２は、校正制御トランジスタＴ２，Ｔ４，Ｔ６のゲートに接続されている。／ＣＡＬ制御ライン９０２は、出力トランジスタＴ７および電源電圧トランジスタＴ１０のゲートに接続されている。制御可能バイアス電圧トランジスタＴ５のゲートにも接続されているノードＢにドレーンが接続されたバイアス電圧トランジスタＴ９のソースに、一定バイアス電圧ＶB4が印加される。制御可能バイアス電圧ＶB3が制御可能バイアス電圧トランジスタＴ５のソースに印加され、制御可能バイアス電圧トランジスタＴ５のドレーンは、電流シンク回路５００の制御トランジスタＴ８のゲートおよび第１トランジスタＴ３のソースにも接続されたノードＡに接続されている。電源電圧トランジスタＴ１０のソースは、レジスタＲ１を通して電源電圧Ｖｄｄに接続されている。電源電圧Ｔ１０のドレーンは、制御トランジスタＴ８のソースにも接続されているノードＢに接続されている。制御トランジスタＴ８のドレーンは、出力トランジスタＴ７のドレーンにも接続されたノードＣに接続されている。出力トランジスタＴ７のソースは、出力電流Ｉｏｕｔを発生させる。校正制御トランジスタＴ６のソースはノードＣに接続され、校正制御トランジスタＴ６のドレーンはアースに接続されている。電流シンク回路５００のＴ４のソースとＴ３のソースとの間には、第１キャパシタが接続されている。Ｔ４のソースは、電流シンク回路５００のＴ３のゲートに接続されている。電流シンク回路５００のＴ１のゲートとＴ３のソースとの間には、第２キャパシタが接続されている。Ｔ１のゲートは、電流シンク回路５００のＴ２のソースにも接続されている。Ｔ２のドレーンは電流シンク回路５００の第１制御可能バイアス電圧ＶB1に接続され、Ｔ４のドレーンは第２制御可能バイアス電圧ＶB2に接続されている。
【０１５９】
図９ｂは、電圧‐電流コンバータ９００を使用して出力電流Ｉｏｕｔを校正する発光ディスプレイ１００のための電流ソース・シンク回路５００を校正する方法のタイミング図を図示している。９ｂのタイミング図は、プログラミングサイクルに続いて、例えば発光サイクルまたは動作の間に実行可能である校正サイクルが、校正制御ラインＣＡＬ５０２がロー（アクティブロー）にアサートされる時に開始することを示している。制御可能バイアス電圧ＶＢ３は、電流ソース・シンク制御回路１２２、制御装置１１２、または電源電圧制御手段１１４（図１参照）などにより、第１バイアス電圧レベル（Ｖｂｉａｓ１）まで校正サイクル中に調節される。校正制御ラインＣＡＬ５０２が（ローからハイへ）逆アサートされる時に出力電圧範囲にわたってＩｏｕｔ電流が安定するように、Ｉｒｅｆ電流が複製されて蓄電キャパシタに蓄積される。変換サイクル中の校正サイクルに続いて、制御可能バイアス電圧ＶB3が第２バイアス電圧レベルＶｂｉａｓ２まで下げられる。電圧‐電流コンバータの電流ソース・シンク回路５００を校正するためのタイミング動作を実行する方法は、校正制御ラインＣＡＬをアクティブ化して電流ソース・シンク回路５００の校正動作を開始させることを含む。次に、この方法は、電流ソース・シンク回路５００に供給される制御可能バイアス電圧ＶB3を第１バイアス電圧Ｖｂｉａｓ１に調節して、電流ソース・シンク回路５００に電流を流し、電圧‐電流コンバータ９００のノードＢに一定バイアス電圧ＶB4を存在させることを含む。この方法は、校正制御ラインＣＡＬを非アクティブ化して発光ディスプレイ１００のアクティブマトリクスエリア１０２の画素のプログラミングを開始することを含む。プログラミング動作を開始した後に、制御可能バイアス電圧および一定バイアス電圧と相関した出力電流が、アクティブマトリクスエリア１０２の画素縦列１０４に出力電流Ｉｏｕｔ（Ｉｂｉａｓ）を供給するバイアス電流ライン１３２に対して流出または流入する。
【０１６０】
校正動作中には、校正制御ラインＣＡＬが非アクティブ化されるまで、一定バイアス電圧により決定される電流ソース・シンク回路を流れる電流が、電流ソース・シンク回路５００の一つ以上のキャパシタ５２０に蓄積される。校正制御ラインＣＡＬを非アクティブ化した後、第１バイアス電圧Ｖｂｉａｓ１から、第１バイアス電圧Ｖｂｉａｓ１より低い第２バイアス電圧Ｖｂｉａｓ２まで、制御可能バイアス電圧ＶB3が低下する。
【０１６１】
図１０ａおよび１０ｂは、図５ｂ‐１に示された（ｐ型ＴＦＴを使用する）電流シンク回路５００の変形例であるＮ‐ＦＥＴベースの電流シンク回路と、対応の動作タイミング図とを図示している。電流シンク回路１０００は５個のＴＦＴ（Ｔ１からＴ５と表記）と２個のキャパシタＣSINKとを特徴とし、校正制御ラインとも呼ばれる（図５ｂ‐１のＣＡＬのような）ゲート制御信号ライン（ＶSR）１００２によりアクティブ化される。「画素へ」と表記された経路がプログラムされる画素縦列（ｋ．．．ｎ）を接続している間に、ゲート制御信号ライン（ＶSR）１００２と基準電流Ｉｒｅｆの両方が、電流シンク回路１０００の外部にあるか電流シンク回路構成１０００と一体化された回路構成により発生される。
【０１６２】
電流シンク回路１０００が校正される校正動作中には、ＶSRがクロック信号によりアクティブとなる。トランジスタＴ２およびＴ４がオンになって、ダイオード接続方式でＴ１およびＴ３にＩｒｅｆを流す。Ｉｒｅｆの電流フローを維持するため、両方のキャパシタＣSINKがＴ１およびＴ３のゲートにおいてそれぞれの電位まで充電される。
【０１６３】
校正段階中のＴ１およびＴ３の両方のＴＦＴのダイオード接続構成により、ゲート電位がそれぞれのデバイスの閾値電圧および移動度に応じたものとなる。これらのデバイスパラメータは実際にはＣSINKにプログラムされて、上述したデバイスパラメータ（閾値電圧ＶTまたは移動度）の変化に合わせて回路を自己調節させる。これは、その場補正方式の基礎となる。
【０１６４】
どの瞬間にも一つの回路のみがオンになると仮定すると、すべての電流ソース・シンクの実例において基準電流Ｉｒｅｆが共有されるとよい（画素アレイ１０２の各縦列に一つの電流ソースまたはシンクが設けられることに注意）。図１０ｂは、電流シンク回路１０００についてのこのような二つの実例の例示的動作を図示している。隣接縦列のための隣接ＶSRパルスは同時発生的であり、Ｉｒｅｆは一つの縦列の一つの電流ソース・シンクブロックから次の縦列の次の電流ソース・シンクブロックまで送られる。
【０１６５】
クロック信号によりＶSRを非アクティブ化してＴ２およびＴ４をオフにすることにより、アクティブ化が行われる。電流ソース・シンク制御手段１２２により、または制御装置１１２により供給されるＰａｎｅｌ＿ｐｒｏｇｒａｍ制御ライン１００４（アクセス制御ラインとも呼ばれる）を通してＴ５がオンになると、ＣSINKの電位がＴ１およびＴ３を駆動して、縦列の画素に出力電流を供給する。図１０ａに示された回路１０００は、カスケード電流ソース・シンク構成のものである。この構成は、Ｔ５に見られるような高出力インピーダンスを促進することで電圧変動に対する影響を一層受けにくくする。
【０１６６】
ＶSR制御ライン１００２は、Ｔ２，Ｔ４，Ｔ５のゲートに接続されている。基準電流ＩｒｅｆはＴ５のドレーンに受容される。Ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ライン１００４はＴ６のゲートに接続されている。Ｔ１のソースはアース電位ＶＳＳに接続されている。Ｔ１のゲートはキャパシタＣSINKの一方のプレートに接続されており、他方のプレートはＶＳＳに接続されている。Ｔ１のドレーンは、Ｔ２のドレーンにも接続されたＴ３のソースに接続されている。Ｔ２のソースは、Ｔ１のゲートとキャパシタＣSINKのプレートとに接続されている。Ｔ３のゲートは、Ｔ４のソースと第２キャパシタＣSINKの一方のプレートとに接続され、他方のプレートはＶＳＳに接続されている。Ｔ３のドレーンはＴ５およびＴ６のソースに接続されている。Ｔ４のドレーンは、ノードＡで一緒に接続されたＴ５およびＴ６のソースに接続されている。Ｔ６のドレーンは電流バイアスライン１３２の一つに接続されて、バイアス電流Ｉｂｉａｓを画素縦列の一つに供給する。
【０１６７】
図１０ｂのタイミング図は、バイアス電流ライン１３２ａ，ｂ，ｎ上のバイアス電流Ｉｂｉａｓを発光ディスプレイ１００のアクティブマトリクスエリア１０２の画素縦列１０４へ供給する電流ソース・シンク回路（例えば回路５００，５００'，５００"，９００，１０００，１１００，１２００，１３００など）を校正する方法を図示している。発光ディスプレイ１００の電流ソース・シンク回路の校正動作中には、アクティブマトリクスエリア１０２の第１画素縦列（１３２ａ）のための第１電流ソース・シンク回路（例えば回路５００，５００'，５００"，９００，１０００，１１００，１２００，１３００）への第１ゲート制御信号ライン（ＣＡＬまたはＶSR）がアクティブ化されて（例えば、図１１ｂのｐ型スイッチについてはアクティブロー、図１０ｂまたは１３ｂのようなｎ型についてはアクティブハイ）、校正動作中に第１電流ソース・シンク回路の一つ以上の蓄電素子５２０（例えばＣSINK）に蓄積されたバイアス電流Ｉｂｉａｓで、第１電流ソース・シンク回路を校正する。第１電流ソース・シンク回路の校正を受けて、第１縦列１３２ａのための第１ゲート制御信号ラインが非アクティブ化される。校正動作中には、アクティブマトリクスエリア１０２の第２画素縦列１３２ｂのための第２電流ソース・シンク回路（例えば５００，５００'、５００"，９００，１０００，１１００，１２００，１３００）への第２ゲート制御信号ライン（例えば第２縦列１３２ｂについてはＶSRまたはＣＡＬ）がアクティブ化されて、校正動作中に第２電流ソース・シンク回路の一つ以上の蓄電素子５２０に蓄積されるバイアス電流Ｉｂｉａｓで、第２電流ソース・シンク回路を校正する。第２電流ソース・シンク回路の校正を受けて、第２ゲート制御信号ラインが非アクティブ化される。校正動作中にあらゆる縦列の電流ソース・シンク回路すべてが校正されると、アクティブマトリクスエリア１０２の画素１０４のプログラミング動作が開始されてアクセス制御ライン（ＡＣＳまたはＰａｎｅｌ＿ｐｒｏｇｒａｍ）がアクティブ化され、電流ソース・シンク回路の各々の一つ以上の対応蓄電素子５０２に蓄積されたバイアス電流がアクティブマトリクスエリア１０２の画素縦列１３２ａ，ｂ，ｎの各々に印加されるようにする。
【０１６８】
図１１ａおよび１１ｂは、校正動作例についてのＰ‐ＦＥＴベース電流シンク回路１１００および対応のタイミング図を図示している。この回路１１００は、図１０ａに示されたＮ‐ＦＥＴベース電流シンク・ソース１０００を拡張したものであるが、Ｎ‐ＦＥＴの代わりにＰ‐ＦＥＴで実行される。動作の概略は以下の通りである。回路１１００をプログラムまたは校正するため、ＶSR制御ライン１１０２がクロック信号によりアクティブとなる。トランジスタＴ２およびＴ４がオンとなり、Ｉｒｅｆがダイオード接続方式でＴ１およびＴ３を流れる。Ｔ２の導電路はＴ１およびＴ３のゲート電位をＶＳＳに近づける一方で、キャパシタＣSINKを充電させる。その結果、Ｔ３とＴ４との間の共通ソース・ドレーンノードが、Ｉｒｅｆの電流フローが維持される電位まで上げられる。
【０１６９】
ＶSR制御ライン１１０２は、Ｔ２およびＴ４のゲートに接続されている。Ｔ１およびＴ２のドレーンはアース電位ＶＳＳに接続されている。Ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ライン１１０４はＴ５のゲートに接続されている。Ｔ５のソースは、バイアス電流Ｉｂｉａｓとして画素縦列に印加される出力電流を提供する。Ｔ１のゲートは、Ｔ２のソースとＴ３のゲートとキャパシタＣSINKの一方のプレートとにも接続されたノードＢに接続されている。キャパシタの他方のプレートは、Ｔ３のソースとＴ４のドレーンとＴ５のドレーンとに接続されたノードＡに接続されている。Ｔ４のソースには、基準電流Ｉｒｅｆが印加される。
【０１７０】
校正段階または動作中のこの動作方法により、Ｔ３のゲート・ソース電位がそれぞれのデバイスの閾値電圧および移動度との相関関係でプログラムされる。これらのデバイスパラメータは実際にはＣSINKにプログラムされて、回路１１００がこれらのパラメータの変化に合わせて自己調節できるようにする。
【０１７１】
どの瞬間にもこのような回路が一つのみオンになると仮定すると、（画素アレイ１０２の各縦列について一つの）すべての電流ソース・シンク実例により基準電流Ｉｒｅｆが共有可能である。図１１ｂは、回路１１００のこのような二つの事例（つまり２本の画素縦列について）の動作を図示している。隣接ＶSRパルスは同時発生的であって、（１本の縦列について）一つの電流ソース・シンクブロックから（隣接の縦列の）別のブロックへＩｒｅｆが送られる。
【０１７２】
校正に続く画素プログラミング動作のアクティブ化は、以下のように進行する。ＶSR制御ライン１１０２がクロック信号により非アクティブ化される。ゆえにＴ２およびＴ４がオフになる。Ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ライン１１０４がクロック信号によりアクティブとなってＴ５がオンになる。Ｔ２がオフであるため、校正動作によりＣSINKの内部に蓄積された電荷が保持されて、Ｔ１とＴ３の両方のゲート‐ソース電圧が、プログラム制御電流Ｉｒｅｆを調節および維持してＴ５に流す。
【０１７３】
図１１ａに示された回路１１００は、校正動作のアクティブ化の間におけるカスケード電流ソース・シンク構成のものである。ＣSINKの電位は、Ｔ２にゲート電位を印加する間にＴ３にゲート‐ソース電位を加える。Ｔ１およびＴ３の共通ドレーン・ソースノードは、Ｔ３に必要とされる電流フローを提供するように調節を行う。Ｔ５から分かるようにこの技術は高出力インピーダンスを促すために採用され、こうして電圧変動に対する影響を一層受けにくくする。
【０１７４】
ＤＣ電圧プログラミングを含むＣＭＯＳ電流シンク
図１２は、ＤＣ電圧プログラミングを利用するＣＭＯＳ電流シンク・ソース回路１２００を図示している。上に開示された電流シンク・ソース回路と逆に、この回路１２００は外部クロックまたは電流基準信号を必要としない。電圧バイアスＶINと電源電圧（ＶＤＤおよびＶＳＳ）のみが必要とされる。この回路１２００は、クロックおよび関連の周辺回路の必要性を無くして広範囲のパネル上集積構成との適合が可能である。
【０１７５】
回路１２００は、デバイスパラメータ変化（例えば、ＴＦＴ電圧閾値ＶTおよび移動度の変化）の影響を抑制する高度な電流再現技術を基にしている。回路１２００は概して、ノードＶTESTに安定電位を発生させる電流ミラー１２０４を形成する８個のＴＦＴ（ｎ型を示すため下付き文字Ｎ、ｐ型を示すため下付き文字ＰをＭに付けて表記）を特徴とし、このノードは続いて、出力ＴＦＴ  ＭNOUTを駆動して、画素アレイ１０２の画素縦列の一つに供給されるバイアス電流Ｉｂｉａｓに対応する電流ＩOUTを供給するのに使用される。ゲート電位としてのＶTESTを共有する多数の出力ＴＦＴの組み込みが可能であることに注意すること。このような出力ＴＦＴのサイズまたはアスペクト比は、異なる大きさのＩOUTを供給するように変化可能である。縦列が一般的に３個以上の副画素（赤、緑、青）を含むＡＭＯＬＥＤディスプレイなどの用途では、３個以上の出力ＴＦＴを駆動するには、この設計の実例が一つのみ存在すればよい。
【０１７６】
ＤＣ電圧プログラミング電流シンク回路１２００は、制御可能バイアス電圧ＶINを受容するバイアス電圧入力１２０４を含む。回路１２００は、制御可能バイアス電圧入力１２０４ＶINに接続された入力トランジスタＭN1を含む。回路１２００は、第１電流ミラー１２０１と第２電流ミラー１２０２と第３電流ミラー１２０３とを含む。第１電流ミラー１２０１は、一対のゲート接続ｐ型トランジスタ（つまりゲートが一緒に接続されている）ＭP1，ＭP4を含む。第２電流ミラー１２０２は、一対のゲート接続ｎ型トランジスタＭN3，ＭN4を含む。第３電流ミラー１２０３は、一対のゲート接続ｐ型トランジスタＭP2，ＭP3を含む。電流ミラー１２０１，１２０２，１２０３は、入力トランジスタＭN1のゲート‐ソースバイアスにより生成されて第1電流ミラー１２０１により複製される初期電流Ｉ1が第２電流ミラー１２０２で反射され、第２ミラー１２０２により複製される電流が第３電流ミラー１２０３で反射され、第３電流ミラー１２０３により複製される電流が第１電流ミラー１２０１に印加されて電流シンク回路１２００に静的電流フローを生成するように配設されている。
【０１７７】
第１電流ミラー１２０１と第２電流ミラー１２０２との間のノード１２０６（ＶTEST）に接続され、静的電流フローによりバイアス付与されて出力ライン１２０８に出力電流Ｉoutを提供する出力トランジスタＭNOUTを、回路１２００は含む。入力トランジスタＭN1のゲート‐ソースバイアス（つまりゲートおよびソース端子におけるバイアス）は、制御可能バイアス電圧入力ＶINとアース電位ＶSSとにより生成される。第１電流ミラーおよび第３電流ミラーは、電源電圧ＶDDに接続されている。
【０１７８】
回路は、第３電流ミラー１２０３に接続されたｎ型フィードバックトランジスタＭN2を含む。フィードバックトランジスタＭN2のゲートは、入力トランジスタＭN1の端子（例えばドレーン）に接続されている。代替的に、フィードバックトランジスタのゲートは制御可能バイアス電圧入力１２０４に接続されている。回路１２００には好ましくは外部クロックまたは電流基準信号が見られない。制御可能バイアス電圧入力ＶINと電源電圧ＶDDとアース電位ＶSSのみによって電圧ソースが設けられ、外部制御ラインが回路１２００に接続されていないことが好ましい。
【０１７９】
この回路１２００の動作を以下に説明する。電圧バイアス入力１２０２への印加電圧バイアスＶINとＶSSとがＭN1のゲート‐ソースバイアスを設定して、電流Ｉ1が確定される。ＭP1およびＭP4による複合電流ミラーセットアップは、電流Ｉ1をＩ4に反射する。同様に、ＭN4およびＭN3による複合電流ミラーセットアップは、電流Ｉ4をＩ3に反射する。ＭP3およびＭP2による複合電流ミラーセットアップは、電流Ｉ3をＩ2に反射する。ＭN2のゲートはＭP1のゲートに接続されている。
【０１８０】
電流ミラー構成全体は、電流Ｉ1をＩ4に、Ｉ4をＩ3に、Ｉ3をＩ2に変換するフィードバックループを形成し、Ｉ2はＩ1に戻るフィードバックループを閉じる。上述した構成の直感による拡張としては、ＭN2のゲートもＶINに接続されてもよく、閾値電圧および移動度を補正する同じフィードバックループ方法が有効である。
【０１８１】
すべてのＴＦＴは飽和領域で機能するように設計され、ＭN4はＴＦＴの残りよりも大きく、出力電流ＩOUTの閾値電圧および移動度の変化の影響を最少にしている。
【０１８２】
この構成では、静的電流フロー（Ｉ1からＩ4）が出力ＴＦＴ  ＭNOUTにバイアス付与を行う必要がある。ゆえに、電力消費量制御にＩOUTが必要とされない時には電源電圧ＶDDを停止させることが望ましい。
【０１８３】
回路１２００は以下のように構成されている。上述のように、このＣＭＯＳ回路については、下付き文字Ｎはトランジスタがｎ型であることを示し、下付き文字Ｐはトランジスタがｐ型であることを示す。ＭNOUT、ＭN4、ＭN3、ＭN2、ＭN1のソースはアース電位ＶSSに接続されている。ＭNOUTのドレーンは、画素プログラミング中に画素アレイ１０２のｎ本の画素縦列の一つに供給されるバイアス電流Ｉｂｉａｓの形の出力電流ＩOUTを発生させる。ＭN1のゲートは、制御可能バイアス電圧ＶINを受容する。ＭP1、ＭP2、ＭP3、ＭP4のソースは電源電圧ＶDDに接続されている。ＭNOUTのゲートは、ＭP4のドレーンとＭN3のゲートとＭN4のドレーンにも接続されているＶTESTノードに接続されている。ＭN4のゲートはＭN3のゲートに接続されている。ＭN3のドレーンは、ＭP3のドレーンと、ＭP2のゲートにも接続されたＭP3のゲートとに接続されている。ＭP2のドレーンはＭN2のドレーンに接続され、ＭN2のゲートは、ＭP1のゲートと、ＭN1のドレーンにも接続されたＭP1のドレーンとに接続されている。ＭP3のゲートおよびドレーンは、ＭP1のゲートおよびドレーンのように一緒に結合されている。
【０１８４】
ＡＣ電圧プログラミングを含むＣＭＯＳ電流シンク
図１３ａおよび１３ｂは、交流（ＡＣ）電圧プログラミングを含むＣＭＯＳ電流シンク回路１３００と、回路１３００を校正するための対応の動作タイミング図とを図示している。この設計の中心となるのは、２個のキャパシタＣ１およびＣ２の充電および放電である。相互接続ＴＦＴは、二つのキャパシタをプログラムするのに、四つのクロック信号、すなわちＶG1，ＶG2，ＶG3，ＶG4を必要とする。これらのクロック信号は、電流ソース・シンク回路１２２により、または制御装置１１２により供給されるとよい。
【０１８５】
クロック信号ＶG1，ＶG2，ＶG3，ＶG4は、それぞれＴ２，Ｔ３，Ｔ５，Ｔ６のゲートに印加される。Ｔ２，Ｔ３，Ｔ５，Ｔ６はＮ型またはｐ型のＴＦＴであり、クロック信号アクティブ化方式（ハイからローまたはローからハイ）が適宜変形される。ｎとｐの両方の型のＴＦＴに共通する記載にするため、各トランジスタはゲートと第１端子と第２端子とを有するものとして説明され、型に応じて、第１端子はソースまたはドレーンでよく、第２端子はドレーンまたはソースでよい。第１制御可能バイアス電圧ＶIN1は、Ｔ２の第１端子に印加される。Ｔ２の第２端末は、Ｔ１のゲートとＴ３の第２端子と第１キャパシタＣ１の一方のプレートにも接続されたノードＡに接続されている。第１キャパシタＣ１の他方のプレートはアース電位ＶSSに接続されている。Ｔ１の第２端子もＶSSに接続されている。Ｔ１の第１端子は、Ｔ４の第２端子にも接続されたＴ３の第１端子に接続されている。Ｔ４のゲートは、Ｔ６の第２端子とＴ５の第１端子と第２キャパシタＣ２の一方のプレートにも接続された第２ノードＢに接続されている。第２キャパシタの他方のプレートはＶSSに接続されている。第２制御可能バイアス電圧ＶIN2は第２端子Ｔ５に印加される。Ｔ６の第１端子は、Ｔ７の第２端子にも接続されたＴ４の第１端子に接続されている。ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインはＴ７のゲートに接続され、Ｔ７の第１端子はＩｂｉａｓの形の出力電流を画素アレイ１０２の画素縦列の一つに印加する。Ｃ１およびＣ２の第２プレートはそれぞれ、基準電位でなく、（例えば電源電圧制御回路１１４および／または制御装置１１２により制御される）制御可能バイアス電圧に接続可能である。
【０１８６】
回路１３００の例示的動作を次に説明する。クロック信号ＶG1，ＶG2，ＶG3，ＶG4は一つずつアクティブになる４個の連続同時発生クロックである（図１３ｂ参照）。最初に、ＶG1がアクティブになりＴ２をオンにする。キャパシタＣ１はＴ２を介して名目的にはＶIN1まで充電される。その後で次のクロック信号ＶG2がアクティブになり、Ｔ３がオンになる。この時にＴ１は、Ｔ３を通してＣ１を放電させる導電路を備えるダイオード接続構成である。このような放電期間の長さは短くされる。ゆえにＣ１の最終電圧は、Ｔ１のデバイス閾値電圧および移動度により決定される。言い換えると、放電プロセスは、プログラミング後のＣ１の電位をデバイスパラメータと関連付けて、補正を達成する。続いて、他のキャパシタＣ２が、それぞれＶG3およびＶG4のクロック信号によるアクティブ化により、同様に充電および放電される。
【０１８７】
回路１３００に示された２キャパシタ構成は、このような設計の出力インピーダンスを上昇させて、出力電圧変動に対する高い無影響性を可能にする。デバイスパラメータに左右されないことに加えて、この回路１３００はＡＣ駆動の性質のため消費電力が非常に少ない。モバイル電子機器など超低電力デバイスへのこの回路１３００の採用を促す静的電流の流れは存在しない。
【０１８８】
ＡＣ電圧プログラミング電流シンク回路１３００は、一つずつ指定の順序でアクティブ化されるクロック信号（ＶG1，ＶG2，ＶG3，ＶG4）を各々が受容する（図１３ｂ参照）４個のスイッチングトランジスタＴ２，Ｔ３，Ｔ５，Ｔ６を含む。第１キャパシタＣ1は、第１クロック信号ＶG1のアクティブ化により校正動作中に充電されて、第１クロック信号ＶG1のアクティブ化および非アクティブ化に続く第２クロック信号ＶG2のアクティブ化により放電される。第１キャパシタＣ1は第１Ｔ２と第２スイッチトランジスタＴ３とに接続されている。第２キャパシタＣ２は第３クロック信号ＶG3のアクティブ化により校正動作中に充電され、第３クロック信号ＶG3のアクティブ化および非アクティブ化に続く第４クロック信号ＶG4のアクティブ化により放電される（図１３ｂ参照）。第２キャパシタＣ２は、第３および第４スイッチングトランジスタＴ５およびＴ６に接続されている。出力トランジスタＴ７は第４スイッチングトランジスタＴ６に接続されて、校正動作に続くプログラミング動作中に、校正動作中に第１キャパシタＣ1に蓄積された電流から導出される出力電流Ｉｏｕｔを流入させる。図１３ａの例に示されているように、４個のスイッチングトランジスタＴ２，Ｔ３，Ｔ５，Ｔ６はｎ型である。回路１３００は、第２スイッチングトランジスタＴ３に接続されて第１キャパシタＣ１の導電路を用意して第２スイッチングトランジスタＴ３を通して放電を行う第１導電トランジスタＴ１を含む。第１キャパシタＣ１の充電の後の第１キャパシタＣ１の電圧は、第１導電トランジスタＴ３の閾値電圧および移動度と相関関係にある。回路１３００は、第４スイッチングトランジスタＴ６に接続されて第２キャパシタＣ２の導電路を用意して第４スイッチングトランジスタＴ６を通して放電を行う第２導電トランジスタＴ４を含む。図１３ａの例では、トランジスタの数はちょうど７個であって、キャパシタの数はちょうど２個である。
【０１８９】
交流（ＡＣ）電圧による電流シンクのプログラミングについての例示的タイミング図が、図１３ｂに示されている。タイミングは、第１クロック信号ＶG1をアクティブ化（ｎ型回路についてはアクティブハイ、ｐ型回路についてはアクティブロー）して第１キャパシタＣ1を充電することにより校正動作を開始することを含む。次に第１クロック信号が非アクティブ化され、第２クロック信号ＶG2がアクティブ化されて第１キャパシタＣ1に放電を開始させる。次に、第２クロック信号ＶG2が非アクティブ化され、第３クロック信号ＶG3がアクティブ化されて第２キャパシタＣ2に充電させる。次に、第３クロック信号ＶG3が非アクティブ化され、第４クロック信号ＶG4がアクティブ化されて第２キャパシタＣ2に放電を開始させる。第４クロック信号ＶG4が非アクティブ化されて校正動作を終了させ、アクセス制御ライン（ｐａｎｅｌ＿ｐｒｏｇｒａｍ）がプログラミング動作でアクティブ化されて、第１キャパシタＣ2に蓄積された電流から導出されたバイアス電流Ｉｂｉａｓがプログラミング動作中に発光ディスプレイ１００のアクティブマトリクスエリア１０２の画素縦列に印加されるようにする。Ｃ１およびＣ２の第２プレートのための制御可能バイアス電圧（それぞれＶIN1およびＶIN2）を使用する場合には、各キャパシタが最初の四つの動作サイクル中に同じ電圧レベルを持ち、それから画素プログラミングレベル中に異なるレベルに変化する。こうして、電流ソース・シンク回路１３００により発生される電流レベルについて、より有効な制御が行われる。
【０１９０】
ＮＦＥＴおよびＰＦＥＴベース回路の互換性
本節は、ＰＦＥＴベースおよびＮＦＥＴベースの画素回路設計の相違点と、ｎ型回路からｐ型へ、およびその逆にどのように変換するかを概説する。各画素の発光ダイオードへの電流の極性はＮＦＥＴおよびＰＦＥＴタイプの回路の両方について同じでなければならないため、発光ダイオードを通る電流は、画素発光中に両方のケースでＥＬ＿ＶＤＤなどの電源電圧からＥＬ＿ＶＳＳなどのアース電位へ流れる。
【０１９１】
ｎ型およびｐ型ＴＦＴの間でどのように変換を行うかの例として、図１４ａの画素回路１４００を挙げる。ここで、駆動トランジスタＴ１はｐ型であって、スイッチトランジスタＴ２およびＴ３はｎ型である。各画素１０４のクロック信号、すなわち（第１横列についての）ＳＥＬ＿１と（第２横列についての）ＳＥＬ＿２などは、図１４ｂのタイミング図に示されているように反転されている。ＰＦＥＴベース画素回路では、Ｐ型素子が使用されるためＳＥＬ＿ｘ信号はアクティブローである。ここで回路１４００では、Ｎ型素子が使用されるためＳＥＬ信号はアクティブハイである。他の信号のタイミングとその相対的時間間隔は、二つの種類の間で同一である。しかし、ｐ型構成の駆動トランジスタＴ１がＴ１のゲートとＥＬ＿ＶＤＤとの間にゲート‐ソース電圧を有することは言及に値する。ゆえにｐ型構成では、ＴＦＴ  Ｔ１が飽和領域で作動している限り、ＯＬＥＤの電圧がＴ１を流れる電流に及ぼす作用は最少である。しかし、対応するｎ型では、ゲート‐ソース電圧はＴ１のゲートとＶOLEDノードとの間である（Ｔ２とＴ３との間の共通ソース・ドレーンノードに対応する）。発光段階中のＯＬＥＤ電流は、画素１０４の性能の安定性に影響するだろう。これは、ＴＦＴのサイジングおよび画素回路１０４への適切なバイアス付与により軽減され、デバイス（Ｔ１）の変化に対してＯＬＥＤ電流が影響を受けないようにする。やはりこれは、同じ画素設計のＮおよびＰ型構成の間に見られる主な設計および動作上の相違の一つに関わっている。
【０１９２】
同じ指摘が、ここに開示される電流シンク・ソース回路に当てはまる。本節では、上述した二つの電流シンク設計を概説し、トランジスタ（ＮまたはＰＦＥＴ）の極性の重要性について説明する。図１５ａおよび１６ａに示された概略図は、ｎ型およびｐ型のＦＥＴを使用してそれぞれ実行される電流シンク・ソース回路１５００，１６００を図示している。電流シンクのための主な要件は、出力端子からの一定電流の流入路を用意することである。ＮＦＥＴおよびＰＦＥＴの間のわずかな相違のため、ｐ型ＴＦＴは本質的に電流シンクの実行には一層困難である。Ｎ型回路１５００（図１５ａ）では、Ｔ１を通過する電流レベルは、キャパシタＣSINKにおけるＶＳＳおよび電圧により設定される飽和領域のゲート‐ソース電圧により主に決定される。この時、キャパシタは外部手段により容易にプログラムされる。ここで、ソースは常にＴＦＴ電流路の低電位ノードである。逆に、ＰＦＥＴのソースノード（図１６ａ参照）は、ＴＦＴ電流路の高電位ノードである。ゆえに、ＶＳＳはＰＦＥＴであった場合にはＴ１のソースノードではない。その結果、同じＮＦＥＴのための回路は、対応のＰＦＥＴに合わせて変形しなければ再利用できない。そのため、図１６ａに示されているような異なる回路が実行されなければならない。ＰＦＥＴ実行例は、ＰＦＥＴ  Ｔ３のゲートとソースとの間に接続されたキャパシタＣSINKを有する。電流シンクの実際の動作についてはすでに説明しており、ここでは繰り返さないものとする。
【０１９３】
回路１５００は以下のように構成される。基準電流ＩｒｅｆがＴ５のドレーンに印加される。ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインは、Ｔ６のゲートに接続されている。ＶSR制御ラインは、Ｔ５のゲートとＴ４のゲートとに接続されている。Ｔ１のゲートは、Ｔ２のソースと第１キャパシタＣSINK1の一方のプレートとに接続されている。第１キャパシタの他方のプレートは、Ｔ１のソースにも接続されたアース電位ＶＳＳに接続されている。Ｔ２のドレーンは、ノードＡでＴ３のソースとＴ１のドレーンとに接続されている。Ｔ３のドレーンは、Ｔ５のソースとＴ６のソースとＴ４のドレーンにも接続されたノードＢに接続されている。Ｔ４のソースは、Ｔ３のゲートと第２キャパシタＣSINK2の一方のプレートとに接続され、他方のプレートはＶＳＳに接続されている。Ｔ５のドレーンは、画素アレイ１０２の画素縦列の一つに供給されるＩｂｉａｓの形の出力電流を印加する。ｐａｎｅｌ＿ｐｒｏｇｒａｍおよびＶSR制御ラインのアクティブ化および非アクティブ化は、電流ソース制御手段１２２または制御装置１１２により制御可能である。
【０１９４】
回路１６００は、各画素縦列にバイアス電流Ｉｂｉａｓを提供するための５個のＰ型ＴＦＴを示している。基準電流ＩｒｅｆがＴ４のソースに印加される。ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインは、回路１６００の校正中にＴ５のゲートに印加されてこれをオンまたはオフにする。ＶSR制御ラインは、Ｔ４のゲートとＴ２のゲートとに接続されている。Ｔ２のソースはノードＡで、Ｔ１のゲートとＴ３のゲートとキャパシタＣSINKの一方のプレートとに接続されている。キャパシタの他方のプレートは、Ｔ３のソースとＴ４のドレーンとＴ５のドレーンとに接続されたノードＢに接続されている。Ｔ３のドレーンはＴ１のソースに接続されている。Ｔ５のソースは、バイアス電流Ｉｂｉａｓの形の出力電流を画素アレイ１０２の画素縦列の一つに提供する。
【０１９５】
図１５ｂおよび１６ｂのタイミング図は、電流ソース・シンク回路がｎ型であるかｐ型であるかに応じて、クロック制御ラインのアクティブ化がどのように反転されるかを図示している。二つの電流シンク構成はトランジスタ極性の相違に対応し、加えてクロック信号は二つの構成の間で反転されなければならない。ゲート信号は同じタイミングシーケンスを共有するが反転されている。すべての電圧および電流バイアスは不変である。ｎ型の場合には、ＶSRおよびｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインはアクティブハイであるのに対して、ｐ型の場合には、ＶSRおよびｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインはアクティブローである。ここに開示される電流ソース・シンク回路のタイミング図には、図示簡略化のため２本の縦列のみが示されているが、画素アレイ１０４のあらゆる縦列のためのＶSR制御ラインが、ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ラインがアクティブ化される前に順にアクティブ化されることを理解すべきである。
【０１９６】
ディスプレイ均一性の改良
本開示の別の態様によれば、図１に示されたディスプレイ１００などのディスプレイの空間的および／または時間的な均一性を改良するための技術が開示される。これらの技術は、画素アレイ１０２の縦列の各々へのバイアス電流Ｉｂｉａｓが導出される基準電流ソースＩｒｅｆの迅速な校正を行い、ダイナミックレンジを改良することによりノイズ効果を軽減する。これらは、画素１０４の各々の個別ＴＦＴの不安定性および不均一性にもかかわらずディスプレイの均一性および寿命を向上させる。
【０１９７】
二つの校正レベルは、画素アレイ１０２に表示されるフレームとして現れる。第１レベルは、基準電流Ｉｒｅｆによる電流ソースの校正である。第２レベルは電流ソースによるディスプレイ１００の校正である。本文における「校正」の語は、校正が発光中に電流ソースまたはディスプレイを校正またはプログラムすることを指しているのに対して、電流バイアス電圧プログラミング（ＣＢＶＰ）駆動方式における「プログラミング」は、画素アレイ１０２の各画素１０４に望ましい輝度を表すプログラミング電圧ＶPを蓄積するプロセスを指すという点で、プログラミングと異なっている。電流ソースおよび画素アレイ１０２の校正は一般的に、各フレームのプログラミング段階では実行されない。
【０１９８】
図１７は、電流ソース回路１２０と任意の電流ソース制御手段１２２と制御装置１１２とが組み込まれた校正回路１７００のブロック図の例を図示している。校正回路１７００は、アクティブマトリクスエリア１０２を有するディスプレイパネル１００のための電流バイアス電圧プログラミング回路に使用される。電流ソース回路１２０は、ディスプレイ１００の外部から供給されるかアクティブエリア１０２を囲繞する周辺エリア１０６でディスプレイ１００に組み込まれる基準電流Ｉｒｅｆを受容する。図１７ではＣＡＬ１およびＣＡＬ２と表記された校正制御ラインは、どの横列の電流ソース回路が校正されるかを決定する。電流ソース回路１２０は、アクティブマトリクスエリア１０２の各画素縦列に印加されるバイアス電流Ｉｂｉａｓを流入または流出させる。
【０１９９】
図１８Ａは、校正回路１７００の概略図の例を図示している。校正回路１７００は、第１横列の校正電流ソース１８０２（ＣＳ＃１と表記）と、第２横列の校正電流ソース１８０４（ＣＳ＃２と表記）とを含む。校正回路１７００は、第２横列の校正電流ソース１８０４が基準電流Ｉｒｅｆにより校正されている間に、第１横列の校正電流ソース１８０２（ＣＳ＃１）にバイアス電流Ｉｂｉａｓでディスプレイパネル１０２を校正させるように構成された第１校正制御ライン（ＣＡＬ１と表記）を含む。第１および第２横列の校正電流ソース１８０２，１８０４の電流ソースは、ここに開示される電流シンク・ソース回路のいずれかを含み得る。「電流ソース」の語は電流シンクを含むかその逆もあり、ここでは互換的な使用が意図されている。校正回路１７００は、第１横列の校正電流ソース１８０２が基準電流Ｉｒｅｆにより校正されている間に第２横列の校正電流ソース１８０４（ＣＳ＃２）にバイアス電流でディスプレイパネル１０２を校正させるように構成された第２校正制御ライン（ＣＡＬ２と表記）を含む。
【０２００】
第１横列および第２横列の構成電流ソース１８０２，１８０４は、ディスプレイパネル１００の周辺エリア１０６に配置されている。第１基準電流スイッチ（Ｔ１と表記）は、基準電流ソースＩｒｅｆと第１横列の校正電流ソース１８０２との間に接続されている。第１基準電流スイッチＴ１のゲートは、第１校正制御ラインＣＡＬ１に結合されている。図１７を参照すると、第１校正制御ラインＣＡＬ１はインバータ１７０２も通過し、第２校正制御ラインＣＡＬ２はインバータ１７０４を通過して、極性が反対であることを除いてＣＡＬ１およびＣＡＬ２と一緒にクロック信号を受ける／ＣＡＬ１および／ＣＡＬ２制御ラインを発生させる。こうして、ＣＡＬ１がハイの時に／ＣＡＬ１はローであり、ＣＡＬ２がローの時に／ＣＡＬ２はハイである。こうして、異なる横列の校正電流ソース１８０２，１８０４によりディスプレイパネルが校正されている間に電流ソースの校正が可能となる。やはり図１８Ａを参照すると、第２基準電流スイッチＴ２は、基準電流ソースＩｒｅｆと第２横列の校正電流ソース１８０４との間に接続されている。第２基準電流スイッチＴ２のゲートは、第２校正制御ラインＣＡＬ２に結合されている。第１バイアス電流スイッチＴ４は第１校正制御ラインに接続され、第２バイアス電流スイッチＴ３は第２校正制御ラインに接続されている。スイッチＴ１〜Ｔ４は、ｎまたはｐ型のＴＦＴトランジスタでよい。
【０２０１】
第１横列の校正電流ソース１８０２は、アクティブエリア１０２の各画素縦列に一つずつの電流ソース（ここに開示される電流シンク・ソース回路のいずれかなど）を含む。電流ソース（またはシンク）の各々は、対応の画素縦列のためのバイアス電流ライン１３２にバイアス電流Ｉｂｉａｓを供給するように構成されている。第２横列の校正電流ソース１８０４も、アクティブエリア１０２の各画素縦列に一つずつの電流ソース（ここに開示される電流シンク・ソース回路のいずれかなど）を含む。電流ソースの各々は、対応の画素縦列のためのバイアス電流ライン１３２にバイアス電流Ｉｂｉａｓを供給するように構成されている。第１および第２横列の校正電流ソースの各電流ソースは、ディスプレイパネル１００のアクティブエリアの画素縦列１３２の各々に同じバイアス電流を供給するように構成されている。
【０２０２】
第１校正制御ラインＣＡＬ１は、第１画像フレームがディスプレイパネルに表示されている間に校正電流ソース１８０２の第１横列にバイアス電流Ｉｂｉａｓでディスプレイパネル１００を校正させるように構成されている。第２校正制御ラインＣＡＬ２は、第１フレームに続く第２フレームがディスプレイパネル１００に表示されている間に、第２横列の校正電流ソース１８０４にバイアス電流Ｉｂｉａｓでディスプレイパネル１００の各縦列を校正させる。
【０２０３】
基準電流Ｉｒｅｆは一定であり、ある構成では、ディスプレイパネル１００の外部にある従来の電流ソース（不図示）からディスプレイパネル１００に供給可能である。図１８Ｂのタイミング図を参照すると、第１校正制御ラインＣＡＬ１は第１フレーム中にはアクティブ（ハイ）であるのに対して、第２校正制御ラインＣＡＬ２は第１フレーム中には非アクティブ（ロー）である。第１フレームに続く第２フレーム中には、第１校正制御ラインＣＡＬ１が非アクティブ（ロー）であるのに対して、第２校正制御ラインＣＡＬ２は第２フレーム中にアクティブ（ハイ）である。
【０２０４】
図１８ｂのタイミング図は、アクティブエリア１０２を有する発光ディスプレイパネル１００のための電流バイアス電圧プログラミング回路を校正する方法を実行するものである。第２横列の校正電流ソース・シンク回路（ＣＳ＃２）を基準電流Ｉｒｅｆにより校正している間に、第１校正制御ラインＣＡＬ１がアクティブ化されて、第１列（ＣＳ＃１）の校正電流ソース・シンク回路により提供されるバイアス電流Ｉｂｉａｓで第１横列の校正電流ソース・シンク回路（ＣＳ＃１）にディスプレイパネル１００を校正させる。校正ソース・シンク回路は、ここに開示されるいかなる回路でもよい。
【０２０５】
基準電流Ｉｒｅｆにより第１横列（ＣＳ＃１）を校正している間に、第２校正制御ラインＣＡＬ２がアクティブ化されて、第２縦列（ＣＳ＃２）の校正電流・シンク回路により提供されるバイアス電流Ｉｂｉａｓでディスプレイパネル１００を校正する。ディスプレイパネル１００に表示される第１フレーム中に第１校正制御ラインＣＡＬ１がアクティブ化され、ディスプレイパネル１００に表示される第２フレーム中に第２校正制御ラインＣＡＬ２がアクティブ化される。第２フレームは第１フレームに続くものである。第１校正制御ラインＣＡＬ１をアクティブ化した後、第２校正制御ラインＣＡＬ２をアクティブ化する前に第１校正制御ラインＣＡＬ１が非アクティブ化される。第２横列（ＣＳ＃２）の回路により提供されるバイアス電流Ｉｂｉａｓでディスプレイパネル１００を校正した後で、第２校正制御ラインＣＡＬ２が非アクティブ化されて第２フレームの校正サイクルを完了する。
【０２０６】
第１校正制御ラインおよび第２校正制御ラインのアクティブ化および非アクティブ化のタイミングは、ディスプレイパネル１００の制御装置１１２，１２２により制御される。制御装置１１２，１２２は、発光ディスプレイパネル１００の複数の画素１０４が配置されるアクティブエリア１０２の近傍のディスプレイパネル１００の周辺エリア１０６に配置されている。制御装置は、電流ソース・シンク制御回路１２２でよい。発光ディスプレイパネル１００は、１９２０×１０８０画素以下の解像度を有するとよい。発光ディスプレイ１００は、１２０Ｈｚ以下のリフレッシュレートを有するとよい。
【０２０７】
減衰入力信号および低プログラミングノイズを含む画素回路
ディスプレイ効率の向上は、ディスプレイの電流駆動画素を駆動するのに必要とされる電流を削減することを必要とする。高ＴＦＴ移動度を持つバックプレーン技術は、限定的な入力ダイナミックレンジを有する。その結果、ノイズおよびクロストークが画素データに重大なエラーを引き起こす。図１９は、入力信号とプログラミングノイズとを同じ割合で減衰する画素回路１９００を図示している。重要なことであるが、プログラミング電圧を保持する蓄電キャパシタは、二つの小型キャパシタＣS1およびＣS2に分割される。ＣS2はＶＤＤラインの下方にあるため、画素１９００の開口率の向上に役立つだろう。ノードＡにおける最終電圧ＶAは、以下の等式で表される。
ＶA＝ＶB＋（ＶP−Ｖref−Ｖn）・（ＣS1／ＣS2）
【０２０８】
ここでＶBはバイアス電流Ｉｂｉａｓにより生成される校正電圧であり、ＶPは画素のためのプログラミング電圧であり、Ｖnはプログラミングノイズおよびクロストークである。
【０２０９】
図１９に示された画素１９００は、図４ａに示された画素１０４ａ，ｂに類似した、各々がＴ１からＴ６と表記された６個のｐ型ＴＦＴトランジスタを含む。ＳＥＬおよびＥＭと表記された２本の制御ラインが存在する。ＳＥＬラインは、プログラムされる画素横列を選択するためのセレクトラインであり、発光制御ラインＥＭは、ＴＦＴ  Ｔ６を作動させて発光素子１９０２ａを発光状態とするのに使用される図４ａに示されたＧEM制御ラインに類似している。この画素のためのセレクト制御ラインＳＥＬは、Ｔ２，Ｔ３，Ｔ４のそれぞれのベース端子に接続されている。ＳＥＬラインがアクティブである時にこれらのトランジスタはオンになる。発光制御ラインＥＭはＴ５およびＴ６のベースに接続されて、アクティブ化されるとこれらのトランジスタをオンにする。
【０２１０】
Ｔ５のソースに基準電圧Ｖｒｅｆが印加される。画素１９００のプログラミング電圧は、Ｖｄａｔａを介してＴ４のソースに供給される。Ｔ１のソースは電源電圧Ｖｄｄに接続されている。バイアス電流Ｉｂｉａｓが、Ｔ３のドレーンに印加される。
【０２１１】
Ｔ１のドレーンは、Ｔ２のドレーンとＴ３のソースとＴ６のソースにも接続されたノードＡに接続されている。Ｔ１のゲートは第１および第２キャパシタＣS1およびＣS2とＴ２のソースとに接続されている。Ｔ２，Ｔ３，Ｔ４のゲートはセレクトラインＳＥＬに接続されている。Ｔ４のソースは、電圧データラインＶｄａｔａに接続されている。Ｔ４のドレーンは、第１蓄電キャパシタとＴ５のドレーンとに接続されている。Ｔ５のソースは基準電圧Ｖｒｅｆに接続されている。Ｔ６およびＴ５のゲートは、発光素子が作動する時を制御するための発光制御ラインＥＭに接続されている。Ｔ６のドレーンは、アース電位に陰極が接続された発光素子の陽極に接続されている。Ｔ３のドレーンは、バイアス電流Ｉｂｉａｓを受容する。
【０２１２】
図２０は、Ｔ１からＴ３と表記された３個のｐ型ＴＦＴトランジスタを有して単一のセレクトラインＳＥＬを有するが、図１９の画素回路１９００に示された発光制御ラインＥＭは有していない別の画素回路２０００である。セレクトラインＳＥＬは、Ｔ２およびＴ３のゲートに接続されている。この画素回路２０００のためのプログラミング電圧を運ぶ電圧データラインは、第１蓄電キャパシタＣS1の一方のプレートに直接接続されている。第１蓄電キャパシタＣＳ１の他方のプレートは、Ｔ２のソースと駆動トランジスタＴ１のゲートと第２蓄電キャパシタＣS2の一方のプレートにも接続されたノードＢに接続されている。第２蓄電キャパシタの他方のプレートは、Ｔ１のソースにも接続された電源電圧Ｖｄｄに接続されている。Ｔ１のドレーンは、Ｔ２のドレーンとＴ３のソースとＯＬＥＤなどの発光素子の陰極にも接続されたノードＡに接続されている。ＬＥＤの陽極は、アース電位に接続されている。Ｔ３のドレーンは、Ｔ３がアクティブ化される時にバイアス電流Ｉｂｉａｓを受容する。
【０２１３】
ここに開示される回路のいずれも、例えばポリシリコン、アモルファスシリコン、有機半導体、金属酸化物、そして従来のＣＭＯＳを含む多様な製造技術に従った製造が可能である。ここに開示される回路のいずれも、その相補的な対応の回路アーキテクチャによる変形が可能である（例えばｎ型回路がｐ型回路に変換されるかその逆が可能である。）。
【０２１４】
本開示の特定の実施形態および用途が図示および説明されたが、本開示はここに開示される構造および構成そのものに限定されないことと、添付の請求項により規定される発明の範囲から逸脱しない様々な修正、変更、および変形が上記の説明から明らかとなることが理解されるはずである。
【符号の説明】
【０２１５】
１００  電子ディスプレイシステム・パネル
１０２  アクティブマトリクスエリア
１０４ａ〜ｎ  画素
１０６  周辺エリア
１０８  ゲート・アドレスドライバ回路
１１０  ソース・データドライバ回路
１１２  制御装置
１１４  電源電圧制御手段
１２０  電流ソース・シンク回路
１２２  電流ソース制御手段
１２４  電流ソース・シンクアドレスドライバ
１３２ａ〜ｎ  電流バイアスライン
２００  ＣＢＶＰ回路
２０２ａ〜ｎ  発光素子
２０６  共有スイッチトランジスタ
２１０  基準電圧スイッチ
２１２ａ〜ｎ  画素駆動回路
２１４ａ〜ｎ  蓄電素子／キャパシタ
２１６  基準電圧制御ライン
４０２ａ，ｂ  ゲートトランジスタ
５００，５００'，５００"  高インピーダンス電流シンク・ソース回路
５０２，５０２'  校正制御ライン
５０４，５０４'  アクセス制御ライン
５１０  入力
５１２  基準電流
５１４  ノード
５１６  第１トランジスタ
５１８  第２トランジスタ
５２０  蓄電素子
５２２  出力トランジスタ
９００  電圧‐電流コンバータ回路
９０２  ＣＡＬ制御ライン
１０００  電流シンク回路
１００２，１１０２  ＶSR制御ライン
１００４  ｐａｎｅｌ＿ｐｒｏｇｒａｍ制御ライン
１１００  Ｐ‐ＦＥＴベース電流シンク回路
１２００  ＣＭＯＳ電流シンク・ソース回路
１２０１，１２０２，１２０３  電流ミラー
１２０４  制御可能バイアス電圧入力
１２０６  ノード
１２０８  出力ライン
１３００  ＣＭＯＳ電流シンク回路
１４００  画素回路
１５００，１６００  電流シンク・ソース回路
１７００  校正回路
１７０２，１７０４  インバータ
１８０２，１８０４  校正電流ソース列
１９００，２０００  画素回路
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
0006488254.tif 000009
【図５ｂ−１】
0006488254.tif 000010
【図５ｂ−２】
0006488254.tif 000011
【図５ｃ】
0006488254.tif 000012
【図６】
0006488254.tif 000013
【図７ａ】
0006488254.tif 000014
【図７ｂ】
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【図８】
0006488254.tif 000016
【図９ａ】
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【図９ｂ】
0006488254.tif 000018
【図１０ａ】
0006488254.tif 000019
【図１０ｂ】
0006488254.tif 000020
【図１１ａ】
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【図１１ｂ】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１６ａ】
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【図１６ｂ】
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【図１７】
0006488254.tif 000032
【図１８ａ】
0006488254.tif 000033
【図１８ｂ】
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【図１９】
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【図２０】
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