(57)【特許請求の範囲】
【請求項１】
ソース部及び前記ソース部と離間して配されるドレイン部と、
前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、領域中に量子ドットを形成する量子ドット形成不純物が含まれる量子ドット形成半導体部と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極が配されるゲート部と、で形成され、
前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有し、
前記ソース部及び前記ドレイン部間の最短距離であるゲート長が大きくとも１００ｎｍ未満であり、
前記量子ドット形成半導体部が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で形成されることを特徴とする単電子トランジスタ。
【請求項２】
ゲート長が小さくとも５ｎｍ以上である請求項１に記載の単電子トランジスタ。
【請求項３】
半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項１から２のいずれかに記載の単電子トランジスタ。
【請求項４】
半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌ及びＮである請求項３に記載の単電子トランジスタ。
【請求項５】
ソース部と量子ドット形成半導体部との境界及びドレイン部と前記量子ドット形成半導体部との境界のいずれかの境界に形成されるトンネル接合がＰＮ接合で形成される請求項１から４のいずれかに記載の単電子トランジスタ。
【請求項６】
トンネル接合がショットキー接合で形成される請求項１から４のいずれかに記載の単電子トランジスタ。
【請求項７】
ソース部を形成するソース部形成工程と、
前記ソース部と離間してドレイン部を形成するドレイン部形成工程と、
前記ソース部及び前記ドレイン部の間に、量子ドットを形成する量子ドット形成不純物を含む量子ドット形成半導体部を形成する量子ドット形成半導体部形成工程と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極を配したゲート部を形成するゲート部形成工程と、を含み、
前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも１００ｎｍ未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程であり、
前記量子ドット形成半導体部形成工程が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で前記量子ドット形成半導体部を形成する工程であることを特徴とする単電子トランジスタの製造方法。
【請求項８】
請求項１から６のいずれかに記載の単電子トランジスタを有することを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、室温動作が可能な単電子トランジスタ及びその製造方法並びに前記単電子トランジスタを有する集積回路に関する。
【背景技術】
【０００２】
近年、従来のＣＭＯＳ論理回路に基づくコンピュータに代わる次世代のコンピュータとして、量子コンピュータが注目されている。前記量子コンピュータは、その並列計算能力により、従来型のコンピュータでは実現できない計算性能が期待されている。
【０００３】
前記量子コンピュータは、量子ビットを基本素子とする。現在実用化されている前記量子ビットとしては、超伝導型量子ビットを用いたものが挙げられるが、前記超伝導型量子ビットは、超伝導現象を利用するため、極低温下でしか動作できない問題がある。
また、半導体で作製する単電子トランジスタ中の前記量子ビットを用いることが試みられている（例えば、非特許文献１参照）。前記単電子トランジスタによれば、前記超伝導量子ビットに比べ高い集積度を実現でき、また、前記超伝導型量子ビットに比べ高温での動作が可能である。
【０００４】
図１に一般的な単電子トランジスタの等価回路の例を示す。本例において前記単電子トランジスタは、ドレイン電圧ＶＤが印加された状態で、静電容量ＣＲ，ＣＬの２つのトンネル障壁の間に配された量子ドット（単電子島とも呼ばれる）が静電容量ＣＧのゲート電極のゲート電圧ＶＧを変化させることで単電子動作する。
即ち、前記量子ドット内に存在するＮ個（Ｎは整数）の電子は、静電容量ＣＲ，ＣＬ，ＣＧの総和が小さいときに、前記量子ドットと前記トンネル障壁との間でトンネルが禁止され電流の流れないクーロンブロッケード状態となるが、ゲート電圧ＶＧを変化させると、前記ゲート電極と前記量子ドットとの容量的な結合により、前記量子ドットにおけるエネルギー準位が変化し、ソースから図中左側の前記トンネル障壁を介して前記量子ドット内に１つの電子のトンネルが許容され、前記量子ドット内に存在する電子がＮ＋１個となる。この単電子は、前記量子ドット内から右側の前記トンネル障壁をそのままトンネルしてドレインに移動する（図２（ａ），（ｂ）参照）。これにより、前記単電子トランジスタでは、前記量子ドット内の電子数がＮ個とＮ＋１個の状態をとることができ、一旦、ソースからトンネル移動してＮ＋１個となった前記量子ドット内の電子がドレインにトンネル移動して再びＮ個となることで電流を流すことができ、また、再度電流が流れない前記クーロンブロッケード状態をとることで単電子の移動に基づくオンオフ動作が可能となる。このオンオフ動作は、ソース・ドレイン間の電流の振動（クーロンピーク）により確認することができる。なお、図２（ａ）は、前記クーロンブロッケード状態における前記エネルギー準位を示す図であり、図２（ｂ）は、前記トンネルが許容される状態における前記エネルギー準位を示す図である。前記エネルギー準位の間隔は、ΔＥＣで一定である。
【０００５】
前記単電子トランジスタとしては、前記量子ドットを微細化することで、より高温側での動作を期待することができ、室温動作に向けて、例えば、微細加工により前記量子ドットを微細化する方法（特許文献１，２，非特許文献２参照）が提案されている。
しかしながら、現在の微細加工技術を用いた場合、前記量子ドットを５ｎｍ程度の大きさで作製可能であるが、このような微細加工技術を用いても室温動作を可能とする単電子トランジスタを実現することができていないのが現状である。
また、前記量子ドットをナノ粒子を用いて形成して微細化する方法（特許文献３，４参照）も提案されているが、前記ナノ粒子のサイズのばらつきを回避できないため、均一な素子の生産に難がある。
【０００６】
一方、前記微細加工技術によらない別の方法として、シリコン中の不純物やＭＯＳトランジスタのチャネル中に存在する不純物を前記量子ドットとして用いる方法（非特許文献３、４参照）が提案されている。これらの提案によれば、原子サイズの前記不純物が前記量子ドットとしての役割を果たすため、極めて微小な量子ドットを作製することができる。
しかしながら、シリコンＭＯＳトランジスタのチャネル中に存在する前記不純物を前記量子ドットとして利用する場合でも、前記シリコンＭＯＳトランジスタ中に発生する熱拡散電流を動作原理に用いるため、温度上昇とともに前記熱拡散電流の量がトンネル電流を上回り、前記トンネル電流が前記熱拡散電流に埋もれ、その結果、室温環境下では、前記単電子トランジスタとして機能させることができなくなる問題がある。
【０００７】
こうした状況にあるため、室温動作可能な単電子トランジスタとしては、ナノ材料を用いて特殊な加工を行って形成されたものなど、数例に限られており、容易に製造を行うことができない問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３１９０３８号公報
【特許文献２】特開２００６−３０３０１８号公報
【特許文献３】特開２００８−    ４７９１号公報
【特許文献４】特開２０１４−１７５６５８号公報
【非特許文献】
【０００９】
【非特許文献１】T. Mori et al., Journal of Vacuum Science & Technology B vol. 27, p. 795 (2009), “Formation of single electron transistors in single-walled carbon nanotubes with low energy Ar ion irradiation technique”
【非特許文献２】E. Prati et al, Nanotechnology vol.23, No. 215204 (2012) “Few electron limit of n-type metal oxide semiconductor single electron transistors”
【非特許文献３】J. J. Pla et al., Nature vol. 496, p. 334 (2013), “High-fidelity readout and control of a nuclear spin qubit in silicon”
【非特許文献４】H. Sellier et al., Physical Review Letters vol. 97, No. 206805 (2006), “Transport Spectroscopy of a Single Dopant in a Gated Silicon Nanowire”
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、従来技術における前記諸問題を解決し、容易に製造可能で、かつ、室温で単電子動作可能な単電子トランジスタ及びその製造方法並びに集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  ソース部及び前記ソース部と離間して配されるドレイン部と、前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、領域中に量子ドットを形成する量子ドット形成不純物が含まれる量子ドット形成半導体部と、少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極が配されるゲート部と、で形成され、前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有し、前記ソース部及び前記ドレイン部間の最短距離であるゲート長が大きくとも１００ｎｍ未満であり、前記量子ドット形成半導体部が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で形成されることを特徴とする単電子トランジスタ。
＜２＞  ゲート長が小さくとも５ｎｍ以上である前記＜１＞に記載の単電子トランジスタ。
＜３＞  半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記＜１＞から＜２＞のいずれかに記載の単電子トランジスタ。
＜４＞  半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌ及びＮである前記＜３＞に記載の単電子トランジスタ。
＜５＞  ソース部と量子ドット形成半導体部との境界及びドレイン部と前記量子ドット形成半導体部との境界のいずれかの境界に形成されるトンネル接合がＰＮ接合で形成される前記＜１＞から＜４＞のいずれかに記載の単電子トランジスタ。
＜６＞  トンネル接合がショットキー接合で形成される前記＜１＞から＜４＞のいずれかに記載の単電子トランジスタ。
＜７＞  ソース部を形成するソース部形成工程と、前記ソース部と離間してドレイン部を形成するドレイン部形成工程と、前記ソース部及び前記ドレイン部の間に、量子ドットを形成する量子ドット形成不純物を含む量子ドット形成半導体部を形成する量子ドット形成半導体部形成工程と、少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極を配したゲート部を形成するゲート部形成工程と、を含み、前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも１００ｎｍ未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程であり、前記量子ドット形成半導体部形成工程が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で前記量子ドット形成半導体部を形成する工程であることを特徴とする単電子トランジスタの製造方法。
＜８＞  前記＜１＞から前記＜６＞のいずれかに記載の単電子トランジスタを有することを特徴とする集積回路。
【発明の効果】
【００１２】
本発明によれば、従来技術における前記諸問題を解決することができ、容易に製造可能で、かつ、室温で単電子動作可能な単電子トランジスタ及びその製造方法並びに集積回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】一般的な単電子トランジスタの等価回路の例を示す図である。
【図２（ａ）】クーロンブロッケード状態におけるエネルギー準位を示す図である。
【図２（ｂ）】トンネルが許容される状態におけるエネルギー準位を示す図である。
【図３】本発明の第１の実施形態に係る単電子トランジスタを説明する説明図である。
【図４】本発明の第２の実施形態に係る単電子トランジスタを説明する説明図である。
【図５（ａ）】単電子トランジスタの製造工程の一例を示す図（１）である。
【図５（ｂ）】単電子トランジスタの製造工程の一例を示す図（２）である。
【図５（ｃ）】単電子トランジスタの製造工程の一例を示す図（３）である。
【図５（ｄ）】単電子トランジスタの製造工程の一例を示す図（４）である。
【図５（ｅ）】単電子トランジスタの製造工程の一例を示す図（５）である。
【図５（ｆ）】単電子トランジスタの製造工程の一例を示す図（６）である。
【図５（ｇ）】単電子トランジスタの製造工程の一例を示す図（７）である。
【図５（ｈ）】単電子トランジスタの製造工程の一例を示す図（８）である。
【図５（ｉ）】単電子トランジスタの製造工程の一例を示す図（９）である。
【図５（ｊ）】単電子トランジスタの製造工程の一例を示す図（１０）である。
【図５（ｋ）】単電子トランジスタの製造工程の一例を示す図（１１）である。
【図６（ａ）】実施例に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【図６（ｂ）】比較例１に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【図６（ｃ）】比較例２に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【図７（ａ）】比較例３に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図である。
【図７（ｂ）】比較例４に係る単電子トランジスタのドレイン電圧−ドレイン電流特性を示す図である。
【発明を実施するための形態】
【００１４】
（単電子トランジスタ）
本発明の単電子トランジスタは、少なくとも、ソース部、ドレイン部、量子ドット形成半導体部及びゲート部とで形成され、前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有する。
【００１５】
＜ソース部及びドレイン部＞
前記ソース部及び前記ドレイン部は、半導体に不純物を導入して形成される公知のソース領域及びドレイン領域、又は、金属材料により形成される公知のソース電極及びドレイン電極と同様に形成される。
【００１６】
前記ソース部及び前記ドレイン部を前記ソース領域及び前記ドレイン領域として形成する場合、前記ソース領域は、Ｐ型又はＮ型のいずれかの導電型である第１の導電型で形成され、前記ドレイン領域は、前記第１の導電型と異なる前記導電型である第２の導電型で形成される。
即ち、前記単電子トランジスタは、前記ソース領域及び前記ドレイン領域が同じ導電型で形成されるＭＯＳトランジスタと異なり、これらが異なる導電型で形成されるトンネル電界効果トランジスタの構造を有し、熱拡散電流を伴わないトンネル電流によって単電子動作が可能とされる。
前記ソース領域及び前記ドレイン領域を形成する半導体材料としては、前記量子ドット形成半導体部とトンネル接合を形成可能な材料である限り、特に制限はなく、公知の半導体材料を適用することができ、製造上、前記量子ドット形成半導体部を構成する半導体材料と同じ半導体材料で形成することが好ましい。即ち、この場合、一つの半導体基板に前記不純物をイオン注入等によりドープして前記ソース領域、前記ドレイン領域を形成する代表的な製造方法を適用することができる。
また、前記不純物としては、特に制限はなく、ボロン、リン、ヒ素等の公知の不純物を用いることができる。
【００１７】
前記ソース部及び前記ドレイン部を前記ソース電極及び前記ドレイン電極として形成する場合、これら電極と前記量子ドット形成半導体部とをショットキー接合で接合してトンネル接合が形成される。
このような前記ソース電極及び前記ドレイン電極としては、特に制限はなく、公知の金属材料を挙げることができ、例えば、前記量子ドット形成半導体部がシリコンで構成される場合、ＮｉＳｉ２等の金属シリサイドを挙げることができる。
また、前記ソース電極及び前記ドレイン電極の形成方法としても特に制限はなく、前記金属材料を用いた、スパッタリング法、ＣＶＤ法等の公知の形成方法を挙げることができる。
【００１８】
＜量子ドット形成半導体部＞
前記量子ドット形成半導体部は、前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、量子ドット形成不純物を含む。
【００１９】
前記量子ドット形成不純物は、量子ドットを形成する不純物である。
前記量子ドット形成不純物としては、特に制限なく、半導体分野で用いられる公知のドナー不純物、アクセプタ不純物に加え、本発明者が先に提案のアイソエレクトロニックトラップ形成不純物（国際公開第２０１５／０３３７０６号公報参照）が挙げられる。これらの不純物は、いずれも原子サイズであり、究極的にサイズが小さい量子ドットを実現することができる。
ただし、前記量子ドット形成不純物としては、前記ソース部及び前記ドレイン部を前記ソース領域及び前記ドレイン領域で形成する場合、前記ソース領域及び前記ドレイン領域の導電型を設定する不純物と異なる不純物であることが好ましい。前記ソース領域及び前記ドレイン領域に含まれる不純物と同じ種類の不純物を用いると、前記ソース領域及び前記ドレイン領域の導電型の設定と前記量子ドットの動作設定を独立して制御することが困難となる。
また、前記量子ドット形成不純物としては、キャリアを放出する前記ドナー不純物及び前記アクセプタ不純物よりも、前記キャリアを放出しない前記アイソエレクトロニックトラップ形成不純物が好ましい。前記アイソエレクトロニックトラップ形成不純物を用いる場合、前記ドナー不純物及び前記アクセプタ不純物を用いる場合よりも、不純物準位がバンドギャップ中のより深いエネルギー位置に形成されるため、より室温環境下で安定した単電子動作が可能となる。
【００２０】
前記量子ドット形成半導体部を形成する半導体材料としては、特に制限はなく、公知のトランジスタ作製に用いられる半導体材料が挙げられるが、既存の半導体設備の多くを利用することができ、簡便で製造コストを低減させる観点から、シリコン、ゲルマニウム及びこれらの混晶のいずれかが好ましい。中でも、下記参考文献１に記載の核スピンを持つ２９Ｓｉ原子の存在割合が低く、２８Ｓｉ原子の存在割合が高いシリコンを用いることが好ましい。
参考文献１：A. M. Tyryshkin et al, Nature Materials 11, 143-147 (2012).
【００２１】
前記量子ドット形成不純物として好適な前記アイソエレクトロニックトラップ形成不純物は、前記トンネル接合をトンネル移動し、前記量子ドット形成半導体部中に存在する電子を捕獲する不純物準位を形成する。即ち、前記アイソエレクトロニックトラップ形成不純物は、前記量子ドット形成半導体部中の前記半導体材料と置換ないし結合して前記量子ドット形成半導体部における電子を捕獲する不純物であり、それ自身からはキャリアを放出しない物質が該当する。
また、前記アイソエレクトロニックトラップ形成不純物としては、前記物質であれば特に制限はなく、単一元素又は２種以上の元素からなる物質で構成されるが、前記量子ドット形成半導体部を形成する前記半導体材料がシリコンである場合には、Ａｌ及びＮ（ＩＩＩ−Ｖ族化合物半導体材料）が好ましく、また、ゲルマニウムの場合には、Ｃ、Ｓｎが好ましい。即ち、これらの材料であれば、既存の製造設備の多くを利用することができ、簡便かつ低コストに前記単電子トランジスタを製造することができる。
【００２２】
前記アイソエレクトロニックトラップ形成不純物を用いて前記量子ドット形成半導体部中の電子をトンネル移動させ捕獲する不純物準位を形成する場合、前記ソース領域と前記量子ドット形成半導体部との境界、及び、前記ドレイン領域と前記量子ドット形成半導体部との境界に形成される各トンネル接合を跨ぐ領域に前記アイソエレクトロニックトラップ形成不純物を導入する。また、前記ソース部及び前記ドレイン部が前記ソース電極及び前記ドレイン電極で形成される場合には、各トンネル接合を前記ソース電極と前記ドレイン電極との間に配される前記量子ドット形成半導体部に前記アイソエレクトロニックトラップ形成不純物を導入する。
【００２３】
前記アイソエレクトロニックトラップ形成不純物を導入する方法としては、特に制限はなく、公知のイオン注入方法を挙げることができ、イオン注入後、前記アイソエレクトロニックトラップ形成不純物を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用いて加熱する方法等が挙げられる。
【００２４】
本発明者らは、前記トンネル電界効果トランジスタの構造を有する前記単電子トランジスタでは、室温環境下で単電子動作が可能であるとの知見を偶然にも得ることができた。
また、前記知見をきっかけに更に検討を進めた結果、前記ソース部及び前記ドレイン部間の最短距離であるゲート長が一定の長さを有する場合に単電子動作が可能であるとの知見を得た。
このようなゲート長としては、１００ｎｍ未満であり、安定的に単電子動作させる観点から９５ｎｍ以下が好ましい。前記ゲート長がこのような長さであると、単電子動作が可能であるが、その理由としては、現時点では、短チャネル効果により前記トンネル接合におけるトンネル障壁が単電子動作に適した厚さまで薄くなるためであると推察される。
前記ゲート長の下限としては、特に制限はないが、現在実用化されているＶＬＳＩの作製に用いられるトランジスタ作製技術により安定して製造可能な５ｎｍが好ましく、１０ｎｍがより好ましい。
本発明は、室温環境下で単電子動作可能な単電子トランジスタの提供を目的に検討が進められたものであるが、このように現在実用化されているＶＬＳＩの作製に用いられるトランジスタ作製技術により安定して製造可能な大きさの前記ゲート長により、この目的を実現できることは、既存の製造設備の多くをそのまま利用できることを意味し、製造上、極めて大きな意義を有する。
【００２５】
＜ゲート部＞
前記ゲート部は、少なくとも前記量子ドット形成半導体部の一部又は全体上にゲート絶縁膜を介してゲート電極が配される部である。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、ＣＶＤ法が挙げられる。
【００２６】
＜第１の実施形態＞
前記単電子トランジスタの第１の実施形態を図３を参照しつつ説明する。なお、図３は、本発明の第１の実施形態に係る単電子トランジスタを説明する説明図である。この第１の実施形態に係る単電子トランジスタは、前記ソース部及び前記ドレイン部を半導体材料で形成する場合の例を示すものである。
【００２７】
図３に示すように、単電子トランジスタ１０は、量子ドット形成半導体部１１と、量子ドット形成半導体部１１の左側及び右側にそれぞれ配されるソース領域１２及びドレイン領域１３と、量子ドット形成半導体部１１上に絶縁膜１４を介して配されるゲート電極１５で構成される。
量子ドット形成半導体部１１とソース領域１２との境界及び量子ドット形成半導体部１１とドレイン領域１３との境界は、それぞれトンネル接合で接合されている。
量子ドット形成半導体部１１、ソース領域１２及びドレイン領域１３のゲート絶縁膜１４が配される側の表層１６には、ソース領域１２（Ｎ型）及びドレイン領域１３（Ｐ型）の導電型を設定する不純物と異なる不純物である前記量子ドット形成不純物が導入される。
ソース領域１２−ドレイン領域１３間の長さで規定されるゲート長Ｌｇは、１００ｎｍ未満である。
量子ドット形成半導体部１１、ソース領域１２及びドレイン領域１３は、一の半導体基板中に形成され、前記半導体基板は、好適には、シリコン等の半導体材料で形成される。
前記量子ドット形成不純物が導入された表層１６は、量子ドット形成半導体部１１、ソース領域１２及びドレイン領域１３の全体に亘って形成されているが、前記量子ドット形成不純物としては、量子ドット形成半導体部１１から各トンネル接合を跨いだソース領域１２及びドレイン領域１３の一部の領域までを導入範囲としてもよい。
前記量子ドット形成不純物としては、前記アイソエレクトロニックトラップ形成不純物を好適に用いることができ、例えば、前記半導体基板がシリコン半導体基板である場合には、前記アイソエレクトロニックトラップ形成不純物としてＡｌ及びＮを好適に用いることができる。
量子ドット形成半導体部１１の表層１６中に存在する前記量子ドット形成不純物（例えば図中ｄで示す）が前記量子ドットとしての役割を有する。
【００２８】
このように形成される単電子トランジスタ１０では、ゲート電極１５から印加されるゲート電圧の大きさを変化させることにより、ソース領域１２−ドレイン領域１３間で電子の移動が禁止されるクーロンブロッケード状態と、前記クーロンブロッケード状態が解かれソース領域１２−ドレイン領域１３間で電子が一つずつ移動する状態とを制御してオンオフ動作させることができる。また、このオンオフ動作は、低温環境下から室温環境下までの広い温度範囲で行うことができる。
【００２９】
＜第２の実施形態＞
次に、前記単電子トランジスタの第２の実施形態を図４を参照しつつ説明する。なお、図４は、本発明の第２の実施形態に係る単電子トランジスタを説明する説明図である。この第２の実施形態に係る単電子トランジスタは、前記ソース部及び前記ドレイン部を金属材料で形成し、ショットキー接合により前記トンネル接合を形成する例を示すものである。
【００３０】
図４に示すように、単電子トランジスタ２０は、量子ドット形成半導体部２１と、量子ドット形成半導体部２１の左側及び右側にそれぞれ配されるソース電極２２及びドレイン電極２３と、量子ドット形成半導体部２１上に絶縁膜２４を介して配されるゲート電極２５と、これら各部を支持する絶縁基板２８とで構成される。
量子ドット形成半導体部２１とソース電極２２との境界及び量子ドット形成半導体部２１とドレイン電極２３との境界は、それぞれショットキー接合によるトンネル接合で接合されている。
量子ドット形成半導体部２１には、前記量子ドット形成不純物が導入される。
前記ソース電極２２−ドレイン電極２３間の長さで規定されるゲート長Ｌｇは、１００ｎｍ未満である。
前記量子ドット形成不純物としては、前記アイソエレクトロニックトラップ形成不純物を好適に用いることができる。例えば、量子ドット形成半導体部２１の半導体形成材料がシリコンである場合には、前記アイソエレクトロニックトラップ形成不純物としてＡｌ及びＮを好適に用いることができる。なお、絶縁基板２８としては、特に制限はなく、例えば、ＳｉＯ２基板等が挙げられる。
量子ドット形成半導体部２１中に存在する前記量子ドット形成不純物（例えば図中ｄで示す）が前記量子ドットとしての役割を有する。
【００３１】
このように形成される単電子トランジスタ２０では、ゲート電極２５から印加されるゲート電圧の大きさを変化させることにより、ソース電極２２−ドレイン電極２３間で電子の移動が禁止されるクーロンブロッケード状態と、前記クーロンブロッケード状態が解かれソース電極２２−ドレイン電極２３間で電子が一つずつ移動する状態とを制御してオンオフ動作させることができる。また、このオンオフ動作は、低温環境下から室温環境下までの広い温度範囲で行うことができる。
【００３２】
（単電子トランジスタの製造方法）
本発明の単電子トランジスタの製造方法は、少なくとも、ソース部形成工程、ドレイン部形成工程、量子ドット形成半導体部形成工程及びソース部形成工程を含む。
【００３３】
前記ソース部形成工程は、前記ソース部を形成する工程であり、前記ドレイン部形成工程は、前記ソース部と離間してドレイン部を形成する工程である。
前記量子ドット形成半導体形成工程は、前記ソース部及び前記ドレイン部の間に、前記量子ドットを形成する前記量子ドット形成不純物を含む前記量子ドット形成半導体部を形成する工程である。
前記ゲート部形成工程は、少なくとも前記量子ドット形成半導体部上に前記ゲート絶縁膜を介して前記ゲート電極を配した前記ゲート部を形成する工程である。
また、前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも１００ｎｍ未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程である。
これら各工程は、本発明の前記単電子トランジスタについて説明した方法により実施することができる。
また、より実用的な製造方法として、特開２０１２−２０４５８３号公報等に記載の公知の製造方法を適宜参考とすることができる。
【００３４】
（集積回路）
本発明の集積回路は、本発明の前記単電子トランジスタを有することを特徴とする。
これ以外の事項については、公知の集積回路に適用される事項を適宜選択して採用することができる。
【実施例】
【００３５】
実施例に係る単電子トランジスタを図５（ａ）〜図５（ｋ）に示す工程と同様の工程で製造した。なお、図（ａ）〜図５（ｋ）は、単電子トランジスタの製造工程の一例を示す図（１）〜（１１）である。
【００３６】
先ず、ハンドル用Ｓｉ層１０７上に、厚み１４５ｎｍのＳｉＯ２絶縁層（ＢＯＸ層）１０８と、厚み５０ｎｍのｐ型不純物が１×１０１５ｃｍ−３程度ドープされた量子ドット形成半導体部１０１とが、この順で形成されたＳＯＩウエハを用意した。
次に、このＳＯＩウエハの量子ドット形成半導体部１０１上に保護酸化膜１１０を厚み５ｎｍで形成した（図５（ａ）参照）。
次に、電子線リソグラフィーにより、保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ａを形成した（図５（ｂ）参照）。
次に、レジスト層１１１ａをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、Ａｓを用いたイオン注入を行い、量子ドット形成半導体部１０１にソース領域１０２を形成した（図５（ｃ）参照）。
次に、酸素アッシング処理により、レジスト層１１１ａを除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ  Ａｃｉｄ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）洗浄した（図５（ｄ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行った
【００３７】
次に、ＳＰＭ洗浄された保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ｂを形成した（図５（ｅ）参照）。
次に、レジスト層１１１ｂをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、ＢＦ２を用いたイオン注入を行い、量子ドット形成半導体部１０１にドレイン領域１０３を形成した（図５（ｆ）参照）。
ソース領域１０２及びドレイン領域１０３の形成は、これらの領域間のゲート長が６０ｎｍとなる条件で行った。
次に、酸素アッシング処理により、レジスト層１１１ｂを除去し、表面をＳＰＭ洗浄した（図５（ｇ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行った
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース領域１０２及びドレイン領域１０３中の各不純物物質を活性化させた。
【００３８】
次に、保護酸化膜１１０側から、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入し、ソース領域１０２、量子ドット形成半導体部１０１及びドレイン領域１０３の表層側に、量子ドット形成不純物でありアイソエレクトロニックトラップ形成不純物であるＡｌ及びＮを含む半導体領域１０６を形成した（図５（ｈ）参照）。
次に、Ｎ２ガス雰囲気の大気圧下で、４５０℃の温度で６０時間、活性化アニール処理し、半導体領域１０６中のＡｌ及びＮを活性化させた。
【００３９】
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１１０を除去した（図５（ｉ）参照）。
次に、ＳＣ２洗浄液（ＨＣｌとＨ２Ｏ２の混合液）を用い、８０℃の温度条件下で５分間洗浄した。
次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させ、半導体領域１０６上に厚み３．６ｎｍのゲート絶縁膜１０４を形成した。なお、このゲート絶縁膜１０４の厚みは、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）で１．５ｎｍである。
次に、スパッタリング法により、ゲート絶縁膜１０４上にＴａＮ（厚み１０ｎｍ）とｐｏｌｙ−Ｓｉ（厚み５０ｎｍ）とを積層させた積層構造のゲート電極１０５を厚み６０ｎｍで形成した（図５（ｊ）参照）。
次に、マスクを用いたリソグラフィー加工により、ゲート絶縁膜１０４及びゲート電極１０５を形状加工した（図５（ｋ）参照）。
以上により、ゲート長が６０ｎｍである実施例に係る単電子トランジスタとして、単電子トランジスタ１００を製造した。
【００４０】
（比較例１）
ソース領域１０２、量子ドット形成半導体部１０１及びドレイン領域１０３の表層側に、量子ドット形成不純物でありアイソエレクトロニックトラップ形成不純物であるＡｌ及びＮをイオン注入する工程（図５（ｈ）参照）を実施しないこと以外は、実施例に係る単電子トランジスタと同様にして、比較例１に係る単電子トランジスタを製造した。
【００４１】
（比較例２）
ソース領域１０２及びドレイン領域１０３の形成を、これらの領域間のゲート長が１００ｎｍとなる条件で行ったこと以外は、実施例に係る単電子トランジスタと同様にして、比較例２に係る単電子トランジスタを製造した。
【００４２】
実施例に係る単電子トランジスタ及び比較例１，２に係る各単電子トランジスタに対し、ゲート電圧−ドレイン電流特性の測定を行った。
測定は、単電子動作のためドレイン領域に−１００ｍＶ〜１００ｍＶまでの小さなドレイン電圧を印加して行った。また、測定は、室温（２５℃）で行った。
【００４３】
図６（ａ）に実施例に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す。また、図６（ｂ）に比較例１に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す。また、図６（ｃ）に比較例２に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す。
実施例に係る単電子トランジスタでは、図６（ａ）に示すように単電子動作を示すクーロンピークを確認することができている。
一方、量子ドット形成不純物を導入しない比較例１に係る単電子トランジスタでは、図６（ｂ）に示すように単電子動作を示すクーロンピークを確認することができなかった。
また、ゲート長が１００ｎｍである比較例２に係る単電子トランジスタでは、図６（ｃ）に示すように、単電子動作を示すクーロンピークの小さなピーク形状が確認されるが、明確な単電子動作が得られておらず、安定的な動作の観点から実用的なレベルには至らないものと考えることができる。
なお、図６（ａ）〜（ｃ）中のＩＥＴは、量子ドット形成不純物として用いたアイソエレクトロニックトラップ形成不純物を意味する。
【００４４】
（比較例３）
次に、トンネル電界効果トランジスタに代えて、ＭＯＳトランジスタの構造で単電子トランジスタを作製して検討を行った結果について説明する。
【００４５】
先ず、ハンドル用Ｓｉ層上に、厚み１４５ｎｍのＳｉＯ２絶縁層（ＢＯＸ層）と、厚み５０ｎｍのｐ型不純物が１×１０１５ｃｍ−３程度ドープされた量子ドット形成半導体部とが、この順で形成されたＳＯＩウエハを用意した。
次に、このＳＯＩウエハの量子ドット形成半導体部上に保護酸化膜を厚み５ｎｍで形成した。
次に、電子線リソグラフィーにより、前記保護酸化膜上に厚み２００ｎｍのレジスト層をゲート構造と同一の幅で形成した。
次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース領域１０２及びドレイン領域１０３中の各不純物物質を活性化させた。
次に、前記レジスト層をマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ−２のドーズ量で、Ａｓを用いたイオン注入を行い、前記量子ドット形成半導体部にソース領域とドレイン領域とを一括して形成した。即ち、前記トンネル電界効果トランジスタと異なり、同一導電型で前記ソース領域と前記ドレイン領域とを形成し、前記ＭＯＳトランジスタの構造とした。
一方、前記ソース領域及び前記ドレイン領域の形成は、これらの領域間のゲート長が１００ｎｍとなる条件で行った。
【００４６】
次に、前記保護酸化膜側から、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ−２でイオン注入し、前記ソース領域、前記量子ドット形成半導体部及び前記ドレイン領域の表層側に、量子ドット形成不純物でありアイソエレクトロニックトラップ形成不純物であるＡｌ及びＮを含む半導体領域を形成した。
次に、Ｎ２ガス雰囲気の大気圧下で、４５０℃の温度で６０時間、活性化アニール処理し、前記半導体領域中のＡｌ及びＮを活性化させた。
【００４７】
次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜を除去した。
次に、ＳＣ２洗浄液（ＨＣｌとＨ２Ｏ２の混合液）を用い、８０℃の温度条件下で５分間洗浄した。
次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させ、前記半導体領域上に厚み３．６ｎｍのゲート絶縁膜を形成した。なお、このゲート絶縁膜の厚みは、ＳｉＯ２膜換算膜厚（ＥＯＴ）で１．５ｎｍである。
次に、スパッタリング法により、前記ゲート絶縁膜上にＴａＮ（厚み１０ｎｍ）とｐｏｌｙ−Ｓｉ（厚み５０ｎｍ）とを積層させた積層構造のゲート電極を厚み６０ｎｍで形成した。
次に、マスクを用いたリソグラフィー加工により、前記ゲート絶縁膜及び前記ゲート電極を形状加工した。
以上により、比較例３に係る単電子トランジスタを製造した。この比較例３に係る単電子トランジスタは、トンネル電界効果トランジスタの構造を有する単電子トランジスタを、前述の通り、ＭＯＳトランジスタの構造に変更し、ゲート長を１００ｎｍとする条件で製造した比較例に係る。    
【００４８】
（比較例４）
ゲート長を１００ｎｍから７０ｎｍに変更したこと以外は、比較例３と同様にして、比較例４に係る単電子トランジスタを製造した。
【００４９】
実施例及び比較例１，２に係る各単電子トランジスタにおける測定方法と同様の方法で、比較例３，４に係る各単電子トランジスタのゲート電圧−ドレイン電流特性の測定を行った。
【００５０】
図７（ａ）に、比較例３に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す。
該図７（ａ）に示すように、ＭＯＳトランジスタで製造した比較例３では、クーロンピークを確認することができず、量子ドット形成不純物を導入しても室温環境下では、単電子動作させることができなかった。
【００５１】
また、比較例３に係る単電子トランジスタ（ゲート長１００ｎｍ）からゲート長を変えた比較例４に係る単電子トランジスタ（７０ｎｍ）でも、クーロンピークを確認することができず、量子ドット形成不純物を導入しても室温環境下では、単電子動作させることができなかった。
更に、比較例４に係る単電子トランジスタでは、ゲート電圧を０Ｖ，−１．５Ｖと変化させてドレイン電流−ドレイン電圧特性の測定を行い、通常のトランジスタ動作の確認を行ったが、比較例３に係る単電子トランジスタと異なり、通常のトランジスタ動作も確認することができなかった。
即ち、比較例４に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図７（ｂ）に示すように、ゲート電圧を０Ｖ，−１．５Ｖを変化させてもゲート電圧−ドレイン電流特性に変化が確認されず、通常のトランジスタ動作も確認することができなかった。
【符号の説明】
【００５２】
１０，２０，１００    単電子トランジスタ
１１，２１，１０１    量子ドット形成半導体部
１２，１０２    ソース領域
１３，１０３    ドレイン領域
１４，２４，１０４    ゲート絶縁膜
１５，２５，１０５    ゲート電極
１６    表層
２２    ソース電極
２３    ドレイン電極
２８    絶縁基板
１０６    半導体領域
１０７    Ｓｉ層
１０８    ＢＯＸ層
１１０    保護酸化膜
１１１ａ，ｂ    レジスト層
【図１】
0006570115.tif 000002
【図２（ａ）】
0006570115.tif 000003
【図２（ｂ）】
0006570115.tif 000004
【図３】
0006570115.tif 000005
【図４】
0006570115.tif 000006
【図５（ａ）】
0006570115.tif 000007
【図５（ｂ）】
0006570115.tif 000008
【図５（ｃ）】
0006570115.tif 000009
【図５（ｄ）】
0006570115.tif 000010
【図５（ｅ）】
0006570115.tif 000011
【図５（ｆ）】
0006570115.tif 000012
【図５（ｇ）】
0006570115.tif 000013
【図５（ｈ）】
0006570115.tif 000014
【図５（ｉ）】
0006570115.tif 000015
【図５（ｊ）】
0006570115.tif 000016
【図５（ｋ）】
0006570115.tif 000017
【図６（ａ）】
0006570115.tif 000018
【図６（ｂ）】
0006570115.tif 000019
【図６（ｃ）】
0006570115.tif 000020
【図７（ａ）】
0006570115.tif 000021
【図７（ｂ）】
0006570115.tif 000022