(57)【特許請求の範囲】
【請求項１】
デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、
前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、
前記第１クロック信号を入力し、前記遅延値分ずらして出力する第１の遅延回路と、前記第１の遅延回路の出力、および、前記第１クロック信号を入力し、選択信号によりどちらかを選択し前記第２クロック信号として出力する第１の選択回路と、
前記第１クロック信号を前記第１の論理回路群に出力する第１のクロックバッファと、
前記第２クロック信号を前記第２の論理回路群に出力する第２のクロックバッファと、
前記第２の論理回路群は、前記第１の順序回路からのデータ信号を入力し、前記遅延値分ずらして出力する第２の遅延回路と、前記第２の遅延回路の出力、および、前記第１の順序回路からの前記データ信号を入力し、前記選択信号によりどちらかを選択し、前記第２の順序回路に出力する第２の選択回路と
を含むことを特徴とするＬＳＩパッケージ。
【請求項２】
前記第１の論理回路群、または、前記第２の論理回路群は、組み合わせ回路
を含むことを特徴とする請求項１のＬＳＩパッケージ。
【請求項３】
前記第１の順序回路からの前記データ信号は、組み合わせ回路を経由すること
を特徴とする請求項１または２のＬＳＩパッケージ。
【請求項４】
前記第１クロック信号、前記第２クロック信号の元となる基本クロック信号を入力する第１の端子と、
前記第１の順序回路に入力されるデータ信号を入力する第２の端子と、
前記選択信号を入力する第３の端子と、
を含むことを特徴とする請求項１ないし３のいずれか１のＬＳＩパッケージ。
【請求項５】
ＬＳＩパッケージが、デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、
前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、
を含み、
前記ＬＳＩパッケージが、
前記第１クロック信号を入力し、前記遅延値分ずらして出力する第１の遅延回路と、前記第１の遅延回路の出力、および、前記第１クロック信号を入力し、選択信号によりどちらかを選択し前記第２クロック信号として出力する第１の選択回路と、
前記第１クロック信号を前記第１の論理回路群に出力する第１のクロックバッファと、
前記第２クロック信号を前記第２の論理回路群に出力する第２のクロックバッファと、
前記第２の論理回路群は、前記第１の順序回路からのデータ信号を入力し、前記遅延値分ずらして出力する第２の遅延回路と、前記第２の遅延回路の出力、および、前記第１の順序回路からの前記データ信号を入力し、前記選択信号によりどちらかを選択し、前記第２の順序回路に出力する第２の選択回路と
を含むことを特徴とするクロック分配方法。
【請求項６】
前記ＬＳＩパッケージが、前記第１の論理回路群、または、前記第２の論理回路群は、組み合わせ回路を含むこと
を特徴とする請求項５のクロック分配方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩパッケージ、および、クロック分配方法に関する。
【背景技術】
【０００２】
回路のノイズを減少させる技術の一例が、特許文献１に記載されている。この技術は、ディレイ素子により、クロック信号に数段階の位相差を持たせ、その数段階のクロック信号を、ラッチ、フリップフロップに分配する構成である。したがって、ラッチ、フリップフロップは、異なるタイミングで、データの取り込みを行う。
【０００３】
その結果、この技術は、信号線からの放射ノイズ、または、同時スイッチングによる電源、グランドからのノイズの減少を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開１１−２８８３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術においては、ＬＳＩパッケージのインダクタンスと内部素子の負荷容量との並列共振が発生するため、大きなノイズが発生するという問題がある。
【０００６】
本発明の目的は、上記問題点を解決したＬＳＩパッケージ、および、クロック分配方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明のＬＳＩパッケージは、デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、を含む。
【０００８】
本発明のクロック分配方法は、ＬＳＩパッケージが、デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、を含む。
【発明の効果】
【０００９】
並列共振による大きなノイズが発生しない。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態の概要構成を示すブロック図である。
【図２】本発明の第１の実施の形態の構成を示すブロック図である。
【図３】一般的な電流ノイズの波形を示す説明図である。
【図４】一般的なＬＳＩパッケージの電気的構成を示す説明図である。
【図５】図４における共振の様子を示す説明図である。
【図６】第１の実施の形態の動作を示す説明図である。
【図７】選択信号が遅延しない方を選択する値を持つ場合の動作を示す説明図である。
【図８】内部素子の電流ノイズ周波数と電源インピーダンスの関係を示す説明図である。
【図９】内部素子の電源電圧の電圧値を示す説明図である。
【図１０】本発明の第２の実施の形態の構成を示すブロック図である。
【図１１】本発明の第３の実施の形態の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。
【００１２】
図１は、第１の実施の形態の概要構成を示すブロック図である。図１を参照すると、ＬＳＩパッケージ１００は、第１クロック信号１６１が分配される順序回路２５１を含む第１の論理回路群２００を含む。さらに、ＬＳＩパッケージ１００は、第１クロック信号１６１に対して遅延値１／４×（第１クロック信号１６１の周期）分ずれた第２クロック信号１６２が分配される順序回路３５１を含む第２の論理回路群３００を含む。
【００１３】
図２は、第１の実施の形態の構成を示すブロック図である。図２を参照すると、ＬＳＩパッケージ１００は、第１の論理回路群２００、第２の論理回路群３００、クロックバッファ１１１、クロックバッファ１１２、クロックバッファ１１３、遅延回路１２０、選択回路１３０、および、選択信号１４０を含む。
【００１４】
第１の論理回路群２００は、順序回路２５１、順序回路２５２、…を含む。また、第２の論理回路群３００は、順序回路３５１、…を含む。第１の論理回路群２００、第２の論理回路群３００の順序回路の個数は、任意である。
【００１５】
また、図示しないが、第１の論理回路群２００、第２の論理回路群３００は、任意の箇所に、任意の個数の組み合わせ回路を含むことが可能である。第１の論理回路群２００内の順序回路２５１、２５２、…には、クロックバッファ１１２から第１クロック信号１６１が供給される。第２の論理回路群３００内の順序回路３５１、…には、クロックバッファ１１３から第２クロック信号１６２が供給される。
【００１６】
遅延回路１２０は、クロックバッファ１１１から出力されたクロック信号を入力し、遅延値ΔＴで、そのクロック信号を出力する。選択回路１３０は、クロックバッファ１１１からのクロック信号、および、遅延回路１２０からのクロック信号を入力し、選択信号１４０にしたがって、どちらかを出力する。
【００１７】
すなわち、選択回路１３０は、遅延の無いクロック信号か、ΔＴ遅延したクロック信号かのどちらかをクロックバッファ１１３に出力する。また、順序回路２５１は、データ信号１８１を出力し、順序回路３５１は、データ信号１８１を入力する。
【００１８】
第１の論理回路群２００が、順序回路２５１からのデータ信号１８１を組み合わせ回路を経由して出力する構成も可能である。
【００１９】
また、クロック信号のスレッショルド以上の部分とスレッショルド未満の部分の比率（＝デューティ）は、１：１（＝５０［％］）である。さらに、ΔＴは、１／４×（クロック信号の周期）である。
【００２０】
次に、一般的なデューティ５０［％］のクロック信号に関する電流ノイズに関して説明する。
【００２１】
図３は、１種類のクロック信号が使用される場合の電流ノイズの波形を示す説明図である。図３（ａ）は、クロック信号の波形である。図３（ｂ）は、それに伴って発生する電流ノイズの波形である。図３を参照すると、クロック信号の立ち上がり、および、立ち下がりに起因して、電流ノイズが発生している。すなわち、クロック信号の２倍の周波数の電流ノイズが発生する。
【００２２】
次に、共振周波数について説明する。
【００２３】
図４は、一般的なＬＳＩパッケージの電気的構成を示す説明図である。図４を参照すると、一般的なＬＳＩパッケージは、ＬＳＩパッケージのインダクタンス（ビア、および、電源プレーンによる電源−グランド間のループインダクタンス）Ｌ＿ＰＫＧを持つ。また、ＬＳＩの内部素子（たとえば、クロックバッファ）は自身の負荷容量Ｃ＿ＤＩＥを持つ。
【００２４】
ＬＳＩのノイズは、内部素子（クロックバッファ）の電源電流Ｉ＿ＤＩＥの変化に起因する内部素子（クロックバッファ）の電源電圧Ｖ＿ＤＩＥの電圧変化である。外部電源は、ＡＣ的にはショートしているため、Ｉ＿ＤＩＥからみると、Ｃ＿ＤＩＥ（負荷容量）とＬ＿ＰＫＧ（インダクタンス）とが並列に接続されており、Ｉ＿ＤＩＥの周波数によって「並列共振」状態になる。
【００２５】
図５は、図４における共振の様子の一例を示す説明図である。図５において、クロック信号の周波数は、１００［Ｍｚ］である。また、図５は、Ｉ＿ＤＩＥに１［Ａ］のＡＣ電流を定義したときの、Ｖ＿ＤＩＥの変化を示している。すなわち、縦軸は、電源のＡＣ抵抗［Ω］を示す。
【００２６】
図５を参照すると、図４に示す構成により、共振周波数Ｆ１（２００［Ｍｚ］）でインピーダンスに大きなピークが発生している。この共振周波数と、電流ノイズ（たとえば、図３）の周波数が一致すると、大きなノイズが発生することになる。また、周波数Ｆ２（４００［Ｍｚ］）では、インピーダンスにおおきなピークは発生しない。
【００２７】
次に、本発明の第１の実施の形態の動作について図面を参照して説明する。
【００２８】
図６は、第１の実施の形態の動作を示す説明図である。選択信号１４０は、遅延値ΔＴ（＝１／４×クロック信号の周期）の方を選択する値を持つ。ここで、選択回路１３０の遅延値は、極めて小さいとする。図６を参照すると、第１クロック信号１６１（図６（ａ））に対して、第１電流ノイズが発生する（図６（ｂ））。
【００２９】
また、第２クロック信号１６２（図６（ｃ））に対して、第２電流ノイズが発生する（図６（ｄ））。したがって、電流ノイズ全体は、図６（ｅ）のようになる。すなわち、電流ノイズの周波数は、４×（クロック信号の周波数）となり、共振周波数（２×（クロック信号の周波数））とは、一致しない。よって、ノイズは、大きくならない。
【００３０】
図７は、選択信号１４０が遅延しない方を選択する値を持つ場合（すなわちΔＴ＝０）の動作を示す説明図である。図７を参照すると、第１クロック信号１６１（図７（ａ））に対して、第１電流ノイズが発生する（図７（ｂ））。
【００３１】
また、第２クロック信号１６２（図７（ｃ））に対して、第２電流ノイズが発生する（図７（ｄ））。したがって、電流ノイズ全体は、図７（ｅ）のようになる。すなわち、電流ノイズの周波数は、２×（クロック信号周波数）であり、共振周波数（２×（クロック信号周波数））と一致する。よって、ノイズは、大きくなる。
【００３２】
図８は、内部素子の電流ノイズ周波数と電源インピーダンス（Ｚ＿ＡＣ）の関係を示す説明図である。図５と同様に、図７に対応するＦ１＝２×（クロック信号の周波数）で、ノイズはピークを持つ（たとえば、０．８［Ω］）。また、図６に対応するＦ２＝４×（クロック信号の周波数）では、ノイズは、小さい（たとえば、０．０８［Ω］）。
【００３３】
図９は、内部素子（クロックバッファ）の電源電圧Ｖ＿ＤＩＥのノイズ量（電圧値）を示す説明図である。縦軸の単位は、電源電圧Ｖ１＿ＤＣが１［Ｖ］の場合のＶ＿ＤＩＥの電圧を示す。また、Ｖ１は、電源電圧Ｖ１＿ＤＣ（電源電圧（１［Ｖ］）とＡＣ電圧（ノイズ）Ｖ１＿ＡＣとの和である。さらに、ＡＣ電圧Ｖ１＿ＡＣ（［Ｖ］）は、図８に示すＡＣ抵抗値Ｚ＿ＡＣ（[Ω]）と、図６（ｅ）または、図７（ｅ）に示す電流ノイズの電流値の積である。
【００３４】
図９を参照すると、遅延値ΔＴが１／４×クロック信号の周期の場合（図６に対応）のピーク値はｍ０２である。また、遅延値ΔＴ＝０の場合（図７に対応）のピーク値はｍ０１である。したがって、遅延値ΔＴが１／４×クロック信号の周期の場合の方が、Ｖ＿ＤＩＥの電圧の変動、ピーク値が小さいことがわかる。
【００３５】
次に、第１の実施の形態の効果について説明する。
【００３６】
一般的に、クロック信号の周波数は、種々の条件（性能、消費電力等）により決定される。そして、ＬＳＩパッケージの共振周波数と、クロック信号に関する電流ノイズ（たとえば、図３）の周波数が一致することがある。これにより、大きなノイズが発生することになる。
【００３７】
第１の実施の形態は、第１の論理回路群２００には、通常のクロック信号を分配し、第２の論理回路群３００には、遅延値ΔＴ（＝１／４×クロック信号の周期）だけ遅延した（すなわち、位相のずれた）クロック信号を分配可能とする構成である。
【００３８】
したがって、ＬＳＩパッケージの共振周波数と、クロック信号に関する電流ノイズの周波数の一致による大きなノイズの発生が実測された場合に、遅延値ΔＴのクロックを選択し、分配することにより、この一致を防ぐことができる。
【００３９】
したがって、大きなノイズが発生しないという効果がある。
【００４０】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
【００４１】
第２の実施の形態は、第１の実施の形態の一例である。図１０は、第２の実施の形態の構成を示すブロック図である。図１０参照すると、ＬＳＩパッケージ１００は、第１の論理回路群２００、第２の論理回路群３００、クロックバッファ１１１、クロックバッファ１１２、クロックバッファ１１３、遅延回路１２０、選択回路１３０、および、選択信号１４０を含む。ＬＳＩは、・・・・・である。
【００４２】
第１の論理回路群２００は、順序回路２５１、順序回路２５２、…を含む。また、第２の論理回路群３００は、遅延回路３２０、選択回路３３０、および、順序回路３５１、…を含む。第１の論理回路群２００、第２の論理回路群３００の順序回路の個数は、任意である。
【００４３】
また、図示しないが、第１の論理回路群２００、第２の論理回路群３００は、任意の箇所に、任意の個数の組み合わせ回路を含むことが可能である。第１の論理回路群２００内の順序回路２５１、２５２、…には、クロックバッファ１１２から第１クロック信号１６１が供給される。第２の論理回路群３００内の順序回路３５１、…には、クロックバッファ１１３から第２クロック信号１６２が供給される。
【００４４】
遅延回路１２０は、クロックバッファ１１１から出力されたクロック信号を入力し、遅延値ΔＴで、そのクロック信号を出力する。選択回路１３０は、クロックバッファ１１１からのクロック信号、および、遅延回路１２０からのクロック信号を入力し、選択信号１４０にしたがって、どちらかを出力する。すなわち、選択回路１３０は、遅延の無いクロック信号か、ΔＴ遅延したクロック信号かのどちらかをクロックバッファ１１３に出力する。
【００４５】
第２の論理回路群３００内の遅延回路３２０は、第１の論理回路群２００内の順序回路２５１から出力されたデータ信号１８１を入力し、遅延値ΔＴで、出力する。遅延回路１２０、および、遅延回路３２０の遅延値は、同一のΔＴである。
【００４６】
第２の論理回路群３００内の選択回路３３０は、順序回路２５１からのデータ信号１８１、および、遅延回路３２０からのデータ信号を入力し、選択信号１４０にしたがって、どちらかを出力する。
【００４７】
すなわち、選択回路３３０は、「順序回路２５１からのデータ信号１８１」そのままか、ΔＴ遅延した「順序回路２５１からのデータ信号１８１」かのどちらかを出力する。ただし、第１の論理回路群２００が、順序回路２５１からのデータ信号１８１を組み合わせ回路を経由して出力する構成も可能である。
【００４８】
第１の論理回路群２００内の順序回路２５１の遅延時間（最小値）がＴｃ１、第２の論理回路群３００内の遅延回路３２０の遅延時間（最小値）がＴｃ２、選択回路３３０の遅延時間（最小値）がＴｃ３であると定義する。さらに、順序回路３５１のホールドタイムがＴｈ、クロックスキューがＴｓｋ、遅延回路１２０の遅延時間（最大値）がＴｃ４、選択回路１３０の遅延時間（最大値）がＴｃ５であると定義する。ここで、信号ラインの遅延時間は、省略する。
【００４９】
この場合、Ｔｃ１＋Ｔｃ２＋Ｔｃ３＞Ｔｈ＋Ｔｃ４＋Ｔｃ５＋Ｔｓｋが満たされなければならない。一方、第１の実施の形態においては、Ｔｃ１＞Ｔｈ＋Ｔｃ４＋Ｔｃ５＋Ｔｓｋが満たされなければならない。したがって、順序回路２５１から順序回路３５１の経路に関しては、第１の実施の形態より、第２の実施の形態の方が、ホールドタイムの保障が容易である。
【００５０】
次に、第２の実施の形態の効果について説明する。
【００５１】
第２の実施の形態は、第１の論理回路群２００から第２の論理回路群３００へのデータ信号１８１を遅延値ΔＴだけ遅延させる構成である。したがって、上述のように、第２の論理回路群３００の順序回路におけるホールドタイムの既定を満足するのが容易となり、第１の実施の形態に比べて設計が簡単になる。
【００５２】
次に、本発明の第３の実施の形態について図面を参照して説明する。
【００５３】
図１１は、第３の実施の形態の構成を示すブロック図である。第３の実施の形態は、第２の実施の形態の一例である。図１１を参照すると、ＬＳＩパッケージ１００は、クロック信号（基本クロック信号と呼ぶ）を入力する端子１７１、データ信号を入力する端子１７２、および、選択信号１４０を入力する端子１７３を含む。また、第１の論理回路群２００は、組み合わせ回路２８１を含み、第２の論理回路群３００は、組み合わせ回路３８１を含む。
【００５４】
次に、第３の実施の形態の効果について説明する。
【００５５】
第３の実施の形態は、第２の実施の形態の一例なので、第２の実施の形態と同一の効果を持つ。
【００５６】
上記の実施の形態の一部、または、全部は、以下の付記のようにも記載されうるが、以下には限られない。
【００５７】
［付記１］
デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、
前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、
を含むことを特徴とするＬＳＩパッケージ。
【００５８】
［付記２］
前記第１の論理回路群、または、前記第２の論理回路群は、組み合わせ回路を含むことを特徴とする付記１のＬＳＩパッケージ。
【００５９】
［付記３］
前記第１クロック信号を入力し、前記遅延値分ずらして出力する第１の遅延回路と、前記第１の遅延回路の出力、および、前記第１のクロック信号を入力し、選択信号によりどちらかを選択し前記第２クロック信号として出力する第１の選択回路と、
前記第１クロック信号を前記第１の論理回路群に出力する第１のクロックバッファと、
前記第２クロック信号を前記第２の論理回路群に出力する第２のクロックバッファと、
を含むことを特徴とする付記１、または２のＬＳＩパッケージ。
【００６０】
［付記４］
前記第２の論理回路群は、前記第１の順序回路からのデータ信号を入力し、前記遅延値分ずらして出力する第２の遅延回路と、前記第２の遅延回路の出力、および、前記第１の順序回路からの前記データ信号を入力し、前記選択信号によりどちらかを選択し、前記第２の順序回路に出力する第２の選択回路とを含むことを特徴とする付記３のＬＳＩパッケージ。
【００６１】
［付記５］
前記第１の順序回路からの前記データ信号は、組み合わせ回路を経由することを特徴とする付記４のＬＳＩパッケージ。
【００６２】
［付記６］
前記第１クロック信号、前記第２クロック信号の元となる基本クロック信号を入力する第１の端子と、
前記第１の順序回路に入力されるデータ信号を入力する第２の端子と、
前記選択信号を入力する第３の端子と、
を含むことを特徴とする付記４、または、５のＬＳＩパッケージ。
【００６３】
［付記７］
ＬＳＩパッケージが、デューティが５０［％］のクロック信号である第１クロック信号が分配される第１の順序回路を含む第１の論理回路群と、
前記第１クロック信号に対して遅延値１／４×（前記第１クロック信号の周期）分ずれた第２クロック信号が分配される第２の順序回路を含む第２の論理回路群と、
を含むことを特徴とするクロック分配方法。
【００６４】
［付記８］
前記ＬＳＩパッケージが、前記第１の論理回路群、または、前記第２の論理回路群は、組み合わせ回路を含むことを特徴とする付記７のクロック分配方法。
【００６５】
［付記９］
前記ＬＳＩパッケージが、
前記第１クロック信号を入力し、前記遅延値分ずらして出力する第１の遅延回路と、前記第１の遅延回路の出力、および、前記第１のクロック信号を入力し、選択信号によりどちらかを選択し前記第２クロック信号として出力する第１の選択回路と、
前記第１クロック信号を前記第１の論理回路群に出力する第１のクロックバッファと、
前記第２クロック信号を前記第２の論理回路群に出力する第２のクロックバッファと、
を含むことを特徴とする付記７、または８のクロック分配方法。
【００６６】
［付記１０］
前記第２の論理回路群は、前記第１の順序回路からのデータ信号を入力し、前記遅延値分ずらして出力する第２の遅延回路と、前記第２の遅延回路の出力、および、前記第１の順序回路からの前記データ信号を入力し、前記選択信号によりどちらかを選択し、前記第２の順序回路に出力する第２の選択回路とを含むことを特徴とする付記９のクロック分配方法。
【００６７】
［付記１１］
前記第１の順序回路からの前記データ信号は、組み合わせ回路を経由することを特徴とする付記１０のクロック分配方法。
【００６８】
［付記１２］
前記第１クロック信号、前記第２クロック信号の元となる基本クロック信号を入力する第１の端子と、
前記第１の順序回路に入力されるデータ信号を入力する第２の端子と、
前記選択信号を入力する第３の端子と、
を含むことを特徴とする付記１０、または、１１のクロック分配方法。
【符号の説明】
【００６９】
１００    ＬＳＩパッケージ
１１１    クロックバッファ
１１２    クロックバッファ
１１３    クロックバッファ
１２０    遅延回路
１３０    選択回路
１４０    選択信号
１６１    第１クロック信号
１６２    第２クロック信号
１７１    端子
１７２    端子
１７３    端子
１８１    データ信号
２００    第１の論理回路群
２５１    順序回路
２５２    順序回路
２８１    組み合わせ回路
３００    第２の論理回路群
３２０    遅延回路
３３０    選択回路
３５１    順序回路
３８１    組み合わせ回路
【図１】
0006446940.tif 000002
【図２】
0006446940.tif 000003
【図３】
0006446940.tif 000004
【図４】
0006446940.tif 000005
【図５】
0006446940.tif 000006
【図６】
0006446940.tif 000007
【図７】
0006446940.tif 000008
【図８】
0006446940.tif 000009
【図９】
0006446940.tif 000010
【図１０】
0006446940.tif 000011
【図１１】
0006446940.tif 000012