(57)【特許請求の範囲】
【請求項１】
第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
前記前段側分圧器からの出力を制御するための前段側分圧器用データと、前記後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるメモリを備え、
前記メモリにおける前記前段側分圧器用データ及び後段側分圧器用データは、外部から変更自在に構成されることを特徴とする電圧制御発振器。
【請求項２】
第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
前記発振部は圧電振動子を含み、
前記圧電振動子が置かれる雰囲気の温度を検出するための温度検出部と、
基準温度における前記前段側分圧器からの出力を制御するための前段側分圧器用データと、後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるデータ記憶部と、
前記圧電振動子が置かれる雰囲気の温度が前記基準温度から変移することによる前記発振部からの出力周波数の変移を補償するために、前記温度検出部により検出される検出温度と、前記前段側分圧器用データ及び後段側分圧器用データを補正するための補正データとの対応関係と、が記憶される対応関係記憶部と、
前記検出温度と前記対応関係とに基づいて前段側分圧器用データ及び後段側分圧器用データを前記補正データにより補正し、前段側分圧器及び後段側分圧器からの各出力電圧を制御する制御部と、
を備えたことを特徴とする電圧制御発振器。
【請求項３】
第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
基準時刻からの経過時間を検出するための時間検出部と、
前記基準時刻における前記前段側分圧器からの出力を制御するための前段側分圧器用データと、後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるデータ記憶部と、
エージングによる前記発振部からの出力周波数の変移を補償するために、前記経過時間と、前記前段側分圧器用データ及び後段側分圧器用データを補正するための補正データとの対応関係と、が記憶される対応関係記憶部と、
前記経過時間と前記対応関係とに基づいて前段側分圧器用データ及び後段側分圧器用データを前記補正データにより補正し、前段側分圧器及び後段側分圧器からの各出力電圧を制御する制御部と、
を備えたことを特徴とする電圧制御発振器。
【請求項４】
前記第１の電位源は予め設定された電源電圧を供給する端子であり、前記第２の電位源はアースであることを特徴とする請求項１ないし３のいずれか一つに記載の電圧制御発振器。
【請求項５】
前記前段側分圧器及び後段側分圧器は、デジタルポテンショメータであることを特徴とする請求項１ないし４のいずれか一つに記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
周波数を可変自在な電圧制御発振器に関する。
【背景技術】
【０００２】
電圧制御発振器（VCO: Voltage Control Oscillator）の一例としては電圧制御水晶発振器（VCXO: Voltage Control Crytal Oscillator）があり、このＶＣＸＯは、供給された制御電圧によって出力周波数が制御される。例えば携帯電話の基地局に用いられるＶＣＸＯは、受信されたＧＰＳ(Global Positioning System)信号に同期するように発振する。このＧＰＳ信号が、何かしらの原因により受信できなくなる場合があり、そのような場合に高いホールドオーバー性能を持つことが当該ＶＣＸＯにおいて求められている。つまり、ＧＰＳ信号を受信できなくても、当該ＶＣＸＯについては所定の周波数で高精度に発振することが求められる。また、携帯電話と基地局との間の通信速度を高くすることが検討されている。通信速度を高くするには、周波数を高くする他に所定の周波数を高精度に出力することが要求され、このような事情からも前記ＶＣＸＯの出力周波数の出力を、より高精度に制御することが求められている。  【０００３】
ところで前記ＶＣＸＯの製造段階においては、実際にＶＣＸＯから出力される発振周波数を確認しながら製造者によって当該ＶＣＸＯを構成する各部品について交換され、各部品が所望の出力周波数が得られるものに決定される。しかし、そのように決定された各部品は、パッケージ内に格納された後に酸化を防ぐために、パッケージごと加熱されて脱気されたり、酸化を防ぐためにパッケージ内に封入された不活性ガス雰囲気に曝される場合がある。つまり、製造段階と製造後とで、ＶＣＸＯを構成する各部品の置かれる環境が異なる。その影響により、製造段階で供給した制御電圧と同じ制御電圧を製造後のＶＣＸＯに供給しても、出力周波数が製造段階で得られた周波数から、僅かにずれてしまうおそれがある。このような事情から、製造後において発振出力を微細に調整することができるＶＣＸＯが求められている。  【０００４】
特開２０１２−１３８８９０号公報には、発振周波数調整を行うためにデジタルポテンショメータを設けたＶＣＸＯについて記載されている。しかし、現在最も分解能が高いデジタルポテンショメータのタップ数は１０２４程度であり、この発振器に設けられるデジタルポテンショメータは１つのみである。上記のように、高精度に出力周波数を制御するために、この特許文献１の構成よりもさらに微細に発振周波数を調整することができる技術が求められている。特開２０１１−１７１８２８号公報及び特開２０００−１８３６５０号公報にもポテンショメータを備えたＶＣＸＯについて記載されているが、このような問題を解決できるものではない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事情に鑑みてなされたものであり、その目的は、精度高く出力周波数を制御することができる電圧制御発振器を提供することである。
【課題を解決するための手段】
【０００６】
本発明の電圧制御発振器は、第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
前記前段側分圧器からの出力を制御するための前段側分圧器用データと、前記後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるメモリを備え、
前記メモリにおける前記前段側分圧器用データ及び後段側分圧器用データは、外部から変更自在に構成されることを特徴とする。
本発明の他の電圧制御発振器は、第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
前記発振部は圧電振動子を含み、
前記圧電振動子が置かれる雰囲気の温度を検出するための温度検出部と、
基準温度における前記前段側分圧器からの出力を制御するための前段側分圧器用データと、後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるデータ記憶部と、
前記圧電振動子が置かれる雰囲気の温度が前記基準温度から変移することによる前記発振部からの出力周波数の変移を補償するために、前記温度検出部により検出される検出温度と、前記前段側分圧器用データ及び後段側分圧器用データを補正するための補正データとの対応関係と、が記憶される対応関係記憶部と、
前記検出温度と前記対応関係とに基づいて前段側分圧器用データ及び後段側分圧器用データを前記補正データにより補正し、前段側分圧器及び後段側分圧器からの各出力電圧を制御する制御部と、
を備えたことを特徴とする。
本発明のさらに他の電圧制御発振器は、第１の電位源と第２の電位源との間に接続された第１の抵抗体と、前記第１の抵抗体における接続位置が可変自在に構成されることで取り出される出力電圧を可変自在な第１の出力端と、を備える前段側分圧器と、
前記第１の出力端と、第３の電位源との間に接続された第２の抵抗体と、前記第２の抵抗体における接続位置を可変自在に構成されることで取り出される出力電圧を可変自在な第２の出力端と、を備える後段側分圧器と、
前記第２の出力端からの出力電圧に応じて静電容量が変化する可変容量素子を含み、この静電容量の変化による共振点の変化に基づいて出力周波数が変化する発振部と、
を備え、
前記前段側分圧器は、前記第１の電位源及び第２の電位源に並列に接続された第１の前段側分圧器及び第２の前段側分圧器により構成され、
第３の電位源は、前記第１の前段側分圧器及び第２の前段側分圧器のうちの一方の第１の出力端により構成され、
基準時刻からの経過時間を検出するための時間検出部と、
前記基準時刻における前記前段側分圧器からの出力を制御するための前段側分圧器用データと、後段側分圧器からの出力を制御するための後段側分圧器用データと、が記憶されるデータ記憶部と、
エージングによる前記発振部からの出力周波数の変移を補償するために、前記経過時間と、前記前段側分圧器用データ及び後段側分圧器用データを補正するための補正データとの対応関係と、が記憶される対応関係記憶部と、
前記経過時間と前記対応関係とに基づいて前段側分圧器用データ及び後段側分圧器用データを前記補正データにより補正し、前段側分圧器及び後段側分圧器からの各出力電圧を制御する制御部と、
を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明の電圧制御発振器においては、前段側分圧器及び後段側分圧器で分圧して得られた電圧により発振部における可変容量素子の容量を制御して、発振周波数を制御する。従って、前記容量の変化に基づく発振部の共振点の変更を多段に細かく行うことができるので、電圧制御発振器の出力周波数を精度高く制御することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の水晶発振器の回路図である。
【図２】前記水晶発振器に設けられるデジタルポテンショメータの概念図である。
【図３】前記水晶発振器の概略断面図である。
【図４】デジタルポテンショメータの他の接続例を示す説明図である。
【図５】第２の実施形態の水晶発振器のブロック図である。
【図６】第３の実施形態の水晶発振器のブロック図である。
【図７】評価試験の結果を示すグラフ図である。
【図８】評価試験の結果を示すグラフ図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
本発明の電圧制御発振器の一実施形態であるＶＣＸＯ１について、その回路図である図１を参照しながら説明する。ＶＣＸＯ１は、周波数調整回路と、発振回路２と、圧電振動子である水晶振動子２１とを備え、前記周波数調整回路は、発振周波数制御電圧調整部１０と共振部１５とにより構成されている。発振周波数制御電圧調整部１０の後段に共振部１５が設けられている。そして共振部１５の後段には水晶振動子２１を介して発振回路２が接続される。図中２０は、予め設定された所定の電源電圧VDDが印加される電源電圧供給端子であり、この電源電圧VDDが発振周波数制御電圧調整部１０により分圧されて、前記共振部１５に供給される。
【００１０】
発振周波数制御電圧調整部１０は、３つのデジタルポテンショメータ（ＤＰＯＴ）１１〜１３を備え、このＤＰＯＴ１１〜１３は、前記電源電圧供給端子２０に２段に接続されている。具体的には、前記電源電圧供給端子２０とアースに、ＤＰＯＴ１２、１３が並列に接続されている。これらＤＰＯＴ１２、１３の後段にＤＰＯＴ１１が接続されている。ＤＰＯＴ１１〜１３については、後に詳しく説明する。
【００１１】
前記共振部１５について説明する。この共振部１５は、発振回路２からの出力周波数調整用の可変容量素子を備え、前記発振周波数制御電圧調整部１０から供給される出力電圧（制御電圧Ｖｃ）が変化すると、この可変容量素子の静電容量が変化する。それによって、この可変容量素子と、共振部１５、水晶振動子２１及び発振回路２に含まれるインダクタンス成分との共振点が変化し、発振回路２から出力される発振周波数が変化する。発振回路２からの出力が、ＶＣＸＯ１の出力である。
【００１２】
共振部１５の構成を具体的に説明すると、当該共振部１５はＤＰＯＴ１１の後段に設けられる抵抗Ｒ１と、当該抵抗Ｒ１に対して互いに並列に接続されたコンデンサＣ１、Ｃ２とを備えている。また、コンデンサＣ１及びＣ２に対して、バリキャップダイオードＶＤ１のアノード、インダクタＬ１の一端、抵抗Ｒ２の一端、及び抵抗Ｒ３の一端が互いに並列に接続されている。前記バリキャップダイオードＶＤ１のカソードは、コンデンサＣ３を介して、前記インダクタＬ１の他端、抵抗Ｒ２の他端に接続されている。抵抗Ｒ３の他端は接地されている。
【００１３】
コンデンサＣ１、Ｃ２の前段側の接続点と、抵抗Ｒ１との間には、抵抗Ｒ４の一端とバリキャップダイオードＶＤ２のカソードとが各々接続されており、前記バリキャップダイオードＶＤ２のアノードは接地されている。抵抗Ｒ４の他端は、水晶振動子２１及びバリキャップダイオードＶＤ１のカソードとコンデンサＣ３との間に接続されている。
【００１４】
バリキャップダイオードＶＤ２は、ＶＣＸＯ１の出力周波数の調整用に設けられた可変容量素子であり、上記のようにＤＰＯＴ１１からの出力電圧に応じてその静電容量が変化する。また、インダクタＬ１、コンデンサＣ３及びバリキャップダイオードＶＤ１を並列接続回路と呼ぶことにすると、バリキャップダイオードＶＤ２の容量が変化するときに、この並列接続回路におけるバリキャップダイオードＶＤ１の容量も変化し、前記並列接続回路のインダクタンスも変化する。従って前記バリキャップダイオードＶＤ２の容量の変化と、前記並列接続回路のインダクタンスの変化とにより発振周波数の可変量が大きくなるように構成されている。この並列接続回路を設けずに共振部を構成してもよい。前記抵抗Ｒ２は、並列接続回路のＬＣ発振の回避用に設けられている。なお、図１に示した共振部１５の回路構成は実施例の一例を示したものであり、出力周波数調整用の電圧制御可変容量素子を備える構成であれば、どのような回路構成でも良い。
【００１５】
前記水晶振動子２１の後段に前記発振回路２が設けられる。発振回路２は、例えば公知のコルピッツ発振回路により構成され、例えば共振部１５からの入力を増幅して出力するためにＮＰＮ型トランジスタを備える。前記発振回路２、共振部１５及び水晶振動子２１により発振部が構成される。  
【００１６】
続いて前記ＤＰＯＴについて説明する。ＤＰＯＴ１１〜１３は公知のものが用いられている。図２にＤＰＯＴ１２の構成の概念図を示す。ＤＰＯＴ１２は、Ａ端子、Ｂ端子及びＷ（ワイパ）端子を備えている。Ａ端子、Ｂ端子間には直列に接続された多数の抵抗Ｒｓが設けられている。抵抗Ｒｓ間、及びＡ端子またはＢ端子と抵抗Ｒｓとの間を点Ｐとすると、Ｗ端子はスイッチ２４により、多数の点Ｐのうちのいずれかに接続可能に構成される可変端子である。点Ｐ間の各抵抗値が、互いに等しくなるように抵抗Ｒｓが構成されている。このＤＰＯＴ１２のタップ数、即ちＷ端子に接続可能な点Ｐの数は２５７であり、図中、Ｗ端子が接続可能な点ＰをＮ＝０〜２５６の数値で表している。つまり、ＮはＷ端子との接続位置を示しており、この例ではＡ端子に近づくほど、Ｎの数が大きくなるものとする。
【００１７】
また、ＤＰＯＴ１２は例えば揮発性のメモリ２５を備えている。メモリ２５には、上記の接続位置ＮごとにＷ端子との接続をオンにするかオフにするかを設定するデータ（Ｗ端子接続位置決めデータ）について格納され、当該メモリ２５に格納されたＷ端子接続位置決めデータに基づいて前記スイッチ２４が動作する。そして、Ｎ＝０〜２５６のうちの一つの点ＰがＷ端子に接続され、他の点ＰはＷ端子に接続されない。つまり点Ｐのうち、Ｗ端子と実際に接続される点を接続点Ｐ０とすると、前記Ｗ端子接続位置決めデータは、当該接続点Ｐ０とＡ端子との間及び接続点Ｐ０とＢ端子との間の各抵抗値について設定するためのデータであるとも言える。
【００１８】
前記ＤＰＯＴ１３は、ＤＰＯＴ１２と同様に構成されており、Ｎ＝０〜２５６のうちの一つの点ＰがＷ端子に接続される。ＤＰＯＴ１２、ＤＰＯＴ１３が前段側分圧器を構成する。ＤＰＯＴ１２、ＤＰＯＴ１３の各抵抗Ｒｓが第１の抵抗体を構成し、各Ｗ端子が第１の出力端を構成する。また、この例ではＤＰＯＴ１１は、タップ数が２５６である。つまりＮ＝０〜２５５のうちの一つの点ＰがＷ端子と接続されるように構成されている。この接続位置Ｎの数を除いてＤＰＯＴ１１は、ＤＰＯＴ１３と同様に構成されている。ＤＰＯＴ１１は、後段側分圧器を構成する。ＤＰＯＴ１１の各抵抗Ｒｓが第２の抵抗体を構成し、ＤＰＯＴ１１のＷ端子が第２の出力端を構成する。
【００１９】
図１に戻って説明すると、ＤＰＯＴ１２、１３については、各々のＡ端子が電源電圧供給端子２０に接続され、各々のＢ端子がアースに接続されている。電源電圧供給端子２０は第１の電位源を構成し、アースは第２の電位源を構成する。ＤＰＯＴ１２のＷ端子、ＤＰＯＴ１３のＷ端子は、ＤＰＯＴ１１のＢ端子、Ａ端子に夫々接続されている。ＤＰＯＴ１１のＷ端子は、前記抵抗Ｒ１に接続されている。このように接続がなされることで、これらＤＰＯＴ１１〜１３はディバイダモード、つまり分圧器として用いられている。  
【００２０】
前記ディバイダモードでデジタルポテンショメータを用いる場合、上記のようにＷ端子が接続される点Ｐを接続点Ｐ０とすると、Ｗ端子からの出力電圧は、Ａ端子と接続点Ｐ０と間の抵抗値と、Ｂ端子と接続点Ｐ０との間の抵抗値との比によって決まる。そのため、Ａ端子と接続点Ｐ０との間の温度による抵抗値変化と、Ｂ端子と接続点Ｐ０との間の温度による抵抗値変化とが互いに打ち消し合う。また、各抵抗Ｒｓの値に設計上の誤差があり、それによってＡ端子と接続点Ｐ０との間の抵抗値、Ｂ端子と接続点Ｐ０との間の抵抗値に各々設計上の誤差があったとしても、前記比を取ることでこの誤差が打ち消し合う。
【００２１】
前記デジタルポテンショメータについてはレオスタットモード、つまり可変抵抗器として使用される場合がある。具体的に例えばＢ端子をアースに接続せずにフローティングすることが考えられる。しかし、その場合、Ｗ端子からの出力電圧は、Ａ端子と接続点Ｐ０との間の抵抗値と、接続点Ｐ０とＷ端子との間の抵抗値との合計値により決定されることになり、この合計値は温度によって変化し、また抵抗Ｒｓの設計誤差によって変移する。従って、上記のディバイダモードで使用する場合、レオスタットモードで使用する場合よりも、温度による出力電圧の変動及び設計上の出力電圧の誤差が小さい。そのため、Ｗ端子からの出力電圧ＶＷを精度高く制御することができ、ひいては発振回路２からの発振出力の精度を高めることができるという利点がある。
【００２２】
後述のマイクロプロセッサ３により、ＤＰＯＴ１１、ＤＰＯＴ１２について、Ｗ端子は任意のＮの点Ｐに接続されるように設定される。ＤＰＯＴ１３のＷ端子については、ＤＰＯＴ１２においてＷ端子が接続される点ＰよりもＮの数が１つ大きい点Ｐに接続されるように設定される。従って、ＤＰＯＴ１１〜１３は各々、その出力を８ｂｉｔつまり２５６段階、または９ｂｉｔで２５７段階で変化させることができる。
【００２３】
ＤＰＯＴ１１のＡ端子に印加される電圧Ｖａと、ＤＰＯＴ１１のＢ端子に印加される電圧Ｖｂとの間には、電源電圧供給端子２０とグランドとの間の電位差の１／２５６の電位差が生じるように、当該Ａ端子、Ｂ端子に各々電圧が印加されることになる。そして、そのように印加された電圧を、ＤＰＯＴ１１が２５６段階に分割してＷ端子から出力する。従って、電源電圧供給端子２０に印加される電圧ＶDDを、これらＤＰＯＴ１１〜ＤＰＯＴ１３は１６ｂｉｔ（２５６×２５６＝６５５３６）の分解能で調整して後段側に出力することができる。このように前段側のＤＰＯＴ１２、１３は、電圧を粗調整する役割を有し、後段側のＤＰＯＴ１１は出力電圧を微調整する役割を有する。
【００２４】
ＶＣＸＯ１の制御部であるマイクロプロセッサ３は、例えば１６ｂｉｔのデータを記憶可能なレジスタ３１を備えている。レジスタ３１において下位８ｂｉｔ分のデータを格納する記憶領域を３２、上位８ｂｉｔ分のデータを格納する記憶領域を３３として各々示している。前記記憶領域３２、３３は、ＤＰＯＴ１１、ＤＰＯＴ１２に各々用いられる前記Ｗ端子接続位置決めデータを格納している。つまり、この記憶領域３２、３３に記憶された接続位置決めデータが、ＤＰＯＴ１１、ＤＰＯＴ１２の各メモリ２５に出力され、各接続位置決めデータが指定する接続位置Ｎの点ＰとＷ端子とが互いに接続される。
【００２５】
マイクロプロセッサ３は、例えば演算部３４を備えている。前記記憶領域３３に記憶されたＷ端子接続位置決めデータは、この演算部３４にも出力される。演算部３４は、入力されたＷ端子接続位置決めデータでＷ端子と接続されるように指定されるＮよりも、数が１つ大きいＮがＷ端子と接続されるように指定する接続位置決めデータを、ＤＰＯＴ１３のメモリ２５に出力する。つまり、演算部３４は、ＤＰＯＴ１２用のＷ端子接続データを、ＤＰＯＴ１３用のＷ端子接続データに変換するために設けられている。
【００２６】
マイクロプロセッサ３は、ＥＥＰＲＯＭまたは同等な、書き換え可能でかつ電源を切ってもデータが保持される不揮発性のメモリ３５を備えている。このメモリ３５には、上記のＤＰＯＴ１１用のＷ端子接続データ及びＤＰＯＴ１２用のＷ端子接続データが記憶され、ＶＣＸＯ１の電源を投入すると、メモリ３５の各アドレスのデータが、前記レジスタ３１の対応する各アドレスに読み込まれる。
【００２７】
図３は、このＶＣＸＯ１の概略縦断側面図を示している。図中４１は基板であり、図中４２は水晶振動子２１の周囲を囲む内カバーである。基板４１において、内カバー４２の外側には前記マイクロプロセッサ３及び集積回路部品４３が設けられている。集積回路部品４３は、前記発振周波数制御電圧調整部１０、共振部１５及び発振回路２を構成する各回路部品が集積化されることにより構成されている。そして、基板４１上には内カバー４２、マイクロプロセッサ３及び集積回路部品４３を囲むように外カバー４４が設けられ、基板４１の表面を覆っている。内カバー４２内は、水晶振動子２１の酸化を防ぐために不活性ガス雰囲気、例えば窒素ガス雰囲気、または真空とされている。集積回路部品４３は水晶振動子２１に比べれば変質し難いため外カバー４４内は大気雰囲気としてもよいが、確実に酸化を防ぐために、内カバー内と同様に当該外カバー４４内も窒素ガス雰囲気とされている。  
【００２８】
基板４１の裏面にはマイクロプロセッサ３に接続される端子４５と、前記電圧ＶDD供給端子２０とが設けられている。前記接続端子４５を介して、ＶＣＸＯ１の外部からマイクロプロセッサ３の前記レジスタ３１及びメモリ３５にアクセスし、記憶されたＷ端子接続位置決めデータの書き換えを行うことができる。
【００２９】
上記のＶＣＸＯ１に電源を投入して起動させると、メモリ３５からレジスタ３１にＤＰＯＴ１１、１２用のＷ端子接続位置決めデータが読み込まれる。読み込まれたＷ端子接続位置決めデータは、ＤＰＯＴ１１、１２の各メモリ２５に書き込まれる。また、ＤＰＯＴ１２用のＷ端子接続位置決めデータは、レジスタ３１から演算部３４に出力されて変換され、ＤＰＯＴ１３用のＷ端子接続位置決めデータとされた上でＤＰＯＴ１３のメモリ２５に書き込まれる。そして、ＤＰＯＴ１１〜ＤＰＯＴ１３において、各々メモリ２５に書き込まれたＷ端子接続位置決めデータで指定される接続位置Ｎの点ＰにＷ端子が接続される。そして、端子２０に印加される電圧ＶDDがＤＰＯＴ１１〜ＤＰＯＴ１３により分圧されて後段側に供給され、バリキャップダイオードD1、D2の容量値がこの電圧に応じた値となり、これらの容量値に応じた制御電圧が水晶振動子２１及び発振回路２に出力され、当該制御電圧に応じた発振周波数が発振回路２から出力される。
【００３０】
ＶＣＸＯ１のユーザーはこのように出力された周波数を測定し、基準範囲から外れている場合、ＶＣＸＯ１に接続される外部装置から、レジスタ３１の記憶領域３２、３３のＷ端子接続位置決めデータを書き換え、ＤＰＯＴ１１〜ＤＰＯＴ１３において各Ｗ端子の接続位置Ｎをずらし、基準範囲に収まる出力周波数が得られるように調整する。上記したように、ＤＰＯＴ１１〜ＤＰＯＴ１３によって後段に出力される制御電圧の分解能は非常に高いため、バリキャップダイオードＤ１、Ｄ２の容量値を微細に調整し、発振回路２からの発振出力が前記基準範囲内に収まるように高精度に合わせ込むができる。
【００３１】
そのようにレジスタ３１のＷ端子接続位置決めデータを変更した後は、メモリ３５のＷ端子接続位置決めデータについても、変更したレジスタ３１のデータと同じデータになるように更新しておく。然る後、ＶＣＸＯ１の電源をオフにし、再度オンにすると、上記のようにメモリ３５のＷ端子接続位置決めデータがレジスタ３１に読み込まれるので、ＶＣＸＯ１の起動当初から発振回路２の出力周波数が、基準範囲内に収まるように出力される。このようにＶＣＸＯ１によれば、既述のように出力周波数を微細かつ多段階に変化させることが出来るので、その発振出力を精度高く、所望の値に合わせ込むことができる。
【００３２】
上記の構成例ではマイクロプロセッサ３を設けているが、当該マイクロプロセッサ３を設けなくてもよい。その場合、例えば前記基板４１の裏面に集積回路部品４３に接続される端子を設け、当該端子を介してＶＣＸＯ１の外部から直接ＤＰＯＴ１１〜１３の各メモリ２５にアクセスできる構成とする。ＶＣＸＯ１の電源投入後、前記端子を介して外部装置からメモリ２５にＷ端子接続データを書き込むことで、各ＤＰＯＴ１１〜１３のＷ端子の接続位置Ｎを調整するようにしてもよい。その場合メモリ２５は揮発性メモリとして構成してもよい。不揮発性メモリとして構成することでＶＣＸＯ１の電源をオフにしてもＷ端子接続データが消去されないので、電源投入の度に各メモリ２５に当該位置決めデータを書き込んでＷ端子の接続位置Ｎを設定する必要が無くなるので、操作の手間を抑えることができ、有利である。
【００３３】
上記の例では、Ｗ端子接続位置決めデータをマイクロプロセッサ３内の不揮発性メモリ３５に格納しているが、そのように構成する代わりに、前記接続位置決めデータをＶＣＸＯ１に外付けの不揮発性メモリに格納し、当該外付けのメモリからレジスタ３１に読み込まれる構成としてもよい。
【００３４】
前記出力電圧Ｖｃの範囲を調整するために、電源電圧供給端子２０とアースとの間には適宜抵抗を設けることができる。具体的には例えば図４に示すようにＤＰＯＴ１２、１３のＡ端子同士の接続点と電源電圧供給端子２０との間に抵抗Ｒ１３を設けることができる。またＤＰＯＴ１２、１３のＢ端子同士の接続点とアースとの間に抵抗Ｒ１２を設けることができる。発振周波数制御電圧調整部１０の電源電圧供給端子２０は外部電源電圧ＶDDではなく、基準電圧源のような定電圧発生回路を接続することで、さらに外部電源電圧に左右されない高安定な発振器を提供することもできる。
【００３５】
（第２の実施形態）  
続いて、第２の実施形態のＶＣＸＯ５について第１の実施形態との差異点を中心に、図５のブロック図を参照しながら説明する。このＶＣＸＯ５において発振周波数制御電圧調整部１０、共振部１５、水晶振動子２１及び発振回路２は、第１の実施形態と同様に構成されている。このＶＣＸＯ５は温度センサ５１を備えており、この温度センサ５１の温度検出結果に基づいて自動でＤＰＯＴ１１〜１３のＷ端子の接続位置Ｎが自動で制御されるように構成され、ＶＣＸＯ５の動作環境温度による発振周波数の変動を抑える。前記温度センサ５１は水晶振動子２５の周囲温度を検出するために、前記基板４１上において水晶振動子２５の近傍、例えば内カバー４２内に配置される。前記温度センサ５１は、検出温度に対応する信号をマイクロプロセッサ３に出力する。
【００３６】
マイクロプロセッサ３の上記メモリ３５内には、基準温度、及びＤＰＯＴ１１、１２のＷ端子の基準接続位置について格納されている。前記基準接続位置とは、温度センサ５１による検出温度が前記基準温度と等しい場合に、ＤＰＯＴ１１、１２のＷ端子が各々接続されるように予め設定された接続位置Ｎである。ＤＰＯＴ１１の基準接続位置をＮ１１、ＤＰＯＴ１２の基準接続位置をＮ１２として夫々表す。
【００３７】
メモリ３５内にはテーブル５２が格納されている。このテーブル５２には、基準温度から前記検出温度を減算した値である温度偏差（単位℃）と、ＤＰＯＴ１１についての前記基準接続位置Ｎ１１からの変移量Ｄ１１と、ＤＰＯＴ１２についての前記基準接続位置Ｎ１２からの変移量Ｄ１２とが対応付けられて記憶されている。
【００３８】
ＶＣＸＯ５の電源が投入された後、温度センサ５１により検出された検出温度と、前記メモリ３５内の基準温度とから前記温度偏差が演算される。そして、テーブル５２から、この温度偏差に対応する前記変位量Ｄ１１、Ｄ１２が各々読み出される。具体的には、例えば図に示したようにテーブル５２が設定されているものとして、演算された温度偏差が＋5.00℃であれば、テーブル５２の温度偏差が＋5.01℃未満に対応する変移量Ｄ１１、Ｄ１２である−２、＋１が夫々読み出される。
【００３９】
然る後、Ｎ１１＋Ｄ１１が演算され、この演算値がＤＰＯＴ１１のＷ端子が接続される点ＰのＮの値として決定される。またＮ１２＋Ｄ１２が演算され、この演算値がＤＰＯＴ１２のＷ端子が接続される点ＰのＮの値として決定される。このように決定されたＮの値に相当する接続位置決めデータがレジスタ３１に入力される。レジスタ３１にデータが入力された後は、第１の実施形態と同様に、レジスタ３１に書き込まれたデータがＤＰＯＴ１１、１２に出力され、ＤＰＯＴ１１、１２のＷ端子が決定された接続位置Ｎの点Ｐに接続される。またＤＰＯＴ１２の接続位置決めデータは、演算部３４を介してＤＰＯＴ１３に接続され、ＤＰＯＴ１３では、ＤＰＯＴ１２よりもＮの数が１つ大きい点ＰにＷ端子が接続される。以上の各プロセスは、マイクロプロセッサ３に設けられるプログラム（図示は省略）により行われる。
【００４０】
このＶＣＸＯ５によれば、水晶振動子２５の周囲温度の変化に対する発振周波数の変動をキャンセルできるように、自動で各ＤＰＯＴ１１〜１３のＷ端子の接続位置が調整される。従って、第１の実施形態と同様に発振回路２からの発振周波数を精度高く、所定の範囲内に収めることができる。また、前記発振周波数の調整に要するユーザーの手間を軽減することができる。上記の例では、テーブル５２を備えているが、テーブル５２の代わりに温度偏差に基づいて前記変移量Ｄ１１、Ｄ１２が各々算出されるような計算式をメモリ３５に格納するようにしてもよい。またテーブルを用いる場合にはテーブル５２のように温度偏差対変位量ではなく、温度センサ５１から得られる絶対温度対ＤＰＯＴ１１及びＤＰＯＴ１２に設定する接続位置データＮ１１、Ｎ１2の関係をデータとして持たせて制御するような構成も可能である。
【００４１】
（第３の実施形態）
続いて、第３の実施形態のＶＣＸＯ６について第２の実施形態との差異点を中心に、図６のブロック図を参照しながら説明する。このＶＣＸＯ６は温度センサ５１の代わりにＲＴＣ（real time clock）６１を備えている。このＲＴＣ６１は内蔵電池を備え、ＶＣＸＯ６の電源をオフにしても動作し、現在時刻を検出することができる。また、ＲＴＣ６１は、この現在時刻についてのデータをマイクロプロセッサ３に送信する。ＶＣＸＯ６は、この現在時刻に基づいて基準時刻からの経過時間を算出する。前記基準時刻は、例えばＶＣＸＯ６の製造段階において基準の範囲内に収まるように出力発振周波数の調整が行われた時刻である。そして、ＶＣＸＯ６は、この経過時間に基づいて経過時間分の発振周波数のずれが補正されるようにＤＰＯＴ１１〜ＤＰＯＴ１３のＷ端子の接続位置Ｎを補正する。つまり、このＶＣＸＯ６はエージングによる周波数変化を自動で補償できるように構成されている。
【００４２】
マイクロプロセッサ３の上記メモリ３５内には、前記基準時刻、及びＤＰＯＴ１１、１２のＷ端子の基準接続位置Ｎ１１、Ｎ１２について格納されている。この第３の実施形態におけるＷ端子の基準接続位置Ｎ１１、Ｎ１２は、基準時刻において基準範囲内に収まるように周波数を出力可能であった位置である。また、メモリ３５内には例えば、図中グラフ６２として表すことができる関数が２つ格納されている。関数の一方は、前記経過時間と、ＤＰＯＴ１１における前記基準接続位置Ｎ１１からの変移量Ｄ１１とを対応付けたものであり、関数の他方は前記経過時間と、ＤＰＯＴ１２における前記基準接続位置Ｎ１２からの変移量Ｄ１２とを対応付けたものである。この変移量Ｄ１１、Ｄ１２は、エージングにより前記基準範囲から外れた周波数のずれを補償するためのＷ端子の接続位置Ｎの変移量である。
【００４３】
ＶＣＸＯ６の電源が投入された後、ＲＴＣ６１から得られた出力と、予め記憶された基準時刻とに基づいて、当該基準時刻からの経過時間が算出される。この経過時間に基づいて上記のグラフ６２で表される関数から、変移量Ｄ１１、Ｄ１２が算出される。その後は、第２の実施形態と同様にＮ１１＋Ｄ１１、Ｎ１２＋Ｄ１２が演算され、これらの演算値がＤＰＯＴ１１、１２のＷ端子が接続される点ＰのＮの値として決定される。決定されたＮに従って、各ＤＰＯＴ１１〜１３のＷ端子が点Ｐに接続される。それによって、上記のようにＶＣＸＯ６から基準範囲内に収まるように周波数が出力される。
【００４４】
このＶＣＸＯ６によれば、当該ＶＣＸＯ６の経時変化による発振周波数の変動をキャンセルできるように、自動で各ＤＰＯＴ１１〜１３のＷ端子の接続位置が調整される。従って、第１の実施形態と同様に発振回路２からの発振周波数を精度高く、所定の範囲内に収めることができる。また、前記発振周波数の調整に要するユーザーの手間を軽減することができる。
【００４５】
前記経過時間を算出するために現在時刻を検出可能であれば、上記のように構成することには限られない。例えば、マイクロプロセッサ３の内部にタイマーを設け、当該タイマーにより現在時刻を測定してもよい。当該タイマーは例えば電池により、ＶＣＸＯ６の電源をオフにしても動作可能に構成する。また、ＲＴＣ６１は、外カバー４４内に設けてもよいし、外カバー４４の外部、即ちＶＣＸＯ６に対して外付けの機器として構成してもよい。
【００４６】
各実施形態における水晶発振器の構成は互いに組み合わせることができる。例えば、第２の実施形態と第３の実施形態とを組み合わせて、経過時間及び水晶振動子２５の周囲温度の両方に基づいて、Ｗ端子の接続位置Ｎを変更するようにしてもよい。また、各実施形態の発振器は、水晶振動子２１を含まない電圧制御発振器として構成されてもよい。また、ＤＰＯＴ１３のＷ端子は、ＤＰＯＴ１２でＷ端子が接続される接続位置Ｎよりも２以上大きい数のＮに接続されるようにしてもよいが、ＤＰＯＴ１１からの制御電圧Ｖｃの分解能を高くするために、実施形態で説明したように１大きい数のＮに接続することが有利である。
【００４７】
（評価試験）
第１の実施形態のＶＣＸＯ１について、ＤＰＯＴ１１のＷ端子が所定の接続位置Ｎの点Ｐに接続されるように固定した。そして、ＤＰＯＴ１２、１３のＷ端子が接続される接続位置Ｎを時間と共に変化させた。なお、この評価試験においても実施形態と同じく、ＤＰＯＴ１３のＷ端子は、ＤＰＯＴ１２でＷ端子が接続される接続位置Ｎよりも一つ大きい数のＮに接続される。このようにＤＰＯＴ１２、１３においてＷ端子が接続される接続位置Ｎを変化させながら、ＶＣＸＯ１の発振周波数ｆを測定し、このｆから周波数安定度を算出した。この周波数安定度は、（（基準の発振周波数ｆ０−発振周波数ｆ）／ｆ０）である。
【００４８】
図７のグラフは、この結果の例を示している。グラフの縦軸は前記周波数偏差（単位：ｐｐｂ）である。グラフの横軸は、記憶領域３３の設定値を示している。さらに詳しくは、記憶領域３３の設定値は各点Ｐについて割り振られ、点ＰとＷ端子とを接続するか否かについてのデータが書き込まれている。グラフの横軸に示したアドレスは、点ＰとＷ端子とを接続するデータが書き込まれたアドレスであり、従ってこのグラフの横軸に示したアドレスは点Ｐとの接続を行う接続位置Ｎを表している。
【００４９】
図８のグラフに示すように、周波数偏差が最も０ｐｐｂに近くなる記憶領域３３の設定値は８ｂｈであった。続いて、このアドレスに対応する接続位置Ｎに点Ｐが接続されるようにＤＰＯＴ１２のＷ端子の接続を固定する。従って、ＤＰＯＴ１３のＷ端子の接続位置Ｎも固定する。そのようにＤＰＯＴ１２、１３のＷ端子の接続を固定した状態で、ＤＰＯＴ１１のＷ端子が接続される接続位置Ｎを変化させたものが図８のグラフである。このように接続位置Ｎを変化させながら、ＶＣＸＯ１の発振周波数ｆを測定し、前記周波数安定度を算出した。図８のグラフは、図７のグラフと同じように、点ＰとＷ端子とを接続するデータが書き込まれたアドレスと周波数偏差との関係を示すグラフである。グラフから、アドレスｂ０ｈに対応する接続位置Ｎに前記ＤＰＯＴ１１のＷ端子が接続されたときに、最も周波数偏差が０ｐｐｂに近づくことが分かる。そして、この周波数偏差は−０．１ｐｐｂと極めて小さい。つまり、ＶＣＸＯ１は、精度高く周波数を目標周波数に合せ込むことができることが示され、本発明の効果が確認された。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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