(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板を貫通し、前記基板との間に絶縁膜が設けられた１以上のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と、
前記ＴＳＶとの間に絶縁膜が設けられ、前記基板の前記１以上のＴＳＶ周辺に配置されるとともに前記基板に設けられた拡散層と電気的に接続されることにより、前記基板の電位を安定させるためのガードリングとして機能するメタル配線と、
前記基板に実装されると共に前記メタル配線に電気的に接続され、前記１以上のＴＳＶからの雑音信号を前記メタル配線を介して検出するための検出回路と
を備える半導体チップ。
【請求項２】
前記１以上のＴＳＶに対して、個別に信号を入力するための入力回路
を更に備える請求項１記載の半導体チップ。
【請求項３】
前記入力回路は、前記基板に実装される回路をテストするためのバウンダリスキャン回路である、
請求項２記載の半導体チップ。
【請求項４】
前記検出回路は、前記ＴＳＶからの雑音信号を電流として外部へ出力可能である、
請求項１乃至請求項３のいずれか１項記載の半導体チップ。
【請求項５】
請求項１乃至請求項４のいずれか１項記載の半導体チップと、
前記検出回路から出力された信号に基づき、前記ＴＳＶに関する異常を検出するための制御装置と
を備える、半導体検査システム。
【請求項６】
基板と、
前記基板を貫通し、前記基板との間に絶縁膜が設けられた１以上のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と、
前記ＴＳＶとの間に絶縁膜が設けられ、前記基板の前記１以上のＴＳＶ周辺に配置されるとともに前記基板に設けられた拡散層と電気的に接続されることにより、前記基板の電位を安定させるためのガードリングとして機能するメタル配線と、
前記基板に実装されると共に前記ガードリングに電気的に接続され、前記１以上のＴＳＶからの雑音信号を前記メタル配線を介して検出するための検出回路と
を備える半導体チップを複数積層して構成される半導体装置。
【請求項７】
第１の層に係る前記半導体チップの前記ＴＳＶの少なくとも一部は、第２の層に係る前記半導体チップに電気的に接続され、  前記第１の層に係る前記半導体チップに含まれる前記ＴＳＶからの雑音信号を、前記第２の層に係る前記半導体チップの前記検出回路で検出可能である、請求項６記載の半導体装置。
【請求項８】
前記半導体チップは、
前記１以上のＴＳＶに対して、個別に信号を入力するための入力回路
を更に備える、請求項６又は請求項７記載の半導体装置。
【請求項９】
前記入力回路は、前記基板に実装される回路をテストするためのバウンダリスキャン回路である、
請求項８記載の半導体装置。
【請求項１０】
前記検出回路は、前記ＴＳＶからの雑音信号を電流として外部へ出力可能である、
請求項６乃至請求項９のいずれか１項記載の半導体装置。
【請求項１１】
請求項６乃至請求項１０のいずれか１項記載の半導体装置と、
前記検出回路から出力された信号に基づき、前記半導体チップ間の接続に関する異常を検出するための制御装置と
を備える、半導体検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に係るいくつかの態様は、半導体チップ、半導体装置及び半導体検査システムに関する。
【背景技術】
【０００２】
半導体装置の分野においては、回路基板に貫通電極を設けた上で、この回路基板を積層するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）技術が知られている（例えば、非特許文献１，２）。ＴＳＶでは、μｍ単位の間隔で、各回路基板を接続するための接続用貫通電極（ＴＳＶ）を配置することが可能である。ＴＳＶを用いた接続は、従来のワイヤボンディングと比較して接続距離を短くすることができるため、接続部分に係る寄生容量、寄生抵抗、及び寄生インダクタンスが小さくなる。これにより、ＴＳＶによる接続は回路遅延の軽減や消費電力の低減等を図ることが可能である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Jonghyun Cho, Kihyun Yoon, Jun So Pak, Joohee Kim, Junho Lee, Hyungdong Lee, Kunwoo Park and Joungho Kim、"Guard Ring Effect for Through Silicon Via (TSV) Noise Coupling Reduction"、CPMT Symposium Japan, 2010 IEEE、24-26 Aug. 2010
【非特許文献２】Erik Jan Marinissen、"Testing TSV-Based Three-Dimensional Stacked ICs"、Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010、8-12 March 2010
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＴＳＶの断裂や構造不良があると信号の伝達が行われなくなるため、ＴＳＶに関する検査を行う必要がある。ＴＳＶにおける検査は、信号を入力及び出力できるように、半導体チップから露出したＴＳＶに対して探針を刺す、又は当てる等の手法により、ＴＳＶに物理的にアクセスする必要がある。しかしながら、ＴＳＶに探針を刺す等の手法による物理的なＴＳＶへのアクセスは、ＴＳＶの破損を招く。また、高い密度で実装された多数のＴＳＶの１つ１つにアクセスするのは極めて困難である。
【０００５】
つまり、半導体チップにおけるＴＳＶへの物理的なアクセスは困難であるため、ＴＳＶに関するテストは、半導体チップを積層した上で、被積層である半導体チップに実装されたテスト回路等を用いて検査する必要があった。しかしながら、積層後における検査では、積層された半導体チップの内１つでも不良があれば、積層されている他の半導体チップを含む半導体装置全体が不良となるため、製造歩留まりが著しく低下するという課題がある。
【０００６】
本発明のいくつかの態様は前述の課題に鑑みてなされたものであり、ＴＳＶに関する不良を好適に検査することのできる半導体チップ、半導体装置及び半導体検査システムを提供することを目的の１つとする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体チップは、基板と、前記基板を貫通する１以上のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と、前記基板の前記１以上のＴＳＶ周辺に配置され、前記基板の電位を安定させるためのガードリングとして機能するメタル配線と、前記基板に実装されると共に前記メタル配線に電気的に接続され、前記１以上のＴＳＶからの雑音信号を前記メタル配線を介して検出するための検出回路とを備える。
【０００８】
本発明に係る半導体装置は、基板と、前記基板を貫通する１以上のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と、前記基板の前記１以上のＴＳＶ周辺に配置され、前記基板の電位を安定させるためのガードリングとして機能するメタル配線と、前記基板に実装されると共に前記ガードリングに電気的に接続され、前記１以上のＴＳＶからの雑音信号を前記メタル配線を介して検出するための検出回路とを備える半導体チップを複数積層して構成される。
【０００９】
なお、本発明において、「部」や「手段」、「装置」、「システム」とは、単に物理的手段を意味するものではなく、その「部」や「手段」、「装置」、「システム」が有する機能をソフトウェアによって実現する場合も含む。また、１つの「部」や「手段」、「装置」、「システム」が有する機能が２つ以上の物理的手段や装置により実現されても、２つ以上の「部」や「手段」、「装置」、「システム」の機能が１つの物理的手段や装置により実現されても良い。
【図面の簡単な説明】
【００１０】
【図１】半導体チップの断面図の具体例を示す図である。
【図２】図１に示した半導体チップを積層した半導体装置の断面図の具体例を示す図である。
【図３】本発明の実施形態に係る半導体チップの断面図の具体例を示す図である。
【図４】図３に示した半導体チップの回路構成の概要を示す図である。
【図５】図４に示した半導体チップを積層した半導体装置の回路構成の概要を示す図である。
【図６】検出回路の具体例を示す図である。
【図７】図６に示した検出回路の一部の具体例を示す図である。
【図８】図７に示した回路の更に具体的な構成例を示す図である。
【図９】検出回路の具体例を示す図である。
【図１０】図３に示した半導体チップ、及び図５に示した半導体装置を検査可能な検査システムの構成例を示す図である。
【図１１】本発明の実施形態に係る半導体チップの断面図の具体例を示す図である。
【図１２】信号波形の具体例を示す図である。
【図１３】本発明の実施形態に係る半導体装置の断面図の具体例を示す図である。
【図１４】図１０に示した検査システムでの信号に係る処理を説明するための図である。
【発明を実施するための形態】
【００１１】
以下に本発明の実施形態を説明する。以下の説明及び参照する図面の記載において、同一又は類似の構成には、それぞれ同一又は類似の符号が付されている。
【００１２】
１．  概要
半導体装置の技術分野では、回路が実装された半導体チップにＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と呼ばれる貫通電極を設け、当該ＴＳＶにより各層の半導体チップ間で信号を伝達する技術が知られている。
【００１３】
以下、図１を参照しながらＴＳＶを含む半導体チップの構成について説明する。図１は、半導体チップ１１００の断面図である。半導体チップ１１００は、シリコン基板１１１０と、ＴＳＶ１１２０ａ及び１１２０ｂ（以下、総称してＴＳＶ１１２０とも呼ぶ。）と、絶縁膜１１３０と、とメタル配線１１４０とを含む。
【００１４】
シリコン基板１１１０は、電気回路が実装される板状の部品である。半導体チップ１１００の上面１１００ａ側のシリコン基板１１１０上には、Ｐ＋拡散領域１１１２ａ、１１１２ｂ及び１１１２ｃ（以下、総称してＰ＋拡散領域１１１２とも呼ぶ。）が形成される。Ｐ＋拡散領域１１１２は、シリコン基板１１１０上に形成されるＰ型の拡散層であり、メタル配線１１４０に接続される。これにより、シリコン基板１１１０に発生した電位をメタル配線１１４０に伝達することができる。
【００１５】
メタル配線１１４０は、ＴＳＶ１１２０よりも半導体チップ１１００の上面１１００ａ側に、ＴＳＶ１１２０を周状に取り囲むように形成され、ガードリングを構成する。メタル配線１１４０は、シリコン基板１１１０の各所に形成されるＰ＋拡散領域１１１２をそれぞれ電気的に接続し、また、メタル配線１１４０はＴＳＶ１１２０と極めて近い電位に保たれる。これによりメタル配線１１４０は、ＴＳＶ１１２０からの電気的雑音電流を外部へ逃す経路となる。また、メタル配線１１４０は、ＴＳＶ１１２０周辺のシリコン基板１１１０の電位を安定させることができる。
【００１６】
半導体チップ１１００において、ＴＳＶ１１２０はμｍ単位の間隔で配置することが可能である。これにより従来のワイヤボンディング等の手法と比較すると、ＴＳＶ１１２０を用いる手法は接続距離を短くすることが可能であるため、接続部分に係る寄生容量、寄生抵抗、寄生インダクタンスを低減することができる。これに伴い、ワイヤボンディング等の手法に比べ、ＴＳＶ１１２０を用いる手法は回路遅延の軽減や低消費電力化を見込むことができる。
【００１７】
ここで、図１に示した半導体チップ１１００において、ＴＳＶ１１２０に関する不良があるか否かを検出する場合には、半導体チップ１１００の下面１１００ｂ側からＴＳＶ１１２０にアクセスする必要がある。この方法としては、例えばＴＳＶ１１２０に探針を刺す、又は当てる等の手法のほか、半導体チップ１１００を、検査用のテスト回路が実装された他の半導体チップに積層した上で、当該テスト回路を用いて半導体チップ１１００のＴＳＶ１１２０を検査する手法が考えられる。
【００１８】
図２に、図１に示した半導体チップ１１００におけるＴＳＶ１１２０を検査可能な半導体装置１０００の断面図を示す。半導体装置１０００においては、テスト回路１２２０が実装された半導体チップ１２００に半導体チップ１１００が積層されている。なお、図２の例では半導体装置１０００には半導体チップ１１００及び１２００の２層しか積層されていないが、３層以上積層してもよい。
【００１９】
半導体チップ１１００には、メタルパッド１１５０ａ及び１１５０ｂ（以下、総称してメタルパッド１１５０とも呼ぶ。）がそれぞれＴＳＶ１１２０ａ及び１１２０ｂの下面１１００ｂ側に、半導体チップ１１００から露出するように形成されている。メタルパッド１１５０ａ及び１１５０ｂは、それぞれマイクロバンプ１２３０ａ及び１２３０ｂ（以下、総称してマイクロバンプ１２３０とも呼ぶ。）を介して半導体チップ１２００に接続されている。
【００２０】
半導体チップ１２００にはテスト回路１２２０が含まれている。テスト回路１２２０は、マイクロバンプ１２３０及びメタルパッド１１５０を介してＴＳＶ１１２０に電気的に接続されている。これにより、テスト回路１２２０はＴＳＶ１１２０に電気的な信号を入力すると共に、ＴＳＶ１１２０から出力された電気的な信号を検出することができる。
【００２１】
このような手法では、積層された半導体チップ１１００及び１２００を含む多数の半導体チップのうち１つでも不良があれば、全ての半導体チップを含む半導体装置１０００全体として不良となる。すなわち、製造歩留まりが著しく劣化するという課題がある。
【００２２】
２．  概略構成
そこで、以下に説明する実施形態では、積層する前に個々の半導体チップのＴＳＶに関する不良の有無を検出した上で、半導体チップの積層後に、半導体チップ間の接続不良の有無を検出する。
【００２３】
図３に、本実施形態に係る半導体チップ１００の構成を示す。図３は、半導体チップ１００の断面図である。半導体チップ１００は、シリコン基板１１０と、ＴＳＶ１２０ａ、１２０ｂ及び１２０ｃ（以下、総称してＴＳＶ１２０とも呼ぶ。）と、メタル配線１３０と、絶縁膜１４０とを含む。
【００２４】
シリコン基板１１０は、電気回路が実装される板状の部品である。また、シリコン基板１１０には、Ｐ＋拡散領域１１１ａ、１１１ｂ及び１１１ｃ（以下、総称してＰ＋拡散領域１１１とも呼ぶ。）及び検出回路１１２が設けられる。Ｐ＋拡散領域１１１は、半導体チップ１００の上面１００ａ側のシリコン基板１１０上に形成されるＰ型の拡散層である。Ｐ＋拡散領域１１１は、後述のメタル配線１３０にそれぞれ接続される。検出回路１１２は、当該メタル配線１３０に電気的に接続されることにより、メタル配線１３０を介して、シリコン基板１１０の電位を検出する。検出回路１１２の具体例等については後述する。
【００２５】
ＴＳＶ１２０は、シリコン基板１１０を貫通する電極であり、必要に応じてシリコン基板１１０上に実装される各種部品と電気的に接続される。図３の例では、ＴＳＶ１２０は半導体チップ１００の下面１００ｂ側に露出しており、他の半導体チップと接続可能になっている。
絶縁膜１４０は、シリコン基板１１０とＴＳＶ１２０との間、ＴＳＶ１２０とメタル配線１３０との間等を絶縁する。
【００２６】
メタル配線１３０は、ＴＳＶ１２０よりも半導体チップ１００の上面１００ａ側に、ＴＳＶ１２０を周状に取り囲むように形成され、ガードリングを構成する。メタル配線１３０は、シリコン基板１１０の各所に形成されるＰ＋拡散領域１１１を電気的に接続し、また、ＴＳＶ１２０と極めて近い電位に保たれる。これによりメタル配線１３０は、ＴＳＶ１２０からの電気的雑音電流を外部へ逃す経路となる。また、メタル配線１３０は、ＴＳＶ周辺のシリコン基板１１０の電位を安定させることができる。
【００２７】
メタル配線１３０は、検出回路１１２にも接続される。これにより検出回路１１２は、Ｐ＋拡散領域１１１を介して、シリコン基板１１０に生じる電位を検出することができる。よって、ＴＳＶ１２０に電圧信号を入力した上で、当該信号に応じてシリコン基板１１０に生じる雑音信号を検出回路１１２で検出し、当該検出された信号を評価することにより、ＴＳＶ１２０に異常が発生しているか否かを検出できる。
【００２８】
なおここで、ＴＳＶ１２０への信号の入力には、バウンダリスキャン回路を用いることができる。バウンダリスキャンは、シリコン基板１１０上に配置された各種部品を個別にテストするための手法であるため、個別のＴＳＶ１２０に対して信号を入力するように制御することも可能である。
【００２９】
３．  回路構成
３．１．  概略回路構成
図４に、バウンダリスキャン回路を用いてＴＳＶ１２０へ信号を入力する場合の回路構成の概略を示す。図４に示すように、半導体チップ１００に実装される回路には、回路テスト構造１５０、ＴＳＶアレイ１６０、及び検出回路１１２を含む。
【００３０】
回路テスト構造１５０は、半導体チップ１００に含まれる製品回路１５３に対するテスト信号を入力するためのバウンダリスキャン制御回路１５１、及び製品回路１５３を含む。
【００３１】
バウンダリスキャン制御回路１５１は、バウンダリスキャンにより製品回路１５３に含まれるＬＳＩ等の各種部品や回路接続等の異常を検出するための制御回路である。また本実施形態においては、バウンダリスキャン制御回路１５１は、製品回路１５３を介してＴＳＶ１２０に対して個別に信号を入力することもできる。
【００３２】
製品回路１５３は、半導体チップ１００に実装される任意の回路であり、バウンダリスキャン制御回路１５１による被検査対象である。製品回路１５３は、通常動作時には他の半導体チップに実装された回路などと共に、特定の機能を提供する。
【００３３】
ＴＳＶアレイ１６０は、図３に示した複数のＴＳＶ１２０を含む。回路テスト構造１５０からの信号は、ＴＳＶアレイ１６０に含まれるＴＳＶ１２０に個別に入力することが可能である。
【００３４】
接続１７０は、ＴＳＶアレイ１６０からの信号を検出回路１１２へ伝達するための電気的な信号伝達経路である。より具体的には、例えば、ＴＳＶ１２０から絶縁膜１４０を介してシリコン基板１１０へ電気的雑音が伝達され、当該雑音がメタル配線１３０を介して検出回路１１２へ伝達される経路が接続１７０である。
【００３５】
つまり、本実施形態では、バウンダリスキャン制御回路１５１からＴＳＶ１２０に対して信号を入力している。これにより、ＴＳＶアレイ１６０に含まれる個別のＴＳＶ１２０に、他の検査用の半導体チップ等から信号を入力する必要がない。つまり、半導体チップ１００の積層前にＴＳＶ１２０の検査を行うことが可能である。
【００３６】
なお、半導体チップ１００を積層した場合であっても、バウンダリスキャン制御回路１５１で半導体チップ１００を含む各半導体チップに対して信号を入力することも可能である。図５に、半導体チップ１００を積層させた半導体装置３００の概略回路構成を示す。
【００３７】
半導体装置３００は、半導体チップ１００及び２００が積層して構成されている。半導体チップ１００の概略構成は図４に示したものと同様であるが、回路テスト構造１５０は、ＴＳＶアレイ１６０のみならず、半導体チップ２００の回路テスト構造２５０に対しても出力している。
【００３８】
半導体チップ２００は、半導体チップ１００と同様の構成を有する。すなわち、半導体チップ２００に実装される回路には、回路テスト構造２５０、ＴＳＶアレイ２６０、及び検出回路２１２を含む。回路テスト構造２５０、ＴＳＶアレイ２６０、及び検出回路２１２の機能及び構成の概要は、それぞれ半導体チップ１００の回路テスト構造１５０、ＴＳＶアレイ１６０、及び検出回路１１２と同様であるため、ここでは説明を省略する。しかしながら、半導体チップ２００のＴＳＶアレイ２６０は、半導体チップ１００のＴＳＶアレイ１６０に電気的に接続される。これにより、例えば、バウンダリスキャン制御回路１５１から出力された信号は、ＴＳＶアレイ１６０やＴＳＶアレイ２６０を構成する各々のＴＳＶに対して出力され、更に当該信号に基づく検出信号を検出回路１１２で検出することが可能となる。
【００３９】
３．２．  検出回路１１２の構成
以下、検出回路１１２の回路構成例を説明する。図６乃至図９は、検出回路１１２の回路構成例を示す図である。以下、順に説明する。
【００４０】
３．２．１．  第１の回路構成例
まず、図６乃至図８を参照しながら検出回路１１２の第１の構成例である検出回路６００について説明する。検出回路６００は、スイッチ６１１、キャパシタＣ１、アンプ６１３、及び電圧電流変換部６１５を含む。
【００４１】
スイッチ６１１の一端は入力端子６１７に接続されており、他端はアンプ６１３の入力側及びキャパシタＣ１に接続されている。つまりスイッチ６１１は、入力端子６１７と、アンプ６１３の入力側及びキャパシタＣ１とを電気的に接続するか否かを切り替える。
【００４２】
アンプ６１３は、入力側が、キャパシタＣ１を介して接地されると共にスイッチ６１１を介して入力端子６１７に接続され、出力側が電圧電流変換部６１５の入力側に接続される。これによりアンプ６１３は、入力端子６１７から入力された電圧信号を増幅し、電圧電流変換部６１５へと出力する。
【００４３】
電圧電流変換部６１５は、アンプ６１３の出力側、及び出力端子６１９と接続されている。電圧電流変換部６１５は、アンプ６１３から入力された電圧信号を電流信号に変換し、当該電流信号を出力端子６１９へと出力する。
【００４４】
このように構成することにより、検出回路６００は、入力端子６１７に入力された電圧信号を、寄生インピーダンスによる影響を避けることのできるＤＣ電流信号として、半導体チップ１００外へ出力することができる。
【００４５】
出力端子６１９から半導体チップ１００外へ出力された電流信号は、ＡＤコンバータに出力され、検出される。ＡＤコンバータは複数のタイミングで電流信号を取得することにより、シリコン基板１１０に漏出したＴＳＶ１２０からの電気雑音を検出することができる。半導体チップ１００外での雑音検出に係る構成やその動作例などについては、図１０や図１４等を参照しながら後述する。
【００４６】
図７及び図８に、図６に示した検出回路６００のうち、電圧電流変換部６１５に入力するまでの部分の具体的な回路構成例を示す。図７及び図８の例では、アンプ６１３の出力側にスイッチ６２１が接続されている。スイッチ６２１の出力側は、電圧電流変換部６１５の入力側に接続される。スイッチ６２１のＯＮ／ＯＦＦは、外部から入力される信号ＥＮ／ＥＮＢにより切り替えられる。ここで、信号ＥＮ、ＥＮＢは、イネーブル信号及びその反転信号であり、レジスタ回路から入力することができる。信号ＥＮ／ＥＮＢによりＯＮ／ＯＦＦが切り替えられるスイッチ６２１により、アンプ６１３の出力電圧Ｖｏｕｔを電圧電流変換部６１５へ出力するか否かが切り替え可能である。
【００４７】
また、アンプ６１３を動作させるための電圧が、電圧源とバイアス電圧Ｖｂｉａｓとの間で切り替え可能に入力される。アンプ６１３は、図８に記載の通り、例えばｐチャネル半導体によるソースフォロワ回路として実現することが可能である。
【００４８】
スイッチ６１１は、Ｓａｍｐｌｅ信号により切り替え可能となっている。Ｓａｍｐｌｅ信号は、入力端子６１７から入力されたＴａｒｇｅｔ信号の検出タイミングを指定するための信号である。Ｓａｍｐｌｅ信号によりスイッチ６１１のＯＮ／ＯＦＦを切り替えることにより、任意のタイミングでＴａｒｇｅｔ信号の電圧を検出回路６００で検出することが可能となる。
【００４９】
３．２．２．  第２の回路構成例
図６及び図７に示した検出回路１１２は入力端子６１７を１つしか有していないが、レジスタ回路と組み合わせることにより、半導体チップ１００の複数箇所からの入力に対する検査を可能とすることも考えられる。図９を参照しながら、検出回路１１２の第２の構成例である検出回路９００について説明する。検出回路９００は、スイッチ９１１ａ及び９１１ｂ、キャパシタＣ２ａ及びＣ２ｂ、アンプ９１３ａ及び９１３ｂ、レジスタ９１７、及び電圧電流変換部９１９を含む。
【００５０】
スイッチ９１１ａの一端は入力端子９２１ａに接続されており、他端はアンプ９１３ａの入力側及びキャパシタＣ２ａの一端に接続されている。つまりスイッチ９１１ａは、入力端子９２１ａと、アンプ９１３ａとを電気的に接続するか否かを切り替える。スイッチ９１１ｂも同様に、一端は入力端子９２１ｂに接続されており、他端はアンプ９１３ｂの入力側及びキャパシタＣ２ｂの一端に接続されている。つまりスイッチ９１１ｂは、入力端子９２１ｂと、アンプ９１３ｂとを電気的に接続するか否かを切り替える。
【００５１】
アンプ９１３ａは、入力側が、キャパシタＣ２ａを介して接地されるとともにスイッチ９１１ａを介して入力端子９２１ａに接続され、出力側がスイッチ９１５ａに接続される。アンプ６１３ｂも同様に、入力側が、キャパシタＣ２ｂを介して接地されると共にスイッチ９１１ｂを介して入力端子９２１ｂに接続され、出力側がスイッチ９１５ｂに接続される。
【００５２】
スイッチ９１５ａは、レジスタ９１７により、アンプ９１３ａ及び電圧電流変換部９１９を導通させるか否かを切り替える。同様にスイッチ９１５ｂは、レジスタ９１７により、アンプ９１３ｂ及び電圧電流変換部９１９を導通させるか否かを切り替える。
【００５３】
なお、スイッチ９１１ａ、キャパシタＣ２ａ、アンプ９１３ａ、並びにスイッチ９１５ａを組み合わせた回路の詳細な構成は、図７及び図８に示したものと同一の構成とすることができる。同様に、スイッチ９１１ｂ、キャパシタＣ２ｂ、アンプ９１３ｂ、並びにスイッチ９１５ｂを組み合わせた回路の詳細な構成も、図７及び図８に示したものと同一の構成とすることができる。
【００５４】
レジスタ９１７は、スイッチ９１５ａ及び９１５ｂのＯＮ／ＯＦＦを切り替え制御するためのＥＮ、ＥＮＢ信号を出力する。例えば検査対象のＴＳＶに係る信号を検出するためのメタル配線１３０に入力端子９２１ａが接続されている場合には、レジスタ９１７はスイッチ９１５ａをＯＮとし、スイッチ９１５ｂをＯＦＦとする。同様に、入力端子９２１ｂに接続されているメタル配線に係る検査を行う場合には、スイッチ９１５ａをＯＦＦにすると共にスイッチ９１５ｂをＯＮとする。これにより、半導体チップ１００の複数箇所を１つの検出回路９００でテストすることが可能となる。
【００５５】
電圧電流変換部９１９の入力側は、スイッチ９１５ａを介してアンプ９１３ａの出力側と、スイッチ９１５ｂを介してアンプ９１３ｂの出力側とそれぞれ接続されており、電圧電流変換部９１９の出力側は、出力端子９２３に接続されている。つまり、電圧電流変換部９１９は、アンプ９１３ａ又は９１３ｂから入力された電圧信号を電流信号に変換し、当該電流信号を出力端子９２３へ出力する。このように構成することにより、検出回路９００は、入力端子９２１ａまたは９２１ｂに入力された電圧信号を、寄生インピーダンスによる影響を避ける事のできるＤＣ電流信号として、半導体チップ１００外へと出力することができる。
【００５６】
４．  異常検出のための全体の機能構成例
図６乃至図９に具体例を示した検出回路１１２から半導体チップ１００外へ出力された電流信号は、ＡＤコンバータ（ＡＤＣ）に出力され、検出される。ＡＤコンバータは複数のタイミングで電流信号を取得することにより、シリコン基板１１０に漏出したＴＳＶ１２０からの雑音を検出することができる。以下、シリコン基板１１０に漏出した雑音信号を検出するためのシステム構成を、図１０を参照しながら説明する。図１０は、半導体チップ１００におけるＴＳＶ１２０の雑音を検出する検査システム１全体の機能構成例を示す図である。
【００５７】
４．  異常検出のための全体の機能構成例
なお、図１０の例では、検査システム１の検査対象は半導体チップ１００となっているが、半導体チップ１００を積層した半導体装置３００を検査対象としてもよい。
【００５８】
検査システム１は、検査対象の半導体チップ１００と、抵抗素子Ｒｏｕｔと、ＡＤＣ１１と、コントローラ１３と、遅延発生器１５と、クロック源１７、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）１９とを含む。ここで、半導体チップ１００は、検査対象となるＴＳＶ１２０等を含む対象構造１９０と、検出回路１１２とから大きく構成される。対象構造１９０には、図４に示した回路テスト構造１５０、及び、検査対象のＴＳＶ１２０により構成されるＴＳＶアレイ１６０を含むことができる。またここでは検出回路１１２は、図６乃至図８に示した第１の回路構成例により構成されるものとする。
【００５９】
検出回路１１２に含まれる電圧電流変換部６１５の出力端子は、抵抗素子Ｒｏｕｔを介して接地されると共に、ＡＤＣ１１の入力端へ入力される。電圧電流変換部６１５から出力され、抵抗素子Ｒｏｕｔに流れる電流がＩｏｕｔとすると、ＡＤＣ１１には電圧Ｖｏｕｔ＝Ｒｏｕｔ×Ｉｏｕｔ（オームの法則）が入力される。
【００６０】
ＡＤＣ１１は、入力された電圧Ｖｏｕｔを、デジタル値へ変換してコントローラ１３へ出力する。なお、ＡＤＣ１１が動作するためのＡ−Ｄ（アナログ−デジタル）クロックは、コントローラ１３からＡＤＣ１１へ入力される。
【００６１】
コントローラ１３は、ＡＤＣ１１から入力を受けた検出信号のデジタル値を、検出タイミングの情報と共にＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）１９へ出力する。またコントローラ１３は、検出回路１１２に対して設定用の信号（Ｃｏｎｆｉｇ．）を出力する。更にコントローラ１３は、検出回路１１２で信号検出のタイミングを決めるサンプリングクロックであるＳａｍｐｌｅ信号を生成するために遅延を発生させるべく、遅延発生器１５に対して遅延を設定する。
【００６２】
遅延発生器１５は、クロック源１７から入力を受けた検出回路用クロックに対してコントローラ１３からの要求に従い遅延を発生させることにより、検出回路１１２での信号検出のタイミングを定めるためのサンプリングクロックであるＳａｍｐｌｅ信号を生成し、検出回路１１２へ出力する。
【００６３】
クロック源１７は、例えば水晶振動子等によりクロックを発生させ、半導体チップ１００の対象構造１９０に対して対象構造用クロックを出力すると共に、遅延発生器１５に対して検出回路用クロックを出力する。クロック源１７が半導体チップ１００に入力する対象構造用クロックは、例えばバウンダリスキャン制御回路１５１等に入力される。
【００６４】
このような検査システム１を用いれば、半導体チップ１００のシリコン基板１１０に漏出した信号の適宜のタイミングにおけるデジタル値を検出することができる。ＰＣ１９においてこれらのデジタル値を組み合わせることにより、元となる信号の波形を再生することが可能である。この信号波形の再生にかかる具体例は、図１４を参照しながら後述する。
【００６５】
５．  ＴＳＶ１２０の異常検知の具体例
以下、図１１乃至図１４を参照しながら、上記検査システム１を用いた、半導体チップ１００及び半導体装置３００に対する異常検知の具体例を説明する。
【００６６】
ここでは、半導体チップ１００の構造は、特に言及しない限り、図１１に示す形となっているものとする。図１１に示した半導体チップ１００の基本的な構造は、図３に示したものと同様である。しかしながら図１１の例におけるＴＳＶ１２０ａには、不良としての断裂７１が生じている。これにより、例えばＴＳＶ１２０ａに対して下面１００ｂ側から信号を入力している場合には、断裂７１よりも上面１００ａ側のＴＳＶ１２０ａの部分には、当該信号は伝達されない。同様に、ＴＳＶ１２０ａに対して上面１００ａ側から信号を入力している場合には、断裂７１よりも下面１００ｂ側のＴＳＶ１２０ａの部分には、当該信号は伝達されない。
【００６７】
また、図１１に示した半導体チップ１００では、本来、ＴＳＶ１２０ｂとシリコン基板１１０との間にあるべき絶縁膜１４０に、不良としての孔部７２が形成されている。これによりＴＳＶ１２０ｂとシリコン基板１１０とが、当該孔部７２において物理的に接触している。なおここでは、絶縁膜１４０に孔部７２が形成されているものとしているがこれに限られるものではなく、例えば絶縁膜１４０の膜厚がＴＳＶ１２０ｂとシリコン基板１１０との間で薄くなっていても同様となる。
【００６８】
このような半導体チップ１００のＴＳＶ１２０ａ及び１２０ｂに対し、それぞれ図１２の（ａ）及び（ｂ）に示す電圧信号を入力するものとする。すなわち、ＴＳＶ１２０ａには、時刻ｔ１で立ち上がりを開始し、時刻ｔ２に立ち下がりを開始する方形波を入力し、ＴＳＶ１２０ｂには、時刻ｔ３から立ち上がりを開始し、時刻ｔ４に立ち下がりを開始する方形波を入力する。
【００６９】
図１２の（ａ）及び（ｂ）の信号を、図３に示した正常なＴＳＶ１２０ａ及び１２０ｂに入力した場合に、シリコン基板１１０に発生し、検出回路１１２に入力される信号の波形を図１２（ｃ）に示す。シリコン基板１１０には、ＴＳＶ１２０ａ及び１２０ｂに入力した信号が変化を開始する時刻ｔ１、ｔ２、ｔ３及びｔ４以降の一定時間、ノイズ（雑音）が発生している。
【００７０】
次に、図１２の（ａ）及び（ｂ）の信号を、図１１に示した不良のＴＳＶ１２０ａ及び１２０ｂに入力した場合に、シリコン基板１１０に発生し、検出回路１１２に入力される信号波形の例を図１２（ｄ）に示す。
【００７１】
先述の通り、図１１に示した半導体チップ１００においては、ＴＳＶ１２０ａには断裂７１が発生している。これにより、例えば下面１００ｂ側からＴＳＶ１２０ａに信号を入力している場合には、断裂７１よりも上面１００ａ側には信号が伝達されない。このため、ＴＳＶ１２０ａの電圧変化に伴い、ＴＳＶ１２０ａからシリコン基板１１０に与えられる影響は小さくなる。よって、図１２（ｄ）の信号では、時刻ｔ１及びｔ２においてシリコン基板１１０に発生するノイズの大きさが小さくなっている。
【００７２】
また、図１１に示した半導体チップ１００においては、ＴＳＶ１２０ｂとシリコン基板１１０との間において、絶縁膜１４０に孔部７２が形成されている。つまり、ＴＳＶ１２０ｂとシリコン基板１１０との間が十分に絶縁されていない。これにより、図１２（ｄ）の信号では、時刻ｔ３と時刻ｔ４との間においてＴＳＶ１２０ｂの電圧が上昇すると、それに伴いシリコン基板１１０の電圧も上昇している。
【００７３】
このように、シリコン基板１１０に発生し、検出回路１１２に入力される電圧波形により、ＴＳＶ１２０に不良が発生しているか否か、及びどのような不良が発生しているかを、半導体チップ１００を他の半導体チップと積層する前に、特定することが可能である。
【００７４】
さらに、このようにして不良がないと判断された半導体チップ１００及び２００を積層させた上で、同様の検査を行うことにより、半導体チップ１００及び２００を接続する接続部分の異常も検出することができる。
【００７５】
ここでは、半導体チップ１００及び２００を積層した半導体装置３００は、特に言及しない限り図１３に示す構造となっているものとする。半導体チップ１００及び２００の構造は、図３に示した正常な半導体チップ１００と同様である。これに加えて、半導体チップ１００のＴＳＶ１２０ａの下面１００ｂ側にはメタルパッド１８０ａが形成されており、当該メタルパッド１８０ａがマイクロバンプ１８１により半導体チップ２００に接続される。しかしながら、図１３の例では、マイクロバンプ１８１ａには不良である断裂１８３が含まれており、ＴＳＶ１２０ａと半導体チップ２００とは電気的に接続されていない。
【００７６】
また、ＴＳＶ１２０ｂには、半導体チップ１００の下面１００ｂ側にメタルパッド１８０ｂが形成されており、当該メタルパッド１８０ｂがマイクロバンプ１８１ｂにより半導体チップ２００に電気的に接続される。同様に、ＴＳＶ１２０ｃの下面１００ｂ側にはメタルパッド１８０ｃが形成されており、当該メタルパッド１８０ｃがマイクロバンプ１８１ｃ及び１８１ｄにより半導体チップ２００に電気的に接続される。
【００７７】
このような半導体装置３００において、半導体チップ１００のＴＳＶ１２０ａ及び１２０ｂに対し、それぞれ半導体チップ２００側から図１２の（ａ）及び（ｂ）に示した電圧信号を入力するものとする。半導体チップ１００と２００とが正常に接続されていれば、検出回路１１２には図１２（ｃ）に示した信号が入力される。
【００７８】
しかしながら、図１３に示した半導体装置３００のように、ＴＳＶ１２０ａと半導体チップ２００とを電気的に接続するためのマイクロバンプ１８１ａに不良があり、両者が電気的に接続されていない場合には、ＴＳＶ１２０ａには電圧信号が入力されない。この結果、時刻ｔ１及びｔ２においては、シリコン基板１１０にはノイズが発生せず、検出回路１１２に入力される信号は図１２（ｅ）に示すようなものとなる。つまり、検出回路１１２に入力される信号波形により、接続不良の有無を特定することができる。
【００７９】
６．  検出される信号波形の具体例
続いて、検出回路１１２に入力される信号波形を、検査システム１において再生する方法を、図１４を参照しながら説明する。図１４の１行目には、シリコン基板１１０に発生し、メタル配線１３０を介して検出回路１１２に入力される電圧の電圧波形を示す。
【００８０】
このような入力電圧に対し、検出回路１１２はコントローラ１３による制御を受けたＳａｍｐｌｅ信号の入力を受けることにより、時刻Ｔ１、Ｔ２、Ｔ３及びＴｎで信号を検出する。より具体的には、例えば図６に示した検出回路６００において、スイッチ６１１を、時刻Ｔ１まで時間、時刻Ｔ２までの時間、時刻Ｔ３までの時間、時刻Ｔｎまでの時間、それぞれＯＮ状態とする。これにより、検出回路６００から出力される出力電圧Ｖｏｕｔの波形は、時刻Ｔ１、Ｔ２、Ｔ３及びＴｎまで、図１４の２行目の波形となる。ＡＤＣ１１は、時刻Ｔ１、Ｔ２、Ｔ３及びＴｎにおいて検出された電圧値を保持し、これをデジタル値に変換した上でコントローラ１３へと渡す。
【００８１】
コントローラ１３は、このようにして集められた各時刻の電圧値に関するデータをＰＣ１９へデータ出力する。ＰＣ１９はこれを合わせることにより、図１４の下部に示すグラフのような信号波形を再生することができる。この結果、シリコン基板１１０から検出回路１１２に入力される信号の波形をＰＣ１９で再生することができるため、この波形を観察及び分析することにより、半導体チップ１００に含まれるＴＳＶ１２０や、半導体チップ１００及び２００の間の接続に係る異常を検出することができる。
【００８２】
７．付記
なお、前述の実施形態の構成は、組み合わせたり或いは一部の構成部分を入れ替えたりしてもよい。また、本発明の構成は前述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲内において種々変更を加えてもよい。
【符号の説明】
【００８３】
１          ：検査システム
１１        ：ＡＤコンバータ
１３        ：コントローラ
１５        ：遅延発生器
１７        ：クロック源
１９        ：ＰＣ
７１        ：断裂
７２        ：孔部
１００      ：半導体チップ
１００ａ    ：上面
１００ｂ    ：下面
１１０      ：シリコン基板
１１１      ：拡散領域
１１２      ：検出回路
１２０      ：ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）
１３０      ：メタル配線
１４０      ：絶縁膜
１５０      ：回路テスト構造
１５１      ：バウンダリスキャン制御回路
１５３      ：製品回路
１６０      ：ＴＳＶアレイ
１７０      ：接続
１８０      ：メタルパッド
１８１      ：マイクロバンプ
１８３      ：断裂
１９０      ：対象構造
２００      ：半導体チップ
２１０      ：シリコン基板
２１１      ：拡散領域
２１２      ：検出回路
２２０      ：ＴＳＶ
２３０      ；メタル配線
２５０      ：回路テスト構造
２５１      ：バウンダリスキャン制御回路
２５３      ：製品回路
２６０      ：ＴＳＶアレイ
２７０      ：接続
３００      ：半導体装置
６００      ：検出回路
６１１      ：スイッチ
６１３      ：アンプ
６１５      ：電圧電流変換部
６１７      ：入力端子
６１９      ：出力端子
６２１      ：スイッチ
９００      ：検出回路
９１１      ：スイッチ
９１３      ：アンプ
９１５      ：スイッチ
９１７      ：レジスタ
９１９      ：電圧電流変換部
９２１      ：入力端子
９２３      ：出力端子
１０００    ：半導体装置
１１００    ：半導体チップ
１１００ａ  ：上面
１１００ｂ  ：下面
１１１０    ：シリコン基板
１１１２    ：拡散領域
１１２０    ：ＴＳＶ
１１３０    ：絶縁膜
１１４０    ：メタル配線
１１５０    ：メタルパッド
１２００    ：半導体チップ
１２１０    ：シリコン基板
１２２０    ：テスト回路
１２３０    ：マイクロバンプ
【図１】
0006570055.tif 000002
【図２】
0006570055.tif 000003
【図３】
0006570055.tif 000004
【図４】
0006570055.tif 000005
【図５】
0006570055.tif 000006
【図６】
0006570055.tif 000007
【図７】
0006570055.tif 000008
【図８】
0006570055.tif 000009
【図９】
0006570055.tif 000010
【図１０】
0006570055.tif 000011
【図１１】
0006570055.tif 000012
【図１２】
0006570055.tif 000013
【図１３】
0006570055.tif 000014
【図１４】
0006570055.tif 000015