(57)【特許請求の範囲】
【請求項１】
画素のアレイであって、前記画素のアレイのそれぞれの画素がアノード及びカソードを有する有機発光ダイオードを有し、前記画素のアレイのそれぞれの画素が少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタを有する薄膜トランジスタ回路を有する、画素のアレイと、
水平制御線であって、前記トランジスタ内のゲートに連結されており、前記アレイ内の前記画素の行に制御信号を供給する、水平制御線と、
前記アレイ内の前記画素の列と関連付けられたデータ線と、
前記アレイ内の前記画素の列と関連付けられた電圧初期化線と、
を備え、各画素において、前記スイッチングトランジスタが、前記電圧初期化線のうちの１つを該画素内の前記有機発光ダイオードの前記アノードに連結し、前記薄膜トランジスタ回路が、前記トランジスタ用の半導体チャネルを形成する半導体層と、前記半導体層に隣接するゲート絶縁層と、前記ゲート絶縁層に隣接し、ゲートを形成するようにパターン化されているゲート層と、前記トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、前記ソース−ドレイン層上の誘電体層と、前記画素内で前記アノードを形成するようにパターン化されている金属アノード層と、前記誘電体層と前記金属アノード層との間に介在する有機不活性化層と、前記金属アノード層の一部分から形成されておらず、前記電圧初期化線を形成するようにパターン化されている追加金属層と、を含む、ディスプレイ。
【請求項２】
前記追加金属層が前記誘電体層と前記有機不活性化層との間に介在する、請求項１に記載のディスプレイ。
【請求項３】
前記誘電体層を貫通し、前記追加金属層を前記ソース−ドレイン層に電気的に接続するビアを更に備え、
前記誘電体層が窒化ケイ素層を含む、請求項２に記載のディスプレイ。
【請求項４】
各画素の前記薄膜トランジスタ回路がコンデンサを含み、前記追加金属層が、前記コンデンサ用の電極を形成するようにパターン化されている一部分を有する、請求項２に記載のディスプレイ。
【請求項５】
前記ソース−ドレイン層が、各画素内の前記コンデンサ用の追加電極を形成する一部分を有し、前記誘電体層が、前記コンデンサ用の前記電極を形成するようにパターン化されている前記追加金属層の前記一部分と、前記追加電極を形成する前記ソース−ドレイン層の前記一部分との間に介在し、
前記ディスプレイが、前記ソース−ドレイン層と前記ゲート層との間に介在する層間誘電体を更に備える、請求項４に記載のディスプレイ。
【請求項６】
前記追加金属層が、前記トランジスタの下にシールド層を形成する一部分を有する、請求項１に記載のディスプレイ。
【請求項７】
前記半導体層と前記追加金属層との間にバッファ層を更に備える、請求項６に記載のディスプレイ。
【請求項８】
各画素の前記薄膜トランジスタ回路がコンデンサを含み、前記追加金属層が、前記コンデンサ用の電極を形成するようにパターン化されている一部分を有する、請求項７に記載のディスプレイ。
【請求項９】
前記ゲート層が、各画素内の前記コンデンサ用の追加電極を形成する一部分を有する、請求項８に記載のディスプレイ。
【請求項１０】
前記半導体層が、各画素内の前記コンデンサ用の追加電極を形成する一部分を有し、
前記ディスプレイが、前記ソース−ドレイン層と前記ゲート層との間に介在する第１及び第２の層間誘電体層を更に備え、前記追加金属層が前記第１の層間誘電体層と前記第２の層間誘電体層との間に介在する、請求項８に記載のディスプレイ。
【請求項１１】
前記追加金属層が前記ゲート層と前記ソース−ドレイン層との間に介在する、請求項１に記載のディスプレイ。
【請求項１２】
各画素の前記薄膜トランジスタ回路がコンデンサを含み、前記追加金属層が、前記コンデンサ用の電極を形成するようにパターン化されている一部分を有する、請求項１０に記載のディスプレイ。
【請求項１３】
前記ゲート層が、各画素内の前記コンデンサ用の追加電極を形成する一部分を有する、請求項１２に記載のディスプレイ。
【請求項１４】
前記ソース−ドレイン層が、各画素内の前記コンデンサ用の追加電極を形成する一部分を有する、請求項１２に記載のディスプレイ。
【請求項１５】
前記トランジスタの下の金属シールド層と、
前記金属シールド層と前記半導体層との間に介在する第１の誘電体バッファ層と、
前記追加金属層と前記金属シールド層との間に介在する第２の誘電体バッファ層と、
を更に備える、請求項１に記載のディスプレイ。
【請求項１６】
前記トランジスタの下の金属シールド層と、
前記金属シールド層と前記半導体層との間に介在する第１の誘電体バッファ層と、
第２の誘電体バッファ層と、
を更に備え、前記金属シールド層が、前記第１の誘電体バッファ層と前記第２の誘電体バッファ層との間に介在し、前記追加金属層が、前記第１の誘電体バッファ層と前記ゲート絶縁層との間に介在する、請求項１に記載のディスプレイ。
【請求項１７】
前記ソース−ドレイン層と前記ゲート層との間に層間誘電体層を更に備え、前記追加金属層が、前記層間誘電体層と前記ゲート絶縁層との間に介在し、前記ゲート層の一部分から形成される、請求項１に記載のディスプレイ。
【請求項１８】
前記追加金属層が前記ソース−ドレイン層の一部分から形成される、請求項１に記載のディスプレイ。
【請求項１９】
画素のアレイであって、前記画素のアレイのそれぞれの画素がアノード及びカソードを有する有機発光ダイオードを有し、前記画素のアレイのそれぞれの画素が少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタを有する薄膜トランジスタ回路を有する、画素のアレイと、
水平制御線であって、前記トランジスタ内のゲートに連結されており、前記アレイ内の前記画素の行に制御信号を供給する、水平制御線と、
前記アレイ内の前記画素の列と関連付けられたデータ線と、
前記アレイ内の前記画素の列と関連付けられた電圧初期化線と、
を備え、各画素において、前記スイッチングトランジスタが、前記電圧初期化線のうちの１つを該画素内の前記有機発光ダイオードの前記アノードに連結し、前記薄膜トランジスタ回路が、前記トランジスタ用の半導体チャネルを形成する半導体層と、前記半導体層に隣接するゲート絶縁層と、前記ゲート絶縁層に隣接し、ゲートを形成するようにパターン化されているゲート層と、前記トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、前記ソース−ドレイン層上の誘電体層と、前記画素内で前記アノードを形成するようにパターン化されている金属アノード層と、前記誘電体層と前記金属アノード層との間に介在する有機不活性化層と、前記金属アノード層の一部分から形成されておらず、前記電圧初期化線を形成するようにパターン化されている追加金属層と、を含み、前記追加金属層が、前記電圧初期化線とは別個であるシールド層を前記トランジスタの下に形成する一部分を有する、ディスプレイ。
【請求項２０】
画素のアレイであって、前記画素のアレイのそれぞれの画素がアノード及びカソードを有する有機発光ダイオードを有し、前記画素のアレイのそれぞれの画素が少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタを有する薄膜トランジスタ回路を有する、画素のアレイと、
水平制御線であって、前記トランジスタ内のゲートに連結されており、前記アレイ内の前記画素の行に制御信号を供給する水平制御線と、
前記アレイ内の前記画素の列と関連付けられたデータ線と、
前記アレイ内の前記画素の列と関連付けられた電圧初期化線と、
を備え、各画素において、前記スイッチングトランジスタが、前記電圧初期化線のうちの１つを該画素内の前記有機発光ダイオードの前記アノードに連結し、前記薄膜トランジスタ回路が、前記トランジスタ用の半導体チャネルを形成する半導体層と、前記半導体層に隣接するゲート絶縁層と、前記ゲート絶縁層に隣接し、ゲートを形成するようにパターン化されているゲート層と、前記トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、前記ソース−ドレイン層上の誘電体層と、前記画素内で前記アノードを形成するようにパターン化されている金属アノード層と、前記誘電体層と前記金属アノード層との間に介在する有機不活性化層と、前記電圧初期化線を形成するようにパターン化されている前記ゲート層の一部と、を含む、ディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１４年１１月１７日に出願された米国特許出願第１４／５４３，０８８号に対する優先権を主張するものであり、本明細書における参照によりその全体が本明細書に組み込まれる。
本発明は、概してディスプレイに関し、特に有機発光ダイオードディスプレイに関する。
【背景技術】
【０００２】
電子デバイスは、多くの場合、ディスプレイを含む。有機発光ダイオードディスプレイは、広い視野、コンパクトなサイズ、電力消費量の少なさなど、望ましい属性を呈し得る。
【０００３】
有機発光ダイオードディスプレイは、画素のアレイを有する。各画素は、有機発光ダイオードと、有機発光ダイオードを貫流する電流を制御する薄膜トランジスタ回路と、を含み得る。蓄積コンデンサは、連続する画像フレーム間のデータを蓄積する目的で使用され得る。
【０００４】
有機発光ダイオードディスプレイを形成することは難題であり得る。注意しないと、画素を制御するための薄膜トランジスタ回路を形成する構造体が、所望されるよりも広いエリアを消費することがあり、それによって画素当たりの発光エリアの面積が限定され得る（即ち、画素の口径比が制限され得る）。所望される以上のエリアを画素内で消費せずに蓄積コンデンサを形成することも困難であり得る。
【０００５】
そのため、大きくした口径比と蓄積コンデンサ構造体とを有する有機発光ダイオードディスプレイを形成できるようにすることが望ましい。
【発明の概要】
【０００６】
有機発光ダイオードディスプレイは、画素のアレイを有し得る。各画素は、アノード及びカソードを有する有機発光ダイオードを有し得る。アノードは、パターン化された金属の層から形成され得る。
【０００７】
画素内の薄膜トランジスタ回路は、駆動トランジスタ及びスイッチングトランジスタなどのトランジスタを含み得る。データ線は、画素にデータ信号を供給し、水平制御線は、トランジスタのゲートに制御信号を供給し得る。電圧初期化線は、閾値電圧補償動作中に使用するための電圧を画素の列に分配する目的で使用され得る。
【０００８】
スイッチングトランジスタは、電圧初期化線と各アノードとの間で連結され得る。薄膜トランジスタ回路内の電圧初期化線及びコンデンサ構造体は、アノードを形成する金属の層とは異なる金属の層を使用して形成され得る。
【図面の簡単な説明】
【０００９】
【図１】一実施形態に係る、ディスプレイを有する例示的な電子デバイスの図である。
【００１０】
【図２】一実施形態に係る、例示的なディスプレイの図である。
【００１１】
【図３】一実施形態に係る、例示的な有機発光ダイオード画素回路の図である。
【００１２】
【図４】一実施形態に係る、第１のバッファ層と第２のバッファ層との間に金属層が介在する、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１３】
【図５】一実施形態に係る、初期化電圧経路などの信号経路が金属シールド層の一部分から形成された、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１４】
【図６】一実施形態に係る、電圧初期化経路などの信号経路がゲート絶縁層とバッファ層との間に介在する金属層から形成された、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１５】
【図７】一実施形態に係る、電圧初期化経路などの信号経路がゲート金属層の一部分から形成された、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１６】
【図８】一実施形態に係る、初期化電圧経路を形成する際に、第１の層間誘電体層と第２の層間誘電体層との間に所在する金属層が使用される、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１７】
【図９】一実施形態に係る、初期化電圧経路を形成する際に、ソース−ドレイン金属層の一部分から形成されている金属層が使用される、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【００１８】
【図１０】一実施形態に係る、初期化電圧経路を形成する際に、ソース−ドレイン金属層の上かつアノード層の下に所在する金属層が使用される、有機発光ダイオード及び関連付けられた薄膜構造体の側断面図である。
【発明を実施するための形態】
【００１９】
有機発光ダイオードディスプレイを備え得るタイプの例示的な電子デバイスが、図１に示されている。図１に示すとおり、電子デバイス１０は制御回路１６を有し得る。制御回路１６は、デバイス１０の動作をサポートするための記憶及び処理回路を含み得る。この記憶及び処理回路は、ハードディスクドライブ記憶装置、不揮発性メモリ（例えば、フラッシュメモリ、又はソリッドステートドライブを形成するように構成された他の電気的にプログラム可能な読み出し専用メモリ）、揮発性メモリ（例えば、静的又は動的ランダムアクセスメモリ）などの記憶装置を含み得る。制御回路１６内の処理回路は、デバイス１０の動作を制御する目的で使用され得る。処理回路は、１つ以上のマイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ベースバンドプロセッサ、電力管理ユニット、音声チップ、特定用途向け集積回路などに基づき得る。
【００２０】
入出力デバイス１２などのデバイス１０内の入出力回路は、デバイス１０にデータを供給することを可能にし、デバイス１０から外部デバイスにデータを供給することを可能にする目的で使用され得る。入出力デバイス１２としては、ボタン、ジョイスティック、スクロールホイール、タッチパッド、キーパッド、キーボード、マイクロフォン、スピーカ、音源、振動器、カメラ、センサ、発光ダイオード及び他の状態標識、データポートなどが挙げられ得る。ユーザは、入出力デバイス１２を通じてコマンドを供給することによってデバイス１０の動作を制御することができ、入出力デバイス１２の出力リソースを使用して、デバイス１０から状態情報及び他の出力を受信することができる。
【００２１】
入出力デバイス１２は、ディスプレイ１４など１つ以上のディスプレイを含み得る。ディスプレイ１４は、ユーザからのタッチ入力を収集するためのタッチセンサを含むタッチスクリーンディスプレイであってもよく、又はディスプレイ１４は、タッチに反応しなくてもよい。ディスプレイ１４のタッチセンサは、容量性タッチセンサ電極のアレイ、音響式タッチセンサ構造体、抵抗性タッチ構成要素、力覚タッチセンサ構造体、光学式タッチセンサ、又は他の適切なタッチセンサ構成に基づき得る。
【００２２】
制御回路１６は、オペレーティングシステムコード及びアプリケーションなどのソフトウェアをデバイス１０上で実行する目的で使用され得る。デバイス１０の動作中、制御回路１６上で実行しているソフトウェアは、ディスプレイ１４上に画像を表示し得る。
【００２３】
ディスプレイ１４は、有機発光ダイオードディスプレイであり得る。図２は、例示的な有機発光ダイオードディスプレイの図である。図２に示すとおり、ディスプレイ１４は、ユーザ用の画像を表示するための画素２２のアレイを有し得る。画素２２のアレイは、行及び列を形成するように配置され得る。画素２２のアレイには、任意の好適な数の行及び列（例えば、１０以上、１００以上、又は１０００以上）が存在し得る。画素２２は、異なる色のサブ画素を各々含み得る。一例を挙げると、各画素２２は、赤色光を発する赤色のサブ画素と、緑色光を発する緑色のサブ画素と、青色光を発する青色のサブ画素と、を有し得る。所望であれば、他の色のサブ画素を含むディスプレイ１４の構成を使用してもよい。
【００２４】
ディスプレイ駆動回路を用いて、画素２２の動作を制御することができる。ディスプレイ駆動回路は、集積回路、薄膜トランジスタ回路、又は他の好適な回路から形成することができる。図２のディスプレイ駆動回路２８は、図１の制御回路１６など、経路２６を経てシステム制御回路と通信するための通信回路を格納し得る。経路２６は、フレキシブルプリント回路上のトレース又は他のケーブルから形成され得る。動作中、制御回路（例えば、図１の制御回路１６）は、ディスプレイ１４に表示される画像に関する情報を回路２８に提供し得る。
【００２５】
ディスプレイ画素２２上に画像を表示するために、ディスプレイ駆動回路２８は、経路５０を経て、クロック信号及び他の制御信号をゲート駆動回路１８などの補助ディスプレイ駆動回路に発行しながら、画像データをデータ線Ｄに供給し得る。所望であれば、回路２８は、ディスプレイ１４の対向縁部上のゲート駆動回路にもクロック信号及び他の制御信号を提供してもよい。
【００２６】
ゲート駆動回路１８（水平制御線制御回路と呼ばれることもある）は、集積回路の一部として実装されてもよく、かつ／又は薄膜トランジスタ回路を使用して実装されてもよい。ディスプレイ１４内の水平制御線Ｇは、ゲート線信号（走査線信号）、発光有効化制御信号、及び各行の画素を制御するための他の水平制御信号であり得る。画素２２の行当たりの任意の好適な数（例えば、１つ以上、２つ以上、３つ以上、４つ以上など）の水平制御信号が存在し得る。
【００２７】
画素２２の各列は、その列のサブ画素の全てに画像データを供給するのに十分な数のデータ線（例えば、赤色データ信号を赤色のサブ画素に搬送するための赤色データ線、緑色データ信号を緑色のサブ画素に搬送するための緑色データ線、及び青色データ信号を青色のサブ画素に搬送するための青色データ線）を含むのが好ましい。
【００２８】
各サブ画素用の回路は、有機発光ダイオードと、ダイオードを通過する電流を制御する駆動トランジスタ、と補助トランジスタ（例えば、スイッチングトランジスタ及び発光有効化制御トランジスタ）と、を含み得る。補助トランジスタは、駆動トランジスタのデータロード動作及び閾値電圧補償動作を実行する際に使用され得る。各サブ画素は、１つ以上のコンデンサを有し得る。蓄積コンデンサは、連続するフレームのデータ間のデータ信号を蓄積する目的で使用され得る。
【００２９】
有機発光ダイオードサブ画素（画素）の例示的な回路の模式図を図３に示す。図３に示すとおり、各サブ画素２２ＳＵＢは、有機発光ダイオード３８などの有機発光ダイオードを含み得る。発光ダイオード３８は有色光を発し得る。例えば、サブ画素２２ＳＵＢが赤色のサブ画素である状況では、有機発光ダイオード３８が赤色光を発し得る。青色のサブ画素は、青色光を発する青色ダイオード３８を有し得る。そして緑色のサブ画素は、緑色光を発する緑色ダイオード３８を有し得る。サブ画素２２ＳＵＢが異なる色（黄色、白色、薄青色、濃青色など）を有する画素２２の配置構成も用いられ得る。
【００３０】
各サブ画素２２ＳＵＢにおいては、駆動トランジスタＴＤの状態が、ダイオード３８を貫流する駆動電流ＩＤの量、したがってサブ画素２２ＳＵＢからの発光４０の量を制御する。各ダイオード３８は、アノードＡ及びカソードＣＤを有する。駆動電流ＩＤは、アノードＡとカソードＣＤとの間を流れる。ダイオード３８のカソードＣＤは接地端子３６に連結されているため、ダイオード３８のカソード端子ＣＤは、ダイオード３８用の接地端子と呼ばれることがある。カソードＣＤは、複数のダイオード間で共有され得る（即ち、複数のダイオードのカソードＣＤが共有電圧に結び付けられ得る）。各アノードＡは、それぞれの駆動トランジスタＴＤによって個々に駆動される。
【００３１】
連続するフレームのデータ間でトランジスタ３８が所望の状態に保持されるように、サブ画素２２ＳＵＢは、蓄積コンデンサＣｓｔ１などの蓄積コンデンサを含んでもよい。蓄積コンデンサＣｓｔ１の電圧は、トランジスタＴＤを制御するために（即ち、駆動電流ＩＤの大きさを制御するために）、ノードＮＤ２でトランジスタＴＤのゲートに印加される。
【００３２】
データは、１つ以上のスイッチングトランジスタを使用して蓄積コンデンサＣｓｔ１にロードすることができる。駆動トランジスタＴＤを通過する電流の流れを制御する際に、１つ以上の発光有効化トランジスタを使用してもよい。図３の例では、走査信号ＳＣＡＮ１及びＳＣＡＮ２がスイッチングトランジスタＴＳ１及びＴＳ２のゲートに印加される。ＳＣＡＮ１及びＳＣＡＮ２信号は、閾値電圧補償動作及びデータロード動作中にトランジスタＴＳ１及びＴＳ２を制御する目的で使用される。発光制御信号ＥＭは、発光有効化トランジスタＴＥを制御する（例えば、閾値電圧補償及びデータロード動作中にトランジスタＴＤを無効にする）目的で使用される。
【００３３】
ディスプレイ駆動回路２８は、各列内の垂直初期化電圧線を使用して画素の列に初期化電圧を供給し得る。図３に示すとおり、初期化電圧線ＶＩＮＩは、閾値電圧補償動作中にトランジスタＴＳ２を介して端子ＮＤ３に初期化電圧（即ち、直接電流バイアス電圧ＶＩＮＩ）を供給する目的で使用され得る。ディスプレイ駆動回路３８は、データ線Ｄを使用して、閾値電圧補償動作中に基準電圧Ｖｒｅｆをサブ画素２２ＳＵＢに供給し得る。サブ画素２２ＳＵＢは、ＶＤＤＥＬなどの正の電力供給電圧と、ＶＳＳＥＬなどの接地電力供給電圧と、を受け得る。安定化コンデンサＣｓｔ２は、閾値電圧補償動作中にノードＮＤ３の安定化を支援する目的で使用され得る。
【００３４】
各サブ画素（画素）２２ＳＵＢでは、図３に示すタイプの画素回路を使用して、駆動トランジスタＴＤにおけるトランジスタ閾値電圧変動など、画素間の変動が補償され得る。補償動作は、初期化フェーズ及び閾値電圧生成フェーズを含む補償期間中に実行され得る。補償に続いて（即ち、補償期間の補償動作が完了した後）、データが画素内にロードされ得る。データプログラミングと呼ばれることもあるデータロードプロセスは、プログラミング期間中に発生し得る。カラーディスプレイでは、プログラミングが、（例として）データの逆多重化と、赤色、緑色、及び青色のサブ画素２２ＳＵＢへの逆多重化されたデータのロードと、を伴い得る。補償及びプログラミングに続いて（即ち、補償及びプログラミング期間の満了後に）、行の画素が、光を発する目的で使用され得る。画素が光を発する目的で使用されている期間（即ち、発光ダイオード３８が光４０を発する期間）は、発光期間と呼ばれることもある。
【００３５】
初期化フェーズ中に、回路１８はＳＣＡＮ１及びＳＣＡＮ２をアサートし得る（即ち、ＳＣＡＮ１及びＳＣＡＮ２がＨｉｇｈになり得る）。これにより、トランジスタＴＳ１及びＴＳ２がオンになり、線Ｄからの基準電圧信号Ｖｒｅｆ、及び初期化電圧線からの初期化電圧信号ＶＩＮＩが、ノードＮＤ２及びＮＤ３にそれぞれ印加される。補償期間の閾値電圧生成フェーズ中に、信号ＥＭがアサートされ、トランジスタＴＥがオンになり、電流ＩＤが駆動トランジスタＴＤを貫流してノードＮＤ３で容量をチャージアップする。ノードＮＤ３における電圧が上昇するにつれて、駆動トランジスタＴＤのゲート・ソース間電圧Ｖｇｓが駆動トランジスタＴＤの閾値電圧Ｖｔに近づくため、駆動トランジスタＴＤを流れる電流は減少する。そのため、ノードＮＤ３における電圧は、Ｖｒｅｆ−Ｖｔになる。補償後（即ち、初期化及び閾値電圧生成後）に、データが、補償されたディスプレイ画素内にプログラムされる。プログラミング中に、信号ＥＭをディアサートすることによって発光トランジスタＴＥがオフになり、データ線Ｄを使用して所望のデータ電圧ＤがノードＮＤ２に印加される。プログラミング後のノードＮＤ２の電圧は、ディスプレイデータ電圧Ｖｄａｔａである。ノードＮＤ２との連結により、ノードＮＤ３における電圧は上昇する。特に、ノードＮＤ３における電圧はＶｒｅｆ−Ｖ＋（Ｖｄａｔａ−Ｖｒｅｆ）＊Ｋとなり、式中、ＫはＣｓｔ１／（Ｃｓｔ１＋Ｃｓｔ２＋Ｃｏｌｅｄ）に等しく、Ｃｏｌｅｄはダイオード３８と関連付けられた容量である。
【００３６】
補償及びプログラミング動作が完了した後、ディスプレイ１４のディスプレイ駆動回路は、補償及びプログラムされた画素を発光モードにする（即ち、発光期間が開始される）。エミッション中に、補償及びプログラムされた各サブ画素について信号ＥＭがアサートされ、トランジスタＴＥをオンにする。ノードＮＤ３における電圧は、ダイオード３８と関連付けられた電圧Ｖｏｌｅｄになる。ノードＮＤ２における電圧は、Ｖｄａｔａ＋（Ｖｏｌｅｄ−（Ｖｒｅｆ−Ｖｔ）−（Ｖｄａｔａ−Ｖｒｅｆ）＊Ｋとなる。駆動トランジスタＴＤのＶｇｓ−Ｖｔの値は、ノードＮＤ２の電圧ＶａとノードＮＤ３の電圧Ｖｂとの差に等しい。Ｖａ−Ｖｂの値は（Ｖｄａｔａ−Ｖｒｅｆ）＊（１−Ｋ）であり、この値はＶｔから独立している。そのため、ディスプレイ１４内の画素のアレイ内の各サブ画素２２ＳＵＢは、閾値電圧変動が補償されて、各サブ画素２２ＳＵＢによって発せられる光４０の量は、それらのサブ画素の各々についてのデータ信号Ｄの大きさにのみ比例する。
【００３７】
図３の例示的な画素回路は、４つのトランジスタ及び２つのコンデンサを使用しているため、４Ｔ２Ｃ設計と呼ばれることがある。所望であれば、ディスプレイ１４において他の画素回路（例えば、６Ｔ１Ｃ設計など）を使用してもよい。図３の構成は、単なる例示である。
【００３８】
図３のサブ画素２２ＳＵＢなどの有機発光ダイオード画素は、図４に示すタイプの薄膜トランジスタ構造を使用し得る。図４に示すとおり、画素回路７２は、発光ダイオードカソード層４２（例えば、図３のカソード端子ＣＤを形成するインジウムスズ酸化物の層などの透明な導電層）、及び発光ダイオードアノード層４４（例えば、図３のアノード端子Ａを形成するパターン化された金属層）などの画素構造体を含み得る。有機発光ダイオード発光材料４７は、カソード４２とアノード４４との間に介在し、それによって発光ダイオード３８を形成し得る。
【００３９】
誘電体層４６は、各サブ画素について発光ダイオードのレイアウトを画定する働き（例えば、アノード４４に対する発光材料４７の位置合わせ）をする開口を有し得ることから、画素画定層と呼ばれることがある。平坦化層５０（例えば、有機ポリマー層）は、薄膜トランジスタ構造５２の上部に形成することができる。薄膜トランジスタ構造５２は、基板２４上に形成することができる。基板２４は、剛性又は可撓性であってもよく、ガラス、セラミック、サファイアなどの結晶質材料、ポリマー（例えば、ポリイミドの可撓性層又は他のポリマー材料の可撓性シート）などから形成してもよい。
【００４０】
薄膜トランジスタ構造５２は、シリコントランジスタ又は他の半導体（例えば、インジウムガリウム酸化亜鉛などの半導体酸化物）から形成された薄膜トランジスタなどのシリコントランジスタを含み得る。図４の例示的構成においては、回路７２が、ポリシリコン半導体層６２から形成された半導体チャネル領域６４を有するスイッチングトランジスタ２００及び駆動トランジスタＴＤを含む。
【００４１】
半導体層６２から形成されたチャネル領域が、ゲート絶縁層６４（例えば、シリコン酸化物の層又は他の無機層）によって覆われ得る。トランジスタゲート６６は、パターン化された金属（例えば、一例としてモリブデン）の層などのゲート層から形成され得る。ゲート６６は、層間誘電体の層（例えば、シリコン酸化物層６８、窒化ケイ素層７０、及び／若しくは他の酸化物、及び窒化物層又は他の有機若しくは無機層）によって覆われ得る。ソース−ドレイン層７４は、トランジスタ２００及びＴＤなど、回路７２内のトランジスタ用のトランジスタソース−ドレイン端子を形成するようにパターン化されている金属の層であり得る。各トランジスタは、そのトランジスタのチャネル６２の対向側に接続された１対のソース−ドレイン端子を有し得る。
【００４２】
回路７２は、図３のコンデンサＣｓｔ１及びＣｓｔ２などのコンデンサ構造体も含み得る。このコンデンサ構造体は、回路７２内の導電層から形成されている電極を有し得る。電極は、介在誘電体層（例えば、図４の誘電体層のうちの１つ以上）によって隔てられ得る。
【００４３】
不活性化層１０６などの無機不活性化層は、ポリマー（有機）不活性化層５０と、ソース−ドレイン層７４（及び誘電体層７０）との間に介在し得る。層１０６は、窒化ケイ素又は他の誘電体から形成され得る。
【００４４】
バッファ層１２２は、基板２４上に形成され得る。バッファ層１２２は、無機誘電体材料又は他の誘電体の１つ以上の層から形成され得る。一例を挙げると、バッファ層１２２は、基板２４上に下位バッファ層１２２−１、層１２２−１上に上位バッファ層１２２−２を含み得る。層１２２−１及び１２２−２は、シリコン酸化物、窒化ケイ素、窒酸化物、又は他の誘電体材料から形成され得る。層１２２は、基板２４からの不純物（例えば、ガラス不純物）を遮断するのに役立ち得る。これにより、これらの不純物が薄膜トランジスタ回路５２の薄膜トランジスタの性能を低下させるのを防ぎ得る。
【００４５】
薄膜トランジスタ（例えば、図４の例におけるトランジスタ２００及びＴＤ）の下に後側金属層１１８が形成され、バッファ層１２２から内の電荷からシールド層を遮蔽するトランジスタとして機能し得る。バッファ層１２０は、シールド層１１８の上に、誘電体（例えば、有機又は無機層）から形成され得る。
【００４６】
ディスプレイ１４の画素の口径比を大きくするために、アノード層４４を、アノードＡを形成する目的で排他的又は略排他的に使用することができる。このタイプの手法を用いれば、他の金属層の一部分を使用して、ディスプレイ１４内のＶＩＮＩ線など、ディスプレイ１４用の追加信号経路を形成することができ、アノード層の金属から形成する必要がない。
【００４７】
図４の例においては、例えば、回路７２に追加金属層２０２が設けられている。金属層２０２は、下位バッファ層１２２−１と上位バッファ層１２２−２との間に介在しており、ディスプレイ１４内でアノードを形成する際に使用された材料の層とは異なる材料の層である。層２０２はアノード層４４と同じ材料の層内に形成されないため、有機発光ダイオード３８を形成するのに利用可能なスペースがアノード層４４内に更に存在する。これにより、画素画定層４６内の開口２０４などの開口のサイズ、及びアノード層４４から形成されたアノードＡの水平寸法を、アノードＡと初期化電圧線又は他の信号経路との間で所望されない短絡経路を生むというリスクを伴わずに大きくすることができる。開口２０４のサイズ増と、それに伴うダイオード３８内のアノード及び発光層材料４７のサイズ増とにより、画素の口径比が大きくなる（例えば、ディスプレイ１４内の青色サブ画素及び潜在的に他のサブ画素などのサブ画素２２ＳＵＢは、増大したアノードサイズ及び発光層サイズを有し得るため、他の場合に所与の画素エリアで可能となるよりも多くの光を発することができる）。
【００４８】
図４の導電層は、所望であれば、画素２２用のコンデンサを形成する際に使用してもよい（例えば、図３のＣｓｔ１及びＣｓｔ２を参照）。一例として、層２０２などの金属層の一部分を、コンデンサ電極を形成する際に使用してもよい。半導体層６２及び／又はゲート層６６も、コンデンサ電極を形成する際に使用してよい。いくつかのコンデンサ設計においては、コンデンサが、誘電体の層によって隔てられた上位及び下位の電極を有する。他のコンデンサ設計においては、コンデンサが、第１及び第２のそれぞれの介在誘電体層によって隔てられた第１、第２、及び第３の積層電極を有する。コンデンサ内の誘電体層は、１つ以上の下層を含み得る。図４に示すタイプの配置構成においては、コンデンサ用の誘電体層が、層１２２−２、１２０、及び６４などの層から形成され得る。例えば、コンデンサは、誘電体１２２−２及び１２０によって隔てられている層２０２及び６２から形成された電極を有し得る。別例として、コンデンサは、誘電体１２２−２、１２０、及び６４によって隔てられた層２０２及び６６から形成された電極を有し得る。所望であれば、他のコンデンサ配置構成が使用されてもよい。これらの電極及び誘電体層構成は、単なる例示にすぎない。
【００４９】
図５の例示的構成においては、金属シールド層１１８の一部分１１８'が、別個の導電性構造体を形成するようにパターン化されている。層１１８の一部分１１８'から形成された別個の導電性構造体は、例えば、初期化電圧線ＶＩＮＩを形成するのに使用され得る。
【００５０】
図５に示すとおり、層１１８'は、ビア２１０を使用してソース−ドレイン層７４に短絡され得る。単一ビア２１０は、介在誘電体層を貫通して、層７４を層１１８'に直接接続してもよく、又は図５に示すとおり、層７４と１１８'とを連結する際に、（例えば、１つの長いビアの代わりに２つの短いビア２１０を使用できるように、）ゲート金属層６６の一部分６６'が使用されてもよい。
【００５１】
図５の構造体は、コンデンサＣｓｔ１及びＣｓｔ２などのコンデンサを形成する際に使用され得る。例えば、層１１８'の複数部分が、コンデンサ電極を形成する際に使用され得る。半導体層６２及び／又はゲート層６６も、コンデンサ電極を形成する際に使用され得る。コンデンサ用の誘電体層は、層１２０及び６４などの層から形成され得る。例えば、コンデンサは、（例として）誘電体１２０によって隔てられている層１１８'及び６２から形成された電極を有し、かつ／又は誘電体１２０及び６４によって隔てられている層１１８'及び６６から形成された電極を有し得る。
【００５２】
図６の例示的構成においては、ディスプレイ１４用の導電性構造体を形成するのに、金属層２１２が使用されている。例えば、電圧初期化線ＶＩＮＩなどの信号経路を形成するのに、層２１２が使用され得る。図６に示すとおり、金属層２１２は、バッファ層１２２−２とゲート絶縁層６４との間に介在し得る。ビア２１４などのビアが、層２１２を金属ソース−ドレイン層７４などの他の層に電気的に連結する目的で使用され得る（例えば、ビア２１４が、層２１２とソース−ドレイン層７４との間で直接連結され得る）。金属層２１２は、半導体層６２と同じ回路７２の層に所在し得る。金属層２１２は、層６２のパターン化及びドーピングが完了した後にパターン化され得る。
【００５３】
図６の構造体は、コンデンサＣｓｔ１及びＣｓｔ２などのコンデンサを形成する際に使用され得る。例えば、層２１２の複数部分が、コンデンサ電極を形成する際に使用され得る。ゲート層６６などの金属層も、コンデンサ電極を形成する際に使用され得る。コンデンサは、例えば、（例として）誘電体６４によって隔てられている層２１２及び６６から形成された電極を有し得る。
【００５４】
図７の例示的構成においては、電圧初期化線ＶＩＮＩなど、ディスプレイ１４用の導電性構造体が、一部分６６'など、ゲート層６６の一部分から形成されている。図７に示すとおり、金属ゲート層６６'は、誘電体層６４と誘電体層６８との間に介在し得る。ビア２１６は、誘電体層６８及び７０を貫通し、ゲート層６６'をソース−ドレイン層７４に接続し得る。
【００５５】
図７の構造体は、コンデンサＣｓｔ１及びＣｓｔ２などのコンデンサを形成する際に使用され得る。例えば、（例として）ゲート金属層の一部分がコンデンサ電極を形成する際に使用され、活性半導体層６２がコンデンサ電極を形成し、誘電体層６４がこれらの電極間に介在し得る。
【００５６】
図８の例示的構成においては、電圧初期化線ＶＩＮＩなど、ディスプレイ１４用の導電性構造体が金属層２１８から形成されている。金属層２１８は、誘電体層６８及び７０との間に介在し、ビア２２０により、層７０を貫通してソース−ドレイン層７４に電気的に接続され得る。
【００５７】
層２１８は、コンデンサＣｓｔ１及びＣｓｔ２など、回路７２用のコンデンサを形成する際に使用され得る。例えば、層２１８がコンデンサ電極を形成してもよく、ゲート金属層６６の金属がコンデンサ電極を形成してもよい。層２１８及び６６から形成された電極は、介在誘電体層６８によって隔てられ得る。コンデンサは、層２１８の複数部分及びソース−ドレイン層７４の複数部分を、介在誘電体層７０によって隔てられている電極として使用して形成されてもよい。
【００５８】
図９の例示的構成においては、電圧初期化線ＶＩＮＩなど、ディスプレイ１４用の導電性構造体が、ソース−ドレイン金属層７４の一部分７４'から形成されている。
【００５９】
所望であれば、複数部分７４'など、ソース−ドレイン層７４の複数部分が、コンデンサＣｓｔ１及びＣｓｔ２など、回路７２用のコンデンサを形成する際に使用されてもよい。例えば、層７４'がコンデンサ電極を形成してもよく、ゲート金属層６６の金属がコンデンサ電極を形成してもよい。層７４'及び層６６から形成された電極は、介在層間誘電体層６８及び７０によって隔てられ得る。
【００６０】
図１０の例示的構成においては、電圧初期化線ＶＩＮＩなど、ディスプレイ１４用の導電性構造体が金属層２２２から形成されている。金属層２２２は、誘電体層５０と１０６との間に介在し得る。ビア２２４などのビアは、層１０６を貫通して層２２２をソース−ドレイン層７４に電気的に連結し得る。所望であれば、層２２２の複数部分は、コンデンサＣｓｔ１及びＣｓｔ２など、回路７２用のコンデンサを形成する際に使用されてもよい。例えば、層２２２がコンデンサ電極を形成してもよく、ソース−ドレイン層７４の金属がコンデンサ電極を形成してもよい。層７４及び２２２から形成された電極は、介在誘電体層１０６によって隔てられ得る。
【００６１】
一実施形態によれば、画素のアレイであって、画素のアレイのそれぞれの画素が、アノード及びカソードを有する有機発光ダイオードを有し、画素のアレイのそれぞれの画素が、少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタ薄膜トランジスタ回路を有する、画素のアレイと、水平制御線であって、トランジスタ内のゲートに連結されており、アレイ内の画素の行に制御信号を供給する、水平制御線と、アレイ内の画素の列と関連付けられたデータ線と、アレイ内の画素の列と関連付けられた初期化電圧線と、を含み、各画素内で、スイッチングトランジスタが電圧初期化線のうちの１つを、その画素内の有機発光ダイオードのアノードに連結し、この薄膜トランジスタ回路が、トランジスタ用の半導体チャネルを形成する半導体層と、半導体層に隣接するゲート絶縁層と、ゲート絶縁層に隣接しており、ゲートを形成するようにパターン化されているゲート層と、トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、そのソース−ドレイン層上の誘電体層と、画素内でアノードを形成するようにパターン化されている金属アノード層と、誘電体層と金属アノード層との間に介在する有機不活性化層と、金属アノード層の一部分から形成されておらず、電圧初期化線を形成するようにパターン化されている追加金属層と、を含むディスプレイが提供される。
【００６２】
別の実施形態によれば、追加金属層は、誘電体層と有機不活性化層との間に介在する。
【００６３】
別の実施形態によれば、ディスプレイは、誘電体層を貫通し、追加金属層をソース−ドレイン層に電気的に接続するビアを含む。
【００６４】
別の実施形態によれば、誘電体層は、窒化ケイ素層を含む。
【００６５】
別の実施形態によれば、各画素の薄膜トランジスタ回路はコンデンサを含み、追加金属層は、コンデンサ用の電極を形成するようにパターン化されている一部分を有する。
【００６６】
別の実施形態によれば、ソース−ドレイン層は、各画素内のコンデンサ用の追加電極を形成する一部分を有し、誘電体層は、コンデンサ用の電極を形成するようにパターン化されている追加金属層の一部分と、追加電極を形成するソース−ドレイン層の一部分との間に介在する。
【００６７】
別の実施形態によれば、ディスプレイは、ソース−ドレイン層とゲート層との間に介在する層間誘電体を含む。
【００６８】
別の実施形態によれば、追加金属層は、トランジスタの下にシールド層を形成する一部分を有する。
【００６９】
別の実施形態によれば、ディスプレイは、半導体層と追加金属層との間にバッファ層を含む。
【００７０】
別の実施形態によれば、各画素の薄膜トランジスタ回路はコンデンサを含み、追加金属層は、コンデンサ用の電極を形成するようにパターン化されている一部分を有する。
【００７１】
別の実施形態によれば、ゲート層は、各画素内のコンデンサ用の追加電極を形成する一部分を有する。
【００７２】
別の実施形態によれば、半導体層は、各画素内のコンデンサ用の追加電極を形成する一部分を有する。
【００７３】
別の実施形態によれば、追加金属層は、ゲート層とソース−ドレイン層との間に介在する。
【００７４】
別の実施形態によれば、ディスプレイは、ソース−ドレイン層とゲート層との間に介在する第１及び第２の層間誘電体層を含み、追加金属層は、第１の層間誘電体層と第２の層間誘電体層との間に介在する。
【００７５】
別の実施形態によれば、各画素の薄膜トランジスタ回路はコンデンサを含み、追加金属層は、コンデンサ用の電極を形成するようにパターン化されている一部分を有する。
【００７６】
別の実施形態によれば、ゲート層は、各画素内のコンデンサ用の追加電極を形成する一部分を有する。
【００７７】
別の実施形態によれば、ソース−ドレイン層は、各画素内のコンデンサ用の追加電極を形成する一部分を有する。
【００７８】
別の実施形態によれば、ディスプレイは、トランジスタの下の金属シールド層と、金属シールド層と半導体層との間に介在する第１の誘電体バッファ層と、追加金属層と金属シールド層との間に介在する第２の誘電体バッファ層と、を含む。
【００７９】
別の実施形態によれば、ディスプレイは、トランジスタの下の金属シールド層と、金属シールド層と半導体層との間に介在する第１の誘電体バッファ層と、第２の誘電体バッファ層と、を含み、金属シールド層は、第１の誘電体バッファ層と第２の誘電体バッファ層との間に介在し、追加金属層は、第１の誘電体バッファ層とゲート絶縁層との間に介在する。
【００８０】
別の実施形態によれば、ディスプレイは、ソース−ドレイン層とゲート層との間に層間誘電体層を含み、追加金属層は、層間誘電体層とゲート絶縁層との間に介在し、ゲート層の一部分から形成される。
【００８１】
別の実施形態によれば、追加金属層は、ソース−ドレイン層の一部分から形成される。
【００８２】
一実施形態によれば、画素のアレイであって、画素のアレイのそれぞれの画素が、アノード及びカソードを有する有機発光ダイオードを有し、画素のアレイのそれぞれの画素が、少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタ薄膜トランジスタ回路を有する、画素のアレイと、水平制御線であって、トランジスタ内のゲートに連結されており、アレイ内の画素の行に制御信号を供給する、水平制御線と、アレイ内の画素の列と関連付けられたデータ線と、アレイ内の画素の列と関連付けられた初期化電圧線と、を含み、各画素内で、スイッチングトランジスタが電圧初期化線のうちの１つを、その画素内の有機発光ダイオードのアノードに連結し、この薄膜トランジスタ回路が、トランジスタ用の半導体チャネルを形成する半導体層と、半導体層に隣接するゲート絶縁層と、ゲート絶縁層に隣接しており、ゲートを形成するようにパターン化されているゲート層と、トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、そのソース−ドレイン層上の誘電体層と、画素内でアノードを形成するようにパターン化されている金属アノード層と、誘電体層と金属アノード層との間に介在する有機不活性化層と、金属アノード層の一部分から形成されておらず、電圧初期化線を形成するようにパターン化されている追加金属層と、を含み、追加金属層が、初期化電圧線とは別個であるシールド層をトランジスタの下に形成する一部分を有するディスプレイが提供される。
【００８３】
一実施形態によれば、画素のアレイであって、画素のアレイのそれぞれの画素が、アノード及びカソードを有する有機発光ダイオードを有し、画素のアレイのそれぞれの画素が、少なくとも１つの駆動トランジスタ及び少なくとも１つのスイッチングトランジスタを含むトランジスタ薄膜トランジスタ回路を有する、画素のアレイと、水平制御線であって、トランジスタ内のゲートに連結されており、アレイ内の画素の行に制御信号を供給する、水平制御線と、アレイ内の画素の列と関連付けられたデータ線と、アレイ内の画素の列と関連付けられた初期化電圧線と、を含み、各画素内で、スイッチングトランジスタが電圧初期化線のうちの１つを、その画素内の有機発光ダイオードのアノードに連結し、この薄膜トランジスタ回路が、トランジスタ用の半導体チャネルを形成する半導体層と、半導体層に隣接するゲート絶縁層と、ゲート絶縁層に隣接しており、ゲートを形成するようにパターン化されているゲート層と、トランジスタ用のソース−ドレイン端子を形成するようにパターン化されているソース−ドレイン層と、そのソース−ドレイン層上の誘電体層と、画素内でアノードを形成するようにパターン化されている金属アノード層と、誘電体層と金属アノード層との間に介在する有機不活性化層と、金属アノード層の一部分から形成されておらず、電圧初期化線を形成するようにパターン化されている追加金属層と、を含み、追加金属層がゲート層とソース−ドレイン層との間に介在し、かつ追加金属層が第１の無機誘電体層と第２の無機誘電体層との間に介在するディスプレイが提供される。
【００８４】
上述の内容は単なる例示にすぎず、説明された実施形態の範囲及び趣旨から逸脱することなく、当業者によって様々な修正を行うことができる。前述の実施形態は、個々に又は任意の組み合わせで実装することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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