(57)【特許請求の範囲】
【請求項１】
近接検出のための装置であって、前記装置は、
第１の入力と第２の入力と出力とを有するコンパレータであって、前記第２の入力は、基準電圧と結合され、前記第１の入力は、保持キャパシタと結合されている、コンパレータと、
容量センサを電圧および前記保持キャパシタに交互に結合するために適合されたスイッチであって、前記電圧は、好ましくは、論理高または低電圧である、スイッチと、
出力を有するクロックと、
前記コンパレータの出力と結合された入力と、前記クロックの出力に結合されたクロック入力と、出力とを有するフリップフロップと、
前記クロックの出力に結合されたクロック入力と、リセット入力と、前記フリップフロップの出力に結合されたイネーブル入力と、カウントされたクロック出力の数を提供するための出力とを有するデューティサイクルカウンタであって、前記デューティサイクルカウンタは、そのイネーブル入力が第１の論理レベルにあるときのみ、前記クロック出力をカウントする、デューティサイクルカウンタと、
前記フリップフロップの出力によって制御される充電回路であって、前記充電回路は、前記フリップフロップの出力における出力信号に依存して前記保持キャパシタを充電するように構成されている、充電回路と、
前記フリップフロップの出力が第２の論理レベルから前記第１の論理レベルに移行する度に状態を変化させるように前記スイッチを制御するための回路と
を備える、装置。
【請求項２】
前記カウントされたクロック出力の数は、前記容量センサの静電容量値の変化を判定する際に使用される、請求項１に記載の装置。
【請求項３】
前記充電回路は、フィードバックレジスタである、請求項１に記載の装置。
【請求項４】
前記充電回路は、電流源および電流シンクによって形成されている、請求項１に記載の装置。
【請求項５】
前記フィードバックレジスタの抵抗値は、プログラム可能に調節可能である、請求項３に記載の装置。
【請求項６】
前記保持キャパシタの静電容量値は、プログラム可能に調節可能である、請求項１に記載の装置。
【請求項７】
請求項１〜６のうちの１項に記載の装置を備える近接検出システムであって、前記近接検出システムは、
前記容量センサをさらに備え、
前記カウントされたクロック出力の数は、前記容量センサへの物体の近接を判定する際に使用される、近接検出システム。
【請求項８】
前記クロックの出力に結合されたクロック入力と、リセット／イネーブル入力と、桁上出力とを有する周期カウンタをさらに備え、前記周期カウンタは、測定時間周期を判定する、請求項７に記載の近接検出システム。
【請求項９】
前記デューティサイクルおよび周期カウンタ内のカウント値は、前記容量センサの静電容量値に依存するデューティサイクルを判定する際に使用される、請求項８に記載の近接検出システム。
【請求項１０】
前記デューティサイクルは、前記周期カウンタ内のカウント値によって除算された前記デューティサイクルカウンタ内のカウント値である、請求項９に記載の近接検出システム。
【請求項１１】
前記クロックと、前記デューティサイクルおよび周期カウンタとに結合されたデジタルプロセッサおよびメモリをさらに備え、前記デジタルプロセッサは、前記カウント値を前記デューティサイクルおよび周期カウンタから読み取り、そこから、前記容量センサの静電容量値に関連するデューティサイクルを判定する、請求項９または請求項１０に記載の近接検出システム。
【請求項１２】
前記容量センサの静電容量値に関連するデューティサイクルは、前記デジタルプロセッサメモリ内に記憶され、デューティサイクル変化が前記容量センサに近接する物体の検出を示すかどうかを判定する際に比較される、請求項１１に記載の近接検出システム。
【請求項１３】
前記周期カウンタの桁上出力は、前記デジタルプロセッサへの割り込み信号を発生させる、請求項１１または請求項１２に記載の近接検出システム。
【請求項１４】
前記デジタルプロセッサに結合された入力と、前記スイッチに結合された出力とを有する出力ドライバをさらに備え、前記容量センサに結合された電圧は、順次デューティサイクル周期の間、論理高と論理低との間を交互する、請求項１１に記載の近接検出システム。
【請求項１５】
マイクロコントローラは、前記デジタルプロセッサおよびメモリと、前記コンパレータと、前記クロックと、前記フリップフロップと、フィードバックレジスタと、前記デューティサイクルカウンタと、前記周期カウンタと、前記スイッチと、前記スイッチを制御するための回路とを備え、前記フィードバックレジスタは、前記充電回路である、請求項１１に記載の近接検出システム。
【請求項１６】
容量センサに近接する物体を検出するための方法であって、前記方法は、
容量センサを第１の電圧まで充電するステップと、
前記充電された容量センサを保持キャパシタと並列に結合するステップと、
電圧コンパレータを用いて、前記並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、
前記結果として生じる電圧が前記基準電圧を上回る場合、前記保持キャパシタをより低い電圧に部分的に放電し、
前記結果として生じる電圧が前記基準電圧未満である場合、前記保持キャパシタをより高い電圧に部分的に充電し、かつ、１カウントをデューティサイクルカウンタに追加する、ステップと、
１カウントを周期カウンタに追加するステップと、
前記結果として生じる電圧が前記基準電圧未満であると判定した後、その度に前記容量センサを前記第１の電圧まで充電するステップに戻るステップと
を含む、方法。
【請求項１７】
複数のデューティサイクル周期カウントを記憶するステップと、
複数の周期カウントのうちの個別の１つによって除算された前記複数のデューティサイクル周期カウントからデューティサイクルを計算するステップと
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記デューティサイクルから前記容量センサの静電容量値の変化を判定するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記デューティサイクルから前記容量センサへの物体の近接を判定するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】
容量センサに近接する物体を検出するための方法であって、前記方法は、
容量センサを放電するステップと、
前記放電された容量センサを保持キャパシタと並列に結合するステップと、
電圧コンパレータを用いて、前記並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、
前記結果として生じる電圧が前記基準電圧未満である場合、前記保持キャパシタをより高い電圧に部分的に充電し、
前記結果として生じる電圧が前記基準電圧を上回る場合、前記保持キャパシタをより高い電圧に部分的に放電し、かつ、１カウントをデューティサイクルカウンタに追加する、ステップと、
１カウントを周期カウンタに追加するステップと、
前記結果として生じる電圧が前記基準電圧未満であると判定した後、その度に前記容量センサを放電するステップに戻るステップと
を含む、方法。
【請求項２１】
複数のデューティサイクル周期カウントを記憶するステップと、
複数の周期カウントのうちの個別の１つによって除算された前記複数のデューティサイクル周期カウントからデューティサイクルを計算するステップと
をさらに含む、請求項２０に記載の方法。
【請求項２２】
前記デューティサイクルから前記容量センサの静電容量値の変化を判定するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記デューティサイクルから前記容量センサへの物体の近接を判定するステップをさらに含む、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本出願は、共同所有された２０１３年６月１２日に出願された米国仮特許出願第６１／８３４，２３６号に対して優先権を主張する。上記文献は、全ての目的のためにここに参照することによって本明細書において援用される。
【０００２】
（技術分野）
本開示は、近接検出に関し、特に、デルタシグマ変換を使用した容量近接検出に関する。
【背景技術】
【０００３】
（背景）
容量近接検出は、静電容量値の超高分解能変換（＞１０−１２ビット）を要求する。既存の容量タッチ解決策を使用した近接ベースの検出システムは、反復測定、平均結果、したがって、高処理時間オーバーヘッドを要求し、低電力用途に好適ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、低電力の高分解能静電容量変化検出システム、方法、および装置の必要性が存在する。静電容量変化は、物体が容量センサに近接する結果であり得る。
【課題を解決するための手段】
【０００５】
（要約）
ある実施形態によると、近接検出システムは、第１および第２の入力と出力とを有する、コンパレータであって、第２の入力は、基準電圧と結合され得、第１の入力は、保持キャパシタと結合され得る、コンパレータと、容量センサと、容量センサを電圧および保持キャパシタに交互に結合するためのスイッチと、出力を有するクロックと、コンパレータの出力と結合される入力と、クロックの出力に結合されるクロック入力と、出力とを有する、フリップフロップと、フリップフロップの出力とコンパレータの第１の入力との間に結合されるフィードバックレジスタと、クロックの出力に結合されるクロック入力と、リセット入力と、フリップフロップの出力に結合されるイネーブル入力と、カウントされたクロック出力の数を提供するための出力とを有する、デューティサイクルカウンタであって、デューティサイクルカウンタは、そのイネーブル入力が第１の論理レベルにあり得るときのみ、クロック出力をカウントする、デューティサイクルカウンタと、フリップフロップの出力が、第２の論理レベルから第１の論理レベルに移行する度に、スイッチを制御するための回路とを備えてもよく、カウントされたクロック出力の数は、容量センサへの物体の近接を判定する際に使用されてもよい。
【０００６】
さらなる実施形態によると、クロックの出力に結合されるクロック入力と、リセット／イネーブル入力と、桁上出力とを有する、周期カウンタが、提供されてもよく、周期カウンタは、測定時間周期を判定する。さらなる実施形態によると、デューティサイクルおよび周期カウンタ内のカウント値は、容量センサの静電容量値に依存するデューティサイクルを判定する際に使用されてもよい。さらなる実施形態によると、デューティサイクルは、周期カウンタ内のカウント値によって除算されたデューティサイクルカウンタ内のカウント値であり得る。さらなる実施形態によると、デジタルプロセッサおよびメモリは、クロックと、デューティサイクルおよび周期カウンタとに結合されてもよく、デジタルプロセッサは、カウント値をデューティサイクルおよび周期カウンタから読み取り、そこから、容量センサの静電容量値に関連するデューティサイクルを判定する。さらなる実施形態によると、容量センサの静電容量値に関連するデューティサイクルは、デジタルプロセッサメモリ内に記憶され、デューティサイクル変化が容量センサに近接する物体の検出を示すかどうかを判定する際に比較されてもよい。
【０００７】
さらなる実施形態によると、周期カウンタの桁上出力は、デジタルプロセッサへの割り込み信号を発生させる。さらなる実施形態によると、容量センサに結合される電圧は、論理高にあってもよい。さらなる実施形態によると、容量センサに結合される電圧は、論理低にあってもよい。さらなる実施形態によると、出力ドライバは、デジタルプロセッサに結合される入力と、スイッチに結合される出力とを有してもよく、容量センサに結合される電圧は、順次デューティサイクル周期の間、論理高と論理低との間を交互する。さらなる実施形態によると、マイクロコントローラは、デジタルプロセッサおよびメモリと、コンパレータと、クロックと、フリップフロップと、フィードバックレジスタと、デューティサイクルカウンタと、周期カウンタと、スイッチと、スイッチを制御するための回路とを備える。さらなる実施形態によると、フィードバックレジスタは、電流源および電流シンクと置換されてもよい。さらなる実施形態によると、フィードバックレジスタの抵抗値は、プログラム可能に調節可能であってもよい。さらなる実施形態によると、保持キャパシタの静電容量値は、プログラム可能に調節可能であってもよい。
【０００８】
別の実施形態によると、容量センサに近接する物体を検出するための方法は、容量センサを第１の電圧まで充電するステップと、充電された容量センサを保持キャパシタと並列に結合するステップと、電圧コンパレータを用いて、並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、結果として生じる電圧が、基準電圧を上回り得る場合、保持キャパシタをより低い電圧に部分的に放電し、結果として生じる電圧が基準電圧未満であり得る場合、保持キャパシタをより高い電圧に部分的に充電し、かつ１カウントをデューティサイクルカウンタに追加する、ステップと、１カウントを周期カウンタに追加するステップと、容量センサを第１の電圧に充電するステップに戻るステップとを含んでもよい。
【０００９】
さらなる実施形態によると、本方法は、複数のデューティサイクル周期カウントを記憶するステップと、複数の周期カウントのうちの個別の１つによって除算された複数のデューティサイクルカウントからのデューティサイクルを計算するステップとを含んでもよい。さらなる実施形態によると、本方法は、デューティサイクルから容量センサの静電容量値の変化を判定するステップを含んでもよい。さらなる実施形態によると、本方法は、デューティサイクルから容量センサへの物体の近接を判定するステップを含んでもよい。
【００１０】
さらに別の実施形態によると、容量センサに近接する物体を検出するための方法は、容量センサを放電するステップと、放電された容量センサを保持キャパシタと並列に結合するステップと、電圧コンパレータを用いて、並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、結果として生じる電圧が基準電圧未満であり得る場合、保持キャパシタをより高い電圧に部分的に充電し、結果として生じる電圧が基準電圧を上回り得る場合、保持キャパシタをより高い電圧に部分的に放電し、かつ１カウントをデューティサイクルカウンタに追加する、ステップと、１カウントを周期カウンタに追加するステップと、容量センサを放電するステップに戻るステップとを含んでもよい。
【００１１】
さらなる実施形態によると、本方法は、複数のデューティサイクル周期カウントを記憶するステップと、複数の周期カウントのうちの個別の１つによって除算された複数のデューティサイクルカウントからのデューティサイクルを計算するステップとを含んでもよい。さらなる実施形態によると、本方法は、デューティサイクルから容量センサの静電容量値の変化を判定するステップを含んでもよい。さらなる実施形態によると、本方法は、デューティサイクルから容量センサへの物体の近接を判定するステップを含んでもよい。
【００１２】
さらに別の実施形態によると、近接検出のための装置は、第１および第２の入力と出力とを有するコンパレータであって、第２の入力は、基準電圧と結合され得、第１の入力は、保持キャパシタと結合され得る、コンパレータと、容量センサを電圧および保持キャパシタに交互に結合するために適合される、スイッチと、出力を有するクロックと、コンパレータの出力と結合される入力と、クロックの出力に結合されるクロック入力と、出力とを有する、フリップフロップと、フリップフロップの出力とコンパレータの第１の入力との間に結合されるフィードバックレジスタと、クロックの出力に結合されるクロック入力と、リセット入力と、フリップフロップの出力に結合されるイネーブル入力と、いくつかのカウントされたクロック出力の数を提供するための出力とを有する、デューティサイクルカウンタであって、デューティサイクルカウンタは、そのイネーブル入力が第１の論理レベルにあり得るときのみ、クロック出力をカウントする、デューティサイクルカウンタと、フリップフロップの出力が、第２の論理レベルから第１の論理レベルに移行する度に、スイッチを制御するための回路とを備えてもよい。
【００１３】
さらなる実施形態によると、カウントされたクロック出力の数は、容量センサへの物体の近接を判定する際に使用されてもよい。さらなる実施形態によると、カウントされたクロック出力の数は、容量センサの静電容量値の変化を判定する際に使用されてもよい。さらなる実施形態によると、フィードバックレジスタは、電流源および電流シンクと置換されてもよい。さらなる実施形態によると、フィードバックレジスタの抵抗値は、プログラム可能に調節可能であってもよい。さらなる実施形態によると、保持キャパシタの静電容量値は、プログラム可能に調節可能であってもよい。
【００１４】
別の実施形態によると、近接検出のための装置は、第１および第２の入力と出力とを有する、電圧加算器と、容量センサを電圧および電圧加算器の第１の入力に交互に結合するために適合される、スイッチと、出力を有するクロックであって、各クロックパルスにおいて、スイッチは、容量センサを電圧に一時的に結合し、次いで、電圧加算器の第１の入力に戻す、クロックと、基準電圧出力を有する電圧基準と、電圧加算器の出力に結合される第１の入力と、電圧基準の出力に結合される第２の入力とを有する、演算増幅器と、演算増幅器の第１の入力とその出力との間に結合される、積分キャパシタと、演算増幅器の出力に結合される入力を有する、アナログ／デジタルコンバータ（ＡＤＣ）であって、ＡＤＣは、演算増幅器出力をそのマルチビットデジタル表現に変換する、ＡＤＣと、ＡＤＣに結合される入力を有し、ＡＤＣからのマルチビットデジタル表現を電圧加算器の第２の入力に結合されるアナログフィードバック電圧に変換する、デジタル／アナログコンバータ（ＤＡＣ）と、ＡＤＣからのマルチビットデジタル表現に結合される入力を有する、間引きフィルタと、間引きフィルタに結合されるデジタル信号プロセッサ（ＤＳＰ）であって、ＤＳＰは、物体が容量センサに近接し得るときを判定する、ＤＳＰとを備えてもよい。さらなる実施形態によると、ＡＤＣ、ＤＡＣ、および間引きフィルタは、クロックからのクロックパルスを用いて、ともに同期されてもよい。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
近接検出システムであって、前記システムは、
第１および第２の入力と出力とを有するコンパレータであって、前記第２の入力は、基準電圧と結合され、前記第１の入力は、保持キャパシタと結合されている、コンパレータと、
容量センサと、
前記容量センサを電圧および前記保持キャパシタに交互に結合するためのスイッチと、
出力を有するクロックと、
前記コンパレータの出力と結合された入力と、前記クロックの出力に結合されたクロック入力と、出力とを有するフリップフロップと、
前記フリップフロップの出力と前記コンパレータの第１の入力との間に結合されたフィードバックレジスタと、
前記クロックの出力に結合されたクロック入力と、リセット入力と、前記フリップフロップの出力に結合されたイネーブル入力と、カウントされたクロック出力の数を提供するための出力とを有するデューティサイクルカウンタであって、前記デューティサイクルカウンタは、そのイネーブル入力が第１の論理レベルにあるときのみ、前記クロック出力をカウントする、デューティサイクルカウンタと、
前記フリップフロップの出力が第２の論理レベルから前記第１の論理レベルに移行する度に、前記スイッチを制御するための回路と
を備え、
前記カウントされたクロック出力の数は、前記容量センサへの物体の近接を判定する際に使用される、システム。
（項目２）
前記クロックの出力に結合されたクロック入力と、リセット／イネーブル入力と、桁上出力とを有する周期カウンタをさらに備え、前記周期カウンタは、測定時間周期を判定する、項目１に記載の近接検出システム。
（項目３）
前記デューティサイクルおよび周期カウンタ内のカウント値は、前記容量センサの静電容量値に依存するデューティサイクルを判定する際に使用される、項目２に記載の近接検出システム。
（項目４）
前記デューティサイクルは、前記周期カウンタ内のカウント値によって除算された前記デューティサイクルカウンタ内のカウント値である、項目３に記載の近接検出システム。
（項目５）
前記クロックと、前記デューティサイクルおよび周期カウンタとに結合されたデジタルプロセッサおよびメモリをさらに備え、前記デジタルプロセッサは、前記カウント値を前記デューティサイクルおよび周期カウンタから読み取り、そこから、前記容量センサの静電容量値に関連するデューティサイクルを判定する、項目４に記載の近接検出システム。
（項目６）
前記容量センサの静電容量値に関連するデューティサイクルは、前記デジタルプロセッサメモリ内に記憶され、デューティサイクル変化が前記容量センサに近接する物体の検出を示すかどうかを判定する際に比較される、項目５に記載の近接検出システム。
（項目７）
前記周期カウンタの桁上出力は、前記デジタルプロセッサへの割り込み信号を発生させる、項目５に記載の近接検出システム。
（項目８）
前記容量センサに結合された電圧は、論理高にある、項目１に記載の近接検出システム。
（項目９）
前記容量センサに結合された電圧は、論理低にある、項目１に記載の近接検出システム。
（項目１０）
前記デジタルプロセッサに結合された入力と、前記スイッチに結合された出力とを有する出力ドライバをさらに備え、前記容量センサに結合された電圧は、順次デューティサイクル周期の間、論理高と論理低との間を交互する、項目５に記載の近接検出システム。
（項目１１）
マイクロコントローラは、前記デジタルプロセッサおよびメモリと、前記コンパレータと、前記クロックと、前記フリップフロップと、前記フィードバックレジスタと、前記デューティサイクルカウンタと、前記周期カウンタと、前記スイッチと、前記スイッチを制御するための回路とを備える、項目５に記載の近接検出システム。
（項目１２）
前記フィードバックレジスタは、電流源および電流シンクと置換されている、項目１に記載の近接検出システム。
（項目１３）
前記フィードバックレジスタの抵抗値は、プログラム可能に調節可能である、項目１に記載の近接検出システム。
（項目１４）
前記保持キャパシタの静電容量値は、プログラム可能に調節可能である、項目１に記載の近接検出システム。
（項目１５）
容量センサに近接する物体を検出するための方法であって、前記方法は、
容量センサを第１の電圧まで充電するステップと、
前記充電された容量センサを保持キャパシタと並列に結合するステップと、
電圧コンパレータを用いて、前記並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、
前記結果として生じる電圧が前記基準電圧を上回る場合、前記保持キャパシタをより低い電圧に部分的に放電し、
前記結果として生じる電圧が前記基準電圧未満である場合、前記保持キャパシタをより高い電圧に部分的に充電し、かつ１カウントをデューティサイクルカウンタに追加する、ステップと、
１カウントを周期カウンタに追加するステップと、
前記容量センサを前記第１の電圧まで充電するステップに戻るステップと
を含む、方法。
（項目１６）
複数のデューティサイクル周期カウントを記憶するステップと、
前記複数の周期カウントのうちの個別の１つによって除算された前記複数のデューティサイクルカウントからのデューティサイクルを計算するステップと
をさらに含む、項目１５に記載の方法。
（項目１７）
前記デューティサイクルから前記容量センサの静電容量値の変化を判定するステップをさらに含む、項目１６に記載の方法。
（項目１８）
前記デューティサイクルから前記容量センサへの物体の近接を判定するステップをさらに含む、項目１６に記載の方法。
（項目１９）
容量センサに近接する物体を検出するための方法であって、前記方法は、
容量センサを放電するステップと、
前記放電された容量センサを保持キャパシタと並列に結合するステップと、
電圧コンパレータを用いて、前記並列に接続された容量センサおよび保持キャパシタにかかる結果として生じる電圧を基準電圧と比較するステップであって、
前記結果として生じる電圧が前記基準電圧未満である場合、前記保持キャパシタをより高い電圧に部分的に充電し、
前記結果として生じる電圧が前記基準電圧を上回る場合、前記保持キャパシタをより高い電圧に部分的に放電し、かつ１カウントをデューティサイクルカウンタに追加する、ステップと、
１カウントを周期カウンタに追加するステップと、
前記容量センサを放電するステップに戻るステップと
を含む、方法。
（項目２０）
複数のデューティサイクル周期カウントを記憶するステップと、
前記複数の周期カウントのうちの個別の１つによって除算された前記複数のデューティサイクルカウントからのデューティサイクルを計算するステップと
をさらに含む、項目１９に記載の方法。
（項目２１）
前記デューティサイクルから前記容量センサの静電容量値の変化を判定するステップをさらに含む、項目２０に記載の方法。
（項目２２）
前記デューティサイクルから前記容量センサへの物体の近接を判定するステップをさらに含む、項目２０に記載の方法。
（項目２３）
近接検出のための装置であって、前記装置は、
第１および第２の入力と出力とを有するコンパレータであって、前記第２の入力は、基準電圧と結合され、前記第１の入力は、保持キャパシタと結合されている、コンパレータと、
容量センサを電圧および前記保持キャパシタに交互に結合するために適合されたスイッチと、
出力を有するクロックと、
前記コンパレータの出力と結合された入力と、前記クロックの出力に結合されたクロック入力と、出力とを有するフリップフロップと、
前記フリップフロップの出力と前記コンパレータの第１の入力との間に結合されたフィードバックレジスタと、
前記クロックの出力に結合されたクロック入力と、リセット入力と、前記フリップフロップの出力に結合されたイネーブル入力と、カウントされたクロック出力の数を提供するための出力とを有するデューティサイクルカウンタであって、前記デューティサイクルカウンタは、そのイネーブル入力が第１の論理レベルにあるときのみ、前記クロック出力をカウントする、デューティサイクルカウンタと、
前記フリップフロップの出力が第２の論理レベルから前記第１の論理レベルに移行する度に、前記スイッチを制御するための回路と
を備える、装置。
（項目２４）
前記カウントされたクロック出力の数は、前記容量センサへの物体の近接を判定する際に使用される、項目２３に記載の装置。
（項目２５）
前記カウントされたクロック出力の数は、前記容量センサの静電容量値の変化を判定する際に使用される、項目２３に記載の装置。
（項目２６）
前記フィードバックレジスタは、電流源および電流シンクと置換されている、項目２３に記載の装置。
（項目２７）
前記フィードバックレジスタの抵抗値は、プログラム可能に調節可能である、項目２３に記載の装置。
（項目２８）
前記保持キャパシタの静電容量値は、プログラム可能に調節可能である、項目２３に記載の装置。
（項目２９）
近接検出のための装置であって、前記装置は、
第１および第２の入力と出力とを有する電圧加算器と、
容量センサを電圧および前記電圧加算器の第１の入力に交互に結合するために適合されたスイッチと、
出力を有するクロックであって、各クロックパルスにおいて、前記スイッチは、前記容量センサを前記電圧に一時的に結合し、次いで、前記電圧加算器の第１の入力に戻す、クロックと、
基準電圧出力を有する電圧基準と、
前記電圧加算器の出力に結合された第１の入力と、前記電圧基準の出力に結合された第２の入力とを有する演算増幅器と、
前記演算増幅器の第１の入力とその出力との間に結合された積分キャパシタと、
前記演算増幅器の出力に結合された入力を有するアナログ／デジタルコンバータ（ＡＤＣ）であって、前記ＡＤＣは、前記演算増幅器出力をそのマルチビットデジタル表現に変換する、ＡＤＣと、
前記ＡＤＣに結合された入力を有し、前記ＡＤＣからのマルチビットデジタル表現を前記電圧加算器の第２の入力に結合されたアナログフィードバック電圧に変換する、デジタル／アナログコンバータ（ＤＡＣ）と、
前記ＡＤＣからのマルチビットデジタル表現に結合された入力を有する間引きフィルタと、
前記間引きフィルタに結合されたデジタル信号プロセッサ（ＤＳＰ）であって、前記ＤＳＰは、物体が前記容量センサに近接するときを判定する、ＤＳＰと
を備える、装置。
（項目３０）
前記ＡＤＣ、ＤＡＣ、および間引きフィルタは、前記クロックからのクロックパルスを用いて、ともに同期される、項目２９に記載の装置。
【００１５】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【図面の簡単な説明】
【００１６】
【図１】図１は、本開示の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図を図示する。
【図２】図２は、本開示の別の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図を図示する。
【図２Ａ】図２Ａは、本開示のさらに別の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略タイミング図を図示する。
【図４】図４および５は、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略プロセス流れ図を図示する。
【図５】図４および５は、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略プロセス流れ図を図示する。
【図６】図６は、本開示のさらに別の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図を図示する。
【発明を実施するための形態】
【００１７】
本開示は、種々の修正および代替形態を被り得るが、その具体的例示的実施形態が、図面に示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書の説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義されるあらゆる修正および均等物を網羅するものであることを理解されたい。
【００１８】
（詳細な説明）
種々の実施形態によると、容量近接検出システム、方法、および装置は、デルタシグマ変調器および容量分圧器回路を組み合わせ、物体がそこに近接することによって生じる容量センサの静電容量値のわずかな変化を検出するために使用され得る、高分解能容量／デジタルコンバータを生成することによって提供され得る。
【００１９】
デルタシグマ変換と容量測定の組み合わせは、いくつかの利点を有する。デルタシグマコンバータは、調節可能分解能を有し、デジタルプロセッサオーバーヘッドを伴わずに、動作することができる。これは、デジタルプロセッサが低電力スリープモードにあるとき、静電容量測定の間、低電力モードで動作し得る。
【００２０】
ここで図面を参照すると、例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号によって表され、同一要素は、異なる小文字の添え字を伴う同一番号によって表されるであろう。
【００２１】
図１を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図である。概して、番号１００によって表される、容量近接検出システムは、容量センサ１０２と、デジタルプロセッサおよびメモリ１１４と、第１のタイマ／カウンタ１２８と、第２のタイマカウンタ１３２と、Ｄフリップフロップ１３４と、電圧コンパレータ１３６と、電圧基準１４２と、保持キャパシタ１４０と、フィードバックレジスタ１３８と、単極双投スイッチ１５０と、ワンショット単安定発生器１５２と、クロック１２６と、通信インターフェース１１６と、通信ポート１１８とを備えてもよい。前述の要素は、容量センサ１０２を除き、混合信号（アナログおよびデジタル回路の両方を有する）集積回路デバイス１３０、例えば、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理アレイ、単純デジタル状態機械（例えば、独立型周辺機器として使用される）、またはマイクロコントローラによって提供されてもよい。通信インターフェース１１６は、シリアル通信インターフェース、例えば、ＲＳ−２３２、ＵＳＢ、ＳＰＩ、Ｉ２Ｃ、Ｍｉｃｒｏｗｉｒｅ、またはＵＮＩ／Ｏ、および同等物であってもよく、通信ポート１１８、並列バス（図示せず）、および／または人物あるいは物体が容量センサ１０２に近接するときに設定／消去する、個々のインジケータ（例えば、ＬＥＤ）（図示せず）を通して、データ、例えば、近接検出およびアラームを提供してもよい。
【００２２】
容量センサ１０２は、容量センサ１０２をそこに接続する回路によって、短時間のうちに、電圧、例えば、ＶＤＤまで充電される。本回路は、限定ではないが、スイッチ１５０に容量センサ１０２をＶＤＤに一時的に結合させ、次いで、保持キャパシタ１４０との並列接続に戻させる、ワンショット単安定発生器１５２によって制御される、スイッチ１５０を備えてもよい。単安定発生器１５２およびスイッチ１５０は、説明目的のために示されるが、デジタル回路設計における通常の技術および本開示の利点を有する者は、容量センサ１０２を急速充電し、次いで、それと保持キャパシタ１４０を再接続するための代替および等しく効果的回路を容易に想起し得る。保持キャパシタ１４０の静電容量値は、それにかかるＶＤＤの電荷が、それと並列に接続されるとき、保持キャパシタ１４０の電圧電荷を有意に変化させないように、容量センサ１０２の静電容量値より大きい。保持キャパシタ１４０のための典型的値は、限定ではないが、約２０〜約５００ピコファラドであり得る。容量センサ１０２のための典型的値は、限定ではないが、約５〜約５０ピコファラドであり得る。近接近する物体がない状態から近接近する物体がある状態への容量値変化は、限定ではないが、近接センサ１０２の静電容量値の約０．１〜０．５％、例えば、約１〜約２５０フェムトファラドであり得る。
【００２３】
長時間周期にわたって、保持キャパシタ１４０にかかる電圧は、電圧基準１４２からの±のおよその電圧（基準電圧）分のある電圧に落ち着くであろう。これは、デルタシグマ変調器電圧平衡点である。基準電圧は、ＶＤＤ未満またはＶＳＳを上回る任意の値、例えば、ＶＤＤ＊３／４、ＶＤＤ／２、ＶＤＤ／４等であってもよく、好ましくは、基準電圧は、最大測定範囲を与え得るため、ＶＤＤ／２であり得る。ＶＤＤに充電された容量センサ１０２にかかる電圧は、その個々の静電容量値およびそれにかかる電圧に基づいて、２つのキャパシタ間で分割される。最初に、容量センサ１０２にかかる電圧は、両キャパシタが並列に接続されると、結果として生じる電圧が保持キャパシタ１４０の初期電圧、例えば、ＶＤＤ／２を上回るように、保持キャパシタ１４０にかかる電圧を上回る。容量センサ１０２の静電容量が変化する場合、２つのキャパシタを横断する電圧分割も変化し、保持キャパシタ１４０にかかる電圧に変化をもたらすであろう。
【００２４】
コンパレータ１３６およびＤフリップフロップ１３４は、デルタシグマ変調器を備える。保持キャパシタ１４０にかかる電圧が基準電圧Ｖｒｅｆを上回るとき、コンパレータ１３６の出力は、次のクロックパルス後、低になり、Ｄフリップフロップ１３４からのＱ−出力も、低、例えば、ＶＳＳになる。Ｄフリップフロップ１３４からの低出力は、保持キャパシタ１４０にかかる電圧未満となるであろうため、保持キャパシタ１４０は、フィードバックレジスタ１３８を通してより低い電圧に放電するであろう。保持キャパシタ１４０にかかる電圧が基準電圧、Ｖｒｅｆ未満であるとき、コンパレータ１３６の出力は、次のクロックパルス後、高になり、Ｄフリップフロップ１３４からのＱ−出力も、高、例えば、ＶＳＳになる。Ｄフリップフロップ１３４からの高出力は、保持キャパシタ１４０にかかる電圧を上回るであろうため、保持キャパシタ１４０は、フィードバックレジスタ１３８を通して高電圧に充電するであろう。フィードバックレジスタ１３８のための典型的値は、限定ではないが、約１００オーム〜約１０，０００オームであり得る。好ましくは、フィードバックレジスタ１３８は、保持キャパシタ１４０に接続されるとき、容量センサ１０２によって追加される電荷の量とサイズが類似する、保持キャパシタ１４０からの電荷の量を加算／減算し得る。保持キャパシタ１４０にかかる電荷Ｑは、Ｖ＝ｑ／ＣおよびｄＶ＝ｄｑ／Ｃから判定され得、その静電容量値によって除算される保持キャパシタ１４０にかかる電圧変化は、それにかかる電荷の変化を与える。レジスタが供給する電荷の量は、ｑ＝ｔ＊（Ｖｄｄ-Ｖｃａｐ）／Ｒ（ｔ＝クロック周期）によって判定され得る。
【００２５】
第１および第２のタイマ／カウンタ１２８および１３２は、デューティサイクル測定システムを形成する。第２のタイマ／カウンタ１３２は、静電容量／デジタル値変換が生じる時間の長さを判定し、第１のタイマ／カウンタ１３２は、保持キャパシタにかかる電圧が基準電圧未満であるとき、本変換時間の間に生じるクロックパルスの数をカウントする。第２のタイマ／カウンタ１３２は、そのイネーブル入力が高（Ｄ−フリップフロップ１３４からの出力）であるときのみ、クロックパルスをカウントするであろう。デルタシグマ変換周期は、第１のタイマ／カウンタ１２８からのキャリーアウト（桁あふれ）が生じるまで稼働し得る。本キャリーアウトは、デジタルプロセッサ１１４に、変換周期が終わったことをアラートするために使用されてもよい。その場合、デジタルプロセッサ１１４は、例えば、ｎ−ビットバスにわたって、第２のタイマ／カウンタ１３２からカウント値を読み取り、第１のタイマ／カウンタ１２８の最大カウント値（変換周期）によって除算される第２のタイマ／カウンタ１３２からのカウント値によって表されるデューティサイクル比率を算出し得る。その後、デジタルプロセッサ１１４は、第１および第２のタイマ／カウンタ１２８および１３２をリセットしてもよい。
【００２６】
バイナリ１０ビットカウント値２１０は、１０２４カウント粒度を有するであろう。バイナリ２０ビットカウント値２２０は、１，０４８，５７６カウント粒度を有するであろう等となる。明らかなこととして、第１および第２のタイマ／カウンタ１２８および１３２が有するビットの数が大きいほど、より分解能が高く、判定され得る静電容量値の変化もより微細となる。しかしながら、より高いビット数を有するタイマ／カウンタは、より長い静電容量／バイナリ変換時間を要求する。第２のタイマ／カウンタ１３２から読み取られるカウント値から、デジタルプロセッサは、容量センサ１０２が静電容量値の変化を有するとき、それを判定し得る。
【００２７】
図３を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略タイミング図である。長時間周期にわたって、外部電圧影響を伴わない場合、保持キャパシタ１４２にかかる電圧は、±の非常にわずかな誤差電圧を伴うが、基準電圧となるであろう。これは、約５０％のデューティサイクルをもたらす。デューティサイクルは、第２のタイマ／カウンタ１３２が、ゼロから、その最大ビットカウント、例えば、デルタシグマ変調器による静電容量／デジタル値変換の間にカウントされたクロックパルスの数によって除算されたキャリーアウトをもたらす、その最大ビットカウント（または、プリロードされたデジタル値からその最大ビットカウントに）までカウントするためにかかる時間の間、第１のタイマ／カウンタ１２８によってカウントされたクロックパルスの数として定義され得る。
【００２８】
外部電圧が、容量センサ１０２から保持キャパシタ１４０に導入されると、それにかかる結果として生じる電圧は、容量センサ１０２からの電圧が保持キャパシタ１４０にかかる初期電圧より正である場合、基準電圧より正となるであろう。どれくらい正であるかは、例えば、ＶＤＤまで充電された容量センサ１０２の静電容量値に依存する。容量センサ１０２の静電容量値は、保持キャパシタの静電容量値未満であるため、保持キャパシタにかかる結果として生じる電圧の正の増加は、それにかかる初期電圧のパーセンテージとなり、容量センサ１０２が、保持キャパシタ１０４よりはるかに小さい静電容量値を有する場合、結果として生じる正電圧の増加は、わずかな増加となるであろう。容量センサ１０２がより低い値の電圧、例えば、ＶＳＳに放電されると、保持キャパシタ１４０にかかる電圧および容量センサ１０２への接続も同様に、少なくなるであろう。
【００２９】
図１に示されるデルタシグマ回路は、結果として生じる電圧が基準電圧を上回るとき、Ｄフリップフロップ１３４のデューティサイクルを減少させ、結果として生じる電圧が基準電圧未満であるとき、Ｄフリップフロップ１３４のデューティサイクルを増加させる、例えば、それぞれ、容量センサ１０２をＶＤＤまたはＶＳＳのいずれかに充電するであろう。これは、容量センサ１０２の静電容量値が変化するときの判定方法の基本となる。
【００３０】
例えば、図３では、第１の静電容量値における容量センサ１０２が、第１の電圧、例えば、ＶＤＤに充電され、次いで、保持キャパシタ１４０と並列に接続されると、その瞬間における電圧は、番号３６０によって表される増分だけ上昇するであろう。デルタシグマ変調器は、デューティサイクルを５０％より低い値に減少させることによって、本電圧増加の補償を開始するであろう。物体が容量センサ１０２に近接しない場合、デューティサイクルは、約４５％である。今度は、物体が容量センサ１０２に近接すると、キャパシタの結果として生じる組み合わせは、番号３６２によって表されるより大きな正の電圧増分を産生するであろう（容量センサ１０２は、そこに近接する物体に伴う、そのより大きい静電容量値のため、それにかかるより多くの電圧電荷を有する）。この場合、デューティサイクルは、約３７％である。物体が容量センサ１０２に近接しないときのデューティサイクルより有意に低い。
【００３１】
容量センサ１０２は、保持キャパシタにかかる電圧が、フィードバックレジスタ１３８を通して、基準電圧未満の電圧値まで放電されるときのみ、より正の値まで充電されるであろう。Ｄフリップフロップ１３４は、１ビットメモリ要素として作用するため、容量感知キャパシタを充電するかどうかは、１クロック後に判定されるであろう。デルタシグマコンバータを用いる場合、伝達電圧電荷値における非常にわずかな差異が、容易に判定され得る。第１のカウンタ／時間１２８がより多くのビット（より長いサンプル時間）を有するほど、物体が容量センサ１０２に近接しないとき、または近接するときの電圧電荷差の分解能がより優れている。
【００３２】
デジタルプロセッサおよびメモリ１１４は、容量センサの静電容量値に関連するデューティサイクルを記憶してもよく、デューティサイクルに変化があると、デジタルプロセッサは、物体近接検出を発生することができ、さらに、通信インターフェースを通して本物体近接検出を通信してもよい。
【００３３】
図２を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図である。図２に示される回路は、図１に示されるものと実質的に同一に動作するが、デジタルプロセッサ１１４のデジタル出力およびスイッチ１５０に結合される、電圧ドライバ２５４の追加を伴い、第１の電圧出力、例えば、ＶＤＤ、または第２の電圧出力、例えば、ＶＳＳのいずれかが、そこから出力され、それぞれ、容量センサ１０２を充電または放電するために使用され得る。基準電圧より正の電圧が、容量センサ１０２を充電するために使用されるとき、デルタシグマコンバータによって測定されるデューティサイクルは、物体が容量センサ１０２に近接すると、減少するであろう。基準電圧より低い正の電圧が、容量センサ１０２を放電するために使用されるとき、デルタシグマコンバータによって測定されるデューティサイクルは、物体が容量センサ１０２に近接すると、増加するであろう。
【００３４】
デジタルプロセッサ１１４は、容量センサ１０２を交互に充電および放電し、各充電および放電測定周期の間、デューティサイクル測定を行なってもよい。例えば、１０２４のサンプルの１回の完全変換において、容量センサ１０２は、毎回充電され、１０２４のサンプルの別の完全変換において、容量センサ１０２は、毎回放電され、次いで、微分容量変化測定のために、２つの値を減算する。１０２４を上回るサンプルの採取は、容量変化測定の分解能を増加させ、２０４８のサンプルは、１１ビット分解能を与え、４０９６のサンプルは、１２ビット分解能を与える等となる。フィードバックレジスタ１３８のサイズもまた、ＶＤＤ／２に関するより微細な分解能を与えるように調節されてもよく、抵抗の値が高いほど、より小さい変化に対してより大きい分解能を与え、容量センサ１０２内のより大きい変化を測定するのに役立つ。デルタシグマコンバータが最適容量変化分解能のために「微調整」され得るように、プログラム可能に可変である保持キャパシタ１４０が、提供され得ることも検討され、本開示の範囲内である。プログラム可能に可変であるフィードバックレジスタ１３８も、容量変化を「微調整」するために提供および使用され得る。
【００３５】
図２Ａを参照すると、図１および２に示されるフィードバックレジスタ１３８は、保持キャパシタ１４０のより線形の充電／放電のために、一定電流源２３９および一定電流シンク２３８と置換されてもよい。Ｄフリップフロップ１３４のＱ−出力が論理高にあるとき、一定電流源２３９は、一定電流をＶＤＤから保持キャパシタ１４０に吐き出すようにイネーブルにされてもよい。また、ＤフリップフロップのＱ−出力が論理低にあるとき、一定電流シンク２３８は、一定電流を保持キャパシタ１４０からＶＳＳに吸い込むようにイネーブルにされてもよい。
【００３６】
図１、２、および２Ａに示される近接検出システムは、混合信号（アナログおよびデジタル回路の両方を有する）集積回路デバイス１３０、例えば、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理アレイ、単純デジタル状態機械（例えば、独立型周辺機器として使用される）、または標準的オンチップ周辺機器の大部分を備えるマイクロコントローラとともに便宜的に実装されてもよい。これは、高分解能および低ＣＰＵオーバーヘッドを提供するであろう。これは、その中にデジタルプロセッサおよびメモリ１１４のスリープモード動作を含む、低電力消費を伴う、小型ピンカウントデバイス内に実装されてもよい。
【００３７】
図４および５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略プロセス流れ図である。図４は、容量センサ１０２が、第１の電圧、例えば、ＶＤＤに充電される場合を図示し、図５は、容量センサ１０２が、第２の電圧、例えば、ＶＳＳに放電される場合を図示する。両場合とも、実質的に同一方法で機能する。
【００３８】
図４および５を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量近接検出システムの動作の概略プロセス流れ図である。図４は、容量センサ１０２が、第１の電圧、例えば、ＶＤＤに充電される場合を図示し、図５は、容量センサ１０２が、第２の電圧、例えば、ＶＳＳに放電される場合を図示する。両場合とも、実質的に同一方法で機能する。
【００３９】
ステップ４０２では、容量センサ１０２は、第１の電圧に充電される。ステップ４０４では、充電された容量センサ１０２は、保持キャパシタ１４０と並列に結合される。ステップ４０６では、保持キャパシタ１４０にかかる結果として生じる電圧は、基準電圧と比較され、ステップ４０８において、結果として生じる電圧が基準電圧を上回る場合、ステップ４１０において、保持キャパシタにかかる電圧は、部分的に放電され、ステップ４１２において、１カウントが周期カウンタ（タイマ／カウンタ）１２８に追加され、結果として生じる電圧が基準電圧未満である場合、ステップ４１４において、保持キャパシタにかかる電圧は、部分的に充電され、ステップ４１６において、１カウントがデューティサイクルカウンタ（タイマ／カウンタ）１３２に追加され、ステップ４１２において、１カウントが周期カウンタ（タイマ／カウンタ）１２８に追加される。次いで、ステップ４０２に戻る。
【００４０】
ステップ５０２では、容量センサ１０２は、放電される。ステップ５０４では、放電された容量センサ１０２は、保持キャパシタ１４０と並列に結合される。ステップ５０６では、保持キャパシタ１４０にかかる結果として生じる電圧は、基準電圧と比較され、ステップ５０８において、結果として生じる電圧が基準電圧未満である場合、ステップ５１０において、保持キャパシタにかかる電圧は、部分的に充電され、ステップ５１２において、１カウントが周期カウンタ（タイマ／カウンタ）１２８に追加され、結果として生じる電圧が基準電圧を上回る場合、ステップ５１４において、保持キャパシタにかかる電圧は、部分的に放電され、ステップ５１６において、１カウントがデューティサイクルカウンタ（タイマ／カウンタ）１３２に追加され、ステップ５１２において、１カウントが周期カウンタ（タイマ／カウンタ）１２８に追加される。次いで、ステップ５０２に戻る。
【００４１】
複数のデューティサイクルカウントが、周期カウンタ１２８がタイムアウトする度に、デジタルプロセッサメモリ１１４内に記憶されてもよく、これらのデューティサイクルカウントは、本明細書の前述でより完全に説明されるように、そこへの物体の近接を示す、容量センサ１０２の静電容量値変化から結果として生じるデューティサイクルを判定するために使用されてもよい。
【００４２】
図６を参照すると、描写されるのは、本開示のさらに別の具体的例示的実施形態による、容量センサと、デルタシグマアナログ／デジタルコンバータとを備える、容量近接検出システムの概略ブロック図である。概して、番号６００によって表される、容量近接検出システムは、容量センサ１０２と、デジタル信号プロセッサおよびメモリ６１４と、間引きフィルタ６６２と、マルチビットデジタル／アナログコンバータ（ＤＡＣ）６５４と、マルチビットアナログ／デジタルコンバータ（ＡＤＣ）６５６と、演算増幅器６３６と、積分フィードバックキャパシタ６５８と、アナログ加算器６６０と、電圧基準６４２と、単極双投スイッチ１５０と、ワンショット単安定発生器６５２と、クロック６２６と、通信インターフェース１１６と、通信ポート１１８とを備えてもよい。前述の要素は、容量センサ１０２を除き、混合信号（アナログおよびデジタル回路の両方を有する）集積回路デバイス６３０、例えば、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理アレイ、単純デジタル状態機械（例えば、独立型周辺機器として使用される）、またはマイクロコントローラによって、提供されてもよい。通信インターフェース１１６は、シリアル通信インターフェース、例えば、ＲＳ−２３２、ＵＳＢ、ＳＰＩ、Ｉ２Ｃ、Ｍｉｃｒｏｗｉｒｅ、またはＵＮＩ／Ｏ、および同等物であってもよく、通信ポート１１８、並列バス（図示せず）、および／または人物または物体が容量センサ１０２に近接すると、設定／消去する、個々のインジケータ（例えば、ＬＥＤ）（図示せず）を通して、データ、例えば、近接検出およびアラームを提供してもよい。
【００４３】
容量センサ１０２は、容量センサ１０２をそこに接続する回路によって、短時間で、電圧、例えば、ＶＤＤまで充電される。本回路は、限定ではないが、スイッチ６５０に容量センサ１０２をＶＤＤに一時的に結合させ、次いで、加算器６６０の入力に戻させる、ワンショット単安定発生器６５２によって制御される、スイッチ６５０を備えてもよい。単安定発生器６５２およびスイッチ６５０は、説明目的のために示されるが、デジタル回路設計における通常の技術および本開示の利点を有する者は、容量センサ１０２を急速充電し、次いで、それと加算器６６０を再接続するための代替および等しく効果的回路を容易に想起し得る。
【００４４】
ＤＡＣ６５４からの出力は、加算器６６０の第２の入力に結合される。ＤＡＣ６５４は、マルチビットＤＡＣ、例えば、４つの電圧入力レベルを有する２ビットであってもよい。加算器６６０は、容量センサ１０２からの電圧およびＤＡＣ６５４からの電圧出力をともに加算する。演算増幅器６３６は、統合キャパシタ６５８と組み合わせて、加算器６６０からの出力電圧と電圧基準６４２からの基準電圧との間の差異を積分する。基準電圧は、限定ではないが、ＶＤＤ／２であってもよい。演算増幅器６３６から出力された積分電圧は、クロック６２６からのクロックパルス毎に、ＡＤＣ６５６によってサンプリングされ、次のクロックパルスにおいて、そのデジタル表現が、ＡＤＣ６５６の出力において利用可能である。ＡＤＣ６５６は、マルチレベル出力、例えば、４つの出力レベルを有する２ビットを有してもよい。ＡＤＣ６５６からのマルチレベル出力は、ＤＡＣ６５４および間引きフィルタ６６２に結合される。ＡＤＣ６５６、ＤＡＣ６５４、および間引きフィルタ６６２の動作は、クロック６２６からの各クロックパルスにおいて同期される。間引きフィルタ６６２から出力されるマルチビットは、デジタル信号プロセッサ６１４に結合されてもよい。さらなる処理のために、本明細書の前述でより完全に説明されるように、物体の近接検出を得る。
【００４５】
図６に示される回路は、図１、２、および２Ａに示される回路と実質的に同一結果、例えば、近接検出を提供し、第１および第２のカウンタ／タイマ１２８および１３２は、間引きフィルタ６６２およびデジタル信号プロセッサ６１４によって置換される。保持キャパシタ１４０、フィードバックレジスタ１３８、電圧コンパレータ１３６、およびＤフリップフロップ１３４は、加算器６６０、演算増幅器６３６、積分キャパシタ６５８、ＡＤＣ６５６、およびＤＡＣ６５４によって置換される。図６に示される実施形態の利点は、そのマルチビット能力のため、より高速にシグマデルタ変換を行うその能力であり、それによって、そこへの物体の近接を示す、容量センサの静電容量の変化をより迅速に検出することである。
【００４６】
本開示の実施形態が、本開示の例示的実施形態を参照することによって描写、説明、および定義されたが、そのような参照は、本開示の限定を含意するものではなく、そのような限定も推測されない。開示される主題は、当業者および本開示の利益を有する者に想起されるであろうように、形態および機能において相当の修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【図１】
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【図２】
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【図２Ａ】
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【図３】
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【図４】
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【図５】
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【図６】
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