(57)【特許請求の範囲】
【請求項１】
酸化物半導体薄膜トランジスタを用いる走査駆動回路であって、
前記走査駆動回路は、カスケード接続された多数のＧＯＡユニットで構成されていて、さらに、
前記多数のＧＯＡユニットは３段ごとにサブグループになっていて、
いま、Ｎを３以下の正の整数として、前記サブグループの第Ｎ段目の前記ＧＯＡユニットを第Ｎ段ＧＯＡユニットと表わすとき、
各段のＧＯＡユニットは同じ構成であって、
前記第Ｎ段ＧＯＡユニットは、
第Ｎ段プルアップ制御部分と、
第Ｎ段プルアップ部分と、
第Ｎ段トランスファー部分と、
第Ｎ段プルダウン部分と、
第Ｎ段ブーストラップコンデンサ部分と、
第Ｎ段メインインバータ部分と、を含み、
前記第Ｎ段プルアップ制御部分は、第１１トランジスタＴ１１を含み、
前記第１１トランジスタＴ１１は、
ゲート電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの駆動出力端である２段前駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの出力端である２段前出力端Ｇ（Ｎ−２）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの第１ノードである第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
前記第Ｎ段プルアップ部分は、第２１トランジスタ（Ｔ２１）を含み、
前記第２１トランジスタ（Ｔ２１）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットに供給されるクロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの出力端である第Ｎ段出力端Ｇ（Ｎ）に電気的に接続する第２１トランジスタ（Ｔ２１）を含み、
前記第Ｎ段のトランスファー部分は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記クロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの駆動出力端である第Ｎ段駆動出力端ＳＴ（Ｎ）に電気的に接続する第２２トランジスタ（Ｔ２２）を含み、
前記プルダウン部分は、第４１トランジスタＴ４１を含み、
前記第４１トランジスタＴ４１は、ゲート電極が該第Ｎ段ＧＯＡユニットの２段後のＧＯＡユニットの出力端である２段後出力端Ｇ（Ｎ＋２）に電気的に接続し、
ドレイン電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ソース電極が第２負電位ＶＳＳ２に電気的に接続し、
前記ブーストラップコンデンサ部分が、
一端が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
他端が前記第Ｎ段出力端Ｇ（Ｎ）に電気的に接続するコンデンサ（Ｃｂ）を含み、
前記第Ｎ段ＧＯＡユニットの前記第Ｎ段メインインバータ部分は、第５１トランジスタ（Ｔ５１）と、第５２トランジスタ（Ｔ５２）と、第５３トランジスタ（Ｔ５３）と、第５４トランジスタ（Ｔ５４）と、を含み、
前記第５１トランジスタ（Ｔ５１）は、ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第４ノードである第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、
前記第５２トランジスタ（Ｔ５２）は、ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が前記Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続し、
第５３トランジスタ（Ｔ５３）は、ゲート電極が前記第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が前記定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第２ノードである第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
第５４トランジスタ（Ｔ５４）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
ソース電極が、すべての前記メインインバータの共通ノードである第３ノードＫに電気的に接続し、
前記走査駆動回路が、さらに、一つのサブグループに含まれる複数段の前記ＧＯＡユニットが共有するサブインバータを含み、
かつ、前記サブインバータは、前記ＧＯＡユニットのそれぞれの前記メインインバータ部分に接続されており、
前記サブインバータは、
第７３トランジスタ（Ｔ７３）と、第７４トランジスタ（Ｔ７４）と、第７５トランジスタ（Ｔ７５）と、第７６トランジスタ（Ｔ７６）と、を含み、
前記第７３トランジスタ（Ｔ７３）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第４ノードである第１段第４ノードＳ（１）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、
前記第７４トランジスタ（Ｔ７４）は、ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第４ノードである最終段第４ノード（Ｓ（ｌａｓｔ））に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が前記第７３トランジスタ（Ｔ７３）のソース電極に電気的に接続し、
前記第７５トランジスタ（Ｔ７５）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第１ノードである第１段第１ノードＱ（１）に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続し、
前記第７６トランジスタ（Ｔ７６）は、
ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第１ノードである最終段第１ノードＱ（ｌａｓｔ）に電気的に接続し、
ドレイン電極が前記第３ノードＫに電気的に接続し、
ソース電極が前記定電圧低電位（ＤＣＬ）に電気的に接続し、
前記クロック信号ＣＫ（ｎ）は、クロック信号ＣＫ（１）、クロック信号ＣＫ（２）、クロック信号ＣＫ（３）、クロック信号ＣＫ（４）であり、前記クロック信号ＣＫ（１）、前記クロック信号ＣＫ（２）、前記クロック信号ＣＫ（３）、前記クロック信号ＣＫ（４）は、順に立ち上がるパルス信号であり、
いま、前記サブグループとして、注目するサブグループ、前記注目するサブグループの一つ前のサブグループおよび前記注目するサブグループの一つ後のサブグループとして、第ｍ番目サブグループ、第ｍ−１番目サブグループおよび第ｍ＋１番目サブグループ、があり、
前記第ｍ−１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ−１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ−１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ＋１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ＋１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ＋１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）である
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【請求項２】
請求項１に記載の酸化物半導体薄膜トランジスタを用いる走査駆動回路において、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号を第１波形とし、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号を第２波形とするとき、
前記第１波形または前記第２波形がハイのときに、前記サブインバータの前記第７５トランジスタ（Ｔ７５）または第７６トランジスタ（Ｔ７６）が導通して、前記第３ノードが低電位となる
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【請求項３】
請求項１または請求項２に記載の酸化物半導体薄膜トランジスタを用いる走査駆動回路において、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号である第１波形が凸字状を呈するとともに、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号である第２波形が凸字状を呈し、
前記第２波形の立ち上がりタイミングは、少なくとも前記第１波形の立ち下がりタイミングよりも早い
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【請求項４】
酸化物半導体薄膜トランジスタを用いる走査駆動回路であって、
前記走査駆動回路は、カスケード接続された多数のＧＯＡユニットで構成されていて、さらに、
前記多数のＧＯＡユニットは５段ごとにサブグループになっていて、
いま、Ｎを５以下の正の整数として、前記サブグループの第Ｎ段目の前記ＧＯＡユニットを第Ｎ段ＧＯＡユニットと表わすとき、
各段のＧＯＡユニットは同じ構成であって、
前記第Ｎ段ＧＯＡユニットは、
第Ｎ段プルアップ制御部分と、
第Ｎ段プルアップ部分と、
第Ｎ段トランスファー部分と、
第Ｎ段プルダウン部分と、
第Ｎ段ブーストラップコンデンサ部分と、
第Ｎ段メインインバータ部分と、を含み、
前記第Ｎ段プルアップ制御部分は、第１１トランジスタＴ１１を含み、
前記第１１トランジスタＴ１１は、
ゲート電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの駆動出力端である２段前駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの出力端である２段前出力端Ｇ（Ｎ−２）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの第１ノードである第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
前記第Ｎ段プルアップ部分は、第２１トランジスタ（Ｔ２１）を含み、
前記第２１トランジスタ（Ｔ２１）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットに供給されるクロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの出力端である第Ｎ段出力端Ｇ（Ｎ）に電気的に接続する第２１トランジスタ（Ｔ２１）を含み、
前記第Ｎ段のトランスファー部分は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記クロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの駆動出力端である第Ｎ段駆動出力端ＳＴ（Ｎ）に電気的に接続する第２２トランジスタ（Ｔ２２）を含み、
前記プルダウン部分は、第４１トランジスタＴ４１を含み、
前記第４１トランジスタＴ４１は、ゲート電極が該第Ｎ段ＧＯＡユニットの２段後のＧＯＡユニットの出力端である２段後出力端Ｇ（Ｎ＋２）に電気的に接続し、
ドレイン電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ソース電極が第２負電位ＶＳＳ２に電気的に接続し、
前記ブーストラップコンデンサ部分が、
一端が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
他端が前記第Ｎ段出力端Ｇ（Ｎ）に電気的に接続するコンデンサ（Ｃｂ）を含み、
前記第Ｎ段ＧＯＡユニットの前記第Ｎ段メインインバータ部分は、第５１トランジスタ（Ｔ５１）と、第５２トランジスタ（Ｔ５２）と、第５３トランジスタ（Ｔ５３）と、第５４トランジスタ（Ｔ５４）と、を含み、
前記第５１トランジスタ（Ｔ５１）は、ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第４ノードである第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、
前記第５２トランジスタ（Ｔ５２）は、ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が前記Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続し、
第５３トランジスタ（Ｔ５３）は、ゲート電極が前記第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が前記定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第２ノードである第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
第５４トランジスタ（Ｔ５４）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
ソース電極が、すべての前記メインインバータの共通ノードである第３ノードＫに電気的に接続し、
前記走査駆動回路が、さらに、一つのサブグループに含まれる複数段の前記ＧＯＡユニットが共有するサブインバータを含み、
かつ、前記サブインバータは、前記ＧＯＡユニットのそれぞれの前記メインインバータ部分に接続されており、
前記サブインバータは、
第７３トランジスタ（Ｔ７３）と、第７４トランジスタ（Ｔ７４）と、第７５トランジスタ（Ｔ７５）と、第７６トランジスタ（Ｔ７６）と、を含み、
前記第７３トランジスタ（Ｔ７３）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第４ノードである第１段第４ノードＳ（１）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、
前記第７４トランジスタ（Ｔ７４）は、ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第４ノードである最終段第４ノード（Ｓ（ｌａｓｔ））に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が前記第７３トランジスタ（Ｔ７３）のソース電極に電気的に接続し、
前記第７５トランジスタ（Ｔ７５）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第１ノードである第１段第１ノードＱ（１）に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続し、
前記第７６トランジスタ（Ｔ７６）は、
ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第１ノードである最終段第１ノードＱ（ｌａｓｔ）に電気的に接続し、
ドレイン電極が前記第３ノードＫに電気的に接続し、
ソース電極が前記定電圧低電位（ＤＣＬ）に電気的に接続し、
前記クロック信号ＣＫ（ｎ）は、クロック信号ＣＫ（１）、クロック信号ＣＫ（２）、クロック信号ＣＫ（３）、クロック信号ＣＫ（４）、クロック信号ＣＫ（５）、クロック信号ＣＫ（６）、クロック信号ＣＫ（７）、クロック信号ＣＫ（８）、であり、前記クロック信号ＣＫ（１）、前記クロック信号ＣＫ（２）、前記クロック信号ＣＫ（３）、前記クロック信号ＣＫ（４）、前記クロック信号ＣＫ（５）、前記クロック信号ＣＫ（６）、前記クロック信号ＣＫ（７）、前記クロック信号ＣＫ（８）は、順に立ち上がるパルス信号であり、
いま、前記サブグループとして、注目するサブグループ、前記注目するサブグループの一つ前のサブグループおよび前記注目するサブグループの一つ後のサブグループとして、第ｍ番目サブグループ、第ｍ−１番目サブグループおよび第ｍ＋１番目サブグループ、があり、
前記第ｍ−１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ−１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ−１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（５）であり、
前記第ｍ−１番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（６）であり、
前記第ｍ−１番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（７）であり、
前記第ｍ番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（８）であり、
前記第ｍ番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ＋１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（５）であり、
前記第ｍ＋１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（６）であり、
前記第ｍ＋１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（７）であり、
前記第ｍ＋１番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（８）であり、
前記第ｍ＋１番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）である
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【請求項５】
請求項４に記載の酸化物半導体薄膜トランジスタを用いる走査駆動回路において、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号を第１波形とし、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号を第２波形とするとき、
前記第１波形または前記第２波形がハイのときに、前記サブインバータの前記第７５トランジスタ（Ｔ７５）または第７６トランジスタ（Ｔ７６）が導通して、前記第３ノードが低電位となる
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【請求項６】
請求項４または請求項５に記載の酸化物半導体薄膜トランジスタを用いる走査駆動回路において、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号である第１波形が凸字状を呈するとともに、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号である第２波形が凸字状を呈し、
前記第２波形の立ち上がりタイミングは、少なくとも前記第１波形の立ち下がりタイミングよりも早い
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示技術に関し、特に走査駆動回路に関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ）は、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を利用し、液晶表示装置アレイ（Ａｒｒａｙ）の製造工程においてゲートドライバを薄膜トランジスタのアレイ基板上に形成して順次走査を実現する方式である。
【０００３】
通常ＧＯＡ回路は、
プルアップ部分（Ｐｕｌｌ−ｕｐ  ｐａｒｔ）と、
プルアップ制御部分（Ｐｕｌｌ−ｕｐｃｏｎｔｒｏｌ  ｐａｒｔ）と、
トランスファー部分（Ｔｒａｎｓｆｅｒ  ｐａｒｔ）と、
プルダウン部分（Ｐｕｌｌ−ｄｏｗｎ  ｐａｒｔ）と、
プルダウンホールディング回路部分（Ｐｕｌｌ−ｄｏｗｎ  Ｈｏｌｄｉｎｇ  ｐａｒｔ）と、
電位のブーストを行なうブースト部分（Ｂｏｏｓｔ  ｐａｒｔ）と、によって構成され、ブースト部分は一般にブーストラップコンデンサによって構成される。
【０００４】
プルアップ部分は、入力するクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力して液晶表示装置の駆動信号とする。
プルアップ制御部分はプルアップ部分のオンへの切り換えを制御する。一般に前段ＧＯＡ回路から伝送される信号の作用による。
プルダウン部分は、走査信号を出力した後、急速に走査信号（即ち、薄膜トランジスタのゲート電極の電位）を低レベルにプルダウンする。
プルダウンホールディング回路部分は、走査信号とプルアップ部分の信号とをオフ状態（即ち負電位に設定する）に保持する。
ブースト部分はプルアップ部分の電位に対して二次ブーストを行ない、プルアップ部分の正常な出力を確保する。
【０００５】
従来の技術（例えば、図１に開示する）において酸化物半導体薄膜トランジスタの走査駆動回路は、一般に複数段の同様のＧＯＡ回路をカスケード接続する。各段のＧＯＡ回路のプルダウンホールディング回路は、いずれも同一である。但し、プルダウンホールディング回路は比較的多くのＴＦＴ素子を含む。よって、ＧＯＡレイアウトの空間が増加し、回路の消費電力も増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、上述する問題を少なくとも部分的に解決するものであって、複数段ＧＯＡ回路のプルダウンホールディング回路の共有を実現し、ＴＦＴ素子の数を減少させて、ＧＯＡレイアウトの空間と、回路の消費電力を節減する酸化物半導体薄膜トランジスタを用いる走査駆動回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の酸化物半導体薄膜トランジスタを用いる走査駆動回路は、
酸化物半導体薄膜トランジスタを用いる走査駆動回路であって、
前記走査駆動回路は、カスケード接続された多数のＧＯＡユニットで構成されていて、さらに、
前記多数のＧＯＡユニットは３段ごとにサブグループになっていて、
いま、Ｎを３以下の正の整数として、前記サブグループの第Ｎ段目の前記ＧＯＡユニットを第Ｎ段ＧＯＡユニットと表わすとき、
各段のＧＯＡユニットは同じ構成であって、
前記第Ｎ段ＧＯＡユニットは、
第Ｎ段プルアップ制御部分と、
第Ｎ段プルアップ部分と、
第Ｎ段トランスファー部分と、
第Ｎ段プルダウン部分と、
第Ｎ段ブーストラップコンデンサ部分と、
第Ｎ段メインインバータ部分と、を含み、
前記第Ｎ段プルアップ制御部分は、第１１トランジスタＴ１１を含み、
前記第１１トランジスタＴ１１は、
ゲート電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの駆動出力端である２段前駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの出力端である２段前出力端Ｇ（Ｎ−２）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの第１ノードである第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
前記第Ｎ段プルアップ部分は、第２１トランジスタ（Ｔ２１）を含み、
前記第２１トランジスタ（Ｔ２１）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットに供給されるクロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの出力端である第Ｎ段出力端Ｇ（Ｎ）に電気的に接続する第２１トランジスタ（Ｔ２１）を含み、
前記第Ｎ段のトランスファー部分は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記クロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの駆動出力端である第Ｎ段駆動出力端ＳＴ（Ｎ）に電気的に接続する第２２トランジスタ（Ｔ２２）を含み、
前記プルダウン部分は、第４１トランジスタＴ４１を含み、
前記第４１トランジスタＴ４１は、ゲート電極が該第Ｎ段ＧＯＡユニットの２段後のＧＯＡユニットの出力端である２段後出力端Ｇ（Ｎ＋２）に電気的に接続し、
ドレイン電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ソース電極が第２負電位ＶＳＳ２に電気的に接続し、
前記ブーストラップコンデンサ部分が、
一端が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
他端が前記第Ｎ段出力端Ｇ（Ｎ）に電気的に接続するコンデンサ（Ｃｂ）を含み、
前記第Ｎ段ＧＯＡユニットの前記第Ｎ段メインインバータ部分は、第５１トランジスタ（Ｔ５１）と、第５２トランジスタ（Ｔ５２）と、第５３トランジスタ（Ｔ５３）と、第５４トランジスタ（Ｔ５４）と、を含み、
前記第５１トランジスタ（Ｔ５１）は、ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第４ノードである第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、
前記第５２トランジスタ（Ｔ５２）は、ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が前記Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続し、
第５３トランジスタ（Ｔ５３）は、ゲート電極が前記第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が前記定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第２ノードである第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
第５４トランジスタ（Ｔ５４）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
ソース電極が、すべての前記メインインバータの共通ノードである第３ノードＫに電気的に接続し、
前記走査駆動回路が、さらに、一つのサブグループに含まれる複数段の前記ＧＯＡユニットが共有するサブインバータを含み、
かつ、前記サブインバータは、前記ＧＯＡユニットのそれぞれの前記メインインバータ部分に接続されており、
前記サブインバータは、
第７３トランジスタ（Ｔ７３）と、第７４トランジスタ（Ｔ７４）と、第７５トランジスタ（Ｔ７５）と、第７６トランジスタ（Ｔ７６）と、を含み、
前記第７３トランジスタ（Ｔ７３）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第４ノードである第１段第４ノードＳ（１）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、
前記第７４トランジスタ（Ｔ７４）は、ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第４ノードである最終段第４ノード（Ｓ（ｌａｓｔ））に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が前記第７３トランジスタ（Ｔ７３）のソース電極に電気的に接続し、
前記第７５トランジスタ（Ｔ７５）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第１ノードである第１段第１ノードＱ（１）に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続し、
前記第７６トランジスタ（Ｔ７６）は、
ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第１ノードである最終段第１ノードＱ（ｌａｓｔ）に電気的に接続し、
ドレイン電極が前記第３ノードＫに電気的に接続し、
ソース電極が前記定電圧低電位（ＤＣＬ）に電気的に接続し、
前記クロック信号ＣＫ（ｎ）は、クロック信号ＣＫ（１）、クロック信号ＣＫ（２）、クロック信号ＣＫ（３）、クロック信号ＣＫ（４）であり、前記クロック信号ＣＫ（１）、前記クロック信号ＣＫ（２）、前記クロック信号ＣＫ（３）、前記クロック信号ＣＫ（４）は、順に立ち上がるパルス信号であり、
いま、前記サブグループとして、注目するサブグループ、前記注目するサブグループの一つ前のサブグループおよび前記注目するサブグループの一つ後のサブグループとして、第ｍ番目サブグループ、第ｍ−１番目サブグループおよび第ｍ＋１番目サブグループ、があり、
前記第ｍ−１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ−１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ−１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ＋１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ＋１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ＋１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）である
ことを特徴とする。
【０００８】
本発明では、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号を第１波形とし、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号を第２波形とするとき、
前記第１波形または前記第２波形がハイのときに、前記サブインバータの前記第７５トランジスタ（Ｔ７５）または第７６トランジスタ（Ｔ７６）が導通して、前記第３ノードが低電位となる
ことが好ましい。
【０００９】
本発明では、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号である第１波形が凸字状を呈するとともに、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号である第２波形が凸字状を呈し、
前記第２波形の立ち上がりタイミングは、少なくとも前記第１波形の立ち下がりタイミングよりも早い
ことが好ましい。
【００１０】
本発明の酸化物半導体薄膜トランジスタを用いる走査駆動回路は、
酸化物半導体薄膜トランジスタを用いる走査駆動回路であって、
前記走査駆動回路は、カスケード接続された多数のＧＯＡユニットで構成されていて、さらに、
前記多数のＧＯＡユニットは５段ごとにサブグループになっていて、
いま、Ｎを５以下の正の整数として、前記サブグループの第Ｎ段目の前記ＧＯＡユニットを第Ｎ段ＧＯＡユニットと表わすとき、
各段のＧＯＡユニットは同じ構成であって、
前記第Ｎ段ＧＯＡユニットは、
第Ｎ段プルアップ制御部分と、
第Ｎ段プルアップ部分と、
第Ｎ段トランスファー部分と、
第Ｎ段プルダウン部分と、
第Ｎ段ブーストラップコンデンサ部分と、
第Ｎ段メインインバータ部分と、を含み、
前記第Ｎ段プルアップ制御部分は、第１１トランジスタＴ１１を含み、
前記第１１トランジスタＴ１１は、
ゲート電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの駆動出力端である２段前駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットの出力端である２段前出力端Ｇ（Ｎ−２）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの第１ノードである第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
前記第Ｎ段プルアップ部分は、第２１トランジスタ（Ｔ２１）を含み、
前記第２１トランジスタ（Ｔ２１）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が該第Ｎ段ＧＯＡユニットに供給されるクロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの出力端である第Ｎ段出力端Ｇ（Ｎ）に電気的に接続する第２１トランジスタ（Ｔ２１）を含み、
前記第Ｎ段のトランスファー部分は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記クロック信号ＣＫ（ｎ）に電気的に接続し、
ソース電極が該第Ｎ段ＧＯＡユニットの駆動出力端である第Ｎ段駆動出力端ＳＴ（Ｎ）に電気的に接続する第２２トランジスタ（Ｔ２２）を含み、
前記プルダウン部分は、第４１トランジスタＴ４１を含み、
前記第４１トランジスタＴ４１は、ゲート電極が該第Ｎ段ＧＯＡユニットの２段後のＧＯＡユニットの出力端である２段後出力端Ｇ（Ｎ＋２）に電気的に接続し、
ドレイン電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ソース電極が第２負電位ＶＳＳ２に電気的に接続し、
前記ブーストラップコンデンサ部分が、
一端が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
他端が前記第Ｎ段出力端Ｇ（Ｎ）に電気的に接続するコンデンサ（Ｃｂ）を含み、
前記第Ｎ段ＧＯＡユニットの前記第Ｎ段メインインバータ部分は、第５１トランジスタ（Ｔ５１）と、第５２トランジスタ（Ｔ５２）と、第５３トランジスタ（Ｔ５３）と、第５４トランジスタ（Ｔ５４）と、を含み、
前記第５１トランジスタ（Ｔ５１）は、ゲート電極とドレイン電極とのいずれもが定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第４ノードである第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、
前記第５２トランジスタ（Ｔ５２）は、ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が前記Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続し、
第５３トランジスタ（Ｔ５３）は、ゲート電極が前記第Ｎ段第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が前記定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が該第Ｎ段メインインバータ部分の第２ノードである第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
第５４トランジスタ（Ｔ５４）は、
ゲート電極が前記第Ｎ段第１ノードＱ（Ｎ）に電気的に接続し、
ドレイン電極が前記第Ｎ段第２ノードＰ（Ｎ）に電気的に接続し、
ソース電極が、すべての前記メインインバータの共通ノードである第３ノードＫに電気的に接続し、
前記走査駆動回路が、さらに、一つのサブグループに含まれる複数段の前記ＧＯＡユニットが共有するサブインバータを含み、
かつ、前記サブインバータは、前記ＧＯＡユニットのそれぞれの前記メインインバータ部分に接続されており、
前記サブインバータは、
第７３トランジスタ（Ｔ７３）と、第７４トランジスタ（Ｔ７４）と、第７５トランジスタ（Ｔ７５）と、第７６トランジスタ（Ｔ７６）と、を含み、
前記第７３トランジスタ（Ｔ７３）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第４ノードである第１段第４ノードＳ（１）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、
前記第７４トランジスタ（Ｔ７４）は、ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第４ノードである最終段第４ノード（Ｓ（ｌａｓｔ））に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が前記第７３トランジスタ（Ｔ７３）のソース電極に電気的に接続し、
前記第７５トランジスタ（Ｔ７５）は、ゲート電極が第１段目の前記ＧＯＡユニットである第１段ＧＯＡユニットの第１段メインインバータの第１ノードである第１段第１ノードＱ（１）に電気的に接続し、ドレイン電極が前記第３ノードＫに電気的に接続し、ソース電極が定電圧低電位（ＤＣＬ）に電気的に接続し、
前記第７６トランジスタ（Ｔ７６）は、
ゲート電極が最終段の前記ＧＯＡユニットである最終段ＧＯＡユニットの最終段メインインバータの第１ノードである最終段第１ノードＱ（ｌａｓｔ）に電気的に接続し、
ドレイン電極が前記第３ノードＫに電気的に接続し、
ソース電極が前記定電圧低電位（ＤＣＬ）に電気的に接続し、
前記クロック信号ＣＫ（ｎ）は、クロック信号ＣＫ（１）、クロック信号ＣＫ（２）、クロック信号ＣＫ（３）、クロック信号ＣＫ（４）、クロック信号ＣＫ（５）、クロック信号ＣＫ（６）、クロック信号ＣＫ（７）、クロック信号ＣＫ（８）、であり、前記クロック信号ＣＫ（１）、前記クロック信号ＣＫ（２）、前記クロック信号ＣＫ（３）、前記クロック信号ＣＫ（４）、前記クロック信号ＣＫ（５）、前記クロック信号ＣＫ（６）、前記クロック信号ＣＫ（７）、前記クロック信号ＣＫ（８）は、順に立ち上がるパルス信号であり、
いま、前記サブグループとして、注目するサブグループ、前記注目するサブグループの一つ前のサブグループおよび前記注目するサブグループの一つ後のサブグループとして、第ｍ番目サブグループ、第ｍ−１番目サブグループおよび第ｍ＋１番目サブグループ、があり、
前記第ｍ−１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ−１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ−１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（５）であり、
前記第ｍ−１番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（６）であり、
前記第ｍ−１番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（７）であり、
前記第ｍ番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（８）であり、
前記第ｍ番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）であり、
前記第ｍ番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（２）であり、
前記第ｍ番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（３）であり、
前記第ｍ番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（４）であり、
前記第ｍ＋１番目サブグループの第１段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（５）であり、
前記第ｍ＋１番目サブグループの第２段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（６）であり、
前記第ｍ＋１番目サブグループの第３段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（７）であり、
前記第ｍ＋１番目サブグループの第４段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（８）であり、
前記第ｍ＋１番目サブグループの第５段目ＧＯＡユニットに供給されるクロック信号は、前記クロック信号ＣＫ（１）である
ことを特徴とする酸化物半導体薄膜トランジスタを用いる走査駆動回路。
【００１１】
本発明では、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号を第１波形とし、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号を第２波形とするとき、
前記第１波形または前記第２波形がハイのときに、前記サブインバータの前記第７５トランジスタ（Ｔ７５）または第７６トランジスタ（Ｔ７６）が導通して、前記第３ノードが低電位となる
ことが好ましい。
【００１２】
本発明では、
前記第１段ＧＯＡユニットの前記第１段第１ノードＱ（１）が出力する信号である第１波形が凸字状を呈するとともに、
前記最終段ＧＯＡユニットの前記最終段第１ノードＱ（ｌａｓｔ）が出力する信号である第２波形が凸字状を呈し、
前記第２波形の立ち上がりタイミングは、少なくとも前記第１波形の立ち下がりタイミングよりも早い
ことが好ましい。
【発明の効果】
【００１３】
この発明の提供する酸化物半導体薄膜トランジスタを用いる走査駆動回路は、該酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路部分がメインインバータを含むとともに、さらにコモンのサブインバータを含み、該サブインバータが各段の該メインインバータ部分に接続して対応する該ＧＯＡユニットのプルダウンホールディング回路部分を形成し、複数段ＧＯＡ回路のプルダウンホールディング回路部分の共有を実現する。このためＴＦＴ素子の数を減らし、ＧＯＡレイアウト空間とか絲の消費電力を節減することができる。
【図面の簡単な説明】
【００１４】
【図１】従来の酸化物半導体薄膜トランジスタを用いる走査駆動回路の第Ｎ段ＧＯＡユニットの回路図である。
【図２】この発明による酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路の回路図である。
【図３】図２に開示するプルダウンホールディング回路を具える酸化物半導体薄膜トランジスタを用いる走査駆動回路の波形設置とキーポイントノードの出力波形図である。
【図４】この発明の第２の実施例による酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路の回路図である。
【図５】図４に開示するプルダウンホールディング回路を具える酸化物半導体薄膜トランジスタを用いる走査駆動回路の波形設置とキーポイントノードの出力波形図である。
【発明を実施するための形態】
【実施例１】
【００１５】
以下、この発明について具体的な実施例を挙げ、図面を参照にして詳述する。
図１は、従来の技術における酸化物半導体薄膜トランジスタを用いる走査駆動回路の第Ｎ段ＧＯＡユニットの回路図である。ＧＯＡユニット１０はプルアップ制御部分１００と、プルアップ部分２００と、トランスファー部分３００と、第１プルダウン部分４００と、ブーストラップコンデンサ部分５００とプルダウンホールディング回路部分６００を含む。
【００１６】
上述する各部分の構成と及び具体的な接続方法は次のとおりである。
即ち、プルアップ制御部分１００は、第１１トランジスタＴ１１を含む。第１１トランジスタＴ１１は、ゲート電極が前記第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットである第Ｎ−２段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、ドレイン電極が前記第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットである第Ｎ−２段ＧＯＡユニットの出力端Ｇ（Ｎ−２）に電気的に接続し、ソース電極が第１ノードＱ（Ｎ）に電気的に接続する。
【００１７】
プルアップ部分２００は、第２１トランジスタＴ２１を含む。第２１トランジスタＴ２１は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極がクロック信号ＣＫ（ｎ）に電気的に接続し、ソース電極が出力端Ｇ（Ｎ）に電気的に接続する。
【００１８】
トランスファー部分３００は第２２トランジスタＴ２２を含む。第２２トランジスタＴ２２は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極がクロック信号ＣＫ（ｎ）に電気的に接続し、ソース電極が駆動出力端ＳＴ（Ｎ）に電気的に接続する。
【００１９】
第１プルダウン部分４００は、第４１トランジスタＴ４１を含む。第４１トランジスタＴ４１は、ゲート電極が前記第Ｎ段ＧＯＡユニットの２段あとのＧＯＡユニットである第Ｎ＋２段ＧＯＡユニットの出力端Ｇ（Ｎ＋２）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第２負電位ＶＳＳ２に電気的に接続する。
【００２０】
ブーストラップコンデンサ部分５００はコンデンサＣｂを含み、コンデンサＣｂは一端が第１ノードＱ（Ｎ）に電気的に接続し、他端が出力端Ｇ（Ｎ）に電気的に接続する。
【００２１】
プルダウンホールディング回路部分６００は、ゲート電極とドレイン電極とのいずれもが定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第４ノードＳ（Ｎ）に電気的に接続する第５１トランジスタＴ５１を含む。
【００２２】
また、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第５２トランジスタＴ５２を含む。
【００２３】
また、ゲート電極が第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第２ノードＰ（Ｎ）に電気的に接続する第５３トランジスタＴ５３を含む。
【００２４】
また、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が第２ノードＰ（Ｎ）に電気的に接続し、ソース電極が第３ノードＫ（Ｎ）に電気的に接続する第５４トランジスタＴ５４を含む。
【００２５】
また、ゲート電極が第５１トランジスタＴ５１のソース電極に電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続し、ソース電極が第３ノードＫ（Ｎ）に電気的に接続する第７３トランジスタＴ７３を含む。
【００２６】
また、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が第３ノードＫ（Ｎ）に電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続する第７４トランジスタＴ７４を含む。
【００２７】
また、ゲート電極が第２ノードＰ（Ｎ）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第２負電位ＶＳＳ２に電気的に接続する第４２トランジスタＴ４２を含む。
【００２８】
また、ゲート電極が第２ノードＰ（Ｎ）に電気的に接続し、ドレイン電極が出力端Ｇ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第３２トランジスタＴ３２を含む。
【００２９】
図２に、この発明の第１の実施例における酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路の回路図を開示する。
酸化物半導体薄膜トランジスタを用いる走査駆動回路は、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ，ＩＧＺＯ）薄膜トランジスタの駆動回路であって、カスケード接続するＰ個のＧＯＡユニットを含む。
Ｐ、Ｎを正の整数に設定し、かつＮ≦Ｐとする。
即ち、第Ｎ段ＧＯＡユニットは、プルアップ制御部分１００と、プルアップ部分２００と、トランスファー部分３００と、第１プルダウン部分４００と、ブーストラップコンデンサ部分５００とプルダウンホールディング回路部分６００を含む。
【００３０】
上述する各部分の構成と及び具体的な接続方法は次のとおりである。
即ち、プルアップ制御部分１００は、第１１トランジスタＴ１１を含む。第１１トランジスタＴ１１は、ゲート電極が前記第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットである第Ｎ−２段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−２）に電気的に接続し、ドレイン電極が前記第Ｎ段ＧＯＡユニットの２段前のＧＯＡユニットである第Ｎ−２段ＧＯＡユニットの出力端Ｇ（Ｎ−２）に電気的に接続し、ソース電極が第１ノードＱ（Ｎ）に電気的に接続する。
【００３１】
プルアップ部分２００は、第２１トランジスタＴ２１を含む。第２１トランジスタＴ２１は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極がクロック信号ＣＫ（ｎ）に電気的に接続し、ソース電極が出力端Ｇ（Ｎ）に電気的に接続する。
【００３２】
トランスファー部分３００は第２２トランジスタＴ２２を含む。第２２トランジスタＴ２２は、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極がクロック信号ＣＫ（ｎ）に電気的に接続し、ソース電極が駆動出力端ＳＴ（Ｎ）に電気的に接続する。
【００３３】
第１プルダウン部分４００は、第４１トランジスタＴ４１を含む。第４１トランジスタＴ４１は、ゲート電極が前記第Ｎ段ＧＯＡユニットの２段あとのＧＯＡユニットである第Ｎ＋２段ＧＯＡユニットの出力端Ｇ（Ｎ＋２）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第２負電位ＶＳＳ２に電気的に接続する。
【００３４】
ブーストラップコンデンサ部分５００はコンデンサＣｂを含み、コンデンサＣｂは一端が第１ノードＱ（Ｎ）に電気的に接続し、他端が出力端Ｇ（Ｎ）に電気的に接続する。
【００３５】
プルダウンホールディング回路部分６００は、メインインバータ６００ａと、第３２トランジスタＴ３２と、第４２トランジスタＴ４２を含む。
【００３６】
メインインバータ６００ａは、ゲート電極とドレイン電極とのいずれもが定電圧高電位ＤＣＨに電気的に接続し、ドレイン電極が第４ノードＳ（Ｎ）に電気的に接続する第５１トランジスタＴ５１を含む。
【００３７】
また、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が第４ノードＳ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第５２トランジスタＴ５２を含む。
【００３８】
また、ゲート電極が第４ノードＳ（Ｎ）に電気的に接続し、ドレイン電極が定電圧高電位（ＤＣＨ）に電気的に接続し、ソース電極が第２ノードＰ（Ｎ）に接続する第５３トランジスタＴ５３を含む。
【００３９】
また、ゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ドレイン電極が第２ノードＰ（Ｎ）に電気的に接続し、ソース電極が第３ノードＫ（Ｎ）に電気的に接続する第５４トランジスタＴ５４を含む。
【００４０】
また、ゲート電極が第２ノードＰ（Ｎ）に電気的に接続し、ドレイン電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第２負電位ＶＳＳ２に電気的に接続する第４２トランジスタＴ４２を含む。
【００４１】
また、ゲート電極が第２ノードＰ（Ｎ）に電気的に接続し、ドレイン電極が出力端Ｇ（Ｎ）に電気的に接続し、ソース電極が第１負電位ＶＳＳ１に電気的に接続する第３２トランジスタＴ３２を含む。
【００４２】
さらに、ＧＯＡユニットは、サブインバータ７００を含み、各段の接続関係においてメインインバータ６００ａとサブインバータ７００とが接続して対応するＧＯＡユニットのプルダウンホールディング部分６００を形成する。
即ち、複数段のＧＯＡユニットのプルダウンホールディング部分６００が同一のサブインバータ７００を共有する。
【００４３】
具体的に述べると、サブインバータ７００は、ゲート電極が第１段の接続関係において前記メインインバータの第４ノードＳ（１）に電気的に接続し、ドレイン電極が定電圧高電位ＤＣＨに電気的に接続する第７３トランジスタＴ７３を含む。
【００４４】
また、ゲート電極が最後の１段の接続関係において前記メインインバータの第４ノードＳ（Ｐ）に電気的に接続し、ドレイン電極が第３ノードＫ（Ｎ）に電気的に接続し、ソース電極が第７３トランジスタＴ７３のソース電極に電気的に接続する第７４トランジスタＴ７４を含む。
【００４５】
また、ゲート電極が第１段の接続関係において前記メインインバータの第１ノードＱ（１）に電気的に接続し、ドレイン電極が第３ノードＫ（Ｎ）に電気的に接続し、ソース電極が定電圧低電位ＤＣＬに電気的に接続する第７５トランジスタＴ７５を含む。
【００４６】
また、ゲート電極が最後の１段の接続関係において前記メインインバータの第１ノードＱ（Ｐ）に電気的に接続し、ドレイン電極が定電圧低電位ＤＣＬに電気的に接続し、ソース電極が第３ノードＫ（Ｎ）に電気的に接続する第７６トランジスタＴ７６を含む。
【００４７】
第１負電位ＶＳＳ１と、第２負電位ＶＳＳ２と、定電圧低電位ＤＣＬの関係は、定電圧低電位ＤＣＬ＜第２負電位ＶＳＳ２＜第１負電位ＶＳＳ１である。
【００４８】
前記走査駆動回路に採用する段伝送方式は、第Ｎ−２段から第Ｎ段へ伝送する方式である。
【００４９】
前記走査駆動回路の第１段の接続関係において、第１１トランジスタＴ１１のゲート電極とドレイン電極は、回路の起動信号端ＳＴＶに電気的に接続する。
【００５０】
前記走査駆動回路の第２段の接続関係において、第１１トランジスタＴ１１のゲート電極とドレイン電極は、回路の起動信号端ＳＴＶに電気的に接続する。
【００５１】
前記走査駆動回路の最後から起算して第２段の接続関係において、第４１トランジスタＴ４１のゲート電極は、回路の起動信号端ＳＴＶに電気的に接続する。
【００５２】
前記走査駆動回路の最後の１段の接続関係において、第４１トランジスタＴ４１のゲート電極は、回路の起動信号端ＳＴＶに電気的に接続する。
【００５３】
実施例において、Ｐ＝３である。
即ち、３段のＧＯＡユニットが接続する。
それぞれの段の接続関係において同一段別のメインインバータ６００ａとサブインバータ７００とが接続して対応するプルダウンホールディング回路部分６００を共同で形成し、かつ３段の接続関係において、３段のプルダウンホールディング回路の形成に必要とするトランジスタの数は、合計２２個である。
但し、図１に開示する従来の技術における酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路は、１段毎の接続関係におけるプルダウンホールディング回路部分６００がいずれも同様に８個のトランジスタを具える。即ち、３段のプルダウンホールディング回路の形成に必要とするトランジスタの数は２４個である。したがって、この発明の実施例によれば、３段の接続関係を形成するには、相対的にトランジスタが２個減る。
【００５４】
さらに一歩進んで、実施例においては、第１プルダウン部分４００は第４１トランジスタＴ４１のみが第１ノードＱ（Ｎ）をプルダウンし、かつ第４１トランジスタＴ４１はゲート電極が第Ｎ＋２段ＧＯＡユニットの出力端Ｇ（Ｎ＋２）に電気的に接続し、第４１トランジスタＴ４１のソース電極は第２負電位ＶＳＳ２に電気的に接続する。
前記クロック信号ＣＫ（ｎ）は、４組のクロック信号である第１クロック信号ＣＫ（１）、第２クロック信号ＣＫ（２）、第３クロック信号ＣＫ（３）、第４クロック信号ＣＫ（４）を含む。しかもクロック信号ＣＫ（ｎ）のデューティー比は、２５／７５より大きくならないように設定する必要がある。これは、第１ノードＱ（Ｎ）が凸字状を呈するように確保するためである。優先的に、クロック信号ＣＫ（ｎ）の波形のデューティー比は２５／７５とする。
【００５５】
上述する駆動走査回路の作動の原理は次の通りである。
即ち、プルダウンホールディング回路部分６００において、第５１トランジスタＴ５１と、第５２トランジスタＴ５２と、第５３トランジスタＴ５３と、第５４トランジスタＴ５４との４つのトランジスタでメインインバータ６００ａを構成する。その作用は第３２トランジスタＴ３２と第４２トランジスタＴ４２の２つのトランジスタを制御することにある。サブインバータ７００の作用は作動時間内においてメインインバータ６００ａに低電位を提供し、非作動時間内においてメインインバータ６００ａに適宜な高電位を提供することによって、第５４トランジスタＴ５４の漏電を減少させ、メインインバータ６００ａの非作動時における比較的高い電位の発生を確保することにある。
【００５６】
具体的に述べると、サブインバータ７００の作動時において、サブインバータ７００は、定電圧高電位ＤＣＨと定電圧低電位ＤＣＬとによる高／低電圧駆動を経て、第５２トランジスタＴ５２が第１負電位ＶＳＳ１に至るまでプルダウンされ、第７４トランジスタＴ７４、第７２トランジスタＴ７２は第１ノードＱ（Ｎ）が高電位の時にオンになり、かつ定電圧高電位ＤＣＨをプルダウンする。このため第３ノードＫ（Ｎ）がさらに低電位となり、第２ノードＰ（Ｎ）もプルダウンされてさらに低電位となる。即ち、サブインバータ７００の作動時にメインインバータ６００ａに低電位を提供する。したがって、第３２トランジスタＴ３２、第４２トランジスタＴ４２の閾値電圧が低くなり、もしくは０Ｖに急接近して、物理的特性によって漏電が起きるという情況の発生を阻止し、プルダウンホールディング部分６００の作動時における正常なプルダウンを確保する。
【００５７】
サブインバータ７００の非作動時において、第５２トランジスタＴ５２、第５４トランジスタＴ５４、第７２トランジスタＴ７２、第７４トランジスタＴ７４は、いずれもオフにする。
第５４トランジスタＴ５４はゲート電極が第１ノードＱ（Ｎ）に電気的に接続し、ソース電極が第３ノードＫ（Ｎ）に電気的に接続する。第５４トランジスタＴ５４のゲート電極は負電位であって、ソース電極は正電位である。係るＶｇｓは相対的に言えば非常にマイナス値の電位であって、第５４トランジスタＴ５４をしっかりオフにすることができ、漏電を減少させることができる。即ち、サブインバータの非作動時においてメインインバータに適宜な高電位を提供して第５４トランジスタＴ５４の漏電を減少させて、プルダウンホールディング回路部分６００が非作動時において比較的高い電位となるよう確保し、第１ノードＱ（Ｎ）と出力端Ｇ（Ｎ）の低電位を効率よく維持することができる。また、第３ノードＫ（Ｎ）が高電位の場合、電気抵抗分圧の効果が存在し、第２ノードＰ（Ｎ）の電位をさらに高く押し上げる。よって、第２ノードＰ（Ｎ）の電位を安定させることができる。
【００５８】
図３は、第１の実施例の酸化物半導体薄膜トランジスタを用いる走査駆動回路の波形設置とキーポイントノードの出力波形図である。
図面に開示するＳＴＶは回路の起動信号であって、ＣＫ（１）−ＣＫ（４）は回路のクロック信号である。図面の開示から明らかなように、クロック信号の波形のデューティー比は２５／７５であって、第１ノードＱ（Ｎ）の出力信号の凸字状を確保することができる。その他は回路のキーポイントノードの出力する信号の波形である。
図面の開示から明らかなように、第１段の接続関係における第１ノードＱ（Ｎ）の出力する信号の第１波形は凸字状を呈する。
最後の１段の接続関係における第１ノードＱ（Ｎ＋２）の出力する信号の第２波形は凸字状であって、かつ第１波形または第２波形がハイの期間に対応する第３ノードＫ（Ｎ）は低レベルであって、そのため、第１波形または第２波形がハイの期間で第３ノードＫ（Ｎ）が低レベルの期間は、走査信号Ｇ（Ｎ）、Ｇ（Ｎ＋１）、Ｇ（Ｎ＋２）が正常に出力される。非作動時において第１段接続関係における第１ノードＱ（Ｎ）の出力する信号の第１波形は低電位となり、最後の１段の接続関係における第１ノードＱ（Ｎ＋２）の出力する信号の第２波形も低電位となる。
この場合、出力端Ｇ（Ｎ）は低電位となる。
【実施例２】
【００５９】
図４は、この発明の第２の実施例による酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路の回路図である。
第２の実施例においてはＰ＝５であって、５段のＧＯＡユニットを接続する。
各段の接続関係において、同一段別のメインインバータ６００ａとサブインバータ７００とが接続して対応するプルダウンホールディング回路部分６００を共同で形成し、かつ３段の接続関係において、３段のプルダウンホールディング回路の形成に必要とするトランジスタの数は、合計３４個である。但し、図１に開示する従来の技術における酸化物半導体薄膜トランジスタを用いる走査駆動回路は、１段毎の接続関係におけるプルダウンホールディング回路部分６００がいずれも同様に８個のトランジスタを具える。即ち、５段のプルダウンホールディング回路の形成に必要とするトランジスタの数は４０である。したがって、この実施例によれば、５段の接続関係を形成するには、相対的にトランジスタが６個減る。
【００６０】
さらに一歩進んで、前記クロック信号ＣＫ（ｎ）は、８組のクロック信号である第１クロック信号ＣＫ（１）、第２クロック信号ＣＫ（２）、第３クロック信号ＣＫ（３）、第４クロック信号ＣＫ（４）、第５クロック信号ＣＫ（５）、第６クロック信号ＣＫ（６）、第７クロック信号ＣＫ（７）、第８クロック信号ＣＫ（８）を含み、同様にクロック信号ＣＫ（ｎ）のデューティー比は、２５／７５より大きくならないように設定し、第１ノードＱ（Ｎ）が凸字状を呈するように確保する。優先的に、クロック信号ＣＫ（ｎ）の波形のデューティー比は２５／７５とする。これら以外では、図４と図２における同様の符号を具える部分、接続関係、効能と操作の原理は同一である。よって、ここでは詳述しない。
【００６１】
図５は、第２の実施例の酸化物半導体薄膜トランジスタを用いる走査駆動回路の波形設置とキーポイントノードの出力波形図である。
ＣＫ（１）−ＣＫ（８）は回路のクロック信号である。
図面の開示から明らかなように、クロック信号の波形のデューティー比は２５／７５であって、第１ノードＱ（Ｎ）の出力信号の凸字状を確保することができる。
その他は回路のキーポイントノードの出力する信号の波形である。
図面の開示から明らかなように、第１段の接続関係における第１ノードＱ（Ｎ）の出力する信号の第１波形は凸字状を呈する。最後の１段の接続関係における第１ノードＱ（Ｎ＋４）の出力する信号の第２波形は凸字状であって、かつ第１波形または第２波形がハイの期間に対応する第３ノードＫ（Ｎ）は低レベルであって、そのため、第１波形または第２波形がハイの期間で第３ノードＫ（Ｎ）が低レベルの期間は、走査信号Ｇ（Ｎ）−Ｇ（Ｎ＋４）は正常に出力する。非作動時において第１段接続関係における第１ノードＱ（Ｎ）の出力する信号の第１波形は低電位となり、最後の１段の接続関係における第１ノードＱ（Ｎ＋４）の出力する信号の第２波形も低電位となる。この場合、第３ノードＫ（Ｎ）は高レベルであって、出力端Ｇ（Ｎ）は低電位となる。
【００６２】
この発明は、酸化物半導体薄膜トランジスタを用いる走査駆動回路を提供するものであって、前記酸化物半導体薄膜トランジスタを用いる走査駆動回路のプルダウンホールディング回路部分は、メインインバータを具えるとともに、コモンのサブインバータを具える。前記サブインバータはそれぞれのメインインバータに接続して対応するプルダウンホールディング回路部分を形成し、複数段ＧＯＡ回路のプルダウンホールディング回路の共有を実現し、ＴＦＴ素子の数を減らし、ＧＯＡレイアウト空間を節減し、回路の消費電力を低減させることができる。
【００６３】
上述する実施例は、この発明の好ましい実施の形態を示したものにすぎない。よって、当業者は、この発明に基づき、かつこの発明の精神と特許請求の範囲を離れることなく、この発明に対して各種の修正などを行うことができる。
【符号の説明】
【００６４】
１０            ＧＯＡユニット
１００            プルアップ制御部分
２００            プルアップ部分
３００            トランスファー部分
４００            第１プルダウン部分
５００            ブーストラップコンデンサ部分
６００            プルダウンホールディング回路部分
６００ａ            メインインバータ
７００            サブインバータ
Ｃｂ                コンデンサ
ＣＫ（ｎ）            クロック信号
ＣＫ（１）            第１クロック信号
ＣＫ（２）            第２クロック信号
ＣＫ（３）            第３クロック信号
ＣＫ（４）            第４クロック信号
ＣＫ（５）            第５クロック信号
ＣＫ（６）            第６クロック信号
ＣＫ（７）            第７クロック信号
ＣＫ（８）            第８クロック信号
ＤＣＨ            定電圧高電位
ＤＣＬ            定電圧低電位
Ｇ（Ｎ）            出力端
Ｇ（Ｎ−２）        出力端
Ｇ（Ｎ＋２）        出力端
Ｋ（Ｎ）            第３ノード
Ｐ（Ｎ）            第２ノード
Ｓ（Ｎ）            第４ノード
Ｓ（１）            第４ノード
Ｔ１１            第１１トランジスタ
Ｔ２１            第２１トランジスタ
Ｔ２２            第２２トランジスタ
Ｔ３２            第３２トランジスタ
Ｔ４１            第４１トランジスタ
Ｔ４２            第４２トランジスタ
Ｔ５１            第５１トランジスタ
Ｔ５２            第５２トランジスタ
Ｔ５３            第５３トランジスタ
Ｔ５４            第５４トランジスタ
Ｔ７３            第７３トランジスタ
Ｔ７４            第７４トランジスタ
Ｑ（１）            第１ノード
Ｑ（Ｎ）            第１ノード
Ｑ（Ｎ＋２）        第１ノード
Ｑ（Ｎ＋４）        第１ノード
Ｓ（Ｎ）            第４ノード
ＳＴ（Ｎ−２）        駆動出力端
ＳＴＶ            起動信号端
ＶＳＳ１            第１負電位
ＶＳＳ２            第２負電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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