(57)【特許請求の範囲】
【請求項１】
ハイサイド回路領域と、
ローサイド回路領域と、
前記ハイサイド回路領域の外周を囲い、前記ハイサイド回路領域と前記ローサイド回路領域を分離するリサーフ分離構造とを備え、
前記リサーフ分離構造は、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳを有し、
前記高耐圧分離、前記高耐圧ＮｃｈＭＯＳ及び前記高耐圧ＰｃｈＭＯＳは、熱酸化膜と、前記熱酸化膜上に形成された複数のフィールドプレートとを有し、
前記高耐圧ＰｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの内端部は、前記高耐圧ＮｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの内端部よりも前記ローサイド回路領域側に位置することを特徴とする半導体装置。
【請求項２】
前記複数のフィールドプレートは、前記熱酸化膜上に形成された渦巻き形状のポリシリコンを有し、
前記高耐圧ＰｃｈＭＯＳにおける前記渦巻き形状のポリシリコンの間隔は前記高耐圧ＮｃｈＭＯＳにおける前記渦巻き形状のポリシリコンの間隔よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のフィールドプレートは、前記熱酸化膜上に形成された渦巻き形状のポリシリコンを有し、
前記渦巻き形状のポリシリコンの間隔は前記高耐圧ＰｃｈＭＯＳと前記高耐圧ＮｃｈＭＯＳにおいて同じであり、
前記高耐圧ＰｃｈＭＯＳにおける前記渦巻き形状のポリシリコンは、前記高耐圧ＮｃｈＭＯＳにおける前記渦巻き形状のポリシリコンよりも前記ローサイド回路領域側に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数のフィールドプレートは、前記熱酸化膜上に形成されて互いに容量結合したポリシリコンと金属配線層を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
ハイサイド回路領域と、
ローサイド回路領域と、
前記ハイサイド回路領域の外周を囲い、前記ハイサイド回路領域と前記ローサイド回路領域を分離するリサーフ分離構造とを備え、
前記リサーフ分離構造は、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳを有し、
前記高耐圧分離、前記高耐圧ＮｃｈＭＯＳ及び前記高耐圧ＰｃｈＭＯＳは、熱酸化膜と、前記熱酸化膜上に形成された渦巻き形状のポリシリコンを含む複数のフィールドプレートとを有し、
前記高耐圧ＰｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの外端部は、前記高耐圧ＮｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの外端部よりも前記ハイサイド回路領域側に位置し、
最も前記ローサイド回路領域側のフィールドプレートと最も前記ハイサイド回路領域側のフィールドプレートとの間隔は、前記高耐圧分離、前記高耐圧ＮｃｈＭＯＳ及び前記高耐圧ＰｃｈＭＯＳにおいて同じであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の高耐圧素子を含む半導体装置に関する。
【背景技術】
【０００２】
ハーフブリッジを構成するパワーチップを駆動するＨＶＩＣ（High Voltage IC）は、ローサイド回路領域と、ハイサイド回路領域と、両者の間の信号伝達を行うレベルシフト回路とを有する。ローサイド回路領域は基板電位を基準とし、ハイサイド回路領域は基板から高耐圧に分離されている。ハイサイド回路領域の基板電圧からの高耐圧の分離はリサーフ効果により実現され、平面視でハイサイド回路領域の外周はリサーフ分離構造に囲われている（例えば、特許文献１参照）。【０００３】
レベルシフト回路は、ローサイド回路領域からハイサイド回路領域へ信号伝達する高耐圧ＮｃｈＭＯＳと、ハイサイド回路領域からローサイド回路領域へ信号伝達する高耐圧ＰｃｈＭＯＳとを有する。高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳは、ハイサイド回路領域の外周を囲うリサーフ分離領域と同等の耐圧を有し（例えば、非特許文献１参照）、ハイサイド回路領域の外周を囲う同一のリサーフ分離構造内に形成される（例えば、特許文献２及び非特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第４，２９２，６４２号明細書
【特許文献２】日本特許第３９１７２１１号公報
【非特許文献】
【０００５】
【非特許文献１】T.Terashima, M.Yoshizawa, M.Fukunaga and G. Majumdar, “Structure of 600V IC and A New Voltage Sensing Device”, 5th International Symposium on Power Semiconductor Devices & IC’s
【非特許文献２】Kazuhiro Shimizu and Tomohide Terashima, “The 2nd Generation divided RESURF structure for High Voltage ICs”, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC’s May 18-22, 2008 Oralando, FL
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧ＮｃｈＭＯＳはＮ型のリサーフ領域を完全空乏化することで高耐圧を保持する。一方、高耐圧ＰｃｈＭＯＳはＮ型のリサーフ領域に加え、表面のＰ型拡散層を完全空乏化することで高耐圧を保持する。このため、高耐圧ＮｃｈＭＯＳも高耐圧ＰｃｈＭＯＳも高電圧が印加された時点から、高耐圧分離領域内に空乏層が広がり完全空乏化するまでの期間には過渡的にリーク電流が流れる。この過渡的なリーク電流の流れる期間が長いとレベルシフト回路の誤動作を引き起こす。【０００７】
ローサイド側のフィールドプレートが長いと、高耐圧ＮｃｈＭＯＳでは空乏化が促進され過渡的にリーク電流が流れる期間が短くなるが、高耐圧ＰｃｈＭＯＳではＰ型拡散層の空乏化が阻害され過渡的にリーク電流が流れる期間が長くなる。このため、レベルシフト回路の高耐圧ＰｃｈＭＯＳが誤動作を起こしやすくなる。一方、ローサイド側のフィールドプレートを短くすると、レベルシフト回路の高耐圧ＮｃｈＭＯＳが誤動作を起こしやすくなる。従来は、高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳのフィールドプレート構造が同一であるため、高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳの両者においてリーク電流の流れる期間を短くすることはできなかった。【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は高電圧が印加された際に過渡的にリーク電流が流れる期間を高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳの両者で短くし、レベルシフト回路の誤動作耐量を向上することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、ハイサイド回路領域と、ローサイド回路領域と、前記ハイサイド回路領域の外周を囲い、前記ハイサイド回路領域と前記ローサイド回路領域を分離するリサーフ分離構造とを備え、前記リサーフ分離構造は、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳを有し、前記高耐圧分離、前記高耐圧ＮｃｈＭＯＳ及び前記高耐圧ＰｃｈＭＯＳは、熱酸化膜と、前記熱酸化膜上に形成された複数のフィールドプレートとを有し、前記高耐圧ＰｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの内端部は、前記高耐圧ＮｃｈＭＯＳにおける最も前記ローサイド回路領域側のフィールドプレートの内端部よりも前記ローサイド回路領域側に位置することを特徴とする。
【発明の効果】
【００１０】
本発明では、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートの内端部は、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートの内端部よりもローサイド回路領域側に位置する。これにより、高電圧が印加された際に過渡的にリーク電流が流れる期間を高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳの両者で短くし、レベルシフト回路の誤動作耐量を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置を示す図である。
【図２】本発明の実施の形態１に係るレベルシフト回路の高耐圧ＮｃｈＭＯＳを示す図である。
【図３】本発明の実施の形態１に係るレベルシフト回路の高耐圧ＰｃｈＭＯＳを示す図である。
【図４】本発明の実施の形態１に係る半導体装置のハイサイド回路領域を示す平面図である。
【図５】図４のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図６】図４のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図７】図４のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【図８】比較例に係る半導体装置のハイサイド回路領域を示す平面図である。
【図９】図８のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図１０】図８のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図１１】図８のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【図１２】比較例に係る高耐圧ＮｃｈＭＯＳの空乏化を説明するための断面図である。
【図１３】比較例に係る高耐圧ＮｃｈＭＯＳの空乏化を説明するための断面図である。
【図１４】比較例に係る高耐圧ＰｃｈＭＯＳの空乏化を説明するための断面図である。
【図１５】比較例に係る高耐圧ＰｃｈＭＯＳの空乏化を説明するための断面図である。
【図１６】本発明の実施の形態２に係る半導体装置のハイサイド回路領域を示す平面図である。
【図１７】図１６のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図１８】図１６のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図１９】図１６のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【図２０】本発明の実施の形態３に係る半導体装置のハイサイド回路領域を示す平面図である。
【図２１】図２０のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図２２】図２０のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図２３】図２０のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【図２４】本発明の実施の形態４に係る半導体装置のハイサイド回路領域を示す平面図である。
【図２５】図２４のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図２６】図２４のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図２７】図２４のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【図２８】本発明の実施の形態５に係る半導体装置のハイサイド回路領域を示す平面図である。
【図２９】図２８のＩ−ＩＩに沿った高耐圧分離の断面図である。
【図３０】図２８のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。
【図３１】図２８のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す図である。この半導体装置は、ハーフブリッジを構成するパワーチップ１，２を駆動するＨＶＩＣ（High Voltage IC）３である。ＨＶＩＣ３は、パワーチップ１を駆動するハイサイド回路領域４と、パワーチップ２を駆動するローサイド回路領域５と、ローサイド回路領域５とハイサイド回路領域４との間の信号伝達を行うレベルシフト回路６とを有する。
【００１４】
図２は、本発明の実施の形態１に係るレベルシフト回路の高耐圧ＮｃｈＭＯＳを示す図である。ローサイド回路領域５からハイサイド回路領域４への信号伝達はレベルシフト回路６の高耐圧ＮｃｈＭＯＳ７により行われる。図３は、本発明の実施の形態１に係るレベルシフト回路の高耐圧ＰｃｈＭＯＳを示す図である。ハイサイド回路領域４からローサイド回路領域５への信号伝達は高耐圧ＰｃｈＭＯＳ８により行われる。
【００１５】
図４は、本発明の実施の形態１に係る半導体装置のハイサイド回路領域を示す平面図である。簡単のため一部の構成のみ図示している。リサーフ分離構造が、平面視でハイサイド回路領域の外周を囲い、ハイサイド回路領域とローサイド回路領域を分離する。リサーフ分離構造は、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳを有する。ローサイド回路領域は基板電位を基準とし、高耐圧分離がハイサイド回路領域を基板電位から高耐圧に分離する。高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳは高耐圧分離と同等の耐圧を有する。渦巻き状のポリシリコン９は、リサーフ分離構造においてハイサイド回路領域の外周を囲う抵抗体である。
【００１６】
図５は、図４のＩ−ＩＩに沿った高耐圧分離の断面図である。Ｐ型基板１０上にＰ型エピタキシャル層（不図示）が形成され、その上にリサーフ領域であるＮ型拡散層１１ａが形成されている。Ｐ型基板１０まで到達するＰ型拡散層１２がハイサイド回路領域及びＮ型拡散層１１ａを囲っている。Ｐ型拡散層１３ａがＰ型拡散層１２の端より内側にＰ型拡散層１２と部分的に重なるように形成されている。Ｐ型拡散層１３ａの端より内側にＰ型エピタキシャル層の下面と接するようにＮ＋型埋め込み拡散層１４ａが形成されている。Ｐ型拡散層１２から一定の距離が離れたＮ型拡散層１１ａの表面にＮ＋型拡散層１５ａが形成されている。Ｐ型拡散層１３ａの表面の一部にＰ＋型拡散層１６ａが形成されている。Ｐ型拡散層１２とＮ＋型拡散層１５ａの間のＮ型拡散層１１ａの上面には熱酸化膜１７が形成されている。ポリシリコン１８ａ，１９ａがそれぞれ熱酸化膜１７の内端部と外端部を覆うように一定の距離を離して形成されている。これらの表面を覆うように絶縁膜２０が形成されている。
【００１７】
金属配線層２１，２２が絶縁膜２０上に形成されている。金属配線層２１は、コンタクトホールを通じてＮ＋型拡散層１５ａ及びポリシリコン１８ａに電気的に接続されている。金属配線層２２は、絶縁膜２０を貫通するコンタクトホールを通じてＰ＋型拡散層１６ａ及びポリシリコン１９ａに電気的に接続されている。
【００１８】
絶縁膜２０内にポリシリコン９が形成されている。ポリシリコン９の一端は金属配線層２２に電気的に接続され、他端は金属配線層２１に電気的に接続されている。Ｎ＋型埋め込み拡散層１４ａ、Ｐ型拡散層１２、Ｎ型拡散層１１ａ、Ｐ型基板１０の順に不純物濃度が高くなっている。Ｎ型拡散層１１ａはリサーフ条件を満足している。
【００１９】
図６は、図４のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。高耐圧ＮｃｈＭＯＳのＮ型拡散層１１ｂは、高耐圧分離のＮ型拡散層１１ａと電気的に分離されている（分離構造は不図示。例えば、特許文献２及び非特許文献２参照）。Ｎ＋型埋め込み拡散層１４ｂもＮ＋型埋め込み拡散層１４ａと電気的に分離されている。Ｐ型拡散層１２の表面の一部にＰ＋型拡散層２３が形成されている。Ｐ型拡散層１２と熱酸化膜１７の間のＮ型拡散層１１ｂの表面にＰ型拡散層１３ｂが形成されている。Ｐ型拡散層１２から一定の距離が離れたＮ型拡散層１１ｂの表面にＮ＋型拡散層１５ｂが形成されている。Ｐ型拡散層１３ｂの表面の一部にＰ＋型拡散層１６ｂ及びＮ＋型拡散層２４が形成されている。
【００２０】
ポリシリコン１８ｂ，１９ｂがそれぞれ熱酸化膜１７の内端部と外端部を覆うように一定の距離を離して熱酸化膜１７上に形成されている。ポリシリコン１９ｂは、Ｐ型拡散層１３ｂ上にもゲート酸化膜を介して形成されている。ポリシリコン１８ｂ，１９ｂの間において熱酸化膜１７上にポリシリコン９が形成されている。
【００２１】
絶縁膜２０上に金属配線層２５，２６，２７，２８が形成されている。金属配線層２５は、コンタクトホールを通じてＮ＋型拡散層１５ｂ及びポリシリコン１８ｂと電気的に接続されている。金属配線層２６は、コンタクトホールを通じてポリシリコン１９ｂと電気的に接続されている。金属配線層２７は、コンタクトホールを通じてＰ＋型拡散層１６ｂ及びＮ＋型拡散層２４と電気的に接続されている。金属配線層２８は、絶縁膜２０を貫通するコンタクトホールを通じてＰ＋型拡散層２３と電気的に接続されている。金属配線層２８は金属配線層２２とも電気的に接続されている。
【００２２】
図７は、図４のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。高耐圧ＰｃｈＭＯＳのＮ型拡散層１１ｃは、高耐圧分離のＮ型拡散層１１ａと電気的に分離されている。Ｎ＋型埋め込み拡散層１４ｃもＮ＋型埋め込み拡散層１４ａと電気的に分離されている。Ｐ型拡散層１２と熱酸化膜１７の間においてＮ型拡散層１１ｃの表面にＰ型拡散層１３ｃが形成されている。Ｐ型拡散層１３ｃの表面の一部にＰ＋型拡散層１６ｃが形成されている。Ｎ型拡散層１１ｃの表面に熱酸化膜１７の下面と接するようにＰ型拡散層２９が形成されている。Ｐ型拡散層２９から一定の距離が離れたＮ型拡散層１１ｃの表面にＰ＋型拡散層３０が形成されている。Ｐ型拡散層３０に対してＰ型拡散層２９と反対側にＮ＋型拡散層１５ｃが形成されている。
【００２３】
ポリシリコン１８ｃ，１９ｃがそれぞれ熱酸化膜１７の内端部と外端部を覆うように一定の距離を離して形成されている。ポリシリコン１８ｃはＰ型拡散層２９とＰ型拡散層３０の間においてＮ型拡散層１１ｃ上にゲート酸化膜を介して形成されている。絶縁膜２０上に金属配線層３１，３２，３３が形成されている。金属配線層３１は、コンタクトホールを通じてＰ＋型拡散層３０及びＮ＋型拡散層１５ｃと電気的に接続されている。金属配線層３２は、コンタクトホールを通じてポリシリコン１８ｃと電気的に接続されている。金属配線層３３は、絶縁膜２０を貫通するコンタクトホールを通じてＰ＋型拡散層１６ｃ及びポリシリコン１９ｃと電気的に接続されている。
【００２４】
ここで、高耐圧分離のポリシリコン９，１８ａ，１９ａ、高耐圧ＮｃｈＭＯＳのポリシリコン９，１８ｂ，１９ｂ、高耐圧ＰｃｈＭＯＳのポリシリコン９，１８ｃ，１９ｃがそれぞれフィールドプレートである。
【００２５】
最もローサイド回路領域側のフィールドプレートである高耐圧ＮｃｈＭＯＳの熱酸化膜１７上のポリシリコン１９ｂの長さＬｎ、高耐圧分離の熱酸化膜１７上のポリシリコン１９ａの長さＬｉ、高耐圧ＰｃｈＭＯＳの熱酸化膜１７上のポリシリコン１９ｃの長さＬｐが数式（１）の関係を満たしている。
Ｌｎ＝Ｌｉ＞Ｌｐ  （１）
このため、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃの内端部が、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂの内端部よりもローサイド回路領域側に位置する。
【００２６】
また、高耐圧ＰｃｈＭＯＳにおける複数のポリシリコン９の間隔は、高耐圧ＮｃｈＭＯＳ及び高耐圧分離における複数のポリシリコン９の間隔よりも広い。高耐圧ＰｃｈＭＯＳにおける複数のポリシリコン９の間隔は一定でなくてもよい。
【００２７】
続いて、本実施の形態の効果を比較例と比較して説明する。図８は、比較例に係る半導体装置のハイサイド回路領域を示す平面図である。図９は、図８のＩ−ＩＩに沿った高耐圧分離の断面図である。図１０は、図８のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。図１１は、図８のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。比較例では、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳのフィールドプレート構造は同じになっている（Ｌｎ＝Ｌｉ＝Ｌｐ）。
【００２８】
高耐圧ＮｃｈＭＯＳはＮ型拡散層１１ｂを完全空乏化することで高耐圧を保持する。一方、高耐圧ＰｃｈＭＯＳはＮ型拡散層１１ｃに加え、表面のＰ型拡散層２９を完全空乏化することで高耐圧を保持する。このため、高耐圧ＮｃｈＭＯＳも高耐圧ＰｃｈＭＯＳも高電圧が印加された時点から、高耐圧分離領域内に空乏層が広がり完全空乏化するまでの期間には過渡的にリーク電流が流れる。この過渡的なリーク電流の流れる期間が長いとレベルシフト回路６の誤動作を引き起こす。
【００２９】
図１２及び図１３は、比較例に係る高耐圧ＮｃｈＭＯＳの空乏化を説明するための断面図である。図１３は図１２に比べて最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂが長く、低電圧であるポリシリコン１９ｂがハイサイド回路領域側に張出している。このため、金属配線層２５に高電圧、金属配線層２６，２７，２８に低電圧が印加された時に、Ｎ型拡散層１１ｂ内の電子３４のハイサイド側への移動が促進される。この結果、空乏化が促進され過渡的にリーク電流が流れる期間が短くなる。
【００３０】
図１４及び図１５は、比較例に係る高耐圧ＰｃｈＭＯＳの空乏化を説明するための断面図である。図１５は図１４に比べて最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃが長く、低電圧であるポリシリコン１９ｃがハイサイド回路領域側に張出している。このため、金属配線層３１，３２に高電圧、金属配線層２８，３３に低電圧が印加された時に、Ｐ型拡散層２９内の正孔３５がポリシリコン１９ｃの下に引き寄せられる。この結果、Ｐ型拡散層２９の空乏化が阻害され過渡的にリーク電流が流れる期間が長くなる。
【００３１】
これに対して、本実施の形態では、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂが長く、ハイサイド回路領域側に張出しているため、Ｎ型拡散層１１ｂの空乏化が促進される。一方、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃが短く、その内端部が高耐圧ＮｃｈＭＯＳの場合よりもローサイド回路領域側に位置するため、Ｐ型拡散層２９の空乏化が促進される。よって、高電圧が印加された際に過渡的にリーク電流が流れる期間を高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳの両者で短くし、レベルシフト回路６の誤動作耐量を向上することができる。
【００３２】
実施の形態２．
図１６は、本発明の実施の形態２に係る半導体装置のハイサイド回路領域を示す平面図である。図１７は、図１６のＩ−ＩＩに沿った高耐圧分離の断面図である。図１８は、図１６のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。図１９は、図１６のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【００３３】
本実施の形態では、高耐圧ＰｃｈＭＯＳ及び高耐圧分離における複数のポリシリコン９の間隔は、高耐圧ＮｃｈＭＯＳにおける複数のポリシリコン９の間隔よりも長い。高耐圧ＮｃｈＭＯＳの熱酸化膜１７上のポリシリコン１９ｂの長さＬｎ、高耐圧分離の熱酸化膜１７上のポリシリコン１９ａの長さＬｉ、高耐圧ＰｃｈＭＯＳの熱酸化膜１７上のポリシリコン１９ｃの長さＬｐが数式（２）の関係を満たしている。
Ｌｎ＞Ｌｉ＝Ｌｐ  ・・・（２）
【００３４】
本実施の形態の構成でも、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃの内端部は、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂの内端部よりもローサイド回路領域側に位置する。これにより、実施の形態１と同様の効果を得ることができる。
【００３５】
実施の形態３．
図２０は、本発明の実施の形態３に係る半導体装置のハイサイド回路領域を示す平面図である。図２１は、図２０のＩ−ＩＩに沿った高耐圧分離の断面図である。図２２は、図２０のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。図２３は、図２０のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【００３６】
本実施の形態では、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳにおいて渦巻き形状のポリシリコン９の間隔が同じである。高耐圧ＰｃｈＭＯＳにおける複数のポリシリコン９は高耐圧ＮｃｈＭＯＳにおける複数のポリシリコン９よりもローサイド回路領域側に配置されている。
【００３７】
本実施の形態の構成でも、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃの内端部は、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂの内端部よりもローサイド回路領域側に位置する。これにより、実施の形態１と同様の効果を得ることができる。また、高耐圧ＰｃｈＭＯＳの複数のポリシリコン９の間隔を広げる必要が無いため、耐圧安定性の低下を抑制することができる。
【００３８】
実施の形態４．
図２４は、本発明の実施の形態４に係る半導体装置のハイサイド回路領域を示す平面図である。図２５は、図２４のＩ−ＩＩに沿った高耐圧分離の断面図である。図２６は、図２４のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。図２７は、図２４のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【００３９】
本実施の形態では、実施の形態１と同様に、高耐圧ＰｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｃは、高耐圧ＮｃｈＭＯＳにおける最もローサイド回路領域側のフィールドプレートであるポリシリコン１９ｂよりも短い。そして、高耐圧ＰｃｈＭＯＳの熱酸化膜１７上のポリシリコン１９ｃをポリシリコン１８ｃ側へ平行移動して、両者の間隔をポリシリコン１８ａ，１９ａの間隔及びポリシリコン１８ｂ，１９ｂの間隔と同じにしている。即ち、最もローサイド回路領域側のフィールドプレートと最もハイサイド回路領域側のフィールドプレートの間隔は、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳにおいて同じである。Ｐ型拡散層１２、Ｐ＋型拡散層２３、Ｐ＋型拡散層１６ｃ、Ｐ型拡散層１３ｃ、金属配線層３３もポリシリコン１９ｃと同じ長さだけポリシリコン１８ｃ側へ平行移動している。また、Ｐ型拡散層２９及び熱酸化膜１７の長さはポリシリコン１９ｃの移動長さ分だけ短くなる。
【００４０】
これにより、高電圧が印加された際に過渡的にリーク電流が流れる期間を高耐圧ＮｃｈＭＯＳと高耐圧ＰｃｈＭＯＳの両者で短くし、レベルシフト回路６の誤動作耐量を向上することができる。
【００４１】
また、高耐圧分離、高耐圧ＮｃｈＭＯＳ及び高耐圧ＰｃｈＭＯＳにおいて、最もローサイド回路領域側のフィールドプレートと最もハイサイド回路領域側のフィールドプレートの間隔を同じにすることで、渦巻き形状のポリシリコン９の位置を同じにすることができる。このため、渦巻き形状のポリシリコン９を直線及び円弧パターンのみで形成することができ、レイアウト設計が容易になる。また、高耐圧ＰｃｈＭＯＳのローサイド側の領域を省スペース化することができる。
【００４２】
実施の形態５．
図２８は、本発明の実施の形態５に係る半導体装置のハイサイド回路領域を示す平面図である。図２９は、図２８のＩ−ＩＩに沿った高耐圧分離の断面図である。図３０は、図２８のＩＩＩ−ＩＶに沿った高耐圧ＮｃｈＭＯＳの断面図である。図３１は、図２８のＶ−ＶＩに沿った高耐圧ＰｃｈＭＯＳの断面図である。
【００４３】
本実施の形態では、実施の形態１の渦巻き形状のポリシリコン９の代わりに、互いに容量結合したポリシリコン３６と金属配線層３７を熱酸化膜１７上に形成している。この場合でも、実施の形態１と同様の効果を得ることができる。
【００４４】
また、ポリシリコン３６はポリシリコン１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃと同じ層であり、金属配線層３７は金属配線層２１，２２，２５，２６，２７，２８，３１，３２，３３と同じ層であるため、それぞれ同時に形成することができる。従って、実施の形態１に比べてポリシリコン９を形成する工程を省略することができる。
【００４５】
なお、Ｐ型基板１０及びその上の半導体層は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００４６】
４  ハイサイド回路領域、５  ローサイド回路領域、７  高耐圧ＮｃｈＭＯＳ、８  高耐圧ＰｃｈＭＯＳ、９，１８ａ，１８ｂ，１８ｃ，１９ａ，１９ｂ，１９ｃ，３６  ポリシリコン、１７  熱酸化膜、３７  金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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