(57)【特許請求の範囲】
【請求項１】
第１電源端子と当該第１電源端子に印加される電源電圧と異なる電源電圧が印加される第２電源端子との間に接続され、前記第１電源端子に入力されるサージを前記第２電源端子に吸収させる保護回路と、
前記第１電源端子にカソードが接続され、かつ、前記保護回路にアノードが接続され、前記第１電源端子に入力されるサージをトリガとして前記保護回路を動作させるツェナダイオードを含むトリガ回路と、
前記ツェナダイオードにおいて、前記カソードと前記アノードとの間に設けられ、前記カソード又は前記アノードと同一導電型を有し、かつ、前記カソード又は前記アノードの不純物密度よりも低い不純物密度を有し、前記カソードと前記アノードとのｐｎ接合部におけるサージによる電界を緩和する電界緩和領域と、
を備え、
前記アノードは、他の領域から電気的に分離された第１導電型の第１半導体領域の主面部に設けられた第１導電型とは反対の第２導電型の第２半導体領域により構成され、
前記カソードは、前記第２半導体領域の主面部に設けられ、かつ、周囲が素子分離絶縁領域により囲まれ、かつ、前記素子分離絶縁領域よりも浅く形成された第１導電型の第３半導体領域により構成され、
前記電界緩和領域は、前記第３半導体領域に沿って前記第２半導体領域の主面部に構成され、かつ、前記電界緩和領域の端部が前記素子分離絶縁領域の側面に接している
半導体集積回路。
【請求項２】
前記保護回路は、
前記第１電源端子に第１主電極領域及び第１制御電極領域が接続され、前記第２電源端子に第２主電極領域が接続された第１バイポーラトランジスタと、
前記第２電源端子に第３主電極領域が接続され、前記第１制御電極領域に第４主電極領域が接続され、前記第２主電極領域に第２制御電極領域が接続された第２バイポーラトランジスタと、を含んで構成され、
前記アノードは、前記第２制御電極領域に接続されている
請求項１に記載の半導体集積回路。
【請求項３】
第１導電型の第４半導体領域と、当該第４半導体領域の主面部に設けられ、かつ、当該第４半導体領域の不純物密度よりも高い不純物密度の第１導電型の第５半導体領域とを有する主電極領域を含んで構成された絶縁ゲート型電界効果トランジスタを備え、
前記カソードは、前記第５半導体領域の不純物密度と同一不純物密度を有し、
前記電界緩和領域は、前記第４半導体領域の不純物密度と同一不純物密度を有する
請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記第４半導体領域及び前記電界緩和領域を同一工程により形成する工程と、
前記第５半導体領域及び前記カソードを同一工程により形成する工程と、
を備えた請求項３に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路を備えた半導体集積回路及びその製造方法に関する。
【背景技術】
【０００２】
下記特許文献１には、静電サージに対する耐量を向上させた半導体保護装置が開示されている。この半導体保護装置はサイリスタ及びツェナダイオードを備えている。サイリスタは、電源端子と接地端子との間に挿入され、縦型ｎｐｎバイポーラトランジスタと横型ｐｎｐバイポーラトランジスタとを含んで構成されている。ツェナダイオードはトリガ素子として使用されている。このツェナダイオードのカソードは電源端子に接続され、アノードは縦型ｎｐｎバイポーラトランジスタのベース領域に接続されている。
【０００３】
このように構成される半導体保護装置では、電源端子に静電サージが入力されると、最初にトリガ素子としてのツェナダイオードにブレークダウンが発生する。これにより、静電サージが縦型ｎｐｎバイポーラトランジスタのベース領域に流れて、サイリスタがターンオンする。サイリスタの動作により、電源端子に入力された静電サージは内部回路に入力される前にサイリスタを通して接地端子側に流れるので、内部回路が静電サージから保護される。
【０００４】
ところで、上記半導体保護装置では、電源端子に静電サージが入力されると、ツェナダイオードに集中してサージ電流が流れる。このため、ツェナダイオードのｐｎ接合部に電界集中が発生するので、ｐｎ接合部の破壊防止の観点から、改善の余地があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３１５５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事実を考慮し、トリガ素子としてのツェナダイオードのサージに対する破壊耐性を向上させることができる半導体集積回路及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１実施態様に係る半導体集積回路は、第１電源端子と第１電源端子に印加される電源電圧と異なる電源電圧が印加される第２電源端子との間に接続され、第１電源端子に入力されるサージを第２電源端子に吸収させる保護回路と、第１電源端子にカソードが接続され、かつ、保護回路にアノードが接続され、第１電源端子に入力されるサージをトリガとして保護回路を動作させるツェナダイオードを含むトリガ回路と、ツェナダイオードにおいて、カソードとアノードとの間に設けられ、カソード又はアノードと同一導電型を有し、かつ、カソード又はアノードの不純物密度よりも低い不純物密度を有し、カソードとアノードとのｐｎ接合部におけるサージによる電界を緩和する電界緩和領域と、を備えている。アノードは、他の領域から電気的に分離された第１導電型の第１半導体領域の主面部に設けられた第１導電型とは反対の第２導電型の第２半導体領域により構成されている。カソードは、第２半導体領域の主面部に設けられ、かつ、周囲が素子分離絶縁領域により囲まれ、且つ素子分離絶縁領域よりも浅く形成された第１導電型の第３半導体領域により構成されている。電界緩和領域は、第３半導体領域に沿って第２半導体領域の主面部に構成され、電界緩和領域の端部が素子分離絶縁領域の側面に接している。

【０００８】
第１実施態様に係る半導体集積回路は、保護回路及びトリガ回路を備える。保護回路は第１電源端子と第２電源端子との間に挿入され、保護回路では第１電源端子に入力されるサージが第２電源端子に吸収される。トリガ回路はトリガ素子としてのツェナダイオードを含んで構成され、ツェナダイオードのカソードは第１電源端子に接続され、アノードは保護回路に接続される。
【０００９】
ここで、ツェナダイオードのカソードとアノードとの間に電界緩和領域が設けられ、電界緩和領域はカソード又はアノードと同一導電型を有し、かつ、カソード又はアノードの不純物密度よりも低い不純物密度を有する。このため、カソードとアノードとのｐｎ接合部における空乏層の伸びが大きくなるので、ｐｎ接合部でのサージ電流による電界集中が抑制される。
【００１２】
本発明の第３実施態様に係る半導体集積回路では、第１実施態様又は第２実施態様に係る半導体集積回路において、保護回路は、第１電源端子に第１主電極領域及び第１制御電極領域が接続され、第２電源端子に第２主電極領域が接続された第１バイポーラトランジスタと、第２電源端子に第３主電極領域が接続され、第１制御電極領域に第４主電極領域が接続され、第２主電極領域に第２制御電極領域が接続された第２バイポーラトランジスタと、を含んで構成され、アノードは、第２制御電極領域に接続されている。
【００１３】
第２実施態様に係る半導体集積回路によれば、保護回路は第１バイポーラトランジスタ及び第２バイポーラトランジスタを有するサイリスタにより構成され、サイリスタのゲートにツェナダイオードが接続された構成とされる。保護回路をサイリスタとすることにより、第１電源端子から第２電源端子へ大きなサージを流すことができる。
【００１４】
本発明の第３実施態様に係る半導体集積回路では、第１実施態様〜第２実施態様のいずれか１つに係る半導体集積回路において、第１導電型の第４半導体領域と、第４半導体領域の主面部に設けられ、かつ、第４半導体領域の不純物密度よりも高い不純物密度の第１導電型の第５半導体領域とを有する主電極領域を含んで構成された絶縁ゲート型電界効果トランジスタを備え、カソードは、第５半導体領域の不純物密度と同一不純物密度を有し、電界緩和領域は、第４半導体領域の不純物密度と同一不純物密度を有する。
【００１５】
第３実施態様に係る半導体集積回路によれば、カソード及び電界緩和領域が絶縁ゲート型電界効果トランジスタの主電極領域と同一不純物密度の同一構造とされる。このため、ツェナダイオード及び電界緩和領域を簡易に構成することができる。
【００１６】
本発明の第４実施態様に係る半導体集積回路の製造方法は、第３実施態様に係る半導体集積回路の第４半導体領域及び電界緩和領域を同一工程により形成する工程と、第５半導体領域及びカソードを同一工程により形成する工程と、を備えている。
【００１７】
第４実施態様に係る半導体集積回路の製造方法によれば、カソードが絶縁ゲート型電界効果トランジスタの第５半導体領域と同一工程により形成され、電界緩和領域が第４半導体領域と同一工程により形成される。このため、別々に形成する場合に比べて、半導体集積回路の製造工程数を削減することができる。
【発明の効果】
【００１８】
本発明によれば、トリガ素子としてのツェナダイオードのサージに対する破壊耐性を向上させることができる半導体集積回路及びその製造方法を得ることができるという優れた効果を有する。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態に係る半導体集積回路の保護回路、トリガ回路及び内部回路を示す要部回路図である。
【図２】図１に示される半導体集積回路の保護回路、トリガ回路及び内部回路の要部断面図である。
【図３】図２に示されるトリガ回路（ツェナダイオード）の拡大断面図である。
【図４】（Ａ）は一実施の形態に係る半導体集積回路の製造方法を説明する第１工程断面図、（Ｂ）は第２工程断面図、（Ｃ）は第３工程断面図である。
【図５】図２及び図３に示されるトリガ回路の電界集中箇所を示す拡大断面図である。
【図６】比較例に係るトリガ回路の電界集中箇所を示す拡大断面図である。
【発明を実施するための形態】
【００２０】
以下、図１〜図６を用いて、本発明の一実施の形態に係る半導体集積回路及びその製造方法を説明する。
【００２１】
（半導体集積回路の回路構成）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板（半導体チップ）１２の主面中央部に内部回路１４を備えている。内部回路１４の周囲であって、半導体基板１２の主面には第１電源端子２０、第２電源端子２２及び信号端子２４が配置されている。ここでは、主要な外部端子のみ示されているが、半導体基板１２には上記以外に多数の外部端子が配置されている。
【００２２】
第１電源端子２０は電源配線２０Ｌを通して内部回路１４に接続されている。第１電源端子２０には半導体集積回路１０の外部から回路動作に必要とされる電源電圧Ｖｃｃが印加される。本実施の形態に係る半導体集積回路１０は自動車等の車両に実装され、車両に積載されたバッテリからの電源電圧（例えば、直流１２Ｖ又は直流２４Ｖ）が図示省略の電源回路等を経て半導体集積回路１０へ供給される。
【００２３】
第２電源端子２２は電源配線２２Ｌを通して内部回路１４に接続されている。第２電源端子２２には半導体集積回路１０の外部から回路動作に必要とされ、かつ、電源電圧Ｖｃｃとは異なる電源電圧Ｖｓｓが印加される。電源電圧Ｖｓｓは、電源電圧Ｖｃｃよりも低い電源電圧、ここでは０Ｖ（接地電圧）である。
【００２４】
信号端子２４は、入力信号用端子として使用され、信号配線２４Ｌを通して内部回路１４の初段回路２６に接続されている。回路構成は限定されないが、本実施の形態では、初段回路２６がＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路とされている。詳しく説明すると、初段回路２６は、ｐチャネル型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）Ｑｐとｎチャネル型ＩＧＦＥＴＱｎとにより構成されている。ＩＧＦＥＴＱｐ及びＩＧＦＥＴＱｎの双方のゲート電極が信号端子２４に接続されている。信号端子２４には半導体集積回路１０の外部から信号ＩＮが入力され、入力された信号ＩＮに応じて初段回路２６の動作が制御される。なお、ＩＧＦＥＴＱｐ及びＩＧＦＥＴＱｎの双方の主電極領域としてのドレイン領域は出力端子２８を経て図示省略の次段回路に接続されている。初段回路２６から次段回路へ信号ＯＵＴが出力される。ＩＧＦＥＴＱｐの主電極領域としてのソース領域には第１電源配線２０Ｌを通して電源電圧Ｖｃｃが印加される。また、ＩＧＦＥＴＱｎの主電極領域としてのソース領域には第２電源配線２２Ｌを通して電源電圧Ｖｓｓが印加される。
【００２５】
半導体集積回路１０では、第１電源端子２０と第２電源端子２２との間に保護回路３０が挿入されている。さらに、第１電源端子２０と保護回路３０との間にはトリガ回路３２が設けられている。
【００２６】
詳しく説明すると、保護回路３０は、第１バイポーラトランジスタとしての縦型ｐｎｐバイポーラトランジスタＢ１と、第２バイポーラトランジスタとしての横型ｎｐｎバイポーラトランジスタＢ２と、抵抗Ｒ１と、抵抗Ｒ２とを含んで構成されている。第１バイポーラトランジスタＢ１では、第１主電極領域としてのエミッタ領域が第１電源端子２０と内部回路１４との間において第１電源配線２０Ｌに接続され、第１制御電極領域としてのベース領域が抵抗Ｒ２を介して第１電源配線２０Ｌに接続されている。また、第１バイポーラトランジスタＢ１の第２主電極領域としてのコレクタ領域は、第２電源端子２２と内部回路１４との間において、抵抗Ｒ１を介して第２電源配線２２Ｌに接続されている。一方、第２バイポーラトランジスタＢ２では、第３主電極領域としてのエミッタ領域が第２電源端子２２と内部回路１４との間において第２電源配線２２Ｌに接続され、第４主電極領域としてのコレクタ領域が第１バイポーラトランジスタＢ１のベース領域に及び抵抗Ｒ２を介して第１電源配線２０Ｌに接続されている。また、第２バイポーラトランジスタＢ２の第２制御電極領域としてのベース領域は第１バイポーラトランジスタＢ１のコレクタ領域に接続されている。すなわち、保護回路３０は、第２バイポーラトランジスタＢ２のベース領域をゲート（入力端子）とするサイリスタ（Thyristor）により構成されている。保護回路３０は、第１電源端子２０に入力されるサージが内部回路１４に入力される前に第２電源端子２２に吸収させる構成とされている。
【００２７】
トリガ回路３２は、本実施の形態では、ツェナダイオードＺＤにより構成されている。ツェナダイオードＺＤのカソードは第１電源端子２０に接続され、アノードは保護回路３０のゲート（第２バイポーラトランジスタＢ２のベース領域）に接続されている。ツェナダイオードＺＤは、第１電源端子２０にブレークダウン耐圧（降伏電圧）を越えるサージが入力されると、保護回路３０の動作よりも先にブレークダウンを発生させ、このブレークダウンにより保護回路３０を動作させる構成とされている。
【００２８】
（半導体集積回路の内部回路の縦断面構造）
図２に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板１２を含んで構成されている。ここでは、第２導電型としてのｐ型に設定された単結晶シリコン基板により形成されている。半導体基板１２には電源電圧Ｖｓｓが印加される。電源電圧Ｖｓｓは、半導体基板１２の主面部に設けられたｐ型ウエル領域４０及びこのｐ型ウエル領域４０の主面部に設けられたｐ型半導体領域（基板コンタクト領域）５６を介して半導体基板１２に印加される。
【００２９】
ｐ型ウエル領域４０は半導体基板１２の不純物密度よりも高い不純物密度に設定されている。ｐ型半導体領域５６はｐ型ウエル領域４０の不純物密度よりも高い不純物密度に設定されている。ｐ型ウエル領域４０は、内部回路１４のＩＧＦＥＴＱｎの形成領域に設けられ、ｐ型半導体領域５６を通して電源電圧Ｖｓｓに印加されている。また、半導体基板１２の主面部には、この半導体基板１２及びｐ型ウエル領域４０から電気的に分離された（他の領域から電気的に分離された）第１半導体領域としてのｎ型ウエル領域４２が設けられている。ｎ型ウエル領域４２は、内部回路１４のＩＧＦＥＴＱｐの形成領域、保護回路３０の形成領域及びトリガ回路３２の形成領域に設けられている。ｎ型ウエル領域４２の主面部にはｎ型ウエル領域４２の不純物密度よりも高い不純物密度に設定されたｎ型半導体領域６２が設けられ、ｎ型ウエル領域４２はｎ型半導体領域６２を通して電源電圧Ｖｃｃに印加されている。
【００３０】
内部回路１４のＩＧＦＥＴＱｐは、素子分離絶縁領域４６及びｎ型チャネルストッパ領域４８ｎに周囲を囲まれた領域において、ｎ型ウエル領域４２の主面部に設けられている。本実施の形態において、素子分離絶縁領域４６は、基板選択酸化技術により形成されたフィールド酸化膜（シリコン酸化膜）により形成されている。ｎ型チャネルストッパ領域４８ｎは、素子分離絶縁領域４６の下面に沿ってｎ型ウエル領域４２の主面部に設けられている。ｎ型チャネルストッパ領域４８ｎは、ｎ型ウエル領域４２の不純物密度よりも高く、かつ、ｎ型半導体領域６２の不純物密度よりも低い不純物密度に設定されている。
【００３１】
ＩＧＦＥＴＱｐは、チャネル形成領域と、ゲート絶縁膜５０と、ゲート電極５２と、ソース領域及びドレイン領域として使用される一対の主電極領域５４とを含んで構成されている。チャネル形成領域はｎ型ウエル領域４２を利用して形成されている。本実施の形態では、主電極領域５４は、低不純物密度のｐ型半導体領域５８と、このｐ型半導体領域５８の主面部に設けられた高不純物密度のｐ型半導体領域５６とを含んで構成された二重拡散構造（double diffusion structure）とされている。ｐ型半導体領域５８は、ｎ型ウエル領域４２の接合深さよりも浅い、０．３８μｍ〜０．５２μｍの接合深さを有し、ｐ型ウエル領域４０の不純物密度よりも高い、１０18 atoms/cm3 〜１０19 atoms/cm3の不純物密度に設定されている。ｐ型半導体領域５６は、ｐ型半導体領域５８の接合深さよりも浅い、０．３２μｍ〜０．３６μｍの深さを有し、ｐ型半導体領域５８の不純物密度よりも高い、１０20 atoms/cm3の不純物密度に設定されている。ｐ型半導体領域５６及びｐ型半導体領域５８は、素子分離絶縁領域４６及びゲート電極５２をマスクとし、ｐ型不純物をイオン注入法を用いてｎ型ウエル領域４２の主面部に注入することにより形成されている。このため、ｐ型半導体領域５６及びｐ型半導体領域５８は素子分離絶縁領域４６、ゲート電極５２のそれぞれに対して自己整合により形成されている。
【００３２】
ゲート絶縁膜５０は、ｎ型ウエル領域４２の主面上に設けられ、例えばシリコン酸化膜により形成されている。ゲート絶縁膜５０は、オキシナイトライド膜や、シリコン酸化膜とシリコン窒化膜とを積層した複合膜により形成してもよい。ゲート電極５２は、ゲート絶縁膜５０上に設けられ、例えばシリコン多結晶膜により形成されている。シリコン多結晶膜には例えば燐や硼素が導入され、シリコン多結晶膜の抵抗値が調整されて低く設定されている。ゲート電極５２は、シリコン多結晶膜上に高融点金属膜や高融点金属シリサイド膜を積層した複合膜により形成してもよい。
【００３３】
ＩＧＦＥＴＱｎは、素子分離絶縁領域４６及びｐ型チャネルストッパ領域４８ｐに周囲を囲まれた領域において、ｐ型ウエル領域４０の主面部に設けられている。ｐ型チャネルストッパ領域４８ｐは、ｐ型ウエル領域４０の不純物密度よりも高く、かつ、ｐ型半導体領域５６の不純物密度よりも低い不純物密度に設定されている。
【００３４】
ＩＧＦＥＴＱｎは、チャネル形成領域と、ゲート絶縁膜５０と、ゲート電極５２と、ソース領域及びドレイン領域として使用される一対の主電極領域６０とを含んで構成されている。チャネル形成領域はｐ型ウエル領域４０を利用して形成されている。主電極領域６０は、主電極領域５４と同様に二重拡散構造とされ、低不純物密度のｎ型半導体領域６４と、このｎ型半導体領域６４の主面部に設けられた高不純物密度のｎ型半導体領域６２とを含んで構成されている。ｎ型半導体領域６４は、ｐ型半導体領域５８の接合深さと同等の接合深さを有し、ｐ型半導体領域５８の不純物密度と同等の不純物密度に設定されている。ｎ型半導体領域６２は、ｐ型半導体領域５６の深さと同等の深さを有し、ｐ型半導体領域５６の不純物密度と同等の不純物密度に設定されている。ｐ型半導体領域５６及びｐ型半導体領域５８と同様に、ｎ型半導体領域６２及びｎ型半導体領域６４は素子分離絶縁領域４６、ゲート電極５２のそれぞれに対して自己整合により形成されている。なお、ＩＧＦＥＴＱｎのゲート絶縁膜５０及びゲート電極５２は、ＩＧＦＥＴＱｐのゲート絶縁膜５０及びゲート電極５２と同一構造により構成されている。
【００３５】
（保護回路の縦断面構造）
図２に示されるように、保護回路３０の第１バイポーラトランジスタＢ１は、エミッタ領域としてのｐ型半導体領域５６と、ベース領域としてのｎ型ウエル領域４２と、コレクタ領域としてのｐ型半導体基板１２とを含んで構成されている。第１バイポーラトランジスタＢ１は、ｐ型半導体領域５６と半導体基板１２との間に半導体基板１２の厚さ方向に電流を流す縦型ｐｎｐバイポーラトランジスタとして構成されている。一方、第２バイポーラトランジスタＢ２は、エミッタ領域としてのｎ型半導体領域６２と、ベース領域としてのｐ型ウエル領域４４と、コレクタ領域としてのｎ型ウエル領域４２とを含んで構成されている。ｐ型ウエル領域４４は、ｎ型ウエル領域４２の主面部に設けられ、ｐ型ウエル領域４０の不純物密度よりも高く、かつ、ＩＧＦＥＴＱｐのｐ型半導体領域５８の不純物密度よりも低い、１０17 atoms/cm3 〜１０18 atoms/cm3の不純物密度に設定されている。ｎ型半導体領域６２はこのｐ型ウエル領域４４の主面部に設けられている。第２バイポーラトランジスタＢ２は、ｎ型半導体領域６２とｎ型ウエル領域４２との間に半導体基板１２の面方向に電流を流す横型ｎｐｎバイポーラトランジスタとして構成されている。
【００３６】
抵抗Ｒ１は、第１バイポーラトランジスタＢ１のコレクタ領域としての半導体基板１２により構成されている。また、抵抗Ｒ２は、第１バイポーラトランジスタＢ１のベース領域としてのｎ型ウエル領域４２により構成されている。
【００３７】
（トリガ回路の縦断面構造）
図２及び図３に示されるように、トリガ回路３２のツェナダイオードＺＤは、アノード及び第２半導体領域としてのｐ型ウエル領域４４Ｄと、カソード及び第３半導体領域としてのｎ型半導体領域６２Ｄとを含んで構成されている。詳しく説明すると、ｐ型ウエル領域４４Ｄは、ｐ型ウエル領域４４に対して、同一不純物密度、かつ、同一接合深さを有する同一構造により構成され、更にｐ型ウエル領域４４に一体に構成されている（電気的に接続されている）。ｎ型半導体領域６２Ｄは、素子分離絶縁領域４６及びｐ型チャネルストッパ領域４８ｐに周囲を囲まれた領域において、ｐ型ウエル領域４４Ｄの主面部に設けられている。ｎ型半導体領域６２Ｄは、ＩＧＦＥＴＱｎの主電極領域６０の高不純物密度のｎ型半導体領域６２に対して、同一不純物密度、かつ、同一深さを有する同一構造とされている。
【００３８】
そして、ツェナダイオードＺＤのｎ型半導体領域６２Ｄとｐ型ウエル領域４４Ｄとの間に、ｎ型半導体領域６２Ｄと同一導電型を有し、かつ、ｎ型半導体領域６２Ｄの不純物密度よりも低い不純物密度を有する電界緩和領域６４Ｄが設けられている。図３に示されるように、電界緩和領域６４Ｄは、ｎ型半導体領域６２Ｄのｐ型ウエル領域４４Ｄ側の底面に沿ってｐ型ウエル領域４４Ｄの主面部に設けられている。ｎ型ウエル領域４４Ｄ及び電界緩和領域６４Ｄは、素子分離絶縁領域４６をマスクとして、ｎ型不純物をイオン注入法を用いて注入することにより形成されているので、素子分離絶縁領域４６の端部のバーズビーク４６Ａに対して自己整合により形成されている。さらに、電界緩和領域６４Ｄの端部は、バーズビーク４６Ａとオーバーラップして、素子分離絶縁領域４６の端部に回り込んで構成されている。本実施の形態において、電界緩和領域６４Ｄは、ＩＧＦＥＴＱｎの主電極領域６０の低不純物密度のｎ型半導体領域６４に対して、同一不純物密度、かつ、同一深さを有する同一構造とされている。電界緩和領域６４Ｄを備えることにより、電界緩和領域６４Ｄが実効的なカソードとして作用する。そして、ツェナダイオードＺＤは、高不純物密度のｎ型半導体領域６２Ｄと低不純物密度のｐ型ウエル領域４４Ｄとのｐｎ接合部から、低不純物密度のｎ型半導体領域と低不純物密度のｐ型ウエル領域４４Ｄとのｐｎ接合部となる。
【００３９】
（半導体集積回路の製造方法）
本実施の形態に係る半導体集積回路１０の製造方法は以下の通りである。ｐ型半導体基板１２の主面部において、ｐ型ウエル領域４０及びｎ型ウエル領域４２が形成される（図２参照）。ｐ型ウエル領域４０は、内部回路１４のＩＧＦＥＴＱｎの形成領域において、半導体基板１２の主面部に形成される。ｎ型ウエル領域４２は、内部回路１４のＩＧＦＥＴＱｐの形成領域、保護回路３０の形成領域及びトリガ回路３２の形成領域において、半導体基板１２の主面部に形成される。
【００４０】
図４（Ａ）に示されるように、ｎ型ウエル領域４２の主面部において、保護回路３０の形成領域にｐ型ウエル領域４４が形成される。このｐ型ウエル領域４４を形成する工程と同一工程により、保護回路３０の形成領域内に配置されるトリガ回路３２の形成領域にｐ型ウエル領域４４Ｄが形成される。ｐ型ウエル領域４４、ｐ型ウエル領域４４Ｄは、いずれも、ｎ型ウエル領域４２の主面部に導入されたｐ型不純物を活性化させて形成される。ｐ型不純物の導入にはイオン注入法が使用され、ｐ型不純物はフォトリソグラフィ技術により形成されたマスクを用いて選択的に導入される。なお、不純物の導入には、イオン注入法に代えて、固相拡散法が使用されてもよい。
【００４１】
次に、素子分離絶縁領域４６、ｐ型チャネルストッパ領域４８ｐ及びｎ型チャネルストッパ領域４８ｎが形成される（図２参照）。素子分離絶縁領域４６は、前述の通り基板選択酸化技術により、ｐ型ウエル領域４０、ｎ型ウエル領域４２、ｐ型ウエル領域４４、ｐ型ウエル領域４４Ｄのそれぞれの主面上に形成される。ｐ型チャネルストッパ領域４８ｐは、素子分離絶縁領域４６下においてｐ型ウエル領域４０の主面部、ｐ型ウエル領域４４の主面部及びｐ型ウエル領域４４Ｄの主面部に形成される。ｎ型チャネルストッパ領域４８ｎは、素子分離絶縁領域４６下においてｎ型ウエル領域４２の主面部に形成される。
【００４２】
次に、ＩＧＦＥＴＱｐの形成領域において、ｎ型ウエル領域４２の主面上にゲート絶縁膜５０、ゲート電極５２のそれぞれが順次形成される（図２参照）。この工程と同一工程により、ＩＧＦＥＴＱｎの形成領域において、ｐ型ウエル領域４０の主面上にゲート絶縁膜５０、ゲート電極５２のそれぞれが順次形成される。
【００４３】
次に、ＩＧＦＥＴＱｐの形成領域において、ｎ型ウエル領域４２の主面部にｐ型半導体領域５８を形成する低不純物密度のｐ型不純物５８ｐが導入される（図４（Ｂ）参照）。引き続き、ＩＧＦＥＴＱｐの形成領域において、ｎ型ウエル領域４２の主面部にｐ型半導体領域５６を形成する高不純物密度のｐ型不純物５６ｐが導入される。ｐ型不純物５８ｐ、ｐ型不純物５６ｐは、いずれもイオン注入法により、ゲート電極５２及び素子分離絶縁領域４６に対して自己整合で導入される。ここで、ｐ型不純物５６ｐは、ｐ型ウエル領域４０の主面部、ｎ型ウエル領域４２の主面部、ｐ型ウエル領域４４の主面部にも同一工程により導入される。
【００４４】
図４（Ｂ）に示されるように、ＩＧＦＥＴＱｎの形成領域において、ｐ型ウエル領域４０の主面部にｎ型半導体領域６４を形成する低不純物密度のｎ型不純物６４ｎが導入される。ｎ型不純物６４ｎはイオン注入法により、ゲート電極５２及び素子分離絶縁領域４６に対して自己整合で導入される。ここで、ｎ型不純物６４ｎは、ツェナダイオードＺＤの形成領域にも同一工程により導入され、活性化後に電界緩和領域６４Ｄとして形成される。ツェナダイオードＺＤの形成領域において、ｎ型不純物６４ｎは素子分離絶縁領域４６の端部のバーズビーク４６Ａに対して自己整合によりｐ型ウエル領域４４Ｄの主面部に導入される。
【００４５】
図４（Ｃ）に示されるように、ＩＧＦＥＴＱｎの形成領域において、ｐ型ウエル領域４０の主面部にｎ型半導体領域６２を形成する高不純物密度のｎ型不純物６２ｎが導入される。ｎ型不純物６２ｎは、ｎ型不純物６４ｎと同様にイオン注入法により、ゲート電極５２及び素子分離絶縁領域４６に対して自己整合により導入される。ここで、ｎ型不純物６２ｎは、ツェナダイオードＺＤの形成領域にも同一工程により導入される。ツェナダイオードＺＤの形成領域において、ｎ型不純物６２ｎは、ｎ型不純物６４ｎよりも若干浅い領域に導入され、かつ、素子分離絶縁領域４６の端部のバーズビーク４６Ａに対して自己整合によりｐ型ウエル領域４４Ｄの主面部に導入される。なお、ｎ型不純物６４ｎ、ｎ型不純物６２ｎは、フォトリソグラフィ技術により形成された図示省略のマスクを用いて導入される。また、ｎ型不純物６２ｎは、ｎ型ウエル領域４２の主面部、ｐ型ウエル領域４４の主面部にも同一工程により導入される。
【００４６】
次に、アニール（活性化処理）が実施され、ｐ型不純物５６ｐ、ｐ型不純物５８ｐ、ｎ型不純物６２ｎ及びｎ型不純物６４ｎが熱拡散により活性化される。内部回路１４の形成領域では、ｐ型不純物５６ｐによりｐ型半導体領域５６が形成されると共に、ｐ型不純物５８ｐによりｐ型半導体領域５８が形成され、主電極領域５４を有するＩＧＦＥＴＱｐが完成する。また、ｎ型不純物６２ｎによりｎ型半導体領域６２が形成されると共に、ｎ型不純物６４ｎによりｎ型半導体領域６４が形成され、主電極領域６０を有するＩＧＦＥＴＱｎが完成する。一方、保護回路３０の形成領域では、ｐ型半導体領域５６が形成されると、ｐ型半導体領域５６、ｎ型ウエル領域４２及び半導体基板１２を含んで構成される第１バイポーラトランジスタＢ１が完成する。また、ｎ型半導体領域６２が形成されると、ｎ型半導体領域６２、ｐ型ウエル領域４４及びｎ型ウエル領域４２を含んで構成される第２バイポーラトランジスタＢ２が完成する。
【００４７】
トリガ回路３２の形成領域では、アノードとしてのｐ型ウエル領域４４Ｄと、カソードとしてのｎ型半導体領域６２Ｄとを有すツェナダイオードＺＤが完成する。そして、ｎ型不純物６４Ｄの導入及び活性化により、ツェナダイオードＺＤに電界緩和領域６４Ｄが形成される。
【００４８】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０は、図１に示されるように、保護回路３０及びトリガ回路３２を備える。保護回路３０は第１電源端子２０と第２電源端子２２との間に挿入され、保護回路３０では第１電源端子２０に入力されるサージが第２電源端子２２に吸収される。トリガ回路３２はトリガ素子としてのツェナダイオードＺＤを含んで構成され、ツェナダイオードＺＤのカソードは第１電源端子２０に接続され、アノードは保護回路３０に接続される。
【００４９】
ここで、図２及び図３に示されるように、ツェナダイオードＺＤのカソードとアノードとの間に電界緩和領域６４Ｄが設けられ、電界緩和領域６４Ｄはカソードと同一導電型を有し、かつ、カソードの不純物密度よりも低い不純物密度を有する。ツェナダイオードＺＤでは、第１電源端子２０からカソード（ｎ型半導体領域６２Ｄ）にブレークダウン耐圧を超えるサージが入力されると、ブレークダウンが生じ、図５に示されるように、サージ電流Ｉがアノード（ｐ型ウエル領域４４Ｄ）へ流れる。ツェナダイオードＺＤのｐｎ接合部は低不純物密度の電界緩和領域６４Ｄと低不純物密度のアノードとにより形成される。このため、ｐｎ接合部から電界緩和領域６４Ｄ側への空乏層の伸びが大きくなると共に、ｐｎ接合部からｐ型ウエル領域４４Ｄ側への空乏層の伸びが大きくなる。この空乏層の拡がりにより、ｐｎ接合部でのサージ電流Ｉによる電界集中が抑制される。図２及び図５に示されるように、サージ電流Ｉによる電界集中ＥＣは、ツェナダイオードＺＤの中央部ややｐ型半導体領域５６側に生じる。これはサージ電流Ｉがｐ型半導体領域５６を通して第２電源端子２２に流れるためである。
【００５０】
一方、図６に示されるように、比較例に係るツェナダイオードＺＤは電界緩和領域６４Ｄを備えていない。このため、カソード（ｎ型半導体領域６２Ｄ）とアノード（ｐ型ウエル領域４４Ｄ）とのｐｎ接合部での空乏層の拡がりが小さく、サージ電流Ｉによる電界集中ＥＣが発生し易い。
【００５１】
このように、本実施の形態に係る半導体集積回路１０によれば、トリガ素子としてのツェナダイオードＺＤのサージ電流Ｉに対する破壊耐性を向上させることができる。
【００５２】
また、本実施の形態に係る半導体集積回路１０では、図３に示されるように、ツェナダイオードＺＤのアノードはｐ型ウエル領域４４Ｄにより構成され、カソードは、周囲が素子分離絶縁領域４６に囲まれたｎ型半導体領域６２Ｄにより構成される。ここで、電界緩和領域６４Ｄは、ｎ型半導体領域６２Ｄの底面に沿ってｐ型ウエル領域４４Ｄの主面部に構成され、かつ、素子分離絶縁領域４６の端部のバーズビーク４６Ａに回り込んで構成される。このため、図５に示されるように、カソードとアノードとのｐｎ接合部において、サージ電流Ｉが集中し易い素子分離絶縁領域４６の端部での空乏層の伸びが大きくなるので、素子分離絶縁領域４６の端部でのサージ電流Ｉによる電界集中ＥＣが抑制される。
【００５３】
さらに、本実施の形態に係る半導体集積回路１０では、図１及び図２に示されるように、保護回路３０は第１バイポーラトランジスタＢ１及び第２バイポーラトランジスタＢ２を有するサイリスタにより構成される。そして、サイリスタのゲートにトリガ回路３２のツェナダイオードＺＤが接続された構成とされる。保護回路３０をサイリスタとすることにより、第１電源端子２０から第２電源端子２２へ大きなサージ電流Ｉを流すことができる。
【００５４】
また、本実施の形態に係る半導体集積回路１０では、図２に示されるように、ツェナダイオードＺＤのカソードのｎ型半導体領域６２ＤがＩＧＦＥＴＱｎの主電極領域６０のｎ型半導体領域６２と同一不純物密度の同一構造とされる。加えて、電界緩和領域（ｎ型半導体領域）６４Ｄが主電極領域６０のｎ型半導体領域６４と同一不純物密度の同一構造とされる。このため、ツェナダイオードＺＤ及び電界緩和領域６４Ｄを簡易に構成することができる。
【００５５】
さらに、本実施の形態に係る半導体集積回路１０の製造方法では、ツェナダイオードＺＤのカソード（ｎ型半導体領域６２Ｄ）がＩＧＦＥＴＱｎのｎ型半導体領域６２と同一工程により形成される。加えて、電界緩和領域（ｎ型半導体領域）６４ＤがＩＧＦＥＴＱｎのｎ型半導体領域６４と同一工程により形成される。このため、別々に形成する場合に比べて、半導体集積回路１０の製造工程数を削減することができる。
【００５６】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、縦型ｎｐｎバイポーラトランジスタ及び横型ｐｎｐバイポーラトランジスタを含んで構成される保護回路を備えてもよい。また、保護回路はサイリスタに加えてクランプ素子を含んで構成されてもよい。
さらに、本発明は、トリガ回路において、第１電源端子とツェナダイオードのカソードとの間に抵抗を備えてもよい。また、本発明は、電界緩和領域をアノードと同一導電型、かつ、アノードよりも低不純物密度のｐ型半導体領域により構成してもよい。さらに、本発明は、内部回路のＩＧＦＥＴに主電極領域のチャネル形成領域側の不純物密度を低く設定したＬＤＤ（lightly doped drain）構造を採用し、この主電極領域の低不純物密度の半導体領域と同一構造、若しくは同一工程により電界緩和領域を形成してもよい。また、本発明は、ＩＧＦＥＴの主電極領域に関係なく、単独工程により電界緩和領域を形成してもよい。
【符号の説明】
【００５７】
１０  半導体集積回路
１２  半導体基板
１４  内部回路
２０  第１電源端子
２２  第２電源端子
３０  保護回路
３２  トリガ回路
４０、４４  ｐ型ウエル領域
４４Ｄ  ｐ型ウエル領域（アノード）
４２  ｎ型ウエル領域
４６  素子分離絶縁領域
５４、６０  主電極領域
５６、５８  ｐ型半導体領域
６２、６４  ｎ型半導体領域
６２Ｄ  ｎ型半導体領域（カソード）
６４Ｄ  電界緩和領域
Ｑｎ、Ｑｐ  ＩＧＦＥＴ
Ｂ１、Ｂ２  バイポーラトランジスタ
Ｒ１、Ｒ２  抵抗
【図１】
0006554025.tif 000002
【図２】
0006554025.tif 000003
【図３】
0006554025.tif 000004
【図４】
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【図５】
0006554025.tif 000006
【図６】
0006554025.tif 000007