(57)【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって、
メモリアレイエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記基板の上方に、かつ前記基板から絶縁されている、第１の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記第１の導電層の上方に、かつ前記第１の導電層から絶縁されている、第２の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記第２の導電層の上方に、第１の絶縁層を形成することと、
前記メモリアレイエリアにおいて、前記第１の絶縁層並びに前記第１及び第２の導電層の部分を通してエッチングして、スタックの対を形成することであって、前記スタックの各々が、前記第１の導電層のブロックの上方に、かつ前記第１の導電層のブロックから絶縁されている、前記第２の導電層のブロックを含む、エッチングすることと、
前記基板においてソース領域を形成することであって、前記ソース領域の各々が、前記スタックの対のうちの１つの前記スタックの間に配置される、形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第３の導電層を形成することと、
前記コアデバイス及びＨＶデバイスエリアから前記第３の導電層を除去することと、
前記メモリアレイにおいて、前記第１の絶縁層及び前記第３の導電層の上方に、かつ前記コアデバイス及びＨＶデバイスエリアにおいて、前記第１の絶縁層の上方に、第２の絶縁層を形成することと、
前記第１及び第２の絶縁層、並びに前記第１及び第２の導電層を、前記コアデバイス及びＨＶデバイスエリアから除去することと、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、導電ゲートを形成することと、
前記メモリアレイエリアにおいて、前記第２の絶縁層を除去することと、
前記第３の導電層の部分を除去して、前記スタックの対に隣接し、かつ前記スタックの対から絶縁されている、前記第３の導電層のブロックを形成することと、
前記メモリアレイエリアにおいて、前記第３の導電層の前記ブロックに隣接する前記基板において、ドレイン領域を形成することと、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記導電ゲートに隣接する前記基板において、第２のソース及び第２のドレイン領域を形成することと、を含む、方法。
【請求項２】
前記第１の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項１に記載の方法。
【請求項３】
前記第２の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項１に記載の方法。
【請求項４】
前記第１の導電層、第２の導電層、及び第３の導電層が、ポリシリコンである、請求項１に記載の方法。
【請求項５】
前記導電ゲートが、ポリシリコンである、請求項１に記載の方法。
【請求項６】
前記導電ゲートが、金属である、請求項１に記載の方法。
【請求項７】
前記導電ゲートが、高Ｋ材料によって前記基板から絶縁されている、請求項６に記載の方法。
【請求項８】
前記コアデバイス及びＨＶデバイスエリアから前記第３の導電層を除去することが、
前記メモリアレイエリアから前記第３の導電層の頂点部分を除去して、前記スタックの対のうちの１つの前記スタックの間に各々配置された前記第３の導電層の複数のブロックをもたらすことを更に含む、請求項１に記載の方法。
【請求項９】
前記ＨＶデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁が、前記コアデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁よりも厚い、請求項１に記載の方法。
【請求項１０】
前記導電ゲートを形成することが、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記基板の上に直接第３の絶縁層を形成することと、
前記コアデバイスエリアにおいて、前記第３の絶縁層を除去することと、
前記コアデバイスエリアにおいて、前記基板の上に直接第４の絶縁層を形成することと、
前記ＨＶデバイスエリアにおいて、前記第３の絶縁層の上に直接、かつ前記コアデバイスエリアにおいて、前記第４の絶縁層の上に直接、前記導電ゲートを形成することと、を更に含み、
前記第３の絶縁層が、前記第４の絶縁層よりも厚い、請求項１に記載の方法。
【請求項１１】
メモリデバイスを形成する方法であって、
メモリアレイエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記基板の上方に、かつ前記基板から絶縁されている、第１の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記第１の導電層の上方に、かつ前記第１の導電層から絶縁されている、第２の導電層を形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、前記第２の導電層の上方に、第１の絶縁層を形成することと、
前記メモリアレイエリアにおいて、前記第１の絶縁層並びに前記第１及び第２の導電層の部分を通してエッチングして、スタックの対を形成することであって、前記スタックの各々が、前記第１の導電層のブロックの上方に、かつ前記第１の導電層のブロックから絶縁されている、前記第２の導電層のブロックを含む、エッチングすることと、
前記基板においてソース領域を形成することであって、前記ソース領域の各々が、前記スタックの対のうちの１つの前記スタックの間に配置される、形成することと、
前記メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第３の導電層を形成することと、
前記コアデバイス及びＨＶデバイスエリアから前記第３の導電層を除去することと、
前記メモリアレイにおいて、前記第１の絶縁層及び前記第３の導電層の上方に、かつ前記コアデバイス及びＨＶデバイスエリアにおいて、前記第１の絶縁層の上方に、第２の絶縁層を形成することと、
前記第１及び第２の絶縁層、並びに前記第１及び第２の導電層を、前記コアデバイス及びＨＶデバイスエリアから除去することと、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、第４の導電層を形成することと、
前記メモリアレイエリアにおいて、前記第２の絶縁層を除去することと、
前記第３の導電層の部分を除去して、前記スタックの対に隣接し、かつ前記スタックの対から絶縁されている、前記第３の導電層のブロックを形成することと、
前記第４の導電層の部分を除去して、前記コアデバイス及びＨＶデバイスエリアにおいて、前記基板の上方に配置され、かつ前記基板から絶縁されている、導電ゲートを形成することと、
前記メモリアレイエリアにおいて、前記第３の導電層の前記ブロックに隣接する前記基板において、ドレイン領域を形成することと、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記導電ゲートに隣接する前記基板において、第２のソース及び第２のドレイン領域を形成することと、を含む、方法。
【請求項１２】
前記第１の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項１１に記載の方法。
【請求項１３】
前記第２の絶縁層が、酸化物、窒化物、又は酸化物と窒化物との複合物である、請求項１１に記載の方法。
【請求項１４】
前記第１の導電層、第２の導電層、及び第３の導電層が、ポリシリコンである、請求項１１に記載の方法。
【請求項１５】
前記第４の導電層が、ポリシリコンである、請求項１１に記載の方法。
【請求項１６】
前記第４の導電層が、金属である、請求項１１に記載の方法。
【請求項１７】
前記第４の導電層が、高Ｋ材料によって前記基板から絶縁される、請求項１６に記載の方法。
【請求項１８】
前記コアデバイス及びＨＶデバイスエリアから前記第３の導電層を除去することが、
前記メモリアレイエリアから前記第３の導電層の頂点部分を除去して、前記スタックの対のうちの１つの前記スタックの間に各々配置された前記第３の導電層の複数のブロックをもたらすことを更に含む、請求項１１に記載の方法。
【請求項１９】
前記ＨＶデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁が、前記コアデバイスエリアにおける前記導電ゲートと前記基板との間の絶縁よりも厚い、請求項１１に記載の方法。
【請求項２０】
前記導電ゲートを形成することが、
前記コアデバイス及びＨＶデバイスエリアにおいて、前記基板の上に直接第３の絶縁層を形成することと、
前記コアデバイスエリアにおいて、前記第３の絶縁層を除去することと、
前記コアデバイスエリアにおいて、前記基板の上に直接第４の絶縁層を形成することと、
前記ＨＶデバイスエリアにおいて、前記第３の絶縁層の上に直接、かつ前記コアデバイスエリアにおいて、前記第４の絶縁層の上に直接、前記第４の導電層を形成することと、を更に含み、
前記第３の絶縁層が、前記第４の絶縁層よりも厚い、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本出願は、参照により本明細書に組み込まれる、２０１５年１０月１２日出願の米国仮出願第６２／２４０，３８９号の利益を主張するものである。
【０００２】
本発明は、不揮発性フラッシュメモリデバイスに関し、より具体的には、コア及び高圧論理デバイスと同じチップの上に埋め込まれるフラッシュメモリのアレイに関する。
【背景技術】
【０００３】
分割ゲート不揮発性メモリデバイスは、当技術分野において公知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。現在、低圧論理デバイス（コアデバイス）及びより高圧の論理デバイス（ＨＶデバイス）などの他の論理デバイスと同じチップの上に、不揮発性フラッシュメモリセルを形成することが既知である。高Ｋ金属材料からのメモリセルゲート及び／又は論理デバイスのゲート（ＨＫＭＧ−金属層の下の高Ｋ誘電体層）の作製も既知である。しかしながら、別々のマスキング及び処理工程は、典型的には、メモリセル、コアデバイス、及びＨＶデバイスを別々に形成するのに使用され、基板の１つのエリアにおいてデバイスを形成するための処理工程は、基板の他のエリアにおいて形成されるデバイスに悪影響を与え得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、相互の影響を最小化し、かつフラッシュメモリと論理／ＨＶデバイスとの間で適合性となるように、論理デバイスと同じチップの上に分割ゲート不揮発性メモリデバイスを形成するための技法である。
【課題を解決するための手段】
【０００５】
上記問題及び必要性は、メモリデバイスを形成する方法によって解決され、この方法は、メモリアレイエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、基板の上方に、かつ基板から絶縁されている、第１の導電層を形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第１の導電層の上方に、かつ第１の導電層から絶縁されている、第２の導電層を形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第２の導電層の上方に、第１の絶縁層を形成することと、メモリアレイエリアにおいて、第１の絶縁層並びに第１及び第２の導電層の部分を通してエッチングして、スタックの対を形成することであって、スタックの各々が、第１の導電層のブロックの上方に、かつ第１の導電層のブロックから絶縁されている、第２の導電層のブロックを含む、エッチングすることと、基板においてソース領域を形成することであって、ソース領域の各々が、スタックの対のうちの１つのスタックの間に配置される、形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第３の導電層を形成することと、コアデバイス及びＨＶデバイスエリアから第３の導電層を除去することと、メモリアレイにおいて、第３の導電層の上方に、かつコアデバイス及びＨＶデバイスエリアにおいて、第１の導電層の上方に、第２の絶縁層を形成することと、第１及び第２の絶縁層、並びに第１及び第２の導電層を、コアデバイス及びＨＶデバイスエリアから除去することと、コアデバイス及びＨＶデバイスエリアにおいて、基板の上方に配置され、かつ基板から絶縁されている、導電ゲートを形成することと、メモリアレイエリアにおいて、第２の絶縁層を除去することと、第３の導電層の部分を除去して、スタックの対に隣接し、かつスタックの対から絶縁されている、第３の導電層のブロックを形成することと、メモリアレイエリアにおいて、第３の導電層のブロックに隣接する基板において、ドレイン領域を形成することと、コアデバイス及びＨＶデバイスエリアにおいて、導電ゲートに隣接する基板において、第２のソース及び第２のドレイン領域を形成することと、を含む。
【０００６】
メモリデバイスを形成する方法は、メモリアレイエリア、コアデバイスエリア、及びＨＶデバイスエリアを有する半導体基板を提供することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、基板の上方に、かつ基板から絶縁されている、第１の導電層を形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第１の導電層の上方に、かつ第１の導電層から絶縁されている、第２の導電層を形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第２の導電層の上方に、第１の絶縁層を形成することと、メモリアレイエリアにおいて、第１の絶縁層並びに第１及び第２の導電層の部分を通してエッチングして、スタックの対を形成することであって、スタックの各々が、第１の導電層のブロックの上方に、かつ第１の導電層のブロックから絶縁されている、第２の導電層のブロックを含む、エッチングすることと、基板においてソース領域を形成することであって、ソース領域の各々が、スタックの対のうちの１つのスタックの間に配置される、形成することと、メモリアレイ、コアデバイス、及びＨＶデバイスエリアにおいて、第３の導電層を形成することと、コアデバイス及びＨＶデバイスエリアから第３の導電層を除去することと、メモリアレイにおいて、第３の導電層の上方に、かつコアデバイス及びＨＶデバイスエリアにおいて、第１の導電層の上方に、第２の絶縁層を形成することと、第１及び第２の絶縁層、並びに第１及び第２の導電層を、コアデバイス及びＨＶデバイスエリアから除去することと、コアデバイス及びＨＶデバイスエリアにおいて、基板の上方に配置され、かつ基板から絶縁されている、第４の導電層を形成することと、メモリアレイエリアにおいて、第２の絶縁層を除去することと、第３の導電層の部分を除去して、スタックの対に隣接し、かつスタックの対から絶縁されている、第３の導電層のブロックを形成することと、第４の導電層の部分を除去して、コアデバイス及びＨＶデバイスエリアにおいて、基板の上方に配置され、かつ基板から絶縁されている、導電ゲートを形成することと、メモリアレイエリアにおいて、第３の導電層のブロックに隣接する基板において、ドレイン領域を形成することと、コアデバイス及びＨＶデバイスエリアにおいて、導電ゲートに隣接する基板において、第２のソース及び第２のドレイン領域を形成することと、を含む。
【０００７】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１】基板のメモリアレイ、コアデバイス、及びＨＶデバイスエリアの側断面図である。
【図２Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図２Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図２Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図２Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図３Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図３Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図３Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図３Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図４Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図４Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図４Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図４Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図５Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図５Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図５Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図５Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図６Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図６Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図６Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図６Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図７Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図７Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図７Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図７Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図８Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図８Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図８Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図８Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図９Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図９Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図９Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図９Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１０Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１０Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１０Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図１０Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１１Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１１Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１１Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図１１Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１２Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１２Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１２Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図１２Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１３Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１３Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１３Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図１３Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１４Ａ】メモリセルを形成する工程を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１４Ｂ】メモリセルを形成する工程を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１４Ｃ】コアデバイスを形成する工程を例解する基板のコアデバイスエリア部分の断面図である。
【図１４Ｄ】ＨＶデバイスを形成する工程を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１５Ａ】メモリセルを形成する工程の代替の実施形態を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１５Ｂ】メモリセルを形成する工程の代替の実施形態を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１５Ｃ】コアデバイスを形成する工程の代替の実施形態を例解する基板のコアデバイスエリア部分の断面図である。
【図１５Ｄ】ＨＶデバイスを形成する工程の代替の実施形態を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１６Ａ】メモリセルを形成する工程の代替の実施形態を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１６Ｂ】メモリセルを形成する工程の代替の実施形態を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１６Ｃ】コアデバイスを形成する工程の代替の実施形態を例解する基板のコアデバイスエリア部分の断面図である。
【図１６Ｄ】ＨＶデバイスを形成する工程の代替の実施形態を例解する基板のＨＶデバイスエリア部分の断面図である。
【図１７Ａ】メモリセルを形成する工程の代替の実施形態を例解する（ワード線（ＷＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１７Ｂ】メモリセルを形成する工程の代替の実施形態を例解する（ビット線（ＢＬ）方向における）基板のメモリアレイエリア部分の側断面図である。
【図１７Ｃ】コアデバイスを形成する工程の代替の実施形態を例解する基板のコアデバイスエリア部分の断面図である。
【図１７Ｄ】ＨＶデバイスを形成する工程の代替の実施形態を例解する基板のＨＶデバイスエリア部分の断面図である。
【発明を実施するための形態】
【０００９】
本発明は、同じチップの上にメモリアレイ、コア、及びＨＶデバイスを並行して形成することにおける改善されたプロセスである。このプロセスにおいて、基板のコア及びＨＶデバイス部分において、メモリデバイスを形成する際に使用される材料層のうちのいくつかを、より長く形成及び保持することによって、かつコア及びＨＶデバイスの形成の最中に絶縁でメモリアレイを被覆することによって、メモリアレイ形成処理が、より低いマスク数でコア及びＨＶデバイスを形成することとより適合性となるということが発見されている。現在、メモリ及び論理デバイスのサイズは縮小しており、かつプロセスはより複雑になっているため、サーマルバジェットを最小化すること、互いに対する影響を低下させること、及び類似のトポロジを得ることが、埋め込まれたプロセスにおいて重要になる。本発明は、より良好な適合性を有するこれらのプロセス及び結果を提示し得る。
【００１０】
このプロセスは、半導体基板１０（例えば、ｐ型基板）において分離領域１２（すなわち、ＳＴＩ）を形成することから始まる。分離領域１２は、図１に例解されるような３つのエリア（メモリセルが形成されることになるメモリアレイエリア１４、コア論理デバイスが形成されることになるコアデバイスエリア１６、及びＨＶ論理デバイスが形成されることになるＨＶデバイスエリア１８）に基板を分割する。図１におけるＳＴＩ分離は、当技術分野において周知であり、更に説明しない。
【００１１】
メモリセルを形成するプロセスは、図２Ａ〜１４Ａ（ワード線（ＷＬ）方向における基板１０ａのメモリアレイエリア１４部分の断面図を含む）、及び図２Ｂ〜１４Ｂ（ＷＬ方向と直交するビット線（ＢＬ）方向における基板１０ａのメモリアレイエリア１４部分の断面図を含む）に示される。コアデバイスを形成するプロセスは、図２Ｃ〜１４Ｃ（基板１０ｂのコアデバイスエリア１６部分の断面図を含む）に示される。ＨＶデバイスを形成するプロセスは、図２Ｄ〜１４Ｄ（基板１０ｃのＨＶデバイスエリア１８部分の断面図を含む）に示される。
【００１２】
酸化物層２０は、基板表面上に形成される。窒化物層２２は、酸化物層２０の上に形成される。酸化物層２４などのハードマスク絶縁体（ＨＭ）は、窒化物層２２の上に形成される。図２Ａ〜２Ｄに示されるように、これらの３つの層は、３つの基板エリア１０ａ、１０ｂ、及び１０ｃのすべてにおいて形成される。フォトリソグラフィマスキング工程を実施して、基板１０のある特定のエリアの上方にフォトレジストを選択的に形成し、異方性酸化物、窒化物、及びシリコンエッチングを使用して露出された部分をエッチングして、酸化物２４、窒化物２２、及び酸化物２０を通してシリコン基板１０内に延在する溝２６を形成する。これらの溝２６は、３つの基板エリア１０ａ〜１０ｃのすべてにおいて形成される。得られる構造は、図３Ａ〜３Ｄに示される。
【００１３】
酸化物のライナ層２８は、溝２６のシリコン壁に沿って形成される。酸化物は、その構造の上方に形成され、溝２６をＳＴＩ酸化物絶縁３０で充填する酸化物化学機械研磨エッチング（ＣＭＰ）をその後に行う。窒化物及び酸化物エッチングを使用して、酸化物層２４及び２０、並びに窒化物層２２を除去する。酸化物層３２（ＦＧ酸化物）は、ＳＴＩ酸化物スタック３０の間で、露出されたシリコン表面上に形成される。ポリシリコン層３４（ＦＧポリ）は、その構造の上方に堆積され、ポリインプラントをその後に行うか、又はその場でドープされるポリ、インプラントアニール、及びポリＣＭＰ（ＳＴＩ酸化物３０を研磨停止剤として使用して）をその後に行う。ＳＴＩ酸化物３０及びＦＧポリ３４は、また、自己整合されたＳＴＩプロセスを使用して形成され得、ＦＧポリは、ＳＴＩエッチングの最中に画定され、従来のリソグラフィを使用して、ＦＧポリを画定する。得られる構造は、図４Ａ〜４Ｄに示される。
【００１４】
次いで、ゲート絶縁体３６は、その構造の上方に形成される。好ましくは、絶縁体３６は、酸化物、窒化物、及び酸化物副層（ＯＮＯ）を有する複合絶縁体である。ポリシリコン（ＣＧポリ）３８の層は、その構造の上方に堆積される。それは、好ましくは、インプラント及びアニールに供され、又はその場でドープされたポリが使用され得る。酸化物、窒化物、又は両方の複合物などのハードマスク絶縁体（ＨＭ）４０は、ＣＧポリの上方に形成される。バッファ酸化物は、任意に追加され得る。この工程を通して、酸化物３２、ポリ３４、ＯＮＯ  ３６、ポリ３８、及びＨＭ絶縁体４０の層は、３つの基板エリア１０ａ〜１０ｃすべてにおいて形成された。次いで、フォトリソグラフィマスキング工程を使用して、フォトレジストで、メモリアレイエリア１４の部分、並びにコア及びＨＶデバイスエリア１６／１８のすべてを選択的に被覆する。次いで、一連の酸化物、窒化物、及びポリエッチングを使用して、メモリアレイエリア１４において、バッファ酸化物（使用される場合）、ＨＭ絶縁体４０、ポリ３８、及びＯＮＯ  ３６の露出された部分、並びにポリ３４の頂点部分を除去する。このエッチングは、メモリアレイエリア１４におけるメモリスタック構造Ｓ１及びＳ２の対（それらは、メモリセルの対を最終的に形成することになる）、並びに制御ゲート及びソースラインストラッピングのために使用され得る付加構造４１を残す。得られる構造は、図５Ａ〜５Ｄに示される（フォトレジスト除去の後）。スタック層４０／３８／３６／３４は、コア及びＨＶデバイスエリア１６／１８に留まることに留意されたい。
【００１５】
酸化物堆積を実施して、メモリアレイエリア１４のメモリスタックＳ１及びＳ２において、ＣＧポリ３８の露出された側壁の上に酸化物４２を形成する。窒化物堆積及びエッチングを実施して、メモリアレイエリア１４のメモリスタックＳ１及びＳ２の側に沿って、窒化物のスペーサ４４を形成する。酸化物堆積及びエッチングを実施して、メモリアレイエリア１４のメモリスタックＳ１及びＳ２の上の窒化物スペーサ４４に沿って、酸化物のスペーサ４６を形成する。代替的に、酸化物又は窒化物スペーサのみ、又は複合酸化物／窒化物スペーサが使用され得る。フォトリソグラフィマスキング工程を実施して、メモリスタックＳ１及びＳ２の内側エリアを被覆する（すなわち、スタックの間のエリアであり、本明細書では「内側スタック領域」と称される）。酸化物エッチングを実施して、メモリスタックＳ１及びＳ２の外側（すなわち、スタックＳ１及びＳ２の各対の外側部分のそれらのエリアであり、本明細書では「外側スタック領域」と称される）で、酸化物スペーサ４６を除去する。得られる構造は、図６Ａ〜６Ｄに示される（フォトレジスト除去の後）。これらの工程は、浮遊ゲート先端を形成して、セル消去動作において消去を容易にすることである。それらは任意であり、省略され得る。代替的に、浮遊ゲート先端は、消去ゲート及びワード線に面する両方の縁の上（すなわち、内側スタック領域と外側スタック領域との両方の上）に形成され得る。
【００１６】
異方性ポリエッチングを実施して、メモリアレイエリア１４において、内部と外側スタック領域との両方においてＦＧポリ層３４の露出された部分を除去し、制御ゲートポリブロック３８の下にポリブロック３４を残し、それらはそれぞれメモリデバイスの浮遊ゲート及び制御ゲートになる。酸化物スペーサ４８は、次いで、外側スタック領域において形成され、酸化物スペーサ４６は、内側スタック領域において増強される（例えば、高温化学気相酸化物堆積−ＨＴＯ及び酸化物エッチングによって）。得られる構造は、図７Ａ及び７Ｂに示される（コア及びＨＶエリアは、図７Ｃ及び７Ｄに示されるように、未変化のままである）。
【００１７】
マスキング工程を実施して、メモリアレイエリア１４の外側スタック領域の上に、かつコア及びＨＶエリア１６／１８の上に、フォトレジスト５０を形成する（メモリアレイエリア１４の内側スタック領域を露出されたままにして）。次いで、インプラント工程を実施して、図８Ａ〜８Ｄに示されるように、内側スタック領域の下に露出された基板においてソース領域５２を形成し、フォトレジスト５０は残りの構造を保護する。次いで、湿酸化物エッチングを使用して、内側スタック領域において酸化物スペーサ４６を除去する。フォトレジスト５０が除去された後、トンネル酸化物堆積を使用して、その構造の上に酸化物５４の層を形成する。マスキング工程を実施して、外側スタック領域以外のその構造の上にフォトレジスト５６を形成する。次いで、酸化物エッチングを実施して、外側スタック領域において露出された酸化物５４を除去する。得られる構造は、図９Ａ〜９Ｄに示される。
【００１８】
次いで、フォトレジスト５６が除去される。次いで、酸化工程を実施して、外側スタック領域において基板表面上にＷＬ酸化物５８を形成し、内側スタック領域において基板表面上にソース酸化物６０を形成する。ポリシリコン６２（ＷＬポリ）の層は、その構造の上方に堆積される。ポリＣＭＰエッチングは、エッチング停止剤としてＨＭ層を使用して実施され、更にポリエッチングを使用して、必要な場合、ＷＬポリ６２の頂点をエッチングし、コア及びＨＶデバイスエリア１６／１８からポリ層を除去して、メモリアレイエリア１４の内側及び外側スタック領域においてのみＷＬポリ６２を残す。図１０Ａ〜１０Ｄに示されるように、バッファ絶縁層６４は、その構造の上方に堆積される。この層６４は、コア及びＨＶ処理工程の最中にメモリアレイを保護するために形成される。層６４は、酸化物又は窒化物単独、又はそのような絶縁膜の組み合わせであり得る。この点まで、コア及びＨＶデバイスエリア１６／１８におけるＨＭ層４０（及びその下にあるＣＧポリ３８、ＯＮＯ層３６など）は、前述のメモリセル処理工程からそれらのエリアを保護した。バッファ層６４は、ここで、後に続く最初の論理デバイス処理工程からメモリアレイエリア１４を保護することになる。
【００１９】
フォトリソグラフィプロセスを使用して、フォトレジストでメモリアレイエリア１４を被覆するが、コア及びＨＶデバイスエリア１６／１８を露出されたままにする。次いで、一連の窒化物、酸化物、及びポリエッチングを実施して、コア及びＨＶデバイスエリア１６／１８からすべての窒化物、酸化物、及びポリ層を除去し、むき出しの基板表面及びＳＴＩ絶縁領域３０を残す。フォトレジスト除去の後、一連のマスキング工程及びインプラント工程を実施して、コアデバイスエリア１６における基板１０においてＰウェル６６及びＮウェル６８を形成し、ＨＶデバイスエリア１８における基板１０においてＨＰウェル７０及びＨＮウェル７２を形成する。次いで、酸化工程を使用して、コア及びＨＶデバイスエリア１６／１８において、露出されたシリコン基板表面上にＨＶ酸化物層７４を形成する。得られる構造は、図１１Ａ〜１１Ｄに例解される。
【００２０】
フォトリソグラフィプロセスを使用して、フォトレジストでＨＶデバイスエリア１８及びメモリアレイエリア１４を被覆するが、コアデバイスエリア１６を露出されたままにする。酸化物エッチングを使用して、コアデバイスエリア１６からＨＶ酸化物層７４を除去する。フォトレジスト除去の後、コアゲート酸化を使用して、コアデバイスエリア１６において基板の上に酸化物層７６を形成する。これは、コアデバイスエリア１６においてよりもＨＶデバイスエリア１８において厚い基板上で酸化物層をもたらす。次いで、ポリ層は、その構造の上方に形成される。フォトリソグラフィプロセスを使用して、コアデバイス及びＨＶデバイスエリア１６／１８の選択領域においてフォトレジストを形成する（メモリアレイエリア１４は露出されたままにされる）。ポリエッチングは、コア及びＨＶデバイスエリア１６／１８においてポリブロック７８を残した後に行う。得られる構造は、図１２Ａ〜１２Ｄに示される（フォトレジスト除去の後）。
【００２１】
酸化物エッチングを使用して、メモリアレイエリア１４において酸化物層６４を除去する。コア及びＨＶデバイスエリア１６／１８は、この工程のためにフォトレジストでマスキングされ得る。次いで、フォトリソグラフィマスキング工程を実施して、メモリアレイエリア１４の外側スタック領域の選択部分を除いてフォトレジストでその構造を被覆する。次いで、ポリエッチングを使用して、ポリシリコン６２の露出された部分を除去し、（外側スタック領域において）各スタックＳ１及びＳ２に隣接するＷＬポリブロック６２ａを残し、（内側スタック領域において）各スタックＳ１とＳ２との間にポリブロック６２ｂを残す。次いで、マスク及びインプラントプロセスを実施して、ポリブロック６２ａに隣接するメモリアレイエリア１４においてドレイン領域８０を形成し、ポリブロック７８に隣接するコア及びＨＶエリア１６／１８においてソース／ドレイン領域８２／８４を形成する。得られる構造は、図１３Ａ〜１３Ｄに例解される（フォトレジスト除去の後）。
【００２２】
次いで、ポストエンド処理を実施して、この処理は、露出されたポリシリコン及び基板表面上に、側面絶縁スペーサ８６、ケイ化物８８を形成することと、構造の上方に保護絶縁層９０を形成することと、絶縁９２で構造を被覆することと、絶縁９２を通してホール又は溝を形成して、メモリセルドレイン領域、並びに論理デバイスのソース、ドレイン、及びゲートを露出することと、導電材料（すなわち、任意の適切な金属）でホール又は溝を充填して、垂直方向に延在する接点９４、及び水平方向に延在する接触線９６を形成することと、を含む。最終構造は、図１４Ａ〜１４Ｄに示される。
【００２３】
メモリアレイエリア１４において、メモリセルの対が形成され、各メモリセルは、浮遊ゲート３４、ワード線ゲート６２ａ、制御ゲート３８、消去ゲート６２ｂ、ソース５２、及びドレイン８０を含み、チャネル領域９８は、ソース５２とドレイン８０との間で延在し、チャネル領域９８の第１の部分は、浮遊ゲート３４によって制御され、チャネル領域９８の第２の部分は、ワード線ゲート６２ａによって制御される。コア及びＨＶデバイスエリア１６／１８において、論理デバイスは、ゲート７８、ソース８２、及びドレイン８４を各々含む。ＨＶデバイスエリア１８における論理デバイスは、コアデバイスエリア１６と比較してゲート７８の下のより厚い酸化物層７４、及びより深いソース／ドレイン接合８２／８４のため、より高い電圧で動作し得る。
【００２４】
図１５〜１７は、図１１Ａ〜１１Ｄにおける構造から始まる代替の実施形態を例解する。図１５Ａ〜１５Ｄに示すように、コア及びＨＶデバイスエリア１６／１８においてポリ層を形成する後であるが、その選択的な除去によりゲート７８を形成する前に、コア及びＨＶデバイスエリア１６／１８は、フォトレジスト１００で被覆され、メモリアレイエリア１４を露出されたままにする。次いで、酸化物エッチングを実施して、メモリアレイエリア１４から酸化物６４を除去する。フォトレジスト１００が除去された後、別のマスキング工程を実施して、メモリアレイエリア１４においてスタックの対の間のエリア以外は、フォトレジストで構造を被覆する。次いで、ポリエッチングを使用して、メモリアレイエリアにおいてスタックの対の間でポリ層の部分を除去して、図１６Ａ〜１６Ｄに示されるように、ＷＬゲート６２ａをもたらす（フォトレジスト除去の後）。次いで、図１７Ａ〜１７Ｄに示されるように、論理ポリマスク工程を実施して、コア及びＨＶデバイスエリア１６／１８のある特定の部分以外の構造を被覆し、次いで、ポリエッチングを実施して、コア及びＨＶデバイスエリア１６／１８においてゲート７８を形成する。次いで、（コア及びＨＶデバイスエリア、並びにメモリアレイエリアにおけるドレイン領域のソース／ドレイン領域を形成するための）インプラント、並びに（電気接点を形成するための）ポストエンド処理が、上述のように実施される。この代替のプロセスは、露出を最小化し、論理ゲートとＷＬゲート形成とをスワップすることによって、ＷＬゲート形成プロセスの最中に論理ゲートを保護する。論理デバイス処理が、ＳｉＧｅを含み、並びに／又は論理ゲート及びその下にある絶縁の一部若しくはすべてとして、ＨＫＭＧ材料（すなわち、金属の下の高Ｋ絶縁材料）を含むように更に修正される場合、この代替のプロセスもまた、有益である。
【００２５】
本発明は、上述の、及び本明細書に例解される実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の最終的な請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。例えば、論理ゲート絶縁層７４／７６の一方又は両方は、高Ｋ材料ＨＫ（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５、又は他の十分な材料などの酸化物よりも大きい誘電率Ｋを有する）で形成され得る。ポリシリコン層及び要素（論理ゲート７８、ワード線ゲート６２ａ、消去ゲート６２ｂなど）のいずれも、金属ＭＧなどのポリシリコンの代わりに、任意の適切な導電材料で形成され得る。更に、すべての方法工程が例解又は特許請求される正確な順序で行われる必要はなく、むしろ任意の順序で本明細書に記載のメモリセル及び論理デバイスの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２６】
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接する」という用語は、「直接隣接する」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接する」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
0006513291.tif 000002
【図２Ａ】
0006513291.tif 000003
【図２Ｂ】
0006513291.tif 000004
【図２Ｃ】
0006513291.tif 000005
【図２Ｄ】
0006513291.tif 000006
【図３Ａ】
0006513291.tif 000007
【図３Ｂ】
0006513291.tif 000008
【図３Ｃ】
0006513291.tif 000009
【図３Ｄ】
0006513291.tif 000010
【図４Ａ】
0006513291.tif 000011
【図４Ｂ】
0006513291.tif 000012
【図４Ｃ】
0006513291.tif 000013
【図４Ｄ】
0006513291.tif 000014
【図５Ａ】
0006513291.tif 000015
【図５Ｂ】
0006513291.tif 000016
【図５Ｃ】
0006513291.tif 000017
【図５Ｄ】
0006513291.tif 000018
【図６Ａ】
0006513291.tif 000019
【図６Ｂ】
0006513291.tif 000020
【図６Ｃ】
0006513291.tif 000021
【図６Ｄ】
0006513291.tif 000022
【図７Ａ】
0006513291.tif 000023
【図７Ｂ】
0006513291.tif 000024
【図７Ｃ】
0006513291.tif 000025
【図７Ｄ】
0006513291.tif 000026
【図８Ａ】
0006513291.tif 000027
【図８Ｂ】
0006513291.tif 000028
【図８Ｃ】
0006513291.tif 000029
【図８Ｄ】
0006513291.tif 000030
【図９Ａ】
0006513291.tif 000031
【図９Ｂ】
0006513291.tif 000032
【図９Ｃ】
0006513291.tif 000033
【図９Ｄ】
0006513291.tif 000034
【図１０Ａ】
0006513291.tif 000035
【図１０Ｂ】
0006513291.tif 000036
【図１０Ｃ】
0006513291.tif 000037
【図１０Ｄ】
0006513291.tif 000038
【図１１Ａ】
0006513291.tif 000039
【図１１Ｂ】
0006513291.tif 000040
【図１１Ｃ】
0006513291.tif 000041
【図１１Ｄ】
0006513291.tif 000042
【図１２Ａ】
0006513291.tif 000043
【図１２Ｂ】
0006513291.tif 000044
【図１２Ｃ】
0006513291.tif 000045
【図１２Ｄ】
0006513291.tif 000046
【図１３Ａ】
0006513291.tif 000047
【図１３Ｂ】
0006513291.tif 000048
【図１３Ｃ】
0006513291.tif 000049
【図１３Ｄ】
0006513291.tif 000050
【図１４Ａ】
0006513291.tif 000051
【図１４Ｂ】
0006513291.tif 000052
【図１４Ｃ】
0006513291.tif 000053
【図１４Ｄ】
0006513291.tif 000054
【図１５Ａ】
0006513291.tif 000055
【図１５Ｂ】
0006513291.tif 000056
【図１５Ｃ】
0006513291.tif 000057
【図１５Ｄ】
0006513291.tif 000058
【図１６Ａ】
0006513291.tif 000059
【図１６Ｂ】
0006513291.tif 000060
【図１６Ｃ】
0006513291.tif 000061
【図１６Ｄ】
0006513291.tif 000062
【図１７Ａ】
0006513291.tif 000063
【図１７Ｂ】
0006513291.tif 000064
【図１７Ｃ】
0006513291.tif 000065
【図１７Ｄ】
0006513291.tif 000066