(57)【特許請求の範囲】
【請求項１】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、前記（２M−１）個の並列段の各段は、第１の電流を生成するように、また、差分データに応答してスイッチの第１の対を介して前記ＤＡＣの１対の電流加算ノードに前記第１の電流を供給するように構成される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各段は、抵抗ネットワークとスイッチの第２の対とを備え、前記（Ｎ−Ｍ）個の段の各段は、第２の電流を生成するように、また、差分データに応答してスイッチの前記第２の対を介して前記段の前記抵抗ネットワークに前記第２の電流を供給するように構成され、前記（Ｎ−Ｍ）個の段の各段は、前記段の前記抵抗ネットワークの第１の抵抗素子と並列に結合された第１の容量素子と、前記段の前記抵抗ネットワークの第２の抵抗素子と並列に結合された第２の容量素子とを備え、ここにおいて、前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間に位置する、各抵抗ネットワークは、前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングするように、また、前記１対の電流加算ノードに前記スケーリングされた電流を供給するように構成される、
を備え、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離される
ＮビットＤＡＣ。
【請求項２】
前記（Ｎ−Ｍ）個の段の各段は、
前記第１の容量素子および前記第１の抵抗素子と直列をなす第３の抵抗素子と、
前記第２の容量素子および前記第２の抵抗素子と直列をなす第４の抵抗素子と
をさらに備える、請求項１に記載のＮビットＤＡＣ。
【請求項３】
それぞれの（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、それぞれのインピーダンスを有する、請求項１に記載のＮビットＤＡＣ。
【請求項４】
前記１対の電流加算ノードに結合された差動増幅器を備えるインピーダンス減衰器をさらに備え、前記インピーダンス減衰器は、前記電流加算ノードの各ノードのインピーダンスを維持するように、また、前記差動増幅器の利得によって規定される範囲内に前記電流加算ノード間の電圧差を維持するように構成される、請求項１に記載のＮビットＤＡＣ。
【請求項５】
スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の段のうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、請求項１に記載のＮビットＤＡＣ。
【請求項６】
それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上でそれぞれの前記容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、請求項１に記載のＮビットＤＡＣ。
【請求項７】
前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の前記容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ−１）番目の段から前記（Ｎ−Ｍ）番目の段を分離し、前記（Ｎ−Ｍ）番目の段はＮ番目のビットに対応する、請求項１に記載のＮビットＤＡＣ。
【請求項８】
前記（２M−１）個および（Ｎ−Ｍ）個の段に対応するスイッチドライバをさらに備え、
ここにおいて、前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスケーリングされる、請求項１に記載のＮビットＤＡＣ。
【請求項９】
Ｎビットデジタル信号をアナログ信号に変換する方法であって、
前記デジタル信号のＭ個の最上位ビットに関連付けられる（２M−１）個の並列段の各段において第１の電流を生成することと、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記第１の電流の各々を供給することと、
前記デジタル信号の（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段の各段において第２の電流を生成することと、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つはＮビットＤＡＣのすべての残りの段から分離される、
差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給することと、各ネットワークは前記（Ｎ−Ｍ）個の段の各々に関連付けられ、前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合され、ここにおいて、前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＮビットＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングすることと、
前記１対の電流加算ノードに前記スケーリングされた電流を供給することと、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持することと、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持することと、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記アナログ信号の値を規定する、
を備える方法。
【請求項１０】
前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、
請求項９に記載の方法。
【請求項１１】
それぞれの（Ｎ−Ｍ）個の抵抗ネットワークがそれぞれのインピーダンスを有する、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、それらの全体が参照により本明細書に明確に組み込まれる、２０１４年５月２７日に出願された「ＨＹＢＲＩＤ  Ｒ−２Ｒ  ＳＴＲＵＣＴＵＲＥ  ＦＯＲ  ＬＯＷ  ＧＬＩＴＣＨ  ＮＯＩＳＥ  ＳＥＧＭＥＮＴＥＤ  ＤＡＣ」と題する米国仮出願第６２／００３，４９７号、および２０１４年９月２２日に出願された「ＨＹＢＲＩＤ  Ｒ−２Ｒ  ＳＴＲＵＣＴＵＲＥ  ＦＯＲ  ＬＯＷ  ＧＬＩＴＣＨ  ＮＯＩＳＥ  ＳＥＧＭＥＮＴＥＤ  ＤＡＣ」と題する米国特許出願第１４／４９３，２５４号の利益を主張する。
【０００２】
[0002]本開示は、一般に通信システムに関し、より詳細には、低グリッチノイズのセグメント型デジタルアナログコンバータ（ＤＡＣ）用のハイブリッドＲ−２Ｒ構造に関する。
【背景技術】
【０００３】
[0003]ワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、ワイヤレス通信システムとの双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信の場合、送信機は、送信局部発振器（ＬＯ）信号をデータで変調して被変調無線周波数（ＲＦ）信号を取得し、被変調ＲＦ信号を増幅して所望の出力電力レベルを有する出力ＲＦ信号を取得し、アンテナを介して出力ＲＦ信号を基地局に送信することができる。追加として、送信機は、送信される出力ＲＦ信号の生成を支援するために、ＤＡＣを含み得る。
【０００４】
[0004]ＤＡＣは、デジタル信号を対応する電流または対応するアナログ電圧に変換する（たとえば、４ビットＤＡＣは、０１１０のデジタル信号などの４ビットのデジタルワードを変換する）。４ビットＤＡＣは、考えられるデジタル値ごとに、異なるアナログ電圧値または異なる電流量を発生させる。すなわち、４ビットＤＡＣは、００００〜１１１１までのデジタル信号の各値ごとに、異なる電流またはアナログ電圧を発生させる。
【０００５】
[0005]ＤＡＣがより高いデータ転送速度または帯域幅に合わせて修正されたロングタームエボリューション（ＬＴＥ（登録商標））など、高度化したワイヤレス規格に対して、低ノイズ、低電力、広帯域、および高分解能のＤＡＣがますます求められている。そのようなＤＡＣは一般に、アーキテクチャおよび設計の選択を制限することがある。
【０００６】
[0006]ＲＦアプリケーションで使用される送信（ＴＸ）ＤＡＣに対しては、特定のオフセット周波数においてＤＡＣノイズとも呼ばれる高周波グリッチノイズを最小化することが、広帯域セルラーＴＸ経路での特定の動作上の問題を回避し得る。すなわち、ノイズは関連する受信（ＲＸ）チャネルの感度を低下させ得るため、そのようなグリッチノイズを低減すること、または相殺することが有用となり得る。言い換えれば、ＴＸ  ＤＡＣからの帯域外ノイズは、ＲＸ帯域に入り、それによってＲＸチャネルの感度を低下させ得る。そのような帯域外ノイズは、表面音響波フィルタレスＬＴＥ（ＳＡＷレスＬＴＥ）システムに対する特に重要な問題となり得る。
【０００７】
[0007]グリッチノイズを低減する試みは、ＤＡＣの最上位ビット（ＭＳＢ）とＤＡＣの最下位ビット（ＬＳＢ）との間におけるグリッチノイズの不整合に対処し得、慎重なスケーリングを必要とし得、あるいは、プロセス、電圧および温度（ＰＶＴ）の変動に対するロバストネスを考慮し得る。たとえば、ＭＳＢとＬＳＢとの間の遅延を最適化するための手法は、比較的大きなＰＶＴの変動を生じることがあり、ここにおいて、ＤＡＣは、プロセスの変動、どれほどの時間にわたってＤＡＣが動作しているかに応じて、またはＤＡＣの温度に応じて、同じデジタル信号に対して、異なるアナログ電圧／電流を発生させ得る。
【０００８】
[0008]別の手法は、全体的な量子化ノイズフロアを低下させるように、ＤＡＣの分解能を増大させることであり得る。しかしながら、そのような実装形態は、結果として面積、電力、または電圧ヘッドルームが著しく増大することが原因で、コストがかかり得る。
【発明の概要】
【０００９】
[0009]本開示の一態様では、方法および装置が提供される。本装置はＮビットＤＡＣであり得る。このＮビットＤＡＣは、ＤＡＣのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段とを含み得る。（２M−１）個の並列段の各段は、第１の電流を生成するように、また、差分データに応答してスイッチの第１の対を介してＤＡＣの１対の電流加算ノードに第１の電流を供給するように構成され得る。（Ｎ−Ｍ）個の段の各段は、抵抗ネットワークとスイッチの第２の対とを含み得る。（Ｎ−Ｍ）個の段の各段は、第２の電流を生成するように、また、差分データに応答して段のスイッチの第２の対を介して段の抵抗ネットワークに第２の電流を供給するように構成され得る。各抵抗ネットワークは、抵抗ネットワークに対応する段のバイナリ重みに従って、それぞれ供給された電流をスケーリングするように、また、１対の電流加算ノードにそのスケーリングされた電流を供給するように構成され得る。（Ｎ−Ｍ）個の段のうちの少なくとも１つは、ＮビットＤＡＣのすべての残りの段から分離され得る。
【００１０】
[0010]本開示の一態様では、方法および装置が提供される。その方法は、Ｎビットデジタル信号をアナログ信号に変換する方法であり得る。その方法は、デジタル信号のＭ個の最上位ビットに関連付けられる（２M−１）個の並列段の各段において第１の電流を生成することと、差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに第１の電流の各々を供給することと、デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段の各段において第２の電流を生成することと、（Ｎ−Ｍ）個の段のうちの少なくとも１つはＮビットＤＡＣのすべての残りの段から分離される、差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された第２の電流を供給することと、各ネットワークは（Ｎ−Ｍ）個の段のうちの異なる１つに関連付けられる、抵抗ネットワークに対応する段のバイナリ重みに従って、それぞれ供給された電流をスケーリングすることと、１対の電流加算ノードにそのスケーリングされた電流を供給することと、利得値によって規定される範囲内に１対の電流加算ノードの各ノードのインピーダンスを維持することと、利得値によって規定される範囲内に電流加算ノード間の電圧差を維持することとを含み得る。１対の電流加算ノードの異なるノードに供給される、スケーリングされた電流の差が、アナログ信号の値を規定する。
【図面の簡単な説明】
【００１１】
【図１】[0011]種々のワイヤレス通信システムと通信するワイヤレスデバイスを示す図。
【図２】[0012]ワイヤレスデバイスのブロック図。
【図３】[0013]Ｒ−２Ｒ構造の４ビットＤＡＣを示す図。
【図４ａ】[0014]ＬＳＢセグメンテーションを用いたＲ−２Ｒ構造のＤＡＣを示す図。
【図４ｂ】[0015]寄生キャパシタンスを用いた、図４ａに示すＤＡＣを示す図。
【図５】[0016]ＬＳＢセグメンテーションと整合インピーダンスとを用いたＲ−２Ｒ構造のＤＡＣの一部分を示す図。
【図６】[0017]例示的な実施形態による、ＲＣ同調および整合インピーダンスを用いたハイブリッドＲ−２Ｒ構造のＤＡＣの一部分を示す図。
【図７ａ】[0018]例示的な実施形態による、グリッチノイズ整合のための抵抗器およびキャパシタ値の例示的な構成。
【図７ｂ】例示的な実施形態による、グリッチノイズ整合のための抵抗器およびキャパシタ値の例示的な構成。
【図７ｃ】例示的な実施形態による、グリッチノイズ整合のための抵抗器およびキャパシタ値の例示的な構成。
【図７ｄ】例示的な実施形態による、グリッチノイズ整合のための抵抗器およびキャパシタ値の例示的な構成。
【図８】[0019]例示的な実施形態による、８ビットＲ−２Ｒセグメンテーションを用いた１４ビット電流ステアリングＤＡＣのレイアウトの図。
【図９】[0020]図８に示す１４ビットＤＡＣのセグメンテーションを示すレイアウトの図。
【図１０】[0021]Ｎビットデジタル信号をアナログ信号に変換する方法のフローチャート。
【発明を実施するための形態】
【００１２】
[0022]添付の図面とともに以下に記載する詳細な説明は、様々な構成の説明するものであり、本明細書で説明する概念が実施され得る唯一の構成を表すものではない。詳細な説明は、種々の概念を完全に理解してもらう目的で、具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施され得ることは、当業者には明らかであろう。いくつかの事例では、よく知られている構造および構成要素は、そのような概念を不明瞭にすることを避けるためにブロック図の形態で示される。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」として説明されるすべての設計は、必ずしも、他の設計より好ましいまたは有利と解釈されるべきではない。
【００１３】
[0023]次に、様々な装置および方法に関して電気通信システムのいくつかの態様が提示される。これらの装置および方法が、以下の発明を実施するための形態において説明され、様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズムなどによって添付の図面に示される。（まとめて「要素」と呼ばれる）。これらの要素は、電子ハードウェア、コンピュータソフトウェア、またはそれらの任意の組合せを使用して実装され得る。そのような要素がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。
【００１４】
[0024]例として、要素、または要素の任意の部分、または要素の任意の組合せは、１つまたは複数のプロセッサを含む「処理システム」を用いて実装され得る。プロセッサの例としては、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明される様々な機能を実行するために構成された他の好適なハードウェアがある。処理システム中の１つまたは複数のプロセッサはソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれようと、またはそうでなかろうと、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行スレッド、プロシージャ、機能、その他を意味すると広く解釈されるものとする。
【００１５】
[0025]したがって、１つまたは複数の例示的な実施形態では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体上に１つまたは複数の命令またはコードとして符号化され得る。コンピュータ可読媒体はコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体とすることができる。限定ではなく、例として、そのようなコンピュータ可読媒体は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、電子的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、コンパクトディスク（ＣＤ）ＲＯＭ（ＣＤ−ＲＯＭ）または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、およびフロッピー（登録商標）ディスク（disk）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれるものとする。
【００１６】
[0026]図１は、種々のワイヤレス通信システム１２０、１２２と通信するワイヤレスデバイス１１０を示す図１００である。ワイヤレスシステム１２０および１２２は、それぞれ、符号分割多元接続（ＣＤＭＡ）システム、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））システム、ＬＴＥシステム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ  １Ｘまたはｃｄｍａ２０００、時分割同期符号分割多元接続（ＴＤ−ＳＣＤＭＡ）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。ＴＤ−ＳＣＤＭＡはまた、ユニバーサル地上波無線アクセス（ＵＴＲＡ）時分割複信（ＴＤＤ）１．２８Ｍｃｐｓオプションまたは低チップレート（ＬＣＲ）とも呼ばれる。ＬＴＥは、周波数分割複信（ＦＤＤ）と時分割複信（ＴＤＤ）の両方をサポートする。たとえば、ワイヤレスシステム１２０はＧＳＭシステムであってよく、ワイヤレスシステム１２２はＷＣＤＭＡシステムであってよい。別の例として、ワイヤレスシステム１２０はＬＴＥシステムであってよく、ワイヤレスシステム１２２はＣＤＭＡシステムであってよい。
【００１７】
[0027]簡単のために、図１００は、１つの基地局１３０と１つのシステムコントローラ１４０とを含むワイヤレスシステム１２０と、１つの基地局１３２と１つのシステムコントローラ１４２とを含むワイヤレスシステム１２２とを示す。概して、各ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。各基地局は、基地局のカバレージ内のワイヤレスデバイスのための通信をサポートすることができる。基地局はまた、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイント、トランシーバ基地局、無線基地局、無線トランシーバ、トランシーバ機能、基本サービスセット（ＢＳＳ：basic service set）、拡張サービスセット（ＥＳＳ：extended service set）、または何らかの他の好適な用語で呼ばれることもある。ワイヤレスデバイス１１０はまた、ユーザ機器（ＵＥ）、モバイルデバイス、リモートデバイス、ワイヤレスデバイス、ワイヤレス通信デバイス、局、移動局、加入者局、モバイル加入者局、端末、モバイル端末、リモート端末、ワイヤレス端末、アクセス端末、クライアント、モバイルクライアント、モバイルユニット、加入者ユニット、ワイヤレスユニット、リモートユニット、ハンドセット、ユーザエージェント、または何らかの他の好適な用語で呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、または何らかの他の同様の機能デバイスであり得る。
【００１８】
[0028]ワイヤレスデバイス１１０は、ワイヤレスシステム１２０および／または１２２と通信することが可能であり得る。ワイヤレスデバイス１１０はまた、放送局１３４などの放送局から信号を受信することも可能であり得る。ワイヤレスデバイス１１０はまた、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ）内の衛星１５０などの衛星から、信号を受信することも可能であり得る。ワイヤレスデバイス１１０は、ＧＳＭ、ＷＣＤＭＡ、ｃｄｍａ２０００、ＬＴＥ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。「無線技術」、「無線アクセス技術」、「エアインターフェース」、および「規格」という用語は、互換的に使用され得る。
【００１９】
[0029]ワイヤレスデバイス１１０は、ダウンリンクおよびアップリンクを介してワイヤレスシステム中の基地局と通信することができる。ダウンリンク（または順方向リンク）は基地局からワイヤレスデバイスへの通信リンクを指し、アップリンク（または逆方向リンク）はワイヤレスデバイスから基地局への通信リンクを指す。ワイヤレスシステムは、ＴＤＤおよび／またはＦＤＤを利用することができる。ＴＤＤの場合、ダウンリンクおよびアップリンクは同じ周波数を共有し、ダウンリンク送信およびアップリンク送信は、異なる時間期間において同じ周波数上で送られ得る。ＦＤＤの場合、ダウンリンクとアップリンクとは別々の周波数を割り振られる。ダウンリンク送信は１つの周波数上で送られ得、アップリンク送信は別の周波数上で送られ得る。ＴＤＤをサポートするいくつかの例示的な無線技術には、ＧＳＭ、ＬＴＥ、およびＴＤ−ＳＣＤＭＡがある。ＦＤＤをサポートするいくつかの例示的な無線技術には、ＷＣＤＭＡ、ｃｄｍａ２０００、およびＬＴＥがある。
【００２０】
[0030]図２は、ワイヤレスデバイス１１０などの例示的なワイヤレスデバイスのブロック図２００である。ワイヤレスデバイスは、データプロセッサ／コントローラ２１０と、トランシーバ２１８と、アンテナ２９０とを含み、メモリ２１６をさらに含み得る。トランシーバ２１８は、双方向通信をサポートする送信機２２０と受信機２５０とを含む。送信機２２０および／または受信機２５０は、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、受信機のために、複数の段においてＲＦとベースバンドとの間で、たとえば、１つの段においてＲＦから中間周波数（ＩＦ：intermediate frequency）に、次いで別の段においてＩＦからベースバンドに周波数変換される。ゼロＩＦアーキテクチャとも呼ばれる直接変換アーキテクチャでは、信号が、１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャおよび直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図２に示された例示的な設計では、送信機２２０および受信機２５０は、直接変換アーキテクチャを用いて実装される。
【００２１】
[0031]送信経路では、データプロセッサ／コントローラ２１０は、送信されるべきデータを処理（たとえば、符号化および変調）し、ＤＡＣ  ２３０にそのデータを与えることができる。ＤＡＣ２３０は、デジタル入力信号をアナログ出力信号に変換する。アナログ出力信号は、ＴＸベースバンド（低域）フィルタ２３２に与えられ、送信（ＴＸ）ベースバンド（低域）フィルタ２３２は、ＤＡＣ  ２３０による事前のデジタルアナログ変換によって引き起こされた画像を除去するために、アナログ出力信号をフィルタ処理することができる。増幅器（ａｍｐ）２３４は、ＴＸベースバンドフィルタ２３２からの信号を増幅し、増幅されたベースバンド信号を与えることができる。アップコンバータ（ミキサ）２３６は、増幅されたベースバンド信号と、ＴＸ  ＬＯ信号生成器２７６からのＴＸ  ＬＯ信号とを受信することができる。アップコンバータ２３６は、ＴＸ  ＬＯ信号とともに、増幅されたベースバンド信号をアップコンバートし、アップコンバートされた信号を与えることができる。フィルタ２３８は、周波数アップコンバージョンによって引き起こされた画像を除去するために、アップコンバートされた信号をフィルタ処理することができる。電力増幅器（ＰＡ）２４０は、所望の出力電力レベルを取得するためにフィルタ２３８からのフィルタ処理されたＲＦ信号を増幅し、出力ＲＦ信号を与えることができる。出力ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。
【００２２】
[0032]ＦＤＤでは、送信機２２０および受信機２５０は、デュプレクサ２６４に結合されてよく、デュプレクサ２６４は、送信機２２０のためのＴＸフィルタと、受信機２５０のためのＲＸフィルタとを含み得る。ＴＸフィルタは、送信帯域中の信号成分をパスし、受信帯域中の信号成分を減衰させるために、出力ＲＦ信号をフィルタ処理することができる。ＴＤＤでは、送信機２２０および受信機２５０は、スイッチプレクサ２６４に結合され得る。スイッチプレクサ２６４は、アップリンク時間間隔中に送信機２２０からアンテナ２９０へ出力ＲＦ信号をパスすることができる。ＦＤＤとＴＤＤの両方で、デュプレクサ／スイッチプレクサ２６４は、ワイヤレスチャネルを介した送信のために、アンテナ２９０に出力ＲＦ信号を与えることができる。
【００２３】
[0033]受信経路において、アンテナ２９０は、基地局および／または他の送信機局によって送信された信号を受信することができ、受信ＲＦ信号を与えることができる。受信ＲＦ信号は、デュプレクサ／スイッチプレクサ２６４を通してルーティングされ得る。ＦＤＤでは、デュプレクサ２６４内のＲＸフィルタは、受信帯域中の信号成分をパスし、送信帯域中の信号成分を減衰させるために、受信ＲＦ信号をフィルタ処理することができる。ＴＤＤでは、スイッチプレクサ２６４は、ダウンリンク時間間隔中にアンテナ２９０から受信機２５０へ受信ＲＦ信号をパスすることができる。ＦＤＤとＴＤＤの両方で、デュプレクサ／スイッチプレクサ２６４は、受信機２５０に受信ＲＦ信号を与えることができる。
【００２４】
[0034]受信機２５０内で、受信ＲＦ信号は、低雑音増幅器（ＬＮＡ）２５２によって増幅され、入力ＲＦ信号を取得するために、フィルタ２５４によってフィルタ処理され得る。ダウンコンバータ（ミキサ）２５６は、入力ＲＦ信号と、ＲＸ  ＬＯ信号生成器２８６からのＲＸ  ＬＯ信号とを受信することができる。ダウンコンバータ２５６は、ＲＸ  ＬＯ信号とともに、入力ＲＦ信号をダウンコンバートし、ダウンコンバートされた信号を与えることができる。ダウンコンバートされた信号は、増幅器２５８によって増幅され、アナログ入力信号を取得するために、ＲＸベースバンド（低域）フィルタ２６０によってさらにフィルタ処理され得る。アナログ入力信号は、アナログデジタルコンバータ（ＡＤＣ）２６２に与えられる。ＡＤＣ２６２は、アナログ入力信号をデジタル出力信号に変換する。デジタル出力信号は、データプロセッサ／コントローラ２１０に与えられる。
【００２５】
[0035]ＴＸ周波数合成器２７０は、ＴＸ位相ロックループ（ＰＬＬ）２７２とＶＣＯ２７４とを含み得る。ＶＣＯ２７４は、所望の周波数におけるＴＸ  ＶＣＯ信号を生成することができる。ＴＸ  ＰＬＬ２７２は、データプロセッサ／コントローラ２１０からタイミング情報を受信し、ＶＣＯ２７４のための制御信号を生成することができる。制御信号は、ＴＸ  ＶＣＯ信号のための所望の周波数を取得するために、ＶＣＯ２７４の周波数および／または位相を調節することができる。ＴＸ周波数合成器２７０は、ＴＸ  ＬＯ信号生成器２７６にＴＸ  ＶＣＯ信号を与える。ＴＸ  ＬＯ信号生成器２７６は、ＴＸ周波数合成器２７０から受信されたＴＸ  ＶＣＯ信号に基づいて、ＴＸ  ＬＯ信号を生成することができる。
【００２６】
[0036]ＲＸ周波数合成器２８０は、ＲＸ  ＰＬＬ２８２とＶＣＯ２８４とを含み得る。ＶＣＯ２８４は、所望の周波数におけるＲＸ  ＶＣＯ信号を生成することができる。ＲＸ  ＰＬＬ２８２は、データプロセッサ／コントローラ２１０からタイミング情報を受信し、ＶＣＯ２８４のための制御信号を生成することができる。制御信号は、ＲＸ  ＶＣＯ信号のための所望の周波数を取得するために、ＶＣＯ２８４の周波数および／または位相を調節することができる。ＲＸ周波数合成器２８０は、ＲＸ  ＬＯ信号生成器２８６にＲＸ  ＶＣＯ信号を与える。ＲＸ  ＬＯ信号生成器は、ＲＸ周波数合成器２８０から受信されたＲＸ  ＶＣＯ信号に基づいて、ＲＸ  ＬＯ信号を生成することができる。
【００２７】
[0037]ＬＯ信号生成器２７６、２８６は、それぞれ、分周器とバッファなどとを含み得る。ＬＯ信号生成器２７６、２８６は、それぞれＴＸ周波数合成器２７０およびＲＸ周波数合成器２８０によって与えられた周波数を分割する場合、分周器と呼ばれることがある。ＰＬＬ２７２、２８２は、それぞれ、位相／周波数検出器と、ループフィルタと、電荷ポンプと、分周器などとを含み得る。各ＶＣＯ信号および各ＬＯ信号は、特定の基本周波数をもつ周期信号であり得る。ＬＯ生成器２７６、２８６からのＴＸ  ＬＯ信号およびＲＸ  ＬＯ信号は、ＴＤＤでは同じ周波数、またはＦＤＤでは異なる周波数を有し得る。ＶＣＯ２７４、２８４からのＴＸ  ＶＣＯ信号およびＲＸ  ＶＣＯ信号は、（たとえば、ＴＤＤでは）同じ周波数、または（たとえば、ＦＤＤもしくはＴＤＤでは）異なる周波数を有し得る。
【００２８】
[0038]送信機２２０および受信機２５０における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実行され得る。これらの回路は、図２に示される構成とは異なって構成され得る。さらに、図２に示されていない他の回路もまた、送信機２２０および受信機２５０において信号を調整するために使用され得る。たとえば、インピーダンス整合回路は、ＰＡ２４０の出力において、ＬＮＡ２５２の入力において、アンテナ２９０とデュプレクサ／スイッチプレクサ２６４との間などに配置され得る。また、図２中のいくつかの回路が省略され得る。たとえば、フィルタ２３８および／またはフィルタ２５４が省略され得る。トランシーバ２１８の全部または一部分は、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、送信機２２０中のＴＸベースバンドフィルタ２３２からＰＡ２４０まで、受信機２５０中のＬＮＡ２５２からＲＸベースバンドフィルタ２６０まで、ＰＬＬ２７２、２８２、ＶＣＯ２７４、２８４、およびＬＯ信号生成器２７６、２８６は、ＲＦＩＣ上に実装され得る。ＰＡ２４０および場合によっては他の回路は、別個のＩＣまたは回路モジュール上にも実装され得る。
【００２９】
[0039]データプロセッサ／コントローラ２１０は、ワイヤレスデバイスのための様々な機能を実行することができる。たとえば、データプロセッサ／コントローラ２１０は、送信機２２０を介して送信され、受信機２５０を介して受信されるデータ用の処理を実行することができる。データプロセッサ／コントローラ２１０は、送信機２２０および受信機２５０内の様々な回路の動作を制御することができる。メモリ２１２および／またはメモリ２１６は、データプロセッサ／コントローラ２１０のためのプログラムコードとデータとを記憶することができる。メモリは、データプロセッサ／コントローラ２１０の内部（たとえば、メモリ２１２）であってよく、またはデータプロセッサ／コントローラ２１０の外部（たとえば、メモリ２１６）であってよい。メモリは、コンピュータ可読媒体と呼ばれることがある。発振器２１４は、特定の周波数におけるＶＣＯ信号を生成することができる。クロック発生器２１９は、発振器２１４からＶＣＯ信号を受信することができ、データプロセッサ／コントローラ２１０内の様々なモジュールのためのクロック信号を生成することができる。データプロセッサ／コントローラ２１０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。
【００３０】
[0040]図２に示すＤＡＣ  ２３０は、たとえば、Ｒ−２Ｒ構造を有するＮビットＤＡＣであってもよい。正確なスイッチのスケーリングを用いずに場合によっては達成され得る、ＤＡＣにおける前述のグリッチノイズを低減するための手法が、ＭＳＢにおける電流源と同じ電流源を有するＲ−２Ｒ構造を使用してＬＳＢにおける電流をスケーリングすることによって、セグメント型ＤＡＣのグリッチノイズの根本的原因を排除するために用いられ得る。
【００３１】
[0041]図３は、Ｒ−２Ｒ構造の４ビットＤＡＣを示す図である。Ｒ−２Ｒ構造を有するＤＡＣは、Ｒ−２Ｒ抵抗器ラダーネットワークと呼ばれるものを利用する。Ｒ−２Ｒ抵抗器ラダーネットワークは、並列デジタルシンボル（たとえば、ｂ０〜ｂ３の４ビット）を、出力２３１）において測定され得る電流またはアナログ電圧に変換することを可能にする。４つのデジタル入力（ｂ０〜ｂ３）の各々は、アナログ出力２３１にそれぞれの重み付き寄与を加え、異なる２つの４ビットワード（００００から１１１１）が、結果として、出力２３１において同じ電流または電圧を生じることはない。
【００３２】
[0042]ビットｂ０〜ｂ３の各々に対するスイッチ２７５は、ビットｂ０〜ｂ３のうちの特定の１つにおける値が１または０であるかどうかに従って操作され得る。したがって、ＤＡＣへのデジタル信号の値は、ＤＡＣのビットを制御するスイッチ２７５の操作によって生成され得る。たとえば、特定のビットに対する閉じられたスイッチ２７５は、デジタルシンボル内のビットの位置に対して「１」を表現するビットに対応し得、開いたスイッチは「０」を表現するビットに対応する。したがって、ＤＡＣのビットを制御するためのスイッチのすべてが開いている場合（たとえば、４ビットＤＡＣの４つのスイッチすべてが、００００のデジタルシンボルを発生させるように開いている場合）、電流は抵抗器ラダーの中に流入せず、また電流または電圧は出力２３１において発生されない。
【００３３】
[0043]図３に示す抵抗器ラダーのＲ−２Ｒパターンを継続（または低減）することにより、Ｒ−２Ｒ抵抗器ラダーネットワークは任意のビット数にスケーリングされ得る。さらに、Ｒ−２Ｒ構造を構築するために、２つの異なる抵抗器値のみが使用される。たとえば、図３の「Ｒ」抵抗器の値が３Ωである場合、「２Ｒ」で表現される抵抗器の値は６Ω（すなわち、「Ｒ」によって表される抵抗器の値の２倍）である。２つの抵抗器の値のみが使用されるため、Ｒ−２Ｒ抵抗器ラダーネットワークは容易に、そして正確に発生され、回路に組み込まれ得る。
【００３４】
[0044]したがって、Ｒ−２Ｒ抵抗器ラダーベースのＤＡＣ（たとえば「Ｒ−２Ｒ  ＤＡＣ」）を使用することにより、アナログ電圧をデジタル値から発生させることができ、ここにおいて、ＬＳＢ（たとえばｂ３）は出力への電流またはアナログ電圧の最大パーセンテージに寄与し、ＭＳＢ（たとえばｂ０）は出力への電流またはアナログ電圧の最小パーセンテージに寄与する。
【００３５】
[0045]しかしながら、標準的なＲ−２Ｒ  ＤＡＣは寄生キャパシタンスの問題を十分に克服できないことがあり、その寄生キャパシタンスの問題は、そのようなセグメント型ＤＡＣの実装中に生じるものであり、また、設計されたＲ−２Ｒ値にかかわらず、グリッチエネルギーが不均一に分布していることを原因とするＲＸバンドノイズの劣化に加えられ得るものである。
【００３６】
[0046]図４ａは、ＬＳＢセグメンテーションを用いたＲ−２Ｒ構造のＤＡＣ  ３００を示す図である。セグメント型ＤＡＣは、本質的には、２つ以上の個々のＤＡＣを組み合わせるように設計されたＤＡＣである。２つ以上のＤＡＣは、それら２つ以上のＤＡＣが個別には実行できない方式で実行することが可能である、単一のより高い分解能のＤＡＣへと組み合わされる。したがって、セグメント型ＤＡＣのある部分（たとえば、個々のＤＡＣのうちの１つ）は概してＭＳＢを処理し、セグメント型ＤＡＣの別の部分（たとえば、個々のＤＡＣのうちの別の１つ）はＬＳＢを処理する。セグメント型ＤＡＣを形成するための個々のＤＡＣの組合わせでは、２つの個々のＤＡＣの出力（たとえば電圧または電流）は何らかの様式で加算される。
【００３７】
[0047]図４ａに示すＤＡＣ  ３００は、たとえば、Ｒ−２Ｒ構造を利用する８ビットのＬＳＢ  ３１０（たとえば、８つの最下位ビット）と、Ｒ−２Ｒ構造を有さない６ビットのＭＳＢ  ３２０（たとえば６つの最上位ビット）とを有する１４ビットＤＡＣである。新たなワイヤレス規格は高帯域幅と高分解能または低ノイズフロアとを同時に要求するため、広く用いられている電流分割セグメント型アーキテクチャ以外の新たなアーキテクチャ上のブレークスルーが有用となり得る。考えられる手法は、ＤＡＣノイズに対処するためにセグメント型電流ステアリングＤＡＣ  ３００を用いることである。
【００３８】
[0048]たとえば、セグメント型ＤＡＣ  ３００におけるグリッチノイズまたはＲＸノイズは、主に６つのＭＳＢ  ３２０と残りの８つのＬＳＢ  ３１０との遅延差によって生じ得る。すなわち、ＤＡＣのスイッチ（たとえば、図３の抵抗器ラダーのスイッチ３７５ａおよび３７５ｂ）を操作するとき、それらのスイッチは、入来デジタルデータの各ビット間の時間スキューが原因で同期的に動作しないことがあるため、ＤＡＣを通る電流の瞬間的なサージが、結果としてグリッチノイズを生じ得る。このノイズは、ＭＳＢ  ３２０のグリッチノイズをＬＳＢ  ３１０のグリッチノイズと整合させることによって低減され得る。前述のように、そのようなグリッチノイズの整合は、ＭＳＢ  ３２０セグメンテーションとＬＳＢ  ３１０セグメンテーションとの間の遅延を設計および調節することによって達成され得るが、そのような解決策は、ＰＶＴの変動全体にわたるロバストネスを提供することができない。グリッチノイズはまた、スケーリングによっても対処され得るが、設計には、ＬＳＢの電流源、スイッチ、およびスイッチドライバの慎重なスケーリングが必要となり得る。
【００３９】
[0049]グリッチノイズは、以下で説明するように、セグメント型ＤＡＣの実行中に起こり得る寄生キャパシタンスの問題を克服する一方で、ＬＳＢに対してＲ−２Ｒ  ＤＡＣセグメンテーションを利用することによって、また設計とレイアウトの双方における柔軟性を可能にするハイブリッドＲ−２Ｒアーキテクチャを追加的に設けることによって、より高い周波数において著しく低減され得る。たとえば、グリッチノイズ整合は、電流をスケーリングする一方で、スイッチ３７５ａ／３７５ｂまでのＤＡＣの同じ構造（たとえば、図４ａのスイッチ３７５ａ／３７５ｂの上にあり、スイッチ３７５ａ／３７５ｂを含むＤＡＣの部分）を保持することによって達成され得る。すなわち、Ｒ−２Ｒ構造は、電流のスケーリングのために利用され得る。
【００４０】
[0050]たとえば、図４ａでは、左端のＬＳＢ  ３１０のスイッチ３７５ａ／３７５ｂの一方を出る電流は、値「ＭＳＢ」（たとえば電流ＩMSB）によって表現される。ノード３５０に達すると、Ｒ−２Ｒ構造により、電流ＭＳＢは、１／２のＭＳＢの電流が電流加算ノード３７０の中に進行し、他の１／２のＭＳＢがＶｒｅｆに移動するように、理論的には均等に分割される。左端のＬＳＢ  ３１０の右側のＬＳＢは、１／４のＭＳＢの電流を電流加算ノード３７０の中に進行させる一方で、その右側のＬＳＢは、１／８のＭＳＢを電流加算ノード３７０の中に進行させるなどである。したがって、ＤＡＣへのデジタルワードの値がいかなるものであっても、異なる電流値が電流加算ノード３７０の中に進行し（たとえば、スイッチ３７５ａ／３７５ｂの動作の考えられる構成の各々に対する異なる電流値）、それにより、ＤＡＣは、すべての考えられるデジタル値を表すために、異なるアナログ値出力（たとえば異なる電流出力）を有することが可能となる。
【００４１】
[0051]さらに、ＤＡＣ  ３００は、１対の電流加算／電流合流ノード３７０に結合された差動増幅器３０８を含むインピーダンス減衰器３０５を利用し得る。インピーダンス減衰器３０５は、電流加算ノード３７０の各々のインピーダンスを維持し得、差動増幅器３０８の利得によって規定された範囲内で電流加算ノード３７０間の電圧差を維持し得る。
【００４２】
[0052]ＤＡＣのビットの各々のそれぞれの電流は、対応するスイッチ出力から電流加算ノード３７０へと流れ、その時点で、ＤＡＣのそれぞれのビットに対応するそれぞれの電流が互いに加算される。すなわち、電流加算ノード３７０は、ビットの各々のスイッチ出力が合流するノードである。したがって、ＤＡＣ  ３００のスイッチ「Ｄ」の３７５ａが、各ビットが「０」であるデジタル値に応答して開かれた場合、「Ｄ」のトランジスタに対応する電流合流ノード３７０の中にスイッチ３７５ａから進入する電流はない。ＤＡＣの各ビットに対応するスイッチ３７５ａ／３７５ｂの対は差動対であり、つまり、あるスイッチ３７５ａがオンであるとき、差動対のもう一方のスイッチ３７５ｂはオフであり、その逆も同様であることに留意されたい。したがって、各「Ｄ」のスイッチ３７５ａが開いているとき、各「Ｄｂ」の３７５ｂは閉じられることになる。
【００４３】
[0053]図４ｂは、寄生キャパシタンスを用いた、図４ａに示すＤＡＣ  ４００を示す図である。図４ｂを参照すると、図４ａに示す構造が現実世界の設定で実装されるとき、ＤＡＣ  ４００の性能は、寄生キャパシタンス４４０の問題（たとえば、回路の構造の配線および要素と、それらの配線および要素が配されている基板との間に生じる等価キャパシタンス）を伴い得る。ＤＡＣ  ４００の寄生キャパシタンスは、キャパシタ（たとえば寄生キャパシタ）４４０によって表されるが、これはＤＡＣの一部として含められる実際の電子的構成要素ではない。図４ｂは、Ｒ−２Ｒノード４５０（すなわち、Ｒの抵抗器値と２Ｒの抵抗器値とを有する隣接する抵抗器の間のノード）に付随する寄生キャパシタンス４４０を示している。図４ｂに示す構造の全体にわたって生じる様々な程度の寄生キャパシタンスが存在するが、寄生キャパシタンスを表す図示のキャパシタ４４０は、以下でさらに説明するように、グリッチノイズ低減の観点から特に関心の対象となるものである。
【００４４】
[0054]ＤＡＣ  ４００のグリッチノイズは一般に、大部分がより高い周波数に集中するエネルギーを有する。したがって、ＤＡＣ  ４００の様々なビットのスイッチ４７５ａ／４７５ｂの動作から生成されるグリッチ（たとえば、スイッチ４７５ａ／４７５ｂがトランジスタ／スイッチ４７５ａ／４７５ｂのゲートに結合されたスイッチドライバによって駆動されるときの、スイッチ動作の非同期性が原因で生成されるグリッチ）が存在するとき、グリッチノイズのいくらかの部分が、ＤＡＣ構造の、寄生キャパシタンス４４０を引き起こす部分に流れる。したがって、グリッチノイズのこの部分は出力／電流加算ノード４７０に流れないが、ＭＳＢセル４２０からのグリッチノイズの大部分は依然として、電流加算ノード４７０に流れることになる。各ビットごとのグリッチノイズにおけるこの不一致は、ＭＳＢ  ４２０とＬＳＢ  ４１０との間にインバランスを生じ、これによってグリッチノイズは、グリッチノイズ分布の差異が原因で（すなわち、グリッチノイズが２つの差動的な経路の間で均等に分割されていないことが原因で）増加することになり得る。しかしながら、インピーダンスを整合させるためにキャパシタ（たとえばフィードフォワードキャパシタ）をＤＡＣ  ４００に加えることによって、ノイズは、寄生キャパシタンス４４０にもかかわらず、より等しく分割され得る。
【００４５】
[0055]図５は、ＬＳＢセグメント化と整合インピーダンスとを用いたＲ−２Ｒ構造のＤＡＣ  ５００の一部分を示す図である。図５を参照すると、前述の寄生キャパシタンス５４０によって引き起こされたグリッチノイズが、「フィードフォワードキャパシタ」５６０と呼ばれ得る付加的なキャパシタを設けることによって低減され得る。これらのフィードフォワードキャパシタ５６０は、それぞれのＲ−２Ｒノード５５０と、それぞれの出力５７０とに接続され、それによってグリッチエネルギーを「フィードフォワード」し得る。フィードフォワードキャパシタンスが寄生キャパシタンスの２倍であるとき（たとえば、フィードフォワードキャパシタ５６０のキャパシタンスが２Ｃ、またはたとえば６０ｆＦであり、寄生キャパシタンス５４０がＣ、またはたとえば３０ｆＦであるとき）、ＬＳＢ  ５１０の左端のＬＳＢのスイッチ出力（電流加算ノード５７０に直接、接続されているスイッチ出力）における全インピーダンスは、Ｖｒｅｆノード５５２と電流加算／電流合流ノード５７０の双方に対して、２Ｃと並列のＲに等価な値である（ＲはＲ−２Ｒ構造における第１の抵抗器の抵抗値を表す）。
【００４６】
[0056]フィードフォワードキャパシタ５６０をＤＡＣ  ５００に加えることにより、帯域外ノイズが、寄生キャパシタンスなしのシミュレーションと同様の方法で、あるレベルにまで低減されることがシミュレーションによって示される（たとえば、コンピュータシミュレーションがＤＡＣの回路図上で実行されるとき、ここにおいて、コンピュータシミュレーションは、寄生キャパシタンスを含まない理論的な帯域外ノイズレベルを測定するために、寄生キャパシタンスを除外する）。フィードフォワードキャパシタ５６０は寄生キャパシタンス５４０の一部またはすべてを事実上、相殺することによって、インピーダンスを平衡させるため、フィードフォワードキャパシタ５６０は帯域外ノイズを低減する。したがって、２つの分岐の間のインピーダンス整合は、時間のかかる過渡的なシミュレーションの代わりにＡＣシミュレーションを用いることによって達成され、それによって、ＤＡＣを設計する際の時間とコストが低減され得る。
【００４７】
[0057]２つの分岐の間のインピーダンス整合は、整合したインピーダンスを有する従来のＲ−２Ｒ  ＬＳＢセグメンテーションを使用して達成され得るが、Ｒ−２Ｒにおける抵抗器のサイズは、Ｒ−２ＲセグメンテーションのＭＳＢの整合要件によって支配されることになる。したがって、従来のＲ−２Ｒ構造の全体的な回路レイアウト面積は好ましくない場合がある。
【００４８】
[0058]図６は、例示的な実施形態による、ＲＣ同調および整合インピーダンスを用いたハイブリッドＲ−２Ｒ構造のＤＡＣ  ６００の一部分を示す図である。図６を参照すると、例示的な実施形態が、整合インピーダンスを有するハイブリッドＲ−２Ｒ  ＬＳＢセグメント型構造を利用するＮビットＤＡＣ  ６００の一部分を示している。ＮビットＤＡＣ  ６００は、電流ＤＡＣまたは電流モードＤＡＣであり、これは出力電流を発生させるために電流ラダー（たとえば抵抗器ラダー）を使用するものであり、また電圧ＤＡＣと区別可能であることに留意されたい。図４ａ、４ｂ、および５におけるＤＡＣ  ３００、４００、および５００とは異なり、ＬＳＢの一部は直列チェーンにおいて接続されないことにさらに留意されたい。追加的に、ＬＳＢの各々は、同じ電流源（たとえばＩMSB）に、また同じ電圧源（たとえばＶpm）に、同様にして接続されている。
【００４９】
[0059]図６に示すセグメント型アーキテクチャにより、抵抗器６６５のサイズまたは値は、ＤＡＣ  ６００のビット６１２の各々の整合要件に従って個別に調整され得る。すなわち、ビットの各々で使用される種々の抵抗器およびフィードフォワードキャパシタは、異なるそれぞれの値（たとえば、左側のビットにおける２Ｒ、２Ｒ、およびＣ／２、中央のビットに対する３Ｒ、Ｒ、およびＣ／６、ならびに右側のビットに対する７Ｒ、Ｒ、およびＣ／１４）を有するように設計され得る。したがって、この整合要件は、非セグメント型Ｒ−２Ｒ構造と比較すると、ＤＡＣの下位ビット（たとえばＬＳＢ）に対しては厳しくないため、下位ビットは、抵抗器ラダーの全体にわたって同じ抵抗器値（すなわちＲおよび２Ｒ）を使用することによって可能となる反復的でコンパクトな設計／レイアウトを利用するために、従来のＲ−２Ｒ構造を依然として利用し得る。
【００５０】
[0060]追加的に、本例示的な実施形態のセグメント型アーキテクチャでは、ＤＡＣ  ６００のビット（たとえば６１２）の各々が分離されているため、ＤＡＣ  ６００のレイアウトはチップ全体にわたって広げられ得る。すなわち、下位ビット（たとえばＬＳＢ）６１２に対応するＤＡＣ  ６００の様々な段は、ＤＡＣ  ６００の回路レイアウトにおいて互いから物理的に分離され得、それによって回路レイアウトの他の構成要素がそれぞれの段の間に置かれ、それによってレイアウトの面積の制約を緩和することが可能となる。さらに、各ビットの電子的構成要素は、他のビットの調整に影響を与えることなく調整され得、それによって、さもなければ存在するレイアウトの制約が緩和される。追加的に、ビット間における抵抗器整合の重要性は、あまり重大ではなくなる。
【００５１】
[0061]さらに、例示的な実施形態のより下位のビットは相対的により小さな抵抗器値を有し得るため、より下位のビットに対するヘッドルームが改善され得る。対照的に、従来のＲ−２Ｒアーキテクチャの場合、抵抗器値がビットごとに固定されるため、ＤＡＣの最後のビットに対応する最後の段に対するヘッドルームは、Ｒ−２Ｒ構造全体の抵抗器値に対応する制約によって決まる。
【００５２】
[0062]例示的な実施形態において示した構造に関して言えば、セグメント型アーキテクチャによってもたらされるグリッチノイズを整合させるとき、ＤＡＣの種々のビットに対応する種々の段に対する抵抗器およびフィードフォワードキャパシタ値を決定することに関して、抵抗器およびキャパシタに対する所望の構成を選択する上で、広範な許容度が存在することに留意されたい。抵抗器およびキャパシタの値は、たとえば、シミュレーションおよび／または他の既知の設計慣習によって、当業者にはいかなる不適切な実験もなしに決定され得る。
【００５３】
[0063]図７ａ〜７ｄは、例示的な実施形態による、グリッチノイズ整合のための抵抗器およびキャパシタ値の例示的な構成である。図７ａ〜７ｄを参照すると、例示的な実施形態による整合インピーダンスを有するハイブリッドＲ−２Ｒ  ＬＳＢセグメント型構造を利用するＮビットＤＡＣ  ７００ａ〜７００ｄ（それらのうちの一部分が図７ａ〜７ｄに示されている）を設計するときに、抵抗器およびキャパシタ値を決定する上で考慮すべきいくつかの要因が存在し得る。たとえば、外側から見える合計の等価抵抗器値が、電流加算ノード３７０の両端間に結合され得る歪み相殺回路（ＤＣＣ）内の抵抗の値を決定し得る。
【００５４】
[0064]たとえば、図４ａのインピーダンス減衰器３０５は、Ｒ−２Ｒ構造によって引き起こされる、電流加算ノード３７０における等価抵抗の一部を相殺する一方で、電流加算ノード３７０におけるインピーダンスを増大させ、それによって歪みを低減する。すなわち、電流加算ノード３７０から見たインピーダンスは、電流加算ノード３７０において導入される歪みに反比例する。さらに、インピーダンス減衰器３０５からＭＳＢに向かって上方に見たインピーダンスは相対的に高くなる。ＤＡＣのビットに向かって見た合計の等価抵抗器値を決定することが可能であることにより、電流加算ノード３７０から見たＤＡＣのビットの等価インピーダンスおよび抵抗に基づいて決定される、予想される歪み量を相殺するように、適切なＤＣＣが設計され得る。
【００５５】
[0065]図７ａ〜７ｄに示す値は、例示的な実施形態を実践するための例として与えられたものにすぎず、抵抗器およびキャパシタ値を決定する上で考慮すべき要因を示すものである。図７ａに示すＤＡＣ  ７００ａの構成は、最初の２ビットに対する一定の４Ｒの出力抵抗を有し、等価な出力抵抗および時定数はそれぞれ、８Ｒ／５および８Ｒ／５×５Ｃ／８＝ＲＣである。図７ｂに示すＤＡＣ  ７００ｂの構成は、最初の２ビットに対する一定の入力／出力時定数ＲＣを有し、等価な出力抵抗および時定数はそれぞれ、２Ｒおよび５ＲＣ／４である。図７ｃに示すＤＡＣ  ７００ｃの構成は、最初の２ビットに対する一定の入力ＲおよびＣと、ＲＣの一定の出力時定数とを有し、等価な出力抵抗および時定数はそれぞれ、１６Ｒ／９および１１ＲＣ／９である。最後に、図７ｄに示すＤＡＣ  ７００ｄの構成は、ＲＣ値がＤＡＣ  ７００ｄの実際の実装形態を考慮して調整された後の、図７ｃに示すＤＡＣ  ７００ｃの構成を示している。
【００５６】
[0066]図８は、例示的な実施形態による、８ビットＲ−２Ｒセグメンテーションを用いた１４ビット電流ステアリングＤＡＣのレイアウト８００の図である。この例示的な実施形態のレイアウト８００は、６ビットのＭＳＢ  ８２０と、８ビットのセグメント型ＬＳＢ  ８１０とを有している。グリッチエネルギーを整合させるために、同じスイッチドライバ８９０がＭＳＢ  ８２０とＬＳＢ  ８１０の両方に対して使用されている。スイッチドライバ８９０は、スイッチ（たとえばスイッチ３７５、４７５、および５７５）を構成するトランジスタのゲートに結合されている。したがって、スイッチを動作させるためのスイッチドライバ８９０からの信号は、ＤＡＣに入力されたデジタル信号に対応することになる。さらに、１つのクロックツリー８９５が、ＭＳＢ  ８２０とＬＳＢ  ８１０の両方にサービスする。
【００５７】
[0067]図９は、図８に示す１４ビットＤＡＣのセグメンテーションを示すレイアウト９００の図である。並列／フィードフォワードキャパシタ９６０は、レイアウト上で抵抗器９６５の間に置かれる。先に説明したように、ＬＳＢの間の抵抗器整合は、セグメント型Ｒ−２Ｒアーキテクチャによって与えられる要件ではないので、ＬＳＢの最初の３ビット（たとえば、第５ビット、第６ビット、および第７ビット、つまりｂ５、ｂ６、およびｂ７）は広げられ得る。整合要件により、最初の３ビットはレイアウト９００のうちの比較的大きな面積を占めるので、これらのビットをセグメント化することによって、かなりの柔軟性がもたらされる。ＬＳＢの最後の４ビット（たとえば第４ビット〜第０ビット）はすべて、従来のＲ−２Ｒアーキテクチャにより、互いに比較的近接して配置されている。第４ビット〜第０ビットに対する抵抗器は、緩和された整合要件により、比較的小さいため、緊密なレイアウトは問題ではない。
【００５８】
[0068]したがって、例示的な実施形態に関して説明したように、Ｒ−２Ｒ  ＬＳＢを有するセグメント型ＤＡＣは、ＲＸ帯域付近の高周波数におけるグリッチノイズを低減するが、さもなければ寄生キャパシタンスがこの低減を妨害し得る。グリッチの整合、分離、およびレイアウトの柔軟性を考慮して、これらの例示的な実施形態は、ハイブリッドセグメント型Ｒ−２Ｒ方式を提供するが、ここにおいて、整合要件は各ビットごとに個別に調整され得、ビット間の不整合は分離され、また、各ビットのレイアウトがＤＡＣの他のビットに影響を与えることなく調整され得るので、レイアウトは広げられ、より容易に配列され得る。さらに、それらのビットに対応する後方の段のヘッドルームは、より下位のビット抵抗値が低下され得るため、緩和され得る。
【００５９】
[0069]図１０は、Ｎビットデジタル信号をアナログ信号に変換する方法のフローチャート１０００である。この方法は、例示的な実施形態に関して上記で説明したハイブリッドＲ−２Ｒセグメント型ＤＡＣのうちの１つまたは複数などの装置によって実施され得る。この装置はＮビットデジタル信号をアナログ信号に変換する。この装置は、デジタルデータのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段を有し得る。この装置は、（Ｎ−Ｍ）個の段のうちの少なくとも１つがＮビットＤＡＣのすべての残りの段から分離されるように、デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段を有し得る。この装置は、各々が（Ｎ−Ｍ）個の段のうちの異なる１つに関連付けられる（Ｎ−Ｍ）個の抵抗ネットワークを有し得る。
【００６０】
[0070]１００２では、装置は、（２M−１）個の段の各々において電流を生成し得る。１００４では、装置は、差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに電流を供給し得る。１００６では、装置は、（Ｎ−Ｍ）個の段の各々において電流を生成し得る。１００８では、装置は、差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各々に、その関連する段において生成された電流を供給し得る。１０１０では、装置は、抵抗ネットワークに対応する段のバイナリ重みに従って、供給された電流をスケーリングし得る。１０１２では、装置は、１対の電流加算ノードに、スケーリングされた電流を供給し得る。１０１４では、装置は、利得値によって規定される範囲内に電流加算ノードの各々のインピーダンスを維持し得る。１０１６では、装置は、利得値によって規定される範囲内に電流加算ノード間の電圧差を維持し得る。電流加算ノードに供給される電流の差が、アナログ信号の値を規定する。
【００６１】
[0071]この装置は、（Ｎ−Ｍ）個のネットワークの各々に対して、抵抗ネットワークの第１の抵抗素子と並列に結合された第１の容量素子と、抵抗ネットワークの第２の抵抗素子と並列に結合された第２の容量素子と、第１の容量素子および第１の抵抗素子と直列に結合された第３の抵抗素子と、第２の容量素子および第２の抵抗素子と直列に結合された第４の抵抗素子とを有し得る。この装置は、集積チップ（ＩＣ）レイアウト上で、（Ｎ−Ｍ）個の段の各々の抵抗素子と（Ｎ−Ｍ）個の段のうちの隣接する１つの抵抗素子の間に、（Ｎ−Ｍ）個の段の各々の容量素子を有し得る。この装置は、種々のインピーダンスを有する種々の（Ｎ−Ｍ）個の抵抗ネットワークを有し得、また、（Ｎ−Ｍ）個の最下位ビットの整合仕様に従って、（Ｎ−Ｍ）個の抵抗ネットワークのうちの１つまたは複数の、個別に調整された抵抗素子または容量素子を有し得る。この装置は、第２の対のスイッチとしてＭＯＳトランジスタを有し得、（Ｎ−Ｍ）個の抵抗ネットワークのうちの１つの容量素子を有し得、ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍のキャパシタンスをそれぞれが有し得る。この装置は、ＩＣレイアウト上でそれぞれの容量素子をそれらの間に有する隣接する（Ｎ−Ｍ）個の段から分離されたそれぞれの（Ｎ−Ｍ）個の段を有し得る。この装置は、ＩＣレイアウト上で（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段と（Ｎ−Ｍ−１）番目の段との間に、（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段に関連付けられる容量素子を有し得る。この装置は、（２M−１）個の段に対応するグリッチノイズを（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるように、様々な段に対応してスケーリングされたスイッチおよびスイッチドライバを有し得る。
【００６２】
[0072]一構成では、ＮビットＤＡＣ（たとえば、それぞれ、図４ａの３００、図４ｂの４００、図５の５００、図６の６００、または図７ａ〜７ｄの７００ａ〜７００ｄ）が、デジタルデータ（たとえば、ＤＡＣ  ３００、４００、５００、６００、または７００ａ〜７００ｄに入力されたデジタルデータまたはデジタル信号）のＭ個の最上位ビット（たとえば、図４ａのＭＳＢビット３２０に関連付けられる段、図４ｂのＭＳＢビット４２０に関連付けられる段、または図８のＭＳＢビット８２０に関連付けられる段）に関連付けられる（２M−１）個の並列段と、（２M−１）個の段の各々において第１の電流（たとえば、図４ａのビット３２０または図４ｂのビット４２０に関連付けられるＶｄｄおよび段）を生成するための手段と、差動データ（たとえば、図４ａまたは４ｂのＤ、Ｄｂに対応するデータ）に応答して、第１の対のスイッチ（たとえば、図４ａの３７４ａ、３７４ｂまたは図４ｂの４７４ａ、４７４ｂ）を介して１対の電流加算ノード（たとえば、図４ａの３７０または図４ｂの４７０）に、生成された第１の電流を供給するための手段と、（Ｎ−Ｍ）個の段のうちの少なくとも１つ（たとえば、図６の中央ビット６１２に関連付けられる段または図９の７番目のビットに関連付けられる段）がＮビットＤＡＣのすべての残りの段から分離されるように、デジタルデータの（Ｎ−Ｍ）個の最下位ビット（たとえば、図４ａの３１０、図４ｂの４１０、図５の５１０、図６の６１２、または図８の８１０）に関連付けられる（Ｎ−Ｍ）個の段と、（Ｎ−Ｍ）個の段の各々において第２の電流（たとえば、図４ａのビット３２０、図４ｂの４２０、もしくは図５の５２０に関連付けられるＶｄｄおよび段、または、図６のビット６１２に関連付けられる電流源ＩMSBおよび段）を生成するための手段と、（Ｎ−Ｍ）個の段のうちの異なる１つにそれぞれが関連付けられる（Ｎ−Ｍ）個の抵抗ネットワーク（たとえば、図４ａ、４ｂ、もしくは５の抵抗器Ｒおよび２Ｒを含んだネットワーク、または、図６の抵抗器６６５を含んだネットワーク）と、差分データ（たとえば、図４ａ、４ｂ、または５のＤ、Ｄｂに対応するデータ）に応答してスイッチの第２の対（たとえば、図４ａの３７５ａ、３７５ｂ、または図４ｂの４７５ａ、４７５ｂ、または図５の５７５ａ、５７５ｂ）を介して（Ｎ−Ｍ）個の抵抗ネットワークの各々に、その関連する段において生成された第２の電流を供給するための手段と、抵抗ネットワークの対応する段のバイナリ重みに従って、各抵抗ネットワークに供給されるそれぞれの電流をスケーリングするための手段と、電流加算ノード（たとえば、図４ａの３７０、図４ｂの４７０、または図５の５７０）の対にスケーリングされた電流を供給するための手段と、利得値（たとえば、図４ａの差動増幅器３０８または図４ｂの差動増幅器４０８の利得値）によって規定された範囲内に電流加算ノード（３７０、４７０、または５７０）の各々のインピーダンス（たとえば、図４ａの３０５、または図４ｂの４０５）を維持するための手段と、利得値によって規定される範囲内に電流加算ノード（３７０または４７０）間の電圧差（３０５または４０５）を維持するための手段とを含み、電流加算��ード（３７０、４７０、または５７０）に供給される電流の差が、アナログ信号（たとえば、ＤＡＣ  ３００、４００、５００、６００、または７００ａ〜７００ｄによって発生されるアナログ信号）の値を規定する。（２M−１）個の段の各々において第１の電流を生成するための手段は、（２M−１）個の段（たとえば、ＭＳＢビット３２０、４２０、または８２０に関連付けられるＶｄｄおよび段）の各々である。スイッチの第１の対（３７４ａ、３７４ｂまたは４７４ａ、４７４ｂ）を介して１対の電流加算ノード（３７０、または４７０）に、生成された第１の電流を供給するための手段は、スイッチの第１の対（３７４ａ、３７４ｂまたは４７４ａ、４７４ｂ）およびそれらに接続された配線である。（Ｎ−Ｍ）個の段（たとえば、ビット３１０、４１０、５１０、または６１２に関連付けられる段）の各々において第２の電流を生成するための手段は、（Ｎ−Ｍ）個の段（たとえば、ビット３１０、４１０、もしくは５１０に関連付けられるＶｄｄおよび段、またはビット６１２に関連付けられる電流源ＩMSBおよび段）の各々である。スイッチの第２の対（３７５ａ、３７５ｂ、または４７５ａ、４７５ｂ、または５７５ａ、５７５ｂ）を介して（Ｎ−Ｍ）個の抵抗ネットワークの各々に、その関連する段において生成された第２の電流を供給するための手段は、スイッチの第２の対（３７５ａ、３７５ｂ、または４７５ａ、４７５ｂ、または５７５ａ、５７５ｂ）およびそれらに接続された配線である。抵抗ネットワークに対応する段のバイナリ重みに従って、各抵抗ネットワークに供給される電流をスケーリングするための手段は、ＤＡＣ（３００、４００、５００、６００、または７００ａ〜７００ｄ）のＲ−２Ｒ構造（たとえば、図３〜７ｄに示すＲ−２Ｒ構造）である。１対の電流加算ノード（３７０、４７０、または５７０）にスケーリングされた電流を供給するための手段は、１対の電流加算ノード（３７０、４７０、または５７０）に接続された配線である。電流加算ノードの各々のインピーダンスを維持するための手段は、インピーダンス減衰器（３０５または４０５）である。電流加算ノード間の電圧差を維持するための手段は、インピーダンス減衰器（３０５または４０５）である。１対の電流加算ノード（３７０、４７０、または５７０）の種々のノードに供給される、スケーリングされた電流の差は、アナログ信号（ＤＡＣ  ３００、４００、５００、６００、または７００ａ〜７００ｄによって発生されるアナログ信号）の値を規定する。
【００６３】
[0073]開示するプロセスにおけるステップの特定の順序または階層は例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は並べ替えられ得ることを理解されたい。さらに、いくつかのステップは組み合わされるかまたは省略され得る。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
【００６４】
[0074]以上の説明は、当業者が本明細書で説明された様々な態様を実行できるようにするために提供される。これらの態様に対する様々な変更は当業者には容易に明らかであり、本明細書で定義した一般的原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、特許請求の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつかの（some）」という語は「１つまたは複数の」を表す。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素のすべての構造的および機能的均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示されたいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、その要素が「のための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、前記（２M−１）個の並列段の各段は、第１の電流を生成するように、また、差分データに応答してスイッチの第１の対を介して前記ＤＡＣの１対の電流加算ノードに前記第１の電流を供給するように構成される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各段は、抵抗ネットワークとスイッチの第２の対とを備え、前記（Ｎ−Ｍ）個の段の各段は、第２の電流を生成するように、また、差分データに応答してスイッチの前記第２の対を介して前記段の前記抵抗ネットワークに前記第２の電流を供給するように構成され、各抵抗ネットワークは、前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングするように、また、前記１対の電流加算ノードに前記スケーリングされた電流を供給するように構成される、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離されるＮビットＤＡＣ。
[Ｃ２]  前記（Ｎ−Ｍ）個の段の各段は、
前記段の前記抵抗ネットワークの第１の抵抗素子と並列に結合された第１の容量素子と、
前記段の前記抵抗ネットワークの第２の抵抗素子と並列に結合された第２の容量素子とを備える、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ３]  前記（Ｎ−Ｍ）個の段の各段は、
前記第１の容量素子および前記第１の抵抗素子と直列をなす第３の抵抗素子と、
前記第２の容量素子および前記第２の抵抗素子と直列をなす第４の抵抗素子とをさらに備える、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ４]  各々前記（Ｎ−Ｍ）個の段の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子の間に位置する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ５]  それぞれの（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、それぞれのインピーダンスを有する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ６]  前記１対の電流加算ノードに結合された差動増幅器を備えるインピーダンス減衰器をさらに備え、前記インピーダンス減衰器は、前記電流加算ノードの各ノードのインピーダンスを維持するように、また、前記差動増幅器の利得によって規定される範囲内に前記電流加算ノード間の電圧差を維持するように構成される、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ７]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の段のうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ８]  それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上でそれぞれの容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、Ｃ２に記載のＮビット（ＤＡＣ）。
[Ｃ９]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ−１）番目の段から前記（Ｎ−Ｍ）番目の段を分離し、前記（Ｎ−Ｍ）番目の段はＮ番目のビットに対応する、Ｃ２に記載のＮビットＤＡＣ。
[Ｃ１０]  前記（２M−１）個および（Ｎ−Ｍ）個の段に対応するスイッチドライバをさらに備え、
ここにおいて、前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスケーリングされる、Ｃ１に記載のＮビットＤＡＣ。
[Ｃ１１]  Ｎビットデジタル信号をアナログ信号に変換する方法であって、
前記デジタル信号のＭ個の最上位ビットに関連付けられる（２M−１）個の並列段の各段において第１の電流を生成することと、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記第１の電流の各々を供給することと、
前記デジタル信号の（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段の各段において第２の電流を生成することと、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは前記ＮビットＤＡＣのすべての残りの段から分離される、
差分データに応答してスイッチの第２の対を介して（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給することと、各ネットワークは前記（Ｎ−Ｍ）個の段の各々に関連付けられる、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、前記それぞれ供給された電流をスケーリングすることと、
前記１対の電流加算ノードに前記スケーリングされた電流を供給することと、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持することと、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持することと、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記アナログ信号の値を規定する、を備える方法。
[Ｃ１２]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、
第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合される、Ｃ１１に記載の方法。
[Ｃ１３]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、Ｃ１２に記載の方法。
[Ｃ１４]  前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、Ｃ１２に記載の方法。
[Ｃ１５]  それぞれの（Ｎ−Ｍ）個の抵抗ネットワークがそれぞれのインピーダンスを有する、Ｃ１２に記載の方法。
[Ｃ１６]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記（Ｎ−Ｍ）個の抵抗ネットワークのうちの１つの前記容量素子はそれぞれ、前記ＭＯＳトランジスタの各々のドレイン基板間キャパシタンスの実質的に２倍のキャパシタンスを有する、Ｃ１２に記載の方法。
[Ｃ１７]  それぞれの（Ｎ−Ｍ）個の段は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、それらの間に置かれたそれぞれの容量素子によって、隣接する（Ｎ−Ｍ）個の段から分離されている、Ｃ１２に記載の方法。
[Ｃ１８]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段に関連付けられる前記容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段のうちの前記（Ｎ−Ｍ）番目の段と（Ｎ−Ｍ−１）番目の段との間に置かれる、Ｃ１２に記載の方法。
[Ｃ１９]  前記スイッチおよびスイッチドライバは、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるように、前記様々な段に対応してスケーリングされる、Ｃ１１に記載の方法。
[Ｃ２０]  Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
デジタルデータのＭ個の最上位ビットに関連付けられる（２M−１）個の並列段と、
前記（２M−１）個の段の各段において第１の電流を生成するための手段と、
差分データに応答してスイッチの第１の対を介して１対の電流加算ノードに前記生成された第１の電流を供給するための手段と、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つが前記ＮビットＤＡＣのすべての残りの段から分離されるように、前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連付けられる（Ｎ−Ｍ）個の段と、
前記（Ｎ−Ｍ）個の段の各段において第２の電流を生成するための手段と、
各々が前記（Ｎ−Ｍ）個の段の各々に関連付けられる（Ｎ−Ｍ）個の抵抗ネットワークと、
差分データに応答してスイッチの第２の対を介して前記（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークに、その関連する段において生成された前記第２の電流を供給するための手段と、
前記抵抗ネットワークに対応する段のバイナリ重みに従って、各抵抗ネットワークに供給された前記電流をスケーリングするための手段と、
前記１対の電流加算ノードに前記スケーリングされた電流を供給するための手段と、
利得値によって規定される範囲内に前記１対の電流加算ノードの各ノードのインピーダンスを維持するための手段と、
前記利得値によって規定される範囲内に前記電流加算ノード間の電圧差を維持するための手段と、前記１対の電流加算ノードの異なるノードに供給される前記スケーリングされた電流の差が、前記ＮビットＤＡＣによって発生されるアナログ信号の値を規定する、を備えるＮビットＤＡＣ。
[Ｃ２１]  前記（Ｎ−Ｍ）個の抵抗ネットワークの各ネットワークごとに、
第１の容量素子が、前記抵抗ネットワークの第１の抵抗素子と並列に結合され、
第２の容量素子が、前記抵抗ネットワークの第２の抵抗素子と並列に結合される、Ｃ２０に記載のＮビットＤＡＣ。
[Ｃ２２]  前記（Ｎ−Ｍ）個のネットワークの各ネットワークごとに、
第３の抵抗素子が、前記第１の容量素子および前記第１の抵抗素子と直列に結合され、
第４の抵抗素子が、前記第２の容量素子および前記第２の抵抗素子と直列に結合される、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２３]  前記（Ｎ−Ｍ）個の段の各々の前記第１および第２の容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段の前記各々の前記第１および第２の抵抗素子と前記（Ｎ−Ｍ）個の段のうちの隣接する１つの前記第１および第２の抵抗素子との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２４]  それぞれの抵抗ネットワークが、それぞれのインピーダンスを有する、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２５]  前記（Ｎ−Ｍ）個の段のうちの１つまたは複数の前記抵抗素子または前記容量素子は、前記（Ｎ−Ｍ）個の最下位ビットの整合仕様に従って個別に調整される、Ｃ２４に記載のＮビットＤＡＣ。
[Ｃ２６]  スイッチの前記第２の対はＭＯＳトランジスタを備え、
ここにおいて、前記容量素子のうちの１つは、前記ＭＯＳトランジスタのうちの対応する１つのドレイン基板間キャパシタンスの実質的に２倍であるキャパシタンスを有する、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２７]  それぞれの容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、それぞれの（Ｎ−Ｍ）個の段と、隣接する（Ｎ−Ｍ）個の段との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２８]  前記（Ｎ−Ｍ）個の段のうちの（Ｎ−Ｍ）番目の段の前記容量素子は、前記ＤＡＣの集積チップ（ＩＣ）レイアウト上で、前記（Ｎ−Ｍ）個の段のうちの前記（Ｎ−Ｍ）番目の段と（Ｎ−Ｍ−１）番目の段との間にある、Ｃ２１に記載のＮビットＤＡＣ。
[Ｃ２９]  前記様々な段に対応するスイッチを駆動するための手段と、
前記スイッチをスケーリングするための手段と、前記（２M−１）個の段に対応するグリッチノイズを前記（Ｎ−Ｍ）個の段に対応するグリッチノイズに整合させるようにスイッチを駆動するための手段とをさらに備える、Ｃ２０に記載のＮビットＤＡＣ。
[Ｃ３０]  前記（Ｎ−Ｍ）個の段の前記抵抗ネットワークは、不連続な区分のセグメント型Ｒ−２Ｒ構造を備える、Ｃ１に記載のＮビットＤＡＣ。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８】
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【図９】
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【図１０】
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