(57)【特許請求の範囲】
【請求項１】
第１の画素信号と第２の画素信号とを出力する画素と、
前記画素に接続された第１の信号線と、
第１の基準信号を受信するように構成された第２の信号線と、
第２の基準信号を受信するように構成された第３の信号線と、
スイッチ回路と、
前記第１の信号線に接続された第１の差動トランジスタと、前記スイッチ回路を介して前記第２の信号線および前記第３の信号線に接続された第２の差動トランジスタとを備え、前記第１の画素信号に基づく第１の信号と前記第１の基準信号とを比較し、前記第２の画素信号に基づく第２の信号と前記第２の基準信号とを比較する比較部と、
前記比較部の出力を受信するように構成されたカウンタと、
前記カウンタと前記比較部との間に接続されたマルチプレクサと
を備える撮像装置。
【請求項２】
第１の基板および第２の基板を備える
請求項１に記載の撮像装置。
【請求項３】
前記第１の基板は、前記画素と前記第１の信号線とを含む
請求項２に記載の撮像装置。
【請求項４】
前記第２の基板は、前記第２の信号線、前記第３の信号線、前記比較部、前記スイッチ回路、前記カウンタ、および前記多重回路を含む
請求項３に記載の撮像装置。
【請求項５】
前記第１の基板は、前記画素、前記スイッチ回路、および前記比較部を含む
請求項２に記載の撮像装置。
【請求項６】
前記第２の基板は、前記カウンタを含む
請求項２に記載の撮像装置。
【請求項７】
前記第１の基準信号を出力する第１の基準信号生成回路をさらに備える
請求項１に記載の撮像装置。
【請求項８】
前記第２の基準信号を出力する第２の基準信号生成回路をさらに備える
請求項１に記載の撮像装置。
【請求項９】
前記カウンタに接続されたラッチ回路をさらに備える
請求項１に記載の撮像装置。
【請求項１０】
第１の画素信号と第２の画素信号とを出力する画素と、
前記画素に接続された第１の信号線と、
第１の基準信号を受信するように構成された第２の信号線と、
第２の基準信号を受信するように構成された第３の信号線と、
第１のスイッチ回路と、
前記第１の信号線に接続された第１の差動トランジスタと、前記スイッチ回路を介して前記第２の信号線および前記第３の信号線に接続された第２の差動トランジスタとを備え、前記第１の画素信号に基づく第１の信号と前記第１の基準信号とを比較し、前記第２の画素信号に基づく第２の信号と前記第２の基準信号とを比較する比較部と、
前記比較部の出力を受信するように構成されたカウンタと、
前記カウンタと前記比較部との接続を制御する第２のスイッチ回路と
を備える撮像装置。
【請求項１１】
第１の基板および第２の基板を備える
請求項１０に記載の撮像装置。
【請求項１２】
前記第１の基板は、前記画素と前記第１の信号線とを含む
請求項１１に記載の撮像装置。
【請求項１３】
前記第２の基板は、前記第２の信号線、前記第３の信号線、前記比較部、前記第１のスイッチ回路、前記カウンタ、および前記第２のスイッチ回路を含む
請求項１２に記載の撮像装置。
【請求項１４】
前記第１の基板は、前記画素、前記第１のスイッチ回路、および前記比較部を含む
請求項１１に記載の撮像装置。
【請求項１５】
前記第２の基板は、前記カウンタを含む
請求項１１に記載の撮像装置。
【請求項１６】
前記第１の基準信号を出力する第１の基準信号生成回路をさらに備える
請求項１０に記載の撮像装置。
【請求項１７】
前記第２の基準信号を出力する第２の基準信号生成回路をさらに備える
請求項１０に記載の撮像装置。
【請求項１８】
前記カウンタに接続されたラッチ回路をさらに備える
請求項１０に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、撮像装置に関し、特に、コストの増大を抑制することができるようにした撮像装置に関する。
【背景技術】
【０００２】
従来、一般的なイメージセンサでは、例えばフォトダイオード等の受光部に蓄積された電荷が信号として読み出され、A/D（Analog / Digital）変換されていた（例えば、特許文献１参照）。【０００３】
このA/D変換は、一般的に、受光部を有する画素から読み出された信号がランプ波等の参照電圧と比較され、その比較結果が変化するまでの時間を計測することにより行われる。近年においては、高画質化のためにこのA/D変換の高階調化が求められている。ただし、処理の高速性や、回路規模や消費電力の増大の抑制も同時に求められている。そこで、特許文献１には、２種類の傾きの異なる参照電圧を用意し、画素出力信号の大小を判定する判定部を新たに設け、その判定結果に従って２つの参照電圧のいずれか一方を選択し、画素から読み出した信号との比較に用いる方法が記載されている。【０００４】
ところで、近年においては、例えば小型化や消費電力の低減等のために回路の微細化が進んでいる。回路の微細化が進むと、例えば信号配線間の距離が短くなり、寄生容量が生じる場合があった。例えば、画素から読み出された信号と参照電圧を比較する比較部の入力端子の近傍に参照電圧を選択するための制御回路が形成され、その制御回路内の配線と入力端子との間に寄生容量が生じる場合があった。このような場合、容量が直列に接続されてフローティングノードとなる比較部の入力端子は、制御回路内の配線の信号遷移によりカップリングを受けるおそれがあった。【０００５】
例えばA/D変換において相関二重サンプリングを行う場合、その相関二重サンプリングのリセット期間と信号読み出し期間とで、制御回路内の配線を伝送する信号の信号レベルが互いに異なり、比較部の入力端子がリセット期間に受けるカップリング電圧変動量と、信号読み出し期間に受けるカップリング電圧変動量とが互いに異なる場合があった。このようにリセット期間と信号読み出し期間とでカップリング電圧変動量が異なると、その変動量の差によって相関二重サンプリングの結果に誤差が生じ、正しくA/D変換を行うことができないおそれがあった。【０００６】
このような誤差を抑制するためには、配線間に固定電位のシールド配線を設けたり、配線同士の距離を十分に離すようにして寄生容量を抑制するようにすればよい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−４１０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、これらの方法では、回路の面積が増大し、コストが増大するおそれがあった。【０００９】
本技術は、このような状況に鑑みて提案されたものであり、コストの増大を抑制することができるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本技術の一側面は、第１の画素信号と第２の画素信号とを出力する画素と、前記画素に接続された第１の信号線と、第１の基準信号を受信するように構成された第２の信号線と、第２の基準信号を受信するように構成された第３の信号線と、スイッチ回路と、前記第１の信号線に接続された第１の差動トランジスタと、前記スイッチ回路を介して前記第２の信号線および前記第３の信号線に接続された第２の差動トランジスタとを備え、前記第１の画素信号に基づく第１の信号と前記第１の基準信号とを比較し、前記第２の画素信号に基づく第２の信号と前記第２の基準信号とを比較する比較部と、前記比較部の出力を受信するように構成されたカウンタと、前記カウンタと前記比較部との間に接続されたマルチプレクサとを備える撮像装置である。
【００１１】
第１の基板および第２の基板を備えることができる。
【００１２】
前記第１の基板は、前記画素と前記第１の信号線とを含むことができる。
【００１３】
前記第２の基板は、前記第２の信号線、前記第３の信号線、前記比較部、前記スイッチ回路、前記カウンタ、および前記多重回路を含むことができる。
【００１４】
前記第１の基板は、前記画素、前記スイッチ回路、および前記比較部を含むことができる。
【００１５】
前記第２の基板は、前記カウンタを含むことができる。
【００１６】
前記第１の基準信号を出力する第１の基準信号生成回路をさらに備えることができる。
【００１７】
前記第２の基準信号を出力する第２の基準信号生成回路をさらに備えることができる。
【００１８】
前記カウンタに接続されたラッチ回路をさらに備えることができる。
【００１９】
本技術の他の側面は、第１の画素信号と第２の画素信号とを出力する画素と、前記画素に接続された第１の信号線と、第１の基準信号を受信するように構成された第２の信号線と、第２の基準信号を受信するように構成された第３の信号線と、第１のスイッチ回路と、前記第１の信号線に接続された第１の差動トランジスタと、前記スイッチ回路を介して前記第２の信号線および前記第３の信号線に接続された第２の差動トランジスタとを備え、前記第１の画素信号に基づく第１の信号と前記第１の基準信号とを比較し、前記第２の画素信号に基づく第２の信号と前記第２の基準信号とを比較する比較部と、前記比較部の出力を受信するように構成されたカウンタと、前記カウンタと前記比較部との接続を制御する第２のスイッチ回路とを備える撮像装置である。
【００２０】
第１の基板および第２の基板を備えることができる。
【００２１】
前記第１の基板は、前記画素と前記第１の信号線とを含むことができる。
【００２２】
前記第２の基板は、前記第２の信号線、前記第３の信号線、前記比較部、前記第１のスイッチ回路、前記カウンタ、および前記第２のスイッチ回路を含むことができる。
【００２３】
前記第１の基板は、前記画素、前記第１のスイッチ回路、および前記比較部を含むことができる。
【００２４】
前記第２の基板は、前記カウンタを含むことができる。
【００２５】
前記第１の基準信号を出力する第１の基準信号生成回路をさらに備えることができる。
【００２６】
前記第２の基準信号を出力する第２の基準信号生成回路をさらに備えることができる。
【００２７】
前記カウンタに接続されたラッチ回路をさらに備えることができる。
【００３０】
本技術の一側面においては、第１の画素信号と第２の画素信号とを出力する画素と、その画素に接続された第１の信号線と、第１の基準信号を受信するように構成された第２の信号線と、第２の基準信号を受信するように構成された第３の信号線と、スイッチ回路と、その第１の信号線に接続された第１の差動トランジスタと、そのスイッチ回路を介してその第２の信号線およびその第３の信号線に接続された第２の差動トランジスタとを備え、その第１の画素信号に基づく第１の信号とその第１の基準信号とを比較し、その第２の画素信号に基づく第２の信号とその第２の基準信号とを比較する比較部と、その比較部の出力を受信するように構成されたカウンタと、そのカウンタとその比較部との間に接続されたマルチプレクサとが備えられる。
【００３１】
本技術の他の側面においては、第１の画素信号と第２の画素信号とを出力する画素と、その画素に接続された第１の信号線と、第１の基準信号を受信するように構成された第２の信号線と、第２の基準信号を受信するように構成された第３の信号線と、第１のスイッチ回路と、その第１の信号線に接続された第１の差動トランジスタと、そのスイッチ回路を介してその第２の信号線およびその第３の信号線に接続された第２の差動トランジスタとを備え、その第１の画素信号に基づく第１の信号とその第１の基準信号とを比較し、その第２の画素信号に基づく第２の信号とその第２の基準信号とを比較する比較部と、その比較部の出力を受信するように構成されたカウンタと、そのカウンタとその比較部との接続を制御する第２のスイッチ回路とが備えられる。
【発明の効果】
【００３２】
本技術によれば、信号を処理することが出来る。また本技術によれば、コストの増大を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】A/D変換部の主な構成例を示す図である。
【図２】比較部の主な構成例を示す図である。
【図３】スイッチ制御部の主な構成例を示す図である。
【図４】寄生容量を説明する図である。
【図５】スイッチ制御部の内部信号の例を説明するタイミングチャートである。
【図６】スイッチ制御部の内部信号の例を説明するタイミングチャートである。
【図７】イメージセンサの主な構成例を示す図である。
【図８】単位画素の主な構成例を示す図である。
【図９】カラムA/D変換部の主な構成例を示す図である。
【図１０】選択部の主な構成例を示す図である。
【図１１】A/D変換の様子の例を説明するタイミングチャートである。
【図１２】A/D変換の様子の例を説明するタイミングチャートである。
【図１３】スイッチ制御部の内部信号の例を説明するタイミングチャートである。
【図１４】A/D変換の様子の例を説明するタイミングチャートである。
【図１５】カラムA/D変換部の主な構成例を示す図である。
【図１６】カラムA/D変換部の主な構成例を示す図である。
【図１７】カラムA/D変換部の主な構成例を示す図である。
【図１８】比較部の主な構成例を示す図である。
【図１９】混合の様子の例を説明するタイミングチャートである。
【図２０】カラムA/D変換部の主な構成例を示す図である。
【図２１】イメージセンサの物理構成の例を示す図である。
【図２２】撮像装置の主な構成例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（イメージセンサ）
３．第３の実施の形態（イメージセンサ）
４．第４の実施の形態（イメージセンサ）
５．第５の実施の形態（撮像装置）
【００３５】
＜１．第１の実施の形態＞
＜寄生容量とカップリング電圧変動＞
従来、一般的なイメージセンサでは、例えばフォトダイオード等の受光部に蓄積された電荷が信号として読み出され、A/D（Analog / Digital）変換されていた。このA/D変換は、一般的に、受光部を有する画素から読み出された信号がランプ波等の参照電圧と比較され、その比較結果が変化するまでの時間を計測することにより行われる。
【００３６】
イメージセンサの高階調化は、高画質化に要求される性能の１つである。特に低照度領域における高階調化は画質に大きく寄与する。一般的に階調を拡大する場合、高速性や面積、消費電力が犠牲となる。高階調になるとA/D変換回数が増えるため高速性が損なわれるおそれがあった。また、高速性を維持するためにA/D変換部を複数個用いて並列処理を行うと面積や消費電力の増大を招くおそれがあった。A/D変換部の面積が増大すると半導体基板が大きくなり製造のコストが増大するおそれがあった。また、A/D変換部の面積が増大することで設計がより困難になり、開発のコストが増大するおそれがあった。
【００３７】
近年においては、A/D変換の高階調化とともに、処理の高速化、面積や消費電力の増大の抑制等も求められている。そこで、例えば特許文献１に記載のように、２種類の傾きの異なる参照電圧を用意し、画素出力信号の大小を判定する判定部を新たに設け、その判定結果に従って２つの参照電圧のいずれか一方を選択し、画素から読み出した信号との比較に用いる方法が考えられた。
【００３８】
図１は、そのような方法でA/D変換を行うA/D変換部の主な構成例を示すブロック図である。図１に示されるA/D変換部においては、比較部１１がアナログ信号である信号Vxを例えばランプ波のように所定の範囲で電圧が変化する参照信号Vref1若しくは参照信号Vref2（参照電圧とも称する）と比較する。カウンタ１２は、カウント開始からその比較結果の値が変化するまでの時間（例えばクロック数）をカウントする。このカウント値は、参照信号Vref1若しくは参照信号Vref2の信号レベルが、最小値若しくは最大値から信号Vxの信号レベルに達するまでの時間（クロック数）を示す。つまり、このカウント値は信号Vxの信号レベルを示すデジタルデータである。したがって、カウンタ１２は、このカウント値Doを、信号VxのA/D変換結果として出力する。
【００３９】
図１に示されるように、比較部１１の信号Vxが入力される入力端子には、キャパシタ１３が直列に接続されている。同様に、比較部１１の参照信号Vref1若しくは参照信号Vref2が入力される入力端子には、キャパシタ１４が直列に接続されている。すなわち、比較部１１の各入力端子は、フローティングノードを形成する。
【００４０】
また、キャパシタ１４には、比較部１１に入力する参照信号を切り替えることができる切替部１５が直列に接続されている。切替部１５は、参照信号Vref1を伝送する信号線とキャパシタ１４に接続される信号線との接続を制御するスイッチと、参照信号Vref2を伝送する信号線とキャパシタ１４に接続される信号線との接続を制御するスイッチとを有し、それらのスイッチの内いずれか一方をオン（ON）にし、他方をオフ（OFF）にすることにより、参照信号Vref1と参照信号Vref2のいずれか一方を比較部１１に入力させる。切替部１５は、スイッチ制御部１６の制御、すなわち、スイッチ制御部１６から制御信号SWR1および制御信号SWR2の値に基づいてこのような切り替え動作を行う。
【００４１】
スイッチ制御部１６は、所定の制御信号SWSQや制御信号ADPと、所定の信号Vinの値に基づいて制御信号SWR1および制御信号SWR2の値を決定し、その制御信号SWR1および制御信号SWR2を供給することにより切替部１５を制御する。例えば、特許文献１に記載の方法の場合、信号Vxが信号Vinとしてスイッチ制御部１６に入力され、その信号Vxの信号レベルの大きさに応じて切替部１５が制御される（すなわち、参照信号が選択される）。
【００４２】
参照信号Vref1と参照信号Vref2とは、電圧が変化する速度（つまり信号の傾き）が互いに異なる。したがって図１のようなA/D変換部により、これらの参照信号を信号Vxの信号レベル（すなわち照度）に応じて使い分ける（参照信号の精度を切り換える）ことで、高照度領域における階調を維持したまま、低照度領域の階調を拡大することができる。また、切替部により参照信号の切り替えを行うことにより、複数のA/D変換部を用いて並列処理を行う必要がないので、面積や消費電力の増大を抑制することもできる。
【００４３】
比較部１１は例えば図２に示される例のような構成を有する。図２に示されるように、比較部１１の、信号Vxが入力される入力端子Vxinにはキャパシタ１３が直列に接続され、参照信号Vref1や参照信号Vref2が入力される入力端子Vrefinには、キャパシタ１４が直列に接続される。したがって、入力端子Vxinや入力端子Vrefinは、フローティングノードとなる。
【００４４】
ところで、スイッチ制御部１６は、図３のＡに示される例のような構成を有する。制御信号SWR1および制御信号SWR2の値は、制御信号ADPおよび制御信号SWSQに応じて図３のＢに示される例のように決定される。より具体的には、制御信号ADPが「１」の場合、制御信号SWR1の値は信号SWFBの値となり、制御信号SWR2の値は信号SWFBの値となる。この信号SWFBは、図３のＡに示されるように、スイッチ制御部１６の内部信号であり、信号Vinによって決定される。より具体的には、信号SWFBは、信号Φfbにより制御される所定のタイミングにおいてラッチされた信号Vinの否定である。
【００４５】
ところで回路の微細化が進むと、回路における信号線間の距離が短くなる。図１のA/D変換の場合、比較部１１とスイッチ制御部１６との距離が短くなり、図４に示される例のように、比較部１１のフローティングノード（VrefinおよびVxin）と、スイッチ制御部１６の信号SWFBを伝送する信号線との間に寄生容量が生じてしまうおそれがあった。このように寄生容量が生じると、コンパレータのフローティングノードは、信号SWFBの値（例えば照度判定結果）の信号遷移によるカップリングを受けるおそれがあった。
【００４６】
例えば、図１のA/D変換部が、A/D変換の際に、図５に示されるタイミングチャートのように、相関二重サンプリング（CDS（Correlated Double Sampling）とも称する）のリセット期間において階調精度D1の参照電圧Vref1を用いた信号VxのA/D変換（N1）と、階調精度D2の参照電圧Vref2を用いた信号Vx（リセット信号）のA/D変換（N2）を行い、その後信号Vxの信号レベルを判定し、CDSの信号読み出し期間において、その判定結果に基づいて、参照電圧Vref1を用いた信号Vx（画素信号）のA/D変換（S1）か、参照電圧Vref2を用いた信号Vx（画素信号）のA/D変換（S2）かのいずれか一方を行うものとする。
【００４７】
この場合、信号Vxの信号レベルの判定後（時刻T27）において、Φfbのパルスが発生し、ラッチする信号が更新される。つまり、信号Vinの値によってはこの更新により、信号SWFBの値が変化する場合がある。このように、信号SWFBの値が変化すると、比較部１１のフローティングノードが受けるカップリング電圧変動量がリセット期間と信号読み出し期間とで互いに異なるようになり、CDS結果にそのカップリング電圧変動分の誤差が生じてしまうおそれがあった。
【００４８】
このような誤差を低減させる方法として、例えば、信号SWFBを伝送する信号線と比較部１１のフローティングノードとの間にシールド配線を設けたり、距離を十分に話すようにレイアウトしたりして、寄生容量を低減させる方法が考えられる。
【００４９】
しかしながら、これらの方法の場合、A/D変換部の回路の面積が増大するおそれがあった。A/D変換部の回路の面積が増大すると、その分、A/D変換部の回路が配置される半導体基板も大きくしなければならず、製造のコストが増大するおそれがあった。また、A/D変換部の回路の面積が増大すると、その分、イメージセンサの設計が困難になるので、開発のコストも増大するおそれがあった。また、回路規模が増大することにより消費電力が増大するおそれもあった。
【００５０】
＜信号SWFBの制御＞
そこで、複数の参照信号の中から比較部に供給する参照信号を選択する選択部が有する信号線であって、比較部のフローティングノードの入力端子との間に寄生容量が生じる信号線が、その比較部により複数回行われる比較の各回において、信号レベルが互いに同一である信号を伝送するようにする。例えば、図５の例のようにA/D変換を行う場合、図６に示されるように、CDSのリセット期間と信号読み出し期間の両方における比較において、信号SWFBの値が互いに同一となるようにする。
【００５１】
なお、本技術においては、複数回行われる比較の各回において、互いに同一の参照信号を用いるものとする。例えば、図５の例の場合、CDSのリセット期間においては、各参照信号を用いた比較が順次行われ、CDSの信号読み出し期間においては、その内のいずれか１つの比較のみが行われる。この場合、リセット期間の各比較の内、信号読み出し期間の比較に用いられるのと同一の参照信号を用いる比較の際の信号SWFBの値が、信号読み出し期間の比較の際の信号SWFBの値と同一になるようにする。
【００５２】
図６のＡは、信号読み出し期間において高ゲインスロープの参照信号Vref1と信号Vxとを比較する場合の信号SWFBの例を示している。この例の場合、信号SWFBの値は、リセット期間における参照信号Vref1と信号Vxとの比較、並びに、信号読み出し期間における参照信号Vref1と信号Vxとの比較の両方において、「Ｈ」となっている。
【００５３】
図６のＢは、信号読み出し期間において低ゲインスロープの参照信号Vref2と信号Vxとを比較する場合の信号SWFBの例を示している。この例の場合、信号SWFBの値は、リセット期間における参照信号Vref2と信号Vxとの比較、並びに、信号読み出し期間における参照信号Vref2と信号Vxとの比較の両方において、「Ｌ」となっている。
【００５４】
以上のように、リセット期間と信号読み出し期間の両方の比較において、比較部１１のフローティングノードの入力端子との間に寄生容量が発生する信号線を伝送する信号SWFBを互いに同電位とすることにより、カップリング電圧変動量が揃うので、相関二重サンプリング結果の誤差を低減させることができる。つまり、A/D変換部の回路の面積を増大させずに誤差を低減させ、より正しくA/D変換を行うようにすることができる。したがって、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【００５５】
＜イメージセンサ＞
このような本技術を適用した撮像素子（信号処理装置）の一実施の形態であるイメージセンサの主な構成例を、図７に示す。図７に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
【００５６】
図７に示されるように、イメージセンサ１００は、画素アレイ１１１、A/D変換部１１２、および水平転送部１１３を有する。また、イメージセンサ１００は、制御タイミング発生部１２１、画素走査部１２２、およびA/D変換制御部１２３を有する。さらに、イメージセンサ１００は、参照電圧発生部１３１および参照電圧発生部１３２を有する。
【００５７】
画素アレイ１１１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。図７の例の場合、単位画素１４１が行列状（アレイ状）に並べられて配置されている。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
【００５８】
図７に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線が形成されている。各垂直信号線は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号（例えば画素信号Vx）をA/D変換部１１２に伝送する。また、図７に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線が形成されている。各制御線は、自身に対応する単位画素行の各単位画素に接続され、画素走査部１２２から供給される制御信号を、その各単位画素に伝送する。
【００５９】
つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線と、自身が属する単位画素行に割り当てられた制御線とに接続されており、その制御線を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線を介してA/D変換部１１２に供給する。
【００６０】
参照電圧発生部１３１は、A/D変換部１１２による所定の階調精度のA/D変換の基準信号となる参照信号Vref1（参照電圧Vref1とも称する）を発生する。この参照信号Vref1の波形は任意である。例えば、参照信号Vref1をランプ波（のこぎり波）としてもよい。以下においては、参照信号Vref1としてランプ波（Ramp）を用いる場合を例に説明する。参照電圧発生部１３１は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線を介してA/D変換部１１２に供給される。
【００６１】
参照電圧発生部１３２は、A/D変換部１１２による所定の階調精度のA/D変換の基準信号となる参照信号Vref2（参照電圧Vref2とも称する）を発生する。この参照信号Vref2は、参照信号Vref1とは異なる階調精度のA/D変換向けの基準信号である。参照信号Vref2の波形は、参照信号Vref1と同種であれば任意である。例えば、参照信号Vref1がランプ波（のこぎり波）である場合、参照信号Vref2もランプ波（のこぎり波）である。ただし、スロープの傾きが互いに異なる。参照電圧発生部１３２は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線を介してA/D変換部１１２に供給される。
【００６２】
以下においては、参照信号Vref1および参照信号Vref2がランプ波（Ramp）であり、参照信号Vref1が高ゲインスロープの低照度（高精度）判定のA/D変換用の参照信号であり、参照信号Vref2が低ゲインスロープの高照度（低精度）判定のA/D変換用の参照信号（すなわち、参照信号Vref1よりもスロープの傾きが急な参照信号）であるものとする。
【００６３】
A/D変換部１１２は、その参照信号を用いて、画素アレイ１１１から垂直信号線を介して伝送される（各単位画素から読み出された）アナログ信号である信号VxをA/D変換し、そのデジタルデータ（デジタル出力DO）を水平転送部１１３に出力する。
【００６４】
A/D変換部１１２は、図７に示されるカラムA/D変換部１５１−１、カラムA/D変換部１５１−２、カラムA/D変換部１５１−３、・・・のように、画素アレイ１１１のカラム（単位画素列）毎にカラムA/D変換部１５１を有する。
【００６５】
各カラムA/D変換部１５１には、自身に対応するカラムの垂直信号線、参照信号Vref1が伝送される参照信号線、および、参照信号Vref2が伝送される参照信号線が接続されている。各カラムA/D変換部１５１は、自身に対応するカラムの信号Vxを参照信号Vref1若しくは参照信号Vref2を利用してA/D変換する。
【００６６】
また、各カラムA/D変換部１５１には、水平転送部１１３に接続される信号線が接続されている。各カラムA/D変換部１５１は、自身において得られたA/D変換結果を示すデジタルデータであるデジタル出力DOを、その信号線を介して水平転送部１１３に供給する。
【００６７】
水平転送部１１３は、A/D変換部１１２から供給されるデジタルデータをイメージセンサ１００の外部等に転送する（出力OUT）。
【００６８】
制御タイミング発生部１２１は、画素走査部１２２、A/D変換制御部１２３、参照電圧発生部１３１、参照電圧発生部１３２、および水平転送部１１３に所定のクロック信号を供給し、それらの駆動タイミングを制御する。
【００６９】
画素走査部１２２は、画素アレイ１１１の各単位画素行に対して、制御線を介して制御信号を供給することにより、各単位画素１４１のトランジスタの動作を制御する。A/D変換制御部１２３は、制御線を介して制御信号を供給することにより、A/D変換部１１２（各カラムA/D変換部１５１）の動作を制御する。
【００７０】
なお、図７において各制御線は１本の線として示されているが、この各制御線が複数の制御線により構成されるようにしてもよい。
【００７１】
＜単位画素構成＞
図８は、単位画素１４１の回路構成の主な構成の例を示す図である。図８に示されるように、単位画素１４１は、フォトダイオード（PD）１６１、転送トランジスタ１６２、リセットトランジスタ１６３、増幅トランジスタ１６４、およびセレクトトランジスタ１６５を有する。
【００７２】
フォトダイオード（PD）１６１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１６１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１６２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１６１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１６２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。
【００７３】
転送トランジスタ１６２は、フォトダイオード（PD）１６１からの光電荷の読み出しを制御する。転送トランジスタ１６２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１６１のカソード電極に接続される。また、転送トランジスタ１６２のゲート電極には、画素走査部１２２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図７に示される制御線に含まれる。
【００７４】
転送制御線（TRG）の信号（すなわち、転送トランジスタ１６２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１６１からの光電荷の転送が行われない（フォトダイオード（PD）１６１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１６１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。
【００７５】
リセットトランジスタ１６３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１６３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１６３のゲート電極には、画素走査部１２２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図７に示される制御線に含まれる。
【００７６】
リセット制御線（RST）の信号（すなわち、リセットトランジスタ１６３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。
【００７７】
増幅トランジスタ１６４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１６４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１６５のドレイン電極に接続されている。
【００７８】
例えば、増幅トランジスタ１６４は、リセットトランジスタ１６３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１６５に出力する。また、増幅トランジスタ１６４は、転送トランジスタ１６２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１６５に出力する。
【００７９】
セレクトトランジスタ１６５は、増幅トランジスタ１６４から供給される電気信号の垂直信号線（VSL）（すなわち、A/D変換部１１２）への出力を制御する。セレクトトランジスタ１６５は、ドレイン電極が増幅トランジスタ１６４のソース電極に接続され、ソース電極が垂直信号線（VSL）に接続されている。また、セレクトトランジスタ１６５のゲート電極には、画素走査部１２２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図７に示される制御線に含まれる。
【００８０】
セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１６５のゲート電位）がオフ状態のとき、増幅トランジスタ１６４と垂直信号線（VSL）は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１６４と垂直信号線（VSL）が電気的に接続され、増幅トランジスタ１６４から出力される信号が、当該単位画素１４１から読み出されたアナログ信号として、垂直信号線（VSL）に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。
【００８１】
＜カラムA/D変換部の構成＞
次に、図９を参照して、カラムA/D変換部１５１の構成例について説明する。図９に示されるように、カラムA/D変換部１５１は、比較部１７１およびカウンタ１７２を有する。
【００８２】
比較部１７１は、本技術を適用した信号処理装置の一態様であり、参照信号Vref1と参照信号Vref2とからいずれか一方を選択し、信号Vxの信号レベルを、選択した参照信号の信号レベルと比較する。比較部１７１は、このような比較を複数回行う。そして比較部１７１は、その比較の度に、その比較結果を示す信号Vcoをカウンタ１７２に供給する。
【００８３】
カウンタ１７２は、比較部１７１による比較の開始から比較結果（信号Vcoの値）が変化するまでの時間（クロック数）をカウントする。このカウント値（デジタルデータ）が、アナログ信号である信号VxのA/D変換結果となる。カウンタ１７２は、このカウント値をデジタル出力DOとして水平転送部１１３に供給する。
【００８４】
比較部１７１は、図９に示されるように、比較部１８１、選択部１８２、切替部１８３、キャパシタ１８４、およびキャパシタ１８５を有する。
【００８５】
オフセット誤差を抑制するために、比較部１８１の入力端子Vrefinにはキャパシタ１８４が接続され、入力端子Vxinにはキャパシタ１８５が接続されている。すなわち、比較部１８１の入力端子Vrefinおよび入力端子Vxinは、フローティングノードを形成している。このようにすることにより、入力のMOSに閾値誤差があったとしても比較部１８１の入出力を短絡させることで、誤差分を取り除いて初期化し、かつ直列容量のフローティングノードに初期化時のレベルを記憶させることができる。
【００８６】
比較部１８１は、入力端子Vxinに入力される信号Vx（画素アレイ１１１から読み出されたアナログ信号）の信号レベルを、入力端子Vrefinに入力される参照信号（参照信号Vref1若しくは参照信号Vref2）の信号レベルと比較し、その比較結果を示す信号Vcoを選択部１８２およびカウンタ１７２に供給する。比較部１８１は、このような比較を複数回行い、その比較の度に、その比較結果を示す信号Vcoを選択部１８２およびカウンタ１７２に供給する。
【００８７】
選択部１８２は、A/D変換制御部１２３から供給される制御パルスと、比較部１８１から出力される比較結果を示す信号に基づいて、比較部１８１に供給する参照信号を選択する。選択部１８２は、その選択した参照信号（参照信号Vref1若しくは参照信号Vref2）を比較部１８１に供給するように切替部１８３に接続を適宜切り替えさせる制御信号（制御信号SW1および制御信号SW2）を、切替部１８３に供給する。
【００８８】
切替部１８３は、選択部１８２の制御、すなわち、選択部１８２から供給される制御信号SW1および制御信号SW2に基づいて、参照信号Vref1および参照信号Vref2のいずれか一方を選択し、選択した参照信号をキャパシタ１８４に供給する。
【００８９】
例えば、切替部１８３は、参照信号Vref1を伝送する参照信号線とキャパシタ１８４との接続を制御するスイッチと、参照信号Vref2を伝送する参照信号線とキャパシタ１８４との接続を制御するスイッチとを有する。参照信号Vref1を伝送する参照信号線とキャパシタ１８４との接続を制御するスイッチは、選択部１８２から供給される制御信号SW1により制御される。参照信号Vref2を伝送する参照信号線とキャパシタ１８４との接続を制御するスイッチは、選択部１８２から供給される制御信号SW2により制御される。
【００９０】
切替部１８３は、それらの制御信号の値に従って、所望の参照信号線とキャパシタ１８４との間のスイッチをオン（ON）状態にすることによりその参照信号線をキャパシタ１８４に接続させ、その他の参照信号線とキャパシタ１８４との間の他のスイッチをオフ（OFF）状態にすることにより、その他の参照信号線をキャパシタ１８４から切断する（非接続にする）。
【００９１】
キャパシタ１８４は、切替部１８３と比較部１８１の入力端子Vrefinとの間に設けられている。キャパシタ１８５は、画素アレイ１１１の垂直信号線VSL（画素アレイ１１１）と比較部１８１の入力端子Vxinとの間に設けられている。
【００９２】
図９に示されるように、選択部１８２は、判定部１９１およびスイッチ制御部１９２を有する。判定部１９１は、A/D変換制御部１２３から供給される制御パルスと、比較部１８１から出力される比較結果を示す信号とに基づいて、いずれの参照信号を選択するかを判定する。判定部１９１は、その判定結果を示す信号、すなわち、選択部１８２により選択される参照信号を示す信号SWFBを、所定の信号線を介して、スイッチ制御部１９２に供給する。
【００９３】
スイッチ制御部１９２は、その信号線を介して供給される信号SWFBに応じて制御信号SW1および制御信号SW2の値を決定する。スイッチ制御部１９２は、値を決定した制御信号SW1および制御信号SW2を切替部１８３に供給することにより、切替部１８３の動作を制御する。
【００９４】
回路の微細化が進むことにより、このような選択部１８２が比較部１８１のより近傍に形成されるようになり、選択部１８２の信号SWFBを伝送する信号線と、比較部１８１のフローティングノードである入力端子Vrefinや入力端子Vxinとの間に寄生容量が生じる。なお、比較部１８１は、入力端子Vrefinと入力端子Vxinとの内のいずれか一方のみがフローティングノードであるようにしてもよい。
【００９５】
比較部１８１が信号レベルの比較を複数回行う場合、各比較においてこの信号SWFBの信号レベルを互いに同一とする。このようにすることにより、この寄生容量によるカップリング電圧変動が比較部１８１による比較の結果に及ぼす影響を低減させることができる。
【００９６】
＜選択部＞
選択部１８２の主な構成例を図１０に示す。図１０に示されるように選択部１８２の判定部１９１は、NOTゲート２０１、ラッチ２０２、およびスイッチ２０３を有する。NOTゲート２０１は、１ビットのデジタルデータである比較部１８１の出力Vcoを反転する。ラッチ２０２は、そのNOTゲート２０１の出力を、A/D変換制御部１２３から供給される制御信号Φfbに応じたタイミングで保持し、その保持した値を出力する（JUD）。
【００９７】
スイッチ２０３は、A/D変換制御部１２３から供給される制御信号ADPの値に応じて、ラッチ２０２の出力JUDと、A/D変換制御部１２３から供給される信号SWSQとの内いずれか一方を選択する。例えば制御信号ADPの値が「１」の場合、スイッチ２０３は、ラッチ２０２の出力JUDを選択する。また、例えば制御信号ADPの値が「０」の場合、スイッチ２０３は、信号SWSQを選択する。スイッチ２０３は、このように選択した信号を信号SWFBとしてスイッチ制御部１９２に供給する。
【００９８】
スイッチ制御部１９２は、アンプ２０４およびNOTゲート２０５を有する。アンプ２０４は、信号SWFBを増幅し、制御信号SW1として切替部１８３に供給する。NOTゲート２０５は、１ビットのデジタルデータである信号SWFBを反転し、制御信号SW2として切替部１８３に供給する。
【００９９】
＜A/D変換処理の流れ＞
次に、このカラムA/D変換部１５１によるA/D変換の例について説明する。カラムA/D変換部１５１は、図１１に示されるタイミングチャートのような流れでA/D変換を行う。つまり、カラムA/D変換部１５１は、まず、CDSのリセット期間において、高ゲインスロープの参照信号Vref1を用いて、単位画素１４１から読み出されたリセット信号のA/D変換を行い、信号N1(HG)を得る（高精度ノイズ出力）。次に、カラムA/D変換部１５１は、CDSのリセット期間において、低ゲインスロープの参照信号Vref2を用いて、単位画素１４１から読み出されたリセット信号のA/D変換を行い、信号N2（LG）を得る（低精度ノイズ出力）。次に、カラムA/D変換部１５１は、単位画素１４１から読み出された画素信号の信号レベルを判定する（判定）。カラムA/D変換部１５１は、その判定結果に応じて参照信号Vref1若しくは参照信号Vref2を選択し、CDSの信号読み出し期間において、その選択した参照信号を用いて、単位画素１４１から読み出された画素信号の信号レベルのA/D変換を行い、信号S1（HG）若しくは信号S2（LG）を得る（信号出力）。
【０１００】
図１１に示されるように、CDSのリセット期間においては、制御信号ADPの値が「０」であるので、制御信号SWSQの値によって制御信号SW1および制御信号SW2の値が決定される。つまり、CDSのリセット期間において、順次、制御信号SWSQの値が「１」、「０」となることによって、参照信号Vref1、参照信号Vref2が順次選択され、高ゲインスロープのA/D変換と低ゲインスロープのA/D変換とが順次行われる。
【０１０１】
したがって、CDSのリセット期間において、信号SWFBは、制御信号SW1と同様に、順次、値「１」、値「０」となる。
【０１０２】
また、制御信号Φfbのパルスにより、判定期間における比較部１８１の出力Vcoがラッチされる。そしてCDSの信号読み出し期間においては、制御信号ADPの値が「１」となり、ラッチ２０２の出力JUDの値によって制御信号SW1および制御信号SW2の値が決定される。つまり、CDSの信号読み出し期間において、ラッチ２０２の出力JUD、すなわち、判定期間における画素信号の信号レベルの判定結果に応じて、参照信号Vref1若しくは参照信号Vref2が選択され、その選択された参照信号を用いたA/D変換（高ゲインスロープのA/D変換若しくは低ゲインスロープのA/D変換）が行われる。
【０１０３】
したがって、CDSの信号読み出し期間において、信号SWFBは、制御信号SW1と同様に、値「１」若しくは値「０」（判定期間における画素信号の信号レベルの判定結果に応じた値）となる。つまり、低照度（高ゲインスロープのA/D変換）が選択された場合、信号SWFBの値は「１」となり、高照度（低ゲインスロープのA/D変換）が選択された場合、信号SWFBの値は「０」となる。
【０１０４】
つまり、図１１のように、比較部１８１のフローティングノードである入力端子Vrefinや入力端子Vxinとの間に寄生容量が生じる選択部１８２の信号線の電位（信号SWFB）は、信号N1を得る場合と信号S1を得る場合とで互いに同電位となり、信号N2を得る場合と信号S2を得る場合とで互いに同電位となる。
【０１０５】
したがって、信号S1と信号N1（若しくは信号S2と信号N2）との間のカップリング電圧変動量の差を抑制することができ、両者を差し引きすることにより、そのカップリング電圧変動による誤差を抑制することができる。つまり、A/D変換部の回路の面積を増大させずに相関二重サンプリング結果（S1-N1若しくはS2-N2）の誤差を低減させ、より正しくA/D変換を行うようにすることができる。したがって、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１０６】
なお、カラムA/D変換部１５１は、図１１の例のように、高ゲインスロープの参照信号Vref1と低ゲインスロープの参照信号Vref2の両方とも電圧減少方向に変動させる（スイープさせる）ようにしてもよいが、参照信号のいずれか一方若しくは両方を電圧上昇方向に変動させるようにしてもよい。例えば、図１２に示されるタイミングチャートのように、低ゲインスロープの参照信号Vref2を電圧上昇方向に変動させるようにしてもよい。この場合も、参照信号のスイープ方向以外は、図１１の場合と同様である。つまり、この場合も、A/D変換部の回路の面積を増大させずに相関二重サンプリング結果（S1-N1若しくはS2-N2）の誤差を低減させ、より正しくA/D変換を行うようにすることができる。したがって、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１０７】
＜２．第２の実施の形態＞
＜比較部初期化と判定時＞
第１の実施の形態においては、リセット信号の比較と画素信号の比較とにおいて、カップリング電圧変動量が変化することにより生じる誤差の抑制について説明した。同様に、比較部１１の初期化完了時と画素信号の信号レベル判定完了時とにおいて、比較部１１のフローティングノードが受けるカップリング電圧変動量が変化すると、それが判定誤差要因となってしまうおそれがあった。
【０１０８】
＜信号SWFBの制御＞
そこで、複数の参照信号の中から比較部のフローティングノードの入力端子に供給する参照信号を選択する選択部が有する信号線であって、比較部のフローティングノードの入力端子との間に寄生容量が生じる信号線が、その比較部の初期化と、その比較部による画素信号の信号レベルと所定の参照信号の信号レベルとの比較との両方において、信号レベルが互いに同一である信号を伝送するようにする。例えば、図５の例のようにA/D変換を行う場合、図１３に示されるように、初期化の期間（コンパレータ初期化）と、画素信号の信号レベル判定の期間（照度判定）の両方において、信号SWFBの値が互いに同一となるようにする。
【０１０９】
以上のように、比較部の初期化と、その比較部による画素信号の信号レベルと所定の参照信号の信号レベルとの比較との両方において、比較部のフローティングノードの入力端子との間に寄生容量が発生する信号線を伝送する信号SWFBを互いに同電位とすることにより、カップリング電圧変動量が揃い、寄生容量の影響を相殺して抑制することができる。したがって、画素信号の信号レベルの判定結果から比較部の初期化結果を減算した照度判定結果における誤差を低減させることができる。つまり、A/D変換部の回路の面積を増大させずに誤差を低減させ、より正しくA/D変換を行うようにすることができる。したがって、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１１０】
＜A/D変換処理の流れ＞
このようにする場合、カラムA/D変換部１５１が、図１４に示されるタイミングチャートのようにA/D変換を行うようにすればよい。
【０１１１】
図１４に示されるように、カラムA/D変換部１５１は、比較部１８１の初期化を行ってから、図１１の例のようにA/D変換を行う。図１４に示されるように、比較部１８１の初期化の期間（初期化）と画素信号の信号レベルの判定が行われる期間（判定）とにおいては、制御信号ADPの値が「０」である。したがって、これらの期間においては、制御信号SWSQの値によって制御信号SW1および制御信号SW2の値が決定される。つまり、これらの期間においては、制御信号SWSQの値によって信号SWFBの値が決定される。
【０１１２】
図１４に示されるように、比較部１８１の初期化の期間（初期化）と画素信号の信号レベルの判定が行われる期間（判定）との両方において、制御信号SWSQの値は互いに同一である（「１」である）。したがって、これらの期間において、信号SWFBの値も互いに同一である（「１」である）。
【０１１３】
つまり、比較部１８１のフローティングノードである入力端子Vrefinや入力端子Vxinとの間に寄生容量が生じる選択部１８２の信号線の電位（信号SWFB）は、比較部の初期化完了時と画素信号の信号レベルの判定完了時とで互いに同電位となる。
【０１１４】
したがって、比較部の初期化結果（Vini）と画素信号の信号レベル判定結果（Vjud）との間のカップリング電圧変動量の差を抑制することができ、両者を差し引きすることにより、そのカップリング電圧変動による誤差を抑制することができる。つまり、A/D変換部の回路の面積を増大させずに照度判定結果（Vjud−Vini）の誤差を低減させ、より正しくA/D変換を行うようにすることができる。したがって、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１１５】
なお、図１４の例においては、比較部の初期化結果と画素信号の信号レベル判定結果との間のカップリング電圧変動量の差を抑制するとともに、信号S1と信号N1（若しくは信号S2と信号N2）との間のカップリング電圧変動量の差も抑制しているが、比較部の初期化結果と画素信号の信号レベル判定結果との間のカップリング電圧変動量の差のみを抑制するようにしてもよい。また、カラムA/D変換部１５１は、図１４の例のように、高ゲインスロープの参照信号Vref1と低ゲインスロープの参照信号Vref2の両方とも電圧減少方向に変動させる（スイープさせる）ようにしてもよいが、参照信号のいずれか一方若しくは両方を電圧上昇方向に変動させるようにしてもよい。また、この実施の形態の場合も、第１の実施の形態の場合と同様に、比較部１８１の入力端子Vrefinと入力端子Vxinとの内のいずれか一方のみがフローティングノードであるようにしてもよい。
【０１１６】
＜３．第３の実施の形態＞
＜比較部とカウンタとの接続＞
上述した各実施の形態においては、説明の便宜上、比較部１７１（比較部１８１）とカウンタ１７２との間の信号線を１本の線で接続するように示したが、実際には、比較部１７１（比較部１８１）とカウンタ１７２とは、例えば、図１５の例のように、複数本の信号線で接続される。
【０１１７】
図１５の例の場合、カラムA/D変換部１５１は、ラッチ３０１およびラッチ３０２を有する。ラッチ３０１は、選択部１８２（図９）を簡略化して示したものである。画素信号の信号レベル判定期間における比較部１８１の出力Vcoはラッチ３０１にラッチされ、その値に応じた制御信号（制御信号SW1および制御信号SW2）が切替部１８３に供給される。
【０１１８】
また、ラッチ３０１は、ラッチした比較部１８１の出力Vcoに基づいて、カウンタ１７２の値を制御するためのスロープゲインを識別する識別信号FLAGをラッチ３０２に供給する。ラッチ３０２は、その識別信号FLAGをラッチし、所定のタイミングにおいて、その識別信号FLAGの値に応じて、カウンタ１７２のカウントの速度（例えば倍率）を参照信号のスロープ信号に合わせる制御信号をカウンタ１７２に供給する。
【０１１９】
図１５に示されるように、この場合、比較部１８１とカウンタ１７２との間の信号線が２本となり、その分、回路の面積が増大し、開発や製造のコストや消費電力が増大するおそれがあった。特に、比較部１８１とカウンタ１７２とが互いに異なる半導体基板に形成される場合、この比較部１８１とカウンタ１７２との間の信号線にバンプ等の接続部が必要になるが、図１５の例の場合、そのバンプの数も増大するので、回路の面積が増大し、開発や製造のコストや消費電力が増大するおそれがあった。
【０１２０】
そこで、カラムA/D変換部１５１を図１６に示されるような構成とすることが考えられる。図１６の例の場合、カラムA/D変換部１５１は、図１５のラッチ３０１およびラッチ３０２の代わりに、ラッチ３１１およびラッチ３１２を有する。
【０１２１】
ラッチ３１１は、ラッチ３０１と同様に、画素信号の信号レベル判定期間における比較部１８１の出力Vcoをラッチし、その値に応じた制御信号（制御信号SW1および制御信号SW2）を切替部１８３に供給するが、ラッチ３１２に信号を供給しない。
【０１２２】
ラッチ３１２は、識別信号FLAGをラッチせずに、比較部１８１とカウンタ１７２との間の信号線のカウンタ１７２の近傍から比較部１８１の出力Vcoを取得し、ラッチする。ラッチ３１２は、その出力Vcoの値に応じて、カウンタ１７２のカウントの速度（例えば倍率）を参照信号のスロープ信号に合わせる制御信号をカウンタ１７２に供給する。
【０１２３】
このような構成とすることにより、比較部１８１とカウンタ１７２との間の信号線の大部分を１本とすることができ、図１５の構成例の場合よりも回路の面積の増大を抑制することができる。また、その信号線が１本の部分に接続部（バンプ等）を形成することにより、図１５の構成例の場合よりも接続部の数の増大を抑制することができるので、比較部１８１とカウンタ１７２とが互いに異なる半導体基板に形成される場合であっても、図１５の構成例の場合よりも回路の面積の増大を抑制することができる。
【０１２４】
しかしながら、図１６の構成例の場合、画素信号の信号レベルの判定結果（比較部１８１の出力Vco）を取得する回路が１系統で無い（ラッチ３１１とラッチ３１２とが互いに異なる位置から判定結果を取得する）ため、ラッチ３１１とラッチ３１２とで判定結果の取り込みタイミングが互いに異なる（取り込みタイミングがずれる）おそれがあった。そして、その取り込みタイミングのずれによって、ラッチ３１１がラッチしているデータと、ラッチ３１２がラッチしているデータとが互いに異なり、演算が破綻を起こすおそれがあった。
【０１２５】
＜比較結果と制御信号の混合＞
そこで、混合部が、比較部による比較の結果を示す信号と、選択部により選択された参照信号を示す信号とを混合し、計測部が、その混合部から出力され、単一の信号線を介して伝送される信号に含まれる、比較部による比較の結果を示す信号の値が変化するまでの時間を計測し、その計測結果をアナログ信号のA/D変換結果として出力し、制御部が、混合部から出力され、単一の信号線を介して伝送される信号に含まれる、選択部により選択された参照信号を示す信号に基づいて、計測部の計測を制御するようにする。
【０１２６】
つまり、比較部による比較の結果を示す信号と、選択部により選択された参照信号を示す信号とを混合する混合部と、その混合部から出力され、単一の信号線を介して伝送される信号に含まれる、比較部による比較の結果を示す信号の値が変化するまでの時間を計測し、計測結果をアナログ信号のA/D変換結果として出力する計測部と、混合部から出力され、単一の信号線を介して伝送される信号に含まれる、選択部により選択された参照信号を示す信号に基づいて、計測部の計測を制御する制御部とを備えるようにする。
【０１２７】
このようにすることにより、比較部による比較の結果を示す信号と、選択部により選択された参照信号を示す信号とを、単一の信号線によって比較部から計測部に伝送することができる。したがって、回路の面積の増大を抑制することができる。また、接続部の数の増大を抑制することができるので、比較部と計測部とが互いに異なる半導体基板に形成される場合であっても、回路の面積の増大を抑制することができる。
【０１２８】
＜カラムA/D変換部＞
この場合のイメージセンサ１００の構成は、基本的に、上述した各実施の形態の場合と同様である。以下においてはイメージセンサ１００の構成や動作について説明すべき部分についてのみ説明を行い、説明を省略する部分については、以上の各実施の形態における説明を適用することができるか、若しくは、任意の構成や動作を適用することができるものとする。
【０１２９】
この場合のカラムA/D変換部１５１の主な構成例を図１７に示す。図１７の例の場合、カラムA/D変換部１５１は、図１５のラッチ３０１およびラッチ３０２の代わりに、ラッチ３２１、マルチプレクサ３２２、電極３２３、およびラッチ３２４を有する。
【０１３０】
ラッチ３２１は、ラッチ３０１と同様に、選択部１８２（図９）を簡略化して示したものである。画素信号の信号レベル判定期間における比較部１８１の出力Vcoはラッチ３２１にラッチされ、その値に応じた制御信号（制御信号SW1および制御信号SW2）が切替部１８３に供給される。
【０１３１】
また、ラッチ３２１は、ラッチした比較部１８１の出力Vcoに基づいて、カウンタ１７２の値を制御するためのスロープゲインを識別する識別信号FLAGをマルチプレクサ３２２に供給する。
【０１３２】
マルチプレクサ（MUX）３２２は、画素信号の信号レベル判定期間における比較部１８１の出力Vcoと識別信号FLAGとを混合し、その混合信号をカウンタ１７２に供給する。マルチプレクサ３２２は、比較部１８１の出力Vcoと制御信号FLAGとを、互いに異なる期間に単一の信号線を介して伝送させるように混合する。混合の詳細については後述する。
【０１３３】
電極３２３は、例えばバンプ（BUMP）やビア（VIA）等の接続部である。カウンタ１７２およびラッチ３２４は、マルチプレクサ３２２および図１７においてマルチプレクサ３２２より左側に示される構成とは異なる半導体基板に形成される。電極３２３は、このように複数の半導体間で回路を接続するための接続部である。なお、カウンタ１７２およびラッチ３２４が、マルチプレクサ３２２および図１７においてマルチプレクサ３２２より左側に示される構成と同一の半導体基板に形成されるようにしてもよい。その場合、この電極３２３を省略することができる。
【０１３４】
ラッチ３２４は、ラッチ３１２と同様に、比較部１８１とカウンタ１７２との間の信号線のカウンタ１７２の近傍（少なくとも電極３２３よりもカウンタ１７２側）から混合信号を取得し、その混合信号に含まれる制御信号FLAGをラッチする。ラッチ３１２は、その出力Vcoの値に応じて、カウンタ１７２のカウントの速度（例えば倍率）を参照信号のスロープ信号に合わせる制御信号をカウンタ１７２に供給する。
【０１３５】
カウンタ１７２は、その制御信号に応じてカウントを行う。
【０１３６】
＜比較部＞
この場合の比較部１８１の主な構成例を図１８に示す。比較部１８１は、例えば、比較部３３１、NOTゲート３３２、およびNANDゲート３３３を用いて、図１８に示されるように構成される。
【０１３７】
比較部３３１による単位画素１４１から読み出されたアナログ信号VSLと参照信号DACとの比較結果の、NOTゲート３３２による論理否定は、NANDゲート３３３により、制御信号STBに制御されたタイミングでラッチ３２１やマルチプレクサ３２２に出力される。つまり、比較部１８１の出力Vcoの出力タイミングは、制御信号STBを用いて制御することができる。
【０１３８】
＜混合の流れ＞
イメージセンサ１００（カラムA/D変換部１５１）は、この場合も、上述した各実施の形態の場合と同様にA/D変換を行う。そして、マルチプレクサ３２２は、図１９に示されるように、CDSのリセット期間（Ｐ相およびＰ相２）と信号読み出し期間（Ｄ相）において比較部１８１の出力Vcoを出力し、画素信号の信号レベルの判定期間において制御信号FLAGを出力する。
【０１３９】
カウンタ１７２は判定期間においてカウントを行わず、ラッチ３２４は、CDSの信号読み出し期間の前において制御信号FLAGをラッチする。したがって、マルチプレクサ３２２が図１９の例のように、比較部１８１の出力Vcoと制御信号FLAGとを混合することにより、カウンタ１７２およびラッチ３２４は、単一の信号線からそれぞれ必要な信号を取得することができる。
【０１４０】
つまり、このようにすることにより、ラッチ３２４は、ラッチ３２１が生成した制御信号FLAGをラッチすることができ、その制御信号FLAGに基づいてカウンタ１７２を制御することができる。したがって、カラムA/D変換部１５１は、ラッチ３２１およびラッチ３２４の判定結果の取り込みタイミングを同一とし、それぞれがラッチするデータを常に互いに同一とすることができる。これにより、演算の破綻を抑制することができる。
【０１４１】
そして、図１７に示されるように、比較部１８１とカウンタ１７２との間の信号線の大部分（マルチプレクサ３２２からラッチ３２４が混合信号を取得する位置までの信号線）を１本とすることができ、回路の面積の増大を抑制することができる。また、その信号線が１本の部分に形成される電極３２３の数の増大を抑制することができるので、比較部１８１とカウンタ１７２とが互いに異なる半導体基板に形成される場合であっても、回路の面積の増大を抑制することができる。
【０１４２】
つまり、カラムA/D変換部１５１（すなわち、イメージセンサ１００）は、演算の破綻を抑制しながら、回路の面積の増大を抑制し、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１４３】
なお、図１９に示されるように、出力でどちらの信号も出ていない時は、マルチプレクサ３２２を次の出力に備えている状態としてもよい。例えば、比較部１８１からリセット信号の比較結果が出力される前（図１９の「出力」の段の「Ｐ相」が開始されるより前のタイミング）から、マルチプレクサ３２２が比較部１８１の出力Vcoを選択して出力させる（図１９の「MUX選択」の段の「FLAG」より左の「VCO」が開始される）ようにしてもよい。また、例えば、比較部１８１から画素信号の信号レベルの判定結果が出力される前（図１９の「出力」の段の「判定」が開始されるより前のタイミング）から、マルチプレクサ３２２が制御信号FLAGを選択して出力させる（図１９の「MUX選択」の段の「FLAG」が開始される）ようにしてもよい。さらに、例えば、比較部１８１から画素信号の比較結果が出力される前（図１９の「出力」の段の「Ｄ相」が開始されるより前のタイミング）から、マルチプレクサ３２２が比較部１８１の出力Vcoを選択して出力させる（図１９の「MUX選択」の段の「FLAG」より右の「VCO」が開始される）ようにしてもよい。
【０１４４】
＜カラムA/D変換部＞
以上においては、図１８に示されるような構成の比較部１８１のNANDゲート３３３の出力を制御信号FLAGと混合するように説明したが、カラムA/D変換部１５１の構成例はこの例に限定されない。
【０１４５】
例えば、信号比較部が、アナログ信号の信号レベルと参照信号の信号レベルとの比較を行い、論理否定部が、その信号比較部による比較の結果を論理否定（反転）し、論理積部が、論理否定部の出力と所定の制御信号との論理積を求め、否定論理和部が、その論理積部の出力と、選択部により選択された参照信号を示す信号との否定論理和を求めるようにしてもよい。
【０１４６】
図２０にその場合のカラムA/D変換部１５１の主な構成例を示す。図２０に示されるように、この場合、カラムA/D変換部１５１は、基本的に図１７や図１８に示される構成例と同様の構成を有するが、ラッチ３２１、マルチプレクサ３２２、および比較部１８１のNANDゲート３３３の代わりに、ラッチ３４２、ANDゲート３４３、およびNORゲート３４４を有する。つまり、カラムA/D変換部１５１は、NANDゲート３３３およびマルチプレクサ３２２の代わりに、ANDゲート３４３とNORゲート３４４とからなる複合ゲートを有する。
【０１４７】
ラッチ３４２は、比較部１８１のNOTゲート３３２の出力（比較部１８１の内部信号）をラッチする。ラッチ３４２は、その値に応じた制御信号（制御信号SW1および制御信号SW2）が切替部１８３に供給する。また、ラッチ３４２は、制御信号LATENに基づいて、ラッチした信号からカウンタ１７２の値を制御するためのスロープゲインを識別する識別信号FLAGの論理否定を生成し、その信号を復号ゲート（NORゲート３４４）に供給する。
【０１４８】
複合ゲートのANDゲート３４３は、比較部１８１のNOTゲート３３２の出力（比較部１８１の内部信号）を、制御信号VCOENの制御に応じたタイミングにおいて、複合ゲートのNORゲート３４４に供給する。
【０１４９】
複合ゲートのNORゲート３４４は、比較部１８１のNOTゲート３３２の出力（すなわち、比較部１８１の出力VCOの論理否定）若しくは制御信号FLAGの論理否定の論理否定、すなわち、比較部１８１の出力VCO若しくは制御信号FLAGを単一の信号線を介してカウンタ１７２に供給する。
【０１５０】
このようにすることにより、比較部１８１の出力VCOと制御信号FLAGとを、共通の（大部分において単一の）信号線によりカウンタ１７２とラッチ３２４まで伝送することができる。また、その信号線が１本の部分に形成される電極３２３の数の増大を抑制することができるので、比較部１８１とカウンタ１７２とが互いに異なる半導体基板に形成される場合であっても、回路の面積の増大を抑制することができる。
【０１５１】
つまり、カラムA/D変換部１５１（すなわち、イメージセンサ１００）は、図１７の例の場合と同様に、演算の破綻を抑制しながら、回路の面積の増大を抑制し、開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１５２】
また、図２０の例の場合、図１７および図１８の例のように比較部１８１のNANDゲート３３３とマルチプレクサ３２２との２段構成が１段構成の混合ゲートに置き換えられている。このようにすることにより、比較部３３１の反転による電源変動は、後段に論理回路を多数接続する場合に比較して、電源起因のノイズの影響を抑制することができ、かつ、LATCHの信号も取得することができる。
【０１５３】
＜４．第４の実施の形態＞
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）やそのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。
【０１５４】
図２１は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。
【０１５５】
図２１に示されるイメージセンサ４００は、各実施の形態において上述した各イメージセンサ１００と同様に、被写体を撮像し、撮像画像のデジタルデータを得る撮像素子である。また、図２１に示されるように、イメージセンサ４００は、互いに重畳される２枚の半導体基板（積層基板（画素基板４０１および回路基板４０２））を有する。つまり、イメージセンサ４００においては、上述したイメージセンサ１００の回路構成が、この積層基板（画素基板４０１および回路基板４０２）に形成される。
【０１５６】
画素基板４０１には、入射光を光電変換する光電変換素子を含む単位画素が複数並べられた画素領域４１１が形成されている。また、回路基板４０２には、画素領域４１１から読み出された信号を処理する周辺回路が形成される周辺回路領域４１２が形成されている。
【０１５７】
上述したように画素基板４０１および回路基板４０２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板４０１に形成される画素領域４１１の各画素と回路基板４０２に形成される周辺回路領域４１２の周辺回路は、ビア領域（VIA）４１３およびビア領域（VIA）４１４に形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。
【０１５８】
このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層基板）の数（層数）は任意であり、例えば３層以上であってもよい。もちろん、上述したようにイメージセンサ１００の構成が配置された複数の半導体基板が積層構造を形成していなくてもよい。例えば、それらの半導体基板が互いの横に並べて配置されていてもよい。
【０１５９】
以上の各実施の形態においては、カラムA/D変換部１５１が単一のカラムの単位画素１４１から読み出された信号をA/D変換するように説明したが、この例に限らず、カラムA/D変換部１５１がA/D変換する信号は、自身に割り当てられた任意の単位画素群に属する単位画素１４１から読み出されるようにしてもよい。例えば、画素アレイ１１１の複数のカラムの単位画素１４１から読み出された信号をA/D変換することができるようにしてもよい。また、例えば、カラムA/D変換部１５１が、自身に割り当てられた画素アレイ１１１の部分領域に属する単位画素１４１から読み出された信号をA/D変換することができるようにしてもよい。さらに、例えば、カラムA/D変換部１５１が、全カラムの単位画素から順次供給される信号をA/D変換するようにしてもよい。つまり、本技術は、A/D変換部１１２に適用することもできる。
【０１６０】
なお、本技術は、撮像素子以外にも適用することができる。例えば、以上に説明したカラムA/D変換部１５１がイメージセンサ以外の任意の装置に適用されるようにしてもよい。また、カラムA/D変換部１５１を、本技術を適用した信号処理装置の一実施の形態としてもよい。つまり、カラムA/D変換部１５１がA/D変換するアナログ信号は任意であり、カラムA/D変換部１５１が、単位画素１４１から読み出された信号以外の信号をA/D変換するようにしてもよい。
【０１６１】
また、カウンタ１７２は、他の装置（例えば他の半導体基板等）に構成されるようにしてもよい。つまり、比較部１７１を、本技術を適用した信号処理装置の一実施の形態としてもよい。
【０１６２】
＜５．第５の実施の形態＞
＜撮像装置＞
例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図２２は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図２２に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
【０１６３】
図２２に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。
【０１６４】
光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。
【０１６５】
CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。
【０１６６】
画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。
【０１６７】
表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
【０１６８】
画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。
【０１６９】
コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。
【０１７０】
画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。
【０１７１】
また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。
【０１７２】
さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力したりするようにしてもよい。
【０１７３】
記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。
【０１７４】
出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。
【０１７５】
通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。
【０１７６】
制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。
【０１７７】
操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。
【０１７８】
ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。
【０１７９】
以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として上述したイメージセンサ１００が用いるようにする。このようにすることよりCMOSイメージセンサ６１２をより容易に小型化することができ、かつ、その開発や製造のコストの増大を抑制することができる。さらに、消費電力の増大も抑制することができる。
【０１８０】
したがって、撮像装置６００のCMOSイメージセンサ６１２として上述したイメージセンサ１００を適用することにより、CMOSイメージセンサ６１２をより小型化することができるので、撮像装置６００も小型化をより容易に実現することができる。また、CMOSイメージセンサ６１２が小型化することにより設計や製造がより容易になり、さらにCMOSイメージセンサ６１２のコストが低減するため、撮像装置６００の開発や製造のコストの増大を抑制することができる。さらに、CMOSイメージセンサ６１２の消費電力が低減することにより、消費電力の増大も抑制することができる。
【０１８１】
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
【０１８２】
この記録媒体は、例えば、図２２に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
【０１８３】
その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。
【０１８４】
また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。
【０１８５】
その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
【０１８６】
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
【０１８７】
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１８８】
また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
【０１８９】
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
【０１９０】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
【０１９１】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１９２】
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
【０１９３】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１９４】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１９５】
また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。
【０１９６】
なお、本技術は以下のような構成も取ることができる。
（１）  アナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部の入力端子に接続するように、前記比較部の入力端子に接続する信号線を切り替えることができる切替部と
を備え、
前記比較部は、フローティングノードの入力端子を有し、
前記選択部は、前記比較部の前記フローティングノードの入力端子との間に寄生容量が生じる信号線を有し、
前記選択部の前記信号線は、前記比較部により複数回行われる前記比較において、信号レベルが互いに同一である信号を伝送する
信号処理装置。
（２）  前記比較部は、単位画素から読み出されるリセット信号の信号レベルと複数の参照信号のそれぞれの信号レベルとの比較を順次行い、
前記選択部は、前記単位画素から読み出される画素信号の信号レベルに応じて前記複数の参照信号のうちのいずれか１つを選択し、
前記切替部は、前記選択部により選択された参照信号が伝送される信号線を前記比較部の入力端子に接続するように、前記比較部の入力端子に接続する信号線を必要に応じて切り替え、
前記比較部は、さらに、前記画素信号の信号レベルと前記選択部により選択された前記参照信号の信号レベルとの比較を行い、
前記選択部の前記信号線は、前記比較部による、前記リセット信号の信号レベルと前記選択部により選択される参照信号の信号レベルとの比較と、前記画素信号の信号レベルと前記参照信号の信号レベルとの比較との両方において、信号レベルが互いに同一である信号を伝送する
（１）に記載の信号処理装置。
（３）  前記選択部の前記信号線を介して伝送される信号の信号レベルは、前記選択部により選択される参照信号を示す
（２）に記載の信号処理装置。
（４）  前記比較部は、初期化し、単位画素から読み出されるリセット信号の信号レベルと複数の参照信号のそれぞれの信号レベルとの比較を順次行い、前記単位画素から読み出される画素信号の信号レベルと所定の参照信号の信号レベルとの比較を行い、
前記選択部は、前記比較部による、前記画素信号の信号レベルと所定の参照信号の信号レベルとの比較の結果に基づいて、前記複数の参照信号のうちのいずれか１つを選択し、
前記切替部は、前記選択部により選択された参照信号が伝送される信号線を前記比較部の入力端子に接続するように、前記比較部の入力端子に接続する信号線を必要に応じて切り替え、
前記比較部は、さらに、前記画素信号の信号レベルと前記選択部により選択された前記参照信号の信号レベルとの比較を行い、
前記選択部の前記信号線は、前記比較部の初期化と、前記比較部による前記画素信号の信号レベルと所定の参照信号の信号レベルとの比較との両方において、信号レベルが互いに同一である信号を伝送する
（１）乃至（３）のいずれかに記載の信号処理装置。
（５）  前記選択部の前記信号線を介して伝送される信号の信号レベルは、前記選択部により選択される参照信号を示す
（４）に記載の信号処理装置。
（６）  前記選択部は、前記比較部により行われる前記比較の結果に基づいて、複数の参照信号の中から前記比較部に供給する参照信号を選択する
（１）乃至（５）のいずれかに記載の信号処理装置。
（７）  前記比較部により行われる前記比較の結果が変化するまでの時間を計測し、計測結果を前記アナログ信号のA/D変換結果として出力する計測部をさらに備える
（１）乃至（６）のいずれかに記載の信号処理装置。
（８）  前記比較部は、画素アレイの、自身に割り当てられた単位画素群に属する単位画素から読み出された前記アナログ信号の信号レベルと、前記参照信号の信号レベルとの比較を行う
（１）乃至（７）のいずれかに記載の信号処理装置。
（９）  単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出されるアナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部の入力端子に接続するように、前記比較部の入力端子に接続する信号線を切り替えることができる切替部と
を備え、
前記比較部は、フローティングノードの入力端子を有し、
前記選択部は、前記比較部の前記フローティングノードの入力端子との間に寄生容量が生じる信号線を有し、
前記選択部の前記信号線は、前記比較部により複数回行われる前記比較において、信号レベルが互いに同一である信号を伝送する
撮像素子。
（１０）  被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出されるアナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部の入力端子に接続するように、前記比較部の入力端子に接続する信号線を切り替えることができる切替部と
を備え、
前記比較部は、フローティングノードの入力端子を有し、
前記選択部は、前記比較部の前記フローティングノードの入力端子との間に寄生容量が生じる信号線を有し、
前記選択部の前記信号線は、前記比較部により複数回行われる前記比較において、信号レベルが互いに同一である信号を伝送する
電子機器。
（１１）  アナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部に接続するように、前記比較部に接続する信号線を切り替えることができる切替部と、
前記比較部による前記比較の結果を示す信号と、前記選択部により選択された参照信号を示す信号とを混合する混合部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記比較部による前記比較の結果を示す信号の値が変化するまでの時間を計測し、計測結果を前記アナログ信号のA/D変換結果として出力する計測部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記選択部により選択された参照信号を示す信号に基づいて、前記計測部の計測を制御する制御部と
を備える信号処理装置。
（１２）  前記混合部は、前記比較部による比較の結果を示す信号と、前記選択部により選択された参照信号を示す信号とを、互いに異なる期間に、前記単一の信号線を介して伝送させる
（１１）に記載の信号処理装置。
（１３）  前記比較部は、単位画素から読み出されるリセット信号の信号レベルと複数の参照信号のそれぞれの信号レベルとの比較を順次行い、前記単位画素から読み出される画素信号の信号レベルと所定の参照信号の信号レベルとの比較を行い、
前記選択部は、前記複数の参照信号のうちのいずれか１つを選択し、
前記切替部は、前記選択部により選択された参照信号が伝送される信号線を前記比較部に接続するように、前記比較部に接続する信号線を必要に応じて切り替え、
前記比較部は、さらに、前記画素信号の信号レベルと前記選択部により選択された前記参照信号の信号レベルとの比較を行い、
前記混合部は、
前記比較部が前記リセット信号の信号レベルと各参照信号の信号レベルとの比較を行う期間において、前記比較の結果を示す信号を前記単一の信号線を介して伝送させ、
前記比較部が前記画素信号の信号レベルと所定の参照信号の信号レベルとの比較を行う期間において、前記選択部により選択された参照信号を示す信号を前記単一の信号線を介して伝送させ、
前記比較部が前記画素信号の信号レベルと前記選択部により選択された前記参照信号の信号レベルとの比較を行う期間において、前記比較の結果を示す信号を前記単一の信号線を介して伝送させる
（１２）に記載の信号処理装置。
（１４）  前記比較部は、
前記アナログ信号の信号レベルと前記参照信号の信号レベルとの比較を行う信号比較部と、
前記信号比較部による前記比較の結果を反転させる論理否定部と、
前記論理否定部の出力と所定の制御信号との否定論理積を求める否定論理積部と
を備え、
前記混合部は、前記否定論理積部の出力と、前記選択部により選択された参照信号を示す信号とを混合する
（１１）乃至（１３）のいずれかに記載の信号処理装置。
（１５）  前記比較部は、
前記アナログ信号の信号レベルと前記参照信号の信号レベルとの比較を行う信号比較部と、
前記信号比較部による前記比較の結果を反転させる論理否定部と
を備え、
前記混合部は、
前記論理否定部の出力と所定の制御信号との論理積を求める論理積部と、
前記論理積部の出力と、前記選択部により選択された参照信号を示す信号との否定論理和を求める否定論理和部と
を備える（１１）乃至（１４）のいずれかに記載の信号処理装置。
（１６）  前記選択部は、前記比較部による前記比較の結果に応じて、複数の参照信号の中から前記比較部に供給する参照信号を選択する
（１１）乃至（１５）のいずれかに記載の信号処理装置。
（１７）  前記比較部は、画素アレイの、自身に割り当てられた単位画素群に属する単位画素から読み出された前記アナログ信号の信号レベルと参照信号の信号レベルとの比較を行う
（１１）乃至（１６）のいずれかに記載の信号処理装置。
（１８）  前記比較部、前記選択部、前記切替部、および前記混合部と、前記計測部および前記制御部とが、互いに異なる半導体基板に形成される
（１１）乃至（１７）のいずれかに記載の信号処理装置。
（１９）  単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出されたアナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部に接続するように、前記比較部に接続する信号線を切り替えることができる切替部と、
前記比較部による前記比較の結果を示す信号と、前記選択部により選択された参照信号を示す信号とを混合する混合部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記比較部による前記比較の結果を示す信号の値が変化するまでの時間を計測し、計測結果を前記アナログ信号のA/D変換結果として出力する計測部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記選択部により選択された参照信号を示す信号に基づいて、前記計測部の計測を制御する制御部と
を備える撮像素子。
（２０）  被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出されたアナログ信号の信号レベルと参照信号の信号レベルとの比較を行う比較部と、
複数の参照信号の中から前記比較部に供給する参照信号を選択する選択部と、
前記選択部により選択された参照信号が伝送される信号線を前記比較部に接続するように、前記比較部に接続する信号線を切り替えることができる切替部と、
前記比較部による前記比較の結果を示す信号と、前記選択部により選択された参照信号を示す信号とを混合する混合部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記比較部による前記比較の結果を示す信号の値が変化するまでの時間を計測し、計測結果を前記アナログ信号のA/D変換結果として出力する計測部と、
前記混合部から出力され、単一の信号線を介して伝送される信号に含まれる、前記選択部により選択された参照信号を示す信号に基づいて、前記計測部の計測を制御する制御部と
を備える電子機器。
【符号の説明】
【０１９７】
１００  イメージセンサ，  １１１  画素アレイ，  １１２  A/D変換部，  １１３  水平転送部，  １２１  制御タイミング発生部，  １２２  画素走査部，  １２３  A/D変換制御部，  １３１および１３２  参照電圧発生部，  １４１  単位画素，  １５１  カラムA/D変換部，  １６１  フォトダイオード，  １６２  転送トランジスタ，  １６３  リセットトランジスタ，  １６４  増幅トランジスタ，  １６５  セレクトトランジスタ，  １７１  比較部、  １７２  カウンタ，  １８１  比較部，  １８２  選択部，  １８３  切替部，  １８４および１８５  キャパシタ，  １９１  判定部，  １９２  スイッチ制御部，  ２０１  NOTゲート，  ２０２  ラッチ，  ２０３  スイッチ，  ２０４  アンプ，  ２０５  NOTゲート，  ３２１  ラッチ，  ３２２  マルチプレクサ，  ３２３  電極，  ３２４  ラッチ，  ３３１  比較部，  ３３２  NOTゲート，  ３３３  NANDゲート，  ３４２  ラッチ，  ３４３  ANDゲート，  ３４４  NORゲート，  ４００  イメージセンサ，  ４０１  画素基板，  ４０２  回路基板，  ４１１  画素領域，  ４１２  周辺回路領域，  ４１３および４１３  ビア領域，  ６００  撮像装置，  ６１２  CMOSイメージセンサ
【図１】
0006493411.tif 000002
【図２】
0006493411.tif 000003
【図３】
0006493411.tif 000004
【図４】
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【図５】
0006493411.tif 000006
【図６】
0006493411.tif 000007
【図７】
0006493411.tif 000008
【図８】
0006493411.tif 000009
【図９】
0006493411.tif 000010
【図１０】
0006493411.tif 000011
【図１１】
0006493411.tif 000012
【図１２】
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【図１３】
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【図１４】
0006493411.tif 000015
【図１５】
0006493411.tif 000016
【図１６】
0006493411.tif 000017
【図１７】
0006493411.tif 000018
【図１８】
0006493411.tif 000019
【図１９】
0006493411.tif 000020
【図２０】
0006493411.tif 000021
【図２１】
0006493411.tif 000022
【図２２】
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