(57)【特許請求の範囲】
【請求項１】
基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、
処理を実行させる、波形検証プログラム。
【請求項２】
ｎ（ｎは０以上の整数）番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、０番目およびｎ＋１番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式（２１）および（２２）によって決定する、
処理を、前記コンピュータに実行させる、請求項１に記載の波形検証プログラム。
【数９】
0006481498.tif 000010
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Ｌは前記着目配線の配線長、ＵＩ（unit interval）はデータ信号の１ビット長の時間、Ｎは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
【請求項３】
前記ｎ＋１番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値を超えた時点で、上式（２２）による前記比誘電率の決定を終了する、
処理を、前記コンピュータに実行させる、請求項２に記載の波形検証プログラム。
【請求項４】
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、
処理を、前記コンピュータに実行させる、請求項１〜請求項３のいずれか一項に記載の波形検証プログラム。
【請求項５】
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、
処理を、前記コンピュータに実行させる、請求項１〜請求項４のいずれか一項に記載の波形検証プログラム。
【請求項６】
基板上の着目配線を伝搬する信号波形の品質を検証する処理部と、
前記信号波形の品質の検証に用いられる情報を記憶する記憶部と、を有し、
前記処理部は、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、情報処理装置。
【請求項７】
コンピュータにより、基板上の着目配線を伝搬する信号波形の品質を検証する波形検証方法であって、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、波形検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、波形検証プログラム、情報処理装置、および波形検証方法に関する。
【背景技術】
【０００２】
近年、各種電子機器に要求されるデータ伝送速度の高速化に伴い、ＰＣＩ（Peripheral Component Interconnect）-ExpressやＵＳＢ（Universal Serial Bus）3.0などの高速シリアル伝送が広く普及している。このような高速シリアル伝送では、信号を高速に伝送するために、信号のレベルが安定する前に、次の信号を変化させて伝送している。
【０００３】
一方、信号が伝搬される伝送線路上においては、特性インピーダンスが不連続な箇所で反射ノイズが発生する。反射ノイズは、反射を繰り返して受信端に到達し、受信した信号波形（受信波形）の品質に悪影響を与えることがある。また、基板の製造ばらつきによって基板の比誘電率にばらつきが生じると、基板毎に、基板内の伝送線路上を伝わる電気信号の伝搬遅延時間（基板遅延時間）が変化する。伝搬遅延時間が変化すると、反射ノイズの受信端への到達タイミングが変化するため、基板毎に、受信端で受信される信号波形が変化する。
【０００４】
このように、同じ設計の基板であっても、基板の製造ばらつきによって反射ノイズの到達タイミングが変わり、基板毎に、受信波形の品質が変化する現象が発生する。特に、伝送速度（伝送レート）が１０Ｇｂｐｓを超え２８Ｇｂｐｓさらには５６Ｇｂｐｓと上昇すると、反射ノイズの到達時間の差の、ビット幅に占める割合が大きくなり、僅かな比誘電率の変化でも反射ノイズの到達タイミングが大きく変わる。このため、反射ノイズの到達タイミングによっては、受信波形の品質の劣化度合いが大きく変化し、反射ノイズの問題が顕在化するようになる。
【０００５】
実機では、ばらつきを制御することができないため、上述のような製造ばらつきに起因する現象を実機で詳細に検証することはできない。そのため、高速デジタル信号伝送シミュレーションを用いた、基板の製造ばらつきによる受信波形の品質検証技術の開発が望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２５９００１号公報
【特許文献２】特開２０００−３５９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、基板の製造ばらつきが信号波形の品質に影響を与える度合いは、反射ノイズの到達タイミングによる。このため、当該度合いには規則性がなく、信号波形の品質のワーストケースを発見するのは困難である。
【０００８】
そこで、一般的なＰＣＢ（Printed Circuit Board）設計フローにおける検証手法では、製造ばらつきに伴う基板の比誘電率のばらつき範囲の最小値および最大値について２種類の解析モデルを生成し、生成した２種類の解析モデルを用いて信号波形の検証が行なわれる。さらに、比誘電率のばらつき範囲内から、少なくとも一の任意の比誘電率（中間値）を人手によって抜き取り、抜き取った一以上の比誘電率について解析モデルを生成し、生成した一以上の解析モデルを用いて信号波形の検証が行なわれる。
【０００９】
このとき、反射ノイズの到達タイミングの時間差（遅延差）がビット幅に示す割合が低い場合、つまり伝送レートが低い場合、上述した解析手法を用いても反射ノイズの問題は発生し難く、反射ノイズの到達タイミングの時間差の影響を考慮する必要はない。
【００１０】
しかし、伝送レートが高くなると、僅かな遅延差でも信号波形の形状が大きく変化するようになり、信号波形の品質への影響が大きくなる。このため、基板の製造ばらつきを考慮した設計を行なうことが望まれるが、人手による検証対象ケースの抜き取りでは、誤動作するケースの検証漏れが発生し、実機障害が発生する可能性がある。また、ばらつき範囲内から抜き取るケースの数を増やしても、配線長，伝送速度等の設計条件によっては検証漏れの発生を避けられない場合がある。
【００１１】
一つの側面では、本件明細書に開示の発明は、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することを目的とする。
【課題を解決するための手段】
【００１２】
本件の波形検証プログラムは、基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、以下の処理（１）〜（３）を実行させる。
（１）前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定する処理。
（２）決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成する処理。
（３）生成した前記解析モデルを用いて前記信号波形の波形解析を行なう処理。
【発明の効果】
【００１３】
一実施形態によれば、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態としての波形検証機能を有する情報処理装置の機能構成の一例を示すブロック図である。
【図２】本発明の一実施形態としての波形検証機能を実現する情報処理装置のハードウェア構成の一例を示すブロック図である。
【図３】本実施形態における解析モデル生成機能に係る機能構成を示すブロック図である。
【図４】本実施形態の波形検証動作を説明するフローチャートである。
【図５】本実施形態のばらつき範囲の分割位置の決定動作を説明するフローチャートである。
【図６】本実施形態のばらつき範囲の分割位置の決定手法を説明する図である。
【図７】本実施形態における、比誘電率での分割位置と伝搬遅延時間での分割位置との関係を示すグラフである。
【図８】（Ａ）は高速シリアル伝送を行なう高速ＳＥＲＤＥＳ（SERializer/DESerializer）を有する基板を模式的に示す縦断面図、（Ｂ）は（Ａ）に示す高速ＳＥＲＤＥＳの等価回路を示すとともに当該高速ＳＥＲＤＥＳにおける送信アイパターンおよび受信アイパターンの例を示す図、（Ｃ）は信号品質の判定基準を説明すべく（Ｂ）に示す受信アイパターンを拡大して示す図である。
【図９】（Ａ）および（Ｂ）は基板の比誘電率と伝搬遅延時間との関係を説明する図である。
【図１０】（Ａ）は基板遅延ばらつきの反射ノイズへの影響を説明する図、（Ｂ）は（Ａ）に示す例に対応する信号波形および反射ノイズを示す波形図である。
【図１１】基板遅延ばらつきの受信波形への影響原理を説明するフローチャートである。
【図１２】一般的なＰＣＢ設計フローにおける検証手順および課題を説明する図である。
【図１３】（Ａ）は基板の比誘電率のばらつき範囲から最小値，最大値，一の中間値を抜き取って検証を行なった例を示す図、（Ｂ）は（Ａ）に示す検証例で漏れた波形品質の劣化ケースを含む実際の特性を示す図である。
【発明を実施するための形態】
【００１５】
以下に、図面を参照し、本願の開示する波形検証プログラム、情報処理装置、および波形検証方法の実施形態について、詳細に説明する。ただし、以下に示す実施形態は、あくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能を含むことができる。そして、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることが可能である。
【００１６】
〔１〕本実施形態の前提となる技術
図８〜図１３を参照しながら、本実施形態の前提となる技術について説明する。
まず、図８（Ａ）〜図８（Ｃ）を参照しながら、本実施形態において波形検証の対象となる、高速シリアル伝送を行なう高速ＳＥＲＤＥＳ（シリアル／パラレル相互変換回路）を有する基板の構成等について説明する。ここで、図８（Ａ）は、高速シリアル伝送を行なう高速ＳＥＲＤＥＳを有する基板を模式的に示す縦断面図である。図８（Ｂ）は、図８（Ａ）に示す高速ＳＥＲＤＥＳの等価回路を示すとともに当該高速ＳＥＲＤＥＳにおける送信アイパターン（eye pattern）および受信アイパターンの例を示す図である。図８（Ｃ）は、信号品質の判定基準を説明すべく図８（Ｂ）に示す受信アイパターンを拡大して示す図である。
【００１７】
高速シリアル伝送を行なう高速ＳＥＲＤＥＳを有する基板では、例えば図８（Ａ）に示すように、ドライバ素子（ＤＶ）とレシーバ素子（ＲＶ）とが、バンプ，ビア，伝送線路，ＡＣ（Alternating Current）カップリングコンデンサなどを介して接続される。特に、図８（Ｂ）に示すように、ＤＶからＲＶへの信号は、一対のビア，一対の伝送線路，一対のＡＣカップリングコンデンサなどを介して差動伝送によって伝送される。
【００１８】
なお、図８（Ｂ）において、パッケージは、バンプや、ＤＶまたはＲＶのチップ基板等を含む。基板は例えばプリント基板（ＰＣＢ）である。信号が伝搬する伝送線路は、基板内に配線される。伝送線路は、基板表面に配置される各種素子ＤＶ，ＲＶに、ビア，配線パターン，バンプを介して接続される。
【００１９】
高速ＳＥＲＤＥＳにおいて、ＤＶからＲＶへの電気信号は、数Ｇｂｐｓ〜数十Ｇｂｐｓで伝送される。このとき、基板上を伝送される電気信号は、伝送線路上での伝送損失や、ビアおよびパッケージで発生する反射ノイズなどによって劣化する。例えば図８（Ｂ）に示すように、ＤＶから送信された直後の信号についての送信アイパターンに対し、ＲＶで受信される直前の信号についての受信アイパターンは劣化する。送信アイパターンや受信アイパターンは、波形解析（過渡解析）によって得られる。
【００２０】
ユーザは、図８（Ｂ）や図８（Ｃ）に示すような受信アイパターンを参照することで、以下のように波形品質の判定を行なうことができる。
【００２１】
アイパターンにおいて、複数の波形にばらつきがなくこれらの波形が同じ位置（同じタイミング）で重なっていると、アイパターンを成す波形の幅は細くなり、アイパターンは、中央の空間（アイパターンの内側の形状；開口）が上下に広く開いた状態になる。つまり、図８（Ｃ）に示すようなアイパターンの開口電圧が大きくなる。開口電圧が大きい場合、判定対象の信号波形の品質は良いと判定される。
【００２２】
逆に、アイパターンにおいて、複数の波形にばらつきがありこれらの波形の位置（タイミング）がずれていると、アイパターンを成す波形の幅は太くなり、アイパターンは、開口が閉じた状態になる。つまり、図８（Ｃ）に示すようなアイパターンの開口電圧が小さくなる。開口電圧が小さい場合、判定対象の信号波形の品質は悪いと判定される。
【００２３】
ところで、前述した通り、基板の製造ばらつきによって基板の比誘電率εrにばらつきが生じると、基板毎に、基板内の伝送線路上を伝わる電気信号の伝搬遅延時間Ｔｄが変化する。比誘電率がεrの時の電気信号の伝搬遅延時間Ｔｄは下式（１）で与えられる。ただし、μ0は真空の透磁率、ε0は真空の誘電率である。
【００２４】
【数１】
0006481498.tif 000002
【００２５】
したがって、基板の製造ばらつきによって基板の比誘電率εr（誘電体）がばらつくと、電気信号の伝搬遅延時間Ｔｄがばらつく。ここで、図９（Ａ）および図９（Ｂ）を参照しながら、基板の比誘電率εrと伝搬遅延時間Ｔｄとの関係について説明する。図９（Ａ）に示すように、電気信号が、基板内の伝送線路を通じて信号入力端側のビアから信号出力端側のビアへ伝送される場合、図９（Ｂ）に示すように、基板の比誘電率εrが大きいほど信号入力端側のビアから信号出力端側のビアへの伝搬遅延時間が大きくなる。逆に、基板の比誘電率εrが小さいほど信号入力端側のビアから信号出力端側のビアへの伝搬遅延時間が小さくなる。このため、基板の比誘電率εrのばらつき範囲が大きくなると、伝搬遅延時間のばらつき範囲（大小差；伝搬遅延時間差）が大きくなる。以下では、伝搬遅延時間のばらつきのことを基板遅延ばらつきという場合がある。
【００２６】
このように、基板遅延ばらつきが生じると、反射ノイズの信号出力端への到達タイミングが変化するため、基板毎に、信号出力端に到達する信号波形が変化する。ここで、図１０（Ａ），図１０（Ｂ）および図１１を参照しながら、基板遅延ばらつきの反射ノイズへの影響について説明する。なお、図１０（Ａ）は、基板遅延ばらつきの反射ノイズへの影響を説明する図、図１０（Ｂ）は、図１０（Ａ）に示す例に対応する信号波形および反射ノイズを示す波形図である。また、図１１は、基板遅延ばらつきの受信波形への影響原理を説明するフローチャート（ステップＡ１〜Ａ４）である。
【００２７】
図１０（Ａ）に示すように、基板の製造ばらつき（基板の比誘電率εrのばらつき）が生じると（図１１のステップＡ１参照）、伝搬遅延時間差つまり基板遅延ばらつきが生じる（図１１のステップＡ２参照）。基板遅延ばらつきが生じると、反射ノイズの到達時間差（遅延差）が発生し（図１１のステップＡ３参照）、図１０（Ｂ）に示すように、ＲＶでの受信波形が変化する（図１１のステップＡ４参照）。
【００２８】
例えば、図１０（Ａ）に示すように、信号入力端側のビアから信号出力端側のビアまでの配線長が１２mmであり、基板の比誘電率εrが４．３〜４．９の範囲でばらついた場合、図１０（Ａ）および図１０（Ｂ）に示すように、反射ノイズには、１７．７ps（ピコ秒）の到達時間差（遅延差）が生じる。なお、図１０（Ａ）における実線矢印および破線矢印で示す信号（反射ノイズ）は、それぞれ図１０（Ｂ）における実線および破線で示す信号波形に対応する。
【００２９】
前述した通り、反射ノイズの到達タイミングによっては、基板の製造ばらつきが信号波形の品質に影響を与える度合い大きく変化し、反射ノイズの問題が顕在化するようになる。しかし、実機では、ばらつきを制御することができないため、上述のような製造ばらつきに起因する現象を実機で詳細に検証することはできない。そのため、高速デジタル信号伝送シミュレーションを用いた基板の製造ばらつきによる受信波形の品質検証技術の開発が望まれる。
【００３０】
一般的なＰＣＢ設計フローにおける検証手法では、図１２に示すように、ユーザによる判断で、基板の比誘電率εrのばらつき範囲から、最小値および最大値と、少なくとも一の任意の比誘電率（中間値）とが抜き取られ、解析条件が決定される。そして、抜き取られた各値について解析モデルが作成され、各解析モデルについて波形解析が行なわれ、各値に対応するアイパターンが得られる。この後、ユーザの目視等によって、抜き取られた各値に対応するアイパターンがチェックされる。
【００３１】
このとき、図１２や図１３（Ａ）に示すように少なくとも三のアイパターンについて目視チェックにより動作ＯＫと判定されたとしても、図１３（Ｂ）に示すように、動作不可（ＮＧ）の特性を見逃してしまう検証漏れが発生している可能性がある。なお、図１２は一般的なＰＣＢ設計フローにおける検証手順および課題を説明する図である。また、図１３（Ａ）は、基板の比誘電率εrのばらつき範囲から最小値，最大値，一の中間値を抜き取って検証を行なった例（受信アイパターン）を示す図である。そして、図１３（Ｂ）は、図１３（Ａ）に示す検証例で漏れた波形品質の劣化ケースを含む実際の特性（受信アイパターン）を示す図である。
【００３２】
特に、伝送レートが高くなると、反射ノイズの到達タイミングの時間差（遅延差）が僅かであっても信号波形の形状が大きく変化するようになり、信号波形の品質への影響が大きくなる。このため、基板の製造ばらつきを考慮した設計を行なうことが望まれるが、人手による検証対象ケースの抜き取りでは、図１３（Ｂ）に示すような検証漏れが発生し、実機障害が発生する可能性がある。また、ばらつき範囲内から抜き取るケースの数を増やしても、配線長，伝送速度等の設計条件によっては検証漏れの発生を避けられない場合がある。
【００３３】
〔２〕本実施形態の概要
そこで、本実施形態では、図１３（Ｂ）に示すような検証漏れを極力減らして基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証すべく、基板遅延ばらつき（伝搬遅延時間Ｔｄのばらつき）による反射ノイズの検証手法が提供される。
【００３４】
次に、図６および図７を参照しながら、本実施形態の概要について説明する。なお、図６は、本実施形態のばらつき範囲の分割位置（刻み）の決定手法を説明する図である。図７は、本実施形態における、比誘電率εrでの分割位置（刻み）と伝搬遅延時間Ｔｄでの分割位置（刻み，遅延差）との関係を示すグラフである。
【００３５】
本実施形態では、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が、等間隔に分割されるように、基板の比誘電率εrのばらつき範囲の分割位置における基板の比誘電率εrの値が決定される（図７参照）。そして、決定された分割位置における基板の比誘電率εrの値に対応する解析モデルが生成され、生成された前析モデルを用いて信号波形の波形解析が行なわれ、アイパターンが得られる。
【００３６】
以下に、本実施形態での、信号波形の伝搬遅延時間Ｔｄのばらつき範囲（基板遅延ばらつき範囲）の分割位置（刻み）の決定手法について説明する。
【００３７】
本実施形態では、以下の２点（a1）および（a2）が、伝搬遅延時間Ｔｄのばらつき範囲の分割位置（刻み）の決定条件として設定され、これら２点（a1）および（a2）を満たす最適な基板遅延ばらつきの解析条件が決定される。
【００３８】
（a1）検証漏れの可能性をできるだけ低くすること。
（a2）基板遅延ばらつきによる遅延差（刻み）が、波形解析時（波形シミュレーション時）の解析精度（解析ステップの時間間隔；解析刻み）を超えるような過剰精度でないこと。
【００３９】
ここで、図６に示すように、基板上におけるドライバ素子ＤＶからレシーバ素子ＲＶまでの配線長Ｌの配線を着目配線とする。当該着目配線上には、図８（Ｂ）に示すビア，パッケージ，伝送線路，ＡＣカップリングコンデンサなどが存在する。
【００４０】
また、図６に示すように、基板の比誘電率εrのばらつき範囲をεr_min（最小値)〜εr_max（最大値）とし、信号のＵＩ（unit interval）幅をＵＩとし、波形解析時のビット分割数（ＵＩ幅の分割数）をＮとする。なお、ＵＩの値は、データ信号の１ビット長の時間（ビットレートの逆数）に相当する。また、Ｎの値は、ドライバ素子ＤＶ，レシーバ素子ＲＶ等のデバイスのモデル（仕様）によって決まる。
【００４１】
さらに、ｎ（ｎは０以上の整数）番目のばらつきケース（分割位置）における基板の比誘電率をεr(n)とする。また、比誘電率がεr(n)であるｎ番目のばらつきケースの次に解析すべきｎ＋１番目のばらつきケース（分割位置）の比誘電率をεr(n+1)とする。そして、ｎ番目のばらつきケースの伝搬遅延時間をＴｄ1、ｎ＋１番目のばらつきケースの伝搬遅延時間をＴｄ2とすると、上式（１）により、伝搬遅延時間Ｔｄ1およびＴｄ2は、それぞれ下式（２）および（３）によって与えられる
【００４２】
【数２】
0006481498.tif 000003
【００４３】
したがって、基板遅延ばらつきによる遅延差をＴｄdiffとすると、当該遅延差Ｔｄdiffは、下式（４）によって与えられる。
【００４４】
【数３】
0006481498.tif 000004
【００４５】
このとき、上記条件（a1）は、上式（４）によって与えられる遅延差Ｔｄdiffができるだけ小さいことに対応し、上記条件（a2）は、「基板遅延ばらつきによる遅延差Ｔｄdiff ≧波形解析時の解析刻みＵＩ／Ｎ」であることに対応する。このため、上記条件（a1）および（a2）を満たす最適な解析条件は「基板遅延ばらつきによる遅延差Ｔｄdiff ＝ 波形解析時の解析刻みＵＩ／Ｎ」となる。
【００４６】
当該条件「Ｔｄdiff ＝ ＵＩ／Ｎ」に上式（４）を代入して下式（５）〜（８）のごとく変形すると、ｎ＋１番目のばらつきケース（分割位置）の比誘電率εr(n+1)は下式（８）のごとく与えられる。なお、下式（５）〜（７）において、εr1＝εr(n)であり、εr2＝εr(n+1)である。
【００４７】
【数４】
0006481498.tif 000005
【００４８】
ｎ＝０つまり０番目のばらつきケースの比誘電率εr(0)を、下式（９）のごとく基板の比誘電率のばらつき範囲の最小値εr_minとすることで、ｎ＋１番目のばらつきケースの比誘電率εr(n+1)が、上式（８）によって順次算出され決定される。
【００４９】
【数５】
0006481498.tif 000006
【００５０】
このようにして、０〜ｎ＋１番目のばらつきケース（分割位置）の比誘電率εr(0)〜εr(n+1)を決定することで、図７に示すように、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が、時間基準で等間隔になるように分割される。つまり、本実施形態では、基板の比誘電率εrのばらつき範囲を比誘電率基準で単純に等間隔に分割するのではなく、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が時間基準で等間隔に分割されるよう、基板の比誘電率εrのばらつき範囲が分割される。
【００５１】
これにより、本実施形態では、基板遅延ばらつきによる遅延差（刻み）を、波形解析時の解析精度（解析刻み）を超えるような過剰精度にすることなく、検証漏れを極力発生させないばらつき解析ケースの生成を行なうことができる。
【００５２】
〔３〕波形検証機能を実現する本実施形態の情報処理装置のハードウェア構成
まず、図２を参照しながら、本実施形態の波形検証機能を実現する情報処理装置（コンピュータ）１０のハードウェア構成について説明する。図２は、当該ハードウェア構成の一例を示すブロック図である。
【００５３】
コンピュータ１０は、例えば、プロセッサ１１，ＲＡＭ（Random Access Memory）１２，ＨＤＤ（Hard Disk Drive）１３，グラフィック処理装置１４，入力インタフェース１５，光学ドライブ装置１６，機器接続インタフェース１７およびネットワークインタフェース１８を構成要素として有する。これらの構成要素１１〜１８は、バス１９を介して相互に通信可能に構成される。
【００５４】
プロセッサ（処理部）１１は、コンピュータ１０全体を制御する。プロセッサ１１は、マルチプロセッサであってもよい。プロセッサ１１は、例えばＣＰＵ（Central Processing Unit），ＭＰＵ（Micro Processing Unit），ＤＳＰ（Digital Signal Processor），ＡＳＩＣ（Application Specific Integrated Circuit），ＰＬＤ（Programmable Logic Device），ＦＰＧＡ（Field Programmable Gate Array）のいずれか一つであってもよい。また、プロセッサ１１は、ＣＰＵ，ＭＰＵ，ＤＳＰ，ＡＳＩＣ，ＰＬＤ，ＦＰＧＡのうちの２種類以上の要素の組み合わせであってもよい。
【００５５】
ＲＡＭ（記憶部）１２は、コンピュータ１０の主記憶装置として使用される。ＲＡＭ１２には、プロセッサ１１に実行させるＯＳ（Operating System）プログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１２には、プロセッサ１１による処理に必要な各種データが格納される。アプリケーションプログラムには、コンピュータ１０によって本実施形態の波形検証機能を実現するためにプロセッサ１１によって実行される波形検証プログラム（図１の符号３１参照）が含まれてもよい。
【００５６】
ＨＤＤ（記憶部）１３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行なう。ＨＤＤ１３は、コンピュータ１０の補助記憶装置として使用される。ＨＤＤ１３には、ＯＳプログラム，アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置（ＳＳＤ：Solid State Drive）を使用することもできる。
【００５７】
グラフィック処理装置１４には、モニタ１４ａが接続されている。グラフィック処理装置１４は、プロセッサ１１からの命令に従って、画像をモニタ１４ａの画面に表示させる。モニタ１４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等が挙げられる。
【００５８】
入力インタフェース１５には、キーボード１５ａおよびマウス１５ｂが接続されている。入力インタフェース１５は、キーボード１５ａやマウス１５ｂから送られてくる信号をプロセッサ１１に送信する。なお、マウス１５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル，タブレット，タッチパッド，トラックボール等が挙げられる。
【００５９】
光学ドライブ装置１６は、レーザ光等を利用して、光ディスク１６ａに記録されたデータの読み取りを行なう。光ディスク１６ａは、光の反射によって読み取り可能にデータを記録された可搬型の非一時的な記録媒体である。光ディスク１６ａには、ＤＶＤ（Digital Versatile Disc），ＤＶＤ−ＲＡＭ，ＣＤ−ＲＯＭ（Compact Disc Read Only Memory），ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。
【００６０】
機器接続インタフェース１７は、コンピュータ１０に周辺機器を接続するための通信インタフェースである。例えば、機器接続インタフェース１７には、メモリ装置１７ａやメモリリーダライタ１７ｂを接続することができる。メモリ装置１７ａは、機器接続インタフェース１７との通信機能を搭載した非一時的な記録媒体、例えばＵＳＢ（Universal Serial Bus）メモリである。メモリリーダライタ１７ｂは、メモリカード１７ｃへのデータの書き込み、またはメモリカード１７ｃからのデータの読み出しを行なう。メモリカード１７ｃは、カード型の非一時的な記録媒体である。
【００６１】
ネットワークインタフェース１８は、ネットワーク１８ａに接続される。ネットワークインタフェース１８は、ネットワーク１８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行なう。
【００６２】
以上のようなハードウェア構成を有するコンピュータ１０によって、図１および図３〜図５を参照しながら後述する本実施形態の波形検証機能を実現することができる。
【００６３】
なお、コンピュータ１０は、例えばコンピュータ読み取り可能な非一時的な記録媒体に記録されたプログラム（波形検証プログラム等）を実行することにより、本実施形態の波形検証機能を実現する。コンピュータ１０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ１０に実行させるプログラムをＨＤＤ１３に格納しておくことができる。プロセッサ１１は、ＨＤＤ１３内のプログラムの少なくとも一部をＲＡＭ１２にロードし、ロードしたプログラムを実行する。
【００６４】
また、コンピュータ１０（プロセッサ１１）に実行させるプログラムを、光ディスク１６ａ，メモリ装置１７ａ，メモリカード１７ｃ等の非一時的な可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ１１からの制御により、ＨＤＤ１３にインストールされた後、実行可能になる。また、プロセッサ１１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
【００６５】
〔４〕波形検証機能を有する本実施形態の情報処理装置の機能構成
次に、図１および図３を参照しながら、本実施形態の波形検証機能を有する情報処理装置（コンピュータ）１０の機能構成について説明する。図１は、当該機能構成の一例を示すブロック図であり、図３は、本実施形態における解析モデル生成機能に係る機能構成を示すブロック図である。
【００６６】
コンピュータ１０は、基板上の着目配線を伝搬する信号波形の品質を検証する機能を果たす。このため、コンピュータ１０は、図１に示すように、少なくとも処理部２０，記憶部３０，入力部４０および表示部５０としての機能を有している。
【００６７】
処理部２０は、例えば図２に示すようなプロセッサ１１であり、上述した波形検証プログラム３１を実行することで、後述するばらつき範囲分割位置決定部２１，解析モデル生成部２２，波形解析部２３，表示制御部２４，品質判定部２５としての機能を果たす。
【００６８】
記憶部３０は、例えば図２に示すようなＲＡＭ１２，ＨＤＤ１３であり、波形検証機能を実現するための各種情報、つまり信号波形の品質の検証に用いられる各種情報を記憶し保存する。当該各種情報としては、上述した波形検証プログラム３１のほか、基板層構成情報３２，ＰＣＢの配線設計情報３３，信号情報３４，解析モデル３５などが含まれる。
【００６９】
基板層構成情報３２は、波形検証対象の着目配線を含む基板（ＰＣＢ）の層構成に関する情報である。基板層構成情報３２には、例えば図３に示すように、層厚，導体厚，比誘電率などに関する情報が含まれる。比誘電率としては、ティピカル値のほか、ばらつき範囲（最小値εr_min〜最大値εr_max）に関する情報が含まれる。
【００７０】
ＰＣＢの配線設計情報３３は、波形検証対象の着目配線を含む基板（ＰＣＢ）における配線設計に関する情報である。配線設計情報３３には、例えば図３に示すように、基板において波形検証対象となる各配線の線長Ｌ，線幅，配線層などに関する情報が含まれる。
【００７１】
信号情報３４は、基板上の波形検証対象の着目配線を伝搬する電気信号に関する情報である。信号情報３４には、例えば図３に示すように、信号のＵＩ値（ビット幅）を含むデータレート情報や、波形解析時のビット分割数（ＵＩ幅の分割数）Ｎを含むＤＶ／ＲＶモデル情報などに関する情報が含まれる。
【００７２】
解析モデル３５は、処理部２０の解析モデル生成機能（後述する決定部２１および解析モデル生成部２２としての機能）によって生成される。解析モデル３５には、例えば図３に示すように、解析モデル（最小値対応）３５ａ，解析モデル（中間値対応）３５ｂ，解析モデル（最大値対応）３５ｃが含まれる。
【００７３】
解析モデル（最小値対応）３５ａは、比誘電率の最小値εr_min（＝εr(0)）に対応して生成される。解析モデル（中間値対応）３５ｂは、上式（８）および（９）に基づいて決定される比誘電率の中間値εr(n+1)に対応して生成される。解析モデル（最大値対応）３５ｃは、比誘電率の最大値εr_maxに対応して生成される。特に、本実施形態の解析モデル（最大値対応）３５ｃは、後述するごとく、上式（８）に基づいて決定される中間値εr(n+1)が最大値εr_max以上になった時点での比誘電率εr(n+1)に対応して生成される。
【００７４】
入力部４０は、例えば図２に示すようなキーボード１５ａおよびマウス１５ｂであり、ユーザによって操作され、基板上において波形検証対象となる着目配線の指定など、波形検証に係る各種指示を行なう。なお、マウス１５ｂに代え、タッチパネル，タブレット，タッチパッド，トラックボール等が用いられてもよい。
【００７５】
表示部５０は、例えば図２に示すようなモニタ１４ａであり、例えばユーザが本実施形態の表示部５０の表示を参照して信号波形の品質を判定する際に、波形解析によって得られたアイパターンを表示する（図８（Ｃ），図１２，図１３（Ａ），図１３（Ｂ）参照）。
【００７６】
波形検証プログラム３１は、上述のごとく、処理部２０（プロセッサ１１）に、後述するばらつき範囲分割位置決定部２１，解析モデル生成部２２，波形解析部２３，表示制御部２４，品質判定部２５としての機能を実行させるものである。
【００７７】
次に、処理部２０（プロセッサ１１）によって実現される、ばらつき範囲分割位置決定部２１，解析モデル生成部２２，波形解析部２３，表示制御部２４，品質判定部２５としての機能について説明する。
【００７８】
ばらつき範囲分割位置決定部（決定部）２１は、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が、等間隔に分割されるように、比誘電率εrのばらつき範囲の分割位置（解析刻み）における比誘電率εrの値を決定する。より具体的に、決定部２１は、ｎ番目の分割位置（ばらつきケース）における比誘電率をεr(n)とすると、０番目およびｎ＋１番目の分割位置における比誘電率εr(0)およびεr(n+1)を、それぞれ上式（９）および（８）によって決定する。
【００７９】
また、決定部２１は、ｎ＋１番目の分割位置における比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_max以上になった場合、その時点で、上式（８）による比誘電率εr(n+1)の決定を終了する。つまり、本実施形態では、上式（８）によって決定された比誘電率εr(n+1)が最大値εr_max以上になった時点で、当該比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_maxとみなされ、分割位置の決定処理が終了される。
【００８０】
解析モデル生成部２２は、決定部２１によって決定された分割位置（ばらつきケース）における比誘電率εrに対応する解析モデルを生成する。生成された解析モデルは、図３に示すように、解析モデル（最小値対応）３５ａ，解析モデル（中間値対応）３５ｂ，解析モデル（最大値対応）３５ｃとして記憶部３０に保存される。
【００８１】
このとき、前述した通り、解析モデル（最小値対応）３５ａは、比誘電率の最小値εr_min（＝εr(0)）に対応して生成される。解析モデル（中間値対応）３５ｂは、上式（８）および（９）に基づいて決定される、比誘電率のばらつき範囲の中間値εr(1)〜εr(n)に対応して生成される。解析モデル（最大値対応）３５ｃは、比誘電率の最大値εr_max（＝εr(n+1)）に対応して生成される。
【００８２】
波形解析部２３は、解析モデル生成部２２によって生成された各解析モデルを用いて、信号波形の波形解析（過渡解析）を行なう。このとき、波形解析部２３は、解析モデル毎に、信号波形の波形解析によってアイパターンを生成する。
【００８３】
表示制御部２４は、表示部５０の表示状態を制御することで表示部５０に各種情報を表示させユーザに示す。特に、本実施形態の表示制御部２４は、波形解析部２３によって解析モデル毎に生成されたアイパターンを表示部５０に表示するように表示部５０の表示状態を制御する（図８（Ｃ），図１２，図１３（Ａ），図１３（Ｂ）参照）。これにより、ユーザは、表示部５０に表示されたアイパターンを参照することで、目視によって信号波形の品質を判定することができる。
【００８４】
品質判定部２５は、波形解析部２３によって解析モデル毎に生成されたアイパターンの開口電圧に基づき、信号波形の品質を解析モデル毎に自動判定する。図８（Ｃ）を参照しながら前述したように、開口電圧が大きい場合、判定対象の信号波形の品質は良いと判定することができる一方、開口電圧が小さい場合、判定対象の信号波形の品質は悪いと判定することができる。そこで、例えば、判定閾値を予め設定しておき、品質判定部２５は、開口電圧が判定閾値を下回る場合に判定対象の信号波形の品質が悪いと判定するように構成される。
【００８５】
なお、品質判定部２５は、信号波形の品質の自動判定を行なう場合に備えられ、信号波形の品質の判定をユーザの目視によってのみ行なう場合には省略されてもよい。また、ユーザの目視判定と品質判定部２５による自動判定とのいずれか一方を選択的に切り替えて実行することができるように構成してもよいし、両方を実行可能に構成してもよい。
【００８６】
〔５〕波形検証機能を有する本実施形態の情報処理装置の動作
次に、図４および図５を参照しながら、本実施形態の情報処理装置１０による具体的な波形検証動作について説明する。
【００８７】
まず、図４に示すフローチャート（ステップＳ１〜Ｓ７）に従って、本実施形態の波形検証動作について説明する。
【００８８】
ステップＳ１において、決定部２１は、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が、等間隔に分割されるように、比誘電率εrのばらつき範囲の分割位置（解析刻み）における比誘電率εrの値を決定する。ステップＳ１における分割位置の決定動作の詳細については、図５を参照しながら後述する。
【００８９】
そして、ステップＳ２において、解析モデル生成部２２は、決定部２１によって決定された各分割位置（ばらつきケース）における比誘電率εrに対応する解析モデル３５ａ〜３５ｃを生成し、生成した解析モデル３５ａ〜３５ｃを記憶部３０に保存する。
【００９０】
この後、ステップＳ３において、波形解析部２３は、解析モデル生成部２２によって生成された各解析モデルを用いて信号波形の波形解析（過渡解析）を行ない、解析モデル毎にアイパターンを生成する。
【００９１】
信号波形の品質の判定をユーザの目視によって行なう場合、ステップＳ４において、表示制御部２４は、波形解析部２３によって解析モデル毎に生成されたアイパターンを表示部５０に表示させる。そして、ユーザは、表示部５０に表示されたアイパターンを参照することで、目視によって信号波形の品質を判定する（ステップＳ５）。
【００９２】
一方、信号波形の品質の自動判定を行なう場合、ステップＳ６において、品質判定部２５は、波形解析部２３によって解析モデル毎に生成されたアイパターンの開口電圧（電位差）を、予め設定された判定閾値と比較することで、信号波形の品質を解析モデル毎に自動判定する。例えば、品質判定部２５は、開口電圧が判定閾値を下回る場合に判定対象の信号波形の品質が悪いと判定する。そして、表示制御部２４は、品質判定部２５による自動判定結果を表示部５０に表示させる（ステップＳ７）。
【００９３】
ついで、図５に示すフローチャート（ステップＳ１１〜Ｓ１５）に従って、本実施形態のばらつき範囲の分割位置（解析刻み）の決定動作について説明する。当該決定動作は、図４のステップＳ１において、上式（９）および（８）に基づき決定部２１によって実行される動作に相当する。
【００９４】
まず、決定部２１は、パラメータｎを０に設定し（ステップＳ１１）、ｎ＝０つまり０番目のばらつきケースの比誘電率εr(0)を、上式（９）のごとく基板の比誘電率のばらつき範囲の最小値εr_minに設定する（ステップＳ１２）。
【００９５】
以降、決定部２１は、ｎ番目のばらつきケースの比誘電率εr(n)を、上式（８）に代入することで、ｎ＋１番目のばらつきケースの比誘電率εr(n+1)を決定する（ステップＳ１３）。
【００９６】
そして、決定部２１は、ステップＳ１３で決定された比誘電率εr(n+1)が比誘電率εrのばらつき範囲の最大値εr_max以上になったか否かを判定する（ステップＳ１４）。εr(n+1)がεr_max未満である場合（ステップＳ１４のＮＯルート）、決定部２１は、ｎを１インクリメントし（ステップＳ１５）、ステップＳ１３の処理に戻る。
【００９７】
一方、εr(n+1)がεr_max以上である場合（ステップＳ１４のＹＥＳルート）、決定部２１は、最後にステップＳ１３で決定された比誘電率εr(n+1)を、比誘電率εrのばらつき範囲の最大値εr_maxとして決定し、上式（８）による決定動作を終了する。
【００９８】
〔６〕本実施形態の効果
このように、本実施形態の情報処理装置１０によれば、着目配線の線長Ｌや、比誘電率εrのばらつきから、遅延差が算出され、データレート（ビット幅ＵＩ）から、比誘電率εrのばらつき範囲の分割（刻み）の細かさが自動的に決定され、ばらつきモデルが自動生成される。
【００９９】
特に、本実施形態では、上式（９）および（８）に基づき、０〜ｎ＋１番目のばらつきケースの比誘電率εr(0)〜εr(n+1)が決定される。このため、図７に示すように、基板の比誘電率εrのばらつき範囲に対応する、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が、時間基準で等間隔になるように分割される。つまり、本実施形態では、基板の比誘電率εrのばらつき範囲を比誘電率基準で単純に等間隔に分割するのではなく、信号波形の伝搬遅延時間Ｔｄのばらつき範囲が時間基準で等間隔に分割されるよう、基板の比誘電率εrのばらつき範囲が分割される。
【０１００】
これにより、本実施形態では、基板遅延ばらつきによる遅延差（刻み）を、波形解析時の解析精度（解析刻み）を超えるような過剰精度にすることなく、検証漏れを極力発生させないばらつき解析ケースの生成を行なうことができる。
【０１０１】
したがって、基板の製造ばらつきに起因する信号波形品質の劣化ケースを漏れなく検証することができ、検証漏れのない装置設計を行なえ、検証漏れに起因する実機障害の発生を確実に抑止することができる。このように、本実施形態によれば、高速デジタル信号伝送シミュレーションを用いた、基板の製造ばらつきによる受信波形の品質検証技術が実現される。
【０１０２】
〔７〕その他
以上、本発明の好ましい実施形態について詳述したが、本発明は、係る特定の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々の変形、変更して実施することができる。
【０１０３】
〔８〕付記
以上の実施形態に関し、さらに以下の付記を開示する。
【０１０４】
（付記１）
基板上の着目配線を伝搬する信号波形の品質を検証するコンピュータに、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、
処理を実行させる、波形検証プログラム。
【０１０５】
（付記２）
ｎ（ｎは０以上の整数）番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、０番目およびｎ＋１番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式（１０）および（１１）によって決定する、
処理を、前記コンピュータに実行させる、付記１に記載の波形検証プログラム。
【０１０６】
【数６】
0006481498.tif 000007
【０１０７】
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Ｌは前記着目配線の配線長、ＵＩ（unit interval）はデータ信号の１ビット長の時間（ビットレートの逆数）、Ｎは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
【０１０８】
（付記３）
前記ｎ＋１番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式（１１）による前記比誘電率の決定を終了する、
処理を、前記コンピュータに実行させる、付記２に記載の波形検証プログラム。
【０１０９】
（付記４）
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、
処理を、前記コンピュータに実行させる、付記１〜付記３のいずれか一項に記載の波形検証プログラム。
【０１１０】
（付記５）
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、
処理を、前記コンピュータに実行させる、付記１〜付記４のいずれか一項に記載の波形検証プログラム。
【０１１１】
（付記６）
基板上の着目配線を伝搬する信号波形の品質を検証する処理部と、
前記信号波形の品質の検証に用いられる情報を記憶する記憶部と、を有し、
前記処理部は、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、情報処理装置。
【０１１２】
（付記７）
前記処理部は、
ｎ（ｎは０以上の整数）番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、０番目およびｎ＋１番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式（１２）および（１３）によって決定する、付記６に記載の情報処理装置。
【０１１３】
【数７】
0006481498.tif 000008
【０１１４】
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Ｌは前記着目配線の配線長、ＵＩ（unit interval）はデータ信号の１ビット長の時間（ビットレートの逆数）、Ｎは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
【０１１５】
（付記８）
前記処理部は、
前記ｎ＋１番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式（１３）による前記比誘電率の決定を終了する、付記７に記載の情報処理装置。
【０１１６】
（付記９）
前記処理部は、
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、付記６〜付記８のいずれか一項に記載の情報処理装置。
【０１１７】
（付記１０）
前記処理部は、
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、付記６〜付記９のいずれか一項に記載の情報処理装置。
【０１１８】
（付記１１）
コンピュータにより、基板上の着目配線を伝搬する信号波形の品質を検証する波形検証方法であって、
前記基板の比誘電率のばらつき範囲に対応する、前記信号波形の伝搬遅延時間のばらつき範囲が、等間隔に分割されるように、前記基板の比誘電率のばらつき範囲の分割位置における前記基板の比誘電率を決定し、
決定した前記分割位置における前記基板の比誘電率に対応する解析モデルを生成し、
生成した前記解析モデルを用いて前記信号波形の波形解析を行なう、波形検証方法。
【０１１９】
（付記１２）
ｎ（ｎは０以上の整数）番目の前記分割位置における前記基板の比誘電率をεr(n)とすると、０番目およびｎ＋１番目の前記分割位置における前記基板の比誘電率εr(0)およびεr(n+1)を、それぞれ下式（１４）および（１５）によって決定する、付記１１に記載の波形検証方法。
【０１２０】
【数８】
0006481498.tif 000009
【０１２１】
ただし、εr_minは前記基板の比誘電率のばらつき範囲の最小値、Ｌは前記着目配線の配線長、ＵＩ（unit interval）はデータ信号の１ビット長の時間（ビットレートの逆数）、Ｎは前記波形解析時のビット分割数、μ0は真空の透磁率、ε0は真空の誘電率である。
【０１２２】
（付記１３）
前記ｎ＋１番目の前記分割位置における前記基板の比誘電率εr(n+1)が前記基板の比誘電率のばらつき範囲の最大値以上になった時点で、上式（１５）による前記比誘電率の決定を終了する、付記１２に記載の波形検証方法。
【０１２３】
（付記１４）
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンを表示部に表示する、付記１１〜付記１３のいずれか一項に記載の波形検証方法。
【０１２４】
（付記１５）
前記解析モデル毎に、前記信号波形の波形解析によってアイパターンを生成し、
生成した前記アイパターンに基づき、前記信号波形の品質を判定する、付記１１〜付記１４のいずれか一項に記載の波形検証方法。
【符号の説明】
【０１２５】
１０    コンピュータ（波形検証機能を有する情報処理装置）
１１    プロセッサ（処理部）
１２    ＲＡＭ（記憶部）
１３    ＨＤＤ（記憶部）
１４    グラフィック処理装置
１４ａ    モニタ（表示部）
１５    入力インタフェース
１５ａ    キーボード（入力部）
１５ｂ    マウス（入力部）
１６    光学ドライブ装置
１６ａ    光ディスク
１７    機器接続インタフェース
１７ａ    メモリ装置
１７ｂ    メモリリーダライタ
１７ｃ    メモリカード
１８    ネットワークインタフェース
１８ａ    ネットワーク
１９    バス
２０    処理部
２１    ばらつき範囲分割位置決定部（決定部）
２２    解析モデル生成部
２３    波形解析部
２４    表示制御部
２５    品質判定部
３０    記憶部
３１    波形検証プログラム
３２    基板層構成情報
３３    ＰＣＢの配線設計情報
３４    信号情報
３５    解析モデル
３５ａ    解析モデル（最小値対応）
３５ｂ    解析モデル（中間値対応）
３５ｃ    解析モデル（最大値対応）
４０    入力部
５０    表示部
【図１】
0006481498.tif 000011
【図２】
0006481498.tif 000012
【図３】
0006481498.tif 000013
【図４】
0006481498.tif 000014
【図５】
0006481498.tif 000015
【図６】
0006481498.tif 000016
【図７】
0006481498.tif 000017
【図８】
0006481498.tif 000018
【図９】
0006481498.tif 000019
【図１０】
0006481498.tif 000020
【図１１】
0006481498.tif 000021
【図１２】
0006481498.tif 000022
【図１３】
0006481498.tif 000023