(57)【特許請求の範囲】
【請求項１】
電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有するチャネル形成層と、
前記ＡｌＧａＮ層の上に形成されたマスク絶縁膜（７）と、
前記マスク絶縁膜および前記ＡｌＧａＮ層が部分的に除去されることにより形成されたリセス部（６）と、
前記リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたゲート電極（９）を有して構成されるゲート構造部と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、を有し、
前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記リセス部において、前記ＡｌＧａＮ層の開口端が前記マスク絶縁膜の開口端よりも窪んでおり、該窪んだ部分にｎ−ＧａＮ層（５）が備えられていることを特徴とする半導体装置。
【請求項２】
前記ｎ−ＧａＮ層の不純物濃度が２次元電子ガスのキャリア濃度よりも低くされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有するチャネル形成層と、
前記ＡｌＧａＮ層の上に形成されたマスク絶縁膜（７）と、
前記マスク絶縁膜および前記ＡｌＧａＮ層が部分的に除去されることにより形成されたリセス部（６）と、
前記リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたゲート電極（９）を有して構成されるゲート構造部と、
前記チャネル形成層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、を有し、
前記ＧａＮ層と前記ＡｌＧａＮ層との界面における前記ＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記ＧａＮ層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記リセス部において、前記ＡｌＧａＮ層の開口端が前記マスク絶縁膜の開口端よりも窪んでおり、該窪んだ部分にｎ−ＧａＮ層（５）が備えられている半導体装置の製造方法であって、
前記ＧａＮ層の上に前記ＡｌＧａＮ層を形成する工程と、
前記ＡｌＧａＮ層の上に前記マスク絶縁膜を形成する工程と、
前記マスク絶縁膜の所定領域を開口させると共に、該マスク絶縁膜をマスクとして前記ＡｌＧａＮ層を部分的に除去するリセスエッチングを行うことで、前記ＡｌＧａＮ層の開口端が前記マスク絶縁膜の開口端よりも窪むように前記リセス部を形成する工程と、
前記リセス部における前記ＡｌＧａＮ層の窪んだ部分を前記ｎ−ＧａＮ層によって埋め込む工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項４】
前記マスク絶縁膜を形成する工程では、前記マスク絶縁膜としてシリコン窒化膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）と窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とによるヘテロジャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、ＧａＮのヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。
【０００３】
この半導体装置には、ＧａＮとＡｌＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にＧａＮ電子走行層とＡｌＧａＮ電子供給層とを順に積層したＧａＮ系半導体層を備えている。ＡｌＧａＮ電子供給層は、リセス部が形成されることで厚みが薄くされており、リセス部内にゲート電極が備えられ、ゲート電極を挟んだ両側において、ＡｌＧａＮ電子供給層の上にソース電極およびドレイン電極が形成されている。リセス部は、ゲート電極が配置されるゲート埋込部に加えて、ゲート埋込部よりも外側にも設けられており、ゲート埋込部よりもソース側に第１リセス部が設けられ、ドレイン側に第２リセス部が設けられている。
【０００４】
このように構成されるＨＥＭＴでは、ゲート電極の両側に位置するＡｌＧａＮ電子供給層の下方において、ピエゾ効果および自発分極効果による２次元電子ガス（以下、２ＤＥＧという）キャリアを誘起する。そして、ゲート電極の下方位置におけるＧａＮ電子走行層の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。
【０００５】
このようなＨＥＭＴにおいて、リセス部を設けることでＡｌＧａＮ電子供給層を薄くしている。これにより、ＡｌＧａＮ電子供給層のうちリセス部が形成された部分にてそれより厚い部分よりも応力を緩和させられ、ピエゾ分極発生を抑制することができ、２ＤＥＧのキャリア濃度（以下、Ｎｓという）を少なくできる。したがって、阻止電圧、すなわち阻止耐圧を低下させないようにすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５０９３９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＡｌＧａＮ電子供給層の膜厚と応力との関係にはほぼ臨界性があることが確認されており、Ｎｓの膜厚に対する感度は非常に高い（後述する図２参照）。したがって、ＡｌＧａＮ電子供給層の膜厚が少し異なっただけでＮｓが大きく変わり、Ｎｓの制御が難しく、制御性良く阻止耐圧の低下を抑制できないという問題がある。
【０００８】
本発明は上記点に鑑みて、制御性よく阻止耐圧の低下を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有するチャネル形成層と、ＡｌＧａＮ層の上に形成されたマスク絶縁膜（７）と、マスク絶縁膜およびＡｌＧａＮ層が部分的に除去されることにより形成されたリセス部（６）と、リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたゲート電極（９）を有して構成されるゲート構造部と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、を有し、ＧａＮ層とＡｌＧａＮ層との界面におけるＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときにリセス部の底部におけるＧａＮ層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、リセス部において、ＡｌＧａＮ層の開口端がマスク絶縁膜の開口端よりも窪んでおり、該窪んだ部分にｎ−ＧａＮ層（５）が備えられていることを特徴としている。
【００１０】
このように、ＧａＮ層とＡｌＧａＮ層によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層のうちリセス部側の側面にｎ−ＧａＮ層を形成している。このため、ＧａＮ層とｎ−ＧａＮ層との界面においては、２ＤＥＧが形成されず、ゲート構造部から離れたＧａＮ層とＡｌＧａＮ層との界面のうちのＧａＮ層側にのみ、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起される。したがって、ゲート電極に対して電圧を印加していない時には、ゲート構造部の下方に２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。また、リセス部以外の場所では２ＤＥＧが形成されるようにすることで、オン抵抗の上昇を抑制しつつ、リセス部の下方ではオフ時に２ＤＥＧが形成されないようにでき、阻止耐圧を向上することが可能となる。
【００１１】
さらに、ＡｌＧａＮ層の膜厚を制御することによってＮｓを低下させようとすると、Ｎｓの膜厚に対する感度が非常に高いことから、Ｎｓを所望の値に制御することが難しい。しかしながら、上記構成とすることで、ＡｌＧａＮ層の膜厚制御に基づくＮｓの制御を行う必要がないため、制御性よく阻止耐圧の低下を抑制することが可能となる。よって、ＡｌＧａＮ層の膜厚を制御することによってＮｓを低下させる場合と比較して、オン抵抗の上昇を抑制しつつ、制御性よく阻止耐圧の低下を抑制することが可能となる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかる半導体装置の断面図である。
【図２】ＡｌＧａＮ層の膜厚とＮｓとの関係を示した図である。
【図３】図１に示す半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。
【００１６】
本実施形態の横型のＨＥＭＴは、基板１の表面にバッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３が積層された構造体を化合物半導体基板として用いて形成されている。ＧａＮ層３の表面には、ＡｌＧａＮ層４が形成されることでヘテロジャンクション構造が構成されているが、ＧａＮ層３の表面のうちゲート構造部周囲と対応する部分にはｎ−ＧａＮ層５が形成されている。ＡｌＧａＮ層４は、ゲート構造部周囲を除いた位置に形成されており、ｎ−ＧａＮ層５はその内側に形成されている。
【００１７】
そして、ＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側にピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起されることで横型のＨＥＭＴが動作する。
【００１８】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００１９】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。
【００２０】
ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮ等の半導体材料であるＧａＮ系半導体材料で構成された電子走行層を構成するものである。
【００２１】
ＡｌＧａＮ層４は、ＧａＮ層３を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部を構成している。ＡｌＧａＮ層４は、後述するリセス部６において除去されている。
【００２２】
なお、単層で形成したＡｌＧａＮ層の厚みとＮｓとの関係は図２に示す関係となり、厚みが薄いとＮｓが大きく変化する。ただし、ＡｌＧａＮ層がある程度の厚み（図中破線で囲んだ領域）になるとＮｓがＡｌＧａＮ層の厚みに依存するのではなく、Ａｌ混晶比によって一義的に決まる。したがって、ＡｌＧａＮ層４については、ＡｌＧａＮ層４の厚みによってＮｓが大きく変動する範囲ではなく、Ａｌ混晶比によって一義的にＮｓが決まる程度の厚みに設定してある。
【００２３】
ｎ−ＧａＮ層５は、ＡｌＧａＮ層４のうち除去された部分の内側に形成されている。リセス部６においてはＡｌＧａＮ層４ではなくｎ−ＧａＮ層５が表面から露出した構造とされている。ｎ−ＧａＮ層５の不純物濃度は、ＧａＮ層３とＡｌＧａＮ層４との界面のうちのＧａＮ層３側に形成される２ＤＥＧのキャリア濃度であるＮｓよりも低く設定されている。例えば、Ｎｓが１×１０13／ｃｍ2とされる場合、ｎ−ＧａＮ層５の不純物濃度は例えば１×１０12／ｃｍ2以下に設定される。
【００２４】
また、ＡｌＧａＮ層４およびｎ−ＧａＮ層５の上にはマスク絶縁膜７が形成されている。マスク絶縁膜７は、後述する電極間を絶縁するものであるが、リセス部６を形成する際のマスクとしても機能する。例えば、マスク絶縁膜７は、シリコン窒化膜（Ｓｉ3Ｎ4）によって構成されている。
【００２５】
マスク絶縁膜７の所望位置からＡｌＧａＮ層４を貫通するようにリセス部６が形成されている。ＡｌＧａＮ層４のうちのリセス部６側の側面はリセス部６から離れており、その間にｎ−ＧａＮ層５が形成されている。換言すれば、マスク絶縁膜７の開口端はＡｌＧａＮ層４の開口端よりも張り出しており、その張り出した部分とＧａＮ層３との間にｎ−ＧａＮ層５が配置されている。
【００２６】
さらに、リセス部６内を含めてマスク絶縁膜７の表面を覆うようにゲート絶縁膜８が形成され、リセス部６内におけるゲート絶縁膜８の上にゲート電極９が形成されることでゲート構造部が構成されている。
【００２７】
そして、ゲート構造部を挟んで、ゲート構造部から離れた位置においてゲート絶縁膜８およびマスク絶縁膜７にコンタクトホールが形成されている。これらコンタクトホールを通じてＡｌＧａＮ層４にオーミック接触するようにソース電極１０およびドレイン電極１１が形成されている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
【００２８】
なお、図示していないが、ゲート電極９やソース電極１０およびドレイン電極１１の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００２９】
このように、本実施形態の半導体装置では、ＧａＮ層３とＡｌＧａＮ層４によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層４のうちリセス部６側の側面を覆うようにｎ−ＧａＮ層５を形成している。このため、ＧａＮ層３とｎ−ＧａＮ層５との界面においては、２ＤＥＧが形成されず、ゲート構造部から離れたＧａＮ層３とＡｌＧａＮ層４との界面のうちのＧａＮ層３側にのみ、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起される。
【００３０】
したがって、ゲート電極９に対して電圧を印加していない時には、ゲート構造部の下方に２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。そして、ゲート電極９に対して電圧を印加すると、ゲート構造部の下方においてＧａＮ層３の表面部に２ＤＥＧによるチャネル部が形成される。これにより、ソース−ドレイン間において電流が流れるという動作を行う。
【００３１】
ここで、Ｎｓを小さくすると阻止耐圧の低下を抑制できるが、Ｎｓを小さくするとオン抵抗を上昇させることとなる。このため、本実施形態の横型のＨＥＭＴのような横型デバイスでは阻止耐圧とオン抵抗とがトレードオフの関係となる。
【００３２】
しかしながら、本実施形態では、リセス部６以外の場所では２ＤＥＧが形成されるようにすることで、オン抵抗の上昇を抑制しつつ、リセス部６の下方ではオフ時に２ＤＥＧが形成されないようにでき、阻止耐圧を向上することが可能となる。また、リセス部６の周囲において、ｎ−ＧａＮ層５を配置しつつ、ｎ−ＧａＮ層５の不純物濃度をＮｓよりも低くしているため、ゲート構造部の角部での電界集中を緩和して電界強度を弱めることが可能となり、阻止耐圧を更に向上させることが可能となる。
【００３３】
また、ＡｌＧａＮ層４の膜厚を制御することによってＮｓを低下させようとすると、図２に示したようにＮｓの膜厚に対する感度が非常に高いことから、Ｎｓを所望の値に制御することが難しい。しかしながら、本実施形態の構造とすれば、ＡｌＧａＮ層４の膜厚制御に基づくＮｓの制御を行う必要がないため、制御性よく阻止耐圧の低下を抑制することが可能となる。よって、ＡｌＧａＮ層４の膜厚を制御することによってＮｓを低下させる場合と比較して、オン抵抗の上昇を抑制しつつ、制御性よく阻止耐圧の低下を抑制することが可能となる。
【００３４】
続いて、本実施形態にかかる半導体装置の製造方法について、図３を参照して説明する。
【００３５】
〔図３（ａ）に示す工程〕
まず、基板１の上に必要に応じてバッファ層２を形成し、バッファ層２の上にＧａＮ層３およびＡｌＧａＮ層４をヘテロエピタキシャル成長によって形成する。さらに、ＡｌＧａＮ層４の上に、例えばシリコン窒化膜によって構成されるマスク絶縁膜７を形成する。そして、マスク絶縁膜７の上にレジスト２０を塗布したのち、フォト工程を経てレジスト２０をパターニングし、リセス部６の形成予定領域においてレジスト２０を除去する。
【００３６】
〔図３（ｂ）に示す工程〕
レジスト２０をマスクとして、マスク絶縁膜７を異方性エッチングすることでパターニングする。例えば、マスク絶縁膜７をシリコン窒化膜で構成する場合には、フッ素（Ｆ）系のエッチングガス、例えばＣＦ4、Ｃ4Ｈ8などを用いてマスク絶縁膜７のパターニングを行う。このとき、マスク絶縁膜７を異方性エッチングしているが、レジスト２０の後退によってマスク絶縁膜７の開口端部が等方的にエッチングされたようにテーパ状となる。
【００３７】
〔図３（ｃ）に示す工程〕
レジスト２０およびマスク絶縁膜７をマスクとして、ＡｌＧａＮ層４およびＧａＮ層３の表面部を除去するリセスエッチングを行うことでリセス部６を形成する。ここでは塩素（Ｃｌ2）系、例えばＢＣｌ3やＣｌ2等のエッチングガスを用いてリセスエッチングを行っている。
【００３８】
このとき、シリコン窒化膜などで構成されるマスク絶縁膜７のエッチングガスに対する選択比が小さいことから、マスク絶縁膜７がハードマスクとなり、ＡｌＧａＮ層４については異方性エッチングしているものの横方向へのエッチングも進む。また、ＧａＮ層３については、マスク絶縁膜７によって覆われている部分はエッチングされず、開口部のみエッチングが進行する。
【００３９】
このため、リセスエッチングを行っただけの状態では、リセス部６は、マスク絶縁膜７の開口端面やＧａＮ層３の凹部側面からＡｌＧａＮ層４の開口端面が窪んだ状態となる。このときのＡｌＧａＮ層４の開口端面はエッチングの面方位依存性により［１−１０−１］面となる。
【００４０】
一般的に、ＧａＮデバイスでは、低コスト化を狙った大面積なＳｉ基板上にＧａＮ膜をヘテロエピタキシャル成長させたＧａＮ単結晶基板（ＧａＮ  ｏｎ  Ｓｉウェーハ）が用いられる。しかし、ＳｉとＧａＮの格子定数差が大きく結晶欠陥が多い傾向があり、一般的には１０8〜／ｃｍ2程度の結晶欠陥がある。この結晶欠陥は、ウエハプロセスの洗浄工程、特にキャロス洗浄においてエッチングされ易く、この結晶欠陥部で選択的にエッチングが進行し、表面が荒れる問題がある。この対策として、キャロスにエッチングされにくく、また電流コラプス低減に効果があるシリコン窒化膜などを最初に成膜してからプロセスを流動させるようにすることが好ましい。
【００４１】
ところが、シリコン窒化膜などを用いる場合には、上記したように、リセス部６の側面の一部が窪んだ状態となる。このような状態のまま後工程においてゲート絶縁膜８を形成すると、ゲート絶縁膜８が均一膜厚にできずに信頼性が担保できなくなったり、ゲート絶縁膜８のうち窪んだ部分に形成された部分に電界集中が発生するなどの問題が生じる。このような問題は、従来認識されていなかったものである。このため、ゲート絶縁膜８を形成する前に、図３（ｄ）、（ｅ）に示す工程を行っている。
【００４２】
〔図３（ｄ）に示す工程〕
リセス部６内を含めて、マスク絶縁膜７の上にｎ−ＧａＮ層５を成膜する。このとき、カバレッジ性の良い成膜方法、例えば有機金属化学気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）や原子層エピタキシー法（ＡＬＥ：Atomic Layer Epitaxy）などによってｎ−ＧａＮ層５を形成している。これにより、リセス部６のうち窪んだＡｌＧａＮ層４の開口端面に至るように隙間無くｎ−ＧａＮ層５が形成される。
【００４３】
〔図３（ｅ）に示す工程〕
ｎ−ＧａＮ層５のうち、リセス部６の窪み内に形成された部分以外を除去する。例えば、ここでは塩素（Ｃｌ2）系、例えばＢＣｌ3やＣｌ2等のエッチングガスを用いてｎ−ＧａＮ層５のエッチングを行っている。これにより、ＧａＮ層３の表面のうちゲート構造部周囲と対応する部分にのみｎ−ＧａＮ層５が残される。
【００４４】
この後の工程については図示しないが、ゲート絶縁膜形成工程、ゲート電極９の埋め込みやソース電極１０およびドレイン電極１１のパターニング工程などを行うことで、本実施形態の半導体装置を製造することができる。このような製造方法において、エッチングによってＡｌＧａＮ層４の膜厚調整などを行ってＮｓを調整することはないため、これらの膜厚調整に起因するＮｓの大きな変動は生じず、制御性よく安定したデバイス特性が期待できる。
【００４５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４６】
例えば、上記実施形態では、リセス部６の深さを、ＧａＮ層３の表面が一部除去される深さとしたが、これはリセス部６の深さの一例を示したに過ぎない。例えば、リセス部６をＧａＮ層３の表層部が露出されるまでの深さとしても良いし、リセス部６の底面において２ＤＥＧキャリアが形成されない程度にＡｌＧａＮ層４の一部が残る程度の深さとされていても良い。
【００４７】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００４８】
１          基板
３          ＧａＮ層
４          ＡｌＧａＮ層
５          ｎ−ＧａＮ層
６          リセス部
７          マスク絶縁膜
８          ゲート絶縁膜
９          ゲート電極
１０        ソース電極
１１        ドレイン電極
【図１】
0006493005.tif 000002
【図２】
0006493005.tif 000003
【図３】
0006493005.tif 000004