(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上のバリア層内に位置し、ボトムゲートを構成する少なくとも1つのパターニングされたアモルファスシリコン層と、
前記バリア層に位置するN型金属酸化物半導体と、
前記バリア層に位置するP型金属酸化物半導体と、
を含み、
前記N型金属酸化物半導体は、パターニングされたゲート電極層をトップゲートとして有し、前記少なくとも1つのパターニングされたアモルファスシリコン層で構成する前記ボトムゲートと結合してデュアルゲート構造を形成し、
前記N型金属酸化物半導体は、前記パターニングされたゲート電極層から前記パターニングされたアモルファスシリコン層まで連通する接続チャネルを有し、前記接続チャネルにより、前記パターニングされたアモルファスシリコン層の露出部分、及び、前記バリア層に形成された第1のパターニングされた多結晶シリコン層の露出部分にN+型層ドーピングを行うデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項２】
前記N型金属酸化物半導体は、
第1のパターニングされた多結晶シリコン層と、
内側がそれぞれ前記第1のパターニングされた多結晶シリコン層の2つの外側に接続される2つのN-型層と、
それぞれ前記N-型層の2つの外側に接続される2つのN+型層と、
前記第1のパターニングされた多結晶シリコン層、前記2つのN-型層、前記2つのN+型層、及び前記バリア層に位置するゲート絶縁層と、
を有する請求項1に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項３】
前記P型金属酸化物半導体は、
第2のパターニングされた多結晶シリコン層と、
それぞれ前記第2のパターニングされた多結晶シリコン層の2つの外側に接続される2つのP+型層と、
前記第2のパターニングされた多結晶シリコン層、及び前記2つのP+型層に位置するゲート絶縁層と、
を有する請求項2に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項４】
前記ゲート絶縁層が前記N型金属酸化物半導体の前記パターニングされたゲート電極層と前記第1のパターニングされた多結晶シリコン層とを絶縁して分離することにより、前記第1のパターニングされた多結晶シリコン層にNチャネルを形成させる請求項3に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項５】
前記P型金属酸化物半導体はパターニングされたゲート電極層を有し、前記ゲート絶縁層が前記P型金属酸化物半導体の前記パターニングされたゲート電極層と前記第2のパターニングされた多結晶シリコン層とを絶縁して分離することにより、前記第2のパターニングされた多結晶シリコン層にPチャネルを形成させる請求項4に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項６】
前記パターニングされたゲート電極層及び前記ゲート絶縁層に位置する内側誘電体層と、
前記内側誘電体層及び前記ゲート絶縁層に穿設されている複数のビアホールと、
をさらに含む請求項5に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項７】
それぞれ前記ビアホールを介して、前記P型金属酸化物半導体の前記P+型層、及び前記N型金属酸化物半導体の前記N+型層に接続される複数のパターニングされたソース/ドレイン電極、をさらに含む請求項6に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項８】
前記パターニングされたゲート電極層は第1の金属からなり、垂直延伸部を有し、前記垂直延伸部は、前記接続チャネルにより前記第1のパターニングされたアモルファスシリコン層に接続された前記N+型層に接続され、デュアルゲート構造の薄膜トランジスタを形成する請求項7に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタ。
【請求項９】
基板上に複数のパターニングされたアモルファスシリコン層を形成するステップと、
前記パターニングされたアモルファスシリコン層にバリア層を形成するステップと、
前記バリア層に第1のパターニングされた多結晶シリコン層及び第2のパターニングされた多結晶シリコン層を形成するするステップと、
前記第2のパターニングされた多結晶シリコン層の上面及び側面に第1のフォトレジスト層を塗布するステップと、
前記第1のパターニングされた多結晶シリコン層をドーピングして、Nチャネルを形成するステップと、
前記第2のパターニングされた多結晶シリコン層での前記第1のフォトレジスト層を除去するステップと、
形成されたNチャネルの前記第1のパターニングされた多結晶シリコン層及び前記第2のパターニングされた多結晶シリコン層にゲート絶縁層を形成するステップと、
前記ゲート絶縁層に第2のフォトレジスト層を形成し、前記第2のパターニングされた多結晶シリコン層にP+型層ドーピングを行うステップと、
前記ゲート絶縁層での第2のフォトレジスト層を除去し、前記ゲート絶縁層に第3のフォトレジスト層を塗布するステップと、
露光・現像により、一部の前記第3のフォトレジスト層、一部の前記ゲート絶縁層及び一部の前記バリア層を取り外すことにより、複数の接続チャネルを形成するステップと、
前記複数の接続チャネルにより、前記パターニングされたアモルファスシリコン層の露出部分及び前記第1のパターニングされた多結晶シリコン層の露出部分に、それぞれN+型層ドーピングを行うステップと、
前記ゲート絶縁層に複数のパターニングされたゲート電極層を形成するステップと、
前記複数のパターニングされたゲート電極層を第2の遮光層とし、前記第1のパターニングされた多結晶シリコン層及び前記第2のパターニングされた多結晶シリコン層に、それぞれN-型層ドーピングを行い、ここで、前記第1のパターニングされた多結晶シリコン層に対応するパターニングされたゲート電極層は前記パターニングされたアモルファスシリコン層の前記N+型層に接続して、デュアルゲート構造を形成するステップと、
前記複数のパターニングされたゲート電極層及び前記ゲート絶縁層に内側誘電体層を形成するステップと、
複数の前記内側誘電体層及び前記ゲート絶縁層を通過するビアホールを形成するステップと、
前記複数のビアホールを介して複数のパターニングされたソース/ドレイン電極を形成し、前記複数のパターニングされたソース/ドレイン電極は、それぞれ前記第2のパターニングされた多結晶シリコン層の前記P+型層に接続してP型金属酸化物半導体を形成し、且つ前記第1のパターニングされた多結晶シリコン層の前記N+型層に接続してN型金属酸化物半導体を形成するステップと、
を含むデュアルゲート構造の低温多結晶シリコン薄膜トランジスタの製造方法。
【請求項１０】
金属電極とオーム接触を形成するために、前記パターニングされたアモルファスシリコン層の露出部分にN+型層ドーピングを行う請求項9に記載のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶生産の技術分野、特にデュアルゲート(dual gate)構造の低温多結晶シリコン薄膜トランジスタ(LTPS TFT)、及びその製造方法に関する。
【背景技術】
【０００２】
低温多結晶シリコン薄膜トランジスタ(LTPS TFT)技術は、日々成熟してきており、アモルファスシリコン(Amorphous silicon、a-si)及び酸化物(oxide)に比べて、より高いキャリア移動度を有し、ディスプレイの駆動能力を向上させ、消費電力を低減することができるという利点を有する。低温多結晶シリコン薄膜トランジスタ(LTPS TFT)の製造プロセスにより、相補型金属酸化物半導体（Complementary Metal Oxide Semicondutor、 CMOS）回路を製造することもでき、CMOS構造をゲートオンアレイ(gate driver on array、GOA)技術に応用することにより、ゲートオンアレイ(GOA)回路の信頼度を向上させることができる。CMOSの製造プロセスにおいて、N型金属酸化物半導体(NMOS)における、薄くドープしたドレイン(lightly doped drain、LDD)のドーピング(doping)は、単一のマスク(mask)で行ってもよく、ゲートをウェットエッチング(gate over wet etching)した後ドーピング(doping)してもよい。後者は、マスク(mask)を省略できるが、歩留まりの問題がある。
【０００３】
現在主流となっている低温多結晶シリコン薄膜トランジスタ(LTPS TFT)の構造は、トップゲート構造(top gate structure)であり、LCD表示に用いられる時に、遮光層がないため、チャンネルに光リーク電流が発生する場合がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の1つの目的は、従来技術においてLCD表示の際に、遮光層(shileding layer)がないから、チャンネルに光リーク電流が発生するという問題を解決するために、デュアルゲート構造の低温多結晶シリコン薄膜トランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明は、パターニングされたゲート電極層をトップゲート(top gate)とし、パターニングされたアモルファスシリコン層をボトムゲート(bottom gate)として、デュアルゲート(dual gate)構造の低温多結晶シリコン薄膜トランジスタ(LTPS TFT)を形成するものである。
【０００６】
本発明の目的は、デュアルゲート構造の低温多結晶シリコン薄膜トランジスタを提供することにより、電流-電圧(I-V)特性をより安定させ、ブレークオーバ電流を改善し、駆動能力を向上させ、消費電力を低減することである。さらに、本発明は、ゲートのウェットエッチング(gate over wet etching)工程を省略するため、歩留まりが高まる。
【０００７】
前記の問題を解決するために、本発明の好適な実施例は、基板と、少なくとも1つのパターニングされたアモルファスシリコン層と、N型金属酸化物半導体と、P型金属酸化物半導体とを含むデュアルゲート構造の低温多結晶シリコン薄膜トランジスタを提供する。前記少なくとも1つのパターニングされたアモルファスシリコン層は、前記基板上のバリア層内に位置し、前記少なくとも1つのパターニングされたアモルファスシリコン層がボトムゲートを構成し、前記N型金属酸化物半導体は前記バリア層に位置し、及び前記P型金属酸化物半導体は前記バリア層に位置し、ここで、前記N型金属酸化物半導体は、パターニングされたゲート電極層をトップゲートとして、前記少なくとも1つのパターニングされたアモルファスシリコン層で構成する前記ボトムゲートと結合してデュアルゲート構造を形成する。
【０００８】
前記N型金属酸化物半導体は、第1のパターニングされた多結晶シリコン層と、内側がそれぞれ前記第1のパターニングされた多結晶シリコン層の2つの外側に接続される2つのN-型層と、それぞれ前記N-型層の2つの外側に接続される2つのN+型層と、前記第1のパターニングされた多結晶シリコン層、前記2つのN-型層、前記2つのN+型層及び前記バリア層に位置するゲート絶縁層とを有する。
【０００９】
前記P型金属酸化物半導体は、第2のパターニングされた多結晶シリコン層と、それぞれ前記第2のパターニングされた多結晶シリコン層の2つの外側に接続される二つのP+型層と、前記第2のパターニングされた多結晶シリコン層、及び前記2つのP+型層に位置するゲート絶縁層とを有する。
【００１０】
前記ゲート絶縁層が前記N型金属酸化物半導体の前記パターニングされたゲート電極層と前記第1のパターニングされた多結晶シリコン層とを絶縁して分離することにより、前記第1のパターニングされた多結晶シリコン層にNチャネルを形成させる。
【００１１】
前記P型金属酸化物半導体はパターニングされたゲート電極層を有し、前記ゲート絶縁層が前記P型金属酸化物半導体の前記パターニングされたゲート電極層と前記第2のパターニングされた多結晶シリコン層とを絶縁して分離することにより、前記第2のパターニングされた多結晶シリコン層にPチャネルを形成させる。
【００１２】
本発明のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタは、前記パターニングされたゲート電極層及び前記ゲート絶縁層に位置する内側誘電体層と、前記内側誘電体層及び前記ゲート絶縁層に穿設されている複数のビアホールとをさらに含む。複数のパターニングされたソース/ドレイン電極は、それぞれ前記ビアホールを介して、前記P型金属酸化物半導体の前記P+型層、及び前記N型金属酸化物半導体の前記N+型層に接続される。前記パターニングされたゲート電極層は第1の金属からなり、垂直延伸部を有し、前記垂直延伸部は、前記接続チャネルにより前記第1のパターニングされたアモルファスシリコン層に接続された前記N+型層に接続され、デュアルゲート構造の薄膜トランジスタを形成する。
【００１３】
前記問題を解決するために、本発明の別の適な実施例は、基板上に複数のパターニングされたアモルファスシリコン層を形成するステップと、前記パターニングされたアモルファスシリコン層にバリア層を形成するステップと、前記バリア層に第1のパターニングされた多結晶シリコン層及び第2のパターニングされた多結晶シリコン層を形成するするステップと、前記第2のパターニングされた多結晶シリコン層の上面及び側面に第1のフォトレジスト層を塗布するステップと、前記第1のパターニングされた多結晶シリコン層をドーピングして、Nチャネルを形成するステップと、前記第2のパターニングされた多結晶シリコン層での前記第1のフォトレジスト層を除去するステップと、形成されたNチャネルの前記第1のパターニングされた多結晶シリコン層及び前記第2のパターニングされた多結晶シリコン層にゲート絶縁層を形成するステップと、前記ゲート絶縁層に第2のフォトレジスト層を形成し、前記第2のパターニングされた多結晶シリコン層にP+型層ドーピングを行うステップと、前記ゲート絶縁層での第2のフォトレジスト層を除去し、前記ゲート絶縁層に第3のフォトレジスト層を塗布するステップと、露光・現像により、一部の前記第3のフォトレジスト層、一部の前記ゲート絶縁層及び一部の前記バリア層を取り外すことにより、複数の接続チャネルを形成するステップと、前記複数の接続チャネルにより、前記パターニングされたアモルファスシリコン層の露出部分及び前記第1のパターニングされた多結晶シリコン層の露出部分をアッシングし、それぞれN+型層ドーピングを行うステップと、前記ゲート絶縁層に複数のパターニングされたゲート電極層を形成するステップと、前記複数のパターニングされたゲート電極層を第2の遮光層とし、前記第1のパターニングされた多結晶シリコン層及び前記第2のパターニングされた多結晶シリコン層に、それぞれN-型層ドーピングを行い、ここで、前記第1のパターニングされた多結晶シリコン層に対応するパターニングされたゲート電極層は前記パターニングされたアモルファスシリコン層の前記N+型層に接続して、デュアルゲート構造を形成するステップと、前記複数のパターニングされたゲート電極層及び前記ゲート絶縁層に内側誘電体層を形成するステップと、複数の前記内側誘電体層及び前記ゲート絶縁層を通過するビアホールを形成するステップと、前記複数のビアホールを介して複数のパターニングされたソース/ドレイン電極を形成し、前記複数のパターニングされたソース/ドレイン電極は、それぞれ前記第2のパターニングされた多結晶シリコン層の前記P+型層に接続してP型金属酸化物半導体を形成し、且つ前記第1のパターニングされた多結晶シリコン層の前記N+型層に接続してN型金属酸化物半導体を形成するステップと、を含むデュアルゲート構造の低温多結晶シリコン薄膜トランジスタの製造方法を提供する。
【発明の効果】
【００１４】
本発明は、いずれの技術を用いた表示装置に適応されることができ、特に、中小サイズの表示装置には、本発明を採用するのが特に好適である。本発明によれば、従来の多結晶シリコン薄膜トランジスタ(poly-si TFT)の製造プロセスの代わりに、デュアルゲート薄膜トランジスタ(dual gate TFT)の製造プロセスを使用することにより、充電能力が向上され、装置のサイズを小さくすることができ、画素開口率が増加する。該製造プロセスによるCMOS回路をゲートオンアレイ(GOA)技術に応用することにより、アモルファスシリコン(Amorphous silicon、a-si)の製造プロセスによるゲートオンアレイ(GOA)回路に比べて、回路のデザインを最適化するとともに、回路の依頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施例において、アレイ基板にアモルファスシリコン層を形成する模式図である。
【図２】実施例において、多結晶シリコン層を形成する模式図である。
【図３】実施例において、N型金属酸化物半導体にN型チャネルドーピングを行う模式図である。
【図４】実施例において、P型金属酸化物半導体(PMOS)の多結晶シリコン層にP+型層ドーピングを行う模式図である。
【図５】実施例において、ハーフトーンマスクにより露光・現像して、前記アモルファスシリコン層の上の前記ゲート絶縁層を露出させる模式図である。
【図６】実施例において、多結晶シリコン層及びアモルファスシリコン層での露出部分にN+型層ドーピングを行う模式図である。
【図７】実施例において、アモルファスシリコン層に接続されるN+型層を第1の金属層を介して上層のゲート電極層(GE)に接続して、デュアルゲート構造の薄膜トランジスタを形成する模式図である。
【図８】実施例において、化学気相成長法により窒化ケイ素及びシリカを成長させ、露光・現像し、ドライエッチングにより除去して、内側誘電体層とゲート絶縁層を通過するビアホールを形成する模式図である。
【図９】実施例において、第2の金属層で複数のパターニングされたソース/ドレイン電極を形成し、それぞれ前記ビアホール(via hole)を介して、前記P型金属酸化物半導体の前記P+型層、及び前記N型金属酸化物半導体の前記N+型層に接続する模式図である。
【発明を実施するための形態】
【００１６】
以下の各実施例は、図面を参照して説明され、本発明の実施可能な特定の実施例を例示するものである。
【００１７】
本発明の一実施例は、図9に示すように、基板10と、少なくとも1つのパターニングされたアモルファスシリコン層11(Amorphous silicon、a-si)と、N型金属酸化物半導体81(NMOS)、及びP型金属酸化物半導体82(PMOS)戸を含むデュアルゲート構造の低温多結晶シリコン薄膜トランジスタである。前記少なくとも1つのパターニングされたアモルファスシリコン層11(Amorphous silicon、 a-si)は、前記基板10上のバリア層20(barrier layer)内に位置し、前記少なくとも1つのパターニングされたアモルファスシリコン層11でボトムゲート(bottom gate)を形成し、前記N型金属酸化物半導体81は、前記バリア層20(barrier layer)上に位置し、且つ前記P型金属酸化物半導体82は、前記バリア層20に位置し、ここで、前記N型金属酸化物半導体81は、パターニングされたゲート電極層17をトップゲート(top gate)として有し、前記少なくとも1つのパターニングされたアモルファスシリコン層11の前記ボトムゲートと結合してデュアルゲート(dual gate)構造を形成する。
【００１８】
前記N型金属酸化物半導体81は、第1のパターニングされた多結晶シリコン層121と、2つのN-型層19と、2つのN+型層18と、ゲート絶縁層16の一部を有する。ここで、前記2つのN-型層19の内側は、それぞれ前記第1のパターニングされた多結晶シリコン層121の外側に接続され、前記2つのN+型層18の内側は、それぞれ前記N-型層19の2つの外側に接続され、前記ゲート絶縁層16は、前記第1のパターニングされた多結晶シリコン層121、前記2つのN-型層19、前記2つのN+型層18、及び前記バリア層20に位置する。
【００１９】
前記P型金属酸化物半導体82は、第2のパターニングされた多結晶シリコン層122と、2つのP+型層14と、前記ゲート絶縁層16の一部とを有する。前記2つのP+型層14は、それぞれ前記第2のパターニングされた多結晶シリコン層122の2つの外側に接続され、前記ゲート絶縁層16は、前記第2のパターニングされた多結晶シリコン層122、前記2つのP+型層14、及び前記バリア層20に位置する。
【００２０】
前記ゲート絶縁層16が前記N型金属酸化物半導体81の前記パターニングされたゲート電極層17と前記第1のパターニングされた多結晶シリコン層121とを絶縁して分離することにより、前記第1のパターニングされた多結晶シリコン層121にNチャネルを形成させる。
【００２１】
前記P型金属酸化物半導体82はパターニングされたゲート電極層17を有し、前記ゲート絶縁層16が前記P型金属酸化物半導体82の前記パターニングされたゲート電極層17と前記第2のパターニングされた多結晶シリコン層122とを絶縁して分離することにより、前記第2のパターニングされた多結晶シリコン層122にPチャネルを形成させる。
【００２２】
図9に示すように、本発明のデュアルゲート構造の低温多結晶シリコン薄膜トランジスタは、内側誘電体層22(inter-level dielectric、ILD)と、複数のビアホール212(via hole)と、複数のパターニングされたソース/ドレイン電極21を、さらに含む。前記内側誘電体層22は、前記パターニングされたゲート電極層17及び前記ゲート絶縁層16に位置し、前記複数のビアホール212は、前記内側誘電体層22及び前記ゲート絶縁層16に穿設され、前記複数のパターニングされたソース/ドレイン電極21は、それぞれ前記ビアホール212を介して、前記P型金属酸化物半導体82の前記P+型層14、及び前記N型金属酸化物半導体81の前記N+型層18に接続される。
【００２３】
前記パターニングされたゲート電極層17は、第1の金属からなり、垂直延伸部172を有し、前記垂直延伸部172は、前記接続チャネル173により前記第1のパターニングされたアモルファスシリコン層121に接続された前記N+型層に接続され、デュアルゲート構造の薄膜トランジスタを形成する。
【００２４】
本発明の別の実施例は、デュアルゲート構造の低温多結晶シリコン薄膜トランジスタの製造方法である。該製造方法は、以下のステップを含む。
【００２５】
図1にステップ1を示す。アレイ基板10にアモルファスシリコン層を形成し、露光・現像により複数のパターニングされたアモルファスシリコン層11を遮光層(shileding layer)として形成する。
【００２６】
図2にステップ2~3を示す。ステップ2において、各前記パターニングされたアモルファスシリコン層11にバリア層20を形成し、ステップ3において、前記バリア層20上に第1のパターニングされた多結晶シリコン層121及び第2のパターニングされた多結晶シリコン層122を形成する。本好適な実施例において、化学気相成長法(CVD)により、窒化ケイ素及びシリカ(例えば、SiNx、SiOx)で各前記パターニングされたアモルファスシリコン層11に前記バリア層20を形成する。前記バリア層20に別のアモルファスシリコン層を形成し、レーザーアニール(excimer laser annealing、ELA)してそれぞれ前記第1のパターニングされた多結晶シリコン層121(poly-Si)及び形成前記第2のパターニングされた多結晶シリコン層122(poly-Si)を形成する。
【００２７】
図3にステップ4~6を示す。ステップ4において、第1のフォトレジスト層151を前記第2のパターニングされた多結晶シリコン層122の上面及び側面に塗布し、ステップ5において、前記第1のパターニングされた多結晶シリコン層121をドーピングしてNチャネルを形成し、ステップ6において、前記第2のパターニングされた多結晶シリコン層122での前記第1のフォトレジスト層151を除去する。
【００２８】
図4にステップ7~8を示す。ステップ7において、形成されたNチャネルの前記第1のパターニングされた多結晶シリコン層121、及び前記第2のパターニングされた多結晶シリコン層122にゲート絶縁層16を形成し、ステップ8において、前記ゲート絶縁層16に第2のフォトレジスト層152を形成し、前記第2のパターニングされた多結晶シリコン層122にP+型層14ドーピングを行う。本好適な実施例において、化学気相成長法(CVD)により窒化ケイ素及びシリカ(例えば、SiNx、SiOx)を成長させ、形成されたNチャネルの前記第1のパターニングされた多結晶シリコン層121、及び前記第2のパターニングされた多結晶シリコン層122に前記ゲート絶縁層16を形成し、さらに、前記ゲート絶縁層16に前記第2のフォトレジスト層152を塗布し、露光・現像により、前記第2のパターニングされた多結晶シリコン層122にP+型層14ドーピング(P+ doping)を行った後、前記第2のフォトレジスト層152を除去する。
【００２９】
図5にステップ9を示す。前記ゲート絶縁層16での第2のフォトレジスト層152を除去し、前記ゲート絶縁層16に第3のフォトレジスト層153を塗布する。さらに、図6にステップ10を示す。露光・現像により一部の前記第3のフォトレジスト層153、一部の前記ゲート絶縁層16、及び一部の前記バリア層20を除去することにより、複数の接続チャネル173を形成する。本好適な実施例において、ハーフトーンマスク(helf tone mask、HTM mask)を採用して、露光・現像により一部の前記第3のフォトレジスト層153、及び前記パターニングされたアモルファスシリコン層11の上の前記ゲート絶縁層16の一部を除去し、さらに前記バリア層20の一部をドライエッチング(dry etching)により除去する。
【００３０】
図7にステップ11を示す。前記複数の接続チャネル173により、それぞれ前記パターニングされたアモルファスシリコン層11の露出部分、及び前記第1のパターニングされた多結晶シリコン層121の露出部分にN+型層18ドーピングを行う。
【００３１】
図8にステップ12~13を示す。ステップ13において、前記第3のフォトレジスト層153を除去し、前記ゲート絶縁層16に複数のパターニングされたゲート電極層17を形成し、ステップ13において、前記複数のパターニングされたゲート電極層17を第2の遮光層として、それぞれ前記第1のパターニングされた多結晶シリコン層121及び前記第2のパターニングされた多結晶シリコン層122にN-型層19ドーピングを行い、前記第1のパターニングされた多結晶シリコン層121に対応するパターニングされたゲート電極層17は、前記パターニングされたアモルファスシリコン層11の前記N+型層18に接続されて、デュアルゲート構造を形成する。本好適な実施例において、物理気相成長法(PVD)により第1の金属層を形成し、露光・現像により前記パターニングされたゲート電極層17を形成し、さらに前記パターニングされたゲート電極層17を別の遮光層として、前記第1のパターニングされた多結晶シリコン層121にN-型層19ドーピング(N- doping)を行い、薄くドープしたドレイン(light doping drain、LDD)構造を形成し、前記パターニングされたアモルファスシリコン層11(ボトムゲートとして)に接続された前記N+型層18は、その上層のパターニングされたゲート電極層17(トップゲートとして)に、前記第1の金属層を介して接続され、デュアルゲート(dual-gate)構造の薄膜トランジスタ(TFT)を形成する。
【００３２】
図9にステップ14~16を示す。ステップ14において、内側誘電体層22を前記複数のパターニングされたゲート電極層17及び前記ゲート絶縁層16に形成し、ステップ15において、複数の前記内側誘電体層22及び前記ゲート絶縁層16を通過するビアホール212を形成し、ステップ16において、前記複数のビアホール212を介してそれぞれ複数のパターニングされたソース/ドレイン電極21を形成し、前記複数のパターニングされたソース/ドレイン電極21は、それぞれ前記第2のパターニングされた多結晶シリコン層122の前記P+型層14に接続してP型金属酸化物半導体82を形成し、且つ前記第1のパターニングされた多結晶シリコン層121の前記N+型層18に接続してN型金属酸化物半導体81を形成する。本好適な実施例において、前記パターニングされたゲート電極層17及び前記ゲート絶縁層16に形成された前記内側誘電体層22は、化学気相成長法(CVD)により窒化ケイ素及びシリカ(例えば、SiNx、SiOx)を成長させ、さらに露光・現像し、ドライエッチングで除去し、前記内側誘電体層22及び前記ゲート絶縁層16を通過する複数のビアホール212を形成する。物理気相成長法(PVD)により第2の金属層を形成し、露光・現像し第2の金属層をエッチングして複数のパターニングされたソース/ドレイン電極21を形成し、前記複数のビアホール212を介してそれぞれ前記P型金属酸化物半導体82の前記P+型層14及び前記N型金属酸化物半導体81の前記N+型層18に接続する。
【００３３】
金属電極とより良好なオーム接触(ohmic contact)を形成するために、前記パターニングされたアモルファスシリコン層11の露出部分にN+型層18ドーピング(N+ doping)を行う。
【００３４】
本発明の構造及び製造方法に係る実施例によれば、パターニングされたアモルファスシリコン層11(Amorphous silicon、 a-si)の作用が増加された。パターニングされたアモルファスシリコン層11は、遮光層(shielding layer)だけでなく、デュアルゲート薄膜トランジスタ(dual-gate TFT)のボトムゲート(bottom gate)として作用できる。ボトムゲート(dual-gate)構造を形成することにより、薄膜トランジスタ装置の信頼性が向上し、ブレークオーバ電流(on-current)が増加し、駆動能力が強くなり、パネルの消費電力が低減される。また、従来の薄くドープ したドレイン(lightly doped drain、LDD)のドーピング(doping)は、単一のマスク(mask)で行ってもよく、ゲートをウェットエッチング(gate over wet etching)した後ドーピング(doping)してもよい。前者は、生産コストが比較的に高いが、後者は歩留まりの問題がある。本発明の構造デザインでは、直接ゲート(GE)を遮光層(shielding layer)としてドレインを薄くドープ(lightly doped drain、 LDD )することにより、前記2つの方法の問題を解消することができる。
【００３５】
上記より、本発明は好ましい実施例により開示されたが、上記の好ましい実施例は本発明を限定するものでなく、本発明の趣旨及び範囲を脱出しない限り、当業者であれば、様々な変更及び修飾を加えることができるため、本発明の保護範囲は、特許請求の範囲に基づくものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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