(57)【特許請求の範囲】
【請求項１】
送信局と受信局との間でデータを中継する中継装置であって、
前記受信局が用いる誤り訂正復号方法と異なる誤り訂正復号方法を用いて、複数の誤り訂正符号化方法を用いて符号化されており、前記送信局が送信した前記データであって、情報ビット領域およびパリティビット領域から構成される複数のブロックに渡る誤り訂正符号系列であって、同じ内容の情報を示す情報ビットが複数の誤り訂正符号系列に配置されており、前記情報ビットは誤り訂正符号系列ごとに異なる符号化処理が行われている前記データを誤り訂正復号する誤り訂正復号部、を備えることを特徴とする中継装置。
【請求項２】
前記ブロックの大きさは６４８００ビットまたは１６２００ビットの公約数または公倍数であることを特徴とする請求項１に記載の中継装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信局と受信局との間で伝送されるデータの誤り訂正処理を行う中継装置および誤り訂正方法に関する。
【背景技術】
【０００２】
データ通信の分野では、送信局でデータを誤り訂正符号化し、受信局で誤り訂正復号して、データの伝送中に生じる誤りを訂正する技術が一般的に用いられている。データの伝送距離が長くなるにつれて、伝送中に生じる誤りが大きくなり伝送品質が低下することが多い。このため、受信局だけでなく、送信局と受信局との間でデータを中継する中継装置においても、誤り訂正復号する技術が提案されている。また、衛星によるデータ伝送においても、低軌道でまわる観測衛星のデータをリアルタイムで地上の固定局に伝送する際に、静止衛星に中継装置を搭載して用いることが考えられる。静止衛星に搭載された中継装置においても同様に、誤り訂正する技術を適用することが可能である。【０００３】
特許文献１に記載の中継装置は、受信したデータを誤り訂正復号し、復号後のデータを再び誤り訂正符号化して伝送する。特許文献１に記載の技術では、中継装置は、誤り訂正復号に用いた方法と同じ方法を用いて誤り訂正符号化を行っている。つまり、中継装置が用いる誤り訂正復号の方法と、受信端局が用いる誤り訂正復号の方法とは同じである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５８７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術では、送信局と中継装置との間の伝送路における誤り率と、中継装置と受信局との間の伝送路における誤り率とは異なる可能性が高いにも関わらず、用いられる誤り訂正方法は同じである。このため、誤り率が低い側の伝送路では、誤り訂正処理がオーバースペックとなって演算量が増大し、電力が無駄に消費されてしまう。【０００６】
この発明は、上記に鑑みてなされたものであり、誤り訂正にかかる消費電力を低減しつつ、伝送中に生じる誤りを訂正することが可能な中継装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、送信局と受信局との間でデータを中継する中継装置であって、受信局が用いる誤り訂正復号方法と異なる誤り訂正復号方法を用いて、送信局が送信したデータを誤り訂正復号する誤り訂正復号部、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明にかかる中継装置は、誤り訂正にかかる消費電力を低減しつつ、伝送中に生じる誤りを訂正することが可能であるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１にかかる誤り訂正システムの構成を示す図
【図２】本発明の実施の形態２にかかる送信局により連接符号化されるデータの構成例を示す図
【図３】図２に示す構成例の符号化データを生成する誤り訂正符号化部の構成例を示す図
【図４】本発明の実施の形態２にかかる送信局により連接符号化されるデータの構成の変形例を示す図
【図５】本発明の実施の形態３にかかる誤り訂正システムの構成を示す図
【図６】図５に示す誤り訂正システムが用いる誤り訂正系列の比較例の構成を示す図
【図７】実施の形態１から実施の形態４にかかる誤り訂正装置の機能を実現するハードウェア構成を示す図
【発明を実施するための形態】
【００１０】
以下に、本発明の実施の形態にかかる中継装置および誤り訂正方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１にかかる誤り訂正システム１の構成を示す図である。本実施の形態１に係る誤り訂正システム１は、送信局１０に備わる誤り訂正装置１１と、中継装置２０に備わる誤り訂正装置２１と、受信局３０に備わる誤り訂正装置３１とから構成されている。送信局１０の誤り訂正装置１１は、誤り訂正符号化部１２を有している。中継装置２０の誤り訂正装置２１は、第１誤り訂正復号部２２を有している。受信局３０の誤り訂正装置３１は、第２誤り訂正復号部３２を有している。
【００１２】
送信局１０の誤り訂正符号化部１２は、情報ビット４１を符号化して誤り訂正符号４２を付加した誤り訂正系列４０を生成するエンコーダであり、生成した誤り訂正系列４０を送信する。誤り訂正符号化部１２から送信された誤り訂正系列４０は、中継装置２０の第１誤り訂正復号部２２に送られる。
【００１３】
中継装置２０の第１誤り訂正復号部２２は、送信局１０から送信された誤り訂正系列４０を受信し、受信した誤り訂正系列４０に誤り訂正復号処理を行い、誤り訂正系列４０が送信局１０と中継装置２０との間を伝送される間に生じた誤りを訂正するデコーダである。第１誤り訂正復号部２２は、誤りを訂正した後の誤り訂正系列４０を誤り訂正系列４３として送信する。なお、誤り訂正が不可能であることを検出した場合、第１誤り訂正復号部２２は、誤り訂正復号処理を行わずに、受信した誤り訂正系列４０をそのまま誤り訂正系列４３として送信する。ここで第１誤り訂正復号部２２は、受信局３０の第２誤り訂正復号部３２と異なる誤り訂正復号方法を用いて、誤り訂正復号処理を行う。
【００１４】
受信局３０の第２誤り訂正復号部３２は、第１誤り訂正復号部２２から送信された誤り訂正系列４３を受信し、受信した誤り訂正系列４３に誤り訂正復号処理を行うデコーダであり、伝送中に生じた誤りが訂正された情報ビット４１を得る。第２誤り訂正復号部３２は、上述の通り、中継装置２０の第１誤り訂正復号部２２と異なる誤り訂正復号方法を用いて、誤り訂正復号処理を行う。
【００１５】
第１誤り訂正復号部２２が用いる誤り訂正復号方法は、送信局１０と中継装置２０との間の伝送路において生じる誤り率の大きさに基づいて決定される。そして第２誤り訂正復号部３２が用いる誤り訂正復号方法は、中継装置２０と受信局３０との間の伝送路において生じる誤り率の大きさに基づいて決定される。送信局１０と中継装置２０との間の誤り率が中継装置２０と受信局３０との間の誤り率よりも小さい場合、中継装置２０の第１誤り訂正復号部２２が用いる誤り訂正復号方法の訂正能力は、受信局３０の第２誤り訂正復号部３２が用いる誤り訂正復号方法の訂正能力よりも低くてよい。
【００１６】
一般的に、誤り訂正復号方法の訂正能力が高いほど、誤り訂正にかかる回路規模および消費電力は大きくなる。このため、中継装置２０および受信局３０が、誤り率に応じた訂正能力の誤り訂正復号方法を用いることで、誤り訂正にかかる消費電力を適正化することが可能になり、誤り率に対してオーバースペックな誤り訂正復号方法を用いることを抑制することができる。したがって、誤り訂正にかかる消費電力を低減しつつ、伝送中に生じる誤りを訂正することが可能になる。
【００１７】
例えば、第１誤り訂正復号部２２が用いる誤り訂正復号方法は、硬判定復号法であり、第２誤り訂正復号部３２が用いる誤り訂正復号方法は、軟判定復号法であってよい。硬判定復号法は、受信したデータを復号処理前に０または１に判定した後、復号処理を行う方法である。軟判定復号法は、受信したデータの、０らしさまたは１らしさの度合いを複数ビットで示した対数尤度比（ＬＬＲ：Log-Likelihood  Ratio）などを算出し、この対数尤度比を用いて復号処理を行う方法である。硬判定処理は、軟判定処理よりも訂正能力は低いが、硬判定処理を実行するための回路規模は軟判定処理よりも小さく、消費電力を低減することができる。
【００１８】
例えば、送信局１０が低軌道の観測衛星に搭載され、中継装置２０が観測衛星のデータを中継する静止衛星に搭載され、受信局３０が地上局であってもよい。このような誤り訂正システム１では、静止衛星に搭載された中継装置２０の消費電力を低減することが求められるため、中継装置２０と受信局３０とで誤り訂正復号方法を変えることが望ましい。
【００１９】
また、上記では、第１誤り訂正復号部２２と第２誤り訂正復号部３２とは異なる種類の誤り訂正復号方法を用いることとしたが、本発明はかかる例に限定されない。第１誤り訂正復号部２２が用いる誤り訂正復号方法と第２誤り訂正復号部３２が用いる誤り訂正復号方法とは、誤り訂正復号処理にかかる消費電力が異なればよい。第１誤り訂正復号部２２が用いる誤り訂正復号方法と第２誤り訂正復号部３２が用いる誤り訂正復号方法とは、訂正能力が異なる誤り訂正復号方法である。
【００２０】
第１誤り訂正復号部２２が用いる誤り訂正復号方法と第２誤り訂正復号部３２が用いる誤り訂正復号方法とは、同じ種類の誤り訂正復号方法であって、処理の内容が異なる誤り訂正復号方法であってもよい。例えば、ＢＣＨ（Bose  Chaudhuri  Hocquenghem）符号、リードソロモン符号などの代数的符号が用いられる場合、誤り訂正復号処理の最大訂正数を、本来訂正可能な訂正数よりも少ない値に制限することによって、消費電力を低減することができる。またＬＤＰＣ（Low−Density  Parity-check  Code）符号、ターボ符号などの繰り返し復号を用いる場合、繰り返し数を制限することによって消費電力を低減することができる。
【００２１】
また、本実施の形態１にかかる誤り訂正システム１では、送信局１０から受信局３０までの伝送中に、伝送するデータの符号化率は変化しないため、中継装置２０において伝送速度を調整する必要がない。このため、リタイミングを含む速度調整処理のための付加回路が必要なく、回路規模の増大を抑制することが可能である。
【００２２】
実施の形態２．
上記の実施の形態１では、送信局１０は、単一の誤り訂正符号を用いて符号化した誤り訂正系列４０を送信したが、本実施の形態２では、送信局１０は、情報ビットに対し複数の誤り訂正符号系列で保護する連接符号を用いる。
【００２３】
図２は、本発明の実施の形態２にかかる送信局１０により連接符号化されるデータの構成例を示す図である。本実施の形態２にかかる誤り訂正システム１の構成は、図１に示す実施の形態１の構成と同様であるため、ここでは説明を省略する。
【００２４】
送信局１０の誤り訂正符号化部１２は、伝送する情報ビット系列を、情報ビット領域５１およびパリティビット領域５２を含む複数のブロック５０に分ける。以下の説明中、複数のブロック５０のそれぞれを区別する場合、ブロック５０の後にハイフンおよび数字を付してブロック５０−１、ブロック５０−２などと示す。情報ビット領域５１およびパリティビット領域５２についても同様に、複数の情報ビット領域５１および複数のパリティビット領域５２のそれぞれを区別する場合、ハイフンおよび数字を付して、情報ビット領域５１−１、パリティビット領域５２−１などと示す。
【００２５】
それぞれのブロック５０は、縦方向Ｎビット、横方向Ｎビットの正方形であり、情報ビット領域５１は、ブロック５０の先頭から縦方向Ｎビット、横方向Ｋビットに配置されている。パリティビット領域５２は、ブロック５０の情報ビット領域５１に続いて縦方向Ｎビット、横方向Ｎ−Ｋビットに配置されている。
【００２６】
連接符号化されたデータは、複数のブロック５０に渡る誤り訂正符号系列であり、ブロック５０ごとに異なる規則を用いたビット入れ替えが行われている。例えば符号長は２Ｎビットであって、情報長Ｎ＋ＫビットのＢＣＨ符号が縦方向にＮ系列並列に構成される。ＢＣＨ符号系列は、ブロック５０ごとに先頭から符号化される。後述するように、２ブロックを単位とした符号化が、先頭となるブロックを１ブロックずつずらして行われることにより、各ブロックは後半ブロックとしてのＢＣＨ符号化と、先頭ブロックとしてのＢＣＨ符号化との両方のＢＣＨ符号化により符号化される。これにより、１つの情報ビットは、２つのＢＣＨ符号系列に含まれる。２つのブロックのうちの先頭ブロックにあるＢＣＨ符号のパリティビット領域５２は、情報ビット系列とし、２ブロック目のパリティビット領域５２にそのＢＣＨ符号系列のパリティビットを配置する。
【００２７】
例えば、ブロック５０−２を先頭ブロックとしてＢＣＨ符号化を行う系列では、ブロック５０−２のパリティビット領域５２−２には、ブロック５０−１を先頭ブロックとしたＢＣＨ符号化において生成された符号語のパリティビットが配置されている。ブロック５０−２を先頭ブロックとしてＢＣＨ符号化を行う際には、パリティビット領域５２−２のデータは情報ビットとして扱い、このＢＣＨ符号化により得られた符号語のパリティビットはパリティビット領域５２−３に配置される。さらに、ブロック５０−３を先頭ブロックとしてＢＣＨ符号化を行う際には、パリティビット領域５２−３のデータは情報ビットとして扱い、このＢＣＨ符号化により得られた符号語のパリティビットはパリティビット領域５２−４に配置される。なお、各ＢＣＨ符号化では、上述した通り、ブロック５０ごとに異なる規則を用いたビット入れ替えが行われるため、ＢＣＨ符号化ごとに各符号化系列の横方向における位置がずれる。なお、図２に示す矢印線は、並列なＮ個の符号語のうちの１つの符号化方向を示している。
【００２８】
ブロック５０には、並列なＮ個の系列に対して、１クロックごとにＮビット並列にデータが入力される。すなわち、１クロックごとにそれぞれの系列に１ビット入力される。そして１クロックごとに並列なＮビットのビット入れ替えが行われ、並列な方向における位置が入れ替えられたビットが各系列に入力される。２ブロックを単位とした符号化が、先頭となるブロックを１ブロックずつずらして行われることにより、各ブロックは後半ブロックとしてのＢＣＨ符号化と、先頭ブロックとしてのＢＣＨ符号化との両方のＢＣＨ符号化により符号化されている。先頭ブロックと後半ブロックとでは、並列な方向におけるビット入れ替えの方向が反対となる。これにより、複数のブロックに渡る誤り訂正符号系列が構成され、同じ内容の情報を示す情報ビットが２つの異なるＢＣＨ符号系列に含まれ、ブロックごとに異なる符号化処理が行われた連接符号構成となる。
【００２９】
図３は、図２に示す構成の符号化データを生成する誤り訂正符号化部１２の構成例を示す図である。誤り訂正符号化部１２は、セレクタ１２１ａおよびセレクタ１２１ｂと、ビット入れ替え回路１２２ａおよびビット入れ替え回路１２２ｂと、複数のＢＣＨ符号化回路１２３ａおよび複数のＢＣＨ符号化回路１２３ｂと、ビット逆入れ替え回路１２４ａおよびビット逆入れ替え回路１２４ｂと、セレクタ１２５とを有する。
【００３０】
情報ビットは、セレクタ１２１ａおよびセレクタ１２１ｂの両方に入力される。セレクタ１２１ａは、１クロックごとに情報ビットまたは後述するビット逆入れ替え回路１２４ｂの出力のうち選択したＮビットをビット入れ替え回路１２２ａに入力する。セレクタ１２１ｂは、１クロックごとに情報ビットまたは後述するビット逆入れ替え回路１２４ａの出力のうち選択したＮビットをビット入れ替え回路１２２ｂに入力する。図３に示す構成では、符号化処理は、２系統並行して行われる。セレクタ１２１ａが出力するＮビットから、先頭から奇数番目のブロック５０を先頭とするＢＣＨ符号系列が生成され、セレクタ１２１ｂが出力するＮビットから、先頭から偶数番目のブロック５０を先頭とするＢＣＨ符号系列が生成される。
【００３１】
ビット入れ替え回路１２２ａおよびビット入れ替え回路１２２ｂは、セレクタ１２１ａおよびセレクタ１２１ｂからの入力を、入力ごとに、下方または上方へバレルシフトして、並列な方向のビット位置を入れ替えて出力する。ここで、ビット入れ替え回路１２２ａがバレルシフトする方向は、ビット入れ替え回路１２２ｂがバレルシフトする方向と逆である。つまり、ビット入れ替え回路１２２ａが上方にバレルシフトする場合、ビット入れ替え回路１２２ｂは下方にバレルシフトし、ビット入れ替え回路１２２ａが下方にバレルシフトする場合、ビット入れ替え回路１２２ｂは上方にバレルシフトする。
【００３２】
ビット入れ替え回路１２２ａが出力するビットは、１ビットずつＢＣＨ符号化回路１２３ａ−１からＢＣＨ符号化回路１２３ａ−Ｎのそれぞれに入力される。ビット入れ替え回路１２２ｂが出力するビットは、１ビットずつＢＣＨ符号化回路１２３ｂ−１からＢＣＨ符号化回路１２３ｂ−Ｎのそれぞれに入力される。ＢＣＨ符号化回路１２３ａは、先頭から奇数番目のブロック５０、すなわちブロック５０−１およびブロック５０−３を先頭ブロックとするＢＣＨ符号系列のＢＣＨ符号のパリティビットを生成して、同時に入力した情報ビット系列を出力する。ＢＣＨ符号化回路１２３ｂは、先頭から偶数番目のブロック５０、すなわちブロック５０−２およびブロック５０−４を先頭ブロックとするＢＣＨ符号系列のＢＣＨ符号のパリティビットを生成して、同時に入力した情報ビット系列を出力する。ＢＣＨ符号化回路１２３ａおよびＢＣＨ符号化回路１２３ｂは、それぞれ、Ｎ＋Ｋビットの情報ビット系列に続いて、生成したＢＣＨ符号のパリティビットを出力する。
【００３３】
ＢＣＨ符号化回路１２３ａの出力は、ビット逆入れ替え回路１２４ａに入力され、ＢＣＨ符号化回路１２３ｂの出力は、ビット逆入れ替え回路１２４ｂに入力される。ビット逆入れ替え回路１２４ａは、ビット入れ替え回路１２２ａと逆のバレルシフトを行い、ビット逆入れ替え回路１２４ｂは、ビット入れ替え回路１２２ｂと逆のバレルシフトを行う。ビット逆入れ替え回路１２４ａおよびビット逆入れ替え回路１２４ｂが出力するＮビットの出力は、セレクタ１２５に入力されると共に、ビット逆入れ替え回路１２４ａの出力は、セレクタ１２１ｂに入力され、ビット逆入れ替え回路１２４ｂの出力は、セレクタ１２１ａに入力される。
【００３４】
セレクタ１２５は、ビット逆入れ替え回路１２４ａの出力またはビット逆入れ替え回路１２４ｂの出力のいずれか一方を選択して、Ｎビットの符号ビット系列として出力する。セレクタ１２５は、ＢＣＨパリティ系列が新しい側を選択して出力する。なお、セレクタ１２１ａおよびセレクタ１２１ｂへの情報ビットの入力は、セレクタ１２１ａ，セレクタ１２１ｂ，ビット入れ替え回路１２２ａ，ビット入れ替え回路１２２ｂ，ＢＣＨ符号化回路１２３ａ，ＢＣＨ符号化回路１２３ｂ，ビット逆入れ替え回路１２４ａおよびビット逆入れ替え回路１２４ｂの処理遅延を考慮して、パリティビット系列と情報ビット系列とが連続するように入力される。
【００３５】
図４は、本発明の実施の形態２にかかる送信局１０により連接符号化されるデータの構成の変形例を示す図である。図２に示した構成では、複数のブロックが終端なく継続して符号化されていたが、図４に示す変形例では、有限のブロック数内で閉じた連接符号化が行われる。
【００３６】
本変形例では、複数のブロック５３のそれぞれは、情報ビット領域５４およびパリティビット領域５５を含む。それぞれのブロック５３は縦方向Ｎビット、横方向Ｎビットの正方形であり、情報ビット領域５４は、ブロック５３の先頭から縦方向Ｎビット、横方向Ｋビットに配置されている。パリティビット領域５５は、ブロック５３の情報ビット領域５４に続いて縦方向Ｎビット、横方向Ｎ−Ｋビットに配置されている。
【００３７】
誤り訂正符号化部１２は、ブロック５３−１から始まるＢＣＨ符号化については、パリティビット領域５５−１は全０として符号化する。続いて誤り訂正符号化部１２は、ブロック５３−２の情報ビット領域５４−２まで含めてビット入れ替えを行いながら符号化し、符号化によって生成されたパリティビットをブロック５３−２のパリティビット領域５５−２に配置する。以降、ブロック５３−３までの処理は図２に示した例と同様である。
【００３８】
誤り訂正符号化部１２は、終端ブロックであるブロック５３−４から始まるＢＣＨ符号化においては、ブロック５３−４の情報ビット領域５４−４およびパリティビット領域５５−４に続けて、先頭ブロックであるブロック５３−１の情報ビット領域５４−１に配置された情報ビットを符号化する。そして、誤り訂正符号化部１２は、ブロック５３−４に続けて配置されるパリティビット領域５６に生成したパリティビットを配置する。
【００３９】
なお、上記では生成したパリティビットをブロック５３−４に続けて配置されるパリティビット領域５６に配置することとしたが、本発明はかかる例に限定されない。パリティビット領域５６の代わりに、先頭ブロックであるブロック５３−１のパリティビット領域５５−１にパリティビットを配置してもよい。
【００４０】
本変形例を実現するために、誤り訂正符号化部１２は、図３に示した構成に加えて、先頭ブロックであるブロック５３−１のパリティビット領域５５−１に値が０のビットを配置する手段と、ＢＣＨ符号化回路１２３ｂにおいて先頭ブロックであるブロック５３−１の途中までのパリティ生成処理の結果を保持する手段とを有する。また誤り訂正符号化部１２は、先頭ブロックであるブロック５３−１の途中までのパリティ生成処理の結果とブロック５３−４におけるパリティ生成処理の結果とを合成してパリティビットを生成する手段と、ビット逆入れ替え回路１２４にパリティビット領域５６を出力させる手段とを有する。
【００４１】
なお、上記の実施の形態２では、ＢＣＨ符号を用いる例について説明したが、本発明はかかる例に限定されない。例えば、リードソロモン符号など他の符号を用いてもよい。リードソロモン符号を用いる場合、ビット入れ替え処理をリードソロモン符号のシンボル単位で行うことが望ましい。
【００４２】
また、本実施の形態２では、正方形のブロックを構成する例について説明したが、縦方向と横方向のビット数が異なる長方形のブロックが用いられてもよい。
【００４３】
送信局１０が図２に示すような符号ビット系列を誤り訂正系列４０として送信する場合、中継装置２０は、符号系列の全てを復号することなく、一部を誤り訂正復号することにより、誤り訂正処理にかかる回路規模、つまり消費電力を低減することができる。例えば、中継装置２０の第１誤り訂正復号部２２は、奇数番目のブロック５０から始まるＢＣＨ符号系列のみ訂正処理を行うことができる。
【００４４】
或いは、第１誤り訂正復号部２２は、全てのＢＣＨ符号系列に対して誤り訂正処理を行ってもよい。この場合、誤り訂正処理の繰り返し回数を少なく制限することにより、消費電力を低減することができる。
【００４５】
第１誤り訂正復号部２２は、誤り訂正処理を行った後の誤り訂正系列４３を受信局３０に送信する。誤り訂正系列４３は、誤り訂正系列４０の誤りを訂正したものであって、誤り訂正符号４２は変化しない。
【００４６】
受信局３０の第２誤り訂正復号部３２は、中継装置２０と受信局３０との間で生じる誤りを訂正する。第２誤り訂正復号部３２は、受信した誤り訂正系列４３に送信局１０と中継装置２０との間で生じた誤りが残留している場合には、この誤りも訂正することができる。送信局１０と中継装置２０との間の誤り率よりも中継装置２０と受信局３０との間の誤り率が高い場合、第２誤り訂正復号部３２は、第１誤り訂正復号部２２よりも訂正能力が高いことが望ましい。例えば、第２誤り訂正復号部３２の繰り返し訂正処理数を、第１誤り訂正復号部２２の繰り返し訂正処理数よりも多くすることにより、訂正能力を上げることができる。また復号においては、軟判定復号法を用いることによって、硬判定復号法を用いるよりも訂正能力を上げることも考えられる。
【００４７】
なお、本実施の形態２で示した連接符号化の方法は、中継装置を介さない送信局と受信局との間での通信でも用いることが可能である。
【００４８】
また、本実施の形態２で示した連接符号化の方法は一例であり、例えば積符号など他の符号構成を用いることもできる。
【００４９】
実施の形態３．
図５は、本発明の実施の形態３にかかる誤り訂正システム２の構成を示す図である。誤り訂正システム２は、送信局１０に備わる誤り訂正装置１１と、中継装置２０に備わる誤り訂正装置２１と、受信局３０に備わる誤り訂正装置３１とから構成されている。送信局１０の誤り訂正装置１１は、第１誤り訂正符号化部１３を有している。中継装置２０の誤り訂正装置２１は、第１誤り訂正復号部２３および第２誤り訂正符号化部２４を有している。受信局３０の誤り訂正装置３１は、第２誤り訂正復号部３３を有している。
【００５０】
実施の形態１および実施の形態２では、送信局１０で付加された誤り訂正符号４２をそのまま受信局３０まで伝送した。本実施の形態３では、中継装置２０が有する第２誤り訂正符号化部２４において、再度の符号化処理を行い、第１の誤り訂正系列６０に含まれる第１誤り訂正符号６２を第２誤り訂正符号６５に付け替えた第２の誤り訂正系列６３を生成する。中継装置２０が符号化処理を行うのに十分な能力を有する場合に本実施の形態３の構成を適用することが望ましい。
【００５１】
なお、第２誤り訂正符号化部２４は、中継装置２０が送信するデータの符号化率が、中継装置２０が受信するデータの符号化率と等しくなるように符号化する。第２の誤り訂正系列６３に含まれる情報ビット６１は、第１の誤り訂正系列６０に含まれる情報ビット６１と同じであり、第１誤り訂正符号６２のビット数は、第２誤り訂正符号６５のビット数と等しい。このため、第１の誤り訂正系列６０と第２の誤り訂正系列６３とは、符号化率およびフレーム構造は同じであり、誤り訂正符号の構成が異なる。
【００５２】
誤り訂正システム２の構成は、中継装置２０が第２誤り訂正符号化部２４を有する以外は誤り訂正システム１の構成と同様である。つまり、送信局１０の第１誤り訂正符号化部１３は、以下に説明する機能以外は誤り訂正符号化部１２と同様である。中継装置２０の第１誤り訂正復号部２３は、受信局３０ではなく第２誤り訂正符号化部２４にデータを出力する以外は第１誤り訂正復号部２２と同様である。受信局３０の第２誤り訂正復号部３３は、第２誤り訂正復号部３２と同様である。
【００５３】
図６は、図５に示す誤り訂正システム２が用いる誤り訂正系列の比較例の構成を示す図である。図５に示す誤り訂正系列７０は、デジタルテレビ放送のための標準規格であるＤＶＢ（Digital  Video  Broadcasting）−Ｓ２に従った誤り訂正系列７０である。ＢＢＨＥＡＤＥＲは、制御情報が格納される領域であり、ＤＡＴＡ  ＦＩＥＬＤは、ユーザデータが格納される領域であり、ＰＡＤＤＩＮＧは、系列長を調整するための領域である。ＢＣＨ  ＦＥＣは、ＤＡＴＡ  ＦＩＥＬＤおよびＰＡＤＤＩＮＧを情報ビットとしてＢＣＨ符号化したパリティビットが格納される領域である。ＬＤＰＣＦＥＣは、ＢＢＨＥＡＤＥＲ、ＤＡＴＡ  ＦＩＥＬＤ、ＰＡＤＤＩＮＧおよびＢＣＨ  ＦＥＣをＢＢＦＲＡＭＥとした場合、ＢＢＦＲＡＭＥを情報ビットとしてＬＤＰＣ符号化したパリティビットが格納される領域である。誤り訂正系列７０は、ＢＣＨ符号を外符号、ＬＤＰＣ符号を内符号とする連接符号である。ＬＤＰＣ符号の符号長は、１６２００ビットまたは６４８００ビットであり、ＬＤＰＣ符号の符号化率によってＢＢＦＲＡＭＥ長は可変である。
【００５４】
送信局１０と中継装置２０との間の誤り率が比較的小さいとき、ＬＤＰＣ符号を用いた場合、中継装置２０で６４８００ビットを一括で復号しなければならないため、回路規模が大きくなり、消費電力が増大する。
【００５５】
このため、本実施の形態３の送信局１０の第１誤り訂正符号化部１３では、ＬＤＰＣ符号の代わりに、ＢＣＨ符号、リードソロモン符号などの代数的ブロック符号またはその連接符号を用いる。第１誤り訂正符号化部１３は、ＬＤＰＣ符号以外の符号を用いた符号化処理により得られる符号化パリティビットを、ＬＤＰＣ符号のパリティ長３２４００ビットの位置に配置した第１の誤り訂正系列６０を生成して送信する。
【００５６】
第１誤り訂正符号化部１３は、図２および図４に示す符号化構成を用いる場合、Ｎ＝９０ビットとすると、６４８００ビットは８ブロックに分けることができ、符号長２Ｎ＝１８０ビット、情報長Ｎ＋Ｋ＝１３５ビットで５ビット訂正のＢＣＨ符号を構成することができる。またＮ＝１８０ビットの場合、６４８００ビットは２ブロックに分けることができる。符号長２Ｎ＝３６０ビット、情報長Ｎ＋Ｋ＝２７０ビットで１０ビット訂正のＢＣＨ符号を構成することができる。なお、ブロック内のパリティビット領域が余る分は、パディングを用いて調整する。
【００５７】
本実施の形態３によれば、中継装置２０において、誤り訂正符号を付け替えることにより、訂正能力を向上させることが可能である。またこのとき、中継装置２０が受信するデータと送信するデータの符号化率は変わらないため、中継装置２０において伝送速度の調整処理を行う必要がない。このため、伝送速度の調整処理におけるリタイミング処理などのための付加回路を設ける必要がなく、回路規模の増大を抑制して消費電力の増大を抑制することが可能である。
【００５８】
実施の形態４．
上記の実施の形態１から実施の形態３では、送信局１０と受信局３０との間でデータを中継する装置は１台としたが、本発明はかかる例に限定されない。送信局１０と受信局３０との間でデータを伝送する複数台の中継装置２０が存在してもよい。例えば、送信局１０が送信したデータが、中継装置２０−１および中継装置２０−２を介して受信局３０まで伝送される場合、中継装置２０−１は、送信局１０と中継装置２０−１との間の誤り率に応じた誤り訂正方法を用い、中継装置２０−２は、中継装置２０−１と中継装置２０−２との間の誤り率に応じた誤り訂正方法を用いることが望ましい。
【００５９】
また実施の形態１から実施の形態３では、主に送信局１０と中継装置２０との間の誤り率が、中継装置２０と受信局３０との間の誤り率よりも低い場合について説明した。しかしながら、送信局１０と中継装置２０との間の誤り率が、中継装置２０と受信局３０との間の誤り率よりも高い場合には、中継装置２０は、受信局３０よりも訂正能力の高い誤り訂正方法を用いればよい。
【００６０】
なお、誤り訂正装置１１，２１，３１の機能は、専用の処理回路であるエンコーダおよびデコーダを用いて実現することができる。例えば、誤り訂正符号化部１２はエンコーダであり、第１誤り訂正復号部２２および第２誤り訂正復号部３２は、デコーダである。
【００６１】
または、誤り訂正装置１１，２１，３１の機能は、ソフトウェアを用いて実現してもよい。図７は、実施の形態１から実施の形態４にかかる誤り訂正装置１１，２１，３１の機能を実現するハードウェア構成を示す図である。誤り訂正装置１１，２１，３１の機能は、プロセッサ２０１およびメモリ２０２を備える処理回路を用いて実現することができる。
【００６２】
プロセッサ２０１は、ＣＰＵ（Central  Processing  Unit）であり、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＤＳＰ（Digital  Signal  Processor）などとも呼ばれる。メモリ２０２は、例えば、ＲＡＭ（Random  Access  Memory）、ＲＯＭ（Read  Only  Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable  Programmable  ＲＯＭ）、ＥＥＰＲＯＭ（Electrically  ＥＰＲＯＭ）などの不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital  Versatile  Disk）などである。
【００６３】
プロセッサ２０１は、メモリ２０２に記憶されたコンピュータプログラムを読み出して、読み出したコンピュータプログラムを実行することにより、誤り訂正符号化部１２、第１誤り訂正復号部２２および第２誤り訂正復号部３２の機能を実現することができる。
【００６４】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００６５】
１，２  誤り訂正システム、１０  送信局、１１，２１，３１  誤り訂正装置、１２  誤り訂正符号化部、１３  第１誤り訂正符号化部、２０  中継装置、２２，２３  第１誤り訂正復号部、２４  第２誤り訂正符号化部、３０  受信局、３２，３３  第２誤り訂正復号部、４０，４３，７０  誤り訂正系列、４１  情報ビット、４２  誤り訂正符号、５０，５０−１，５０−２，５０−３，５０−４，５３，５３−１，５３−２，５３−３，５３−４  ブロック、５１，５１−１，５４，５４−１，５４−２，５４−４  情報ビット領域、５２，５２−１，５５，５５−１，５５−２，５５−４，５６  パリティビット領域、６０  第１の誤り訂正系列、６１  情報ビット、６２  第１誤り訂正符号、６３  第２の誤り訂正系列、６５  第２誤り訂正符号、１２１ａ，１２１ｂ，１２５  セレクタ、１２２ａ，１２２ｂ  ビット入れ替え回路、１２３ａ，１２３ｂ，１２３ａ−１，１２３ｂ−１，１２３ｂ−Ｎ  ＢＣＨ符号化回路、１２４，１２４ａ，１２４ｂ  ビット逆入れ替え回路、２０１  プロセッサ、２０２  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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