(57)【特許請求の範囲】
【請求項１】
第１モードと第２モードとで動作可能に構成された半導体装置であって、
動作電源電圧を電源ラインに出力する電源部と、
前記電源ラインに接続されて前記動作電源電圧を受け取る駆動部と、
前記動作電源電圧の供給開始、及び、前記電源ラインのディスチャージ解除によって前記電源部による前記駆動部への前記動作電源電圧の供給を制御する制御部と、
を備え、
前記制御部が、前記第１モードでは、低消費電力モードの解除指示から第１時間経過後に前記動作電源電圧の供給開始と前記電源ラインのディスチャージ解除とを行い、前記第２モードでは、低消費電力モードの解除指示から前記第１時間経過後に前記電源ラインのディスチャージ解除を行い、その後の第２時間経過後に前記動作電源電圧の供給開始を行うように構成された、半導体装置。
【請求項２】
前記制御部が、更に、前記動作電源電圧の供給停止、及び、前記電源ラインのディスチャージ開始によって、前記駆動部に対する前記動作電源電圧の遮断を制御するように構成された
請求項１に記載の半導体装置。
【請求項３】
更に、前記電源ラインを前記半導体装置の外部装置に接続可能にする外部電源端子
を備える
請求項１又は２に記載の半導体装置。
【請求項４】
前記制御部が、前記第１モードと前記第２モードにおいて前記電源ラインのディスチャージ開始のタイミングを同じとするように構成された
請求項１に記載の半導体装置。
【請求項５】
それぞれが第１モードと第２モードとで動作可能に構成された複数個の半導体装置
を備え、
前記複数個の半導体装置のそれぞれは、
動作電源電圧を電源ラインに出力する電源部と、
前記電源ラインに接続されて前記動作電源電圧を受け取る駆動部と、
前記動作電源電圧の供給開始、及び、前記電源ラインのディスチャージ解除によって前記電源部による前記駆動部への前記動作電源電圧の供給を制御する制御部と、
を備え、
前記複数個の半導体装置のそれぞれの前記制御部は、前記第１モードでは、低消費電力モードの解除指示から第１時間経過後に前記動作電源電圧の供給開始と前記電源ラインのディスチャージ解除とを行い、前記第２モードでは、低消費電力モードの解除指示から前記第１時間経過後に前記電源ラインのディスチャージ解除を行い、その後の第２時間経過後に前記動作電源電圧の供給開始を行うように構成され、
前記複数個の半導体装置のうちの第１半導体装置が前記第１モードで動作し、
前記複数個の半導体装置のうちの第２半導体装置が前記第２モードで動作する
電子機器。
【請求項６】
前記制御部が、更に、前記動作電源電圧の供給停止、及び、前記電源ラインのディスチャージ開始によって、前記駆動部に対する前記動作電源電圧の遮断を制御するように構成された
請求項５に記載の電子機器。
【請求項７】
前記第１半導体装置及び前記第２半導体装置のそれぞれの前記電源ラインが、互いに接続されている
請求項５に記載の電子機器。
【請求項８】
前記第１半導体装置と前記第２半導体装置の少なくとも一方は、前記動作電源電圧の供給開始タイミングのずらし量を指定するレジスタを備える
請求項５に記載の電子機器。
【請求項９】
電源部と駆動部とを備える半導体装置の動作を制御する制御方法であって、
動作電源電圧の供給開始、及び、電源ラインのディスチャージ解除によって、前記電源部から前記駆動部に前記電源ラインを介して前記動作電源電圧を供給することと、
前記動作電源電圧の供給停止、及び、前記電源ラインのディスチャージ開始によって、前記駆動部に対する前記動作電源電圧の供給を遮断することと、
を含み、
前記動作電源電圧を供給することは、
前記半導体装置が第１モードに設定されたとき、低消費電力モードの解除指示から第１時間経過後に前記動作電源電圧の供給開始と前記電源ラインのディスチャージ解除とを行うことと、
前記半導体装置が第２モードに設定されたとき、低消費電力モードの解除指示から前記第１時間経過後に前記電源ラインのディスチャージ解除を行い、その後の第２時間経過後に前記動作電源電圧の供給開始を行うことと
を含む
制御方法。
【請求項１０】
更に、前記半導体装置の外部にある表示ドライバに、前記電源ラインに接続された端子を用いて前記動作電源電圧を出力することを含む
請求項９に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単数又は複数個で被駆動装置を駆動可能な半導体装置、更には複数個の半導体装置を用いて１個の被駆動装置を駆動する電子装置に関し、例えばパネルの表示駆動に用いる表示ドライバに適用して有効な技術に関する。
【背景技術】
【０００２】
表示パネルを駆動する表示ドライバはロジック部の動作電源に比べて電圧の高い複数の電源を用いて階調電圧やゲート駆動電圧を生成する。外部電源からそのような駆動用の動作電源を生成する電源回路にはＤＣＤＣコンバータやチャージポンプ回路が用いられる。今日、表示パネルの大型化や高精彩により表示パネルの駆動に複数個の表示ドライバを用いる場合がある。この場合には表示領域を分けて異なる表示ドライバに駆動を担わせる。表示ドライバはスリープモードのような低消費電力状態が指示されると、電源回路からの動作電源の供給を停止して低消費電力を実現する。低消費電力状態の解除が指示されると、電源回路を動作させて駆動用の電源の供給を再開する。このとき、複数の表示ドライバが同じタイミングで一斉に動作電源の供給を開始すると、突入電流を生じ、ピーク電流が増大する。このような急激な電流変化はＥＭＩ（Electro-Magnetic Interference）を悪化させると共に不所望な電圧ドロップを生じさせる。特許文献１にはピーク電流の重なり防止のために複数個のデバイスや装置の電源投入タイミングをずらすことが記載されており、これを適用して表示ドライバ毎に電源の供給開始タイミングをずらせばピーク電流の増大を抑えることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３２０７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、表示パネルの大型化や高精彩により表示パネルの駆動に複数個の表示ドライバを用いる場合の特殊事情について検討した。これによれば、表示領域を分けて異なる表示ドライバに駆動を担わせる場合に、夫々の表示ドライバで生成される駆動用の動作電源に電圧差があると、その差は表示領域間での輝度差若しくは階調差となって現れ、表示品質を劣化させることになる。そこで、夫々の表示ドライバで生成された駆動用電源電圧を外部端子から外部の接続ラインに引き出して導通させて、同電位化することが必要になる。
【０００５】
しかしながら、夫々の表示ドライバで生成された駆動用電源電圧が外部に引き出されて接続ラインで導通されている場合に以下の問題点のあることが本発明者によって明らかにされた。即ち、低消費電力状態などにおける液晶パネルの非表示状態では、液晶表示素子に不所望な電界がかからないように駆動用の電源電圧の電源ラインをグランド電圧にディスチャージするようになっている。ディスチャージは上記電源ラインに接続されたディスチャージスイッチを当該電源の供給を遮断するのに同期して行われ、ディスチャージの解除は当該電源の供給に同期して行われる。そうすると、上述の如く、複数の表示ドライバ間で駆動用電源の供給及びディスチャージ解除のタイミングをずらした場合、一部の表示ドライバが先に電源供給を開始してディスチャージを解除したとき、残りの表示ドライバは依然として電源ラインをディスチャージ状態に保っている。夫々の表示ドライバの駆動電源電圧の電源ラインは上記接続ラインによって外部で導通されているので、上記一部の表示ドライバから上記残りの表示ドライバのディスチャージスイッチに向けて貫通電流が流れ、電源供給が妨げられる結果となる。駆動電源電圧の遮断に際しても液晶ドライバ間で同様のタイミング遅延を生ずれば同じように貫通電流を生ずる。
【０００６】
本発明の目的は、電源供給及びディスチャージ解除のタイミングを半導体装置間でずらしても半導体装置間を跨いだ貫通電流の発生を防止することができる半導体装置、更には電子装置を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
【０００９】
〔１〕＜複数モード間で電源ディスチャージ解除タイミングを不変とし電源供給開タイミングをずらす＞
本発明に係る半導体装置（１，１Ａ，１Ｂ）は、電源部（１５）と、前記電源部から供給される複数の動作電源電圧（ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬ）を用いて複数の駆動信号を出力する駆動部と、外部からコマンド及びデータを入力する外部インタフェース部（１０）と、前記駆動部による駆動信号の出力動作を制御すると共に前記電源部による前記駆動部への動作電源電圧の供給と遮断を制御する制御部（１１）と、を有する。前記半導体装置は前記動作電源電圧の電源ラインを前記半導体装置の外部に接続可能にする外部電源端子（５３）を有する。前記動作電源電圧の遮断は前記動作電源電圧の供給停止と電源ラインのディスチャージとの双方によって行われ、前記動作電源電圧の供給は前記動作電源電圧の供給開始と電源ラインのディスチャージ解除との双方によって行われる。前記半導体装置は第１モードと第２モードを有する。前記制御部は、第１モードと第２モードの夫々において前記動作電源電圧の供給停止、電源ラインのディスチャージ開始及び電源ラインのディスチャージ解除のタイミング制御を同じとし、前記第２モードにおける前記動作電源電圧の供給開始タイミングを前記第１モードに比べて遅延させる。
【００１０】
前記第１モードの半導体措置と第２モードの半導体装置を用いて一つの被駆動装置を駆動する場合に、夫々の半導体装置の前記動作電源電圧の誤差を相殺するために夫々の半導体装置の外部電源端子を導通させておくことを想定する。これを前提とすると、低消費電力状態の解除などの指示を受けて第１モードと第２モードの夫々の半導体装置の電源部が動作可能にされると、前記第２モードにおける前記動作電源電圧の供給開始タイミングが前記第１モードに比べて遅延されるので過大な突入電流の発生が抑止され、且つ、電源ラインのディスチャージ解除のタイミングは第１モードと第２モードの半導体装置間において等しくされるから、ディスチャージ解除タイミングのずれによって一方の電源部から他方の電源部に貫通電流が流れる虞もない。
【００１１】
〔２〕＜第１モードと第２モードの設定＞
項１において第１モード又は第２モードは所定の外部端子に対するプルアップ又はプルダウンによって決定される。
【００１２】
これによれば、プルアップ又はプルダウンにより簡単に半導体装置の動作モードを設定することができる。
【００１３】
〔３〕＜第１モードと第２モードの設定＞
項１において、第１モード又は第２モードは電気的に書き換え可能な不揮発性記憶装置が保持するモードデータによって決定される。
【００１４】
これによれば、不揮発性記憶装置へのモードデータ（ＲＥＧ＿ＳＬＡＶＥ）の書き込みにより簡単に半導体装置の動作モードを設定することができる。
【００１５】
〔４〕＜電源供給開始タイミングのずれ量に応じたモード設定＞
項１において、前記電源供給開始タイミングのずらし量が可変可能に設定されるレジスタ（３２Ｂ）を有し、前記制御部（１１Ｂ）は、前記レジスタに設定されたずらし量がゼロのとき第１モードと判別し、前記レジスタに設定されたずらし量がゼロよりも大きいとき第２モードと判別する。
【００１６】
これによれば、モード設定と第２モードにおける電源供給開始タイミングのずらし量の双方を纏めて設定することができる。第２モードの半導体装置を複数個用いる場合にも相互にずらし量を変えて同様に対処することができる。
【００１７】
〔５〕＜電源供給開始タイミングのずれ量を可変可能に設定＞
項２又は３において、前記電源供給開始タイミングのずらし量が可変可能に設定されるレジスタ（３２，３２Ａ，３２Ｂ）を有し、前記レジスタは前記外部インタフェース部を介して外部から書き換え可能である。
【００１８】
これによれば、第２モードの半導体装置を複数個用いる場合にも同様に対処することができる。
【００１９】
〔６〕＜ソフトスタート＞
項１において、前記制御部は、前記電源部から前記駆動部への電源供給開始から所定時間（Ｔ）経過後に、一旦電源供給動作を休止してから再開する。
【００２０】
これによれば電源供給開始時のピーク電流を更に低減することが可能になる。
【００２１】
〔７〕＜イベント発生からの電源遮断開始までの遅延時間の相違によってタイミングをずらす＞
項１において前記制御部は、前記第１モードでは、第１イベントの発生から第１時間経過後に前記動作電源電圧の供給を開始すると共に電源ラインのディスチャージを解除し、且つ、第２イベントの発生から第２時間経過後に前記動作電源電圧の供給停止と電源ラインのディスチャージを開始する。第２モードでは前記第１イベントの発生から前記第１時間経過後に電源ラインのディスチャージを解除すると共にその後の第３時間経過後に前記動作電源電圧の供給を開始し、且つ前記第２イベントの発生から前記第２時間経過後に前記動作電源電圧の供給停止と電源ラインのディスチャージを開始する。
【００２２】
これによれば、第２時間に対する第３時間のオフセットによって前記電源供給開始タイミングのずらし量が規定される。
【００２３】
〔８〕＜第１イベント、第２イベント＞
項７において、前記第２イベントは前記外部インタフェース部に供給される低消費電力モード設定コマンド（ＳＬＰＩＮ）による前記駆動部に対する低消費電力モードの設定指示であり、前記第１イベントは前記外部インタフェース部に供給される低消費電力モード解除コマンド（ＳＬＰＯＵＴ）による前記駆動部の低消費電力モードの解除指示である。
【００２４】
これによれば、電源部で生成される前記動作電源電圧に関する低消費電力モードの設定と解除に際して項１の作用効果を得ることができる。
【００２５】
〔９〕＜動作電源電圧間での電源供給開始（ディスチャージ解除）タイミングのずれ＞
項７において、前記制御部は、複数の動作電源電圧相互間で夫々の動作電源電圧の供給開始と電源ラインのディスチャージ解除のタイミングをずらし、前記動作電源電圧の供給停止と電源ラインのディスチャージに関しては極性が異なり絶対値的に電圧がほぼ等しい動作電源電圧をペアにして行う。
【００２６】
これによれば、複数の動作電源電圧相互間で電源供給開始タイミング及びディスチャージ解除タイミングをずらすので、この点においてもピーク電流が低減される。
【００２７】
〔１０〕＜液晶ドライバ＞
項１において、前記駆動回路は複数の液晶表示素子がマトリクス配置された液晶表示パネル（３）の前記液晶表示素子を駆動する駆動信号を出力する。
【００２８】
これによれば、電源遮断状態での電源ラインディスチャージによって晶表表示素子の焼き付き防止若しくは素子特性劣化防止を行う構成に対して、動作電源電圧の供給再開時におけるピーク電流の低減に資することができる。
【００２９】
〔１１〕＜複数の半導体装置間で電源ディスチャージ解除タイミングを不変とし電源供給開タイミングをずらす＞
本発明に係る電子機器（５，５Ａ，５Ｂ）は、複数個の半導体装置（１，１Ａ，１Ｂ）と、前記複数個の半導体装置に接続されて駆動される被駆動装置（３）とを有する。前記夫々の半導体装置は、電源部と、前記電源部から供給される複数の動作電源電圧を用いて複数の駆動信号を出力する駆動部と、外部からコマンド及びデータを入力する外部インタフェース部と、前記駆動部による駆動信号の出力動作を制御すると共に前記電源部による前記駆動部への動作電源電圧の供給と遮断を制御する制御部と、前記動作電源電圧の電源ラインを前記半導体装置の外部に接続可能にする外部電源端子と、を有する。前記動作電源電圧の遮断は前記動作電源電圧の供給停止と電源ラインのディスチャージとの双方によって行われ、前記動作電源電圧の供給は前記動作電源電圧の供給開始と電源ラインのディスチャージ解除との双方によって行われる。前記半導体装置の夫々の前記外部電源端子は対応する電源毎に共通接続される。前記複数個の半導体装置の夫々における前記制御部は、前記動作電源電圧の供給開始タイミングを半導体装置間でずらし、前記動作電源電圧の供給停止、電源ラインのディスチャージ開始及び電源ラインのディスチャージ解除のタイミング制御を半導体装置間で同じとする。
【００３０】
これによれば、複数の半導体装置を用いて一つの被駆動装置を駆動する場合に、夫々の半導体装置の前記動作電源電圧の誤差を相殺するために夫々の半導体装置の外部電源端子を導通させておくことを前提とすると、低消費電力状態の解除などの指示を受けて夫々の半導体装置の電源部が動作可能にされると、半導体装置間において前記動作電源電圧の供給開始タイミングがずれているので過大な突入電流の発生が抑止され、且つ、電源ラインのディスチャージ解除のタイミングは半導体装置間で等しくされるから、ディスチャージ解除タイミングのずれによって一方の電源部から他方の電源部に貫通電流が流れる虞もない。
【００３１】
〔１２〕＜電源供給開タイミングをずらし電源遮断開始タイミングを一致させるモード指定＞
項１１において、前記半導体装置は第１モードと第２モードを有する。前記制御部は、第１モードと第２モードの間で前記動作電源電圧の供給停止、電源ラインのディスチャージ開始及び電源ラインのディスチャージ解除の夫々のタイミングを同じとし、前記第２モードにおける前記動作電源電圧の供給開始タイミングを前記第１モードに比べて遅延させる。前記制御部は、前記動作電源電圧の供給開始タイミングの遅延量が可変可能に設定されるレジスタを有し、前記レジスタは前記外部インタフェース部を介して外部から書き換え可能である。
【００３２】
これによれば、低消費電力状態の解除などの指示を受けて第１モードと第２モードの夫々の半導体装置の電源部が動作可能にされると、前記第２モードにおける前記動作電源電圧の供給開始タイミングが前記第１モードに比べて遅延されるので過大な突入電流の発生が抑止され、且つ、電源ラインのディスチャージ解除のタイミングは第１モードと第２モードの半導体装置間において等しくされるから、ディスチャージ解除タイミングのずれによって一方の電源部から他方の電源部に貫通電流が流れる虞もない。更に、前記電源供給開始タイミングのずらし量が可変可能に設定されるレジスタを有するから、複数個の第２モードの半導体装置相互間においても上記同様とされる。
【００３３】
〔１３〕＜第１モードと第２モードの設定＞
項１２において第１モード又は第２モードは所定の外部端子に対するプルアップ又はプルダウンによって決定される。
【００３４】
これによれば、プルアップ又はプルダウンにより簡単に半導体装置の動作モードを設定することができる。
【００３５】
〔１４〕＜第１モードと第２モードの設定＞
項１２において、第１モード又は第２モードは電気的に書き換え可能な不揮発性記憶装置が保持するモードデータによって決定される。
【００３６】
これによれば、不揮発性記憶装置へのモードデータの書き込みにより簡単に半導体装置の動作モードを設定することができる。
【００３７】
〔１５〕＜電源供給開始タイミングのずれ量に応じたモード設定＞
項１２において、前記制御部は、前記レジスタに設定されたずらし量がゼロのとき第１モードと判別し、前記レジスタに設定されたずらし量がゼロよりも大きいとき第２モードと判別する、半導体装置。
【００３８】
これによれば、モード設定と第２モードにおける電源供給開始タイミングのずらし量の双方を纏めて設定することができる。第２モードの半導体装置を複数個用いる場合にも相互にずらし量を変えて同様に対処することができる。
【００３９】
〔１６〕＜ソフトスタート＞
項１１において、前記制御部は、前記電源部から前記駆動部への電源供給開始から所定時間経過後に、一旦電源供給動作を休止してから再開する。
【００４０】
これによれば電源供給開始時のピーク電流を更に低減することが可能になる
〔１７〕＜イベント発生からの電源遮断開始までの遅延時間の相違によってタイミングをずらす＞
項１２において前記制御部は、前記第１モードでは、第１イベントの発生から第１時間経過後に前記動作電源電圧の供給を開始すると共に電源ラインのディスチャージを解除し、且つ、第２イベントの発生から第２時間経過後に前記動作電源電圧の供給停止と電源ラインのディスチャージを開始し、第２モードでは前記第１イベントの発生から前記第１時間経過後に電源ラインのディスチャージを解除すると共にその後の第３時間経過後に前記動作電源電圧の供給を開始し、且つ前記第２イベントの発生から前記第２時間経過後に前記動作電源電圧の供給停止と電源ラインのディスチャージを開始する。
【００４１】
これによれば、第２時間に対する第３時間のオフセットによって前記電源供給開始タイミングのずらし量が規定される。
【００４２】
〔１８〕＜第１イベント、第２イベント＞
項１７において、前記第２イベントは前記外部インタフェース部に供給される低消費電力モード設定コマンドによる前記駆動部に対する低消費電力モードの設定指示であり、前記第１イベントは前記外部インタフェース部に供給される低消費電力モード解除コマンドによる前記駆動部の低消費電力モードの解除指示である。
【００４３】
これによれば、電源部で生成される前記動作電源電圧に関する低消費電力モードの設定と解除に際して項１の作用効果を得ることができる。
【００４４】
〔１９〕＜動作電源電圧間での電源供給開始（ディスチャージ解除）タイミングのずれ＞
項１７において、前記制御部は、複数の動作電源電圧相互間で夫々の動作電源電圧の供給開始と電源ラインのディスチャージ解除のタイミングをずらし、前記動作電源電圧の供給停止と電源ラインのディスチャージに関しては極性が異なり絶対値的に電圧がほぼ等しい動作電源電圧をペアにして行う。
【００４５】
これによれば、複数の動作電源電圧相互間で電源供給開始タイミング及びディスチャージ解除タイミングをずらすので、この点においてもピーク電流が低減される。
【００４６】
〔２０〕＜液晶ドライバ＞
項１１において、前記被駆動装置は複数の液晶表示素子がマトリクス配置された液晶表示パネルであり、前記駆動部は前記液晶表示素子を駆動する駆動信号を出力する。
【００４７】
これによれば、電源遮断状態での電源ラインディスチャージによって晶表表示素子の焼き付き防止若しくは素子特性劣化防止を行う構成に対して、動作電源電圧の供給再開時におけるピーク電流の低減に資することができる。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、電源供給及びディスチャージ解除のタイミングを半導体装置間でずらしても半導体装置間を跨いだ貫通電流の発生を防止することができる。
【図面の簡単な説明】
【００５０】
【図１】図１は本発明に係る半導体装置の第１の例を示すブロック図である。
【図２】図２は図１の半導体装置を２個用いて表示パネルを駆動する電子機器の一例を示すブロック図である。
【図３】図３は図２の電子機器において夫々の半導体装置で生成される動作電源電圧の電源ラインを外部で接続した状態において夫々の半導体装置で電源供給及びディスチャージ解除のタイミングが一緒にずれた場合に貫通電流が流れる様子を模式的に示した説明図である。
【図４】図４は図２の２個の半導体装置の電源供給と電源遮断の動作タイミングを例示するタイミングチャートである。
【図５】図５は電源供給開始に所謂ソフトスタートを採用した場合における図２の２個の半導体装置の電源供給と電源遮断の動作タイミングを例示するタイミングチャートである。
【図６】図６は本発明に係る半導体装置の第２の例を示すブロック図である。
【図７】図７は図６の半導体装置を２個用いて表示パネルを駆動する電子機器の一例を示すブロック図である。
【図８】図８は本発明に係る半導体装置の第３の例を示すブロック図である。
【発明を実施するための形態】
【００５１】
図１には本発明に係る半導体装置の第１の例である表示ドライバが例示される。同図に示される表示ドライバ１は、特に制限されないが、必要に応じて適宜の他の回路ブロックと共に単結晶シリコンのような１個の半導体基板にＣＭＯＳ集積回路製造技術によって形成されている。
【００５２】
図１において表示ドライバ１はホスト装置２の制御を受け、ホスト装置２から表示データ及び制御データが供給される。表示ドライバ１によって表示駆動される被駆動装置として表示パネル３が示される。ここでは１個の表示ドライバ１を代表的に示しているが、図１の電子機器の例は複数個の表示ドライバ１を用いて表示パネル３を表示駆動するものである。特に制限されないが、表示ドライバ１には外部電源電圧として外部ロジック電源電圧ＥｘＶｃｃと外部アナログ電源電圧ＥｘＶａａが供給される。外部アナログ電源電圧ＥｘＶａａは表示パネル３の駆動に用いる比較的高い電圧である。外部ロジック電源電圧ＥｘＶｃｃはロジック回路の論理動作に用いる比較的低い電圧である。電子機器５が携帯通信端であればホスト装置２は携帯通信網やＷｉＦｉ通信網等に接続可能な通信部と、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置２の具体的な構成はそれに限定されず、電子機器５が実現しようとする機能に応じて種々変更可能である。
【００５３】
特に制限されないが、図１では表示パネル３として液晶表示パネルを用いる。この表示パネル３は、特に図示はしないが、ガラス基板上に複数個の画素がマトリクス状に配置され、夫々の画素は直列接続された薄膜トランジスタと液晶素子を有する。夫々の画素の液晶素子には共通電位Ｖｃｏｍが与えられる。薄膜トランジスタの選択端子は列単位でゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに接続され、薄膜トランジスタの信号端子は行単位でゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに交差する方向に配置されたソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎに接続される。ゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの夫々の画素のラインが表示ラインとされ、表示ライン単位で画素の薄膜トランジスタ７１がオンされることによって表示ラインが選択され（表示ラインの走査）、表示ラインの選択期間（水平表示期間）毎にソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎから液晶素子に階調電圧が印加される。印加された階調電圧は薄膜トランジスタがオフされることによって、次に選択されるまで液晶素子の容量成分に保持されて液晶素子のシャッタ状態を保つ。
【００５４】
図１において、表示ドライバ１は、ホスト装置２から表示データを入力し、また制御データの入出力を行うホストインタフェース回路（ＨＩＦ）１０と、ホストインタフェース回路１０に入力された表示データや制御データを処理する制御部（ＣＮＴ）１１、表示データを表示フレーム単位で格納するフレームバッファメモリ（ＦＢＭ）１３、前記制御部１１の制御に基づいてゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍ及びソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎなどに駆動信号を出力する駆動部（ＤＲＶ）１２、電気的に書き換え可能な不揮発性記憶装置（ＮＶＭ）１４、及び電源部（ＰＷＳ）１５を有する。
【００５５】
ホストインタフェース回路１０は画像データインタフェース回路２１とシステムインタフェース回路２０を有する。画像データインタフェース回路２１は、表示タイミングに同期して表示データを入力するＭＩＰＩ（Mobile Industry Processor Interface）−ＤＳＩ（Display Serial Interface）のビデオモードに準拠する動作モード（単にビデオモードとも称する）と、表示タイミングに非同期で表示データを入力するＭＩＰＩコマンドモードに準拠する動作モード（単にコマンドモードとも称する）を有する。システムインタフェース回路２０は例えばＭＩＰＩ又はＭＤＤＩ（Mobile Display Digital Interface）などに準拠したインタフェース機能を有し、コマンド入力及び制御データの入出力を行う。
【００５６】
制御回路１１はコマンド・表示制御回路３０を有する。コマンド・表示制御回路３０は制御ロジック回路（ＣＬＧＣ）３４と制御レジスタ回路（ＣＲＥＧ）３３とを有する。制御ロジック回路（ＣＬＧＣ）３４は、入力されたコマンドに応ずる制御データを制御レジスタ回路（ＣＲＥＧ）３３の対応するアドレス領域に格納すると共に、入力されたコマンドに応じて表示制御やアクセス制御のための内部タイミング信号を生成する。制御レジスタ回路３３に書き込まれた制御データは対応する内部回路に供給される。制御ロジック回路３４が生成したアクセス制御信号によってフレームバッファメモリ１３などがアクセス制御され、また、生成された内部タイミング信号やホスト装置２から供給される表示タイミング信号に同期してフレームバッファメモリ１３及び駆動部１２に対する表示駆動制御が行われる。駆動部１２はデータラッチ回路４０、階調電圧選択回路４１、ソースドライバ４２、及びゲート制御ドライバ４３等を有する。
【００５７】
前記ビデオモードで入力される表示データは一緒に入力される垂直同期信号で表示フレームが規定され、一緒に入力される水平同期信号で水平同期期間が規定される。ビデオモードで入力された表示データに対してコマンド・表示制御回路３０は一緒に入力された垂直同期信号と水平同期信号に従って表示フレームと水平同期期間を認識しながら表示ライン単位で表示データをデータラッチ回路４０にラッチし、ラッチされた表示ライン単位のデータによって階調電圧選択回路４１によって階調電圧が選択され、選択された階調電圧をソースドライバ４２が受け取ってソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ４２は水平同期期間毎単位でゲート電極Ｇｔｄｎ＿１〜Ｇｔｄ＿ｍを順次選択する。共通電位Ｖｃｏｍは図示を省略するＶＣＭＯ制御ドライバが出力する。
【００５８】
前記コマンドモードで入力された表示データはコマンド・表示制御回路３０の書き込み制御により、一旦フレームバッファメモリ１３に格納され、格納された表示データはコマンド・表示制御回路３０の内部で生成された水平同期信号による水平同期期間毎にデータラッチ回路４０に表示ライン単位で読み出される。ラッチされた表示ライン単位のデータによって階調電圧選択回路４１で階調電圧が選択され、これをソースドライバ４２が受け取ってソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ４３は水平同期期間毎単位でゲート電極Ｇｔｄｎ＿１〜Ｇｔｄｎ＿ｍを順次選択する。共通電位Ｖｃｏｍは図示を省略するＶＣＯＭドライバが出力する。
【００５９】
表示ドライバ１は図示を省略する外部の電池電源４から出力される外部ロジック電源電圧ＥｘＶｃｃと外部アナログ電源電圧ＥｘＶａａを電源部１５が受け取り、内部電源電圧を生成して各部に供給する。内部電源電圧は、特に制限されないが、ロジック電源電圧ＥｘＶｃｃから生成されたロジック用電源電圧ＶＤＤと、外部アナログ電源電圧ＥｘＶａａに基づいてＤＣＤＣコンバータ５０で生成されたアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬなどとされる。特に制限されないが、アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬはＤＣＤＣコンバータ５０により外部アナログ電源電圧ＥｘＶａａを昇圧して形成される。ＤＣＤＣコンバータ５０はバッファアンプ、非反転増幅アンプ、及び抵抗分圧回路等を用いた公知の回路構成を採用すればよい。
【００６０】
特に図示はしないが、図示を省略するシステム上の電源スイッチなどによる電源遮断では、電源が動作保証電圧以下になる前に全ての画素の電荷を放電させる表示オフシーケンスが実行されるようになっている。表示オフシーケンスでは画素の電荷を放電させる処理が行われる。電源遮断時に表示オフシーケンスによって画素の電荷を放電させる理由は、画素に不所望な電荷情報が残存して、表示斑を生じたり、画素に焼き付きや特性劣化を生ずることがないようにするためである。表示オフシーケンスの具体な手法として、例えば、ゲート制御ドライバ４３に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させると共にソースドライバ４２に対してソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎの全てにグランド電位を供給させ、且つＶＣＯＭドライバに共通電位Ｖｃｏｍをグランド電位にさせる制御を採用すればよい。その他の態様として、ゲート制御ドライバ４３に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させると共にデータラッチ回路４０に黒データをラッチさせればよい。更に別の態様として、ゲート制御ドライバ４３に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させると共に階調電圧選択回路４１に黒色階調電圧を選択させればよい。何れの態様においても、最終的にはソースドライバ４２、階調電圧発生回路４１、及びゲート制御ドライバ４３への電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給が停止されると共に、夫々の電源供給用に電源ライン５２がグランドにディスチャージされる。不所望な電荷がそれら内部回路や画素に残らないようになっている。電源供給用ライン５２に対して選択的にディスチャージを行うためにディスチャージスイッチ回路５１が設けられている。上記電源オフシーケンスの制御並びにディスチャージスイッチ回路５１及びＤＣＤＣコンバータ５０に対する制御はホスト装置２から与えられるコマンド及び制御データに基づいて行われる。
【００６１】
次に、ディスチャージスイッチ回路５１に対する制御について説明する。
【００６２】
表示ドライバ１には複数個用いて１個の表示パネル３を駆動する場合が想定されているので、表示ドライバ１の電源ライン５２を外部で導通可能にする電源端子５３が設けられている。複数個の表示ドライバ１を用いて１個の表示パネル３を駆動する場合には夫々の表示ドライバ１の対応する電源端子５３が外部ライン５４に共通接続される。これは夫々の液晶ドライバ１の間でアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬに誤差があると同じ階調データであっても表示輝度に差異を生ずることになるからである。１個の表示ドライバ１で１個の表示パネル３を駆動する場合には電源端子はフローティングにされていればよい。
【００６３】
前記制御部１１は駆動部１２による駆動信号の出力動作を制御すると共に前記電源部１５による前記駆動部１２へのアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給と遮断を制御する。上記電源遮断時の表示オフシーケンスについて説明したように、アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの遮断はＤＣＤＣコンバータ５０によるアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給停止とディスチャージスイッチ回路５１による電源ライン５２のディスチャージとの双方によって行われる。アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給はＤＣＤＣコンバータ５０によるアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始とディスチャージスイッチ回路５１による電源ライン５２のディスチャージ解除との双方によって行われる。アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給と遮断の制御態様はディスチャージスイッチ回路５１に対する制御態様の点で表示ドライバ１の動作モードに応じて決定されるようになっている。即ち、ここで着目する表示ドライバ１の動作モードは、図２に例示されるように、１個の表示パネルを複数個の表示ドライバで表示制御する制御形態を考慮したもので、第１モード（以下単にマスタモードとも記す）と第２モード（以下単にスレーブモードとも記す）である。制御部１１は、マスタモードとスレーブモードの夫々においてアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給停止、電源ライン５２のディスチャージ開始及び電源ライン５２のディスチャージ解除のタイミング制御を同じとし、前記スレーブモードにおけるアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始タイミングをマスタモードに比べて遅延させる。換言すれば、マスタモードとスレーブモードの間で電源電圧の供給開始とディスチャージ解除を共に所定タイミングずらすことはせず、電源電圧の供給開始だけをずらしてピーク電流を抑え、電源ライン５２のディスチャージ解除が前後しないようにしてマスタ側の電源ライン５２から外部ライン５４を介してスレーブ側の電源ライン５２のディスチャージスイッチ回路５１に貫通電流が生じないようにされる。図３に例示されるように、マスタモードとスレーブモードの間でアナログ電源電圧の供給開始とディスチャージ解除を共に所定タイミングずらすと、先にアナログ電源電圧の供給が開始されるマスタ側の電源ライン５２＿Ｍから外部ライン５４を介して、その時点で未だディスチャージ状態が維持されているスレーブ側の電源スイッチ回路５１＿Ｓを介して大きな貫通電流を生ずることになる。図３において５５は電源の安定化容量を総称する。
【００６４】
更に具体的に説明する。図２に例示されるように、上記動作モードの設定は例えばモード端子から入力されるモード信号ＰＩＮ＿ＳＬＡＶＥによって決定される。モード信号ＰＩＮ＿ＳＬＡＶＥがローレベル（Ｌ）であればマスタモード、モード信号ＰＩＮ＿ＳＬＡＶＥがハイレベル（Ｈ）であればスレーブモードとされる。具体的には当該モード端子のプルダウンによってマスタモードが設定され、プルアップによってスレーブモードが設定される。
【００６５】
制御部１１は上記電源電圧の供給開始タイミングを遅らせる制御のために電源オフセット制御信号発生３１とレジスタ回路（ＤＲＥＧ）３２を有する。レジスタ回路３２はマスタモードに比べてスレーブモードのアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始タイミングを遅らせる遅延時間データＤｏｆｓｔを保有する。遅延時間データＤｏｆｓｔについては予め不揮発性記憶装置１４に書き込まれた遅延時間データＤｏｆｓｔがホスト装置２からのコマンド（電源起動オフセットコマンド）に応答して不揮発性記憶装置１４からレジスタ回路３２に内部転送されてもよい。不揮発性記憶装置１４への書き込みはホスト装置２からの書き込みデータ及び書き込みコマンドによって適宜行えばよい。
【００６６】
電源オフセット制御信号発生３１はモード信号ＰＩＮ＿ＳＬＡＶＥ、制御レジスタ回路３３からの制御コマンド、及びレジスタ回路３２からの遅延時間データＤｏｆｓｔを入力する。ホスト装置２からスリープ解除（スリープ・アウト）などのコマンド（ＳＬＰＯＵＴ）に基づいてコマンドレジスタ回路３３からスリープ解除の制御コマンドが出力されると、電源オフセット制御信号発生回路３１はモード信号ＰＩＮ＿ＳＬＡＶＥによってスレーブモードが指示されていれば、スリープ解除の制御コマンドに応答して遅延時間データＤｏｆｓｔに応ずるオフセット時間の経過を待ってオフセット時間信号３５を活性化する。モード信号ＰＩＮ＿ＳＬＡＶＥによってマスタモードが指示されていればスリープ解除の制御コマンドに応答して即座にオフセット時間信号３５を活性化する。電源部１５はスリープ解除の制御コマンドを受けると、これに応答してディスチャージスイッチ回路５１をオン状態からオフ状態に制御して電源ライン５２のディスチャージ解除を開始し、また、オフセット時間信号３５が活性化されるのを待ってＤＣＤＣコンバータ５０を動作させてアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬを電源ライン５２に供給する動作を開始する。スレーブモードではオフセット時間信号３５の活性化タイミングは遅延時間データＤｏｆｓｔ分だけ遅延され、マスタモードではそのような遅延を生じない。
【００６７】
ホスト装置２からスリープ設定（スリープ・イン）などのコマンド（ＳＬＰＩＮ）に基づいてコマンドレジスタ回路３３からスリープ設定の制御コマンドが出力された場合には電源部１５はオフセット時間信号３５の状態を無視し、スリープ設定の制御コマンドに応答してＤＣＤＣコンバータ５０の動作を停止させて電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給を断つと共に、これに同期して電源スイッチ回路５１をオフ状態からオン状態に制御してアナログ電源ライン５２のディスチャージを開始する。スリープ設定の動作はスレーブモードでもマスタモードでも変わりない。
【００６８】
上記アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給と遮断の動作タイミング制御の説明ではマスタモードとスレーブモードの間の相違点を主眼に説明した。アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬは複数種類であるから、電源供給時の突入電流緩和という観点からすれば、アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの各電源電圧間では電源供給タイミングが所定時間ずらされていることは言うまでもない。したがって、電源遮断時のディスチャージタイミングはマスタモードのアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの間での電源供給開始のずれと同様のずれを持つようなっている。ディスチャージスイッチ回路５１はアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬ毎にディスチャージスイッチを持っている。
【００６９】
図４にはアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬ毎の電源供給と電源遮断の動作タイミングの具体例が示される。
【００７０】
ホスト装置２によって時刻ｔ０に電源起動オフセットコマンドが発行されると、レジスタ回路３２から電源オフセット制御信号発生回路３１に遅延時間データが転送され、時刻ｔ１にホスト装置がスリープ解除のコマンドを発行する。マスタモードの表示ドライバ１＿Ｍは遅延時間データを無視するので、スリープ解除のコマンドに応答して時刻ｔ２で電源電圧ＶＳＰ＿Ｍの供給と電源電圧ＶＳＰ＿Ｍ用のディスチャージスイッチのオフ動作を開始する。スレーブモードの表示ドライバ１＿Ｓは遅延時間データＤｏｆｓｔに応ずる遅延時間（ＶＰＳオフセット期間）の経過を待って時刻ｔ３で電源電圧ＶＳＰ＿Ｓの供給を開始するが、電源電圧ＶＳＰ＿Ｓ用のディスチャージスイッチのオフ動作はマスタモードの表示ドライバ１＿Ｍと同様に時刻ｔ２から開始する。以下同様に、マスタモードの表示ドライバ１＿Ｍでは、時刻ｔ４から電源電圧ＶＳＮ＿Ｍの供給と電源電圧ＶＳＮ＿Ｍ用のディスチャージスイッチのオフ動作を開始し、時刻ｔ６から電源電圧ＶＧＨ＿Ｍの供給と電源電圧ＶＧＨ＿Ｍ用のディスチャージスイッチのオフ動作を開始し、時刻ｔ８から電源電圧ＶＧＬ＿Ｍの供給と電源電圧ＶＧＬ＿Ｍ用のディスチャージスイッチのオフ動作を開始する。スレーブモードの表示ドライバ１＿Ｓでは、時刻ｔ４から遅延時間（ＶＳＮオフセット期間）の経過を待って時刻ｔ５から電源電圧ＶＳＮ＿Ｓの供給動作を開始し、時刻ｔ６から遅延時間（ＶＧＨオフセット期間）の経過を待って時刻ｔ７から電源電圧ＶＧＨ＿Ｓの供給動作を開始し、時刻ｔ８から遅延時間（ＶＧＬオフセット期間）の経過を待って時刻ｔ９から電源電圧ＶＧＬ＿Ｍの供給動作を開始するが、各電源のディスチャージスイッチのオフ動作の開始はマスタモードの表示ドライバ１＿Ｍと同じタイミングにされる。
【００７１】
ホスト装置が時刻ｔ１０でスリープ設定のコマンドを発行すると、マスタモードの表示ドライバ１＿Ｍとスレーブモードの表示ドライバ１＿Ｓは、アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給停止と電源ラインのディスチャージに関しては極性が異なり絶対値的に電圧がほぼ等しい動作電源電圧をペアにして順次行う。マスタモードとスレーブモードでタイミングに差はない。時刻ｔ１１で絶対値的に高電位側の電源電圧ＶＧＨ，ＶＧＬの供給停止と電源ラインのディスチャージを開始し、時刻ｔ１２で絶対値的に低電位側の電源電圧ＶＳＰ，ＶＳＮの供給停止と電源ラインのディスチャージを開始する。
【００７２】
図５には電源供給開始に所謂ソフトスタートを採用した場合における図２の２個の半導体装置の電源供給と電源遮断の動作タイミングを例示する。ソフトスタートとは電源部１５から前記駆動部１２への電源供給開始から所定時間経過後に、一旦電源供給動作を休止してから再開する電源供給動作である。図５の例では絶対値的な高電位側の電源電圧ＶＧＨ，ＶＧＬの供給に対して採用されている。例えばマスタモードの表示ドライバ１＿Ｍでは時刻ｔ６から電源電圧ＶＧＨ＿Ｍの供給を開始したとき、電源電圧ＶＰＳ＿Ｍの２倍の電圧に達した段階で一旦供給動作を休止し、その後所定時間例えば時間Ｔ経過後から供給動作を再開する。同じようにマスタモードの表示ドライバ１＿Ｍにおいて時刻ｔ８から電源電圧ＶＧＬ＿Ｍの供給を開始したとき、電源電圧ＶＰＮ＿Ｍの２倍の電圧に達した段階で一旦供給動作を休止し、その後所定時間Ｔの経過後から供給動作を再開する。スレーブモードに表示ドライバ１＿Ｓも同様のソフトスタートが行われる。電源供給開始にソフトスタートを採用する場合であっても、そのときのディスチャージスイッチ回路５１によるディスチャージ解除（ディスチャージスイッチのオフ）タイミングは図４と同様である。電源供給開始にソフトスタートを採用すれば、図５の突入電流波形から明らかなように、図４に比べて電流ピークを抑えることができる。
【００７３】
図６は本発明に係る半導体装置の第２の例に係る表示ドライバが示される。同図に示される表示ドライバ１Ａはマスタモードとスレーブモードのモード設定方法が図１の表示ドライバ１と相違される。即ち、液晶ドライバ１Ａのマスタモード又はスレーブモードはレジスタ回路３２Ａに書き込まれたモードデータＲＥＧ＿ＳＬＡＶＥの値によって決定される。モードデータＲＥＧ＿ＳＬＡＶＥの値が１の場合はスレーブモードとされ、モードデータＲＥＧ＿ＳＬＡＶＥの値が０の場合はマスタモードとされる。ホスト装置２からモードデータＲＥＧ＿ＳＬＡＶＥが発行されるとレジスタ３２から電源起動オフセット制御信号発生回路３１ＡにモードデータＲＥＧ＿ＳＬＡＶＥと遅延時間データＤｏｆｓｔが転送される。電源起動オフセット制御信号発生回路３１Ａはホスト装置２からスリープ解除コマンドが発行されたときモードデータＥＧ＿ＳＬＡＶＥの値が０であればマスタモードで動作し、オフセット時間信号３５を最初から活性とする。モードデータＥＧ＿ＳＬＡＶＥの値が１であればスレーブモードで動作し、遅延時間データＤｏｆｓｔで示される遅延時間の経過を待ってオフセット時間信号３５を活性化する。それを受ける電源部１５は図１と同様に、スレーブモードの場合にアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始タイミングを遅延させ、ディスチャージ解除のタイミングについては遅延させない。その遅延時間は上記同様にオフセット時間信号３５が活性化されるまでの時間である。その他は図１の実施の形態と同様であるからその詳細な説明は省略する。
【００７４】
モードデータＲＥＧ＿ＳＬＡＶＥは予め不揮発性記憶装置１４に書き込まれていて、ホスト装置２からのコマンド（電源起動オフセットコマンド）に応答して不揮発性記憶装置１４からレジスタ回路３２Ａに内部転送されてもよい。不揮発性記憶装置１４への書き込みはホスト装置２からの書き込みデータ及び書き込みコマンドによって適宜行えばよい。図１の液晶ドライバ１と同様にレジスタ回路３２Ａに対する遅延時間データＤｏｆｓｔは不揮発性記憶装置１４から転送されても良いし、適宜ホスト装置２から書き換え可能に設定されてもよい。不揮発性記憶装置１４が遅延時間データＤｏｆｓｔを予め持つ場合も、ホスト装置２から適宜書き換えて再設定されてもよいことは言うまでもない。
【００７５】
図７には図６の液晶ドライバ１Ａ２個用いた電子機器５Ａのシステム構成を例示する。このようなシステム構成においても図２の場合と同様の作用効果を奏する。即ち、複数の表示ドライバ１Ａを用いて一つの表示パネル３を駆動する場合に、表示ドライバ１Ａ間でのアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの誤差を相殺するために夫々の表示ドライバ１Ａの外部電源端子５３を導通させておくことを前提とすると、低消費電力状態の解除などの指示を受けて夫々の表示ドライバ１Ａの電源部１５が動作可能にされると、スレーブモードの表示ドライバ１Ａ＿Ｓとマスタモードの表示ドライバ１Ａ＿Ｍの間でアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始タイミングがずれているので過大な突入電流の発生が抑止され、且つ、電源ライン５２のディスチャージ解除のタイミングはスレーブモードの表示ドライバ１Ａ＿Ｓとマスタモードの表示ドライバ１Ａ＿Ｍの間で等しくされるから、ディスチャージ解除タイミングのずれによってマスタ側の電源部１５からスレーブ側の電源部１５に貫通電流が流れる虞もない。
【００７６】
図７は本発明に係る半導体装置の第３のである表示ドライバと、それを用いた電子機器５Ｂが示される。同図に示される表示ドライバ１Ｂはマスタモードとスレーブモードのモード設定方法が上記とは相違され、遅延時間データＤｏｆｓｔを利用して設定する。即ち、制御回路１１Ｂの電源オフセット制御信号発生回路３１Ｂは、遅延時間データＤｏｆｓｔが遅延０を示せばマスタモードと認識し、遅延時間データＤｏｆｓｔが遅延０でなければスレーブモードと認識する。電源オフセット制御信号発生回路３１Ｂは遅延時間データＤｏｆｓｔが示す遅延時間に応じてオフセット時間信号３５の活性化タイミングを決めればよい。
【００７７】
尚、上記説明では表示ドライバ１，１Ａ，１Ｂのマスタモードとスレーブモードの違いはその間でのアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬの供給開始タイミングのずれとして説明したが、マスタモードとスレーブモードの違いとして他の回路部分における別の意義付けがあることに留意しなければならない。その場合にはモードデータＲＥＧ＿ＳＬＡＶＥやモード信号ＯＩＮ＿ＳＬＡＶＥは当該その他の回路にも供給されることになる。特に第３の例の場合には複数ビットの遅延時間データＤｏｆｓｔそれ自体を当該別の回路に供給しても良いし、その全ビット０を検出して内部モード信号を形成し、これを当該別の回路に供給しても良い。
【００７８】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７９】
上記説明では外部電源電圧Ｖａａを電源部１５で受けてアナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬを生成する場合について説明したが、本発明はそれに限定されるものではない。外部電源電圧ＶａａからＮＧＨ，ＶＧＬのみを発生させ、ＶＳＰ，ＶＳＮはＶａａとは別に入力されるＶＳＰ’、ＶＳＮ’から発生してもよい。また、外部電源電圧Ｖａａに代えて外部電源ＶＳＰ’、ＶＳＮ’を入力し、アナログ電源電圧ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬをＶＳＰ’、ＶＳＮ’から発生してもよい。
【００８０】
上記実施の形態では第１モードをマスタモード、第２モードをスレーブモードとしたが、第１モード及び第２モードを電源供給動作だけに関する動作モードとして用いても良いことは当然である。第１モードと第２モードアは上記実施の形態とは別の意味付けがなされてもよいことは言うまでもない。
【００８１】
本発明に係る半導体装置は表示ドライバに限定されず、また、被駆動装置は液晶表示パネルに限定されない。エレクトロルミネッセンスパネル等のその他の表示パネルであってよい。本発明に係る半導体装置が駆動対象とする被駆動装置は表示パネルに限定されず、例えば動作停止時の回路状態を初期状態に戻す事が必要とされるその他の回路装置であってもよい。
【００８２】
半導体装置にはその他の回路モジュールを混載してもよい。タッチパネルを表面に重ねて形成された表示パネルの駆動制御に用いる半導体装置の場合には、表示ドライバの他に、タッチパネルのタッチ検出制御を行うタッチコントローラやタッチ位置の座標演算などを行うローカルプロセッサを混載することも可能である。
【符号の説明】
【００８３】
１，１Ａ，１Ｂ  表示ドライバ
２  ホスト装置
３  表示パネル
ＥｘＶｃｃ  外部ロジック電源電圧
ＥｘＶａａ  外部アナログ電源電圧
５，５Ａ，５Ｂ  電子機器
Ｖｃｏｍ  共通電位
Ｇｔｄ＿１〜Ｇｔｄ＿ｍ  ゲート電極
Ｓｒｃ＿１〜Ｓｒｃ＿ｎ  ソース電極
１０  ホストインタフェース回路（ＨＩＦ）
１１，１１Ａ，１１Ｂ  制御部（ＣＮＴ）
１２  駆動部（ＤＲＶ）
１３  フレームバッファメモリ（ＦＢＭ）
１４  不揮発性記憶装置（ＮＶＭ）
１５  電源部（ＰＷＳ）
２０  システムインタフェース回路
２１  画像データインタフェース回路
３０  コマンド・表示制御回路
３１、３１Ａ  電源起動オフセット制御信号発生回路
３２，３２Ａ，３２Ｂ  レジスタ回路（ＤＲＥＧ）
３３  制御レジスタ回路（ＣＲＥＧ）
３４  制御ロジック回路（ＣＬＧＣ）
３５  オフセット時間信号
４０  データラッチ回路
４１  階調電圧選択回路
４２  ソースドライバ
４３  ゲート制御ドライバ
５０  ＤＣＤＣコンバータ
５１  ディスチャージスイッチ回路
ＶＳＰ，ＶＳＮ，ＶＧＨ，ＶＧＬ  アナログ電源電圧
５２  電源ライン
５３  電源端子
５４  外部ライン
５５  安定化容量
Ｄｏｆｓｔ  遅延時間データ
ＰＩＮ＿ＳＬＡＶＥ  モード信号
ＲＥＧ＿ＳＬＡＶＥ  モードデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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