(57)【特許請求の範囲】
【請求項１】
ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、
前記エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有し、
前記第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上であり、
前記第１の条件において、Ｃｌ元素の供給源として塩化シラン（ＳｉＨ４−ｎＣｌｎ：ｎ＝０〜４）と塩化水素（ＨＣｌ）を共に用いる、ＳｉＣエピタキシャルウェハの製造方法。
【請求項２】
前記エピタキシャル層を結晶成長する際に、前記第１の条件から前記第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少させると共にＣｌ／Ｓｉ比を徐々に増加させるランピング工程を行う請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
【請求項３】
前記第２の条件におけるＣ／Ｓｉ比は０．８〜１．５であり、Ｃｌ／Ｓｉ比は０〜４である請求項１または２のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法。
【請求項４】
前記エピタキシャル層が、前記ＳｉＣ単結晶基板側から順にバッファ層とドリフト層とからなり、
前記バッファ層を成長させる際に前記ランピング工程を行う請求項１〜３のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
【請求項５】
前記ランピング工程に要する時間が、前記バッファ層を成膜するのに要する時間の１／５以上である請求項４に記載のＳｉＣエピタキシャルウェハの製造方法。
【請求項６】
前記ランピング工程で結晶成長するエピタキシャル層の層厚が、０．１μｍ以上である請求項２〜５のいずれか一項に記載のＳｉＣエピタキシャルウェハの製造方法。
【請求項７】
前記ランピング工程が、前記エピタキシャル層の成長開始と同時に開始される請求項２〜６のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣエピタキシャルウェハの製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、また、バンドギャップが３倍大きく、さらに、熱伝導率が３倍程度高い等の特性を有する。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
【０００３】
ＳｉＣデバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が不可欠である。
【０００４】
ＳｉＣデバイスは、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られたＳｉＣ単結晶基板上に、化学的気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によってデバイスの活性領域となるエピタキシャル層（膜）を成長させたＳｉＣエピタキシャルウェハを用いて作製されるのが一般的である。
【０００５】
より具体的には、（０００１）面から＜１１−２０＞方向にオフ角を有する面を成長面とするＳｉＣ単結晶基板上にステップフロー成長（原子ステップからの横方向成長）させて４Ｈのエピタキシャル層を成長させるのが一般的である。
【０００６】
ＳｉＣエピタキシャルウェハには、エピタキシャル層表面に表出した特徴的な形状からもつキャロット欠陥（キャロット型欠陥、ニンジン状欠陥）と呼ばれる欠陥がある。キャロット欠陥は、エピタキシャル層表面に現れる欠陥として、三角欠陥、コメット欠陥等と並んで代表的なものであるが、数が多くまた形状的にも数十μｍと大きいため、結晶の完全性を求める半導体デバイス用エピウェハ製造において、低減することが望まれている。（特許文献１〜３）。
【０００７】
キャロット欠陥は、基底面積層欠陥とプリズム型積層欠陥によって構成されるという構造が解明されおり、ＳｉＣエピタキシャル成長の分野では識別可能に定義されている欠陥である。その発生原因としては、基板内の貫通転位等がエピ成長時に転換することで生成されると考えられている。
【０００８】
キャロット欠陥密度を低減させる方法としては、第１のエピタキシャル層を成長した後、成長を停止して表面のエッチングを行った後、第２のエピタキシャル層を成長させる方法(特許文献１）、低いＣ／Ｓｉ比をもつ原料ガス組成の抑止層を設ける方法（特許文献２）、ＣＭＰ加工で特定のらせん転位によるピットを一定形状にした基板を用いる方法（特許文献３）などが提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００７−５２５４０２号公報
【特許文献２】特開２００８−７４６６４号公報
【特許文献３】国際公開第２０１４／１９６３９４号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、Ｃ／Ｓｉ比を低くしすぎると、エピタキシャル成長中にＳｉドロップレットが発生しやすくなるという問題がある。Ｓｉドロップレットとは、過剰なＳｉ原子が基板表面に凝縮したもので、それに起因する結晶欠陥を発生させる。
例えば、特許文献２のＣ／Ｓｉ比が低い条件で実際にＳｉＣエピタキシャル層を成長させると、キャロット欠陥抑制とドロプレットの発生抑制とを両立させることができなかった。つまり、安定的にキャロット欠陥の少ないエピタキシャルウェハを得る方法は知られていない。
【００１１】
上述の通り、キャロット欠陥を減少させようとしてＣ／Ｓｉ比を低下させると、Ｓｉドロップレットが発生しやすくなってしまう。そのため、キャロット欠陥及びＳｉドロップレットの発生を共に抑制できるＳｉＣエピタキシャルウェハの製造方法が求められている。
【００１２】
本発明は上記問題に鑑みてなされたものであり、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制できるＳｉＣエピタキシャルウェハの製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１３】
本発明者らは、鋭意検討の結果、結晶成長初期におけるＣ／Ｓｉ比を小さくかつＣｌ／Ｓｉを高くし、それぞれの成長条件を成長過程で徐々に変化させることで、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制できることを見出し、発明を完成させた。
すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。
【００１４】
（１）本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、前記エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有し、前記第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上である。
【００１５】
（２）上記（１）に記載のＳｉＣエピタキシャルウェハの製造方法における前記第１の条件において、Ｃｌ元素の供給源として塩化シラン（ＳｉＨ４−ｎＣｌｎ：ｎ＝０〜４）と塩化水素（ＨＣｌ）を共に用いてもよい。
【００１６】
（３）上記（１）又は（２）のいずれかに記載のＳｉＣエピタキシャルウェハの製造方法において、前記エピタキシャル層を結晶成長する際に、前記第１の条件から前記第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少させると共にＣｌ／Ｓｉ比を徐々に増加させるランピング工程を行ってもよい。
【００１７】
（４）上記（１）〜（３）のいずれか一つに記載のＳｉＣエピタキシャルウェハの製造方法において、前記第２の条件におけるＣ／Ｓｉ比は０．８〜１．５であり、Ｃｌ／Ｓｉ比は０〜４であってもよい。
【００１８】
（５）上記（１）〜（４）のいずれか一つに記載のＳｉＣエピタキシャルウェハの製造方法において、前記エピタキシャル層が、前記ＳｉＣ単結晶基板側から順にバッファ層とドリフト層とからなり、前記バッファ層を成長させる際に前記ランピング工程を行ってもよい。
【００１９】
（６）上記（５）に記載のＳｉＣエピタキシャルウェハの製造方法において、前記ランピング工程に要する時間が、前記バッファ層を成膜するのに要する時間の１／５以上であってもよい。
【００２０】
（７）上記（３）〜（６）のいずれか一つに記載のエピタキシャルウェハの製造方法において、前記ランピング工程で結晶成長するエピタキシャル層の層厚が、０．１μｍ以上であってもよい。
【００２１】
（８）上記（３）〜（７）のいずれか一つに記載のエピタキシャルウェハの製造方法において、前記ランピング工程が、前記エピタキシャル層の成長開始と同時に開始されてもよい。
【発明の効果】
【００２２】
本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、キャロット欠陥及びＳｉドロップレットの発生を同時に抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡によって得られたキャロット欠陥の像である。
【図２】キャロット欠陥近傍のＳｉＣエピタキシャルウェハの断面模式図である。
【図３】ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。
【図４】ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。
【図５】実施例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【図６】比較例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【図７】比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【図８】比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のＳｉドロップレット起因欠陥のマップである。
【図９】実施例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【図１０】実施例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【図１１】比較例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップである。
【発明を実施するための形態】
【００２４】
以下、本発明を適用したＳｉＣエピタキシャルウェハの製造方法について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２５】
（キャロット欠陥）
図１は、共焦点微分干渉光学系を用いた表面検査装置である共焦点顕微鏡（レーザーテック株式会社製、ＳＩＣＡ６Ｘ）によって得られたキャロット欠陥の像である。また図２は、キャロット欠陥近傍のＳｉＣエピタキシャルウェハの断面模式図である。図１及び図２において、図示左側がステップフロー上流側であり、図示右側がステップフロー下流側である。
【００２６】
キャロット欠陥は、ＳｉＣ単結晶基板に存在した貫通転位や基板上の傷を起点に発生する。基板上の傷は加工条件の最適化で無くすることができるので、ＳｉＣ基板に存在する貫通転位の方が、キャロット欠陥を低減するために解決すべき発生起因として重要である。図２におけるキャロット欠陥は、ＳｉＣ単結晶基板内の貫通螺旋転位１Ａを起点としてプリズム面積層欠陥２Ａが形成されている。その結果、エピタキシャル層２の表面側から見て、キャロット状となっている。キャロット欠陥は、ＳｉＣデバイス内に組み込まれると、リーク電流の増大等の原因となるデバイスキラー欠陥となる場合がある。
【００２７】
（Ｓｉドロップレット、Ｓｉドロプレット起因欠陥）
Ｓｉドロップレットとは、エピタキシャル成長中に過剰なＳｉ原子が基板表面に凝縮した異物であり、これを起因としてＳｉドロプレット起因欠陥が形成される。Ｓｉドロップレットは異物の一態様であり、それを起点とした結晶成長の乱れが生じ、エピタキシャル表面で小型のピットやバンプの形状を持つ欠陥を発生させる。起点が異物である点が、起点が転位等であるキャロット欠陥とは異なる。実際にエピタキシャル成長させる場合は極端なＳｉ過剰な条件はとらないため、Ｓｉドロプレットは小型であり、Ｓｉドロプレット起因欠陥も小型のものとなる。Ｓｉドロプレット欠陥は、大きさや形態上の特徴で、他欠陥と識別することができる。Ｓｉドロプレット起因欠陥も、結晶性や結晶成長表面の乱れであり、また発生する場合は一気に多数発生する傾向があるため、デバイス制作に悪影響を与える。
【００２８】
このように、キャロット欠陥及びＳｉドロップレットはＳｉＣデバイスの不良を生み出す原因であり、低減が求められる。
【００２９】
（ＳｉＣエピタキシャル層の製造方法）
本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣ単結晶基板上にエピタキシャル層を有するＳｉＣエピタキシャルウェハの製造方法であって、エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有する。この際、第１の条件におけるＣ／Ｓｉ比は０．６以下であり、Ｃｌ／Ｓｉ比は５．０以上である。
【００３０】
以下、具体的に本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法について説明する。
ＳｉＣエピタキシャルウェハは、ＳｉＣ単結晶基板上にエピタキシャル層を形成することで得られる。そのため、まずＳｉＣ単結晶基板を準備する。
【００３１】
ＳｉＣ単結晶基板の作製方法は特に問わない。例えば、昇華法等で得られたＳｉＣインゴットをスライスすることで得られる。
【００３２】
得られたＳｉＣ単結晶基板は、表面を化学的機械研磨（ＣＭＰ）することにより加工により発生したダメージを除去し、平坦な鏡面に仕上げられる。
基板の面方位としては、（０００１）面で、オフ角度が設けられたものを使用する。オフ角度は０．４°〜８°の物が用いることができ、４°オフすなわち３．５°〜４．５°のものが好適に用いられる。
【００３３】
次いで、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させ、ＳｉＣエピタキシャルウェハを作製する。
エピタキシャル層は、例えば減圧の化学気相成長（ＣＶＤ）法等によりＳｉＣ単結晶基板の成長面上に、ステップフロー成長（原子ステップから横方向成長）して得られる。
ＳｉＣエピタキシャル成長の原料ガスとしては、シラン系ガスとしてシランや塩化シランが用いられ、炭素系ガスとしてエチレンやプロパンなどの炭化水素が用いられる。さらにドーパントとし窒素ガスなどが添加される。これらの原料ガスを運ぶキャリアガスとしては、水素やＡｒなどの不活性ガスが用いられる。この他、成長速度の改善等の目的で塩素系ガスとしてＨＣｌを添加してもよい。
【００３４】
ＳｉＣの成長では、結晶成長時の表面のＳｉとＣの比が不純物の取り込みや成長モフォロジー等に大きな影響を与えるため、原料ガスのＣ／Ｓｉ比が、制御すべき重要なパラメーターとなっている。また、結晶成長表面近傍のＣｌの存在が、結晶成長に影響を与えるためＣｌ／Ｓｉ比というパラメーターも重要である。
Ｃ／Ｓｉ比は、シラン系ガスと炭素系ガスから求められる。Ｃｌ／Ｓｉ比は、塩素系ガスまたはシラン系ガスと塩素系ガスの合計と、シラン系ガスと、から求められる。シラン系ガスとして塩化シラン（ＳｉＨ４−ｎＣｌｎ：ｎ＝０〜４）を用いる場合は、シラン系ガス中のＣｌ元素もＣｌ／Ｓｉ比に寄与するため、Ｃｌ／Ｓｉ比におけるＣｌ比は、シラン系ガス中のＣｌ元素とＣｌ原料ガス中のＣｌ元素の合計から求める。
【００３５】
図３は、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。図３において、実線で示したグラフがＣ／Ｓｉ比の変化を表しており、一点鎖線で示したグラフがＣｌ／Ｓｉ比の変化を表している。
【００３６】
また図３において、Ｂｕｆｆｅｒはバッファ層を成長する際の成長条件に対応し、Ｄｒｉｆｔはドリフト層を成長する際の成長条件に対応する。ここでバッファ層とは、ドリフト層とＳｉＣ単結晶基板のキャリア濃度の違いを緩和する層である。ドリフト層はデバイ層を形成する際に能動層が形成される部分で、作製されるデバイスによってそれぞれ厚さやキャリア濃度が選択される。ＳｉＣは高耐圧デバイスに用いられるため、ドリフト層のキャリア濃度は、たとえば１×１０１６ｃｍ−３程度と低い。一方、ＳｉＣ単結晶基板はキャリア濃度が高く１×１０１８ｃｍ−３程度以上である。そのため、その中間的なキャリア濃度のバッファ層を設けることが一般的である。バッファ層の厚さは特に限定されるものではないが、経済性も考慮して０．３μｍ〜１μｍ程度が用いられることが多い。
ドリフト層はデバイスの能動層が形成されるため、結晶性や表面モフォロジーが重要であり、ドリフト層の成長条件、たとえばＣ／Ｓｉ比は、ドリフト層の特性を優先して決定される。一方、バッファ層の成長条件は、ドリフト層に影響を与えずに一定のキャリア濃度になればよく、成長条件の選定の自由度は大きい。
【００３７】
図３に示すように、本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法は、エピタキシャル層を結晶成長する際に、結晶成長を開始する初期に第１の条件でエピタキシャル層の一部を形成する工程と、前記第１の条件よりもＣｌ／Ｓｉ比を減少させ、かつ、Ｃ／Ｓｉ比を増加させた第２の条件でＳｉＣエピタキシャル層の一部を形成する工程と、を有する。また第１の条件から第２の条件に向かって、Ｃ／Ｓｉ比を徐々に減少すると共にＣｌ／Ｓｉ比を徐々に増加するランピングを行っている。ここでランピングは、成長条件を徐々に変化させることを意味し、成長条件を階段状に変化させるものも、スロープ状に変化させるものも含む。ランピング工程は、ドリフト層に影響を与えない様に、バッファ層の成長中に行われることが好ましい。
【００３８】
Ｃ／Ｓｉ比及びＣｌ／Ｓｉ比の制御は、シラン系ガス、炭素系ガス、塩素系ガスの供給量を制御することで行うことができる。シラン系ガスとしては、ＳｉＨ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、ＳｉＣｌ４等を用いることができる。ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ３Ｃｌ、ＳｉＣｌ４は、Ｃｌ元素を含むため、塩素系ガスとしても機能する。塩素系ガスとしては、この他にＨＣｌも用いることができる。また炭素系ガスとしては、プロパン等のアルカンを用いることができる。
例えば、ＳｉＨ２Ｃｌ２ガスとＣ３Ｈ８ガスでＣ／Ｓｉ比を制御し、ＨＣｌガスの供給量を変化することで、Ｃｌ／Ｓｉ比を制御することができる。
【００３９】
ランピング工程において、結晶成長を開始する際の第１の条件は、Ｃ／Ｓｉ比が０．６以下であり、Ｃｌ／Ｓｉ比が５．０以上である。また第１の条件のＣ／Ｓｉ比は０．４〜０．６であることが好ましく、Ｃｌ／Ｓｉ比は５．０〜８．０であることが好ましい。
【００４０】
Ｃ／Ｓｉ比及びＣｌ／Ｓｉ比のいずれか一方の条件を制御したのみでは、キャロット欠陥及びＳｉドロップレットのいずれも同時に抑制することができない。
例えば、Ｃ／Ｓｉ比を０．６以下としＣｌ／Ｓｉ比を制御しない場合、キャロット欠陥の発生は抑制することができる。しかしながら、成長雰囲気中のＳｉの比率が高くなり、Ｓｉドロップレットが発生してしまう。
一方で、Ｃｌ／Ｓｉ比を５．０以上としＣ／Ｓｉ比を制御しない場合、キャロット欠陥が発生してしまう。
【００４１】
これに対し、第１の条件のＣ／Ｓｉ比及びＣｌ／Ｓｉ比をこの範囲内にすることで、キャロット欠陥とＳｉドロップレットの発生を同時に抑制することができる。結晶成長を開始する際のＣ／Ｓｉ比を０．６以下とすることで、キャロット欠陥の発生が抑制される。さらに、成長雰囲気中のＣｌ比率を高めることで、成長面においてＳｉＣｌｘが形成され、Ｓｉ同士が凝集、核成長することを抑制できる。すなわち、Ｓｉドロップレットの発生を抑制することができる。
【００４２】
エピタキシャル層は、成長条件を第１の条件から第２の条件に徐々に変化させながら結晶成長を行うことが好ましい。
【００４３】
Ｃ／Ｓｉ比を第１の条件のまま結晶成長を進めると、得られるエピタキシャル層のバックグラウンドキャリア濃度が高くなる。バックグラウンドキャリア濃度とは、ドーピングガス（例えば、窒素やトリメチルアルミニウム）を供給しないときのエピタキシャル層のキャリア濃度を意味する。安定的にキャリア濃度を制御する場合、バックグラウンドキャリア濃度が低い必要がある。特に低いキャリア濃度の制御を行う場合には、バックグラウンドキャリア濃度を低くすることが重要である。すなわち、バックグラウンドキャリア濃度が高いＳｉＣエピタキシャルウェハは、ＳｉＣデバイスに好適に利用することができない。そのためランピング工程において、第１の条件からＣ／Ｓｉ比を徐々に増加させることで、エピタキシャル層のＳｉＣデバイスに用いられる領域（ドリフト層）におけるバックグラウンドキャリア濃度の増加を抑えることができる。
【００４４】
一方でＣｌ／Ｓｉ比を第１の条件のまま結晶成長を進めると、エピタキシャル成長の成長速度を高めることができない。Ｃｌ元素を含むガスは、ＳｉＣをエッチングし、成長面の清浄化に寄与する。しかしながら、成長雰囲気中のＣｌ比が高すぎると、エピタキシャル成長が進むと共に、成長表面がエッチングされる。その結果、エピタキシャル層の成長速度が遅くなる。成長速度の低下は、ＳｉＣエピタキシャルウェハの製造コストの増加に繋がる。
【００４５】
Ｃ／Ｓｉ比は第１の条件から徐々に増加させる。そのため、成長雰囲気は、Ｓｉドロップレットが発生し難い条件に近づいていく。すなわち、ランピング工程が進むにつれて、成長雰囲気におけるＣｌ比を高める必要が無くなる。そこで、ランピング工程でＣ／Ｓｉ比の増加に連動させて、Ｃｌ／Ｓｉ比を徐々に減少させていくことで、Ｓｉドロップレットの発生を抑制しつつ、成長速度を高めることができる。
【００４６】
またランピング工程では、徐々に成長条件を変化させる。実際の装置において成長条件を第１の条件から第２の条件に急激に変化させると、成長雰囲気が急激に変化するため、局所的にＣｌ濃度が低いにも関わらずＳｉ濃度が高い部分等が生じやすくなる。ランピング工程を行うことで、局所的にＳｉ濃度及びＣｌ濃度が濃くなる又は薄くなる部分の発生を避けることができ、Ｓｉドロップレットの発生をより抑制することができる。
【００４７】
また現実の装置の制御において、成長条件を第１の条件から第２の条件に徐々に切り替えることで、オーバーシュートの発生を防ぎ、Ｃ／Ｓｉ比が過剰に高くなったり、Ｃｌ／Ｓｉ比が過剰に低くなることをより抑制することができる。Ｃ／Ｓｉ比が過剰に高まることを抑制することで、炭素析出の可能性を低減することができ、Ｃｌ／Ｓｉ比が過剰に低くなることを抑制することで、成長面の清浄性が低下し、異物等が発生することをより抑制することができる。なお、オーバーシュートが生じないようにした場合、ランピング工程を階段状に変化させてもよい。
【００４８】
成長条件を変化させた後の第２の条件におけるＣ／Ｓｉ比は、０．８〜１．５であることが好ましく、０．９〜１．２であることがより好ましく、０．９５〜１．１であることがさらに好ましい。また、Ｃｌ／Ｓｉ比は、０〜４であることが好ましく、１〜３であることがより好ましく、２〜３であることがさらに好ましい。すなわち、十分に時間をかけて変化させれば、最終的にＳｉ原料としてシランを用い、ＨＣｌを使用しないＣｌ／Ｓｉ＝０とすることもできる。また、ＨＣｌを用いずにＳｉＨＣｌ３を用いればＣｌ／Ｓｉ＝３であり、ＳｉＨ２Ｃｌ２を用いればＣｌ／Ｓｉ＝２となり、単一の原料でＳｉとＣｌを供給する為、安定的に供給できるので好ましい。
【００４９】
第２の条件がこの範囲内であれば、ドリフト層におけるバックグラウンドキャリア濃度をＳｉＣデバイスに用いる程度に低減することができる。またエピタキシャル層の成長速度が著しく低下することもない。
【００５０】
また第１の条件を含むエピタキシャル層を成長する際には、Ｓｉ原料として、塩化シランを用いることが望ましい。単一の原料にＳｉとＣｌを含むため、基板表面でのＣｌ／Ｓｉを安定的に維持することができ、また腐食性が強く取り扱いにくいＨＣｌの使用を減らすことができる。
また第１の条件において、Ｃｌ／Ｓｉ比は５以上である。Ｓｉ原料として塩化シランの中で最もＣｌ／Ｓｉ比が高いＳｉＨＣｌ３を用いた場合でも、Ｃｌ／Ｓｉ＝３であり、さらにＨＣｌを加える必要がある。ＳｉＣのＣＶＤ原料としてＳｉＣｌ４を用いることもできるが、この場合でもＣｌ／Ｓｉ＝４である。すなわち、第１の条件において塩素を含むＳｉ原料を用いた場合、ＨＣｌを合わせて使用することで、所定のＣｌ／Ｓｉ比を容易に実現することができる。
【００５１】
またバッファ層を成長するのに要する時間と、ランピング工程を行う時間は必ずしも一致させる必要はない。
【００５２】
図４は、ＳｉＣ単結晶基板上にエピタキシャル層をエピタキシャル成長させる際のＣ／Ｓｉ比及びＣｌ／Ｓｉ比の変化を模式的に示した図である。図４において、実線で示したグラフがＣ／Ｓｉ比の変化を表しており、一点鎖線で示したグラフがＣｌ／Ｓｉ比の変化を表している。Ｂｕｆｆｅｒはバッファ層を成長する際の成長条件に対応し、Ｄｒｉｆｔはドリフト層を成長する際の成長条件に対応する。
【００５３】
図４に示すように、ランピング工程に要する時間は、バッファ層を成膜するのに要する時間の１／５以上であればよい。これは、エピタキシャル層の層厚に換算すると、０．１μｍ以上であればよい。この範囲でランピング工程を行えば、キャロット欠陥とＳｉドロップレットの発生を同時に抑制することができる。
【００５４】
またランピング工程は、エピタキシャル層の成長開始と同時に開始されることが好ましい。キャロット欠陥は、貫通転位や表面のダメージによる微小な格子乱れが原因となり、基板とエピタキシャル層の界面を起点として発生する。すなわち、キャロット欠陥の発生を抑制するためには、成長開始直後が重要であり、その後の成長条件の影響はより小さい。本発明に係るＳｉＣエピタキシャルウェハの製造方法では、成長条件をランピングさせることでそのことを確認した。例えば、０．１μｍの厚さ分のエピタキシャル層を成長させる期間をランピングにより変化させた場合でも、有効にキャロットの低減効果が得られた。これは、成長のごく初期の成長条件が、キャロット欠陥の発生において重要であることを示している。そのため、ＳｉＣエピタキシャル層の成長開始直後においてＣ／Ｓｉ比を低くし、その後はＣ／Ｓｉを高くすることができ、成長後半においてＣｌ／Ｓｉ比を低くすることができる。Ｃ／Ｓｉ比が低い間はＳｉドロプレットが発生する可能性が高く、この傾向はエピタキシャル成長中でも同様である。そのため、Ｃ／Ｓｉ比が低いままの場合、Ｓｉドロプレットが発生し続ける。したがって、必要な成長期間を除いてはＣ／Ｓｉ比は速やかにあげることが望ましい。Ｃ／Ｓｉ比が高くなれば、Ｃｌ／Ｓｉ比もそれに応じて下げることができる。すなわち、エピタキシャル層の成長開始と同時にランピング工程を行うことで、結晶成長直後のＣ／Ｓｉ比を低くしつつ、Ｃｌ／Ｓｉを早い段階で低くし始めることができ、エピタキシャル層の成長速度を高めることができる。
また、ランピング期間を短くし、バッファ層の成長範囲内でランピング成長を収めることができれば、デバイス層の条件を変更しなくてもよく、デバイス層の成長条件を任意に選ぶことができる。
【００５５】
上述のように、本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、キャロット欠陥及びＳｉドロップレットの発生を共に抑制することができる。
【実施例】
【００５６】
以下、本発明の実施例について説明する。なお、本発明は以下の実施例のみに限定されるものではない。
【００５７】
＜３インチ基板＞
（実施例１）
ＳｉＣ単結晶基板は昇華法で作製されたＳｉＣインゴットをスライスしたものを使用した。ＳｉＣ単結晶基板のサイズは３インチとした。スライス後のＳｉＣ単結晶の表面は、粗研磨とダイアモンド砥粒による精密研磨を行い、エピタキシャル成長を行うための成長面を平坦化されていた。ＳｉＣ単結晶基板のポリタイプは４Ｈであり、ｃ軸に対して＜１１−２０＞方向に対して４°のオフセット角を有する。
キャロット欠陥は、基板の貫通転位密度と関係する為、効果を比較するために、実施例と比較例は、３インチ基板と４インチ基板でそれぞれ、同じインゴットから得られた欠陥密度が同じレベルの物を用いた。
【００５８】
次いで、ＳｉＣ単結晶基板を成長炉内に導入し、４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてジクロロシラン、プロパン、エッチングガスとしてＨＣｌを供給しながら、エピタキシャル層を１０．５μｍ成長させた。ジクロロシランとプロパンの流量を変えることによりＣ／Ｓｉ比を変化させ、それに対応してＨＣｌの流量を調整することでＣｌ／Ｓｉ比を変化させた。キャリア濃度の高いバッファ層０．５μｍ（ランピング工程を含む厚さ）とキャリア濃度の低いドリフト層１０μｍを、連続して成長した。ドーパントは窒素を用いた。
【００５９】
エピタキシャル層の成長条件は以下とした。
成長圧力：１５ｋＰａ
成長温度：１６００℃
結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
第１条件：Ｃ／Ｓｉ比  ０．６、Ｃｌ／Ｓｉ比  ５．０
第２条件：Ｃ／Ｓｉ比  １．０、Ｃｌ／Ｓｉ比  ３．０
ランピング工程で成膜したエピタキシャル層の層厚：０．５μｍ
バッファ層の層厚：０．５μｍ
【００６０】
得られたＳｉＣエピタキシャルウェハのエピタキシャル層表面の異物を測定した。異物は、ＫＬＡテンコール社製のＣａｎｄｅｌａ  ＣＳ２０を用いて測定し、散乱光の散乱断面積から異物のサイズを特定した。散乱断面積を用いたカンデラ評価で測定したサイズと異物種に相関があることは事前に確認した。
【００６１】
その結果、キャロット欠陥は１０個であり、Ｓｉドロップレットはほとんど見当たらなかった。なお、Ｓｉドロップレットが発生した場合は、多数発生するため、数は数えなかった。またＳｉドロップレットは、エピタキシャル層表面では、Ｓｉドロップレット起因欠陥として観察される。以下、Ｓｉドロップレットそのもの及びＳｉドロップレット起因欠陥を含めて、Ｓｉドロップレットと表す。図５に、実施例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
【００６２】
（比較例１）
比較例１では、実施例１とエピタキシャル成長条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
比較例１では、結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）を途中で変更することなく以下の条件とした。
結晶成長条件：Ｃ／Ｓｉ比  １．０、Ｃｌ／Ｓｉ比  ３．０
【００６３】
得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は３１個であり、Ｓｉドロップレットはほとんど見当たらなかった。図６に、比較例１のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
【００６４】
（比較例２）
比較例２では、実施例１とエピタキシャル成長開始初期のＣ／Ｓｉ比とＣｌ／Ｓｉ比条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
比較例２では、結晶成長条件の第１条件を以下の条件とした。
結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
第１条件：Ｃ／Ｓｉ比  ０．６０、Ｃｌ／Ｓｉ比  ３．０
【００６５】
得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１１個であり、Ｓｉドロップレットは大量に確認された。図７に、比較例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。図８に、ＳｉＣエピタキシャルウェハのエピタキシャル層表面のＳｉドロップレット起因欠陥のマップを示す。
【００６６】
＜４インチ基板＞
（実施例２）
実施例２では、ＳｉＣ単結晶基板を変更し、４インチのものとした。その他の条件は実施例１と同一とした。
【００６７】
得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１９４個であり、Ｓｉドロップレットはほとんど確認されなかった。図９に、実施例２のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
【００６８】
（実施例３）
実施例３では、ランピング工程にかける時間を１／５にした点が実施例２と異なる。その他の条件は実施例２と同一とした。
結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）
第１条件：Ｃ／Ｓｉ比  ０．６、Ｃｌ／Ｓｉ比  ５．０
第２条件：Ｃ／Ｓｉ比  １．０、Ｃｌ／Ｓｉ比  ３．０
ランピング工程で成膜したエピタキシャル層の層厚：０．１μｍ
バッファ層の層厚：０．５μｍ
【００６９】
得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は１６４個であり、Ｓｉドロップレットはほとんど確認されなかった。図１０に、実施例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
【００７０】
（比較例３）
比較例３では、実施例２と結晶成長条件を変更した点以外、同様の条件でＳｉＣエピタキシャルウェハを作製した。
比較例３では、結晶成長条件（Ｃ／Ｓｉ比、Ｃｌ／Ｓｉ比）を途中で変更することなく以下の条件とした。
結晶成長条件：Ｃ／Ｓｉ比  １．０、Ｃｌ／Ｓｉ比  ３．０
すなわち、比較例３は比較例１とＳｉＣ単結晶基板のサイズを変更した点が異なる。
【００７１】
得られたＳｉＣエピタキシャルウェハの表面を実施例１と同様の手段で測定した。その結果、キャロット欠陥は２７７個と実施例２に比較して多く、Ｓｉドロップレットはほとんど見当たらなかった。図１１に、比較例３のＳｉＣエピタキシャルウェハのエピタキシャル層表面のキャロット欠陥のマップを示す。
【００７２】
実施例１〜３及び比較例１〜３の結果を以下の表１に示す。
【００７３】
【表１】
0006579710.tif 000002
【００７４】
初期のＣ／Ｓｉ比を低減することで、キャロット欠陥の数が３０〜４０％低減した。また成長途中でＣ／Ｓｉ比及びＣｌ／Ｓｉ比を変更することで、キャロット欠陥の発生を抑制しつつ、Ｓｉドロップレットの発生も抑制できる。
【符号の説明】
【００７５】
１…ＳｉＣ単結晶基板、２…エピタキシャル層、１Ａ…基底面転位、２Ａ…プリズム面積層欠陥
【図１】
0006579710.tif 000003
【図２】
0006579710.tif 000004
【図３】
0006579710.tif 000005
【図４】
0006579710.tif 000006
【図５】
0006579710.tif 000007
【図６】
0006579710.tif 000008
【図７】
0006579710.tif 000009
【図８】
0006579710.tif 000010
【図９】
0006579710.tif 000011
【図１０】
0006579710.tif 000012
【図１１】
0006579710.tif 000013