(57)【特許請求の範囲】
【請求項１】
第１の方向に延在するライン状の形状を有し、不純物を含有する第１のグラフェン層と、
前記第１のグラフェン層にコンタクトする第１のプラグと、
前記第１の方向に延在するライン状の形状を有し、前記不純物を含有し、かつ、前記第１の方向と垂直な第２の方向において、前記第１のグラフェン層から隔てて配置されている、第２のグラフェン層とを具備してなり、
前記第１のグラフェン層および前記第２のグラフェン層の各々は、前記第１の方向に配置されている第１の領域および前記第１の領域よりも抵抗が高く、前記第１の領域に隣接する第２の領域を含み、
前記第１のプラグは前記第１のグラフェン層の前記第１の領域にコンタクトし、
前記第１のグラフェン層の前記第２の領域および前記第２のグラフェン層の前記第２の領域は、それぞれ、前記第１のグラフェン層の一端の側面および前記第２のグラフェン層の一端の側面を含むことを特徴とする半導体装置。
【請求項２】
前記第１のグラフェン層の前記一端の前記側面が露出するように前記第１のグラフェン層を覆う第１の膜、前記第１のグラフェン層の前記一端の前記側面を覆う第２の膜、前記第２のグラフェン層の前記一端の前記側面が露出するように前記第２のグラフェン層を覆う第３の膜、前記第２のグラフェン層の前記一端の前記側面を覆う第４の膜をさらに具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のグラフェン層にコンタクトする第２のプラグをさらに具備してなり、前記第１のプラグおよび前記第２のプラグの一方は前記第１の領域の下面にコンタクトし、前記第１のプラグおよび前記第２のプラグの他方は前記第１の領域の上面にコンタクトすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のプラグおよび前記第２のプラグは、前記第２の領域にコンタクトせずに前記第１の領域にコンタクトすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の領域は、前記第２の領域よりも長いことを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
表面を有する基板をさらに具備してなり、
前記第１のグラフェン層および前記第２のグラフェン層は前記基板の前記表面上に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１のグラフェン層および前記第２のグラフェン層の各々において、前記第１の領域内の前記不純物の濃度は一定値以上であり、前記第２の領域は前記不純物の濃度が前記一定値よりも低い領域を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のグラフェン層および第２のグラフェン層の各々において、前記第２の領域内の前記不純物の濃度は前記側面から前記第１の領域に向かって増加することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１のグラフェン層および前記第２のグラフェン層の各々において、前記第１の領域および前記第２の領域は前記基板の前記表面の上から見て重なっていないことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１のプラグを形成する工程と、
前記第１のプラグとコンタクトするグラフェン層を形成する工程と、
前記グラフェン層の上面および側面を覆う膜を形成する工程と、
前記膜および前記グラフェン層をエッチングすることにより、前記グラフェン層の一端の側面を露出させる工程と、
前記露出された側面から前記グラフェン層の内部に不純物を導入することにより、前記グラフェン層内に第１の方向に配置された第１の領域および前記第１の領域よりも抵抗が高く、前記第１の領域に隣接し、前記露出された前記側面を含む第２の領域を形成する工程とを具備してなり、
前記第１のプラグは前記第１の領域にコンタクトすることを特徴とする半導体装置の製造方法。
【請求項１１】
前記グラフェン層の内部に不純物を導入することは、気化した不純物または液体の不純物を用いて行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、グラフェン層を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ配線構造において、配線の微細化が進み、電子の界面非弾性散乱による電気抵抗率の上昇、電流密度の増加、ストレスマイグレーションまたはエレクトロマイグレーションによる信頼性の劣化等の問題が生じている。ＬＳＩの配線材料として、低抵抗金属である銅が主に用いられているが、配線構造の微細化が進むと、上記問題が依然として発生する。
【０００３】
そこで、ＬＳＩの配線材料として、グラフェンを用いることが検討されている。グラフェンは、量子化伝導（いわゆる、Ballistic伝導）をすることが知られており、既存の金属材料に替わる超低抵抗材料として期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１５７９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、プラグとグラフェン層との間のコンタクト抵抗の増加を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の方向に延在するライン状の形状を有し、不純物を含有する第１のグラフェン層と、前記第１のグラフェン層にコンタクトする第１のプラグと、前記第１の方向に延在するライン状の形状を有し、前記不純物を含有し、かつ、前記第１の方向と垂直な第２の方向において、前記第１のグラフェン層から隔てて配置されている、第２のグラフェン層とを含む。前記第１のグラフェン層および前記第２のグラフェン層の各々は、前記第１の方向に配置されている第１の領域および前記第１の領域よりも抵抗が高く、前記第１の領域に隣接する第２の領域を含む。前記第１のプラグは前記第１のグラフェン層の前記第１の領域にコンタクトする。前記第１のグラフェン層の前記第２の領域および前記第２のグラフェン層の前記第２の領域は、それぞれ、前記第１のグラフェン層の一端の側面および前記第２のグラフェン層の一端の側面を含む。
【０００７】
実施形態の半導体装置の製造方法は、第１のプラグを形成する工程と、前記第１のプラグとコンタクトするグラフェン層を形成する工程と、前記グラフェン層の上面および側面を覆う膜を形成する工程とを含む。前記製造方法は、さらに、前記膜および前記グラフェン層をエッチングすることにより、前記グラフェン層の一端の側面を露出させる工程と、前記露出された側面から前記グラフェン層の内部に不純物を導入することにより、前記グラフェン層内に第１の方向に配置された第１の領域および前記第１の領域よりも抵抗が高く、前記第１の領域に隣接し、前記露出された前記側面を含む第２の領域を形成する工程とを含む。前記第１のプラグは前記１の領域にコンタクトする。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、第１の実施形態に係る半導体装置を示す平面図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂ断面図である。
【図１Ｃ】図１Ａの１Ｃ−１Ｃ断面図である。
【図２Ａ】図２Ａは、第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図２Ｂ】図２Ｂは、図２Ａの２Ｂ−２Ｂ断面図である。
【図２Ｃ】図２Ｃは、図２Ａの２Ｃ−２Ｃ断面図である。
【図３Ａ】図３Ａは、図２Ａに続く第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図３Ｂ】図３Ｂは、図３Ａの３Ｂ−３Ｂ断面図である。
【図３Ｃ】図３Ｃは、図３Ａの３Ｃ−３Ｃ断面図である。
【図４Ａ】図４Ａは、図３Ａに続く第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図４Ｂ】図４Ｂは、図４Ａの４Ｂ−４Ｂ断面図である。
【図４Ｃ】図４Ｃは、図４Ａの４Ｃ−４Ｃ断面図である。
【図５Ａ】図５Ａは、図４Ａに続く第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図５Ｂ】図５Ｂは、図５Ａの５Ｂ−５Ｂ断面図である。
【図５Ｃ】図５Ｃは、図５Ａの５Ｃ−５Ｃ断面図である。
【図６Ａ】図６Ａは、図５Ａに続く第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図６Ｂ】図６Ｂは、図６Ａの６Ｂ−６Ｂ断面図である。
【図６Ｃ】図６Ｃは、図６Ａの６Ｃ−６Ｃ断面図である。
【図７Ａ】図７Ａは、グラフェン層の第１および第２の領域の長手方向の不純物濃度の分布を模式的に示す図である。
【図７Ｂ】図７Ｂは、グラフェン層の第１の領域の幅方向の不純物濃度の分布を模式的に示す図である。
【図７Ｃ】図７４は、グラフェン層の第２の領域の幅方向の不純物濃度の分布を模式的に示す図である。
【図８Ａ】図８Ａは、第２の実施形態に係る半導体装置を示す平面図である。
【図８Ｂ】図８Ｂは、図８Ａの８Ｂ−８Ｂ断面図である。
【図９Ａ】図９Ａは、第２の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図９Ｂ】図９Ｂは、図９Ａの９Ｂ−９Ｂ断面図である。
【図１０Ａ】図１０Ａは、図９Ａに続く第２の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの１０Ｂ−１０Ｂ断面図である。
【図１１Ａ】図１１Ａは、第３の実施形態に係る半導体装置を示す平面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの１１Ｂ−１１Ｂ断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ａの１１Ｃ−１１Ｃ断面図である。
【図１２Ａ】図１２Ａは、第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａの１２Ｂ−１２Ｂ断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ａの１２Ｃ−１２Ｃ断面図である。
【図１３Ａ】図１３Ａは、図１２Ａに続く第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１３Ｂ】図１３Ｂは、図１３Ａの１３Ｂ−１３Ｂ断面図である。
【図１３Ｃ】図１３Ｃは、図１３Ａの１３Ｃ−１３Ｃ断面図である。
【図１４Ａ】図１４Ａは、図１３Ａに続く第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１４Ｂ】図１４Ｂは、図１４Ａの１４Ｂ−１４Ｂ断面図である。
【図１４Ｃ】図１４Ｃは、図１４Ａの１４Ｃ−１４Ｃ断面図である。
【図１５Ａ】図１５Ａは、図１４Ａに続く第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１５Ｂ】図１５Ｂは、図１５Ａの１５Ｂ−１５Ｂ断面図である。
【図１６Ａ】図１６Ａは、図１５Ａに続く第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１６Ｂ】図１６Ｂは、図１６Ａの１６Ｂ−１６Ｂ断面図である。
【図１６Ｃ】図１６Ｃは、図１６Ａの１６Ｃ−１６Ｃ断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本発明の実施形態を説明する。図面は、模式的または概念的なものであり、各図面の寸法および比率等は、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。
【００１０】
（第１の実施形態）
図１Ａは、第１の実施形態に係る半導体装置を示す平面図である。図１Ｂおよび図１Ｃは、それぞれ、図１Ａの１Ｂ−１Ｂ断面図および１Ｃ−１Ｃ断面図を示している。
【００１１】
図１Ｂおよび図１Ｃにおいて、１０は基板を示しており、基板１０上には層間絶縁膜２０が設けられている。基板１０は、例えば、シリコン基板等の半導体基板を含む。半導体基板上にはＭＯＳトランジスタやキャパシタ等の素子が形成されている。
【００１２】
層間絶縁膜２０中には基板１０に接続されるコンタクトプラグ（第１のプラグ）２１が設けられている。第１のプラグ２１の下面は、例えば、基板１０内の図示しないＭＯＳトランジスタのソース領域もしくはドレイン領域、または、図示しない配線に接続される。
【００１３】
層間絶縁膜２０上には配線を構成する複数のライン状のグラフェン層３０が設けられている。グラフェン層３０は不純物を含有する。上記配線は、例えば、メモリまたはロジック回路中の配線である。図１Ａおよび図１Ｃには四つのグラフェン層３０が示されているが、グラフェン層３０の個数は四つには限定されない。また、グラフェン層３０の形状はライン状には限定されない。
【００１４】
なお、本願明細書において、グラフェンは、単層グラフェン、および、複数の単層グラフェンが堆積された層（積層グラフェン）の少なくとも一方を含む。また、グラフェン層は、グラフェンを含む層である。
【００１５】
図１Ａおよび図１Ｂに示すように、グラフェン層３０は第１の領域３１および第２の領域３２を含んでおり、第１の領域３１は第２の領域３２に隣接している。そして、図１Ｂに示すように、第２の領域３２はグラフェン層３０の一端の側面Ｓ１を含んでいる。
【００１６】
第２の領域３２は第１の領域３１よりも抵抗が高い。第２の領域３２内の不純物濃度は第１の領域３１内の不純物濃度よりも低い。
【００１７】
図１Ｂおよび図１Ｃに示すように、第１のプラグ２１はグラフェン層３０の第１の領域３１下に配置されている。第１のプラグ２１の上面は、第１の領域３１の下面にコンタクトしている。すなわち、第１のプラグ２１の上面は、グラフェン層３０の下面のうち抵抗が低い第１の領域３１の下面にコンタクトしている。より詳細には、第１のプラグ２１の上面は、抵抗が高い第２の領域３２にコンタクトせずに第１の領域３１にコンタクトしている。そのため、第１のプラグ２１とグラフェン層３０との間のコンタクト抵抗の増加は効果的に抑制される。本実施形態では、第１のプラグ２１の上面は、第１の領域３１の下面に直接的にコンタクトしている。
【００１８】
図１Ｂおよび図１Ｃに示すように、グラフェン層３０の上面および側面にはパッシベーション膜（第１の膜）４０が設けられている。パッシベーション膜４０は、図１Ｂに示すように、グラフェン層３０の一端の側面Ｓ１が露出するように、グラフェン層３０を覆う。
【００１９】
パッシベーション膜４０上には層間絶縁膜（第２の膜）４１が設けられている。層間絶縁膜４１は、図１Ｂに示すように、グラフェン層３０の一端の側面Ｓ１を覆う。
【００２０】
図１Ｂに示すように、層間絶縁膜４１およびパッシベーション膜４０中にはグラフェン層３０に接続されるビアプラグ（第２のプラグ）４２が設けられている。第２のプラグ４２は第１の領域３１の上面上に配置されている。
【００２１】
第２のプラグ４２の下面は、第１の領域３１の上面にコンタクトしている。すなわち、第２のプラグ４２の下面は、グラフェン層３０の上面のうち抵抗が低い第１の領域３１の上面にコンタクトしている。より詳細には、第２のプラグ４２の下面は、抵抗が高い第２の領域３２にコンタクトせずに第１の領域３１の上面にコンタクトしている。そのため、第２のプラグ４２とグラフェン層３０との間のコンタクト抵抗の増加は効果的に抑制される。本実施形態では、第２のプラグ４２は第１の領域３１に直接的にコンタクトしている。
【００２２】
以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。
【００２３】
［図２Ａ、図２Ｂ、図２Ｃ］
基板１０上に層間絶縁膜２０が形成され、その後、層間絶縁膜２０を貫通し、基板１０に接続される第１のプラグ２１が形成される。
【００２４】
層間絶縁膜２０は、例えば、シリコン酸化膜またはシリコン窒化膜である。
【００２５】
第１のプラグ２１を形成するためのプロセスは、例えば、フォトリソグラフィプロセスおよびエッチングプロセスを用いて、層間絶縁膜２０中に基板１０の表面に達する接続孔（不図示）を形成すること、層間絶縁膜２０上に接続孔内を埋めるように導電膜を形成すること、ＣＭＰ（Chemical Mechanical Polishing）プロセスにより、接続孔外の導電膜を除去するとともに表面を平坦化することを含む。
【００２６】
次に、層間絶縁膜２０および第１のプラグ２１の上にグラフェン層３０が形成される。グラフェン層３０は、例えば、カーボンを含むソースガスを用いた低温ＣＶＤプロセスにより形成される。なお、以下の図においては基板１０は省略してある。
【００２７】
［図３Ａ、図３Ｂ、図３Ｃ］
グラフェン層３０上にハードマスク３５が形成される。ハードマスク３５は形成するべき配線（グラフェン配線）に対応するパターンを有する。ハードマスク３５の厚さは、例えば、１００ｎｍ以下である。
【００２８】
ハードマスク３５を形成するためのプロセスは、例えば、酸化物、窒化物および金属の少なくとも一つを含む単層または多層の膜を形成すること、フォトリソグラフィプロセスおよびエッチングプロセスを用いて上記膜を加工することを含む。酸化物は例えばＳｉＯ2 であり、窒化物は例えばＳｉ3 Ｎ4 であり、金属は例えばＷである。また、上記膜は、例えば、ＣＶＤプロセスまたはＰＶＤプロセスを用いて形成される。
【００２９】
ハードマスク３５をマスクに用いてエッチングによりグラフェン層３０を加工することにより、グラフェン層３０を複数のライン状の層に分割する。以下、各ライン状の層もグラフェン層３０という。
【００３０】
［図４Ａ、図４Ｂ、図４Ｃ］
図３Ａ−図３Ｃに示されたハードマスク３５が除去され、その後、層間絶縁膜２０およびグラフェン層３０はウエット処理を用いて洗浄される。
【００３１】
層間絶縁膜２０およびグラフェン層３０の上にパッシベーション膜４０が形成される。パッシベーション膜４０はグラフェン層３０の上面および側面を覆う。パッシベーション膜４０は、例えば、シリコン窒化物または窒化チタン等の窒化物を含む。パッシベーション膜４０は、例えば、ＡＬＤプロセスまたはＣＶＤプロセスを用いて形成される。
【００３２】
［図５Ａ、図５Ｂ、図５Ｃ］
図示しないレジストパターンをマスクにしてパッシベーション膜４０およびグラフェン層３０をエッチングすることにより、グラフェン層３０の一端の側面Ｓ１を露出させる。
【００３３】
パッシベーション膜４０はグラフェン層３０の側面Ｓ１以外の側面およびグラフェン層３０の上面を覆い、層間絶縁膜２０およびプラグ２１はグラフェン層３０の下面を覆っている。したがって、グラフェン層３０の側面Ｓ１以外の表面は露出されない。
【００３４】
その後、層間絶縁膜２０、グラフェン層３０およびパッシベーション膜４０はウエット処理を用いて洗浄される。
【００３５】
［図６Ａ、図６Ｂ、図６Ｃ］
グラフェン層３０の露出された側面Ｓ１からグラフェン層３０内に不純物を導入することにより、グラフェン層３０内に第１の領域３１および第２の領域３２を形成する。
【００３６】
グラフェン層３０内に不純物を導入する方法としては、例えば、１００℃から７００℃の範囲で加熱して気化した不純物を用いる方法（インターカレーション）や、液体の不純物を用いる方法がある。また、イオン性の不純物を用いる場合、グラフェン層３０に電圧を印加することで、グラフェン層３０内に不純物を導入することができる。
【００３７】
グラフェン層３０内に導入する不純物は、例えば、Ｌｉ、Ｎａ、Ｋ、Ｃｓ、Ｃａ、Ｓｒ、Ｂａ、Ｓｍ、Ｅｕ、Ｙｂ、Ｔｍ、Ｆ2 、Ｂｒ2 、ＩＣｌ、ＩＢｒ、ＭｇＣｌ2 、ＡｌＣｌ3 、ＦｅＣｌ3 、ＣｕＣｌ2 、ＳｂＣｌ5 、ＭｏＣｌ5 、ＡｓＦ5 、ＳｂＦ5 、ＮｂＦ5 、ＨＮＯ5 、Ｈ2 ＳＯ4 、Ｈ3 ＰＯ4 およびＨＦの少なくとも一つを含む。これらのうち、Ｌｉ、Ｎａ、Ｋ、Ｃｓ、Ｃａ、Ｓｒ、Ｂａ、Ｓｍ、Ｅｕ、Ｙｂ、Ｔｍはドナー型の不純物であり、残りがアクセプタ型の不純物である。
【００３８】
本実施形態では、第２の領域３２の長さＬは一定値（例えば１０μｍ）以上である。本実施形態では、長さＬは、言い換えれば、グラフェン層３０の側面Ｓ１側の一端から第１の領域３１までの距離である。第１の領域３１は第２の領域３２よりも長く、第１の領域３１の長さは、例えば、数１００μｍから数ｍｍまでの範囲内にある。
【００３９】
図７Ａは、グラフェン層３０の第１の領域３１および第２の領域３２の長手方向の不純物濃度（ドーピング濃度[ｃｍ-3]）の分布を模式的に示す図である。
【００４０】
図７Ａから、第２の領域３２内の不純物濃度は、第１の領域３１内の不純物濃度よりも低いことが分かる。第２の領域３２内の不純物濃度は、側面Ｓ１から第１の領域３１に向かって増加している。
【００４１】
第１の領域３１の不純物濃度の分布は、最小値が一定値（Ｎｃ）以上の不純物濃度を有する。本実施形態の場合、第１の領域３１の不純物濃度の分布は、最大値が一定値（Ｎｃ）よりも大きい不純物濃度を有する。第１の領域３１の不純物濃度の分布において、最小値および最小値がともに一定値（Ｎｃ）であっても構わない。一方、第２の領域３２の不純物濃度の分布は、最小値が一定値（Ｎｃ）未満の不純物濃度を有する。
【００４２】
すなわち、第２の領域３２内の不純物濃度は第１の領域３１内の不純物濃度よりも低く、そして、第２の領域３２内の不純物濃度は側面Ｓ１から第１の領域３１に向かって増加している。言い換えれば、第１の領域３１はその全体がＮｃ以上の不純物濃度を有する領域（高濃度領域）であり、第２の領域３２はその全体のほとんどがＮｃ未満の不純物濃度を有する領域（低濃度領域）である。
【００４３】
図７Ａに示される不純物濃度分布を有するグラフェン層３０が得られる理由は以下のように考えられる。
【００４４】
グラフェン層３０の側面Ｓ１は、グラフェン層３０内に不純物を導入するための表面（導入口）であるが、グラフェン層３０内に導入された不純物が抜け出す表面（排出口）でもある。そのため、側面Ｓ１から一定値未満の距離にある領域（不純物濃度が不安定な領域）内の不純物は側面Ｓ１から抜け出しやく、そして、側面Ｓ１に近い領域内の不純物ほど側面Ｓ１から抜け出しやすい。逆に、側面Ｓ１から一定値以上の距離にある領域（不純物濃度が安定している領域）内の不純物は側面Ｓ１から抜け出にくい。
【００４５】
不純物濃度が安定している領域（高濃度領域）と、不純物濃度が不安定な領域（低濃度領域）とではシート抵抗や抵抗率等で規定される抵抗値が異なる。抵抗値の違いは、例えば、ナノプローバーを用いて計測できる。また、ラマン分光解析などにより不純物のグラフェン層間への侵入具合をマクロに評価することで、上記の二つの領域を区別することができる。
【００４６】
本発明者等の研究によれば、上記距離Ｌは約１０μｍ以上であることが分かった。そのため、本実施形態では、Ｌ≧１０μｍとしてある。
【００４７】
第１の領域３１および第２の領域３２はそれぞれ高濃度領域（言い換えれば低抵抗領域）および低濃度領域（言い換えれば高抵抗領域）であり、そして、第１のプラグ２１は第２の領域にコンタクトせずに第１の領域３１にコンタクトする。したがって、上述したように、本実施形態によれば、第１のプラグ２１とグラフェン層３０との間のコンタクト抵抗の増加は効果的に抑制される。
【００４８】
図７Ｂは、グラフェン層３０の第１の領域３１の幅方向の不純物濃度の分布を模式的に示す図である。第１の領域３１の幅方向の不純物濃度は、一定値（Ｎｃ）以上の略一定値である。
【００４９】
図７Ｃは、グラフェン層３０の第２の領域３２の幅方向の不純物濃度の分布を模式的に示す図である。第２の領域３２の幅方向の不純物濃度は、一定値（Ｎｃ）未満の略一定値である。側面Ｓ１に近いほど、一般には、第２の領域３２の幅方向の不純物濃度は低くなる。
【００５０】
図７Ａ、図７Ｂおよび図７Ｃに示される不純物濃度の分布は、複数のグラフェン層３０（３０，３１）において確認される。
【００５１】
図６Ａ−図６Ｃの工程後、側面Ｓ１を覆うように、層間絶縁膜２０およびパッシベーション膜４０の上に層間絶縁膜４１が形成される。層間絶縁膜４１は酸化物または窒化物を含む。層間絶縁膜４１は、例えば、ＣＶＤプロセス、ＰＶＤプロセスまたはＡＬＤプロセスを用いて形成される。その後、層間絶縁膜４１およびパッシベーション膜４０中に第１の領域３１に達する接続孔を形成し、当該接続孔内に第２のプラグ４２を形成することにより、図１Ａ−図１Ｃに示された半導体装置が得られる。
【００５２】
第２のプラグ４２は第２の領域３２（低濃度領域、高抵抗領域）にコンタクトせずに第１の領域３１（高濃度領域、低抵抗領域）にコンタクトするので、第２のプラグ４２とグラフェン層３０との間のコンタクト抵抗の増加は効果的に抑制される。
【００５３】
（第２の実施形態）
図８Ａは、第２の実施形態に係る半導体装置を示す平面図である。図８Ｂは、図８Ａの８Ｂ−８Ｂ断面図である。
【００５４】
本実施形態が第１の実施形態と異なる点は、グラフェン層３０がさらに第３の領域３３を含んでいることにある。第３の領域３３は、第１の領域３１に隣接し、かつ、グラフェン層３０の他端の側面Ｓ２を含んでいる。第３の領域３３は、第２の領域３２と同様に、第１の領域３１よりも抵抗が高い。また、第３の領域３３内の不純物濃度は、第２の領域３２内の不純物濃度と同様に、第１の領域３１内の不純物濃度よりも低い。
【００５５】
以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。
【００５６】
まず、第１の実施形態と同様に、図２Ａ−図２Ｃから図４Ａ−図４Ｃまでの工程が行われる。
【００５７】
［図９Ａ、図９Ｂ］
図示しないレジストパターンをマスクにしてパッシベーション膜４０およびグラフェン層３０をエッチングすることにより、グラフェン層３０の一端の側面Ｓ１および他端の側面Ｓ２を露出させる。
【００５８】
パッシベーション膜４０はグラフェン層３０の側面Ｓ１およびＳ２以外の側面ならびにグラフェン層３０の上面を覆い、層間絶縁膜２０およびプラグ２１はグラフェン層３０の下面を覆っている。したがって、グラフェン層３０の側面Ｓ１およびＳ２以外の表面は露出されない。
【００５９】
その後、層間絶縁膜２０、グラフェン層３０およびパッシベーション膜４０はウエット処理を用いて洗浄される。
【００６０】
［図１０Ａ、図１０Ｂ］
グラフェン層３０の露出された側面Ｓ１およびＳ２からグラフェン層３０内に不純物を導入することにより、グラフェン層３０内に第１の領域３１、第２の領域３２および第３の領域を形成する。
【００６１】
本実施形態では、二つの側面Ｓ１およびＳ２からグラフェン層３０内に不純物を導入するので、グラフェン層３０内に導入される単位時間当たりの不純物の量が多くなるので、高不純物領域である第１の領域３１をより短い時間で形成することが可能となる。
【００６２】
その後、側面Ｓ１およびＳ２を覆うように、層間絶縁膜２０およびパッシベーション膜４０の上に層間絶縁膜４１を形成し、層間絶縁膜４１およびパッシベーション膜４０中に第１の領域３１に達する接続孔を形成し、当該接続孔内に第２のプラグ４２を形成することにより、図８Ａおよび図８Ｂに示された半導体装置が得られる。
【００６３】
（第３の実施形態）
図１１Ａは、第３の実施形態に係る半導体装置を示す平面図である。図１１Ｂおよび図１１Ｃは、それぞれ、図１１Ａの１１Ｂ−１１Ｂ断面図および１１Ｃ−１１Ｃ断面図を示している。
【００６４】
本実施形態が第１の実施形態と異なる点は、グラフェン層３０下に設けられた触媒下地層２２および触媒層２３、ならびに、グラフェン層３０上に設けられたハードマスク３５をさらに備えていることにある。すなわち、配線構造として、触媒下地層２２、触媒層２３、グラフェン層３０およびハードマスク３５を含む多層構造が用いられている。また、隣接する二つの多層配線構造の間にはエアギャップ６０が設けられている。
【００６５】
以下、本実施形態の半導体装置をその製造方法に従いながらさらに説明する。
【００６６】
［図１２Ａ、図１２Ｂ、図１２Ｃ］
図示しない基板上に層間絶縁膜２０が形成され、その後、層間絶縁膜２０を貫通し、基板に接続される第１のプラグ２１が形成される。
【００６７】
層間絶縁膜２０および第１のプラグ２１の上に触媒下地層２２が形成される。触媒下地層２２の材料は、例えば、Ｔａ、Ｔｉ、Ｒｕ、ＷもしくはＡｌ、またはその窒化物もしくは酸化物である。触媒下地層２２の厚さは、例えば、５０ｎｍ以下である。触媒下地層２２は省くことも可能である。
【００６８】
触媒下地層２２上に触媒層２３が形成される。触媒層２３は触媒下地層２２を介して第１のプラグ２１に接続される。触媒層２３の材料は、例えば、Ｃｏ、Ｎｉ、Ｆｅ、ＣｕもしくはＲｕ、または、その合金もしくは炭化物である。触媒層２３の厚さは、例えば、１００ｎｍ以下である。
【００６９】
［図１３Ａ、図１３Ｂ、図１３Ｃ］
触媒層２３上にグラフェン層３０が形成され、グラフェン層３０上にハードマスク３５が形成され、そして、ハードマスク３５をマスクに用いて、グラフェン層３０、触媒層２３および触媒下地層２２の積層体を加工することにより、当該積層体を複数のライン状の積層体に分割する。
【００７０】
［図１４Ａ、図１４Ｂ、図１４Ｃ］
層間絶縁膜２０、触媒下地層２２、触媒層２３、グラフェン層３０およびハードマスク３５の上にパッシベーション膜４０が形成される。パッシベーション膜４０は、触媒下地層２２、触媒層２３およびグラフェン層３０の側面、ならびに、ハードマスク３５の側面および上面を覆う。
【００７１】
本実施形態では、層間絶縁膜４１を形成した後に隣接する二つのグラフェン層３０の間にエアギャップが生じるように、パッシベーション膜４０で覆われた配線構造間の距離Ｄが３０ｎｍ以下、好ましくは、１０ｎｍ以下になるようにする。距離Ｄが一定値以下であると、配線構造間に十分なソースガスが供給されず、配線構造間は層間絶縁膜４１で埋め込まれない。距離Ｄは、配線構造間の距離やパッシベーション膜４０の厚さによって制御できる。
【００７２】
［図１５Ａ、図１５Ｂ］
図示しないレジストパターンをマスクにしてパッシベーション膜４０、ハードマスク３５、グラフェン層３０、触媒層２３および触媒下地層２２をエッチングすることにより、グラフェン層３０の一端の側面Ｓ１を露出させる。本実施形態の場合、ハードマスク３５、触媒層２３および触媒下地層２２の一端の側面も露出される。
【００７３】
［図１６Ａ、図１６Ｂ、図１６Ｃ］
グラフェン層３０の露出された側面Ｓ１からグラフェン層３０内に不純物を導入することにより、グラフェン層３０内に第１の領域３１および第２の領域３２を形成する。本実施形態では、第１のプラグ２１は、触媒下地層２２および触媒層２３を介して第１の領域３１に間接的にコンタクトする。
【００７４】
その後、層間絶縁膜４１およびエアギャップ６０を形成し、その後、層間絶縁膜４１およびパッシベーション膜４０中に第１の領域３１に達する接続孔を形成し、当該接続孔内に第２のプラグ４２を形成することにより、図１１Ａ−図１１Ｃに示された半導体装置が得られる。
【００７５】
なお、隣接する二つのハードマスク３５の間には層間絶縁膜４１が形成されても構わない。エアギャップの効果は、配線（グラフェン層）間の容量を低減することにあるからである。
【００７６】
また、第１の実施形態と同様に、配線構造間を埋めるように層間絶縁膜４１を形成しても構わない。この場合、ハードマスク３５は残さずに除去して方が良い。配線構造間のアスペクト比が小さくなり、配線構造間に十分なソースガスが供給されやすくなるからである。
【００７７】
また、第２の実施形態と同様に、グラフェン層３０がさらに第３の領域３３を含んでいても構わない。
【００７８】
以上述べた実施形態の半導体装置およびその製造方法の上位概念、中位概念および下位概念の一部または全ては、例えば以下のような付記１−２０で表現できる。
【００７９】
［付記１］
第１の領域および前記第１の領域よりも抵抗が高い第２の領域を含み、不純物を含有するグラフェン層と、
前記第１の領域にコンタクトする第１のプラグとを具備してなり、
前記第２の領域は前記グラフェン層の一端の側面を含むことを特徴とする半導体装置。
【００８０】
［付記２］
前記第１の領域内の前記不純物の濃度は一定値以上であり、前記第２の領域内は前記不純物の濃度が前記一定値よりも低い領域を含むことを特徴とする付記１に記載の半導体装置。
【００８１】
［付記３］
前記第１の領域は前記第２の領域に隣接することを特徴とする付記１または２に記載の半導体装置。
【００８２】
［付記４］
前記第２の領域内の前記不純物の濃度は、前記側面から前記第１の領域に向かって増加することを特徴とする付記３に記載の半導体装置。
【００８３】
［付記５］
前記側面が露出するように、前記グラフェン層を覆う第１の膜をさらに具備してなることを特徴とする付記３または４に記載の半導体装置。
【００８４】
［付記６］
前記側面を覆う第２の膜をさらに具備してなることを特徴とする付記５に記載の半導体装置。
【００８５】
［付記７］
前記第１の膜は窒化物を含み、前記第２の膜は酸化物または窒化物を含むことを特徴とする付記６に記載の半導体装置。
【００８６】
［付記８］
前記グラフェン層にコンタクトする第２のプラグをさらに具備してなり、前記第１のプラグおよび前記第２のプラグの一方は前記第１の領域の下面にコンタクトし、前記第１のプラグおよび前記第２のプラグの他方は前記第１の領域の上面にコンタクトすることを特徴とする付記１ないし７のいずれか１項に記載の半導体装置。
【００８７】
［付記９］
前記第１のプラグおよび前記第２のプラグは、前記第２の領域にコンタクトせずに前記第１の領域にコンタクトすることを特徴とする付記８に記載の半導体装置。
【００８８】
［付記１０］
前記第２の領域は、１０μｍ以上の長さを有することを特徴とする１ないし９のいずれか１項に記載の半導体装置。
【００８９】
［付記１１］
前記第１の領域は、前記第２の領域よりも長いことを特徴とする付記１ないし１０のいずれか１項に記載の半導体装置。
【００９０】
［付記１２］
前記グラフェン層は第３の領域をさらに含み、
前記第３の領域の領域は、前記第１の領域よりも抵抗が高く、かつ、前記グラフェン層の他端の側面を含むことを特徴とする付記１ないし１１のいずれか１項に記載の半導体装置。
【００９１】
［付記１３］
前記第３の領域内の前記不純物の濃度は、前記第１の領域内の前記不純物の濃度よりも低いことを特徴とする付記１１に記載の半導体装置。
【００９２】
［付記１４］
前記グラフェン層は配線を構成することを特徴とする付記１ないし１３のいずれか１項に記載の半導体装置。
【００９３】
［付記１５］
前記グラフェン層の前記第１および第２の領域に対応する抵抗が異なる二つの領域を含むグラフェン層をさらに具備しなることを特徴とする付記１ないし１４のいずれか１項に記載の半導体装置。
【００９４】
［付記１６］
前記不純物は、Ｌｉ、Ｎａ、Ｋ、Ｃｓ、Ｃａ、Ｓｒ、Ｂａ、Ｓｍ、Ｅｕ、Ｙｂ、Ｔｍ、Ｆ2 、Ｂｒ2 、ＩＣｌ、ＩＢｒ、ＭｇＣｌ2 、ＡｌＣｌ3 、ＦｅＣｌ3 、ＣｕＣｌ2 、ＳｂＣｌ5 、ＭｏＣｌ5 、ＡｓＦ5 、ＳｂＦ5 、ＮｂＦ5 、ＨＮＯ5 、Ｈ2 ＳＯ4 、Ｈ3 ＰＯ4 およびＨＦの少なくとも一つを含むことを特徴とする付記１ないし１５のいずれか１項に記載の半導体装置。
【００９５】
［付記１７］
第１のプラグを形成する工程と、
前記第１のプラグとコンタクトするグラフェン層を形成する工程と、
前記グラフェン層の上面および側面を覆う膜を形成する工程と、
前記膜および前記グラフェン層をエッチングすることにより、前記グラフェン層の一端の側面を露出させる工程と、
前記露出された側面から前記グラフェン層の内部に不純物を導入することにより、前記グラフェン層内に第１の領域および前記第１の領域よりも抵抗が高い第２の領域を形成する工程とを具備してなり、
前記第１のプラグは前記第１の領域にコンタクトすることを特徴とする半導体装置の製造方法。
【００９６】
［付記１８］
第２のプラグを形成する工程をさらに具備してなり、前記第１のプラグは前記グラフェン層の下面にコンタクトし、前記第２のプラグは前記グラフェン層の上面にコンタクトすることを特徴とする付記１７に記載の半導体装置の製造方法。
【００９７】
［付記１９］
前記グラフェン層の内部に不純物を導入することは、気化した不純物を用いて行われることを特徴とする付記１７に記載の半導体装置の製造方法。
【００９８】
［付記２０］
前記グラフェン層の内部に不純物を導入することは、液体の不純物を用いて行われることを特徴とする付記１７に記載の半導体装置の製造方法。
【００９９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１００】
Ｓ１，Ｓ２…側面、１０…基板、２０…層間絶縁膜、２１…コンタクトプラグ（第１のプラグ）、２２…触媒下地層、２３…触媒層、３０…グラフェン層、３１…第１の領域、３２…第２の領域、３３…第３の領域、３５…ハードマスク、４０…パッシベーション膜（第１の膜）、４１…層間絶縁膜（第２の膜）、４２…ビアプラグ（第２のプラグ）。
【図１Ａ】
0006542072.tif 000002
【図１Ｂ】
0006542072.tif 000003
【図１Ｃ】
0006542072.tif 000004
【図２Ａ】
0006542072.tif 000005
【図２Ｂ】
0006542072.tif 000006
【図２Ｃ】
0006542072.tif 000007
【図３Ａ】
0006542072.tif 000008
【図３Ｂ】
0006542072.tif 000009
【図３Ｃ】
0006542072.tif 000010
【図４Ａ】
0006542072.tif 000011
【図４Ｂ】
0006542072.tif 000012
【図４Ｃ】
0006542072.tif 000013
【図５Ａ】
0006542072.tif 000014
【図５Ｂ】
0006542072.tif 000015
【図５Ｃ】
0006542072.tif 000016
【図６Ａ】
0006542072.tif 000017
【図６Ｂ】
0006542072.tif 000018
【図６Ｃ】
0006542072.tif 000019
【図７Ａ】
0006542072.tif 000020
【図７Ｂ】
0006542072.tif 000021
【図７Ｃ】
0006542072.tif 000022
【図８Ａ】
0006542072.tif 000023
【図８Ｂ】
0006542072.tif 000024
【図９Ａ】
0006542072.tif 000025
【図９Ｂ】
0006542072.tif 000026
【図１０Ａ】
0006542072.tif 000027
【図１０Ｂ】
0006542072.tif 000028
【図１１Ａ】
0006542072.tif 000029
【図１１Ｂ】
0006542072.tif 000030
【図１１Ｃ】
0006542072.tif 000031
【図１２Ａ】
0006542072.tif 000032
【図１２Ｂ】
0006542072.tif 000033
【図１２Ｃ】
0006542072.tif 000034
【図１３Ａ】
0006542072.tif 000035
【図１３Ｂ】
0006542072.tif 000036
【図１３Ｃ】
0006542072.tif 000037
【図１４Ａ】
0006542072.tif 000038
【図１４Ｂ】
0006542072.tif 000039
【図１４Ｃ】
0006542072.tif 000040
【図１５Ａ】
0006542072.tif 000041
【図１５Ｂ】
0006542072.tif 000042
【図１６Ａ】
0006542072.tif 000043
【図１６Ｂ】
0006542072.tif 000044
【図１６Ｃ】
0006542072.tif 000045