(57)【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置された画素配列と、
前記画素配列の列毎に設けられた複数の列信号線と、
前記複数の列信号線の各々と一対一で接続され、並列に設けられた第１のアナログデジタル変換手段および第２のアナログデジタル変換手段と、前記第１のアナログデジタル変換手段の出力と前記第２のアナログデジタル変換手段の出力を加算平均する演算手段とを各々が備える複数の列信号処理手段と、
前記複数の列信号処理手段の各々において第１の画素の信号を前記第１のアナログデジタル変換手段でアナログデジタル変換するとともに第２の画素の信号を前記第２のアナログデジタル変換手段でアナログデジタル変換する場合に、前記第１の画素の信号をアナログデジタル変換して出力する期間と前記第２の画素の信号をアナログデジタル変換して出力する期間の少なくとも一部が重なるように制御する制御手段と、
を有することを特徴とする撮像装置。
【請求項２】
さらに、前記複数の列信号処理手段の各々は、前記演算手段による演算結果を所定の順番で出力する出力手段を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
さらに、前記複数の列信号処理手段を列毎に選択する水平走査手段を有することを特徴とする請求項１または２に記載の撮像装置。
【請求項４】
前記制御手段は、前記第１の画素の信号を前記第１のアナログデジタル変換手段でアナログデジタル変換する期間に、前記第２の画素の信号を列信号線に読み出すように制御することを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
【請求項５】
前記制御手段は、前記第１のアナログデジタル変換手段でアナログデジタル変換された前記第１の画素の信号を出力する期間に、前記第２の画素の信号を列信号線に読み出すように制御することを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記制御手段は、前記第１のアナログデジタル変換手段でアナログデジタル変換された前記第１の画素の信号を出力する期間に、前記第２の画素の信号を第２のアナログデジタル変換手段でアナログデジタル変換するように制御することを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関するものである。
【背景技術】
【０００２】
近年、デジタルスチルカメラやデジタルビデオカメラなど、撮像画像をデジタルデータとして保存することができる撮像装置が広く普及している。このような撮像装置に用いる撮像素子として、ＸＹアドレス方式で各画素信号を読み出すＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ（以下、ＣＭＯＳセンサ）がある。
【０００３】
ＣＭＯＳセンサは、画素のランダムアクセスが可能である点や、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサ（以下、ＣＣＤセンサ）と比較して信号読み出しが高速で、高感度、低消費電力といった特徴がある。
【０００４】
また、画素において光電変換した信号電荷を出力回路までそのまま転送するＣＣＤセンサと異なり、ＣＭＯＳセンサでは、各画素で電圧に変換された画素信号を列回路において信号処理してから出力する。そのため、画素信号に列回路で発生するノイズが加わることになる。そこで、ＣＭＯＳセンサにおいて列回路に列アンプを備え、列アンプにおいて画素信号を増幅することで、画素信号に対する列回路のノイズの比を改善する方法がある（特許文献１）。
【０００５】
しかしながら、列アンプにおいて画素信号を増幅すると列回路の動作電圧が高くなり、消費電力が増加する。その対策として、列回路にＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）変換回路を備えたＣＭＯＳセンサでは、消費電力の低減と動作電圧の低電圧化による高速化のために、列アンプを備えていないものがある（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３３３４６２号
【特許文献２】特開２００５−３２３３３１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２のＣＭＯＳセンサのように、列回路内に列アンプを備えていない構成においては、列回路で列ノイズが発生する。また、列ノイズを低減する方法として、同じ画素の信号を複数回読み出して、その都度加算するという方法もある。
【０００８】
しかしながら、ＣＭＯＳセンサにおいては、列回路の信号処理を実行してから加算する必要があるため、ノイズ低減処理に時間がかかり、フレームレートが大きく低下してしまうという問題が残る。
【０００９】
本発明は、このような点に鑑みてなされたものであり、列アンプを備えない構成において、画像信号の読み出し速度を低下させることなく、列回路で発生する列ノイズを低減させることを可能にした撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するためになされたものであり、複数の画素が行列状に配置された画素配列と、前記画素配列の列毎に設けられた複数の列信号線と、前記複数の列信号線の各々と一対一で接続され、並列に設けられた第１のアナログデジタル変換手段および第２のアナログデジタル変換手段と、前記第１のアナログデジタル変換手段の出力と前記第２のアナログデジタル変換手段の出力を加算平均する演算手段とを各々が備える複数の列信号処理手段と、前記複数の列信号処理手段の各々において第１の画素の信号を前記第１のアナログデジタル変換手段でアナログデジタル変換するとともに第２の画素の信号を前記第２のアナログデジタル変換手段でアナログデジタル変換する場合に、前記第１の画素の信号をアナログデジタル変換して出力する期間と前記第２の画素の信号をアナログデジタル変換して出力する期間の少なくとも一部が重なるように制御する制御手段と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、画像信号の読み出し速度を低下させることなく、画像信号に含まれる列ノイズを低減させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係る撮像装置の構成を示す図である。
【図２】本発明の実施例に係る撮像素子の概略構成を示す図である。
【図３】本発明の実施例に係る画素の回路構成を示す図である。
【図４】実施例１に係る列信号処理部の回路構成を示す図である。
【図５】実施例１に係る重ね読み動作タイミングを示す図である。
【図６】実施例１に係る重ね読み動作を示す図である。
【図７】実施例１に係るノイズ低減動作タイミングを示す図である。
【図８】実施例１に係るノイズ低減動作を示す図である。
【図９】実施例１に係るノイズ低減動作の演算を示す図である。
【図１０】実施例１の変形例に係るノイズ低減動作を示す図である。
【図１１】実施例２に係る列信号処理部の回路構成を示す図である。
【図１２】実施例２に係る重ね読み動作を示す図である。
【図１３】実施例２に係るノイズ低減動作を示す図である。
【図１４】実施例２に係るノイズ低減動作の演算を示す図である。
【図１５】実施例３に係るノイズ低減動作タイミングを示す図である。
【図１６】実施例３に係るノイズ低減動作を示す図である。
【図１７】実施例３の変形例に係るノイズ低減動作を示す図である。
【図１８】実施例４に係る列信号処理部の回路構成を示す図である。
【図１９】実施例５に係る撮像素子の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、添付図面を参照して本発明の実施例について詳細に説明する。なお、以下に説明する実施例は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施例に限定されるものではない。
【実施例１】
【００１４】
図１から図９を参照して、本発明の実施例１について説明する。図１は、本実施例に係る撮像装置の構成を示す図である。本実施例の撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに適用可能である。
【００１５】
図１に示す撮像装置は、光学系１１、撮像素子１２、信号処理部１３、圧縮伸張部１４、同期制御部１５、操作部１６、画像表示部１７および画像記録部１８を備えている。光学系１１は、被写体を結像させるためのレンズ、ズームや合焦を行うためのレンズ駆動機構、メカニカルシャッタ機構、絞り機構などを備えている。これらの可動部は、同期制御部１５からの制御信号に基づいて駆動される。
【００１６】
撮像素子１２は、ＸＹアドレス方式のＣＭＯＳセンサであり、同期制御部１５からの制御信号に応じて、露光や信号読み出し、リセットなどの撮像動作を実行する。そして、内蔵されるＡＤ変換回路によるアナログデジタル変換処理を経て、デジタル化された画像信号を出力する。
【００１７】
信号処理部１３は、同期制御部１５の制御の下で、撮像素子１２から入力されるデジタル化された画像信号に対して、各種信号処理を施す。圧縮伸張部１４は、同期制御部１５の制御の下で動作し、信号処理部１３で信号処理された画像信号に圧縮符号化処理を実行したり、同期制御部１５から供給された静止画像の符号化データを伸張復号化処理する。また、動画像の圧縮符号化／伸張復号化処理を実行してもよい。
【００１８】
同期制御部１５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などから構成されるマイクロコントローラである。そして、ＲＯＭなどに記憶されたプログラムを実行することにより、この撮像装置の各部を統括的に制御する。操作部１６は、例えばシャッタレリーズボタンなどの各種操作キーやレバー、ダイヤルなどから構成され、ユーザによる入力操作に応じた制御信号を同期制御部１５に出力する。
【００１９】
画像表示部１７は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などの表示デバイスや、これに対するインタフェース回路などからなり、同期制御部１５から供給された画像信号から表示させるための画像信号を生成する。そして、この信号を表示デバイスに供給して画像を表示させる。画像記録部１８は、例えば、可搬型の半導体メモリなどからなる記録媒体が接続され、圧縮伸張部１４により圧縮符号化された画像データファイルを同期制御部１５から受け取って記憶する。また、同期制御部１５からの制御信号を基に指定されたデータを読み出し、同期制御部１５に出力する。
【００２０】
ここで、上記の撮像装置における基本的な動作について説明する。静止画像の撮像前には、撮像素子１２から出力された画像信号が信号処理部１３に順次供給される。信号処理部１３は、撮像素子１２からの画像信号に対して画質補正処理を施し、カメラスルー画像の信号として、同期制御部１５を通じて画像表示部１７に供給する。これにより、カメラスルー画像が表示され、ユーザは表示画像を見て画角合わせを行うことが可能となる。
【００２１】
この状態で、操作部１６のシャッタレリーズボタンが押下されると、同期制御部１５の制御により、撮像素子１２からの１フレーム分の画像信号が、信号処理部１３に取り込まれる。信号処理部１３は、取り込んだ１フレーム分の画像信号に画質補正処理を施し、処理後の画像信号を圧縮伸張部１４に供給する。圧縮伸張部１４は、入力された画像信号を圧縮符号化し、生成した符号化データを同期制御部１５を通じて画像記録部１８に供給する。これにより、撮像された静止画像のデータファイルが画像記録部１８により記録媒体に記録される。
【００２２】
一方、記録媒体に記録された静止画像のデータファイルを再生する場合には、同期制御部１５は、操作部１６からの操作入力に応じて、画像記録部１８を制御して選択されたデータファイルを記録媒体から読み込む。そして、読み込んだデータファイルを圧縮伸張部１４に供給して伸張復号化処理を実行させる。復号化された画像信号は同期制御部１５を介して画像表示部１７に供給され、これにより静止画像が再生表示される。
【００２３】
また、動画像を記録する場合には、信号処理部１３で順次処理された画像信号に圧縮伸張部１４で圧縮符号化処理を施し、生成された動画像の符号化データを順次画像記録部１８に転送して記録媒体に記録する。さらに、画像記録部１８により記録媒体から動画像のデータファイルを読み出して圧縮伸張部１４に供給し、伸張復号化処理させて、画像表示部１７に供給することで、動画像が表示される。
【００２４】
図２は、本実施例に係る撮像素子（ＣＭＯＳセンサ）１２の概略構成を示す図である。図２に示すように、撮像素子１２は、後述する複数の画素２００が水平方向（行方向）および垂直方向（列方向）にマトリクス状（行列状）に配置された画素配列２０１を備えている。画素配列２０１において、１行目１列目の画素２００がＰ１１と表され、８行目６列目の画素がＰ８６と表される。
【００２５】
本実施例においては、６×８配列（８行６列）の画素２００を配置した例を説明するが、画素配列２０１における画素配列は、この数に限定されるものではなく、実際の撮像素子には、より多数の画素が配置されている。また、奇数行の画素２００にはＲ（赤）フィルタとＧ（緑）フィルタが交互に設けられ、偶数行の画素２００にはＧ（緑）フィルタとＢ（青）フィルタが交互に設けられる。すなわち、ＲＧとＧＢの繰り返しとなる２×２配列のベイヤー配列の色フィルタが配置されているものとする。
【００２６】
ＴＧ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）２１１は、図１の同期制御部１５からの制御信号に基づいて、撮像素子１２の各部の動作に必要な各種のクロック信号や制御信号などを出力する。その際、各種のクロック信号や制御信号などを制御線２７１、２８１、２８２、２８３、２８４、２８５、２８６を介して出力する。
【００２７】
垂直走査部２０２は、画素配列２０１の画素２００を１行ずつ選択し、選択した画素行のリセット動作や読み出し動作を駆動制御する。画素制御線２２１は、画素行毎に共通に接続され、垂直走査部２０２による行単位の駆動制御信号を伝達する。
【００２８】
奇数列信号線２３１は、奇数の画素列毎に共通に接続され、画素制御線２２１を介して垂直走査部２０２により選択された行の奇数列画素の信号が、それぞれ対応する奇数列信号線２３１に読み出される。偶数列信号線２３２は、偶数の画素列毎に共通に接続され、画素制御線２２１を介して垂直走査部２０２により選択された行の偶数列画素の信号が、それぞれ対応する偶数列信号線２３２に読み出される。
【００２９】
奇数列信号処理部２０３および偶数列信号処理部２０４は、それぞれ対応する偶数列信号線２３１および奇数列信号線２３２毎に設けられ、各列信号線を介して送られてくる行単位の画素信号それぞれに対して、後述する信号処理を実行する。
【００３０】
奇数列ランプ波発生部２０５および偶数列ランプ波発生部２０６は、対応する奇数列信号処理部２０３および偶数列信号処理部２０４の信号処理で用いられるランプ波信号をＴＧ２１１から供給される制御信号とクロック信号を基に作成する。奇数列参照信号線２４１および偶数列参照信号線２４２は、対応する奇数列ランプ波発生部２０５および偶数列ランプ波発生部２０６が発生したランプ波信号を、それぞれ対応する奇数列信号処理部２０３および偶数列信号処理部２０４に供給する。
【００３１】
奇数列水平走査部２０７は、奇数列選択線２５１を介して奇数列信号処理部２０３を列毎に選択し、各列の奇数列信号処理部２０３に記憶されているデジタル化された画素信号を奇数列出力線２６１を介して奇数列出力部２０９に転送するように制御する。偶数列水平走査部２０８は、偶数列選択線２５２を介して偶数列信号処理部２０４を列毎に選択し、各列の偶数列信号処理部２０４に記憶されているデジタル化された画素信号を偶数列出力線２６２を介して偶数列出力部２１０に転送するように制御する。奇数列出力部２０９および偶数列出力部２１０は、デジタル化された行単位の画素信号を図１の信号処理部１３へ出力する。
【００３２】
図３は、本実施例に係る撮像素子１２の画素２００の回路構成を示す図である。点線で囲われた画素２００は、画素配列２０１を構成する画素の１つを代表して示す。また、画素２００は、画素制御線２２１および列信号線２３１、２３２により他の回路と接続される。本実施例においては、奇数列画素（例えば画素Ｐ１１）を例にして説明するため、奇数列信号線２３１に接続している。偶数列画素（例えば画素Ｐ１２）も、偶数列信号線２３２に接続されること以外は、奇数列画素と同様であるので、説明を省略する。
【００３３】
奇数列信号線２３１は、負荷回路および奇数列信号処理部２０３に接続されると共に、１列の奇数列画素に共通して接続され、奇数列の画素信号を出力する。同様に、偶数列信号線２３２は、負荷回路および偶数列信号処理部２０４に接続されると共に、１列の偶数列画素に共通して接続され、偶数列の画素信号を出力する。
【００３４】
画素制御線２２１は、垂直走査部２０２に接続されると共に、１行の画素に共通して接続され、同じ１行の画素を同時に制御することで、リセットや信号読み出しを可能としている。なお、画素制御線２２１は、制御パルスｐＲが出力されるリセット制御線、制御パルスｐＴが出力される転送制御線、制御パルスｐＳＥＬが出力される垂直選択線を含む。
【００３５】
光電変換素子Ｄ１は、光を電荷に変換すると共に、変換された電荷を蓄積するフォトダイオードであり、ＰＮ接合のＰ側が接地され、Ｎ側が転送トランジスタ（転送スイッチ）Ｔ１のソースに接続されている。転送トランジスタ（転送スイッチ）Ｔ１は、ゲートが転送制御線に接続されるとともに、ドレインがＦＤ容量Ｃｆｄに接続され、光電変換素子Ｄ１からＦＤ容量Ｃｆｄへの電荷の転送を制御する。
【００３６】
ＦＤ容量Ｃｆｄは、一方が接地され、光電変換素子Ｄ１から転送された電荷を電圧に変換する際に電荷を蓄積する。ここで、転送トランジスタ（転送スイッチ）Ｔ１のドレインとＦＤ容量Ｃｆｄの他方の接続点をＦＤノード３０１と呼ぶことにする。リセットトランジスタ（リセットスイッチ）Ｔ２は、ゲートがリセット制御線に接続され、ドレインが電源電圧Ｖｄｄに接続されるとともに、ソースがＦＤ容量Ｃｆｄに接続され、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。
【００３７】
駆動トランジスタ（増幅部）Ｔｄｒｖは、画素内アンプを構成するトランジスタである。そして、ゲートがＦＤ容量Ｃｆｄに接続され、ドレインが電源電圧Ｖｄｄに接続されるとともに、ソースが選択トランジスタ（選択スイッチ）Ｔ３のドレインに接続され、ＦＤ容量Ｃｆｄの電圧に応じた電圧を出力する。
【００３８】
選択トランジスタ（選択スイッチ）Ｔ３は、ゲートが垂直選択線ｐＳＥＬに接続されるとともに、ソースが奇数列信号線２３１に接続され、駆動トランジスタＴｄｒｖの出力を画素２００の出力信号として、奇数列信号線２３１に出力する。
【００３９】
列信号線毎に設けられている負荷回路の負荷トランジスタＴｌｏｄは、ソースとゲートが接地され、ドレインが奇数列信号線２３１に接続されている。そして、奇数列信号線２３１を介して接続されている列の画素２００の駆動トランジスタＴｄｒｖとともに画素内アンプとなるソースフォロア回路を構成している。通常、画素２００の信号を出力する時は、負荷トランジスタＴｌｏｄをゲート接地の定電流源として動作させる。
【００４０】
本実施例の記載において、駆動トランジスタＴｄｒｖおよび負荷トランジスタＴｌｏｄ以外のトランジスタは、スイッチとして働く。そして、ゲートに接続されている制御線に出力される制御パルス信号がＨｉｇｈレベルのときに導通し（ＯＮ）、Ｌｏｗレベルのときに遮断する（ＯＦＦ）ものとする。
【００４１】
図４は、本実施例に係る撮像素子１２の奇数列信号処理部２０３の回路構成を示す図である。本実施例においては、奇数列画素に対応した奇数列信号処理部２０３を例にして説明する。偶数列画素に対応した偶数列信号処理部２０４の構成も、奇数列信号処理部２０３と同様であるので、その説明を省略する。
【００４２】
保持容量Ｃ１、Ｃ４は、一方が接地され、それぞれ奇数列信号線２３１からの画素信号を受け取り保持する。選択スイッチＳｗ１、Ｓｗ４は、それぞれ信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２により導通／遮断が制御され、奇数列信号線２３１から受け取った信号を、対応する保持容量Ｃ１、Ｃ４に転送する。
【００４３】
比較器Ｃｏｍｐ１、Ｃｏｍｐ２は、２つの入力を比較し、比較結果を出力する。例えば、入力される２つの信号の大小関係が逆転した時に、ＨｉｇｈレベルからＬｏｗレベルに出力信号が変化することで、比較結果を出力する。
【００４４】
結合容量Ｃ２、Ｃ５は、一方がそれぞれ対応する保持容量Ｃ１、Ｃ４に接続され、他方がそれぞれ対応する比較器Ｃｏｍｐ１、Ｃｏｍｐの一方の入力に接続される。結合容量Ｃ２、Ｃ５は、さらに、相関二重サンプリング（ＣＤＳ）を行うためのクランプ容量としても機能する。
【００４５】
結合容量Ｃ３、Ｃ６は、一方がそれぞれ対応する奇数列ランプ波信号線２４１に接続され、他方がそれぞれ対応する比較器Ｃｏｍｐ１、Ｃｏｍｐの他方の入力に接続される。
初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６は、それぞれ対応する初期化制御線に出力される制御パルスｐＣｒ１、ｐＣｒ２により導通／遮断が制御される。そして、比較器Ｃｏｍｐ１、Ｃｏｍｐの入力を初期化電圧Ｖｒｆにすることで、比較器Ｃｏｍｐ１、Ｃｏｍｐを初期化する。
【００４６】
カウンタ回路５１１、５２１は、カウンタ制御線から供給されるクロックｐＣＮＴを基にカウンタ動作を実行するとともに、対応する比較器Ｃｏｍｐ１、Ｃｏｍｐからの比較結果の信号を受けて、そのときのカウント値を出力する。このときのカウント値が、奇数列信号線２３１を介して受け取った画素信号をデジタル化した信号となっている。また、カウンタ回路５１１、５２１は、カウンタ制御線から供給されるクロックｐＣＮＴに応じて、ダウンカウントとアップカウントの切り換えが可能となっており、これを用いてノイズ低減を実現している。
【００４７】
ラッチ回路５１２、５２２は、対応するカウンタ回路５１１、５２１が出力するカウント値を一時的に保持するとともに、ラッチ制御線から供給される制御パルスｐＬＴＣに応じて、保持しているカウント値を出力する。
【００４８】
演算回路５１３は、演算制御線から供給される制御パルスｐＣＡＬに応じて、対応するラッチ回路５１２、５２２が出力するカウント値に対する所定の演算処理を実行する。演算処理の詳細については後述する。そして、演算回路５１３は、奇数列選択線２５１に出力される制御パルスｐＨ１、ｐＨ２に応じて、デジタル信号ＤＳｉｇ１、ＤＳｉｇ２を奇数列出力線２６１に出力する。なお、奇数列出力線２６１は、他の奇数列信号処理部２０３の演算回路５１３にもそれぞれ共通に接続されている。また、偶数列画素に対応した偶数列信号処理部２０４の演算回路にもデジタル出力線がそれぞれ共通に接続されている。
【００４９】
図２のＴＧ２１１からの制御線２８１は、制御パルスｐＳ１、ｐＳ２が出力される信号選択制御線、制御パルスｐＣｒ１、ｐＣｒ２が出力される初期化制御線を含む。さらに、制御パルスｐＣＮＴが出力されるカウンタ制御線、制御パルスｐＬＴＣが出力されるラッチ制御線、制御パルスｐＣＡＬが出力される演算制御線も含む。
【００５０】
図２の奇数列ランプ波発生部２０５からの奇数列参照信号線２４１は、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２をそれぞれ出力する２本の奇数列ランプ波信号線を含む。図２の奇数列水平走査部２０７からの奇数列選択線２５１は、制御パルスｐＨ１、ｐＨ２をそれぞれ出力する２本の水平選択線を含む。図２の奇数列出力部２０９に接続される奇数列出力線２６１は、デジタル信号ＤＳｉｇ１、ＤＳｉｇ２が出力される２本のデジタル出力線を含む。
【００５１】
このように、図４に示す奇数列信号処理部２０３は、２系統のアナログデジタル変換処理が可能な回路構成となっている。なお、本実施例の記載において、スイッチＳｗ１〜Ｓｗ６は、接続される制御線に出力される制御パルス信号がＨｉｇｈレベルのときに導通し（ＯＮ）、Ｌｏｗレベルのときに遮断する（ＯＦＦ）ものとする。
【００５２】
図５は、本実施例に係る撮像素子１２の重ね読み動作のタイミングを示す図である。図５を用いて、本実施例に係る撮像素子１２の重ね読み動作を説明する。
【００５３】
本実施例においては、画素配列２０１に配列された画素２００の内の連続する２行（例えば列方向に連続する画素Ｐ１１を含む行と画素Ｐ２１を含む行）の奇数列の画素（例えば画素Ｐ１１と画素Ｐ２１）から信号を読み出す場合について説明する。なお、ここでは、偶数列の画素（例えば列方向に連続する画素Ｐ１２と画素Ｐ２２）についての説明を省略するが、共通の偶数列信号線２３２および偶数列信号処理部２０４を用いて、奇数列の画素と同様に、重ね読み動作を実行することができる。
【００５４】
奇数行にある第１の画素Ｐ１１および偶数行にある第２の画素Ｐ２１について、ＦＤノード３０１をリセットした状態のＮ信号、ＦＤノード３０１に光電変換素子Ｄ１の電荷を転送した状態のＳ信号をそれぞれ読み出す。そして、共通の奇数列信号線２３１を用いて、第１の画素Ｐ１１の信号および第２の画素Ｐ２１の信号を時間差を付けて読み出し、それぞれアナログデジタル変換してデジタル化した画素信号を出力する。このようにして２行ずつの重ね読み動作を繰り返しながら画素配列２０１の画素から信号を読み出すことで、１回の撮影動作を実行する。
【００５５】
時刻ｔ０１において、水平同期信号ＨＤがＬｏｗレベルになる。水平同期信号ＨＤは、画素配列２０１に配列された画素２００の各々から行毎に信号を読み出す水平同期期間の始まるタイミングを示す。
【００５６】
時刻ｔ０２において、画素Ｐ１１を含む１行目の画素のリセット制御線の制御パルスｐＲ１をＨｉｇｈレベルにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。同時に、垂直選択線の制御パルスｐＳＥＬ１をＨｉｇｈレベルにして選択トランジスタＴ３をＯＮすることでソースフォロア回路を動作させ、ＦＤノード３０１の電位に対応する電圧を奇数列信号線２３１に出力する。
【００５７】
また、同時に、信号選択制御線の制御パルスｐＳ１をＨｉｇｈレベルにして選択スイッチＳｗ１をＯＮすることで、奇数列信号線２３１に出力された信号を保持容量Ｃ１に伝達する。さらに同時に、初期化制御線の制御パルスｐＣｒ１をＨｉｇｈレベルにして初期化スイッチＳｗ２、Ｓｗ３をＯＮすることで、比較器Ｃｏｍｐ１の入力を初期化電圧Ｖｒｆに設定する。
【００５８】
時刻ｔ０３において、リセット制御線の制御パルスｐＲ１をＬｏｗレベルにしてリセットトランジスタＴ２をＯＦＦする。その後、奇数列信号線２３１に出力された信号レベルが安定するのを待つ。このとき画素Ｐ１１から出力される信号Ｖｓｉｇが、ＦＤノード３０１をリセットした信号となるＮ信号Ｖｎ１である。
【００５９】
そして、奇数列信号線２３１に出力されたＮ信号Ｖｎ１の信号レベルが安定した時刻ｔ０４において、信号選択制御線の制御パルスｐＳ１をＬｏｗレベルにして選択スイッチＳｗ１をＯＦＦすることで、保持容量Ｃ１にＮ信号Ｖｎ１が保持される。
【００６０】
同時に、初期化制御線の制御パルスｐＣｒ１をＬｏｗレベルにして初期化スイッチＳｗ２、Ｓｗ３をＯＦＦすることで、比較器Ｃｏｍｐ１の入力電位の初期化を終了する。このとき、結合容量Ｃ２は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持していることになる。また、結合容量Ｃ３は、初期化電圧Ｖｒｆとランプ波Ｖｒｍｐ１が発生する前の奇数列ランプ波信号線の電圧との差分に相当する電位差をそれぞれ保持していることになる。
【００６１】
以上説明した時刻ｔ０２〜ｔ０４の期間を画素Ｐ１１のＮ信号Ｖｎ１の保持動作期間Ｔｎ１とする。そして、時刻ｔ０４以降において、Ｎ信号Ｖｎ１のＡＤ変換を実行する。
【００６２】
まず、時刻ｔ０４において、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線２４１にランプ波Ｖｒｍｐ１を出力する。このとき、結合容量Ｃ３は、初期化電圧Ｖｒｆとランプ波Ｖｒｍｐ１が発生する前の奇数列ランプ波信号線２４１の電圧との差分に相当する電位差を保持している。そのため、初期化電圧Ｖｒｆに対する変化分として、ランプ波Ｖｒｍｐ１が比較器Ｃｏｍｐ１に入力される。
【００６３】
また、結合容量Ｃ２は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持している。そのため、初期化電圧Ｖｒｆに対する変化分として、Ｎ信号Ｖｎ１が比較器Ｃｏｍｐに入力される。そして、比較器Ｃｏｍｐ１は、入力されたＮ信号Ｖｎ１とランプ波Ｖｒａｍｐ１とを比較する。
【００６４】
このとき、Ｎ信号Ｖｎ１に対応する比較器Ｃｏｍｐ１の入力は、初期化電圧Ｖｒｆに初期化されているため、理想的には差分となる信号は存在しないはずである。しかし、実際には、選択スイッチＳｗ１のスイッチングノイズによる変動や比較器Ｃｏｍｐ１の持つバラツキによるノイズ成分ｎが発生する。そして、初期化電圧Ｖｒｆにこれらのノイズ成分ｎが合算されたものが、Ｎ信号Ｖｎ１としてデジタル化されることになる。なお、初期化スイッチＳｗ２、Ｓｗ３のスイッチングノイズによる変動は、比較器Ｃｏｍｐ１の２つの入力それぞれに均等に発生すると仮定でき、比較においてキャンセルされるため、ここでは考慮しないものとする。
【００６５】
ランプ波Ｖｒｍｐ１の出力と同時に、ＴＧ２１１の制御により、カウンタ制御線に出力される制御パルスｐＣＮＴを介してカウンタ回路５１１をダウンカウントするように設定し、カウント動作を開始する。そして、時刻ｔ０５において、ランプ波Ｖｒｍｐ１の出力を終了する。
【００６６】
ここで、ランプ波Ｖｒｍｐ１の振幅は、比較器Ｃｏｍｐ１に入力されるＮ信号Ｖｎ１の振幅に対して十分余裕があればよい。そこで、あらかじめ取り得るＮ信号（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベル）の最大値を測定しておき、ランプ波Ｖｒａｍｐ１の振幅を奇数列ランプ波発生部２０５に設定する。
【００６７】
時刻ｔ０４〜ｔ０５のどこかで、比較器Ｃｏｍｐ１に入力されるランプ波Ｖｒｍｐ１の信号レベルとＮ信号Ｖｎ１の信号レベル（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベル）が一致する。ランプ波Ｖｒｍｐ１の信号レベルとＮ信号Ｖｎ１の信号レベルが一致した時点で、比較器Ｃｏｍｐ１から比較結果信号をカウンタ回路５１１に出力する。比較結果信号を受けたカウンタ回路５１１は、その時点でカウンタ動作を停止するとともに、カウンタの状態を保ってカウント値を保持する。
【００６８】
以上説明した時刻ｔ０４〜ｔ０５の期間を画素Ｐ１１のＮ信号Ｖｎ１のＡＤ変換期間ＴＡｎ１とする。この期間は、ＡＤ変換前のＮ信号Ｖｎ１を保持容量Ｃ１に保持しておかなければならない保持期間でもある。
【００６９】
次に、時刻ｔ０６において、転送制御線の制御パルスｐＴ１をＨｉｇｈレベルにして転送トランジスタＴ１をＯＮすることで、光電変換素子Ｄ１に蓄積されている電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１の信号として奇数列信号線２３１に出力する。また、同時に、信号選択制御線の制御パルスｐＳ１をＨｉｇｈレベルにして選択スイッチＳｗ１をＯＮすることで、奇数列信号線２３１に出力された光電変換素子Ｄ１の信号を保持容量Ｃ１に伝達する。
【００７０】
続いて、時刻ｔ０７において、転送制御線の制御パルスｐＴ１をＬｏｗレベルにして転送トランジスタＴ１をＯＦＦする。その後、奇数列信号線２３１に出力された信号レベルが安定するのを待つ。このときに画素Ｐ１１から出力される信号Ｖｓｉｇが、Ｎ信号Ｖｎ１に光電変換素子Ｄ１の電荷を読み出した信号Ｖｓ１が加わったＮ＋Ｓ信号Ｖｎｓ１である。
【００７１】
そして、奇数列信号線２３１に出力されたＮ＋Ｓ信号Ｖｎｓ１の信号レベルが安定した時刻ｔ０８において、信号選択制御線の制御パルスｐＳ１をＬｏｗレベルにして選択スイッチＳｗ１をＯＦＦすることで、保持容量Ｃ１にＮ＋Ｓ信号Ｖｎｓ１が保持される。以上説明した時刻ｔ０６〜ｔ０８の期間をＮ＋Ｓ信号Ｖｎｓ１の保持動作期間Ｔｓ１とする。
【００７２】
また、時刻ｔ０９において、リセット制御線の制御パルスｐＲ１をＨｉｇｈレベルにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。これにより、奇数列信号線２３１もリセットされる。そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ１０において、リセット制御線の制御パルスｐＲ１をＬｏｗレベルにしてリセットトランジスタＴ２をＯＦＦする。同時に、垂直選択線の制御パルスｐＳＥＬ１をＬｏｗレベルにして選択トランジスタＴ３をＯＦＦすることで、画素Ｐ１１を含む１行目の画素と奇数列信号線２３１を電気的に切り離す。そして、画素Ｐ１１を含む１行目の画素における次フレームの光電変換素子Ｄ１による電荷蓄積が開始される。
【００７３】
さらに、時刻ｔ０８以降において、比較器Ｃｏｍｐ１に入力されたＳ信号Ｖｓ１のＡＤ変換を実行する。まず、時刻ｔ０８において、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線２４１にランプ波Ｖｒｍｐ１を出力する。
【００７４】
ここでも、Ｎ信号Ｖｎ１のＡＤ変換時と同様に、初期化電圧Ｖｒｆに対する変化分として、ランプ波形Ｖｒｍｐ１が結合容量Ｃ３を介して比較器Ｃｏｍｐ１に入力される。また、Ｎ＋Ｓ信号Ｖｎｓ１が結合容量Ｃ２を介して比較器Ｃｏｍｐ１に入力される際に、結合容量Ｃ２は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持している。そのため、Ｎ＋Ｓ信号Ｖｎｓ１とＮ信号Ｖｎ１との差分であるＳ信号Ｖｓ１が、光電変換素子Ｄ１の電荷に対応した信号として比較器Ｃｏｍｐ１に入力されることになる。すなわち、結合容量Ｃ２をクランプ動作に利用したＣＤＳを実現している。そして、比較器Ｃｏｍｐ１は、入力されたＳ信号Ｖｓ１とランプ波Ｖｒｍｐ１とを比較する。
【００７５】
このとき、Ｎ信号Ｖｎ１のＡＤ変換時と同様に、選択スイッチＳｗ１のスイッチングノイズによる変動や比較器Ｃｏｍｐ１の持つバラツキによるノイズ成分ｎが合算されたものが、Ｓ信号Ｖｓ１としてデジタル化されることになる。
【００７６】
ランプ波Ｖｒｍｐ１の出力と同時に、ＴＧ２１１の制御により、カウンタ制御線に出力される制御パルスｐＣＮＴを介してカウンタ回路５１１をアップカウントするように設定し、Ｎ信号Ｖｎ１のＡＤ変換時に停止したカウント値からカウント動作を開始する。そして、時刻ｔ１７において、ランプ波Ｖｒｍｐ１の出力を終了する。
【００７７】
このとき発生させるランプ波Ｖｒａｍｐ１は、Ｎ信号Ｖｎ１のＡＤ変換時と同じ傾きを持つが、比較器Ｃｏｍｐ１に入力されるＳ信号Ｖｓ１の振幅に対して十分余裕がある振幅でなければならない。そこで、あらかじめ取り得るＳ信号の最大値を測定しておき、ランプ波Ｖｒａｍｐ１の振幅を奇数列ランプ波発生部２０５に設定する。
【００７８】
時刻ｔ０８〜ｔ１７のどこかで、比較器Ｃｏｍｐ１に入力されるランプ波Ｖｒｍｐ１の信号レベルとＳ信号Ｖｓ１の信号レベルが一致する。ランプ波Ｖｒｍｐ１の信号レベルとＳ信号Ｖｓ１の信号レベルが一致した時点で、比較器Ｃｏｍｐ１から比較結果信号をカウンタ回路５１１に出力する。比較結果信号を受けたカウンタ回路５１１は、その時点でカウント動作を停止し、カウント値とラッチ信号をラッチ回路５１２に出力する。
【００７９】
このとき、カウンタ回路５１１は、あらかじめダウンカウントしておいたＮ信号Ｖｎ１（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベルに相当）のカウント値からスタートする。そして、ノイズ成分ｎを含んだＳ信号Ｖｓ１をアップカウントしているので、ノイズ成分ｎがキャンセルされたＳ信号Ｖｓ１のカウント値をカウントすることができる。ラッチ信号を受けたラッチ回路５１２は、その時点でのカウント値を一時的に保持する。
【００８０】
また、時刻ｔ１７のランプ波Ｖｒｍｐ１の出力終了にともなって、ＴＧ２１１からラッチ制御線に出力される制御パルスｐＬＴＣと演算制御線に出力される制御パルスｐＣＡＬにより、ラッチ回路５１２が保持するカウント値を演算回路５１３に転送する。そして、画素Ｐ１１のデジタルＳ信号Ｄｓ１として記憶する。すなわち、演算回路５１３は、デジタルＳ信号Ｄｓ１を記憶して、水平選択線を介した要求に応じてそのまま出力するメモリとして動作する。
【００８１】
以上説明した時刻ｔ０８〜ｔ１７の期間を画素Ｐ１１のＳ信号Ｖｓ１のＡＤ変換期間ＴＡｓ１とする。この期間は、ＡＤ変換前のＮ＋Ｓ信号Ｖｎｓ１を保持容量Ｃ１に保持しておかなければならない保持期間でもある。
【００８２】
以上のような１行目の列信号処理動作において、画素Ｐ１１を含む１行目の画素の信号がそれぞれ対応する奇数列信号処理部２０３に読み出されて、ＡＤ変換後、演算回路５１３にデジタル信号として記憶される。
【００８３】
次に、時刻ｔ１８〜ｔ２２は１行目の水平出力動作期間であり、演算回路５１３に記憶された１行目の画素のデジタルＳ信号を出力する。時刻ｔ１８〜ｔ２２において、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御し、奇数列選択線２５１を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ１を発生させる。そして、選択された奇数列信号処理部２０３の演算回路５１３が記憶している１行目の画素のデジタルＳ信号ＤＳｉｇ１を、奇数列出力線２６１に出力する。
【００８４】
ここで、Ｓ信号Ｖｓ１をＡＤ変換している時刻ｔ１１において、画素Ｐ２１を含む２行目の画素からの信号読み出し動作を開始する。
【００８５】
時刻ｔ１１において、画素Ｐ２１を含む２行目の画素のリセット制御線の制御パルスｐＲ２をＨｉｇｈレベルにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。同時に、垂直選択線の制御パルスｐＳＥＬ２をＨｉｇｈレベルにして選択トランジスタＴ３をＯＮすることでソースフォロア回路を動作させ、ＦＤノード３０１の電位に対応する電圧を奇数列信号線２３１に出力する。
【００８６】
また、同時に、信号選択制御線の制御パルスｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ４をＯＮすることで、奇数列信号線２３１に出力された信号を保持容量Ｃ４に伝達する。さらに、同時に、初期化制御線の制御パルスｐＣｒ２をＨｉｇｈレベルにして初期化スイッチＳｗ５、Ｓｗ６をＯＮすることで、比較器Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆに設定する。
【００８７】
時刻ｔ１２において、リセット制御線の制御パルスｐＲ２をＬｏｗレベルにしてリセットトランジスタＴ２をＯＦＦする。その後、奇数列信号線２３１に出力された信号レベルが安定するのを待つ。このとき画素Ｐ２１から出力される信号Ｖｓｉｇが、ＦＤノード３０１をリセットした信号となるＮ信号Ｖｎ２である。
【００８８】
そして、奇数列信号線２３１に出力されたＮ信号Ｖｎ２の信号レベルが安定した時刻ｔ１３において、信号選択制御線の制御パルスｐＳ２をＬｏｗレベルにして選択スイッチＳｗ４をＯＦＦすることで、保持容量Ｃ４にＮ信号Ｖｎ２が保持される。
【００８９】
同時に、初期化制御線の制御パルスｐＣｒ２をＬｏｗレベルにして初期化スイッチＳｗ５、Ｓｗ６をＯＦＦすることで、比較器Ｃｏｍｐ２の入力電位の初期化を終了する。このとき、結合容量Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎ２の差分に相当する電位差を保持していることになる。また、結合容量Ｃ６は、初期化電圧Ｖｒｆとランプ波Ｖｒａｍｐ２が発生する前の奇数列ランプ波信号線の電圧との差分に相当する電位差をそれぞれ保持していることになる。
【００９０】
以上説明した時刻ｔ１１〜ｔ１３の期間を画素Ｐ２１のＮ信号Ｖｎ２の保持動作期間Ｔｎ２とする。そして、時刻ｔ１３以降において、Ｎ信号Ｖｎ２のＡＤ変換を実行する。
【００９１】
まず、時刻ｔ１３において、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線２４１にランプ波Ｖｒｍｐ２を出力する。このとき、結合容量Ｃ６は、初期化電圧Ｖｒｆとランプ波Ｖｒｍｐ２が発生する前の奇数列ランプ波信号線２４１の電圧との差分に相当する電位差を保持している。そのため、初期化電圧Ｖｒｆに対する変化分として、ランプ波Ｖｒｍｐ２が比較器Ｃｏｍｐ２に入力される。
【００９２】
また、結合容量Ｃ２は、初期化電圧ＶｒｆとＮ信号Ｖｎ２の差分に相当する電位差を保持している。そのため、初期化電圧Ｖｒｆに対する変化分として、Ｎ信号Ｖｎ２が比較器Ｃｏｍｐに入力される。そして、比較器Ｃｏｍｐ２は、入力されたＮ信号Ｖｎ２とランプ波Ｖｒａｍｐ２とを比較する。
【００９３】
このとき、Ｎ信号Ｖｎ２に対応する比較器Ｃｏｍｐ２の入力は、初期化電圧Ｖｒｆに初期化されているため、理想的には差分となる信号は存在しないはずである。しかし、実際には、選択スイッチＳｗ４のスイッチングノイズによる変動や比較器Ｃｏｍｐ２の持つバラツキによるノイズ成分ｎが発生する。そして、初期化電圧Ｖｒｆにこれらのノイズ成分ｎが合算されたものが、Ｎ信号Ｖｎ２としてデジタル化されることになる。なお、初期化スイッチＳｗ５、Ｓｗ６のスイッチングノイズによる変動は、比較器Ｃｏｍｐ２の２つの入力それぞれに均等に発生すると仮定でき、比較においてキャンセルされるため、ここでは考慮しないものとする。
【００９４】
ランプ波Ｖｒｍｐ２の出力と同時に、ＴＧ２１１の制御により、カウンタ制御線に出力される制御パルスｐＣＮＴを介してカウンタ回路５２１をダウンカウントするように設定し、カウント動作を開始する。そして、時刻ｔ１４において、ランプ波Ｖｒｍｐ２の出力を終了する。
【００９５】
ここで、ランプ波Ｖｒｍｐ２の振幅は、比較器Ｃｏｍｐ２に入力されるＮ信号Ｖｎ２の振幅に対して十分余裕があればよい。そこで、あらかじめ取り得るＮ信号（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベル）の最大値を測定しておき、ランプ波Ｖｒｍｐ２の振幅を奇数列ランプ波発生部２０５に設定する。
【００９６】
時刻ｔ１３〜ｔ１４のどこかで、比較器Ｃｏｍｐ２に入力されるランプ波Ｖｒｍｐ２の信号レベルとＮ信号Ｖｎ２の信号レベル（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベル）が一致する。ランプ波Ｖｒｍｐ２の信号レベルとＮ信号Ｖｎ２の信号レベルが一致した時点で、比較器Ｃｏｍｐ２から比較結果信号をカウンタ回路５２１に出力する。比較結果信号を受けたカウンタ回路５２１は、その時点でカウンタ動作を停止するとともに、カウンタの状態を保ってカウント値を保持する。
【００９７】
以上説明した時刻ｔ１３〜ｔ１４の期間を画素Ｐ２１のＮ信号Ｖｎ２のＡＤ変換期間ＴＡｎ２とする。この期間は、ＡＤ変換前のＮ信号Ｖｎ２を保持容量Ｃ４に保持しておかなければならない保持期間でもある。
【００９８】
次に、時刻ｔ１５において、転送制御線の制御パルスｐＴ２をＨｉｇｈレベルにして転送トランジスタＴ１をＯＮすることで、光電変換素子Ｄ１に蓄積されている電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１の信号として奇数列信号線２３１に出力する。また、同時に、信号選択制御線の制御パルスｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ４をＯＮすることで、奇数列信号線２３１に出力された光電変換素子Ｄ１の信号を保持容量Ｃ１に伝達する。
【００９９】
続いて、時刻ｔ１６において、転送制御線の制御パルスｐＴ２をＬｏｗレベルにして転送トランジスタＴ１をＯＦＦする。その後、奇数列信号線２３１に出力された信号レベルが安定するのを待つ。このときに画素Ｐ２１から出力される信号Ｖｓｉｇが、Ｎ信号Ｖｎ２に光電変換素子Ｄ１の電荷を読み出した信号Ｖｓ２が加わったＮ＋Ｓ信号Ｖｎｓ２である。
【０１００】
そして、奇数列信号線２３１に出力されたＮ＋Ｓ信号Ｖｎｓ２の信号レベルが安定した時刻ｔ１７において、信号選択制御線の制御パルスｐＳ２をＬｏｗレベルにして選択スイッチＳｗ４をＯＦＦすることで、保持容量Ｃ４にＮ＋Ｓ信号Ｖｎｓ２が保持される。以上説明した時刻ｔ１５〜ｔ１７の期間をＮ＋Ｓ信号Ｖｎｓ２の保持動作期間Ｔｓ２とする。
【０１０１】
また、時刻ｔ１８において、リセット制御線の制御パルスｐＲ２をＨｉｇｈレベルにしてリセットトランジスタＴ２をＯＮすることで、ＦＤノード３０１の電位を電源電圧Ｖｄｄにリセットする。これにより、奇数列信号線２３１もリセットされる。そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ１９において、リセット制御線の制御パルスｐＲ２をＬｏｗレベルにしてリセットトランジスタＴ２をＯＦＦする。同時に、垂直選択線の制御パルスｐＳＥＬ２をＬｏｗレベルにして選択トランジスタＴ３をＯＦＦすることで、画素Ｐ２１を含む２行目の画素と奇数列信号線２３１を電気的に切り離す。そして、画素Ｐ２１を含む２行目の画素における次フレームの光電変換素子Ｄ１による電荷蓄積が開始される。
【０１０２】
さらに、時刻ｔ１７以降において、比較器Ｃｏｍｐ２に入力されたＳ信号Ｖｓ２のＡＤ変換を実行する。まず、時刻ｔ１７において、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線２４１にランプ波Ｖｒｍｐ２を出力する。
【０１０３】
ここでも、Ｎ信号Ｖｎ２のＡＤ変換時と同様に、初期化電圧Ｖｒｆに対する変化分として、ランプ波形Ｖｒｍｐ２が結合容量Ｃ６を介して比較器Ｃｏｍｐ２に入力される。また、Ｎ＋Ｓ信号Ｖｎｓ２が結合容量Ｃ５を介して比較器Ｃｏｍｐ２に入力される際に、結合容量Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎ２の差分に相当する電位差を保持している。そのため、Ｎ＋Ｓ信号Ｖｎｓ２とＮ信号Ｖｎ２との差分であるＳ信号Ｖｓ２が、光電変換素子Ｄ１の電荷に対応した信号として比較器Ｃｏｍｐ２に入力されることになる。すなわち、結合容量Ｃ５をクランプ動作に利用したＣＤＳを実現している。そして、比較器Ｃｏｍｐ２は、入力されたＳ信号Ｖｓ２とランプＶｒｍｐ２とを比較する。
【０１０４】
このとき、Ｎ信号Ｖｎ２のＡＤ変換時と同様に、選択スイッチＳｗ４のスイッチングノイズによる変動や比較器Ｃｏｍｐ２の持つバラツキによるノイズ成分ｎが合算されたものが、Ｓ信号Ｖｓ１としてデジタル化されることになる。
【０１０５】
ランプ波Ｖｒｍｐ２の出力と同時に、ＴＧ２１１の制御により、カウンタ制御線に出力される制御パルスｐＣＮＴを介してカウンタ回路５２１をアップカウントするように設定し、Ｎ信号Ｖｎ２のＡＤ変換時に停止したカウント値からカウント動作を開始する。そして、時刻ｔ２０において、ランプ波Ｖｒｍｐ２の出力が終了する。
【０１０６】
このとき発生させるランプ波Ｖｒｍｐ２は、Ｎ信号Ｖｎ２のＡＤ変換時と同じ傾きを持つが、比較器Ｃｏｍｐ２に入力されるＳ信号Ｖｓ２の振幅に対して十分余裕がある振幅でなければならない。そこで、あらかじめ取り得るＳ信号の最大値を測定しておき、ランプ波Ｖｒｍｐ２の振幅を奇数列ランプ波発生部２０５に設定する。
【０１０７】
時刻ｔ１７〜ｔ２０のどこかで、比較器Ｃｏｍｐ２に入力されるランプ波Ｖｒｍｐ２の信号レベルとＳ信号Ｖｓ２の信号レベルが一致する。ランプ波Ｖｒｍｐ２の信号レベルとＳ信号Ｖｓ２の信号レベルが一致した時点で、比較器Ｃｏｍｐ２から比較結果信号をカウンタ回路５２１に出力する。比較結果信号を受けたカウンタ回路５２１は、その時点でカウント動作を停止し、カウント値とラッチ信号をラッチ回路５２２に出力する。
【０１０８】
このとき、カウンタ回路５２１は、あらかじめダウンカウントしておいたＮ信号Ｖｎ２（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベルに相当）のカウント値からスタートする。そして、ノイズ成分ｎを含んだＳ信号Ｖｓ２をアップカウントしているので、ノイズ成分ｎがキャンセルされたＳ信号Ｖｓ２のカウント値をカウントすることができる。ラッチ信号を受けたラッチ回路５２２は、その時点でのカウント値を一時的に保持する。
【０１０９】
また、時刻ｔ２０のランプ波Ｖｒｍｐ２の出力終了にともなって、ＴＧ２１１からラッチ制御線に出力される制御パルスｐＬＴＣと演算制御線に出力される制御パルスｐＣＡＬにより、ラッチ回路５２２が保持するカウント値を演算回路５１３に転送する。そして、画素Ｐ２１のデジタルＳ信号Ｄｓ２として記憶する。すなわち、演算回路５１３は、デジタルＳ信号Ｄｓ２を記憶して、水平選択線を介した要求に応じてそのまま出力するメモリとして動作する。
【０１１０】
以上説明した時刻ｔ１７〜ｔ２０の期間を画素Ｐ２１のＳ信号Ｖｓ２のＡＤ変換期間ＴＡｓ２とする。この期間は、ＡＤ変換前のＮ＋Ｓ信号Ｖｎｓ２を保持容量Ｃ４に保持しておかなければならない保持期間でもある。
【０１１１】
以上のような２行目の列信号処理動作において、画素Ｐ２１を含む２行目の画素の信号がそれぞれ対応する奇数列信号処理部２０３に読み出されて、ＡＤ変換後、演算回路５１３にデジタル信号として記憶される。
【０１１２】
次に、時刻ｔ２１〜ｔ２３は２行目の水平出力動作期間であり、演算回路５１３に記憶された２行目の画素のデジタルＳ信号を出力する。時刻ｔ２１〜ｔ２３において、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御し、奇数列選択線２５１を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ２を発生させる。そして、選択された奇数列信号処理部２０３の演算回路５１３が記憶している２行目の画素のデジタルＳ信号ＤＳｉｇ２を、奇数列出力線２６１に出力する。
【０１１３】
以上説明したように、画素Ｐ１１を含む１行目の画素と画素Ｐ２１を含む２行目の画素が共通の奇数列信号線２３１を時分割で利用することで、画素信号の重ね読み動作を実行する。また、奇数列信号処理部２０３では、２系統のＡＤ変換が可能となっているので、１行目の画素信号と２行目の画素信号の画素読み動作の時間差をもって、２系統のＡＤ変換が実行される。そして、奇数列出力線２６１も２系統のデジタル出力線を備えているので、演算回路５１３が記憶している１行目の画素と２行目の画素のデジタルＳ信号も、同様に時間差をもって出力することになる。
【０１１４】
このようにして、所定の順番で選択された奇数列信号処理部２０３から、時間差を持った２行分の画素のデジタルＳ信号が出力され、２系統のデジタル出力線を介して奇数列出力部２０９から並列に出力され、２行分の画素の信号の出力が完了する。
【０１１５】
重ね読み動作においては、１行目の画素のＳ信号Ｖｓ１をＡＤ変換している途中の時刻ｔ１１において、２行目の画素のＮ信号Ｖｎ２を奇数列信号線２３１に出力している。このとき、１行目の画素のＳ信号Ｖｓ１の保持期間でもあるＡＤ変換期間ＴＡｓ１と２行目の画素のＮ信号Ｖｎ２の保持動作期間Ｔｎ２が共通期間を持つことで少なくとも一部が重なっている。
【０１１６】
また、１行目の画素のＳ信号Ｖｓ１の保持期間でもあるＡＤ変換期間ＴＡｓ１と２行目の画素のＮ信号Ｖｎ２のＡＤ変換期間ＴＡｎ２が共通期間を持つことで少なくとも一部が重なっている。さらに、１行目の画素のＳ信号Ｖｓ１をＡＤ変換している途中の時刻ｔ１５において、２行目の画素のＳ信号Ｖｓ２を奇数列信号線２３１に出力している。
【０１１７】
このとき、１行目の画素のＳ信号Ｖｓ１の保持期間でもあるＡＤ変換期間ＴＡｓ１と２行目の画素のＳ信号Ｖｓ２の保持動作期間Ｔｓ２が共通期間を持つことで少なくとも一部が重なっている。これにより、１行目の画素のＮ信号Ｖｎ１、Ｓ信号Ｖｓ１の読み出しとＡＤ変換、２行目の画素のＮ信号Ｖｎ２、Ｓ信号Ｖｓ２の読み出しとＡＤ変換を順番に実行する場合に比べて、水平同期期間の短縮が可能となっている。そのため、重ね読み動作におけるフレームレートの向上が実現できることになる。
【０１１８】
１行目の画素信号の出力が完了した後、時刻ｔ２２の水平同期信号により、３行目の読み出し動作が開始されるが、動作は１行目と同様であるので、図５では記載を省略している。以上の動作が、水平同期信号に同期して開始行から２行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は行毎にずれていくことになる。
【０１１９】
そして、２行毎に１水平同期期間ｔ０１〜ｔ２２の動作を繰り返すことで、画素配列２０１の画素を２行毎に読み出すことができる。
【０１２０】
図６は、本実施例に係る撮像素子１２の重ね読み動作の連続動作を示す図である。動作Ｏｐｒ１は、奇数行の画素の読み出しからデジタル出力線を介した奇数行のデジタル画素信号ＤＳｉｇ１の出力までを示し、動作Ｏｐｒ２は、偶数行の画素の読み出しからデジタル出力線を介した偶数行のデジタル画素信号ＤＳｉｇ２の出力までを示す。
【０１２１】
また、画素配列２０１の読み出し画素の行番号をｋとする。そして、図５に対応するｋ行目のＮ信号Ｖｎｋの保持動作期間ＴｎｋおよびＡＤ変換期間ＴＡｎｋ、ｋ行目のＳ信号Ｖｎｓｋの保持動作期間ＴｓｋおよびＡＤ変換期間ＴＡｓｋを、それぞれｎｋ、Ａｎｋ、ｓｋ、Ａｓｋとして模式的に表す。
【０１２２】
そして、図５の時刻ｔ１８〜ｔ２２に示す１行目の水平出力動作期間、および、時刻ｔ２１〜ｔ２３に示す２行目の水平出力動作期間も、同様に、図５に対応するｋ行目の水平出力動作期間Ｄｏｕｔｋとして模式的に表す。
【０１２３】
図６において、動作Ｏｐｒ１の時刻ｓ０１〜ｓ０４の期間は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。動作Ｏｐｒ２の時刻ｓ０４〜ｓ０７の期間は、２行目の画素の信号が奇数列信号線２３１に読み出される動作期間となっている。これは、図５において説明したように、１行目の画素と２行目の画素が、共通の奇数列信号線２３１を時分割で利用した画素読み動作を実行することで実現している。
【０１２４】
そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０９、ｓ１３として動作させると、動作Ｏｐｒ１では、水平同期信号ＨＤに同期して奇数行の画素を読み出すことになる。そして、動作Ｏｐｒ２では、奇数行の画素が奇数列信号線２３１に読み出される動作期間の時間差を付けたタイミングである時刻ｓ０４、ｓ１０、ｓ１４から偶数行の画素を読み出すことができる。これより、画素配列２０１の画素の信号を２行毎に読み出す重ね読み動作を連続して実行できることがわかる。
【０１２５】
図７は、本実施例に係る撮像素子１２のノイズ低減動作のタイミングを示す図である。なお、図７においては、図５と同じ符号および同じタイミングを流用してノイズ低減動作を説明する。
【０１２６】
ノイズ低減動作では、１行目の画素について、ＦＤノード３０１をリセットしたＮ信号、および、ＦＤノード３０１に光電変換素子Ｄ１の電荷を読み出したＳ信号の読み出しを行う。そして、奇数列信号線２３１を用いて読み出された１行目の画素の信号にアナログデジタル変換処理を実行して、デジタル化した画素信号を出力する。
【０１２７】
このときに、奇数列信号処理部２０３では、２系統のアナログデジタル変換処理が可能となっているので、１行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。そして、２系統のアナログデジタル変換結果に対して、演算回路５１４において所定の演算を実行して出力する。このようにして、ノイズ低減動作を繰り返して、画素配列２０１の画素を読み出すことで、１回の撮影動作を実行することができる。
【０１２８】
時刻ｔ０１は、あらかじめ設定された露光時間経過後に、ノイズ低減動作を行う水平同期期間の始まりを示す。時刻ｔ０２〜ｔ１０の期間の画素Ｐ１１を含む１行目の画素信号読み出し動作については、図５と同じとなっているので、詳細な説明は省略する。
【０１２９】
まず、時刻ｔ０２において、リセット制御線に出力される制御パルスｐＲ１および垂直選択線に出力される制御パルスｐＳＥＬ１をＨｉｇｈレベルにする。そして、ＦＤノード３０１の電位をリセットして、リセットした電位に対応する電圧を奇数列信号線２３１に出力する。
【０１３０】
同時に、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＮすることで、奇数列信号線２３１に出力された信号を保持容量Ｃ１、Ｃ４に伝達する。
【０１３１】
さらに、同時に、初期化制御線に出力される制御パルスｐＣｒ１、ｐＣｒ２をＨｉｇｈレベルにして初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６をＯＮすることで、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆに設定する。
【０１３２】
次に、時刻ｔ０３において、リセット制御線に出力される制御パルスｐＲ１をＬｏｗレベルにした後、奇数列信号線２３１に出力された画素Ｐ１１のＮ信号Ｖｎ１の信号レベルが安定するのを待つ。そして、Ｎ信号Ｖｎ１の信号レベルが安定した時刻ｔ０４において、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＬｏｗレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＦＦすることで、保持容量Ｃ１、Ｃ４にＮ信号Ｖｎ１が保持される。
【０１３３】
同時に、初期化制御線に出力される制御パルスｐＣｒ１、ｐＣｒ２をＬｏｗレベルにして初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６をＯＦＦすることで、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力電位の初期化を終了する。このとき、結合容量Ｃ２、Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持していることになる。
【０１３４】
また、結合容量Ｃ３、Ｃ６は、初期化電圧Ｖｒｆとランプ波が発生する前の奇数列ランプ波信号線の電圧との差分に相当する電位差をそれぞれ保持していることになる。このときの時刻ｔ０２〜ｔ０４の期間が画素Ｐ１１のＮ信号Ｖｎ１の保持動作期間Ｔｎ１となる。
【０１３５】
そして、時刻ｔ０４以降において、Ｎ信号Ｖｎ１のＡＤ変換を実行する。まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線に同じ波形のランプ波Ｖｒｍｐ１、Ｖｒｍｐ２を出力する。
【０１３６】
このとき、結合容量Ｃ３、Ｃ６は、初期化電圧Ｖｒｆとランプ波が発生する前の奇数列ランプ波信号線の電圧との差分に相当する電位差をそれぞれ保持している。そのため、ランプ波形のみが、結合容量Ｃ３、Ｃ６を通して、初期化電圧Ｖｒｆに対する変化分として、比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力される。そして、すでに入力されているＮ信号Ｖｎ１に対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力と比較される。
【０１３７】
このとき、Ｎ信号Ｖｎ１に対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力は、初期化電圧Ｖｒｆに初期化されているため、理想的には差分となる信号は存在しないはずである。しかし、実際には、選択スイッチＳｗ１、Ｓｗ４のスイッチングノイズによる変動や、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の持つバラツキによるノイズ成分ｎが合算されたＮ信号としてデジタル化される。
【０１３８】
初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６のスイッチングノイズによる変動は、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の２つ入力それぞれに均等に発生すると仮定できるため、比較においてキャンセルされるのでここでは考えなくてよい。
【０１３９】
さらに、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の出力と同時に、カウンタ制御線に出力される制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１、５２１が、ダウンカウントするように設定し、カウントを開始する。そして、時刻ｔ０５において、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の出力が終了する。
【０１４０】
ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の振幅は、ノイズ成分ｎの振幅に対して十分な余裕があればよいので、あらかじめ取り得るノイズ成分ｎの最大値を測定しておき、奇数列ランプ波発生部２０５で作成できるように設定しておく。
【０１４１】
このとき、時刻ｔ０４〜ｔ０５までのどこかで、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２と対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力Ｎ信号Ｖｎ１がそれぞれ一致する。なお、比較器Ｃｏｍｐ１、Ｃｏｍｐ２のバラツキにより、それぞれが異なる時刻で一致しても構わない。
【０１４２】
ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２とＮ信号Ｖｎ１がそれぞれ一致した時点で、比較器Ｃｏｍｐ１、Ｃｏｍｐ２から比較結果信号を対応するカウンタ回路５１１、５２１に出力する。比較結果信号を受けたカウンタ回路５１１、５２１は、それぞれの時点でカウンタを停止させるとともに、カウンタの状態を保ってカウント値を保持する。
【０１４３】
このときの時刻ｔ０４〜ｔ０５の期間が画素Ｐ１１のＮ信号Ｖｎ１のＡＤ変換期間ＴＡｎ１となる。この期間は、同時に、Ｎ信号Ｖｎ１を保持容量Ｃ１、Ｃ４に保持しておかなければならない保持期間でもある。
【０１４４】
次に、時刻ｔ０６において、転送制御線に出力される制御パルスｐＴ１をＨｉｇｈレベルにして転送トランジスタＴ１をＯＮすることで、光電変換素子Ｄ１に蓄積している電荷をＦＤノード３０１に転送する。そして、光電変換素子Ｄ１の信号として奇数列信号線２３１に出力する。
【０１４５】
同時に、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＮすることで、奇数列信号線２３１に出力された光電変換素子Ｄ１の信号を保持容量Ｃ１、Ｃ４に伝達する。
【０１４６】
続いて、時刻ｔ０７において、転送制御線に出力される制御パルスｐＴ１をＬｏｗレベルにした後、奇数列信号線２３１に出力された画素Ｐ１１のＮ＋Ｓ信号Ｖｎｓ１の信号レベルが安定するのを待つ。そして、Ｎ＋Ｓ信号Ｖｎｓ１の信号レベルが安定した時刻ｔ０８において、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＬｏｗレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＦＦすることで、保持容量Ｃ１、Ｃ４にＮ＋Ｓ信号Ｖｎｓ１が保持される。
【０１４７】
このときの時刻ｔ０６〜ｔ０８の期間がＮ＋Ｓ信号Ｖｎｓ１の保持動作期間Ｔｓ１となる。同時に、Ｎ＋Ｓ信号Ｖｎｓ１が結合容量Ｃ２、Ｃ５を介して対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力されるが、結合容量Ｃ２、Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持している。そのため、Ｎ＋Ｓ信号Ｖｎｓ１とＮ信号Ｖｎ１との差分であるＳ信号Ｖｓ１が、光電変換素子Ｄ１の電荷に対応した信号として入力される。これにより、結合容量Ｃ２、Ｃ５をクランプ動作に利用したＣＤＳを実現していることになる。
【０１４８】
１行目の画素信号読み出し動作としては、時刻ｔ０９において、リセット制御線に出力される制御パルスｐＲ１をＨｉｇｈレベルにしてＦＤノード３０１の電位および奇数列信号線２３１の信号Ｖｓｉｇをリセットする。
【０１４９】
そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ１０において、リセット制御線に出力される制御パルスｐＲ１および垂直選択線に出力される制御パルスｐＳＥＬ１をＬｏｗレベルにする。そして、画素Ｐ１１を含む１行目の画素と奇数列信号線２３１を電気的に切り離す。
【０１５０】
そして、１行目の列信号処理動作としては、時刻ｔ０８以降において、比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力したＳ信号Ｖｓ１のＡＤ変換を実行する。まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線に同じ波形のランプ波Ｖｒｍｐ１、Ｖｒｍｐ２を出力する。このとき発生させるランプ波は、Ｎ信号Ｖｎ１のＡＤ変換を実行した時と同じ傾きを持つ。ただし、Ｓ信号Ｖｓ１に相当する振幅に対して十分余裕がある振幅でなければならないので、あらかじめ取り得るＳ信号の最大値を測定しておき、奇数列ランプ波発生部２０５で作成できるように設定しておく。
【０１５１】
また、Ｎ信号Ｖｎ１のＡＤ変換時と同様に、ランプ波形のみが、結合容量Ｃ３、Ｃ６を介して、初期化電圧Ｖｒｆに対する変化分として、比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力される。ここで、結合容量Ｃ２、Ｃ５を介して比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力されるＳ信号Ｖｓ１にも、選択スイッチＳｗ１、Ｓｗ４のスイッチングノイズによる変動や、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の持つバラツキによるノイズ成分が加わる。
【０１５２】
さらに、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の出力と同時に、カウンタ制御線に出力される制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１、５２１をアップカウントするように設定する。そして、Ｎ信号Ｖｎ１のＡＤ変換時に停止したカウント値からスタートさせる。そして、時刻ｔ１７において、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の出力が終了する。
【０１５３】
このとき、時刻ｔ０８〜ｔ１７のどこかで、ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２と対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力Ｓ信号Ｖｓ１が一致するが、比較器Ｃｏｍｐ１、Ｃｏｍｐ２のバラツキにより、それぞれが異なる時刻で一致しても構わない。
【０１５４】
ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２と対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力Ｓ信号Ｖｓ１がそれぞれ一致した時点で、比較器Ｃｏｍｐ１、Ｃｏｍｐ２から比較結果信号を対応するカウンタ回路５１１、５２１に出力する。比較結果信号を受けたカウンタ回路５１１、５２１は、その時点でのカウント値とラッチ信号を対応するラッチ回路５１２、５２２に出力する。
【０１５５】
このとき、カウンタ回路５１１、５２１は、あらかじめダウンカウントしておいた比較器Ｃｏｍｐ１、Ｃｏｍｐ２それぞれの入力Ｎ信号Ｖｎ１のカウント値からスタートする。そして、比較器Ｃｏｍｐ１、Ｃｏｍｐ２のノイズ成分ｎを含んだＳ信号Ｖｓ１をアップカウントしているので、ノイズ成分ｎがキャンセルされたＳ信号Ｖｓ１のみがカウントされる。ラッチ信号を受けたラッチ回路５１２、５２２は、その時点でのカウント値を一時的に保持する。
【０１５６】
また、時刻ｔ１７のランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の出力終了にともなって、ラッチ回路５１２、５２２が保持するカウント値それぞれを、画素Ｐ１１のデジタルＳ信号Ｄｓ１として、演算回路５１３に転送する。その際、ラッチ制御線に出力される制御パルスｐＬＴＣおよび演算制御線に出力される制御パルスｐＣＡＬを介したＴＧ２１１により制御される。
【０１５７】
このときの時刻ｔ０８〜ｔ１７の期間がＳ信号Ｖｓ１のＡＤ変換期間ＴＡｓ１となる。この期間は、同時に、Ｎ＋Ｓ信号Ｖｎｓ１を保持容量Ｃ１に保持しておかなければならない保持期間でもある。
【０１５８】
ノイズ低減動作においては、演算回路５１３は、ラッチ回路５１２、５２２から転送されてきた画素のデジタルＳ信号に対して、後述する所定の演算を実行し、その演算結果を記憶する。
【０１５９】
以上が、１行目の列信号処理動作となり、画素Ｐ１１を含む１行目の画素の信号が、それぞれ対応する奇数列信号処理部２０３に読み出されて、ＡＤ変換および演算回路５１３での演算後、その演算結果をデジタル信号として記憶する。
【０１６０】
次に、時刻ｔ１８〜ｔ２２の期間が、演算回路５１３に記憶された演算後の１行目の画素のデジタルＳ信号を出力する１行目の水平出力動作期間となる。
【０１６１】
時刻ｔ１８〜ｔ２２の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御して、奇数列選択線２５１を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ１を発生させる。そして、選択された奇数列信号処理部２０３の演算回路５１３が記憶している演算後の１行目の画素のデジタルＳ信号ＤＳｉｇ１を、奇数列出力線２６１に出力する。このとき、ノイズ低減動作においては、演算後の１行目の画素のデジタルＳ信号のみを出力するため、制御パルスｐＨ２は停止させている。
【０１６２】
１行目の画素信号の出力が完了した後、時刻ｔ２２において、水平同期信号により２行目の読み出し動作が開始されるが、動作は１行目と同様であるので、図７では記載を省略している。以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。
【０１６３】
従って、各行の露光期間は行毎にずれていくことになる。そして、１行毎に時刻ｔ０１〜ｔ２２の１水平同期期間の動作を繰り返すことで、画素配列２０１の画素を行毎に読み出すことができる。
【０１６４】
図８は、本実施例に係る撮像素子１２のノイズ低減動作の連続動作を示す図である。なお、図８においては、図６と同じ符号および同じタイミングを流用してノイズ低減動作を説明する。ノイズ低減動作では、図７で説明したように、１行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。
【０１６５】
すなわち、動作Ｏｐｒ１、Ｏｐｒ２ともに、時刻ｓ０１〜ｓ０４の期間は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。そして、時刻ｓ０４〜ｓ０７の期間は、１行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。そして、時刻ｓ０７において、２系統で同時にアナログデジタル変換処理を実行した１行目の画素の信号に対して、演算回路５１３において後述する所定の演算を実行する。
【０１６６】
時刻ｓ０７〜ｓ０９の期間では、図７で説明したように、動作Ｏｐｒ１が演算後の１行目の画素のデジタル信号を出力する水平出力動作期間Ｄｏｕｔ１となっている。そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０９、ｓ１３として動作させると、動作Ｏｐｒ１、Ｏｐｒ２では、行単位で水平同期信号ＨＤに同期して２系統で同時にアナログデジタル変換処理を実行する。そして、動作Ｏｐｒ１で、それぞれ１行目、２行目、３行目の画素を読み出すことができる。これより、画素配列２０１の画素を行毎に読み出すノイズ低減動作を連続して実行できることがわかる。
【０１６７】
図９は、本実施例に係るノイズ低減動作の演算処理を示す図である。図９においては、画素Ｐ１１を演算処理する場合を例に説明するが、他の画素の演算処理に関しても同様に動作させることができる。
【０１６８】
図９（ａ）のＡＤｏ１、ＡＤｏ２は、図７のｔ１７あるいは図８のｓ０７において、ラッチ回路５１２、５２２のそれぞれから演算回路５１３に入力されたデジタルＳ信号を２進数で表現したものである。ＬＳＢを最小桁のビット、ＭＳＢを最大桁のビットとすると、下位３ビットで信号が異なっていることがわかる。このとき、２進数ＡＤｏ１が１０進数の７３１、２進数ＡＤｏ２が１０進数の７３３となっている。
【０１６９】
これは、図７で説明したように、画素Ｐ１１の信号を異なる比較器Ｃｏｍｐ１、Ｃｏｍｐ２を用いてアナログデジタル変換したことによるノイズ成分が、それぞれのデジタルＳ信号にのっているためである。そこで、演算回路５１３において、ノイズを低減させる演算処理を実行する。本実施例においては、加算平均によりノイズを低減させることにする。
【０１７０】
まず最初に、ＡＤｏ１、ＡＤｏ２を加算する。図９（ｂ）のＡｄｄが２進数ＡＤｏ１、ＡＤｏ２の加算結果であり、１０進数では１４６４となっている。次に、平均化のために２で除算するが、２進数で表現されているので、最小桁方向に１ビットシフトすることで実現できる。図９（ｃ）のＡｖｅが加算平均結果であり、ノイズ成分を平均化することで、ノイズ抑圧を実現している。そして、デジタルＳ信号Ｄｏｕｔ１として、図８の動作Ｏｐｒ１におけるｓ０７〜ｓ０９の期間で出力される。このとき、１０進数では７３２となっている。
【０１７１】
ここで、本実施例においては、列回路で発生するノイズとして、比較器のバラツキを例として説明したが、ランプ波においてもノイズ発生源となる可能性がある。ランプ波Ｖｒｍｐ１、Ｖｒｍｐ２は、奇数列ランプ波発生部２０５から同じ形状のランプ波として出力されるが、比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力されるまでに、位相や振幅の変動およびノイズ等の影響を受けてしまう。これらランプ波Ｖｒｍｐ１、Ｖｒｍｐ２の変動やノイズと比較器Ｃｏｍｐ１、Ｃｏｍｐ２のバラツキが合わさることで、比較結果それぞれが異なる時刻で一致してしまうことになる。
【０１７２】
そして、これがアナログデジタル変換処理における列回路で発生するノイズとなるが、これらに対しても本実施例の所定の演算処理を実行することでノイズを低減させることができるのは明らかである。
【０１７３】
本実施例では、奇数列画素の読み出しと、奇数列信号処理部２０３、奇数列ランプ波発生部２０５および奇数列水平走査部２０７の動作について説明してきた。しかしながら、偶数列画素の読み出しと、偶数列信号処理部２０４、偶数列ランプ波発生部２０６および偶数列水平走査部２０８の動作についても、図５から図８と同様の動作タイミングを用いることで説明できることは明らかである。
【０１７４】
これにより、奇数列画素の信号および偶数列画素の信号をそれぞれ奇数列出力部２０９および偶数列出力部２１０から並列に出力させることが可能となるため、重ね読み動作、ノイズ低減動作において、フレームレートの向上が図られることになる。
【０１７５】
以上のように、本実施例においては、重ね読み動作において、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、奇数行画素の信号読み出し動作と偶数行画素の信号読み出し動作を重ねることで、フレームレートの向上を実現している。
【０１７６】
また、ノイズ低減動作において、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。
【０１７７】
そして、重ね読み動作による撮像とノイズ低減動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。
【０１７８】
この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよい。また、信号処理部１３で実行するホワイトバランス調整、色補正、ガンマ補正、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）、ＡＥ（Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ）等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【０１７９】
さらに、奇数列画素の信号および偶数列画素の信号をそれぞれ異なる出力部から並列に出力させることが可能であるため、重ね読み動作、ノイズ低減動作どちらにおいても、フレームレートのさらなる向上が図られることになる。
【０１８０】
次に、本実行形態の変形例について、図１０を用いて説明する。なお、図１０においては、図８と同じ符号および同じタイミングを流用してノイズ低減動作の変形例を説明する。
【０１８１】
時刻ｓ０１〜ｓ０７の期間では、図８と同様に、１行目の画素読み動作と列信号処理動作が実行される。そして、時刻ｓ０７において、ラッチ回路５１２、５２２のそれぞれから転送された画素のデジタルＳ信号を、演算回路５１３で加算平均して記憶する。
【０１８２】
このとき、比較器Ｃｏｍｐ１、Ｃｏｍｐ２、カウンタ回路５１１、５２１、ラッチ回路５１２、５２２が１行目の列信号処理動作から解放されるので、２行目の画素読み動作と列信号処理動作を開始することができる。そこで、時刻ｓ０７〜ｓ０９の期間では、１行目の水平出力動作Ｄｏｕｔ１と２行目の画素信号読み出し動作と列信号処理動作を同時に実行する。そして、時刻ｓ０９において、２行目の画素のデジタルＳ信号をラッチ回路５１２、５２２から演算回路５１３に転送する前に、１行目の水平出力動作Ｄｏｕｔ１が終了するように、ＴＧ２１１がタイミングを制御する。
【０１８３】
こうして、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０７、ｓ０９、ｓ１１、ｓ１３として動作させると、動作Ｏｐｒ１、Ｏｐｒ２では、行単位で水平同期信号ＨＤに同期して２系統で同時にアナログデジタル変換処理を実行する。そして、動作Ｏｐｒ１で、それぞれ１行目、２行目、３行目、４行目、５行目の画素を読み出すことができる。これにより、画素配列２０１の画素を行毎に読み出すノイズ低減動作の変形例を連続して実行できることがわかる。さらに、画素信号読み出し動作と列信号処理動作を前の行の水平出力動作と同時に実行することで、２倍のフレームレートが実現できる。
【０１８４】
以上のように、本実行形態の変形例においては、ノイズ低減動作の変形例において、列信号線毎に設けられた列信号処理手段を用いて、画素読み動作と前の行の水平出力動作の少なくとも一部を重ねる。そうすることで、フレームレートの向上を実現するとともに、２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。これにより、ノイズ抑圧とともに重ね読み動作並みのフレームレートを実現している。
【実施例２】
【０１８５】
次に、図１から図３に加えて、図１１から図１４を参照して、本発明の実施例２について説明する。なお、本実施例では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、実施例１と同様であるので、図および符号を流用して説明する。
【０１８６】
実施例１においては、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現していた。そこで、本実施例においては、列信号線毎に４系統のアナログデジタル変換手段を設けた場合について、重ね読み動作およびノイズ低減動作を実行する方法について説明する。
【０１８７】
図１１は、本実施例に係る撮像素子１２の奇数列信号処理部２０３の回路構成を示す図である。本実施例においては、奇数列画素に対応した奇数列信号処理部２０３を例にして説明する。偶数列画素に対応した偶数列信号処理部２０４は、奇数列信号処理部２０３と同様であるので、説明は省略する。
【０１８８】
図１１の回路は、図４と同様に、保持容量、結合容量、スイッチ、比較器、カウンタ回路、ラッチ回路、演算回路から構成されている。図４が２系統の回路構成となっているのに対して、図１１では、４系統の回路構成となっているだけなので、詳細な説明は省略する。
【０１８９】
ここで、ＴＧ２１１からの制御線２８１には、制御パルスｐＣｒ３、ｐＣｒ４を出力する初期化制御線および選択スイッチＳｗ７、Ｓｗ１０に対応する制御パルスｐＳ３、ｐＳ４を出力する信号選択制御線が追加されている。また、奇数列ランプ波発生部２０５からの奇数列参照信号線２４１には、ランプ波Ｖｒｍｐ３、Ｖｒｍｐ４を出力する奇数列ランプ波信号線が追加されている。
【０１９０】
奇数列水平走査部２０７からの奇数列選択線２５１には、制御パルスｐＨ３、ｐＨ４を出力するメモリ選択線が追加されている。奇数列出力部２０９に接続する奇数列出力線２６１には、デジタル信号ＤＳｉｇ３、ＤＳｉｇ４を出力するデジタル出力線が追加されている。
【０１９１】
本実施例の記載において、スイッチＳｗ１〜Ｓｗ１２は、接続されている制御線に出力される制御パルスがＨｉｇｈレベルのときに導通し（ＯＮ）、Ｌｏｗのときに遮断する（ＯＦＦ）ものとする。
【０１９２】
図１２は、本実施例に係る撮像素子１２の重ね読み動作の連続動作を示す図である。本実施例においては、画素配列２０１に配列された画素２００の内の連続する４行毎に４系統の回路構成を用いてアナログデジタル変換処理を実行する場合を例にして説明する。
【０１９３】
動作Ｏｐｒ１は、１行目から４行おきに読み出した場合の画素の読み出しからデジタル出力線を介したデジタル画素信号ＤＳｉｇ１の出力までを示す。また、動作Ｏｐｒ２は、２行目から４行おきに読み出した場合の画素の読み出しからデジタル出力線を介したデジタル画素信号ＤＳｉｇ１の出力までを示す。同様に、動作Ｏｐｒ３は、３行目から４行おきに読み出した場合を示し、動作Ｏｐｒ４は、４行目から４行おきに読み出した場合を示す。
【０１９４】
また、図６と同様に、画素配列２０１の読み出し画素の行番号をｋとする。ｋ行目のＮ信号Ｖｎｋの保持動作期間ＴｎｋおよびＡＤ変換期間ＴＡｎｋ、ｋ行目のＳ信号Ｖｓｋの保持動作期間ＴｓｋおよびＡＤ変換期間ＴＡｓｋ、水平出力動作期間を、それぞれｎｋ、Ａｎｋ、ｓｋ、Ａｓｋ、Ｄｏｕｔｋとして模式的に表す。
【０１９５】
図１２において、動作Ｏｐｒ１のｓ０１〜ｓ０４は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間であり、動作Ｏｐｒ２の時刻ｓ０４〜ｓ０７の期間は、２行目の画素の信号が奇数列信号線２３１に読み出される動作期間となっている。同様に、動作Ｏｐｒ３の時刻ｓ０７〜ｓ０８の期間および動作Ｏｐｒ４の時刻ｓ０８〜ｓ０９の期間は、それぞれ３行目および４行目の画素の信号が奇数列信号線２３１に読み出される動作期間となっている。
【０１９６】
これは、図１１において、共通の奇数列信号線２３１を時分割で利用することで、１行目、２行目、３行目、４行目の画素の信号を、それぞれ対応する保持容量Ｃ１、Ｃ４、Ｃ７、Ｃ１０に転送する画素読み動作期間を示している。
【０１９７】
動作Ｏｐｒ１の時刻ｓ０４〜ｓ０７の期間、動作Ｏｐｒ２の時刻ｓ０７〜ｓ０８、動作Ｏｐｒ３の時刻ｓ０８〜ｓ０９の期間、動作Ｏｐｒ４の時刻ｓ０９〜ｓ１０の期間は、それぞれ１〜４行目の画素の信号をＡＤ変換するＡＤ変換期間である。そして、対応するラッチ回路５１２、５２２、５３２、５４２に保持する。
【０１９８】
また、ＡＤ変換期間終了時点の動作Ｏｐｒ１〜４の時刻ｓ０７、ｓ０８、ｓ０９、ｓ１０において、それぞれ１〜４行目の画素のデジタル信号を対応するラッチ回路５１２、５２２、５３２、５４２から演算回路５１３に転送する。
【０１９９】
動作Ｏｐｒ１〜４の時刻ｓ０７〜ｓ０９の期間、時刻ｓ０８〜ｓ１０の期間、時刻ｓ０９〜ｓ１１の期間、時刻ｓ１０〜ｓ１２の期間に、１〜４行目の画素のデジタル信号ＤＳｉｇ１〜４を、演算回路５１３から対応するデジタル出力線に出力する。その際、対応する水平選択線に出力される制御パルスｐＨ１〜４により制御される。
【０２００】
そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０９、ｓ１３として動作させると、動作Ｏｐｒ１では、水平同期信号ＨＤに同期して１行目から４行おきに画素を読み出すことになる。そして、動作Ｏｐｒ２では、奇数列信号線２３１に読み出される動作期間の時間差を付けたタイミングである時刻ｓ０４、ｓ１０、ｓ１４において、２行目から４行おきに画素を読み出すことができる。
【０２０１】
同様に、動作Ｏｐｒ３においても、画素読み動作期間の時間差を付けたタイミングである時刻ｓ０７、ｓ１１において、３行目から４行おきに画素を読み出すことができる。また、同様に、動作Ｏｐｒ４においても、画素読み動作期間の時間差を付けたタイミングである時刻ｓ０８、ｓ１２において、４行目から４行おきに画素を読み出すことができる。これより、画素配列２０１の画素を４行毎に読み出す重ね読み動作を連続して実行できることがわかる。
【０２０２】
また、４行分の画素を並列に読み出すことができるため、実施例１の２倍のフレームレートが実現できることになる。
【０２０３】
図１３は、本実施例に係る撮像素子１２のノイズ低減動作の連続動作を示す図である。なお、図１３においては、図１２と同じ符号および同じタイミングを流用してノイズ低減動作を説明する。
【０２０４】
ノイズ低減動作では、図１１で説明したように、１行目の画素の信号について同時に４系統のアナログデジタル変換処理を実行可能な回路構成を用いている。すなわち、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４において、時刻ｓ０１〜ｓ０４の期間は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。また、時刻ｓ０４〜ｓ０７の期間は、１行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。
【０２０５】
そして、時刻ｓ０７において、４系統で同時にアナログデジタル変換処理を実行した１行目の画素の信号に対して、演算回路５１３において後述する所定の演算を実行する。時刻ｓ０７〜ｓ０９の期間では、動作Ｏｐｒ１のみが、水平選択線の制御パルスｐＨ１により、演算後の１行目の画素のデジタル信号ＤＳｉｇ１をデジタル出力線に出力する水平出力動作期間Ｄｏｕｔ１となっている。
【０２０６】
このとき、水平選択線の制御パルスｐＨ２、ｐＨ３、ｐＨ４を停止させることにより、動作Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４においては、信号を出力しない。そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０９、ｓ１３として動作させる。そうすると、動作Ｏｐｒ１、Ｏｐｒ２、Ｏｐｒ３、Ｏｐｒ４では、行単位で水平同期信号ＨＤに同期して４系統で同時にアナログデジタル変換処理を実行し、動作Ｏｐｒ１で、それぞれ１行目、２行目、３行目の画素を読み出すことができる。これより、画素配列２０１の画素を行毎に読み出すノイズ低減動作を連続して実行できることがわかる。
【０２０７】
図１４は、本実施例に係るノイズ低減動作の演算処理を示す図である。図１４においては、画素Ｐ１１を演算処理する場合を例に説明するが、他の画素の演算処理に関しても同様に動作させることができる。
【０２０８】
図１４（ａ）のＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４は、図１３の時刻ｓ０７において、ラッチ回路５１２、５２２、５３２、５４２のそれぞれから演算回路５１３に入力されたデジタルＳ信号を２進数で表現したものである。ＬＳＢを最小桁のビット、ＭＳＢを最大桁のビットとすると、下位３ビットで信号が異なっていることがわかる。
【０２０９】
このとき、２進数ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４は、それぞれ１０進数の７３１、７３５、７３０、７３２となっている。これは、図１１で説明したように、画素Ｐ１１の信号を異なる比較器Ｃｏｍｐ１、Ｃｏｍｐ２、Ｃｏｍｐ３、Ｃｏｍｐ４を用いてアナログデジタル変換したことによるノイズ成分が、それぞれのデジタルＳ信号にのっているためである。
【０２１０】
そこで、演算回路５１３において、ノイズを低減させる演算処理を実行する。本実施例においては、加算平均によりノイズを低減させることにする。
【０２１１】
まず最初に、ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４を加算する。図１４（ｂ）のＡｄｄが２進数ＡＤｏ１、ＡＤｏ２、ＡＤｏ３、ＡＤｏ４の加算結果であり、１０進数では２９２８となっている。
【０２１２】
次に、平均化のために４で除算するが、２進数で表現されているので、最小桁方向に２ビットシフトすることで実現できる。図１４（ｃ）のＡｖｅが加算平均結果であり、ノイズ成分を平均化することで、ノイズ抑圧を実現している。そして、デジタルＳ信号Ｄｏｕｔ１として、図１３の動作Ｏｐｒ１における時刻ｓ０７〜ｓ０９の期間で出力される。このとき、１０進数では７３２となっている。
【０２１３】
ここで、本実施例においては、列回路で発生するノイズとして、比較器のバラツキを例として説明したが、ランプ波においてもノイズ発生源となる可能性がある。ランプ波は、奇数列ランプ波発生部から同じ形状のランプ波として出力されるが、比較器に入力されるまでに、位相や振幅の変動およびノイズ等の影響を受けてしまう。これらランプ波の変動やノイズと比較器のバラツキが合わさることで、比較結果それぞれが異なる時刻で一致してしまうことになる。
【０２１４】
そして、これがアナログデジタル変換処理における列回路で発生するノイズとなるが、これらに対しても本実施例の所定の演算処理を実行することでノイズを低減させることができるのは明らかである。本実施例では、奇数列画素の読み出しと、奇数列信号処理部２０３、奇数列ランプ波発生部２０５および奇数列水平走査部２０７の動作について説明してきた。しかしながら、偶数列画素の読み出しと、偶数列信号処理部２０４、偶数列ランプ波発生部２０６および偶数列水平走査部２０８の動作についても、図１２、図１３と同様の動作タイミングを用いることで説明できることは明らかである。
【０２１５】
これにより、奇数列画素の信号および偶数列画素の信号をそれぞれ奇数列出力部２０９および偶数列出力部２１０から並列に出力させることが可能となるため、重ね読み動作、ノイズ低減動作において、フレームレートの向上が図られることになる。
【０２１６】
以上のように、本実施例においては、重ね読み動作において、列信号線毎に設けられた４系統のアナログデジタル変換手段を用いて、４行分の画素の信号読み出し動作を重ねることで、フレームレートの向上を実現している。
【０２１７】
また、ノイズ低減動作において、列信号線毎に設けられた４系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。
【０２１８】
そして、重ね読み動作による撮像とノイズ低減動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。
【０２１９】
この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよいし、信号処理部１３で実行するホワイトバランス調整、色補正、ガンマ補正、ＡＦ、ＡＥ等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。
【０２２０】
さらに、奇数列画素の信号および偶数列画素の信号をそれぞれ異なる出力部から並列に出力させることが可能であるため、重ね読み動作、ノイズ低減動作どちらにおいても、フレームレートのさらなる向上が図られることになる。
【実施例３】
【０２２１】
次に、図１から図３、図９、図１１、図１２に加えて、図１５から図１７を参照して、本発明の実施例３について説明する。なお、本実施例では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、実施例２と同様であるので、図および符号を流用して説明する。
【０２２２】
実施例２においては、列信号線毎に設けられた４系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現していた。そこで、本実施例においては、４系統のアナログデジタル変換手段を用いてフレームレートの向上とノイズ抑圧を実現した、実施例２とは異なるノイズ低減動作を実行する方法について説明する。
【０２２３】
図１５は、本実施例に係る撮像素子１２のノイズ低減動作のタイミングを示す図である。なお、図１５においては、図５と同じ符号および同じタイミングを流用してノイズ低減動作を説明する。
【０２２４】
ノイズ低減動作では、第１の画素および第２の画素について、ＦＤノード３０１をリセットしたＮ信号、および、ＦＤノード３０１に光電変換素子Ｄ１の電荷を読み出したＳ信号の読み出しを行う。そして、共通の奇数列信号線２３１を用いて、時間差を付けて読み出された第１の画素の信号および第２の画素の信号にアナログデジタル変換処理を実行して、デジタル化した画素信号を出力する。
【０２２５】
ここで、第１の画素を１行目の画素Ｐ１１とし、Ｎ信号、Ｓ信号の振幅をそれぞれＶｎ１、Ｖｓ１と表現し、Ｎ信号を含むＳ信号の振幅をＶｎｓ１と表現することにする。また、第２の画素を２行目の画素Ｐ２１とし、Ｎ信号、Ｓ信号の振幅を、それぞれＶｎ２、Ｖｓ２と表現し、Ｎ信号を含むＳ信号の振幅は、Ｖｎｓ２と表現することにする。
【０２２６】
さらに、奇数列信号処理部２０３では、４系統のアナログデジタル変換処理が可能となっている。そして、画素Ｐ１１の信号について同時に２系統のアナログデジタル変換処理を実行し、時間差を付けて読み出された画素Ｐ２１の信号についても同時に２系統のアナログデジタル変換処理を実行する。このようにして、第１の画素を奇数行の画素とし、第２の画素を偶数行の画素として、ノイズ低減動作を繰り返し、画素配列２０１の画素を読み出すことで、１回の撮影動作を実行することができる。
【０２２７】
時刻ｔ０１は、あらかじめ設定された露光時間経過後に、ノイズ低減動作を行う水平同期期間の始まりを示す。時刻ｔ０２〜ｔ１０の期間における画素Ｐ１１を含む１行目の画素読み動作については、図５と同じとなっているので、詳細な説明は省略する。
【０２２８】
まず、時刻ｔ０２において、リセット制御線に出力される制御パルスｐＲ１および垂直選択線に出力される制御パルスｐＳＥＬ１をＨｉｇｈレベルにする。そして、ＦＤノード３０１の電位をリセットして、リセットした電位に対応する電圧を奇数列信号線２３１に出力する。
【０２２９】
同時に、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＮすることで、奇数列信号線２３１に出力された信号を保持容量Ｃ１、Ｃ４に伝達する。
【０２３０】
図１５のノイズ低減動作では、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２として同じ制御パルスが加わるため、ｐＳ１２と表すことにする。さらに、同時に、初期化制御線に出力される制御パルスｐＣｒ１、ｐＣｒ２をＨｉｇｈレベルにして初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６をＯＮすることで、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力を初期化電圧Ｖｒｆに設定する。
【０２３１】
図１５のノイズ低減動作では、初期化制御線に出力する制御パルスｐＣｒ１、ｐＣｒ２として同じ制御パルスが加わるため、ｐＣｒ１２と表すことにする。
【０２３２】
次に、時刻ｔ０３において、リセット制御線に出力される制御パルスｐＲ１をＬｏｗレベルにする。そして、Ｎ信号Ｖｎ１の信号レベルが安定した時刻ｔ０４において、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＬｏｗレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＦＦすることで、保持容量Ｃ１、Ｃ４にＮ信号Ｖｎ１が保持される。
【０２３３】
同時に、初期化制御線に出力される制御パルスｐＣｒ１、ｐＣｒ２をＬｏｗレベルにして初期化スイッチＳｗ２、Ｓｗ３、Ｓｗ５、Ｓｗ６をＯＦＦすることで、比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力電位の初期化を終了する。
【０２３４】
このときの時刻ｔ０２〜ｔ０４の期間が画素Ｐ１１のＮ信号Ｖｎ１の保持動作期間Ｔｎ１となる。そして、時刻ｔ０４以降において、Ｎ信号Ｖｎ１のＡＤ変換を実行する。
【０２３５】
まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線に同じ波形のランプ波を出力する。図１５のノイズ低減動作では、奇数列ランプ波信号線に同じ波形のランプ波を出力するため、Ｖｒｍｐ１２と表すことにする。そして、すでに入力されているＮ信号Ｖｎ１に対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力と比較される。
【０２３６】
さらに、ランプ波Ｖｒｍｐ１２の出力と同時に、カウンタ制御線に出力される制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１、５２１が、ダウンカウントするように設定し、カウントを開始する。そして、時刻ｔ０５において、ランプ波Ｖｒｍｐ１２の出力が終了する。
【０２３７】
このとき、時刻ｔ０４〜ｔ０５のどこかで、ランプ波Ｖｒｍｐ１２とＮ信号Ｖｎ１がそれぞれ一致するが、比較器Ｃｏｍｐ１、Ｃｏｍｐ２のバラツキにより、それぞれが異なる時刻で一致しても構わない。
【０２３８】
ランプ波Ｖｒｍｐ１２と信号Ｖｎ１がそれぞれ一致した時点で、比較器Ｃｏｍｐ１、Ｃｏｍｐ２から比較結果信号を対応するカウンタ回路５１１、５２１に出力する。比較結果信号を受けたカウンタ回路５１１、５２１は、それぞれの時点でカウンタを停止させるとともに、カウンタの状態を保ってカウント値を保持する。このときの時刻ｔ０４〜ｔ０５の期間が画素Ｐ１１のＮ信号Ｖｎ１のＡＤ変換期間ＴＡｎ１となる。
【０２３９】
次に、時刻ｔ０６において、転送制御線に出力される制御パルスｐＴ１をＨｉｇｈレベルにして転送トランジスタＴ１をＯＮする。そうすることで、光電変換素子Ｄ１に蓄積している電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１の信号として奇数列信号線２３１に出力する。
【０２４０】
同時に、信号選択制御線に出力される制御パルスｐＳ１、ｐＳ２をＨｉｇｈレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＮすることで、奇数列信号線２３１に出力された光電変換素子Ｄ１の信号を保持容量Ｃ１、Ｃ４に伝達する。
【０２４１】
続いて、時刻ｔ０７において、転送制御線の制御パルスｐＴ１をＬｏｗレベルにした後、奇数列信号線２３１に出力された画素Ｐ１１のＮ＋Ｓ信号Ｖｎｓ１の信号レベルが安定するのを待つ。そして、Ｎ＋Ｓ信号Ｖｎｓ１の信号レベルが安定した時刻ｔ０８において、信号選択制御線の制御パルスｐＳ１、ｐＳ２をＬｏｗレベルにして選択スイッチＳｗ１、Ｓｗ４をＯＦＦすることで、保持容量Ｃ１、Ｃ４にＮ＋Ｓ信号Ｖｎｓ１が保持される。このときの時刻ｔ０６〜ｔ０８の期間がＮ＋Ｓ信号Ｖｎｓ１の保持動作期間Ｔｓ１となる。
【０２４２】
同時に、Ｎ＋Ｓ信号Ｖｎｓ１が結合容量Ｃ２、Ｃ５を介して対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力されるが、結合容量Ｃ２、Ｃ５は、初期化電圧ＶｒｆとＮ信号Ｖｎ１の差分に相当する電位差を保持している。そのため、Ｎ＋Ｓ信号Ｖｎｓ１とＮ信号Ｖｎ１との差分であるＳ信号Ｖｓ１信号が、光電変換素子Ｄ１の電荷に対応した信号として入力される。これにより、結合容量Ｃ２、Ｃ５をクランプ動作に利用したＣＤＳを実現していることになる。
【０２４３】
１行目の画素信号読み出し動作としては、時刻ｔ０９において、リセット制御線の制御パルスｐＲ１をＨｉｇｈレベルにしてＦＤノード３０１の電位および奇数列信号線２３１をリセットする。そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ１０において、リセット制御線の制御パルスｐＲ１および垂直選択線の制御パルスｐＳＥＬ１をＬｏｗレベルにして、画素Ｐ１１を含む１行目の画素と奇数列信号線２３１を電気的に切り離す。
【０２４４】
そして、１行目の列信号処理動作としては、時刻ｔ０８以降において、比較器Ｃｏｍｐ１、Ｃｏｍｐ２に入力したＳ信号Ｖｓ１のＡＤ変換を実行する。
【０２４５】
まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線に同じ波形のランプ波Ｖｒｍｐ１２を出力する。そして、すでに入力されているＳ信号Ｖｓ１に対応する比較器Ｃｏｍｐ１、Ｃｏｍｐ２の入力と比較される。
【０２４６】
さらに、ランプ波Ｖｒｍｐ１２の出力と同時に、カウンタ制御線の制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５１１、５２１をアップカウントするように設定する。それとともに、Ｎ信号Ｖｎ１のＡＤ変換時に停止したカウント値からスタートさせる。そして、時刻ｔ１７において、ランプ波Ｖｒｍｐ１２の出力が終了する。
【０２４７】
このとき、時刻ｔ０８〜ｔ１７のどこかで、ランプ波Ｖｒｍｐ１２とＳ信号Ｖｓ１が一致するが、比較器Ｃｏｍｐ１、Ｃｏｍｐ２のバラツキにより、それぞれが異なる時刻で一致しても構わない。ランプ波Ｖｒｍｐ１２とＳ信号Ｖｓ１がそれぞれ一致した時点で、比較器Ｃｏｍｐ１、Ｃｏｍｐ２から比較結果信号を対応するカウンタ回路５１１、５２１に出力する。比較結果信号を受けたカウンタ回路５１１、５２１は、その時点でのカウント値とラッチ信号を対応するラッチ回路５１２、５２２に出力する。
【０２４８】
このとき、カウンタ回路５１１、５２１は、あらかじめダウンカウントしておいた比較器Ｃｏｍｐ１、Ｃｏｍｐ２それぞれのＮ信号Ｖｎ１（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベルに相当）のカウント値からスタートする。そして、ノイズ成分ｎを含んだＳ信号Ｖｓ１をアップカウントしているので、ノイズ成分ｎがキャンセルされたＳ信号Ｖｓ１のみがカウントされる。ラッチ信号を受けたラッチ回路５１２、５２２は、その時点でのカウント値を一時的に保持する。
【０２４９】
また、時刻ｔ１７のランプ波Ｖｒｍｐ１２の出力終了にともなって、ラッチ回路５１２、５２２が保持するカウント値それぞれを、画素Ｐ１１のデジタルＳ信号Ｄｓ１として、演算回路５１３に転送する。その際、ラッチ制御線の制御パルスｐＬＴＣおよび演算制御線の制御パルスｐＣＡＬを介してＴＧ２１１により制御される。
【０２５０】
時刻ｔ０８〜ｔ１７の期間がＳ信号Ｖｓ１のＡＤ変換期間ＴＡｓ１となる。この期間は、同時に、Ｎ＋Ｓ信号Ｖｎｓ１を保持容量Ｃ１、Ｃ４に保持しておかなければならない保持期間でもある。
【０２５１】
そして、演算回路５１３においては、ラッチ回路５１２、５２２から転送されてきた画素のデジタルＳ信号に対して、図９に示す加算平均演算を実行し、ノイズを低減した画素のデジタルＳ信号を記憶する。
【０２５２】
以上が１行目の列信号処理動作となり、画素Ｐ１１を含む１行目の画素の信号が、それぞれ対応する奇数列信号処理部２０３に読み出されて、アナログデジタル変換処理および演算回路５１３での演算処理後、その演算結果をデジタル信号として記憶される。
【０２５３】
次に、時刻ｔ１８〜ｔ２２の期間が、演算回路５１３に記憶された演算後の１行目の画素のデジタルＳ信号を出力する１行目の水平出力動作期間となる。時刻ｔ１８〜ｔ２２の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御して、それぞれ接続する奇数列選択線２５１である水平選択線を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ１を発生させる。
【０２５４】
そして、選択された奇数列信号処理部２０３の演算回路５１３が記憶している演算後の１行目の画素のデジタルＳ信号ＤＳｉｇ１を、奇数列出力線２６１であるデジタル出力線に出力する。このとき、ノイズ低減動作においては、演算後の１行目の画素のデジタルＳ信号のみを出力するため、水平選択線の制御パルスｐＨ２は停止させている。
【０２５５】
ここで、ノイズ低減動作においては、Ｓ信号Ｖｓ１をＡＤ変換している途中の時刻ｔ１１において、画素Ｐ２１を含む２行目の画素読み動作を開始する。時刻ｔ１１〜ｔ１９の期間における画素Ｐ２１を含む２行目の画素読み動作については、図５と同じとなっているので、詳細な説明は省略する。
【０２５６】
まず、時刻ｔ１１において、リセット制御線の制御パルスｐＲ２および垂直選択線の制御パルスｐＳＥＬ２をＨｉｇｈレベルにして、ＦＤノード３０１の電位をリセットして、リセットした電位に対応する電圧を奇数列信号線２３１に出力する。
【０２５７】
同時に、信号選択制御線の制御パルスｐＳ３、ｐＳ４をＨｉｇｈレベルにして選択スイッチＳｗ７、Ｓｗ１０をＯＮすることで、奇数列信号線２３１に出力された信号を保持容量Ｃ７、Ｃ１０に伝達する。図１５のノイズ低減動作では、信号選択制御線に同じ制御パルスが加わるため、ｐＳ３４と表すことにする。
【０２５８】
さらに、同時に、初期化制御線の制御パルスｐＣｒ３、ｐＣｒ４をＨｉｇｈレベルにして初期化スイッチＳｗ８、Ｓｗ９、Ｓｗ１１、Ｓｗ１２をＯＮすることで、比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力を初期化電圧Ｖｒｆに設定する。図１５のノイズ低減動作では、初期化制御線の制御パルスｐＣｒ３、ｐＣｒ４として同じ制御パルスが加わるため、ｐＣｒ３４と表すことにする。
【０２５９】
次に、時刻ｔ１２において、リセット制御線の制御パルスｐＲ２をＬｏｗレベルにする。そして、Ｎ信号Ｖｎ２の信号レベルが安定した時刻ｔ１３において、信号選択制御線の制御パルスｐＳ３４をＬｏｗレベルにして選択スイッチＳｗ７、Ｓｗ１０をＯＦＦすることで、保持容量Ｃ７、Ｃ１０に伝達されたＮ信号Ｖｎ２が保持される。
【０２６０】
同時に、初期化制御線の制御パルスｐＣｒ３４をＬｏｗレベルにして初期化スイッチＳｗ８、Ｓｗ９、Ｓｗ１１、Ｓｗ１２をＯＦＦすることで、比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力電位の初期化を終了する。このときの時刻ｔ１１〜ｔ１３の期間が画素Ｐ２１のＮ信号Ｖｎ２の保持動作期間Ｔｎ２となる。
【０２６１】
そして、時刻ｔ１３以降において、Ｎ信号Ｖｎ２のＡＤ変換を実行する。まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線に同じ波形のランプ波Ｖｒｍｐ３、Ｖｒｍｐ４を出力する。図１５のノイズ低減動作では、奇数列ランプ波信号線のランプ波Ｖｒｍｐ３、Ｖｒｍｐ４として同じ波形のランプ波を出力するため、Ｖｒｍｐ３４と表すことにする。そして、すでに入力されているＮ信号Ｖｎ２に対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力と比較される。
【０２６２】
さらに、ランプ波Ｖｒｍｐ３４の出力と同時に、カウンタ制御線の制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５３１、５４１をダウンカウントするように設定し、カウントを開始する。そして、ｔ１４において、ランプ波Ｖｒｍｐ３４の出力が終了する。
【０２６３】
このとき、時刻ｔ１３〜ｔ１４のどこかで、ランプ波Ｖｒｍｐ３４と対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４に入力されるＮ信号Ｖｎ２がそれぞれ一致するが、比較器Ｃｏｍｐ３、Ｃｏｍｐ４のバラツキにより、それぞれが異なる時刻で一致しても構わない。
【０２６４】
ランプ波Ｖｒｍｐ３４とＮ信号Ｖｎ２がそれぞれ一致した時点で、比較器Ｃｏｍｐ３、Ｃｏｍｐ４から比較結果信号を対応するカウンタ回路５３１、５４１に出力する。比較結果信号を受けたカウンタ回路５３１、５４１は、それぞれの時点でカウンタを停止させるとともに、カウンタの状態を保ってカウント値を保持する。このときの時刻ｔ１３〜ｔ１４の期間が画素Ｐ２１のＮ信号Ｖｎ２のＡＤ変換期間ＴＡｎ２となる。
【０２６５】
次に、時刻ｔ１５において、転送制御線の制御パルスｐＴ２をＨｉｇｈレベルにして転送トランジスタＴ１をＯＮすることで、光電変換素子Ｄ１に蓄積されている電荷をＦＤノード３０１に転送し、光電変換素子Ｄ１の信号として奇数列信号線２３１に出力する。同時に、信号選択制御線の制御パルスｐＳ３４をＨｉｇｈレベルにして選択スイッチＳｗ７、Ｓｗ１０をＯＮすることで、奇数列信号線２３１に出力された光電変換素子Ｄ１の信号を保持容量Ｃ７、Ｃ１０に伝達する。
【０２６６】
続いて、時刻ｔ１６において、転送制御線の制御パルスｐＴ２をＬｏｗレベルにした後、奇数列信号線２３１に出力された画素Ｐ２１のＮ＋Ｓ信号Ｖｎｓ２の信号レベルが安定するのを待つ。そして、Ｎ＋Ｓ信号Ｖｎｓ２の信号レベルが安定した時刻ｔ１７において、信号選択制御線の制御パルスｐＳ３４をＬｏｗレベルにして選択スイッチＳｗ７、Ｓｗ１０をＯＦＦすることで、保持容量Ｃ７、Ｃ１０に伝達されたＮ＋Ｓ信号Ｖｎｓ２を保持する。このときの時刻ｔ１５〜ｔ１７の期間がＮ＋Ｓ信号Ｖｎｓ２の保持動作期間Ｔｓ２となる。
【０２６７】
同時に、Ｎ＋Ｓ信号Ｖｎｓ２が結合容量Ｃ８、Ｃ１１を介して対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４に入力されるが、結合容量Ｃ８、Ｃ１１は、初期化電圧ＶｒｆとＮ信号Ｖｎ２の差分に相当する電位差を保持している。そのため、Ｎ＋Ｓ信号Ｖｎｓ２とＮ信号Ｖｎ２との差分であるＶｓ２信号が、光電変換素子Ｄ１の電荷に対応した信号に相当するＳ信号として入力される。これにより、結合容量Ｃ８、Ｃ１１をクランプ動作に利用したＣＤＳを実現していることになる。
【０２６８】
２行目の画素読み動作としては、時刻ｔ１８において、リセット制御線の制御パルスｐＲ２をＨｉｇｈレベルにしてＦＤノード３０１の電位および奇数列信号線２３１をリセットする。そして、ＦＤノード３０１の電位が十分にリセットされた時刻ｔ１９において、リセット制御線の制御パルスｐＲ２および垂直選択線の制御パルスｐＳＥＬ２をＬｏｗレベルにして、画素Ｐ２１を含む２行目の画素と奇数列信号線２３１を電気的に切り離す。
【０２６９】
そして、２行目の列信号処理動作としては、時刻ｔ１７以降において、比較器Ｃｏｍｐ３、Ｃｏｍｐ４に入力したＳ信号Ｖｓ２のＡＤ変換を実行する。まず、ＴＧ２１１の制御により奇数列ランプ波発生部２０５から奇数列ランプ波信号線のランプ波Ｖｒｍｐ３、Ｖｒｍｐ４として、同じ波形のランプ波Ｖｒｍｐ３４を出力する。そして、すでに入力されているＳ信号Ｖｓ２に対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力と比較される。
【０２７０】
さらに、ランプ波Ｖｒｍｐ３４の出力と同時に、カウンタ制御線の制御パルスｐＣＮＴを介したＴＧ２１１の制御により、カウンタ回路５３１、５４１をアップカウントするように設定する。それとともに、Ｎ信号Ｖｎ２のＡＤ変換時に停止したカウント値からスタートさせる。そして、時刻ｔ２０において、ランプ波Ｖｒｍｐ３４の出力を終了する。
【０２７１】
このとき、時刻ｔ１７〜ｔ２０のどこかで、ランプ波Ｖｒｍｐ３４と対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力であるＳ信号Ｖｓ２が一致するが、比較器Ｃｏｍｐ３、Ｃｏｍｐ４のバラツキにより、それぞれが異なる時刻で一致しても構わない。ランプ波Ｖｒｍｐ３４と対応する比較器Ｃｏｍｐ３、Ｃｏｍｐ４の入力であるＳ信号Ｖｓ２がそれぞれ一致した時点で、比較器Ｃｏｍｐ３、Ｃｏｍｐ４から比較結果信号を対応するカウンタ回路５３１、５４１に出力する。比較結果信号を受けたカウンタ回路５３１、５４１は、その時点でのカウント値とラッチ信号を対応するラッチ回路５３２、５４２に出力する。
【０２７２】
このとき、カウンタ回路５３１、５４１は、あらかじめダウンカウントしておいた比較器Ｃｏｍｐ１、Ｃｏｍｐ２それぞれのＮ信号Ｖｎ２（初期化電圧Ｖｒｆにノイズ成分ｎが合算された電圧レベルに相当）のカウント値からスタートする。そして、ノイズ成分ｎを含んだＳ信号Ｖｓ２をアップカウントしているので、ノイズ成分ｎがキャンセルされたＳ信号Ｖｓ２のみがカウントされる。ラッチ信号を受けたラッチ回路５３２、５４２は、その時点でのカウント値を一時的に保持する。
【０２７３】
また、時刻ｔ２０のランプ波Ｖｒｍｐ３４の出力終了にともなって、ラッチ回路５３２、５４２が保持するカウント値それぞれを、画素Ｐ２１のデジタルＳ信号Ｄｓ２として、演算回路５１３に転送する。その際、ラッチ制御線の制御パルスｐＬＴＣおよび演算制御線の制御パルスｐＣＡＬを介してＴＧ２１１により制御される。
【０２７４】
時刻ｔ１７〜ｔ２０の期間がＳ信号Ｖｎｓ２のＡＤ変換期間ＴＡｓ２となる。この期間は、同時に、Ｎ＋Ｓ信号Ｖｎｓ２を保持容量Ｃ７、Ｃ１０に保持しておかなければならない保持期間でもある。
【０２７５】
そして、演算回路５１３においては、図９に示す加算平均演算を実行し、ノイズを低減した画素のデジタルＳ信号を記憶する。このとき、図９における２進数ＡＤｏ１、ＡＤｏ２を、ラッチ回路５３２、５４２から転送されてきた画素のデジタルＳ信号で置き換えることで、図９に示す演算を実行することができる。
【０２７６】
以上が２行目の列信号処理動作となり、画素Ｐ２１を含む２行目の画素の信号が、それぞれ対応する奇数列信号処理部２０３に読み出されて、アナログデジタル変換処理および演算回路５１３での演算処理後、その演算結果をデジタル信号として記憶される。
【０２７７】
次に、時刻ｔ２１〜ｔ２３の期間が、演算回路５１３に記憶された演算後の２行目の画素のデジタルＳ信号を出力する２行目の水平出力動作期間となる。時刻ｔ２１〜ｔ２３の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御して、それぞれ接続する奇数列選択線２５１である水平選択線を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ３を発生させる。
【０２７８】
そして、選択された奇数列信号処理部２０３の演算回路５１３が記憶している演算後の２行目の画素のデジタルＳ信号ＤＳｉｇ３を、奇数列出力線２６１であるデジタル出力線に出力する。このとき、ノイズ低減動作においては、演算後の２行目の画素のデジタルＳ信号のみを出力するため、水平選択線の制御パルスｐＨ４は停止させている。
【０２７９】
ノイズ低減動作では、画素Ｐ１１を含む１行目の画素と画素Ｐ２１を含む２行目の画素が、共通の奇数列信号線２３１を時分割で利用することで、画素信号読み出し動作を実行している。また、奇数列信号処理部２０３では、４系統のアナログデジタル変換処理が可能となっている。そのため、１行目の画素信号を同時に２系統でアナログデジタル変換し、画素読み動作の時間差をもって読み出した２行目の画素信号を別の２系統で同時にアナログデジタル変換している。
【０２８０】
このとき、２系統でアナログデジタル変換した１行目の画素信号と２行目の画素信号についても、それぞれのアナログデジタル変換処理に、同様の時間差をもって、演算回路５１３における演算を実行している。そして、奇数列出力線２６１も２系統のデジタル出力線を備えているので、演算回路５１３が記憶している１行目の画素のデジタルＳ信号ＤＳｉｇ１と２行目の画素のデジタルＳ信号ＤＳｉｇ３も、同様に時間差をもって出力することになる。
【０２８１】
このようにして、所定の順番で選択された奇数列信号処理部２０３から、時間差を持った２行分の画素のデジタルＳ信号ＤＳｉｇ１、ＤＳｉｇ３がデジタル出力線を介して奇数列出力部２０９から並列に出力され、２行分の画素の信号の出力が完了する。
【０２８２】
これにより、１行目の画素のＮ信号Ｖｎ１、Ｓ信号Ｖｓ１の読み出しとＡＤ変換、および、２行目の画素のＮ信号Ｖｎ２、Ｓ信号Ｖｓ２の読み出しとＡＤ変換を順番に実行する場合に比べて、水平同期期間の短縮が可能となっている。そのため、ノイズ低減動作におけるフレームレートの向上が実現できることになる。
【０２８３】
１行目の画素信号の出力が完了した後、時刻ｔ２２の水平同期信号により、３行目の読み出し動作が開始されるが、動作は１行目と同様であるので、図１５では記載を省略している。以上の動作が、水平同期信号に同期して開始行から２行ずつ遅延して行われ、各行の画素信号が順次出力される。従って、各行の露光期間は行毎にずれていくことになる。そして、２行毎に１水平同期期間ｔ０１〜ｔ２２の動作を繰り返すことで、画素配列２０１の画素を２行毎に読み出すことができる。
【０２８４】
図１６は、本実施例に係る撮像素子１２のノイズ低減動作の連続動作を示す図である。なお、図１６においては、図１２、図１３と同じ符号および同じタイミングを流用してノイズ低減動作を説明する。
【０２８５】
ノイズ低減動作では、図１５で説明したように、１行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。すなわち、動作Ｏｐｒ１、Ｏｐｒ２ともに、時刻ｓ０１〜ｓ０４の期間は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。また、時刻ｓ０４〜ｓ０７の期間は、１行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。
【０２８６】
そして、時刻ｓ０７において、２系統で同時にアナログデジタル変換処理を実行した１行目の画素の信号に対して、演算回路５１３において加算平均を実行して演算結果を記憶する。時刻ｓ０７〜ｓ０９では、図１５で説明したように、動作Ｏｐｒ１が演算後の１行目の画素のデジタル信号を出力する水平出力動作期間Ｄｏｕｔ１となっている。
【０２８７】
また、時刻ｓ０７以降で、２行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。すなわち、動作Ｏｐｒ３、Ｏｐｒ４ともに、時刻ｓ０７〜ｓ０８の期間は、２行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。また、時刻ｓ０８〜ｓ０９の期間は、２行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。
【０２８８】
そして、時刻ｓ０９において、２系統で同時にアナログデジタル変換処理を実行した２行目の画素の信号に対して、演算回路５１３において加算平均を実行して演算結果を記憶する。時刻ｓ０９〜ｓ１１の期間では、図１５で説明したように、動作Ｏｐｒ３が演算後の２行目の画素のデジタル信号を出力する水平出力動作期間Ｄｏｕｔ２となっている。
【０２８９】
これは、図１５において説明したように、１行目の画素と２行目の画素が、共通の奇数列信号線２３１を時分割で利用した画素読み動作を実行することで実現している。そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０９、ｓ１３として動作させると、動作Ｏｐｒ１、Ｏｐｒ２では、水平同期信号ＨＤに同期して奇数行の画素を読み出し、２系統で同時にアナログデジタル変換処理を実行することになる。
【０２９０】
そして、動作Ｏｐｒ３、Ｏｐｒ４では、奇数行の画素読み動作期間と列信号処理動作期間の時間差を付けたタイミングである時刻ｓ０７、ｓ１１から偶数行の画素を読み出し、２系統で同時にアナログデジタル変換処理を実行することができる。これにより、画素配列２０１の画素を２行毎に読み出すノイズ低減動作を連続して実行できることがわかる。
【０２９１】
このとき、２行目の画素読み動作を、１行目の画素読み動作終了後の時刻ｓ０４ではなく、時刻ｓ０７から開始しているのは、奇数行と偶数行の読み出しタイミング差を均等にするためで、各行の露光期間の行毎のずれを均一にすることを目的にしている。
【０２９２】
ここで、本実施例においては、列回路で発生するノイズとして、比較器のバラツキを例として説明したが、ランプ波においてもノイズ発生源となる可能性がある。ランプ波は、奇数列ランプ波発生部から同じ形状のランプ波として出力されるが、比較器に入力されるまでに、位相や振幅の変動およびノイズ等の影響を受けてしまう。
【０２９３】
これらランプ波の変動やノイズと比較器のバラツキが合わさることで、比較結果それぞれが異なる時刻で一致してしまうことになる。そして、これがアナログデジタル変換処理における列回路で発生するノイズとなるが、これらに対しても本実施例の所定の演算処理を実行することでノイズを低減させることができるのは明らかである。
【０２９４】
本実施例では、奇数列画素の読み出しと、奇数列信号処理部２０３、奇数列ランプ波発生部２０５および奇数列水平走査部２０７の動作について説明してきた。しかしながら、偶数列画素の読み出しと、偶数列信号処理部２０４、偶数列ランプ波発生部２０６および偶数列水平走査部２０８の動作についても、図１５、図１６と同様の動作タイミングを用いることで説明できることは明らかである。
【０２９５】
これにより、奇数列画素の信号および偶数列画素の信号をそれぞれ奇数列出力部２０９および偶数列出力部２１０から並列に出力させることが可能となるため、重ね読み動作、ノイズ低減動作において、フレームレートの向上が図られることになる。
【０２９６】
以上のように、本実施例においては、ノイズ低減動作において、列信号線毎に設けられた４系統のアナログデジタル変換手段を用いて、２行分の画素の信号読み出し動作の少なくとも一部を重ねる。そうすることで、フレームレートの向上を実現するとともに、２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。
【０２９７】
これにより、本実施例のノイズ低減動作では、実施例２のノイズ低減動作の２倍のフレームレートが実現できる。
【０２９８】
さらに、奇数列画素の信号および偶数列画素の信号をそれぞれ異なる出力部から並列に出力させることが可能であるため、重ね読み動作、ノイズ低減動作どちらにおいても、フレームレートのさらなる向上が図られることになる。
【０２９９】
次に、本実行形態の変形例について、図１７を用いて説明する。なお、図１７においては、図１６と同じ符号および同じタイミングを流用してノイズ低減動作の変形例を説明する。ノイズ低減動作の変形例では、図１６で説明したように、１行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。
【０３００】
すなわち、動作Ｏｐｒ１、Ｏｐｒ２ともに、時刻ｓ０１〜ｓ０４の期間は、１行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。また、時刻ｓ０４〜ｓ０７の期間は、１行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。
【０３０１】
そして、時刻ｓ０７において、２系統で同時にアナログデジタル変換処理を実行した１行目の画素の信号に対して、演算回路５１３において加算平均を実行して演算結果を記憶する。このとき、比較器Ｃｏｍｐ１、Ｃｏｍｐ２、カウンタ回路５１１、５２１、ラッチ回路５１２、５２２が、１行目の列信号処理動作から解放されるので、３行目の画素読み動作と列信号処理動作を開始することができる。
【０３０２】
そこで、時刻ｓ０７〜ｓ０９の期間では、１行目の水平出力動作Ｄｏｕｔ１と３行目の画素読み動作と列信号処理動作を同時に実行する。そして、時刻ｓ０９において、３行目の画素のデジタルＳ信号をラッチ回路５１２、５２２から演算回路５１３に転送する前に、１行目の水平出力動作Ｄｏｕｔ１が終了するように、ＴＧ２１１がタイミングを制御する。同様に、時刻ｓ０９以降では、３行目の水平出力動作Ｄｏｕｔ３と５行目の画素読み動作と列信号処理動作を同時に実行することができる。
【０３０３】
また、ノイズ低減動作では、時刻ｓ０４以降で、２行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。すなわち、動作Ｏｐｒ３、Ｏｐｒ４ともに、時刻ｓ０４〜ｓ０７の期間は、２行目の画素の信号が奇数列信号線２３１に読み出される動作期間である。また、時刻ｓ０７〜ｓ０８の期間は、２行目の画素の信号が奇数列信号処理部２０３でアナログデジタル変換される期間となっている。
【０３０４】
そして、時刻ｓ０８において、２系統で同時にアナログデジタル変換処理を実行した２行目の画素の信号に対して、演算回路５１３において加算平均を実行して演算結果を記憶する。このとき、比較器Ｃｏｍｐ３、Ｃｏｍｐ４、カウンタ回路５３１、５４１、ラッチ回路５３２、５４２が、２行目の列信号処理動作から解放されるので、４行目の画素読み動作と列信号処理動作を開始することができる。
【０３０５】
そこで、時刻ｓ０８〜ｓ１０の期間では、２行目の水平出力動作Ｄｏｕｔ２と４行目の画素読み動作と列信号処理動作を同時に実行する。そして、時刻ｓ１０において、４行目の画素のデジタルＳ信号をラッチ回路５３２、５４２から演算回路５１３に転送する前に、２行目の水平出力動作Ｄｏｕｔ２が終了するように、ＴＧ２１１がタイミングを制御する。
【０３０６】
同様に、時刻ｓ１０以降では、４行目の水平出力動作Ｄｏｕｔ４と６行目の画素読み動作と列信号処理動作を同時に実行することができる。これは、図１５において説明したように、１行目の画素と２行目の画素が、共通の奇数列信号線２３１を時分割で利用した画素読み動作を実行することで実現している。
【０３０７】
そこで、水平同期信号ＨＤのタイミングを時刻ｓ０１、ｓ０７、ｓ０９、ｓ１１、ｓ１３として動作させると、動作Ｏｐｒ１、Ｏｐｒ２では、水平同期信号ＨＤに同期して奇数行の画素を読み出し、２系統で同時にアナログデジタル変換処理を実行することになる。そして、動作Ｏｐｒ３、Ｏｐｒ４では、奇数行の画素読み動作期間の時間差を付けたタイミングである時刻ｓ０４、ｓ０８、ｓ１０、ｓ１２、ｓ１４から偶数行の画素を読み出し、２系統で同時にアナログデジタル変換処理を実行することができる。
【０３０８】
これにより、画素配列２０１の画素を２行毎に読み出すノイズ低減動作の変形例を連続して実行できることがわかる。さらに、画素読み動作と列信号処理動作を前の行の水平出力動作と同時に実行することで、ノイズ低減動作の２倍のフレームレートが実現できる。以上より、ノイズ低減動作の変形例においては、２系統で同時にアナログデジタル変換処理を実行するとともに、図１２に示す重ね読み動作並みのフレームレートを実現する。
【０３０９】
以上のように、本実行形態の変形例においては、ノイズ低減動作の変形例において、列信号線毎に設けられた列信号処理手段を用いて、画素読み動作と前の行の水平出力動作を重ねることで、フレームレートの向上を実現している。それとともに、２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。これにより、ノイズ抑圧とともに図１２に示す重ね読み動作並みのフレームレートを実現している。
【実施例４】
【０３１０】
次に、図１から図３、および、図５から図９に加えて、図１８を参照して、本発明の実施例４について説明する。なお、本実施例では、撮像装置の基本的な構成と動作及び撮像素子の基本的な構成と動作は、実施例１と同様であるので、図および符号を流用して説明する。すなわち、図２に示す撮像素子１２の概略構成に対して、図１８の回路を適用して、図５および図６に示す重ね読み動作と図７および図８に示すノイズ低減動作を実行する。
【０３１１】
実施例１においては、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、列信号処理部に設けた演算回路において加算平均することでノイズ抑圧を実現していた。
【０３１２】
これに対して、本実施例においては、列信号処理部と出力部の間に演算回路を設けることで、演算回路を１つで済ませた場合について、重ね読み動作およびノイズ低減動作を実行する方法について説明する。
【０３１３】
図１８は、本実施例に係る撮像素子１２の奇数列信号処理部２０３の回路構成を示す図である。本実施例においては、奇数列画素に対応した奇数列信号処理部２０３を例にして説明する。偶数列画素に対応した偶数列信号処理部２０４は、奇数列信号処理部２０３と同様であるので、ここでは説明を省略する。
【０３１４】
図１８の信号処理部は、保持容量、結合容量、スイッチ、比較器、カウンタ回路、ラッチ回路から構成されている。図４の信号処理部から演算回路が削除されているだけなので、信号処理部の詳細な説明は省略する。
【０３１５】
ここで、本実施例においては、ラッチ回路５１２、５２２が、対応する水平選択線の制御パルスｐＨ１、ｐＨ２を介した制御により、保持しているカウント値を対応するデジタル出力線に出力する。デジタル出力線は、奇数列画素に対応した他の奇数列信号処理部２０３のラッチ回路５１２、５２２にもそれぞれ共通に接続される。
【０３１６】
演算回路５１４は、ＴＧ２１１に接続される演算制御線の制御パルスｐＣＡＬを介した制御により、ラッチ回路５１２、５２２から対応するデジタル出力線に出力されたカウント値に対して、図９に示す所定の演算を実行する。また、演算回路５１４は、演算制御線の制御パルスｐＣＡＬを介した制御により、所定の演算を施されたカウント値を画素のデジタル信号ＤＳｉｇ１’、ＤＳｉｇ２’として、奇数列出力線２６３を介して奇数列出力部２０９に出力する。偶数列画素に対応した偶数列信号処理部２０４の演算回路においても偶数列のデジタル出力線がそれぞれ共通に接続されている。
【０３１７】
次に、本実施例に係る撮像素子１２の重ね読み動作について説明する。重ね読み動作では、第１の画素および第２の画素について、ＦＤノード３０１をリセットしたＮ信号、および、ＦＤノード３０１に光電変換素子Ｄ１の電荷を読み出したＳ信号の読み出しを行う。そして、共通の奇数列信号線２３１を用いて、時間差を付けて読み出された第１の画素の信号および第２の画素の信号にアナログデジタル変換処理を実行して、デジタル化した画素信号を出力する。
【０３１８】
このときに、第１の画素を奇数行の画素とし、第２の画素を偶数行の画素として、重ね読み動作を繰り返し、画素配列２０１の画素を読み出すことで、１回の撮影動作を実行することができる。
【０３１９】
このとき、実施例１においては、図５の時刻ｔ１８〜ｔ２２の期間が、演算回路５１３に記憶された１行目の画素のデジタルＳ信号を出力する１行目の水平出力動作期間となっていた。これに対し、本実施例では、ラッチ回路５１２に保持された１行目の画素のカウント値を出力する１行目の水平出力動作期間となる。時刻ｔ１８〜ｔ２２の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御して、それぞれ接続する奇数列選択線２５１である水平選択線を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ１を発生させる。
【０３２０】
そして、選択された奇数列信号処理部２０３のラッチ回路５１２が保持している１行目の画素のカウント値ＤＳｉｇ１を、奇数列出力線２６１であるデジタル出力線に出力する。重ね読み動作において、演算回路５１４は、入力された画素のカウント値に対して、演算を実行せずに、そのまま画素のデジタル信号ＤＳｉｇ１’として、デジタル出力線を介して奇数列出力部２０９に出力する。
【０３２１】
同様に、実施例１においては、図５の時刻ｔ２１〜ｔ２３の期間が、演算回路５１３に記憶された２行目の画素のデジタルＳ信号を出力する２行目の水平出力動作期間となっていた。これに対し、本実施例では、ラッチ回路５２２に保持された２行目の画素のカウント値を出力する２行目の水平出力動作期間となる。
【０３２２】
図５の時刻ｔ２１〜ｔ２３の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御する。そして、それぞれ接続する奇数列選択線２５１である水平選択線を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ２を発生させる。そして、選択された奇数列信号処理部２０３のラッチ回路５２２が保持している２行目の画素のカウント値ＤＳｉｇ２を、奇数列出力線２６１であるデジタル出力線に出力する。
【０３２３】
重ね読み動作において、演算回路５１４は、入力された画素のカウント値に対して、演算を実行せずに、そのまま画素のデジタル信号ＤＳｉｇ２’として、デジタル出力線を介して奇数列出力部２０９に出力する。
【０３２４】
重ね読み動作では、画素Ｐ１１を含む１行目の画素と画素Ｐ２１を含む２行目の画素が、共通の奇数列信号線２３１を時分割で利用することで、画素読み動作を実行している。また、奇数列信号処理部２０３では、２系統のアナログデジタル変換処理が可能となっているので、１行目の画素信号と２行目の画素信号の画素読み動作の時間差をもって、２系統のアナログデジタル変換処理が実行される。
【０３２５】
そして、奇数列出力線２６１も２系統のデジタル出力線を備えているので、ラッチ回路５１２、５２２が保持している１行目の画素と２行目の画素のカウント値も、同様に時間差をもって出力することになる。このようにして、所定の順番で選択された奇数列信号処理部２０３から、時間差を持った２行分の画素のカウント値ＤＳｉｇ１、ＤＳｉｇ２が出力され、デジタル出力線を介して演算回路５１４に入力される。
【０３２６】
演算回路５１４においては、演算制御線の制御パルスｐＣＡＬを介したＴＧ２１１の制御により、入力された画素のカウント値に対して、演算を実行せずに、そのまま画素のデジタル信号として出力する。そして、デジタル出力線のカウント値ＤＳｉｇ１、ＤＳｉｇ２が、それぞれデジタル出力線を介して奇数列出力部２０９からデジタル信号ＤＳｉｇ１’、ＤＳｉｇ２’として並列に出力され、２行分の画素の信号の出力が完了する。
【０３２７】
１行目の画素信号の出力が完了した後、図５の時刻ｔ２２の水平同期信号により、３行目の読み出し動作が開始される。以上の動作が、水平同期信号に同期して開始行から２行ずつ遅延して行われ、各行の画素信号が順次出力される。
【０３２８】
次に、本実施例に係る撮像素子１２のノイズ低減動作について説明する。
【０３２９】
ノイズ低減動作では、１行目の画素について、ＦＤノード３０１をリセットしたＮ信号、および、ＦＤノード３０１に光電変換素子Ｄ１の電荷を読み出したＳ信号の読み出しを行う。そして、奇数列信号線２３１を用いて読み出された１行目の画素の信号にアナログデジタル変換処理を実行して、デジタル化した画素信号を出力する。
【０３３０】
このときに、奇数列信号処理部２０３では、２系統のアナログデジタル変換処理が可能となっているので、１行目の画素の信号について同時に２系統のアナログデジタル変換処理を実行する。そして、２系統のアナログデジタル変換結果に対して、演算回路５１４において、図９で説明したノイズ低減動作の演算処理を実行して出力する。このようにして、ノイズ低減動作を繰り返して、画素配列２０１の画素を読み出すことで、１回の撮影動作を実行することができる。
【０３３１】
このとき、実施例１においては、図７の時刻ｔ１８〜ｔ２２の期間が、演算回路５１３に記憶された演算後の１行目の画素のデジタルＳ信号を出力する１行目の水平出力動作期間となっていた。これに対し、本実施例では、ラッチ回路５１２、５２２に保持された１行目の画素の２系統のカウント値を出力する１行目の水平出力動作期間となる。
【０３３２】
図７の時刻ｔ１８〜ｔ２２の期間においては、ＴＧ２１１が制御線２８５を介して奇数列水平走査部２０７を制御して、それぞれ接続する奇数列選択線２５１を介して奇数列信号処理部２０３を所定の順番に選択する制御パルスｐＨ１、ｐＨ２を発生させる。そして、選択された奇数列信号処理部２０３のラッチ回路５１２、５２２に保持された１行目の画素の２系統のカウント値ＤＳｉｇ１、ＤＳｉｇ２を対応する奇数列出力線２６１に出力する。
【０３３３】
ノイズ低減動作において、演算回路５１４は、入力された画素の２系統のカウント値ＤＳｉｇ１、ＤＳｉｇ２に対して、図９で説明したノイズ低減動作の演算処理を実行する。そして、画素のデジタル信号ＤＳｉｇ１’としてデジタル出力線２６３を介して奇数列出力部２０９に出力する。このとき、ノイズ低減動作においては、演算後の１行目の画素のデジタルＳ信号のみを出力する。
【０３３４】
１行目の画素信号の出力が完了した後、図７の時刻ｔ２２の水平同期信号により、２行目の読み出し動作が開始される。以上の動作が、水平同期信号に同期して開始行から１行ずつ遅延して行われ、各行の画素信号が順次出力される。
【０３３５】
ここで、本実施例においては、列回路で発生するノイズとして、比較器のバラツキを例として説明したが、ランプ波においてもノイズ発生源となる可能性がある。ランプ波は、奇数列ランプ波発生部から同じ形状のランプ波として出力されるが、比較器に入力されるまでに、位相や振幅の変動およびノイズ等の影響を受けてしまう。
【０３３６】
これらランプ波の変動やノイズと比較器のバラツキが合わさることで、比較結果それぞれが異なる時刻で一致してしまうことになる。そして、これがアナログデジタル変換処理における列回路で発生するノイズとなるが、これらに対しても本実施例の所定の演算処理を実行することでノイズを低減させることができるのは明らかである。
【０３３７】
本実施例では、奇数列画素の読み出しと、奇数列信号処理部２０３および奇数列水平走査部２０７の動作について説明してきた。しかしながら、偶数列画素の読み出しと、偶数列信号処理部２０４および偶数列水平走査部２０８の動作についても、図５から図８と同様の動作タイミングを用いることで説明できることは明らかである。
【０３３８】
これにより、奇数列画素の信号および偶数列画素の信号をそれぞれ奇数列出力部２０９および偶数列出力部２１０から並列に出力させることが可能となるため、重ね読み動作、ノイズ低減動作において、フレームレートの向上が図られることになる。
【０３３９】
また、図１０を用いた実施例１の変形例にも、図１８の列信号処理部と演算回路を適用可能である。すなわち、時刻ｓ０７〜ｓ０９の期間の１行目の水平出力動作Ｄｏｕｔ１に、演算回路５１４が、入力された画素の２系統のカウント値に対して図９で説明したノイズ低減動作の演算処理を実行する。そして、画素のデジタル信号ＤＳｉｇ１’として出力線２６３を介して奇数列出力部２０９に出力されることになる。時刻ｓ０９〜ｓ１１の期間の２行目の水平出力動作Ｄｏｕｔ２、時刻ｓ１１〜ｓ１３の期間の３行目の水平出力動作Ｄｏｕｔ３においても同様な処理を実行すれば良い。
【０３４０】
実施例２に対しても、本実施例を適用可能である。すなわち、図１１の列信号処理部の演算回路を図１８の位置に変更するとともに、演算回路５１４が、入力された画素の４系統のカウント値に対して、図１４で説明したノイズ低減動作の演算処理を実行する。そして、画素のデジタル信号ＤＳｉｇ１’として出力線２６３を介して奇数列出力部２０９に出力される。
【０３４１】
さらに同様に、実施例３に対しても、本実施例を適用可能である。すなわち、図１１の列信号処理部の演算回路を図１８の位置に変更するとともに、演算回路５１４が、時間差を設けて入力された２画素それぞれの２系統のカウント値に対して、図９で説明したノイズ低減動作の演算処理を実行する。そして、画素のデジタル信号ＤＳｉｇ１’、ＤＳｉｇ３’として出力線２６３を介して奇数列出力部２０９に出力されることになる。
【０３４２】
以上のように、本実施例においては、重ね読み動作において、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、奇数行画素の信号読み出し動作と偶数行画素の信号読み出し動作を重ねることで、フレームレートの向上を実現している。
【０３４３】
また、ノイズ低減動作において、列信号線毎に設けられた２系統のアナログデジタル変換手段を用いて、同一画素の信号を同時にアナログデジタル変換した後、加算平均することでノイズ抑圧を実現している。そして、重ね読み動作による撮像とノイズ低減動作による撮像を必要に応じて切り替えることで、常に撮影動作が遅くなることを避けることができる。
【０３４４】
この撮影動作の切り替えは、操作部１６において、ユーザが直接選択するようにしてもよい。また、信号処理部１３で実行するホワイトバランス調整、色補正、ガンマ補正、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）、ＡＥ（Ａｕｔｏ  Ｅｘｐｏｓｕｒｅ）等の各種信号処理に応じて、同期制御部１５が適宜選択するようにしてもよい。さらに、演算回路を列信号処理部と出力部の間に設けることで、演算回路の削減が可能となっている。
【０３４５】
また、奇数列画素の信号および偶数列画素の信号をそれぞれ異なる出力部から並列に出力させることが可能であるため、重ね読み動作、ノイズ低減動作どちらにおいても、フレームレートのさらなる向上が図られることになる。
【実施例５】
【０３４６】
図１９を参照して、本発明の実施例５について説明する。図１９は、実施例１〜４で説明した撮像素子１２を、上下に積層される２つ以上の半導体チップで構成する場合の構成例を示す図である。図１９（ａ）は斜投影図、図１９（ｂ）は各チップの上面図である。
【０３４７】
撮像素子１２を、２つ以上の半導体チップで構成する場合には、図１９に示す様に、イメージセンサ用チップ１３００と高速ロジックプロセス用チップ１３０１がチップレベルで互いに積層されている。
【０３４８】
２つの半導体チップのうちの上側に積層されるイメージセンサ用チップ１３００には、光電変換部を含む画素配列２０１が形成される。そして、下側に積層される高速ロジックプロセス用チップ１３０１には、列ＡＤ変換部を含む列信号処理部２０３、２０４や水平走査部２０８、２０９などデジタルデータを含む高速処理が可能な部分が形成される。
【０３４９】
なお、チップ１３０１には、さらに信号を圧縮符号化する圧縮符号化部、信号を記憶するメモリ、所定の信号処理を行う信号処理部などを形成してもよい。また、図１９に示すように、撮像素子１２を、積層型イメージセンサで構成する場合には、下チップを、上チップと同一サイズに構成することが要求されることがあるが、必ずしも同一サイズである必要はない。
【符号の説明】
【０３５０】
１２  撮像素子
２０１  画素配列
２０３  奇数列信号処理部
２３１  奇数列垂直信号線
５１３、５１４  演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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