(57)【特許請求の範囲】
【請求項１】
ベース基板、ゲートライン、データライン、並びに前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタがゲート電極、活性層、ソース電極及びドレイン電極を備えるアレイ基板であって、
前記画素電極、前記活性層及び前記ドレイン電極は、同一層に設けられて一体に成形され、
前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある第１の絶縁層と、前記第１の絶縁層上にある前記ゲートライン及びゲート電極と、前記ゲートライン及び前記ゲート電極上にある第２の絶縁層と、前記第２の絶縁層上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層と、を備え、前記第１の絶縁層及び前記第２の絶縁層に、前記活性層に対応するビアホールが設けられ、前記薄膜トランジスタのソース電極が前記ビアホールを介して前記活性層に接続されることを特徴とするアレイ基板。
【請求項２】
ベース基板、ゲートライン、データライン、並びに前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタがゲート電極、活性層、ソース電極及びドレイン電極を備えるアレイ基板であって、
前記画素電極、前記活性層及び前記ドレイン電極は、同一層に設けられて一体に成形され、
前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記ゲートライン及び前記ゲート電極と、前記ゲートライン及び前記ゲート電極上にある第１の絶縁層と、前記第１の絶縁層上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層とを備え、前記薄膜トランジスタのソース電極が前記活性層に接続されることを特徴とするアレイ基板。
【請求項３】
前記パッシベーション層は、前記画素電極に対応する開口をさらに備えることを特徴とする請求項１又は２に記載のアレイ基板。
【請求項４】
前記第１の絶縁層、前記第２の絶縁層及び前記パッシベーション層は、前記画素電極に対応する開口をさらに備えることを特徴とする請求項１に記載のアレイ基板。
【請求項５】
前記パッシベーション層上にある共通電極をさらに備えることを特徴とする請求項１又は２に記載のアレイ基板。
【請求項６】
前記共通電極上に、スリットが設けられることを特徴とする請求項５に記載のアレイ基板。
【請求項７】
前記活性層、前記ドレイン電極及び前記画素電極の厚みは２０〜１０００Åであることを特徴とする請求項１又は２に記載のアレイ基板。
【請求項８】
請求項１〜７のいずれか１項に記載のアレイ基板を備えることを特徴とするディスプレイ。
【請求項９】
アレイ基板の製造方法であって、該アレイ基板は、ベース基板、ゲートライン、データライン、前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタはゲート電極、活性層、ソース電極及びドレイン電極を備え、該製造方法は、
前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、
前記画素電極、前記活性層及び前記ドレイン電極を同一層に設けて一体に成形する工程と、
を備え、
前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、
該製造方法は、
ベース基板上に前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、
前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、
前記ゲートライン及び前記ゲート電極のパターン上に、第２の絶縁層を形成し、前記第１の絶縁層及び前記第２の絶縁層に、前記活性層に対応するビアホールを形成する工程と、
前記第２の絶縁層上に、前記データライン、及び前記ビアホールを介して前記活性層に接続される前記ソース電極を含むパターンを形成する工程と、
前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、
をさらに備えることを特徴とするアレイ基板の製造方法。
【請求項１０】
アレイ基板の製造方法であって、該アレイ基板は、ベース基板、ゲートライン、データライン、前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタはゲート電極、活性層、ソース電極及びドレイン電極を備え、該製造方法は、
前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、
前記画素電極、前記活性層及び前記ドレイン電極を同一層に設けて一体に成形する工程と、
を備え、
前記薄膜トランジスタはボトムゲート型薄膜トランジスタであり、
該製造方法は、
前記ベース基板上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、
前記ゲートライン及び前記ゲート電極のパターン上に、第１の絶縁層を形成する工程と、
前記第１の絶縁層上に、前記活性層、前記ドレイン電極及び前記画素電極のパターンを形成する工程と、
前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、前記データライン、及び前記活性層に接続されるソース電極を含むパターンを形成する工程と、
前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、
をさらに備えることを特徴とするアレイ基板の製造方法。
【請求項１１】
前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えることを特徴とする請求項９又は１０に記載のアレイ基板の製造方法。
【請求項１２】
前記第１の絶縁層、前記第２の絶縁層及び前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えることを特徴とする請求項９に記載のアレイ基板の製造方法。
【請求項１３】
前記パッシベーション層上に共通電極のパターンを形成する工程をさらに備えることを特徴とする請求項９又は１０に記載のアレイ基板の製造方法。
【請求項１４】
前記共通電極上にスリットを形成する工程をさらに備えることを特徴とする請求項１３に記載のアレイ基板の製造方法。
【請求項１５】
前記活性層、前記ドレイン電極及び前記画素電極の厚みは２０〜１０００Åであることを特徴とする請求項９又は１０に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及びその製造方法並びに表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイは、フラットで超薄の表示装置であり、体積が小さく、厚みが薄く、重量が軽く、消費電力が少なく、放射性が低い等のメリットを有し、様々な電子表示装置に広く用いられている。液晶ディスプレイの表示効果は、主に液晶ディスプレイパネルによって決められる。液晶ディスプレイパネルは、主に、アレイ基板、カラーフィルタ基板及び両基板間にある液晶分子層を備える。アレイ基板は、基本的に液晶ディスプレイパネルの反応時間及び表示効果を決めている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
アレイ基板は、一般的に、薄膜トランジスタ及び画素電極等の構造を有する。薄膜トランジスタは、具体的に、ゲート電極、活性層、ソース電極、ドレイン電極等の構造を有する。ボトムゲート型薄膜トランジスタのアレイ基板を製造する場合、一般的に、５回のパターニング工程によってゲート電極、活性層、ソース電極及びドレイン電極、ドレイン電極のビアホール及び画素電極をそれぞれ形成する必要がある。一方、トップゲート型薄膜トランジスタのアレイ基板を製造する場合、各層の構造を形成するために、さらに複雑なパターニング工程を行う必要がある。
【課題を解決するための手段】
【０００４】
本発明は、アレイ基板の構造を簡単化し、アレイ基板を製造する場合のパターニング回数を低減し、アレイ基板の歩留まりを向上することができるアレイ基板及びその製造方法並びに表示装置を提供する。
【０００５】
本発明の一側面は、ベース基板、ゲートライン、データライン、並びに前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタがゲート電極、活性層、ソース電極及びドレイン電極を備え、前記画素電極が前記活性層及び前記ドレイン電極と同一層に設けられて一体に成形されるアレイ基板を提供する。
【０００６】
例えば、前記薄膜トランジスタは、ボトムゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記ゲートライン及び前記ゲート電極と、前記ゲートライン及び前記ゲート電極上にある第１の絶縁層と、前記第１の絶縁層上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層と、を備え、前記薄膜トランジスタのソース電極が前記活性層に接続される。
【０００７】
例えば、前記薄膜トランジスタはトップゲート型薄膜トランジスタであり、前記アレイ基板は、前記ベース基板上にある前記活性層、前記ドレイン電極及び前記画素電極と、前記活性層、前記ドレイン電極及び前記画素電極上にある第１の絶縁層と、前記第１の絶縁層上にある前記ゲートライン及びゲート電極と、前記ゲートライン及び前記ゲート電極上にある第２の絶縁層と、前記第２の絶縁層上にある前記データライン及び前記ソース電極と、前記データライン及び前記ソース電極上にある前記パッシベーション層と、を備え、前記第１の絶縁層及び前記第２の絶縁層に、前記活性層に対応するビアホールが設けられ、前記薄膜トランジスタのソース電極が前記ビアホールを介して前記活性層に接続される。
【０００８】
例えば、前記薄膜トランジスタは、ボトムゲート型薄膜トランジスタであり、前記パッシベーション層は、前記画素電極に対応する開口をさらに備えてもよい。
【０００９】
例えば、前記薄膜トランジスタは、トップゲート型薄膜トランジスタであり、前記第１の絶縁層、前記第２の絶縁層及び前記パッシベーション層は、前記画素電極に対応する開口をさらに備えてもよい。
【００１０】
例えば、前記アレイ基板は、前記パッシベーション層上にある共通電極をさらに備えてもよい。
【００１１】
例えば、前記共通電極上に、スリットが設けられる。
【００１２】
例えば、前記活性層、前記ドレイン電極及び前記画素電極の材料は、酸化物半導体材料であり、前記活性層、前記ドレイン電極及び前記画素電極の厚みは、２０〜１０００Åである。
【００１３】
該アレイ基板上の画素電極、活性層及びドレイン電極は、同一層に設けられて一体に形成されるため、アレイ基板の構造が簡単化される。これによって、アレイ基板を製造する場合、パターニング工程の回数が効果的に低減され、コストが節約されるとともに、複数回のパターニング工程による位置合わせ誤差の問題が避けられ、アレイ基板の歩留まりが向上される。このアレイ基板を用いるディスプレイパネルは、さらに優れる表示効果を有する。
【００１４】
本発明の他の側面は、上記アレイ基板のいずれかを備えるディスプレイを提供する。
【００１５】
本発明のさらに他の側面は、アレイ基板の製造方法を提供する。該アレイ基板は、ベース基板、ゲートライン、データライン、前記ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、前記薄膜トランジスタは、ゲート電極、活性層、ソース電極及びドレイン電極を備え、該製造方法は、前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、前記画素電極、前記活性層及び前記ドレイン電極を同一層に設けて一体に成形する工程と、を備える。
【００１６】
例えば、前記薄膜トランジスタがボトムゲート型薄膜トランジスタであってもよく、該製造方法は、前記ベース基板上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、前記ゲートライン及び前記ゲート電極のパターン上に、第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記活性層、前記ドレイン電極及び前記画素電極のパターンを形成する工程と、前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、前記データライン及び前記活性層に接続されるソース電極を含むパターンを形成する工程と、前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、をさらに備える。
【００１７】
例えば、前記薄膜トランジスタがトップゲート型薄膜トランジスタであってもよく、該製造方法は、ベース基板上に前記活性層、前記ドレイン電極及び前記画素電極を含むパターンを形成する工程と、前記活性層、前記ドレイン電極及び前記画素電極のパターン上に、第１の絶縁層を形成する工程と、前記第１の絶縁層上に、前記ゲートライン及びゲート電極を含むパターンを形成する工程と、前記ゲートライン及び前記ゲート電極のパターン上に、第２の絶縁層を形成する工程と、前記第１の絶縁層及び前記第２の絶縁層に、前記活性層に対応するビアホールを設ける工程と、前記第２の絶縁層上に、前記データライン、及び前記ビアホールを介して前記活性層に接続される前記ソース電極を含むパターンを形成する工程と、前記データライン及び前記ソース電極のパターン上に、前記パッシベーション層を形成する工程と、をさらに備える。
【００１８】
例えば、前記薄膜トランジスタがボトムゲート型薄膜トランジスタである場合、前記製造方法は、前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えてもよい。
【００１９】
例えば、前記薄膜トランジスタがトップゲート型薄膜トランジスタである場合、前記製造方法は、前記第１の絶縁層、前記第２の絶縁層及び前記パッシベーション層上に、前記画素電極に対応する開口を形成する工程をさらに備えてもよい。
【００２０】
例えば、前記製造方法は、前記パッシベーション層上に、共通電極のパターンを形成する工程をさらに備えてもよい。
【００２１】
例えば、前記製造方法は、前記共通電極上にスリットを形成する工程をさらに備えてもよい。
【００２２】
例えば、前記活性層、前記ドレイン電極及び前記画素電極は、酸化物半導体材料により形成されてもよく、前記活性層、前記ドレイン電極及び前記画素電極の厚みは２０〜１０００Åであってもよい。
【００２３】
この製造方法は、少ないパターニング工程の回数によってアレイ基板を製造することができ、工程が簡単であり、コストが低く、アレイ基板を製造する場合の位置合わせ誤差の問題が低減され、且つ製造されたアレイ基板の歩留まりが高い。
【００２４】
以下、本発明の実施例の技術案をさらに明確にするように、本発明の実施例の図面を簡単に説明する。下記の図面は、当然ながら、本発明の実施例の一部のみに関し、本発明を限定するものではない。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施例に係るボトムゲート型薄膜トランジスタのアレイ基板を示す平面図である。
【図２】本発明の実施例の図１に示すボトムゲート型薄膜トランジスタのアレイ基板の、Ｉ−Ｉ’方向に沿う断面図である。
【図３】本発明の実施例に係るアレイ基板の製造方法を示すフローチャートである。
【図４】本発明の実施例に係る他のボトムゲート型薄膜トランジスタのアレイ基板を示す概略図である。
【図５】本発明の実施例に係るボトムゲート型薄膜トランジスタのアレイ基板の製造方法を示すフローチャートである。
【図６】本発明の実施例に係るトップゲート型薄膜トランジスタのアレイ基板を示す平面図である。
【図７】本発明の実施例の図６に示すトップゲート型薄膜トランジスタのアレイ基板の、Ｉ−Ｉ’方向に沿う断面図である。
【図８】本発明の実施例に係る他のトップゲート型薄膜トランジスタのアレイ基板を示す概略図である。
【図９】本発明の実施例に係るトップゲート型薄膜トランジスタのアレイ基板の製造方法を示すフローチャートである。
【図１０】本発明の実施例に係るボトムゲート型薄膜トランジスタの高級超次元転換技術型アレイ基板を示す平面図である。
【図１１】本発明の実施例の図１０に示すボトムゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の、Ｉ−Ｉ’方向に沿う断面図である。
【図１２】本発明の実施例に係るボトムゲート型薄膜トランジスタのＡＤ−ＳＤＳアレイ基板の製造方法を示すフローチャートである。
【図１３】本発明の実施例に係るトップゲート型薄膜トランジスタのＡＤ−ＳＤＳアレイ基板を示す平面図である。
【図１４】本発明の実施例の図１３に示すトップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の、Ｉ−Ｉ’方向に沿う断面図である。
【図１５】本発明の実施例に係るトップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の製造方法を示すフローチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明の実施例の目的、技術案及びメリットをさらに明確にするために、本発明の実施例の図面を組み合わせて、本発明の実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づき、当業者が創造的な労働をしない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。
【００２７】
発明者は、鋭意研究の結果、従来のアレイ基板の構造が複雑であり、複数回のパターニング工程を介しないと製造できなく、コストが高いとともに、複数回のパターニング工程による位置あわせ誤差の問題が存在しており、アレイ基板の歩留まりが低い問題を発見した。
【００２８】
（実施例１）
本実施例はアレイ基板を提供する。図１及び図２に示すように、該アレイ基板は、ベース基板１０、ゲートライン２０、データライン６０、前記ベース基板上にアレイ状に配列する薄膜トランジスタ１、画素電極３３及びパッシベーション層７１を備える。ゲートライン２０及びデータライン６０は、互いに交差して画素ユニットを画定した。薄膜トランジスタ１及び画素電極３３は、画素ユニットに設けられる。前記薄膜トランジスタ１は、ゲート電極２１、活性層３１、ソース電極６１及びドレイン電極３２を備え、前記画素電極３３、前記活性層３１及び前記ドレイン電極３２は、同一層に設けられて一体に成形される。
【００２９】
該アレイ基板では、各画素ユニットの画素電極、活性層及びドレイン電極が同一層に設けられて一体に成形されることによって、アレイ基板の構造が簡単化され、アレイ基板を製造する場合、パターニング工程の回数が効果的に低減され、コストが低下された。さらに、この構造により、複数回のパターニング工程による位置あわせ誤差の問題が避けられ、アレイ基板の歩留まりが向上された。このアレイ基板を用いるディスプレイパネルは、さらに優れる表示効果を有する。
【００３０】
同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３は、同一の金属酸化物半導体であってもよい。従来技術では、一般的に、活性層には、多結晶シリコン、アモルファスシリコン等の半導体材料を用い、ドレイン電極には、クロム、モリブデン、銅等の金属を用い、画素電極には、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等の透明導電物を用いる。本実施例では、活性層３１、ドレイン電極３２及び画素電極３３は、同一の金属酸化物半導体を用いる。金属酸化物半導体は、液晶ディスプレイパネルの作動電圧の範囲内で良好の導電性を有すると共に、良好の透過性を有するため、活性層３１、ドレイン電極３２及び画素電極３３が材料の性能に対する要求を同時に満たせる。本発明の実施例が採用する金属酸化物半導体は、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明の金属酸化物半導体材料であってもよい。
【００３１】
さらに、図１に示すように、金属酸化物半導体を活性層３１及びドレイン電極３２とする薄膜トランジスタユニット１は、ゲートライン２０とデータライン６０とが交差する箇所にある。例えば、アレイ基板のゲートライン２０及びゲート電極２１は、同一層に設けられて一体に成形され、アレイ基板のデータライン６０及びソース電極６１は同一層に設けられて一体に成形される。データライン６０の活性層３１に接触する領域は、薄膜トランジスタユニット１のソース電極６１である。
【００３２】
ここで、活性層 ３１、ドレイン電極３２及び画素電極３３の相対的な位置は、図１及び図２における点線で示す位置に限らない。三者の具体的な相対位置は、実際の状況によって調整することができる。本発明の実施例は、これを具体的に限定しない。
【００３３】
類似的には、活性層 ３１、ドレイン電極３２及び画素電極３３の形状も図１及び図２に示す形状に限らず、実際の状況によって調整することができる。例えば、画素電極３３上にスリット（又は開口）を有し、画素電極３３の縁部が鋸の歯の形状であり、或いは、画素電極３３上に、他の精細なパターンを有してもよい。
【００３４】
さらに、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３の厚みは、例えば、２０〜１０００Åである。活性層３１、ドレイン電極３２及び画素電極３３の厚みは、実際の状況によって調整することができる。本発明の実施例は、これを限定しない。
【００３５】
また、本発明の他の実施例は、ディスプレイをさらに提供する。該ディスプレイは、以上のアレイ基板を備える。該ディスプレイは、液晶パネル、電子ペーパー、有機発光ダイオードパネル、携帯電話、フラットパネルコンピュータ、テレビ、ディスプレイ、ノットパソコン、デジタルフォトフレーム、ＧＰＳ等の表示機能を有するいずれかの製品又は部材であってもよい。
【００３６】
（実施例２）
本実施例は、アレイ基板の製造方法をさらに提供する。該アレイ基板は、ベース基板、ゲートライン、データライン、ベース基板上にアレイ状に配列する薄膜トランジスタ、画素電極及びパッシベーション層を備え、薄膜トランジスタは、ゲート電極、活性層、ソース電極及びドレイン電極を備える。図３に示すように、該製造方法は以下のステップを備える。
【００３７】
ステップＳ３０１：活性層、ドレイン電極及び画素電極を含むパターンを形成し、画素電極、活性層及びドレイン電極を同一層に設けて一体に成形する。
【００３８】
まず、例えば、スパッタ等の方法によって、アレイ基板上に、厚みが２０〜１０００Åであることが好ましい金属酸化物半導体層を１層形成する。金属酸化物半導体は、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明の金属酸化物半導体材料であってもよい。
【００３９】
次に、金属酸化物半導体層上に、１層のフォトレジストを塗布し、活性層３１、ドレイン電極３２及び画素電極３３のパターンを含むマスクによって露光・現像し、フォトレジストのパターンを得て、該フォトレジストのパターンによって、該金属酸化物半導体層をエッチングして１回のパターニング工程を行い、アレイ基板上に同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３を形成する。形成された活性層３１、ドレイン電極３２及び画素電極３３は、同一層に設けられて一体に成形される。
【００４０】
類似的には、アレイ基板のゲートライン２０及びゲート電極２１は、同一層に設けられて一体に成形され、アレイ基板のデータライン６０及びソース電極６１は、同一層に設けられて一体に成形される。
【００４１】
本実施例に係る製造方法は、活性層、ドレイン電極及び画素電極を含むパターンを形成する工程と、画素電極、活性層及びドレイン電極を同一層に設けて一体に成形する工程と、を備える。該製造方法は、少ないパターニング工程の回数によってアレイ基板を製造することができ、工程が簡単で、コストが低く、アレイ基板を製造する場合の位置決め誤差の問題が低減され、且つ製造されたアレイ基板の歩留まりが高い。
【００４２】
（実施例３）
本実施例はアレイ基板を提供する。該アレイ基板上に設けられる薄膜トランジスタは、ボトムゲート型薄膜トランジスタであってもトップゲート型薄膜トランジスタであってもよい。アレイ基板上に設けられる薄膜トランジスタのタイプが異なる場合、アレイ基板の構造及びその製造方法も異なる。
【００４３】
本実施例は、図１及び図２に示すように、ボトムゲート型薄膜トランジスタのアレイ基板を提供する。該アレイ基板は、ベース基板１０上にあるゲートライン２０及びゲート電極２１と、ゲートライン２０及びゲート電極２１上にある第１の絶縁層２２と、第１の絶縁層２２上にある活性層３１、ドレイン電極３２及び画素電極３３と、活性層３１、ドレイン電極３２及び画素電極３３上にあるデータライン６０及び活性層３１に接続されるソース電極６１と、データライン６０及びソース電極６１上にあるパッシベーション層とを備える。さらに具体的には、該アレイ基板の構造は以下のとおりである。
【００４４】
ベース基板１０は、透過性が良いガラス基板又はプラスチック基板であってもよい。
【００４５】
ベース基板１０上にあるゲートライン２０及びゲート電極２１は、単層構造であっても多層構造であってもよい。ゲートライン２０及びゲート電極２１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル及びタングステン等の材料又は上記元素からなる合金により形成されてもよい。ゲートライン２０及びゲート電極２１が多層構造である場合、銅、チタン、銅、モリブデン、モリブデン、アルミニウム、モリブデン等の積層から形成されてもよい。ゲートライン２０及びゲート電極２１の厚みは、２５００〜１６０００Åであってもよい。ゲートライン２０及びゲート電極２１がベース基板１０上に直接に設けられてもよいし、ゲートライン２０及びゲート電極２１とベース基板１０との間にバッファー層を設けてもよい。該バッファー層は、例えば、窒化ケイ素又は酸化ケイ素であってもよい。
【００４６】
ゲートライン２０及びゲート電極２１上にある第１の絶縁層２２は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であってもよいし、窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。本発明の実施例では、第１の絶縁層２２の厚みは、２０００〜６０００Åであることが好ましい。
【００４７】
第１の絶縁層２２上において同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３は、同一の金属酸化物半導体であってもよく、例えば、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明の金属酸化物半導体材料である。また、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３の厚みは、例えば、２０〜１０００Åである。
【００４８】
活性層３１、ドレイン電極３２及び画素電極３３上にあるデータライン６０及びソース電極６１は、単層構造であっても多層構造であってもよい。データライン６０及びソース電極６１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金により形成されてもよい。データライン６０及びソース電極６１が多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等に形成されてもよい。さらに、データライン６０及びソース電極６１の厚みは、２０００〜６０００Åであってもよい。
【００４９】
データライン６０及びソース電極６１上にあるパッシベーション層７１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素の単層構造であってもよいし、窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。また、パッシベーション層７１は、例えば、アクリル酸系樹脂、ポリイミド、ポリアミド等の有機樹脂であってもよい。パッシベーション層７１の厚みは、２００〜５０００Åであることが好ましい。
【００５０】
さらに、図４に示すように、画素電極３３と液晶分子層との間の厚みを薄くして、液晶分子を駆動する作動電圧をさらに低下するために、パッシベーション層７１上に、画素電極３３に対応する開口７２を設けてもよい。
【００５１】
本発明の実施例は、図１及び図２に示すように、ボトムゲート型薄膜トランジスタのアレイ基板の製造方法をさらに提供する。図５に示すように、該製造方法は以下のステップを備える。
【００５２】
ステップＳ５０１：ベース基板上に、ゲートライン及びゲート電極を含むパターンを形成する。
まず、例えば、スパッタや熱蒸着等の方法により、ベース基板１０上に、１層のゲート金属膜を形成する。ゲート金属膜を形成する前に、ベース基板１０上に１層のバッファー層を形成してもよい。
次に、ゲート金属膜上に、１層のフォトレジストを塗布し、ゲートライン２０及びゲート電極２１を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン２０及びゲート電極２１を含むパターンを形成する。
【００５３】
ステップＳ５０２：ゲートライン及びゲート電極のパターン上に第１の絶縁層を形成する。
例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）等の方法によって、ゲートライン２０及びゲート電極２１のパターン上に第１の絶縁層２２を形成してもよい。
【００５４】
ステップＳ５０３：第１の絶縁層上に活性層、ドレイン電極及び画素電極のパターンを形成する。
まず、例えば、スパッタ等の方法によって、第１の絶縁層２２上に１層の金属酸化物半導体を形成する。
次に、金属酸化物半導体上に１層のフォトレジストを塗布し、次いで、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後にフォトレジストを剥離し、同一層に設けられる、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを形成する。
【００５５】
ステップＳ５０４：活性層、ドレイン電極及び画素電極のパターン上に、データライン及び活性層に接続されるソース電極を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、活性層３１、ドレイン電極３２及び画素電極３３上に、１層のデータ金属膜を形成する。
次に、データ金属膜上に１層のフォトレジストを塗布し、次いで、データライン６０及びソース電極６１を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後にフォトレジストを剥離し、データライン６０及びソース電極６１を形成し、ソース電極６１を活性層３１に直接に接続する。
【００５６】
ステップＳ５０５：データライン及びソース電極のパターン上にパッシベーション層を形成する。
パッシベーション層７１の材料が窒化ケイ素、酸化ケイ素等の材料である場合、ＰＥＣＶＤ等の方法によって、データライン６０及びソース電極６１のパターン上に１層のパッシベーション層７１を形成してもよい。パッシベーション層７１の材料が有機樹脂である場合、有機樹脂をデータライン６０及びソース電極６１上に直接に塗布し、パッシベーション層７１を形成してもよい。
【００５７】
さらに、パッシベーション層７１上に１層のフォトレジストを塗布し、画素電極３３に対応する開口７２を含むパターンを備えるマスクで遮蔽し、１回のパターニング工程によって、パッシベーション層７１上に画素電極３３に対応する開口７２を形成し、画素電極３３を露出させてもよい。
【００５８】
（実施例４）
本実施例は、図６及び図７に示すように、トップゲート型薄膜トランジスタのアレイ基板を提供する。該トップゲート型薄膜トランジスタのアレイ基板は、ベース基板１０上にある活性層３１、ドレイン電極３２及び画素電極３３と、活性層３１、ドレイン電極３２及び画素電極３３上にある第１の絶縁層２２と、第１の絶縁層２２上にあるゲートライン２０及びゲート電極２１と、ゲートライン２０及びゲート電極２１上にある第２の絶縁層４１と、第２の絶縁層４１上にあるデータライン６０及びソース電極６１と、データライン６０及びソース電極６１上にあるパッシベーション層７１と、を備え、第１の絶縁層２２及び第２の絶縁層４１に、活性層３１に対応するビアホール５１が設けられ、薄膜トランジスタのソース電極６１がビアホール５１を介して活性層３１に接続される。更に具体的に、該アレイ基板の構造は、以下のとおりである。
【００５９】
ベース基板１０は、透過性がよいガラス基板やプラスチック基板等であることが好ましい。
【００６０】
ベース基板１０上に、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３は、同一の金属酸化物半導体であってもよく、例えば、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明金属酸化物半導体材料である。また、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３の厚みは、２０〜１０００Åであってもよい。同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３がベース基板１０上に直接に設けられてもよいし、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３とベース基板１０との間にバッファー層を設けてもよい。バッファー層は、窒化ケイ素又は酸化ケイ素であってもよい。
【００６１】
活性層３１、ドレイン電極３２及び画素電極３３上にある第１の絶縁層２２は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であっても窒化ケイ素や酸化ケイ素からなる複層構造であってもよい。本発明の実施例では、第１の絶縁層２２の厚みは、例えば、２０００〜６０００Åである。
【００６２】
第１の絶縁層２２上にあるゲートライン２０及びゲート電極２１は、単層構造であっても多層構造であってもよい。ゲートライン２０及びゲート電極２１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金により形成されてもよい。ゲートライン２０及びゲート電極２１が多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等に形成されてもよい。ゲートライン２０及びゲート電極２１の厚みは、２５００〜１６０００Åであってもよい。
【００６３】
ゲートライン２０及びゲート電極２１上にある第２の絶縁層４１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であっても窒化ケイ素や酸化ケイ素からなる複層構造であってもよい。本発明の実施例では、第２の絶縁層４１の厚みは、例えば、４００〜５０００Åである。
【００６４】
第１の絶縁層２２及び第２の絶縁層４１上に、活性層３１に対応するビアホール５１が設けられる。
【００６５】
第１の絶縁層２２及び第２の絶縁層４１上にあるデータライン６０及びソース電極６１は、ビアホール５１を介して活性層３１に接続される。データライン６０及びソース電極６１は、単層構造であっても多層構造であってもよい。データライン６０及びソース電極６１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金で形成されてもよい。データライン６０及びソース電極６１は、多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等で形成されてもよい。さらに、データライン６０及びソース電極６１の厚みは、例えば、２０００〜６０００Åである。
【００６６】
データライン６０及びソース電極６１上にあるパッシベーション層７１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素の単層構造であってもよいし、窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。また、パッシベーション層７１の材料は、例えば、アクリル酸系樹脂、ポリイミド、ポリアミド等の有機樹脂であってもよい。パッシベーション層７１の厚みは、例えば、２００〜５０００Åである。
【００６７】
さらに、図８に示すように、画素電極３３と液晶分子層との間の厚みを薄くして、液晶分子を駆動する作動電圧をさらに低減するために、パッシベーション層７１上に、画素電極３３に対応する開口７２を設けてもよい。
【００６８】
本実施例は、トップゲート型薄膜トランジスタのアレイ基板の製造方法をさらに提供する。図９に示すように、該製造方法は、以下のようなステップを備える。
【００６９】
ステップＳ９０１：ベース基板上に、活性層、ドレイン電極及び画素電極を含むパターンを形成する。
まず、例えば、スパッタ等の方法によって、ベース基板１０上に１層の金属酸化物半導体を直接に形成する。金属酸化物半導体を形成する前に、１層のバッファー層を形成してもよい。
次に、金属酸化物半導体上に１層のフォトレジストを塗布し、次いで、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、同一層に設けられる、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを形成する。
【００７０】
ステップＳ９０２：活性層、ドレイン電極及び画素電極のパターン上に、第１の絶縁層を形成する。
例えば、ＰＥＣＶＤ等の方法によって活性層３１、ドレイン電極３２及び画素電極３３のパターン上に第１の絶縁層２２を形成する。
【００７１】
ステップＳ９０３：第１の絶縁層上に、ゲートライン及びゲート電極を含むパターンを形成する。
まず、例えば、スパッタ、熱蒸着等の方法によって、第１の絶縁層２２上に、１層のゲート金属膜を形成する。
次に、ゲート金属膜上に１層のフォトレジストを塗布し、ゲートライン２０及びゲート電極２１を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン２０及びゲート電極２１を含むパターンを形成する。
【００７２】
ステップＳ９０４：ゲートライン及びゲート電極のパターン上に、第２の絶縁層を形成し、第１の絶縁層及び第２の絶縁層に、活性層に対応するビアホールを設ける。
例えば、ＰＥＣＶＤ等の方法によってゲートライン２０及びゲート電極２１上に第２の絶縁層４１を形成する。
第２の絶縁層４１上に１層のフォトレジストを塗布し、ビアホールのパターンを含むマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、活性層３１に対応するビアホール５１を含むパターンを形成する。
【００７３】
ステップＳ９０５：第２の絶縁層上に、データライン、及びビアホールを介して活性層に接続されるソース電極を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、第２の絶縁層４１上に１層のデータ金属膜を形成する。
次に、データ金属膜上に１層のフォトレジストを塗布し、次いで、データライン６０及びソース電極６１を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、データライン６０及びソース電極６１を形成し、ソース電極６１をビアホール５１を介して活性層３１に接続する。
【００７４】
ステップＳ９０６：例えば、データライン及びソース電極のパターン上にパッシベーション層を形成する。
パッシベーション層７１の材料が窒化ケイ素、酸化ケイ素等である場合、ＰＥＣＶＤ等の方法によって、データライン６０及びソース電極６１上に１層のパッシベーション層７１を形成してもよい。パッシベーション層７１の材料が有機樹脂である場合、有機樹脂をデータライン６０及びソース電極６１上に直接に塗布し、パッシベーション層７１を形成してもよい。
【００７５】
さらに、パッシベーション層７１上に１層のフォトレジストを塗布し、画素電極３３に対応する開口７２を含むパターンを備えるマスクで遮蔽し、１回のパターニング工程によって、画素電極３３に対応する開口７２を形成し、画素電極３３を露出させる。
【００７６】
（実施例５）
本実施例は、アレイ基板をさらに提供する。該アレイ基板はＡＤ−ＳＤＳ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ）型アレイ基板である。該ＡＤ−ＳＤＳ型アレイ基板もボトムゲート型薄膜トランジスタのアレイ基板やトップゲート型薄膜トランジスタのアレイ基板に分ける。
【００７７】
本実施例は、図１０及び図１１に示すように、ボトムゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板を提供する。該アレイ基板は、ベース基板１０と、ベース基板１０上にあるゲートライン２０及びゲート電極２１と、ゲートライン２０及びゲート電極２１上にある第１の絶縁層２２と、第１の絶縁層２２上に同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３と、活性層３１、ドレイン電極３２及び画素電極３３上にあるデータライン６０及びソース電極６１と、データライン６０及びソース電極６１上にあるパッシベーション層７１と、パッシベーション層７１上にある共通電極８１と、を備える。
【００７８】
ベース基板１０は、透過性が良いガラス基板、プラスチック基板等であることが好ましい。
【００７９】
ベース基板１０上にあるゲートライン２０及びゲート電極２１は、単層構造であっても多層構造であってもよい。ゲートライン２０及びゲート電極２１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金で形成されてもよい。ゲートライン２０及びゲート電極２１が多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等で形成されてもよい。ゲートライン２０及びゲート電極２１の厚みは、例えば、２５００〜１６０００Åである。ゲートライン２０及びゲート電極２１がベース基板１０上に直接に位置してもよいし、ゲートライン２０及びゲート電極２１とベース基板１０との間にバッファー層を設けてもよい。バッファー層は、窒化ケイ素又は酸化ケイ素であってもよい。
【００８０】
ゲートライン２０及びゲート電極２１上にある第１の絶縁層２２は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であっても窒化ケイ素や酸化ケイ素からなる複層構造であってもよい。本発明の実施例では、第１の絶縁層２２の厚みは、例えば、２０００〜６０００Åである。
【００８１】
第１の絶縁層２２上に同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３は、同一金属酸化物半導体であってもよく、例えば、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明の金属酸化物半導体材料であってもよい。また、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３の厚みは、例えば、２０〜１０００Åである。
【００８２】
活性層３１、ドレイン電極３２及び画素電極３３上にあるデータライン６０及びソース電極６１は、単層構造であっても多層構造であってもよい。データライン６０及びソース電極６１は、単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金で形成されてもよい。データライン６０及びソース電極６１は、多層構造である場合、銅／チタン、銅／モリブデン、モリブデン／アルミニウム／モリブデン等で形成されてもよい。さらに、データライン６０及びソース電極６１の厚みは、例えば、２０００〜６０００Åである。
【００８３】
データライン６０及びソース電極６１上にあるパッシベーション層７１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素の単層構造であってもよいし、窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。また、パッシベーション層７１の材料は、例えば、アクリル酸系樹脂、ポリイミド、ポリアミド等の有機樹脂であってもよい。パッシベーション層７１の厚みは、例えば、２００〜５０００Åである。
【００８４】
パッシベーション層７１上にある共通電極８１は、アレイ基板上の全ての画素を被覆する１つの全体的な構造であってもよい。共通電極８１は、酸化インジウムスズ、酸化インジウム亜鉛等の透明導電材料であってもよい。共通電極８１の厚みは、例えば、３００〜１５００Åである。さらに、共通電極８１と画素電極３３との相対的な位置は、実際の状況によって設定すればよい。本発明の実施例は、これを具体的に限定しない。例えば、共通電極８１は、アレイ基板上に、画素電極３３の上方にあってもよいし、画素電極３３の下方にあってもよい。共通電極８１が画素電極３３の上方にある場合、共通電極８１は、スリットを有し、共通電極８１が画素電極３３の下方にある場合、画素電極３３はスリットを含む。
【００８５】
本発明の実施例は、ボトムゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の製造方法をさらに提供する。図１２に示すように、該製造方法は以下のステップを備える。
【００８６】
ステップＳ１２０１：ベース基板上に、ゲートライン及びゲート電極を含むパターンを形成する。
まず、例えば、スパッタや熱蒸着等の方法によってベース基板１０上に１層のゲート金属膜を形成する。ゲート金属膜を形成する前に、ベース基板１０上に１層のバッファー層を形成してもよい。
次に、ゲート金属膜上に１層のフォトレジストを塗布し、ゲートライン２０及びゲート電極２１を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、ゲートライン２０及びゲート電極２１を含むパターンを形成する。
【００８７】
ステップＳ１２０２：ゲートライン及びゲート電極のパターン上に、第１の絶縁層を形成する。
例えば、ＰＥＣＶＤ等の方法によって、ゲートライン２０及びゲート電極２１のパターン上に、第１の絶縁層２２を形成する。
【００８８】
ステップＳ１２０３：第１の絶縁層上に、活性層、ドレイン電極及び画素電極のパターンを形成する。
まず、例えば、スパッタ等の方法によって、第１の絶縁層２２上に、１層の金属酸化物半導体を形成する。
次に、金属酸化物半導体上に１層のフォトレジストを塗布し、次いで、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、同一層に設けられる、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを形成する。
【００８９】
ステップＳ１２０４：活性層、ドレイン電極及び画素電極上に、データライン、及び活性層に接続されるソース電極を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、活性層３１、ドレイン電極３２及び画素電極３３上に、１層のデータ金属膜を形成する。
次に、データ金属膜上に１層のフォトレジストを塗布し、次いで、データライン６０及びソース電極６１を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングをして、最後に、フォトレジストを剥離し、データライン６０及びソース電極６１を形成し、ソース電極６１を活性層３１と直接に接続させる。
【００９０】
ステップＳ１２０５：データライン及びソース電極のパターン上に、パッシベーション層を形成する。
例えば、パッシベーション層７１の材料が窒化ケイ素、酸化ケイ素等の材料である場合、ＰＥＣＶＤ等の方法によって、データライン６０及びソース電極６１のパターン上に、１層のパッシベーション層７１を形成してもよい。パッシベーション層７１の材料が有機樹脂である場合、例えば、有機樹脂をデータライン６０及びソース電極６１上に直接に塗布し、パッシベーション層７１を形成してもよい。
【００９１】
ステップＳ１２０６：パッシベーション層上に共通電極のパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、パッシベーション層７１上に１層の共通電極層を形成する。
次に、共通電極層上に１層のフォトレジストを塗布し、次いで、共通電極８１のパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離して、共通電極８１を形成する。
【００９２】
ステップＳ１２０７：共通電極上にスリットを形成する。
共通電極８１上に１層のフォトレジストを塗布し、スリットのパターンを含むマスクで遮蔽し、露光、現像及びエッチングし、最後に、フォトレジストを剥離し、共通電極８１上にスリットを形成する。
【００９３】
上記ボトムゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の製造方法は、共通電極８１が画素電極３３の上方にある製造方法である。共通電極８１と画素電極３３との相対的な位置は、実際の状況に設定することができるため、ボトムゲート型薄膜トランジスタのＡＤＳ型アレイ基板の製造方法も実際の状況によって設定することができる。
【００９４】
（実施例６）
本実施例は、図１３及び図１４に示すように、トップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板をさらに提供する。具体的に、トップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板は、ベース基板１０と、ベース基板１０上にあり、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３と、活性層３１、ドレイン電極３２及び画素電極３３上にある第１の絶縁層２２と、第１の絶縁層２２上にあるゲートライン２０及びゲート電極２１と、ゲートライン２０及びゲート電極２１上にある第２の絶縁層４１と、第１の絶縁層２２及び第２の絶縁層４１上にあるデータライン６０及びソース電極６１と、データライン６０及びソース電極６１上にあるパッシベーション層７１と、パッシベーション層７１上にある共通電極８１と、を備える。
【００９５】
ベース基板１０は、透過性がよいガラス基板又はプラスチック基板等であることが好ましい。
【００９６】
活性層３１、ドレイン電極３２及び画素電極３３は、同一の金属酸化物半導体であってもよく、例えば、非晶質インジウム・ガリウム・亜鉛酸化物、酸化インジウム亜鉛、酸化亜鉛、二酸化チタン、酸化スズ、すず酸カドミウム又は他の金属酸化物等の透明の金属酸化物半導体材料である。また、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３の厚みは、例えば、２０〜１０００Åである。同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３がベース基板１０上に直接に設けられてもよいし、同一層に設けられる活性層３１、ドレイン電極３２及び画素電極３３とベース基板１０との間にバッファー層を設けてもよい。バッファー層は、窒化ケイ素又は酸化ケイ素であってもよい。
【００９７】
第１の絶縁層２２は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であっても窒化ケイ素や酸化ケイ素からなる複層構造であってもよい。本発明の実施例では、第１の絶縁層２２の厚みは、２０００〜６０００Åである。
【００９８】
ゲートライン２０及びゲート電極２１は、単層構造であっても多層構造であってもよい。ゲートライン２０及びゲート電極２１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金で形成されてもよい。ゲートライン２０及びゲート電極２１が多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等で形成されてもよい。ゲートライン２０及びゲート電極２１の厚みは、例えば、２５００〜１６０００Åである。
【００９９】
第２の絶縁層４１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素等の材料であってもよく、単層構造であっても窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。本発明実施例では、第２の絶縁層４１の厚みは、例えば、４００〜５０００Åである。
【０１００】
第１の絶縁層２２及び第２の絶縁層４１上に、活性層３１に対応するビアホール５１が設けられる。
【０１０１】
ソース電極６１は、ビアホール５１を介して活性層３１に接続される。データライン６０及びソース電極６１は、単層構造であっても多層構造であってもよい。データライン６０及びソース電極６１が単層構造である場合、銅、アルミニウム、銀、モリブデン、クロム、ネオジム、ニッケル、マンガン、チタン、タンタル、タングステン等の材料又は上記元素からなる合金により形成されてもよい。データライン６０及びソース電極６１が多層構造である場合、銅／チタンの多層構造、銅／モリブデンの多層構造、モリブデン／アルミニウム／モリブデンの多層構造等で形成されてもよい。さらに、データライン６０及びソース電極６１の厚みは、例えば、２０００〜６０００Åである。
【０１０２】
パッシベーション層７１は、窒化ケイ素、酸化ケイ素又は窒酸化ケイ素の単層構造であってもよいし、窒化ケイ素又は酸化ケイ素からなる複層構造であってもよい。また、パッシベーション層７１の材料は、例えば、アクリル酸系樹脂、ポリイミド、ポリアミド等の有機樹脂であってもよい。パッシベーション層７１の厚みは、２００〜５０００Åであることが好ましい。
【０１０３】
共通電極８１は、アレイ基板上の全ての画素を被覆する全体的な構造であってもよい。共通電極８１は、酸化インジウムスズ、酸化インジウム亜鉛等の透明導電材料であってもよい。共通電極８１の厚みは、例えば、３００〜１５００Åである。さらに、共通電極８１と画素電極３３との相対的な位置は、実際の状況に設定することができる。本発明の実施例はこれを具体的に限定しない。例えば、共通電極８１は、アレイ基板上に、画素電極３３の上方に位置してもよいし、画素電極３３の下方に位置してもよい。共通電極８１が画素電極３３の上方にある場合、共通電極８１はスリットを有し、共通電極８１が画素電極３３の下方にある場合、画素電極３３はスリットを含む。
【０１０４】
本実施例は、トップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の製造方法をさらに提供する。図１５に示すように、該製造方法は、以下のステップを備える。
【０１０５】
ステップＳ１５０１：ベース基板上に、活性層、ドレイン電極及び画素電極のパターンを形成する。
まず、例えば、スパッタ等の方法によって、ベース基板１０上に、１層の金属酸化物半導体を直接形成する。金属酸化物半導体を形成する前に、１層のバッファー層を形成してもよい。
次に、金属酸化物半導体上に１層のフォトレジストを塗布し、次いで、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングし、最後に、フォトレジストを剥離し、同一層に設けられる、活性層３１、ドレイン電極３２及び画素電極３３を含むパターンを形成する。
【０１０６】
ステップＳ１５０２：活性層、ドレイン電極及び画素電極を形成したパターン上に、第１の絶縁層を形成する。
例えば、ＰＥＣＶＤ等の方法によって活性層３１、ドレイン電極３２及び画素電極３３上に第１の絶縁層２２を形成する。
【０１０７】
ステップＳ１５０３：第１の絶縁層上に、ゲートライン及びゲート電極を含むパターンを形成する。
まず、例えば、スパッタや熱蒸着等の方法によって第１の絶縁層２２上に１層のゲート金属膜を形成する。
次に、ゲート金属膜上に１層のフォトレジストを塗布し、ゲートライン２０及びゲート電極２１を含むパターンを備えるマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ゲートライン２０及びゲート電極２１を含むパターンを形成する。
【０１０８】
ステップＳ１５０４：ゲートライン及びゲート電極のパターン上に、第２の絶縁層を形成し、第１の絶縁層及び第２の絶縁層に、活性層に対応するビアホールを形成する。
例えば、ＰＥＣＶＤ等の方法によってゲートライン２０及びゲート電極２１上に、第２の絶縁層４１を形成する。
第２の絶縁層４１上に、１層のフォトレジストを塗布し、ビアホールのパターンを含むマスクで遮蔽し、次いで、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、ビアホール５１を含むパターンを形成する。
【０１０９】
ステップＳ１５０５：第２の絶縁層上に、データライン、及びビアホールを介して活性層に接続されるソース電極を含むパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、第２の絶縁層４１上に１層のデータ金属膜を形成する。
次に、データ金属膜上に１層のフォトレジストを塗布し、次いで、データライン６０及びソース電極６１を含むパターンを備えるマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、データライン６０及びソース電極６１を形成し、ソース電極６１をビアホール５１を介して活性層３１に接続する。
【０１１０】
ステップＳ１５０６：データライン及びソース電極のパターン上に、パッシベーション層を形成する。
例えば、パッシベーション層７１の材料が窒化ケイ素、酸化ケイ素等の材料である場合、ＰＥＣＶＤ等の方法によって、データライン６０及びソース電極６１のパターン上に１層のパッシベーション層７１を形成してもよい。パッシベーション層７１材料が有機樹脂である場合、有機樹脂をデータライン６０及びソース電極６１上に直接に塗布して、パッシベーション層７１を形成してもよい。
【０１１１】
ステップＳ１５０７：パッシベーション層上に共通電極のパターンを形成する。
まず、例えば、スパッタ又は熱蒸着等の方法によって、パッシベーション層７１上に、１層の共通電極層を形成する。
次に、共通電極層上に、１層のフォトレジストを塗布し、次いで、共通電極８１のパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、共通電極８１を形成する。
【０１１２】
ステップＳ１５０８：共通電極上にスリットを形成する。
共通電極８１上に１層のフォトレジストを塗布し、スリットのパターンを含むマスクで遮蔽し、露光・現像及びエッチングして、最後に、フォトレジストを剥離し、共通電極８１上にスリットを形成する。
【０１１３】
上記トップゲート型薄膜トランジスタのＡＤ−ＳＤＳ型アレイ基板の製造方法は、共通電極８１が画素電極３３の上方にある製造方法である。共通電極８１と画素電極３３との相対的な位置は、実際の状況によって設定することができるため、トップゲート型薄膜トランジスタのＡＤＳ型アレイ基板の製造方法も実際の状況によって設定することができる。
【０１１４】
以上は、本発明の例示的な実施例に過ぎず、本発明の保護範囲を限定するものではない。本発明の保護範囲は特許請求の範囲の記載に基づいて定められる。
【符号の説明】
【０１１５】
１  薄膜トランジスタ
１０  ベース基板
２０  ゲートライン
２１  ゲート電極
２２  第１の絶縁層
３１  活性層
３２  ドレイン電極
３３  画素電極
４１  第２の絶縁層
５１  ビアホール
６０  データライン
６１  ソース電極
７１  パッシベーション層
７２  開口
８１  共通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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