(57)【特許請求の範囲】
【請求項１】
基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、
前記第１の方向に延在し、前記第１の方向と交差する第２の方向から複数の前記制御ゲート電極に対向する半導体層と、
前記制御ゲート電極と前記半導体層との間に設けられたゲート絶縁層と
を備え、
前記半導体層は、
前記第１の方向に延在し、前記制御ゲート電極に対向する第１の部分と、
前記第１の部分よりも前記基板に近い側に設けられた第２の部分と
を備え、
前記第１の部分の前記第２の方向における膜厚は、前記第２の部分の前記第２の方向における膜厚よりも大きく、
前記第１の部分に含まれる結晶粒は、前記第２の部分に含まれる結晶粒よりも大きい
半導体記憶装置。
【請求項２】
前記第１の部分は、前記第１の部分の前記第２の方向における膜厚よりも大きい結晶粒を含む
請求項１記載の半導体記憶装置。
【請求項３】
前記第１の部分に含まれる結晶粒は、前記第１の部分の膜厚よりも大きく、
前記第２の部分に含まれる結晶粒は、前記第２の部分の膜厚よりも小さい
請求項１又は２記載の半導体記憶装置。
【請求項４】
基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、
前記第１の方向に延在し、前記第１の方向と交差する第２の方向から複数の前記制御ゲート電極に対向する半導体層と、
前記制御ゲート電極と前記半導体層との間に設けられたゲート絶縁層と
を備え、
前記半導体層は、
前記第１の方向に延在し、前記制御ゲート電極に対向する第１の部分と、
前記第１の部分よりも前記基板に近い側に設けられた第２の部分と
を備え、
前記第１の部分の前記第２の方向における膜厚は、前記第２の部分の前記第２の方向における膜厚よりも大きく、
前記第１の部分は、前記第１の部分の前記第２の方向における膜厚よりも大きい結晶粒を含み、
前記第２の部分は、単結晶を含む
半導体記憶装置。
【請求項５】
前記半導体層の前記基板に近い方の端部に接続された第２の半導体層を更に備える
請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記半導体層の前記基板に近い方の端部に接続された第２の半導体層を更に備え、
前記第２の半導体層は単結晶を含み、
前記半導体層の第２の部分に含まれる単結晶は、前記第２の半導体層に含まれる単結晶と配向面が揃っている
請求項４記載の半導体記憶装置。
【請求項７】
前記半導体層は、前記第１の部分と前記第２の部分の間に設けられた第３の部分を更に備え、
前記第３の部分は、金属原子を含む
請求項１〜６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に記載された実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを三次元的に配置した半導体記憶装置（三次元型半導体記憶装置）が提案されている。このような半導体記憶装置は、例えば、基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、上記第１の方向に延在し、上記複数の制御ゲート電極に対向する半導体層と、上記制御ゲート電極と半導体層との間に設けられ、電荷を蓄積可能なゲート絶縁層と、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５６４３４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の高集積化が進むと、上記半導体層の上記第１の方向における長さが大きくなり、上記半導体層における電圧降下が増大してしまうことがあった。
【０００５】
本発明は、このような点に鑑みなされたもので、半導体層における電圧降下が小さい半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る半導体記憶装置は、複数の制御ゲート電極と、半導体層と、ゲート絶縁層とを備える。複数の制御ゲート電極は、基板の上面と交差する第１の方向に配設される。半導体層は、第１の方向に延在し、第１の方向と交差する第２の方向から複数の制御ゲート電極に対向する。ゲート絶縁層は、制御ゲート電極と半導体層との間に設けられる。また、半導体層は、第１の部分と第２の部分とを備える。第１の部分は、第１の方向に延在し、複数の制御ゲート電極に対向する。第２の部分は、第１の部分よりも基板に近い側に設けられる。また、第１の部分の第２の方向における膜厚は、第２の部分の第２の方向における膜厚よりも大きい。また、第１の部分に含まれる結晶粒は、第２の部分に含まれる結晶粒よりも大きい。
【発明の効果】
【０００７】
このような半導体記憶装置によれば、半導体層における電圧降下が小さい半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置の一部の構成を示す回路図である。
【図３】同半導体記憶装置の一部の構成を示す斜視図である。
【図４】同半導体記憶装置の一部の構成を示す斜視図である。
【図５】同半導体記憶装置の一部の構成を示す平面図である。
【図６】同半導体記憶装置の一部の構成を示す断面図である。
【図７】図６の一部の拡大図である。
【図８】同半導体記憶装置の製造方法について説明するための断面図である。
【図９】同製造方法について説明するための断面図である。
【図１０】同製造方法について説明するための断面図である。
【図１１】同製造方法について説明するための断面図である。
【図１２】同製造方法について説明するための断面図である。
【図１３】同製造方法について説明するための断面図である。
【図１４】同製造方法について説明するための断面図である。
【図１５】同製造方法について説明するための断面図である。
【図１６】同製造方法について説明するための断面図である。
【図１７】同製造方法について説明するための断面図である。
【図１８】同製造方法について説明するための断面図である。
【図１９】同製造方法について説明するための断面図である。
【図２０】同製造方法について説明するための断面図である。
【図２１】同製造方法について説明するための断面図である。
【図２２】同製造方法について説明するための断面図である。
【図２３】第１の比較例に係る半導体記憶装置の一部の構成を示す断面図である。
【図２４】同半導体記憶装置の製造方法について説明するための断面図である。
【図２５】同製造方法について説明するための断面図である。
【図２６】同製造方法について説明するための断面図である。
【図２７】第２の比較例に係る半導体記憶装置の一部の構成を示す断面図である。
【図２８】同半導体記憶装置の製造方法について説明するための断面図である。
【図２９】同製造方法について説明するための断面図である。
【図３０】同製造方法について説明するための断面図である。
【図３１】第１の実施の形態に係る半導体記憶装置の変形例について説明するための断面図である。
【図３２】同半導体記憶装置の他の変形例について説明するための断面図である。
【図３３】第２の実施の形態に係る半導体記憶装置について説明するための断面図である。
【図３４】第３の実施の形態に係る半導体記憶装置について説明するための断面図である。
【図３５】第４の実施の形態に係る半導体記憶装置について説明するための断面図である。
【図３６】その他の実施の形態に係る半導体装置について説明するための断面図である。
【図３７】その他の実施の形態に係る半導体装置について説明するための断面図である。
【発明を実施するための形態】
【０００９】
次に、実施の形態に係る半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【００１０】
例えば、以下に記載の半導体記憶装置は、基板の上面と交差する第１の方向に配設された複数の制御ゲート電極と、第１の方向に延在し、上記複数の制御ゲート電極に対向する半導体層と、これら制御ゲート電極と半導体層との間に設けられたゲート絶縁層と、を備える。
【００１１】
上記制御ゲート電極は、タングステン（Ｗ）等の金属から形成されていても良いし、ポリシリコン等の半導体から形成されていても良い。
【００１２】
上記半導体層は、一端（下端）において半導体基板に接続されていても良いし、金属や半導体等からなる配線に接続されていても良い。また、２以上の半導体層の一端（下端）が、金属や半導体等によって連結されていても良い。
【００１３】
上記ゲート絶縁層は、電荷蓄積部を含んでいても良い。この電荷蓄積部は、窒化物等からなる電荷蓄積層から構成されていても良いし、半導体等からなるフローティングゲートから構成されていても良い。
【００１４】
また、以下の説明においては、基板の上面と交差する方向を第１の方向と、第１の方向と交差する方向を第２の方向と呼ぶ。また、第１の方向に沿って基板から離れる方向を上と、第１の方向に沿って基板に近付く方向を下と呼ぶ。また、ある構成について下面と言う場合にはこの構成の基板に対向する面を、上面と言う場合には基板と反対側の面を意味する事とする。また、第２の方向に沿った方向を側方と呼ぶ。また、第２の方向と交差する面を側面と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明においては、第１の方向がＺ方向と、第２の方向がＸ方向又はＹ方向と、それぞれ一致する場合について例示するが、第１及び第２の方向は、Ｚ方向、Ｘ方向、Ｙ方向と一致しなくても良い。
【００１５】
［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る半導体記憶装置のブロック図である。尚、ここで言う半導体記憶装置とは、例えば、ユーザデータを記憶するチップＣや、このチップＣを搭載した電子機器ｉ（例えば、スマートフォン、携帯電話、タブレット端末、音楽プレーヤ、ウェアラブル端末等）等を意味する。また、ユーザデータとは、例えば、ユーザによって利用されるコンテンツ（文字列、音声、画像、動画等）を表現するデータであり、“０”と“１”との組合せによって表現される。
【００１６】
電子機器ｉは、チップＣと、このチップＣを制御するホスト９を備える。チップＣは、メモリセルアレイ１、並びに、このメモリセルアレイ１を制御するカラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンド・インターフェイス６、ステートマシン７、及び、電圧生成回路１０を備える。メモリセルアレイ１は、複数のメモリブロックＭＢを備える。これらメモリブロックＭＢは、それぞれ、ユーザデータを記録する。カラム制御回路２は、図示しないセンスアンプを備え、ユーザデータの読み出し等を行う。また、カラム制御回路２は、ユーザデータの書き込みを行う際、入力されたユーザデータに応じて、メモリセルアレイ１に電圧を転送する。ロウ制御回路３は、入力されたアドレスデータに応じて、メモリセルアレイ１内の、ユーザデータの読み出しや書き込みを行う位置を指定する。データ入出力バッファ４は、ユーザデータ、アドレスデータ、及び、コマンドデータの入出力制御を行う。アドレスレジスタ５は、アドレスデータを保持し、カラム制御回路２及びロウ制御回路３に供給する。ステートマシン７は、コマンド・インターフェイス６を介してホスト９からの外部制御信号を受け付け、カラム制御回路２及びロウ制御回路３に内部制御信号を入力する。電圧生成回路１０は、電圧を生成し、カラム制御回路２及びロウ制御回路３に供給する。
【００１７】
図２は、メモリセルアレイ１を構成するメモリブロックＭＢの構成を示す等価回路図である。メモリブロックＭＢは、ビット線ＢＬを介してカラム制御回路２に、ワード線ＷＬを介してロウ制御回路３に、ソース線ＳＬを介して図示しないソース線ドライバに接続される。尚、説明の都合上、図２においては、一部の構成を省略する。
【００１８】
メモリブロックＭＢは、複数のメモリフィンガーＭＦを備える。メモリフィンガーＭＦは、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線コンタクトＢＣを介してビット線ＢＬに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通のソース線コンタクトＬＩを介してソース線ＳＬに接続される。メモリユニットＭＵは、ビット線コンタクトＢＣ及びソース線コンタクトＬＩの間に直列に接続されたドレイン側選択ゲートトランジスタＳＴＤ、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂを備える。
【００１９】
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。メモリセルＭＣは、チャネルボディとして機能する半導体層、電荷を蓄積可能なゲート絶縁層、及び、制御ゲート電極を備える電界効果型のトランジスタであり、ユーザデータを構成する１ビット分又は複数ビット分のデータを記憶する。メモリセルＭＣのしきい値電圧は、ゲート絶縁層中の電荷量に応じて変化する。尚、同一のメモリストリングＭＳに属する複数のメモリセルＭＣの制御ゲート電極には、それぞれ、ワード線ＷＬが接続される。ワード線ＷＬは、メモリブロックＭＢ内の全てのメモリストリングＭＳについて共通に設けられる。
【００２０】
ドレイン側選択ゲートトランジスタＳＴＤ、ソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂは、チャネルボディとして機能する半導体層及び制御ゲート電極を備える電界効果型のトランジスタである。同一のメモリフィンガーＭＦに属する複数のドレイン側選択ゲートトランジスタＳＴＤには、共通のドレイン側選択ゲート線ＳＧＤが接続される。また、同一のメモリブロックＭＢに属する複数のソース側選択ゲートトランジスタＳＴＳ、及び、最下層ソース側選択ゲートトランジスタＳＴＳｂの制御ゲート電極には、それぞれ、共通のソース側選択ゲート線ＳＧＳ、及び、共通の最下層ソース側選択ゲート線ＳＧＳｂが接続される。
【００２１】
尚、以下の説明においては、最下層ソース側選択ゲートトランジスタＳＴＳｂ、ソース側選択ゲートトランジスタＳＴＳ、及び、ドレイン側選択ゲートトランジスタＳＴＤを、単に選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）と呼ぶ事がある。また、最下層ソース側選択ゲート線ＳＧＳｂ、ソース側選択ゲート線ＳＧＳ、及び、ドレイン側選択ゲート線ＳＧＤを、単に選択ゲート線（ＳＧＳｂ、ＳＧＳ、ＳＧＤ）と呼ぶ事がある。
【００２２】
図３は、メモリフィンガーＭＦの一部の構成を示す概略的な斜視図である。尚、図３は、配線やメモリセルＭＣ等の立体的な構造を説明するものであり、配線等の間に設けられた層間絶縁層は図示しない。また、図３は説明のために図示するものであり、具体的な構成は適宜変更可能である。
【００２３】
メモリフィンガーＭＦは、基板１０１と、基板１０１の上方に設けられた積層体ＬＢと、積層体ＬＢによって側面を覆われた略円柱状のメモリ柱状体１０５と、を有する。
【００２４】
基板１０１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板１０１は、例えば、半導体基板の上面にＮ型の不純物層を有し、更にこのＮ型の不純物層中にＰ型の不純物層を有する２重ウェル構造を備える。
【００２５】
積層体ＬＢは、Ｚ方向に配設された複数の導電層１０２を含む。これら導電層１０２は、それぞれ、ワード線ＷＬ及びメモリセルＭＣの制御ゲート電極、又は、選択ゲート線（ＳＧＳｂ、ＳＧＳ、ＳＧＤ）及び選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）の制御ゲート電極として機能する。導電層１０２は、例えばタングステン（Ｗ）等の導電層からなる。導電層１０２は、Ｘ方向及びＹ方向に延在し、Ｘ方向を長手方向とする略板状の形状を有する。導電層１０２は、それぞれ、Ｚ方向に延在するコンタクト１０９を介して、ロウ制御回路３（図１、図２）に接続される。尚、コンタクト１０９は、タングステン（Ｗ）等の導電層からなる。尚、以下の説明において、複数の導電層１０２のうち、最も下方に位置するもの（最も基板１０１に近いもの）を、第２の導電層１０２ｂと呼ぶことがある。
【００２６】
メモリ柱状体１０５は、Ｚ方向に延在する円柱状の形状を有する。メモリ柱状体１０５と導電層１０２との交差部は、メモリセルＭＣ又は選択ゲートトランジスタ（ＳＴＳｂ、ＳＴＳ、ＳＴＤ）として機能する。メモリ柱状体１０５は、Ｚ方向に延在する半導体層１２２と、この半導体層１２２の下端部（基板１０１に近い方の端部）に接続された第２の半導体層１２６と、を含む。半導体層１２２は、複数の導電層１０２に対向し、メモリセルＭＣ及び選択ゲートトランジスタ（ＳＴＳ、ＳＴＤ）のチャネルボディとして機能する。第２の半導体層１２６は、第２の導電層１０２ｂに対向し、最下層ソース側選択ゲートトランジスタＳＴＳｂのチャネルボディとして機能する。半導体層１２２の下端は、第２の半導体層１２６及び基板１０１を介して、ソース線コンタクトＬＩとして機能する導電層１０８に電気的に接続される。導電層１０８は、ソース線ＳＬとして機能する導電層１０７を介して、図示しないソース線ドライバに電気的に接続される。半導体層１２２の上端は、ビット線コンタクトＢＣとして機能する導電層１１４に電気的に接続される。導電層１１４は、ビット線ＢＬとして機能する導電層１０６を介してカラム制御回路２（図１、図２）に電気的に接続される。尚、導電層１０６、導電層１０７、導電層１０８、及び、導電層１１４は、タングステン（Ｗ）等の導電層からなる。また、導電層１０６及び導電層１０７は、Ｘ方向に複数配設され、Ｙ方向に延在する。導電層１０８は、Ｘ方向及びＺ方向に延在し、Ｘ方向を長手方向とする略板状の形状を備え、下面において基板１０１に接続される。導電層１１４は、Ｚ方向に延在し、それぞれ、１の半導体層１２２及び１の導電層１０６に接続される。
【００２７】
図４は、メモリセルＭＣの構成を示す概略的な斜視図である。尚、図４においては、メモリセルＭＣの構成について示すが、選択ゲートトランジスタ（ＳＴＳ、ＳＴＤ）も、メモリセルＭＣと同様に構成しても良い。尚、図４においては、一部の構成を省略する。
【００２８】
メモリセルＭＣは、導電層１０２とメモリ柱状体１０５との交差部に設けられる。メモリ柱状体１０５は、Ｚ方向に延在する円柱状のコア絶縁層１２１、コア絶縁層１２１の側面を覆う半導体層１２２、及び、半導体層１２２の側面を覆うゲート絶縁層１２０を備える。ゲート絶縁層１２０は、半導体層１２２の側面を覆うトンネル絶縁層１２３、トンネル絶縁層１２３の側面を覆う電荷蓄積層１２４、及び、電荷蓄積層１２４の側面を覆うブロック絶縁層１２５を備える。
【００２９】
コア絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。半導体層１２２は、例えばポリシリコン等の半導体層からなり、コア絶縁層１２１の側面に沿ってＺ方向に延在する略円筒状に形成される。ゲート絶縁層１２０は、導電層１０２と半導体層１２２との間に設けられ、半導体層１２２の側面に沿ってＺ方向に延在する略円筒状に形成される。トンネル絶縁層１２３は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。電荷蓄積層１２４は、例えば窒化シリコン（Ｓｉ３Ｎ４）等、電荷を蓄積可能な絶縁層からなり、電荷蓄積部を構成する。ブロック絶縁層１２５は、例えば、酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）等の絶縁層からなる。
【００３０】
図５は、同半導体記憶装置の一部の構成を示す平面図である。図６は、同半導体記憶装置の一部の構成を示す断面図であり、図５のＡＡ´線で示した部分の断面を示す。図７は、図６のＡで示した部分の拡大図である。尚、図５〜図７には、図３を参照して説明した導電層１０６や導電層１０７等を図示しない。また、図５〜図７には、図３において説明を省略した層間絶縁層１０３等を図示する。また、図５〜図７は説明のために図示するものであり、具体的な構成は適宜変更可能である。
【００３１】
図５に示す通り、本実施の形態に係る半導体記憶装置は、Ｙ方向に交互に配設された複数のメモリフィンガーＭＦ及び導電層１０８を備える。また、メモリフィンガーＭＦ及び導電層１０８の間には、スペーサ絶縁層１１２が設けられる。メモリフィンガーＭＦ、導電層１０８、及び、スペーサ絶縁層１１２は、それぞれＸ方向に延在する。メモリフィンガーＭＦは、それぞれ、千鳥状に配設された複数のメモリ柱状体１０５を備える。これら複数の複数のメモリ柱状体１０５には、それぞれ、導電層１１４が接続される。
【００３２】
図６に示す通り、積層体ＬＢは、複数の導電層１０２に加え、これら導電層１０２の間に設けられた層間絶縁層１０３を含む。また、第２の導電層１０２ｂの上面に設けられた層間絶縁層１０３（第２の層間絶縁層１０３ｂ）は、その他の層間絶縁層１０３よりも厚く形成される。積層体ＬＢの上面は、層間絶縁層１４２によって覆われる。メモリ柱状体１０５は、積層体ＬＢ及び層間絶縁層１４２を貫通して、Ｚ方向に延在する。層間絶縁層１４２及びメモリ柱状体１０５の上面は、層間絶縁層１４３によって覆われる。また、積層体ＬＢ、層間絶縁層１４２、及び、層間絶縁層１４３のＹ方向の側面は、スペーサ絶縁層１１２によって覆われる。また、Ｙ方向に隣接する一対の積層体ＬＢの間には、Ｚ方向に延在する導電層１０８が設けられる。また、層間絶縁層１４３、スペーサ絶縁層１１２、及び、導電層１０８の上面は、層間絶縁層１４４によって覆われる。導電層１１４は、この層間絶縁層１４４及び層間絶縁層１４３を貫通して、メモリ柱状体１０５の上端に接する。尚、層間絶縁層１０３、１４２、１４３、１４４、及び、スペーサ絶縁層１１２は、例えば酸化シリコン（ＳｉＯ２）等の絶縁層からなる。
【００３３】
メモリ柱状体１０５の下端には、第２の半導体層１２６が設けられる。第２の半導体層１２６の下端は、基板１０１中に埋め込まれる。第２の半導体層１２６の上端は、第２の層間絶縁層１０３ｂの上面と下面との間に設けられる。第２の半導体層１２６と第２の導電層１０２ｂとの間には、絶縁層１２７が設けられる。第２の半導体層１２６は、例えば、基板１０１と配向面が揃った単結晶シリコンからなる。絶縁層１２７は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなり、最下層ソース側選択ゲートトランジスタのゲート絶縁層として機能する。
【００３４】
ゲート絶縁層１２０は、積層体ＬＢ中の複数の導電層１０２及び層間絶縁層１０３の側面に設けられる。ゲート絶縁層１２０は、下端において第２の半導体層１２６の上面を覆う。ゲート絶縁層１２０の下端は、第２の層間絶縁層１０３ｂの上面と下面との間に設けられる。
【００３５】
半導体層１２２は、ゲート絶縁層１２０の側面に設けられる。半導体層１２２は、第１の部分Ｒ１及び第２の部分Ｒ２を備える。第１の部分Ｒ１は、主としてメモリセルＭＣ等のチャネルボディとして機能する領域であり、Ｚ方向に延在し、ゲート絶縁層１２０を介して複数の導電層１０２と対向する。第２の部分Ｒ２は、この第１の部分Ｒ１と第２の半導体層１２６とを電気的に接続する部分であり、第１の部分Ｒ１よりも基板１０１に近い側、例えば、半導体層１２２の下端部（基板１０１に近い方の端部）に設けられる。第１の部分Ｒ１の下端及び第２の部分Ｒ２の上端は、第２の層間絶縁層１０３ｂの上面と下面との間に設けられる。
【００３６】
コア絶縁層１２１は、半導体層１２２の側面に設けられる。コア絶縁層１２１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。
【００３７】
ここで、図７に示す通り、本実施の形態においては、半導体層１２２の第１の部分Ｒ１のＹ方向における膜厚ＴＲ１が、第２の部分Ｒ２のＹ方向における膜厚ＴＲ２よりも大きい。即ち、第１の部分Ｒ１と第２の部分Ｒ２との間には膜厚差が設けられている。更に言えば、第１の部分Ｒ１と第２の部分Ｒ２との間には、段差が設けられている。
【００３８】
また、第１の部分Ｒ１に含まれる結晶粒Ｇ１の幅ＷＧ１が、第２の部分Ｒ２に含まれる結晶粒Ｇ２の幅ＷＧ２よりも大きい。第１の部分Ｒ１は、膜厚ＴＲ１よりも大きい幅ＷＧ１を有する結晶粒Ｇ１を含む。図に示す例においては、第１の部分Ｒ１に含まれる結晶粒Ｇ１の幅ＷＧ１が膜厚ＴＲ１よりも大きい。これに対し、第２の部分Ｒ２は、膜厚ＴＲ２よりも大きい幅を有する結晶粒を含んでいない。換言すれば、第２の部分Ｒ２に含まれる結晶粒Ｇ２の幅ＷＧ２が膜厚ＴＲ２よりも小さい。
【００３９】
尚、ここで言う結晶粒の「幅」とは、結晶粒について複数の方向から幅を測定した場合の最大値を意味するものとする。また、ある結晶粒が膜厚よりも大きい又は小さいと言う場合には、この結晶粒の「幅」が膜厚よりも大きい又は小さいことを意味する事とする。
【００４０】
また、本実施の形態においては、半導体層１２２の第１の部分Ｒ１と第２の部分Ｒ２との間に、更に第３の部分Ｒ３が設けられる。第３の部分Ｒ３は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、又は、パラジウム（Ｐｄ）等の金属原子を含む。図に示す例においては、第３の部分Ｒ３がシリサイド層Ｇ３を含む。シリサイド層Ｇ３は、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）等のダイシリサイドの結晶からなる。また、図に示す例において、第３の部分Ｒ３の膜厚は、第１の部分Ｒ１の膜厚ＴＲ１と同程度であり、第２の部分Ｒ２の膜厚ＴＲ２よりも大きい。
【００４１】
［製造方法］
図８〜図２２は、本実施の形態に係る半導体記憶装置の製造方法について説明するための断面図であり、それぞれ、図６に対応する断面を示す。
【００４２】
図８に示す通り、同製造方法においては、基板１０１上に、複数の層間絶縁層１０３（第２の層間絶縁層１０３ｂを含む）及び犠牲層１４１を交互に積層して、積層体ＬＢＡを形成する。層間絶縁層１０３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。犠牲層１４１は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。層間絶縁層１０３及び犠牲層１４１の成膜は、例えば、ＣＶＤ（ Chemical Vapor Deposition ）等の方法によって行われる。
【００４３】
次に、図９に示す通り、積層体ＬＢＡに開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延在し、基板１０１上に積層された複数の層間絶縁層１０３及び犠牲層１４１を貫通して、基板１０１の上面を露出させる貫通孔である。開口ｏｐ１は、例えば、開口ｏｐ１に対応する部分に開口を有する層間絶縁層１４２を積層体ＬＢＡの上面に形成し、これをマスクとしてＲＩＥ（ Reactive Ion Etching ）を行うことによって形成される。
【００４４】
次に、図１０に示す通り、開口ｏｐ１の底面に、第２の半導体層１２６を形成する。第２の半導体層１２６は、例えば、エピタキシャル成長法等の方法で形成される。第２の半導体層１２６は、上面の高さが第２の層間絶縁層１０３ｂの上面と下面との間になる様に形成される。
【００４５】
次に、図１１に示す通り、第２の半導体層１２６の上面、積層体ＬＢＡの側面、及び、層間絶縁層１４２の上面に、ゲート絶縁層１２０及び半導体層１２２Ａを順に成膜する。ゲート絶縁層１２０は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、及び、酸化シリコン（ＳｉＯ２）の積層膜からなる。半導体層１２２Ａは、例えば、アモルファス状態のシリコン（Ｓｉ）からなる。尚、ゲート絶縁層１２０及び半導体層１２２Ａの成膜は、例えば、ＣＶＤ等の方法によって行われる。
【００４６】
次に、図１２に示す通り、ゲート絶縁層１２０及び半導体層１２２Ａのうち、第２の半導体層１２６の上面を覆う部分及び層間絶縁層１４２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行われる。
【００４７】
次に、図１３に示す通り、第２の半導体層１２６の上面、半導体層１２２Ａの側面、及び、層間絶縁層１４２の上面に、半導体層１２２Ｂを成膜し、コア絶縁層１２１を埋め込む。半導体層１２２Ｂの成膜は、例えば、アモルファス状態のシリコン（Ｓｉ）をＣＶＤ等の方法によって成膜することによって行われる。コア絶縁層１２１は、液状の材料を開口ｏｐ１の内部に充填し、熱処理によってこの液状の材料を固化する事によって形成される。
【００４８】
次に、図１４に示す通り、半導体層１２２Ｂ及びコア絶縁層１２１のうち、層間絶縁層１４２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行われる。
【００４９】
次に、図１５に示す通り、コア絶縁層１２１、半導体層１２２Ｂ、半導体層１２２Ａ、ゲート絶縁層１２０、及び、層間絶縁層１４２の上面に、金属層１２２Ｃを堆積する。金属層１２２Ｃの堆積は、例えば、スパッタ等のＰＶＤ（ Physical Vapor Deposition ）によって行われる。金属層１２２Ｃは、例えば、ニッケル（Ｎｉ）の層である。
【００５０】
次に、図１６に示す通り、半導体層１２２Ｂ及び半導体層１２２Ａの上端に、シリサイド層１２２Ｄを形成する。シリサイド層１２２Ｄは、例えば、熱処理等によって形成する。熱処理等を行うと、金属層１２２Ｃ中の金属原子が半導体層１２２Ｂ及び半導体層１２２Ａ中に拡散して、金属シリサイドを形成する。シリサイド層１２２Ｄは、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）からなる。
【００５１】
次に、図１７に示す通り、ウェットエッチングやドライエッチング等の手段により、金属層１２２Ｃを除去する。
【００５２】
次に、図１８に示す通り、半導体層１２２Ｂ及び半導体層１２２Ａの結晶構造を改質して、半導体層１２２を形成する。
【００５３】
半導体層１２２の第１の部分Ｒ１は、ＭＩＬＣ（ Metal Induced Lateral Crystallization ）法によって形成する。ＭＩＬＣ法においては、熱処理を行う。これにより、シリサイド層１２２Ｄの一部が、アモルファス状態の半導体層１２２Ｂ及び半導体層１２２Ａを通過して、基板１０１に向かって移動する。ここで、ニッケルダイシリサイドの格子定数及び結晶構造は、シリコン（Ｓｉ）の単結晶と近い。従って、半導体層１２２Ｂ及び半導体層１２２Ａのうち、シリサイド層１２２Ｄが通過した部分には、図７を参照して説明した様な大きな幅ＷＧ１を有する結晶粒Ｇ１が形成される。また、半導体層１２２の第１の部分Ｒ１の下方に移動したシリサイド層１２２Ｄ及び上方に留まったシリサイド層１２２Ｄが、図７を参照して説明した様なシリサイド層Ｇ３となる。
【００５４】
半導体層１２２の第２の部分Ｒ２は、熱処理等によって形成する。これにより、図７を参照して説明した様な結晶粒Ｇ２が形成される。
【００５５】
次に、図１９に示す通り、積層体ＬＢＡに開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延在し、基板１０１上に積層された複数の層間絶縁層１０３及び犠牲層１４１を貫通し、積層体ＬＢＡをＹ方向に分断して、基板１０１の上面を露出させる溝である。開口ｏｐ２は、例えば、開口ｏｐ２に対応する部分に溝を有する層間絶縁層１４３を層間絶縁層１４２の上面に形成し、これをマスクとしてＲＩＥを行うことによって形成される。
【００５６】
次に、図２０に示す通り、開口ｏｐ２を介して犠牲層１４１を除去する。犠牲層１４１は、例えば、燐酸を使用したウェットエッチング等によって除去される。
【００５７】
次に、図２１に示す通り、第２の半導体層１２６の側面に絶縁層１２７が形成される。絶縁層１２７は、例えば、開口ｏｐ２を介して第２の半導体層１２６の側面に酸化処理を行うことにより形成される。
【００５８】
次に、図２２に示す通り、導電層１０２を形成する。導電層１０２の形成に際しては、例えば、開口ｏｐ２を介して層間絶縁層１０３の上面、下面、及び、側面に導電層１０２を成膜し、導電層１０２のうち、層間絶縁層１０３の側面に形成された部分を選択的に除去する。導電層１０２は、例えば、ＣＶＤ等の手段によってタングステン（Ｗ）等を成膜することによって形成される。
【００５９】
その後、図６に示す通り、Ｙ方向に隣接する積層体ＬＢ間にスペーサ絶縁層１１２及び導電層１０８を形成し、導電層１０８、スペーサ絶縁層１１２、及び、層間絶縁層１４３の上面に層間絶縁層１４４を成膜し、導電層１１４を形成する事により、図５〜図７を参照して説明した半導体記憶装置が製造される。
【００６０】
［第１の比較例］
［構成］
図２３は、第１の比較例に係る半導体記憶装置の構成を示す断面図であり、第１の実施の形態に係る半導体記憶装置の、図７で示す部分に対応する部分を示す。
【００６１】
第１の比較例に係る半導体記憶装置は、基本的には第１の実施の形態に係る半導体記憶装置と同様に構成されるが、以下の点において第１の実施の形態と異なる。
【００６２】
図２３に示す通り、第１の比較例においては、半導体層１２２´の第１の部分Ｒ１´における膜厚ＴＲ１´が、第２の部分Ｒ２´における膜厚ＴＲ２´と同程度である。
【００６３】
また、第１の部分Ｒ１´に含まれる結晶粒Ｇ１´が、第２の部分Ｒ２´に含まれる結晶粒Ｇ２´と同程度の大きさである。これら結晶粒Ｇ１´及び結晶粒Ｇ２´は、膜厚ＴＲ１´や膜厚ＴＲ２´よりも小さい。
【００６４】
また、第１の部分Ｒ１´と第２の部分Ｒ２´との間に、ニッケル等の金属原子を含む第３の部分が設けられていない。
【００６５】
［製造方法］
第１の比較例に係る半導体記憶装置を製造する場合、まず、図８〜図１２を参照して説明した工程を行う。
【００６６】
次に、図２４に示す通り、半導体層１２２Ａを除去する。この工程は、例えば、ウェットエッチング等の手段によって行われる。
【００６７】
次に、図２５に示す通り、第２の半導体層１２６の上面、ゲート絶縁層１２０の側面、及び、層間絶縁層１４２の上面に、半導体層１２２Ｂを成膜し、コア絶縁層１２１を埋め込む。この工程は、図１３を参照して説明した工程と同様に行う。
【００６８】
次に、図２６に示す通り、半導体層１２２Ｂ及びコア絶縁層１２１のうち、層間絶縁層１４２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行われる。
【００６９】
次に、熱処理等を行い、半導体層１２２Ｂの結晶構造を改質して、半導体層１２２´を形成する。その後、図１９を参照して説明した工程以降の工程を行うことにより、図２３を参照して説明した様な半導体記憶装置が製造される。
【００７０】
［第２の比較例］
［構成］
図２７は、第２の比較例に係る半導体記憶装置の構成を示す断面図であり、第１の実施の形態に係る半導体記憶装置の、図７で示す部分に対応する部分を示す。
【００７１】
第２の比較例に係る半導体記憶装置は、基本的には第１の実施の形態に係る半導体記憶装置と同様に構成されるが、以下の点において第１の実施の形態と異なる。
【００７２】
図２７に示す通り、第２の比較例においては、半導体層１２２´´の第１の部分Ｒ１´´における膜厚ＴＲ１´´が、第２の部分Ｒ２´´における膜厚ＴＲ２´´と同程度である。
【００７３】
また、第１の部分Ｒ１´´に含まれる結晶粒Ｇ１´´の幅ＷＧ１´´が第１の部分Ｒ１´´の膜厚ＴＲ１´´よりも大きく、第２の部分Ｒ２´´に含まれる結晶粒Ｇ２´´の幅ＷＧ２´´が第２の部分Ｒ２´´の膜厚ＴＲ２´´よりも大きい。
【００７４】
また、第１の部分Ｒ１´´と第２の部分Ｒ２´´との間に、ニッケル等の金属原子を含む第３の部分が設けられていない。一方、第１の部分Ｒ１´´中にシリサイド層Ｇ３´´が含まれる。
【００７５】
［製造方法］
第２の比較例に係る半導体記憶装置を製造する場合、まず、第１の実施の形態と同様に図８〜図１２を参照して説明した工程を行い、次に、第１の比較例と同様に図２４〜図２６を参照して説明した工程を行う。
【００７６】
次に、図２８に示す通り、半導体層１２２Ｂの上端にシリサイド層１２２Ｄを形成する。シリサイド層１２２Ｄは、例えば、図１５〜図１７を参照して説明した工程と同様に、金属層の堆積、熱処理、及び、金属層の除去によって行われる。
【００７７】
次に、図２９に示す通り、ＭＩＬＣ法によって半導体層１２２Ｂの結晶構造を改質する。図２９は、ＭＩＬＣ法によって半導体層１２２Ｂの結晶化が進行する様子を示す。尚、図２９においては、説明のために、アモルファス状態の部分（１２２Ｂ）を白色で、結晶化した部分（１２２Ｅ）には斜線を付して示す。
【００７８】
その後、図１９を参照して説明した工程以降の工程を行うことにより、図２７を参照して説明した様な半導体記憶装置が製造される。
【００７９】
［第１の実施の形態に係る半導体記憶装置の効果］
次に、第１の実施の形態に係る半導体記憶装置と、第１の比較例及び第２の比較例に係る半導体記憶装置と、を比較して、第１の実施の形態に係る半導体記憶装置の効果について説明する。
【００８０】
図２３を参照して説明した第１の比較例においては、熱処理のみによって半導体層１２２´の結晶構造を改質する。従って、第１の部分Ｒ１´及び第２の部分Ｒ２´に含まれる結晶粒Ｇ１´、Ｇ２´が小さくなってしまう傾向がある。半導体層１２２´に含まれる結晶粒が小さいと、結晶粒の境界（グレインバウンダリ）の数が増大し、半導体層１２２´における電圧降下が増大してしまう。
【００８１】
図２７を参照して説明した第２の比較例においては、ＭＩＬＣ法によって半導体層１２２´´の結晶構造を改質する。従って、第１の部分Ｒ１´´及び第２の部分Ｒ２´´に含まれる結晶粒Ｇ１´´、Ｇ２´´を、第１の比較例よりも大きくする事が出来る。従って、第２の比較例においては、第１の比較例よりも半導体層１２２´´における電圧降下を低減させることが出来る。
【００８２】
しかしながら、ＭＩＬＣ法において、シリサイド層１２２Ｄが進行する速度（結晶化が進行する速度）は均一でない。従って、図２８に示す通り、シリサイド層１２２Ｄは、円筒状の半導体層１２２Ｂの上端に形成された直後の状態では略円環状の形状を有しているが、図２９に示す通り、結晶化が進行すると、シリサイド層１２２Ｄの形状が歪み始める。図３０に示す通り、更に結晶化が進行すると、シリサイド層１２２Ｄの一部が半導体層１２２Ｂの下端に到達し、次に上方に向かって進行する。
【００８３】
その結果、図２７を参照して説明した様に、第２の比較例においては、半導体層１２２´´の第１の部分Ｒ１´´中にシリサイド層Ｇ３´´が含まれることがある。これにより、メモリセルＭＣやソース側選択ゲートトランジスタＳＴＳ等をＯＦＦ状態にすることが出来なくなる事がある。
【００８４】
ここで、発明者らの検討の結果、ＭＩＬＣ法においてシリサイド層１２２Ｄが進行する速度（結晶化が進行する速度）は、半導体層の膜厚に依存する事がわかった。即ち、ＭＩＬＣ法においては、半導体層の膜厚が大きい程シリサイド層１２２Ｄが速く進行し、半導体層の膜厚が小さい程シリサイド層１２２Ｄが遅く進行する事がわかった。
【００８５】
そこで、第１の実施の形態においては、図１１〜図１４を参照して説明した通り、２段階に分けて半導体層１２２Ａ及び半導体層１２２Ｂを成膜することにより、下端側において膜厚が小さく、上端側において膜厚が大きい半導体層を形成する。次に、図１５〜図１７を参照して説明した通り、この半導体層の上端にシリサイド層１２２Ｄを形成し、図１８に示す通り、この状態でＭＩＬＣ法を行う。これにより、図１８に示す通り、半導体層の段差部分（第１の部分Ｒ１と第２の部分Ｒ２の間の部分）においてシリサイド層１２２Ｄの進行を抑制する事が可能である。
【００８６】
その結果、図７を参照して説明した通り、第１の実施の形態においては、第１の部分Ｒ１に含まれる結晶粒Ｇ１の幅ＷＧ１を第１の比較例よりも大きくする事が可能である。これにより、半導体層１２２における電圧降下を低減する事が可能である。
【００８７】
また、半導体層１２２の第１の部分Ｒ１の膜厚ＴＲ１と第２の部分Ｒ２の膜厚ＴＲ２とに差を設けることにより、シリサイド層Ｇ３を、第１の部分Ｒ１と第２の部分Ｒ２との間にとどめ、メモリセルＭＣやソース側選択ゲートトランジスタＳＴＳ等をＯＦＦ状態にすることが出来なくなる事を防止する事が可能である。また、半導体層１２２の第１の部分Ｒ１における膜質を均一にする事により、メモリセルＭＣやソース側選択ゲートトランジスタＳＴＳ等の特性のばらつきを低減させることが可能である。
【００８８】
尚、図７には、半導体層１２２の膜厚が小さい方の領域にはシリサイド層Ｇ３が含まれない例を示したが、図３１に示す通り、半導体層１２２の膜厚が小さい方の領域にもシリサイド層Ｇ３が含まれる場合もある。
【００８９】
また、図３２に示す通り、第１の部分Ｒ１と第２の部分Ｒ２との間にシリサイド層Ｇ３が存在しない場合もある。このような半導体記憶装置は、例えば、熱処理等の工程においてシリサイド層Ｇ３が消失した場合に製造される。このような場合であっても、メモリセルＭＣやソース側選択ゲートトランジスタＳＴＳ等の特性のばらつきを低減させつつ、半導体層１２２における電圧降下を低減する事が可能である。
【００９０】
［第２の実施の形態］
図３３は、第２の実施の形態に係る半導体記憶装置の構成を示す断面図であり、第１の実施の形態に係る半導体記憶装置の、図７で示す部分に対応する部分を示す。尚、以下の説明において、第１の実施の形態と同様の部分については第１の実施の形態と同一の符号を付し、説明を省略する。
【００９１】
図３３に示す通り、第２の実施の形態に係る半導体記憶装置は、基本的には第１の実施の形態に係る半導体記憶装置と同様に構成されるが、半導体層２２２の構成が第１の実施の形態と異なる。半導体層２２２は、基本的には半導体層１２２と同様に構成されるが、第２の部分Ｒ２２における結晶構造が異なる。半導体層２２２の第２の部分Ｒ２２は、基本的には半導体層１２２の第２の部分Ｒ２と同様に構成されるが、単結晶Ｇ２１及び複数の結晶粒Ｇ２２を含む。
【００９２】
単結晶Ｇ２１は、例えばシリコン等の単結晶である。単結晶Ｇ２１は、基板１０１や第２の半導体層１２６と配向面が揃っている。また、単結晶Ｇ２１は、下面及び側面が第２の半導体層１２６に接する。
【００９３】
結晶粒Ｇ２２の幅ＷＧ２２は、第１の部分Ｒ１に含まれる結晶粒Ｇ１の幅ＷＧ１よりも小さい。また、結晶粒Ｇ２２の幅ＷＧ２２は、第２の部分Ｒ２２の膜厚ＴＲ２よりも小さい。
【００９４】
尚、第２の実施の形態においても、図３１を参照して説明した様に、半導体層２２２の膜厚が小さい方の領域にシリサイド層Ｇ３が含まれる場合もあるし、図３２を参照して説明した様に、第１の部分Ｒ１と第２の部分Ｒ２２との間にシリサイド層Ｇ３が設けられない場合もある。
【００９５】
［第３の実施の形態］
図３４は、第３の実施の形態に係る半導体記憶装置の構成を示す断面図であり、第１の実施の形態に係る半導体記憶装置の、図７で示す部分に対応する部分を示す。尚、以下の説明において、第１の実施の形態と同様の部分については第１の実施の形態と同一の符号を付し、説明を省略する。
【００９６】
図３４に示す通り、第３の実施の形態に係る半導体記憶装置は、基本的には第１の実施の形態に係る半導体記憶装置と同様に構成されるが、半導体層３２２の構成が第１の実施の形態と異なる。半導体層３２２は、基本的には半導体層１２２と同様に構成されるが、第２の部分Ｒ３２における結晶構造が異なる。半導体層３２２の第２の部分Ｒ３２は基本的には半導体層１２２の第２の部分Ｒ２と同様に構成されるが、半導体層３２２の第２の部分Ｒ３２は単結晶Ｇ３１からなる。
【００９７】
単結晶Ｇ３１は、例えばシリコン等の単結晶である。単結晶Ｇ３１は、基板１０１や第２の半導体層１２６と配向面が揃っている。また、単結晶Ｇ３１は、下面及び側面が第２の半導体層１２６に接する。
【００９８】
尚、第３の実施の形態においても、図３１を参照して説明した様に、半導体層３２２の膜厚が小さい方の領域にシリサイド層Ｇ３が含まれる場合もあるし、図３２を参照して説明した様に、第１の部分Ｒ１と第２の部分Ｒ３２との間にシリサイド層Ｇ３が設けられない場合もある。
【００９９】
［第４の実施の形態］
図３５は、第４の実施の形態に係る半導体記憶装置の構成を示す断面図であり、第１の実施の形態に係る半導体記憶装置の、図６で示す部分に対応する部分を示す。尚、以下の説明において、第１の実施の形態と同様の部分については第１の実施の形態と同一の符号を付し、説明を省略する。
【０１００】
図３５に示す通り、第４の実施の形態に係る半導体記憶装置においては、基板１０１上に導電層４０２が設けられる。導電層４０２は、例えば、金属やポリシリコン等から形成される。導電層４０２は、Ｘ方向及びＹ方向に延在する略板状の形状を有していても良いし、Ｙ又はＸ方向に延在する線状の形状を有し、Ｘ又はＹ方向に複数配設されていても良い。
【０１０１】
本実施の形態に係る積層体ＬＢ´は、基本的には第１の実施の形態に係る積層体ＬＢと同様に構成されるが、第２の導電層１０２ｂ及び第２の層間絶縁層１０３ｂを備えていない。
【０１０２】
本実施の形態に係るメモリ柱状体４０５は、基本的には第１の実施の形態に係るメモリ柱状体１０５と同様に構成されているが、第２の半導体層１２６を備えていない。また、本実施の形態に係る半導体層１２２の下端は、導電層４０２の上面に接続されている。
【０１０３】
本実施の形態に係る導電層１０８の下端は、導電層４０２の上面に接続されている。
【０１０４】
尚、第４の実施の形態においても、図３１を参照して説明した様に、半導体層１２２の膜厚が小さい方の領域にシリサイド層Ｇ３が含まれる場合もあるし、図３２を参照して説明した様に、第１の部分Ｒ１と第２の部分Ｒ２との間にシリサイド層が設けられない場合もある。
【０１０５】
［その他の実施の形態］
以上、第１〜第４の実施の形態においては、三次元型半導体記憶装置について説明した。しかしながら、上述した技術は、三次元型半導体記憶装置以外に適用する事も可能である。
【０１０６】
例えば、図３６は、薄膜トランジスタＴＦＴ（ Thin Film Transistor ）の構成を示す。このような薄膜トランジスタは、基板５０１、並びに、基板５０１の上面に順に積層された絶縁層５０２、半導体層５０３、ゲート絶縁層５０４、及び、ゲート電極５０５を備える。基板５０１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。絶縁層５０２は、例えば、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。半導体層５０３は、例えば、シリコン等からなる半導体層であり、上記薄膜トランジスタＴＦＴのチャネルボディとして機能する。ゲート絶縁層５０４は、例えば、酸化シリコン（ＳｉＯ２）等からなる絶縁層である。ゲート電極５０５は、例えば、金属やポリシリコン等からなる導電層である。
【０１０７】
また、図３６に示す例においては半導体層５０３に凹部ＣＣが設けられており、更に、この凹部ＣＣの近傍にシリサイド層Ｇ４が設けられている。
【０１０８】
このような構成は、例えば、基板５０１の上方に半導体層５０３を形成し、この半導体層５０３に凹部ＣＣを設け、半導体層５０３の一部をシリサイド化し、ＭＩＬＣ法を行うことにより、形成される。これにより、半導体層５０３に含まれる結晶粒を大きくして、半導体層５０３における電圧降下を低減する事が出来る。また、凹部ＣＣによってシリサイド層Ｇ４の位置を好適に制御して、薄膜トランジスタＴＦＴ間の特性のばらつきを抑制する事が可能である。
【０１０９】
尚、図３７に示す通り、凹部ＣＣやシリサイド層Ｇ４は、ゲート電極５０５の中心の近傍で無く、ゲート絶縁層５０５の端部の近傍に設けても良い。また、凹部ＣＣやシリサイド層Ｇ４は、ゲート絶縁層５０５の外側に設けても良い。
【符号の説明】
【０１１０】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、１０…電圧生成回路、１０１…基板、１０２…導電層、１０３…層間絶縁層、１０５…メモリ柱状体、１０６…導電層、１０７…導電層、１０８…導電層、１０９…コンタクト、１２０…ゲート絶縁層、１２１…コア絶縁層、１２２…半導体層、１２３…トンネル絶縁層、１２４…電荷蓄積層、１２５…ブロック絶縁層、１２６…半導体層、１２７…絶縁層、Ｇ１、Ｇ２…結晶粒、Ｇ３…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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