(57)【特許請求の範囲】
【請求項１】
入力クロックをそれぞれ受けて互いに異なる遅延量を付与する複数のディレイラインと、
前記複数のディレイラインのうち１つのディレイラインを選択し、選択されたディレイラインを介して伝送されたクロックを出力クロックとして出力する選択回路と、
を備え、
前記複数のディレイラインは、前記入力クロックに対して第１の遅延量を与えて、基準クロックを生成する第１のディレイラインを有し、
前記複数のディレイラインは、さらに、
前記入力クロックに対して前記第１の遅延量より小さい第２の遅延量を与えて、前記基準クロックに対してエッジのタイミングを固定量で進ませたクロックを生成する第２のディレイラインと、
前記入力クロックに対して前記第１の遅延量より大きい第３の遅延量を与えて、前記基準クロックに対してエッジのタイミングを前記固定量で遅らせたクロックを生成する第３のディレイラインと、
の少なくとも一方を有し、
前記固定量は、スプリアスを抑制すべき所望周波数をｆｓｐｕｒとするとき、１／（２ｆｓｐｕｒ）に対応した量である
クロック生成回路。
【請求項２】
前記第３のディレイラインは、２個の遅延器を有し、
前記第１のディレイラインは、１個の遅延器を有し、
前記第２のディレイラインは、遅延器を有しない
請求項１に記載のクロック生成回路。
【請求項３】
前記基準クロックに対してエッジのタイミングを変えない第１の動作と前記基準クロックに対してエッジのタイミングを固定量で進ませる第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って前記出力クロックを生成する、あるいは、前記第１の動作とエッジのタイミングを前記固定量で遅らせる第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って前記出力クロックを生成する、あるいは、前記第１の動作と前記第２の動作と前記第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って前記出力クロックを生成するように、前記選択回路を制御する制御回路をさらに備えた
請求項１又は２に記載のクロック生成回路。
【請求項４】
基準クロックに対してエッジのタイミングを変えない第１の動作と前記基準クロックに対してエッジのタイミングを固定量で進ませる第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って出力クロックを生成する、あるいは、前記第１の動作とエッジのタイミングを前記固定量で遅らせる第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って前記出力クロックを生成する、あるいは、前記第１の動作と前記第２の動作と前記第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って前記出力クロックを生成するクロック生成回路であり、
前記固定量は、スプリアスを抑制すべき所望周波数をｆｓｐｕｒとするとき、１／（２ｆｓｐｕｒ）に対応した量である
クロック生成回路。
【請求項５】
請求項１から４のいずれか１項に記載のクロック生成回路と、
前記クロック生成回路で生成された出力クロックを受けるデジタル回路と、
を備えた無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、クロック生成回路及び無線受信機に関する。
【背景技術】
【０００２】
アナログ回路及びデジタル回路を含む無線受信機では、デジタル回路のクロックの高調波が不要放射（スプリアス）としてアナログ回路に回り込み、受信感度の劣化を引き起こすことがある。このため、デジタル回路に供給すべきクロックが適切に生成されることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１９１８３１号公報
【特許文献２】特開２００１−２３０７６５号公報
【特許文献３】特開２００４−１５３６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、デジタル回路に供給すべきクロックを適切に生成できるクロック生成回路及び無線受信機を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、複数のディレイラインと選択回路とを有するクロック生成回路が提供される。複数のディレイラインのそれぞれは、入力クロックを受けて互いに異なる遅延量を付与する。選択回路は、複数のディレイラインのうち１つのディレイラインを選択する。選択回路は、選択されたディレイラインを介して伝送されたクロックを出力クロックとして出力する。複数のディレイラインは、第１のディレイラインを有する。第１のディレイラインは、入力クロックに対して第１の遅延量を与えて、基準クロックを生成する。複数のディレイラインは、さらに、第２のディレイラインと第３のディレイラインとの少なくとも一方を有する。第２のディレイラインは、入力クロックに対して第２の遅延量を与えて、基準クロックに対してエッジのタイミングを固定量で進ませたクロックを生成する。第２の遅延量は、第１の遅延量より小さい遅延量である。第３のディレイラインは、入力クロックに対して第３の遅延量を与えて、基準クロックに対してエッジのタイミングを固定量で遅らせたクロックを生成する。第３の遅延量は、第１の遅延量より大きい遅延量である。固定量は、スプリアスを抑制すべき所望周波数をｆｓｐｕｒとするとき、１／（２ｆｓｐｕｒ）に対応した量である。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかるクロック生成回路の構成を示す回路図。
【図２】実施形態における遅延器の構成を示す回路図。
【図３】実施形態にかかるクロック生成回路の動作を示す波形図。
【図４】実施形態におけるスプリアスをキャンセルする原理を示す図。
【図５】実施形態にかかるクロック生成回路の動作を示す図。
【図６】実施形態にかかるクロック生成回路が適用された無線受信機の構成を示す回路図。
【図７】実施形態にかかるクロック生成回路が適用された無線受信機の動作を示す図。
【図８】実施形態の変形例にかかるクロック生成回路の構成を示す回路図。
【図９】実施形態の変形例における遅延器の構成を示す回路図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるクロック生成回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかるクロック生成回路１は、例えば、無線受信機に適用される。Ｍ−ＷｉＭＡＸ、ＷＬＡＮおよびＬＴＥなどの無線規格に従った無線受信機では、広い通信エリアを確保するため、高い受信感度が要求される。無線受信機は、アンテナで受信された受信信号がアナログ回路でアナログ的に信号処理され、アナログ的に信号処理された信号がデジタル回路でデジタル的に信号処理される。また、無線受信機は小型化が求められており、無線受信機のアナログ回路とデジタル回路とが混載された１チップＬＳＩの要求が高まっている。この１チップＬＳＩでは、デジタル回路で発生するクロックの整数倍高調波によるスプリアスがアナログ回路に洩れ込み、受信特性を低下させる可能性がある。そのため、アナログ回路にスプリアスが乗らないような対策が施されることがある。
【０００９】
例えば、無線受信機において、デジタル回路は、クロック生成回路１で生成されたクロックに同期して、信号をデジタル的に信号処理する。このとき、クロック生成回路１で生成すべきクロックのエッジタイミングをランダム的に変える変調をかけると、スプリアスを周波数スペクトル上で電力的に拡散することができる。しかし、所望周波数の帯域で見た場合にスプリアスの強度が要求レベルまで低減されないことがあるため、所望周波数の帯域におけるスプリアスの強度の更なる抑制が望まれる。
【００１０】
そこで、実施形態では、クロック生成回路１で生成すべきクロックのエッジタイミングを所望周波数に対応した固定量で進相及び／又は遅相させる変調をかけることで、所望周波数の帯域におけるスプリアスを効果的にキャンセルさせることを目指す。
【００１１】
具体的には、図１に示すように、クロック生成回路１は、入力端子２を介して入力クロックφＣＫｉｎを受け、入力クロックφＣＫｉｎのエッジタイミングを所望周波数の帯域ＦＢｄｅｓに対応した固定量Ｔｄで進相及び／又は遅相させる変調をかけて出力クロックφＣＫｏｕｔを生成する。クロック生成回路１は、生成された出力クロックφＣＫｏｕｔを出力端子３から出力する。図１は、クロック生成回路１の構成を示す図である。
【００１２】
クロック生成回路１は、基準クロックφＣＫｒｅｆ（図３（ａ）参照）に対して、第１の動作と第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って、出力クロックを生成する。あるいは、クロック生成回路１は、基準クロックφＣＫｒｅｆに対して、第１の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って、出力クロックを生成する。あるいは、クロック生成回路１は、基準クロックφＣＫｒｅｆに対して、第１の動作と第２の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行って、出力クロックを生成する。第１の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを変えない動作を含む。第２の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで進ませる動作を含む。第３の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで遅らせる動作を含む。例えば、クロック生成回路１は、複数のディレイライン１０，２０，３０、選択回路４０、及び制御回路５０を有する。
【００１３】
複数のディレイライン１０，２０，３０は、入力端子２と選択回路４０との間に接続されている。複数のディレイライン１０，２０，３０は、入力クロックφＣＫｉｎをそれぞれ受けて互いに異なる遅延量を付与して選択回路４０へ供給する。
【００１４】
ディレイライン２０は、入力クロックφＣＫｉｎに対して遅延量Ｄ１を与えて、基準クロックφＣＫｒｅｆを生成する。
【００１５】
ディレイライン３０は、入力クロックφＣＫｉｎに対して遅延量Ｄ２を与えて、基準クロックφＣＫｒｅｆに対してエッジのタイミングを固定量Ｔｄで進ませた進相クロックφＣＫ（−）を生成する。遅延量Ｄ２は、遅延量Ｄ１より固定量Ｔｄ分小さい遅延量であり、例えば遅延量ゼロである。このとき、遅延量Ｄ１＝固定量Ｔｄであってもよい。
【００１６】
ディレイライン１０は、入力クロックφＣＫｉｎに対して遅延量Ｄ３を与えて、基準クロックφＣＫｒｅｆに対してエッジのタイミングを固定量Ｔｄで遅らせた遅相クロックφＣＫ（＋）を生成する。遅延量Ｄ３は、遅延量Ｄ１より固定量Ｔｄ分大きい遅延量である。このとき、遅延量Ｄ３＝２×（固定量Ｔｄ）であってもよい。
【００１７】
例えば、遅延量Ｄ１＝固定量Ｔｄ、遅延量Ｄ２＝０、遅延量Ｄ３＝２×（固定量Ｔｄ）である場合、複数のディレイライン１０，２０，３０では、固定量Ｔｄの遅延を有する遅延器ＤＥが複数個用いられる。
【００１８】
すなわち、ディレイライン１０は、２個の遅延器ＤＥ−１，ＤＥ−２を有する。遅延器ＤＥ−１は、一端がノードＮ１を介して入力端子２に接続され、他端が遅延器ＤＥ−２の一端に接続されている。遅延器ＤＥ−２は、他端が選択回路４０の入力端子４０ａに接続されている。これにより、ディレイライン１０は、２個の遅延器ＤＥ−１，ＤＥ−２を用いて入力クロックφＣＫｉｎに対して遅延量Ｄ３＝２×（固定量Ｔｄ）で遅延させて、遅相クロックφＣＫ（＋）を生成できる。
【００１９】
ディレイライン２０は、１個の遅延器ＤＥ−３を有する。遅延器ＤＥ−３は、一端がノードＮ１を介して入力端子２に接続され、他端が選択回路４０の入力端子４０ｂに接続されている。これにより、ディレイライン２０は、１個の遅延器ＤＥ−３を用いて入力クロックφＣＫｉｎに対して遅延量Ｄ１＝固定量Ｔｄで遅延させて、基準クロックφＣＫｒｅｆを生成できる。
【００２０】
ディレイライン３０は、遅延器を有しない。ディレイライン３０は、一端がノードＮ１を介して入力端子２に接続され、他端が選択回路４０の入力端子４０ｃに接続されている。これにより、ディレイライン３０は、入力クロックφＣＫｉｎに対して遅延させないで、進相クロックφＣＫ（−）を生成できる。
【００２１】
例えば、各遅延器ＤＥは、図２（ａ）に示すように、インバータ及びＲＣ回路により遅延量（例えば、固定量Ｔｄ）を生成するように構成されていてもよい。図２（ａ）は、遅延器ＤＥの構成を示す回路図である。図２（ａ）に示す遅延器ＤＥは、インバータＩＮＶ−１，ＩＮＶ−２、抵抗素子Ｒ、及び容量素子Ｃを有する。インバータＩＮＶ−１は、入力側が遅延器ＤＥの一端ＤＥａに接続され、出力側が抵抗素子Ｒの一端に接続されている。抵抗素子Ｒは、他端が容量素子Ｃの一端とインバータＩＮＶ−２の入力側とにそれぞれ接続されている。容量素子Ｃは、他端が接地電位に接続されている。インバータＩＮＶ−２は、出力側が遅延器ＤＥの他端ＤＥｂに接続されている。
【００２２】
あるいは、各遅延器ＤＥは、図２（ｂ）に示すように、ｎ段（ｎは２以上の偶数）のインバータの直列接続により遅延量（例えば、固定量Ｔｄ）を生成するように構成されていてもよい。図２（ｂ）は、遅延器ＤＥの構成を示す回路図である。図２（ｂ）に示す遅延器ＤＥは、ｎ個のインバータＩＮＶ−１〜ＩＮＶ−ｎを有する。１段目のインバータＩＮＶ−１は、入力側が遅延器ＤＥの一端ＤＥａに接続され、出力側が２段目のインバータＩＮＶ−２の入力側に接続されている。２段目のインバータＩＮＶ−２は、出力側が３段目のインバータＩＮＶ−３の入力側に接続されている。・・・（ｎ−１）段目のインバータＩＮＶ−（ｎ−１）は、出力側がｎ段目のインバータＩＮＶ−ｎの入力側に接続されている。ｎ段目のインバータＩＮＶ−ｎは、出力側が遅延器ＤＥの他端ＤＥｂに接続されている。
【００２３】
図１に戻って、選択回路４０は、複数のディレイライン１０，２０，３０と出力端子３との間に接続されている。選択回路４０は、選択信号φＡに応じて複数のディレイライン１０，２０，３０のうち１つのディレイラインを選択し、選択されたディレイラインを介して伝送されたクロックを出力クロックφＣＫｏｕｔとして出力する。
【００２４】
選択回路４０は、入力端子４０ａ〜４０ｃ、制御端子４０ｄ、及び出力端子４０ｅを有する。入力端子４０ａは、ディレイライン１０の出力側に接続され、入力端子４０ｂは、ディレイライン２０の出力側に接続され、入力端子４０ｃは、ディレイライン３０の出力側に接続されている。選択回路４０は、入力端子４０ａで遅相クロックφＣＫ（＋）を受け、入力端子４０ｂで基準クロックφＣＫｒｅｆを受け、入力端子４０ｃで進相クロックφＣＫ（−）を受ける。
【００２５】
制御端子４０ｄは、制御回路５０に接続されている。選択回路４０は、制御端子４０ｄで例えば３値（０〜２）の選択信号φＡを受ける。選択回路４０は、入力端子４０ａの選択を指示する選択信号φＡ（φＡ＝０）を受けた場合、遅相クロックφＣＫ（＋）を選択して出力クロックφＣＫｏｕｔとして出力端子４０ｅから出力する。選択回路４０は、入力端子４０ｂの選択を指示する選択信号φＡ（φＡ＝１）を受けた場合、基準クロックφＣＫｒｅｆを選択して出力クロックφＣＫｏｕｔとして出力端子４０ｅから出力する。選択回路４０は、入力端子４０ｃの選択を指示する選択信号φＡ（φＡ＝２）を受けた場合、進相クロックφＣＫ（−）を選択して出力クロックφＣＫｏｕｔとして出力端子４０ｅから出力する。
【００２６】
制御回路５０は、制御信号φＣＳを外部（例えば、図６に示すデジタル回路１７０）から受け、制御信号φＣＳに基づいて、選択信号φＡを生成し、選択信号φＡを選択回路４０に供給することで選択回路４０を制御する。すなわち、制御回路５０は、基準クロックφＣＫｒｅｆに対して、第１の動作と第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。あるいは、クロック生成回路１は、基準クロックφＣＫｒｅｆに対して、第１の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。あるいは、クロック生成回路１は、基準クロックφＣＫｒｅｆに対して、第１の動作と第２の動作と第３の動作とのうち選択する１つの動作を周期的切り替えながら選択された１つの動作を行うように選択回路４０を制御する。第１の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを変えない動作を含む。第２の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで進ませる動作を含む。第３の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで遅らせる動作を含む。
【００２７】
例えば、基準クロックφＣＫｒｅｆの波形が図３（ａ）に示す波形である場合、図３（ｂ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。図３は、クロック生成回路の動作を示す波形図である。
【００２８】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００２９】
タイミングｔ０１において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝２に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から進相クロックφＣＫ（−）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ１の立ち下がりエッジがタイミングｔ１から固定量Ｔｄで進められる。
【００３０】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝２から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ１の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ２になる。
【００３１】
選択回路４０がこのようなクロック周期ＴＰ１と同様の動作を、他のクロック周期ＴＰ２〜ＴＰ４についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００３２】
あるいは、図３（ｃ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。
【００３３】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００３４】
タイミングｔ０１において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝０に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から遅相クロックφＣＫ（＋）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ２の立ち下がりエッジがタイミングｔ１から固定量Ｔｄで遅くなる。
【００３５】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝０から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ２の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ２になる。
【００３６】
選択回路４０がこのようなクロック周期ＴＰ１と同様の動作を他のクロック周期ＴＰ２〜ＴＰ４についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００３７】
あるいは、図３（ｄ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第２の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。
【００３８】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００３９】
タイミングｔ０１において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝２に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から進相クロックφＣＫ（−）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ３の立ち下がりエッジがタイミングｔ１から固定量Ｔｄで進められる。
【００４０】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝２から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ３の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ２になる。
【００４１】
タイミングｔ２３において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝０に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から遅相クロックφＣＫ（＋）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ３の立ち下がりエッジがタイミングｔ３から固定量Ｔｄで遅くなる。
【００４２】
タイミングｔ３４において、制御回路５０は、選択信号φＡ＝０から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ３の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ４になる。
【００４３】
選択回路４０がこのようなクロック周期ＴＰ１，ＴＰ２の組と同様の動作を他のクロック周期ＴＰ３，ＴＰ４の組についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２，ｔ２３，ｔ３４は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２，ｔ３，ｔ４に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００４４】
あるいは、図３（ｅ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第２の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。
【００４５】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００４６】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝２に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から進相クロックφＣＫ（−）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ４の立ち上がりエッジがタイミングｔ２から固定量Ｔｄで進められる。
【００４７】
タイミングｔ２３において、制御回路５０は、選択信号φＡ＝２に維持する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態を維持するので、クロックφＣＫｓｃｃ４の立ち下がりエッジがタイミングｔ３から固定量Ｔｄで進められる。
【００４８】
タイミングｔ３４において、制御回路５０は、選択信号φＡ＝２から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ４の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ４になる。
【００４９】
選択回路４０がこのようなクロック周期ＴＰ１，ＴＰ２の組と同様の動作を他のクロック周期ＴＰ３，ＴＰ４の組についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２，ｔ２３，ｔ３４は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２，ｔ３，ｔ４に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００５０】
あるいは、図３（ｆ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。
【００５１】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００５２】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝０に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から遅相クロックφＣＫ（＋）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ５の立ち上がりエッジがタイミングｔ２から固定量Ｔｄで遅くなる。
【００５３】
タイミングｔ２３において、制御回路５０は、選択信号φＡ＝０に維持する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態を維持するので、クロックφＣＫｓｃｃ５の立ち下がりエッジがタイミングｔ３から固定量Ｔｄで遅くなる。
【００５４】
タイミングｔ３４において、制御回路５０は、選択信号φＡ＝０から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ５の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ４になる。
【００５５】
選択回路４０がこのようなクロック周期ＴＰ１，ＴＰ２の組と同様の動作を他のクロック周期ＴＰ３，ＴＰ４の組についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２，ｔ２３，ｔ３４は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２，ｔ３，ｔ４に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００５６】
あるいは、図３（ｇ）に示すように、制御回路５０は、基準クロックφＣＫｒｅｆに対して第１の動作と第２の動作と第３の動作とのうち選択する１つの動作を周期的に切り替えながら選択された１つの動作を行うように選択回路４０を制御する。
【００５７】
すなわち、タイミングｔ０において、制御回路５０は、選択信号φＡ＝１にしている。
【００５８】
タイミングｔ１２において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝２に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から進相クロックφＣＫ（−）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ６の立ち上がりエッジがタイミングｔ２から固定量Ｔｄで進められる。
【００５９】
タイミングｔ２３において、制御回路５０は、選択信号φＡ＝２に維持する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態を維持するので、クロックφＣＫｓｃｃ６の立ち下がりエッジがタイミングｔ３から固定量Ｔｄで進められる。
【００６０】
タイミングｔ３４において、制御回路５０は、選択信号φＡ＝２から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、進相クロックφＣＫ（−）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ６の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ４になる。
【００６１】
タイミングｔ５６において、制御回路５０は、選択信号φＡ＝１から選択信号φＡ＝０に変更する。これに応じて、選択回路４０は、基準クロックφＣＫｒｅｆを選択した状態から遅相クロックφＣＫ（＋）を選択した状態に切り替えるので、クロックφＣＫｓｃｃ６の立ち上がりエッジがタイミングｔ６から固定量Ｔｄで遅くなる。
【００６２】
タイミングｔ６７において、制御回路５０は、選択信号φＡ＝０に維持する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態を維持するので、クロックφＣＫｓｃｃ６の立ち下がりエッジがタイミングｔ７から固定量Ｔｄで遅くなる。
【００６３】
タイミングｔ７８において、制御回路５０は、選択信号φＡ＝０から選択信号φＡ＝１に変更する。これに応じて、選択回路４０は、遅相クロックφＣＫ（＋）を選択した状態から基準クロックφＣＫｒｅｆを選択した状態に戻すので、クロックφＣＫｓｃｃ６の立ち上がりエッジが基準クロックＣＫｒｅｆと同じタイミングｔ８になる。
【００６４】
選択回路４０がこのようなクロック周期ＴＰ１〜ＴＰ４の組と同様の動作を他のクロック周期の組についても繰り返すように、制御回路５０は選択回路４０を制御する。なお、タイミングｔ０１，ｔ１２，ｔ２３，ｔ３４，ｔ５６，ｔ６７，ｔ７８は、基準クロックφＣＫｒｅｆのエッジのタイミングｔ１，ｔ２，ｔ３，ｔ４，ｔ６，ｔ７，ｔ８に対して、固定量Ｔｄと選択回路４０の動作時間とに応じた時間早いタイミングである。
【００６５】
次に、スプリアスをキャンセルする原理について図４を用いて説明する。図４は、スプリアスをキャンセルする原理を示す図である。図４では、スプリアスをキャンセルする原理について図３（ｂ）に示すクロックφＣＫｓｃｃ１について例示的に示している。
【００６６】
スプリアスとして伝搬するのは、クロックそのものというより、クロックによってＶｄｄ／Ｖｓｓに流れる電流（≒電圧）が原因であると考えられる。そのため、スプリアス電流を立ち上がり／立ち下がりエッジそれぞれの由来のものに分離して考える。
【００６７】
例えば、クロックφＣＫｓｃｃ１の波形には、図４（ａ）に示す立ち上がりエッジの成分と図４（ｂ）に示す立ち下がりエッジの成分とが含まれている。このうち、立ち上がりエッジの成分は、基準クロックφＣＫｒｅｆ（図３（ａ）参照）と同様であるが、立ち下がりエッジの成分は、基準クロックφＣＫｒｅｆの立ち下がりエッジから固定量Ｔｄで進められている。すなわち、図４（ｂ）では、破線が基準クロックφＣＫｒｅｆの立ち下がりエッジを示し、実線がクロックφＣＫｓｃｃ１の立ち下がりエッジを示す。図４（ｂ）の矢印は、基準クロックφＣＫｒｅｆの立ち下がりエッジ（破線）が固定量Ｔｄで進められることでクロックφＣＫｓｃｃ１の立ち下がりエッジ（実線）が生成されることを示している。
【００６８】
図４（ａ）に示す立ち上がりエッジの成分の挙動は、近似的に、図４（ｃ）に示すような立ち上がりエッジと等価な周期及び対応する振幅を有する正弦波ＷＦ１で表すことができる。同様に、図４（ｂ）に示す立ち下がりエッジの成分の挙動は、近似的に、図４（ｄ）に実線で示すような立ち下がりエッジと等価な周期及び対応する振幅を有する正弦波ＷＦ２で表すことができる。すなわち、図４（ｄ）では、破線が基準クロックφＣＫｒｅｆの立ち下がりエッジと等価な周期及び対応する振幅を有する正弦波ＷＦ２’を示し、実線がクロックφＣＫｓｃｃ１の立ち下がりエッジと等価な周期及び対応する振幅を有する正弦波ＷＦ２を示す。図４（ｄ）の矢印は、正弦波ＷＦ２’（破線）の位相が固定量Ｔｄで進められることで正弦波ＷＦ２（実線）が生成されることを示している。
【００６９】
また、図４（ａ）に示す立ち上がりエッジの成分から生じるスプリアス成分の挙動は、近似的に、図４（ｅ）に示すような、正弦波ＷＦ１の周波数をＭ倍（Ｍは２以上の偶数、図４の場合、Ｍ＝１０）した正弦波ＷＦ１０で表すことができる。同様に、図４（ｂ）に示す立ち下がりエッジの成分から生じるスプリアス成分の挙動は、近似的に、図４（ｆ）に実線で示すような、正弦波ＷＦ２の周波数をＭ倍した正弦波ＷＦ２０で表すことができる。すなわち、図４（ｆ）では、破線が正弦波ＷＦ２’の周波数をＭ倍した正弦波ＷＦ２０’を示し、正弦波ＷＦ２の周波数をＭ倍した正弦波ＷＦ２０を示す。図４（ｆ）の矢印は、正弦波ＷＦ２０’（破線）の位相が固定量Ｔｄで進められることで正弦波ＷＦ２０（実線）が生成されることを示している。
【００７０】
図４（ｅ）、図４（ｆ）に示すように、正弦波ＷＦ１０及び正弦波ＷＦ２０’は互いにほぼ同位相の関係にある。このため、正弦波ＷＦ１０及び正弦波ＷＦ２０’を合成すると、図４（ｇ）に破線で示すように、スプリアス成分が互いに強められる。一方、図４（ｅ）、図４（ｆ）に示すように、正弦波ＷＦ１０及び正弦波ＷＦ２０は互いにほぼ逆相（立ち上がり／立ち下がりエッジの位相差が１８０°の関係にある。このため、正弦波ＷＦ１０及び正弦波ＷＦ２０を合成すると、図４（ｇ）に示すように、スプリアス成分が互いにキャンセルされ得る。
【００７１】
図３では、出力クロックを生成する際に、第１の動作に加えて第２の動作及び第３の動作の片方を行う場合（図３（ｂ）、図３（ｃ）、図３（ｅ）、図３（ｆ）参照）と、第１の動作に加えて第２の動作及び第３の動作を交互に行う場合（図３（ｄ）、図３（ｇ））とが例示されている。第１の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを変えない動作を含む。第２の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで進ませる動作を含む。第３の動作は、基準クロックφＣＫｒｅｆのエッジのタイミングを固定量Ｔｄで遅らせる動作を含む。第２の動作及び第３の動作のそれぞれにおけるエッジタイミングのずらし量は、固定量Ｔｄに設定されているが、実際の動作において遅延器ＤＥの動作特性のばらつき等の影響を受けてばらつくことがある。それに対して、第２の動作及び第３の動作の片方を行う場合と交互に行う場合とを比較すると、交互に行う場合の方がエッジタイミングのずらし量のばらつきに強いことが分かっている。この点について、以下に、数式を用いて説明する。
【００７２】
基準クロックφＣＫｒｅｆに対して第１の動作に加えて第２の動作及び第３の動作の片方を施してクロックを生成する場合、基準クロックφＣＫｒｅｆが出す特定の周波数のスプリアス成分の信号と、基準クロックφＣＫｒｅｆのエッジを進相（又は遅相）させた信号とを足し合わせて、特定の周波数のスプリアス成分をキャンセルする。特定の周波数のスプリアス成分の位相をθとし、クロックのエッジタイミングのずらし量に相当する位相差（特定の周波数のスプリアス成分の１周期に対する位相（位相角）の単位で示された位相差）をφとし、位相ずれなし（φ＝０）のときの振幅が１となるように考えたとき、足し合わされた信号（合成信号）の式は以下のように与えられる。
ｆ２ｗａｖｅｓ（θ，φ）＝１／２×ｓｉｎθ＋１／２×ｓｉｎ（θ＋φ）
・・・数式１
【００７３】
数式１を整理すると、次の数式２〜４のようになる。
ｆ２ｗａｖｅｓ（θ，φ）＝√［（１＋ｃｏｓφ）／２］×ｓｉｎ（θ＋α）
・・・数式２
−９０°≦φ＜９０°のとき、α＝ｔａｎ−１［ｓｉｎφ／（１＋ｃｏｓφ）］＋０
・・・数式３
９０°≦φ＜２７０°のとき、α＝ｔａｎ−１［ｓｉｎφ／（１＋ｃｏｓφ）］＋π
・・・数式４
【００７４】
数式２〜４により、合成信号の振幅は、次の数式５で表される。
Ａｍｐ２＝√［（１＋ｃｏｓφ）／２］・・・数式５
【００７５】
一方、基準クロックφＣＫｒｅｆに対して第１の動作に加えて第２の動作及び第３の動作を交互に施して（すなわち両方を施して）クロックを生成する場合、基準クロックφＣＫｒｅｆが出す特性の周波数のスプリアス成分の信号と、基準クロックφＣＫｒｅｆのエッジを進相させた信号と遅相させた信号とを足し合わせて、特定の周波数のスプリアス成分をキャンセルする。基準クロックφＣＫｒｅｆの位相をθとし、基準クロックφＣＫｒｅｆの位相と進相（又は遅相）させたクロックとの位相差をφとし、位相ずれなし（φ＝０）のときの振幅が１となるように考えたとき、足し合わされた信号（合成信号）の式は次の数式６のように与えられる。
ｆ４ｗａｖｅｓ（θ，φ）＝１／２×ｓｉｎθ＋１／２×ｓｉｎ（θ＋φ）＋１／２×ｓｉｎθ＋１／２×ｓｉｎ（θ−φ）・・・数式６
【００７６】
数式６を整理すると、次の数式７のようになる。
ｆ４ｗａｖｅｓ（θ，φ）＝［（１＋ｃｏｓφ）／２］×ｓｉｎθ・・・数式７
【００７７】
数式７により、合成信号の振幅は、次の数式８で表される。
Ａｍｐ４＝√［（１＋ｃｏｓφ）／２］・・・数式８
【００７８】
数式５(片側)と数式８（交互）とを用いて、クロックのエッジタイミングのずらし量に相当する位相差φとスプリアスの除去量とをプロットすると、図５が得られる。図５は、クロック生成回路１の動作を示す図である。図５から、基準クロックφＣＫｒｅｆに対して第１の動作に加えて第２の動作及び第３の動作の片方を行う場合と、第２の動作及び第３の動作を交互に（すなわち両方）行う場合とのいずれにおいても、クロックのエッジタイミングのずらし量に相当する位相差が１８０度のときに、スプリアス減衰量が最大になることが分かる。
【００７９】
例えば、スプリアスをキャンセルさせたい周波数をｆｓｐｕｒとすると、クロックのエッジタイミングのずらし量に相当する位相差φと、ずらし量、すなわち立ち上がり／立ち下がりエッジを進相又は遅相させる固定量Ｔｄとの間には、次の数式９の関係が成り立つ。
φ＝Ｔｄ×ｆｓｐｕｒ×３６０°・・・数式９
【００８０】
数式９にφ＝１８０°を代入してＴｄについて解くと、次の数式１０が得られる。
Ｔｄ＝１／（２ｆｓｐｕｒ）・・・数式１０
【００８１】
なお、図５により、基準クロックφＣＫｒｅｆに対して第１の動作に加えて第２の動作及び第３の動作の片方を行ってクロックを生成する場合（例えば、図３（ｂ）、図３（ｃ）、図３（ｅ）、図３（ｆ）の場合）に比べて、第２の動作及び第３の動作を交互に行ってクロックを生成する場合（例えば、図３（ｄ）、図３（ｇ）の場合）の方が、スプリアス成分を効率的にキャンセルできることが分かる。
【００８２】
次に、クロック生成回路１が適用される無線受信機１００について図６を用いて説明する。図６は、無線受信機１００の構成を示す図である。
【００８３】
無線受信機１００は、アンテナＡＴ、アナログ回路１６０、デジタル回路１７０、原発振器ＸＯ、局部発振回路ＳＹＮ、及びクロック生成回路１−１，１−２を有する。アナログ回路１６０は、ローノイズアンプＬＮＡ、ミキサＭＩＸ、ローパスフィルタＬＰＦ、可変アンプＡＭＰを有する。デジタル回路１７０は、ＡＤコンバータＡＤＣ、デジタル処理回路ＤＰＣを有する。無線受信機１００では、クロック生成回路１−１，１−２がＡＤコンバータＡＤＣ及びデジタル処理回路ＤＰＣのそれぞれに対して設けられ、クロックを変調する動作が互いに独立してｏｎ／ｏｆｆ可能に構成されている。
【００８４】
無線受信機１００において、クロック生成回路１−１，１−２のクロック変調動作がｏｆｆのときには、図７（ａ）に矢印で示すスプリアス成分が発生し得るのに対して、クロック変調動作がｏｎになると、図７（ｂ）に矢印で示すスプリアス成分が発生し得る。図７（ａ）及び図７（ｂ）は、それぞれ、無線受信機１００の動作を示す図であり、縦軸が電力を示し、横軸が周波数を示す。クロック変調動作ｏｎ時（図７（ｂ））では、クロック変調動作ｏｆｆ時（図７（ａ））に発生していなかった周波数に不要なスプリアス成分が新たに発生している。このため、使用したい周波数帯域に応じて、クロック生成回路１−１，１−２のクロック変調動作をｏｎ／ｏｆｆさせる機能が有効である。
【００８５】
例えば、受信チャネルが図７（ａ）に一点鎖線で示す信号である場合、矢印で示すスプリアス成分の周波数が所望信号の周波数に重ならない。図７は、無線受信機１００の動作を示す図である。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｆｆされるように制御する。クロック生成回路１−１，１−２は基準クロックφＣＫｒｅｆ（図３（ａ）参照）を継続的に出力する。一方、受信チャネルが図７（ｂ）に破線で示す信号である場合、矢印で示すスプリアス成分の周波数が所望信号の周波数に重なる。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｎされるように制御する。クロック生成回路１−１，１−２は基準クロックφＣＫｒｅｆを変調させたクロック（図３（ｂ）〜図３（ｇ）参照）を出力する。
【００８６】
あるいは、例えば、信号レベルが大きく、受信信号に対するスプリアスの影響が小さい場合には、クロックを変調させる必要性が低い。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｆｆされるように制御する。クロック生成回路１−１，１−２は基準クロックφＣＫｒｅｆ（図３（ａ）参照）を継続的に出力する。一方、信号レベルが小さく、受信信号に対するスプリアスの影響が大きい場合には、クロックを変調させる必要性が高い。このため、デジタル処理回路ＤＰＣは、クロック生成回路１−１，１−２によるクロック変調がｏｎされるように制御する。クロック生成回路１−１，１−２は基準クロックφＣＫｒｅｆを変調させたクロック（図３（ｂ）〜図３（ｇ）参照）を出力する。
【００８７】
以上のように、実施形態では、基準クロックφＣＫｒｅｆに対して、クロック生成回路１で生成すべきクロックのエッジタイミングを所望周波数ｆｓｐｕｒに対応した固定量Ｔｄ（例えば、１／（２ｆｓｐｕｒ））で進相及び／又は遅相させる変調をかける。これにより、所望周波数の帯域におけるスプリアスを効果的にキャンセルさせることができる。
【００８８】
なお、クロック生成回路１は、基準クロックφＣＫｒｅｆに対して固定量Ｔｄで進相及び遅相の一方を行う場合、複数のディレイライン１０〜３０のうち不使用となるディレイラインが省略された構成であってもよい。例えば、図３（ｂ）に示すクロックφＣＫｓｃｃ１、又は図３（ｅ）に示すクロックφＣＫｓｃｃ４が出力クロックφＣＫｏｕｔとして生成される場合、クロック生成回路１は、ディレイライン１０が省略された構成であってもよい。あるいは、図３（ｃ）に示すクロックφＣＫｓｃｃ１、又は図３（ｆ）に示すクロックφＣＫｓｃｃ４が出力クロックφＣＫｏｕｔとして生成される場合、クロック生成回路１は、ディレイライン３０が省略された構成であってもよい。
【００８９】
あるいは、クロック生成回路１ｉでは、図８に示すように、各遅延器ＤＥｉの製造ばらつきを考慮して、各遅延器ＤＥｉの遅延量が可変になっていてもよい。図８は、クロック生成回路１ｉの構成を示す回路図である。例えば、遅延器ＤＥｉ−１〜ＤＥｉ−３の遅延量が固定量Ｔｄからずれている場合に、遅延器ＤＥｉ−１〜ＤＥｉ−３の遅延量を変更して固定量Ｔｄに対応した遅延量に合わせる。
【００９０】
例えば、各遅延器ＤＥｉは、図９（ａ）に示すように、図２（ａ）に示す構成に対して、抵抗素子Ｒ及び容量素子Ｃが、それぞれ、可変抵抗素子Ｒｉ及び可変容量素子Ｃｉに置き換えられた構成であってもよい。図９は、遅延器ＤＥｉの構成を示す回路図である。
【００９１】
あるいは、各遅延器ＤＥｉは、図９（ｂ）に示すように、図２（ｂ）に示す構成に対して、一端ＤＥａ及びｎ段のインバータの間に、一端ＤＥａから他端ＤＥｂの間で経由すべきインバータの段数を切り替える切り替え回路ＳＷが追加された構成であってもよい。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１，１ｉ  クロック生成回路、１０，２０，３０  ディレイライン、４０  選択回路、５０  制御回路。
【図１】
0006599184.tif 000002
【図２】
0006599184.tif 000003
【図３】
0006599184.tif 000004
【図４】
0006599184.tif 000005
【図５】
0006599184.tif 000006
【図６】
0006599184.tif 000007
【図７】
0006599184.tif 000008
【図８】
0006599184.tif 000009
【図９】
0006599184.tif 000010