(57)【特許請求の範囲】
【請求項１】
第１電源に接続される第１トランジスタと第２トランジスタとを含み、
前記第１トランジスタは、
半導体基板の上方に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、
前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第１不純物領域と
を有し、
前記第２トランジスタは、
前記半導体基板の上方に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上方に設けられた第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第１導電型の不純物を含む第２ソース領域及び第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域の間の前記半導体基板内に設けられた第２チャネル領域と、
前記第２チャネル領域の下方の前記半導体基板内に設けられ、前記第２チャネル領域よりも高濃度の前記第２導電型の不純物を含む第２不純物領域と
を有し、
前記第１ゲート絶縁膜の膜厚が、前記第２ゲート絶縁膜の膜厚よりも大きく、前記第１不純物領域に含まれる前記第２導電型の不純物の濃度が、前記第２不純物領域に含まれる前記第２導電型の不純物の濃度よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１電源は、１Ｖ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタは、前記半導体基板に印加されるバイアスが増加するとサブスレッショルドリーク電流が減少し且つジャンクションリーク電流が増加する第１電流特性を有し、
前記第２トランジスタは、前記半導体基板に印加されるバイアスが増加するとサブスレッショルドリーク電流が減少し且つジャンクションリーク電流が増加する第２電流特性を有し、
前記第１電流特性を有する前記第１トランジスタは、前記半導体基板に第１バイアスが印加される時にサブスレッショルドリーク電流とジャンクションリーク電流との第１総和が極小値を示し、
前記第２電流特性を有する前記第２トランジスタは、前記半導体基板に第２バイアスが印加される時にサブスレッショルドリーク電流とジャンクションリーク電流との第２総和が極小値を示し、
前記第１総和の極小値は、前記第２総和の極小値よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１トランジスタ及び前記第２トランジスタの前記半導体基板に対して共通のバイアスが印加されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１トランジスタ及び前記第２トランジスタの前記半導体基板に、単一のバイアス生成回路が電気的に接続されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記第１電源よりも高電圧の第２電源に接続される第３トランジスタを更に含み、
前記第３トランジスタは、
前記半導体基板の上方に設けられ、前記第１ゲート絶縁膜よりも大きい膜厚の第３ゲート絶縁膜と、
前記第３ゲート絶縁膜の上方に設けられた第３ゲート電極と、
前記第３ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第３ソース領域及び第３ドレイン領域と
を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１電源よりも高電圧の第２電源に接続される第３トランジスタを更に含み、
前記第３トランジスタは、
前記半導体基板の上方に設けられ、前記第１ゲート絶縁膜と実質的に等しい厚さの第３ゲート絶縁膜と、
前記第３ゲート絶縁膜の上方に設けられた第３ゲート電極と、
前記第３ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第３ソース領域及び第３ドレイン領域と
を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
前記第１電源に接続される第４トランジスタを更に含み、
前記第４トランジスタは、
前記半導体基板の上方に設けられ、前記第１ゲート絶縁膜と実質的に等しい膜厚の第４ゲート絶縁膜と、
前記第４ゲート絶縁膜の上方に設けられ、前記第１ゲート電極よりも大きいゲート長の第４ゲート電極と、
前記第４ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第１導電型の不純物を含む第４ソース領域及び第４ドレイン領域と、
前記第４ソース領域と前記第４ドレイン領域の間の前記半導体基板内に設けられた第４チャネル領域と、
前記第４チャネル領域の下方の前記半導体基板内に設けられ、前記第４チャネル領域よりも高濃度の前記第２導電型の不純物を含む第４不純物領域と
を有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１電源に接続される第５トランジスタを更に含み、
前記第５トランジスタは、
前記半導体基板の上方に設けられ、前記第２ゲート絶縁膜と実質的に等しい膜厚の第５ゲート絶縁膜と、
前記第５ゲート絶縁膜の上方に設けられ、前記第２ゲート電極よりも大きいゲート長の第５ゲート電極と、
前記第５ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第１導電型の不純物を含む第５ソース領域及び第５ドレイン領域と、
前記第５ソース領域と前記第５ドレイン領域の間の前記半導体基板内に設けられた第５チャネル領域と、
前記第５チャネル領域の下方の前記半導体基板内に設けられ、前記第５チャネル領域よりも高濃度の前記第２導電型の不純物を含む第５不純物領域と
を有することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ゲート絶縁膜の膜厚、その直下のチャネル領域の不純物濃度で制御される閾値電圧、及びオフ電流が異なるＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ群を、内部回路や電源保護回路に用い、同一電源電圧で動作させる技術が知られている。
【０００３】
また、ＭＯＳ型電界効果トランジスタに関し、チャネル領域をノンドープ又は極めて低不純物濃度とし、そのようなチャネル領域の下方に、チャネル領域の不純物濃度より高濃度の不純物領域を設けて閾値電圧を制御する技術が知られている。この技術は、閾値電圧のばらつきを抑え、電源電圧の低減、消費電力の低減を図る技術として期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３９７７５号公報
【特許文献２】特開２０１４−７２５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタのオフ電流は、サブスレッショルドリーク電流とジャンクションリーク電流との和を含む。
チャネル領域の下方に、チャネル領域の不純物濃度より高濃度の不純物領域を設けるトランジスタでは、その高濃度の不純物領域の濃度を調整することで、閾値電圧が制御される。この場合、その不純物領域の濃度に応じてサブスレッショルドリーク電流、ジャンクションリーク電流が変化することで、それらの和を含むオフ電流が結果的に低く抑えられないことが起こり得る。オフ電流の低減は、低消費電力化の観点から好ましい。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１電源に接続される第１トランジスタと第２トランジスタとを含み、前記第１トランジスタは、半導体基板の上方に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第１不純物領域とを有し、前記第２トランジスタは、前記半導体基板の上方に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上方に設けられた第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、前記第１導電型の不純物を含む第２ソース領域及び第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域の間の前記半導体基板内に設けられた第２チャネル領域と、前記第２チャネル領域の下方の前記半導体基板内に設けられ、前記第２チャネル領域よりも高濃度の前記第２導電型の不純物を含む第２不純物領域とを有し、前記第１ゲート絶縁膜の膜厚が、前記第２ゲート絶縁膜の膜厚よりも大きく、前記第１不純物領域に含まれる前記第２導電型の不純物の濃度が、前記第２不純物領域に含まれる前記第２導電型の不純物の濃度よりも小さい半導体装置が提供される。
【発明の効果】
【０００７】
開示の技術によれば、チャネル領域の下方に閾値電圧を制御するチャネル領域の不純物濃度より高濃度の不純物領域を有するトランジスタのオフ電流を低く抑えることが可能になり、そのようなオフ電流を低く抑えたトランジスタを含む半導体装置を実現することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】一形態に係る半導体装置の構成例を示す図である。
【図２】ボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の一例を示す図（その１）である。
【図３】ボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の一例を示す図（その２）である。
【図４】ボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の一例を示す図（その３）である。
【図５】第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第１の例を示す図である。
【図６】ゲート絶縁膜の膜厚Ｔと閾値電圧Ｖｔｈのばらつき評価値ＡＶＴとの関係の一例を示す図である。
【図７】第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第２の例を示す図である。
【図８】第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第３の例を示す図である。
【図９】第１の実施の形態に係る半導体装置の構成例を示す図である。
【図１０】第２の実施の形態に係る半導体装置の第１製造工程の一例を示す図である。
【図１１】第２の実施の形態に係る半導体装置の第２製造工程の一例を示す図である。
【図１２】第２の実施の形態に係る半導体装置の第３製造工程の一例を示す図である。
【図１３】第２の実施の形態に係る半導体装置の第４製造工程の一例を示す図である。
【図１４】第２の実施の形態に係る半導体装置の第５製造工程の一例を示す図である。
【図１５】第２の実施の形態に係る半導体装置の第６製造工程の一例を示す図である。
【図１６】第２の実施の形態に係る半導体装置の第７製造工程の一例を示す図である。
【図１７】第２の実施の形態に係る半導体装置の第８製造工程の一例を示す図である。
【図１８】第２の実施の形態に係る半導体装置の第９製造工程の一例を示す図である。
【図１９】第２の実施の形態に係る半導体装置の第１０製造工程の一例を示す図である。
【図２０】第２の実施の形態に係る半導体装置の第１１製造工程の一例を示す図である。
【図２１】第２の実施の形態に係る半導体装置の第１２製造工程の一例を示す図である。
【図２２】第２の実施の形態に係る半導体装置の第１３製造工程の一例を示す図である。
【図２３】第２の実施の形態に係る半導体装置の第１４製造工程の一例を示す図である。
【図２４】第２の実施の形態に係る半導体装置の第１５製造工程の一例を示す図である。
【図２５】第２の実施の形態に係る半導体装置の第１６製造工程の一例を示す図である。
【図２６】第２の実施の形態に係る半導体装置の第１７製造工程の一例を示す図である。
【図２７】第２の実施の形態に係る半導体装置の第１８製造工程の一例を示す図である。
【図２８】第２の実施の形態に係る半導体装置の第１９製造工程の一例を示す図である。
【図２９】第２の実施の形態に係る半導体装置の第２０製造工程の一例を示す図である。
【図３０】第２の実施の形態に係る半導体装置の第２１製造工程の一例を示す図である。
【図３１】第２の実施の形態に係る半導体装置の第２２製造工程の一例を示す図である。
【図３２】第３の実施の形態に係る半導体装置の構成例を示す図である。
【図３３】第４の実施の形態に係る半導体装置の構成例を示す図である。
【発明を実施するための形態】
【０００９】
まず、一形態に係るトランジスタとそのオフ電流について説明する。
図１は一形態に係る半導体装置の構成例を示す図である。図１には、一形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００１０】
図１に示す半導体装置１は、トランジスタ１０を有する。トランジスタ１０は、ｐ型又はｎ型の半導体基板２上に形成される。半導体基板２には、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等の各種半導体基板が用いられる。トランジスタ１０が形成される領域（素子領域）１０ａは、ＳＴＩ法等を用いて半導体基板２に形成された素子分離領域３によって画定される。
【００１１】
尚、図１には１つのトランジスタ１０を例示するが、半導体装置１には、複数のトランジスタ１０、或いは少なくとも１つのトランジスタ１０とその他のトランジスタが含まれ得る。
【００１２】
図１に示すように、トランジスタ１０は、半導体基板２の上方に設けられたゲート絶縁膜１１、ゲート絶縁膜１１の上方に設けられたゲート電極１２、ゲート電極１２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜１３を有する。トランジスタ１０は更に、ゲート電極１２の両側（ゲート長方向の両側）の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域１４ａ及び不純物領域１４ｂを有する。トランジスタ１０は、サイドウォール絶縁膜１３の下方の半導体基板２内で、不純物領域１４ａ及び不純物領域１４ｂの内側に、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂを有してよい。トランジスタ１０は、ゲート電極１２の下方の、不純物領域１４ａと不純物領域１４ｂの間（或いはＬＤＤ領域１５ａとＬＤＤ領域１５ｂの間）の領域に設けられるチャネル領域１６と、その下方に設けられた不純物領域１７を更に有する。
【００１３】
ここで、ゲート絶縁膜１１には、酸化シリコン等の各種絶縁材料を用いることができる。ゲート電極１２には、ポリシリコン等の各種導体材料を用いることができる。サイドウォール絶縁膜１３には、酸化シリコン等の酸化膜、窒化シリコン等の窒化膜を用いることができる。
【００１４】
不純物領域１４ａ及び不純物領域１４ｂには、ｎ型又はｐ型の導電型の不純物（半導体基板２とは異なる導電型の不純物）が、所定の濃度で含まれる。ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂには、不純物領域１４ａ及び不純物領域１４ｂに含まれる不純物と同じ導電型の不純物が、不純物領域１４ａ及び不純物領域１４ｂよりも低濃度で含まれる。
【００１５】
チャネル領域１６は、不純物を意図的に添加していないノンドープの領域、或いは、含まれる不純物が極低濃度の領域である。チャネル領域１６の不純物濃度は、例えば、１×１０17ｃｍ-3以下とされる。
【００１６】
不純物領域１７は、チャネル領域１６の下方に設けられ、チャネル領域１６よりも高濃度の不純物を含む領域である。不純物領域１７は、スクリーン層とも称される。不純物領域１７には、ソース領域又はドレイン領域として機能する不純物領域１４ａ及び不純物領域１４ｂに含まれる不純物とは異なる導電型の不純物が、所定の濃度で含まれる。この不純物領域１７の不純物濃度によって、トランジスタ１０の閾値電圧が制御される。また、不純物領域１７により、ソース領域又はドレイン領域として機能する不純物領域１４ａと不純物領域１４ｂの間のパンチスルーが抑えられる。不純物領域１７は、半導体基板２とゲート絶縁膜１１との界面からチャネル領域１６の厚さ分、半導体基板２の内部に埋め込まれた位置に設けられ、その不純物濃度で閾値電圧が調整されるため、例えば、１×１０19ｃｍ-3程度の比較的高い不純物濃度とされる。
【００１７】
不純物領域１７は、閾値電圧の制御、パンチスルーの抑制等の機能を効果的に実現するために、ソース領域又はドレイン領域として機能する不純物領域１４ａ及び不純物領域１４ｂと接するように設けられる。不純物領域１７は、不純物領域１４ａ及び不純物領域１４ｂよりも浅い領域に位置している（不純物領域１７の下端が、不純物領域１４ａ及び不純物領域１４ｂの下端よりも上に位置している）ことが望ましい。
【００１８】
この図１に示すような構成を有するトランジスタ１０のオフ電流Ｉｏｆｆについて述べる。
一般に、ＭＯＳ型電界効果トランジスタ（Field Effect Transistor）（ＭＯＳＦＥＴ）のオフ電流Ｉｏｆｆは、サブスレッショルドリーク電流Ｉｓｏｆｆとジャンクションリーク電流Ｉｂｏｆｆとの和を含む。
【００１９】
また、ＭＯＳＦＥＴに関し、そのチャネル型に応じて半導体基板に対し正又は負の電圧（ボディバイアス或いは基板バイアス）Ｖｂｂを印加することで、閾値電圧Ｖｔｈの絶対値を増大させ、サブスレッショルドリーク電流Ｉｓｏｆｆを減少させる技術がある。例えば、閾値電圧Ｖｔｈは、ボディバイアスＶｂｂの増大に伴って単調増加する。ここでは、ボディバイアスＶｂｂの変化量（増加量）に対する閾値電圧Ｖｔｈの変化量（増加量）を「Ｖｂｂ係数」と言う。
【００２０】
また、ここでは、通常のトランジスタ及び上記トランジスタ１０と区別するため、ゲート電極下方の半導体基板の表層部に設けられる極低濃度ではない通常のチャネル領域を「フラットチャネル領域」と言い、フラットチャネル領域が設けられるトランジスタを「フラットチャネルトランジスタ」と言う。
【００２１】
上記トランジスタ１０では、フラットチャネルトランジスタに比べてＶｂｂ係数が大きく、半導体基板２に対してボディバイアスＶｂｂを印加した場合のサブスレッショルドリーク電流Ｉｓｏｆｆの減少が大きいことから、ボディバイアスＶｂｂを印加すると良い結果が得られる。
【００２２】
ここで、トランジスタ１０でのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の一例を図２に示す。図２の横軸はボディバイアスＶｂｂを示し、図２の縦軸はオフ電流Ｉｏｆｆを示している。
【００２３】
サブスレッショルドリーク電流Ｉｓｏｆｆは、閾値電圧Ｖｔｈの増大に伴って減少する。一方、ジャンクションリーク電流Ｉｂｏｆｆは、閾値電圧Ｖｔｈの増大に伴って増大する。閾値電圧ＶｔｈはボディバイアスＶｂｂの増大に伴って単調増加するから、ボディバイアスＶｂｂとオフ電流Ｉｏｆｆ（＝Ｉｓｏｆｆ＋Ｉｂｏｆｆ）との関係は、例えば図２の曲線Ａ１（点線）に示すような、極小値を有するグラフとなる。このグラフの極小値が、曲線Ａ１で示される特性を有するトランジスタ１０の最小のオフ電流Ｉｏｆｆとなる。
【００２４】
今、曲線Ａ１で示される特性を有するトランジスタ１０に対し、その不純物領域１７の不純物濃度（ドーズ量）Ｄを大きくすることを考える。このように不純物領域１７のドーズ量Ｄを大きくすると、サブスレッショルドリーク電流Ｉｓｏｆｆは減少する一方、ジャンクションリーク電流Ｉｂｏｆｆは大幅に増大する。そのため、不純物領域１７のドーズ量Ｄを大きくした場合のボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係は、例えば図２の曲線Ｂ１（実線）に示すようなグラフとなる。この曲線Ｂ１の極小値である最小のオフ電流Ｉｏｆｆは、不純物領域１７のドーズ量Ｄを大きくしない場合（曲線Ａ１のオフ電流Ｉｏｆｆ）に比べて、増大している。
【００２５】
このように、低濃度のチャネル領域１６の下方にそれよりも高濃度の不純物領域１７を設けるトランジスタ１０では、不純物領域１７のドーズ量Ｄを大きくすると、オフ電流Ｉｏｆｆが増大してしまうことが起こり得る。
【００２６】
トランジスタ１０でのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の別の例を図３に示す。図３の横軸はボディバイアスＶｂｂを示し、図３の縦軸はオフ電流Ｉｏｆｆを示している。
【００２７】
トランジスタ１０では、不純物領域１７の濃度を変更せず、ゲート電極１２のゲート長Ｌｇ（或いは実効ゲート長）を大きくすることで、サブスレッショルドリーク電流Ｉｓｏｆｆを減少させることができる。但し、ジャンクションリーク電流Ｉｂｏｆｆは、ゲート電極１２のゲート長Ｌｇに依存しない。そのため、図３の曲線Ａ２（点線）で示される特性を有するトランジスタ１０に対し、そのゲート電極１２のゲート長Ｌｇを大きくした場合のボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係は、例えば図３の曲線Ｂ２（実線）に示すようなグラフとなる。この曲線Ｂ２の極小値である最小のオフ電流Ｉｏｆｆは、ゲート電極１２のゲート長Ｌｇを大きくしない場合（曲線Ａ２のオフ電流Ｉｏｆｆ）に比べて、低減されている。
【００２８】
このように、ゲート電極１２のゲート長Ｌｇを増大させることで、一定のオフ電流Ｉｏｆｆの低減効果が得られる。更に、最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂも、図３に示すように、Ｖｂｂ１からＶｂｂ２へ減少する。
【００２９】
しかし、ゲート電極１２のゲート長Ｌｇを大きくすることには限界があり、ゲート長Ｌｇの大きいゲート電極１２を設けることで、半導体基板２上におけるトランジスタ１０の占有面積が増大する。このようなトランジスタ１０の占有面積の増大は、半導体基板２上にトランジスタ１０と共に形成（混載）される他の電子素子を含めた回路の面積の増大、それによる半導体装置１の製造コストの増大及び負荷容量の増大による消費電力の増大をもたらす。
【００３０】
ジャンクションリーク電流Ｉｂｏｆｆを小さくするための一手法として、チャネル領域１６の両側に設けるＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの不純物濃度プロファイルを緩やかにする（グレーデッドにする）ことが提案されている。
【００３１】
しかし、上記のような低濃度のチャネル領域１６の下方にそれよりも高濃度の不純物領域１７を設けるトランジスタ１０では、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの不純物濃度プロファイルがジャンクションリーク電流Ｉｂｏｆｆに与える影響は大きくない。
【００３２】
また、閾値電圧Ｖｔｈよりも低い電圧（サブスレッショルド領域）で動作させるサブスレッショルド回路等では、電源電圧Ｖｄｄを例えば０．５Ｖにする等、電源電圧Ｖｄｄが非常に小さい。そのため、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの不純物濃度プロファイルをグレーデッドにすることによるジャンクションリーク電流Ｉｂｏｆｆの十分な低減効果は得られにくい。
【００３３】
そのうえ、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの不純物濃度プロファイルをグレーデッドにすると、ショートチャネル効果が顕著になってくる。そのため、それを抑えるのに必要な最小のゲート長Ｌｇが大きくなってしまい、トランジスタ１０の面積の増大、トランジスタ１０を含む回路の面積の増大を引き起こす可能性がある。
【００３４】
トランジスタ１０でのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の更に別の例を図４に示す。図４の横軸はボディバイアスＶｂｂを示し、図４の縦軸はオフ電流Ｉｏｆｆを示している。
【００３５】
低電圧動作を視野に入れたトランジスタ１０のジャンクションリーク電流Ｉｂｏｆｆを小さくするためには、不純物領域１７のドーズ量Ｄを減らすことが効果的である。
図４の曲線Ａ３（点線）で示される特性を有するトランジスタ１０に対し、その不純物領域１７のドーズ量Ｄを減らした場合は、図４の曲線Ｂ３（実線）に示すように、ジャンクションリーク電流Ｉｂｏｆｆが減少する。しかし、その一方、不純物領域１７のドーズ量Ｄが減ると、図４の曲線Ｂ３に示すように、サブスレッショルドリーク電流Ｉｓｏｆｆは増大する。不純物領域１７のドーズ量Ｄを減らした場合には、一定のオフ電流Ｉｏｆｆの低減効果は得られるものの、半導体装置１で要求される、十分に低いオフ電流Ｉｏｆｆが得られないこともある。
【００３６】
更に、図４の曲線Ａ３で示される特性のトランジスタ１０と、曲線Ｂ３で示される特性のトランジスタ１０とを、共通の半導体基板２上に混載する場合を想定する。例えば、曲線Ａ３で示される特性のトランジスタ１０をオフ電流Ｉｏｆｆの低い低リークトランジスタとし、曲線Ｂ３で示される特性のトランジスタ１０を更にオフ電流Ｉｏｆｆの低い超低リークトランジスタとして、共通の半導体基板２上に混載する場合である。
【００３７】
このような場合、曲線Ａ３で示される特性のトランジスタ１０について最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂは、図４に示すＶｂｂ３の値となる。曲線Ｂ３で示される特性のトランジスタ１０について最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂは、図４に示すＶｂｂ４の値となる。このように双方のトランジスタ１０群で最小のオフ電流Ｉｏｆｆが得られる最適なボディバイアスＶｂｂは、Ｖｂｂ３とＶｂｂ４といった異なる値となる。
【００３８】
そのため、双方のトランジスタ１０群にそれぞれ最適なボディバイアスＶｂｂを印加するために、異なるボディバイアスＶｂｂ３，Ｖｂｂ４を生成する２種類の回路（Ｖｂｂ生成回路）が必要になる。半導体基板２上に、最適なボディバイアスＶｂｂが異なる２種類のトランジスタ１０群と共に、各々に最適なボディバイアスＶｂｂ３，Ｖｂｂ４を印加する２種類のＶｂｂ生成回路も混載する場合、回路面積の増大、半導体装置の大型化を招く可能性がある。更に、２種類のＶｂｂ生成回路を設けることで、半導体装置の消費電力が増大する可能性がある。
【００３９】
尚、このような消費電力の増大を抑えるために、上記図３について述べたように、ゲート長Ｌｇを大きくすると、オフ電流Ｉｏｆｆ、及び最適なボディバイアスＶｂｂの低減が図られ得る。しかし、前述のように、ゲート長Ｌｇを大きくすることによる回路面積の増大を引き起こす可能性がある。
【００４０】
そこで、以上の点に鑑み、上記のような低濃度のチャネル領域１６の下方にそれよりも高濃度の不純物領域１７を設けるトランジスタ１０について、以下に第１の実施の形態として説明するような構成を採用し、そのオフ電流Ｉｏｆｆの低減等を図る。
【００４１】
図５は第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第１の例を示す図である。図５の横軸はボディバイアスＶｂｂを示し、図５の縦軸はオフ電流Ｉｏｆｆを示している。
【００４２】
第１の実施の形態では、上記図１に示したような構成を有するトランジスタ１０の、そのゲート絶縁膜１１の膜厚Ｔを厚くする。図５の曲線Ａ４（点線）で示される特性を有するトランジスタ１０に対し、そのゲート絶縁膜１１の膜厚Ｔを厚くした場合のボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係は、例えば図５の曲線Ｂ４（実線）に示すようなグラフとなる。曲線Ｂ４の極小値である最小のオフ電流Ｉｏｆｆは、ゲート絶縁膜１１の膜厚Ｔを厚くしない場合（曲線Ａ４のオフ電流Ｉｏｆｆ）に比べて、低減される。
【００４３】
低濃度のチャネル領域１６の下方にそれよりも高濃度の不純物領域１７を設けるトランジスタ１０では、ゲート絶縁膜１１の膜厚Ｔを厚くすると、閾値電圧Ｖｔｈが増大し、サブスレッショルドリーク電流Ｉｓｏｆｆが減少する。更に、トランジスタ１０では、ゲート絶縁膜１１の膜厚Ｔを厚くすると、元々比較的大きなＶｂｂ係数が増大し、ボディバイアスＶｂｂを印加した場合のサブスレッショルドリーク電流Ｉｓｏｆｆの減少効果は、膜厚Ｔを厚くしない場合に比べて大きなものとなる。一方、ジャンクションリーク電流Ｉｂｏｆｆは、ゲート絶縁膜１１の膜厚Ｔに依存しないか、或いは膜厚Ｔを厚くすることで若干減少する。結果として、ゲート絶縁膜１１の膜厚Ｔを厚くしたトランジスタ１０では、その最小のオフ電流Ｉｏｆｆが効果的に減少するようになる。
【００４４】
更に、ゲート絶縁膜１１の膜厚Ｔを厚くしたトランジスタ１０では、その最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂも、図５に示すように、Ｖｂｂ５からＶｂｂ６へ減少させることができ、Ｖｂｂ生成回路の消費電力の低減を図ることができる。
【００４５】
ところで、フラットチャネルトランジスタでは、ゲート絶縁膜の膜厚Ｔの増大に伴って閾値電圧Ｖｔｈのばらつき（Random Dopant Fluctuation；ＲＤＦ）が増大する。一方、トランジスタ１０でも、ゲート絶縁膜１１の膜厚Ｔの増大に伴って閾値電圧Ｖｔｈのばらつきが増大する傾向はあるものの、その増大傾向（増加率）は、フラットチャネルトランジスタに比べて極めて緩やかになる。
【００４６】
図６はゲート絶縁膜の膜厚Ｔと閾値電圧Ｖｔｈのばらつき評価値ＡＶＴとの関係の一例を示す図である。
図６の横軸はゲート絶縁膜の膜厚Ｔ［ｎｍ］を示している。図６の縦軸は閾値電圧Ｖｔｈのばらつき評価値としてＰｅｌｇｒｏｍプロット（ゲート面積（チャネル長Ｌ×チャネル幅Ｗ）の平方根の逆数［μｍ-1］に対して閾値電圧Ｖｔｈの標準偏差σ（Ｖｔｈ）［ｍＶ］をプロットしたもの）の傾きＡＶＴ［ｍＶμｍ］を示している。
【００４７】
図６には、フラットチャネルトランジスタのゲート絶縁膜の膜厚Ｔと閾値電圧Ｖｔｈのばらつき評価値ＡＶＴとの関係の一例を点線Ａで示している。図６には、上記トランジスタ１０のゲート絶縁膜１１の膜厚Ｔと閾値電圧Ｖｔｈのばらつき評価値ＡＶＴとの関係の一例を実線Ｂで示している。
【００４８】
図６に点線Ａで示すように、フラットチャネルトランジスタでは、ゲート絶縁膜の膜厚Ｔの増大に伴って閾値電圧Ｖｔｈのばらつき評価値ＡＶＴが増大する。
閾値電圧Ｖｔｈにばらつきのあるトランジスタ群を同一電源電圧Ｖｄｄで確実に動作させるには、最も閾値電圧Ｖｔｈの高いトランジスタの動作スピードと、最も閾値電圧Ｖｔｈの低いトランジスタの動作スピードをバランスさせることが必要であるが、閾値電圧Ｖｔｈのばらつきが大きいと電源電圧Ｖｄｄを低くすることが難しい。消費電力は電源電圧の二乗に比例するから、消費電力を低減するには、電源電圧Ｖｄｄを低くすることを要し、電源電圧Ｖｄｄを低くするためには、閾値電圧Ｖｔｈのばらつきを抑えることが必要である。
【００４９】
ところが、フラットチャネルトランジスタでは、前述のように、ゲート絶縁膜の膜厚Ｔの増大に伴って閾値電圧Ｖｔｈのばらつきが大きくなる（図６の点線Ａ）。そのため、ゲート絶縁膜を厚くすると、閾値電圧Ｖｔｈのばらつきが増大し、最悪の場合には、安定に動作させるために電源電圧Ｖｄｄを増大せざるを得なくなり、それにより消費電力の増大を招き得る。フラットチャネルトランジスタで電源電圧Ｖｄｄの低減、消費電力の低減を実現するためには、ゲート絶縁膜を薄くしなければならず、ゲート絶縁膜を厚くすることでそれらを実現することは難しい。
【００５０】
一方、図６に実線Ｂで示すように、トランジスタ１０では、フラットチャネルトランジスタに比べて、ゲート絶縁膜１１の膜厚Ｔを厚くしても、閾値電圧Ｖｔｈのばらつき評価値ＡＶＴの増加率が小さく、閾値電圧Ｖｔｈのばらつきの増大が抑えられる。そのため、例えばトランジスタ１０群を同一電源電圧Ｖｄｄで動作させるような場合であっても、その電源電圧Ｖｄｄが高く設定されることを抑え、それらのトランジスタ１０群を含む半導体装置１の消費電力の増大を抑えることができる。
【００５１】
上記図５に示したように、トランジスタ１０では、ゲート絶縁膜１１の膜厚Ｔを厚くすることで、オフ電流Ｉｏｆｆを低減することができ、また、最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂの値を低減することもできる。そして、トランジスタ１０では、オフ電流Ｉｏｆｆの低減等が実現できるようにゲート絶縁膜１１の膜厚Ｔを厚くしても、図６に示したように、閾値電圧Ｖｔｈのばらつきの増大が抑えられるため、電源電圧Ｖｄｄの増大、消費電力の増大を抑えることができる。
【００５２】
フラットチャネルトランジスタでは、トランジスタ１０に比べて、ゲート絶縁膜の膜厚Ｔを厚くすると、閾値電圧Ｖｔｈのばらつきが大幅に増大してしまう。そのため、例えば１．０Ｖ以下といった低い電源電圧Ｖｄｄで動作させたり、低い電源電圧Ｖｄｄでの動作を可能にすることによって低消費電力化を図ったりすることが難しい。これに対し、トランジスタ１０では、膜厚Ｔを厚くするような場合でも、そのような１．０Ｖ以下といった低い電源電圧Ｖｄｄで動作させたり、低い電源電圧Ｖｄｄでの動作を可能にすることによって低消費電力化を図ったりすることができる。
【００５３】
トランジスタ１０のオフ電流Ｉｏｆｆを低減するためには、ゲート絶縁膜１１の膜厚Ｔを厚くすると共に、不純物領域１７のドーズ量Ｄを減らすようにしてもよい。
図７は第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第２の例を示す図である。図７の横軸はボディバイアスＶｂｂを示し、図７の縦軸はオフ電流Ｉｏｆｆを示している。
【００５４】
上記図５について述べたように、トランジスタ１０では、ゲート絶縁膜１１の膜厚Ｔを厚くすると、ジャンクションリーク電流Ｉｂｏｆｆは変化しないか或いは若干減少する一方、サブスレッショルドリーク電流Ｉｓｏｆｆが効果的に減少する（曲線Ａ４→曲線Ｂ４）。これにより、トランジスタ１０のオフ電流Ｉｏｆｆが減少する。
【００５５】
ここでは、このようにゲート絶縁膜１１の膜厚Ｔを厚くすることに加え、チャネル領域１６の下方に設ける不純物領域１７のドーズ量Ｄを減らす。不純物領域１７のドーズ量Ｄを減らした場合には、上記図４について述べたように、ジャンクションリーク電流Ｉｂｏｆｆが効果的に減少する一方、サブスレッショルドリーク電流Ｉｓｏｆｆは増大する（曲線Ａ３→曲線Ｂ３）。
【００５６】
図７の曲線Ａ５（点線）で示される特性を有するトランジスタ１０に対し、ゲート絶縁膜１１の膜厚Ｔを厚くする手法と、不純物領域１７のドーズ量Ｄを減らす手法とを組み合わせて採用した場合には、例えば、図７の曲線Ｂ５（実線）に示すようなグラフが得られる。ゲート絶縁膜１１の膜厚Ｔを厚くする手法と、不純物領域１７のドーズ量Ｄを減らす手法とを組み合わせて採用することで、サブスレッショルドリーク電流Ｉｓｏｆｆ及びジャンクションリーク電流Ｉｂｏｆｆをそれぞれ効果的に減少させる。
【００５７】
即ち、膜厚Ｔを厚くする手法単独よりは減少幅が小さくなるものの、膜厚Ｔを厚くすることによるサブスレッショルドリーク電流Ｉｓｏｆｆの効果的な減少作用によって、全体としてはトランジスタ１０のサブスレッショルドリーク電流Ｉｓｏｆｆが減少可能である。また、不純物領域１７のドーズ量Ｄを減らすことによるジャンクションリーク電流Ｉｂｏｆｆの効果的な減少作用によって、トランジスタ１０のジャンクションリーク電流Ｉｂｏｆｆが減少可能である。
【００５８】
このようにゲート絶縁膜１１の膜厚Ｔを厚くする手法と、不純物領域１７のドーズ量Ｄを減らす手法とを組み合わせて採用し、トランジスタ１０のオフ電流Ｉｏｆｆを減少させるようにしてもよい。
【００５９】
このように不純物領域１７のドーズ量Ｄを減らす手法を組み合わせた場合、最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂは、ゲート絶縁膜１１の膜厚Ｔを厚くする手法単独の場合（図５の曲線Ｂ４）と比べて変化し得る。これは、膜厚Ｔを厚くすることでサブスレッショルドリーク電流Ｉｓｏｆｆが減少することに加えて、不純物領域１７のドーズ量Ｄを減らすことでジャンクションリーク電流Ｉｂｏｆｆも減少するようになるためである。
【００６０】
ここで、図８は第１の実施の形態に係るトランジスタのボディバイアスＶｂｂとオフ電流Ｉｏｆｆとの関係の第３の例を示す図である。図８の横軸はボディバイアスＶｂｂを示し、図８の縦軸はオフ電流Ｉｏｆｆを示している。
【００６１】
今、図８の曲線Ａ６（点線）で示される特性のトランジスタ１０と、曲線Ｂ６（実線）で示される特性のトランジスタ１０とを、共通の半導体基板２上に混載する場合を想定する。例えば、曲線Ａ６で示される特性のトランジスタ１０をオフ電流Ｉｏｆｆの低い低リークトランジスタとし、曲線Ｂ６で示される特性のトランジスタ１０を更にオフ電流Ｉｏｆｆの低い超低リークトランジスタとして、共通の半導体基板２上に混載する場合である。
【００６２】
この場合は、例えば、図８の曲線Ｃ６（鎖線）で示される特性のトランジスタ１０に対し、ゲート絶縁膜１１の膜厚Ｔを厚くして曲線Ａ６で示される特性のトランジスタ１０を得て、これを低リークトランジスタとする。これにより、オフ電流Ｉｏｆｆが減少し、最小のオフ電流Ｉｏｆｆが得られる最適なボディバイアスＶｂｂの値がＶｂｂ７からＶｂｂ８に減少した低リークトランジスタが実現できる。
【００６３】
更に、図８の曲線Ａ６で示される特性のトランジスタ１０に対し、ゲート絶縁膜１１の膜厚Ｔを厚くすると共に不純物領域１７のドーズ量Ｄを減らして曲線Ｂ６で示される特性のトランジスタ１０を得て、これを超低リークトランジスタとする。その際、膜厚Ｔ及びドーズ量Ｄを適切に調整すれば、低リークトランジスタとするトランジスタ１０よりもオフ電流Ｉｏｆｆを減少させ、且つ、最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂの値をその低リークトランジスタと一致させることができる。即ち、膜厚Ｔ及びドーズ量Ｄを調整することで、図８の曲線Ａ６及び曲線Ｂ６でそれぞれ示される特性のトランジスタ１０同士（低リークトランジスタと超低リークトランジスタ）の最適なボディバイアスＶｂｂの値を一致させることができる（図８のＶｂｂ８）。
【００６４】
半導体基板２に混載するトランジスタ１０同士の最適なボディバイアスＶｂｂの値を一致させることで、半導体基板２に対して印加するボディバイアスＶｂｂを共通にすることができ、回路構成上、有利となる。例えば、それらのトランジスタ１０群に対してボディバイアスＶｂｂを印加するＶｂｂ生成回路を共通にすることができるため、別々にＶｂｂ生成回路を設ける場合に比べて、回路面積の縮小化、半導体装置１の小型化を図ることができる。また、ボディバイアスＶｂｂを印加するウェル領域を設ける場合でも、それらのトランジスタ１０群のウェル領域を共通化することができるため、別々にウェル領域を設ける場合に比べて、製造工程やレイアウトの複雑化を抑えることができる。
【００６５】
このような低リークトランジスタと超低リークトランジスタを混載した形態の半導体装置の一例を次の図９に示す。
図９は第１の実施の形態に係る半導体装置の構成例を示す図である。図９には、第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００６６】
図９に示す半導体装置１ａは、半導体基板２上に形成（混載）された低リークトランジスタ１０Ａ及び超低リークトランジスタ１０Ｂを有する。低リークトランジスタ１０Ａ及び超低リークトランジスタ１０Ｂがそれぞれ形成される素子領域１０Ａａ及び素子領域１０Ｂａは、素子分離領域３によって画定される。素子領域１０Ａａ及び素子領域１０Ｂａには、ｐ型又はｎ型の共通のウェル領域６が設けられる。
【００６７】
低リークトランジスタ１０Ａは、半導体基板２の上方に設けられたゲート絶縁膜１１Ａ、ゲート絶縁膜１１Ａの上方に設けられたゲート電極１２Ａ、ゲート電極１２Ａの側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜１３Ａを有する。ゲート絶縁膜１１Ａには、例えば酸化シリコンが用いられる。ゲート電極１２Ａには、例えばポリシリコンが用いられる。サイドウォール絶縁膜１３Ａには、例えば酸化シリコンが用いられる。
【００６８】
低リークトランジスタ１０Ａは更に、ゲート電極１２Ａの両側の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域１４Ａａ及び不純物領域１４Ａｂを有する。低リークトランジスタ１０Ａは、サイドウォール絶縁膜１３Ａの下方の半導体基板２内で、不純物領域１４Ａａ及び不純物領域１４Ａｂの内側に、ＬＤＤ領域１５Ａａ及びＬＤＤ領域１５Ａｂを有する。不純物領域１４Ａａ及び不純物領域１４Ａｂには、ｎ型又はｐ型の導電型の不純物（ウェル領域６とは異なる導電型の不純物）が、所定の濃度で含まれる。ＬＤＤ領域１５Ａａ及びＬＤＤ領域１５Ａｂには、不純物領域１４Ａａ及び不純物領域１４Ａｂと同じ導電型の不純物が、不純物領域１４Ａａ及び不純物領域１４Ａｂよりも低濃度で含まれる。
【００６９】
低リークトランジスタ１０Ａは、ゲート電極１２Ａの下方の、不純物領域１４Ａａと不純物領域１４Ａｂの間（或いはＬＤＤ領域１５ＡａとＬＤＤ領域１５Ａｂの間）の領域に設けられるチャネル領域１６Ａと、その下方に設けられた不純物領域１７Ａを更に有する。チャネル領域１６Ａは、例えば、不純物を意図的に添加していないノンドープの領域である。不純物領域１７Ａは、ｐ型又はｎ型の導電型の不純物（不純物領域１４Ａａ及び不純物領域１４Ａｂとは異なる導電型の不純物）が、チャネル領域１６Ａよりも高濃度で含まれる領域である。不純物領域１７Ａは、例えば、不純物領域１４Ａａ及び不純物領域１４Ａｂよりも浅い領域に位置する。
【００７０】
超低リークトランジスタ１０Ｂは、半導体基板２の上方に設けられたゲート絶縁膜１１Ｂ、ゲート絶縁膜１１Ｂの上方に設けられたゲート電極１２Ｂ、ゲート電極１２Ｂの側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜１３Ｂを有する。ゲート絶縁膜１１Ｂには、例えば酸化シリコンが用いられる。ゲート電極１２Ｂには、例えばポリシリコンが用いられる。サイドウォール絶縁膜１３Ｂには、例えば酸化シリコンが用いられる。
【００７１】
超低リークトランジスタ１０Ｂは更に、ゲート電極１２Ｂの両側の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域１４Ｂａ及び不純物領域１４Ｂｂを有する。超低リークトランジスタ１０Ｂは、サイドウォール絶縁膜１３Ｂの下方の半導体基板２内で、不純物領域１４Ｂａ及び不純物領域１４Ｂｂの内側に、ＬＤＤ領域１５Ｂａ及びＬＤＤ領域１５Ｂｂを有する。不純物領域１４Ｂａ及び不純物領域１４Ｂｂには、ｎ型又はｐ型の導電型の不純物（ウェル領域６とは異なる導電型の不純物）が、所定の濃度で含まれる。ＬＤＤ領域１５Ｂａ及びＬＤＤ領域１５Ｂｂには、不純物領域１４Ｂａ及び不純物領域１４Ｂｂと同じ導電型の不純物が、不純物領域１４Ｂａ及び不純物領域１４Ｂｂよりも低濃度で含まれる。
【００７２】
超低リークトランジスタ１０Ｂは、ゲート電極１２Ｂの下方の、不純物領域１４Ｂａと不純物領域１４Ｂｂの間（或いはＬＤＤ領域１５ＢａとＬＤＤ領域１５Ｂｂの間）の領域に設けられるチャネル領域１６Ｂと、その下方に設けられた不純物領域１７Ｂを更に有する。チャネル領域１６Ｂは、例えば、不純物を意図的に添加していないノンドープの領域である。不純物領域１７Ｂは、ｐ型又はｎ型の導電型の不純物（不純物領域１４Ｂａ及び不純物領域１４Ｂｂとは異なる導電型の不純物）が、チャネル領域１６Ｂよりも高濃度で含まれる領域である。不純物領域１７Ｂは、例えば、不純物領域１４Ｂａ及び不純物領域１４Ｂｂよりも浅い領域に位置する。
【００７３】
超低リークトランジスタ１０Ｂのゲート電極１２Ｂは、低リークトランジスタ１０Ａのゲート電極１２Ａよりもゲート長が大きくなるように形成される。このようにすることで、一定のオフ電流Ｉｏｆｆの低減効果が得られる（図３）。
【００７４】
また、超低リークトランジスタ１０Ｂのゲート絶縁膜１１Ｂは、低リークトランジスタ１０Ａのゲート絶縁膜１１Ａよりも厚くなるように形成される。更に、超低リークトランジスタ１０Ｂの不純物領域１７Ｂは、低リークトランジスタ１０Ａの不純物領域１７Ａよりも低濃度となるように形成される。低リークトランジスタ１０Ａは、上記図８の曲線Ａ６で示される特性のトランジスタに相当し、超低リークトランジスタ１０Ｂは、上記図８の曲線Ｂ６で示される特性のトランジスタに相当する。
【００７５】
上記のような構成を有する低リークトランジスタ１０Ａと超低リークトランジスタ１０Ｂとが、例えば１．０Ｖ以下といった同一の電源電圧Ｖｄｄ（動作電圧）に接続される。低リークトランジスタ１０Ａと超低リークトランジスタ１０Ｂとに共通のウェル領域６には、例えば単一のＶｂｂ生成回路２０が用いられ、同一のボディバイアスＶｂｂが印加される。低リークトランジスタ１０Ａが上記図８の曲線Ａ６で示される特性を有し、超低リークトランジスタ１０Ｂが上記図８の曲線Ｂ６で示される特性を有する場合、上記図８のＶｂｂ８に相当するボディバイアスＶｂｂが、ウェル領域６に印加される。図９では、ゲート電極１２Ａ，１２Ｂに印加される電圧をＶｇ、共通のウェル領域６に印加される電圧をＶｂｂ、不純物領域１４Ａａ，１４Ｂａに印加される電圧をＶｓ、不純物領域１４Ａｂ，１４Ｂｂに印加される電圧をＶｄとしている。
【００７６】
半導体装置１ａでは、上記のように、超低リークトランジスタ１０Ｂのゲート絶縁膜１１Ｂが、低リークトランジスタ１０Ａのゲート絶縁膜１１Ａよりも厚くされる。更に、超低リークトランジスタ１０Ｂの不純物領域１７Ｂが、低リークトランジスタ１０Ａの不純物領域１７Ａよりも低濃度とされる。これにより、低リークトランジスタ１０Ａのオフ電流Ｉｏｆｆが低く抑えられ、超低リークトランジスタ１０Ｂのオフ電流Ｉｏｆｆが一層低く抑えられて、且つ、それらの最小のオフ電流Ｉｏｆｆが得られるボディバイアスＶｂｂを共通にすることができる。半導体装置１ａによれば、１．０Ｖ以下といった低電圧での動作を実現することが可能になり、そのような低電圧動作の実現と、更にボディバイアスＶｂｂの共通化によって、消費電力を効果的に抑えることが可能になる。
【００７７】
尚、ここでは、上記図８の曲線Ａ６で示される特性の低リークトランジスタ１０Ａと、上記図８の曲線Ｂ６で示される特性の超低リークトランジスタ１０Ｂとの混載を例示した。混載するトランジスタの組み合わせは、一方に対して他方のゲート絶縁膜を厚くし、更にチャネル領域下方に設ける不純物領域を低濃度にして、互いのオフ電流Ｉｏｆｆを異ならせ、最適なボディバイアスＶｂｂを共通にしたものであれば、この例に限定されない。このようなトランジスタの組み合わせであれば、上記同様の効果が得られる。
【００７８】
また、レイアウト上（回路面積上）許容される場合には、半導体基板２上に混載する超低リークトランジスタ１０Ｂや低リークトランジスタ１０Ａ等のゲート長を大きくしてもよい。或いは、ゲート長を大きくしたものを超低リークトランジスタ１０Ｂや低リークトランジスタ１０Ａ等と共に半導体基板２上に混載してもよい。ゲート長を大きくすることで、オフ電流Ｉｏｆｆの減少を図る（図３）。
【００７９】
混載されるトランジスタには、ゲート絶縁膜の膜厚、チャネル領域下方に設ける不純物領域のドーズ量、ゲート長のうちのいずれかを変化させることで互いのオフ電流Ｉｏｆｆを異ならせ、最適なボディバイアスＶｂｂを共通にしたものが含まれていてよい。
【００８０】
次に、第２の実施の形態について説明する。
ここでは、上記第１の実施の形態で述べたような構成を有するトランジスタの適用例を、第２の実施の形態として説明する。
【００８１】
図１０〜図３１は第２の実施の形態に係る半導体装置の製造方法の一例を示す図である。図１０〜図３１には、第２の実施の形態に係る半導体装置の各製造工程の一例の要部断面を模式的に図示している。以下、各製造工程について説明する。
【００８２】
図１０は第２の実施の形態に係る半導体装置の第１製造工程の一例を示す図である。
この例では、半導体基板２上に、ｎチャネル型のトランジスタ（スタンダードトランジスタ）３０Ａ（図３１）、それよりもオフ電流Ｉｏｆｆの低いｎチャネル型の超低リークトランジスタ４０Ａ（図３１）、及びｎチャネル型のＩ／Ｏトランジスタ５０Ａ（図３１）を混載する。この例では更に、同じ半導体基板２上に、ｐチャネル型のスタンダードトランジスタ３０Ｂ（図３１）、それよりもオフ電流Ｉｏｆｆの低いｐチャネル型の超低リークトランジスタ４０Ｂ（図３１）、及びｐチャネル型のＩ／Ｏトランジスタ５０Ｂ（図３１）を混載する。
【００８３】
まず、半導体基板２を準備する。半導体基板２としては、例えば、ｐ型のシリコン基板を準備する。準備した半導体基板２上に、図１０に示すようなレジストパターン５ａを形成する。レジストパターン５ａは、Ｉ／Ｏトランジスタ５０Ａの素子領域５０Ａａ、Ｉ／Ｏトランジスタ５０Ｂの素子領域５０Ｂａ、超低リークトランジスタ４０Ｂの素子領域４０Ｂａ、及びスタンダードトランジスタ３０Ｂの素子領域３０Ｂａを覆う。レジストパターン５ａは、超低リークトランジスタ４０Ａの素子領域４０Ａａ、及びスタンダードトランジスタ３０Ａの素子領域３０Ａａを含む領域（ｎチャネル型トランジスタの素子領域）に開口部を有する。このようなレジストパターン５ａをマスクにして、ｎ型の不純物の注入を行い、素子領域４０Ａａ及び素子領域３０Ａａを含む領域の半導体基板２内に、ｎ型埋め込み層７を形成する。ｎ型埋め込み層７を形成する際の不純物注入は、例えば、リン（Ｐ）を加速エネルギーが７００ｋｅＶでドーズ量が１．５×１０13ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ａを除去する。
【００８４】
尚、この不純物注入前（レジストパターン５ａの形成前）には、半導体基板２上に、その保護膜として酸化シリコン等の酸化膜（図示せず）を形成してもよい。
図１１は第２の実施の形態に係る半導体装置の第２製造工程の一例を示す図である。
【００８５】
ｎ型埋め込み層７の形成後は、図１１に示すようなレジストパターン５ｂを形成する。レジストパターン５ｂは、素子領域５０Ａａ、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａを覆い、素子領域４０Ａａ及び素子領域３０Ａａに開口部を有する。このレジストパターン５ｂをマスクにして、ｐ型の不純物の注入を行い、素子領域４０Ａａ及び素子領域３０Ａａの半導体基板２内に、共通のｐ型ウェル領域６ａ、並びに、ｐ型不純物領域４７Ａ及びｐ型不純物領域３７Ａを形成する。ｐ型不純物領域４７Ａは、ｎチャネル型の超低リークトランジスタ４０Ａの、そのチャネル領域４６Ａ（図３１）の下方に設けられる比較的高濃度の領域である。ｐ型不純物領域３７Ａは、ｎチャネル型のスタンダードトランジスタ３０Ａの、そのチャネル領域３６Ａ（図３１）の下方に設けられる比較的高濃度の領域である。
【００８６】
ｐ型ウェル領域６ａ、ｐ型不純物領域４７Ａ及びｐ型不純物領域３７Ａを形成する際の不純物注入は、例えば、次のような条件で行われる。ホウ素（Ｂ）を１３５ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-3の条件で注入する。ゲルマニウム（Ｇｅ）を３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-3の条件で注入する。炭素（Ｃ）を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-3の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量６×１０12ｃｍ-3の条件で注入する。フッ化ホウ素（ＢＦ，ＢＦ２）を１０ｋｅＶの加速エネルギーでドーズ量１×１０12ｃｍ-3の条件で注入する。これらの各不純物をそれぞれ所定の条件で注入することにより、半導体基板２内に、ｐ型ウェル領域６ａ、ｐ型不純物領域４７Ａ及びｐ型不純物領域３７Ａが形成される。尚、ゲルマニウム及び炭素を注入することで、ｐ型不純物領域４７Ａ及びｐ型不純物領域３７Ａに含まれるｐ型不純物の、下方や上方の領域への拡散が抑えられる。不純物注入後、レジストパターン５ｂを除去する。
【００８７】
図１２は第２の実施の形態に係る半導体装置の第３製造工程の一例を示す図である。
ｐ型ウェル領域６ａ、ｐ型不純物領域４７Ａ及びｐ型不純物領域３７Ａの形成後は、図１２に示すようなレジストパターン５ｃを形成する。レジストパターン５ｃは、素子領域５０Ａａ、素子領域４０Ａａ、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａを覆い、素子領域３０Ａａに開口部を有する。このレジストパターン５ｃをマスクにして、ｐ型の不純物の追加注入を行い、素子領域３０Ａａのｐ型不純物領域３７Ａを更に高濃度化する。その際の不純物注入は、例えば、フッ化ホウ素を加速エネルギーが１０ｋｅＶでドーズ量が４×１０12ｃｍ-3の条件で注入することで行う。これにより、スタンダードトランジスタ３０Ａの素子領域３０Ａａには、超低リークトランジスタ４０Ａの素子領域４０Ａａのｐ型不純物領域４７Ａに比べて高濃度のｐ型不純物領域３７Ａが形成される。不純物注入後、レジストパターン５ｃを除去する。
【００８８】
図１３は第２の実施の形態に係る半導体装置の第４製造工程の一例を示す図である。
追加注入によるｐ型不純物領域３７Ａの形成後は、図１３に示すようなレジストパターン５ｄを形成する。レジストパターン５ｄは、素子領域５０Ｂａ、素子領域５０Ａａ、素子領域４０Ａａ及び素子領域３０Ａａを覆い、素子領域４０Ｂａ及び素子領域３０Ｂａに開口部を有する。このレジストパターン５ｄをマスクにして、ｎ型の不純物の注入を行い、素子領域４０Ｂａ及び素子領域３０Ｂａの半導体基板２内に、共通のｎ型ウェル領域６ｂ、並びに、ｎ型不純物領域４７Ｂ及びｎ型不純物領域３７Ｂを形成する。ｎ型不純物領域４７Ｂは、ｐチャネル型の超低リークトランジスタ４０Ｂの、そのチャネル領域４６Ｂ（図３１）の下方に設けられる比較的高濃度の領域である。ｎ型不純物領域３７Ｂは、ｐチャネル型のスタンダードトランジスタ３０Ｂの、そのチャネル領域３６Ｂ（図３１）の下方に設けられる比較的高濃度の領域である。
【００８９】
ｎ型ウェル領域６ｂ、ｎ型不純物領域４７Ｂ及びｎ型不純物領域３７Ｂを形成する際の不純物注入は、例えば、次のような条件で行われる。リンを３３０ｋｅＶの加速エネルギーでドーズ量３×１０13ｃｍ-3の条件で注入する。アンチモン（Ｓｂ）を１３０ｋｅＶの加速エネルギーでドーズ量６×１０12ｃｍ-3の条件で注入する。アンチモンを８０ｋｅＶの加速エネルギーでドーズ量１×１０13ｃｍ-3の条件で注入する。アンチモンを２０ｋｅＶの加速エネルギーでドーズ量３×１０12ｃｍ-3の条件で注入する。これらの各不純物をそれぞれ所定の条件で注入することにより、半導体基板２内に、ｎ型ウェル領域６ｂ、ｎ型不純物領域４７Ｂ及びｎ型不純物領域３７Ｂが形成される。不純物注入後、レジストパターン５ｄを除去する。
【００９０】
図１４は第２の実施の形態に係る半導体装置の第５製造工程の一例を示す図である。
ｎ型ウェル領域６ｂ、ｎ型不純物領域４７Ｂ及びｎ型不純物領域３７Ｂの形成後は、図１４に示すようなレジストパターン５ｅを形成する。レジストパターン５ｅは、素子領域５０Ｂａ、素子領域４０Ｂａ、素子領域５０Ａａ、素子領域４０Ａａ及び素子領域３０Ａａを覆い、素子領域３０Ｂａに開口部を有する。このレジストパターン５ｅをマスクにして、ｎ型の不純物の追加注入を行い、素子領域３０Ｂａのｎ型不純物領域３７Ｂを更に高濃度化する。その際の不純物注入は、例えば、アンチモンを加速エネルギーが２０ｋｅＶでドーズ量が３×１０12ｃｍ-3の条件で注入することで行う。これにより、スタンダードトランジスタ３０Ｂの素子領域３０Ｂａには、超低リークトランジスタ４０Ｂの素子領域４０Ｂａのｎ型不純物領域４７Ｂに比べて高濃度のｎ型不純物領域３７Ｂが形成される。不純物注入後、レジストパターン５ｅを除去する。
【００９１】
図１５は第２の実施の形態に係る半導体装置の第６製造工程の一例を示す図である。
追加注入によるｎ型不純物領域３７Ｂの形成後は、半導体基板２上に半導体材料をエピタキシャル成長させる。例えば、半導体基板２としてシリコン基板を用いる場合、その上に同種の半導体材料であるシリコンを、膜厚２５ｎｍで、エピタキシャル成長させる。このエピタキシャル成長により、図１５に示すように、素子領域４０Ａａのｐ型不純物領域４７Ａ上、素子領域３０Ａａのｐ型不純物領域３７Ａ上、素子領域４０Ｂａのｎ型不純物領域４７Ｂ上、及び素子領域３０Ｂａのｎ型不純物領域３７Ｂ上に、半導体層８（ノンドープ層）を形成する。この半導体層８に、超低リークトランジスタ４０Ａ，４０Ｂの各チャネル領域４６Ａ，４６Ｂが形成され、スタンダードトランジスタ３０Ａ，３０Ｂの各チャネル領域３６Ａ，３６Ｂが形成される。尚、エピタキシャル成長により、素子領域５０Ａａ及び素子領域５０Ｂａにも同様に半導体層８が形成される。ここでは、半導体層８を半導体基板２と一体のもの（半導体基板２の一部）として説明する。
【００９２】
尚、半導体基板２上に酸化膜等で保護膜が形成されている場合には、その除去後に、半導体層８の形成を行う。
半導体層８の形成後、図１５に示すように、素子領域５０Ａａ、素子領域４０Ａａ、素子領域３０Ａａ、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａを画定する素子分離領域３を形成する。
【００９３】
図１６は第２の実施の形態に係る半導体装置の第７製造工程の一例を示す図である。
素子分離領域３の形成後は、図１６に示すように、素子領域５０Ａａを開口したレジストパターン５ｆを形成し、これをマスクにしてｐ型の不純物の注入を行い、素子領域５０Ａａの半導体基板２内に、ｐ型ウェル領域６ｃを形成する。ｐ型ウェル領域６ｃを形成する際の不純物注入は、例えば、ホウ素を加速エネルギーが１５０ｋｅＶでドーズ量が３×１０13ｃｍ-3の条件で注入し、フッ化ホウ素を加速エネルギーが１５ｋｅＶでドーズ量が３×１０12ｃｍ-3の条件で注入することで行う。このｐ型ウェル領域６ｃ内に、Ｉ／Ｏトランジスタ５０Ａのチャネル領域５６Ａが形成される。不純物注入後、レジストパターン５ｆを除去する。
【００９４】
尚、この不純物注入前（レジストパターン５ｆの形成前）には、半導体層８上に、その保護膜として酸化シリコン等の酸化膜（図示せず）を形成してもよい。
図１７は第２の実施の形態に係る半導体装置の第８製造工程の一例を示す図である。
【００９５】
ｐ型ウェル領域６ｃの形成後は、図１７に示すように、素子領域５０Ｂａを開口したレジストパターン５ｈを形成し、これをマスクにしてｎ型の不純物の注入を行い、素子領域５０Ｂａの半導体基板２内に、ｎ型ウェル領域６ｄを形成する。ｎ型ウェル領域６ｄを形成する際の不純物注入は、例えば、リンを加速エネルギーが３６０ｋｅＶでドーズ量が３×１０13ｃｍ-3の条件で注入し、ヒ素を加速エネルギーが１００ｋｅＶでドーズ量が１×１０12ｃｍ-3の条件で注入することで行う。このｎ型ウェル領域６ｄ内に、Ｉ／Ｏトランジスタ５０Ｂのチャネル領域５６Ｂが形成される。不純物注入後、レジストパターン５ｈを除去する。
【００９６】
図１８は第２の実施の形態に係る半導体装置の第９製造工程の一例を示す図である。
ｎ型ウェル領域６ｄの形成後は、図１８に示すように、素子領域５０Ａａ、素子領域４０Ａａ、素子領域３０Ａａ、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａの表面に、酸化膜９を形成する。例えば、熱酸化法を用いて、膜厚５ｎｍの酸化膜９を形成する。
【００９７】
尚、半導体層８上に酸化膜等で保護膜を形成している場合には、その除去後に、酸化膜９の形成を行う。
図１９は第２の実施の形態に係る半導体装置の第１０製造工程の一例を示す図、図２０は第２の実施の形態に係る半導体装置の第１１製造工程の一例を示す図である。
【００９８】
酸化膜９の形成後は、図１９に示すように、素子領域４０Ａａ、素子領域３０Ａａ、素子領域４０Ｂａ及び素子領域３０Ｂａを開口したレジストパターン５ｉを形成し、これをマスクにしてエッチングを行い、一部の酸化膜９を除去する。そして、レジストパターン５ｉを除去した後、例えば熱酸化法を用いて、再酸化する。この再酸化により、図２０に示すように、素子領域４０Ａａ、素子領域３０Ａａ、素子領域４０Ｂａ及び素子領域３０Ｂａに、例えば膜厚４ｎｍの酸化膜９を形成する。この再酸化により、素子領域５０Ａａ及び素子領域５０Ｂａには、厚膜化された酸化膜９が形成される。
【００９９】
図２１は第２の実施の形態に係る半導体装置の第１２製造工程の一例を示す図、図２２は第２の実施の形態に係る半導体装置の第１３製造工程の一例を示す図である。
次いで図２１に示すように、素子領域３０Ａａ及び素子領域３０Ｂａを開口したレジストパターン５ｊを形成し、これをマスクにしてエッチングを行い、一部の酸化膜９を除去する。そして、レジストパターン５ｊを除去した後、例えば熱酸化法を用いて、再酸化する。この再酸化により、図２２に示すように、素子領域３０Ａａ及び素子領域３０Ｂａに、例えば膜厚１．８ｎｍの酸化膜９を形成する。この再酸化により、素子領域４０Ａａ及び素子領域４０Ｂａには、厚膜化された酸化膜９が形成され、素子領域５０Ａａ及び素子領域５０Ｂａには、更に厚膜化された酸化膜９が形成される。
【０１００】
これにより、Ｉ／Ｏトランジスタ５０Ａ，５０Ｂの各ゲート絶縁膜５１Ａ，５１Ｂが形成され、超低リークトランジスタ４０Ａ，４０Ｂの各ゲート絶縁膜４１Ａ，４１Ｂが形成され、スタンダードトランジスタ３０Ａ，３０Ｂの各ゲート絶縁膜３１Ａ，３１Ｂが形成される。ゲート絶縁膜５１Ａ，５１Ｂの膜厚が最も厚く、ゲート絶縁膜３１Ａ，３１Ｂの膜厚が最も薄く、ゲート絶縁膜４１Ａ，４１Ｂはそれらの中間の膜厚となる。超低リークトランジスタ４０Ａの素子領域４０Ａａのゲート絶縁膜４１Ａは、スタンダードトランジスタ３０Ａの素子領域３０Ａａのゲート絶縁膜３１Ａよりも厚く形成される。超低リークトランジスタ４０Ｂの素子領域４０Ｂａのゲート絶縁膜４１Ｂは、スタンダードトランジスタ３０Ｂの素子領域３０Ｂａのゲート絶縁膜３１Ｂよりも厚く形成される。
【０１０１】
図２３は第２の実施の形態に係る半導体装置の第１４製造工程の一例を示す図である。
ゲート絶縁膜５１Ａ，５１Ｂ、ゲート絶縁膜４１Ａ，４１Ｂ、ゲート絶縁膜３１Ａ，３１Ｂの形成後は、図２３に示すように、ゲート電極材料であるポリシリコンを所定の膜厚（例えば１００ｎｍ）で形成し、そのパターニングを行う。これにより、素子領域５０Ａａのゲート絶縁膜５１Ａ上に、Ｉ／Ｏトランジスタ５０Ａのゲート電極５２Ａを形成する。素子領域４０Ａａのゲート絶縁膜４１Ａ上に、超低リークトランジスタ４０Ａのゲート電極４２Ａを形成する。素子領域３０Ａａのゲート絶縁膜３１Ａ上に、スタンダードトランジスタ３０Ａのゲート電極３２Ａを形成する。素子領域５０Ｂａのゲート絶縁膜５１Ｂ上に、Ｉ／Ｏトランジスタ５０Ｂのゲート電極５２Ｂを形成する。素子領域４０Ｂａのゲート絶縁膜４１Ｂ上に、超低リークトランジスタ４０Ｂのゲート電極４２Ｂを形成する。素子領域３０Ｂａのゲート絶縁膜３１Ｂ上に、スタンダードトランジスタ３０Ｂのゲート電極３２Ｂを形成する。
【０１０２】
この例では、ゲート電極５２Ａ，５２Ｂのゲート長を最も大きくし、ゲート電極３２Ａ，３２Ｂのゲート長を最も小さくし、ゲート電極４２Ａ，４２Ｂはそれらの中間のゲート長としている。超低リークトランジスタ４０Ａのゲート電極４２Ａのゲート長を、スタンダードトランジスタ３０Ａのゲート電極３２Ａのゲート長よりも大きくしている。超低リークトランジスタ４０Ｂのゲート電極４２Ｂのゲート長を、スタンダードトランジスタ３０Ｂのゲート電極３２Ｂのゲート長よりも大きくしている。
【０１０３】
図２４は第２の実施の形態に係る半導体装置の第１５製造工程の一例を示す図、図２５は第２の実施の形態に係る半導体装置の第１６製造工程の一例を示す図である。
ゲート電極５２Ａ，５２Ｂ、ゲート電極４２Ａ，４２Ｂ、ゲート電極３２Ａ，３２Ｂの形成後は、図２４に示すように、素子領域５０Ａａを開口したレジストパターン５ｋを形成し、これをマスクにしてｎ型の不純物を注入する。この不純物注入により、素子領域５０Ａａの、ゲート電極５２Ａの両側の半導体基板２内に、ｎ型ＬＤＤ領域５５Ａａ及びｎ型ＬＤＤ領域５５Ａｂを形成する。ｎ型ＬＤＤ領域５５Ａａ及びｎ型ＬＤＤ領域５５Ａｂを形成する際の不純物注入は、例えば、リンを加速エネルギーが３５ｋｅＶでドーズ量が３×１０13ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ｋを除去する。
【０１０４】
次いで、図２５に示すように、素子領域５０Ｂａを開口したレジストパターン５ｍを形成し、これをマスクにしてｐ型の不純物を注入する。この不純物注入により、素子領域５０Ｂａの、ゲート電極５２Ｂの両側の半導体基板２内に、ｐ型ＬＤＤ領域５５Ｂａ及びｐ型ＬＤＤ領域５５Ｂｂを形成する。ｐ型ＬＤＤ領域５５Ｂａ及びｐ型ＬＤＤ領域５５Ｂｂを形成する際の不純物注入は、例えば、ホウ素を加速エネルギーが２ｋｅＶでドーズ量が３×１０13ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ｍを除去する。
【０１０５】
図２６は第２の実施の形態に係る半導体装置の第１７製造工程の一例を示す図、図２７は第２の実施の形態に係る半導体装置の第１８製造工程の一例を示す図である。
図２６に示すように、素子領域４０Ａａを開口したレジストパターン５ｎを形成し、これをマスクにしてｎ型の不純物を注入する。この不純物注入により、素子領域４０Ａａの、ゲート電極４２Ａの両側の半導体基板２内に、ｎ型ＬＤＤ領域４５Ａａ及びｎ型ＬＤＤ領域４５Ａｂを形成する。ｎ型ＬＤＤ領域４５Ａａ及びｎ型ＬＤＤ領域４５Ａｂを形成する際の不純物注入は、例えば、ヒ素を加速エネルギーが１．５ｋｅＶでドーズ量が２×１０14ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ｎを除去する。
【０１０６】
次いで、図２７に示すように、素子領域４０Ｂａを開口したレジストパターン５ｐを形成し、これをマスクにしてｐ型の不純物を注入する。この不純物注入により、素子領域４０Ｂａの、ゲート電極４２Ｂの両側の半導体基板２内に、ｐ型ＬＤＤ領域４５Ｂａ及びｐ型ＬＤＤ領域４５Ｂｂを形成する。ｐ型ＬＤＤ領域４５Ｂａ及びｐ型ＬＤＤ領域４５Ｂｂを形成する際の不純物注入は、例えば、ホウ素を加速エネルギーが０．５ｋｅＶでドーズ量が１×１０14ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ｐを除去する。
【０１０７】
図２８は第２の実施の形態に係る半導体装置の第１９製造工程の一例を示す図、図２９は第２の実施の形態に係る半導体装置の第２０製造工程の一例を示す図である。
図２８に示すように、素子領域３０Ａａを開口したレジストパターン５ｑを形成し、これをマスクにしてｎ型の不純物を注入する。この不純物注入により、素子領域３０Ａａの、ゲート電極３２Ａの両側の半導体基板２内に、ｎ型ＬＤＤ領域３５Ａａ及びｎ型ＬＤＤ領域３５Ａｂを形成する。ｎ型ＬＤＤ領域３５Ａａ及びｎ型ＬＤＤ領域３５Ａｂを形成する際の不純物注入は、例えば、ヒ素を加速エネルギーが１．５ｋｅＶでドーズ量が１×１０15ｃｍ-3の条件で注入することで行う。不純物注入後、レジストパターン５ｑを除去する。
【０１０８】
次いで、図２９に示すように、素子領域３０Ｂａを開口したレジストパターン５ｒを形成し、これをマスクにしてｐ型の不純物を注入する。この不純物注入により、素子領域３０Ｂａの、ゲート電極３２Ｂの両側の半導体基板２内に、ｐ型ＬＤＤ領域３５Ｂａ及びｐ型ＬＤＤ領域３５Ｂｂを形成する。ｐ型ＬＤＤ領域３５Ｂａ及びｐ型ＬＤＤ領域３５Ｂｂを形成する際の不純物注入は、例えば、次のような条件で行う。ゲルマニウムを加速エネルギーが２ｋｅＶでドーズ量が１×１０15ｃｍ-3の条件で注入する。フッ素（Ｆ）を加速エネルギーが２ｋｅＶでドーズ量が３×１０14ｃｍ-3の条件で注入する。ホウ素を加速エネルギーが０．５ｋｅＶでドーズ量が４×１０14ｃｍ-3の条件で注入する。不純物注入後、レジストパターン５ｒを除去する。
【０１０９】
図３０は第２の実施の形態に係る半導体装置の第２１製造工程の一例を示す図である。
以上の工程の後、半導体基板２上に絶縁膜を形成する。絶縁膜として、例えば、酸化シリコンを膜厚７０ｎｍで形成する。そして、形成した絶縁膜をエッチバックする。これにより、素子領域５０Ａａのゲート電極５２Ａの側壁にサイドウォール絶縁膜５３Ａを形成し、素子領域４０Ａａのゲート電極４２Ａの側壁にサイドウォール絶縁膜４３Ａを形成し、素子領域３０Ａａのゲート電極３２Ａの側壁にサイドウォール絶縁膜３３Ａを形成する。素子領域５０Ｂａのゲート電極５２Ｂの側壁にサイドウォール絶縁膜５３Ｂを形成し、素子領域４０Ｂａのゲート電極４２Ｂの側壁にサイドウォール絶縁膜４３Ｂを形成し、素子領域３０Ｂａのゲート電極３２Ｂの側壁にサイドウォール絶縁膜３３Ｂを形成する。
【０１１０】
図３１は第２の実施の形態に係る半導体装置の第２２製造工程の一例（第２の実施の形態に係る半導体装置の構成例）を示す図である。
サイドウォール絶縁膜５３Ａ，５３Ｂ、サイドウォール絶縁膜４３Ａ，４３Ｂ、サイドウォール絶縁膜３３Ａ，３３Ｂの形成後、これらをマスク（その一部）に用いた不純物注入を行う。これにより、図３１に示すようなｎ型不純物領域５４Ａａ及びｎ型不純物領域５４Ａｂ、ｎ型不純物領域４４Ａａ及びｎ型不純物領域４４Ａｂ、ｎ型不純物領域３４Ａａ及びｎ型不純物領域３４Ａｂを形成する。また、図３１に示すようなｐ型不純物領域５４Ｂａ及びｐ型不純物領域５４Ｂｂ、ｐ型不純物領域４４Ｂａ及びｐ型不純物領域４４Ｂｂ、ｐ型不純物領域３４Ｂａ及びｐ型不純物領域３４Ｂｂを形成する。
【０１１１】
例えば、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａを覆い、素子領域５０Ａａ、素子領域４０Ａａ及び素子領域３０Ａａを開口したレジストパターンを形成して、ｎ型の不純物を注入する。これにより、ｎ型不純物領域５４Ａａ及びｎ型不純物領域５４Ａｂ、ｎ型不純物領域４４Ａａ及びｎ型不純物領域４４Ａｂ、ｎ型不純物領域３４Ａａ及びｎ型不純物領域３４Ａｂを一括で形成する。
【０１１２】
また、素子領域５０Ａａ、素子領域４０Ａａ及び素子領域３０Ａａを覆い、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａを開口したレジストパターンを形成して、ｐ型の不純物を注入する。これにより、ｐ型不純物領域５４Ｂａ及びｐ型不純物領域５４Ｂｂ、ｐ型不純物領域４４Ｂａ及びｐ型不純物領域４４Ｂｂ、ｐ型不純物領域３４Ｂａ及びｐ型不純物領域３４Ｂｂを一括で形成する。
【０１１３】
これらの不純物領域は、Ｉ／Ｏトランジスタ５０Ａ，５０Ｂ、超低リークトランジスタ４０Ａ，４０Ｂ、スタンダードトランジスタ３０Ａ，３０Ｂのソース領域又はドレイン領域として機能する。
【０１１４】
これらの不純物領域の不純物種、不純物濃度、不純物濃度プロファイルは個別に設定してもよく、その場合は、例えば次のような手法を用いることができる。
即ち、素子領域５０Ａａを開口したレジストパターンを形成してｎ型の不純物を注入することで、素子領域５０Ａａにｎ型不純物領域５４Ａａ及びｎ型不純物領域５４Ａｂを形成する。また、素子領域５０Ｂａを開口したレジストパターンを形成してｐ型の不純物を注入することで、素子領域５０Ｂａにｐ型不純物領域５４Ｂａ及びｐ型不純物領域５４Ｂｂを形成する。
【０１１５】
同様に、素子領域４０Ａａを開口したレジストパターンを形成してｎ型の不純物を注入することで、素子領域４０Ａａにｎ型不純物領域４４Ａａ及びｎ型不純物領域４４Ａｂを形成する。また、素子領域４０Ｂａを開口したレジストパターンを形成してｐ型の不純物を注入することで、素子領域４０Ｂａにｐ型不純物領域４４Ｂａ及びｐ型不純物領域４４Ｂｂを形成する。
【０１１６】
同様に、素子領域３０Ａａを開口したレジストパターンを形成してｎ型の不純物を注入することで、素子領域３０Ａａにｎ型不純物領域３４Ａａ及びｎ型不純物領域３４Ａｂを形成する。また、素子領域３０Ｂａを開口したレジストパターンを形成してｐ型の不純物を注入することで、素子領域３０Ｂａにｐ型不純物領域３４Ｂａ及びｐ型不純物領域３４Ｂｂを形成する。
【０１１７】
以上の工程により、図３１に示すような、共通の半導体基板２上に、Ｉ／Ｏトランジスタ５０Ａ，５０Ｂ、超低リークトランジスタ４０Ａ，４０Ｂ、スタンダードトランジスタ３０Ａ，３０Ｂが混載された半導体装置１ｂを得る。例えば、動作電圧が３．３ＶのＩ／Ｏトランジスタ５０Ａ，５０Ｂ、動作電圧が０．５Ｖ〜０．９Ｖの超低リークトランジスタ４０Ａ，４０Ｂ、動作電圧が０．５Ｖ〜１．２Ｖのスタンダードトランジスタ３０Ａ，３０Ｂが混載された半導体装置１ｂを得る。以後は、シリサイドの形成、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１１８】
半導体装置１ｂは、ｎチャネル型の超低リークトランジスタ４０Ａとスタンダードトランジスタ３０Ａを同一電源に接続し、ｐチャネル型の超低リークトランジスタ４０Ｂとスタンダードトランジスタ３０Ｂを同一電源に接続して、動作させることができる。例えば、１．０Ｖ以下といった低電圧の同一電源に接続し、動作させることができる。
【０１１９】
また、半導体装置１ｂでは、図３１に示すように、ｐ型ウェル領域６ａに電気的に接続されたｐ型タップ領域６１、ｎ型埋め込み層７に電気的に接続されたｎ型タップ領域６２、ｎ型ウェル領域６ｂに電気的に接続されたｎ型タップ領域６３がそれぞれ形成される。
【０１２０】
ｐ型タップ領域６１からｐ型ウェル領域６ａに対して所定の電圧が印加され、ｎ型タップ領域６２からｎ型埋め込み層７に対して所定の電圧が印加される。ｐ型ウェル領域６ａは、ｎチャネル型の超低リークトランジスタ４０Ａとスタンダードトランジスタ３０Ａに共通であり、超低リークトランジスタ４０Ａとスタンダードトランジスタ３０Ａには、共通のボディバイアスＶｂｂが印加される。
【０１２１】
また、ｎ型タップ領域６３からｎ型ウェル領域６ｂに対して所定の電圧が印加される。ｎ型ウェル領域６ｂは、ｐチャネル型の超低リークトランジスタ４０Ｂとスタンダードトランジスタ３０Ｂに共通であり、超低リークトランジスタ４０Ｂとスタンダードトランジスタ３０Ｂには、共通のボディバイアスＶｂｂが印加される。
【０１２２】
半導体装置１ｂでは、ｎチャネル型の超低リークトランジスタ４０Ａのゲート絶縁膜４１Ａが、ｎチャネル型のスタンダードトランジスタ３０Ａのゲート絶縁膜３１Ａよりも厚く形成されている。更に、ｎチャネル型の超低リークトランジスタ４０Ａのｐ型不純物領域４７Ａが、ｎチャネル型のスタンダードトランジスタ３０Ａのｐ型不純物領域３７Ａよりも低濃度で形成されている。これらにより、スタンダードトランジスタ３０Ａに比べて十分にオフ電流Ｉｏｆｆの低い超低リークトランジスタ４０Ａが実現されている。
【０１２３】
同様に、半導体装置１ｂでは、ｐチャネル型の超低リークトランジスタ４０Ｂのゲート絶縁膜４１Ｂが、ｐチャネル型のスタンダードトランジスタ３０Ｂのゲート絶縁膜３１Ｂよりも厚く形成されている。更に、ｐチャネル型の超低リークトランジスタ４０Ｂのｎ型不純物領域４７Ｂが、ｐチャネル型のスタンダードトランジスタ３０Ｂのｎ型不純物領域３７Ｂよりも低濃度で形成されている。これらにより、スタンダードトランジスタ３０Ｂに比べて十分にオフ電流Ｉｏｆｆの低い超低リークトランジスタ４０Ｂが実現されている。
【０１２４】
以上のような構成を採用することにより、オフ電流Ｉｏｆｆの低減、ボディバイアスＶｂｂの共通化、動作電圧１．０Ｖ以下といった低電圧動作が可能な、低消費電力の半導体装置１ｂを実現することができる。
【０１２５】
次に、第３の実施の形態について説明する。
図３２は第３の実施の形態に係る半導体装置の構成例を示す図である。図３２には、第３の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【０１２６】
図３２に示す半導体装置１ｃは、ｎチャネル型のＩ／Ｏトランジスタ５０Ａのゲート絶縁膜５１Ａの膜厚と、超低リークトランジスタ４０Ａのゲート絶縁膜４１Ａの膜厚とを、同一或いは実質的に同一にした構成を有する。同様に、半導体装置１ｃは、ｐチャネル型のＩ／Ｏトランジスタ５０Ｂのゲート絶縁膜５１Ｂの膜厚と、超低リークトランジスタ４０Ｂのゲート絶縁膜４１Ｂの膜厚とを、同一或いは実質的に同一にした構成を有する。半導体装置１ｃは、このような点で、上記第２の実施の形態に係る半導体装置１ｂと相違する。その他の構成は、上記第２の実施の形態に係る半導体装置１ｂと同様とすることができる。
【０１２７】
この半導体装置１ｃでも、スタンダードトランジスタ３０Ａに比べて十分にオフ電流Ｉｏｆｆの低い超低リークトランジスタ４０Ａが実現され、スタンダードトランジスタ３０Ｂに比べて十分にオフ電流Ｉｏｆｆの低い超低リークトランジスタ４０Ｂが実現される。動作電圧１．０Ｖ以下といった低電圧動作が可能な、低消費電力の半導体装置１ｃが実現される。
【０１２８】
半導体装置１ｃの製造は、例えば、次のようにして行うことができる。まず、上記第２の実施の形態で述べた図１０〜図１７の工程を実施する。続いて、図１８の工程の例に従い、素子領域５０Ａａ、素子領域４０Ａａ、素子領域３０Ａａ、素子領域５０Ｂａ、素子領域４０Ｂａ及び素子領域３０Ｂａの表面に、所定の膜厚で酸化膜９を形成する。その後、図２１の工程の例に従い、素子領域３０Ａａ及び素子領域３０Ｂａに形成された酸化膜９を選択的に除去したうえで、図２２の工程の例に従い、再酸化を行う。これにより、素子領域５０Ａａ及び素子領域４０Ａａには、膜厚が同等のゲート絶縁膜５１Ａ及びゲート絶縁膜４１Ａが形成され、素子領域５０Ｂａ及び素子領域４０Ｂａには、膜厚が同等のゲート絶縁膜５１Ｂ及びゲート絶縁膜４１Ｂが形成される。素子領域３０Ａａ及び素子領域３０Ｂａには、それらよりも薄い膜厚のゲート絶縁膜３１Ａ及びゲート絶縁膜３１Ｂが形成される。以後は、図２３〜図３１の例に従う工程を実施することで、図３２に示すような半導体装置１ｃを得ることができる。
【０１２９】
半導体装置１ｃのように、ゲート絶縁膜５１Ａとゲート絶縁膜４１Ａの膜厚を同等にし、ゲート絶縁膜５１Ｂとゲート絶縁膜４１Ｂの膜厚を同等にすることで、製造工数の削減を図ることができる。
【０１３０】
次に、第４の実施の形態について説明する。
図３３は第４の実施の形態に係る半導体装置の構成例を示す図である。図３３には、第４の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【０１３１】
図３３に示す半導体装置１ｄでは、ｎチャネル型の超低リークトランジスタ４０Ａよりもゲート長の大きいトランジスタ４０Ｃ、ｎチャネル型のスタンダードトランジスタ３０Ａよりもゲート長の大きいトランジスタ３０Ｃが、更に半導体基板２上に混載される。半導体装置１ｄは、このような点で、上記第２の実施の形態に係る半導体装置１ｂと相違する。その他の構成は、上記第２の実施の形態に係る半導体装置１ｂと同様とすることができる。
【０１３２】
トランジスタ４０Ｃは、ｎチャネル型の超低リークトランジスタ４０Ａのゲート電極４２Ａよりもゲート長が大きくなるように形成されたゲート電極４２Ｃを有する。図３３では、ゲート電極４２Ａのゲート長をＬｇ１とし、ゲート電極４２Ｃのゲート長をＬｇ２（＞Ｌｇ１）としている。その他の構成は、超低リークトランジスタ４０Ａと同じにすることができる。このように、よりゲート長の大きいゲート電極４２Ｃを設けることで、超低リークトランジスタ４０Ａよりも更にオフ電流Ｉｏｆｆを低減したトランジスタ４０Ｃ（最小リークトランジスタ）が実現される（図３等）。
【０１３３】
トランジスタ３０Ｃは、ｎチャネル型のスタンダードトランジスタ３０Ａのゲート電極３２Ａよりもゲート長が大きくなるように形成されたゲート電極３２Ｃを有する。図３３では、ゲート電極３２Ａのゲート長をＬｇ３とし、ゲート電極３２Ｃのゲート長をＬｇ４（＞Ｌｇ３）としている。その他の構成は、スタンダードトランジスタ３０Ａと同じにすることができる。このように、よりゲート長の大きいゲート電極３２Ｃを設けることで、スタンダードトランジスタ３０Ａよりもオフ電流Ｉｏｆｆを低減したトランジスタ３０Ｃ（低リークトランジスタ）が実現される（図３等）。
【０１３４】
トランジスタ４０Ｃは、超低リークトランジスタ４０Ａと同時に形成することができ、トランジスタ３０Ｃは、スタンダードトランジスタ３０Ａと同時に形成することができる。
【０１３５】
トランジスタ４０Ｃ及びトランジスタ３０Ｃは、超低リークトランジスタ４０Ａ及びスタンダードトランジスタ３０Ａと共に、同一電源（例えば１．０Ｖ以下の低電圧電源）に接続され、動作される。また、トランジスタ４０Ｃ及びトランジスタ３０Ｃのｐ型ウェル領域６ａには、超低リークトランジスタ４０Ａ及びスタンダードトランジスタ３０Ａのｐ型ウェル領域６ａと共に、共通のボディバイアスＶｂｂが印加される。
【０１３６】
尚、図３３には、半導体装置１ｃの構成に対してトランジスタ４０Ｃとトランジスタ３０Ｃの双方を更に半導体基板２上に混載する場合を例示したが、いずれか一方を混載する形態でもよい。
【０１３７】
また、上記第３の実施の形態で述べたように、ｎチャネル型のＩ／Ｏトランジスタ５０Ａのゲート絶縁膜５１Ａの膜厚と、超低リークトランジスタ４０Ａ及びそのゲート長を大きくしたトランジスタ４０Ｃのゲート絶縁膜４１Ａの膜厚とを、同等にしてもよい。
【０１３８】
また、図３３では、ｐチャネル型の各トランジスタの図示を省略した。同様に、ｐチャネル型の超低リークトランジスタ４０Ｂよりもゲート長の大きいトランジスタ、ｐチャネル型のスタンダードトランジスタ３０Ｂよりもゲート長の大きいトランジスタが、更に半導体基板２上に混載されてもよい。
【符号の説明】
【０１３９】
１，１ａ，１ｂ，１ｃ，１ｄ  半導体装置
２  半導体基板
３  素子分離領域
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｈ，５ｉ，５ｊ，５ｋ，５ｍ，５ｎ，５ｐ，５ｑ，５ｒ  レジストパターン
６  ウェル領域
６ａ，６ｃ  ｐ型ウェル領域
６ｂ，６ｄ  ｎ型ウェル領域
７  ｎ型埋め込み層
８  半導体層
９  酸化膜
１０，３０Ｃ，４０Ｃ  トランジスタ
１０Ａ  低リークトランジスタ
１０Ｂ，４０Ａ，４０Ｂ  超低リークトランジスタ
１０ａ，１０Ａａ，１０Ｂａ，３０Ａａ，３０Ｂａ，４０Ａａ，４０Ｂａ，５０Ａａ，５０Ｂａ  素子領域
１１，１１Ａ，１１Ｂ，３１Ａ，３１Ｂ，４１Ａ，４１Ｂ，５１Ａ，５１Ｂ  ゲート絶縁膜
１２，１２Ａ，１２Ｂ，３２Ａ，３２Ｂ，３２Ｃ，４２Ａ，４２Ｂ，４２Ｃ，５２Ａ，５２Ｂ  ゲート電極
１３，１３Ａ，１３Ｂ，３３Ａ，３３Ｂ，４３Ａ，４３Ｂ，５３Ａ，５３Ｂ  サイドウォール絶縁膜
１４ａ，１４ｂ，１４Ａａ，１４Ａｂ，１４Ｂａ，１４Ｂｂ，１７，１７Ａ，１７Ｂ  不純物領域
１５ａ，１５ｂ，１５Ａａ，１５Ａｂ，１５Ｂａ，１５Ｂｂ  ＬＤＤ領域
１６，１６Ａ，１６Ｂ，３６Ａ，３６Ｂ，４６Ａ，４６Ｂ，５６Ａ，５６Ｂ  チャネル領域
２０  Ｖｂｂ生成回路
３０Ａ，３０Ｂ  スタンダードトランジスタ
３４Ａａ，３４Ａｂ，３７Ｂ，４４Ａａ，４４Ａｂ，４７Ｂ，５４Ａａ，５４Ａｂ  ｎ型不純物領域
３４Ｂａ，３４Ｂｂ，３７Ａ，４４Ｂａ，４４Ｂｂ，４７Ａ，５４Ｂａ，５４Ｂｂ  ｐ型不純物領域
３５Ａａ，３５Ａｂ，４５Ａａ，４５Ａｂ，５５Ａａ，５５Ａｂ  ｎ型ＬＤＤ領域
３５Ｂａ，３５Ｂｂ，４５Ｂａ，４５Ｂｂ，５５Ｂａ，５５Ｂｂ  ｐ型ＬＤＤ領域
５０Ａ，５０Ｂ  Ｉ／Ｏトランジスタ
６１  ｐ型タップ領域
６２，６３  ｎ型タップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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