(57)【特許請求の範囲】
【請求項１】
電圧制御発振器（１０）に提供される少なくとも１つの作動信号（Ｖｂｂ）を較正するための回路装置（１００）であって、
少なくとも１つの較正発振器（５０）と、
前記較正発振器（５０）に関連する少なくとも１つの基準発振器（３０）と、
前記較正発振器（５０）及び前記基準発振器（３０）のクロックサイクル（Ｎ）の夫々の数をカウントするため、並びにこれら２つのクロックサイクル（Ｎ）の差からのクロックエラー（ＤＥ）を集積するために、前記較正発振器（５０）及び前記基準発振器（３０）の下流に配置された少なくとも１つのクロックカウンタ（７０）と、
前記クロックエラー（ＤＥ）をアナログ調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）に変換し、それから較正済み作動信号（Ｖｂｂ）を導出可能にするために、前記クロックカウンタ（７０）の下流に配置された少なくとも１つのデジタル／アナログ変換器（９０）とを備え、
前記電圧制御発振器（１０）は、
カソード接続部が第１のトランジスタ（２２）のソース接点即ちエミッタ接続部、及び第２のトランジスタ（２４）のドレイン接点即ちコレクタ接続部に接続された第１のバラクタ（１２）と、
カソード接続部が第３のトランジスタ（２６）のソース接点即ちエミッタ接続部、及び第４のトランジスタ（２８）のドレイン接点即ちコレクタ接続部に接続された第２のバラクタ（１４）と、からなる２つのバラクタ（１２，１４）を備え、
前記較正発振器（５０）は、
アノード接続部へ前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の第１の調整信号（Ｖｃｍ）及び前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の第２の調整信号（Ｖｃｍ−）が印加される第１のバラクタ（５２）と、
アノード接続部へ前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第１の調整信号（Ｖｃｍ）及び第３の調整信号（Ｖｃｍ＋）が印加される第２のバラクタ（５４）と、
アノード接続部へ前記第１の調整信号（Ｖｃｍ）と前記第２の調整信号（Ｖｃｍ−）が印加される第３のバラクタ（５６）と、
アノード接続部へ前記第１の調整信号（Ｖｃｍ）と前記第３の調整信号（Ｖｃｍ＋）が印加される第４のバラクタ（５８）とを備え、
前記第１のバラクタ（５２）のカソード接続部及び前記第２のバラクタ（５４）のカソード接続部が互いに接続されるとともに、第１のトランジスタ（６２）のソース接点即ちエミッタ接続部、及び第２のトランジスタ（６４）のドレイン接点即ちコレクタ接続部と接続され、
前記第３のバラクタ（５６）のカソード接続部及び前記第４のバラクタ（５８）のカソード接続部が互いに接続されるとともに、第３のトランジスタ（６６）のソース接点即ちエミッタ接続部、及び第４のトランジスタ（６８）のドレイン接点即ちコレクタ接続部と接続されることを特徴とする回路装置。
【請求項２】
前記第２のトランジスタ（２４）のソース接点即ちエミッタ接続部と前記第４のトランジスタ（２８）のソース接点即ちエミッタ接続部とが互いに接続されるとともに、少なくとも１つの電流源（２０）に接続されることを特徴とする請求項１に記載の回路装置。
【請求項３】
前記第１のトランジスタ（２２）のゲート接点即ち基準接続部と前記第３のトランジスタ（２６）のゲート接点即ち基準接続部とが互いに接続されるとともに、バイアス電圧（Ｖｂｉａｓ）がこれらに印加され、
前記第１のトランジスタ（２２）のドレイン接点即ちコレクタ接続部と前記第３のトランジスタ（２６）のドレイン接点即ちコレクタ接続部とは、前記電圧制御発振器（１０）の出力信号（Ｖｅ）を提供することを特徴とする請求項１又は２に記載の回路装置。
【請求項４】
前記較正済み作動信号（Ｖｂｂ）は、前記電圧制御発振器（１０）の前記第１のバラクタ（１２）のアノード接続部、及び前記電圧制御発振器（１０）の前記第２のバラクタ（１４）のアノード接続部へ印加されることを特徴とする請求項１乃至３のいずれか一項に記載の回路装置。
【請求項５】
前記基準発振器（３０）は、
アノード接続部へ基準電位（ＧＮＤ）、特に、アース電位又は接地電位又はゼロ電位が印加される第１のバラクタ（３２）と、
アノード接続部へ前記基準電位（ＧＮＤ）が印加される第２のバラクタ（３４）と、
アノード接続部へ前記基準電位（ＧＮＤ）が印加される第３のバラクタ（３６）と、
アノード接続部へ前記基準電位（ＧＮＤ）が印加される第４のバラクタ（３８）とを備え、
前記第１のバラクタ（３２）のカソード接続部と前記第２のバラクタ（３４）のカソード接続部とが互いに接続されるとともに、第１のトランジスタ（４２）のソース接点即ちエミッタ接続部、及び第２のトランジスタ（４４）のドレイン接点即ちコレクタ接続部に接続され、前記第３のバラクタ（３６）のカソード接続部及び前記第４のバラクタ（３８）のカソード接続部が互いに接続されるとともに、第３のトランジスタ（４６）のソース接点即ちエミッタ接続部、及び第４のトランジスタ（４８）のドレイン接点即ちコレクタ接続部に接続されることを特徴とする請求項１乃至４のいずれか一項に記載の回路装置。
【請求項６】
前記第２のトランジスタ（４４）のソース接点即ちエミッタ接続部と前記第４のトランジスタ（４８）のソース接点即ちエミッタ接続部とは、互いに接続されるとともに、少なくとも１つの電流源（４０）に接続されることを特徴とする請求項５に記載の回路装置。
【請求項７】
前記第１のトランジスタ（４２）のゲート接点即ち基準接続部及び前記第３のトランジスタ（４６）のゲート接点即ち基準接続部は、互いに接続され、且つバイアス電圧（Ｖｂｉａｓ）が前記第１のトランジスタ（４２）のゲート接点即ち基準接続部及び前記第３のトランジスタ（４６）のゲート接点即ち基準接続部に印加され、
前記第１のトランジスタ（４２）のドレイン接点即ちコレクタ接続部及び前記第３のトランジスタ（４６）のドレイン接点即ちコレクタ接続部は、前記基準発振器（３０）の出力信号（Ｖｒ）を提供することを特徴とする請求項５又は６に記載の回路装置。
【請求項８】
前記第２のトランジスタ（６４）のソース接点即ちエミッタ接続部と前記第４のトランジスタ（６８）のソース接点即ちエミッタ接続部とは、互いに接続されるとともに、少なくとも１つの電流源（６０）に接続されることを特徴とする請求項１乃至７のいずれか一項に記載の回路装置。
【請求項９】
前記第１のトランジスタ（６２）のゲート接点即ち基準接続部及び前記第３のトランジスタ（６６）のゲート接点即ち基準接続部は、互いに接続され、且つバイアス電圧（Ｖｂｉａｓ）が前記第１のトランジスタ（６２）のゲート接点即ち基準接続部及び前記第３のトランジスタ（６６）のゲート接点即ち基準接続部に印加され、
前記第１のトランジスタ（６２）のドレイン接点即ちコレクタ接続部及び前記第３のトランジスタ（６６）のドレイン接点即ちコレクタ接続部は、前記較正発振器（５０）の出力信号（Ｖｃ）を提供することを特徴とする請求項１乃至８のいずれか一項に記載の回路装置。
【請求項１０】
第１の較正済み作動信号（Ｖｂｂ）が前記第１の調整信号（Ｖｃｍ）に対応し、特に、前記第１の調整信号（Ｖｃｍ）を構成し、
第２の較正済み作動信号（Ｖｂｂ）が前記第２の調整信号（Ｖｃｍ−）に対応し、特に、前記第２の調整信号（Ｖｃｍ−）を構成し、
第３の較正済み作動信号（Ｖｂｂ）が前記第３の調整信号（Ｖｃｍ＋）に対応し、特に、前記第３の調整信号（Ｖｃｍ＋）を構成することを特徴とする請求項１乃至９のいずれか一項に記載の回路装置。
【請求項１１】
電圧制御発振器（１０）に提供される少なくとも１つの作動信号（Ｖｂｂ）を較正するための方法であって、
少なくとも１つの較正発振器（５０）及び前記較正発振器（５０）と関連する少なくとも１つの基準発振器（３０）のクロックサイクル（Ｎ）の各数が前記較正発振器（５０）及び前記基準発振器（３０）の下流に配置された少なくとも１つのクロックカウンタ（７０）によってカウントされ、これら２つのクロックサイクル（Ｎ）の数の差から生じるクロックエラー（ＤＥ）が集積され、
前記クロックエラー（ＤＥ）が前記クロックカウンタ（７０）の下流に配置された少なくとも１つのデジタル／アナログ変換器（９０）によってアナログ調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）に変換され、前記アナログ調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）から較正済み作動信号（Ｖｂｂ）が導出され、
前記電圧制御発振器（１０）は、
カソード接続部が第１のトランジスタ（２２）のソース接点即ちエミッタ接続部、及び第２のトランジスタ（２４）のドレイン接点即ちコレクタ接続部に接続された第１のバラクタ（１２）と、
カソード接続部が第３のトランジスタ（２６）のソース接点即ちエミッタ接続部、及び第４のトランジスタ（２８）のドレイン接点即ちコレクタ接続部に接続された第２のバラクタ（１４）と、からなる２つのバラクタ（１２，１４）を備えるものであり、
前記較正発振器（５０）は、
アノード接続部へ前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の第１の調整信号（Ｖｃｍ）及び前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の第２の調整信号（Ｖｃｍ−）が印加される第１のバラクタ（５２）と、
アノード接続部へ前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第１の調整信号（Ｖｃｍ）及び第３の調整信号（Ｖｃｍ＋）が印加される第２のバラクタ（５４）と、
アノード接続部へ前記第１の調整信号（Ｖｃｍ）と前記第２の調整信号（Ｖｃｍ−）が印加される第３のバラクタ（５６）と、
アノード接続部へ前記第１の調整信号（Ｖｃｍ）と前記第３の調整信号（Ｖｃｍ＋）が印加される第４のバラクタ（５８）とを備え、
前記第１のバラクタ（５２）のカソード接続部及び前記第２のバラクタ（５４）のカソード接続部が互いに接続されるとともに、前記第１のトランジスタ（６２）のソース接点即ちエミッタ接続部、及び前記第２のトランジスタ（６４）のドレイン接点即ちコレクタ接続部と接続され、
前記第３のバラクタ（５６）のカソード接続部及び前記第４のバラクタ（５８）のカソード接続部が互いに接続されるとともに、第３のトランジスタ（６６）のソース接点即ちエミッタ接続部、及び第４のトランジスタ（６８）のドレイン接点即ちコレクタ接続部と接続されるものであることを特徴とする方法。
【請求項１２】
第１の較正済み作動信号（Ｖｂｂ）が前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第１の調整信号（Ｖｃｍ）に対応し、特に、前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第１の調整信号（Ｖｃｍ）を構成し、
第２の較正済み作動信号（Ｖｂｂ）が前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第２の調整信号（Ｖｃｍ−）に対応し、特に、前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第２の調整信号（Ｖｃｍ−）を構成し、
第３の較正済み作動信号（Ｖｂｂ）が前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第３の調整信号（Ｖｃｍ＋）に対応し、特に、前記調整信号（Ｖｃｍ，Ｖｃｍ−，Ｖｃｍ＋）の前記第３の調整信号（Ｖｃｍ＋）を構成することを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック及び／又はデータ復元回路（ＣＤＲ）のための少なくとも１つの電圧制御発振器を作動する技術分野に関し、より具体的には、本発明は、請求項１のプリアンブルに係る回路装置及び請求項１３に係る方法に関する。
【背景技術】
【０００２】
クロック及び／又はデータ復元即ちＣＤＲ回路のためのこの種の回路は、特に、位相検出器のタイプで区別される。
【０００３】
線形位相検出器では、位相検出器の両入力での線形位相差は、検出器の出力で指示される。
【０００４】
二値位相検出器では、位相検出器の２つの入力間での位相差のプラス／マイナス記号は、位相検出器の出力で確認される（先端又は後端）。これは、例えば、２つのデジタル位相検出器出力信号である（先端に対する）“アップ（ｕｐ）”と（後端に対する）“ダウン（ｄｏｗｎ）”とによって、又は、３つの異なる出力レベル、例えば、先端に対して２００ミリボルト、ゼロに等しい位相差に対して４００ミリボルト及び後端に対して６００ミリボルトを取ることができる位相検出器出力信号によって指示され得る。出力電圧のレベルが位相検出器の入力で実際の位相差に関する情報を供給しないことが二値位相検出器の特徴であり、ゼロよりも小さい位相差、ゼロに等しい位相差、ゼロよりも大きい位相差、でのみ区別される。
【０００５】
二値位相検出器を有するＣＤＲ回路は、それらが使用される技術の制限速度に対して実施がより容易で且つ非常にロバストな挙動（更に望ましくは、所謂、電源電圧変動除去）を示すために、１ギガヘルツよりも大きな周波数範囲におけるデータ伝送のためにしばしば使用される。
【０００６】
更に、ＣＤＲ回路の実施では、要求されるＣＤＲ回路のループフィルタにおけるより小さなオンチップ静電容量を実施し、更にＣＤＲ回路の位相ノイズを改良するために、２つの調整入力を有する電圧制御発振器（ＶＣＯ）を使用するのが一般的である。
【０００７】
図１は、従来技術からの２つの調整入力Ｖｔｕｎｅ１とＶｔｕｎｅ２を有する電圧制御リング発振器ＲＯの第１の例を示す。この電圧制御発振器ＲＯの周波数は、２つの調整入力Ｖｔｕｎｅ１とＶｔｕｎｅ２を介して別々に設定することができる。周波数の変更は、４つの個別のバラクタダイオードＤ１、Ｄ２、Ｄ３、Ｄ４によって設定される。
【０００８】
図２は、従来技術からの２つの調整入力Ｖｔｕｎｅ１とＶｔｕｎｅ２を有する電圧制御リング発振器ＲＯ´の第２の例を示す。第１の調整入力Ｖｔｕｎｅ１は、通常、電圧制御発振器ＲＯ´の大まかな調節に使用され、そこでは、第１の電流源ＳＱ１´のアンペア数Ι１は、Ι１＝ＩＤ［ｉｒｅｃｔ］  Ｃ［ｕｒｒｅｎｔ］＋導電値＊Ｖｔｕｎｅ１となり、第２の電流源ＳＱ２´のアンペア数Ι２は、Ｉ２＝ＩＤ［ｉｒｅｃｔ］  Ｃ［ｕｒｒｅｎｔ］−導電値＊Ｖｔｕｎｅ１となる。
【０００９】
これら２つのデジタル信号ｕｐとｄｎｂは、電圧制御発振器ＲＯ´の微調節を実行するために使用される。ｕｐとｄｎｂは、二値位相検出器のデジタル出力信号であってもよい。
【００１０】
図３は、例えば、ｕｐでの又はｄｎｂでの電圧が１００ミリボルトから１ボルト（＝右軸）へ変化する場合の図２からの電圧制御発振器ＲＯ´の周波数調整範囲を示している。２つの調整信号ｕｐとｄｎｂは、通常、デジタル特質の信号であるので、発振器ＲＯ´は、３つの異なる出力周波数を備える。
ｕｐ＝０，ｄｎｂ＝１：出力周波数ｆ０
ｕｐ＝１，ｄｎｂ＝１：出力周波数ｆ０−ｄｆ
ｕｐ＝１，ｄｎｂ＝０：出力周波数ｆ０
ｕｐ＝０，ｄｎｂ＝０：出力周波数ｆ０＋ｄｆ
【００１１】
図１乃至図３の２つの例によって記述された従来の解決策の不利な点は、一方では、２つのデジタル信号ｕｐとｄｎｂの発生に起因する高エネルギー消費であり、他方では、４つのバラクタＤ１，Ｄ２，Ｄ３，Ｄ４（図１の第１の例を参照）／Ｄ１´、Ｄ２´、Ｄ３´、Ｄ４´（図２と図３の第２の例を参照）が必要なことに起因して低出力周波数が要求され、発振器ＲＯ／発振器ＲＯ´においてより多くの寄生容量が発生することである。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記で説明された不利な点及び不十分な点と、概説された従来技術とを考慮して、本発明の目的は、エネルギーの消費が可能な限り低く、且つ出力周波数が可能な限り高くなるように請求項１のプリアンブルに従う回路装置と請求項１３のプリアンブルに従う方法とを更に発展させることである。
【課題を解決するための手段】
【００１３】
この目的は、請求項１の特徴を有する回路装置及び請求項１３の特徴を有する方法によって達成される。本発明の有利な実施形態及び好都合な更なる展開は、夫々の従属請求項で特徴付けられる。
【００１４】
本発明に従って、少なくとも１つの二値位相発振器（所謂、バンバン位相検出器又は上昇／下降位相検出器）を含むクロック及びデータ復元（ＣＤＲ）用の少なくとも１つの回路のための少なくとも１つの電圧制御発振器（ＶＣＯ）は、４つではなく２つだけのバラクタダイオード又は調整ダイオード又は静電容量ダイオード又はバリキャップが必要とされ、周波数変化が２つの作動信号ではなく１つの作動信号のみで達成されるように作動される。
【００１５】
これは、現行品よりも低い寄生容量に起因して、同じ出力周波数を達成するために必要な電流が少なくなるために、低電力要請、即ち、低エネルギー消費を実現可能であることを意味する。他方、（現行品の４つのバラクタではなく）２つのバラクタしかないために、より少ない寄生容量が電圧制御発振器で発生されるため、より高い出力周波数を実現でき、電圧制御発振器のレイアウトがよりコンパクトに設計され得る。
【００１６】
最後に、本発明は、少なくとも１つの二値位相検出器（所謂、バンバン位相検出器又は上昇／下降位相検出器）を有する少なくとも１つのクロック及びデータ復元（ＣＤＲ）用の少なくとも１つの回路のための少なくとも１つの電圧制御発振器（ＶＣＯ）を作動するための上述のタイプに従う少なくとも１つの回路装置及び／又は方法の使用に関する。
【図面の簡単な説明】
【００１７】
上記で記述されたように、有利な方法で本発明の教示を具体化し且つ更に展開するための種々の可能性がある。このために、一方では、請求項１に従属している請求項及び請求項１３に従属している請求項が参照され、他方では、本発明の更なる実施形態、特徴及び利点が、とりわけ図４乃至図１０に描かれた例示の実施形態によってより詳細に以下で説明される。
同様若しくは類似の実施形態、要素又は特徴は、図１乃至図１０において同一の参照番号が与えられる。
【図１】従来技術の方法に従って動作する従来技術の電圧制御発振器の第１の例を概略図で示す。
【図２】従来技術の方法に従って動作する従来技術の電圧制御発振器の第２の例を概略図で示す。
【図３】図２の電圧制御発振器の典型的な周波数調整特性を作動電圧が右軸にプロットされている線図で示す。
【図４】図７の発明による回路装置の一部であって、本発明の方法に従って動作する電圧制御発振器の実施形態を概略図で示す。
【図５】図４の電圧制御発振器の典型的な周波数調整特性を作動電圧が右軸にプロットされている線図で示す。
【図６】図５の周波数調整特性からの動作パラメータ依存偏差を線図で示す。
【図７】本発明の方法に従って動作する本発明の回路装置の実施形態を概略図で示す。
【図８】図７の発明による回路装置の一部であって、本発明の方法に従って動作する較正発振器の実施形態を概略図で示す。
【図９】図７の発明による回路装置の一部であって、本発明の方法に従って動作する基準発振器の実施形態を概略図で示す。
【図１０】図７の回路装置の計算の視覚図を線図で示す。
【発明を実施するための形態】
【００１８】
図４は、電圧制御リング発振器１０の実施形態を示す。この電圧制御発振器１０の周波数は、２つの調整入力が必要とされる現行品（図１と図２を参照）とは対照的に、較正済み作動信号Ｖｂｂを介して調整され得る。ここで、周波数変化は、２つのバラクタダイオード又は調整ダイオード又は静電容量ダイオード又はバリキャップ１２、１４によって設定される。
【００１９】
図４は、電圧制御発振器１０の第１のバラクタ１２のアノード接続部及び電圧制御発振器１０の第２のバラクタ１４のアノード接続部は、それらに印加される較正済み作動信号Ｖｂｂを有することを明らかにしている。
【００２０】
第１のバラクタ１２のカソード接続部は、電圧制御発振器１０の第１のトランジスタ２２のソース接点即ちエミッタ接続部と接続されるとともに、電圧制御発振器１０の第２のトランジスタ２４のドレイン接点即ちコレクタ接続部と接続され、第２のバラクタ１４のカソード接続部は、電圧制御発振器１０の第３のトランジスタ２６のソース接点、即ちエミッタ接続部と接続されるとともに、電圧制御発振器１０の第４のトランジスタ２８のドレイン接点即ちコレクタ接続部と接続される。
【００２１】
第２のトランジスタ２４のソース接点即ちエミッタ接続部及び第４のトランジスタ２８のソース接点即ちエミッタ接続部は、互いに接続されるとともに、電流源２０と接続される。第１のトランジスタ２２のゲート接点即ち基準接続部及び第３のトランジスタ２６のゲート接点即ち基準接続部は、互いに接続されるとともに、それらに印加されるバイアス電圧Ｖｂｉａｓを有する。第１のトランジスタ２２のドレイン接点即ちコレクタ接続部及び第３のトランジスタ２６のドレイン接点即ちコレクタ接続部は、電圧制御発振器１０の出力信号Ｖｅを提供する。
【００２２】
図５は、作動電圧Ｖｂｂが１００ミリボルトから７００ミリボルトまでの範囲内で変化する場合の典型的な周波数調整特性を示す。発振器１０は、二値位相検出器の出力に従って発生される調整入力Ｖｂｂで３つの離散的電圧を受信し、それらを使用して、３つの離散的出力周波数を発生する。
調整電圧Ｖｂｂ＝２００ミリボルト‐‐＞出力周波数ｆ０−ｄｆ
調整電圧Ｖｂｂ＝４００ミリボルト‐‐＞出力周波数ｆ０
調整電圧Ｖｂｂ＝６００ミリボルト‐‐＞出力周波数ｆ０＋ｄｆ
【００２３】
周波数調整特性は、テクノロジー、供給電圧及び温度のような動作パラメータを介して変化する。この挙動は、図６に示され、図６は、出力周波数ｆ０を最適に調節するために４００ミリボルトの代わりに約４９５ミリボルトの作動電圧Ｖｂｂ、即ち、Ｖｄｄ＝４００ミリボルトの偏差が、例えば、１２０℃のチップ温度に対して約９５ミリボルトであることを示している。
【００２４】
全ての動作パラメータに対して正確な調整電圧Ｖｂｂを発生するために、本発明は、図７に示される実施形態として描かれているように較正発振器１００を備える。
【００２５】
図７の較正回路１００は、図４を参照して上記された主発振器１０のような本質的に同一の構造である２つの追加の発振器３０、５０を備える。しかしながら、これら２つの追加の発振器３０，５０は、実質的により低い周波数であるため、主発振器１０よりも実質的に低い電流消費のために動作され得る。それにも関わらず、これら２つの追加の発振器３０、５０は、主発振器１０と実質的に同じ調整特性を備える。
【００２６】
２つの追加の発振器３０、５０の内の一方は、図８に例として示される較正発振器５０である。この発振器５０は、期間Ｔｒｅｆの間、略４００ミリボルトの第１の調整電圧Ｖｃｍを、次に、略６００ミリボルトの第３の調整電圧Ｖｃｍ＋（＝Ｖｃｍ＋２００ミリボルト）を、その後、約２００ミリボルトの第２の調整電圧Ｖｃｍ−（＝Ｖｃｍ−２００ミリボルト）を受け取る。
【００２７】
較正発振器５０の第１のバラクタ５２のアノード接続部は、それに印加される第１の調整電圧Ｖｃｍと第２の調整電圧Ｖｃｍ−を有し、較正発振器５０の第２のバラクタ５４のアノード接続部は、それに印加される第１の調整電圧Ｖｃｍと第３の調整電圧Ｖｃｍ＋を有する。
【００２８】
第１のバラクタ５２のカソード接続部と第２のバラクタ５４のカソード接続部は、互いに接続されるとともに、較正発振器５０の第１のトランジスタ６２のソース接点即ちエミッタ接続部、及び較正発振器５０の第２のトランジスタ６４のドレイン接点即ちコレクタ接続部と接続される。
【００２９】
較正発振器５０の第３のバラクタ５６のアノード接続部は、それに印加される第１の調整電圧Ｖｃｍと第２の調整電圧Ｖｃｍ−を有し、且つ較正発振器５０の第４のバラクタ５８のアノード接続部は、それに印加される第１の調整電圧Ｖｃｍと第３の調整電圧Ｖｃｍ＋を有する。
【００３０】
第３のバラクタ５６のカソード接続部と第４のバラクタ５８のカソード接続部は、互いに接続されるとともに、較正発振器５０の第３のトランジスタ６６のソース接点即ちエミッタ接続部、及び較正発振器５０の第４のトランジスタ６８のドレイン接点即ちコレクタ接続部と接続される。
【００３１】
第２のバラクタ６４のソース接点即ちエミッタ接続部と第４のトランジスタ６８のソース接点即ちエミッタ接続部は、互いに接続されるとともに電流源６０と接続される。第１のトランジスタ６２のゲート接点即ち基準接続部と第３のトランジスタ６６のゲート接点即ち基準接続部は、互いに接続され、且つそれらに印加されるバイアス電圧Ｖｂｉａｓを有する。第１のトランジスタ６２のドレイン接点即ちコレクタ接続部と第３のトランジスタ６６のドレイン接点即ちコレクタ接続部は、較正発振器５０の出力信号Ｖｃを提供する。
【００３２】
２つの追加の発振器３０、５０の他方は、図９に例として示される基準発振器３０であり、それは、クロッキングに関して較正発振器５０と関連する。
【００３３】
基準発振器３０の第１のバラクタ３２のアノード接続部と基準発振器３０の第２のバラクタ３４のアノード接続部は、基準電位ＧＮＤ、即ち、それらに印加されるアース電位又は接地電位又はゼロ電位を有する。
【００３４】
第１のバラクタ３２のカソード接続部と第２のバラクタ３４のカソード接続部は、互いに接続されるとともに、基準発振器３０の第１のトランジスタ４２のソース接点即ちエミッタ接続部及び基準発振器３０の第２のトランジスタ４４のドレイン接点即ちコレクタ接続部と接続される。
【００３５】
基準発振器３０の第３のバラクタ３６のアノード接続部と基準発振器３０の第４のバラクタ３８のアノード接続部は、基準電位ＧＮＤ、即ち、それらに印加されるアース電位又は接地電位又はゼロ電位を有する。
【００３６】
第３のバラクタ３６のカソード接続部と第４のバラクタのカソード接続部は、互いに接続されるとともに、基準発振器３０の第３のトランジスタ４６のソース接点即ちエミッタ接続部及び基準発振器３０の第４のトランジスタ４８のドレイン接点即ちコレクタ接続部と接続される。
【００３７】
第２のトランジスタ４４のソース接点即ちエミッタ接続部と第４のトランジスタのソース接点即ちエミッタ接続部は、互いに接続されるとともに電流源４０に接続される。第１のトランジスタ４２のゲート接点即ち基準接続部と第３のトランジスタ４６のゲート接点即ち基準接続部は、互いに接続されるとともに、それらに印加されるバイアス電圧Ｖｂｉａｓを有する。第１のトランジスタ４２のドレイン接点即ちコレクタ接続部と第３のトランジスタ４６のドレイン接点即ちコレクタ接続部は、基準発振器３０の出力信号Ｖｒを提供する。
【００３８】
前述のバラクタダイオード、調整ダイオード、静電容量ダイオード、バリキャップ１２、１４、３２、３４、３６、３８、５２、５４、５６、及び５８は、電子半導体コンポーネントである。そのため、印加電圧を変更することによって、例えば、１０から１への静電容量における変動が得られ、それによって、電気的に制御可能な静電容量が得られる。
【００３９】
前述のトランジスタ２２、２４、２６、２８、４２、４４、４６、４８、６２、６４、６６、６８の一部又は前述のトランジスタ２２、２４、２６、２８、４２、４４、４６、４８、６２、６４、６６、６８の全ては、特に、電界効果トランジスタ（ＦＥＴ）として、例えば、金属酸化物半導体電界効果トランジスタ（ｎタイプ金属酸化物半導体電界効果トランジスタ（ｎタイプＭＯＳＦＥＴ）のようなＭＯＳＦＥＴ）として構成され得る。
【００４０】
較正発振器５０及び基準発振器３０の下流に配置されるクロックカウンタ７０（所謂、クロックサイクルエラーカウンタ）は、較正発振器５０の出力信号Ｖｃに及び基準発振器３０の出力信号Ｖｒに基づいて較正発振器５０／基準発振器３０のクロックサイクルの各数Ｎを比較して、その差を形成する。
【００４１】
これら２つのクロックサイクルＮの差からのクロックエラー（所謂、クロックサイクルエラー）は、クロックカウンタ７０に集積され、デジタルバス信号として、クロックカウンタ７０の下流に配置されたデジタル／アナログ変換器９０へ入力信号として提供される。デジタル／アナログ変換器９０は、クロックエラーＤＥを較正発振器５０における調整電圧Ｖｃｍ、Ｖｃｍ−、Ｖｃｍ＋を正確な値に設定するアナログ信号へ変換する。
【００４２】
図１０は、例として、較正回路１００の計算、特に、精度、標準偏差σ、クロックカウンタ７０の必要なカウンタ長、デジタル／アナログ変換器９０のビット幅等を描いている。
【００４３】
この装置では、
図１０の最上ラインは、両側矢印で示される時間Ｎ＊Ｔｒｅｆ±σｒｅｆ＊Ｎ０．５にわたる信号長を示し、
上から２番目のラインは、Ｎサイクルをカウントする基準発振器３０の機能を示し、
最後から２番目のラインは、周波数をシフトする較正発振器５０の機能を示し、
最後のラインは、クロックカウンタ７０内のデジタル積分器の機能を示す。
【００４４】
調整電圧Ｖｃｍ＋２００ミリボルト（＝約６００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠６００は、数式１で表され、これに対応して、調整電圧Ｖｃｍ（＝約４００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠４００は、数式２で表され、調整電圧Ｖｃｍ−２００ミリボルト（＝約２００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠２００は、数式３で表される。
【数１】
0006460980.tif 000002
【数２】
0006460980.tif 000003
【数３】
0006460980.tif 000004
【００４５】
基準発振器３０が較正発振器５０と同じタイプのものである場合、ジッター性能は同じであり、数式４が成立する。
【数４】
0006460980.tif 000005
【００４６】
この場合、調整電圧Ｖｃｍ＋２００ミリボルト（＝約６００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠６００、調整電圧Ｖｃｍ（＝約４００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠４００、および、調整電圧Ｖｃｍ−２００ミリボルト（＝約２００ミリボルト）中の結果としてのクロックサイクルの数Ｎｃｏｕｎｔ＠２００は、数式５で表される。
【数５】
0006460980.tif 000006
【００４７】
デジタルエラーＤＥを考慮して、クロックカウンタ７０内のデジタル集積器は、数式６で表される合計数を出力する。
【数６】
0006460980.tif 000007
【００４８】
ここで、数式７の関係が成り立つので、結果としての周波数偏差は数式８で与えられる。
【数７】
0006460980.tif 000008
【数８】
0006460980.tif 000009
【符号の説明】
【００４９】
１００  回路装置、特に、較正回路
１０    電圧制御発振器、特に、電圧制御リング発振器
１２    電圧制御発振器１０の第１のバラクタ
１４    電圧制御発振器１０の第２のバラクタ
２０    電圧制御発振器１０の電流源
２２    電圧制御発振器１０の第１のトランジスタ
２４    電圧制御発振器１０の第２のトランジスタ
２６    電圧制御発振器１０の第３のトランジスタ
２８    電圧制御発振器１０の第４のトランジスタ
３０    基準発振器
３２    基準発振器３０の第１のバラクタ
３４    基準発振器３０の第２のバラクタ
３６    基準発振器３０の第３のバラクタ
３８    基準発振器３０の第４のバラクタ
４０    基準発振器３０の電流源
４２    基準発振器３０の第１のトランジスタ
４４    基準発振器３０の第２のトランジスタ
４６    基準発振器３０の第３のトランジスタ
４８    基準発振器３０の第４のトランジスタ
５０    較正発振器
５２    較正発振器５０の第１のバラクタ
５４    較正発振器５０の第２のバラクタ
５６    較正発振器５０の第３のバラクタ
５８    較正発振器５０の第４のバラクタ
６０    較正発振器５０の電流源
６２    較正発振器５０の第１のトランジスタ
６４    較正発振器５０の第２のトランジスタ
６６    較正発振器５０の第３のトランジスタ
６８    較正発振器５０の第４のトランジスタ
７０    クロックサイクルカウンタ
９０    デジタル／アナログ変換器
Ｄ１    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第１のバラクタ
Ｄ１´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第１のバラクタ
Ｄ２    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第２のバラクタ
Ｄ２´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第２のバラクタ
Ｄ３    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第３のバラクタ
Ｄ３´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第３のバラクタ
Ｄ４    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第４のバラクタ
Ｄ４´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第４のバラクタ
ＤＥ    クロックサイクルエラー、特に、デジタルクロックサイクルエラー
ｄｎｂ  電圧制御発振器ＲＯ´（＝従来技術；図２参照）を微調整するための第２のデジタル信号
ＧＮＤ  基準電位、特に、アース電位又は接地電位又はゼロ電位
Ι１    第１の電流源ＳＱ１´（＝従来技術；図２参照）のアンペア数
Ι２    第２の電流源ＳＱ２´（＝従来技術；図２参照）のアンペア数
Ｎ      クロックサイクルの数
ＲＯ    電圧制御発振器、特に、電圧制御リング発振器（＝従来技術；図１参照）
ＲＯ´  電圧制御発振器、特に、電圧制御リング発振器（＝従来技術；図２参照）
ＳＱ    電圧制御発振器ＲＯ（＝従来技術；図１参照）の電流源
ＳＱ１´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第１の電流源
ＳＱ２´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第２の電流源
Ｔｒｅｆ  時間又は時間間隔
Ｔ１    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第１のトランジスタ
Ｔ１´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第１のトランジスタ
Ｔ２    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第２のトランジスタ
Ｔ２´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第２のトランジスタ
Ｔ３    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第３のトランジスタ
Ｔ３´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第３のトランジスタ
Ｔ４    電圧制御発振器ＲＯ（＝従来技術；図１参照）の第４のトランジスタ
Ｔ４´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第４のトランジスタ
Ｔ５´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第５のトランジスタ
Ｔ６´  電圧制御発振器ＲＯ´（＝従来技術；図２参照）の第６のトランジスタ
ｕｐ    電圧制御発振器ＲＯ´（＝従来技術；図２参照）の微調整のための第１のデジタル信号
Ｖｂｂ  電圧制御発振器１０の作動信号
Ｖｂｉａｓ  バイアス電圧
Ｖｃ    較正発振器５０の出力信号
Ｖｃｍ  較正発振器５０の第１の調整信号
Ｖｃｍ−  較正発振器５０の第２の調整信号
Ｖｃｍ＋  較正発振器５０の第３の調整信号
Ｖｅ    電圧制御発振器１０の出力信号
Ｖｒ    基準発振器３０の出力信号
Ｖｔｕｎｅ１  第１の調整入力（＝従来技術；図１と図２参照）
Ｖｔｕｎｅ２  第２の調整入力（＝従来技術；図１参照）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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