(57)【特許請求の範囲】
【請求項１】
複数の半導体スイッチング素子（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）をそれぞれ駆動するとともに、互いに絶縁された複数の駆動回路（Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３）を有する電源システム（ＩＮＶ）に適用され、
前記複数の半導体スイッチング素子にそれぞれ対応する異常を表す異常信号を、前記複数の駆動回路がそれぞれ設けられた１次側の領域から２次側の受信装置（４０）へ、複数の絶縁素子（Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）を介して伝達する信号伝達回路において、
前記複数の絶縁素子は、前記２次側の所定の基準電圧を基準にして、前記異常信号をそれぞれ伝達するものであって、
前記２次側において、前記複数の絶縁素子から前記異常信号が入力され、前記複数の半導体スイッチング素子の少なくとも１つに対応する異常が生じた場合に、異常の発生を表す所定信号を出力する論理回路（３０）を備え、
前記論理回路が出力する前記所定信号は、前記受信装置に入力されており、
前記論理回路は、複数の論理素子（Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２，Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２）を有し、
前記複数の論理素子は、対応する１の前記絶縁素子の出力と、隣り合う１の前記論理素子の出力とが入力される１又は複数の第１の論理素子（Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ａｐ１〜Ａｐ３，Ａｎ１）を含み、
前記第１の論理素子は、出力が前記受信装置に入力される１の第２の論理素子（Ｏｐ３，Ａｐ３）を含み、
前記複数の論理素子は、対応する２の前記絶縁素子の出力が入力される１の第３の論理素子（Ｏｎ２，Ａｎ２）を含むことを特徴とする信号伝達回路。
【請求項２】
前記複数の論理素子は、第４の論理素子（Ｏｎ３）を含み、
前記第１の論理素子は、対応する１の前記絶縁素子とともにモジュール化されており、
前記第３の論理素子に対応する２の前記絶縁素子のうち、第１の前記絶縁素子は、前記第３の論理素子とともにモジュール化されており、第２の前記絶縁素子は、前記第４の論理素子とともにモジュール化されるとともに、前記第４の論理素子は、第２の前記絶縁素子の出力をそのまま前記第３の論理素子に対して出力することを特徴とする請求項１に記載の信号伝達回路。
【請求項３】
複数の半導体スイッチング素子（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）をそれぞれ駆動するとともに、互いに絶縁された複数の駆動回路（Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３）を有する電源システム（ＩＮＶ）に適用され、
前記複数の半導体スイッチング素子にそれぞれ対応する異常を表す異常信号を、前記複数の駆動回路がそれぞれ設けられた１次側の領域から２次側の受信装置（４０）へ、複数の絶縁素子（Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）を介して伝達する信号伝達回路において、
前記複数の絶縁素子は、前記２次側の所定の基準電圧を基準にして、前記異常信号をそれぞれ伝達するものであって、
前記２次側において、前記複数の絶縁素子から前記異常信号が入力され、前記複数の半導体スイッチング素子の少なくとも１つに対応する異常が生じた場合に、異常の発生を表す所定信号を出力する論理回路（３０）を備え、
前記論理回路が出力する前記所定信号は、前記受信装置に入力されており、
前記論理回路として、複数の論理素子（Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３）を有し、
前記複数の論理素子は、対応する１の前記絶縁素子の出力と、隣り合う１の前記論理素子の出力とが入力される１又は複数の第１の論理素子（Ａｐ１〜Ａｐ３，Ａｎ１）を含み、
前記第１の論理素子は、出力が前記受信装置に入力される１の第２の論理素子（Ａｐ３）を含み、
前記複数の論理素子は、対応する２の前記絶縁素子の出力が入力される１の第３の論理素子（Ａｎ２）と、対応する１の前記絶縁素子の出力と、前記第２の論理素子の出力とが入力される１の第４の論理素子（Ａｎ３）と、を含み、
前記受信装置は、前記駆動回路に前記半導体スイッチング素子の駆動を指令する駆動指令信号を出力する制御装置であり、
前記絶縁素子は、前記制御装置から対応する前記駆動回路へ駆動指令信号を伝達するものであって、
前記絶縁素子は、対応する前記論理素子の出力に応じて、前記制御装置から対応する前記駆動回路への駆動指令信号の伝達を停止することを特徴とする信号伝達回路。
【請求項４】
前記論理素子は、前記対応する１の絶縁素子とともに、それぞれモジュール化されていることを特徴とする請求項３に記載の信号伝達回路。
【請求項５】
全ての前記論理素子において、前記第２の論理素子は、対応する前記絶縁素子と前記受信装置との距離が最も近いものであることを特徴とする請求項１乃至４のいずれか１項に記載の信号伝達回路。
【請求項６】
前記論理回路は、入力がプルダウン又はプルアップされており、前記絶縁素子と前記論理素子との接続、又は、前記論理素子同士の接続において開異常が生じた場合、異常の発生を表す前記所定信号を出力することを特徴とする請求項１乃至５のいずれか１項に記載の信号伝達回路。
【請求項７】
前記論理回路は、入力がプルダウン又はプルアップされており、前記絶縁素子の出力が停止した場合、異常の発生を表す前記所定信号を出力することを特徴とする請求項１乃至６のいずれか１項に記載の信号伝達回路。
【請求項８】
前記絶縁素子は、磁気結合型の絶縁素子であることを特徴とする請求項１乃至７のいずれか１項に記載の信号伝達回路。
【請求項９】
前記複数の半導体スイッチング素子は、インバータ装置（ＩＮＶ）を構成するものであり、直列接続された上アームスイッチング素子（ＳＷｐ１〜ＳＷｐ３）と、下アームスイッチング素子（ＳＷｎ１〜ＳＷｎ３）とのいずれか一方であって、
前記論理回路として、
複数の前記上アームスイッチング素子に対応する前記複数の絶縁素子から前記異常信号が入力され、複数の前記上アームスイッチング素子の少なくとも１つに対応する異常が生じた場合、異常の発生を表す前記所定信号を出力する第１の論理回路（３０Ａ）と、
複数の前記下アームスイッチング素子に対応する前記複数の絶縁素子から前記異常信号が入力され、複数の前記下アームスイッチング素子の少なくとも１つに対応する異常が生じた場合、異常の発生を表す前記所定信号を出力する第２の論理回路（３０Ｂ）と、
を有し、
前記第１の論理回路の出力、及び、前記第２の論理回路の出力は、それぞれ前記受信装置に入力されていることを特徴とする請求項１乃至８のいずれか１項に記載の信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子をそれぞれ駆動するとともに、互いに絶縁された複数の駆動回路を有する電源システムに適用される信号伝達回路に関する。
【背景技術】
【０００２】
車載電動機を駆動するインバータ装置は高圧システムを構成し、インバータ装置を制御する制御装置は、高圧システムと絶縁された低圧システムを構成する。インバータ装置を構成するスイッチング素子の温度情報やスイッチング素子の異常を通知する異常情報を表す信号を、インバータ装置から制御装置に伝達する場合、高圧システムから低圧システムに信号を伝達することになる。高圧システムと低圧システムとは絶縁されているため、インバータ装置から制御装置への信号伝達は、絶縁素子を介して行うことになる。
【０００３】
特許文献１には、絶縁素子としてフォトカプラを用い、さらに、フォトカプラの２次側を直列接続することで、絶縁素子から制御装置（受信装置）への伝達経路を共通化している。そして、スイッチング素子の少なくとも一つに異常が生じた場合、制御装置には異常を表す信号が入力される。制御装置への伝達経路を共通化することで、制御装置と絶縁素子との間の配線を簡素化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３６１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、フォトカプラに代えて、磁気カプラのような絶縁素子が用いられている。ここで、磁気カプラは、入力信号に応じて、所定の基準電圧（接地電圧）を基準とした信号を出力するものである。このため、フォトカプラのように２次側を直列接続させて用いることができない。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、所定の基準電圧を基準とした信号を出力する絶縁素子を複数有する信号伝達回路において、複数の絶縁素子から受信装置に対して信号が入力される経路を共通化することを主たる目的とする。
【課題を解決するための手段】
【０００７】
本構成は、複数の半導体スイッチング素子（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）をそれぞれ駆動するとともに、互いに絶縁された複数の駆動回路（Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３）を有する電源システム（ＩＮＶ）に適用され、前記複数の半導体スイッチング素子にそれぞれ対応する異常を表す異常信号を、前記複数の駆動回路がそれぞれ設けられた１次側の領域から２次側の受信装置（４０）へ、複数の絶縁素子（Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）を介して伝達する信号伝達回路において、前記複数の絶縁素子は、前記２次側の所定の基準電圧を基準にして、前記異常信号をそれぞれ伝達するものであって、前記２次側において、前記複数の絶縁素子から前記異常信号が入力され、前記複数の半導体スイッチング素子の少なくとも１つに対応する異常が生じた場合に、異常の発生を表す所定信号を出力する論理回路（３０）を備え、前記論理回路が出力する前記所定信号は、前記受信装置に入力されていることを特徴とする。
【０００８】
本構成によれば、複数の絶縁素子から受信装置に対して異常信号が入力される経路を共通化することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】インバータ装置の電気的構成を表す図。
【図２】インバータ装置が実装される回路基板を表す概略図。
【図３】パワーカード（半導体スイッチング素子）の構成を表す概略図。
【図４】磁気カプラの電気的構成を表す図。
【図５】第１実施形態における磁気カプラと論理回路との接続を表す図。
【図６】第２実施形態における磁気カプラと論理回路との接続を表す図。
【図７】第３実施形態における磁気カプラと論理回路との接続を表す図。
【図８】第４実施形態における磁気カプラと論理回路との接続を表す図。
【図９】第４実施形態におけるモジュールの電気的構成を表す図。
【図１０】第５実施形態における磁気カプラと論理回路との接続を表す図。
【図１１】第５実施形態における第１実施形態における磁気カプラから制御装置への配線を表す図。
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、「電源システム」に適用される「信号伝達回路」をハイブリッド車に適用した実施形態について、図面を参照しつつ説明する。
【００１１】
図１に、本実施形態にかかる電力変換装置の電気的構成を示す。モータジェネレータ１０は、駆動輪や内燃機関に機械的に連結されている。モータジェネレータ１０は、インバータ装置ＩＮＶに接続されている。インバータ装置ＩＮＶ（電力変換回路）は、直流電源１２の出力電圧を入力電圧とし、直流電力を交流電力に変換するものである。ここで、直流電源１２は、端子電圧がたとえば１００Ｖ以上の高電圧となる高電圧バッテリである。なお、直流電源は、昇降圧コンバータなどであってもよい。
【００１２】
インバータ装置ＩＮＶは、高電圧側のスイッチング素子ＳＷｐ１〜ＳＷｐ３（上アームスイッチング素子）及び低電圧側のスイッチング素子ＳＷｎ１〜ＳＷｎ３（下アームスイッチング素子）の直列接続体が３つ並列接続されて構成されている。そして、これら各スイッチング素子ＳＷｐ１〜ＳＷｐ３、及び、スイッチング素子ＳＷｎ１〜ＳＷｎ３の接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。
【００１３】
また、上記高電圧側のスイッチング素子ＳＷｐ１〜ＳＷｐ３及び低電圧側のスイッチング素子ＳＷｎ１〜ＳＷｎ３のそれぞれの入出力端子間（コレクタ及びエミッタ間）には、高電圧側のフリーホイールダイオードＦＤｐ１〜３及び低電圧側のフリーホイールダイオードＦＤｎ１〜３のカソード及びアノードが接続されている。
【００１４】
コンデンサＣＡは、上アームスイッチＳＷｐ１〜ＳＷｐ３のコレクタ（高電圧側端子）と、下アームスイッチＳＷｎ１〜ＳＷｎ３のエミッタ（低電圧側端子）とに接続され、その両端子間の電圧を平滑化する平滑コンデンサである。
【００１５】
なお、上記インバータ装置ＩＮＶを構成する半導体スイッチング素子ＳＷ（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）は、いずれもパワー半導体であり、より具体的には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。
【００１６】
制御装置４０は、マイクロコンピュータであって、インバータ装置ＩＮＶを操作することで、モータジェネレータ１０の制御量を制御するためのデジタル処理手段である。詳しくは、制御装置４０は、後述する絶縁手段としての磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を備えるインターフェース４２を介して、インバータ装置ＩＮＶの各スイッチング素子ＳＷに操作信号を出力することで、インバータ装置ＩＮＶを操作する。
【００１７】
より具体的には、制御装置４０はインターフェース４２を介して各スイッチング素子ＳＷの制御端子（ゲート）に対して駆動信号を入力する駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３に駆動指令信号を出力する。駆動指令信号とは、具体的には、インバータ装置ＩＮＶの出力電圧の目標値と、インバータ装置ＩＮＶの入力電圧の検出値とに基づいて設定されるＰＷＭ（Pulse Width Modulation）信号である。ここで、インターフェース４２に絶縁手段を備えるのは、インバータ装置ＩＮＶや直流電源１２を備える高電圧システムと、制御装置４０を備える低電圧システムとを絶縁するためである。
【００１８】
スイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタはそれぞれ絶縁されており、それぞれ異なる基準電圧に接続されている。また、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３は、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタに接続されている。駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３は、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタの電圧を基準電圧として、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のゲートに電圧を印加する。
【００１９】
図２に、本実施形態にかかるインバータ装置ＩＮＶが実装される回路基板５０を示す。図示される回路基板５０は、インバータ装置ＩＮＶに接続される高電圧回路領域ＨＶと、低電圧回路領域ＬＶとの双方を有する。ここで、基本的には、図中、右側（上アームスイッチＳＷｐ３に対し、上アームスイッチＳＷｐ２が設けられている方向と逆の方向）の領域が低電圧回路領域ＬＶであり、中央及び左側（上アームスイッチＳＷｐ３に対し、上アームスイッチＳＷｐ２が設けられている方向）の領域が高電圧回路領域ＨＶである。ただし、高電圧回路領域ＨＶ内には、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のように、低電圧システムと高電圧システムとの双方を構成する部品も混在している。
【００２０】
制御装置４０は、図中右側の低電圧回路領域ＬＶに配置されている。インバータ装置ＩＮＶを構成する各スイッチング素子ＳＷの駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の電源回路を構成するフライバックコンバータ用の電解コンデンサ（図示略）は、低電圧システムを構成するものとして、低電圧回路領域ＬＶに配置されている。また、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の電源回路を構成するフライバックコンバータ用のトランス（図示略）の１次巻線側は低電圧システムを構成するものとして低電圧回路領域ＬＶに配置され、２次巻線側は高電圧システムを構成するものとして高電圧回路領域ＨＶに配置されている。
【００２１】
図３に示すように、上記インバータ装置ＩＮＶを構成する各スイッチング素子ＳＷは、回路基板５０の裏面（図２に示された面の裏面）側から回路基板５０に差し込まれて接続されている。ここで、各スイッチング素子ＳＷは、他の素子とともに絶縁材料で被覆されてパワーカードＰＷＣ（モジュール）を構成している。パワーカードＰＷＣには、フリーホイールダイオードＦＤや感温ダイオードＳＤも収納されているが、図３では、フリーホイールダイオードＦＤの記載を省略している。
【００２２】
パワーカードＰＷＣは、高電圧側のスイッチング素子ＳＷｐが収納されたものと、低電圧側のスイッチング素子ＳＷｎが収納されたものとで互いに同一構造である。パワーカードＰＷＣは、絶縁材料から外部へ露出した複数の信号端子を有する。具体的には、スイッチング素子ＳＷのゲート端子Ｇ、エミッタ検出端子ＫＥ、センス端子ＳＥ、感温ダイオードＳＤのアノードＡおよびカソードＫの各端子が、回路基板５０に挿入され接続されている。ここで、エミッタ検出端子ＫＥは、スイッチング素子ＳＷのエミッタＥに接続され、エミッタＥと同電圧の電極である。コレクタ検出端子ＫＣは、スイッチング素子ＳＷのコレクタに接続され、コレクタと同電圧の電極である。センス端子ＳＥは、スイッチング素子ＳＷを流れる電流と相関を有する微小電流を出力するための端子である。
【００２３】
図２に示すように、スイッチング素子ＳＷは、高電圧システムを構成するものであるため、これら各スイッチング素子ＳＷを他の回路と絶縁すべく、回路基板５０には、絶縁領域ＩＡが設けられている。絶縁領域ＩＡは、回路（素子や配線や電源パターン）が配置されない領域である。
【００２４】
図中上の列には、上アームスイッチＳＷｐ１〜ＳＷｐ３を備えるパワーカードＰＷＣの端子が示されており、これらは互いに絶縁領域ＩＡによって隔離されている。そして、絶縁領域ＩＡによって囲まれた領域に上アームスイッチＳＷｐ１〜ＳＷｐ３を駆動する駆動回路Ｄｐ１〜Ｄｐ３が実装されている。これは、各上アームスイッチＳＷｐ１〜ＳＷｐ３同士のエミッタ検出端子ＫＥの電圧が、対応する下アームスイッチＳＷｎ１〜ＳＷｎ３がオン状態であるかオフ状態であるかに応じて、大きく変動するからである。このため、これらの駆動回路Ｄｐ１〜Ｄｐ３の動作電圧自体は小さいとはいえ、駆動回路Ｄｐ１〜Ｄｐ３同士を絶縁する必要が生じる。上記絶縁領域ＩＡの幅は、法規による要請や、絶縁破壊等を回避する観点から定められる。
【００２５】
また、図中下の列には、下アームスイッチＳＷｎ１〜ＳＷｎ３を備えるパワーカードＰＷＣの端子が示されている。これら下アームスイッチＳＷｎ１〜ＳＷｎ３に対応するエミッタ検出端子ＫＥの電圧が近いため、これらの間に絶縁領域ＩＡが設けられていない。駆動回路Ｄｎ１〜Ｄｎ３の構成部品の動作電圧自体は、必ずしも低電圧回路領域ＬＶ内の部品と比較して大きいわけではない。このため、これら下アームスイッチＳＷｎ１〜ＳＷｎ３の駆動回路Ｄｎ１〜Ｄｎ３同士は、回路基板５０上において必ずしも絶縁領域ＩＡを設ける必要がない。
【００２６】
しかしながら、駆動回路Ｄｎ１〜Ｄｎ３の基準電圧（対応するスイッチＳＷｎ１〜ＳＷｎ３のエミッタの電圧）は、インバータ装置ＩＮＶの動作中において、スイッチＳＷｎ１〜ＳＷｎ３のエミッタ間の抵抗成分及び誘導成分により互いに異なるものである。このため、駆動回路Ｄｎ１〜Ｄｎ３の間において、絶縁領域ＩＡは設けられていないものの、駆動回路Ｄｎ１〜Ｄｎ３同士は絶縁されている。
【００２７】
駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３（以下、駆動回路Ｄとも記載する）は、対応するスイッチング素子ＳＷのゲート端子Ｇ、エミッタ検出端子ＫＥに接続されて、スイッチング素子ＳＷのゲート端子Ｇに電圧を印加することで、スイッチング素子ＳＷを駆動する。
【００２８】
さらに、本実施形態の駆動回路Ｄは、対応するスイッチング素子ＳＷのセンス端子ＳＥ、並びに、感温ダイオードＳＤのアノードＡ及びカソードＫに接続される。そして、駆動回路Ｄは、センス端子ＳＥの電圧値に基づいて、スイッチング素子ＳＷに流れる電流を検出する。また、駆動回路Ｄは、感温ダイオードＳＤのアノードＡとカソードＫとの間の電圧に基づいて、スイッチング素子ＳＷの温度を検出する。また、駆動回路Ｄは、スイッチング素子ＳＷに流れる電流の検出値、及び、スイッチング素子ＳＷの温度の検出値に基づいて、スイッチング素子ＳＷの異常を判定する。また、駆動回路Ｄは、駆動回路Ｄ自身の異常を判定する。そして、駆動回路Ｄは、スイッチング素子ＳＷ及び駆動回路Ｄの異常情報（即ち、スイッチング素子ＳＷに対応する異常）を表す異常信号を制御装置４０に送信する。なお、異常判定の主体はスイッチング素子ＳＷや他のＩＣであってもよい。
【００２９】
ここで、上述したように、駆動回路Ｄと制御装置４０とはインターフェース４２を介して接続されている。より具体的には、駆動回路Ｄと制御装置４０とは、インターフェース４２を構成する磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３（以下、磁気カプラＭとも記載する）を介して接続されている。
【００３０】
図４に示すように、磁気カプラＭは、駆動回路Ｄ側に入力回路２２、制御装置４０側に出力回路２１、そして、入力回路２２と出力回路２１との間に絶縁素子であるトランス２３を備えている。入力回路２２は、磁気カプラＭに駆動回路Ｄから入力される入力信号を受信する。そして、入力回路２２は、入力信号に応じて、トランス２３を介してパルス信号を出力回路２１に送信する。出力回路２１は、入力回路２２から送信されたパルス信号に応じて、磁気カプラＭから制御装置４０に対して出力信号を送信する。ここで、駆動回路Ｄから入力回路２２に入力される信号は、駆動回路Ｄが検知した異常信号である。
【００３１】
さらに、磁気カプラＭは、制御装置４０側に入力回路２４、駆動回路Ｄ側に出力回路２５、そして、入力回路２４と出力回路２５との間に絶縁素子であるトランス２６を備えている。入力回路２４は、磁気カプラＭに制御装置４０から入力される入力信号を受信する。そして、入力回路２４は、入力信号に応じて、トランス２６を介してパルス信号を出力回路２５に送信する。出力回路２５は、入力回路２４から送信されたパルス信号に応じて、磁気カプラＭから制御装置４０に対して出力信号を送信する。ここで、制御装置４０から入力回路２４に入力される信号は、駆動回路Ｄに対する駆動指令信号である。
【００３２】
ここで、磁気カプラＭの出力回路２１は、スイッチＳ１，Ｓ２を駆動することで信号を出力する。スイッチＳ１，Ｓ２はＭＯＳ−ＦＥＴであり、磁気カプラＭの動作時において、スイッチＳ１，Ｓ２のいずれか一方がオン状態にされる。スイッチＳ１がオン状態にされると、出力端子と電源とが導通状態とされて出力端子からハイ状態の信号が出力される。また、スイッチＳ２がオン状態にされると、出力端子と接地電圧とが導通状態とされて出力端子からロー状態の信号が出力される。つまり、磁気カプラＭは、所定の基準電圧（接地電圧）を基準としてハイ状態及びロー状態の二値の一方をとる二値信号によって、入力信号に応じて出力信号を送信するものである。なお、磁気カプラＭの出力回路２５も出力回路２１と同様に、スイッチＳ３，Ｓ４を駆動することで信号を出力する。
【００３３】
図５に示すように、本実施形態では、回路構成を簡略化するために、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、制御装置４０との間に論理回路３０を設ける構成としている。ここで、回路構成の簡略化とは、制御装置４０において異常情報の受信に用いる端子数の低減化や、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、制御装置４０との間の配線の簡略化のことである。論理回路３０は、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の少なくとも１つから磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を介して、異常信号が入力された場合に、システム全体としての異常の発生を表す所定信号を制御装置４０へ出力する。
【００３４】
本実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、それぞれ２次側（制御装置４０側）において、ハイ状態の信号を出力する。そこで、論理回路３０は、ＯＲ回路を用いることで、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の少なくとも１つから異常信号が入力された場合に、制御装置４０に対してハイ状態の信号を出力する。
【００３５】
つまり、論理回路３０は、全ての磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の出力信号の論理和をとり、制御装置４０へ出力することで、システム全体としての異常の発生を表す所定信号を制御装置４０へ出力する。本構成によれば、複数の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３から制御装置４０に対して異常信号が入力される経路を共通化することが可能になる。
【００３６】
また、論理回路３０は、隣り合う磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を直列接続（シリアル接続）する。ここで、図２に示すように、磁気カプラＭｎ３と磁気カプラＭｎ２とが隣り合い、磁気カプラＭｎ２と磁気カプラＭｎ１とが隣り合い、磁気カプラＭｎ１と磁気カプラＭｐ１とが隣り合い、磁気カプラＭｐ１と磁気カプラＭｐ２とが隣り合い、磁気カプラＭｐ２と磁気カプラＭｐ３とが隣り合っている。
【００３７】
論理回路３０は、磁気カプラＭｎ３の出力と磁気カプラＭｎ２の出力とが入力されるＯＲ回路Ｏｎ２を備えている。また、そのＯＲ回路Ｏｎ２の出力と磁気カプラＭｎ１の出力とが入力されるＯＲ回路Ｏｎ１を備えている。また、そのＯＲ回路Ｏｎ１の出力と磁気カプラＭｐ１の出力とが入力されるＯＲ回路Ｏｐ１を備えている。また、そのＯＲ回路Ｏｐ１の出力と磁気カプラＭｐ２の出力とが入力されるＯＲ回路Ｏｐ２を備えている。また、そのＯＲ回路Ｏｐ２の出力と磁気カプラＭｐ３の出力とが入力されるＯＲ回路Ｏｐ３を備えている。
【００３８】
ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１は、対応する１の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１の出力と、隣接する１のＯＲ回路Ｏｐ１，Ｏｐ２，Ｏｎ１，Ｏｎ２の出力が入力される「第１の論理素子」に相当する。ＯＲ回路Ｏｐ３は、出力が制御装置４０に入力される「第２の論理素子」に相当する。ＯＲ回路Ｏｐ３の出力信号は、論理回路３０の出力信号として制御装置４０に入力される。ＯＲ回路Ｏｎ２は、対応する２の磁気カプラＭｎ２，Ｍｎ３の出力が入力される「第３の論理素子」に相当する。
【００３９】
本構成では、上述した通り、隣り合う磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を直列接続するようにＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２を設ける構成とした。これにより、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０と制御装置４０との間の配線をより簡素化することができる。
【００４０】
図２に示すとおり、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２において、出力が制御装置４０に入力される「第２の論理素子」であるＯＲ回路Ｏｐ３に対応する磁気カプラＭｐ３は、制御装置４０との距離が最も近いものである。このため、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０と制御装置４０との間の配線Ｌの長さを短くすることができる。これにより、制御装置４０が駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の異常をより早く取得することが可能になる。
【００４１】
さらに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力されていない場合、つまり、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれも異常を検知していない場合、ロー状態の信号を出力し続ける。また、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力端子は、抵抗を介して電源に接続されることでプルアップされている。このため、システム全体として異常が発生していない場合、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２にはロー状態の信号が入力され、論理回路３０（ＯＲ回路Ｏｐ３）から、システム全体が正常であることを表すロー状態の信号が出力される。
【００４２】
この構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２との接続において、断線などによって開異常が生じた場合、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力のうち一つがハイ状態とされる。これにより、論理回路３０からは、システム全体としての異常の発生を表すハイ状態の信号が出力される。また、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２同士の接続において、断線などによって開異常が生じた場合、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１の入力のうち一つがハイ状態とされる。これにより、論理回路３０からは、システム全体としての異常の発生を表すハイ状態の信号が出力される。
【００４３】
つまり、本構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２との接続における開異常、及び、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２同士の接続における開異常をシステム全体における異常として検出することが可能となる。
【００４４】
また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３自身の異常によって、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の動作が停止した場合、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力のうち一つがハイ状態とされる。これにより、論理回路３０からは、システム全体としての異常の発生を表すハイ状態の信号が出力される。つまり、本構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３自身における異常をシステム全体における異常として検出することが可能となる。
【００４５】
本実施形態における「絶縁素子」は、磁気結合型の絶縁素子であり、より具体的には、磁気カプラである。本実施形態の構成によれば、所定の基準電圧を基準としてハイ状態及びロー状態の二値の一方をとる二値信号を出力する磁気カプラにおいても、「受信装置」としての制御装置４０との経路の共通化を図ることができる。
【００４６】
（第２実施形態）
第２実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、それぞれロー状態の信号を出力する。さらに、第２実施形態の論理回路３０Ａは、ＡＮＤ回路を用いることで、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の少なくとも１つから異常信号が入力された場合に、制御装置４０に対してロー状態の信号を出力する。
【００４７】
図６に第２実施形態の構成を示す。論理回路３０Ａは、磁気カプラＭｎ３，Ｍｎ２の出力は、ＡＮＤ回路Ａｎ２に入力される。また、そのＡＮＤ回路Ａｎ２の出力と磁気カプラＭｎ１の出力とは、ＡＮＤ回路Ａｎ１に入力される。また、そのＡＮＤ回路Ａｎ１の出力と磁気カプラＭｐ１の出力とは、ＡＮＤ回路Ａｐ１に入力される。また、そのＡＮＤ回路Ａｐ１の出力と磁気カプラＭｐ２の出力とは、ＡＮＤ回路Ａｐ２に入力される。また、そのＡＮＤ回路Ａｐ２の出力と磁気カプラＭｐ３の出力とは、ＡＮＤ回路Ａｐ３に入力される。ＡＮＤ回路Ａｐ３の出力信号は、論理回路３０Ａの出力信号として制御装置４０に入力される。
【００４８】
論理回路３０ＡがＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２を備える図６の構成では、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力がプルダウンされている。さらに、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれも異常を検知していない場合、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３はハイ状態の信号を出力し続ける。
【００４９】
上記構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３とＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２との接続に開異常が生じた場合、制御装置４０に対してシステム全体としての異常の発生を表すロー状態の信号が入力される。同様に、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２同士の接続に開異常が生じた場合、制御装置４０に対してシステム全体としての異常の発生を表すロー状態の信号が入力される。また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の動作が停止した場合に、制御装置４０に対してシステム全体としての異常の発生を表すロー状態の信号が入力される。
【００５０】
つまり、上記構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２との接続における開異常、及び、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２同士の接続における開異常をシステム全体における異常として検出することが可能となる。
【００５１】
（第３実施形態）
第３実施形態の構成を図７に示す。図５に示す第１実施形態の構成と比較すると、本実施形態の論理回路３０Ｂは、「第４の論理素子」であるＯＲ回路Ｏｎ３を備えている。ＯＲ回路Ｏｎ３には、磁気カプラＭｎ３の出力と、接地電圧とが入力されている。また、ＯＲ回路Ｏｎ３の出力は、ＯＲ回路Ｏｎ２に入力されている。これにより、ＯＲ回路Ｏｎ３は、磁気カプラＭｎ３の出力をそのままＯＲ回路Ｏｎ２に出力する。
【００５２】
第３実施形態の構成では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対し、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１〜Ｏｎ３がそれぞれ設けられている。そこで、各磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、対応するＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１〜Ｏｎ３とをモジュール化している。ここでモジュール化とは、一つの磁気カプラ、及び、その磁気カプラＭに対応するＯＲ回路を含む複数の素子と、その素子同士を接続する配線と、を樹脂などで封止することをいう。
【００５３】
第３実施形態では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１〜Ｏｎ３と、がそれぞれ封止されたモジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３は、同一の構成である。つまり、モジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３の構成が共通化されているため、モジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３として同一の素子を用いることができ、製造コストを低減することができる。
【００５４】
なお、第３実施形態と同様に、第２実施形態の構成において、磁気カプラＭｎ３に対応するＡＮＤ回路Ａｎ３を設け、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と対応するＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３とをモジュール化する構成としてもよい。ＡＮＤ回路Ａｎ３の入力のうち、磁気カプラＭｎ３の出力が入力されていない方の端子は、プルアップされているとよい。本構成によれば、第３実施形態と同様の効果を得ることができる。
【００５５】
（第４実施形態）
第４実施形態の構成を図８に示す。図６に示す第２実施形態の構成と同様に、第４実施形態の論理回路３０Ｃは、ＡＮＤ回路を備えている。さらに、「第４の論理素子」であるＡＮＤ回路Ａｎ３を設けている。
【００５６】
また、第３実施形態と同様に、各磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、対応するＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３とをモジュール化している。加えて、本実施形態の構成では、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３の入力をプルダウンするプルダウン抵抗をモジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３に内蔵している。
【００５７】
本実施形態では、ＡＮＤ回路Ａｎ３に対し、磁気カプラＭｎ３の出力、及び、ＡＮＤ回路Ａｐ３（論理回路３０Ｃ）の出力が入力される構成としている。具体的には、ＡＮＤ回路Ａｎ３の入力端子には、モジュールＰｎ３の外部において抵抗Ｒａによってプルアップされるとともに、ＡＮＤ回路Ａｐ３の出力が入力されている。モジュールＰｎ３の入力をモジュールＰｎ３の外部においてプルアップするプルアップ抵抗Ｒａの抵抗値は、モジュールＰｎ３に内蔵されているプルダウン抵抗の抵抗値より小さく設定されている。これにより、モジュールＰｎ３の構成をモジュールＰｐ１〜Ｐｐ３，Ｐｎ１，Ｐｎ２と共通化しつつ、モジュールＰｎ３（ＡＮＤ回路Ａｎ３）の入力をプルアップしている。
【００５８】
システム全体における異常が生じた場合、論理回路３０Ｃの出力がロー状態とされ、ＡＮＤ回路Ａｎ３にロー状態の信号が入力される。また、論理回路３０Ｃの出力がロー状態とされていない場合（ハイ状態又はフロート状態の場合）、ＯＲ回路Ｏｎ３にはハイ状態の信号が入力される。この構成により、システム全体における異常が生じた場合に、全てのＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３の出力がロー状態となる。
【００５９】
また、本実施形態の磁気カプラＭ（磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）は、図９に示すように、駆動回路Ｄから制御装置４０に対して、駆動回路Ｄが検知した異常を表す信号である異常信号を伝達するとともに、制御装置４０から駆動回路Ｄに対して、スイッチＳＷの駆動を指令する駆動指令信号を伝達する。
【００６０】
図９に示すように、本実施形態の磁気カプラＭの入力回路２４には、ＡＮＤ回路ＡＮの出力が入力される。上述した通り、システム全体における異常が生じた場合に、全てのＡＮＤ回路ＡＮの出力がロー状態となる。入力回路２４は、ＡＮＤ回路ＡＮからロー状態の信号が入力されると、制御装置４０から入力される駆動指令信号に関わらず、トランス２６に対するパルス信号の出力を停止する。なお、入力回路２４に対して、ＡＮＤ回路ＡＮの出力信号と、駆動指令信号とをそれぞれ入力する構成を変更し、ＡＮＤ回路ＡＮの出力信号と駆動指令信号とをＡＮＤ回路に入力し、そのＡＮＤ回路の出力を入力回路２４に入力する構成としてもよい。
【００６１】
本実施形態の構成によれば、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれか１つに異常が生じた場合に、全てのＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３の出力信号が、異常の発生を表すものとなる。そして、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、そのＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３に応じて、対応する駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３に対する駆動指令信号の伝達を停止する。この構成によって、制御装置４０を介することなく、Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれか１つに異常が生じた場合にインバータ装置ＩＮＶの出力を停止できる。
【００６２】
また、本実施形態の構成によれば、第２実施形態と同様に、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３と、がそれぞれ封止されたモジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３は、同一の構成である。つまり、モジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３の構成が共通化されているため、モジュールＰｐ１〜Ｐｐ３，Ｐｎ１〜Ｐｎ３として同一の素子を用いることができ、製造コストを低減することができる。
【００６３】
なお、第４実施形態と同様に、第３実施形態の構成を変更し、論理回路３０Ｂの出力信号をＯＲ回路Ｏｎ３に入力する構成としてもよい。この場合、ＯＲ回路Ｏｎ３には、磁気カプラＭｎ３の出力と、論理回路３０Ｂの出力（ＯＲ回路Ｏｐ３）の出力とが入力される。なお、論理回路３０Ｂの出力信号がハイ状態となった場合に、ＯＲ回路Ｏｎ３に対しハイ状態の信号が入力され、論理回路３０Ｂの出力信号がハイ状態以外の場合（ロー状態又はフロート状態の場合）に、ＯＲ回路Ｏｎ３に対しロー状態の信号が入力される構成とするとよい。
【００６４】
（第５実施形態）
第５実施形態の構成を図１０に示す。本実施形態では、磁気カプラＭｐ１〜Ｍｐ３がＯＲ回路Ｏｐ１，Ｏｐ２から構成される第１の論理回路３０Ｄによって直列接続され、磁気カプラＭｎ１〜Ｍｎ３がＯＲ回路Ｏｎ１，Ｏｎ２から構成される第２の論理回路３０Ｅによって直列接続されている。そして、論理回路３０Ｄ，３０Ｅの出力がそれぞれ独立して制御装置４０に入力される。
【００６５】
つまり、第１の論理回路３０Ｄには、上アームスイッチＳＷｐ１〜ＳＷｐ３に対応する磁気カプラＭｐ１〜Ｍｐ３から異常信号が入力される。そして、第１の論理回路３０Ｄは、上アームスイッチＳＷｐ１〜ＳＷｐ３に対応する駆動回路Ｄｐ１〜Ｄｐ３のうち少なくとも１つが異常を検知した場合に、上アームスイッチＳＷｐ１〜ＳＷｐ３、駆動回路Ｄｐ１〜Ｄｐ３を含むシステム全体としての異常を表す異常信号を制御装置４０に対して出力する。
【００６６】
同様に、第２の論理回路３０Ｅには、下アームスイッチＳＷｎ１〜ＳＷｎ３に対応する磁気カプラＭｎ１〜Ｍｎ３から異常信号が入力される。そして、第２の論理回路３０Ｅは、下アームスイッチＳＷｎ１〜ＳＷｎ３に対応する駆動回路Ｄｎ１〜Ｄｎ３のうち少なくとも１つが異常を検知した場合に、下アームスイッチＳＷｎ１〜ＳＷｎ３、駆動回路Ｄｎ１〜Ｄｎ３を含むシステム全体としての異常を表す異常信号を制御装置４０に対して出力する。
【００６７】
図１１に、本実施形態における磁気カプラＭｎ１〜Ｍｎ３を接続する配線Ｌｎと、磁気カプラＭｐ１〜Ｍｐ３を接続する配線Ｌｐとを示す。
【００６８】
本実施形態の構成によれば、制御装置４０が上アームスイッチＳＷｐ１〜ＳＷｐ３の駆動回路Ｄｐ１〜Ｄｐ３の異常信号と下アームスイッチＳＷｎ１〜ＳＷｎ３の駆動回路Ｄｎ１〜Ｄｎ３の異常信号とを独立して取得することで、制御装置４０が駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の異常をより早く取得することが可能になる。また、例えば、上アームスイッチＳＷｐ１〜ＳＷｐ３の駆動回路Ｄｐ１〜Ｄｐ３が異常を検知した場合は、下アームスイッチＳＷｎ１〜ＳＷｎ３を制御することで、インバータ装置ＩＮＶに蓄積された電力を放電することができる。下アームスイッチＳＷｎ１〜ＳＷｎ３の駆動回路Ｄｎ１〜Ｄｎ３が異常を検知した場合は、上アームスイッチＳＷｐ１〜ＳＷｐ３を制御することで、インバータ装置ＩＮＶに蓄積された電力を放電することができる。
【００６９】
（他の実施形態）
・ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力側のプルアップを省略する構成としてもよい。ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力側のプルアップを省略する構成では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３が異常を検知していない場合、ロー状態の信号を出力し続けなくともよい。
【００７０】
・第１実施形態の構成において、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１〜Ｏｎ３に代えてＮＯＲ回路を用いてもよい。この場合、各ＮＯＲ回路の出力が隣り合うＮＯＲ回路に対して反転して入力される構成とするとよい。同様に、第２実施形態の構成において、ＡＮＤ回路に代えてＮＡＮＤ回路を用いてもよい。この場合、各ＮＡＮＤ回路の出力が隣り合うＮＡＮＤ回路に対して反転して入力される構成とするとよい。
【００７１】
・上記実施形態では、論理素子として、２入力１出力のＯＲ回路やＡＮＤ回路を用いる構成としたが、これを変更し、ｎ入力１出力のＯＲ回路やＡＮＤ回路を用いてもよい（ｎは３以上の自然数）。
【００７２】
・「電源システム」は、インバータ装置以外のものであってもよい。例えば、ＤＣＤＣコンバータなどであってもよい。
【００７３】
・図４，９に示した磁気カプラＭの出力回路２１，２５は、プッシュプル方式であり、ハイ状態（電源電圧）又はロー状態（接地電圧）の電圧を出力する。これを変更し、オープンドレイン方式であってもよい。出力回路２１，２５をオープンドレイン方式とすると、出力回路２１，２５は、オープン状態となるか、接地電圧（基準電圧）を出力する。
【００７４】
・「絶縁素子」として、容量結合方式の絶縁素子を用いてもよい。
【符号の説明】
【００７５】
３０…論理回路、４０…制御装置、Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３…駆動回路、ＩＮＶ…インバータ装置、Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３…磁気カプラ、ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３…下アームスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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