(57)【特許請求の範囲】
【請求項１】
出力端子と、
電源ラインと前記出力端子との間に流れる電流の経路に設けられた第１トランジスタと、
接地ラインと前記出力端子との間に流れる電流の経路に設けられた第２トランジスタと、
前記出力端子に一方の端子が接続され、前記第１トランジスタの制御端子へアナログ信号を伝える第１信号経路上の第１ノードに他方の端子が接続された第１キャパシタと、
前記出力端子に一方の端子が接続され、前記第２トランジスタの制御端子へアナログ信号を伝える第２信号経路上の第２ノードに他方の端子が接続された第２キャパシタと、
前記第１信号経路に設けられ、前記出力端子からアナログ信号を出力するアナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第１スイッチ回路と、
前記第２信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第２スイッチ回路と、
前記第１スイッチ回路がオンの状態であれば前記第１トランジスタをオフ状態に設定し得る電圧を、前記第１スイッチ回路がオフの状態において前記第１キャパシタの前記他方の端子に供給する第１電圧供給回路と、
前記第２スイッチ回路がオンの状態であれば前記第２トランジスタをオフ状態に設定し得る電圧を、前記第２スイッチ回路がオフの状態において前記第２キャパシタの前記他方の端子に供給する第２電圧供給回路と、
前記第１スイッチ回路がオフすると前記第１トランジスタの制御端子から切り離される前記第１ノードと前記第１キャパシタの前記他方の端子との間の信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記第１電圧供給回路が前記第１キャパシタの前記他方の端子へ電圧を供給するときにオフする第３スイッチ回路と、
前記第２スイッチ回路がオフすると前記第２トランジスタの制御端子から切り離される前記第２ノードと前記第２キャパシタの前記他方の端子との間の信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記第２電圧供給回路が前記第２キャパシタの前記他方の端子へ電圧を供給するときにオフする第４スイッチ回路と、
前記第１トランジスタの制御端子へデジタル信号を伝える第３信号経路に設けられ、前記出力端子からデジタル信号を出力するデジタル出力モードにおいてオンし、前記出力端子からのデジタル信号の出力を停止する動作モードにおいてオフする第５スイッチ回路と、
前記第２トランジスタの制御端子へデジタル信号を伝える第４信号経路に設けられ、前記デジタル出力モードにおいてオンし、前記出力端子からのデジタル信号の出力を停止する動作モードにおいてオフする第６スイッチ回路とを有し、
前記第１スイッチ回路、第２スイッチ回路、前記第３スイッチ回路及び前記第４スイッチ回路は、前記デジタル出力モードにおいてオフし、
前記第１電圧供給回路及び前記第２電圧供給回路は、前記デジタル出力モードにおいてそれぞれ前記電圧の供給を停止する
ことを特徴とする出力回路。
【請求項２】
前記出力端子を高インピーダンス状態とする高インピーダンスモードにおいて、前記第１トランジスタをオフ状態に設定する電圧を前記第１トランジスタの制御端子に供給する第３電圧供給回路と、
前記高インピーダンスモードにおいて、前記第２トランジスタをオフ状態に設定する電圧を前記第２トランジスタの制御端子に供給する第４電圧供給回路とを有し、
前記第１スイッチ回路及び前記第２スイッチ回路は、前記高インピーダンスモードにおいてオフし、
前記第１電圧供給回路及び前記第２電圧供給回路は、前記高インピーダンスモードにおいて前記電圧の供給を行う
ことを特徴とする請求項１に記載の出力回路。
【請求項３】
出力端子と、
電源ラインと前記出力端子との間に流れる電流の経路に設けられた第１トランジスタと、
接地ラインと前記出力端子との間に流れる電流の経路に設けられた第２トランジスタと、
前記第１トランジスタの制御端子へアナログ信号を伝える第１信号経路に設けられ、前記出力端子からアナログ信号を出力するアナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第１スイッチ回路と、
前記第２トランジスタの制御端子へアナログ信号を伝える第２信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第２スイッチ回路と、
前記出力端子に一方の端子が接続され、前記第１スイッチ回路と前記第１トランジスタの制御端子との間の前記第１信号経路上の第１ノードに他方の端子が接続された第１キャパシタと、
前記出力端子に一方の端子が接続され、前記第２スイッチ回路と前記第２トランジスタの制御端子との間の前記第２信号経路上の第２ノードに他方の端子が接続された第２キャパシタと、
前記第１スイッチ回路がオンの状態であれば前記第１トランジスタをオフ状態に設定し得る電圧を、前記第１スイッチ回路がオフの状態において前記第１キャパシタの前記他方の端子に供給する第１電圧供給回路と、
前記第２スイッチ回路がオンの状態であれば前記第２トランジスタをオフ状態に設定し得る電圧を、前記第２スイッチ回路がオフの状態において前記第２キャパシタの前記他方の端子に供給する第２電圧供給回路とを有し、
前記第１電圧供給回路は、前記出力端子を高インピーダンス状態とする高インピーダンスモードにおいて、前記第１トランジスタをオフ状態に設定する電圧を前記第１トランジスタの制御端子に供給し、
前記第２電圧供給回路は、前記高インピーダンスモードにおいて、前記第２トランジスタをオフ状態に設定する電圧を前記第２トランジスタの制御端子に供給し、
前記第１スイッチ回路及び前記第２スイッチ回路は、前記高インピーダンスモードにおいてオフする
ことを特徴とする出力回路。
【請求項４】
前記第１トランジスタの制御端子へデジタル信号を伝える第３信号経路に設けられ、前記出力端子からデジタル信号を出力するデジタル出力モードにおいてオンし、前記アナログ出力モード及び前記高インピーダンスモードにおいてオフする第５スイッチ回路と、
前記第２トランジスタの制御端子へデジタル信号を伝える第４信号経路に設けられ、前記デジタル出力モードにおいてオンし、前記アナログ出力モード及び前記高インピーダンスモードにおいてオフする第６スイッチ回路と、
前記第１キャパシタの前記他方の端子と前記第１ノードとの間の信号経路に設けられ、前記アナログ出力モード及び前記高インピーダンスモードにおいてオンし、前記デジタル出力モードにおいてオフする第７スイッチ回路と、
前記第２キャパシタの前記他方の端子と前記第２ノードとの間の信号経路に設けられ、前記アナログ出力モード及び前記高インピーダンスモードにおいてオンし、前記デジタル出力モードにおいてオフする第８スイッチ回路とを有し、
前記第１スイッチ回路及び第２スイッチ回路は、前記デジタル出力モードにおいてオフする
ことを特徴とする請求項３に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号の出力に用いられる出力回路に係り、特に、アナログ信号の位相補償用のキャパシタが出力端子に接続された出力回路に関する。
【背景技術】
【０００２】
図１５は、アナログ信号の出力に用いられる一般的な出力回路の構成を示す図である。図１５に示す出力回路では、電源ラインと出力端子の間にＰＭＯＳ型のトランジスタＭ１１が接続され、出力端子と接地ラインの間にＮＭＯＳ型のトランジスタＭ１２が接続される。トランジスタＭ１１，Ｍ１２のゲートには、差動増幅段１０１において増幅された差動信号（Ｖ１２ｐ，Ｖ１２ｎ）が入力され、この差動信号に応じた信号Ｖｏが出力端子Ｔｏから出力される。キャパシタＣ１１，Ｃ１２は、位相補償用に設けられたキャパシタであり、トランジスタＭ１１，Ｍ１２の各ゲートと出力端子Ｔｏとの間に接続される。
【０００３】
他方、図１６は、デジタル信号の出力に用いられる一般的な出力回路の構成を示す図である。図１６に示すデジタル信号の出力回路は、図１５に示すアナログ信号の出力回路と同様なトランジスタＭ１１，Ｍ１２を備えており、それぞれのゲートにインバータ回路１０２のロジック信号が入力される。信号Ｖｏの信号レベルは、ハイレベル又はローレベルとなる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１７及び図１８は、アナログ信号とデジタル信号を共通の出力端子Ｔｏから選択的に出力可能な出力回路の構成を示す図である。この出力回路は、図１５及び図１６に示す出力回路と同様の構成に加えて、スイッチ回路ＳＷ５１〜ＳＷ５４を有する。アナログ信号を出力する場合、図１７に示すように、差動増幅段１０１の出力とトランジスタＭ１１，Ｍ１２のゲートとの間の信号経路に設けられたスイッチ回路ＳＷ５１，ＳＷ５２がオンし、インバータ回路１０２の出力とトランジスタＭ１１，Ｍ１２のゲートとの間の信号経路に設けられたスイッチ回路ＳＷ５３，ＳＷ５４がオフする。デジタル信号を出力する場合は、図１８に示すように、スイッチ回路ＳＷ５１，ＳＷ５２がオフし、スイッチ回路ＳＷ５３，ＳＷ５４がオンする。
【０００５】
また、キャパシタＣ１１，Ｃ１２と出力端子Ｔｏとの間には、スイッチ回路ＳＷ５５が設けられている。スイッチ回路ＳＷ５５は、アナログ信号出力時にオンし、デジタル信号出力時にオフする。
【０００６】
この出力回路では、アナログ出力からデジタル出力へ切り替わる場合、図１８において示すようにキャパシタＣ１１，Ｃ１２が出力端子Ｔｏから切り離され、キャパシタＣ１１，Ｃ１２には電圧が保持された状態となる。その後、デジタル出力からアナログ出力へ切り替わると、キャパシタＣ１１，Ｃ１２は再び出力端子Ｔｏに接続されるが、このときトランジスタＭ１１，Ｍ１２のゲートに予期せぬ電圧が発生し、これらのトランジスタが同時にオンする場合がある。
【０００７】
例えば、出力端子Ｔｏ側の極性を正とするキャパシタＣ１１，Ｃ１２の電圧をそれぞれ「Ｖｃ１１」，「Ｖｃ１２」とし、電源電圧ＶＤＤを５［Ｖ］とする。デジタル出力からアナログ出力へ切り替わる時の電圧Ｖｃ１１，Ｖｃ１２がそれぞれ２［Ｖ］、出力端子Ｔｏの電圧Ｖｏがほぼ５［Ｖ］の場合、トランジスタＭ１１のゲート−ソース間には約２［Ｖ］、トランジスタＭ１２のゲート−ソース間には約３［Ｖ］の電圧が印加される。また、デジタル出力からアナログ出力へ切り替わる時の電圧Ｖｃ１１，Ｖｃ１２がそれぞれ−２［Ｖ］、出力端子Ｔｏの電圧Ｖｏがほぼ０［Ｖ］の場合、トランジスタＭ１１，Ｍ１２のゲート−ソース間にはそれぞれ約２［Ｖ］の電圧が印加される。何れの場合も、トランジスタＭ１１，Ｍ１２が共にオンするため、電源ラインから接地ラインへ貫通電流が流れる。
【０００８】
電源ラインから接地ラインへ大きな貫通電流が流れると、電源電圧に変動が生じ、回路動作が不安定になることがある。例えば、電源ラインの抵抗（電源の出力抵抗及び電源配線の抵抗）を５０［Ω］、貫通電流を２０［ｍＡ］とすると、貫通電流による電源電圧の低下が１［Ｖ］にも達するため、回路の動作が停止したり初期化される可能性がある。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、一端が出力端子に接続される位相補償用のキャパシタをスイッチ回路によって信号経路へ接続した場合に、出力端子の電流を制御するトランジスタに貫通電流が流れることを防止できる出力回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の発明に係る出力回路は、出力端子と、電源ラインと前記出力端子との間に流れる電流の経路に設けられた第１トランジスタと、接地ラインと前記出力端子との間に流れる電流の経路に設けられた第２トランジスタと、前記出力端子に一方の端子が接続され、前記第１トランジスタの制御端子へアナログ信号を伝える第１信号経路上の第１ノードに他方の端子が接続された第１キャパシタと、前記出力端子に一方の端子が接続され、前記第２トランジスタの制御端子へアナログ信号を伝える第２信号経路上の第２ノードに他方の端子が接続された第２キャパシタと、前記第１信号経路に設けられ、前記出力端子からアナログ信号を出力するアナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第１スイッチ回路と、前記第２信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第２スイッチ回路と、前記第１スイッチ回路がオンの状態であれば前記第１トランジスタをオフ状態に設定し得る電圧を、前記第１スイッチ回路がオフの状態において前記第１キャパシタの前記他方の端子に供給する第１電圧供給回路と、前記第２スイッチ回路がオンの状態であれば前記第２トランジスタをオフ状態に設定し得る電圧を、前記第２スイッチ回路がオフの状態において前記第２キャパシタの前記他方の端子に供給する第２電圧供給回路とを有する。
【００１１】
上記の構成によれば、前記出力端子からのアナログ信号の出力を停止する動作モードにおいて前記第１スイッチ回路がオフの状態のとき、前記第１キャパシタの前記他方の端子には、前記第１スイッチ回路がオンの状態であれば前記第１トランジスタをオフ状態に設定し得る電圧が供給され、この電圧が前記第１キャパシタによって保持される。また、前記出力端子からのアナログ信号の出力を停止する動作モードにおいて前記第２スイッチ回路がオフの状態のとき、前記第２キャパシタの前記他方の端子には、前記第２スイッチ回路がオンの状態であれば前記第２トランジスタをオフ状態に設定し得る電圧が供給され、この電圧が前記第２キャパシタにより保持される。そのため、前記アナログ出力モードへの移行する際に前記第１スイッチ回路及び前記第２スイッチ回路がオフからオンへ変化すると、前記第１トランジスタは前記第１キャパシタによって保持される電圧が制御端子へ印加されることによりオフ状態に設定され、前記第２トランジスタは前記第２キャパシタによって保持される電圧が制御端子へ印加されることによりオフ状態に設定される。従って、前記第１トランジスタと前記第２トランジスタが同時にオンせず、貫通電流が流れない。
【００１２】
上記第１の発明に係る出力回路は、前記第１スイッチ回路がオフすると前記第１トランジスタの制御端子から切り離される前記第１ノードと前記第１キャパシタの前記他方の端子との間の信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記第１電圧供給回路が前記第１キャパシタの前記他方の端子へ電圧を供給するときにオフする第３スイッチ回路と、前記第２スイッチ回路がオフすると前記第２トランジスタの制御端子から切り離される前記第２ノードと前記第２キャパシタの前記他方の端子との間の信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記第２電圧供給回路が前記第２キャパシタの前記他方の端子へ電圧を供給するときにオフする第４スイッチ回路とを有する。
【００１３】
上記の構成によれば、前記第１電圧供給回路が前記第１キャパシタの前記他方の端子へ電圧を供給するときに前記第３スイッチ回路がオフするため、前記第１ノードにつながる他の回路の出力に対して、前記第１電圧供給回路からの電圧が印加されない。また、前記第２電圧供給回路が前記第２キャパシタの前記他方の端子へ電圧を供給するときに前記第４スイッチ回路がオフするため、前記第２ノードにつながる他の回路の出力に対して、前記第２電圧供給回路からの電圧が印加されない。
【００１４】
上記第１の発明に係る出力回路は、前記第１トランジスタの制御端子へデジタル信号を伝える第３信号経路に設けられ、前記出力端子からデジタル信号を出力するデジタル出力モードにおいてオンし、前記出力端子からのデジタル信号の出力を停止する動作モードにおいてオフする第５スイッチ回路と、前記第２トランジスタの制御端子へデジタル信号を伝える第４信号経路に設けられ、前記デジタル出力モードにおいてオンし、前記出力端子からのデジタル信号の出力を停止する動作モードにおいてオフする第６スイッチ回路とを有する。前記第１スイッチ回路、第２スイッチ回路、前記第３スイッチ回路及び前記第４スイッチ回路は、前記デジタル出力モードにおいてオフする。前記第１電圧供給回路及び前記第２電圧供給回路は、前記デジタル出力モードにおいてそれぞれ前記電圧の供給を停止する。
【００１５】
上記の構成によれば、前記デジタル出力モードにおいて前記第５スイッチ回路及び前記第６スイッチ回路がオンすることにより、前記第３信号経路を介して前記第１トランジスタの制御端子へデジタル信号が伝わるとともに、前記第４信号経路を介して前記第２トランジスタの制御端子へデジタル信号が伝わるため、前記出力端子においてデジタル信号が出力される。このとき、前記第１スイッチ回路及び第２スイッチ回路がオフするため、前記第１信号経路及び前記第２信号経路にはデジタル信号が伝わらない。また、このとき、前記第３スイッチ回路及び前記第４スイッチ回路がオフすることにより、前記第１キャパシタ及び前記第２キャパシタを通過する信号の経路が遮断されるため、前記第１キャパシタ及び前記第２キャパシタの静電容量による信号の遅延が防止される。更に、このとき、前記第１電圧供給回路及び前記第２電圧供給回路が前記電圧の供給を停止するため、前記第３信号経路及び前記第４信号経路からのデジタル信号による前記第１トランジスタ及び前記第２トランジスタの制御端子の駆動が、当該電圧の供給によって妨げられない。
他方、前記出力端子からのデジタル信号の出力を停止する動作モードにおいて前記第５スイッチ回路及び前記第６スイッチ回路がオフするため、当該動作モードにおける前記第１トランジスタ及び前記第２トランジスタの制御端子の駆動が、前記第３信号経路及び前記第４信号経路からのデジタル信号によって妨げられない。
【００１６】
好適に、上記第１の発明に係る出力回路は、前記出力端子を高インピーダンス状態とする高インピーダンスモードにおいて、前記第１トランジスタをオフ状態に設定する電圧を前記第１トランジスタの制御端子に供給する第３電圧供給回路と、前記高インピーダンスモードにおいて、前記第２トランジスタをオフ状態に設定する電圧を前記第２トランジスタの制御端子に供給する第４電圧供給回路とを有してよい。前記第１スイッチ回路及び前記第２スイッチ回路は、前記高インピーダンスモードにおいてオフしてよい。前記第１電圧供給回路及び前記第２電圧供給回路は、前記高インピーダンスモードにおいて前記電圧の供給を行ってよい。
【００１７】
上記の構成によれば、前記高インピーダンスモードにおいて、前記第３電圧供給回路から前記第１トランジスタの制御端子に電圧が供給されることにより前記第１トランジスタがオフするとともに、前記第４電圧供給回路から前記第２トランジスタの制御端子に電圧が供給されることにより前記第２トランジスタがオフする。このとき、前記第１スイッチ回路及び前記第２スイッチ回路がオフするため、前記第３電圧供給回路の電圧が前記第１信号経路につながる他の回路の出力へ印加されることはなく、前記第４電圧供給回路の電圧が前記第２信号経路につながる他の回路の出力へ印加されることはない。また、このとき、前記第１電圧供給回路及び前記第２電圧供給回路によって前記電圧の供給が行われるため、前記高インピーダンスモードから前記アナログ出力モードへ移行したとき、前記第１トランジスタと前記第２トランジスタが共にオフ状態となり、貫通電流が流れない。
【００１８】
本発明の第２の発明に係る出力回路は、出力端子と、電源ラインと前記出力端子との間に流れる電流の経路に設けられた第１トランジスタと、接地ラインと前記出力端子との間に流れる電流の経路に設けられた第２トランジスタと、前記第１トランジスタの制御端子へアナログ信号を伝える第１信号経路に設けられ、前記出力端子からアナログ信号を出力するアナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第１スイッチ回路と、前記第２トランジスタの制御端子へアナログ信号を伝える第２信号経路に設けられ、前記アナログ出力モードにおいてオンし、前記出力端子からのアナログ信号の出力を停止する動作モードにおいてオフする第２スイッチ回路と、前記出力端子に一方の端子が接続され、前記第１スイッチ回路と前記第１トランジスタの制御端子との間の前記第１信号経路上の第１ノードに他方の端子が接続された第１キャパシタと、前記出力端子に一方の端子が接続され、前記第２スイッチ回路と前記第２トランジスタの制御端子との間の前記第２信号経路上の第２ノードに他方の端子が接続された第２キャパシタと、前記第１スイッチ回路がオンの状態であれば前記第１トランジスタをオフ状態に設定し得る電圧を、前記第１スイッチ回路がオフの状態において前記第１キャパシタの前記他方の端子に供給する第１電圧供給回路と、前記第２スイッチ回路がオンの状態であれば前記第２トランジスタをオフ状態に設定し得る電圧を、前記第２スイッチ回路がオフの状態において前記第２キャパシタの前記他方の端子に供給する第２電圧供給回路とを有する。前記第１電圧供給回路は、前記出力端子を高インピーダンス状態とする高インピーダンスモードにおいて、前記第１トランジスタをオフ状態に設定する電圧を前記第１トランジスタの制御端子に供給する。前記第２電圧供給回路は、前記高インピーダンスモードにおいて、前記第２トランジスタをオフ状態に設定する電圧を前記第２トランジスタの制御端子に供給する。前記第１スイッチ回路及び前記第２スイッチ回路は、前記高インピーダンスモードにおいてオフする。
【００１９】
上記の構成によれば、前記高インピーダンスモードにおいて、前記第１電圧供給回路の電圧が前記第１トランジスタの制御端子へ供給されることにより、前記第１トランジスタがオフするとともに、前記第１トランジスタをオフ状態に設定する電圧が前記第１キャパシタによって保持される。また、このとき、前記第２電圧供給回路の電圧が前記第２トランジスタの制御端子へ供給されることにより、前記第２トランジスタがオフするとともに、前記第２トランジスタをオフ状態に設定する電圧が前記第２キャパシタによって保持される。従って、前記高インピーダンスモードから前記アナログ出力モードへ移行したとき、前記第１トランジスタ及び前記第２トランジスタが共にオフするため、前記第１トランジスタと前記第２トランジスタに貫通電流は流れない。
【００２０】
好適に、上記第２の発明に係る出力回路は、前記第１トランジスタの制御端子へデジタル信号を伝える第３信号経路に設けられ、前記出力端子からデジタル信号を出力するデジタル出力モードにおいてオンし、前記アナログ出力モード及び前記高インピーダンスモードにおいてオフする第５スイッチ回路と、前記第２トランジスタの制御端子へデジタル信号を伝える第４信号経路に設けられ、前記デジタル出力モードにおいてオンし、前記アナログ出力モード及び前記高インピーダンスモードにおいてオフする第６スイッチ回路と、前記第１キャパシタの前記他方の端子と前記第１ノードとの間の信号経路に設けられ、前記アナログ出力モード及び前記高インピーダンスモードにおいてオンし、前記デジタル出力モードにおいてオフする第７スイッチ回路と、前記第２キャパシタの前記他方の端子と前記第２ノードとの間の信号経路に設けられ、前記アナログ出力モード及び前記高インピーダンスモードにおいてオンし、前記デジタル出力モードにおいてオフする第８スイッチ回路とを有してよい。前記第１スイッチ回路及び第２スイッチ回路は、前記デジタル出力モードにおいてオフしてよい。
【００２１】
上記の構成によれば、前記デジタル出力モードにおいて前記第５スイッチ回路及び前記第６スイッチ回路がオンすることにより、前記第３信号経路を介して前記第１トランジスタの制御端子へデジタル信号が伝わるとともに、前記第４信号経路を介して前記第２トランジスタの制御端子へデジタル信号が伝わるため、前記出力端子においてデジタル信号が出力される。このとき、前記第１スイッチ回路及び第２スイッチ回路がオフするため、前記第１信号経路及び前記第２信号経路にはデジタル信号が伝わらない。また、このとき、前記第７スイッチ回路及び前記第８スイッチ回路がオフすることにより、前記第１キャパシタ及び前記第２キャパシタを通過する信号の経路が遮断されるため、前記第１キャパシタ及び前記第２キャパシタの静電容量による信号の遅延が防止される。
他方、前記アナログ出力モード及び前記高インピーダンスモードにおいて前記第５スイッチ回路及び前記第６スイッチ回路がオフするため、これらの動作モードにおける前記第１トランジスタ及び前記第２トランジスタの制御端子の駆動が、前記第３信号経路及び前記第４信号経路からのデジタル信号によって妨げられない。
また、前記高インピーダンスモードにおいて前記第７スイッチ回路及び前記第８スイッチ回路がオンすることにより、前記第１トランジスタをオフ状態に設定する電圧が前記第１キャパシタによって保持されるとともに、前記第２トランジスタをオフ状態に設定する電圧が前記第２キャパシタによって保持される。そのため、前記高インピーダンスモードから前記アナログ出力モードへ移行したとき、前記第１トランジスタ及び前記第２トランジスタが共にオフ状態となり、前記第１トランジスタと前記第２トランジスタに貫通電流は流れない。
【００２２】
好適に、本発明に係る出力回路は、入力される差動信号を増幅し、増幅した差動信号の一方の信号を前記第１トランジスタの制御端子へ出力し、当該増幅した差動信号の他方の信号を前記第２トランジスタの制御端子へ出力する差動増幅段を有してよい。前記第１スイッチ回路は、前記差動増幅段と前記第１トランジスタの制御端子との間の信号経路に設けられてよい。前記第２スイッチ回路は、前記差動増幅段と前記第２トランジスタの制御端子との間の信号経路に設けられてよい。前記第１キャパシタの前記他方の端子は、前記差動増幅段と前記第１トランジスタの制御端子との間の信号経路上の前記第１ノードに接続されてよい。前記第２キャパシタの前記他方の端子は、前記差動増幅段と前記第１トランジスタの制御端子との間の信号経路上の前記第２ノードに接続されてよい。
【００２３】
好適に、上記第１の発明に係る出力回路は、入力される差動信号を増幅し、増幅した差動信号の一方の信号を前記第１トランジスタの制御端子へ出力し、当該増幅した差動信号の他方の信号を前記第２トランジスタの制御端子へ出力する差動増幅段を有してよい。前記第１スイッチ回路は、前記差動増幅段と前記第１トランジスタの制御端子との間の信号経路に設けられてよい。前記第２スイッチ回路は、前記差動増幅段と前記第２トランジスタの制御端子との間の信号経路に設けられてよい。前記第１キャパシタの前記他方の端子は、前記差動増幅段へ差動信号の一方の信号を入力する信号経路上の前記第１ノードに接続されてよい。前記第２キャパシタの前記他方の端子は、前記差動増幅段へ差動信号の他方の信号を入力する信号経路上の前記第２ノードに接続されてよい。
【発明の効果】
【００２４】
本発明によれば、一端が出力端子に接続された位相補償用のキャパシタをスイッチ回路によって信号経路へ接続した場合に、出力端子の電流を制御するトランジスタに貫通電流が流れることを防止できる。
【図面の簡単な説明】
【００２５】
【図１】第１の実施形態に係る出力回路の構成の一例を示す図であり、アナログ出力モードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図２】第１の実施形態に係る出力回路の構成の一例を示す図であり、高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図３】第１の実施形態に係る出力回路の一変形例を示す図である。
【図４】第２の実施形態に係る出力回路の構成の一例を示す図であり、アナログ出力モードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図５】第２の実施形態に係る出力回路の構成の一例を示す図であり、デジタル出力モードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図６】第２の実施形態に係る出力回路の構成の一例を示す図であり、高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図７】第２の実施形態に係る出力回路の第１変形例を示す図である。
【図８】第２の実施形態に係る出力回路の第２変形例を示す図である。
【図９】第３の実施形態に係る出力回路の構成の一例を示す図であり、アナログ出力モードにおけ各スイッチ回路と電圧供給回路の状態を示す。
【図１０】第３の実施形態に係る出力回路の構成の一例を示す図であり、高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図１１】第４の実施形態に係る出力回路の構成の一例を示す図であり、アナログ出力モードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図１２】第４の実施形態に係る出力回路の構成の一例を示す図であり、デジタル出力モードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図１３】第４の実施形態に係る出力回路の構成の一例を示す図であり、高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【図１４】第４の実施形態に係る出力回路の一変形例を示す図である。
【図１５】アナログ信号の出力に用いられる一般的な出力回路の構成を示す図である。
【図１６】デジタル信号の出力に用いられる一般的な出力回路の構成の示す図である。
【図１７】アナログ信号とデジタル信号を共通の出力端子から選択的に出力可能な従来の出力回路の構成を示す第１の図である。
【図１８】アナログ信号とデジタル信号を共通の出力端子から選択的に出力可能な出力回路の構成を示す第２の図である。
【発明を実施するための形態】
【００２６】
＜第１の実施形態＞
以下、本発明について図面を参照しながら説明する。
図１及び図２は、本発明の第１の実施形態に係る出力回路の構成の一例を示す図である。本実施形態に係る出力回路は、出力に係わる動作モードとして、出力端子Ｔｏからアナログ信号を出力するアナログ出力モードと、出力端子Ｔｏを高インピーダンス状態とする高インピーダンスモードを有する。図１はアナログ出力モードにおけるスイッチ回路（ＳＷ１〜ＳＷ４）と電圧供給回路（１１〜１４）の状態を示し、図２は高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【００２７】
図１，図２に示す出力回路は、出力端子Ｔｏと、第１トランジスタＭ１及び第２トランジスタＭ２と、差動増幅段２０と、第１キャパシタＣ１及び第２キャパシタＣ２と、第１スイッチ回路ＳＷ１と、第２スイッチ回路ＳＷ２と、第３スイッチ回路ＳＷ３と、第４スイッチ回路ＳＷ４と、第１電圧供給回路１１と、第２電圧供給回路１２と、第３電圧供給回路１３と、第４電圧供給回路１４を有する。
【００２８】
第１トランジスタＭ１は、電源電圧ＶＤＤを供給する電源ラインと出力端子Ｔｏとの間に流れる電流の経路に設けられる。図１，図２の例において、第１トランジスタＭ１はＰＭＯＳ型のトランジスタであり、ソースが電源ラインに接続され、ドレインが出力端子Ｔｏに接続される。
【００２９】
第２トランジスタＭ２は、接地ラインと出力端子Ｔｏとの間に流れる電流の経路に設けられる。図１，図２の例において、第２トランジスタＭ２はＮＭＯＳ型のトランジスタであり、ソースが接地ラインに接続され、ドレインが出力端子Ｔｏに接続される。
【００３０】
差動増幅段２０は、一対の信号Ｖ１ｐ，Ｖ２ｎからなる差動信号を入力して増幅し、その増幅結果を一対の信号Ｖ２ｐ，Ｖ２ｎからなる差動信号として出力する。信号Ｖ２ｐは、第１スイッチ回路ＳＷ１を介して第１トランジスタＭ１のゲート（制御端子）に伝わる。信号Ｖ２ｎは、第２スイッチ回路ＳＷ２を介して第２トランジスタＭ２のゲート（制御端子）に伝わる。
【００３１】
第１スイッチ回路ＳＷ１は、差動増幅段２０から第１トランジスタＭ１のゲートへ信号Ｖ２ｐを伝える信号経路（第１信号経路）に設けられる。第１スイッチ回路ＳＷ１は、アナログ出力モードにおいてオンし、高インピーダンスモードにおいてオフする。
【００３２】
第２スイッチ回路ＳＷ２は、差動増幅段２０から第２トランジスタＭ２のゲートへ信号Ｖ２ｎを伝える信号経路（第２信号経路）に設けられる。第２スイッチ回路ＳＷ２は、アナログ出力モードにおいてオンし、高インピーダンスモードにおいてオフする。
【００３３】
第１キャパシタＣ１は、アナログ出力モードにおける位相補償用のキャパシタであり、一方の端子が出力端子Ｔｏに接続される。第１キャパシタＣ１の他方の端子Ｔ１は、第１トランジスタＭ１のゲートへ信号Ｖ２ｐを伝える信号経路（第１信号経路）上の第１ノードＮ１に接続される。第１ノードＮ１は、差動増幅段２０と第１スイッチ回路ＳＷ１との間の信号経路上にあり、第１スイッチ回路ＳＷ１がオフすると第１トランジスタＭ１のゲートから切り離される。
【００３４】
第２キャパシタＣ２は、第１キャパシタＣ１と同様に、アナログ出力モードにおける位相補償用のキャパシタであり、一方の端子が出力端子Ｔｏに接続される。第２キャパシタＣ２の他方の端子Ｔ２は、第２トランジスタＭ２のゲートへ信号Ｖ２ｎを伝える信号経路（第２信号経路）上の第２ノードＮ２に接続される。第２ノードＮ２は、差動増幅段２０と第２スイッチ回路ＳＷ２との間の信号経路上にあり、第２スイッチ回路ＳＷ２がオフすると第２トランジスタＭ２のゲートから切り離される。
【００３５】
第１電圧供給回路１１は、第１スイッチ回路ＳＷ１がオンの状態であれば第１トランジスタＭ１をオフ状態に設定し得る電圧を、第１スイッチ回路ＳＷ１がオフ状態となる高インピーダンスモードにおいて、第１キャパシタＣ１の端子Ｔ１に供給する。図１，図２の例において、第１電圧供給回路１１は、第１キャパシタＣ１の端子Ｔ１と電源ラインとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンすることで、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが供給される。
【００３６】
第２電圧供給回路１２は、第２スイッチ回路ＳＷ２がオンの状態であれば第２トランジスタＭ２をオフ状態に設定し得る電圧を、第２スイッチ回路ＳＷ２がオフ状態となる高インピーダンスモードにおいて、第２キャパシタＣ２の端子Ｔ２に供給する。図１，図２の例において、第２電圧供給回路１２は、第２キャパシタＣ２の端子Ｔ２と接地ラインとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンすることで、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が供給される。
【００３７】
第３電圧供給回路１３は、高インピーダンスモードにおいて第１トランジスタＭ１をオフ状態に設定する電圧を第１トランジスタＭ１のゲートに供給する。図１，図２の例において、第３電圧供給回路１３は、電源ラインと第１トランジスタＭ１のゲートとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンし、アナログ出力モードにおいてオフする。従って、第１トランジスタＭ１のゲート電圧Ｖｇ１は、高インピーダンスモードにおいて電源電圧ＶＤＤとなる。
【００３８】
第４電圧供給回路１４は、高インピーダンスモードにおいて第２トランジスタＭ２をオフ状態に設定する電圧を第１トランジスタＭ１のゲートに供給する。図１，図２の例において、第４電圧供給回路１４は、接地ラインと第２トランジスタＭ２のゲートとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンし、アナログ出力モードにおいてオフする。従って、第２トランジスタＭ２のゲート電圧Ｖｇ２は、高インピーダンスモードにおいてゼロとなる。
【００３９】
第３スイッチ回路ＳＷ３は、第１ノードＮ１と第１キャパシタＣ１の端子Ｔ１との間の信号経路に設けられており、アナログ出力モードにおいてオンし、高インピーダンスモードにおいてオフする。
【００４０】
第４スイッチ回路ＳＷ４は、第２ノードＮ２と第２キャパシタＣ２の端子Ｔ２との間の信号経路に設けられており、アナログ出力モードにおいてオンし、高インピーダンスモードにおいてオフする。
【００４１】
各スイッチ回路（ＳＷ１〜ＳＷ４）並びに各電圧供給回路（１１〜１４）は、図示しない制御回路によって制御される。
【００４２】
上述した構成を有する本実施形態に係る出力回路の動作を説明する。
まずアナログ出力モードでは、図１に示すように、差動増幅段２０から出力される差動信号の一方の信号Ｖ２ｐが第１トランジスタＭ１のゲートに入力され、差動信号の他方の信号Ｖ２ｎが第２トランジスタＭ２のゲートに入力される。第１トランジスタＭ１のドレインとゲートの間に第１キャパシタＣ１が接続され、第２トランジスタＭ２のドレインとゲートの間に第２キャパシタＣ２が接続される。これにより、第１トランジスタＭ１と第２トランジスタＭ２のゲートが差動信号（Ｖ２ｐ，Ｖ２ｎ）によって駆動され、差動信号（Ｖ２ｐ，Ｖ２ｎ）に応じた信号Ｖｏが出力端子Ｔｏにおいて出力される。また、第１キャパシタＣ１及び第２キャパシタＣ２の位相補償の働きによって、所望の動作周波数帯域が得られる。
【００４３】
また、アナログ出力モードでは、各電圧供給回路（１１〜１４）による電圧の供給が停止される。そのため、差動増幅段２０による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、電圧供給回路（１１〜１４）の電圧によって妨げられない。
【００４４】
他方、高インピーダンスモードでは、図２に示すように、第１トランジスタＭ１及び第２トランジスタＭ２のゲートが第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２によって差動増幅段２０から切り離され、第１トランジスタＭ１のゲートに電源電圧ＶＤＤが供給され、第２トランジスタＭ２のゲートにゼロ電圧が供給される。これにより、第１トランジスタＭ１及び第２トランジスタＭ２がそれぞれオフする。
【００４５】
また、高インピーダンスモードでは、第３スイッチ回路ＳＷ３がオフすることにより第１キャパシタＣ１の端子Ｔ１が第１ノードＮ１から切り離され、この端子Ｔ１に第１電圧供給回路１１から電源電圧ＶＤＤが供給される。第１キャパシタＣ１には、出力端子Ｔｏ側を正の極性として「ＶＤＤ−Ｖｏ」の電圧が印加される。
【００４６】
更に、高インピーダンスモードでは、第４スイッチ回路ＳＷ４がオフすることにより第２キャパシタＣ２の端子Ｔ２が第２ノードＮ２から切り離され、この端子Ｔ２に第２電圧供給回路１２からゼロ電圧が供給される。第２キャパシタＣ２には、出力端子Ｔｏ側の正の極性として、ほぼ「Ｖｏ」と等しい電圧が印加される。
【００４７】
高インピーダンスモードからアナログ出力モードへ移行するとき、第１キャパシタＣ１の端子Ｔ１は第３スイッチ回路ＳＷ３及び第１スイッチ回路ＳＷ１を介して第１トランジスタＭ１のゲートに接続される。このとき端子Ｔ１の電圧は第１キャパシタＣ１によって電源電圧ＶＤＤに保持されているため、アナログ出力モードへ移行した直後も第１トランジスタＭ１はオフ状態に設定される。
【００４８】
同様に、高インピーダンスモードからアナログ出力モードへ移行するとき、第２キャパシタＣ２の端子Ｔ２は第４スイッチ回路ＳＷ４及び第２スイッチ回路ＳＷ２を介して第２トランジスタＭ２のゲートに接続される。このとき端子Ｔ２の電圧は第２キャパシタＣ２によってゼロ電圧に保持されているため、アナログ出力モードへ移行した直後も第２トランジスタＭ２はオフ状態に設定される。
【００４９】
従って、高インピーダンスモードからアナログ出力モードへの移行時には、第１トランジスタＭ１及び第２トランジスタＭ２の両方がオフ状態となるため、これらのトランジスタに貫通電流は流れない。
【００５０】
以上説明したように、本実施形態に係る出力回路によれば、高インピーダンスモードにおいて第１スイッチ回路ＳＷ１がオフの状態のとき、第１キャパシタＣ１の他方の端子Ｔ１には、第１スイッチ回路ＳＷ１がオンの状態であれば第１トランジスタＭ１をオフ状態に設定し得る電圧（ＶＤＤ）が供給され、この電圧が第１キャパシタＣ１によって保持される。また、高インピーダンスモードにおいて第２スイッチ回路ＳＷ２がオフの状態のとき、第２キャパシタＣ２の他方の端子Ｔ２には、第２スイッチ回路ＳＷ２がオンの状態であれば第２トランジスタＭ２をオフ状態に設定し得る電圧（ゼロ電圧）が供給され、この電圧が第２キャパシタＣ２により保持される。そのため、高インピーダンスモードからアナログ出力モードへの移行する際に第１スイッチ回路ＳＷ１，第２スイッチ回路ＳＷ２，第３スイッチ回路ＳＷ３及び第４スイッチ回路ＳＷ４がオフからオンへ変化すると、第１トランジスタＭ１は第１キャパシタＣ１によって保持される端子Ｔ１の電圧（ＶＤＤ）によりオフ状態に設定され、第２トランジスタＭ２は第２キャパシタＣ２によって保持される端子Ｔ２の電圧（ゼロ電圧）によりオフ状態に設定される。従って、高インピーダンスモードからアナログ出力モードへの移行する際に、第１トランジスタＭ１及び第２トランジスタＭ２が同時にオンすることによる貫通電流を効果的に防止できる。
【００５１】
また、本実施形態に係る出力回路によれば、第１電圧供給回路１１が第１キャパシタＣ１の端子Ｔ１へ電圧を供給するときに第３スイッチ回路ＳＷ３がオフするため、第１ノードＮ１につながる差動増幅段２０の出力に対して、第１電圧供給回路１１の電圧が印加されることを防止できる。また、第２電圧供給回路１２が第２キャパシタＣ２の端子Ｔ２へ電圧を供給するときに第４スイッチ回路ＳＷ４がオフするため、第２ノードＮ２につながる差動増幅段２０の出力に対して、第２電圧供給回路１２の電圧が印加されることを防止できる。
【００５２】
更に、本実施形態に係る出力回路によれば、高インピーダンスモードにおいて第３電圧供給回路１３から第１トランジスタＭ１のゲートに電圧（ＶＤＤ）が供給されるとき、第１スイッチ回路ＳＷ１がオフする。そのため、第１スイッチ回路ＳＷ１につながる差動増幅段２０の出力に対して、第３電圧供給回路１３の電圧が印加されることを防止できる。また、高インピーダンスモードにおいて第４電圧供給回路１４から第２トランジスタＭ２のゲートに電圧（ゼロ電圧）が供給されるとき、第２スイッチ回路ＳＷ２がオフする。そのため、第２スイッチ回路ＳＷ２につながる差動増幅段２０の出力に対して、第４電圧供給回路１４の電圧が印加されることを防止できる。
【００５３】
次に、本実施形態に係る出力回路の変形例について説明する。
図３は、第１の実施形態に係る出力回路の一変形例を示す図である。図３に示す出力回路は、図１，図２に示す出力回路において第１キャパシタＣ１の端子Ｔ１が接続される第１ノードＮ１を第１ノードＮ１Ｂへ変更し、第２キャパシタＣ２の端子Ｔ２が接続される第２ノードＮ２を第２ノードＮ２Ｂへ変更したものであり、他の構成は図１，図２に示す出力回路と同じである。
【００５４】
図３に示す出力回路において、第１キャパシタＣ１の端子Ｔ１が接続される第１ノードＮ１Ｂは、差動増幅段２０へ差動信号の一方の信号Ｖ１ｐを入力する信号経路上のノードである。また、第２キャパシタＣ２の端子Ｔ２が接続される第２ノードＮ２Ｂは、差動増幅段２０へ差動信号の他方の信号Ｖ１ｎを入力する信号経路上のノードである。
【００５５】
差動増幅段２０は、入力の差動信号において信号Ｖ１ｐが信号Ｖ１ｎに比べて高電位になるほど、出力の差動信号において信号Ｖ２ｐが信号Ｖ２ｎに比べて高電位となるように差動増幅を行う。従って、高インピーダンスモードにおいて第１キャパシタＣ１の端子Ｔ１が電源電圧ＶＤＤに保持され、第２キャパシタＣ２の端子Ｔ２がゼロ電圧が保持されると、高インピーダンスモードからアナログ出力モードへ移行した際に、差動増幅段２０の信号Ｖ２ｐが電源電圧ＶＤＤに近い電圧となり、信号Ｖ２ｎがゼロ電圧に近い電圧となる。これにより、高インピーダンスモードからアナログ出力モードへの移行時に第１トランジスタＭ１及び第２トランジスタＭ２が共にオフするため、貫通電流を防止できる。
【００５６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本実施形態に係る出力回路は、第１の実施形態に係る出力回路と同様なアナログ出力モードと高インピーダンスモードに加えて、出力端子Ｔｏからデジタル信号を出力するデジタル出力モードを更に有する。図４〜図６は、本実施形態に係る出力回路の構成の一例を示す図である。図４はアナログ出力モードにおけるスイッチ回路（ＳＷ１〜ＳＷ６）と電圧供給回路（１１〜１４）の状態を示し、図５はデジタル出力モードにおけるスイッチ回路と電圧供給回路の状態を示し、図６は高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【００５７】
図４〜図６に示す出力回路は、図１，図２に示す出力回路にインバータ回路３０，第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６を追加したものであり、他の構成は図１，図２に示す出力回路と同じである。
【００５８】
インバータ回路３０は、入力されるデジタル信号Ｖ３を論理反転し、デジタル信号Ｖ４として出力する。
【００５９】
第５スイッチ回路ＳＷ５は、第１トランジスタＭ１のゲートへデジタル信号Ｖ４を伝える信号経路（第３信号経路）に設けられており、デジタル出力モード（図５）においてオンし、アナログ出力モード（図４）及び高インピーダンスモード（図６）においてオフする。
【００６０】
第６スイッチ回路ＳＷ６は、第２トランジスタＭ２のゲートへデジタル信号Ｖ４を伝える信号経路（第４信号経路）に設けられており、デジタル出力モード（図５）においてオンし、アナログ出力モード（図４）及び高インピーダンスモード（図６）においてオフする。
【００６１】
第１スイッチ回路ＳＷ１，第２スイッチ回路ＳＷ２，第３スイッチ回路ＳＷ３及び第４スイッチ回路ＳＷ４は、デジタル出力モード（図５）においてそれぞれオフする。
【００６２】
第１電圧供給回路１１，第２電圧供給回路１２，第３電圧供給回路１３及び第４電圧供給回路１４は、デジタル出力モード（図５）においてそれぞれ電圧の供給を停止する。
【００６３】
上述した構成を有する本実施形態に係る出力回路の動作を説明する。
まずアナログ出力モード（図４）では、図１に示す出力回路と同様の動作により、差動増幅段２０の差動信号（Ｖ２ｐ，Ｖ２ｎ）に応じた信号Ｖｏが出力端子Ｔｏにおいて出力される。このとき、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオフするため、差動増幅段２０による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、インバータ回路３０のデジタル信号Ｖ４によって妨げられない。
【００６４】
デジタル出力モードでは、図５において示すように、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオンし、インバータ回路３０のデジタル信号Ｖ４がこれらのスイッチ回路を介して第１トランジスタＭ１及び第２トランジスタＭ２のゲートに入力される。これにより、第１トランジスタＭ１と第２トランジスタＭ２が共通のデジタル信号Ｖ４によって相補的に駆動され、デジタル信号Ｖ４を論理反転した信号Ｖｏが出力端子Ｔｏにおいて出力される。
【００６５】
このデジタル出力モードでは、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２がオフする。そのため、インバータ回路３０のデジタル信号Ｖ４による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、差動増幅段２０の差動信号（Ｖ２ｐ，Ｖ２ｎ）によって妨げられない。
【００６６】
また、デジタル出力モードでは、第３スイッチ回路ＳＷ３及び第４スイッチ回路ＳＷ４がオフする。これにより、第１キャパシタＣ１の端子Ｔ１及び第２キャパシタＣ２の端子Ｔ２がそれぞれフローティング状態となり、これらのキャパシタを通過する信号の経路が遮断される。そのため、第１キャパシタＣ１及び第２キャパシタＣ２の静電容量による信号の遅延が防止される。
【００６７】
更に、デジタル出力モードでは、各電圧供給回路（１１〜１４）による電圧の供給が停止される。そのため、インバータ回路３０による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、電圧供給回路（１１〜１４）の電圧によって妨げられない。
【００６８】
他方、高インピーダンスモード（図６）では、図２に示す出力回路と同様の動作により、第１トランジスタＭ１のゲートと第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが供給され、第２トランジスタＭ２のゲートと第２キャパシタＣ２の端子Ｔ２にゼロ電圧が供給される。そのため、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態に設定されるとともに、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが保持され、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が保持される。このとき、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオフするため、第３電圧供給回路１３及び第４電圧供給回路１４による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、インバータ回路３０のデジタル信号Ｖ４によって妨げられない。
【００６９】
本実施形態に係る出力回路では、デジタル出力モード（図５）からアナログ出力モードへ（図４）移行する場合、高インピーダンスモード（図６）を経由してアナログ出力モード（図４）へ移行する。高インピーダンスモードでは、図１，図２に示す出力回路と同様に、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが保持され、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が保持される。そのため、高インピーダンスモードからアナログ出力モードへ移行する際、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態となり、貫通電流は流れない。
【００７０】
以上説明したように、本実施形態に係る出力回路においても、高インピーダンスモードにおいて第１電圧供給回路１１及び第２電圧供給回路１２から供給される電圧が第１キャパシタＣ１及び第２キャパシタＣ２に保持される。これにより、高インピーダンスモードからアナログ出力モードへ移行する際、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフするため、貫通電流を効果的に防止できる。
【００７１】
また、本実施形態に係る出力回路によれば、第１トランジスタＭ１及び第２トランジスタＭ２のゲートへデジタル信号Ｖ４を伝える信号経路に第５スイッチ回路ＳＷ５，第６スイッチ回路ＳＷ６が設けられており、アナログ出力モードや高インピーダンスモードにおいてこれらのスイッチ回路がオフする。そのため、アナログ出力モードや高インピーダンスモードにおける第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、インバータ回路３０のデジタル信号Ｖ４によって妨げられない。
【００７２】
次に、本実施形態に係る出力回路の変形例について説明する。
図７は、第２の実施形態に係る出力回路の第１変形例を示す図である。図７に示す出力回路は、図４〜図６に示す出力回路における第３電圧供給回路１３及び第４電圧供給回路１４を省略したものであり、他の構成は図４〜図６に示す出力回路と同じである。
【００７３】
この変形例の出力回路では、デジタル出力モードからアナログ出力モードへ移行する際、図７に示す動作モードを経由する。この図７の動作モードでは、デジタル出力モードと同様にスイッチ回路ＳＷ５及びＳＷ６をオン状態、スイッチ回路ＳＷ１〜ＳＷ４をオフ状態としたまま、第１電圧供給回路１１及び第２電圧供給回路１２から第１キャパシタＣ１の端子Ｔ１及び第２キャパシタＣ２の端子Ｔ２へそれぞれ電圧を供給する。
図７に示す動作モードでは、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが保持され、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が保持される。そのため、図４と同様なアナログ出力モードへ移行する際、第１トランジスタＭ１は第１キャパシタＣ１に保持される端子Ｔ１の電圧（ＶＤＤ）によりオフ状態に設定され、第２トランジスタＭ２は第２キャパシタＣ２に保持される端子Ｔ２の電圧（ゼロ電圧）によりオフ状態に設定される。そのため、アナログ出力モードへの移行の際に、第１トランジスタＭ１及び第２トランジスタＭ２が同時にオンすることによる貫通電流を防止できる。
また、図７に示す動作モードでは、インバータ回路３０のデジタル信号Ｖ４が第１トランジスタＭ１及び第２トランジスタＭ２のゲートに供給されるため、これらのトランジスタの一方が確実にオフ状態に設定される。すなわち、図７に示す動作モードにおいて第１トランジスタＭ１及び第２トランジスタＭ２に貫通電流が流れることはない。
【００７４】
図８は、第２の実施形態に係る出力回路の第２の変形例を示す図である。図８に示す出力回路は、図４〜図６に示す出力回路において第１キャパシタＣ１の端子Ｔ１が接続される第１ノードＮ１を第１ノードＮ１Ｂへ変更し、第２キャパシタＣ２の端子Ｔ２が接続される第２ノードＮ２を第２ノードＮ２Ｂへ変更したものであり、他の構成は図４〜図６に示す出力回路と同じである。第１ノードＮ１Ｂ，第２ノードＮ２Ｂは、図３における同一符号のノードと同じである。図８に示す出力回路においても、図３に示す出力回路と同様の動作により、高インピーダンスモードからアナログ出力モードへの移行時に第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態となる。
【００７５】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
上述した実施形態に係る出力回路では、高インピーダンスモードにおいて位相補償用のキャパシタ（Ｃ１，Ｃ２）の充電とトランジスタ（Ｍ１，Ｍ２）のオフ状態への駆動をそれぞれ独立に設けた電圧供給回路により行うが、本実施形態に係る出力回路では、これを共通の電圧供給回路により行う。
【００７６】
図９，図１０は、第３の実施形態に係る出力回路の構成の一例を示す図である。図９はアナログ出力モードにおけるスイッチ回路（ＳＷ１，ＳＷ２）と電圧供給回路（１１Ａ，１２Ａ）の状態を示し、図１０は高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
図９，図１０に示す出力回路は、図１，図２に示す出力回路における第３電圧供給回路１３，第４電圧供給回路１４，第３スイッチ回路ＳＷ３及び第４スイッチ回路ＳＷ４を削除し、第１電圧供給回路１１を第１電圧供給回路１１Ａに置換し、第２電圧供給回路１２を第２電圧供給回路１２Ａに置換し、第１ノードＮ１を第１ノードＮ１Ａに変更し、第２ノードＮ２を第２ノードＮ２Ａに変更したものであり、他の構成は図１，図２に示す出力回路と同じである。
【００７７】
第１ノードＮ１Ａは、第１スイッチ回路ＳＷ１と第１トランジスタＭ１のゲートとの間の信号経路におけるノードであり、第１キャパシタＣ１の端子Ｔ１はこの第１ノードＮ１Ａに接続される。
【００７８】
第２ノードＮ２Ａは、第２スイッチ回路ＳＷ２と第２トランジスタＭ２のゲートとの間の信号経路におけるノードであり、第２キャパシタＣ２の端子Ｔ２はこの第２ノードＮ２Ａに接続される。
【００７９】
第１電圧供給回路１１Ａは、高インピーダンスモードにおいて第１トランジスタＭ１をオフ状態に設定する電圧を第１トランジスタＭ１のゲートに供給する。図９，図１０の例において、第１電圧供給回路１１Ａは、電源ラインと第１トランジスタＭ１のゲートとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンし、アナログ出力モードにおいてオフする。従って、第１トランジスタＭ１のゲート電圧Ｖｇ１は、高インピーダンスモードにおいて電源電圧ＶＤＤとなる。また、第１トランジスタＭ１のゲートと第１キャパシタＣ１の端子Ｔ１がつながっているため、ゲート電圧Ｖｇ１は第１キャパシタＣ１によって電源電圧ＶＤＤに保持される。
【００８０】
第２電圧供給回路１２Ａは、高インピーダンスモードにおいて第２トランジスタＭ２をオフ状態に設定する電圧を第２トランジスタＭ２のゲートに供給する。図９，図１０の例において、第２電圧供給回路１２Ａは、接地ラインと第２トランジスタＭ２のゲートとを接続するスイッチ回路を含んでおり、このスイッチ回路が高インピーダンスモードにおいてオンし、アナログ出力モードにおいてオフする。従って、第２トランジスタＭ２のゲート電圧Ｖｇ２は、高インピーダンスモードにおいてゼロ電圧となる。また、第２トランジスタＭ２のゲートと第２キャパシタＣ２の端子Ｔ２がつながっているため、ゲート電圧Ｖｇ２は第２キャパシタＣ２によってゼロ電圧に保持される。
【００８１】
上述した構成を有する本実施形態に係る出力回路の動作を説明する。
まずアナログ出力モードでは、図９に示すように、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２がオンし、第１電圧供給回路１１Ａ及び第２電圧供給回路１２Ａによる電圧供給が停止される。これにより、差動増幅段２０から出力される差動信号（Ｖ２ｐ，Ｖ２ｎ）が第１トランジスタＭ１及び第２トランジスタＭ２のゲートに入力されるため、差動信号（Ｖ２ｐ，Ｖ２ｎ）に応じた信号Ｖｏが出力端子Ｔｏから出力される。また、第１キャパシタＣ１及び第２キャパシタＣ２の位相補償の働きによって、所望の動作周波数帯域が得られる。
【００８２】
他方、高インピーダンスモードでは、図１０に示すように、第１トランジスタＭ１及び第２トランジスタＭ２のゲートが第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２によって差動増幅段２０から切り離される。第１トランジスタＭ１のゲートと第１キャパシタＣ１の端子Ｔ１には、第１電圧供給回路１１Ａによって電源電圧ＶＤＤが供給され、第２トランジスタＭ２のゲートと第２キャパシタＣ２の端子Ｔ２には、第２電圧供給回路１２Ａによってゼロ電圧が供給される。これにより、第１トランジスタＭ１及び第２トランジスタＭ２がそれぞれオフするともに、そのオフ状態を設定する各トランジスタのゲートの電圧が、第１キャパシタＣ１及び第２キャパシタＣ２によって保持される。
【００８３】
高インピーダンスモードでは、第１トランジスタＭ１のゲート電圧Ｖｇ１が第１キャパシタＣ１によって電源電圧ＶＤＤに保持され、第２トランジスタＭ２のゲート電圧Ｖｇ２が第２キャパシタＣ２によってゼロ電圧に保持される。これにより、高インピーダンスモードからアナログ出力モードへ移行した直後も、第１トランジスタＭ１及び第２トランジスタＭ２はオフ状態に設定される。従って、アナログ出力モードへの移行時に貫通電流は流れない。
【００８４】
以上説明したように、本実施形態に係る出力回路によれば、高インピーダンスモードにおいて、第１電圧供給回路１１Ａの電圧（ＶＤＤ）が第１トランジスタＭ１のゲートへ供給されることにより、第１トランジスタＭ１がオフするとともに、第１トランジスタＭ１をオフ状態に設定する電圧（ＶＤＤ）が第１キャパシタＣ１によって保持される。また、このとき、第２電圧供給回路１２Ａの電圧（ゼロ電圧）が第２トランジスタＭ２のゲートへ供給されることにより、第２トランジスタＭ２がオフするとともに、第２トランジスタＭ２をオフ状態に設定する電圧（ゼロ電圧）が第２キャパシタＣ２によって保持される。従って、高インピーダンスモードからアナログ出力モードへ移行したとき、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態になるため、これらのトランジスタに貫通電流が流れることを防止できる。
【００８５】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
本実施形態に係る出力回路は、第３の実施形態に係る出力回路においてデジタル出力モードを設けたものである。図１１〜図１３は、本実施形態に係る出力回路の構成の一例を示す図である。図１１はアナログ出力モードにおけるスイッチ回路（ＳＷ１，ＳＷ２，ＳＷ５〜ＳＷ８）と電圧供給回路（１１Ａ，１２Ａ）の状態を示し、図１２はデジタル出力モードにおけるスイッチ回路と電圧供給回路の状態を示し、図１３は高インピーダンスモードにおけるスイッチ回路と電圧供給回路の状態を示す。
【００８６】
図１１〜図１３に示す出力回路は、図９，図１０に示す出力回路と同様の構成に加えて、インバータ回路３０と、第５スイッチ回路ＳＷ５と、第６スイッチ回路ＳＷ６と、第７スイッチ回路ＳＷ７と、第８スイッチ回路ＳＷ８を有する。このうち、インバータ回路３０、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６は、図４〜図８に示す出力回路における同一符号の構成要素と同じものであるため、説明を省略する。
【００８７】
第７スイッチ回路ＳＷ７は、第１キャパシタＣ１の端子Ｔ１と第１ノードＮ１Ａとの間の信号経路に設けられており、アナログ出力モード及び高インピーダンスモードにおいてオンし、デジタル出力モードにおいてオフする。
【００８８】
第８スイッチ回路ＳＷ８は、第２キャパシタＣ２の端子Ｔ２と第２ノードＮ２Ａとの間の信号経路に設けられており、アナログ出力モード及び高インピーダンスモードにおいてオンし、デジタル出力モードにおいてオフする。
【００８９】
上述した構成を有する本実施形態に係る出力回路の動作を説明する。
まずアナログ出力モード（図１１）では、図９に示す出力回路と同様の動作により、差動増幅段２０の差動信号（Ｖ２ｐ，Ｖ２ｎ）に応じた信号Ｖｏが出力端子Ｔｏにおいて出力される。このとき、第７スイッチ回路ＳＷ７及び第８スイッチ回路ＳＷ８がオンするため、第１キャパシタＣ１及び第２キャパシタＣ２が位相補償用のキャパシタとして働く。また、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオフするため、差動増幅段２０による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、インバータ回路３０のデジタル信号Ｖ４によって妨げられない。
【００９０】
デジタル出力モードでは、図１２において示すように、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオンし、インバータ回路３０のデジタル信号Ｖ４がこれらのスイッチ回路を介して第１トランジスタＭ１及び第２トランジスタＭ２のゲートに入力される。これにより、第１トランジスタＭ１と第２トランジスタＭ２が共通のデジタル信号Ｖ４によって相補的に駆動され、デジタル信号Ｖ４を論理反転した信号Ｖｏが出力端子Ｔｏにおいて出力される。このとき、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２がオフするため、インバータ回路３０のデジタル信号Ｖ４による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、差動増幅段２０の差動信号（Ｖ２ｐ，Ｖ２ｎ）によって妨げられない。
【００９１】
また、デジタル出力モードでは、第７スイッチ回路ＳＷ７及び第８スイッチ回路ＳＷ８がオフする。これにより、第１キャパシタＣ１の端子Ｔ１及び第２キャパシタＣ２の端子Ｔ２がそれぞれフローティング状態となり、これらのキャパシタを通過する信号の経路が遮断される。そのため、第１キャパシタＣ１及び第２キャパシタＣ２の静電容量による信号の遅延が防止される。
【００９２】
他方、高インピーダンスモード（図１３）では、図１０に示す出力回路と同様の動作により、第１トランジスタＭ１のゲートと第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが供給され、第２トランジスタＭ２のゲートと第２キャパシタＣ２の端子Ｔ２にゼロ電圧が供給される。そのため、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態に設定されるとともに、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが保持され、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が保持される。このとき、第５スイッチ回路ＳＷ５及び第６スイッチ回路ＳＷ６がオフするため、第３電圧供給回路１３及び第４電圧供給回路１４による第１トランジスタＭ１及び第２トランジスタＭ２のゲートの駆動が、インバータ回路３０のデジタル信号Ｖ４によって妨げられない。
【００９３】
本実施形態に係る出力回路では、デジタル出力モード（図１２）からアナログ出力モードへ（図１１）移行する場合、高インピーダンスモード（図１３）を経由してアナログ出力モード（図１１）へ移行する。高インピーダンスモードでは、図９，図１０に示す出力回路と同様に、第１キャパシタＣ１の端子Ｔ１に電源電圧ＶＤＤが保持され、第２キャパシタＣ２の端子Ｔ２にゼロ電圧が保持される。そのため、高インピーダンスモードからアナログ出力モードへ移行する際、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフ状態となり、貫通電流は流れない。
【００９４】
以上説明したように、本実施形態に係る出力回路によれば、高インピーダンスモードにおいて第１電圧供給回路１１Ａ及び第２電圧供給回路１２Ａから供給される電圧が第１キャパシタＣ１及び第２キャパシタＣ２に保持される。これにより、高インピーダンスモードからアナログ出力モードへ移行する際、第１トランジスタＭ１及び第２トランジスタＭ２が共にオフするため、貫通電流を効果的に防止できる。
【００９５】
次に、本実施形態に係る出力回路の変形例について説明する。
図１４は、第４の実施形態に係る出力回路の一変形例を示す図である。図１４に示す出力回路は、図１１〜図１３に示す出力回路における第１電圧供給回路１１Ａ及び第２電圧供給回路１２Ａを第１電圧供給回路１１Ｂ及び第２電圧供給回路１２Ｂに置き換えたものである。
【００９６】
第１電圧供給回路１１Ｂは、第１電圧供給回路１１Ａと同様に、高インピーダンスモードにおいて第１トランジスタＭ１をオフ状態に設定する電圧を第１トランジスタＭ１のゲートに供給するが、その電圧を第７スイッチ回路ＳＷ７経由で第１トランジスタＭ１のゲートに供給する点で第１電圧供給回路１１Ａと異なる。
【００９７】
また、第２電圧供給回路１２Ｂは、第２電圧供給回路１２Ａと同様に、高インピーダンスモードにおいて第２トランジスタＭ２をオフ状態に設定する電圧を第２トランジスタＭ２のゲートに供給するが、その電圧を第８スイッチ回路ＳＷ８経由で第２トランジスタＭ２のゲートに供給する点で第２電圧供給回路１２Ａと異なる
【００９８】
図１４に示す出力回路においても、高インピーダンスモードにおいて第１電圧供給回路１１Ｂ及び第２電圧供給回路１２Ｂから供給される電圧が第１キャパシタＣ１及び第２キャパシタＣ２に保持されるため、図１１〜図１３に示す出力回路と同様に、第１トランジスタＭ１及び第２トランジスタＭ２の貫通電流を防止できる。
【００９９】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の実施形態のみに限定されるものではなく、更に種々のバリエーションを含んでいる。
【０１００】
例えば、上述した各実施形態におけるスイッチ回路や電圧供給部等の構成は、他の実施形態の構成に適宜置き換えてもよいし、各実施形態の構成を適宜組み合わせてもよい。
【０１０１】
また、上述した実施形態では出力段にＭＯＳ型のトランジスタを用いる例を挙げたが、本発明はこれに限定されない。本発明の他の実施形態では、例えばバイポーラトランジスタなど、他の種類のトランジスタを用いてもよい。
【符号の説明】
【０１０２】
１１，１１Ａ…第１電圧供給回路、１２，１２Ａ…第２電圧供給回路、１３…第３電圧供給回路１３、１４…第４電圧供給回路、２０…差動増幅段、３０…インバータ回路、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、ＳＷ１…第１スイッチ回路、ＳＷ２…第２スイッチ回路、ＳＷ３…第３スイッチ回路、ＳＷ４…第４スイッチ回路、ＳＷ５…第５スイッチ回路、ＳＷ６…第６スイッチ回路、ＳＷ７…第７スイッチ回路、ＳＷ８…第８スイッチ回路、Ｎ１，Ｎ１Ａ，Ｎ１Ｂ…第１ノード、Ｎ２，Ｎ２Ａ，Ｎ２Ｂ…第２ノード、Ｔｏ…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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