(57)【特許請求の範囲】
【請求項１】
入力信号を増幅させた第１増幅信号と、前記第１増幅信号よりも前記入力信号の理想的な増幅信号との信号レベルの誤差が小さく、かつ前記誤差を所定の値以内に収束させた第２増幅信号と、を出力する増幅回路と、
前記第１増幅信号をサンプルする第１サンプリング回路と、
前記第１サンプリング回路がサンプルした前記第１増幅信号をＡＤ変換し、第１デジタル信号を出力する第１ＡＤ変換器と、
前記第２増幅信号をサンプルする第２サンプリング回路と、
前記第１デジタル信号をＤＡ変換し、第１アナログ信号を出力するＤＡ変換器と、
前記第２サンプリング回路がサンプルした前記第２増幅信号から前記第１アナログ信号を減算し、第２アナログ信号を出力する減算器と、
前記第２アナログ信号をＡＤ変換し、第２デジタル信号を出力する第２ＡＤ変換器と、を備えるＡＤ変換回路。
【請求項２】
前記第１サンプリング回路が前記第１増幅信号をサンプルする動作フェーズと、前記第２サンプリング回路が前記第２増幅信号をサンプルする動作フェーズと、が異なる
請求項１に記載のＡＤ変換回路。
【請求項３】
前記増幅回路は、オペアンプを備えた逐次比較増幅器である
請求項１又は請求項２に記載のＡＤ変換回路。
【請求項４】
前記第１増幅信号は、前記逐次比較増幅器の逐次比較動作前の出力信号であり、
前記第２増幅信号は、前記逐次比較増幅器の逐次比較動作後の出力信号である、
請求項３に記載のＡＤ変換回路。
【請求項５】
前記増幅回路は、オペアンプを備えたＣＬＳ増幅器である
請求項１又は請求項２に記載のＡＤ変換回路。
【請求項６】
前記第１増幅信号は、前記ＣＬＳ増幅器のレベルシフト前の出力信号であり、
前記第２増幅信号は、前記ＣＬＳ増幅器のレベルシフト後の出力信号である、
請求項５に記載のＡＤ変換回路。
【請求項７】
前記増幅回路は、オペアンプを備えた反転増幅器である
請求項１又は請求項２に記載のＡＤ変換回路。
【請求項８】
前記増幅回路は、第１の増幅器と、第２の増幅器と、を備え、
前記第１増幅信号は、前記第１の増幅器の出力信号であり、
前記第２増幅信号は、前記第２の増幅器の出力信号である、
請求項１又は請求項２に記載のＡＤ変換回路。
【請求項９】
前記増幅回路の動作回数及び駆動電力の少なくとも一方は、前記第１デジタル信号により制御される
請求項１乃至請求項８のいずれか１項に記載のＡＤ変換回路。
【請求項１０】
前記第１ＡＤ変換器は、前記第２ＡＤ変換器と共用される
請求項１乃至請求項９のいずれか１項に記載のＡＤ変換回路。
【請求項１１】
前記第１ＡＤ変換器の入力端子を、前記第１サンプリング回路の出力端子及び前記減算器の出力端子に接続可能なスイッチを備える
請求項１０に記載のＡＤ変換回路。
【請求項１２】
前記第２ＡＤ変換器は冗長性を有する
請求項１乃至請求項１１のいずれか１項に記載のＡＤ変換回路。
【請求項１３】
請求項１乃至請求項１２のいずれか１項に記載のＡＤ変換回路を備えるパイプラインＡＤ変換器。
【請求項１４】
請求項１乃至請求項１２のいずれか１項に記載のＡＤ変換回路を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換回路、パイプラインＡＤ変換器、及び無線通信装置に関する。
【背景技術】
【０００２】
パイプラインＡＤ変換器は、一般に、残差信号をオペアンプが増幅する増幅時間と、オペアンプが増幅した残差信号を後段のステージでＡＤ変換するＡＤ変換時間と、により律速される。ＡＤ変換時間を短縮する方法として、第１のＡＤ変換器で残差信号の上位ビットをＡＤ変換し、その後、第１のＡＤ変換器のＡＤ変換結果を利用して、逐次比較ＡＤ変換器などの第２のＡＤ変換器で残差信号の下位ビットをＡＤ変換する、という方法が提案されている。この方法によれば、逐次比較ＡＤ変換器のＡＤ変換時間を短縮できるため、結果として全体のＡＤ変換時間を短縮することができる。
【０００３】
しかしながら、上記従来の方法では、第１のＡＤ変換器と、第２のＡＤ変換器と、に入力される残差信号をサンプルするタイミングが同時であったため、サンプル期間にオーバヘッドが生じ、ＡＤ変換速度が制限されていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８２８９２７号明細書
【特許文献２】米国特許第７９２４２０３号明細書
【非特許文献】
【０００５】
【非特許文献１】B.R. Gregoire et al, “An over-60 dB true rail-to-rail performance using correlated level shifting and an opamp with only 30 dB loop gain,” IEEE JSSC 2008.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＡＤ変換時間が短縮された高速なＡＤ変換回路、並びにこのＡＤ変換回路を備えるパイプラインＡＤ変換器及び無線通信装置を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係るＡＤ変換回路は、増幅回路と、第１サンプリング回路と、第１ＡＤ変換器と、第２サンプリング回路と、ＤＡ変換器と、減算器と、第２ＡＤ変換器と、を備える。増幅回路は、入力信号を増幅し、第１増幅信号と、第１増幅信号より増幅誤差が小さい第２増幅信号と、を出力する。第１サンプリング回路は、第１増幅信号をサンプルする。第１ＡＤ変換器は、第１サンプリング回路がサンプルした第１増幅信号をＡＤ変換し、第１デジタル信号を出力する。第２サンプリング回路は、第２増幅信号をサンプルする。ＤＡ変換器は、第１デジタル信号をＤＡ変換し、第１アナログ信号を出力する。減算器は、第２サンプリング回路がサンプルした第２増幅信号から第１アナログ信号を減算し、第２アナログ信号を出力する。第２ＡＤ変換器は、第２アナログ信号をＡＤ変換し、第２デジタル信号を出力する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係るＡＤ変換回路の一例を示す図。
【図２】サブレンジＡＤ変換器の動作を説明する図。
【図３】第１実施形態に係るＡＤ変換回路を備えたパイプラインＡＤ変換器の一例を示す図。
【図４】第１実施形態に係るＡＤ変換回路の動作を示すタイミングチャート。
【図５】増幅回路の第１の実施例を示す図。
【図６】図５の増幅回路の動作を示す図。
【図７】増幅回路の第２の実施例を示す図。
【図８】図７の増幅回路の動作を示す図。
【図９】増幅回路の第３の実施例を示す図。
【図１０】図９の増幅回路の動作を示す図。
【図１１】増幅回路の第４の実施例を示す図。
【図１２】第２実施形態に係るＡＤ変換回路の一例を示す図。
【図１３】増幅回路の出力信号と増幅誤差との関係を示す図。
【図１４】第３実施形態に係るＡＤ変換回路の一例を示す図。
【図１５】冗長性を有するサブレンジＡＤ変換器の動作を説明する図。
【図１６】第４実施形態に係るＡＤ変換回路の一例を示す図。
【図１７】第５実施形態に係る無線通信装置の一例を示す図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
第１実施形態に係るＡＤ変換回路について、図１〜図４を参照して説明する。図１は、本実施形態に係るＡＤ変換回路の一例を示す図である。図１に示すように、本実施形態に係るＡＤ変換回路は、増幅回路１と、第１サンプリング回路２と、第１ＡＤ変換器３と、第２サンプリング回路４と、ＤＡ変換器５と、減算器６と、第２ＡＤ変換器７と、を備える。以下では、ＡＤ変換回路の入力信号が電圧信号である場合を例に説明するが、入力信号は電流信号であってもよい。
【００１１】
増幅回路１は、入力信号Ｖｉｎを入力される。増幅回路１は、入力された入力信号Ｖｉｎを増幅し、第１増幅信号Ｖ１及び第２増幅信号Ｖ２を出力する。増幅回路１の増幅率をＧｖとすると、増幅回路１の理想的な増幅信号は、Ｖｉｎ×Ｇｖとなる。第１増幅信号Ｖ１は、入力信号Ｖｉｎを粗く増幅した信号であり、第２増幅信号Ｖ２より、理想的な増幅信号Ｖｉｎ×Ｇｖに対する増幅誤差が大きい。第２増幅信号Ｖ２は、入力信号Ｖｉｎをより細かく（精度よく）増幅した信号であり、第１増幅信号Ｖ１より、理想的な増幅信号Ｖｉｎ×Ｇｖに対する増幅誤差が小さい。
【００１２】
増幅回路１は、制御信号φ３，φ４により制御される。制御信号φ３，φ４は、クロック信号である。増幅回路１は、制御信号φ３，φ４がＨ（Ｈｉｇｈ）の間、入力信号Ｖｉｎの増幅動作を実行する。以下では、制御信号φｉがＨの期間を、フェーズｉという。第１増幅信号Ｖ１は、フェーズ３の終了時における増幅信号であり、第２増幅信号Ｖ２は、フェーズ４の終了時における増幅信号である。なお、増幅回路１の構成について、詳しくは後述する。
【００１３】
第１サンプリング回路２は、増幅回路１が出力した第１増幅信号Ｖ１を入力される。第１サンプリング回路２は、入力された第１増幅信号Ｖ１をサンプルする。第１サンプリング回路２は、例えば、サンプリング容量を備えたスイッチトキャパシタ回路により構成される。
【００１４】
第１サンプリング回路２は、制御信号φ３により制御される。第１サンプリング回路２は、フェーズ３の間、第１増幅信号Ｖ１のサンプリング動作を実行する。その後、第１サンプリング回路２は、フェーズ３の終了時にサンプルした第１増幅信号Ｖ１をホールドし、出力する。
【００１５】
第１ＡＤ変換器３（ＡＤＣ１）は、第１サンプリング回路２の出力信号、すなわち、第１サンプリング回路２がフェーズ３の終了時にサンプルした第１増幅信号Ｖ１を入力される。第１ＡＤ変換器３は、入力された第１増幅信号Ｖ１をＡＤ変換し、第１デジタル信号Ｄ１を出力する。第１デジタル信号Ｄ１は、入力信号ＶＩＮの上位ビットのＡＤ変換結果に相当する。
【００１６】
第１ＡＤ変換器３は、制御信号φ４により制御される。第１ＡＤ変換器３は、フェーズ４の間、第１増幅信号Ｖ１のＡＤ変換を実行する。以下では、第１ＡＤ変換器３の分解能はＭビットであり、第１デジタル信号Ｄ１はＭビットのデジタル信号であるものとする。
【００１７】
第２サンプリング回路４は、増幅回路１が出力した第２増幅信号Ｖ２を入力される。第２サンプリング回路４は、入力された第２増幅信号Ｖ２をサンプルする。第２サンプリング回路４は、例えば、サンプリング容量を備えたスイッチトキャパシタ回路により構成される。
【００１８】
第２サンプリング回路４は、制御信号φ４により制御される。第２サンプリング回路４は、フェーズ４の間、第２増幅信号Ｖ２のサンプリング動作を実行する。その後、第２サンプリング回路４は、フェーズ４の終了時にサンプルした第２増幅信号Ｖ２をホールドし、出力する。
【００１９】
ＤＡ変換器５（ＤＡＣ）は、第１ＡＤ変換器３が出力した第１デジタル信号Ｄ１を入力される。ＤＡ変換器５は、入力された第１デジタル信号Ｄ１をＤＡ変換し、第１アナログ信号Ａ１を出力する。ＤＡ変換器５は、容量ＤＡＣであってもよいし、抵抗ＤＡＣであってもよい。ＤＡ変換器５の分解能は、Ｍビットである。
【００２０】
減算器６は、第２サンプリング回路４の出力信号、すなわち、第２サンプリング回路４がフェーズ４の終了時にサンプルした第２増幅信号Ｖ２と、ＤＡ変換器５が出力した第１アナログ信号Ａ１と、を入力される。減算器６は、第２増幅信号Ｖ２から第１アナログ信号Ａ１を減算し、第２アナログ信号Ａ２を出力する。第２アナログ信号Ａ２は、入力信号Ｖｉｎから、上位ビットのＡＤ変換結果を減算した残差信号に相当する。
【００２１】
第２ＡＤ変換器７（ＡＤＣ２）は、減算器６が出力した第２アナログ信号Ａ２を入力される。第２ＡＤ変換器７は、入力された第２アナログ信号Ａ２をＡＤ変換し、第２デジタル信号Ｄ２を出力する。第２デジタル信号Ｄ２は、入力信号Ｖｉｎの下位ビットのＡＤ変換結果に相当する。
【００２２】
第２ＡＤ変換器７は、制御信号φ１〜φ３により制御される。第２ＡＤ変換器７は、フェーズ１〜３の間、第２アナログ信号Ａ２のＡＤ変換を実行する。以下では、第２ＡＤ変換器７の分解能はＬビットであり、第２デジタル信号Ｄ２はＬビットのデジタル信号であるものとする。
【００２３】
本実施形態に係るＡＤ変換回路では、第１デジタル信号Ｄ１及び第２デジタル信号Ｄ２の和が入力信号ＶｉｎのＡＤ変換結果となる。第１デジタル信号Ｄ１及び第２デジタル信号Ｄ２の合算は、後段のデジタル回路が実行すればよい。
【００２４】
なお、第１ＡＤ変換器３及び第２ＡＤ変換７は、例えば、フラッシュＡＤ変換器、逐次比較ＡＤ変換器、パイプラインＡＤ変換器、デルタシグマＡＤ変換器などであるが、これに限られない。また、第１増幅信号Ｖ１は、第２増幅信号Ｖ２に比べて増幅誤差が大きいため、第１ＡＤ変換器３の分解能Ｍは、第２ＡＤ変換器７の分解能Ｌより小さいのが好ましい。
【００２５】
本実施形態に係るＡＤ変換回路において、第１ＡＤ変換器３、ＤＡ変換器５、減算器６、及び第２ＡＤ変換器７は、一般的なサブレンジＡＤ変換器と同様の動作をする。図２は、サブレンジＡＤ変換器の動作を説明する概念図である。
【００２６】
図２の例では、サブレンジＡＤ変換器は、２ビットの分解能を有するＡＤＣ１（第１ＡＤ変換器３に相当）と、ＤＡＣ（ＤＡ変換器５及び減算器６に相当）と、２ビットの分解能を有するＡＤＣ２（第２ＡＤ変換器７に相当）と、により構成される。ＡＤＣ１のフルスケールは−Ｖｒｅｆ〜Ｖｒｅｆであり、ＡＤＣ２のフルスケールは０〜Ｖｒｅｆ／２である。
【００２７】
このサブレンジＡＤ変換器に入力信号Ｖｉｎが入力されると、まず、ＡＤＣ１が２ビットの粗いＡＤ変換を実行する。図２の例では、ＡＤＣ１は、Ｖｒｅｆ／２以上Ｖｒｅｆ以下に対応するＡＤ変換結果［１１］を出力する。ＡＤＣ１の出力は、入力信号Ｖｉｎの上位ビットのＡＤ変換結果に相当する。
【００２８】
次に、ＤＡＣが、入力信号ＶｉｎからＡＤＣ１のＡＤ変換結果を減算する残差演算を実行する。ＤＡＣが減算する量は、ＡＤＣ１のＡＤ変換結果によって決まる。ＤＡＣは、残差後の値が、ＡＤＣ２のフルスケールに収まるように残差演算を行う。
【００２９】
図２の例では、ＤＡＣは、ＡＤ変換結果［１１］に基づいて、ＶｉｎからＶｒｅｆ／２を減算する。これにより、ＡＤＣ２には、Ｖｉｎ−Ｖｒｅｆ／２が入力される。
【００３０】
そして、ＡＤＣ２が２ビットの細かいＡＤ変換を実行する。図２の例では、ＡＤＣ２は、Ｖｒｅｆ／４以上３Ｖｒｅｆ／８以下に対応するＡＤ変換結果［１０］を出力する。ＡＤＣ２の出力は、入力信号Ｖｉｎの下位ビットのＡＤ変換結果に相当する。
【００３１】
結果として、このサブレンジＡＤ変換器による入力信号ＶｉｎのＡＤ変換結果は、［１１１０］となる。上述の通り、本実施形態に係るＡＤ変換回路では、第１ＡＤ変換器３がＡＤＣ１として動作し、ＤＡ変換器５及び減算器６がＤＡＣとして動作し、第２ＡＤ変換器７がＡＤＣ２として動作する。
【００３２】
次に、本実施形態に係るＡＤ変換回路の動作について、図３及び図４を参照して説明する。図３は、本実施形態に係るＡＤ変換回路を備えたパイプラインＡＤ変換器の一例を示す図である。図３の例では、パイプラインＡＤ変換器は、第１ステージ（1st stage）と、第２ステージ（2nd stage）と、の２つのパイプラインステージを備える。
【００３３】
第１ステージは、サンプルホールド回路８（Ｓ／Ｈ１）と、サンプルホールド回路９（Ｓ／Ｈ２）と、ＡＤ変換器１０（ＡＤＣ０）と、ＤＡ変換器１１（ＤＡＣ）と、減算器１２と、本実施形態に係るＡＤ変換回路の増幅回路１と、を備える。
【００３４】
サンプルホールド回路８，９は、並列に接続されており、制御信号φ１により制御され、フェーズ１の間、パイプラインＡＤ変換器の入力信号ＶＩＮをサンプルする。その後、サンプルホールド回路８，９は、サンプルした入力信号ＶＩＮをホールドし、出力する。
【００３５】
ＡＤ変換器１０は、制御信号φ２により制御され、フェーズ２の間、サンプルホールド回路８がサンプルした入力信号ＶＩＮをＡＤ変換し、デジタル信号Ｄ０を出力する。ＡＤ変換器１０の分解能はＫビットであり、デジタル信号Ｄ０はＫビットのデジタル信号であるものとする。ＡＤ変換器１０は、例えば、フラッシュＡＤ変換器や逐次比較ＡＤ変換器などであるが、これに限られない。
【００３６】
ＤＡ変換器１１は、ＡＤ変換器１０が出力したデジタル信号Ｄ０をＤＡ変換し、アナログ信号Ａ０を出力する。
【００３７】
減算器１２は、サンプルホールド回路９がサンプルした入力信号ＶＩＮから、ＤＡ変換器１１が出力したアナログ信号Ａ０を減算し、残差信号を出力する。減算器１２が出力する残差信号が、本実施形態に係る増幅回路１の入力信号Ｖｉｎに相当する。
【００３８】
図４は、図３のパイプラインＡＤ変換器の動作を示すタイミングチャートである。図３のパイプラインＡＤ変換器は、図４に示すように、制御信号φ１〜φ４にそれぞれ対応する４つのフェーズ（Ｐｈａｓｅ）１〜４を有する。すなわち、フェーズ１〜４により、１サイクルの動作が構成される。以下では、１サイクル目の動作が開始された場合を例に説明する。
【００３９】
まず、フェーズ１において、第１ステージのサンプルホールド回路８，９が、それぞれ入力信号ＶＩＮをサンプルする。サンプルホールド回路８，９は、フェーズ１の終了時にサンプルした入力信号ＶＩＮをホールドする。
【００４０】
次に、フェーズ２において、ＡＤ変換器１０（ＡＤＣ０）が、サンプルホールド回路８が出力した入力信号ＶＩＮをＡＤ変換し、Ｋビットのデジタル信号Ｄ０を出力する。また、ＤＡ変換器１１が、デジタル信号Ｄ０をＤＡ変換し、アナログ信号Ａ０を出力する。さらに、減算器１２が、サンプルホールド回路９が出力した入力信号ＶＩＮからアナログ信号Ａ０を減算し、残差信号Ｖｉｎを出力する。サンプルホールド回路９は、フェーズ２の終了時の残差信号Ｖｉｎをホールドする。
【００４１】
続いて、フェーズ３において、増幅回路１が、残差信号Ｖｉｎを粗く増幅し、第１増幅信号Ｖ１を出力する。図３の例では、第１ステージのＡＤ変換器１０の分解能がＫビットであるため、増幅回路１の増幅率は２Ｋである。この場合、第１増幅信号Ｖ１は、Ｖｉｎ×２Ｋに粗く近づけた信号となる。
【００４２】
一方、フェーズ３において、第２ステージの第１サンプリング回路２が、増幅回路１が出力した第１増幅信号Ｖ１をサンプルする。第１サンプリング回路２は、フェーズ３の終了時にサンプルした第１増幅信号Ｖ１をホールドする。
【００４３】
そして、フェーズ４において、増幅回路１が、残差信号Ｖｉｎを細かく（精度よく）増幅し、第２増幅信号Ｖ２を出力する。また、第２ステージの第２サンプリング回路４が、増幅回路１が出力した第２増幅信号Ｖ２をサンプルする。第２サンプリング回路４は、フェーズ４の終了時にサンプルした第２増幅信号Ｖ２をホールドする。
【００４４】
一方、フェーズ４において、第２ステージの第１ＡＤ変換器３（ＡＤＣ１）が、第１サンプリング回路２が出力した第１増幅信号Ｖ１をＡＤ変換し、Ｍビットの第１デジタル信号Ｄ１を出力する。第１デジタル信号Ｄ１は、第２ステージの上位ビットのＡＤ変換結果に相当する。また、ＤＡ変換器５が、デジタル信号Ｄ１をＤＡ変換し、第１アナログ信号Ａ１を出力する。さらに、減算器６が、第２サンプリング回路４が出力した第２増幅信号Ｖ２から第１アナログ信号Ａ１を減算し、第２アナログ信号Ａ２をする。第２アナログ信号Ａ２は、第２ステージの残差信号に相当する。第２サンプリング回路４は、フェーズ４の終了時のアナログ信号Ａ２をホールドする。
【００４５】
以上で、１サイクル目の動作が終了し、２サイクル目の動作が開始する。第１ステージの動作は、１サイクル目と同様である。これに対して、第２ステージでは、２サイクル目の第１フェーズ〜第３フェーズにおいて、第２ＡＤ変換器７（ＡＤＣ２）が、第２サンプリング回路４が出力した第２アナログ信号Ａ２をＡＤ変換し、Ｌビットの第２デジタル信号Ｄ２を出力する。第２デジタル信号Ｄ２は、第２ステージの下位ビットのＡＤ変換結果に相当する。
【００４６】
以上で、図３のパイプラインＡＤ変換器による、１サイクル目の入力信号ＶＩＮのＡＤ変換が終了する。入力信号ＶＩＮは、Ｎ（＝Ｋ＋Ｍ＋Ｌ）ビットにＡＤ変換される。
【００４７】
以降の第２ステージの動作は１サイクル目と同様である。例えば、フェーズ３において、第１サンプリング回路２が、２サイクル目の入力信号ＶＩＮに応じた第１増幅信号Ｖ１をサンプルする。
【００４８】
以上説明した通り、本実施形態に係るＡＤ変換回路は、フェーズ４において第１ＡＤ変換器３が上位ビットのＡＤ変換を実行し、フェーズ１〜３において第２ＡＤ変換器７が下位ビットのＡＤ変換を実行する。すなわち、本実施形態に係るＡＤ変換回路は、フェーズ１〜４の間、常にＡＤ変換を実行することができる。
【００４９】
これは、第１増幅信号Ｖ１が第１サンプリング回路２によりサンプルされる動作フェーズと、第２増幅信号Ｖ２が第２サンプリング回路４によりサンプルされる動作フェーズと、が異なるためである。図４に示すように、第１増幅信号Ｖ１はフェーズ３においてサンプルされ、第２増幅信号Ｖ２はフェーズ４においてサンプルされる。
【００５０】
この結果、本実施形態に係るＡＤ変換回路は、サンプル期間にオーバヘッドが生じない。したがって、本実施形態に係るＡＤ変換回路は、サンプル期間中にＡＤ変換を実行できない従来のＡＤ変換回路に比べて、ＡＤ変換を可能な時間（変換可能時間）が長くなる。
【００５１】
変換可能時間が短い従来のＡＤ変換回路では、第２ＡＤ変換器７としてＡＤ変換時間が長いＡＤ変換器（逐次比較ＡＤ変換器など）を用いた場合、変換可能時間が不足し、第２ＡＤ変換器７のＡＤ変換時間を確保するために、変換可能時間を長くする必要があった。この結果、従来のＡＤ変換回路は、ＡＤ変換時間が長くなった。
【００５２】
これに対して、本実施形態に係るＡＤ変換回路では、第２ＡＤ変換器７としてＡＤ変換時間が長いＡＤ変換器を用いた場合であっても、変換可能時間が不足しなくなる。結果として、従来のＡＤ変換回路より、本実施形態に係るＡＤ変換回路のＡＤ変換時間は短くなる。したがって、本実施形態に係るＡＤ変換回路は、ＡＤ変換時間を短縮し、高速にＡＤ変換を実行することができる。
【００５３】
また、従来のＡＤ変換回路では、１：１のディーティ比を有する２つのクロック信号により、増幅フェーズと変換フェーズとが形成された。このようなＡＤ変換回路では、クロック信号のディーティ比を変化させることにより、変換フェーズを等価的に長くすることが可能である。すなわち、１サイクルの時間を変化させることなく、変換可能時間を長くすることが可能であった。
【００５４】
しかしながら、クロック信号のディーティ比を変更するディーティ変更回路は、消費電力が大きいという問題があった。これに対して、本実施形態では、クロック信号のディーティ比を変化させることなく、変換可能時間を長くすることができる。したがって、本実施形態によれば、ＡＤ変換回路を高速化しつつ、消費電力の増大を抑制することができる。
【００５５】
なお、以上の説明では、第２ＡＤ変換器７は、フェーズ１〜３においてＡＤ変換を実行したが、フェーズ１〜３の一部の期間にＡＤ変換を実行してもよい。また、図３のＡＤ変換器１０は、フェーズ２ではなく、フェーズ３の開始時にＡＤ変換を実行してもよい。この場合、サンプルホールド回路８，９は、フェーズ１，２において、入力信号ＶＩＮをサンプルしてもよい。さらに、パイプラインＡＤ変換器は、３つ以上のパイプラインステージを備えてもよい。
【００５６】
以下、増幅回路１の実施例について説明する。
【００５７】
（第１の実施例）
増幅回路１の第１の実施例について、図５及び図６を参照して説明する。図５は、本実施例に係る増幅回路１の一例を示す図である。図５に示すように、増幅回路１は、オペアンプを備えた逐次比較増幅器であり、オペアンプ１３と、帰還容量ＣＦと、スイッチＳＷ１と、比較器１４と、論理回路１５と、ＤＡＣ１６と、を備える。比較器１４と、論理回路１５と、ＤＡＣ１６と、により逐次比較回路が構成される。
【００５８】
オペアンプ１３は、反転入力端子がノードＮ１に接続され、非反転入力端子が基準電圧線に接続され、出力端子がスイッチＳＷ１の一端に接続されている。ノードＮ１は、増幅回路１の入力端子に相当し、入力信号Ｖｉｎが入力される。基準電圧線は、例えば、接地線である。オペアンプ１３の利得はＡであるものとする。
【００５９】
帰還容量ＣＦは、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。ノードＮ２は、増幅回路１の出力端子に相当し、増幅信号Ｖ１，Ｖ２が出力される。
【００６０】
スイッチＳＷ１は、一端がオペアンプ１３の出力端子に接続され、他端がノードＮ２に接続されている。スイッチＳＷ１は、制御信号φ３により制御され、フェーズ３の間、オンになる。
【００６１】
比較器１４は、一端がノードＮ１に接続され、他端が基準電圧線に接続されている。比較器１４は、出力端子から、ノードＮ１の電圧ＶＸと、基準電圧と、の比較結果を出力する。
【００６２】
論理回路１５は、入力端子が比較器１４の出力端子に接続され、出力端子がＤＡＣ１６の入力端子に接続される。論理回路１６は、比較器１４から入力された比較結果に応じて、ＤＡＣ１６を制御する。論理回路１５は、制御信号φ５により制御される。制御信号φ５は、フェーズ４の間、所定の時間間隔でオンオフするクロック信号である。
【００６３】
ＤＡＣ１６は、入力端子が論理回路１５の出力端子に接続され、出力端子がノードＮ２に接続される。ＤＡＣ１６は、論理回路１５により制御され、比較結果に応じたアナログ信号を出力する。これにより、ノードＮ２の出力信号が制御される。
【００６４】
図６は、図５の増幅回路１の動作を示す図である。まず、フェーズ３において、スイッチＳＷ１がオンになり、入力信号Ｖｉｎがオペアンプ１３により増幅される。図６に示すように、増幅回路１のフェーズ３の終了時の出力信号Ｖｏｕｔが、第１増幅信号Ｖ１として第１サンプリング回路２によりサンプルされる。第１増幅信号Ｖ１は、オペアンプ１３の性質上、理想的な増幅信号Ｖｉｎ×Ｇｖに対して、Ｖｏｕｔ／Ａの増幅誤差を有する。
【００６５】
次に、フェーズ４において、スイッチＳＷ１がオフになり、論理回路１５に制御信号φ５が入力され、逐次比較回路が逐次比較動作を実行する。すなわち、比較器１４が電圧ＶＸと基準電圧とを比較し、論理回路１５が比較結果に基づいて、電圧ＶＸが基準電圧に近づくようにＤＡＣ１６を制御し、ＤＡＣ１６がアナログ信号を出力して出力信号Ｖｏｕｔを制御する。
【００６６】
逐次比較回路は、このような逐次比較動作を、制御信号φ５がＨになる度に繰り返す。これにより、電圧ＶＸが基準電圧に漸近し、結果として、出力信号Ｖｏｕｔが理想的な増幅信号Ｖｉｎ×Ｇｖに漸近する。そして、フェーズ４の終了時の出力信号Ｖｏｕｔが、第２増幅信号Ｖ２として第２サンプリング回路４にサンプルされる。
【００６７】
第２増幅信号Ｖ２と、理想的な増幅信号Ｖｉｎ×Ｇｖと、の増幅誤差は、ＤＡＣ１６のＬＳＢ以内に収束する。この増幅誤差は、第１増幅信号Ｖ１の増幅誤差（Ｖｏｕｔ／Ａ）より小さくなる。
【００６８】
以上説明した通り、逐次比較回路を備えたオペアンプ１３により、増幅回路１を構成することができる。第１増幅信号Ｖ１は、逐次比較動作前の出力信号Ｖｏｕｔとなり、第２増幅信号Ｖ２は、逐次比較動作後の出力信号Ｖｏｕｔとなる。
【００６９】
なお、本実施例において、制御信号φ５は、制御信号φ４とは異なるクロック信号であってもよいし、制御信号φ４から生成されたクロック信号であってもよい。
【００７０】
（第２の実施例）
増幅回路１の第２の実施例について、図７及び図８を参照して説明する。図７は、本実施例に係る増幅回路１の一例を示す図である。図７に示すように、増幅回路１は、オペアンプを備えたＣＬＳ（Correlated Level Shifting）増幅器であり、オペアンプ１３と、帰還容量ＣＦと、レベルシフト容量ＣＣＬＳと、スイッチＳＷ１〜ＳＷ３と、を備える。オペアンプ１３、スイッチＳＷ１、及び帰還容量ＣＦは、第１の実施例と同様である。
【００７１】
スイッチＳＷ２は、一端がオペアンプ１３の出力端子に接続され、他端がノードＮ３に接続されている。スイッチＳＷ２は、制御信号φ４により制御され、フェーズ４の間、オンになる。
【００７２】
スイッチＳＷ３は、一端がノードＮ３に接続され、他端が基準電圧線に接続されている。スイッチＳＷ３は、制御信号φ３により制御され、フェーズ３の間、オンになる。
【００７３】
レベルシフト容量ＣＣＬＳは、一端がノードＮ３に接続され、他端がノードＮ２に接続されている。レベルシフト容量ＣＣＬＳは、フェーズ４において、増幅回路１の出力信号Ｖｏｕｔをレベルシフトする。
【００７４】
図８は、図７の増幅回路１の動作を示す図である。まず、フェーズ３において、スイッチＳＷ１がオンになり、入力信号Ｖｉｎがオペアンプ１３により増幅される。図８に示すように、増幅回路１のフェーズ３の終了時の出力信号Ｖｏｕｔが、第１増幅信号Ｖ１として第１サンプリング回路２によりサンプルされる。第１増幅信号Ｖ１は、オペアンプ１３の性質上、理想的な増幅信号Ｖｉｎ×Ｇｖに対して、Ｖｏｕｔ／Ａの増幅誤差を有する。
【００７５】
次に、フェーズ４において、スイッチＳＷ１がオフになり、スイッチＳＷ２，ＳＷ３がオンになる。これにより、図８に示すように、出力信号Ｖｏｕｔがレベルシフトされる。その後、レベルシフト後の出力信号Ｖｏｕｔを基準に、オペアンプ１３が入力信号Ｖｉｎを増幅する。これにより、出力信号Ｖｏｕｔが理想的な増幅信号Ｖｉｎ×Ｇｖに漸近する。そして、フェーズ４の終了時の出力信号Ｖｏｕｔが、第２増幅信号Ｖ２として第２サンプリング回路４にサンプルされる。
【００７６】
第２増幅信号Ｖ２は、理想的な増幅信号Ｖｉｎ×Ｇｖに対して、Ｖｉｎ／Ａ２の増幅誤差を有する。この増幅誤差は、第１増幅信号Ｖ１の増幅誤差（Ｖｏｕｔ／Ａ）より小さくなる。
【００７７】
以上説明した通り、ＣＬＳ増幅器により、増幅回路１を構成することができる。第１増幅信号Ｖ１は、レベルシフト前の出力信号Ｖｏｕｔとなり、第２増幅信号Ｖ２は、レベルシフト後の出力信号Ｖｏｕｔとなる。
【００７８】
（第３の実施例）
増幅回路１の第３の実施例について、図９及び図１０を参照して説明する。第１及び第２の実施例では、増幅回路１は、２つの増幅フェーズを有し、入力信号Ｖｉｎを２段階で増幅するものであった。これに対して、本実施例では、増幅回路１は、入力信号Ｖｉｎを１段階で増幅する一般的な反転増幅器である。
【００７９】
図９は、本実施例に係る増幅回路１の一例を示す図である。図９に示すように、増幅回路１は、オペアンプ１３と、帰還容量ＣＦと、を備える。オペアンプ１３及び帰還容量ＣＦは、第２の実施例と同様である。
【００８０】
図１０は、図９の増幅回路１の動作を示す図である。本実施例では、図１０に示すように、フェーズ３の終了時における出力信号Ｖｏｕｔ１が、第１増幅信号Ｖ１として第１サンプリング回路２によりサンプルされる。また、フェーズ４の終了時における出力信号Ｖｏｕｔ２が、第２増幅信号Ｖ２として第２サンプリング回路４によりサンプルされる。図１０からわかるように、第２増幅信号Ｖ２の増幅誤差は、第１増幅信号Ｖ１の増幅誤差より小さくなる。
【００８１】
以上説明した通り、オペアンプ１３を備えた一般的な増幅回路により、増幅回路１を構成することができる。このとき、第１増幅信号Ｖ１の増幅誤差は、Ｖｏｕｔ１／Ａとなり、第２増幅信号Ｖ２の増幅誤差は、Ｖｏｕｔ２／Ａ２となる。
【００８２】
（第４の実施例）
増幅回路１の第４の実施例について、図１１を参照して説明する。第１〜第３の実施例では、増幅回路１は、１つの増幅器（オペアンプ）を備えた。これに対して、本実施例では、増幅回路１は、２つの増幅器を備える。図１１は、本実施例に係る増幅回路１の一例を示す図である。図１１に示すように、増幅回路１は、増幅器１７，１８を備える。
【００８３】
増幅器１７（第１の増幅器）は、オペアンプなどの任意の増幅器である。増幅器１７は、入力信号Ｖｉｎを入力され、入力された入力信号Ｖｉｎを増幅し、出力信号Ｖｏｕｔを出力する。フェーズ３の終了時の増幅器１７の出力信号Ｖｏｕｔが、第１増幅信号Ｖ１として第１サンプリング回路２にサンプルされる。
【００８４】
増幅器１８（第２の増幅器）は、オペアンプなどの任意の増幅器である。増幅器１８は、入力信号Ｖｉｎを入力され、入力された入力信号Ｖｉｎを増幅し、出力信号Ｖｏｕｔを出力する。フェーズ４の終了時の増幅器１８の出力信号Ｖｏｕｔが、第２増幅信号Ｖ２として第２サンプリング回路４にサンプルされる。
【００８５】
増幅器１７，１８は、同じ種類の増幅器であってもよいし、異なる種類の増幅器であってもよい。また、増幅器１７，１８は、同一の入力信号Ｖｉｎを入力されてもよいし、オフセットを付けた増幅信号Ｖｉｎを入力されてもよい。いずの場合も、第２増幅信号Ｖ２は、第１増幅信号Ｖ１より小さな増幅誤差を有する信号となる。このような第１増幅信号Ｖ１及び第２増幅信号Ｖ２を得るために、本実施例では、増幅器１８は、増幅器１７より増幅精度が高いのが好ましい。
【００８６】
以上説明した通り、２つの増幅器１７，１８により、増幅回路１を構成することができる。
【００８７】
（第２実施形態）
第２実施形態に係るＡＤ変換回路について、図１２及び図１３を参照して説明する。図１２は、本実施形態に係るＡＤ変換回路の一例を示す図である。図１２に示すように、本実施形態に係るＡＤ変換回路は、制御回路１９を備える。他の構成は、第１実施形態と同様である。
【００８８】
制御回路１９は、第１ＡＤ変換器３からＡＤ変換結果（第１デジタル信号Ｄ１）を入力される。制御回路１９は、入力された第１デジタル信号Ｄ１に基づいて、増幅回路１を制御する。
【００８９】
上述の通り、増幅回路１がオペアンプにより構成された場合、増幅回路１の出力信号Ｖｏｕｔの増幅誤差は、Ｖｏｕｔ／Ａとなる。したがって、図１３に示すように、第１増幅信号Ｖ１の増幅誤差は、Ｖ１／Ａとなる。
【００９０】
第１デジタル信号Ｄ１は、第１増幅信号Ｖ１のＡＤ変換結果であるから、第１デジタル信号Ｄ１に基づいて、増幅誤差Ｖ１／Ａを推定することができる。例えば、図１３の例では、第１デジタル信号Ｄ１が［１１］の場合、増幅誤差がＶｒｅｆ／２Ａ以上Ｖｒｅｆ／Ａ以下であることがわかる。
【００９１】
そこで、制御回路１９は、第１デジタル信号Ｄ１に基づいて、増幅回路１を制御する。例えば、第１の実施例に係る増幅回路１の場合、第１デジタル信号Ｄ１に基づいて、逐次比較動作の回数を制御することが考えられる。
【００９２】
具体的には、制御回路１９は、第１デジタル信号Ｄ１から推定される増幅誤差が大きいほど、逐次比較動作の回数を増やし、増幅誤差が小さいほど、逐次比較動作の回数を減らせばよい。これにより、増幅回路１の逐次比較動作の回数が適切に制御され、増幅回路１が余計な逐次比較動作を行わなくなるため、増幅回路１の消費電力を低減することができる。
【００９３】
また、第２実施例及び第３実施例に係る増幅回路１の場合、第１デジタル信号Ｄ１に基づいて、オペアンプ１３の駆動電力を制御することが考えられる。
【００９４】
具体的には、制御回路１９は、第１デジタル信号Ｄ１から推定される増幅誤差が大きいほど、駆動電力を大きくし、増幅誤差が小さいほど、駆動電力を小さくすればよい。これにより、第２増幅信号Ｖ２の増幅誤差をより小さくし、結果として、ＡＤ変換回路によるＡＤ変換精度を向上させることができる。
【００９５】
なお、制御回路１９は、第１サンプリング回路２がサンプルした第１増幅信号Ｖ１に基づいて、増幅回路１を制御してもよい。制御方法は、上記の通りである。
【００９６】
（第３実施形態）
第３実施形態に係るＡＤ変換器について、図１４を参照して説明する。本実施形態では、第１ＡＤ変換器３と、第２ＡＤ変換器７と、が共用されたＡＤ変換回路について説明する。図１４は、本実施形態に係るＡＤ変換回路の一例を示す図である。図１４に示すように、このＡＤ変換回路は、スイッチＳＷを備え、第２ＡＤ変換器７を備えない。他の構成は、第１実施形態と同様である。以下、第１実施形態との相違点を中心に説明する。
【００９７】
スイッチＳＷは、一端が第１ＡＤ変換器３の入力端子に接続され、他端が第１サンプリング回路２の出力端子又は減算器６の出力端子に接続されている。スイッチＳＷは、第１ＡＤ変換器３の入力端子を、第１サンプリング回路２の出力端子又は減算器６の出力端子と接続可能な切替スイッチである。スイッチＳＷは、制御信号φ１〜φ４により制御される。
【００９８】
スイッチＳＷは、フェーズ４の間、第１サンプリング回路２の出力端子に接続される。これにより、第１サンプリング回路２の出力端子と、第１ＡＤ変換器３の入力端子と、が接続される。第１ＡＤ変換器３は、フェーズ４の間、第１サンプリング回路２から第１増幅信号Ｖ１を入力され、入力された第１増幅信号Ｖ１をＡＤ変換し、第１デジタル信号Ｄ１を出力する。出力された第１デジタル信号Ｄ１は、ＤＡ変換器５に入力される。これは、第１実施形態における第１ＡＤ変換器３の動作に相当する。
【００９９】
スイッチＳＷは、フェーズ１〜３の間、減算器６の出力端子に接続される。これにより、減算器６の出力端子と、第１ＡＤ変換器３の入力端子と、が接続される。第１ＡＤ変換器３は、フェーズ１〜３の間、減算器６から第２アナログ信号Ａ２を入力され、入力された第２アナログ信号Ａ２をＡＤ変換し、第２デジタル信号Ｄ２を出力する。これは、第１実施形態における第２ＡＤ変換器７の動作に相当する。
【０１００】
このように、本実施形態では、スイッチＳＷの切り替えにより、第１ＡＤ変換器３が、第１実施形態における第１ＡＤ変換器３及び第２ＡＤ変換器７の動作をそれぞれ実行する。これにより、１つのＡＤ変換器で第１実施形態と同様のＡＤ変換動作が実現できる。本実施形態によれば、ＡＤ変換器を１つ削減できるため、ＡＤ変換回路の回路面積を小さくすることができる。
【０１０１】
（第４実施形態）
第４実施形態に係るＡＤ変換回路について、図１５及び図１６を参照して説明する。本実施形態では、第２ＡＤ変換器７が冗長性を有するＡＤ変換回路について説明する。
【０１０２】
上述の各実施形態におけるＡＤ変換回路では、第１増幅信号Ｖ１の増幅誤差に応じて、第１デジタル信号Ｄ１にＡＤ変換誤差が生じる恐れがある。このようなＡＤ変換誤差は、第２ＡＤ変換器７に冗長性を持たせることでキャンセルすることができる。そこで、本実施形態では、第２ＡＤ変換器７が０．５ビットの冗長性を有する。ここで、図１５は、ＡＤＣ２が冗長性を有するサブレンジＡＤ変換器の動作を説明する図である。
【０１０３】
図１５の例では、サブレンジＡＤ変換器は、２ビットの分解能を有するＡＤＣ１（第１ＡＤ変換器３に相当）と、ＤＡＣ（ＤＡ変換器５及び減算器６に相当）と、２．５ビットの分解能を有するＡＤＣ２（第２ＡＤ変換器７に相当）と、により構成される。ＡＤＣ１のフルスケールは−Ｖｒｅｆ〜Ｖｒｅｆであり、ＡＤＣ２のフルスケールは−Ｖｒｅｆ／４〜３Ｖｒｅｆ／４である。すなわち、ＡＤＣ２のフルスケールは、図２に比べてＡＤＣ１のＬＳＢの分だけ広くなっている。
【０１０４】
このように、ＡＤＣ２のフルスケールをオーバレンジとすることにより、ＡＤＣ２に冗長性が付与される。図１５の例では、第１増幅信号Ｖ１の増幅誤差Ｖｅｒｒｏｒｍａｘが以下の式を満たす限り、ＡＤ変換回路は入力信号Ｖｉｎを正常にＡＤ変換することができる。
【０１０５】
【数１】
0006532791.tif 000002
【０１０６】
図１６は、本実施形態に係るＡＤ変換回路の一例を示す図である。図１６の例では、第２ＡＤ変換器７は逐次比較ＡＤ変換器である。また、第１ＡＤ変換器３の分解能は２ビットであり、第２ＡＤ変換器７の分解能は２．５ビットである。
【０１０７】
ＤＡＣ５及び減算器６は、容量Ｃ１〜Ｃ６を備えた容量ＤＡＣにより構成されている。容量Ｃ１，Ｃ２の容量値はＣ、容量Ｃ３の容量値は２Ｃ、容量Ｃ４，Ｃ５の容量値は４Ｃ、容量Ｃ６の容量値は８Ｃである。図１６の例では、容量値が４Ｃの容量Ｃ４，Ｃ５により、冗長性が実現されている。
【０１０８】
第２ＡＤ変換器７は、比較器７１と、論理回路７２と、を備える。
【０１０９】
比較器７１は、一方の入力端子が第２サンプリング回路４の出力端子に接続され、他方の入力端子が容量ＤＡＣの出力端子に接続され、出力端子が論理回路７２に接続される。比較器７１は、一方の入力端子から入力された第２増幅信号Ｖ２と、他方の入力端子から入力された容量ＤＡＣの出力信号（第２アナログ信号Ａ２）と、の比較結果を出力する。
【０１１０】
論理回路７２は、比較器７１から比較結果を入力され、比較結果に応じて、第２デジタル信号Ｄ２を出力する。論理回路７２が出力した第２デジタル信号Ｄ２は、容量ＤＡＣに帰還される。
【０１１１】
図１６のＡＤ変換回路では、フェーズ３の終了時に、第１ＡＤ変換器３のＡＤ変換結果（第１デジタル信号Ｄ１）が容量Ｃ５，Ｃ６に書き込まれる。その後、フェーズ４において、比較器７１が、第２アナログ信号Ａ２と第２増幅信号Ｖ２とを比較し、比較結果に応じて論理回路７２が第２デジタル信号Ｄ２を書き換える。第２ＡＤ変換器７は、第２デジタル信号Ｄ２の書き換えを、第２アナログ信号Ａ２が第２増幅信号Ｖ２より小さくなるまで繰り返し、最終的に得られた第２デジタル信号Ｄ２が、ＡＤ変換結果となる。図１６の例では、入力信号ＶｉｎのＡＤ変換結果ＤＡＤＣは、以下の式で表される。
【０１１２】
【数２】
0006532791.tif 000003
【０１１３】
式（２）において、Ｄ１［ｉ］は第１デジタル信号Ｄ１のｉビット目の値であり、Ｄ２［ｊ］は第２デジタル信号Ｄ２のｊビット目の値である。このような計算は、ＡＤ変換回路の後段のデジタル回路で実行される。式（２）の計算を実行するデジタル回路は、全加算器と半加算器とにより構成できる。
【０１１４】
本実施形態によれば、第２ＡＤ変換器７を冗長化することにより、第１増幅信号Ｖ１の増幅誤差に起因するＡＤ変換の誤差をキャンセルすることができる。また、ＤＡ変換器５と第２ＡＤ変換器７との間のレンジミスマッチを防ぐことができる。
【０１１５】
さらに、図１６のように、第２ＡＤ変換器７として逐次比較ＡＤ変換器を用いることにより、第２ＡＤ変換器７を低消費電力化することができる。
【０１１６】
（第５実施形態）
第５実施形態に係る無線通信装置について、図１７を参照して説明する。本実施形態に係る無線通信装置は、第１実施形態に係るＡＤ変換回路を備える。図１７は本実施形態に係る無線通信装置の一例を示す図である。図１７に示すように、本実施形態に係る無線通信装置は、ＢＢ集積回路１１０と、ＲＦ集積回路１２０と、アンテナ１３０と、を備える。
【０１１７】
ＢＢ集積回路１１０は、制御回路１１１と、送信処理回路１１２と、受信処理回路１１３と、ＤＡ変換器１１４（ＤＡＣ）と、ＡＤ変換器１１５（ＡＤＣ）と、を備える。ＢＢ集積回路１１０内の制御回路１１１、送信処理回路１１２、及び受信処理回路１１３は、デジタル信号処理を行う。送信処理回路１１２で生成されたデジタル送信信号は、ＤＡ変換器１１４でアナログ送信信号に変換されてからＲＦ集積回路１２０に入力される。あるいは、ＤＡ変換器１１４を設けずに、デジタル送信信号をＲＦ集積回路１２０に直接入力し、ＰＬＬ（位相ロックループ）回路を直接変調することでアナログ送信信号を生成してもよい。図１７のＡＤ変換器１１５は、第１実施形態に係るＡＤ変換回路である。
【０１１８】
制御回路１１１は、例えば、ＭＡＣ（Media Access Control）層の処理を行う。制御回路１１１は、ＭＡＣ層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路１１１は、ＭＩＭＯ(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路１１１は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
【０１１９】
送信処理回路１１２は、デジタル送信信号を生成する。受信処理回路１１３は、復調や復号を行った後に、同期ワード、プリアンブル、及び物理ヘッダの解析などの処理を行う。
【０１２０】
ＲＦ集積回路１２０は、送信回路１２１と、受信回路１２２と、を備える。送信回路１２１は、図示省略されているが、送信帯域の信号を抽出する送信フィルタ、送信フィルタを通過後の信号を無線周波数にアップコンバートするミキサ、及びアップコンバート後の信号を増幅する増幅器などを備える。
【０１２１】
受信回路１２２は、上記の各実施形態におけるＢＰＦ２、増幅器３、ミキサ４、ＬＰＦ５、増幅器６、ＰＬＬ９、ローカル発振器１０を備える。図１７の例では、無線通信装置は、アンテナ１３０を１つ備えるが、アンテナ１３０を複数備えてもよい。
【０１２２】
各アンテナ１３０で無線信号の送受信を行う場合には、送信回路１２１及び受信回路１２２のいずれか一方をアンテナに接続するためのスイッチがＲＦ集積回路１２０に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナを送信回路１２１に接続し、受信時にはアンテナを受信回路１２２に接続することができる。
【０１２３】
図１７に示したＲＦ集積回路１２０及びＢＢ集積回路１１０は、ワンチップであってもよいし、それぞれ別個のチップであってもよい。また、ＲＦ集積回路１２０及びＢＢ集積回路１１０の一部をディスクリート部品で構成し、残りを１つ又は複数のチップで構成してもよい。
【０１２４】
さらに、ＲＦ集積回路１２０及びＢＢ集積回路１１０は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてＲＦ集積回路１２０及びＢＢ集積回路１１０の機能を実現すればよい。この場合、図１７に示した無線通信装置の内部に、バス、プロセッサ及び外部インタフェースが設けられる。プロセッサと外部インタフェースはバスを介して接続され、プロセッサではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサがファームウェアを動作させることで、図１７に示したＲＦ集積回路１２０及びＢＢ集積回路１１０は、処理動作を行うことができる。
【０１２５】
図１７に示した無線通信装置は、アクセスポイント、無線ルータ、及びコンピュータなどの据置型の無線通信装置にも適用できるし、スマートフォンや携帯電話などの携帯可能な無線端末にも適用できるし、ホスト装置と無線通信を行うマウスやキーボードなどの周辺機器にも適用できるし、無線機能を内蔵したカード状部材（ＩＣカードやメモリカード、ＳＩＭカードなど）にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。
【０１２６】
図１７に示した無線通信装置同士での無線通信の方式は、特に限定されるものではなく、第３世代以降のセルラー通信、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近接無線通信など、種々のものが利用可能である。
【０１２７】
また、図１７のＡＤ変換器１１５は、第２実施形態に係るＡＤ変換回路であってもよいし、第３実施形態に係るＡＤ変換回路であってもよいし、第４実施形態に係るＡＤ変換回路であってもよい。
【０１２８】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１２９】
１：増幅回路、２：第１サンプリング回路、３：第１ＡＤ変換器、４：第２サンプリング回路、５：ＤＡ変換器、６：減算器、７：第２ＡＤ変換器、８：サンプルホールド回路、９：サンプルホールド回路、１０：ＡＤ変換器、１１：ＤＡ変換器、１２：減算器、１３：オペアンプ、１４：比較器、１５：論理回路、１６：ＤＡ変換器、１７：増幅器、１８：増幅器、１９：制御回路、７１：比較器、７２：論理回路、１１０：ＢＢ集積回路、１１１：制御回路、１１２：送信処理回路、１１３：受信処理回路、１１４：ＤＡ変換器、１１５：ＡＤ変換器、１２０：ＲＦ集積回路、１２１：送信回路、１２２：受信回路、１３０：アンテナ
【図１】
0006532791.tif 000004
【図２】
0006532791.tif 000005
【図３】
0006532791.tif 000006
【図４】
0006532791.tif 000007
【図５】
0006532791.tif 000008
【図６】
0006532791.tif 000009
【図７】
0006532791.tif 000010
【図８】
0006532791.tif 000011
【図９】
0006532791.tif 000012
【図１０】
0006532791.tif 000013
【図１１】
0006532791.tif 000014
【図１２】
0006532791.tif 000015
【図１３】
0006532791.tif 000016
【図１４】
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【図１５】
0006532791.tif 000018
【図１６】
0006532791.tif 000019
【図１７】
0006532791.tif 000020