(57)【特許請求の範囲】
【請求項１】
伝送する第１のデータを保持する保持回路と、
前記第１のデータと同じ伝送路で伝送される第２のデータを生成するデータ生成回路と、
データ信号の周波数が所定の周波数以上になるよう前記第１のデータ及び前記第２のデータの伝送を制御する制御回路と、
前記制御回路による制御に応じて、前記保持回路が保持する前記第１のデータ又は前記データ生成回路が生成する前記第２のデータを選択し前記データ信号として出力する出力回路と、
前記出力回路が前記第１のデータを出力しているとき、データが有効であることを示すバリッド信号を出力するバリッド信号生成回路と、
前記保持回路と前記データ生成回路と前記制御回路と前記出力回路と前記バリッド信号生成回路とを有する第１のダイとは異なる第２のダイに形成され、貫通電極を含む前記伝送路を介して前記第１のダイより伝送された前記データ信号及び前記バリッド信号を受けて、前記バリッド信号を基に前記データ信号により入力されるデータが有効であるか否かを判定し、有効なデータである場合には前記データ信号より前記第１のデータとして取得する受信回路とを有することを特徴とする半導体装置。
【請求項２】
前記データ信号によって伝送されるデータが反転されたデータであるか否かを示す反転制御信号を出力する反転制御回路を前記第１のダイに有し、
前記出力回路は、前記データ信号として出力するデータを、前記反転制御回路からの指示に応じて非反転又は反転させて出力し、
前記受信回路は、前記第１のダイより伝送された前記反転制御信号が反転されたデータであることを示す場合、取得した前記データを反転させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のダイより伝送された前記反転制御信号を基に、前記受信回路での前記第１のデータの取得に用いるクロック信号を生成するクロック生成回路を前記第２のダイに有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のダイより伝送されたデータ信号の変化頻度に応じて、前記データ信号とともに前記第１のダイより伝送されたクロック信号の位相を調整し、前記受信回路での前記第１のデータの取得に用いるクロック信号を生成するクロック生成回路を前記第２のダイに有することを特徴とする請求項２記載の半導体装置。
【請求項５】
前記クロック生成回路は、データが有効ではないことを前記バリッド信号が示している期間は動作を停止することを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
伝送する第１のデータを保持する保持回路、前記第１のデータと同じ伝送路で伝送される第２のデータを生成するデータ生成回路、制御回路、出力回路、及びバリッド信号生成回路とを有する第１のダイと、受信回路を有する第２のダイとが、貫通電極を含む伝送路により接続された半導体装置の制御方法であって、
前記制御回路が、データ信号の周波数が所定の周波数以上になるよう前記第１のデータ及び前記第２のデータの伝送を制御し、
前記出力回路が、前記制御回路による制御に応じて、前記保持回路が保持する前記第１のデータ又は前記データ生成回路が生成する前記第２のデータを選択し前記データ信号として出力し、
前記バリッド信号生成回路が、前記データ信号として前記第１のデータを出力しているとき、データが有効であることを示すバリッド信号を出力し、
前記受信回路が、前記伝送路を介して前記第１のダイより伝送された前記データ信号及び前記バリッド信号を受けて、前記バリッド信号を基に前記データ信号により入力されるデータが有効であるか否かを判定し、有効なデータである場合には前記データ信号より前記第１のデータとして取得することを特徴とする半導体装置の制御方法。
【請求項７】
前記第１のダイが有する反転制御回路が、前記データ信号によって伝送されるデータが反転されたデータであるか否かを示す反転制御信号を出力し、
前記出力回路が、前記データ信号として出力するデータを、前記反転制御回路からの指示に応じて非反転又は反転させて出力し、
前記受信回路が、前記第１のダイより伝送された前記反転制御信号が反転されたデータであることを示す場合、取得した前記データを反転させることを特徴とする請求項６記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
半導体装置の開発コストが増大してきており、大きな面積のダイを開発するのではなく、機能分割して開発コストを低減する手法が必要となってきている。また、システム全体のコストを下げるという観点から、ダイを積み重ねる３次元構造の半導体装置が注目されている。図５に一例を示すように、例えばプロセッサコア回路のダイ等の下層のダイ（Bottom die）５２の上に、メモリ回路のダイ等の上層のダイ（Top die）５１を載せることで、システム面積を削減できる。
【０００３】
この３次元構造の半導体装置では、ダイ間のデータ伝送は、半導体基板５２Ｓを貫通する貫通電極（ＴＳＶ：Through Silicon Via）５３及びマイクロバンプ５４を用いて行われる。このように、貫通電極を用いて複数のダイ間を接続して、データ信号の伝送距離を短縮し、高速かつ低電力でのデータ伝送を実現でき、情報処理を効率的に行うことが可能となる。なお、図５において、５５はパッケージ接続のためのバンプである。また、上層のダイ５１のさらに上にダイを載せる場合には、半導体基板５１Ｓを貫通する貫通電極を設け、その貫通電極及びマイクロバンプを用いてデータ伝送を行う。
【０００４】
ここで、半導体基板を貫通する貫通電極の製造上の形状パラメータ値はもとより、抵抗特性（Ｒ）、インダクタ特性（Ｌ）、容量特性（Ｃ）等の貫通電極の電気的な特性値は、ファウンドリによって異なる。また、貫通電極においては、その構造上、半導体装置の動作中に貫通電極の特性値が動的に変動してしまう問題がある。例えば、半導体基板とそれを貫通する貫通電極との間にはバリア層が設けられ、半導体基板、バリア層、及び貫通電極によりトランジスタに相当する構造が形成される。そのため、貫通電極を介して信号を伝送すると、伝送される信号の周波数に応じて貫通電極本体での容量変動が発生する可能性（ＭＩＳ効果）があり、これによって貫通電極を含む伝送路の遅延が動的に変動してしまうことがある。
【０００５】
一般に、半導体装置の設計において、ＭＯＳトランジスタやメタル配線等の抵抗や容量などのパラメータ抽出を行う場合、単なるデバイスの形状からのみの抽出となる。例えば、現状の自動設計（ＥＤＡ：Electronic Design Automation）ツールでは、貫通電極を円柱型のトランジスタとは考えずに３次元の形状から特性を抽出するため、ＭＩＳ効果等で発生する各種の動作による特性の変動を考慮した自動的な配置配線や遅延値の計算等は行えない。その結果、半導体装置のユーザは貫通電極の特性を調査するためにさまざまな計算式を考案して半導体パラメータを基に特性値を計算した上で、何度もテストチップを作成し、計算上の値と実際の貫通電極の特性値を測定して比較・評価することにより実チップでの貫通電極のＲＣ特性を把握する作業を行っている。しかし、この方法では、開発コストが増大してしまう。
【０００６】
また、半導体装置の性能に関わる半導体の特性値は、ファウンドリが公開しないことが一般的であり、半導体装置を設計するユーザが、これらの特性パラメータ値を得ることは非常に難しい。また、ＯＳＡＴ（outsource assembly and test：半導体後工程請負企業）等で貫通電極を製造する場合には、その製造方法にも特性が依存してしまう。結果として、半導体装置を設計するユーザとしては、貫通電極の特性変動については確認や制御ができない状態が発生する。場合によっては、貫通電極の特性変動に半導体装置のリスピン（再設計）も必要となり、全体の設計コストや設計時間が増加してしまう。
【０００７】
貫通電極の容量値が変動することを抑制するために、貫通電極により伝送する信号の種類に応じて貫通電極を作り分けたり、容量変動を抑えるような特殊な構造にしたりする方法が提案されている（例えば、特許文献１、２参照）。しかし、貫通電極を作り分けたり、特殊な構造にしたりすると、面積が増大したり、コストが増大したりする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２０１４／０００８８００号明細書
【特許文献２】米国特許出願公開第２０１４／００５４７４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
貫通電極を通過する信号の周波数に依存して貫通電極の容量値が変動すると、貫通電極を含む伝送路のＲＣ特性が変化して遅延値が変動することとなり、信号の伝搬速度が変化してしまう。その結果として、ダイ間での信号伝送に失敗してしまうおそれがある。この問題の原因の１つとしては、貫通電極により伝送する信号において同一のデータが連続してしまうことで、信号の周波数が低くなってしまうことがある。同一のデータが連続すると、見かけ上、その１ビットの信号線上を流れる信号の周波数が低くなり、ＭＩＳ効果によって貫通電極の容量が大きくなってしまう。例えば、高周波数のときの容量値よりも、低周波数のときの容量値が３〜５倍程度に大きくなってしまう。その結果、伝送するデータのパターンに依存してデータの変化する頻度に応じた遅延差が発生し、ダイ間での信号伝送に失敗する可能性がある。
【００１０】
これについては、ＭＩＳ効果による特性変動を見積もれれば、設計時にシミュレーション等を実行することで対応することが可能である。しかし、前述のように、ＭＩＳ効果を検証するために必要な半導体の特性値（パラメータ値）は公開されていないことが多く、半導体装置を設計するユーザがこれらの特性値を得られない状況が多々ある。また、前述のように貫通電極の構造によって特性変動を抑制する方法もあるが、面積が増大したり、コストが増大したりしてしまう。１つの側面では、本発明の目的は、コストの増加を抑えつつ、貫通電極における動的な特性変動を抑制し信号の遅延の変動を低減することにある。
【課題を解決するための手段】
【００１１】
半導体装置の一態様は、伝送する第１のデータを保持する保持回路と、第１のデータと同じ伝送路で伝送される第２のデータを生成するデータ生成回路と、データ信号の周波数が所定の周波数以上になるよう第１のデータ及び第２のデータの伝送を制御する制御回路と、制御回路による制御に応じて第１のデータ又は第２のデータを選択しデータ信号として出力する出力回路と、データが有効であることを示すバリッド信号を出力するバリッド信号生成回路と、異なるダイに形成され、貫通電極を含む伝送路を介して伝送されたデータ信号及びバリッド信号を受けて、バリッド信号を基にデータが有効であるか否かを判定し、有効なデータである場合にはデータ信号より第１のデータとして取得する受信回路とを有する。
【発明の効果】
【００１２】
発明の一態様においては、貫通電極を通過する信号を制御することで、コストの増加を抑えつつ貫通電極における動的な特性変動を抑制することができ、信号の遅延の変動を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態における半導体装置の構成例を示す図である。
【図２】本発明の第２の実施形態における半導体装置の構成例を示す図である。
【図３】本発明の第３の実施形態における半導体装置の構成例を示す図である。
【図４】第３の実施形態におけるクロック位相調整回路の構成例を示す図である。
【図５】３次元構造の半導体装置の構成例を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下に説明する各実施形態では、一例として、複数のダイを積み重ねた３次元構造の半導体装置における２つのダイを示し、半導体基板を貫通する貫通電極（ＴＳＶ：Through Silicon Via）を含む伝送路を介して一方のダイＡから他方のダイＢへデータを伝送する場合を示している。しかし、本発明は、これに限定されるものではなく、例えば、ダイＢからダイＡへデータを伝送する場合には、ダイＢをダイＡと同様に構成するとともにダイＡをダイＢと同様に構成すれば良い。また、図示したダイＡとダイＢとの間に限らず、その他のダイ間でも同様に半導体基板を貫通する貫通電極（ＴＳＶ）を隣接するダイ間に設けて接続することでデータ伝送が可能である。
【００１５】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態における半導体装置の構成例を示す図である。図１において、データを送信する側の回路が形成されたダイＡ１０は、データバッファメモリ１１、ギャップデータ生成回路１２、データ出力ドライバ１３、データ反転制御回路１４、バリッド信号生成回路１５、データ転送制御回路１６、及び出力制御回路１７を有する。また、データを受信する側の回路が形成されたダイＢ３０は、データ受信バッファ３１を有する。なお、図１においては、半導体基板を貫通する貫通電極（ＴＳＶ）２０を１つの領域として示しているが、信号線毎に貫通電極（ＴＳＶ）２０がそれぞれ設けられている。
【００１６】
データバッファメモリ１１は、プロセッサや制御エンジン等から入力されてダイＢ３０へ伝送するデータを保持する。なお、データバッファメモリ１１に保持されるデータは、スクランブルをかけたデータであっても良いし、スクランブルをかけていないデータであっても良い。
【００１７】
ギャップデータ生成回路１２は、有効なデータを送信していないギャップ期間にダイＢ３０へ送信するギャップデータを生成する。ギャップデータ生成回路１２が生成するギャップデータは、擬似ランダム信号（ＰＲＢＳ：pseudo random bit sequence）等の“０”データと“１”データとが適度にばらけたデータである。ギャップデータ生成回路１２は、例えば隣接するギャップ期間において伝送されるデータ信号の周波数が所定の周波数以上となるように“０”データと“１”データとをランダムに組み合わせてギャップデータを生成する。“０”データと“１”データとがばらけているギャップデータを貫通電極（ＴＳＶ）２０により送信することで、貫通電極（ＴＳＶ）２０を通過する信号の周波数が低くなることを抑制でき、貫通電極（ＴＳＶ）２０の容量値を固定化し急激な容量変動の発生を防止できる。
【００１８】
データ出力ドライバ１３は、出力制御回路１７からの制御信号Ｓ１６に従って、データバッファメモリ１１からのデータＳ１１又はギャップデータ生成回路１２からのギャップデータＳ１２を選択してデータ信号ＤＴとして出力する。このとき、データ出力ドライバ１３は、データ反転制御回路１４からのデータ制御信号Ｓ１４に従って、データＳ１１及びギャップデータＳ１２を非反転又は反転して出力する。データ出力ドライバ１３から出力されたデータ信号ＤＴは、貫通電極（ＴＳＶ）２０を介してダイＢ３０へ出力される。
【００１９】
データ反転制御回路１４は、データ転送制御回路１６からの反転制御信号Ｓ１５に応じて、データを反転させるか否かを指示するデータ制御信号Ｓ１４を生成してデータ出力ドライバ１３に出力する。また、データ反転制御回路１４は、データ転送制御回路１６からの反転制御信号Ｓ１５に応じて、データバッファメモリ１１からデータ信号ＤＴにより出力されたデータが反転されたものであるか否かを示すデータ反転信号ＤＴＣＴＬを出力する。データ反転制御回路１４から出力されたデータ反転信号ＤＴＣＴＬは、貫通電極（ＴＳＶ）２０を介してダイＢ３０へ出力される。
【００２０】
このように、データ反転制御回路１４からの指示に応じてデータ出力ドライバ１３が出力するデータを適宜反転させることで、貫通電極（ＴＳＶ）２０を通過する信号の周波数が低くなることを抑制でき、貫通電極（ＴＳＶ）２０における容量変動の発生を防ぐことができる。このデータの反転は、貫通電極（ＴＳＶ）２０を通過するデータをある周波数以上で変化させ、データ信号ＤＴの周波数をある範囲に固定できるように、例えば特定の頻度でランダムにあるいは特定のパターンで反転させるようにする。
【００２１】
なお、データ反転制御回路１４から出力されるデータ制御信号Ｓ１４及びデータ反転信号ＤＴＣＴＬの信号線数は仕様等に応じて適宜設定すればよく、本実施形態では、データ信号ＤＴの複数ビット（例えば１バイトである８ビット）毎に１つのデータ制御信号Ｓ１４及びデータ反転信号ＤＴＣＴＬが設けられているものとする。また、データ反転制御回路１４から貫通電極（ＴＳＶ）２０を介してダイＢのデータ受信バッファ３１へ出力されるデータ反転信号ＤＴＣＴＬは、貫通電極（ＴＳＶ）２０での容量変動がある大きさを越えないように変化周波数が制御される。
【００２２】
バリッド信号生成回路１５は、出力制御回路１７からの制御信号Ｓ１６に応じて、データバッファメモリ１１からデータ信号ＤＴにより出力されたデータが有効なデータであるか否かを示すバリッド信号ＶＬＤを出力する。すなわち、バリッド信号生成回路１５は、データ出力ドライバ１３がデータバッファメモリ１１からのデータＳ１１を選択してデータ信号ＤＴとして出力している期間にはデータが有効であることを示したバリッド信号ＶＬＤを出力する。一方、バリッド信号生成回路１５は、データ出力ドライバ１３がギャップデータ生成回路１２からのギャップデータＳ１２を選択してデータ信号ＤＴとして出力している期間にはデータが有効でないことを示したバリッド信号ＶＬＤを出力する。バリッド信号生成回路１５から出力されたバリッド信号ＶＬＤは、貫通電極（ＴＳＶ）２０を介してダイＢ３０へ出力される。
【００２３】
データ転送制御回路１６は、ダイＡ１０からダイＢ３０へ伝送するデータに応じて、ギャップ幅制御信号Ｓ１３を生成してギャップデータ生成回路１２へ出力するとともに、反転制御信号Ｓ１５を生成してデータ反転制御回路１４へ出力する。ギャップ幅制御信号Ｓ１３は、有効なデータを送信していないギャップ期間の幅を制御する信号であり、ギャップ幅制御信号Ｓ１３によるギャップ期間の挿入の有無、間隔、及び幅は任意に変更可能である。ギャップ幅制御信号Ｓ１３に応じてデータ信号ＤＴの周波数変動を発生させるギャップ期間を設けるとともにギャップ期間の幅を大きくしたり小さくしたりすることで、貫通電極（ＴＳＶ）２０での容量変動がある大きさを越えないようにデータ信号ＤＴの変化周波数を制御する。反転制御信号Ｓ１５は、データ信号ＤＴとして出力するデータの反転を行うか否かを制御する信号である。
【００２４】
出力制御回路１７は、ダイＡ１０からダイＢ３０へのデータ伝送に係る制御信号Ｓ１６、Ｓ１７を出力する。また、出力制御回路１７は、データ信号ＤＴとともに送信するクロック信号ＣＬＫを出力する。出力制御回路１７から出力されたクロック信号ＣＬＫは、貫通電極（ＴＳＶ）２０を介してダイＢ３０へ出力される。
【００２５】
出力制御回路１７からの制御信号Ｓ１６、Ｓ１７に応じて、有効なデータを送信する期間には、データＳ１１をデータ出力ドライバ１３がデータ信号ＤＴとして出力するとともに、データが有効であることを示したバリッド信号ＶＬＤをバリッド信号生成回路１５が出力する。また、出力制御回路１７からの制御信号Ｓ１６、Ｓ１７に応じて、ギャップ期間には、ギャップデータＳ１２をデータ出力ドライバ１３がデータ信号ＤＴとして出力するとともに、データが有効でないことを示したバリッド信号ＶＬＤをバリッド信号生成回路１５が出力する。
【００２６】
データ受信バッファ３１は、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して、データ信号ＤＴ、データ反転信号ＤＴＣＴＬ、バリッド信号ＶＬＤ、及びクロック信号ＣＬＫが入力される。データ受信バッファ３１は、バリッド信号ＶＬＤに基づいてデータ信号ＤＴにより入力されるデータが有効であるか否かを判定し、有効なデータである場合にはクロック信号ＣＬＫを用いてデータ信号ＤＴよりデータを取得する。このとき、データ受信バッファ３１は、データ反転信号ＤＴＣＴＬを基にデータが反転されているか否かを判定し、反転されている場合には、取得したデータを反転することにより元のデータに戻す。そして、得られたデータを、データ入力Ｓ３１としてダイＢ３０の内部回路等に供給する。
【００２７】
なお、３次元構造の半導体装置において、すべてのダイに対して同じクロックを与えることが容易ではないため、本実施形態では、ダイＡ１０からダイＢ３０に対してデータ信号ＤＴとともにクロック信号ＣＬＫを与えるようにしているが、ダイＢ３０内のクロック信号でデータ信号ＤＴを取得可能である場合には、ダイＡ１０からダイＢ３０に対してクロック信号ＣＬＫを与えなくても良い。
【００２８】
第１の実施形態によれば、ギャップ期間を適宜設けて、貫通電極（ＴＳＶ）２０を介して伝送される信号が所定の周波数以上となるようにギャップデータを送信することで、貫通電極（ＴＳＶ）２０を通過する信号の周波数変動を抑制し、貫通電極（ＴＳＶ）２０における容量変動の発生を防止できる。また、データ反転信号ＤＴＣＴＬに応じて、貫通電極（ＴＳＶ）２０を介して伝送される信号が所定の周波数以上となるようにデータを反転して送信することで、貫通電極（ＴＳＶ）２０を通過する信号の周波数変動を抑制し、貫通電極（ＴＳＶ）２０における容量変動の発生を防止できる。
【００２９】
このように、貫通電極（ＴＳＶ）２０を通過する信号を制御することで、貫通電極（ＴＳＶ）２０における動的な特性変動を抑制し、信号の遅延の変動を低減でき、安定したデータ転送を実現することができる。また、半導体の特性値（パラメータ値）に依存した貫通電極（ＴＳＶ）２０の特性変動にとらわれることなく、貫通電極（ＴＳＶ）２０における容量変動の発生を防止でき、自動設計ツール等を用いた設計が可能となり、設計コストや設計時間の増加を抑えることができる。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図２は、第２の実施形態における半導体装置の構成例を示す図である。図２において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態において、ダイＡ１０に形成されるデータを送信する側の構成は、第１の実施形態と同様である。第２の実施形態において、データを受信する側の回路が形成されたダイＢ３０は、データ受信バッファ３１に加え、クロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路３２を有する。
【００３１】
ＣＤＲ回路３２は、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して、データ反転信号ＤＴＣＴＬ及びバリッド信号ＶＬＤが入力される。ＣＤＲ回路３２は、ダイＡ１０からのデータ反転信号ＤＴＣＴＬを基に内部クロック信号ＣＬＫＩを生成する。ここで、ダイＡ１０からのデータ反転信号ＤＴＣＴＬは、貫通電極（ＴＳＶ）２０の容量変動がある大きさを越えないような高い周波数を有しているため、データ反転信号ＤＴＣＴＬを用いてデータ信号ＤＴを取得するための内部クロック信号ＣＬＫＩを生成することが可能である。
【００３２】
また、ＣＤＲ回路３２は、ダイＡ１０からのバリッド信号ＶＬＤによって動作を制御可能となっている。ダイＡ１０からのバリッド信号ＶＬＤが、データが有効であることを示している場合にはＣＤＲ回路３２は動作し、データが有効でないことを示している場合にはＣＤＲ回路３２は動作を停止する。このようにデータが有効でない期間においては、ＣＤＲ回路３２の動作を停止させることで、消費電力を低減することができる。
【００３３】
データ受信バッファ３１は、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して、データ信号ＤＴ、データ反転信号ＤＴＣＴＬ、及びバリッド信号ＶＬＤが入力されるとともに、ＣＤＲ回路３２から内部クロック信号ＣＬＫＩが入力される。データ受信バッファ３１は、バリッド信号ＶＬＤに基づいてデータ信号ＤＴにより入力されるデータが有効であるか否かを判定し、有効なデータである場合には内部クロック信号ＣＬＫＩを用いてデータ信号ＤＴよりデータを取得する。このとき、データ受信バッファ３１は、データ反転信号ＤＴＣＴＬが反転されているか否かを判定し、反転されている場合には、取得したデータを反転することにより元のデータに戻す。そして、得られたデータを、データ入力Ｓ３１としてダイＢ３０の内部回路等に供給する。
【００３４】
第２の実施形態によれば、貫通電極（ＴＳＶ）２０を通過する信号を制御することで、貫通電極（ＴＳＶ）２０における動的な特性変動を抑制し、信号の遅延の変動を低減でき、安定したデータ転送を実現することができる。また、半導体の特性値（パラメータ値）に依存した貫通電極（ＴＳＶ）２０の特性変動にとらわれることなく、貫通電極（ＴＳＶ）２０における容量変動の発生を防止でき、自動設計ツール等を用いた設計が可能となり、設計コストや設計時間の増加を抑えることができる。また、ＣＤＲ回路３２により生成した内部クロック信号ＣＬＫＩを用いることで、データ信号ＤＴにおけるデータとクロック信号とのタイミング精度を向上させることができる。
【００３５】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図３は、第３の実施形態における半導体装置の構成例を示す図である。図３において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第３の実施形態において、ダイＡ１０に形成されるデータを送信する側の構成は、第１の実施形態と同様である。第３の実施形態において、データを受信する側の回路が形成されたダイＢ３０は、データ受信バッファ３１に加え、データパターン検出回路３３及びクロック位相調整回路３４を有する。また、クロック位相調整回路３４は、図４に示すように、位相比較器４１及び可変遅延回路４２を有する。
【００３６】
データパターン検出回路３３は、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して入力されるデータ信号ＤＴの反転部分を抽出し、その位相を検出して位相検出信号Ｓ３２をクロック位相調整回路３４に出力する。
【００３７】
クロック位相調整回路３４の位相比較器４１は、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して入力されるクロック信号ＣＬＫとデータパターン検出回路３３からの位相検出信号Ｓ３２との位相を比較し、比較結果に応じた位相シフト信号Ｓ４１を可変遅延回路４２に出力する。可変遅延回路４２は、位相シフト信号Ｓ４１に応じて、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して入力されるクロック信号ＣＬＫの位相をシフトさせ、データ信号ＤＴよりデータを取得するための内部クロック信号ＣＬＫＩを出力する。
【００３８】
クロック位相調整回路３４は、ダイＡ１０からのバリッド信号ＶＬＤによって動作を制御可能となっている。ダイＡ１０からのバリッド信号ＶＬＤが、データが有効であることを示している場合にはクロック位相調整回路３４は動作し、データが有効でないことを示している場合にはクロック位相調整回路３４は動作を停止する。このようにデータが有効でない期間においては、クロック位相調整回路３４の動作を停止させることで、消費電力を低減することができる。また、データパターン検出回路３３からの位相検出信号Ｓ３２に加えて、ダイＡ１０から貫通電極（ＴＳＶ）２０を介して入力されるデータ反転信号ＤＴＣＴＬもクロック位相の調整に用いることで、より精度の高い位相調整が可能となる。
【００３９】
データ受信バッファ３１は、バリッド信号ＶＬＤに基づいてデータ信号ＤＴにより入力されるデータが有効であるか否かを判定し、有効なデータである場合には内部クロック信号ＣＬＫＩを用いてデータ信号ＤＴよりデータを取得する。このとき、データ受信バッファ３１は、データ反転信号ＤＴＣＴＬが反転されているか否かを判定し、反転されている場合には、取得したデータを反転することにより元のデータに戻す。そして、得られたデータを、データ入力Ｓ３１としてダイＢ３０の内部回路等に供給する。
【００４０】
第３の実施形態によれば、第１の実施形態と同様に、貫通電極（ＴＳＶ）２０を通過する信号を制御することで、貫通電極（ＴＳＶ）２０における動的な特性変動を抑制し、信号の遅延の変動を低減でき、安定したデータ転送を実現することができる。また、半導体の特性値（パラメータ値）に依存した貫通電極（ＴＳＶ）２０の特性変動にとらわれることなく、貫通電極（ＴＳＶ）２０における容量変動の発生を防止でき、自動設計ツール等を用いた設計が可能となり、設計コストや設計時間の増加を抑えることができる。
【００４１】
また、貫通電極（ＴＳＶ）２０を介して伝送されたデータパターンのトグル量（データの変化頻度）が所定量より少なければ（データの周波数がある周波数以下であれば）、クロック位相調整回路３４により位相を一定量だけ遅らせた内部クロック信号ＣＬＫＩを出力し、データパターンのトグル量が所定量より多ければ（データの周波数がある周波数以上であれば）、クロック位相調整回路３４により位相を一定量だけ進ませた内部クロック信号ＣＬＫＩを出力する。このように、貫通電極（ＴＳＶ）２０を介して伝送されたデータパターンに応じて、内部クロック信号ＣＬＫＩの位相を調整することで、わずかな回路の追加で貫通電極（ＴＳＶ）２０における遅延変動に対応することができ、データ信号ＤＴにおけるデータとクロック信号とのタイミング精度を向上させることができる。
【００４２】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４３】
１０、３０  ダイ
１１  データバッファメモリ
１２  ギャップデータ生成回路
１３  データ出力ドライバ
１４  データ反転制御回路
１５  バリッド信号生成回路
１６  データ転送制御回路
１７  出力制御回路
２０  貫通電極
３１  データ受信バッファ
３２  クロックデータリカバリ回路
３３  データパターン検出回路
３４  クロック位相調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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