(57)【特許請求の範囲】
【請求項１】
第１の分周器を含み、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって第１のクロックを生成するとともに、前記第１の分周器が前記第１のクロックを第１の分周比で分周することによって前記帰還クロックを生成するＰＬＬ回路と、
前記第１のクロックを所定の分周比で分周することによって第２のクロックを生成する第２の分周器と、
を備え、
前記第２の分周器は、前記帰還クロックの位相が前記基準クロックの位相に同期するために要する時間に応じた所定の期間、前記第１の分周比で前記第１のクロックを分周し、前記所定の期間の経過後に、前記第１の分周比と異なる第２の分周比で前記第１のクロックを分周するように動作する、
クロック生成回路。
【請求項２】
前記第１の分周器は、外部から供給される第１の信号に基づいて、前記帰還クロックの位相を所定の位相に設定し、
前記第２の分周器は、前記第１の信号に基づいて、前記第２のクロックの位相を前記所定の位相に設定する、
請求項１に記載のクロック生成回路。
【請求項３】
前記第２の分周器は、少なくとも１つ以上の順序回路を含み、前記第１の信号に基づいて、前記順序回路の状態を所定の状態に設定することによって、前記第２のクロックの位相を前記所定の位相に設定する、請求項２記載のクロック生成回路。
【請求項４】
前記第２の分周器は、
前記少なくとも１つ以上の順序回路の状態を検出する状態検出回路と、
前記第１の信号と、前記状態検出回路の検出の結果とに基づいて、第２の信号を生成するパルス生成回路と、
前記第２の信号に基づいて、前記第１のクロックに対して論理演算を行い、該論理演算の結果を前記少なくとも１つ以上の順序回路に出力する極性決定回路と、
をさらに含む、請求項３記載のクロック生成回路。
【請求項５】
前記パルス生成回路は、前記少なくとも１つ以上の順序回路の状態が前記所定の状態である場合、前記第２の信号が第１の状態をとるように前記第２の信号を生成する一方、前記少なくとも１つ以上の順序回路の状態が前記所定の状態でない場合、前記第１の信号に従って、前記第２の信号が前記第１の状態及び第２の状態を交番してとるように前記第２の信号を生成し、
前記極性決定回路は、前記第２の信号が前記第１の状態をとる場合、前記第１のクロックを出力する一方、前記第２の信号が前記第２の状態をとる場合、前記第１のクロックに対して論理否定を行い、該論理否定の結果を出力する、
請求項４記載のクロック生成回路。
【請求項６】
ＰＬＬ回路及び可変分周器を含むクロック生成回路の動作を制御する制御回路であって、
前記ＰＬＬ回路により、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって第１のクロックを生成するとともに、前記第１のクロックを第１の分周比により分周することによって前記帰還クロックを生成している間に、前記可変分周器の分周比を前記第１の分周比に設定し、前記帰還クロックの位相が前記基準クロックの位相に同期したタイミングより後で、前記分周比を前記第１の分周比とは異なる第２の分周比に設定するように、前記可変分周器を制御する回路を含む、
制御回路。
【請求項７】
外部から供給される基準クロックに基づいて、第１のクロック及び第２のクロックを生成するクロック生成回路と、
前記第２のクロックに基づいて、外部から供給されるパラレルの第１の信号をラッチし、前記第１のクロックに基づいて、前記ラッチしたパラレルの第１の信号をシリアルの第２の信号に変換するパラレルシリアル変換回路と、を備え、
前記クロック生成回路は、
第１の分周器を含み、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって前記第１のクロックを生成するとともに、前記第１の分周器が前記第１のクロックを第１の分周比で分周することによって前記帰還クロックを生成するＰＬＬ回路と、
前記第１のクロックを所定の分周比で分周することによって前記第２のクロックを生成する第２の分周器と、を含み、
前記第２の分周器は、前記帰還クロックの位相が前記基準クロックの位相に同期するために要する時間に応じた所定の期間、前記第１の分周比で前記第１のクロックを分周し、前記所定の期間の経過後に、前記第１の分周比と異なる第２の分周比で前記第１のクロックを分周するように動作する、
送信装置。
【請求項８】
第１の分周器を含み、第１のクロックを生成するＰＬＬ回路と、前記第１のクロックを所定の分周比で分周する第２の分周器とを備える、クロック生成回路の制御方法であって、
前記第１の分周器が出力する帰還クロックの位相が所定の位相となるように、前記第１の分周器を設定するとともに、前記第２の分周器が出力する第２のクロックの位相が前記所定の位相となるように、前記第２の分周器を設定することと、
前記所定の分周比を前記第１の分周器の第１の分周比に設定することと、
前記ＰＬＬ回路を動作させることと、
前記ＰＬＬ回路によって、前記帰還クロックの位相が外部から前記ＰＬＬ回路に供給される基準クロックの位相に同期するように、前記第１のクロックを生成することと、
前記所定の分周比を前記第１の分周比とは異なる第２の分周比に設定することと、
前記第２の分周器によって、前記第１のクロックを前記第２の分周比で分周し、前記第２のクロックを生成することと、
を含み、
前記所定の分周比を前記第１の分周比とは異なる第２の分周比に設定することは、前記ＰＬＬ回路を動作させてから、前記帰還クロックの位相が前記基準クロックの位相に同期するために要する時間に応じた所定の期間の経過後に行われる、
クロック生成回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路に関し、特に、分周器を備えるクロック生成回路に関する。
【背景技術】
【０００２】
情報処理機器は、幅広い用途に対応する多機能化に伴って、それぞれの機能に応じた特性（例えば、周波数や位相）のクロックを必要とする。したがって、今日の情報処理機器にとって、特性の異なる複数のクロックを生成するクロック生成回路は欠かせない存在である。
【０００３】
このようなクロック生成回路は、例えば、基準クロックに基づいて第１のクロックを生成するＰＬＬ回路と、該第１のクロックに基づいて第２のクロックを生成する第１の分周器とを含んで構成される。クロック生成回路は、ＰＬＬ回路が有する逓倍回路によって基準クロックをｎ逓倍（ここでｎは正の実数）することによって第１のクロックを生成し、該第１のクロックをＰＬＬ回路が有する第２の分周器によってｎ分周することによって帰還クロックを生成する。ここで、クロック生成回路は、帰還クロックの位相が基準クロックの位相に同期するように、第１のクロックを生成する。また、クロック生成回路は、第１のクロックを第１の分周器によってｍ分周（ここでｍは正の実数）することによって第２のクロックを生成する。
【０００４】
このような、特性の異なる複数のクロック（ここでは、第１のクロック及び第２のクロック）を生成するクロック生成回路を利用する回路の一例として、パラレルシリアル変換回路が知られている。パラレルシリアル変換回路は、パラレルのデータ信号を第２のクロックでラッチした後に、第１のクロックによって該ラッチしたパラレルのデータ信号をシリアルのデータ信号に変換する回路である。また、該クロック生成回路を利用する装置の一例として、音声処理装置が知られている。
【０００５】
例えば、下記特許文献１は、デジタルインターフェースを介して伝送された音声データを再生する音声処理装置を開示する。該音声処理装置は、音声データのサンプリング周波数を示すサンプリング周波数情報を前記音声データから検出するサンプリング周波数情報検出部と、前記サンプリング周波数情報に応じた分周比を求める一方、入力されたＰＬＬクロック信号を前記分周比で分周した比較クロック信号を出力する比較クロック用分周器と、入力された基準クロック信号と前記比較クロック信号との位相差に応じた位相の前記ＰＬＬクロック信号を出力するアナログＰＬＬ回路と、前記ＰＬＬクロック信号を分周した音声クロック信号を出力する音声クロック用分周器とを備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されるような従来の音声処理装置では、音声クロック用分周器が出力する音声クロック信号がアナログＰＬＬ回路に帰還されていないため、音声クロック信号の位相は、入力クロックの位相に対して不定となる。これは、音声クロック用分周器の初期状態が不定であること、及びアナログＰＬＬ回路がロック状態となるまでに入力される基準クロックのカウント数が不定であることに起因する。音声クロック信号の位相は音声処理装置が搭載されているチップのＥＭＩ特性に関係するため、音声クロック信号の位相が基準クロックの位相に対して不定であると、チップのＥＭＩ特性は、チップを動作させる度に変動してしまう。これにより、例えば、チップのＥＭＩ特性を測定する場合、チップのＥＭＩ特性の測定結果は、チップを動作させる度に異なる結果となってしまう。したがって、従来の音声処理装置は、チップのＥＭＩ特性の測定が困難であるという課題を有していた。
【０００８】
そこで、本発明は、搭載されるチップのＥＭＩ特性の測定を容易化することができるクロック生成回路を提供することを目的とする。
【０００９】
より具体的には、本発明は、ＰＬＬ回路に帰還しないクロックの位相をＰＬＬ回路の基準クロックの位相に対して一定にすることによって、搭載されるチップのＥＭＩ特性の測定を容易化することができるクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。
【００１１】
すなわち、ある観点に従う本発明は、第１の分周器を含み、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって第１のクロックを生成するとともに、前記第１の分周器が前記第１のクロックを第１の分周比で分周することによって前記帰還クロックを生成するＰＬＬ回路と、前記第１のクロックを所定の分周比で分周することによって第２のクロックを生成する第２の分周器と、を備え、前記第２の分周器は、前記第１の分周比で前記第１のクロックを分周した後に、前記第１の分周比と異なる第２の分周比で前記第１のクロックを分周するように動作する、クロック生成回路である。
【００１２】
これにより、クロック生成回路は、第１の分周比で第１のクロックを分周した後に、第１の分周比と異なる第２の分周比で第１のクロックを分周することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００１３】
ここで、前記第２の分周器は、前記帰還クロックの位相が前記基準クロックの位相に同期するために要する時間に応じた所定の期間、前記第１の分周比で前記第１のクロックを分周し、前記所定の期間の経過後に、前記第２の分周比で前記第１のクロックを分周するように動作しても良い。
【００１４】
これにより、クロック生成回路は、第２の分周器の分周比を帰還クロックの位相が基準クロックの位相に同期するために必要な時間の経過後に変更することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００１５】
また、前記第１の分周器は、外部から供給される第１の信号に基づいて、前記帰還クロックの位相を所定の位相に設定し、前記第２の分周器は、前記第１の信号に基づいて、前記第２のクロックの位相を前記所定の位相に設定しても良い。
【００１６】
これにより、クロック生成回路は、第２のクロックの位相を所定の位相に設定することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を外部から基準クロックの位相に対して一定することができ、搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００１７】
さらに、前記第２の分周器は、少なくとも１つ以上の順序回路を含み、前記第１の信号に基づいて、前記順序回路の状態を前記所定の状態に設定することによって、前記第２のクロックの位相を所定の位相に設定しても良い。
【００１８】
これにより、クロック生成回路は、第２の分周器に含まれる順序回路の状態を所定の状態に設定することによって、第２のクロックを所定の位相に設定することができる。
【００１９】
さらに、また、前記第２の分周器は、前記少なくとも１つ以上の順序回路の状態を検出する状態検出回路と、前記第１の信号と、前記状態検出回路の検出の結果とに基づいて、第２の信号を生成するパルス生成回路と、前記第２の信号に基づいて、前記第１のクロックに対して論理演算を行い、該論理演算の結果を前記少なくとも１つ以上の順序回路に出力する極性決定回路と、をさらに含んでも良い。
【００２０】
これにより、クロック生成回路は、第２の分周器の順序回路の状態、及び第１の信号に基づいて、第２の信号を生成し、該第２の信号に基づいて、順序回路に出力される第１のクロックの状態を決定することができる。
【００２１】
さらに、また、前記パルス生成回路は、前記少なくとも１つ以上の順序回路の状態が前記所定の状態である場合、前記第２の信号が第１の状態をとるように前記第２の信号を生成する一方、前記少なくとも１つ以上の順序回路の状態が前記所定の状態でない場合、前記第１の信号に従って、前記第２の信号が前記第１の状態及び第２の状態を交番してとるように前記第２の信号を生成し、前記極性決定回路は、前記第２の信号が前記第１の状態をとる場合、前記第１のクロックを出力する一方、前記第２の信号が前記第２の状態をとる場合、前記第１のクロックに対して論理否定を行い、該論理否定の結果を出力しても良い。
【００２２】
これにより、クロック生成回路は、第２の分周器の順序回路の状態が所定の状態でない場合、第１の信号に従って、順序回路に交番状態の第１のクロックを入力することによって、順序回路の状態が所定の状態になるまで、順序回路の状態を設定し続けることができる。
【００２３】
さらに、別の観点に従う本発明は、ＰＬＬ回路及び可変分周器を含むクロック生成回路の動作を制御する制御回路であって、前記ＰＬＬ回路により、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって第１のクロックを生成するとともに、前記第１のクロックを第１の分周比により分周することによって前記帰還クロックを生成している間に、前記可変分周器の分周比を前記第１の分周比に設定し、前記帰還クロックの位相が前記基準クロックの位相に同期したタイミングより後で、前記分周比を前記第１の分周比とは異なる第２の分周比に設定するように、前記可変分周器を制御する回路を含む、制御回路である。
【００２４】
これにより、制御回路は、可変分周器の分周比を帰還クロックの位相が基準クロックの位相に同期するために必要な時間の経過後に変更することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、クロック生成回路及び制御回路が搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００２５】
さらに、別の観点に従う本発明は、外部から供給される基準クロックに基づいて、第１のクロック及び第２のクロックを生成するクロック生成回路と、前記第２のクロックに基づいて、外部から供給されるパラレルの第１の信号をラッチし、前記第１のクロックに基づいて、前記ラッチしたパラレルの第１の信号をシリアルの第２の信号に変換するパラレルシリアル変換回路と、を備え、前記クロック生成回路は、第１の分周器を含み、帰還クロックの位相が外部から供給される基準クロックの位相に同期するように、前記基準クロックを逓倍することによって前記第１のクロックを生成するとともに、前記第１の分周器が前記第１のクロックを第１の分周比で分周することによって前記帰還クロックを生成するＰＬＬ回路と、前記第１のクロックを所定の分周比で分周することによって前記第２のクロックを生成する第２の分周器と、を含み、前記第２の分周器は、前記第１の分周比で前記第１のクロックを分周した後に、前記第１の分周比と異なる第２の分周比で前記第１のクロックを分周するように動作する、送信装置である。
【００２６】
これにより、送信装置は、第１の分周比で第１のクロックを分周した後に、第１の分周比と異なる第２の分周比で第１のクロックを分周することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、送信装置が搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００２７】
さらに、別の観点に従う本発明は、第１の分周器を含み、第１のクロックを生成するＰＬＬ回路と、前記第１のクロックを所定の分周比で分周する第２の分周器とを備える、クロック生成回路の制御方法であって、前記第１の分周器が出力する帰還クロックの位相が所定の位相となるように、前記第１の分周器を設定するとともに、前記第２の分周器が出力する第２のクロックの位相が前記所定の位相となるように、前記第２の分周器を設定することと、前記所定の分周比を前記第１の分周器の第１の分周比に設定することと、前記ＰＬＬ回路を動作させることと、前記ＰＬＬ回路によって、前記帰還クロックの位相が外部から前記ＰＬＬ回路に供給される基準クロックの位相に同期するように、前記第１のクロックを生成することと、前記所定の分周比を前記第１の分周比とは異なる第２の分周比に設定することと、前記第２の分周器によって、前記第１のクロックを前記第２の分周比で分周し、前記第２のクロックを生成することと、を含む、クロック生成回路の制御方法である。
【００２８】
これにより、クロック生成回路は、第１の分周比で第１のクロックを分周した後に、第１の分周比と異なる第２の分周比で第１のクロックを分周することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【００２９】
ここで、前記所定の分周比を前記第１の分周比とは異なる第２の分周比に設定することは、前記ＰＬＬ回路を動作させてから、前記帰還クロックの位相が前記基準クロックの位相に同期するために要する時間に応じた所定の期間の経過後に行われても良い。
【００３０】
これにより、クロック生成回路は、第２の分周器の分周比を帰還クロックの位相が基準クロックの位相に同期するために必要な時間の経過後に変更することによって、ＰＬＬ回路に帰還しない第２のクロックの位相を基準クロックの位相に対して一定することができ、搭載されるチップのＥＭＩ特性の測定を容易化することができる。
【発明の効果】
【００３１】
本発明によれば、クロック生成回路は、搭載されるチップのＥＭＩ特性の測定を容易化することができるようになる。
【００３２】
より具体的には、本発明によれば、クロック生成回路は、ＰＬＬ回路に帰還しないクロックの位相をＰＬＬ回路の基準クロックの位相に対して一定にすることによって、搭載されるチップのＥＭＩ特性の測定を容易化することができるようになる。
【００３３】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る通信システムの概略構成の一例を示す図である。
【図２】本発明の一実施形態に係るクロック生成回路の構成の一例を示す図である。
【図３】本発明の一実施形態に係る逓倍回路の構成の一例を示す図である。
【図４】本発明の一実施形態に係る可変分周器の構成の一例を示す図である。
【図５】本発明の一実施形態に係る可変分周器の構成の他の例を示す図である。
【図６】本発明の一実施形態に係るパラレルシリアル変換回路の構成の一例を示す図である。
【図７】本発明の一実施形態に係るクロック生成回路の動作の一例を示すフローチャートである。
【図８】本発明の一実施形態に係るクロック生成回路の各種の信号のタイミングチャートである。
【図９】本発明の一実施形態に係る通信システムの概略構成の他の例を示す図である。
【図１０】本発明の一実施形態に係るクロック生成回路の構成の他の例を示す図である。
【図１１】本発明の一実施形態に係る通信システムの概略構成の他の例を示す図である。
【発明を実施するための形態】
【００３５】
次に、本発明の実施の形態について、図面を参照しつつ説明する。
【００３６】
図１は、本発明の一実施形態に係る通信システムの概略構成の一例を示す図である。同図に示すように、本実施形態に係る通信システム１は、例えば、送信装置１０と、受信装置２０とを含んで構成される。
【００３７】
送信装置１０は、例えばｅＤＰ（embedded Display Port）のソース機器（例えば、パーソナルコンピュータやセットトップボックス、コントロールボード等）であるが、これに限られない。送信装置１０は、外部から供給される基準クロックＲＣＬＫと、パラレルデータ信号ＰＤＡＴＡ［ｘ：１］とに基づいて、シリアルデータ信号ＳＤＡＴＡを生成し、該信号を受信装置２０に送信する。送信装置１０は、例えば、制御回路１１と、クロック生成回路１２と、パラレルシリアル変換回路１３とを含んで構成される。
【００３８】
制御回路１１は、クロック生成回路１２の動作を制御する回路である。具体的には、制御回路１１は、送信装置１０が起動した後に、クロック生成回路１２の状態を初期化するリセット信号ＲＥＳを生成し、該信号をクロック生成回路１２に出力する。また、制御回路１１は、後述するクロック生成回路１２の分周器の分周比を示す制御信号ＣＮＴを生成するとともに、クロック生成回路１２が分周器の分周比の設定を行うために必要なクロックＣＬＫを生成し、該信号及び該クロックをクロック生成回路１２に出力する。制御回路１１は、送信装置１０が起動してから所定の時間が経過するまでは、制御信号ＣＮＴの状態を分周比ｎ（ここでｎは正の実数）に設定し、送信装置１０が起動してから所定の時間が経過した後は、制御信号ＣＮＴの状態を分周比ｍ（ここでｍは正の実数）に設定する。ここで、所定の時間は、例えば、クロック生成回路１２が起動してからクロック生成回路１２のＰＬＬ回路１２０（図２参照）がロック状態になるまでの期間よりも長い期間である。なお、制御回路１１は、外部から供給される基準クロックＲＣＬＫの交番回数によって、所定の時間が経過したか否かを判断しても良いが、これに限られるものではない。また、本例では、制御回路１１は、クロック生成回路１２とは別個に構成されているが、これに限られるものではなく、例えば、クロック生成回路１２の一部に組み込まれても良い。
【００３９】
クロック生成回路１２は、後述するように、特性の異なる複数のクロックを生成する。クロック生成回路１２は、例えばシステムＬＳＩ等の外部から供給される基準クロックＲＣＬＫと制御回路１１から出力される制御信号ＣＮＴとに基づいて、シリアルクロックＳＣＬＫとパラレルクロックＰＣＬＫとをそれぞれ生成し、該２つのクロックをパラレルシリアル変換回路１３に出力する。具体的には、クロック生成回路１２は、基準クロックＲＣＬＫをＰＬＬ回路１２０によってｎ逓倍することによって、シリアルクロックＳＣＬＫを生成するとともに、該シリアルクロックＳＣＬＫを制御信号ＣＮＴに従う所定の分周比（本例では「ｎ」又は「ｍ」とする（ｎ≠ｍ）。）で分周することによって、パラレルクロックＰＣＬＫを生成する。なお、クロック生成回路１２は、制御回路１１から出力されるリセット信号ＲＥＳによって、その状態を初期化することによって、パラレルクロックＰＣＬＫの位相を所定の位相に設定する。
【００４０】
パラレルシリアル変換回路１３は、外部から供給されるパラレルデータ信号ＰＤＡＴＡ［ｘ：１］をクロック生成回路１２から出力されるパラレルクロックＰＣＬＫによってラッチして、クロック生成回路１２から出力されるシリアルクロックＳＣＬＫによって該ラッチしたデータをシリアルデータ信号ＳＤＡＴＡに変換し、該信号を受信装置２０に送信する。
【００４１】
受信装置２０は、例えばｅＤＰのシンク機器（例えば、ディスプレイやプロジェクタ等）であるが、これに限られない。受信装置２０は、送信装置１０からシリアルデータ信号ＳＤＡＴＡを受け、該信号に基づく種々の処理（例えば、画像の表示等）を行う。
【００４２】
以上のように構成される通信システム１は、所定の時間が経過するまでは、基準クロックＲＣＬＫをＰＬＬ回路１２０によってｎ逓倍しシリアルクロックＳＣＬＫを生成し、該シリアルクロックＳＣＬＫを分周比ｎで分周することによってパラレルクロックＰＣＬＫを生成する一方で、所定の時間が経過した後は、該シリアルクロックＳＣＬＫを分周比ｍで分周することによってパラレルクロックＰＣＬＫを生成する。これにより、通信システム１は、クロック生成回路１２のＰＬＬ回路１２０がロック状態になってからその分周比を変更することによって、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して一定となるように、シリアルクロックＳＣＬＫ及びパラレルクロックＰＣＬＫを生成することができるため、送信装置１０のＥＭＩ特性の測定を容易化することができる。
【００４３】
図２は、本発明の一実施形態に係るクロック生成回路の構成の一例を示す図である。同図に示すように、本実施形態に係るクロック生成回路１２は、例えば、ＰＬＬ回路１２０と、可変分周器１２３と、順序回路ＦＦ１及びＦＦ２と、選択回路ＭＵＸ１及びＭＵＸ２とを含んで構成される。
【００４４】
ＰＬＬ回路１２０は、外部から供給される基準クロックＲＣＬＫに基づいて、内部で生成する帰還クロックＦＣＬＫの位相が該基準クロックＲＣＬＫの位相に同期するように、該基準クロックＲＣＬＫの周波数をｎ逓倍したシリアルクロックＳＣＬＫを生成する。ＰＬＬ回路１２０は、該生成したシリアルクロックＳＣＬＫをパラレルシリアル変換回路１３（図１参照）と、可変分周器１２３とに出力する。ＰＬＬ回路１２０は、例えば、逓倍回路１２１と、分周器１２２とを含んで構成される。
【００４５】
逓倍回路１２１は、基準クロックＲＣＬＫの周波数をｎ逓倍することによって、シリアルクロックＳＣＬＫを生成する。具体的には、逓倍回路１２１は、分周器１２２から出力される帰還クロックＦＣＬＫの位相が基準クロックＲＣＬＫの位相に同期するように、基準クロックＲＣＬＫの周波数をｎ逓倍することによって、シリアルクロックＳＣＬＫを生成する。
【００４６】
分周器１２２は、逓倍回路１２１から出力されるシリアルクロックＳＣＬＫを分周比ｎで分周し、帰還クロックＦＣＬＫを生成する。分周器１２２は、該生成した帰還クロックＦＣＬＫを逓倍回路１２１に出力する。また、分周器１２２は、制御回路１１から出力されるリセット信号ＲＥＳに従って、内部の順序回路の状態を所定の状態に設定することによって、生成する帰還クロックＦＣＬＫの位相を所定の位相に設定する。
【００４７】
選択回路ＭＵＸ１及びＭＵＸ２は、例えばマルチプレクサであるが、これに限られない。選択回路ＭＵＸ１及びＭＵＸ２は、選択端子ＳＬに入力されるリセット信号ＲＥＳに基づいて、入力端子Ａ０及びＡ１に入力される信号のいずれかを出力端子Ｙから出力する。具体的には、選択回路ＭＵＸ１は、リセット信号ＲＥＳの状態が“０”である場合、基準クロックＲＣＬＫを選択する一方で、リセット信号ＲＥＳの状態が“１”である場合、クロックＣＬＫを選択し、該選択の結果を順序回路ＦＦ１のクロック端子ＣＫに出力する。また、選択回路ＭＵＸ２は、リセット信号ＲＥＳの状態が“０”である場合、パラレルクロックＰＣＬＫを選択する一方で、選択回路ＭＵＸ２は、リセット信号ＲＥＳの状態が“１”である場合、クロックＣＬＫを選択し、該選択の結果を順序回路ＦＦ２のクロック端子ＣＫに出力する。
【００４８】
順序回路ＦＦ１及びＦＦ２は、例えば、Ｄ型フリップフロップである。順序回路ＦＦ１及びＦＦ２は、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する。具体的には、順序回路ＦＦ１は、選択回路ＭＵＸ１から出力される基準クロックＲＣＬＫ又はクロックＣＬＫに基づいて制御回路１１から出力される制御信号ＣＮＴを順序回路ＦＦ２に出力する。順序回路ＦＦ２は、選択回路ＭＵＸ２から出力されるパラレルクロックＰＣＬＫ又はクロックＣＬＫに基づいて、順序回路ＦＦ１から出力される制御信号ＣＮＴを分周制御信号ＤＣＮＴとして可変分周器１２３に出力する。
【００４９】
基準クロックＲＣＬＫは、典型的には、シリアルクロックＳＣＬＫと比較して低速（例えば、２００ＭＨｚ）であるため、順序回路ＦＦ１は、シリアルクロックＳＣＬＫが高速で交番する場合においても、リセット信号ＲＥＳの状態が“０”の場合に基準クロックＲＣＬＫに基づいて、正確に制御信号ＣＮＴをラッチすることができる。
【００５０】
また、順序回路ＦＦ２は、リセット信号ＲＥＳの状態が“０”の場合、可変分周器１２３によって生成され出力されるパラレルクロックＰＣＬＫに基づいて、順序回路ＦＦ１から出力される制御信号ＣＮＴをラッチするため、可変分周器１２３が高速動作する場合においても、可変分周器１２３の動作に同期して、分周制御信号ＤＣＮＴを生成し出力することができる。
【００５１】
可変分周器１２３は、ＰＬＬ回路１２０から出力されるシリアルクロックＳＣＬＫを分周制御信号ＤＣＮＴに従う分周比（すなわち、ｎ又はｍ）で分周することによって、パラレルクロックＰＣＬＫを生成する。具体的には、分周制御信号ＤＣＮＴが示す分周比がｎである場合、可変分周器１２３は、分周器１２２の分周比と同じ分周比ｎでシリアルクロックＳＣＬＫを分周し、パラレルクロックＰＣＬＫを生成する。この場合、パラレルクロックＰＣＬＫは、分周器１２２から出力される帰還クロックＦＣＬＫと同じ特性となる。一方、分周制御信号ＤＣＮＴが示す分周比がｍである場合、可変分周器１２３は、分周器１２２の分周比と異なる分周比ｍでシリアルクロックＳＣＬＫを分周し、パラレルクロックＰＣＬＫを生成する。この場合、パラレルクロックＰＣＬＫは、分周器１２２から出力される帰還クロックＦＣＬＫと異なる特性となる。また、可変分周器１２３は、制御回路１１から出力されるリセット信号ＲＥＳに従って、内部の順序回路の状態を所定の状態に設定することによって、生成するパラレルクロックＰＣＬＫの位相を所定の位相に設定する。
【００５２】
以上のように構成されるクロック生成回路１２は、まず、制御回路１１から出力されるリセット信号ＲＥＳに従って分周器１２２が出力する帰還クロックＦＣＬＫの位相を所定の位相に設定するとともに、制御回路１１から出力されるリセット信号ＲＥＳに従って可変分周器１２３が出力するパラレルクロックＰＣＬＫの位相を所定の位相に設定する。次に、クロック生成回路１２は、制御回路１１から出力されるクロックＣＬＫに基づいて、制御回路１１から出力される制御信号ＣＮＴに従って可変分周器１２３の分周比を分周器１２２と同じ分周比ｎに設定する。これにより、クロック生成回路１２は、ＰＬＬ回路１２０によって帰還クロックＦＣＬＫの位相が基準クロックＲＣＬＫの位相に同期する（すなわち、ＰＬＬ回路１２０がロック状態になる）ように、シリアルクロックＳＣＬＫを生成する。クロック生成回路１２は、ＰＬＬ回路１２０がロック状態になった後に、制御回路１１から出力される制御信号ＣＮＴに従って可変分周器１２３の分周比を分周比ｍに設定する。これにより、クロック生成回路１２は、可変分周器１２３によってシリアルクロックＳＣＬＫを分周比ｍで分周し、パラレルクロックＰＣＬＫを生成する。
【００５３】
このように、クロック生成回路１２は、ＰＬＬ回路１２０がロック状態になるまで、分周器１２２と同じ分周比ｎに可変分周器１２３の分周比を設定するため、クロック生成回路１２は、ＰＬＬ回路１２０がロック状態になるまで、分周器１２２が出力する帰還クロックＦＣＬＫと同じ特性を有するパラレルクロックＰＣＬＫを可変分周器１２３によって出力する。クロック生成回路１２は、ＰＬＬ回路１２０によって帰還クロックＦＣＬＫの位相を基準クロックＲＣＬＫの位相に同期させるため、クロック生成回路１２は、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して一定にする。続いて、クロック生成回路１２は、可変分周器１２３の分周比を分周比ｍに設定する。したがって、クロック生成回路１２は、ＰＬＬ回路１２０に帰還しないにも関わらず、所望の周波数を有し、基準クロックＲＣＬＫの位相に対して一定の位相を有するパラレルクロックＰＣＬＫを生成することができる。
【００５４】
図３は、本発明の一実施形態に係る逓倍回路の構成の一例を示す図である。同図に示すように、逓倍回路１２１は、例えば、位相比較器１２１１と、チャージポンプ回路１２１２と、ローパスフィルタ１２１３と、電圧制御発振器１２１４とを含んで構成される。
【００５５】
位相比較器１２１１は、外部から供給される基準クロックＲＣＬＫとの位相と、分周器１２２から出力される帰還クロックＦＣＬＫとの位相とを比較し、該比較結果に従って該２つのクロックの位相差を一対の位相誤差信号ＵＰ及びＤＮとして、チャージポンプ回路１２１２に出力する。
【００５６】
チャージポンプ回路１２１２は、位相比較器１２１１から出力される位相誤差信号ＵＰ及びＤＮを信号電流に変換する。チャージポンプ回路１２１２は、該信号電流をチャージポンプ信号ＩＣＰとして、ローパスフィルタ１２１３に出力する。
【００５７】
ローパスフィルタ１２１３は、チャージポンプ回路１２１２から出力されるチャージポンプ信号ＩＣＰに対して平滑化を行うことによって、該信号を信号電流から信号電位に変換する。ローパスフィルタ１２１３は、信号電位に変換した該信号を電位制御信号ＶＣＮＴとして、電圧制御発振器１２１４に出力する。
【００５８】
電圧制御発振器１２１４は、ローパスフィルタ１２１３から出力される電位制御信号ＶＣＮＴに応じた周波数で発振することによって、シリアルクロックＳＣＬＫを生成する。電圧制御発振器１２１４は、生成した該クロックをパラレルシリアル変換回路１３と、分周器１２２と、可変分周器１２３とに出力する。
【００５９】
なお、本例では、逓倍回路１２１は、アナログＰＬＬ回路において使用されるものとして構成されているが、これに限られるものではない。逓倍回路１２１は、例えば、ＡＤ（All-Digital）ＰＬＬ回路において使用されるものとして構成されても良い。
【００６０】
図４は、本発明の一実施形態に係る可変分周器の構成の一例を示す図である。同図に示すように、可変分周器１２３は、順序回路ＦＦ３及びＦＦ４と、論理積回路ＡＮＤ１及びＡＮＤ２と、否定論理和回路ＮＯＲとを含んで構成される。なお、同図において、分周制御信号ＤＣＮＴは、多ビット信号であるものとする。
【００６１】
順序回路ＦＦ３及び順序回路ＦＦ４は、例えば、Ｄ型フリップフロップである。順序回路ＦＦ３及びＦＦ４は、クロック端子ＣＫに入力されるクロックに基づいて、データ入力端子Ｄに入力される信号をデータ出力端子Ｑから出力する。具体的には、順序回路ＦＦ３は、シリアルクロックＳＣＬＫに基づいて、否定論理和回路ＮＯＲから出力される信号を論理積回路ＡＮＤ２及び順序回路ＦＦ４に出力する。また、順序回路ＦＦ４は、シリアルクロックＳＣＬＫに基づいて順序回路ＦＦ３から出力される信号を、パラレルクロックＰＣＬＫとして、論理積回路ＡＮＤ１と、選択回路ＭＵＸ２と、パラレルシリアル変換回路１３とにそれぞれ出力する。なお、順序回路ＦＦ３及びＦＦ４は、リセット信号ＲＥＳに基づいてその状態を所定の状態（例えば、“０”）に設定する。
【００６２】
論理積回路ＡＮＤ１及びＡＮＤ２は、自身に入力される信号に対して論理積を行い、該論理積の結果を出力する。具体的には、論理積回路ＡＮＤ１は、順序回路ＦＦ４から出力されるパラレルクロックＰＣＬＫと、順序回路ＦＦ２から出力される分周制御信号ＤＣＮＴ［０］とを受け、該２つの信号に対して論理積を行い、該論理積の結果を否定論理和回路ＮＯＲに出力する。また、論理積回路ＡＮＤ２は、順序回路ＦＦ３から出力される信号と、順序回路ＦＦ２から出力される分周制御信号ＤＣＮＴ［１］とを受け、該２つの信号に対して論理積を行い、該論理積の結果を否定論理和回路ＮＯＲに出力する。
【００６３】
否定論理和回路ＮＯＲは、自身に入力される信号に対して否定論理和を行い、該否定論理和の結果を出力する。具体的には、否定論理和回路ＮＯＲは、論理積回路ＡＮＤ１及びＡＮＤ２から出力される２つの論理積の結果に対して否定論理和を行い、該否定論理和の結果を順序回路ＦＦ３に出力する。
【００６４】
以上のように構成される可変分周器１２３は、順序回路ＦＦ２から出力される分周制御信号ＤＣＮＴ［０］及びＤＣＮＴ［１］の状態がそれぞれ“０”及び“１”（すなわち、状態“２分周”）である場合は、シリアルクロックＳＣＬＫを２分周することによって、パラレルクロックＰＣＬＫを生成する。また、分周制御信号ＤＣＮＴ［０］及びＤＣＮＴ［１］の状態がそれぞれ“１”及び“０”（すなわち、状態“４分周”）である場合は、シリアルクロックＳＣＬＫを４分周することによって、パラレルクロックＰＣＬＫを生成する。また、分周制御信号ＤＣＮＴ［０］及びＤＣＮＴ［１］の状態がそれぞれ“１”及び“１”（すなわち、状態“３分周”）である場合は、シリアルクロックＳＣＬＫを３分周することによって、パラレルクロックＰＣＬＫを生成する。また、可変分周器１２３は、制御回路１１から出力されるリセット信号ＲＥＳによって、順序回路ＦＦ３及びＦＦ４の状態を所定の状態（本例では、“０”）に設定する。
【００６５】
なお、本例では、可変分周器１２３は、シリアルクロックＳＣＬＫを２分周、３分周、及び４分周することによって、パラレルクロックＰＣＬＫを生成するが、これに限られるものではなく、可変分周器１２３は、任意の分周比でシリアルクロックＳＣＬＫを分周することによってパラレルクロックＰＣＬＫを生成するものであって良い。
【００６６】
図５は、本発明の一実施形態に係る可変分周器の構成の他の例を示す図である。同図に示すように、本実施形態に係る可変分周器１２３Ａは、順序回路ＦＦ５及びＦＦ６と、論理積回路ＡＮＤ１及びＡＮＤ２と、否定論理和回路ＮＯＲと、論理和回路ＯＲと、否定排他的論理和回路ＥＸＮＯＲと、パルス生成回路１２３１とを含んで構成される。なお、論理積回路ＡＮＤ１及びＡＮＤ２と、否定論理和回路ＮＯＲとについては、可変分周器１２３のものと同じであるため、その説明を省略する。
【００６７】
順序回路ＦＦ５及び順序回路ＦＦ６は、例えば、Ｄ型フリップフロップであり、それぞれ、順序回路ＦＦ３及びＦＦ４からリセット端子Ｒを除外したものである。順序回路ＦＦ５は、否定排他的論理和回路ＥＸＮＯＲから出力されるクロックに基づいて、否定論理和回路ＮＯＲから出力される信号を論理積回路ＡＮＤ２、論理和回路ＯＲ及び順序回路ＦＦ６に出力する。また、順序回路ＦＦ６は、否定排他的論理和回路ＥＸＮＯＲから出力されるクロックに基づいて順序回路ＦＦ５から出力される信号をパラレルクロックＰＣＬＫとして論理積回路ＡＮＤ１と、論理和回路ＯＲと、選択回路ＭＵＸ２と、パラレルシリアル変換回路１３とに出力する。
【００６８】
論理和回路ＯＲは、状態検出回路として機能するもので、順序回路ＦＦ５及びＦＦ６の状態を検出し、該検出結果を状態信号ＳＴＡＴＥとして否定論理積回路ＮＡＮＤに出力する。具体的には、論理和回路ＯＲは、順序回路ＦＦ５及びＦＦ６の出力に対して論理和を行い、該論理和の結果を状態信号ＳＴＡＴＥとして否定論理積回路ＮＡＮＤに出力する。論理和回路ＯＲは、順序回路ＦＦ５及びＦＦ６の状態がいずれも“０”である場合は、状態信号ＳＴＡＴＥの状態を“０”として出力し、順序回路ＦＦ５及びＦＦ６の状態のいずれかが“１”である場合は、状態信号ＳＴＡＴＥの状態を“１”として出力する。
【００６９】
なお、本例では、可変分周器１２３Ａは、状態検出回路として論理和回路ＯＲを含んでいるがこれに限られるものではない。可変分周器１２３Ａは、リセット信号ＲＥＳに基づいて、順序回路ＦＦ５及びＦＦ６の状態がいずれも“０”である状態以外の状態を検出するために、状態検出回路として、論理和回路ＯＲに代えて、検出する状態に応じた論理回路を含んでいても良い。
【００７０】
パルス生成回路１２３１は、制御回路１１から出力されるリセット信号ＲＥＳと、論理和回路ＯＲから出力される状態信号ＳＴＡＴＥとに基づいて、パルス状の（すなわち、状態“１”及び“０”を繰り返す）信号であるトリガ信号ＴＲＩＧを生成し、該信号を否定排他的論理和回路ＥＸＮＯＲに出力する。具体的には、パルス生成回路１２３１は、リセット信号ＲＥＳ及び状態信号ＳＴＡＴＥの状態がいずれも“１”である場合、パルス状になるようにトリガ信号ＴＲＩＧを生成する一方、リセット信号ＲＥＳ及び状態信号ＳＴＡＴＥの状態のいずれかが“０”である場合、状態“１”をとるようにトリガ信号ＴＲＩＧを生成し、該信号を出力する。パルス生成回路１２３１は、例えば、否定論理積回路ＮＡＮＤと、遅延回路ＤＥＬＡＹとを含んで構成される。
【００７１】
否定論理積回路ＮＡＮＤは、制御回路１１から出力されるリセット信号ＲＥＳと、論理和回路ＯＲから出力される状態信号ＳＴＡＴＥと、遅延回路ＤＥＬＡＹから出力される信号とに対して否定論理積を行い、該否定論理積の結果をトリガ信号ＴＲＩＧとして遅延回路ＤＥＬＡＹ及び否定排他的論理和回路ＥＸＮＯＲに出力する。否定論理積回路ＮＡＮＤは、例えば、リセット信号ＲＥＳの状態と状態信号ＳＴＡＴＥの状態とがいずれも“１”である場合、遅延回路ＤＥＬＡＹから入力される信号に対して論理否定を行い、該論理否定の結果をトリガ信号ＴＲＩＧとして出力する。また、否定論理積回路ＮＡＮＤは、例えば、リセット信号ＲＥＳの状態と状態信号ＳＴＡＴＥの状態とのいずれかが“０”である場合、トリガ信号ＴＲＩＧの状態を“１”として該信号を出力する。
【００７２】
遅延回路ＤＥＬＡＹは、否定論理積回路ＮＡＮＤから出力されるトリガ信号ＴＲＩＧに対して所定の遅延時間を与え、該遅延時間を与えた信号を否定論理積回路ＮＡＮＤに出力する。遅延回路ＤＥＬＡＹは、その遅延時間によって、パルス生成回路１２３１が生成するトリガ信号ＴＲＩＧのパルス幅及び周期を決定する。
【００７３】
否定排他的論理和回路ＥＸＮＯＲは、極性決定回路として機能するもので、パルス生成回路１２３１から出力されるトリガ信号ＴＲＩＧに基づいて、シリアルクロックＳＣＬＫの論理の極性を決定する。具体的には、否定排他的論理和回路ＥＸＮＯＲは、ＰＬＬ回路１２０から出力されるシリアルクロックＳＣＬＫと、パルス生成回路１２３１から出力されるトリガ信号ＴＲＩＧとに対して否定排他的論理和を行い、該否定排他的論理和の結果を順序回路ＦＦ５及びＦＦ６のクロック端子ＣＫに出力する。否定排他的論理和回路ＥＸＮＯＲは、トリガ信号ＴＲＩＧの状態が“１”の場合、バッファ回路として機能し、シリアルクロックＳＣＬＫの論理の極性をそのままにする一方、トリガ信号ＴＲＩＧの状態が“０”の場合、インバータ回路として機能し、シリアルクロックＳＣＬＫの論理の極性を反転させる。
【００７４】
以上のように構成される可変分周器１２３Ａは、リセット信号ＲＥＳの状態が“０”の場合、シリアルクロックＳＣＬＫを分周制御信号ＤＣＮＴに従う分周比で分周することによって、パラレルクロックＰＣＬＫを生成する。一方、可変分周器１２３Ａは、リセット信号ＲＥＳの状態が“１”の場合、状態信号ＳＴＡＴＥの状態が所定の状態（本例では、順序回路ＦＦ５及びＦＦ６の状態がいずれも“０”）になるまで、パルス生成回路１２３１及び否定排他的論理和回路ＥＸＮＯＲによって、シリアルクロックＳＣＬＫの論理の極性を切り替え続ける。これにより、可変分周器１２３Ａは、否定排他的論理和回路ＥＸＮＯＲの出力に基づいて、順序回路ＦＦ５及びＦＦ６の状態を変化させ、順序回路ＦＦ５及びＦＦ６の状態を所定の状態に設定する。
【００７５】
可変分周器１２３Ａは、順序回路のリセット機能を使用することなく、順序回路ＦＦ５及びＦＦ６の状態を所定の状態に設定することができる。これにより、可変分周器１２３Ａは、シリアルクロックＳＣＬＫがより高速に交番する場合においても、順序回路ＦＦ５及びＦＦ６の状態を所定の状態に設定することができる。また、クロック生成回路１２は、可変分周器１２３Ａを使用する場合、シリアルクロックＳＣＬＫがより高速に交番する場合においても、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して一定にすることができる。
【００７６】
なお、本例では、可変分周器１２３Ａは、シリアルクロックＳＣＬＫを２分周、３分周、及び４分周することによって、パラレルクロックＰＣＬＫを生成するが、これに限られるものではなく、可変分周器１２３Ａは、任意の分周比でシリアルクロックＳＣＬＫを分周することによってパラレルクロックＰＣＬＫを生成するものであって良い。
【００７７】
図６は、本発明の一実施形態に係るパラレルシリアル変換回路の構成の一例を示す図である。同図に示すように、本実施形態に係るパラレルシリアル変換回路１３は、順序回路ＦＦ７（１）乃至ＦＦ７（ｘ）と、カウンタ１３１と、選択回路ＭＵＸ３とを含んで構成される。
【００７８】
順序回路ＦＦ７（１）乃至ＦＦ７（ｘ）は、例えば、Ｄ型フリップフロップである。順序回路ＦＦ７（１）乃至ＦＦ７（ｘ）はそれぞれ、クロック端子ＣＫに入力されるパラレルクロックＰＣＬＫに基づいて、データ入力端子Ｄに入力されるパラレルデータ信号ＰＤＡＴＡ［１］乃至ＰＤＡＴＡ［ｘ］をデータ出力端子Ｑから選択回路ＭＵＸ３の入力端子Ａ１乃至Ａｘに出力する。
【００７９】
カウンタ１３１は、シリアルクロックＳＣＬＫの交番に基づいてカウントを行い、該カウントの結果を選択信号ＳＥＬとして、選択回路ＭＵＸ３の選択端子ＳＬに出力する。
【００８０】
選択回路ＭＵＸ３は、例えば、マルチプレクサであるがこれに限られない。選択回路ＭＵＸ３は、選択端子ＳＬに入力される選択信号ＳＥＬに従って、入力端子Ａ１乃至Ａｘに入力されるパラレルデータ信号ＰＤＡＴＡ［１］乃至ＰＤＡＴＡ［ｘ］をシリアルデータ信号ＳＤＡＴＡとして出力する。具体的には、選択回路ＭＵＸ３は、選択信号ＳＥＬの値が“１”の場合、入力端子Ａ１に入力されるパラレルデータ信号ＰＤＡＴＡ［１］をシリアルデータ信号ＳＤＡＴＡとして出力し、選択信号ＳＥＬの値が“ｘ”の場合は、入力端子Ａｘに入力されるパラレルデータ信号ＰＤＡＴＡ［ｘ］をシリアルデータ信号ＳＤＡＴＡとして出力する。
【００８１】
以上のように構成されるパラレルシリアル変換回路１３は、パラレルデータ信号ＰＤＡＴＡ［ｘ：１］をパラレルクロックＰＣＬＫによってラッチする。パラレルシリアル変換回路１３は、シリアルクロックＳＣＬＫの交番回数をカウントし、該カウント結果に応じて該ラッチしたパラレルデータ信号ＰＤＡＴＡ［ｘ：１］をシリアルデータ信号ＳＤＡＴＡとして出力することによって、パラレルデータ信号ＰＤＡＴＡ［ｘ：１］をシリアルデータ信号ＳＤＡＴＡに変換する。
【００８２】
図７は、本発明の一実施形態に係るクロック生成回路の動作の一例を示すフローチャートである。同図に示すように、クロック生成回路１２は、まず、制御回路１１が出力するリセット信号ＲＥＳによって、分周器１２２及び可変分周器１２３の内部回路を所定の状態に設定することによって、帰還クロックＦＣＬＫ及びパラレルクロックＰＣＬＫの位相を所定の位相に設定する（Ｓ７０１）。
【００８３】
次に、クロック生成回路１２は、制御回路１１が出力する制御信号ＣＮＴによって、可変分周器１２３の分周比をＰＬＬ回路１２０の分周器１２２の分周比ｎに設定する（Ｓ７０２）。クロック生成回路１２は、外部から供給される基準クロックＲＣＬＫによってＰＬＬ回路１２０を動作させる（Ｓ７０３）。
【００８４】
クロック生成回路１２は、ＰＬＬ回路１２０が動作し始めてから所定の期間が経過したか否かを判断する（Ｓ７０４）。所定の期間は、ＰＬＬ回路１２０がロック状態になるために必要な時間よりも少なくとも長い期間である。クロック生成回路１２は、ＰＬＬ回路１２０が動作し始めてから所定の期間が経過していないと判断する場合（Ｓ７０４のＮｏ）、ステップＳ７０３の処理に戻る一方で、ＰＬＬ回路１２０が動作し始めてから所定の期間が経過したと判断する場合（Ｓ７０４のＹｅｓ）、クロック生成回路１２は、可変分周器１２３の分周比を分周器１２２の分周比ｎから所望の分周比ｍに変更する（Ｓ７０５）。
【００８５】
上述したように、クロック生成回路１２は、ＰＬＬ回路１２０を動作させる前に、分周器１２２及び可変分周器１２３の内部回路の状態を所定の状態に設定するとともに、可変分周器１２３の分周比をＰＬＬ回路１２０の分周器１２２の分周比ｎに設定する。続いて、クロック生成回路１２は、ＰＬＬ回路１２０を動作させ、所定の期間が経過後に可変分周器１２３の分周比を所望の分周比ｍに変更する。これにより、クロック生成回路１２は、可変分周器１２３から出力されるパラレルクロックＰＣＬＫの位相をＰＬＬ回路１２０に入力される基準クロックＲＣＬＫの位相に対して一定にすることができる。パラレルクロックＰＣＬＫの位相は送信装置１０のＥＭＩ特性に関係するため、クロック生成回路１２は、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して一定にすることによって、送信装置１０のＥＭＩ特性の測定を容易化することができる。
【００８６】
図８は、本発明の一実施形態に係るクロック生成回路の各種の信号のタイミングチャートである。同図において、ＰＬＬ回路１２０が起動直後のアンロック状態である期間において、最初に基準クロックＲＣＬＫが立ち上がる時刻を時刻ｔ８０１とする。また、ＰＬＬ回路１２０がロック状態となる時刻を時刻ｔ８０２とする。また、時刻ｔ８０１から所定の期間が経過した時刻を時刻ｔ８０３とする。また、時刻ｔ８０３より後において、シリアルクロックＳＣＬＫが１回目乃至５回目に立ち上がる時刻をそれぞれ時刻ｔ８０４乃至ｔ８０８とする、また、ＰＬＬ回路１２０がロック状態になってから一定の時間が経過した時刻を時刻ｔ８０９と定義する。なお、分周比ｎは“４”であり、分周比ｍは“３”であるものとする。
【００８７】
また、同図では、従来のクロック生成回路が生成する３パターンのパラレルクロックＰＣＬＫがそれぞれＰＣＬＫ（１）乃至ＰＣＬＫ（３）として示されている。従来のクロック生成回路は、可変分周器１２３ではなく一定の分周比ｍにより分周する分周器（以下、「ｍ分周器」という。）を含んで構成されている。
【００８８】
同図を参照して、まず、時刻ｔ８０１で、クロック生成回路１２は、起動直後であることと、ＰＬＬ回路１２０がアンロック状態であることとから、シリアルクロックＳＣＬＫと、帰還クロックＦＣＬＫと、パラレルクロックＰＣＬＫ、及びＰＣＬＫ（１）乃至ＰＣＬＫ（３）との状態をいずれも“０”とする。また、時刻ｔ８０１で、クロック生成回路１２の制御回路１１は、制御信号ＣＮＴの状態をいずれも可変分周器１２３の分周比が４分周になるように（すなわち、状態“４分周”に）設定して出力する。
【００８９】
時刻ｔ８０２で、クロック生成回路１２のＰＬＬ回路１２０は、ロック状態にあることにより、基準クロックＲＣＬＫを４逓倍することによってシリアルクロックＳＣＬＫを生成し出力する。これにより、クロック生成回路１２の分周器１２２は、基準クロックＲＣＬＫと等しくなるように、帰還クロックＦＣＬＫを生成し出力する。
【００９０】
また、クロック生成回路１２の可変分周器１２３は、分周制御信号ＤＣＮＴの状態（“４分周”）に基づいて、シリアルクロックＳＣＬＫを４分周することによって、パラレルクロックＰＣＬＫを生成し出力する。したがって、パラレルクロックＰＣＬＫは帰還クロックＦＣＬＫと等しくなるため、パラレルクロックＰＣＬＫの位相は、基準クロックＲＣＬＫの位相に対して一定である。
【００９１】
次に、時刻ｔ８０３で、クロック生成回路１２の制御回路１１は、時刻ｔ８０１より所定の時間が経過したことにより、可変分周器１２３の分周比を４分周から３分周にするように（すなわち、状態“３分周”に）、制御信号ＣＮＴの状態を設定し出力する。なお、時刻ｔ８０３で、分周制御信号ＤＣＮＴの状態は、依然として“４分周”の状態である。
【００９２】
続いて、時刻ｔ８０８で、クロック生成回路１２の順序回路ＦＦ２は、可変分周器１２３の分周比を４分周から３分周にするように（すなわち、状態“３分周”に）、分周制御信号ＤＣＮＴの状態を設定し出力する。可変分周器１２３は、分周制御信号ＤＣＮＴの状態“３分周”に基づいて、シリアルクロックＳＣＬＫを３分周することによって、パラレルクロックＰＣＬＫを生成し出力する。時刻ｔ８０４で、パラレルクロックＰＣＬＫの位相は、基準クロックＲＣＬＫの位相に対して一定である。
【００９３】
上述したように、クロック生成回路１２は、可変分周器１２３の分周比をＰＬＬ回路１２０の分周器１２２の分周比ｎ（本例では４分周）に設定する。この状態で、クロック生成回路１２はＰＬＬ回路１２０を動作させ、所定の期間が経過後に可変分周器１２３の分周比を所望の分周比ｍ（本例では３分周）に変更する。これにより、クロック生成回路１２は、可変分周器１２３から出力されるパラレルクロックＰＣＬＫの位相をＰＬＬ回路１２０に入力される基準クロックＲＣＬＫの位相に対して一定にすることができる。パラレルクロックＰＣＬＫの位相は送信装置１０のＥＭＩ特性に関係するが、パラレルクロックＰＣＬＫの位相は基準クロックＲＣＬＫに対して一定であるため、クロック生成回路１２は、送信装置１０のＥＭＩ特性の測定を容易化することができる。
【００９４】
これに対して、従来のクロック生成回路は、分周比が固定のｍ分周器を使用しているので、帰還クロックＦＣＬＫとｍ分周器が出力するパラレルクロックＰＣＬＫとが等しくならず、パラレルクロックＰＣＬＫの位相が基準クロックＲＣＬＫの位相に対して不定となってしまう。
【００９５】
より具体的には、従来のクロック生成回路は、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相と同じ位相とするように、パラレルクロックＰＣＬＫを生成する場合、パラレルクロックＰＣＬＫ（１）を時刻ｔ８０４で立ち上げ、時刻ｔ８０５で立ち下げ、以降、シリアルクロックＳＣＬＫの周波数の１／３の周波数で交番させる。
【００９６】
また、従来のクロック生成回路は、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対してシリアルクロックＳＣＬＫの交番１回分遅れた位相とするように、パラレルクロックＰＣＬＫを生成する場合、パラレルクロックＰＣＬＫ（２）を時刻ｔ８０５で立ち上げ、時刻ｔ８０６で立ち下げ、以降、シリアルクロックＳＣＬＫの１／３の周波数で交番させる。
【００９７】
さらに、従来のクロック生成回路は、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して、シリアルクロックＳＣＬＫの交番２回分遅れた位相とするように、パラレルクロックＰＣＬＫを生成する場合、パラレルクロックＰＣＬＫ（３）を時刻ｔ８０６で立ち上げ、時刻ｔ８０７で立ち下げ、以降、シリアルクロックＳＣＬＫの１／３の周波数で交番させる。
【００９８】
以上のように、従来のクロック生成回路は、パラレルクロックＰＣＬＫの位相が基準クロックＲＣＬＫの位相に対して一定となるような構成を備えていないため、パラレルクロックＰＣＬＫの位相が基準クロックＲＣＬＫに対して不定となり、したがって、送信装置のＥＭＩ特性の測定を困難にしてしまう。
【００９９】
図９は、本発明の一実施形態に係る通信システムの概略構成の他の例を示す図である。同図に示すように、本実施形態に係る通信システム１Ａは、送信装置１０ではなく送信装置１０Ａを含んで構成される。以下では、図１に示した構成要素と同じものについては、同じ符号を付すものとし、適宜、説明を省略する。
【０１００】
送信装置１０Ａは、送信装置１０と同様に、外部から供給される基準クロックＲＣＬＫと、パラレルデータ信号ＰＤＡＴＡ［ｘ：１］とに基づいて、シリアルデータ信号ＳＤＡＴＡを生成し、該信号を受信装置２０に送信する。送信装置１０Ａは、制御回路１１及びクロック生成回路１２ではなく、制御回路１１Ａ及びクロック生成回路１２Ａを含んで構成される。
【０１０１】
制御回路１１Ａは、クロック生成回路１２Ａの動作を制御する回路である。制御回路１１Ａは、クロック生成回路１２Ａの可変分周器１２３及び１２４（図１０参照）の分周比をそれぞれ示す制御信号ＣＮＴ２及びＣＮＴ１を生成し、該信号をクロック生成回路１２Ａに出力する。制御回路１１Ａは、クロック生成回路１２ＡのＰＬＬ回路１２０がロック状態になるまでは、制御信号ＣＮＴ２の状態を制御信号ＣＮＴ１の状態と同じ分周比ｎに設定し、ＰＬＬ回路１２０がロック状態になった後、制御信号ＣＮＴ２の状態を分周比ｍに設定する。ここで、制御回路１１Ａは、ＰＬＬ回路１２０がロック状態であるか否かを、基準クロックＲＣＬＫの位相と、クロック生成回路１２Ａから出力される帰還クロックＦＣＬＫの位相とを比較することによって判断する。
【０１０２】
また、制御回路１１Ａは、制御信号ＣＮＴ１によって可変分周器１２４の分周比を例えばｎ’に変更する場合、制御信号ＣＮＴ２によって可変分周器１２３の分周比を分周比ｎ’に設定する。そして、制御回路１１Ａは、ＰＬＬ回路１２０が再びロック状態になるまで、可変分周器１２３の分周比をｎ’に維持し、ＰＬＬ回路１２０がロック状態になった後、制御信号ＣＮＴ２の状態を所望の分周比（例えばｍ’）に設定する。なお、本例では、制御回路１１Ａは、クロック生成回路１２Ａとは別個に構成されているが、これに限られるものではなく、例えば、クロック生成回路１２Ａの一部に組み込まれても良い。
【０１０３】
クロック生成回路１２Ａは、基準クロックＲＣＬＫと制御回路１１Ａから出力される制御信号ＣＮＴ１及びＣＮＴ２とに基づいて、帰還クロックＦＣＬＫ、シリアルクロックＳＣＬＫ、及びパラレルクロックＰＣＬＫをそれぞれ生成し、帰還クロックＦＣＬＫを制御回路１１Ａに出力するとともに、シリアルクロックＳＣＬＫ及びパラレルクロックＰＣＬＫをパラレルシリアル変換回路１３に出力する。具体的には、クロック生成回路１２Ａは、基準クロックＲＣＬＫをＰＬＬ回路１２０によってｎ逓倍することによって、シリアルクロックＳＣＬＫを生成し、該シリアルクロックＳＣＬＫを制御信号ＣＮＴ１に従う分周比ｎで分周することによって、帰還クロックＦＣＬＫを生成し、該シリアルクロックＳＣＬＫを制御信号ＣＮＴ２に従う分周比（例えば、ｎ又はｍ）で分周することによって、パラレルクロックＰＣＬＫを生成する。なお、クロック生成回路１２Ａは、制御回路１１Ａから出力されるリセット信号ＲＥＳによって、可変分周器１２３及び１２４（図１０を参照）の内部回路を所定の状態に設定することによって、パラレルクロックＰＣＬＫの位相を所定の位相に設定する。
【０１０４】
図１０は、本発明の一実施形態に係るクロック生成回路の構成の他の例を示す図である。同図に示すように、本実施形態に係るクロック生成回路１２Ａは、ＰＬＬ回路１２０でなくＰＬＬ回路１２０Ａを含んで構成される。以下では、図２に示した構成要素と同じものについては、同じ符号を付すものとし、適宜、説明を省略する。
【０１０５】
本例のＰＬＬ回路１２０Ａは、分周器１２２でなく、分周比を任意の値に設定可能な可変分周器１２４を含んで構成される。ＰＬＬ回路１２０Ａは、制御回路１１Ａから出力される制御信号ＣＮＴ１に従う倍率（例えば、ｎ）で、外部から供給される基準クロックＲＣＬＫの周波数を逓倍することによって、シリアルクロックＳＣＬＫを生成する。
【０１０６】
可変分周器１２４は、逓倍回路１２１から出力されるシリアルクロックＳＣＬＫを制御信号ＣＮＴ１に従う分周比（例えば、ｎ）で分周することによって、帰還クロックＦＣＬＫを生成し、該クロックを逓倍回路１２１及び制御回路１１Ａに出力する。
【０１０７】
以上のように構成される通信システム１Ａは、基準クロックＲＣＬＫ及び帰還クロックＦＣＬＫに基づいて、ＰＬＬ回路１２０Ａがロック状態であるか否かを判断し、クロック生成回路１２ＡのＰＬＬ回路１２０Ａがロック状態になるまでは、基準クロックＲＣＬＫを逓倍回路１２１によってｎ逓倍しシリアルクロックＳＣＬＫを生成し、該シリアルクロックＳＣＬＫを分周比ｎで分周することによって、パラレルクロックＰＣＬＫを生成する一方、ＰＬＬ回路１２０Ａがロック状態になった後は、該シリアルクロックＳＣＬＫを分周比ｍで分周することによってパラレルクロックＰＣＬＫを生成する。これにより、通信システム１Ａは、クロック生成回路１２ＡのＰＬＬ回路１２０Ａがロック状態になってからその分周比を変更することによって、パラレルクロックＰＣＬＫの位相を基準クロックＲＣＬＫの位相に対して一定となるように、シリアルクロックＳＣＬＫ及びパラレルクロックＰＣＬＫを生成することができ、送信装置１０ＡのＥＭＩ特性の測定を容易化することができる。
【０１０８】
図１１は、本発明の一実施形態に係る通信システムの概略構成の他の例を示す図である。同図に示すように、本実施形態に係る通信システム１Ｂは、送信装置１０Ｂと、受信装置２０Ｂとを含んで構成される。
【０１０９】
送信装置１０Ｂは、外部から供給される基準クロックＲＣＬＫと、複数のパラレルデータ信号ＰＤＡＴＡ１［ｘ：１］乃至ＰＤＡＴＡｉ［ｘ：１］とに基づいて、該信号に対応する複数のシリアルデータ信号ＳＤＡＴＡ１乃至ＳＤＡＴＡｉを生成し、生成した複数のシリアルデータ信号ＳＤＡＴＡ１乃至ＳＤＡＴＡｉを受信装置２０Ｂに送信する。送信装置１０Ｂは、例えば、制御回路１１と、クロック生成回路１２（１）乃至１２（ｉ）と、パラレルシリアル変換回路１３（１）乃至１３（ｉ）とを含んで構成される。
【０１１０】
制御回路１１は、可変分周器１２３（図２参照）の分周比を示す制御信号ＣＮＴと、分周器１２２及び可変分周器１２３のリセットを行うためのリセット信号ＲＥＳと、可変分周器１２３のリセット時に可変分周器１２３の分周比を設定するためのクロックＣＬＫとを生成し、該２つの信号及び該クロックを各クロック生成回路１２（１）乃至１２（ｉ）に出力する。
【０１１１】
各クロック生成回路１２（１）乃至１２（ｉ）は、それぞれ、基準クロックＲＣＬＫ、リセット信号ＲＥＳ、クロックＣＬＫ及び制御信号ＣＮＴに基づいて、シリアルクロックＳＣＬＫ１乃至ＳＣＬＫｉと、パラレルクロックＰＣＬＫ１乃至ＰＣＬＫｉとを生成し、それぞれ対応するパラレルシリアル変換回路１３（１）乃至１３（ｉ）に出力する。
【０１１２】
各パラレルシリアル変換回路１３（１）乃至１３（ｉ）は、それぞれ、対応するクロック生成回路１２（１）乃至１２（ｉ）から出力されるシリアルクロックＳＣＬＫ１乃至ＳＣＬＫｉと、パラレルクロックＰＣＬＫ１乃至ＰＣＬＫｉとに基づいて、外部から供給される対応するパラレルデータ信号ＰＤＡＴＡ１［ｘ：１］乃至ＰＤＡＴＡｉ［ｘ：１］をシリアルデータ信号ＳＤＡＴＡ１乃至ＳＤＡＴＡｉに変換する。各パラレルシリアル変換回路１３（１）乃至１３（ｉ）は、該変換したシリアルデータ信号ＳＤＡＴＡ１乃至ＳＤＡＴＡｉを受信装置２０Ｂに出力する。
【０１１３】
以上のように構成される通信システム１Ｂは、複数のクロック生成回路１２（１）乃至１２（ｉ）によって、基準クロックＲＣＬＫの位相に対して一定となる位相を有するパラレルクロックＰＣＬＫ１乃至ＰＣＬＫｉを生成し、該生成したパラレルクロックＰＣＬＫ１乃至ＰＣＬＫｉと、シリアルクロックＳＣＬＫ１乃至ＳＣＬＫｉとに基づいて、パラレルデータ信号ＰＤＡＴＡ１［ｘ：１］乃至ＰＤＡＴＡｉ［ｘ：１］をシリアルデータ信号ＳＤＡＴＡ１乃至ＳＤＡＴＡｉに変換する。通信システム１Ｂは、生成するパラレルクロックＰＣＬＫ１乃至ＰＣＬＫｉの位相を基準クロックＲＣＬＫの位相に対して一定にすることができるため、送信装置１０ＢのＥＭＩ特性の測定を容易化することができる。
【０１１４】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【０１１５】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【０１１６】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【０１１７】
本発明は、クロック生成回路を備える情報処理機器の分野に広く利用することができる。
【符号の説明】
【０１１８】
１…通信システム
１０…送信装置
１１…制御回路
１２…クロック生成回路
１２０…ＰＬＬ回路
１２１…逓倍回路
１２１１…位相比較器
１２１２…チャージポンプ回路
１２１３…ローパスフィルタ
１２１４…電圧制御発振器
１２２…分周器
１２３，１２４…可変分周器
１３…パラレルシリアル変換回路
１３１…カウンタ
２０…受信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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