(57)【特許請求の範囲】
【請求項１】
双方向パワー半導体デバイス（１）であって、前記双方向パワー半導体デバイス（１）は、ウェハ（１０）を有し、前記ウェハ（１０）は、第１の主要側（１１）と、前記第１の主要側（１１）に平行に配置された第２の主要側（１２）とを有し、前記双方向パワー半導体デバイス（１）は、少なくとも２つの第１のゲート転流型サイリスタセル（２０）と、少なくとも２つの第２のゲート転流型サイリスタセル（４０）とを備え、
各々の第１のゲート転流型サイリスタセル（２０）は、前記第１の主要側（１１）から前記第２の主要側（１２）まで順に、
第１のカソード電極（２１）と、
第１の導電型の第１のカソード層（２２）と、
前記第１の導電型とは異なる第２の導電型の第１のベース層（２３）と、
前記第１の導電型の第１のドリフト層（２４）と、
前記第２の導電型の第１のアノード層（２５）と、
第１のアノード電極（２６）と、を備え、
各々の第１のゲート転流型サイリスタセル（２０）は、前記第１のカソード層（２２）の側方に配置され、前記第１のベース層（２３）によって前記第１のカソード層（２２）から分離された第１のゲート電極（２７）をさらに備え、
各々の第２のゲート転流型サイリスタセル（４０）は、前記第１の主要側（１１）から前記第２の主要側（１２）まで順に、
第２のアノード電極（４６）と、
前記第２の導電型の第２のアノード層（４５）と、
前記第１の導電型の第２のドリフト層（４４）と、
前記第２の導電型の第２のベース層（４３）と、
前記第１の導電型の第２のカソード層（４２）と、
第２のカソード電極（４１）と、を備え、
各々の第２のゲート転流型サイリスタセル（４０）は、前記第２のカソード層（４２）の側方に配置され、前記第２のベース層（４３）によって前記第２のカソード層（４２）から分離された第２のゲート電極（４７）をさらに備え、
前記第１のゲート転流型サイリスタセル（２０）は、前記第２のゲート転流型サイリスタセル（４０）と交互になっており、
各々の第１のゲート転流型サイリスタセル（２０）の前記第１のベース層（２３）は、前記双方向パワー半導体デバイスの表面まで延在する前記第１のドリフト層（２４）および前記第２のドリフト層（４４）によって第２のゲート転流型サイリスタセル（４０）における隣接する第２のアノード層（４５）から分離されることによって、前記第１のベース層（２３）と前記第２のアノード層（４５）との間に前記第１の導電型の第１の分離領域（５０）を形成し、
各々の第２のゲート転流型サイリスタセル（４０）の前記第２のベース層（４３）は、前記双方向パワー半導体デバイスの前記表面まで延在する前記第１のドリフト層（２４）および前記第２のドリフト層（４４）によって第１のゲート転流型サイリスタセル（２０）における隣接する第１のアノード層（２５）から分離されることによって、前記第２のベース層（４３）と前記第１のアノード層（２５）との間に前記第１の導電型の第２の分離領域（６０）を形成する、双方向パワー半導体デバイス（１）。
【請求項２】
各々の第１のゲート転流型サイリスタセル（２０）について、
この第１のゲート転流型サイリスタセル（２０）の前記第１のベース層（２３）における任意の箇所と前記隣接する第２のアノード層（４５）との間の横方向距離は、第１の最大距離未満であり、
この第１のゲート転流型サイリスタセル（２０）の前記第１のアノード層（２５）の任意の箇所と前記隣接する第２のベース層（４３）との間の横方向距離は、前記第１の最大距離未満であり、
前記第１の最大距離は、１ｍｍまたは５００μｍである、請求項１に記載の双方向パワー半導体デバイス（１）。
【請求項３】
各々の第２のゲート転流型サイリスタセル（４０）について、
この第２のゲート転流型サイリスタセル（４０）の前記第２のベース層（４３）の任意の箇所と前記隣接する第１のアノード層（２５）との間の横方向距離は、第２の最大距離未満であり、
この第２のゲート転流型サイリスタセル（４０）の前記第２のアノード層（４５）における任意の箇所と前記隣接する第１のベース層（２３）との間の横方向距離は、前記第２の最大距離未満であり、
前記第２の最大距離は、１ｍｍまたは５００μｍである、請求項１または２に記載の双方向パワー半導体デバイス（１）。
【請求項４】
前記第１および第２の主要側（１１，１２）に直交する方向の投影図において、前記第１のアノード層（２５）は、各々の第１のゲート転流型サイリスタセル（２０）における前記第１のカソード層（２２）と重なり、前記第２のアノード層（４５）は、各々の第２のゲート転流型サイリスタセル（４０）における前記第２のカソード層（４２）と重なる、請求項１〜３のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項５】
前記第１および第２の主要側（１１，１２）に直交する方向の前記投影図において、前記第１のアノード層（２５）と前記第１のカソード層（２２）とは、各々の第１のゲート転流型サイリスタセル（２０）においてこれら２つの層の間に最大の重なりを有するように位置合わせされ、前記第２のアノード層（４５）と前記第２のカソード層（４２）とは、各々の第２のゲート転流型サイリスタセル（４０）においてこれら２つの層の間に最大の重なりを有するように位置合わせされる、請求項４に記載の双方向パワー半導体デバイス（１）。
【請求項６】
各々の第１のゲート電極（２７）は、第１のゲート金属化層（８１）の一部として前記第１のベース層（２３）上に形成され、前記第１のベース層（２３）とは反対側の前記第１のゲート金属化層（８１）の面は、第１の平面を規定し、
各々の第２のゲート電極（４７）は、第２のゲート金属化層（８２）の一部として前記第２のベース層（４３）上に形成され、前記第２のベース層（４３）とは反対側の前記第２のゲート金属化層（８２）の面は、第２の平面を規定し、
前記第１のカソード層（２２）とは反対側の前記第１のカソード電極（２１）の面および前記第２のアノード層（４５）とは反対側の前記第２のアノード電極（４６）の面は、第３の平面を規定し、
前記第１のアノード層（２５）とは反対側の前記第１のアノード電極（２６）の面および前記第２のカソード層（４２）とは反対側の前記第２のカソード電極（４１）の面は、第４の平面を規定し、
前記第１の平面は、前記第３の平面に平行であり、前記第１の主要側（１１）から前記第２の主要側（１２）への方向に前記第３の平面からシフトされ、
前記第２の平面は、前記第４の平面に平行であり、前記第２の主要側（１２）から前記第１の主要側（１１）への方向に前記第４の平面からシフトされる、請求項１〜５のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項７】
前記第１および第２のカソード層（２２，４２）のそれぞれは、前記第１または第２のベース層（２３，４３）によって互いに分離された少なくとも２つのカソード層領域（２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂ，４２ｃ）を含む、請求項１〜６のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項８】
前記カソード層領域（２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂ，４２ｃ）のそれぞれは、長手方向軸における長さと前記長手方向軸に垂直な方向の幅とを有するストリップ状であり、前記幅は前記長さ未満である、請求項７に記載の双方向パワー半導体デバイス（１）。
【請求項９】
前記第１および第２のカソード層（２２，４２）のそれぞれは、２〜６つのストリップ状カソード層領域（２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂ，４２ｃ）を備える、請求項８に記載の双方向パワー半導体デバイス（１）。
【請求項１０】
各々のストリップ状カソード半導体層領域（２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂ，４２ｃ）の前記幅は、５０μｍ〜５００μｍである、請求項８または９に記載の双方向パワー半導体デバイス（１）。
【請求項１１】
前記ストリップ状カソード層領域（２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂ，４２ｃ）は、前記双方向パワー半導体デバイスの中心の周りに同心円状の輪の状態で配置され、各ストリップの前記長手方向軸は、径方向に沿って延在しており、当該径方向は、前記双方向パワー半導体デバイスの前記中心から前記第１および第２の主要側（１１，１２）に平行に延在する方向である、請求項８〜１０のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項１２】
前記第１のベース層（２３）の横方向幅と前記第１のアノード層（２５）の横方向幅との比率および前記第２のベース層（４３）の横方向幅と前記第２のアノード層（４５）の横方向幅との比率は、それぞれ０．５〜２である、請求項１〜１１のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項１３】
前記第１および第２のゲート転流型サイリスタセル（２０，４０）の前記第１および第２のドリフト層（２４，４４）は、前記ウェハ（１０）の前記第１の主要側（１１）と前記第２の主要側（１２）との間に前記ウェハ（１０）の前記第１および第２の主要側（１１，１２）に平行に延在する１つの連続的な半導体層を形成する、請求項１〜１２のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項１４】
前記第１および前記第２のベース層（２３，４３）は、前記第１および第２の主要側（１１，１２）に直交する方向の厚みが前記第１および第２のアノード層（２５，４５）よりも大きい、請求項１〜１３のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【請求項１５】
隣接する第１のベース層（２３）および第２のアノード層（４５）の各対の間の距離ならびに隣接する第２のベース層（４３）および第１のアノード層（２５）の各対の間の距離は、２０μｍ〜１００μｍの範囲内である、請求項１〜１４のいずれか１項に記載の双方向パワー半導体デバイス（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、請求項１のプリアンブルに係る双方向パワー半導体デバイスに関する。
【背景技術】
【０００２】
発明の背景
マトリクスコンバータおよび直流（ＤＣ）ブレーカなどの多くの用途では、電圧を阻止して電流を双方向に流すために双方向パワーデバイスの機能が必要とされる。ＪＰ５７−０４９２６９Ａから公知のトライアックまたはＥＰ０８８０１８２Ｂ１から公知の双方向制御サイリスタ（ＢＣＴ）などのパワー半導体デバイスは、このような機能を提供するが、完全なスイッチング制御はターンオンのみに制限される。さらに、これらのパワーデバイスでは、ウェハ領域の半分だけが各電流方向または極性に使用される。
【０００３】
完全なターンオフ制御を実現するために、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が報告されており、そこでは、エミッタＭＯＳ構造が両側で利用されるとともに、対向するエミッタのためのアノードとして金属酸化膜半導体（ＭＯＳ）セルのｐ−ウェルが使用される。しかし、ＩＧＢＴチップの両側にこのような構造を実装することは困難である。なぜなら、パッケージングのためのその後のダイ接着によって平面終端部が制約され、ゲートアクセスによってもさらに複雑さが増すからである。この問題は、定格電圧が１２００Ｖを上回る高電圧デバイスにおいて特に顕著である。したがって、標準的なプレスパックにパッケージングされたベベル終端部を有するサイリスタまたはゲート転流型サイリスタ（ＧＣＴ）ウェハに逆阻止（ＲＢ）または双方向デバイスを実装することは、従来から非常に容易である。
【０００４】
双方向パワー半導体デバイスの機能として、今日では、通常、２つの逆阻止（ＲＢ）パワー半導体デバイスが逆並列の構成で使用されるか、または２つの逆導通（ＲＣ）パワー半導体デバイスが背中合わせの構成で使用される。
【０００５】
２つのＲＢパワー半導体デバイスが逆並列の構成で接続される場合、これには、これら２つのＲＢパワー半導体デバイスのうちの１つのデバイス領域だけが各電流方向に使用されるという不利な点がある。したがって、この構成によりデバイスが大きくなり、熱の発生がデバイス領域全体にわたって均一に分散されないので熱管理が困難になる。後者により過熱の問題が容易に生じ得る。一方、２つのＲＣパワー半導体デバイスを背中合わせの構成で有する構成には、２つのデバイスの損失が直列接続で増すので損失が高くなるという不利な点がある。
【０００６】
公知の逆導通パワー半導体デバイスは、単一のパワー半導体デバイス内で１つ以上のゲート転流型サイリスタ（ＧＣＴ）と１つ以上のダイオードとを組み合わせる逆導通ゲート転流型サイリスタ（ＲＣ−ＧＣＴ）である。ＷＯ２０１２／０４１９５８  Ａ２に開示されているバイモードゲート転流型サイリスタ（ＢＧＣＴ）は、単一の半導体ウェハ内に、互いに並列に電気的に接続された複数のゲート転流型サイリスタ（ＧＣＴ）セルと、ＧＣＴセル間に分散された複数のダイオードセルとを備えるＲＣ−ＧＣＴである。ダイオードセルも、反対の順方向ではあるが、互いに並列に、ＧＣＴセルに電気的に接続されている。公知の逆阻止パワー半導体デバイスは、ＧＣＴセルに並列に接続されたダイオードセルを持たないという点でＲＣ−ＧＣＴとは異なっている逆阻止ゲート転流型サイリスタ（ＲＢ−ＧＣＴ）である。
【０００７】
ＥＰ０１１０７７７  Ａ１には、２つの単一の逆阻止ＧＣＴセルゾーンの逆並列構成が示されている。単一の第１のＧＣＴセルゾーンと単一の第２のＧＣＴセルゾーンとの間の分離は、２つの溝によって形成され、当該２つの溝は、半導体ウェハの第１または第２の主要側から、２つのＧＣＴセルのアノードおよびベース層を形成するｐドープ層を通って、ドリフト層まで貫通している。第１のセルゾーンと第２のセルゾーンとの間の分離が溝によって（すなわち空気によって）なされることにより、２つのセルゾーン間の熱接触が低くなり、熱が生成されたセルゾーンから熱が広がることが妨げられる。
【発明の概要】
【課題を解決するための手段】
【０００８】
発明の概要
先行技術の上記の不利な点に鑑みて、本発明の目的は、完全なターンオフおよびターンオンスイッチング制御を可能にし、かつ、両方の電流方向についてデバイス領域全体を効率的に使用して、電気的および熱的特性の優れた小型のデバイスを提供する双方向パワー半導体デバイスを提供することである。
【０００９】
当該目的は、請求項１に係る双方向パワー半導体デバイスによって達成される。
公知のＢＣＴとは対照的に、本発明の双方向パワー半導体デバイスは、各々が第１のゲート転流型サイリスタ（ＧＣＴ）セルを有する複数の第１のセルゾーンと、各々が第２のゲート転流型サイリスタ（ＧＣＴ）セルを有する複数の第２のセルゾーンとを備え、第１のＧＣＴセルは、第２のＧＣＴセルと交互になっており、すなわち第１のセルゾーンは、第２のセルゾーンと交互になっている。本発明の構成では、第１のＧＣＴセルがオン状態にある場合、第１のＧＣＴセルにおける電子正孔プラズマは隣接する第２のＧＣＴセルの第２のドリフト層に効率的に広がることができ、第２のＧＣＴセルがオン状態にある場合、第２のＧＣＴセルにおける電子正孔プラズマは隣接する第１のＧＣＴセルの第１のドリフト層に効率的に広がることができる。したがって、本発明の双方向パワー半導体デバイスは、両方の電流方向についてウェハ領域全体を効率的に使用する。その結果、デバイスの優れた電気的および熱的特性が得られ、デバイスのサイズを小さくすることができる。
【００１０】
さらに、公知のＢＣＴとは対照的に、各々の第１のＧＣＴセルの第１のベース層は、第１の導電型の第１の分離領域によって隣接する第２のアノード層から分離され、各々の第２のＧＣＴセルの第２のベース層は、第１の導電型の第２の分離領域によって隣接する第１のアノード層から分離される。この種類の分離は、両方の電流方向の完全なターンオフ制御、すなわち第１および第２のＧＣＴセルのターンオフ制御を可能にし、これは、連続的なｐ型層が、逆並列の構成で第１のサイリスタセルに接続された隣接する第２のサイリスタセルのベース層に第１のサイリスタセルのアノード層を接続するＢＣＴでは不可能である。
【００１１】
第１のセルゾーンと第２のセルゾーンとの間の分離は、第１の導電型の分離領域からなっている（例示的には、第１および第２のドリフト層がデバイスの表面まで延在することにより、ドリフト層（すなわち分離領域）が第１のベースおよび第２のアノード層と第２のベースおよび第１のアノード層とを分離することによる）。これらの分離領域によって、熱は隣接するセルゾーンに効率的に広がることができ、そのため熱が素早く低温の領域に伝えられるのでデバイスがそれほど熱くなることがなく、したがって、高い条件（高周波数／高電圧／高電流）でデバイスを動作させることができる。
【００１２】
例示的な実施形態では、第１および第２のセルゾーンの反復配置ならびに当該セルゾーンの小型化された構造により、２つの隣接する第１のセルゾーンまたは２つの隣接する第２のセルゾーン間の距離を、これらの隣接するセルゾーンのプラズマが重なり合うほどに小さくすることができ、そのためデバイスの全ウェハ領域が熱的および電気的に使用される。図１には、２つの隣接する第１のセルゾーンについての順方向の正孔密度分布が点線によって概略的に示されている。
【００１３】
本発明のさらなる進歩は、従属請求項に規定されている。
例示的な実施形態では、（第１のセルゾーンにおける）各々の第１のゲート転流型サイリスタセルについて、この第１のゲート転流型サイリスタセルの第１のベース層における任意の箇所と（第２のセルゾーンにおける）隣接する第２のアノード層との間の横方向距離は、第１の最大距離未満であり、この第１のゲート転流型サイリスタセルの第１のアノード層の任意の箇所と隣接する第２のベース層との間の横方向距離は、第１の最大距離未満であり、第１の最大距離は、１ｍｍまたは５００μｍである。この例示的な実施形態では、オン状態の第２のＧＣＴセルの電子正孔プラズマは、実質的に隣接する第１のＧＣＴセルの領域全体に到達して、（オン状態の第２のＧＣＴセルを通る電流の方向である）第１の主要側から第２の主要側への電流方向についてウェハ領域全体を効率的に使用することができる。
【００１４】
別の例示的な実施形態では、各々の第２のＧＣＴセルについて、この第２のＧＣＴセルの第２のベース層における任意の箇所と隣接する第１のアノード層との間の横方向距離は、第２の最大距離未満であり、この第２のＧＣＴセルの第２のアノード層の任意の箇所と隣接する第１のベース層との間の横方向距離は、第２の最大距離未満であり、第２の最大距離は、１ｍｍ、例示的には５００μｍである。この例示的な実施形態では、オン状態の第１のＧＣＴセルの電子正孔プラズマは、実質的に隣接する第２のＧＣＴセルの領域全体に到達して、（オン状態の第１のＧＣＴセルを通る電流の方向である）第２の主要側から第１の主要側への電流方向についてウェハ領域全体を効率的に使用することができる。
【００１５】
別の例示的な実施形態では、第１および第２の主要側に直交する方向の投影図において、第１のアノード層は、各々の第１のＧＣＴセルにおける第１のカソード層と重なり、第２のアノード層は、各々の第２のＧＣＴセルにおける第２のカソード層と重なる。この例示的な実施形態では、第１および第２のＧＣＴセルの電気的特性が向上する。
【００１６】
例示的には、第１および第２の主要側に直交する方向の投影図において、第１のアノード層と第１のカソード層とは、各々の第１のゲート転流型サイリスタセルにおいてこれら２つの層の間に最大の重なりを有するように位置合わせされ、第２のアノード層と第２のカソード層とは、各々の第２のゲート転流型サイリスタセルにおいてこれら２つの層の間に最大の重なりを有するように位置合わせされる。これにより、デバイスの電気的特性の最適化が可能になり、第１または第２のＧＣＴセルのオン状態で最大の電流が可能になる。
【００１７】
別の例示的な実施形態では、各々の第１のゲート電極は、第１のゲート金属化層の一部として第１のベース層上に形成され、第１のベース層とは反対側の第１のゲート金属化層の面は、第１の平面を規定し、各々の第２のゲート電極は、第２のゲート金属化層の一部として第２のベース層上に形成され、第２のベース層とは反対側の第２のゲート金属化層の面は、第２の平面を規定し、第１のカソード層とは反対側の第１のカソード電極の面および第２のアノード層とは反対側の第２のアノード電極の面は、第３の平面を規定し、第１のアノード層とは反対側の第１のアノード電極の面および第２のカソード層とは反対側の第２のカソード電極の面は、第４の平面を規定し、第１の平面は、第３の平面に平行であり、第１の主要側から第２の主要側への方向に第３の平面からシフトされ、第２の平面は、第４の平面に平行であり、第２の主要側から第１の主要側への方向に第４の平面からシフトされる。この例示的な実施形態では、ベベル終端部により、標準的なプレスパック内でのアノード電極とカソード電極との接触を容易にすることができる。
【００１８】
別の例示的な実施形態では、第１および第２のカソード層のそれぞれは、第１または第２のベース層によって互いに分離された少なくとも２つのカソード層領域を含む。この例示的な実施形態では、カソード層領域とそれぞれのゲート接触部との距離を最小化して、ＧＣＴのターンオンおよびターンオフ制御を最適化することができる。
【００１９】
別の例示的な実施形態では、カソード層領域のそれぞれは、長手方向軸における長さと長手方向軸に垂直な方向の幅とを有するストリップ状であり、幅は長さ未満である。ストリップ状カソード層領域を使用することにより、ウェハ領域の効率的な使用が可能になる。
【００２０】
別の例示的な実施形態では、第１および第２のカソード層のそれぞれは、２〜６つのストリップ状カソード層領域を備える。第１および第２のカソード層当たりのこの数のストリップ状カソード層領域により、両方の電流方向についてウェハ領域全体の効率的使用を実現することができる。例示的には、各々のストリップ状カソード半導体層領域の幅は、５０μｍ〜５００μｍである。このような少数のカソード層領域を有することによって、２つの直接隣接する第１（または第２）のセルゾーン間でプラズマ重なりを効率的に実現できるが依然として熱は他方のセルゾーンに効率的に伝えることができるほどにセルゾーンを小さくすることができる。
【００２１】
例示的な実施形態では、ストリップ状カソード層領域は、デバイスの中心の周りに同心円状の輪の状態で配置され、各ストリップの長手方向軸は、デバイスの中心から第１および第２の主要側に平行に延在する方向である径方向に沿って延在する。このような形状により、ウェハ領域全体の最も効率的な使用が可能になる。
【００２２】
例示的な実施形態では、第１のベース層の横方向幅と第１のアノード層の横方向幅との比率および第２のベース層の横方向幅と第２のアノード層の横方向幅との比率は、それぞれ０．５〜２である。
【００２３】
別の例示的な実施形態では、第１および第２のゲート転流型サイリスタセルの第１および第２のドリフト層は、ウェハの第１の主要側と第２の主要側との間にウェハの第１および第２の主要側に平行に延在する１つの連続的な半導体層を形成する。
【００２４】
別の例示的な実施形態では、第１および第２のベース層は、第１および第２の主要側に直交する方向の厚みが第１および第２のアノード層よりも大きい。
【００２５】
別の例示的な実施形態では、隣接する第１のベース層および第２のアノード層の各対の間の距離ならびに隣接する第２のベース層および第１のアノード層の各対の間の距離は、２０μｍ〜１００μｍの範囲内である。
【００２６】
本発明の詳細な実施形態について、添付の図面を参照して以下で説明する。
図中で使用される参照符号およびそれらの意味は、符号の説明に要約されている。一般に、明細書全体にわたって、類似の要素は同一の参照符号を有する。記載されている実施形態は、例示的であると考えられ、本発明の範囲を限定するものではない。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係る双方向パワー半導体デバイスの断面図である。
【図２】図１に示される双方向パワー半導体デバイスの第１の主要側の上面図である。
【図３】図２に示される上面図の拡大切取図である。
【図４】図１に示される双方向パワー半導体デバイスの第２の主要側の上面図である。
【発明を実施するための形態】
【００２８】
例示的な実施形態の詳細な説明
図１〜図４には、本発明に係る双方向パワー半導体デバイスの実施形態が示されている。図１は、図３における線ＡＡ’に沿った双方向パワー半導体デバイスの部分断面図を示す。図２は、双方向パワー半導体デバイスの第１の主要側の上面図を示し、図３は、図２に示される上面図の部分拡大図を示す。図４は、双方向パワー半導体デバイスの第２の主要側の上面図を示す。
【００２９】
第１の実施形態に係る双方向パワー半導体デバイス１は、例示的にはシリコンウェハである半導体ウェハ１０を備え、当該半導体ウェハ１０は、第１の主要側１１と、第１の主要側１１に平行に配置された第２の主要側１２とを有する。双方向パワー半導体デバイス１は、各々が第１のゲート転流型サイリスタ（ＧＣＴ）セル２０を有する複数の第１のセルゾーン（すなわち少なくとも２つまたは少なくとも３つ）と、各々が第２のＧＣＴセル４０を有する複数の第２のセルゾーン（すなわち少なくとも２つまたは少なくとも３つ）とを備える。第１および第２のセルゾーンは、交互になっている。各々の第１のＧＣＴセル２０は、第１の主要側１１から第２の主要側１２まで順に、第１のカソード電極２１と、ｎ型の第１のカソード層２２と、ｐ型の第１のベース層２３と、ｎ−型の第１のドリフト層２４と、ｐ型の第１のアノード層２５と、第１のアノード電極２６とを備える。各々の第１のＧＣＴセル２０は、第１のカソード層２２の側方に配置され、第１のベース層２３によって第１のカソード層２２から分離された第１のゲート電極２７をさらに備える。本特許明細書全体を通して、「側方」という用語は、第１の主要側１１に平行な方向である側方方向に関連している。双方向パワー半導体デバイス１は、複数の第２のＧＣＴセル４０をさらに備える。第２のＧＣＴセルの各々は、第１の主要側１１から第２の主要側１２まで順に、第２のアノード電極４６と、ｐ型の第２のアノード層４５と、ｎ−型の第２のドリフト層４４と、ｐ型の第２のベース層４３と、ｎ型の第２のカソード層４２と、第２のカソード電極４１とを備える。各々の第２のＧＣＴセル４０は、第２のカソード層４２の側方に配置され、第２のベース層４３によって第２のカソード層４２から分離された第２のゲート電極４７をさらに備える。
【００３０】
第１および第２のドリフト層２４，４４は、例示的にはｎ＝５．０×１０１１ｃｍ−３〜ｎ＝１．０×１０１４ｃｍ−３、または例示的には５×１０１３ｃｍ−３未満の正味ドーピング濃度を有する。本明細書全体を通して、層の正味ドーピング濃度は、最大ドーピング濃度である。例示的に、第１および第２のドリフト層２４，４４は全て同一の正味ドーピング濃度を有する。第１および第２のベース層２３，４３ならびに第１および第２のアノード層２５，４５は、例示的にはｐ＝１×１０１６ｃｍ−３〜ｐ＝１×１０１９ｃｍ−３の正味ドーピング濃度を有し、第１および第２のカソード層２２，４２は、例示的にはｎ＝１×１０１８ｃｍ−３〜ｎ＝１×１０２１ｃｍ−３の正味ドーピング濃度を有する。例示的に、第１および第２のベース層２３，４３は全て同一の正味ドーピング濃度を有する。さらに、第１および第２のアノード層２５，４５は全て同一の正味ドーピング濃度を有していてもよい。さらに、第１および第２のベース層ならびに第１および第２のアノード層は全て同一の正味ドーピング濃度を有していてもよい。同様に、第１および第２のカソード層２２，４２は全て同一の正味ドーピング濃度を有していてもよい。
【００３１】
本実施形態では、第１および第２のベース層２３，４３ならびに第１および第２のアノード層２５，４５は、ウェハ１０の第１および第２の主要側１１，１２に垂直な方向の深さが例示的には２μｍ〜２５０μｍ、または例示的には１０μｍ〜１５０μｍである。例示的に、第１および第２のベース層は全て同一の深さを有する。同様に、例示的に、第１および第２のアノード層２５，４５は全て同一の深さを有する。本明細書では、第１および第２のベース層２３，４３の深さは、図１に示されるように第１および第２のアノード層２５，４５の深さと同一であってもよく、または、第１および第２のアノード層２５，４５の深さは、第１および第２のベース層の深さ未満であってもよい。本明細書全体を通して、「深さ」という用語は、隣接して層が配置されている主要側から上記層が延在する最大距離を示すものとする。すなわち、第１のベース層２３では、「深さ」は、第１の主要側１１に垂直な方向への第１の主要側１１からの最大距離である。ウェハ１０の第１および第２の主要側１１，１２に垂直な方向への第１および第２のドリフト層２４，４４の厚みは、デバイスの定格電圧次第である。当該厚みは、例示的には３．３ｋＶのデバイスでは３５０μｍ〜４４０μｍであり、または４．５ｋＶのデバイスでは４８０μｍ〜５７０μｍである。例示的に、第１および第２のドリフト層２４，４４は全て同一の厚みを有する。本明細書では、第１（第２）のＧＣＴセル２０（４０）における第１（第２）のドリフト層２４（４４）の厚みは、この第１（第２）のＧＣＴセル２０（４０）の第１（第２）のアノード層２５（４５）と第１（第２）のベース層２３（４３）との間の最小距離である。
【００３２】
第１のセルゾーンにおける第１のＧＣＴセル２０は、第２のセルゾーンにおける第２のＧＣＴセル４０と交互になっている。各々の第１のＧＣＴセル２０の第１のベース層２３は、ｎ型の第１の分離領域５０によって隣接する第２のアノード層４５からそれぞれ分離されている。同様に、各々の第２のＧＣＴセル４０の第２のベース層４３は、ｎ型の第２の分離領域６０によって隣接する第１のアノード層２５からそれぞれ分離されている。本実施形態では、複数の第１および第２のＧＣＴセル２０および４０の第１および第２のドリフト層２４および４４は、ウェハ１０の第１の主要側１１と第２の主要側１２との間にウェハ１０の第１および第２の主要側１１，１２に平行に延在する連続的なｎ型層を形成する。第１のセルゾーンと第２のセルゾーンとの間の分離は、ｎドープ分離領域５０，６０からなっている（例示的には、第１および第２のドリフト層２４，４４がデバイスの表面まで延在することにより、ドリフト層２４，４４（すなわち分離領域５０）がｐドープされた第１のベースおよび第２のアノード層２３，４５とｐドープされた第２のベースおよび第１のアノード層２５，４３とを分離し、そのため熱が隣接するセルゾーンに広がることができることによる）。
【００３３】
第１および第２の分離領域５０，６０は、（第１または第２のアノード層２５，４５と隣接する第２または第１のベース層２３，４３との間の横方向距離である）横方向幅が例示的には２０μｍ〜１００μｍである。第１および第２の分離領域５０，６０の幅は、パンチスルー効果を回避してターンオフにまたは阻止中に必要とされるゲート電圧を阻止するほどに十分に大きくなければならない。一方、横方向幅は、第１のドリフト層２４に形成される各々の第１のＧＣＴセル２０の電子正孔プラズマが隣接する第２のＧＣＴセル４０に広がることができ、第２のドリフト層４４に形成される各々の第２のＧＣＴセル４０の電子正孔プラズマが隣接する第１のＧＣＴセル２０に広がることができるほどに十分に小さいべきである。図１に示されるように、第１のパシベーション層５１が各々の第１の分離領域５０上に形成され、第２のパシベーション層６１が各々の第２の分離領域６０上に形成される。
【００３４】
例示的な実施形態では、各々の第１のゲート転流型サイリスタセルについて、第１のゲート転流型サイリスタセルの第１のベース層２３における任意の箇所と隣接する第２のアノード層４５との間の横方向距離は、第１の最大距離（第１のベース層２３の下方の図１における破線矢印）未満である。この第１のゲート転流型サイリスタセルの第１のアノード層２５の任意の箇所と隣接する第２のベース層４３との間の横方向距離も、第１の最大距離未満であってもよい。例示的には、第１の最大距離は、１ｍｍまたは５００μｍである。これは、第１の最大距離が第１のベース層２３の幅プラス第１のベース層２３と隣接する第２のアノード層４５との間に配置されるこのような分離領域５０の幅に対応することを意味する。これに対応して、第１の最大距離は、第１のアノード層２５の幅プラス第１のアノード層２５と隣接する第２のベース層４３との間に配置されるこのような分離領域６０の幅にも対応する。
【００３５】
別の例示的な実施形態では、第２のＧＣＴセルの第２のベース層４３における任意の箇所と隣接する第１のアノード層２５との間の横方向距離は、第２の最大距離（第２のベース層４３の上方の図１における破線矢印）未満である。この第２のＧＣＴセルの第２のアノード層４５の任意の箇所と隣接する第１のベース層２３との間の横方向距離は、第２の最大距離未満である。例示的には、第２の最大距離は、１ｍｍまたは５００μｍである。これは、第２の最大距離が第２のベース層４３の幅プラス第２のベース層４３と隣接する第１のアノード層２５との間に配置されるこのような分離領域６０の幅に対応することを意味する。これに対応して、第２の最大距離は、第２のアノード層４５の幅プラス第２のアノード層４５と隣接する第１のベース層２３との間に配置されるこのような分離領域５０の幅にも対応してもよい。
【００３６】
本実施形態では、第１のカソード層２２のそれぞれは、第１のベース層２３によって互いに分離された３つのストリップ状カソード層領域２２ａ，２２ｂおよび２２ｃを含む。同様に、第２のカソード層４２のそれぞれは、第２のベース層４３によって互いに分離された３つのストリップ状カソード層領域４２ａ，４２ｂおよび４２ｃを含む。これは、各々の第１（第２）のＧＣＴセル２０（４０）が第１（第２）のカソード層２２（４２）を１つだけ備えるが、複数の第１（第２）のカソード層領域２２ａ，２２ｂ，２２ｃ（４２ａ，４２ｂ，４２ｃ）を備えることを意味する。本明細書全体を通して、ストリップ状とは、長手方向の長さが、長手方向に垂直でありかつウェハの第１または第２の主要側に平行な幅方向のストリップ状領域の幅よりも長い長手方向形状を意味する。例示的には、３つのストリップ状カソード層領域２２ａ，２２ｂおよび２２ｃは、それらの長さ側が互いに対向するように配置されている。
【００３７】
第１および第２のアノード層２５および４５もストリップ状であるが、ストリップ状カソード層領域２２ａ，２２ｂおよび２２ｃよりも横方向幅が広い。これは図１に最もよく見られ、図１では横方向幅はそれぞれの左端とそれぞれの右端との間の距離である。
【００３８】
本実施形態では、各々の第１のゲート電極２７は、第１のゲート金属化層８１（図２参照）の一部として第１のベース層２３上に形成され、第１のベース層２３とは反対側の第１のゲート金属化層８１の面は、第１の平面を規定する。さらに、各々の第２のゲート電極４７は、第２のゲート金属化層８２（図４参照）の一部として第２のベース層４３上に形成され、第２のベース層４３とは反対側の第２のゲート金属化層８２の面は、第２の平面を規定する。第１のカソード層２２とは反対側の第１のカソード電極２１の面および第２のアノード層４５とは反対側の第２のアノード電極４６の面は、第３の平面を規定／形成し、第１のアノード層２５とは反対側の第１のアノード電極２６の面および第２のカソード層４２とは反対側の第２のカソード電極４１の面は、第４の平面を規定／形成する。言い換えれば、全ての第１のカソード電極２１および全ての第２のアノード電極４６は、全てが同一の平面に配置されている。同様に、全ての第２のカソード電極４１および全ての第１のアノード電極２６は、全てが同一の平面に配置されている。本明細書では、第１の平面は、第３の平面に平行であり、第１の主要側１１から第２の主要側１２への方向に第３の平面からシフトされ、第２の平面は、第４の平面に平行であり、第２の主要側１２から第１の主要側１１への方向に第４の平面からシフトされている。このメサ構造により、標準的なプレスパック内でのモリブデンディスクなどの第１の金属板による第１の主要側１１での第１のカソード電極２１と第２のアノード電極４６との接触およびモリブデンディスクなどの第２の金属板による第２の主要側１２での第２のカソード電極４１と第１のアノード電極２６との接触が容易になる。
【００３９】
本実施形態では、第１および第２の主要側１１，１２に直交する投影図において、各々の第１のＧＣＴセル２０の第１のアノード層２５と同一の第１のＧＣＴセル２０の第１のカソード層２２とは、各々の第１のＧＣＴセル２０においてこれら２つの層の間に最大の重なり（すなわち、第１のアノード層２５と第１のカソード層領域２２ａ，２２ｂ，２２ｃとの間の最大重なり領域）を有するように位置合わせされ、各々の第２のＧＣＴセル４０の第２のアノード層４５と同一の第２のＧＣＴセル４０の第２のカソード層４２とは、各々の第２のＧＣＴセル４０においてこれら２つの層の間に最大の重なり（すなわち、第２のアノード層４５と第２のカソード層領域４２ａ，４２ｂ，４２ｃとの間の最大重なり領域）を有するように位置合わせされる。
【００４０】
図２は、ウェハ１０の第１の主要側１１の上面図を示す。図２に示される上面図では、第１のＧＣＴセル２０のカソード層領域２２ａ，２２ｂおよび２２ｃの上面に形成された第１のカソード電極２１のパターンと、第２のアノード層４５の上面に形成されたアノード電極４６のパターンとをそれぞれ見ることができる。各々の第１のカソード電極２１は、それぞれの第１のＧＣＴセル２０の３つのカソード層領域２２ａ，２２ｂおよび２２ｃに対応する３つのストリップ状電極部分を備える。したがって、各々の第１のＧＣＴセル２０は、互いに分離された複数の電極部分を含む第１のカソード電極２１を１つだけ備える。アノード電極４６は、それぞれの第２のＧＣＴセルの第２のアノード層４５のストリップ形状に対応してストリップ状になっている。
【００４１】
各々の第１のカソード電極２１のストリップ状電極部分およびストリップ状のアノード電極４６の長手方向は、径方向に位置合わせされており、当該径方向は、デバイスの中心から延在する、ウェハ１０の第１の主要側１１に平行な方向である。本明細書では、デバイスの中心は、円形ウェハ１０の第１の主要側１１の中心である。
【００４２】
同一の第１または第２のＧＣＴセル２０，４０のストリップ状カソード層領域の長手方向軸に垂直な方向の各々の第１および第２のベース層２３，４３の横方向幅（すなわち、図１におけるそれぞれの左端とそれぞれの右端との間の距離である２つの分離領域５０，６０間の第１または第２のベース層２３，４３の広がり）は、例示的には１ｍｍ未満であり、または例示的には５００μｍ未満である。同様に、その長手方向軸に垂直な方向の第１および第２のアノード層２５，４５の横方向幅（すなわち、２つの分離領域６０，５０間の第１または第２のアノード層２５，４５の広がり）は、例示的には１ｍｍ未満であり、または例示的には５００μｍ未満である。各々の第１のＧＣＴセル２０における第１のベース層２３の横方向幅と第１のアノード層２５の横方向幅との比率および各々の第２のＧＣＴセル４０における第２のベース層４３の横方向幅と第２のアノード層４５の横方向幅との比率は、例示的には０．５〜２であり、または例示的には１である。
【００４３】
その長手方向軸に垂直な方向の各々のストリップ状カソード半導体層領域２２ａ，２２ｂ，２２ｃ，４２ａ，４２ｂおよび４２ｃの横方向幅は、５０μｍ〜５００μｍである。
【００４４】
複数の第１のＧＣＴセル２０および複数の第２のＧＣＴセル４０は、デバイスの中心の周りに３つの同心円状の輪の状態で配置されている。各々の輪において、第１のＧＣＴセル２０は第２のＧＣＴセル４０と交互になっている。したがって、図２では、第２のアノード電極４６は、上記のようにそれぞれが３つのストリップ状電極部分を備える第１のカソード電極２１と交互になっている。図２では、第２のアノード電極４６は、その長手方向軸に垂直な横方向幅が大きいストリップとして特定することができ、第１のカソード電極２１を形成するストリップ状電極部分は、その長手方向軸に垂直な横方向幅が小さいストリップとして特定することができる。
【００４５】
円形ウェハ１０の第１の主要側１１の中心領域には、第１の共通ゲート接触部７１が配置されており、当該第１の共通ゲート接触部７１に複数の第１のＧＣＴセル２０の全ての第１のゲート電極２７が電気的に接続されている。第１のＧＣＴセル２０の第１のゲート電極２７およびそれらの間の接続は、第１のゲート金属化層８１として実現される。
【００４６】
図４には、双方向パワー半導体デバイス１の第２の主要側１２の上面図が示されている。第１および第２のＧＣＴセル２０，４０の対称配置により、図２に示される第１のカソード電極２１および第２のアノード電極４６の電極パターンと同様の第１のアノード電極２６および第２のカソード電極４１の電極パターンが見られる。
【００４７】
図４では、第１のアノード電極２６は、それぞれが３つのストリップ状電極部分を備える第２のカソード電極４１と交互になっている。各々の第２のＧＣＴセル４０は、互いに分離された複数の電極部分を含む第２のカソード電極４１を１つだけ備える。図４では、第１のアノード電極２６は、その長手方向軸に垂直な横方向幅が大きいストリップとして特定することができ、第２のカソード電極４１を形成するストリップ状電極部分は、その長手方向軸に垂直な横方向幅が小さいストリップとして特定することができる。
【００４８】
ウェハ１０の第２の主要側１２の中心領域には、第２の共通ゲート接触部７２が配置されており、当該第２の共通ゲート接触部７２に複数の第２のＧＣＴセル４０の全ての第２のゲート電極４７が電気的に接続されている。第２のＧＣＴセル４０の第２のゲート電極４７およびそれらの間の接続は、第２のゲート金属化層８２として実現される。
【００４９】
本発明の双方向パワー半導体デバイスは、ウェハ１０の第１および第２の主要側１１，１２に垂直な両方向に流れる電流についてターンオンおよびターンオフの両方の完全なゲート制御を可能にする双方向ターンオフサイリスタ（ＢＴＴ）を提供する。第１および第２のＧＣＴセル２０，４０の互いにかみ合わせられた配置により、ウェハ１０の全シリコン領域が電気的にも熱的にも利用される。第１および第２のＧＣＴセル２０，４０のターンオンおよびターンオフのゲート制御は、集積ゲート転流型サイリスタ（ＩＧＣＴ）などでは低インダクタンスゲート制御を利用してもよく、またはアプリケーション要件によってはソフトスイッチングのための標準的なＧＴＯサイリスタゲート制御を利用してもよい。例示的には、２つの別々のゲート制御ユニットが第１および第２のＧＣＴセルに利用される。
【００５０】
添付の特許請求の範囲によって規定される本発明の概念から逸脱することなく上記の実施形態の変形例が可能であることが当業者に明らかであろう。
【００５１】
上記の実施形態では、双方向パワー半導体デバイス１は、それぞれが３つのストリップ状カソード層領域２２ａ，２２ｂ，２２ｃまたは４２ａ，４２ｂ，４２ｃを備える第１および第２のカソード層２２，４２を有するものとして説明した。しかし、各々の第１または第２のカソード層に連続的なカソード層領域を１つだけ有することも可能であり、または、各々の第１または第２のカソード層にその他の数のカソード層領域を有することも可能である。例示的には、各々の第１および第２のカソード層２２，４２は、２〜６つのストリップ状カソード層領域を備える。
【００５２】
上記の実施形態では、双方向パワー半導体デバイス１は、円形のシリコンウェハ１０を有するものとして説明した。しかし、ウェハ１０は、四角形などのその他の形状を有していてもよく、または、炭化ケイ素もしくは（ＡｌＧａＩｎ）ＮなどのＩＩＩ族窒化物などの異なる半導体材料でできていてもよい。
【００５３】
本発明の実施形態は、ストリップ状の第１および第２のＧＣＴセルの非常に具体的な配置を有するものとして説明した。しかし、四角形のウェハ上でのストリップ状の第１および第２のＧＣＴセルの並列配置、またはハニカム状の第１および第２のＧＣＴセルのハニカム配置、または円形の第１および第２のＧＣＴセルの規則的配置、または多角形の第１および第２のＧＣＴセルの規則的なパターンでの配置などの他の配置が利用されてもよい。
【００５４】
上記の実施形態は、具体的な導電型を有するものとして説明した。上記の実施形態における半導体層の導電型は切り換えられてもよく、そのためｐ型層として説明した全ての層はｎ型層になり得て、ｎ型層として説明した全ての層はｐ型層になり得る。たとえば、変形実施形態では、第１／第２のＧＣＴセル２０，４０は、ｐドープされた第１／第２のカソード半導体層２２，４２と、ｎドープされた第１／第２のベース層２３，４３と、ｐドープされた第１／第２のドリフト層２４，４４と、ｎドープされた第１／第２のアノード層２５，４５とを含み得る。
【００５５】
全ての実施形態は、中央の第１および第２の共通ゲート接触部７１，７２を有するものとして説明した。しかし、本発明はこのような中央の共通ゲート接触部７１，７２に限定されるものではない。ウェハ１０の外周に、またはさらにはウェハ１０の外周と中心との間のどこかの２つの輪の間に、輪状の第１および第２の共通ゲート接触部を有することも可能であろう。
【００５６】
なお、「備える」という用語は他の要素または工程を除外するものではなく、不定冠詞「ａ」または「ａｎ」は複数形を除外するものではない。また、異なる実施形態に関連付けて記載されている要素は、組み合わせられてもよい。
【符号の説明】
【００５７】
１  双方向パワー半導体デバイス；１０  ウェハ；１１  第１の主要側；１２  第２の主要側；２０  第１のゲート転流型サイリスタ（ＧＣＴ）セル：２１  第１のカソード電極；２２  第１のカソード層；２２ａ，２２ｂ，２２ｃ  カソード層領域；２３  第１のベース層；２４  第１のドリフト層；２５  第１のアノード層；２６  第１のアノード電極；２７  第１のゲート電極；４０  第２のゲート転流型サイリスタ（ＧＣＴ）セル；４１  第２のカソード電極；４２  第２のカソード層；４２ａ，４２ｂ，４２ｃ  カソード層領域；４３  第２のベース層；４４  第２のドリフト層；４５  第２のアノード層；４６  第２のアノード電極；４７  第２のゲート電極；５０  第１の分離領域；５１  第１のパシベーション層；６０  第２の分離領域；６１  第２のパシベーション層；７１  第１の共通ゲート接触部；７２  第２の共通ゲート接触部；８１  第１の金属化層；８２  第２の金属化層。
【図１】
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【図２−３】
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【図４】
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